(57)【要約】【課題】  従って、本発明の目的は、書き込みアクセス動作の場合でも電荷積分がデータと関係ない集積回路を提示すること。【解決手段】  本発明は、デュアルレール信号が印加され得る少なくとも１つのラインペアに接続されたスイッチングデバイスであって、制御端子に印加された信号によって制御され得、かつ、（ラインペアに印加された）デュアルレール信号をさらなるラインペアに伝送するために用いられ得る、スイッチングデバイスと、さらなるラインペアに接続され得るメモリセルであって、制御可能スイッチにより供給電位接続に接続される、メモリセルとを特徴とする集積回路を提示する。【選択図】  図３
2004355799.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
デュアルレール信号（ｂｌｉ、ｂｌｉｑ、ただし、ｉ＝ａ、ｂ、ｃ、ｚ）が印加され得る少なくとも１つのラインペア（ＢＬｉ１、ＢＬｉ２、ただし、ｉ＝ａ、ｂ、ｃ、ｚ）と、
該ラインペア（ＢＬｉ１、ＢＬｉ２）に接続されたスイッチングデバイス（ＰＡ、ＰＢ、ＰＣ、ＰＺ）であって、制御端子（ＳＡ、ＳＢ、ＳＣ、ＳＺ）に印加された信号（ｗ１ａ、ｗ１ｂ、ｗ１ｃ、ｗ１ｚ）により制御され得、かつ、（該ラインペア（ＢＬｉ１、ＢＬｉ２）に印加された）デュアルレール信号をさらなるラインペア（Ｌ１、Ｌ２）に伝送するために用いられ得る、スイッチングデバイス（ＰＡ、ＰＢ、ＰＣ、ＰＺ）と、
該さらなるラインペア（Ｌ１、Ｌ２）に接続され得るメモリセル（ＳＺ）であって、制御可能スイッチ（ＰＷＲＥ）により供給電位接続（ＶＰ）に接続される、メモリセルとを有する、集積回路。
【請求項２】
前記メモリセル（ＳＺ）は、対向するように接続されたインバータを有する、請求項１に記載の集積回路。
【請求項３】
前記スイッチングデバイス（ＰＡ、ＰＢ、ＰＣ、ＰＺ）は、２つのトランジスタ（Ｔｊ、ＴｊＱ、ただし、ｊ＝Ａ、Ｂ、Ｃ、Ｚ）を有し、該２つのトランジスタの制御端子は、前記制御端子（ＳＡ、ＳＢ、ＳＣ、ＳＺ）と接続され、該制御端子は、前記集積回路のワード線と接続される、請求項１または２に記載の集積回路。
【請求項４】
前記ラインペア（ＢＬｉ１、ＢＬｉ２）は、前記集積回路内のビットラインペアをなす、請求項１〜３の１つに記載の集積回路。
【請求項５】
前記ラインペア（ＢＬｉ１、ＢＬｉ２）をプリチャージするための前記プリチャージユニット（Ｖａ、Ｖｂ、Ｖｃ、Ｖｚ）が該ラインペアに接続される、請求項１〜４の１つに記載の集積回路。
【請求項６】
前記ラインペア（ＢＬｚ１、ＢＬｚ２）および前記スイッチングデバイス（ＰＺ）によって、前記メモリセル（ＳＺ）に値が書き込まれる、請求項１〜５の１つに記載の集積回路。
【請求項７】
前記メモリセル（ＳＺ）に格納された値は、前記ラインペア（ＢＬａ１、ＢＬａ２；ＢＬｂ１、ＢＬｂ２）および前記スイッチングデバイス（ＰＡ、ＰＢ）によって読み出される、請求項１〜６の１つに記載の集積回路。
【請求項８】
前記メモリセル（ＳＺ）に値が書き込まれ、該メモリセル（ＳＺ）に格納された該値は、前記ラインペア（ＢＬｃ１、Ｂ１ｃ２）および前記スイッチングデバイス（ＰＣ）によって該メモリセルから読み出される、請求項１〜７の１つに記載の集積回路。
【請求項９】
前記プリチャージユニット（Ｖｚ）は、前記ラインペア（ＢＬｚ１、ＢＬｚ２）を第１の信号値になるようにプリチャージする、請求項６に記載の集積回路。
【請求項１０】
前記プリチャージユニット（Ｖａ；Ｖｂ）は、前記ラインペア（ＢＬａ１、ＢＬａ２；ＢＬｂ１、ＢＬｂ２）を第２の信号値になるようにプリチャージする、請求項７に記載の集積回路。
【請求項１１】
前記ラインペア（ＢＬｃ１、ＢＬｃ２）に接続され、かつ、次のアクセス動作のタイプが確定するまで該ラインペアの信号値を格納する保持デバイス（ＨＶ）がある、請求項８に記載の集積回路。
【請求項１２】
前記プリチャージユニット（ＶＥｃ）は、前記ラインペア（ＢＬｃ１、ＢＬｃ２）を決定論的にプリチャージする、請求項８に記載の集積回路。
【請求項１３】
前記メモリセル（ＳＺ）の前記制御可能スイッチ（ＰＷＲＥ）および前記スイッチングデバイス（ＰＺ）の制御端子は、互いに接続される、請求項６に記載の集積回路。
【請求項１４】
前記請求項１〜１３の１つに記載の集積回路を動作させる方法であって、
さらなるラインペア（Ｌ１、Ｌ２）は、スイッチングデバイス（ＰＣ）およびラインペア（ＢＬｃ１、ＢＬｃ２）によって第１の信号値になるようにプリチャージされ、
前記さらなるラインペア（Ｌ１、Ｌ２）のラインの１つは、第２の信号値に充電され、
該ラインペアおよび該さらなるラインペア（Ｌ１、Ｌ２）は、該スイッチングデバイス（ＰＣ）によって互いに電気的に分離され、前記メモリセルは、制御可能スイッチ（ＰＷＲＥ）によって供給電位に同時に接続される、方法。
【請求項１５】
前記さらなるラインペア（Ｌ１、Ｌ２）をプリチャージするステップは、前記ラインペア（ＢＬｃ１、ＢＬｃ２）に接続された前記プリチャージユニット（Ｖｃ）を駆動するステップと、該メモリセル（ＳＺ）を前記供給電位から切断するステップとを包含する、請求項１４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、集積回路、特に、ストレージレジスタに関し、かつ、この集積回路を動作させる方法に関する。
【背景技術】
【０００２】
最近のマイクロプロセッサおよびマイクロコントローラ（「中央処理ユニット」（ＣＰＵ））における処理ユニットの中心に配置されるのは、データを処理するすべての機能ユニットの相互接続を表すデータパスである。相互接続は、ラインの束（「データバス」）を介して行われ、特に、マルチプレクサ、演算論理ユニット（ＡＬＵ）、シフタおよびレジスタファイル等の機能ユニットを備える。データパスの機能ユニットの設計および双方向通信は、当業者に周知であるので、これ以上の詳細な説明は省略する。
【０００３】
以下において、レジスタファイル（「ストレージレジスタ」）のみが考察の対象となる。このレジスタファイルは、まず、ＣＰＵによって現在処理されているタスクのために必要とされるアドレスおよびデータを（バッファ）格納するために用いられる。これは、レジスタファイルが「スクラッチパッドメモリ」のタイプであると見なされ得ることを意味する。このレジスタファイルは、さらに、概して、ＡＬＵの少なくとも２つのオペランドに高速、ランダム、かつ同時に読み出しアクセスするという目的にかなう。さらに、高速でランダムな読み出しアクセスと同時に書き込みアクセスを可能にするべきである。これは「ライトバック（ｗｒｉｔｅ  ｂａｃｋ）」として知られ、ＡＬＵ内の算術演算の（中間）結果をライトバックするために用いられる。最後に、ライトバックは、データをレジスタファイルにロードし、ここからアドレスおよびデータを除去するために用いられる。主旨および目的は、ＣＰＵ内のデータパスの外側のシステム部分と通信することである。可能な限り少ない表面積および電力を用いてこれらすべての要件を持たすことができるように、レジスタファイルまたはストレージレジスタは「マルチポートＲＡＭ」（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｉｅｓ）の形態である。これは、ビットラインの束で相互接続されたレジスタであり、機能ユニット「レジスタ」は、上述の特性を有する同一の「シングルビットレジスタセル」の量と定義される。レジスタに格納され得るビット数は、通常、データパスのビット幅に対応する。スイッチングデバイスを構成するポートの数は、異なったレジスタに対して同時に行われ得る異なったアクセス動作の最大数に対応する。
【０００４】
最近のマイクロプロセッサおよびマイクロコントローラにおけるデータパスは、通常、「シングルレール」回路を用いて設計される。このデータ経路の場合、処理されるべき情報の各ビットは、物理的に単一の電気ノードによって表される。従って、単一の電気ノードは、状態ビットの論理値に対応する。
【０００５】
シングルレール技術の不利な点は、回路設計または回路内で処理された信号が、容易に見つけ出され（ｓｐｙ  ｏｕｔ）得るという事実である。セキュリティアプリケーションにおいて、回路を攻撃し、その感度を評価する最も重要な方法の１つは、電力差分解析（ＤＰＡ）である。この方法は、例えば、パスワードまたは暗号鍵等の秘匿性情報を見つけ出すために攻撃を加える際に用いられる。
【０００６】
この場合、統計的方法を用いて測定される電流プロファイルは、所与のプログラムまたは所与のアルゴリズムに関して評価される。特に、１つ以上のクロックサイクルにわたって計算された電荷積分が評価され、この場合、（プログラムが多数回実行された場合）、系統的データ変動とそれぞれの電荷積分との相関関係から保護されるべき情報が逆推理され得る。
【０００７】
従って、例えば、チップカード等の保護されるべき集積回路は、電力差分解析ができないように、処理されるべきデータに関係なく同じ電流プロファイルを供給するようなタイプである必要がある。
【０００８】
シングルレールデータパスはこのようなタイプではない。回路の状態の時間プロファイルと関連する電荷積分は、変換される電荷を有するノードまたは電気容量の関数である。従って、時間プロファイルは、処理されるべきデータの時間の経過とともに起こる変動に大幅に依存する。
【０００９】
変化する電荷積分は、いわゆるデュアルレール技術を用いることによって防止され得る。データまたは単一パス内の各ビットが、スイッチングマトリクスまたはスイッチングメカニズムにおける単一の電気ノードｋによって物理的に表される従来のシングルレール技術とは対照的に、デュアルレール技術を用いた実現は、２つのノードｋおよびｋｑによって表される各ビットを含み、ここで、ｋがこのビットの真性論理値ｂに対応し、ｋｑが相補的値ｂｎ＝ｎｏｔ（ｂ）に対応する場合、論理値ｂこのビットは、有効な論理値を有する。
【００１０】
電荷積分における所望の不変性は、この場合、有効な論理値（ｂ、ｂｎ）＝（１、０）または（０、１）を有する２つの状態間にいわゆる「プリチャージ」状態が挿入されることによって達成される。このプリチャージ状態（１、１）において、ノードｋもノードｋｑも同じ電位に帯電され、従って、論理的に無効な値（１、１）または（０、０）をとり、状態シーケンスは、
（１、１）、（０、１）、（１、１）、（１、０）、（１、１）、（１、０）、（１、１）、（０、１）．．．
であり得る。
【００１１】
このような状態シーケンスのいずれに関しても、（１、１）から（ｂ、ｂｎ）に遷移するたびに、正確に１つのノードの電荷が１から０に変換され、（ｂ、ｂｎ）から（１，１）へのすべての状態は、正確に１つのノードの電荷が０から１に変換されるといえる。これは、それぞれの状態ビットの論理的に有効な値ｂとは関係がないといえる。当然、プリチャージ状態（０、０）を有する状態シーケンスにも同じことがいえる。
【００１２】
従って、この状態シーケンスに対応する電荷積分は、論理的に有効な値のシーケンス（ｂ、ｂｎ）に依存しない。ノードｋおよびｋｑが、同じ電気容量を有することを保証することだけが必要である。従って、このようにして実現されたデータパスの電流プロファイルは、処理されるべきデータの時間にともなう変動とはもはや関係がない。従って、デュアルレール技術を用いて設計された回路は、電力差分解析に対する耐性を有する。
【００１３】
図１は、データパスがデュアルレール技術を用いて設計され、かつ、上述の意味合いで、最小数の４つのポートまたはスイッチングデバイスを有するシングルビットレジスタセルの例を示す。
【００１４】
オペランドを読み出すためにスイッチングデバイスＰＡ、ＰＢが用いられる。算術結果をライトバックするためにスイッチングデバイスＰＺが用いられ、スイッチングデバイスＰＣは、メモリコンテンツをデータパスからロードし、これらのメモリ内容をデータパスの外側に除去するために用いられる。
【００１５】
スイッチングデバイスＰＡ、ＰＢ、ＰＣ、ＰＺの各々は、ラインＢＬｉ１、ＢＬｉ２（ただし、ｉ＝ａ、ｂ、ｃ、ｚ）を含むラインペアに接続される。これらのラインペアは、ビットラインペアをなす。デュアルレール信号ｂｌｉ、ｂｌｉｑ（ただし、ｉ＝ａ、ｂ、ｃ、ｚ）がラインペアの各々に印加され得る。それぞれのビットラインペアＢＬｉ１、ＢＬｉ２（ただし、ｉ＝ａ、ｂ、ｃ、ｚ）には、それぞれのビットラインペアにプレチャージ状態を付与し得るそれぞれのプリチャージユニットＶａ、Ｖｂ、Ｖｃ、Ｖｚも接続される。スイッチングデバイスＰＡ、ＰＢ、ＰＣ、ＰＺは、集積回路におけるワード線に接続される制御接続ＳＡ、ＳＢ、ＳＣ、ＳＺによって駆動される。制御信号ｗ１ａ、ｗ１ｂ、ｗ１ｃ、ｗ１ｚがそのワード線に印加され得る。
【００１６】
スイッチングデバイスＰＡ、ＰＢ、ＰＣ、ＰＺの各々は、２つのトランジスタＴｊ、ＴｊＱ（ただし、ｊ＝Ａ、Ｂ、Ｃ、Ｚ）からなり、これらの制御端子は、互いに、かつ制御接続ＳＡ、ＳＢ、ＳＣ、ＳＺに接続される。トランジスタＴｊおよびＴｊＱのそれぞれのメイン端子は、ラインＢＬｉ１およびＢＬｉ２の一方と接続され、他方のメイン端子は、Ｌ１およびＬ２を有するさらなるラインペアと接続される。
【００１７】
さらなるラインペアは、対向するように接続され、かつトランジスタＴ１、Ｔ１ＱおよびＴ２、Ｔ２Ｑを有する２つのインバータを備えるメモリセルＳＺに接続される。メモリセルは、動作電位端子ＢＰと供給電位端子ＶＰとの間に接続される。
【００１８】
スイッチングデバイスＰＡ、ＰＢは、純粋な読み出しポートである。トランジスタＴＡ、ＴＡＱおよびＴＢ、ＴＢＱが閉じているときに、それぞれ対応する２つのノードがビットラインペアＢＬａ１、ＢＬａ２およびＢＬｂ１、ＢＬｂ２に、最初に、高電位レベルになるようにプレチャージされ、その後、ストレージレジスタの周辺領域に提供されたプレチャージユニットＶａ、Ｖｂから切断される。スイッチングデバイスＰＡ、ＰＢにおけるそれぞれのトランジスタは、低電位レベルを有する制御信号ｗ１ａ、ｗ１ｂを印加することによって閉じられる。なぜなら、このスイッチングデバイスにおけるトランジスタは、すべてｎ導電型だからである。ビットラインペアＢＬａ１、ＢＬａ２およびＢＬｂ１、ＢＬｂ２は、プリチャージユニットＶａ、Ｖｂから切断された後でさえ高電位レベルである。供給電圧ソースの供給電位端子との導通する接続がもはやないので、ビットラインペアＢＬａ１、ＢＬａ２およびＢＬｂ１、ＢＬｂ２は、ここで、容量的に、すなわち、浮遊の態様で、このレベルに保持される。この状態は、以下において（Ｈ、Ｈ）で示される。
【００１９】
スイッチングデバイスＰＡ、ＰＢにおけるトランジスタが、その後、適切な駆動信号ｗ１ａ、ｗ１ｂによってオンにされた場合、さらなるラインペアＬ１、Ｌ２とそれぞれのビットラインペアとの間に電気的接続が生じる。ラインＬ１、Ｌ２（これらはメモリセルＳＺに接続される）の一方が低電位であり、これと導通するように接続される（開いたトランジスタによって）ビットラインが、さらに、低電位になるように放電される。これは、メモリセルから読み出されるべきビットが、それぞれのビットラインペアＢＬａ１、ＢＬａ２およびＢＬｂ１、ＢＬｂ２上にあることを意味する。
【００２０】
以下のテキストにおいて、状態（１、０）は値１に対応し、状態（０、１）は値０に対応すると想定される。ビットラインペアＢＬａ１、ＢＬａ２およびＢＬｂ１、ＢＬｂ２上の状態は、ここで、データパスの他の部分によってとられ得る。メモリセルＳＺをビットラインペアから再び切断するために、制御信号ｗ１ａおよびｗ１ｂが同時に低電位に下げられ、こうしてビットラインペアが後続のアクセス動作のために準備され得る。
【００２１】
これに対して、スイッチングデバイスＰＺは、純粋な書き込みポートとして動作する。トランジスタＴＺ、ＴＺＱが閉じられたときに、制御信号ｗ１ｚが高電位レベルに上昇される前に、書き込まれるべきビットは、最初に、外部からビットラインペアＢＬｚ１、ＢＬｚ２上に伝送され、これにより、スイッチングデバイスＰＺ上のラインＬ１、Ｌ２は、スイッチングデバイスＰＺによって、再び、ビットラインペアＢＬｚ１、ＢＬｚ２に接続される。
【００２２】
その直後に存在する、セル内のキャパシタンスに比べて一般に非常に大きいビットラインキャパシタンスを有する容量性分圧器（外部書き込み回路によって、および、セル内のフィードバックによって支援される）によって、予めセル内に格納された電位値が、ビットラインペアＢＬｚ１、ＢＬｚ２に存在するデュアルレール信号ｂｌｚ、Ｂｌｚｑで上書きされる。従って、メモリセルＳＺをビットラインペアＢＬｚ１、ＢＬｚ２から切断し、これにより、これらのビットラインペアが後続のアクセス動作のために準備され得るようにするために、制御信号ｗ１ｚは、再び低電位に下げられ得る。
【００２３】
図１に示されるシングルビットレジスタセルからだけでは、スイッチングデバイスのものが読み出しポートとして用いられ、かつ、書き込みポートとして用いられるとみなすことはできない。これは、外部から印加された時間応答によって、または、スイッチングデバイスのビットラインペアおよび制御端子を駆動することによって決定される。
【００２４】
従って、書き込みおよび読み出しポートとして動作されるスイッチングデバイスＰＣに、メモリレジスタの周辺において、プリチャージ回路ならびに書き込みおよび読み出しドライバ回路の両方が割り当てられる。プリチャージユニットＶｃを例外として、これらは、図１には示されない。
【００２５】
図２は、例えば、ビットラインペアＢＬｉ１、ＢＬｉ２の時間応答、すなわち、この上に存在するデュアルレール信号ｂ１ｉ、ｂｌｉｑ（ただし、ｉ＝ａ、ｂ、ｃ、ｚ）、および、それぞれの制御端子ＳＡ、ＳＢ、ＳＣ、ＳＺにおける制御信号ｗ１ａ、ｗ１ｂ、ｗ１ｃ、ｗ１ｚのタイミングを示す。
【００２６】
位相（１）において、バイナリ値０は、最初に、スイッチングデバイスＰＣによってメモリセルＳＺにロードされる。制御信号ｗ１ｃが０である間、デュアルレール信号（ｂｌｃ、ｂｌｃｑ）＝（０、１）が、ビットラインペア（ＢＬｃ１、ＢＬｃ２）に印加される。このビットラインペアに付与される状態がメモリセルＳＺにロードされるべき場合、制御信号ｗ１ｃは、値１となる。この時点で、ラインＬ１、Ｌ２は、ビットラインペアＢＬｃ１、ＢＬｃ２に電気的に接続され、その結果、デュアルレール状態（ｂｉｔ、ｂｉｔｑ）＝（０、１）が、さらなるラインペアＬ１、Ｌ２上に生成される。メモリセルＳＺへの格納が完了した後、制御信号ｗ１ｃは、再び０に下げられる。
【００２７】
位相（２）において、メモリセルＳＺに格納された値は、スイッチングデバイスＰＡによって読み出される。読み出し動作の前に、制御信号ｗ１ａ＝０である間、ビットラインペアＢＬａ１、ＢＬａ２は、プリチャージ状態にされる。これは、信号（ｂｌａ、ｂｌｑ）＝（１、１）が両方のライン上に存在することを意味する。ビットラインペアＢＬａ１、ＢＬａ２がプリチャージユニットＶａによって供給電位から分離された後、上述のデュアルレール信号は、容量的に高電位レベルにとどまるにすぎない。制御信号ｗ１ａ＝１の付与によってさらなるラインペアＬ１、Ｌ２への電気的接続が生成され、その結果、ラインＢＬａ１、またはそこに格納された電位がラインＬ１の電位に適合され、従って、０に降下される。ここで、さらなるラインペアＬ１、Ｌ２上の信号と同じデュアルレール信号が、ビットラインペアＢＬａ１、ＢＬａ２に印加される。
【００２８】
位相（３）において、バイナリ値１（（１、０）に対応）がメモリセルＳＺに書き込まれる。信号ラインペアＢＬｚ１、ＢＬｚ２に、まず、プリチャージ位相が実現され、これにより、２つのラインは、値１を有する。ラインＢＬｚ２は、その後、低電位にされ、これにより、値ｂｌｚｑ＝０がこのラインに付与される。この時間の間、制御信号ｗ１ｚは低信号レベルにある。デュアルレール信号をメモリセルＳＺに書き込むために、制御信号ｗ１ｚは、高い信号レベルにされ、その結果、電位は、ビットラインのペアとさらなるラインのペアＬ１、Ｌ２との間の導通する接続によって電位が調整される。書き込み動作に続いて、制御信号ｗ１ｚが再び低い信号レベルにされ、これにより、ラインペアＢＬｚ１、ＢＬｚ２と、さらなるラインペアＬ１、Ｌ２との間の導通する接続が解除される。
【００２９】
位相（４）において、この値は、スイッチングデバイスＰＢによって再び読み出される。制御信号ｗ１ｂが高い信号レベルにされる前に、ビットラインペアＢＬｂ１、ＢＬｂ２は、値（１、１）になるようにプリチャージされ、供給電位接続への電気的接続は、その後、プリチャージユニットＶｂにより、供給電位端子への電気的接続が切り離され、これにより、電位値が、ビットラインペアに容量的に格納される。駆動信号ｗｌｂ＝１が付与された後、ビットラインペアおよびさらなるラインペアＬ１、Ｌ２の電位を少しずつ調整し、これにより、状態（ｂｌｂ、ｂｌｂｑ）＝（１、０）が達成される。これは、（ｂｉｔ、ｂｉｔｑ）＝（１、０）に対応する。
【００３０】
位相（５）において、セル内容は、スイッチングデバイスＰＣによって最終的に除去される。これは、ｗ１ｃ＝１の前に、（ｂ１ｃ、ｂｌｃｑ）＝（ｈｈ）であることを意味する。その結果、（ｂｌｃ、ｂ１ｃｑ）＝（ｂｉｔ、ｂｉｔｑ）（１、０）である。
【００３１】
図１に示されるシングルビットレジスタセルにデュアルレール端子が提供されるが、これらは、アクセス動作の前または、アクセス動作間にそれぞれ高電位レベルになるようにプリチャージされ、その電荷の流れは、読み出しアクセス動作に関してのみデータと無関係である。
【００３２】
これに対して、書き込みアクセス動作の場合、電荷積分は、外部からビットラインペアを介して供給され、かつ、セルに新規に書き込まれるべき値が、セル内に予め格納された前の値と一致するかどうかに依存する。第１の場合は、さらなるラインペアＬ１、Ｌ２のキャパシタンス、すなわち、セルノード（ｂｉｔ、ｂｉｔｑ）は、電荷が変換される必要はないが、第２の場合には必要である。
【発明の開示】
【発明が解決しようとする課題】
【００３３】
従って、本発明の目的は、書き込みアクセス動作の場合でも電荷積分がデータと関係ない集積回路を提示することである。
【課題を解決するための手段】
【００３４】
本発明による集積回路は、デュアルレール信号（ｂｌｉ、ｂｌｉｑ、ただし、ｉ＝ａ、ｂ、ｃ、ｚ）が印加され得る少なくとも１つのラインペア（ＢＬｉ１、ＢＬｉ２、ただし、ｉ＝ａ、ｂ、ｃ、ｚ）と、該ラインペア（ＢＬｉ１、ＢＬｉ２）に接続されたスイッチングデバイス（ＰＡ、ＰＢ、ＰＣ、ＰＺ）であって、制御端子（ＳＡ、ＳＢ、ＳＣ、ＳＺ）に印加された信号（ｗ１ａ、ｗ１ｂ、ｗ１ｃ、ｗ１ｚ）により制御され得、かつ、（該ラインペア（ＢＬｉ１、ＢＬｉ２）に印加された）デュアルレール信号をさらなるラインペア（Ｌ１、Ｌ２）に伝送するために用いられ得る、スイッチングデバイス（ＰＡ、ＰＢ、ＰＣ、ＰＺ）と、該さらなるラインペア（Ｌ１、Ｌ２）に接続され得るメモリセル（ＳＺ）であって、制御可能スイッチ（ＰＷＲＥ）により供給電位接続（ＶＰ）に接続される、メモリセルとを有し、これにより上記目的を達成する。
【００３５】
前記メモリセル（ＳＺ）は、対向するように接続されたインバータを有してもよい。
【００３６】
前記スイッチングデバイス（ＰＡ、ＰＢ、ＰＣ、ＰＺ）は、２つのトランジスタ（Ｔｊ、ＴｊＱ、ただし、ｊ＝Ａ、Ｂ、Ｃ、Ｚ）を有し、該２つのトランジスタの制御端子は、前記制御端子（ＳＡ、ＳＢ、ＳＣ、ＳＺ）と接続され、該制御端子は、前記集積回路のワード線と接続されてもよい。
【００３７】
前記ラインペア（ＢＬｉ１、ＢＬｉ２）は、前記集積回路内のビットラインペアをなしてもよい。
【００３８】
前記ラインペア（ＢＬｉ１、ＢＬｉ２）をプリチャージするための前記プリチャージユニット（Ｖａ、Ｖｂ、Ｖｃ、Ｖｚ）が該ラインペアに接続されてもよい。
【００３９】
前記ラインペア（ＢＬｚ１、ＢＬｚ２）および前記スイッチングデバイス（ＰＺ）によって、前記メモリセル（ＳＺ）に値が書き込まれてもよい。
【００４０】
前記メモリセル（ＳＺ）に格納された値は、前記ラインペア（ＢＬａ１、ＢＬａ２；ＢＬｂ１、ＢＬｂ２）および前記スイッチングデバイス（ＰＡ、ＰＢ）によって読み出されてもよい。
【００４１】
前記メモリセル（ＳＺ）に値が書き込まれ、該メモリセル（ＳＺ）に格納された該値は、前記ラインペア（ＢＬｃ１、Ｂ１ｃ２）および前記スイッチングデバイス（ＰＣ）によって該メモリセルから読み出されてもよい。
【００４２】
前記プリチャージユニット（Ｖｚ）は、前記ラインペア（ＢＬｚ１、ＢＬｚ２）を第１の信号値になるようにプリチャージしてもよい。
【００４３】
前記プリチャージユニット（Ｖａ；Ｖｂ）は、前記ラインペア（ＢＬａ１、ＢＬａ２；ＢＬｂ１、ＢＬｂ２）を第２の信号値になるようにプリチャージしてもよい。
【００４４】
前記ラインペア（ＢＬｃ１、ＢＬｃ２）に接続され、かつ、次のアクセス動作のタイプが確定するまで該ラインペアの信号値を格納する保持デバイス（ＨＶ）があってもよい。
【００４５】
前記プリチャージユニット（ＶＥｃ）は、前記ラインペア（ＢＬｃ１、ＢＬｃ２）を決定論的にプリチャージしてもよい。
【００４６】
前記メモリセル（ＳＺ）の前記制御可能スイッチ（ＰＷＲＥ）および前記スイッチングデバイス（ＰＺ）の制御端子は、互いに接続されてもよい。
【００４７】
本発明による方法は、上記の集積回路を動作させる方法であって、さらなるラインペア（Ｌ１、Ｌ２）は、スイッチングデバイス（ＰＣ）およびラインペア（ＢＬｃ１、ＢＬｃ２）によって第１の信号値になるようにプリチャージされ、前記さらなるラインペア（Ｌ１、Ｌ２）のラインの１つは、第２の信号値に充電され、該ラインペアおよび該さらなるラインペア（Ｌ１、Ｌ２）は、該スイッチングデバイス（ＰＣ）によって互いに電気的に分離され、前記メモリセルは、制御可能スイッチ（ＰＷＲＥ）によって供給電位に同時に接続されることにより、上記目的を達成する。
【００４８】
前記さらなるラインペア（Ｌ１、Ｌ２）をプリチャージするステップは、前記ラインペア（ＢＬｃ１、ＢＬｃ２）に接続された前記プリチャージユニット（Ｖｃ）を駆動するステップと、該メモリセル（ＳＺ）を前記供給電位から切断するステップとを包含してもよい。
【００４９】
この目的は、請求項１の特徴を有する集積回路、および、請求項１４の特徴を有する方法によって達成される。有利な改良点は、それぞれ、従属請求項に見出され得る。
【００５０】
発明の集積回路は、デュアルレール信号が印加され得る少なくとも１つのラインペアと、このラインペアに接続されたスイッチングデバイスであって、制御端子に印加された信号により制御され得、かつ、デュアルレール信号をさらなるラインペアに伝送するために用いられ得る、スイッチングデバイスと、さらなるラインペアに接続され得るメモリセルであって、制御可能スイッチにより供給電位接続に接続される、メモリセルとを特徴とする。
【００５１】
メモリセルと供給電位端子との間に駆動可能なスイッチを提供することによって、メモリセルへの書き込み動作は２つのサブステップで行われる。さらなるラインペアは、最初に、スイッチングデバイスとラインペア（ビットラインペア）によって第１の信号値になるようにプリチャージされる。これは、メモリセルのノードをなすさらなるラインペアに、プリチャージ信号が印加されることにほかならない。
【００５２】
これは、好ましくは、ラインペアに接続されたプリチャージユニットが駆動され、かつ、メモリセルが、同時に、供給電位から切断されるように行われる。次のステップにおいて、さらなるラインペアにおけるラインのうちの１つが、第２の信号値になるように充電される。これは、実際の書き込み動作である。最後に、ラインペアおよびさらなるラインペアが、スイッチングデバイスによって互いに電気的に分離され、このメモリセルは、同時に、制御可能スイッチによって供給電位に接続される。このステップの結果、外部から高電位レベルにされたメモリセルのラインは、最終的な値になるように充電され、これをもって書き込み動作が終了する。
【００５３】
ある好ましい改良点において、メモリセルは、対向するように接続されたインバータを有する。
【００５４】
スイッチングデバイスは、好ましくは、２つのトランジスタから形成され、これらのトランジスタの制御端子は、集積回路のワード線に接続される制御端子と接続される。制御端子に印加された信号は、スイッチングデバイスに接続されたビットラインペアがさらなるラインペアに接続されるかどうかを決定する。
【００５５】
本発明の別の改良点において、ラインペアにプリチャージするためのプリチャージユニットは、ラインペアに接続される。集積回路が複数のラインペアを有する場合、各ラインペアは、好ましくは、それ自体のプリチャージユニットに接続される。最も単純な場合、各プリチャージユニットは、２つのトランジスタを備え、これらのトランジスタの一方は、ビットラインペアのラインと、基準接地端子または供給電位端子との間に接続され、これらのトランジスタの他方はビットラインペアと、基準接地端子または供給電位端子との間に接続される。
【００５６】
本発明のある改良点において、ラインペアおよびスイッチングデバイスによって、メモリセルに値が書き込まれる。この場合、プリチャージユニットは、ラインペアを第１の信号値になるようにプリチャージする。
【００５７】
別の改良点において、メモリセルに格納された値は、ラインペアおよびスイッチングデバイスによって読み出される。この変形において、プリチャージユニットは、ラインペアを第２の信号値になるようにプリチャージする。
【００５８】
ラインペアおよびスイッチングデバイスを介して１つの値がメモリセルに書きこまれ、メモリセルに書き込まれたこの値が読み出され得るようなラインペアもまた提供される。この変形の場合、ラインペアと接続され、かつ、次のアクセス動作のタイプが確定するまでラインペアの信号値（特に、選択されたプリチャージ状態）を格納する保持デバイスが提供される。あるいは、プリチャージユニットは、ラインペアを決定論的にプリチャージし得る。
【００５９】
これに対して、純粋な書き込みポートおよび読み出しポートに明確なプリチャージ状態が割り当てられ得、これは、書き込み／読み出しポートおよびビットラインペアには当てはまらない。書き込み前、および書き込みの目的で、第１の信号になるようにプリチャージすることが必要であり、第２の信号値を有するプリチャージ状態は、読み出しの前に必要とされる。これにより、任意のアクセス動作が終了した後、次に行われるべきアクセス動作のタイプ、および、それが何時行われるべきかということがまだ知られていない場合、このようなビットラインペアがどの状態にあるべきかという問題が生じる。
【発明の効果】
【００６０】
これは、次に起こるアクセス動作のタイプが確定するまで、なによりもまず、ビットラインペアを、最後に読み出されたかまたは書き込まれた値に保持する適切な保持回路を用いる上述のオプションのために適切な状態である。そうしてのみ、それぞれ必要とされるプリチャージが実行される。
【００６１】
あるいは、ビットラインペアが、決定論的にプリチャージされ得る。プリチャージ状態が後続のアクセス動作のために適切でない場合でも、場合によっては、適時、それぞれの別のプリチャージ状態に電荷が変換されなければならない。次のアクセス動作のタイプが未知である場合、プリチャージ状態は、さらに、ストレージレジスタにおけるランダムビット（制御論理ユニットに供給される）によって決定され得る。これは、電流プロファイルをマスキングするという利点を有し、これにより、電荷積分からアクセス動作のタイプを逆推理することがより困難になる。
【００６２】
最後に、所望のセキュリティレベルおよび電力消費に対する要求に応じて、保持回路または決定論的手順による集積回路が動作され得る。
【００６３】
本発明の別の有利な改良点において、メモリセルの制御可能スイッチおよびスイッチングデバイス上の制御端子は、互いに接続される。しかしながら、これは、メモリセルへの書き込みのアクセスしかしないスイッチングデバイスにのみ当てはまる。その結果、集積回路は、駆動の一部分を省略し得、これにより、より小さい面積で集積され得る。ストレージレジスタが、１つ以上の純粋な書き込みポートを有する場合、純粋な書き込みポートと同じだけ多くの制御可能スイッチが、メモリセルと供給電位端子との間に直列接続されるならば有利である。これらの制御可能スイッチの各々の制御端子が、それぞれのスイッチングデバイスと関連した制御端子に接続される。
【００６４】
本発明のさらなる利点、特徴、および実用性が、以下に記載の実施例を用いて詳細に説明される。
【発明を実施するための最良の形態】
【００６５】
図１および図２は、冒頭ですでに説明されたため、これ以上説明されない。
【００６６】
図３は、デュアルレール技術を用い、かつ、書き込みアクセス動作の場合であっても、データと関係がない電荷積分を有する本発明のシングルビットレジスタセルを示す。本発明のレジスタセルの回路設計は、実質的に、図１におけるものに対応する。１つの違いは、メモリセルＳＺと供給電池端子ＶＰとの間に制御可能スイッチＰＷＲＥがあり、その制御端子に、制御信号ｗｒｅが印加され得ることである。さらに、図１に示される構成に加えて、ビットラインペアＢＬｃ１、ＢＬｃ２、従って、スイッチングデバイスＰＣに電気的に接続される保持デバイスＨＶがある。このビットラインペアは、メモリセルＳＺのコンテンツへの読み出しおよび書き込みアクセスの両方を提供するために用いられ得る。図１に示される例示的実施形態のように、スイッチングデバイスＰＡ、ＰＢと接続されたビットラインペアＢＬａ１、ＢＬａ２およびＢＬｂ１、ＢＬｂ２は、メモリセルＳＺからコンテンツを読み出し得るポートである。最後に、これに接続されたスイッチングデバイスＰＺおよびビットラインペアＢＬｚ１、ＢＬｚ２によってデータがメモリセルに書きこまれ得る。
【００６７】
信号のタイミングは、例示的に図４に記載される。
【００６８】
位相（１）において、バイナリ値０（（０、１）に対応）は、スイッチングデバイスＰＣを介して本発明のシングルビットレジスタセルにロードされる。このために、まず、ビットラインペアＢＬｃ１、ＢＬｃ２を低電位レベル（ｂｌｃ、ｂｌｃｑ）＝（０、０）に下げられる。少し後に、制御信号ｂ１ｃおよびｗｒｅが、同時に高電位レベル（ＶＤＤ）に上げられ、すなわち、スイッチングデバイスＰＣにおけるトランジスタがオンにされ、制御可能スイッチＰＷＲＥは、スイッチオフされる。これは、メモリセル（フィードバックインバータを備える）を供給電圧から切断させる。これにより、さらなるラインペアＬＡ１、ＬＡ２に存在する信号ｂｉｔ、ｂｉｔｑが電位ｂ１ｃ、ｂ１ｃｑに下げられる。これは、短絡電流がメモリセルを介して流れることなく、さらなるラインペアＬ１、Ｌ２に予め格納された電荷が散逸することを意味する。
【００６９】
実際の書き込み動作は、これが完全に行われるまで開始されない。
【００７０】
レジスタセルに書き込まれるべき値０により、信号ｂｌｃｑが存在するラインＢＬｃ２が、高電位レベルに上げられ、その結果、依然として導通するトランジスタＴＣＱに基づいて、ラインＬ２がトランジスタＴＣＱの閾値電圧を引いた同一の高電位レベルに充電される。従って、ラインＬ２に印加された信号ｂｉｔｑは、まだ最終値に達していず、これは、図４に示される位相（１）の最後のグレー色の領域である。さらなるラインペアにおけるラインＢＬｃ１およびＬ１は、格納されるべき値０により低信号レベルに残る。
【００７１】
位相（１）の最後において、制御信号ｗ１ｃおよびｗｒｅは、同時に低信号レベルに下げられ、すなわち、スイッチングデバイスＰＣにおけるトランジスタがオフにされる一方で、制御可能スイッチＰＷＲＥは、スイッチオンにされる。その結果、さらなるラインペアＬ１、Ｌ２のセルノードは、ビットラインペアＢＬｃ１、ＢＬｃ２から分離され、メモリセルＳＺは、供給電圧に接続される。これにより、ラインＬ２に印加された信号値ｂｉｔｑは、全電位値ＶＤＤになるように充電され、これをもって書き込み動作が終了する。
【００７２】
位相（２）において、メモリセルＳＺに格納された値０、すなわち（ｂｉｔ、ｂｉｔｑ）＝（０、１）は、スイッチングデバイスＰＡおよび、これと接続されたビットラインペアＢＬａ１、ＢＬａ２を介して読み出される。電荷中性を達成するために、まず、ビットラインペアをプリチャージ状態（１、１）になるようにプリチャージするために、プリチャージングデバイスＶａが用いられることが要求される。ビットラインペアに格納された電位は、最終的に、容量的にのみ存在する。なぜなら、プリチャージユニットＶａは、ビットラインペアを供給電位端子ＶＰから分離するからである。この動作に続いて、制御信号ｗ１ａが、高電位にされ、これにより、ビットラインペアＢＬａ１、ＢＬａ２は、さらなるラインペアＬ１、Ｌ２に導通する接続を可能にする。しばらく後に、さらなるラインペアＬ１、Ｌ２に対応する信号値（ｂ１ａ、ｂ１ａｑ）＝（ｂｉｔ、ｂｉｔｑ）＝（０、１）は、ビットラインペアＢＬａ１、ＢＬａ２上に確立される。
【００７３】
最後に、ビットラインペアとさらなるラインペアＬ１、Ｌ２との間の導通する接続が、制御信号ｗ１ａを再び低電位にすることによって再び切り離され、その結果、スイッチングデバイスＰＡにおけるトランジスタが再びオフになる。
【００７４】
位相（３）において、バイナリ値１は、スイッチングデバイスＰＺを介して電荷中性状態でメモリセルＳＺに書き込まれる。プリチャージ状態は、まず、制御信号ｗ１ｚおよびｗｒｅをそれぞれ低信号レベルにすることによって、ビットラインペアＢＬｚ１、ＢＬｚ２上に実現される。この場合、プリチャージ状態は（０、０）である。制御信号ｗ１ｃ、ｗｒｅを同時に高信号レベルにし、しばらく後にバイナリ値１（ｂ１ｚ、ｂ１ｚｑ）＝（１．０）がビットラインペアＢＬｂ１、ＢＬｂ２上に存在することが可能である。この時点にて、さらなるラインペアＬ１、Ｌ２との導通する接続がすでに確立されているので、ラインＬ１は、トランジスタＴＣの閾値電圧によって低減された高信号値ＶＤＤになるように充電される。ラインＬ２は低電位にとどまる。書き込み動作を完了するために、制御信号ｗ１ｚ、ｗｒｅが再び低信号レベルにされ、その結果、トランジスタＰＷＲＥは、メモリセルに供給電位を印加する。フィードバックインバータとしての接続に基づいて、ラインＬ１上に供給電位ＶＤＤに対応する信号ｂｉｔが確立され得る。
【００７５】
位相（４）において、メモリセルに読み込まれる値は、スイッチングデバイスＰＢによって再び読み出される。この場合も、ビットラインペアＢＬｂ１、ＢＬｂ２が、プリチャージユニットＶｂを用いて高信号値にされることによって、読み出し動作が電荷中性状態で行われる。ビットラインペアＢＬｂ１、ＢＬｂ２が供給電位端子ＶＰから分離された後で、格納されたこの電位にしばらく保持する。読み出すために、制御信号ｗ１ｂが低信号レベルから高信号レベルに上げられ、これにより、ビットラインペアＢＬｂ１、ＢＬｂ２およびさらなるラインペアＬ１、Ｌ２が導通するように接続される。ラインＢＬｂ２上にしばらく後に、ラインＬ２に存在する信号値が確立される。これは、（ｂｌｂ、ｂ１ｂｑ）＝（ｂｉｔ、ｂｉｔｑ）＝（１、０）を意味する。
【００７６】
最後に、位相（５）において、スイッチングデバイスＰＣによってメモリセルＳＺのセルコンテンツが除去される。この動作も、まず、ビットラインペアＢＬｃ１、ＢＬｃ２をプリチャージ状態（１、１）にすることによって電荷中性状態で起こる。ビットラインペアが供給電位接続ＶＰから切断された後に、電位は、ライン上に容量的に格納された状態である。制御信号ｗ１ｃは、低信号レベルから高信号レベルになるように充電されたときに、メモリセル内に格納された値がビットラインペアＢＬｃ１、ＢＬｃ２によって読み出され、これは、（ｂｌｃ、ｂ１ｃｑ）＝（ｂｉｔ、ｂｉｔｑ）＝（１、０）である。位相（５）の最後にて、制御信号ｂ１ｃは、低信号レベルに再び下げられ、その結果、ビットラインペアとさらなるラインペアとの間の導通する接続が切り離される。
【００７７】
値が、メモリセルから読み出されるか、ここに格納される態様に関係なく電荷中性であることを明確にするために、集積回路における信号の例示的時間プロファイルが用いられた。この電荷中性は、ほんのわずかな物理的変更によって引き起こされる。
【００７８】
図３に示された保持回路は、次に行われるアクセス動作が明らかになるまで、ビットラインペアＢＬｃ１、ＢＬｃ２上に格納されたプリチャージ状態を保持する。そうして初めて、必要とされるプリチャージ動作が実行される。従って、保持回路は、メモリセルに読み出しおよび書き込みアクセスするため用いられるスイッチングデバイスに、明確なプリチャージ状態を割り当てることはできないという結果をもたらす。書き込み前または書き込むために、書き込む前に、または、書き込むためにプリチャージ状態（０、０）が選択されなければならず、プリチャージ状態（１、１）は、読み出すために必要とされる。保持回路によって、簡単な態様で適切なプリチャージ状態を選択することが可能になる。
【産業上の利用可能性】
【００７９】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【００８０】
（要約）
本発明は、デュアルレール信号（ｂｌｉ、ｂｌｉｑ、ただし、ｉ＝ａ、ｂ、ｃ、ｚ）が印加され得る少なくとも１つのラインペア（ＢＬｉ１、ＢＬｉ２、ただし、ｉ＝ａ、ｂ、ｃ、ｚ）と、ラインペア（ＢＬｉ１、ＢＬｉ２）に接続されたスイッチングデバイス（ＰＡ、ＰＢ、ＰＣ、ＰＺ）であって、制御端子（ＳＡ、ＳＢ、ＳＣ、ＳＺ）に印加された信号（ｗ１ａ、ｗ１ｂ、ｗ１ｃ、ｗ１ｚ）によって制御され得、かつ、（ラインペア（ＢＬｉ１、ＢＬｉ２）に印加された）デュアルレール信号をさらなるラインペア（Ｌ１、Ｌ２）に伝送するために用いられ得る、スイッチングデバイス（ＰＡ、ＰＢ、ＰＣ、ＰＺ）と、さらなるラインペア（Ｌ１、Ｌ２）に接続され得るメモリセル（ＳＺ）であって、制御可能スイッチ（ＰＷＲＥ）により供給電位接続（ＶＰ）に接続される、メモリセルとを特徴とする集積回路を提示する。
【図面の簡単な説明】
【００８１】
【図１】図１は、従来技術から公知の、かつ、デュアルレール技術を用いるシングルビットレジスタセルを示す。
【図２】図２は、図１に示される集積回路の時間応答を示す。
【図３】図３は、デュアルレール技術を用いる本発明のシングルビットレジスタセルを示す。
【図４】図４は、図３に示される集積回路に生じる信号のタイミングを示す。
【符号の説明】
【００８２】
ＢＬｉ１、ＢＬｉ２        ライン（ただし、ｉ＝ａ、ｂ、ｃ、ｚ）
ｂｌｉ、ｂ１ｉｑ          デュアルレール信号（ただし、ｉ＝ａ、ｂ、ｃ、ｚ）
ＰＡ、ＰＢ、ＰＣ、ＰＺ    スイッチングデバイス
Ｔｊ、ＴｊＱ              トランジスタ（ただし、ｊ＝Ａ、Ｂ、Ｃ、Ｚ）
Ｌ１、Ｌ２                ライン
ｂｉｔ、ｂｉｔｑ          デュアルレール信号
ｗ１ａ、ｗ１ｂ、ｗ１ｃ、ｗ１ｚ    制御信号
ＳＡ、ＳＢ、ＳＣ、ＳＺ    制御端子
ＳＺ                      メモリセル
Ｔ１、Ｔ１Ｑ              トランジスタ（インバータ）
Ｔ２、Ｔ２Ｑ              トランジスタ（インバータ）
ＰＷＲＥ                  トランジスタ
ｗｒｅ                    制御信号
Ｖａ、Ｖｂ、Ｖｃ、Ｖｚ    プリチャージユニット
ＶＰ                      供給電位端子
ＢＰ                      基準接地電位端子
ＨＶ                      保持デバイス
【図１】
2004355799.tif 000003
【図２】
2004355799.tif 000004
【図３】
2004355799.tif 000005
【図４】
2004355799.tif 000006