(57)【要約】【課題】接続孔底部が平坦でないことに起因する配線層のカバレージの低下をモニタリングすることにより接続孔内での接続不良を検出できる半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、スクライブラインの絶縁膜３上に１層目のＡｌ合金配線４ａを形成し、チップ形成領域の絶縁膜３上に１層目のＡｌ合金配線４ｃを形成し、１層目のＡｌ合金配線及び絶縁膜の上に層間絶縁膜５を形成し、スクライブライン及びチップ形成領域それぞれの層間絶縁膜５にビアホール５ａ，５ｅを形成し、ビアホール５ａ内及び層間絶縁膜５上に２層目のＡｌ合金配線６ａを形成すると共にビアホール５ｅ内及び層間絶縁膜５上に２層目のＡｌ合金配線６ｄを形成し、スクライブラインのビアホール内の接続抵抗を測定するものであり、ビアホール５ａ，５ｅの底部は傾斜面を有する。【選択図】        図１
2004172376.tif 000002
【特許請求の範囲】
【請求項１】
スクライブラインにおいて傾斜面を有する下地上に第１接続孔を形成すると共にチップ形成領域において傾斜面を有する下地上に第２接続孔を形成する工程と、
第１接続孔内及び第２接続孔内に導電層を形成する工程と、
スクライブラインにおける前記第１接続孔内の接続抵抗を測定する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電層を形成する工程は、接続孔内にＡｌ合金層をスパッタリングにより形成する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
スクライブラインの絶縁膜上に第１配線層からなる第１配線を形成すると共にチップ形成領域の絶縁膜上に第１配線層からなる第２配線を形成する工程と、
第１配線、第２配線及び絶縁膜の上に層間絶縁膜を形成する工程と、
スクライブラインの層間絶縁膜に第１配線上に位置する第１接続孔を形成すると共にチップ形成領域の層間絶縁膜に第２配線上に位置する第２接続孔を形成する工程と、
第１接続孔内及び層間絶縁膜上に第２配線層からなる第３配線を形成すると共に第２接続孔内及び層間絶縁膜上に第２配線層からなる第４配線を形成する工程と、
スクライブラインにおける前記第１接続孔内の接続抵抗を測定する工程と、
を具備し、
前記第１接続孔の底部は傾斜面を有し、前記第２接続孔の底部は傾斜面を有することを特徴とする半導体装置の製造方法。
【請求項４】
スクライブラインの半導体基板上に絶縁膜を形成する工程と、
この絶縁膜に第１接続孔及び第２の接続孔を形成する工程と、
第１接続孔内及び絶縁膜上に第１配線層からなる第１配線を形成すると共に第２接続孔内及び絶縁膜上に第１配線層からなる第２配線を形成する工程と、
第１配線、第２配線及び絶縁膜の上に層間絶縁膜を形成する工程と、
この層間絶縁膜に第１配線上に位置する第３接続孔及び第４接続孔を形成すると共に前記層間絶縁膜に第２配線上に位置する第５接続孔及び第６接続孔を形成する工程と、
第３接続孔内及び層間絶縁膜上に第２配線層からなる第３配線を形成し、第４接続孔内、第５接続孔内及び層間絶縁膜上に第２配線層からなる第４配線を形成すると共に、第６接続孔内及び層間絶縁膜上に第２配線層からなる第５配線を形成する工程と、
スクライブラインにおける前記第５配線と前記第３配線との間の連鎖抵抗を測定する工程と、
を具備し、
前記第３接続孔、前記第４接続孔、前記第５接続孔及び前記第６接続孔のうちの少なくとも一つの底部は傾斜面を有することを特徴とする半導体装置の製造方法。
【請求項５】
スクライブライン及びチップ形成領域それぞれの半導体基板上に絶縁膜を形成する工程と、
スクライブラインの絶縁膜に第１接続孔及び第２の接続孔を形成すると共にチップ形成領域の絶縁膜に第３の接続孔を形成する工程と、
第１接続孔内及び絶縁膜上に第１配線層からなる第１配線を形成し、第２接続孔内及び絶縁膜上に第１配線層からなる第２配線を形成すると共に、第３の接続孔内及び絶縁膜上に第１配線層からなる第３配線を形成する工程と、
第１配線、第２配線、第３配線及び絶縁膜の上に層間絶縁膜を形成する工程と、
スクライブラインの層間絶縁膜に第１配線上に位置する第４接続孔及び第５接続孔を形成し、前記層間絶縁膜に第２配線上に位置する第６接続孔及び第７接続孔を形成すると共に前記層間絶縁膜に第３配線上に位置する第８接続孔及び第９接続孔を形成する工程と、
スクライブラインの第４接続孔内及び層間絶縁膜上に第２配線層からなる第４配線を形成し、第５接続孔内、第６接続孔内及び層間絶縁膜上に第２配線層からなる第５配線を形成し、第７接続孔内及び層間絶縁膜上に第２配線層からなる第６配線を形成すると共に、チップ形成領域の第８接続孔内及び層間絶縁膜上に第２配線層からなる第７配線を形成し、第９接続孔内及び層間絶縁膜上に第２配線層からなる第８配線を形成する工程と、
スクライブラインにおける前記第６配線と前記第４配線との間の連鎖抵抗を測定する工程と、
を具備し、
前記第４接続孔、前記第５接続孔、前記第６接続孔、前記第７接続孔、前記第８接続孔及び前記第９接続孔のうちの少なくとも一つの底部は傾斜面を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１配線層はスパッタリングにより形成されたＡｌ合金層であり、前記第２配線層はスパッタリングにより形成されたＡｌ合金層であることを特徴とする請求項３〜５のうちいずれか１項に記載の半導体装置の製造方法。
【請求項７】
スクライブラインにおいて傾斜面を有する下地上に形成された第１接続孔と、
チップ形成領域において傾斜面を有する下地上に形成された第２接続孔と、
第１接続孔内及び第２接続孔内に形成された導電層と、
を具備することを特徴とする半導体装置。
【請求項８】
スクライブラインの絶縁膜上に形成された第１配線層からなる第１配線と、
チップ形成領域の絶縁膜上に形成された第１配線層からなる第２配線と、
第１配線、第２配線及び絶縁膜の上に形成された層間絶縁膜と、
スクライブラインの層間絶縁膜に形成され、第１配線上に位置する第１接続孔と、
チップ形成領域の層間絶縁膜に形成され、第２配線上に位置する第２接続孔と、
第１接続孔内及び層間絶縁膜上に形成された第２配線層からなる第３配線と、
第２接続孔内及び層間絶縁膜上に形成された第２配線層からなる第４配線と、
を具備し、
前記第１接続孔の底部は傾斜面を有し、前記第２接続孔の底部は傾斜面を有することを特徴とする半導体装置。
【請求項９】
スクライブラインの半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成された第１接続孔と、
前記絶縁膜に形成された第２の接続孔と、
第１接続孔内及び絶縁膜上に形成された第１配線層からなる第１配線と、
第２接続孔内及び絶縁膜上に形成された第１配線層からなる第２配線と、
第１配線、第２配線及び絶縁膜の上に形成された層間絶縁膜と、
この層間絶縁膜に形成され、第１配線上に位置する第３接続孔と、
前記層間絶縁膜に形成され、第１配線上に位置する第４接続孔と、
前記層間絶縁膜に形成され、第２配線上に位置する第５接続孔と、
前記層間絶縁膜に形成され、第２配線上に位置する第６接続孔と、
第３接続孔内及び層間絶縁膜上に形成された第２配線層からなる第３配線と、
第４接続孔内、第５接続孔内及び層間絶縁膜上に形成された第２配線層からなる第４配線と、
第６接続孔内及び層間絶縁膜上に形成された第２配線層からなる第５配線と、
を具備し、
前記第３接続孔、前記第４接続孔、前記第５接続孔及び前記第６接続孔のうちの少なくとも一つの底部は傾斜面を有することを特徴とする半導体装置。
【請求項１０】
スクライブライン及びチップ形成領域それぞれの半導体基板上に形成された絶縁膜と、
スクライブラインの絶縁膜に形成された第１接続孔と、
スクライブラインの絶縁膜に形成された第２の接続孔と、
チップ形成領域の絶縁膜に形成された第３の接続孔と、
第１接続孔内及び絶縁膜上に形成された第１配線層からなる第１配線と、
第２接続孔内及び絶縁膜上に形成された第１配線層からなる第２配線と、
第３の接続孔内及び絶縁膜上に形成された第１配線層からなる第３配線と、
第１配線、第２配線、第３配線及び絶縁膜の上に形成された層間絶縁膜と、
スクライブラインの層間絶縁膜に形成され、第１配線上に位置する第４接続孔と、
スクライブラインの層間絶縁膜に形成され、第１配線上に位置する第５接続孔と、
スクライブラインの層間絶縁膜に形成され、第２配線上に位置する第６接続孔と、
スクライブラインの層間絶縁膜に形成され、第２配線上に位置する第７接続孔と、
チップ形成領域の層間絶縁膜に形成され、第３配線上に位置する第８接続孔と、
チップ形成領域の層間絶縁膜に形成され、第３配線上に位置する第９接続孔と、
スクライブラインの第４接続孔内及び層間絶縁膜上に形成された第２配線層からなる第４配線と、
スクライブラインの第５接続孔内、第６接続孔内及び層間絶縁膜上に形成された第２配線層からなる第５配線と、
スクライブラインの第７接続孔内及び層間絶縁膜上に形成された第２配線層からなる第６配線と、
チップ形成領域の第８接続孔内及び層間絶縁膜上に形成された第２配線層からなる第７配線と、
チップ形成領域の第９接続孔内及び層間絶縁膜上に形成された第２配線層からなる第８配線と、
を具備し、
前記第４接続孔、前記第５接続孔、前記第６接続孔、前記第７接続孔、前記第８接続孔及び前記第９接続孔のうちの少なくとも一つの底部は傾斜面を有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、接続孔内での接続不良を検出できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図６は、従来の半導体装置を示す断面図であり、図６（Ａ）はウエハのスクライブラインのＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ）部を示す断面図であり、図６（Ｂ）はウエハのチップ形成領域を示す断面図である。
まず、シリコン基板１０１に不純物を導入して拡散層１０２を形成する。次いで、シリコン基板１０１の上にシリコン酸化膜などの絶縁膜１０３を形成する。
【０００３】
次いで、この絶縁膜１０３に図６（Ｂ）に示すコンタクトホール１０３ａを形成する。次いで、このコンタクトホール１０３ａ内及び絶縁膜１０３上にＡｌ合金層を形成する。次いで、このＡｌ合金層をパターニングすることにより、図６（Ａ）に示す絶縁膜１０３上には１層目のＡｌ合金配線１０４ａ，１０４ｂが形成され、図６（Ｂ）に示す絶縁膜１０３上及びコンタクトホール１０３ａ内には１層目のＡｌ合金配線１０４ｃが形成され、１層目のＡｌ合金配線１０４ｃは拡散層１０２に電気的に接続される。
【０００４】
この後、１層目のＡｌ合金配線１０４ａ〜１０４ｃを含む全面上にシリコン酸化膜などからなる層間絶縁膜１０５を形成し、この層間絶縁膜にビアホール１０５ａ〜１０５ｅを形成する。ビアホール１０５ａ，１０５ｂは１層目のＡｌ合金配線１０４ａ上に位置しており、ビアホール１０５ｃ，１０５ｄは１層目のＡｌ合金配線１０４ｂ上に位置しており、ビアホール１０５ｅは１層目のＡｌ合金配線１０４ｃ上に位置している。
【０００５】
次いで、ビアホール１０５ａ〜１０５ｅ内及び層間絶縁膜１０５上にＡｌ合金層を形成する。次いで、このＡｌ合金層をパターニングすることにより、図６（Ａ）に示す層間絶縁膜１０５上及びビアホール１０５ａ内には２層目のＡｌ合金配線１０６ａが形成され、層間絶縁膜１０５上及びビアホール１０５ｂ，１０５ｃ内には２層目のＡｌ合金配線１０６ｂが形成され、層間絶縁膜１０５上及びビアホール１０５ｄ内には２層目のＡｌ合金配線１０６ｃが形成され、図６（Ｂ）に示す層間絶縁膜１０５上及びビアホール１０５ｅ内には２層目のＡｌ合金配線１０６ｄが形成される。
【０００６】
図６（Ａ）に示すように、２層目のＡｌ合金配線１０６ａは１層目のＡｌ合金配線１０４ａを介して２層目のＡｌ合金配線１０６ｂに電気的に接続され、この２層目のＡｌ合金配線１０６ｂは１層目のＡｌ合金配線１０４ｂを介して２層目のＡｌ合金配線１０６ｃに電気的に接続される。このようにしてウエハのスクライブラインのＴＥＧ部には１層目のＡｌ合金配線と２層目のＡｌ合金配線との間の連鎖抵抗素子が形成される。
【０００７】
次いで、この連鎖抵抗素子の両端にプローブ針１０７ａ，１０７ｂを接触させて連鎖抵抗の抵抗値を測定する。このように連鎖抵抗をモニターすることにより、チップ形成領域に形成される実素子にコンタクトホールやビアホールなどの接続不良が発生していないことを確認することができる。
【０００８】
【発明が解決しようとする課題】
ところで、従来の半導体装置においてチップ形成領域に形成された実素子には、図６（Ａ）に示すような平坦な１層目のＡｌ合金配線上に形成されたビアホール（図示せず）が存在するが、これだけでなく、図６（Ｂ）に示すような接続部付近で平坦でなく傾斜した１層目のＡｌ合金配線１０４ｃ上に形成されたビアホール１０５ｅも存在する。このビアホール１０５ｅでは、該ビアホール底部が平坦ではないためにＡｌ合金層のカバレージが低下することがあり、その場合、該ビアホール内での接続抵抗が不安定化したり、該ビアホール内での接続不良が発生することがある。このような場合に、図６（Ａ）に示す連鎖抵抗をモニターするＴＥＧでは接続不良を検出することができない。なお、このような接続不良は素子が微細化されるに従って発生しやすくなるものである。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、接続孔底部が平坦でないことに起因する配線層のカバレージの低下をモニタリングすることにより接続孔内での接続不良を検出できる半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、スクライブラインにおいて傾斜面を有する下地上に第１接続孔を形成すると共にチップ形成領域において傾斜面を有する下地上に第２接続孔を形成する工程と、
第１接続孔内及び第２接続孔内に導電層を形成する工程と、
スクライブラインにおける前記第１接続孔内の接続抵抗を測定する工程と、
を具備することを特徴とする。
また、前記導電層を形成する工程は、接続孔内にＡｌ合金層をスパッタリングにより形成する工程であることも可能である。
【００１１】
上記半導体装置の製造方法によれば、スクライブラインにおける第１接続孔内の接続抵抗を測定することにより、チップ形成領域において第２接続孔の底部が平坦ではないために該第２接続孔内の導電層のカバレージが低下して該第２接続孔内での接続不良が発生した場合に、それをモニターすることが可能となる。言い換えると、第２接続孔底部が平坦でないことに起因する配線層のカバレージの低下をモニタリングすることにより第２接続孔内での接続不良などを検出することが可能となる。
【００１２】
本発明に係る半導体装置の製造方法は、スクライブラインの絶縁膜上に第１配線層からなる第１配線を形成すると共にチップ形成領域の絶縁膜上に第１配線層からなる第２配線を形成する工程と、
第１配線、第２配線及び絶縁膜の上に層間絶縁膜を形成する工程と、
スクライブラインの層間絶縁膜に第１配線上に位置する第１接続孔を形成すると共にチップ形成領域の層間絶縁膜に第２配線上に位置する第２接続孔を形成する工程と、
第１接続孔内及び層間絶縁膜上に第２配線層からなる第３配線を形成すると共に第２接続孔内及び層間絶縁膜上に第２配線層からなる第４配線を形成する工程と、
スクライブラインにおける前記第１接続孔内の接続抵抗を測定する工程と、
を具備し、
前記第１接続孔の底部は傾斜面を有し、前記第２接続孔の底部は傾斜面を有することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、スクライブラインにおける第１接続孔内の接続抵抗を測定することにより、チップ形成領域において第２接続孔の底部が平坦ではないために第２接続孔内の第２配線層のカバレージが低下して該第２接続孔内での接続不良が発生した場合に、それをモニターすることが可能となる。言い換えると、第２接続孔の底部が平坦でないことに起因する第２配線層のカバレージの低下をモニタリングすることにより第２接続孔内での接続不良などを検出することが可能となる。
【００１４】
本発明に係る半導体装置の製造方法は、スクライブラインの半導体基板上に絶縁膜を形成する工程と、
この絶縁膜に第１接続孔及び第２の接続孔を形成する工程と、
第１接続孔内及び絶縁膜上に第１配線層からなる第１配線を形成すると共に第２接続孔内及び絶縁膜上に第１配線層からなる第２配線を形成する工程と、
第１配線、第２配線及び絶縁膜の上に層間絶縁膜を形成する工程と、
この層間絶縁膜に第１配線上に位置する第３接続孔及び第４接続孔を形成すると共に前記層間絶縁膜に第２配線上に位置する第５接続孔及び第６接続孔を形成する工程と、
第３接続孔内及び層間絶縁膜上に第２配線層からなる第３配線を形成し、第４接続孔内、第５接続孔内及び層間絶縁膜上に第２配線層からなる第４配線を形成すると共に、第６接続孔内及び層間絶縁膜上に第２配線層からなる第５配線を形成する工程と、
スクライブラインにおける前記第５配線と前記第３配線との間の連鎖抵抗を測定する工程と、
を具備し、
前記第３接続孔、前記第４接続孔、前記第５接続孔及び前記第６接続孔のうちの少なくとも一つの底部は傾斜面を有することを特徴とする。
【００１５】
上記半導体装置の製造方法によれば、スクライブラインにおける第５配線と第３配線との間の連鎖抵抗を測定することにより、チップ形成領域において接続孔の底部が平坦ではないために第２配線層のカバレージが低下して該接続孔内での接続不良が発生した場合に、それをモニターすることが可能となる。言い換えると、接続孔底部が平坦でないことに起因する第２線層のカバレージの低下をモニタリングすることにより接続孔内での接続不良などを検出することが可能となる。
【００１６】
本発明に係る半導体装置の製造方法は、スクライブライン及びチップ形成領域それぞれの半導体基板上に絶縁膜を形成する工程と、
スクライブラインの絶縁膜に第１接続孔及び第２の接続孔を形成すると共にチップ形成領域の絶縁膜に第３の接続孔を形成する工程と、
第１接続孔内及び絶縁膜上に第１配線層からなる第１配線を形成し、第２接続孔内及び絶縁膜上に第１配線層からなる第２配線を形成すると共に、第３の接続孔内及び絶縁膜上に第１配線層からなる第３配線を形成する工程と、
第１配線、第２配線、第３配線及び絶縁膜の上に層間絶縁膜を形成する工程と、
スクライブラインの層間絶縁膜に第１配線上に位置する第４接続孔及び第５接続孔を形成し、前記層間絶縁膜に第２配線上に位置する第６接続孔及び第７接続孔を形成すると共に前記層間絶縁膜に第３配線上に位置する第８接続孔及び第９接続孔を形成する工程と、
スクライブラインの第４接続孔内及び層間絶縁膜上に第２配線層からなる第４配線を形成し、第５接続孔内、第６接続孔内及び層間絶縁膜上に第２配線層からなる第５配線を形成し、第７接続孔内及び層間絶縁膜上に第２配線層からなる第６配線を形成すると共に、チップ形成領域の第８接続孔内及び層間絶縁膜上に第２配線層からなる第７配線を形成し、第９接続孔内及び層間絶縁膜上に第２配線層からなる第８配線を形成する工程と、
スクライブラインにおける前記第６配線と前記第４配線との間の連鎖抵抗を測定する工程と、
を具備し、
前記第４接続孔、前記第５接続孔、前記第６接続孔、前記第７接続孔、前記第８接続孔及び前記第９接続孔のうちの少なくとも一つの底部は傾斜面を有することを特徴とする。
なお、前記第１配線層はスパッタリングにより形成されたＡｌ合金層であり、前記第２配線層はスパッタリングにより形成されたＡｌ合金層であることも可能である。
【００１７】
本発明に係る半導体装置は、スクライブラインにおいて傾斜面を有する下地上に形成された第１接続孔と、
チップ形成領域において傾斜面を有する下地上に形成された第２接続孔と、
第１接続孔内及び第２接続孔内に形成された導電層と、
を具備することを特徴とする。
【００１８】
本発明に係る半導体装置は、スクライブラインの絶縁膜上に形成された第１配線層からなる第１配線と、
チップ形成領域の絶縁膜上に形成された第１配線層からなる第２配線と、
第１配線、第２配線及び絶縁膜の上に形成された層間絶縁膜と、
スクライブラインの層間絶縁膜に形成され、第１配線上に位置する第１接続孔と、
チップ形成領域の層間絶縁膜に形成され、第２配線上に位置する第２接続孔と、
第１接続孔内及び層間絶縁膜上に形成された第２配線層からなる第３配線と、
第２接続孔内及び層間絶縁膜上に形成された第２配線層からなる第４配線と、
を具備し、
前記第１接続孔の底部は傾斜面を有し、前記第２接続孔の底部は傾斜面を有することを特徴とする。
【００１９】
本発明に係る半導体装置は、スクライブラインの半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成された第１接続孔と、
前記絶縁膜に形成された第２の接続孔と、
第１接続孔内及び絶縁膜上に形成された第１配線層からなる第１配線と、
第２接続孔内及び絶縁膜上に形成された第１配線層からなる第２配線と、
第１配線、第２配線及び絶縁膜の上に形成された層間絶縁膜と、
この層間絶縁膜に形成され、第１配線上に位置する第３接続孔と、
前記層間絶縁膜に形成され、第１配線上に位置する第４接続孔と、
前記層間絶縁膜に形成され、第２配線上に位置する第５接続孔と、
前記層間絶縁膜に形成され、第２配線上に位置する第６接続孔と、
第３接続孔内及び層間絶縁膜上に形成された第２配線層からなる第３配線と、
第４接続孔内、第５接続孔内及び層間絶縁膜上に形成された第２配線層からなる第４配線と、
第６接続孔内及び層間絶縁膜上に形成された第２配線層からなる第５配線と、
を具備し、
前記第３接続孔、前記第４接続孔、前記第５接続孔及び前記第６接続孔のうちの少なくとも一つの底部は傾斜面を有することを特徴とする。
【００２０】
本発明に係る半導体装置は、スクライブライン及びチップ形成領域それぞれの半導体基板上に形成された絶縁膜と、
スクライブラインの絶縁膜に形成された第１接続孔と、
スクライブラインの絶縁膜に形成された第２の接続孔と、
チップ形成領域の絶縁膜に形成された第３の接続孔と、
第１接続孔内及び絶縁膜上に形成された第１配線層からなる第１配線と、
第２接続孔内及び絶縁膜上に形成された第１配線層からなる第２配線と、
第３の接続孔内及び絶縁膜上に形成された第１配線層からなる第３配線と、
第１配線、第２配線、第３配線及び絶縁膜の上に形成された層間絶縁膜と、
スクライブラインの層間絶縁膜に形成され、第１配線上に位置する第４接続孔と、
スクライブラインの層間絶縁膜に形成され、第１配線上に位置する第５接続孔と、
スクライブラインの層間絶縁膜に形成され、第２配線上に位置する第６接続孔と、
スクライブラインの層間絶縁膜に形成され、第２配線上に位置する第７接続孔と、
チップ形成領域の層間絶縁膜に形成され、第３配線上に位置する第８接続孔と、
チップ形成領域の層間絶縁膜に形成され、第３配線上に位置する第９接続孔と、
スクライブラインの第４接続孔内及び層間絶縁膜上に形成された第２配線層からなる第４配線と、
スクライブラインの第５接続孔内、第６接続孔内及び層間絶縁膜上に形成された第２配線層からなる第５配線と、
スクライブラインの第７接続孔内及び層間絶縁膜上に形成された第２配線層からなる第６配線と、
チップ形成領域の第８接続孔内及び層間絶縁膜上に形成された第２配線層からなる第７配線と、
チップ形成領域の第９接続孔内及び層間絶縁膜上に形成された第２配線層からなる第８配線と、
を具備し、
前記第４接続孔、前記第５接続孔、前記第６接続孔、前記第７接続孔、前記第８接続孔及び前記第９接続孔のうちの少なくとも一つの底部は傾斜面を有することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１は、本発明の実施の形態による半導体装置を示す図であり、図１（Ａ）はウエハのスクライブラインのＴＥＧ部を示す断面図であり、図１（Ｂ）はウエハのチップ形成領域を示す断面図であり、図１（Ｃ）は図１（Ａ）に示すＴＥＧ部の平面図である。この半導体装置は連鎖抵抗素子を有するものである。
【００２２】
図１（Ａ），（Ｂ）に示すように、スクライブラインのシリコン基板１には不純物が導入された拡散層２ａ，２ｂが形成され、チップ形成領域のシリコン基板１には不純物が導入された拡散層２ｃが形成されている。シリコン基板１の上にはシリコン酸化膜などからなる絶縁膜３が形成されている。この絶縁膜３には図１（Ａ）に示す拡散層２ａ，２ｂ上に位置するコンタクトホール（接続孔）３ａ，３ｂが形成されている。また、絶縁膜３には図１（Ｂ）に示す拡散層２ｃ上に位置するコンタクトホール（接続孔）３ｃが形成されている。
【００２３】
コンタクトホール３ａ内及び絶縁膜３上には第１配線層としての導電層からなる１層目のＡｌ合金配線４ａが形成されており、コンタクトホール３ｂ内及び絶縁膜３上には導電層からなる１層目のＡｌ合金配線４ｂが形成されている。コンタクトホール３ｃ内及び絶縁膜３上には導電層からなる１層目のＡｌ合金配線４ｃが形成されており、絶縁膜３上には導電層からなる１層目のＡｌ合金配線４ｄが形成されている。
【００２４】
１層目のＡｌ合金配線４ａ〜４ｄを含む全面上には層間絶縁膜５が形成されている。この層間絶縁膜５には図１（Ａ）に示す１層目のＡｌ合金配線４ａ，４ｂそれぞれの上に位置するビアホール（接続孔）５ａ〜５ｄが形成されている。また、層間絶縁膜５には図１（Ｂ）に示す１層目のＡｌ合金配線４ｃ，４ｄそれぞれの上に位置するビアホール（接続孔）５ｅ〜５ｈが形成されている。
【００２５】
図１（Ａ）に示すように、ビアホール５ａ内及び層間絶縁膜５上には第２配線層としての導電層からなる２層目のＡｌ合金配線６ａが形成されている。ビアホール５ｂ，５ｃ内及び層間絶縁膜５上には導電層からなる２層目のＡｌ合金配線６ｂが形成されている。ビアホール５ｄ内及び層間絶縁膜５上には導電層からなる２層目のＡｌ合金配線６ｃが形成されている。また、図１（Ｂ）に示すように、ビアホール５ｅ内及び層間絶縁膜５上には導電層からなる２層目のＡｌ合金配線６ｄが形成されている。ビアホール５ｆ内及び層間絶縁膜５上には導電層からなる２層目のＡｌ合金配線６ｅが形成されている。ビアホール５ｇ内及び層間絶縁膜５上には導電層からなる２層目のＡｌ合金配線６ｆが形成されている。ビアホール５ｈ内及び層間絶縁膜５上には導電層からなる２層目のＡｌ合金配線６ｇが形成されている。
【００２６】
図１（Ｃ）に示すように、スクライブラインに形成されたＴＥＧは連鎖抵抗素子であり、この連鎖抵抗素子は次のように１層目のＡｌ合金配線と２層目のＡｌ合金配線が接続されて抵抗素子を構成している。２層目のＡｌ合金配線６ａはビアホール５ａ内で１層目のＡｌ合金配線４ａに電気的に接続されており、１層目のＡｌ合金配線４ａはビアホール５ｂ内で２層目のＡｌ合金配線６ｂに電気的に接続されている。２層目のＡｌ合金配線６ｂはビアホール５ｃ内で１層目のＡｌ合金配線４ｂに電気的に接続されており、１層目のＡｌ合金配線４ｂはビアホール５ｄ内で２層目のＡｌ合金配線６ｃに電気的に接続されている。
【００２７】
また、図１（Ｂ）に示すチップ形成領域はウエハのチップ形成領域の一部分を示すものであり、チップ形成領域においても図１（Ａ）に示す連鎖抵抗素子と同様の連鎖抵抗素子が形成されていることが好ましい。
【００２８】
ウエハのチップ形成領域は、図１（Ｂ）に示すように平坦な１層目のＡｌ合金配線４ｄ上に形成されたビアホール５ｇ，５ｈを有すると共に接続部付近で平坦でなく傾斜した１層目のＡｌ合金配線４ｃ上に形成されたビアホール５ｅ，５ｆを有する。これに対して、スクライブラインのＴＥＧは、図１（Ａ）に示すように接続部付近で平坦でなく傾斜した１層目のＡｌ合金配線４ａ，４ｂ上に形成されたビアホール５ａ〜５ｄを有する。このため、ＴＥＧの連鎖抵抗素子は実素子におけるコンタクトホール３ｃの段差による１層目のＡｌ合金配線４ｃの傾斜の影響を検出する機能をも備えたことになる。したがって、実素子においてビアホール底部が平坦ではないためにＡｌ合金配線のカバレージが低下して該ビアホール内での接続不良が発生した場合でも、ＴＥＧの連鎖抵抗素子の両端にプローブ針７ａ，７ｂを接触させて連鎖抵抗（又は接続抵抗）の抵抗値を測定することにより接続不良等を検出することが可能となる。つまり、Ａｌ合金配線のカバレージが低下した場合にも、それをＴＥＧでモニターすることが可能となる。
【００２９】
次に、図１に示す半導体装置を製造する方法について説明する。
図２〜図５は、図１に示す半導体装置を製造する方法を示す断面図である。
図２（Ａ），図３（Ａ），図４（Ａ）及び図５（Ａ）は、図１（Ａ）に示すウエハのクライブラインのＴＥＧ部を製造する工程を示す断面図であり、図２（Ｂ），図３（Ｂ），図４（Ｂ）及び図５（Ｂ）は、図１（Ｂ）に示すウエハのチップ形成領域の素子を製造する工程を示す断面図である。
【００３０】
まず、図２（Ａ），（Ｂ）に示すように、シリコン基板１に不純物をイオン注入し、熱処理を施すことにより、スクライブラインのシリコン基板１には不純物拡散層２ａ，２ｂが形成され、チップ形成領域のシリコン基板１には不純物拡散層２ｃが形成される。次いで、シリコン基板１の上にシリコン酸化膜などの絶縁膜３をＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００３１】
次いで、この絶縁膜３上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、該絶縁膜３上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして絶縁膜３をエッチングすることにより、スクライブラインの絶縁膜３には拡散層２ａ，２ｂそれぞれの上に位置するコンタクトホール３ａ，３ｂが形成され、チップ形成領域の絶縁膜３には拡散層２ｃ上に位置するコンタクトホール３ｃが形成される。なお、この際のエッチングはドライエッチングでもウエットエッチングでも良い。
【００３２】
次いで、コンタクトホール３ａ〜３ｃ内及び絶縁膜３上に第１配線層としての導電層であるＡｌ合金層をスパッタリングにより形成する。次いで、このＡｌ合金層上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、該Ａｌ合金層上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてＡｌ合金層をエッチングすることにより、スクライブラインのコンタクトホール３ａ，３ｂ内及び絶縁膜３上には１層目のＡｌ合金配線４ａ，４ｂが形成され、チップ形成領域のコンタクトホール３ｃ内及び絶縁膜３上には１層目のＡｌ合金配線４ｃが形成され、絶縁膜３上には１層目のＡｌ合金配線４ｄが形成される。１層目のＡｌ合金配線４ａは拡散層２ａに電気的に接続され、１層目のＡｌ合金配線４ｂは拡散層２ｂに電気的に接続され、１層目のＡｌ合金配線４ｃは拡散層２ｃに電気的に接続される。
【００３３】
この後、図３（Ａ），（Ｂ）に示すように、１層目のＡｌ合金配線４ａ〜４ｄを含む全面上にシリコン酸化膜などからなる層間絶縁膜５をＣＶＤ法により形成する。次いで、この層間絶縁膜５上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、該層間絶縁膜５上にはレジストパターン８が形成される。
【００３４】
次に、図４（Ａ），（Ｂ）に示すように、このレジストパターン８をマスクとして層間絶縁膜５をエッチングすることにより、スクライブラインの層間絶縁膜５にはビアホール５ａ〜５ｄが形成され、チップ形成領域の層間絶縁膜５にはビアホール５ｅ〜５ｈが形成される。ビアホール５ａ，ｂは１層目のＡｌ合金配線４ａ上に位置しており、ビアホール５ｃ，５ｄは１層目のＡｌ合金配線４ｂ上に位置している。ビアホール５ｅ，５ｆは１層目のＡｌ合金配線４ｃ上に位置しており、ビアホール５ｇ，５ｈは１層目のＡｌ合金配線４ｄ上に位置している。次いで、レジストパターン８を剥離する。
【００３５】
この後、図５（Ａ），（Ｂ）に示すように、ビアホール５ａ〜５ｈ内及び層間絶縁膜５上に第２配線層としての導電層であるＡｌ合金層６をスパッタリングにより形成する。次いで、このＡｌ合金層６上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、該Ａｌ合金層６上にはレジストパターン９が形成される。次いで、このレジストパターン９をマスクとしてＡｌ合金層６をエッチングすることにより、図１（Ａ），（Ｂ）に示すように、スクライブラインのビアホール５ａ〜５ｄ内及び層間絶縁膜５上には２層目のＡｌ合金配線６ａ〜６ｃが形成され、チップ形成領域のビアホール５ｅ〜５ｈ内及び層間絶縁膜５上には２層目のＡｌ合金配線６ｄ〜６ｇが形成される。次いで、レジストパターン９を剥離する。
【００３６】
図１（Ａ）に示すスクライブラインでは、２層目のＡｌ合金配線６ａがビアホール５ａを介して１層目のＡｌ合金配線４ａに電気的に接続され、１層目のＡｌ合金配線４ａがビアホール５ｂを介して２層目のＡｌ合金配線６ｂに電気的に接続され、２層目のＡｌ合金配線６ｂがビアホール５ｃを介して１層目のＡｌ合金配線４ｂに電気的に接続され、１層目のＡｌ合金配線４ｂがビアホール５ｄを介して２層目のＡｌ合金配線６ｃに電気的に接続される。このようにしてウエハのスクライブラインのＴＥＧ部には１層目のＡｌ合金配線と２層目のＡｌ合金配線との間の連鎖抵抗素子が形成される。
【００３７】
図１（Ｂ）に示すように、チップ形成領域では、２層目のＡｌ合金配線６ｄがビアホール５ｅを介して１層目のＡｌ合金配線４ｃに電気的に接続され、１層目のＡｌ合金配線４ｃがビアホール５ｆを介して２層目のＡｌ合金配線６ｅに電気的に接続され、２層目のＡｌ合金配線６ｆがビアホール５ｇを介して１層目のＡｌ合金配線４ｄに電気的に接続され、１層目のＡｌ合金配線４ｄがビアホール５ｈを介して２層目のＡｌ合金配線６ｇに電気的に接続される。
【００３８】
次いで、図１（Ａ）に示すように、連鎖抵抗素子の両端にプローブ針７ａ，７ｂを接触させて連鎖抵抗の抵抗値を測定する。このように連鎖抵抗をモニターすることにより、チップ形成領域に形成される実素子においてビアホール５ｅ，５ｆの底部が平坦ではないために２層目のＡｌ合金配線６ｄ，６ｅのカバレージが低下して該ビアホール内での接続不良が発生した場合について、それをＴＥＧでモニターすることが可能となる。言い換えると、接続孔底部が平坦でないことに起因する配線層のカバレージの低下をモニタリングすることにより接続孔内での接続不良などを検出することが可能となる。したがって、実素子に近い構造のＴＥＧをスクライブラインに形成することにより、正確なプロセスモニターを行うことが可能となる。
【００３９】
尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、１層目のＡｌ合金配線や２層目のＡｌ合金配線の形状を種々変更して実施することも可能である。
また、上記実施の形態では、ビアホール５ａ〜５ｆのすべての底部は傾斜面を有しているが、これに限定されるものではなく、ビアホール５ａ〜５ｆのうちの少なくとも一つの底部に傾斜面を有すれば必ずしもビアホール５ａ〜５ｆの全てに傾斜面を有しなくても良い。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置を示す図。
【図２】図１に示す半導体装置を製造する方法を示す断面図。
【図３】図１に示す半導体装置を製造する方法を示す断面図。
【図４】図１に示す半導体装置を製造する方法を示す断面図。
【図５】図１に示す半導体装置を製造する方法を示す断面図。
【図６】従来の半導体装置を示す断面図。
【符号の説明】
１，１０１…シリコン基板、２ａ〜２ｃ，１０２…不純物拡散層、３，１０３…絶縁膜、３ａ〜３ｃ，１０３ａ…コンタクトホール、４ａ〜４ｄ，１０４ａ〜１０４ｃ…１層目のＡｌ合金配線、５，１０５…層間絶縁膜、５ａ〜５ｈ，
１０５ａ〜１０５ｅ…ビアホール、６…Ａｌ合金層、６ａ〜６ｇ，１０６ａ〜１０６ｄ…２層目のＡｌ合金配線、７ａ，７ｂ，１０７ａ，１０７ｂ…プローブ針、８，９…レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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