(57)【要約】【課題】本発明は、配線間の短絡を防止すると共に、歩留を向上させることができるＬＥＤアレイを提供することを目的とする。【解決手段】発光素子アレイ１００には、複数の発光素子１０１が一次元的に配列されており、相互に分離された発光素子のグループ１０８が、２以上の個別ブロック１０４に分かれている。各発光素子１０１には、発光素子１０１に１対１で接続される個別配線１０２が形成されており、共通配線１０３ａ、１０３ｂは、発光素子アレイ１００上に形成された発光素子列の両側に配置されている。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
発光素子列における発光素子の複数個毎に分割された２以上のブロックを有する発光素子アレイにおいて、前記ブロックのそれぞれには、前記ブロックに含まれる発光素子に１対１で接続される個別配線が形成されており、前記個別配線に接続される共通配線が前記ブロックにまたがって前記発光素子列の両側に配置されていることを特徴とする発光素子アレイ。
【請求項２】
複数のブロック毎にグループを形成し、前記グループ毎に前記共通配線を分離して設けたことを特徴とする請求項１に記載の発光素子アレイ。
【請求項３】
複数の発光素子が形成された半導体層を備え、前記半導体層に前記ブロックを分離するための分離溝が設けられていることを特徴とする請求項１又は２に記載の発光素子アレイ。
【請求項４】
前記ブロック毎に形成された個別電極と、前記グループの両端に設けられた前記ブロックに形成された共通電極が一体となって形成されていることを特徴とする、請求項１又２に記載の発光素子アレイ。
【請求項５】
前記複数のブロック毎に形成された各グループに、前記共通配線を外部に接続するためのボンディング電極を設けたことを特徴とする請求項１、又は２に記載の発光素子アレイ。
【請求項６】
複数の発光素子が形成される半導体層を備え、２つの発光素子毎に分割された２以上のブロックを有する発光素子アレイにおいて、前記各ブロックにはＰ電極が形成されており、前記Ｐ電極は、発光領域以外の素子表面に形成されたＰ型拡散導通層を介して前記半導体層の下層に形成されたＰ型ＡｌＧａＡｓエピ層に電気的に接続されていることを特徴とする発光素子アレイ。
【請求項７】
前記半導体層は、ＧａＡｓ基板上に形成されており、Ｐ型、Ｎ型の順に前記半導体層が形成されていることを特徴とする請求項６に記載の発光素子アレイ。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、ＬＥＤプリンタに用いられるＬＥＤアレイに関する。
【従来の技術】
近年、電子写真式の光プリンタの光源には、発光素子アレイが使用されている。この発光素子アレイは、単一の半導体基板に複数の発光素子を１次元的等間隔で配置形成した半導体発光装置である。又、従来、発光素子アレイとしては、半導体レーザを発光素子として用いた半導体レーザアレイと、発光ダイオード（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ；以下、「ＬＥＤ」という。）を発光素子として用いたＬＥＤアレイとが、使用されている。
図６には、従来例に係る多層配線型ＬＥＤアレイ２００の概略構成を示す。
同図に示すように、多層配線型ＬＥＤアレイ２００には、複数の発光部２０１が一次元的に配列されており、相互に分離された発光部のグループが、２以上のブロック２０４に分かれ、ブロック分離のために分離溝２０５が形成されている。
又、多層配線型ＬＥＤアレイ２００には、発光素子２０１に接続される個別配線２０２が形成されており、個別配線２０２は、複数のブロック２０４にまたがって形成されている共通配線２０３に、平面方向で略垂直となるように多層接続されている。
【発明が解決しようとする課題】
しかしながら、上記従来例では、個別配線２０２と共通配線２０３を多層配線にしているため、配線間で短絡が生じ、発光素子アレイの歩留が低下する可能性があった。
又、共通配線は発光部を全点灯させるだけの電流が流れるため、その巾や厚さはその電流値により設計され、共通配線に接続される個別配線の数が増加すると、共通配線の配線幅と厚さが大きくなってしまい、発光素子アレイの寸法に影響してしまう。
【課題を解決するための手段】
上記課題を解決するために、本発明は、発光素子列における発光素子の複数個毎に分割された２以上のブロックを有する。
そして、各ブロックには、ブロックに含まれる発光素子に１対１で接続される個別配線が形成される。個別配線に接続される共通配線は前記ブロックにまたがって発光素子列の両側に配置される。
又、本発明は、複数のブロック毎にグループを形成し、グループ毎に共通配線が分離して設けられる。
又、本発明は、複数の発光素子が形成される半導体層を備え、２つの発光素子毎に分割された２以上のブロックを有する発光素子アレイにおいて、各ブロックにはＰ電極が形成されており、Ｐ電極は、発光領域以外の素子表面に形成されたＰ型拡散導通層を介して半導体層の下層に形成されたＰ型ＡｌＧａＡｓエピ層に電気的に接続される。
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
図１は、本発明の実施形態のＬＥＤアレイを概略的に示す平面図である。発光素子アレイ１００には、複数の発光素子１０１が一次元的に配列されており、相互に分離された発光素子のグループが、２以上の個別ブロック１０４に分かれている。ここで、各個別ブロック１０４には、発光素子１０１が一列に２個ずつ形成されているが、各個別ブロックに形成される発光素子は３個以上であっても良い。
各発光素子１０１には、発光素子１０１に１対１で接続される個別配線１０２が接続されており、個別配線１０２は、複数のブロック１０４にまたがって形成されている共通配線１０３ａと１０３ｂに接続されている。ここで、共通配線１０３ａ、１０３ｂは、発光素子アレイ１００上に形成された発光素子列の両側に配置されておいる。
各ブロック１０４に形成された２個の発光素子１０１ａ、１０１ｂのうち、発光素子１０１ａに接続されている個別配線１０２ａが、共通配線１０３ａに接続され、発光素子１０１ｂに接続されている個別配線１０２ｂが、共通配線１０３ｂに接続されている。
発光素子アレイ１００には、ブロック分離のための分離溝１０５が形成されており、この分離溝１０５により個別ブロック１０４は互いに電気的に分離されている。又、２つ以上のブロック１０４でグループ１０８を形成し、各グループ毎に共通配線１０３ａ、１０３ｂを分離する構造としている。
尚、本実施形態では、５つのブロック毎にグループを形成しており、各グループの個別配線１０２ａ、１０２ｂと共通配線１０３ａ、１０３ｂの接続は、同一のパターンで形成されている。
また、ｎ側のワイヤボンディングパッドである共通ｎ側電極パッド１０６（共通ｎ側電極）が、グループ１０８の両端のブロック１０４に形成されており、共通ｎ側電極パッド１０６は、個別配線１０２ａを介して発光素子アレイ１００上に形成された発光素子列の両側に配置されている共通配線１０３ａ、１０３ｂのうち、共通配線１０３ａと接続されている。
又、ｐ側のワイヤボンディングパッドである個別ｐ側電極パッド１０７（個別ｐ側電極）は、各ブロック１０４に１ずつ形成されている。ここで、共通ｎ側電極パッド１０６と個別ｐ側電極パッド１０７は、発光素子列に対して、別々の側に形成されている。
尚、本実施形態では、共通ｎ側電極パッド１０６上と個別ｐ側電極パッド１０７上には、それぞれ、外部電極との接続の都合やワイヤボンディングの都合等による高さの調整のため、更に他の電極パッドを形成することもできる。
又、図２は本発明の他の実施形態であるＬＥＤアレイを概略的に示す平面図である。ここで、図１の実施形態においては、各グループ１０８の個別配線１０２ａ、１０２ｂと共通配線１０３ａ、１０３ｂは、同一のパターンで接続されているが、図２に示した様に、個別配線１０２ａを共通配線１０３ｂに、個別配線１０２ｂを共通配線１０３ａに接続するパターンとしても良い。
以上に説明したように、本実施形態では個別配線１０２ａに接続される共通配線１０３ａ、及び個別配線１０２ｂに接続される共通配線１０３ｂがブロック１０４にまたがって発光素子列の両側に配置されている。かかる構造により、個別配線１０２ａ、１０２ｂと共通配線１０３ａ、１０３ｂとが多層配線とならないため、配線間の短絡を回避できるとともに、発光素子アレイ１００の歩留を向上させることができる。
又、本実施形態では、各グループ毎に共通配線１０３ａ、１０３ｂを分離し、これらの共通配線１０３ａ、１０３ｂを外部に接続するためのボンディング電極１０６を各グループ毎に設けている。かかる構造により、グループ毎に分割して特性検査をすることができ、又、グループ数を増減することにより、所望のドットを有する発光素子アレイを製造することができる。
次に、本実施形態に係るＬＥＤアレイ１００の製造方法例を図３〜図５を参照しながら説明する。尚、図３（ａ）〜（ｃ）は、本発明の実施形態であるＬＥＤアレイの製造方法を説明するための断面工程図である。
まず、本製造方法では、図３（ａ）に示すように、半導体基板１１０上に半導体層１０９を形成する。ここで、半導体基板１１０としては、例えば高抵抗ＧａＡｓ基板を用いる。半導体層１０９は、例えば、ｐ型ＡｌＧａＡｓ層、活性層、ｎ型ＡｌＧａＡｓ層、ｎ型ＧａＡｓ層を順次エピタキシャル成長法により成長させたものである。ここで、エピタキシャル成長法とは、基板上に結晶膜を成長させる方法であって、ＶＰＥ（気相エピタキシャル）法、ＣＶＤ（化学気相デポジション）法、ＭＯＶＰＥ（有機金属気相エピタキシャル）法、ＭＯＣＶＤ（有機金属化学気相デポジション）法、Ｈａｌｉｄｅ−ＶＰＥ（ハロゲン化学気相エピタキシャル）法、ＭＢＥ（分子線エピタキシャル）法、ＭＯＭＢＥ（有機金属分子線エピタキシャル）法、ＧＳＭＢＥ（ガス原料分子線エピタキシャル）法、ＣＢＥ（化学ビームエピタキシャル）法を含む。又、半導体層１０９の厚さは、例えば５μｍとする。
尚、半導体基板１１０上に半導体層１０９を形成する際、Ｐ型、Ｎ型の順に半導体層が形成される。従って、半導体層１０９において、上層１０９ａがＮ型、下層１０９ｂがＰ型となっている。
次に、半導体層１０９の表面に、拡散マスク（図示省略）を成膜した後、拡散分離部と拡散導通部（いずれも図示省略）を前記膜に開口する。開口部形成は、例えばフォトリソグラフィー及びエッチングにより行うことができる。次に、半導体層１０９上に成膜された拡散マスク上に、所定の不純物をドープした拡散源（図示省略）を成膜する。ここで、所定の不純物としては、例えばＺｎを用いる。また拡散源としては、例えば、ＺｎＯ−ＳｉＯ２膜（例えば、１５０オングストローム）を用いることができる。また、成膜方法としては、例えば、スパッタ法を用いることができる。
次に、所定の不純物をドープした拡散源上に、アニールキャップ膜（図示省略）を成膜する。ここで、アニールキャップ膜としては、例えば、ＳｉＮ膜（例えば、１０００オングストローム）を用いることができる。また、アニールキャップ膜の成膜方法としては、例えばスパッタ法を用いることができる。
次に、図３（ｂ）に示すように、所定の不純物をドープした拡散源を用いて拡散アニールを行い、半導体層１０９内に所定の不純物を拡散させて、発光素子１０１とｐ型の拡散分離層１１２、及び拡散導通層１１３を形成する。ここで、拡散層は、半導体層１０９の下層のｐ型ＡｌＧａＡｓ層１０９ｂに到達するように形成され、例えば３μｍ拡散させる。次に、アニールキャップ膜と拡散源とを除去し、次いで、半導体層１０９の表面に成膜された拡散マスクを除去する。
次に、図４に示すように、半導体層１０９に、ブロック分離のための分離溝１０５を形成する。かかる分離溝１０５は図５に示すように導体基板１１０に達する深さで形成される。
次に、図３（ｃ）に示すように、半導体層１０９上に絶縁膜１１４を成膜し、発光素子１０１の一部を露出させる開口部１１７と、拡散導通層１１３の表面を露出させる開口部１１８を形成する。ここで開口部形成は、例えば、ホトリソグラフィー及びエッチングにより行うことができる。
尚、図５に示すように、絶縁膜１１４は、分離溝１０５を覆う様に半導体層１０９上に成膜される。これにより、半導体層を各ブロックに物理的かつ電気的に分離することができる。
次に、図３（ｃ）に示すように、リフトオフ法によりパターンを形成し、成膜により個別配線１０２、共通配線１０３ａ、１０３ｂ、及び共通ｎ側電極パッド１０６（共通ｎ側電極）を同時に形成する。ここで、ｎ側電極は、個別配線１０２と共通配線１０３ａ、１０３ｂとから成り、ｎ側電極は、２つ以上のブロック１０４で形成されるグループ１０８内で、個別配線１０２と共通配線１０３ａ、１０３ｂにより２つに分離接続され、同一グループ１０８内に形成された２つの共通ｎ側電極パッド１０６のうち、少なくとも１つの共通ｎ側電極パッドにそれぞれ接続されている。
尚、電極材料は、半導体とオーミック接続可能なものであれば良い。例えば、Ｔｉ（２００オングストローム）／Ａｕ（５０オングストローム）／Ｎｉ／Ｇｅ／Ａｕ（１．２μｍ）等のＡｕ積層膜を用いることができる。
次に、図３（ｃ）に示すように、ｐ側電極パッドの形成についても、リフトオフ法によりパターンを形成し、開口部１１８を介して拡散導通層１１３上に個別ｐ側電極パッド１０７（個別ｐ側電極）を形成する。即ち、個別ｐ側電極パッド１０７は、半導体層１０９の下層として形成されたｐ層１０９ｂに突き抜けるように形成されたｐ型拡散導通層１１３とオーミック接続される。ここで、電極材料は、半導体とオーミック接続可能なものであれば良い。例えば、Ｔｉ（２００オングストローム）／Ａｕ（１．２μｍ）等のＡｕ合金膜を用いることができる。
尚、共通ｎ側電極パッドと個別ｐ側電極パッドは、必ずしも別工程で形成する必要はなく、同一工程で同時に形成してもよい。この様に同時に形成することにより、外部とワイヤーボンディング接続をする際に、Ｎ側、Ｐ側とも同一条件で接続することができる。
次に、電極と半導体層１０９をオーミック接続させるためのシンター処理（熱処理）を施し、必要に応じて半導体基板１１０の裏面を研磨後、図４に示した発光素子アレイ１００が製造される。
図７は上記発光素子アレイの使用例を示している。同図において、共通電極パッド１０６ａ、１０６ｂはスイッチＱ１、Ｑ２を介して電源ラインＬに接続されている。一方、個別電極パッド１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０７ｅは、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５を介して出力端子Ｔに接続されている。
Ｗは入力される画像データに応じて出力端子Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５にパルスを順次出力する出力回路であって、その出力パルスは、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５を順次オンする。
光プリントヘッドは、複数のグループ１０８を有するものであるが、当該プリントヘッドの長さは、例えば、感光体ドラムの軸方向長に応じて決められる。発光素子アレイの各ブロックにおける２つの発光素子のうち、１０１ａ、１０１ｃ、１０１ｅ、１０１ｇ、１０１ｉは奇数ラインの書き込みに用いられ、１０１ｂ、１０１ｄ、１０１ｆ、１０１ｈ、１０１ｊは偶数ラインの書き込みに用いられる。そのため、スイッチＱ１とスイッチＱ２は、図８に示すように、一方がＯＮの時、他方がＯＦＦとなるように制御される。
以上に説明したように、本実施形態では、グループ１０８毎に共通配線１０３ａ、１０３ｂを分離して設けるため、グループ内のブロック数を選択することで共通配線１０３ａ、１０３ｂに流れる電流値の上限を調整することができ、その結果、最小の配線幅と厚さで共通配線１０３ａ、１０３ｂを設計することができるため、安価なＬＥＤアレイを提供することができる。
又、半導体基板１１０上に設けられた半導体層１０９に分離溝１０５が設けられているため、半導体層１０９を各ブロックに物理的に分離することができる。
又、半導体基板１１０に半導体層１０９と比べて充分に高抵抗なものを適用すれば、半導体層１０９を各ブロックに物理的かつ電気的に分離することができる。
又、各ブロックに形成された個別Ｐ側電極１０７は、発光領域以外の素子表面に形成されたＰ型拡散導通層１１３を介して、半導体層１０９の下層に形成されたＰ型ＡｌＧａＡｓエピ層１０９ｂに接続されているため、ワイヤーボンディングの際の衝撃による発光層への悪影響を回避することができる。又、本実施形態では、Ｐ型、Ｎ型の順で既に形成されている半導体層１０９に所定の不純物を拡散させることにより、発光素子１０１が形成される。従って、エピタキシャル成長、及び拡散の２つの要因が関係する拡散による発光層形成においては、発光層の最終的な特性が拡散後でなければ判明しないが、本実施形態では、既に発光層が形成されているため、当該発光層の安定した特性を事前に検証することができる。
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の趣旨に基づいて種々の変形をすることが可能であり、それらを本発明の範囲から除外するものではない。
例えば、本発明の実施形態においては発光素子アレイとしてＬＥＤアレイを用いる場合について説明したが、発光素子はこれに限られず、発光レーザ等の他の素子を用いることができる。
又、基板、電極、不純物等の材料、組成等も各実施形態のものに限られず、他のものを選択することができる。
例えば、上記実施形態においては、半導体基板としてＧａＡｓ基板を適用したが、その他の基板、例えば、Ｓｉ基板やガラス基板等を適用することができる。
又、上記実施形態においては、ドープ不純物としてＺｎを適用したが、本発明は、他の様々な不純物、例えば、ＰやＡｓ等のＶ族元素の不純物や、ＢやＧａ等のＶ族元素の不純物、及びを適用することができる。
【発明の効果】
以上、詳細に説明した様に、本発明のＬＥＤアレイによれば、個別配線に接続される共通配線が、ブロックにまたがって発光素子列の両側に配置されているため、個別配線と共通配線が多層配線とならず、その結果、配線間の短絡を回避できるとともに、発光素子アレイの歩留を向上させることができる。又、グループ毎に共通配線を分離して設けるため、グループ内のブロック数を選択することで共通配線に流れる電流値の上限を調整することができ、その結果、最小の配線幅と厚さで共通配線を設計することができるため、安価なＬＥＤアレイを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施形態のＬＥＤアレイを概略的に示す平面図である。
【図２】本発明の他の実施形態であるＬＥＤアレイを概略的に示す平面図である。
【図３】本発明の実施形態であるＬＥＤアレイの製造方法を説明するための断面工程図である。
【図４】本発明の実施形態であるＬＥＤアレイを概略的に示す平面図である。
【図５】図４に示した概略平面図におけるａ−ａ断面図である。
【図６】従来のＬＥＤアレイを概略的に示す平面図である。
【図７】本発明の実施形態であるＬＥＤアレイの使用例を示す概略図である。
【図８】図７の動作説明の信号波形図である。
【符号の説明】
１００：ＬＥＤアレイ
１０１：発光素子
１０２：個別配線
１０３ａ、１０３ｂ：共通配線
１０６：共通ｎ側電極パッド
１０７：個別ｐ側電極パッド
１０９：半導体層
１１０：半導体基板
１１２：拡散分離層
１１３：拡散導通層
１１４：絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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