(57)【要約】【課題】広電圧範囲の入力が可能で、広電圧範囲の出力が得られるコンプリメンタリ型の差動増幅器を得る。【解決手段】非反転入力端ＩＮ＋及び反転入力端ＩＮ−に、差動出力型の第１差動増幅回路２及び第２差動増幅回路３の各非反転入力端及び各反転入力端が対応して接続され、第１差動増幅回路２の１対の出力端がシングルエンド型の第３差動増幅回路４の相反する入力端に対応して接続され、第２差動増幅回路３の１対の出力端がシングルエンド型の第４差動増幅回路５の相反する入力端に対応して接続され、第３差動増幅回路４及び第５差動増幅回路５の各出力端がプッシュプル回路構成をなす出力回路６に接続されるようにした。【選択図】  図１
2004343521.tif 000002
【特許請求の範囲】
【請求項１】
１対の第１入力端及び第２入力端に対応して入力された第１入力信号及び第２入力信号を差動増幅して所定の出力端から出力する差動増幅器において、
非反転入力端に前記第１入力信号が入力されると共に反転入力端に前記第２入力信号が入力される差動出力型の第１差動増幅回路と、
非反転入力端に前記第１入力信号が入力されると共に反転入力端に前記第２入力信号が入力される差動出力型の第２差動増幅回路と、
前記第１差動増幅回路からの１対の出力信号が対応する入力端に入力されるシングルエンド型の第３差動増幅回路と、
前記第２差動増幅回路からの１対の出力信号が対応する入力端に入力されるシングルエンド型の第４差動増幅回路と、
前記第３差動増幅回路及び該第４差動増幅回路の各出力信号を合成して前記所定の出力端に出力する出力回路と、
を備え、
前記第１差動増幅回路及び第２差動増幅回路の各差動対は逆導電型をなすと共に、前記第３差動増幅回路及び第４差動増幅回路の各差動対は逆導電型をなすことを特徴とする差動増幅器。
【請求項２】
前記第１差動増幅回路及び第３差動増幅回路の各差動対は同導電型をなすと共に、前記第２差動増幅回路及び第４差動増幅回路の各差動対は同導電型をなすことを特徴とする請求項１記載の差動増幅器。
【請求項３】
前記第１差動増幅回路は、反転出力端が第３差動増幅回路の反転入力端に接続されると共に非反転出力端が第３差動増幅回路の非反転入力端に接続され、前記第２差動増幅回路は、反転出力端が第４差動増幅回路の反転入力端に接続されると共に非反転出力端が第４差動増幅回路の非反転入力端に接続されることを特徴とする請求項１又は２記載の差動増幅器。
【請求項４】
前記第１差動増幅回路及び第２差動増幅回路は、差動対に接続された負荷回路が該差動対をなす各トランジスタにそれぞれ順方向に対応して接続されたダイオードで形成されることを特徴とする請求項１、２又は３記載の差動増幅器。
【請求項５】
前記第３差動増幅回路及び第４差動増幅回路は、差動対に接続された負荷回路がカレントミラー回路を形成してなることを特徴とする請求項１、２、３又は４記載の差動増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電圧範囲が広く、広範囲な出力電圧範囲が得られるコンプリメンタリ型の差動増幅器に関する。
【０００２】
【従来の技術】
従来、逆導電型の差動対を有する２つの差動増幅回路と基本的で簡単な出力回路の構成にて出力駆動能力の高いプッシュプル出力とした差動増幅器があった（例えば、特許文献１参照。）。しかし、このような構成では、例えば無負荷時の状態で入力信号が電源電圧付近までなるような場合、出力トランジスタの一方がオンしにくくなることで電流が流れなくなり、出力が不安定になっていた。差動増幅器又は電圧比較器における入力電圧と比較して電源電圧範囲は広いために動作上問題はなかったが、近年は電源電圧の低電圧化に伴い、電源電圧付近までの入力電圧範囲が要求されている。
【０００３】
図４は、入出力範囲が広範囲な差動増幅器の従来例を示した図である。
図４では、極性が異なる２つの差動対を用いることで入力電圧範囲を広くとれ、２つの差動増幅回路１０１及び１０２の出力信号をいずれもフォールデッドカスコード回路１０３により折り返す。更に、フォールデッドカスコード回路１０３からの各出力信号は、プッシュプル回路構成をなして出力電圧範囲を大きくした出力回路１０４で合成して出力される。
【０００４】
【特許文献１】
特開昭６１−１４８９０６号公報
【０００５】
【発明が解決しようとする課題】
このような差動増幅器を使用すれば、所望の入出力電圧範囲の広い特性が得られるが、回路を設計する上で次のような問題がある。フォールデッドカスコード回路において、複数のバイアス電圧Ｖａ〜Ｖｄが必要であるため、バイアス電圧発生回路が必要になり、フォールデッドカスコード回路の最適なトランジスタサイズを決めるのが困難である。
【０００６】
また、差動増幅回路１０１，１０２及びフォールデッドカスコード回路１０３の電流を決めるのが複雑で難しく、特に、トランジスタサイズが不適当であれば、フォールデッドカスコード回路１０３内のトランジスタ動作状態が３極間領域及び５極間領域が入り混じった状態になる場合があった。一方、出力回路１０４においては、広範囲なプッシュプル出力構成を得るようにすれば、図４のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方を駆動する必要があり、フォールデッドカスコード回路からの出力信号を合成して該ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方を制御するための出力制御回路が必要になる。これらのことから、回路規模が大きくなり、レイアウト面積が大きくなるという問題があった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、広電圧範囲の入力が可能で、広電圧範囲の出力が得られるコンプリメンタリ型の差動増幅器を得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る差動増幅器は、１対の第１入力端及び第２入力端に対応して入力された第１入力信号及び第２入力信号を差動増幅して所定の出力端から出力する差動増幅器において、
非反転入力端に前記第１入力信号が入力されると共に反転入力端に前記第２入力信号が入力される差動出力型の第１差動増幅回路と、
非反転入力端に前記第１入力信号が入力されると共に反転入力端に前記第２入力信号が入力される差動出力型の第２差動増幅回路と、
前記第１差動増幅回路からの１対の出力信号が対応する入力端に入力されるシングルエンド型の第３差動増幅回路と、
前記第２差動増幅回路からの１対の出力信号が対応する入力端に入力されるシングルエンド型の第４差動増幅回路と、
前記第３差動増幅回路及び該第４差動増幅回路の各出力信号を合成して前記所定の出力端に出力する出力回路と、
を備え、
前記第１差動増幅回路及び第２差動増幅回路の各差動対は逆導電型をなすと共に、前記第３差動増幅回路及び第４差動増幅回路の各差動対は逆導電型をなすものである。
【０００９】
また、前記第１差動増幅回路及び第３差動増幅回路の各差動対は同導電型をなすと共に、前記第２差動増幅回路及び第４差動増幅回路の各差動対は同導電型をなすようにした。
【００１０】
具体的には、前記第１差動増幅回路は、反転出力端が第３差動増幅回路の反転入力端に接続されると共に非反転出力端が第３差動増幅回路の非反転入力端に接続され、前記第２差動増幅回路は、反転出力端が第４差動増幅回路の反転入力端に接続されると共に非反転出力端が第４差動増幅回路の非反転入力端に接続されるようにした。
【００１１】
また、前記第１差動増幅回路及び第２差動増幅回路は、差動対に接続された負荷回路が該差動対をなす各トランジスタにそれぞれ順方向に対応して接続されたダイオードで形成されるようにしてもよい。
【００１２】
また、前記第３差動増幅回路及び第４差動増幅回路は、差動対に接続された負荷回路がカレントミラー回路を形成してなるようにしてもよい。
【００１３】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動増幅器の構成例を示した図である。
図１において、差動増幅器１は、非反転入力端ＩＮ＋及び反転入力端ＩＮ−に入力された１対の入力信号Ｓ１及びＳ２に対して差動増幅を行い出力端ＯＵＴから出力するものであり、差動出力型の第１差動増幅回路２及び第２差動増幅回路３、シングルエンド型の第３差動増幅回路４及び第４差動増幅回路５、並びにプッシュプル回路構成をなした出力回路６で構成されている。
【００１４】
差動増幅器１の非反転入力端ＩＮ＋には、第１差動増幅回路２及び第２差動増幅回路３の各非反転入力端がそれぞれ接続され、差動増幅器１の反転入力端ＩＮ−には、第１差動増幅回路２及び第２差動増幅回路３の各反転入力端がそれぞれ接続されている。第１差動増幅回路２において、反転出力端ｏ−は第３差動増幅回路４の反転入力端に接続され、非反転出力端ｏ＋は第３差動増幅回路４の非反転入力端に接続されている。同様に、第２差動増幅回路３において、反転出力端ｏ−は第４差動増幅回路５の反転入力端に接続され、非反転出力端ｏ＋は第４差動増幅回路５の非反転入力端に接続されている。第３差動増幅回路４及び第４差動増幅回路５の各出力端は出力回路６に接続され、出力回路６の出力端が差動増幅器１の出力端ＯＵＴに接続されている。
【００１５】
入力された１対の入力信号Ｓ１，Ｓ２は、第１差動増幅回路２及び第２差動増幅回路３の対応する入力端に入力され、入力信号Ｓ１，Ｓ２の電圧差は第１差動増幅回路２及び第２差動増幅回路３でそれぞれ増幅され、第１差動増幅回路２及び第２差動増幅回路３の各差動出力信号の電圧差は、対応する第３差動増幅回路４及び第４差動増幅回路５でそれぞれ増幅されて出力回路６にそれぞれ出力される。出力回路６は、第３差動増幅回路４及び第４差動増幅回路５の各出力信号を合成して、出力端ＯＵＴに出力し、広い電圧範囲の入力が可能であり、高い利得を得ることができる。
【００１６】
図２は、図１の各差動増幅回路の内部構成例を示したブロック図である。
図２において、差動増幅器１は、第１電源電圧Ｖ１と第２電源電圧Ｖ２を電源として作動している。第１差動増幅回路２は、第１の差動対２１、該第１の差動対２１に接続された第１の負荷回路２２、及び第１の差動対２１に電流を供給する第１の定電流源２３で構成されている。第１電源電圧Ｖ１と第１の差動対２１との間に第１の定電流源２３が接続され、第２電源電圧Ｖ２と第１の差動対２１との間に第１の負荷回路２２が接続されている。第１の差動対２１の各信号入力端は、入力信号Ｓ１及びＳ２が対応して入力されており、第１の差動対２１と第１の負荷回路２２との各接続部が第１差動増幅回路２の各出力端ｏ＋及びｏ−をそれぞれなしている。
【００１７】
第２差動増幅回路３は、第２の差動対３１、該第２の差動対３１に接続された第２の負荷回路３２、及び第２の差動対３１に電流を供給する第２の定電流源３３で構成されている。第２電源電圧Ｖ２と第２の差動対３１との間に第２の定電流源３３が接続され、第１電源電圧Ｖ１と第２の差動対３１との間に第２の負荷回路３２が接続されている。第２の差動対３１の各信号入力端は、入力信号Ｓ１及びＳ２が対応して入力されており、第２の差動対３１と第２の負荷回路３２との各接続部が第２差動増幅回路３の各出力端ｏ＋及びｏ−をそれぞれなしている。
【００１８】
第３差動増幅回路４は、第３の差動対４１、該第３の差動対４１に接続された第３の負荷回路４２、及び第３の差動対４１に電流を供給する第３の定電流源４３で構成されている。第１電源電圧Ｖ１と第３の差動対４１との間に第３の定電流源４３が接続され、第２電源電圧Ｖ２と第３の差動対４１との間に第３の負荷回路４２が接続されている。第３の差動対４１の各信号入力端は、第１差動増幅回路２からの１対の差動出力信号が対応して入力されており、第３の差動対４１と第３の負荷回路４２との一方の接続部が第３差動増幅回路４の出力端をなし、出力回路６に接続されている。
【００１９】
第４差動増幅回路５は、第４の差動対５１、該第４の差動対５１に接続された第４の負荷回路５２、及び第４の差動対５１に電流を供給する第４の定電流源５３で構成されている。第２電源電圧Ｖ２と第４の差動対５１との間に第４の定電流源５３が接続され、第１電源電圧Ｖ１と第４の差動対５１との間に第４の負荷回路５２が接続されている。第４の差動対５１の各信号入力端は、第２差動増幅回路３からの１対の差動出力信号が対応して入力されており、第４の差動対５１と第４の負荷回路５２との一方の接続部が第４差動増幅回路５の出力端をなし、出力回路６に接続されている。
【００２０】
ここで、第１差動増幅回路２及び第３差動増幅回路４は、第１及び第３の各差動対が同導電型であるため、入力信号Ｓ１及びＳ２が第１差動増幅回路２の入力電圧の許容範囲を超えた場合でも、第１差動増幅回路２の差動出力信号は、第３差動増幅回路４の入力電圧の許容範囲となる。同様に、第２差動増幅回路２及び第４差動増幅回路５は、第２及び第４の各差動対が同導電型であるため、入力信号Ｓ１及びＳ２が第２差動増幅回路３の入力電圧の許容範囲を超えた場合でも、第２差動増幅回路３の差動出力信号は、第４差動増幅回路５の入力電圧の許容範囲となる。これらのことから、出力回路６に入力される第３差動増幅回路４及び第４差動増幅回路５の各出力信号は、入力信号Ｓ１及びＳ２が正しく伝わったものとなり、出力回路６で合成されて出力端ＯＵＴに出力される。
【００２１】
図３は、図２で示した差動増幅器１の回路例を示した図である。
図３において、第１電源電圧Ｖ１は、正側電源電圧ＶＤＤをなし、第２電源電圧Ｖ２は負側電源電圧ＶＳＳ、例えば接地電圧をなしている。第１差動増幅回路２は、ＰＭＯＳトランジスタＭ１，Ｍ２、ＮＭＯＳトランジスタＭ３，Ｍ４及び第１の定電流源２３で構成されており、ＰＭＯＳトランジスタＭ１及びＭ２は、第１の差動対２１をなし、ＮＭＯＳトランジスタＭ３及びＭ４は第１の負荷回路２２をなしている。
【００２２】
ＰＭＯＳトランジスタＭ１及びＭ２の各ソースは接続され、該接続部と正側電源電圧ＶＤＤとの間に第１の定電流源２３が接続されている。ＰＭＯＳトランジスタＭ１のドレインと負側電源電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ３が接続され、ＰＭＯＳトランジスタＭ２のドレインと負側電源電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ４が接続されている。ＰＭＯＳトランジスタＭ１のゲートは差動増幅器１の反転入力端をなし、ＰＭＯＳトランジスタＭ２のゲートは差動増幅器１の非反転入力端をなしている。
【００２３】
ＮＭＯＳトランジスタＭ３のゲートはＮＭＯＳトランジスタＭ３のドレインに接続され、ＮＭＯＳトランジスタＭ４のゲートはＮＭＯＳトランジスタＭ４のドレインに接続され、ＮＭＯＳトランジスタＭ３及びＭ４はそれぞれダイオードをなしている。ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ３の接続部が、第１差動増幅回路２の出力端ｏ＋をなし、ＰＭＯＳトランジスタＭ２とＮＭＯＳトランジスタＭ４の接続部が、第１差動増幅回路２の出力端ｏ−をなしている。
【００２４】
第２差動増幅回路３は、ＰＭＯＳトランジスタＭ５，Ｍ６、ＮＭＯＳトランジスタＭ７，Ｍ８及び第２の定電流源３３で構成されており、ＮＭＯＳトランジスタＭ７及びＭ８は、第２の差動対３１をなし、ＰＭＯＳトランジスタＭ５及びＭ６は第２の負荷回路３２をなしている。ＮＭＯＳトランジスタＭ７及びＭ８の各ソースは接続され、該接続部と負側電源電圧ＶＳＳとの間に第２の定電流源３３が接続されている。
【００２５】
正側電源電圧ＶＤＤとＮＭＯＳトランジスタＭ７のドレインとの間にはＰＭＯＳトランジスタＭ５が接続され、電源電圧ＶＤＤとＮＭＯＳトランジスタＭ８のドレインとの間にはＰＭＯＳトランジスタＭ６が接続されている。ＮＭＯＳトランジスタＭ７のゲートは第２差動増幅回路３の反転入力端をなし、ＮＭＯＳトランジスタＭ８のゲートは第２差動増幅回路３の非反転入力端をなしている。ＰＭＯＳトランジスタＭ５のゲートはＰＭＯＳトランジスタＭ５のドレインに接続され、ＰＭＯＳトランジスタＭ６のゲートはＰＭＯＳトランジスタＭ６のドレインに接続され、ＰＭＯＳトランジスタＭ５及びＭ６はそれぞれダイオードをなしている。ＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ７の接続部が第２差動増幅回路３の出力端ｏ＋をなし、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ８の接続部が、第２差動増幅回路３の出力端ｏ−をなしている。
【００２６】
第３差動増幅回路４は、ＰＭＯＳトランジスタＭ９，Ｍ１０、ＮＭＯＳトランジスタＭ１１，Ｍ１２及び第３の定電流源４３で構成されており、ＰＭＯＳトランジスタＭ９及びＭ１０は、第３の差動対４１をなし、ＮＭＯＳトランジスタＭ１１及びＭ１２はカレントミラー回路を形成して第３の負荷回路４２をなしている。
【００２７】
ＰＭＯＳトランジスタＭ９及びＭ１０の各ソースは接続され、該接続部と正側電源電圧ＶＤＤとの間に第３の定電流源４３が接続されている。ＰＭＯＳトランジスタＭ９のドレインと負側電源電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ１１が接続され、ＰＭＯＳトランジスタＭ１０のドレインと負側電源電圧ＶＳＳとの間にはＮＭＯＳトランジスタＭ１２が接続されている。ＰＭＯＳトランジスタＭ９のゲートは第３差動増幅回路４の反転入力端をなし、ＰＭＯＳトランジスタＭ１０のゲートは第３差動増幅回路４の非反転入力端をなしている。ＮＭＯＳトランジスタＭ１１及びＭ１２の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ１１のドレインに接続されている。ＰＭＯＳトランジスタＭ１０とＮＭＯＳトランジスタＭ１２の接続部が第３差動増幅回路４の出力端をなしている。
【００２８】
第４差動増幅回路５は、ＰＭＯＳトランジスタＭ１３，Ｍ１４、ＮＭＯＳトランジスタＭ１５，Ｍ１６及び第４の定電流源５３で構成されており、ＮＭＯＳトランジスタＭ１５及びＭ１６は、第４の差動対５１をなし、ＰＭＯＳトランジスタＭ１３及びＭ１４はカレントミラー回路を形成して第４の負荷回路５２をなしている。ＮＭＯＳトランジスタＭ１５及びＭ１６の各ソースは接続され、該接続部と負側電源電圧ＶＳＳとの間に第４の定電流源５３が接続されている。
【００２９】
正側電源電圧ＶＤＤとＮＭＯＳトランジスタＭ１５のドレインとの間にはＰＭＯＳトランジスタＭ１３が接続され、正側電源電圧ＶＤＤとＮＭＯＳトランジスタＭ１６のドレインとの間にはＰＭＯＳトランジスタＭ１４が接続されている。ＮＭＯＳトランジスタＭ１５のゲートは第４差動増幅回路５の反転入力端をなし、ＮＭＯＳトランジスタＭ１６のゲートは第４差動増幅回路５の非反転入力端をなしている。ＰＭＯＳトランジスタ１３及びＭ１４の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ１３のドレインに接続されている。ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１６の接続部が、第４差動増幅回路５の出力端をなしている。
【００３０】
出力回路６は、ＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８で構成されており、正側電源電圧ＶＤＤと負側電源電圧ＶＳＳとの間にＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８が直列に接続されている。ＰＭＯＳトランジスタＭ１７のゲートは第４差動増幅回路５の出力端に接続され、ＮＭＯＳトランジスタＭ１８のゲートは第３差動増幅回路４の出力端に接続されている。ＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８の接続部が出力端ＯＵＴに接続され、出力回路６はプッシュプル回路をなしている。
【００３１】
このような構成において、入力信号Ｓ１及びＳ２は、ＰＭＯＳトランジスタＭ１及びＭ２で構成された第１の差動対２１と、ＮＭＯＳトランジスタＭ７及びＭ８で構成された第２の差動対３１へそれぞれ入力される。次に、第１差動増幅回路２の差動出力信号Ｎ１及びＮ２は、ＰＭＯＳトランジスタＭ９及びＭ１０で構成された第３の差動対４１へそれぞれ入力され、第２差動増幅回路３の差動出力信号Ｎ３及びＮ４は、ＮＭＯＳトランジスタＭ１５及びＭ１６で構成された第４の差動対５１へそれぞれ入力される。
【００３２】
入力信号Ｓ１及びＳ２は、第１差動増幅回路２及び第２差動増幅回路３でそれぞれ差動増幅され、第１差動増幅回路２から差動出力信号Ｎ１及びＮ２が、第２差動増幅回路３から差動出力信号Ｎ３及びＮ４がそれぞれ出力され、次段の対応する第３差動増幅回路４及び第４差動増幅回路５へ対応して入力される。通常、図３で示したように各差動増幅回路２〜４をＣＭＯＳトランジスタで構成した場合の入力電圧範囲は、定電流源が持つ電位差と、差動対をなすトランジスタが持つゲートソース間電圧Ｖｇｓ、負荷回路が持つ電位差によって制約を受ける。
【００３３】
したがって、ＰＭＯＳトランジスタＭ１及びＭ２で構成される第１差動増幅回路２とＰＭＯＳトランジスタＭ９及びＭ１０で構成される第３差動増幅回路４は、共にＰチャネルトランジスタ差動入力構成であることから、第１差動増幅回路２及び第３差動増幅回路４の各入力電圧範囲は同様の制約を受ける。一方、ＰＭＯＳトランジスタＭ１及びＭ２を有する第１差動増幅回路２の差動出力信号Ｎ１及びＮ２をＰＭＯＳトランジスタＭ９及びＭ１０に対応して入力する。
【００３４】
このようにすることにより、Ｐチャネルトランジスタ差動入力構成において、正側電源電圧ＶＤＤ付近の電圧が反転入力端ＩＮ−及び非反転入力端ＩＮ＋に入力されても、差動出力信号Ｎ１及びＮ２の電圧は負側電源電圧ＶＳＳ付近に低下して第３差動増幅回路４の入力電圧の許容範囲となり、ＰＭＯＳトランジスタＭ９及びＭ１０を含む第３差動増幅回路４の出力信号Ｎ５には、入力信号Ｓ１及びＳ２が正しく伝達された信号となる。
【００３５】
同様に、ＮＭＯＳトランジスタＭ７及びＭ８で構成される第２差動増幅回路３とＮＭＯＳトランジスタＭ１５及びＭ１６で構成される第４差動増幅回路５は、共にＮチャネルトランジスタ差動入力構成であることから、第２差動増幅回路３及び第４差動増幅回路５の各入力電圧範囲は同様の制約を受ける。一方、ＮＭＯＳトランジスタＭ７及びＭ８を有する第２差動増幅回路３の差動出力信号Ｎ３及びＮ４をＮＭＯＳトランジスタＭ１５及びＭ１６に対応して入力する。
【００３６】
このようにすることにより、Ｎチャネルトランジスタ差動入力構成において、負側電源電圧ＶＳＳ付近の電圧が反転入力端ＩＮ−及び非反転入力端ＩＮ＋に入力されても、差動出力信号Ｎ３及びＮ４の電圧は正側電源電圧ＶＤＤ付近に上昇して第４差動増幅回路５の入力電圧の許容範囲となり、ＮＭＯＳトランジスタＭ１５及びＭ１６を含む第４差動増幅回路５の出力信号Ｎ６には、入力信号Ｓ１及びＳ２が正しく伝達された信号となる。
【００３７】
すなわち、出力信号Ｎ５は、相対する信号レベルをなす１対の入力信号Ｓ１及びＳ２が第１差動増幅回路２によって差動増幅され、更に第３差動増幅回路４によって増幅された信号となって出力回路６のＮＭＯＳトランジスタＭ１８のゲートに入力される。同様に、出力信号Ｎ６は、相対する信号レベルをなす１対の入力信号Ｓ１及びＳ２が第２差動増幅回路３によって差動増幅され、更に第４差動増幅回路５によって増幅された信号となって出力回路６のＰＭＯＳトランジスタＭ１７のゲートに入力される。
【００３８】
ＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８はそれぞれオープンドレインであるため、出力回路６は、プッシュプル回路構成となって駆動能力の高い出力回路となる。また、出力端ＯＵＴがオープンになる無負荷時において、出力信号Ｎ５は、入力信号Ｓ１及びＳ２が正側電源電圧ＶＤＤから負側電源電圧ＶＳＳの範囲で振幅しても、第１差動増幅回路２及び第３差動増幅回路４を通ることによって負側電源電圧ＶＳＳ付近にはならない。同様に、出力端ＯＵＴがオープンになる無負荷時において、出力信号Ｎ６は、入力信号Ｓ１及びＳ２が正側電源電圧ＶＤＤから負側電源電圧ＶＳＳの範囲で振幅しても、第１差動増幅回路２及び第３差動増幅回路４を通ることによって正側電源電圧ＶＤＤ付近にはならない。これらのことから、出力端ＯＵＴから出力される信号は、電圧範囲の広い入力信号Ｓ１及びＳ２に追従した広電圧範囲の信号になる。
【００３９】
また、利得に関しても、第１差動増幅回路２から第４差動増幅回路５及び出力回路６によって高い利得を得ることができ、動作速度に関しても、第１差動増幅回路２及び第２差動増幅回路３の各負荷回路２２，３２を、ダイオード接続したＭＯＳトランジスタで形成するようにしたことから、第１差動増幅回路２及び第２差動増幅回路３における入力トランジスタのミラー効果による寄生容量を低減させることができるため、高速動作が可能になる。
【００４０】
また、第３差動増幅回路４におけるＮＭＯＳトランジスタＭ１２及び第４差動増幅回路５におけるＰＭＯＳトランジスタＭ１４をダイオード接続せずにカレントミラー回路を形成するようにした。このことは、第３差動増幅回路４及び第４差動増幅回路５が１出力構成であるシングルエンド型の差動増幅回路であり、出力回路６のＰＭＯＳトランジスタＭ１７及びＮＭＯＳトランジスタＭ１８を駆動させるためにダイナミックレンジを広げることに起因する。なお、本第１の実施の形態では、図中に位相補償用の容量等は付加しておらず、差動増幅器の使用用途によっては、適切な値の容量を回路内、又は外部に付加することで所望の特性を満足できるようにする。
【００４１】
このように、本第１の実施の形態における差動増幅器は、非反転入力端ＩＮ＋及び反転入力端ＩＮ−に、差動出力型の第１差動増幅回路２及び第２差動増幅回路３の各非反転入力端及び各反転入力端が対応して接続され、第１差動増幅回路２の１対の出力端がシングルエンド型の第３差動増幅回路４の相反する入力端に対応して接続され、第２差動増幅回路３の１対の出力端がシングルエンド型の第４差動増幅回路５の相反する入力端に対応して接続され、第３差動増幅回路４及び第５差動増幅回路５の各出力端がプッシュプル回路構成をなす出力回路６に接続されるようにした。このことから、高利得で、電圧範囲の広い相対する信号レベルの１対の入力信号に追従した広電圧範囲の出力信号を得ることができる。
【００４２】
【発明の効果】
上記の説明から明らかなように、本発明の差動増幅器によれば、１対の第１入力端及び第２入力端に制御電極がそれぞれ対応して接続された、互いに逆導電型の第１差動増幅回路及び第２差動増幅回路を備え、第１差動増幅回路及び第２差動増幅回路の各差動出力が、逆導電型の第３差動増幅回路及び第４差動増幅回路へ対応して入力され、第３差動増幅回路及び第４差動増幅回路の各出力信号を合成して出力するようにし、具体的には、前記第１差動増幅回路及び第３差動増幅回路の各差動対は同導電型をなすと共に、前記第２差動増幅回路及び第４差動増幅回路の各差動対は同導電型をなすようにした。このことから、広い電圧範囲の入出力が可能であり、利得も高く、簡単な構成でプッシュプル出力を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における差動増幅器の構成例を示した図である。
【図２】図１の各差動増幅回路の内部構成例を示したブロック図である。
【図３】図２で示した差動増幅器１の回路例を示した図である。
【図４】従来の差動増幅器の例を示した回路図である。
【符号の説明】
１  差動増幅器
２  第１差動増幅回路
３  第２差動増幅回路
４  第３差動増幅回路
５  第４差動増幅回路
６  出力回路
２１  第１の差動対
２２  第１の負荷回路
２３  第１の定電流源
３１  第２の差動対
３２  第２の負荷回路
３３  第２の定電流源
４１  第３の差動対
４２  第３の負荷回路
４３  第３の定電流源
５１  第４の差動対
５２  第４の負荷回路
５３  第４の定電流源
【図１】
2004343521.tif 000003
【図２】
2004343521.tif 000004
【図３】
2004343521.tif 000005
【図４】
2004343521.tif 000006