(57)【要約】      （修正有）【課題】酸化雰囲気中でのプラグの酸化、強誘電体層の水素雰囲気中での還元、外部配線の膜剥がれを防止し、チップ面積を縮小したクロスポイント型強誘電体キャパシタ装置を提供する。【解決手段】ＣＭＯＳ論理回路部分を強誘電体キャパシタ４０の導通をとるためにＷプラグ１９ａとＴｉＡｌＮ２３ａを用い、Ｗプラグ１９ａ開口部をＴｉＡｌＮ２３ａで完全に覆い、またＴｉＡｌＮ膜２３ａ表面に酸素または窒素雰囲気中でプラズマ処理を実施し、さらに強誘電体キャパシタ下部導電層２３にＩｒＯｘ２３ｂを追加してＷプラグ１９ａ酸化防止を図った。強誘電体キャパシタ上部導電層２５にＩｒＯｘ２５ｂを追加しＡｌＯｘ２６ｂで完全に覆った構造にし、層間絶縁膜２７であるオゾンＴＥＯＳ膜２７ａに対して脱水処理をおこなう。外部配線３０の下地に金属酸化物３０ａを追加することで外部配線３０の膜剥がれを防止し、その上にＡｌ２Ｏ３２６ｂを被せる構造にすることで、強誘電体２４の還元防止を図った。【選択図】  図１２
2004311470.tif 000002
【特許請求の範囲】
【請求項１】
ＣＭＯＳ論理回路部と記憶容量部で構成されている半導体装置において、ＣＭＯＳ論理回路と記憶容量部との間に層間絶縁膜が形成され、層間絶縁膜には前記ＣＭＯＳ論理回路と前記記憶容量部を構成するトランジスタ層に至る開口部に耐熱金属であるＷプラグを形成し、さらに前記記憶容量部がＷプラグを通じて導通されていることを特徴とする半導体装置の構造。
【請求項２】
前記記憶容量部は、メモリセルがマトリクス状に配列され、下部電極配線と、該下部電極と交差する方向に配列された上部電極と接している外部配線と、少なくとも前記上部電極と前記下部電極との交差領域に強誘電体からなる金属酸化物を用い、少なくともメモリセルアレイの上に水素バリア膜を含む層間絶縁層が形成されたことを特徴とする請求項１に記載の半導体装置の構造。
【請求項３】
前記ＣＭＯＳ論理回路部は前記記憶容量部の領域の外部又は内部に構成されていることを特徴とする請求項１から請求項２に記載の半導体装置の構造。
【請求項４】
前記ＣＭＯＳ論理回路部と記憶容量部の間にはロ−カルインタ−コネクトと呼ばれる金属配線が形成されておりロ−カルインタ−コネクトの材質はＴｉＡｌＮからなる窒化金属を用いたことを特徴とする請求項１から請求項３に記載の半導体装置の構造。
【請求項５】
上記Ｗプラグ上面とＴｉＡｌＮからなる窒化金属は直接接していることを特徴とする請求項１から請求項４に記載の半導体装置の構造。
【請求項６】
上記ＴｉＡｌＮからなる窒化金属に酸素及び窒素雰囲気中でプラズマ処理を施したことを特徴とする請求項１から請求項５に記載の半導体装置の製法
【請求項７】
記憶容量部として強誘電体からなる金属酸化物を用いたことを特徴とする請求項１から請求項６に記載の半導体装置の構造。
【請求項８】
上記下部電極はＩｒＯｘを含んだ積層構造であることを特徴とする半導体装置の構造。
【請求項９】
上記上部電極はＩｒＯｘを含んだ積層構造であることを特徴とする半導体装置の構造。
【請求項１０】
上記外部配線はＩｒＯｘを含んだ積層構造であることを特徴とする半導体装置の構造。
【請求項１１】
前記水素バリア膜がＡｌ２Ｏ３の化学式で表記される酸化物を含有していることを特徴とする請求項１から請求項１０に記載の半導体装置の構造。
【請求項１２】
前記水素バリア膜が強誘電体キャパシタ上に成膜していることを特徴とする請求項１から請求項１１に記載の半導体装置の構造。
【請求項１３】
前記水素バリア膜が外部配線上にも成膜していることを特徴とする請求項１から請求項１２に記載の半導体装置の構造。
【請求項１４】
層間絶縁膜にはオゾンＴＥＯＳとプラズマＴＥＯＳの２種類の酸化膜を使用していることを特徴とする請求項１から請求項１３に記載の半導体装置の構造。
【請求項１５】
前記オゾンＴＥＯＳ膜に対して脱水処理を施す工程が酸素プラズマに暴露する工程を含むことを特徴とする請求項１から請求項１４に記載の半導体装置の製法。
【請求項１６】
上記上部電極と上記外部配線との接続は、コンタクトホ−ルを介した方法により接続されていることを特徴とする請求項１から請求項１５に記載の半導体装置の構造。
【請求項１７】
上記上部電極と上記外部配線との接続は、コンタクトホ−ルを介さずに接続されていることを特徴とする請求項１から請求項１６に記載の半導体装置の構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロスポイント型強誘電体メモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】
一般的に強誘電体メモリ装置はＣＭＯＳ論理回路で構成されている部分と強誘電体キャパシタで構成されている半導体装置で、ＣＭＯＳ論理回路と強誘電体キャパシタとの間に層間絶縁膜が形成され、その層間絶縁膜中にコンタクトを形成し、導通をとることにより、ＣＭＯＳ論理回路と強誘電体キャパシタとを電気的に接続している。
【０００３】
強誘電体メモリ装置の強誘電体材料には主にＰｂ（ＺｒｘＴｉ１−Ｘ）Ｏ３（以下ＰＺＴという）及びＳｒＢｉ２Ｔａ２Ｏ９（以下ＳＢＴという）等のペロブスカイト型結晶構造を有する金属酸化物を使用し、残留分極の向きにより情報の記憶を行っている。
強誘電体キャパシタで使用されるＰＺＴ及びＳＢＴはペロブスカイト型結晶構造を確実なものとするため、酸素雰囲気で６００〜８００℃の間で数回酸化処理が行われている。
【０００４】
強誘電体キャパシタを形成した後、層間絶縁層の形成工程やドライエッチング工程などにおいて、強誘電体層が水素雰囲気下に曝されることがある。強誘電体層は、一般に金属酸化物からなる。このため、強誘電体層が水素に曝されると、強誘電体層を構成する酸素がこの水素により還元される。これにより、強誘電体層がダメージを受けることになる。
【０００５】
これを防止する目的で、一般的に水素バリア膜と称される保護膜を強誘電体キャパシタ上に被覆する。水素バリア膜としては各種酸化物が検討されており、特にＡｌ２Ｏ３の化学式で表される化合物が優れた水素バリア性能を示すため有力な候補材料として使用されている。
【０００６】
【発明が解決しようとする課題】
近年半導体はチップ面積の縮小に伴い、デザインル−ルの縮小、プロセスル−ルの微細化が進み、構造全体が立体的になってきている。
【０００７】
クロスポイント型強誘電体メモリ装置でもチップ面積縮小のためプロセスの微細化が進んでいたが、クロスポイント型強誘電体メモリの下部にＣＭＯＳ部を構成することは困難であった。これはＣＭＯＳ部と強誘電体メモリとのコンタクトをＷプラグにより導通しなければならないのだが、Ｗプラグは非常に酸化し易い物質のため、強誘電体の特性回復のための６００〜８００℃程度の酸化処理途中で、Ｗプラグが酸化するとＷｏｘとして生成し、体積が２倍近く膨張してしまう。そのような膨張により型強誘電体メモリ装置が破壊されてしまう。そのようなＷプラグの酸化防止をするためにＷプラグ上に酸化防止する膜を形成する必要性がある。
【０００８】
またクロスポイント型強誘電体メモリの下部にＣＭＯＳ部を構成するには、配線設計上、１層以上のロ−カルインタ−コネクト配線が必要であり、この配線も上記酸化処理で酸化され難い金属でなければならない。
【０００９】
素子の形成過程において層間絶縁膜から発生する水分等はＡｌ２Ｏ３に対して多大な悪影響を及ぼすことが判っており、Ａｌ２Ｏ３と水分が反応するとＡｌ２Ｏ３の一部が水酸化物に変化してしまい、Ａｌ２Ｏ３の膜質が大きく損なわれてしまう。膜本来の水素バリア性能が発揮されず、還元雰囲気に対する耐性を望むことが出来ないという問題点があった。
【００１０】
またクロスポイント型強誘電体メモリの下部電極には一般にＰｔを用いるが、Ｐｔは酸化膜との密着力が弱く、下部電極の配線を形成してＣＭＯＳ論理回路との導通をとるために強誘電体メモリ領域外に配線を引き出そうとすると、配線が剥がれてしまう問題があった。また上部電極と導通をとるための外部配線（ビット線）はＡＬを主に使用していたが、ＡＬは融点が低く、ＡＬを使用すると強誘電体の特性回復のための６００℃程度の酸素雰囲気での熱処理ができない。そこで融点が高く耐酸化性に強いＰｔを使用するのが好ましいのだが、上記のとおりＰｔは酸化膜との密着力が弱いため外部配線も剥がれてしまう問題点も存在していた。
【００１１】
そこで本発明では、ＣＭＯＳ論理回路で構成されている部分と強誘電体キャパシタ部で構成されている半導体装置において、強誘電体キャパシタ部は下部電極配線と該下部電極配線と交差する方向に上部電極と接している外部配線とが配列され、上部電極と下部電極との交差領域にメモリセルがマトリクス状に配列されているクロスポイント型強誘電体メモリにおいて、ＣＭＯＳ論理回路と強誘電体キャパシタ部とを結ぶロ−カルインタ−コネクトにはＴｉＡｌＮを使用し、ロ−カルインタ−コネクトの酸化を防止したこと、Ｗプラグ酸化防止にＴｉＡｌＮを用いたこと、層間絶縁膜等から発生する水分を低減することにより水素バリア膜を保護し、水素バリア膜を強誘電体キャパシタ上と外部配線上の２箇所に設けることにより水素ダメ−ジを低減させること、下部電極及び外部配線に密着層を追加することにより配線の密着力を上げ膜剥がれを防止したこと、以上の対策によりクロスポイント型強誘電体メモリ装置の信頼性を向上させることを目的としている。
【００１２】
【課題を解決するための手段】
本発明のクロスポイント型強誘電体メモリ装置の構造は、ＣＭＯＳ論理回路で構成されている部分と強誘電体キャパシタ部で構成されている半導体装置において、ＣＭＯＳ論理回路と強誘電体キャパシタ部との間に層間絶縁膜が形成され、層間絶縁膜にはＷプラグが形成され、さらに強誘電体キャパシタがプラグを通じて導通されている半導体装置で、強誘電体キャパシタ部は下部電極配線と該下部電極配線と交差する方向に上部電極と接している外部配線とが配列され、上部電極と下部電極との交差領域にメモリセルがマトリクス状に配列されているクロスポイント型強誘電体メモリにおいて、マトリックス状の強誘電体キャパシタ部の真下にＣＭＯＳ論理回路が構成されていることを特徴とする。
【００１３】
上記構成によれば、マトリックス状の強誘電体キャパシタ部の真下にＣＭＯＳ論理回路が構成することにより、ＣＭＯＳ論理回路部の面積分チップを縮小することができる効果を有する。
【００１４】
本発明のクロスポイント型強誘電体メモリ装置の構造は、強誘電体からなる金属酸化物の下に、ＴｉＡｌＮ膜及びＩｒＯｘ膜を有することを特徴とする。
上記構成によれば、ＩｒＯｘ膜は膜の密着性を向上させる効果を有し、下部電極での膜剥がれ防止の効果を有する。
【００１５】
本発明のクロスポイント型強誘電体メモリ装置の構造は、ＣＭＯＳ論理回路部と強誘電体キャパシタ部の間に１層以上のロ−カルインタ−コネクト配線が形成されていることを特徴とする。
【００１６】
上記構成によれば、強誘電体キャパシタ部の真下にＣＭＯＳ論理回路が構成されているため、Ｗプラグを用いて接続するのだが、上強誘電体キャパシタ部とＣＭＯＳ論理回路を直接接合するよりもロ−カルインタ−コネクト配線を介して接合するほうが、設計としては配線の自由度が増すことができ、ＣＭＯＳ論理回路の構成により自由にロ−カルインタ−コネクト配線を変更できる効果を有する。
【００１７】
本発明のクロスポイント型強誘電体メモリ装置の構造は、ロ−カルインタ−コネクト配線の材質にＴｉＡｌＮからなる窒化金属を用いており、Ｗプラグ上の開口部を完全に覆っていることを特徴とする。
【００１８】
上記構成によれば、強誘電体の結晶化のためにＯ２雰囲気で６００℃から８００℃で焼結する工程において、プラグの材質であるＷの酸化を防止することができるという効果を有する。一般にＴｉＡｌＮは耐酸化性に強い物質として世に知られている。
【００１９】
本発明のクロスポイント型強誘電体メモリ装置の構造は、ＴｉＡｌＮからなる窒化金属をＯ２又はＮ２雰囲気中でプラズマ処理を施すことを特徴とする。
【００２０】
上記構成によれば、ＴｉＡｌＮの金属結晶は、ＴｉＮ膜のものと同一で柱状構造になっている。この柱状構造は比較的に縦方向に隙間が生じており、耐酸化性に強い物質とはいえ酸化条件によっては酸素分子が隙間を通じてプラグを酸化させてしまう。この現象を防ぐためにＯ２又はＮ２雰囲気中でプラズマ処理を施す。これはプラズマ処理によりＯ２又はＮ２分子をプラズマ化し、原子レベルに分解させ柱状構造の隙間にＯ、Ｎ原子を埋め込み、後から強誘電体の結晶化のための酸化処理にＯ２分子がこの隙間を通過するのを防ぐ役割を有している。Ｏ，Ｎ原子を埋め込んたＴｉＡｌＮの厚みは表面から数百Åの範囲で存在している。これによりＴｉＡｌＮ膜の耐酸化性能をより強固にする効果を有する。
【００２１】
本発明のクロスポイント型強誘電体メモリ装置の構造は、強誘電体からなる金属酸化物の上に、複数の金属膜からなる上部電極の材質の１つにＩｒＯｘ膜を有することを特徴とする。
【００２２】
上記構成によれば、上記プラズマ処理を施したＴｉＡｌＮ膜と、下部電極にＩｒＯｘを追加した構造に、上部電極にもＩｒＯｘを追加することにより、Ｗプラグに対する耐酸化性の向上を更に図ることができる。またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、上部電極での膜剥がれ防止にも役立っている。更にＩｒＯｘ膜はキャパシタ部を形成した後の層間絶縁膜の成膜中に発生する水素が強誘電体を還元し特性劣化を防ぐ効果も持ち合わせている。従って上部電極にＩｒＯｘ膜を追加することはＷプラグの酸化防止のみだけではなく、層間絶縁膜の水素ダメ−ジも防止する２重の効果を有する。
【００２３】
本発明のクロスポイント型強誘電体メモリ装置の構造は、上部電極と外部との導通をとるために、ビット線の役割をした外部配線が設けられ、ＰｔとＩｒＯｘとの積層構造の外部配線であることを特徴とする。
【００２４】
上記構成によれば、外部配線がＰｔのみでなくＩｒＯｘをＰｔ下地に設けることにより酸化膜との密着力が向上し、外部配線として加工しても剥がれを防止できる。またＩｒＯｘは比較的抵抗が低く、上部電極と直接接する部分での抵抗増大は僅かであり、導電性には支障がない効果を有する。
【００２５】
本発明のクロスポイント型強誘電体メモリ装置の構造は、上記強誘電体キャパシタの上部及び側面を被う水素バリア性能を有する材料が酸化物であることを特徴とする。
【００２６】
上記構成によれば、上記強誘電体キャパシタと層間絶縁層との密着力をきわめて強固にすることができるという効果を有する。
【００２７】
本発明のクロスポイント型強誘電体メモリ装置の構造は、前記酸化物がＡｌ２Ｏ３の化学式で表記される酸化物を含有していることを特徴とする。
【００２８】
上記構成によれば、密着層がきわめて優れた水素バリア性能を発揮するため、上部電極の上部あるいは上部電極の側壁部から侵入する水素を完全に強誘電体層から遮断できるという効果を有する。
【００２９】
本発明のクロスポイント型強誘電体メモリ装置の構造で、Ａｌ２Ｏ３の化学式で表記される酸化物上の層間絶縁膜は、ＴＥＯＳを原料としてオゾンと熱分解により成膜するオゾンＴＥＯＳとプラズマ処理により成膜するプラズマＴＥＯＳの２層構造のどちらかで構成されている。オゾンＴＥＯＳ成膜直後には酸素雰囲気でプラズマ処理が施される。またオゾンＴＥＯＳと酸素雰囲気のプラズマ処理、プラズマＴＥＯＳは同一装置内で連続して処理が施されることを特徴とする。
【００３０】
上記構成によれば、オゾンＴＥＯＳ成膜直後に酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ２Ｏ３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。
【００３１】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照しながら説明する。
図１は、クロスポイント型強誘電体メモリ装置を模式的に示す平面図であり、図２ａは、図１のＡ−Ａ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図２ｂは、図１のＢ−Ｂ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【００３２】
図１のクロスポイント型強誘電体メモリ装置はＣＭＯＳ部１と、強誘電体メモリ部２とを有する。そして、ＣＭＯＳ部は強誘電体メモリ部の直下に形成されている。この例では下層にＣＭＯＳ部が、上層に強誘電体メモリ部が形成されている。ＣＭＯＳ部の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダまたはアドレスバッファを挙げることができる。
【００３３】
強誘電体メモリ部は、行選択のための下部電極（ワード線）２３と、列選択のための外部配線（ビット線）３０とが直交するように配列されている。すなわち、Ｘ方向に沿って下部電極が所定ピッチで配列され、Ｘ方向と直交するＹ方向に沿って外部配線が所定ピッチで配列されている。なお、下部電極がビット線、外部電極がワード線でもよい。
【００３４】
強誘電体メモリ部は、図２ａおよび図２ｂに示すように、第二層間膜２１の上に下部電極２３、強誘電体層２４、上部電極２５および第三層間膜２７を挟んで外部配線３０が積層されて構成されている。強誘電体層および上部電極は、下部電極と外部配線との交差領域に設けられている。すなわち、下部電極と外部配線との交差領域において、強誘電体キャパシタからなるメモリセルが構成されている。
【００３５】
さらに上部配線の上には水素バリア膜であるＡｌ２Ｏ３２６ｂと第四層間膜３１が形成されており、最終的には第四層間膜上にＡＬ配線３２が形成されている。
【００３６】
また、ＣＭＯＳ部１は、Ｐ型基板１０上に形成され素子分離１１、ゲート電極１２およびＰ＋拡散層１３、Ｎ＋拡散層１４を有しておりその上には第１層間膜１５が形成されている。そして、ＣＭＯＳ部１と強誘電体メモリ部２とは、第一コンタクトホ−ル１６によって電気的に接続されている。
【００３７】
またＣＭＯＳ部は、強誘電体メモリ部に対して選択的に情報の書き込みもしくは読み出しを行うための各種回路を含み、例えば、下部電極を選択的に制御するための第１駆動回路と、外部配線を選択的に制御するための第２駆動回路と、センスアンプなどの信号検出回路（共に図示せず）とを含む。
【００３８】
次に、クロスポイント型強誘電体メモリ装置の書き込み，読み出し動作の一例について述べる。
【００３９】
まず、読み出し動作においては、選択セルのキャパシタに読み出し電圧「Ｖ０」が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流またはビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。このとき、非選択セルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【００４０】
書き込み動作においては、‘１’の書き込みの場合は、選択セルのキャパシタに「−Ｖ０」の電圧が印加される。‘０’の書き込みの場合は、選択セルのキャパシタに、該選択セルの分極を反転させない電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択セルのキャパシタには、書き込み時のクロストークを防ぐため、所定の電圧が印加される。
【００４１】
【実施例１】
実施例１においては図１のようにＣＭＯＳ部が強誘電体メモリ部の領域の外部に構成されている場合の実施例を示す。
【００４２】
図３において、先ずＰ型基盤１０に素子分離１１をヒ−ト工程により形成する。本発明においてはＬＯＣＯＳ形状を示しているが、トレンチを使用した素子分離形状（ＳＴＩ）でも構わない。そして拡散層をイオンインプラント工程とヒ−ト工程により形成した後にゲ−ト電極１２を形成する。ここで必要であればイオンインプラント工程を追加して拡散層にＰ＋拡散層１３、Ｎ＋拡散層１４と分けて形成してもよい。そしてその上に第一層間膜１５を約１００００Å堆積させる。膜種はプロセスに合わせて選択するようにし、ＢＰＳＧ単層又はＢＰＳＧとＮＳＧとの組み合わせでもよい。その後ＣＭＰにより平坦化処理を行う。
【００４３】
次にＰ＋拡散層１３又はＮ＋拡散層１４に導通を取るために、拡散層の位置に対応して第一コンタクトホ−ル１６をフォトリソ、エッチングにより形成する。第一コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ａとＴｉＮ１８ａをスパッタ工程で成膜する。次に第一コンタクトホ−ルをＷでＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ａが形成される。
【００４４】
図４においてスパッタによりＴｉＡｌＮ２３ａを１５００Å成膜する。ここでＴｉＡｌＮはＴｉＡｌのタ−ゲットを使用しておりＴｉとＡｌの組成比はそれぞれのプロセスに応じて変化させてもよい。ここではＴｉ／Ａｌは６０／４０の比率のタ−ゲットを使用することとする。スパッタの条件はＰｏｗｅｒ約１．５ｋｗｈ、Ｎ２／Ａｒ流量約２．５ｓｃｃｍ／４７．５ｓｃｃｍである。ＴｉＡｌＮ膜をＷプラグ上に形成する理由は、強誘電体材料で使用されるＰＺＴ及びＳＢＴの結晶化のため、酸素雰囲気で６００〜８００℃の間で数回酸化処理が行わなければならないが、Ｗプラグは非常に酸化し易い物質で、酸化するとＷＯｘとして生成し、体積が２倍近く膨張してしまう。そのような膨張によりＷプラグ上に形成した下部電極２０は持ち上げられ破壊されてしまう。そのようなＷプラグの酸化防止をするためにＷプラグ上にＴｉＡｌＮ膜を形成する必要性がある。  そして更なる耐酸化防止のため、ＴｉＡｌＮ膜をウェハ−全面にスパッタした後は、Ｏ２またはＮ２雰囲気中でプラズマ処理を実施する。このプラズマ処理によりＯ２またはＮ２を原子レベルに分解させ、ＴｉＡｌＮの柱状構造の隙間にＯ，Ｎ原子を埋め込まれる層を数百Å程度形成させる。この層を追加することにより、ＴｉＡｌＮ膜の耐酸化性能をより強固にし、強誘電体の結晶化のための酸化処理にＯ２分子がこの隙間を通過するのを防ぐ役割をしている。
【００４５】
次にプラズマ処理を施したＴｉＡｌＮ膜上にＩｒＯｘ２３ｂ５００Å、Ｉｒ２３ｃ５００Åの順に成膜する。ＩｒＯｘ膜はＴｉＡｌＮと同様に耐酸化性に優れた材質であるためプラズマ処理を施したＴｉＡｌＮ膜単体よりも、更なるＷプラグに対する耐酸化性の向上を図ることができ、またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、第一導電層での膜剥がれ防止にも役立っている。次のＰｔ２３ｄを１５００Å程度成膜する。
【００４６】
次に強誘電体２４を形成する。本実施形態では強誘電体としてＰＺＴを使用し、ゾル−ゲル法を用いている。先ずＰＺＴを数回に分けて塗布・３００℃でベ−ク処理を実施し、規定の厚みになったところで炉で酸素雰囲気、６００℃で結晶化させる。このようにして強誘電体層を形成する。次にＰｔ２５ａ５００Å、ＩｒＯｘ２５ｂ１０００Å、Ｐｔ２５ｃ５００Åの順にスパッタにて成膜する。さらに炉で酸素雰囲気、７００℃で結晶化させる。上部電極２５にもＩｒＯｘを追加することにより、Ｗプラグ１９ａに対する耐酸化性の向上を更に図ることができ、またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、上部電極での膜剥がれ防止にも役立っている。更にＩｒＯｘ膜は強誘電体キャパシタ部４０を形成した後の層間絶縁膜の成膜中に発生する水素が強誘電体を還元し特性劣化を防ぐ効果も持ち合わせている。従って上部電極にＩｒＯｘ膜を追加することはＷプラグの酸化防止、密着性向上だけではなく、層間絶縁膜の水素ダメ−ジも防止する３重の効果を有する。
【００４７】
図５ａは図５ｂのＣ−Ｃ間の断面図、図５ｂは平面図を示している。図５ａ、ｂでは上部電極２５と強誘電体２４をフォトリソ、エッチングにより加工する。このとき図５ｂのように上部電極と強誘電体は升目状に形成し、下部電極２３はエッチングせずに膜を残した状態にしておく。
【００４８】
図６ａは図６ｂのＤ−Ｄ間の断面図、図６ｂは平面図を示している。この工程では下部電極２３のみを配線状にフォトリソ、エッチングにより加工する。この処理により図６ｂのように下部電極と外部配線とが交差した形状を示すようになる。
【００４９】
図７では強誘電体キャパシタ４０が形成された後、ウェハー全面にＡｌ２Ｏ３２６ａをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ２Ｏ３は優れた水素バリア性能を発揮するため、強誘電体キャパシタの上部あるいは側壁部から侵入する水素を完全に遮断できる効果を有する。Ａｌ２Ｏ３はＣＭＯＳ部には不要なため、フォトリソ、エッチングにより除去しておく。
【００５０】
図８では第二層間膜２１を形成する。オゾンＴＥＯＳ２１ａを２０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ２Ｏ３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ２１ｂを２０００Å成膜する。
【００５１】
図９ａ，ｂにおいて、図９ａは図２ａと同方向の断面図、図９ｂは図２ｂと同方向の断面図を示している。図８において第二層間膜２１を成膜した後、先ず図９ｂに示すように、Ｎ型拡散層１４と外部配線３０とを導通させるため、フォトリソ、エッチングにより第二コンタクトホ−ル２２を形成する。第二コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｂとＴｉＮ１８ｂをスパッタ工程で成膜する。次にＷをＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｂが形成される。
【００５２】
次に上部電極２５上に第三コンタクトホール２８を形成するため、フォトリソ、エッチングにより加工する。この際第二層間膜だけでなく、上部電極上のＡｌ２Ｏ３２６ａも同時に除去するようにする。Ａｌ２Ｏ３は絶縁物であるため、除去しておかないと上部電極と外部配線との電気的に導通されないからである。次にＩｒＯｘ３０ａを４００Åスパッタにより成膜した後に真空中で連続してＰｔ３０ｂを２０００Åスパッタにより成膜する。ＩｒＯｘはコンタクトホ−ル内に残すようにする。ＩｒＯｘは抵抗の低い金属酸化物であるため、上部電極と外部配線との電気的導通にはなんら問題はない。
【００５３】
図１０ａ，ｂでは、フォトリソ、エッチングにより外部配線３０を形成する。この際図１０ｂに示すように、外部配線は下部電極と直交するように加工する。
【００５４】
図１１では、外部配線が形成された後、ウェハー全面にＡｌ２Ｏ３２６ｂをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ２Ｏ３は優れた水素バリア性能を発揮するため、第三層間膜２７から発生する水素を完全に遮断できる効果を有する。Ａｌ２Ｏ３はＣＭＯＳ部には不要なため、フォトリソ、エッチングにより除去しておく。
【００５５】
図１２では第三層間膜２７を形成する。オゾンＴＥＯＳ２７ａを２０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ２Ｏ３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ２７ｂを１００００Å成膜する。
【００５６】
プラズマＴＥＯＳを成膜後、ＣＭＰを所望の膜厚まで削りウェハ−表面を平坦にする。その後ＡＬ配線と導通をとるために、第四コンタクトホ−ル２９をフォトリソ、エッチングにより形成する。第四コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｃとＴｉＮ１８ｃをスパッタ工程で成膜する。次に第四コンタクトホ−ルをＷでＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｃが形成される。次にＡＬ配線３２を形成するために、スパッタによりＴｉ３２ａ、ＴｉＮ３２ｂ、Ａｌ−Ｃｕ３２ｃ、ＴｉＮ３２ｄを連続成膜によりそれぞれ１５０Å、１０００Å、５０００Å、６００Åの膜厚で成膜をする。次にフォトリソ、エッチングにより所望のＡＬ配線を形成する。図解はしないがこれ以降の工程では目的のプロセス仕様により、さらに層間絶縁膜を成膜し、コンタクトホ−ル、Ｗプラグ、ＡＬ配線を形成してもよい。最後にはパシベ−ション膜、ポリイミド膜を成膜して製品となる。
【００５７】
【実施例２】
実施例２においては図１３のようにＣＭＯＳ部が強誘電体メモリ部の領域の内部に構成されている場合の実施例を示す。図１３は、実施例２のクロスポイント型強誘電体メモリ装置を模式的に示す平面図であり、図１４ａは、図１３のＦ−Ｆ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。図１４ｂは、図１のＧ−Ｇ線に沿って強誘電体メモリ装置の一部を模式的に示す断面図である。
【００５８】
図１５において、先ずＰ型基盤１０に素子分離１１をヒ−ト工程により形成する。本発明においてはＬＯＣＯＳ形状を示しているが、トレンチを使用した素子分離形状（ＳＴＩ）でも構わない。そして拡散層をイオンインプラント工程とヒ−ト工程により形成した後にゲ−ト電極１２を形成する。ここで必要であればイオンインプラント工程を追加して拡散層にＰ＋拡散層１３、Ｎ＋拡散層１４と分けて形成してもよい。そしてその上に第一層間膜１５を約１００００Å堆積させる。膜種はプロセスに合わせて選択するようにし、ＢＰＳＧ単層又はＢＰＳＧとＮＳＧとの組み合わせでもよい。その後ＣＭＰにより平坦化処理を行う。
【００５９】
次にＰ＋拡散層１３とＮ＋拡散層１４に導通を取るために、拡散層の位置に対応して第一コンタクトホ−ル１６をフォトリソ、エッチングにより形成する。第一コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ａとＴｉＮ１８ａをスパッタ工程で成膜する。次に第一コンタクトホ−ルをＷでＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ａが形成される。
【００６０】
図１６においてＴｉＡｌＮのロ−カルインタ−コネクト配線を形成するために、スパッタによりＴｉＡｌＮ２０を１５００Å成膜する。ここでＴｉＡｌＮはＴｉＡｌのタ−ゲットを使用しておりＴｉとＡｌの組成比はそれぞれのプロセスに応じて変化させてもよい。ここではＴｉ／Ａｌは６０／４０の比率のタ−ゲットを使用することとする。スパッタの条件はＰｏｗｅｒ約１．５ｋｗｈ、Ｎ２／Ａｒ流量約２．５ｓｃｃｍ／４７．５ｓｃｃｍである。ＴｉＡｌＮ膜をＷプラグ上に形成する理由は、強誘電体材料で使用されるＰＺＴ及びＳＢＴの結晶化のため、酸素雰囲気で６００〜８００℃の間で数回酸化処理が行わなければならないが、Ｗプラグは非常に酸化し易い物質で、酸化するとＷＯｘとして生成し、体積が２倍近く膨張してしまう。そのような膨張によりＷプラグ上に形成した構造は持ち上げられ破壊されてしまう。そのようなＷプラグの酸化防止をするためにＷプラグ上にＴｉＡｌＮ膜を形成する必要性がある。そして更なる耐酸化防止のため、ＴｉＡｌＮ膜をウェハ−全面にスパッタした後は、Ｏ２またはＮ２雰囲気中でプラズマ処理を実施する。このプラズマ処理によりＯ２またはＮ２を原子レベルに分解させ、ＴｉＡｌＮの柱状構造の隙間にＯ，Ｎ原子を埋め込まれる層を数百Å程度形成させる。この層を追加することにより、ＴｉＡｌＮ膜の耐酸化性能をより強固にし、強誘電体の結晶化のための酸化処理にＯ２分子がこの隙間を通過するのを防ぐ役割をしている。次にフォトリソ・エッチングにより配線を形成させる。
【００６１】
図１７においてプラズマＴＥＯＳにて１００００Å成膜して第二層間膜２１を形成し、その後ＣＭＰにより平坦化処理を行う。次にロ−カルインタ−コネクト配線と導通を取るために、ロ−カルインタ−コネクト配線の位置に対応して第二コンタクトホ−ル２２をフォトリソ、エッチングにより形成する。第二コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｂとＴｉＮ１８ｂをスパッタ工程で成膜する。次に第二コンタクトホ−ルをＷでＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｂが形成される。
【００６２】
図１８においてＷプラグ１９ｂの酸化防止膜としてスパッタによりＴｉＡｌＮ２３ａを１０００Å成膜する。ここでＴｉＡｌＮはＴｉＡｌのタ−ゲットを使用しておりＴｉとＡｌの組成比はそれぞれのプロセスに応じて変化させてもよい。ここではＴｉ／Ａｌは６０／４０の比率のタ−ゲットを使用することとする。スパッタの条件はＰｏｗｅｒ約１．５ｋｗｈ、Ｎ２／Ａｒ流量約２．５ｓｃｃｍ／４７．５ｓｃｃｍである。ＴｉＡｌＮ膜をＷプラグ上に形成する理由は、強誘電体材料で使用されるＰＺＴ及びＳＢＴの結晶化のため、酸素雰囲気で６００〜８００℃の間で数回酸化処理が行わなければならないが、Ｗプラグは非常に酸化し易い物質で、酸化するとＷＯｘとして生成し、体積が２倍近く膨張してしまう。そのような膨張によりＷプラグ上に形成した構造は持ち上げられ破壊されてしまう。そのようなＷプラグの酸化防止をするためにＷプラグ上にＴｉＡｌＮ膜を形成する必要性がある。そして更なる耐酸化防止のため、ＴｉＡｌＮ膜をウェハ−全面にスパッタした後は、Ｏ２またはＮ２雰囲気中でプラズマ処理を実施する。このプラズマ処理によりＯ２またはＮ２を原子レベルに分解させ、ＴｉＡｌＮの柱状構造の隙間にＯ，Ｎ原子を埋め込まれる層を数百Å程度形成させる。この層を追加することにより、ＴｉＡｌＮ膜の耐酸化性能をより強固にし、強誘電体の結晶化のための酸化処理にＯ２分子がこの隙間を通過するのを防ぐ役割をしている。
【００６３】
図１９において、ＴｉＡｌＮ膜上にＩｒＯｘ２３ｂ５００Å、Ｉｒ２３ｃ５００Åの順に成膜する。ＩｒＯｘ膜はＴｉＡｌＮと同様に耐酸化性に優れた材質であるためプラズマ処理を施したＴｉＡｌＮ膜単体よりも、更なるＷプラグに対する耐酸化性の向上を図ることができ、またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、第一導電層での膜剥がれ防止にも役立っている。続いてＰｔ２３ｄを１５００Å程度成膜する。
【００６４】
次に強誘電体２４を形成する。本実施形態では強誘電体としてＰＺＴを使用し、ゾル−ゲル法を用いている。先ずＰＺＴを数回に分けて塗布・３００℃でベ−ク処理を実施し、規定の厚みになったところで炉で酸素雰囲気、６００℃で結晶化させる。このようにして強誘電体層を形成する。次にＰｔ２５ａ５００Å、ＩｒＯｘ２５ｂ１０００Å、Ｐｔ２５ｃ５００Åの順にスパッタにて成膜する。さらに炉で酸素雰囲気、７００℃で結晶化させる。上部電極２５にもＩｒＯｘを追加することにより、Ｗプラグ１９ｂに対する耐酸化性の向上を更に図ることができ、またＩｒＯｘ膜は膜の密着性を向上させる効果を有し、上部電極での膜剥がれ防止にも役立っている。更にＩｒＯｘ膜は強誘電体キャパシタ部を形成した後の層間絶縁膜の成膜中に発生する水素が強誘電体を還元し特性劣化を防ぐ効果も持ち合わせている。従って上部電極にＩｒＯｘ膜を追加することはＷプラグの酸化防止、密着性向上だけではなく、層間絶縁膜の水素ダメ−ジも防止する３重の効果を有する。
【００６５】
図２０ａは図２０ｂのＨ−Ｈ間の断面図、図２０ｂは平面図を示している。図２０ａ、ｂでは上部電極２５と強誘電体２４をフォトリソ、エッチングにより加工する。このとき図１９ｂのように上部電極と強誘電体は升目状に形成し、下部電極２３はエッチングせずに膜を残した状態にしておく。
【００６６】
図２１ａは図２１ｂのＩ−Ｉ間の断面図、図２１ｂは平面図を示している。この工程では下部電極２３のみを配線状にフォトリソ、エッチングにより加工する。この処理により図９ｂのように下部電極と外部配線とが交差した形状を示すようになる。
【００６７】
図２２では強誘電体キャパシタ４０が形成された後、ウェハー全面にＡｌ２Ｏ３２３ａをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ２Ｏ３は優れた水素バリア性能を発揮するため、強誘電体キャパシタの上部あるいは側壁部から侵入する水素を完全に遮断できる効果を有する。Ａｌ２Ｏ３はＣＭＯＳ部には不要なため、フォトリソ、エッチングにより除去しておく。
【００６８】
図２３では第二層間膜２７を形成する。オゾンＴＥＯＳ２７ａを４０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ２Ｏ３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ２７ｂを４０００Å成膜する。
【００６９】
図２４ａ，ｂにおいて、図２４ａは図１４ａと同方向の断面図、図２４ｂは図１４ｂと同方向の断面図を示している。先ず図２４ｂに示すように、ロ−カルインタ−コネクト配線２０と外部配線３０とを導通させるため、フォトリソ、エッチングにより第三コンタクトホ−ル２８を形成する。第三コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｃとＴｉＮ１８ｃをスパッタ工程で成膜する。次にＷをＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｃが形成される。
【００７０】
次に図２４ａ，ｂにおいて、上部電極２５上に第四コンタクトホール２９を形成するため、フォトリソ、エッチングにより加工する。この際第四層間膜だけでなく、上部電極上のＡｌ２Ｏ３２６ａも同時に除去するようにする。Ａｌ２Ｏ３は絶縁物であるため、除去しておかないと上部電極と外部配線との電気的に導通されないからである。
【００７１】
図２５において、ＩｒＯｘ３０ａを４００Åスパッタにより成膜した後に真空中で連続してＰｔ３０ｃを２０００Åスパッタにより成膜する。ＩｒＯｘはコンタクトホ−ル内に残すようにする。ＩｒＯｘは抵抗の低い金属酸化物であるため、上部電極と外部配線との電気的導通にはなんら問題はない。
【００７２】
図２６ａ，ｂでは、図２６ａは図２６ｂのＪ−Ｊ間の断面図、図２６ｂは平面図を示している。ここではフォトリソ、エッチングにより外部配線を形成する。この際図２６ｂに示すように、外部配線は下部電極と直交するように加工する。
【００７３】
図２７では、外部配線が形成された後、ウェハー全面にＡｌ２Ｏ３２６ｂをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ２Ｏ３は優れた水素バリア性能を発揮するため、第三層間膜２７から発生する水素を完全に遮断できる効果を有する。Ａｌ２Ｏ３はＣＭＯＳ部には不要なため、フォトリソ、エッチングにより除去しておく。
【００７４】
図２８では第四層間膜３１を形成する。オゾンＴＥＯＳ３１ａを２０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ２Ｏ３膜の劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ３１ｂを１００００Å成膜する。
【００７５】
プラズマＴＥＯＳを成膜後、ＣＭＰを所望の膜厚まで削りウェハ−表面を平坦にする。その後ＡＬ配線３２を形成するために、スパッタによりＴｉ３２ａとＴｉＮ３２ｂ、Ａｌ−Ｃｕ３２ｃ、ＴｉＮ３２ｄを連続成膜によりそれぞれ１５０Å、１０００Å、５０００Å、６００Åの膜厚で成膜をする。次にフォトリソ、エッチングにより所望のＡＬ配線を形成する。図解はしないがこれ以降の工程では目的のプロセス仕様により、さらに層間絶縁膜を成膜し、コンタクトホ−ル、Ｗプラグ、ＡＬ配線を形成してもよい。最後にはパシベ−ション膜、ポリイミド膜を成膜して製品となる。
【００７６】
【実施例３】
実施例３においては外部電極の密着層をＩｒＯｘ３０を使用して上部電極２５と外部配線３０との接合をコンタクトホールを介さずに接合されている例を示す。
【００７７】
実施例３は実施例２の図１５から２３までの工程と共通のため、その部分の説明は省略する。
【００７８】
図２９ａ，ｂにおいて、図２９ａは図１４ａと同方向の断面図、図２９ｂは図１４ｂと同方向の断面図を示している。図２９ａでは、第三層間膜２７を成膜した後、上部電極２５が露出するまでＣＭＰにより第三層間膜を削る。また上部電極上のＡｌ２Ｏ３２６ａも同時に除去するようにする。Ａｌ２Ｏ３は絶縁物であるため、除去しておかないと上部電極と外部配線との電気的に導通されないからである。これによりウェハ−は全面平坦化される。
【００７９】
次に図２９ｂにおいて、ロ−カルインタ−コネクト配線２０と外部配線３０とを導通させるため、フォトリソ、エッチングにより第三コンタクトホ−ル２８を形成する。第三コンタクトホ−ルをＷにて埋め込むために下地としてＴｉ１７ｃとＴｉＮ１８ｃをスパッタ工程で成膜する。次にＷをＣＶＤにより完全に埋め込む。そして堆積したＷを所定のところまでＣＭＰにて研磨する。この際エッチバックプロセスによりＷを削除しても構わない。これによりＷプラグ１９ｃが形成される。
【００８０】
図３０では、ＩｒＯｘ３０ａを４００Åスパッタにより成膜した後に真空中で連続してＰｔ３０ｃを２０００Åスパッタにより成膜する。ＩｒＯｘは直接上部電極と接するようにする。ＩｒＯｘは抵抗の低い金属酸化物であるため、上部電極と外部配線との電気的導通にはなんら問題はない。次にフォトリソ、エッチングにより外部配線３０を形成する。この際外部配線は図２６ｂに示すのと同様、下部電極と直交するように加工する。
【００８１】
図３１では、外部配線が形成された後、ウェハー全面にＡｌ２Ｏ３２３ｂをスパッタもしくはＣＶＤにより６００Å成膜する。Ａｌ２Ｏ３は優れた水素バリア性能を発揮するため、第四層間膜３１から発生する水素を完全に遮断できる効果を有する。Ａｌ２Ｏ３は強誘電体キャパシタ以外は不要なため、フォトリソ、エッチングにより除去しておく。
【００８２】
図３２では、第四層間膜３１を形成する。オゾンＴＥＯＳ３１ａを２０００Å成膜直後、同一処理チャンバ−内で酸素雰囲気でプラズマ処理を実施する。酸素雰囲気でプラズマ処理することにより、オゾンＴＥＯＳ膜中の水分が放出されるため、水分によるＡｌ２Ｏ３膜２６ｂの劣化及び強誘電体特性の劣化を防ぐことができるという効果を有する。次にプラズマＴＥＯＳ３１ｂを１００００Å成膜する。
【００８３】
プラズマＴＥＯＳを成膜後、ＣＭＰを所望の膜厚まで削りウェハ−表面を平坦にする。その後ＡＬ配線３２を形成するために、スパッタによりＴｉ３２ａ、ＴｉＮ３２ｂ、Ａｌ−Ｃｕ３２ｃ、ＴｉＮ３２ｄを連続成膜によりそれぞれ１５０Å、１０００Å、５０００Å、６００Åの膜厚で成膜をする。次にフォトリソ、エッチングにより所望のＡＬ配線を形成する。図解はしないがこれ以降の工程では目的のプロセス仕様により、さらに層間絶縁膜を成膜し、コンタクトホ−ル、Ｗプラグ、ＡＬ配線を形成してもよい。最後にはパシベ−ション膜、ポリイミド膜を成膜して製品となる。
【図面の簡単な説明】
【図１】クロスポイント型強誘電体メモリ装置を模式的に示す平面図である。
【図２】ａクロスポイント型強誘電体メモリ装置を模式的に示す断面図１である。
ｂクロスポイント型強誘電体メモリ装置を模式的に示す断面図２である。
【図３】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図４】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図５】ａ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図６】ａ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図７】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図８】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図９】ａ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図１０】ａ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図１１】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１２】実施例１に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１３】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１４】ａ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図１である。
ｂ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図２である。
【図１５】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１６】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１７】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１８】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図１９】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２０】ａ実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図２１】ａ実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図２２】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２３】実施例２及び実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２４】ａ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図１である。
ｂ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図２である。
【図２５】実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２６】ａ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図２７】実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２８】実施例２に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図２９】ａ実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
ｂ実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す平面図である。
【図３０】実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図３１】実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【図３２】実施例３に係わるクロスポイント型強誘電体メモリ装置の製造工程を模式的に示す断面図である。
【符号の説明】
１  ＣＭＯＳ部
２  強誘電体メモリ部
１０  Ｐ型基板
１１  素子分離
１２  ゲ−ト電極
１３  Ｐ型拡散層
１４  Ｎ型拡散層
１５  第一層間膜
１６  第一コンタクトホ−ル
１７ａ１７ｂ１７ｃ  Ｔｉ
１８ａ１８ｂ１８ｃ  ＴｉＮ
１９ａ１９ｂ１９ｃ  Ｗプラグ
２０  ロ−カルインタ−コネクト配線
２１  第二層間膜
２１ａ  オゾンＴＥＯＳ
２１ｂ  プラズマＴＥＯＳ
２２  第二コンタクトホ−ル
２３  下部電極
２３ａ  ＴｉＡｌＮ
２３ｂ  ＩｒＯｘ
２３ｃ  Ｉｒ
２３ｄ  Ｐｔ
２４  強誘電体
２５  上部電極
２５ａ  Ｐｔ
２５ｂ  ＩｒＯｘ
２５ｃ  Ｐｔ
２６ａ、２６ｂ  Ａｌ２Ｏ３
２７  第三層間膜
２７ａ  オゾンＴＥＯＳ
２７ｂ  プラズマＴＥＯＳ
２８  第三コンタクトホ−ル
２９  第四コンタクトホ−ル
３０  外部配線
３０ａ  ＩｒＯｘ
３０ｂ  Ｐｔ
３１  第四層間膜
３１ａ  オゾンＴＥＯＳ
３１ｂ  プラズマＴＥＯＳ
３２  ＡＬ配線部
３２ａ  Ｔｉ
３２ｂ３２ｄ  ＴｉＮ
３２ｃ  Ａｌ−Ｃｕ
４０  強誘電体キャパシタ
【図１】
2004311470.tif 000003
【図２】
2004311470.tif 000004
【図３】
2004311470.tif 000005
【図４】
2004311470.tif 000006
【図５】
2004311470.tif 000007
【図６】
2004311470.tif 000008
【図７】
2004311470.tif 000009
【図８】
2004311470.tif 000010
【図９】
2004311470.tif 000011
【図１０】
2004311470.tif 000012
【図１１】
2004311470.tif 000013
【図１２】
2004311470.tif 000014
【図１３】
2004311470.tif 000015
【図１４】
2004311470.tif 000016
【図１５】
2004311470.tif 000017
【図１６】
2004311470.tif 000018
【図１７】
2004311470.tif 000019
【図１８】
2004311470.tif 000020
【図１９】
2004311470.tif 000021
【図２０】
2004311470.tif 000022
【図２１】
2004311470.tif 000023
【図２２】
2004311470.tif 000024
【図２３】
2004311470.tif 000025
【図２４】
2004311470.tif 000026
【図２５】
2004311470.tif 000027
【図２６】
2004311470.tif 000028
【図２７】
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【図２８】
2004311470.tif 000030
【図２９】
2004311470.tif 000031
【図３０】
2004311470.tif 000032
【図３１】
2004311470.tif 000033
【図３２】
2004311470.tif 000034