(57)【要約】【課題】本発明は、出力電圧レベルをＧＮＤレベル付近にまで下げられ、かつアイドリング電流を小さく抑えることができるアイドリング電流制御機能を設けたＡ級出力回路を提供する。【解決手段】出力トランジスタＱ１と定電流源ＣＧとをＮ：１のミラー比で接続するカレントミラー回路ＣＭ１１を含むＡ級出力回路であり、トランジスタＱ１と該カレントミラー回路ＣＭ１１の接続点から負荷電流を出力する。アイドリング電流制御回路ＩＤＣは、カレントミラー回路ＣＭ１２とＣＭ１３とを有し、カレントミラー回路ＣＭ１２は、トランジスタＱ１とカレントミラー回路ＣＭ１３とに１：１のミラー比で接続され、前記第２カレントミラー回路ＣＭ１３は、定電流源ＣＧとカレントミラー回路ＣＭ１１の接続点と、前記第１カレントミラー回路ＣＭ１２とに１：１のミラー比で接続される。負荷電流に応じてアイドリング電流が制御される。【選択図】　　　図１
2004023555.tif 000002
【特許請求の範囲】
【請求項１】
出力素子と定電流源を所定ミラー比で接続するカレントミラー回路を含み、該出力素子と該カレントミラー回路の接続点から負荷電流を出力する出力回路において、
前記出力素子に、前記負荷電流に応じて制御したアイドリング電流を供給するアイドリング電流制御回路を有することを特徴とする出力回路。
【請求項２】
前記アイドリング電流制御回路は、第１カレントミラー回路と第２カレントミラー回路を有し、
前記第１カレントミラー回路は、前記出力素子と前記第２カレントミラー回路とに第１ミラー比で接続され、
前記第２カレントミラー回路は、前記定電流源と前記カレントミラー回路の接続点と、前記第１カレントミラー回路とに第２ミラー比で接続されることを特徴とする請求項１に記載の出力回路。
【請求項３】
前記定電流源が、第３カレントミラー回路による第３ミラー比で前記カレントミラー回路に接続されることを特徴とする請求項１に記載の出力回路。
【請求項４】
前記アイドリング電流制御回路は、第４カレントミラー回路を有し、
前記第４カレントミラー回路は、前記定電流源と前記第３カレントミラー回路の接続点と、前記出力素子とに第４ミラー比で接続されることを特徴とする請求項３に記載の出力回路。
【請求項５】
前記出力素子が、ダーリントン接続された複数のトランジスタであることを特徴とする請求項１乃至４のいずれか一項に記載の出力回路。
【請求項６】
前記出力素子が、前記ダーリントン接続トランジスタのうちの一つの第１トランジスタと第５ミラー比の第５カレントミラー回路を形成する第２トランジスタを有し、
前記第１トランジスタが、前記アイドリング電流制御回路に接続されていることを特徴とする請求項５に記載の出力回路。
【請求項７】
前記第１カレントミラー回路は、前記負荷電流が出力される前記接続点に接続された第３トランジスタを有し、
前記第３トランジスタは、前記第１カレントミラー回路の一つの第４トランジスタと第６ミラー比の第６カレントミラー回路を形成することを特徴とする請求項２又は３に記載の出力回路。
【請求項８】
前記第１カレントミラー回路は、第３トランジスタと第４トランジスタとを有し、第３トランジスタ及び第４トランジスタのベースの共通接続点に抵抗が接続され、
前記出力素子が、該共通接続点に接続され、前記第３トランジスタが、前記出力素子と前記カレントミラー回路の前記接続点に接続されることを特徴とする請求項２又は３に記載の出力回路。
【請求項９】
前記第４カレントミラー回路は、前記負荷電流が出力される前記接続点に接続された第５トランジスタを有し、
前記第５トランジスタは、前記第４カレントミラー回路の一つの第４トランジスタと第６ミラー比の第６カレントミラー回路を形成することを特徴とする請求項４に記載の出力回路。
【請求項１０】
前記第４カレントミラー回路は、第３トランジスタと第４トランジスタとを有し、第３トランジスタ及び第４トランジスタのベースの共通接続点に抵抗が接続され、
前記出力素子が、該共通接続点に接続され、前記第４トランジスタが、前記出力素子と前記カレントミラー回路の前記接続点に接続されることを特徴とする請求項４に記載の出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アンプなどの出力段に使用される出力回路に関し、特に、負荷電流に応じてアイドリング電流を制御するアイドリング電流制御機能を設けた出力回路に関する。
【０００２】
【従来の技術】
電子機器、例えば、ＣＤ、ＣＤ−Ｒなどのアクチュエータ用ドライバ、オーディオ用パワーアンプなどの電流供給能力の大きいパワードライブ回路として、種々の出力回路が使用されている。
【０００３】
従来において、この出力回路の一例として、図１３（ａ）に示すようなＡ級出力回路が使用されていた。このＡ級出力回路は、ＮＰＮ型トランジスタＱ１のエミッタから出力電圧Ｖｏｕｔが取り出される構成となっており、アイドリング電流Ｉｉｄが図示のように流れるようになっている。
【０００４】
また、図１３（ａ）のＡ級出力回路において、さらにカレントミラー回路ＣＭを付加した出力回路の例を、図１３（ｂ）に示した。同図によるＡ級出力回路では、ＮＰＮ型トランジスタＱ２及びＱ３によって、カレントミラー回路ＣＭが形成されており、ＮＰＮ型トランジスタＱ１のアイドリング電流Ｉｉｄの安定化を図っている。
【０００５】
【発明が解決しようとする課題】
アンプなどの出力段に使用されるＡ級出力回路は、基本的には、通常、図１３（ａ）及び（ｂ）に示される回路構成になっており、出力電圧ＶｏｕｔをＧＮＤレベル付近まで下げることができる。なお、図１３（ａ）及び（ｂ）に示した出力回路は、１電源の場合の例であり、２電源の場合では、負電源電圧レベル（−ＶＣＣ）付近まで下げることができる。
【０００６】
しかし、図示したＡ級出力回路では、負荷電流Ｉｏｕｔが流れていない状態においても、常に、出力トランジスタＱ１には、アイドリング電流Ｉｉｄが流れている。そのアイドリング電流Ｉｉｄは、使用する出力電流能力以上に設定しておく必要があるため、出力電流の能力を大きくしたい場合には、出力回路の消費電流が大きくなってしまうという問題点がある。
【０００７】
また、図１４に示されるように、オペアンプの出力段などに使用されるＡＢ級出力回路においては、ＮＰＮ型トランジスタＱ１とＰＮＰ型トランジスタＱ２とによりプッシュプル形式の出力増幅器が形成されており、出力電流能力を大きくしたい場合でも、アイドリング電流はそれほど大きくならないが、出力のレベルがトランジスタＱ２のベース・エミッタ間電圧ＶＢＥ分だけ高くなる。
【０００８】
そのため、図示したようなオペアンプの出力段などに使用されるＡＢ級出力回路では、出力電流能力を大きくしたい場合でもアイドリング電流をそれほど大きくしなくて済むものの、出力電圧レベルＶｏｕｔがトランジスタのベース・エミッタ間電圧ＶＢＥ分だけ高くなり、ＧＮＤレベルまで下げることができないという問題点がある。
【０００９】
したがって、本発明は、Ａ級出力回路を基本とし、出力電圧レベルをＧＮＤレベルに下げることができるという特性を活かして、出力範囲を広く取れ、しかも、アイドリング電流を小さく抑えることができるように、アイドリング電流制御機能を設けた出力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
そこで、本発明では、以上の問題点を解決することに鑑みて、出力素子と定電流源を所定ミラー比で接続するカレントミラー回路を含み、該出力素子と該カレントミラー回路の接続点から負荷電流を出力する出力回路において、前記出力素子に、前記負荷電流に応じて制御したアイドリング電流を供給するアイドリング電流制御回路を備えた。
【００１１】
そして、前記アイドリング電流制御回路は、第１カレントミラー回路と第２カレントミラー回路を有しており、前記第１カレントミラー回路が、前記出力素子と前記第２カレントミラー回路とに第１ミラー比で接続され、前記第２カレントミラー回路が、前記定電流源と前記カレントミラー回路の接続点と、前記第１カレントミラー回路とに第２ミラー比で接続されるようにした。
【００１２】
また、前記定電流源が、第３カレントミラー回路による第３ミラー比で前記カレントミラー回路に接続され、前記アイドリング電流制御回路は、第４カレントミラー回路を有し、前記第４カレントミラー回路が、前記定電流源と前記第３カレントミラー回路の接続点と、前記出力素子とに第４ミラー比で接続されるようにした。
【００１３】
前記出力回路における前記出力素子が、ダーリントン接続された複数のトランジスタからなるものとし、前記ダーリントン接続トランジスタのうちの一つの第１トランジスタと第５ミラー比の第５カレントミラー回路を形成する第２トランジスタを有し、前記第１トランジスタが、前記アイドリング電流制御回路に接続されるようにした。
【００１４】
さらに、前記第１カレントミラー回路が、前記負荷電流が出力される前記接続点に接続された第３トランジスタを有し、前記第３トランジスタが、前記第１カレントミラー回路の一つの第４トランジスタと第６ミラー比の第６カレントミラー回路を形成し、或いは、前記第１カレントミラー回路が、第３トランジスタと第４トランジスタとを有し、第３トランジスタ及び第４トランジスタのベースの共通接続点に抵抗が接続され、前記出力素子が、該共通接続点に接続され、前記第３トランジスタが、前記出力素子と前記カレントミラー回路の前記接続点に接続されるようにした。
【００１５】
また、前記第４カレントミラー回路は、前記負荷電流が出力される前記接続点に接続された第５トランジスタを有し、前記第５トランジスタが、前記第４カレントミラー回路の一つの第４トランジスタと第６ミラー比の第６カレントミラー回路を形成し、或いは、前記第４カレントミラー回路は、第３トランジスタと第４トランジスタとを有し、第３トランジスタ及び第４トランジスタのベースの共通接続点に抵抗が接続され、前記出力素子が、該共通接続点に接続され、前記第４トランジスタが、前記出力素子と前記カレントミラー回路の前記接続点に接続されることとした。
【００１６】
【発明の実施の形態】
本発明による出力回路においては、カレントミラー回路によるアドリング電流制御機能を、図１３（ｂ）に示されるＡ級出力回路に設けることにより、出力電圧レベルをＧＮＤレベルまで下げることができるとともに、アイドリング電流の抑制を行うことができるようにした。次に、その出力回路の実施形態について、第１乃至第６の場合に分けて、図１乃至図１２を参照しながら説明する。
〔第１の実施形態〕
第１の実施形態に係る出力回路の具体的回路構成を図１に示した。図１に示した出力回路は、図１３（ｂ）に示したＡ級出力回路を基本としており、出力回路は、出力素子であるＮＰＮ型トランジスタＱ１と、定電流源ＣＧと、カレントミラー回路ＣＭ１１とで形成され、定電流源ＣＧ及びカレントミラー回路ＣＭ１１からなる電流源で構成されるＡ級出力回路である。カレントミラー回路ＣＭ１１は、トランジスタＱ１のエミッタにコレクタが接続されたＮＰＮ型トランジスタＱ２と、コレクタが定電流源ＣＧに接続され、ダイオード接続されたＮＰＮ型トランジスタＱ３とで形成されている。
【００１７】
そこで、図１の出力回路では、アイドリング電流を制御するために、電源ＶＣＣとＧＮＤとの間にアイドリング電流制御回路ＩＤＣを接続した。このアイドリング電流制御回路ＩＤＣは、カレントミラー回路ＣＭ１２とカレントミラー回路ＣＭ１３からなっている。図中において、アイドリング電流制御回路ＩＤＣを破線で示した。カレントミラー回路ＣＭ１２は、ＰＮＰ型トランジスタＱ４及びＱ５で形成されている。各々のトランジスタのエミッタは、電源ＶＣＣに接続され、ダイオード接続されたトランジスタＱ５のコレクタは、トランジスタＱ１のコレクタに接続される。
【００１８】
一方、カレントミラー回路ＣＭ１３は、ＮＰＮ型トランジスタＱ６及びＱ７で形成され、ダイオード接続されたトランジスタＱ７のコレクタには、カレントミラー回路ＣＭ１２のトランジスタＱ４のコレクタが接続され、そして、トランジスタＱ６のコレクタは、カレントミラー回路ＣＭ１１のトランジスタＱ３のコレクタと定電流源ＣＧに接続される。
【００１９】
ここで、図１の出力回路においては、カレントミラー回路ＣＭ１１のミラー比を１：Ｎに、そして、カレントミラー回路ＣＭ１２及びＣＭ１３のミラー比を１：１に設定している。しかし、各々のミラー比は、一設定例を示したものであり、ミラー比の設定は特に限定されたものではない。
【００２０】
また、図示した各カレントミラー回路の回路構成は、基本構成を例示したものであり、カレントミラー電流が供給されるものであればよく、その回路構成は、特に限定されない。また、図では、バイポーラトランジスタを用いているが、ＭＯＳトランジスタでも実施することができる。さらに、図１では、単電源の場合の回路図で示したが、２電源の場合にも、適用することができる。
【００２１】
以上のように回路構成された図１の出力回路には、ＰＮＰ型カレントミラー回路ＣＭ１２と、ＮＰＮ型カレントミラーＣＭ１３とからなるアイドリング電流制御回路が設けられることにより、このアイドリング電流制御回路ＩＤＣは、トランジスタＱ１に流れる電流が大きくなると、カレントミラー回路ＣＭ１１の電流値を小さくするように動作する。
【００２２】
このアイドリング電流制御回路ＩＤＣが、アイドリング電流を抑制する動作について説明する。
【００２３】
先ず、図１において、トランジスタＱ１に流れる電流をＩ１とする。そうすると、カレントミラー回路ＣＭ１２及びＣＭ３には、各々Ｉ１の電流が流れる。
【００２４】
よって、カレントミラー回路ＣＭ１１のトランジスタＱ３の電流は、Ｉ０−Ｉ１となる。ここで、トランジスタＱ２に流れる電流をＩ２とすると、カレントミラー回路ＣＭ１１のミラー比が１：Ｎであるので、電流Ｉ２は、Ｉ２＝Ｎ（Ｉ０−Ｉ１）となる。
【００２５】
出力電流をＩｏｕｔとすると、Ｉ１＝Ｉ２−Ｉｏｕｔであるので、電流Ｉ１は、Ｉ１＝Ｎ（Ｉ０−Ｉ１）−Ｉｏｕｔとなる。したがって、
Ｉ１＝（Ｎ・Ｉ０−Ｉｏｕｔ）／（Ｎ＋１）・・・（式１）
となり、Ｉｏｕｔに応じてＩ１が変化することが分かる。そして、出力電流Ｉｏｕｔが、Ｉｏｕｔ＝０である場合には、アイドリング電流ＩｉｄをＮ／（Ｎ＋１）に減らすことができる。
【００２６】
今、カレントミラー回路ＣＭ１１のミラー比を１：１０に、電流Ｉ０を、Ｉ０＝０．１（ｍＡ）に設定すると、式１より、Ｉｏｕｔ＝０として、アイドリング電流Ｉｉｄ（電流Ｉ１）は、
2004023555.tif 000003
となり、最大シンク電流（電流Ｉ２の最大値）は、（式１）において、Ｉ１＝０として、Ｉｏｕｔ＝Ｎ・Ｉ０＝１０×０．１＝１（ｍＡ）となる。
【００２７】
すなわち、アイドリング電流制御回路ＩＤＣは、負荷電流Ｉｏｕｔが増加し、電流Ｉ１が減少する場合には、電流Ｉ２を増加させ、出力電流能力をアップさせるように動作するものである。
【００２８】
このように、本実施形態による出力回路によれば、出力電流が大きく、アイドリング電流を小さく抑制したＡ級出力回路を、簡素な回路で実現することができる。
【００２９】
図１では、出力素子であるトランジスタＱ１がＮＰＮ型の場合を示したが、トランジスタＱ１をＰＮＰ型としたＡ級出力回路について、図２に示した。
【００３０】
出力回路のトランジスタＱ１がＮＰＮ型からＰＮＰ型に変更されたことにより、図１の出力回路におけるカレントミラー回路ＣＭ１１乃至ＣＭ１３が供給する電流の向きが反対になり、図２の出力回路では、カレントミラー回路ＣＭ１１とカレントミラー回路ＣＭ１３が、電源ＶＣＣ側に接続され、そして、カレントミラー回路ＣＭ２が、ＧＮＤ側に接続されることになる。これらの接続に対応して、カレントミラー回路を形成する各トランジスタの極性が、図１の各トランジスタの極性と反対に置き換えられている。
【００３１】
図１の出力回路では、出力電圧レベルをＧＮＤレベルまで下げられるというものであったが、図２の出力回路では、トランジスタＱ１の極性がＰＮＰ型に変更されたことにより、出力電圧レベルは、反対に、電源ＶＣＣの電圧レベルまで近づけることができるという特徴を有することになる。
【００３２】
図２の出力回路でも、カレントミラー回路ＣＭ１２とＣＭ１３とにより、アイドリング電流制御回路ＩＤＣを形成しており、図１の出力回路におけるアイドリング電流制御回路ＩＤＣとは、その極性が反対であるが、その回路動作は、図１の出力回路の場合と同様である。そのため、ここでは、その回路動作の説明を省略する。
【００３３】
ところで、図１及び図２の出力回路では、出力素子となっているトランジスタＱ１に、ＮＰＮ型又はＰＮＰ型のトランジスタ１石を使用した場合の回路構成を示している。そこで、出力回路として出力電流能力を大きくしたい場合がある。その出力電流能力増大を図った出力回路を図３に示した。図３の出力回路は、図１に示したＡ級出力回路を基本として出力電流能力を増大させた回路構成の場合である。
【００３４】
この出力電流能力増大の手段として、ダーリントン接続した２つのトランジスタを使用し、出力回路の出力素子を構成した。図３の回路例では、２つのトランジスタを使用したが、さらに多段のダーリントン接続を使用できる。図３の出力回路では、出力素子をＮＰＮ型トランジスタとしているので、２つのＮＰＮ型トランジスタＱ１及びＱ８がダーリントン接続されている。
【００３５】
このようなダーリントン接続された出力素子を出力回路に使用すると、出力回路の出力電圧Ｖｏｕｔのハイ（Ｈ）レベルは、図１の出力回路に比べて、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥの分だけ低くなってしまう。
【００３６】
すなわち、電源電圧をＶＣＣと、トランジスタＱ２のコレクタ・エミッタ間飽和電圧をＶＣＥｓａｔすると、図１の出力回路における出力電圧ＶｏｕｔのＨレベル（ＶＯＨ）は、ＶＯＨ＝ＶＣＣ−ＶＢＥ＋ＶＣＥｓａｔとなるが、図３の出力回路では、出力回路の出力電圧ＶｏｕｔにおけるＨレベル（ＶＯＨ）は、
ＶＯＨ＝ＶＣＣ−２×ＶＢＥ＋ＶＣＥｓａｔとなる。
【００３７】
なお、図３の出力回路に接続されたアイドル電流制御回路ＩＤＣの動作は、図１に示したアイドリング電流制御回路ＩＤＣと同様であるので、その動作に関する説明を省略するが、アイドリング電流制御回路ＩＤＣは、負荷電流Ｉｏｕｔが増加し、電流Ｉ１が減少する場合には、電流Ｉ２を増加させ、出力電流能力をアップさせるように動作するものである。
〔第２の実施形態〕
第１の実施形態では、出力素子であるＮＰＮ型トランジスタＱ１と、定電流源ＣＧと、カレントミラー回路ＣＭ１１とで形成され、定電流源ＣＧ及びカレントミラー回路ＣＭ１１からなる電流源で構成して、アイドリング電流制御回路ＩＤＣを接続することにより、出力電流が大きく、アイドリング電流を小さく抑制したＡ級出力回路を実現した。
【００３８】
そこで、第２の実施形態による出力回路では、出力素子であるＮＰＮ型トランジスタＱ１と、定電流源ＣＧ、カレントミラー回路ＣＭ２１及びＣＭ２３からなる電流源とで構成し、カレントミラー回路ＣＭ２２からなるアイドリング電流制御回路ＩＤＣを接続した回路構成のＡ級出力回路とした。このアイドリング電流制御回路ＩＤＣが、トランジスタＱ１に流れる電流Ｉ１が大きくなると、カレントミラー回路ＣＭ２１、ＣＭ２３の電流値を小さくするように動作するようにした。
【００３９】
図４は、第２の実施形態に係る出力回路の回路構成を示しており、該出力回路の出力素子であるトランジスタＱ１にＮＰＮ型のトランジスタを使用した場合を示している。
【００４０】
図１に示した第１の実施形態の出力回路では、アイドリング電流制御回路ＩＤＣが、カレントミラー回路ＣＭ２及びＣＭ１３で形成されたが、図４の出力回路におけるアイドリング電流制御回路ＩＤＣは、カレントミラー回路ＣＭ２２によって形成されている。図４のアイドリング電流制御回路ＩＤＣを形成するカレントミラー回路ＣＭ２２は、トランジスタＱ１と電源ＶＣＣとの間に接続され、２つのＰＮＰ型トランジスタＱ４とＱ５からなっている。
【００４１】
カレントミラー回路ＣＭ２２に関して、ダイオード接続されたトランジスタＱ５のエミッタが、電源ＶＣＣに、そして、そのベースとコレクタが、トランジスタＱ１のコレクタに各々接続される。また、トランジスタＱ４のエミッタが、電源ＶＣＣに、そして、そのコレクタが、定電流源ＣＧに各々接続され、トランジスタＱ１に流れる電流がトランジスタＱ５に流れ、そのミラー電流が定電流源ＣＧに供給されるようになっている。
【００４２】
図４において、カレントミラー回路ＣＭ２１のミラー比は、１：Ｎに、カレントミラー回路ＣＭ２２とＣＭ２３のミラー比は、１：１に設定されているが、各ミラー比の設定は、例示であり、特に限定されるものではない。また、カレントミラー回路の回路構成は、もっとも単純な構成を示したものであり、その回路構成も、特に限定されるものではない。また、図４では、バイポーラトランジスタを使用したが、ＭＯＳトランジスタを用いてもよい。さらに、同図では、単電源の場合の回路例を示したが、２電源の場合にも適用できる。
【００４３】
図４において、トランジスタＱ１に流れる電流をＩ１とすると、カレントミラー回路ＣＭ２２には、ミラー電流Ｉ１が流れる。よって、定電流源ＣＧの定電流をＩ０とすれば、カレントミラー回路ＣＭ２３のミラー電流は、電流Ｉ０−Ｉ１となり、カレントミラーＣＭ２１のトランジスタＱ２に流れる電流Ｉ２は、Ｉ２＝Ｎ（Ｉ０−Ｉ１）となる。ここで、出力電流をＩｏｕｔとすると、トランジスタＱ１に流れる電流Ｉ１は、Ｉ１＝Ｉ２−Ｉｏｕｔであるから、Ｉ１＝Ｎ（Ｉ０−Ｉ１）−Ｉｏｕｔとなる。したがって、電流Ｉ１は、
Ｉ１＝（Ｎ・Ｉ０−Ｉｏｕｔ）／（Ｎ＋１）・‥（式２）
となり、出力電流Ｉｏｕｔに応じて、トランジスタＱ１に流れる電流Ｉ１が変化することが分かり、アイドリング電流Ｉｉｄおよび最大シンク電流（電流Ｉ２の最大値）について見ると、第１の実施形態に係る出力回路の場合と同様に、アイドリング電流Ｉｉｄ＝Ｎ・Ｉ０／（Ｎ＋１）となり、最大シンク電流＝Ｎ・Ｉ０となる。
【００４４】
すなわち、アイドリング電流制御回路ＩＤＣは、負荷電流Ｉｏｕｔが増加し、トランジスタＱ１に流れる電流Ｉ１が減少すると、トランジスタＱ２に流れる電流Ｉ２を増加させ、出力電流能力をアップさせるように動作する。
【００４５】
このように、本実施形態による出力回路を用いれば、出力電流が大きく、アイドリング電流が小さいＡ級出力回路を簡素な回路で実現することができる。
【００４６】
これまで説明してきた図４の出力回路では、出力素子であるトランジスタＱ１にＮＰＮ型のものを使用したが、このトランジスタＱ１にＰＮＰ型トランジスタを用いたＡ級出力回路の場合について、図５に示した。
【００４７】
出力回路のトランジスタＱ１がＮＰＮ型からＰＮＰ型に変更されたことにより、図４の出力回路におけるカレントミラー回路ＣＭ２１乃至ＣＭ２３が供給する電流の向きが反対になる。図５の出力回路では、カレントミラー回路ＣＭ２１が、電源ＶＣＣ側に接続され、そして、カレントミラー回路ＣＭ２２とＣＭ２３とが、ＧＮＤ側に接続されることになる。これらの接続に対応して、カレントミラー回路を形成する各トランジスタの極性が、図４の各トランジスタの極性と反対に置き換えられている。
【００４８】
図５の出力回路でも、カレントミラー回路ＣＭ２２により、アイドリング電流制御回路ＩＤＣが形成されており、図４の出力回路におけるアイドリング電流制御回路ＩＤＣとは、その極性が反対であるが、その回路動作は、図４の出力回路の場合と同様である。そのため、ここでは、その回路動作の説明を省略する。
【００４９】
ところで、図４及び図５の出力回路では、出力素子となっているトランジスタＱ１に、ＮＰＮ型又はＰＮＰ型のトランジスタ１石を使用した場合の回路構成を示している。そこで、出力回路として出力電流能力を大きくしたい場合がある。その出力電流能力増大を図った出力回路を図６に示した。図６の出力回路は、図４に示したＡ級出力回路を基本として出力電流能力を増大させた回路構成の場合である。
【００５０】
この出力電流能力増大の手段として、図３の出力回路の場合と同様に、ダーリントン接続した２つのトランジスタを出力素子に使用している。図６の回路例では、２つのトランジスタを使用したが、さらに多段のダーリントン接続を使用できる。図６の出力回路では、出力素子をＮＰＮ型トランジスタとしているので、２つのＮＰＮ型トランジスタＱ１及びＱ８がダーリントン接続されている。
【００５１】
このようなダーリントン接続された出力素子を出力回路に使用すると、図３の出力回路による動作原理と同様であり、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥの分だけ低くなり、出力回路の出力電圧ＶｏｕｔにおけるＨレベル（ＶＯＨ）は、ＶＯＨ＝ＶＣＣ−２×ＶＢＥ＋ＶＣＥｓａｔとなる。
【００５２】
なお、図６の出力回路に接続されたアイドル電流制御回路ＩＤＣの動作は、図４に示したアイドル電流制御回路ＩＤＣと同様であるので、その動作に関する説明を省略するが、アイドリング電流制御回路ＩＤＣは、負荷電流Ｉｏｕｔが増加し、電流Ｉ１が減少する場合には、電流Ｉ２を増加させ、出力電流能力をアップさせるように動作するものである。
〔第３の実施形態〕
第１及び第２の実施形態の出力回路において、出力電流能力増大のための手段として、ＮＰＮ型又はＰＮＰ型の複数のトランジスタによるダーリントン接続した出力素子を使用している。
【００５３】
そこで、第３の実施形態では、ダーリントン接続された出力素子において、カレントミラー回路を形成するトランジスタ１個をさらに接続し、アイドリング電流制御機能を有する出力回路とした。トランジスタＱ１ａのコレクタをトランジスタＱ８に接続し、トランジスタＱ１のコレクタをアイドリング電流制御回路ＩＤＣに接続した出力回路とした。
【００５４】
図７は、図３に示した出力回路における問題点を解決する回路構成を示している。この出力回路の基本は、図３の出力回路の回路構成と同様であるが、図３の出力回路では、ダーリントン接続した出力素子のコレクタがカレントミラー回路ＣＭ１２に接続されていたのに対し、図７の出力回路では、トランジスタＱ１と並列に接続されたＮＰＮ型トランジスタＱ１ａが付加され、該トランジスタＱ１ａのコレクタが、カレントミラー回路ＣＭ３２に接続され、ダーリントン接続の出力素子のコレクタは、電源ＶＣＣに接続されていることが特徴である。
【００５５】
図７において、トランジスタＱ１とトランジスタＱ１ａとによりカレントミラー回路が形成され、このカレントミラー回路のミラー比は、１：ａに設定されている。カレントミラーＣＭ３１のミラー比は、１：Ｎに、カレントミラーＣＭ３２、ＣＭ３３のミラー比は、１：１になっている。ただ、各ミラー比の設定は、特に限定されるものでない。また、カレントミラー回路の回路構成は、もっとも単純な構成になっているが、その回路構成も、特に限定されない。また、バイポーラトランジスタを用いたが、ＭＯＳトランジスタを用いてもよい。さらに、図７は、単電源の場合の回路図であるが、２電源の場合にも適用できる。
【００５６】
図７において、トランジスタＱ１に流れる電流をＩ１とすると、トランジスタＱ１ａには、ａ・Ｉ１の電流が、そして、カレントミラーＣＭ３２、ＣＭ３３には、Ｉ１のミラー電流が流れる。
【００５７】
よって、カレントミラーＣＭ３１のトランジスタＱ３に流れる電流は、Ｉ０−Ｉ１となり、トランジスタＱ２に流れる電流Ｉ２は、Ｉ２＝Ｎ（Ｉ０−Ｉ１）となる。ここで、出力電流をＩｏｕｔとすると、
Ｉ２＝Ｉ１ａ＋Ｉ１＋Ｉｏｕｔ＝Ｉ１（ａ＋１）＋Ｉｏｕｔであるから、
Ｎ（Ｉ０−Ｉ１）＝Ｉ１（ａ＋１）＋Ｉｏｕｔより、トランジスタＱ１に流れる電流Ｉ１は、
Ｉ１＝（Ｎ・Ｉ０−Ｉｏｕｔ）／（Ｎ＋ａ＋１）…（式３）
となり、出力電流Ｉｏｕｔに応じて、トランジスタＱ１に流れる電流Ｉ１が変化することが分かる。
【００５８】
今、トランジスタＱ１とトランジスタＱ１ａとのミラー比を、１：２に、カレントミラー回路ＣＭ３１のミラー比を、１：１０に、そして、定電流Ｉ０を、Ｉ０＝０．１（ｍＡ）に設定すると、出力電流ＩｏｕｔをＩｏｕｔ＝０として、式３より、電流Ｉ１は、
Ｉ１＝Ｎ・Ｉ０／（Ｎ＋ａ＋１）
となり、アイドリング電流Ｉｉｄは、
Ｉｉｄ＝（ａ＋１）Ｉ１
＝（ａ＋１）・Ｎ・Ｉ０／（Ｎ＋ａ＋１）
＝（２十１）×１０×０．１／（１０＋２＋１）＝２３１（μＡ）
となる。
【００５９】
そして、最大シンク電流（電流Ｉ２の最大値）は、（式３）において、Ｉ１＝０として、
Ｉｏｕｔ＝Ｎ・Ｉ０＝１０×０．１＝１（ｍＡ）
となる。
【００６０】
尚、図７は、出力素子がＮＰＮ型トランジスタの場合であるが、ＰＮＰ型トランジスタを出力素子とした場合にも適用できる。この場合には、トランジスタＱ１ａは、トランジスタＱ１とともにカレントミラー回路を形成することになるので、その極性は、トランジスタＱ１と同じものとする。
【００６１】
以上のように、本実施形態による出力回路によれば、アイドリング電流制御回路ＩＤＣは、負荷電流Ｉｏｕｔが増加し、電流Ｉ１が減少する場合には、電流Ｉ２を増加させ、出力電流能力をアップさせるように動作するものであり、出力電流が大きく、アイドリング電流を小さく抑制したＡ級出力回路を、簡素な回路で実現することができる。
〔第４の実施形態〕
次に、第３の実施形態の出力回路において、トランジスタＱ１とカレントミラー回路を形成するトランジスタを１個付加した手法と同様にして、第４の実施形態では、図６に示した出力回路におけるダーリントン接続された出力素子において、トランジスタＱ１とカレントミラー回路を形成するトランジスタＱ１ａを新たに設け、トランジスタＱ１ａのコレクタをアイドリング電流制御回路ＩＤＣにおけるカレントミラー回路ＣＭ４２のトランジスタＱ５のコレクタに接続したことを特徴とする。
【００６２】
ダーリントン接続された出力素子のコレクタは、図６の出力回路では、アイドリング電流制御回路ＩＤＣとなっているカレントミラー回路ＣＭ２２に接続されているのに対し、図８の出力回路では、トランジスタＱ１のコレクタのみが接続され、トランジスタＱ８とＱ１ａのコレクタは、電源ＶＣＣに接続されていることが異なっている。なお、図８では、出力素子がＮＰＮ型トランジスタの場合であるが、これをＰＮＰ型トランジスタとした場合にも、適用できる。
【００６３】
図８において、トランジスタＱ１とＱ１ａとのミラー比を、１：ａに、カレントミラー回路ＣＭ４１のミラー比は、１：Ｎに、そして、カレントミラー回路ＣＭ４２、Ｍ４３のミラー比は、１：１に設定されているが、各ミラー比の設定は、特に限定されたものでない。また、カレントミラー回路の回路構成は、もっとも単純な構成になっているが、その構成も、特に限定されるものではなく、バイポーラトランジスタに代えて、ＭＯＳトランジスタを用いてもよい。さらに、図では、単電源の場合の回路図が示されているが、２電源の場合にも適用できるものである。
【００６４】
図８において、トランジスタＱ１を流れる電流をＩ１とすると、トランジスタＱ１ａには、電流＝ａ・Ｉ１が、そして、カレントミラー回路ＣＭ４２には、Ｉ１の電流が流れることになる。
【００６５】
よって、カレントミラー回路ＣＭ４３の電流は、Ｉ０−１１となり、カレントミラーＣＭ４１のＱ３の電流Ｉ２は、Ｉ２＝Ｎ（Ｉ０−Ｉ１）となる。また、出力電流をＩｏｕｔとすると、
Ｉ２＝Ｉ１ａ＋Ｉ１＋Ｉｏｕｔ＝Ｉ１（ａ＋１）＋Ｉｏｕｔ
であるから、Ｎ（Ｉ０−Ｉ１）＝Ｉ１（ａ＋１）＋Ｉｏｕｔより、
Ｉ１＝（Ｎ＊Ｉ０−Ｉｏｕｔ）／（Ｎ＋ａ＋１）・・・（式３）
となり、出力電流Ｉｏｕｔに応じて、トランジスタＱ１に流れる電流Ｉ１が変化し、アイドリング電流Ｉｉｄ及び最大シンク電流は、図７の出力回路の場合と同様に、アイドリング電流Ｉｉｄは、
Ｉｉｄ＝（ａ＋１）Ｉ１＝（ａ＋１）・Ｎ・Ｉ０／（Ｎ＋ａ＋１）、
となり、最大シンク電流＝Ｎ・Ｉ０となる。
【００６６】
以上のような回路構成とした出力回路によれば、アイドリング電流制御回路ＩＤＣは、負荷電流Ｉｏｕｔが増加し、電流Ｉ１が減少する場合には、電流Ｉ２を増加させ、出力電流能力をアップさせるように動作するものであり、出力電流が大きく、アイドリング電流を小さく抑制したＡ級出力回路を、簡素な回路で実現することができる。
〔第５の実施形態〕
第５の実施形態では、ＰＮＰ型トランジスタを出力素子とする図２の出力回路の回路構成を基本とし、該出力素子に関して、コレクタが、出力素子であるトランジスタＱ１のエミッタに、そして、ベースをトランジスタＱ１のコレクタに接続したＮＰＮ型トランジスタＱ９を新たに接続することにより、出力電流能力を向上させた出力回路とした。トランジスタＱ４とトランジスタＱ５とによりカレントミラー回路ＣＭ５２を形成するとともに、トランジスタＱ９がさらに接続されることにより、トランジスタＱ４と、トランジスタＱ５と、トランジスタＱ９とによりカレントミラー回路ＣＭ５４を形成している。
【００６７】
図９に、第５の実施形態に係る出力回路の回路例を示した。図９において、カレントミラー回路ＣＭ５１、ＣＭ５２、ＣＭ５３、ＣＭ５４の各ミラー比は、図２の場合と同様に設定され、トランジスタＱ４又はＱ５とトランジスタＱ９とのミラー比を、１：ｃに設定されている。なお、各ミラー比は、特にこれに限定されるものでない。
【００６８】
また、カレントミラー回路の回路構成は、もっとも単純な構成になっているが、その回路構成も特に限定されない。また、バイポーラトランジスタに限られず、ＭＯＳトランジスタを用いてもよい。また、図９は、単電源の場合の回路図であるが、２電源の場合にも適用できる。
【００６９】
図９において、トランジスタＱ９に流れる電流は、ｃ・Ｉ１とすると、トランジスタＱ４及びカレントミラーＣＭ５３には、Ｉ１の電流が流れる。
【００７０】
よって、カレントミラー回路ＣＭ５１の電流は、Ｉ０−Ｉ１となり、カレントミラー回路ＣＭ５１のトランジスタＱ２の電流Ｉ２は、Ｉ２＝Ｎ（Ｉ０−Ｉ１）となる。また、出力電流をＩｏｕｔとし、トランジスタＱ１に流れる電流を無視すると、Ｉ２＝ｃ・Ｉ１＋Ｉｏｕｔであるから、Ｎ・（Ｉ０−Ｉ１）＝ｃ・Ｉ１＋Ｉｏｕｔより、電流Ｉ１は、
Ｉ１＝（Ｎ・Ｉ０−Ｉｏｕｔ）／（Ｎ＋ｃ）
となり、出力電流Ｉｏｕｔに応じて、トランジスタＱ１に流れる電流Ｉ１が変化することが分かり、アイドリング電流Ｉｉｄ及び最大シンク電流は、アイドリング電流Ｉｉｄ＝ｃ・Ｉ１＝ｃ・Ｎ・Ｉ０／（Ｎ＋ｃ）、最大シンク電流＝Ｎ・Ｉ０となる。
【００７１】
図９に示した出力回路では、新たに付加したＮＰＮトランジスタＱ９が、トランジスタＱ４とＱ５とでカレントミラー回路ＣＭ５４を形成した。そこで、当該出力回路の出力素子がＰＮＰ型トランジスタであり、付加されたトランジスタＱ９がＮＰＮ型であることに着目し、図１０に示されるように、出力素子であるＰＮＰ型トランジスタの出力電流能力を高めるため、カレントミラー回路においてダイオード接続されたトランジスタＱ５の代わりに、トランジスタＱ１のコレクタとＧＮＤとの間に抵抗Ｒを接続した。抵抗Ｒは、ＮＰＮ型トランジスタＱ４とＮＰＮ型トランジスタＱ９のベースの共通接続点に接続され、この共通接続点には、出力素子であるＰＮＰ型トランジスタＱ１のコレクタが接続されている。
【００７２】
トランジスタＱ４とトランジスタＱ９とでカレントミラー回路ＣＭ５５を形成するようにし、そのミラー比を、１：ｃに設定した。図１０の出力回路においても、抵抗Ｒに置き換えられている以外は、図９の出力回路と同様であり、アイドリング電流制御回路ＩＤＣの動作も、図９の出力回路と同様である。
【００７３】
以上のように、本実施形態による出力回路によれば、ＮＰＮ型トランジスタを出力素子に接続したことにより出力電流能力を向上でき、アイドリング電流を小さく抑制したＡ級出力回路を、簡素な回路で実現することができる。
〔第６の実施形態〕
第６の実施形態による出力回路では、ＰＮＰ型トランジスタを出力素子とする図５の出力回路の回路構成を基本とし、図１１に示されるように、コレクタが出力素子であるトランジスタＱ１のエミッタに、そして、ベースがトランジスタＱ１のコレクタに接続されたＮＰＮ型トランジスタＱ９を新たに設けることにより、出力電流能力を向上させた。
【００７４】
図１１においては、トランジスタＱ４とトランジスタＱ５とによりカレントミラー回路ＣＭ６２を形成するとともに、トランジスタＱ４、トランジスタＱ５と、トランジスタＱ９とで、カレントミラー回路ＣＭ６４を形成しており、トランジスタＱ４又はＱ５とトランジスタＱ９とのミラー比は、１：ｃに設定されている。アイドリング電流制御回路は、トランジスタＱ４とトランジスタＱ５とによるミラー比が１：１であるカレントミラー回路ＣＭ６２による。
【００７５】
カレントミラー回路ＣＭ６１乃至ＣＭ６４の各ミラー比は、特に、これらに限定されるものではない。また、カレントミラー回路の回路構成は、もっとも単純な構成になっているが、その回路構成も、特に、これに限定されるものでない。また、バイポーラトランジスタの代わりに、ＭＯＳトランジスタを用いてもよい。また、図では、単電源の場合の回路図を示しているが、２電源の場合にも適用できる。
【００７６】
図１１に示した出力回路では、出力素子の出力電流能力向上のために、新たに出力素子のトランジスタとは反対極性のＮＰＮ型トランジスタを設けたものであり、該出力回路は、図９の出力回路の場合と同様の原理で動作するものである。また、図１２に示すように、図１０に示した出力回路と同様に、カレントミラー回路ＣＭ６４におけるダイオード接続されたトランジスタＱ５の代わりに、抵抗Ｒを接続しても、初期の目的を達成できるものである。
【００７７】
このように、本実施形態による出力回路によれば、ＮＰＮ型トランジスタを出力素子に接続したことにより出力電流能力を向上でき、アイドリング電流を小さく抑制したＡ級出力回路を、簡素な回路で実現することができる。
【００７８】
【発明の効果】
以上のように、本発明の出力回路では、出力素子に流れる負荷電流に応じてアイドリング電流を制御するようにしたので、Ａ級回路出力における出力電圧をＧＮＤレベル或いは負電源電圧レベル付近まで下げることができることを活かしつつ、負荷電流が流れていない状態におけるアイドリング電流を低く抑えることにより、出力電流能力を増大させることができる。
【図面の簡単な説明】
【図１】第１の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の回路構成を示す図である。
【図２】第１の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の他の回路構成を示す図である。
【図３】第１の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の変形回路構成を示す図である。
【図４】第２の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の回路構成を示す図である。
【図５】第２第１の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の他の回路構成を示す図である。
【図６】第２の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の変形回路構成を示す図である。
【図７】第３の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の回路構成を示す図である。
【図８】第４の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の回路構成を示す図である。
【図９】第５の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の回路構成を示す図である。
【図１０】第５の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の他の回路構成を示す図である。
【図１１】第６の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の回路構成を示す図である。
【図１２】第６の実施形態によるアイドリング電流制御回路を備えたＡ級出力回路の変形回路構成を示す図である。
【図１３】従来技術によるＡ級出力回路の回路構成の例を示す図である。
【図１４】従来技術によるＡＢ級出力回路の回路構成の例を示す図である。
【符号の説明】
ＣＧ…定電流源
ＣＭ、ＣＭ１１〜ＣＭ６５…カレントミラー回路
ＩＤＣ…アイドリング電流制御回路
Ｑ１〜Ｑ９、Ｑ１ａ…トランジスタ
Ｒ…抵抗
【図１】
2004023555.tif 000004
【図２】
2004023555.tif 000005
【図３】
2004023555.tif 000006
【図４】
2004023555.tif 000007
【図５】
2004023555.tif 000008
【図６】
2004023555.tif 000009
【図７】
2004023555.tif 000010
【図８】
2004023555.tif 000011
【図９】
2004023555.tif 000012
【図１０】
2004023555.tif 000013
【図１１】
2004023555.tif 000014
【図１２】
2004023555.tif 000015
【図１３】
2004023555.tif 000016
【図１４】
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