(57)【要約】【課題】任意のデータフレームで同期を取ることが可能であり、かつ、高速で動作可能なクロック抽出回路を提供する。【解決手段】シフトレジスタ１１に所定のデータパターンをロードし、パラレル出力のポート８をシリアル入力ポートに帰還してデータをシフトさせ、ポート８の出力をもって、未同期のクロックＣＫとする。シフトレジスタ１２には、マンチェスターコードを構成するデータを、本回路を作動するＣＰ８でサンプリングして格納する。シフトレジスタ１２内のデータパターンが、マンチェスターコードの「０１」と関連して、かつ、前記所定のデータパターンと関連して、ＣＫをマンチェスターコードに同期させるデータパターンになったとき、シフトレジスタ１１に前記所定のデータパターンをロードして、同期をとる。さらに、マンチェスターコードの「０」に対応して、マンチェスターコードとＣＫの１ビットに対応する位相ずれを補正する機能も有する。【選択図】　図１
2004023234.tif 000002
【特許請求の範囲】
【請求項１】
マンチェスターコードが「０」から「１」に変化したところで、シフトレジスタを用いたクロック生成手段が生成した未同期クロックの引き込みを行い、前記マンチェスターコードと前記クロックの同期をとるクロック抽出回路であって、
マンチェスターコードの１ビットの伝送時間とクロック抽出回路を作動する作動クロックの１周期の時間の比に等しいビット数を有する第１のシフトレジスタに、イニシャル時、第１のデータパターンをロードして、その後、前記第１のシフトレジスタをシフト状態に切り替え、前記第１のシフトレジスタのパラレル出力ポートの最後尾のポートを、前記第１のシフトレジスタのシリアル入力ポートに帰還させることにより、前記第１のデータパターンを循環させ、前記パラレル出力ポートの最後尾のポートの出力から、マンチェスターコードの１ビットの伝送時間と同じ長さの時間周期を有する未同期のクロックを生成するクロック生成手段と、
シリアル入力ポートからマンチェスターコードを構成するデータを受信し、クロック抽出回路を作動する作動クロックの１周期の時間で、前記マンチェスターコードを構成するデータをサンプリングして、前記マンチェスターコードの１ビットの伝送時間とクロック抽出回路を作動する作動クロックの１周期の時間の比に等しいビット数の最新のデータを格納する第２のシフトレジスタを有するデータ受信手段と、
前記第２のシフトレジスタのパラレル出力ポートからの出力を入力とし、前記第２のシフトレジスタ内の前記ビット数のデータパターンが、マンチェスターコードが「０」から「１」に変化したことと関連して、かつ、前記第１のシフトレジスタに、イニシャル時、ロードされた前記第１のデータパターンと関連して、前記マンチェスターコードと前記クロックの同期をとるように一義的に求められる第２のデータパターンになったとき、前記第１のシフトレジスタをシフト状態からロード状態に切り替え、前記第１のシフトレジスタに前記第１のデータパターンをロードし、その後、前記第１のシフトレジスタをシフト状態に戻す論理ゲート手段を有するクロック抽出回路。
【請求項２】
マンチェスターコードが「０」のところで、シフトレジスタを用いたクロック生成手段によって生成され、マンチェスターコードとの同期がわずかにはずれたクロックの位相補正を行い、前記マンチェスターコードと前記クロックの同期を回復するクロック抽出回路であって、
マンチェスターコードの１ビットの伝送時間とクロック抽出回路を作動する作動クロックの１周期の時間の比に等しいビット数を有する第１のシフトレジスタに、イニシャル時、第１のデータパターンをロードして、その後、前記第１のシフトレジスタをシフト状態に切り替え、前記第１のシフトレジスタのパラレル出力ポートの最後尾のポートを、前記第１のシフトレジスタのシリアル入力ポートに帰還させることにより、前記第１のデータパターンを循環させ、前記パラレル出力ポートの最後尾のポートの出力から、マンチェスターコードの１ビットの伝送時間と同じ長さの時間周期を有するクロックを生成するクロック生成手段と、
シリアル入力ポートからマンチェスターコードを構成するデータを受信し、クロック抽出回路を作動する作動クロックの１周期の時間で、前記マンチェスターコードを構成するデータをサンプリングして、前記マンチェスターコードの１ビットの伝送時間とクロック抽出回路を作動する作動クロックの１周期の時間の比に等しいビット数の最新のデータを格納する第２のシフトレジスタを有するデータ受信手段と、
前記第２のシフトレジスタのパラレル出力ポートからの出力と、前記第１のシフトレジスタのパラレル出力ポートの一部からの出力を入力とし、前記第２のシフトレジスタ内の前記ビット数のデータパターンが、マンチェスターコードの「０」に対応する第２のデータパターンになり、かつ、前記第１のシフトレジスタ内の前記ビット数のデータパターンが、マンチェスターコードの「０」に対応する前記第２のデータパターンと同期する第３のデータパターンから、前記第１のシフトレジスタのデータにして１ビット分ずれたデータパターンになったとき、前記第１のシフトレジスタをシフト状態からロード状態に切り替え、前記第１のシフトレジスタに前記第３のデータパターンをロードし、その後、前記第１のシフトレジスタをシフト状態に戻す論理ゲート手段を有するクロック抽出回路。
【請求項３】
マンチェスターコードが「０」から「１」に変化したところで、シフトレジスタを用いたクロック生成手段が生成した未同期クロックの引き込みを行い、前記マンチェスターコードと前記クロックの同期をとり、マンチェスターコードが「０」のところで、前記マンチェスターコードとの同期がわずかにはずれた前記クロックの位相補正を行い、前記マンチェスターコードと前記クロックの同期を回復するクロック抽出回路であって、
マンチェスターコードの１ビットの伝送時間とクロック抽出回路を作動する作動クロックの１周期の時間の比に等しいビット数を有する第１のシフトレジスタに、イニシャル時、第１のデータパターンをロードして、その後、前記第１のシフトレジスタをシフト状態に切り替え、前記第１のシフトレジスタのパラレル出力ポートの最後尾のポートを、前記第１のシフトレジスタのシリアル入力ポートに帰還させることにより、前記第１のデータパターンを循環させ、前記パラレル出力ポートの最後尾のポートの出力から、マンチェスターコードの１ビットの伝送時間と同じ長さの時間周期を有する未同期のクロックを生成するクロック生成手段と、
シリアル入力ポートからマンチェスターコードを構成するデータを受信し、クロック抽出回路を作動する作動クロックの１周期の時間で、前記マンチェスターコードを構成するデータをサンプリングして、前記マンチェスターコードの１ビットの伝送時間とクロック抽出回路を作動する作動クロックの１周期の時間の比に等しいビット数の最新のデータを格納する第２のシフトレジスタを有するデータ受信手段と、
前記第２のシフトレジスタのパラレル出力ポートからの出力を入力とし、前記第２のシフトレジスタ内の前記ビット数のデータパターンが、マンチェスターコードが「０」から「１」に変化したことと関連して、かつ、前記第１のシフトレジスタに、イニシャル時、ロードされた前記第１のデータパターンと関連して、前記マンチェスターコードと前記クロックの同期をとるよう一義的に求められる第２のデータパターンになったとき、前記第１のシフトレジスタをシフト状態からロード状態に切り替え、前記第１のシフトレジスタに前記第１のデータパターンをロードし、その後、前記第１のシフトレジスタをシフト状態に戻す第１の論理ゲート手段と、
前記第２のシフトレジスタのパラレル出力ポートからの出力と、前記第１のシフトレジスタのパラレル出力ポートの一部からの出力を入力とし、前記第２のシフトレジスタ内の前記ビット数のデータパターンが、マンチェスターコードの「０」に対応する第３のデータパターンになり、かつ、前記第１のシフトレジスタ内の前記ビット数のデータパターンが、マンチェスターコードの「０」に対応する前記第３のデータパターンと同期する第４のデータパターンから、前記第１のシフトレジスタのデータにして１ビット分ずれたデータパターンになったとき、前記第１のシフトレジスタをシフト状態からロード状態に切り替え、前記第１のシフトレジスタに前記第４のデータパターンをロードし、その後、前記第１のシフトレジスタをシフト状態に戻す第２の論理ゲート手段を有するクロック抽出回路。
【請求項４】
Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏｌ通信で用いられ、前記マンチェスターコードが「０」から「１」に変化するところは、「０」と「１」が交互に現れる、５５５５Ｈのコードパターンを有するプリフレームである、請求項１または３に記載のクロック抽出回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＬＣ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄａｔａ　Ｌｉｎｋ　Ｃｏｎｔｒｏｌ）通信において用いられるマンチェスターコードから、デコードのためのクロックを抽出するクロック抽出回路に関する。
【０００２】
【従来の技術】
通常、ＳＤＬＣ通信において、マンチェスターコードからクロックを抽出するには、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋ　Ｌｏｏｐ）回路を用いることが多い。ＰＬＬ回路を用いた抽出回路では、データフレームの先頭に付与されているプリフレームと呼ばれる、０と１が連続した５５５５Ｈのコードパターンにおいてのみ、クロックをマンチェスターコードと同期させる。
【０００３】
【発明が解決しようとする課題】
しかしながら、プリフレームで同期を取ったあと、送信回路側の作動クロックで生成されたマンチェスターコードと、受信回路側の作動クロックで生成されたクロックは、それぞれのクロックを生成している水晶振動子の精度誤差のため、位相がずれてしまい、同期がはずれてしまうことがある。
【０００４】
そこで、本出願人は、カウンタを用いた、任意のフレームで同期を取ることが可能なクロック抽出回路を発明し、特許第３０６７５６８号において開示している。
【０００５】
本発明の目的は、上記カウンタを用いたクロック抽出回路と同様、任意のフレームで同期を取ることが可能であり、かつ、より高速で動作可能なクロック抽出回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、シフトレジスタを用いたクロック抽出回路を提供する。
【０００７】
第１のシフトレジスタに所定のデータパターンをロードして、そのパラレル出力ポートの最後尾のポートをシリアル入力ポートに帰還してデータをシフトさせ、最後尾のポートからの出力をもって、未同期のクロックとする。
【０００８】
第２のシフトレジスタに、マンチェスターコードを構成するデータを、本クロック抽出回路を作動する作動クロックでサンプリングして格納し、シフトさせる。
【０００９】
マンチェスターコードの「０１」に関連する、第２のシフトレジスタの格納データパターンを決定し、このデータパターンが検出されたとき、クロックを生成する第１のシフトレジスタに、この格納データパターンと関連して、クロックをマンチェスターコードに同期させるデータパターンをロードする。第２のシフトレジスタのデータパターンの検出、および、第１のシフトレジスタへのデータパターンのロードは、複数の論理ゲートを用いて行う。
【００１０】
さらに、第２のシフトレジスタで、マンチェスターコードの「０」に対応した格納データパターンが検出され、さらに、クロックを生成する第１のシフトレジスタで、このデータパターンと同期するデータパターンから１ビット分ずれたデータパターンが検出されたとき、第１のシフトレジスタに、前記同期するデータパターンをロードする。同様に、第１、２のシフトレジスタのデータパターンの検出、および、第１のシフトレジスタへのデータパターンのロードは、複数の論理ゲートを用いて行う。
【００１１】
以上により、０と１が連続する、ＳＤＬＣ通信のプリフレームで必ず同期をとることができる。さらに、ＳＤＬＣ通信のデータフレームでは、１が連続して最大６個までしか続かないので、マンチェスターコードの１バイトの伝送の間では、必ず１度はマンチェスターコードとクロックのずれを補正できる。
【００１２】
【発明の実施の形態】
次に、本発明の実施の形態について、図面を参照して説明する。
【００１３】
まず、説明を始める前に、注意点を述べる。本発明においては、マンチェスターコードの１ビットのデータと、シフトレジスタに格納される１ビットのデータは全く違うものであることを注意されたい。マンチェスターコードでは、ビットの中央で、データがＨｉｇｈからＬｏｗになるときを「１」、データがＬｏｗからＨｉｇｈになるときを「０」としている。マンチェスターコードの１ビットのデータとは、この「１」または「０」の情報を指す。これに対して、シフトレジスタは、このＨｉｇｈのデータまたはＬｏｗのデータ（本実施形態では、これをＤＡＴＡとする）を、シフトレジスタを作動する作動クロック（すなわち、本クロック抽出回路を作動する作動クロック）でサンプリングして格納していく。したがって、シフトレジスタに格納される１ビットのデータとは、このサンプリングされたＨｉｇｈまたはＬｏｗのデータ１個の情報のことを指す。本実施形態においては、マンチェスターコードを「０」「１」で、シフトレジスタのデータを「Ｌ」「Ｈ」で区別して表わす。
【００１４】
図１を参照すると、本発明の一実施形態のクロック抽出回路は、クロック（以下、ＣＫと略す）生成用シフトレジスタ１１と、ＤＡＴＡ受信用シフトレジスタ１２と、ＮＡＮＤゲート１３と、入力が反転されたＡＮＤゲート１４と、ＡＮＤゲート１５と、ＮＡＮＤゲート１６と、入力が反転されたＯＲゲート１７と、ＮＯＴゲート１８から構成される。
【００１５】
シフトレジスタ１１は、８ビットのデータが格納できるシフトレジスタである。左側にはデータロードポート（１〜８）があり、右側にはパラレル出力ポート（１〜８）がある。パラレル出力ポートには、出力が反転された出力ポートが付随する。シフトレジスタ１１の上部にはシリアル入力ポートがある。データロードポートの下にあるＬ／Ｓポートには、シフトレジスタ１１におけるロード状態とシフト状態の切り替えを制御する信号が入力される。Ｌ／Ｓポートのすぐ下のポートには、シフトレジスタの作動用クロック（以下、ＣＰ８と略す。ＣＫとの混同には注意されたい）が入力され、ＣＰ８にしたがって、シフトレジスタ１１が動作し、シフト状態にあるときは、シフトレジスタ１１内のデータが上から下に向かってシフトする。さらにその下には、シフトレジスタ１１内のデータをリセットする信号を入力するポートがあるが、リセットは常に行わない設定になっている。
【００１６】
図２を参照すると、シフトレジスタ１１の内部構成が示されている。この内部構成は、シフトレジスタ１２とも共通する。図２では、３ビット目以降は、繰り返しのため、省略されている。１ビット目の構成は、Ｄフリップフロップ（ＶＨＣ７４）２１ａと、シフト用ＮＡＮＤゲート２２ａと、ロード用ＮＡＮＤゲート２３ａと、Ｄフリップフロップ２１ａへの入力になる、入力が反転されたＯＲゲート２４ａからなる。Ｄフリップフロップ２１ａには、シフト用ＮＡＮＤゲート２２ａと、ロード用ＮＡＮＤゲート２３ａと、入力が反転されたＯＲゲート２４ａを介して、データがロード、または、シリアル入力ポートからデータが入力される。さらに、ＣＰ８およびリセット信号（／ＲＥＳ）が接続される。Ｄフリップフロップ２１ａの出力は、シフトレジスタのパラレル出力における１ビットの出力になる。さらに、Ｄフリップフロップ２１ａの反転されてない出力Ｑは、２ビット目のシフト用ＮＡＮＤゲート２２ｂの入力となり、これにより、ＣＰ８にしたがって、データが上から下へシフトしていく。シフト用ＮＡＮＤゲート２２ａとロード用ＮＡＮＤゲート２３ａの入力にはそれぞれ、シフト（シリアル）入力とＬ／Ｓ入力、ロード入力とＬ／Ｓ入力が接続されている。シフト用ＮＡＮＤゲート２２ａの入力になるＬ／Ｓ入力ラインには、ＮＯＴゲート２５が挿入されており、これによって、Ｌ／Ｓ入力によるロード状態／シフト状態の切替えが可能になる。本実施形態では、Ｌ／ＳがＨｉｇｈ（以下、「Ｈ」と略す）のときには、ロード状態となり、Ｌ／ＳがＬｏｗ（以下、「Ｌ」と略す）のときには、シフト状態となる。
【００１７】
図１に戻り、シフトレジスタ１１のデータロード用ポートは、イニシャル時、「ＨＨＨＬＬＬＬＨ」（前から後ろに向かってポート１〜８のデータである。以下同様。ポート３は常に「Ｈ」、ポート７は常に「Ｌ」の設定になっている）の状態になっており、入力が反転されたＯＲゲート１７を経由してＬ／Ｓポートにつながる／ＲＥＳ信号をイニシャル時に「Ｌ」にした後、その後、定常的に「Ｈ」にすることにより、前記「ＨＨＨＬＬＬＬＨ」のデータがシフトレジスタ１１にロードされて、シフト状態に切り替えられ、ＣＰ８にしたがって、前記データをシフトさせることができる。パラレル出力のポート８（反転されていない方）が、シリアル入力ポートに帰還されており、前記データが、ＣＰ８にしたがって循環することになる。同時に、このポート８からの出力をＣＫとしている。以上の説明からわかるように、本実施形態においては、ＣＫはＣＰ８の８周期分を１周期とし、デューティ比５０％のクロックになる。シフトレジスタ１１のパラレル出力のいくつかのポートは、ＡＮＤゲート１５の入力になっている。これは、後述するように、シフトレジスタ１１内のデータがあるパターン（本実施形態では、図１からわかるように、「Ｌ××ＨＨ×××Ｌ」、ただし、×は任意、以下同様）になったことを１つの条件として、マンチェスターコードとＣＫの同期をとるためのものである。
【００１８】
シフトレジスタ１２は、シフトレジスタ１１と基本的に同じものであるが、Ｌ／Ｓには常に「Ｌ」が入力され、常にシフト状態になっている。シフトレジスタ１２は、マンチェスターコードのＤＡＴＡを受信し、このＤＡＴＡをＣＰ８の１周期の時間ごとにサンプリングして格納し、シフトさせていく。パラレル出力ポートは、ＮＡＮＤゲート１３と、入力が反転されたＡＮＤゲート１４と、ＮＡＮＤゲート１６の入力に接続されている。これは、後述するように、シフトレジスタ１２内のデータがあるパターンになったことを１つの条件として、マンチェスターコードとＣＫの同期をとるためのものである。
【００１９】
ＮＡＮＤゲート１３は、その入力がシフトレジスタ１２のパラレル出力ポートに接続されている。シフトレジスタ１２内のデータパターンが、「ＨＬＬＬＬＬＬＬ」になったときに、入力が反転されたＡＮＤゲート１７を介して、シフトレジスタ１１のＬ／Ｓを「Ｈ」にしてロード状態にし、シフト状態で循環していたデータを強制的に、イニシャル時の前記「ＨＨＨＬＬＬＬＨ」に戻す。
【００２０】
入力が反転されたＡＮＤゲート１４は、シフトレジスタ１２内のデータが「××××ＬＬＬＬ」になったときに、ＮＡＮＤゲート１６の入力の１つのポートに「Ｈ」を出力する。
【００２１】
ＡＮＤゲート１５は、上で述べたように、シフトレジスタ１１内のデータが「Ｌ××ＨＨ×××Ｌ」になったとき、ＮＡＮＤゲート１６の入力の１つのポートに「Ｈ」を出力する。
【００２２】
ＮＡＮＤゲート１６は、上で述べたように、入力が反転されたＡＮＤゲート１４とＡＮＤゲート１５の出力を入力とし、さらに、シフトレジスタ１２のパラレル出力ポートのいくつかを入力としている。したがって、シフトレジスタ１２内のデータが、「××××ＬＬＬＬ」かつ「ＨＨＨＨ××××」、すなわち、「ＨＨＨＨＬＬＬＬ」のときで、なおかつ、シフトレジスタ１１内のデータが「Ｌ××ＨＨ×××Ｌ」のときに、「Ｌ」を出力する。これは、シフトレジスタ１１のデータロードポート１、２、８に「Ｌ」を出力し、ポート４、５、６に、ＮＯＴゲート１８を介して、「Ｈ」を出力する。さらに、入力が反転されたＯＲゲート１７を介して（このときＮＡＮＤゲート１３と／ＲＥＳによる入力は「Ｈ」である）、Ｌ／Ｓを「Ｈ」にして、ロード状態にする。その結果、シフト状態にあってデータが循環していたシフトレジスタ１１に、「ＬＬＨＨＨＨＬＬ」を強制的にロードすることになる。
【００２３】
次に、クロック抽出回路の動作を、図３と図４により説明する。図３は、マンチェスターコードの「０１」を捕らえて同期をとる方法を示したタイミングチャートである。図４は、マンチェスターコードの「０」を捕らえて同期を補正する方法を示したタイミングチャートである。
【００２４】
図３を参照すると、マンチェスターコードの「０１」が、シフトレジスタ１１の作成している未同期のＣＫを引き込む様子を示している。
【００２５】
マンチェスターコード▲１▼は、前述したように、シフトレジスタレジスタ１２への入力（ＤＡＴＡ）▲３▼と関連して、１ビットの幅の中央で、「Ｈ」から「Ｌ」になるときに「１」、ＬからＨになるときに「０」となる。
【００２６】
回路作動用クロックＣＰ８▲２▼の１周期の時間は、マンチェスターコード▲１▼の１ビットの伝送時間の１／８倍となっている。したがって、シフトレジスタ１２への入力（ＤＡＴＡ）▲３▼は、マンチェスターコード▲１▼の１ビットあたり、８回サンプリングされて、シフトレジスタ１２に格納されていくことになる。つまり、マンチェスターコード▲１▼の１ビットあたり、８ビットのデータがシフトレジスタ１２に格納される。
【００２７】
同期を行う以前は、シフトレジスタ１１で作成されたＣＫ（シフトレジスタ１１のポート８の出力である）▲４▼は、マンチェスターコード▲１▼とは全く無関係に作動していた。シフトレジスタ１２に格納されるデータパターンが、マンチェスターコード▲１▼の「０１」に関連して必ず現れるデータパターン「ＬＨＨＨＨＨＨＨ」になると、前述の回路の構成で説明したように、ＮＡＮＤゲート１３と、入力が反転されたＯＲゲート１７によって、シフト状態にあったシフトレジスタ１１をロード状態に切り替え、データパターン「ＨＨＨＬＬＬＬＨ」をロードすることにより、マンチェスターコード▲１▼に同期させる。ロードしたのちは再び、シフト状態に切り替える。
【００２８】
図４を参照すると、マンチェスターコードが「０」とき、わずかにずれた同期を補正する方法が示されている。
【００２９】
マンチェスターコード▲１▼が「０」のとき、シフトレジスタ１２には、これに対応するデータパターン「ＨＨＨＨＬＬＬＬ」がサンプリングされて格納される。シフトレジスタ１２内のデータパターンが前記「ＨＨＨＨＬＬＬＬ」になり、かつ、ＣＫ▲４▼を作成しているシフトレジスタ１１内のデータパターンが、このデータパターンと同期がとれるデータパターンである「ＬＬＨＨＨＨＬＬ」から１ビットずれた「ＬＨＨＨＨＬＬＬ」または「ＬＬＬＨＨＨＨＬ」（すなわち、「Ｌ××ＨＨ××Ｌ」、図４では「ＬＨＨＨＨＬＬＬ」の場合が示されている）になったとき、上述の回路の構成で説明したように、入力が反転されたＡＮＤゲート１４と、ＡＮＤゲート１５と、ＮＡＮＤゲート１６と、入力が反転されたＯＲゲート１７と、ＮＯＴゲート１８によって、シフト状態にあったシフトレジスタ１１をロード状態に切り替えて、「ＬＬＨＨＨＨＬＬ」をロードし、マンチェスターコード▲１▼と同期をとる。ロードしたのちは再び、シフト状態に切り替える。
【００３０】
本発明のクロック抽出回路は、ＳＤＬＣ通信における、マンチェスターコードに対して使用することを想定している。上記の図３のＣＫ引き込み方法と図４の同期補正方法により、任意のフレームで、マンチェスターコードとＣＫの同期を保全することが可能になる。
【００３１】
まず、プリフレームは０と１が連続する５５５５Ｈ（１６進表示）のコードパターンであるので、図３のＣＫ引き込み方法により、必ず、未同期のＣＫをマンチェスターコードと同期させることができる。
【００３２】
プリフレームで同期を取ったあと、送信回路側の作動クロックで生成されたマンチェスターコードと、受信回路側の作動クロック（本実施形態ではＣＰ８）で生成されたＣＫは、それぞれの水晶振動子の精度誤差のため、わずかに位相がずれ、同期がはずれることがある。そのため、プリフレームに続くデータフレームでは、同期を補正する必要性がある。ＳＤＬＣ通信においては、１は最大６個までしか連続しないので、１バイトの間に必ず、０が現れる。したがって、図４の方法で必ず同期を補正することができる。なお、図４の方法では、シフトレジスタのデータについての１ビット分に対応する位相ずれしか補正できないが、プリフレームで一度同期をとっているので、１ビット分に対応する位相ずれの補正を考慮すれば十分である。なぜなら、水晶振動子の精度誤差は３００ＰＰＭ（０．３％）であり、マンチェスターコードが１バイト進むまでに、シフトレジスタのデータにして２ビット以上に対応する位相ずれが起こることは通常考えられないからである。
【００３３】
【発明の効果】
以上説明したように、本発明によれば、任意のフレームで、マンチェスターコードとクロックの同期を取ることができ、より高速で動作可能なクロック抽出回路を得ることができる。
【図面の簡単な説明】
【図１】本発明のクロック抽出回路の回路図である。
【図２】本発明のクロック抽出回路で用いられるシフトレジスタの回路図である。
【図３】マンチェスターコードの「０１」を捕らえて同期をとる方法を示したタイミングチャートである。
【図４】マンチェスターコードの「０」を捕らえて同期を補正する方法を示したタイミングチャートである。
【符号の説明】
１１　ＣＫ生成用シフトレジスタ
１２　ＤＡＴＡ受信用シフトレジスタ
１３　ＮＡＮＤゲート
１４　入力が反転されたＡＮＤゲート
１５　ＡＮＤゲート
１６　ＮＡＮＤゲート
１７　入力が反転されたＯＲゲート
１８　ＮＯＴゲート
２１ａ、ｂ　Ｄフリップフロップ
２２ａ、ｂ　シフト用ＮＡＮＤゲート
２３ａ、ｂ　ロード用ＮＡＮＤゲート
２４ａ、ｂ　入力が反転されたＯＲゲート
２５　ＮＯＴゲート
２６　バッファ
２７　バッファ
【図１】
2004023234.tif 000003
【図２】
2004023234.tif 000004
【図３】
2004023234.tif 000005
【図４】
2004023234.tif 000006