(57)【要約】【課題】  簡単な構成により、特殊効果処理が施された１ビットオーディオ信号を生成することのできるデルタシグマ変調装置を提供する。【解決手段】  積分手段は、振幅レベルを制限するリミット値を制御可能とするリミッタ付き積分器１２を有する。１ビット量子化器２５は、上記積分手段の積分出力を量子化して１ビットディジタル信号を出力する。ビット長変換器２６は、１ビット量子化器２５が出力した上記１ビットディジタル信号のビット長を変換する。帰還ループ手段は、ビット長変換器２６からのビット長変換出力を上記積分手段の複数の各積分器１２，１５，１８，２１及び２４に帰還する。リミット値制御器１０は、入力される制御信号に基づいて上記リミッタ付き積分器１２の上記リミット値をより小さいリミット値に制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力されるオーディオ信号にデルタシグマ変調処理を施すデルタシグマ変調装置において、
振幅レベルを制限するリミット値を制御可能とするリミッタ付き積分器を有する積分手段と、
上記積分手段の積分出力を量子化して１ビットディジタル信号を出力する量子化手段と、
上記量子化手段が出力した上記１ビットディジタル信号のビット長を変換するビット長変換手段と、
上記ビット長変換手段からのビット長変換出力を上記積分手段に帰還する帰還ループ手段と、
入力される制御信号に基づいて上記リミッタ付き積分器の上記リミット値をより小さいリミット値に制御するリミット値制御手段と
を備えることを特徴とするデルタシグマ変調装置。
【請求項２】
入力されるオーディオ信号にデルタシグマ変調処理を施すデルタシグマ変調装置において、
設定値を超えた入力信号の振幅レベルをオフセット値分だけ縮小する制御手段を持つ積分器を有する積分手段と、
上記積分手段の積分出力を量子化して１ビットディジタル信号を出力する量子化手段と、
上記量子化手段が出力した上記１ビットディジタル信号のビット長を変換するビット長変換手段と、
上記ビット長変換手段からのビット長変換出力を上記積分手段に帰還する帰還ループ手段と、
入力される制御信号に基づいて、上記設定値を狭くする方向に設定するエフェクトレベル設定手段と
を備えることを特徴とするデルタシグマ変調装置。
【請求項３】
上記入力されるオーディオ信号は、１ビットディジタル信号であることを特徴とする請求項１又は請求項２記載のデルタシグマ変調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されるマルチビット信号又はアナログオーディオ信号にデルタシグマ変調処理を施すデルタシグマ変調装置に関する。
【背景技術】
【０００２】
デルタシグマ（ΔΣ）変調された高速１ビット信号は、従来のディジタルオーディオに使われてきた例えばサンプリング周波数４４．１ＫＨｚ、データ語長１６ビットのいわゆるマルチビットディジタル信号に比べて、サンプリング周波数が４４．１ＫＨｚの６４倍でデータ語長が１ビットというように、非常に高いサンプリング周波数と短いデータ語長といった形をとり、広い伝送可能周波数帯域を特長にしている。また、ΔΣ変調により１ビット信号であっても、６４倍というオーバーサンプリング周波数に対して低域である従来のオーディオ帯域（２０ＫＨｚ）においては、高いダイナミックレンジを確保できる。この特徴を生かして高音質のレコーダーやデータ伝送に応用することができる。
【０００３】
このΔΣ変調処理を用いた回路自体はとりわけ新しい技術ではなく、回路構成がＩＣ化に適していて、また比較的簡単にＡ／Ｄ変換の精度を得ることができることから従来からＡ／Ｄ変換器の内部などではよく用いられている。ΔΣ変調された信号は、簡単なアナログローパスフィルターを通すことによって、アナログオーディオ信号に戻すことができる。
【０００４】
一方、ディジタルオーディオ編集器などで必要不可欠な歪み（Distortion）処理のような特殊効果処理を上述したような高速１ビットオーディオ信号に直接施すのは困難であった。このため、アナログオーディオ信号上で特殊効果処理を施した後にデルタシグマ変換処理により高速１ビットオーディオ信号に変換せざるを得なかった。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述したような方法で特殊効果処理が施された高速１ビットオーディオ信号を得るには、アナログオーディオ信号に特殊効果処理を施すアナログエフェクター装置が必要となる。また、既に１ビット化されたオーディオ信号に特殊効果処理を施す場合には、一度アナログオーディオ信号に戻してから、特殊効果処理を施し、さらにデルタシグマ変調を施さなければならず、構成の複雑さと信号クオリティの低下を伴った。
【０００６】
本発明は、上記実情に鑑みてなされたものであり、簡単な構成により、特殊効果処理が施された１ビットオーディオ信号を生成することのできるデルタシグマ変調装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るデルタシグマ変調装置は、上記課題を解決するために、入力されるオーディオ信号にデルタシグマ変調処理を施すデルタシグマ変調装置において、振幅レベルを制限するリミット値を制御可能とするリミッタ付き積分器を有する積分手段と、上記積分手段の積分出力を量子化して１ビットディジタル信号を出力する量子化手段と、上記量子化手段が出力した上記１ビットディジタル信号のビット長を変換するビット長変換手段と、上記ビット長変換手段からのビット長変換出力を上記積分手段に帰還する帰還ループ手段と、入力される制御信号に基づいて上記リミッタ付き積分器の上記リミット値をより小さいリミット値に制御するリミット値制御手段とを備える。
【０００８】
本発明に係るデルタシグマ変調装置は、上記課題を解決するために、入力されるオーディオ信号にデルタシグマ変調処理を施すデルタシグマ変調装置において、設定値を超えた入力信号の振幅レベルをオフセット値分だけ縮小する制御手段を持つ積分器を有する積分手段と、上記積分手段の積分出力を量子化して１ビットディジタル信号を出力する量子化手段と、上記量子化手段が出力した上記１ビットディジタル信号のビット長を変換するビット長変換手段と、上記ビット長変換手段からのビット長変換出力を上記積分手段に帰還する帰還ループ手段と、入力される制御信号に基づいて、上記設定値を狭くする方向に設定するエフェクトレベル設定手段とを備える。
【０００９】
上記デルタシグマ変調装置にあって、上記入力されるオーディオ信号は１ビットディジタル信号である。
【発明の効果】
【００１０】
本発明に係るデルタシグマ変調装置は、積分手段が有するリミッタ付き積分器のリミット値を、リミット値制御手段が入力される制御信号に基づいてより小さいリミット値に制御するので、簡単な構成により特殊効果処理が施された１ビットディジタルオーディオ信号を生成することができる。
【００１１】
本発明に係るデルタシグマ変調装置は、積分手段が有する、設定値を超えた入力信号の振幅レベルをオフセット値分だけ縮小する制御手段を持つ積分器の上記設定値を、エフェクトレベル設定手段が入力される制御信号に基づいて狭くする方向に設定するので、簡単な構成により特殊効果処理が施された１ビットディジタルオーディオ信号を生成することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係るデルタシグマ変調装置の実施の形態について図面を参照しながら説明する。この実施の形態は、マルチビットオーディオ信号又はアナログオーディオ信号に歪み（Distortion）処理のような特殊効果処理を施してから１ビットディジタルオーディオ信号に変調するデルタシグマ（ΔΣ）変調装置である。
【００１３】
このΔΣ変調装置は、図１に示すように、入力される１ビットディジタルオーディオ信号のビット長を例えば１６ビットのようなマルチビット信号に変換するビット長変換器８と、このビット長変換器８からのマルチビット出力に対して積分器を用いて再度シグマデルタ変調処理を施す再ΣΔ変調器９と、この再ΣΔ変調器９内で上記マルチビット出力を積分する後述するリミッタ付第１積分器のリミット値を制御するリミット値制御器１０とを備えてなる。
【００１４】
ビット長変換器８に入力する１ビットディジタルオーディオ信号は、図２に示すようなΣΔ変調器により生成される。このΣΔ変調器は入力端子１を介した入力オーディオ信号を加算器２を通じて積分器３に供給する。積分器３からの信号は、比較器４に供給され、例えば入力オーディオ信号の中点電位（“０Ｖ”）と比較されて１サンプル期間毎に１ビット量子化される。ここで、サンプル期間の周波数（サンプリング周波数）は、従来の４８ＫＨｚ，４４．１ＫＨｚに対して、その６４倍或いは１２８倍とされる。この量子化データが１サンプル遅延器６に供給されて１サンプル期間分遅延される。この遅延データが１ビットディジタル／アナログ（Ｄ／Ａ）変換器７を通じて加算器２に供給されて、入力端子１からの入力オーディオ信号に加算される。これによって比較器４は、出力端子５から上記入力オーディオ信号がΣΔ変調された１ビットディジタルオーディオ信号を出力する。
【００１５】
ビット長変換器８は、上記１ビットディジタルオーディオ信号を１６ビットのマルチビットデータに変換してから再ΣΔ変調器９に供給する。
【００１６】
再ΣΔ変調器９は、リミッタ付の積分器を５個備えてなる５次（段）のΣΔ変調器として図１に示すように構成されている。ビット長変換器８からの１６ビット信号は、加算器１１を介してリミッタ付第１積分器１２で積分され、第１係数乗算器１３で例えば１／１６という係数を乗算されて第２段目に供給される。この第２段目への入力信号は加算器１４を介してリミッタ付第２積分器１５で積分され、第２係数乗算器１６で１／８という係数を乗算されて第３段目に供給されれる。また、第３段目への入力信号は第３段目の加算器１７を介してリミッタ付第３積分器１８により積分され、第３係数乗算器１９で１／４という係数を乗算されて第４段目に供給される。また、第４段目の入力信号は加算器２０を介してリミッタ付第４積分器２１で積分され、第４係数乗算器２２で１／２を乗算されて第５段目に供給される。第５段目への入力信号は加算器２３を介してリミッタ付第５積分器２４により積分された後、１ビット量子化器２５で量子化されて１ビットディジタルオーディオ信号とされて出力されると共に、ビット長変換器２６で１６ビット信号とされ上記加算器１１、加算器１４、加算器１７、加算器２０及び加算器２３に帰還される。
【００１７】
リミット値制御器１０は操作パネルから中央処理装置（ＣＰＵ）を介して供給されるエフェクト制御信号に応じてリミッタ付第１積分器１２のリミッタのリミット値を制御する。
【００１８】
リミッタ付第１積分器１２、リミッタ付第２積分器１５、リミッタ付第３積分器１８、リミッタ付第４積分器２１及びリミッタ付第５積分器２４は、再ΣΔ変調器９の発振を防止するために、リミッタ機能を備えている。
【００１９】
特に、このΔΣ変調装置では、リミッタ付第１積分器１２のリミッタのリミット値をエフェクト制御信号に応じてリミット値制御器１０により制御している。
【００２０】
リミッタ付第１積分器１２は、図３に示すように、加算器２８とシフト演算器２９とリミッタ３０とからなり、リミッタ３０で制限された出力を加算器２８に帰還している。
【００２１】
このΔΣ変調装置の動作について図４を参照しながら説明する。ΣΔ変調器９にはビット長変換器８の出力となるビット長変換信号（１６ビット信号）ＳMが供給される。ビット長変換信号ＳMには、ビット長変換器２６を介したフィードバック信号が加算器１１により加算される。そして、リミッタ付第１積分器入力信号ＳIとしてリミッタ付第１積分器１２に入力される。
【００２２】
このリミッタ付第１積分器入力信号ＳＩは、加算器２８、シフト演算器２９を介することによって振幅レベルが最大振幅レベルとされるリミッタ入力値ＳLとなる。
【００２３】
そこで、この特殊効果処理装置では、リミット値制御器１０が操作パネルによる操作に対応したエフェクト制御信号ＳEのオンのタイミングに基づいてリミット値ＳDを生成し、上記リミッタ３０に供給している。
【００２４】
するとリミッタ３０は、リミッタ入力値ＳLの斜線部を制限したリミッタ付第１積分器出力信号ＳOを出力する。
【００２５】
このリミッタ付第１積分器出力信号ＳOは、第１係数乗算器１３で上記係数が乗算され、さらに図１に示した後段の各部に供給された後、１ビットディジタルオーディオ信号として出力される。
【００２６】
例えば、図２に示したΣΔ変調器からの１ビット入力信号の低域アナログ信号成分が図５に示すような波形である場合、エフェクト制御信号ＳEのオンのタイミングによりリミッタリミット値ＳDがリミッタ３０に供給されると、上記再ΣΔ変調器９から出力される１ビットディジタルオーディオ出力信号の低域アナログ信号成分は最大振幅付近で積分器内の値がリミット値に張り付くため、エフェクト制御信号のオンのタイミング以降低域アナログ信号成分がクリップした信号波形となる。
【００２７】
したがって、このΔΣ変調装置によれば、簡単な構成により特殊効果処理が施された１ビットディジタルオーディオ信号を出力することができる。
【００２８】
また、本発明に係るΔΣ変調装置は図６に示すような他の実施の形態としてもよい。この他の実施の形態も歪み（Distortion）処理のような特殊効果処理が施された１ビットディジタルオーディオ信号を生成するΔΣ変調装置である。
【００２９】
このΔΣ変調装置は、図６に示すように、入力される１ビットディジタルオーディオ信号にビット長変換処理を施し、例えば１６ビットのようなマルチビット信号に変換するビット長変換器３１と、このビット長変換器３１からのマルチビット出力に対して積分器を用いて再度シグマデルタ変調処理を施す再ΣΔ変調器３２とを備えてなる。
【００３０】
再ΣΔ変調器３２は積分器を５個備えてなる５次（段）のΣΔ変調器として構成されるが、特に、その内の第１の積分器にエフェクト制御器を備えさせエフェクト制御器付第１積分器３４としている。
【００３１】
このエフェクト制御器付第１積分器３４は、操作パネルからＣＰＵを介して供給されるエフェクト制御信号に応じて、入力されるマルチビット信号に特殊効果処理を施す。このエフェクト制御器付第１積分器３４については後述する。
【００３２】
ΣΔ変調器３２に供給されたビット長変換器３１からの１６ビット信号は、加算器３３を介してエフェクト制御器付第１積分器３４で積分され、第１係数乗算器３５で例えば１／１６という係数を乗算されて第２段目に供給される。この第２段目への入力信号は加算器３６を介して第２積分器３７で積分され、第２係数乗算器３８で１／８という係数を乗算されて第３段目に供給される。また、第３段目への入力信号は第３段目の加算器３９を介して第３積分器４０により積分され、第３係数乗算器４１で１／４という係数を乗算されて第４段目に供給される。また、第４段目の入力信号は加算器４２を介して第４積分器４３で積分され、第４係数乗算器４４で１／２を乗算されて第５段目に供給される。第５段目への入力信号は加算器４５を介して第５積分器４６により積分された後、１ビット量子化器４７で量子化されて１ビットディジタルオーディオ信号とされて出力されると共に、ビット長変換器４８で１６ビット信号とされ上記加算器３３、加算器３６、加算器３９、加算器４２及び加算器４５に帰還される。
【００３３】
エフェクト制御器付第１積分器３４は、図７に示すように、加算器５１とシフト演算器５２とエフェクト制御器５３とを備えてなる。
【００３４】
エフェクト制御器５３は、上記エフェクト制御信号のオンのタイミングでエフェクトレベルＳNを狭くする方向に設定するエフェクトレベル設定器５７と、シフト演算器５２から供給される積分値ＳGが上記エフェクトレベルＳN以上になった場合にエフェクトレベルオーバー検出信号ＳDを出力するエフェクトレベルオーバー検出器５５と、上記エフェクトレベルオーバー検出信号ＳDに応じて上記積分値ＳGに特定のエフェクト用オフセット値ＳJを加算器５４により加えてやるエフェクト用オフセット値制御器５６とを備えてなる。
【００３５】
この図６、及び図７に示すΔΣ変調装置の動作について図８を参照しながら説明する。加算器３３を介してエフェクト制御器付第１積分器３４に入力される信号ＳIが図８に示すような波形である場合、シフト演算器５２から出力される積分値は同図ＳGのような波形となる。
【００３６】
ここで、操作パネルによる操作に対応したエフェクト制御信号ＳEのオンのタイミングに基づいてエフェクトレベル設定器５７がエフェクトレベルＳNを設定すると、エフェクトレベルオーバー検出器５５はエフェクトレベル検出信号ＳDを出力する。
【００３７】
このエフェクトレベル検出信号ＳDに応じてエフェクト用オフセット値制御器５６は、エフェクト用オフセット値ＳJを加算器５４を介して上記積分値ＳGに加える。
【００３８】
このため、エフェクト制御器５３は、図８に示すように、最大振幅レベル付近を縮小したような出力ＳOを出力する。
【００３９】
このエフェクト制御器付第１積分器出力ＳOは、第１係数乗算器３５で上記係数が乗算され、さらに図６に示した後段の各部に供給された後、１ビットディジタルオーディオ信号として出力される。
【００４０】
したがって、このΔΣ変調装置によれば、簡単な構成により、最大振幅レベルを圧縮したような特殊効果処理が施された１ビットディジタルオーディオ信号を生成することができる。
【００４１】
なお、上記実施の形態、及び他の実施の形態では、リミッタ付第１積分器１２、及びエフェクタ制御器付第１積分器３４を制御した場合について説明したが、２段目以降の積分器にも適切なリミット値、及びエフェクトレベル値により積分値制御処理を施してもよい。
【００４２】
また、上記実施の形態、及び他の実施の形態では、既にΣΔ処理を施して得られた１ビットディジタルオーディオ信号をビット長変換器８、及びビット長変換器３１を介して入力したが、アナログオーディオ信号を直接、再ΣΔ変調器９、及び再ΣΔ変調器３２に入力しても、適切なリミット値、及びエフェクトレベルに制御することができ、上記それぞれの特殊効果処理が施された１ビットディジタルオーディオ信号を出力することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明に係るΔΣ変調装置の実施の形態の概略構成を示すブロック図である。
【図２】図１に示した実施の形態に入力される１ビットディジタルオーディオ信号を生成するΣΔ変調器の構成を示すブロック図である。
【図３】図１に示した実施の形態に用いられるリミッタ付第１積分器の詳細な構成を示すブロック図である。
【図４】上記実施の形態の動作を説明するためのタイミングチャートである。
【図５】上記実施の形態による効果を説明するための波形図である。
【図６】本発明に係る特殊効果処理装置の他の実施の形態の概略構成を示すブロック図である。
【図７】上記他の実施の形態に用いられるエフェクト制御器付第１積分器の詳細な構成を示すブロック図である。
【図８】上記他の実施の形態の動作を説明するためのタイミングチャートである。
【符号の説明】
【００４４】
８  ビット長変換器、９  再ΣΔ変調器、１０  リミット値制御器、１２  リミッタ付第１積分器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004364322.tif 000009
【図８】
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