(57)【要約】【課題】ＭＩＳＦＥＴのゲート酸化膜の信頼性評価の精度を向上させる。【解決手段】半導体基板上に、熱酸化でゲート酸化膜を形成し、その上部に多結晶シリコン膜を堆積した後、ＴＥＧ部の多結晶シリコン膜をパターングすることによりテスト用のゲート電極を形成し、テスト用のゲート電極に、電圧を段階的に印加し、電圧とリーク電流との関係から、破壊電圧（ＢＶｇ［Ｖ］）と累積面欠陥密度をプロット（ＴＺＤＢ試験）し、かかるプロットの電圧（横軸）を、任意の累積故障確率［ρｎｄ５０％］に至る破壊時間［ｔｂｄ５０％］の実測値を用いた、所定の電圧における寿命［ｔｍ］とゲート電圧との関係式を用いて、時間（寿命）に換算する。この換算結果を、製造プロセスにフィードバックする。【選択図】　　図９
2004071593.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に、絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電性膜を形成する工程と、
（ｃ）前記絶縁膜の信頼性を試験する工程であって、
（ｃ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、
（ｃ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、
（ｃ３）前記（ｃ２）の測定結果と前記（ｃ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、
（ｄ）前記（ｃ）工程の試験結果に基づき前記絶縁膜の良否を判定する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項２】
（ａ）半導体ウエハ上に、絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電性膜を形成する工程と、
（ｃ）前記絶縁膜の信頼性を試験する工程であって、
（ｃ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、
（ｃ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、
（ｃ３）前記（ｃ２）の測定結果と前記（ｃ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、
（ｄ）前記（ｃ）工程の試験結果が所定の値より小さい場合には、他の半導体ウエハをさらに投入する工程、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項３】
（ａ）半導体ウエハ上に、絶縁膜を形成する工程と、
（ｂ）前記絶縁膜上に導電性膜を形成する工程と、
（ｃ）前記絶縁膜の信頼性を試験する工程であって、
（ｃ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、
（ｃ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、
（ｃ３）前記（ｃ２）の測定結果と前記（ｃ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、
（ｄ）前記半導体ウエハ上に半導体素子を形成する工程と、
（ｅ）前記半導体素子の特性を試験する工程であって、前記（ｃ）工程の試験結果に基づき、前記試験の加速条件を変更しつつ試験する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項４】
（ａ）半導体ウエハ上に、絶縁膜および前記絶縁膜上の導電性膜を有する半導体素子を形成する工程と、
（ｂ）前記半導体素子の形成後、ウエハ状態で、前記絶縁膜の信頼性を試験する工程であって、
（ｂ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、
（ｂ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、
（ｂ３）前記（ｂ２）の測定結果と前記（ｂ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、
（ｃ）前記半導体ウエハを個片化し、複数のチップを形成する工程と、
（ｄ）前記チップを実装する工程と、
（ｅ）前記（ｄ）工程の後、実装された前記チップの信頼性を試験する工程であって、前記（ｂ）工程の信頼性の試験結果に基づき、試験条件を変更しつつ試験する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。
【請求項５】
前記（ｅ）工程の試験条件の変更は、前記半導体ウエハ毎に行われることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法に関し、特に、ゲート絶縁膜等の薄膜の試験（評価）工程を有する半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）は、ゲート絶縁膜の劣化によりその特性が低下する。このゲート絶縁膜の劣化は、製品の出荷後、その駆動状態においても徐々に進む。従って、ゲート絶縁膜の品質（信頼性）の把握は、製品の信頼性を保証する上で、重要な役割を果たす。
【０００３】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置の研究・開発に従事しており、特にＭＩＳＦＥＴの特性に関し、ゲート絶縁膜の信頼性の測定方法について種々検討している。
【０００４】
例えば、製品の実際の駆動電圧下で、ゲート絶縁膜の寿命を測定するには、長時間を要するため、ストレス試験（加速試験）を行う等、種々の信頼性の試験方法が検討されている。
【０００５】
そこで、本発明者らは、ゲート絶縁膜に電圧を印加した場合に、絶縁膜中に流れるリーク電流を測定することによって、その絶縁特性を調べるＴＺＤＢ（ＴｉｍｅＺｅｒｏ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）法に注目し、ゲート絶縁膜の評価を行うことを検討している。
【０００６】
しかしながら、このＴＺＤＢ法においては、ゲート絶縁膜の寿命までは知り得ない。
【０００７】
そこで、１）局所薄膜化モデルや２）臨界電荷量分布モデルといった、ゲート絶縁膜の累積面欠陥密度（リーク電流）とゲート電圧との関係を、他のデータ（例えば、時間軸）に変換する手法が検討されている。例えば、１）局所薄膜化モデルは、「ＩＥＥＥ　ＥＤ，Ｖｏｌ．３７，Ｎｏ．７，Ｐ．１６４３，９０」にその記載がある。
【０００８】
即ち、ゲート絶縁膜に定電圧または定電流ストレスを加えると、膜中の構造欠陥（点欠陥）が徐々に増加する。そして、注入電荷量（正確にいうと電子ではなくホールの注入量）がある臨界値に到達した時点で、ゲート絶縁膜の破壊が起こる。
【０００９】
前記１）局所薄膜化モデルでは、次の手順でＴＺＤＢ試験で求めた欠陥密度のゲート電圧依存性を信頼性データ（寿命に関するデータ）に変換する。
【００１０】
（ステップ１）まず、充分小さい容量（キャパシタ）を用い、前記臨界注入電荷量（Ｑｂｄ）を実験により測定しておく。ここで、充分小さいとは、外因性の欠陥を含まない程度の大きさであり、例えば、容量絶縁膜が１０μｍ角程度の大きさのものを用いる。この充分小さい容量（キャパシタ）を用い測定した臨界注入電荷量（Ｑｂｄ）が真性の値（確定値）であると仮定する。
【００１１】
（ステップ２）ＴＺＤＢ試験で求めたグラフａ、例えば、欠陥密度を縦軸とし、ゲート電圧を横軸としたグラフの横軸を、Ｑｂｄに変換する。
【００１２】
即ち、真性Ｑｂｄに比べＱｂｄが変化した、例えば、小さくなった場合は、その原因を外的要因により等価的にゲート絶縁膜の膜厚が薄くなってＱｂｄが見かけ上小さくなったと解釈する。
【００１３】
従って、Ｑｂｄを膜厚に変換することにより、前記グラフａを、欠陥密度とゲート絶縁膜の見かけ上の膜厚（薄膜化の程度）との関係のグラフｂとする。
【００１４】
（ステップ３）膜厚（薄膜化の程度）の分布から、製品の実使用電圧での累積故障確率と使用時間との関係を決定する。
【００１５】
この１）局所薄膜化モデルでは、外因性欠陥部において、注入電荷量が真性Ｑｂｄに到達した時点で破壊すると仮定した。これに対し、前記２）の臨界電荷量分布モデルでは、外因性欠陥部のＱｂｄ自体が小さくなったと仮定する。
【００１６】
（ステップ１）ＴＺＤＢ試験で求めたグラフａ、例えば、欠陥密度を縦軸とし、ゲート電圧を横軸としたグラフの横軸を、臨界注入電荷量（Ｑｂｄ）に変換する。
【００１７】
（ステップ２）製品の実使用電圧を加えた際のゲート電流を使って、Ｑｂｄを時間に変換する。即ち、欠陥密度の時間依存性を決定する。
【００１８】
（ステップ３）欠陥密度の時間依存性から製品の実使用電圧での累積故障確率と使用時間との関係を決定する。
【００１９】
前記１）および２）のモデルの他、３）経験的モデルとして、次のようなモデルがある。
【００２０】
即ち、ある電界Ｅで、時間ｄｔだけストレスをかけたことは、別の電界Ｅ０で時間ｄｔ０＝ｅγ（Ｅ−Ｅ０）ｄｔだけストレスをかけたことに等しいと仮定する。
【００２１】
そこで、ＴＺＤＢ試験中の各ストレス電界でのストレス時間を換算して重ね合わせて、個々の破壊電界をある電界での時間（寿命）に換算する。この経験的モデルについては、例えば、「ＩＲＰＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｐｈｙｓｉｃｓ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ）　１９８１，ｐ２０４」にその記載がある。
【００２２】
しかしながら、前記１）〜３）のいずれのモデルも、ゲート絶縁膜の膜厚が、比較的厚い（およそ８ｎｍ以上）領域であり、また、高電界の領域では、その予測精度が高いが、素子の微細化、低電圧化が進むにつれ、その予測精度が低下する傾向にある。
【００２３】
例えば、１）および２）のモデルについては、注入電荷量をパラメータの一つとして用いているが、注入電荷１個あたりの膜中欠陥発生確率が、ストレス条件で大きく変わり、もはや、注入電荷量だけでは破壊時間を把握できなくなっていると考えられる。
【００２４】
また、充分小さい容量（キャパシタ）を用い測定した臨界注入電荷量（Ｑｂｄ）を真性の値であると仮定していたが、この値は、確定値ではなく、統計値であること、また、膜が薄くなるほどこのＱｂｄ値のばらつきが大きくなること、が分かってきた（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ，１９９５，Ｐ８６３）。
【００２５】
また、３）については、その物理的起源が不明確であるため、適用範囲が不明確である。また、寿命が、電界強度（Ｅ）の指数関数に従うと仮定しているが、薄膜においては、ゲート電圧と膜厚とが寿命に別々に影響するため、薄膜の製品には適用できない。
【００２６】
このように、前記１）〜３）のいずれのモデルも、ゲート絶縁膜の膜厚が、薄い領域（例えば８ｎｍ以下）においては、その適用が難しくなってきており、後述するように、実測値との間でずれが生じている。
【００２７】
本発明の目的は、ＭＩＳＦＥＴのゲート絶縁膜の信頼性評価の精度を向上させる技術を提供することにある。特に、ゲート絶縁膜が薄膜化した場合であっても信頼性の高い評価を行うことにある。また、信頼性評価時間を低減することにある。
【００２８】
また、本発明の他の目的は、ＭＩＳＦＥＴのゲート絶縁膜を適切に評価することによって、製品の製造プロセスに、かかる評価結果をフィードバックし、製造プロセスの最適化を図るものである。
【００２９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００３０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００３１】
本発明の半導体集積回路装置の製造方法は、（ａ）半導体基板上に、絶縁膜を形成する工程と、（ｂ）前記絶縁膜上に導電性膜を形成する工程と、（ｃ）前記絶縁膜の信頼性を試験する工程であって、（ｃ１）前記絶縁膜の任意の累積故障確率に至る破壊時間の実測値を用い、前記導電性膜に所定の電圧を印加した場合の寿命と前記導電性膜への印加電圧との関係式を算出する工程と、（ｃ２）前記導電性膜に電圧を印加した場合の累積面欠陥密度を測定する工程と、（ｃ３）前記（ｃ２）の測定結果と前記（ｃ１）の関係式に基づき前記所定電圧における寿命を算出する工程と、を有する試験工程と、（ｄ）前記（ｃ）工程の試験結果に基づき前記絶縁膜の良否を判定する工程と、を有するものである。
【００３２】
また、前記（ｃ）工程の試験結果により、半導体ウエハをさらに投入する等、前記試験結果を半導体集積回路装置の製造工程にフィードバックしてもよい。
【００３３】
また、前記（ｃ）工程の試験結果により、半導体ウエハ完成後の試験や製品完成後の試験の加速条件を変更してもよい。例えば、前記試験結果が所定の値より小さい場合には、加速条件を厳しくする。また、これらの試験結果のフィードバックは、ロット（一定枚数のウエハ）毎に行ってもよいし、また、ウエハ毎に行ってもよい。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３５】
（実施の形態１）
本実施の形態の半導体集積回路装置の製造方法を図１〜図５を用いて工程順に説明する。なお、図１〜図５は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図である。図中の右側は、ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）部であり、また、左側は、素子形成部である。
【００３６】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に「基板」という）１に素子分離２を形成する。
【００３７】
この素子分離２を形成するには、まず素子分離領域の基板１をエッチングして溝を形成した後、基板１を熱酸化することによって、溝の内壁に薄い酸化シリコン膜（図示せず）を形成する。次に、溝の内部を含む基板１上に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で酸化シリコン膜７を堆積し、溝の外部の酸化シリコン膜７をＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法で研磨してその表面を平坦化する。
【００３８】
次に、基板１にｐ型不純物（例えばホウ素）をイオン打ち込みすることによって、ｐ型ウエル３を形成する。また、ｎ型不純物（例えばリン）をイオン打ち込みし、ｎ型ウエル４を形成する。
【００３９】
次に、フッ酸系の洗浄液を用いて基板１（ｐ型ウエル３およびｎ型ウエル４）の表面をウェット洗浄した後、図２に示すように、熱酸化でｐ型ウエル３およびｎ型ウエル４のそれぞれの表面に薄いゲート酸化膜（ゲート絶縁膜）８を形成する。
【００４０】
次に、図３に示すように、ゲート酸化膜８の上部に膜厚２００ｎｍ程度の低抵抗多結晶シリコン膜９をＣＶＤ法で堆積する。次いで、ＴＥＧ部の多結晶シリコン膜９および素子形成部の多結晶シリコン膜９を、ゲート形成用のマスク（図示せず）を用いてパターニングし、テスト用のゲート電極Ｇｔおよび素子用のゲート電極Ｇを形成する（図４）。
【００４１】
この際、テスト用のゲート電極Ｇｔを構成する多結晶シリコン膜は、例えば、１０００μｍ角と、通常のゲート電極の短辺の幅（例えば１０μｍ程度）より極端に大きくパターニングされる。これは、ゲート酸化膜８の欠陥密度を小さいところまで評価するためである。
【００４２】
次いで、図５に示すように、ｐ型ウエル３のゲート電極Ｇの両側にヒ素（Ａｓ、ｎ型不純物）を注入することによりｎ−型半導体領域１１を形成する。また、同様に、ｎ型ウエル４のゲート電極Ｇの両側にｐ型不純物を注入し、ｐ−型半導体領域１２を形成する。
【００４３】
次に、基板１上にＣＶＤ法で窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォールスペーサ１３を形成する。
【００４４】
次に、ｐ型ウエル３上のゲート電極Ｇの両側にヒ素を注入することによってｎ＋型半導体領域１４（ソース、ドレイン）を形成する。また、ｎ型ウエル４上のゲート電極Ｇの両側にフッ化ホウ素を注入することによってｐ＋型半導体領域１５（ソース、ドレイン）を形成する。
【００４５】
ここまでの工程で、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース、ドレイン（ｎ−型半導体領域、ｎ＋型半導体領域、ｐ−型半導体領域およびｐ＋型半導体領域）を備えたｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐが形成される。
【００４６】
この後、これらのＭＩＳＦＥＴ上に酸化シリコン膜等よりなる層間絶縁膜や配線が形成され、さらに、最上層配線上には、パッド部が開口した保護膜が形成され、半導体集積回路が略完成するが、これらの図示およびその詳細な形成工程の説明については省略する。
【００４７】
次いで、ゲート酸化膜８の信頼性を評価するためにゲート電極Ｇｔと基板（ｐ型ウエル３）１との間に、電圧を印加し、絶縁破壊特性を調べる（ＴＺＤＢ試験）。
【００４８】
具体的には、テスト用のゲート電極Ｇｔに、電圧を段階的に印加し、電圧とリーク電流との関係から、破壊電圧（ＢＶｇ［Ｖ］）と累積面欠陥密度（ＡｒｅａＤｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ−２］）をプロットする。
【００４９】
この面欠陥とは、構造欠陥（点欠陥）が繋がり電流パスとなった状態と考えられる。この電流パスが多くなるに従い、リーク電流が大きくなる。
【００５０】
この測定を、大面積のパターン（ゲート酸化膜）で行えば、製品の小面積多数個のゲート酸化膜の累積故障確率（破壊に至ったゲート酸化膜の累積割合）が判明する。ここで、面積をＳとすると面欠陥密度Ｄと前記累積故障確率Ｆとの関係は、１−Ｆ＝ｅｘｐ（−Ｓ×Ｄ）の式で表せる。
【００５１】
例えば、ゲート酸化膜が８ｎｍの場合のプロットを図６に、また、ゲート酸化膜が２．５ｎｍの場合のプロットを図８に示す。
【００５２】
次いで、前記プロットから、所望の電圧（例えば、駆動電圧や、それにマージンをもたせた試験電圧）で、ゲート酸化膜が何時間持つか（破壊時間）を換算する。これは、ＴＺＤＢ結果をＴＤＤＢ（Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）結果に変換するものとも言える。
【００５３】
以下、この変換方法について詳細に説明する。
【００５４】
前述した通り、構造欠陥（点欠陥）が数珠繋ぎになった場合に絶縁破壊が起こり、リーク電流のパスができると考えられる。この考え方に基づいて、膜中の構造欠陥密度を介してＴＺＤＢの破壊電圧（図６および図８の横軸）を一定電圧下の破壊時間に変換することができる。
【００５５】
まず、ゲート酸化膜中の構造欠陥密度（ρ）は、図１０の式（１）で表すことができる。Ｐｇは、構造欠陥の発生確率、Ｊは、電流密度、ｔは、ストレス時間である。このように、構造欠陥密度（ρ）は、Ｐｇと流し込んだ電荷量Ｑｉｎｊ（＝Ｊｔ）の積として表せる（例えば、Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｒｅｌｉａｂｉｌｉｔｙ　Ｐｈｙｓｉｃｓ　Ｓｙｍｐｏｓｉｕｍ　Ｐｒｏｃｅｅｄｉｎｇｓ　　２００１、Ｐ．１３２参照）。
【００５６】
ここで、任意の累積故障確率（例えば、５０％の累積故障確率）に至る破壊時間（ｔｂｄ５０％）が、実測により既知であれば、Ｐｇは、図１０の式（２）のように表せる。即ち、破壊時間（ｔｂｄ５０％）と電流密度（Ｊ）の積に逆比例する。このような取り扱いは、例えば「ＩＥＥＥ　ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　１９９８，Ｐ．１６０」にも記載がある。
【００５７】
次いで、式（２）を式（１）に代入すると、図１０の式（３）となる。即ち、構造欠陥密度（ρ）とストレス時間ｔとの関係式が導かれる。
【００５８】
次に、ＴＺＤＢ試験で生成される構造欠陥を定電圧下で作るのに要する時間を算出する。
【００５９】
まず、その算出の概念を、図１１を参照しながら説明する。図１１（ａ）に示すように、ＴＺＤＢ試験においては、電圧（Ｖｇ）を段階的に上昇させる。この上昇に伴って構造欠陥が増加する。即ち、各電圧ステップ毎に生成される構造欠陥の総和が膜中の欠陥密度ρｍ，ＴＺＤＢとなる。図１１（ｂ）に示すように、この構造欠陥密度を一定の電圧（Ｖｇ０）で発生させるためには、ｔｍ，ｅｆｆの時間が必要である。
【００６０】
ここで、ＴＺＤＢ試験で、ある電圧（ｍΔＶｇ）までストレスを加えた場合に、膜中に生じる欠陥密度ρｍは、図１２の式（４）に示すようになる。
【００６１】
一方、図１０の式（３）より、欠陥密度ρｍは、図１２の式（４’）に示すようになる。ここで、Δｔは、ＴＺＤＢ試験時に各電圧が印加されている時間である。
【００６２】
また、前記欠陥密度ρｍを、一定電圧Ｖｇ，０で発生させるのに要する時間をｔｅｆｆ，ｍとすると、これらの関係は、図１２の式（５）に示すようになる。
【００６３】
従って、図１２の式（４’）と式（５）から、図１２の式（６）が導かれる。
【００６４】
この式（６）により、ＴＺＤＢ試験のゲート電圧に対応する定電圧下でのストレス時間（寿命）を求めることができる。
【００６５】
この変換を、例えば、図６に示す各測定点において行うことにより、図６の各測定点を、例えば、定電圧（Ｖｇ＝＋６Ｖ）の場合のストレス時間（ｔｂｄ［ｓ］）に換算することができる（図７参照）。同様に、図８に示す各測定点において行うことにより、図８の各測定点を、例えば、定電圧（Ｖｇ＝−３．６Ｖ）の場合のストレス時間（ｔｂｄ［ｓ］）に換算することができる（図９参照）。
【００６６】
即ち、図１３のフローチャートに示すように、まず、（ア）ＴＺＤＢ試験結果を準備し、変換先の電圧値（Ｖｇ０）を指定する。次いで、ｉ番目のＴＺＤＢ試験結果において、（イ）Ｖｇ，ｉ＝ｉΔＶｇまでに形成される膜中の構造欠陥密度ρ（ｉΔＶｇ）を計算する。次いで、（ウ）定電圧（Ｖｇ０）下で、ρ（ｉΔＶｇ）の膜中の構造欠陥密度を形成するのに要する時間ｔｅｆｆ，ｉを算出する。
【００６７】
次に、（ｉ＋１）番目のＴＺＤＢ試験結果について、同様に時間ｔｅｆｆ，ｉ＋１を算出する。これを繰り返すことにより（エ）ＴＺＤＢ試験結果の横軸Ｖｇ（例えば、図６の横軸）を、時間ｔｅｆｆ（例えば、図７の横軸）に変換することができる。
【００６８】
図１４は、図７のグラフに、実測データ（（ｂ）：黒丸）および「発明が解決しようとする課題」において説明した、臨界電荷量分布モデルを用いて変換した場合のグラフ（（ｃ）：破線）を加えたものである。同様に、図１５は、図９のグラフに、実測データ（（ｂ）：黒丸）と、臨界電荷量分布モデル変換グラフ（（ｃ）：破線）を加えたものである。
【００６９】
図１４および図１５に示すように、本実施の形態の変換方法（グラフ（ａ））によれば、実測データと近似した変換を行うことができる。これに対し、臨界電荷量分布モデル（グラフ（ｃ））においては、ゲート酸化膜の膜厚が８ｎｍ程度と比較的厚い場合には、実測データ（ｂ）と近似しているが、ゲート酸化膜の膜厚が２．５ｎｍ程度と比較的薄い場合には、ストレス時間（ｔｂｄ、寿命）を低く見積もってしまう。その結果、本来は、製品化に耐え得るゲート酸化膜を不良と判断してしまう。
【００７０】
これに対し、本実施の形態の変換方法によれば、ゲート酸化膜の特性を適切に評価することができる。また、評価精度を向上させることができる。
【００７１】
ここで、本実施の形態においては、本変換方法の精度を評価するために、実測データを測定したが、これらのデータの測定には、ＴＺＤＢ試験よりも時間がかかる。例えば、ＴＺＤＢ試験の場合、１試料当たりその測定時間が約３０秒であるのに対し、図１５の実測データ（ｂ）においては、１０２〜１０４程度の時間を要している。また、この時間は、ゲート酸化膜の薄膜化や駆動電圧の低電圧化によりさらに長くなるものと考えられる。
【００７２】
従って、本変換方法によれば、短時間で高精度にゲート酸化膜の品質を評価することができる。
【００７３】
その後、半導体ウエハをダイシングし、チップとした後、個々のチップを実装することにより半導体集積回路装置が完成する。
【００７４】
なお、本実施の形態においては、テスト用のパターン（ゲート酸化膜やゲート電極Ｇｔ）をＴＥＧ部に形成したが、これをスクライブ領域（チップ領域間）に形成してもよい。この場合、スクライブ領域の幅は、約百μｍ程度であるため、テスト用のパターンを多数個金属配線で並列接続して形成するのが望ましい。
【００７５】
（実施の形態２）
実施の形態１において詳細に説明したゲート酸化膜の評価結果（ＴＺＤＢ試験の変換結果）を、以下のように装置の製造プロセスにフィードバックしてもよい。
【００７６】
例えば、ウエハの投入枚数にフィードバックしてもよい。
【００７７】
まず、製品寿命の目標値が、例えば、１０年使用後の故障確率で１００ｐｐｍ以下の場合には、この目標値をゲート酸化膜の特性について換算した時の設定値（例えば、欠陥密度やストレス電圧）を決定する。
【００７８】
この設定値と実施の形態１で説明したゲート酸化膜の評価結果を比較することにより、製品製造工程の途中（例えば、ゲート酸化膜の形成後）において、最終的な製品寿命の根拠となるバーンイン（Ｂｉ）試験の故障確率を予測することができる。
【００７９】
例えば、図１６に示すように、（ａ）ゲート電極材料を堆積し、次いで、（ｂ）専用マスクでゲート電極材料をパターニングし、実施の形態１で説明したようにＴＺＤＢ試験およびデータの変換（換算）を行う。ここでの専用マスクのパターンは、ＴＥＧ部よりさらに大きなパターン、例えば１０ｍｍ角とする。次いで、（ｃ）この結果に基づきバーンイン（Ｂｉ）試験の故障確率を予測する。
【００８０】
ここで、この予測結果に基づきウエハの投入枚数を調整する。
【００８１】
即ち、ゲート酸化膜の評価結果が悪く、平均寿命が短いと予測される場合には、ウエハの投入枚数を増やすため（ｄ）さらに、ウエハを投入（インプット）する。
【００８２】
追加されたウエハにも、ゲート電極材料堆積後、所定のプロセスを経て、半導体素子等が形成される。
【００８３】
その後、ウエハ状態において、（ｅ）半導体素子の特性等を検査（プローブ検査）し、この検査結果に応じてウエハの再投入を行う（ｆ）。
【００８４】
このように、本実施の形態においては、製品寿命（歩留まり）の予測に基づいてウエハの投入枚数を管理したので、製造プロセスラインの安定性をモニタすることができる。また、製品製造プロセスの初期の段階で、歩留まりの低下をフォローすることができるので、製品製造時間の短縮を図ることができる。
【００８５】
（実施の形態３）
（１）次に、バーンイン条件にフィードバックする場合について説明する。
【００８６】
例えば、図１７に示すように、（ａ）ゲート電極材料を堆積し、次いで、（ｂ）１ロット（単位枚数）のウエハのうち、試験用に数枚ウエハを抜き取り、専用マスクでゲート電極材料をパターニングし、実施の形態１で説明したＴＺＤＢ試験およびデータ変換（換算）を行う。次いで、（ｃ）この結果に基づきバーンイン（Ｂｉ）の故障確率を予測する。
【００８７】
一方、ゲート電極材料堆積後、所定のプロセスを経て、半導体素子等が形成される。
【００８８】
その後、ウエハ状態において、もしくは、ダイシングし各チップを実装した後に、バーンイン試験を行うが、この際、ゲート酸化膜の評価結果に基づきバーンイン条件を設定する。
【００８９】
即ち、ゲート酸化膜の評価結果が悪く、平均寿命が短いと予測される場合には、バーンイン条件を厳しくする。例えば、長期間、電圧ストレスを与える。
【００９０】
これに対し、ゲート酸化膜の評価結果が良く、平均寿命が長いと予測される場合には、バーンイン条件を緩和する。例えば、電圧ストレスを与える期間を短くする。
【００９１】
このように、本実施の形態においては、ゲート酸化膜の評価結果に基づきバーンイン条件を設定したので、バーインコストを削減することができる。例えば、信頼性の高いバーンイン試験を短期間で行うことができる。
【００９２】
（２）なお、本実施の形態においては、ロット毎にバーンイン条件を調整したが、もちろん、ウエハ毎に調整を行ってもよい。
【００９３】
図１８に、そのフローの一例を示す。この場合は、半導体素子等が形成されたウエハの、ウエハ状態での検査（Ｗ検査）において、あらかじめ形成しておいたテスト用のゲート電極に電圧を印加し、実施の形態１で説明したＴＺＤＢ試験およびデータ変換（換算）を行う（ａ）。その後、プローブ検査（Ｐ検）および組立（各チップの実装）を行い、バーンイン試験を行う（（ｂ）〜（ｄ））。
【００９４】
このバーンイン試験の条件を、ウエハ毎のゲート酸化膜の評価結果に基づき設定する（ｅ）。
【００９５】
この場合も、バーインコストを削減することができる。例えば、信頼性の高いバーンイン試験を短期間で行うことができる。
【００９６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９７】
特に、前記実施の形態においては、ゲート酸化膜の評価について説明したが、評価対象は、かかる膜に限られず、容量絶縁膜や層間絶縁膜等、種々の絶縁膜に広く適用することができる。
【００９８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００９９】
ゲート絶縁膜の信頼性の試験を、ゲート電極に電圧を印加した場合の累積面欠陥密度の測定結果から、任意の累積故障確率に至る破壊時間の実測値を用いた、所定の電圧における寿命とゲート電圧との関係式を利用して、所定電圧における寿命を算出することにより行ったので、評価精度を向上させることができる。また、信頼性評価時間を低減することができる。
【０１００】
さらに、この評価結果を用いて、ウエハの投入枚数を調整する、もしくは、製品のバーンイン試験条件を調整する等、半導体集積回路装置の製造工程にフィードバックしたので、半導体集積回路装置の製造工程を最適化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１の半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】ゲート酸化膜のテスト用のゲート電極Ｇｔに段階的に電圧を印加した場合の電圧（ＢＶｇ［Ｖ］）と累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ−２］）との関係を示すグラフ（図）である。
【図７】図６の累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ−２］）とストレス時間ｔｂｄ［ｓ］との関係を示すグラフ（図）である。
【図８】ゲート酸化膜のテスト用のゲート電極Ｇｔに段階的に電圧を印加した場合の電圧（ＢＶｇ［Ｖ］）と累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ−２］との関係を示すグラフ（図）である。
【図９】図８の累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ−２］）とストレス時間ｔｂｄ［ｓ］との関係を示すグラフ（図）である。
【図１０】本発明の実施の形態１であるデータの変換に用いられる関係式を導くための式を示す図である。
【図１１】本発明の実施の形態１であるデータの変換値を算出するための概念を示す図である。
【図１２】本発明の実施の形態１であるデータの変換に用いられる関係式およびそれを導くための式を示す図である。
【図１３】本発明の実施の形態１であるデータの変換を示すフローチャートである。
【図１４】図７の累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ−２］）とストレス時間ｔｂｄ［ｓ］との関係および実測データ等を示すグラフ（図）である。
【図１５】図９の累積面欠陥密度（Ａｒｅａ　Ｄｅｆｅｃｔ　Ｄｅｎｓｉｔｙ［ｃｍ−２］）とストレス時間ｔｂｄ［ｓ］との関係および実測データ等を示すグラフ（図）である。
【図１６】本発明の実施の形態２であるゲート酸化膜の評価結果（ＴＺＤＢ試験の変換結果）を製造プロセスにフィードバックした場合のフローチャートである。
【図１７】本発明の実施の形態３であるゲート酸化膜の評価結果（ＴＺＤＢ試験の変換結果）をバーンイン条件にフィードバックした場合のフローチャートである。
【図１８】本発明の実施の形態３であるゲート酸化膜の評価結果（ＴＺＤＢ試験の変換結果）をバーンイン条件にフィードバックした場合の他のフローチャートである。
【符号の説明】
１　　基板（半導体基板，半導体ウエハ）
２　　素子分離
３　　ｐ型ウエル
４　　ｎ型ウエル
７　　酸化シリコン膜
８　　ゲート酸化膜
９　　多結晶シリコン膜
１１　　ｎ−型半導体領域
１２　　ｐ−型半導体領域
１３　　サイドウォールスペーサ
１４　　ｎ＋型半導体領域
１５　　ｐ＋型半導体領域
Ｇ　　ゲート電極
Ｇｔ　　テスト用のゲート電極
Ｑｎ　　ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ　　ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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