(57)【要約】【課題】ハードマスクを利用してキャパシタ電極用バリアー金属膜をエッチングすることにより、多量のポリマー発生を防ぎキャパシタ電極の表面エッチング損傷を防ぐことと、キャパシタ電極上部に形成される膜質のリフティングを防ぐことのできるＭＩＭキャパシタ及びその製造方法を提供する。【解決手段】本発明のＭＩＭキャパシタの製造方法は、金属配線を備えた半導体基板上に下部絶縁膜、キャパシタ電極物質層、ハードマスク物質層を順に形成する段階と；感光膜を利用して銅配線上部のハードマスク物質をエッチングしてキャパシタ電極を形成する段階と；基板全面に上部絶縁膜を形成する段階を含む。【選択図】　図９
2004023104.tif 000002
【特許請求の範囲】
【請求項１】
金属配線を備えた半導体基板と；
前記半導体基板上に形成された下部絶縁膜と；
前記下部絶縁膜上に形成されたキャパシタ電極と；
前記キャパシタ電極上に形成されたハードマスクと；
基板全面に形成された上部絶縁膜とを備えることを特徴とするＭＩＭキャパシタ。
【請求項２】
請求項１に記載のＭＩＭキャパシタにおいて、前記上、下部絶縁膜とハードマスクは窒化膜でなっていることを特徴とするＭＩＭキャパシタ。
【請求項３】
請求項１に記載のＭＩＭキャパシタにおいて、前記金属配線上部の上、下部絶縁膜の総厚みとキャパシタ電極上部の上部絶縁膜とハードマスクの総厚みの厚み差は０から約２００Åの範囲であることを特徴とするＭＩＭキャパシタ。
【請求項４】
請求項１に記載のＭＩＭキャパシタにおいて、前記キャパシタ電極はバリアー金属膜でなっていることを特徴とするＭＩＭキャパシタ。
【請求項５】
金属配線を備えた半導体基板上に下部絶縁膜、キャパシタ電極物質層、ハードマスク物質層を順に形成する段階と；
感光膜を利用してハードマスク物質層をエッチングしてハードマスクを形成する段階と；
前記ハードマスクを利用してキャパシタ電極物質層をエッチングしてキャパシタ電極を形成する段階と；
基板全面に上部絶縁膜を形成する段階でなっていることを特徴とするＭＩＭキャパシタの製造方法。
【請求項６】
請求項５に記載のＭＩＭキャパシタの製造方法において、前記上、下部絶縁膜とハードマスクは窒化膜でなっていることを特徴とするＭＩＭキャパシタの製造方法。
【請求項７】
請求項５に記載のＭＩＭキャパシタの製造方法において、前記金属配線上部の上、下部絶縁膜の総厚みとキャパシタ電極上部の上部絶縁膜とハードマスクの総厚みの厚み差は０から２００Åの範囲であることを特徴とするＭＩＭキャパシタの製造方法。
【請求項８】
請求項５に記載のＭＩＭキャパシタの製造方法において、前記キャパシタ電極はバリアー金属膜で成っていることを特徴とするＭＩＭキャパシタの製造方法。
【請求項９】
請求項５に記載のＭＩＭキャパシタの製造方法において、前記感光膜は約８０００Å以上の厚みを持つことを特徴とするＭＩＭキャパシタの製造方法。
【請求項１０】
請求項５に記載のＭＩＭキャパシタの製造方法において、前記キャパシタ電極形成時、前記ハードマスクとキャパシタ電極は約５：１または１０：１のエッチング選択比を持つことを特徴とするＭＩＭキャパシタの製造方法。
【請求項１１】
第１金属配線を備えた半導体基板上に下部絶縁膜とキャパシタ電極物質層を形成する段階と；
前記キャパシタ電極物質層上に前記ハードマスクを形成する段階と；
前記ハードマスクを利用してキャパシタ電極物質層をエッチングしてキャパシタ電極を形成する段階と；
基板全面に上部絶縁膜を形成する段階と；
基板全面に層間絶縁膜を形成する段階と；
前記層間絶縁膜及び上、下部絶縁膜とハードマスクをエッチングして第１金属配線とキャパシタ電極をそれぞれ露出させるビアホールを形成する段階でなっていることを特徴とするＭＩＭキャパシタを備えた半導体装置の製造方法。
【請求項１２】
請求項１１に記載のＭＩＭキャパシタを備えた半導体装置の製造方法において、第１金属配線上部の上、下部絶縁膜の総厚みとキャパシタ電極上部の下部絶縁膜とハードマスクの総厚みの厚み差が０から約２００Åの範囲になるように、前記ハードマスクとキャパシタ電極物質層のエッチング選択比が約５：１または約１０：１である条件で、前記キャパシタ電極物質層をエッチングすることを特徴とするＭＩＭキャパシタを備えた半導体装置の製造方法。
【請求項１３】
請求項１１に記載のＭＩＭキャパシタを備えた半導体装置の製造方法おいて、デュアルダマシーン工程を遂行して前記ビアホールに第２金属配線を形成する段階をさらに含めることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明に属する技術分野】
本発明は、ロジックアナログ半導体素子に関するものであり、より具体的にはデュアルダマシーン工程に適合するＭＩＭキャパシタ及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般的にロジックアナログ素子に使用されるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタはＡｌまたはＣｕのような配線金属をキャパシタ電極で形成するものと、窒化タンタルＴａＮのようなバリアーメタルをキャパシタ電極として形成するものがある。これらＭＩＭキャパシタ中、前記バリアー金属をキャパシタ電極として使用するＭＩＭキャパシタ工程が単純で電極物質の特性変化がないため広く使われている。
【０００３】
図１ないし図４は、従来のＭＩＭキャパシタを備えた半導体装置の製造方法を説明するための工程断面図を図示したものである。
【０００４】
図１を参照すると、通常のダマシーン工程により形成された銅配線１１０を備えた半導体基板１００上に下部窒化膜１２０を７００Åの厚み（膜厚）で形成し、下部窒化膜１２０上にキャパシタ電極用バリアー金属膜、例えばＴａＮ膜１３０を７００Åの厚みで形成する。前記ＴａＮ膜１３０上に感光膜１９０を８０００Åの厚みで被覆した後、キャパシタ電極が形成される部分にのみ残るようにパターニングする。
【０００５】
図２を参照すると、前記感光膜１９０をマスクにしてＴａＮ膜１３０の露出された部分をエッチングしてキャパシタ電極１３５を形成する。図３を参照すると、前記感光膜１９０を除去した後、基板全面に上部窒化膜１４０を３５０Åの厚みで蒸着する。
【０００６】
図４を参照すると、前記上部窒化膜１４０上に層間絶縁膜１５０を蒸着し、前記銅配線１１０とキャパシタ電極１３５が露出するように前記層間絶縁膜１５０と上、下部窒化膜１４０，１２０をエッチングしてビアホール１６１、１６５をそれぞれ形成する。以後、図面上には図示されてないが、通常のダマシーン工程を遂行して前記ビアホール１６１、１６５に金属配線を形成する。
【０００７】
前記したような従来のＭＩＭキャパシタを備えた半導体装置の製造方法は次のような問題点があった。第１の問題は、感光膜１９０をマスクにしてＴａＮ膜１３０をエッチングしてキャパシタ電極１３５を形成する時、前記感光膜１９０が８０００Å以上の厚みを持つため、多量のメタルポリマーを発生する。前記メタルポリマーはキャパシタ電極形成後、進行されるＨＦ洗浄時においても完全に除去されないために後続のパターン製作に難点が生じた。従って、前記メタルポリマーを完全に除去するためには乾式方式のポリマー除去工程が行われなければならないのだが、乾式エッチング工程によりキャパシタ電極１３５であるＴａＮ膜の表面にエッチング損傷が発生するという問題点があった。
【０００８】
第２の問題は、ポリマー除去により表面がエッチング損傷されたキャパシタ電極１３５上に層間絶縁膜１５０が蒸着されるため層間絶縁膜１５０形成時、上部窒化膜１４０または層間絶縁膜がリフティングされるという問題点があった。
【０００９】
第３の問題は、銅配線１１０上には上、下部窒化膜１２０、１４０が存在し、キャパシタ電極１３５上には、上部窒化膜１４０のみ存在して銅配線１１０とキャパシタ電極１３５の窒化膜は互いに違った厚みで形成される。従って、銅配線１１０とキャパシタ電極１３５上にビアホール１６１、１６５形成工程時、窒化膜のエッチング量が多いとキャパシタ電極の表面がエッチング損傷されるだけでなくポリマーが発生してキャパシタの電気的特性が変化するという問題点があり、窒化膜のエッチング量が少ないと銅配線１１０が露出されないオープン不良が発生するという問題点があった。さらに、銅配線１１０とキャパシタ電極１３５間の窒化膜の膜厚の差によりデュアルダマシーン工程を適用しにくいという問題点があった。よって、金属配線のオープン不良とキャパシタの特性変化を防ぐことのできるＭＩＭキャパシタを製造するための方法が要求された。
【００１０】
【発明が解決しようとする課題】
本発明の目的は、前記したような従来技術の問題店を解決するためのものであり、ハードマスクを利用してキャパシタ電極用バリアー金属膜をエッチングすることにより、多量のポリマー発生を防ぎキャパシタ電極の表面エッチング損傷を防ぐことのできるＭＩＭキャパシタ及びその製造方法を提供することが目的である。
【００１１】
本発明の他の目的は、キャパシタ電極上部に形成される膜質のリフティングを防ぐことのできるＭＩＭキャパシタ及びその製造方法を提供することである。
【００１２】
【発明が解決するための手段】
このような目的を達成するための本発明は、金属配線を備えた半導体基板と；前記半導体基板上に形成された下部絶縁膜と；前記下部絶縁膜上に形成されたキャパシタ電極と；前記キャパシタ電極上に形成されたハードマスクと；基板全面に形成された上部絶縁膜を備えるＭＩＭキャパシタを提供することを特徴とする。
【００１３】
また、本発明は金属配線を備えた半導体基板上に下部絶縁膜、キャパシタ電極物質層、ハードマスク物質層を順に形成する段階と；感光膜を利用し金属配線上部のハードマスク物質層をエッチングしてハードマスクを形成する段階と；前記ハードマスクを利用しキャパシタ電極物質層をエッチングしてキャパシタ電極を形成する段階と；基板全面に上部絶縁膜を形成する段階で成り立つＭＩＭキャパシタの製造方法を提供する。
【００１４】
前記上部、下部絶縁膜とハードマスクは窒化膜で成り、前記金属配線上部の上、下部絶縁膜の総厚み（総膜厚）とキャパシタ電極上部の上部絶縁膜とハードマスクの総厚みの厚み差が０から約２００Åになるように、前記ハードマスクとキャパシタ電極物質層のエッチング選択比が約５：１ないし約１０：１である条件でキャパシタ電極物質層がエッチングされる。
【００１５】
また、本発明は第１金属配線を備えた半導体基板上に下部絶縁膜とキャパシタ電極物質層を形成する段階と；前記キャパシタ電極物質層上に前記ハードマスクを形成する段階と；前記ハードマスクを利用しキャパシタ電極物質層をエッチングしてキャパシタ電極を形成する段階と；基板全面に上部絶縁膜を形成する段階と；基板全面に層間絶縁膜を形成する段階と；前記層間絶縁膜と上、下部絶縁膜、そしてハードマスクをエッチングして第１金属配線とキャパシタ電極をそれぞれ露出させるビアホールを形成する段階で成り立つＭＩＭキャパシタを備えた半導体装置の製造方法を提供することを特徴とする。
【００１６】
前記ビアホール形成後、デュアルダマシーン工程を遂行して銅配線及びキャパシタ電極用金属配線を形成する段階をさらに含める。
【００１７】
【発明の実施の形態】
以下、本発明をより具体的に説明するために本発明による実施例を添付図面を参照しながらより詳しく説明することにする。
【００１８】
図５ないし図９は本発明の実施例によるＭＩＭキャパシタを備えた半導体装置の製造方法を説明するための工程断面図を図示したものである。
【００１９】
図５を参照すると、通常的なダマシーン工程により銅配線２１０が形成された半導体基板２００上にエッチストッパー用絶縁膜で下部窒化膜２２０を約８５０Åの厚みで蒸着し、前記下部窒化膜２２０上にキャパシタ電極用バリアー金属膜、例えばＴａＮ膜２３０を約７００Åの厚みで形成する。
【００２０】
続いて、前記ＴａＮ膜２３０上にハードマスク用窒化膜２４０を約１０００Åの厚みで蒸着し、前記窒化膜２４０上に約８０００Å以上の厚みを持つ感光膜２９０を塗布した後、キャパシタ電極が形成される部分のみ残るようにパターニングする。
【００２１】
図６を参照すると、前記感光膜２９０をマスクとして窒化膜２４０の露出された部分をエッチングしてハードマスク２４５を形成し、前記感光膜２９０を除去する。図７を参照すると、前記ハードマスク２４５を利用してその下部のＴａＮ膜２３０をエッチングしてキャパシタ電極２３５を形成する。
【００２２】
この時、ＴａＮ膜２３０とハードマスク用窒化膜２４０の選択比が約５：１ないし約１０：１である条件で、前記ＴａＮ膜２３０をエッチングしてくれる。従って、ＴａＮ膜２３０をエッチングしてキャパシタ電極２３５を形成する時、キャパシタ電極２３５上部に存在するハードマスク２４５用窒化膜の厚みが銅配線２１０上部の下部窒化膜２２０の厚みと同程度にする。
【００２３】
本発明の実施例では、前記銅配線２１０上部の窒化膜とキャパシタ電極２３５上部の窒化膜の厚み差が０ないし約２００Åになるようにエッチングする。例えば、オーバーエッチングを勘案して約１０００ÅのＴａＮ膜２３０をターゲットにエッチングした場合には、ハードマスク２４０の厚みは約８００Å程度になり、下部窒化膜２２０の厚みは約７００Å程度になる。
【００２４】
また、本発明の実施例では、ＴａＮ膜２３０が露出されない状態で感光膜２９０を利用してハードマスク２４５用窒化膜をエッチングし、また感光膜２９０を除去した後、ハードマスクを利用してＴａＮ膜２３０をエッチングしてくれるため、感光膜２９０の厚みはキャパシタ電極形成に全く影響を及ぼさない。
【００２５】
つまり、ハードマスク用窒化膜のエッチングの時、ＴａＮ膜が露出されないため多量のポリマー発生が防がれる。従って、後続のポリマーを除去するための乾式エッチング工程が必要ないため、キャパシタ電極表面のエッチング損傷を防ぎキャパシタ電極の特性変化を防ぐことができる。
【００２６】
図８を参照すると、基板全面に上部窒化膜２５０を約３５０Åの厚みで蒸着する。前記窒化膜２５０の形成後、銅配線２１０上部の窒化膜２２０、２５０の総厚みとキャパシタ電極２３５上部の窒化膜２４５，２５０の総厚みは０ないし２００Åの厚み差を維持するようになる。
【００２７】
図面上には図示されてないが、前記キャパシタ電極２３５がＭＩＭキャパシタの下部プレートとして作用し、上部窒化膜２５０がＭＩＭキャパシタの誘電膜として作用する場合、前記上部窒化膜２５０上にはバリアー金属膜、例えばＴａＮ膜でできたＭＩＭキャパシタの上部プレートが形成され、この時上部窒化膜２５０は製造されるＭＩＭキャパシタの特性によりその厚みが定まる。
【００２８】
図９を参照にすると、基板全面に層間絶縁膜２６０を蒸着した後、パターニングして同配線２１０とキャパシタ電極２３５を露出させる金属配線用ビアホール２７１、２７５をそれぞれ形成する。以後図面上には図示されてないが、ダマシーン工程、例えばデュアルダマシーン工程を遂行して前記ビアホール２７１、２７５に金属配線を形成する。
【００２９】
本発明の実施例では、キャパシタ電極表面のエッチング損傷が発生しないため窒化膜２４０または層間絶縁膜２６０のリフティング現象は発生しない。また、銅配線２１０上部とキャパシタ電極２３５上部の窒化膜の厚みがほぼ類似するので、銅配線のオープン不良なしでビアホールを容易に形成でき、後続の金属配線を形成する時、デュアルダマシーン工程を適用できる。
【００３０】
図１０及び図１１は従来の感光膜マスク（ＰＲ　Ｍａｓｋ）を使用してキャパシタ電極を形成した場合と本発明のハードマスク（Ｈａｒｄ　Ｍａｓｋ）を利用してキャパシタ電極を形成した場合において、単位容量分布（ｕｎｉｔ　ｃａｐａｃｉｔａｎｃｅ）と漏洩電流特性をそれぞれ図示したものである。図１０及び図１１から、従来に比べて本発明のハードマスクを利用したキャパシタ形成方法がキャパシタフェイル（ｆａｉｌ）及び漏洩電流を減少することができることがわかる。
【００３１】
【発明の効果】
前記したような本発明の実施例によると、ハードマスクを利用しバリアー金属膜であるＴＡＮ膜をエッチングしてキャパシタ電極を形成することにより、多量のポリマー発生を防ぎ、それによりキャパシタ電極表面のエッチング損傷を防げるだけでなく後続工程により蒸着される膜質のリフティング現象を防ぐことができるという効果がある。
【００３２】
また、本発明の銅配線上部の窒化膜の総厚みとキャパシタ電極上部の窒化膜の総厚みの厚み差が０ないし約２００Åになるように調節することによって後続のビアホール形成時銅配線のオープン不良を防げるだけでなくキャパシタ電極の特性変化を防ぐことができるという効果がある。
【図面の簡単な説明】
【図１】従来のＭＩＭキャパシタを備えた半導体装置の製造方法を説明するための工程断面図である。
【図２】従来のＭＩＭキャパシタを備えた半導体装置の製造方法を説明するための工程断面図である。
【図３】従来のＭＩＭキャパシタを備えた半導体装置の製造方法を説明するための工程断面図である。
【図４】従来のＭＩＭキャパシタを備えた半導体装置の製造方法を説明するための工程断面図である。
【図５】本発明の実施例によるＭＩＭキャパシタを備えた半導体装置の製造方法を説明するため工程断面図である。
【図６】本発明の実施例によるＭＩＭキャパシタを備えた半導体装置の製造方法を説明するため工程断面図である。
【図７】本発明の実施例によるＭＩＭキャパシタを備えた半導体装置の製造方法を説明するため工程断面図である。
【図８】本発明の実施例によるＭＩＭキャパシタを備えた半導体装置の製造方法を説明するため工程断面図である。
【図９】本発明の実施例によるＭＩＭキャパシタを備えた半導体装置の製造方法を説明するため工程断面図である。
【図１０】従来及び本発明のＭＩＭキャパシタの単位容量分布をあらわした図面である。
【図１１】従来及び本発明のＭＩＭキャパシタの漏洩電流特性をあらわした図面である。
【符号の説明】
２００　半導体基板
２１０　銅配線
２２０，２５０　窒化膜
２３０　ＴａＮ膜
２３５　キャパシタ電極
２４０　ハードマスク
２６０　層間絶縁膜
２７１，２７５　ビアホール
【図１】
2004023104.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004023104.tif 000009
【図８】
2004023104.tif 000010
【図９】
2004023104.tif 000011
【図１０】
2004023104.tif 000012
【図１１】
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