(57)【要約】【課題】ＣＭＯＳ構成のレベルシフト回路における貫通電流の発生を抑止する。【解決手段】４個のトランジスタＭ１〜Ｍ４からなるＣＭＯＳ構成のレベルシフト基本回路１０に、その貫通電流を抑止するための制御回路２０を付加する。制御入力ＶＳ１をＬレベルにすることで制御用のＮ型ＭＯＳトランジスタＭ７，Ｍ８をオフさせている間（スイッチオフ期間）に、相補データ入力Ｖｉｎ１，Ｖｉｎ２を遷移させる。このスイッチオフ期間では、Ｎ型ＭＯＳトランジスタＭ１，Ｍ２の各々のソースがＶＳＳから切り離される。しかも、このスイッチオフ期間内に、制御入力ＶＳ２をＬレベルにすることで制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６をオンさせる。これら制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６のオン期間では、データ出力Ｖｏｕｔ１及びＶｏｕｔ２が共にＶＤＤにプリチャージされる（プリチャージ期間）。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１の電源と、当該第１の電源より低い電圧を有する第２の電源との間に直列に介在して各々データ入力に応じた電圧をゲートに受け取るＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有し、当該Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの接続点をデータ出力ノードとするレベルシフト基本回路と、
前記データ入力の遷移時に前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとが同時にオンすることにより前記第１の電源と前記第２の電源との間に流れる貫通電流を抑止するための制御回路とを備えたレベルシフト回路であって、
前記制御回路は、
前記Ｎ型ＭＯＳトランジスタを前記第２の電源から切り離すための第１の回路と、
前記第１の回路による切り離しが行われている状態で前記データ出力ノードを前記第１の電源によりプリチャージするための第２の回路とを備え、
前記第２の回路によるプリチャージが終了した後に前記第１の回路による切り離しが解除され、かつ前記第１の回路による切り離しが行われている間に前記データ入力が遷移するように構成されたことを特徴とするレベルシフト回路。
【請求項２】
請求項１記載のレベルシフト回路において、
前記第１の回路は、前記Ｎ型ＭＯＳトランジスタと前記第２の電源との間に介在した制御用のＮ型ＭＯＳトランジスタを有し、
前記第２の回路は、前記第１の電源と前記データ出力ノードとの間に介在した制御用のＰ型ＭＯＳトランジスタを有し、
前記制御用のＮ型ＭＯＳトランジスタのゲートに第１の制御入力が、前記制御用のＰ型ＭＯＳトランジスタのゲートに第２の制御入力がそれぞれ接続されたことを特徴とするレベルシフト回路。
【請求項３】
第１の電源と、当該第１の電源より低い電圧を有する第２の電源との間に直列に介在して各々データ入力に応じた電圧をゲートに受け取るＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有し、当該Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの接続点をデータ出力ノードとするレベルシフト基本回路と、
前記データ入力の遷移時に前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとが同時にオンすることにより前記第１の電源と前記第２の電源との間に流れる貫通電流を抑止するための制御回路とを備えたレベルシフト回路であって、
前記制御回路は、
前記Ｎ型ＭＯＳトランジスタのゲート電圧を前記第２の電源の電圧に引き下げるための第１の回路と、
前記第１の回路による電圧引き下げが行われている状態で前記データ出力ノードを前記第１の電源によりプリチャージするための第２の回路とを備え、
前記第２の回路によるプリチャージが終了した後に前記第１の回路による電圧引き下げが解除され、かつ前記第１の回路による電圧引き下げが行われている間に前記データ入力が遷移するように構成されたことを特徴とするレベルシフト回路。
【請求項４】
請求項３記載のレベルシフト回路において、
前記第１の回路は、前記データ入力に接続された１入力と、前記Ｎ型ＭＯＳトランジスタのゲートに接続された出力とを持つ２入力ＮＯＲ回路を有し、
前記第２の回路は、前記第１の電源と前記データ出力ノードとの間に介在した制御用のＰ型ＭＯＳトランジスタを有し、
前記２入力ＮＯＲ回路の他の入力に第１の制御入力が、前記制御用のＰ型ＭＯＳトランジスタのゲートに第２の制御入力がそれぞれ接続されたことを特徴とするレベルシフト回路。
【請求項５】
請求項１〜４のいずれか１項に記載のレベルシフト回路において、
複数個の前記レベルシフト基本回路につき１個の前記制御回路を備えたことを特徴とするレベルシフト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、異なる電源電圧で動作する回路間のインターフェースとして働くレベルシフト回路に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ構成の従来のレベルシフト回路では、電源とグラウンドとの間に直列に介在したＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとがデータ入力の遷移時に同時にオンすることが避けられないため、この際に貫通電流が発生する（特許文献１参照）。
【０００３】
【特許文献１】
特開平１１−１３６１２０号公報
【０００４】
【発明が解決しようとする課題】
液晶ドライバでは、出力数にビット数を乗じて得られる数のレベルシフト回路を必要とする。例えば、各々８ビットで出力数が３８４である液晶ドライバは、３０７２個ものレベルシフト回路を使用する。このように多数のレベルシフト回路を使用する用途では、個々のレベルシフト回路中の貫通電流による消費電力の増加が課題であるとともに、貫通電流によるグラウンド電位の上昇がチップ外部にノイズとして出力されてシステムとしての誤動作を引き起こすという課題があった。
【０００５】
本発明の目的は、ＣＭＯＳ構成のレベルシフト回路における貫通電流の発生を抑止することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するため、本発明は、第１の電源と当該第１の電源より低い電圧を有する第２の電源との間に直列に介在して各々データ入力に応じた電圧をゲートに受け取るＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとを有し、当該Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタとの接続点をデータ出力ノードとするレベルシフト基本回路と、前記データ入力の遷移時に前記Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとが同時にオンすることにより前記第１の電源と前記第２の電源との間に流れる貫通電流を抑止するための制御回路とを備えたレベルシフト回路の構成を採用することとしたものである。
【０００７】
前記制御回路は、前記Ｎ型ＭＯＳトランジスタを前記第２の電源から切り離すための第１の回路と、前記第１の回路による切り離しが行われている状態で前記データ出力ノードを前記第１の電源によりプリチャージするための第２の回路とを備え、前記第２の回路によるプリチャージが終了した後に前記第１の回路による切り離しが解除され、かつ前記第１の回路による切り離しが行われている間に前記データ入力が遷移するように構成される。
【０００８】
あるいは、前記制御回路は、前記Ｎ型ＭＯＳトランジスタのゲート電圧を前記第２の電源の電圧に引き下げるための第１の回路と、前記第１の回路による電圧引き下げが行われている状態で前記データ出力ノードを前記第１の電源によりプリチャージするための第２の回路とを備え、前記第２の回路によるプリチャージが終了した後に前記第１の回路による電圧引き下げが解除され、かつ前記第１の回路による電圧引き下げが行われている間に前記データ入力が遷移するように構成される。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１０】
図１は、本発明に係るレベルシフト回路の構成例を示している。図１において、１０はＣＭＯＳ構成のレベルシフト基本回路、２０は貫通電流を抑止するための制御回路である。レベルシフト基本回路１０は、２個のＮ型ＭＯＳトランジスタＭ１，Ｍ２と、２個のＰ型ＭＯＳトランジスタＭ３，Ｍ４とを備えている。制御回路２０は、２個のＰ型ＭＯＳトランジスタＭ５，Ｍ６と、２個のＮ型ＭＯＳトランジスタＭ７，Ｍ８とを備えている。Ｖｉｎ１，Ｖｉｎ２は相補データ入力、ＶＳ１，ＶＳ２は各々制御入力、Ｖｏｕｔ１，Ｖｏｕｔ２は各々データ出力、ＶＤＤは第１の電源、ＶＳＳはＶＤＤより低い電圧を有する第２の電源（グラウンド：０Ｖ）である。
【００１１】
図１において、Ｎ型ＭＯＳトランジスタＭ１のゲートにＶｉｎ１を、Ｎ型ＭＯＳトランジスタＭ２のゲートにＶｉｎ２をそれぞれ接続する。Ｎ型ＭＯＳトランジスタＭ１のソースと、ゲートにＶＳ１が接続されたＮ型ＭＯＳトランジスタＭ７のドレインとを接続し、後者のＮ型ＭＯＳトランジスタＭ７のソースをＶＳＳに接続する。同様に、Ｎ型ＭＯＳトランジスタＭ２のソースと、ゲートにＶＳ１が接続されたＮ型ＭＯＳトランジスタＭ８のドレインとを接続し、後者のＮ型ＭＯＳトランジスタＭ８のソースをＶＳＳに接続する。Ｎ型ＭＯＳトランジスタＭ１のドレインをＰ型ＭＯＳトランジスタＭ３のドレインと接続し、Ｎ型ＭＯＳトランジスタＭ２のドレインをＰ型ＭＯＳトランジスタＭ４のドレインと接続する。Ｐ型ＭＯＳトランジスタＭ３，Ｍ４のソースは、それぞれＶＤＤに接続する。Ｐ型ＭＯＳトランジスタＭ３のゲートは、Ｐ型ＭＯＳトランジスタＭ４のドレインと接続し、その接続点を第１のデータ出力ノードＶｏｕｔ１とする。また、Ｐ型ＭＯＳトランジスタＭ４のゲートは、Ｐ型ＭＯＳトランジスタＭ３のドレインと接続し、その接続点を第２のデータ出力ノードＶｏｕｔ２とする。更に、各々のゲートがＶＳ２に接続されたＰ型ＭＯＳトランジスタＭ５，Ｍ６の各々のソースをＶＤＤに接続し、一方のＰ型ＭＯＳトランジスタＭ５のドレインをＶｏｕｔ１に接続し、他方のＰ型ＭＯＳトランジスタＭ６のドレインをＶｏｕｔ２に接続する。
【００１２】
図２は、図１のレベルシフト回路の動作例を示している。まず、初期状態として、ＶＳ１，ＶＳ２がＨレベル、Ｖｉｎ１がＬレベル、Ｖｉｎ２がＨレベルとする。この状態（出力期間）では、Ｖｏｕｔ１はＶＳＳを出力し、Ｖｏｕｔ２はＶＤＤを出力する。Ｎ型ＭＯＳトランジスタＭ１とＰ型ＭＯＳトランジスタＭ４とがオフなので、ＶＤＤとＶＳＳとの間に貫通電流は流れない。
【００１３】
次に、レベルシフト出力を切り替えるには、ＶＳ１をＬレベルにすることで制御用のＮ型ＭＯＳトランジスタＭ７，Ｍ８をオフさせている間（スイッチオフ期間）に、Ｖｉｎ１及びＶｉｎ２を遷移させる。このスイッチオフ期間では、Ｎ型ＭＯＳトランジスタＭ１，Ｍ２の各々のソースがＶＳＳから切り離されている。しかも、このスイッチオフ期間内に、ＶＳ２をＬレベルにすることで制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６をオンさせる。これら制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６のオン期間では、Ｖｏｕｔ１及びＶｏｕｔ２が共にＶＤＤにプリチャージされる（プリチャージ期間）。したがって、Ｖｏｕｔ１はプリチャージ開始時点でＶＳＳからＶＤＤへ遷移する。
【００１４】
図示の例では、Ｖｉｎ１がＬレベルからＨレベルへ、Ｖｉｎ２がＨレベルからＬレベルへそれぞれ遷移し、ＶＳ２をＨレベルに戻すことによりプリチャージ期間が終了した後に、ＶＳ１をＨレベルに戻すことによりＮ型ＭＯＳトランジスタＭ７，Ｍ８による切り離しが解除された時点で、Ｖｏｕｔ２がＶＤＤからＶＳＳへ遷移する。
【００１５】
以上のレベルシフト出力の切り替え中に、Ｎ型ＭＯＳトランジスタＭ１とＰ型ＭＯＳトランジスタＭ３とが同時にオンすることはなく、またＮ型ＭＯＳトランジスタＭ２とＰ型ＭＯＳトランジスタＭ４とが同時にオンすることもない。したがって、これらのトランジスタに貫通電流が流れることはない。また、制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６がオンすることでＶｏｕｔ１及びＶｏｕｔ２にＶＤＤを出力しているとき、制御用のＮ型ＭＯＳトランジスタＭ７，Ｍ８によりＮ型ＭＯＳトランジスタＭ１，Ｍ２の各々のソースがＶＳＳから切り離されているので、制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６を通して貫通電流が流れることもない。
【００１６】
図１のレベルシフト回路が制御回路２０を備えない場合を想定すると、Ｖｉｎ１がＬレベルからＨレベルへ、Ｖｉｎ２がＨレベルからＬレベルへそれぞれ遷移したとき、Ｎ型ＭＯＳトランジスタＭ１はオフ状態からオン状態となり、Ｎ型ＭＯＳトランジスタＭ２はオン状態からオフ状態になる。このとき、Ｎ型ＭＯＳトランジスタＭ１とＰ型ＭＯＳトランジスタＭ３とが共にオン状態であるので、ＶＤＤとＶＳＳとの間に貫通電流が発生する。従来は、ここでＮ型ＭＯＳトランジスタＭ１によりＶｏｕｔ２の電位が徐々に引き下げられて貫通電流が遮断されるように、Ｎ型ＭＯＳトランジスタＭ１のオン状態での電流能力（ゲート幅）をＰ型ＭＯＳトランジスタＭ３より大きく設計していた。同様に、Ｎ型ＭＯＳトランジスタＭ２のオン状態での電流能力（ゲート幅）をＰ型ＭＯＳトランジスタＭ４より大きく設計していた。ところが、貫通電流を抑止するための制御回路２０を備えた図１のレベルシフト回路によれば、貫通電流をＮ型ＭＯＳトランジスタＭ１，Ｍ２で遮断する必要がないので、これらのＮ型ＭＯＳトランジスタＭ１，Ｍ２の電流能力（ゲート幅）をＰ型ＭＯＳトランジスタＭ３，Ｍ４より大きく設計する必要がなく、レベルシフト基本回路１０の回路面積を小さくできる。
【００１７】
なお、図１中の制御用のＮ型ＭＯＳトランジスタＭ７，Ｍ８は、これを１個のＮ型ＭＯＳトランジスタに置き換えることができる。ただし、レイアウト的には２個のＮ型ＭＯＳトランジスタＭ７，Ｍ８を採用する方が都合がよい。
【００１８】
図３は、図１のレベルシフト回路の変形例を示している。図３によれば、ｎを２以上の整数とするとき、ｎ個のレベルシフト基本回路１０につき、貫通電流を抑止するための１個の制御回路２０を備える。これにより、制御回路２０を設けることによる面積ペナルティを小さくできる。
【００１９】
図４は、本発明に係るレベルシフト回路の他の構成例を示している。図４において、１０はＣＭＯＳ構成のレベルシフト基本回路、２１は貫通電流を抑止するための制御回路である。レベルシフト基本回路１０は、２個のＮ型ＭＯＳトランジスタＭ１，Ｍ２と、２個のＰ型ＭＯＳトランジスタＭ３，Ｍ４とを備えている。制御回路２１は、２個の２入力ＮＯＲ回路Ｎ１，Ｎ２と、２個のＰ型ＭＯＳトランジスタＭ５，Ｍ６とを備えている。Ｖｉｎ１，Ｖｉｎ２は相補データ入力、ＶＳ１，ＶＳ２は各々制御入力、Ｖｏｕｔ１，Ｖｏｕｔ２は各々データ出力、ＶＤＤは第１の電源、ＶＳＳはＶＤＤより低い電圧を有する第２の電源（グラウンド：０Ｖ）である。
【００２０】
図４において、一方のＮＯＲ回路Ｎ１はＶｉｎ１とＶＳ１とを入力に持ち、他方のＮＯＲ回路Ｎ２はＶｉｎ２とＶＳ１とを入力に持つ。Ｎ型ＭＯＳトランジスタＭ１のゲートにＮＯＲ回路Ｎ１の出力Ｖ１を接続し、Ｎ型ＭＯＳトランジスタＭ２のゲートにＮＯＲ回路Ｎ２の出力Ｖ２を接続する。Ｎ型ＭＯＳトランジスタＭ１，Ｍ２のソースは、それぞれＶＳＳに接続する。Ｎ型ＭＯＳトランジスタＭ１のドレインをＰ型ＭＯＳトランジスタＭ３のドレインと接続し、Ｎ型ＭＯＳトランジスタＭ２のドレインをＰ型ＭＯＳトランジスタＭ４のドレインと接続する。Ｐ型ＭＯＳトランジスタＭ３，Ｍ４のソースは、それぞれＶＤＤに接続する。Ｐ型ＭＯＳトランジスタＭ３のゲートは、Ｐ型ＭＯＳトランジスタＭ４のドレインと接続し、その接続点を第１のデータ出力ノードＶｏｕｔ１とする。また、Ｐ型ＭＯＳトランジスタＭ４のゲートは、Ｐ型ＭＯＳトランジスタＭ３のドレインと接続し、その接続点を第２のデータ出力ノードＶｏｕｔ２とする。更に、各々のゲートがＶＳ２に接続されたＰ型ＭＯＳトランジスタＭ５，Ｍ６の各々のソースをＶＤＤに接続し、一方のＰ型ＭＯＳトランジスタＭ５のドレインをＶｏｕｔ１に接続し、他方のＰ型ＭＯＳトランジスタＭ６のドレインをＶｏｕｔ２に接続する。
【００２１】
図５は、図４のレベルシフト回路の動作例を示している。まず、初期状態として、ＶＳ１がＬレベル、ＶＳ２がＨレベル、Ｖｉｎ１がＬレベル、Ｖｉｎ２がＨレベルとする。この状態（出力期間）では、Ｖ１がＨレベル、Ｖ２がＬレベルであり、Ｖｏｕｔ１はＶＤＤを出力し、Ｖｏｕｔ２はＶＳＳを出力する。Ｎ型ＭＯＳトランジスタＭ２とＰ型ＭＯＳトランジスタＭ３とがオフなので、ＶＤＤとＶＳＳとの間に貫通電流は流れない。
【００２２】
次に、レベルシフト出力を切り替えるには、ＶＳ１をＨレベルにすることでＮ型ＭＯＳトランジスタＭ１，Ｍ２のゲート電圧Ｖ１，Ｖ２を共にＬレベルに引き下げることにより当該Ｎ型ＭＯＳトランジスタＭ１，Ｍ２を強制的にオフさせている間（スイッチオフ期間）に、Ｖｉｎ１及びＶｉｎ２を遷移させる。しかも、このスイッチオフ期間内に、ＶＳ２をＬレベルにすることで制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６をオンさせる。これら制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６のオン期間では、Ｖｏｕｔ１及びＶｏｕｔ２が共にＶＤＤにプリチャージされる（プリチャージ期間）。したがって、Ｖｏｕｔ２はプリチャージ開始時点でＶＳＳからＶＤＤへ遷移する。
【００２３】
図示の例では、Ｖｉｎ１がＬレベルからＨレベルへ、Ｖｉｎ２がＨレベルからＬレベルへそれぞれ遷移し、ＶＳ２をＨレベルに戻すことによりプリチャージ期間が終了した後に、ＶＳ１をＬレベルに戻すことによりＮ型ＭＯＳトランジスタＭ１，Ｍ２の強制オフが解除された時点で、Ｖ２がＬレベルからＨレベルへ、Ｖｏｕｔ１がＶＤＤからＶＳＳへそれぞれ遷移する。
【００２４】
以上のレベルシフト出力の切り替え中に、Ｎ型ＭＯＳトランジスタＭ１とＰ型ＭＯＳトランジスタＭ３とが同時にオンすることはなく、またＮ型ＭＯＳトランジスタＭ２とＰ型ＭＯＳトランジスタＭ４とが同時にオンすることもない。したがって、これらのトランジスタに貫通電流が流れることはない。また、制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６がオンすることでＶｏｕｔ１及びＶｏｕｔ２にＶＤＤを出力しているとき、Ｎ型ＭＯＳトランジスタＭ１，Ｍ２が強制オフ状態であるので、制御用のＰ型ＭＯＳトランジスタＭ５，Ｍ６を通して貫通電流が流れることもない。
【００２５】
貫通電流を抑止するための制御回路２１を備えた図４のレベルシフト回路によっても、Ｎ型ＭＯＳトランジスタＭ１，Ｍ２の電流能力（ゲート幅）をＰ型ＭＯＳトランジスタＭ３，Ｍ４より大きく設計する必要がなく、レベルシフト基本回路１０の回路面積を小さくできる。
【００２６】
図６は、図４のレベルシフト回路の変形例を示している。図６によれば、ｎを２以上の整数とするとき、ｎ個のレベルシフト基本回路１０につき、貫通電流を抑止するための１個の制御回路２２を備える。これにより、制御回路２２を設けることによる面積ペナルティを小さくできる。
【００２７】
なお、後続回路がＰチャンネル型であるかＮチャンネル型であるかに応じて、上記各実施形態中のレベルシフト基本回路１０の出力段に適宜インバータを付加すればよい。また、以上の説明では第２の電源をＶＳＳ（＝０Ｖ）としたが、これを正又は負の電源に変更してもよい。
【００２８】
【発明の効果】
以上説明してきたとおり、本発明によれば、ＣＭＯＳ構成のレベルシフト回路における貫通電流の発生を抑止することができる。
【図面の簡単な説明】
【図１】本発明に係るレベルシフト回路の構成例を示す回路図である。
【図２】図１のレベルシフト回路の動作例を示すタイムチャート図である。
【図３】図１のレベルシフト回路の変形例を示す回路図である。
【図４】本発明に係るレベルシフト回路の他の構成例を示す回路図である。
【図５】図４のレベルシフト回路の動作例を示すタイムチャート図である。
【図６】図４のレベルシフト回路の変形例を示すブロック図である。
【符号の説明】
１０  レベルシフト基本回路
２０，２１，２２  制御回路
Ｍ１〜Ｍ８  ＭＯＳトランジスタ
Ｎ１，Ｎ２  ＮＯＲ回路
ＶＤＤ  第１の電源
Ｖｉｎ１，Ｖｉｎ２  相補データ入力
Ｖｏｕｔ１，Ｖｏｕｔ２  データ出力
ＶＳ１，ＶＳ２  制御入力
ＶＳＳ  第２の電源（グラウンド）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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