(57)【要約】【課題】消去時において、デプリートしたメモリセルに対して確実に書き戻しを行う。【解決手段】フラッシュメモリ１に設けられた書き込み電流制御部９において、書き込み電流検出回路１１により、書き込み時にメモリセルＳに流れる電流を検出し、その検出結果に基づいてワード線電圧制御回路１２がワード線電圧を制御する。消去時に深くデプリートしたメモリセルＳが存在する場合、ワード線の電圧を負電圧まで下げることにより、メモリセルＳのドレイン電圧が上昇し、書き込みが可能となる。書き込みが行われると、メモリセルＳのしきい値電圧Ｖｔｈが上昇するので、さらにワード線の電圧を上げて書き込みが終了となるワード線電圧（書き込みレベルよる）となったところで書き込みを終了する。書き込み時に、負荷電流を検出しているのでベリファイ動作を不要にすることができる。【選択図】      図１
2004334994.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部と、ワードドライバに供給するワード線電圧を生成する電圧制御部とを有し、
前記制御部は、前記不揮発性メモリセルに情報を格納する書き込み動作、前記不揮発性メモリセルに格納した情報を読み出す読み出し動作、前記不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、
前記電圧制御部は、前記消去動作時において、しきい値電圧が負電圧に下がった前記不揮発性メモリセルがある場合に、前記ワード線電圧を下げて書き戻しを行うことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電圧制御部は、電源起動時に、しきい値電圧が負電圧に下がった前記不揮発性メモリセルがあるか否かを検出することを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記電圧制御部は、
しきい値電圧が負電圧に下がった前記不揮発性メモリセルがあるか否かを検出する検出部と、
前記検出部が、しきい値電圧が負電圧に下がった前記不揮発性メモリセルを検出した際に、前記ワード線電圧を下げて出力するワード線電圧制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
前記検出部は、前記不揮発性メモリセルのドレイン電流に基づいて、しきい値電圧が負電圧に下がった前記不揮発性メモリセルを検出することを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記検出部は、
しきい値電圧が負電圧に下がっていない正常な前記不揮発性メモリセルのドレイン電流とほぼ同じ電流値の比較電流が流れる定電流回路と、
前記定電流回路に流れる比較電流と前記不揮発性メモリセルに流れるドレイン電流とを比較し、その比較結果を出力する比較器とを備え、
前記ワード線電圧制御部は、前記比較器の比較結果が、前記不揮発性メモリセルのドレイン電流が比較電流よりも多い場合に前記ワード線電圧を下げて出力するように制御することを特徴とする半導体集積回路装置。
【請求項６】
請求項３記載の半導体集積回路装置において、
前記検出部は、前記不揮発性メモリセルのドレイン電圧に基づいて、しきい値電圧が負電圧に下がった前記不揮発性メモリセルを検出することを特徴とする半導体集積回路装置。
【請求項７】
請求項６記載の半導体集積回路装置において、
前記検出部は、
前記不揮発性メモリセルのドレイン電圧を検出し、検出信号を出力する検出器と、
クロック信号をカウントし、任意周期毎にカウント信号を出力するクロックカウンタと、
前記クロックカウンタのカウント信号に基づいて、前記検出器の検出信号をラッチするラッチ部とを備え、
前記制御部は、
前記ラッチ部から出力される検出信号をモニタし、ある設定時間以上、前記検出信号が出力されている場合に、しきい値電圧が負電圧に下がった前記不揮発性メモリセルがあると判断し、制御信号を前記ワード線電圧制御部に出力し、
前記ワード線電圧制御部は、前記制御部から出力された制御信号に基づいて、前記ワード線電圧を下げて出力することを特徴とする半導体集積回路装置。
【請求項８】
複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部と、それぞれの不揮発性メモリセルの制御端子に接続されるワード線と不揮発性メモリセルのチャネル領域に印加する電圧を生成する電圧制御部とを有し、
前記制御部は前記不揮発性メモリセルにデータを書き込みまたは書き込まれているデータを消去する制御を行い、
データの消去制御においては前記不揮発性メモリセルのしきい値電圧を低くするために、前記不揮発性メモリセルのワード線に、前記不揮発性メモリのチャネル領域に印加する電圧を基準として、第１電圧を印加し、
データの書き込み制御においては前記不揮発性メモリセルのしきい値電圧を高くするために、前記不揮発性メモリセルのワード線に、前記不揮発性メモリのチャネル領域に印加する電圧を基準として、第２電圧を印加し、
前記データの消去制御後に行われる不揮発性メモリセルの書き戻し制御においては、前記不揮発性メモリセルのしきい値電圧を高くするために、前記ワード線に前記第２電圧以下の電圧を印加した後に前記不揮発性メモリセルのチャネル領域を流れる電流量を検出し、前記チャネル領域を流れる電流量が所定範囲よりも多い場合、前記不揮発性メモリセルのチャネル領域を流れる電流量が所定範囲となる様に前記ワード線に印加する電圧を低下させる制御を行うことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記書き戻し制御においては、前記ワード線に印加する電圧を低下させた後、前記不揮発性メモリセルのチャネル領域を流れる電流量が所定範囲よりも少なくなることに応じて前記ワード線に印加する電圧を高くする制御を行うことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記書き戻し制御においては、前記不揮発性メモリセルのしきい値電圧が負電圧になっている場合に、前記不揮発性メモリセルのチャネル領域を流れる電流量が所定範囲となる様に、前記不揮発性メモリセルに接続されるワード線に印加する電圧を負電圧領域も含め、制御することを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０記載の半導体集積回路装置において、
前記制御部とメモリアレイ部は１の半導体基板上に構成され、
前記制御部は前記半導体基板の外部からの信号により前記書き戻し制御を行うか否かを決定することを特徴とする半導体集積回路装置。
【請求項１２】
請求項１０記載の半導体集積回路装置において、
前記制御部とメモリアレイ部は１の半導体基板上に構成され、
前記制御部は中央処理装置であることを特徴とする半導体集積回路装置。
【請求項１３】
複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、前記不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部と、それぞれの不揮発性メモリセルの制御端子に接続されるワード線と不揮発性メモリセルのチャネル領域に印加する電圧を生成する電圧制御部とを有し、
前記制御部は前記不揮発性メモリセルにデータを書き込みまたは書き込まれているデータを消去する制御を行い、
データの消去制御においては前記不揮発性メモリセルのしきい値電圧を低くするために、前記不揮発性メモリセルのワード線に、前記不揮発性メモリのチャネル領域に印加する電圧を基準として、第１電圧を印加し、
データの書き込み制御においては前記不揮発性メモリセルのしきい値電圧を高くするために、前記不揮発性メモリセルのワード線に、前記不揮発性メモリのチャネル領域に印加する電圧を基準として、第２電圧を印加し、
前記データの消去制御後に行われる不揮発性メモリセルの書き戻し制御においては、前記不揮発性メモリセルのしきい値電圧を高くするために、前記ワード線に前記第２電圧以下の電圧を印加した後に前記不揮発性メモリセルのソース端子とドレイン端子間の電位差を検出し、ソース端子とドレイン端子間の電位差が所定範囲よりも低い場合、前記不揮発性メモリセルのソース端子とドレイン端子間の電位差が所定範囲となる様に前記ワード線に印加する電圧を低下させる制御を行うことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
前記書き戻し制御においては、前記ワード線に印加する電圧を低下させた後、前記不揮発性メモリセルのソース端子とドレイン端子間の電位差が所定範囲よりも高くなることに応じて前記ワード線に印加する電圧を高くする制御を行うことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４記載の半導体集積回路装置において、
前記書き戻し制御においては、前記不揮発性メモリセルのしきい値電圧が負電圧になっている場合に、前記不揮発性メモリセルのソース端子とドレイン端子間の電位差が所定範囲となる様に、前記不揮発性メモリセルに接続されるワード線に印加する電圧を負電圧も含め、制御することを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５記載の半導体集積回路装置において、
前記制御部とメモリアレイ部は１の半導体基板上に構成され、前記制御部は前記半導体基板の外部からの信号により前記書き戻し制御を行うか否かを決定することを特徴とする半導体集積回路装置。
【請求項１７】
請求項１５記載の半導体集積回路装置において、
前記制御部とメモリアレイ部は１の半導体基板上に構成され、前記制御部は中央処理装置であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリにおける信頼性の向上技術に関し、特に、データの消去時のメモリセルの消去不良の低減に適用して有効な技術に関するものである。
【０００２】
本明細書において、不揮発性メモリとは電荷蓄積領域としてフローティングゲートまたは窒化膜等を有するフラッシュメモリ若しくはＥＥＰＲＯＭを含み、１のメモリセルが１または複数のトランジスタにより構成されているものを指す。メモリアレイの構成としては、ビット線（またはデータ線）に対して複数のメモリセルが並列に接続されて構成されているもののみならず、ビット線に対して複数のメモリセルが直列に構成されているものも含む。半導体集積回路装置とは不揮発性メモリを有し、１または複数の半導体基板で構成され１のパッケージに封入されているものを指す。
【０００３】
【従来の技術】
電気的に書き込みおよび消去が可能な不揮発性メモリの１つとしてフラッシュメモリがある。たとえば、ＮＯＲ形メモリセル構成のフラッシュメモリにおいて、書き込み動作は、「書き込み」と「ベリファイ」とを繰り返すことにより、メモリセルのしきい値電圧がベリファイ電圧以上になるようにしている。
【０００４】
また、消去動作は、「消去」、および「書き戻し」で構成されている。この消去動作時において、消去状態を示すしきい値電圧分布内に含まれる様にメモリセルのしきい値電圧を低下させるのであるが、メモリセルのしきい値電圧がデプリート（消去状態を示すしきい値電圧分布を超えてメモリセルのしきい値電圧が低下するいわゆる過剰消去状態であり、特にメモリセルのしきい値電圧が負電圧となることを指す）することがあり、深くデプリートしていない場合、書き戻しによって該メモリセルは適正な消去状態にすることができる。
【０００５】
しかし、消去時にメモリセルが深くデプリートしている際に、該メモリセルに書き込みを行おうとすると、電源回路の電流供給能力以上の電流が流れてしまい、ドレイン電圧低下によって書き戻しができない恐れが生じる。
【０００６】
この問題を回避するために、消去時には、メモリセルに大きな電圧をかけて消去することができず、メモリセルに複数回に亘り電圧を印加するステップ電圧を用いて徐々に消去を行っている。書き戻しは、前述した書き込み動作と同様の動作である。
【０００７】
さらに、フラッシュメモリの書き込み動作については、たとえば、メモリトランジスタのドレイン電圧とドレイン電流とを制御することによって、電荷注入量を高精度に制御するものがある（たとえば、特許文献１参照）。
【０００８】
【特許文献１】
特開２００２−１２４０９１号公報
【０００９】
【発明が解決しようとする課題】
ところが、上記のような不揮発性メモリによる消去技術では、次のような問題点があることが本発明者により見い出された。
【００１０】
第１に本引用文献記載の技術は、メモリセルトランジスタへの書き込み動作においてドレイン電圧とドレイン電流とを制御するものであり、消去動作後の書き戻し動作においてメモリセルがデプリートし、特に深くデプリートしている場合において電源回路の電流供給能力以上の電流が流れてしまい、ドレイン電圧低下によって書き戻しができないという問題については何ら検討が為されていない。
【００１１】
第２に消去動作においては、ステップ電圧を用いて徐々に消去を行っているために、消去時間が長くなってしまうという問題がある。また、ステップ電圧を生成するために、電源回路にトリミング回路などが必要となり、回路が複雑になり、チップ面積も大きくなり、半導体集積回路装置が大型化してしまうという問題がある。
【００１２】
本発明の目的は、デプリートしたメモリセルに対しても確実に書き戻しを行うことができ、消去動作の時間を大幅に短縮することのできる半導体集積回路装置を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）本発明の半導体集積回路装置は、複数の不揮発性メモリセルを有するメモリアレイ部と、制御部と、不揮発性メモリセルに供給する所定の電圧を供給する電圧生成部と、ワードドライバに供給するワード線電圧を生成する電圧制御部とを有し、制御部は、不揮発性メモリセルに情報を格納する書き込み動作、不揮発性メモリセルに格納した情報を読み出す読み出し動作、不揮発性メモリセルに格納した情報を消去する消去動作の各動作を制御し、電圧制御部は、消去動作時において、しきい値電圧が負電圧に下がった（デプリートした）不揮発性メモリセルがある場合に、ワード線電圧を下げて書き戻しを行うものである。
【００１５】
また、本願のその他の発明の概要を簡単に示す。
（２）本発明の半導体集積回路装置は、電圧制御部が、しきい値電圧が負電圧に下がった不揮発性メモリセルがあるか否かを検出する検出部と、検出部が、しきい値電圧が負電圧に下がった不揮発性メモリセルを検出した際に、ワード線電圧を下げて出力するワード線電圧制御部とを備え、検出部は、不揮発性メモリセルのドレイン電流、またはドレイン電圧のいずれかに基づいて、しきい値電圧が負電圧に下がった不揮発性メモリセルを検出するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１７】
（実施の形態１）
図１は、本発明の一実施の形態によるフラッシュメモリのブロック図、図２は、図１のフラッシュメモリに設けられた書き込み電流制御部のブロック図、図３は、図２の書き込み電流制御部に設けられた書き込み電流検出回路の回路構成を示した説明図、図４は、図１のフラッシュメモリの書き込み時におけるメモリセルの電流特性と書き込み負荷電流との関係を示した説明図、図５は、図１のフラッシュメモリの書き込み時におけるワード線電圧の制御ステップを示した説明図、図６は、図１のメモリセルにおけるワード線とビット線とが選択された際のワード線の印加電圧とデプリートしたメモリセルのドレイン電圧との関係を示した説明図、図７は、図１のメモリセルにおけるワード線が選択されており、ビット線が非選択の場合のワード線の印加電圧とデプリートしたメモリセルのドレイン電圧との関係を示した説明図、図８は、図１のメモリセルにおけるワード線が非選択、ビット線が選択されている場合のワード線の印加電圧とデプリートしたメモリセルのドレイン電圧との関係を示した説明図、図９は、図１のメモリセルにおけるワード線とビット線とが非選択の場合のワード線の印加電圧とデプリートしたメモリセルのドレイン電圧との関係を示した説明図である。
【００１８】
フラッシュメモリ（半導体集積回路装置）１には、図１に示すように、ワードデコーダ２が設けられている。このワードデコーダ２には、ワードドライバ３が接続されている。
【００１９】
ワードデコーダ２は、外部から入力されたロウ方向のアドレス信号をデコードする。ワードドライバ３は、ワードデコーダ２の出力を受けてワード線に選択パルス電圧を与える。
【００２０】
ワードドライバ３には、メモリセルアレイ（メモリセルアレイ部）４が接続されている。このメモリセルアレイ４には、記憶の最小単位であるメモリセル（不揮発性メモリセル）Ｓが規則正しくアレイ状に並べられており、電気的なデータの消去が可能であり、データの保存に電源が不要である。
【００２１】
また、メモリセルアレイ４には、Ｙゲート５が接続されている。Ｙゲート５には、書き込み回路６、およびカラムデコーダ７が接続されている。書き込み回路６は、あるビット単位でメモリセルアレイ４にデータを書き込むための制御を司る。カラムデコーダ７は、カラム方向のアドレス信号に基づいて、選択されるＹゲート５を活性化する。
【００２２】
書き込み回路６には、センスアンプ／入出力回路８が接続されている。センスアンプ／入出力回路８は、データ信号を増幅して出力するとともに外部から入出力されるデータを一時的に格納する。
【００２３】
ワードドライバ３、およびＹゲート５には、書き込み電流制御部（電圧制御部）９が接続されており、該書き込み電流制御部９には、コントローラ（制御部）１０が接続されている。書き込み電流制御部９は、書き込み動作時にメモリセルアレイ４のメモリセルＳに流れる電流を検出し、ワード線電圧を制御する。コントローラ１０は、外部入力された制御信号に基づいてフラッシュメモリ１の制御を司る。
【００２４】
また、書き込み電流制御部９の構成について、図２を用いて説明する。
【００２５】
書き込み電流制御部９は、書き込み電流検出回路（検出部）１１、およびワード線電圧制御回路１２から構成されている。
【００２６】
書き込み電流検出回路１１は、書き込み時にメモリセルＳに流れる電流を検出し、昇圧、または降圧の制御信号を生成して出力する。この書き込み電流検出回路１１は、書き込みを行っているすべてのビットをモニタするので、書き込み回路６と同じ個数分が設けられている。
【００２７】
ワード線電圧制御回路１２は、書き込み電流検出回路１１から出力された制御信号に基づいてワード線電圧を発生し、該ワードドライバ３に供給する。
【００２８】
図３は、書き込み電流制御部９に設けられた書き込み電流検出回路１１の回路構成を示した図である。
【００２９】
書き込み電流検出回路１１は、ＮチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなるトランジスタ１３、比較器１４、ならびに抵抗１５から構成されている。
【００３０】
トランジスタ１３の一方の接続部には、メモリセルＳを構成するトランジスタにドレイン電流を供給する電源回路（電圧生成部）ＶＤＰが接続されている。電源回路ＶＤＰは、たとえばチャージポンプ回路から構成されており、コントローラ１０から出力される書き込み信号を受けてチャージポンプ動作を行い、任意の電圧を生成する。
【００３１】
トランジスタ１３の他方の接続部には、抵抗１５の一方の接続部、および比較器１４の負（−）側入力端子がそれぞれ接続されている。
【００３２】
抵抗１５の他方の接続部には、基準電位（ＶＳＳ）が接続されている。この抵抗１５は、書き込み時において、正常なメモリセルＳに流れるドレイン電流と同じ程度の電流が流れる程度の抵抗値となっている。
【００３３】
比較器１４の正（＋）側入力端子には、メモリセルＳを構成するトランジスタの一方の接続部が接続されており、該比較器１４の出力部には、ワード線電圧制御回路１２、およびコントローラ１０が接続されている。ワード線電圧制御回路１２には、ワードドライバ３が接続されている。
【００３４】
比較器１４は、書き込み時において、メモリセルＳに流れるドレイン電流とトランジスタ１３、抵抗１５を介して流れる比較電流とを比較し、その比較結果をワード線電圧制御回路１２、ならびにコントローラ１０に出力する。
【００３５】
比較器１４は、たとえば、ドレイン電流と比較電流とが同じ程度であると０Ｖを出力する。また、ドレイン電流が比較電流よりも多い場合には負電圧を出力し、ドレイン電流が比較電流よりも少ない場合には正電圧を出力する。
【００３６】
ワード線電圧制御回路１２は、たとえば、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、チャージポンプ回路、ならびにトリミング回路から構成されている。
【００３７】
ＶＣＯは、比較器１４から出力される比較結果に基づいて、クロック信号の周波数を可変制御して出力する。チャージポンプ回路は、ＶＣＯから出力されるクロック信号に基づいてチャージポンプ動作を行い、ある電圧を生成する。このチャージポンプ回路は、コントローラ１０から出力される書き込み信号により、ＯＮ／ＯＦＦ制御される。
【００３８】
チャージポンプ回路には、トリミング回路が接続されている。このトリミング回路は、コントローラ１０の制御に基づいて、チャージポンプ回路が発生した電圧をトリミングし、任意の電圧をワードドライバ３の電源電圧として供給する。コントローラ１０は、比較器１４の比較結果に基づいてトリミング回路を制御する。
【００３９】
また、メモリセルＳを構成するトランジスタの一方の接続部には、Ｙゲート５のトランジスタＴｇを介して電源回路ＶＤＰが接続されており、該トランジスタの他方の接続部には基準電位が接続されている。そして、メモリセルＳを構成するトランジスタのゲートには、ワードドライバ３が接続されている。
【００４０】
次に、本実施の形態におけるフラッシュメモリ１に設けられた書き込み電流制御部９の作用について説明する。
【００４１】
図４は、書き込み時におけるメモリセルＳの電流特性と書き込み負荷電流との関係を示した図であり、図５は、書き込み時におけるワード線電圧の制御ステップを示した図である。
【００４２】
始めに、これら図４、図５を用いて、デプリートのメモリセルＳに対する書き込み時のワード線電圧の制御技術について説明する。
【００４３】
書き込み電流制御部９は、前述したように書き込み時にメモリセルＳに流れる電流を検出し、ワード線電圧を制御するものである。消去時に深くデプリートしたメモリセルＳが存在する場合（図４、図５の▲１▼）、ワード線の電圧を負電圧まで下げることにより、メモリセルＳのドレイン電圧が上昇し、書き込みが可能となる（図４、図５の▲２▼）。
【００４４】
書き込みが行われると、メモリセルＳのしきい値電圧Ｖｔｈが上昇するので、さらにワード線の電圧を上げて書き込みが終了となるワード線電圧（書き込みレベルよる）となったところで書き込みを終了する（図４、図５の▲３▼）。また、書き込み時に、負荷電流を検出しているのでベリファイ動作を不要にすることができる。
【００４５】
図６〜図９は、ワード線の印加電圧とデプリートしたメモリセルＳのドレイン電圧との関係を示した図である。図６は、ワード線とビット線とが選択されている場合であり、図７は、ワード線が選択されており、ビット線が非選択の場合である。また、図８は、ワード線が非選択であり、ビット線が選択されている場合であり、図９は、ワード線とビット線とが非選択の場合である。
【００４６】
図６において、選択されたデプリートしているメモリセルＳの場合、書き込み動作により、電源回路ＶＤＰの電流供給能力以上の電流が流れてしまい、該メモリセルＳのドレイン電圧が低下する。
【００４７】
このとき、比較器１４の出力は負電圧となるので、コントローラ１０はチャージポンプ回路が発生した電圧が最も低い電圧になるようにトリミング回路を制御して、ワードドライバ３に供給する。
【００４８】
その後、コントローラ１０は、ある一定の時間毎に電圧レベルが高くなるようにトリミング回路を制御し、メモリセルＳのドレイン電圧をほぼ一定に保ちながらワードドライバ３に段階的に供給してワード線印加電圧を任意の書き込みレベルまで上昇させる。
【００４９】
また、図７のメモリセルＳにおいては、ワード線のみが選択されているので、ワード線印加電圧が図６と同様の電圧レベルになり、メモリセルＳのドレイン電圧はフローティング状態となる。
【００５０】
図８では、ビット線のみが選択されているので、メモリセルＳのドレイン電圧が図６と同様の電圧レベルになり、ワード線印加電圧は、電源回路が供給可能な最低電圧（負電圧）となり、メモリセルＳに電流が流れないようにして書き込みが行われないようにする。
【００５１】
図９においては、ワード線、およびビット線がいずれも非選択であるので、ワード線印加電圧は、電源回路が供給可能な最低電圧（負電圧）となり、メモリセルＳのドレイン電圧はフローティング状態となる。
【００５２】
それにより、本実施の形態では、ワード線電圧を制御することにより、デプリートしたメモリセルＳであっても書き込みを行うことが可能となる。
【００５３】
また、デプリートしたメモリセルＳを書き戻すことができるので、消去時において、大きな電圧をかけて瞬時に消去を行うことができ、フラッシュメモリ１の動作速度を向上させることができる。
【００５４】
（実施の形態２）
図１０は、本発明の実施の形態２によるフラッシュメモリに設けられた書き込み電圧制御部の回路構成の説明図である。
【００５５】
本実施の形態２において、フラッシュメモリ（半導体集積回路装置）１は前記実施の形態１の図１と同様であり、ワードデコーダ２、ワードドライバ３、メモリセルアレイ４、Ｙゲート５、書き込み回路６、カラムデコーダ７、センスアンプ／入出力回路８、書き込み電流制御部（電圧制御部）９ａ、およびコントローラ１０から構成されている。
【００５６】
また、書き込み電流制御部９ａは、図１０に示すように、書き込み電圧検出回路（検出部）１１ａ、ならびにワード線電圧制御回路１２から構成されている。ワード線電圧制御回路１２は前記実施の形態１の図３の構成と同様であり、異なる点は、書き込み電流制御部の回路構成である。
【００５７】
書き込み電圧検出回路１１ａは、検出器１６、ラッチ回路（ラッチ部）１７、およびクロックカウンタ１８から構成されている。この書き込み電圧検出回路１１ａは、メモリセルＳを構成するトランジスタにドレイン電圧を供給する電源回路ＶＤＰの電圧をモニタし、ワード線電圧制御回路１２の動作制御を行う。
【００５８】
検出器１６の入力部には電源回路ＶＤＰが接続されており、該電源回路ＶＤＰが生成した電圧が入力される。電源回路ＶＤＰはチャージポンプ回路から構成されており、前記実施の形態１と同様にコントローラ１０から出力される書き込み信号を受けてチャージポンプ動作を行い、任意の電圧を生成する。
【００５９】
検出器１６は、電源回路ＶＤＰが発生した電圧を検出し、出力部から検出信号を出力する。検出器１６は、たとえば、電源回路ＶＤＰが電圧を発生している際には’０’の検出信号を出力し、電源回路ＶＤＰが電圧を発生していない場合には’１’の検出信号を出力する。検出器１６の出力部には、ラッチ回路１７の入力部が接続されている。
【００６０】
クロックカウンタ１８の入力部には、電源回路ＶＤＰに入力されるポンプ用クロックであるクロック信号が入力されるように接続されており、該クロックカウンタ１８の出力部には、ラッチ回路１７のクロック端子が接続されている。ラッチ回路１７の出力部には、コントローラ１０が接続されている。
【００６１】
クロックカウンタ１８は、入力されたクロック信号をカウントし、一定周期毎にカウントアップ信号を出力する。ラッチ回路１７は、クロックカウンタ１８のカウントアップ信号に基づいて、検出器１６の検出信号をラッチする。そして、ラッチ回路１７から出力された信号に基づいて、コントローラ１０が制御電圧を出力し、ワード線電圧制御回路１２の制御を行う。
【００６２】
ワード線電圧制御回路１２は、前記実施の形態１と同様に、ＶＣＯ、チャージポンプ回路、ならびにトリミング回路から構成されている。ＶＣＯは、コントローラ１０から出力される制御電圧に基づいて、クロック信号の周波数を可変制御して出力する。
【００６３】
チャージポンプ回路は、ＶＣＯから出力されるクロック信号に基づいてチャージポンプ動作を行い、ある電圧を生成する。トリミング回路は、コントローラ１０の制御により、チャージポンプ回路が生成した電圧を任意電圧にトリミングして出力する。
【００６４】
次に、本実施の形態２におけるフラッシュメモリ１に設けられた書き込み電流制御部９ａの作用について説明する。
【００６５】
まず、書き込みが開始されるとコントローラ１０から書き込み信号が出力されるとともにクロック信号がクロックカウンタ１８に入力される。クロックカウンタ１８は、一定周期毎にカウントアップ信号をラッチ回路１７に出力する。
【００６６】
電源回路ＶＤＰは、書き込み信号を受け取ると動作を開始し、ワードドライバ３に供給する電源電圧を生成し、それに伴い検出器１６が’０’の検出信号を出力する。
【００６７】
クロックカウンタ１８からカウントアップ信号が出力された際にラッチ回路１７を介して出力される’０’の検出信号をコントローラ１０が受け取る。そして、クロックカウンタ１８から次のカウントアップ信号が出力された際、ラッチ回路１７は、検出器１６の検出信号をラッチし、コントローラ１０に出力する。
【００６８】
このとき、検出信号が’０’であれば、コントローラ１０は、デプリートしたメモリセルＳにより、電源回路ＶＤＰに電流供給能力以上の電流が流れていると判断し、ＶＣＯに供給する制御電圧を下げるとともにトリミング回路を制御して、ワード線電圧が最も低い電圧になるようにワードドライバ３に供給する。
【００６９】
その後、コントローラ１０は、ある一定の時間毎に電圧レベルが高くなるようにトリミング回路を制御し、メモリセルＳのドレイン電圧をほぼ一定に保ちながらワードドライバ３に段階的に供給してワード線印加電圧を任意の書き込みレベルまで上昇させる。
【００７０】
それにより、本実施の形態２では、電源回路ＶＤＰの電圧をモニタしてワード線電圧を制御することにより、デプリートしたメモリセルＳであっても書き込みを行うことが可能となる。
【００７１】
また、デプリートしたメモリセルＳを書き戻すことができるので、消去時において、大きな電圧をかけて瞬時に消去を行うことができ、フラッシュメモリ１の動作速度を向上させることができる。
【００７２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
たとえば、図１１に示すように、フラッシュメモリ（半導体集積回路装置）１ａに設けられたメモリセルアレイ（メモリセルアレイ部）４ａを複数のブロックＢに分割し、選択したブロックＢのワード線すべてを選択して、非選択のブロックＢにおけるすべてのワード線を非選択とするような構成であってもよい。
【００７４】
この場合、非選択のブロックＢのサブビット線ＳＢは、ＭＯＳトランジスタなどのスイッチＳＷによりメインビット線ＭＢから遮断されることになる。なお、図１１においても、フラッシュメモリ１ａに設けられた書き込み電流制御部９ｂの構成は、前記実施の形態１，２で示した書き込み電流制御部９，９ａのいずれかと同様であり、その他の回路構成についても、前記実施の形態１に示した図１と同様である。
【００７５】
それにより、１つまたはそれ以上の任意のブロックＢ単位（あるいは複数のワード線）で、一度に書き戻しを行うことができるので、消去時間を大幅に短縮することができる。
【００７６】
また、本発明に係る半導体集積回路装置は、実施例において説明をしたフラッシュメモリ（単体メモリ）だけでなく、メモリセルアレイを中央処理装置、その他の回路モジュールと共に１の半導体基板に構成した不揮発性メモリ混載マイコンや、１または複数の不揮発性メモリチップとコントローラチップとを１のパッケージに封入した不揮発性メモリカードであってもよい。不揮発性メモリ混載マイコンにあっては、メモリセルアレイへの書き込や読み出し、消去と言った動作の制御を中央処理装置が行っても専用の制御回路モジュールが行う様にしても良い。また不揮発性メモリカードではコントローラからの指示に依ることなく不揮発性メモリ自身が本発明に係る書き戻し制御を行っても良く、コントローラが本発明に係る書き戻し動作を行うか否かを不揮発性メモリに対して指示を行う様にしてもよい。
【００７７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００７８】
（１）消去時にワード線電圧を制御して書き戻しを行うことにより、しきい値が負電圧に低下した不揮発性メモリセルであっても書き込みを行うことが可能となる。
【００７９】
（２）消去時において、大きな電圧をかけて消去を行うことができるので、消去時間を短縮することができる。
【００８０】
（３）上記（１）、（２）により、半導体集積回路装置の信頼性を向上させることができるとともに、動作速度を高速化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１によるフラッシュメモリのブロック図である。
【図２】図１のフラッシュメモリに設けられた書き込み電流制御部のブロック図である。
【図３】図２の書き込み電流制御部に設けられた書き込み電流検出回路の回路構成を示した説明図である。
【図４】図１のフラッシュメモリの書き込み時におけるメモリセルの電流特性と書き込み負荷電流との関係を示した説明図である。
【図５】図１のフラッシュメモリの書き込み時におけるワード線電圧の制御ステップを示した説明図である。
【図６】図１のメモリセルにおけるワード線とビット線とが選択された際のワード線の印加電圧とデプリートしたメモリセルのドレイン電圧との関係を示した説明図である。
【図７】図１のメモリセルにおけるワード線が選択されており、ビット線が非選択の場合のワード線の印加電圧とデプリートしたメモリセルのドレイン電圧との関係を示した説明図である。
【図８】図１のメモリセルにおけるワード線が非選択、ビット線が選択されている場合のワード線の印加電圧とデプリートしたメモリセルのドレイン電圧との関係を示した説明図である。
【図９】図１のメモリセルにおけるワード線とビット線とが非選択の場合のワード線の印加電圧とデプリートしたメモリセルのドレイン電圧との関係を示した説明図である。
【図１０】本発明の実施の形態２によるフラッシュメモリに設けられた書き込み電圧制御部の回路構成の説明図である。
【図１１】本発明の他の実施の形態によるフラッシュメモリのブロック図である。
【符号の説明】
１，１ａ  フラッシュメモリ（半導体集積回路装置）
２  ワードデコーダ
３  ワードドライバ
４，４ａ  メモリセルアレイ（メモリセルアレイ部）
５  Ｙゲート
６  書き込み回路
７  カラムデコーダ
８  センスアンプ／入出力回路
９  書き込み電流制御部（電圧制御部）
９ａ  書き込み電流制御部（電圧制御部）
１０  コントローラ（制御部）
１１  書き込み電流検出回路（検出部）
１１ａ  書き込み電圧検出回路（検出部）
１２  ワード線電圧制御回路
１３  トランジスタ
１４  比較器
１５  抵抗
１６  検出器
１７  ラッチ回路（ラッチ部）
１８  クロックカウンタ
Ｓ  メモリセル（不揮発性メモリセル）
ＶＤＰ  電源回路（電圧生成部）
Ｂ  ブロック
ＳＢ  サブビット線
ＭＢ  メインビット線
ＳＷ  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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