(57)【要約】【課題】一つの遊技機に搭載された制御用チップに対する不正行為を他の制御用チップを介して監視する。【解決手段】メインＣＰＵ、サブＣＰＵ及び／又はＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、前記メインＣＰＵと各サブＣＰＵ及び／又はＩ／Ｏチップとが通信ラインを介してスター接続されたものからなり、前記メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に他チップの個別ＩＤ番号を格納しており、メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に個別ＩＤ番号を確認しあうことにより相互のチップが正規のものか否かを認証するように構成されていることを特徴とする相互認証機能を有する遊技機制御用基板。【選択図】　図３
2004089701.tif 000002
【特許請求の範囲】
【請求項１】
メインＣＰＵ、サブＣＰＵ及び／又はＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、
前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、
前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、
前記メインＣＰＵと各サブＣＰＵ及び／又はＩ／Ｏチップとが通信ラインを介してスター接続されたものからなり、
前記メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に他チップの個別ＩＤ番号を格納しており、メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に個別ＩＤ番号を確認しあうことにより相互のチップが正規のものか否かを認証するように構成されていることを特徴とする相互認証機能を有する遊技機制御用基板。
【請求項２】
前記メインＣＰＵがサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号を確認する際にメインＣＰＵのＩＤ番号格納回路に格納された個別ＩＤ番号とサブＣＰＵ又はＩ／Ｏチップから送信された個別ＩＤ番号とが一致しなかった時にメインＣＰＵをリセットするように構成されていることを特徴とする請求項１記載の相互認証機能を有する遊技機制御用基板。
【請求項３】
メインＣＰＵ、サブＣＰＵ及びＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、
前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、
前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、
前記メインＣＰＵと各サブＣＰＵ及びＩ／Ｏチップとが通信ラインを介してリング接続され、前記メインＣＰＵとサブＣＰＵ及びＩ／Ｏチップとが相互に隣接する他チップの個別ＩＤ番号を格納したものからなり、
前記メインＣＰＵ、Ｉ／Ｏチップ及びサブＣＰＵが、隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号の認証を行い、
被認証のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが、隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号の照合を行うことによりリング接続された隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号を順次照合するように構成されていることを特徴とする認証機能を有する遊技機制御用基板。
【請求項４】
前記個別ＩＤ番号の照合を行ったサブＣＰＵ、Ｉ／Ｏチップ又はメインＣＰＵが被照合対象のＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号と一致しなかった時には、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵをリセットするように構成されていることを特徴とする請求項３記載の認証機能を有する遊技機制御用基板。
【請求項５】
前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップの装置識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信がされた場合にメインＣＰＵの個別ＩＤ番号を送信し、サブＣＰＵ又はＩ／Ｏチップは送信されたメインＣＰＵの個別ＩＤ番号に基づきメインＣＰＵが正規のものか否かの認証を行い、しかる後にサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号を送信することによりメインＣＰＵがサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号の認証を行うように構成されていることを特徴とする請求項１又は２記載の相互認証機能を有する遊技機制御用基板。
【請求項６】
前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップの装置識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信識別コードが返信された場合にメインＣＰＵ内の乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵの個別ＩＤ番号及び該乱数値をサブＣＰＵ又はＩ／Ｏチップに送信し、サブＣＰＵ又はＩ／Ｏチップ側は送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後に受信したメインＣＰＵの個別ＩＤ番号が正規のものか否かの認証を行い、しかる後にサブＣＰＵ又はＩ／Ｏチップの乱数発生回路が発生した乱数値に基づき暗号化したサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号及び該乱数値を送信することによりメインＣＰＵが送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後にサブＣＰＵ又はＩ／Ｏチップが正規のものか否かの認証を行うように構成されていることを特徴とする請求項１又は２記載の相互認証機能を有する遊技機制御用基板。
【請求項７】
前記認証に際して、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵに対して接続要求を行い、該隣接メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから接続可の返信がされた場合にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから個別ＩＤ番号を送信し、隣接する装置のＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ側は送信された個別ＩＤ番号に基づきメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが正規のものか否かの認証を行い、しかる後に隣接装置のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが個別ＩＤ番号を送信することによりメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが隣接装置の個別ＩＤ番号の認証を行うように構成されていることを特徴とする請求項３又は４記載の認証機能を有する遊技機制御用基板。
【請求項８】
前記認証に際して、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵに対して接続要求を行い、該隣接メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから接続可の返信がされた場合にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号及び該乱数値を送信し、当該隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ側は送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが正規のものか否かの認証を行い、しかる後にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号及び当該乱数値を送信することによりメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後に隣接装置のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号が正規のものか否かの認証を行うように構成されていることを特徴とする請求項３又は４記載の認証機能を有する遊技機制御用基板。
【請求項９】
前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップの装置識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信識別コードが返信された場合にメインＣＰＵ内の乱数発生回路が発生した乱数値Ｒ１を所定のプロトコルに従い暗号化して送信し、サブＣＰＵ又はＩ／Ｏチップ側は送信された乱数値Ｒ１を格納すると共に乱数発生回路が発生した乱数値Ｒ２を所定のプロトコルに従い暗号化して送信し、メインＣＰＵは当該乱数値Ｒ２を格納した後に、前記乱数値Ｒ１，Ｒ２に基づき作成された暗号キーＫ３に基づきメインＣＰＵの個別ＩＤ番号をサブＣＰＵ又はＩ／Ｏチップへ送信し、受信したサブＣＰＵ又はＩ／Ｏチップは格納した乱数値Ｒ１，Ｒ２に基づき作成した暗号キーＫ３に従い暗号化された個別ＩＤ番号を復号化すると共に予め他チップ個別ＩＤ番号格納回路に格納された個別ＩＤ番号との照合を行い、これが一致している場合に個別ＩＤ番号格納回路に格納された自己の個別ＩＤ番号を前記暗号キーＫ３に従い暗号化してメインＣＰＵへ送信し、メインＣＰＵは受信した暗号化個別ＩＤ番号を前記暗号キーＫ３に基づき復号化し他チップ個別番号格納回路に格納された個別ＩＤ番号との照合を行い、これが一致している場合に相互認証を終了し次のサブＣＰＵ又はＩ／Ｏチップとの照合に移行するように構成されていることを特徴とする請求項１又は２記載の相互認証機能を有する遊技機制御用基板。
【請求項１０】
乱数発生回路から発生させた乱数値Ｒ１，Ｒ２が常時乱数値格納回路に格納されており、相互認証を行うメインＣＰＵとサブＣＰＵ又はＩ／Ｏチップ間の暗号化キーＫ３は常に一定となるように構成されていることを特徴とする請求項９記載の相互認証機能を有する遊技機制御用基板。
【請求項１１】
個別ＩＤ番号格納回路に格納されている個別ＩＤ番号は、全て同一の固定値であり、乱数発生回路から発生する乱数値Ｒ１，Ｒ２は認証毎に新たなものを利用することを特徴とする請求項９又は１０記載の相互認証機能を有する遊技機制御用基板。
【請求項１２】
台検査装置８０が外部通信手段４０を介してメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップと接続され、台毎の接続されたチップの個別ＩＤ格納回路に書き込まれた個別ＩＤ番号をオフラインで読み出すことができるように構成されていることを特徴とする請求項１乃至１１記載の遊技機制御用基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パチンコ等の遊技機の制御基板に搭載される遊技機制御用チップを用いた不正監視装置に関するものである。
【０００２】
【従来技術】
従来のチップでは、遊技場に設置された遊技機器を監視する遊技用装置であって、遊技場内に複数設けられ、前記遊技機器を監視する第１の監視手段と、前記遊技場外に設けられ、複数の前記第１の監視手段の内の特定のものを監視する第２の監視手段とを含み、前記第２の監視手段により監視されている前記特定の第１の監視手段が、他の前記第１の監視手段の少なくとも一部を監視することを特徴とする、遊技用装置が発明され知られている（特開平１０−３１４４３０号）。
【０００３】
【発明が解決しようとする課題】
かかる従来のチップでは、各遊技機が正規のものか否かの監視を行うことができるが、通信方式が一般的なものである場合には第３者に通信手順が察知され、不正な遊技機であっても監視が不十分となるおそれがある。さらに、遊技機に搭載されている制御手段としてはプログラム制御チップ、払い出し基板用チップ、音声制御用チップなど複数にわたるが、これらうちの一つが不正なチップに置き換えられたとしても十分にチェックできないと言った不都合も予想される。
そこで、本発明はかかる従来技術の欠点に鑑みなされたもので、一つの遊技機に搭載された制御用チップに対する不正行為を他の制御用チップを介して監視することにより、より安全なチップを提供することを目的とする。
また従来は遊技機制御基板上のサブチップを載せ換えても異常の検出ができないために、メインＣＰＵではなくＩ／Ｏチップ等にＣＰＵを仕込み、遊技機が作動した状態で当該不正ＣＰＵを用いて不正を行う行為が行われていた。
そこで、本発明は制御基板上のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ同士を相互に監視することによりチップが取り替えられた事を検知し、その後に各メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの動作を停止することによりチップへの不正行為をなくすことを目的とする。
【０００４】
【課題を解決するための手段】
すなわち本発明は、メインＣＰＵ、サブＣＰＵ及び／又はＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、
前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、
前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、
前記メインＣＰＵと各サブＣＰＵ及び／又はＩ／Ｏチップとが通信ラインを介してスター接続されたものからなり、
前記メインＣＰＵとサブＣＰＵ及び／又はＩ／Ｏチップとが相互に他チップの個別ＩＤ番号を格納しており、メインＣＰＵとサブＣＰＵ及びＩ／Ｏチップとが相互に個別ＩＤ番号を確認しあうことにより相互のチップが正規のものか否かを認証するように構成され相互認証機能を有する遊技機制御用基板により本目的を達成する。
【０００５】
請求項２の発明は、前記メインＣＰＵがサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号を確認する際にメインＣＰＵのＩＤ番号格納回路に格納された個別ＩＤ番号とサブＣＰＵ又はＩ／Ｏチップから送信された個別ＩＤ番号とが一致しなかった時にメインＣＰＵをリセットするように構成されていることを特徴とする。
【０００６】
請求項３の発明は、メインＣＰＵ、サブＣＰＵ及びＩ／Ｏチップがメイン基板又はサブ基板に搭載された遊技機制御基板において、
前記メインＣＰＵ及びサブＣＰＵが、遊技機制御用ＣＰＵ、識別回路、チップの個別ＩＤ番号格納回路、他のチップ固有のＩＤ番号格納回路、監視タイマー及びリセット回路及び／又は乱数発生回路で構成され、
前記Ｉ／Ｏチップが、識別回路、他チップの固有ＩＤ番号格納回路、個別ＩＤ番号格納回路、監視タイマー、リセット回路、及び／又は乱数発生回路とで構成され、
前記メインＣＰＵと各サブＣＰＵ及びＩ／Ｏチップとが通信ラインを介してリング接続され、前記メインＣＰＵとサブＣＰＵ及びＩ／Ｏチップとが相互に隣接する他チップの個別ＩＤ番号を格納したものからなり、
前記メインＣＰＵ、Ｉ／Ｏチップ及びサブＣＰＵが、隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号の認証を行い、
被認証のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが、隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号の照合を行うことによりリング接続された隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号を順次照合するように構成された認証機能を有する遊技機制御用基板である。
【０００７】
請求項４の発明は、前記個別ＩＤ番号の照合を行ったサブＣＰＵ、Ｉ／Ｏチップ又はメインＣＰＵが被照合対象のＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号と一致しなかった時には、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵをリセットするように構成されていることを特徴とする。
【０００８】
請求項５の発明は、通信プロトコルに関するもので前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップの装置識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信がされた場合にメインＣＰＵの個別ＩＤ番号を送信し、サブＣＰＵ又はＩ／Ｏチップは送信されたメインＣＰＵの個別ＩＤ番号に基づきメインＣＰＵが正規のものか否かの認証を行い、しかる後にサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号を送信することによりメインＣＰＵがサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号の認証を行うように構成されていることを特徴とする。
【０００９】
請求項６の発明も通信プロトコルの別発明であり、前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップの装置識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信識別コードが返信された場合にメインＣＰＵ内の乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵの個別ＩＤ番号及び該乱数値をサブＣＰＵ又はＩ／Ｏチップに送信し、サブＣＰＵ又はＩ／Ｏチップ側は送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後に受信したメインＣＰＵの個別ＩＤ番号が正規のものか否かの認証を行い、しかる後にサブＣＰＵ又はＩ／Ｏチップの乱数発生回路が発生した乱数値に基づき暗号化したサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号及び該乱数値を送信することによりメインＣＰＵが送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後にサブＣＰＵ又はＩ／Ｏチップが正規のものか否かの認証を行うように構成されていることを特徴とする。
【００１０】
請求項７の発明は、前記リング接続された請求項３の発明の通信プロトコルに発明であり、前記認証に際して、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵに対して接続要求を行い、該隣接メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから接続可の返信がされた場合にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから個別ＩＤ番号を送信し、隣接する装置のＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ側は送信された個別ＩＤ番号に基づきメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが正規のものか否かの認証を行い、しかる後に隣接装置のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが個別ＩＤ番号を送信することによりメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが隣接装置の個別ＩＤ番号の認証を行うように構成されていることを特徴とする。
【００１１】
請求項８の発明も前記リング接続された請求項３の発明の通信プロトコルに発明であり、前記認証に際して、メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵに対して接続要求を行い、該隣接メインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵから接続可の返信がされた場合にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号及び該乱数値を送信し、当該隣接するメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵ側は送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが正規のものか否かの認証を行い、しかる後にメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの乱数発生回路が発生した乱数値に基づき暗号化したメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号及び当該乱数値を送信することによりメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵが送信された乱数値に基づき暗号化個別ＩＤ番号を復号化した後に隣接装置のメインＣＰＵ、Ｉ／Ｏチップ又はサブＣＰＵの個別ＩＤ番号が正規のものか否かの認証を行うように構成されていることを特徴とする。
請求項９に記載された発明も通信プロトコルの別発明であり、前記相互認証に際してメインＣＰＵから所定のサブＣＰＵ又はＩ／Ｏチップの装置識別コードに基づき接続要求を行い、該サブＣＰＵ又はＩ／Ｏチップから接続可の返信識別コードが返信された場合にメインＣＰＵ内の乱数発生回路が発生した乱数値Ｒ１を所定のプロトコルに従い暗号化して送信し、サブＣＰＵ又はＩ／Ｏチップ側は送信された乱数値Ｒ１を格納すると共に乱数発生回路が発生した乱数値Ｒ２を所定のプロトコルに従い暗号化して送信し、メインＣＰＵは当該乱数値Ｒ２を格納した後に、前記乱数値Ｒ１，Ｒ２に基づき作成された暗号キーＫ３に基づきメインＣＰＵの個別ＩＤ番号をサブＣＰＵ又はＩ／Ｏチップへ送信し、受信したサブＣＰＵ又はＩ／Ｏチップは格納した乱数値Ｒ１，Ｒ２に基づき作成した暗号キーＫ３に従い暗号化された個別ＩＤ番号を復号化すると共に予め他チップ個別ＩＤ番号格納回路に格納された個別ＩＤ番号との照合を行い、これが一致している場合に個別ＩＤ番号格納回路に格納された自己の個別ＩＤ番号を前記暗号キーＫ３に従い暗号化してメインＣＰＵへ送信し、メインＣＰＵは受信した暗号化個別ＩＤ番号を前記暗号キーＫ３に基づき復号化し他チップ個別番号格納回路に格納された個別ＩＤ番号との照合を行い、これが一致している場合に相互認証を終了し次のサブＣＰＵ又はＩ／Ｏチップとの照合に移行するように構成されていることを特徴とする。
請求項１０の発明は、乱数発生回路から発生させた乱数値Ｒ１，Ｒ２が常時乱数値格納回路に格納されており、相互認証を行うメインＣＰＵとサブＣＰＵ又はＩ／Ｏチップ間の暗号化キーＫ３は常に一定となるように構成されていることを特徴とする。
請求項１１の発明は、個別ＩＤ番号格納回路に格納されている個別ＩＤ番号は、全て同一の固定値であり、乱数発生回路から発生する乱数値Ｒ１，Ｒ２は認証毎に新たなものを利用することを特徴とする。
【００１２】
【発明の実施の形態】
以下に本発明を図示された実施例に従って詳細に説明する。
図１は本発明にかかる実施例の全体の運用概略図であり、１００はホストコンピュータであり、２００はそのデータベースのファイルを示す記憶手段である。ホストコンピュータ１００は、公衆回線３００を介して各ホールＡ，Ｂ，Ｃ，・・・，Ｎのホールコンピュータ４００Ａ，Ｂ，Ｃ，・・・，Ｎと接続されている。尚５００はホストコンピュータ１００の通信手段を表す。
【００１３】
次に図２は各ホールＡ，Ｂ，Ｃ，・・・Ｎ内のホールコンピュータ４００Ａ，Ｂ，ｉ，・・・，Ｎと、ホールに設置された遊技機６００１，６００２，６００３，・・・，６００ｍ，台検査装置８０　との接続関係を示すブロック図であり、ホールコンピュータ４００ｉは遊技機の外部通信手段４０を介してメインＣＰＵ１０，と接続され、又、台検査装置８０も外部通信手段４０を介してメインＣＰＵ１０と接続されている。さらに、メインＣＰＵ１０、サブＣＰＵ６１，Ｉ／Ｏチップ２０１，２０２，２０３，・・・２０ｎ並びにサブ基板の各Ｉ／Ｏチップ６３と別系統の通信ラインで接続されている。
【００１４】
図３は、相互監視をメインＣＰＵ１０と外部通信手段４０とを接続したタイプの遊技機制御用基板のブロック図であり、図４はサブ基板６０１のサブＣＰＵ６１と外部通信手段４０とを接続したタイプの遊技機制御用基板のブロック図である。
【００１５】
図３において１はメイン基板であり、メイン基板はバスライン２を介して接続されたメインＣＰＵ１０、Ｉ／Ｏチップ２０１〜２０ｎ、該Ｉ／Ｏチップ２０１〜２０ｎに対応し払い出し基板６０１，音声基板６０ｉ，入賞センサー５及び表示器６等と接続され、インターフェース回路３０１〜３０ｎ及び監視装置５０と接続された外部通信手段４０とからなる。６０１，６０ｉは、遊技機の各種装置（払出装置３，スピーカー４）を制御するためのサブ基板である。尚、入賞センサー５及び表示器等６は払い出し基板６０１及び音声基板６０ｉと同様のサブ基板であってもよい。
【００１６】
前記各サブ基板６０１，６０ｉは、図３に示すようにサブＣＰＵ６１、メインＣＰＵ１０とのインターフェース回路６２、Ｉ／Ｏチップ６３及び払い出し装置３及びスピーカー回路４とのインターフェース回路６４とからなり、前記サブＣＰＵ６１、払い出し装置３及びスピーカー回路４とのインターフェース回路６４、Ｉ／Ｏチップ６３は、バス・ライン６５を介してバス接続され、サブＣＰＵ６１及びＩ／Ｏチップ６３はメイン基板１のメインＣＰＵ１０と通信ラインを介して接続され、又Ｉ／Ｏチップ６３はインターフェース回路６２を介してメイン基板１のインターフェース回路３０ｉと接続されている。尚、本実施例ではＩ／Ｏチップ２０１，２０２，・・・２０ｎはメインＣＰＵ１０と通信ラインを介して接続されている。この結果、メインＣＰＵ１０とＩ／Ｏチップ２０１，２０２，・・・２０ｎ、複数のサブＣＰＵ６１及び複数のＩ／Ｏチップ６３はメインＣＰＵ１０を中心にスター接続されていることになる。
尚、上述実施例は、メインＣＰＵ１０，サブＣＰＵ６１、及びＩ／Ｏチップ間の相互認証を行う構成のものであるが、これに限定されるものではなく、図２０及び図２１に示すような実施例の場合にも本発明は適用される。図２０は、バスライン２を介して接続されたメインＣＰＵ１０、Ｉ／Ｏチップ２０１、該Ｉ／Ｏチップ２０１と接続されたインターフェース回路３０１並びに前記メインＣＰＵ１０及び監視装置５０と接続された外部通信手段４０とからなるメイン基板１であり、該メイン基板１のインターフェース回路３０１を介して払い出し装置３と接続されている。かかる場合は単純にメインＣＰＵ１０とＩ／Ｏチップ２０１とが相互認証を行う実施例である。図２１は、図３の実施例の中で相互認証の対象をメインＣＰＵ１０とサブＣＰＵ６１とした実施例を示すブロック図である。これら図２０及び図２１の場合も本発明におけるスター接続に該当するものである。
【００１７】
次に図５に示すものは、メインＣＰＵ１０の構成を示すブロック図であり、該メインＣＰＵ１０は、遊技機制御用ＣＰＵ１０ａと、該ＣＰＵ１０ａとバス接続されたブートＲＡＭ１０ｂ、ブートＲＯＭ１０ｃ、ユーザＲＡＭ１０ｄ及びユーザＲＯＭ１０ｅ並びに暴走とシステムの正常動作を監視するためのウォッチドッグタイマ回路１０ｆ、プログラムが所定のアドレス領域以外へのアクセスを禁止するための不正アドレス実行禁止回路１０ｇ、ユーザプログラムが使用するタイマ回路１０ｈ、ユーザプログラムが不正に改竄されるのをチェックするためのセキュリティチェック回路１０ｉと、前記遊技機制御用ＣＰＵ１０ａに対してクロックを供給するクロック回路１０ｊと、前記遊技機制御用ＣＰＵ１０ａに対してリセット信号を送信するリセット回路１０ｋと、相互認証のための乱数を発生する乱数発生回路１０ｍと、
メインＣＰＵ１０が送信した乱数値Ｒ１，他チップ（サブＣＰＵ６１又はＩ／Ｏチップ６３等相互認証相手）から送信された乱数値Ｒ２および前記乱数値Ｒ１及びＲ２から生成された暗号キーＫ３を記憶する乱数値等格納回路１０ｎ、
メインＣＰＵ１０の個別ＩＤ番号を格納する個別ＩＤ番号格納回路１０ｐ、通信接続されたメイン基板のＩ／Ｏチップ２０１，２０２，・・・２０ｎ、サブ基板のサブＣＰＵ６１及びＩ／Ｏチップ６３の個別ＩＤ番号を格納するための他チップＩＤ番号格納回路１０ｑ、
スター接続時は従局の場合、主局チップへ通信を行い、リング接続時は上位チップへ通信を行う双方向の上位通信ポートと、スター接続時は主局の場合、従局チップへ通信を行い、リング接続時は下位チップへ通信を行う下位通信ポートを持ち、所定の暗号化アルゴリズムに基づき送受信データを暗号化又は復号化し、主局（上位）又は従局（下位）のチップに対し、暗号データ及び制御データを送受信するともに、相互認証の処理を行い、相互認証判定結果を格納し、相互認証の判定結果によりリセット回路１０ｋを介して遊技機制御用ＣＰＵ１０ａにリセットをかけることによりメインＣＰＵ１０を停止する制御を行う識別回路１０ｒ、
外部通信手段４０を介して外部の機器（外部通信手段４０を介して接続されたホールコンピュータ等の監視装置５０又は基板に直接接続された検査装置８０）と通信を行い、識別回路１０ｒに格納された相互認証結果を出力する外部通信回路１０ｓ、
相互認証を行う識別回路１０ｒがリンク確立時の相手側の応答をタイマ監視し応答がない場合はエラーとみなし、リンク確立後に主局（マスター）として動作する場合は、所定間隔で相互認証行うに際して所定時間ｔ０毎に相互認証を起動するとともに他のチップから応答をタイマ監視し応答がない場合にエラーとみなし、従局（スレーブ）として動作する場合は主局（マスター）からの応答をタイマ監視し応答がない場合はエラーとするための監視タイマ１０ｔ、及び
チップ間の相互監視を行うか、相互監視をスター接続で行うか、相互認証をリング接続で行うかの相互認証情報と、自デバイスの他に接続があるか、自デバイスが主局（マスター）として設定か、従局（スレーブ）として設定かの自デバイス情報と監視対象のデバイス識別コードを格納した監視情報格納回路１０ｕとからなる。
尚、前記乱数発生回路１０ｍと、乱数値等格納回路１０ｎ、個別ＩＤ番号格納回路１０ｐ、他チップＩＤ番号格納回路１０ｑ、識別回路１０ｒ、監視タイマ１０ｔ、及び監視情報格納回路１０ｕの相互認証を行う回路は識別回路１０ｒを中心に相互に接続される。さらに監視情報格納回路１０ｕは遊技機制御用ＣＰＵ１０ａからも接続され、ユーザＲＯＭ１０ｄ内のユーザ管理エリア内に格納された監視情報を電源立ち上げ時及びシステムリセット時に格納する。
【００１８】
図６に示すものは図３及び図９においてサブ基板（払い出し基板６１１、音声基板６１ｉ）又はメイン基板１内のＩ／Ｏチップ６３（２０）のブロック図を示すものであり、システムリセットを行うリセット回路６３ａ（２０ａ）と、
乱数発生回路６３ｍ（２０ｍ）と、他チップ（メインＣＰＵ１０、サブＣＰＵ６１及び他のＩ／Ｏチップ等相互認証相手）が送信した乱数値Ｒ１，Ｉ／Ｏチップから送信された乱数値Ｒ２および前記乱数値Ｒ１及びＲ２から生成された暗号キーＫ３を記憶する乱数値等格納回路６３ｎ（２０ｎ）、
自己の個別ＩＤ番号を格納する個別ＩＤ番号格納回路６３ｐ（２０ｐ）、他チップ（メインＣＰＵ１０、サブＣＰＵ６１及び他のＩ／Ｏチップ等相互認証相手）の個別ＩＤ番号を格納するための他チップＩＤ番号格納回路６３ｑ（２０ｑ）、
スター接続時は従局の場合、主局チップへ通信を行い、リング接続時は上位チップへ通信を行う双方向の上位通信ポートと、スター接続時は主局の場合、従局チップへ通信を行い、リング接続時は下位チップへ通信を行う下位通信ポートを持ち、所定の暗号化アルゴリズムに基づき送受信データを暗号化又は復号化し、主局（上位）又は従局（下位）のチップに対し、暗号データ及び制御データを送受信しとともに、相互認証の処理を行い、相互認証判定結果を格納し、相互認証の判定結果によりリセット回路６３ｋを介して入出力制御回路６３ｘ（２０ｘ）及び入出力回路６３ｙ（２０ｙ）をリセット状態とする制御を行う識別回路６３ｒ（２０ｒ）、
外部通信手段４０を介して外部の機器（外部通信手段４０を介して接続されたホールコンピュータ等の監視装置５０又は基板に直接接続された検査装置８０）と通信を行い、識別回路６３ｒ（２０ｒ）に格納された相互認証結果を出力する外部通信回路６３ｓ（２０ｓ）、
相互認証を行う識別回路６３ｒ（２０ｒ）がリンク確立時の相手側の応答をタイマ監視し応答がない場合はエラーとみなし、リンク確立後に主局（マスター）として動作する場合は、所定間隔で相互認証行うに際して所定時間ｔ０毎に相互認証を起動するとともに他のチップから応答をタイマ監視し応答がない場合にエラーとみなし、従局（スレーブ）として動作する場合は主局（マスター）からの応答をタイマ監視し応答がない場合はエラーとするための監視タイマ６３ｔ（２０ｔ）、及び
外部の設定により監視情報設定回路６３ｖ（２０ｖ）により設定された、チップ間の相互監視を行うか、相互監視をスター接続で行うか、相互認証をリング接続で行うかの相互認証情報と、自デバイスの他に接続があるか、自デバイスが主局（マスター）として設定か、従局（スレーブ）として設定かの自デバイス情報、及び監視対象のデバイス識別コードを監視情報として格納した監視情報格納回路６３ｕ（２０ｕ）並びにアドレスデコード回路６３ｗ（２０ｗ）、入出力制御回路６３ｘ（２０ｘ）、入出力回路６３ｙ（２０ｙ）とからなり、アドレスデコード回路６３ｗ（２０ｗ）はアドレスバスと接続され、入出力回路６３ｙ（２０ｙ）はデータバスと接続されている。
【００１９】
図７はサブＣＰＵ６１内の構成を示すブロック図であり、該サブＣＰＵ６１は、遊技機制御用ＣＰＵ６１ａと、該ＣＰＵ６１ａとバス接続されたブートＲＡＭ６１ｂ、ブートＲＯＭ６１ｃ、ユーザＲＡＭ６１ｄ及びユーザＲＯＭ６１ｅ並びに暴走とシステムの正常動作を監視するためのウォッチドッグタイマ回路６１ｆ、プログラムが所定のアドレス領域以外へのアクセスを禁止するための不正アドレス実行禁止回路６１ｇ、タイマ回路６１ｈ、ユーザプログラムが不正に改竄されるのをチェックするためのセキュリティチェック回路６１ｉと、前記遊技機制御用ＣＰＵ６１ａに対してクロックを供給するクロック回路６１ｊと、前記遊技機制御用ＣＰＵ６１ａに対してリセット信号を送信するリセット回路６１ｋと、サブＣＰＵ６１の乱数を発生する乱数発生回路６１ｍと、サブＣＰＵ６１が送信した乱数値Ｒ２，他チップ（メインＣＰＵ１０、他のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）等）から送信された乱数値Ｒ１および前記乱数値Ｒ１及びＲ２から生成された暗号キーＫ３を記憶する乱数値等格納回路６１ｎ、サブＣＰＵ６１の個別ＩＤ番号を格納する個別ＩＤ番号格納回路６１ｐ、
通信接続された他チップ（メインＣＰＵ１０又は他のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）等）の個別ＩＤ番号を格納するための他チップＩＤ番号格納回路６１ｑ、
スター接続時は従局の場合、主局チップへ通信を行い、リング接続時は上位チップへ通信を行う双方向の上位通信ポートと、スター接続時は主局の場合、従局チップへ通信を行い、リング接続時は下位チップへ通信を行う下位通信ポートを持ち、所定の暗号化アルゴリズムに基づき送受信データを暗号化又は復号化し、主局（上位）又は従局（下位）のチップに対し、暗号データ及び制御データを送受信すると共に、相互認証の処理を行い、相互認証判定結果を格納し、相互認証の判定結果によりリセット回路６１ｋを介して遊技機制御用ＣＰＵ６１ａにリセットをかけることによりサブＣＰＵ６１を停止する制御を行う識別回路６１ｒ、外部通信手段４０を介して外部の機器（外部通信手段４０を介して接続されたホールコンピュータ等の監視装置５０又は基板に直接接続された検査装置８０）と通信を行う外部通信回路６１ｓ及び相互認証を行う識別回路６１ｒがリンク確立後所定間隔で相互認証行うに際して所定時間ｔ０毎に相互認証を起動するとともに所定時間ｔｓ内にメインＣＰＵ１０又はＩ／Ｏチップ６３（２０）から送信がなされない場合にエラーとみなすための信号を送る監視タイマ６１ｔ及び
チップ間の相互認証に必要な相互監視を行うか、相互監視をスター接続で行うか、リング接続で行うかの相互認証情報と、自デバイスの他に接続があるか、自デバイスが主局（マスターコントローラ）として設定か、従局（スレーブ）として設定かの自デバイス情報と監視対象のデバイス識別コードを格納した監視情報格納回路６１ｕとからなる。
尚、前記乱数発生回路６１ｍと、乱数値等格納回路６１ｎ、個別ＩＤ番号格納回路６１ｐ、他チップＩＤ番号格納回路６１ｑ、識別回路６１ｒ、監視タイマ６１ｔ、及び監視情報格納回路６１ｕの相互認証を行う回路は識別回路６１ｒを中心に相互に接続される。
さらに監視情報格納回路６１ｕは遊技機制御用ＣＰＵ６１ａからも接続され、ユーザＲＯＭ１０ｄ内のユーザ管理エリア内に格納された監視情報を電源立ち上げ時及びシステムリセット時に格納する。
尚、図４に示すブロック図は、メインＣＰＵ１０の代わりにサブ基板６０に外部通信手段４０を設け、該外部通信手段４０がサブＣＰＵ６１と接続された他の実施例を示すもので、かかる場合にはスター接続の主局（マスターコントローラ）はメインＣＰＵ１０ではなくサブＣＰＵ６１となり、監視装置５０と接続されている。同様にＩ／Ｏチップ６３（２０）が主局（マスターコントローラ）となってもよい。
【００２０】
図１９にメインＣＰＵ１０及びサブＣＰＵ６１のユーザＲＯＭ１０ｅ（又は６１ｅ）のメモリー構成を示す。ユーザＲＯＭは、遊技を制御するユーザグラムと機種名、メーカー名等を格納した機種情報と、
ＲＡＭサイズ、プログラム実行範囲を示すアドレス等のブートプログラムで設定する情報を格納した設定情報と、
電源立ち上げ時またはシステムリセット時のブート処理でチップ内の監視情報格納回路に格納され、チップ間の相互監視に必要な情報を格納した監視情報と、電源立ち上げ及びシステムリセット時にユーザプログラムのセキュリティチェックを行うためのセキュリティコードで構成される。
監視情報は相互監視処理行う処理内容として、
００：相互監視を行わない、
０１ｈ：主局（マスターコントローラ）が従局（スレーブデバイス）を順次監視（スター接続）および０２ｈ：隣接する上下のデバイスを監視（リング接続）を選択して格納する相互監視情報と
自デバイスの動作を定義する情報として、
００ｈ：他デバイスの接続無し、
０１ｈ：主局（マスターコントローラ）として設定、
０２ｈ：従局（スレーブデバイス）として設定を選択して格納する自デバイス情報と
自デバイスのアドレスを示す自デバイス識別コードと、
監視対象となるデバイスのアドレス情報としてスター接続時に使用する監視デバイス識別コード１またはリング接続時に使用する上位デバイス識別コードと
スター接続時に使用する監視デバイス識別コード２またはリング接続時に使用する下位デバイス識別コードと
以下、スター接続時に使用する監視デバイス識別コード３と
それ以外のスター接続時使用する監視デバイス識別コード群と
ブートプログラムが設定終了を認識するためのストッパコード（ＦＦ）
で構成される。
尚、リング接続で使用する場合は監視デバイス識別コード３以下のデータは設定しない。
【００２１】
本実施例では図８（ａ），（ｂ）に示すように遊技機の制御を行う相互監視リンク内全てのチップに製造時に各チップに個別ＩＤ番号を格納させる場合（図８（ａ））と、遊技機の制御を行う相互監視リンク内の主局となるメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップのみに個別ＩＤ番号を格納させておき、他のサブＣＰＵ及び／又はＩ／Ｏチップには個別ＩＤ番号を格納させないで各チップとのリンク確立の際に当該主局のメインＣＰＵ又はサブＣＰＵまたはＩ／Ｏチップと従局の各デバイス識別コードの関係から当該従局のＩＤ番号を決定する場合（図８（ｂ））とがある。
【００２２】
以上述べた構成において本実施例にかかるチップでは以下の（１）〜（６）の認証手順にて各チップ間の監視及び認証が行われる。
（１）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いない場合。
（２）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）
（３）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）
（４）メインＣＰＵにのみに個別ＩＤ番号が格納されており、通信に際して乱数発生回路から発生する乱数を用いない場合。
（５）メインＣＰＵにのみに個別ＩＤ番号が格納されており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）
（６）メインＣＰＵにのみに個別ＩＤ番号が格納されており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）
【００２３】
以下に各手順（１）〜（６）におけるメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップ間のリンク確立手順並びに相互認証手順について図１０〜図１５に基づき説明する。
本実施例では、メインＣＰＵ１０と、他のＩ／Ｏチップ２０１，２０２，２０３，・・・２０ｎおよびサブ基板のサブＣＰＵ６１又はＩ／Ｏチップ６３との物理的な接続関係（メインＣＰＵの個別ＩＤ番号（ＭＩＤ）及び他のサブＣＰＵ又はＩ／Ｏチップの個別ＩＤ番号（ＳＩＤ）を相互に記憶するため）を確立するためのリンク確立手順と、リンク確立後に行われる記憶したそれぞれの個別ＩＤ番号を相互認証する認証手順とに分かれる。
【００２４】
（１）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いない場合。（図１０）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納された所定のデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３，２０に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０からメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０のメインＩＤ番号（ＭＩＤ）を獲得し、これ（ＭＩＤ）を個別ＩＤ番号格納回路６３ｑ，６１ｑ（２０ｑ）に格納した後にサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納されたサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を主局のメインＣＰＵ１０に送信し、主局のメインＣＰＵ１０は従局の当該個別ＩＤ番号（ＳＩＤ）をデバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し当該サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。そして次のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００２５】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０またはサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０またはサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とは個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００２６】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つの所定の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０からメインＩＤ番号（ＭＩＤ）が送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は他チップ個別ＩＤ番号格納回路６１ｑ（６３ｑ）に格納された主局のメインＣＰＵ１０の（ＭＩＤ）と、送信されたメインＩＤ番号（ＭＩＤ）とが一致するか否かについて識別回路６１ｒ（６３ｒ）が判定を行い、不一致の場合にはリセット回路６１ｋ（６３ｋ）を駆動させ、システムリセットすることにより従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また一致した場合には個別ＩＤ番号格納回路６１ｐ（６３ｐ）に格納された従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を主局のメインＣＰＵ１０に対して送信する。受信した主局のメインＣＰＵ１０は、他チップ個別ＩＤ番号格納回路１０ｐに格納された当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のＳＩＤｎと、受信したＳＩＤとが一致するか否かについて識別回路１０ｒが判定を行い、不一致の場合にはシステムリセットし主局のメインＣＰＵ１０の機能を停止する。また一致した場合には、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
【００２７】
以上のようにして主局のメインＣＰＵ１０は、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００２８】
（２）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）（図１１）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１（以降固定）をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号化キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２（以降固定）を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００２９】
次に主局のメインＣＰＵ１０は乱数値等格納回路１０ｎに格納された乱数値Ｒ１，Ｒ２に基づき暗号キーＫ３（以降固定）を生成し、当該暗号キーＫ３に基づき識別回路１０ｒが、主局のメインＣＰＵの個別ＩＤ番号格納回路１０ｐに格納された個別ＩＤ番号（ＭＩＤ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した暗号化個別ＩＤ番号（ＭＩＤ）を、既に獲得している乱数値Ｒ１，Ｒ２に基づき暗号化キーｋ３を作成した後、当該暗号化キーｋ３に基づき復号化を行い個別ＩＤ番号（ＭＩＤ）を獲得する。そしてこの個別ＩＤ番号（ＭＩＤ）を他チップの個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。
当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号化キーｋ３に基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された個別ＩＤ番号（ＳＩＤ）を暗号化した後に主局のメインＣＰＵ１０に送信する。
暗号化個別ＩＤ番号（ＳＩＤ）を受信した主局のメインＣＰＵ１０は、既に取得した暗号化キーｋ３に基づき復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を獲得する。これを従局の当該デバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００３０】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して当該の乱数値Ｒ１を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別の乱数値Ｒ２を獲得し、主局のメインＣＰＵ１０と各当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との間で暗号キーｋ３を共有し、これを当該のデバイス識別コード（Ｄｎ）に対応した乱数値等格納回路１０ｎに格納しさらに、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０と共有する当該の個別の乱数値Ｒ１とＲ２と暗号キーＫ３を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数値Ｒ１、Ｒ２、共通暗号キーＫ３及び個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００３１】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
【００３２】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍが発生した新たな乱数値Ｒ３を獲得した後に前記したリンク確立手順にて得た暗号化キーｋ３に基づき識別回路１０ｒが、個別ＩＤ番号格納回路に格納された個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを、既にリンク確立手順にて獲得している暗号化キーｋ３に基づき復号化を行いＭＩＤ及び乱数値Ｒ３を獲得する。　さらに識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が既に他チップ個別ＩＤ番号格納回路に格納されたＭＩＤとの一致するか否かを照合し、主局のメインＣＰＵ１０が正規のものか否かの認証を行う。そして不一致の場合にはリセット回路６３ｋを介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止し、一致の場合には主局のメインＣＰＵ１０は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を送信する手順に移行する。
本実施例では乱数発生回路６１ｍ又は６３ｍ（２０ｍ）に新たな乱数値Ｒ４を発生させると共に個別ＩＤ番号格納回路６３ｐに格納された個別ＩＤ番号（ＳＩＤ）と乱数値Ｒ４を混合して暗号化を行ったデータを既に獲得した暗号化キーｋ３に基づき暗号化を行い主局のメインＣＰＵ１０に対して送信する。
主局のメインＣＰＵ１０は、受信したＳＩＤと乱数値Ｒ４が混合して暗号化されたデータを暗号化キーｋ３に基づき復号化を行い、個別ＩＤ番号（ＳＩＤ）と乱数値Ｒ４を取得する。取得した個別ＩＤ番号（ＳＩＤ）と他チップＩＤ番号格納回路１０ｑに格納された所定のデバイス識別コード（Ｄｎ）に合致したＳＩＤとが一致するか否かの認証を行い。不一致の場合にはリセット回路１０ｋを介してシステムリセットを行い主局のメインＣＰＵ１０の機能を停止し、一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００３３】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
上記実施例ではＭＩＤと乱数値Ｒ３及びＳＩＤと乱数値Ｒ４を混合して暗号化することにより暗号キーｋ３が毎回同じでも相互認証時のＭＩＤ、ＳＩＤ送受信データは毎回異なることになり解析が困難になる。
【００３４】
以上のようにして主局のメインＣＰＵ１０は従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）が、リセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００３５】
（３）チップに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）（図１２）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号化キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は、暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００３６】
次に主局のメインＣＰＵ１０は乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき暗号キーＫ３を生成し、当該暗号キーＫ３に基づき識別回路１０ｒが、主局のメインＣＰＵ１０の個別ＩＤ番号格納回路１０ｐに格納された個別ＩＤ番号（ＭＩＤ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した暗号化個別ＩＤ番号（ＭＩＤ）を、既に獲得している乱数値Ｒ１，Ｒ２に基づき暗号化キーｋ３を作成した後、当該暗号化キーｋ３に基づき復号化を行いＭＩＤを獲得する。そしてこのＭＩＤを他チップの個別ＩＤ番号格納回路１０ｑに格納する。
当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号化キーｋ３に基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された個別ＩＤ番号（ＳＩＤ）を暗号化した後に主局のメインＣＰＵ１０に送信する。
暗号化個別ＩＤ番号（ＳＩＤ）を受信した主局のメインＣＰＵ１０は、既に取得した暗号化キーｋ３に基づき復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を獲得する。これを従局の当該個別ＩＤ番号（ＳＩＤ）をデバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００３７】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して当該の乱数値Ｒ１を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別の乱数値Ｒ２を獲得し、主局のメインＣＰＵ１０と各当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との間で暗号キーｋ３を共有し、これを当該のデバイス識別コード（Ｄｎ）に対応した乱数値等格納回路１０ｎに格納しさらに、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０と共有する当該の個別の乱数値Ｒ１とＲ２と暗号キーＫ３を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通通暗号キーＫ３及び個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００３８】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号化キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００３９】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍが発生した新たな乱数値Ｒ３を獲得した後、乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき生成された暗号キーＫ３に基づき識別回路１０ｒが個別ＩＤ番号格納回路に格納された個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを、乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納されたＲ１，Ｒ２に基づき生成された暗号キーＫ３に基づき復号化を行いＭＩＤ及び乱数値Ｒ３を獲得する。
さらに識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が既に他チップ個別ＩＤ番号格納回路に格納されたＭＩＤとの一致するか否かを照合し、主局のメインＣＰＵ１０が正規のものか否かの認証を行う。
そして不一致の場合にはリセット回路６３ｋを介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止し、一致の場合には主局のメインＣＰＵ１０は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を送信する手順に移行する。
本実施例では乱数発生回路６１ｍ又は６３ｍ（２０ｍ）に新たな乱数値Ｒ４を発生させると共に個別ＩＤ番号格納回路６３ｐに格納された個別ＩＤ番号（ＳＩＤ）と乱数値Ｒ４を混合して暗号化を行ったデータを既に獲得した暗号化キーｋ３に基づき暗号化を行い主局のメインＣＰＵ１０に対して送信する。
主局のメインＣＰＵ１０は、受信したＳＩＤと乱数値Ｒ４が混合して暗号化されたデータを暗号化キーｋ３に基づき復号化を行い、個別ＩＤ番号（ＳＩＤ）と乱数値Ｒ４を取得する。
取得した個別ＩＤ番号（ＳＩＤ）と他チップＩＤ番号格納回路１０ｑに格納された所定のデバイス識別コード（Ｄｎ）に合致したＳＩＤとが一致するか否かの認証を行い。不一致の場合にはリセット回路１０ｋを介してシステムリセットを行い主局のメインＣＰＵの機能を停止し、一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００４０】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
上記実施例ではＭＩＤと乱数値Ｒ３及びＳＩＤと乱数値Ｒ４を混合して暗号化することにより暗号キーｋ３が毎回同じでも相互認証時のＭＩＤ、ＳＩＤ送受信データは毎回異なることになり解析が困難になる。
以上のようにして主局のメインＣＰＵ１０は従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００４１】
（４）メインＣＰＵにのみに個別ＩＤ番号が格納されており、通信に際して乱数発生回路から発生する乱数を用いない場合。（図１３）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納された所定のデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。
これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０からメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が送信される。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０のメインＩＤ番号（ＭＩＤ）を獲得し個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納した後に、当該ＭＩＤと従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のデバイス識別コード（Ｄｎ）に基づき従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ）を作成しこれを個別ＩＤ番号格納回路６３ｐ（６１ｐ）に格納した後に当該作成した従局個別ＩＤ番号（ＳＩＤｎ）を主局のメインＣＰＵ１０に送信し、主局のメインＣＰＵ１０は従局個別ＩＤ番号（ＳＩＤｎ）を当該のデバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００４２】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤｎ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は個別ＩＤ番号（ＭＩＤ，ＳＩＤｎ）を互いに保有しあうことになる。
【００４３】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。
これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０からメインＩＤ番号（ＭＩＤ）が送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は他チップ個別ＩＤ番号格納回路６１ｑ（６３ｑ）に格納された主局のメインＣＰＵの（ＭＩＤ）と、送信されたメインＩＤ番号（ＭＩＤ）とが一致するか否かについて識別回路６１ｒ（６３ｒ）が判定を行い、不一致の場合にはリセット回路６１ｋ（６３ｋ）を駆動させ、システムリセットすることにより従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また一致した場合には個別ＩＤ番号格納回路６１ｐ（６３ｐ）に格納された従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ）を主局のメインＣＰＵ１０に対して送信する。
受信した主局のメインＣＰＵ１０は、他チップ個別ＩＤ番号格納回路１０ｐに格納された当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のＳＩＤｎと、受信したＳＩＤとが一致するか否かについて識別回路１０ｒが判定を行い、不一致の場合にはシステムリセットし主局のメインＣＰＵ１０の機能を停止する。また一致した場合には、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００４４】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
【００４５】
以上のようにして主局のメインＣＰＵ１０は、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では、主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００４６】
（５）メインＣＰＵのみに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）（図１４）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）（従局）に対して、接続要求の信号が発信される。
これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
【００４７】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１（以降固定）をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号化キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２（以降固定）を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化された乱数値Ｒ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００４８】
次に主局のメインＣＰＵ１０は乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき暗号キーＫ３（以降固定）を生成し、当該暗号キーＫ３に基づき識別回路１０ｒが、主局のメインＣＰＵの個別ＩＤ番号格納回路１０ｐに格納された個別ＩＤ番号（ＭＩＤ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した暗号化個別ＩＤ番号（ＭＩＤ）を既に獲得している乱数値Ｒ１，Ｒ２に基づき暗号化キーｋ３を作成した後、当該暗号化キーｋ３に基づき復号化を行い個別ＩＤ番号（ＭＩＤ）を獲得する。
そしてこの個別ＩＤ番号（ＭＩＤ）を他チップの個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納した後に当該ＭＩＤと従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のデバイス識別コード（Ｄｎ）に基づき従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ）を作成しこれを個別ＩＤ番号格納回路６３ｐ（６１ｐ）に格納する。
【００４９】
当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号化キーｋ３に基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された個別ＩＤ番号（ＳＩＤｎ）を暗号化した後に主局のメインＣＰＵ１０に送信する。暗号化個別ＩＤ番号（ＳＩＤｎ）を受信した主局のメインＣＰＵ１０は、既に取得した暗号化キーｋ３に基づき復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を獲得する。これを従局の当該デバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００５０】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して当該の乱数値Ｒ１を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別の乱数値Ｒ２を獲得し、主局のメインＣＰＵ１０と各当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との間で暗号キーｋ３を共有し、これを当該のデバイス識別コード（Ｄｎ）に対応した乱数値等格納回路１０ｎに格納しさらに、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤｎ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０と共有する当該の個別の乱数値Ｒ１とＲ２と暗号キーＫ３を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通通暗号キーＫ３及び個別ＩＤ番号（ＭＩＤ，ＳＩＤｎ）を互いに保有しあうことになる。
【００５１】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つの所定の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
【００５２】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍが発生した新たな乱数値Ｒ３を獲得した後に前記したリンク確立手順にて得た暗号化キーｋ３に基づき識別回路１０ｒが、個別ＩＤ番号格納回路に格納された個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを、既にリンク確立手順にて獲得している暗号化キーｋ３に基づき復号化を行いＭＩＤ及び乱数値Ｒ３を獲得する。　さらに識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が既に他チップ個別ＩＤ番号格納回路に格納されたＭＩＤとの一致するか否かを照合し、主局のメインＣＰＵ１０が正規のものか否かの認証を行う。
そして不一致の場合にはリセット回路６３ｋを介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止し、一致の場合には主局のメインＣＰＵ１０は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を照合する手順に移行する。本実施例では乱数発生回路６１ｍ又は６３ｍ（２０ｍ）に新たな乱数値Ｒ４を発生させると共に個別ＩＤ番号格納回路６３ｐに格納された個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ４を混合して暗号化を行ったデータを既に獲得した暗号化キーｋ３に基づき暗号化を行い主局のメインＣＰＵ１０に対して送信する。
【００５３】
主局のメインＣＰＵ１０は、受信したＳＩＤｎと乱数値Ｒ４が混合して暗号化されたデータを暗号化キーｋ３に基づき復号化を行い、個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ４を取得する。取得した個別ＩＤ番号（ＳＩＤｎ）と他チップＩＤ番号格納回路１０ｑに格納された所定のデバイス識別コード（Ｄｎ）に合致したＳＩＤｎとが一致するか否かの認証を行い。不一致の場合にはリセット回路１０ｋを介してシステムリセットを行い主局のメインＣＰＵの機能を停止し、一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００５４】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
上記実施例ではＭＩＤと乱数値Ｒ３，ＳＩＤｎと乱数値Ｒ４を混合して暗号化することによりｋ３が毎回同じでも相互認証時のＭＩＤ、ＳＩＤｎ送受信データは毎回異なることになり解析が困難になる。
【００５５】
以上のようにして主局のメインＣＰＵ１０、は従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００５６】
（６）チップに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）（図１５）。
ａ．リンク確立手順
まず電源立ち上げ時に主局のメインＣＰＵ１０（主局）から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ所定従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
【００５７】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号化キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００５８】
次に主局のメインＣＰＵ１０は乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき暗号キーＫ３を生成し、当該暗号キーＫ３に基づき識別回路１０ｒが、主局のメインＣＰＵの個別ＩＤ番号格納回路１０ｐに格納された個別ＩＤ番号（ＭＩＤ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した暗号化個別ＩＤ番号（ＭＩＤ）を、既に獲得している乱数値Ｒ１，Ｒ２に基づき暗号化キーｋ３を作成した後、当該暗号化キーｋ３に基づき復号化を行いＭＩＤを獲得する。そしてこのＭＩＤを他チップの個別ＩＤ番号格納回路１０ｑに格納した後に当該ＭＩＤと従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のデバイス識別コード（Ｄｎ）に基づき従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ）を作成しこれを個別ＩＤ番号格納回路６３ｐ（６１ｐ）に格納する。
【００５９】
当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号化キーｋ３に基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された個別ＩＤ番号（ＳＩＤｎ）を暗号化した後に主局のメインＣＰＵ１０に送信する。暗号化個別ＩＤ番号（ＳＩＤｎ）を受信した主局のメインＣＰＵ１０は、既に取得した暗号化キーｋ３に基づき復号化を行い、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を獲得する。これを従局の当該個別ＩＤ番号（ＳＩＤｎ）をデバイス識別コード（Ｄｎ）に対応させた形で他チップＩＤ番号格納回路１０ｑに格納し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立手順に移行する。
【００６０】
このようにして主局となるメインＣＰＵ１０は、順次デバイス識別コード（Ｄｎ）を有する全ての従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、
各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して当該の乱数値Ｒ１を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別の乱数値Ｒ２を獲得し、主局のメインＣＰＵ１０と各当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との間で暗号キーｋ３を共有し、これを当該のデバイス識別コード（Ｄｎ）に対応した乱数値等格納回路１０ｎに格納しさらに、各従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して自己の個別ＩＤ番号（ＭＩＤ）を配布すると共に、アクセスした従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から全ての個別ＩＤ番号（ＳＩＤｎ）を獲得し、これを当該のデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路１０ｑに格納する。
また、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は主局のメインＣＰＵ１０と共有する当該の個別の乱数値Ｒ１とＲ２と暗号キーＫ３を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに配布された主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。このようにして主局、従局間のリンク確立手順が終了する。
その結果、主局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と従局となるメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通通暗号キーＫ３及び個別ＩＤ番号（ＭＩＤ，ＳＩＤｎ）を互いに保有しあうことになる。
【００６１】
ｂ．相互認証手順
リンク確立後に所定時間間隔で主局のメインＣＰＵ１０から監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）を持つ従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍから発生した乱数値Ｒ１をまず、乱数値等格納回路１０ｎに格納すると共に、暗号キーｋ１を用いて識別回路１０ｒが所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１により暗号化され送信された乱数値Ｒ１を識別回路６１ｒ又は６３ｒ（２０ｒ）により暗号化キーｋ１で復号化を行い送信された乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に識別回路６１ｒ又は６３ｒ（２０ｒ）は暗号キーｋ２を用いて所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のメインＣＰＵ１０に送信する。
暗号キーｋ２により暗号化されたＲ２を受信した主局のメインＣＰＵ１０は、まず識別回路１０ｒにおいて暗号キーＫ２で復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路１０ｎに格納する。これにより、主局のメインＣＰＵ１０及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路１０ｎ，６１ｎ又は６３ｎ（２０ｎ）にはそれぞれの乱数発生回路から取り出された乱数値Ｒ１，Ｒ２とが格納されることになる。
【００６２】
次に主局のメインＣＰＵ１０は、乱数発生回路１０ｍが発生した新たな乱数値Ｒ３を獲得した後、乱数値等格納回路１０ｎに格納されたＲ１，Ｒ２に基づき生成された暗号キーＫ３に基づき識別回路１０ｒが個別ＩＤ番号格納回路に格納された個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した個別ＩＤ番号（ＭＩＤ）と乱数値Ｒ３を混合して暗号化を行ったデータを、乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納されたＲ１，Ｒ２に基づき生成された暗号キーＫ３に基づき復号化を行いＭＩＤ及び乱数値Ｒ３を獲得する。さらに識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のメインＣＰＵ１０の個別ＩＤ番号（ＭＩＤ）が既に他チップ個別ＩＤ番号格納回路に格納されたＭＩＤとの一致するか否かを照合し、主局のメインＣＰＵ１０が正規のものか否かの認証を行う。そして不一致の場合にはリセット回路６３ｋを介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止し、一致の場合には主局のメインＣＰＵ１０は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤｎ）を照合する手順に移行する。本実施例では乱数発生回路６１ｍ又は６３ｍ（２０ｍ）に新たな乱数値Ｒ４を発生させると共に個別ＩＤ番号格納回路６３ｐに格納された個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ４を混合して暗号化を行ったデータを既に獲得した暗号化キーｋ３に基づき暗号化を行い主局のメインＣＰＵ１０に対して送信する。
【００６３】
主局のメインＣＰＵ１０は、受信したＳＩＤｎと乱数値Ｒ４が混合して暗号化されたデータを暗号化キーｋ３に基づき復号化を行い、個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ４を取得する。取得した個別ＩＤ番号（ＳＩＤｎ）と他チップＩＤ番号格納回路１０ｑに格納された所定のデバイス識別コード（Ｄｎ）に合致したＳＩＤｎとが一致するか否かの認証を行い。不一致の場合にはリセット回路１０ｋを介してシステムリセットを行い主局のメインＣＰＵの機能を停止し、一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切り相互認証を終了する。
【００６４】
そして主局のメインＣＰＵ１０の監視情報格納回路１０ｕに格納されたデバイス識別コード（Ｄｎ）に従い次の従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証手順に移行する。
上記実施例ではＭＩＤと乱数値Ｒ３，ＳＩＤｎと乱数値Ｒ４を混合して暗号化することによりｋ３が毎回同じでも相互認証時のＭＩＤ、ＳＩＤｎ送受信データは毎回異なることになり解析が困難になる。
以上のようにして主局のメインＣＰＵ１０は従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を行うが、本実施例では主局のメインＣＰＵ１０のタイマ回路１０ｔにより相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路１０ｒがリセット回路１０ｋを介してリセットを行い主局のメインＣＰＵ１０の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のメインＣＰＵ１０からの相互認証の接続要求が所定間隔で来なかった場合には、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００６５】
上記実施例（４）〜（６）では従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）側で主局のメインＣＰＵ１０より主局の個別ＩＤ番号を受信した時点で主局の個別ＩＤ番号とデバイス識別番号（Ｄｎ）を基に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号の算出を行っているが、主局のメインＣＰＵ１０側で応答のあった従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のデバイス識別コード（Ｄｎ）より従局個別ＩＤ番号（ＳＩＤｎ）の算出を行えば、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）より従局個別ＩＤ番号（ＳＩＤｎ）を受け取らなくても主局のメインＣＰＵの他チップＩＤ番号格納回路１０ｑに格納することもできる。
図３又は図４に示す実施例及び上記図１０〜図１５に対応する（１）〜（６）の実施例では相互認証の結果において、当該比較対象のＩＤ番号の比較結果が不一致の場合に停止する機能とは、メインＣＰＵ１０及びサブＣＰＵ６１では遊技機制御用ＣＰＵ１０ａ及び６１ａであり、Ｉ／Ｏチップで６３（２０）は入出力制御回路６３ｘ（２０ｘ）と入出力回路６３ｙ（２０ｙ）と各メインＣＰＵ１０、サブＣＰＵ６１及びＩ／Ｏチップ６３（２０）の識別回路１０ｒ、６１ｒ及び６３ｒ（２０ｒ）とするが、各チップの外部通信回路１０ｓ、６１ｓ及び６３ｓ（２０ｓ）による認証結果の外部読出しは動作する。
上記スター接続の実施例では主局となるメインＣＰＵ１０と従局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）がスター接続されて相互認証を随時行って、全てのチップが正常に相互認証をいる間は全てのチップが正常に動作するため遊技機全体も正常に機能している。
しかし、主局のメインＣＰＵ１０が不正チップに交換された場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に相互認証要求が到達しないため従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）がタイムアウトして機能を停止し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が不正チップに交換された場合は正常な相互認証が行われないため主局のメインＣＰＵが機能を停止するため、１つでも不正なチップに交換されると遊技機全体の機能が停止する。
【００６６】
図９に示すものは各チップ間の相互監視の代わりに隣接するチップ同士を監視させるリング接続させた実施例を示すブロック図であり、図３と異なる点はメインＣＰＵ１０とサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とが相互に通信接続されているのではなく、
（ａ）メインＣＰＵ１０と、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）、
（ｂ）サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）、
（ｃ）サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と、メインＣＰＵ１０とが接続され、
隣接するチップ同士（リング接続の状態）でのみ相互認証が行われるように構成されている。
他の構成は前記図３と変わるところはないのでその同一番号を付してその説明を省略する。
【００６７】
以上述べた構成において第２実施例にかかるリング接続されたサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のチップ同士では以下の（１）〜（３）の認証手順にて各チップ間の監視及び認証が行われる。
メインＣＰＵとサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とのリンク確立及び相互認証手順は前述の（１）〜（３）と同じ為にサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）同士のリンク確立及び相互認証手順についてのみ説明する。
（１）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数を用いない場合。
（２）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）
（３）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）
【００６８】
以下に各手順（１）〜（３）におけるメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）間のリンク確立手順並びに認証手順について説明する。
（１）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数を用いない場合。（図１６）
ａ．リンク確立手順
まず電源立ち上げ時にデバイス識別コード（Ｄｎ）を有する主局のサブＣＰＵ６１又は、Ｉ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から主局の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）が送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の主局個別ＩＤ番号（ＳＩＤｎ）を獲得し、従局の他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納した後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信し、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は当該の従局個別ＩＤ番号（ＳＩＤｎ＋１）を他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納し接続を切る。
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が、主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００６９】
このようにして主局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、随時隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、当該の隣接するチップ同士で互いの個別ＩＤ番号（ＳＩＤｎ、ＳＩＤｎ＋１）をデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。
その結果、リンク内の全てのメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と隣接するメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００７０】
ｂ．相互認証手順
デバイス識別コード（Ｄｎ）を有する主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から主局個別ＩＤ番号（ＳＩＤｎ）が従局に送信され、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）と、送信された主局個別ＩＤ番号（ＳＩＤｎ）とが一致するか否かについて識別回路６１ｒ又は６３ｒ（２０ｒ）が判定を行い、不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を駆動させ、システムリセットすることにより従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。また一致した場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、他チップ個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）と、受信した個別ＩＤ番号（ＳＩＤｎ＋１）とが一致するか否かについて識別回路６１ｒ又は６３ｒ（２０ｒ）が判定を行い、不一致の場合にはシステムリセットすることにより主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。　また一致した場合には、当該サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切る。
【００７１】
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００７２】
以上のようにして主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局として相互認証を行うが、本実施例では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のタイマ回路６１ｔ又は６３ｔ（２０ｔ）により相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の相互認証の接続要求が所定間隔で来なかった場合に、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００７３】
（２）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時には乱数値を交換しない）（図１７）
ａ．リンク確立手順
まず電源立ち上げ時に主局のデバイス識別コード（Ｄｎ）を有するサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ１（以後固定）を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に、暗号キーｋ１を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
暗号キーｋ１により暗号化された乱数値Ｒ１を受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ１を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２（以後固定）を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に暗号キーｋ２を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。
暗号キーｋ２により暗号化された乱数値Ｒ２を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ２を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
これにより、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）には乱数値Ｒ１，Ｒ２とが格納されることになる。
【００７４】
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納されたＲ１，Ｒ２に基づき暗号キーｋ３を生成し、当該暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納している乱数値Ｒ１，Ｒ２に基づき暗号化キーｋ３を作成した後、受信した暗号化個別ＩＤ番号（ＳＩＤｎ）を、当該暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に復号化を行い主局個別ＩＤ番号（ＳＩＤｎ）を獲得し、他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）へ格納する。
次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に従局の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別番号（ＳＩＤｎ＋１）を暗号化した後に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。従局の暗号化個別ＩＤ番号（ＳＩＤｎ＋１）を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき復号化を行い、従局個別ＩＤ番号（ＳＩＤｎ＋１）を獲得し、これを他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）へ格納し接続を切る。
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００７５】
このようにして主局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、随時隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、当該の隣接するチップ同士で互いの乱数値Ｒ１、Ｒ２、及び共通暗号キーＫ３を共有し互いの乱数等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに互いの個別ＩＤ番号（ＳＩＤｎ、ＳＩＤｎ＋１）をデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。
その結果、リンク内の全てのメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と隣接する他のメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通暗号キーＫ３、及び個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００７６】
ｂ．相互認証手順
主局のデバイス識別コード（Ｄｎ）を有するサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）が発生した新たな乱数値Ｒ３を獲得した後、前記暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ３を混合して暗号化したデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した主局個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ３を混合して暗号化したデータを、既に獲得している暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき復号化を行い主局ＩＤ番号（ＳＩＤｎ）及び乱数値Ｒ３を獲得する。
さらに従局の識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の主局個別ＩＤ番号（ＳＩＤｎ）が既に従局の個別ＩＤ番号格納回路６３ｐ（６１ｐ，２０ｐ）に格納された主局ＩＤ番号（ＳＩＤｎ）との一致関係を照合し、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を認証する。不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。一致の場合には主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ＋１）を照合する手順に移行する。
【００７７】
本実施例では従局の乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から新たな乱数値Ｒ４を獲得した後に前記暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に、従局の個別ＩＤ番号格納回路６３ｐ（６１ｐ，２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を混合して暗号化したデータを主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
【００７８】
主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、受信した従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を混合して暗号化したデータを前記暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムを基に復号化を行い、従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を取得する。取得した従局個別ＩＤ番号（ＳＩＤｎ＋１）と他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）とが一致するか否かの認証を行い、不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してシステムリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切断する。
【００７９】
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００８０】
以上のようにして主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局として相互認証を行うが、本実施例では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のタイマ回路６１ｔ又は６３ｔ（２０ｔ）により相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の相互認証の接続要求が所定間隔で来なかった場合に、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００８１】
（３）チップ全てに個別ＩＤ番号が書き込まれており、通信に際して乱数発生回路から発生する乱数値を用いる場合。（認証時に乱数値を交換する）（図１８）
ａ．リンク確立手順
まず電源立ち上げ時に主局のデバイス識別コード（Ｄｎ）を有するサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ１を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に、暗号キーｋ１を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
暗号キーｋ１により暗号化された乱数値Ｒ１を受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に暗号キーｋ２を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。
暗号キーｋ２により暗号化された乱数値Ｒ２を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ２を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
これにより、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）には乱数値Ｒ１，Ｒ２とが格納されることになる。
【００８２】
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納されたＲ１，Ｒ２に基づき暗号キーｋ３を生成し、当該暗号キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）の暗号化を行った後に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納している乱数値Ｒ１，Ｒ２に基づき暗号化キーｋ３を作成した後、受信した暗号化個別ＩＤ番号（ＳＩＤｎ）を、当該暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に復号化を行い主局個別ＩＤ番号（ＳＩＤｎ）を獲得し、他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）へ格納する。
次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、前述暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に従局の個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された従局個別番号（ＳＩＤｎ＋１）を暗号化した後に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。従局の暗号化個別ＩＤ番号（ＳＩＤｎ＋１）を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき復号化を行い、従局の個別ＩＤ番号（ＳＩＤｎ＋１）を獲得し、これを他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）へ格納し接続を切る。
【００８３】
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００８４】
このようにして主局となるサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、随時隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対してリンク確立の為にアクセスを行い、当該の隣接するチップ同士で互いの乱数値Ｒ１、Ｒ２、及び共通暗号キーＫ３を共有し互いの乱数等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納し、さらに互いの個別ＩＤ番号（ＳＩＤｎ、ＳＩＤｎ＋１）をデバイス識別コード（Ｄｎ）に対応した他チップ個別ＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納する。
その結果、リンク内の全てのメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）と隣接するメインＣＰＵ１０又はサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は乱数値Ｒ１、Ｒ２、共通暗号キーＫ３、及び個別ＩＤ番号（ＭＩＤ，ＳＩＤ）を互いに保有しあうことになる。
【００８５】
ｂ．相互認証手順
主局のデバイス識別コード（Ｄｎ）を有するサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から所定の隣接するデバイス識別コード（Ｄｎ＋１）を有する従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して、接続要求の信号が発信される。これを受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）から接続可能の信号が返信される。
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ１を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に、暗号キーｋ１を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ１の暗号化を行い、暗号化された乱数値Ｒ１を従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
暗号キーｋ１により暗号化された乱数値Ｒ１を受信した従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は暗号キーｋ１を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ１を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
次に乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から発生した乱数値Ｒ２を乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納すると共に暗号キーｋ２を用いて識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムに基づき乱数値Ｒ２の暗号化を行い、暗号化されたＲ２を主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に送信する。
暗号キーｋ２により暗号化された乱数値Ｒ２を受信した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、暗号キーｋ２を基に識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムで復号化を行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値Ｒ２を獲得し、これを乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）に格納する。
これにより、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）及び従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の乱数値等格納回路６１ｎ又は６３ｎ（２０ｎ）には乱数値Ｒ１，Ｒ２とが格納されることになる。
【００８６】
次に主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、乱数発生回路６１ｍ又は６３ｍ（２０ｍ）が発生した新たな乱数値Ｒ３を獲得した後、前記暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき個別ＩＤ番号格納回路６１ｐ又は６３ｐ（２０ｐ）に格納された主局個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ３を混合して暗号化したデータを従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は受信した主局個別ＩＤ番号（ＳＩＤｎ）と乱数値Ｒ３を混合して暗号化したデータを、既に獲得している暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムに基づき復号化を行い主局ＩＤ番号（ＳＩＤｎ）及び乱数値Ｒ３を獲得する。さらに従局の識別回路６１ｒ又は６３ｒ（２０ｒ）は獲得した主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の主局個別ＩＤ番号（ＳＩＤｎ）が既に従局の個別ＩＤ番号格納回路６３ｐ（６１ｐ，２０ｐ）に格納された主局ＩＤ番号（ＳＩＤｎ）との一致関係を照合し、主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を認証する。不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してシステムリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。一致の場合には主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の従局個別ＩＤ番号（ＳＩＤｎ＋１）を照合する手順に移行する。
【００８７】
本実施例では従局の乱数発生回路６１ｍ又は６３ｍ（２０ｍ）から新たな乱数値Ｒ４を獲得した後に前記暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）により所定のアルゴリズムを基に、従局の個別ＩＤ番号格納回路６３ｐ（６１ｐ，２０ｐ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を混合して暗号化したデータを主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）に対して送信する。
【００８８】
主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、受信した従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を混合して暗号化したデータを前記暗号化キーｋ３を用い識別回路６１ｒ又は６３ｒ（２０ｒ）が所定のアルゴリズムを基に復号化を行い、従局個別ＩＤ番号（ＳＩＤｎ＋１）と乱数値Ｒ４を取得する。取得した従局個別ＩＤ番号（ＳＩＤｎ＋１）と他チップＩＤ番号格納回路６１ｑ又は６３ｑ（２０ｑ）に格納された従局個別ＩＤ番号（ＳＩＤｎ＋１）とが一致するか否かの認証を行い、不一致の場合にはリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してシステムリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。一致の場合には従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は正規のものと判断して当該従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との接続を切断する。
【００８９】
そして次に従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が主局となり隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局としてリンク確立手順に随時移行する。
【００９０】
以上のようにして主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は隣接する下位のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）を従局として相互認証を行うが、本実施例では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）のタイマ回路６１ｔ又は６３ｔ（２０ｔ）により相互認証は所定間隔で行われ、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３からの応答時間を監視し、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）からの応答が無かった場合には識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
また、従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）では主局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の相互認証の接続要求が所定間隔で来なかった場合に、識別回路６１ｒ又は６３ｒ（２０ｒ）がリセット回路６１ｋ又は６３ｋ（２０ｋ）を介してリセットを行い従局のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の機能を停止する。
【００９１】
上記図１６〜図１８の実施例（１）〜（３）では記相互認証の結果において、当該比較対象のＩＤ番号の比較結果が不一致の場合に停止する機能とはメインＣＰＵ１０及びサブＣＰＵ６１では遊技機制御用ＣＰＵ１０ａ及び６１ａであり、Ｉ／Ｏチップで６３（２０）は入出力制御回路６３ｘ（２０ｘ）と入出力回路６３ｙ（２０ｙ）と各メインＣＰＵ１０、サブＣＰＵ６１及びＩ／Ｏチップ６３（２０）の識別回路１０ｒ、６１ｒ及び６３ｒ（２０ｒ）とするが、各チップの外部通信回路１０ｓ、６１ｓ及び６３ｓ（２０ｓ）による認証結果の外部読出しは動作する。
【００９２】
このようにして、主局のメインＣＰＵ、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は、隣接する従局のメインＣＰＵ、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）との相互認証を終了し、監視タイマが所定時間毎にタイミングをチェックしているので、所定時間毎にリング接続における相互認証が再開し、隣接するチップ同士の相互認証が正常に終了している間は遊技機全体が正常に動作する。
【００９３】
上記実施例は主局のサブＣＰＵ又はＩ／Ｏチップは、隣接する従局のサブＣＰＵ又はＩ／Ｏチップとの相互認証の動作の説明を行ったが、特定のメインＣＰＵ、サブＣＰＵ又はＩ／Ｏチップが他の不正チップに置き換えられた場合は隣接するチップ同士の相互認証が正常に行われないため、当該の隣接するチップの動作が停止する。さらに当該停止したチップの隣接するチップの動作も同様に相互認証が正常に行われないためチップの動作が停止するというようにリンク接続内の隣接するチップの停止が連鎖して最終的に全てのチップが停止することにより遊技機全体の動作が停止する。
【００９４】
上記のようにしてリング接続にかかる遊技機のメインＣＰＵ１０、各サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）は隣接するチップのデバイス識別コード（Ｄｎ）及び個別ＩＤ番号（ＭＩＤ、ＳＩＤ）を互いに取得し、これらを他チップ個別ＩＤ番号格納回路１０ｑに保存している。かかる状態においてリング内を循環するトークンなどにより、各チップのデバイス識別コードと個別ＩＤ番号を外部通信回路１０ｓ、６１ｓ又は６３ｓ（２０ｓ）を持ったメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップがマスターコントローラとなり収集することができる。
【００９５】
図３の実施例では、外部通信手段４０で接続されたメインＣＰＵ１０がマスターコントローラとなり従局となる全ての個別ＩＤ番号と認証結果が集められ、図９の実施例では外部通信手段４０に接続されたメインＣＰＵ１０がトークンをリンク内のチップにまわすことにより全ての個別ＩＤ番号と認証結果が集める事になる。
【００９６】
かかる状態において、図２に示すホールコンピュータ４００は、各台６００１〜６００ｎに設けられた外部通信手段４０を介して通信を行い各台毎のメインＣＰＵ１０、サブＣＰＵ６１、Ｉ／Ｏチップ２０１，２０２，２０３，・・・２０ｎ及びＩ／Ｏチップの個別ＩＤ番号を取得し、これを記憶手段に格納しておき、該ホールコンピュータ４００に前述図５に示すような識別回路１０ｒ、乱数発生回路１０ｍ、乱数値等格納回路１０ｎ、他チップＩＤ番号格納回路１０ｑからなる相互認証を行い、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＳＩＤ）を確認することによりどの台のどのチップが変更されたか否かについて確認することができる。
また、図２ではメインＣＰＵ１０から相互認証結果送出のために接続される通信線は、外部通信手段４０を介して台検査装置８０と接続され、台毎の接続されたチップの個別ＩＤ番号と相互認証結果をオフラインで読み出すことができる。
【００９７】
さらに図１に示す各ホールコンピュータ４００と公衆回線にて接続されたホスト・コンピュータ１００は、外部通信手段５００を介して各ホールＡ，Ｂ，Ｃ・・・のホールコンピュータ４００Ａ、４００Ｂ、４００Ｃと接続されている関係からホールコンピュータ４００Ａ、４００Ｂ、４００Ｃから各メインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０ｉ）等の個別ＩＤ番号（ＭＩＤ又はＳＩＤ）を入手することにより、ホール毎、台毎のサブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別ＩＤ番号（ＭＩＤ又はＳＩＤ）を整理した形でデータベース２００に記憶する。
かかる状態においてホスト・コンピュータ１００は外部通信手段５００及び外部通信手段４０等を介して任意の時間に各ホールのメインＣＰＵ１０とのアクセスを行い各サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が他のものと取り替えられていないか否かの照合を行うことも可能となる。
尚、メインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）が個別ＩＤ番号を認識できなかった時にシステムリセットがかけられ遊技機が停止するが、それと同時にホールコンピュータ４００又はホストコンピュータ１００に対してどのメインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）の個別識別番号（ＭＩＤ又はＳＩＤ）が確認できなかったのかについて送信することにより、ホール側又は遊技機管理者側が遊技機の不正状況を即座に発見することができる。
【００９８】
【発明の効果】
以上述べたように本発明にかかるチップでは、
（１）相互に監視しているのでチップのいずれかが不正に載せ換えされた場合にも、異常を検出できるために不正ができにくい。
（２）チップ間の通信に際して暗号化した発明では、常に暗号値が変更されること及びチップ毎に通信に用いる乱数値Ｒ１，Ｒ２が異なる為に不正を防ぐことになる。
（３）また、メインＣＰＵ以外のＩＤ番号を格納しないものでは、送信したＭＩＤ及びデバイス識別番号（Ｄｎ）に基づきチップの個別ＩＤ番号が作成されるために、前述の場合よりも第三者による不正がしにくいものとなる。
（４）外部通信手段を介して外部監視装置等から常時監視できるので、遊技機基板の不正改造行為を未然に防ぐことができる。
（５）メインＣＰＵ１０、サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）間の相互認証を生じ監視するように構成されているので、遊技機立ち上げ時は勿論のこと遊技状況においても不正行為を検知することが可能となる。
【図面の簡単な説明】
【図１】ホストコンピュータによるネットワーク管理システムを示す概略図である。
【図２】ホールコンピュータによる店舗内管理システムを示す概略図である。
【図３】本発明のスター接続にかかる相互認証チップの概略ブロック図である。
【図４】本発明のスター接続にかかる相互認証チップの他の実施例を示す概略ブロック図である。
【図５】メインＣＰＵの構成を示すブロック図である。
【図６】Ｉ／Ｏチップの構成を示すブロック図である。
【図７】サブＣＰＵの構成を示すブロック図である。
【図８】図８ａは各チップに個別ＩＤ番号が格納された状態を示す概略ブロック図であり、図８ｂはメインＣＰＵにのみ個別ＩＤ番号が格納された状態を示す概略ブロック図である。
【図９】メインＣＰＵと各サブＣＰＵ６１又はＩ／Ｏチップ６３（２０）とをリング接続した状態を示す相互認証チップの概略ブロック図である。
【図１０】スター接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用しない）。
【図１１】スター接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換無し）。
【図１２】スター接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換有り）。
【図１３】スター接続において、個別識別番号がメインＣＰＵにのみ組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用しない）。
【図１４】スター接続において、個別識別番号がメインＣＰＵにのみ組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換無し）。
【図１５】スター接続において、個別識別番号がメインＣＰＵにのみ組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換有り）。
【図１６】リング接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用しない）。
【図１７】リング接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換無し）。
【図１８】リング接続において、個別識別番号が各チップに組み込まれている場合の相互認証を行うシーケンスを示す遷移図である（乱数を使用、認証時の乱数交換有り）。
【図１９】本発明にかかるメインＣＰＵ又はサブＣＰＵのユーザーＲＯＭのメモリー構成を示す模式図である。
【図２０】メインＣＰＵとＩ／Ｏチップ間の相互認証システムをブロック図である。
【図２１】メインＣＰＵとサブＣＰＵ間の相互認証システムを示すブロック図である。
【符号の説明】
１００　　　　　　ホストコンピュータ
２００　　　　　　記憶手段
３００　　　　　　公衆回線
４００Ａ，Ｂ，Ｃ・・・Ｎ　　　ホールコンピュータ
６００１，２，３，・・・ｍ　遊技機
１　　　　　　　　メイン基板
２　　　　　　　　バスライン
５　　　　　　　　入賞センサー
６　　　　　　　　表示器
１０　　　　　　　メインＣＰＵ
１０ａ　　　　　　遊技機制御用ＣＰＵ
６１ａ　　　　　　サブＣＰＵ
１０ｂ，６１ｂ　　　　　　ブートＲＡＭ
１０ｃ，６１ｃ　　　　　　ブートＲＯＭ
１０ｄ，６１ｄ　　　　　　ユーザーＲＡＭ
１０ｅ，６１ｅ　　　　　　ユーザーＲＯＭ
１０ｆ，６１ｆ　　　　　　ウォッチドグタイマ回路
１０ｇ，６１ｆ　　　　　　不正アドレス実行禁止回路
１０ｈ，６１ｇ　　　　　　タイマ回路
１０ｉ，６１ｉ　　　　　　セキュリティチェック回路
１０ｊ，６１ｊ　　　　　　クロック回路
１０ｋ，２０ｋ，６１ｋ，６３ｋ　　　　　　リセット回路
１０ｍ，２０ｍ，６１ｍ，６３ｍ　　　　　　乱数発生回路
１０ｎ，２０ｎ，６１ｎ，６３ｎ　　　　　　乱数値等格納回路
１０ｐ，２０ｐ，６１ｐ，６３ｐ　　　　　　個別ＩＤ番号格納回路
１０ｑ，２０ｑ，６１ｑ，６３ｑ　　　　　　他チップＩＤ番号格納回路
１０ｒ，２０ｒ，６１ｒ，６３ｒ　　　　　　識別回路
１０ｓ，２０ｓ，６１ｓ，６３ｓ　　　　　　外部通信回路
１０ｔ，２０ｔ，６１ｔ，６３ｔ　　　　　　監視タイマ
１０ｕ，２０ｕ，６１ｕ，６３ｕ　　　　　　監視情報格納回路
２０ｖ，６３ｖ　　監視情報設定回路
２０ｗ，６３ｗ　　アドレスデコード回路
２０ｘ，６３ｘ　　入出力制御回路
２０ｙ，６３ｙ　　入出力回路
２０１，２，３，・・・ｎ　　Ｉ／Ｏチップ
４０　　　　　　　外部通信手段
５０　　　　　　　監視装置
６０１，２，ｉ　　　　　サブ基板
６１　　　　　　　サブＣＰＵ
６２　　　　　　　インターフェース回路
６３　　　　　　　Ｉ／Ｏチップ
６４　　　　　　　インターフェース回路
６５　　　　　　　バス・ライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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