(57)【要約】【課題】強誘電体キャパシタの下部電極を構成する下部電極配線を密に配置することで微小化および高集積化が可能な半導体装置を提供する。【解決手段】基板の上方に下部電極、強誘電体膜および上部電極が下層より順に積層された複数の強誘電体キャパシタを備え、下部電極を構成する帯状の下部電極配線１２が下部電極配線１２の幅方向に複数並列して配置されるとともに、複数の下部電極配線１２と基板上に設けられた複数のプラグ１１とがそれぞれ接続された半導体装置であって、下部電極配線１２におけるプラグ１１との接続部１２Ａは、下部電極配線１２の下部電極部１２Ｂと比較して広い幅で形成されていることを特徴とする半導体装置である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板の上方に下部電極、強誘電体膜および上部電極が下層より順に積層された複数の強誘電体キャパシタを備え、
前記下部電極を構成する帯状の下部電極配線が当該下部電極配線の幅方向に複数並列して配置されるとともに、前記複数の下部電極配線と前記基板上に設けられた複数のプラグとがそれぞれ接続された半導体装置であって、
前記下部電極配線における前記プラグとの接続部は、当該下部電極配線の他の領域と比較して広い幅で形成されている
ことを特徴とする半導体装置。
【請求項２】
前記下部電極配線の側壁には前記プラグの酸化を防止するためのバリア膜が設けられている
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記下部電極配線における他の領域で前記強誘電体キャパシタの下部電極が構成される
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
隣接する前記各下部電極配線における前記接続部が、当該各下部電極配線の長手方向で異なる位置に配置されている
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記接続部が前記各下部電極配線の端部に配置されており、隣接する前記各下部電極配線の前記接続部が前記下部電極の長手方向の両端に交互に配置されている
ことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、詳しくは強誘電体膜を用いた強誘電体キャパシタを備えた強誘電体メモリ装置に関する。
【０００２】
【従来の技術】
従来、各種の情報を記録するために、半導体記憶装置が用いられており、近年、半導体記憶素子に強誘電体膜を用いた強誘電体メモリ装置が種々提案されている。
このような強誘電体メモリ装置においては、集積度を向上し高密度に素子を形成するために、基板に設けられたＭＯＳトランジスタのソース領域に接続するタングステン（Ｗ）等からなるプラグに強誘電体キャパシタの下部電極を構成する下部電極配線が接続された構成となっている。
【０００３】
ここで、従来の強誘電体メモリ装置におけるプラグと強誘電体キャパシタの下部電極を構成する下部電極配線１２との接続状態を示す平面図およびＹ−Ｙ’断面図を図６に示す。
図６に示すように、基板（図示省略）上に複数の柱状のプラグ１１が設けられており、各プラグ１１間に層間絶縁膜１３が設けられている。
そして、層間絶縁膜１３上には各プラグ１１の表面を覆うように、プラグ１１の径よりも広い幅を有する帯状の下部電極配線１２が下部電極配線１２の幅方向に並列に配置されている。
【０００４】
各下部電極配線１２は一定の配線幅Ｗ３で形成されており、また隣接する各下部電極配線１２の間隔Ｐ３も等しくなるように配置されている。
各下部電極配線１２はその長手方向の一方の端部側でプラグ１１とそれぞれ接続されている。
【０００５】
また、この下部電極配線１２の側壁および各プラグ１１間の層間絶縁膜１３上には、プラグ１１の酸化を抑制するためのバリア膜１４が設けられている。また、各下部電極配線１２間にはこのバリア膜１４を介して層間絶縁膜１５が設けられている。
【０００６】
なお、ここでの図示は省略したが、この下部電極配線１２上および層間絶縁膜１５上は強誘電体膜で覆われており、この強誘電体膜上には複数の帯状の上部電極配線が下部電極配線１２と略直交する方向に並列に配置されている。そして、下部電極配線１２と上部電極配線との交差部分が強誘電体キャパシタとなる。
【０００７】
強誘電体メモリ装置では、一般的にキャパシタを構成する強誘電体膜が複数の金属元素の酸化物で構成されているため、プロセス中の熱処理等により酸素欠陥が生じ易く、強誘電体膜からの酸素が層間絶縁膜１５に拡散される。
ここで、プラグ１１としては低抵抗なＷが用いられているが、Ｗは酸化により抵抗が増加するだけでなく、Ｗの酸化膜によりプラグ１１の体積が膨張するため、下部電極配線１２の膜剥がれが生じ易い。
【０００８】
そこで、層間絶縁膜１５に拡散された酸素により、サイドからプラグ１１が酸化されるのを防ぐために、下部電極配線１２の側壁および層間絶縁膜１３上に上述したようなバリア膜１４が設けられている。
このような強誘電体膜から層間絶縁膜１５に拡散された酸素によるプラグ１１１の酸化を防ぐためのバリア膜１４については種々検討され、報告されている（例えば、特許文献１参照）。
【０００９】
【特許文献１】
特開２００２−１５１６５７号公報
【００１０】
【発明が解決しようとする課題】
しかし、上述したようなプラグ１１の酸化は、下部電極配線１２の幅方向の端部からプラグ１１の端部までの距離ｄに依存する。
ここで、バリア膜１４の膜厚ｔを横軸にとり、距離ｄを縦軸にとった場合のプラグ１１の酸化が防止されたポイントを図７のグラフに示す。
このグラフに示すように、バリア膜１４の膜厚ｔに関らず、距離ｄが５００ｎｍ以上であれば、プラグ１１の酸化は防止されることが認められた。
【００１１】
ここで、下部電極配線１２の配線幅Ｗ３は、プラグ１１の径に距離ｄを倍にして加えた幅となるため、プラグ１１の酸化を防ぐためには、少なくともプラグ１１の径に１０００ｎｍを加えた幅とする必要があった。
【００１２】
さらに、下部電極配線１２は、強誘電体キャパシタの下部電極を構成するため、隣接する各下部電極配線１２の間隔Ｐ３は、配線間容量を抑制するために所定の間隔を有して配置する必要がある。
したがって、このような強誘電体メモリ装置の構成では、下部電極配線１２を密に配置することができず、微小化が困難であり、更なる高集積化を妨げていた。
【００１３】
【課題を解決するための手段】
上記のような課題を解決するために、本発明の半導体装置は、基板の上方に下部電極、強誘電体膜および上部電極が下層より順に積層された複数の強誘電体キャパシタを備え、下部電極を構成する帯状の下部電極配線が下部電極配線の幅方向に複数並列して配置されるとともに、複数の下部電極配線と基板上に設けられた複数のプラグとがそれぞれ接続された半導体装置であって、下部電極配線における前記プラグとの接続部は、下部電極配線の他の領域と比較して広い幅で形成されていることを特徴としている。
【００１４】
このような半導体装置によれば、下部電極配線におけるプラグとの接続部が、下部電極配線の他の領域と比較して広い幅で形成されていることから、接続部を強誘電体膜によるプラグの酸化を抑制するのに十分な幅となるように形成したとしても、隣接する各下部電極配線の接続部以外の領域の間隔を、配線間容量を抑制可能に広く維持することができる。
したがって、下部電極配線の接続部以外の領域を強誘電体キャパシタの下部電極として用いることで、キャパシタ性能を維持することができ、隣接する各下部電極配線における接続部間の間隔を、パターニングするために必要な間隔まで狭めることで、従来のように下部電極配線がプラグの酸化を抑制するための一定の配線幅で形成される場合と比較して、下部電極配線を密に配置することができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
本発明の半導体装置に係る強誘電体メモリ装置の実施の形態を、図１の上面図およびＸ−Ｘ’断面図に示す。
なお、従来の技術で説明した強誘電体メモリ装置と同様の構成には同一の番号を付して説明する。
【００１６】
図１に示すように、基板（図示省略）に設けられたＭＯＳトランジスタのソース領域に、図１に示すように、例えばＷからなる複数の柱状のプラグ１１が接続されており、基板上の各プラグ１１間に例えば酸化シリコン（ＳｉＯ２）からなる層間絶縁膜１３が設けられている。
【００１７】
そして、層間絶縁膜１３上には各プラグ１１の表面を覆うように、プラグ１１の径よりも広い幅を有する帯状の下部電極配線１２が、下部電極配線１２の幅方向に並列に配置されている。下部電極配線１２は例えば白金、イリジウムからなり、その長手方向の一方の端部側に設けられた接続部１２Ａで各プラグ１１とそれぞれ接続されている。
なお、ここでの図示は省略したが、各プラグ１１の上面には、下部電極配線１２を介したプラグ１１の酸化を防ぐためのバリア膜が設けられていてもよい。
【００１８】
また、この下部電極配線１２の側壁および各プラグ１１間の層間絶縁膜１３上には、プラグ１１の酸化を抑制するための例えば酸化アルミニウム（Ａｌ２Ｏ３）からなるバリア膜１４が設けられており、各下部電極配線１２間にはこのバリア膜１４を介して例えばＳｉＯ２からなる層間絶縁膜１５が設けられている。
【００１９】
なお、ここでの図示は省略したが、この下部電極配線１２上および層間絶縁膜１５上は各下部電極配線１２に共有される強誘電体膜が設けられており、この強誘電体膜上には複数の帯状の上部電極配線が下部電極配線１２と略直交する方向に並列に配置されている。そして、下部電極配線１２における接続部１２Ａ以外の下部電極部１２Ｂと上部電極配線１２との交差部分により強誘電体キャパシタが構成される。
【００２０】
このような構成の強誘電体メモリ装置において、本発明に特徴的な下部電極配線１２は、プラグ１１との接続部１２Ａの配線幅Ｗ１が、下部電極配線１２における接続部１２Ａ以外の領域、すなわち強誘電体キャパシタの下部電極を構成する下部電極部１２Ｂの配線幅Ｗ２と比較して広い幅で形成されている。
ここで、このような下部電極配線１２の形状としては、例えば、接続部１２Ａの配線幅Ｗ１が両側から等幅で狭められた形状の下部電極部１２Ｂを有することとするが、本発明はこれに限定されず、接続部１２Ａの配線幅Ｗ１を片側から狭めた形状の下部電極部１２Ｂであってもよい。
【００２１】
ここで、本実施形態ではプラグ１１にＷを用いていることから、接続部１２Ａの配線幅Ｗ１はプラグ１１の酸化を防止可能な幅であるプラグ１１の径に１０００ｎｍを加えた幅であることとする。
また、接続部１２Ａの長手方向の配線長Ｌ１についても、プラグ１１の酸化を防止可能な長さ、すなわち、ここでは、プラグ１１の径に１０００ｎｍを加えた長さとする。
【００２２】
これにより、接続部１２Ａは接続部１２Ａの配線幅Ｗ１と配線長Ｌ１とがほぼ等しく、略正方形状に形成される。
上述したような接続部１２Ａの配線幅Ｗ１および配線長Ｌ１については、プラグ１１の酸化防止可能な所定幅以上であればよいが、必要最低限の幅または長さとした方が、下部電極配線１２を密に配置できるため好ましい。
【００２３】
なお、ここではプラグ１１にＷを用いたため、接続部１２Ａの配線幅Ｗ１および配線長Ｌ１をプラグ１１の径に１０００ｎｍを加えた値としたが、酸化防止可能な接続部１２Ａの幅はプラグ１１の材質により適宜規定されるものであり、上記に限定されるものではない。
【００２４】
本実施形態では、このような形状の下部電極配線１２が、その一方の端部側に接続部１２Ａを配置した状態で、下部電極配線１２の幅方向に並列に配置されている。
【００２５】
ここで、隣接する各下部電極配線１２では、各接続部１２Ａが間隔Ｐ１を有して配置されるとともに、各下部電極部１２Ｂが間隔Ｐ２を有して配置される。
間隔Ｐ１は隣接する各接続部１２Ａの絶縁性を確保するために、プロセス上でパターニング可能な間隔以上であればよい。
また、間隔Ｐ２は下部電極部１２Ｂの一部が強誘電体キャパシタの下部電極として使用されるため、配線間容量を抑制可能な間隔以上であることとする。
【００２６】
次に、上述したような強誘電体メモリ装置の製造方法について図２〜図４の上面図およびＸ−Ｘ’断面図を用いて説明する。
まず、図２（ａ）に示すように、ＭＯＳトランジスタが形成された基板（図示省略）上に層間絶縁膜１３を形成する。
次に、通常のリソグラフィー技術およびエッチング技術により、この層間絶縁膜１３に基板（図示省略）に達するコンタクトホール２１を形成する。
【００２７】
その後、コンタクトホール２１内に導電性膜を埋め込んでプラグ１１を形成する。
次に、スパッタ法、蒸着法等の物理的気相成長（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＰＶＤ））法、または、減圧、プラズマ、常圧等の化学的気相成長（ＣｈｅｍｉｃａｌＶａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ））法により、層間絶縁膜１３上およびプラグ１１上に下部電極膜１２Ｃを成膜する。
【００２８】
続いて、図２（ｂ）に示すように、この下部電極膜１２Ｃ上にフォトリソグラフィー技術により、所定の形状のレジストパターン２２を形成する。
その後、レジストパターン２２をマスクに用いて、反応性イオンエッチング（ＲＩＥ）法、イオンミリング等のドライエッチング法、またはウェットエッチングにより、下部電極膜１２Ｃをパターニングすることで、図３（ｃ）に示すように、接続部１２Ａの配線幅Ｗ１が下部電極部１２Ｂの配線幅Ｗ２よりも広い幅となるように加工された下部電極配線１２を形成する。
【００２９】
次に、図３（ｄ）に示すように、スパッタ法、蒸着法等のＰＶＤ法、または、減圧、プラズマ、常圧等のＣＶＤ法により、この下部電極配線１２を覆うように層間絶縁膜１３上に酸素非透過性のバリア膜１４を形成する。
【００３０】
続いて、図４（ｅ）に示すように、バリア膜１４上に層間絶縁膜１５を成膜し、図４（ｆ）に示すように、ＲＩＥ、イオンミリング等のドライエッチング法、または、酸等を用いたウェットエッチング法、もしくは化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ（ＣＭＰ））法により、下部電極配線１２の表面が露出するまで、層間絶縁膜１５およびバリア膜１４を除去する。
【００３１】
その後、ここでの図示は省略したが、側壁にバリア膜１４が形成された下部電極配線１２上および層間絶縁膜１５上に強誘電体膜を成膜し、強誘電体膜上に下部電極配線１２と略直交方向に、複数の帯状の上部電極配線を並列して配置することで、強誘電体メモリ装置を得る。
【００３２】
このような強誘電体メモリ装置によれば、下部電極配線１２における接続部１２Ａの配線幅Ｗ１が、下部電極部１２Ｂの配線幅Ｗ２と比較して広い幅で形成されていることから、接続部１２Ａを強誘電体膜によるプラグ１１の酸化を抑制するのに十分な幅となるように形成したとしても、隣接する各下部電極配線１２の下部電極部１２Ｂ間の間隔Ｐ２を、配線間容量を抑制可能に広く維持することができる。
したがって、下部電極部１２Ｂを用いて構成される強誘電体キャパシタの性能を維持することができるとともに、隣接する各下部電極配線１２における接続部１２Ａ間の間隔Ｐ１をパターニングするために必要な間隔まで狭めることで、従来のように下部電極配線１２がプラグ１１の酸化を抑制するための一定の配線幅で形成される場合と比較して、下部電極配線１２を密に配置することができる。
【００３３】
さらに、隣接する各下部電極配線１２の接続部１２Ａ間のパターニングは、配線長Ｌ１が短い分、下部電極配線１２が一定の配線幅である場合のパターニングよりも容易であることから、接続部１２Ａの間隔Ｐ１を下部電極配線１２のパターニング可能な間隔よりも狭くすることが可能である。
【００３４】
したがって、下部電極配線１２を密に配置することができるため、強誘電体メモリ装置の微小化が可能であり、更なる高集積化を図ることができる。
【００３５】
（変形例１）
なお、第１実施形態では、接続部１２Ａが各下部電極配線１２の長手方向における一方向の端部側に配置された例について説明したが、本発明はこれに限定されず、例えば、図５に示すように、隣接する下部電極配線１２の端部に配置される接続部１２Ａが、下部電極配線１２の長手方向の両端に交互に配置されていてもよい。
【００３６】
このような構成の強誘電体メモリ装置であれば、隣接する各下部電極配線１２の端部側で、配線幅Ｗ１の接続部１２Ａと、配線幅Ｗ１よりも狭い配線幅Ｗ２の下部電極部１２Ｂとが交互に配置された構成となる。
【００３７】
このような構成で、下部電極配線１２の端部側の下部電極部Ｂを、強誘電体キャパシタを構成する下部電極として使用する場合には、隣接する各下部電極配線１２における接続部１２Ａと下部電極部１２Ｂとを配線間容量を抑制可能な間隔で配置すればよい。
この際、第１実施形態で説明した接続部１２Ａが隣接して配置された場合の下部電極部１２Ｂ間の間隔Ｐ２が、配線間容量を抑制可能な最低限の間隔よりも広い場合には、この変形例のように下部電極配線１２の端部側で接続部１２Ａと下部電極部１２Ｂとが交互に配置された構成とすることで、隣接して配置された接続部１２Ａと下部電極部１２Ｂとの間隔を配線間容量を抑制可能な最低限の間隔まで狭めることが可能であり、第１実施形態の構成よりも下部電極配線１２を密に配置することができる。
【００３８】
また、下部電極配線１２の端部側の下部電極部Ｂを、強誘電体キャパシタを構成する下部電極として使用しない場合には、隣接する各下部電極配線１２の下部電極部１２Ｂが配線間容量を抑制可能な間隔となるように、下部電極配線１２が配置され、端部側の接続部１２Ａと下部電極部１２Ｂとの間隔はパターニングが可能であればよい。
したがって、この場合には下部電極配線１２の端部側の下部電極部Ｂを強誘電体膜キャパシタの下部電極として使用する場合よりも、下部電極配線１２をさらに密に配置することができる。
ただし、下部電極配線１２の長手方向における両端部側以外の部分がキャパシタを形成する領域となることから、第１実施形態で図１を用いて説明した、接続部１２Ａが下部電極配線１２における長手方向の一方の端部側に並列して配置される場合よりも、キャパシタが配置される領域は小さくなる。
【００３９】
本変形例においては図５に示したような接続部１２Ａの配線幅Ｗ１が両側から等幅で狭められた下部電極部１２Ｂを有した形状の下部電極配線１２を用いた構成が好ましく、並列して配置された複数の各下部電極配線１２間で上記のような効果を奏することができる。
【００４０】
なお、ここでは、各下部電極配線１２における接続部１２Ａが、長手方向の両端に交互に配置されている例について説明したが、本発明はこれに限定されず、隣接する下部電極配線１２における接続部１２Ａが、長手方向における異なる位置に形成されていれば、上述した変形例と同様の効果を奏することが可能である。
また、本発明は上述したような強誘電体メモリ装置に限らず、マルチスタック型の強誘電体メモリ装置にも適用可能である。
【００４１】
【発明の効果】
以上説明したように、本発明の半導体装置によれば、下部電極配線におけるプラグとの接続部が、下部電極配線の他の領域と比較して広い幅で形成されていることから、接続部を強誘電体膜によるプラグの酸化を抑制するのに十分な幅となるように形成したとしても、隣接する各下部電極配線の接続部以外の領域の間隔を、配線間容量を抑制可能に広く維持することができる。
したがって、下部電極配線の接続部以外の領域を強誘電体キャパシタの下部電極として用いることで、キャパシタ性能を維持することができ、隣接する各下部電極配線における接続部間の間隔を、パターニングするために必要な間隔まで狭めることで、従来のように下部電極配線がプラグの酸化を抑制するための一定の配線幅で形成される場合と比較して、下部電極配線を密に配置することができる。
よって、半導体装置の微小化が可能となり、さらなる高集積化を図ることができる。
【図面の簡単な説明】
【図１】本発明が適用される強誘電体メモリ装置の実施の形態を示す上面図およびＸ−Ｘ’断面図である。
【図２】本発明が適用される強誘電体メモリ装置の製造方法における上面図およびＸ−Ｘ’断面図（その１）である。
【図３】本発明が適用される強誘電体メモリ装置の製造方法における上面図およびＸ−Ｘ’断面図（その２）である。
【図４】本発明が適用される強誘電体メモリ装置の製造方法における上面図およびＸ−Ｘ’断面図（その４）である。
【図５】本発明が適用される強誘電体メモリ装置の変形例を示す上面図およびＸ−Ｘ’断面図である。
【図６】一般的な強誘電体メモリ装置の構成例を示す上面図およびＹ−Ｙ’断面図である。
【図７】下部電極配線の幅方向の端部からプラグまでの距離ｄとバリア膜の膜厚ｔとの関係を示すグラフである。
【符号の説明】
１１…プラグ、１２…下部電極配線、１４…バリア膜、１２Ａ…接続部、１２Ｂ…下部電極部
【図１】
2004172279.tif 000003
【図２】
2004172279.tif 000004
【図３】
2004172279.tif 000005
【図４】
2004172279.tif 000006
【図５】
2004172279.tif 000007
【図６】
2004172279.tif 000008
【図７】
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