(57)【要約】【課題】アライメントマークを有する相補分割マスクを使用して複数レイヤのパターンを有する半導体デバイスを形成する際に、相補分割マスクが複数枚存在するため、各レイヤ間のアライメントが不良になりやすい。【解決手段】ステンシルマスクを複数に分割した相補分割マスク１、２、３、４のそれぞれに対応する相補分割領域に分割アライメントマーク１ａ、２ａ、３ａ、４ａを形成する。各相補分割マスクにアライメントマークを分配することにより各マスク間の位置ズレが平均化し、隣接するレイヤのパターン間に大きな位置ズレのない半導体デバイスが得られる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ステンシルマスクを複数に分割した相補分割マスクのそれぞれに対応する相補分割領域にアライメントマークを形成したことを特徴とする相補分割マスク。
【請求項２】
分割した前記相補分割マスクが４つの相補分割領域を有する請求項１に記載の相補分割マスク。
【請求項３】
前記各相補分割領域に対して、アライメントマークが均等に分配されている請求項１又は２に記載の相補分割マスク。
【請求項４】
前記各相補分割領域の必要な位置精度に応じて、アライメントマークを不均等に分配した請求項１又は２に記載の相補分割マスク。
【請求項５】
前記アライメントマークを次工程のパターンに対する前記各相補分割領域に、既存パターンの重ね合わせ必要マージンに対応させた請求項１から４までのいずれかに記載の相補分割マスク。
【請求項６】
前記アライメントマークを構成する単位マークがアレイ状に配列されている請求項１から５までのいずれかに記載の相補分割マスク。
【請求項７】
ステンシルマスクを複数に分割し、該相補分割マスクのそれぞれに対応する相補分割領域に、アライメントマークを分配し、次工程のアライメントを前記アライメントマークを使用して行うことを特徴とする相補分割マスクのアライメントマークの形成方法。
【請求項８】
分割した前記相補分割マスクが４つの相補分割領域を有する請求項７に記載のアライメントマークの形成方法。
【請求項９】
前記各相補分割マスクに対して、アライメントマークが均等に分配されている請求項７又は８に記載のアライメントマークの形成方法。
【請求項１０】
前記各相補分割マスクの必要な位置精度に応じて、アライメントマークを不均等に分配した請求項７又は８に記載のアライメントマークの形成方法。
【請求項１１】
前記アライメントマークを次工程のパターンに対する前記各相補分割領域に、既存パターンの重ね合わせ必要マージンに対応させた請求項７から１０までのいずれかに記載のアライメントマークの形成方法。
【請求項１２】
前記アライメントマークを構成する単位マークがアレイ状に配列されている請求項７から１１までのいずれかに記載のアライメントマークの形成方法。
【請求項１３】
ステンシルマスクを複数に分割し、該相補分割マスクのそれぞれに対応する相補分割領域に、アライメントマークを均等分割して、次工程のアライメントを前記アライメントマークを使用して行うようにした相補分割マスクに、荷電粒子線を照射し、該相補分割マスクを透過した前記荷電粒子線をその表面に照射して該表面に前記ステンシルマスク上の所望パターンに対応するパターン形状を形成することを特徴とする半導体デバイス。
【請求項１４】
ステンシルマスクを複数に分割し、該相補分割マスクのそれぞれに対応する相補分割領域に、アライメントマークを均等分割し、この相補分割マスクに荷電粒子線を照射し、該相補分割マスクを透過した前記荷電粒子線をその表面に照射して該表面に前記ステンシルマスク上の所望パターンに対応するパターン形状を形成し、次工程のアライメントを前記アライメントマークを使用して行うようにしたことを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、相補分割されたステンシルマスクを使用して複数レイヤのパターニングを行う際のアライメントを良好に行って高精度のパターン形成を可能にする相補分割マスク、該相補分割マスクへのアライメントマーク形成方法、該相補分割マスクを使用して製造される半導体デバイス、及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＥＥＰＬやＥＢステッパなどで用いられるステンシルマスクは、ドーナッツ問題や洗浄時に洗浄液の張力により、パターンが倒壊するのを防ぐために、相補分割マスクが必要とされている。この時、１種のアライメントマークを使用して複数の相補分割マスクを形成する場合には次のような問題点がある。
つまりアライメントマークは矩形がアレイ展開された単純なものが多く、そのまま自動相補分割ソフトにかけても特殊な指定を行なわない限り相補分割されず、アライメントマークが一つのブロックに集中してしまうことがある。
【０００３】
このアライメントマークの集中による問題点を、ステンシルマスクを４個の相補分割マスクＡ〜Ｄに分割した場合の精度劣化を例にして説明する。
マスク加工時のプロセスにより相補分割ブロックＡが３０ｎｍずれて、他の相補分割ブロックＢ〜Ｄは、ずれ量が０ｎｍとする。この４個のマスクに対し、相補分割ブロックＡのみでアライメントマークを形成すると、次工程レイヤのアライメントでは相補分割ブロックＡに対して合わせ込むことになってしまい、相補分割マスクＢ〜Ｄに対して−３０ｎｍずれてしまう。
このように、１つの相補分割ブロックのみで、アライメントマークを形成すると、選択した相補分割ブロックのズレ量が、その他の相補分割ブロックに加算されるため、選択した相補ブロックによって、次工程レイヤのアライメントマークに、大きなズレ量が発生してしまう可能性が考えられる。
【０００４】
【発明が解決しようとする課題】
従来のアライメントマークの形成方法では、第１レイヤのパターンと第２レイヤのパターンとを最適な相対位置関係にすることは可能であるが（例えば特開平７−３１２３３３号公報）、この方法を相補分割マスクに適用すると、上述した問題点が生じてしまう。
本発明はこの様な課題、つまり相補分割マスクを使用して半導体デバイスのパターニングを行う際に、第１レイヤのパターンと第２レイヤのパターンを最適な相対位置関係で、つまり最小限のズレ量で形成できる相補分割マスク、相補分割マスクへのアライメントマーク形成方法、該相補分割マスクを使用して製造される半導体デバイス、及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、ステンシルマスクを複数に分割した相補分割マスクのそれぞれに対応する相補分割領域にアライメントマークを形成したことを特徴とする相補分割マスク、該相補分割マスクへのアライメントマーク形成方法、該相補分割マスクを使用して製造される半導体デバイス、及び該半導体デバイスの製造方法である。
【０００６】
以下本発明を詳細に説明する。
本発明は、ドーナッツ問題等に対応するための相補分割マスクを使用する場合にもアライメントの精度を大きく劣化させることなく、半導体デバイスの各レイヤのパターン形成を行うことができる前記相補分割マスク等に関する。
前述した通り、相補分割マスクに特殊な指定をせずにアライメントマークを分配すると、該アライメントマークが単独の相補分割マスクに集中することがあり、この場合には他の相補分割マスクのアライメントが前記マークが集中した相補分割マスクに依存し、マークを有しない相補分割マスクのズレが大きくなりやすく、多レイヤパターンの形成時にはこの傾向がより顕著になる。
【０００７】
本発明のように分割された各相補分割マスクにアライメントマークを分配すると、各相補分割マスクごとにズレを補正できるため、全体のズレを最小限に抑えることができる。
換言すると、本発明によるアライメントマーク形成方法により各ブロックにアライメントマークを分配することで、平均化効果が発生し、チップ全体に対する重ね合わせ精度のマージンを確保することが可能となる。
本発明で使用可能なアライメントマークは特に限定されないが、正方形等の矩形の単位マークを縦横にアレイ展開された単純なもの好ましく、又棒状の単位マークを横方向に均一に配置したような従来から使用されている任意の単位マークの使用も可能である。単位マークが均等に配列されていると、平均的な描像でアライメントマークを形成することができ、次のレイヤのアライメント精度が向上する。又アライメントマークが形成される相補分割領域は、対応するパターンと次レイヤのパターンとに重ならない領域とし、好ましくは重ね合わせ必要マージンに対応させる。
【０００８】
相補分割マスクでは、各マスクに要求される位置精度が互いに異なることがあり、その場合には各相補分割マスクに分配される単位マークの数やサイズを調節して対応できる。例えば単位マークの数で対応する際に、該単位マークがアレイ状に配列されていると、複数の行又は列のマークを、要求される位置精度の高い相補分割マスクほど分配される行又は列の数を増やし、要求される位置精度の低い相補分割マスクほど分配される行又は列の数を減らすことにより、所要数の単位マークを効率良く使用してアライメントマークを構成できる。
このようにして構成されるアライメントマークを有する複数の相補分割マスクのそれぞれに順に荷電粒子線を照射し、該相補分割マスクを透過した前記荷電粒子線を半導体デバイスの表面に照射して該表面に各相補マスク上の所望パターンに対応するパターン形状を形成することで所望の配線パターンを形成でき、更に前記アライメントマークを使用して次レイヤのパターンを最小限のズレ量で形成し、これを適宜繰り返すことで各パターン間のズレの小さい半導体デバイスが製造できる。
【０００９】
【発明の実施の形態】
次に本発明のアライメントマーク形成の実施態様を説明するが、これらの実施態様は本発明を限定するものではない。
【００１０】
本発明の第１実施態様を図１ａ及び図１ｂに基づいて説明する。
図１ａに示すステンシルマスクを４分割した相補分割マスクに対応するアライメントマークについて、光リソグラフィーＬＳＡアライメントを使用した場合のアライメントマークの配置を図１ｂに例示する。なお、本発明はＬＳＡアライメントに限定するものではなく、光リソグラフィのＦＩＡ、ＬＩＡアライメントやＬＥＥＰＬのＸ線ＳＬＡアライメントなどにも対応可能である。
図１ａに示す、相補ブロック（相補分割マスク）１、相補ブロック２、相補ブロック３及び相補ブロック４にそれぞれに対応するように、図１ｂに示す分割アライメントマーク１ａ、分割アライメントマーク２ａ、分割アライメントマーク３ａ及び分割アライメントマーク４ａが存在する。図１ｂから明らかなように各分割アライメントマーク１ａ〜４ａは、それぞれ７個の正方形のマークが等間隔で形成された列が２列になるように配置され各列ごとの間隔も均等になっている。
【００１１】
前記アライメントマーク１ａ〜４ａは、例えば第１レイヤ目である前記相補分割マスク１〜４の形成と同時に形成され、第２レイヤ目のパターン形成の際に前記アライメントマーク１ａ〜４ａを検出し、これらのマーク１ａ〜４ａを基にして、第２の４個に分割された相補ブロックを使用して第２レイヤ目のパターン形成を行うとともに、この第２レイヤ目にもアライメントマーク形成を行い、必要に応じてこれらの操作を繰り返す。
前記アライメントマーク１ａ〜４ａを使用する第２レイヤ目のパターン形成時には、平均的なアライメントの合わせズレ量を検出することが可能となり、相補分割マスクの１枚のみにアライメントマークを形成した場合と比較して大幅なズレ量の減少が可能になる。
【００１２】
例えば、ステンシルマスクの歪や露光機の光学歪などに起因する、各相補ブロックのズレ量が、相補ブロック１で−１０ｎｍ、相補ブロック２で＋１０ｎｍ、相補ブロック３で＋１０ｎｍ、相補ブロック４で＋５０ｎｍとする。
従来方法でアライメントの合わせズレ量を求めると、相補ブロック４を基準とした場合、相補ブロック１については−６０ｎｍ、相補ブロック２が−４０　ｎｍ、相補ブロック３が−４０　ｎｍ、相補ブロック４が±０ｎｍのアライメントに合わせズレが生じる。そのため、全体平均では−５０　ｎｍアライメントの合わせズレが生じてしまう。
【００１３】
一方、本実施態様では図１ｂのマークを用いてアライメントを行うと、ズレ量が平均され、具体的な検出値が＋１５　ｎｍ（＝（−１０＋１０＋１０＋５０）／４）となる。このマーク検出結果を用いて描画すると各相補ブロック１、２、３、４の合わせズレは−２５　ｎｍ、−５ｎｍ、−５ｎｍ、＋３５　ｎｍとなり、前述の方法に比べ最大合わせズレ量が＋６０　ｎｍから＋３５　ｎｍに低減される。
上記から、従来の１つのアライメントマークを１つの相補分割ブロックに集中させてアライメントの合わせズレ量を求める方法より、本実施態様のアライメントマークを、それぞれの相補分割領域へ均等に分割する方法の方が、アライメントの合わせズレ量の減少に有効であることがわかる。
【００１４】
次に、ステンシルマスクを相補分割する場合に、各相補ブロックに要求する位置精度を設定し、その基準に基づいてパターンを相補分割する方法に関する第２実施態様に関して説明する。
【００１５】
本実施態様では、４分割相補マスク１´〜４´におけるブロックの位置要求精度を図２ａに示す通り、相補ブロック１´では３０ｎｍのパターン精度、相補ブロック２´では６０ｎｍのパターン精度、相補ブロック３´では９０ｎｍのパターン精度、相補ブロック４´では１２０ｎｍのパターン精度を要求するものと仮定する。この各相補ブロック１´〜４´の位置精度要求に応じて、本実施態様では図２ｂに示すように、最高の位置精度である３０ｎｍのパターン精度を要求する相補ブロック１´では、それぞれ７個の正方形のマークが等間隔で形成された列が４列になるように分割アライメントマーク１´ａが分配され、２番目の位置精度である６０ｎｍのパターン精度を要求する相補ブロック２´では、それぞれ７個の正方形のマークが等間隔で形成された列が３列になるように分割アライメントマーク２´ａが分配されている。更に３番目の位置精度である９０ｎｍのパターン精度を要求する相補ブロック３´では、それぞれ７個の正方形のマークが等間隔で形成された列が２列になるように分割アライメントマーク３´ａが分配され、最も位置精度が要求されない１２０ｎｍのパターン精度の相補ブロック４´では、７個の正方形のマークが等間隔で形成された１列の分割アライメントマーク４´ａが分配されている。
従って全部で１０列のアライメントマークが位置精度の高い順に４列、３列、２列、１列の順に分配され、アライメントマークが効率良く各相補ブロックで使用できることになる。
【００１６】
このように、各相補ブロックごとに要求するアライメントマーク精度に依存し、ブロック別にアライメントマークの重みづけをすることができ、これにより複数個の既存パターンに対する次工程パターンの重ね合わせ必要マージンに対応した重ね合わせマージンの精度を得ることができ、重ね合わせ必要マージンが異なる場合にも良好に適応させることができる。
【００１７】
【発明の効果】
以上の説明から明らかなように、本発明により各相補分割マスクにアライメントマークを分配すると、各ブロック間に平均化効果が発生し、チップ全体に対する合わせ精度を確保することが可能となり、この相補分割マスクを使用して製造される半導体デバイスの隣接するレイヤのパターン間の位置ズレ量が最小となり、高性能の半導体デバイスが得られる。
【図面の簡単な説明】
【図１】図１ａは、本発明の第１実施態様における分割された相補ブロックを示す模式図、図１ｂは、図１ａの各相補ブロックに対応する分配されたアライメントマークの配置を示す模式図である。
【図２】図２ａは、本発明の第２実施態様における分割された相補ブロックを示す模式図、図２ｂは、図２ａの各相補ブロックに対応する分配されたアライメントマークの配置を示す模式図である。
【符号の説明】
１，２，３，４，１´，２´，３´，４´……相補ブロック（相補分割マスク）、１ａ，２ａ，３ａ，４ａ、１´ａ、２´ａ，３´ａ，４´ａ……分割アライメントマーク。
【図１】
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【図２】
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