(57)【要約】【課題】シリサイド化によるリーク電流の増加を抑制する半導体装置の製造方法を提供する。【解決手段】シリサイド反応を抑制する不純物（抑制不純物）、例えばゲルマニウムを、ソース・ドレイン領域１６，３６にその上面から導入する。そして、ソース・ドレイン領域１６，３６において、抑制不純物が分布している領域５０よりも浅い領域をシリサイド化し、ソース・ドレイン領域１６，３６にシリサイド膜５１を形成する。このように抑制不純物が分布している領域５０よりも浅い領域をシリサイド化することによって、シリサイド化される領域よりも下方にシリサイド反応が進行することを抑制することができ、ソース・ドレイン領域１６，３６とウェル領域との間の接合リークを低減することができる。【選択図】        図１２
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【特許請求の範囲】
【請求項１】
（ａ）第１導電型の第１の不純物領域と第２導電型の第２の不純物領域とを上面内に備え、前記第２の不純物領域が前記第１の不純物領域の上面内に設けられている半導体基板を準備する工程と、
（ｂ）シリサイド反応を抑制する不純物を、前記第２の不純物領域にその上面から導入する工程と、
（ｃ）前記工程（ｂ）の後に、前記第２の不純物領域において、その上面から、前記工程（ｂ）で導入された前記不純物が分布している領域の下限よりも浅い領域をシリサイド化する工程と
を備える、半導体装置の製造方法。
【請求項２】
前記工程（ｂ）において、前記工程（ｃ）でシリサイド化される領域よりも深い位置に、前記不純物の濃度のピークを設定する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）において、上面上にゲート構造を更に備え、前記第２の不純物領域をソース・ドレイン領域とする前記半導体基板を準備する、請求項１及び請求項２のいずれか一つに記載の半導体装置の製造方法。
【請求項４】
（ａ）絶縁層と、前記絶縁層上に設けられた半導体層とを備えるＳＯＩ基板を準備する工程と、
（ｂ）ソース・ドレイン領域を前記半導体層の上面内に形成するとともに、側面にサイドウォールを有するゲート構造を、前記ソース・ドレイン領域に隣接する、前記半導体層の上面上に形成する工程と、
（ｃ）前記ＳＯＩ基板の上方から、前記ソース・ドレイン領域にシリサイド反応を抑制する不純物を導入する工程と、
（ｄ）前記工程（ｃ）の後に、前記ソース・ドレイン領域をその上面からシリサイド化する工程と
を備え、
前記サイドウォールは、前記ソース・ドレイン領域上にも部分的に設けられており、
前記工程（ｃ）において、前記ソース・ドレイン領域の露出している上面の下方のみならず、前記サイドウォールの下方にも前記不純物を導入する、半導体装置の製造方法。
【請求項５】
前記工程（ｃ）において、前記ソース・ドレイン領域の露出している上面の下方では前記ソース・ドレイン領域よりも下方に、前記サイドウォールの下方では前記ソース・ドレイン領域内に、前記不純物の濃度のピークを設定する、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記不純物はゲルマニウムである、請求項１乃至請求項５のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、シリサイド膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置は近年、高集積化が進み、１チップに多くの素子が搭載されている。こられの素子の大部分はＭＯＳトランジスタであって、ＭＯＳトランジスタには、電子が流れるｎＭＯＳトランジスタ（ｎｅｇａｔｉｖｅ  ＭＯＳトランジスタ）と正孔が流れｐＭＯＳトランジスタ（ｐｏｓｉｔｉｖｅ  ＭＯＳトランジスタ）とがある。半導体装置では、これらの極性の異なるトランジスタの組み合わせで回路が構成される。
【０００３】
従来のＭＯＳトランジスタでは、ソース・ドレイン領域及びゲート電極の低抵抗化のために、それらの上にシリサイド膜が形成される。一般的に、シリサイド膜は、ソース・ドレイン領域やゲート電極を直接シリサイド化して形成される。ゲート電極をシリサイド化する場合には、その下にゲート絶縁膜が形成されているため、そのゲート絶縁膜を越えて半導体基板にまでシリサイド反応が進行することが無いため問題とならないが、ソース・ドレイン領域をシリサイド化する際には、シリサイド反応が半導体基板の深さ方向に進行するため、ソース・ドレイン領域の深さを十分に大きく設定し、接合リークの増加を防止する必要があった。そして、このことが半導体装置の微細化を妨げる要因となっていた。
【０００４】
そこで、ソース・ドレイン領域にシリサイド反応を抑制する原子（以後、単に「抑制原子」と呼ぶ）を導入し、ソース・ドレイン領域のシリサイド膜を、ゲート電極のシリサイド膜よりも薄く形成することによって半導体装置の微細化を実現しようとしている技術が、下記特許文献１に提案されている。
【０００５】
特許文献１に記載の技術では、抑制原子として、フッ素原子、窒素原子あるいは酸素原子を使用し、かかる原子をソース・ドレイン領域の表面付近に導入することによって、ソース・ドレイン領域でのシリサイド反応を抑制している。
【０００６】
なお、ソース・ドレイン領域の低抵抗化を目的として、ソース・ドレイン領域上にシリコンゲルマニウム（ＳｉＧｅ）層を形成して、かかるシリコンゲルマニウム層をシリサイド化する技術が下記特許文献２に記載されている。
【０００７】
【特許文献１】
特開平１１−１１１９８０号公報
【特許文献２】
特開２００１−５３０２７号公報
【０００８】
【発明が解決しようとする課題】
特許文献１に記載の従来技術では、ソース・ドレイン領域の表面付近に抑制原子が導入され、その後、抑制原子が導入された領域のすべてがシリサイド化されている（特許文献１の図１，８参照）。そのため、シリサイド反応が半導体基板の深さ方向に局所的に進行し、シリサイドが接合付近にまで形成され、接合リークが増大することがあった。以下にこの問題点について具体的に説明する。
【０００９】
例えば、シリサイド反応で良く使用される高融点金属のコバルト（Ｃｏ）は、５００℃前後のアニ−ルにより、ＣｏＳｉやＣｏ２Ｓｉが混在したシリコン金属化合物となる。ＣｏＳｉやＣｏ２Ｓｉのような、コバルト原子とひとつのシリコン原子とが化合したコバルトモノシリサイドでは抵抗が高いため、通常さらに、７００℃以上のアニ−ルにより、コバルトモノシリサイドをより低抵抗のＣｏＳｉ２に相転移させる。
【００１０】
ＣｏＳｉやＣｏ２ＳｉなどのモノシリサイドがＣｏＳｉ２に変化する反応過程では、更にシリコンを必要とするが、ＣｏＳｉとＣｏ２ＳｉとではＣｏＳｉ２化に必要なシリコン原子数が異なり、反応速度に差を生じる。従って、ＣｏＳｉ２のシリサイド粒子の大きさは、モノシリサイドの種類や、隣接するシリサイドの成長の仕方によって異なるようになる。その結果、モノシリサイドが成長の早いグレインに囲まれた場合には、局所的にシリコンの供給が基板の一方向だけとなり、シリサイド反応が半導体基板の深くまで進行して、シリサイドが接合付近にまで成長することがあった。
【００１１】
特許文献１に記載の技術では、導入された窒素原子等によってシリサイド反応を抑制しているが、最終的には、抑制原子が導入された領域のすべてをシリサイド化している。従って、シリサイド化される領域の下方には、抑制原子が存在していない。そのため、上述の理由により、シリサイド化される領域よりも下方にまで局所的にシリサイド反応が進行し、接合リークの増大が起こり得る。
【００１２】
また近年、半導体装置の微細化により、ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板のシリコン層が薄くなってきており、シリサイド膜とシリコン層との厚みの差が小さくなってきている。そのため、ＳＯＩ基板のシリコン層に形成されたソース・ドレイン領域をシリサイド化した場合には、シリサイド化される領域の下方よりも多くのシリコンが存在する、ゲート電極下方のチャネル領域に向かってシリサイドが大きく成長し、ソースとドレイン間のリーク電流が増大することがあった。
【００１３】
なお、仮に特許文献１に記載の技術をＳＯＩ基板に適用した場合であっても、抑制原子がソース・ドレイン領域の露出面の下方にだけ導入されているため、ソース・ドレイン領域を上面からシリサイド化した場合には、同じような問題が生じる。
【００１４】
そこで、本発明は上述の問題に鑑みて成されたものであり、シリサイド化によるリーク電流の増加を抑制する半導体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
この発明の半導体装置の製造方法は、（ａ）第１導電型の第１の不純物領域と第２導電型の第２の不純物領域とを上面内に備え、前記第２の不純物領域が前記第１の不純物領域の上面内に設けられている半導体基板を準備する工程と、（ｂ）シリサイド反応を抑制する不純物を、前記第２の不純物領域にその上面から導入する工程と、（ｃ）前記工程（ｂ）の後に、前記第２の不純物領域において、その上面から、前記工程（ｂ）で導入された前記不純物が分布している領域の下限よりも浅い領域をシリサイド化する工程とを備える。
【００１６】
また、他の発明の半導体装置の製造方法は、（ａ）絶縁層と、前記絶縁層上に設けられた半導体層とを備えるＳＯＩ基板を準備する工程と、（ｂ）ソース・ドレイン領域を前記半導体層の上面内に形成するとともに、側面にサイドウォールを有するゲート構造を、前記ソース・ドレイン領域に隣接する、前記半導体層の上面上に形成する工程と、（ｃ）前記ＳＯＩ基板の上方から、前記ソース・ドレイン領域にシリサイド反応を抑制する不純物を導入する工程と、（ｄ）前記工程（ｃ）の後に、前記ソース・ドレイン領域をその上面からシリサイド化する工程とを備え、前記サイドウォールは、前記ソース・ドレイン領域上にも部分的に設けられており、前記工程（ｃ）において、前記ソース・ドレイン領域の露出している上面の下方のみならず、前記サイドウォールの下方にも前記不純物を導入する。
【００１７】
【発明の実施の形態】
実施の形態１．
図１〜９，１２，１３は本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。以下に、これらの図を参照して、本実施の形態１に係る半導体装置の製造方法について説明する。
【００１８】
まず図１に示すように、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｐ型のシリコン基板である半導体基板１の上面内に素子分離絶縁膜２を形成する。そして、露出している半導体基板１上にシリコン酸化膜３を形成する。
【００１９】
素子分離絶縁膜２は、例えばシリコン酸化膜から成り、ｐチャネルＭＯＳトランジスタが形成される領域（以後、「ｐＭＯＳトランジスタ形成領域」と呼ぶ）と、ｎチャネルＭＯＳトランジスタが形成される領域（以後、「ｎＭＯＳトランジスタ形成領域」と呼ぶ）とに、半導体基板１を区分している。
【００２０】
次に図２に示すように、ｐＭＯＳトランジスタ形成領域を開口するフォトレジスト４をシリコン酸化膜３及び素子分離絶縁膜２の上に形成し、かかるフォトレジスト４をマスクに用いて、例えばヒ素をイオン注入する。これによって、ｎ型ウェル領域５が、ｐＭＯＳトランジスタ形成領域における半導体基板１の上面内に形成される。そして、再度フォトレジスト４をマスクに用いて、例えばヒ素をイオン注入して、ｎ型ウェル領域５にｎ型素子分離拡散層６を形成し、フォトレジスト４を除去する。
【００２１】
次に、ｎＭＯＳトランジスタ形成領域を開口するフォトレジスト４をシリコン酸化膜３及び素子分離絶縁膜２の上に形成し、かかるフォトレジスト４をマスクに用いて、例えばボロンをイオン注入する。これによって、ｐ型ウェル領域２５が、ｎＭＯＳトランジスタ形成領域における半導体基板１の上面内に形成される。そして、再度フォトレジスト４をマスクに用いて、例えばボロンをイオン注入して、ｐ型ウェル領域２５にｐ型素子分離拡散層２６を形成する。その後、フォトレジスト４を除去して、シリコン酸化膜３を除去する。
【００２２】
次に、ｐＭＯＳトランジスタ形成領域及びｎＭＯＳトランジスタ形成領域における半導体基板１上に、それぞれゲート構造９，２９を形成する。ゲート構造９は、ゲート絶縁膜７とゲート電極８とがこの順で積層された構造を成しており、ゲート構造２９は、ゲート絶縁膜２７とゲート電極２８とがこの順で積層された構造を成している。各ゲート絶縁膜７，２７には、例えばシリコン酸化膜が採用され、各ゲート電極８，２８には、例えば多結晶シリコン膜が採用される。以下に、ゲート構造９，２９の形成方法について具体的に説明する。
【００２３】
まず、半導体基板１の露出している上面を例えばウェット酸化して、ｐＭＯＳトランジスタ形成領域及びｎＭＯＳトランジスタ形成領域における半導体基板１上に例えば膜厚３．０ｎｍのシリコン酸化膜を形成する。そして、例えばＬＰＣＶＤ（減圧ＣＶＤ）法により、膜厚５０〜２５０ｎｍの多結晶シリコン膜をシリコン酸化膜上に形成する。
【００２４】
次に、写真製版技術を用いて、所定の開口パターンの有するフォトレジスト（図示せず）を多結晶シリコン膜上に形成し、かかるフォトレジストをマスクに用いて、多結晶シリコン膜及びシリコン酸化膜をエッチングする。そして、フォトレジストを除去する。これによって、ｐＭＯＳトランジスタ形成領域にゲート電極８及びゲート絶縁膜７が、ｎＭＯＳトランジスタ形成領域にゲート電極２８及びゲート絶縁膜２７が形成され、ゲート構造９，２９が完成する。
【００２５】
次に図５に示すように、ｐＭＯＳトランジスタ形成領域を開口するフォトレジスト４を半導体基板１及び素子分離絶縁膜２の上に形成する。そして、フォトレジスト４及びゲート構造９をマスクに用いて、例えばボロンをイオン注入し、その後フォトレジスト４を除去する。これによって、ｐ型の不純物領域であるｐ型エクステンション領域１１が、ｐＭＯＳトランジスタ形成領域における半導体基板１の上面内に、具体的にはｎ型ウェル領域５の上面内形成される。
【００２６】
ｐ型エクステンション領域１１を形成する際に採用される加速エネルギー及びイオン注入濃度は、半導体装置の各世代で要求されるエクステンション領域の深さや抵抗値で決定される。本実施の形態では、配線幅０．１８μｍの世代の半導体装置を想定して、加速エネルギーを例えば１〜２ｋｅＶとし、濃度を例えば１×１０１９〜５×１０１９／ｃｍ３とする。この条件によって、半導体基板１の上面からの深さ６０ｎｍのｐ型エクステンション領域１１が形成される。
【００２７】
次に、斜めイオン注入法を用いて、ｐ型エクステンション領域１１の周囲に、それとは逆の導電型のｎ型不純物層１０を配置する。本実施の形態では、例えば、半導体基板１の上面に対して２０〜４５度の角度で、加速エネルギー１００〜１３０ｋｅＶ、濃度１×１０１８〜５×１０１８／ｃｍ３でヒ素をイオン注入する。
【００２８】
次に図６に示すように、ｎＭＯＳトランジスタ形成領域を開口するフォトレジスト４を半導体基板１及び素子分離絶縁膜２の上に形成する。そして、フォトレジスト４及びゲート構造２９をマスクに用いて、例えばヒ素をイオン注入し、その後フォトレジスト４を除去する。これによって、ｎ型の不純物領域であるｎ型エクステンション領域３１が、ｎＭＯＳトランジスタ形成領域における半導体基板１の上面内、具体的にはｐ型ウェル領域２５の上面内に形成される。
【００２９】
ｎ型エクステンション領域３１を形成する際に採用される加速エネルギーは例えば３〜５ｋｅＶ、濃度は例えば１×１０１９〜５×１０１９／ｃｍ３である。この条件によって、半導体基板１の上面からの深さ６０ｎｍのｎ型エクステンション領域３１が形成される。
【００３０】
次に、斜めイオン注入法を用いて、ｎ型エクステンション領域３１の周囲に、それとは逆の導電型のｐ型不純物層３０を配置する。本実施の形態では、例えば、半導体基板１の上面に対して２０〜４５度の角度で、加速エネルギー１５〜２０ｋｅＶ、濃度１×１０１８〜５×１０１８／ｃｍ３でボロンをイオン注入する。
【００３１】
次に、膜厚１０ｎｍのシリコン酸化膜と、膜厚５０ｎｍのシリコン窒化膜をこの順で全面に堆積して、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるシリコン酸化膜とシリコン窒化膜とをエッチングする。これにより、図７に示すように、ゲート構造９の側面上及びｐ型エクステンション領域１１の一部の上に、シリコン酸化膜１２及びシリコン窒化膜１３から成る二層構造のサイドウォール１４が形成される。同時に、ゲート構造２９の側面上及びｎ型エクステンション領域３１の一部の上に、シリコン酸化膜３２及びシリコン窒化膜３３から成る二層構造のサイドウォール３４が形成される。
【００３２】
次に図８に示すように、ｎ型ウェル領域５及びｐ型ウェル領域２５の上面内に、それぞれｐ型不純物領域１５及びｎ型不純物領域３５を形成する。具体的には、まずｐＭＯＳトランジスタ形成領域を開口するフォトレジスト（図示せず）を半導体基板１及び素子分離絶縁膜２の上に形成する。そして、かかるフォトレジストとゲート構造９及びサイドウォール１４とをマスクに用いて、例えば加速エネルギー３〜５ｋｅＶ、濃度２×１０２０〜６×１０２０／ｃｍ３で、ボロンをイオン注入し、フォトレジストを除去する。これによって、ｐ型エクステンション領域１１よりも不純物濃度が高いｐ型不純物領域１５がｎ型ウェル領域５の上面内に形成される。
【００３３】
次に、ｎＭＯＳトランジスタ形成領域を開口するフォトレジスト（図示せず）を半導体基板１及び素子分離絶縁膜２の上に形成する。そして、かかるフォトレジストとゲート構造２９及びサイドウォール３４とをマスクに用いて、例えば加速エネルギー４０〜６０ｋｅＶ、濃度２×１０２０〜６×１０２０／ｃｍ３で、ヒ素をイオン注入する。これによって、ｎ型エクステンション領域３１よりも不純物濃度が高いｎ型不純物領域３５が、ｐ型ウェル領域２５の上面内に形成される。
【００３４】
以上の工程により、それぞれがｐ型エクステンション領域１１及びｐ型不純物領域１５から成り、互いに所定距離を成す複数のソース・ドレイン領域１６が、ｐＭＯＳトランジスタ形成領域における半導体基板１の上面内、具体的にはｎ型ウェル領域５の上面内に設けられる。そして、互いに隣り合うソース・ドレイン領域１６の間の半導体基板１の上面上にゲート構造９が設けられる。言い換えれば、互いに隣り合うソース・ドレイン領域１６のそれぞれに隣接する、半導体基板１の上面上にゲート構造９が設けられる。
【００３５】
また、それぞれがｎ型エクステンション領域３１及びｎ型不純物領域３５から成り、互いに所定距離を成す複数のソース・ドレイン領域３６が、ｐ型ウェル領域２５の上面内に設けられ、互いに隣り合うソース・ドレイン領域３６の間の半導体基板１の上面上にゲート構造２９が設けられる。
【００３６】
次に図９に示すように、シリサイド反応を抑制する不純物（以後、「抑制不純物」と呼ぶ）、例えばゲルマニウムを、加速エネルギー１２０ｋｅＶ、濃度５×１０１９／ｃｍ３で、半導体基板１の上方から注入する。これによって、ソース・ドレイン領域１６，３６及びゲート電極８，２８に、それらの上面から抑制不純物が導入される。なお図９では、ソース・ドレイン領域１６，３６及びゲート電極８，２８中の、抑制不純物が分布している領域（以後、単に「分布領域」と呼ぶ）５０を破線で示している。またゲルマニウムは、シリコンと比べて、コバルトやチタンなどとの反応エネルギーが高く、シリサイド反応を抑制する物質として一般的に知られている。
【００３７】
図１０は図９の部分拡大図であって、ｐＭＯＳトランジスタ形成領域のソース・ドレイン領域１６とその近傍を拡大して示している。また、図１１は加速エネルギー２０ｋｅＶ、濃度５×１０１９／ｃｍ３で半導体基板１にその上面からゲルマニウム導入した際の濃度分布を示す図であって、比較のために窒素の濃度分布も示している。図１１（ａ）は熱処理前の濃度分布を、図１１（ｂ）はＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）による１０００℃での熱処理後の濃度分布を示している。また、図中の横軸は半導体基板１の上面からの深さを示している。なお、図１０に示す一点鎖線５６は、分布領域５０での抑制不純物の濃度ピークの位置を示しており、斜線で示す領域５７は次工程でシリサイド化される領域を示している。
【００３８】
図１０に示されるように、本実施の形態では、次工程でシリサイド化される領域５７よりも深い位置に、抑制不純物の濃度のピークを設定する。言い換えれば、半導体基板１の上面から、ソース・ドレイン領域の露出面の下方における抑制不純物の濃度ピークまでの距離ａを、次工程でシリサイド化される領域５７の、半導体基板１の上面からの深さｂよりも大きい値に設定する。なおソース・ドレイン領域中での抑制不純物の分布は、図９に示す構造の上面の形状を反映したものになる。
【００３９】
本実施の形態では、後述するようにシリサイド化される領域５７の深さｂは５０ｎｍに設定されるため、加速エネルギーを調整して抑制不純物の濃度ピークをそれよりも深い位置に設定する。図１１に示されるように、加速エネルギー２０ｋｅＶでゲルマニウムを注入した場合、ゲルマニウムの濃度ピークは、深さ１０ｎｍのところに位置しているため、本実施の形態のように、加速エネルギー１２０ｋｅＶでゲルマニウムを注入することによって、その濃度ピークの深さを６０ｎｍに設定することができる。
【００４０】
このようにして、本実施の形態では、次工程でシリサイド化される領域よりも深い位置に、抑制不純物の濃度ピークが設定される。なお本実施の形態では、シリサイド化される領域５７の深さｂのバラツキや抑制不純物の濃度分布のバラツキを考慮して、抑制不純物の濃度ピークの深さが６０ｎｍになるような加速エネルギーの値を採用している。また、ゲルマニウムは、その不純物濃度が高くなれば半導体基板中で拡散しやすく、低ければシリサイド反応の抑制効果が低減するため、ゲルマニウムのイオン注入濃度は、本実施の形態１のように、ソース・ドレイン領域のｐ型不純物領域１５あるいはｎ型不純物領域３５形成時のイオン注入濃度の１０％ぐらいに設定する方が望ましい。
【００４１】
次に、例えば１０００℃で高温のアニ−ルを行って、ソース・ドレイン領域１６，３６中の不純物を再配置する。これによって、ソース・ドレイン領域１６，３６の半導体基板１の上面からの深さは、０．９〜１．３μｍとなる。このとき、上述の図１１（ｂ）に示されるように、ゲルマニウムは窒素とは異なり半導体基板１中で拡散しにくく、その濃度分布はほとんど変化しない。
【００４２】
次に図１２に示すように、ソース・ドレイン領域１６，３６及びゲート電極８，２８において、それらの上面から、分布領域５０の下限よりも浅い領域をシリサイド化し、ソース・ドレイン領域１６，３６及びゲート電極８，２８にシリサイド膜５１を形成する。具体的には、例えば膜厚１０ｎｍのコバルト膜をスパッタ法などによって全面に堆積する。そして５００℃のアニ−ルを行い、コバルトと、それに接触しているシリコンとを反応させる。これによって、ソース・ドレイン領域１６，３６及びゲート電極８，２８のそれぞれにおいて、その上面から深さ５０ｎｍの領域がシリサイド化される。
【００４３】
このようにして、分布領域５０の下限よりも浅い領域がシリサイド化され、ソース・ドレイン領域１６，３６及びゲート電極８，２８の上面に、コバルトシリサイドから成る膜厚５０ｎｍのシリサイド膜５１が形成される。その後、未反応のコバルト膜を除去する。
【００４４】
この状態でのシリサイド膜５１は、ＣｏＳｉやＣｏ２Ｓｉなどのコバルトモノシリサイドから成るため、再度７００℃以上のアニ−ルを行って、モノシリサイドをＣｏＳｉ２に相転移させる。これにより、シリサイド膜５１が低抵抗になる。
【００４５】
次に図１３に示すように、ゲート構造９，２９、サイドウォール１４，３４及び素子分離絶縁膜２を覆って、半導体基板１上に層間絶縁膜５２を形成する。層間絶縁膜５２には例えばＴＥＯＳ酸化膜が採用される。そして、ソース・ドレイン領域１６，３６及びゲート電極８，２８のそれぞれのシリサイド膜５１に達するコンタクトホール（図示せず）を層間絶縁膜５２に開口し、かかるコンタクトホールを充填するコンタクトプラグ５３を形成する。
【００４６】
次に、コンタクトプラグ５３と電気的に接続させて配線５４を層間絶縁膜５２上に形成し、半導体装置が完成する。なお、コンタクトプラグ５３は例えばタングステンから成り、配線５４は例えばアルミニウムから成る。
【００４７】
このように、本実施の形態１に係る半導体装置の製造方法では、ソース・ドレイン領域１６，３６に抑制不純物が導入され、その後の工程で、抑制不純物の分布領域５０よりも浅い領域をシリサイド化している。従って、シリサイド化される領域５７よりも下方に抑制不純物が存在している。そのため、コバルトモノシリサイドをより低抵抗のＣｏＳｉ２に相転移させる場合に、シリサイド反応が、シリサイド化される領域５７よりも下方に進行することが抑制され、シリサイドが、ソース・ドレイン領域とウェル領域との接合付近にまで局所的に成長することを抑制することができる。従って、ソース・ドレイン領域とウェル領域との間の接合リークを低減することができ、半導体装置の歩留まりが向上する。
【００４８】
更に、従来ではソース・ドレイン領域の深さは、シリサイドが深さ方向に大きく成長することを想定して大きい値に設定していたが、その必要がなく、ソース・ドレイン領域を浅く形成して、半導体装置の微細化を図ることができる。
【００４９】
また本実施の形態１では、シリサイド化される領域５７よりも深い位置に、抑制不純物の濃度のピークを設定しているため、シリサイド化される領域５７における抑制不純物の濃度を低く設定することができる。そのため、シリサイド化される領域５７でのシリサイド反応の抑制を緩和することができ、ソース・ドレイン領域に所望の膜厚のシリサイド膜を形成することができる。
【００５０】
また上述の図１１に示すように、ゲルマニウムは熱拡散しにくいため、注入条件だけで不純物分布を制御することができる。従って、本実施の形態１のように、抑制不純物としてゲルマニウムを用いることによって、抑制不純物に関して所望の濃度分布を簡単に得ることができる。
【００５１】
なお本実施の形態１では、コバルト膜を用いてソース・ドレイン領域及びゲート電極をシリサイド化しているが、チタン膜を用いてシリサイド化を行ってもよい。つまり、ソース・ドレイン領域及びゲート電極にチタンシリサイドを形成しても良い。
【００５２】
また本実施の形態１では、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを同一基板に形成しているためウェル領域を設けているが、例えば一つの基板にｎチャネルＭＯＳトランジスタのみを形成する場合には、ｐ型の不純物が導入されて全領域がｐ型の不純物領域となっているｐ型半導体基板に、ウェル領域を設けることなく、ｎ型のソース・ドレイン領域を形成しても良い。
【００５３】
また半導体基板１の替わりに、ＳＯＩ基板を採用しても良い。以下に、本実施の形態１の変形例として、この場合の半導体装置の製造方法について説明する。なお、不純物の加速エネルギーや注入濃度などの詳細な製造条件は、上述の内容と同じであるため、その説明は省略する。
【００５４】
図１４〜１７は、本実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。図１４に示すように、例えばｐ型のシリコン基板である支持基板６１と、「ボックス酸化膜」と呼ばれる絶縁層６２と、例えばｐ型のシリコン層である半導体層６３とがこの順で積層されたＳＯＩ基板６０を準備して、半導体層６３の上面内に素子分離絶縁膜２を形成する。素子分離絶縁膜２は、ｐＭＯＳトランジスタ形成領域と、ｎＭＯＳトランジスタ形成領域とに、半導体層６３を区分している。
【００５５】
次に図１５に示すように、ｐＭＯＳトランジスタ形成領域における半導体層６３の上面内にｎ型ウェル領域５を形成し、ｎＭＯＳトランジスタ形成領域における半導体層６３の上面内にｐ型ウェル領域２５を形成する。そして、ｐＭＯＳトランジスタ形成領域及びｎＭＯＳトランジスタ形成領域における半導体層６３上に、それぞれゲート構造９，２９を形成する。
【００５６】
次に図１６に示すように、ｎ型ウェル領域５の上面内にｐ型エクステンション領域１１を形成し、かかるｐ型エクステンション領域１１の周囲に、それとは逆の導電型のｎ型不純物層１０を配置する。そして、ｐ型ウェル領域２５の上面内にｎ型エクステンション領域３１を形成し、かかるｎ型エクステンション領域３１の周囲に、それとは逆の導電型のｐ型不純物層３０を配置する。
【００５７】
次に、ゲート構造９の側面上及びｐ型エクステンション領域１１の一部の上にサイドウォール１４を形成し、ゲート構造２９の側面上及びｎ型エクステンション領域３１の一部の上にサイドウォール３４を形成する。そして、ｎ型ウェル領域５及びｐ型ウェル領域２５の上面内に、それぞれｐ型不純物領域１５及びｎ型不純物領域３５を形成する。これにより、ソース・ドレイン領域１６，３６が、それぞれｎ型ウェル領域５及びｐ型ウェル領域２５の上面内に設けられる。
【００５８】
次に、例えばゲルマニウムをＳＯＩ基板６０の上方から注入して、ソース・ドレイン領域１６，３６及びゲート電極８，２８にゲルマニウムを導入する。そして、例えば１０００℃で高温のアニ−ルを行って、ソース・ドレイン領域１６，３６中の不純物を再配置する。
【００５９】
次に図１７に示すように、ソース・ドレイン領域１６，３６及びゲート電極８，２８において、それらの上面から、分布領域５０よりも浅い領域をシリサイド化し、ソース・ドレイン領域１６，３６及びゲート電極８，２８にシリサイド膜５１を形成する。そして、７００℃以上のアニ−ルを行って、シリサイド膜５１を低抵抗化する。
【００６０】
次に、ゲート構造９，２９、サイドウォール１４，３４及び素子分離絶縁膜２を覆って、半導体層６３上に層間絶縁膜５２を形成し、その後コンタクトプラグ５３、配線５４を順次形成し、半導体装置が完成する。
【００６１】
このように、ＳＯＩ基板６０にＭＯＳトランジスタを形成する場合であっても、上述の効果を得ることができる。
【００６２】
実施の形態２．
上述のように、半導体装置の微細化によりＳＯＩ基板の半導体層が薄くなり、ソース・ドレイン領域をシリサイド化した場合に、ゲート電極下方のチャネル領域に向かってシリサイドが大きく成長するという問題があった。そこで、本実施の形態２では、シリサイド反応がチャネル領域に向かって進行することを防止することができる製造方法を提案する。
【００６３】
図１８〜２４は本実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。本実施の形態２では、一例として、ＳＯＩ基板の半導体層と、シリサイド膜とが同じ厚さで形成される場合の製造方法について説明する。
【００６４】
まず図１８に示すように、支持基板６１と、絶縁層６２と、半導体層６３とがこの順で積層されたＳＯＩ基板６０を準備して、半導体層６３の上面内に素子分離絶縁膜２を形成する。
【００６５】
絶縁層６２の厚さは例えば１００〜４００ｎｍであって、半導体層６３の厚さは例えば５０ｎｍである。また素子分離絶縁膜２は、ｐＭＯＳトランジスタ形成領域と、ｎＭＯＳトランジスタ形成領域とに、半導体層６３を区分している。
【００６６】
次に図１９に示すように、上述の実施の形態１と同様にして、ｐＭＯＳトランジスタ形成領域における半導体層６３の上面内にｎ型ウェル領域５を形成し、ｎＭＯＳトランジスタ形成領域における半導体層６３の上面内にｐ型ウェル領域２５を形成する。そして、ｐＭＯＳトランジスタ形成領域及びｎＭＯＳトランジスタ形成領域における半導体層６３上に、それぞれゲート構造９，２９を形成する。
【００６７】
次に図２０に示すように、実施の形態１と同様にして、ｎ型ウェル領域５の上面内にｐ型エクステンション領域１１を形成し、かかるｐ型エクステンション領域１１の周囲に、それとは逆の導電型のｎ型不純物層１０を配置する。そして、ｐ型ウェル領域２５の上面内にｎ型エクステンション領域３１を形成し、かかるｎ型エクステンション領域３１の周囲に、それとは逆の導電型のｐ型不純物層３０を配置する。
【００６８】
次に、ゲート構造９の側面上及びｐ型エクステンション領域１１の一部の上にサイドウォール１４を形成し、ゲート構造２９の側面上及びｎ型エクステンション領域３１の一部の上にサイドウォール３４を形成する。そして、実施の形態１と同様に、ｎ型ウェル領域５及びｐ型ウェル領域２５の上面内に、それぞれｐ型不純物領域１５及びｎ型不純物領域３５を形成する。これにより、ソース・ドレイン領域１６，３６が、それぞれｎ型ウェル領域５及びｐ型ウェル領域２５の上面内に設けられる。
【００６９】
次に図２１に示すように、抑制不純物、例えばゲルマニウムを、加速エネルギー１２０ｋｅＶ、濃度５×１０１９／ｃｍ３で、ＳＯＩ基板６０の上方から注入する。これによって、ソース・ドレイン領域１６，３６及びゲート電極８，２８に、それらの上面から抑制不純物が導入される。
【００７０】
図２２は図２１の部分拡大図であって、ｐＭＯＳトランジスタ形成領域のソース・ドレイン領域１６とその近傍を拡大して示している。なお図２２では、抑制不純物の分布領域５０を右下がりの斜線で示している。
【００７１】
図２２中の分布領域５０に示されるように、抑制不純物は半導体層６３のみならず、絶縁層６２にも導入される。また、ソース・ドレイン領域１６，３６の露出している上面の下方のみならず、サイドウォール１４，３４の下方にも抑制不純物が導入される。
【００７２】
更に本実施の形態２では、抑制不純物の濃度ピークの位置を示す一点鎖線５６に示されるように、抑制不純物の濃度ピークの位置は、ソース・ドレイン領域の露出面の下方では絶縁層６２内に、サイドウォールの下方ではソース・ドレイン領域内と絶縁層６２内に設定されている。つまり、ソース・ドレイン領域中での抑制不純物の濃度ピークは、サイドウォールの下方に設定されている。
【００７３】
次に、例えば１０００℃で高温のアニ−ルを行って、ソース・ドレイン領域１６，３６中の不純物を再配置する。
【００７４】
次に図２３に示すように、ソース・ドレイン領域１６，３６及びゲート電極８，２８を、それらの上面からシリサイド化し、ソース・ドレイン領域１６，３６及びゲート電極８，２８にシリサイド膜５１を形成する。具体的には、例えば膜厚１０ｎｍのコバルト膜をスパッタ法などによって全面に堆積する。そして５００℃のアニ−ルを行い、コバルトと、それに接触しているシリコンとを反応させる。これによって、ソース・ドレイン領域１６，３６及びゲート電極８，２８のそれぞれにおいて、その上面から深さ５０ｎｍの領域がシリサイド化される。本実施の形態２では、半導体層６３の厚さが５０ｎｍに設定されているため、ソース・ドレイン領域１６，３６の露出面の下方においては、全領域に渡ってシリサイド化される。その後、未反応のコバルト膜を除去する。
【００７５】
この状態でのシリサイド膜５１は、ＣｏＳｉやＣｏ２Ｓｉなどのコバルトモノシリサイドから成るため、再度７００℃以上のアニ−ルを行って、モノシリサイドをＣｏＳｉ２に相転移させる。これにより、シリサイド膜５１が低抵抗になる。
【００７６】
次に図２４に示すように、ゲート構造９，２９、サイドウォール１４，３４及び素子分離絶縁膜２を覆って、半導体層６３上に層間絶縁膜５２を形成する。そして、ソース・ドレイン領域１６，３６及びゲート電極８，２８のそれぞれのシリサイド膜５１に達するコンタクトホール（図示せず）を層間絶縁膜５２に開口し、かかるコンタクトホールを充填するコンタクトプラグ５３を形成する。
【００７７】
次に、コンタクトプラグ５３と電気的に接続させて配線５４を層間絶縁膜５２上に形成し、半導体装置が完成する。
【００７８】
このように、本実施の形態２に係る半導体装置の製造方法では、抑制不純物がサイドウォールの下方のソース・ドレイン領域にも導入されているため、微細化によりＳＯＩ基板の半導体層が薄くなった場合であっても、ソース・ドレイン領域の露出面をシリサイド化した際に、シリサイド反応がゲート構造の下方のチャネル領域に向かって進行することを抑制することができる。その結果、ソースとドレインとの間のリーク電流を低減することができる。また、実効チャネル長が短くなることを防止することができ、より一層の半導体装置の微細化が可能になる。
【００７９】
また本実施の形態２では、抑制不純物の濃度ピークが、ソース・ドレイン領域の露出面の下方ではソース・ドレイン領域よりも下方に、サイドウォールの下方ではソース・ドレイン領域内に設定されるため、ソース・ドレイン領域の露出している上面の下方の領域での抑制不純物の濃度を低くすることができる。従って、ソース・ドレイン領域の露出面の下方の領域でのシリサイド反応の抑制を緩和することができる。その結果、チャンネル領域へのシリサイド反応の進行を抑制しつつ、ソース・ドレイン領域に所望の膜厚のシリサイド膜を形成できる。
【００８０】
【発明の効果】
この発明によれば、シリサイド反応を抑制する不純物が分布している領域よりも浅い領域をシリサイド化するため、シリサイド化される領域よりも下方にシリサイド反応が進行することを抑制することができる。その結果、第１，２の不純物領域間の接合リークを低減することができ、半導体装置の歩留まりが向上する。
【００８１】
また、他の発明によれば、シリサイド反応を抑制する不純物がサイドウォールの下方のソース・ドレイン領域にも導入されているため、微細化によりＳＯＩ基板の半導体層が薄くなった場合であっても、ソース・ドレイン領域をシリサイド化した際に、シリサイド反応がゲート構造の下方のチャネル領域に向かって進行することを抑制することができる。その結果、ソースとドレインとの間のリーク電流を低減することができる。また、実効チャネル長が短くなることを防止することができ、より一層の微細化が可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図１１】半導体基板中でのゲルマニウムの濃度分布を示す図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を工程順に示す断面図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図１８】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図１９】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２１】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】本発明の実施の形態２に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
１  半導体基板、５  ｎ型ウェル領域、９，２９  ゲート構造、１４，３４  サイドウォール、１６，３６  ソース・ドレイン領域、２５  ｐ型ウェル領域、５０  分布領域、５１  シリサイド膜、６０  ＳＯＩ基板、６２  絶縁層、６３半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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