(57)【要約】【課題】反りの発生を抑え、歩留まりの向上を図ることの可能な半導体装置及びその製造方法を提供すること。【解決手段】活性層基板７と、この活性層基板７と第１の酸化膜５’を介して接着した支持基板６を備え、前記支持基板６の被接着面に、第２の酸化膜２を介して、ポリシリコン膜３が形成されている。【選択図】　図１
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【特許請求の範囲】
【請求項１】
活性層基板と、この活性層基板と第１の酸化膜を介して接着した支持基板を備え、前記支持基板の被接着面に、第２の酸化膜を介して、ポリシリコン膜が形成されていることを特徴とする半導体装置。
【請求項２】
前記ポリシリコン膜の膜厚は、４００ｎｍ以上であることを特徴とする請求項１記載の半導体装置。
【請求項３】
支持基板の表面及び裏面にそれぞれ第１、第２の酸化膜を形成する工程と、
前記第１の酸化膜と活性層基板を貼り合せる工程と、
少なくとも前記第２の酸化膜上に、ポリシリコン膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に高耐圧のＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板を用いた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、車載用等に用いられる高耐圧のバイポーラ、ＣＭＯＳ等の半導体装置にＳＯＩ基板が用いられている。一般にＳＯＩ基板とは、支持基板と活性層基板を酸化膜で貼り合せたものであるが、ここでいうＳＯＩ基板は、その目的などによっても異なるが、素子分離間耐圧が約３０Ｖ以上と高耐圧性を得るために、概して活性層が２μｍ以上、埋め込み酸化膜が１μｍ以上と、比較的厚いものが用いられている。
【０００３】
図９に高耐圧半導体装置に用いられるＳＯＩ基板を示す。一般のＳＯＩ基板と同様、裏面に酸化膜２の形成された支持基板１上に埋め込み酸化膜となる酸化膜２’、活性層基板７が順次形成された構造となっている。
【０００４】
そして、このような構造は、以下のように形成される。すなわち、図１０（ａ）に示すように、先ず支持基板となるシリコン基板１の両面を酸化し、酸化膜２、２’を形成した後、図（ｂ）に示すように、支持基板表面に形成された酸化膜２’と活性層基板７裏面を合せ、熱処理により接着させ、ウエハー欠けによるダストなどの発生を防ぐために、端部にベベル面処理を施し、各基板のエッジ部分を丸め処理した後、所定の活性層膜厚を得るために活性層基板７表面を平面研削、鏡面処理し、表面酸化膜８を形成する。
【０００５】
このようにして得られたＳＯＩ基板を、素子分離工程を経て素子分離した後、素子形成工程によりバイポーラ、ＣＭＯＳ等各半導体素子を作成し、多層工程により配線を形成し、後工程を経て半導体装置が得られる。
【０００６】
【発明が解決しようとする課題】
このような半導体装置における高耐圧化に伴い、誘電体分離及びトレンチ分離において埋め込み酸化膜層の厚膜化が要求されている。しかしながら、半導体素子の製造工程において、特にＢＨＦ（緩衝フッ酸）処理等の酸処理によりＳＯＩ基板裏面（すなわち支持基板裏面）の酸化膜がエッチングされ、膜減りが生じ、ＳＯＩ基板に凸状の反りが発生する。通常、半導体素子の製造工程の進行に伴い、膜減りは増大し、反りも増加する。そして、この反りは埋め込み酸化膜層の膜厚が３μｍを超えると急激に増大する。
【０００７】
図１１に従来の半導体素子製造工程の進行とＳＯＩ基板の反りの関係を示す。尚、反りはレーザーにて基準面からの凹凸を測定することにより求められる。このように、工程によっては３０μｍを超える反りが発生し、微細パターンの形成工程での寸法のばらつきの増大、アライメント精度の低下を生じることから、歩留まりが低下するという問題があった。
【０００８】
そこで、本発明は、従来の半導体装置及びその製造方法における欠点を取り除き、反りの発生を抑え、歩留まりの向上を図った半導体装置及びその製造方法を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、活性層基板と、この活性層基板と第１の酸化膜を介して接着した支持基板を備え、前記支持基板の被接着面に、第２の酸化膜を介して、ポリシリコン膜が形成されていることを特徴とするものである。
【００１０】
また、本発明の半導体装置においては、前記ポリシリコン膜の膜厚は、４００ｎｍ以上であることを特徴としている。
【００１１】
さらに、本発明の半導体装置の製造方法は、支持基板の表面及び裏面にそれぞれ第１、第２の酸化膜を形成する工程と、少なくとも前記第２の酸化膜上に、ポリシリコン膜を形成する工程と、前記第１の酸化膜と活性層基板を貼り合せる工程を備えることを特徴とするものである。
【００１２】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
（実施形態１）
本発明の半導体装置は、図１に示すように、シリコン基板１裏面に酸化膜２、多結晶シリコン膜３、４、酸化膜５を順次形成した支持基板６と、シリコン基板１表面に形成された埋め込み酸化膜となる酸化膜５’を介して、活性層基板７が接着されたＳＯＩ基板が用いられ、これに各素子領域（図示せず）が形成された構造を有している。
【００１３】
このような構造は、以下のようにして得られる。すなわち、従来と同様に、図２（ａ）に示すように、厚さ６２５μｍのシリコン基板１を酸素雰囲気中にて酸化し、（ｂ）に示すように、酸化膜２、２’を５００ｎｍ形成する。次いで、（ｃ）に示すように、ＣＶＤ法により多結晶シリコン膜３、３’を４００ｎｍ形成し、表面用ＲＳＴを用い、フッ酸と硝酸の混合液により表面の多結晶シリコン膜３’のみをエッチング除去する。
【００１４】
次に、図３（ａ）に示すように、先と同様にＣＶＤ法により多結晶シリコン膜４、４’を２００ｎｍ形成し、（ｂ）に示すように、酸素雰囲気中にて１０００℃で１３０分間、酸化することにより、酸化膜５、５’を形成し、表面側の酸化膜５’厚を１μｍとする。
【００１５】
このようにしてシリコン基板１の裏面に酸化膜５、多結晶シリコン膜３’、酸化膜５、表面に酸化膜５’の形成された支持基板６の表面と、活性層基板７の裏面を合わせ、酸素雰囲気中、１０５０℃で熱処理することにより、図４（ａ）に示すように接着させ、端部にベベル面処理を施し、各基板のエッジ部分を丸め処理する。そして、（ｂ）に示すように、活性層基板７が８μｍとなるように、活性層基板７表面に平面研削、表面研磨を施した後、表面に酸化膜８を形成し、図１に示す所定のＳＯＩ基板を形成する。このようにして得られたＳＯＩ基板を、素子分離工程を経て素子分離した後、素子形成工程により所定の半導体素子を作成、多層工程により配線を形成し、ダイシング等後工程を経て半導体装置が形成される。
【００１６】
図５に、このようにして形成されたＳＯＩ基板における半導体素子製造工程の進行と反りの関係を示す。尚、反りは従来と同様にレーザーにて基準面からの凹凸を測定することにより求められる。図に示すように、各工程を推移しても反りが３０ｎｍを超えることはなく、従来（図１１）と比較して大幅に反りが低減できることがわかる。また、裏面酸化膜５のエッチング量と反りとの関係を図６に示す。図に示すように、同じエッチング量に対して、裏面に多結晶シリコン膜が形成されている本実施例のＳＯＩ基板は、反り量が大幅に低減されていることがわかる。
【００１７】
ここで、図７に示すシリコン基板１に酸化膜２、２’、多結晶シリコン膜４、４’を順次形成した後、表面用ＲＳＴにより表面の多結晶シリコン膜４’、酸化膜２’を除去したサンプルについて、多結晶シリコン膜の膜厚と反り量との関係を図８に示す。図に示すように、膜厚の増加に伴い、４００ｎｍあたりで反り量が一定に収束している。すなわち、４００ｎｍ以上であれば、反り量に殆ど変化はなく、活性層基板の厚さに関わらず、表裏のバランスが取れ、ＳＯＩ基板として反り量が抑えることが可能となる。従って、多結晶シリコン膜の膜厚は、４００ｎｍ以上であることが好ましい。そしてこのように形成される多結晶シリコン膜は、特にＢＨＦ処理等の酸処理によりエッチングされないため、エッチングストッパ膜としても機能し、ＳＯＩ基板の膜減りを抑制することができる。
【００１８】
また、本実施形態において裏面の多結晶シリコン膜４上に酸化膜５を形成しているが、反り量のみを鑑みると、必ずしも酸化膜を形成する必要はない。しかしながら、多結晶シリコンが露出していると、裏面の表面性が悪化し、アライメントの低下等悪影響を生じるので、酸化膜を形成することが好ましい。
【００１９】
【発明の効果】
本発明によれば、反りの発生を抑え、歩留まりの向上を図ることの可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す図。
【図２】本発明の半導体装置の製造工程を示す図。
【図３】本発明の半導体装置の製造工程を示す図。
【図４】本発明の半導体装置の製造工程を示す図。
【図５】本発明における製造工程の進行と基板の反りとの関係を示す図。
【図６】本発明における裏面酸化膜のエッチング量と反りとの関係を示す図。
【図７】本発明の半導体装置を示す図。
【図８】本発明における多結晶シリコン膜の膜厚と反りの関係を示す図。
【図９】従来の半導体装置を示す図。
【図１０】従来の半導体装置の製造工程を示す図。
【図１１】従来の製造工程の進行と基板の反りとの関係を示す図。
【符号の説明】
１　シリコン基板
２、２’、５、５’　酸化膜
３、３’、４、４’　多結晶シリコン膜
６　支持基板
７　活性層基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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