(57)【要約】【課題】本願課題は、半導体ウエハ上に無駄なく安価にプロセスパターンを形成し、高精度にマスクを重ね合わせることを可能にする半導体装置の製造方法を提供することである。【解決手段】本方法は、ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を、半導体ウエハに形成する工程と、前記複数のチップ領域に形成される集積回路用のデバイスパターンと、前記デバイスパターンに関するマスクの位置合わせ用のプロセスパターンを、前記半導体ウエハに形成するパターニング工程と、前記複数のチップ領域に形成された集積回路に所定のデータを書き込む書込工程と、前記スクライブ領域に沿って、前記半導体ウエハをダイシングするダイシング工程より成る。プロセスパターンの少なくとも一部は、チップ領域に形成される。【選択図】        図４
2004172196.tif 000002
【特許請求の範囲】
【請求項１】
ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を、半導体ウエハに形成する工程と、
前記複数のチップ領域に形成される集積回路用のデバイスパターンと、前記デバイスパターンに関するマスクの位置合わせ用のプロセスパターンを、前記半導体ウエハに形成するパターニング工程と、
前記複数のチップ領域に形成された集積回路に所定のデータを書き込む書込工程と、
前記スクライブ領域に沿って、前記半導体ウエハをダイシングするダイシング工程
より成り、前記プロセスパターンの少なくとも一部が、前記チップ領域に形成されることを特徴とする半導体装置の製造方法。
【請求項２】
前記複数のチップ領域の内少なくとも２つのチップ領域には、前記デバイスパターンの代わりに前記プロセスパターンの少なくとも一部が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記プロセスパターンの少なくとも一部が、前記複数のチップ領域を包含する平面領域の対角線上に位置する少なくとも２つのチップ領域に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記デバイスパターンのパッドに関するパターンの一部が、前記スクライブ領域に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記スクライブ領域に、パターンを転写するための露光光線を遮ることの可能な遮光領域が設けられることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関連する。
【０００２】
【従来の技術】
一般に、半導体装置は、半導体ウエハ上に規定された複数のチップ領域の各々に集積回路を形成し、各チップ領域を隔てているスクライブ領域に沿ってダイシングを行い、個々に分離された集積回路チップを半導体パッケージに搭載し、必要な電気配線を施すことによって製造される。
【０００３】
集積回路を形成するためのデバイスパターンは、フォトリソグラフィを利用したパターニング工程を行うことによって形成されるが、この場合に多数のマスク（レチクル）が使用される。多数行われるパターニング工程毎に、マスクに露光光線を照射して、半導体ウエハ上のレジストにマスク・パターンを転写し、不要なレジストを除去して所定の処理工程を行い、次工程に備える。また、半導体ウエハ上のチップ領域の総てに所定のパターンを転写するには、１回の露光（１ショット）では足りず、通常はステッパを用いて多数の露光が行われる。したがって、良好なデバイスパターンを作成するには、これらのマスクが、正確に位置決めされていることを要する。すなわち、前工程と次工程におけるマスクの重ね合わせのずれ又は誤差が小さくなるように配慮しなければならない。
【０００４】
このような正確な位置決めを行うために、個々の集積回路自体のパターン（デバイスパターン）に加えて、プロセスパターンと呼ばれる位置合わせ用のパターンもマスクに設けられている。プロセスパターンには、マスクの重ね合わせずれ量を計測するための幾何学的パターン（アライメントパターン）、半導体ウエハにおける位置座標を与えるための検査パターンその他の位置合わせに関連するパターンが含まれ得る。一般に、回路パターンやパッドパターンを含むデバイスパターンはチップ領域に設けられ、プロセスパターンはスクライブ領域に設けられる。
【０００５】
デバイスパターンの総てがチップ領域に設けられていると、デバイスパターンの総てが、最終製品である半導体装置に存在することになる。ＩＣカードのようにデータの改ざんや漏洩が厳しく制限されるべき製品用途にあっては、デバイスパターンの総てが最終製品に残存することは好ましくない。例えば、ＩＣカードの不揮発性メモリ（ＲＯＭ）にデータを書き込むためのパッドに関する配線がそのまま残っていると、これを不正に利用することが懸念されるという問題が生じ得る。
【０００６】
このような問題に対処するために、特開平２００１−１３５５９７号公報（特許文献１）は、半導体ウエハ上に、記憶領域を内蔵するチップ領域、半導体ウエハを切断するためのスクライブ領域、記憶領域にデータを書き込むために外部から電気信号が供給されるパッドを形成し、このスクライブ領域にパッドを形成し、パッドを介してデータを書き込んだ後に、パッドと共に半導体ウエハを切断する発明を開示している。データ書き込み用のパッドは、ダイシング時に裁断され、最終製品には残存しないので、上記の懸念に対処することが可能になる。
【０００７】
【特許文献１】
特開平２００１−１３５５９７号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、プロセスパターンだけでなく、デバイスパターンの一部（パッドに関する配線の一部）をもスクライブ領域に設けるとなると、スクライブ領域として確保しなければならない面積が従来よりも大きくなる。このため、半導体ウエハ１枚当たりの収量、コスト及び重ね合わせ精度等の観点から問題が生じ得る。
【０００９】
図１は、１回の露光工程で半導体ウエハに転写することの可能な複数のチップ領域及びスクライブ領域の模式図を示す。簡単のため、９個のチップ領域を例にとっているが、実際には１つのレチクル（マスク）の中には多数のチップ領域が存在する。この例では、９個のチップ領域１２が３行３列の行列形式に並べられ、各チップ領域１２は、スクライブ領域１４により隔てられている。言い換えれば、網目状に形成されるスクライブ領域１４の狭間に、チップ領域１２が位置している。このスクライブ領域１４の中に、プロセスパターンに加えて、デバイスパターンの一部を設けることができるならば、上述した問題は生じない。しかしながら、製品によっては、このようにして形成されるスクライブ領域１４では足りない場合がある。この場合に、デバイスパターンを省略することはできないので、それを優先してスクライブ領域に形成すると、マスクの位置合わせのためのプロセスパターン用の領域が不足することになる。したがって、このままではマスクの重ね合わせ精度が悪くなってしまう。
【００１０】
図２は、このような問題を解決するために、チップ領域１２どうしの間隔を広げてスクライブ領域１４を拡張した様子を示す。このようにすると、スクライブ領域１４の面積は広がるので必要なパターンを形成することができる。しかしながら、この手法には、半導体ウエハ１枚当たりのＩＣチップの収量が少なくなってしまうという問題点がある。
【００１１】
図３は、１回の露光工程で転写することの可能な領域又は素子数（レチクルのショットサイズ）を拡大することによって、１ショット内のスクライブ領域１４の面積を増やそうとするものである。図１では、１つのスクライブ領域１４は、チップ領域３つ分の長さでしかないが、図３では４つ分の長さを有する。このようにすると、図２で言及した収量の低下を招くことなしに、必要なスクライブ領域の大きさを確保することが可能になる。しかしながら、ショットサイズを大きくすることは、それだけ大きな光学系（特にレンズ）を使用する必要があり、新たに導入しなければならない設備に起因して、コストが高くなってしまうという問題点がある。
【００１２】
本願課題は、半導体ウエハ上に無駄なく安価にプロセスパターンを形成し、高精度にマスクを重ね合わせることを可能にする半導体装置の製造方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明による解決手段によれば、
ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を、半導体ウエハに形成する工程と、
前記複数のチップ領域に形成される集積回路用のデバイスパターンと、前記デバイスパターンに関するマスクの位置合わせ用のプロセスパターンを、前記半導体ウエハに形成するパターニング工程と、
前記複数のチップ領域に形成された集積回路に所定のデータを書き込む書込工程と、
前記スクライブ領域に沿って、前記半導体ウエハをダイシングするダイシング工程
より成り、前記プロセスパターンの少なくとも一部が、前記チップ領域に形成されることを特徴とする半導体装置の製造方法
が、提供される。
【００１４】
【作用】
図４は、本発明による、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。図１に関連して説明したのと同様に、行列形式に並べられた９個のチップ領域と、これらのチップ領域を隔てるスクライブ領域１４が描かれている。スクライブ領域１４には、集積回路に関するデバイスパターンの一部（例えば、パッドに関するパターン）に加えて、必要に応じてプロセスパターンが形成される。従来とは異なり、所定のチップ領域１６には、デバイスパターンの代わりに、マスク位置合わせ用のプロセスパターンの少なくとも一部が形成される。他の７つのチップ領域１２には、従来と同様に集積回路用のデバイスパターンのみが形成される。すなわち、複数のチップ領域の一部を犠牲にして、スクライブ領域の不足分を補うのである。
【００１５】
プロセスパターンを形成するチップ領域１６の場所は、複数のチップ領域の内任意のものを選択することが可能であるが、位置合わせ精度を向上させる観点からは、レチクルを規定する領域の対角線上に位置する２つのチップ領域を選択することが好ましい。
【００１６】
【発明の実施の形態】
本願実施例による半導体の製造方法によれば、先ず、半導体ウエハ上に複数のチップ領域が形成される。これら複数のチップ領域は、後に行われるダイシングを行うためのスクライブ領域によって互いに隔てられている。複数のチップ領域の各々に形成される集積回路は、所定のデータを保持するための記憶領域を有する。スクライブ領域に設けられるパッドを利用して、この記憶領域に所定のデータを書き込んだり、集積回路に関する所定の検査及び評価が行われる。
【００１７】
図５は、本願実施例による半導体の製造方法により半導体ウエハに形成されるパターンを示す。図では、１回の露光工程で半導体ウエハに転写することの可能なチップ領域及びスクライブ領域が示される。本実施例におけるショットサイズ（１回の露光工程で転写することの可能な領域の大きさ又は素子数）は、各々が例えば２×２ｍｍの大きさを有する６４個のチップ領域（６２個のチップ領域５０２と、２個のチップ領域５１６）を、８行８列の行列形式に整列させる程度の大きさを有する。この大きさのショットサイズで、ステッパを利用して、半導体ウエハ上にまんべんなくパターンを転写することで、総てのチップ領域に同一のパターンを転写することが可能になる。例えば、６インチウエハに対して約７０回の露光（７０ショット）により、同一パターンの転写が行われる。
【００１８】
チップ領域５０２の各々は、スクライブ領域５０４によって隔てられている。スクライブ領域５０４には、集積回路に電気的に接続されるパッドパターン（デバイスパターンの一部）が設けられる。このパッドパターンには、外部から集積回路に所定のデータを書き込むためのパッド５０６に加えて、集積回路の特性を評価するためのパッド５０８も含まれる。パッド５０６は例えば０．６６×０．６６ｍｍの大きさを有し、パッド５０８は例えば１．０×１４．５ｍｍの大きさを有する。更に、６４個のチップ領域の内、互いに最も離れた位置関係にある２つのチップ領域５１６には、集積回路は形成されず、位置合わせ用のプロセスパターンが形成される。プロセスパターンには、マスクの重ね合わせずれ量を計測するための幾何学的パターン（アライメントパターン）、半導体ウエハにおける位置座標を与えるための検査パターンその他の位置合わせに関連するパターン等が含まれ得るが、これらに限定されない。
【００１９】
プロセスパターンの形成されるチップ領域は、位置合わせ用のパターンを設けるためのスペースを確保する観点からは、必ずしも対角線上の２つに形成される必要はない。しかし、本実施例のように最も離れた２つのチップ領域にプロセスパターンを設けると、位置ずれ（重ね合わせのずれ）や転写パターンの歪みが大きく反映されるので、位置合わせ精度を向上させることが可能になる。
【００２０】
本実施例では、半導体ウエハ上でステッパを利用して、順次パターンを転写する際に、前回と今回の工程で転写対象となる領域の一部が重なるように転写が行われる。例えば、図５に示すレチクルを用いて露光すると、最も右側のスクライブ領域５１４に対応する半導体ウエハ上の領域Ａ（図示せず）に、スクライブ領域５１４に描かれているパッドパターンが転写される。ステッパにより次の露光工程に進むと、半導体ウエハ上の領域Ａは、レチクル上で最も左側のスクライブ領域５２４に対応することになる。この場合において、その領域Ａが、前回と今回で二重に露光されることを防止するため、レチクルの最も左側のスクライブ領域５２４には、露光光線を遮るパッドカバー（遮光領域）５２６が設けられる。これにより、前回の露光で転写された領域Ａにおけるパッドパターンが、今回の露光及び転写から保護される。
【００２１】
このようなレチクルを利用して形成されたパッド５０６，５０８を利用して、必要なデータの書き込みや評価を行った後は、スクライブ領域５０４に沿って、半導体ウエハがダイシングされる。半導体ウエハは、個々のチップ領域に分離され、各チップ領域に形成されたＩＣチップを半導体パッケージに搭載することによって、半導体装置が完成する。
【００２２】
なお、本実施例によれば、１ショット当たり２つのチップ領域を犠牲にしているので、その分だけ収量が減少する。しかしながら、その減少量は、例えば７２ショットで４０３４チップを得ることの可能な６インチウエハの場合に、２個×７２ショット＝１４４個となり、全体の約３．５％にすぎず、非常に少ない。
【００２３】
以上本願実施例によれば、ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を半導体ウエハに形成し、マスクの位置合わせ用のプロセスパターンと集積回路用のデバイスパターンを半導体ウエハに形成する。プロセスパターンの少なくとも一部は、チップ領域に形成される。これにより、プロセスパターンに加えて、チップ評価用のパッドパターン（デバイスパターンの一部）を総てスクライブ領域に設けようとしていた従来技術の問題点を解決することが可能になる。
【００２４】
本願実施例によれば、チップ評価パッド用のパターンを含むデバイスパターンの一部が、スクライブ領域に形成される。このようなパッドを利用して、複数のチップ領域に形成される集積回路に所定のデータが書き込まれた後は、スクライブ領域に沿って、半導体ウエハがダイシングされる。これによりチップ評価パッドが裁断され、半導体装置のセキュリティ機能を高めることが可能になる。
【００２５】
以下、本発明により教示される手段を列挙する。
（付記１）  ダイシングを行うためのスクライブ領域によって互いに隔てられた複数のチップ領域を、半導体ウエハに形成する工程と、
前記複数のチップ領域に形成される集積回路用のデバイスパターンと、前記デバイスパターンに関するマスクの位置合わせ用のプロセスパターンを、前記半導体ウエハに形成するパターニング工程と、
前記複数のチップ領域に形成された集積回路に所定のデータを書き込む書込工程と、
前記スクライブ領域に沿って、前記半導体ウエハをダイシングするダイシング工程
より成り、前記プロセスパターンの少なくとも一部が、前記チップ領域に形成されることを特徴とする半導体装置の製造方法。
（付記２）  前記複数のチップ領域の内少なくとも２つのチップ領域には、前記デバイスパターンの代わりに前記プロセスパターンの少なくとも一部が形成されることを特徴とする付記１記載の半導体装置の製造方法。
（付記３）  前記プロセスパターンの少なくとも一部が、前記複数のチップ領域を包含する平面領域の対角線上に位置する少なくとも２つのチップ領域に形成されることを特徴とする付記１記載の半導体装置の製造方法。
（付記４）  前記少なくとも２つのチップ領域の間の距離が最大となるように、前記複数のチップ領域の中から前記少なくとも２つのチップ領域が選択されることを特徴とする付記２記載の半導体装置の製造方法。
（付記５）  前記デバイスパターンのパッドに関するパターンの一部が、前記スクライブ領域に形成されることを特徴とする付記１記載の半導体装置の製造方法。
（付記６）  前記プロセスパターンが、少なくとも２つのチップ領域及び前記スクライブ領域に形成されることを特徴とする付記２記載の半導体装置の製造方法。
（付記７）  前記スクライブ領域に、パターンを転写するための露光光線を遮ることの可能な遮光領域が設けられることを特徴とする付記１記載の半導体装置の製造方法。
【００２６】
【発明の効果】
以上のように本発明によれば、半導体ウエハ上に無駄なく安価にプロセスパターンを形成し、高精度にマスクを重ね合わせることが可能になる。
【００２７】
【図面の簡単な説明】
【図１】図１は、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【図２】図２は、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【図３】図３は、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【図４】図４は、本発明による、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【図５】図５は  本願実施例による、半導体ウエハに転写することの可能なチップ領域及びスクライブ領域の模式図を示す。
【符号の説明】
１２  チップ領域
１４  スクライブ領域
１６  チップ領域
５０２  チップ領域
５０４  スクライブ領域
５０６，５０８  パッド
５１６  チップ領域
【図１】
2004172196.tif 000003
【図２】
2004172196.tif 000004
【図３】
2004172196.tif 000005
【図４】
2004172196.tif 000006
【図５】
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