(57)【要約】【課題】高いｇｍ（高いオン電流）を発揮し、比較的簡素な構成でＳｉ−ＭＯＳＦＥＴに匹敵する特性を有するＴＦＴを実現する。【解決手段】Ｍｏ膜１２上に例えばポジ型のフォトレジストを塗布し、ガラス基板１側から、ボトムゲート電極６をマスクとして背面露光する。露光光はボトムゲート電極６では遮断されるがＭｏ膜１２は通過するため、ボトムゲート電極６に位置整合してこれと同一形状のレジストパターン１３が形成される。このレジストパターン１３をマスクとしてＭｏ膜１２をエッチングし、レジストパターン１３の形状に倣ったトップゲート電極１４を自己整合的に形成する。【選択図】  図３
2004343018.tif 000002
【特許請求の範囲】
【請求項１】
非晶質透明基板と、
前記非晶質透明基板上に形成された動作半導体薄膜と、
前記非晶質透明基板上において、前記動作半導体薄膜の上下にそれぞれ絶縁膜を介して同一の金属材料から形成されてなる上部ゲート電極及び下部ゲート電極と
を含み、
前記上部ゲート電極と前記下部ゲート電極とは相異なる膜厚に形成されていることを特徴とする半導体装置。
【請求項２】
前記上部ゲート電極は、前記下部ゲート電極よりも薄い膜厚に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
非晶質透明基板と、
前記非晶質透明基板上に形成された動作半導体薄膜と、
前記非晶質透明基板上において、前記動作半導体薄膜の上下にそれぞれ絶縁膜を介して形成された上部ゲート電極及び下部ゲート電極と
を含み、
前記上部ゲート電極は、金属層と当該金属層よりも光透過率の高い高透過率材料層とが積層されてなり、
前記上部ゲート電極の前記金属層と前記下部ゲート電極とは、同一の金属材料からなるとともに、相異なる膜厚に形成されてなることを特徴とする半導体装置。
【請求項４】
前記上部ゲート電極の前記高透過率材料層は、透明導電材料からなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記上部ゲート電極の前記金属層は、前記下部ゲート電極よりも薄い膜厚に形成されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
非晶質透明基板上に金属材料を堆積し、前記金属材料を加工して下部ゲート電極を形成する工程と、
前記下部ゲート電極上に絶縁膜を介して半導体膜を堆積し、前記半導体膜を加工して動作半導体膜を形成する工程と、
前記動作半導体膜上に絶縁膜を介して前記下部ゲート電極よりも薄く同一の前記金属材料を堆積し、前記下部ゲート電極をマスクとして前記非晶質透明基板の背面から露光することにより前記金属材料を加工し、前記下部ゲート電極に整合した上部ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
非晶質透明基板上に金属材料を堆積し、前記金属材料を加工して下部ゲート電極を形成する工程と、
前記下部ゲート電極上に絶縁膜を介して半導体膜を堆積し、前記半導体膜を加工して動作半導体膜を形成する工程と、
前記動作半導体膜上に絶縁膜を介して、前記下部ゲート電極よりも薄い同一の前記金属材料と、当該金属材料よりも光透過率の高い高透過率材料とを順次堆積し、前記下部ゲート電極をマスクとして前記非晶質透明基板の背面から露光することにより前記金属材料及び前記高透過率材料を加工し、前記下部ゲート電極に整合した上部ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
前記上部ゲート電極の前記高透過率材料層は、透明導電材料からなることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
アモルファス状態の前記半導体膜に時間に対して連続的にエネルギーを出力するエネルギービームを照射し、前記半導体膜を結晶化することを特徴とする請求項６〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記エネルギービームは、半導体励起の固体レーザによるものであることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に非晶質透明基板に設けられる薄膜トランジスタ（ＴＦＴ）に関するものである。
【０００２】
【従来の技術】
近時では、無アルカリガラス基板上に多結晶半導体ＴＦＴ（特に多結晶シリコンＴＦＴ（ｐ−ＳｉＴＦＴ））の形成されてなる高精細デイスプレイが実現されている。ｐ−ＳｉＴＦＴの動作半導体薄膜となるｐ−Ｓｉ膜を形成する手法としては、先ずアモルファスシリコン（ａ−Ｓｉ）膜を成膜した後、紫外波長で短パルスのエキシマレーザ光を照射する。これにより、ガラス基板に影響を与えることなくａ−Ｓｉ膜のみを溶融結晶化させてｐ−Ｓｉ膜を得る方法が主流となっている。
【０００３】
【特許文献１】
米国特許出願公開第２００２／００３１８７６Ａ１号
【特許文献２】
特開平１０−１７３１９２号公報
【特許文献３】
特開２００２−３３４８１号公報
【非特許文献１】
２００１  ＡＭ−ＬＣＤ  ｐ．２４３
【０００４】
【発明が解決しようとする課題】
上記の手法でｐ−Ｓｉ膜を形成するに際して、大面積化に対応した高出力、線状ビームのエキシマレーザが利用されており、これによって結晶化したｐ−Ｓｉ膜を用いたトップゲート型の薄膜トランジスタが開発されている。エキシマレーザ結晶化では、ランダムに発生した核から等方的に成長し、結晶粒径は１μｍに満たず、チャネル領域には結晶粒径が小さいために多数の結晶粒が含まれ、このＴＦＴの移動度は典型的には１５０ｃｍ２／Ｖｓ程度である。この値は、ａ−Ｓｉに比較すれば移動度は１００倍ほど高いが、単結晶シリコン（Ｓｉ−ＭＯＳＦＥＴ）の移動度に比較すれば約１／４である。移動度は、結晶粒径が大きくチャネルの長さ方向に存在する粒界が少ない場合には大きく、チャネルとなった部分の結晶粒径が小さくチャネルの長さ方向に粒界が多数存在する場合には小さくなる。また、結晶粒界には欠陥が多く、チャネル内部に粒界が存在することにより特性が抑えられている。従って、多結晶半導体薄膜で高いｇｍを実現するためには、結晶粒径を大きくすること、または高いｇｍ（高いオン電流）を実現できる何らかのＴＦＴ構造を採用することが要求される。
【０００５】
本発明は、前記課題に鑑みてなされたものであり、高いｇｍ（高いオン電流）を発揮し、比較的簡素な構成でＳｉ−ＭＯＳＦＥＴに匹敵する特性を有するＴＦＴ及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【０００７】
本発明の半導体装置は、非晶質透明基板と、前記非晶質透明基板上に形成された動作半導体薄膜と、前記非晶質透明基板上において、前記動作半導体薄膜の上下にそれぞれ絶縁膜を介して同一の金属材料から形成されてなる上部ゲート電極及び下部ゲート電極とを含み、前記上部ゲート電極と前記下部ゲート電極とは相異なる膜厚に形成されている。
【０００８】
本発明の半導体装置は、非晶質透明基板と、前記非晶質透明基板上に形成された動作半導体薄膜と、前記非晶質透明基板上において、前記動作半導体薄膜の上下にそれぞれ絶縁膜を介して形成された上部ゲート電極及び下部ゲート電極とを含み、前記上部ゲート電極は、金属層と当該金属層よりも光透過率の高い高透過率材料層とが積層されてなり、前記上部ゲート電極の前記金属層と前記下部ゲート電極とは、同一の金属材料からなるとともに、相異なる膜厚に形成されてなる。
【０００９】
本発明の半導体装置の製造方法は、非晶質透明基板上に金属材料を堆積し、前記金属材料を加工して下部ゲート電極を形成する工程と、前記下部ゲート電極上に絶縁膜を介して半導体膜を堆積し、前記半導体膜を加工して動作半導体膜を形成する工程と、前記動作半導体膜上に絶縁膜を介して前記下部ゲート電極よりも薄く同一の前記金属材料を堆積し、前記下部ゲート電極をマスクとして前記非晶質透明基板の背面から露光することにより前記金属材料を加工し、前記下部ゲート電極に整合した上部ゲート電極を形成する工程とを含む。
【００１０】
本発明の半導体装置の製造方法は、非晶質透明基板上に金属材料を堆積し、前記金属材料を加工して下部ゲート電極を形成する工程と、前記下部ゲート電極上に絶縁膜を介して半導体膜を堆積し、前記半導体膜を加工して動作半導体膜を形成する工程と、前記動作半導体膜上に絶縁膜を介して、前記下部ゲート電極よりも薄い同一の前記金属材料と、当該金属材料よりも光透過率の高い高透過率材料とを順次堆積し、前記下部ゲート電極をマスクとして前記非晶質透明基板の背面から露光することにより前記金属材料及び前記高透過率材料を加工し、前記下部ゲート電極に整合した上部ゲート電極を形成する工程とを含む。
【００１１】
【発明の実施の形態】
−本発明の基本骨子−
本発明者は、Ｓｉ−ＭＯＳＦＥＴに匹敵する高い移動度のＴＦＴを実現するため、動作半導体薄膜に多結晶半導体薄膜を用いるとともに、動作半導体薄膜の上下にそれぞれゲート絶縁膜を介して各ゲート電極を配してなるダブルゲート構造を採用することに想到した。
【００１２】
このダブルゲート構造は、上下のゲート電極の位置合わせ等が極めて困難とされているため、Ｓｉ基板を用いるＳｉ−ＭＯＳＦＥＴでこれを実現することはできない。このような構造のＴＦＴを実現するには、ＴＦＴがガラス等の透明な非晶質基板を用いることを利用する。即ち、下部ゲート電極（ボトムゲート電極）をマスクとして基板側から背面露光し、自己整合的に上部ゲート電極（トップゲート電極）を形成すれば良い。
【００１３】
このような技術を利用して、浅野らにより実際にＴＦＴが作製されている（非特許文献１参照）。彼らの実験では、低抵抗の多結晶シリコンのゲートを利用している。低抵抗の多結晶シリコン膜を形成するためには、高い温度で熱処理する必要があるため、ガラス上に適用することはできない。彼らは、石英ガラスを利用している。
【００１４】
また、ボトムゲート電極とトップゲート電極の材料を変えることにより、ボトムゲート電極をマスクとしてトップゲート電極を自己整合的に形成する技術が開示されている（特許文献２参照）。
【００１５】
しかしながらこの場合、露光光が基板を通過してボトムゲート電極の部位では遮断されるとともに、ボトムゲート電極の存しない部位では露光光がトップゲート電極となる導電膜を通過することを要する。このような条件を満たすには、各ゲート電極を共に金属材料で形成し、トップゲート電極となる金属膜を露光光が通過できる程度の薄い膜厚に、ボトムゲート電極を露光光を遮断する程度の厚い膜厚に形成すれば良い。ここで、ボトムゲート電極とトップゲート電極とを同一の金属材料で形成することにより、両者の接続を容易且つ確実に確保し、しきい値電圧の制御が容易となり、特性向上を図ることができる。これにより、通常の単一ゲートのＴＦＴに比して約２倍のｇｍ（移動度）を得ることが可能となる。なお、各ゲート電極を共に金属材料で形成することにより、所定部位で両者を接続することが容易となる。
【００１６】
この場合、上述の背面露光を効率良く正確に実行するには、トップゲート電極となる導電膜を可及的に薄く形成することが好ましい。その反面で、これを薄く形成するほど、トップゲート電極の抵抗値が高くなるという不都合が生じる。本発明者は、背面露光の要請と抵抗値低減の要請について、一方を犠牲にすることなく双方の要請を十分に満たすべく、トップゲート電極をボトムゲート電極と同一の金属材料からなる金属層と、当該金属層よりも光透過率の高い高透過率材料層との積層構造に形成することに想到した。即ち、ボトムゲート電極よりも（可及的に）薄い金属層により背面露光の要請が満たされるとともに、透明導電材料に代表される高透過率材料層により抵抗値低減の要請が満たされる。
【００１７】
更に、動作半導体薄膜となる多結晶半導体薄膜を結晶化形成するに際して、時間に対して連続したエネルギービームをスキャン走査することにより大粒径ポリシリコンを形成できる。この時の結晶粒径は数ミクロン程度になり非常に大きな粒径を有する。この結晶粒径は現在使われているエキシマレーザの１０倍〜１００倍の大きさになり、移動度もエキシマレーザに比較して約２〜３倍の３００ｃｍ２／Ｖｓ〜４００ｃｍ２／Ｖｓの移動度が得られる。
【００１８】
従って、高い移動度を実現できる動作半導体薄膜とダブルゲート構造を組み合わせることにより、Ｓｉ−ＭＯＳＦＥＴに匹敵する特性を有するＴＦＴを形成することができる。本発明は、非晶質透明基板上に形成される高速動作を必要とされる回路に最適である。
【００１９】
−本発明を適用した具体的な諸実施形態−
以下、本発明の具体的な諸実施形態について詳述する。
ここでは、ＣＷ（Ｃｏｎｔｉｎｕａｌ  Ｗａｖｅ）レーザとして半導体励起（ＬＤ励起）の固体レーザ（ＤＰＳＳレーザ）を利用した結晶化を例示する。レーザ波長は５３２ｎｍであり、出力は１０Ｗである。エネルギービーム出力安定性は、０．１ｒｍｓ％以下のノイズ、出力の時間安定性は±１％／時間以下である。なお、レーザ波長はこの値に限定したものではなく、アモルファス半導体膜が結晶化できる波長を利用すれば良い。
【００２０】
非晶質透明基板には、ＮＡ３５ガラスを用いるが、基板材料はこれに限定したものではなく、他の無アルカリガラス、石英ガラスやプラスチックなどでも良い。
【００２１】
（実施形態１）
図１〜図３は、実施形態１によるＴＦＴの製造方法を工程順に示す概略断面図である。
先ず、図１（ａ）に示すように、ガラス基板１上にバッファ層となるシリコン酸化膜２を膜厚４００ｎｍ程度に形成した後、例えばネガ型のフォトレジストを塗布し、フォトリソグラフィーによりトップゲート電極形状の溝パターン３ａを有するレジストパターン３を形成する。
【００２２】
続いて、図１（ｂ）に示すように、レジストパターン３をマスクとしてシリコン酸化膜２の表層をＲＩＥによりエッチングし、シリコン酸化膜２に溝パターン３ａに倣った溝４を深さ１００ｎｍ程度に形成する。
【００２３】
続いて、図１（ｃ）に示すように、例えばスパッタ法により、溝４を埋め込むようにシリコン酸化膜２上に金属材料、ここではＭｏ膜５を、露光光（ここではｇ線）が遮断される程度の厚い膜厚、例えば３００ｎｍ程度に堆積形成する。
【００２４】
続いて、図１（ｄ）に示すように、例えば化学機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によりシリコン酸化膜２をストッパーとしてＭｏ膜５を研磨して溝４内のみにＭｏ膜５を残し、ボトムゲート電極６を形成する。
【００２５】
続いて、図２（ａ）に示すように、ボトムゲート電極６上に例えばＰＥＣＶＤ法によりシリコン酸化膜を膜厚６０ｎｍ程度に形成し、ボトムゲート絶縁膜７を形成した後、ボトムゲート絶縁膜７上にアモルファスシリコン（ａ−Ｓｉ）膜８を膜厚６０ｎｍ程度に形成する。
【００２６】
続いて、図２（ｂ）に示すように、ａ−Ｓｉ膜８を熱処理して水素出しを行った後、ＣＷレーザを利用して、時間に対して連続したエネルギービームをａ−Ｓｉ膜８に対して照射スキャンすることにより、大粒径のポリシリコン結晶を有する多結晶シリコン（ｐ−Ｓｉ）膜９を形成する。具体的には、図４に示すように、結晶粒の大きい流線形状であるフローパターンの結晶状態に形成され、この結晶粒は、その結晶粒界が手前に存在する他の前記結晶粒から発生するとともに後方において他の結晶粒界と合体しており、且つ結晶粒界がレーザスキャン方向Ｍに略平行に走る形状とされ、後述するソース・ドレイン間を結ぶ方向が結晶粒の長軸と略平行となる。このときの結晶粒径は数μｍ程度となり、非常に大きな結晶を形成できる。この結晶粒径は現在使用されているエキシマレーザの１０倍〜１００倍の大きさになる。
【００２７】
続いて、図２（ｃ）及び図５に示すように、ｐ−Ｓｉ膜９をパターニングし、島状の動作半導体薄膜１０を形成する。次に、ボトムゲート電極６と後述するトップゲート電極とを結線するため、ボトムゲート電極６上に形成されたボトムゲート絶縁膜７の一部分（不図示）をエッチング除去する。
【００２８】
続いて、図２（ｄ）に示すように、動作半導体薄膜１０を覆うように、ＰＥＣＶＤ法によりシリコン酸化膜を膜厚６０ｎｍ程度に形成し、トップゲート絶縁膜１１を形成する。このように、ボトムゲート絶縁膜とトップゲート絶縁膜とを同一の絶縁材料で形成することが好ましい。
【００２９】
続いて、ボトムゲート電極６と後述するトップゲート電極とを結線するため、トップゲート絶縁膜１１の一部分（不図示）で上述のボトムゲート絶縁膜７の一部分と同一部位をエッチング除去した後、図３（ａ）に示すように、トップゲート絶縁膜１１上にボトムゲート電極６と同一の金属材料、即ちここではＭｏ膜１２を、露光光（ここではｇ線）が通過する程度の薄い膜厚、例えば５０ｎｍ程度に堆積形成する。このとき、上述したボトムゲート絶縁膜７及びトップゲート絶縁膜１１の一部を除去した前記一部分を介してボトムゲート電極６とＭｏ膜１２とが接続される。
【００３０】
続いて、図３（ｂ）に示すように、Ｍｏ膜１２上に例えばポジ型のフォトレジストを塗布し、ガラス基板１側から、ボトムゲート電極６をマスクとして背面露光する。露光光はボトムゲート電極６では遮断されるがＭｏ膜１２は通過するため、ボトムゲート電極６に位置整合してこれと同一形状のレジストパターン１３が形成される。
【００３１】
そして、図３（ｃ）に示すように、このレジストパターン１３をマスクとしてＭｏ膜１２をエッチングし、レジストパターン１３の形状に倣ったトップゲート電極１４を自己整合的に形成する。
【００３２】
続いて、レジストパターン１３を灰化処理等により除去した後、図３（ｄ）に示すように、トップゲート電極１４をマスクとしてトップゲート絶縁膜１１をエッチングする。次に、トップゲート電極１４をマスクとして動作半導体薄膜１０に不純物として例えばリンをイオンドープする。次に、これにエキシマレーザ照射することによりリンを活性化し、ソース／ドレイン１５を形成する。なお、不純物の活性化としてはエキシマレーザ活性化に限定したものではなく、熱活性化、ランプ加熱活性化を用いても良い。
【００３３】
しかる後、全面を覆うように膜厚３００ｎｍ程度にＳｉＮを堆積して層間絶縁膜（不図示）を形成した後、コンタクトホールの形成、コンタクトホールを介してソース／ドレイン等と接続する金属電極（不図示）の形成等を経て、ＴＦＴを完成させる。
【００３４】
なお、ＴＦＴを作製する全工程を通じて、熱処理温度を６００℃以下とすることが好ましい。これは、６００℃より高温ではガラス基板１が変形してしまうからである。
【００３５】
以上説明したように、本実施形態によれば、高いｇｍ（高いオン電流）を発揮し、比較的簡素な構成でＳｉ−ＭＯＳＦＥＴに匹敵する特性を有するＴＦＴを実現することができる。
【００３６】
（実施形態２）
図６〜図８は、実施形態２によるＴＦＴの製造方法を工程順に示す模式図であり、図６（ａ）〜（ｄ），図７（ｃ），図８（ａ）〜（ｄ）が概略断面図、図８（ａ），（ｂ），（ｄ）が概略平面図である。
先ず、図６（ａ）に示すように、ガラス基板２１上にバッファ層となるシリコン酸化膜２２を膜厚４００ｎｍ程度に形成した後、シリコン酸化膜２２上に金属材料、ここではＭｏ膜を、露光光（ここではｇ線）が遮断される程度の厚い膜厚、例えば２００ｎｍ程度に堆積形成し、これを電極形状にパターニングすることにより、ボトムゲート電極２３を形成する。
【００３７】
続いて、図６（ｂ）に示すように、ＰＥＣＶＤ法によりボトムゲート電極２３を覆うようにシリコン酸化膜２４を膜厚６０ｎｍ程度に形成する。
【００３８】
続いて、図６（ｃ）に示すように、シリコン酸化膜２４上にアモルファスシリコン（ａ−Ｓｉ）膜２５を膜厚６０ｎｍ程度に形成する。
【００３９】
続いて、図６（ｄ），７（ａ）に示すように、ａ−Ｓｉ膜２５を熱処理して水素出しを行った後、ＣＷレーザを利用して、時間に対して連続したエネルギービームをａ−Ｓｉ膜２５に対して照射スキャンする。
【００４０】
具体的には、図７（ｂ），（ｃ）に示すように、ａ−Ｓｉ膜２５は、ボトムゲート電極２３上の部位がボトムゲート電極２３の形状を反映して凸部２５ａを形成しており、図４と同様、この凸部２５ａ上でフローパターン結晶が形成される。即ち、凸部２５ａのテラスでは、段差部分に蓄積されたメルトの固化によって形成された結晶粒が核として作用するために、テラス上で幅が広いフローパターン結晶粒が形成される。これにより、大粒径のポリシリコン結晶を有する多結晶シリコン（ｐ−Ｓｉ）膜２６が形成される。
【００４１】
続いて、図７（ｄ）に示すように、ｐ−Ｓｉ膜２６をパターニングし、島状の動作半導体薄膜２７を形成する。次に、ボトムゲート電極２３と後述するトップゲート電極とを結線するため、ボトムゲート電極２３上に形成されたシリコン酸化膜２４の一部分（不図示）をエッチング除去する。
【００４２】
続いて、図８（ａ）に示すように、シリコン酸化膜を膜厚６０ｎｍ程度に形成し、ゲート絶縁膜２８を形成した後、ボトムゲート電極２３と後述するトップゲート電極とを結線するため、ゲート絶縁膜２８の一部分（不図示）で上述のシリコン酸化膜２４の一部分と同一部位をエッチング除去した後、ゲート絶縁膜２８上にボトムゲート電極２３と同一の金属材料、即ちここではＭｏ膜２９を、露光光（ここではｇ線）が通過する程度の薄い膜厚、例えば５０ｎｍ程度に堆積形成する。このとき、上述したシリコン酸化膜２４及びゲート絶縁膜２８の一部を除去した前記一部分を介してボトムゲート電極２３とＭｏ膜２９とが接続される。
【００４３】
続いて、図８（ｂ）に示すように、Ｍｏ膜２９上に例えばポジ型のフォトレジストを塗布し、ガラス基板２１側から、ボトムゲート電極２３をマスクとして背面露光する。露光光はボトムゲート電極２３では遮断されるがＭｏ膜２９は通過するため、ボトムゲート電極２３に位置整合してこれと同一形状のレジストパターン３０が形成される。
【００４４】
そして、図８（ｃ）に示すように、このレジストパターン３０をマスクとしてＭｏ膜３９をエッチングし、レジストパターン３０の形状に倣ったトップゲート電極３１を自己整合的に形成する。
【００４５】
続いて、レジストパターン３０を灰化処理等により除去した後、図８（ｄ）に示すように、トップゲート電極３１をマスクとしてゲート絶縁膜２８をエッチングする。次に、トップゲート電極３１をマスクとして動作半導体薄膜２７に不純物として例えばリンをイオンドープする。次に、これにエキシマレーザ照射することによりリンを活性化し、トップゲート電極３１の両側にソース／ドレイン３２を形成する。なお、不純物の活性化としてはエキシマレーザ活性化に限定したものではなく、熱活性化、ランプ加熱活性化を用いても良い。
【００４６】
しかる後、全面を覆うように膜厚３００ｎｍ程度にＳｉＮを堆積して層間絶縁膜（不図示）を形成した後、コンタクトホールの形成、コンタクトホールを介してソース／ドレイン等と接続する金属電極（不図示）の形成等を経て、ＴＦＴを完成させる。
【００４７】
以上説明したように、本実施形態によれば、高いｇｍ（高いオン電流）を発揮し、比較的簡素な構成でＳｉ−ＭＯＳＦＥＴに匹敵する特性を有するＴＦＴを実現することができる。
【００４８】
（実施形態３）
図９〜図１１は、実施形態３によるＴＦＴの製造方法を工程順に示す概略断面図である。なお便宜上、第１の実施形態と対応する構成部材等については同符号を付す。
【００４９】
先ず、図９（ａ）に示すように、ガラス基板１上にバッファ層となるシリコン酸化膜２を膜厚４００ｎｍ程度に形成した後、例えばネガ型のフォトレジストを塗布し、フォトリソグラフィーによりトップゲート電極形状の溝パターン３ａを有するレジストパターン３を形成する。
【００５０】
続いて、図９（ｂ）に示すように、レジストパターン３をマスクとしてシリコン酸化膜２の表層をＲＩＥによりエッチングし、シリコン酸化膜２に溝パターン３ａに倣った溝４を深さ１００ｎｍ程度に形成する。
【００５１】
続いて、図９（ｃ）に示すように、例えばスパッタ法により、溝４を埋め込むようにシリコン酸化膜２上に金属材料、ここではＭｏ膜５を、露光光（ここではｇ線）が遮断される程度の厚い膜厚、例えば３００ｎｍ程度に堆積形成する。
【００５２】
続いて、図９（ｄ）に示すように、例えば化学機械研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によりシリコン酸化膜２をストッパーとしてＭｏ膜５を研磨して溝４内のみにＭｏ膜５を残し、ボトムゲート電極６を形成する。
【００５３】
続いて、図１０（ａ）に示すように、ボトムゲート電極６上に例えばＰＥＣＶＤ法によりシリコン酸化膜を膜厚６０ｎｍ程度に形成し、ボトムゲート絶縁膜７を形成した後、ボトムゲート絶縁膜７上にアモルファスシリコン（ａ−Ｓｉ）膜８を膜厚６０ｎｍ程度に形成する。
【００５４】
続いて、図１０（ｂ）に示すように、ａ−Ｓｉ膜８を熱処理して水素出しを行った後、ＣＷレーザを利用して、時間に対して連続したエネルギービームをａ−Ｓｉ膜８に対して照射スキャンすることにより、大粒径のポリシリコン結晶を有する多結晶シリコン（ｐ−Ｓｉ）膜９を形成する。具体的には、図４に示すように、結晶粒の大きい流線形状であるフローパターンの結晶状態に形成され、この結晶粒は、その結晶粒界が手前に存在する他の前記結晶粒から発生するとともに後方において他の結晶粒界と合体しており、且つ結晶粒界がレーザスキャン方向Ｍに略平行に走る形状とされ、後述するソース・ドレイン間を結ぶ方向が結晶粒の長軸と略平行となる。このときの結晶粒径は数μｍ程度となり、非常に大きな結晶を形成できる。この結晶粒径は現在使用されているエキシマレーザの１０倍〜１００倍の大きさになる。
【００５５】
続いて、図１０（ｃ）及び図５に示すように、ｐ−Ｓｉ膜９をパターニングし、島状の動作半導体薄膜１０を形成する。次に、ボトムゲート電極６と後述するトップゲート電極とを結線するため、ボトムゲート電極６上に形成されたボトムゲート絶縁膜７の一部分（不図示）をエッチング除去する。
【００５６】
続いて、図１０（ｄ）に示すように、動作半導体薄膜１０を覆うように、ボトムゲート絶縁膜７上に例えばＰＥＣＶＤ法によりシリコン酸化膜を膜厚６０ｎｍ程度に形成し、トップゲート絶縁膜１１を形成する。このように、ボトムゲート絶縁膜とトップゲート絶縁膜とを同一の絶縁材料で形成することが好ましい。
【００５７】
続いて、ボトムゲート電極６と後述するトップゲート電極とを結線するため、トップゲート絶縁膜１１の一部分（不図示）で上述のボトムゲート絶縁膜７の一部分と同一部位をエッチング除去する。
【００５８】
続いて、金属層及び当該金属層よりも光透過率の高い高透過率材層とが積層されてなる多層構造のトップゲート電極を形成する。
具体的には、先ず図１１（ａ）に示すように、トップゲート絶縁膜１１上にボトムゲート電極６と同一の金属材料、即ちここではＭｏ膜４１を、露光光（ここではｇ線）が通過する程度の薄い膜厚、例えば５０ｎｍ程度に堆積形成する。このとき、上述したボトムゲート絶縁膜７及びトップゲート絶縁膜１１の一部を除去した前記一部分を介してボトムゲート電極６とＭｏ膜４１とが接続される。更に、Ｍｏ膜４１上に高透過率材料、ここでは例えば露光光に対して透明な導電膜であるＩＴＯ膜４２を膜厚２００ｎｍ程度に堆積形成する。
【００５９】
続いて、図３（ｂ）に示すように、ＩＴＯ膜４２上に例えばポジ型のフォトレジストを塗布し、ガラス基板１側から、ボトムゲート電極６をマスクとして背面露光する。露光光はボトムゲート電極６では遮断されるがＭｏ膜４１及びＩＴＯ膜４２は通過するため、ボトムゲート電極６に位置整合してこれと同一形状のレジストパターン１３が形成される。
【００６０】
そして、図３（ｃ）に示すように、このレジストパターン１３をマスクとしてＭｏ膜４１及びＩＴＯ膜４２をエッチングし、レジストパターン１３の形状に倣った２層構造のトップゲート電極４３を自己整合的に形成する。
【００６１】
続いて、レジストパターン１３を灰化処理等により除去した後、図３（ｄ）に示すように、トップゲート電極４３（Ｍｏ膜４１及びＩＴＯ膜４２）をマスクとしてトップゲート絶縁膜１１をエッチングする。次に、トップゲート電極４３をマスクとして動作半導体薄膜１０に不純物として例えばリンをイオンドープする。次に、これにエキシマレーザ照射することによりリンを活性化し、ソース／ドレイン１５を形成する。なお、不純物の活性化としてはエキシマレーザ活性化に限定したものではなく、熱活性化、ランプ加熱活性化を用いても良い。
【００６２】
しかる後、全面を覆うように膜厚３００ｎｍ程度にＳｉＮを堆積して層間絶縁膜（不図示）を形成した後、コンタクトホールの形成、コンタクトホールを介してソース／ドレイン等と接続する金属電極（不図示）の形成等を経て、ＴＦＴを完成させる。
【００６３】
なお、ＴＦＴを作製する全工程を通じて、熱処理温度を６００℃以下とすることが好ましい。これは、６００℃より高温ではガラス基板１が変形してしまうからである。
【００６４】
以上説明したように、本実施形態によれば、高いｇｍ（高いオン電流）を発揮し、比較的簡素な構成でＳｉ−ＭＯＳＦＥＴに匹敵する特性を有するＴＦＴを実現することができる。
【００６５】
（実施形態４）
図１２〜図１４は、実施形態４によるＴＦＴの製造方法を工程順に示す模式図であり、図１２（ａ）〜（ｄ），図１３（ｃ），図１４（ａ）〜（ｄ）が概略断面図、図１３（ａ），（ｂ），（ｄ）が概略平面図である。なお便宜上、第２の実施形態と対応する構成部材等については同符号を付す。
【００６６】
先ず、図１２（ａ）に示すように、ガラス基板２１上にバッファ層となるシリコン酸化膜２２を膜厚４００ｎｍ程度に形成した後、シリコン酸化膜２２上に金属材料、ここではＭｏ膜を、露光光（ここではｇ線）が遮断される程度の厚い膜厚、例えば２００ｎｍ程度に堆積形成し、これを電極形状にパターニングすることにより、ボトムゲート電極２３を形成する。
【００６７】
続いて、図１２（ｂ）に示すように、ＰＥＣＶＤ法によりボトムゲート電極２３を覆うようにシリコン酸化膜２４を膜厚６０ｎｍ程度に形成する。
【００６８】
続いて、図１２（ｃ）に示すように、シリコン酸化膜２４上にアモルファスシリコン（ａ−Ｓｉ）膜２５を膜厚６０ｎｍ程度に形成する。
【００６９】
続いて、図１２（ｄ），１３（ａ）に示すように、ａ−Ｓｉ膜２５を熱処理して水素出しを行った後、ＣＷレーザを利用して、時間に対して連続したエネルギービームをａ−Ｓｉ膜２５に対して照射スキャンする。
【００７０】
具体的には、図１３（ｂ），（ｃ）に示すように、ａ−Ｓｉ膜２５は、ボトムゲート電極２３上の部位がボトムゲート電極２３の形状を反映して凸部２５ａを形成しており、図４と同様、この凸部２５ａ上でフローパターン結晶が形成される。即ち、凸部２５ａのテラスでは、段差部分に蓄積されたメルトの固化によって形成された結晶粒が核として作用するために、テラス上で幅が広いフローパターン結晶粒が形成される。これにより、大粒径のポリシリコン結晶を有する多結晶シリコン（ｐ−Ｓｉ）膜２６が形成される。
【００７１】
続いて、図１３（ｄ）に示すように、ｐ−Ｓｉ膜２６をパターニングし、島状の動作半導体薄膜２７を形成する。次に、ボトムゲート電極２３と後述するトップゲート電極とを結線するため、ボトムゲート電極２３上に形成されたシリコン酸化膜２４の一部分（不図示）をエッチング除去する。
【００７２】
続いて、図１４（ａ）に示すように、シリコン酸化膜を膜厚６０ｎｍ程度に形成し、ゲート絶縁膜２８を形成した後、ボトムゲート電極２３と後述するトップゲート電極とを結線するため、ゲート絶縁膜２８の一部分（不図示）で上述のシリコン酸化膜２４の一部分と同一部位をエッチング除去する。
【００７３】
続いて、金属層及び当該金属層よりも光透過率の高い高透過率材層とが積層されてなる多層構造のトップゲート電極を形成する。
具体的には、先ずゲート絶縁膜２８上にボトムゲート電極２３と同一の金属材料、即ちここではＭｏ膜４４を、露光光（ここではｇ線）が通過する程度の薄い膜厚、例えば５０ｎｍ程度に堆積形成する。このとき、上述したシリコン酸化膜２４及びゲート絶縁膜２８の一部を除去した前記一部分を介してボトムゲート電極２３とＭｏ膜４４とが接続される。更に、Ｍｏ膜４４上に高透過率材料、ここでは例えば露光光に対して透明な導電膜であるＩＴＯ膜４５を膜厚２００ｎｍ程度に堆積形成する。
【００７４】
続いて、図１４（ｂ）に示すように、ＩＴＯ膜４５上に例えばポジ型のフォトレジストを塗布し、ガラス基板２１側から、ボトムゲート電極２３をマスクとして背面露光する。露光光はボトムゲート電極２３では遮断されるがＭｏ膜４４及びＩＴＯ膜４５は通過するため、ボトムゲート電極２３に位置整合してこれと同一形状のレジストパターン３０が形成される。
【００７５】
そして、図１４（ｃ）に示すように、このレジストパターン３０をマスクとしてＭｏ膜４４及びＩＴＯ膜４５をエッチングし、レジストパターン３０の形状に倣った２層構造のトップゲート電極４６を自己整合的に形成する。
【００７６】
続いて、レジストパターン３０を灰化処理等により除去した後、図１４（ｄ）に示すように、トップゲート電極４６（Ｍｏ膜４４及びＩＴＯ膜４５）をマスクとしてゲート絶縁膜２８をエッチングする。次に、トップゲート電極４６をマスクとして動作半導体薄膜２７に不純物として例えばリンをイオンドープする。次に、これにエキシマレーザ照射することによりリンを活性化し、トップゲート電極４６の両側にソース／ドレイン３２を形成する。なお、不純物の活性化としてはエキシマレーザ活性化に限定したものではなく、熱活性化、ランプ加熱活性化を用いても良い。
【００７７】
しかる後、全面を覆うように膜厚３００ｎｍ程度にＳｉＮを堆積して層間絶縁膜（不図示）を形成した後、コンタクトホールの形成、コンタクトホールを介してソース／ドレイン等と接続する金属電極（不図示）の形成等を経て、ＴＦＴを完成させる。
【００７８】
上記方法により、実際に作製されたＴＦＴの顕微鏡写真を図１５に、このＴＦＴの特性を図１６にそれぞれ示す。図１６では、横軸がゲート電圧（ＶＧ（Ｖ））を示し、左側の縦軸がドレイン電流（ＩＤ（Ａ））を、右側の縦軸が移動度（ｃｍ２／Ｖｓ：トップゲートＴＦＴと仮定し、ｇｍから求めた移動度）をそれぞれ示す。このＴＦＴにおいては、８００ｃｍ２／Ｖｓという極めて高い移動度が得られ、またＳ値は１００ｍＶ／ｄｅｃと小値を示しており、優れたＴＦＴを有することが判った。
【００７９】
以上説明したように、本実施形態によれば、高いｇｍ（高いオン電流）を発揮し、比較的簡素な構成でＳｉ−ＭＯＳＦＥＴに匹敵する特性を有するＴＦＴを実現することができる。
【００８０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８１】
（付記１）非晶質透明基板と、
前記非晶質透明基板上に形成された動作半導体薄膜と、
前記非晶質透明基板上において、前記動作半導体薄膜の上下にそれぞれ絶縁膜を介して同一の金属材料から形成されてなる上部ゲート電極及び下部ゲート電極と
を含み、
前記上部ゲート電極と前記下部ゲート電極とは相異なる膜厚に形成されていることを特徴とする半導体装置。
【００８２】
（付記２）前記上部ゲート電極は、前記下部ゲート電極よりも薄い膜厚に形成されていることを特徴とする付記１に記載の半導体装置。
【００８３】
（付記３）非晶質透明基板と、
前記非晶質透明基板上に形成された動作半導体薄膜と、
前記非晶質透明基板上において、前記動作半導体薄膜の上下にそれぞれ絶縁膜を介して形成された上部ゲート電極及び下部ゲート電極と
を含み、
前記上部ゲート電極は、金属層と当該金属層よりも光透過率の高い高透過率材料層とが積層されてなり、
前記上部ゲート電極の前記金属層と前記下部ゲート電極とは、同一の金属材料からなるとともに、相異なる膜厚に形成されてなることを特徴とする半導体装置。
【００８４】
（付記４）前記上部ゲート電極の前記高透過率材料層は、透明導電材料からなることを特徴とする付記３に記載の半導体装置。
【００８５】
（付記５）前記上部ゲート電極の前記金属層は、前記下部ゲート電極よりも薄い膜厚に形成されていることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００８６】
（付記６）前記上部ゲート電極と前記下部ゲート電極とは、略同一のゲート長で互いに位置整合して形成されていることを特徴とする付記５に記載の半導体装置。
【００８７】
（付記７）前記下部ゲート電極が絶縁材料内に埋め込まれてなり、前記動作半導体薄膜が平坦に形成されていることを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００８８】
（付記８）前記動作半導体薄膜は、そのソース／ドレインの部分がチャネルの部分よりも低い位置に形成されてなることを特徴とする付記１〜６いずれか１項に記載の半導体装置。
【００８９】
（付記９）前記動作半導体薄膜が多結晶シリコンから形成されていることを特徴とする付記１〜８のいずれか１項に記載の半導体装置。
【００９０】
（付記１０）前記動作半導体膜は、結晶粒の大きい流線形状であるフローパターンの結晶状態に形成されており、
前記結晶粒は、その結晶粒界が手前に存在する他の前記結晶粒から発生するとともに後方において他の結晶粒界と合体しており、且つ結晶粒界がレーザスキャン方向に略平行に走る形状とされていることを特徴とする付記９に記載の半導体装置。
【００９１】
（付記１１）前記動作半導体膜は、膜厚が１００ｎｍ以下に形成されていることを特徴とする付記１〜１０のいずれか１項に記載の半導体装置。
【００９２】
（付記１２）非晶質透明基板上に金属材料を堆積し、前記金属材料を加工して下部ゲート電極を形成する工程と、
前記下部ゲート電極上に絶縁膜を介して半導体膜を堆積し、前記半導体膜を加工して動作半導体膜を形成する工程と、
前記動作半導体膜上に絶縁膜を介して前記下部ゲート電極よりも薄く、同一の前記金属材料を堆積し、前記下部ゲート電極をマスクとして前記非晶質透明基板の背面から露光することにより前記金属材料を加工し、前記下部ゲート電極に整合した上部ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００９３】
（付記１３）非晶質透明基板上に金属材料を堆積し、前記金属材料を加工して下部ゲート電極を形成する工程と、
前記下部ゲート電極上に絶縁膜を介して半導体膜を堆積し、前記半導体膜を加工して動作半導体膜を形成する工程と、
前記動作半導体膜上に絶縁膜を介して、前記下部ゲート電極よりも薄い同一の前記金属材料と、当該金属材料よりも光透過率の高い高透過率材料とを順次堆積し、前記下部ゲート電極をマスクとして前記非晶質透明基板の背面から露光することにより前記金属材料及び前記高透過率材料を加工し、前記下部ゲート電極に整合した上部ゲート電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００９４】
（付記１４）前記上部ゲート電極の前記高透過率材料層は、透明導電材料からなることを特徴とする付記１３に記載の半導体装置の製造方法。
【００９５】
（付記１５）アモルファス状態の前記半導体膜に時間に対して連続的にエネルギーを出力するエネルギービームを照射し、前記半導体膜を結晶化することを特徴とする付記１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【００９６】
（付記１６）前記エネルギービームの出力不安定性が±１％より小値であることを特徴とする付記１５に記載の半導体装置の製造方法。
【００９７】
（付記１７）前記エネルギービームの時間に対する不安定性を示すノイズが０．１ｒｍｓ％以下である付記１５又は１６に記載の半導体装置の製造方法。
【００９８】
（付記１８）前記エネルギービームは、半導体励起の固体レーザによるものであることを特徴とする付記１５〜１７のいずれか１項に記載の半導体装置の製造方法。
【００９９】
（付記１９）前記下部ゲート電極を絶縁材料内に埋め込み形成し、前記動作半導体薄膜を平坦に形成することを特徴とする付記１２〜１８のいずれか１項に記載の半導体装置の製造方法。
【０１００】
（付記２０）化学機械研磨法により前記下部ゲート電極を埋め込み形成することを特徴とする付記１９に記載の半導体装置の製造方法。
【０１０１】
（付記２１）前記動作半導体薄膜は、前記下部ゲート電極の形状を反映して、そのソース／ドレインの部分がチャネルの部分よりも低い位置に形成されることを特徴とする付記１２〜１８のいずれか１項に記載の半導体装置の製造方法。
【０１０２】
（付記２２）各製造工程における処理温度が６００℃以下であることを特徴とする付記１２〜２１のいずれか１項に記載の半導体装置の製造方法。
【０１０３】
【発明の効果】
本発明によれば、透明非晶質基板上に、高い移動度を実現できる半導体薄膜とメタルゲートを有するダブルゲート構造を組み合わせることにより、Ｓｉ−ＭＯＳＦＥＴに匹敵する特性を有するＴＦＴを実現することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図２】図１に引き続き、本発明の実施形態１によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、本発明の実施形態１によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図４】ＣＷレーザの照射スキャンにより結晶化されてなるフローパターンの様子を示す顕微鏡写真である。
【図５】アイランド形状にパターニングされた動作半導体薄膜を示す概略平面図である。
【図６】本発明の実施形態２によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、本発明の実施形態２によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、本発明の実施形態２によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図９】本発明の実施形態３によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、本発明の実施形態３によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、本発明の実施形態３によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図１２】本発明の実施形態４によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図１３】図１１に引き続き、本発明の実施形態４によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、本発明の実施形態４によるＴＦＴの製造方法を工程順に示す概略断面図である。
【図１５】本発明の手法により実際に作製されたＴＦＴの様子を示す顕微鏡写真である。
【図１６】本発明の手法により実際に作製されたＴＦＴの特性を示す特性図である。
【符号の説明】
１，２１  ガラス基板
２，２２，２４  シリコン酸化膜
３，１３，３０  レジストパターン
３ａ  溝パターン
４  溝
５，１２，２９，４１，４４  Ｍｏ膜
６，２３  ボトムゲート電極
７  ボトムゲート絶縁膜
８，２５  アモルファスシリコン（ａ−Ｓｉ）膜
２５ａ  凸部
９，２６  多結晶シリコン（ｐ−Ｓｉ）膜
１０，２７  動作半導体薄膜
１１  トップゲート絶縁膜
１４，３１，４４，４６  トップゲート電極
１５，３２  ソース／ドレイン
２８  ゲート絶縁膜
４２，４５  ＩＴＯ膜
【図１】
2004343018.tif 000003
【図２】
2004343018.tif 000004
【図３】
2004343018.tif 000005
【図４】
2004343018.tif 000006
【図５】
2004343018.tif 000007
【図６】
2004343018.tif 000008
【図７】
2004343018.tif 000009
【図８】
2004343018.tif 000010
【図９】
2004343018.tif 000011
【図１０】
2004343018.tif 000012
【図１１】
2004343018.tif 000013
【図１２】
2004343018.tif 000014
【図１３】
2004343018.tif 000015
【図１４】
2004343018.tif 000016
【図１５】
2004343018.tif 000017
【図１６】
2004343018.tif 000018