(57)【要約】【課題】サリサイドプロセスを採用した半導体装置において、金属シリサイド層に起因して生ずるリーク電流の増大を抑止することが可能な半導体装置を提供する。【解決手段】本発明に基づく半導体装置は、主表面を有するシリコン基板１と、シリコン基板１の主表面に設けられたゲート電極３と、ゲート電極３の側面を覆うように設けられ、下敷きの酸化物サイドウォール膜６および窒化物サイドウォール膜７の２層からなる第１のサイドウォール絶縁膜８と、第１のサイドウォール絶縁膜８の表面を覆うように設けられた第２のサイドウォール絶縁膜１３と、ソースおよびドレイン領域４，５の上部に位置し、かつゲート電極３に対して第２のサイドウォール絶縁膜１３よりも外側に位置するコバルトシリサイド層１０とを備える。第２のサイドウォール絶縁膜１３は、酸化物サイドウォール膜６の下端部に位置する除去部分を埋め込んでいる。【選択図】　　　　図１
2004071959.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側面を覆うように設けられ、下敷きとなりかつその下端部が一部除去されたシリコン酸化膜と、前記シリコン酸化膜上に位置するシリコン窒化膜との２層からなる第１のサイドウォール絶縁膜と、
前記第１のサイドウォール絶縁膜の表面を覆い、かつ前記シリコン酸化膜の除去部分を埋め込むように設けられた第２のサイドウォール絶縁膜と、
前記ゲート電極を挟んで位置する前記半導体基板の主表面に設けられたソースおよびドレイン領域と、
前記ソースおよびドレイン領域の上部に位置し、かつ前記ゲート電極に対して前記第２のサイドウォール絶縁膜よりも外側に位置する金属シリサイド層とを備える、半導体装置。
【請求項２】
前記第２のサイドウォール絶縁膜は、シリコン窒化膜である、請求項１に記載の半導体装置。
【請求項３】
前記ソースおよびドレイン領域は、前記半導体基板の主表面から第１の深さにまで達するように、前記ゲート電極をマスクとして形成された第１の拡散層領域と、前記第１の深さよりも深い第２の深さにまで達するように、前記第１のサイドウォール絶縁膜をマスクとして形成された第２の拡散層領域とを含む、請求項１または２に記載の半導体装置。
【請求項４】
前記ソースおよびドレイン領域は、前記金属シリサイド層の中央部の下方に位置し、かつ前記第２の深さよりも深い第３の深さにまで達するように、前記第２のサイドウォール絶縁膜をマスクとして形成された第３の拡散層領域をさらに含む、請求項３に記載の半導体装置。
【請求項５】
主表面を有する半導体基板と、
前記半導体基板の主表面に絶縁膜を介して設けられたゲート電極と、
前記ゲート電極を挟んで位置する前記半導体基板の主表面に設けられたソースおよびドレイン領域と、
前記ソースおよびドレイン領域の上部に位置する金属シリサイド層とを備え、
前記ソースおよびドレイン領域は、前記半導体基板の主表面から第１の深さにまで達するように形成された第１の拡散層領域と、前記第１の深さよりも深い第２の深さにまで達するように形成された第２の拡散層領域と、前記金属シリサイド層の中央部の下方に位置し、かつ前記第２の深さよりも深い第３の深さにまで達するように形成された第３の拡散層領域とを含む、半導体装置。
【請求項６】
前記ゲート電極の側面を覆うように設けられた第１のサイドウォール絶縁膜と、前記第１のサイドウォール絶縁膜の表面を覆うように設けられた第２のサイドウォール絶縁膜とをさらに備え、
前記第１の拡散層領域は、前記ゲート電極をマスクとして形成された拡散層領域であり、前記第２の拡散層領域は、前記第１のサイドウォール絶縁膜をマスクとして形成された拡散層領域であり、前記第３の拡散層領域は、前記第２のサイドウォール絶縁膜をマスクとして形成された拡散層領域である、請求項５に記載の半導体装置。
【請求項７】
前記第２のサイドウォール絶縁膜は、常圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成された絶縁膜である、請求項６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを有する半導体装置に関し、より具体的には、サリサイドプロセスを適用することにより、ソースおよびドレイン領域上に金属シリサイド層が形成されたＭＩＳトランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体装置の製造プロセスにおいては、半導体装置の高速動作化のためにサリサイドプロセスが適用されることが多い。このサリサイドプロセスは、半導体基板であるシリコン基板上に形成されるＭＩＳトランジスタのゲート電極上とソースおよびドレイン領域上とに、金属シリサイド層を自己整合的に同時に形成するプロセスである。このプロセスを採用することにより、ソースおよびドレイン領域の低抵抗化が図られ、ＭＩＳトランジスタの高速動作化が実現される。
【０００３】
一方、近年における半導体装置の微細化の要望に応えるためには、セルフアラインコンタクト構造が必須の構造となりつつある。このセルフアラインコンタクト構造は、ゲート電極の上部や側面に形成されたサイドウォール絶縁膜などを、ゲート電極を覆う層間絶縁膜に対してエッチング選択性の高い膜を用いて形成することにより、ゲート電極に対して自己整合的にコンタクトを形成するものである。このセルフアラインコンタクト構造を採用することにより、微細コンタクトの形成が歩留まりよく行なえるようになるため、半導体装置の微細化が可能になる。
【０００４】
上記セルフアラインコンタクト構造が採用される半導体装置にあっては、サイドウォール絶縁膜として、シリコン酸化膜とシリコン窒化膜の２層からなる絶縁膜が採用される場合が多い。ここで、シリコン窒化膜は、コンタクト孔開孔時に層間絶縁膜であるシリコン酸化膜とのエッチングの選択比を確保するための膜であり、シリコン酸化膜は、シリコン窒化膜をゲート電極やシリコン基板上に直接堆積した場合に生ずる真性応力を緩和するための下敷きとなる膜である。また、シリコン酸化膜は、シリコン窒化膜に比べてホットキャリアを捕獲しにくい膜であるため、シリコン窒化膜とシリコン基板表面との間に介在させることにより、ＭＩＳトランジスタの電気特性の向上と信頼性の向上も図られるようになる。なお、上記サイドウォール絶縁膜の幅も、半導体装置の微細化に合わせて縮小化することがますます必要となってきている。
【０００５】
通常、シリコン基板上には、金属シリサイド層が形成されないＭＩＳトランジスタも存在する。たとえば、入出力回路に用いられるＭＩＳトランジスタがその一例であり、ゲート酸化膜耐性やＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）耐性を確保するためにソースおよびドレイン領域上に金属シリサイド層は設けられない。このように、同一半導体基板上にあっても金属シリサイド層を形成する回路領域と、金属シリサイド層を形成しない回路領域とが存在することになる。
【０００６】
図１２から図１６は、上述のセルフアラインコンタクト構造を有し、かつサリサイドプロセスが採用された従来の半導体装置の製造方法を示す工程図である。また、図１７は、この製造方法を用いて製造された従来の半導体装置の構造を示す断面図である。なお、図に示す断面は、金属シリサイド層が形成される回路領域の断面であり、金属シリサイド層が形成されない回路領域の図示は省略している。
【０００７】
まず、図１２に示すように、半導体基板であるｐ型のシリコン基板１の主表面にＭＩＳトランジスタのゲート絶縁膜となるシリコン酸化膜２ａを堆積し、さらにその上にポリシリコン膜を堆積し、フォトリソグラフィ工程によってパターニングすることにより、ゲート電極３を形成する。次に、ゲート電極３をマスクとして、ゲート電極３を挟んで位置するシリコン基板１の主表面にイオンを注入し、比較的浅いジャンクション深さを有するｎ−型の拡散層領域であるＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）領域４ａ，５ａを形成する。このＬＤＤ領域４ａ，５ａは、ソースおよびドレイン領域の一部となる拡散層領域である。
【０００８】
次に、図１３に示すように、ゲート電極３を覆うようにシリコン酸化膜６ａとシリコン窒化膜７ａとをシリコン基板１の主表面側の全面に順次堆積する。ここで、シリコン酸化膜６ａは、シリコン窒化膜７ａの下敷きとなる膜である。
【０００９】
次に、異方性エッチングを行なうことにより、シリコン窒化膜７ａとシリコン酸化膜６ａとをエッチバックし、図１４に示すようにゲート電極３の側面にサイドウォール絶縁膜８を形成する。ここで、サイドウォール絶縁膜８は、断面Ｌ字状の酸化物サイドウォール膜６と、その上に位置する窒化物サイドウォール膜７との２層から構成されることになる。また、ゲート電極３の側面およびシリコン基板１の主表面はいずれも酸化物サイドウォール膜６によって覆われることになる。
【００１０】
次に、図１４に示すように、このサイドウォール絶縁膜８およびゲート電極３をマスクとして、シリコン基板１の主表面にイオン注入を行ない、ソースおよびドレイン領域の一部となるｎ＋型の拡散層領域である高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂを形成する。なお、この高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂは、上記ＬＤＤ領域４ａ，５ａよりも深いジャンクション深さを有する拡散層領域である。
【００１１】
次に、ソースおよびドレイン領域４，５上に金属シリサイド層を形成するに先立って、金属シリサイド層を形成しない回路領域に位置するＭＩＳトランジスタのシリサイド化を防止するためのシリサイド形成防止用膜となる絶縁膜を、シリコン基板１の主表面側全面に堆積する。これにより、図１５に示すように、金属シリサイド層を形成するＭＩＳトランジスタもシリサイド形成防止用膜９にて覆われることになる。このとき堆積されるシリサイド形成防止用膜９としては一般にシリコン酸化膜が用いられ、金属シリサイド層を形成しない回路領域において反応を防止するためにある程度の膜厚（たとえば、５０ｎｍ以上）の膜厚とされる。
【００１２】
次に、図１６に示すように、金属シリサイド層を形成するＭＩＳトランジスタ上のシリサイド形成防止用膜９を除去する。このとき、金属シリサイド層を形成する回路領域におけるシリサイド形成防止用膜９が完全に除去されるように、十分なエッチングが行なわれる。これは、エッチングが不十分である場合には、シリサイド形成防止用膜９の残渣によって金属シリサイド層の形成が阻害されるためである。
【００１３】
上記シリサイド形成防止用膜９のエッチング工程においては、シリサイド形成防止用膜９の膜厚が比較的厚いため、その膜厚に対するオーバーエッチング量も大きくなり、トータルでのエッチング量が大きくなる。このため、ドライエッチングではＭＩＳトランジスタにダメージを与えるおそれが強くなるため、ウェットエッチングのみのエッチングや、ドライエッチングとウェットエッチングを組合わせたエッチングにより、シリサイド形成防止用膜９が除去される。このため、サイドウォール絶縁膜８の一部である断面Ｌ字状の酸化物サイドウォール膜６の下端部が一部除去されることになり、図１６に示すような除去部６ｄが形成される。
【００１４】
次に、金属シリサイド層を形成するために、シリコン基板１の主表面側全面にわたってコバルト（Ｃｏ）層を堆積し、熱処理を施す。これにより、シリコンとコバルト層との接触界面においてＳｉ原子とＣｏ原子とが反応し、図１７に示すようなＣｏＳｉ２からなるコバルトシリサイド層１０，１１がゲート電極３上およびソースおよびドレイン領域４，５上に同時に形成される。
【００１５】
その後、未反応のコバルト層を除去することにより、セルフアラインコンタクト構造によって微細化が図られ、かついわゆるサリサイド構造を備えることによって高速動作化が図られたＭＩＳトランジスタの形成が可能になる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法を用いて製造された半導体装置にあっては、以下のような問題があった。
【００１７】
上述したように、シリサイド形成防止用膜の除去工程において、図１６に示すようにサイドウォール絶縁膜８の一部である断面Ｌ字状の酸化物サイドウォール膜６の下端部が除去され、除去部６ｄが発生する。このため、ソースおよびドレイン領域４，５の一部であるＬＤＤ領域４ａ，５ａの上面が露出した状態になる。この結果、後に行なわれるコバルトシリサイド層の形成工程において、コバルトシリサイド層１０がシリコン基板１の主表面に沿って横方向に成長することになる。つまり、ＬＤＤ領域４ａ，５ａの上面がシリサイド化され、コバルトシリサイド層１０の端部がＬＤＤ領域４ａ，５ａに接触した状態になる。このとき、オーバーエッチングによる除去部６ｄが大きい場合には、ＭＩＳトランジスタの動作時にＬＤＤ領域４，５に生ずる空乏層がコバルトシリサイド層１０に接触し、リークを発生させてしまうことがある。また、最悪の場合には、コンバルトシリサイド層１０がＬＤＤ領域４ａ，５ａを突き破り、下層のｐウェル領域にまで達するおそれもある。
【００１８】
また、コバルトシリサイド層１０の形成後に行なわれる配線工程における熱処理により、ソースおよびドレイン領域４，５上に位置するコバルトシリサイド層１０がシリコン基板１側に向かって島状に成長し、不均一または不連続な膜になる「凝集」と呼ばれる現象が発生する場合がある。この凝集としては、図１８に示すように、ゲート電極３間に位置するソースおよびドレイン領域４，５上の中央部分からシリコン基板１側に向かって延びる楔形の凝集部分１２が発生する場合が多い。この楔形の凝集部分１２が、ＭＩＳトランジスタの動作時にソースおよびドレイン領域４，５において生じる空乏層に接触する程度にまで成長した場合には、リーク電流が増大する。また、図示の如く楔形の凝集部分１２がソースおよびドレイン領域４，５を突き破り、ｐウェル領域にまで達した場合には、短絡が生じてしまう。このため、高濃度ソースおよびドレイン領域４ｂ，５ｂのジャンクション深さを通常よりも深くすることも考えられるが、これではＭＩＳトランジスタのパンチスルー特性の劣化が懸念されるため、好ましい対策とは言えない。
【００１９】
したがって、本発明は上記問題点を解決すべくなされたものであり、サリサイドプロセスを採用した半導体装置において、金属シリサイド層に起因して生ずるリーク電流の増大を抑止することが可能な半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の第１の局面における半導体装置は、半導体基板と、ゲート電極と、第１および第２のサイドウォール絶縁膜と、ソースおよびドレイン領域と、金属シリサイド層とを備える。ゲート電極は、半導体基板の主表面に絶縁膜を介して設けられる。第１のサイドウォール絶縁膜は、ゲート電極の側面を覆うように設けられ、下敷きとなりかつその下端部が一部除去されたシリコン酸化膜と、このシリコン酸化膜上に位置するシリコン窒化膜との２層からなる。第２のサイドウォール絶縁膜は、第１のサイドウォール絶縁膜の表面を覆い、かつシリコン酸化膜の除去部分を埋め込むように設けられる。ソースおよびドレイン領域は、ゲート電極を挟んで位置する半導体基板の主表面に設けらる。金属シリサイド層は、ソースおよびドレイン領域の上部に位置し、かつゲート電極に対して第２のサイドウォール絶縁膜よりも外側に位置している。
【００２１】
このように、第１のサイドウォール絶縁膜を構成するシリコン酸化膜の下端部に生じる除去部分を埋め込むように第２のサイドウォール絶縁膜を形成し、この第２のサイドウォール絶縁膜よりも外側に金属シリサイド層を形成することにより、第２のサイドウォール絶縁膜が金属シリサイド層とソースまたはドレイン領域の端部との距離を確保し、これらの接触を回避するためのスペーサ膜としての役割を果たすため、金属シリサイド層を設けることによるリーク電流の増大を防止することが可能になる。この結果、電気特性に優れた半導体装置を歩留まりよく得ることが可能になる。
【００２２】
上記本発明の第１の局面における半導体装置にあっては、たとえば、第２のサイドウォール絶縁膜はシリコン窒化膜であることが好ましい。
【００２３】
このように、第２のサイドウォール絶縁膜をシリコン窒化膜とすることにより、一般的に層間絶縁膜として用いられるシリコン酸化膜とのエッチングの選択比を高く維持することが可能になるため、セルフアラインコンタクト構造を採用することが可能になり、半導体装置の微細化に寄与することになる。
【００２４】
上記本発明の第１の局面における半導体装置にあっては、たとえば、ソースおよびドレイン領域は、半導体基板の主表面から第１の深さにまで達するように、ゲート電極をマスクとして形成された第１の拡散層領域と、第１の深さよりも深い第２の深さにまで達するように、第１のサイドウォール絶縁膜をマスクとして形成された第２の拡散層領域とを含んでいることが好ましい。
【００２５】
このように、ソースおよびドレイン領域近傍における電界の緩和ために設けられる浅い接合の第２の拡散層領域を備えた半導体装置においては、半導体装置の動作時に特に金属シリサイド層が第２の拡散層領域に生ずる空乏層に接触する可能性が高いため、本発明の適用が特に有効となる。
【００２６】
上記本発明の第１の局面における半導体装置にあっては、たとえば、ソースおよびドレイン領域は、金属シリサイド層の中央部の下方に位置し、かつ第２の深さよりも深い第３の深さにまで達するように、第２のサイドウォール絶縁膜をマスクとして形成された第３の拡散層領域をさらに含んでいることが望ましい。
【００２７】
このように、第２の拡散層領域の下部に局所的に設けられた第３の拡散層領域を備えていることにより、シリサイドの凝集が生じた場合にも凝集部分と空乏層との距離が確保されるため、リーク電流の増大を防止することが可能になる。
【００２８】
本発明の第２の局面における半導体装置は、半導体基板と、ゲート電極とソースおよびドレイン領域と、金属シリサイド層とを備える。ゲート電極は、半導体基板の主表面に絶縁膜を介して設けられる。ソースおよびドレイン領域は、ゲート電極を挟んで位置する半導体基板の主表面に設けられる。金属シリサイド層は、ソースおよびドレイン領域の上部に位置する。ソースおよびドレイン領域は、半導体基板の主表面から第１の深さにまで達するように形成された第１の拡散層領域と、第１の深さよりも深い第２の深さにまで達するように形成された第２の拡散層領域と、金属シリサイド層の中央部の下方に位置し、かつ第２の深さよりも深い第３の深さにまで達するように形成された第３の拡散層領域とを含んでいる。
【００２９】
このように、通常のソースおよびドレイン領域と基板領域との接合面のうちの、金属シリサイド層の中央部の下方に対応した位置に局所的に第３の拡散層を形成することにより、金属シリサイド層に凝集が生じた場合にも、半導体装置の動作時にソースまたはドレイン領域に生ずる空乏層がこの凝集部分と接触する可能性が低くなるため、リーク電流の増大の防止が可能になる。この結果、電気特性に優れた半導体装置を歩留まりよく得ることが可能になる。
【００３０】
上記本発明の第２の局面における半導体装置にあっては、たとえば、ゲート電極の側面を覆うように設けられた第１のサイドウォール絶縁膜と、第１のサイドウォール絶縁膜の表面を覆うように設けられた第２のサイドウォール絶縁膜とをさらに備え、第１の拡散層領域は、ゲート電極をマスクとして形成された拡散層領域であり、第２の拡散層領域は、第１のサイドウォール絶縁膜をマスクとして形成された拡散層領域であり、第３の拡散層領域は、第２のサイドウォール絶縁膜をマスクとして形成された拡散層領域であることが好ましい。
【００３１】
このように、第３の拡散層領域を形成する際に、ゲート電極の側面を覆うように形成された第１のサイドウォール絶縁膜の表面を覆うように形成した第２のサイドウォール絶縁膜をマスクとしてイオン注入を行なうことにより、第３の拡散層領域を簡便に形成することが可能になる。
【００３２】
上記本発明の第２の局面における半導体装置にあっては、たとえば、第２のサイドウォール絶縁膜は常圧ＣＶＤ法を用いて形成された絶縁膜であることが好ましい。
【００３３】
このように、第２のサイドウォール絶縁膜として、常圧ＣＶＤ法によって形成された絶縁膜を用いることにより、既に形成されている金属シリサイド層における凝集の発生を防止することが可能になる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照して説明する。
【００３５】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構造を示す断面図であり、図２および図３は、本実施の形態における半導体装置の製造方法を示す工程図である。なお、図においては、金属シリサイド層が形成される回路領域におけるＭＩＳトランジスタのみを図示し、金属シリサイド層が形成されない回路領域の図示は省略している。
【００３６】
まず、図１を参照して、本実施の形態における半導体装置の構造について説明する。図１に示すように、本実施の形態１における半導体装置は、半導体基板であるｐ型のシリコン基板１の主表面上に、ゲート絶縁膜であるゲート酸化膜２を介してゲート電極３を備えている。ゲート電極は、ポリシリコンからなり、その上面は金属シリサイド層であるコバルトシリサイド層１１によって覆われている。
【００３７】
ゲート電極３の側面は、第１のサイドウォール絶縁膜８によって覆われている。第１のサイドウォール絶縁膜８は、下敷きとなる断面Ｌ字状の酸化物サイドウォール膜６と、その上に位置する窒化物サイドウォール膜７との２層からなる。下敷きの酸化物サイドウォール膜６の下端部分は一部除去されている。
【００３８】
第１のサイドウォール絶縁膜８の表面は、第２のサイドウォール絶縁膜１３によって覆われる。このため、上記除去部分も第２のサイドウォール絶縁膜１３によって埋め込まれている。この第２のサイドウォール絶縁膜１３は、たとえばシリコン窒化膜からなる。これにより、後のコンタクト形成工程において、層間絶縁膜であるシリコン酸化膜とのエッチングの選択比が確保され、自己整合的にコンタクトを形成することが可能になる。
【００３９】
ゲート電極３を挟んで位置するシリコン基板１の主表面には、ソースおよびドレイン領域４，５が設けられている。ソースおよびドレイン領域４，５は、それぞれ、シリコン基板１の主表面から深さｄ１にまで達するように形成された第１の拡散層領域であるｎ−型のＬＤＤ領域４ａ，５ａと、深さｄ１よりも深い深さｄ２にまで達するように形成された第２の拡散層領域であるｎ＋型の高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂとを含んでいる。
【００４０】
ソースおよびドレイン領域４，５上には、金属シリサイド層であるコバルトシリサイド層１０が位置している。このコバルトシリサイド層１０は、ゲート電極３に対して第２のサイドウォール絶縁膜１３よりも外側に位置しており、その端部が第２のサイドウォール絶縁膜１３と接触している。
【００４１】
次に、図２および図３を参照して、上記構造を有する半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、従来例において説明した図１２から図１６に示す工程と同様の工程を経た後に、図２および図３に示す工程を経ることになる。このため、図１２から図１６に示す工程についての説明は、重複を避けるためにここでは繰り返さない。
【００４２】
図２に示すように、図１６に示す断面形状の半導体装置のシリコン基板１の主表面側全面にわたって、第２のサイドウォール絶縁膜となるべきシリコン窒化膜１３ａを、たとえばＣＶＤ法を用いて堆積する。このとき、シリサイド形成防止用膜を除去する際のオーバーエッチングにより除去された酸化物サイドウォール膜の下端部分に相当する除去部６ｄ（図１６参照）を埋め込むようにシリコン窒化膜１３ａを堆積する。
【００４３】
つづいて、図３に示すように、シリコン窒化膜１３ａにエッチバックを施し、第１のサイドウォール絶縁膜８の表面を覆うように第２のサイドウォール絶縁膜１３を形成する。この後、従来の製造方法と同様に、シリコン基板１の主表面全面にわたってコバルト層を堆積し、熱処理を施すことによってコバルトシリサイド層１０，１１を形成し、未反応のコバルト層を除去する。以上により、図１に示す構造の半導体装置が得られる。
【００４４】
すなわち、（ａ）半導体基板の主表面に絶縁膜を介してゲート電極を形成する工程と、（ｂ）ゲート電極を挟んで位置する半導体基板の主表面に、ゲート電極をマスクとして、半導体基板の主表面から第１の深さにまで達するようにソースおよびドレイン領域の一部となる第１の拡散層領域を形成する工程と、（ｃ）ゲート電極の側面を覆うように下敷きのシリコン酸化膜およびシリコン窒化膜の２層からなる第１のサイドウォール絶縁膜を形成する工程と、（ｄ）第１のサイドウォール絶縁膜をマスクとして、第１の深さよりも深い第２の深さにまで達するようにソースおよびドレイン領域の一部となる第２の拡散層領域を形成する工程と、（ｅ）第１のサイドウォール絶縁膜を覆うようにシリサイド形成防止用膜を堆積し、このシリサイド形成防止用膜をオーバーエッチング条件にて除去する工程と、（ｆ）第１のサイドウォール絶縁膜の表面を覆うように第２のサイドウォール絶縁膜を形成する工程と、（ｇ）第２のサイドウォール絶縁膜の形成後に、ソースおよびドレイン領域の上部を金属シリサイド層とする工程とを経ることにより、上記構造の半導体装置の製造が可能となる。
【００４５】
上記構成の半導体装置またはその製造方法によれば、シリサイド形成防止用膜の除去時に生じる酸化物サイドウォール膜の除去部分を第２のサイドウォール絶縁膜によって覆うことが可能になるため、その後に形成される金属シリサイド層がソースおよびドレイン領域の一部であるＬＤＤ領域にまで達することがなくなる。すなわち、第２のサイドウォール絶縁膜によって金属シリサイド膜とＬＤＤ領域とが接触することが防止されるため、従来生じていたようなリーク電流の増大が防止されるようになる。これにより、歩留まりよく半導体装置を製造することが可能になり、電気特性に優れかつ高信頼性の半導体装置を提供することが可能になる。
【００４６】
なお、図４に示すように、本実施の形態における半導体装置にあっては、第１のサイドウォール絶縁膜８の幅ｗ１に対して、第２のサイドウォール絶縁膜１３の幅ｗ２がより小さくなるように設定されることが望ましい。これは、本実施の形態においては、コバルトシリサイド層１０の形成前に第２のサイドウォール絶縁膜１３を形成するためであり、幅ｗ２を小さくすることによってコバルトシリサイド層１０をより大きく形成できるためである。これにより、ソースおよびドレインの寄生抵抗をより低減することが可能になる。第２のサイドウォール絶縁膜１３の幅ｗ２は、酸化物サイドウォール膜６の除去部分を埋め込むのに十分な厚みであれば薄ければ薄いほどよいが、たとえば第１のサイドウォール絶縁膜８の厚みの半分以上とするとよい。
【００４７】
（実施の形態２）
図５は、本発明の実施の形態２における半導体装置の構造を示す断面図であり、図６から図８は、本実施の形態における半導体装置の製造方法を示す工程図である。なお、上記実施の形態１と同様の部分については図中同じ符号を付し、その説明は繰り返さない。
【００４８】
まず、図５を参照して本実施の形態における半導体装置の構造について説明する。本実施の形態における半導体装置は、上記実施の形態１と同様に第１のサイドウォール絶縁膜８の表面を覆うように、第２のサイドウォール絶縁膜１３を備えている。しかしながら、ソースおよびドレイン領域４，５上に位置するコバルトシリサイド層１０は、第２のサイドウォール絶縁膜１３の下部を超えて第１のサイドウォール絶縁膜８にまで達している。
【００４９】
ゲート電極３を挟んで位置するシリコン基板１の主表面に形成されたソースおよびドレイン領域４，５は、それぞれ、シリコン基板１の主表面から深さｄ１にまで達するように形成された第１の拡散層領域であるｎ−型のＬＤＤ領域４ａ，５ａと、深さｄ１よりも深い深さｄ２にまで達するように形成された第２の拡散層領域であるｎ＋型の高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂと、深さｄ２よりも深い深さｄ３にまで達するように形成された第３の拡散層領域であるｎ＋型のリーク電流低減用拡散層領域４ｃ，５ｃとを含んでいる。リーク電流低減用拡散層領域４ｃ，５ｃは、高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂの下部に位置するｐウェル領域との接合面よりもさらに下方にむかって局所的に延び、深さｄ３にまで達する拡散層領域である。
【００５０】
次に、上記構造の半導体装置の製造方法について、図６から図８を参照して説明する。本実施の形態における半導体装置の製造方法は、従来例において説明した図１２から図１６に示す工程と同様の工程を経た後に、図６から図８に示す工程を経ることになる。このため、図１２から図１６に示す工程についての説明は、重複を避けるためにここでは繰り返さない。
【００５１】
図６に示すように、図１６に示す断面形状の半導体装置のシリコン基板１の主表面側全面にわたってコバルト層を堆積し、熱処理を施すことによってコバルトシリサイド層１０，１１を形成し、未反応のコバルト層を除去する。
【００５２】
次に、図７に示すように、シリコン基板１の主表面側全面にわたって、第２のサイドウォール絶縁膜となるべきシリコン窒化膜１３ａを、たとえば常圧ＣＶＤ法を用いて堆積する。これは、このシリコン窒化膜１３ａを堆積する工程がコバルトシリサイド層１０，１１の形成後の工程であるためであり、高温に晒すことによってサリサイドが凝集することを防止するためである。
【００５３】
つづいて、図８に示すように、シリコン窒化膜１３ａにエッチバックを施し、第１のサイドウォール絶縁膜８の表面を覆うように第２のサイドウォール絶縁膜１３を形成する。この後、第２のサイドウォール絶縁膜１３、第１のサイドウォール絶縁膜８およびゲート電極３をマスクとして、コバルトシリサイド層１０越しに、シリコン基板１の主表面にイオン注入を行ない、高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂの下方に局所的にリーク電流低減用拡散層領域４ｃ，５ｃを形成する。以上により、図５に示す構造の半導体装置が得られる。
【００５４】
すなわち、（ａ）半導体基板の主表面に絶縁膜を介してゲート電極を形成する工程と、（ｂ）ゲート電極を挟んで位置する半導体基板の主表面に、ゲート電極をマスクとして、半導体基板の主表面から第１の深さにまで達するようにソースおよびドレイン領域の一部となる第１の拡散層領域を形成する工程と、（ｃ）ゲート電極の側面を覆うように第１のサイドウォール絶縁膜を形成する工程と、（ｄ）第１のサイドウォール絶縁膜をマスクとして、第１の深さよりも深い第２の深さにまで達するようにソースおよびドレイン領域の一部となる第２の拡散層領域を形成する工程と、（ｅ）ソースおよびドレイン領域の上部を金属シリサイド層とする工程と、（ｆ）金属シリサイド層形成後に、第１のサイドウォール絶縁膜の表面を覆うように第２のサイドウォール絶縁膜を形成する工程と、（ｇ）第２のサイドウォール絶縁膜をマスクとして、第２の深さよりも深い第３の深さにまで達するようにソースおよびドレイン領域の一部となる第３の拡散層領域を形成する工程とを経ることにより、上記構造の半導体装置の製造が可能となる。
【００５５】
上記構成の半導体装置またはその製造方法によれば、コバルトシリサイド層形成後に行なわれる配線形成工程などの工程における熱処理において、シリサイドの楔形凝集が生じた場合にも、このリーク電流低減用拡散層領域によって、ＭＩＳトランジスタの動作時に生じる空乏層にシリサイドの楔形凝集部分が接触することが回避される可能性が高くなる。すなわち、リーク電流低減用拡散層領域を設けることにより、楔形凝集が生じてもリーク電流が増大しないマージンが大きく確保されるようになる。これにより、歩留まりよく半導体装置を製造することが可能になり、電気特性に優れかつ高信頼性の半導体装置を提供することが可能になる。
【００５６】
また、本実施の形態においては、第２のサイドウォール絶縁膜をマスクとして、シリサイドの凝集が生じ易い中央部分に対応したソースおよびドレイン領域の下端部のみに局所的にリーク電流低減用拡散層領域が形成されるため、パンチスルー特性の劣化のおそれもなく、半導体装置の微細化とリーク電流の低減の両立が図られるようになる。
【００５７】
なお、図９に示すように、本実施の形態における半導体装置にあっては、第１のサイドウォール絶縁膜８の幅ｗ１に対して、第２のサイドウォール絶縁膜１３の幅ｗ３がより大きくなるように設定されることが望ましい。これは、本実施の形態においては、コバルトシリサイド層１０の形成後に第２のサイドウォール絶縁膜１３を形成するため、第２のサイドウォール絶縁膜１３の幅ｗ３はソースおよびドレインの寄生抵抗に影響を与えないためである。この結果、第２のサイドウォール絶縁膜１３の幅ｗ３はパンチスルー特性の劣化を防止するため、より局所的にリーク電流低減用拡散層領域が設けられるように、厚ければ厚いほどよい。
【００５８】
（実施の形態３）
図１０は、本発明の実施の形態３における半導体装置の構造を示す断面図であり、図１１は、本実施の形態における半導体装置の製造方法を示す工程図である。なお、上記実施の形態１または２と同様の部分については図中同じ符号を付し、その説明は繰り返さない。
【００５９】
まず、図１０を参照して、本実施の形態における半導体装置の構造について説明する。本実施の形態における半導体装置は、上記実施の形態１と同様に、第１のサイドウォール絶縁膜８の表面を覆うように、第２のサイドウォール絶縁膜１３を備えている。なお、第１のサイドウォール絶縁膜８を構成する下敷きの酸化物サイドウォール膜の下端に位置する除去部も、第２のサイドウォール絶縁膜１３によって埋め込まれている。また、ソースおよびドレイン領域４，５上に位置するコバルトシリサイド層１０は、ゲート電極３に対して第２のサイドウォール絶縁膜１３よりも外側に位置しており、その端部が第２のサイドウォール絶縁膜１３と接触している。
【００６０】
また、本実施の形態における半導体装置は、上記実施の形態２と同様のソースおよびドレイン構造を有している。すなわち、ゲート電極３を挟んで位置するシリコン基板１の主表面に形成されたソースおよびドレイン領域４，５のそれぞれは、シリコン基板１の主表面から深さｄ１にまで達するように形成された第１の拡散層領域であるｎ−型のＬＤＤ領域４ａ，５ａと、深さｄ１よりも深い深さｄ２にまで達するように形成された第２の拡散層領域であるｎ＋型の高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂと、深さｄ２よりも深い深さｄ３にまで達するように形成された第３の拡散層領域であるｎ＋型のリーク電流低減用拡散層領域４ｃ，５ｃとを含んでいる。リーク電流低減用拡散層領域４ｃ，５ｃは、高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂの下部に位置するｐウェル領域との接合面よりもさらに下方に向かって局所的に延び、深さｄ３にまで達する拡散層領域である。
【００６１】
次に、上記構造の半導体装置の製造方法について、図１１を参照して説明する。本実施の形態における半導体装置の製造方法は、上記実施の形態１にいて説明した製造工程のうち図３に示す工程までは同一の工程であり、この図３に示した工程の後に図１１に示す工程を行なうことによる。このため、図１１までの工程についての説明は、重複を避けるためにここでは繰り返さない。
【００６２】
図１１に示すように、図３に示す断面形状の半導体装置のシリコン基板１の主表面に、第２のサイドウォール絶縁膜１３、第１のサイドウォール絶縁膜８およびゲート電極３をマスクとして、コバルトシリサイド層１０越しにシリコン基板１の主表面にイオンを注入し、高濃度ソース領域４ｂおよび高濃度ドレイン領域５ｂの下方に局所的にリーク電流低減用拡散層領域４ｃ，５ｃを形成する。以上により、図１０に示す構造の半導体装置が得られる。
【００６３】
上記構成の半導体装置またはその製造方法によれば、上記実施の形態１における効果と上記実施の形態２における効果とを同時に得ることが可能になる。すなわち、コバルトシリサイド層がＬＤＤ領域と接触することによるリーク電流の増大の防止と、シリサイドの凝集が生じることによるリーク電流の増大の防止とが同時に図られるようになる。これにより、歩留まりよく半導体装置を製造することが可能になり、電気特性に優れかつ高信頼性の半導体装置を提供することが可能になる。
【００６４】
なお、上記実施の形態においては、半導体装置としてｎ型ＭＯＳトランジスタを例示して説明を行なったが、特にこれに限定されるものではなく、ｐ型ＭＯＳトランジスタに本発明を適用することも当然に可能である。また、上記実施の形態においては、ＬＤＤ構造を有する半導体装置を例示して説明を行なったが、特にこれに限定されるものではなく、ＬＤＤ構造を有しない半導体装置にも本発明を適用することは有効である。
【００６５】
このように、今回開示した上記各実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００６６】
【発明の効果】
本発明によれば、金属シリサイド層がＬＤＤ領域に接触することによって生ずるリーク電流の増大の防止が図られた半導体装置を提供することが可能になる。また、本発明によれば、シリサイドの凝集が生じた場合にも、リーク電流の増大が防止される半導体装置を提供することが可能になる。このため、電気特性に優れかつ高信頼性の半導体装置を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法を示す工程図である。
【図３】本発明の実施の形態１における半導体装置の製造方法を示す工程図である。
【図４】本発明の実施の形態１における半導体装置の変形例を示す断面図である。
【図５】本発明の実施の形態２における半導体装置の構造を示す断面図である。
【図６】本発明の実施の形態２における半導体装置の製造方法を示す工程図である。
【図７】本発明の実施の形態２における半導体装置の製造方法を示す工程図である。
【図８】本発明の実施の形態２における半導体装置の製造方法を示す工程図である。
【図９】本発明の実施の形態２における半導体装置の変形例を示す断面図である。
【図１０】本発明の実施の形態３における半導体装置の構造を示す断面図である。
【図１１】本発明の実施の形態３における半導体装置の製造方法を示す工程図である。
【図１２】従来の半導体装置の製造方法を示す第１工程図である。
【図１３】従来の半導体装置の製造方法を示す第２工程図である。
【図１４】従来の半導体装置の製造方法を示す第３工程図である。
【図１５】従来の半導体装置の製造方法を示す第４工程図である。
【図１６】従来の半導体装置の製造方法を示す第５工程図である。
【図１７】従来の半導体装置の構造を示す断面図である。
【図１８】従来の半導体装置において、金属シリサイド層に楔形凝集が生じた状態を示す断面図である。
【符号の説明】
１　シリコン基板、２　ゲート酸化膜、２ａ　シリコン酸化膜、３　ゲート電極、４　ソース領域、４ａ　ＬＤＤ領域、４ｂ　高濃度ソース領域、４ｃ　リーク電流低減用拡散領域、５　ドレイン領域、５ａ　ＬＤＤ領域、５ｂ　高濃度ドレイン領域、５ｃ　リーク電流低減用拡散領域、６　酸化物サイドウォール膜、６ａ　シリコン酸化膜、６ｄ　除去部、７　窒化物サイドウォール膜、７ａ　シリコン窒化膜、８　第１のサイドウォール絶縁膜、９　シリサイド形成防止用膜、１０，１１　コバルトシリサイド層、１２　楔形の凝集部分、１３　第２のサイドウォール絶縁膜、１３ａ　シリコン窒化膜、１４　層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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