(57)【要約】【課題】高速書き込みと高信頼性とを両立するステップアップ書き込み方式を用いた不揮発性半導体メモリを提供する。【解決手段】半導体基板と、この半導体基板に第１ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第２ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、このセルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、メモリセルのデータ書き込みについて、ゲート電極と半導体基板の間に、第１のステップアップ電圧で書き込みパルス電圧を印加する第１の書き込み動作が行われ、引き続き第１のステップアップ電圧より小さい第２のステップアップ電圧で書き込みパルス電圧を印加する第２の書き込み動作が行われる書き込み動作モードを有する。【選択図】　図７
2004023044.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板にトンネル絶縁膜と電荷蓄積絶縁膜の積層構造を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、
前記メモリセルのデータ書き込み及び消去の少なくとも一方について、前記ゲート電極と半導体基板の間に、順次ステップアップするパルス電圧を複数回印加する動作モードを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルは、前記トンネル絶縁膜の酸化膜換算膜厚をＴｏｘとして、チャネル幅が２Ｔｏｘ〜２０Ｔｏｘの範囲に設定されている。
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ゲート絶縁膜は、メモリセルのチャネル領域中央部に比べてチャネル幅方向端部で厚く形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記電荷蓄積絶縁膜は、チャネル領域又はゲート電極のチャネル幅方向端部より外側に延在する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板に第１ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第２ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、
前記メモリセルのデータ書き込みについて、前記ゲート電極と半導体基板の間に、第１のステップアップ電圧で書き込みパルス電圧を印加する第１の書き込み動作が行われ、引き続き第１のステップアップ電圧より小さい第２のステップアップ電圧で書き込みパルス電圧を印加する第２の書き込み動作が行われる書き込み動作モードを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板に第１ゲート絶縁膜を介して導電体膜からなる電荷蓄積層が形成され、この電荷蓄積層上に第１のゲート絶縁膜より薄い第２ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、
前記メモリセルのデータ消去について、前記ゲート電極と半導体基板の間に、順次ステップアップする複数回の消去パルス電圧を印加する消去動作モードを有する
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記第２ゲート絶縁膜は、４ｎｍ以下の膜厚のシリコン酸化膜またはシリコン酸窒化膜である
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記第１及び第２ゲート絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜であり、前記電荷蓄積層はシリコン窒化膜であり、前記第１ゲート絶縁膜の厚さは、４ｎｍ以下である
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項９】
前記第１のゲート絶縁膜は、第１のシリコン酸化膜またはシリコン酸窒化膜であり、前記電荷蓄積層は導電体膜であり、前記第２のゲート絶縁膜は、第２のシリコン酸化膜又はシリコン酸窒化膜、シリコン窒化膜及び第３のシリコン酸化膜又はシリコン酸窒化膜の積層絶縁膜であって、前記第２のシリコン酸化膜又はシリコン酸窒化膜の厚さは前記第３のシリコン酸化膜又はシリコン酸窒化膜より薄い
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１ゲート絶縁膜の厚さは、４ｎｍ以下である
ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記消去動作モードは、第１のステップアップ電圧で消去パルス電圧を印加する第１の消去動作と、引き続き第１のステップアップ電圧より小さい第２のステップアップ電圧で消去パルス電圧を印加する第２の消去動作とを有する
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項１２】
第１の書き込み動作では、書き込みパルス電圧印加後のベリファイ読み出しを行わず、第２の書き込み動作では各書き込みパルス電圧印加後にしきい値電圧を判定するベリファイ読み出しを行う
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項１３】
第１の書き込み動作は、単調に増加する書き込みパルス電圧を連続的に印加して行う
ことを特徴とする請求項１２記載の不揮発性半導体記憶装置。
【請求項１４】
第１の消去動作では、消去パルス電圧印加後のベリファイ読み出しを行わず、第２の消去動作では各消去パルス電圧印加後にしきい値電圧を判定するベリファイ読み出しを行う
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。
【請求項１５】
第１の消去動作は、単調に増加する消去パルス電圧を連続的に印加して行う
ことを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
半導体基板と、
前記半導体基板にトンネル絶縁膜と電荷蓄積絶縁膜の積層構造を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、
前記メモリセルのデータ消去において、前記ゲート電極と半導体基板の間に、第１の電圧と第１のパルス幅で定義される第１の消去パルスを印加し、その後前記第１の電圧より絶対値の小さい第２の電圧と前記第１のパルス幅より長い第２のパルス幅で定義される第２の消去パルスを印加する消去動作モードを有する
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に係り、特にステップアップ方式の書込み／消去動作に関する。
【０００２】
【従来の技術】
電気的に書き込み及び消去が可能な不揮発性半導体メモリのひとつとして、浮遊ゲート型メモリセルが広く使用されている。浮遊ゲート型メモリセルは、半導体基板上に浮遊ゲートと制御ゲートを積層形成した構造を有する。半導体基板と浮遊ゲートとの間には９ｎｍ程度のトンネル酸化膜が、浮遊ゲートと制御ゲートとの間には酸化膜換算で１４ｎｍ程度のＯＮＯ膜が形成されている。このメモリセルでは、浮遊ゲート中に蓄積された電荷量によってセルのしきい値を変化させ、データ”０”状態（書き込み状態）とデータ”１”状態（消去状態）とを区別する。
【０００３】
近年、電荷蓄積層として、浮遊ゲートに代わってシリコン窒化膜を電荷蓄積層として用いたＭＯＮＯＳ型メモリセルが開発されている。ＭＯＮＯＳ型メモリセルは半導体基板上に２ｎｍ程度の薄いトンネル酸化膜を介して形成されたシリコン窒化膜を電荷蓄積層とする。ＭＯＮＯＳ型セルでのデータの書き込み消去は、基板から電子又はホールをシリコン窒化膜に注入してシリコン窒化膜の蓄積電荷量を変えて、メモリセルのしきい値を変化させることで行われる。
【０００４】
ＭＯＮＯＳ型セルで書き込み消去を繰り返した場合、シリコン基板とトンネル酸化膜との界面で界面準位が増加することが、Ｓ．Ｃ．Ｅｖｅｒｉｓｔ等によって指摘されている（文献１：”Ｍｏｄｅｌｉｎｇ　ｔｈｅ　ｃｙｃｌｉｎｇ　ｄｅｇｒａｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ−ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｔｒａｎｓｉｓｔｏｒｓ”　Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．　６０（１７）　２７　Ａｐｒｉｌ　１９９２，ｐｐ．２１０１−２１０４）。
【０００５】
文献１によれば、界面準位の増加量はトンネル酸化膜を通過したホール（正孔）の総電荷量に依存するとされている。また、Ｓｈｉｎ−ｉｃｈｉ　Ｍｉｎａｍｉ等は、電荷蓄積層に蓄積されたホールが、書き込み電圧印加時に、トンネル酸化膜を通過して界面準位を発生させるモデルを提案している（文献２：”Ａ　ＮｏｖｅｌＭＯＮＯＳ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｍｅｍｏｒｙ　Ｄｅｖｉｃｅ　Ｅｎｓｕｒｉｎｇ　１０−Ｙｅａｒ　Ｄａｔａ　Ｒｅｔｅｎｔｉｏｎ　ａｆｔｅｒ　１０７　Ｅｒａｓｅ／Ｗｒｉｔｅ　Ｃｙｃｌｅｓ”　ＩＥＥＥ　ＴＲＡＮＳＡＣＴＩＯＮＳ　ＯＮ　ＥＬＥＣＴＲＯＮ　ＤＥＶＩＣＥＳ．　ＶＯＬ．　４０，　ＮＯ．　１１，ＮＯＶＥＭＢＥＲ　１９９３，　ｐｐ．２０１１−２０１７）。
【０００６】
これらの文献の指摘によれば、ＭＯＮＯＳ型メモリセルの信頼性を高めるためには、トンネル酸化膜を通過するホールの総電荷量および、消去後のホールの蓄積量を少なくすれば良い。繰り返し書き換え回数を変えずに、ホールの総通過量を少なくするためには、書き込みしきい値と消去しきい値との差（しきい値ウィンドウ）を小さくとれば良いことが公知ではないが示唆される。また、消去後のホールの蓄積量を小さくするには、消去後のホールの蓄積量を小さくすれば良いことが示されている。
【０００７】
しかし、この方法には次のような問題があった。
電荷蓄積層に電子が蓄積された状態を書き込み状態とした場合、セルを長時間放置すると、蓄積された電子は薄いトンネル酸化膜を介して徐々にシリコン基板に抜ける。そのためセルのしきい値は徐々に低くなる。その結果、消去状態のセルとの区別が出来なくなる可能性がある。最初に設定した書き込み状態と消去状態とのしきい値差が小さいと、このようなデータ化けに対するマージンが小さくなる。消去状態のセルのしきい値が徐々に高くなって書き込み状態との区別がつかなくなる場合にも同様の問題がある。
【０００８】
また、消去しきい値を正にして、しきい値ウィンドウを一定とすると、書き込みしきい値は上昇する。このため、書き込み状態の蓄積電極内の負の電荷量がより上昇する。蓄積電極内の電荷量が上昇すると、自己電界によって、より蓄積電極内から電荷が逃げやすくなり、電荷保持特性が悪化する。
従って、従来の技術では繰り返し書き換え回数を多くすることと、データ化けに対するしきい値マージンを十分に確保することとの両立が困難であった。さらに、正孔蓄積がない場合についての界面準位の増加については不明で、その対策については文献１，２等では開示されていない。
【０００９】
一方、従来の浮遊ゲート型のＮＡＮＤ型ＥＥＰＲＯＭでの書き込み動作の方法として、書き込み電圧Ｖｐｇｍを徐々に高くしていくステップアップ書き込み方式がＧ．Ｊ．Ｈｅｍｉｎｋ等によって提案されている（文献３：”Ｆａｓｔ　ａｎｄ　ａｃｃｕｒａｔｅ　ｐｒｏｇｒａｍｍｉｎｇ　ｍｅｔｈｏｄ　ｆｏｒ　ｍｕｌｔｉ−ｌｅｖｅｌ　ＮＡＮＤ　ｆｌａｓｈ　ＥＥＰＲＯＭ’ｓ”　ＶＬＳＩ　Ｔｅｃｈ．　Ｄｉｇ．　，ｐｐ．１２９−１３０，　１９９５）。浮遊ゲート型メモリセルでの書き込み動作（”０”プログラム）は、ウェル及び拡散層に０Ｖを与えた状態で制御ゲートに＋１５Ｖ〜＋２５Ｖ程度の高電圧書き込みパルスＶｐｇｍを印加して、トンネル酸化膜中にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流（ＦＮトンネル電流）を流し、チャネルから浮遊ゲートに電子を注入して、浮遊ゲートを負に帯電させ、メモリセルのしきい値を高くすることで行う。
【００１０】
ステップアップ書き込み動作を、図１および図２を用いて説明する。図２は、メモリセルの制御ゲートに与える書き込み電圧パルス波形を模式的に示している。まず、制御ゲートに書き込み開始電圧Ｖｐｇｍ０のパルスを与える。その後メモリセルが所望のしきい値になったか否かを確認するベリファイ読み出し動作を行う。セルのしきい値が所望のしきい値に達していない場合には、書き込み電圧をステップアップ電圧ΔＶｐｇｍだけ高くした書き込みパルスを制御ゲートに与え、再び書き込み動作を行った後、ベリファイ動作によりメモリセルのしきい値を確認する。以後、メモリセルが所望のしきい値Ｖｖｅｒｉｆｙ以上となるまで、ΔＶｐｇｍずつステップアップした電圧をメモリセルの制御電極に加える書き込み動作とベリファイ動作を繰り返す。
【００１１】
図１は、図２のような書き込みパルス電圧をΔＶｐｇｍずつ高くしながら複数回与えて書き込んだ場合の、浮遊ゲート型メモリセルのドレイン電流Ｉｄ−ゲート電圧Ｖｇ特性の変化である。図１において、Ｉｔｈはしきい値を与えるメモリセルのドレイン電流値を示す。図１に示すように、従来例では、まず、消去しきい値Ｖｔｈｅであったメモリセルに書き込みパルス電圧Ｖｐｇｍ０を与えることにより、メモリセルのしきい値が書き込みしきい値程度まで大幅に上昇する。さらに、ΔＶｐｇｍ高いパルスを与える毎にＩｄ−Ｖｇカーブが高電圧側にΔＶｔｈ（ｐｇｍ）ずつ平
行シフトする。つまり、ΔＶｐｇｍ高いパルスを与える毎にメモリセルのしきい値電圧はΔＶｔｈ（ｐｇｍ）ずつ高くなる。
【００１２】
しきい値変化ΔＶｔｈ（ｐｇｍ）は、ステップアップ電圧ΔＶｐｇｍが大きくなるほど大きくなる。例えば、舛岡富士雄編、「フラッシュメモリ技術ハンドブック」、ｐｐ．１７６−１７８（１９９３）に従った詳しい解析によれば、次のようになる。ゲート長をＬＧ、チャネル幅をＷ、浮遊ゲート電極の全容量をＣｔｏｔ、トンネル酸化膜厚さをｔｏｘ、トンネル酸化膜の時刻ｔでの電界をＥｏｘ（ｔ）とし、αおよびβを定数とし、トンネル電流密度がα［Ｅｏｘ（ｔ）］２×ｅｘｐ［−β／Ｅｏｘ（ｔ）］に従うとし、１つ１つの書き込みパルス継続時間をｔｐｇｍとする。また、書き込み時の空乏層電荷面密度をＱＢ、反転ポテンシャルを２φＦ、Ｃｅｆｆをチャネルから測定した単位面積あたりの等価ゲート容量、プログラム時のチャネル電位をＶｃｈａｎｎｅｌ、プログラム時の制御ゲート電圧ＶＣＧとすると、ｔ＝０で制御ゲート電極に一定電圧ＶＣＧを加えた場合の、しきい値の書き込み時間依存性Ｖｔｈ（ｔ）は以下の数１で与えられる。
【００１３】
【数１】
Ｖｔｈ（ｔ）＝２φＦ−ＱＢ／Ｃｅｆｆ＋ＶＣＧ−Ｖｃｈａｎｎｅｌ　−（Ｃｔｏｔ・ｔｏｘ）β／Ｃｐｏｌｙ・ｌｎ［（ＬＧＷαβ／Ｃｔｏｔ・ｔｏｘ）ｔ＋ｅｘｐ［β／Ｅｏｘ（０）］］
【００１４】
ここで、書き込み時にチャネル電位Ｖｃｈａｎｎｅｌは反転状態でほぼ一定としてよい。よって、書き込み時の制御ゲート電圧の差分ΔＶｐｇｍと、一定時間でのしきい値上昇量の差分ΔＶｔｈ（ｐｇｍ）は、以下の数２が成り立つ条件では、±１０％の誤差以内で等しくなる。
【００１５】
【数２】
ｔｐｇｍ≧６×［（ｔｏｘ・Ｃｔｏｔ）／（ＬＧＷαβ）］×ｅｘｐ｛β／Ｅｏｘ（０）｝
【００１６】
通常の浮遊ゲート型メモリセルでは、書き込み時の制御ゲート電圧を低く抑えるために、カップリング比Ｃ１／Ｃｔｏｔ（但し、Ｃ１は、制御ゲートと浮遊ゲート間の容量）は０．５以上に設計される。このとき、酸化膜の誘電率をεｏｘとして、トンネル酸化膜の電界は、（ｔｏｘ・Ｃｔｏｔ）／（ＬＧＷ）εｏｘ／｛１−（Ｃ１／Ｃｔｏｔ）｝≧６．９×１０−１１［Ｆ／ｍ］となる。さらに、多結晶シリコン浮遊ゲート電極を用いたセルでのＦＮトンネル電流の場合には、α＝３．２×１０−６［Ａ／Ｖ２］、β＝２．４×１０１０［Ｖ／ｍ］となる。よって、Ｅｏｘ（０）≧１１．５［ＭＶ／ｃｍ］ではｔｐｇｍが６．２×１０−６［ｓ］以上の書き込みパルス継続時間範囲で数２の条件を満足し、１１．５［ＭＶ／ｃｍ］の書き込み電界を用い、６．２ｕＳ以上の書き込みパルス継続時間を用いる実用動作範囲でΔＶｔｈ（ｐｇｍ）はΔＶｐｇｍとほぼ等しいと考えてよい。
【００１７】
図３は、図１の書き込み方式を適用した場合の書き込みの速いメモリセルと遅いメモリセルについてのしきい値変化を、より詳しく示したものである。ここでは、図４のような書き込みおよび消去しきい値分布を前提としている。図４では、消去しきい値は、Ｖｔｈｅｌを下限、Ｖｔｈｅｈを上限とした広がりを有し、書き込みしきい値よりも広い分布を有しているとする。
【００１８】
従来の浮遊ゲート型ＮＡＮＤ型フラッシュメモリにおいては、消去後のしきい値は負になってもよく、消去直後は２Ｖ以上の広い分布幅を有しており、例えば、Ｖｔｈｅｌは−４Ｖから−２Ｖの間に、Ｖｔｈｅｈは−２Ｖから０Ｖの間に設定される。書き込み直後のしきい値はベリファイ動作のために消去しきい値幅（Ｖｔｈｅｈ−Ｖｔｈｅｌ）よりもしきい値分布幅を小さくでき、書き込み直後では、Ｖｖｅｒｉｆｙを下限とし、Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ）を上限とした範囲に設定される。
【００１９】
図３の白丸は、書き込み速さが最も速いメモリセルについて示したものであり、図３の黒丸は、書き込み速さが最も遅いセルについて示したものである。ここで、書き込みの最も速いセルは初期消去しきい値として消去しきい値の上限Ｖｔｈｅｈを有し、書き込みの最も遅いセルは初期消去しきい値として消去しきい値の下限Ｖｔｈｅｌを有するものとしたが、初期しきい値と書き込み速さが独立事象である場合でも、図３の条件は確率的に起こりうる最悪条件となるので同じ議論が成立する。
【００２０】
従来、書き込みパルス数を減らし書き込み時間を短縮する目的で、Ｖｐｇｍの設定としては、書き込み速さが最も速いメモリセルで、書き込みしきい値の下限Ｖｔｈｗよりも高くなるように設定され、望ましくは、Ｖｖｅｒｉｆｙを下限とし、Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ）を上限とした範囲に入るように設定される。通常、電荷保持特性の変動などによりしきい値の経時変化が生じるため、Ｖｖｅｒｉｆｙは書き込みしきい値の最低設定値Ｖｔｈｗよりも、例えば、０．１〜１Ｖ高く設定される。
【００２１】
一方、図３の書き込み速さの最も遅いメモリセルでは、１つ目の書き込みパルスではＶｖｅｒｉｆｙより小さいしきい値となり、さらに書き込みを行うベリファイ判定が行われる。その後のステップアップパルス印加によって、書き込みパルスを増やすごとにΔＶｔｈ（ｐｇｍ）ずつメモリセルのしきい値が高くなっている。３回目の書き込みパルス印加後に、メモリセルのしきい値電圧はＶｖｅｒｉｆｙよりもわずかに低いために書き込み不十分と判定され、４回目の書き込み動作が行われメモリセルのしきい値はΔＶｔｈ（ｐｇｍ）だけ高くなり書き込み終了する。
【００２２】
この書き込み速度の最も遅いメモリセルにおいても、ベリファイ書き込み直後においては、Ｖｖｅｒｉｆｙを下限とし、Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ）を上限とした範囲に入る。図３では示さないが、その他の書き込み速度を有するメモリセルにおいても、ベリファイ書き込み直後においては、Ｖｖｅｒｉｆｙを下限とし、Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ）を上限とした範囲に入り、図４のようなしきい値分布となる。
【００２３】
図３と上記の説明から明らかなように、しきい値分布幅を狭くするためにΔＶｐｇｍを小さくすると、書き込みに必要なパルス数が（Ｖｔｈｅｈ−Ｖｔｈｅｌ）／ΔＶｐｇｍを整数に切り上げた数に依存して増えて、書き込み時間の増大につながる。
このようなステップアップ書き込みにおいては、ステップアップ電圧ΔＶｐｇｍを高くするほど書き込みに必要なパルス数は少なくなり、高速の書き込みが可能となる。しかし一方で、書き込まれたセルのしきい値の増分ΔＶｔｈ（ｐｇｍ）はΔＶｐｇｍとほぼ等しくなるため、ΔＶｐｇｍを大きくするとしきい値分布幅も広がって
しまう。
【００２４】
さらに、書き込みパルス数を減らし書き込み時間を短縮する目的で、Ｖｐｇｍの設定としては、書き込み速さが最も速いメモリセルで、書き込みしきい値の下限Ｖｔｈｗよりも高くなるように設定した場合を考える。この場合、図３の最も書き込みが遅いメモリセルについて第１のパルスを与えた場合のトンネル絶縁膜電界は、Ｃ１を電荷蓄積層と制御ゲート電極との間の容量、（Ｖｔｈ−ＶＦＢ）を制御電極のフラットバンド電圧を基準にした電荷蓄積がない場合のしきい値電圧として、最悪｛（Ｖｐｇｍ０−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘとなる。即ち、図３の書き込みの早いメモリセルの場合の電界｛（Ｖｐｇｍ０−Ｖｔｈｅｈ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘに比べて、大きなトンネル絶縁膜電界が印加される。このため、ストレス電界によるトンネル絶縁膜の絶縁不良や界面準位、固定電荷トラップの増加を生じ、書き込みおよび消去を繰り返した後での電荷保持特性の悪化やしきい値のシフトを生じてしまい、信頼性上問題があった。
【００２５】
さらに、ＮＡＮＤ型ＥＥＰＲＯＭではデータの読み出し時に、読み出し非選択のメモリセルの制御ゲートに読み出し用パス電圧Ｖｒｅａｄが印加される。読み出し非選択のメモリセルは、そのデータ状態に関わらずＯＮ（導通）する必要があるため、Ｖｒｅａｄは書き込みしきい値よりも十分に高い電圧でなければならない。従って、書き込みセルのしきい値分布幅ΔＶｔｈが大きい場合、パス電圧Ｖｒｅａｄも高くしなければならない。
【００２６】
パス電圧Ｖｒｅａｄが高くなると、読み出し動作中に、Ｖｒｅａｄストレスのためにメモリセルのしきい値が上昇して、消去状態（しきい値が低い状態）のセルが書き込み状態（しきい値が高い状態）に変化してしまう恐れがある。つまりΔＶｐｇｍを大きくすることでΔＶｔｈが大きくなると、Ｖｒｅａｄを高くする必要があり、メモリセルの信頼性低下をまねく。
また、不必要に深く書き込まれるセルでは、ゲート絶縁膜中を通過する電荷量も多く、繰り返し書き換え動作によるゲート絶縁膜の劣化が大きいという問題もあった。
【００２７】
以上の理由で、高速書き込みと高信頼性（狭いしきい値幅）を両立させることは困難であった。この問題を解決する方法として、用途に応じてモードを切り替えることによりステップアップ電圧ΔＶｐｇｍを２つ以上に設定する方法が提案されている（特開２０００−７６８７８号公報参照）。この方法によれば、メモリセルの用途によって、高速書き込みが必要な場合にはΔＶｐｇｍの大きいモードを用い、高信頼性（狭いしきい値幅）が必要な場合にはΔＶｐｇｍの小さいモードを用いることが出来る。
しかし、この方法は高速書き込みと狭いしきい値分布とのどちらかを優先させるべくモード選択によって選択するもので、両者を同時に満足させるものではない。
【００２８】
【発明が解決しようとする課題】
以上述べたように、従来のＭＯＮＯＳ型セルでは、繰り返し書き換え可能回数を多くすることと、データ化けに対するしきい値マージンを確保することとを両立することが困難であった。また、従来の浮遊ゲート型セルのステップアップ書き込み方式では、高速書き込みと高信頼性（狭いしきい値分布）とを両立するステップアップ電圧ΔＶｐｇｍの設定方法は明らかではなかった。
【００２９】
この発明は上記の問題を解決すべくなされたもので、その目的は、高速書き込みと高信頼性とを両立するステップアップ書き込み方式を用いた不揮発性半導体メモリを提供することにある。
この発明の他の目的は、しきい値マージンを損なうことなく、繰り返し書き換え可能回数を多くしたステップアップ書き込み方式を用いた不揮発性半導体メモリを提供することにある。
【００３０】
【課題を解決するための手段】
この発明による不揮発性半導体記憶装置は、第１に、半導体基板と、前記半導体基板にトンネル絶縁膜と電荷蓄積絶縁膜の積層構造を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、前記メモリセルのデータ書き込み及び消去の少なくとも一方について、前記ゲート電極と半導体基板の間に、順次ステップアップするパルス電圧を複数回印加する動作モードを有することを特徴とする。
【００３１】
この発明によると、電荷蓄積層が絶縁膜であり、従って電荷蓄積層内の蓄積電荷分布に偏りが生じるＭＯＮＯＳ型メモリセルを用いて、ステップアップ書き込み方式を適用することにより、浮遊ゲート型メモリセルでは得られない狭い書き込みしきい値分布を得ることが可能になる。
この発明において特に好ましくは、メモリセルは、トンネル絶縁膜の酸化膜換算膜厚をＴｏｘとして、チャネル幅が２Ｔｏｘ〜２０Ｔｏｘの範囲に設定されるようにする。またゲート絶縁膜は、メモリセルのチャネル領域中央部に比べてチャネル幅方向端部で厚く形成されるようにする。更にゲート電極は、チャネル領域のチャネル幅方向端部より外側に延在するように形成することが好ましい。
【００３２】
この発明による不揮発性半導体記憶装置は、第２に、半導体基板と、前記半導体基板に第１ゲート絶縁膜を介して電荷蓄積層が形成され、この電荷蓄積層上に第２ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、前記メモリセルのデータ書き込みについて、前記ゲート電極と半導体基板の間に、第１のステップアップ電圧で書き込みパルス電圧を印加する第１の書き込み動作が行われ、引き続き第１のステップアップ電圧より小さい第２のステップアップ電圧で書き込みパルス電圧を印加する第２の書き込み動作が行われる書き込み動作モードを有することを特徴とする。
【００３３】
この様に、書き込みパルスのステップアップ電圧を２段階に切り換える書き込みシーケンスを用いることによって、しきい値マージンを損なうことなく、高速書き込みと信頼性向上が図られる。この効果は、電荷蓄積層が絶縁膜であるＭＯＮＯＳ型メモリセル、電荷蓄積層が導電体膜である浮遊ゲート型メモリセルいずれにおいても期待できる。
特に、第１の書き込み動作では、書き込みパルス電圧印加後のベリファイ読み出しを行わず、第２の書き込み動作では各書き込みパルス電圧印加後にしきい値電圧を判定するベリファイ読み出しを行うことにより、高速の書き込みが可能になる。
【００３４】
この発明による不揮発性半導体記憶装置は、第３に、半導体基板と、前記半導体基板に第１ゲート絶縁膜を介して導電体膜からなる電荷蓄積層が形成され、この電荷蓄積層上に第１のゲート絶縁膜より薄い第２ゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、前記セルアレイの選択されたメモリセルのデータ書き込み及び消去のシーケンス制御を行う制御回路とを備え、前記メモリセルのデータ消去について、前記ゲート電極と半導体基板の間に、順次ステップアップする複数回の消去パルス電圧を印加する消去動作モードを有することを特徴とする。
【００３５】
導電体膜からなる電荷蓄積層を持つ浮遊ゲート型メモリセルであって、且つ電荷蓄積層上の第２ゲート絶縁膜が電荷蓄積層下の第１ゲート絶縁膜より薄い場合には、ステップアップする消去パルスを印加する消去シーケンスを適用することにより、第２ゲート絶縁膜にかかる電界を抑えて、信頼性を損なうことなく所望のしきい値分布を得ることが出来る。
特に消去動作モードを、第１のステップアップ電圧で消去パルス電圧を印加する第１の消去動作と、引き続き第１のステップアップ電圧より小さい第２のステップアップ電圧で消去パルス電圧を印加する第２の消去動作との２段階ステップアップとすれば、狭い消去しきい値を得ることができる。また第１の消去動作後のベリファイ読み出しは行う必要がなく、これを省略して第２の消去動作についてのみベリファイ読み出しを行うことにより、より高速の消去が可能になる。
【００３６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
【００３７】
［実施の形態１］
実施の形態１では、ＭＯＮＯＳ型フラッシュメモリの例を示す。ＭＯＮＯＳ型セルでは、半導体基板から、酸化膜厚に換算して距離ｔｏｘだけ離れた場所に捕獲された電荷の重心があり、トンネル酸化膜の電界をＥｏｘ、捕獲された電荷重心面からゲート電極までの容量をＣ１、電荷重心面からみた制御電極への容量と半導体基板への容量の和をＣｔｏｔと置き換えれば、従来例の浮遊ゲート型メモリに対する記号と同じくように考えることができる。
【００３８】
また、ＭＯＮＯＳ型セルについての書き込み（すなわち、電子注入）については、浮遊ゲート型セルと同じくＦＮトンネル電流で表すことができることは、公知である（文献４：”Ｓｃａｌｉｎｇ　ｏｆ　Ｍｕｌｔｉｄｉｅｌｅｃｒｉｃ　Ｎｏｎｖｏｌａｔｉｌｅ　ＳＯＮＯＳ　Ｍｅｍｏｒｙ　Ｓｔｒｕｃｔｕｒｅｓ”，　Ｍ．　Ｌ．　Ｆｒｅｎｃｈ　ａｎｄ　Ｍ．　Ｈ．　Ｗｈｉｔｅ，　Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｅｌｅｃｔｒｏｉｃｓ　Ｖｏｌ．３７，　Ｎｏ．１２，　ｐｐ．　１９１３−１９２３（１９９４））。この文献４の式（２５）より、トンネル酸化膜が例えば３ｎｍより薄いＭＯＮＯＳセルでは、トンネル電流密度がα［Ｅｏｘ（ｔ）］２×ｅｘｐ［−β／Ｅｏｘ（ｔ）］に従うとし、α＝３．２×１０−６［Ａ／Ｖ２］、β＝１．６×１０１０［Ｖ／ｍ］とすればよい。
【００３９】
また、トンネル絶縁膜の酸化膜換算膜厚をｔｏｘｅｑ、電荷蓄積絶縁膜の酸化膜換算膜厚をｔＮｅｑ、ブロック絶縁膜の酸化膜換算膜厚をｔｂｏｘｅｑとすると、制御ゲート電極の書き込み電圧を低く抑えるために、通常のＭＯＮＯＳでは、（ｔＮｅｑ＋ｔｂｏｘｅｑ）／（ｔｏｘｅｑ＋ｔＮｅｑ＋ｔｂｏｘｅｑ）を０．９以下とする。この条件では、カップリング比Ｃ１／Ｃｔｏｔ＝１−（ｔＮｅｑ＋ｔｂｏｘｅｑ）／（ｔｏｘｅｑ＋ｔＮｅｑ＋ｔｂｏｘｅｑ）は０．１以上となる。
【００４０】
ここで従来の技術で説明したように、舛岡富士雄編、「フラッシュメモリ技術ハンドブック」、ｐｐ．１７６−１７８（１９９３）の解析に従い、ゲート長をＬＧ、チャネル幅をＷ、トンネル酸化膜の時刻ｔでの電界をＥｏｘ（ｔ）とし、αおよびβを定数とし、トンネル電流密度がα［Ｅｏｘ（ｔ）］２×ｅｘｐ［−β／Ｅｏｘ（ｔ）］に従うとし、１つ１つの書き込みパルス幅（継続時間）をｔｐｇｍとする。また、書き込み時の空乏層電荷面密度をＱＢ、反転ポテンシャルを２φＦ、Ｃｅｆｆをチャネルから測定した単位面積あたりの等価ゲート容量、書き込み時のチャネル電位をＶｃｈａｎｎｅｌ、書き込み時の制御ゲート電極電圧ＶＣＧとすると、ｔ＝０で制御ゲート電極に一定電圧ＶＣＧを加え場合の、しきい値の書き込み時間依存性Ｖｔｈ（ｔ）は、前述のように数１で与えられる。
【００４１】
書き込み時にチャネル電位Ｖｃｈａｎｎｅｌは反転状態でほぼ一定としてよい。よって、書き込み時の制御ゲート電圧の差分ΔＶｐｇｍと、一定時間でのしきい値上昇量の差分ΔＶｔｈ（ｐｇｍ）は、前述の数２の成り立つ条件では、±１０％の誤差以内で等しくなる。
【００４２】
従って、ＭＯＮＯＳ型セルでは、Ｅｏｘ（０）≧８［ＭＶ／ｃｍ］ではｔｐｇｍ≧２．２×１０−６［ｓ］の書き込みパルス継続時間範囲で数２の条件を満足し、２．２ｕＳ以上の書き込みパルス継続時間を用いる実用動作範囲でΔＶｔｈ（ｐｇｍ）はΔＶｐｇｍとほぼ等しいと考えてよい。また、トンネル酸化膜が３ｎｍ以上と厚く、トンネル絶縁膜膜によるＦＮトンネル電流が支配的な場合には、ＭＯＮＯＳ型セルについても従来技術と同じ式が成立し、Ｅｏｘ（０）≧１１．５［ＭＶ／ｃｍ］ではｔｐｇｍが６．２×１０−６［ｓ］以上の書き込みパルス継続時間範囲で数２の条件を満足し、６．２［ｕＳ］以上の書き込みパルス継続時間を用いる実用動作範囲でΔＶｔｈ（ｐｇｍ）はΔＶｐｇｍとほぼ等しいと考えてよい。また、数１より、ｔｐｇｍがいずれの値であっても、初期電荷状態が等しい場合には、ΔＶｐｇｍが大きいほど、ΔＶｔｈ（ｐｇｍ）が増大することが示される。
【００４３】
この実施の形態に特徴的なことはデータの書き込み動作時に、まず弱い書き込み電界でデータを書き込み終了判定電圧（ベリファイ電圧）Ｖｖｅｒｉｆｙ以下に書き込む第１の書き込み動作の後、第２の書き込み動作で、データをＶｖｅｒｉｆｙ以上に書き込むことにある。このような実施形態を用いることで、ＭＯＮＯＳ型メモリセルの書き込み動作において、データ化けに対するしきい値マージンを損なうことなく、書き換え可能回数を多くすることが可能で、かつ書き込みを高速に行うことができる。
【００４４】
またこの実施の形態では、好ましくは、第１の書き込み動作と第２の書き込み動作の間で相対的に、第１の書き込み動作の方がステップアップ電圧を大きくするか或いは書き込みパルス幅を長くする。つまり、従来例と比較して、１つのメモリセルの書き込みに２段階のステップアップ電圧を用いていること、およびその範囲と効果を明確に示したところに本発明の特徴がある。
【００４５】
このような実施の形態を用いることで、絶縁膜を電荷蓄積層として用いるメモリセルの書き込み動作において、書き込み及び消去を繰り返した後でもしきい値マージンを損なうことなく、書き換え可能回数を多くすることが可能で、かつ書き込みを高速に行うことができる。またこの様な２種類のステップアップ電圧を用いる書き込み方式は、浮遊ゲート型メモリセルに適用した場合にも、ゲート間絶縁膜にかかる電界を小さくすることが可能となり、メモリセルの高信頼性を実現することができる。さらに、書き込みパルス印加回数に対するしきい値電圧変化量を書き込みの初期には大きく、書き込みの終わりには小さくすることが可能となり、高速な書き込みと、狭いしきい値分布つまり高信頼性とを両立することができる。
【００４６】
図５（ａ）（ｂ）は、この実施の形態における不揮発性メモリセルのチャネル幅方向に沿った断面図とチャネル長方向に沿った断面図である。シリコン基板１のセルアレイ領域に例えば、ボロンまたはインジウムなどの不純物濃度が１０１４（ｃｍ−３）〜１０１９（ｃｍ−３）のｐ型ウェル２が形成される。このｐ型ウェル２には１０〜５００ｎｍ程度の深さで素子分離絶縁膜３が形成され、この素子分離絶縁膜３で囲まれた素子領域に、電荷蓄積層を含む積層ゲート絶縁膜が形成されている。積層ゲート絶縁膜は、例えば０．５〜１０（ｎｍ）の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜４と、３〜５０（ｎｍ）のシリコン窒化膜からなる電荷蓄積層５と、３〜３０（ｎｍ）の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるブロック絶縁膜６とから構成されている。特に好ましくは、トンネル絶縁膜４の膜厚は、４ｎｍ以下とする。
【００４７】
積層ゲート絶縁膜上には、制御ゲート電極７が形成されている。制御ゲート電極７は、リン、砒素またはボロンが高濃度に添加されたｎ型またはｐ型のポリシリコン層により構成することが出来るが、この例では、ポリシリコン層７ａと金属シリサイド層７ｂとの１０ｎｍ〜５００ｎｍの厚さの積層構造としている。金属シリサイド層７ａとしては、ＷＳｉ（タングステンシリサイド）の他、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ等が用いられる。或いはまた、ポリシリコン層と、Ａｌ，Ｗ等の金属層との積層構造としてもよい。ゲート電極７の両側にはｎ型ソース／ドレイン拡散層８が形成されている。
【００４８】
ウェル２、制御ゲート電極７、ソース／ドレイン拡散層８はそれぞれ電極配線に接続され、電圧を制御することが出来る。通常、制御ゲート電極７はワード線に、ソース／ドレイン拡散層８の一方がビット線に、他方が共通ソース線に接続される。
【００４９】
データの消去は制御ゲート電極７を０Ｖとした状態で、ウェル２に消去電圧Ｖｅｒａを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層５にホールを注入し、メモリセルのしきい値電圧を負の方向にシフトさせることで行う。データの読み出しはウェル２とソースを０Ｖとし、ドレインに正の電圧を与え、ゲート電極７に判定電圧Ｖｒｅｆを与えて、ソース−ドレイン間に電流が流れるか否かによってメモリセルのしきい値電圧がＶｒｅｆより高いか低いかを判定し、”０”データ（書き込み状態）と”１”データ（消去状態）とを判定する。これら読み出しおよび消去方法は、例えば、特開２０００−７６８７８公報等に記載された公知の方法を用いればよい。
【００５０】
データの書き込みは、ウェル２およびソース／ドレイン拡散層８を０Ｖとした状態で、例えば、ゲート電極７に高電圧書き込みパルスを与え、半導体基板からトンネル絶縁膜４を通して電荷蓄積層５に電子を注入し、メモリセルのしきい値電圧を正の方向にシフトさせることで行う。具体的にこの実施の形態での書き込み動作を、図６〜図９を参照して説明する。
【００５１】
図７は、書き込みシーケンスを示している。ステップＳ１で書き込みデータを入力すると、以下ステップＳ２−Ｓ５の書き込み制御がチップ内で自動的に行われる。第１の書き込みパルス電圧印加動作（ステップＳ２）は、弱い書き込み電界でデータを書き込み終了判定電圧（ベリファイ電圧）Ｖｖｅｒｉｆｙ以下に書き込む。従ってこの書き込み動作ではベリファイ読み出しは行わない。第１の書き込みパルス印加動作（Ｓ２）の後、第２の書き込みパルス印加動作（ステップＳ３）が行われる。この第２の書き込みパルス印加（Ｓ３）の後、しきい値を判定するためのベリファイ読み出し動作が行われ（ステップＳ４）、全てのメモリセルでベリファイ電圧Ｖｖｅｒｉｆｙを用いて書き込みが終了したか否かの判定を行う（ステップＳ５）。一つでもＮＯであればそれがＹＥＳになるまで、書き込みパルス印加（Ｓ３）とベリファイ読み出し（Ｓ４）を繰り返すことになる。
【００５２】
図６は、書き込みパルスとベリファイ読み出し動作のタイミング図である。第１の書き込み動作時には、書き込みスタート電圧Ｖｐｇｍ０’［Ｖ］のパルスを印加し、その後ステップアップ電圧ΔＶｐｇｍ１（＝ΔＶｔｈ（ｐｇｍ１））ずつ増加させた電圧で書き込み動作をｎ回（ｎ≧１）繰り返す。図６では、第１の書き込み動作が最も単純なｎ＝１の場合を示している。第１の書き込み動作終了後に、すべてのメモリセルにおいてそのしきい値はまだ、書き込み終了判定電圧Ｖｖｅｒｉｆｙに到達せず、前述のようにベリファイ動作も不要である。
【００５３】
次に、ステップアップ電圧をΔＶｐｇｍ２（＞ΔＶｐｇｍ１）として、第２の書き込み動作を開始する。第２の書き込み動作では、書き込みパルス電圧印加後にベリファイ読み出し動作を行う。ベリファイ読み出しの結果、所望のしきい値に達していれば、書き込みを終了し、達していなければ、更にΔＶｐｇｍ２　だけ書き込みパルス電圧をステップアップとして同様の動作を繰り返す。
【００５４】
図８は、白丸印で示す書き込みの最も速いセルは初期消去しきい値として消去しきい値上限値Ｖｔｈｅｈを有し、黒丸印で示す書き込みの最も遅いセルは初期消去しきい値として消去しきい値下限値Ｖｔｈｅｌを有するものとして、この実施の形態でのステップアップ書き込み時のしきい値変化を実線で示している。破線は従来技術による場合である。初期しきい値と書き込み速さが独立事象である場合でも、この条件は確率的に起こりうる最悪条件となるので同じ議論が成立する。このように第１の書き込み動作ではベリファイ読み出しを行わないので、書き込み終了ベリファイ判定にかかる時間を削減することができる。
【００５５】
第２の書き込み動作の最初の書き込みパルス電圧をＶｐｇｍ０とし、第１の書き込み動作の最初の書き込みパルス電圧をＶｐｇｍ０’として、初期電圧Ｖｐｇｍ０’としては５Ｖ以上２０Ｖ以下の範囲の電圧とする。具体的には、図９のしきい値分布を考慮して、ｎ＝１の場合には、ΔＶｔｈ（ｐｇｍ１）を（Ｖｖｅｒｉｆｙ−Ｖｔｈｅｈ）／２≦ΔＶｔｈ（ｐｇｍ１）≦（Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ２）−Ｖｔｈｅｈ）／２を満たす電圧とし、Ｖｐｇｍ０’＝Ｖｐｇｍ０−ΔＶｔｈ（ｐｇｍ１）とする。この１つ目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Ｖｔｈ１＝Ｖｔｈｅｈ＋ΔＶｔｈ（ｐｇｍ１）となり、最も遅く書き込まれるメモリセルのしきい値は、Ｖｔｈ２＝Ｖｔｈｅｌ＋ΔＶｔｈ（ｐｇｍ１）となるので、図９の分布となる。
【００５６】
次いで、２回目の書き込みパルスを与える。１回目の書き込みパルス電圧に対する２回目の書き込みパルス電圧の増分をΔＶｔｈ（ｐｇｍ１）とするので、２回目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Ｖｔｈ１＝Ｖｔｈｅｈ＋２×ΔＶｔｈ（ｐｇｍ１）となり、Ｖｖｅｒｉｆｙと（Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ２）の範囲内に入り、書き込みを終了する。一方、最も遅く書き込まれるメモリセルのしきい値は、Ｖｔｈｅｌ＋２×ΔＶｔｈ（ｐｇｍ１）となり、従来技術で説明した１回目のパルスを与えた場合と等しいしきい値となる。
【００５７】
この後、ΔＶｐｇｍ２（＝ΔＶｔｈ（ｐｇｍ２））だけ前回のパルスから電圧を増やしたステップアップ電圧を印加してベリファイ動作を行い、書き込みしきい値をＶｖｅｒｉｆｙとＶｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ２）の間になるようにする。従来例と同じ書き込みしきい値分布を実現するには、ΔＶｔｈ（ｐｇｍ２）＝ΔＶｔｈ（ｐｇｍ）と設定すればよい。
【００５８】
図８の最も書き込みが遅いメモリセルについて第１の書き込みパルスを与えた時のトンネル絶縁膜電界は、Ｃｔｏｔを電荷蓄積層からみた全容量、Ｃ１を電荷蓄積層と制御ゲート電極との間の容量として、最悪｛（Ｖｐｇｍ０’−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘ＝｛（Ｖｐｇｍ０−ΔＶｔｈ（ｐｇｍ１）−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘとなる。これは、従来例図３の場合の電界｛（Ｖｐｇｍ０−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘよりもΔＶｔｈ（ｐｇｍ１）×（Ｃ１／Ｃｔｏｔ）／ｔｏｘだけ小さい値となる。
【００５９】
一方、最も書き込みが遅いメモリセルについて第２の書き込みパルスを与えた時のトンネル絶縁膜電界は、最悪｛（Ｖｐｇｍ０’＋ΔＶｔｈ（ｐｇｍ１）−（Ｖｔｈｅｌ＋ΔＶｔｈ（ｐｇｍ１）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘ＝｛（Ｖｐｇｍ０−ΔＶｔｈ（ｐｇｍ１）−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘとなり、１回目の書き込みパルスによるトンネル絶縁膜電界と等しくなる。よって、第１回および第２回のいずれの書き込みパルス印加に対しても、従来例図３の場合の電界｛（Ｖｐｇｍ０−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘよりもΔＶｔｈ（ｐｇｍ１×（Ｃ１／Ｃｔｏｔ）／ｔｏｘだけ小さくなる。このため、ストレス電界によるトンネル絶縁膜の絶縁不良や界面準位、固定電荷トラップの増加が従来例よりも抑制され、書き込みおよび消去を繰り返した後での電荷保持特性の悪化やしきい値のシフトを減少させ、信頼性を向上させることができる。
【００６０】
比較例１として、ΔＶｔｈ（ｐｇｍ１）＝ΔＶｔｈ（ｐｇｍ２）として、本実施の形態と同じ数の書き込みパルス印加をおこなった場合を考える。この比較例１では、第１の書き込みパルスを与えた時のトンネル絶縁膜電界は、最悪（Ｖｐｇｍ０−ΔＶｔｈ（ｐｇｍ２）−Ｖｔｈｅｌ）×（Ｃ１／Ｃｔｏｔ）／ｔｏｘとなる。これは、ΔＶｔｈ（ｐｇｍ１）＞ΔＶｔｈ（ｐｇｍ２）である条件では、上記実施の形態よりもトンネル絶縁膜に印加される電界が増加する。本実施の形態は、１回目の書き込みパルス印加と２回目の書き込みパルス印加における最も書き込みが遅いメモリセルのトンネル絶縁膜に印加される電界を等しくしているため、比較例よりも信頼性を向上することができる。この際、書き込みパルス印加累計時間は、比較例と本実施の形態とで等しく、書き込み時間が増大する事もない。この信頼性向上の効果は、本発明者らが新たに発見した効果なので、後に詳しく述べる。
【００６１】
第２の書き込み動作のステップアップ電圧ΔＶｐｇｍ２は、前述のように第１の書き込み動作のステップアップ電圧ΔＶｐｇｍ１より低いことが条件であるが、例えば、０．１Ｖ以上２Ｖ以下の範囲の電圧とする。第２の書き込み動作として、最も書き込みが遅いメモリセルについて第３の書き込みパルスを与えた時のトンネル絶縁膜電界は、最悪｛（Ｖｐｇｍ０＋ΔＶｔｈ（ｐｇｍ２）−（Ｖｔｈｅｌ＋２×ΔＶｔｈ（ｐｇｍ１））＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘ＝｛（Ｖｐｇｍ０−ΔＶｔｈ（ｐｇｍ１）−Ｖｔｈｅｌ）＋（ΔＶｔｈ（ｐｇｍ２）−ΔＶｔｈ（ｐｇｍ１））＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘとなる。よって、ΔＶｔｈ（ｐｇｍ２）＜ΔＶｔｈ（ｐｇｍ１）とすれば，１回目や２回目に与えた書き込みパルスによるトンネル絶縁膜電界よりも小さくでき、１回目および２回目に与えた書き込みパルスよりもトンネル絶縁膜の劣化を抑制できる。
【００６２】
［実施の形態１の変形例１］
ここまでは、第１の書き込み動作で１回の書き込みパルス印加のみを行った例を挙げて説明した。次に、第１の書き込み動作において、書き込みスタート電圧Ｖｐｇｍ０’［Ｖ］のパルスを印加し、その後ステップアップ電圧ΔＶｐｇｍ１ずつ増加させた電圧で書き込み動作を複数個（ｎ＞１）繰り返した場合について、説明する。このとき、図６および図８に対応する図を、それぞれ図１０および図１１に示す。図１１における破線は、上記比較例（ΔＶｔｈ（ｐｇｍ１）＝ΔＶｔｈ（ｐｇｍ２）の場合を示したものである。
【００６３】
図１０に示すように、図６の場合と比較して、第１の書き込み動作として２つの書き込みパルスを印加しており、第１の書き込み動作中および終了後に、すべてのメモリセルにおいてそのしきい値はまだ、書き込み終了判定電圧Ｖｖｅｒｉｆｙに到達せず、ベリファイ動作も不要である。このようにすることにより、書き込み終了ベリファイ判定にかかる時間を更に削減させることができる。ここで、ｎ＞１の場合には、（Ｖｖｅｒｉｆｙ−Ｖｔｈｅｈ）／（ｎ＋１）≦ΔＶｔｈ（ｐｇｍ１）≦（Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ２）−Ｖｔｈｅｈ）／（ｎ＋１）、および、ΔＶｔｈ（ｐｇｍ２）＜ΔＶｔｈ（ｐｇｍ１）を満たすように、ΔＶｔｈ（ｐｇｍ１）を決める。
【００６４】
第２の書き込み動作の最初の書き込みパルス電圧をＶｐｇｍ０とし、第１の書き込み動作の最初の書き込みパルス電圧をＶｐｇｍ０’として、Ｖｐｇｍ０’＝Ｖｐｇｍ０−ｎ×ΔＶｔｈ（ｐｇｍ１）とする。この１つ目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Ｖｔｈｅｈ＋ΔＶｔｈ（ｐｇｍ１）となり、最も遅く書き込まれるメモリセルのしきい値は、Ｖｔｈ２＝Ｖｔｈｅｌ＋ΔＶｔｈ（ｐｇｍ１）となるので、図１１のしきい値分布となる。
【００６５】
次いで、２回目の書き込みパルスを与える。第１回目の書き込みパルスに対する２回目の書き込みパルスの増分をΔＶｔｈ（ｐｇｍ１）とするので、第２回目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Ｖｔｈｅｈ＋２×ΔＶｔｈ（ｐｇｍ１）となり、最も遅く書き込まれるメモリセルのしきい値は、Ｖｔｈｅｌ＋２×ΔＶｔｈ（ｐｇｍ１）となる。ここまでにおいて、メモリセルのしきい値はすべてＶｖｅｒｉｆｙより小さいことが明らかなので、ベリファイ動作は必要ない。
【００６６】
さらに、３回目の書き込みパルスを与える。第２回目の書き込みパルスに対する３回目の書き込みパルスの増分もΔＶｔｈ（ｐｇｍ１）とするので、第３回目の書き込みパルスにより、最も早く書き込まれるメモリセルのしきい値は、Ｖｔｈ１＝Ｖｔｈｅｈ＋３×ΔＶｔｈ（ｐｇｍ１）となり、Ｖｖｅｒｉｆｙと［Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ２）］の範囲内に入り、書き込みを終了する。一方、最も遅く書き込まれるメモリセルのしきい値は、Ｖｔｈｅｌ＋３×ΔＶｔｈ（ｐｇｍ１）となり、従来技術で説明した１回目の書き込みパルスを与えた場合と等しいしきい値となる。
【００６７】
この後、第２の書き込み動作に入り、第１の書き込み動作時より大きいステップアップ電圧ΔＶｐｇｍ２（＝ΔＶｔｈ（ｐｇｍ２））で書き込みパルス電圧を印加してベリファイ動作を行い、書き込みしきい値をＶｖｅｒｉｆｙとＶｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ２）の間になるようにする。従来例と同じ書き込みしきい値分布を実現するには、ΔＶｔｈ（ｐｇｍ２）＝ΔＶｔｈ（ｐｇｍ）と設定すればよい。
【００６８】
この変形例において、図１１の最も書き込みが遅いメモリセルについて第１の書き込みパルスを与えたときのトンネル絶縁膜電界は、最悪｛（Ｖｐｇｍ０’−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘ＝｛（Ｖｐｇｍ０−ｎ×ΔＶｔｈ（ｐｇｍ１）−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘとなる。これは、従来例図３の場合の電界｛（Ｖｐｇｍ０−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘよりもｎ×ΔＶｔｈ（ｐｇｍ１）×（Ｃ１／Ｃｔｏｔ）／ｔｏｘだけ小さい。
【００６９】
一方、最も書き込みが遅いメモリセルについて、第１の書き込み動作中で、第２回目以降の書き込みパルスを与えたときトンネル絶縁膜電界は、最悪｛（Ｖｐｇｍ０−ΔＶｔｈ（ｐｇｍ１）−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘとなり、１回目に与えた書き込みパルスによるトンネル絶縁膜電界と等しくなる。よって、第１の書き込み動作中では、いずれのパルス印加に対しても、従来例図３の場合の電界｛（Ｖｐｇｍ０−Ｖｔｈｅｌ）＋（Ｖｔｈ−ＶＦＢ）｝×（Ｃ１／Ｃｔｏｔ）／ｔｏｘよりもｎ×ΔＶｔｈ（ｐｇｍ１）×（Ｃ１／Ｃｔｏｔ）／ｔｏｘだけ小さい電界となる。
【００７０】
このため、ストレス電界によるトンネル絶縁膜の絶縁不良や界面準位、固定電荷トラップの増加が従来例よりも抑制され、書き込みおよび消去を繰り返した後での電荷保持特性の悪化やしきい値のシフトを減少させ、信頼性を向上させることができる。また、ｎ＞１の場合には、ｎ＝１の場合に比較して、［ｎ／（ｎ＋１）］×（Ｃ１／Ｃｔｏｔ）／ｔｏｘだけトンネル絶縁膜に印加される電界を削減できるので、より信頼性向上に対する効果が大きくなる。
【００７１】
図１１の破線は、ΔＶｔｈ（ｐｇｍ１）＝ΔＶｔｈ（ｐｇｍ２）として、本変形例と同じ数の書き込みパルス印加をおこなった比較例２である。この比較例の場合の第１の書き込みパルスを与えたときのトンネル絶縁膜電界は、最悪（Ｖｐｇｍ０−２×ΔＶｔｈ（ｐｇｍ２）−Ｖｔｈｅｌ）×（Ｃ１／Ｃｔｏｔ）／ｔｏｘとなり、ΔＶｔｈ（ｐｇｍ１）＞ΔＶｔｈ（ｐｇｍ２）である条件では、上記変形例よりもトンネル絶縁膜に印加される電界が増加する。これは、図１１の書き込みパルス数０から１へのしきい値変動幅について、比較例２（破線）の方が変形例（実線）よりも大きな変動幅を有していることからも明らかである。この比較例２に対して、本変形例では、一回目の書き込みパルス印加と２回目の書き込みパルス印加における最も書き込みが遅いメモリセルのトンネル絶縁膜電界を等しくしているため、比較例２と同じ書き込み速さで、より信頼性を向上することができる。
【００７２】
次に、本発明者が見出した、この実施の形態による信頼性向上の理由を以下に詳しく説明する。
発明者は、電荷蓄積絶縁膜を用いたＭＯＮＯＳ型メモリセルにおける書き込み電圧と、書き換え可能回数の関係を、半導体基板とトンネル酸化膜界面の界面準位の増加に注目して調べた。電荷蓄積絶縁膜を用いたメモリセルでは、書き込み動作時には絶縁膜に電子が注入され、消去動作時にはホールが注入される。従来、界面準位の増加の原因としては、文献１で述べられているようにホールの総電荷注入量に着目されていた。発明者は電子が注入される書き込み時の、書き込み条件依存性について調査した。
【００７３】
図１２は、電荷蓄積層への総電荷注入量を横軸に、書き込みおよび消去（Ｗｒｉｔｅ／Ｅｒａｓｅ）を交互に繰り返した後（ｅｎｄｕｒａｎｃｅ後）の、界面準位の増加量を縦軸に示した本発明者が得たデータを示す。横軸は、書き込みによって、電荷蓄積層に注入された正の電荷量を累計したものであり、横軸が一致するということは、書き込み消去１ターンで蓄積した正孔量と繰り返し回数との積Ｑｐが等しいことを意味している。縦軸は、書き込みおよび消去（Ｗｒｉｔｅ／Ｅｒａｓｅ）を繰り返す前、蓄積電荷を０としたしきい値電圧Ｖｔｈとフラットバンド電圧ＶＦＢとの差によって正規化した、ｅｎｄｕｒａｎｃｅ後の（Ｖｔｈ−ＶＦＢ）をパーセントで示している。
【００７４】
図において、黒丸（●）、白丸（○）、三角（▲）がそれぞれＶｐｇｍ＝１１，１３，１５［Ｖ］で書き込みを行った場合で、消去電圧と条件は一定としてある。図１２でのサンプル点はこの実施の形態に示された同一構造で、書き込み電圧および書き込み／消去回数が異なることを示している。また、トンネル絶縁膜としては、４ｎｍ以下であり、具体的には２ｎｍから３ｎｍの範囲に入る厚さとし、半導体基板からトンネル効果により電荷蓄積層に正孔が注入できる厚さとした。
【００７５】
図１２は、明らかに、書き込み電圧をパラメータと取ることによって，界面準位増加量が、繰り返し回数、電荷注入累積時間やＷ／Ｅ一回あたりの正孔注入量に独立に依存せず、Ｑｐの一意な関数として書くことができることを示している。この結果から、総注入正孔電荷量Ｑｐが同じでも書き込み電圧が高いほうが界面準位の増加が多いこと、および、文献１で述べられた結果と異なること本発明者らは初めて発見した。
【００７６】
図１３は、消去電圧条件および消去パルス幅条件を変化させた場合の、消去後のフラットバンド電圧ＶＦＢと、ｅｎｄｕｒａｎｃｅ後の界面準位増加量を示した本発明者が得たデータである。図１３において、電荷蓄積層への正の電荷の累計の電荷注入量を０．３Ｃ／ｃｍ２と固定し、書き込み条件を固定した条件で、消去電圧条件およびパルス幅条件を変化させている。測定に用いた構造はｎ型ポリシリコンゲート電極を制御電極に用いたＭＯＮＯＳ構造であり、電荷の蓄積していない状態でのフラットバンド電圧は−０．５Ｖから−１Ｖの範囲に入る。
【００７７】
図１３の結果から、消去後のフラットバンド電圧が−０．５Ｖ以上、つまり、消去時において正孔が蓄積していない状態においても、明らかに消去後のフラットバンド電圧が高い方が界面準位増加量は減少している。図１３における点線は、最小自乗法によって得た線形回帰直線であるが、消去後のフラットバンド電圧が−０．５Ｖを前後にして界面準位増加量の傾きが大きく変化する様子は観測されない。よって、文献２の、電荷蓄積層に蓄積された正孔が半導体基板へ流れることを原因として界面準位が形成されるモデルは、本デバイスでの界面準位発生を包括的に説明できないことを本発明者らは初めて発見した。
【００７８】
以上、図１２および図１３の２つのデータより、本発明者らは、界面準位発生量は、総注入正孔電荷量Ｑｐと消去後に印加される書き込みパルスによるトンネル酸化膜電界Ｅｏｘとの２つの関数となり、これにより一意的に記述できることを発見した。定性的に言い換えれば、同じ総注入正孔電荷量Ｑｐの条件であっても、消去後に印加される書き込みパルスによるトンネル酸化膜電界Ｅｏｘが小さい方が界面準位発生量が減少する。
【００７９】
具体的には、図１２では、同じ総注入正孔電荷量Ｑｐの条件では、消去後に印加される書き込みパルスの電圧が１Ｖ低下すると、これは０．７５［ＭＶ／ｃｍ］だけトンネル酸化膜の最大電界が低下するのに相当するが、界面準位発生量が１／１．３倍に減少することが判った。一方、同じ界面準位発生量で比較すると、消去後に印加される書き込みパルスの最大電圧が１Ｖ低下すると、これは０．７５［ＭＶ／ｃｍ］だけトンネル酸化膜の最大電界が低下するのに相当するが、約１．７倍にＱｐを増加することができることが判った。なお、この界面準位発生量は、電荷注入累積時間ではなくＱｐとＥｏｘによって決まっているので、従来例と比較して、電荷注入累積時間が従来例と異なる本実施の形態でも界面準位の新たな増加はないことも初めて明らかになった。
【００８０】
前述のトンネル酸化膜電界の説明で詳しく述べたように、書き込み電圧が一定の場合、トンネル酸化膜に印加される電界は書き込み直前のしきい値が小さいときほど大きい。つまり書き込み前のＶｔｈが低いときに、トンネル酸化膜にかかる電圧が最大となる。従って、この実施の形態のように、書き込み開始電圧を低くすることでトンネル酸化膜に印加される電界が低くなるために、データ化けに対するしきい値マージンを損なうことなく、書き換え可能回数を多くすることが可能となる。さらに書き込み印加電圧を徐々に高くしていくことで、書き込み動作を高速化することができる。
このように、電荷蓄積層として例えばシリコン窒化膜からなる絶縁膜を用いた場合、本実施の形態を用いることによりメモリセルの信頼性を向上する第１の効果を得ることができる。
【００８１】
この実施の形態の第２の効果は、書き込み動作の高速化と、狭いしきい値分布つまり高信頼性とを両立することができる点である。この実施の形態では、第１の書き込み動作時のステップアップ電圧ΔＶｐｇｍ１と第２の書き込み動作時のステップアップ電圧ΔＶｐｇｍ２の大きさがΔＶｐｇｍ１＞ΔＶｐｇｍ２となるように設定されている。書き込みの初期には、ΔＶｐｇｍ１が大きくとってあるので、しきい値変化量は大きく、十分に高速な書き込み特性が実現される。書き込み動作の途中でステップアップ電圧がΔＶｐｇｍ２に減少するために、ベリファイ電圧を超えて書き込みされるメモリセルの最大しきい値は、Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ２）となり、ステップアップ電圧を切り替えなかった場合の最大書き込みしきい値Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｐｇｍ１）よりも低くなり、したがって書き込みしきい値分布幅が狭くなる。
【００８２】
このために、不必要に高いしきい値電圧まで書き込まれたメモリセルに対する電荷注入量が多くなり、繰り返し書き換え時の信頼性が劣化するといった問題が軽減され、高信頼性を実現することができる。また、ＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作時に非選択メモリセルのゲート電極に与える電圧Ｖｒｅａｄを低くすることができるので、Ｖｒｅａｄストレスによるしきい値電圧変化を軽減することが可能となる。
【００８３】
この実施の形態の第３の効果は、第１の書き込み動作中にベリファイ動作を行わないために、書き込み動作を高速化することができることである。たとえば書き込みパルス印加時間を２０ｕｓｅｃ、ベリファイ読み出し時間を２０ｕｓｅｃとして、第１の書き込み動作での書き込み回数を５回、第２の書き込み動作での書き込み回数を５回とすると、総書き込み動作時間は、２０ｕｓｅｃ×５回＋（２０ｕｓｅｃ＋２０ｕｓｅｃ）×５回＝３００ｕｓｅｃとなる。これは、第１の書き込み動作中にベリファイ動作を行った場合の総書き込み時間、（２０ｕｓｅｃ＋２０ｕｓｅｃ）×１０回＝４００ｕｓｅｃよりも短時間化される。
【００８４】
書き込み時間の短時間化のためには、第１の書き込み動作での書き込み回数を多くして、第２の書き込み動作での書き込み回数を少なくすることが望ましい。つまり、第１の書き込み動作でできるだけベリファイ電圧に近いしきい値電圧まで書き込むことが望ましい。一方で、ベリファイ動作を行わずに複数回のパルスを与えて書き込み動作を行うと、書き込みすぎる異常セルが発生する可能性が高くなる。このような異常セルの原因はトンネル酸化膜の局所的な欠陥に起因すると考えられている。
【００８５】
このような問題を回避するためには電荷蓄積層として絶縁膜を用いることが望ましい。電荷蓄積層が絶縁膜である場合には、トンネル酸化膜に局所的に欠陥があってもそこから大量の電子が注入されることはなく、書き込みすぎる異常セルが発生することはない。従って、ベリファイ読み出しを行わない第１の書き込み動作で、ベリファイ電圧近くまで書き込むことができるため、第２の書き込み動作を短くすることが可能となり、全体として書き込み時間を短時間化することができる。
【００８６】
［実施の形態１の他の変形例］
図１４および図１５は、この実施の形態の変形例２および変形例３の書きこみパルス波形例を示す。図１４の変形例２では、変形例１と異なり、第１の書きこみ動作の書き込みパルスは、空き時間を有する離散パルスではなく、連続的に昇圧される階段状パルスとしている。第１の書きこみ動作でベリファイ読み出しが必要ないためこのような動作を行うことができる。本変形例２では、第１の書きこみ動作の書き込み時間を短縮できると共に、第１の書きこみ動作中の連続した昇圧はΔＶｐｇｍ１だけその前のパルス電圧に比べて昇圧すればよく、ベリファイ時に必要となる接地電位ＧＮＤからの昇圧は必要ない。よって、図１４に示したように、第２の書きこみ動作よりも書き込みパルス電圧をより安定させることができる。また書き込みパルス電圧とを発生する昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
【００８７】
図１５に示す変形例３は、第１の書きこみ動作の書き込みパルスを、やはり離散パルスではなく、直線的に昇圧される三角波状パルスとした例である。この場合、三角波の書き込みパルス電圧増加量速度は、第２の書き込み動作の書き込みパルス幅をｔｐｇｍとして、上記ΔＶｐｇｍ１を用いて、（ΔＶｐｇｍ１／ｔｐｇｍ）で表すことができる。本変形例でも、第１の書きこみ動作のプログラム時間を短縮できると共に、第１の書きこみ動作中の連続した昇圧は（ΔＶｐｇｍ１／ｔｐｇｍ）の遅い変化速度で連続昇圧すればよく、変形例２よりもさらにパルス電圧をより安定させることができ、また昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
【００８８】
なお、本実施の形態では、第１の書き込み動作時の書き込みパルス幅は、第２の書き込み動作時の書き込みパルス幅と等しくすると、書き込み電圧発生回路のパルス幅制御回路の時定数を一定とすることができ、回路を簡略化する上では望ましい。しかし、第１及び第２の書き込み動作で書き込みパルス電圧のステップアップ電圧を同じとして、書き込みパルス幅を第１の書き込み動作時で第２の書き込み動作時よりも長くすることも、同様の効果を得る上で有効である。即ち数１で書き込み時のしきい値シフト量を計算し、例えば、ΔＶｔｈ（ｐｇｍ１）≧ΔＶｔｈ（ｐｇｍ２）となるように上記で示した条件を満たすように設計すれば同様に効果が得られることは言うまでもない。
【００８９】
以上詳細に説明したように、この実施の形態の書き込みパルス印加方法を用いることにより、界面準位発生量を従来例よりも低減できる。また、これにより、界面準位を介してシリコン窒化膜から流れる電流も減少させることができ、ＭＯＮＯＳ素子の保持特性も向上することができる。また、今回は界面準位を信頼性の定量パラメータとして示したが、その起源として界面でのダングリングボンド（ｄａｎｇｌｉｎｇ　ｂｏｎｄ）の形成や結合角の変化が物理的によく知られており、同様な起源で形成される荷電捕獲中心についても発生を抑えて信頼性を向上できる。
【００９０】
［実施の形態２］
実施の形態１で述べた効果は、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ型セル構造に特有のものではなく、制御ゲート電極と浮遊ゲート電極との間にＯＮＯ膜を介在させた浮遊ゲート型セル構造においても同様に期待される。ＯＮＯ膜は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層構造を有し、上記実施の形態１で説明したＭＯＮＯＳ型セルの電荷蓄層を含む積層絶縁膜と同じ積層絶縁膜構成となるからである。
【００９１】
しかも、ＯＮＯ膜の上部酸化膜の厚さ、および下部酸化膜の厚さのいずれかが４ｎｍ以下となると、シリコン窒化膜への正孔注入が原因とされるＯＮＯ膜を流れる電流の増大が観測されることは、既に報告されている（文献５：Ｋ．　Ｋｏｂａｙａｓｈｉ，　Ｈ．　Ｍｉｙａｔａｋｅ，　Ｊ．　Ｍｉｔｓｕｈａｓｈｉ，　Ｍ．　Ｈｉｒａｙａｍａ，　Ｔ，　Ｈｉｇａｋｉ，　Ｈ．　Ａｂｅ，　ＶＬＳＩ　Ｓｙｍｐ．　Ｔｅｃｈ．　Ｄｉｇｅｓｔ　ｐｐ．１１９−１２０（１９９０），特にＦｉｇ．３参照）。
【００９２】
即ち、上部或いは下部酸化膜が４ｎｍ以下であるようなＯＮＯ膜を持つ浮遊ゲート型メモリセルでも、上記ＭＯＮＯＳ型セル構造について実施の形態１で説明した書き込みおよび消去動作に伴う電子や正孔の注入がそのＯＮＯ膜で生じることは明らかであろう。また、消去と書き込みにおいて、ＯＮＯ膜に印加される電圧方向は逆となるので、ＯＮＯ膜の上部酸化膜と下部酸化膜と電子および正孔注入は、実施の形態１で示した書き込み動作のみでなく、消去動作でも同じく生じ信頼性確保が重要となる。
【００９３】
図１６は、浮遊ゲート構造のメモリセルの断面図を示す。半導体基板１１上に、例えば、ボロンまたはインジウムなどの不純物濃度が１０１４（ｃｍ−３）〜１０１９（ｃｍ−３）のｐ型ウェル１２が形成され、このｐ型ウェル１２に、例えば３〜１５（ｎｍ）の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜１３が形成されている。
【００９４】
トンネル絶縁膜１３の上部には、例えばリンまたは砒素を１０１８（ｃｍ−３）〜１０２１（ｃｍ−３）の範囲で添加したポリシリコンで形成された浮遊ゲート１４が配置されている。浮遊ゲート１４上には、それぞれ厚さ１ｎｍから１０ｎｍの間の厚さを持つシリコン酸化膜１５ａ／シリコン窒化膜１５ｂ／シリコン酸化膜１５ｃからなるインターポリ絶縁膜（ＯＮＯ膜）１５を介して、例えばリン、砒素、ボロンを１０１７（ｃｍ−３）〜１０２１（ｃｍ−３）の濃度で添加したポリシリコン１６ａとＷＳｉ（タングステンシリサイド）１６ｂのスタック構造からなる制御ゲート１６が１０ｎｍ〜５００ｎｍの厚さで形成されている。制御ゲート１６は、ポリシリコン膜のみでもよいし、金属シリサイド膜としてはＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ等も用い得る。また、ポリシリコンとＡｌ，Ｗ等の金属とスタック構造からなる制御ゲート電極でもよい。
【００９５】
制御ゲート電極１６の両側にはｎ型ソース／ドレイン拡散層１７が形成されている。さらに図の面に直交する方向のメモリセル両端には、シリコン酸化膜等の絶縁膜からなる素子分離領域が、シリコン基板中に例えば１０〜５００ｎｍ程度の深さで形成されている。
ウェル、ゲート、ソース／ドレイン拡散層はそれぞれ電極に接続され、電圧を制御することが出来る。
【００９６】
図１６に示した浮遊ゲート型セルについて、書き込みおよび消去の基本的な方法は従来技術で述べたとおりである。特に、数２と同様の解析をＯＮＯ膜について行うことにより，以下の数３を満たす条件に書き込みパルス継続時間ｔｐｇｍを設定するのが望ましい。
【００９７】
【数３】
ｔｐｇｍ≧６×［（εｏｘＣｔｏｔ）／（Ｃ１αβ）］×ｅｘｐ｛β／Ｅｏｘ（０）｝
【００９８】
この実施の形態のＯＮＯ膜において、酸化膜厚に換算して、例えば浮遊ゲート電極から距離ｔｏｘだけ離れた場所に捕獲された電荷の重心があり、ＯＮＯ膜の下部酸化膜の電界をＥｏｘ、捕獲された電荷重心面から制御ゲート電極までの容量をＣ１、電荷重心面からみた制御電極への容量と浮遊ゲートへの容量の和をＣｔｏｔとし、シリコン酸化膜の誘電率をεｏｘとする。ここで、ＯＮＯ膜の下部酸化膜の等価膜厚をｔｏｘｅｑ、ＳｉＮの酸化膜等価膜厚をｔＮｅｑ、上部酸化膜厚の等価膜厚をｔｂｏｘｅｑとし、下部酸化膜に上部酸化膜よりも電子・正孔電流が多く流れる条件とし、まずｔｏｘｅｑ＜ｔｂｏｘｅｑとする。この条件では、Ｃ１／Ｃｔｏｔ＝１−（ｔＮｅｑ＋ｔｂｏｘｅｑ）／（ｔｏｘｅｑ＋ｔＮｅｑ＋ｔｂｏｘｅｑ）となる。
【００９９】
さらに、Ｓｉゲート電極を用いたときＦＮトンネル電流の場合には、α＝３．２×１０−６［Ａ／Ｖ２］、β＝２．４×１０１０［Ｖ／ｍ］となる。よって、例えば、ｔｏｘｅｑ＝４［ｎｍ］、ｔＮｅｑ＝５［ｎｍ］、ｔｂｏｘｅｑ＝５［ｎｍ］のＯＮＯ膜構成では、Ｃ１／Ｃｔｏｔ＝０．２８６となり、Ｅｏｘ（０）≧１０［ＭＶ／ｃｍ］ではｔｐｇｍ≧２．０×１０−５［ｓ］の書き込みパルス継続時間範囲で数３の条件を満足し、２０ｕＳ以上の書き込みパルス継続時間を用いる実用動作範囲でΔＶｔｈ（ｐｇｍ）はΔＶｐｇｍとほぼ等しいと考えてよい。
【０１００】
同様に、Ｅｏｘ（０）≧９［ＭＶ／ｃｍ］ではｔｐｇｍ≧２．９×１０−４［ｓ］の書き込みパルス継続時間範囲で数３の条件を満足し、０．４ｍＳ以上の書き込みパルス継続時間を用いる実用動作範囲でΔＶｔｈ（ｐｇｍ）はΔＶｐｇｍとほぼ等しいと考えてよい。また、数１で反転ポテンシャルと空乏層電荷分だけオフセットを与えた式がＯＮＯ膜の書き込み／消去については成立するから、書き込みパルス継続時間ｔｐｇｍがいずれの値であっても、初期電荷状態が等しい場合には、ΔＶｐｇｍが大きいほど、ΔＶｔｈ（ｐｇｍ）が増大することが示される。
【０１０１】
この実施の形態における書き込みパルスの印加方法は、実施の形態１およびその変形例で説明したものと同じものを用いればよい。これにより、初期の浮遊ゲート電極の電荷量とＯＮＯ構造を同一とすれば、ＯＮＯ膜についても、従来例と書き込みにかかる時間を等しく保ったままで、ＯＮＯ膜に対する印加電界の上限を低減できることは明らかである。すなわち、実施の形態１のＶｃｈａｎｎｅｌに相当する部分のポテンシャルは、浮遊ゲート電極のポテンシャルと置き換え、ＭＯＮＯＳのＳｉＮ膜の電荷蓄積は、この実施の形態のＯＮＯ膜のＳｉＮ膜の電荷蓄積と置き換えて考えればよい。よって、実施の形態１で説明したＯＮＯ膜の界面準位を低減でき信頼性を向上できる効果、第２の効果、および第３の効果も同様に得られる。
【０１０２】
さらに、本実施の形態に特徴的なことは、ｔｂｏｘｅｑ＜ｔｏｘｅｑとなるＯＮＯ膜であって、特に上部酸化膜の膜厚ｔｂｏｘｅｑが４ｎｍ以下の場合には、制御ゲート電極からＯＮＯ膜のＳｉＮ膜に電子または正孔が注入されるということである。この場合には、実施の形態１で説明したように、ＯＮＯ膜のＳｉＮ膜に電子が注入される条件での最大電界を低減させることにより、界面準位の発生および、界面準位を介してシリコン窒化膜から流れる電流も減少させることができる。なお、制御ゲート電極からＯＮＯ膜のＳｉＮ膜に電子が注入される電圧条件は、メモリセルとしてはデータ消去を行う条件で生じる。
【０１０３】
図１７，図１８及び図１９は、本実施の形態の消去及び消去ベリファイ読み出し動作、消去シーケンス及び消去および書き込みのしきい値分布を示す。
データの消去は、メモリセルの制御ゲート電圧を０Ｖ、ソースおよびドレインを浮遊状態とし、例えば、半導体基板またはメモリセルが形成されているウェルに高電圧の消去パルスを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層に電子を注入し、メモリセルのしきい値電圧を負の方向にシフトさせることで行う。或いは、ゲートに負電圧Ｖａ、ソース電極およびドレイン電極のいずれかに正の電圧Ｖｂを印加することにより、消去を行っても良い。この場合には、Ｖａ−Ｖｂが図１７に示すような消去パルス電圧となっていればよい。
【０１０４】
第１の消去動作時には、図１７に示すように、スタート電圧Ｖｅｒａ０’（Ｖ）である消去パルス電圧を印加し、その後ステップアップ電圧ΔＶｅｒａ１ずつ増加させた消去パルス電圧で消去動作をｎ回（ｎ≧１）繰り返す（ステップＳ１１）。
始めに、メモリセルのしきい値がＶｔｈｗ１を下限とし、Ｖｔｈｗ２を上限とした範囲で設定されているとする。また、消去動作後の本実施の形態のメモリセルのしきい値の下限をＶｔｈｅｌ、上限をＶｔｈｅｈとし、消去が完了したかどうかを調べるベリファイ電圧をＶｖｅｒｉｆｙとする。セルの電荷保持特性の変動などにより、Ｖｖｅｒｉｆｙ＜Ｖｔｈｅｈとなる。
【０１０５】
本実施の形態では、第１の消去動作終了後に、すべてのメモリセルにおいてそのしきい値はまだ、図１９に示すように、消去終了判定電圧Ｖｖｅｒｉｆｙに到達せず、ベリファイ動作も不要である。このようにすることにより、消去終了ベリファイ判定にかかる時間を削減させることができる。
第１の消去動作後に、第２の消去動作として、ステップアップ電圧をΔＶｅｒａ２（＜Δｅｒａ１）として、消去パルス印加（ステップＳ１２）と消去ベリファイ読み出し動作を行う（ステップＳ１３）。そして、消去終了判定を行って（ステップＳ１４）、終了が確認されるまで第２の消去動作を繰り返す。
【０１０６】
第２の消去動作の最初の消去パルスの電圧をＶｅｒａ０とし、第１の消去動作の最初の消去パルスの電圧をＶｅｒａ０’とする。初期電圧Ｖｅｒａ０’としては５Ｖ以上２０Ｖ以下の範囲の電圧とする。具体的には、第１の消去動作時の１パルス印加後のしきい値シフト量の絶対値をΔＶｔｈ（ｅｒａ１）とし、第２の消去動作時の１パルス印加後のしきい値シフト量の絶対値をΔＶｔｈ（ｅｒａ２）とすると、図１９のしきい値分布を考慮して、ΔＶｔｈ（ｅｒａ１）を（Ｖｔｈｗ１−Ｖｖｅｒｉｆｙ）／（ｎ＋１）≦ΔＶｔｈ（ｅｒａ１）≦（Ｖｔｈｗ１−Ｖｖｅｒｉｆｙ＋ΔＶｔｈ（ｅｒａ２））／（ｎ＋１）を満たす電圧とし、Ｖｅｒａ０’＝Ｖｅｒａ０−ΔＶｔｈ（ｅｒａ１）とする。
【０１０７】
この１つ目の消去パルスにより、最も早く消去されるメモリセルのしきい値は、Ｖｔｈｗ１−ΔＶｔｈ（ｅｒａ１）となり、最も遅く消去されるメモリセルのしきい値は、Ｖｔｈｗ２−ΔＶｔｈ（ｅｒａ１）となるので、消去によるセルのばらつきを考慮すると、図１９の分布となる。次いで、２回目および３回目の消去パルスを与える。第１回目の消去パルスに対する２回目のパルスの増分、および２回目のパルスに対する３回目のパルスの増分をΔＶｔｈ（ｅｒａ１）とするので、第３回目のパルスにより、最も早く消去されるメモリセルのしきい値は、Ｖｔｈｗ１−（ｎ＋１）×ΔＶｔｈ（ｅｒａ１）となり、ＶｖｅｒｉｆｙとＶｔｈｅｌの範囲内に入り、消去を終了する。一方、最も遅く消去されるメモリセルのしきい値は、Ｖｔｈｗ２−（ｎ＋１）×ΔＶｔｈ（ｅｒａ１）となる。
【０１０８】
この後、ΔＶｅｒａ２だけ前回のパルスから電圧を増やしたステップアップ電圧を印加してベリファイ動作を行い、消去しきい値をＶｖｅｒｉｆｙとＶｔｈｅｌの間になるようにする。従来例と同じしきい値分布を実現するには、ΔＶｅｒａ２は従来と同じに設定すればよい。以上のように電圧範囲を設定することにより、消去にかかる全経過時間は一定としたままで、消去動作時のＯＮＯ膜に印加される電界を小さくすることができる。
【０１０９】
ここで重要なのは、ｎ回目までのパルス印加、すなわち第１の消去動作によっでは、しきい値がＶｖｅｒｉｆｙよりも下にならないことである。これにより、第１の消去動作の間はベリファイ動作を行う必要なく、高速で消去を行うことができる。また、半導体基板またはメモリセルのｐ型ウェル側に消去電圧を印加する方法では、通常複数のメモリセルブロックが１つの半導体基板またはウェル上に形成されているため、その充放電に長い時間がかかる。このため、データ消去時には、第１の消去動作の間にベリファイ動作を行わず、連続して電圧を印加する方法、つまり、次に示す変形例の方法が特に、消去時間を短く保ち、信頼性を向上するには有効である。
【０１１０】
［実施の形態２の変形例］
図２０および図２１は、本実施の形態の変形例１および変形例２の消去パルス波形例を示す。変形例１では、図１７の実施の形態と異なり、第１の消去動作の消去パルスを、空き時間のある離散パルスではなく、連続して昇圧される階段状パルスとしている。これは、第１の消去動作でベリファイ読み出しが必要ないためこのような動作を行うことができる。本変形例では、第１の消去動作の消去時間を短縮できると共に、第１の消去動作中の連続した昇圧はΔＶｅｒａ１だけその前のパルス電圧に比べ昇圧すればよく、ベリファイ時に必要となる接地電位ＧＮＤからの昇圧は必要ない。よって、図２０に示したように、第２の消去動作よりもパルス電圧をより安定させることができ、また昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
【０１１１】
図２１に示す変形例２は、第１の消去動作の消去パルスを、直線的に上昇する三角波状パルスとして形成した例である。この場合、三角波の消去電圧増加量速度は、第２のパルス幅をｔｐｇｍとして、上記ΔＶｅｒａ１を用いて、（ΔＶｅｒａ１／ｔｐｇｍ）で表すことができる。本変形例でも、第１の消去動作の消去時間を短縮できると共に、第１の消去動作中の連続した昇圧は（ΔＶｅｒａ１／ｔｐｇｍ）の遅い変化速度で連続昇圧すればよく、変形例１よりもさらにパルス電圧をより安定させることができ、また昇圧回路の負荷も小さくでき、昇圧回路の占有面積を削減することができる。
【０１１２】
本実施の形態および変形例では、第１の消去動作時の消去パルス幅は、第２の消去動作時の消去パルス幅と等しくすることが、プログラム電圧発生回路のパルス幅制御回路の時定数を一定とすることができ、回路を簡略化できるため望ましい。しかしながら、パルス幅を第１の消去動作時と第２の消去動作時で変化させても、数１でプログラム時のしきい値シフト量を計算し、例えば、ΔＶｔｈ（ｐｇｍ１）＞ΔＶｔｈ（ｐｇｍ２）となるように上記で示した条件を満たすように設計すれば同様に効果が得られることは言うまでもない。特に、上記に述べたｔｏｘｅｑ＞ｔｂｏｘｅｑの範囲では、ΔＶｔｈ（ｐｇｍ１）＝ΔＶｔｈ（ｐｇｍ２）と設計しても、消去ベリファイにかかる時間を短縮する効果を有する。
【０１１３】
以上詳細に説明したように、本実施の形態の消去または書き込みパルス印加方法を用いることにより、浮遊ゲート型不揮発性メモリのインターポリ膜として用いられるＯＮＯ膜の界面準位発生量を従来例よりも低減できる。これにより、界面準位を介してシリコン窒化膜から流れる電流も減少させることができ、ＯＮＯ膜を高信頼性に保ち、保持特性も向上することができる。また、今回は界面準位を信頼性の定量パラメータとして示したが、その起源として界面でのダングリングボンド（ｄａｎｇｌｉｎｇ　ｂｏｎｄ）の形成や結合角の変化が物理的によく知られており、同様な起源で形成される荷電捕獲中心についても発生を抑えて信頼性を向上できる。
【０１１４】
［実施の形態３］
次にこの発明の実施の形態３を説明する。本実施の形態に特徴的なことは、電荷蓄積層として絶縁膜を用いるＭＯＮＯＮ型メモリセルにおいて、電荷蓄積層中の電荷分布に偏りが生じる点を利用して、チャネルの中央部とエッジ部とでしきい値電圧を変えて動作させることで、ステップアップ書き込みにおけるしきい値分布幅を、従来の浮遊ゲート型メモリセルよりも狭くすることにある。
【０１１５】
本実施の形態の不揮発性メモリセルは、実施の形態１と同様であり、図５（ａ）（ｂ）に示す通りである。半導体基板１上に、例えば、ボロンまたはインジウムなどの不純物濃度が１０１４（ｃｍ−３）〜１０１９（ｃｍ−３）のｐ型ウェル２が形成され、この上に例えば０．５〜１０（ｎｍ）の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜４が形成されている。トンネル絶縁膜４の上部には、例えばシリコン窒化膜からなる電荷蓄積層５が３〜５０（ｎｍ）の厚さで形成されている。この上に例えば３〜３０（ｎｍ）の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるブロック絶縁膜６が形成されている。
【０１１６】
ブロック絶縁膜６上には、ゲート電極７（７ａ，７ｂ）が形成されている。ゲート電極７は、リン、砒素またはボロンが高濃度に添加されたｎ型またはｐ型のポリシリコンまたはＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造、またはＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ等のポリシリコンとのスタック構造または、Ａｌ，Ｗ等の金属とポリシリコンとのスタック構造により１０ｎｍ〜５００ｎｍの厚さで形成されている。
【０１１７】
ゲート電極の両側にはｎ型ソース／ドレイン拡散層８が形成されている。さらにメモリセルの両端にはシリコン酸化膜等の絶縁膜３からなる素子分離領域が、シリコン基板中に例えば１０〜５００ｎｍ程度の深さで形成されている。ウェル、ゲート、ソース／ドレイン拡散層はそれぞれ電極に接続され、電圧を制御することが出来る。
【０１１８】
本実施の形態での書き込み動作を図２２、図２３及び図２４を参照して説明する。図２２は、書き込み動作波形を示し、図２３は、書き込みシーケンスを示し、図２４は、セルアレイのしきい値分布を示している。
【０１１９】
データの書き込みは、ウェルおよびソース／ドレインを０Ｖとした状態で、ゲート電極に高電圧書き込みパルスを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層に電子を注入し、メモリセルのしきい値電圧を正の方向にシフトさせることで行う。具体的に、書き込みデータを入力し（ステップＳ２１）、書き込みパルス電圧を印加し（ステップＳ２２）、その後書き込みが十分に行われたか否かを調べるためにベリファイ読み出し動作を行う（ステップＳ２３）。ベリファイ読み出しの結果、メモリセルのしきい値電圧が所望のしきい値電圧Ｖｖｅｒｉｆｙよりも高いか否かを判断し（ステップＳ２４）、高いと判断した場合には書き込みを終了する。所望のしきい値電圧に達していない場合には書き込み電圧をΔＶｐｇｍだけステップアップして再度書き込み動作を行い、再びベリファイ読み出しを行う。これをメモリセルが所望のしきい値電圧に達するまで繰り返す。
【０１２０】
ゲート電極に与える書き込みパルス電圧は、図２２に示すように、初期電圧Ｖｐｇｍ０（Ｖ）から始まって、ステップアップ電圧ΔＶｐｇｍずつ高くなる。初期電圧Ｖｐｇｍ０は例えば５Ｖ〜１５Ｖ程度であり、ステップアップ電圧ΔＶｐｇｍは例えば０．１〜１．０Ｖ程度である。
【０１２１】
データの消去はゲート電極を０Ｖとした状態でウェルに消去電圧Ｖｅｒａを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層にホールを注入し、メモリセルのしきい値電圧を負の方向にシフトさせることで行う。
データの読み出しはウェルとソースを０Ｖとし、ドレインに正の電圧を与え、ゲート電極に判定電圧Ｖｒｅｆを与えて、ソース−ドレイン間に電流が流れるか否かによってメモリセルのしきい値電圧がＶｒｅｆより高いか低いかを判定し、”０”データ（書き込み状態）と”１”データ（消去状態）とを判定する。
【０１２２】
次に本実施の形態の効果を従来の浮遊ゲート型メモリセルとの比較で説明する。
浮遊ゲート型メモリセルでは書き込みパルスをΔＶｐｇｍずつステップアップした場合、書き込みパルス回数が一回増える毎にΔＶｐｇｍずつしきい値電圧がシフトする。一方、本実施の形態におけるＭＯＮＯＳ型メモリセルのドレイン電流（Ｉｄ）−ゲート電圧（Ｖｇ）特性と書き込みパルス回数との関係を図２５に示す。一回目の書き込みパルスでのしきい値シフト量をΔＶｔｈ１、二回目をΔＶｔｈ２、…とした場合、ΔＶｔｈ１≧ΔＶｔｈ２≧ΔＶｔｈ３≧ΔＶｔｈ４≧…の関係がある。つまり、書き込みパルス回数を増やしていくと、しきい値電圧のシフト量が小さくなる特性をもっている。
【０１２３】
図２６は、この実施の形態のＭＯＮＯＳ型メモリセルの書き込みパルス数とメモリセルのしきい値電圧の関係を、従来の浮遊ゲート型メモリセルの場合と共に示している。３回目のパルスでしきい値電圧がベリファイ電圧Ｖｖｅｒｉｆｙよりもわずかに低く、４回目のパルスで書き込みが終了したとする。従来のようにパルス数の増加としきい値電圧変化量が直線的である場合、書き込み終了したメモリセルのしきい値電圧はＶｔｈ＝Ｖｖｅｒｉｆｙ＋ΔＶｔｈ１である。一方、本実施の形態のようにしきい値電圧変化量が徐々に小さくなっていくＭＯＮＯＳ型メモリセルの場合、書き込み終了したメモリセルのしきい値電圧はＶｔｈ＝Ｖｖｅｒｉｆｙ＋ΔＶｔｈ４である。
【０１２４】
従って、図２７に示すように、この実施の形態の場合の書き込みしきい値幅はΔＶｔｈ４となり、従来のしきい値幅ΔＶｔｈ１（＝ΔＶｐｇｍ）と比較して狭くすることが出来る。一方、図２６に示すように書き込み完了までに必要な書き込みパルス数は従来と同じである。
【０１２５】
次に本実施の形態におけるＭＯＮＯＳ型メモリセルが、図２６に示したような書き込み特性を示す理由と共に本実施の形態の好ましい態様を具体的に説明する。
図２８は、図５（ａ）のセル断面での書き込みの時の電圧印加の様子を示しており、半導体基板とゲート電極間に書き込み電圧Ｖｐｇｍが印加される。これを等価回路図で示すと、図２９に示すような平行平板コンデンサとして表すことができる。ゲート絶縁膜はトンネル絶縁膜４／電荷蓄積層５／ブロック絶縁膜６の積層構造であるが、図２９ではその膜厚を酸化膜換算膜厚Ｔｏｎｏ（ｅｆｆｅｃｔｉｖｅ）で示している。
【０１２６】
書き込み電圧印加時、ゲート絶縁膜中での電位分布は、図２９に示すようになる。等電位線はセルのチャネル領域中央部では直線であるがチャネル幅方向両端部Ｅ１，Ｅ２では曲がっている。これは端部で絶縁膜中の電界が弱まっていることを示している。
【０１２７】
図３０は、このときのゲート絶縁膜中の電界を示している。チャネルエッジ部ではチャネル中央と比較して電界が弱くなっている。ゲート絶縁膜内で電界が弱くなっている両エッジ領域の長さをλ（ｎｍ）とすると、一般にλはゲート絶縁膜の酸化膜換算膜厚Ｔｏｎｏ（ｅｆｆｅｃｔｉｖｅ）とほぼ等しい大きさになる。
【０１２８】
このように書き込み時にチャネル端部のλ（ｎｍ）の領域で電界が弱まるために、端部ではチャネル中央部と比較して電荷蓄積層に注入される電荷量が少なくなる。これは書き込みだけでなく消去時にも同じである。一方本実施の形態では電荷蓄積層５が絶縁膜であるため、注入された電荷が絶縁膜にトラップされて電荷蓄積層内をほとんど移動しない。これが従来の浮遊ゲート型メモリセルとは異なる点である。
【０１２９】
この電荷蓄積層での電荷蓄積の様子を図３１に示した。ここでは一例として、消去時には正電荷、書き込み時には負電荷が電荷蓄積層にトラップされた場合を示す。両エッジのλ（ｎｍ）の領域ではチャネル中央と比較してトラップされる電荷量が少ない。そのためエッジ部はチャネル部と比較して、書き込み消去時のしきい値電圧の変化量が少ない。
【０１３０】
書き込みパルス回数とチャネル中央およびエッジのしきい値電圧の関係を、図３３に示す。書き込みパルス数に対するしきい値電圧の変化量は、チャネル中央部よりもエッジ部の方が小さい。書き込みの開始時にはエッジ領域のしきい値電圧の方が高いが、書き込みが進むとチャネル中央部のしきい値電圧の方が高くなる。
【０１３１】
以上のようなチャネル中央部とエッジ部でのしきい値変化の相違を考慮すると、メモリセルトランジスタは、図３２の等価回路に示したように、チャネル中央部とチャネル幅方向両エッジ部とを別々のトランジスタとみなして、これらを並列接続した３つのトランジスタで表すことができる。そして、メモリセルのしきい値電圧はチャネル中央とエッジのしきい値電圧の、より低い方で決定される。
【０１３２】
図３３に示すように、メモリセルのしきい値は書き込みの初期はチャネル中央部で決定され、書き込みが進むとエッジ部のしきい値電圧で決定されるようになる。書き込みパルス数に対するメモリセルのしきい値電圧の変化量は、書き込みの初期で大きく、書き込みが進むにつれて小さくなる。このため、高速な書き込みと高信頼性（狭い書き込みしきい値分布）を両立することが可能となる。
【０１３３】
本実施の形態におけるメモリセルの書き込み時のＩｄ−Ｖｇ特性の変化を図３４に示す。これはメモリセルトランジスタのチャネル幅が書き込み時に電界が弱まるエッジ領域λ≒Ｔｏｎｏ（ｅｆｆｅｃｔｉｖｅ）と比較して十分に大きい場合（たとえば２０倍以上）の特性である。消去時には従来のメモリセルと同様のＩｄ−Ｖｇ特性であるが、書き込みが進むにつれて、Ｉｄ−Ｖｇ特性にハンプ（こぶ）が発生する。これはチャネル中央に比べてしきい値電圧の低いエッジ部が寄生トランジスタとして働くためである。
【０１３４】
メモリセルの書き込み特性はしきい値電圧を定義するドレイン電流によって異なる。高いドレイン電流Ｉｈ０でしきい値電圧を定義した場合、メモリセルのしきい値はチャネル中央のしきい値で決定される。このため、書き込みパルス数に対するしきい値変化量は一定でΔＶｔｈ１（≒ΔＶｐｇｍ）である。低いドレイン電流
Ｉｔｈ１でしきい値電圧を定義した場合、書き込みの初期はチャネル中央部のしきい値電圧で決定され、書き込みが進むとエッジ部のしきい値電圧で決定されるようになる。従って本実施の形態の効果を得るためには低いドレイン電流でしきい値電圧を設定する必要がある。
【０１３５】
図３４に対して図２５は、メモリセルトランジスタのチャネル幅が小さい場合のＩｄ−Ｖｇ特性である。この場合チャネル中央部を流れるドレイン電流が減少するため、エッジ部の寄与が大きくなり、図３４のようなハンプはほとんど見られない特性となる。
【０１３６】
本実施の形態において望ましいチャネル幅について述べる。本実施の形態の効果を得るためには、書き込み時にゲート絶縁膜に高電界が印加されるチャネル中央部と、チャネル中央部よりも弱い電界が印加されるエッジ部とが存在する必要がある。エッジ部の領域λ（ｎｍ）はゲート絶縁膜の酸化膜換算膜厚Ｔｏｎｏ［ｎｍ］とほぼ等しいので、両端で２λ≒２・Ｔｏｎｏ程度である。これに加えてチャネル部が存在するためには、チャネル幅はゲート絶縁膜の酸化膜換算膜厚の２倍よりも大きい必要がある。
【０１３７】
つづいてチャネル幅と読み出し速度の関係について述べる。メモリセルトランジスタのチャネル幅が大きいほどドレイン電流は大きくなるので、読み出し動作の高速化のためには望ましい。チャネル幅が大きいときのＩｄ−Ｖｇ特性は図３４のようになるが、本実施の形態の効果を得るためにはしきい値を定義するためのドレイン電流は低い電流値Ｉｔｈ１にする必要があり、この場合、チャネル幅が狭いとき（図２５のＩｄ−Ｖｇ特性）の場合と同じしきい値定義電流となり、チャネル幅を広くしたことによる読み出し動作の高速化の効果は得られない。
【０１３８】
発明者による解析の結果、チャネル幅を書き込み電界の弱い両端のエッジ領域２λの１０倍（＝２０λ）より大きくしても、チャネル幅拡大による読み出し動作の高速化の効果はほとんど得られないことがわかった。従って、メモリセルの微細化の観点から、チャネル幅は２０λ以下にすることが望ましい。先に述べたようにλ≒Ｔｏｎｏ（ｅｆｆｅｃｔｉｖｅ）であるので、チャネル幅はゲート絶縁膜の酸化膜換算膜厚の２０倍よりも小さいことが望ましい。
【０１３９】
以上をまとめると、ＭＯＮＯＳ型メモリセルでステップアップ書き込み方式を採用して、従来の浮遊ゲート型メモリセルより狭い書き込みしきい値を実現する条件としては、セルのチャネル幅を、２Ｔｏｎｏ〜２０Ｔｏｎｏの範囲に設定することが好ましいことになる。
ここでセルのチャネル幅とは、メモリセルのオン電流が流れる方向（チャネル長方向）と直交する方向の素子領域幅をいう。つまり、ソース，ドレイン間が導通した状態で素子領域を電流が流れる方向を第１の方向とした場合、メモリセルの素子領域を定義する四辺のうち、第１の方向と直交する２辺の長さがチャネル幅となる。そしてこのチャネル幅を上述の範囲に設定することは、図２８〜図３４を用いて説明した効果を得るために好ましいことになる。図５に示したメモリセル構造の場合、図５（ａ）の素子分離領域で挟まれた素子領域の幅がチャネル幅となる。しかし例えば、ＡＮＤ型ＥＥＰＲＯＭやバーチャルグランドアレイ型ＥＥＰＲＯＭ等、他のセル構造では、ゲート電極幅によってチャネル幅が定義される場合もある。
【０１４０】
次に本実施の形態における、メモリセルの望ましい書き込み特性について述べる。ｌ，ｍ，ｎを整数として、メモリセルのしきい値電圧が、ｎ回（ｎ≧１）の書き込みパルス印加で終了したとする。また最初のｌ回（ｌ≧０）のパルスではメモリセルのしきい値電圧は変化せず、ｌ＋１回目からしきい値が変化したとする。
【０１４１】
１回目のパルスで書き込みパルスを与えたときのしきい値電圧の変化量をΔＶｔｈ１、２回目のパルスでの変化量をΔＶｔｈ２、一般にｎ回目でのパルスでの変化量をΔＶｔｈｎとする。本実施の形態の効果を得るためにはΔＶｔｈｎ＜ΔＶｔｈｍ（１≦ｍ≦ｎ）となるΔＶｔｈｍが存在するような書き込み特性をもつ必要がある。また、望ましくはベリファイ電圧に到達するまでの平均的なしきい値電圧の変化量よりも、書き込み終了時の最後のパルス印加時のしきい値電圧の変化量のほうが小さいことが、書き込み動作を高速化し、書き込みしきい値分布幅を狭くするためには望ましい。つまり、ΔＶｔｈｎ＜（ΔＶｔｈｌ＋１＋ΔＶｔｈｌ＋２＋…＋ΔＶｔｈｎ−１）／（ｎ−ｌ−１）であることが望ましい。
【０１４２】
さらに望ましくはベリファイ電圧に到達する直前までは書き込みパルス印加によるしきい値電圧変化量が大きく（書き込みが速く）、ベリファイ電圧を超えるとしきい値電圧変化量が小さい（書き込みが遅い）、つまりΔＶｔｈｎ＜ΔＶｔｈｎ−１であることが望ましい。
【０１４３】
次に本実施の形態のメモリセル構造について、望ましい形態を説明する。
図３５Ａは図５（ａ）のエッジ部（素子分離端）の望ましい形状である。電荷蓄積絶縁膜５の両端は、ポリシリコンゲート電極７の端部および半導体基板の素子領域（チャネル領域端部）端部より外側に延在する形状となっていることが望ましい。または、ゲート電極７と素子領域のいずれかに対して飛び出した形状となっていてもよい。
【０１４４】
さらに、ブロック絶縁膜６は素子分離端において、チャネル中央部と比較してチャネル幅方向の端部で厚膜化していることが望ましい。または、トンネル絶縁膜４、電荷蓄積絶縁膜５、ブロック絶縁膜６を合わせたゲート絶縁膜全体の、酸化膜換算膜厚が、素子分離端において厚膜化していることが望ましい。
このような形状にすることによって、図２９に示したように、データの書き込み動作時に素子分離端でゲート絶縁膜にかかる電界を弱くすることができる。
【０１４５】
また、ゲートポリシリコンと半導体基板の側壁部には側壁酸化膜９ａ，９ｂが形成されていることが望ましい。さらに、ゲートポリシリコンと半導体基板の素子分離端コーナー部を丸めた形状とすることが望ましい。側壁を酸化し、コーナー部を丸めた形状とすることで、コーナー部が尖った形状である場合と比較してエッジでの電界集中を回避することができるので、素子分離端で書き込み電界を小さくすることが容易となる。
【０１４６】
電荷蓄積層５を順テーパ形状にすることは、後の工程の素子分離トレンチへのシリコン酸化膜埋め込みをより容易にすることができるので好ましい。順テーパ−の角度としては半導体基板面を標準として６０°から８９°の範囲の間の角度が良い。図３５Ａのように、ポリシリコンゲート電極の酸化によって、電荷蓄積層５よりもポリシリコン側壁酸化膜９ａがトレンチ内部に出る構造にすることが、素子分離絶縁膜埋め込み時の電荷蓄積層のダメージを小さくし、より信頼性の高いデバイス構造を形成するのに望ましい。また、半導体基板の酸化によって、電荷蓄積層５よりも半導体基板側壁酸化膜９ｂがトレンチ内部に出る構造にすることが、後の工程の素子分離トレンチへのシリコン酸化膜埋め込みをより容易にすることができる。
【０１４７】
我々の詳細な検討によると、電荷蓄積絶縁膜５の両端は、素子分離領域（チャネル領域）端からチャネル幅方向に０．５ｎｍ以上１５ｎｍ以下の範囲内で延在していることが信頼性上望ましく、トレンチ内壁に形成した酸化膜９ｂの厚さとしては１ｎｍ以上１６ｎｍ以下の範囲内で形成することが望ましいことが判明した。
【０１４８】
図３５Ｂ及び図３５Ｃは、別の素子分離構造のメモリセル端部構造を、図３５Ａに対応させて示している。図３５Ｂに示すように、素子分離絶縁膜のかわりに、例えば、ボロンやインジウムからなるｐ型不純物を１０１１ｃｍ−２から１０１４ｃｍ−２の範囲で注入したｐ＋型層２１を形成して、隣接セルの素子分離をしてもよい。この際、ソースおよびドレイン電極部分は、素子分離膜２２または側壁絶縁膜９ａが上部にもあらかじめ形成されているので、ｐ型不純物のイオンが素子分離膜２２で止まるように制限することにより、ｎ型ソースおよびドレイン領域にはｐ型不純物の混入をしないように制限することができる。このｐ型不純物のイオン注入エネルギーとしては、１ｅＶから１００ｅＶの範囲とする。
【０１４９】
電荷蓄積絶縁膜５は素子分離ｐ型領域２１上で除去されていなくてもよく、図３５Ｃに示すように、隣接するセル間で共有されていてもよい。
これらの図３５Ｂ，図３５Ｃの場合、素子分離領域を形成するために、シリコン基板を深くエッチングする必要がないため、素子分離端においてシリコン基板のコーナー部で、書き込み時の電界が集中することがない。このため、素子分離端でゲート絶縁膜中の電界を弱くすることが用意である。
【０１５０】
以上に述べたように、本実施の形態においては、メモリセルの電荷蓄積層として絶縁膜を用い、書き込み時にチャネルエッジで電界が弱くなるようにすることで、チャネル中央部とエッジ部とでしきい値電圧を変化させ、メモリセルの書き込み特性をベリファイ電位に到達するまでは速く、ベリファイ電位を超えてからは遅くすることで、書き込み時に、高速な書き込みと、狭いしきい値分布つまり高信頼性とを両立することができる。
【０１５１】
また、ステップアップ書き込み時のステップアップ電圧ΔＶｐｇｍは必ずしも一定である必要はなく、書き込みパルス数によって変化させてもよいし、ΔＶｐｇｍ＝０Ｖとして一定の書き込み電圧で行ってもよい。また、書き込みパルス幅Ｔｐｇｍは必ずしも一定である必要はなく、書き込みパルス数によって変化させてもよい。
【０１５２】
［実施の形態４］
この発明の実施の形態４の消去動作波形を図３６に示す。本実施の形態に特徴的なことは、データの消去を複数回の消去パルスＶｅｒａ０，Ｖｅｒａ１，Ｖｅｒａ２，…で行うこと、及び消去が進むにつれて、消去パルス電圧の絶対値をΔＶｅｒａずつ低くしまた、消去パルス幅を、ｔｅｒａ０＜ｔｅｒａ１＜ｔｅｒａ２＜…のように順次長くすることにある。これによって、消去時間の高速化、狭い消去しきい値分布を実現することができる。さらに、繰り返し書き換え後のメモリセルの信頼性劣化を軽減し、高信頼性を実現するこができる。
【０１５３】
本実施の形態の不揮発性メモリセルが絶縁膜を電荷蓄積層として用いるＭＯＮＯＳ型セルの場合、その断面図は図５（ａ）（ｂ）に示すように、実施の形態１と同様である。半導体基板１上に、例えば、ボロンまたはインジウムなどの不純物濃度が１０１４（ｃｍ−３）〜１０１９（ｃｍ−３）のｐ型ウェル２が形成され、この上に例えば０．５〜１０（ｎｍ）の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜４が形成されている。ダイレクトトンネリングによるホール注入を行うためにはトンネル絶縁膜４は４ｎｍ以下であることが望ましい。
【０１５４】
トンネル絶縁膜４の上部には、例えばシリコン窒化膜からなる電荷蓄積層５が３〜５０（ｎｍ）の厚さで形成されている。この上に例えば３〜３０（ｎｍ）の厚さのシリコン酸化膜またはシリコン酸窒化膜からなるブロック絶縁膜６が形成されている。その上には、リン、砒素またはボロンが高濃度に添加されたｎ型またはｐ型のポリシリコン７ａとＷＳｉ（タングステンシリサイド）７ｂのスタック構造のゲート電極７が１０ｎｍ〜５０ｎｍの厚さで形成されている。ゲート電極は、ＮｉＳｉ，ＭｏＳｉ，ＴｉＳｉ，ＣｏＳｉ等とポリシリコンのスタック構造または、Ａｌ，Ｗ等の金属とポリシリコンとのスタック構造でもよい。
【０１５５】
また、ゲート電極の両側にはソース又はドレインとなるｎ型拡散層８が形成されている。さらにメモリセルの両端にはシリコン酸化膜等の絶縁膜からなる素子分離領域３が、シリコン基板中に例えば１０〜５００ｎｍ程度の深さで形成されている。ウェル、ゲート、ソース／ドレイン拡散層はそれぞれ電極に接続され、電圧を制御することが出来る。
【０１５６】
データの書き込みは、ウェルおよびソース／ドレインを０Ｖとした状態で、ゲート電極に高電圧パルスを与え、半導体基板からトンネル絶縁膜を通して電荷蓄積層に電子を注入し、メモリセルのしきい値電圧を正の方向にシフトさせることで行う。実施の形態１，２の方法でデータ書き込みを行ってもよい。
データ消去はゲート電極を０Ｖとして、ウェルに複数回の消去電圧パルスを印加して半導体基板から電荷蓄積絶縁膜にホールを注入することで行う。消去パルスは、図３６に示すように、消去の初期で高い電圧パルスＶｅｒａ０であって、消去が進むにつれてΔＶｅｒａずつ低い電圧で消去するように設定される。また、消去パルス幅は、消去の初期に短時間のパルスであって、消去が進むにつれて長い消去パルスになるように設定される。
【０１５７】
消去パルスが与えられるたびに、メモリセルが所望の消去しきい値電圧に到達したかを確認するベリファイ読み出し動作を行ってもよい。また消去パルスを印加する前に、書き込みパルスを与えて、メモリセルをあらかじめ書き込み状態にしておくことが、後に述べるゲート逆注入を防ぎ、メモリセルの信頼性を向上させ、消去しきい値分布を狭くするためには望ましい。
【０１５８】
データ読み出しはウェルとソースを０Ｖとし、ドレインに正の電圧を与え、ゲート電極に判定電圧Ｖｒｅｆを与えて、ソース−ドレイン間に電流が流れるか否かによってメモリセルのしきい値電圧がＶｒｅｆより高いか低いかを判定し、”０”データ（書き込み状態）と”１”データ（消去状態）とを判定する。
【０１５９】
次に本実施の形態の効果について説明する。
電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ型メモリセルでの消去特性を図３７に示す。消去時間を長くすると消去しきい値電圧がそれ以上低くならない飽和現象が見られる。この飽和現象は、図３７に示したように、基板からダイレクトトンネリングにより注入されるホールの量と、ゲート電極からＦＮトンネリングにより注入される電子の量が釣り合うことで引き起こされる。つまり、消去の初期には、基板から電荷蓄積層にホールが注入されることでメモリセルのしきい値が負の方向にシフトするが、消去が進むにつれてブロック酸化膜中の電界が強まりゲート電極からブロック絶縁膜を通して電子が注入され、電荷蓄積絶縁膜内でホールと再結合して、基板から注入されたホールを打ち消すために起こる。これをゲート逆注入現象と呼ぶことにする。
【０１６０】
図３７は、異なる消去パルス電圧Ｖｅｒａ（絶対値）での消去特性を示しているが、消去パルスが高電圧の時には飽和消去しきい値電圧が浅く、飽和に至る消去時間が短いといえる。ここで消去しきい値電圧が浅いとは、書き込み状態からのしきい値電圧変化量が少ないことを指す。
【０１６１】
本実施の形態の消去方法では、短時間、高電圧に設定された第１の消去パルスで浅く消去し（第１の消去動作）、第２の消去パルス以降では、徐々に長時間、低電圧にパルスを変化させながら、深く消去する（第２の消去動作）。このように消去パルス電圧を少なくとも２段階に切り換える方法を、第２の消去パルス以降でも第１の消去電圧と同じか、より高い電圧を用いた場合と比較する。
【０１６２】
第１の消去パルス印加後にメモリセルが図３７で示した消去飽和電圧付近にまで消去されていたとする。メモリセルはほぼ飽和しきい値電圧であるので、第１の消去パルスと同じ電圧で第２の消去パルスを印加しても、それ以上深く消去することはできない。また、第１の消去パルスよりも高い電圧で第２の消去パルスを印加すると、飽和しきい値電圧は消去電圧が高いほど浅くなるため、メモリセルのしきい値電圧は浅い方に移動してしまい、消去動作の目的を達成できない。さらに、ゲート逆注入現象によって余分な電子がブロック酸化膜中を通過して、ホールと再結合するためにゲート絶縁膜の信頼性が劣化する問題がある。
【０１６３】
一方、本実施の形態の方法では、第２の消去パルス以降、消去電圧を徐々に低下させるため、ゲート逆注入現象を回避することができるのでメモリセルの信頼性を劣化させることはない。また、消去パルスを与えるたびに消去しきい値電圧を深くすることができる。
【０１６４】
［実施の形態５］
上記実施の形態１〜４のデータ書き込み及び消去法を、具体的にＮＡＮＤ型ＥＥＰＲＯＭに適用した実施の形態を次に説明する。図３８はＮＡＮＤ型ＥＥＰＲＯＭの構成を示している。セルアレイ１００は後述するように、不揮発性メモリセルを直列接続したＮＡＮＤセルをマトリクス状に配列して構成される。
【０１６５】
メモリセルアレイ１００のビット線データをセンスし、または書き込みデータを保持するためにビット線制御回路１０１が設けられている。ビット線制御回路１０１はセンスアンプ回路とデータラッチ回路とを備えており、たとえばフリップフロップ回路を主体として構成される。
【０１６６】
ビット線制御回路１０１はデータ入出力バッファ１０２に接続されている。これらの接続はアドレスバッファ１０３からのアドレス信号をデコードするカラムデコーダ１０４の出力によって制御され、データ入出力端子Ｉ／Ｏに与えられたデータをメモリセルアレイ１００に書き込み、またメモリセルアレイ１００のデータをＩ／Ｏへ読み出し可能となっている。
【０１６７】
メモリセルアレイ１００のメモリセル選択を行うため、具体的にはデータ制御線（以下、ワード線）ＷＬおよび選択ゲート線ＳＳＬ，ＧＳＬの制御をするために、ロウデコーダ１０５とデータ制御線ドライバ１０６が設けられている。データ制御線ドライバ１０６は、ロウデコーダ１０５のデコード出力により、選択されたデータ制御線および選択ゲート線に必要な制御電圧を与える。
【０１６８】
基板電位制御回路１０７は、セルアレイ１００が形成される基板領域（通常ｐ型ウェル）の電位を制御するために設けられている。具体的に基板電位制御回路１０７は、制御回路１０８により制御されて、データ書き込みおよびデータ読み出し時は、接地電位ＧＮＤを発生し、データ消去時に消去電圧を発生するように構成されている。
【０１６９】
内部電圧発生回路１０９は、制御回路１０８により制御されて、データ書き込みあるいは読み出し時に、メモリセルアレイ１００の選択されたメモリセルに必要な電圧を与えるための種々の内部電圧を発生するように設けられている。具体的には、書き込み電圧（Ｖｐｇｍ）発生回路１０９ａ、書き込み時のパス電圧（Ｖｐａｓｓ）を発生するＶｐａｓｓ発生回路１０９ｂ、読み出し時（ベリファイ読み出しを含む）のパス電圧（Ｖｒｅａｄ）を発生するＶｒｅａｄ発生回路１０９ｃ、読み出し電圧（Ｖｒ）発生回路１０９ｄを有する。
【０１７０】
書き込み時のパス電圧Ｖｐａｓｓ、読み出し時のパス電圧Ｖｒｅａｄは、書き込み電圧Ｖｐｇｍよりは低いが電源電圧Ｖｃｃより昇圧された電圧である。
Ｖｐｇｍ発生回路１０９ａには、その出力を監視して、書き込み動作時に順次ステップアップされる書き込み電圧パルスを発生する場合の初期電圧やステップアップ分を可変設定するために、電圧設定回路を内蔵する。好ましくは、書き込み電圧Ｖｐｇｍの可変に応じて、書き込み時のパス電圧Ｖｐａｓｓ，　読み出し時のパス電圧Ｖｒｅａｄをそれぞれ可変設定する電圧設定回路も設けられる。
【０１７１】
Ｖｐｇｍ発生回路１０９ａの構成や、書き込み電圧およびステップアップ電圧の基本的な制御の方法は、公知の方法を用いることができる（例えば特開２０００−７６８７８）。ただし本実施の形態では、書き込み／消去において２種類以上のステップアップ電圧を設定することが可能で、一連の書き込み／消去動作の途中でステップアップ電圧を切り替えることが可能である。また、書き込み／消去パルス幅を切り替えることも可能である。これらのステップアップ電圧値やパルス幅は例えば、トリミングデータとしてチップ内部に保持されるようにし、制御回路１０８にプログラムされた書き込み／消去のシーケンス制御に反映される。
【０１７２】
図３９（ａ），（ｂ）は一つのＮＡＮＤセルユニット（ＮＡＮＤセルブロック）の等価回路図と、３つのＮＡＮＤセルユニット分の平面図を示している。ＮＡＮＤセルユニットは電荷蓄積層として、シリコン窒化膜絶縁膜等の絶縁膜または多結晶シリコン等で形成された浮遊ゲートを有する不揮発性メモリセルＭ０〜Ｍ１５が直列に接続され、その一端が選択トランジスタＳ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳ２を介して共通ソース線ＳＬに接続されている。メモリセルＭ０〜Ｍ１５の制御ゲートはワード線ＷＬ０〜ＷＬ１５に接続されている。ビット線ＢＬに沿った複数のＮＡＮＤセルユニットから１つのＮＡＮＤセルユニットを選択してビット線ＢＬに接続するため、選択トランジスタＳ１，Ｓ２のゲート電極はそれぞれ選択ゲートＳＳＬ，ＧＳＬに接続されている。
【０１７３】
選択トランジスタＳ１，Ｓ２のゲートが接続される選択ゲート線ＳＳＬおよびＧＳＬは、メモリセルの制御ゲートが接続されるワード線ＷＬ０〜ＷＬ１５と同層の導電体によって、メモリセルアレイのロウ方向に連続的に形成される。なお、ＮＡＮＤセルユニットには、選択ゲートＳＳＬおよびＧＳＬは少なくとも１本以上あればよい。この実施の形態では、ＮＡＮＤセルユニットとして１６個のメモリセルが接続されている例を示したが、ビット線およびワード線に接続されるメモリセルの数は複数あればよく、２ｎ個（ｎは正の整数）であることがアドレスデコードをする上で望ましい。
【０１７４】
図４０Ａ，４０Ｂは図３９（ｂ）のＡ−Ａ’、Ｂ−Ｂ’断面を示している。セルアレイは、ｐ型シリコン基板１２１上のｎ型ウェル１２２に形成されたｐ型ウェル１２３内に形成されている。Ｐ型ウェル１２３は例えばボロン濃度が１０１４ｃｍ−３から１０１９ｃｍ−３の間に設定されている。Ｐ型ウェル１２３は、ｎ型シリコン領域１２２によってｐ型シリコン基板１２１とは分離されていて、独立に電圧印加できるようになっており、これが消去時の昇圧回路負荷を減らし消費電力を抑える。
【０１７５】
メモリセルＭ０〜Ｍ１５のゲート絶縁膜は、ｐ型ウェル１２３の表面に、１ｎｍ〜１０ｎｍの厚さのシリコン酸化膜またはシリコン酸窒化膜からなるトンネル絶縁膜１２５を介して、例えばシリコン窒化膜からなる電荷蓄積層１２６が３ｎｍ〜５０ｎｍの厚さで形成されている。この上に例えば厚さ２ｎｍ〜１０ｎｍのシリコン酸化膜またはシリコン酸窒化膜からなるブロック絶縁膜１２７を積層してＯＮＯ構造のゲート絶縁膜となっている。選択トランジスタはメモリセルと異なる膜厚のゲート絶縁膜を有する。
【０１７６】
これらのゲート絶縁膜上にゲート電極が形成されている。ゲート電極は素子領域のみに配置された第１層多結晶シリコン膜１５０と、これに重ねてワード線ＷＬ０〜ＷＬ１５および選択ゲート線ＧＳＬ，ＳＳＬとして連続する第２層多結晶シリコン層１５１の二層構造を有する。
ゲート電極の上面は厚さ５ｎｍ〜２０ｎｍのシリコン窒化膜またはシリコン酸化膜からなるマスク絶縁膜１５２で覆われ、各セル間は層間絶縁膜１４３が平坦に埋め込まれて、さらにメモリセルＭ０〜Ｍ１５および選択トランジスタＳ１，Ｓ２を含むＮＡＮＤセルユニット全体が厚さ５〜５０ｎｍのシリコン窒化膜からなるバリア絶縁膜１５３で覆われている。
【０１７７】
ゲート電極に自己整合的にソース、ドレインとなるｎ型拡散層１２８が形成されている。メモリセルのゲート長としては０．５ｕｍ以下０．０１ｕｍ以上とする。ソース、ドレインのｎ型拡散層１２８としては、例えばリンや砒素、アンチモンを表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように深さが１０ｎｍから５００ｎｍの間で形成されている。これらｎ型拡散層１２８は隣接するメモリセル同士で共有され、ＮＡＮＤセルユニットが実現されている。
【０１７８】
ＮＡＮＤセルユニットの両端の拡散層１２８ｓ，１２８ｄは、層間絶縁膜１２９を介して共通ソース線１３３及びビット線１３６に接続される。具体的に層間絶縁膜１２９にはコンタクトプラグ１３１ｓ，１３１ｄが埋め込み形成され、共通ソース線１３３（ＳＬ）と同時にビット線側の中継電極１３３ｄが形成され、更にこの中継電極１３３ｄに接続されるようにビット線１３６が重ねられる。
【０１７９】
図４１Ａ及び図４１Ｂは、メモリセルが浮遊ゲート型である場合の構造を、図４０Ａ及び図４０Ｂに対応させて示している。この場合、トンネル絶縁膜１２５上に電荷蓄積層としての浮遊ゲート１２６がポリシリコンにより形成されている。この浮遊ゲート１２６上にはＯＮＯ膜１６０を介して、ワード線や選択ゲート線となる制御ゲート電極１５１が形成される。その他、図４０Ａ及び図４０Ｂと同様である。
【０１８０】
続いて本実施の形態での書込みパルス印加動作とベリファイ読み出しのタイミングの一例を図４３に示す。”０”書込みはメモリセルのしきい値電圧が高い状態（書き込み状態）、”１”書込みはメモリセルのしきい値電圧が低い状態（消去状態）にすることを指す。書き込み動作が開始される直前には全てのメモリセルは”１”状態にある。
【０１８１】
ここでは、図４２のセルアレイの中の破線で囲んだ選択ブロック内の○で囲んだ”０”書込みのメモリセルに着目して動作を説明する。図４３において、ＷＬ１が”０”書込みが選択されたメモリセルが接続されたワード線、残りのＷＬ０，ＷＬ２−１５は書き込み非選択のワード線の動作タイミングを表している。ＳＳＬはビット線側の選択ゲート線、ＧＳＬはソース線側の選択ゲート線の動作タイミングを表している。Ｐ−Ｗｅｌｌはメモリセルアレイ１００が構成されているＰ型ウェル、ソース線はメモリセルアレイ内のソース線、ＢＬ（”１”書込み）は”１”データ書込みに対応するビット線、ＢＬ（”０”書込み）は”０”データ書込みに対応するビット線の動作タイミングを表している。
【０１８２】
図４３は、図２２〜図２４で説明した書込み方式を用いた場合の動作のタイミング図である。以下では、ｎ＝１つまり、ループ一回目の書込み動作と、ベリファイ読み出し動作について説明する。書込み動作が開始されると、選択ゲート線ＳＳＬ、ソース線、ＢＬ（”０”書込み）が基準電圧０Ｖから電源電圧Ｖｃｃとなる。続いて非選択ワード線ＷＬ０，２−１５が書き込み中間電圧Ｖｐａｓｓ（１）に充電され、つぎに選択ワード線ＷＬ１に書き込み電圧Ｖｐｇｍ（１）が与えられ、メモリセルにデータが書き込まれる。このとき、”０”書込みされるメモリセルの制御ゲートにはＶｐｇｍ０、ソース、ドレインおよびチャネル部には０Ｖが印加されている。
【０１８３】
非選択ワード線ＷＬ０，２−１５に接続されたメモリセルの制御ゲートは中間電圧Ｖｐａｓｓ（１）が与えられているが、書込みに必要な電圧よりは低いため、書込みは行われない。また、選択ワード線ＷＬ１に接続された、書込み非選択のメモリセル（ＢＬ（”１”書込み）に接続されたメモリセル）の制御ゲートにはＶｐｇｍ（１）が印加されているが、ソース、ドレイン、チャネル部が書込み禁止中間電圧に昇圧されているため、ゲート絶縁膜にかかる電界は書込みに十分な電界よりも小さくなるため、データの書込みは行われない。
【０１８４】
ソース、ドレイン、チャネル部が書込み禁止中間電圧に昇圧される理由は次の通りである。ビット線ＢＬ（”１”書込み）に接続されたＮＡＮＤセルブロックでは、ビット線側選択トランジスタの制御ゲートおよびビット線側拡散層にＶｃｃが与えられている。この選択トランジスタのしきい値電圧をＶｔｈｓｇとすると、ソース線側拡散層の電位はＶｃｃ−Ｖｔｈｓｇとなり、選択トランジスタは非導通となる。また、ソース線側選択トランジスタの制御ゲートには０Ｖが与えられていて、これは選択トランジスタのしきい値電圧よりも小さいので、選択トランジスタは非導通となる。この結果、ビット線ＢＬ（”１”書込み）に接続されたＮＡＮＤセルブロックの拡散層はフローティング状態となり、メモリセルの制御ゲートに書き込み電圧Ｖｐｇｍ（１）が与えられても、チャネル部の電圧は容量カップリングにより、書込み電圧の１／２程度の、書込み禁止中間電位まで上昇する。このため、メモリセルへの書込みは行われない。
【０１８５】
次にベリファイ読み出し動作が開始されるとビット線がＶｂｌに予備充電される。さらに選択ワード線ＷＬ１にベリファイ電圧Ｖｖｅｒｉｆｙが与えられ、非選択ワード線ＷＬ０，２−１５、選択ゲート線ＳＳＬおよびＧＳＬに読み出し中間電圧Ｖｒｅａｄが与えられる。選択メモリセルが”０”データ（書き込み状態）である場合、メモリセル電流は流れずビット線はＶｂｌを保ち、”１”データ（消去状態）である場合には、メモリセル電流が流れてビット線の電位は低下する。この電位変化をセンスアンプで検出してデータ状態を読み出し、これをもとにしてデータ書込みが終了したか否かを判定する。判定の結果書込みが未完了の場合には、書込み電圧およぼ書込み中間電圧をそれぞれステップアップして、２回目の書込みパルス印加動作が行われる。
【０１８６】
図４４は、図６〜図９で説明した実施の形態１の書き込み方式用いた場合の動作のタイミング図を示している。ここでは、第１の書込み動作のステップアップ電圧ΔＶｐｇｍ１が第２の書込み動作のステップアップ電圧ΔＶｐｇｍ２よりも大きいことと、第１の書込み動作時にベリファイ読み出し動作を行わない点に特徴がある。さらに、第１の書込み動作時の書き込みパルス印加時間が第２の書込み動作時の書き込みパルス印加時間より短い。
この他に、先の各実施の形態で説明した書込み動作、消去動作を用いることが出来る。また図６，１０，１４，１５，１７，２０，２１で説明した書き込み又は消去動作において、第２の書き込み又は消去動作の最初のパルスを印加した直後のベリファイ読み出しを省略することもでき、その様にしてもこの発明の効果は変わらない。
【０１８７】
本実施の形態では、ＮＡＮＤ型セルアレイを用いたが、メモリセルの配置方法としては、本実施の形態で例に挙げたＮＡＮＤ型構造に限定されず、図４５に示したＡＮＤ型構造、図４６に示したＮＯＲ型構造、図４７に示したバーチャルグランドアレイ型構造等でも同様の効果が期待できる。
【０１８８】
【発明の効果】
以上述べたようにこの発明によれば、書き込み／消去の高速化と高信頼性化を実現したＥＥＰＲＯＭを得ることができる。
【図面の簡単な説明】
【図１】浮遊ゲート型メモリセルのデータ書き込みによるドレイン電流−ゲート電圧特性を示す図である。
【図２】浮遊ゲート型メモリセルのデータ書き込み動作波形を示す図である。
【図３】浮遊ゲート型メモリセルの書き込みパルス数としきい値変化の特性を示す図である。
【図４】浮遊ゲート型メモリセルのデータしきい値分布を示す図である。
【図５】この発明の実施の形態によるＭＯＮＯＳ型メモリセルの断面構造を示す図である。
【図６】同実施の形態での書き込み動作波形を示す図である。
【図７】同実施の形態の書き込みシーケンスを示す図である。
【図８】同実施の形態のメモリセルの書き込みパルス数としきい値変化の特性を示す図である。
【図９】同実施の形態のメモリセルのデータ書き込みによるしきい値分布変化を示す図である。
【図１０】同実施の形態の変形例における書き込み動作波形を示す図である。
【図１１】同変形例におけるメモリセルの書き込みパルス数としきい値変化の特性を比較例と共に示す図である。
【図１２】ＭＯＮＯＳ型メモリセルでのボトム酸化膜からの正孔注入と界面準位増加の特性を示す図である。
【図１３】ＭＯＮＯＳ型メモリセルでの消去後のフラットバンド電圧と界面準位増加量の関係を示す図である。
【図１４】他の変形例における書き込み動作波形を示す図である。
【図１５】他の変形例における書き込み動作波形を示す図である。
【図１６】他の実施の形態による浮遊ゲート型メモリセルの断面構造を示す図である。
【図１７】同実施の形態における消去動作波形を示す図である。
【図１８】同実施の形態におけるデータ消去シーケンスを示す図である。
【図１９】同実施の形態によるメモリセルのデータ消去によるしきい値分布変化を示す図である。
【図２０】同実施の形態の変形例における消去動作波形を示す図である。
【図２１】同実施の形態の他の変形例における消去動作波形を示す図である。
【図２２】ＭＯＮＯＳ型メモリセルを用いた他の実施の形態における書き込み動作波形を示す図である。
【図２３】同実施の形態に書き込みシーケンスを示す図である。
【図２４】同実施の形態のメモリセルのデータしきい値分布を示す図である。
【図２５】同実施の形態のデータ書き込みによるドレイン電流−ゲート電圧特性を示す図である。
【図２６】同実施の形態のメモリセルの書き込みパルス回数としきい値変化を示す図である。
【図２７】同実施の形態のメモリセルのデータしきい値分布を示す図である。
【図２８】同実施の形態のメモリセルの書き込み時のバイアス関係を示す図である。
【図２９】同じく書き込み時のゲート絶縁膜内の電位分布を示す図である。
【図３０】同じく書き込み時のＯＮＯ膜の電界分布を示す図である。
【図３１】同メモリセルの電荷蓄積状態を示す図である。
【図３２】同メモリセルの等価回路を示す図である。
【図３３】同メモリセルの書き込みパルス数としきい値変化を示す図である。
【図３４】同実施の形態のデータ書き込みによるドレイン電流−ゲート電圧特性を示す図である。
【図３５Ａ】同実施の形態のメモリセルの端部の好ましい構造を示す図である。
【図３５Ｂ】同実施の形態のメモリセルの端部の他の好ましい構造を示す図である。
【図３５Ｃ】同実施の形態のメモリセルの端部の他の好ましい構造を示す図である。
【図３６】他の実施の形態による消去動作波形を示す図である。
【図３７】同実施の形態のメモリセルの消去時間としきい値変化を示す図である。
【図３８】他の実施の形態によるＥＥＰＲＯＭ構成を示す図である。
【図３９】同実施の形態のＮＡＮＤセルユニットの等価回路と平面図である。
【図４０Ａ】ＭＯＮＯＳ型メモリセルの場合の図３９（ｂ）のＡ−Ａ’断面図である。
【図４０Ｂ】同じくＭＯＮＯＳ型メモリセルの場合の図３９（ｂ）のＢ−Ｂ’断面図である。
【図４１Ａ】浮遊ゲート型メモリセルの場合の図３９（ｂ）のＡ−Ａ’断面図である。
【図４１Ｂ】同じく浮遊ゲート型メモリセルの場合の図３９（ｂ）のＢ−Ｂ’断面図である。
【図４２】同実施の形態の書き込み動作のメモリセル選択の様子を示す図である。
【図４３】同実施の形態の書き込み動作のタイミング図である。
【図４４】同実施の形態の他の書き込み動作のタイミング図である。
【図４５】ＡＮＤ型メモリセルアレイを示す図である。
【図４６】ＮＯＲ型メモリセルアレイを示す図である。
【図４７】バーチャルグランドアレイ型セルアレイを示す図である。
【符号の説明】
１…半導体基板、２…ｐ型ウェル、３…素子分離絶縁膜、４…トンネル絶縁膜、５…電荷蓄積層（シリコン窒化膜）、６…ブロック絶縁膜、７…ゲート電極、８…ソース／ドレイン拡散層、１１…半導体基板、１２…ｐ型ウェル、１３…トンネル絶縁膜、１４…電荷蓄積層（浮遊ゲート）、１５…ＯＮＯ膜、１６…制御ゲート電極、１７…ソース／ドレイン拡散層、１００…メモリセルアレイ、１０１…ビット線制御回路、１０２…データ入出力バッファ、１０３…アドレスバッファ、１０４…カラムデコーダ、１０５…ロウデコーダ、１０６…データ制御線ドライバ、１０７…基板電位制御回路、１０８…制御回路、１０９…電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５Ａ】
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【図３５Ｂ】
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【図３５Ｃ】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０Ａ】
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【図４０Ｂ】
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【図４１Ａ】
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【図４１Ｂ】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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