(57)【要約】【課題】２電源化の可能なＳＯＩ集積回路を提供することを課題とする。【解決手段】ＳＯＩ基板を構成するＳＯＩ層に第１及び第２素子を備え、第１及び第２素子が、ＳＯＩ層上のゲート電極と、ＳＯＩ層の表面層に位置するチャネル領域及びチャネル領域の両側に形成されるソース／ドレイン領域とからなるトランジスタであり、第１素子のチャネル領域が形成されるＳＯＩ層が、第１素子のソース／ドレイン領域が形成されるＳＯＩ層より薄く、第２素子のソース／ドレイン領域とチャネル領域とが形成されるＳＯＩ層が同じ厚さであることを特徴とする半導体装置により上記課題を解決する。【選択図】　図４
2004071963.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板を構成するＳＯＩ層に第１及び第２素子を備え、第１及び第２素子が、ＳＯＩ層上のゲート電極と、ＳＯＩ層の表面層に位置するチャネル領域及びチャネル領域の両側に形成されるソース／ドレイン領域とからなるトランジスタであり、第１素子のチャネル領域が形成されるＳＯＩ層が、第１素子のソース／ドレイン領域が形成されるＳＯＩ層より薄く、第２素子のソース／ドレイン領域とチャネル領域とが形成されるＳＯＩ層が同じ厚さであることを特徴とする半導体装置。
【請求項２】
第１素子と第２素子のソース／ドレイン領域が、同じ厚さである請求項１に記載の半導体装置。
【請求項３】
ゲート電極が、Ｔ型状の逆テーパ形状を有する請求項１に記載の半導体装置。
【請求項４】
第１素子のチャネル領域が形成されるＳＯＩ層が、５〜６０ｎｍの厚さを有する請求項１に記載の半導体装置。
【請求項５】
請求項１〜４のいずれか１つに記載の半導体装置を製造する方法であって、
ＳＯＩ層上に酸化防止膜を形成する工程と、
第１素子のチャネル領域の平面形状を画定する第１開口部を酸化防止膜に形成する工程と、
第１開口部内のＳＯＩ層の１部を除去することで、ＳＯＩ層を薄くし第１素子のチャネル領域の厚さを画定する凹部を半導体層に設ける工程と、
第２素子のチャネル領域の平面形状を画定する第２開口部を酸化防止膜に形成する工程と、
第１及び第２開口部に露出するＳＯＩ層上にゲート絶縁膜を形成した後、第１及び第２開口部をゲート電極となるポリシリコン膜又は金属膜で埋める工程と、
酸化防止膜を除去し、ゲート電極をマスクとして、ＳＯＩ層にイオン注入を行って、ソース／ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
第１開口部内のＳＯＩ層の１部の除去が、酸化防止膜をマスクにし、第１開口部で露出するＳＯＩ層の表面を酸化して選択酸化膜を形成する工程と、選択酸化膜を除去する工程とからなり、第１素子のチャネル領域の厚さが、２工程を１回又は複数回繰り返すことによりコントロールされる請求項５に記載の半導体装置の製造方法。
【請求項７】
第１素子のチャネル部のＳＯＩ層が、５〜６０ｎｍの厚さにコントロールされる請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
選択酸化膜が、酸素、水蒸気又は塩酸ガス混合の酸素の雰囲気下、５００〜１２００℃の温度で熱酸化により形成される請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
ゲート絶縁膜が、第１及び第２開口部に第１絶縁膜を堆積する工程、第１絶縁膜を異方性エッチングして第１及び第２開口部の側壁に第１サイドウォールスペーサーを形成する工程を経て、露出したＳＯＩ層表面に形成される請求項５〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
酸化防止膜が、ＳＯＩ層側からシリコン酸化膜とシリコン窒化膜との積層膜からなる請求項５〜９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
ゲート絶縁膜が、酸化シリコン、窒化シリコン、ＺｒＯ２、ＨｆＯ２の材料の内どれか１つからなる膜、あるいはこれらの材料の積層膜からなる請求項５〜１０のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
ソース／ドレイン領域が、ゲート電極をマスクとして、ソース／ドレイン領域の濃度より低濃度のイオン注入をＳＯＩ層に行うことで低濃度不純物層を形成した後、全面に第３絶縁膜を堆積し、第３絶縁膜を異方性エッチングしてゲート電極側壁に第２サイドウォールスペーサーを形成し、ゲート電極及び第２サイドウォールスペーサーをマスクとしてＳＯＩ層にイオン注入を行うことで形成される請求項５〜１１のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、支持基板上に絶縁膜を介して形成された半導体層であるＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）層を有する基板（以下、「ＳＯＩ基板」という。）において、チャネル領域の位置するＳＯＩ層の厚みが異なる複数種類の電界効果トランジスタからなる半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
バルクシリコン基板上に電界効果トランジスタ等の素子を集積させたＬＳＩは、微細化により、高速化あるいは低消費電力化が進んでいる。ＬＳＩの微細化はスケーリング則を基本としながら進められている。しかし、例えば素子のサイズが０．１μｍ以下のレベルになると、十分な素子分離のために１０１８ｃｍ−３以上の基板不純物濃度が要求されてくる。
【０００３】
基板不純物濃度が上記のような値となるとキャリアの移動度の低下が顕著になり、電流駆動能力の上昇がそれほど期待できなくなる。その結果、微細化のメリットである、高性能化が達成できなくなるという問題点が生じる。
そこで、提案されているのがＳＯＩ基板に形成された電界効果トランジスタである。ＳＯＩ基板に形成する場合、接合でなく埋め込み酸化膜によって素子分離できるので、基板不純物濃度が低く抑えられ、キャリアの移動度の極端な低下を免れることができる。更に接合容量が低減されるという効果も奏する。このため、素子の微細化による高性能化の達成が可能となる。
【０００４】
特に、ＳＯＩ層を十分薄くすれば、ＳＯＩ基板に形成された電界効果トランジスタのＳＯＩ層を完全に空乏化させることができる。完全空乏化により、トランジスタのＩｄ−Ｖｇカーブのサブスレショルド領域の傾きが急峻になる。すなわち、Ｓ値（サブスレショルドスイング値）が下がり、低いしきい値電圧、低い電源電圧を実現できる。結果、高速化、低消費電力化を実現できる。
しかし、ＳＯＩ構造において、高性能化を実現するためには、寄生抵抗の低減という問題の解決が前提となっており、これを解決しない限りは、ＳＯＩ構造のトランジスタにおいて、高駆動電流能力の達成はあり得ない。
【０００５】
ソース領域、ドレイン領域を低抵抗化する手法のひとつとして、サリサイドプロセスがある。このサリサイドプロセスは、金属がシリコンとは反応しやすく、シリコン酸化膜、シリコン窒化膜とはほとんど反応しない現象を利用したプロセスである。例えば、次のように行われる。すなわち、通常のプロセスにより素子分離領域、ゲート電極及びゲート電極側壁の酸化物（あるいは窒化物）を形成後、ウエハ全面に金属膜を形成し、熱処理を施し、シリコン露出部にのみシリサイド層を形成する。その後、未反応の金属膜を除去することにより、ソース領域、ドレイン領域（あるいはポリシリコンゲート電極）の表面のみに低抵抗シリサイド層を形成するプロセスである。
しかし、完全空乏化に必要なＳＯＩ層の厚さのみの場合、すなわち、ソース／ドレイン領域にチャネル領域と同じく薄いＳＯＩ層を使用した場合、以下の不都合を生ずる。
【０００６】
チタンを用いたサリサイドプロセスでは、安定した低抵抗結晶相であるＣ５４相を均一に得るために、相転移という物理現象を促進させる必要がある。このためにはある程度のシリサイド層の厚さが必要である。シリサイド層は、バルクプロセスでは少なくとも５０ｎｍ程度の厚みで形成されるが、例えば０．３５μｍの完全空乏型ＳＯＩ構造ではシリコン（ＳＯＩ層）の厚みが及び５０ｎｍであり、完全に埋め込み酸化膜界面に接することになる。
【０００７】
一般的にシリサイド反応は内部応力やグレインサイズにより、不均一性を有する。そのため、供給できるシリコン厚みが５０ｎｍであるのに対し、５０ｎｍのシリサイド層を形成すると部分的なシリコン不足となり、ボイドが発生する。したがって薄くする必要があるが、結果として、準安定高抵抗相であるＣ４９から低抵抗相であるＣ５４への相転移が不十分となり、高抵抗のままとなる。また、仮にＣ５４が得られたとしても凝集により、高抵抗化する。
【０００８】
チタンシリサイドのような凝集、細線効果が生じにくいコバルト、ニッケルを用いたサリサイドプロセスにおいても微細化が進めば将来的に消費できるシリコン量が少なくなる方向であるため、低いシート抵抗を得ることは難しくなる。たとえば、ＳＯＩ層を３０ｎｍとし、このうちの２０ｎｍをシリサイド化するプロセスとした場合、シート抵抗は１５Ω／□程度となる。しかしながら要求されるシリサイド層の抵抗は５Ω／□前後であり達成できていない。
更に、加工においてもシリサイド層が薄いと、コンタクトエッチングにおいてシリサイド層を突き抜けてしまい、コンタクト抵抗が高抵抗化する。また、ＳＯＩ基板まで達すればＳＯＩ層と基板とのショートが発生する。
【０００９】
そこで、厚いシリサイド層の形成を可能とするため、ＣＶＤ法により選択的にシリコン膜をソース／ドレイン領域上にエピタキシャル成長によりシリサイド層を形成する方法が提案されている。しかし、ＣＶＤ法の場合、形成初期段階の表面状態にシリサイド層の性質が左右されるため、プロセスがかなり限定されるものとなる。
以上の問題から完全空乏動作させるべく、チャネル領域のみを薄くする技術が提案されている。
【００１０】
従来技術として、特開平８−８３９１３号公報に記載の技術を用いたリセスチャネル構造のＳＯＩ層に形成された電界効果トランジスタの製造方法について、図５（ａ）〜（ｄ）及び図６（ａ）〜（ｄ）を用いて説明する。なお、上記公報に記載の構造は、ソース及びドレイン領域のＳＯＩ層の厚みを寄生抵抗の低減ため十分厚くし、チャネル領域のＳＯＩ層の厚みを完全空乏化を達成すべく十分に薄くした構造となっている。
最初に、図５（ａ）〜（ｄ）を用いて第１の製造方法を説明する。
【００１１】
まず、シリコン基板３１と、埋め込みシリコン酸化膜３２と、ＳＯＩ層３３で構成されているＳＯＩ基板の上にシリコン酸化膜３５を形成する。次に、ＬＰＣＶＤ（減圧化学的気相成長）法を用いて、シリコン酸化膜３５の上にシリコン窒化膜３４を堆積させる。そして、パターニングにより、チャネル領域に対応する部分を開口し、シリコン窒化膜３４を除去し、図５（ａ）に示すような構造とする。
次に、酸化を行って、チャネル領域に対応する部分のＳＯＩ層３３のみを薄くする。この酸化は１０Åの精度で制御することができるので、最終的なチャネル領域の厚さが所望の値になるように、適宜、酸化条件を最適化することができる。このようにして、図５（ｂ）に示すような構造を得る。なお、符号３５ａは選択酸化膜を示す。
【００１２】
そして、シリコン窒化膜３４、シリコン酸化膜３５及び選択酸化膜３５ａを除去して、図５（ｃ）に示すような断面構造を得る。最後に、通常の電界効果トランジスタ製造プロセスにしたがって、ゲート酸化を行い、ゲート酸化膜を形成する。次にゲート電極３６の加工及びソース領域及びドレイン領域のイオン注入を行い、図５（ｄ）に示すような構造が実現できる。
次に、図６（ａ）〜（ｄ）を用いて第２の製造方法を説明する。
まず、シリコン基板４４と埋め込みシリコン酸化膜４３とＳＯＩ層４２とからなるＳＯＩ基板に、通常の電界効果トランジスタ形成プロセスにしたがって、ロコス法による素子分離酸化膜４１を形成し、素子分離構造とすることにより、図６（ａ）に示すような断面の構造を得ることができる。
【００１３】
次に、パターニングにより、ＳＯＩ層４２にチャネル領域となる部分を開口し、ＳＯＩ層を一部除去する。このときのエッチング条件は、最終的なチャネル領域の厚さが所望の値になるように適宜最適化し、ソース領域とドレイン領域とに挟まれたチャネル領域を形成する。次に、パターニング用のレジストを除去した後に、図６（ｂ）に示すような断面構造を得ることができる。
続いて、チャネル領域、ソース領域、ドレイン領域を構成するＳＯＩ層４２の表面を酸化してシリコン酸化膜４５を形成し、その上に、シリコン窒化膜４６を堆積する。更に、異方性エッチングにより、シリコン窒化膜のみを選択的に除去し、チャネル領域とソース領域との境界及びチャネル領域とドレイン領域との境界のそれぞれの段差部分の側壁のみにシリコン窒化膜４６を残す。このようなプロセスを経て、図６（ｃ）に示すような断面構造が得られる。
【００１４】
次に、ゲート電極材料を全面に堆積し、エッチバックすることでゲート電極４７を形成する。最後に、ソース領域とドレイン領域とに対するイオン注入を行って、図６（ｄ）に示すような構造を完成する。
また、他の従来技術として、図７（ａ）〜（ｄ）に示すような技術が提案されている。
まず、図７（ａ）、（ｂ）に示すように、チャネル部に通常素子分離で用いるロコス（以下、選択酸化）工程を適用することにより凹部を形成する。なお、図７（ａ）は図５（ａ）と同一構造である。
【００１５】
続いて、図７（ｃ）に示すように、選択酸化膜の抑えの膜であるシリコン窒化膜５１を除去せずにゲート酸化膜を形成し、ＣＶＤ法によりポリシリコン膜５６を全面に形成する。続いて、シリコン窒化膜５１の表面までポリシリコン膜５６をエッチバックする。
これに、通常のプロセスでソース領域、ドレイン領域を形成し、図７（ｄ）のようなリセス構造を有するＳＯＩトランジスタが完成する。図中、符号５２はＳＯＩ層、５３は埋め込みシリコン酸化膜、５４はシリコン基板、５５、５７はシリコン酸化膜を示す。
なお、上記従来技術では結果としてチャネル部の厚みが一種類となる。
【００１６】
【発明が解決しようとする課題】
上述の従来の構造及び形成方法を今後微細化の進む実際のＬＳＩに適用するには、以下の課題を全てクリアする必要がある。
ＬＳＩの外部システムの電源電圧は、ＬＳＩのスケーリング則に従った低電圧化が進んでおらず、ＬＳＩ内部の回路に比べてＩ／Ｏ電圧が高いことが通常である。このため、Ｉ／Ｏ部に大きめのルールのトランジスタを配置し、コアの回路に最先端ルールの低電源電圧のトランジスタを配置することにより、高性能の集積回路を要求される電源電圧を実現している。
しかしながら、上述の方法ではチャネル領域の厚さが一定となるため、コアのトランジスタの要求でその厚さが決まってしまい、Ｉ／Ｏ部のトランジスタにおいて十分な耐圧を確保することが難しくなる。
【００１７】
設計ルールの異なるＳＯＩ基板を使用したトランジスタを実現するため、フォトリソグラフィ法により厚さの異なる活性領域を別々に形成することも可能である。しかし、厚いＳＯＩ層とともに最先端ルールの極薄のＳＯＩ層を使用すると、寄生抵抗が上昇し、十分な能力を発揮できない。また、薄くすることによりコンタクトエッチングがＳＯＩ層を突き抜ける可能性が高くなる。更にソース／ドレイン部の高さが異なると突き抜ける確率は高くなる。
以下は、チャネル領域を薄くした最先端ルールでのトランジスタに関する課題を示したものである。なお、以下、選択酸化膜端とは平坦な選択酸化膜底部を含まない、選択酸化膜端部によって画定されるＳＯＩ層部分を指し、上記選択酸化膜端部には、バーズビーク全体が含まれる。
【００１８】
まず、第１の課題としては、現行技術においてリセス構造のトランジスタを形成する上では、チャネル領域形成部のＳＯＩ層表面を低ダメージ化するには、ドライエッチングではなく選択酸化技術により形成する必要がある。
また、第２の課題として、選択酸化技術を用いた場合、選択酸化膜端は形成時に発生する応力による結晶欠陥が入りやすく、結晶欠陥に起因するリーク電流が発生すること、プロセス上バーズビークの伸びは制御が難しいこと、選択酸化膜端の段差をチャネル領域が含む場合、安定したチャネル注入が難しくなることという３点から、ゲート電極を選択酸化膜端とオーバーラップせず、選択酸化膜端より内側、更に望ましくは平坦部に形成する必要がある。
【００１９】
また、第３の課題として、セルフアライン注入により、ソース／ドレイン領域の不純物濃度を注入のドーズ量で制御するには、ゲート電極側壁が基板面に対して、垂直に近い形で接している必要がある。
また、第４の課題として、リセス部形成及びゲート電極形成に２枚のマスクが必要となり、その分のマージンが必要となる。このため、この従来技術は微細化には不向きである。また、ゲート電極のずれによる特性のばらつきも生ずる。そこで、微細化及び特性の安定のためにはリセス部とゲート電極とをセルフアラインで形成する必要がある。
【００２０】
また、第５の課題として、サイサイド技術においては、ソース／ドレイン領域とゲート電極とがシリサイドによるブリッジングでショートを生じさせないためには、ゲート電極の側壁にＣＶＤ絶縁膜によるサイドウォールスペーサーを形成する必要がある。
以上のことから、まず、図５（ａ）〜（ｄ）に示す従来技術では、選択酸化技術を用いているものの、セルフアラインでなく、上記第４の課題を有している。また、選択酸化膜端にチャネル領域があるため、リーク電流が発生し、電界効果トランジスタの特性が劣化し、第２の課題を有している。
【００２１】
また、図６（ａ）〜（ｄ）に示す従来技術で、凹部に対して選択酸化技術によってリセス構造を作っておらず、ＳＯＩ層に対して直接ドライエッチングを行っているため、第１の課題を有している。また、ゲート電極の表面とソース／ドレイン領域表面がほぼ同一位置にあるため、すなわち、ゲート電極が凹部のくぼみに埋め込まれているため、サリサイド技術を導入した場合、ブリッジングが生じ、ゲートとソース及びドレイン領域がショートする可能性が大きい。
更に、図７（ａ）〜（ｄ）に示す従来技術では、ゲート電極が選択酸化膜端とオーバーラップしており、かつ、ゲート電極自体が選択酸化膜の形状になるため、ソース／ドレイン領域の注入及びチャネル領域への注入の制御が難しく、上記第２及び第３の課題を有する。また、サリサイド技術を導入した場合、ゲート電極が選択酸化膜の形状を有しているため、サイドウォールスペーサーが形成しにくく、上記第５の課題を有する。
【００２２】
【課題を解決するための手段】
かくして本発明によれば、ＳＯＩ基板を構成するＳＯＩ層に第１及び第２素子を備え、第１及び第２素子が、ＳＯＩ層上のゲート電極と、ＳＯＩ層の表面層に位置するチャネル領域及びチャネル領域の両側に形成されるソース／ドレイン領域とからなるトランジスタであり、第１素子のチャネル領域が形成されるＳＯＩ層が、第１素子のソース／ドレイン領域が形成されるＳＯＩ層より薄く、第２素子のソース／ドレイン領域とチャネル領域とが形成されるＳＯＩ層が同じ厚さであることを特徴とする半導体装置が提供される。
【００２３】
更に、本発明によれば、上記半導体装置を製造する方法であって、
ＳＯＩ層上に酸化防止膜を形成する工程と、
第１素子のチャネル領域の平面形状を画定する第１開口部を酸化防止膜に形成する工程と、
第１開口部内のＳＯＩ層の１部を除去することで、ＳＯＩ層を薄くし第１素子のチャネル領域の厚さを画定する凹部を半導体層に設ける工程と、
第２素子のチャネル領域の平面形状を画定する第２開口部を酸化防止膜に形成する工程と、
第１及び第２開口部に露出するＳＯＩ層上にゲート絶縁膜を形成した後、第１及び第２開口部をゲート電極となるポリシリコン膜又は金属膜で埋める工程と、
酸化防止膜を除去し、ゲート電極をマスクとして、ＳＯＩ層にイオン注入を行って、ソース／ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
【００２４】
【発明の実施の形態】
本発明で使用されるＳＯＩ基板は、特に限定されず、公知のＳＯＩ基板をいずれも使用することができる。ＳＯＩ基板は、基板上に絶縁膜を介してＳＯＩ層が形成された構成を有している。基板としては、シリコン基板のような半導体基板、ガラス基板、プラスチック基板等の絶縁性基板、金属基板等の導電性基板等が挙げられる。絶縁膜としては、基板と半導体層を絶縁することができさえすれば特に限定されず、例えば、シリコン酸化膜、シリコン窒化膜等が挙げられる。
ＳＯＩ層としては、シリコン層に限定されず、半導体であればどのような材料からなる層でも使用でき、例えば、シリコンゲルマニウム層、シリコン層とシリコンゲルマニウム層との積層体等が挙げられる。また、ＳＯＩ層は、予めｐ型又はｎ型の導電型を有していてもよい。ｐ型を与える不純物としては、ホウ素、ＢＦ２等が、ｎ型を与える不純物としては、リン、ヒ素等が挙げられる。
【００２５】
本発明では、ＳＯＩ層に第１及び第２素子を備えている。この第１及び第２素子は、ＳＯＩ層上のゲート電極と、ＳＯＩ層の表面層に位置するチャネル領域及びチャネル領域の両側に形成されるソース／ドレイン領域とからなるトランジスタである。更に、本発明では、第１素子のチャネル領域が形成されるＳＯＩ層が、第１素子のソース／ドレイン領域が形成されるＳＯＩ層より薄く、第２素子のソース／ドレイン領域とチャネル領域とが形成されるＳＯＩ層が同じ厚さを有している。
【００２６】
第１素子は、電源電圧の低いＬＳＩ内部の回路（コアの回路）用のトランジスタとして使用できる。一方、第２素子は、Ｉ／Ｏ部用の電源電圧の高いトランジスタ等として使用することができる。
第１及び第２素子を構成するゲート電極は、特に限定されず、公知の構成を採用できる。例えば、アルミニウム、銅等の金属及びこれら金属を含む合金、ポリシリコン、ポリシリコンと高融点金属（コバルト、チタン、タングステン等）とのシリサイド、ポリシリコンとシリサイドとの積層体等からなるゲート電極を使用することができる。
なお、ゲート電極は、Ｔ型状の逆テーパ形状を有していることが好ましい。この形状を有していることで、トランジスタのチャネル領域を規定するゲート電極下部の幅が短いため、トランジスタのチャネル領域を狭くでき、かつ上部の幅が長いため、低抵抗のゲート電極を実現できる。
【００２７】
次に、第１素子において、チャネル領域が形成されるＳＯＩ層は、ソース／ドレイン領域が形成されるＳＯＩ層より薄く形成されている。薄さの程度は、所望する第１素子の性能に応じて決定されるが、１０ｎｍ以上薄いことが好ましく、１０〜６５ｎｍの範囲で薄いことがより好ましい。具体的には、ソース／ドレイン領域が形成されるＳＯＩ層の厚さは、４０〜７０ｎｍであることが好ましく、チャネル領域が形成されるＳＯＩ層の厚さは、５〜６０ｎｍであることが好ましい。
第２素子において、ソース／ドレイン領域とチャネル領域とが形成されるＳＯＩ層は、同じ厚さを有している。両ＳＯＩ層の厚さは、所望する第１素子の性能に応じて決定されるが、４０〜７０ｎｍであることが好ましい。
【００２８】
更に、第１及び第２素子のソース／ドレイン領域の不純物濃度は、所望する第１及び第２素子の性能に応じて決定されるが、第１素子は、１０１９〜１０２１ｃｍ−３の範囲、第２素子は、１０１９〜１０２１ｃｍ−３の範囲であることが好ましい。
ここで、第１素子と第２素子のソース／ドレイン領域が形成されるＳＯＩ層は、同じ厚さであることが好ましい。同じ厚さであることで、コンタクトホールの加工マージンを増やすことができる。
以下、実施の形態に示す本発明の半導体装置の製造方法の一例に基づいて本発明を詳細に説明するが、本発明は、この実施の形態に限定されるものではない。
【００２９】
実施の形態１
図１（ａ）〜図３（ｒ）は、実施の形態１の半導体装置の製造工程図、図４は図１（ａ）〜図３（ｒ）に示す工程で製造された半導体装置の構造断面図である。
以下、図１（ａ）〜図３（ｒ）を用いて、実施の形態１の半導体装置の製造方法を説明する。
まず、支持基板１上に埋め込み酸化膜２を介してｐ型のＳＯＩ層３が形成されたＳＯＩ基板（例えば、ＳＩＭＯＸ：Ｓｅｐａｒａｔｉｏｎ　ｂｙ　ＩＭｐｌａｎｔｅｄ　ＯＸｙｇｅｎ）のＳＯＩ層３の厚さを酸化及びウエット処理により、約６０ｎｍに制御する。または、酸素注入の深さ位置をＳＯＩ層３が６０ｎｍとなる位置に注入する。続いて、素子分離膜４を形成する（図１（ａ））。
【００３０】
次に、凹部形成箇所を選択酸化するための酸化防止膜を形成する。即ち、ＳＯＩ層３表面を約１０ｎｍ酸化してシリコン酸化膜５を形成し、続いてシリコン窒化膜６を約２００ｎｍ形成する。なお、シリコン窒化膜６は選択酸化膜の形状を制御すると同時にゲート電極形状も制御する要素を含み、厚いほど最終的なゲート電極が厚くなる。続いてコアの回路部分の第１トランジスタ（第１素子）形成部のみ、通常のフォトリソグラフィ、エッチングにより、幅０．２５μｍのパターニングを行う（図１（ｂ）と（ｃ））。図１（ｂ）中、１６はレジスト層を意味する。
【００３１】
続いてチャネル部のＳＯＩ層３の厚さを望ましくは約４０ｎｍとするため、約３０〜４０ｎｍの選択酸化膜７を形成する（図１（ｄ））。前記第１素子のチャネル領域のＳＯＩ層３の厚さは、０〜１００ｎｍで選択酸化膜７を形成することによって、１０〜６０ｎｍの範囲で適時選ぶことが可能である。選択酸化膜７の酸化は、温度が５００〜１２００℃で、酸素、水蒸気、塩酸ガス混合の酸素等の酸化性雰囲気下で熱酸化することで容易に実施できる。
次に、Ｉ／Ｏ回路部分の第２トランジスタ（第２素子）形成部のみ、フォトリソグラフィ、エッチングにより、０．３５μｍのパターニングを行う（図１（ｅ））。図１（ｅ）中、１６はレジスト層を意味する。
【００３２】
次に、レジスト層１６除去後、希フッ酸により、第１トランジスタの選択酸化膜７の除去、第２トランジスタのチャネル表面のクリーニングを行う（図１（ｆ））。なお、ここで選択酸化・除去を数回に分けて行うと、選択酸化膜端での抑えの膜からの応力の影響が少なくなるため、ゲート電極形成領域の平坦部を広くでき、また、選択酸化膜７の端部でのＳＯＩ層内への応力が低減できる。
続いて、全面を１０ｎｍ酸化し、ＳＯＩ層表面にＣＶＤ窒化膜を約５０ｎｍ形成し、異方性エッチングにより抑えの膜の側壁にＣＶＤ窒化膜からなるサイドウォールスペーサー８を残す（図２（ｇ））。この際のエッチングはＳＯＩ層３表面上の酸化膜上で止める。
【００３３】
次に、ウエットエッチングによりチャネル部表面の酸化膜を除去及び洗浄を行い、第２トランジスタ用のゲート酸化膜９をシリコン表面に約１０ｎｍ形成する（図２（ｈ））。
続いて、希フッ酸により第１トランジスタ用のゲート酸化膜９を除去する（図２（ｉ））。図２（ｉ）中、２１はレジスト層を意味する。
レジスト層２１を除去後、３ｎｍのゲート酸化膜１４を第１トランジスタに形成する（図２（ｊ））。
上記ゲート酸化膜９と１４としては、熱酸化又は低圧ＣＶＤにより形成されるシリコン酸化膜以外にも、窒化シリコン、ＺｒＯ２、ＨｆＯ２の材料の内どれか１つをからなる膜、あるいはこれらの複数種の積層膜を用いることも可能である。
【００３４】
次に、ＣＶＤポリシリコン膜１０ａを全面に約３００ｎｍ形成する（図２（ｋ））。
ＣＶＤポリシリコン膜１０ａを約２００ｎｍまでＣＭＰ法によりシリコン窒化膜６表面までエッチバックし、ゲート電極１０を形成する（図２（ｌ））。
次に、選択酸化膜７の抑えのシリコン窒化膜６及びサイドウォールスペーサー８のＣＶＤ窒化膜をそれぞれリン酸により除去する（図３（ｍ））。以上の工程によって、線幅約０．１５μｍの第１トランジスタのゲート電極１０及び約０．２５μｍの第２トランジスタのゲート電極１０が完成する。
【００３５】
続いて、ＰＭＯＳ形成領域２３にフォトリソグラフィによりレジスト層２４を形成する（図３（ｎ））。そして、ＮＭＯＳ形成領域２２へ注入エネルギーを１０ｋｅＶ、ドーズ量を３×１０１３ｃｍ−２でリンをイオン注入する。これにより、ＮＭＯＳ形成領域２２に低濃度ソース／ドレイン領域１８が形成される。
レジスト層２４除去後、ＮＭＯＳ形成領域２２にフォトリソグラフィによりレジスト層２５を形成する（図３（ｏ））。そして、ＰＭＯＳ形成領域２２へ注入エネルギー１０ｋｅＶ、ドーズ量を３×１０１３ｃｍ−２でＢＦ２をイオン注入する。これにより、ＰＭＯＳ形成領域２２に低濃度ソース／ドレイン領域１８が形成される。
【００３６】
レジスト層２５除去後、ＣＶＤ酸化膜を全面に約２０ｎｍ形成し、続いて、ＣＶＤ窒化膜を約８０ｎｍ形成し、異方性エッチングで若干低濃度ソース／ドレイン領域１８表面にＣＶＤ酸化膜を残すことで、ゲート電極１０側壁にサイドウォールスペーサー１３を形成する（図３（ｐ））。
続いて、ＰＭＯＳ形成領域２３へフォトリソグラフィによりレジスト層２６を形成する（図３（ｑ））。そして、ソース／ドレイン領域及びゲート電極へ注入エネルギーを３０ｋｅＶ、ドーズ量を３×１０１５ｃｍ−２でヒ素をＮＭＯＳ形成領域２２にイオン注入する。
【００３７】
レジスト層２６除去後、ＮＭＯＳの形成領域２２にフォトリソグラフィによりレジスト層２７を形成する（図３（ｒ））。そして、ＰＭＯＳの形成領域２３へ注入エネルギー２０ｋｅＶ、ドーズ量を３×１０１５ｃｍ−２でＢＦ２をイオン注入する。
図３（ｑ）と（ｒ）のイオン注入により、高濃度ソース／ドレイン領域１９が形成される。
【００３８】
レジスト層２７除去後、１０００℃、２０秒間で拡散を行う。続いて、高濃度ソース／ドレイン領域１９及びゲート電極１０にウエットエッチングにより、残った酸化膜を除去する。続いて、Ｃｏ膜を５〜１５ｎｍスパッタリングにより形成する。次に、４５０〜５５０℃、６０秒間の熱処理によりＣｏＳｉのシリサイド膜１５をゲート電極１０及び高濃度ソース／ドレイン領域１９上に形成する。次に、未反応Ｃｏ膜を硫酸と過酸化水素水で除去し、更に６５０〜７５０℃、３０秒間の熱処理により、ＣｏＳｉ２を得る。これにより、図４のような断面構造が得られる。
【００３９】
最後に、ＣＶＤ酸化膜からなる層間絶縁膜を１０００ｎｍ形成し、ＣＭＰによる平坦化を行い、通常のコンタクト工程及び配線工程を経て、２種類の電界効果トランジスタが得られる。
実施例では２種類のチャネル領域のＳＯＩ層の厚みの電界効果トランジスタにおいてＮＭＯＳ、ＰＭＯＳともに同じ注入が行われている。しかし、これに限定されるものでなく、各々フォトリソグラフィ工程を分け、異なる条件で注入を行ってもよい。
【００４０】
また、図１（ａ）〜図３（ｒ）では２種類のトランジスタを形成しているが、図１（ｅ）の工程後、レジスト層を除去し、更に、図１（ｄ）の工程に戻ることで、結果的にチャネル厚さの異なる３種類以上のトランジスタを同一基板上に形成することも可能である。この場合、最もチャネルが薄くなるトランジスタのチャネル厚さは、繰り返される図１（ｄ）の工程の酸化量の総和により決定することができる。
【００４１】
【発明の効果】
以上、詳細に説明したように、本発明を用いることにより、２電源化の可能なＳＯＩ集積回路を実現できる。更にはチャネル領域とソース／ドレイン領域のＳＯＩ層厚さが独立に制御可能なリセス構造のトランジスタを実現できる。
第１素子と第２素子のソース／ドレイン領域を、同じ厚さとすることで、コンタクトホールの加工マージンを増やすことができる。
ゲート電極が、Ｔ型状の逆テーパ形状を有することで、トランジスタのチャネル領域を規定するゲート電極下部の幅が短いためトランジスタのチャネル領域を狭くでき、かつ上部の幅が長いため、低抵抗のゲート電極を実現できる。
本発明の半導体装置の製造方法により、
（１）チャネル表面の低ダメージ化を実現できる。
（２）ゲート電極をリセス端にオーバーラップさせず、また、セルフアラインでゲート電極とチャネル部を決め、同時にサリサイド技術が適用できるので、完全空乏動作とソース／ドレイン領域の寄生抵抗の低減が両立し、且つ、安定した動作を有するトランジスタの形成を実現することができる。
（３）サイドウォール技術を利用したダマシンゲート電極技術のため、ゲート長の微細化がフォトリソグラフィ技術に律速されずに実現できる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造工程を説明するための概略断面図である。
【図２】本発明の半導体装置の製造工程を説明するための概略断面図である。
【図３】本発明の半導体装置の製造工程を説明するための概略断面図である。
【図４】図１〜３に示す工程で製造された半導体装置の概略断面図である。
【図５】従来技術による、第１のリセス構造のＳＯＩ層に電界効果トランジスタを形成する概略工程断面図である。
【図６】従来技術による、第２のリセス構造のＳＯＩ層に電界効果トランジスタを形成する概略工程断面図である。
【図７】従来技術による、第３のリセス構造のＳＯＩ層に電界効果トランジスタを形成する概略工程断面図である。
【符号の説明】
１　支持基板
２　埋め込み酸化膜
３、３３、４２、５２　ＳＯＩ層
４　素子分離膜
５、３５、４５、５５、５７　シリコン酸化膜
６、３４、４６、５１　シリコン窒化膜
７、３５ａ　選択酸化膜
８、１３　サイドウォールスペーサー
９、１４、４７　ゲート酸化膜
１０、３６　ゲート電極
１０ａ　ＣＶＤポリシリコン膜
１１　チャネル領域
１５　シリサイド膜
１６、１７、２１、２４、２５、２６、２７　レジスト層
１８　低濃度ソース／ドレイン領域
１９　高濃度ソース／ドレイン領域
２２　ＮＭＯＳ形成領域
２３　ＰＭＯＳ形成領域
３１、４４、５４　シリコン基板
３２、４３、５３　埋め込みシリコン酸化膜
４１　素子分離酸化膜
５６　ポリシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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