(57)【要約】【課題】ワード長可変のラインメモリを効率的に設計する。【解決手段】ワード長に応じて変化するロウポインタ１６、レフトメモリ１２、ライトメモリ１４、カラムポインタ２０、２２、２６、２８を繰り返し構造とする。特に、カラムポインタ回路２６，２８においてプリチャージ用のポインタ回路を読み出し用のポインタ回路とは独立して設けることで、読み出しカラムポインタの構成が基本的に単純な繰り返し構造となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ラインメモリのカラム方向の読み出しアドレスを発生する読み出しアドレス発生手段と、
ラインメモリのカラム方向のプリチャージアドレスを発生するプリチャージアドレス発生手段と、
を有し、
プリチャージアドレス発生手段によって発生されたアドレスにより該当するカラムアドレスのメモリについての読み出し準備を行い、読み出しアドレス発生手段によって発生されたアドレスにより該当するカラムアドレスのメモリからデータを読み出すことを特徴とするラインメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル回路システムにおいて利用されるワード長可変のラインメモリに関するものである。
【背景技術】
【０００２】
従来より、各種のデジタル回路システムにおいて、ラインメモリが利用されている。特に、映像信号処理において、ラインメモリはＡＤＣ（アナログデジタルコンバータ）、ＤＡＣ（デジタルアナログコンバータ）とともに、必要不可欠なマクロライブラリの１つである。例えば、垂直フィルタ回路内の１Ｈ（１水平走査ライン）遅延や時間軸変換等の用途にラインメモリが用いられる。
【０００３】
ここで、ラインメモリの仕様として、ビット幅は主として８ビットであるが、ワード長は信号処理方法の違いにより様々な要求がある。例えば、１Ｈ遅延のためのラインメモリであっても、ＮＴＳＣ方式では、９１０ワード、ＰＡＬ方式では１１３５ワードが必要であり、ワード長は異なる。
【０００４】
そして、ラインメモリは、ＳＲＡＭ、ＲＯＭなどに比べ、単純な回路の繰り返しが少なく、いわゆるメモリジェネレータのようなＣＡＤによる自動設計が困難である。このため、必要なワード長毎に多種類のラインメモリを設計することが困難である。そこで、使用頻度の高いワード長のラインメモリをマクロライブラリとしておき、これを利用して設計することが一般的になっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、ラインメモリは、ＬＳＩ等のチップ中に複数個内蔵される場合が多く、ラインメモリの小面積化はチップサイズ縮小化のために非常に重要な課題の１つになっている。従って、ラインメモリを必要なワード長に応じたものとすることが望まれる。そして、ワード長可変のラインメモリを設計する際に、その設計作業を容易化することが望まれている。
【０００６】
本発明は、ワード長可変のラインメモリを効率的に設計できるラインメモリを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、ラインメモリのカラム方向の読み出しアドレスを発生する読み出しアドレス発生手段と、ラインメモリのカラム方向のプリチャージアドレスを発生するプリチャージアドレス発生手段と、を有し、プリチャージアドレス発生手段によって発生されたアドレスにより該当するカラムアドレスのメモリについての読み出し準備を行い、読み出しアドレス発生手段によって発生されたアドレスにより該当するカラムアドレスのメモリからデータを読み出すことを特徴とする。
【０００８】
このように、ラインメモリのカラム方向の読み出しアドレスを発生する読み出しアドレス発生手段と、ラインメモリのカラム方向のプリチャージアドレスを発生するプリチャージアドレス発生手段とを独立して設けることで、読み出しアドレス発生のための構成が基本的に単純な繰り返し構造にできる。このため、ワード長に依存する部分についても、繰り返し単位を記憶しておくことで設計の効率化を図ることができる。
【発明の効果】
【０００９】
以上説明したように、本発明によれば、リードの際のプリチャージのカラムアドレスをアクセスアドレスと独立して発生するため、読み出しアドレス発生の回路を単純な繰り返し構造にできる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１１】
図１に、本実施形態のラインメモリの機能ブロック図を示す。このように、メモリ部分は、３バイトのファースト(First)メモリ１０と、可変ワード長のレフト(Left)メモリ１２と、同じく可変ワード長のライト(Right)メモリ１４からなっている。ファーストメモリ１０は、リセット直後の高速動作のためのメモリブロックであり、３バイトのワード長を有している。高速動作のため、ＳＲＡＭ型メモリセルで構成されている。フリップフロップで構成することも好適である。また、レフトメモリ１２及びライトメモリ１４は、３トランジスタ型ＤＲＡＭで構成されており、カラム、ロウの２方向からアドレッシングされる。さらに、レフトメモリ１２及びライトメモリ１４は、書き込み側に書き込み(Write)ドライバー１２ａ、１４ａを有し、読み出し側に読み出し(Read)センスアンプ１２ｂ、１４ｂを有している。
【００１２】
また、これらメモリ１２、１４のロウアドレスをポイント（アドレッシング）するために、読み出し及び書き込み用のロウポインタ１６が設けられている。一方、メモリ１０、１２、１４に対するデータの書き込みを制御するために、書き込みタイミング(Write timing)回路１８、レフトメモリ１２用の書き込み(Write)カラムポインタ２０、ライトメモリ用の書き込み(Write)カラムポインタ２２を有している。また、メモリ１０、１２、１４からのデータの読み出しのために、読み出しタイミング(Read timing)回路２４、レフトメモリ１２用の読み出し(Read)カラムポインタ２６、ライトメモリ１４用の読み出し(Read)カラムポインタ２８を有している。
【００１３】
このように、レフトメモリ１２及びライトメモリ１４に分割するのは、ロウ方向のアドレッシングが低速であっても正常に動作させるためである。そして、カラムポインタにより、ライトメモリ１４が後半のアドレッシングしているとき、レフトメモリ１２においては次のロウアドレスをアドレッシングする。これによって、カラムポインタによりレフトメモリ１２をアドレッシングする際にすぐにアクセスすることができる。
【００１４】
さらに、書き込み用のデータを一時的に記憶する入力データ(DIN)バッファ３０がデータバス３４を介しメモリ１０、１２、１４に接続され、読み出しデータを一時的に記憶する出力データ(DOUT)バッファ３２がデータバス３６を有している。従って、メモリ１０、１２、１４のアクセスアドレスに対するデータの書き込みまたはデータの読み出しを行うことができる。なお、データ幅は、８ビットである。
【００１５】
次に、このような回路における書き込み読み出し動作について、図２に基づいて説明する。書き込みタイミング回路１８には、書き込みクロックＷＣＫ、リセットタイミング信号ＸＲＳＴＷ、書き込みイネーブル信号ＸＷＥが供給される。書き込みタイミング回路１８は、これらの信号に基づき、書き込みタイミング信号を制御する。すなわち、ライトイネーブル信号ＸＷＥに基づきメモリ１０、１２、１４へのアクセスを可能とし、信号ＸＲＳＴＷによりポインタ（アドレスカウンタ）をリセットした後、書き込みクロックＷＣＫに基づき書き込みアドレスをインクリメントし、データをメモリ１０、１２、１４の該当アドレスに書き込む。
【００１６】
また、読み出しタイミング回路２４には、読み出しクロックＲＣＫ、リセットタイミング信号ＸＲＳＴＲ、読み出しイネーブル信号ＸＲＥが供給され、読み出しの際には、リードイネーブル信号ＸＲＥに基づきメモリ１０、１２、１４へのアクセスを可能とし、信号ＸＲＳＴＲによりポインタ（アドレスカウンタ）をリセットした後、読み出しクロックＲＣＫに基づきデータをメモリ１０、１２、１４の該当アドレスから読み出す。
【００１７】
ここで、リセット直後の３アドレスの書き込み読み出しには、ファーストメモリ１０が利用される。また、レフトカラムポインタ２０、２６においては、アクセスの開始の際にその旨の信号をタイミング回路１８、２４に供給する。一方、ライトカラムポインタ２２、２８においては、アクセスの開始及び終了の際にその旨の信号をタイミング回路１８、２４に供給する。タイミング回路１８、２４は、ライトカラムポインタ２２、２８のアクセス開始の信号を受け、ロウポインタ１６に信号を送り、ロウポインタ１６はその段階で、レフトメモリ１２に対するロウアドレスを１つインクリメントする。従って、この段階では、ロウアドレスが、レフトメモリ１２の方がライトアドレスより１つ大きな数字になっている。
【００１８】
さらに、読み出しの場合には、読み出しラインについてのプリチャージが必要である。このプリチャージは、読み出しクロックＲＣＫの２クロック前から行い、プリチャージの終了直後から１クロックの期間読み出し動作を行う。
【００１９】
そして、本実施形態においては、読み出しカラムポインタ２６、２８において、読み出しアドレス発生のためのポインタ回路と、プリチャージアドレス発生のためのポインタ回路とを別々に有している。すなわち、ポインタ回路は、読み出しクロックＲＣＫをカウントアップして順次カラムアドレスを発生していく回路であるが、このポインタ回路を２つ設ける。そして、プリチャージ用の回路の方が２クロック先行して、カラムアドレスを発生することで、プリチャージを２クロック前から行うことができる。
【００２０】
このように、プリチャージ用のポインタ回路を読み出し用のポインタ回路とは独立して設けることで、読み出しカラムポインタの構成が基本的に単純な繰り返し構造となる。すなわち、プリチャージアドレスを読み出しアドレスと同一のアドレスポインタで構成すると、カラムポインタの制御方法が単純な繰り返し構造とならないが、独立させることで単純な繰り返し構造にすることができる。
【００２１】
なお、ライトカラムポインタ２２、２８における最終アドレスに信号をタイミング回路１８、２４に供給することで、次のロウにおけるアクセスに移ることができる。
【００２２】
図３に、本ラインメモリのパターン構成の概要を示す。ここでは、カラム方向が１２ビット、ロウ方向も１２ビットの例を表す。このように、ラインメモリをワード数に依存するか否かを考慮してリーフセルに分割して構成している。そして、図において←で示したリーフセルは、左側のものと同一の構成でよく、また↑で示したリーフセルは上側のものと同一の構成でよい。従って、設計を容易なものにすることができる。
【００２３】
特に、カラムポインタについては、レフトカラムポインタ２０、２６の最初の２ビットは、アクセス開始のための出力を行わなければならないため、他のリーフセルと構成が異なるが、その他は同一の構成となる。また、ライトカラムポインタ２２、２８については最初の２ビット及び最終２ビットについては信号を出力するため、構成が異なるが他は同一構成になる。
【００２４】
このように、本実施形態によれば、ワード長に依存するメモリセル、ポインタの部分を繰り返し構造とした。従って、ワード長によらない部分及びワード長による部分の繰り返し単位となるリーフセルをライブラリにもっておくことで、ワード長可変のラインメモリを設計することができる。従って、メモリジェネレータのようなＣＡＤによる自動設計化が容易となる。なお、図示のように、ロウアドレスのポインタ及びメモリについても繰り返し構造となっている。
【００２５】
また、本実施形態では、ファーストメモリ１０を３バイトとした。このファーストメモリは２〜４バイト程度が適当であり、従来の１０バイト程度と比べ小さくしている。これによって、ラインメモリの小型化を図ることができる。
【００２６】
さらに、読み出しクロックＲＣＫの１クロックで、１ワードの読み出しを行うため、出力バッファ３２において、１クロック格納することで、そのまま読み出しデータを出力することができる。従って、ラッチ回路などを省略することができる。なお、ファーストメモリ１０は、データ出力バッファ３２の一部として形成している。
【００２７】
本実施形態によれば、上述の繰り返し構成とならないリーフセル及び繰り返し構成となるリーフセルのパターンをライブラリに記憶しておく。そして、ラインメモリの設計の際には、これらライブラリに記憶されているパターンを読み出して設計する。特に、ワード長に依存する部分については、記憶されているパターンの繰り返しで対処する。これによって、メモリジェネレータなどのＣＡＤによる自動設計によりラインメモリの設計が行える。すなわち、ワード長に応じて変化するロウポインタ１６、レフトメモリ１２、ライトメモリ１４、カラムポインタ２０、２２、２６、２８を繰り返し構造とする。これによって、ワード長に依存しない部分と、ワード長に依存する部分の繰り返し単位をライブラリに記憶しておくことで、ＣＡＤ等を利用した自動設計が可能になる。
【図面の簡単な説明】
【００２８】
【図１】実施形態に係るラインメモリの機能ブロック図である。
【図２】書き込み、読み出し動作を示すタイミングチャートである。
【図３】パターンの構成を示す図である。
【符号の説明】
【００２９】
１０  ファーストメモリ、１２  レフトメモリ、１４  ライトメモリ、１６  ロウポインタ、１８  書き込みタイミング回路、２０，２２  書き込みカラムポインタ、２４  読み出しタイミング回路、２６，２８  読み出しカラムポインタ。
【図１】
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【図２】
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【図３】
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