(57)【要約】【課題】フェイスダウンボンディングによってチップを基板に実装する場合に、逆装着を防止することができる半導体装置を提供する。【解決手段】半導体基板の素子形成面にあるチップ領域の中心部にアノード電極を電気接続されたバンプ電極１５を設ける。そして、このバンプ電極１５を離間して挟むような位置に一対のバンプ電極１６、１７を設ける。バンプ電極１６、１７はカソード電極に電気接続されており、このバンプ電極１６、１７の面積は、前記したバンプ電極１５の面積に比べて大きくなっている。【選択図】    図２
2004311675.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面上にアノード電極とカソード電極とを有する半導体装置であって、
前記アノード電極を離間して挟むように、一対の前記カソード電極が形成されていることを特徴とする半導体装置。
【請求項２】
半導体基板の主面上にアノード電極とカソード電極とを有する半導体装置であって、
前記アノード電極を離間して挟むように形成された一対の前記カソード電極を備え、
一対の前記カソード電極は、前記アノード電極を中心として対称になるように形成されていることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板と、
（ｂ）前記半導体基板の主面上に形成された１つのアノード電極と、
（ｃ）前記アノード電極上に形成された第１バンプ電極と、
（ｄ）前記半導体基板の主面上に形成された一対のカソード電極と、
（ｅ）一対の前記カソード電極上に形成された一対の第２バンプ電極とを備え、
前記第１バンプ電極を離間して挟むように、一対の前記第２バンプ電極が形成されていることを特徴とする半導体装置。
【請求項４】
（ａ）第１導電型の不純物を導入した半導体基板を用意する工程と、
（ｂ）前記半導体基板上にイントリンシックな第１半導体層を形成する工程と、
（ｃ）前記第１半導体層の第１領域に第１導電型とは異なる導電型の不純物を導入して第２半導体層を形成する工程と、
（ｄ）前記第１半導体層の第２領域内に第１導電型の不純物を導入して、前記第２半導体層を離間して囲む第３半導体層を形成する工程と、
（ｅ）前記第２半導体層上にアノード電極を形成する工程と、
（ｆ）前記第３半導体層上に、前記アノード電極を離間して挟むように一対のカソード電極を形成する工程と、
（ｇ）前記アノード電極上に第１バンプ電極を形成し、一対の前記カソード電極上に一対の第２バンプ電極を形成する工程とを備え、
前記第１バンプ電極を離間して挟むように、一対の前記第２バンプ電極が形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）第１導電型の不純物を導入した半導体基板を用意する工程と、
（ｂ）前記半導体基板上に第１導電型の不純物を導入した第４半導体層を形成する工程と、
（ｃ）前記第４半導体層の第１領域内に第１導電型の不純物を導入した層であって、前記半導体基板に達する第５半導体層を形成する工程と、
（ｄ）前記第４半導体層の第２領域内に第１導電型の不純物を導入した第６半導体層を形成する工程と、
（ｅ）前記第４半導体層内であって、前記第６半導体層上に、第１導電型とは異なる導電型の不純物を導入して第７半導体層を形成する工程と、
（ｆ）前記第４半導体層内に第１導電型の不純物を導入することにより、前記第５半導体層に電気接続するように形成された層であって、前記第７半導体層を離間して囲む第８半導体層を形成する工程と、
（ｇ）前記第７半導体層上にアノード電極を形成する工程と、
（ｈ）前記第８半導体層上に、前記アノード電極を離間して挟むように一対のカソード電極を形成する工程と、
（ｉ）前記アノード電極上に第１バンプ電極を形成し、一対の前記カソード電極上に第２バンプ電極を形成する工程とを備え、
前記第１バンプ電極を離間して挟むように一対の前記第２バンプ電極が形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に半導体基板の一主面にアノード電極とカソード電極が形成されている半導体装置およびその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来のダイオードにおいては、まず、半導体チップ（以下、単にチップという）の表面に表面電極を形成するとともに半導体チップの裏面に裏面電極を形成する。そして、リードフレームの一方のリードにチップの裏面を接着することにより、このリードと裏面電極を電気接続する。一方、表面電極と他方のリードは、Ａｕ（金）ワイヤを使用したワイヤボンディングにより電気接続する。そして、チップ、ワイヤおよびリードをレジン材料で樹脂封止することにより、ダイオードのパッケージングが行われている。
【０００３】
しかし、近年ダイオードのコスト削減および小型化の観点から、アノード電極とカソード電極を半導体チップの同一表面に形成し、このアノード電極とカソード電極をワイヤおよびリードを用いることなく基板に実装する、いわゆるフェイスダウンボンディングが行われている（例えば、特許文献１参照）。
【０００４】
このフェイスダウンボンディングは、チップの同一表面に形成されたアノード電極とカソード電極上にバンプ電極を形成し、このバンプ電極を形成した面を下向きにして基板上の配線パターンに半導体チップを直接接続するものである。
【０００５】
【特許文献１】
特開２０００−１５０９１８号公報（第３頁〜第４頁、図１）
【０００６】
【発明が解決しようとする課題】
しかし、上記したフェイスダウンボンディングによって、ダイオードを形成したチップを基板に実装する場合、以下に示すような問題点がある。
【０００７】
アノード電極上に形成されたバンプ電極の面積とカソード電極上に形成されたバンプ電極の面積は、通常同じ大きさをしている。したがって、チップをフェイスダウンボンディングによって基板に実装する場合、アノード電極とカソード電極の実装位置を間違わないようにするため、カソード電極を示すための刻印（カソードバンド）がなされており、この刻印を元にした実装確認が行われている。しかし、チップサイズが０．６ｍｍ×０．３ｍｍ程度以下になると刻印および刻印を使用した実装確認が極めて困難になる。このため、チップを収納する収納テープへの逆挿入や実装時の逆装着が生じるという問題点がある。ダイオードは、ある方向へは電流が流れるが、それと逆方向には電流が流れないという特性を持っているため、逆装着されると正常な回路として動作しなくなり、製品不良となってしまう問題点がある。
【０００８】
本発明の目的は、フェイスダウンボンディングによってチップを基板に実装する場合に、逆装着を防止することができる半導体装置を提供することにある。
【０００９】
また、本発明の他の目的は、逆装着を防止することができる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
本発明は、（ａ）半導体基板と、（ｂ）前記半導体基板の一主面上に形成された１つのアノード電極と、（ｃ）前記アノード電極上に形成された第１バンプ電極と、（ｄ）前記半導体基板の一主面上に形成された一対のカソード電極と、（ｅ）一対の前記カソード電極上に形成された一対の第２バンプ電極とを備え、前記第１バンプ電極を離間して挟むような位置に一対の前記第２バンプ電極が形成されていることを特徴とするものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施の形態１）
本実施の形態１は、例えば移動体通信機器や高速データ通信機器などのアンテナスイッチモジュールに使用されるＰＩＮダイオードに本発明を適用したものである。
【００１５】
図１は、図２のＡ−Ａ断面で切断した断面図を示したものであり、図２は、本実施の形態１におけるＰＩＮダイオードの素子形成面を上にした平面図である。
【００１６】
図１において、ｎ型（第１導電型）の不純物を導入した半導体基板１の主面（素子形成面）上には、イントリンシックなエピタキシャル層（第１半導体層）２が形成されており、このエピタキシャル層２内には、ｐ型不純物を導入したｐ＋＋型半導体層（第２半導体層）５およびｎ型不純物を導入したｎ＋＋型半導体層（第３半導体層）７が形成されている。
【００１７】
ｎ＋＋型半導体層７は、エピタキシャル層２を介してｐ＋＋型半導体層５の周囲を囲むように形成されており、ｐ＋＋型半導体層５、イントリンシックなエピタキシャル層２、ｎ＋＋型半導体層７により本実施の形態１におけるＰＩＮダイオードのｐｉｎ接合を形成している。
【００１８】
ｐ＋＋型半導体層５上には、アノード電極１０が形成されており、このアノード電極１０上にはバンプ電極用下地膜１４を介してバンプ電極（第１バンプ電極）１５が形成されている。一方、ｎ＋＋型半導体層７上には、一対のカソード電極１１、１２が形成されており、それぞれのカソード電極１１、１２上には、バンプ電極用下地膜１４を介して一対のバンプ電極（第２バンプ電極）１６、１７が形成されている。このバンプ電極１５、１６、１７の形状および配置位置を上部から見ると図２のようになる。
【００１９】
図２において、本実施の形態１におけるＰＩＮダイオードは、素子形成面の大部分を最終保護膜１３によって覆われており、中心部にアノード電極１０と電気接続するバンプ電極１５が形成されている。このバンプ電極１５の面積は、ＰＩＮダイオードの容量を小さくする観点からなるべく小さくすることが望ましい。
【００２０】
バンプ電極１５を中心とした両側には、最終保護膜１３を挟んでバンプ電極１６、１７が対称に形成されており、バンプ電極１６、１７の面積は、バンプ電極１５の面積に比べて大きくなっている。また、半導体基板１の裏面からバンプ電極１５、１６、１７の上面までの高さは、すべて同一である。なお、ここでいう同一とは、バンプ電極１５、１６、１７の形成に用いる半導体製造装置による製造誤差などを含むものとする。
【００２１】
このように、アノード電極１０に電気接続するバンプ電極１５の離間した両側に、カソード電極１１、１２に電気接続するバンプ電極１６、１７を設けて左右対称にすることで、ＰＩＮダイオードの逆装着を防止することができる。すなわち、従来のＰＩＮダイオードでは、チップ上にアノード電極とカソード電極を１つずつしか設けていなかったため、逆装着する可能性があったが、本実施の形態１におけるＰＩＮダイオードでは、一つのアノード電極１０の離間した両側に、電気的に同等なカソード電極１１、１２を設けたため、ＰＩＮダイオードが形成されたチップを基板に実装する際の方向性の管理をする必要がない効果が得られる。したがって、チップを収納テープへ収納する際の方向管理が必要なくなるとともに、カソードの位置を示すためのチップへの刻印も不要となる。
【００２２】
また、チップ上にアノード電極とカソード電極が一つずつ形成された従来のダイオードにおいて、アノード電極上に形成されたバンプ電極の面積に比べてカソード電極上に形成されたバンプ電極の面積を大きくすると、半田を使用してチップを実装する場合、半田による単位面積あたりの表面張力の違いにより、チップが傾き、一方のバンプ電極が基板より離れてしまういわゆるマンハッタン現象が生じる。つまり、アノード電極に接続された面積の小さいバンプ電極が基板から離れてしまい、チップを完全に実装できなくなる事態が生ずる。このため、従来のダイオードでは、カソード電極上に形成されたバンプ電極の面積をアノード電極上に形成されたバンプ電極の面積と同じ大きさしていた。
【００２３】
しかし、本実施の形態１におけるＰＩＮダイオードでは、バンプ電極１５の両側にバンプ電極１６、１７を設けた構造をしている。このため、はんだを使用してチップを基板に実装する際、バンプ電極１５とバンプ電極１６との関係ではなく、バンプ電極１６とバンプ電極１７の関係でマンハッタン現象が生じるかどうか決定される。したがって、バンプ電極１６の面積とバンプ電極１７の面積を同じにすれば、バンプ電極１５の面積とバンプ電極１６、１７の面積を同じにしなくてもいわゆるマンハッタン現象を生じなくすることができる。以上のことから、バンプ電極１６、１７の面積をバンプ電極１５より大きくすることができ、チップの基板への実装を安定して行うことができる。
【００２４】
また、バンプ電極１５以外に一対のバンプ電極１６、１７を形成するとともにバンプ電極１６、１７の面積を大きくすることができるため、従来のダイオードでは使用されていなかった未使用部分を実装するための有効領域に変えることができる。
【００２５】
さらに、本実施の形態１におけるＰＩＮダイオードは、実装する際の有効面積が従来のダイオードに比べて大きくなるため、塗布された半田量のばらつきを吸収することができる。つまり、塗布された半田量が多少多めであってもチップ本体が半田上に浮かず、チップ実装時の高さ変動やダイオードの容量特性の変動を防止することができる。
【００２６】
なお、バンプ電極１５を中心として左右対称の位置にバンプ電極１６、１７が形成される場合について説明したが、左右対称の位置に形成されていなくてもバンプ電極１５を離間して挟むような位置にバンプ電極１６、１７が形成されている場合でも上記した様々な効果が得られる。
【００２７】
次に、本実施の形態１におけるＰＩＮダイオードの製造方法の一例について図面を参照しながら説明する。
【００２８】
まず、ｎ型不純物を高濃度に導入した半導体基板１を用意する。続いて、図３に示すように、この半導体基板１の主面（素子形成面）上に気相成長法を使用してイントリンシックなエピタキシャル層（第１半導体層）２を形成する。なお、このイントリンシックなエピタキシャル層２を成長する際、わずかにｎ型不純物であるリンなどを導入する。
【００２９】
次に、図４に示すように、エピタキシャル層２上に熱酸化法を使用して酸化シリコン膜３を形成した後、この酸化シリコン膜３上に感光性のレジスト膜４を塗布する。そして、露光・現像することによりパターニングする。パターニングは、後述するｐ＋＋型半導体層５を形成するエピタキシャル層２の第１領域を開口するように行われる。その後、開口した第１領域に存在する酸化シリコン膜３をエッチングで除去する。
【００３０】
続いて、開口した第１領域からエピタキシャル層２へポリボロンフィルム（Ｐｏｌｙｂｏｒｏｎ  Ｆｉｌｍ；ＰＢＦ）を使用してボロン（Ｂ）を導入した後、半導体基板１に対して熱処理を施すことにより、導入したボロンをエピタキシャル層２内へ拡散させｐ＋＋半導体層（第２半導体層）５を形成する。
【００３１】
次に、図５に示すようにｐ＋＋半導体層５の形成に使用したレジスト膜４を除去した後、半導体基板１上に新たなレジスト膜６を塗布する。そして、このレジスト膜６に対して露光・現像することによりパターニングする。パターニングは、後述するｎ＋＋半導体層７を形成するエピタキシャル層２の第２領域を開口するように行う。この開口領域は、ｐ＋＋半導体層５の周囲を離間して囲むように形成される。その後、パターニングしたレジスト膜６をマスクにして酸化シリコン膜３のエッチングを行い、エピタキシャル層２の表面を露出させる。
【００３２】
続いて、パターニングしたレジスト膜６をマスクとしたイオン注入法を使用して、露出したエピタキシャル層２の第２領域内にｎ型不純物であるリンなどを注入し、ｎ＋＋半導体層（第３半導体層）７を形成する。ここで、ｎ＋＋半導体層７は、イントリンシックなエピタキシャル層２を介してｐ＋＋半導体層５の周囲を囲むように形成される。このようにして、ｐ＋＋半導体層５、エピタキシャル層２、ｎ＋＋半導体層７よりなるｐｉｎ接合を形成することができる。
【００３３】
次に、図６に示すように、半導体基板１上に熱酸化法を使用した酸化シリコン膜８を形成した後、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用してＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜９を堆積することにより、酸化シリコン膜８およびＰＳＧ膜９よりなる中間保護膜を形成する。
【００３４】
続いて、図７に示すように、中間保護膜上にレジスト膜（図示せず）を塗布してパターニングし、このパターニングしたレジスト膜をマスクとしたエッチングにより、中間保護膜に開口領域を形成する。開口領域には、ｐ＋＋半導体層５の表面を露出する領域と、ｎ＋＋半導体層７の表面を露出する領域があり、ｎ＋＋半導体層７の表面を露出する領域には、ｐ＋＋半導体層５の表面を露出する領域を離間して挟む位置に形成された２領域がある。
【００３５】
次に、レジスト膜（図示せず）を除去した後、例えばスパッタリング法を使用して、半導体基板１上にアルミニウム膜やタングステン膜などのメタル膜を形成する。そして、形成したメタル膜をパターニングすることにより、図７に示すようにアノード電極１０、カソード電極１１、１２を形成する。アノード電極１０は、ｐ＋＋半導体層５と電気的に接続されている一方、カソード電極１１、１２は、ｎ＋＋半導体層７と電気的に接続されている。また、カソード電極１１、１２は、アノード電極１０を離間して挟むような位置に形成されている。つまり、アノード電極を中心として両側にそれぞれカソード電極１１、カソード電極１２が形成されている。
【００３６】
続いて、例えばＣＶＤ法を使用して、半導体基板１上に窒化シリコン（Ｓｉ３Ｎ４）膜を形成した後、レジスト膜（図示せず）を塗布してパターニングする。そして、パターニングしたレジスト膜（図示せず）をマスクにしたエッチングにより、図８に示すように、最終保護膜１３を形成する。
【００３７】
次に、図９に示すように、例えばＴｉ−Ｐｄ膜を半導体基板１上に蒸着することにより、バンプ電極用下地膜１４を形成する。続いて、このバンプ電極用下地膜１４上にレジスト膜（図示せず）を塗布した後、フォトリソグラフィ技術を使用して、このレジスト膜に選択的な開口を施す。そして、選択的な開口を施した領域上に図１に示すようなバンプ電極１５、１６、１７を形成する。ここで、バンプ電極１６、１７の面積は、バンプ電極１５の面積に比べて大きくなるように形成されている。また、バンプ電極１５を離間して挟むようにそれぞれバンプ電極１６、バンプ電極１７が形成されている。
【００３８】
このバンプ電極１５、１６、１７の材質は、本実施の形態１におけるＰＩＮダイオードを実装する箇所に形成された電極の材質に合わせて選択される。例えば、実装する箇所の電極の材質が金（Ａｕ）の場合は、バンプ電極１５、１６、１７の形成領域にめっき法を使用して銅（Ｃｕ）膜を形成した後、その銅膜の表面にめっき法を使用して金膜を形成することによりバンプ電極１５、１６、１７を形成することができる。また、めっき法を使用してニッケル（Ｎｉ）膜を形成した後、このニッケル膜の表面にめっき法を使用して金膜を形成することによってバンプ電極１５、１６、１７を形成してもよい。また、実装する箇所の電極の材質が半田から形成されている場合には、バンプ電極１５、１６、１７を半田から形成することができる。
【００３９】
次に、バンプ電極１５、１６、１７が形成された領域以外のレジスト膜およびバンプ電極用下地膜１４を除去した後、ダイシングにより半導体基板１を個々のチップに分離する。そして、この分離したチップをフェイスダウンボンディングにより基板に実装することにより、例えばアンテナスイッチモジュールなどＰＩＮダイオードを実装した基板を形成することができる。
【００４０】
（実施の形態２）
本実施の形態２は、例えば移動体通信機器や高速データ通信機器などのアンテナスイッチモジュールや電圧制御発振器モジュールなどの高周波モジュールに使用される可変容量ダイオードに本発明を適用したものである。
【００４１】
図１０は、図１１のＡ−Ａ断面で切断した断面図であり、図１１は、本実施の形態２における可変容量ダイオードの素子形成面を上にした平面図である。
【００４２】
図１０において、ｎ型（第１導電型）の不純物を導入した半導体基板２０の主面（素子形成面）上には、ｎ型の不純物を導入したｎ−型エピタキシャル層（第４半導体層）２１が形成されている。このｎ−型エピタキシャル層２１の第１領域には、半導体基板２０に達するｎ＋＋半導体層（第５半導体層）２４が形成されており、ｎ＋＋半導体層２４には、ｎ−型エピタキシャル層２１に導入されている不純物の量に比べて相対的に高濃度になるように不純物が導入されている。言い換えれば、ｎ−型エピタキシャル層２１には、ｎ＋＋半導体層２４に比べて相対的に低濃度になるように不純物が導入されている。
【００４３】
また、ｎ−型エピタキシャル層２１の第２領域には、ｎ型の不純物を導入したｎ＋＋半導体層（第６半導体層）２７が形成されており、このｎ＋＋半導体層２７に導入されている不純物の量は、ｎ−型エピタキシャル層２１に導入されている不純物の量に比べて相対的に高濃度である。
【００４４】
ｎ＋＋半導体層２７上には、ｐ＋＋半導体層（第７半導体層）２９が形成されており、ｐ型の不純物が導入されている。これにより、ｐ＋＋半導体層２９とｎ＋＋半導体層２７の間でｐｎ接合が形成される。
【００４５】
ｎ＋＋半導体層２４上には、ｎ型の不純物を導入したｎ＋＋半導体層（第８半導体層）３２が形成されており、このｎ＋＋半導体層３２は、前述したｐ＋＋半導体層２９の周囲を離間して囲むように形成されている。ｎ＋＋半導体層３２に導入されている不純物の量は、ｎ−型エピタキシャル層２１に導入されている不純物の量に比べて相対的に高濃度である。
【００４６】
ｐ＋＋型半導体層２９上には、アノード電極３６が形成されており、このアノード電極３６上にはバンプ電極用下地膜４０を介してバンプ電極（第１バンプ電極）４１が形成されている。一方、ｐ＋＋型半導体層２９を離間して囲むｎ＋＋型半導体層３２上には、一対のカソード電極３７、３８が形成されており、それぞれのカソード電極３７、３８上には、バンプ電極用下地膜４０を介して一対のバンプ電極（第２バンプ電極）４２、４３が形成されている。このバンプ電極４２、４３の形状および配置位置を上部から見ると図１１のようになる。
【００４７】
図１０および図１１において、半導体基板２０のチップ領域の大部分は、最終保護膜３９で覆われており、中心部には、アノード電極３６に電気接続するバンプ電極４１が形成されている。このバンプ電極４１を離間して挟むようにバンプ電極４２、４３が形成されており、このバンプ電極４２、４３はそれぞれカソード電極３７、３８に電気接続されている。
【００４８】
このように、アノード電極３６に接続したバンプ電極４１を離間して挟むように、カソード電極３７、３８に接続したバンプ電極４２、４３を設けることにより、可変容量ダイオードの基板への逆装着を防止することができる。すなわち、半導体基板２０のチップ領域にはバンプ電極４１を中心とした両側にバンプ電極４２、４３が形成されているため、チップ領域を１８０度回転させた場合であってもバンプ電極４２、４３が入れ替わるだけでその構成には変わりがない。そして、バンプ電極４２とバンプ電極４３は、図１０に示すように、カソード電極３７、３８を介してｎ＋＋半導体層３２に接続されている。つまり、バンプ電極３７、３８は電気的に同等であるため、回転させる前の構成と同じである。このため、半導体基板２０のチップ領域から切り出されたチップを１８０度回転させた状態で実装基板に実装したとしても逆装着にならず、方向性の管理が不要となる。
【００４９】
また、同様にチップを収納テープへ収納する際の方向管理が必要なくなるとともに、カソードの位置を示すためのチップへの刻印も不要となる。
【００５０】
次に、本実施の形態２における可変容量ダイオードの製造方法の一例を、図面を参照しながら説明する。
【００５１】
まず、例えばリン（Ｐ）などのｎ型（第１導電型）不純物を導入した半導体基板２０を用意する。そして、図１２に示すように、この半導体基板２０の主面（素子形成面）上に、気相成長法を使用して、ｎ−エピタキシャル層（第４半導体層）２１を形成する。
【００５２】
続いて、図１３に示すように、ｎ−エピタキシャル層２１上に熱酸化法を使用して酸化シリコン膜２２を形成した後、この酸化シリコン膜２２上に感光性のレジスト膜２３を塗布する。そして、レジスト膜２３に対して露光・現像することによりパターニングし、パターニングしたレジスト膜２３をマスクにして酸化シリコン膜２２をエッチングする。このエッチングにより、ｎ−エピタキシャル層２１の第１領域を開口する。
【００５３】
その後、パターニングしたレジスト膜２３をマスクとしたイオン注入法により、リンなどのｎ型不純物をｎ−エピタキシャル層２１の第１領域内に導入してｎ＋＋半導体層（第５半導体層）２４を形成する。このｎ＋＋半導体層２４は、半導体基板２０の表面まで達するように形成される。そして、ｎ＋＋半導体層２４の表面に熱酸化法を使用して酸化シリコン膜２５を形成する。
【００５４】
次に、図１４に示すように、ｎ＋＋半導体層２４の形成に使用したレジスト膜２３を除去した後、半導体基板２０上にレジスト膜２６を塗布する。そして、この塗布したレジスト膜２６に対して露光・現像することによりパターニングし、パターニングしたレジスト膜２６をマスクにして酸化シリコン膜２２をエッチングする。このエッチングにより、ｎ−エピタキシャル層２１の第２領域を開口する。
【００５５】
続いて、パターニングしたレジスト膜２６をマスクとしたイオン注入法により、リンなどのｎ型不純物をｎ−エピタキシャル層２１の第２領域内に導入して、ｎ＋＋半導体層（第６半導体層）２７を形成する。
【００５６】
そして、図１５に示すようにｎ＋＋半導体層２７を形成する際に使用したレジスト膜２６を除去した後、新たに半導体基板２０の主面上にレジスト膜２８を塗布する。その後、塗布したレジスト膜２８に対して露光・現像することによりパターニングし、パターニングしたレジスト膜２８をマスクにして酸化シリコン膜２２をエッチングする。
【００５７】
続いて、パターニングしたレジスト膜２８をマスクとしたイオン注入法により、ボロン（Ｂ）などのｐ型不純物を導入してｐ＋＋半導体層（第７半導体層）２９をｎ＋＋半導体層２７上に形成する。その後、ｐ＋＋半導体層２９の表面に熱酸化法を使用して酸化シリコン膜３０を形成する。
【００５８】
次に、図１６に示すようにｐ＋＋半導体層２９を形成する際に使用したレジスト膜２８を除去した後、半導体基板２０上にレジスト膜３１を塗布する。そして、塗布したレジスト膜３１に対して露光・現像することによりパターニングし、パターニングしたレジスト膜３１をマスクにして酸化シリコン膜２２をエッチングする。
【００５９】
続いて、パターニングしたレジスト膜３１をマスクにしたイオン注入法により、リンなどのｎ型不純物を導入してｎ＋＋半導体層（第８半導体層）３２を形成する。ここで形成されるｎ＋＋半導体層３２は、ｐ＋＋半導体層２９の周囲を離間して囲むように形成される。その後、ｎ＋＋半導体層３２の表面に熱酸化法を使用して酸化シリコン膜３３を形成する。
【００６０】
そして、図１７に示すようにｎ＋＋半導体層３２を形成したレジスト膜３１を除去した後、半導体基板２０の主面上に熱酸化法を使用して酸化シリコン膜３４を形成する。その後、酸化シリコン膜３４上に、ＣＶＤ法を使用してＰＳＧ膜３５を形成する。このようにして、酸化シリコン膜３４とＰＳＧ膜３５よりなる中間保護膜を形成することができる。
【００６１】
次に、図１８に示すように中間保護膜上にレジスト膜（図示せず）を塗布した後、露光・現像することによりパターニングし、このパターニングしたレジスト膜をマスクとして中間保護膜をエッチングする。このエッチングにより、ｐ＋＋半導体層２９に達する開口部およびｎ＋＋半導体層３２に達する開口部を形成する。ここで、ｎ＋＋半導体層３２に達する開口部は２箇所形成され、ｐ＋＋半導体層２９に達する開口部を離間して挟むような位置に形成される。
【００６２】
そして、レジスト膜（図示せず）を除去した後、スパッタリング法を使用してアルミニウム膜を半導体基板２０上に形成する。さらに続いて形成したアルミニウム膜のパターニングを行うことにより、アノード電極３６、カソード電極３７、３８を形成する。ここで、アノード電極３６を離間して挟むようにカソード電極３７、３８が形成される。
【００６３】
続いて、図１９に示すように半導体基板２０上にＣＶＤ法を使用して窒化シリコン（Ｓｉ３Ｎ４）膜を形成した後、レジスト膜（図示せず）をマスクとしたエッチングにより最終保護膜３９を形成する。
【００６４】
次に、図２０に示すようにＴｉ−Ｐｄ膜を半導体基板２０上に蒸着することにより、バンプ電極用下地膜４０を形成する。続いて、このバンプ電極用下地膜４０上にレジスト膜（図示せず）を塗布した後、フォトリソグラフィ技術を使用して、このレジスト膜に選択的な開口を施す。そして、選択的な開口を施した領域上に図１０に示すようなバンプ電極４１、４２、４３を形成する。ここで、バンプ電極４１を離間して挟むようにバンプ電極４２、４３が形成される。
【００６５】
バンプ電極４１、４２、４３の材質であるが、前記実施の形態１で述べたのと同様に、可変容量ダイオードを実装する箇所に形成された電極の材質に合わせて選択される。
【００６６】
続いて、バンプ電極４１、４２、４３が形成された領域以外のレジスト膜およびバンプ電極用下地膜４０を除去した後、ダイシングにより半導体基板２０を個々のチップに分離する。そして、この分離したチップをフェイスダウンボンディングにより基板に実装することにより、例えば高周波モジュールなど可変容量ダイオードを実装した基板を形成することができる。
【００６７】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
前記実施の形態で述べたダイオードと極性を変えたダイオードにも本発明を適用することができる。すなわち、前記実施の形態でｎ型不純物を導入した層にｐ型不純物を導入する一方、前記実施の形態でｐ型不純物を導入した層にｎ型不純物を導入することにより形成したダイオードにも本発明を適用することができる。
【００６９】
また、前記実施の形態ではＰＩＮダイオードと可変容量ダイオードに本発明を適用する例を示したがこれに限らず、チップの同一面にアノード電極とカソード電極を有し、フェイスダウンボンディングにより基板に実装するフリップチップ型のダイオードに適用することができる。例えば、ツェナーダイオード、スイッチングダイオード、ショットキーダイオードなどにも本発明を適用することができる。
【００７０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７１】
アノード電極を離間して挟むように一対のカソード電極を形成したので、フェイスダウンボンディングによってチップを基板に実装する場合に逆装着になることを防止できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の断面を示した断面図である。
【図２】本発明の実施の形態１である半導体装置の素子形成面を示した平面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】本発明の実施の形態２である半導体装置の断面を示した断面図である。
【図１１】本発明の実施の形態２である半導体装置の素子形成面を示した平面図である。
【図１２】本発明の実施の形態２である半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【図１９】図１８に続く半導体装置の製造工程を示した断面図である。
【図２０】図１９に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
１  半導体基板
２  エピタキシャル層（第１半導体層）
３  酸化シリコン膜
４  レジスト膜
５  ｐ＋＋半導体層（第２半導体層）
６  レジスト膜
７  ｎ＋＋半導体層（第３半導体層）
８  酸化シリコン膜
９  ＰＳＧ膜
１０  アノード電極
１１  カソード電極
１２  カソード電極
１３  最終保護膜
１４  バンプ電極用下地膜
１５  バンプ電極（第１バンプ電極）
１６  バンプ電極（第２バンプ電極）
１７  バンプ電極（第２バンプ電極）
２０  半導体基板
２１  ｎ−エピタキシャル層（第４半導体層）
２２  酸化シリコン膜
２３  レジスト膜
２４  ｎ＋＋半導体層（第５半導体層）
２５  酸化シリコン膜
２６  レジスト膜
２７  ｎ＋＋半導体層（第６半導体層）
２８  レジスト膜
２９  ｐ＋＋半導体層（第７半導体層）
３０  酸化シリコン膜
３１  レジスト膜
３２  ｎ＋＋半導体層（第８半導体層）
３３  酸化シリコン膜
３４  酸化シリコン膜
３５  ＰＳＧ膜
３６  アノード電極
３７  カソード電極
３８  カソード電極
３９  最終保護膜
４０  バンプ電極用下地膜
４１  バンプ電極（第１バンプ電極）
４２  バンプ電極（第２バンプ電極）
４３  バンプ電極（第２バンプ電極）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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