(57)【要約】【課題】ソースセルとドレインセルがメッシュパターンに交互に配置され、上下二層の配線を備える半導体装置において、各セルに流れる電流をバランスさせ、全体としての耐量が減少することのない半導体装置を提供する。【解決手段】下層配線１，２は、メッシュパターンの対角方向に隣り合ったソースセル２０ｓ同士およびドレインセル２０ｄ同士を接続するストライプ状のソース下層配線１およびドレイン下層配線２からなり、上層配線３，４は、下層配線１，２と投影面で交わるように配置され、ビアホールを介してソース下層配線およびドレイン下層配線に接続するストライプ状のソース上層配線３およびドレイン上層配線４からなり、ソース上層配線３とドレイン上層配線４のストライプ幅が、各々、ソース下層配線１とドレイン下層配線２のストライプ幅より広く形成され、ソース上層配線３とドレイン上層配線４とが交互に配置される。【選択図】        図３
2004172583.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型ＭＯＳトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上下二層の配線を有する半導体装置において、
前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、
前記下層の配線は、前記メッシュの対角方向に隣り合ったソースセル同士を接続するストライプ状のソース下層配線と、前記メッシュの対角方向に隣り合ったドレインセル同士を接続するストライプ状のドレイン下層配線とからなり、
前記上層の配線は、前記ソース下層配線と投影面で直交するように配置され、ビアホールを介してソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で直交するように配置され、ビアホールを介してドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、
前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線とドレイン下層配線のストライプ幅より広く形成され、前記ソース上層配線とドレイン上層配線とが交互に配置されることを特徴とする半導体装置。
【請求項２】
前記ドレイン下層配線の最短幅が、前記ソース下層配線の最短幅より狭いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型ＭＯＳトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上下二層の配線を有する半導体装置において、
前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、
前記下層の配線は、前記メッシュの対角方向に隣り合った２個のドレインセル同士を接続するドレイン下層配線と、前記ドレイン下層配線を取り囲んで、各ソースセル同士を接続するソース下層配線とからなり、
前記上層の配線は、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介してドレイン下層配線に接続するストライプ状のドレイン上層配線と、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介してソース下層配線に接続するストライプ状のソース上層配線とからなり、
前記ドレイン上層配線とソース上層配線のストライプ幅が、各々、前記ドレイン下層配線の最短幅と隣り合ったドレイン下層配線の間におけるソース下層配線の最短幅より広く形成され、前記ドレイン上層配線とソース上層配線が交互に配置されることを特徴とする半導体装置。
【請求項４】
前記メッシュパターンの外周部に前記ソースセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、
前記ドレイン下層配線が、前記外周部のソースセルには隣接せず、前記メッシュの対角方向に隣り合った２個のドレインセル同士を接続する第１ドレイン下層配線と、前記外周部のソースセルに隣接するドレインセルを含んで、前記メッシュの対角方向に隣り合った２乃至４個のドレインセル同士を接続する第２ドレイン下層配線とからなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ドレイン下層配線の最短幅が、前記隣り合ったドレイン下層配線の間におけるソース下層配線の最短幅より狭いことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型ＭＯＳトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、
前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上下二層の配線を有する半導体装置において、
前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、
前記下層の配線は、前記メッシュの対角方向に隣り合った２個のソースセル同士を接続するソース下層配線と、前記ソース下層配線を取り囲んで、各ドレインセル同士を接続するドレイン下層配線とからなり、
前記上層の配線は、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介してソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介してドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、
前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線の最短幅と隣り合ったソース下層配線の間におけるドレイン下層配線の最短幅より広く形成され、前記ソース上層配線とドレイン上層配線が交互に配置されることを特徴とする半導体装置。
【請求項７】
前記メッシュパターンの外周部に前記ドレインセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、
前記ソース下層配線が、前記外周部のドレインセルには隣接せず、前記メッシュの対角方向に隣り合った２個のソースセル同士を接続する第１ソース下層配線と、前記外周部のドレインセルに隣接するソースセルを含んで、前記メッシュの対角方向に隣り合った２乃至４個のソースセル同士を接続する第２ソース下層配線とからなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記隣り合ったソース下層配線の間におけるドレイン下層配線の最短幅が、前記ソース下層配線の最短幅より狭いことを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記ソース上層配線およびドレイン上層配線が、各々のストライプを櫛歯として櫛形状に端部が連結され、
当該櫛形状のソース上層配線およびドレイン上層配線が、互いの櫛歯が噛み合って対向するように配置されることを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記ソース上層配線とドレイン上層配線が、はんだバンプを形成するためのパッド部を有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記上下二層の配線上に第３層の配線が形成され、当該第３層の配線は、前記ソース上層配線に接続するソース第３層配線と、前記ドレイン上層配線に接続するドレイン第３層配線とからなり、
当該ソース第３層配線とドレイン第３層配線は、各々、はんだバンプを形成するためのパッド部を有することを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
【請求項１２】
前記ビアホールが、前記ソース下層配線とソース上層配線およびドレイン下層配線とドレイン上層配線の投影面における各交差領域で、複数個に分けて配置されることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記ビアホールの平面パターンが、リング状であることを特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記ビアホールの側壁が、テーパ状に形成されることを特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メッシュパターンに区切られた半導体基板の各セルに横型ＭＯＳトランジスタ（ＬＤＭＯＳ）のソースもしくはドレインのいずれかが形成され、ソースセル同士およびドレインセル同士を電気的にそれぞれ接続する、上下二層の配線を備えた半導体装置に関するものである。
【背景技術】
【０００２】
メッシュパターンの各セルにＬＤＭＯＳのソースもしくはドレインが形成され、各セルに接続する上下二層の配線を備えた半導体装置が、例えば、特開平７−２６３６６５号公報（特許文献１）に開示されている。
【０００３】
図１２（ａ）に、特許文献１の半導体装置１００の平面概念図を示す。
【０００４】
図１２（ａ）において、符号ＳはＬＤＭＯＳのソースセル、符号Ｄはドレインセルを示し、ソースセルＳとドレインセルＤがメッシュパターンに交互に配置されている。
【０００５】
図１２（ａ）に示す半導体装置１００においては、メッシュパターンに交互に配置されたソースセルＳとドレインセルＤ上に、第１層間絶縁膜を介して、図中のハッチングで示したストライプ状の下層配線１，２が配置されている。下層配線１，２は、メッシュパターンの対角方向に並ぶ各ソースセルＳに接続するソース下層配線１と、メッシュパターンの対角方向に並ぶ各ドレインセルＤに接続するドレイン下層配線２とからなり、これらが交互に並んで配置されている。尚、図１２（ａ）において、下層配線１，２と各セルのコンタクトは、図示が省略されている。
【０００６】
メッシュパターンの対角方向に配置されたストライプ状の下層配線１，２上には、第２層間絶縁膜を介して、ソース下層配線１に接続するソース上層配線３と、ドレイン下層配線２に接続するドレイン上層配線４とが配置されている。上層配線３，４は、メッシュパターンに交互に配置されたソースセルＳとドレインセルＤからなる半導体装置１００を、ストライプ状の下層配線１，２の対角方向と交わる対角方向にほぼ２分割した形で、三角形状に形成されている。尚、図１２（ａ）において、ソース下層配線１とソース上層配線３のコンタクト、およびドレイン下層配線２とドレイン上層配線４のコンタクトは、各上層配線３，４の直下において形成されるが、簡単化のために図示を省略している。
【０００７】
図１２（ａ）に示す半導体装置１００を構成している、ソースセルＳとドレインセルＤからなるＬＤＭＯＳは、一般的に、図１２（ｂ）の拡大断面図に示す構造を有している。図１２（ｂ）は、図１２（ａ）におけるＡ−Ａ’断面に対応している。
【０００８】
図１２（ｂ）に示すＬＤＭＯＳ１０１は、ｎ型の半導体層１０を有する半導体基板上に形成されている。半導体層１０の表層部には、ｐ型のチャネル拡散領域１１が形成されている。このチャネル拡散領域１１は、ＬＯＣＯＳ５の端部近傍で終端している。このチャネル拡散領域１１の表層部には、ＬＯＣＯＳ５から離間するようにｎ＋型のソース拡散領域１２が形成されている。さらに、チャネル拡散領域１１の表層部には、ソース拡散領域１２と接するようにｐ＋型の拡散領域１５が形成されている。
【０００９】
また、半導体層１０の表層部には、ＬＯＣＯＳ５と接するように、高濃度とされたｎ＋型のドレイン拡散領域１３が形成されている。さらに、ドレイン拡散領域１３を囲みＬＯＣＯＳ５の下部にまで入り込んで、ｎ型のウェル領域１６が形成されている。ソース拡散領域１２とドレインＬＯＣＯＳ５の間に挟まれたチャネル拡散領域１１の表面上には、ゲート絶縁膜（図示を省略）を介して、ゲート電極１４が形成されている。
【００１０】
さらに、ゲート電極１４を覆うように第１層間絶縁膜６が配置され、この第１層間絶縁膜６上にソース下層配線１及びドレイン下層配線２が形成されている。そして、第１層間絶縁膜６に形成されたコンタクトホールを介して、ソース下層配線１はソース拡散領域１２及び拡散領域１５と接続され、ドレイン下層配線２はｎ＋型ドレイン拡散領域１３と接続されている。また、図１２（ｂ）においては、第２層間絶縁膜７に形成されたコンタクトホールを介して、ドレイン上層配線４が形成されている。
【特許文献１】特開平７−２６３６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１２（ａ），（ｂ）に示す半導体装置１００は、ＬＤＭＯＳの各セルに接続する配線を２層化しているため、配線の占有面積を低減して、各セルを微細化することができる。
【００１２】
半導体装置１００の上層配線３，４は、図１２（ａ）に示すように広い面積を有しており、配線抵抗が低減されている。また、上層配線３，４に広い面積が確保されることで、これらをはんだバンプを形成するためのパッド部とすることができる。これにより、セラミック基板やプリント基板へ搭載してＣＳＰ（チップサイズパッケージ）化し、実装エリアを低減することができる。
【００１３】
一方、図１２（ａ）において、細い下層配線１，２に着目すると、同じ下層配線１，２に接続する各セルで、配線抵抗の影響が異なる。例えば符号Ｂで示したソース上層配線３の直下にあるソースセルＳは、直上でソース上層配線３にコンタクトされるため、ソース下層配線１の配線抵抗の影響はほとんどない。これに対して、同じ下層配線１に接続するソース上層配線３の直下にない符号Ｃで示したソースセルＳは、ソース下層配線１とソース上層配線３のコンタクトから遠いため、ソース下層配線１の配線抵抗が大きく影響する。このため、半導体装置１００を構成している各セルに流れる電流バランスが崩れ、例えば図１２（ａ）の符号Ｂで示したソースセルＳに電流が集中して、半導体装置１００の全体としての耐量が減少する。
【００１４】
そこで本発明の第１の目的は、ソースセルとドレインセルがメッシュ状に形成され、上下二層の配線を備える半導体装置において、各セルに流れる電流をバランスさせ、全体としての耐量が減少することのない半導体装置を提供することにある。また、本発明の第２の目的は、ＣＳＰ化することのできる、前記電流バランスのとれた半導体装置を提供することにある。
【課題を解決するための手段】
【００１５】
請求項１に記載の発明は、半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型ＭＯＳトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上下二層の配線を有する半導体装置において、前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、前記下層の配線は、前記メッシュの対角方向に隣り合ったソースセル同士を接続するストライプ状のソース下層配線と、前記メッシュの対角方向に隣り合ったドレインセル同士を接続するストライプ状のドレイン下層配線とからなり、前記上層の配線は、前記ソース下層配線と投影面で直交するように配置され、ビアホールを介してソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で直交するように配置され、ビアホールを介してドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線とドレイン下層配線のストライプ幅より広く形成され、前記ソース上層配線とドレイン上層配線とが交互に配置されることを特徴としている。
【００１６】
これによれば、メッシュパターンに交互に配置されたソースセルとドレインセルに対して、ストライプ状のソース下層配線とドレイン下層配線が交互に配置されて、メッシュの対角方向に隣り合った同じセル同士を接続する。また、下層配線より幅広に形成されたストライプ状のソース上層配線とドレイン上層配線が、下層配線と投影面で直交するように交互に配置されて、ビアホールを介して下層配線に接続する。
【００１７】
このように配置された下層配線と上層配線では、投影面における下層配線と上層配線の交点が、交互に均等に出現する。従って、ここに下層配線と上層配線のビアホールを配置することにより、幅の狭い下層配線の電流経路を短くすることができ、下層配線の配線抵抗の影響を低減することができる。これによって、各セルに流れる電流をバランスさせ、全体としての耐量が減少することのない半導体装置とすることができる。
【００１８】
請求項２に記載の発明は、前記ドレイン下層配線の最短幅が、前記ソース下層配線の最短幅より狭いことを特徴としている。
【００１９】
ソースセルとソース下層配線のコンタクトは、一般的に、ドレインセルとドレイン下層配線のコンタクトより小さくできる。このため、ドレイン下層配線の最短幅をソース下層配線の最短幅より狭くすることで、コンタクトの大きさに合わせた滑らかな電流経路にすることができ、これによって下層配線の配線抵抗を低減することができる。
【００２０】
請求項３に記載の発明は、半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型ＭＯＳトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上下二層の配線を有する半導体装置において、前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、前記下層の配線は、前記メッシュの対角方向に隣り合った２個のドレインセル同士を接続するドレイン下層配線と、前記ドレイン下層配線を取り囲んで、各ソースセル同士を接続するソース下層配線とからなり、前記上層の配線は、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介してドレイン下層配線に接続するストライプ状のドレイン上層配線と、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介してソース下層配線に接続するストライプ状のソース上層配線とからなり、前記ドレイン上層配線とソース上層配線のストライプ幅が、各々、前記ドレイン下層配線の最短幅と隣り合ったドレイン下層配線の間におけるソース下層配線の最短幅より広く形成され、前記ドレイン上層配線とソース上層配線が交互に配置されることを特徴としている。
【００２１】
これによれば、メッシュパターンに交互に配置されたソースセルとドレインセルに対して、メッシュの対角方向に隣り合った２個のドレインセルを接続するドレイン下層配線が配置され、それを取り囲んでソース下層配線が配置される。また、下層配線の最短幅より幅広に形成されたストライプ状のドレイン上層配線とソース上層配線が、下層配線と投影面で交わるように交互に配置されて、ビアホールを介して下層配線に接続する。
【００２２】
このように配置された下層配線と上層配線においても、請求項１の発明と同様にして、投影面における下層配線と上層配線の交点にビアホールを配置することにより、下層配線の配線抵抗の影響を低減することができる。また本発明では、各ドレイン下層配線が接続しているドレインセルは対角方向の隣り合った２個に限られ、それを取り囲んでソース下層配線が形成されている。すなわち、ソース下層配線の面積割合とドレイン下層配線の面積割合を均等にせず、下層配線の面積がソース下層配線に重点的に割当て、ソースの電流を主として下層配線に担わせることができる。一方、これを補ってドレインの電流は主として上層配線に担わせることができる。このように、ドレインからソースに流れる電流を下層配線と上層配線にそれぞれ分担させることで、配線の設計自由度が増し、これによって、全体としての配線抵抗を低減することができる。
【００２３】
請求項４に記載の発明は、前記メッシュパターンの外周部に前記ソースセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、前記ドレイン下層配線が、前記外周部のソースセルには隣接せず、前記メッシュの対角方向に隣り合った２個のドレインセル同士を接続する第１ドレイン下層配線と、前記外周部のソースセルに隣接するドレインセルを含んで、前記メッシュの対角方向に隣り合った２乃至４個のドレインセル同士を接続する第２ドレイン下層配線とからなることを特徴としている。
【００２４】
これによれば、請求項３の発明と同様にして、ドレインからソースに流れる電流を下層配線と上層配線にそれぞれ分担させることで、配線の設計自由度が増し、これによって、全体としての配線抵抗を低減することができる。また、メッシュパターンの外周部に低電位で安定的に使われるソースセルを配置したことにより、本半導体装置の周囲をトレンチで絶縁しても、トレンチに沿ってドレイン−ソース間電圧による高電界が印加されることがない。従って、トレンチ端の電位を安定させ、トレンチの結晶欠陥からのリークや絶縁破壊を防止することができる。
【００２５】
請求項５に記載の発明は、前記ドレイン下層配線の最短幅が、前記隣り合ったドレイン下層配線の間におけるソース下層配線の最短幅より狭いことを特徴としている。
【００２６】
これによれば、請求項２に記載の発明と同様にして、コンタクトの大きさに合わせた滑らかな電流経路にすることができ、これによって下層配線の配線抵抗を低減することができる。
【００２７】
請求項６に記載の発明は、半導体基板の主面がメッシュパターンに区切られ、当該メッシュパターンを構成する各セルは、横型ＭＯＳトランジスタのソースが形成されるソースセル、もしくはドレインが形成されるドレインセルのいずれか一方からなり、前記半導体基板上に形成され、前記ソースセル同士およびドレインセル同士をそれぞれ電気的に接続する、上下二層の配線を有する半導体装置において、前記メッシュパターンには、前記ソースセルとドレインセルが交互に配置され、前記下層の配線は、前記メッシュの対角方向に隣り合った２個のソースセル同士を接続するソース下層配線と、前記ソース下層配線を取り囲んで、各ドレインセル同士を接続するドレイン下層配線とからなり、前記上層の配線は、前記ソース下層配線と投影面で交わるように配置され、ビアホールを介してソース下層配線に接続するストライプ状のソース上層配線と、前記ドレイン下層配線と投影面で交わるように配置され、ビアホールを介してドレイン下層配線に接続するストライプ状のドレイン上層配線とからなり、前記ソース上層配線とドレイン上層配線のストライプ幅が、各々、前記ソース下層配線の最短幅と隣り合ったソース下層配線の間におけるドレイン下層配線の最短幅より広く形成され、前記ソース上層配線とドレイン上層配線が交互に配置されることを特徴としている。
【００２８】
これによれば、請求項３の発明と同様にして、ドレインからソースに流れる電流を下層配線と上層配線にそれぞれ分担させることで、配線の設計自由度が増し、これによって全体としての配線抵抗を低減することができる。
【００２９】
請求項７に記載の発明は、前記メッシュパターンの外周部に前記ドレインセルが配置され、前記メッシュパターンの内部に前記ソースセルとドレインセルが交互に配置され、前記ソース下層配線が、前記外周部のドレインセルには隣接せず、前記メッシュの対角方向に隣り合った２個のソースセル同士を接続する第１ソース下層配線と、前記外周部のドレインセルに隣接するソースセルを含んで、前記メッシュの対角方向に隣り合った２乃至４個のソースセル同士を接続する第２ソース下層配線とからなることを特徴としている。
【００３０】
これによれば、外周部にドレインセルを配置したことにより、請求項４の発明と同様に、周囲をトレンチで絶縁してもトレンチに沿ってドレイン−ソース間電圧による高電界が印加されることがない。また、外周部にドレインセルを配置した場合には、断面構造において、リーク要因となるトレンチによるＰＮ接合の切断部が生じない。従って、トレンチでのリークや絶縁破壊を防止することができる。
【００３１】
請求項８に記載の発明は、前記隣り合ったソース下層配線の間におけるドレイン下層配線の最短幅が、前記ソース下層配線の最短幅より狭いことを特徴としている。
【００３２】
これによれば、請求項２に記載の発明と同様にして、コンタクトの大きさに合わせた滑らかな電流経路にすることができ、これによって下層配線の配線抵抗を低減することができる。
【００３３】
請求項９に記載の発明は、前記ソース上層配線およびドレイン上層配線が、各々のストライプを櫛歯として櫛形状に端部が連結され、当該櫛形状のソース上層配線およびドレイン上層配線が、互いの櫛歯が噛み合って対向するように配置されることを特徴としている。
【００３４】
これによれば、ソース上層配線およびドレイン上層配線のストライプ端部が櫛形状に連結されるため、下層配線と上層配線の二層の配線を用いて、交互に配列されたソースセル同士およびドレインセル同士をそれぞれ電気的に接続することができる。
【００３５】
請求項１０に記載の発明は、前記ソース上層配線とドレイン上層配線が、はんだバンプを形成するためのパッド部を有することを特徴としている。
【００３６】
下層配線と上層配線の二層配線でソースセルおよびドレインセルがそれぞれ接続された半導体装置においては、上層配線に、はんだバンプを形成するためのパッド部を設けることができる。これにより、当該半導体装置をＣＳＰ化することができる。
【００３７】
請求項１１に記載の発明は、前記上下二層の配線上に第３層の配線が形成され、当該第３層の配線は、前記ソース上層配線に接続するソース第３層配線と、前記ドレイン上層配線に接続するドレイン第３層配線とからなり、当該ソース第３層配線とドレイン第３層配線は、各々、はんだバンプを形成するためのパッド部を有することを特徴としている。
【００３８】
これによれば、第３層の配線を設けることによって、接続されていないソース上層配線同士およびドレイン上層配線同士を接続して、ソースセル同士およびドレインセル同士を電気的にそれぞれ接続することができる。また、第３層の配線は、配線幅の制約が少なく、ソースセルおよびドレインセルの形成された前記メッシュパターン上に広い面積で形成できる。このため、はんだバンプを形成するためのパッド部をメッシュパターン上の任意の位置に設けて、当該半導体装置をＣＳＰ化することができる。
【００３９】
請求項１２に記載の発明は、前記ビアホールが、前記ソース下層配線とソース上層配線およびドレイン下層配線とドレイン上層配線の投影面における各交差領域で、複数個に分けて配置されることを特徴としている。
【００４０】
薄い下層配線と厚い上層配線を接続するビアホールにおいては、一般的に、上層配線となる金属層堆積時に同時に形成されるビアホール内の金属層は、ビアホール側壁において上層配線の金属層厚より薄く形成され易い。この場合には、電流が通過できる断面積は、ビアホールの外周長さが長いほど大きくなる。従って、上記のように、下層配線と上層配線の投影面における各交差領域でビアホールを複数個に分けて配置することで、１個の場合に較べてビアホールのトータルの外周長さを増大することができ、ビアホールにおける配線抵抗を低減することができる。
【００４１】
請求項１３に記載の発明は、前記ビアホールの平面パターンが、リング状であることを特徴としている。これによれば、円や長方形の通常の平面パターンを持つビアホールに較べて、内側のリング周長さが加わることでビアホールのトータルの外周長さが増大するため、ビアホールにおける配線抵抗を低減することができる。
【００４２】
請求項１４に記載の発明は、前記ビアホールの側壁が、テーパ状に形成されることを特徴としている。これにより側壁にも金属層が堆積されやすくなり、テーパ状にないビアホールに較べて、側壁の金属層が厚く形成される。これにより、ビアホールにおける配線抵抗を低減することができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施の形態を、図に基づいて説明する。
【００４４】
（第１の実施形態）
図１〜３は、本実施形態における半導体装置２００の模式図である。
【００４５】
図１は、半導体装置２００におけるセル構成と、各セルへの下層配線のコンタクトを示す平面図である。図２は、半導体装置２００における下層配線を示す平面図である。図３は、半導体装置２００における上層配線と、下層配線へのコンタクトを示す平面図である。尚、図１〜３においては、図１２（ａ）に示す半導体装置１００と同様の部分については同一の符号を付け、その説明は省略する。
【００４６】
図１に示すように、半導体装置２００では、半導体基板の主面が正方形のメッシュパターンに区切られ、メッシュパターンを構成する各セルに、横型ＭＯＳトランジスタのソースもしくはドレインが形成されている。図では、下層配線との大きなコンタクト２１ｓ（左下方向斜線部）を有するセルがソースセル２０ｓ，２０ｓｅであり、下層配線との小さなコンタクト２１ｄ（右下方向斜線部）を有するセルがドレインセル２０ｄである。尚、図１に示すソースセル２０ｓ，２０ｓｅとドレインセル２０ｄの断面構造は、図１２（ｂ）のＬＤＭＯＳ１０１で示した断面構造と同様である。
【００４７】
図１に示す半導体装置２００においては、メッシュパターンの外周部にソースセル２０ｓｅが配置され、半導体装置２００の主要部であるメッシュパターンの内部にソースセル２０ｓとドレインセル２０ｄが交互に配置されている。メッシュパターンの外周部までソースセル２０ｓとドレインセル２０ｄを交互に配置してもよいが、外周部に低電位で安定的に使用されるソースセル２０ｓｅを配置することで、半導体装置２００を安定的に動作させることができる。このように外周部にソースセル２０ｓｅを配置することで、例えば、半導体装置２００の周囲をトレンチで絶縁しても、トレンチに沿ってドレイン−ソース間電圧による高電界が印加されることがない。従って、トレンチ端の電位を安定させ、トレンチにおける結晶欠陥からのリークや絶縁破壊を防止することができる。
【００４８】
図２に、図１に重ねて、半導体装置２００の下層配線を実線で示す。図２においては、図１で示した各セルとコンタクトは点線で示されている。
【００４９】
図２に示す下層配線は、メッシュの対角方向に隣り合ったソースセル２０ｓ，２０ｓｅ同士を接続するストライプ状のソース下層配線１と、同様に隣り合ったドレインセル２０ｄ同士を接続するストライプ状のドレイン下層配線２とからなり、これらが交互に配列されている。
【００５０】
図３に、図２の下層配線に重ねて、半導体装置２００の上層配線および下層配線へのコンタクト（斜線部）を実線で示す。図３においては、図２の下層配線は点線で示されている。
【００５１】
図３に示す上層配線３，４は、各下層配線１，２と投影面で直交するように配置されている。上層配線３，４は、ビアホール３０（左下方向斜線部）を介してソース下層配線１に接続するソース上層配線３と、ビアホール４０（右下方向斜線部）を介してドレイン下層配線２に接続するドレイン上層配線４とからなる。ソース上層配線３とドレイン上層配線４は、各々、ストライプ状で、ソース上層配線３とドレイン上層配線４のストライプ幅が、各々、ソース下層配線１とドレイン下層配線２のストライプ幅より広く形成され、これらが交互に配置されている。また、図３のソース上層配線３およびドレイン上層配線４においては、各々のストライプを櫛歯として端部が連結部３ｒ，４ｒによって櫛形状に連結され、互いの櫛歯が噛み合って対向するように配置されている。このストライプ状のソース上層配線３およびドレイン上層配線４の端部の連結により、下層配線１，２と上層配線３，４の二層の配線を用いて、図１の交互に配列されたドレインセル２０ｄ同士およびソースセル２０ｓ同士が、それぞれ電気的に並列に接続される。
【００５２】
図１〜３に示した半導体装置２００においては、図１に示す交互に配置されたソースセル２０ｓとドレインセル２０ｄに対して、図２に示すストライプ状のソース下層配線１とドレイン下層配線２が交互に配置される。これによって、メッシュの対角方向に隣り合った同じセル同士が接続される。また、下層配線１，２より幅広に形成された図３に示すストライプ状のソース上層配線３とドレイン上層配線４が、下層配線１，２と投影面で直交するように交互に配置されて、ビアホール３０，４０を介して下層配線１，２に接続する。
【００５３】
このように配置された下層配線１，２と上層配線３，４では、投影面における下層配線１，２と上層配線３，４の交差領域が、図３に示すように、交互に均等に出現する。従って、ここに下層配線１，２と上層配線３，４のビアホール３０，４０を配置することにより、幅の狭い下層配線１，２の電流経路を短くすることができ、下層配線１，２の配線抵抗の影響を低減することができる。これによって、各セル２０ｓ、２０ｄに流れる電流をバランスさせ、全体としての耐量が減少することのない半導体装置２００とすることができる。
【００５４】
また、図１〜３に示した半導体装置２００においては、下層配線１，２と上層配線３，４の二層配線で、図１に示すソースセル２０ｓおよびドレインセル２０ｄがそれぞれ電気的に接続されている。このため、図３に示す櫛形状のソース上層配線３とドレイン上層配線４において、ストライプ状のソース上層配線３およびドレイン上層配線４の端部の連結部３ｒ，４ｒを所定の面積に形成し、はんだバンプを形成するためのパッド部とすることができる。このように形成したパッド部にはんだバンプを形成し、セラミック基板やプリント基板へ搭載することで、本実施形態の半導体装置２００をＣＳＰ化して、実装エリアを低減することができる。
【００５５】
半導体装置２００をＣＳＰ化するにあたっては、上層配線３，４の上に３層目の配線を形成して、ＣＳＰ化することもできる。この例を、図４，５に示す。図４，５においては、図３の上層配線は点線で示されている。
【００５６】
図４，５に示す半導体装置２０１，２０２の第３層の配線は、ソース上層配線３に接続するソース第３層配線８ｓ，８ｔと、ドレイン上層配線４に接続するドレイン第３層配線９ｓ，９ｔとからなる。図４の半導体装置２０１においては、ソース第３層配線８ｓとドレイン第３層配線９ｓは、半導体装置２０１を、ほぼ４分割した形で、長方形状に形成されている。また、図５の半導体装置２０２においては、ソース第３層配線８ｔとドレイン第３層配線９ｔは、半導体装置２０１を、ストライプ状の上層配線３，４の対角方向と交わる対角方向にほぼ２分割した形で、三角形状に形成されている。尚、図４，５において、ソース第３層配線８ｓ，８ｔとソース上層配線３を接続するビアホール、およびドレイン第３層配線９ｓ，９ｔとドレイン上層配線４を接続するビアホールは、投影面において交わる任意の位置に形成できるが、簡単化のために図示は省略されている。また、ソース上層配線３とドレイン上層配線４は広い幅で形成できるため、図１２（ａ）で示した下層配線１，２における、上層配線３，４とのコンタクトから離れることによる配線抵抗の影響はほとんど起きない。
【００５７】
図４，５に示すソース第３層配線８ｓ，８ｔとドレイン第３層配線９ｓ，９ｔは、配線幅の制約が少なく、図のように広い面積で形成できる。このため、ソース第３層配線８ｓ，８ｔとドレイン第３層配線９ｓ，９ｔの任意の位置を、はんだバンプを形成するためのパッド部とすることができ、これによって半導体装置２０１，２０２をＣＳＰ化することができる。
【００５８】
また、図３に示す半導体装置２００は、ストライプ状のソース上層配線３およびドレイン上層配線４が連結部３ｒ，４ｒによって連結されている。しかしながら、第３層の配線を用いる図４，５の半導体装置２０１，２０２においては、連結部３ｒ，４ｒを形成せず、ソース第３層配線８ｓ，８ｔとドレイン第３層配線９ｓ，９ｔを用いて、ソース上層配線同士およびドレイン上層配線同士を接続することができる。これによって、ストライプのみで連結されていないソース上層配線およびドレイン上層配線をもつ半導体装置においても、図１に示すソースセル２０ｓ同士およびドレインセル２０ｄ同士を、それぞれ電気的に並列接続することができる。
【００５９】
図６（ａ）は、図３において一点差線Ｄで囲った部分の拡大図である。また、図６（ｂ）は、図６（ａ）中のＥ−Ｅ’断面図である。尚、図６（ｂ）において、図１２（ｂ）の断面図に示す各構成部と同様の部分については、同じ符号をつけた。
【００６０】
図６（ｂ）に示すように、薄い下層配線１，２と厚い上層配線３，４を接続するビアホール３０，４０においては、一般的に、上層配線となる金属層堆積時に同時に形成されるビアホール内の金属層は、ビアホール側壁において上層配線の金属層厚より薄く形成され易い（ｔｖ＜ｔａ）。この場合には、ビアホール側壁の金属層厚ｔｖ部が電流制限部となるため、電流が通過できる断面積は、ビアホールの外周長さが長いほど大きくなる。
【００６１】
図７に、より好ましいビアホール配置状態を示す。図７に示すビアホール３０ｗ，４０ｗは、ソース下層配線１とソース上層配線３およびドレイン下層配線２とドレイン上層配線４の投影面における各交差領域において、図６（ａ）に示すビアホール３０，４０を６数個の小さなビアホールに分割して配置している。これにより、図６（ａ）に示す１個のビアホール３０，４０場合に較べて、ビアホール３０ｗ，４０ｗのトータルの外周長さを増大することができ、ビアホールにおける配線抵抗を低減することができる。尚、図７のビアホール３０ｗ，４０ｗは、図６（ａ）のビアホール３０，４０を６分割して配置した例であるが、分割数は、下層配線１，２と上層配線３，４の投影面における各交差領域の面積に応じて、適宜設定する。
【００６２】
図８（ａ）〜（ｄ）に、全体面積が同じで、異なる平面パターンを持つ４のビアホールＨａ〜Ｈｄを比較して示す。
【００６３】
図８（ａ）に示す長方形の一つの大きなビアホールＨａに対して、図８（ｂ）に示す６個の正方形に分割されたビアホールＨｂは、約１．５倍のトータル外周長さを持つ。また、図８（ｃ）に示すリング状のビアホールＨｃも、内側のリング周長さが加わることで、図８（ａ）のビアホールＨａに対して、約１．５倍のトータル外周長さを持つ。図８（ｄ）に示す８個の正方形に分割され市松模様に配置されたビアホールＨｄは、図８（ａ）のビアホールＨａに対して、約２倍のトータル外周長さを持つ。従って、図８（ａ）のビアホールＨａに替えて、下層配線１，２と上層配線３，４の投影面における各交差領域において、図８（ｂ）〜（ｄ）に示すビアホールＨｂ〜Ｈｄを用いることで、ビアホールにおける配線抵抗を、１．５〜２分の１に低減することができる。
【００６４】
また、図６（ｂ）に示すビアホール側壁の金属層厚ｔｖを厚くするため、ビアホールの側壁を、テーパ状に形成してもよい。これによりビアホールの側壁にも上層配線の金属層が堆積されやすくなり、テーパ状にない図６（ｂ）のビアホール４０に較べて、側壁の金属層が厚く形成される。これにより、ビアホールにおける配線抵抗を低減することができる。
【００６５】
（第２の実施形態）
第１実施形態の半導体装置は、ストライプ状のソース下層配線とドレイン下層配線が交互に配置されてなる半導体装置であった。第２の実施形態は、２個のドレインセル同士を接続するドレイン下層配線と、それを取り囲んで配置されるソース下層配線からなる半導体装置に関する。以下、本実施形態について図に基づいて説明する。
【００６６】
図９，１０は、本実施形態における半導体装置３００の模式図である。図９は、半導体装置３００における下層配線を示す平面図である。図１０は、半導体装置３００における上層配線と、下層配線へのコンタクトを示す平面図である。尚、本実施形態の半導体装置３００におけるセル構成と各セルへの下層配線のコンタクトは、第１実施形態の半導体装置２００における図１の平面図と同じである。また、図９，１０においては、図１〜３に示す半導体装置２００と同様の部分については同一の符号を付け、その説明は省略する。
【００６７】
図９に、図１に重ねて、半導体装置３００の下層配線を実線で示す。図９においては、図１で示した各セルとコンタクトは点線で示されている。
【００６８】
図９に示す下層配線は、メッシュの対角方向に隣り合ったドレインセル２０ｄ同士を接続するドレイン下層配線２ａ，２ｂと、ドレイン下層配線２ａ，２ｂを取り囲んで、ソースセル２０ｓ同士を接続するソース下層配線１ａとからなっている。尚、図９においては、メッシュパターンの内部における交互に配置されたソースセル２０ｓおよびドレインセル２０ｄと、外周部におけるソースセル２０ｓｅの配置に合わせて、ドレイン下層配線２ａ，２ｂが、２つに分類されている。第１ドレイン下層配線２ａは、外周部のソースセル２０ｓｅには隣接しない、内部のメッシュパターンの対角方向に隣り合った２個のドレインセル同士を接続する下層配線である。また、第２ドレイン下層配線２ｂは、外周部のソースセル２０ｓｅに隣接するドレインセルを含んで、メッシュパターンの対角方向に隣り合った２乃至４個のドレインセル同士を接続する下層配線である。
【００６９】
図１０に、図９の下層配線に重ねて、半導体装置３００の上層配線および下層配線へのコンタクト（斜線部）を実線で示す。図１０においては、図９の下層配線は点線で示されている。
【００７０】
図１０に示す上層配線３ａ，４ａは、凹凸を設けて形成されているが、基本的には、図３におけるストライプ状で交互に配置された上層配線３，４と同様である。ドレイン上層配線４ａは、ビアホール４０ａ（右下方向斜線部）を介してドレイン下層配線２ａ，２ｂに接続し、ソース上層配線３ａは、ビアホール３０ａ（左下方向斜線部）を介してソース下層配線１ａに接続する。ドレイン上層配線４ａとソース上層配線３ａのストライプ部の幅は、各々、ドレイン下層配線２ａの最短幅と隣り合ったドレイン下層配線２ａの間におけるソース下層配線１ａの最短幅より広く形成されている。また、各々のストライプを櫛歯として、端部が連結部３ｒａ，４ｒａによって櫛形状に連結されている。これにより、下層配線１ａ，２ａ，２ｂと上層配線３ａ，４ａの二層の配線を用いて、図１のドレインセル２０ｄ同士およびソースセル２０ｓ，２０ｓｅ同士が、それぞれ電気的に並列に接続される。
【００７１】
図９，１０に示した半導体装置３００においても、第１実施形態の図１〜３に示す半導体装置２００と同様にして、幅の狭い下層配線１ａ，２ａ，２ｂの電流経路を短くすることができ、下層配線１ａ，２ａ，２ｂの配線抵抗の影響を低減することができる。これによって、メッシュパターンに交互に配置された各セル２０ｓ、２０ｄに流れる電流をバランスさせ、全体としての耐量が減少することのない半導体装置３００とすることができる。
【００７２】
一方、第１実施形態の半導体装置２００では、図２の下層配線１，２の面積を、ドレイン下層配線２とソース下層配線１に均等に割り振っている。これに対して本実施形態の半導体装置３００では、図９の下層配線１ａ，２ａ，２ｂの面積をソース下層配線１ａに重点割当し、ソース下層配線１ａの配線抵抗を低減して、ソース電流を主としてソース下層配線１ａに担わせている。一方、ドレインの電流は主として上層配線４ａに担わせて、ドレイン下層配線２ａ，２ｂは、面積割合を小さくしている。このように、ドレインからソースに流れる電流の分担を下層配線内および上層配線内で均等にせず、下層配線と上層配線にそれぞれ分担させることで、配線の設計自由度が増し、これによって、全体としての配線抵抗を低減することができる。特に、本発明のＬＤＭＯＳからなる半導体装置に、他のＣＭＯＳトランジスタやバイポーラトランジスタを複合する場合には、下層に用いるアルミニウム（Ａｌ）配線の配線幅を微細化する必要があり、下層配線の厚みは例えば０．７μｍ程度に制約される。一方、上層に用いるアルミニウム（Ａｌ）配線の配線幅は粗くできるため、上層配線の厚みは例えば１．３μｍ程度にできる。従って、このような場合には、図９の下層配線１ａ，２ａ，２ｂは配線の微細化と配線抵抗の低減を両立できるため、特に有効である。
【００７３】
尚、言うまでもなく、本実施形態の図９，１０に示した半導体装置３００においても連結部３ｒａ，４ｒａを所定の面積に形成し、はんだバンプを形成するためのパッド部として半導体装置３００をＣＳＰ化し、実装エリアを低減することができる。また、図４，５に示す半導体装置２０１，２０２と同様にして、上層配線３ａ，４ａの上に３層目の配線を形成して、ＣＳＰ化することも可能である。さらに、下層配線１ａ，２ａ，２ｂと上層配線３ａ，４ａのビアホール３０ａ，４０ａについても、図７，８と同様に分割して配置できる。
【００７４】
図１１は、図１０の半導体装置３００と類似した下層配線を有する半導体装置３０１の平面図である。
【００７５】
図１０の半導体装置３００の下層配線１ａ，２ａ，２ｂは、下層配線１ａ，２ａ，２ｂの最短幅に対してコンタクト周りが幅広くなるように、凹凸を設けて形成されている。これに対して図１１の半導体装置３０１の下層配線１ｂ，２ｃ，２ｄは、コンタクトの大きさに合わせて、ドレイン下層配線２ｃ，２ｄの最短幅を、隣り合ったドレイン下層配線２ｃ，２ｄの間におけるソース下層配線１ｂの最短幅より狭くして、凹凸のないように形成されている。
【００７６】
図１１の半導体装置３０１においても、ドレインからソースに流れる電流を下層配線と上層配線にそれぞれ分担させることで、配線の設計自由度が増し、これによって、全体としての配線抵抗を低減することができる。また、図１１の半導体装置３０１においてはコンタクトの大きさに合わせた滑らかな電流経路にすることができ、これによって、さらに下層配線の配線抵抗を低減することができる。
【００７７】
（他の実施形態）
上記の各実施形態においては、図１に示す、メッシュパターンの外周部にソースセルを配置し、メッシュパターンの内部にソースセルとドレインセルを交互に配置した半導体装置の例を示した。これに限らず、第１実施形態で説明したように、外周部にソースセルを配置せず、メッシュパターンの外周部まで、ソースセルとドレインセルを交互に配置した半導体装置であってもよい。また、メッシュパターンの外周部にドレインセルを配置し、メッシュパターンの内部にソースセルとドレインセルを交互に配置した半導体装置であってもよい。この場合には図１２（ｂ）の断面図からわかるように、半導体装置の周囲に絶縁のためのトレンチを形成しても、断面構造において、リーク要因となるトレンチによるＰＮ接合の切断部が生じない。より詳しく説明すると、図１２（ｂ）において、ソース領域の左側とドレイン領域の右側にトレンチがあると仮定する。この場合、ソース領域の左側のトレンチでは、ｎ型の半導体層１０とｐ型のチャネル拡散領域１１の界面のＰＮ接合が、トレンチ端に当接する。一方、ドレイン領域の右側のトレンチでは、ｎ型の半導体層１０とｎ型のウェル領域１６の界面がＰＮ接合ではないため、トレンチ端にＰＮ接合が当接することはない。従って、メッシュパターンの外周部にドレインセルを配置することで、外周部に配置したドレインセルの外側ではＰＮ接合が存在せず、トレンチによるＰＮ接合の切断に起因したリークや絶縁破壊を防止することができる。尚、外周部にドレインセルを配置し、内部にソースセルとドレインセルを交互に配置した半導体装置の場合には、上記の各実施形態において、下層配線および上層配線におけるソースとドレインの対応関係が全て逆転するのは言うまでもない。
【図面の簡単な説明】
【００７８】
【図１】第１実施形態の半導体装置におけるセル構成と、各セルへの下層配線のコンタクトを示す平面図である。
【図２】第１実施形態の半導体装置における下層配線を示す平面図である。
【図３】第１実施形態の半導体装置における上層配線と、下層配線へのコンタクトを示す平面図である。
【図４】３層目の配線を形成してＣＳＰ化した例を示す図である。
【図５】３層目の配線を形成してＣＳＰ化した例を示す図である。
【図６】（ａ）は、図３において一点差線Ｄで囲った部分の拡大図であり、（ｂ）は、（ａ）中のＥ−Ｅ’断面図である。
【図７】図６（ａ）のビアホールを、６数個の小さなビアホールに分割して配置した例である。
【図８】（ａ）〜（ｄ）は、全体面積が同じで、異なる平面パターンを持つビアホールの例である。
【図９】第２実施形態の半導体装置における下層配線を示す平面図である。
【図１０】第２実施形態の半導体装置における上層配線と、下層配線へのコンタクトを示す平面図である。
【図１１】第２実施形態の半導体装置における他の下層配線を示す平面図である。
【図１２】（ａ）は、従来の半導体装置の平面概念図であり、（ｂ）は、従来の半導体装置を構成している一般的なＬＤＭＯＳの拡大断面図である。
【符号の説明】
【００７９】
１００，２００，２０１，２０２，３００，３０１  半導体装置
１０１  ＬＤＭＯＳ
２０ｓ，２０ｓｅ  ソースセル
２０ｄ  ドレインセル
１，１ａ，１ｂ  ソース下層配線
２，２ａ〜２ｄ  ドレイン下層配線
３，３ａ  ソース上層配線
４，４ａ  ドレイン上層配線
３ｒ，３ｒａ，４ｒ，４ｒａ  連結部
３０，３０ａ，４０，４０ａ  ビアホール
８ｓ，８ｔ  ソース第３層配線
９ｓ，９ｔ  ドレイン第３層配線
【図１】
2004172583.tif 000003
【図２】
2004172583.tif 000004
【図３】
2004172583.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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