(57)【要約】【課題】  パケット交換網の情報送信側速度に受信側速度を適応させるための、適応型速度管理方法及びシステムを提供する。【解決手段】  サンプル速度の誤差値を決定するステップと、デシメートされたサンプル速度の前記誤差値Ｅsに基づいて最新の累算器値を得るステップと、前記最新の累算器値に基づいて適切な速度指令を生成し、かつデシメートされた速度の前記累算器値を変更するステップによる方法は、アダプタポイント管理又はビットスタッフィングのいずれかに適応させることができる。アダプタポイント管理（ＡＰＭ）に適用される場合、本方法は、速度管理のためのポインタ調整を生成する。本方法及びシステムの周波波ロックされたＡＰＭの好適な実施形態においては、１つの間隔内のポインタ調整は、先行する間隔内で計算された平均ポインタ調整値に基づいて、一定速度で生成される。【選択図】  図２
2004364293.tif 000002
【特許請求の範囲】
【請求項１】
送信側クロックを有する送信側と受信側クロックを有する受信側の間のクロック周波数差に対応するための適応型ポインタ管理方法において：
ａ．サンプル速度の誤差値Ｅiを決定するステップ；
ｂ．Ｎsamp値により前記サンプル速度をデシメートするステップ；
ｃ．前記誤差値Ｅiの最後のＮsamp数の関数としてデシメートされた誤差値Ｅを決定するステップ；
ｄ．前記デシメートされた速度で、前記デシメートされた誤差値Ｅに基づいて最新の累算器値を得るステップ；及び
ｅ．前記デシメートされた速度で、前記最新の累算器値に基づき、適切なポインタ調整指令を生成し、前記累算器値を変更し、これにより前記ポインタ調整指令が送信側速度と受信側速度の間の同期化を保証するステップ、を含んで成る方法。
【請求項２】
前記受信側と送信側は、パケット交換網を介して接続されている、請求項１に記載の方法。
【請求項３】
誤差値Ｅiを決定する前記ステップは、長さＩを有するｉ番目の間隔ごとに、ジッタバッファ充填レベルＪiを監視するステップを含み、前記長さが受信側クロックによって決定される、請求項１に記載の方法。
【請求項４】
誤差係数Ｅiを計算する前記ステップは、ｉ番目の間隔ごとに、動作基点Ｏiを決定するステップ、及び前記Ｊiから前記Ｏiを減算するステップを含む、請求項１に記載の方法。
【請求項５】
デシメートされた誤差値Ｅを決定する前記ステップは、前記誤差値Ｅiの前記最後のＮsamp数の最大値を取るステップ、前記Ｅiを平均するステップ、又は前記Ｅiの最後の値を取るステップから成る群から選択される１つの関数を使用するステップを含む、請求項１に記載の方法。
【請求項６】
前記最新の累算器値を得るステップは、Ｅ*Ｇの積を得るように利得Ｇを前記デシメートされた誤差値Ｅに乗算するステップ及び直ぐ先行する前記累算器値に前記Ｅ*Ｇ積を加算するステップを含む、請求項１に記載の方法。
【請求項７】
適切なポインタ調整指令を生成する前記ステップは、さらに前記累算器値が−１以下である場合には、正のポインタ調整指令を生成し、前記累算器値を＋１だけ増分するステップ；前記累算器値が＋１以上である場合には、負のポインタ調整指令を生成し、前記累算器値を−１だけ減分するステップ；及び前記累算器値が−１より大きく＋１より小さい場合には、何も行なわないステップを含む、請求項１に記載の方法。
【請求項８】
受信側速度を伝送側速度に適合させるための適応型速度管理方法において：
ａ．サンプル速度の誤差値Ｅiを決定するステップ；
ｂ．Ｎsamp値により前記サンプル速度をデシメートするステップ；
ｃ．前記誤差値Ｅiの最後のＮsampの関数としてデシメートされた誤差値Ｅを決定するステップ；
ｄ．前記デシメートされた速度で、前記デシメートされた誤差値Ｅに基づいて最新の累算器値を得るステップ；及び
ｅ．前記デシメートされた速度で、前記最新の累算器値に基づき、適切な速度調整指令を生成し、前記累算器値を変更し、これにより前記速度調整指令が送信側速度と受信側速度の間の同期化を保証するステップ、を含んで成る方法。
【請求項９】
前記誤差値Ｅiが、長さＩを有するｉ番目の間隔ごとにジッタバッファ充填レベルＪiを監視することによって決定され、前記長さが受信側クロックによって決定される、請求項８に記載の方法。
【請求項１０】
誤差係数Ｅiを計算する前記ステップは、ｉ番目の間隔ごとに、動作基点Ｏiを決定するステップ及び前記Ｊiから前記Ｏiを減算するステップを含む、請求項８に記載の方法。
【請求項１１】
前記デシメートされた誤差値が、前記誤差値Ｅiの前記最後のＮsamp数の最大値を取るステップ、前記Ｅiを平均するステップ又は前記Ｅiの最後の値を取るステップから成る群から選択される１つの関数を使用して得られる、請求項８に記載の方法。
【請求項１２】
最新の累算器値を得る前記ステップは、Ｅ*Ｇの積を得るように利得Ｇを前記デシメートされた誤差値Ｅに乗算するステップ及び先行する前記累算器値に前記Ｅ*Ｇ積を加算するステップを含む、請求項８に記載の方法。
【請求項１３】
適切な速度調整指令を生成する前記ステップは、さらに前記累算器値が−１以下である場合には、「低」速度指令を生成し、前記累算器値を＋１だけ増分するステップ；前記累算器値が＋１以上である場合には、「高」速度指令を生成し、前記累算器値を−１だけ減分するステップ、及び前記累算器値が−１より大きく＋１より小さい場合には、「無」速度指令を生成するステップを含む、請求項８に記載の方法。
【請求項１４】
ａ．適応型ポインタ管理技術により間隔ｉ内で生成された複数のポインタ調整を得るステップ；
ｂ．前記複数のポインタ調整に基づき、直後に続く間隔ｉ＋１内で生成されるべきポインタ調整の長期平均値ＰＡavg（ｉ＋１）を計算するステップ；及び
ｃ．前記直後に続く間隔ｉ＋１内で、前記ＰＡavg（ｉ＋１）に基づいて一定速度で適切なポインタ調整指令を生成するステップ、
を含んで成る、周波数ロックされた適応型ポインタ管理方法。
【請求項１５】
複数のポインタ調整を得る前記ステップは、前記間隔ｉ内で生成された正のポインタ調整ＰＡ+（ｉ）及び負のポインタ調整ＰＡ-（ｉ）の数を計数するステップを含み、ＰＡavg（ｉ＋１）を計算する前記ステップは、前記正及び負のポインタ調整の平均ポインタ調整値ＰＡavg（ｉ）を計算するステップ及び前記ＰＡavg（ｉ＋１）を計算するように前記ＰＡavg（ｉ）を使用するステップを含む、請求項１４に記載の方法。
【請求項１６】
長期平均値ＰＡavg（ｉ＋１）を計算する前記ステップは、利得係数Ｇを得るステップ及びＰＡavg（ｉ＋１）＝（１−Ｇ）* ＰＡavg（ｉ）＋Ｇ* （ＰＡ+（ｉ）−ＰＡ-（ｉ））という式に従って前記ＰＡavg（ｉ＋１）を計算するステップを含む、請求項１５に記載の方法。
【請求項１７】
一定速度で適切なポインタ調整を生成するステップは、前記ＰＡavg（ｉ）がゼロより大きい場合には、多数のＰＡavg（ｉ）の正のポインタ調整を生成するステップ、及び前記ＰＡavg（ｉ）がゼロより小さい場合には、多数のＰＡavg（ｉ）の負のポインタ調整を生成するステップを含む、請求項１６に記載の方法。
【請求項１８】
周波数ロックされた適応型速度管理方法において：
ａ．適応型速度管理技術により間隔ｉ内で生成された複数の速度指令を得るステップ；
ｂ．前記複数の速度指令に基づき、直後に続く間隔ｉ＋１内で生成されるべき速度指令の長期平均値ＰＡavg（ｉ＋１）を計算するステップ；及び
ｃ．前記直後に続く間隔ｉ＋１内で、前記ＰＡavg（ｉ＋１）に基づいて一定速度で適切な速度指令を生成するステップ、
を含んで成る方法。
【請求項１９】
複数の速度指令を得る前記ステップは、前記間隔ｉ内で生成された「低」速度指令ＰＡ+（ｉ）及び負の「高」速度指令ＰＡ-（ｉ）の数を計数するステップを含み、ＰＡavg（ｉ＋１）を計算する前記ステップは、前記「低」及び「高」速度指令の平均ポインタ調整値ＰＡavg（ｉ）を計算するステップ及び前記ＰＡavg（ｉ＋１）を計算するように前記ＰＡavg（ｉ）を使用するステップを含む、請求項１８に記載の方法。
【請求項２０】
長期平均値ＰAavg（ｉ＋１）を計算する前記ステップは、利得係数Ｇを得るステップ及びＰＡavg（ｉ＋１）＝（１−Ｇ）* ＰＡavg（ｉ）＋Ｇ* （ＰＡ+（ｉ）−ＰＡ-（ｉ））という式に従って前記ＰＡavg（ｉ＋１）を計算するステップを含む、請求項１９に記載の方法。
【請求項２１】
一定速度で適切な速度指令を生成する前記ステップは、
前記ＰＡavg（ｉ）がゼロより大きい場合には、多数のＰＡavg（ｉ）の「低」速度指令を生成するステップ、及び前記ＰＡavg（ｉ）がゼロより小さい場合には、多数のＰＡavg（ｉ）の「高」速度指令を生成するステップを含む、請求項２０に記載の方法。
【請求項２２】
伝送網の２つの端末に１つずつの受信側クロック及び送信側クロックを同期化するためのシステムにおいて：
ａ．入力ジッタバッファ充填レベルを伝送網の各チャネルについて周期的にサンプリングし、前記チャネルについて誤差係数を生成するためのサンプリング手段；
ｂ．利得係数、速度デシメーション係数Ｎsamp及び動作基点Ｏを含むコンフィギュレーションパラメータを生成するためのコンフィギュレーション手段；及び
ｃ．前記利得係数及び前記誤差係数を用いて負及び正のポインタ調整を生成するためのポインタ調整生成器手段であって、前記ポインタ調整がクロックの求められている同期化を提供する手段、
を含んで成るシステム。
【請求項２３】
前記サンプリング手段は：
i．前記コンフィギュレーション手段によって多数のＮsampの前記コンフィギュレーションパラメータを受信するよう作動するサンプラ；
ii．前記サンプラを周期的に始動させるためのサンプリング速度生成器；及び
iii．前記サンプラ及び前記サンプリング生成器から受信したトリガーに応答して前記サンプリングを実施するための検出器であって、前記サンプリングは、周期的誤差を得るために使用され、前記周期的誤差は、前記誤差係数の前記生成のために使用される検出器、を含み、前記ポインタ調整生成器手段は：
iv．前記誤差係数と前記利得係数を乗算して利得*誤差積を得るための乗算器；
v．前記利得*誤差積に基づいて最新の累算器値を提供するための累算器；及び
vi．前記最新の累算器値を閾値と比較し、前記比較に基づいてポインタ調整の前記生成を実施するための比較器、
を含む、請求項２２に記載のシステム。
【請求項２４】
各々の前記チャネルについて、前記ポインタ調整生成器手段と通信するポインタ調整計数器をさらに含む、請求項２２に記載のシステム。
【請求項２５】
伝送網の２つの異なる端末に位置設定されたマスタークロックにスレーブクロックを同期化する効率の良いポインタ調整を提供するためのシステムにおいて：
ａ．間隔ｉあたりの第１の複数の負のポインタ調整と第２の複数の正のポインタ調整を提供するための適応型ポインタ管理手段；
ｂ．前記間隔ｉあたりのポインタ調整の長期平均を、前記複数のポインタ調整を用いて生成するための平均化手段；及び
ｃ．前記長期平均に基づいて、前記間隔ｉごとに１つの一定速度でポインタ調整を生成するためのポインタ調整生成手段、
を含んで成るシステム。
【請求項２６】
伝送網の２つの端末に１つずつの送信側と受信側の速度を同期化するためのシステムにおいて：
ａ．入力ジッタバッファ充填レベルを伝送網の各チャネルについて周期的にサンプリングし、前記チャネルについて誤差係数を生成するためのサンプリング手段；
ｂ．利得係数を含むコンフィギュレーションパラメータを生成するためのコンフィギュレーション手段；及び
ｃ．前記誤差係数及び前記利得係数に基づいて指令を生成するための速度調整手段であって、前記指令が、求められている速度同期化を提供する手段、
を含んで成るシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電気通信の分野、特に回路エミュレーションサービスのための適応型ポインタ管理に関する。
【背景技術】
【０００２】
回路エミュレーションは、非同期パケット交換網（ＰＳＮ）を介して同期回路データを搬送するサービスである。非同期転送モード（ＡＴＭ）網上での回路エミュレーションサービスは、規格化され実施されてきた。インターネットプロトコル上又はイーサネット（登録商標）媒体又はそれに類似するネットワーク上で実行する正規のパケット網上での回路エミュレーションは、ＰＳＮｓが支配的になっていくにつれてより重要になりつつある。
回路エミュレーションは、２つの全く異なった構成要素を有する。すなわち、送信側でのパケットストリームへの回路データの適応、そして受信側での同期回路に戻る回路エミュレーションストリームの変換である。回路エミュレーションの受信側の論理は、エミュレートされた回路を搬送するパケットストリーム内の遅延変動を補償するために緩衝用メカニズムを必要とする。この緩衝用メカニズムは、一般的に「ジッタバッファ」と呼ばれる。送信側は、パケットストリームを送信側クロックが指令した速度で送る。多くの場合、受信側は、利用可能な送信側クロックを備えていない。
受信側は、受信側の出回路クロックを制御するか又はその他の手段によって、自らがジッタバッファを空にする速度を制御する。受信側クロックが送信側クロックよりも高速である場合、ジッタバッファは、空にされるよりも低速で充填されていることから、ゆっくりと空になることになる。バッファがいったん空になると、受信側はもはや回路データを有さず、エラーが発生することになる。したがって、受信側において送信側クロックを再構築する方法が必要となる。一般的な実施方法は、（以下で説明する）ジッタバッファの充填レベルを監視し、制御されたオシレータの周波数に適応させることである。回路クロックの品質及び特性については規格の範囲内で厳しい制限があるため、このタスクは困難なものである。ＰＳＮを介してのパケット到着の遅延変動は、ＡＴＭセルの遅延変動よりもはるかに大きいものであり得ることから、ＰＳＮを横断する適応型クロック修復の試みはより困難なものである。
【０００３】
光同期伝達網（ＳＯＮＥＴ）規格は、アメリカ規格協会（ＡＮＳＩ）によって作成された光学電気通信輸送についての規格である。同様に、同期デジタルハイアラーキ（ＳＤＨ）規格は、国際電気通信連合（ＩＴＵ）によって作成された国際規格である。下記に、本発明がＳＤＨ技術にも適用可能であるという理解の下で、ＳＯＮＥＴ技術についてのみ言及する。
ＳＯＮＥＴの利点の１つは、ＳＯＮＥＴが同期輸送信号（ＳＴＳ−Ｎ）で大きなペイロード（５０Ｍｂｐｓより大きい）を搬送できると同時に、Ｔ１、Ｔ３、Ｅ１、Ｅ３などを含むより低い速度の近接デジタルハイアラーキ（ＰＤＨ）信号に対応できるという点にある。この性能を達成するためには、基本的ＳＯＮＥＴ同期輸送信号（ＳＴＳ−１）は、ＰＤＨペイロードを輸送して切り換える目的で、バーチャルトリビュタリ（ＶＴ）として知られているより小さなコンポーネント又は構造へと細分割することができる。
ＳＯＮＥＴは、信号を搬送するためにペイロードポインタを利用する。ペイロードポインタは、ＳＯＮＥＴ構造内部のペイロードの始めの位置を示す。２つのＳＯＮＥＴ  ＮＥｓ（ネットワーク要素）の間の位相及び周波数の差は、ペイロードポインタを使用することにより処理することができる。送信ＳＯＮＥＴ  ＮＥが受信ＮＥよりも高速である場合、受信ＮＥは、負のポインタ調整（ＰＡ）を導入し、ペイロードを前方へ１バイト又は８ビット（ＳＴＳ−ＮｃについてはＮバイト）だけシフトさせることになる。こうして、受信ＮＥが情報を失うことなく送信ＮＥに追いつくことができるようになる。同様に、送信ＮＥが受信ＮＥより低速である場合、受信ＮＥは１バイト（ＳＴＳ−ＮｃについてはＮバイト）の正のポインタ調整を導入することになる。
ＳＯＮＥＴエミュレーション技術は、適応型ポインタ管理（ＡＰＭ）と呼ばれる適応型クロック修復の変形形態を有する。ＡＰＭは、送信側及び受信側クロックの間の差に対応するように受信側でクロックを直接変更することはなく、むしろ、受信側がジッタバッファからの情報を読み取り、回路データについてそれをプレイアウトする速度を有効に変更するポインタ調整を生成する。従来のＳＯＮＥＴ方法を用いて、ＰＡｓは、「マッパー」と呼ばれる装置によりクロック差に変換される。これについては、図１にさらに詳しく説明されている。
【０００４】
図１は、ＡＰＭを有する単純化されたＳＯＮＥＴエミュレーションシステム１００を示している。システム１００は、パケット交換網又はＡＴＭ網を介して受信側１３０に接続された送信側１０２を含む。送信側１０２は、ＳＯＮＥＴインタフェース１０４、ＰＤＨインタフェース１０６のいずれか又はその両方を含む。送信側１０２は、さらにＳＯＮＥＴラインインタフェースユニット（ＬＩＵ）１１０、ＳＯＮＥＴフレーマ１１２、ＰＤＨ  ＬＩＵ１１４及びＰＤＨマッパー１１６及びホストＣＰＵ１２８を含む。ホストＣＰＵ１２８は、コンフィギュレーション及び性能監視タスクを含む送信側１０２のさまざまなソフトウェアタスクを実行する。マッパー１１６は、ＳＯＮＥＴチャネルへＰＤＨ信号をマッピングすることを担当している。送信側１０２は、マルチプレクサ（ＭＵＸ）１２０を通してＳＯＮＥＴフレーマ１１２又はマッパー１１６のいずれか又はその両方からＳＯＮＥＴ情報を抽出するパケタイザ１１８をさらに含む。送信側は、異なるＳＯＮＥＴチャネルをパケットストリーム内にカプセル化し、出力送信側インタフェース１２２を通して、ＰＳＮ又はＡＴＭ網を介してパケットを送る。各パケットは、受信側が到着するストリームを送られてきた順番で組み立て、紛失したパケットを識別することができるようにするための、シーケンス番号を担持している。送信側は、クロックＳと表示されたシステムクロック１２４によって駆動される。受信側１３０は、送信側クロックに同期化されていないクロック−Ｒ１３２を含み、これにより駆動される。従って、受信側１３０は、異なる周波数で作動し、入力受信側インタフェース１３４を介して送信側からのパケットを受信する。パケットインタフェースにより、到着するパケットが読み取られ、ジッタバッファ１３６内に格納される。到着するパケットのシーケンス番号は、紛失した、重複した又は、順序づけが誤ったパケットを識別するのに用いられる。パケットは、送られてきた順番でジッタバッファ内に格納される。１以上のパケットが紛失した場合、ジッタバッファは、その紛失を表示する。例えば、シーケンス番号５４、５５、５５、５２、５３、５６、５８、５９、６０のパケットが受信側に到着した場合、受信側は、重複した５５番目のパケットは無視し、かつパケット５７が紛失したことを表示しながら、これらのパケットを正しい順序５２〜６０に並べ直す。各々のエミュレートされたチャネルについて別々のジッタバッファが維持される。受信側のデパケタイザ１３８がジッタバッファからの情報を抽出し、クロック−Ｒによって決定された速度でＳＯＮＥＴフレーマ１４０又はマッパー１４２（両方とも受信側内に含まれている）のいずれかの上でそれをプレイアウトする。フレーマ１４０は、ＳＯＮＥＴ  ＬＩＵ１４４を介してＳＯＮＥＴ  インタフェース１４６までＳＯＮＥＴ信号を送り、これは受信側から出てゆく。マッパー１４２はＳＯＮＥＴコンテナからＰＤＨ情報を抽出し、ＰＤＨ  ＬＩＵ１４８を介してＰＤＨインタフェース１５０までそれを送り、これも受信側から出てゆく。ＡＰＭモジュール１６０が、各チャネルについてジッタバッファの充填レベルを監視し、クロック−Ｒ及びクロック−Ｓ内の差異を維持す���ように、正又は負のＰＡｓを生成する。ＰＡｓは、フレーマインタフェース又はマッパーインタフェースに向けてプレイアウトする。標準ＳＯＮＥＴフレーマ及びマッパーインタフェースは、ＰＡ表示をサポートする。ＰＡｓは、ＳＯＮＥＴインタフェース上で送られるＳＯＮＥＴ信号の中に含まれる。ＰＡｓは、標準マッパーブロック内の各々のＰＤＨチャネルについてのクロック変更へと変換される。ホストＣＰＵ１５０が受信側１３０のソフトウェアタスクを実行する。
【０００５】
ＳＯＮＥＴポインタ調整メカニズムは、ＮＥクロックの差に対応するための唯一の技術である。もう１つの広く使用されている技術は、ビットスタッフィングと呼ばれ、これは低速度ＰＤＨ信号をより高い速度のトランクに多重化する。ビットスタッフィングの例としては、Ｔ３トランクへのＴ１の多重化、ＳＯＮＥＴへのＴ１のマッピング、及びＳＯＮＥＴへのＴ３のマッピングが含まれる。ビットスタッフィング技術は、低速度信号を高速度コンテナ内に包みこむ。より高い速度のコンテナは、機会ビット及び機会制御ビットを含む。機会制御ビットは、機会ビットがデータを保持するか否か、又はそれらを無視すべきか否かを表示する。その結果、より低い速度ＰＤＨサービスをより高い速度多重化へとマッピングするＮＥは、入ってくる、より低い速度信号の速度がＮＥクロックよりも高速なクロックによって駆動されている場合には、より多くの機会ビットを使用し、より低い速度信号がより低速なクロックにより駆動されている場合には、より少ない機会ビットしか使用しない。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＮＥクロックの差を調整するための既存の技術は、それらがかなり柔軟性のないものであるという意味で、専用のものである。異なる利用分野には異なるシステムが必要である。既存のＡＰＭでは、ポインタ調整は、最適化されていない。したがって、ＮＥクロック調整が必要とされるさまざまな利用分野に応用できる柔軟性のある最適化された方法及びシステムが必要である。
【課題を解決するための手段】
【０００７】
本発明は、適応型速度管理、適応型ポインタ管理及び周波数ロックされた適応型ポインタ管理のための方法及びシステムを開示する。本明細書で開示されている方法及びシステムは、それからより大きな柔軟性とより正確な補正動作を提供するという点で、ＡＰＭ及びビットスタッフィングといったような既存のＮＥクロック調整方法及びシステムよりも優れている。
本発明によれば、送信側クロックを有する送信側と受信側クロックを有する受信側の間のクロック周波数差に対応するための適応型ポインタ管理方法において：サンプル速度の誤差値Ｅiを決定するステップ；Ｎsamp値により前記サンプル速度をデシメートするステップ；前記誤差値Ｅiの最後のＮsamp数の関数としてデシメートされた誤差値Ｅを決定するステップ；前記デシメートされた速度で、前記デシメートされた誤差値Ｅに基づいて最新の累算器値を得るステップ；及び前記デシメートされた速度で、前記最新の累算器値に基づき、適切なポインタ調整指令を生成し、前記累算器値を変更し、これによりポインタ調整指令が送信側速度と受信側速度の間の同期化を保証するステップ、を含んで成る方法が提供される。
本発明の適応型ポインタ管理方法における特徴によれば、前記受信側と送信側は、パケット交換網を介して接続されている。
本発明の適応型ポインタ管理方法におけるもう１つの特徴によれば、誤差値Ｅiを決定する前記ステップは、長さＩを有するｉ番目の間隔ごとに、ジッタバッファ充填レベルＪiを監視するステップを含み、前記長さが受信側クロックによって決定される。
本発明の適応型ポインタ管理方法におけるもう１つの特徴によれば、誤差係数Ｅiを計算する前記ステップは、ｉ番目の間隔ごとに、動作基点Ｏiを決定するステップ、及び前記Ｊiから前記Ｏiを減算するステップを含む。
【０００８】
本発明の適応型ポインタ管理方法におけるもう１つの特徴によれば、デシメートされた誤差値Ｅを決定する前記ステップは、前記誤差値Ｅiの前記最後のＮsamp数の最大値を取るステップ、前記Ｅiを平均するステップ、又は前記Ｅiの最後の値を取るステップから成る群から選択される１つの関数を使用するステップを含む。
本発明の適応型ポインタ管理方法におけるもう１つの特徴によれば、前記最新の累算器値を得るステップは、Ｅ*Ｇの積を得るように利得Ｇを前記デシメートされた誤差値Ｅに乗算するステップ及び直ぐ先行する前記累算器値に前記Ｅ*Ｇ積を加算するステップを含む。
本発明の適応型ポインタ管理方法におけるもう１つの特徴によれば、適切なポインタ調整指令を生成する前記ステップは、さらに前記累算器値が−１以下である場合には、正のポインタ調整指令を生成し、前記累算器値を＋１だけ増分するステップ；前記累算器値が＋１以上である場合には、負のポインタ調整指令を生成し、前記累算器値を−１だけ減分するステップ；及び累算器値が−１より大きく＋１より小さい場合には、何も行なわないステップ、を含む。
本発明によれば、受信側速度を送信側速度に適合させるための適応型速度管理方法において：サンプル速度の誤差値Ｅiを決定するステップ；Ｎsamp値により前記サンプル速度をデシメートするステップ；前記誤差値Ｅiの最後のＮsampの関数としてデシメートされた誤差値Ｅを決定するステップ；前記デシメートされた速度で、前記デシメートされた誤差値Ｅに基づいて最新の累算器値を得るステップ；及び前記デシメートされた速度で、前記最新の累算器値に基づき、適切な速度調整指令を生成し、前記累算器値を変更し、これにより前記速度調整指令が、送信側速度と受信側速度の間の同期化を保証するステップを含んで成る、方法が提供される。
本発明の適応型速度管理方法における特徴によれば、前記誤差値Ｅiが、長さＩを有するｉ番目の間隔ごとにジッタバッファ充填レベルＪiを監視することによって決定され、前記長さが受信側クロックによって決定される。
本発明の適応型速度管理方法におけるもう１つの特徴によれば、誤差係数Ｅiを計算する前記ステップは、ｉ番目の間隔ごとに、動作基点Ｏiを決定するステップ及び前記Ｊiから前記Ｏiを減算するステップを含む。
本発明の適応型速度管理方法におけるもう１つの特徴によれば、前記デシメートされた誤差値が、前記誤差値Ｅiの前記最後のＮsamp数の最大値を取るステップ、前記Ｅiを平均するステップ又は前記Ｅiの最後の値を取るステップから成る群から選択される１つの関数を使用して得られる。
本発明の適応型速度管理方法におけるもう１つの特徴によれば、最新の累算器値を得る前記ステップは、Ｅ*Ｇの積を得るように利得Ｇを前記デシメートされた誤差値Ｅに乗算するステップ及び先行する前記累算器値に前記Ｅ*Ｇ積を加算するステップを含む。
【０００９】
本発明の適応型速度管理方法におけるもう１つの特徴によれば、適切な速度調整指令を生成するステップは、さらに前記累算器値が−１以下である場合には、「低」速度指令を生成し、前記累算器値を＋１だけ増分するステップ、前記累算器値が＋１以上である場合には、「高」速度指令を生成し、前記累算器値を−１だけ減分するステップ、及び前記累算器値が−１より大きく＋１より小さい場合には、「無」速度指令を生成するステップ、を含む。
本発明によれば、適応型ポインタ管理技術により間隔ｉ内で生成された複数のポインタ調整を得るステップ；前記複数のポインタ調整に基づき、直後に続く間隔ｉ＋１内で生成されるべきポインタ調整の長期平均値ＰＡavg（ｉ＋１）を計算するステップ；及び前記直後に続く間隔ｉ＋１内で、前記ＰＡavg（ｉ＋１）に基づいて一定速度で適切なポインタ調整指令を生成するステップを含んで成る、周波数ロックされた適応型ポインタ管理方法が提供される。
本発明の周波数ロックされた適応型ポインタ管理方法における特徴によれば、複数のポインタ調整を得る前記ステップは、前記間隔ｉ内で生成された正のポインタ調整ＰＡ+（ｉ）及び負のポインタ調整ＰＡ-（ｉ）の数を計数するステップを含み、ＰＡavg（ｉ＋１）を計算する前記ステップは、前記正及び負のポインタ調整の平均ポインタ調整値ＰＡavg（ｉ）を計算するステップ及びＰＡavg（ｉ＋１）を計算するように前記ＰＡavg（ｉ）を使用するステップを含む。
本発明の周波数ロックされた適応型ポインタ管理方法におけるもう１つの特徴によれば、長期平均値ＰＡavg（ｉ＋１）を計算する前記ステップは、利得係数Ｇを得るステップ及びＰＡavg（ｉ＋１）＝（１−Ｇ）* ＰＡavg（ｉ）＋Ｇ* （ＰＡ+（ｉ）−ＰＡ-（ｉ））という式に従って前記ＰＡavg（ｉ＋１）を計算するステップを含む。
本発明の周波数ロックされた適応型ポインタ管理方法におけるもう１つの特徴によれば、一定速度で適切なポインタ調整を生成するステップは、前記ＰＡavg（ｉ）がゼロより大きい場合には、多数のＰＡavg（ｉ）の正のポインタ調整を生成するステップ、及び前記ＰＡavg（ｉ）がゼロより小さい場合には、多数のＰＡavg（ｉ）の負のポインタ調整を生成するステップを含む。
【００１０】
本発明によれば、周波数ロックされた適応型速度管理方法において：適応型速度管理技術により間隔ｉ内で生成された複数の速度指令を得るステップ；前記複数の速度指令に基づき、直後に続く間隔ｉ＋１内で生成されるべき速度指令の長期平均値ＰＡavg（ｉ＋１）を計算するステップ；及び前記直後に続く間隔ｉ＋１内で、前記ＰＡavg（ｉ＋１）に基づいて一定速度で適切な速度指令を生成するステップ、を含む、周波数ロックされた適応型速度管理方法が提供される。
本発明の周波数ロックされた適応型速度管理方法における特徴によれば、複数の速度指令を得る前記ステップは、前記間隔ｉ内で生成された「低」速度指令ＰＡ+（ｉ）及び負の「高」速度指令ＰＡ-（ｉ）の数を計数するステップを含み、ＰＡavg（ｉ＋１）を計算する前記ステップは、前記「低」及び「高」速度指令の平均ポインタ調整値ＰＡavg（ｉ）を計算するステップ及び前記ＰＡavg（ｉ＋１）を計算するように前記ＰＡavg（ｉ）を使用するステップを含む。
本発明の周波数ロックされた適応型速度管理方法におけるもう１つの特徴によれば、長期平均値ＰＡavg（ｉ＋１）を計算する前記ステップは、利得係数Ｇを得るステップ及びＰＡavg（ｉ＋１）＝（１−Ｇ）* ＰＡavg（ｉ）＋Ｇ* （ＰＡ+（ｉ）−ＰＡ-（ｉ））という式に従ってＰＡavg（ｉ＋１）を計算するステップを含む。
本発明の周波数ロックされた適応型速度管理方法におけるもう１つの特徴によれば、一定速度で適切な速度指令を生成する前記ステップは、前記ＰＡavg（ｉ）がゼロより大きい場合には、多数のＰＡavg（ｉ）の「低」速度指令を生成するステップ、及び前記ＰＡavg（ｉ）がゼロより小さい場合には、多数のＰＡavg（ｉ）の「高」速度指令を生成するステップを含む。
【００１１】
本発明によれば、伝送網の２つの端末に１つずつの受信側クロック及び送信側クロックを同期化するためのシステムにおいて：入力ジッタバッファ充填レベルを伝送網の各チャネルについて周期的にサンプリングし、前記チャネルについて誤差係数を生成するためのサンプリング手段；利得係数、速度デシメーション係数Ｎsamp及び動作基点Ｏを含むコンフィギュレーションパラメータを生成するためのコンフィギュレーション手段；及び前記利得係数及び前記誤差係数を用いて負及び正のポインタ調整を生成するためのポインタ調整生成器手段であって、前記ポインタ調整がクロックの求められている同期化を提供する手段、を含んで成るシステムが提供される。
本発明の受信側クロック及び送信側クロックを同期化するためのシステムの特徴によれば、前記サンプリング手段は：前記コンフィギュレーション手段によって多数のＮsampの前記コンフィギュレーションパラメータを受信するよう作動するサンプラ；前記サンプラを周期的に始動させるためのサンプリング速度生成器、及び前記サンプラ及び前記サンプリング生成器から受信したトリガーに応答して前記サンプリングを実施するための検出器であって、前記サンプリングは、周期的誤差を得るために使用され、前記周期的誤差は、前記誤差係数の前記生成のために使用される検出器、を含み、；前記ポインタ調整生成器手段は：前記誤差係数と前記利得係数を乗算して利得*誤差積を得るための乗算器；前記利得*誤差積に基づいて最新の累算器値を提供するための累算器；及び前記最新の累算器値を閾値と比較し、前記比較に基づいてポインタ調整の前記生成を実施するための比較器を含む。
本発明の受信側クロック及び送信側クロックを同期化するためのシステムのもう１つの特徴によれば、システムは、各々の前記チャネルについて、前記ポインタ調整生成器手段と通信するポインタ調整計数器をさらに含む。
【００１２】
本発明によれば、伝送網の２つの異なる端末に位置設定されたマスタークロックにスレーブクロックを同期化する効率の良いポインタ調整を提供するためのシステムにおいて：間隔ｉあたりの第１の複数の負のポインタ調整と第２の複数の正のポインタ調整を提供するための適応型ポインタ管理手段；前記間隔ｉあたりのポインタ調整の長期平均を、前記複数のポインタ調整を用いて生成するための平均化手段；及び前記長期平均に基づいて、前記間隔ｉごとに１つの一定速度でポインタ調整を生成するためのポインタ調整生成手段、を含んで成るシステムが提供される。
本発明によれば、伝送網の２つの端末に１つずつの送信側と受信側の速度を同期化するためのシステムにおいて：入力ジッタバッファ充填レベルを伝送網の各チャネルについて周期的にサンプリングし、前記チャネルについて誤差係数を生成するためのサンプリング手段；利得係数を含むコンフィギュレーションパラメータを生成するためのコンフィギュレーション手段；及び前記誤差係数及び前記利得係数に基づいて指令を生成するための速度調整手段であって、前記指令が、求められている速度同期化を提供する手段、を含んで成るシステムが提供される。
本発明は、適応型速度管理、適応型ポインタ管理、及び周波数ロックされた適応型ポインタ管理のための方法及びシステムを開示する。これらの方法及びシステムは、適応型ポインタ調整とビットスタッフィングの両方のために使用でき、ここで本発明に係るＡＰＭ方法及び装置の出力は、「正／負のポインタ調整を生成する」を「正／負のビットスタッフィングを生成する」で置換でき、調整ビットを直接制御することができる。したがって、本明細書で開示する方法及びシステムは、さまざまなシステム及び利用分野において使用可能である。本発明は、まず最初に、ＡＰＭという具体例を用いて記述され、その後、あらゆる利用分野を網羅するように一般化される。一般的な共通の方法は、適応型速度管理（ＡＲＭ）と呼ばれている。
【発明を実施するための最良の形態】
【００１３】
本明細書において、本発明は、以下の添付図面を参照しながら、単なる一例として記述される。
図２は、本発明に係るＡＰＭ方法の好適な実施形態の主要なステップをフローチャートの形で示している。送信側及び受信側を含み図３により詳細に示されているシステムにおいて、受信側は、ステップ２０２でｉ番目の間隔「Ｉ」ごとにジッタバッファ充填レベルＪiを監視する。ジッタバッファ充填レベルＪは、バイト数で測定される。ジッタバッファ充填レベルは、以下に詳しく説明するように、最初と最後に受信したパケット及び第１のパケットからプレイアウトしたバイト数を検査することによって計算される。ジッタバッファ充填レベルは、受信した回路エミュレーションデータの数に等しく、いつでもプレイアウトされる状態にある。計算は、「紛失した」パケット、すなわち受信側に到着しなかった最初と最後に受信したパケットの間のシーケンス番号をもつパケットによって左右されない（これに対し敏感に反応しない）。例えば、１００バイトの回路エミュレーションデータが各パケット内で送られると仮定する。ジッタバッファがシーケンス番号５５、５６、５８、５９、及び６０をもつパケットを保持しており、回路エミュレーションデータがパケット５５から読み取られており、ＳＯＮＥＴインタフェースに向かってプレイアウトされると仮定する。５０バイトがすでに読み取られ、シーケンス番号５５をもつパケットからプレイアウトされたと仮定する。このとき、ジッタバッファ充填レベルは、５５０であり、すなわち１００データバイトにパケット５５〜６０を表わす６パケットを乗じ、読み取った５０バイトを引いたものである。パケット５７が到着しなかった又はドロップさせられたという事実が計算を変えることはない。
【００１４】
間隔「Ｉ」は、受信側クロックにより決定され、パケット間の予想された間隔時間に正比例する。Ｉの標準的な値は、１２５マイクロ秒である。ステップ２０４において、ｉ番目の間隔Ｉに関連した誤差係数Ｅi＝Ｊi−Ｏiは、ステップ２０２で監視された現行のジッタバッファ充填レベルＪと、構成された動作基点Ｏiの間の差をとることによって計算される。動作基点は、送信側と受信側の間にいかなるパケット変動又は周波数オフセットも存在しない場合、理想的なジッタバッファ充填レベルを表わす。上述のように、ＡＰＭが送信側と受信側の間の周波数差を補償しない場合、誤差係数は、ジッタバッファがオーバーフロー又はアンダーフローするまで、単調に増加することになる。したがって、ＡＰＭの最終目的は、誤差係数を拘束状態、好ましくは、最小限に維持することにある。
ステップ２０６では、間隔数Ｎsamp（典型的には８０）ごとに、最大の誤差係数Ｅが、これらのＮsampの間隔内ですべての間隔誤差係数Ｅiの最大値として計算される。さらなる演算は、すべて、より低い速度で作業するようにデシメートされ、ここでその後の演算間の間隔は、Ｉ×Ｎsampに等しく、各々のＩ×Ｎsampの間隔中にＡＰＭにより生成されるＰＡｓの最大数がＮsamp以下となるように有効に限定される。ステップ２０６は、平均化すること、ならびに最後のＥi値のみを取ることを含め、間隔誤差係数ＥiからＥを計算するためにその他の関数を使用することができる。
ステップ２０８では、ステップ２０６で計算された最大の誤差係数Ｅを、利得係数Ｇで乗算する。Ｇの標準的な値は、１ｅ−５である。利得乗算されたＥを、累算器Ａに付加する。累算器Ａの初期値をゼロにセットする。
Ａが１より大きい場合、負のＰＡ指令ＰＡi-がステップ２１０で生成され、累算器値Ａを１だけ減分する。Ａが−１より小さい場合、正のＰＡ指令ＰＡi+がステップ２１２で生成され、Ａは１だけ増分される。その他には、何も行なわれない。ステップ２０２及び２０４が、間隔Ｉごとに動作し続け、一方ステップ２０６から２１２までがＮsampＩ間隔ごとに動作し続ける。
【００１５】
図３は、好ましくは、ＡＳＩＣｓ又はフィールドプログラム可能なゲートアレイ（ＦＰＧＡ）を用いて、ハードウェアの形で図２のＡＰＭ方法を実施するシステムの好適な実施形態を示している。該実施は、仮想トリビュタリの数にスケーリングする多数のチャネル、及びＰＳＮを介してエミュレートされ、ＳＯＮＥＴリンクまでプレイアウトされたＳＴＳチャネルのための適応型ポインタ管理をサポートする。このシステムは、各チャネルについて３つのコンフィギュレーションパラメータ、すなわちサンプラブロック３０４への内部コンフィギュレーションパラメータＮsamp、検出器ブロック３０６への動作基点O、及び乗算器３０８への利得係数Ｇ、を提供するコンフィギュレーションブロックすなわち手段３０２から成る。サンプリング速度生成器３１０は、一定の間隔Ｉごとにサンプラブロック３０４をウェークアップすることにより、ＡＰＭパイプをウェークアップする。一定の間隔Ｉは、このチャネルのための回路エミュレーションデータを搬送するパケット間の時間的間隔に正比例する。サンプリング速度生成器３１０は、ＡＰＭが作動すべきチャネルに指示を与える。生成器３１０は、同じＡＰＭメカニズムが、各々一定の時間間隔ですべてのチャネル上で作動できることを保証し、かつＡＰＭパイプがもう１本のチャネル上で作動し始める前に、１本のチャネル上でのその作業を完了できることを保証する。こうして、ＡＳＩＣ／ＦＰＧＡ内の効率のよい実施が可能になる。サンプラ３０４は、サンプリング速度生成器のトリガーごとに増分されるチャネル１本につき１個の計数器を維持する。計数器が、選択されたチャネルについて構成されるとおりのＮsampに近づいた時点で、サンプラは計数器をリセットし、検出器ブロック３０６をトリガーする。検出器ブロックは、サンプリング生成器から及びサンプラ３０４からのトリガーを受信する。サンプリング生成器のトリガーごとに、検出器は、ジッタバッファ３１２からジッタバッファ充填レベルＪiの１つのサンプルをとり、図２で説明されているように、このチャネルの動作基点ＯiとＪiの間の差である誤差項Ｅiを計算する。最大関数を計算するため、検出器３０６は、次に測定された誤差項Ｅiを、チャネル１本ごとに保たれた誤差項Ｅと比較する。ＥiがＥより大きい場合には、検出器は、ＥをＥiへと更新する。Ｅ及びＥiは、負又は正のいずれの値でもよいという点に留意されたい。同じ設計を用いると、検出器３０６は、サンプル速度生成器のトリガーを無視でき、Ｎsamp間隔ごとに１つのＥiサンプルのみを有効に用いてサンプラトリガーのみを使用できる、という点に留意されたい。サンプラ３０４、検出器３０６、及びサンプリング生成器３１０は、まとめてサンプリング手段と呼ばれる。
サンプラトリガーごとに、検出器は、誤差項Ｅを乗算器３０８へ送り、Ｅをその最小値にリセットする。乗算器３０８は、このチャネルの利得係数Ｇを誤差項Ｅに乗算し、結果を累算器３１４へ送る。乗算器は、例えばシフターを用いて実施でき、累乗２の乗算を提供する。累算器は、このチャネルについて以前に累算された乗算器の結果と乗算器３０８の結果を加算し、累算器の新しい値を比較器３１６へ送る。比較器３１６は、受信した値を１及び−１と比較し、図２に示した方法に従って、正又は負のいずれかのＰＡ指令を出すべきかを決定する。ＰＡ指令が出されたならば、比較器は、累算器に対しその累算器値を相応して変更するように指示する。各チャネルについて、正及び負のＰＡ計数器３１８が維持される。こうして各チャネルについて一定速度でトリガーされた完全なＡＰＭパイプが完成される。乗算器３０８、累算器３１４、及び比較器３１６は、まとめてポインタ調整生成手段と呼ばれる。
【００１６】
図４は、本発明に係るＡＰＭにより生成されたＰＡｓの分布を改善させるための周波数ロックされたＡＰＭ（ＦＬ−ＡＰＭ）方法の好適な一実施形態の主要ステップをフローチャートで示している。図４は、また好ましくはいずれかのステップをハードウェア（ＨＷ）で実施すべきか、またいずれかのステップをソフトウェア（ＳＷ）で実施すべきかを示しており、一方、図５は、このような実例を示している。周波数ロックされたＡＰＭ方法は、図２及び図３に示されたＡＰＭメカニズム、ならびにその他の既知のＡＰＭ方法を改善することができる。ＦＬ−ＡＰＭは、以下の方法でＡＰＭメカニズムの動作を増強する：すなわち
1．ＡＰＭにより生成されたＰＡｓの均等な分布及びＰＡバーストの回避。これは、ＳＯＮＥＴ／ＳＤＨコンテナ内で搬送された信号のワンダー（タイミング妨害）を最小限におさえる一助となる。
２．動作基点への収束。図２及び図３で示されているようなＡＰＭ方法は、ゼロ誤差係数を維持しない、すなわち、その動作基点でではなくむしろ、送信側と受信側間の周波数の差に応じて、それから固定されたオフセットのところでジッタバッファを維持しない。
【００１７】
図６は、図３及び図５にそれぞれ示されているように、ＡＰＭ及びＦＬ−ＡＰＭメカニズムの出力グラフを示している。動作基点偏差グラフは、時間の関数として誤差項Ｅを示す。送信側クロック周波数ｆsと受信側クロック周波数ｆrの間の差は、１ｐｐｍ（百万分の１）、例えば（ｆs−ｆr）／ｆs＝１ｅ−６である。動作基点偏差グラフは、送信側と受信側の間の周波数オフセットに起因するジグソーパターンを有する。ジグソーパターンは、１００秒の周期を有する。ＦＬ−ＡＰＭグラフ内の生成されたＰＡｓは、１００秒の範囲全体にわたり均等に分布し、ＡＰＭグラフ内の生成されたＰＡｓは、動作基点偏差グラフと類似した周期パターンを有する。ＡＰＭ生成されたＰＡｓの大部分は、差異ジグソー急勾配ステップ６０２の前後にグループ分けされている。図７及び図８も、ＡＰＭ及びＦＬ−ＡＰＭの異なる挙動を示す。図７及び図８については、ＦＬ−ＡＰＭ方法及びシステムの説明に続いて、以下に記述する。
図４では、受信側は、ステップ４００において図２及び図３に示されているような受信側と送信側の間のクロックの差を補償するために（又はその他のあらゆる類似のメカニズムによって）、ＡＰＭ方法を実行する。ＡＰＭメカニズムは、ステップ４０２でそれが生成する正及び負のＰＡｓの数を計数する。ステップ４００及び４０２は、好ましくは、ハードウェアの形で実施される。ステップ４０４では、周波数ロックされたＡＰＭが、（ＡＰＭ間隔よりもはるかに大きい）間隔Ｉ´ごとに計数されたＰＡ計数器を読み取る。Ｉ´としての標準的な値は、１秒である。ステップ４０６では、１間隔あたりに生成されたＰＡｓの数の長期平均ＰＡavgが取られる。ＰＡavgは、正負符号及び絶対値の両方において、送信側及び受信側の周波数間の差異に正比例する。このような平均化関数の一例を以下に示す：
ＰＡavg（ｉ＋１）＝（１−Ｇ）* ＰＡavg（ｉ）＋Ｇ* （ＰＡ+（ｉ）−ＰＡ-（ｉ））
間隔ｉ内で生成された負のＰＡｓの数は、間隔ｉ内で生成された正のＰＡｓの数から減分され、差に対して、（ＡＰＭ利得係数とは異なる）利得係数Ｇが乗算され、（１−Ｇ）係数で乗算された先行平均値ＰＡavg（ｉ）に加算される。この式をチェックするには、Ｇ＝１とし、ＡＰＭが負のポインタ調整のみを生成するならば、ＰＡavgは、各間隔ｉについて−（ＰＡ-）に等しくなる。ＰＡavgは、間隔ごとにＡＰＭにより生成されるＰＡｓの正負符号及び数を示す。周波数ロックされたＡＰＭのアイデアは、各間隔内でＰＡｓのＰＡavg数を生成し、生成されたＰＡｓを間隔に沿って均等に分布させ、これによりタイミングの欠陥を生み出すことなく送信側と受信側の間の周波数の差の最良の補償を提供することにある。
ステップ４０６では、より複雑な平均化関数を実施することができる。ステップ４０６は、好ましくは、ソフトウェアで実施される。ＰＡavgが正である場合、ＰＡavgの均等分布した正のＰＡｓが、ステップ４０８で次の間隔内で生成される。ＰＡavgが負である場合、ＰＡavgの均等分布した負のＰＡｓが、ステップ４１０で次の間隔内で生成される。ステップ４０８及び４１０は、好ましくは、ＨＷで実施される。例えば、ＰＡavg＝−２０であり、間隔Ｉが１秒である場合、５０ミリ秒ごとに１つの負のＰＡを生成することの結果として、周波数差を補償するＰＡｓの均等な分布がもたらされる。このステップは、好ましくは、ハードウェアで実施される。
場合により、ステップ４１０で、メカニズムは、ＡＰＭの感度を増減させるように、ＡＰＭ  ＧとＮsampパラメータを変化させる。すべてのステップは、各間隔Ｉで連続的に動作する。
【００１８】
図５は、ＨＷ及びＳＷについて図４の周波数ロックされたＡＰＭ方法を実施するシステムの好適な実施形態を示している。ブロック５０２〜５１８は、図３のブロック３０２〜３１８にそれぞれ示されているとおりに実施されたＡＰＭ演算を示しており、本明細書では、「ＡＰＭ」手段と呼称されている。点線は、ＳＷとＨＷの実施ブロックを分離している。周波数ロックされたＡＰＭは、ＡＰＭ及びＦＬ−ＡＰＭによって生成されるＰＡｓの平均数を計算する、ＦＬ−ＡＰＭ検出器ブロック５２４内の長期平均化関数を含んでいる。平均を計算するためには、間隔ごとに、ＰＡ計数器ブロック５１８の性能監視計数器がサンプリングされ、計算された平均ＰＡは、コンフィギュレーションブロック５０２を介してＰＡ生成器５２０に供給される。サンプリング速度生成器５１０は、ＡＰＭブロック５０４〜５１２、ならびにＰＡ生成器５２０をトリガーする。ＰＡ生成器５２０は、各チャネルごとに１つの計数器を維持することにより実施される。計数器は、トリガーごとに増分される。計数器は、ＦＬ−ＡＰＭブロック５２４によって構成される閾値Ｇｅｎ−ＰＡに達した時点で、ＰＡ指令（Ｇｅｎ−ＰＡの正負符号に応じて正又は負）を生成し、計数器をリセットする。所要数のＰＡｓが間隔Ｉ内で生成されるように、ブロック５２４によりＧｅｎ−ＰＡを計算する。マルチプレクサＰＡ  ＭＵＸ５２２が、比較器５１６を介してＡＰＭからのＰＡ指令、ならびにＰＡ生成器５２０からの指令を受理し、単一のＰＡ指令のみが生成されるようにする。コンフリクト（矛盾）が生じた場合、ＰＡ  ＭＵＸ５２２は、常に比較器５１６を通して送達されたＡＰＭ  ＰＡ指令を選択する。ＰＡ計数器は、ＰＡ  ＭＵＸ５２２から更新される。
【００１９】
図６は、ＦＬ−ＡＰＭの動作基点偏差がＡＰＭのものよりもわずかに高いことを示しており、ＦＬ−ＡＰＭが動作基点偏差の平均を、周波数オフセットのとは関係なくゼロに維持することを表わしている。図７及び図８は、ＡＰＭ及びＦＬ−ＡＰＭについての、ＰＡ出力グラフを提供している。図７は、８００秒の周期について測定されたジッタバッファ充填レベル（バッファ利用）を描いたグラフを含んでいる。ジグソーパターンは、送信側と受信側の間の５ｐｐｍの差に起因するものである。各図中の下のグラフは、各々の正のＰＡが１本の０〜１の垂直線でマークされ、一方負のＰＡは１本の−１〜０の垂直線としてマークされている状態で、生成されたＰＡを示している。「ＡＰＭ」とマークされた下のグラフは、図５の比較器５１６により生成されたＰＡを示す。「ＦＬＰＭ」とマークされたグラフは、ＦＬ−ＡＰＭ検出器５２４によって構成されるような、図５のＰＡ生成器５２０により生成されたＰＡｓを示す。「合計ＰＡ」とマークされたグラフは、図５のＭｕｘ５２２により生成された合計ＰＡを表わす。図７のＡＰＭにより生成されたＰＡｓは、周期的分布を実証している。周期は、送信側と受信側クロックの間の５ｐｐｍの差に起因するジッタバッファ充填レベルに類似している。この周期的挙動は、ワンダー（低速）タイミング欠陥を引き起こす可能性がある。
【００２０】
図８は、同じ条件下でのＦＬ−ＡＰＭの動作を示している。図８で生成されたＰＡｓは、均等に分布されており、したがってワンダータイミング欠陥を生成しない。図８では、ＡＰＭで生成されたＰＡｓは、比較器５１６（図５）が、少数の正及び負のＰＡｓを、なおも生成するということを示している。
【００２１】
図９は、本発明に係る適応型速度管理（ＡＲＭ）を含む単純化したシステムを示している。マスタークロックＳにより刻時されたデータが、スレーブクロックＲと共に実行する装置の中に挿入される。クロックＳ及びクロックＲは同期化されておらず、したがって、異なる平均周波数を有する可能性がある。データを紛失することなくクロック間の差に対応するためには、まず最初に入力データがバッファ７０２内に挿入される。バッファ７０２の１つの例は、図１のジッタバッファ１３６である。ＡＲＭブロック７０６は、バッファ７０２の充填レベルを監視し、データハンドラブロック７０４に対し「高速」、「低速」又は「無」の速度制御指令を与える。データハンドラブロックは、ＡＲＭブロックから受理した制御指令が「無」である場合には、クロックＲによって決定された速度で、制御指令が「高速」である場合には、固定されたΔＤだけクロックＲよりも高い速度で、又は制御指令が「低速」である場合には、固定されたΔＤだけクロックＲよりも低い速度で、バッファ７０２からデータを抽出する。ＡＲＭシステムの例には、「高速」、「低速」及び「無」が、負のポインタ調整の生成、正のポインタ調整の生成、又はポインタ調整の生成なしを表わす、図３及び図５で示されているＡＰＭ及びＦＬ−ＡＰＭシステムが含まれる。ＡＰＭ及びＦＬ−ＡＰＭシステムにおいては、データハンドラは、図１に示されているようなＳＯＮＥＴマッパー又はＳＯＮＥＴフレーマに対し１つの出力を提供する。図９に示されているＡＲＭシステムのもう１つの例は、「高速」、「低速」及び「無」の指令がそれぞれ「クロックＲにより決定されたものよりも多くの機会ビットを使用する」、「クロックＲにより決定されたものよりも少ない機会ビットを使用する」及び「クロックＲにより決定されたとおりの機会ビットを使用する」と翻訳されるビットスタッフィングコントローラである。ビットスタッフィングコントローラ内のデータハンドラ７０４が、低速度ＰＤＨ信号を高速度ＰＤＨ信号へ（例えばＴ１からＴ３へ）又はＳＯＮＥＴコンテナへ（ビット非同期的にＴ１がＳＯＮＥＴ  ＶＴ１．５コンテナへマッピングされる）とマッピングされる。
【００２２】
図１０は、本発明に係るＡＲＭ方法の好ましい実施形態の主要ステップをフローチャートで示している。図２に示したＡＰＭ方法は、フィールドＳＯＮＥＴエミュレーションのためのＡＲＭ方法の応用である。ＡＲＭは、その他の利用分野に応用することもでき、その一例がビットスタッフィングコントローラである。ＡＲＭは、ステップ８０２のサンプル速度で誤差Ｅsを決定する。サンプル速度の一例は、図２のＡＰＭ方法のための回路エミュレーションパケットの回路エミュレーション到着速度である。誤差Ｅsは、図９のバッファ７０２の充填レベルとその最適なレベルの間の差異である。場合により、ステップ８０４において、デシメートされた誤差Ｅが最後のＮsamp誤差値Ｅsから計算される。ＮsampＥs誤差値からデシメートされた誤差Ｅを計算するための関数の例は、Ｅ＝ｍａｘs（Ｅs）、すなわち、ＡＰＭ方法の図２中のステップ２０６で使用されているように、Ｎsamp間隔についてサンプリングされた最大Ｅsを取ることである。あるいは、図２のＥiの場合がそうであるように、平均化することならびに最後のＥs値のみを取ることを含む、誤差値Ｅsからデシメートされた誤差Ｅを計算するために、その他の関数を使用することも可能である。ステップ８０６では、サンプル速度はＮsampによりデシメートされ、ステップ８０８〜８１６は、デシメートされた速度で動作する。デシメートは、ステップ８１２〜８１６内の速度指令がＮsampで除されたサンプル速度に等しい最大速度で動作させられることを確実にする。ステップ８０８では、デシメートされた誤差Ｅに利得Ｇを乗算し、ステップ８１０では、最新の累算器値を得るように累算器Ａに対して結果が加算される。ステップ８１２では、Ａという最新の値は、値１及び−１に対し比較される。Ａが−１以下である場合、ＡＲＭは、「低速」指令を出し、Ａの値を１だけ増分する。Ａが１以上である場合、ＡＲＭは「高速」指令を出し、Ａの値を１だけ減分する。その他の場合には、ＡＲＭは「無」指令を出す。ステップ８０２及び８０４は、サンプル速度で動作し続け、一方ステップ８０８〜８１６は、減分された速度で動作し続ける。
要約すると、本発明は、既存のＡＰＭ方法及びシステムに比べて、その柔軟性及び性能において優れている適応型速度管理のための方法及びシステムを提供する。特に、ＡＰＭシステム及びビットスタッフィングコントローラの両方として、単純化したＡＲＭシステムを使用することができる。本発明は、また周波数ロックされたＡＰＭ方法及びシステムを含む増強したＡＰＭ方法及びシステムをも提供する。
【００２３】
本発明のＡＰＭ方法は、先行技術の方法に比べて以下の点で多数の明確な利点を有する：
−  必要とされるクロック性能必要条件の範囲内に入る。
−  制御された最大ＰＡ速度（Ｎsampにより制御される）を有する。
−  誤りが最小のＰＡを生成する。
−  ハードウェア及びソフトウェアで簡単に実施できる。
−  単一の、簡単で効率のよい設計を有する多数のチャネルをサポートできる。
−  同じパラメータのセットは、数多くのネットワーク条件及び送信側の周波数オフセットに適している。
−  ネットワーク条件の変化に適応でき、かつ受信側と送信側の間の周波数オフセットの変化に適応できる安定したメカニズムを提供する。
さらに、ＦＬ−ＡＰＭ方法は、以下の点で先行技術の方法に比べて付加的な利点を有する：
−  均等に生成されたポインタ調整を分布させ、ワンダー及びジッタタイミングの欠陥を最小限にする。
−  構成された動作基点へとＡＰＭが収束できるようにし、送信側と受信側の間の周波数オフセットに対する依存性をなくす。
−  あらゆるＡＰＭの実施とともに機能し得る。
【００２４】
本発明を、限定された数の実施形態に関して記述してきたが、本発明の数多くの変更、修正及びその他の応用を行うことも可能であるということが理解されよう。
【図面の簡単な説明】
【００２５】
【図１】ＡＰＭを含む単純化された回路エミュレーションシステムを示すブロック図である。
【図２】本発明に係るＡＰＭ方法の好適な実施形態の主要なステップを示すフローチャートである。
【図３】ハードウェアで図２のＡＰＭ方法を実施するシステムを示すブロック図である。
【図４】本発明に係るＦＬ−ＡＰＭ方法の好適な実施形態の主要なステップを示すフローチャートである。
【図５】ＨＷ及びＳＷで図４のＦＬ−ＡＰＭ方法を実施するシステムを示すブロック図である。
【図６】ＦＬ−ＡＰＭの改良を実証する、同じ条件下での図３及び図５で示したＡＰＭ及びＦＬ−ＡＰＭの挙動を示すグラフである。
【図７】図３で示したＡＰＭシステムについてのジッタバッファ充填レベル及び生成されたＰＡを示すグラフである。
【図８】図５で示したＦＬ−ＡＰＭシステムについてのジッタバッファ充填レベル及び生成されたＰＡを示すグラフである。
【図９】ＡＲＭを含む単純化されたシステムを示すブロック図である。
【図１０】本発明に係る適応型速度管理方法の好適な実施形態の主要なステップを示すフローチャートである。
【符号の説明】
【００２６】
１００  ＳＯＮＥＴエミュレーションシステム、１０２  送信側、１０４  ＳＯＮＥＴ／ＳＤＨ（ＳＯＮＥＴインタフェース）、１０６  ＰＤＨ（ＰＤＨインタフェース）  １１０、ＳＯＮＥＴ／ＳＤＨ  ＬＩＵ（ＳＯＮＥＴラインインタフェース）、１１２、１４０  ＳＯＮＥＴ／ＳＤＨフレーマ（ＳＯＮＥＴフレーマ）、１１４、１４８  ＰＤＨ  ＬＩＵ、１１６  ＳＯＮＥＴ／ＳＤＨマッパー（ＰＤＨマッパー）、１１８  パケタイザ、１２０  ＭＵＸ、１２２  パケット／ＡＴＭインタフェース（出力送信側インタフェース）、１２４  クロックＳ（システムクロック）、１２８  ホストＣＰＵ、１３０  受信側、１３２  クロックＲ、１３４  パケット／ＡＴＭインタフェース（入力受信側インタフェース）、１３６、３１２、５１２  ジッタバッファ、１４２  ＳＯＮＥＴ／ＳＤＨマッパー（ＳＯＮＥＴマッパー）、１４４  ＳＯＮＥＴ／ＳＤＨ  ＬＩＵ（ＳＯＮＥＴ  ＬＩＵ）、１５０  ＰＤＨ（ＰＤＨインタフェース、ホストＣＰＵ）、１６０  ＡＰＭモジュール、３０２、５０２  コンフィギュレーション、３０４、５０４  サンプラ、３０６、５０６  検出器、３０８、５０８  乗算器、３１０、５１０  サンプリング速度生成器、３１４、５１４  累算器、３１６、５１６  比較器、３１８、５１８、５２０  ポインタ調整計数器（ＰＡ計数器）、５２２  ＰＡ  ＭＵＸ、５２４  ＦＬ−ＡＰＭ検出器、７０２  バッファ、７０４  データハンドラ、７０６  ＡＲＭ。
【図１】
2004364293.tif 000003
【図２】
2004364293.tif 000004
【図３】
2004364293.tif 000005
【図４】
2004364293.tif 000006
【図５】
2004364293.tif 000007
【図６】
2004364293.tif 000008
【図７】
2004364293.tif 000009
【図８】
2004364293.tif 000010
【図９】
2004364293.tif 000011
【図１０】
2004364293.tif 000012
【外国語明細書】
2004364293.tif 000013
2004364293.tif 000014
2004364293.tif 000015
2004364293.tif 000016
2004364293.tif 000017
2004364293.tif 000018
2004364293.tif 000019
2004364293.tif 000020
2004364293.tif 000021
2004364293.tif 000022
2004364293.tif 000023
2004364293.tif 000024
2004364293.tif 000025
2004364293.tif 000026
2004364293.tif 000027
2004364293.tif 000028
2004364293.tif 000029
2004364293.tif 000030
2004364293.tif 000031
2004364293.tif 000032
2004364293.tif 000033
2004364293.tif 000034
2004364293.tif 000035
2004364293.tif 000036
2004364293.tif 000037
2004364293.tif 000038
2004364293.tif 000039
2004364293.tif 000040
2004364293.tif 000041
2004364293.tif 000042
2004364293.tif 000043
2004364293.tif 000044
2004364293.tif 000045
2004364293.tif 000046
2004364293.tif 000047
2004364293.tif 000048