(57)【要約】【課題】昇圧回路の出力電位を一定に制御するために用いる安定化容量に、メモリセルアレイが形成された半導体領域の寄生容量を利用することにより、半導体基板面積を削減できる半導体記憶装置を提供する。【解決手段】ｐ型半導体基板１９と、半導体基板１９上に形成され、外部から供給された電位を昇圧し昇圧電位を出力する昇圧電位制御部１１と、半導体基板１９に形成され、昇圧電位制御部１１から前記昇圧電位が供給されるｎ型ウェル領域２０と、ｎ型ウェル領域２０に形成されたｐ型ウェル領域２１と、ｐ型ウェル領域２１上に形成されたメモリセルＭＣとから構成される。【選択図】    図１
2004311525.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成され、外部から供給された電位を昇圧し昇圧電位を出力する昇圧電位制御回路と、
前記半導体基板に形成され、前記昇圧電位制御回路から前記昇圧電位が供給される第２導電型の第１半導体領域と、
前記第１半導体領域に形成された第１導電型の第２半導体領域と、
前記第２半導体領域上に形成されたメモリセルと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板に形成され、外部から電源電圧より高い昇圧電位が供給される第２導電型の第１半導体領域と、
前記第１半導体領域に形成された第１導電型の第２半導体領域と、
前記第２半導体領域上に形成されたメモリセルと、
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルにおける読み出し動作時に、前記昇圧電位は前記第２の半導体領域に供給されることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記メモリセルは、フローティングゲートと、制御ゲートとを有する不揮発性メモリセルであることを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記不揮発性メモリセルは、フラッシュメモリを構成していることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記昇圧電位制御回路は、出力した前記昇圧電位を検知し、前記昇圧電位の検知結果に応じて前記昇圧を開始あるいは停止する制御信号を出力する電圧検知回路を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
前記昇圧電位制御回路は、前記電圧検知回路から出力される前記制御信号に応じて発振信号を出力する発振器と、前記発振器から出力される前記発振信号に基づいて前記昇圧を開始あるいは停止する昇圧回路とを有する請求項６に記載の半導体記憶装置。
【請求項８】
前記電圧検知回路は、前記昇圧電位を所定の抵抗比で電圧降下させた降下電位を出力する抵抗部と、基準電位を発生する基準電位発生回路と、前記降下電位と前記基準電位とを比較し、比較結果に応じた前記制御信号を出力する電位比較回路とを有することを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関するものであり、特に外部から供給された電位を昇圧した内部昇圧電位を用いて動作する不揮発性メモリに関するものである。
【０００２】
【従来の技術】
従来より、フラッシュメモリ等の不揮発性メモリにおいては、データの読み出しや書き換え動作時に使用する、メモリ内部にて昇圧した内部昇圧電位を一定電圧に制御する方法として、レギュレータ方式と安定化容量方式がある。
【０００３】
前記安定化容量方式では、昇圧電位発生回路により昇圧した昇圧電位と電源電圧との間に、昇圧電位安定化キャパシタを接続した例が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特許第３１７３３２７号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、安定化容量方式の場合、余分な電流消費は発生しないが、昇圧回路の出力電力を安定させるために大きな容量が必要になり、面積の増大を招く。また、レギュレータ方式の場合も、レギュレータ回路で余分な電流消費が発生し、昇圧回路の面積増、及び消費電力の増大を招く。
【０００６】
そこでこの発明は、前記課題に鑑みてなされたものであり、外部から供給された電位を昇圧する昇圧回路の出力電位を一定に制御するために用いる安定化容量に、メモリセルアレイが形成された半導体領域の寄生容量を利用することにより、半導体基板面積を削減できる半導体記憶装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
前記目的を達成するために、この発明の一実施態様の半導体記憶装置は、第１導電型の半導体基板と、前記半導体基板上に形成され、外部から供給された電位を昇圧し昇圧電位を出力する昇圧電位制御回路と、前記半導体基板に形成され、前記昇圧電位制御回路から前記昇圧電位が供給される第２導電型の第１半導体領域と、前記第１半導体領域に形成された第１導電型の第２半導体領域と、前記第２半導体領域上に形成されたメモリセルとを具備することを特徴とする。
【０００８】
このような構成を有する半導体記憶装置によれば、半導体基板と第２半導体領域との間に形成された第１半導体領域に、昇圧電位制御回路から出力される昇圧電位を供給する。これにより、第１半導体領域は昇圧電位を安定させるための安定化容量として働くため、昇圧電位を一定に制御できる。さらに、安定化容量として働くキャパシタを別途設ける必要がないため、半導体基板面積を削減することができる。
【０００９】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態の半導体記憶装置について説明する。
【００１０】
図１は、この発明の実施の形態の半導体記憶装置の構成を示す図である。
【００１１】
この半導体記憶装置は、図１に示すように、昇圧電位制御部１１とメモリセルアレイ部１２とから構成されている。昇圧電位制御部１１は回路ブロック図で示し、メモリセルアレイ部１２は断面図で示しているが、これら昇圧電位制御部１１及びメモリセルアレイ部１２は同一の半導体基板に形成されている。
【００１２】
前記昇圧電位制御部１１は、外部から供給された電位を昇圧して一定の昇圧電位Ｖｄｄｐに制御し出力する。メモリセルアレイ部１２は、複数のメモリセルと、不純物半導体領域を有している。不純物半導体領域には前記昇圧電位Ｖｄｄｐが供給されており、前記不純物半導体領域に生じる寄生容量が、昇圧電位Ｖｄｄｐを安定させるための安定化容量部として機能する。
【００１３】
さらに、前記昇圧電位制御部１１は、電圧検知回路１３、発振器１４、及び昇圧回路１５から構成される。電圧検知回路１３は、抵抗Ｒ１と抵抗Ｒ２から成る抵抗部１６、基準電位発生回路１７、及びオペアンプ等の電位比較回路１８を有している。電圧検知回路１３は、昇圧回路１５から出力される昇圧電位Ｖｄｄｐを検知し、この昇圧電位Ｖｄｄｐの検知結果に応じた制御信号ＥＮを出力する。発振器１４は、電圧検知回路１３の制御信号ＥＮによりその発振動作が制御され、信号ＣＬＫを出力する。昇圧回路１５は、信号ＣＬＫが発振しているとき昇圧動作を行い、発振していないとき昇圧動作を停止する。
【００１４】
前記メモリセルアレイ部１２は、以下のような構成を有している。ｐ型半導体基板１９には、昇圧電位Ｖｄｄｐが供給される前記不純物半導体領域としてのｎ型ウェル領域２０が形成されている。このｎ型ウェル領域２０内の表面領域には、ｐ型ウェル領域２１が形成される。ｐ型ウェル領域２１上にはゲート絶縁膜（トンネル酸化膜）２２を介してフローティングゲート２３が形成され、このフローティングゲート２３上にはゲート絶縁膜２４を介してコントロールゲート２５が形成されている。ｐ型ウェル領域２１には、これらフローティングゲート２３及びコントロールゲート２５を有するメモリセルＭＣが複数配置されており、これらメモリセルにより不揮発性メモリ、例えばフラッシュメモリなどが構成されている。
【００１５】
以下に、昇圧電位制御部１１及びメモリセルアレイ部１２における電気的接続を詳述する。
【００１６】
電圧検知回路１３内の電位比較回路１８の出力部は発振器１４の入力部に接続され、発振器１４の出力部は昇圧回路１５の入力部に接続されている。昇圧回路１５の出力部はメモリセルアレイ部１２のｎ型ウェル領域１９に接続されると共に、電圧検知回路１３内の抵抗部１６の抵抗Ｒ１の一端に接続されている。
【００１７】
前記抵抗Ｒ１の他端は、抵抗Ｒ２を介して接地電位に接続されると共に、電位比較回路１８の負入力端子に接続されている。電位比較回路１８の正入力端子には、基準電位発生回路１７から基準電位Ｖｒｅｆが入力されている。
【００１８】
次に、メモリセルアレイ部１２へ昇圧電位Ｖｄｄｐを供給する昇圧電位制御部１１の動作について説明する。
【００１９】
電圧検知回路１３内の抵抗部１６は、昇圧回路１５から出力された昇圧電位Ｖｄｄｐより、抵抗Ｒ１と抵抗Ｒ２の抵抗比で電圧降下されるモニタ電位Ｖｍｏｎを生成する。このモニタ電位Ｖｍｏｎは電位比較回路１８の負入力端に入力され、電位比較回路１８の正入力端には基準電位発生回路１７により発生した基準電位Ｖｒｅｆが入力される。
【００２０】
前記電位比較回路１８は、モニタ電位Ｖｍｏｎと基準電位Ｖｒｅｆとを比較し、比較結果に応じた制御信号ＥＮを出力する。すなわち、電位比較回路１８は、モニタ電位ｍｏｎ＞基準電位Ｖｒｅｆのとき、ロウレベルの制御信号ＥＮを出力し、モニタ電位ｍｏｎ＜基準電位Ｖｒｅｆのとき、ハイレベルの制御信号ＥＮを出力する。
【００２１】
前記電位比較回路から出力された制御信号ＥＮは発振器１４に入力される。発振器１４は、制御信号ＥＮがハイレベルのとき発振動作を行い、発振を伴った信号ＣＬＫを出力し、制御信号ＥＮがロウレベルのとき一定のロウレベル（あるいはハイレベル）の信号ＣＬＫを出力する。
【００２２】
前記発振器１４から出力された信号ＣＬＫは昇圧回路１５に入力される。昇圧回路１５は、信号ＣＬＫが発振しているとき昇圧動作を行い、信号ＣＬＫが一定のロウレベル（あるいはハイレベル）のとき、昇圧動作を停止する。これにより、昇圧回路１５は、“Ｖｄｄｐ＜Ｖｒｅｆ（Ｒ１＋Ｒ２）／Ｒ１”のとき、昇圧動作を行い、“Ｖｄｄｐ＞Ｖｒｅｆ（Ｒ１＋Ｒ２）／Ｒ１”のとき、昇圧動作を停止する。
【００２３】
前記構成を有する半導体記憶装置では、昇圧回路１５の出力部がメモリセルアレイ部１２のｎ型ウェル領域２０に接続されており、昇圧回路１５から昇圧電位Ｖｄｄｐがｎ型ウェル領域２０に供給される。ｎ型ウェル領域２０は、ｎ型ウェル領域２０の内側に存在するｐ型ウェル領域２１との間、及び外側に存在するｐ型半導体基板１９との間に、それぞれ寄生容量を持つ。このような寄生容量を持つｎ型ウェル領域２０は、十分な容量を有するため、昇圧回路１５から出力される昇圧電位Ｖｄｄｐを安定させるための安定化容量として働く。
【００２４】
前記ｎ型ウェル領域２０が安定化容量として働くため、昇圧回路１５における昇圧動作の間歇と、昇圧電位Ｖｄｄｐの電位変化から昇圧動作の開始または停止の遅延時間によるて生じる昇圧電位Ｖｄｄｐのアンダーシュートまたはオーバーシュートを抑制することができる。これにより、昇圧電位Ｖｄｄｐを一定の値に制御することができる。さらに、安定化容量として働くキャパシタを別途設ける必要がないため、半導体基板面積を削減することができる。
【００２５】
この発明の実施の形態は、図１に示したメモリセルアレイ部１２が持つ構造、すなわちｐ型ウェル領域内にメモリセルを設け、このｐ型ウェル領域とｐ型半導体基板との間にｎ型ウェル領域を設けた構造を有し、チャネル消去（書き込み）方式が用いられる不揮発性メモリに適用される。チャネル消去方式とは、メモリセルのチャネル部分のトンネル酸化膜を電子またはホールが通過させ、メモリセルのフローティングゲートの電位を変化させることにより、メモリセルにおけるデータの記憶状態を変化させるものをいう。
【００２６】
また、前記実施の形態の変形例として、図１に示した半導体記憶装置において、昇圧電位制御部を設けずメモリセルアレイ部のみを設けた半導体記憶装置を形成してもよい。この場合は、外部より電源電圧より高い昇圧電位がｎ型ウェル領域２０に供給される。
【００２７】
この変型例の半導体記憶装置でも、ｎ型ウェル領域２０が安定化容量として働くため、昇圧電位Ｖｄｄｐを一定の値に制御することができる。さらに、安定化容量として働くキャパシタを別途設ける必要がないため、半導体基板面積を削減することができる。
【００２８】
また、前述した実施の形態は唯一の実施の形態ではなく、前記構成の変更あるいは各種構成の追加によって、様々な実施の形態を形成することが可能である。
【００２９】
【発明の効果】
以上述べたようにこの発明によれば、外部から供給された電位を昇圧し出力する昇圧回路の出力電位を一定に制御するために用いる安定化容量に、メモリセルアレイが形成された半導体領域の寄生容量を利用することにより、半導体基板面積を削減できる半導体記憶装置を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態の半導体記憶装置の構成を示す図である。
【符号の説明】
１１…昇圧電位制御部、１２…メモリセルアレイ部、１３…電圧検知回路、１４…発振器、１５…昇圧回路、Ｒ１…抵抗、Ｒ２…抵抗、１６…抵抗部、１７…基準電位発生回路、１８…電位比較回路、１９…ｐ型半導体基板、２０…ｎ型ウェル領域、２１…ｐ型ウェル領域、２２…ゲート絶縁膜（トンネル酸化膜）、２３…フローティングゲート、２４…ゲート絶縁膜、２５…コントロールゲート、ＭＣ…メモリセル、Ｖｄｄｐ…昇圧電位。
【図１】
2004311525.tif 000003