(57)【要約】【課題】蓄積電極を有するキャパシタの形成において、キャパシタ特性の劣化を抑え、蓄積電極の倒れや飛びを防止しうる半導体装置及びその製造方法を提供する。【解決手段】半導体基板に形成された一対のソース／ドレイン拡散層２４と、該半導体基板上に形成されたゲート電極２０とを含むメモリセルトランジスタと、該メモリセルトランジスタ上に形成された絶縁膜５８と、該絶縁膜に形成されたコンタクトホールと、該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグ６２と、該導体プラグ上に形成された導電膜７４と、該導電膜の表面に部分的に形成された酸化物８５と、該酸化物を介して、該導電膜上に形成された蓄積電極８４と、該蓄積電極表面に形成された誘電体膜８６と、該誘電体膜表面に形成された対向電極８８とを有する半導体装置。【選択図】図２
2004071759.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された一対のソース／ドレイン拡散層と、該半導体基板上に形成されたゲート電極とを含むメモリセルトランジスタと、
該メモリセルトランジスタ上に形成された絶縁膜と、
該絶縁膜に形成されたコンタクトホールと、
該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグと、
該導体プラグ上に形成された導電膜と、
該導電膜の表面に部分的に形成された酸化物と、
該酸化物を介して、該導電膜上に形成された蓄積電極と、
該蓄積電極表面に形成された誘電体膜と、
該誘電体膜表面に形成された対向電極と
を有することを特徴とする半導体装置。
【請求項２】
半導体基板に形成された一対のソース／ドレイン拡散層と、該半導体基板上に形成されたゲート電極とを含むメモリセルトランジスタと、
該メモリセルトランジスタ上に形成された第１の絶縁膜と、
該第１の絶縁膜に形成されたコンタクトホールと、
該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグと、
該導体プラグ及び該第１の絶縁膜上に形成された第２の絶縁膜と、
該第２の絶縁膜に形成され、該導体プラグに達する開口部と、
該開口部内の該導体プラグ上に形成された導電膜と、
該導電膜と電気的に接続し、該開口部の内壁に該導電膜を介して形成された蓄積電極と、
該蓄積電極表面に形成された誘電体膜と、
該誘電体膜表面に形成された対向電極とを備え、
該蓄積電極にはピンホールが形成されており、該ピンホールと該導電膜との界面に選択的に形成された酸化物と
を有することを特徴とする半導体装置。
【請求項３】
半導体基板に一対のソース／ドレイン拡散層と、該半導体基板上にゲート電極とを含むメモリセルトランジスタを形成する工程と、
該メモリセルトランジスタ上に絶縁膜を形成する工程と、
該絶縁膜にコンタクトホールを形成する工程と、
該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグを形成する工程と、
該導体プラグ上に導電膜を形成する工程と、
該導電膜上にピンホールを有する蓄積電極を形成する工程と、
該ピンホール下の該導電膜表面に酸化物を形成する工程と、
該導電膜の一部を除去する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板に一対のソース／ドレイン拡散層と、該半導体基板上にゲート電極とを含むメモリセルトランジスタを形成する工程と、
該メモリセルトランジスタ上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜にコンタクトホールを形成する工程と、
該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグを形成する工程と、
該導体プラグ及び該第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
該第２の絶縁膜に、該導体プラグに達する開口部を形成する工程と、
該開口部の底面及び内壁に、該導体プラグと電気的に接続する導電膜を形成する工程と、
該開口部の底面及び内壁上に、該導電膜を介してピンホールを有する蓄積電極を形成する工程と、
該ピンホール下の該導電膜表面に酸化物を形成する工程と、
該第２の絶縁膜上面から、該導電膜の一部を除去する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
該導電膜の一部を除去する工程は、該蓄積電極に対して選択的にエッチングすることを特徴とする請求項３または請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）或いはＤＲＡＭ混在Ｌｏｇｉｃ　ＬＳＩに設ける蓄積キャパシタに用いる密着層の接合構造に特徴のある半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭは、１トランジスタ、１キャパシタで構成できる半導体記憶装置であり、従来より高密度・高集積化された半導体記憶装置を製造するための構造や製造方法が種々検討されている。特に、ＤＲＡＭにおけるキャパシタの構造は高集積化に多大な影響を与えるため、如何にして装置の高集積化を阻害せずに所望の蓄積容量を確保するかが重要である。
【０００３】
高集積化を図るためにはメモリセル面積を縮小することが不可欠であり、キャパシタの形成される面積をも小さくする必要がある。そこで、柱状やシリンダ型、コンケーブ型のキャパシタ構造のように三次元構造で立体化させることにより高さ方向にキャパシタの表面積を広げ、キャパシタが形成される領域の面積を増加することなく所望の蓄積容量を確保することが提案されている。
【０００４】
しかし、上記のような方法を採り入れても、従来のシリコン酸化膜（ＳｉＯ２　：比誘電率３．８）やシリコン窒化膜（Ｓｉ３　Ｎ４　：比誘電率７〜８）などのキャパシタ誘電体膜では、デバイス寸法がますます小さくなり、０．１３μｍ線幅以降のデザインルール世代のキャパシタにおいて、素子動作に必要なキャパシタンス値を得ることが難しい。
【０００５】
したがって、このような問題を解決するために、キャパシタ誘電体膜に、タンタル酸化膜（Ｔａ２　Ｏ５　：比誘電率２０〜２５）が適用されている。さらに、１００以上の比誘電率を有するチタン酸バリウムストロンチウム：（Ｂａ，Ｓｒ）ＴｉＯ３　（ＢＳＴＯ）、チタン酸ストロンチウム：ＳｒＴｉＯ３　（ＳＴＯ）、チタン酸ジルコン酸鉛：ＰｂＺｒＴｉＯ３　（ＰＺＴ）のような酸化物高誘電体の採用が検討されている。なお、本明細書において高誘電体とは比誘電率が２０以上の誘電体を指す。
【０００６】
これらの酸化物高誘電体をキャパシタ誘電体膜として用いる場合、従来用いられているシリコン材料をキャパシタの蓄積電極に用いると、キャパシタ誘電体膜より誘電率の低いシリコン酸化膜が、蓄積電極とキャパシタ誘電体膜の接触面に生成され、キャパシタ容量の低下を招く。
【０００７】
したがって、キャパシタの蓄積電極は酸化されない金属、または酸化されても導電体である金属、または導電性金属酸化物で形成することが望まれる。このような材料の電極を用いれば、良好な誘電体特性を有するキャパシタ誘電体膜を得ることが容易になる。
【０００８】
酸化されない、または酸化されても導電性を保つ性質を有する金属として、ルテニウム（Ｒｕ）、白金（Ｐｔ）等の貴金属を含むレアメタルが知られている。導電性を有する金属酸化物として酸化ルテニウム（ＲｕＯ２　）、ＳｒＲｕＯ３　（ＳＲＯ）等が知られている。これらは、ＭＯＣＶＤ（有機金属化学気相成長）法のようなＣＶＤプロセスを用いて形成する。
【０００９】
上記の材質を用いたシリンダ型、コンケーブ型キャパシタの製造方法は、まず半導体基板上に層間絶縁膜を形成し、層間絶縁膜内に開口部を形成する。その後、開口部内にＲｕをスパッタ法に続き、ＭＯＣＶＤ法により成膜して蓄積電極を形成する。
【００１０】
特開２０００−１５６４８３号公報に開示されているように、この時、開口部によって露出される層間絶縁膜の側壁と蓄積電極が接触する部分の結合力が弱く、後続の研磨処理工程時または熱処理工程時、蓄積電極が層間絶縁膜からリフティング（ｌｉｆｔｉｎｇ）　される現像が生じる。このようなリフティング現像が生じると、キャパシタの全体構造にストレスを加えることになってキャパシタ誘電体膜及び蓄積電極に悪影響を及ぼす場合があり、完成されたキャパシタで漏洩電流を引き起こす等、電気的特性を劣化させるおそれがある。
【００１１】
そこで、開口部表面にＴｉＮ、ＷＮ、ＴａＮ或いはＴａ等の導電性のある密着層をスパッタ法或いはＣＶＤ法で成膜してから、Ｒｕをスパッタ法に続きＭＯＣＶＤ法により成膜して蓄積電極を形成している。
【００１２】
次に、特開２００２−７６３０７号公報を参照して、開口部表面に密着層を成膜してから蓄積電極を形成する、従来のシリンダ型キャパシタの製造方法について、図２２（ａ）乃至図２５（ｂ）を用いて説明する。
【００１３】
図２２（ａ）に示すように、まず、シリコン基板２００上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極２０２、ソース／ドレイン拡散層２０４を有するメモリセルトランジスタと、ゲート電極２０８及びソース／ドレイン拡散層２１０を有する周辺回路用トランジスタを形成する。
【００１４】
次いで、メモリセルトランジスタ及び周辺回路用トランジスタを覆う層間絶縁膜２１８上に、プラグ２１２を介してソース／ドレイン拡散層２０４に電気的に接続されたビット線２１４と、プラグ２１５を介してソース／ドレイン拡散層２１０に電気的に接続された配線層２１６とを形成する。なお、図示する断面にはビット線２１４は現れないため、ビット線２１４は点線で示している。
【００１５】
次いで、ビット線２１４及び配線層２１６が形成された層間絶縁膜２１８上に、層間絶縁膜２２０を形成する。
【００１６】
次いで、図２２（ｂ）に示すように、層間絶縁膜２２０、２１８に、プラグ２２２を介してソース／ドレイン拡散層２０４に電気的に接続されたタングステン（Ｗ）プラグ２２４を埋め込む。
【００１７】
次いで、図２２（ｃ）に示すように、Ｗプラグ２２４が埋め込まれた層間絶縁膜２２０上に、ＣＶＤ法により、シリコン窒化膜よりなるエッチングストッパ膜２２６と、シリコン酸化膜よりなる層間絶縁膜２２８と、シリコン窒化膜よりなるエッチングストッパ膜２３０と、シリコン酸化膜よりなる絶縁膜２３２と、アモルファスシリコン膜よりなるハードマスク２３４とを順次形成する。
【００１８】
次いで、通常のリソグラフィー技術及びエッチング技術により、ハードマスク２３４、絶縁膜２３２、エッチングストッパ膜２３０、層間絶縁膜２２８、エッチングストッパ膜２２６をパターニングし、Ｗプラグ２２４に達する開口部２３６を形成する。
【００１９】
次いで、図２３（ａ）に示すように、全面に、ＣＶＤ法により、膜厚１０ｎｍの窒化チタン膜よりなる密着層２３７を形成する。次いで、密着層２３７上に、シード層として膜厚１０ｎｍのＲｕ膜をスパッタ法により形成した後、膜厚３０ｎｍのＲｕ膜をＭＯＣＶＤ法により堆積することにより、トータル膜厚４０ｎｍのＲｕ膜２３８を形成する。
【００２０】
次いで、図２３（ｂ）に示すように、全面にフォトレジスト膜２３９を塗布し、密着層２３７及びＲｕ膜２３８が形成された開口部２３６内をフォトレジスト膜２３９で埋め込む。
【００２１】
次いで、図２４（ａ）に示すように、ＣＭＰ法により、フォトレジスト膜２３９、Ｒｕ膜２３８、ハードマスク２３４を密着層２３７の表面が露出するまで研磨し、その後、絶縁膜２３２の表面が露出するまで、反応性イオンエッチング法により密着層２３７を除去する。開口部２３６の内壁及び底部に沿って形成され、Ｗプラグ２２４に電気的に接続された、窒化チタン（ＴｉＮ）膜よりなる密着層２３７と、Ｒｕ膜よりなる蓄積電極２４８とを形成する。
【００２２】
次いで、図２４（ｂ）に示すように、弗酸水溶液を用いたウェットエッチングにより、エッチングストッパ膜２３０をストッパとして絶縁膜２３２を等方的にエッチングする。次に、薬液処理やプラズマアッシング処理により、蓄積電極２４８内のフォトレジスト膜２３９を除去する。
【００２３】
次いで、図２５（ａ）に示すように、硫酸過水溶液を用いたウェットエッチングにより、密着層２３７を、蓄積電極２４８、層間絶縁膜２２０、２２８、エッチングストッパ膜２２６、２３０に対して選択的にエッチングする。このエッチングは、密着層２３７と後に形成するキャパシタ誘電体膜２４０とが直接接触することによるキャパシタ特性の劣化を防止するために行なう。キャパシタ誘電体膜２４０となるＴａ２　Ｏ５　等は、密着層２３７となるＴｉＮ等と直接接触すると、Ｔａ２　Ｏ５　の酸素がＴｉＮ側に拡散して酸素欠損を引き起こす。Ｔａ２　Ｏ５　が酸素欠損をおこすと導電性を帯び、膜中をリーク電流が流れ、キャパシタの情報が消えてしまうことになる。密着層２３７のエッチングは、このキャパシタ特性の劣化を防止するためのものであり、Ｔａ２　Ｏ５　が導電性を帯びても影響の出ないように、少なくともエッチングストッパ膜２３０の高さよりも低い位置まで密着層２３７をエッチングする必要がある。
【００２４】
次いで、図２５（ｂ）に示すように、ＣＶＤ法により、Ｔａ２　Ｏ５　膜を堆積して、蓄積電極２４８を覆うキャパシタ誘電体膜２４０を形成する。次いで、ＭＯＣＶＤ法によりＲｕ膜を堆積してパターニングし、キャパシタ誘電体膜２４０上に対向電極２４２を形成する。
【００２５】
こうして、蓄積電極２４８、キャパシタ誘電体膜２４０、対向電極２４２を有し、メモリセルトランジスタのソース／ドレイン拡散層２０４に電気的に接続されたシリンダ型キャパシタを提供することができる。
【００２６】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では、図２４（ｂ）から図２５（ａ）に示した密着層２３７のエッチングを、制御性良く行うことが困難であった。
【００２７】
図２６（ａ）に示すように、Ｒｕ膜よりなる蓄積電極２４８には、ピンホールと呼ばれる結晶の隙間が局所的にある。図２５（ａ）の密着層２３７のエッチングにおいて、硫酸過水溶液を用いたウェットエッチングを行うと、蓄積電極２４８の開口部からシリンダ内部に入り込んだ硫酸過水溶液が、蓄積電極２４８のピンホールに染み込み、蓄積電極２４８とＷプラグ２２４との間の密着層２３７まで達し、密着層２３７がエッチングされてコンタクト抵抗が増大してしまう。
【００２８】
また、図２６（ｂ）のように、最悪の場合には、Ｗプラグ２２４までもがエッチングされ、転送トランジスタとキャパシタとの電気的接続がとれなくなり蓄積電極の倒れや飛びが発生し、歩留まりが低下するという問題が生じる。
【００２９】
本発明の目的は、密着層のエッチングによるキャパシタ特性の劣化を防止するとともに、蓄積電極の倒れや飛びを防止しうる半導体装置及びその製造方法を提供することにある。
【００３０】
【課題を解決するための手段】
上記目的は、蓄積電極（８４，９４）と導電膜（密着層７４、９２）との間に酸化物８５を形成することにより達成される。この酸化物８５が、導電膜（密着層７４、９２）のエッチングの際に、蓄積電極（８４，９４）のピンホール７７に染み込んだ硫酸過水溶液を、導電膜（密着層７４、９２）の界面で止めて、導電膜（密着層７４、９２）及び下層の導体プラグ６２までもエッチングしてしまうのを防ぐことができる。
【００３１】
【発明の実施の形態】
［第一実施形態］
本発明の第一実施形態による半導体装置及びその製造方法について図１乃至図１２を用いて説明する。
【００３２】
図１は、本実施形態による半導体装置のメモリセルの平面図である。図中、縦方向には、ワード線を兼ねるゲート電極２０が配列され、その上に横方向にビット線４８が配列され、その上に蓄積電極８４が配置されている。
【００３３】
図２は、本実施形態による半導体装置の構造を示す概略断面図であり、図面の左側はメモリセル部の断面であり、図１のＡ−Ａ’線に沿う断面を示している。右側は周辺回路部の断面を示している。
【００３４】
図３（ａ）乃至図１２は、本実施形態による半導体装置の製造方法を説明する工程断面図である。
【００３５】
図３（ａ）に示すように、ｐ型シリコン基板１０の主表面上に、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により、素子分離膜１２を形成する。
【００３６】
まず、シリコン基板１０上に膜厚１００ｎｍのシリコン窒化膜（図示せず）を形成し、次いで、このシリコン窒化膜を、素子領域となる領域に残存するようにパターニングする。次いで、パターニングしたシリコン窒化膜をハードマスクとしてシリコン基板１０をエッチングし、シリコン基板１０に深さ２００ｎｍの素子分離溝を形成する。
【００３７】
次いで、ＣＶＤ法によりシリコン酸化膜を全面に堆積した後、シリコン窒化膜が露出するまでこのシリコン酸化膜をＣＭＰ（化学的機械的研磨：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ　）法により研磨し、素子分離溝内に選択的にシリコン酸化膜を残存させる。この後、シリコン窒化膜を除去し、シリコン基板１０の素子分離溝に埋め込まれたシリコン酸化膜よりなる素子分離膜１２を形成する。
【００３８】
次いで、図３（ｂ）に示すように、メモリセル領域のシリコン基板１０中にＰウェル（図示せず）を形成し、しきい値電圧制御のためのイオン注入を行う。
【００３９】
次いで、図３（ｃ）に示すように、素子分離膜１２により画定された複数の素子領域上に、熱酸化法により、膜厚５ｎｍのシリコン酸化膜よりなるゲート絶縁膜１４を形成する。なお、ゲート絶縁膜１４としては、シリコン窒化酸化膜などの他の絶縁膜を適用してもよい。
【００４０】
次いで、ゲート絶縁膜１４上に、膜厚７０ｎｍのポリシリコン膜１６と、膜厚５ｎｍのタングステンナイトライド（ＷＮ）膜（図示せず）と、膜厚４０ｎｍのタングステン（Ｗ）膜１８と、膜厚２００ｎｍのシリコン窒化膜２２とを順次堆積する。その後、リソグラフィー技術及びエッチング技術によりこれら膜をパターニングし、上面がシリコン窒化膜２２で覆われ、ＷＮ膜を介してポリシリコン膜１６及びＷ膜１８が積層されてなるポリメタル構造のゲート電極２０を形成する。
【００４１】
次いで、図３（ｄ）に示すように、ゲート電極２０をマスクとしてイオン注入を行い、ゲート電極２０の両側のシリコン基板１０中にソース／ドレイン拡散層２４を形成する。こうして、シリコン基板１０上に、ゲート電極２０、ソース／ドレイン拡散層２４を有するメモリセルトランジスタを形成する。
【００４２】
次に、全面に、ＣＶＤ法により、膜厚３５ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ゲート電極２０及びシリコン窒化膜２２の側壁にシリコン窒化膜よりなるサイドウォール絶縁膜２８を形成する。
【００４３】
次いで、図３（ｅ）に示すように、全面に、ＣＶＤ法によりボロフォスフォシリケートガラス（ＢＰＳＧ）膜を堆積した後、リフロー法及びＣＭＰ法により、シリコン窒化膜２２が露出するまでその表面を研磨し、表面が平坦化されたＢＰＳＧ膜よりなる層間絶縁膜３０を形成する。
【００４４】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜３０に、ソース／ドレイン拡散層２４に達するコンタクトホール３２、３３、３４を、ゲート電極２０及びサイドウォール絶縁膜２８に対して自己整合的に形成する。
【００４５】
次いで、図４（ａ）に示すように、ＣＶＤ法により、砒素ドープした多結晶シリコン膜を堆積した後、ＣＭＰ法によりシリコン窒化膜２２が露出するまで研磨し、コンタクトホール３２、３３、３４内に多結晶シリコン膜よりなるプラグ３６、３７、３８を選択的に埋め込む。
【００４６】
次いで、図４（ｂ）に示すように、全面に、ＣＶＤ法により、膜厚２００ｎｍのシリコン酸化膜よりなる層間絶縁膜４０を形成する。次いで、リソグラフィー技術及びエッチング技術により、プラグ３６に達するコンタクトホール４２とプラグ３７に達するコンタクトホール４３を層間絶縁膜４０に形成する。
【００４７】
次いで、図４（ｃ）に示すように、スパッタ法により、膜厚４５ｎｍの窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層構造よりなる密着層５０と、膜厚２５０ｎｍのタングステン（Ｗ）膜５１とを順次堆積する。密着層５０は、シリコン酸化膜よりなる層間絶縁膜４０の側壁とＷ膜５１との密着性を改善するためのものである。
【００４８】
次いで、ＣＭＰ法によりＷ膜５１を研磨し、コンタクトホール４２、４３内にＷ膜５１よりなるプラグを埋め込む。次いで、スパッタ法により、膜厚３０ｎｍのＷ膜５２を堆積する。次いで、ＣＶＤ法により、Ｗ膜５２上に、膜厚２００ｎｍのシリコン窒化膜５４を堆積する。
【００４９】
次いで、リソグラフィー技術及びエッチング技術により、シリコン窒化膜５４、Ｗ膜５２及び密着層５０をパターニングし、上面がシリコン窒化膜５４に覆われ、密着層５０及びＷ膜５２よりなり、プラグ３６を介してソース／ドレイン拡散層２４に接続されたビット線４８を形成する。同様にして、プラグ３７を介してソース／ドレイン拡散層２４に接続された配線層４４を形成する。なお、図示する断面にはビット線４８は現れないため、点線で示している。
【００５０】
次いで、全面に、ＣＶＤ法により、膜厚２０ｎｍのシリコン窒化膜を堆積した後にエッチバックし、ビット線４８、配線層４４及びシリコン窒化膜５４の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜５６を形成する。次に、全面に、ＣＶＤ法により、膜厚４００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜５８を形成する。
【００５１】
次いで、図５（ａ）に示すように、リソグラフィー技術及びエッチング技術により、層間絶縁膜５８、４０に、プラグ３８に達するコンタクトホール６０を形成する。このとき、シリコン窒化膜に対して高い選択比をもつエッチング条件でシリコン酸化膜をエッチングすることにより、ビット線４８上を覆うシリコン窒化膜５４及びビット線４８の側壁に形成されたサイドウォール絶縁膜５６（図示せず）に自己整合でコンタクトホール６０を開口することができる。
【００５２】
次いで、図５（ｂ）に示すように、全面に、スパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのＷ膜とを堆積した後、層間絶縁膜５８の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール６０内に埋め込まれた導体プラグ６２を形成する。導体プラグ６２としては、Ｗ膜にかえて、ＴｉＮ、ポリシリコンを用いることもできる。
【００５３】
次いで、図６（ａ）に示すように、全面に、ＣＶＤ法により、膜厚４０ｎｍ程度のシリコン窒化膜よりなるエッチングストッパ膜６４、膜厚１００ｎｍのシリコン酸化膜よりなる層間絶縁膜６６、膜厚４０ｎｍ程度のシリコン窒化膜よりなるエッチングストッパ膜６８、膜厚８５０ｎｍのシリコン酸化膜よりなる絶縁膜７０を順次形成する。
【００５４】
次いで、図６（ｂ）に示すように、リソグラフィー技術及びエッチング技術により、絶縁膜７０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４をパターニングし、蓄積電極の形成予定領域に、これら膜を貫いて導体プラグ６２に達する開口部７２を形成する。
【００５５】
次いで、図７に示すように、全面に、ＣＶＤ法により、成膜温度を５８０℃、圧力を０．３Ｔｏｒｒ、ガス流量をＴｉＣｌ４　／ＮＨ＝３０／４００ｓｃｃｍとして、膜厚１０ｎｍの窒化チタン（ＴｉＮ）膜よりなる密着層７４を形成する。
【００５６】
次いで、密着層７４上に、シード層として膜厚１０ｎｍのルテニウム（Ｒｕ）膜をスパッタ法により形成した後、膜厚３０ｎｍのＲｕ膜をＭＯＣＶＤ法により堆積することにより、トータル膜厚４０ｎｍのＲｕ膜７６を形成する。ＭＯＣＶＤ法による成膜では、成膜温度を３００℃、圧力を０．０５Ｔｏｒｒ、Ｒｕ源としてのＲｕ（ＥｔＣｐ）２　の流量を０．０６ｓｃｃｍ、Ｏ２　ガス流量を１６０ｓｃｃｍとしてＲｕ膜を成膜する。また、Ｒｕ膜にかえて、Ｐｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘを用いることもできる。
【００５７】
次いで、図８に示すように、ウェット処理により、Ｒｕ膜７６と密着層７４の界面にＴｉＯｘよりなる酸化物８５を形成する。ウェット装置で、処理槽に水とＨＣＬ水溶液を２分間同時に流し、その後、１５分間Ｏ３　水を流し続けるウェット処理により、薬液がＲｕ膜７６中のピンホール７７中に染み込み、ＴｉＮよりなる密着層７４と反応して、Ｒｕ膜７６と密着層７４の界面にＴｉＯｘが生成される。この酸化物８５が、後の工程で、密着層７４のエッチングの際に、Ｒｕ膜７６のピンホール７７に染み込んだ硫酸過水溶液を、密着層７４との界面で止めて、密着層７４及び下層の導体プラグ６２がエッチングされてしてしまうのを防ぐ。酸化物８５の生成には、アッシング、アニール等のドライ処理を用いてもよい。密着層７４としては、ＴｉＮ膜にかえて、ＴｉＮ／Ｔｉ、ＴｉＡｌＮ、ＷＮ、ＴｉＷ、ＮｂＮ、ＴａＮ、Ｔａ、ＴａＳｉＮを用いることもできる。この場合、Ｒｕ膜と窒化チタン膜の界面に生成される酸化物は、ＴｉＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘになる。
【００５８】
次いで、図９（ａ）に示すように、全面にフォトレジスト膜７８を塗布し、密着層７４及びＲｕ膜７６が形成された開口部７２内をフォトレジスト膜７８で埋め込む。
【００５９】
次いで、図９（ｂ）に示すように、ＣＭＰ法により、フォトレジスト膜７８、Ｒｕ膜７６を密着層７４の表面が露出するまで研磨し、その後、絶縁膜７０の表面が露出するまで、反応性イオンエッチング法により密着層７４を除去する。
【００６０】
次いで、図１０（ａ）に示すように、弗酸水溶液を用いたウェットエッチングなどの等方性エッチングにより、エッチングストッパ膜６８をストッパとして、絶縁膜７０を選択的にエッチングする。次に、薬液処理やプラズマアッシング処理により、フォトレジスト膜７８を除去し、Ｒｕ膜７６よりなるシリンダ状の蓄積電極８４を形成する。
【００６１】
次いで、図１０（ｂ）に示すように、密着層７４を、硫酸と過酸化水素とを含む水溶液により、Ｒｕ膜７６、エッチングストッパ膜６８、層間絶縁膜６６に対して選択的にエッチングする。このエッチングは、密着層７４と後に形成するキャパシタ誘電体膜８６とが直接接触することによる、キャパシタ特性の劣化を防止するためのである。キャパシタ誘電体膜８６となるＴａ２　Ｏ５　等は、密着層７４となるＴｉＮ等と直接接触すると、Ｔａ２　Ｏ５　の酸素がＴｉＮ側に拡散して酸素欠損を引き起こす。Ｔａ２　Ｏ５　が酸素欠損をおこすと導電性を帯び、膜中をリーク電流が流れ、キャパシタの情報が消えてしまうことになる。よって、密着層７４のエッチングは、Ｔａ２　Ｏ５　が導電性を帯びても影響の出ないように、少なくともエッチングストッパ膜６８とＲｕ膜７６との間に間隙が形成されるまで行うことが望ましい。
【００６２】
この密着層７４のエッチングのとき、硫酸過水溶液が蓄積電極８４の開口部からシリンダ内に入り込み、Ｒｕ膜７６のピンホール７７（図８に図示）に染み込んでも、密着層７４との界面に生成された酸化物８５によって染み込みが止められ、密着層７４や下層の導体プラグ６２をエッチングしてしまうことはない。
【００６３】
次いで、図１１（ａ）に示すように、全面に、ＭＯＣＶＤ法により、酸素とペントエトキシタンタル（Ｔａ（Ｏ（Ｃ２　Ｈ５　））５　との混合ガスを用い、基板温度を４６０℃、圧力を０．５Ｔｏｒｒとして成膜することにより、膜厚１０〜３０ｎｍのタンタル酸化膜（Ｔａ２　Ｏ５　）よりなるキャパシタ誘電体膜８６を形成する。
【００６４】
次いで、ＵＶ−Ｏ３　中で、温度４８０℃、２分間の熱処理を行い、タンタル酸化膜中の酸素空孔を充填する。この熱処理により、キャパシタのリーク電流を更に低減することができる。
【００６５】
なお、Ｔａ２　Ｏ５　にかえて、（Ｂａ，Ｓｒ）ＴｉＯ３　（ＢＳＴＯ）、ＳｒＴｉＯ３　（ＳＴＯ）、ＰｂＺｒＴｉＯ３　（ＰＺＴ）等のような酸化物高誘電体を用いることもできる。
【００６６】
次いで、全面に、シード層として膜厚１０ｎｍのＲｕ膜をスパッタ法により形成した後、ＭＯＣＶＤ法によりＲｕ膜を堆積することにより、トータル膜厚３０〜５０ｎｍのＲｕ膜８７を形成する。ＭＯＣＶＤによる成膜は、蓄積電極８４となるＲｕ膜７６と同様の成膜条件を用いることができる。
【００６７】
次いで、Ｒｕ膜８７上に、スパッタ法により、膜厚１０〜２０ｎｍの窒化チタン膜８９を堆積する。窒化チタン膜は、基板温度を１５０℃、パワーを５ｋＷ、アルゴンガス流量を５ｓｃｃｍ、窒素ガス流量を５０ｓｃｃｍとして、チタンターゲットをスパッタすることにより成膜する。なお、窒化チタン膜８９は、対向電極となるＲｕ膜８７とその上層に形成する層間絶縁膜との密着性を向上するための密着層である。したがって、対向電極と層間絶縁膜との密着性がよい場合には、必ずしも必要はない。
【００６８】
次いで、圧力を０．１Ｔｏｒｒ、パワーを５００Ｗ、ガス流量をＣｌ２　／Ｏ２　＝５０／５００ｓｃｃｍとしてエッチングにより、窒化チタン膜８９及びＲｕ膜８７をパターニングし、上面が窒化チタン膜８９により覆われた、Ｒｕ膜よりなる対向電極８８を形成する。
【００６９】
次いで、図１１（ｂ）に示すように、全面に、ＣＶＤ法により、膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜９０を形成する。
【００７０】
次いで、リソグラフィー技術及びエッチング技術により、層間絶縁膜９０、エッチングストッパ膜６８、層間絶縁膜６６、エッチングストッパ膜６４及び層間絶縁膜５８を貫き配線層４４に達するコンタクトホール１０４を形成する。
【００７１】
次いで、図１２に示すように、次いで、全面に、スパッタ法により、膜厚２５ｎｍの窒化チタン／チタンの積層構造よりなる密着層と、膜厚２５０ｎｍのＷ膜とを堆積した後、層間絶縁膜９０の表面が露出するまでＣＭＰ法により研磨し、コンタクトホール１０４内に埋め込まれたプラグ１０８を形成する。
【００７２】
次いで、全面に、スパッタ法により、膜厚１０ｎｍのバリアメタルとなる窒化チタン膜と、膜厚３００ｎｍのアルミ膜或いは銅膜とを堆積してパターニングし、プラグ１０８を介して下層配線に接続された配線層１００を形成する。
【００７３】
次いで、全面に、ＣＶＤ法により、膜厚１０００ｎｍのシリコン酸化膜を堆積し、ＣＭＰ法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜よりなる層間絶縁膜１０２を形成する。
【００７４】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造する。
【００７５】
このように、本実施形態によれば、蓄積電極形成後の密着層のエッチングの際に、硫酸過水溶液が蓄積電極のシリンダ内に入り込んで、Ｒｕ膜のピンホールを通して電極層中に染み込んでも、密着層と蓄積電極の界面に生成された酸化物（ＴｉＯｘ）によって、染み込みが止められるので、密着層及び下層の導体プラグがエッチングされるのを防止することができる。これにより、密着層がエッチングされてコンタクト抵抗が増大してしまったり、導体プラグがエッチングされ、転送トランジスタとキャパシタとの電気的接続がとれなくなる等のキャパシタ特性の劣化を防止し、蓄積電極の倒れや飛びを防止することができる。
【００７６】
［変形例］
図１３は、第一実施形態の変形例による半導体装置の構造を示す概略断面図であり、図面の左側はメモリセル部の断面であり、図１のＡ−Ａ’線に沿う断面を示している。右側は周辺回路部の断面を示している。
【００７７】
第一実施形態では、図１０に示すように、エッチングストッパ膜６８と層間絶縁膜６６によって、Ｒｕ膜７６の倒れ込みを予防しているが、Ｒｕ膜７６の倒れ込みの恐れが無い場合は、エッチングストッパ膜６８と層間絶縁膜６６によって支えるは必要無く、第一の実施形態に比べて、工程を削減することができる。
【００７８】
［第二実施形態］
次に、第二実施形態について図面を参照して説明する。
【００７９】
第一実施形態では、キャパシタ容量を確保するために、キャパシタ誘電体膜にタンタル酸化膜を用いたシリンダ型キャパシタについて説明した。
【００８０】
特開２００２−８３８８０号公報には、第一実施形態のようなシリンダ型キャパシタでは、シリンダ外面にもキャパシタ誘電体膜を生成するので、ステップカバレッジを維持することが困難となる場合があることが記載されている。蓄積電極形成の過程で、ＣＭＰ法によるシリンダ開口部の研磨を行なうため、開口部からシリンダ外面へかけての屈曲が鋭角になってしまう。この部分にはキャパシタ誘電体膜を蒸着しにくいので、キャパシタ誘電体膜の膜厚が薄くなり、場合によっては、蓄積電極と対向電極間でリーク電流が発生する。このように、シリンダ型キャパシタでは、歩留りが低く、信頼性に問題がある。
【００８１】
そのため、本実施形態では、キャパシタ誘電体膜をシリンダ外面に形成しないコンケーブ型キャパシタにおいて、密着層のエッチングによるキャパシタ特性の劣化を防止する本発明を適用した半導体装置及びその製造方法について説明する。
【００８２】
図１４は、第三実施形態による半導体装置の構造を示す概略断面図であり、図面の左側はメモリセル部の断面であり、図１のＡ−Ａ’線に沿う断面を示している。右側は周辺回路部の断面を示している。図１５〜２１は、本実施形態による半導体装置の製造方法を説明する工程断面図である。図中、９２は密着層、９４は蓄積電極、９６はキャパシタ誘電体膜、９８は対向電極を示しており、その他の符号は第一実施形態において説明した図２〜１２の符合と同一のものとする。
【００８３】
まず、第一実施形態と同じようにして、図３（ａ）〜図５（ｂ）に示すように、半導体基板に、メモリセルトランジスタを形成し、ソース／ドレイン拡散層２４に接合するプラグ３８に達するコンタクトホール６０内に導体プラグ６２を形成する。
【００８４】
次いで、図１５（ａ）に示すように、全面に、ＣＶＤ法により、膜厚４０ｎｍ程度のシリコン窒化膜よりなるエッチングストッパ膜６４、膜厚８００ｎｍのシリコン酸化膜よりなる層間絶縁膜６７を順次形成する。
【００８５】
次いで、図１５（ｂ）に示すように、第一実施形態と同じようにして、蓄積電極の形成予定領域に、導体プラグ６２に達する開口部７２を形成する。
【００８６】
次いで、図１６に示すように、第一実施形態と同じようにして、全面に膜厚１０ｎｍの窒化チタン膜よりなる密着層９２、膜厚４０ｎｍのルテニウム（Ｒｕ）膜７６を順次成膜する。
【００８７】
次いで、図１７に示すように、アニールにより、Ｒｕ膜７６と密着層９２の界面にＴｉＯｘからなる酸化物８５を形成する。アニール温度４００℃で、微量の巻き込み酸素を含むＮ２　雰囲気の炉で３０分間アニールすることにより、Ｒｕ膜７６中のピンホール７７にガスが染み込み、ＴｉＮよりなる密着層９２と反応して、Ｒｕ膜７６と密着層９２の界面にＴｉＯｘが生成される。この酸化物８５が、後の工程で、密着層９２のエッチングの際に、Ｒｕ膜７６のピンホール７７に染み込んだ硫酸過水溶液を、密着層９２との界面で止めて、密着層９２及び下層の導体プラグ６２がエッチングされてしまうのを防ぐ。酸化物８５の生成には、アッシング等のドライ処理やウェット処理を用いてもよい。
【００８８】
次いで、図１８（ａ）に示すように、全面にフォトレジスト膜７８を塗布し、密着層９２及びＲｕ膜７６が形成された開口部７２内をフォトレジスト膜７８で埋め込む。
【００８９】
次いで、図１８（ｂ）に示すように、ＣＭＰ法により、フォトレジスト膜７８、Ｒｕ膜７６を密着層９２の表面が露出するまで研磨し、その後、層間絶縁膜６７の表面が露出するまで、反応性イオンエッチング法により密着層９２を除去する。次に、薬液処理やプラズマアッシング処理により、開口部７２内のフォトレジスト膜７８を除去する。
【００９０】
次に、図１９に示すように、密着層９２を、硫酸と過酸化水素とを含む水溶液によりエッチングする。このエッチングは、後に形成するキャパシタ誘電体膜９６と密着層９２が接触することによるキャパシタ特性の劣化が起きない様に、少なくとも層間絶縁膜６７とＲｕ膜７６との間に間隙が形成されるまで行うことが望ましい。この密着層９２のエッチングのとき、硫酸過水溶液が、Ｒｕ膜７６の開口部内に入り込み、Ｒｕ膜７６のピンホール７７（図１７に図示）に染み込んでも、密着層９２との界面に生成された酸化物８５によって染み込みが止められ、密着層９２や下層の導体プラグ６２をエッチングしてしまうことはない。
【００９１】
図２０（ａ）を参照して、第一実施形態では、キャパシタ誘電体膜にタンタル酸化膜（Ｔａ２　Ｏ５　）を用いたが、本実施例のコンケーブ型キャパシタにおいては、シリンダ型キャパシタよりもキャパシタ誘電体膜の面積が小さくなるので、キャパシタ容量を確保するために、キャパシタ誘電体膜にタンタル酸化膜よりも比誘電率の高いＢＳＴＯ膜を成膜する。固形原料Ｂａ（ＴＨＤ）２　、Ｓｒ（ＴＨＤ）２　、Ｔｉ（ｉ−ＯＣ３　Ｈ７　）２　（ＴＨＤ）２　を溶媒であるｔｅｔｒａｈｙｄｒｏｆｕｒａｎ：ＴＨＦに混ぜてそれを気化させてキャパシタ誘電体膜９６を成膜する。
【００９２】
次いで、第一実施形態と同じようにして、全面に、トータル膜厚３０〜５０ｎｍのＲｕ膜９７、その上に膜厚１０〜２０ｎｍの窒化チタン膜９９を順次成膜する。なお、窒化チタン膜９９は、対向電極となるＲｕ膜とその上層に形成する層間絶縁膜との密着性を向上するための密着層である。したがって、対向電極と層間絶縁膜との密着性がよい場合には、必ずしも必要はない。
【００９３】
次いで、第一実施形態と同じようにして、窒化チタン膜９９及びＲｕ膜９７をパターニングし、上面が窒化チタン膜９９により覆われた、Ｒｕ膜よりなる対向電極９８を形成する。
【００９４】
次いで、図２０（ｂ）に示すように、第一実施形態と同じようにして、シリコン酸化膜よりなる層間絶縁膜９０を形成し、次いで、層間絶縁膜９０、層間絶縁膜６７、エッチングストッパ膜６４及び層間絶縁膜５８を貫き配線層４４に達するコンタクトホール１０４を形成する。
【００９５】
次いで、図２１に示すように、第一実施形態と同じようにして、プラグ１０８、配線層１００、層間絶縁膜１０２を順次形成する。
【００９６】
こうして、１トランジスタ、１キャパシタよりなるメモリセルを有するＤＲＡＭを製造する。
【００９７】
このように、本実施形態においても、蓄積電極形成後の密着層のエッチングの際に、密着層と蓄積電極の界面に生成された酸化物（ＴｉＯｘ）により、硫酸過水溶液の染み込みが止められるので、密着層及び下層の導体プラグがエッチングされるのを防止することができる。これにより、密着層がエッチングされてコンタクト抵抗が増大してしまったり、導体プラグがエッチングされ、転送トランジスタとキャパシタとの電気的接続がとれなくなる等のキャパシタ特性の劣化を防止することができる。また、コンケーブ型キャパシタとすることで、キャパシタ誘電体膜のステップカバレッジの維持が容易になり、蓄積電極と対向電極間でリーク電流が発生しないので、歩留りが向上し、信頼性に優れた半導体装置を提供できる。
【００９８】
以上詳述したように、本発明による半導体装置及びその製造方法の特徴をまとめると以下の通りとなる。
【００９９】
（付記１）　半導体基板に形成された一対のソース／ドレイン拡散層と、該半導体基板上に形成されたゲート電極とを含むメモリセルトランジスタと、　　該メモリセルトランジスタ上に形成された絶縁膜と、
該絶縁膜に形成されたコンタクトホールと、
該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグと、
該導体プラグ上に形成された導電膜と、
該導電膜の表面に部分的に形成された酸化物と、
該酸化物を介して、該導電膜上に形成された蓄積電極と、
該蓄積電極表面に形成された誘電体膜と、
該誘電体膜表面に形成された対向電極と
を有することを特徴とする半導体装置。（１）
（付記２）　半導体基板に形成された一対のソース／ドレイン拡散層と、該半導体基板上に形成されたゲート電極とを含むメモリセルトランジスタと、　　該メモリセルトランジスタ上に形成された第１の絶縁膜と、
該第１の絶縁膜に形成されたコンタクトホールと、
該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグと、
該導体プラグ及び該第１の絶縁膜上に形成された第２の絶縁膜と、
該第２の絶縁膜に形成され、該導体プラグに達する開口部と、
該開口部内の該導体プラグ上に形成された導電膜と、
該導電膜と電気的に接続し、該開口部の内壁に該導電膜を介して形成された蓄積電極と、
該蓄積電極表面に形成された誘電体膜と、
該誘電体膜表面に形成された対向電極とを備え、
該蓄積電極にはピンホールが形成されており、該ピンホールと該導電膜との界面に選択的に形成された酸化物と、
を有することを特徴とする半導体装置。（２）
（付記３）　前記導電膜が、ＴｉＮ、ＴｉＮ／Ｔｉ、ＴｉＡｌＮ、ＷＮ、ＴｉＷ、ＮｂＮ、ＴａＮ、Ｔａ、ＴａＳｉＮのいずれかであることを特徴とする付記１または２記載の半導体装置。
【０１００】
（付記４）　前記蓄積電極が、Ｒｕ、Ｐｔ、Ｉｒ、ＩｒＯｘ、ＲｕＯｘのいずれかであることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
【０１０１】
（付記５）　前記導電膜と前記蓄積電極間に形成された前記酸化物が、ＴｉＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘのいずれかであることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置。
【０１０２】
（付記６）　前記導体プラグが、Ｗ、ＴｉＮ、ポリシリコンのいずれかであることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置。
【０１０３】
（付記７）　半導体基板に一対のソース／ドレイン拡散層と、該半導体基板上にゲート電極とを含むメモリセルトランジスタを形成する工程と、
該メモリセルトランジスタ上に絶縁膜を形成する工程と、
該絶縁膜にコンタクトホールを形成する工程と、
該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグを形成する工程と、
該導体プラグ上に導電膜を形成する工程と、
該導電膜上にピンホールを有する蓄積電極を形成する工程と、
該ピンホール下の該導電膜表面に酸化物を形成する工程と、
該導電膜の一部を除去する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。（３）
（付記８）　半導体基板に一対のソース／ドレイン拡散層と、該半導体基板上にゲート電極とを含むメモリセルトランジスタを形成する工程と、
該メモリセルトランジスタ上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜にコンタクトホールを形成する工程と、
該コンタクトホール内に充填され、一方の該ソース／ドレイン拡散層に電気的に接続する導体プラグを形成する工程と、
該導体プラグ及び該第１の絶縁膜上に、第２の絶縁膜を形成する工程と、
該第２の絶縁膜に、該導体プラグに達する開口部を形成する工程と、
該開口部の底面及び内壁に、該導体プラグと電気的に接続する導電膜を形成する工程と、
該開口部の底面及び内壁上に、該導電膜を介してピンホールを有する蓄積電極を形成する工程と、
該ピンホール下の該導電膜表面に酸化物を形成する工程と、
該第２の絶縁膜上面から、該導電膜の一部を除去する工程と、
該蓄積電極表面に誘電体膜を形成する工程と、
該誘電体膜表面に対向電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。（４）
（付記９）　該蓄積電極は、有機金属化学気相成長法により形成することを特徴とする付記７または８記載の半導体装置の製造方法。
【０１０４】
（付記１０）　該導電膜の一部を除去する工程は、該蓄積電極に対して選択的にエッチングすることを特徴とする付記７乃至付記９のいずれかに記載の半導体装置の製造方法。（５）
【０１０５】
【発明の効果】
以上の通り、本発明によれば、ＤＲＡＭの蓄積キャパシタの形成において、蓄積電極形成後の密着層のエッチングの際に、密着層と蓄積電極の界面に局所的に形成された酸化物が、蓄積電極のピンホールに染み込んだエッチング薬液の染み込みを密着層界面で止めるので、下地の密着層及び導体プラグがエッチングされるのを防止することができる。これにより、蓄積電極の倒れや飛び、コンタクト不良等のキャパシタ特性の劣化を防止し、歩留まりが向上する。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す概略断面図である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】本発明の第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図１４】本発明の第２実施形態による半導体装置の構造を示す概略断面図である。
【図１５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図１６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図１７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１９】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図２０】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図２１】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図２２】従来の半導体装置の製造方法を示す工程断面図（その１）である。
【図２３】従来の半導体装置の製造方法を示す工程断面図（その２）である。
【図２４】従来の半導体装置の製造方法を示す工程断面図（その３）である。
【図２５】従来の半導体装置の製造方法を示す工程断面図（その４）である。
【図２６】従来の半導体装置の製造方法における課題を説明する図である。
【符号の説明】
１０…シリコン基板
１２…素子分離膜
１４…ゲート絶縁膜
１６…ポリシリコン膜
１８、５１、５２…タングステン膜
２０…ゲート電極
２２、５４…シリコン窒化膜
２４…ソース／ドレイン拡散層
２８、５６…サイドウォール絶縁膜
３０、４０、５８、６６、６７、９０、１０２…層間絶縁膜
３２、３３、３４、４２、４３、６０、１０４…コンタクトホール
３６、３７、３８、１０８…プラグ
４８…ビット線
５０…密着層
６２…導体プラグ
６４、６８…エッチングストッパ膜
７０…絶縁膜
７２…開口部
７４、９２…密着層
７６、８７、９７…ルテニウム膜
７７…ピンホール
８４、９４…蓄積電極
８５…酸化物
８６、９６…キャパシタ誘電体膜
８８、９８…対向電極
８９、９９…窒化チタン膜
１００…配線層
【図１】
2004071759.tif 000003
【図２】
2004071759.tif 000004
【図３】
2004071759.tif 000005
【図４】
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【図５】
2004071759.tif 000007
【図６】
2004071759.tif 000008
【図７】
2004071759.tif 000009
【図８】
2004071759.tif 000010
【図９】
2004071759.tif 000011
【図１０】
2004071759.tif 000012
【図１１】
2004071759.tif 000013
【図１２】
2004071759.tif 000014
【図１３】
2004071759.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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