(57)【要約】【課題】回路シミュレータのユーザが考案した素子モデルを回路シミュレータに容易に反映させて、開発中の集積回路に適した正確な回路検証を行うことを可能とし、それにより、短い期間で半導体集積回路の開発・生産を達成することを可能とする方法を提供する。【解決手段】ラテラル構造のＰＮＰバイポーラトランジスタＱ１を有するパワーＩＣの回路検証を行う際に、シミュレーション装置に備わる回路ブロック定義機能を用いてトランジスタＱ１をメイントランジスタＴｒ０と寄生トランジスタＴｒ１，Ｔｒ２を接続してなる回路ブロックとして定義してシミュレーションを行う。【選択図】　　　　図２
2004071957.tif 000002
【特許請求の範囲】
【請求項１】
回路の設計と設計した回路のシミュレーションとを行って半導体集積回路の開発を行う半導体集積回路の開発方法であって、
上記シミュレーションの過程において、
上記設計回路を構成する特定の素子を複数の素子が接続されてなる回路ブロックとしてみなし、シミュレーション装置の回路ブロック定義機能により該回路ブロックを定義して上記特定の素子に代替させて上記設計回路のシミュレーションを行うことを特徴とする半導体集積回路の開発方法。
【請求項２】
上記シミュレーション装置は、複数種の素子の各々について各素子の特性を表わした素子モデル式を備えており、該素子モデル式に従って回路のシミュレーションを行うように構成されるとともに、
上記特定の素子に定義づけられる上記回路ブロックは、上記素子モデル式がそれぞれ定義されている複数の素子が接続された回路で表わされることを特徴とする請求項１記載の半導体集積回路の開発方法。
【請求項３】
上記素子モデル式には素子特性を調整するユーザ設定可能なパラメータが含まれ、
上記回路ブロックを構成する複数の素子に関する上記パラメータを、該回路ブロックに定義づけられた上記特定の素子の特性に関連づけて扱うとともに、上記パラメータの値を当該特定の素子の特性値に基づき設定して、上記シミュレーションを行うことを特徴とする請求項２記載の半導体集積回路の開発方法。
【請求項４】
上記の特定の素子が寄生素子を有する場合に、当該特定の素子を該素子本来の素子と上記寄生素子を構成素子として組み合わせた回路ブロックとして扱うことを特徴とする請求項１〜３の何れかに記載の半導体集積回路の開発方法。
【請求項５】
請求項１〜４の何れかに記載の半導体集積回路の開発方法により回路設計およびシミュレーション並びにパッケージングの設計を行った後、これらの設計により得られたデータを用いて半導体集積回路の製造を行うことを特徴とする半導体集積回路の生産方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、回路シミュレータを用いた半導体集積回路の開発技術に関し、例えば自動車電装品や様々な電動機器の電力制御に使用される大出力の半導体集積回路の開発・生産に適用して有用な技術に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路の開発においては、設計した回路が正常に動作するかシミュレーションにより動作検証が行われる。回路シミュレータは、例えばワークステーションなどのコンピュータと該コンピュータ上で動作するソフトウェアとからなり、ユーザが回路の情報とシミュレーション条件などを入力して回路シミュレータに計算を行わせることで、例えば注目する素子や節点の電流・電圧の特性を出力表示するなど、さまざまな動作検証を行うことが出来る。回路シミュレータに入力される回路の情報には、回路を構成する各素子の情報や各素子の接続関係を表わすネットリストなどがある。
【０００３】
回路シミュレータのプログラムには、各素子の特性を数式等で表現した素子モデル式が予め記述されており、この素子モデル式に含まれるパラメータをユーザが設定することで素子モデル式により表わされる特性を調整して実際の素子特定に近づけることが出来る。素子モデルのパラメータの値は、例えば、製品で使用するのと同じ半導体プロセス条件で先ず素子のサンプルを形成するとともにその素子の特性を実測して、この実測値と合うように定められる。
【０００４】
【発明が解決しようとする課題】
回路シミュレーションで使用されるトランジスタのモデルとしては、従来、何種類ものモデルが考案され、様々な回路シミュレータにおいて採用されている。しかしながら、現在使用されている素子モデルは実際の素子と完全に合致するように特性を表わすことができるものはないので、回路シミュレータに備わっている素子モデルを用いると必要としている特性がシミュレーションに反映されない場合がある。
【０００５】
例えば、自動車の電装品や各種の電動装置の電力制御などを行うパワーＩＣ（半導体集積回路）にあっては、１００Ｖ以上の高い電圧が入力されることもあって、トランジスタが飽和領域で動作する際に流れる基板電流を正確に検証したいという要求があるが、従来のトランジスタのモデルではこのような飽和領域での動作特性を正確に表わすものは存在しなかった。例えば、高周波動作を伴わないパワー半導体ＩＣにおいては、安価に形成することの出来るラテラル構造のＰＮＰトランジスタが多く用いられるが、従来の回路シミュレータに採用されている素子モデルでは、このＰＮＰトランジスタに生じる寄生トランジスタの効果が考慮されておらず、その結果、このような素子を用いた集積回路の動作を正確にシミュレーションすることが出来ないという問題があった。
【０００６】
回路シミュレータにおいては、通常、シミュレーションで使用される素子モデルが予め定められており、回路シミュレータのユーザである設計者がこの素子モデルの変更を行うことは出来ないようになっている。従って、設計者が開発中の集積回路に適した素子モデルを考案した場合でも、この素子モデルを回路シミュレータに組み込んで使用するには、例えば、回路シミュレータの開発元に依頼してソフトウェアを改変してもらう必要があり、このような処理は時間やコストがかかるため容易に行える手段ではなかった。
【０００７】
この発明の目的は、回路シミュレータのユーザが考案した素子モデルを回路シミュレータに容易に反映させて、開発中の集積回路に適した正確な回路検証を行うことを可能とし、それにより、短い期間で半導体集積回路の開発・生産を達成することを可能とする方法を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、シミュレーション装置に備わる回路ブロック定義機能を用いて１個の素子を複数の素子を接続した回路ブロックとして定義してシミュレーションを行い、設計回路の検証を行うようにする。
これにより、シミュレータ装置に備わっている回路モデルを使用して必要な特性を表現することが出来ないような素子であっても、必要な特性が表わされる回路ブロックとして定義して、設計回路の正確な検証を行うことができ、それにより半導体集積回路のトータルな開発期間の短縮を図ることが出来る。
【０００９】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１には、本実施例の半導体集積回路の開発段階で使用される回路シミュレータを説明する図を示す。
本発明の実施例で使用される回路シミュレータ１０は、従来の一般的な回路シミュレータと同様のものであり、回路を構成する素子の内容や接続情報が記された回路接続情報（ネットリスト）と、回路の動作条件やどの素子の或いはどの接点における何の特性を結果出力させるかと云ったシミュレーションの実行に必要な制御情報と、各素子の特性を表わす素子モデルのパラータなどが記されたモデル情報とを入力して、これらの情報に従って設計回路のシミュレーションを行うものである。そして、シミュレーションの出力結果がデータファイルＦ４又は特性グラフ等の表示により出力される。
【００１０】
なお、上記の回路接続情報、制御情報およびモデル情報は、所定のフォーマットに従って１つのデータファイルとして入力することも出来るし、別々のデータファイルＦ１〜Ｆ３として別個に入力することも出来る。上記の回路接続情報が記述されたデータファイルは一般に回路記述データファイルＦ１と呼ばれている。
【００１１】
回路シミュレータ１０には、種々の素子の特性を表わす素子モデル式が予め備わっており、ユーザは使用する素子モデル式を選択しその素子モデル式に含まれるモデルパラメータの値を決めてやることで、シミュレータ装置上での素子の特性を決定することが出来る。モデルパラメータは、例えば、設計回路を製造する際の製造プロセスと同一の条件で各素子を試作し、これら素子の特性を実測して、素子モデル式により示される特性値と一致するように定めてやることで、実際に製造される素子に近い特性を有する素子モデルを得ることが出来る。
【００１２】
このモデルパラメータの値は、一般にモデル情報を格納したデータファイルＦ３の中に素子モデルの名称（モデル名と呼ぶ）を付けてまとめて記述されるが、その他、上記の回路記述データファイルＦ１の中で各素子の内容を表わす記述の中に含めて回路の各素子ごとに指定することも出来る。前者の場合、シミュレーションを行う回路の内容を表わす回路記述データファイルＦ１において、各素子の内容を表わす記述の中に上記モデル名を記すことで、この素子のモデルパラメータの値が上記モデル情報のデータファイルＦ３の中から呼び出されて使用されることになる。
【００１３】
なお、素子サイズは頻繁に変わるので、上記モデル情報のデータファイルＦ３には、素子サイズを単位面積とした場合の特性を表わすモデルパラメータを登録しておく一方、回路記述データファイルＦ１の中で各素子を表わすときにはモデル名と素子サイズとを指定して、素子サイズに応じた特性が演算されるようにするのが一般的である。
【００１４】
この実施例で使用される回路シミュレータ１０には、複数の素子を接続した回路ブロックを登録して１単位のものとして扱うことが可能な回路ブロック登録機能が備わっている。ここで、回路ブロックとは一般にサブ回路と呼ばれるものであり、上記の回路接続情報が記述された回路記述データファイルＦ１の中で定義することも出来るし、上記モデル情報のデータファイルＦ３の中に記述して定義することも出来る。また、別途サブ回路の定義記述のみをまとめて１個のデータファイルとすることも出来る。
【００１５】
サブ回路の定義記述の形式は、シミュレーションを行う回路を記述する場合とほぼ同様の形式であるが、例えばその先頭行の記述に、サブ回路であることを示す表記とサブ回路の名称（サブ回路名と呼ぶ）とが付加される。サブ回路を構成する各素子のモデルパラメータは、サブ回路の定義文の中に全て記述しておくことも出来るし、或いは定義文の中でユーザ定義のパラメータの関数として記述しておき、回路記述データファイルＦ１の回路接続情報の中でサブ回路を呼び出す際にこのユーザ定義のパラメータの値を参照することで、サブ回路を構成する各素子のモデルパラメータが決まるようにすることも出来る。
【００１６】
本発明においては、本来は回路を構成する１個の素子であるが、この素子に寄生するトランジスタやダイオードなどの寄生素子も考慮すると１個の素子として扱うよりも回路ブロックとして扱う方が妥当である素子があると判断した。
【００１７】
次に、この実施例の半導体集積回路の開発段階で行われる設計回路のシミュレーション過程において回路ブロックとして扱われる素子について幾つか例示する。
図２には、回路ブロックを構成するラテラル構造のＰＮＰバイポーラトランジスタの素子構造を示す縦断面図を、図３には、このバイポーラトランジスタをサブ回路として定義する場合の回路構成図を示す。
【００１８】
ラテラル構造のＰＮＰバイポーラトランジスタＱ１の特性は、回路シミュレータに備わるバイポーラトランジスタの素子モデルを用いた場合、モデルパラメータにどのような値を設定しようとも飽和領域での特性は実際の素子特性と大きなずれが生じてしまう。本発明者らは、その原因は、ラテラル構造のＰＮＰバイポーラトランジスタＱ１に付随する寄生トランジスタの作用が考慮されていないためであると考えた。
【００１９】
ラテラル構造のＰＮＰバイポーラトランジスタＱ１は、ｎ型ベース領域ＢＡとその表面に形成されたｐ形のコレクタ領域ＣＡおよびエミッタ領域ＥＡからなるＰＮＰ形のメイントランジスタＴｒ０の他にＰＮＰ形の寄生トランジスタＴｒ１，Ｔｒ２を含んでいる。寄生トランジスタＴｒ１は、メイントランジスタＴｒ０のエミッタ領域ＥＡとベース領域ＢＡと基板ＳＵＢとの間に存在し、一方の寄生トランジスタＴｒ２はメイントランジスタＴｒ０のコレクタ領域ＣＡとベース領域ＢＡと基板ＳＵＢとの間に存在する。
【００２０】
そこで、この実施例の半導体集積回路の開発方法では、シミュレーションでの設計回路の取り扱いとして、１個のラテラル構造のＰＮＰバイポーラトランジスタＱ１を、図３に示すような寄生トランジスタＴｒ１，Ｔｒ２を構成素子とした回路ブロックと見なし、これをサブ回路として定義して取り扱うようにした。
サブ回路を構成するメイントランジスタＴｒ０と寄生トランジスタＴｒ１，Ｔｒ２は、回路シミュレータに備わっているバイポーラトランジスタの素子モデルを用いて表わすことが出来る。
【００２１】
次に、各素子のモデルパラメータの扱い方について説明する。
メイントランジスタＴｒ０や寄生トランジスタＴｒ１，Ｔｒ２は、個々に切り離して素子ごとに測定を行うことは出来ないので、通常の素子モデルに適用されるモデルパラメータ値の抽出方法はそのままでは利用できない。また、必要以上に実際の素子特性と合致するように正確なパラメータ値を抽出しようとすると、パラメータ値の抽出が非常に複雑になってしまうので、シミュレーションに必要な特性が表れる範囲で抽出するパラメータを最低限必要なものに絞ったほうが良い。次に示すモデルパラメータの抽出方法は、トランジスタの基本特性と、この基本特性では表わされない基板電流特性とをシミュレーションに最低限必要な特性として、これらの２つの特性に焦点を当ててパラメータを絞ったものである。
【００２２】
上記サブ回路の各素子のモデルパラメータの抽出方法は次の（１）〜（５）に示すごとくである。
（１）ラテラル構造ＰＮＰバイポーラトランジスタＱ１の基本特性はメイントランジスタＴｒ０により表わされるように、従来と同様の方法で基本特性の測定値に基づきメイントランジスタＴｒ０の全てのモデルパラメータの値を抽出する。但し、後述の（５）で説明するようにコレクタ・基板間の容量に関するパラメータ“ＣＪＳ，ＶＪＳ，ＭＪＳ”については、寄生トランジスタＴｒ１，Ｔｒ２により表わすことが出来るので、ここでは無視できる値に設定する。
モデルパラメータは、素子モデルによっても異なるが、例えば、トランスポート飽和電流、理想最大順方向β、順方向電流発光係数、順方向アーリー電圧など、その他４０個から５０個のパラメータが予め定められている。
【００２３】
（２）メイントランジスタＴｒ０のエミッタ端子Ｅから基板端子Ｓｕｂに流れる順方向基板電流を寄生トランジスタＴｒ１の順方向電流特性のパラメータにより表わす。
すなわち、図４に示すラテラル構造ＰＮＰバイポーラトランジスタＱ１のベース・エミッタ間電圧Ｖｂｅ−順方向基板電流ＩＳｕｂの測定結果を表わしたグラフに基づき、寄生トランジスタＴｒ１のトランスポート飽和電流“ＩＳ”、順方向電流発光係数“ＮＦ”、特性線の第１の屈曲点が位置する電流値を表わす順方向β高電流ロールオフのコーナ“ＩＫＦ”、および、エミッタ抵抗“ＲＥ”を決定する。
【００２４】
（３）コレクタ端子Ｃから基板端子Ｓｕｂに流れる逆方向基板電流を寄生トランジスタＴｒ２の順方向電流特性のパラメータにより表わす。具体的には上記（２）の方法を逆方向基板電流について行えば良い。
【００２５】
（４）順方向ベース電流はメイントランジスタＴｒ０および寄生トランジスタＴｒ１，Ｔｒ２の各ベース電流の合計となるが、（１）においてメイントランジスタＴｒ０のモデルパラメータにより既に表わしているので、寄生トランジスタＴｒ１，Ｔｒ２のベース電流が無視できるように、寄生トランジスタＴｒ１，Ｔｒ２の理想最大順方向βの値を抽出する。例えば、寄生トランジスタＴｒ１，Ｔｒ２の理想最大順方向β＝１００００程度に設定する。
【００２６】
（５）ベース・基板間容量を２個の寄生トランジスタＴｒ１，Ｔｒ２に等分されるようにそれに関するパラメータの値を抽出する。ここで、実施例の回路シミュレータに備わっているトランジスタモデルは、基板容量がコレクタとの間に設けられる素子モデル（例えばＧｕｍｍｅｌ−Ｐｏｏｎモデル）としている。しかしながら、ラテラル構造ＰＮＰバイポーラトランジスタでは基板容量がベース端子Ｂとの間に生じることから、測定したベース・基板間容量を寄生トランジスタＴｒ１，Ｔｒ２のベース・コレクタゼロバイアス空乏容量“ＣＪＣ”により合わせる。
【００２７】
すなわち、図５に示すラテラル構造ＰＮＰバイポーラトランジスタＱ１のベース・基板間電圧Ｖｂｓ−ベース・基板間容量Ｃｂｓの測定結果を表わすグラフに基づき、次式（１）〜（３）のように寄生トランジスタＴｒ１，Ｔｒ２のパラメータ値を設定する。
ＣＪＣ（ベース・コレクタゼロバイアス空乏容量）＝ＣＪＳ（ゼロバイアスコレクタ基板容量）／２　　　　…（１）
ＶＪＣ（ベース・コレクタ内部拡散電位）＝ＶＪＳ（基板接合内部拡散電位）　　　　　…（２）
ＭＪＣ（ベース・コレクタ接合指数係数）＝ＭＪＳ（基板接合指数係数）　　　　　　　…（３）
【００２８】
ここで、左辺のＣＪＣ，ＶＪＣ，ＭＪＣは寄生トランジスタＴｒ１，Ｔｒ２のモデルパラメータであり、右辺のＣＪＳ，ＶＪＣ，ＭＪＣは図５のグラフから得られる値である。
なお、回路シミュレータで使用されるトランジスタモデルによっては、メイントランジスタＴｒ０のコレクタ基板容量に関するパラメータ“ＣＪＳ，ＶＪＳ，ＭＪＳ”を実測値に基づき設定し、寄生トランジスタＴｒ１，Ｔｒ２のベース・コレクタ容量に関するパラメータ“ＣＪＣ，ＶＪＣ，ＭＪＣ”を無視できる値に設定することもある。
【００２９】
図６には、ラテラル構造ＰＮＰバイポーラトランジスタの特性についてシミュレーション結果と実測値との比較を表わしたグラフを示す。同図（ａ）は図２のサブ回路としてシミュレーションしたもの、（ｂ）は単独の素子モデルとしてシミュレーションしたものである。
図６（ｂ）に示すように、ラテラル構造ＰＮＰバイポーラトランジスタＱ１を単独の素子モデルにより表わしてシミュレーションを行った場合には、モデルパラメータをどのように設定しようとも、寄生トランジスタの作用が考慮されていないため、飽和領域での特性が実測値と大きく異なってしまうが、図６（ａ）に示すように、サブ回路として寄生トランジスタの作用を付加することで、飽和領域での特性を実測値に近づけられるのが分かる。
【００３０】
次に、回路ブロックとして定義することで正確なシミュレーションが可能になる素子の第２の例について説明する。
図７には、この回路ブロックを構成する縦型構造のＮＰＮバイポーラトランジスタの素子構造を示す縦断面図を、図８には、このバイポーラトランジスタをサブ回路として定義する場合の回路構成図を示す。
図７に示すように、縦型バイポーラトランジスタＱ２には、ｎ形コレクタ領域ＣＡ２、ｐ形ベース領域ＢＡ２およびｎ形エミッタ領域ＥＡ２からなるＮＰＮ形のメイントランジスタＴｒ１０の他に、ベース領域ＢＡ２、コレクタ領域ＣＡ２および基板ＳＵＢからなる寄生ＰＮＰトランジスタＴｒ１１が存在する。
【００３１】
例えば、パワーＩＣの分野では回路に流れる電流が大きくなることから、縦型構造のＮＰＮバイポーラトランジスタＱ２についても寄生トランジスタＴｒ１１の影響を精度よく解析する必要がある。しかしながら、寄生トランジスタＴｒ１１の作用が考慮されていない素子モデルでは、そのような解析を行うことは出来ない。
【００３２】
そこで、この実施例ではシミュレーション工程での設計回路の取り扱いとして、ＮＰＮバイポーラトランジスタＱ２を、図８に示すような寄生トランジスタＴｒ１１や抵抗ＲＣＸ，ＲＢＸを構成素子とする回路ブロックと見なし、これをサブ回路として定義して取り扱う。
サブ回路を構成するメイントランジスタＴｒ１０と寄生トランジスタＴｒ１１とは回路シミュレータに備わっているバイポーラトランジスタの素子モデルを用いて表わすことができる。
【００３３】
次に、各素子のモデルパラメータの抽出方法について説明する。この抽出方法も、基板電流の特性がシミュレーションで表れるように抽出するパラメータを最低限必要なものに絞ったものであり、その抽出方法は次の（１）〜（５）に示すごとくである。
【００３４】
（１）ＮＰＮバイポーラトランジスタＱ２の基本特性はメイントランジスタＴｒ１０により表わされるように、従来の手法で基本特性の測定値に基づきメイントランジスタＴｒ１０の全てのモデルパラメータの値を抽出する。モデルパラメータは、上述した図３のラテラル構造ＰＮＰトランジスタを構成するメイントランジスタＴｒ０のものと同じである。但し、（３）〜（５）においてメイントランジスタＴｒ１０のモデルパラメータは幾つか変更される。
【００３５】
（２）ＮＰＮバイポーラトランジスタＱ２の基板端子Ｓｕｂに流れる基板電流を寄生トランジスタＴｒ１１の順方向直流特性のパラメータにより表わす。
具体的には、図９のベース・コレクタ間電圧Ｖｂｃ−基板電流Ｉｓｕｂの測定結果を表わしたグラフから寄生トランジスタＴｒ１１のトランスポート飽和電流“ＩＳ”、順方向電流発光係数“ＮＦ”、順方向β高電流ロールオフのコーナ“ＩＫＦ”をそれぞれ抽出する。
【００３６】
（３）ＮＰＮバイポーラトランジスタＱ２のコレクタ・基板間容量のバイアス特性から寄生トランジスタＴｒ１１のベース・コレクタ間容量に関するパラメータ“ＣＪＣ，ＶＪＣ，ＭＪＣ”を抽出する。その際、メイントランジスタＴｒ１０の基板容量に関するパラメータ“ＣＪＳ，ＶＪＳ，ＭＪＳ”は無視できる値に変更する。
具体的な方法は、上述のラテラル構造ＰＮＰバイポーラトランジスタのパラメータ抽出方法の（５）で示した方法と、使用する実測値のグラフをベース・基板間容量のバイアス特性曲線からコレクタ・基板間容量のバイアス特性曲線に変更するだけで、その他はほぼ同様である。
【００３７】
（４）寄生トランジスタＴｒ１１の順方向電流利得を無限大（寄生トランジスタＴｒ１１のエミッタ注入効率γ＝１）と仮定して、メイントランジスタＴｒ１０の逆方向直流特性に関するパラメータを変更する。
具体的には、先ず、寄生トランジスタＴｒ１１の理想最大順方向β“ＢＦ”を無限大と見なせる程度の値（１００００程度）に設定するとともに、この設定で寄生トランジスタＴｒ１１が動作するとして、メイントランジスタＴｒ１０へ流れるベース電流Ｉｂ＿ｉｎｔを算出する。つまり、上記設定により寄生トランジスタＴｒ１１のベース電流は無視できる値と見なせるので、メイントランジスタＴｒ１０へ流れるベース電流Ｉｂ＿ｉｎｔは、ベース端子Ｂに流れる電流Ｉｂの測定値から基板端子Ｓｕｂに流れる電流Ｉｓの測定値を減算した値となる。
【００３８】
図１０にメイントランジスタＴｒ１０のベース電流Ｉｂ＿ｉｎｔを表わしたグラフを示す。
そして、このベース電流Ｉｂ＿ｉｎｔのグラフからメイントランジスタＴｒ１０の逆方向直流特性に関する理想最大逆方向β“ＢＲ”、逆方向β高電流ロールオフのコーナ“ＩＫＲ”、逆方向電流発光係数“ＮＲ”、ベース−コレクタ漏れ飽和電流“ＩＳＣ”、ベース−コレクタ漏れ発光係数“ＮＣ”などのパラメータをそれぞれ抽出する。
【００３９】
（５）コレクタ抵抗およびベース抵抗による電圧降下特性により外部コレクタ抵抗ＲＣＸと外部ベース抵抗ＲＢＸの抵抗値を抽出する。
具体的には、図１１に示すようなベース・エミッタ間電圧Ｖｂｅ−ベース電流Ｉｂおよび基板電流Ｉｓｕｂの測定結果を表わしたグラフから、先ず、順方向の基板電流が流れ始める点に合わせて外部コレクタ抵抗ＲＣＸを抽出する。つまり、基板電流が流れ始める電圧点においてノードＮ１（図８参照）とベース端子Ｂの電圧が等しくなるという条件が成立するはずなので、この電圧点における外部コレクタ抵抗ＲＣＸの電圧降下量が上記条件に合致するようにその抵抗値を抽出する。
また、このときメイントランジスタＴｒ１０のモデルパラメータであるコレクタ抵抗ＲＣは“０”に変更して上記の外部コレクタ抵抗ＲＣＸに置き換えられたものとする。
【００４０】
次に、図１１のグラフにおいて基板電流Ｉｓｕｂが一定量流れて飽和動作となった領域の特性線の勾配から外部ベース抵抗ＲＢＸを抽出する。また、このときメイントランジスタＴｒ１０のモデルパラメータであるベース抵抗ＲＢは、上記外部ベース抵抗ＲＢＸが追加されることを考慮して次のように変更する。すなわち、（１）で設定したベース抵抗をＲＢ０、変更後のベース抵抗をＲＢとして、次式（４）のように変更する。
ＲＢ＝ＲＢ０−ＲＢＸ　　　　…（４）
【００４１】
図１２には、縦型構造のＮＰＮバイポーラトランジスタＱ２の特性についてシミュレーション結果と実測値との比較を表わしたグラフを示す。同図（ａ）は図８のサブ回路としてシミュレーションしたもの、（ｂ）は単独の素子モデルとしてシミュレーションしたものである。
図１２（ｂ）に示すように、ＮＰＮバイポーラトランジスタＱ２を単独の素子モデルにより表わしてシミュレーションを行った場合には、モデルパラメータをどのように設定しようとも、寄生トランジスタの作用が考慮されていないため、飽和領域で流れる基板電流Ｉｓｕｂをシミュレーションすることが出来ないが、図１２（ａ）に示すように、サブ回路として寄生トランジスタＴｒ１１の作用を付加することで、飽和領域で流れる基板電流Ｉｓｕｂの特性を実測値に近づけられるのが分かる。
【００４２】
次に、上記のシミュレーション工程を含んだパワーＩＣの開発から製造までの作業の流れについて説明する。
図１３には、パワーＩＣの開発から製造までのフローチャートを示す。
パワーＩＣを開発する場合、先ず、パワーＩＣの機能設計や論理設計などを行うシステム設計の工程Ｓ１から開始し、システム設計が完了したら回路設計工程Ｓ２に移行する。また、システム設計とは並行して、どのような半導体製造プロセスを製造工程で用いるかプロセス設計（工程Ｓ４）を行う。そして、決定された半導体製造プロセスで実際に種々の素子を形成し、その特性を計測してシミュレーションで用いるモデルパラメータの抽出を行っておく（工程Ｓ５）。また、このモデルパラメータの抽出工程Ｓ５において、ラテラル構造ＰＮＰバイポーラトランジスタＱ１や縦型構造ＮＰＮバイポーラトランジスタＱ２などは上述したようにサブ回路として表わしそのモデルパラメータを抽出する。
【００４３】
回路設計工程Ｓ２では、パワーＩＣの分野では論理制御系の低い電圧や電力制御用の高い電圧が入力され、且つ、アナログ回路も含まれるので、論理設計の結果から回路設計ツールを用いて回路設計までを自動的に完了させることは出来ず、適宜、回路の動作特性のほか各素子の耐圧やリーク電流量などに問題がないか様々な要求を満たすように、シミュレーション工程Ｓ３における回路検証を行いながら回路設計が進められる。シミュレーション工程Ｓ３において、設計回路のデータにあるラテラル構造ＰＮＰバイポーラトランジスタＱ１や縦型構造ＮＰＮバイポーラトランジスタＱ２等は素子は、上述したサブ回路として置き換えられるように設定しておく。
回路設計が完了したら、順次、半導体ウエハ上に形成する素子の配置や配線レイアウトの設計（工程Ｓ６）、設計回路が形成された半導体チップの試作（工程Ｓ７）、該半導体チップの特性評価（工程Ｓ８）を順に行う。
【００４４】
また、レイアウト設計でチップ面積や入出力パッドの配置が決まったら、半導体チップの試作（工程Ｓ７）や特性評価（工程Ｓ８）と並行してＩＣのパッケージング設計（工程Ｓ９）を行う。パワーＩＣのパッケージングには半導体チップを冷却するための放熱板が設けられるが、このパッケージング設計（工程Ｓ９）においてこの放熱板の設計も行われる。半導体チップの発熱量は基板へのリーク電流が大きく関係してくるので、先のシミュレーション工程Ｓ３で検証されたリーク電流特性がここで参考にされて放熱板の設計を行うことが出来る。
そして、パッケージング設計が完了したら、パッケージングを含めた試作（工程Ｓ１０）と特性評価（工程Ｓ１１）とを行って所望の特性が得られたら、上記の工程で得られた設計内容に従った製造工程へと移行される。
【００４５】
以上のように、上記実施例で説明したシミュレーション手法によれば、回路シミュレータに備わっている素子モデルでは必要な特性を正確に表わすことが出来ない素子がある場合でも、この素子を回路ブロックとみなして扱うことで適宜必要な特性を正確に表わしてシミュレーションすることが出来る。また、この場合、１個の素子をサブ回路として取り扱うだけなので、素子モデルを追加したり変更するのと違って回路シミュレータのプログラム改変等を必要とせず、ユーザレベルで簡単に操作することが出来る。また、サブ回路を定義する機能はほとんどの回路シミュレータに備わっているので、回路シミュレータを選ばずにこのような操作を行うことが出来る。
【００４６】
従って、このようなシミュレーション手法を用いることで、回路設計段階でのシミュレーション精度を高めることができ、シミュレーション精度が低くて試作と設計修正とを何度も繰り返すといった不手際が少なくなるため、集積回路のトータルの開発期間を大幅に短縮することが出来る。
【００４７】
特に、トランジスタの飽和領域における動作で主に発生する基板電流が半導体チップの発熱量に大きな影響を与え、この発熱量に応じてパッケージングの放熱設計を行う必要のあるパワーＩＣの開発においては、従来、回路シミュレータに備わる素子モデルではバイポーラトランジスタ等の飽和領域での特性を正確に表わせられなかったため、シミュレーションにより基板電流の回路検証を行うことが出来なかったのに対して、上記実施例のシミュレーション手法によれば、基板電流の回路検証も十分な精度で行うことが出来るので、パッケージング設計や放熱設計を含めたトータルの開発期間を大幅に短縮することが出来る。
【００４８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、サブ回路として定義しなおすことで正確な特性を表わすことが可能となる素子として、寄生トランジスタが付随されるバイポーラトランジスタＱ１，Ｑ２を例示したが、このような素子に限られず、標準的な素子モデルでは正確な特性を表わすことの出来ない様々な素子に対して同様の手法を適用することで正確な特性を表わすことが可能となる。
【００４９】
図１４には、同様の手法を適用して好適な素子の例としてＬＤ（Ｌａｔｅｒａｌｌｙ　ｄｉｆｆｕｓｅｄ）ＭＯＳＦＥＴの素子構造を示す縦断面図を、図１５には、このＬＤ−ＭＯＳＦＥＴをサブ回路として定義する場合の回路構成図を示す。図１４のＬＤ−ＭＯＳＦＥＴ　Ｑ３は、ｎ形ウェル領域ＷＮの表面にｐ形バックゲート領域ＢＧＡとｎ形ソース領域ＳＡとを形成し、さらに、個々の素子間を絶縁する目的で比較的厚く形成されるフィールド酸化膜と同一の酸化膜ＬＳをゲート層ＰＳと高濃度ｎ形ドレイン領域ＤＡとの間に設けたものである。
【００５０】
シミュレーション装置に、図１４の構造のＬＤ−ＭＯＳＦＥＴ　Ｑ３に対応する素子モデルが備わっていない場合には、図１５に示すような主に本来の特性を表わすメインＭＯＳトランジスタＭ０とドレイン端子Ｄとゲート端子Ｇの間に付随されるデプレッション形の負荷ＭＯＳトランジスタＭ１とからなるサブ回路を定義し、このサブ回路をＬＤ−ＭＯＳＦＥＴ　Ｑ３のモデルとしてシミュレーション装置で扱うことで、ＬＤ−ＭＯＳＦＥＴ　Ｑ３を含んだ回路の正確なシミュレーションを行うことが可能となる。
【００５１】
また、サブ回路を構成する各素子のモデルパラメータの抽出方法は、上記実施例で示したものに限られず、シミュレーションで精度よく表わす必要のある特性が変われば、パラメータの抽出方法を適宜変更してそれに対応することも出来る。
【００５２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるパワーＩＣの開発に関して説明したがこの発明はそれに限定されるものでなく、様々な半導体集積回路の開発に際して広く利用することができる。
【００５３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、シミュレーション装置に備わっている素子モデルでは必要な特性を正確に表わすことが出来ない場合でも、素子を回路ブロックとして表わすことで容易に精度の高いシミュレーションを行うことが出来るという効果がある。
また、高精度なシミュレーションにより、半導体集積回路、特にパワーＩＣの開発・製造期間を大幅に短縮できるという効果がある。
【図面の簡単な説明】
【図１】本実施例の半導体集積回路の開発段階で使用される回路シミュレータの説明図である。
【図２】本発明の実施例において回路ブロックとして扱われるラテラル構造のＰＮＰバイポーラトランジスタを示す縦断面図である。
【図３】図２のバイポーラトランジスタとして定義されるサブ回路の回路構成を示す図である。
【図４】図２のバイポーラトランジスタにおけるベース・エミッタ間電圧Ｖｂｅ−順方向基板電流ＩＳｕｂの測定結果を表わしたグラフである。
【図５】図２のバイポーラトランジスタにおけるベース・基板間電圧Ｖｂｓ−ベース・基板間容量Ｃｂｓの測定結果を表わしたグラフである。
【図６】図６（ａ）はラテラル構造ＰＮＰバイポーラトランジスタをサブ回路として扱った場合のシミュレーション結果と実測値との比較を表わしたグラフ、図６（ｂ）は標準的な素子モデルを用いた場合のシミュレーション結果と実測値との比較を表わしたグラフである。
【図７】回路ブロックとして扱われる素子の第２例である縦型構造のＮＰＮバイポーラトランジスタの素子構造を示す縦断面図である。
【図８】図７のバイポーラトランジスタとして定義されるサブ回路の回路構成を示す図である。
【図９】図７のバイポーラトランジスタにおけるベース・コレクタ間電圧Ｖｂｃ−基板電流Ｉｓｕｂの測定結果を表わしたグラフである。
【図１０】図８のメイントランジスタＴｒ１０のベース電流Ｉｂ＿ｉｎｔの算出結果を示すグラフである。
【図１１】図７のバイポーラトランジスタにおけるベース・エミッタ間電圧Ｖｂｅ−ベース電流Ｉｂおよび基板電流Ｉｓｕｂの測定結果を表わしたグラフである。
【図１２】図１２（ａ）は縦型ＮＰＮバイポーラトランジスタをサブ回路として扱った場合のシミュレーション結果と実測値との比較を表わしたグラフ、図６（ｂ）は標準的な素子モデルを用いた場合のシミュレーション結果と実測値との比較を表わしたグラフである。
【図１３】パワーＩＣの開発から製造までの作業の流れを示すフローチャートである。
【図１４】回路ブロックとして扱うことで正確なシミュレーションが可能となる素子のその他の例を示す素子構造図である。
【図１５】図１４の素子として定義されるサブ回路の回路構成を示す図である。
【符号の説明】
１０　　　回路シミュレータ
Ｆ１　　　回路記述データファイル
Ｆ２　　　制御情報ファイル
Ｆ３　　　モデル情報ファイル
Ｑ１　　　ラテラル構造ＰＮＰバイポーラトランジスタ
Ｔｒ０　　メイントランジスタ
Ｔｒ１，Ｔｒ２　寄生トランジスタ
Ｑ２　　　縦型構造ＮＰＮバイポーラトランジスタ
Ｔｒ１０　メイントランジスタ
Ｔｒ１１　寄生トランジスタ
ＲＣＸ　　外部コレクタ抵抗
ＲＢＸ　　外部ベース抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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