(57)【要約】　【課題】　セルフリフレッシュモードで入力バッファーに流れる電流を減少させることのできる同期型半導体メモリ装置の入力バッファーを提供すること。　【解決手段】　差動増幅器型入力バッファーと低電流型入力バッファーを具備して、ノーマルモードでは、前記差動増幅器型入力バッファーを動作させ、セルフリフレッシュモードでは、前記低電流型入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることができる同期型半導体メモリ装置の入力バッファー。前記同期型半導体メモリ装置の入力バッファーによれば、セルフリフレッシュモードで入力バッファーに流れる電流が非常に小さいので同期型半導体メモリ装置の電力消費を減らすことができる。　【選択図】　図１
2004071145.tif 000002
【特許請求の範囲】
【請求項１】
同期型半導体メモリ装置であって、
　差動増幅器型入力バッファーと、
　低電流型入力バッファーと、
　を備え、ノーマルモードでは前記差動増幅器型入力バッファーを動作させ、セルフリフレッシュモードでは前記低電流型入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることを特徴とする同期型半導体メモリ装置の入力バッファー。
【請求項２】
外部クロックイネーブル信号とセルフリフレッシュ制御信号とを受信し、受信された前記外部クロックイネーブル信号と第１基準電圧との差を増幅する第１入力バッファーと、
　前記セルフリフレッシュ制御信号を受信し、遅延されたセルフリフレッシュ制御信号を発生させる遅延回路と、
　前記外部クロックイネーブル信号と遅延されたセルフリフレッシュ制御信号とを受信し、受信された外部クロックイネーブル信号と第２基準電圧との差を増幅する第２入力バッファーと、
　前記第１入力バッファーの出力信号と前記第２入力バッファーの出力信号とを受信して論理和演算を実行して内部クロックイネーブル信号を発生させるＯＲ回路と、
　を備え、ノーマルモードでは前記第１入力バッファーを動作させ、セルフリフレッシュモードでは前記第２入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることを特徴とする同期型半導体メモリ装置の入力バッファー。
【請求項３】
前記第１入力バッファーは、
差動増幅器型入力バッファーであり、前記入力バッファーは低電流型入力バッファーであることを特徴とする請求項２に記載の同期型半導体メモリ装置の入力バッファー。
【請求項４】
前記第２入力バッファーは、
　バゼース型入力バッファーであることを特徴とする請求項２に記載の同期型半導体メモリ装置の入力バッファー。
【請求項５】
前記第１入力バッファーは、
　前記外部クロックイネーブル信号と前記第１基準電圧を受信し、この二つの信号の差を増幅し、その出力信号を発生させる第１差動増幅器と、
　前記セルフリフレッシュ制御信号を受信し、反転させる第１インバータと、
　前記第１インバータの出力信号を受信するゲート端子と前記第１差動増幅器に連結されたドレーン端子と接地電圧が入力されるソース端子とを持つ第１ＮＭＯＳトランジスターと、
　前記第１インバータの出力信号を受信するゲート端子と電源電圧が入力されるソース端子と前記第１差動増幅器の出力端子に連結されたドレーン端子とを持つ第１ＰＭＯＳトランジスターと、
　備えることを特徴とする請求項２に記載の同期型半導体メモリ装置の入力バッファー。
【請求項６】
前記第１入力バッファーは、
　前記外部クロックイネーブル信号と前記第１基準電圧とを受信し、この二つの信号の差を増幅し、その出力信号を発生させる第１差動増幅器と、
　前記外部クロックイネーブル信号を受信するゲート端子と前記第１差動増幅器に連結されたドレーン端子と電源電圧が入力されるソース端子とを持つ第１ＰＭＯＳトランジスターと、
　前記外部クロックイネーブル信号を受信するゲート端子と接地電圧が入力されるソース端子と前記第１差動増幅器の出力端子に連結されたドレーン端子とを持つ第１ＮＭＯＳトランジスターと、
　備えることを特徴とする請求項２に記載の同期型半導体メモリ装置の入力バッファー。
【請求項７】
前記第２入力バッファーは、
　前記外部クロックイネーブル信号と前記第２基準電圧とを受信し、この二つの信号の差を増幅し、その出力信号を発生させる第１差動増幅器と、
　前記遅延されたセルフリフレッシュ制御信号を受信し、反転させる第１インバータと、
　前記第１インバータの出力信号を受信するゲート端子と前記第１差動増幅器に連結されたドレーン端子と電源電圧が入力されるソース端子とを持つ第１ＰＭＯＳトランジスターと、
　前記第１インバータの出力信号を受信するゲート端子と接地電圧が入力されるソース端子と前記第１差動増幅器の出力端子に連結されたドレーン端子とを持つ第１ＮＭＯＳトランジスターと、
　備えることを特徴とする請求項２に記載の同期型半導体メモリ装置の入力バッファー。
【請求項８】
前記第１差動増幅器は、
　前記第１ＰＭＯＳトランジスターのドレーン端子に連結されたソース端子と第１ノードに連結されたゲート端子とを持つ第２ＰＭＯＳトランジスターと、
　前記第２ＰＭＯＳトランジスターのドレーン端子に連結されたソース端子と前記外部クロックイネーブル信号が入力されるゲート端子と前記第１ノードに連結されたドレーン端子とを持つ第３ＰＭＯＳトランジスターと、
　前記第２ＰＭＯＳトランジスターのドレーン端子に連結されたソース端子と前記第２基準電圧が入力されるゲート端子とを持つ第４ＰＭＯＳトランジスターと、
　前記第１ノードに連結されたドレーン端子と前記外部クロックイネーブル信号が入力されるゲート端子とを持つ第２ＮＭＯＳトランジスターと、
　前記第４ＰＭＯＳトランジスターのドレーン端子に連結されたドレーン端子と前記第２基準電圧が入力されるゲート端子とを持つ第３ＮＭＯＳトランジスターと、
　前記第２ＮＭＯＳトランジスターと前記第３ＮＭＯＳトランジスターのソース端子に共通で連結されたドレーン端子と前記第１ノードに連結されたゲート端子と接地電圧が入力されるソース端子とを持つ第４ＮＭＯＳトランジスターと、
　を備え、前記第３ＰＭＯＳトランジスターのドレーン端子で前記第１増幅器の出力信号が出力されることを特徴とする請求項７に記載の同期型半導体メモリ装置の入力バッファー。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、同期型半導体メモリ装置の入力バッファー（ＩＮＰＵＴ　ＢＵＦＦＥＲ　ＯＦ　Ａ　ＳＹＮＣＨＲＯＮＯＵＳ　ＳＥＭＩＣＯＮＤＵＣＴＯＲ　ＭＥＭＯＲＹ　ＤＥＶＩＣＥ）に関するもので、特にセルフリフレッシュモード（ｓｅｌｆ　ｒｅｆｒｅｓｈ　ｍｏｄｅ）で入力バッファーに流れる電流を減少させる半導体メモリ装置の入力バッファーに関するものである。
【背景技術】
【０００２】
　同期型半導体メモリ装置、特にＤＤＲ　ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）で、使用している入力バッファーは差動増幅器型（ｄｉｆｆｅｒｅｎｔｉａｌ　ａｍｐｌｉｆｉｅｒ　ｔｙｐｅ）入力バッファーであり、オン状態（ｏｎ　ｓｔａｔｅ）で、この差動増幅器型入力バッファーに流れる電流は、２００μA以上になる。セルフリフレッシュモードでＤＤＲ　ＳＤＲＡＭに流れる全体の電流は約２μA程度なので、セルフリフレッシュモードでは入力バッファーに流れる電流が全体の電流の相当な部分を占める。
【０００３】
　従来の同期型半導体メモリ装置は、セルフリフレッシュモードでもノーマルモード（ｎｏｒｍａｌ　ｍｏｄｅ）と同一な差動増幅器型入力バッファーを使用するために、電力消費が激しかった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明の目的は、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることのできる同期型半導体メモリ装置の入力バッファーを提供することである。
【課題を解決するための手段】
【０００５】
　本発明の一つの実施形態による同期型半導体メモリ装置の入力バッファーは、差動増幅器型入力バッファーと低電流型入力バッファーとを具備する。ノーマルモードでは、前記差動増幅器型入力バッファーが動作し、セルフリフレッシュモードでは、前記低電流型入力バッファーが動作する。
【０００６】
　本発明の他の実施形態による同期型半導体メモリ装置の入力バッファーは、外部クロックイネーブル信号とセルフリフレッシュ制御信号を受信し、受信された前記外部クロックイネーブル信号と第１基準電圧との差を増幅する第１入力バッファー、前記セルフリフレッシュ制御信号を受信し、遅延されたセルフリフレッシュ制御信号を発生させる遅延回路、前記外部クロックイネーブル信号と前記遅延されたセルフリフレッシュ制御信号を受信し、受信された前記外部クロックイネーブル信号と第２基準電圧との差を増幅する第２入力バッファー、及び前記第１入力バッファーの出力信号と前記第２入力バッファーの出力信号を受信して論理和演算を実行して内部クロックイネーブル信号を発生させるＯＲ回路を具備する。ノーマルモードでは、前記第１入力バッファーを動作させ、セルフリフレッシュモードでは、前記第２入力バッファーを動作させることによって、セルフリフレッシュモードで入力バッファーに流れる電流を減少させることができることを特徴とする。
【０００７】
　望ましくは、前記第１入力バッファーは差動増幅器型入力バッファーであり、前記第２入力バッファーは低電流型入力バッファーである場合もある。
【０００８】
　望ましくは、前記第２入力バッファーはバゼース型（Ｂａｚｅｓ　ｔｙｐｅ）入力である場合もある。
【０００９】
　前記第１入力バッファーは前記外部クロックイネーブル信号と前記第１基準電圧を受信し、この二つの信号の差を増幅し、その出力信号を発生させる第１差動増幅器、前記セルフリフレッシュ制御信号を受信し、反転させる第１インバータ、前記第１インバータの出力信号受信するゲート端子と前記第１差動増幅器に連結されたドレーン端子と接地電圧が入力されるソース端子を持つ第１ＮＭＯＳトランジスター、及び前記第１インバータの出力信号を受信するゲート端子と電源電圧が入力されるソース端子と前記第１差動増幅器の出力端子に連結されたドレーン端子を持つ第１ＰＭＯＳトランジスターを具備する。
【００１０】
　前記第２入力バッファーは前記外部クロックイネーブル信号と前記第２基準電圧を受信し、この二つの信号の差を増幅し、その出力信号を発生させる第１差動増幅器、前記遅延されたセルフリフレッシュ制御信号を受信し、反転させる第１インバータ、前記第１インバータの出力信号を受信するゲート端子と前記第１差動増幅器に連結されたドレーン端子と電源電圧が入力されるソース端子を持つ第１ＰＭＯＳトランジスター、前記第１インバータの出力信号を受信するゲート端子と接地電圧が入力されるソース端子と前記第１差動増幅器の出力端子に連結されたドレーン端子を持つ第１ＮＭＯＳトランジスターを具備する。
【００１１】
　前記第１差動増幅器は、前記第１ＰＭＯＳトランジスターのドレーン端子に連結されたソース端子と第１ノードに連結されたゲート端子を持つ第２ＰＭＯＳトランジスター、前記第２ＰＭＯＳトランジスターのドレーン端子に連結されたソース端子と前記外部クロックイネーブル信号が入力されるゲート端子と前記第１ノードに連結されたドレーン端子を持つ第３ＰＭＯＳトランジスター、前記第２ＰＭＯＳトランジスターのドレーン端子に連結されたソース端子と前記第２基準電圧が入力されるゲート端子を持つ第４ＰＭＯＳトランジスター、前記第１ノードに連結されたドレーン端子と前記外部クロックイネーブル信号が入力されるゲート端子を持つ第２ＮＭＯＳトランジスター、前記第４ＰＭＯＳトランジスターのドレーン端子に連結されたドレーン端子と前記第２基準電圧が入力されるゲート端子を持つ第３ＮＭＯＳトランジスター、及び前記第２ＮＭＯＳトランジスターと前記第３ＮＭＯＳトランジスターのソース端子に共通で連結されたドレーン端子と前記第１ノードに連結されたゲート端子と接地電圧が入力されるソース端子を持つ第４ＮＭＯＳトランジスターを具備する．そして、前記第３ＰＭＯＳトランジスターのドレーン端子から前記第１増幅器の出力信号が出力される。
【発明の効果】
【００１２】
　本発明による同期型半導体メモリ装置の入力バッファーによれば、セルフリフレッシュモードで入力バッファーに流れる電流が非常に小さいため、同期型半導体メモリ装置の電力消費を減らすことができる。
【発明を実施するための最良の形態】
【００１３】
　以下、添付した図面を参照して、本発明の好適な実施の形態による同期型半導体メモリ装置の入力バッファーについて説明する。
【００１４】
　図１は、差動増幅器型入力バッファーとバゼース型（Ｂａｚｅｓ　ｔｙｐｅ）入力バッファーを持つ本発明の好適な実施の形態による入力バッファー示した図面である。図１を参照すると、外部クロックイネーブル信号（ＣＫＥ）、基準電圧（ＶＲＥＦ１）、及びセルフリフレッシュ制御信号（ＰＳＥＬＦ）を受信して増幅し、その出力信号（ＤＢＯＵＴ）を発生させる差動増幅器型入力バッファー（１０）、セルフリフレッシュ制御信号（ＰＳＥＬＦ）を受信して遅延されたセルフリフレッシュ制御信号（ＰＳＥＬＦＤ）を発生させる遅延回路（３０）、及び外部クロックイネーブル信号（ＣＫＥ）、基準電圧（ＶＲＥＦ２）、遅延されたセルフリフレッシュ制御信号（ＰＳＥＬＦＤ）を受信して増幅し、その出力信号（ＢＢＯＵＴ）を発生させるバゼース型入力バッファー（２０）、及び差動増幅器型入力バッファー（１０）の出力信号（ＤＢＯＵＴ）とバゼース型入力バッファー（２０）の出力信号（ＢＢＯＵＴ）を受信し、論理和演算を実行し、内部クロックイネーブル信号（ＰＣＫＥ）を発生させるＯＲ回路（４０）を具備する。
【００１５】
　図２は、図１の差動増幅器型入力バッファー（１０）の一実施形態を示す図面である。図２を参照すると、外部クロックイネーブル信号（ＣＫＥ）と基準電圧（ＶＲＥＦ１）を受信して二つの信号の差を増幅し、その出力信号（ＤＢＯＵＴ）を発生させる差動増幅器（１２）、セルフリフレッシュ制御信号（ＰＳＥＬＦ）を受信し、反転させるインバータ（ＩＮＶ１）、インバータ（ＩＮＶ１）の出力信号（ＩＰＳＥＬＦ）を受信するゲート端子と差動増幅器（１２）に連結されたドレーン端子と接地電圧（ＶＳＳ）が入力されるソース端子を持つＮＭＯＳトランジスター（ＭＮ１）、インバータ（ＩＮＶ１）の出力信号（ＩＰＳＥＬＦ）を受信するゲート端子と電源電圧（ＶＤＤ）が入力されたソース端子と差動増幅器（１２）の出力ノードに連結されたドレーン端子を持つＰＭＯＳトランジスター（ＭＰ１）を具備する。
【００１６】
　図３は、図１の差動増幅器型入力バッファー（１０）の他の実施形態を示した図面である。図３を参照すると、外部クロックイネーブル信号（ＣＫＥ）と基準電圧（ＶＲＥＦ１）を受信して二つの信号の差を増幅し、その出力信号（ＤＢＯＵＴ）を発生させる差動増幅器（１３）、セルフリフレッシュ制御信号（ＰＳＥＬＦ）を受信するゲート端子と差動増幅器（１３）に連結されたドレーン端子と電源電圧（ＶＤＤ）が入力されるソース端子を持つＰＭＯＳトランジスター（ＭＰ２）、セルフリフレッシュ制御信号（ＰＳＥＬＦ）を受信するゲート端子と接地電圧（ＶＳＳ）が入力されたソース端子と差動増幅器（１３）の出力ノード（ＮＤＯ）に連結されたドレーン端子を持つＮＭＯＳトランジスター（ＭＮ２）を具備する。
【００１７】
　図４は、図１の差動増幅器型入力バッファー（１０）の更に他の実施形態を示した図面であり、図２の差動増幅器型入力バッファーを構成する差動増幅器（１２）が二重に存在する構造をしている。図４の差動増幅器型入力バッファーは外部クロックイネーブル信号（ＣＫＥ）と基準電圧（ＶＲＥＦ１）を受信して二つの信号の差を増幅し，出力ノード（ＮＤＯ）にその出力信号（ＤＢＯＵＴ）を発生させる差動増幅器（１４）、セルフリフレッシュ制御信号（ＰＳＥＬＦ）を受信し、反転させるインバータ（ＩＮＶ４）、インバータ（ＩＮＶ４）の出力信号（ＩＰＳＥＬＦ）を受信するゲート端子と差動増幅器（１４）に連結されたドレーン端子と接地電圧（ＶＳＳ）が入力されるソース端子を持つＮＭＯＳトランジスター（ＭＮ３）、外部クロックイネーブル信号（ＣＫＥ）と基準電圧（ＶＲＥＦ１）を受信して二つの信号の差を増幅し、出力ノード（ＮＤＯ）にその出力信号（ＤＢＯＵＴ）を発生させる差動増幅器（１５）、インバータ（ＩＮＶ４）の出力信号（ＩＰＳＥＬＦ）を受信するゲート端子と差動増幅器（１５）に連結されたドレーン端子と接地電圧（ＶＳＳ）が入力されるソース端子を持つＮＭＯＳトランジスター（ＭＮ４）、インバータ（ＩＮＶ４）の出力信号（ＩＰＳＥＬＦ）を受信するゲート端子と電源電圧（ＶＤＤ）が入力されたソース端子と差動増幅器（１５）の出力ノード（ＮＤＯ）に連結されたドレーン端子を持つＰＭＯＳトランジスター（ＭＰ３）を具備する。
【００１８】
　図５は、図１のバゼース型入力バッファー（２０）を示した図面である。図５を参照すると、外部クロックイネーブル信号（ＣＫＥ）と基準電圧（ＶＲＥＦ２）を受信して二つの信号の差を増幅し、出力ノード（ＮＢ0）にその出力信号（ＢＡＯＵＴ）を発生させる差動増幅器（２４）、遅延されたセルフリフレッシュ制御信号（ＰＳＥＬＦＤ）を受信し、反転させるインバータ（ＩＮＶ６）、インバータ（ＩＮＶ６）の出力信号（ＩＰＳＥＬＦＤ）を受信するゲート端子と差動増幅器（２４）に連結されたドレーン端子と電源電圧（ＶＤＤ）が入力されるソース端子を持つＰＭＯＳトランジスター（ＭＰ４）、インバータ（ＩＮＶ６）の出力信号（ＩＰＳＥＬＦＤ）が入力されるゲート端子と差動増幅器（２４）の出力ノード（ＮＢ0）に連結されたドレーン端子と接地電圧（ＶＳＳ）が入力されるソース端子を持つＮＭＯＳトランジスター（ＭＮ５）、及びインバータ（ＩＮＶ６）の出力信号（ＩＰＳＥＬＦＤ）と差動増幅器（２４）の出力信号（ＢＡＯＵＴ）を受信し、論理積演算を実行して出力信号（ＢＢＯＵＴ）を発生させるＡＮＤ回路（２５）を具備する。差動増幅器（２４）とＰＭＯＳトランジスター（ＭＰ４）は、バゼース型入力バッファーの増幅部（２２）を構成する。
【００１９】
　図６は、図１に図示されている本発明の好適な実施の形態による入力バッファーが動作を説明するための各信号の波形を示すタイミング図である。
【００２０】
　以下、図１、図２、図３、図４、図５及び図６を参照して本発明の好適な実施の形態による入力バッファーの動作について説明をする。
【００２１】
　差動増幅器型入力バッファー（１０）に使用される差動増幅器は、通常の差動増幅器であり、バゼース型入力バッファー（２０）に使用される差動増幅器は、低電流差動増幅器である。ノーマルモードでは、セルフリフレッシュ制御信号（ＰＳＥＬＦ）と遅延されたセルフリフレッシュ制御信号（ＰＳＥＬＦＤ）は共に“ロー”である。この時、図２のＮＭＯＳトランジスター（ＭＮ１）がオンになるので，差動増幅器型入力バッファー（１０）の差動増幅器（１２）はオンとなり、図５のＰＭＯＳトランジスター（ＭＰ４）がオフになるので、バゼース型入力バッファー（２０）の差動増幅器（２４）はオフされる。外部クロックイネーブル信号（ＣＫＥ）が“ロー”になると差動増幅器（１２）の出力ノード（ＮＤＯ）が“ロー”となり、差動増幅器型入力バッファー（１０）の出力信号（ＤＢＯＵＴ）は“ロー”になる。その結果、内部クロックイネーブル信号（ＰＣＫＥ）は“ロー”になって半導体メモリ装置は、セルフリフレッシュモードに入る。以後、セルフリフレッシュ制御信号（ＰＳＥＬＦ）が“ハイ”になり、差動増幅器型入力バッファー（１０）の差動増幅器（１２）はオフとなる。所定時間遅延した後、遅延されたセルフリフレッシュ制御信号（ＰＳＥＬＦＤ）が“ハイ”になると、図５に図示されたバゼース型入力バッファー（２０）の差動増幅器（２４）はオンとなる。セルフリフレッシュ制御信号（ＰＳＥＬＦ）が“ハイ”であり、遅延されたセルフリフレッシュ制御信号（ＰＳＥＬＦＤ）が“ロー”のとき、二つの増幅器（１２，２４）は“オフ”されているが、差動増幅器型入力バッファー（１０）の出力信号（ＤＢＯＵＴ）とバゼース型入力バッファー（２０）の差動増幅器（２４）の出力信号（ＢＡＯＵＴ）は、それぞれ二つの増幅器（１２，２４）の初期値である“ロー”であるため、内部クロックイネーブル信号（ＰＣＫＥ）は“ロー”を維持する。外部クロックイネーブル信号（ＣＫＥ）が“ハイ”になると、バゼース型入力バッファー（２０）の差動増幅器（２４）の出力信号（ＢＡＯＵＴ）と内部クロックイネーブル信号（ＰＣＫＥ）が“ハイ”となって半導体メモリ装置のセルフリフレッシュモードを抜け出すようになる。また、外部クロックイネーブル信号（ＣＫＥ）が“ハイ”になると、セルフリフレッシュ制御信号（ＰＳＥＬＦ）は“ロー”となって差動増幅器入力バッファー（１０）の差動増幅器（１２）をオン状態になるように制御する。所定の時間遅延後、遅延されたセルフリフレッシュ制御信号（ＰＳＥＬＦＤ）が“ロー”になると、バゼース型入力バッファー（２０）の差動増幅器（２４）をオフさせる。
【００２２】
　図３に図示されている差動増幅器型入力バッファーは、差動増幅器（１３）がＰＭＯＳトランジスター（ＭＰ２）によってオンになり、差動増幅器（１３）の出力ノード（ＮＤＯ）がＮＭＯＳトランジスター（ＭＮ２）によってリセットされることを除けば、図２に図示されている差動増幅器型入力バッファーの動作と同様であるため、説明を省略する。
【００２３】
　図４に図示されている差動増幅器型入力バッファーは、増幅部（１６，１８）が二重で存在することを除けば、図２に図示されている差動増幅器型入力バッファーの動作と同様であるため、説明を省略する。
【００２４】
　図７は、図４の差動増幅器型入力バッファーで第１増幅部（１６）の構造を詳しく示した図面である。図７を参照すると、電源電圧（ＶＤＤ）が入力されるソース端子を持つゲート端子とドレーン端子が連結されているＰＭＯＳトランジスター（ＭＰ５）、電源電圧（ＶＤＤ）が入力されるソース端子とＰＭＯＳトランジスター（ＭＰ５）のゲート端子に連結されたゲート端子を持つＰＭＯＳトランジスター（ＭＰ６）、ＰＭＯＳトランジスター（ＭＰ５）のドレーン端子に連結されたドレーン端子と外部クロックイネーブル信号（ＣＫＥ）が入力されるゲート端子を持つＮＭＯＳトランジスター（ＭＮ６）、ＰＭＯＳトランジスター（ＭＰ６）のドレーン端子に連結されたドレーン端子と第１基準電圧（ＶＲＥＦ１）が入力されるゲート端子を持つＮＭＯＳトランジスター（ＭＮ７）、及びＮＭＯＳトランジスター（ＭＮ６）とＮＭＯＳトランジスター（ＭＮ７）のソース端子に共通で連結されたドレーン端子と反転されたセルフリフレッシュ制御信号（ＩＰＳＥＬＦ）が入力されるゲート端子と接地電圧（ＶＳＳ）に連結されたソース端子を持つＮＭＯＳトランジスター（ＭＮ８）を具備し、ＰＭＯＳトランジスター（ＭＰ６）のドレーン端子に第１増幅部（１６）の出力信号（ＤＡＯＵＴ）が出力される。
【００２５】
　図８は、図４の差動増幅器型入力バッファーで第２増幅部の構造を詳しく示した図面である。図８を参照すると、電源電圧（ＶＤＤ）が入力されるソース端子と外部クロックイネーブル信号（ＣＫＥ）が入力されるゲート端子を持つＰＭＯＳトランジスター（ＭＰ７）、電源電圧（ＶＤＤ）が入力されるソース端子と第１基準電圧（ＶＲＥＦ１）が入力されるゲート端子を持つＰＭＯＳトランジスター（ＭＰ８）、ＰＭＯＳトランジスター（ＭＰ７）のドレーン端子に連結されたドレーン端子を持ち、ドレーン端子とゲート端子が連結された
ＮＭＯＳトランジスター（ＭＮ９），ＰＭＯＳトランジスター（ＭＰ７）のドレーン端子に連結されたドレーン端子とＮＭＯＳトランジスター（ＭＮ９）のゲート端子に連結されたゲート端子を持つＮＭＯＳトランジスター（ＭＮ１０），及びＮＭＯＳトランジスター（ＭＮ９）とＭＮＯＳトランジスター（ＭＮ１０）のソース端子に共通で連結されたドレーン端子と反転されたセルフリフレッシュ制御信号（ＩＰＳＥＬＦ）が入力されるゲート端子と接地電圧（ＶＳＳ）に連結されたソース端子を持つＮＭＯＳトランジスター（ＭＮ１１）を具備し、ＰＭＯＳトランジスター（ＭＰ８）のドレーン端子に第２増幅部（１８）の出力信号（ＤＡＯＵＴ）が出力される。
【００２６】
　図７、及び図８に図示されている第１、及び第２増幅部は、外部クロックイネーブル信号（ＣＫＥ）が第１基準電圧（ＶＲＥＦ１）より大きいと出力信号（ＤＢＯＵＴ）は“ハイ”になり、外部クロックイネーブル信号（ＣＫＥ）が第１基準電圧（ＶＲＥＦ１）より小さいと“ロー”になる。反転されたセルフリフレッシュ制御信号（ＩＰＳＥＬＦ）が“ハイ”であれば、ＮＭＯＳトランジスター（ＭＮ８、ＭＮ１１）がオンになって、第１、及び第２増幅部はオンになり、反転されたセルフリフレッシュ制御信号（ＩＰＳＥＬＦ）が“ロー”であればＮＭＯＳトランジスター（ＭＮ８，ＭＮ１１）がオフになって第１、及び第２増幅部はオフされる。
【００２７】
　図９は、図５のバゼース型入力バッファーの増幅部（２２）を詳しく示した図面である。図９を参照すると、電源電圧（ＶＤＤ）が入力されるドレーン端子と反転され、遅延されたセルフリフレッシュ制御信号（ＩＰＳＥＬＦＤ）が入力されるゲート端子を持つＰＭＯＳトランジスター（ＭＰ９），ＰＭＯＳトランジスター（ＭＰ９）のドレーン端子に連結されたソース端子とノード（ＮＮＢ）に連結されたゲート端子を持つＰＭＯＳトランジスター（ＭＰ１０）、ＰＭＯＳトランジスター（ＭＰ１０）のドレーン端子に連結されたソース端子と外部クロックイネーブル信号（ＣＫＥ）が入力されるゲート端子とノード（ＮＮＢ）に連結されたドレーン端子を持つＰＭＯＳトランジスター（ＭＰ１１）、ＰＭＯＳトランジスター（ＭＰ１０）のドレーン端子に連結されたソース端子と第２基準電圧（ＶＲＥＦ２）が入力されるゲート端子を持つＰＭＯＳトランジスター（ＭＰ１２）、ノード（ＮＮＢ）に連結されたドレーン端子と外部クロックイネーブル信号（ＣＫＥ）が入力されるゲート端子を持つＮＭＯＳトランジスター（ＭＮ１２）、ＰＭＯＳトランジスター（ＭＰ１２）のドレーン端子に連結されたドレーン端子と第２基準電圧（ＶＲＥＦ２）が入力されるゲート端子を持つＮＭＯＳトランジスター（ＭＮ１３）、及びＮＭＯＳトランジスター（ＭＮ１２）とＮＭＯＳトランジスター（ＭＮ１３）のソース端子に共通で連結されたドレーン端子とノード（ＮＮＢ）に連結されたゲート端子と接地電圧（ＶＳＳ）が入力されるソース端子を持つＮＭＯＳトランジスター（ＭＮ１４）を具備する。ＰＭＯＳトランジスター（ＭＰ１２）のドレーン端子に増幅器（２４）の出力信号（ＢＡＯＵＴ）が出力される。
【００２８】
　図９に図示されているバゼース型入力バッファーの増幅部（２２）は、外部クロックイネーブル信号（ＣＫＥ）が第２基準電圧（ＶＲＥＦ２）より大きいと出力信号（ＢＡＯＵＴ）は“ハイ”になり、外部クロックイネーブル信号（ＣＫＥ）が第２基準電圧（ＶＲＥＦ２）より小さいと“ロー”になる。図９に図示されているバゼース型入力バッファーの増幅部（２２）は、オン状態で流れる電流が非常に小さいために本発明の好適な実施の形態では、セルフリフレッシュモードでバゼース型入力バッファーの増幅部（２２）を使用することによって電力消費を減らすことができる。
【００２９】
　図１０Ａは、従来の入力バッファーに流れる電流に対するシミュレーションの結果を示す波形であり、図１０Ｂは、本発明の好適な実施の形態による入力バッファーに流れる電流に対するシミュレーションの結果を示す波形である。従来では、セルフリフレッシュモードでもノーマルモードで使用する差動増幅器型入力バッファーを使用しているためにセルフリフレッシュモードでもノーマルモードでと同一な電流（本シミュレーションでは、２２０μA）が入力バッファーに流れるが、本発明の好適な実施の形態による入力バッファーの場合、ノーマルモードでは差動増幅器型入力バッファーを使用し、セルフリフレッシュモードではバゼース型入力バッファーを使用するためにセルフリフレッシュモードで流れる電流（本シミュレーションでは、３０μA）は、ノーマルモードで流れる電流（本シミュレーションでは、２２０μA）よりさらに減少した。
【００３０】
　前記では、本発明の望ましい実施形態を参照して説明したが、当業者であれば、特許請求の範囲に記載された本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解できよう。
【図面の簡単な説明】
【００３１】
【図１】差動増幅器型（ｄｉｆｆｅｒｅｎｔｉａｌ　ａｍｐｌｉｆｉｅｒ　ｔｙｐｅ）入力バッファーとバゼース型（Ｂａｚｅｓ　ｔｙｐｅ）入力バッファーを持つ本発明の好適な実施の形態による入力バッファーを示した図面である。
【図２】図１の差動増幅器型入力バッファーの一実施形態を示した図面である。
【図３】図１の差動増幅器型入力バッファーの他の実施形態を示した図面である。
【図４】図１の差動増幅器型入力バッファーの更に他の実施形態を示した図面である。
【図５】図１のバゼース型入力バッファーを示した図面である。
【図６】図１に図示されている本発明の好適な実施の形態による入力バッファーが動作するための各信号の波形を示したタイミング図である。
【図７】図４の差動増幅器型入力バッファーで、第１増幅部を詳しく示した図面である。
【図８】図４の差動増幅器型入力バッファーで、第２増幅部を詳しく示した図面である。
【図９】図５のバゼース型入力バッファー増幅部を詳しく示した図面である。
【図１０Ａ】従来の入力バッファーに流れる電流に対するシミュレーション結果を示す波形である。
【図１０Ｂ】本発明により入力バッファーに流れる電流に対するシミュレーション結果を示す波形である。
【符号の説明】
【００３２】
　１０：差動増幅器型入力バッファー
　２０：バゼース型入力バッファー
　３０：遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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