(57)【要約】【課題】浅いソース/ドレーン領域を有する半導体素子の製造方法を提供する。【解決手段】ゲートパターンの両側壁の絶縁膜上に第１スペーサを形成する。前記第１スペーサにアラインされるように前記半導体基板に深いソース/ドレーン領域を形成する。前記第１スペーサを除去した後、前記絶縁膜をエッチングして前記ゲートパターンの両側壁にオフセット用第２スペーサを形成する。前記オフセット用第２スペーサにアラインされ前記深いソース/ドレーン領域に隣接した半導体基板に浅いソース/ドレーン領域を形成する。これにより、深いソース/ドレーン領域を浅いソース/ドレーン領域より先に形成することと同時に前記オフセット用第２スペーサにより次第に縮まるゲートパターン線幅により発生する浅いソース/ドレーン領域にイオン注入される不純物の重畳を抑制できる。【選択図】図１
2004311999.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜及びゲート電極から構成されたゲートパターンを形成する段階と、
前記ゲートパターンの表面及び半導体基板上にバッファ絶縁膜、第１絶縁膜及び第２絶縁膜を順次に形成する段階と、
前記第２絶縁膜をエッチングして前記ゲートパターンの両側壁の第１絶縁膜上に第１スペーサを形成する段階と、
前記第１スペーサにアラインされるように前記半導体基板に深いソース/ドレーン領域を形成する段階と、
前記第１スペーサを除去する段階と、
前記第１絶縁膜をエッチングして前記ゲートパターンの両側壁にオフセット用第２スペーサを形成する段階と、
前記オフセット用第２スペーサにアラインされ前記深いソース/ドレーン領域に隣接した半導体基板に浅いソース/ドレーン領域を形成する段階とを含んで成ることを特徴とする半導体素子の製造方法。
【請求項２】
前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択比が高い材料を用いて形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記第２絶縁膜は酸化膜に形成し、前記第１絶縁膜は窒化膜で形成することを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記第１絶縁膜は前記バッファ絶縁膜に対してエッチング選択比が高い材料を用いて形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記第１絶縁膜は窒化膜で形成し、前記バッファ絶縁膜は酸化膜で形成することを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記深いソース/ドレーン領域は前記第１スペーサをマスクとして不純物をイオン注入する段階と、前記注入された不純物をアニーリングする段階とより成ることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記深いソース/ドレーン領域を形成するためのアニーリングは前記浅いソース/ドレーン領域を形成する前に遂行することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記浅いソース/ドレーン領域は前記第２スペーサをマスクとして前記半導体基板の全面に不純物をイオン注入する段階と、前記注入された不純物をアニーリングする段階とより成ることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記浅いソース/ドレーン領域を形成するためのアニーリングは500℃〜800℃の低温で遂行するか、或いは900℃〜1300℃で急速熱処理やスパイク熱処理方法を用いて遂行することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記ゲートパターンの両側壁で前記深いソース/ドレーン領域までの長さは前記第１スペーサの長さにより限定されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記深いソース/ドレーン領域はイオン注入方法、又はプラズマドーピング方法を用いて形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１２】
前記浅いソース/ドレーン領域はイオン注入方法、固相エピタキシー方法又はプラズマドーピング方法を用いて形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１３】
半導体基板上にゲート絶縁膜及びゲート電極から構成されたゲートパターンを形成する段階と、
前記ゲートパターンの表面及び半導体基板上にバッファ絶縁膜を形成する段階と、
前記バッファ絶縁膜上に第１絶縁膜及び第２絶縁膜を順次に形成する段階と、
前記第２絶縁膜をエッチングして前記ゲートパターンの両側壁の第１絶縁膜上に第１スペーサを形成する段階と、
前記第１スペーサをマスクとして前記半導体基板に不純物をイオン注入しアニーリングして深いソース/ドレーン領域を形成する段階と、
前記第１スペーサを除去する段階と、
前記第１絶縁膜をエッチングして前記ゲートパターンの両側壁にオフセット用第２スペーサを形成する段階と、
前記第２スペーサをマスクとして前記半導体基板に不純物をイオン注入しアニーリングして前記深いソース/ドレーン領域に隣接して浅いソース/ドレーン領域を形成する段階とを含んで成ることを特徴とする半導体素子の製造方法。
【請求項１４】
前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択比が高い材料を用いて形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記第２絶縁膜は酸化膜で形成し、前記第１絶縁膜は窒化膜で形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記第１絶縁膜は前記バッファ絶縁膜に対してエッチング選択比が高い材料を用いて形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１７】
前記第１絶縁膜は窒化膜で形成し、前記バッファ絶縁膜は酸化膜で形成することを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記浅いソース/ドレーン領域を形成するためのアニーリングは500℃〜800℃の低温で遂行するか、或いは900℃〜1300℃で急速熱処理やスパイク熱処理方法を用いて遂行することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１９】
前記ゲートパターンの両側壁で前記深いソース/ドレーン領域までの長さは前記第１スペーサの長さにより限定されることを特徴とする請求項１３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に係り、より詳しくは浅いソース/ドレーン領域を有する半導体素子の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体素子が高集積化されることによりショートチャンネル効果を抑制するために、半導体素子のソース/ドレーン領域をLDD（lightly  doped  drain）構造で製造する。前記LDD構造のソース/ドレーン領域はゲートパターンに隣接した半導体基板に低濃度の浅いソース/ドレーン領域を備え、前記浅いソース/ドレーン領域に隣接した半導体基板に深いソース/ドレーン領域を備える。前記浅いソース/ドレーン領域は深いソース/ドレーン領域に接して延びているとしてソース/ドレーン延長部と称したりする。
【０００３】
ところで、半導体素子のゲートパターン線幅が90nm以下に高集積化されることによりさらに浅い接合深さ及び低抵抗の浅いソース/ドレーン領域が要求されている。しかし、深いソース/ドレーン領域を形成するためには高濃度の不純物イオン注入工程と前記注入された不純物の活性化のためのアニーリング(熱処理)工程とが必要である。こうしたアニーリング工程により既に注入されているドーパント(不純物)が拡散されるので最終的に浅い接合と低抵抗とを有する浅いソース/ドレーン領域を得にくい。
【０００４】
このような問題を解決するために、逆順（逆の順序）ソース/ドレーン領域形成方法が提案された。前記逆順ソース/ドレーン領域形成方法は浅いソース/ドレーン領域(ソース/ドレーン延長部)を形成した後深いソース/ドレーン領域を形成するのではなく、深いソース/ドレーン領域を形成した後、浅いソース/ドレーン領域を形成する。即ち、逆順ソース/ドレーン領域形成方法はゲートの両側壁に除去スペーサを形成した後、イオン注入し熱処理して深いソース/ドレーン領域を形成した後、前記除去スペーサを除去した後、イオン注入し熱処理して浅いソース/ドレーン領域を形成する。前記逆順ソース/ドレーン領域形成方法は次第に縮まるゲートパターン線幅の問題により浅いソース/ドレーン領域形成のためのイオン注入時に浅いソース/ドレーン領域にイオン注入が重畳（オーバラップ）されるという問題点がある。
【０００５】
前記縮まるゲート線幅により浅いソース/ドレーン領域でドーパントが重畳される問題点を解決するため、オフセットスペーサ形成方法が提案された。前記オフセットスペーサ形成方法は浅いソース/ドレーン領域を形成する前に適切な厚さの薄い第１スペーサを形成した以後、浅いソース/ドレーン領域形成のためイオン注入及び熱処理を進行してドーパントの重畳を防止する。勿論、前記オフセットスペーサ形成方法は前記浅いソース/ドレーン領域形成後深いソース/ドレーン領域形成のための第２スペーサを再び形成した後、深いソース/ドレーン領域形成のためのイオン注入及び熱処理を進行する。
【０００６】
ところで、前記オフセットスペーサ形成方法は二回のスペーサ形成のためのスペーサエッチング時にアクティブ領域が二回ともエッチング損傷を直接受ける問題点がある。前記オフセットスペーサ形成方法は第１スペーサを除去せずに第２スペーサを形成すれば、高集積化により隣接したゲートの間に適切な厚さの第２スペーサを既存の蒸着及びエッチング技術に形成させにくいという短所があり、前記第１スペーサを除去すればアクティブ領域にエッチング損傷を与える。さらに、前記オフセットスペーサ形成方法は二回のスペーサ形成のために最小でも４種類の膜を蒸着するので半導体素子が受けられる熱履歴が増加するという問題点がある。 
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の技術的課題は、前記逆順ソース/ドレーン領域形成方法とオフセットスペーサ形成方法の問題点を同時に解決しながらも浅いソース/ドレーン領域を形成できる半導体素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を達成するために本発明の一例による半導体素子の製造方法は、半導体基板上にゲート絶縁膜及びゲート電極から構成されたゲートパターンを形成することを含む。前記ゲートパターンの表面及び半導体基板上にバッファ絶縁膜、第１絶縁膜及び第２絶縁膜を順次に形成する。前記第２絶縁膜をエッチングして前記ゲートパターンの両側壁の第１絶縁膜上に第１スペーサを形成する。前記第１スペーサにアライン（位置合わせ）されるように前記半導体基板に深いソース/ドレーン領域を形成する。前記第１スペーサを除去した後、前記第１絶縁膜をエッチングして前記ゲートパターンの両側壁にオフセット用第２スペーサを形成する。前記オフセット用第２スペーサにアラインされ、前記深いソース/ドレーン領域に隣接した半導体基板に浅いソース/ドレーン領域を形成する。
【０００９】
前記第２絶縁膜は前記第１絶縁膜に対してエッチング選択比が高い材料を用いて形成することが望ましい。前記第２絶縁膜は酸化膜で形成し、前記第１絶縁膜は窒化膜に形成できる。前記第１絶縁膜は前記バッファ絶縁膜に対してエッチング選択比が高い材料を用いて形成することが望ましい。前記第１絶縁膜は窒化膜で形成し、前記バッファ絶縁膜は酸化膜で形成できる。
【００１０】
前記深いソース/ドレーン領域は前記第１スペーサをマスクとして不純物をイオン注入し、前記注入された不純物をアニーリングして形成できる。前記深いソース/ドレーン領域を形成するためのアニーリングは前記浅いソース/ドレーン領域を形成する前に遂行することが望ましい。
【００１１】
前記浅いソース/ドレーン領域は前記第２スペーサをマスクとして前記半導体基板の全面に不純物をイオン注入し、前記注入された不純物をアニーリングして形成できる。前記ゲートパターンの両側壁で前記深いソース/ドレーン領域までの長さは前記第１スペーサの長さにより限定されうる。 前記深いソース/ドレーン領域はイオン注入方法、又はプラズマドーピング方法を用いて形成できる。前記浅いソース/ドレーン領域はイオン注入方法、固相エピタキシー方法又はプラズマドーピング方法を用いて形成できる。
【００１２】
又、本発明の他の例による半導体素子の製造方法は半導体基板上にゲート絶縁膜及びゲート電極から構成されたゲートパターンを形成することを含む。前記ゲートパターンの表面及び半導体基板上にバッファ絶縁膜を形成する。前記バッファ絶縁膜上に第１絶縁膜及び第２絶縁膜を順次に形成する。前記第２絶縁膜をエッチングして前記ゲートパターンの両側壁の第１絶縁膜上に第１スペーサを形成する。前記第１スペーサをマスクとして前記半導体基板に不純物をイオン注入しアニーリングして深いソース/ドレーン領域を形成する。前記第１スペーサを除去した後、前記第１絶縁膜をエッチングして前記ゲートパターンの両側壁にオフセット用第２スペーサを形成する。前記第２スペーサをマスクとして前記半導体基板に不純物をイオン注入しアニーリングして前記深いソース/ドレーン領域に隣接して浅いソース/ドレーン領域を形成する。
【００１３】
前述したように、本発明は深いソース/ドレーン領域を浅いソース/ドレーン領域より先ず形成すると同時に次第に縮まるゲート線幅により発生する浅いソース/ドレーン領域にイオン注入される不純物の重畳を抑制できる。
【発明の効果】
【００１４】
本発明は逆順ソース/ドレーン形成方法とオフセットスペーサ形成方法の長所を得ることができる。即ち、本発明は深いソース/ドレーン領域を浅いソース/ドレーン領域より先ず形成すると同時に次第に縮まるゲート線幅により発生する浅いソース/ドレーン領域にイオン注入される不純物の重畳を抑制できる。
【００１５】
言い換えれば、逆順ソース/ドレーン形成方法によりソース/ドレーン領域にはアニール工程を十分に進行し、浅いソース/ドレーン領域にはショートチャンネル効果の抑制のための最小のアニール工程進行が可能であって浅い接合を有し、オフセットスペーサ形成方法により狭いゲート線幅を有する半導体素子で浅いソース/ドレーン領域にイオン注入される不純物の重畳を解決できる。
【００１６】
さらに、本発明は第１スペーサ及びオフセット用第２スペーサの形成のための材料を同時にエッチングし、浅いソース/ドレーン領域形成以後に半導体素子が受ける熱履歴を最小にでき、オフセットスペーサ形成方法で問題点と指摘されたアクティブ領域のエッチング損傷を1回に最小化できる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面に基づき本発明の実施例を詳細に説明する。しかし、次に例示する本発明の実施例は色々な他の形態で変形されることができ、本発明の範囲が後述する実施例に限定されるものではない。本発明の実施例は当業界で当業者に本発明をより完全に説明するため提供されるものである。図面で膜又は領域のサイズ又は厚さは明細書の明確性のために誇張されたものである。又、ある膜が他の膜又は基板の“上”にあると記載された場合、前記ある膜が前記他の膜の上に直接存在することもであり、その間に第３の他の膜が介在されることもある。
【００１８】
図１乃至図６は本発明に係る浅いソース/ドレーン領域を有する半導体素子の製造方法を説明するために示した断面図である。
【００１９】
図１はゲートパターン107及びバッファ絶縁膜109を形成する段階を示す。
【００２０】
図１を参照すれば、半導体基板101、例えばシリコン基板やSOI(silicon  on  insulator)基板に浅いトレンチ阻止分離方法を用いてトレンチ領域102を形成することによりアクティブ領域を限定する。次いで、図１には示されないが、ウェル形成のためのウェルイオン注入工程、臨界電圧を調節するためのチャンネルイオン注入工程、素子分離特性を強化するためのフィールドイオン注入工程等の多様なイオン注入工程を進行する。
【００２１】
次に、前記半導体基板101のアクティブ領域上にゲート絶縁膜103を形成する。前記ゲート絶縁膜103はSiO2、Si3N4、SiON、ZrO2、HfO2、Ta2O5又はAl2O3に形成する。前記ゲート絶縁膜103上にゲート電極105を形成する。前記ゲート電極105はポリシリコン膜、SiGe膜、金属シリサイド膜、金属膜、又はこれらの単層膜或いは多層膜で形成する。結果的に、ゲート絶縁膜103及びゲート電極105から構成されたゲートパターン107が形成される。前記ゲートパターン107は半導体基板101上に絶縁膜及び導電膜を順次に形成した後、フォトリソグラフィ工程を用いてパターニングすることにより形成される。本発明が適用される高集積化された半導体素子のゲートパターン107の線幅は0.1μm以下である。
【００２２】
次に、前記ゲートパターン107の表面及び半導体基板上にバッファ絶縁膜109を形成する。本実施例で、前記バッファ絶縁膜109はゲートパターン107が形成された半導体基板101を酸化することにより酸化膜で形成する。即ち、前記バッファ絶縁膜109はゲートパターン107形成のため遂行したエッチング損傷を緩和するため遂行した酸化工程により酸化膜を形成する。前記バッファ絶縁膜は20Å 〜30Åの厚さに形成する。前記バッファ絶縁膜109は後工程で第１スペーサとして用いられる第１絶縁膜のエッチング時エッチング阻止膜として用いられる。
【００２３】
図２は第１絶縁膜111及び第２絶縁膜113を順次に形成する段階を示す。
【００２４】
具体的に、前記バッファ絶縁膜109上に第１絶縁膜111及び第２絶縁膜113を順次に形成する。前記第１絶縁膜111及び第２絶縁膜113は後に深いソース/ドレーン領域形成のためのイオン注入マスクの役割を遂行する。前記第２絶縁膜113は前記第１絶縁膜111とのエッチング選択比が高い材料を用いて形成する。そして、前記第１絶縁膜111は先ず形成したバッファ絶縁膜に対してエッチング選択比が高い材料で形成する。本実施例で、前記第２絶縁膜113は酸化膜に形成し、前記第１絶縁膜111は窒化膜に形成する。前記第１絶縁膜111の厚さは後工程で浅いソース/ドレーン領域形成のためのイオン注入に用いられるオフセット用第２スペーサの厚さを考慮して決定する。前記第２絶縁膜113の厚さは後工程で形成される第１スペーサの長さを考慮して決定する。
【００２５】
図３は第１スペーサ113aを形成する段階を示す。
【００２６】
具体的に、前記第１絶縁膜111をエッチング阻止膜として前記第２絶縁膜113をエッチングして前記ゲートパターン107の両側壁の第１絶縁膜111上に第１スペーサ113aを形成する。前記第２絶縁膜113のエッチングは乾式エッチバック方法や湿式エッチバック方法を用いて遂行する。前記第１スペーサ113aは後工程で深いソース/ドレーン領域形成のためのイオン注入マスク役割を遂行する。前記乾式エッチング時前記第１絶縁膜111が第２絶縁膜113に比べて高エッチング選択比を有するので、第１絶縁膜111がエッチング阻止膜として作用して第１絶縁膜111の表面で乾式エッチングが終わる。この際、図３のように第１絶縁膜111がオーバーエッチされても差し支えないが、半導体基板101の表面、即ちアクティブ領域の上部のバッファ絶縁膜109が表れないようにしてアクティブ領域のエッチング損傷を防止する。
【００２７】
図４は深いソース/ドレーン領域117を形成する段階を示す。
【００２８】
具体的に、前記第１スペーサ113aにアラインされるように半導体基板の全面に不純物115を高エネルギーにイオン注入する。前記イオン注入される不純物P型不純物又はN型不純物である。次に、前記イオン注入により注入された不純物115を活性化するためアニーリング工程を実施する。前記アニーリング工程は急速熱処理方法を用いて遂行する。このようになれば、前記第１スペーサ113aにアラインされながら、前記第１スペーサ113aの一側の半導体基板101に深いソース/ドレーン領域117が形成される。前記ゲートパターン107の両側壁で前記深いソース/ドレーン領域117までの長さは前記第１スペーサの長さにより限定される。
【００２９】
特に、本発明は前述した逆順ソース/ドレーン形成方法と同様に深いソース/ドレーン領域117を浅いソース/ドレーン領域、即ちソース/ドレーン延長部より先ず形成する。これにより、深いソース/ドレーン領域117にはアニール工程を十分に進行し、後に形成される浅いソース/ドレーン領域にはショートチャンネル効果抑制のための最小のアニール工程進行が可能である。このように先ず深いソース/ドレーン領域117を形成する場合、後で形成される浅いソース/ドレーン領域のドーパント拡散を防止できる。
【００３０】
本実施例で、深いソース/ドレーン領域117の形成のためのアニーリング工程は不純物を注入した後直ちに実施したが、後の浅いソース/ドレーン領域を形成する前であればいつ遂行しても差し支えない。そして、本実施例で深いソース/ドレーン領域117の形成をイオン注入方法を用いて遂行したが、プラズマドーピング方法を用いて遂行することができる。
【００３１】
図５はオフセット用第２スペーサ111aを形成する段階を示す。
【００３２】
具体的に、湿式エッチング方法を用いて第１スペーサ113aを除去する。次いで、前記第１絶縁膜111をエッチングして前記ゲートパターン107の両側壁にオフセット用第２スペーサ111aを形成する。前記第１絶縁膜111のエッチングは乾式エッチバック方法や湿式エッチバック方法を用いて遂行する。前記第２スペーサ111aの形成のためのエッチング時前記バッファ絶縁膜109が表れればエッチングを止める。前記オフセット用第２スペーサ111aは後工程で狭いゲート線幅による浅いソース/ドレーン領域のドーパント(不純物イオン)の重畳を防ぐため形成する。
【００３３】
図６は浅いソース/ドレーン領域121を形成する段階を示す。
【００３４】
具体的に、オフセット用第２スペーサ111aにアラインされるように半導体基板の全面に浅いソース/ドレーン領域形成及びハローイオン注入領域形成のための不純物119を順次に注入する。即ち、浅いソース/ドレーン領域121の形成のための不純物を先ず注入した後、ハローイオン注入領域の形成のための不純物を次に注入する。例えば、半導体基板101がP型である場合、前記浅いソース/ドレーン領域の形成のための不純物はN型不純物であるAsやPを用いて数KeV以下の低エネルギーに注入し、前記ハローイオン注入の領域のための不純物はP型不純物であるBを用いて高エネルギーに注入する。
【００３５】
次に、前記イオン注入により注入された不純物119を活性化するためアニーリング工程を実施する。前記アニーリング500℃〜800℃の低温で遂行するか、或いは900℃〜1300℃で急速熱処理やスパイク熱処理方法を用いて遂行する。前記スパイク熱処理方法は熱処理炉の温度を急速熱処理方法より早く、例えば200℃／秒に昇温した後で数秒間熱処理する方法を意味する。このようになれば、前記ゲートパターン107の両側の半導体基板101に前記第２スペーサ111aにアラインされながら前記深いソース/ドレーン領域117と接して浅いソース/ドレーン領域121が形成される。さらに、前記深いソース領域117及び浅いソースドレーン領域121の下部に選択的にハローイオン注入領域(図示せず)が形成される。前記ハローイオン注入領域は図面には便宜上示さず、ショートチャンネル効果を防止してチャンネルを強化することに用いられる。
【００３６】
以上のように、本発明は浅いソース/ドレーン領域121、即ちソース/ドレーン延長部を深いソース/ドレーン領域117の形成後に形成する。これにより、浅いソース/ドレーン領域121のドーパント(不純物)が拡散する場合に発生する高集積半導体素子のショートチャンネル効果を防止できる。さらに、本発明はオフセット用第２スペーサ111aにより狭いゲート線幅を有する半導体素子で浅いソース/ドレーン領域にイオン注入される不純物の重畳現象を抑制できる。
【００３７】
図６では前記不純物のイオン注入前にオフセット用第２スペーサ113aを薄くエッチングしなかったが、前記不純物のイオン注入前にオフセット用第２スペーサ113aを薄く湿式エッチングして浅いソース/ドレーン領域121の長さを調節できる。さらに、図６では不純物イオン注入後にアニール工程を遂行したが、効果的な素子特性を得るためアニール工程を省略できる。本実施例で、浅いソース/ドレーン領域121の形成をイオン注入方法を用いて遂行したが、固相エピタキシー方法又はプラズマドーピング方法を用いて遂行することができる。
【産業上の利用可能性】
【００３８】
本発明の浅いソース／ドレーン領域を有する半導体素子の製造方法は、例えばより高集積化された半導体素子の製作に効果的に適用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る浅いソース/ドレーン領域を有する半導体素子の製造方法を説明するために示した断面図である。
【図２】本発明に係る浅いソース/ドレーン領域を有する半導体素子の製造方法を説明するために示した断面図である。
【図３】本発明に係る浅いソース/ドレーン領域を有する半導体素子の製造方法を説明するために示した断面図である。
【図４】本発明に係る浅いソース/ドレーン領域を有する半導体素子の製造方法を説明するために示した断面図である。
【図５】本発明に係る浅いソース/ドレーン領域を有する半導体素子の製造方法を説明するために示した断面図である。
【図６】本発明に係る浅いソース/ドレーン領域を有する半導体素子の製造方法を説明するために示した断面図である。
【符号の説明】
【００４０】
１０１  半導体基板
１０２  トレンチ領域
１０３  ゲート絶縁膜
１０５  ゲート電極
１０７  ゲートパターン
１０９  バッファ絶縁膜
【図１】
2004311999.tif 000003
【図２】
2004311999.tif 000004
【図３】
2004311999.tif 000005
【図４】
2004311999.tif 000006
【図５】
2004311999.tif 000007
【図６】
2004311999.tif 000008