(57)【要約】【課題】データのコピーが可能な半導体集積回路を提供する。【解決手段】メモリセルアレイ２と、メモリセルアレイ２の複数の行にそれぞれ接続されたワードラインＷＬ１〜ＷＬ６４と、メモリセルアレイ２の複数の列にそれぞれ接続されたビットラインＢＬ１〜ＢＬ８と、ワードラインＷＬ１〜ＷＬ６４の内の選択されたワードラインを駆動するワードライン駆動回路ＷＬＤ１〜ＷＬＤ６４と、ビットラインＢＬ１〜ＢＬ８を介してデータの書込み及び読出しを行うセンスアンプＳＡ１〜ＳＡ８と、センスアンプＳＡ１〜ＳＡ８によって読み出されたデータを保持するフリップフロップＦＦ１〜ＦＦ８と、第１のワードラインに接続されているメモリセルからデータを読み出し、フリップフロップＦＦ１〜ＦＦ８に一旦保持されたデータを、第２のワードラインに接続されているメモリセルに書き込むように制御する制御回路３とを具備する。【選択図】  図１
2004355677.tif 000002
【特許請求の範囲】
【請求項１】
２次元マトリクス状に配置された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイの複数の行にそれぞれ接続された複数のワードラインと、
前記メモリセルアレイの複数の列にそれぞれ接続された複数のビットラインと、
前記複数のワードラインの内の選択されたワードラインを駆動するワードライン駆動回路と、
前記選択されたワードラインに接続されているメモリセルに対して、前記複数のビットラインを介してデータの書込み及び読出しを行う複数のセンスアンプと、
前記複数のセンスアンプによって読み出されたデータを保持する複数のフリップフロップと、
第１のワードラインに接続されているメモリセルからデータを読み出し、前記複数のフリップフロップに一旦保持されたデータを、第２のワードラインに接続されているメモリセルに書き込むように、前記ワードライン駆動回路と前記複数のセンスアンプと前記複数のフリップフロップとを制御する制御回路と、
を具備する半導体集積回路。
【請求項２】
前記複数のフリップフロップが環状に接続されており、
前記制御回路が、前記第１のワードラインに接続されているメモリセルからデータを読み出して前記複数のフリップフロップに保持し、前記複数のフリップフロップに保持されているデータをシフトさせた後に、前記第２のワードラインに接続されているメモリセルに書き込むように、前記ワードライン駆動回路と前記複数のセンスアンプと前記複数のフリップフロップとを制御する、請求項１記載の半導体集積回路。
【請求項３】
前記複数のフリップフロップと共に環状のフリップフロップを構成する第２群のフリップフロップをさらに具備し、
前記制御回路が、前記第１のワードラインに接続されているメモリセルからデータを読み出して前記複数のフリップフロップに保持し、前記複数のフリップフロップに保持されているデータをシフトさせた後に、第３のワードラインに接続されているメモリセルからデータを読み出して前記複数のフリップフロップに保持し、前記環状のフリップフロップに保持されているデータをシフトさせた後に、前記環状のフリップフロップに保持されているデータの一部を前記第２のワードラインに接続されているメモリセルに書き込むように、前記ワードライン駆動回路と前記複数のセンスアンプと前記複数のフリップフロップとを制御する、請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データを格納することができる半導体メモリ装置等の半導体集積回路に関する。
【０００２】
【従来の技術】
従来より、半導体メモリ装置の第１のアドレスに格納されているデータを第２のアドレスにコピーする場合には、（１）外部装置（例えば、ＣＰＵ、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ等）が、半導体メモリ装置の第１のアドレスに格納されているデータを読み出し、（２）外部装置が、読み出したデータを半導体メモリ装置の第２のアドレスに書き込むことにより、行われている。
【０００３】
一般に、半導体メモリ装置と外部装置との間を接続するデータバス幅は８〜３２ビット幅程度である。そのため、上記のような技術では、大量のデータをコピーする場合に多大な時間が必要となる。
また、データのコピーのために半導体メモリ装置と外部装置との間を接続するデータバス及び外部装置が占有されてしまい、パフォーマンスの低下を招いていた。
【０００４】
ところで、ＡＴＭ（非同期転送モード）セル全体を、市販のＤＲＡＭ内へ、１メモリ周期のうちに読出しまたは書込みできるＡＴＭセルを多重化する方法等が知られている（例えば、特許文献１参照）。
しかしながら、特許文献１に掲載されたＡＴＭセルを多重化する方法は、切替装置の第１入力ポートで、ＡＴＭネットワークからＡＴＭセルを受信する工程；ＡＴＭセルを、切替装置のメモリアレイ内に、１クロック周期のうちに記憶する工程；メモリアレイ内のＡＴＭセルを、１クロック周期のうちに読出す工程；切替装置からＡＴＭネットワークへ、ＡＴＭセルを伝送する工程；メモリアレイ内のＡＴＭセルを、１クロック周期のうちに再度読出す工程；及び切替装置からＡＴＭネットワークへ、ＡＴＭセルを再度伝送する工程を具え、ＡＴＭセルを多重化するものであり、ＤＲＡＭ内でデータのコピーを可能とするものではない。
【０００５】
【特許文献１】
特開平８−２５１２００号公報（第１頁、図１）
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、格納しているデータをコピーすることが可能な半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係る半導体集積回路は、２次元マトリクス状に配置された複数のメモリセルを含むメモリセルアレイと、メモリセルアレイの複数の行にそれぞれ接続された複数のワードラインと、メモリセルアレイの複数の列にそれぞれ接続された複数のビットラインと、複数のワードラインの内の選択されたワードラインを駆動するワードライン駆動回路と、選択されたワードラインに接続されているメモリセルに対して、複数のビットラインを介してデータの書込み及び読出しを行う複数のセンスアンプと、複数のセンスアンプによって読み出されたデータを保持する複数のフリップフロップと、第１のワードラインに接続されているメモリセルからデータを読み出し、複数のフリップフロップに一旦保持されたデータを、第２のワードラインに接続されているメモリセルに書き込むように、ワードライン駆動回路と複数のセンスアンプと複数のフリップフロップとを制御する制御回路とを具備する。
【０００８】
この半導体集積回路は、複数のフリップフロップが環状に接続されており、制御回路が、第１のワードラインに接続されているメモリセルからデータを読み出して複数のフリップフロップに保持し、複数のフリップフロップに保持されているデータをシフトさせた後に、第２のワードラインに接続されているメモリセルに書き込むように、ワードライン駆動回路と複数のセンスアンプと複数のフリップフロップとを制御するようにしても良い。
また、複数のフリップフロップと共に環状のフリップフロップを構成する第２群のフリップフロップをさらに具備し、制御回路が、第１のワードラインに接続されているメモリセルからデータを読み出して複数のフリップフロップに保持し、複数のフリップフロップに保持されているデータをシフトさせた後に、第３のワードラインに接続されているメモリセルからデータを読み出して複数のフリップフロップに保持し、環状のフリップフロップに保持されているデータをシフトさせた後に、環状のフリップフロップに保持されているデータの一部を第２のワードラインに接続されているメモリセルに書き込むように、ワードライン駆動回路と複数のセンスアンプと複数のフリップフロップとを制御するようにしても良い。
【０００９】
以上の構成によれば、格納しているデータをコピーすることを可能とすることができる。
【００１０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態としての半導体集積回路の概要を示す図である。この半導体集積回路１は、メモリセルアレイ２と、制御回路３と、ワードライン駆動回路ＷＬＤ１〜ＷＬＤ６４と、センスアンプＳＡ１〜ＳＡ８と、フリップフロップＦＦ１〜ＦＦ８とを具備する。
【００１１】
メモリセルアレイ２は、６４行×８列のマトリクス状に配列された５１２個のメモリセルＭＣ１１、ＭＣ１２、…を具備しており、８ビット幅のデータを６４個格納することが可能である。
メモリセルアレイ２内の各列のメモリセルのデータ入出力端子には、ビットラインＢＬ１〜ＢＬ８がそれぞれ接続されている。また、メモリセルアレイ２内の各行のメモリセルの制御入力端子には、ワードラインＷＬ１〜ＷＬ６４がそれぞれ接続されている。
【００１２】
ワードラインＷＬ１〜ＷＬ６４の図１中の右方向の端部には、メモリセルＭＣ１１、ＭＣ１２、…へのデータの書き込み又はメモリセルＭＣ１１、ＭＣ１２、…からのデータの読み出しを制御する信号をワードラインＷＬ１〜ＷＬ６４に供給する６４個のワードライン駆動回路ＷＬＤ１〜ＷＬＤ６４が接続されている。
ビットラインＢＬ１〜ＢＬ８の図１中の下方の端部には、ビットラインＢＬ１〜ＢＬ８にデータを供給し又はメモリセルＭＣ１１、ＭＣ１２、…によってビットラインＢＬ１〜ＢＬ８に供給されたデータを読み取るための８個のセンスアンプＳＡ１〜ＳＡ８が接続されている。
【００１３】
センスアンプＳＡ１〜ＳＡ８には、フリップフロップＦＦ１〜ＦＦ８がそれぞれ接続されており、フリップフロップＦＦ１〜ＦＦ８は、センスアンプＳＡ１〜ＳＡ８がビットラインＢＬ１〜ＢＬ８から読み取ったデータをそれぞれ保持する。
制御回路３には、ＣＰＵ、ＤＭＡ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）コントローラ等から制御信号が供給され、制御回路３は、制御信号に応じて、ワードライン駆動回路ＷＬＤ１〜ＷＬＤ６４、センスアンプＳＡ１〜ＳＡ８、及び、フリップフロップＦＦ１〜ＦＦ８を制御する。
【００１４】
次に、ＣＰＵ等から半導体集積回路１にデータを書き込む場合における半導体集積回路１の動作について説明する。
メモリセルアレイ２内の所望の行（ここでは、第１行とする）のメモリセルにデータを書き込む旨の制御信号がＣＰＵ等から制御回路３に入力されると、制御回路３は、ワードライン駆動回路ＷＬＤ１に対し、ワードラインＷＬ１に信号を供給するように制御する。
このとき、センスアンプＳＡ１〜ＳＡ８には、ＣＰＵ等からデータが入力されており、制御回路３は、センスアンプＳＡ１〜ＳＡ８に対し、ＣＰＵ等から入力されたデータ信号をビットラインＢＬ１〜ＢＬ８に供給するように制御する。これにより、ＣＰＵ等から入力されたデータが、メモリセルアレイ２内の第１行のメモリセルＭＣ１１〜ＭＣ１８に書き込まれる。
【００１５】
次に、ＣＰＵ等が半導体集積回路１に格納されているデータを読み出す場合における半導体集積回路１の動作について説明する。
メモリセルアレイ２内の所望の行（ここでは、第１行とする）のメモリセルに格納されているデータを読み出す旨の制御信号がＣＰＵ等から制御回路３に入力されると、制御回路３は、ワードライン駆動回路ＷＬＤ１に対し、ワードラインＷＬ１に信号を供給するように制御する。これにより、メモリセルＭＣ１１〜ＭＣ１８に格納されているデータがビットラインＢＬ１〜ＢＬ８に供給される。
そして、制御回路３は、センスアンプＳＡ１〜ＳＡ８に対し、ビットラインＢＬ１〜ＢＬ８上のデータを読み取ってＣＰＵ等に出力するように制御する。これにより、ＣＰＵ等が、メモリセルＭＣ１１〜ＭＣ１８に格納されているデータを読み出すことが可能となる。
【００１６】
次に、格納されているデータをコピーする場合における半導体集積回路１の動作について説明する。
メモリセルアレイ２内の所望の行（ここでは、第１行とする）のメモリセルに格納されているデータを他の行（ここでは、第２行とする）にコピーする旨の制御信号がＣＰＵ等から制御回路３に入力されると、制御回路３は、ワードライン駆動回路ＷＬＤ１に対し、ワードラインＷＬ１に信号を供給するように制御する。これにより、メモリセルＭＣ１１〜ＭＣ１８に格納されているデータがビットラインＢＬ１〜ＢＬ８に供給される。
【００１７】
制御回路３は、センスアンプＳＡ１〜ＳＡ８に対し、ビットラインＢＬ１〜ＢＬ８上のデータを読み取ってフリップフロップＦＦ１〜ＦＦ８に供給するように制御し、フリップフロップＦＦ１〜ＦＦ８に対し、センスアンプＳＡ１〜ＳＡ８から供給されるデータを保持するように制御する。これにより、メモリセルＭＣ１１〜ＭＣ１８に格納されているデータがフリップフロップＦＦ１〜ＦＦ８に保持されることとなる。
次に、制御回路３は、ワードライン駆動回路ＷＬＤ２に対し、ワードラインＷＬ２に信号を供給するように制御するとともに、センスアンプＳＡ１〜ＳＡ８に対し、フリップフロップＦＦ１〜ＦＦ８に保持されているデータをビットラインＢＬ１〜ＢＬ８に供給するように制御する。これにより、フリップフロップＦＦ１〜ＦＦ８に保持されているデータ、すなわちメモリセルＭＣ１１〜ＭＣ１８に格納されているデータがメモリセルＭＣ２１〜ＭＣ２８にコピーされることとなる。
【００１８】
このように、半導体集積回路１によれば、ＣＰＵ等によるデータの読み出し及び書き込みを必要とすることなく、格納されているデータのコピーを行うことが可能となる。
【００１９】
なお、本実施形態においては、メモリセルアレイ２内のメモリセルの列数が８であり、ＣＰＵ等との間で送受信されるデータ幅が８ビットであることとしているが、これらの値を他の値としても良い。例えば、メモリセルアレイ２内のメモリセルの列数が１２８であり、ＣＰＵ等との間で送受信されるデータ幅が１６ビットであることとしても良い。
メモリセルアレイ２内のメモリセルの列数が１２８であり、ＣＰＵ等との間で送受信されるデータ幅が１６ビットであり、メモリセルアレイ２内の所望の行のメモリセルに格納されているデータを他の行のメモリセルにコピーする場合、従来技術では、ＣＰＵ等がデータを読み出すために８回のデータリードサイクルが必要であり、ＣＰＵ等がデータを書き込むために８回のデータライトサイクルが必要となる。しかし、本実施形態によれば、これらのデータリードサイクル及びデータライトサイクルを不要とすることができる。
【００２０】
次に、本発明の第２の実施形態について説明する。図２は、本発明の第２の実施形態としての半導体集積回路の概要を示す図である。この半導体集積回路１０は、メモリセルアレイ２と、制御回路１３と、ワードライン駆動回路ＷＬＤ１〜ＷＬＤ６４と、センスアンプＳＡ１〜ＳＡ８と、フリップフロップＦＦ１〜ＦＦ８とを具備する。
【００２１】
半導体集積回路１０においては、フリップフロップＦＦ１〜ＦＦ８は、環状に接続され、シフト回路を構成している。
これにより、例えば、メモリセルアレイ２の第１行目のメモリセルＭＣ１１〜ＭＣ１８にデータＡ（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が格納されている場合に、このデータＡを右（又は左）に４ビットシフトさせたデータＢ（Ｄ３、Ｄ２、Ｄ１、Ｄ０、Ｄ７、Ｄ６、Ｄ５、Ｄ４）を第２行目のメモリセルＭＣ２１〜ＭＣ２８に格納させることが可能となる。以下、この場合における半導体集積回路１０の動作について説明する。
【００２２】
まず、制御回路１３は、ワードライン駆動回路ＷＬＤ１に対し、ワードラインＷＬ１に信号を供給するように制御する。これにより、メモリセルＭＣ１１〜ＭＣ１８に格納されているデータＡがビットラインＢＬ１〜ＢＬ８に供給される。
次に、制御回路１３は、センスアンプＳＡ１〜ＳＡ８に対し、ビットラインＢＬ１〜ＢＬ８上のデータＡを読み取ってフリップフロップＦＦ１〜ＦＦ８に供給するように制御するとともに、フリップフロップＦＦ１〜ＦＦ８に対し、センスアンプＳＡ１〜ＳＡ８から供給されるデータＡを保持するように制御する。
【００２３】
次に、制御回路１３は、フリップフロップＦＦ１〜ＦＦ８に対し、データＡを右（又は左）に４ビットシフトさせるように制御する。これにより、フリップフロップＦＦ１〜ＦＦ８には、データＢが保持されることとなる。
そして、制御回路１３は、ワードライン駆動回路ＷＬＤ２に対し、ワードラインＷＬ２に信号を供給するように制御するとともに、センスアンプＳＡ１〜ＳＡ８に対し、フリップフロップＦＦ１〜ＦＦ８に保持されているデータＢをビットラインＢＬ１〜ＢＬ８に供給するように制御する。これにより、フリップフロップＦＦ１〜ＦＦ８に保持されているデータＢがメモリセルＭＣ２１〜ＭＣ２８に格納される。
【００２４】
このように、半導体集積回路１０によれば、ＣＰＵ等によるデータの読み出し、右（又は左）シフト演算、及び、書き込みを必要とすることなく、メモリセルアレイ２の所望の行に格納されているデータをシフトして他の行に格納させることが可能となる。
【００２５】
なお、ここでは、フリップフロップＦＦ１〜ＦＦ８に保持されているデータＢ（Ｄ３、Ｄ２、Ｄ１、Ｄ０、Ｄ７、Ｄ６、Ｄ５、Ｄ４）を第２行目のメモリセルＭＣ２１〜ＭＣ２８に格納させることとしているが、例えば、フリップフロップＦＦ１〜ＦＦ８に保持されているデータＢ（Ｄ３、Ｄ２、Ｄ１、Ｄ０、Ｄ７、Ｄ６、Ｄ５、Ｄ４）の内の下位４ビット（Ｄ７、Ｄ６、Ｄ５、Ｄ４）を第２行目のメモリセルＭＣ２５〜ＭＣ２８に格納させることも可能である。これは、制御回路１３が、センスアンプＳＡ５〜ＳＡ８に対し、フリップフロップＦＦ５〜ＦＦ８に保持されているデータ（Ｄ７、Ｄ６、Ｄ５、Ｄ４）をビットラインＢＬ５〜ＢＬ８に供給するように制御することにより、可能である。
【００２６】
次に、本発明の第３の実施形態について説明する。図３は、本発明の第３の実施形態としての半導体集積回路の概要を示す図である。この半導体集積回路２０は、メモリセルアレイ２と、制御回路２３と、ワードライン駆動回路ＷＬＤ１〜ＷＬＤ６４と、センスアンプＳＡ１〜ＳＡ８と、フリップフロップＦＦ１〜ＦＦ１６とを具備する。
【００２７】
半導体集積回路２０においては、フリップフロップＦＦ１〜ＦＦ１６は、環状に接続され、シフト回路を構成している。
これにより、例えば、メモリセルアレイ２内の第１行目のメモリセルＭＣ１１〜ＭＣ１８にデータＡ（Ｄ７、Ｄ６、Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が格納され、第３行目のメモリセルＭＣ３１〜３８にデータＥ（Ｄ１５、Ｄ１４、Ｄ１３、Ｄ１２、Ｄ１１、Ｄ１０、Ｄ９、Ｄ８）が格納されている場合に、データＥの下位６ビット（Ｄ１３、Ｄ１２、Ｄ１１、Ｄ１０、Ｄ９、Ｄ８）とデータＡの上位２ビット（Ｄ７、Ｄ６）を結合させたデータＦ（Ｄ１３、Ｄ１２、Ｄ１１、Ｄ１０、Ｄ９、Ｄ８、Ｄ７、Ｄ６）をメモリセルアレイ２内の第４行目のメモリセルＭＣ４１〜４８に格納させることが可能となる。以下、この場合における半導体集積回路２０の動作について説明する。
【００２８】
まず、制御回路２３は、ワードライン駆動回路ＷＬＤ１に対し、ワードラインＷＬ１に信号を供給するように制御する。これにより、メモリセルＭＣ１１〜ＭＣ１８に格納されているデータＡがビットラインＢＬ１〜ＢＬ８に供給される。
次に、制御回路２３は、センスアンプＳＡ１〜ＳＡ８に対し、ビットラインＢＬ１〜ＢＬ８上のデータＡを読み取ってフリップフロップＦＦ１〜ＦＦ８に供給するように制御するとともに、フリップフロップＦＦ１〜ＦＦ８に対し、センスアンプＳＡ１〜ＳＡ８から供給されるデータＡを保持するように制御する。
【００２９】
そして、制御回路２３は、フリップフロップＦＦ１〜ＦＦ１６に対し、データＡを右（又は左）に８ビットシフトさせるように制御する。これにより、フリップフロップＦＦ９〜ＦＦ１６には、データＡが保持されることとなる。
次に、制御回路２３は、ワードライン駆動回路ＷＬＤ３に対し、ワードラインＷＬ３に信号を供給するように制御する。これにより、メモリセルＭＣ３１〜ＭＣ３８に格納されているデータＥがビットラインＢＬ１〜ＢＬ８に供給される。
【００３０】
さらに、制御回路２３は、センスアンプＳＡ１〜ＳＡ８に対し、ビットラインＢＬ１〜ＢＬ８上のデータＥを読み取ってフリップフロップＦＦ１〜ＦＦ８に供給するように制御するとともに、フリップフロップＦＦ１〜ＦＦ８に対し、センスアンプＳＡ１〜ＳＡ８から供給されるデータＥを保持するように制御する。これにより、フリップフロップＦＦ１〜ＦＦ８には、データＥが保持されることとなる。
次に、制御回路２３は、フリップフロップＦＦ１〜ＦＦ１６に対し、保持しているデータを左に２ビットシフト（又は右に１４ビットシフト）させるように制御する。これにより、フリップフロップＦＦ１〜ＦＦ８には、データＦ（Ｄ１３、Ｄ１２、Ｄ１１、Ｄ１０、Ｄ９、Ｄ８、Ｄ７、Ｄ６）が保持されることとなる。
【００３１】
そして、制御回路２３は、ワードライン駆動回路ＷＬＤ４に対し、ワードラインＷＬ４に信号を供給するように制御するとともに、センスアンプＳＡ１〜ＳＡ８に対し、フリップフロップＦＦ１〜ＦＦ８に保持されているデータＦをビットラインＢＬ１〜ＢＬ８に供給するように制御する。これにより、フリップフロップＦＦ１〜ＦＦ８に保持されているデータＦがメモリセルＭＣ４１〜ＭＣ４８に格納されることとなる。
【００３２】
このように、半導体集積回路１０によれば、ＣＰＵ等によるデータの読み出し、右（又は左）シフト演算、データの結合、及び、書き込みを必要とすることなく、メモリセルアレイ２に格納されているデータのシフト及び結合を行うことが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体集積回路を示す図。
【図２】本発明の第２実施形態に係る半導体集積回路を示す図。
【図３】本発明の第３実施形態に係る半導体集積回路を示す図。
【符号の説明】
１、１０、２０  半導体集積回路、２  メモリセルアレイ、３、１３、２３  制御回路、ＢＬ１、ＢＬ２、…  ビットライン、ＦＦ１、ＦＦ２、…  フリップフロップ、ＭＣ１１、ＭＣ１２、…  メモリセル、ＳＡ１、ＳＡ２、…  センスアンプ、ＷＬ１、ＷＬ２、…  ワードライン、ＷＬＤ１、ＷＬＤ２、…  ワードライン駆動回路
【図１】
2004355677.tif 000003
【図２】
2004355677.tif 000004
【図３】
2004355677.tif 000005