(57)【要約】      （修正有）【課題】チャネル長のばらつきを抑制でき、かつ、従来よりセルサイズの縮小化が可能である不揮発性半導体記憶装置の製造方法を提供する。【解決手段】半導体基板１の表面上にトンネル膜７及びゲート酸化膜８を形成する。トンネル膜７の上からチャネル領域１２の形成予定領域上にかけてフローティングゲート１１を半導体基板１の表面上に形成する。さらにフローティングゲート１１の上に、層間絶縁膜１３を介してコントロールゲート１４を形成する。続いて、不純物イオンがフローティングゲート１１の一端から一定の長さの領域を通過するように、斜めイオン注入を行う。これにより、トンネル膜７の下からトンネル膜７よりもソース層６側にかけて位置するようにドレイン層５を形成する。次に、フローティングゲート１１をマスクとしたイオン注入によりソース層６を形成する。【選択図】        図１
2004311776.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）の表層にて互いに離間して形成されたドレイン層（５）及びソース層（６）と、
前記ドレイン層（５）上に形成されたトンネル膜（７）と、
前記トンネル膜（７）の上から前記ドレイン層（５）と前記ソース層（６）との間のチャネル領域（１２）上にかけて形成された２層構造のゲート電極（１１、１４）とを有するメモリセルトランジスタを備える不揮発性半導体記憶装置の製造方法において、
半導体基板（１）の表面上にトンネル膜（７）を形成する工程と、
前記トンネル膜（７）の上から前記チャネル領域（１２）の形成予定領域上にかけて前記ゲート電極（１１、１４）を形成する工程と、
前記ゲート電極（１１、１４）のうち、前記ドレイン層（５）側の端部から一定の領域を通過させたイオン注入により、前記半導体基板（１）の表層のうち、前記トンネル膜（７）の下側の領域に前記ドレイン層（５）を形成すると共に、前記ゲート電極（１１、１４）をマスクとしたイオン注入により、前記ソース層（６）を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記ドレイン層（５）を形成する工程では、チャネル長方向における、イオン注入方向が基板表面に対して斜めとなるイオン注入をすることで、不純物イオンを前記ゲート電極（１１、１４）の前記ドレイン層（５）側の端部から一定の領域を通過させて、前記ドレイン層（５）を形成することを特徴とする請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記ゲート電極（１１、１４）を形成する工程では、前記チャネル領域（１２）の形成予定領域上の部分での基板表面からの高さが大きく、前記ドレイン層（５）の形成予定領域上の部分での基板表面からの高さが小さい前記ゲート電極（１１、１４）を形成し、
前記イオン注入により前記ドレイン層（５）を形成するとき、前記ゲート電極（１１、１４）のうち、前記チャネル領域（１２）の形成予定領域上の部分を不純物イオンが通過せず、前記ドレイン層（５）の形成予定領域上の部分を不純物イオンが通過する条件にてイオン注入し、前記ドレイン層（５）を形成することを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記ゲート電極（１１、１４）を形成する工程では、前記チャネル領域（１２）の形成予定領域上に位置する部分（６３）をＰｏｌｙＳｉにて構成し、前記ドレイン層（５）の形成予定領域上に位置する部分（６５）を多孔質材料にて構成したフローティングゲート（１１）を基板表面上に形成し、前記フローティングゲート（１１）の上にコントロールゲートを形成し、
前記イオン注入により前記ドレイン層（５）を形成するとき、前記フローティングゲート（１１）のうち、前記多孔質材料により構成されている部分（６５）を通過させるイオン注入を行うことで、前記ドレイン層（５）を形成することを特徴とする請求項１ないし３のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板（１）の表層にて互いに離間して形成されたドレイン層（５）及びソース層（６）と、
前記ドレイン層（５）上に形成されたトンネル膜（７）と、
前記トンネル膜（７）の上から前記ドレイン層（５）と前記ソース層（６）との間のチャネル領域（１２）上にかけて形成された２層構造のゲート電極（１１、１４）とを有するメモリセルトランジスタを備える不揮発性半導体記憶装置の製造方法において、
前記半導体基板（１）の表面上に前記トンネル膜（７）を形成する工程と、
前記トンネル膜（７）の上から前記チャネル領域（１２）の形成予定領域上にかけて、前記ドレイン層（５）の形成予定領域上の部分（８１）での不純物濃度が前記チャネル領域（１２）の形成予定領域上の部分（６３）よりも大きいフローティングゲート（１１）を形成する工程と、
前記フローティングゲート（１１）の上にコントロールゲート（１４）を形成する工程と、
熱処理を行い、前記フローティングゲート（１１）の前記ドレイン層（５）の形成予定領域上の部分（８１）から前記半導体基板（１）の表層に前記不純物を拡散させることで、前記トンネル膜（７）の領域に前記ドレイン層（５）を形成する工程と、
前記フローティングゲート（１１）の端により位置決めされるように前記ソース層（６）を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
前記トンネル膜（７）を形成する工程では、前記半導体基板（１）の表面上のうち、前記ゲート電極（１１、１４）の形成予定領域の全面に、前記トンネル膜（７）を形成することを特徴とする請求項に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、トンネル膜を有する不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＥＥＰＲＯＭに代表されるトンネル膜を有する不揮発性半導体記憶装置の製造方法として、例えば、メモリトランジスタの形成予定領域にて、フローティングゲート及びコントロールゲートのゲート電極をトンネル膜が形成されているトンネル領域部からトランジスタ部にかけて形成する方法と、メモリトランジスタのゲート電極をＬ方向（チャネル長方向）でトンネル領域部とトランジスタ部に２分割する方法とがある（例えば、特許文献１、２参照）。
【０００３】
前者の方法は、半導体基板の表面上にゲート電極を形成する前に、半導体基板表面にイオン注入することでソース層、ドレイン層を形成する。若しくは、ゲート電極の形成前にドレイン層を形成し、ゲート電極の形成後にソース層を形成する。そして、トンネル膜を形成する際、基板表面上の絶縁膜にトンネル窓を形成し、このトンネル窓領域にトンネル膜を形成する方法である。
【０００４】
この製造方法では、トンネル窓の形成位置と、ドレイン層及びソース層の形成位置との間にずれが発生した場合に、製造不良とならないように、トンネル窓とドレイン層及びソース層との合わせ余裕を広くとる必要がある。このため、セルサイズが大きくなるという問題があった。
【０００５】
これに対して、後者の方法は、半導体基板の表面上にトンネル膜上の部分と、チャネルの形成予定領域上の部分とに分割した形状のゲート電極を形成する。その後、このゲート電極をマスクとしたイオン注入により、メモリトランジスタのソース層及びドレイン層を形成する。すなわち、トンネル領域部とトランジスタ部との間のスペースにイオン注入することでドレイン層を形成する方法である。
【０００６】
この製造方法によれば、セルフアライメントでソース層及びドレイン層を形成できるため、チャネル長のばらつきを抑え、トランジスタ特性のばらつきを低減することができる。また、トンネル窓とドレイン層及びソース層との合わせ余裕が不要であるため、前者の方法で不揮発性半導体記憶装置を製造した場合と比較して、セルサイズを縮小することができる。
【０００７】
【特許文献１】
米国特許第５５９６５２９号明細書
【０００８】
【特許文献２】
米国特許第５８４４２６８号明細書
【０００９】
【発明が解決しようとする課題】
しかし、後者の方法では、メモリトランジスタのゲート電極を形成するとき、例えばＰｏｌｙＳｉ膜を成膜した後、トンネル領域部とトランジスタ部との間にスペースを作るための加工工程が必要である。この加工では、形成するスペースの微細化に限度があるため、セルサイズの縮小に限界が生じてしまう。
【００１０】
また、仮にコストアップを許容し微細加工ができたとしても、スペースが狭くなりすぎると、このスペースに対してイオン注入をしたとき、ゲート電極端での散乱により均一性が低下したり、不純物導入量が低下、又はばらついてしまうという問題が発生する恐れがある。
【００１１】
本発明は上記点に鑑みて、チャネル長のばらつきを抑制でき、かつ、さらなるセルサイズの縮小化が可能である不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、半導体基板（１）の表面上にトンネル膜（７）を形成する工程と、トンネル膜（７）の上からチャネル領域（１２）の形成予定領域上にかけてゲート電極（１１、１４）を形成する工程と、ゲート電極（１１、１４）のうち、ドレイン層（５）側の端部から一定の領域を通過させたイオン注入により、半導体基板（１）の表層のうち、トンネル膜（７）の下側の領域にドレイン層（５）を形成すると共に、ゲート電極（１１、１４）をマスクとしたイオン注入により、ソース層（６）を形成する工程とを有することを特徴としている。
【００１３】
このようにゲート電極の一定の領域に不純物イオンを通過させたイオン注入を行ってドレイン層を形成することで、ゲート電極の不純物イオンを通過させない領域により、ドレイン層と、ソース層との位置を規定することができる。すなわち、セルフアラインメントでドレイン層及びソース層を形成することができる。
【００１４】
また、このようなイオン注入を行うので、ゲート電極をトンネル膜上からチャネル領域上にかけて形成しても、チャネル長を短くすることができる。すなわち、上記従来の技術の欄にて説明した後者の方法のようにゲート電極を分割した形状としなくても、セルサイズが小さな不揮発性半導体記憶装置を製造することができる。
【００１５】
さらに、セルサイズの縮小化を図ったとき、本発明のようにイオン注入によってドレイン層及びソース層を形成する方が、上記したゲート電極を分割した構造とするためのゲート電極の加工よりも、チャネル長の長さを高精度に決定することができる。したがって、本発明の製造方法によれば、上記従来技術の欄にて記載した製造方法と比較して、セルサイズがより小さな不揮発性半導体記憶装置を製造することができる。
【００１６】
不純物イオンをゲート電極のドレイン層側の端部から一定の領域を通過させる方法としては、例えば、請求項２に示すように斜めイオン注入を行うことができる。
【００１７】
また、その他に、請求項３に示すように、チャネル領域（１２）の形成予定領域上の部分での基板表面からの高さが大きく、ドレイン層（５）の形成予定領域上の部分での基板表面からの高さが小さいゲート電極（１１、１４）を形成する。その後、ゲート電極（１１、１４）のうち、チャネル領域（１２）の形成予定領域上の部分を不純物イオンが通過せず、ドレイン層（５）の形成予定領域上の部分を不純物イオンが通過する条件にてイオン注入することでドレイン層（５）を形成することもできる。
【００１８】
また、請求項４に示すように、チャネル領域（１２）の形成予定領域上に位置する部分（６３）をＰｏｌｙＳｉにて構成し、ドレイン層（５）の形成予定領域上に位置する部分（６５）を多孔質材料にて構成したフローティングゲート（１１）を基板表面上に形成し、フローティングゲート（１１）の上にコントロールゲートを形成する。その後、イオン注入によりドレイン層（５）を形成するとき、フローティングゲート（１１）のうち、多孔質材料により構成されている部分（６５）を通過させるイオン注入を行うことで、ドレイン層（５）を形成することもできる。
【００１９】
請求項３及び４の発明によれば、斜めイオン注入に限らず、基板表面に対して垂直な方向にてイオン注入することもできる。
【００２０】
請求項５に記載の発明では、半導体基板（１）の表面上にトンネル膜（７）を形成する工程と、トンネル膜（７）の上からチャネル領域（１２）の形成予定領域上にかけて、ドレイン層（５）の形成予定領域上の部分（８１）での不純物濃度がチャネル領域（１２）の形成予定領域上の部分（６３）よりも大きいフローティングゲート（１１）を形成する工程と、フローティングゲート（１１）の上にコントロールゲート（１４）を形成する工程と、熱処理を行い、フローティングゲート（１１）のドレイン層（５）の形成予定領域上の部分（８１）から半導体基板（１）の表層に不純物を拡散させることで、トンネル膜（７）の領域にドレイン層（５）を形成する工程と、フローティングゲート（１１）の端により位置決めされるようにソース層（６）を形成する工程とを有することを特徴としている。
【００２１】
このようにフローティングゲートに不純物を多く導入した部分とそうでない部分とを設け、不純物を多く導入した部分から不純物を半導体基板に拡散させるようにすれば、フローティングゲートの形状と不純物の拡散とを制御すればソース層とドレイン層との位置決めができる。すなわち、本発明によれば、ソース層とドレイン層とをセルフアラインメントにて形成でき、チャネル長を一定の長さにすることができる。
【００２２】
この方法では、不純物を多く導入した部分とそうでない部分とを有するようにフローティングゲートを形成した後、不純物を拡散させているが、これは、イオン注入開口部が狭い部分を通過させてイオン注入する場合よりも得られるチャネル長の精度が高い。したがって、従来技術の欄にて記載した構造の半導体装置を製造する方法と比較して、セルサイズが小さなＥＥＰＲＯＭを有する半導体装置を製造することができる。
【００２３】
請求項６に示すように、半導体基板（１）の表面上のうち、ゲート電極（１１、１４）の形成予定領域の全面に、トンネル膜（７）を形成することもできる。
【００２４】
本発明によれば、フローティングゲートの下側全面にトンネル膜を形成しているため、トンネル膜を形成する際に、基板表面に形成した絶縁膜にトンネル窓を形成する必要が無くなる。
【００２５】
この結果、トンネル窓と、ドレイン層及びソース層との合わせ余裕を不要とすることができるため、上記した各請求項に記載の発明と比較して、さらなるセルサイズの微細化が可能となる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２７】
【発明の実施の形態】
（第１実施形態）
図１に本実施形態におけるＥＥＰＲＯＭを示す。図１（ａ）は平面図であり、図１（ｂ）、（ｃ）は図１（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【００２８】
図１に示すＥＥＰＲＯＭは、半導体基板１に形成されたメモリトランジスタと、書き換え及び読み出し時にこのメモリトランジスタを選択するための選択トランジスタとを有している。以下では、メモリトランジスタが形成されている領域、選択トランジスタが形成されている領域を、それぞれ、メモリトランジスタ領域、選択トランジスタ領域と呼ぶ。
【００２９】
半導体基板１は例えばシリコンにより構成されており、導電型はＰ型である。半導体基板１の表面上には、フィールド絶縁膜として、ＬＯＣＯＳ法による厚い酸化膜２が形成されている。この厚い酸化膜２により素子分離がされている。すなわち、厚い酸化膜２が形成されていない領域がアクティブ領域３であり、厚い酸化膜２が形成されている領域がフィールド領域４である。
【００３０】
メモリトランジスタ領域では、半導体基板１の表層に互いに離間してＮ＋型ドレイン層５、Ｎ＋型ソース層６が形成されている。半導体基板１の表面上のうち、ドレイン層５の上にはトンネル膜７が形成されており、その他の領域上にはゲート酸化膜８が形成されている。なお、図１（ａ）中の領域９はトンネル窓領域であり、トンネル膜７が形成されている領域である。
【００３１】
そして、トンネル膜７の上にフローティングゲート１１が形成されている。フローティングゲート１１は、トンネル膜７の上からソース層６の一部の上に至って配置されている。フローティングゲート１１の下側で、ドレイン層５とソース層６との間の領域がチャネル領域１２である。フローティングゲート１１の上には、層間絶縁膜１３を介してコントロールゲート１４が形成されている。なお、図１中のＡ−Ａ’線方向は、チャネル長（Ｌ）と同じ方向であり、以下ではこの方向をＬ方向と呼ぶ。同様に、図１中のＢ−Ｂ’線方向は、チャネル幅（Ｗ）と同じ方向であり、以下ではこの方向をＷ方向と呼ぶ。
【００３２】
選択トランジスタ領域では、半導体基板１の上にゲート酸化膜１５を介してゲート電極１６が形成されている。そして、半導体基板１の表層のうち、ゲート電極１６の両側に、Ｎ＋型ソース層１７、Ｎ＋型ドレイン層１８が形成されている。なお、Ｎ＋型ソース層１７はメモリトランジスタのドレイン層７を兼ねている。
【００３３】
次に本実施形態のＥＥＰＲＯＭの製造方法を説明する。図２〜図８にＥＥＰＲＯＭの製造工程を示す。なお、各図における図（ａ）は平面図であり、図（ｂ）、（ｃ）、は図（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【００３４】
〔図２に示す工程〕
Ｐ型シリコン基板１の表面上に、フィールド絶縁膜を形成する。具体的には、ＬＯＣＯＳ法により一領域を開口した状態にて厚い酸化膜２を形成する。これにより、アクティブ領域３とフィールド領域４とを形成する。その後、半導体基板１（アクティブ領域３）の表面上に絶縁膜としての酸化膜２１を形成する。このとき、酸化膜２１の膜厚を２０〜１００ｎｍとする。この酸化膜２１が、メモリトランジスタ及び選択トランジスタのゲート酸化膜８、１５となる。なお、ここでは、メモリトランジスタ領域及び選択トランジスタ領域における酸化膜２１の膜厚を同一としたが、メモリトランジスタ領域と選択トランジスタ領域とにおける膜厚を異なる大きさとすることもできる。
【００３５】
〔図３に示す工程〕
フォトレジスト２２を半導体基板１の上に成膜する。フォトリソグラフィにより、半導体基板１におけるトンネル膜７の形成予定領域に対向する部分２３を開口する。フォトレジスト２２をマスクとしたエッチングを行い、酸化膜２１にトンネル窓９を形成する。その後、フォトレジスト２２を除去する。
【００３６】
〔図４に示す工程〕
８００〜１０００℃での熱酸化により、トンネル窓９における半導体基板１（アクティブ領域３）の表面上に、トンネル膜７を形成する。このとき、トンネル膜７の膜厚を数ｎｍ〜２０ｎｍとする。
【００３７】
〔図５に示す工程〕
半導体基板１の表面上にＰｏｌｙＳｉ膜を成膜し、パターニングすることで、メモリトランジスタ領域にフローティングゲート１１を形成すると同時に、選択トランジスタ領域に選択トランジスタのゲート電極１６を形成する。このとき、ＰｏｌｙＳｉ膜にリンをドープし、フローティングゲート１１及びゲート電極１６の膜厚を１００ｎｍとする。
【００３８】
続いて、フローティングゲート１１の上に熱酸化により膜厚が２０ｎｍの層間絶縁膜１３を形成する。さらに、層間絶縁膜１３の上に２層目のＰｏｌｙＳｉ膜を成膜し、パターニングすることで、コントロールゲート１４を形成する。このとき、２層目のＰｏｌｙＳｉ膜にリンをドープし、コントロールゲート１４の膜厚を１００ｎｍとする。
【００３９】
なお、ここでは選択トランジスタのゲート電極１６を、１層目のＰｏｌｙＳｉ膜にてフローティングゲート１１と同時に形成する場合を説明したが、２層目のＰｏｌｙＳｉ膜にてコントロールゲート１４と同時に形成することもできる。また、フローティングゲート１１やコントロールゲート１４と別に、ゲート電極１６を形成することもできる。
【００４０】
〔図６に示す工程〕
コントロールゲート１４及びゲート電極１６上を含む半導体基板１の上にフォトレジスト２４を成膜する。フォトリソグラフィにより、ドレイン層５の形成予定領域に対向する部分を開口する。これにより、半導体基板１表面のうち、コントロールゲート１４と選択トランジスタのゲート電極１６との間の領域のみが露出した状態とする。
【００４１】
続いて、図６中の矢印にて示すように、フローティングゲート１１の一端１１ａから一定の長さの領域１１ｂに不純物イオンを通過させるように、半導体基板１の表層に対して斜めイオン注入を行う。これにより、半導体基板１の表層のうち、フローティングゲート１１と選択トランジスタのゲート電極１６との間の領域から、トンネル膜７よりもソース層の形成予定領域側（図中左側）にかけて第１の不純物注入領域２５を形成する。なお、フローティングゲート１１の一端１１ａから一定の長さの領域１１ｂは、フローティングゲート１１のうち、トンネル膜７の上側の部分である。
【００４２】
このとき、イオン注入条件を酸化膜２１、フローティングゲート１１、層間絶縁膜１３、及びコントロールゲート１４を不純物イオンがスルーする条件とする。具体的には、フローティングゲート１１及びコントロールゲート１４の膜厚が１００ｎｍ、層間絶縁膜１３の膜厚が２０ｎｍ、酸化膜２１の膜厚を５０ｎｍとしたとき、不純物としてリンを用い、Ｌ方向におけるイオン注入角度（Ｌ断面にイオン注入方向を投影したときの角度）を４５度、加速度電圧を３００ｋＶ、ドーズ量を５×１０１４ｃｍ−２とする。なお、この条件は基板表面の所定位置に所定量の不純物を導入できる条件であれば、他の条件とすることもできる。また、リンとヒ素等の二種類の不純物を導入することもできる。
【００４３】
その後、フォトレジスト２４を除去する。
【００４４】
〔図７に示す工程〕
フォトレジスト２４を除去した後、再度、半導体基板１の上にフォトレジスト２６を成膜し、フォトリソグラフィによりソース層６の形成予定領域及びフローティングゲート１１のソース層６側の一部分１１ｃに対向する領域を開口する。
【００４５】
そして、フローティングゲート１１及びコントロールゲート１４と、フォトレジスト２６とをマスクとして、ソース層６の形成予定領域にイオン注入を行う。これにより、第２の不純物注入領域２７を形成する。このとき、イオン注入条件は、不純物としてヒ素を用い、Ｌ方向におけるイオン注入角度を７度、ドーズ量を５×１０１４ｃｍ−２とする。注入角度を７度としているのは、チャンネリングを防止するためである。
【００４６】
なお、ここでは注入角度を７度としたが、７度よりも大きな他の角度とすることもできる。すなわち、ここでも上記したような斜めイオン注入をし、フローティングゲート１１と所定量オーバーラップするようにソース層６を形成することもできる。
【００４７】
その後、フォトレジスト２６を除去する。
【００４８】
〔図８に示す工程〕
１０００℃、３時間の熱処理を行う。これにより、不純物注入領域２５、２７の不純物を拡散させる。この場合、拡散距離は０．２〜０．３μｍとなる。この結果、ドレイン層５及びソース層６が形成される。
【００４９】
〔図９に示す工程〕
コントロールゲート１４及びゲート電極１６をマスクとしたイオン注入を行うことで、ソース層６の表層にＮ＋型層２８を形成すると共に、ドレイン層５のドレイン層５の表層にＮ＋型層２９を形成する。これにより、ドレイン層５及びソース層６を低抵抗化させる。また、同時に選択トランジスタのＮ＋型ドレイン層１８を形成する。
【００５０】
なお、このときのイオン注入条件は、不純物としてヒ素を用い、イオン注入角度を７度、ドーズ量を１×１０１５ｃｍ−２とする。このようにして、図１に示すＥＥＰＲＯＭを製造することができる。
【００５１】
以下に本実施形態の特徴を説明する。
【００５２】
本実施形態では、図６に示す工程にて、Ｌ方向におけるイオン注入方向を基板表面に対して斜めとし、フローティングゲート１１の一定の長さの領域１１ｂを透過させたイオン注入をすることで、トンネル膜７の下側にドレイン層５を形成している。また、図７に示す工程にて、フローティングゲート１１をマスクとしたイオン注入をすることで、ソース層６を形成している。
【００５３】
これにより、ドレイン層５とフローティングゲート１１とのオーバーラップ量をフローティングゲート１１の不純物イオンが通過しない部分によって規定することができる。また、ソース層６の端部の位置をフローティングゲート１１によって規定することができる。したがって、本実施形態によれば、ドレイン層５及びソース層６を形成するためのイオン注入を別々に行っているが、フローティングゲート１１のうち、不純物イオンが通過しない部分によって、ドレイン層５及びソース層６の端部の位置を規定することができる。すなわち、ドレイン層５及びソース層６をセルフアラインメントで形成できる。
【００５４】
この結果、イオン注入工程を十分に管理することでチャネル長のばらつきを抑え、トランジスタ特性のばらつきを低減することができる。
【００５５】
また、本実施形態では、フローティングゲート１１の一定の領域１１ｂを通過させたイオン注入により、ドレイン層５を形成している。このため、上記従来技術の欄にて説明した前者の方法と同様に、フローティングゲート１１をトンネル膜７の上からチャネル領域１２の形成予定領域上にかけて形成し、その後にイオン注入により、ドレイン層５及びソース層６を形成しても、上記前者の方法と比較して、チャネル長を短くすることができる。すなわち、上記従来の技術の欄にて説明した後者の方法のようにゲート電極を分割した形状としなくても、セルサイズが小さなＥＥＰＲＯＭを製造することができる。
【００５６】
また、上記後者の方法では、ゲート電極を分割した形状とするために、ゲート電極を加工する技術が必要である。セルサイズの縮小化を図ったとき、このゲート電極を加工する技術と、本実施形態におけるイオン注入の技術とを比較すると、本実施形態におけるイオン注入の技術の方が、チャネル長の長さを高精度に決定することができる。したがって、本実施形態の製造方法によれば、上記後者の方法と比較して、セルサイズをより微細化することができる。
【００５７】
（第２実施形態）
第１実施形態ではトンネル膜７を形成した後に、ドレイン層５を形成するためのイオン注入を行っていたが、本実施形態のように、トンネル膜７を形成する前にドレイン層５を形成するためのイオン注入をすることもできる。
【００５８】
図１０〜１５に本実施形態におけるＥＥＰＲＯＭの製造工程を示す。なお、各図における図（ａ）は平面図であり、図（ｂ）、（ｃ）、は図（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。また、図１４、１５では、半導体基板１の表層における不純物濃度の分布も合わせて示している。また、図２〜図９と同様の構成部には同一の符号を付している。以下では、第１実施形態と異なる点を主に説明する。
【００５９】
図２に示す工程の後、図１０に示す工程を行う。
【００６０】
〔図１０に示す工程〕
フォトレジスト３１を半導体基板１の上に成膜し、フォトリソグラフィによりドレイン層５及びソース層６の形成予定領域の一部に対向する部分を開口する。そして、このフォトレジスト３１をマスクとしたイオンイオン注入を行う。このとき、イオン注入条件を、例えば、不純物としてヒ素を用い、Ｌ断面におけるイオン注入角度を７度、ドーズ量を５×１０１４ｃｍ−２とする。
【００６１】
これにより、ドレイン層５の形成予定領域中であって、トンネル膜７の下側に位置する領域に第１の不純物注入領域３２を形成すると共に、ソース層６の形成予定領域に第２の不純物注入領域３３を形成する。その後、フォトレジスト３１を除去する。
【００６２】
なお、本実施形態では、シート抵抗を下げるためにソース層６の形成予定領域に不純物注入領域３３を形成しているが、不純物注入領域３３を形成しなくても良い。
【００６３】
〔図１１に示す工程〕
図３、４に示す工程と同様に、酸化膜２１にトンネル窓９を形成し、トンネル窓９における半導体基板１の表面上にトンネル膜７を形成する。
【００６４】
〔図１２に示す工程〕
図５に示す工程と同様に、メモリトランジスタ領域にフローティングゲート１１、層間絶縁膜１３、及びコントロールゲート１４を形成する。また、選択トランジスタ領域にゲート電極１６を形成する。
【００６５】
〔図１３に示す工程〕
ドレイン層５をセルフアライメントにて形成するためのイオン注入を行う。具体的には、図６に示す工程と同様に、フォトレジスト２４を形成し、パターニングする。そして、このフォトレジスト２４をマスクとして、フローティングゲート１１の一端１１ａから一定の長さの領域１１ｂに不純物イオンを通過させるように斜めイオン注入を行う。これにより、半導体基板１の表層のうち、フローティングゲート１１と選択トランジスタのゲート電極１６との間の領域から、トンネル膜７よりもソース層の形成予定領域側にかけて第３の不純物注入領域３４を形成する。
【００６６】
このときのイオン注入条件を図６に示す工程と同様に、不純物としてリンを用い、Ｌ断面におけるイオン注入角度を４５度、加速度電圧を３００ｋＶとするが、ドーズ量を図６に示す工程よりも少なくする。例えば、１×１０１３ｃｍ−２程度とする。なお、ドーズ量はそれよりも少なくすることもできる。
【００６７】
その後、フォトレジスト２４を除去する。
【００６８】
〔図１４に示す工程〕
ソース層６をセルフアライメントにて形成するためのイオン注入を行う。具体的には、図７に示す工程と同様に、フォトレジスト２６とフローティングゲート１１及びコントロールゲート１４をマスクとしたイオン注入により、ソース層６の形成予定領域に第４の不純物注入領域３５を形成する。ここでは、フローティングゲート１１とオーバーラップするように第４の不純物注入領域３５を形成する。なお、フローティングゲート１１の端部と第４の不純物注入領域３５との端部との位置とが一致するように、第４の不純物注入領域３５を形成することもできる。
【００６９】
その後、フォトレジスト２６を除去する。
【００７０】
〔図１５に示す工程〕
図８に示す工程と同様に熱処理をする。これにより、不純物注入領域３２、３３、３４、３５の不純物を拡散させ、ドレイン層５及びソース層６を形成する。その後、図示しないが、図９に示す工程と同様に、ソース層６を低抵抗化するためにＮ＋型層２８を形成すると共に、同様にドレイン層５の低抵抗化のためにＮ＋型層２９を形成する。また、同時に選択トランジスタのＮ＋型ドレイン層１８を形成する。なお、不純物注入領域３２、３３、３４、３５の形成によりドレイン層５及びソース層６を所望の不純物濃度にて形成できれば、Ｎ＋型層２８、２９の形成を省略することもできる。このようにして、図１に示すＥＥＰＲＯＭを製造する。
【００７１】
本実施形態は第１実施形態と同様の効果を有しており、さらに以下の効果を有している。
【００７２】
本実施形態では、上記したように、図１０に示す工程にてイオン注入を行い第１の不純物注入領域３２を形成した後、図１１に示す工程にてトンネル膜７を形成している。そして、図１２に示す工程にて、図１０に示す工程よりも少ないドーズ量でのイオン注入を行うことで、ドレイン層５を形成している。
【００７３】
すなわち、イオン注入の工程をトンネル膜７の形成前後にて分け、トンネル膜７を形成した後のイオン注入では、形成されたドレイン層５及びソース層６を位置決めするのに必要な程度のドーズ量にてイオン注入をしている。これにより、第１実施形態と比較して、トンネル膜７を通過する不純物の量を低減することができる。このため、第１実施形態と比較して、イオン注入時の不純物によるトンネル膜７へのダメージを低減することができる。
【００７４】
（第３実施形態）
第１、第２実施形態では酸化膜２１にトンネル窓９を形成し、フローティングゲート１１の一部分とオーバーラップするようにトンネル膜７を形成する場合を説明したが、本実施形態のように、フローティングゲート１１の下側の領域全体にトンネル膜７を形成することもできる。
【００７５】
図１６〜２２に本実施形態におけるＥＥＰＲＯＭの製造工程を示す。なお、各図における図（ａ）は平面図であり、図（ｂ）、（ｃ）、は図（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。また、図２１では、半導体基板１の表層における不純物濃度の分布も合わせて示している。また、図２〜図９と同様の構成部には同一の符号を付している。以下では、第２実施形態と異なる点を主に説明する。
【００７６】
図１０に示す工程を行った後、図１６に示す工程を行う。なお、図１０中の酸化膜２１は第１、第２実施形態と同じ膜厚である。酸化膜２１は本実施形態では犠牲酸化膜として機能させるものであり、イオン注入による半導体基板１へのダメージを防止するためのものである。したがって、基板へのダメージを防止できる範囲であれば、他の膜厚とすることもできる。
【００７７】
〔図１６に示す工程〕
酸化膜２１を除去する。
【００７８】
〔図１７に示す工程〕
半導体基板１の表面上にトンネル膜として機能する膜厚の酸化膜４１を形成する。例えば、この酸化膜４１の膜厚を１０ｎｍとする。
【００７９】
〔図１８に示す工程〕
酸化膜４１の上にフローティングゲート１１、層間絶縁膜１３、及びコントロールゲート１４を順に形成する。
【００８０】
〔図１９に示す工程〕
図１３に示す工程と同様に、ドレイン層５をセルフアライメントにて形成するためのイオン注入を行う。
【００８１】
具体的には、図６に示す工程と同様に、フォトレジスト２４を形成し、パターニングする。そして、このフォトレジスト２４をマスクとして、フローティングゲート１１の一端１１ａから一定の長さの領域１１ｂに不純物イオンを通過させるように斜めイオン注入を行う。
【００８２】
このとき、イオン注入条件を図１３に示す工程と同様に、不純物としてリンを用い、Ｌ方向におけるイオン注入角度を４５度、ドーズ量を１×１０１３ｃｍ−２程度とするが、本実施形態では、加速度電圧を第２実施形態よりも小さい２５０ｋＶとする。これはゲート酸化膜４１の膜厚が第２実施形態よりも薄いためである。なお、加速度電圧を第２実施形態と同様にし、イオン注入の注入角度を調整することもできる。
【００８３】
これにより、半導体基板１の表層のうち、フローティングゲート１１と選択トランジスタのゲート電極１６との間の領域から、フローティングゲート１１の中央の下側にかけて第３の不純物注入領域４２を形成する。
【００８４】
その後、フォトレジスト２４を除去する。
【００８５】
〔図２０に示す工程〕
フォトレジスト４３を形成し、第３の不純物注入領域４２の上側に位置する部分のみ残すように、フォトレジスト４３をパターニングする。このフォトレジスト４３をマスクとしたイオン注入により、メモリトランジスタ領域のソースの形成予定領域に第４の不純物注入領域４４を形成すると共に、選択トランジスタ領域に第５、第６の不純物注入領域４５、４６を形成する。
【００８６】
その後、フォトレジスト４３を除去する。
【００８７】
〔図２１に示す工程〕
図８に示す工程と同様に熱処理をする。これにより、不純物注入領域３２、３３、４２、４４、４５、４６の不純物を拡散させ、メモリトランジスタのドレイン層５及びソース層６を形成すると共に、選択トランジスタのソース層１７、ドレイン層１８を形成する。なお、酸化膜４１のうち、フローティングゲート１１とドレイン層５とがオーバーラップしている領域に位置している部分がトンネル膜として機能する。
【００８８】
〔図２２に示す工程〕
図９に示す工程と同様に、ドレイン層５の表層にＮ＋型層４７を形成すると共に、ソース層６の表層にＮ＋型層４８をイオン注入により形成する。また、同時に選択トランジスタのドレイン層１８の表層にＮ＋型層４９をイオン注入により形成する。
【００８９】
このようにして、メモリトランジスタのドレイン層５及びソース層６と、選択トランジスタのソース層１７及びドレイン層１８の濃度調整を行う。
【００９０】
なお、図２０に示す工程におけるイオン注入により、所望の不純物濃度であるドレイン層５及びソース層６を形成できれば、この工程を省略することもできる。このようにして、図１に示すＥＥＰＲＯＭを製造する。
【００９１】
本実施形態は第１実施形態と同様の効果を有しており、さらに以下の効果を有している。
【００９２】
本実施形態では、ゲート絶縁膜を全てトンネル膜７と同じ膜厚にて形成している。すなわち、トンネル膜７を半導体基板１（アクティブ領域３）の表面全体に形成している。これにより、寸法設計において、トンネル窓９とドレイン層５の形成時のマスクずれを考慮するために、合わせ余裕をもたせる必要が無くなる。この結果、第１、第２実施形態と比較して、セルサイズを縮小することができる。
【００９３】
（第４実施形態）
上記した各実施形態では、フローティングゲート１１の端部１１ａから一定の領域１１ｂに不純物を通過させるイオン注入方法として、斜めイオン注入を行う場合を説明したが、フローティングゲート１１及びコントロールゲート１４の厚さと、不純物イオンの飛程とを考慮した方法にてかかるイオン注入を行うこともできる。
【００９４】
図２３〜２５に本実施形態の第１の例におけるＥＥＰＲＯＭの製造工程を示す。なお、各図における図（ａ）は平面図であり、図（ｂ）、（ｃ）、は図（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。また、図２〜図９と同様の構成部には同一の符号を付している。以下では、第２実施形態と異なる点を主に説明する。
【００９５】
図１０、１１に示す工程の後、図２３〜２５に示す工程を行う。
【００９６】
〔図２３に示す工程〕
メモリトランジスタ領域にフローティングゲート１１、層間絶縁膜１３、及びコントロールゲート１４を形成する。また、選択トランジスタ領域に１層目のゲート電極５１、層間絶縁膜５２、２層目のゲート電極５３を形成する。本実施形態では、図１２に示す工程と異なり、コントロールゲート１４の断面形状が三角形形状となるように、コントロールゲート１４を加工する。このようにして、ソース層６の形成予定領域側の膜厚が大きく、ドレイン層５の形成予定領域側の膜厚が小さいコントロールゲート１４を形成する。
【００９７】
このとき、図２３に示すように、コントロールゲート１４の上端の基板表面からの高さを以下のように設定する。ドレイン層５の形成予定領域の上側では、後に説明するドレイン層５を形成するためのイオン注入時における不純物の飛程（Ｒｐ）よりも小さく、チャネル領域１２の形成予定領域の上側では、Ｒｐよりも大きくなるように、フローティングゲート１１、層間絶縁膜１３及びコントロールゲート１４の厚さを設定する。
【００９８】
具体的には、後に説明するドレイン層５をセルフアライメントにて形成するためのイオン注入の条件を、不純物としてリンを用い、加速電圧を２２０ｋＶ、注入角度を基板表面に対して垂直としたとき、Ｒｐは０．２８である。したがって、コントロールゲート１４の上端の基板表面からの高さを、ドレイン層５の形成予定領域の上側では０．２８μｍよりも小さくする。
【００９９】
本実施形態では不純物注入領域３２から左側に所定距離Ｃだけ離れたところでのコントロールゲート１４の高さを０．２８μｍとする。また、ドレイン層５側の端部での高さ１４ａを０．２μｍ、ソース層６側の端部での高さ１４ｂを０．５μｍとする。
【０１００】
また、選択トランジスタ領域では、２層目のゲート電極５３の上端の基板表面からの高さ５３ａをＲｐよりも大きくする。例えば、０．５μｍとする。
【０１０１】
〔図２４に示す工程〕
コントロールゲート１４及び２層目のゲート電極５３をマスクとしたイオン注入を行う。このとき、注入角度を基板表面に対して垂直とする。また、不純物としてリンを用い、加速電圧を２２０ｋＶとする。
【０１０２】
これにより、フローティングゲート１１の一端１１ａから一定の長さの領域１１ｂにリンを通過させて、半導体基板１の表層のうち、トンネル膜７の下側の領域に第３の不純物注入領域５４を形成する。また、同時に、メモリトランジスタのソース層６の形成予定領域に第４の不純物注入領域５５を形成し、選択トランジスタのドレイン層１８の形成予定領域に第５の不純物注入領域５６を形成する。
【０１０３】
〔図２５に示す工程〕
図８に示す工程と同様に熱処理をする。これにより、不純物注入領域３３、３４、４２、５４、５５、５６の不純物を拡散させ、メモリトランジスタのドレイン層５及びソース層６を形成すると共に、選択トランジスタのソース層１７、ドレイン層１８を形成する。
【０１０４】
このようにしてＥＥＰＲＯＭを製造することもできる。
【０１０５】
本実施形態では、コントロールゲート１４の断面形状を三角形形状とすることで、ドレイン層５の形成予定領域上の部分におけるコントロールゲート１４の上端の基板表面からの高さをＲｐよりも小さくし、その他の部分におけるコントロールゲート１４の上端の基板表面からの高さをＲｐより大きくしている。
【０１０６】
これにより、フローティングゲート１１及びコントロールゲート１４をマスクとして、斜めでなく基板表面に垂直な方向にてイオン注入をしても、フローティングゲート１１の端部１１ａから一定の長さの領域１１ｂに不純物を通過させ、ドレイン層５を形成することができる。
【０１０７】
この結果、本実施形態では、コントロールゲート１４の上端の高さがＲｐよりも大きい部分により、ドレイン層５及びソース層６をセルフアライメントにて形成することができる。
【０１０８】
また、本実施形態では、選択トランジスタ領域におけるゲート電極を２層構造とし、２層目のゲート電極５３の上端の基板表面からの高さをＲｐよりも大きくしている。このため、フォトレジスト等のマスクを形成することなく、イオン注入を行うことができる。
【０１０９】
なお、斜めイオン注入でなく基板表面に対して垂直な方向にてイオン注入する場合を説明したが、第１、２実施形態のように、斜めイオン注入をすることもできる。
【０１１０】
また、コントロールゲート１４の断面形状を三角形とした場合を説明したがコントロールゲート１４の断面形状を以下に説明するように他の形状とすることもできる。
【０１１１】
図２６、２７、２８に本実施形態の第２、３、４の例におけるＥＥＰＲＯＭの製造工程の一部を示す。これらの図は図２５に相当しており、第１の例におけるコントロールゲート１４の形状を変更したものである。
【０１１２】
図２６に示すように、コントロールゲート１４の断面形状を、コントロールゲート１４の上端の位置がチャネル１２の形成予定領域上から右側に進むにつれ低く、また、左側に進むにつれ低くなる形状とすることもできる。すなわち、コントロールゲート１４の両端部をテーパ形状とすることもできる。
【０１１３】
第１の例ではコントロールゲート１４の一端側の部分がＲｐよりも低くなるようにしていたが、このようにコントロールゲート１４の両端側の部分における上端の基板表面からの高さをＲｐより小さくなるようにすることもできる。なお、図２６では、不純物注入領域３３から右側に所定距離Ｄだけ離れたところでのコントロールゲート１４の基板表面からの高さが０．２８μｍとなっている。
【０１１４】
これにより、ソース層６をフローティングゲート１１とオーバーラップさせることができる。
【０１１５】
また、図２７に示すように、コントロールゲート１４を上端表面に段差を持たせた形状とすることもできる。この場合でも、ドレイン層５の形成予定領域上では、コントロールゲート１４の上端の基板表面からの高さをＲｐよりも小さく、その他の部分におけるコントロールゲート１４の上端の基板表面からの高さをＲｐよりも大きくする。
【０１１６】
第１、２、３の例（図２５、２６、２７）では、コントロールゲート１４の形状を、コントロールゲート１４の上端の基板表面からの高さがＲｐよりも小さい部分と大きな部分とを有する形状としたが、図２８に示すように、コントロールゲート１４の一部をカットした形状とすることもできる。
【０１１７】
すなわち、コントロールゲート１４をチャネル領域１２の形成予定領域上にのみ配置し、コントロールゲート１４の上端の基板表面からの高さをＲｐよりも大きくする。そして、層間絶縁膜１３のうち、コントロールゲート１４から露出している部分における上端の基板表面からの高さをＲｐよりも小さくする。
【０１１８】
なお、図２８では、ソース層６がフローティングゲート１１とオーバーラップするように、フローティングゲート１１のソース層６側の端部上にもコントロールゲート１４を配置していない。
【０１１９】
このようにしても、フローティングゲート１１の端部１１ａから一定の長さの領域１１ｂに不純物を通過させ、ドレイン層５を形成することができる。
【０１２０】
なお、本実施形態ではコントロールゲート１４を様々な形状とする場合を例として説明したが、フローティングゲート１１を加工することで、コントロールゲート１４の上端の基板表面からの高さがＲｐよりも大きな部分と小さな部分とを有するようにすることもできる。
【０１２１】
（第５実施形態）
本実施形態では、フローティングゲート１１のうち、端部から一定の領域に不純物を通過させるイオン注入方法として、フローティングゲート１１のうち、不純物イオンを通過させたい部分を多孔質材料にて構成する方法を用いる場合を説明する。
【０１２２】
図２９〜３５に本実施形態の第１の例におけるＥＥＰＲＯＭの製造工程を示す。なお、各図における図（ａ）は平面図であり、図（ｂ）、（ｃ）、は図（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。また、図２〜図９と同様の構成部には同一の符号を付している。以下では、第２実施形態と異なる点を主に説明する。
【０１２３】
図１０、１１に示す工程の後に図２９〜３５に示す工程を行う。
【０１２４】
〔図２９に示す工程〕
トンネル膜７の上及び酸化膜２１の上にＰｏｌｙＳｉ膜６１を成膜する。ＰｏｌｙＳｉ膜６１の上にフォトレジスト６２を成膜し、パターニングする。このとき、フォトレジスト６２のうち、チャネル領域１２の形成予定領域上の部分では、不純物注入領域３２から所定距離Ｃ、不純物注入領域３３から所定距離Ｄのところにフォトレジスト６２の両端を位置させる。また、フォトレジスト６２のうち、選択トランジスタのゲート電極１６の形成予定領域上の部分での横方向の長さをエッチング時のマージンをとって、ゲート電極１６よりも長くする。
【０１２５】
〔図３０に示す工程〕
パターニングされたフォトレジスト６２をマスクとしたエッチングを行う。これにより、メモリトランジスタ領域では、チャネル領域１２の形成予定領域上にのみＰｏｌｙＳｉ膜６３を残し、選択トランジスタ領域では１層目のゲート電極５１を形成する。その後、フォトレジスト６２を除去する。
【０１２６】
〔図３１に示す工程〕
トンネル膜７、ＰｏｌｙＳｉ膜６３、及び１層目のゲート電極５１上を含む基板表面上に多孔質材料６５を堆積する。
【０１２７】
〔図３２に示す工程〕
多孔質材料６５をエッチングし、ＰｏｌｙＳｉ膜６３及び１層目のゲート電極５１と同じ高さとする。
【０１２８】
〔図３３に示す工程〕
多孔質材料６５、ＰｏｌｙＳｉ膜６３、及び１層目のゲート電極５１の上に絶縁膜６６を形成し、さらにその上にＰｏｌｙＳｉ膜６７を成膜する。続いて、フォトレジスト６８を形成し、パターニングする。
【０１２９】
〔図３４に示す工程〕
パターニングされたフォトレジスト６８を用いたエッチングにより、メモリトランジスタ領域にフローティングゲート１１、層間絶縁膜１３、及びコントロールゲート１４を形成する。また、同時に、選択トランジスタ領域に、１層目のゲート電極５１、層間絶縁膜５２、及び２層目のゲート電極５３を形成する。
【０１３０】
このように、チャネル領域の形成予定領域上の部分をＰｏｌｙＳｉ膜にて構成し、ドレイン層５及びソース層６の形成予定領域上の部分を多孔質材料にて構成したフローティングゲート１１を形成する。なお、この多孔質材料は不純物イオンを通過させることができるものである。
【０１３１】
また、本実施形態では、チャネル領域の形成予定領域上における基板表面からコントロールゲート１４の表面までの高さをＲｐよりも大きくしている。
【０１３２】
次に、メモリトランジスタ領域及び選択トランジスタ領域に形成されたゲート電極をマスクとしたイオン注入を行う。このとき、図２４に示す工程と同様に、注入角度を基板表面に対して垂直とする。また、不純物としてリンを用い、加速電圧を２２０ｋＶとする。
【０１３３】
これにより、フローティングゲート１１のうち、多孔質材料６５にて構成されている部分１１ｂに不純物イオンを通過させ、ドレイン層５の形成予定領域に第３の不純物注入領域６９を形成する。また、ソース層６の形成予定領域に第４の不純物注入領域７０を形成すると共に、選択トランジスタのドレイン層１８の形成予定領域に第５の不純物注入領域５６を形成する。
【０１３４】
〔図３５に示す工程〕
図８に示す工程と同様に熱処理をする。これにより、不純物注入領域３２、３３、６９、７０の不純物を拡散させ、メモリトランジスタ領域にドレイン層５及びソース層６を形成する。また、同時に不純物注入領域５６の不純物を拡散させ、選択トランジスタ領域に＋型ドレイン層１８を形成する。
【０１３５】
このようにして、ドレイン層５及びソース層６を形成することができる。
【０１３６】
本実施形態では、このように多孔質材料６５を通過させたイオン注入にて、ドレイン層５及びソース層６を形成している。そして、フローティングゲート１１のうち、チャネル領域上の部分は、ＰｏｌｙＳｉ膜６３にて構成されており、かつ、コントロールゲート１４の上端の基板表面からの高さがＲｐよりも大きいため、ドレイン層５及びソース層６はＰｏｌｙＳｉ膜６３により位置決めされる。
【０１３７】
したがって、本実施形態においてもセルフアライメントにてドレイン層５及びソース層６を形成することができる。
【０１３８】
なお、本実施形態では、フローティングゲート１１のドレイン層５の形成予定領域上の部分を多孔質材料にて構成する場合を説明したが、コントロールゲート１４も多孔質材料にて構成することもできる。この場合、コントロールゲート１４のうち、ドレイン層５の形成予定領域上に位置する部分を多孔質材料にて構成する。
【０１３９】
また、コントロールゲート１４の形状を図３６に示す形状とすることもできる。
【０１４０】
図３６に本実施形態の第２の例におけるＥＥＰＲＯＭの製造工程の一部を示す。図３６に示すように、コントロールゲート１４の両端をカットして、コントロールゲート１４をフローティングゲート１１のＰｏｌｙＳｉ膜６３にて構成されている部分の上にのみ配置することもできる。すなわち、フローティングゲート１１の多孔質材料６５にて構成されている部分の真上には、コントロールゲート１４を配置しない構造とすることもできる。
【０１４１】
コントロールゲート１４をこのような形状としてイオン注入を行うことで、多孔質材料６５にて構成されている部分に不純物イオンをより通過しやすくすることができる。
【０１４２】
また、図３２に示す工程では、多孔質材料６５をＰｏｌｙＳｉ膜６３及び１層目のゲート電極５１と同じ高さとなるようにエッチングしていたが、この場合、エッチングばらつきにより、ＰｏｌｙＳｉ膜６３及び１層目のゲート電極５１が損傷する恐れがある。
【０１４３】
そこで、図３７に示すように、多孔質材料６５のエッチング工程では、多孔質材料６５を途中までエッチングし、ＰｏｌｙＳｉ膜６３及び１層目のゲート電極５１を多孔質材料６５から露出させない状態とする。その後は図示しないが、フォトレジスト７１をマスクとしたエッチングにより、多孔質材料６５をフローティングゲート１１の形成予定領域にのみ残すようにパターニングする。そして、熱酸化により多孔質材料６５の表面上を酸化させ、ウェットエッチングによりその酸化膜を除去することで、フローティングゲート１１を形成する。続いて、フローティングゲート１１上に層間絶縁膜１３及びコントロールゲート１４を形成する。
【０１４４】
これにより、ＰｏｌｙＳｉ膜６３及び１層目のゲート電極５１のエッチングばらつきによる損傷を防ぐことができる。
【０１４５】
なお、多孔質材料６５の表面を熱酸化して形成した酸化膜をそのまま層間絶縁膜１３として用いることもできる。
【０１４６】
（第６実施形態）
本実施形態では、イオン注入でなくフローティングゲート１１中の不純物の熱拡散によってドレイン層５及びソース層６をセルフアライメントにて形成する方法を説明する。
【０１４７】
図３８に本実施形態におけるＥＥＰＲＯＭの製造工程を示す。なお、図３８における図（ａ）は平面図であり、図（ｂ）、（ｃ）、は図（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。また、図２〜図９と同様の構成部には同一の符号を付している。以下では、第５実施形態と異なる点を主に説明する。
【０１４８】
本実施形態では、第５実施形態における図２９〜図３３に示す工程にて、多孔質材料の代わりにリンが過飽和な状態で導入されているＰｏｌｙＳｉ膜８１を形成する。なお、チャネル領域１２の形成予定領域上のＰｏｌｙＳｉ膜６３はリンが過飽和であるポリシリコン膜８１よりも不純物濃度を低くし、後に説明する熱処理によっても、基板表層に不純物が拡散しない程度の不純物濃度とする。
【０１４９】
その後、図３８に示す工程を行う。図３８に示す工程では、１０００℃、２０時間での熱処理を行う。これにより、フローティングゲート１１のうち、リンが過飽和な状態であるＰｏｌｙＳｉ膜８１から基板の表層にリンを拡散させ、トンネル膜７の下に不純物導入領域８２を形成する。同様にソース層６の形成予定領域においても不純物導入領域８３を形成する。このようにして、ドレイン層５及びソース層６を形成することもできる。
【０１５０】
その後、図示しないが、選択トランジスタ領域にソース層１７及びドレイン層１８を形成する。
【０１５１】
本実施形態では、リンが過飽和な状態であるＰｏｌｙＳｉ膜８１からリンを半導体基板１の表層に拡散させている。この場合、フローティングゲート１１に不純物を過飽和な状態にて導入した部分８１からの半導体基板１の表層への不純物の拡散を制御することで、ドレイン層５及びソース層６の位置決めができる。すなわち、ドレイン層５とソース層６とをセルフアラインメントにて形成できる。
【０１５２】
また、この方法では、リンが過飽和状態であるポリシリコン膜８１とそれよりも不純物濃度が低いＰｏｌｙＳｉ膜６３とにより構成されたフローティングゲート１１を形成した後、不純物を拡散させている。これは、セルサイズの縮小化を図ったとき上記従来技術の欄にて説明した後者の方法のようにスペースが狭い部分を通過させてイオン注入する場合よりも精度良くチャネル長を決定できる。したがって、本実施形態によれば、従来技術の欄にて記載した後者の方法と比較して、セルサイズが小さなＥＥＰＲＯＭを製造することができる。
【０１５３】
なお、本実施形態は、フローティングゲート１１から不純物を拡散させることから、特にゲート酸化膜を薄く設定した場合に有効である。
【０１５４】
また、本実施形態では、フローティングゲート１１のソース層６側の端部もリンが過飽和状態であるポリシリコン膜８１にて構成し、ここから不純物を拡散させることでソース層６を形成していたが、イオン注入にてソース層６を形成することもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＥＥＰＲＯＭを示す図である。（ａ）は平面図であり、（ｂ）、（ｃ）はそれぞれ図１（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【図２】図１に示すＥＥＰＲＯＭの製造工程を説明するための図である。
【図３】図２に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図４】図３に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図５】図４に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図６】図５に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図７】図６に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図８】図７に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図９】図８に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１０】第２実施形態におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図１１】図１０に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１２】図１１に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１３】図１２に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１４】図１３に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１５】図１４に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１６】第３実施形態におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図１７】図１６に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１８】図１７に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図１９】図１８に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図２０】図１９に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図２１】図２０に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図２２】図２１に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図２３】第４実施形態の第１の例におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図２４】図２３に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図２５】図２４に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図２６】第４実施形態の第２の例におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図２７】第４実施形態の第３の例におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図２８】第４実施形態の第４の例におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図２９】第５実施形態の第１の例におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図３０】図２９に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図３１】図３０に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図３２】図３１に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図３３】図３２に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図３４】図３３に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図３５】図３４に続くＥＥＰＲＯＭの製造工程を説明するための図である。
【図３６】第５実施形態の第２の例におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図３７】第５実施形態の第３の例におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【図３８】第６実施形態におけるＥＥＰＲＯＭの製造工程を説明するための図である。
【符号の説明】
１…半導体基板、２…厚い酸化膜、３…アクティブ領域、
４…フィールド領域、５…Ｎ＋型ドレイン層、６…Ｎ＋型ソース層、
７…トンネル膜、８…トレンチ８…ゲート酸化膜、９…トンネル窓、
１１…フローティングゲート、１２…チャネル領域、１３…層間絶縁膜、
１４…コントロールゲート、１５…選択トランジスタのゲート酸化膜、
１６…選択トランジスタのゲート電極、
１７…選択トランジスタのＮ＋型ソース層、
１８…選択トランジスタのＮ＋型ドレイン層、２１…酸化膜、
２２、２４、２６、３１、４３、６８、７１…フォトレジスト、
２５、２７、２８、２９、３２、３３、３４、３５、４２、４４、４５、４６、４７、４８、４９、５４、５５、５６、６２、６９、７０…不純物注入領域、
４１…酸化膜、５１…選択トランジスタの１層目のゲート電極、
５２…選択トランジスタの層間絶縁膜、
５３…選択トランジスタの２層目のゲート電極、
６３…１層目ＰｏｌｙＳｉ膜、６５…多孔質材料、
６６…層間絶縁膜、６７…２層目ＰｏｌｙＳｉ膜、
８１…リン過飽和ＰｏｌｙＳｉ膜、８２、８３…不純物拡散領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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