(57)【要約】【課題】構成が簡単で安価な２値化センサの提供。【解決手段】特開２００１ー２３８１３９（星）の発展形。基本クレームは２つあり、１つは画素アレー周辺にあるコンパレータで２値化する。その際、外部端子から閾値を読み込む工夫と、画素内に記憶した２値化画像情報を読み出す工夫をする。もう１つは画素内にコンパレータを搭載する。（画素内に搭載可能なそれは、例えばソニー特許にあり）２値化に必要な閾値は周辺に設けたヒストグラム生成回路で計算する。【選択図】        図１
2004172844.tif 000002
【特許請求の範囲】
【請求項１】
入射する光を電気的信号に変換して読み出す画素アレー部とその外側に配置する周辺回路部からなる撮像センサにおいて、前記各画素は少なくとも前記光を電気的信号に変換する受光部とメモリ部とを有し、前者からは前記光信号の読み出しが、後者からはメモリ情報の書き込みと読み出しが行われ、前記読み出された光信号は前記周辺回路中にあるコンパレータによって２値化され、前記２値化された光情報は前記該当する画素の前記メモリ部に書き込まれることを特徴とする撮像センサ。
【請求項２】
請求項１に記載のメモリ部は、入射する光から遮光されており前記受光部を形成するホトダイオードと同一の拡散プロファイルを有することを特徴とする撮像センサ。
【請求項３】
請求項１に記載の撮像センサは、前記コンパレータに接続する少なくとも１つの外部端子を有することを特徴とする撮像センサ。
【請求項４】
請求項１に記載の撮像センサは、前記外部端子からある一定値を読み込み、前記値と各画素から読み出された光信号との比較を前記コンパレータで行い、その大小に応じて０または１の信号を前記該当する画素のメモリ部へ書き込むことを特徴とする撮像センサ。
【請求項５】
請求項１に記載の外部端子はアキュムレータあるいはレジスタに接続されており、前記アキュムレータあるいはレジスタに書き込まれたデジタル信号値をアナログ信号に変換するＤＡ変換器を介して前記コンパレータは前記外部端子と接続されていることを特徴とする撮像センサ。
【請求項６】
請求項１に記載の撮像センサは、前記外部端子から前記デジタル信号を読み込み、前記アキュムレータあるいはレジスタに格納し、その後前記ＤＡ変換器により前記デジタル信号値を前記アナログ信号値に変換し、前記アナログ信号値を前記コンパレータの一方の端子に供給することを特徴とする撮像センサ。
【請求項７】
入射する光を電気的信号に変換して読み出す画素アレー部とその外側に配置する周辺回路部からなる撮像センサにおいて、前記各画素は少なくとも前記光を電気的信号に変換する受光部と前記光信号を２値化するコンパレータと前記２値化された光情報を格納するためのメモリ部とを有し、前記メモリ部からは前記２値化された光情報が前記周辺回路部へと出力されることを特徴とする撮像センサ。
【請求項８】
請求項７に記載の各画素において、前記コンパレータの一方の端子は前記受光部に、他方の端子はスイッチを介して前記メモリ部へ接続されていることを特徴とする撮像センサ。
【請求項９】
請求項７に記載の撮像センサは、前記各画素において前記受光部で生成した光信号と前記スイッチをオンして前記メモリ部に記憶されたアナログ量との比較を前記コンパレータで行い、前記比較の結果の大小に応じて０または１の信号を前記コンパレータは生成することを特徴とする撮像センサ。
【請求項１０】
請求項１または７に記載の周辺回路には、少なくとも前記各画素から読み出された各光信号をヒストグラム化し、前記ヒストグラムから前記光信号の２値化レベルを決定する量を計算する回路が含まれることを特徴とする撮像センサ。
【請求項１１】
請求項１０に記載の量を計算する回路からは、最大値、最小値、部分和、極値のいずれかが計算されることを特徴とする撮像センサ。
【請求項１２】
請求項１１に記載の最大値、最小値、部分和、極値のいずれかから前記２値化レベルが決定されることを特徴とする撮像センサ。
【請求項１３】
請求項１２に記載の２値化レベルは、各画素に配置されているメモリ部へ書き込まれることを特徴とする撮像センサ。
【請求項１４】
請求項１または７に記載のメモリ部への撮像センサ外部からのアクセス形式は、ＤＲＡＭまたはＳＲＡＭ形式であることを特徴とする撮像センサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は２値化された画像情報を出力する撮像装置に関する。
【０００２】
【従来の技術】
従来、２値化画像を得るにはアナログ画像出力を行う一般の撮像センサと、その出力のノイズを除去し自動的なゲインコントロール（ＡＧＣ）を行い、ＡＤ変換を行ってデジタルフレーム画像をフレームメモリに取得し、前記フレーム画像に対して２値化処理を行うのが通例であった。
【０００３】
前記システムにおいては
１）部品点数が多く複雑
２）２値化画像を得るまでのシーケンスフローが長く、変換には時間を要する
３）システム全体を制御するデジタルメモリ／ＣＰＵとのマッチングが悪い
という欠点を有している。
【０００４】
【発明が解決しようとする課題】
１）の構成はｃｃｄあるいはＣＭＯＳセンサからなる撮像センサ、ＣＤＳ（コリレーションダブルサンプリング）等のノイズ除去と前記ＡＧＣ、ＡＤ変換を行う専用ＤＳＰ（デジタルシグナルプロセッサ）、デジタルメモリからなるフレームメモリ、２値化処理等の画像処理を行うためのＣＰＵシステムからなっている。これらの全てあるいは大半を１つのＩＣあるいはそれに相当するものに変更できたならば前記システムの構成部品は減少し、前記システムは簡単化され、その価格は低下することが期待できる。
【０００５】
現にフレームメモリ以降を除けば、センサ＋専用ＤＳＰという２個のＩＣからなるシステムが実現されている。
【０００６】
２）のシーケンスフローを図１１に示す。
【０００７】
２０１から２０４までの処理は前記システムを制御するＣＰＵの働きを用いずハードウェア的に処理される。しかし前記デジタル化されたフレーム画像の処理には前記ＣＰＵあるいはコプロセッサ＋ソフトウェアが用いられるため、必ずしもその処理は高速ではない。
【０００８】
また前半のハードウェアで実現される処理も、複数のチップにまたがる処理のため、最速ではない。
【０００９】
１）、２）の問題点を解決する方法として、例えば画素内にメモリ部を設け画素外にコンパレータを有する構成が特開２００１−２３８１３９に開示されている。（図１２，１３）前記構成であるならば、図１１のステップ２０６までを同一ＩＣチップ中で処理可能であるため、少部品化と安価化、高速化が可能である。
【００１０】
前記公報で開示されている撮像装置は、画素アレーと前記画素からの入出力制御を行う周辺回路とを有する。前記アレーを構成する画素中には、少なくとも被写体の撮像像を取得するための受光部と前記受光部の情報に関連した１ビット以上の情報を記憶するためのメモリ部とを有している。
【００１１】
前記画素には入力としては撮像光が、出力としては前記撮像光に依存する電気的信号が前記画素アレー中を横断する画素配線によって出力される。また前記メモリ部には前記撮像の結果に依存する電気的信号が入出力される。
【００１２】
前記公報では前記２値化は前記周辺回路で行われており、前記画素中の受光部から前記電気的信号に変換された光情報が前記周辺回路へと前記画素配線を用いて出力される。
【００１３】
前記周辺回路中の２値化処理回路によって前記電気的信号であるアナログ信号は１，０の２値からなるデジタル信号へと変換された後に、同様にして前記画素配線を用いて前記画素中のメモリ部へと出力される。前記メモリ部中に格納された前記デジタル信号情報は一定の期間保持される。
【００１４】
但し前記公報では、前記２値化の際に用いる閾値の供給に関しては、言及がない。
【００１５】
前記２値化を周辺回路ではなく画素中で行おうとすると、少なくともコンパレータが前記画素中に必要である。前記コンパレータは例えば特開昭６４−８８２５８、特開平５−６７９５０、特開平１０−１０７６００等に公開されているが、いずれも多数のトランジスタを必要とし、必ずしも占有面積は小さくはない。
【００１６】
近年、画素中にも配置が可能な占有面積最小なコンパレータが、例えば特開２０００−３２９７９８に報告されている。
【００１７】
前記画素中に機能を盛り込んだセンサはインテリジェントセンサと呼ばれ、広く学会等で検討されている。前記画素中で２値化に相当する処理を行う例としては、例えば人工網膜センサの特開平６−１３９３６１、特開２０００−７８４７２等がある。前者では選択、制御回路から供給されるマスク情報と光情報との演算結果が、後者では前記画素部から光信号の差動出力値が出力されている。
【００１８】
但し、これらは人間の網膜機能の代替や汎用のアナログセンサの代替を目指したものであり、近年バーコードリーダーあるいは監視カメラ等、２値化検出や画像処理に重きを置く撮像システムが増えつつある状況に対処したものではない。
【００１９】
また前記インテリジェントな機能を各画素に搭載しようとしたならば、前記複雑な機能を実現する構成要素のために、前記画素面積の増大や微細化プロセスが必要となる。
【００２０】
また３）は１画素あたりの多階調情報を２値化するために、多くのフレームメモリを必要とし、またそのアクセスには前記ＣＰＵパワーを必要とするため、多くの場合には非効率である。
【００２１】
また前記２値化の際には前記２値化を行うための閾値等をも取得する必要があるが、前述の公報等にはそれらの取得に関しては言及されていない。前記閾値を撮像センサ外から供給する場合には、前記メモリ／ＣＰＵシステムとのマッチングも問題となる。
【００２２】
【課題を解決するための手段】
本発明は前述の欠点を除去し、単純、高速、安価な２値化された画像を出力する撮像装置を提供することを目的とする。
【００２３】
本発明は前記公報特開２００１−２３８１３９の発展形である。
【００２４】
１）の問題点は図１１に示した２０６までの機能を１つのＩＣチップに内蔵することで解消する。前記機能は前記チップ上で主にハードウェアによって実現されるため、高速である。
【００２５】
また前記２値化画像の取得は、外部からは前記撮像センサの上位システムを制御するＣＰＵが前記センサのアクセスを、一般のメモリ、ＳＲＡＭ等のキャッシュメモリ、ＤＲＡＭ等の大容量汎用メモリをアクセスするのと同一の形式で行うこととするため、非常に単純、高速である。
【００２６】
世の中にはＣＰＵのアキュムレータのようにアクセス可能なレジスタを内蔵する測定器の特許が数社から出願され実用化されているが、本発明はアキュムレータのそれではなくメモリのそれである。
【００２７】
前記本発明の統合化されたセンサの中には、少なくとも画素アレーと前記画素からの入出力制御を行う周辺回路とを有する。
【００２８】
前記アレーを構成する画素中には、前記公報で開示されているように少なくとも被写体の撮像像を取得するための受光部と前記受光部の情報に関連した１ビット以上の情報を記憶するためのメモリ部とを有している。
【００２９】
前記メモリ部は、必要であるならば入射する光から保護されるように遮光されている。また前記メモリ部を機能させる記憶用の容量は、ＤＲＡＭ等で公知な薄膜容量か前記受光部を構成するホトダイードと同一の拡散プロファイルを持つ拡散層で形成するのが適当である。
【００３０】
前記画素には入力としては撮像光が、出力としては前記撮像光に依存する電気的信号が前記画素アレー中を横断する画素配線によって出力される。
【００３１】
本発明においては、前述の特開平６−１３９３６１に記載されているような感度の可変は行わない。
【００３２】
また前記メモリ部には前記撮像の結果に依存する電気的信号や、該当する画素の外部から与えられる処理用の電気的信号が、前記同一の画素配線によって入出力される。
【００３３】
前記画素中にメモリを有する例には例えば特開２０００−７８４７２等があるが、本発明で出力するのは前記受光部からのアナログ信号かあるいは２値化された１，０のデジタル信号であって、差動出力値は出力しない点が異なる。
【００３４】
前記各画素中に形成されているメモリ部は、前記２値化されたフレーム画像を記憶するためのフレームメモリでもある。
【００３５】
本発明では前記センサと前記フレームメモリをアクセスするアドレッシング用の配線とを同一としているため、構成要素が減少しチップ利用効率が増大している。これはＩＣチップ面積の縮小を意味しており、前記システムを安価に提供できることを意味している。
【００３６】
また前記フレームメモリをアクセスする方法は、汎用な応用と用途を保証する一般のデジタルメモリであるＤＲＡＭやＳＲＡＭと同様な形式としている。
【００３７】
また前記２値化は前記公報で開示されている前記周辺回路、あるいは開示されていない各画素において行われる。
【００３８】
前記２値化が周辺回路で行われる場合には、前記画素中の受光部から前記電気的信号に変換された光情報が前記周辺回路へと前記画素配線を用いて出力される。
【００３９】
前記周辺回路中の２値化処理回路によって前記電気的信号であるアナログ信号は１，０の２値からなるデジタル信号へと変換された後に、同様にして前記画素配線を用いて前記画素中のメモリ部へと出力される。前記メモリ部中に格納された前記デジタル信号情報は一定の期間保持される。あるいは必要であるならば、公知のＤＲＡＭのようにリフレッシュ動作により記憶延長される。
【００４０】
過去に日経エレクトロニクス等でＤＲＡＭが光センサとして動作するという報告がなされているが、本発明ではその撮像像の取得を閾値を設けた正確な２値化画像取得としている点が異なっている。
【００４１】
また前記２値化が各画素において行われるためには、前記メモリ部にアナログ量の閾値を記憶するためのアナログメモリが必要である。前記メモリは公知のようにデジタルメモリと同様な例えばコンデンサ容量によって達成される。
【００４２】
前記２値化を画素中で行う場合には、前記画素中にコンパレータを配置する。前記コンパレータの形式は、前記コンパレータが前記画素中に占める割合を考慮して、よりコンパクト、微細化プロセスが必要のないそれが選択される。
【００４３】
前記コンパレータは前記閾値と前記受光部から得られた電気的信号を比較し、後者の方が大きい場合には例えば１を小さい場合には例えば０を前記メモリ部に記憶する。本構成によれば、徒に前記電気的信号を前記画素アレー外へと出力する必要はなく従って高速化することができる。
【００４４】
前記２値化の際に用いられる比較値である前記閾値は、本発明のセンサの外部から供給あるいは内部で生成される。前者の場合には、本発明のセンサには前記閾値を書き込むための外部端子が必要であり、また後者の場合には前記周辺回路内に前記閾値を生成するための回路が必要である。
【００４５】
前記外部から閾値を取り込む際には公知のように前記でデジタル情報である閾値をアキュムレータあるいはレジスタ等に取り込むのが適当である。その際前記閾値は、前記アナログ値である光信号と比較するために、例えばＤＡ変換器等でアナログ値に変換する必要がある。
【００４６】
前記外部から２値化閾値を読み込む手法は、後述する各種の閾値計算法を利用することができる。またダイナミックに前記閾値を変えて、結果で前記閾値の可否を決定することもできる。
【００４７】
また後者の前記生成回路の代表としては、横軸光信号量、縦軸頻度のヒストグラムを生成する回路が挙げられる。前記２値化の際の閾値を求める方法としては、例えばモード法、ｐ−タイル法、微分ヒストグラム法、判別分析法、可変閾値法等がある。（例えばコロナ社「画像処理工学」参照）このなかで、微分ヒストグラム法と可変閾値法は前記ヒストグラムを求めただけでは使用することができない。
【００４８】
そこでその他の手法を用いて前記２値化の閾値を求める。そのためには、前記ヒストグラムの最大値、最小値、部分和、平均値、分散値、極値等を知る必要がある。これらは前記撮像センサ中にＣＰＵ／メモリ構成を有する場合には比較的簡単に求まるが、そうでない場合には前記分散値の計算は困難である。その場合には、前記判別分析法も使用を見合わせることになる。
【００４９】
本発明においては、前記撮像センサ中では前記モード法、ｐ−タイル法を積極的に用い、前記閾値計算に必要な最大値、最小値、部分和、極値を前記ヒストグラムから求めることにする。
【００５０】
【発明の実施の形態】
（実施例）
図２に本発明の第一実施例である、撮像センサの構成をブロック図で示す。
【００５１】
光学像を結像させるための光学系２１は、公知の光学レンズの組み合わせで構成されている。前記光学系の直下にはＳｉチップからなるセンサＩＣが配置されており、前記センサには図３で示したように画素アレー部４１とその周辺の周辺回路部からなる。前記画素アレー部４１は６４０＊４８０個の画素を有している。
【００５２】
前記各画素には受光部２２とメモリ部２８が存在し、前者は各画素に共通利用される画素配線２３を通じて前記周辺回路部中に存在するアドレッシング回路２４に接続されている。
【００５３】
また同様にしてメモリ部２８はスイッチ２７として働くトランジスタを介して前記画素配線２３に接続されている。
【００５４】
前記アドレッシング回路２４からの出力はコンパレータ２５の一方の端子に接続されており、また他方の端子は外部端子２６へと接続されている。
【００５５】
また前記センサＩＣ上には前記各回路を制御するための制御回路２９と電力を供給する電源回路３０が搭載されている。
【００５６】
本実施例の動作フローを表す図１と、画素構成を表す電気結線図、図１２（従来例と同じ）及び周辺回路構成を表す電気結線図、図３を用いて、本実施例の動作を以下に説明する。
【００５７】
まず２値化を行う際の閾値が、図３に示した外部端子４８に供給される。次いで各画素に存在するホトダイオード２１５のリセットが公知のように、図３中の制御回路４９の支配を受けている受光部選択回路４３と垂直線選択回路４２によって行われる。即ち、左上から右下までの各画素においては順次垂直線２１１に正の電圧が印加され、スイッチングトランジスタ２１４が受光部水平線２１２によって導通することによって、前記ホトダイオード２１５は逆バイアスされ、蓄積動作可能となる。
【００５８】
次いで前記光学系２１によって集光された光は、前記ホトダイオード２１５で光電子に変換され蓄積される。
【００５９】
予め決められた蓄積時間が終了すると、前記各画素のホトダイオード２１５に蓄積した光信号は、順次前記垂直線２１１を用いて外部へと読み出される。読み出された信号は図３中のコンパレータ４７において前記閾値と比較され、前記信号が大きい場合には正の電圧が、小さい場合には負の電圧が前記垂直線２０１に出力される。
【００６０】
前記コンパレータ４７から出力された電圧は前記垂直線２１１を伝わり、同一の画素のメモリ部２８として動作する薄膜容量２１７に印加され、前記容量２１７に前記コンパレータの比較情報（大小）を記憶する。
【００６１】
このような動作が左上から右下まで順次全画素に渡って行われ、最終的に２値化された画像が各画素、即ち画素アレー部４１に記憶される。
【００６２】
図４に本実施例である撮像センサの実装図を示す。本センサＩＣは１ＭＤＲＡＭと同様の外部端子（ピン）を有している。
【００６３】
前記２値化画像の外部への出力の際には、前記データバスへ前記垂直線２１１、垂直線選択回路４２、制御回路４９を使用して出力する。前記センサＩＣ外部への出力には、前記制御回路４９を用いて前記１ＭＤＲＡＭの仕様にのっとった出力形式で出力される。
【００６４】
本実施例によれば従来例に見られるような多数の部品を必要としないために、安価、小型に撮像センサを形成することができる。また多くの処理が高速なモノリシック基板上で行われるために、前記センサの高速化が達成されている。
【００６５】
また本センサにおいては上位システムのデータバス上に直接吊るすことが可能となっており高速なデータのやり取りが可能となっている。そのため、前記上位システムのＣＰＵとのマッチングも非常に良好である。
【００６６】
また前記２値化の際の閾値は前記撮像センサ外部から最適なそれが供給できるため、多少遅いものの前記２値化で得られる画像の品質は最高である。
【００６７】
図１に示した２値化閾値の取得は何も１１のタイミングで行う必要はなく、大小比較１６の前であるならばいずれのタイミングでも良い。
【００６８】
また前記２値化画像の取得１８と２値化画像の出力２０の時間間隔が長いことが想定される場合には、前記センサ中に公知のＤＲＡＭリフレッシュ回路を設けることで、前記記憶された２値化画像の劣化を防止することができる。
【００６９】
また図１２に示した薄膜容量２１７は、公知の他の手法で形成された容量で構わない。
【００７０】
図５に本発明の第二実施例である、撮像センサの画素部電気結線図を示す。
６１は垂直線であり、光信号の出力と２値化画像の入出力を行う。６２は受光部水平線であり、前記垂直線６１とともに受光部のアドレッシング、アクセスを行う。６４はスレッショルド電圧が０．５ＶのｎＭＯＳトランジスタであり、前記垂直線６１とホトダイオード６５に接続されている。
【００７１】
６３はメモリ部水平線であり、前記垂直線６１とともにメモリ部のアドレッシング、アクセスを行う。６６はスレッショルド電圧が０．５ＶのｎＭＯＳトランジスタであり、前記垂直線６１と記憶用容量であるダイオード容量６７に接続されている。前記ダイオード容量６７は、前記撮像センサを形成するセンサＩＣの同一拡散層で形成されている。そのため拡散プロファイルは同一であり、単位あたりの容量（Ｆ／ｃｍ２）は同一である。
【００７２】
前記容量６７は前記撮像光の入射によって光電荷を生じないように、前記配線金属と同一のプロセスで形成される同一材料で遮光されている。
【００７３】
本実施例の動作を同様に図１を用いて説明を行う。
【００７４】
まず２値化閾値が取得され、ホトダイオード６５のリセットが行われる。前記リセットは前記水平線６２に＋５Ｖの電圧が印加され、前記垂直線６１に＋３Ｖの電圧が印加されることにより、前記トランジスタ６４は導通し、前記ダイオード６５は両方逆バイアス状態になる。次いで前記水平線６２は０Ｖになり、前記トランジスタ６４は閉じ、前記ダイオード６５は空乏層が開き光電荷を蓄積することが可能となる。
【００７５】
予め決められた蓄積時間が終了したのち、垂直線選択回路、水平線選択回路を用いて前記各画素の光信号の出力を順次行う。前記水平線６２に＋３．０Ｖの電圧が印加されると、前記トランジスタ６４が導通し、前記垂直線６１から前記受光部を形成するホトダイオード６５中の光電荷が読み出される。前記読み出された光信号は周辺回路中にあるコンパレータによって大小比較され、２値化情報となって前記垂直線６１を用いて元の画素のメモリ部を形成する容量６７に書き込まれる。
【００７６】
前記書き込みに際しては前記水平線６３には＋３Ｖの電圧が印加され、前記トランジスタ６６は導通し、前記容量６７に前記１、０の情報が書き込まれる。前記１情報の書き込みは前記垂直線６１に＋３Ｖを印加することで、前記０情報の書き込みは＋１Ｖを印加することで行う。このようにして各画素に２値化された光情報が書き込まれ、最終的に２値化画像が画素アレー部に記憶される。
【００７７】
前記画像の読み出しは、前記書き込みと同様な方法で行われる。
【００７８】
本実施例によれば前記第一実施例のように殊更に薄膜容量を形成するプロセスが必要でないために、前記センサＩＣを作成するプロセスが安価になる。また前記容量の容量値、即ち面積は、多階調（ｅｘ．２５６階調）を記憶する必要があるホトダイオードに比べると、２階調であるために小さくて済むため、前記画素に占める割合は小さく、従って前記画素面積の増大を最小限とすることができる。これも前記センサＩＣの安価化に寄与する。
【００７９】
本発明の第三実施例である、撮像センサの画素部電気結線図を図６に示す。
本実施例では前記画素の構成はＣＭＯＳセンサ形式である。７１は信号を読み出すための垂直線であり、そこにはスイッチ７６を介してメモリ部を形成する記憶容量であるダイオード容量７７もぶら下がっている。前記容量７７のアクセスは、前記垂直線７１とメモリ部水平線７３を用いて行う。
【００８０】
図７に本発明の第四実施例である、撮像センサの周辺回路部に形成されたヒストグラム作成回路を示す。
【００８１】
９１は垂直線選択回路からの出力線であり、各画素からの光信号の出力線である。９２は前記光信号を蓄積しておくための蓄積容量である。前記容量９２に蓄積される電荷は、前述のＣＭＯＳセンサ形式のように必要に応じて既に増幅されたそれである。９３はコンパレータであり、−端子は前記容量９２に、＋端子は制御回路９５によって制御されるＤＣ電源９４に接続されている。また前記コンパレータ９３の出力は、前記制御回路９５に出力される。
【００８２】
９６は選択回路であり、前記制御回路９５によって出力の切り替え先を選択するものである。９７はカウンタであり、前記選択回路９６に接続されており、入力に応じてその保持する値をインクリメントする。
【００８３】
以下に本実施例のヒストグラム作成回路の説明を行う。
【００８４】
前記４つのカウンタ９７が示す値は、予め全て０に設定されている。前記容量９２に光信号が蓄積されたのち、前記制御回路９５は０Ｖから０．５Ｖ刻みで前記電源９４の値を増加させる。コンパレータ９３は前記容量９２が示す電圧と前記電源電圧とを比較し、後者が小さい場合には０Ｖを、大きい場合には１．５Ｖを前記制御回路９５へと出力する。
【００８５】
前記制御回路９５が出力された１．５Ｖを初めて検出した場合には、その信号を選択回路９６へと出力し、あわせて前記電源９４が示す電圧に相当する順位を前記回路９６へと出力する。例えば０Ｖの場合には０を、０．５Ｖの場合には１を、１．５Ｖの場合には３を、である。
【００８６】
前記選択回路９６は送られてきた順位に相当するカウンタ９７に、前記制御回路９５からの信号を送り、前記カウンタ９７の内容をインクリメント（０−＞１）する。
【００８７】
ついで新たな画素の光信号が前記容量９２に蓄積され、同様な動作が全画素分行われる。
【００８８】
全画素分が終了した後に、前記カウンタ９７の内容を参照すれば、横軸電圧値（ステップ０．５Ｖ）、縦軸頻度の前記画素アレー部の画素情報を記述するヒストグラムが得られる。
【００８９】
本実施例の撮像センサにおいては、前記ヒストグラムから最大値、最小値、部分和、局値を計算する。
【００９０】
最大値、最小値は、前記カウンタが０でない値を示す、一番大きな値（順位）と一番小さな値（順位）である。
【００９１】
また部分和Ｓ（ａ，ｂ）は順位ａから順位ｂまでのカウンタの示す値を加算することで得られる。前記加算回路は公知の電子回路で容易に形成可能である。
【００９２】
また局値ｎとは順位ｎ−１よりもカウンタ内容が小さく、順位ｎ＋１よりもまた小さい値である。
【００９３】
本実施例においては、前記４つの量から前記２値化に必要な閾値を求めている。
本実施例を用いれば前記２値化の閾値も内部で形成するので外部からの前記閾値の供給は不要となり、その分外部の負担が軽減し上位システムを安価に構成することができる。
【００９４】
本実施例に用いた前記カウンタの数は任意であるが、望ましくは１０以上である。
【００９５】
また前記ＤＣ電源の電圧ステップも任意であるが、前記光信号電圧と前記カウンタの数からおのずと制約が加わる。
【００９６】
また前記電圧ステップを変化させることで、前記ヒストグラムの形状は変化する。仮に画素構成がＣＭＯＳセンサのように非破壊読み出し、複数回読み出しが可能であるならば、前記ヒストグラムの部分和を取る計算を、前記電圧ステップを変更することで代替可能である。
【００９７】
図８に本発明の第五実施例である、撮像センサの画素部電気結線図を示す。
１０１は垂直線であり、２値化のための閾値の書き込みと、２値化された光信号の出力を行う。
【００９８】
１０５はホトダイオードであり、光電荷の蓄積を行う。前記ダイオード１０５はコンパレータ１１６の＋端子に接続されている。またスイッチ１１５を通じて前記垂直線１０１に接続されている。前記コンパレータ１１６の−端子は同様にスイッチ１１７を通じてメモリ部として働く前記ダイオード１０５と同じ容量値を持つダイオード容量１０７に接続されている。前記容量１０７はアナログ値である２値化閾値と、２値化されたデジタル値である光信号の両方を記憶する。また出力端子は同様にスイッチ１１８を通じて前記容量１０７に接続されている。また前記容量１０７はスイッチ１１９を通じて前記垂直線１０１に接続されている。
【００９９】
以下、本実施例の動作を図９に示した動作フローを用いて説明を行う。
【０１００】
まず各画素に各垂直線１０１を用いて２値化の際の同一閾値電圧を書き込む。書き込む際にはメモリ部水平線１１４に正の電圧を印加し、前記スイッチであるｎＭＯＳトランジスタ１１９を開き、前記垂直線１０１に前記閾値電圧を印加することで行う。その際、他の３本の水平線１１１、１１２、１１３には０または負の電圧を印加させ、前記３つのｎＭＯＳトランジスタ１１５、１１７、１１８を閉じたままにしておく。前記書き込みが終了したならば、前記スイッチ１１９は閉じておく。
【０１０１】
次いで受光部水平線１１１に正の電圧を印加しトランジスタ１１５を開き前記垂直線１０１と導通させ、前記垂直線１０１に正の電圧を印加することで前記ダイオード１０５のリセットを行う。
【０１０２】
次いで前記スイッチ１１５を閉じ、蓄積動作状態に入る。蓄積動作中には前記コンパレータ１１６の＋端子には蓄積電荷電圧が印加されているが、−端子には前記スイッチ１１７が閉じているために電圧は印加されず、出力電圧は不定である。
【０１０３】
蓄積動作が終了したならば前記スイッチ１１７が開き、前記コンパレータ１０６の−端子に前記容量１０７に保持された２値化閾値電圧が印加される。前記コンパレータ１０６は両者の値を比較し、前記＋端子の電圧が大きい場合には＋１．５Ｖの電圧を、そうでない場合には０Ｖの電圧をある一定の時間後に出力する。（大小比較、２値化）
前記電圧が出力される前にスイッチ１１７を閉じ１１８を開くことによって前記容量１０７を前記出力端子に繋ぎ変え、前記出力電圧を前記容量１０７に書き込む。これにより各画素に２値化光信号が記憶され、画素アレー部全体で２値化画像が形成される。
【０１０４】
前記各画素から前記２値化画像を出力する手法は、公知のｘ−ｙアドレッシングで行われる。
【０１０５】
本実施例によれば、従来例とは異なりステップ１２１から１２６までは各画素でパラレルに処理されるため、高速である。またローリングシャッターだけでなくフレームシャッターも実現することができる。
【０１０６】
本実施例では１画素あたり４本もの水平線を使用するが、前記水平線下に前記コンパレータや前記４つのスイッチを設ければ、さほどＩＣの面積効率は低下しない。
【０１０７】
また公知のように前記４本の水平線本数は、前記スイッチに用いるＭＯＳトランジスタをｎＭＯＳ、ｐＭＯＳの両方が使えるＣＭＯＳ構成とすることで、その本数を減らすことが可能である。
【０１０８】
本発明の第六実施例として、外部端子から２値化の閾値を書き込む際の構成を図１０に示す。
【０１０９】
図１０に示したのは本発明の撮像センサの外部端子廻りであり、１３１は外部端子であり上位システムのデータバスに接続されている。１３２は前記センサ内部のデータバスであり、それにはＣＰＵ１３４やＤＡコンバータ１３５がぶら下がっている。
【０１１０】
前記外部端子１３１から入力されたデジタル情報である前記閾値は、内部バス１３２を通って前記ＣＰＵ１３４中のレジスタあるいはアキュムレータ１３３に入力する。前記入力されたデジタル情報は、前記ＣＰＵ１３４によって前記ＤＡコンバータ１３５に送られてＤＡ変換され、アナログ値の閾値に変換される。
【０１１１】
また前記内部バス１３２及び外部端子１３１は、前述の２値化画像の外部出力にも用いられるデータバスである。
【０１１２】
本実施例によれば前記２値化閾値を取り込むための外部端子１３１には特別な端子が必要でなく、前記２値化画像を出力するためのデータ端子でよいため、前記センサＩＣのパッケージ効率が向上する。また上位システムの閾値データの出力も容易となり、前記システムが簡略、安価となる。
【０１１３】
【発明の効果】
本発明によれば部品点数の少ない簡略、安価、高速な撮像センサを広い用途に提供することができる。
【図面の簡単な説明】
【図１】本実施例の動作フロー
【図２】本発明の第一実施例である、撮像センサの構成をブロック図
【図３】周辺回路構成を表す電気結線図
【図４】本実施例である撮像センサの実装図
【図５】本発明の第二実施例である、撮像センサの画素部電気結線図
【図６】本発明の第三実施例である、撮像センサの画素部電気結線図
【図７】本発明の第四実施例である、撮像センサの周辺回路部に形成されたヒストグラム作成回路
【図８】本発明の第五実施例である、撮像センサの画素部電気結線図
【図９】本実施例の動作フロー
【図１０】本発明の第六実施例として、外部端子から２値化の閾値を書き込む際の構成図
【図１１】従来技術におけるシーケンスフロー
【図１２】従来技術におけるコンパレータの動作フロー
【図１３】従来技術における回路図
【符号の説明】
２１  光学系
２２  受光部
２３  画素配線
２４  回路
２５  コンパレータ
２６  端子
２７  スイッチ
２８  メモリ部
２９  制御回路
３０  電源
２１１、６１、７１、１０１  垂直線
２１２、６２、７２  水平線
２１３、６３、７３  水平線
２１４、６４、７４  スイッチ
２１５、６５、７５、１０５  ダイオード
２１６、６６、７６  スイッチ
２１７、６７、７７、１０７  容量
４１  画素アレー部
４２  選択回路
４３  選択回路
４４  選択回路
４５  スイッチ
４６  スイッチ
４７  コンパレータ
４８  端子
４９  制御回路
８１、８２、１１１、１１２、１１３、１１４  水平線
８３、８４、８５、１１５、１１７、１１８、１１９  スイッチ
９１  出力線
９２  容量
９３、１１６  コンパレータ
９４  電源
９５  制御回路
９６  選択回路
９７  カウンタ
１３１、１３６  端子
１３２  バス
１３３  レジスタ
１３４  ＣＰＵ
１３５  ＤＡコンバータ
２２１  読出回路
２２２  画素部
２２３  信号検知回路
２２４  ２値化処理回路
２２５  格納回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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