(57)【要約】【課題】垂直ナノチューブを利用した不揮発性メモリ素子を提供する。【解決手段】メモリ素子は、ソース領域１３の形成された基板１１と、基板１１上に垂直成長され、一端部がソース領域１３と連結されて電子移動チャンネルになるナノチューブカラム１０を、複数配列してなるナノチューブカラムアレイと、ナノチューブカラム１０の外周面に形成されるメモリセル１９と、メモリセル１９の外周面に形成される制御ゲート１７及び、ナノチューブカラム１０の他端部と連結されるドレイン領域１５と、を含む。イオンドーピングの必要ない単純な工程を通じて超高集積の不揮発性メモリ素子が具現できる。【選択図】図１
2004172616.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域が形成された基板と、
前記基板上に垂直成長され、一端部が前記ソース領域と連結されて電子移動チャンネルになるナノチューブカラムを、複数配列してなるナノチューブカラムアレイと、
前記ナノチューブカラムの外周面に形成されるメモリセルと、
前記メモリセルの外周面に形成される制御ゲートと、
前記ナノチューブカラムの他端部と連結されるドレイン領域と、を含むことを特徴とするメモリ素子。
【請求項２】
前記基板は、アルミニウムオキシド、シリコン、及びメソポーラスからなるグループから選択される材料で形成することを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記ナノチューブカラムは、炭素ナノチューブ、ボロナイトライドナノチューブ、及びガリウムリン酸塩ナノチューブからなるグループから選択されることを特徴とする請求項１に記載のメモリ素子。
【請求項４】
前記メモリセルは、
前記ナノチューブの外周面に形成される第１絶縁膜と、
前記第１絶縁膜の外周面に形成される電子貯蔵膜と、
前記電子貯蔵膜の外周面に形成され、前記制御ゲートと接触する第２絶縁膜と、を具備することを特徴とする請求項１に記載のメモリ素子。
【請求項５】
前記第１及び第２絶縁膜は、シリコンオキシド膜であることを特徴とする請求項４に記載のメモリ素子。
【請求項６】
前記電子貯蔵膜は、シリコン膜またはシリコンナイトライド膜であることを特徴とする請求項４に記載のメモリ素子。
【請求項７】
前記電子貯蔵膜は、１００ｎｍ以下の厚さを有することを特徴とする請求項４に記載のメモリ素子。
【請求項８】
前記電子貯蔵膜は、電子貯蔵物質で充填されるナノドットが配置される多孔膜であることを特徴とする請求項４に記載のメモリ素子。
【請求項９】
前記電子貯蔵物質は、シリコンまたはシリコンナイトライドであることを特徴とする請求項８に記載のメモリ素子。
【請求項１０】
前記多孔膜は、アルミニウムオキシド膜であることを特徴とする請求項８に記載のメモリ素子。
【請求項１１】
前記ナノドットは、１００ｎｍ以下の径を有することを特徴とする請求項８ないし請求項１０のいずれか１項に記載のメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子に係り、より詳細には、炭素ナノチューブを垂直電子移動チャンネルとして利用した高集積メモリ素子に関する。
【背景技術】
【０００２】
半導体を利用したメモリ素子は、キャパシタに情報を書き込むか読み取る時、電流の通路を確保するためのスイッチの役割を果たすトランジスタと、貯蔵された電荷を保存する役割を果たすキャパシタとを基本的な構成要素として有する。
トランジスタに多量の電流を流せるためには、トランジスタが高いトランスコンダクタンス（ｇｍ）特性を有している必要がある。そのため、最近は、高いトランスコンダクタンス特性を有するＭＯＳＦＥＴ（Metal Oxide Field Effect Transistor）を半導体メモリ素子のスイッチング素子として利用する傾向がある。
【０００３】
ＭＯＳＦＥＴは、多結晶質シリコンで形成された制御ゲートと、ドーピングされた結晶質シリコンで形成されたソース及びドレイン領域とを基本的な構成要素として有するトランジスタである。
ＭＯＳＦＥＴのトランスコンダクタンスは、同じ電圧条件の下では、チャンネル長、ゲート酸化膜厚などに反比例し、表面移動度、ゲート酸化膜の誘電率及びチャンネルの幅には比例する。これらのうち、表面移動度及び酸化膜の誘電率は、材料、すなわち方向性を有するシリコンウエハ、シリコン酸化膜などによって定まる値であるので、高いトランスコンダクタンスを達成するためには、チャンネルの幅と長さとの比（Ｗ／Ｌ ｒａｔｉｏ）を大きくするか、酸化膜厚を薄くすべきである。
【０００４】
しかし、高集積メモリ素子を製造するためには、ＭＯＳＦＥＴの物理的な寸法を縮少すべきであり、これによってゲート、ソース及びドレイン領域の大きさも減少せねばならないが、これによって色々な問題点が発生する。
例えば、制御ゲートの大きさが減少すれば、制御ゲートの断面積が減少してトランジスタに大きい電気的抵抗を誘発する。ソース及びドレイン領域の大きさの減少は、厚さ、すなわち接合深さの減少を誘発して更に大きい電気的抵抗を招くか、ソースとドレイン間の距離が減少するためにソースとドレインとの空乏層がコンタクトする（contacts）パンチスルー現象を誘発して電流の調節を不能にする。また、前記のようなメモリ素子の寸法の減少によって、電流の移動通路であるチャンネルの幅が３０ｎｍ以下に減少すると、電流の円滑な流れが妨害されてメモリ素子を誤動作させる。すなわち、従来のＳｉ ＭＯＳＦＥＴを基本とするメモリ素子では、素子の高集積化に限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであって、メモリ素子の小型化による抵抗の増加がなくて誤動作の少ない炭素ナノチューブを利用した高集積メモリ素子を提供することである。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するために、本発明は、ソース領域が形成された基板と、前記基板上に垂直成長され、一端部が前記ソース領域と連結されて電子移動チャンネルになるナノチューブカラムを、複数配列してなるナノチューブカラムアレイと、前記ナノチューブカラムの外周面に形成されるメモリセルと、前記メモリセルの外周面に形成される制御ゲートと、前記ナノチューブカラムの他端部と連結されるドレイン領域と、を含むことを特徴とする垂直ナノチューブメモリ素子を提供する。
【０００７】
ここで、前記基板は、アルミニウムオキシド、シリコン、及びメソポーラスからなるグループから選択した材料で形成するのが望ましい。
【０００８】
また、前記ナノチューブカラムは、炭素ナノチューブ、ボロナイトライドナノチューブ、及びガリウムリン酸塩ナノチューブからなるグループから選択されることが望ましい。
【０００９】
また、前記メモリセルは、前記ナノチューブの外周面に形成される第１絶縁膜と、前記第１絶縁膜の外周面に形成される電子貯蔵膜と、前記電子貯蔵膜の外周面に形成され、前記制御ゲートと接触する第２絶縁膜と、を具備するのが望ましい。
【００１０】
ここで、第１及び第２絶縁膜は、シリコンオキシド膜であるのが望ましい。
【００１１】
また、前記電子貯蔵膜は、シリコン膜またはシリコンナイトライド膜であるのが望ましい。
【００１２】
また、前記電子貯蔵膜は、１００ｎｍ以下の厚さを有するのが望ましく、前記電子貯蔵膜は電子貯蔵物質で充填されるナノドットが配置される多孔膜で形成されるのが望ましい。
【００１３】
また、前記電子貯蔵物質は、シリコンまたはシリコンナイトライドであるのが望ましい。
【００１４】
また、前記多孔膜は、アルミニウムオキシド膜で形成されるのが望ましい。
【００１５】
また、前記ナノドットは、１００ｎｍ以下の径を有するのが望ましい。
【００１６】
本発明は、電子移動チャンネルとしてナノチューブを採用し、これを垂直に整列する構造を採択して高集積の大容量メモリ素子を提供する。
【発明の効果】
【００１７】
本発明によれば、ナノチューブを利用することにより超高集積メモリを具現できる。本発明を実施することにより、自己組立てを利用して基板上にドーピングなしに超高集積メモリ素子が構成できるので、超高集積工程が単純化できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係るメモリ素子の実施形態について、図面を参照して詳細に説明する。
図１は、本発明の第１実施形態に係るメモリ素子を示した断面図であり、図２は、当該メモリ素子の一部を切り欠いて示した斜視図である。
図１及び図２に示すように、基板１１はソース領域（Ｓ）１３を含み、基板１１の上面にはソース領域１３と連結されてナノチューブカラム１０（nanotube column）が垂直に位置する。ナノチューブカラム１０の外周面にはメモリセル１９が形成され、形成されたメモリセル１９の外周面には、さらに、制御ゲート１７が形成される。ナノチューブカラム１０とメモリセル１９との上面にはドレイン領域１５が形成される。この構造を有するメモリ素子が基板１１上に複数配列されることにより、ナノチューブカラムアレイが形成される。
【００１９】
基板１１は、アルミニウムオキシド（Ａｌ2Ｏ3）、シリコン（Ｓｉ）、またはメソポーラス（ｍｅｓｏｐｏｒｏｕｓ）で形成するのが望ましく、基板１１にはイオンドーピングによりソース領域１３が形成される。
【００２０】
ナノチューブカラム１０は、炭素ナノチューブ、ボロナイトライド（ＢＮ）ナノチューブ、またはガリウムリン酸塩ナノチューブなどの半導体性ナノチューブを利用して形成することができる。ナノチューブは、電気的な性質によって、ゲート電圧に関係がなく、電流−電圧特性が線形関係を示す金属性ナノチューブと、ゲート電圧に影響されて電流−電圧特性が非線形関係を示す半導体性ナノチューブとに大別される。第１実施形態に係るメモリ素子に採用されるナノチューブは、半導体性ナノチューブであるので、制御ゲート１７に印加されるゲート電圧によってナノチューブカラム１０を通じて移動する電子の流れ、すなわち電流が制御される。
【００２１】
ここで、ナノチューブカラム１０として利用される炭素ナノチューブは、電気放電法、レーザー蒸着法、プラズマ化学気相蒸着法（ＰＥＣＶＤ）、熱化学気相蒸着法（ＴＣＶＤ）、気相合成法などを利用して、各ナノチューブカラム１０のそれぞれの一端部が基板１１上のソース領域１３と接触するように成長する。
【００２２】
ナノチューブカラム１０の外周面にはメモリセル１９が形成される。メモリセル１９はＯＮＯ（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ）膜で形成できるが、オキシド膜１９ａ、１９ｃは絶縁膜として作用し、ナイトライド膜（窒化膜）１９ｂは電子貯蔵膜として機能する。ＯＮＯ膜はＣＶＤ、または熱処理を通じて形成できる。メモリセル１９の窒化膜１９ｂはシリコンナイトライド（Ｓｉ3Ｎ4）で形成できる。なお、窒化膜１９ｂの代わりにシリコン膜を利用することもできる。また、メモリセル１９の全体厚さは２００ｎｍ未満に、ナイトライド膜１９ｂの厚さは１００ｎｍ以下になるように形成するのが望ましい。
【００２３】
制御ゲート１７は、メモリセル１９の外周面に形成され、ドレイン領域１５はナノチューブカラム１０の他端部に接触するようにナノチューブカラム１０とメモリセル１９との上面に形成される。
【００２４】
図３は、本発明の第２実施形態に係るメモリ素子を示した断面図である。第２実施形態に係るメモリ素子は、図３に示すように、図１及び図２に示された第１実施形態に係るメモリ素子と同じ構造を有するが、メモリセル２９が電子貯蔵物質で充填されたナノドット２８を含む多孔性膜２９ｂで形成された点が第１実施形態と相異する。ここで、２９ａ、２９ｃは、図１及び図２の酸化膜１９ａ、１９ｃと同じ機能を有する膜である。
【００２５】
多孔性膜２９ｂを形成するには、まず、アルミニウム基板を硫酸溶液またはリン酸溶液に浸漬して電気を加えてアノダイジングする（anodize）ことによって、複数のナノドット２８を形成する。そして、ＣＶＤまたはスバッタリング法を利用して、シリコンまたはシリコンナイトライドのような電子貯蔵物質を、ナノドット２８の内部に充填する。これにより、多孔性膜２９ｂは、電子貯蔵膜として機能する。
【００２６】
図４は、本発明の第１実施形態に係るメモリ素子を製造するために基板上に炭素ナノチューブを成長させた炭素ナノチューブアレイを示す写真である。
【００２７】
図５は、本発明の第１実施形態に係るメモリ素子の電流−電圧（Ｉ−Ｖ）特性曲線を示したグラフである。
図５に示すように、ゲート電圧が負の電圧から０Ｖに至るまで、ドレイン電流Ｉdは一定に維持されていて、ゲート電圧が増加する（０Ｖよりも大きくなる）につれてドレイン電流Ｉdは顕著に減少するのが分かる。換言すれば、本発明の第１の実施形体に係るメモリ素子は、超高集積メモリ素子としての動作特性がよく現れているのが分かる。
【００２８】
前記した説明で多くの事項が具体的に記載されているが、これらは本発明の範囲を限定するのではなく、望ましい実施形態の例示として解釈されねばならない。
例えば、本発明の属する技術分野の当業者であれば、本発明の技術的思想によって電子貯蔵膜または電子貯蔵物質で電子を捕獲する特性に優れた他の物質が利用できる。それゆえに、本発明の範囲は、説明された実施形態によって限定されるものではなく、特許請求の範囲に記載された技術的思想によって定められねばならない。
【産業上の利用可能性】
【００２９】
炭素ナノチューブを垂直に配列したナノチューブアレイを利用する小型のトランジスタと、電子を貯蔵するメモリセルとを具備するので、イオンドーピングの要らない単純な工程を通じて超高集積の不揮発性メモリ素子が具現できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の第１実施形態に係るメモリ素子の断面図である。
【図２】本発明の第１実施形態に係るメモリ素子の一部を切り欠いて示した斜視図である。
【図３】本発明の第２実施形態に係るメモリ素子の断面図である。
【図４】本発明の第１実施形態に係るメモリ素子を製造するために炭素ナノチューブを基板上に成長させた写真である。
【図５】本発明の第１実施形態に係るメモリ素子のＩ−Ｖ特性を示すグラフである
【符号の説明】
【００３１】
１０    ナノチューブカラム
１１    基板
１３    ソース領域
１５    ドレイン領域
１７    制御ゲート
１９    メモリセル
１９ａ、１９ｃ    オキシド膜
１９ｂ    ナイトライド膜
Ｓ   ソース
【図１】
2004172616.tif 000003
【図２】
2004172616.tif 000004
【図３】
2004172616.tif 000005
【図４】
2004172616.tif 000006
【図５】
2004172616.tif 000007