(57)【要約】  【課題】  キャパシタの信頼性を向上させる。  【解決手段】  第１の凹部２１２が形成されている第２の層間絶縁膜２１０の上に第１の導電性膜２１３を、第１の凹部２１２における第１の導電性膜２１３の内側に第２の凹部２１４が形成されるように堆積した後、第２の凹部２１４に保護膜２１５を埋め込み、その後、第１の凹部２１２の外側の第１の導電性膜２１３を除去して、第１の凹部２１２の壁面及び底部に第１の導電性膜２１３からなる下部電極２１６を形成する。【選択図】      図９
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【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を堆積する第１の工程と、
前記絶縁膜に第１の凹部を形成する第２の工程と、
前記第１の凹部が形成されている前記絶縁膜の上に導電性膜を、前記第１の凹部における前記導電性膜の内側に第２の凹部が形成されるように堆積する第３の工程と、
前記第２の凹部に保護膜を埋め込む第４の工程と、
前記第１の凹部の外側の前記導電性膜を除去して、前記第１の凹部の壁面及び底部に、前記導電性膜からなる容量下部電極を形成する第５の工程と、
前記保護膜を除去して前記容量下部電極を露出させた後、該容量下部電極の上に容量絶縁膜及び容量上部電極を順次形成する第６の工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の工程と前記第２の工程との間に、前記絶縁膜の上側にＳｉＮ膜又はＳｉＡｌＮ膜からなる保護絶縁膜を形成する工程をさらに備えていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記導電性膜は白金膜からなり、
前記第３の工程は、前記導電性膜を堆積した後、該導電性膜に対して４００〜７５０℃程度の熱処理を行なう工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第５の工程は、前記保護膜をマスクとして前記導電性膜に対してエッチングを行なって、前記第１の凹部の外側の前記導電性膜を除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記保護膜は絶縁性を有しており、
前記第６の工程は、前記保護膜が前記容量下部電極の折れ曲がり部に残存するように、前記保護膜を除去する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上の絶縁膜に埋め込まれたキャパシタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等の半導体装置の微細化に伴って、メモリセル構造としてプレーナ型に代えてスタック型又はトレンチ型等を用いることにより、キャパシタをトランジスタに対して３次元的に配置して、単位面積当たりの蓄積電荷つまり静電容量を増大させるようになってきた。
【０００３】
以下、従来の半導体装置について図１２を参照しながら説明する。
【０００４】
図１２に示すように、メモリセルを構成するトランジスタ（図示省略）が形成されている半導体基板５０の上に第１の絶縁膜５１が形成されていると共に、第１の絶縁膜５１に、半導体基板５０（トランジスタの拡散層）と接続するプラグ５２が形成されている。プラグ５２は、第１の絶縁膜５１に順次埋め込まれたポリシリコン膜５２ａ及びバリア層５２ｂからなる。
【０００５】
また、第１の絶縁膜５１の上に第２の絶縁膜５３が形成されていると共に、第２の絶縁膜５３に、プラグ５２と接続するキャパシタ５４が形成されている。キャパシタ５４は、第２の絶縁膜５３に順次埋め込まれた下部電極５４ａ、容量絶縁膜５４ｂ及び上部電極５４ｃからなる。
【０００６】
従来の半導体装置によると、プラグ５２においてポリシリコン膜５２ａの上にバリア層５２ｂが形成されているため、プラグ５２のポリシリコン膜５２ａとキャパシタ５４の下部電極５４ａとの接触を防止できる。このため、キャパシタ５４を形成するときにプラグ５２のポリシリコン膜５２ａが酸化されてプラグ５２の電気的特性が劣化する事態を防止できる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の半導体装置においては、微細化に伴ってプラグ径が小さくなるに従って、主としてポリシリコン膜５２ａからなるプラグ５２の電気抵抗が高くなるという第１の問題がある。
【０００８】
また、従来の半導体装置においては、キャパシタ５４の形成時に下部電極５４ａが汚染されたり又は第１の絶縁膜５１若しくは第２の絶縁膜５３が過剰にエッチングされたりして、キャパシタ５４の信頼性が保証されなくなるという第２の問題がある。
【０００９】
前述の第１の問題に対して本件発明者らは、キャパシタと接続しているプラグを低抵抗化するために、プラグを構成するポリシリコン膜をシリサイド化することを検討した。具体的には、プラグを構成するポリシリコン膜をチタンを用いてシリサイド化してみた。
【００１０】
以下、プラグを構成するポリシリコン膜をチタンを用いてシリサイド化する方法について、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）を参照しながら説明する。
【００１１】
まず、図１３（ａ）に示すように、シリコン基板６０上の第１の層間絶縁膜６１に形成されたコンタクトホール６２にポリシリコン膜６３を埋め込んだ後、図１３（ｂ）に示すように、コンタクトホール６２に埋め込まれたポリシリコン膜６３の上部を除去して、コンタクトホール６２におけるポリシリコン膜６３の上にリセス部６２ａを形成する。
【００１２】
次に、図１３（ｃ）に示すように、シリコン基板６０の上にチタン膜６４をポリシリコン膜６３の上面が覆われるように堆積した後、図１３（ｄ）に示すように、チタン膜６４に対してシリサイド化反応のための熱処理を行なってチタンシリサイド層６５を形成する。
【００１３】
尚、後の工程においてチタンシリサイド層６５の上にバリア層６７（図１４（ｃ）参照）を形成するときに、バリア層６７の内部にボイドが形成されないようにするために、リセス部６２ａのアスペクト比は０．５〜１．０程度（深さ５０〜１００ｎｍ程度、直径１００〜２００ｎｍ程度）に設定した。このとき、図１３（ｃ）に示すように、チタン膜６４はリセス部６２ａの内側から外側にかけて連続的に形成された。また、図１３（ｄ）に示すように、チタンシリサイド層６５は、ポリシリコン膜６３の表面部だけではなく、リセス部６２ａの壁面及びリセス部６２ａの外側にも形成された。すなわち、チタンシリサイド層６５は、リセス部６２ａの開口部近傍つまりコンタクトホール６２の開口部近傍にも形成された。
【００１４】
次に、図１４（ａ）に示すように、未反応のチタン膜６４をウエットエッチングにより選択的に除去した後、図１４（ｂ）に示すように、チタンシリサイド層６５の上に例えばＴｉＮ膜６６をリセス部６２ａが完全に埋まるように堆積する。
【００１５】
次に、図１４（ｃ）に示すように、リセス部６２ａの外側のＴｉＮ膜６６及びチタンシリサイド層６５をＣＭＰ（化学機械研磨）法により除去して、リセス部６２ａにおけるチタンシリサイド層６５の内側にＴｉＮ膜６６からなるバリア層６７を形成する。これにより、ポリシリコン膜６３、チタンシリサイド層６５及びバリア層６７からなるプラグ６８がコンタクトホール６２に形成される。
【００１６】
次に、図１４（ｄ）に示すように、第１の層間絶縁膜６１の上に第２の層間絶縁膜６９を堆積した後、第２の層間絶縁膜６９に凹部７０をプラグ６８の上面が露出するように形成し、その後、第２の層間絶縁膜６９の上に、キャパシタの容量下部電極となる導電性膜７１を、凹部７０の壁面及び底部が覆われるように堆積する。
【００１７】
続いて、図示は省略しているが、凹部７０の外側の導電性膜７１を除去して、凹部７０の壁面及び底部に導電性膜７１からなる容量下部電極を形成した後、該容量下部電極の上に容量絶縁膜及び容量上部電極を順次形成する。
【００１８】
ところが、以上に説明した方法を用いた場合、導電性膜７１の堆積後に導電性膜７１の電気的特性を改善するために熱処理を行なったときに、チタンシリサイド層６５と導電性膜７１とが直接に接触していること（図１４（ｄ）参照）に起因して、チタンシリサイド層６５と導電性膜７１とが反応して、導電性膜７１つまりキャパシタの容量下部電極がシリサイド化されてしまった。また、容量下部電極の上に酸素を含む容量絶縁膜を形成したときに、プラグ６８のチタンシリサイド層６５が酸化されてプラグ６８の抵抗が高くなり、それによってプラグ６８を使用することができなくなった。
【００１９】
前記に鑑み、本発明は、キャパシタの信頼性を向上させることを目的とする。
【課題を解決するための手段】
【００２０】
本件発明者らは、図１３（ａ）〜（ｄ）及び図１４（ａ）〜（ｄ）に示す方法において、チタンシリサイド層６５と導電性膜７１とが直接に接触してしまう原因、すなわち、チタンシリサイド層６５がポリシリコン膜６３の表面部だけではなくリセス部６２ａの開口部近傍にも形成されてしまう原因について検討した。その結果、チタン膜６４とポリシリコン膜６３との間でシリサイド化反応が生じるときに、リセス部６２ａの内側から外側にかけて連続的に形成されているチタン膜６４を構成するチタン原子の中に、ポリシリコン膜６３を構成するシリコン原子が拡散するため、チタンシリサイド層６５がリセス部６２ａの開口部近傍にも形成されることが判明した。
【００２１】
また、本件発明者らが、プラグを構成するポリシリコン膜をタングステンを用いてシリサイド化してみたところ、この場合も、タングステン膜を構成するタングステン原子の中にポリシリコン膜を構成するシリコン原子が拡散するため、同様の問題が発生することが判明した。
【００２２】
そこで、本件発明者らは、金属膜とポリシリコン膜との間でシリサイド化反応が生じるときに、金属膜を構成する金属原子の中にポリシリコン膜を構成するシリコン原子が拡散することを抑制しつつシリサイド層を形成する方法について検討した。その結果、ポリシリコン膜をコバルトを用いてシリサイド化した場合、つまりコバルトシリサイド層を形成する場合、ポリシリコン膜を構成するシリコン原子の中にコバルト膜を構成するコバルト原子が拡散することが判明した。
【００２３】
本発明は、前記の知見に基づきなされたものであって、具体的には、前記の目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を堆積する第１の工程と、絶縁膜に第１の凹部を形成する第２の工程と、第１の凹部が形成されている絶縁膜の上に導電性膜を、第１の凹部における導電性膜の内側に第２の凹部が形成されるように堆積する第３の工程と、第２の凹部に保護膜を埋め込む第４の工程と、第１の凹部の外側の導電性膜を除去して、第１の凹部の壁面及び底部に、導電性膜からなる容量下部電極を形成する第５の工程と、保護膜を除去して容量下部電極を露出させた後、該容量下部電極の上に容量絶縁膜及び容量上部電極を順次形成する第６の工程とを備えている。
【００２４】
本発明の半導体装置の製造方法によると、第１の凹部が形成されている絶縁膜の上に導電性膜を、第１の凹部における導電性膜の内側に第２の凹部が形成されるように堆積した後、第２の凹部に保護膜を埋め込み、その後、第１の凹部の外側の導電性膜を除去して、第１の凹部の壁面及び底部に、導電性膜からなる容量下部電極を形成する。このため、第１の凹部の内側の導電性膜、つまり導電性膜における容量下部電極となる部分を保護膜により覆いながら、第１の凹部の外側の導電性膜、つまり導電性膜における容量下部電極とならない部分を除去できる。従って、容量下部電極がエッチング残さ又はＣＭＰスラリー等により汚染されることを防止して、キャパシタの信頼性を向上させることができる。また、容量下部電極として、酸素プラズマに曝されると酸化する導電性膜、例えばルテニウム膜等を用いる場合、容量下部電極が酸化されて変質することを防止できる。
【００２５】
本発明の半導体装置の製造方法において、第１の工程と第２の工程との間に絶縁膜の上側にＳｉＮ膜又はＳｉＡｌＮ膜からなる保護絶縁膜を形成する工程をさらに備えていることが好ましい。
【００２６】
このようにすると、第１の凹部の外側の導電性膜を除去するときに、保護絶縁膜をエッチングストッパーとして用いることができるので、絶縁膜が損傷を受けることを防止できる。また、保護膜を除去するときに、保護絶縁膜をマスクとして用いることができるので、絶縁膜が損傷を受けることを防止できる。
【００２７】
本発明の半導体装置の製造方法において、導電性膜は白金膜からなり、第３の工程は、導電性膜を堆積した後、該導電性膜に対して４００〜７５０℃程度の熱処理を行なう工程を含むことが好ましい。
【００２８】
このようにすると、導電性膜のグレイン成長により段差被覆性が向上するため、導電性膜つまり容量下部電極の折れ曲がり部が薄膜化する事態を防止できる。このため、容量絶縁膜の段差被覆性に起因して、容量下部電極の上に堆積された容量絶縁膜の折れ曲がり部が薄膜化する事態を防止できるので、容量下部電極と容量上部電極との間に生じるリーク電流の増大を抑制できる。
【００２９】
本発明の半導体装置の製造方法において、第５の工程は、保護膜をマスクとして導電性膜に対してエッチングを行なって、第１の凹部の外側の導電性膜を除去する工程を含むことが好ましい。
【００３０】
このようにすると、従来のレジストを用いたエッチバックを行なう方法と比べて、導電性膜に対してより高いエッチング選択比が得られるので、第１の凹部の外側の導電性膜を正確且つ容易に除去することができる。
【００３１】
本発明の半導体装置の製造方法において、保護膜は絶縁性を有しており、第６の工程は、保護膜が容量下部電極の折れ曲がり部に残存するように、保護膜を除去する工程を含むことが好ましい。
【００３２】
このようにすると、容量下部電極の折れ曲がり部が薄膜化した場合、該薄膜化した部分を残存する保護膜により覆うことができるため、容量絶縁膜の段差被覆性に起因して、容量下部電極の上に堆積された容量絶縁膜の折れ曲がり部が薄膜化する事態を防止できる。このため、容量下部電極と容量上部電極との間に生じるリーク電流の増大を抑制できる。また、容量絶縁膜の折れ曲がり部が薄膜化した場合、該薄膜化した部分の下に保護膜が残存しているため、容量下部電極と容量上部電極とがショートすることを防止できる。
【発明の効果】
【００３３】
本発明によると、容量下部電極がエッチング残さ又はＣＭＰスラリー等により汚染されることを防止できるので、キャパシタの信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３４】
以下、具体的な実施形態について説明する前に、前記の第１の目的、すなわち、プラグにシリサイド層を形成してプラグを低抵抗化すると共に、プラグのシリサイド層とキャパシタの容量下部電極との接触を防止するという目的を達成するための原理について、図面を参照しながら説明する。
【００３５】
図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）は、プラグを構成するポリシリコン膜をコバルトを用いてシリサイド化する方法の各工程を示す断面図である。
【００３６】
まず、図１（ａ）に示すように、シリコン基板１０上の第１の層間絶縁膜１１に形成されたコンタクトホール１２にポリシリコン膜１３を埋め込んだ後、図１（ｂ）に示すように、コンタクトホール１２に埋め込まれたポリシリコン膜１３の上部を除去して、コンタクトホール１２におけるポリシリコン膜１３の上にリセス部１２ａを形成する。
【００３７】
次に、図１（ｃ）に示すように、シリコン基板１０の上にコバルト膜１４をポリシリコン膜１３の上面が覆われるように堆積した後、図１（ｄ）に示すように、コバルト膜１４に対してシリサイド化反応のための熱処理を行なってコバルトシリサイド層１５を形成する。
【００３８】
このとき、ポリシリコン膜１３を構成するシリコン原子の中にコバルト膜１４を構成するコバルト原子が拡散するため、コバルトシリサイド層１５はポリシリコン膜１３の表面部のみに形成される。言い換えると、コバルトシリサイド層１５がリセス部１２ａの外側つまりコンタクトホール１２の外側に形成されたり、又はコンタクトホール１２の開口部近傍に形成されたりすることはない。
【００３９】
次に、図２（ａ）に示すように、未反応のコバルト膜１４を例えばウエットエッチングにより選択的に除去した後、図２（ｂ）に示すように、コバルトシリサイド層１５の上に例えばＴｉＮ膜１６をリセス部１２ａが完全に埋まるように堆積する。
【００４０】
次に、図２（ｃ）に示すように、リセス部１２ａの外側のＴｉＮ膜１６を例えばＣＭＰ法により除去して、リセス部１２ａにおけるコバルトシリサイド層１５の上にＴｉＮ膜１６からなるバリア層１７を形成する。これにより、ポリシリコン膜１３、コバルトシリサイド層１５及びバリア層１７からなるプラグ１８がコンタクトホール１２に形成される。
【００４１】
このとき、図１（ｄ）に示す工程においてコバルトシリサイド層１５がポリシリコン膜１３の表面部のみに形成されているので、プラグ１８においてバリア層１７はコバルトシリサイド層１５の上に全面に亘って形成される。
【００４２】
次に、図２（ｄ）に示すように、第１の層間絶縁膜１１の上に第２の層間絶縁膜１９を堆積した後、第２の層間絶縁膜１９に凹部２０をプラグ１８の上面が露出するように形成し、その後、第２の層間絶縁膜１９の上に、キャパシタの容量下部電極となる導電性膜２１を、凹部２０の壁面及び底部が覆われるように堆積する。
【００４３】
このとき、図２（ｃ）に示す工程においてバリア層１７がコバルトシリサイド層１５の上に全面に亘って形成されているので、コバルトシリサイド層１５と導電性膜２１つまり容量下部電極との接触を防止することができる。
【００４４】
続いて、図示は省略しているが、凹部２０の外側の導電性膜２１を除去して、凹部２０の壁面及び底部に導電性膜２１からなる容量下部電極を形成した後、該容量下部電極の上に容量絶縁膜及び容量上部電極を順次形成する。
【００４５】
（第１の実施形態）
本発明の第１の実施形態に係る半導体装置、具体的には、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）に示す方法を用いて製造された半導体装置について図面を参照しながら説明する。尚、第１の実施形態に係る半導体装置は、１トランジスタ・１キャパシタ型のメモリセルがマトリクス状に配置されたＤＲＡＭを対象としているが、本発明はこれに限られず、その他の半導体記憶装置、又はメモリとロジックとが混載された半導体装置に利用することができる。
【００４６】
図３は第１の実施形態に係る半導体装置の平面図であり、図４は図３におけるＩ−Ｉ線の断面図であり、図５は図３におけるII−II線の断面図である。
【００４７】
図３〜図５に示すように、シリコン基板１００にＳＴＩ（素子分離絶縁膜）１０１により囲まれた活性領域１０２が形成されていると共に、活性領域１０２のチャネル領域の上に、ゲート電極となるワードライン１０３が形成されている。また、シリコン基板１００の上に例えばＳｉＯ2 膜からなる第１の層間絶縁膜１０４、及び例えばＳｉＮ膜からなる第１の保護絶縁膜１０５が順次堆積されていると共に、第１の層間絶縁膜１０４及び第１の保護絶縁膜１０５に、活性領域１０２のソース領域と電気的に接続するプラグ（ストレージノードコンタクト）１０６が形成されている。プラグ１０６は、第１の層間絶縁膜１０４及び第１の保護絶縁膜１０５に順次埋め込まれたポリシリコン膜１０６ａ、コバルトシリサイド層１０６ｂ及びバリア層１０６ｃからなる。バリア層１０６ｃとしては例えばＴｉＮ膜又はＴｉＡｌＮ膜等を用いる。
【００４８】
尚、第１の実施形態に係る半導体装置は、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）に示す方法を用いて製造されているため、プラグ１０６において、バリア層１０６ｃはコバルトシリサイド層１０６ｂの上に全面に亘って形成されている。
【００４９】
また、第１の層間絶縁膜１０４の下部に、活性領域１０２のドレイン領域と電気的に接続するビットラインコンタクト１０７が形成されていると共に、第１の層間絶縁膜１０４におけるビットラインコンタクト１０７よりも上側の部分に、ビットラインコンタクト１０７と電気的に接続するビットライン１０８が形成されている。
【００５０】
また、第１の保護絶縁膜１０５の上に例えばＳｉＯ2 膜からなる第２の層間絶縁膜１０９、及び例えばＳｉＮ膜からなる第２の保護絶縁膜１１０が順次堆積されていると共に、第２の層間絶縁膜１０９及び第２の保護絶縁膜１１０に、プラグ１０６と電気的に接続するキャパシタ１１１が形成されている。キャパシタ１１１は、第２の層間絶縁膜１０９及び第２の保護絶縁膜１１０に順次埋め込まれた下部電極１１１ａ、容量絶縁膜１１１ｂ及び上部電極１１１ｃからなる。下部電極１１１ａ又は上部電極１１１ｃとしては例えば白金膜を用いる。容量絶縁膜１１１ｂとしては例えばＢＳＴ（バリウムストロンチウムチタニウムオキサイド）膜を用いる。
【００５１】
第１の実施形態によると、プラグ１０６がコバルトシリサイド層１０６ｂを有しているため、プラグ１０６を低抵抗化することができる。また、プラグ１０６がコバルトシリサイド層１０６ｂの上に全面に亘って形成されたバリア層１０６ｃを有しているため、コバルトシリサイド層１０６ｂとキャパシタ１１１の下部電極１１１ａとの接触を防止できる。従って、下部電極１１１ａを形成するときに下部電極１１１ａがシリサイド化されることを防止できると共に、下部電極１１１ａの上に容量絶縁膜１１１ｂを形成するときにコバルトシリサイド層１０６ｂつまりプラグ１０６が酸化されることを防止できる。
【００５２】
また、第１の実施形態によると、第１の層間絶縁膜１０４の上側にＳｉＮ膜からなる第１の保護絶縁膜１０５が形成されているため、キャパシタ１１１を埋め込むための凹部を第２の層間絶縁膜１０９に形成するときに、第１の保護絶縁膜１０５をエッチングストッパーとして用いることができるので、第１の層間絶縁膜１０４が損傷を受けることを防止できる。
【００５３】
また、第１の実施形態によると、第２の層間絶縁膜１０９の上側にＳｉＮ膜からなる第２の保護絶縁膜１１０が形成されているため、下部電極１１１ａを形成するときに、具体的には、キャパシタ１１１を埋め込むための凹部が形成された第２の層間絶縁膜１０９の上に下部電極用導電性膜を堆積した後、凹部の外側の下部電極用導電性膜を除去して凹部に下部電極１１１ａを形成するときに、第２の保護絶縁膜１１０をエッチングストッパーとして用いることができる。従って、第２の層間絶縁膜１０９が損傷を受けることを防止できる。
【００５４】
尚、第１の実施形態において、プラグ１０６の構成材料としてポリシリコン膜１０６ａを用いたが、これに代えて、アモルファスシリコン膜等を用いてもよい。
【００５５】
また、第１の実施形態において、第１の保護絶縁膜１０５又は第２の保護絶縁膜１１０として、ＳｉＮ膜を用いたが、これに代えて、ＳｉＡｌＮ膜を用いてもよい。
【００５６】
また、第１の実施形態において、下部電極１１１ａ又は上部電極１１１ｃとして白金膜を用いたが、これに代えて、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜若しくはパラジウム（Ｐｄ）膜等を用いてもよいし、又は、白金、ルテニウム、イリジウム及びパラジウムのうちの少なくとも２種類の金属からなる合金膜等を用いてもよい。
【００５７】
また、第１の実施形態において、容量絶縁膜１１１ｂとしてＢＳＴ膜を用いたが、これに代えて、五酸化タンタル（Ｔａ2Ｏ5）膜等を用いてもよい。
【００５８】
また、第１の実施形態において、ビットライン１０８をキャパシタ１１１の下側に配置したが、これに代えて、ビットライン１０８をキャパシタ１１１の上側に配置してもよい。
【００５９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００６０】
尚、第２の実施形態に係る半導体装置の製造方法は、１トランジスタ・１キャパシタ型のメモリセルがマトリクス状に配置されたＤＲＡＭの製造方法を対象としているが、本発明はこれに限られず、その他の半導体記憶装置の製造方法、又はメモリとロジックとが混載された半導体装置の製造方法に利用することができる。
【００６１】
図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）及び図１０（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【００６２】
まず、図６（ａ）に示すように、メモリセルを構成するトランジスタ（図示省略）が形成されているシリコン基板２００の上に、例えばＣＶＤ（chemical vapor deposition ）法によりＳｉＯ2 膜からなる第１の層間絶縁膜２０１を堆積した後、例えばＣＭＰ法により第１の層間絶縁膜２０１を平坦化し、その後、平坦化された第１の層間絶縁膜２０１の上に、例えばＳｉＮ膜からなる第１の保護絶縁膜２０２を堆積する。
【００６３】
次に、第１の保護絶縁膜２０２上に形成されたレジストパターン（図示省略）をマスクとして、第１の保護絶縁膜２０２及び第１の層間絶縁膜２０１に対して順次ドライエッチングを行なって、図６（ｂ）に示すように、第１の層間絶縁膜２０１及び第１の保護絶縁膜２０２にコンタクトホール２０３を形成する。
【００６４】
次に、図６（ｃ）に示すように、コンタクトホール２０３にポリシリコン膜２０４を埋め込む。具体的には、シリコン基板２００の上に全面に亘って、例えばＣＶＤ法によりポリシリコン膜２０４をコンタクトホール２０３が完全に埋まるように堆積した後、コンタクトホール２０３の外側のポリシリコン膜２０４を例えばＣＭＰ法又はドライエッチングにより除去する。
【００６５】
次に、図６（ｄ）に示すように、コンタクトホール２０３に埋め込まれたポリシリコン膜２０４の上部を例えばドライエッチングにより除去して、コンタクトホール２０３におけるポリシリコン膜２０４の上にリセス部２０３ａを形成する。
【００６６】
次に、図７（ａ）に示すように、シリコン基板２００の上にコバルト膜２０５をポリシリコン膜２０４の上面が覆われるように堆積した後、図７（ｂ）に示すように、コバルト膜２０５に対してシリサイド化反応のための熱処理を行なってコバルトシリサイド層２０６を形成する。
【００６７】
このとき、ポリシリコン膜２０４を構成するシリコン原子の中にコバルト膜２０５を構成するコバルト原子が拡散するため、コバルトシリサイド層２０６はポリシリコン膜２０４の表面部のみに形成される。言い換えると、コバルトシリサイド層２０６がリセス部２０３ａの外側つまりコンタクトホール２０３の外側に形成されたり、又はコンタクトホール２０３の開口部近傍に形成されることはない。
【００６８】
次に、図７（ｃ）に示すように、未反応のコバルト膜２０５をウエットエッチングにより選択的に除去した後、図７（ｄ）に示すように、コバルトシリサイド層２０６の上に例えばＴｉＮ膜２０７をリセス部２０３ａが完全に埋まるように堆積する。
【００６９】
次に、図８（ａ）に示すように、コンタクトホール２０３の外側のＴｉＮ膜２０７を例えばＣＭＰ法又はドライエッチングにより除去して、コンタクトホール２０３におけるコバルトシリサイド層２０６の上にＴｉＮ膜２０７からなるバリア層２０８を形成する。これにより、ポリシリコン膜２０４、コバルトシリサイド層２０６及びバリア層２０８からなり、シリコン基板２００と電気的に接続するプラグ２０９がコンタクトホール２０３に形成される。
【００７０】
このとき、図７（ｂ）に示す工程においてコバルトシリサイド層２０６がポリシリコン膜２０４の表面部のみに形成されているので、プラグ２０９においてバリア層２０８はコバルトシリサイド層２０６の上に全面に亘って形成される。
【００７１】
次に、図８（ｂ）に示すように、シリコン基板２００の上に全面に亘って、例えばＳｉＯ2 膜からなる第２の層間絶縁膜２１０及び例えばＳｉＮ膜からなる第２の保護絶縁膜２１１を順次堆積する。
【００７２】
次に、第２の保護絶縁膜２１１上に形成されたレジストパターン（図示省略）をマスクとして、第２の保護絶縁膜２１１及び第２の層間絶縁膜２１０に対して順次ドライエッチングを行なって、図８（ｃ）に示すように、第２の層間絶縁膜２１０及び第２の保護絶縁膜２１１に第１の凹部２１２を、プラグ２０９の上面及び第１の保護絶縁膜２０２の上面におけるプラグ２０９の近傍が露出するように形成する。
【００７３】
このとき、第１の保護絶縁膜２０２（ＳｉＮ膜）が第２の層間絶縁膜２１０（ＳｉＯ2 膜）に対してエッチング選択比を有しているため、第２の層間絶縁膜２１０に第１の凹部２１２を形成するときに、第１の保護絶縁膜２０２がエッチングストッパーとして作用するので、第１の層間絶縁膜２０１が除去されることを防止できる。
【００７４】
次に、図９（ａ）に示すように、シリコン基板２００の上に全面に亘って、例えば白金膜からなる第１の導電性膜２１３を、第１の凹部２１２の壁面及び底部が覆われるように、言い換えると、第１の凹部２１２における第１の導電性膜２１３の内側に第２の凹部２１４が形成されるように堆積する。
【００７５】
第１の導電性膜２１３として白金膜を用いる場合には、第１の導電性膜２１３の堆積後に第１の導電性膜２１３に対して４００〜７５０℃程度の熱処理を行なうと、第１の導電性膜２１３のグレイン成長により段差被覆性が向上するので、第１の導電性膜２１３の折れ曲がり部（図９（ａ）のＲ0 ）が薄膜化する事態を防止できる。
【００７６】
次に、図９（ｂ）に示すように、第２の凹部２１４に、例えばＳｉＯ2 膜からなる保護膜２１５を埋め込む。具体的には、シリコン基板２００の上に全面に亘って、例えばＣＶＤ法によりＳｉＯ2 膜を第２の凹部２１４が完全に埋まるように堆積した後、該ＳｉＯ2 膜に対して例えばＣＭＰ法、又はドライエッチングを用いたエッチバックを行なって、第２の凹部２１４の外側のＳｉＯ2 膜を除去する。これにより、第１の凹部２１２の外側の第１の導電性膜２１３が露出する。
【００７７】
次に、保護膜２１５をマスクとして第１の導電性膜２１３に対して例えばドライエッチングを行なって、図９（ｃ）に示すように、第１の凹部２１２の外側の第１の導電性膜２１３を除去して、第１の凹部２１２の壁面及び底部に、第１の導電性膜２１３からなる下部電極２１６を形成する。
【００７８】
このとき、第２の保護絶縁膜２１１（ＳｉＮ膜）が第１の導電性膜２１３（白金膜）に対してエッチング選択比を有しているため、第１の凹部２１２の外側の第１の導電性膜２１３を除去するときに、第２の保護絶縁膜２１１がエッチングストッパーとして作用するので、第２の層間絶縁膜２１０が除去されることを防止できる。
【００７９】
次に、保護膜２１５を例えばウエットエッチング又はドライエッチングにより除去して、図１０（ａ）に示すように、下部電極２１６を露出させる。
【００８０】
このとき、第２の保護絶縁膜２１１（ＳｉＮ膜）が保護膜２１５（ＳｉＯ2 膜）に対してエッチング選択比を有しているため、保護膜２１５を除去するときに、第２の保護絶縁膜２１１がマスクとして作用するので、第２の層間絶縁膜２１０が除去されることを防止できる。
【００８１】
次に、図１０（ｂ）に示すように、下部電極２１６の上に、例えばＢＳＴ（バリウムストロンチウムチタニウムオキサイド）膜からなる容量絶縁膜２１７を、第２の凹部２１４の上部が残るように堆積する。
【００８２】
次に、図１０（ｃ）に示すように、容量絶縁膜２１７の上に、例えば白金膜からなる第２の導電性膜を堆積した後、該第２の導電性膜をパターニングして上部電極２１８を形成する。これにより、下部電極２１６、容量絶縁膜２１７及び上部電極２１８からなり、プラグ２０９と電気的に接続するキャパシタ２１９が第１の凹部２１２に形成される。
【００８３】
続いて、図示は省略しているが、キャパシタ２１９の上に層間絶縁膜を堆積した後、上部電極２１８つまりＤＲＡＭのプレート電極と接続する配線又はプラグを形成する。
【００８４】
以上に説明したように、第２の実施形態によると、プラグ２０９にコバルトシリサイド層２０６を形成するため、プラグ２０９を低抵抗化することができる。また、コンタクトホール２０３にその上部が残るように形成されたポリシリコン膜２０４の上にコバルト膜２０５を堆積した後、熱処理によりポリシリコン膜２０４の表面部にコバルトシリサイド層２０６を形成するときに、ポリシリコン膜２０４を構成するシリコン原子の中にコバルト膜２０５を構成するコバルト原子が拡散するので、ポリシリコン膜２０４の表面部のみにコバルトシリサイド層２０６が形成される。言い換えると、コンタクトホール２０３の開口部近傍にはコバルトシリサイド層２０６が形成されない。このため、コバルトシリサイド層２０６の上にバリア層２０８を形成して、ポリシリコン膜２０４、コバルトシリサイド層２０６及びバリア層２０８からなるプラグ２０９を形成するときに、コバルトシリサイド層２０６の上に全面に亘ってバリア層２０８を形成できるので、コバルトシリサイド層２０６と、プラグ２０９上に形成されるキャパシタ２１９の下部電極２１６との接触を防止できる。従って、下部電極２１６を形成するときに下部電極２１６がシリサイド化されることを防止できると共に、下部電極２１６の上に容量絶縁膜２１７を形成するときにコバルトシリサイド層２０６つまりプラグ２０９が酸化されることを防止できる。
【００８５】
また、第２の実施形態によると、第１の凹部２１２が形成されている第２の層間絶縁膜２１０の上に第１の導電性膜２１３を、第１の凹部２１２における第１の導電性膜２１３の内側に第２の凹部２１４が形成されるように堆積した後、第２の凹部２１４に保護膜２１５を埋め込み、その後、第１の凹部２１２の外側の第１の導電性膜２１３を除去して、第１の凹部２１２の壁面及び底部に第１の導電性膜２１３からなる下部電極２１６を形成する。このため、第１の凹部２１２の内側の第１の導電性膜２１３、つまり第１の導電性膜２１３における下部電極２１６となる部分を保護膜２１５により覆いながら、第１の凹部２１２の外側の第１の導電性膜２１３、つまり第１の導電性膜２１３における下部電極２１６とならない部分を除去できる。従って、下部電極２１６がエッチング残さ等により汚染されることを防止して、キャパシタ２１９の信頼性を向上させることができる。また、下部電極２１６つまり第１の導電性膜２１３として、酸素プラズマに曝されると酸化する材料、例えばルテニウム（Ｒｕ）等を用いる場合、下部電極２１６が酸化されて変質することを防止できる。
【００８６】
また、第２の実施形態によると、第１の層間絶縁膜２０１の上側にＳｉＮ膜からなる第１の保護絶縁膜２０２を形成するため、第１の層間絶縁膜２０１上に堆積された第２の層間絶縁膜２１０に第１の凹部２１２を形成するときに、第１の保護絶縁膜２０２をエッチングストッパーとして用いることができるので、第１の層間絶縁膜２０１が損傷を受けることを防止できる。
【００８７】
また、第２の実施形態によると、第２の層間絶縁膜２１０の上側にＳｉＮ膜からなる第２の保護絶縁膜２１１を形成するため、第１の凹部２１２の外側の第１の導電性膜２１３を除去するときに、第２の保護絶縁膜２１１をエッチングストッパーとして用いることができるので、第２の層間絶縁膜２１０が損傷を受けることを防止できる。また、保護膜２１５を除去するときに、第２の保護絶縁膜２１１をマスクとして用いることができるので、第２の層間絶縁膜２１０が損傷を受けることを防止できる。
【００８８】
また、第２の実施形態によると、第１の導電性膜２１３が白金膜からなると共に、第１の導電性膜２１３を堆積した後に第１の導電性膜２１３に対して４００〜７５０℃程度の熱処理を行なうため、第１の導電性膜２１３のグレイン成長により段差被覆性が向上するので、第１の導電性膜２１３つまり下部電極２１６の折れ曲がり部が薄膜化する事態を防止できる。このため、容量絶縁膜２１７の段差被覆性に起因して、下部電極２１６の上に堆積された容量絶縁膜２１７の折れ曲がり部が薄膜化する事態を防止できるので、下部電極２１６と上部電極２１８との間に生じるリーク電流の増大を抑制できる。
【００８９】
また、第２の実施形態によると、保護膜２１５をマスクとして第１の導電性膜２１３に対してエッチングを行なって、第１の凹部２１２の外側の第１の導電性膜２１３を除去するため、従来のレジストを用いたエッチバックを行なう方法と比べて、第１の導電性膜２１３に対してより高いエッチング選択比が得られるので、第１の凹部２１２の外側の第１の導電性膜２１３を正確且つ容易に除去することができる。
【００９０】
尚、第２の実施形態において、プラグ２０９の構成材料としてポリシリコン膜を用いたが、これに代えて、アモルファスシリコン膜等を用いてもよい。
【００９１】
また、第２の実施形態において、第１の保護絶縁膜２０２としてＳｉＮ膜を用いたが、これに限られず、第２の層間絶縁膜２１０に対してエッチング選択比を有する他の絶縁膜を用いることができる。具体的には、第２の層間絶縁膜２１０としてＳｉＯ2 膜を用いる場合、第１の保護絶縁膜２０２としてＳｉＡｌＮ膜を用いてもよい。このようにすると、ＳｉＮより高密度で固い材料であるＡｌＮを混入する割合（該割合をｘとした場合、Ｓｉ1-xＡｌxＮ膜となる）を制御することにより、第２の層間絶縁膜２１０に対するエッチング選択比を制御できる。
【００９２】
また、第２の実施形態において、第２の保護絶縁膜２１１としてＳｉＮ膜を用いたが、これに限られず、第１の導電性膜２１３又は保護膜２１５に対してエッチング選択比を有する他の絶縁膜を用いることができる。具体的には、第１の導電性膜２１３及び保護膜２１５として、それぞれ白金膜及びＳｉＯ2 膜を用いる場合、第２の保護絶縁膜２１１としてＳｉＡｌＮ膜を用いてもよい。このようにすると、ＳｉＮより高密度で固い材料であるＡｌＮを混入する割合により、第１の導電性膜２１３に対するエッチング選択比又は保護膜２１５に対するエッチング選択比を制御できる。
【００９３】
また、第２の実施形態において、第１の凹部２１２の外側の第１の導電性膜２１３を除去するためにドライエッチングを用いたが、これに代えて、ＣＭＰ法を用いてもよい。このようにすると、第１の凹部２１２の内側の第１の導電性膜２１３を保護膜２１５により覆いながら、第１の凹部２１２の外側の第１の導電性膜２１３を除去できるので、下部電極２１６がＣＭＰスラリー等により汚染されることを防止して、キャパシタ２１９の信頼性を向上させることができる。また、この場合、第２の保護絶縁膜２１１として、ＣＭＰによる研磨率が第１の導電性膜２１３よりも低い絶縁膜を用いることが好ましい。具体的には、第１の導電性膜２１３として白金膜を用いる場合、第２の保護絶縁膜２１１としてＳｉＮ膜又はＳｉＡｌＮ膜を用いることができる。
【００９４】
また、第２の実施形態において、バリア層２０８としてＴｉＮ膜を用いたが、これに代えて、ＴｉＡｌＮ膜等を用いてもよい。
【００９５】
また、第２の実施形態において、下部電極２１６又は上部電極２１８として白金膜を用いたが、これに代えて、ルテニウム（Ｒｕ）膜、イリジウム（Ｉｒ）膜若しくはパラジウム（Ｐｄ）膜等を用いてもよいし、又は白金、ルテニウム、イリジウム及びパラジウムのうちの少なくとも２種類の金属からなる合金膜等を用いてもよい。
【００９６】
また、第２の実施形態において、容量絶縁膜２１７としてＢＳＴ膜を用いたが、これに代えて、Ｔａ2Ｏ5膜等を用いてもよい。
【００９７】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００９８】
尚、第３の実施形態においては、第２の実施形態に係る半導体装置の製造方法の図６（ａ）〜（ｄ）、図７（ａ）〜（ｄ）、図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）に示す工程と同様の処理を行なうので、図９（ｃ）に示す工程よりも後の工程について、図１１（ａ）〜（ｃ）を参照しながら説明する。
【００９９】
まず、保護膜２１５（図９（ｃ）参照）を例えばウエットエッチング又はドライエッチングにより除去して、図１１（ａ）に示すように、下部電極２１６を露出させる。このとき、保護膜２１５の一部を部分保護膜２１５ａとして下部電極２１６の折れ曲がり部に残存させる。
【０１００】
次に、図１１（ｂ）に示すように、下部電極２１６の上及び部分保護膜２１５ａの上に、例えばＢＳＴ膜からなる容量絶縁膜２１７を、第２の凹部２１４の上部が残るように堆積する。
【０１０１】
次に、図１１（ｃ）に示すように、容量絶縁膜２１７の上に、例えば白金膜からなる第２の導電性膜を堆積した後、該第２の導電性膜をパターニングして上部電極２１８を形成する。これにより、下部電極２１６、容量絶縁膜２１７及び上部電極２１８からなり、プラグ２０９と電気的に接続するキャパシタ２１９が第１の凹部２１２に形成される。
【０１０２】
第３の実施形態によると、第２の実施形態において得られる効果に加えて、以下のような効果が得られる。
【０１０３】
すなわち、ＳｉＯ2 膜からなる保護膜２１５を除去するときに、保護膜２１５の一部を部分保護膜２１５ａとして下部電極２１６の折れ曲がり部に残存させるため、下部電極２１６の折れ曲がり部が薄膜化した場合、該薄膜化した部分を部分保護膜２１５ａにより覆うことができる。このため、容量絶縁膜２１７の段差被覆性に起因して、下部電極２１６の上に堆積された容量絶縁膜２１７の折れ曲がり部が薄膜化する事態を防止できるので、下部電極２１６と上部電極２１８との間に生じるリーク電流の増大を抑制できる。また、容量絶縁膜２１７の折れ曲がり部が薄膜化した場合、該薄膜化した部分の下に部分保護膜２１５ａが残存しているため、下部電極２１６と上部電極２１８とがショートすることを防止できる。
【産業上の利用可能性】
【０１０４】
本発明は、半導体装置の製造方法に関し、特に、半導体基板上の絶縁膜に埋め込まれたキャパシタを有する半導体装置の製造に適用した場合、キャパシタの信頼性を向上させることができ、非常に有用である。
【図面の簡単な説明】
【０１０５】
【図１】（ａ）〜（ｄ）はプラグを構成するポリシリコン膜をコバルトを用いてシリサイド化する方法の各工程を示す断面図である。
【図２】（ａ）〜（ｄ）はプラグを構成するポリシリコン膜をコバルトを用いてシリサイド化する方法の各工程を示す断面図である。
【図３】第１の実施形態に係る半導体装置の平面図である。
【図４】図１におけるＩ−Ｉ線の断面図である。
【図５】図１におけるII−II線の断面図である。
【図６】（ａ）〜（ｄ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｄ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】（ａ）〜（ｃ）は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】従来の半導体装置の断面図である。
【図１３】（ａ）〜（ｄ）はプラグを構成するポリシリコン膜をチタンを用いてシリサイド化する方法の各工程を示す断面図である。
【図１４】（ａ）〜（ｄ）はプラグを構成するポリシリコン膜をチタンを用いてシリサイド化する方法の各工程を示す断面図である。
【符号の説明】
【０１０６】
１０  シリコン基板
１１  第１の層間絶縁膜
１２  コンタクトホール
１２ａ  リセス部
１３  ポリシリコン膜
１４  コバルト膜
１５  コバルトシリサイド層
１６  ＴｉＮ膜
１７  バリア層
１８  プラグ
１９  第２の層間絶縁膜
２０  凹部
２１  導電性膜
１００  シリコン基板
１０１  ＳＴＩ
１０２  活性領域
１０３  ワードライン
１０４  第１の層間絶縁膜
１０５  第１の保護絶縁膜
１０６  プラグ
１０６ａ  ポリシリコン膜
１０６ｂ  コバルトシリサイド層
１０６ｃ  バリア層
１０７  ビットラインコンタクト
１０８  ビットライン
１０９  第２の層間絶縁膜
１１０  第２の保護絶縁膜
１１１  キャパシタ
１１１ａ  下部電極
１１１ｂ  容量絶縁膜
１１１ｃ  上部電極
２００  シリコン基板
２０１  第１の層間絶縁膜
２０２  第１の保護絶縁膜
２０３  コンタクトホール
２０３ａ  リセス部
２０４  ポリシリコン膜
２０５  コバルト膜
２０６  コバルトシリサイド層
２０７  ＴｉＮ膜
２０８  バリア層
２０９  プラグ
２１０  第２の層間絶縁膜
２１１  第２の保護絶縁膜
２１２  第１の凹部
２１３  第１の導電性膜
２１４  第２の凹部
２１５  保護膜
２１５ａ  部分保護膜
２１６  下部電極
２１７  容量絶縁膜
２１８  上部電極
２１９  キャパシタ
Ｒ０  折れ曲がり部
【図１】
2004343150.tif 000003
【図２】
2004343150.tif 000004
【図３】
2004343150.tif 000005
【図４】
2004343150.tif 000006
【図５】
2004343150.tif 000007
【図６】
2004343150.tif 000008
【図７】
2004343150.tif 000009
【図８】
2004343150.tif 000010
【図９】
2004343150.tif 000011
【図１０】
2004343150.tif 000012
【図１１】
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【図１２】
2004343150.tif 000014
【図１３】
2004343150.tif 000015
【図１４】
2004343150.tif 000016