(57)【要約】【課題】過電流保護機能、短絡保護機能を有する定電圧回路の提供。【解決手段】入力電源ＶｉｎとグランドＧＮＤの間に直列に設けられた出力用のＰＮＰトランジスタＴ１と電圧分割用の抵抗Ｒ１，Ｒ２と、入力電源とグランドの間に直列に設けられ、その接続点がＰＮＰトランジスタＴ１のベースに接続される定電流源Ｉ０およびＮｃｈＭＯＳトランジスタＭ３と、基準電圧と抵抗Ｒ１と抵抗Ｒ２の接続点から分割の電圧が入力され、出力がＮｃｈＭＯＳトランジスタＭ３のゲートに接続される誤差増幅回路ＤＡと、入力電源とＰＮＰトランジスタＴ１からの出力の間に直列に接続された抵抗Ｒ４とＮｃｈＭＯＳトランジスタＭ１と、入力電源と誤差増幅回路ＤＡの出力を制限するための制御端子との間に設けられ、抵抗Ｒ４とＮｃｈＭＯＳトランジスタＭ１の接続点にゲートが接続されたＰｃｈＭＯＳトランジスタＭ５からなる。【選択図】　　　図１
2004038513.tif 000002
【特許請求の範囲】
【請求項１】
入力電源とグランドの間に直列に設けられた出力用のＰＮＰトランジスタと電圧分割用の第１および第２の抵抗と、入力電源とグランドの間に直列に設けられるとともに、それらの接続点が前記ＰＮＰトランジスタのベースに接続される定電流源および第１のＮｃｈＭＯＳトランジスタと、基準電圧と前記第１の抵抗と第２の抵抗の接続点から分割された電圧が入力され、出力が前記第１のＮｃｈＭＯＳトランジスタのゲートに接続される誤差増幅回路と、入力電源と前記ＰＮＰトランジスタからの出力の間に直列に接続された第３の抵抗と第２のＮｃｈＭＯＳトランジスタと、入力電源と前記誤差増幅回路の出力を制限するための制御端子との間に設けられ、前記第３の抵抗と第２のＮｃｈＭＯＳトランジスタの接続点にゲートが接続された第１のＰｃｈＭＯＳトランジスタからなることを特徴とする定電圧回路。
【請求項２】
入力電源とグランドの間に直列に設けられた出力用のＰＮＰトランジスタと電圧分割用の第１および第２の抵抗と、入力電源とグランドの間に直列に設けられるとともに、それらの接続点が前記ＰＮＰトランジスタのベースに接続される定電流源および第１のＮｃｈＭＯＳトランジスタと、基準電圧と前記第１の抵抗と第２の抵抗の接続点から分割された電圧が入力され、出力が前記第１のＮｃｈＭＯＳトランジスタのゲートに接続される誤差増幅回路と、入力電源と前記第１の抵抗と第２の抵抗の接続点との間に直列に接続された第３の抵抗と第２のＮｃｈＭＯＳトランジスタと、入力電源と前記誤差増幅回路の出力を制限するための制御端子との間に設けられ、前記第３の抵抗と第２のＮｃｈＭＯＳトランジスタの接続点にゲートが接続された第１のＰｃｈＭＯＳトランジスタからなることを特徴とする定電圧回路。
【請求項３】
請求項１または２記載の定電圧回路において、
前記第２のＮｃｈＭＯＳトランジスタの閾値を、前記第１のＮｃｈＭＯＳトランジスタと独立に設定したことを特徴とする定電圧回路。
【請求項４】
請求項１から３のいずれか１項に記載の定電圧回路において、
前記第３の抵抗の抵抗値をレーザトリミング手法で変更可能としたことを特徴とする定電圧回路。
【請求項５】
請求項１から４のいずれか１項に記載の定電圧回路において、
前記第２のＮｃｈＭＯＳトランジスタを特性の異なる複数のＮｃｈＭＯＳトランジスタの中の１つまたは２つ以上をレーザトリミング手法により選択可能としたことを特徴とする定電圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＮＰトランジスタをドライバとした定電圧回路に関し、特に過電流保護機能、短絡保護機能を有する定電圧回路に関する。
【０００２】
【従来の技術】
従来の定電圧回路（レギュレータ回路）の一例を、図５を用いて説明する。
図５の従来のレギュレータ回路は、誤差増幅回路ＤＡ、入力電源（Ｖｉｎ）とグランド（ＧＮＤ）の間に直列に設けられた出力用のＰＮＰトランジスタＴ１，電圧分割用の抵抗Ｒ１および抵抗Ｒ２と、入力電源Ｖｉｎとグランド（ＧＮＤ）の間に直列に設けられた定電流源Ｉ０およびＮｃｈＭＯＳトランジスタＭ３とから構成されている。
【０００３】
図５に示されるように、抵抗Ｒ１と抵抗Ｒ２の間の電圧が誤差増幅回路ＤＡの一方の端子に入力されるとともに、基準電圧が誤差増幅回路ＤＡの他方の入力に入力される。誤差増幅回路ＤＡの出力がＮｃｈＭＯＳトランジスタＭ３のゲートに接続され、定電流源Ｉ０とＮｃｈＭＯＳトランジスタＭ３の接続点がＰＮＰトランジスタＴ１のベースに接続され、ＰＮＰトランジスタＴ１のコレクタから出力Ｖｏｕｔが取り出される。同図において、Ｒ３は出力に接続される負荷抵抗である。
【０００４】
【発明の解決しようとする課題】
図５のレギュレータ回路では、負荷抵抗Ｒ３の抵抗値が小さくなるにつれて出力電流（負荷電流）Ｉｏｕｔは大きくなる。負荷抵抗Ｒ３の抵抗値が小さくなり続けると、出力電流ＩｏｕｔはＰＮＰトランジスタＴ１の能力を超えるまで増大しつづける。
【０００５】
ＰＮＰトランジスタＴ１に発生する発熱量は（（入力電圧Ｖｉｎ）−（出力電圧Ｖｏｕｔ））×（出力電流Ｉｏｕｔ）となる。出力電流Ｉｏｕｔが大きくなると、ＰＮＰトランジスタＴ１の抵抗によって出力電圧Ｖｏｕｔは低下するので、出力電流Ｉｏｕｔの増大とともにＰＮＰトランジスタＴ１の発熱量は大きくなっていく。このためＰＮＰトランジスタＴ１の破壊を防ぐために出力電流Ｉｏｕｔを制限することが必要である。また、出力電流Ｉｏｕｔの制限値を自由に変更可能にすることができれば各種回路に利用する上で一層便利である。
【０００６】
そこで、本発明の目的は、出力の過電流保護機能、短絡保護機能を有する定電圧回路を提供することにあり、各請求項に記載の発明は、以下のような具体的目的を有する。
【０００７】
請求項１記載の発明の目的は、少ない素子数で過電流保護機能、短絡保護機能を有する定電圧回路を提供することである。
請求項２記載の発明の目的は、ＮｃｈＭＯＳトランジスタＭ１のソース電位を制御することによって過電流値の制御、出力短絡時の出力電流の制御が可能な定電圧回路を提供することである。
【０００８】
請求項３記載の発明の目的は、ＮｃｈＭＯＳトランジスタＭ１の閾値制御によって過電流値の制御、出力短絡時の出力電流の制御を可能にすることが可能な定電圧回路を提供することである。
【０００９】
請求項４記載の発明の目的は、抵抗値の異なる複数の抵抗値の抵抗を選択的にトリミングすることによって、過電流値の制御、出力短絡時の出力電流の制御が可能な定電圧回路を提供することである。
【００１０】
請求項５記載の発明の目的は、複数設けたゲートサイズの異なるトランジスタを選択的にトリミングすることで、過電流値の制御、出力短絡時の出力電流の制御が可能な定電圧回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る定電圧回路は、上記目的を達成するために次の如き構成を有する。以下、各請求項毎の構成を記す。
請求項１記載の発明は、入力電源（Ｖｉｎ）とグランド（ＧＮＤ）の間に直列に設けられた出力用のＰＮＰトランジスタ（Ｔ１）と電圧分割用の第１および第２の抵抗（Ｒ１，Ｒ２）と、入力電源（Ｖｉｎ）とグランド（ＧＮＤ）の間に直列に設けられるとともに、それらの接続点が前記ＰＮＰトランジスタ（Ｔ１）のベースに接続される定電流源（Ｉ０）および第１のＮｃｈＭＯＳトランジスタ（Ｍ３）と、基準電圧と前記第１の抵抗と第２の抵抗（Ｒ１，Ｒ２））の接続点から分割の電圧が入力され、出力が前記第１のＮｃｈＭＯＳトランジスタ（Ｍ３）のゲートに接続される誤差増幅回路（ＤＡ）と、入力電源（Ｖｉｎ）と前記ＰＮＰトランジスタ（Ｔ１）からの出力の間に直列に接続された第３の抵抗（Ｒ４）と第２のＮｃｈＭＯＳトランジスタ（Ｍ１）と、入力電源（Ｖｉｎ）と前記誤差増幅回路（ＤＡ）の出力を制限するための制御端子との間に設けられ、前記第３の抵抗（Ｒ４）と第２のＮｃｈＭＯＳトランジスタ（Ｍ１）の接続点にゲートが接続された第１のＰｃｈＭＯＳトランジスタ（Ｍ５）からなることを特徴としている。
【００１２】
請求項２記載の発明は、入力電源（Ｖｉｎ）とグランド（ＧＮＤ）の間に直列に設けられた出力用のＰＮＰトランジスタＴ１と電圧分割用の第１および第２の抵抗（Ｒ１，Ｒ２）と、入力電源（Ｖｉｎ）とグランド（ＧＮＤ）の間に直列に設けられるとともに、それらの接続点が前記ＰＮＰトランジスタ（Ｔ１）のベースに接続される定電流源（Ｉ０）および第１のＮｃｈＭＯＳトランジスタ（Ｍ３）と、基準電圧と前記第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点から分割の電圧が入力され、出力が第１のＮｃｈＭＯＳトランジスタ（Ｍ３）のゲートに接続される誤差増幅回路（ＤＡ）と、入力電源と前記第１の抵抗（Ｒ１）と第２の抵抗（Ｒ２）の接続点との間に直列に接続された第３の抵抗（Ｒ４）と第２のＮｃｈＭＯＳトランジスタ（Ｍ１）と、入力電源（Ｖｉｎ）と誤差増幅回路（ＤＡ）の出力を制限するための制御端子との間に設けられ、第３の抵抗（Ｒ４）と第２のＮｃｈＭＯＳトランジスタ（Ｍ１）の接続点にゲートが接続された第１のＰｃｈＭＯＳトランジスタ（Ｍ５）からなることを特徴としている。
【００１３】
請求項３記載の発明は、上記定電圧回路において、第２のＮｃｈＭＯＳトランジスタ（Ｍ１）の閾値を、第１のＮｃｈＭＯＳトランジスタ（Ｍ３）と独立に設定したことを特徴としている。
【００１４】
請求項４記載の発明は、上記定電圧回路において、第３の抵抗（Ｒ４）の抵抗値をレーザトリミング手法で変更可能としたことを特徴としている。
【００１５】
請求項５記載の発明は、上記定電圧回路において、第２のＮｃｈＭＯＳトランジスタ（Ｍ１）を特性の異なる複数のＮｃｈＭＯＳトランジスタの中の１つまたは２つ以上をレーザトリミング手法により選択可能としたことを特徴としている。
【００１６】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。
【００１７】
（請求項１）
図１は、本発明に係る定電圧回路の一実施例を示す図である。
同図において、誤差増幅回路ＤＡ、出力用のＰＮＰトランジスタＴ１，電圧分割用の抵抗Ｒ１および抵抗Ｒ２、定電流源Ｉ０およびＮｃｈＭＯＳトランジスタＭ３からなるレギュレータ回路１０の構成は、図５に示した従来の定電圧回路の例と同じである。
【００１８】
本実施例は、図５のレギュレータ回路１０に、出力電流Ｉｏｕｔを制限するための電流制限回路２０を付加したものである。電流制限回路２０は、入力電源（Ｖｉｎ）とグランド（ＧＮＤ）の間に直列に設けられた抵抗Ｒ４およびＮｃｈＭＯＳトランジスタＭ１と、入力電源（Ｖｉｎ）と誤差増幅回路ＤＡの制御端子の間に設けられ、抵抗Ｒ４とＮｃｈＭＯＳトランジスタＭ１の接続点にゲートが接続されたＰｃｈＭＯＳトランジスタＭ５とから構成される。
【００１９】
ＮｃｈＭＯＳトランジスタＭ１のソースが出力（出力電圧Ｖｏｕｔ）に接続されているため、ＮｃｈＭＯＳトランジスタＭ１のしきい値は大きくなっており、レギュレータ回路１０が通常動作している場合（定電圧出力時）にはＮｃｈＭＯＳトランジスタＭ１はＯＦＦしている。このときは、電流制限回路２０は機能しない。
【００２０】
出力電圧Ｖｏｕｔは、出力電流Ｉｏｕｔの増大（負荷抵抗Ｒ３の抵抗値の減少による）に伴いＰＮＰトランジスタＴ１の抵抗分低下する。出力電流Ｉｏｕｔの増大と同時にＰＮＰトランジスタＴ１のベース電流も増大するので、ＮｃｈＭＯＳトランジスタＭ３ゲート電位（ａ点の電位）も大きくなる。
【００２１】
つまり、出力電流Ｉｏｕｔの増大に伴いＮｃｈＭＯＳトランジスタＭ１の基板電位効果は小さくなっていくので、ＮｃｈＭＯＳトランジスタＭ１のしきい値が小さくなると同時にＮｃｈＭＯＳトランジスタＭ１のゲート電位が大きくなる。そして、ついにはＮｃｈＭＯＳトランジスタＭ１のゲート電位がそのしきい値を超えるとそのＮｃｈＭＯＳトランジスタＭ１はＯＮする。
【００２２】
ＮｃｈＭＯＳトランジスタＭ１がＯＮした場合、抵抗Ｒ４による電圧降下によってＰｃｈＭＯＳトランジスタＭ５のゲート電位が下がるためこのＰｃｈＭＯＳトランジスタＭ５はＯＮする。ＰｃｈＭＯＳトランジスタＭ５ドレインは誤差増幅回路ＤＡの出力電圧上昇を制限するための端子に接続されている（一つの具体例が後述する図４に示されている）。これによってＮｃｈＭＯＳトランジスタＭ３ゲート電位の上昇を抑止し、ＰＮＰトランジスタＴ１のベース電流の増大および出力電圧Ｖｏｕｔの増大を抑止する機能を持たせている。
【００２３】
負荷抵抗Ｒ３がさらに小さくなった場合、出力電圧Ｖｏｕｔはさらに小さくなり、ＮｃｈＭＯＳトランジスタＭ１基板電位効果が小さくなる。よって、ＮｃｈＭＯＳトランジスタＭ１はさらに強くＯＮするのでＰｃｈＭＯＳトランジスタＭ５もさらに強くＯＮする。これを繰り返すと、負荷抵抗Ｒ３のある負荷抵抗値以下では出力電圧Ｖｏｕｔ、出力電流Ｉｏｕｔともに減少していく。結果として、図２に示すような特性を示す。このようにして、図１のレギュレータ回路１０に付加した電流制限回路２０は、ある出力電流値Ｉｏｕｔ０以上の出力電流が流れないように保護する働きをする。
【００２４】
さらに、出力端子がＧＮＤに短絡された場合には、誤差増幅回路ＤＡの出力（ａ点）とＰｃｈＭＯＳトランジスタＭ５ドレイン電圧の関係がつりあった状態になり、出力電流Ｉｏｕｔを小さい値に制限することが可能なのでＰＮＰトランジスタＴ１は破壊から保護される。
【００２５】
（請求項２）
上記実施例では、ＮｃｈＭＯＳトランジスタＭ１のソースをＰＮＰトランジスタＴ１のコレクタからとっているが、必ずしもＰＮＰトランジスタＴ１のコレクタからとらなくても電圧変動がそれと比例していればどこからとってもよい。例えば抵抗Ｒ１とＲ２の間からとってもＰＮＰトランジスタＴ１の過電流や短絡による破壊から保護する効果がある。
【００２６】
（請求項３）
図３は、図２のＣ点−Ａ点−Ｂ点における図１上の各点（ａ点，ｂ点，ｃ点）の電位の変化を示す図である。図３のＡ点，Ｂ点，Ｃ点は、図２のＡ点，Ｂ点，Ｃ点に対応している。
【００２７】
図３のＡ点（図２のＡ点に対応）は、図１中のＮｃｈＭＯＳトランジスタＭ１を流れる電流と抵抗Ｒ４によって生じるｂ点の電圧がＰｃｈＭＯＳトランジスタＭ５のしきい値を超えた点である。従って、ＮｃｈＭＯＳトランジスタＭ１のしきい値を小さくすることによって、Ａ点の位置を低出力電流側にシフトすることができる。
【００２８】
ＮｃｈＭＯＳトランジスタＭ１のしきい値の制御と、後述する抵抗Ｒ４の抵抗値やＮｃｈＭＯＳトランジスタＭ１をレーザトリミングにより調整する方法を採用すれば、Ａ点およびＢ点を独立に制御することが可能となる。
【００２９】
（請求項４，５）
図３のＢ点（図２のＢ点に対応）では、図１中のＰｃｈＭＯＳトランジスタＭ５のドレイン電圧（ｃ点の電圧）と誤差増幅回路ＤＡの出力（ａ点の電圧）が釣合った状態となっている。従って、ＰｃｈＭＯＳトランジスタＭ５のゲート電位をコントロールすることでＢ点を制御することができる。
【００３０】
ＰｃｈＭＯＳトランジスタＭ５のゲート電位（ｂ点の電圧）をコントロールするためには、抵抗Ｒ４の値を制御するか、またはＮｃｈＭＯＳトランジスタＭ１を流れる電流値を制御すればよい。
【００３１】
例えば、レーザトリミング手法によって抵抗Ｒ４の値を制御すること、例えば抵抗Ｒ４を並列接続された複数の抵抗で構成しておいて一部の抵抗をレーザトリミングで選択的に切断する手法（請求項４）、または並列接続されたＬ／Ｗサイズの異なる複数個のＮｃｈＭＯＳトランジスタＭ１の中から周知のトリミング手法で選択的にトランジスタを選んで利用すること（請求項５）によってもＢ点を可変にすることができる。
【００３２】
図４は、図１中の誤差増幅回路ＤＡをより具体的に示した図である。
図４に示すように、本実施例における誤差増幅回路ＤＡは、入力電源（Ｖｉｎ）とグランド（ＧＮＤ）間に直列に設けられたＰｃｈＭＯＳトランジスタＭ８およびＮｃｈＭＯＳトランジスタＭ９と、ＰｃｈＭＯＳトランジスタＭ１０およびＮｃｈＭＯＳトランジスタＭ１１と、ＮｃｈＭＯＳトランジスタＭ９およびＮｃｈＭＯＳトランジスタＭ１１に共通に接続された定電流源Ｉ１と、同じく入力電源（Ｖｉｎ）とグランド（ＧＮＤ）間に直列に設けられたＰｃｈＭＯＳトランジスタＭ６およびＮｃｈＭＯＳトランジスタＭ７と、ＰｃｈＭＯＳトランジスタＭ１２およびＮｃｈＭＯＳトランジスタＭ１３から構成される。
【００３３】
ＰｃｈＭＯＳトランジスタＭ８のゲートとドレインは共通接続され、ＰｃｈＭＯＳトランジスタＭ６のゲートに接続されている。同様に、ＰｃｈＭＯＳトランジスタＭ１０のゲートとドレインは共通接続され、ＰｃｈＭＯＳトランジスタＭ１２のゲートに接続されている。
【００３４】
レギュレータ回路１０の抵抗Ｒ１とＲ２の接続点からの誤差増幅回路の−側入力がＮｃｈＭＯＳトランジスタＭ９のゲートに接続され、基準電圧がＮｃｈＭＯＳトランジスタＭ１１のゲートに接続されている。
【００３５】
また、電流制限回路２０からのｃ点がＰｃｈＭＯＳトランジスタＭ６のドレインにされ、ＰｃｈＭＯＳトランジスタＭ１２のドレインからの出力がレギュレータ回路１０のａ点に接続されている。
【００３６】
この構成の誤差増幅回路構成を採用し、ＰｃｈＭＯＳトランジスタＭ５のＯＮによりｃ点電位を上昇させ、これによってＮｃｈＭＯＳトランジスタＭ３ゲート電位の上昇を抑止し、レギュレータ回路１０のＰＮＰトランジスタＴ１のベース電流の増大および出力電圧Ｖｏｕｔの増大を抑止するようにし、結果的にＰＮＰトランジスタＴ１を過電流や短絡による破壊から保護している。
【００３７】
【発明の効果】
本願請求項１記載の発明によれば、少ない素子数で過電流保護回路、短絡保護回路を実現できる。
本願請求項２記載の発明によれば、ＮｃｈＭＯＳトランジスタＭ１のソース電位を制御することによって、過電流値の制御、出力短絡時の出力電流の制御が可能になる。
【００３８】
本願請求項３記載の発明によれば、トランジスタＭ１の閾値制御によって過電流値の制御、出力短絡時の出力電流の制御が可能になる。
本願請求項４記載の発明によれば、抵抗値Ｒのトリミングによって過電流値の制御、出力短絡時の出力電流の制御が可能になる。
本願請求項５記載の発明によれば、Ｌ／Ｗサイズの異なるゲートを有する並列接続された複数のＮｃｈＭＯＳトランジスタＭ１を選択的にトリミングすることで、過電流値の制御、出力短絡時の出力電流の制御が可能になる。
【図面の簡単な説明】
【図１】本発明に係る定電圧回路の一実施例を示す図である。
【図２】定電圧回路の特性を示す図である。
【図３】図２のＣ点−Ａ点−Ｂ点における図１上の各点（ａ点，ｂ点，ｃ点）の電位の変化を示す図である。
【図４】図１中の誤差増幅回路ＤＡをより具体的に示した図である。
【図５】従来の定電圧回路（レギュレータ回路）の一例を示す図である。
【符号の説明】
１０：レギュレータ回路、
２０：電流制限回路、
ＤＡ：誤差増幅回路、
Ｔ１：出力用のＰＮＰトランジスタ、
Ｒ１，Ｒ２，Ｒ３，Ｒ４：抵抗、
Ｉ０，Ｉ１：定電流源、
Ｍ１，Ｍ３，Ｍ７，Ｍ９，Ｍ１１，Ｍ１３：ＮｃｈＭＯＳトランジスタ、
Ｍ５，Ｍ６，Ｍ８，Ｍ１０，Ｍ１２：ＰｃｈＭＯＳトランジスタ、
【図１】
2004038513.tif 000003
【図２】
2004038513.tif 000004
【図３】
2004038513.tif 000005
【図４】
2004038513.tif 000006
【図５】
2004038513.tif 000007