(57)【要約】【課題】縮小化された逆阻止ＭＯＳＦＥＴ構造を有する半導体装置を提供する。【解決手段】ＳＯＩ基板３４に設けられたＰ−形層３３と、このＰ−形層３３に離間して設けられたＮ形領域３５ａ，３５ｂと、これらＮ形領域３５ａ，３５ｂ間に該Ｎ形領域３５ａ，３５ｂからそれぞれ間隔をあけてＰ−形層３３に設けられたＰ形領域３６と、Ｎ形領域３５ａ，３５ｂ内上部にそれぞれ設けられたＮ＋形領域３７ａ，３７ｂと、Ｐ形領域３６内上部に設けられたＮ＋形領域３８と、Ｎ形領域３５ａの一部分の上及びＮ＋形領域３８の一方側の一部分の上及び両領域３５ａ，３８間のＰ−形層３３及びＰ形領域３６の上に配置されたゲート４０ａと、Ｎ形領域３５ｂの一部分の上及びＮ＋形領域３８の他方側の一部分の上及び両領域３５ｂ，３８間のＰ−形層３３及びＰ形領域３６の上に配置されたゲート４０ｂとを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電形の半導体層と、この半導体層に離間して設けられた第２導電形の第１、第２の領域と、これら第１、第２の領域間に該第１、第２の領域からそれぞれ間隔をあけて前記半導体層に設けられた該半導体層より不純物の高い第１導電形の第３の領域と、前記第１、第２の領域内上部にそれぞれ設けられた該第１、第２の領域より不純物の高い第２導電形の第４、第５の領域と、前記第３の領域内上部に設けられた第２導電形の第６の領域と、前記第１の領域の一部分の上及び前記第６の領域の一方側の一部分の上及び両領域間の前記半導体層及び第３の領域の上に配置された第１のゲートと、前記第２の領域の一部分の上及び前記第６の領域の他方側の一部分の上及び両領域間の前記半導体層及び第３の領域の上に配置された第２のゲートとを具備することを特徴とする半導体装置。
【請求項２】
第１導電形の半導体層と、この半導体層に離間して設けられた第２導電形の第１、第２の領域と、これら第１、第２の領域間に該第１、第２の領域からそれぞれ間隔をあけ且つ互いに離間して前記半導体層に設けられた該半導体層より不純物の高い第１導電形の第３の領域と、前記第１、第２の領域内上部にそれぞれ設けられた該第１、第２の領域より不純物の高い第２導電形の第４、第５の領域と、前記第３の領域内上部に互いに離間して設けられた第２導電形の第７、第８の領域と、前記第１の領域の一部分の上及び前記第７の領域の一方側の一部分の上及び両領域間の前記半導体層及び第３の領域の上に配置された第１のゲートと、前記第２の領域の一部分の上及び前記第８の領域の一方側の一部分の上及び両領域間の前記半導体層及び第３の領域の上に配置された第２のゲートと、前記第７の領域の他方側の一部分の上及び前記第８の領域の他方側の一部分の上及び両領域間の前記第３の領域の上に配置された導電性を有する接続体とを具備することを特徴とする半導体装置。
【請求項３】
前記第３の領域の一部に、該第３の領域を所定電位とするよう外部から電圧が印加可能となっていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記半導体層が、ＳＯＩ基板に設けられていることを特徴とする請求項１または請求項２記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、逆阻止ＭＯＳＦＥＴ構造を有する半導体装置に関する。
【０００２】
【従来の技術】
周知の通り、ＭＯＳＦＥＴ構造は、一般的に二重拡散型ＭＯＳＦＥＴ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ：Ｄ−ＭＯＳＦＥＴ）が用いられる。このＤ−ＭＯＳＦＥＴの構造は、図７に断面図を示すようになっている。図７において、１はＤ−ＭＯＳＦＥＴで、Ｎ＋形層上にＮ−形層が成層されたドレインとなる半導体基板２によって形成され、３は半導体基板２のＮ−形層上部に形成されたＰ形ウェル、４はＰ形ウェル２に形成されたＮ形領域である。また、５はゲート酸化膜、６はゲート、７はゲート電極であり、８はソース電極であり、９は絶縁膜である。
【０００３】
また、ＭＯＳＦＥＴは、図８に回路図を示すように、ドレイン−ソース間では耐圧（Ｖｄｓｓ）が得られるが、逆のソース−ドレイン間では寄生ダイオードＤｉによって耐圧はなくなってしまう。なお、Ｓはソース、Ｄはドレイン、Ｇはゲートを示す。
【０００４】
このため、双方向に耐圧を持たせるためには、図９に回路図を示すように、２個のＭＯＳＦＥＴを用い、ドレインＤａ、ソースＳａ、ゲートＧａとする一方のＭＯＳＦＥＴと、ドレインＤｂ、ソースＳｂ、ゲートＧｂとする他方のＭＯＳＦＥＴのソースＳａ、ソースＳｂを接続する。これにより、ドレインＤａとドレインＤｂの間にて双方向の耐圧が得られ、逆阻止形のものとなる。
【０００５】
そして、上記のような構成で、ゲートＧａとゲートＧｂとを接続し、ゲートＧａ，ＧｂとソースＳａ，Ｓｂ間に印加する電圧を制御することによって、ドレインＤａとドレインＤｂの間を、ソースＳａ，Ｓｂを介して流す電流のＯＮ、ＯＦＦ制御を行うことができる装置となる。また、こうした双方向に耐圧を持った逆阻止形構造を実現するためには、図７に示すチップの全裏面がドレインＤとなっているＤ−ＭＯＳＦＥＴ１では、２個のチップを単純に２個並べて配置しなければならず、このように構成することは、装置を小型化する上で不向きであった。
【０００６】
一方、横型二重拡散方式のＭＯＳＦＥＴ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ：ＬＤ−ＭＯＳＦＥＴ）においても、２個のチップを単純に平面的に並べる構成では小型化が容易でないため、１チップ化が考えられ、図１０に示すように、ＳＯＩ（Ｓｉｌｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いてＬＤ−ＭＯＳＦＥＴを左右対称に２個並べ、１チップを構成することが考えられていた。
【０００７】
すなわち、図１０において、１０は２個のＬＤ−ＭＯＳＦＥＴ１０ａ，１０ｂを１チップ化してなる逆阻止形の半導体装置であり、これは、図中に示すＡ−Ａ線を対称軸として左右対称に形成されており、１１は、ＳｉＯ２層１２の上にＰ−形層１３が成層されたＳＯＩ基板である。以下、一方のＬＤ−ＭＯＳＦＥＴ１０ａについて説明すると、１４ａはＮ形領域、１５ａはＰ形領域で、それぞれＰ−形層１３内に形成されており、さらにＰ−形層１３内にはＰ形領域１５ａに隣接してＰ＋形領域１６ａが形成されている。
【０００８】
また、１７ａはＮ形領域１４ａ内の上部に形成されたドレインＤのＮ＋形領域、１８ａはＰ形領域１５ａ内の上部に形成されたソースＳのＮ＋形領域であり、さらに離間配置された両Ｎ＋形領域１７ａ，１８ａの相対する片側の上面及びＰ−形層１３、Ｎ形領域１４ａ、Ｐ形領域１５ａの両Ｎ＋形領域１７ａ，１８ａ間の上面に接するようにゲート酸化膜１９ａが設けられ、ゲート酸化膜１９ａ上にはゲート２０ａが設けられている。
【０００９】
またさらに、Ｎ＋形領域１７ａの他側の上面にはドレイン電極２１ａが導通するように設けられ、またＮ＋形領域１８ａの他側の上面及びＰ＋形領域１６ａの上面には、ソース電極２２が同じく導通するように設けられている。なお、ゲート２０ａの一部上面には、外部からの電圧印加を可能にする２個のＬＤ−ＭＯＳＦＥＴ１０ａ，１０ｂ共通の図示しないゲート電極が、導通するように設けられている。また、２３は層間絶縁膜、２４は素子分離膜である。
【００１０】
このように構成されたものは、ゲート電極とソース電極２２間に印加する電圧を制御することによってＯＮ、ＯＦＦ制御される、ＬＤ−ＭＯＳＦＥＴ１０ａのドレイン電極２１ａとＬＤ−ＭＯＳＦＥＴ１０ｂのドレイン電極２１ｂ（図示せず）の間を流れる電流が、ソース電極２２を介して流れることになる。また、単に２個のＬＤ−ＭＯＳＦＥＴ１０ａ，１０ｂを左右対称に２個並べて１チップ化したものであるから、例えば図中に示すＢ−Ｂ線長さを５単位の長さとすると、２個のＬＤ−ＭＯＳＦＥＴ１０ａ，１０ｂのそれぞれの大きさが２０単位の大きさとなり、半導体装置１０全体としては４０単位の大きさとなる。このため、１チップ化した状態でも、チップの大きさがより縮小したものとなるよう、さらなるチップ縮小化が要望されていた。
【００１１】
また、上記構成と同様のものとして、ソース領域に対し、１個の接触体を用いたものがある（例えば、特許文献１参照。）。
【００１２】
【特許文献１】
特開平８−９７４１０号公報（第３−４頁、図１）
【００１３】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところは縮小化された逆阻止ＭＯＳＦＥＴ構造を有する半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、第１導電形の半導体層と、この半導体層に離間して設けられた第２導電形の第１、第２の領域と、これら第１、第２の領域間に該第１、第２の領域からそれぞれ間隔をあけて前記半導体層に設けられた該半導体層より不純物の高い第１導電形の第３の領域と、前記第１、第２の領域内上部にそれぞれ設けられた該第１、第２の領域より不純物の高い第２導電形の第４、第５の領域と、前記第３の領域内上部に設けられた第２導電形の第６の領域と、前記第１の領域の一部分の上及び前記第６の領域の一方側の一部分の上及び両領域間の前記半導体層及び第３の領域の上に配置された第１のゲートと、前記第２の領域の一部分の上及び前記第６の領域の他方側の一部分の上及び両領域間の前記半導体層及び第３の領域の上に配置された第２のゲートとを具備することを特徴とするものであり、
また、第１導電形の半導体層と、この半導体層に離間して設けられた第２導電形の第１、第２の領域と、これら第１、第２の領域間に該第１、第２の領域からそれぞれ間隔をあけ且つ互いに離間して前記半導体層に設けられた該半導体層より不純物の高い第１導電形の第３の領域と、前記第１、第２の領域内上部にそれぞれ設けられた該第１、第２の領域より不純物の高い第２導電形の第４、第５の領域と、前記第３の領域内上部に互いに離間して設けられた第２導電形の第７、第８の領域と、前記第１の領域の一部分の上及び前記第７の領域の一方側の一部分の上及び両領域間の前記半導体層及び第３の領域の上に配置された第１のゲートと、前記第２の領域の一部分の上及び前記第８の領域の一方側の一部分の上及び両領域間の前記半導体層及び第３の領域の上に配置された第２のゲートと、前記第７の領域の他方側の一部分の上及び前記第８の領域の他方側の一部分の上及び両領域間の前記第３の領域の上に配置された導電性を有する接続体とを具備することを特徴とするものであり、
さらに、前記第３の領域の一部に、該第３の領域を所定電位とするよう外部から電圧が印加可能となっていることを特徴とするものであり、
さらに、前記半導体層が、ＳＯＩ基板に設けられていることを特徴とするものである。
【００１５】
【発明の実施の形態】
以下本発明の実施の形態を、図面を参照して説明する。
【００１６】
先ず第１の実施形態を図１乃至図４により説明する。図１は図３におけるＸ−Ｘ矢方向視の断面図であり、図２は回路図であり、図３は要部の平面図であり、図４は変形形態の断面図である。
【００１７】
図１乃至図４において、３１は半導体装置で、ＳｉＯ２層３２の上に、例えばシリコンにＰ形不純物を添加してなるＰ−形層３３が成層されたＳＯＩ基板３４を用い、後述する各層、膜等が図１の紙面に直交する方向に図３に示す略縦縞状のパターンをなすように形成されている。そして、Ｐ−形層３３内には、Ｎ形不純物を注入することによりＮ形領域３５ａ，３５ｂが、左右対称に離間してＳｉＯ２層３２上面に達する深さまで形成されている。さらに、Ｎ形領域３５ａ，３５ｂ間のＰ−形層３３内には、両領域３５ａ，３５ｂから間隔をあけてＰ形不純物を注入することによりバックゲートＢＧのＰ形領域３６が、層上部に所定深さまで形成されている。
【００１８】
また、Ｎ形領域３５ａ，３５ｂ内には、さらにＮ形不純物を注入することによりドレインＤａ，ＤｂのＮ＋形領域３７ａ，３７ｂが、Ｎ形領域３５ａ，３５ｂのＰ形領域３６側の上面を一部表出させるようにして、層上部に所定深さまで形成されている。一方、Ｐ形領域３６内には、Ｎ形不純物を注入することによりＮ＋形領域３８が、Ｐ形領域３６の側部上面を一部表出させるようにして、層上部中央部分に所定深さまで形成されている。
【００１９】
また、Ｐ−形層３３のＮ形領域３５ａとＰ形領域３６の間に表出する上面、Ｎ形領域３５ａの表出上面及びＮ＋形領域３７ａのＰ形領域３６側の上面、Ｐ形領域３６のＮ形領域３５ａ側に表出する上面及びＮ＋形領域３８の右方側の上面に、それぞれ接するようにＳｉＯ２でなるゲート酸化膜３９ａが設けられている。さらにゲート酸化膜３９ａ上には、ポリシリコンを成層してなる一方のゲートＧａであるゲート４０ａが設けられている。
【００２０】
一方、Ｐ−形層３３のＮ形領域３５ｂとＰ形領域３６の間に表出する上面、Ｎ形領域３５ｂの表出上面及びＮ＋形領域３７ｂのＰ形領域３６側の上面、Ｐ形領域３６のＮ形領域３５ｂ側の表出する上面及びＮ＋形領域３８の左方側の上面に、それぞれ接するようにＳｉＯ２でなるゲート酸化膜３９ｂが設けられている。さらにゲート酸化膜３９ｂ上には、ポリシリコンを成層してなる他方のゲートＧｂであるゲート４０ｂが設けられている。
【００２１】
そして、Ｎ＋形領域３７ａ，３７ｂ及びＮ＋形領域３８、ゲート酸化膜３９ａ，３９ｂ、ゲート４０ａ，４０ｂの上には、例えばＳｉＯ２でなる第１、第２の絶縁膜４１，４２、ＢＰＳＧ膜（Ｂｏｒｏｎ−ｄｏｐｅｄ  Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ膜）等、複数の絶縁膜を積層してなる層間絶縁膜４４が設けられている。なお、４５は層間絶縁膜４４の両側方に側辺に沿って設けられた素子分離膜である。
【００２２】
また、Ｎ＋形領域３８の上方に設けられた層間絶縁膜４４の一部には、層間絶縁膜４４を一部削設し、内底面にＰ形領域３６が一部露出するよう形成した開口４６が設けられており、開口４６には、これを埋め込むと共にＮ＋形領域３８に導通し、バックゲートＢＧであるＰ形領域３６への外部からの電圧印加を可能にするアルミニウム等のメタル材料でなるバックゲート電極４７が設けられている。同様に、図示しないがゲート４０ａ，４０ｂの上方に設けられた層間絶縁膜４４の一部には、層間絶縁膜４４を一部削設し、内底面にゲート４０ａ，４０ｂがそれぞれ一部露出するよう形成した開口が設けられており、これらの開口には、これらをそれぞれ埋め込み内底面のゲート４０ａ，４０ｂに導通し、また両ゲート４０ａ，４０ｂを接続したゲートＧに外部からの電圧印加を可能にするようアルミニウム等のメタル材料でなるゲート電極が設けられている。
【００２３】
また、Ｎ＋形領域３７ａの他側の上面及びＮ＋形領域３７ｂの他側の上面には、層間絶縁膜４４の側辺に沿った部分を削設することによって形成した開口４８ａ，４８ｂを埋め込むようにして、ドレインＤａ，Ｄｂと外部回路を接続するためのアルミニウム等のメタル材料でなるドレイン電極４９ａ，４９ｂが導通するように設けられている。
【００２４】
そして、このように構成されたものは、図２に回路図を示すようなＤＧＲＢ（Ｄｏｕｂｌｅ  Ｇａｔｅ  Ｒｅｖｅｒｓｅ  Ｂｌｏｃｋｉｎｇ）ＭＯＳＦＥＴと称し得る形態の逆阻止ＭＯＳＦＥＴ構造を有するものとなり、ゲート電極とバックゲート電極４７間、すなわちゲート４０ａ，４０ｂとＰ形領域３６間に印加する電圧を制御することによって、ドレイン電極４９ａ，４９ｂ間を流れる電流がＯＮ、ＯＦＦ制御できることになる。またこの時、ドレイン電極４９ａ，４９ｂ間を流れる電流は、従来のようにソース電極を経由することなく流れるから、ソース電極を設ける必要がなく、装置自体を小型化することができる。ちなみに、従来と各部分の寸法を同一寸法とし、図中に示すＢ−Ｂ線長さを５単位の長さとした場合には、１チップ化した状態の半導体装置３１全体としては２５単位の大きさとなり、従来の６２．５％と大幅なチップ縮小化を行うことができる。この結果、半導体装置３１を搭載する機器等の大幅な小型化を実現することができる。
【００２５】
また、上記第１の実施形態は、ＳＯＩ基板３４を用いて構成したが、図４に示す変形形態のように構成しても、上記第１の実施形態と同様の効果を得ることができる。すなわち、図４において、５０は半導体装置で、Ｎ形のシリコン半導体基板５１上にエピタキシャル成長方法によって成長させたＰ−形層３３が積層されており、Ｐ−形層３３には、その上部にＮ形不純物を左右対称に離間して所定深さまで注入することによって、略縦縞状のパターンをなすＮ形領域３５ａ，３５ｂが形成されている。そして半導体装置５０は、その他の部位が上記第１の実施形態と同様に構成されており、逆阻止ＭＯＳＦＥＴ構造を有するものとなっている。
【００２６】
次に、第２の実施形態を図５及び図６により説明する。図５は断面図であり、図６は変形形態の断面図である。なお、第１の実施形態と同一部分には同一符号を付して説明を省略し、第１の実施形態と異なる本実施形態の構成について説明する。
【００２７】
図５及び図６において、６１は半導体装置で、ＳｉＯ２層３２の上にＰ−形層３３が成層されたＳＯＩ基板６２を用い、後述する各層、膜等が図５の紙面に直交する方向に略縦縞状のパターンをなすように形成されている。そして、Ｐ−形層３３内には、左右対称に離間してＳｉＯ２層３２上面に達する深さまで形成されたＮ形領域３５ａ，３５ｂが設けられており、さらに、Ｎ形領域３５ａ，３５ｂ間のＰ−形層３３内には、両領域３５ａ，３５ｂから間隔をあけてバックゲートＢＧのＰ形領域３６が、層上部に所定深さまで形成されている。
【００２８】
また、Ｎ形領域３５ａ，３５ｂ内には、ドレインＤａ，ＤｂのＮ＋形領域３７ａ，３７ｂが、Ｎ形領域３５ａ，３５ｂのＰ形領域３６側の上面を一部表出させるようにして、層上部に所定深さまで形成されている。一方、Ｐ形領域３６内には、Ｎ形不純物を注入することによりＮ＋形領域６３ａ，６３ｂが、左右対称に離間し、Ｐ形領域３６の側部上面を一部表出させるようにして、層上部に所定深さまで形成されている。
【００２９】
また、Ｐ−形層３３のＮ形領域３５ａとＰ形領域３６の間に表出する上面、Ｎ形領域３５ａの表出上面及びＮ＋形領域３７ａのＰ形領域３６側の上面、Ｐ形領域３６のＮ形領域３５ａ側に表出する上面及びＮ＋形領域６３ａの右方側の上面に、それぞれ接するようにＳｉＯ２でなるゲート酸化膜３９ａが設けられている。同様に、Ｐ−形層３３のＮ形領域３５ｂとＰ形領域３６の間に表出する上面、Ｎ形領域３５ｂの表出上面及びＮ＋形領域３７ｂのＰ形領域３６側の上面、Ｐ形領域３６のＮ形領域３５ｂ側の表出する上面及びＮ＋形領域６３ｂの左方側の上面に、それぞれ接するようにＳｉＯ２でなるゲート酸化膜３９ｂが設けられている。
【００３０】
また、ゲート酸化膜３９ａ，３９上には、ポリシリコンを成層してなるゲートＧａ，Ｇｂであるゲート４０ａ，４０ｂが設けられている。さらに、Ｐ形領域３６のＮ＋形領域６３ａ，６３ｂ間に表出する上面と、Ｎ＋形領域６３ａの左方側の上面及びＮ＋形領域６３ｂの右方側の上面に、それぞれ接するように、例えばポリシリコンあるいはアルミニウム等のメタル材料などの導電材料でなる接続体６４が設けられている。
【００３１】
そして、Ｎ＋形領域３７ａ，３７ｂ及びＮ＋形領域６３ａ，６３ｂ、ゲート酸化膜３９ａ，３９ｂ、ゲート４０ａ，４０ｂ、接続体６４の上には、例えばＳｉＯ２でなる第１、第２の絶縁膜４１，４２、ＢＰＳＧ膜等、複数の絶縁膜を積層してなる層間絶縁膜４４が設けられている。なお、４５は層間絶縁膜４４の両側方に側辺に沿って設けられた素子分離膜である。
【００３２】
また、接続体６４の上方に設けられた層間絶縁膜４４の一部には、層間絶縁膜４４を一部削設して図示しない開口が形成されており、この開口には接続体６４に導通し、バックゲートＢＧであるＰ形領域３６への外部からの電圧印加を可能にするアルミニウム等のメタル材料でなる図示しないバックゲート電極が設けられている。同様に、図示しないがゲート４０ａ，４０ｂの上方に設けられた層間絶縁膜４４の一部には、内底面にゲート４０ａ，４０ｂがそれぞれ一部露出する開口が形成されており、これらの開口には、これらをそれぞれ埋め込み内底面のゲート４０ａ，４０ｂに導通し、また両ゲート４０ａ，４０ｂを接続したゲートＧに外部からの電圧印加を可能にするようアルミニウム等のメタル材料でなるゲート電極が設けられている。
【００３３】
また、Ｎ＋形領域３７ａの他側の上面及びＮ＋形領域３７ｂの他側の上面には、層間絶縁膜４４の側辺部分に形成した開口４８ａ，４８ｂを埋め込むようにして、ドレインＤａ，Ｄｂと外部回路を接続するためのアルミニウム等のメタル材料でなるドレイン電極４９ａ，４９ｂが導通するように設けられている。
【００３４】
そして、このように構成されたものでは、ゲート電極とバックゲート電極間、すなわちゲート４０ａ，４０ｂと接続体６４を通じてＰ形領域３６間に印加する電圧を制御することによって、ドレイン電極４９ａ，４９ｂ間を流れる電流がＯＮ、ＯＦＦ制御できることになり、接続体６４については、その主体部分を層間絶縁膜４４下に設け、従来のソース電極のように、特に大きくする必要がなくなり、装置自体を小型化することができる。ちなみに、従来と各部分の寸法を同一寸法とし、図中に示すＢ−Ｂ線長さを５単位の長さとした場合には、１チップ化した状態の半導体装置６１全体としては３０単位の大きさとなり、従来の７５％と大幅なチップ縮小化を行うことができる。この結果、半導体装置６１を搭載する機器等の大幅な小型化を実現することができる。
【００３５】
また、上記第２の実施形態は、ＳＯＩ基板６２を用いて構成したが、図６に示す変形形態のように構成しても、上記第２の実施形態と同様の効果を得ることができる。すなわち、図６において、６５は半導体装置で、Ｎ形のシリコン半導体基板６６上にエピタキシャル成長方法によって成長させたＰ−形層３３が積層されており、Ｐ−形層３３には、その上部にＮ形不純物を左右対称に離間して所定深さまで注入することによって、略縦縞状のパターンをなすＮ形領域３５ａ，３５ｂが形成されている。そして半導体装置６５は、その他の部位が上記第２の実施形態と同様に構成されている。
【００３６】
なお、本発明は上記の各実施形態に限るものでなく、上記の各実施形態の各層等膜の導電形を、反対の導電形としてもよい。
【００３７】
【発明の効果】
以上の説明から明らかなように、本発明によれば、逆阻止ＭＯＳＦＥＴ構造を有する１チップ化した状態のものを、大幅に縮少化することができ、搭載機器の小型化を実現できる等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す断面図である。
【図２】本発明の第１の実施形態を示す回路図である。
【図３】本発明の第１の実施形態における要部の平面図である。
【図４】本発明の第１の実施形態に係る変形形態の断面図である。
【図５】本発明の第２の実施形態を示す断面図である。
【図６】本発明の第２の実施形態に係る変形形態の断面図である。
【図７】従来技術を説明するために示すＤ−ＭＯＳＦＥＴの断面図である。
【図８】従来技術を説明するために示すＭＯＳＦＥＴの回路図である。
【図９】従来技術における２個のＭＯＳＦＥＴを接続した状態の回路図である。
【図１０】従来技術における１チップ化した２個のＬＤ−ＭＯＳＦＥＴの断面図である。
【符号の説明】
３３…Ｐ−形層
３４，６２…ＳＯＩ基板
３５ａ，３５ｂ…Ｎ形領域
３６…Ｐ形領域
３７ａ，３７ｂ，３８，６３ａ，６３ｂ…Ｎ＋形領域
４０ａ，４０ｂ…ゲート
６４…接続体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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