(57)【要約】【課題】クロック周期に比べ短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、クロック入力信号及びデータ入力信号を受ける各ｎ型ＭＩＳトランジスタの直列接続段数を少なくして、クロック信号がＨレベルになってから出力端子から出力信号が出力されるまでの動作の高速化を図る。【解決手段】制御部２では、クロック信号ＣＫを受けるｎ型ＭＩＳトランジスタＴＮ１と、入力部１の制御ノードｎｃの信号を受けるｎ型ＭＩＳトランジスタＴＮ３とが２個直列に接続される。前記入力部１では、クロック信号ＣＫと入力信号Ｄとを入力とするＮＯＲ回路ＮＯＲ１が備えられ、前記ＮＯＲ回路ＮＯＲ１の出力が制御ノードｎｃの信号として、前記ｎ型ＭＩＳトランジスタＴＮ３に与えられる。【選択図】    図１
2004343499.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、クロック端子、及び出力端子を備えると共に、
前記入力端子と前記クロック端子とを入力とし、制御ノードを出力とする入力部と、
前記クロック端子と前記制御ノードとを入力とし、伝送ノードを出力とする制御部と、
前記クロック端子と前記伝送ノードとを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、
前記入力部は、
前記入力端子に入力信号が加わるとき、前記制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記制御ノードにハイレベルの信号を出力し、更に、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記制御ノードの直前のレベルと同じレベルの信号を所定の時間前記制御ノードに出力した後、前記制御ノードにローレベルの信号を出力するものであり、
前記制御部は、
前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力し、更に、前記クロック端子にハイレベルの信号が加わり且つ前記制御ノードにローレベルの信号が加わるとき、前記伝送ノードの直前のレベルを保持するものであり、
前記出力部は、
前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、更に、前記クロック端子にローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものである
ことを特徴とするフリップフロップ回路。
【請求項２】
前記請求項１記載のフリップフロップ回路において、
前記制御部は、
前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、
前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第２のｎ型ＭＩＳトランジスタのゲートに前記制御ノードが接続される
ことを特徴とするフリップフロップ回路。
【請求項３】
前記請求項１記載のフリップフロップ回路において、
前記入力部は、
クロック端子を入力とする第１のインバータ回路と、
前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、
前記第２のインバータ回路の出力と前記入力端子を入力とし且つ前記制御ノードを出力とする２入力ＮＯＲ回路とを有し、
前記制御部は、
ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、
前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、
第３のインバータ回路及び第４のインバータ回路からなり且つ前記伝送ノードに接続されたラッチとを備え、
前記出力部は、
ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第２のｐ型ＭＩＳトランジスタと、
前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、及びゲートが前記伝送ノードに接続された第４のｎ型ＭＩＳトランジスタと、
第５のインバータ回路及び第６のインバータ回路からなり且つ前記出力ノードに接続されたラッチと、
前記出力ノードを入力とし前記出力端子を出力とする第７のインバータ回路とを備えた
ことを特徴とするフリップフロップ回路。
【請求項４】
入力端子、クロック端子、及び出力端子を備えると共に、
前記入力端子と前記クロック端子とを入力とし、第１の制御ノードと第２の制御ノードとを出力とする入力部と、
前記クロック端子と前記第１の制御ノードとを入力とし、伝送ノードを出力とする制御部と、
前記クロック端子、前記第２の制御ノード、及び前記伝送ノードを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、
前記入力部は、
前記入力端子に入力信号が加わるとき、前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第１の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第１の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第１の制御ノードに出力した後に前記第１の制御ノードにローレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記第２の制御ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わるとき、ハイレベルの信号を所定の時間前記第２の制御ノードに出力した後に前記第２の制御ノードにローレベルの信号を出力するものであり、
前記制御部は、
前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記第１の制御ノードにローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第１の制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力するものであり、
前記出力部は、
前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の直前のレベルを保持し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものである
ことを特徴とするフリップフロップ回路。
【請求項５】
前記請求項４記載のフリップフロップ回路において、
前記制御部は、
前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、
前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、
前記第２のｎ型ＭＩＳトランジスタのゲートに前記第１の制御ノードが接続される
ことを特徴とするフリップフロップ回路。
【請求項６】
前記請求項４記載のフリップフロップ回路において、
前記入力部は、
クロック端子を入力とする第１のインバータ回路と、
前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、
前記第２のインバータ回路の出力と前記入力端子とを入力とし、前記第１の制御ノードを出力とする２入力ＮＯＲ回路と、
前記第２のインバータ回路の出力を入力とし、前記第２の制御ノードを出力とする第３のインバータ回路とを備え、
前記制御部は、
ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、
前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記第１の制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、
ソースが電源に接続され、ゲートが前記第１の制御ノードに接続され、ドレインが前記伝送ノードに接続された第２のｐ型ＭＩＳトランジスタとを有し、
前記出力部は、
ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第３のｐ型ＭＩＳトランジスタと、
前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、ゲートが前記第２の制御ノードに接続された第４のｎ型ＭＩＳトランジスタ、及びゲートが前記伝送ノードに接続された第５のｎ型ＭＩＳトランジスタと、
第４のインバータ回路及び第５のインバータ回路を有し、前記出力ノードに接続されたラッチと、
前記出力ノードを入力とし、前記出力端子を出力とする第６のインバータ回路とを備える
ことを特徴とするフリップフロップ回路。
【請求項７】
入力端子、クロック端子、及び出力端子を備え、
前記入力端子及び前記クロック端子を入力とし、第１の制御ノード及び第２の制御ノードを出力とする入力部と、
前記クロック端子及び前記第１の制御ノードを入力とし、伝送ノードを出力とする制御部と、
前記クロック端子、前記第２の制御ノード及び前記伝送ノードを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、
前記入力部は、
前記入力端子に入力信号が加わるとき、前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第１の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第１の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第１の制御ノードに出力した後に前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わるとき、前記第２の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第２の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第２の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第２の制御ノードに出力した後に前記第２の制御ノードにローレベルの信号を出力するものであり、
前記制御部は、
前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記第１の制御ノードにローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第１の制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力するものであり、
前記出力部は、
前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の直前のレベルを保持し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものである
ことを特徴とするフリップフロップ回路。
【請求項８】
前記請求項７記載のフリップフロップ回路において、
前記制御部は、
前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、
前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、
前記第２のｎ型ＭＩＳトランジスタのゲートに前記第１の制御ノードが接続され、
前記出力部は、
ソースが電源に接続され、ドレインが出力ノードに接続された第１のｐ型ＭＩＳトランジスタと、
前記出力ノードと接地電位との間に順不同で直列接続された第３のｎ型ＭＩＳトランジスタ及び第４のｎ型ＭＩＳトランジスタを備え、
前記第１のｐ型ＭＩＳトランジスタのゲートに前記伝送ノードが接続され、
前記第３のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、
前記第４のｎ型ＭＩＳトランジスタのゲートに前記第２の制御ノードが接続される
ことを特徴とするフリップフロップ回路。
【請求項９】
前記請求項７記載のフリップフロップ回路において、
前記入力部は、
クロック端子を入力とする第１のインバータ回路と、
前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、
前記第２のインバータ回路の出力及び前記入力端子を入力とし、前記第１の制御ノードを出力とする第１の２入力ＮＯＲ回路と、
前記入力端子を入力とする第３のインバータ回路と、
前記第２のインバータ回路の出力及び前記第３のインバータ回路の出力を入力とし、前記第２の制御ノードを出力とする第２の２入力ＮＯＲ回路とを備え、
前記制御部は、
ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、
前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記第１の制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、
ソースが前記電源に接続され、ゲートが前記第１の制御ノードに接続され、ドレインが前記伝送ノードに接続された第２のｐ型ＭＩＳトランジスタとを備え、
前記出力部は、
ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第３のｐ型ＭＩＳトランジスタと、
前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、及びゲートが前記第２の制御ノードに接続された第４のｎ型ＭＩＳトランジスタと、
第４のインバータ回路及び第５のインバータ回路を有し、前記出力ノードに接続されたラッチと、
前記出力ノードを入力とし、前記出力端子を出力とする第６のインバータ回路とを備える
ことを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高速に動作するフリップフロップ回路に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路のロジック回路では、その面積、消費電力、クリティカルパス遅延の中で、フリップフロップ回路の占める割合は大きく、このフリップフロップ回路の小面積化、低消費電力化及び高速化が望まれる。
【０００３】
従来、高速用途向けにクロック周期と比較して短いパルス幅の期間にデータ取り込みを行うラッチ回路を用いたフリップフロップ回路が提案されている。以下、このような構成のフリップフロップ回路の従来例を２点挙げて説明する。
【０００４】
第１の従来例は、特許文献１に記載されたフリップフロップ回路であって、図７に示すＳＤＦＦ（ｓｅｍｉ−ｄｙｎａｍｉｃ  ｆｌｉｐ−ｆｌｏｐ）と呼ばれるフリップフロップ回路の一構成例である。
【０００５】
図７に示したフリップフロップ回路は、入力部１と出力部３とを備える。入力部１は、インバータ回路ＩＮＶ１〜ＩＮＶ２、２入力ＮＡＮＤ回路ＮＡＮＤ１、ｐ型ＭＩＳトランジスタＴＰ１、ｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３、インバータ回路ＩＮＶ５〜ＩＮＶ６から構成される。また、出力部３は、ｐ型ＭＩＳトランジスタＴＰ４、ｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ５、インバータ回路ＩＮＶ７〜ＩＮＶ９から構成される。
【０００６】
また、入力部１が有する制御ノードｎｃは、入力信号Ｄの取り込み期間を制御し、伝送ノードｎｔは取り込んだ入力信号を出力部３に伝え、インバータ回路ＩＮＶ１、ＩＮＶ２及び２入力ＮＡＮＤ回路ＮＡＮＤ１は、クロック信号ＣＫを遅延させて制御ノードｎｃに信号を出力し、ラッチを構成する２個のインバータ回路ＩＮＶ５、ＩＮＶ６は伝送ノードｎｔのレベルを保持する。更に、出力部３において、ラッチを構成する２個のインバータ回路ＩＮＶ７、ＩＮＶ８は出力信号Ｑのレベルを保持する役割を持ち、インバータ回路ＩＮＶ９は、出力配線に加わるクロストークノイズの影響に起因して２個のインバータ回路ＩＮＶ７、ＩＮＶ８により保持されているデータが変化するのを防止したり、出力負荷が大きい場合に動作速度が極端に低下するのを防止するなど、出力信号を調整する役割を持っている。
【０００７】
あるクロック周期内において、クロック信号ＣＫがローレベルのときには、ｐ型ＭＩＳトランジスタＴＰ１がオンであるため、伝送ノードｎｔはハイレベルにあり、且つ制御ノードｎｃはハイレベルに待機されるが、ｐ型ＭＩＳトランジスタＴＰ４、ｎ型ＭＩＳトランジスタＴＮ１及びＴＮ４がオフであるため、入力信号Ｄは入力部１に取り込まれもせず出力部３へ伝送されることもない。従って、出力端子Ｑには、２個のインバータ回路ＩＮＶ７、ＩＮＶ８によって該クロック周期内に出力部３に取り込まれたデータが保持される。
【０００８】
次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間から、インバータ回路ＩＮＶ１、ＩＮＶ２及びＮＡＮＤ回路ＮＡＮＤ１が生じさせる遅延時間を経て、制御ノードｎｃがハイレベルからローレベルとなるまでの期間（以後、評価期間と呼ぶ）、ｎ型ＭＩＳトランジスタＴＮ１及びＴＮ３は共ににオンである。評価期間が終わるまでに入力信号Ｄがハイレベルとなった場合には、ｎ型ＭＩＳトランジスタＴＮ２がオンとなるため、伝送ノードｎｔはローレベルとなり、直ちにＮＡＮＤ回路ＮＡＮＤ１によって制御ノードｎｃがハイレベルに保たれ、伝送ノードｎｔのレベルを安定させ、そのままｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがハイレベルとなる。一方、前記評価期間で入力信号Ｄが終始ローレベルであった場合には、伝送ノードｎｔはハイレベルのままであるため、ｎ型ＭＩＳトランジスタＴＮ４及びＴＮ５がオンとなり、出力信号Ｑがローレベルとなる。
【０００９】
また、評価期間の終了直後からＣＫがローレベルとなるときまでは、伝送ノードｎｔ及び出力信号Ｑのレベルはインバータ回路ＩＮＶ５〜ＩＮＶ８によって保持される。
【００１０】
第２の従来例は、特許文献２に記載されるフリップフロップ回路であって、図８に示すＨＬＦＦ（ｈｙｂｒｉｄ−ｌａｃｈ  ｆｌｉｐ−ｆｌｏｐ）と呼ばれるフリップフロップ回路の一構成例である。
【００１１】
図８に示したフリップフロップ回路は、入力部１と出力部３とからなる。入力部１は、３個のインバータ回路ＩＮＶ１〜ＩＮＶ３、３個のｐ型ＭＩＳトランジスタＴＰ１〜ＴＰ３、及び３個のｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３から構成される。更に、出力部３は、ｐ型ＭＩＳトランジスタＴＰ４、３個のｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ６、及び３個のインバータ回路ＩＮＶ７〜ＩＮＶ９から構成される。
【００１２】
前記入力部１において、制御ノードｎｃは入力信号Ｄの取り込み期間と出力部３への信号伝送期間とを制御し、伝送ノードｎｔは取り込んだ入力信号Ｄを伝え、インバータ回路ＩＮＶ１〜ＩＮＶ３はクロック信号ＣＫを遅延させて制御ノードｎｃに信号を出力する。また、出力部３において、ラッチを構成する２個のインバータ回路ＩＮＶ７、ＩＮＶ８は、出力信号Ｑのレベルを保持し、インバータ回路ＩＮＶ９は出力信号を調整する役割を持っている。
【００１３】
あるクロック周期内において、クロック信号ＣＫがローレベルのとき、ｐ型ＭＩＳトランジスタＴＰ１がオンであるため、伝送ノードｎｔはハイレベルにあり、且つ制御ノードｎｃはハイレベルに待機されるが、ｐ型ＭＩＳトランジスタＴＰ４、２個のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ４がオフであるため、入力信号Ｄは入力部１に取り込まれもせず出力部３へ伝送されることもなく、出力端子Ｑには、出力部３のインバータ回路ＩＮＶ７、ＩＮＶ８によって該クロック周期内に出力部３に取り込まれたデータが保持される。
【００１４】
次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間から、入力部１のインバータ回路ＩＮＶ１〜ＩＮＶ３が生じさせる遅延時間を経て、制御ノードｎｃがハイレベルからローレベルとなるまでの期間（評価期間）において、２個のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３はともにオンである。評価期間が終わるまでに入力信号Ｄがハイレベルとなった場合には、ｎ型ＭＩＳトランジスタＴＮ２がオンとなるため、伝送ノードｎｔはローレベルとなり、そのままｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがハイレベルとなる。一方、評価期間で入力信号Ｄが終始ローレベルであった場合には、伝送ノードｎｔはハイレベルのままであるため、出力部３の３個のｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ６がオンとなり、出力信号Ｑがローレベルとなる。
【００１５】
また、評価期間の終了直後からクロック信号ＣＫがローレベルとなるときまでは、伝送ノードｎｔのレベルはｐ型ＭＩＳトランジスタＴＰ３によってハイレベルに保持され、出力信号Ｑのレベルは、出力部３の２個のインバータ回路ＩＮＶ７〜ＩＮＶ８によって保持される。
【００１６】
【特許文献１】
米国特許第５９１７３５５号明細書及び図面
【非特許文献１】
ＩＳＳＣＣ  ９６、ＰＡＰＥＲ  ＳＥＳＳＩＯＮＳ  ＦＡ  ８
【００１７】
【発明が解決しようとする課題】
しかしながら、前記従来のフリップフロップ回路は、図７及び図８において、入力部１内のｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３が直列接続されていて、その段数が３個と多い。このため、これ等トランジスタＴＮ１〜ＴＮ３のオン時には、それ等の合成抵抗が高くなって、この直列接続部分に流れる電流量が少なくなり、動作速度が遅くなる。その結果、クロック端子からハイレベルの信号が加えられてから伝送ノードにローレベルの信号が伝わるまでの遅延時間が大きく、全体としてクロック信号の入力から出力端子Ｑからの信号出力までの遅延時間が増大するという課題がある。
【００１８】
更に、図８に示した従来のフリップフロップ回路では、出力部３内のｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ６が直列接続されていて、その段数が３個と多いために、前記と同様に、全体としてクロック信号の入力から出力端子Ｑからの信号出力までの遅延時間が増大するという課題がある。
【００１９】
本発明は、前記従来の課題を解決するものであり、その目的は、クリティカルパス遅延に影響するｎ型ＭＩＳトランジスタの直列段数を削減して、高速に動作可能なフリップフロップ回路を提供することにある。
【００２０】
【課題を解決するための手段】
前記目的を達成するため、本発明では、前記図７及び図８に示されるフリップフロップ回路回路の構成に工夫を凝らして、入力部１や出力部３でクリティカルパス遅延に影響する数個のｎ型ＭＩＳトランジスタの機能を、それ等の個数よりも少ないｎ型ＭＩＳトランジスタに集約して、その直列段数を削減することとする。
【００２１】
具体的に、請求項１記載の発明のフリップフロップ回路は、入力端子、クロック端子、及び出力端子を備えると共に、前記入力端子と前記クロック端子とを入力とし、制御ノードを出力とする入力部と、前記クロック端子と前記制御ノードとを入力とし、伝送ノードを出力とする制御部と、前記クロック端子と前記伝送ノードとを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、前記入力部は、前記入力端子に入力信号が加わるとき、前記制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記制御ノードにハイレベルの信号を出力し、更に、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記制御ノードの直前のレベルと同じレベルの信号を所定の時間前記制御ノードに出力した後、前記制御ノードにローレベルの信号を出力するものであり、前記制御部は、前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力し、更に、前記クロック端子にハイレベルの信号が加わり且つ前記制御ノードにローレベルの信号が加わるとき、前記伝送ノードの直前のレベルを保持するものであり、前記出力部は、前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、更に、前記クロック端子にローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものであることを特徴とする。
【００２２】
請求項２記載の発明は、前記請求項１記載のフリップフロップ回路において、前記制御部は、前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第２のｎ型ＭＩＳトランジスタのゲートに前記制御ノードが接続されることを特徴とする。
【００２３】
請求項３記載の発明は、前記請求項１記載のフリップフロップ回路において、前記入力部は、クロック端子を入力とする第１のインバータ回路と、前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、前記第２のインバータ回路の出力と前記入力端子を入力とし且つ前記制御ノードを出力とする２入力ＮＯＲ回路とを有し、前記制御部は、ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、第３のインバータ回路及び第４のインバータ回路からなり且つ前記伝送ノードに接続されたラッチとを備え、前記出力部は、ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第２のｐ型ＭＩＳトランジスタと、前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタと、ゲートが前記伝送ノードに接続された第４のｎ型ＭＩＳトランジスタと、第５のインバータ回路及び第６のインバータ回路からなり且つ前記出力ノードに接続されたラッチと、前記出力ノードを入力とし前記出力端子を出力とする第７のインバータ回路とを備えたことを特徴とする。
【００２４】
請求項４記載の発明のフリップフロップ回路は、入力端子、クロック端子、及び出力端子を備えると共に、前記入力端子と前記クロック端子とを入力とし、第１の制御ノードと第２の制御ノードとを出力とする入力部と、前記クロック端子と前記第１の制御ノードとを入力とし、伝送ノードを出力とする制御部と、前記クロック端子、前記第２の制御ノード、及び前記伝送ノードを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、前記入力部は、前記入力端子に入力信号が加わるとき、前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第１の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第１の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第１の制御ノードに出力した後に前記第１の制御ノードにローレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記第２の制御ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わるとき、ハイレベルの信号を所定の時間前記第２の制御ノードに出力した後に前記第２の制御ノードにローレベルの信号を出力するものであり、前記制御部は、前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記第１の制御ノードにローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第１の制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力するものであり、前記出力部は、前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の直前のレベルを保持し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものであることを特徴とする。
【００２５】
請求項５記載の発明は、前記請求項４記載のフリップフロップ回路において、前記制御部は、前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第２のｎ型ＭＩＳトランジスタのゲートに前記第１の制御ノードが接続されることを特徴とする。
【００２６】
請求項６記載の発明は、前記請求項４記載のフリップフロップ回路において、前記入力部は、クロック端子を入力とする第１のインバータ回路と、前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、前記第２のインバータ回路の出力と前記入力端子とを入力とし、前記第１の制御ノードを出力とする２入力ＮＯＲ回路と、前記第２のインバータ回路の出力を入力とし、前記第２の制御ノードを出力とする第３のインバータ回路とを備え、前記制御部は、ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記第１の制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、ソースが電源に接続され、ゲートが前記第１の制御ノードに接続され、ドレインが前記伝送ノードに接続された第２のｐ型ＭＩＳトランジスタとを有し、前記出力部は、ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第３のｐ型ＭＩＳトランジスタと、前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、ゲートが前記第２の制御ノードに接続された第４のｎ型ＭＩＳトランジスタ、及びゲートが前記伝送ノードに接続された第５のｎ型ＭＩＳトランジスタと、第４のインバータ回路及び第５のインバータ回路を有し、前記出力ノードに接続されたラッチと、前記出力ノードを入力とし、前記出力端子を出力とする第６のインバータ回路とを備えることを特徴とする。
【００２７】
請求項７記載の発明のフリップフロップ回路は、入力端子、クロック端子、及び出力端子を備え、前記入力端子及び前記クロック端子を入力とし、第１の制御ノード及び第２の制御ノードを出力とする入力部と、前記クロック端子及び前記第１の制御ノードを入力とし、伝送ノードを出力とする制御部と、前記クロック端子、前記第２の制御ノード及び前記伝送ノードを入力とし、前記出力端子を出力とする出力部とを備えたフリップフロップ回路であって、前記入力部は、前記入力端子に入力信号が加わるとき、前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第１の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第１の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第１の制御ノードに出力した後に前記第１の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号と反対のレベルの信号が加わるとき、前記第２の制御ノードにローレベルの信号を出力し、前記入力端子に前記入力信号が加わり且つ前記クロック端子にローレベルの信号が加わるとき、前記第２の制御ノードにハイレベルの信号を出力し、前記入力端子に前記入力信号が加わり且つ前記クロック端子にハイレベルの信号が加わるとき、前記第２の制御ノードの直前のレベルと同じレベルの信号を所定の時間前記第２の制御ノードに出力した後に前記第２の制御ノードにローレベルの信号を出力するものであり、前記制御部は、前記クロック端子にローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記第１の制御ノードにローレベルの信号が加わるとき、前記伝送ノードにハイレベルの信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第１の制御ノードにハイレベルの信号が加わるとき、前記伝送ノードにローレベルの信号を出力するものであり、前記出力部は、前記伝送ノードにローレベルの信号が加わるとき、前記出力端子に出力信号を出力し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにハイレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子に前記出力信号と反対のレベルの信号を出力し、前記クロック端子にローレベルの信号が加わるとき、前記出力端子の直前のレベルを保持し、前記クロック端子にハイレベルの信号が加わり且つ前記第２の制御ノードにローレベルの信号が加わり且つ前記伝送ノードにハイレベルの信号が加わるとき、前記出力端子の直前のレベルを保持するものであることを特徴とする。
【００２８】
請求項８記載の発明は、前記請求項７記載のフリップフロップ回路において、前記制御部は、前記伝送ノードと接地電位との間に順不同で直列接続された第１のｎ型ＭＩＳトランジスタ及び第２のｎ型ＭＩＳトランジスタを備え、前記第１のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第２のｎ型ＭＩＳトランジスタのゲートに前記第１の制御ノードが接続され、前記出力部は、ソースが電源に接続され、ドレインが出力ノードに接続された第１のｐ型ＭＩＳトランジスタと、前記出力ノードと接地電位との間に順不同で直列接続された第３のｎ型ＭＩＳトランジスタと、第４のｎ型ＭＩＳトランジスタを備え、前記第１のｐ型ＭＩＳトランジスタのゲートに前記伝送ノードが接続され、前記第３のｎ型ＭＩＳトランジスタのゲートに前記クロック端子が接続され、前記第４のｎ型ＭＩＳトランジスタのゲートに前記第２の制御ノードが接続されることを特徴とする。
【００２９】
請求項９記載の発明は、前記請求項７記載のフリップフロップ回路において、前記入力部は、クロック端子を入力とする第１のインバータ回路と、前記第１のインバータ回路の出力を入力とする第２のインバータ回路と、前記第２のインバータ回路の出力及び前記入力端子を入力とし、前記第１の制御ノードを出力とする第１の２入力ＮＯＲ回路と、前記入力端子を入力とする第３のインバータ回路と、前記第２のインバータ回路の出力及び前記第３のインバータ回路の出力を入力とし、前記第２の制御ノードを出力とする第２の２入力ＮＯＲ回路とを備え、前記制御部は、ソースが電源に接続され、ゲートが前記クロック端子に接続され、ドレインが前記伝送ノードに接続された第１のｐ型ＭＩＳトランジスタと、前記伝送ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第１のｎ型ＭＩＳトランジスタ、及びゲートが前記第１の制御ノードに接続された第２のｎ型ＭＩＳトランジスタと、ソースが前記電源に接続され、ゲートが前記第１の制御ノードに接続され、ドレインが前記伝送ノードに接続された第２のｐ型ＭＩＳトランジスタとを備え、前記出力部は、ソースが前記電源に接続され、ゲートが前記伝送ノードに接続され、ドレインが出力ノードに接続された第３のｐ型ＭＩＳトランジスタと、前記出力ノードと接地電位との間に順不同で直列接続され、ゲートが前記クロック端子に接続された第３のｎ型ＭＩＳトランジスタ、及びゲートが前記第２の制御ノードに接続された第４のｎ型ＭＩＳトランジスタと、第４のインバータ回路及び第５のインバータ回路を有し、前記出力ノードに接続されたラッチと、前記出力ノードを入力とし、前記出力端子を出力とする第６のインバータ回路とを備えることを特徴とする。
【００３０】
以上により、請求項１記載の発明のフリップフロップ回路では、図７に示す従来の回路において、クロック信号ＣＫがローレベルの期間は入力信号Ｄが制御ノードｎｃのレベルと独立した関係にあったのに代えて、制御ノードｎｃのレベルが入力信号Ｄで制御される。従って、図７に示した従来回路の入力部１で入力信号Ｄを受けるｎ型ＭＩＳトランジスタＴＮ２を不要にでき、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作が高速化される。
【００３１】
特に、請求項２及び３記載の発明では、図７に示す従来の回路において、入力部１において直列接続されたｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３の個数（３個）を２個に削減できて、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作を高速化できる。
【００３２】
また、請求項４記載の発明のフリップフロップ回路では、図８に示す従来の回路において、クロック信号ＣＫがローレベルの期間、入力信号Ｄが制御ノードｎｃのレベルと独立した関係にあったのに代えて、制御ノードｎｃのレベルを入力信号Ｄで制御できるようにしたので、図８の従来回路での入力部１で入力信号Ｄを受けるｎ型ＭＯＳトランジスタＴＮ２を不要にでき、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作を高速化できる。
【００３３】
特に、請求項５及び６記載の発明では、図８に示す従来の回路において、入力部１での直列接続されたｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３の個数を２個に削減できて、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作を高速化できる。
【００３４】
更に、請求項７記載の発明のフリップフロップ回路では、図８に示す従来の回路において、クロック信号ＣＫがローレベルの期間で入力信号Ｄが制御ノードｎｃのレベルと独立した関係にあったのに代えて、制御ノードｎｃのレベルを入力信号Ｄで制御できるようにし、且つ出力部３には制御ノードｎｃと独立した別の制御ノードを入力として設け、この別の制御ノードを入力信号Ｄで制御できるようにしたので、図８の従来回路において入力部１で入力信号Ｄを受けるｎ型ＭＩＳトランジスタＴＮ２、及び出力部３で伝送ノードを入力とするｎ型ＭＩＳトランジスタＴＮ５を不要にでき、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合にフリップフロップ回路の動作を高速化することができる。
【００３５】
特に、請求項８及び９記載の発明では、図８に示す従来の回路において、入力部１で直列接続されたｎ型ＭＩＳトランジスタＴＮ１〜ＴＮ３の個数を２個に削減でき、且つ出力部３での直列接続されたｎ型ＭＩＳトランジスタＴＮ４〜ＴＮ６の個数（３個）を２個に削減できて、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合のフリップフロップ回路の動作を高速化することができる。
【００３６】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００３７】
図１は本実施の形態におけるフリップフロップ回路の回路図である。また、図２は、このフリップフロップ回路の動作を示すタイムチャートである。
【００３８】
図１におけるフリップフロップ回路は第１の従来例を改善するために、請求項１〜請求項３記載に係る発明を実現した回路の一構成例である。
【００３９】
同図において、ＣＫはクロック端子、Ｄは入力端子、Ｑは出力端子、１は入力部、２は制御部、３は出力部である。前記入力部１は、第１及び第２ののインバータ回路ＩＮＶ１〜ＩＮＶ２、２入力ＮＯＲ回路ＮＯＲ１から構成されるダイナミック回路を用いて構成される。また、前記制御部２は、伝送ノードｎｔを有すると共に、第１のｐ型ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｉｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＴＰ１、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１及びＴＮ３、第３及び第４のインバータ回路ＩＮＶ５、ＩＮＶ６を有するラッチＬ１とから構成される。更に、前記出力部３は、第２のｐ型ＭＩＳトランジスタＴＰ４、第３及び第４のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５、第５及び第６のインバータ回路ＩＮＶ７、ＩＮＶ８を有するラッチＬ２、及び第７のインバータ回路ＩＮＶ９から構成されるスタティック回路を用いて構成される。
【００４０】
具体的に、入力部１において、第１のインバータ回路ＩＮＶ１はクロック端子ＣＫを入力し、第２のインバータ回路ＩＮＶ１は前記第１のインバータ回路ＩＮＶ１の出力を入力とする。前記２入力ＮＯＲ回路ＮＯＲ１は、前記第２のインバータ回路ＩＮＶ２の出力と、前記入力端子Ｄを入力としており、更に、制御ノードｎｃを出力としている。
【００４１】
また、前記制御部２において、第１のｐ型ＭＩＳトランジスタＴＰ１は、ソースが電源に接続され、ゲートが前記クロック端子ＣＫに接続され、ドレインが前記入力部１からの伝送ノードｎｔに接続される。また、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３は、前記伝送ノードｎｔと接地電位との間に順不同で直列接続されていて、そのうち第２のｎ型ＭＩＳトランジスタＴＮ１は、ゲートがクロック端子ＣＫに接続される。また、第２のｎ型ＭＩＳトランジスタＴＮ３は、ゲートが前記入力部１の制御ノードｎｃに接続される。更に、前記ラッチＬ１は前記伝送ノードｎｔに接続される。
【００４２】
加えて、出力部３において、第２のｐ型ＭＩＳトランジスタＴＰ４は、ソースが前記電源に接続され、ゲートが前記制御部２の伝送ノードｎｔに接続され、ドレインが出力ノードＯに接続される。また、第３及び第４のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５は、前記出力ノードＯと接地電位との間に順不同で直列接続されていて、そのうち第３のｎ型ＭＩＳトランジスタＴＮ４は、ゲートがクロック端子ＣＫに接続され、また第４のｎ型ＭＩＳトランジスタＴＮ５は、ゲートが前記制御部２の伝送ノードｎｔに接続される。更に、前記ラッチＬ２は前記出力ノードＯに接続され、前記第７のインバータ回路ＩＮＶ９は、前記出力ノードＯを入力とし、出力端子Ｑを出力としている。
【００４３】
前記入力部１において、制御ノードｎｃは入力信号Ｄを制御部２へ取り込む期間を制御し、伝送ノードｎｔは取り込んだ入力信号を出力部３に伝え、インバータ回路ＩＮＶ１〜ＩＮＶ２とＮＯＲ回路ＮＯＲ１はクロック信号ＣＫを遅延させて制御ノードｎｃに信号を出力し、制御部２のラッチＬ１は伝送ノードｎｔのレベルを保持し、出力部３のラッチＬ２は出力信号Ｑのレベルを保持し、インバータ回路ＩＮＶ９は出力信号を調整する役割を持っている。
【００４４】
次に、図１に示したフリップフロップ回路の動作を説明する。図２に示したタイミングチャートにおいて、あるクロック周期内で、クロック信号ＣＫがローレベルのとき（同タイミングチャートの時点ｔ１、ｔ４、ｔ７に対応）、制御部２では、ｐ型ＭＩＳトランジスタＴＰ１がオンであるので、伝送ノードｎｔはハイレベルに待機されるが、ｐ型ＭＩＳトランジスタＴＰ４と２個のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ４とがオフであるので、入力信号Ｄは制御部２に取り込まれもせず且つ出力部３へ伝送されることもない。従って、出力端子Ｑには、ラッチＬ２によって該クロック周期内に出力部３に取り込まれたデータが保持される。
【００４５】
また、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがローレベルである場合（図２のタイミングチャートにおけるｔ４末期に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２では、制御ノードｎｃがハイレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオンとなるので、次のクロック周期内で入力信号を制御部２へ取り込むことのできる状態（以下、入力待機状態と呼ぶ）となる。逆に、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがハイレベルである場合（同図のタイミングチャートにおけるｔ１末期に対応）には、ＮＯＲ回路ＮＯＲ１によって、制御部２の制御ノードｎｃがローレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオフとなるので、次のクロック周期内で入力信号を制御部２へ取り込みができない状態（以下、入力拒否状態と呼ぶ）となる。
【００４６】
そして、次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間、入力待機状態である場合（同図のタイミングチャートのｔ５に対応）には、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ１が生じさせる遅延時間を経て、制御部２の制御ノードｎｃがハイレベルからローレベルとなる。この期間（評価期間）、制御部２では、２個のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３が共にオンとなるので、伝送ノードｎｔはローレベルとなり、そのまま出力部３のｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがローレベルとなる。一方、評価期間に入っても終始入力拒否状態であった場合（同図のタイミングチャートにおけるｔ２に対応）には、制御部２の伝送ノードｎｔはハイレベルのままであるので、出力部３の２個のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５がオンとなり、出力信号Ｑがハイレベルとなる。
【００４７】
また、評価期間の終了直後からＣＫがローレベルとなるときまで（同図のタイミングチャートにおけるｔ３、ｔ６に対応）は、伝送ノードｎｔ及び出力信号Ｑのレベルは、制御部２のラッチＬ１及び出力部３のラッチＬ２によって保持される。
【００４８】
このように、本実施の形態によれば、制御ノードｎｃのレベルを入力信号Ｄで制御できるようにして、制御部２のｎ型ＭＩＳトランジスタＴＮ３が、図７に示した従来回路の２個のｎ型ＭＩＳトランジスタＴＮ２、ＴＮ３の機能を集約したので、入力信号Ｄを受けるｎ型ＭＩＳトランジスタ（図７のｎ型ＭＩＳトランジスタＴＮ２）を設ける必要はなくなり、制御部２の入力を受けるｎ型ＭＩＳトランジスタの直列段数を２個に削減することができる。従って、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合にフリップフロップ回路の動作を高速化できる。
【００４９】
（第２の実施の形態）
以下、本発明の第２の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００５０】
図３は本実施の形態におけるフリップフロップ回路の構成を示す。また、図４は、このフリップフロップ回路の動作を示すタイムチャートである。
【００５１】
図３に示したフリップフロップ回路は、図８に示した第２の従来回路を改善するために、請求項４〜請求項６に係る発明を実現した一構成例を示す、
図３において、入力部１は、第１及び第２のインバータ回路ＩＮＶ１、ＩＮＶ２と、２入力ＮＯＲ回路ＮＯＲ１と、第３のインバータ回路ＩＮＶ４とから構成される。また、制御部２は、第１及び第２の制御ノードｎｃ１、ｎｃ２及び伝送ノードｎｔを有すると共に、第１及び第２のｐ型ＭＩＳトランジスタＴＰ１、ＴＰ２と、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３から構成される。更に、出力部３は、第３のｐ型ＭＩＳトランジスタＴＰ４と、第３〜第５のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ７及びＴＮ５と、第４及び第５のインバータ回路ＩＮＶ７、ＩＮＶ８を有するラッチＬと、第６のインバータ回路ＩＮＶ９とから構成される。
【００５２】
前記入力部１において、第１のインバータ回路ＩＮＶ１はクロック端子ＣＫを入力とし、第２のインバータ回路ＩＮＶ２は前記前記第１のインバータ回路ＩＮＶ１の出力を入力とする。また、２入力ＮＯＲ回路ＮＯＲ１は、前記第２のインバータ回路ＩＮＶ２の出力と、入力端子ＣＫとを入力とし、第１の制御ノードｎｃ１を出力としている。更に、第３のインバータ回路ＩＮＶ４は、前記第２のインバータ回路ＩＮＶ１の出力を入力とし、第２の制御ノードｎｃ２を出力としている。
【００５３】
また、前記制御部２において、第１のｐ型ＭＩＳトランジスタＴＰ１は、ソースが電源に接続され、ゲートがクロック端子ＣＫに接続され、ドレインが伝送ノードｎｔに接続される。第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３は、伝送ノードｎｔと接地電位との間に順不同で直列接続され、そのうち第１のｎ型ＭＩＳトランジスタＴＮ１は、ゲートがクロック端子ＣＫに接続され、第２のｎ型ＭＩＳトランジスタＴＮ３は、ゲートが第１の制御ノードｎｃ１に接続される。更に、第２のｐ型ＭＩＳトランジスタＴＰ２は、ソースが電源に接続され、ゲートが第１の制御ノードｎｃ１に接続され、ドレインが伝送ノードｎｔに接続される。
【００５４】
更に、前記出力部３において、第３のｐ型ＭＩＳトランジスタＴＰ４は、ソースが電源に接続され、ゲートが前記制御部２の伝送ノードｎｔに接続され、ドレインが出力ノードＯに接続される。前記第３〜第５のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ７、ＴＮ５は、前記出力ノードＯと接地電位との間に順不同で直列接続されていて、そのうち第５のｎ型ＭＩＳトランジスタＴＮ３は、ゲートがクロック端子ＣＫに接続され、第４のｎ型ＭＩＳトランジスタＴＮ７は、ゲートが第２の制御ノードｎｃ２に接続され、第５のｎ型ＭＩＳトランジスタＴＮ５は、ゲートが制御部２の伝送ノードｎｔに接続される。加えて、ラッチＬは前記出力ノードＯに接続され、第６のインバータＩＮＶ９は前記出力ノードＯを入力とし、出力端子Ｑを出力とする。
【００５５】
また、入力部１において、インバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ１は、クロック信号ＣＫを遅延させて第１の制御ノードｎｃ１に信号を出力し、インバータ回路ＩＮＶ１〜ＩＮＶ３はクロック信号ＣＫを遅延させて第２の制御ノードｎｃ２に信号を出力する。更に、前記制御部２において、第１の制御ノードｎｃ１は入力信号Ｄを入力部１から制御部２へ取り込む期間を制御し、第２の制御ノードｎｃ２は、伝送ノードｎｔの信号を出力部３に取り込む期間を制御し、伝送ノードｎｔは取り込んだ入力信号を制御部２から出力部３に伝える。また、出力部３において、ラッチＬは出力信号Ｑのレベルを保持し、インバータ回路ＩＮＶ９は出力信号を調整する役割を持っている。
【００５６】
次に図３に示したフリップフロップ回路の動作を説明する。
【００５７】
図４に示したタイミングチャートにおいて、あるクロック周期内で、クロック信号ＣＫがローレベルのとき（同図のタイミングチャートの時点ｔ１、ｔ４、ｔ７に対応）には、制御部２のｐ型ＭＩＳトランジスタＴＰ１がオンであるので、伝送ノードｎｔはハイレベルに待機されるが、制御部２のｎ型ＭＩＳトランジスタＴＮ１並びに出力部３のｐ型ＭＩＳトランジスタＴＰ４、ｎ型ＭＩＳトランジスタＴＮ４がオフであるので、入力信号Ｄは制御部２に取り込まれもせず出力部３へ伝送されることもなく、出力端子Ｑには、出力部３のラッチＬによって該クロック周期内に出力部３に取り込まれたデータが保持される。
【００５８】
また、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがローレベルである場合（同図のタイミングチャートにおけるｔ４末期に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２では、第１の制御ノードｎｃ１がハイレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオンとなるので、次のクロック周期内で入力信号を制御部２へ取り込むことのできる状態（入力待機状態）となる。逆に、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがハイレベルである場合（タイミングチャートにおけるｔ１末期に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２では、第１の制御ノードｎｃ１がローレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオフとなるので、次のクロック周期内で入力信号を制御部２へ取り込みできない状態（入力拒否状態）となる。
【００５９】
次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間、入力待機状態である場合（タイミングチャートにおけるｔ５に対応）には、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ１が生じさせる遅延時間を経て、制御部２の第１の制御ノードｎｃ１がハイレベルからローレベルとなる。この期間（以下、第１の評価期間と呼ぶ）、制御部２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３は共にオンとなるので、伝送ノードｎｔはローレベルとなり、そのまま出力部３のｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがローレベルとなる。しかし、この第１の評価期間に入っても、終始入力拒否状態であった場合（タイミングチャートにおけるｔ２に対応）には、制御部２の伝送ノードｎｔはハイレベルのままであるので、出力部３の２個のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５がオンとなる。従って、ｎ型ＭＩＳトランジスタＴＮ７がオンであれば、出力信号Ｑはハイレベルとなる。
【００６０】
ここで、仮に、出力部３のｎ型ＭＩＳトランジスタＴＮ５が接地電位に接続されていたとすれば、クロック信号ＣＫがハイレベルの期間であれば、何時でも、入力部１のＮＯＲ回路ＮＯＲ１、制御部２のｐ型ＭＩＳトランジスタＴＰ２、及び出力部３のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ５の働きによって、入力信号Ｄからのハイレベルの信号を出力部３へ伝送させてしまい、フリップフロップ回路の誤動作を起こす可能性がある。この問題を解決する役割を担うのが、制御部２の第２の制御ノードｎｃ２及び出力部３のｎ型ＭＩＳトランジスタＴＮ７である。すなわち、クロック信号ＣＫがハイレベルとなった瞬間、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ４が生じさせる遅延時間を経て、第２の制御ノードｎｃ２がハイレベルからローレベルとなる期間（以下、第２の評価期間と呼ぶ）を過ぎると、出力部３のｎ型ＭＩＳトランジスタＴＮ７がオフとなるので、出力端子Ｑにハイレベルの信号が伝わることのできる期間を第２の評価期間に限定することができる。
【００６１】
また、前記第１の評価期間及び第２の評価期間の終了直後からクロック信号ＣＫがローレベルとなるときまで（タイミングチャートにおけるｔ３、ｔ６に対応）は、制御部２のｐ型ＭＩＳトランジスタＴＰ２によって伝送ノードｎｔはハイレベルに保持され、出力信号Ｑのレベルは出力部３のラッチＬによって保持される。
【００６２】
このように、本実施の形態によれば、第１の制御ノードｎｃ１のレベルを入力信号Ｄで制御できるようにして、制御部２のｎ型ＭＩＳトランジスタＴＮ３が、図８に示した従来回路の２個のｎ型ＭＩＳトランジスタＴＮ２、ＴＮ３の機能を集約したので、入力信号Ｄを受けるｎ型ＭＩＳトランジスタ（図８のｎ型ＭＩＳトランジスタＴＮ２）を設ける必要がなくなり、制御部２の入力を受けるｎ型ＭＩＳトランジスタの直列段数を２段に削減することができる。従って、クロック信号ＣＫがハイレベルとなってから出力端子Ｑに出力される場合にフリップフロップ回路の動作を高速化できる。
【００６３】
（第３の実施の形態）
以下、本発明の第３の実施の形態のフリップフロップ回路について図面を参照しながら説明する。
【００６４】
図５は本実施の形態におけるフリップフロップ回路の構成を示す。また、図６はこのフリップフロップ回路の動作を示すタイムチャートである。
【００６５】
本実施の形態のフリップフロップ回路は、図３に示した第２の実施の形態のフリップフロップ回路を改善するために、請求項７〜請求項９に係る発明を実現した一構成例を示す。
【００６６】
図５において、入力部１は、第１〜第３のインバータ回路ＩＮＶ１、ＩＮＶ２及びＩＮＶ４と、第１及び第２のｎ入力ＮＯＲ回路ＮＯＲ１、ＮＯＲ２とを有する。また、制御部２は、第１及び第２の制御ノードｎｃ１、ｎｃ２及び伝送ノードｎｔを有すると共に、第１及び第２のｐ型ＭＩＳトランジスタＴＰ１、ＴＰ２と、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３を有する。更に、出力部３は、第３のｐ型ＭＩＳトランジスタＴＰ４と、第３及び第４のｎ型ＭＩＳトランジスタＴＮ７、ＴＮ４と、第４〜第６のインバータ回路ＩＮＶ７〜ＩＮＶ９とを有する。
【００６７】
前記入力部１において、第１のインバータ回路ＩＮＶ１はクロック端子ＣＫを入力とし、第２のインバータ回路ＩＮＶ２は、前記第１のインバータ回路ＩＮＶ１の出力を入力とする。更に、第１の２入力ＮＯＲ回路ＮＯＲ１は、前記第２のインバータ回路ＩＮＶ２の出力と入力端子Ｄとを入力とし、第１の制御ノードｎｃ１を出力としている。また、第３のインバータ回路ＩＮＶ４は入力端子Ｄを入力とし、第２の２入力ＮＯＲ回路ＮＯＲ２は、前記第２及び第３のインバータ回路ＩＮＶ２、ＩＮＶ４の出力を入力とし、第２の制御ノードｎｃ２を出力としている。
【００６８】
また、前記制御部２において、第１のｐ型ＭＩＳトランジスタＴＰ１は、ソースが電源に接続され、ゲートがクロック端子ＣＫに接続され、ドレインが伝送ノードｎｔに接続される。また、第１及び第２のｎ型ＭＩＳトランジスタＴＮ１、ＴＮ３は、伝送ノードｎｔと接地電位との間に順不同で直列接続され、そのうち第１のｎ型ＭＩＳトランジスタＴＮ１は、ゲートがクロック端子ＣＫに接続され、第２のｎ型ＭＩＳトランジスタＴＮ３は、ゲートが第１の制御ノードｎｃ１に接続される。更に、第２のｐ型ＭＩＳトランジスタＴＰ２は、ソースが電源に接続され、ゲートが第１の制御ノードｎｃ１に接続され、ドレインが伝送ノードｎｔに接続される。
【００６９】
更に、出力部３において、第３のｐ型ＭＩＳトランジスタＴＰ４は、ソースが前記電源に接続され、ゲートが前記制御部２の伝送ノードｎｔに接続され、ドレインが出力ノードＯに接続される。また、第３及び第４のｎ型ＭＩＳトランジスタＴＮ４、ＴＮ７は、前記出力ノードＯと接地電位との間に順不同で直列接続され、そのうち第３のｎ型ＭＩＳトランジスタＴＮ４は、ゲートがクロック端子ＣＫに接続され、第４のｎ型ＭＩＳトランジスタＴＮ７は、ゲートが前記制御部２の第２の制御ノードｎｃ２に接続される。また、ラッチＬは前記出力ノードＯに接続され、第６のインバータ回路ＩＮＶ９は前記出力ノードＯを入力とし、出力端子Ｑを出力としている。
【００７０】
また、入力部１において、インバータ回路ＩＮＶ１〜ＩＮＶ２及びＮＯＲ回路ＮＯＲ１は、クロック信号ＣＫを遅延させて第１の制御ノードｎｃ１に信号を出力し、インバータ回路ＩＮＶ１〜ＩＮＶ２及びＮＯＲ回路ＮＯＲ２はクロック信号ＣＫを遅延させて第２の制御ノードｎｃ２に信号を出力する。また、制御部２において、第１の制御ノードｎｃ１は入力信号Ｄを制御部２へ取り込む期間を制御し、第２の制御ノードｎｃ２は出力部３が伝送ノードｎｔの信号を取り込む期間を制御し、伝送ノードｎｔは取り込んだ入力信号Ｄを出力部３に伝える。更に、出力部３において、ラッチＬは出力端子Ｑの出力信号のレベルを保持し、インバータ回路ＩＮＶ９は出力信号を調整する役割を持つ。
【００７１】
次に、図５に示したフリップフロップ回路の動作を説明する。
【００７２】
図６に示したタイミングチャートにおいて、あるクロック周期内で、クロック信号ＣＫがローレベルの場合（同タイミングチャートの時点ｔ１、ｔ４、ｔ７に対応）には、制御部２のｐ型ＭＩＳトランジスタＴＰ１がオンであるので、伝送ノードｎｔはハイレベルに待機されるが、制御部２のｎ型ＭＩＳトランジスタＴＮ１、出力部３のｐ型ＭＩＳトランジスタＴＰ４及びｎ型ＭＩＳトランジスタＴＮ４がオフであるので、入力信号Ｄは制御部２に取り込まれもせず出力部３へ伝送されることもなく、出力端子Ｑには出力部３のラッチＬによって該クロック周期内に出力部３に取り込まれたデータが保持される。
【００７３】
また、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがローレベルである場合（タイミングチャートにおけるｔ４末期に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２の第１の制御ノードｎｃ１がハイレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオンとなるので、次のクロック周期内で入力信号を制御部２へ取り込むことのできる状態（以下、第１の入力待機状態と呼ぶ）となる。このとき、入力部１のＮＯＲ回路ＮＯＲ２によって制御部２の第２の制御ノードｎｃ２がローレベルとなり、出力部３のｎ型ＭＩＳトランジスタＴＮ７がオフとなるので、次のクロック周期内で入力信号を出力部３へ伝送できない状態（以下、第２の入力拒否状態と呼ぶ）となる。
【００７４】
逆に、クロック信号ＣＫがローレベルであり且つ入力信号Ｄがハイレベルである場合（タイミングチャートにおけるｔ１に対応）には、入力部１のＮＯＲ回路ＮＯＲ１によって、制御部２の第１の制御ノードｎｃ１がローレベルとなり、ｎ型ＭＩＳトランジスタＴＮ３がオフとなるので、次のクロック周期内で入力信号が制御部２へ取り込みできない状態（以下、第１の入力拒否状態と呼ぶ）となる。このとき、入力部１のＮＯＲ回路ＮＯＲ２によって、制御部２の第２の制御ノードｎｃ２がハイレベルとなり、出力部３のｎ型ＭＩＳトランジスタＴＮ７がオンとなるので、次のクロック周期内で入力信号が出力部３へ伝送できる状態（以下、第２の入力待機状態と呼ぶ）となる。
【００７５】
そして、次のクロック周期内において、クロック信号ＣＫがハイレベルとなった瞬間、第１の入力待機状態である場合（同図のタイミングチャートのｔ５に対応）には、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ１が生じさせる遅延時間を経て、制御部２の第１の制御ノードｎｃ１がハイレベルからローレベルとなる。この期間（以下、第１の評価期間と呼ぶ）、２個のｎ型ＭＩＳトランジスタＴＮ１及びＴＮ３は共にオンとなるので、伝送ノードｎｔはローレベルとなり、そのまま出力部３のｐ型ＭＩＳトランジスタＴＰ４を介して出力信号Ｑがローレベルとなる。
【００７６】
一方、クロック信号ＣＫがハイレベルとなった瞬間、第２の入力待機状態である場合（同図のタイミングチャートにおけるｔ２に対応）には、入力部１のインバータ回路ＩＮＶ１、ＩＮＶ２及びＮＯＲ回路ＮＯＲ２が生じさせる遅延時間を経て、第２の制御ノードｎｃ２がハイレベルからローレベルとなる。この期間（以下、第２の評価期間と呼ぶ）、出力部３のｎ型ＭＩＳトランジスタＴＮ４及びＴＮ７は共にオンとなるので、出力信号Ｑがハイレベルとなる。
【００７７】
また、前記第１の評価期間内又は第２の評価期間内において、入力部１のインバータ回路ＩＮＶ４の働きによって、第１の入力待機状態である場合には第２の入力拒否状態になり、一方、第２の入力待機状態である場合には第１の入力拒否状態になるため、異なる２つのレベルが該期間内で同時に出力部３に伝送されることはない。
【００７８】
次に、前記第１の評価期間及び第２の評価期間の終了直後からクロック信号ＣＫがローレベルとなるときまで（同図のタイミングチャートのｔ３、ｔ６に対応）は、入力部１の２つのＮＯＲ回路ＮＯＲ１、ＮＯＲ２と制御部２のｐ型ＭＩＳトランジスタＴＰ２の働きによって、出力部３のｐ型ＭＩＳトランジスタＴＰ４及びｎ型ＭＩＳトランジスタＴＮ７がオフとなるので、出力信号Ｑのレベルは出力部３のラッチＬによって該期間内で出力部３に伝送されたデータのレベルに保持される。
【００７９】
このように、本実施の形態によれば、第１の制御ノードｎｃ１と第２の制御ノードｎｃ２のレベルを相補的に入力信号Ｄで制御できるようにして、制御部２のｎ型ＭＩＳトランジスタＴＮ３が、図８に示した従来回路の２個のｎ型ＭＩＳトランジスタＴＮ２、ＴＮ３の機能を集約すると共に、出力部３のｎ型ＭＩＳトランジスタＴＮ７が、図３に示した第２の実施の形態の出力部３の２個のｎ型ＭＩＳトランジスタＴＮ５、ＴＮ７の機能を集約したので、制御部２で入力を受けるｎ型ＭＩＳトランジスタの直列段数を２個に削減することができると共に、出力部３で入力を受けるｎ型ＭＩＳトランジスタの直列段数をも２個に削減することができる。従って、クロック信号ＣＫがハイレベルとなってから出力端子Ｑから信号が出力される場合のフリップフロップ回路の動作を一層に高速化することができる。
【００８０】
【発明の効果】
以上説明したように、請求項１〜請求項９記載の発明によれば、クロック周期に比べて短いパルス幅の期間にデータ取り込みを行うフリップフロップ回路において、クロック入力信号及びデータ入力信号を受ける各ｎ型ＭＩＳトランジスタの直列接続段数を少なくしたので、クロック信号がＨレベルになってから出力端子から出力信号が出力されるまでのフリップフロップ回路の動作の高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるフリップフロップ回路の構成を示す図である。
【図２】同フリップフロップ回路の動作を示すタイムチャート図である。
【図３】本発明の第２の実施の形態におけるフリップフロップ回路の構成を示す図である。
【図４】同フリップフロップ回路の動作を示すタイムチャート図である。
【図５】本発明の第３の実施の形態におけるフリップフロップ回路の構成を示す図である。
【図６】同フリップフロップ回路の動作を示すタイムチャート図である。
【図７】従来のフリップフロップ回路の構成を示す図である。
【図８】他の従来のフリップフロップ回路のを構成を示す図である。
【符号の説明】
１                                              入力部
２                                              制御部
３                                              出力部
Ｄ                                              入力端子
ＣＫ                                          クロック端子
Ｑ                                              出力端子
ＴＮ１〜ＴＮ７                      ｎ型ＭＩＳトランジスタ
ＴＰ１〜ＴＰ４                      ｐ型ＭＩＳトランジスタ
ＩＮＶ１〜ＩＮＶ９              インバータ回路
ＮＯＲ１、ＮＯＲ２              ２入力ＮＯＲ回路
Ｌ、Ｌ１、Ｌ２                      ラッチ
ｎｃ                                          制御ノード
ｎｃ１                                      第１の制御ノード
ｎｃ２                                      第２の制御ノード
ｎｔ                                          伝送ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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