(57)【要約】【課題】リング発振回路の出力信号のジッタを低減する。【解決手段】電圧制御発振器内のリングオシレータ部１０２のパワーダウン用のノード固定素子１０５が接続される遅延素子１０３ａに接続される容量素子１０６の容量値を、他の遅延素子１０３に接続される容量素子１０４の容量値よりも小さくして、遅延素子１０３ａの出力側の容量値と、他の遅延素子１０３の出力側の容量値とをほぼ同じにすることにより、全ての遅延素子１０３の出力の立ち上がりと立ち下がりをほぼ同じにすることができ、リングオシレータ部１０２の出力信号のジッタを低減することができる。【選択図】  図１
2004343636.tif 000002
【特許請求の範囲】
【請求項１】
出力側に容量素子を接続した遅延素子複数個を直列に接続し且つ、前記遅延素子同士の複数の接続点の一つである第１の接続点に電源オフ時に一定電位に固定するスイッチ素子を前記接続点に接続して成るリング発振回路において、
前記遅延素子同士の複数の接続点のうち前記第１の接続点以外の接続点に接続される容量素子の容量値と、前記第１の接続点に接続される容量素子の容量値とが異なる値であることを特徴とするリング発振回路。
【請求項２】
前記第１の接続点に接続される容量素子の容量値と前記スイッチ素子の容量値の合計値が、前記第１の接続点以外の接続点に接続される容量素子の容量値と等しいことを特徴とする請求項１に記載のリング発振回路。
【請求項３】
出力側に容量素子を接続した遅延素子複数個を直列に接続し且つ、前記遅延素子同士の接続点を電源オフ時に一定電位に固定するスイッチ素子を前記接続点に接続して成るリング発振回路において、
前記接続点に出力側が接続された遅延素子以外の他の遅延素子の出力側に、前記スイッチ素子と同一形状の素子を備えることを特徴とするリング発振回路。
【請求項４】
出力側に出力端子が接続された遅延素子の出力側に接続された容量素子の容量値が、他の遅延素子の出力側に接続される容量素子の容量値と異なる値であることを特徴とする請求項３に記載のリング発振回路。
【請求項５】
前記出力側に出力端子が接続された遅延素子の出力側の容量素子と出力端子の容量値の合計値が、前記出力側に出力端子が接続された遅延素子以外の他の遅延素子の出力側の容量素子の容量値と等しいことを特徴とする請求項４に記載のリング発振回路。
【請求項６】
請求項１から５のいずれか一項に記載のリング発振回路と電圧電流変換回路とから成る電圧発振回路を有することを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準クロックからそれに同期したクロックを生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ  ）回路に係り、特にＰＬＬ回路の電圧制御発振器を形成するリング発振回路に関する。
【０００２】
【従来の技術】
ＰＬＬ回路は、集積回路内において、ディジタル情報再生デバイスから出力される再生信号から再生データを取り出す基準クロックの生成や、複数の回路において各々に入力されるクロック間の同期の保持等、様々な用途に使用されている（例えば、特許文献１参照）。
【０００３】
図５は、従来のＰＬＬ回路の概略構成を示すブロック図である。ＰＬＬ回路は位相比較器（ＰＤ）４０１、チャージポンプ（ＣＰ）４０２、ローパスフィルタ（ＬＰＦ）４０３、電圧制御発振器（ＶＣＯ）４０４及び分周器（１／Ｎ）４０５で構成されている。
【０００４】
位相比較器４０１は、入力信号ＲＦ＿ＣＬＫの立ち上がりエッジと、分周器４０５から出力される信号ＤＩＶ＿ＯＵＴ  の立ち上がりエッジを比較し、入力信号ＲＦ＿ＣＬＫに対して分周器４０５から出力される信号ＤＩＶ＿ＯＵＴ  の位相が遅れる場合、その間、チャージポンプ４０２にローレベルの信号“Ｌ”を出力する。また、逆に、位相比較器４０１は、入力信号ＲＦ＿ＣＬＫに対して分周器４０５から出力される信号ＤＩＶ＿ＯＵＴ  の位相が進んでいる場合、その間、チャージポンプ４０２にハイレベルの信号  “Ｈ”を出力する。
【０００５】
ここで、チャージポンプ４０２は、たとえば、電源とグランドとの間において、正の電荷を供給する電流源と、Ｐチャネル型ＭＯＳトランジスタと、Ｎチャネル型ＭＯＳトランジスタと、負の電荷を供給する電流源とが順に直列に接続された構成であり、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとの間のノードが、次段のローパスフィルタ４０３の入力に接続されている。
【０００６】
このような構成のチャージポンプ４０２において、ローレベルの信号“Ｌ”が入力されると、上記Ｐチャネル型ＭＯＳトランジスタがオン状態、上記Ｎチャネル型ＭＯＳトランジスタがオフ状態になり、その間、正の電荷を供給する電流源の電流値を積分した正電荷がローパスフィルタ４０３に与えられる。また、逆に、ハイレベルの信号“Ｈ”が入力されると、上記Ｐチャネル型ＭＯＳトランジスタがオフ状態、上記Ｎチャネル型ＭＯＳトランジスタがオン状態になり、その間、負の電荷を供給する電流源の電流値を積分した負電荷がローパスフィルタ４０３に与えられる。
【０００７】
ローパスフィルタ４０３は、たとえば、上記チャージポンプ４０２の上記Ｐチャネル型ＭＯＳトランジスタと上記Ｎチャネル型ＭＯＳトランジスタとの間のノードと、グランドとの間において、抵抗と容量とが直列に接続されて構成され、チャージポンプ４０２から供給される電荷を、抵抗を介して容量に蓄積すると共に高調波成分を除去し、次段の電圧制御発振器４０４を制御する電圧を生成する。
【０００８】
電圧制御発振器４０４は、たとえば、電圧を一旦電流に変換する電圧電流変換回路と電流制御発振器で構成され、ローパスフィルタ４０３で生成された制御電圧を入力とし、入力された制御電圧によって一意に定まる周波数を発振する。その出力信号ＶＣＯ＿ＯＵＴ  は、集積回路内において様々な用途に利用される。
【０００９】
分周器４０５は、電圧制御発振器４０４の出力信号ＶＣＯ＿ＯＵＴ  をＮ分周（Ｎは整数）する。出力信号ＶＣＯ＿ＯＵＴ  は位相比較器４０１に入力され、これにより負帰還ループが形成されている。
【００１０】
この負帰還の作用によって、電圧制御発振器４０４の出力信号ＶＣＯ＿ＯＵＴ  が入力信号ＲＦ＿ＣＬＫのＮ倍の周波数で位相が一致する（ロック状態）ようになる。
【００１１】
図６は、電圧制御発振器４０４内の電流制御発振器の一例を示す回路図である。電流制御発振器は、電流源１０１、リングオシレータ部１０２から構成されている。リングオシレータ部１０２は、同一形状の遅延素子（インバータ）１０３と容量素子１０４で構成されており、電流源１０１に流れる電流により、出力信号ＶＣＯ＿ＯＵＴ  の発振周波数が制御される。出力側に出力端子が接続された遅延素子の前段の遅延素子１０３の出力側とグランド間に挿入されている１０５はノード固定素子であり、集積回路の消費電力低減やテスト等のパワーダウン時にノードをグランド電位に固定するために使用される。
【００１２】
【特許文献１】
特開２００１−７６９８号公報  （第６頁、第１図）
【００１３】
【発明が解決しようとする課題】
ここで、図６の電流制御発振器は、リングオシレータ部１０２において同一の複数の遅延素子１０３と容量素子１０４で構成されているが、パワーダウン時にノードを固定するノード固定素子１０５が出力側に接続されている遅延素子１０３の出力側だけ、他の遅延素子に比べて容量値が異なることになる。このため、この遅延素子１０３では、遅延素子出力の立ち上がり方と立ち下がり方のタイミングが、他の遅延素子１０３のそれに比べて異なっており、その結果として、出力信号ＶＣＯ＿ＯＵＴ  のジッタが大きくなってしまう。
【００１４】
また、出力側が出力端子に接続される遅延素子１０３においても出力端子の容量によって、他の遅延素子に比べてその出力側の容量値が異なってしまうため、同様にリングオシレータ部１０２の出力信号ＶＣＯ＿ＯＵＴ  のジッタが大きくなってしまう。
【００１５】
この電圧制御発振器４０４のリングオシレータ部１０２の出力信号ＶＣＯ＿ＯＵＴ    （クロック）のジッタは、例えば映像の再生データを取り出す基準クロックの生成に使用される場合、データの取り違えの原因になり、再生画面に歪やちらつきを引き起こす可能性があって、その影響は深刻である。
【００１６】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、出力信号のジッタを低減することができるリング発振回路及びこのリング発振回路を用いたＰＬＬ回路を提供することである。
【００１７】
【課題を解決するための手段】
上記目的を達成する為の第１の発明のリング発振回路は、出力側に容量素子を接続した遅延素子複数個を直列に接続し且つ、前記遅延素子同士の複数の接続点の一つである第１の接続点に電源オフ時に一定電位に固定するスイッチ素子を接続して成るリング発振回路において、前記遅延素子同士の複数の接続点のうち前記第１の接続点以外の接続点に接続される容量素子の容量値と、前記第１の接続点に接続される容量素子の容量値とが異なる値であることを特徴とする。
【００１８】
上記発明によれば、遅延素子同士の複数の接続点のうちスイッチ素子を接続した第１の接続点に接続される容量素子の容量値を、前記第１の接続点以外の接続点に接続される容量素子の容量値と異なる値にすることにより、スイッチ素子が接続されているために生ずる前記第１の接続点の容量値と前記第１の接続点以外の容量値とのずれを是正することができ、それにより、前記第１の接続点に出力側が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとのずれを少なくすることができる。
【００１９】
第２の発明のリング発振回路は、前記第１の接続点に接続される容量素子の容量値と前記スイッチ素子の容量値の合計値が、前記第１の接続点以外の接続点に接続される容量素子の容量値と等しいことを特徴とする。
【００２０】
上記発明によれば、スイッチ素子が接続されているために生ずる前記第１の接続点の容量値と前記第１の接続点以外の容量値が同じになり、それにより、前記第１の接続点に出力側が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとのずれをほぼ無くすことができる。
【００２１】
第３の発明のリング発振回路は、出力側に容量素子を接続した遅延素子複数個を直列に接続し且つ、前記遅延素子同士の接続点を電源オフ時に一定電位に固定するスイッチ素子を前記第１の接続点に接続して成るリング発振回路において、前記第１の接続点に出力側が接続された遅延素子以外の他の遅延素子の出力側に、前記スイッチ素子と同一形状の素子を備えることを特徴とする。
【００２２】
上記発明によれば、前記第１の接続点に出力側が接続された遅延素子以外の他の遅延素子の出力側の容量値は、容量素子の容量値と、前記接続点を電源オフ時に一定電位に固定するスイッチ素子と同一形状の素子の容量値との合計になり、また、前記第１の接続点に出力側が接続された遅延素子の出力側は、容量素子の容量値と、前記第１の接続点を電源オフ時に一定電位に固定するスイッチ素子の容量値との合計になる。これにより、全ての遅延素子の出力側の容量値を同一にできるため、前記第１の接続点に出力側が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとのずれをほぼ無くすことができる。
【００２３】
第４の発明のリング発振回路は、出力側に出力端子が接続された遅延素子の出力側に接続された容量素子の容量値が、他の遅延素子の出力側に接続される容量素子の容量値と異なる値であることを特徴とする。
【００２４】
上記発明によれば、出力側に出力端子が接続された遅延素子の出力側は、容量素子の容量値と、前記接続点を電源オフ時に一定電位に固定するスイッチ素子と同一形状の素子の容量値及び、出力端子の容量値の合計になるため、他の遅延素子の出力側の容量値よりも出力端子の容量値分ずれてしまうが、この出力側に出力端子が接続された遅延素子の出力側に接続される容量素子の容量値を他の容量素子のそれと異ならせて前記ずれを是正することができるため、全ての遅延素子の出力の立ち上がり立ち下がりタイミングをほぼ同一にすることができる。
【００２５】
第５の発明のリング発振回路は、前記出力側に出力端子が接続された遅延素子の出力側の容量素子と出力端子の容量値の合計値が、前記出力側に出力端子が接続された遅延素子以外の他の遅延素子の出力側の容量素子の容量値と等しいことを特徴とする。
【００２６】
上記発明によれば、出力側に出力端子が接続された遅延素子の出力側の容量値と他の遅延素子の出力側の容量値が同じになるため、全ての遅延素子の出力の立ち上がり立ち下がりタイミングを厳密に同一にすることができる。
【００２７】
第６の発明のＰＬＬ回路は、請求項１乃至５いずれかに記載のリング発振回路と電圧電流変換回路とから成る電圧発振回路を有することを特徴とする。
【００２８】
上記発明によれば、リング発振回路は遅延素子の出力の立ち上がり立ち下がりタイミングにずれが余り無いためその出力のジッタが少ないので、このようなリング発振回路を用いて電圧発振回路を構成することにより、ＰＬＬ回路が発生するクロックのジッタを低減させることができる。
【００２９】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の実施の形態を図面に基づいて説明する。図１は、本発明の第１の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。但し、従来例と同様の部分には同一符号を付して説明する。電流制御発振器のリングオシレータ部１０２は、複数（奇数）の遅延素子１０３が直列接続され、各遅延素子１０３の出力側に容量素子１０４、１０４、…、１０６，１０４が接続された構成を有し、さらに、出力側に出力端子が接続された遅延素子１０３の前段の遅延素子１０３（以降、この遅延素子を他の遅延素子と区別するために遅延素子１０３ａと称する）の出力側にはパワーダウン用のノード固定素子１０５が接続されている。
【００３０】
尚、本例では、遅延素子１０３、１０３ａとして、同一特性のシングルエンド型インバータを用いているが、差動型インバータを用いても良い。また、容量素子１０６は他の容量素子１０４に比べて小さい容量値になっており、他の容量素子１０４の容量値は全て同一である。
【００３１】
次に本実施の形態の動作について説明する。リングオシレータ部１０２は出力側に出力端子が接続された遅延素子１０３の出力が初段の遅延素子１０３の入力に正帰還する経路を有する。これにより、初段の遅延素子１０３の入力に、出力側に出力端子が接続された遅延素子１０３の出力（入力と逆相）が遅延して入力されることが繰り返されて発振する。この発振周波数は、ＩＣＯ−ＢＩＡＳで電流源（トランジスタ）１０１を流れる電流を調整して各遅延素子１０３の遅延量を変化させることにより設定される。
【００３２】
この際、本例では容量素子１０６の容量値が他の容量素子１０４の容量値よりも小さいため、この容量素子１０６にノード固定素子１０５が並列に接続されて遅延素子１０３ａの出力側の容量値が大きくなっても、他の遅延素子１０３の出力側の容量値と比べて大差ない（ミスマッチが少ない）。それ故、遅延素子１０３の出力と遅延素子１０３ａの出力の立ち上がり方と立ち下がり方のタイミングのずれが縮小する。
【００３３】
図２（ａ）、（ｂ）は、それぞれ従来のリングオシレータ部を用いた電流制御発振器（図６）と、本実施の形態のリングオシレータ部を用いた電流制御発振器（図１）を使用した場合の出力信号ＶＣＯ＿ＯＵＴ  の周波数スペクトラムの特性図であり、横軸は周波数、縦軸はパワースペクトラムである。
【００３４】
本実施の形態の電流制御発振器を使用した場合の出力信号ＶＣＯ＿ＯＵＴ  の周波数スペクトラムは、従来の電流制御発振器を使用した場合の出力信号ＶＣＯ＿ＯＵＴ  の周波数スペクトラムに比べ、図示の如くセンター周波数の上下に現れる別の周波数成分が小さくなり、出力信号ＶＣＯ＿ＯＵのジッタが従来に比べて低減していることが分かる。
【００３５】
本実施の形態によれば、遅延素子同士の接続点の一つである第１の接続点に接続される容量素子１０６の容量値を第１の接続点以外の接続点に接続される容量素子１０４の容量値に比べて小さくすることにより、遅延素子１０３ａの出力側の容量値と他の遅延素子１０３の出力側の容量値との差を少なくでき、その分、遅延素子１０３の出力と遅延素子１０３ａの出力の立ち上がり方と立ち下がり方のタイミングのずれを縮小できる。これにより、リングオシレータ部１０２の出力、すなわち、電圧制御発振器の発振周波数のジッタを低減させることができる。
【００３６】
また、本実施の形態のリング発振回路を用いてＰＬＬ回路を構成することにより、ＰＬＬ回路が発生するクロックのジッタを低減することができ、例えば前記クロックを映像の再生データを取り出す基準クロックの生成に使用する場合に、データの取り違えにより再生画面に歪やちらつきを引き起こす可能性を低くすることができる。
【００３７】
尚、パワーダウン用のノード固定素子１０５の容量値と容量素子１０６の容量値の合計値が、他の遅延素子１０３に接続される容量１０４の容量値と等しくなるように容量素子１０６の容量値を設定することにより、遅延素子１０３ａの出力側の容量値のミスマッチをさらに小さくすることができ、リングオシレータ部１０２の出力、すなわち、ＰＬＬ回路の発振周波数のジッタをさらに低減させることができる。
【００３８】
（第２の実施の形態）
図３は、本発明の第２の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。但し、従来例と同様の部分には同一符号を付して説明する。電流制御発振器のリングオシレータ部１０２は、複数（奇数）の遅延素子１０３が直列接続され、各遅延素子の出力側に容量素子１０４及びスイッチ素子２０１、或いは容量素子１０４及びノード固定素子１０５が接続された構成を有している。ここで、ノード固定素子１０５はパワーダウン時にノードの電位をグランドに固定する機能を有し、スイッチ素子２０１は遅延素子１０３の出力側の容量の調整用である。
【００３９】
尚、本例では、遅延素子１０３として、同一特性のシングルエンド型インバータを用いているが、差動型インバータを用いても良い。また、容量素子１０４は全て同一の容量値である。さらに、スイッチ素子２０１とノード固定素子１０５は同一形状の素子でその容量値も同一である。
【００４０】
本実施の形態によれば、出力側に出力端子が接続された遅延素子の前段の遅延素子１０３の出力側に接続されているノード固定素子１０５と同一の容量値を持つスイッチ素子２０１を、他の遅延素子１０３の出力側に接続することにより、全ての遅延素子１０３の出力側の容量値をほぼ同一にすることができるため、全ての遅延素子１０３の出力の立ち上がり方と立ち下がり方のタイミングのずれをほぼ無くして、リングオシレータ部１０２の出力、すなわち、ＰＬＬ回路の発振周波数のジッタを低減させることができる。
【００４１】
また、上記のように遅延素子１０３の出力側の容量値調整用としてスイッチ素子２０１を用いた場合、容量密度の大きな容量素子でミスマッチを低減する場合に比べて回路のレイアウト面積は大きくなるが、同一形状の素子を使用することで、プロセスのばらつき、温度によるばらつき、電圧によるばらつき等に対して全ての素子が同じようにばらつくので、前記容量値のミスマッチをさらに小さくすることができ、出力信号のジッタをさらに低減することができる。
【００４２】
尚、上記実施の形態にて、遅延素子の出力側に接続されたスイッチ素子２０１はアクティブに機能せず、単に容量調整用として接続にしているが、ノード固定の機能を持たせてアクティブに機能させる構成でも、同様の効果がある。
【００４３】
（第３の実施の形態）
図４は、本発明の第３の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。但し、従来例と同様の部分には同一符号を付して説明する。電流制御発振器のリングオシレータ部１０２は、複数（奇数）の遅延素子１０３が直列接続され、各遅延素子の出力側に容量素子１０４及びスイッチ素子２０１、或いは容量素子１０４及びノード固定素子１０５、或いは容量素子２０２及びスイッチ素子２０１が接続された構成を有し、図３に示した第２の実施の形態の構成とほぼ同様であるが、出力側に出力端子が接続された遅延素子１０３の出力側に接続された容量素子２０２の容量値を他の容量素子１０４の容量値に比べて小さくしている点が異なるところである。
【００４４】
このため、出力側に出力端子（図示せず）が接続される遅延素子１０３の実質的な容量値は、容量素子２０２と出力端子の容量値を合計した値となるため、容量素子２０２の容量値が小さい分、この出力側に出力端子が接続された遅延素子１０３の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを小さくすることができる。
【００４５】
それ故、本実施の形態では、出力側に出力端子が接続された遅延素子１０３の出力と他の遅延素子１０３の出力の立ち上がり方と立ち下がり方のタイミングのずれは縮小し、第２の実施の形態に比べて全遅延素子１０３の出力タイミングの均一性が増大し、出力信号のジッタを一層低減することができる。
【００４６】
さらに、出力端子と容量素子２０２の容量値の合計が、出力側に出力端子が接続された遅延素子以外の他の遅延素子１０３の出力側の容量値と等しくなるように容量素子２０２の容量値を設定することにより、出力側に出力端子が接続された遅延素子１０３の出力側と他の遅延素子１０３の出力側の容量値とのミスマッチをさらに小さくすることができ、出力信号のジッタをさらに一層低減することができる。
【００４７】
尚、本発明は上記実施の形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。本発明のリング発振回路はＰＬＬ回路に用いられることを前提として説明したが、本発明の出力信号のジッタが低減されたリング発振回路を他の電子回路に用いることにより、当該電子回路の前記ジッタによる悪影響を低減することができる。
【００４８】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、出力側にパワーダウン時に動作するスイッチ素子が接続された遅延素子の出力側に接続される容量素子の容量値を他の容量素子の容量値と異なる値として、この遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを小さくして、出力側にスイッチ素子が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとをほぼ同じにすることができ、リング発振回路の出力信号のジッタを低減させることができる。
【００４９】
請求項２に記載の発明によれば、出力側にスイッチ素子が接続された遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とを同じにして、この遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを無くして、出力側にスイッチ素子が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとを同一にすることにより、リング発振回路の出力信号のジッタをさらに低減させることができる。
【００５０】
請求項３に記載の発明によれば、出力側にスイッチ素子が接続された遅延素子以外の他の遅延素子の出力側に前記スイッチ素子と同一形状の素子を接続することにより、この遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを無くして、出力側にスイッチ素子が接続された遅延素子の出力の立ち上がり立ち下がりタイミングと他の遅延素子のそれとを同一にすることにより、リング発振回路の出力信号のジッタをさらに低減させることができる。また、容量値調整に前記スイッチ素子と同一形状の素子を用いることにより、プロセスのばらつき、電圧によるばらつき、温度によるばらつき等による遅延素子の出力側の容量値のミスマッチを小さくすることができ、リング発振回路の出力信号のジッタをさらに低減することができる。
【００５１】
請求項４に記載の発明によれば、出力側に出力端子が接続された遅延素子の出力側に接続されている容量素子の容量値を異ならせて出力端子の容量に起因する当該出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを是正することにより、出力側に出力端子が接続された遅延素子を含めて全ての遅延素子の出力の立ち上がり立ち下がりタイミングをほぼ同一とすることにより、出力信号のジッタをさらに一層低減することができる。
【００５２】
請求項５に記載の発明によれば、出力側に出力端子が接続された遅延素子の出力側の容量値と他の容量素子の出力側の容量値を同じにして、出力側に出力端子が接続された遅延素子の出力側の容量値と他の遅延素子の出力側の容量値とのミスマッチを無くして、出力側に出力端子が接続された遅延素子を含めて全ての遅延素子の出力の立ち上がり立ち下がりタイミングを同一とすることにより、出力信号のジッタをさらに一層低減することができる。
【００５３】
請求項６に記載の発明によれば、発振出力にジッタが少ないリング発振回路を用いて電圧発振回路を構成することにより、この電圧発振回路を用いたＰＬＬ回路が発生するクロックのジッタを低減させることができ、例えばＰＬＬ回路が映像の再生データを取り出す基準クロックの生成に使用される場合、データの取り違えにより再生画面に歪やちらつきを引き起こす可能性を低くすることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。
【図２】第１の実施の形態の電流制御発振器と従来の電流制御発振器の特性の違いを示した周波数スペクトラム特性図である。
【図３】本発明の第２の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。
【図４】本発明の第３の実施の形態に係るリング発振回路（リングオシレータ部）の構成を示した回路図である。
【図５】従来のＰＬＬ回路の概略構成を示すブロック図である。
【図６】従来の電圧制御発振器内の電流制御発振器の一例を示す回路図である。
【符号の説明】
１０１  電流源
１０２  リングオシレータ部
１０３、１０３ａ  遅延素子
１０４、１０６、２０２  容量素子
１０５  ノード固定素子
２０１  スイッチ素子
【図１】
2004343636.tif 000003
【図２】
2004343636.tif 000004
【図３】
2004343636.tif 000005
【図４】
2004343636.tif 000006
【図５】
2004343636.tif 000007
【図６】
2004343636.tif 000008