(57)【要約】【課題】本発明の課題は、複数のトランジスタを用いたターナリダイナミックＣＡＭセルで構成されるＴ−ＣＡＭアレイにおいて、検索動作と同様の電流経路を用いて記憶情報をマッチ線に読み出しながらリフレッシュ動作を行うことにより、検索速度を維持しつつ、集積度の高いアレイを実現することである。【解決手段】マッチ線に平行な再書き込みデータ線を設け、再書き込みデータ線とダイナミックＣＡＭセル内の蓄積ノードとの間に再書き込み用のトランジスタを挿入する。このセル構成により、蓄積ノードに記憶された情報を一つずつマッチ線に読み出し、再書き込みデータ線から情報を書き込むことにより、リフレッシュ動作を実現する。【選択図】  図１
2004355691.tif 000002
【特許請求の範囲】
【請求項１】
列方向に配設されたマッチ線と、
行方向に配設された第１および第２サーチ線と、
前記マッチ線の方向に配設された再書き込みデータ線と、
前記マッチ線に接続された比較信号検出回路と、
書き込まれたエントリ情報を保持する第１および第２蓄積ノードと、
前記第１および第２蓄積ノードにそれぞれ接続され、前記サーチ線の信号電位に応じて前記マッチ線に前記第１および第２蓄積ノードに保持されている情報を伝達する第１および第２トランジスタと、
前記第１および第２蓄積ノードの各々と前記再書き込みデータ線との間に配置された第１および第２の再書き込みトランジスタと、
前記第１トランジスタ、前記第１蓄積ノードおよび前記第１の再書き込みトランジスタとを含む第１の情報保持部と、前記第２トランジスタ、前記第２蓄積ノードおよび前記第２の再書き込みトランジスタとを含む第２の情報保持部とが１対をなすメモリセルを複数有し、
検索動作において、前記サーチ線から入力された検索キー情報と前記第１および第２の情報保持部の情報とを比較した結果に応じた信号を前記マッチ線に発生し、該信号を前記比較信号検出回路で弁別し、
前記第１および第２蓄積ノードに保持された情報のリフレッシュ動作において、前記第１および第２サーチ線を順に活性化させ、前記第１および第２の情報保持部の情報に応じた信号を前記マッチ線に発生し、該信号を前記比較信号検出回路で弁別し、前記弁別した情報を前記再書き込みデータ線に転送し、前記再書込み用トランジスタを介して前記蓄積ノードに書き込むことを特徴とする半導体装置。
【請求項２】
前記第１および第２蓄積ノードの各々の一端は、半導体基板主表面に対して垂直方向にソースおよびドレイン間の電流経路を有する第１及び第２の垂直型電界効果トランジスタを介して前記再書き込みデータ線にそれぞれ接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記サーチ線からの信号に応じて前記蓄積ノードの情報にアクセスする際に、前記蓄積ノードは、電気的にフローティング状態であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
列方向に配設されたマッチ線と、
行方向に配設された第１および第２サーチ線と、
前記第１および第２サーチ線とそれぞれ対をなすように配設された第２および第１ビット線と、
前記第１および第２ビット線とそれぞれ対をなすように配設された第１および第２の再書き込み列選択線と、
前記マッチ線の方向に配設されたワード線および再書き込みデータ線と、
前記マッチ線に接続された比較信号検出回路と、
その一端子が接地線に接続され、書き込まれたエントリ情報を保持する第１および第２の情報保持トランジスタと、
前記第１および第２の情報保持トランジスタの一端子がそれぞれ接続され、前記サーチ線の信号電位に応じて前記マッチ線に前記第１および第２の情報保持トランジスタに保持されている情報を伝達する第１および第２トランジスタと、
前記第１および第２の情報保持トランジスタの各々と前記再書き込みデータ線との間に配置された第１および第２の再書き込みトランジスタと、
前記第１および第２の情報保持トランジスタ並びに、前記第１および第２のビット線にそれぞれ対応して接続された第１および第２書込みトランジスタと、
前記第１トランジスタ、前記第１情報保持トランジスタおよび前記第１の再書き込みトランジスタとを含む第１情報保持部と、前記第２トランジスタ、前記第２情報保持トランジスタおよび前記第２の再書き込みトランジスタとを含む第２情報保持部とを一組の情報記憶単位とするメモリセルを複数有し、
前記メモリセル毎に記憶された情報の検索は、前記第１および第２サーチ線から検索キー情報を入力し、前記第１および第２の情報保持トランジスタに保持されたエントリ情報と前記検索キー情報との比較を行い、該比較結果のそれぞれを前記マッチ線に信号電圧として出力し、
前記情報保持トランジスタに保持された情報のリフレッシュは、前記第１および第２サーチ線を順次活性化することにより前記マッチ線に読み出された情報を前記比較信号検出回路で弁別し、前記弁別した情報を前記第１および第２再書き込み列選択線を活性化することにより、前記再書き込みデータ線を介して前記情報保持トランジスタに再書き込みを行なうことを特徴とする半導体装置。
【請求項５】
前記第１および第２書込みトランジスタは、半導体基板主表面に対して垂直方向にソースおよびドレイン間の電流経路を有する垂直型電界効果トランジスタが用いられていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１および第２書込みトランジスタ並びに前記第１および第２の再書き込みトランジスタのそれぞれは、半導体基板主表面に対して垂直方向にソースおよびドレイン間の電流経路を有する垂直型電界効果トランジスタが用いられていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記第１および第２情報保持トランジスタのゲート端子は、書き込まれたエントリ情報を保持する第１および第２蓄積ノードを有し、
前記サーチ線からの信号に応じて前記蓄積ノードの情報にアクセスする際に、前記蓄積ノードは電気的にフローティング状態であることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第１および第２蓄積ノードにそれぞれ第１および第２キャパシタの一端が接続され、他端が相互に結線されていることを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記第１および第２ビット線と前記第１および第２サーチ線とがそれぞれ共通化された一配線からなることを特徴とする請求項４に記載の半導体装置。
【請求項１０】
列方向に配設されたマッチ線と、
行方向に配設された第１および第２サーチ線と、
前記マッチ線の方向に配設された再書き込みデータ線と、
書き込まれたエントリ情報を保持する第１および第２の情報保持トランジスタと、
前記サーチ線の信号電位に応じて前記マッチ線に前記第１および第２の情報保持トランジスタに保持されている情報を伝達する第１および第２トランジスタと、
前記第１および第２の情報保持トランジスタの各々と前記再書き込みデータ線との間に配置された第１および第２の再書き込みトランジスタと、
前記第１および第２の情報保持トランジスタ並びに、前記第１および第２のビット線にそれぞれ対応して接続された第１および第２書込みトランジスタと、
前記ビット線に接続され、前記第１および第２サーチ線から入力されたそれぞれの検索キー情報と第１および第２の情報保持トランジスタに書き込まれたそれぞれのエントリ情報との比較結果に応じた信号を前記マッチ線に発生し、該信号を弁別する比較信号検出回路と、
前記第１トランジスタ、前記第１情報保持トランジスタおよび前記第１の再書き込みトランジスタとを含む第１情報保持部と、前記第２トランジスタ、前記第２情報保持トランジスタおよび前記第２の再書き込みトランジスタとを含む第２情報保持部とを一組の情報記憶単位とするメモリセルを複数有することを特徴とする半導体装置。
【請求項１１】
前記第１および第２の情報保持トランジスタの一端子は、それぞれ前記第１および第２のトランジスタに接続され、他端子はそれぞれ接地線に接続されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１および第２の情報保持トランジスタの一端子は、それぞれ前記マッチ線に接続され、他端子はそれぞれ前記第１および第２トランジスタに接続され、前記第１および第２トランジスタの一端子は、それぞれ接地線に接続される構成であることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１および第２の情報保持トランジスタの一端子は、それぞれ前記第１および第２のトランジスタに接続され、他端子はそれぞれ前記マッチ線の方向に配設された放電線に接続されていることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記第１および第２書込みトランジスタは、半導体基板主表面に対して垂直方向にソースおよびドレイン間の電流経路を有する垂直型電界効果トランジスタが用いられていることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記第１および第２書込みトランジスタ並びに前記第１および第２の再書き込みトランジスタのそれぞれは、半導体基板主表面に対して垂直方向にソースおよびドレイン間の電流経路を有する垂直型電界効果トランジスタが用いられていることを特徴とする請求項１０に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に蓄積ノードに記憶された情報と入力された情報との比較を行うコンテント・アドレッサブル・メモリセル（ＣＡＭセル）を含む半導体装置であって、３値情報をリフレッシュしながら記憶するターナリダイナミックＣＡＭセル（Ｔ−ＤＣＡＭセル）を用いた高速かつ高集積なＴ−ＤＣＡＭアレイを含む半導体装置に関する。
【０００２】
【従来の技術】
インターネットの爆発的な普及に伴い、ネットワークにおけるルータやスイッチに要するテーブル規模が急増しており、テーブル検索の高速化が課題となっている。従来、計算アルゴリズムの改善によりテーブル検索の高速化を行ってきたが、その処理能力は上限に達しつつある。また、ソフトウェア的な解法は、様々な規格のネットワークに対応する柔軟性に欠けるという課題もある。これらの課題をハードウェア的に解決する手段として、ターナリ・コンテント・アドレッサブル・メモリ（Ｔ−ＣＡＭ）が注目されている。
【０００３】
非特許文献１は、ターナリ・ダイナミック・コンテント・アドレッサブル・メモリ（Ｔ−ＤＣＡＭ）におけるＴ−ＤＣＡＭセル構成を記載する。図２に非特許文献１のＦｉｇ．２のセル構成を示す。このセルは、ＮＭＯＳトランジスタＴ１、Ｔ２、Ｔ４、Ｔ６とキャパシタＣ１、Ｃ２により蓄積ノードＮ１、Ｎ２を構成し、三値情報を記憶する。また、ＮＭＯＳトランジスタＴ３、Ｔ４、Ｔ５、Ｔ６によるＸＮＯＲ演算機能を有し、記憶情報と入力情報との比較を行う。
【０００４】
まず、メモリ機能について説明する。
三値情報は、情報１’、情報０’、所謂Ｄｏｎ’ｔ  ｃａｒｅ’状態を表す情報Ｘ’である。高電圧を論理１’、低電圧を論理０’とすると、蓄積ノード（Ｎ１，Ｎ２）の論理値は、情報１’の場合（１，０）、情報０’の場合（０，１）、情報Ｘ’の場合（０，０）である。記憶情報のリフレッシュはトランジスタＴ１、Ｔ２を介して行われ、同図では省略されているが、ビット線ＢＬ１、ＢＬ２にそれぞれ接続されたセンスアンプを用いて読み出しと再書き込みが行われる。
【０００５】
次に、ＸＮＯＲ演算機能について説明する。記憶情報と比較される情報は、サーチ線ＳＬ１、ＳＬ２  を介して入力され、三値情報である。その内訳は、情報１’と情報０’、さらに、所謂マスク状態を表す情報ＭＡＳＫ’である。比較動作において双方の情報が一致した場合、高電圧にプリチャージされたマッチ線ＭＬと低電圧（例えば接地電圧ＶＳＳ）に固定された放電線ＤＣＬとの間に電流経路が形成されないので、マッチ線はプリチャージ電圧に保持される。一方、双方の情報が異なる場合、マッチ線ＭＬと放電線ＤＣＬとの間に電流経路が形成されるので、マッチ線ＭＬは放電される。以上の動作によるマッチ線ＭＬの電圧変化を、図示されていないマッチ線センスアンプで弁別することにより、比較結果を判定する。なお、記憶情報がＸ’であったり、入力情報がＭＡＳＫ’であったりした場合は、マッチ線ＭＬと放電線ＤＣＬとの間に電流経路が形成されないので、一致と判定される。
【０００６】
特許文献１は、別のＴ−ＤＣＡＭセル構成を記載する。図３に特許文献１図２のセル構成を示す。このセルは、非特許文献１のセルと同じようにトランジスタＴ３、Ｔ４、Ｔ５、Ｔ６によるＸＮＯＲ演算機能を有するが、メモリ機能の構成が異なる。すなわち、図２に示した構成に、二つのＮＭＯＳトランジスタＴ９、Ｔ１０が新たに追加されている。このような構成により、図２のセルと同様に三値情報を記憶する。再書き込み動作は、図２に示した構成のセルと同じように、トランジスタＴ１、Ｔ２を介して行われる。しかし、リフレッシュ動作における読み出し方が異なり、新たに追加されたトランジスタＴ９、Ｔ１０を用いて読み出し動作が行われる。すなわち、トランジスタＴ９、Ｔ１０が活性化されることにより、記憶情報により決まるトランジスタＴ４、Ｔ６の導通状態に応じた信号がビット線ＢＬ１、ＢＬ２に発生される。
【０００７】
【特許文献１】
特開２００２−１９７８７２号公報
【特許文献２】
特開２０００−２６９４５７号公報
【特許文献３】
特開平１０−２７４８１号公報
【非特許文献１】
「レコーズ・オブ・ザ・２０００・アイ・イー・イー・イー、インターナショナル・ワークショップ・オン・メモリ・テクノロジー、デザイン・アンド・テスティング（Ｒｅｃｏｒｄｓ  ｏｆ  ｔｈｅ  ２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ，  Ｄｅｓｉｇｎ  ａｎｄ  Ｔｅｓｔｉｎｇ）」、２０００年、ｐ．１０１−１０５
【０００８】
【発明が解決しようとする課題】
本願発明者等は、本願に先立ち、Ｔ−ＣＡＭアレイの高速化、高集積化について検討した。特に、セル面積が小さいＴ−ＤＣＡＭセルの中で、図３に示したセルに注目した。この理由は、次に述べるように二つある。
第一に、このセルは、原理的にキャパシタがなくとも動作可能であるため、微細化を進める上で障害となるキャパシタ形成の制約が緩和することができるためである。
第二に、キャパシタを取り除いてＮＭＯＳトランジスタだけでこのセルを構成した場合、マスク枚数削減によりビットコストを低減できると予測されるためである。
【０００９】
しかし、以下に示す三つの問題があることに気がついた。
第一の問題は、ＸＮＯＲ演算速度の低下である。図３のセル構成は、図２に示した構成にトランジスタＴ９、Ｔ１０を追加したことにより中間ノードＭ１、Ｍ２の拡散層容量が増し、マッチ線ＭＬへの出力信号発生時間が長くなる恐れがある。ＸＮＯＲ演算時間の増大は、Ｔ−ＣＡＭアレイ動作の高速化を阻害する。
第二の問題は、センスアンプの面積が大きい点である。前述したように、図３に示したセルを用いたＴ−ＤＣＡＭアレイは、検索動作においてマッチ線ＭＬに発生した信号の他に、リフレッシュ動作においてビット線ＢＬ１およびＢＬ２に発生された読み出し信号をそれぞれ弁別しなければならない。このため、全てのマッチ線とビット線にセンスアンプを配置しなければならず、セル占有率が低下する。セル占有率の低下は、Ｔ−ＣＡＭアレイ高集積化の障害となる。
第三の問題は、リテンション特性の悪化である。一般に、トランジスタの微細化が進むと、リーク電流が増加することが知られている。図３に示したセル構成において、トランジスタＴ１、Ｔ２のリーク電流が増加すると、所謂リテンション時間と呼ばれる記憶情報保持時間が短くなってしまう。このために、頻繁にリフレッシュ動作を行わなければならないので、Ｔ−ＣＡＭアレイのリフレッシュ電力が増加する。
【００１０】
本発明の課題は、これらの問題を解決することである。すなわち、本発明の目的は、高速かつ集積度の高いＴ−ＣＡＭアレイを実現するためのＴ−ＤＣＡＭセル構成を提供することである。
【００１１】
【課題を解決するための手段】
本発明の代表的な手段の一つを示せば以下の通りである。
即ち、マッチ線ＭＬに平行な再書き込みデータ線ＲＷＤを設け、Ｔ−ＤＣＡＭセル内の蓄積ノードと再書き込みデータ線との間に再書き込み用のトランジスタを挿入する。リフレッシュ動作を行うには、まず、蓄積ノードに記憶された情報を一つずつマッチ線に読み出し、マッチ線に接続されたセンスアンプで弁別する。次に、読み出した情報を再書き込みデータ線に転送し、再書き込みトランジスタを介して蓄積ノードに書き込む。
【００１２】
したがって、マッチ線と接地電極との間に形成される同じ電流経路を用いて検索動作と読み出し動作を行うことにより、検索動作の高速性を損なうことなくリフレッシュ動作を実現することができる。また、センスアンプがマッチ線のみに配置されることにより、Ｔ−ＣＡＭアレイ面積を削減することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施例を図面を用いて詳細に説明する。
実施例の各ブロックを構成する回路素子は、特に制限されないが、典型的には公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の半導体集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【００１４】
＜実施例１＞
《Ｔ−ＤＣＡＭセル構成例》
図１は、本発明によるＴ−ＤＣＡＭセルの構成例を示している。このセルは、８個のＮＭＯＳトランジスタで構成される。同図では、説明を容易にするために、図２や図３に対応するトランジスタやノードには同じ符号がつけられており、トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６が共通である。本発明のＴ−ＤＣＡＭセル構成は、以下の二つの特徴を有する。
第一の特徴は、図２や図３のセルに用いられていたキャパシタＣ１、Ｃ２が排され、蓄積ノードＮ１、Ｎ２が寄生容量で形成される点にある。
第二に、マッチ線ＭＬに平行な再書き込みデータ線ＲＷＤが配置され、再書き込みデータ線ＲＷＤと蓄積ノードＮ１、Ｎ２との間に再書き込み用のトランジスタＴ７、Ｔ８を挿入した点にある。そこで、追加したトランジスタＴ７、Ｔ８について注目して、セル構成を説明する。
【００１５】
まず、トランジスタＴ７のソースをトランジスタＴ１のソースと共にトランジスタＴ４のゲートに接続し、図示されていない拡散層容量やトランジスタＴ４のゲート容量により蓄積ノードＮ１を形成する。同様に、トランジスタＴ８のソースをトランジスタＴ２のソースと共にトランジスタＴ６のゲートに接続し、図示されていない拡散層容量やトランジスタＴ６のゲート容量により蓄積ノードＮ２を形成する。また、トランジスタＴ７のゲートを再書き込み列選択線ＲＷ２、トランジスタＴ８のゲートを再書き込み列選択線ＲＷ１にそれぞれ接続する。さらに、トランジスタＴ７、Ｔ８のドレインを再書き込みデータ線ＲＷＤにそれぞれ接続する。
【００１６】
次に、図４に従い、図１に示した構成のＴ−ＤＣＡＭセルを用いたＴ−ＣＡＭアレイ構成を説明する。
同図では、ｍ×ｎビットのＴ−ＤＣＡＭセルＣＬ１１〜ＣＬｍｎを有する構成が示されている。ロウデコーダＸＤＥＣは、複数のワード線ＷＬｊ（ｊ＝１，２，…，ｍ）の中から、後述するロウアドレスバスＸＢＳを介して入力された複数のロウアドレス信号に応じたワード線を選択する。比較信号判定回路ＣＳＤＴＣは、マッチ線ＭＬｊ（ｊ＝１，２，…，ｍ）のプリチャージと、マッチ線ＭＬｊに発生された微小な信号の弁別を行う。また、微小信号の検出結果に応じて発生する信号を、後述する一致信号バスＨＢＳや再書き込みデータ線ＲＷＤ  ｊ（ｊ＝１，２，…，ｍ）へ出力する。これらの動作を実現する比較信号判定回路ＣＳＤＴＣの具体的な構成は、例えば、マッチ線毎にプリチャージ回路、センスアンプ、再書き込みデータ線駆動回路を有する。サーチ線およびビット線制御回路ＳＢＣＴＬは、データバスＤＢＳを介して入力されたエントリ、検索キー、カラムアドレスと、マスク信号バスＭＫＢＳを介して入力された複数のマスク信号に応じて、サーチ線ＳＬｋ（ｋ＝１，２，…，ｎ）およびビット線ＢＬｋ（ｋ＝１，２，…，ｎ）を駆動する。さらに、再書き込み列選択回路ＲＷＳは、データバスＤＢＳを介して入力されたカラムアドレスに応じた再書き込み列選択線ＲＷを駆動する。なお、エントリはＴ−ＤＣＡＭセルに記憶される情報を指し、ビット線を介してセルに入力される。また、検索キーはエントリと比較される情報を指し、サーチ線を介してＴ−ＣＡＭアレイに入力される。このようなアレイ構成を用いることにより、図１に示した構成のセルは、従来セルと同じように三値情報の書き込み動作と検索動作を行う。また、次に述べるように、サーチ線を一本ずつ活性化して列毎に記憶情報を読み出す新たな動作を行いながら、リフレッシュ動作を行う。ここでは簡単のために、ロウデコーダＸＤＥＣ、比較信号判定回路ＣＳＤＴＣ、サーチ線およびビット線制御回路ＳＢＣＴＬ、再書き込み列選択回路ＲＷＳのそれぞれは、図１の構成に直接接続されているものと仮定する。
【００１７】
まず、蓄積ノードＮ１に保持された情報を読み出すために、サーチ線ＳＬ１を不活性状態に保持したままサーチ線ＳＬ２を活性化させて、マッチ線ＭＬと中間ノードＭ１との間を導通させる。この時、トランジスタＴ４がオン状態であれば、マッチ線ＭＬと接地電極との間に電流経路が形成される。反対に、トランジスタＴ４がオフ状態であれば、マッチ線ＭＬと接地電極との間に電流経路が形成されない。すなわち、Ｔ−ＤＣＡＭセルが記憶している情報によりマッチ線ＭＬと接地電極との間の電流経路が定まり、記憶情報に応じた読み出し信号がマッチ線ＭＬに発生される。次に、この信号を前述した比較信号判定回路で弁別して、読み出した情報に応じて発生された信号を再書き込みデータ線ＲＷＤに転送する。最後に、再書き込み選択線ＲＷ２を活性化することにより、再書き込みトランジスタＴ９を介して記憶情報を蓄積ノードＮ１に書き込む。
【００１８】
以上が、蓄積ノードＮ１上の記憶情報のリフレッシュ動作である。この動作から、サーチ線ＳＬ１と再書き込み列選択線ＲＷ１を活性化することにより、蓄積ノードＮ２上の記憶情報のリフレッシュ動作が行われることは、容易に理解される。
【００１９】
次に、これらの原理に基づいて、図１に示した構成のＴ−ＤＣＡＭセルの動作を詳しく説明する。
【００２０】
《書き込み動作説明》
以下の動作説明においては、接地電圧をＶＳＳ、電源電圧をＶＤＤと表す。また、マッチ線のプリチャージ電圧をＶＰＣＨ、ワード線ＷＬや再書き込み制御線ＲＷ１、ＲＷ２に供給される昇圧電圧をＶＰＰとそれぞれ表す。プリチャージ電圧ＶＰＣＨは、接地電圧ＶＳＳよりも高いが、電源電圧ＶＤＤと同じかそれよりも小さな電圧に設定されているのものとする。また、昇圧電圧ＶＰＰは、電源電圧ＶＤＤよりも高い電圧であり、その差がＮＭＯＳトランジスタのしきい値以上になるように設定されているものとする。これらの仮定に基づき、図５に従い、書き込み動作について説明する。
【００２１】
まず、待機状態では、マッチ線ＭＬがＶＰＣＨにプリチャージされ、その他の信号は接地電圧ＶＳＳに保持される。次に、入力されたエントリに応じた電圧にビット線ＢＬ１、ＢＬ２が駆動される。続いて、接地電圧ＶＳＳとなっているワード線ＷＬが昇圧電圧ＶＰＰに駆動されると、トランジスタＴ１、Ｔ２がオン状態となり、蓄積ノードＮ１、Ｎ２と対応するビット線ＢＬ１、ＢＬ２との間が導通状態となる。図５は反転書き込み動作の例を示しており、実線が情報０’から情報１’への書き換え動作波形、点線が情報１’から情報０’への書き換え動作波形である。例えば情報０’から情報１’への反転書き込み動作では、接地電圧ＶＳＳとなっているビット線ＢＬ１が電源電圧ＶＤＤに駆動され、ビット線ＢＬ２が接地電圧ＶＳＳに保持される。次に、ワード線ＷＬが活性化されると、接地電圧ＶＳＳとなっている蓄積ノードＮ１が電源電圧ＶＤＤ、電源電圧ＶＤＤとなっている蓄積ノードＮ２が接地電圧ＶＳＳに向かってそれぞれ駆動される。蓄積ノードＮ１、Ｎ２の電圧が、対応するビット線ＢＬ１、ＢＬ２とほぼ同じ電圧に到達したタイミングで、昇圧電圧ＶＰＰとなっているワード線ＷＬを接地電圧ＶＳＳに駆動することにより、トランジスタＴ１、Ｔ２をオフ状態にする。さらに、ビット線ＢＬ１、ＢＬ２を接地電圧ＶＳＳに駆動して待機状態に戻ることにより、書き込み動作を終える。
以上は二値情報の書き込み動作であるが、第三の情報Ｘ’の書き込み動作では、ビット線ＢＬ１、ＢＬ２の双方を接地電圧ＶＳＳに保持したままワード線ＷＬを活性化することにより、蓄積ノードＮ１、Ｎ２の双方を接地電圧ＶＳＳに駆動する。なお、これらの動作説明により、図４に示した構成のＴ−ＣＡＭアレイでは、選択されたワード線に接続されたＴ−ＤＣＡＭセルに同時に情報が書き込まれることは、容易に理解できる。すなわち、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）などと同じように、行単位に書き込み動作が行われる。
【００２２】
《検索動作説明》
次に、図６に従い、図１に示した構成のＴ−ＤＣＡＭセルの検索動作について説明する。この動作では、従来のセルと同様に、トランジスタＴ３、Ｔ４、Ｔ５、Ｔ６を用いたＸＮＯＲ演算により、検索キーとエントリとの比較が行われる。
【００２３】
まず、二値情報に対する検索動作について説明する。待機状態では、全てのマッチ線がＶＰＣＨにプリチャージされ、その他の信号は接地電圧ＶＳＳに保持される。検索動作が始まると、サーチ線ＳＬ１、ＳＬ２は、入力された検索キーに応じた電圧に駆動される。同図では、実線は、検索キーが情報１’の場合のサーチ線動作波形、点線は、検索キーが情報０’の場合のサーチ線動作波形をそれぞれ表している。また、情報１’を記憶している場合の蓄積ノード波形が示されている。情報１’の検索動作では、サーチ線ＳＬ２が接地電圧ＶＳＳに保持された状態で、接地電圧ＶＳＳとなっているサーチ線ＳＬ１が電源電圧ＶＤＤに駆動される。このため、トランジスタＴ３がオフ状態、トランジスタＴ５がオン状態となり、マッチ線ＭＬと中間ノードＭ２との間が導通される。ここで、図６に示すように、Ｔ−ＤＣＡＭセルが情報１’を記憶しているならば、蓄積ノードＮ１が高電圧に保持されているのでトランジスタＴ４がオン状態、蓄積ノードＮ２が低電圧に保持されているのでトランジスタＴ６がオフ状態である。
【００２４】
したがって、マッチ線ＭＬと接地電極との間に電流経路が形成されず、マッチ線ＭＬはプリチャージ電圧ＶＰＣＨに保たれる。このような比較結果を、以下では一致（ＨＩＴ）と呼ぶ。反対に、同図では省略しているが、Ｔ−ＤＣＡＭセルが情報０’を記憶しているならば、蓄積ノードＮ１が低電圧に保持されているのでトランジスタＴ４がオフ状態、蓄積ノードＮ２が高電圧に保持されているのでトランジスタＴ６がオン状態である。したがって、マッチ線ＭＬと接地電極との間に中間ノードＭ２を介して電流経路が形成され、マッチ線ＭＬはプリチャージ電圧ＶＰＣＨから接地電圧ＶＳＳに向かって放電される。この様な比較結果を、以下では不一致（ＭＩＳＳ）と呼ぶ。これらの動作から、情報０’の検索動作も容易に理解できる。すなわち、サーチ線ＳＬ１が接地電圧ＶＳＳに保持された状態で、接地電圧ＶＳＳとなっているサーチ線ＳＬ２が電源電圧ＶＤＤに駆動される。このため、トランジスタＴ３がオン状態、トランジスタＴ５がオフ状態となり、マッチ線ＭＬと中間ノードＭ１との間が導通される。ここで、同図に示すように、Ｔ−ＤＣＡＭセルが情報１’を記憶しているならば、蓄積ノードＮ１が高電圧に保持されているのでトランジスタＴ４がオン状態、蓄積ノードＮ２が低電圧に保持されているのでトランジスタＴ６がオフ状態である。
【００２５】
したがって、マッチ線ＭＬと接地電極との間に中間ノードＭ１を介して電流経路が形成されて、マッチ線ＭＬは放電される。すなわち、不一致という比較結果が得られる。反対に、同図では省略しているが、Ｔ−ＤＣＡＭセルが情報０’を記憶しているならば、蓄積ノードＮ１が低電圧に保持されているのでトランジスタＴ４がオフ状態、蓄積ノードＮ２が高電圧に保持されているのでトランジスタＴ６がオン状態である。したがって、マッチ線ＭＬと接地電極との間に電流経路が形成されず、マッチ線ＭＬはプリチャージ電圧ＶＰＣＨに保持される。したがって、一致という比較結果が得られる。
【００２６】
さて、このような不一致動作において、プリチャージ電圧ＶＰＣＨと放電されているマッチ線の電圧との差が十分大きくなったタイミングで、電源電圧ＶＤＤとなっているサーチ線を接地電圧ＶＳＳに駆動してトランジスタＴ３、Ｔ５をオフ状態とすることにより、マッチ線ＭＬの放電を止める。同図では、サーチ線を非活性状態とするタイミングの微小な電圧差をＶＳＩＧと表しており、この電圧差を以下では比較信号量と呼ぶ。この比較信号量ＶＳＩＧは、前述した比較信号判定回路がマッチ線ＭＬの電圧を正確に弁別できるような値である。最後に、比較信号判定回路は、判定結果に応じたフル振幅の信号を前述した一致信号バスＨＢＳに出力すると共に、マッチ線ＭＬをプリチャージする。以上の動作により、検索動作を完了して、待機状態に復帰する。
【００２７】
次に、Ｔ−ＣＡＭにおける、第三の情報の検索動作を説明する。情報Ｘ’およびＭＡＳＫ’に対する検索動作は、図６には示されていないが、前述した二値情報の検索動作から容易に理解できる。まず、エントリが情報Ｘ’の場合、低電圧に保持された蓄積ノードＮ１、Ｎ２によりトランジスタＴ４、Ｔ６が共にオフ状態であるので、如何なる検索キーが入力されても、マッチ線ＭＬと接地電極との間に電流経路が形成されない。したがって、マッチ線ＭＬがプリチャージ電圧ＶＰＣＨに保持されるので、一致という比較結果が得られる。
【００２８】
また、検索キーが情報ＭＡＳＫ’にある場合、前述したマスク信号により、両方のサーチ線が強制的に接地電圧ＶＳＳに保持される。この場合、トランジスタＴ３、Ｔ５が共にオフ状態にあるので、エントリが如何なる情報であろうとも、マッチ線ＭＬと接地電極との間に電流経路が形成されない。したがって、マッチ線ＭＬはプリチャージ電圧ＶＰＣＨに保持される。すなわち、この場合も一致という比較結果が得られる。
【００２９】
図７は、これらの動作をまとめた真理値である。図１に示した構成のＴ−ＤＣＡＭセルにより、それぞれ三値の検索キーとエントリとの組み合わせで生成される九通りの検索動作が実現される。
以上では、マッチ線に一つのＴ−ＤＣＡＭセルが接続されているものと仮定して検索動作を説明してきた。しかし、実際のアレイは、図４に示すようにＴ−ＤＣＡＭセルが行列状に配置されており、マッチ線に複数のセルが接続されている。
【００３０】
したがって、検索動作におけるマッチ線は、接続されたセルの全てが一致した時にだけ、プリチャージ電圧ＶＰＣＨに保持される。もし、１つでも不一致状態のセルが存在すると、マッチ線は放電されて、不一致という比較結果が得られる。
【００３１】
《リフレッシュ動作説明》
次に、図１に示した構成のＴ−ＤＣＡＭセルのリフレッシュ動作について説明する。以下では、理解を助けるために図４のアレイ構成におけるセルＣＬ１１に注目しながら、図８に従って動作を説明する。
なお、セルＣＬｊｋ（ｊ＝１，２，…ｍ、ｋ＝１，２，…ｎ）内の蓄積ノードをＮ１ｊｋ、Ｎ２ｊｋ、中間ノードをＭ１ｊｋ、Ｍ２ｊｋとそれぞれ呼ぶことにする。図８の蓄積ノード波形において、実線はセルＣＬ１１が情報１’を記憶している場合、点線は情報０’を記憶している場合をそれぞれ示している。本動作の特徴は、以下に述べるように二つある。第一の特徴は、選択的にサーチ線を活性化してマッチ線に列毎に記憶情報を読み出し、比較信号判定回路、再書き込みデータ線、再書き込み列選択線を用いて、列単位に再書き込み動作を行う点にある。第二の特徴は、セル内に二つある蓄積ノードに記憶された情報を、順々にリフレッシュする点にある。
【００３２】
まず、待機状態では、全てのマッチ線がプリチャージ電圧ＶＰＣＨにプリチャージされ、その他の信号は接地電圧ＶＳＳに保持されている。次に、後述するリフレッシュカウンタにより発生されたカラムアドレスが、データバスＤＢＳを介してサーチ線およびビット線制御回路ＳＢＣＴＬに入力されると、サーチ線ＳＬ１１が接地電圧ＶＳＳに保持された状態で、接地電圧ＶＳＳとなっているサーチ線ＳＬ２１が電源電圧ＶＤＤに駆動される。このため、トランジスタＴ５がオフ状態、トランジスタＴ３がオン状態となり、マッチ線ＭＬ１と中間ノードＭ１１１との間が導通される。ここで、Ｔ−ＤＣＡＭセルが情報１’を記憶しているならば、蓄積ノードＮ１１１が高電圧に保持されていることからトランジスタＴ４がオン状態にある。したがって、マッチ線ＭＬと接地電極との間に電流経路が形成され、マッチ線ＭＬ１はプリチャージ電圧ＶＰＣＨから接地電圧ＶＳＳに向かって放電される。これに対して、Ｔ−ＤＣＡＭセルが情報０’もしくはＸ’を記憶しているならば、蓄積ノードＮ１１１が低電圧に保持されているのでトランジスタＴ４がオフ状態である。したがって、マッチ線ＭＬ１と接地電極との間に電流経路が形成されないので、マッチ線ＭＬ１はプリチャージ電圧ＶＰＣＨに保持される。
さて、検索動作で述べた制御と同じように、プリチャージ電圧ＶＰＣＨと放電された場合のマッチ線ＭＬ１の電圧との差が比較信号ＶＳＩＧ（所謂読み出し信号に相当する。）となるタイミングで、電源電圧ＶＤＤとなっているサーチ線ＳＬ２１を接地電圧ＶＳＳに駆動して記憶情報の読み出しを終える。
【００３３】
次に、比較信号検出回路ＣＳＤＴＣは、マッチ線ＭＬ１の電圧を弁別し、その結果に応じた電圧の信号を再書き込みデータ線ＲＷＤ１に出力する。ここで、比較信号の弁別を終えているので、比較信号検出回路ＣＳＤＴＣは、図８に示すようにマッチ線ＭＬ１を待機時の電圧ＶＰＣＨにプリチャージすることができる。また、リフレッシュカウンタにより発生されたカラムアドレスが、データバスＤＢＳを介して再書き込み列選択回路にも入力されているので、サーチ線ＳＬ２１に応じた再書き込み線ＲＷ２１が、接地電圧ＶＳＳから昇圧電圧ＶＰＰに駆動される。このようにして、トランジスタＴ７をオン状態とすることにより、蓄積ノードＮ１１１への再書き込みを行う。最後に、蓄積ノードＮ１１１が、再書き込みデータ線ＲＷＤ１とほぼ同じ電圧に達したタイミングにおいて、昇圧電圧ＶＰＰとなっている再書き込み線ＲＷ２１を接地電圧ＶＳＳに駆動し、さらに再書き込みデータ線ＲＷＤ１を接地電圧ＶＳＳに駆動することにより待機状態に復帰する。なお、これまでの説明ではセルＣＬ１１に注目してきたが、同じ列に属するセルＣＬｊ１（２，３，…，ｍ）内の蓄積ノードＮ１ｊ１（２，３，…，ｍ）においても、対応するマッチ線および再書き込みデータ線を介して同様のリフレッシュ動作が行われる。
【００３４】
以上が、一回のアクセスで実行されるリフレッシュ動作である。残りのセルのリフレッシュの仕方は、次に述べるように二通りある。第一の方法は、同一列に続けてアクセスした後に、リフレッシュカウンタのカウンタアップを行って、次の列にアクセスする方法である。まず、前述したようにサーチ線ＳＬ２１を活性化することにより、セルＣＬｊ１（ｊ＝１，２，…，ｍ）内の蓄積ノードＮ１ｊ１（ｊ＝１，２，…，ｍ）をリフレッシュする。次に、後述する内部制御信号に応じてサーチ線ＳＬ１１を活性化することにより、蓄積ノードＮ２ｊ１（ｊ＝１，２，…，ｍ）のリフレッシュを行う。さらに、第一列のセルＣＬｊ１（ｊ＝１，２，…，ｍ）のリフレッシュを終えてからリフレッシュカウンタのカウントアップを行って、第二列のセルＣＬｊ２（ｊ＝１，２，…，ｍ）をリフレッシュする。これらの動作を繰り返すことにより、全セルのリフレッシュを行う。このようなリフレッシュ動作では、カラムアドレス信号が遷移する間隔が長くなるので、リフレッシュカウンタとデータバスＤＱＳとの消費電力を抑制することができる。
【００３５】
第二の方法は、一回のアクセス毎にリフレッシュカウンタのカウントアップを行うことにより、次の列にアクセスする方法である。まず、前述したようにサーチ線ＳＬ２１を活性化することにより、第一列のセルＣＬｊ１（ｊ＝１，２，…，ｍ）内の蓄積ノードＮ１ｊ１（ｊ＝１，２，…，ｍ）をリフレッシュする。次に、リフレッシュカウンタのカウントアップを行って、サーチ線ＳＬ２２を活性化することにより第二列のセルＣＬｊ２（ｊ＝１，２，…，ｍ）内の蓄積ノードＮ１ｊ２（ｊ＝１，２，…，ｍ）のリフレッシュを行う。これらの動作を繰り返すことにより、一方の蓄積ノードＮ１ｊｋ（ｊ＝１，２，…，ｍ、ｋ＝１，２，…，ｎ）のリフレッシュを行う。さらに、リフレッシュカウンタを一巡させて、内部制御信号によりサーチ線ＳＬ１ｋ（ｋ＝１，２，…，ｎ）を活性化することにより、他方の蓄積ノードＮ２ｊｋ（ｊ＝１，２，…，ｍ、ｋ＝１，２，…，ｎ）のリフレッシュを同様に行う。
【００３６】
なお、詳しくは後述するが、図１のセルの読み出し動作は、これまで述べたリフレッシュ動作に準ずるものである。したがって、カラムアドレス発生用のカウンタが必要である。このカウンタにリフレッシュカウンタを適用することが可能であり、チップ面積を削減することができる。また、第二のアクセス方式を実現するリフレッシュカウンタを適用すれば、第一のアクセス方式の半分のアクセス回数でアレイ内の全ての情報を読み出すことができるので、読み出し動作の短縮が可能となる。
【００３７】
《読み出し動作説明》
さらに、図９に従い、図１に示した構成のＴ−ＤＣＡＭセルの読み出し動作について説明する。本動作の特徴は、以下に述べるように三つある。第一の特徴は、リフレッシュ動作における読み出し動作と同じようにサーチ線を選択して記憶情報をマッチ線に読み出し、比較信号判定回路により読み出し信号（ここでは比較信号）を弁別する点にある。第二の特徴は、非破壊読み出しである点である。第三の特徴は、列単位のアクセスを繰り返して所望のロウアドレスに属するエントリを１ビットずつ読み出す動作である。以下では、図４に示したアレイ構成において、第一行のセルＣＬ１ｋ（ｋ＝１，２，…，ｎ）に記憶されている第一エントリを読み出すもの仮定し、セルＣＬ１１に注目しながら動作を説明する。
【００３８】
まず、待機状態では、全てのマッチ線がプリチャージ電圧ＶＰＣＨにプリチャージされ、その他の信号は接地電圧ＶＳＳに保持される。後述する読み出しカウンタにより発生されたカラムアドレスが、データバスＤＢＳを介してサーチ線およびビット線制御回路ＳＢＣＴＬに入力されると、接地電圧ＶＳＳとなっているサーチ線ＳＬ２１が電源電圧ＶＤＤに駆動されることにより、セルＣＬ１１が記憶している情報に応じた電圧にマッチ線ＭＬ１が駆動される。
【００３９】
次に、検索動作やリフレッシュ動作で述べた制御と同じように、プリチャージ電圧ＶＰＣＨと放電された場合のマッチ線ＭＬ１の電圧との差が比較信号ＶＳＩＧとなるタイミングにおいて、電源電圧ＶＤＤとなっているサーチ線ＳＬ２１を接地電圧ＶＳＳに駆動して第一列のセルＣＬｊ１（ｊ＝１，２，…ｍ）の読み出しを終える。続いて、比較信号検出回路ＣＳＤＴＣは、マッチ線ＭＬ１の電圧を弁別し、その結果に応じた電圧の信号を一致信号バスＨＢＳに出力する。最後に、比較信号検出回路ＣＳＤＴＣがマッチ線ＭＬ１を待機時の電圧ＶＰＣＨにプリチャージすることにより、待機状態に復帰する。
【００４０】
ここで、図１に示した構成のＴ−ＤＣＡＭセルは、再書き込み動作が不要である。この理由は、セルにアクセスしている期間中、蓄積ノードがフローティング状態に保たれており、蓄積電荷に対する干渉がトランジスタＴ１、Ｔ２、Ｔ７、Ｔ８の微小リーク電流以外にないためである。すなわち、本動作が、所謂非破壊読み出し動作であるためである。なお、これまでの説明ではセルＣＬ１１に注目してきたが、同じ列に属するセルＣＬｊ１（２，３，…，ｍ）内の記憶情報についても、同様の動作により対応するマッチ線に読み出され、弁別された結果に応じた信号が一致信号バスＨＢＳに出力される。このようにして読み出された第一列のセルＣＬｊ１（ｊ＝１，２，…ｍ）の情報は、一致信号バスＨＢＳを介して後述するマルチプレクサに転送される。そして、所望のロウアドレスに属するセルＣＬ１１の情報が選択されて、後述する読み出しレジスタに転送される。
【００４１】
以上が、所望の第一行のエントリにおける第一列のセルの読み出し動作である。第二列以降のセルの読み出し動作も同様に行われることは、容易に理解できる。すなわち、第二列の読み出し動作では、読み出しカウンタがカウンタアップされることにより、接地電圧ＶＳＳとなっているサーチ線ＳＬ２２が電源電圧ＶＤＤに駆動されて、第二列のセルＣＬｊ２（ｊ＝１，２，…，ｍ）が読み出される。つまり、本読み出し動作では、各列の情報がシリアルに読み出される。なお、リフレッシュ動作の説明で述べたように、カラムアドレス発生用の読み出しカウンタとして、リフレッシュカウンタを適用することにより、チップ面積を削減することができる。
【００４２】
《Ｔ−ＣＡＭ全体構成例》
次に、これまで述べた構成と動作のＴ−ＤＣＡＭセルおよびＴ−ＣＡＭアレイを用いたＴ−ＣＡＭの全体構成を説明する。図１０は、Ｔ−ＣＡＭの要部ブロック図である。本構成は、ＣＡＭアレイＣＡＭＡＲＹ、データ入出力回路ＤＩＯ、各種レジスタ、ＣＡＭ制御回路ＣＡＭＣＴＬ、フラグロジック回路ＦＬＧＣ、リフレッシュカウンタＲＦＣＮＴ、読み出しカウンタＲＤＣＮＴ、プライオリティエンコーダＰＥＮＣ、マルチプレクサＭＵＸ、デマルチプレクサＤＭＸ、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）制御回路ＳＲＡＭＣＴＬを有する。ＣＡＭアレイＣＡＭＡＲＹは、図４に示した構成である。データ入出力回路ＤＩＯは、外部データ群ＤＱとチップ内部のデータバスＤＢＳとの間に配置され、データやアドレス信号、さらにチップの各種設定を定義する制御信号の授受を行う。
【００４３】
各種レジスタは、外部データ群ＤＱの信号線数に応じた複数ビットのレジスタでそれぞれ構成される。同図では、データバスＤＢＳを介してデータを受信するレジスタとして、マスクレジスタＭＫＲＥＧとコンパランドレジスタＣＰＲＥＧの二つが示されている。第一のマスクレジスタＭＫＲＥＧは、Ｔ−ＣＡＭにおける第三の情報Ｘ’やＭＡＳＫ’を所望のビットに発生するための情報を記憶し、マスク信号バスＭＫＢＳを介してＣＡＭアレイＣＡＭＡＲＹに入力する。コンパランドレジスタＣＰＲＥＧは、検索動作で入力された検索キーを記憶する。この検索キーは、検索動作で一致するエントリがなかった場合に、ＣＡＭアレイＣＡＭＡＲＹへ書き込まれる。
【００４４】
また、データバスＤＢＳを介してアドレス信号を受信するレジスタとして、バースト・ライト・レジスタＷＲＥＧ、ネクスト・フリーアドレス・レジスタＮＲＥＧ、バースト・リード・レジスタＲＲＥＧの三つが示されている。第一のバースト・ライト・レジスタＷＲＥＧは、バーストライト動作における１サイクル目のロウアドレスとバースト長とを記憶し、バーストライト動作が始まると自動的にカウントアップして２サイクル目以降のアドレスを発生する。第二のネクスト・フリーアドレス・レジスタＮＲＥＧは、エントリが空のロウアドレスを記憶する。第三のバースト・リード・レジスタＲＲＥＧは、バーストリード動作における１サイクル目のロウアドレスとバースト長を記憶し、バーストリード動作が始まると自動的にカウントアップして２サイクル目以降のアドレスを発生する。これらのレジスタが発生したアドレス信号は、ロウアドレスバスＸＢＳを介してＣＡＭアレイＣＡＭＡＲＹや後述するマルチプレクサＭＵＸに入力される。
【００４５】
さらに、データバスＤＢＳを介して制御信号を受信するレジスタとして、インストラクションレジスタＩＳＲＥＧ、インフォメーションレジスタＩＦＲＥＧ、コンフィガレーションレジスタＣＦＲＥＧの三つが示されている。第一のインストラクションレジスタＩＳＲＥＧは、データバスＤＢＳを介して入力された制御信号を記憶して、チップの初期化方法、縦続接続されたＴ−ＣＡＭチップ数、チップ内部のテーブル構成を定義する。ここで、テーブル構成とは、エントリ数およびエントリのビット幅に応じた論理的なＣＡＭアレイ構成のことである。第二のインフォメーションレジスタＩＦＲＥＧは、システム上で割り当てられたチップ固有のデバイス番号を記憶する。第三のコンフィガレーションレジスタＣＦＲＥＧは、例えば、前述したように論理的に分割されたＣＡＭアレイＣＡＭＡＲＹの活性化を制御するための信号、後述するマルチマッチ信号やＳＲＡＭ用クロックが有効か否かをそれぞれ定義するイネーブル信号を記憶する。
図１０では、これらの他に、後述するマッチ・アドレス・バスＭＡＢＳおよび読み出しデータバスＲＤＢＳとデータバスＤＢＳとの間に挿入されたマッチ・アドレス・レジスタＭＡＲＥＧおよび読み出しデータレジスタＲＤＲＥＧがそれぞれ示されている。
【００４６】
ＣＡＭ制御回路ＣＡＭＣＴＬは、入力された外部クロックＣＬＫ、外部制御信号群ＣＭＤに応じて、リードアクノーリッジ信号ＡＣＫやエンド・オブ・トランスファ信号ＥＯＴ、内部制御信号を発生する。外部制御信号群ＣＭＤは、例えば特定用途向け集積回路ＡＳＩＣなどを用いた外部の制御チップで発生される。リードアクノーリッジ信号ＡＣＫは、読み出し動作中に読み出しデータに同期して出力されるストローブ信号であり、エンド・オブ・トランスファ信号ＥＯＴは、バーストリード動作における最終データに同期して出力されるフラグ信号である。
なお、同図では簡単のため内部制御信号を省略したが、実際は複数の制御信号が動作に応じて各回路ブロックに分配されている。そのうちの一つはＣＡＭアレイＣＡＭＡＲＹに出力されるものであり、例えばリフレッシュ動作で述べたように選択的にサーチ線および再書き込み選択線を活性化するための制御信号である。
【００４７】
フラグロジック回路ＦＬＧＣは、Ｔ−ＣＡＭチップ同士でフル信号のやり取りを行う。例えば、ルータでは高速テーブル検索動作を実現するために、一般に、複数のＴ−ＣＡＭを従続接続して大容量の検索テーブルを構築する。このため、フル・イン信号群ＦＩＮおよびフル・アウト信号群ＦＯＵＴをチップ間で送受信することにより、ＣＡＭアレイの使用状況把握と、新たに記憶するエントリの入力先の制御を行う。この他に、フラグロジック回路ＦＬＧＣは、検索動作において一致したエントリが複数存在した場合に、マルチマッチ信号ＭＭを活性化する。
リフレッシュカウンタＲＦＣＮＴは、リフレッシュ動作に応じてカラムアドレスを発生する。このアドレスは、データバスＤＢＳを介してＣＡＭアレイＣＡＭＡＲＹに入力される。読み出しカウンタＲＤＣＮＴは、読み出し動作応じてカラムアドレスを発生する。このアドレスは、データバスＤＢＳを介してＣＡＭアレイＣＡＭＡＲＹに入力される。なお、リフレッシュ動作の説明で述べたように、リフレッシュカウンタと読み出しカウンタを共通化することができて、チップ面積の削減が可能である。
【００４８】
プライオリティエンコーダＰＥＮＣは検索動作において、一致信号バスＨＢＳから入力された信号に応じて、検索キーと一致したエントリに対応するアドレス信号を発生する。なお、一致したエントリが複数あった場合、最上位（例えば、対応するアドレスが最も小さい番号の行）のエントリに応じたアドレス信号から順に出力する機能を有する。発生されたアドレス信号は、マッチ・アドレス・バスＭＡＢＳを介してマッチ・アドレス。レジスタＭＡＲＥＧに入力される。
【００４９】
マルチプレクサＭＵＸは読み出し動作において、一致信号バスＨＢＳを介して入力された信号から、前述したバースト・リード・レジスタＲＲＥＧに記憶されたロウアドレスに応じた信号を選択して、読み出しデータ線ＲＤに出力する。デマルチプレクサＤＭＸは、読み出しデータ線ＲＤから入力されたデータを、読み出しデータバスＲＤＢＳのうち、前述した読み出しカウンタＲＤＣＮＴが発生したカラムアドレスに応じた列番号の信号線に転送する。
ＳＲＡＭ制御回路ＳＲＡＭＣＴＬはデータバスＤＢＳから入力された信号に応じて、Ｔ−ＣＡＭと共に用いられるＳＲＡＭを制御するための信号を出力する。同図では、ＳＲＡＭ用クロックＳＣＬＫ、ＳＲＡＭ制御信号群ＳＣＴＬ、ＳＲＡＭアドレスＳＡＤＤが示されている。ＳＲＡＭ制御信号群ＳＣＴＬは複数の制御信号で構成され、例えばチップイネーブル信号やライトイネーブル信号である。ＳＲＡＭアドレスＳＡＤＤは、前述したプライオリティエンコーダＰＥＮＣが発生したアドレス信号である。複数のアドレス信号が発生された場合は、マッチ・アドレス・レジスタＭＡＲＥＧからデータバスＤＢＳを介して入力されたアドレスを順々に出力する。
【００５０】
このような構成により、図１に示した構成のＴ−ＤＣＡＭセルを用いたＴ−ＣＡＭは、次のような種々の動作を行うことができる。まず、バースト・ライト・レジスタＷＲＥＧやネクスト・フリー・アドレス・レジスタＮＲＥＧを用いることにより、エントリをデータバスＤＢＳを介してＣＡＭアレイＣＡＭＡＲＹに入力することができる。また、検索キーをデータバスＤＢＳを介してＣＡＭアレイＣＡＭＡＲＹに入力することにより、検索動作を行うことができる。ここで、検索キーと一致するエントリが見つかった場合、そのエントリに対応するアドレス信号をプライマリー・エンコーダＰＥＮＣにより発生して、マッチ・アドレス・レジスタＭＡＲＥＧおよびＳＲＡＭ制御回路ＳＲＡＭＣＴＬを介して外部ＳＲＡＭに出力することができる。
【００５１】
さらに、リフレッシュカウンタＲＦＣＮＴを用いて発生したカラムアドレスをデータバスＤＢＳを介してＣＡＭアレイＣＡＭＡＲＹに入力することにより、前述したようなマッチ線および再書き込みデータ線を介したリフレッシュ動作を行うことができる。あるいは、読み出しカウンタＲＤＣＮＴおよびバースト・リード・レジスタＲＲＥＧを用いてカラムアドレスおよびロウアドレスをそれぞれ発生し、マルチプレクサＭＵＸ、デマルチプレクサＤＭＸ、読み出しデータレジスタＲＤＲＥＧを用いることにより、前述したようにＣＡＭアレイＣＡＭＡＲＹに記憶された所望のエントリをシリアル−パラレル変換しながら読み出すことができる。
【００５２】
《Ｔ−ＤＣＡＭセル構造例》
次に、図１に示したＴ−ＤＣＡＭセルの構造の例を説明する。図１１、図１２、図１３、図１４は、Ｔ−ＣＡＭアレイにおけるレイアウトの一部を示している。この構造の特徴は、全てのトランジスタがプレーナトランジスタで形成され、ＳＲＡＭで広く実用化されている所謂シェアード・コンタクトと呼ばれる加工技術を用いて、内部ノードが結線されていることである。これらの図において、太い点線で描かれた四角形ＣＡＲＥＡは一セルあたりの領域を示すものであり、レイアウトパターンではない。また、隣接セルはセル境界部のみが示されているが、実際は、四角形ＣＡＲＥＡの各辺にそれぞれ線対称に配置されている。
【００５３】
まず、図１１について説明する。同図は、第一金属層以下のレイアウトが示されている。ＦＬは活性領域パターン、ＦＰはシリコン基板上に形成されたトランジスタのゲート電極やワード線ＷＬなどを形成する第一ポリシリコン層パターン、ＦＴＭは再書き込みデータ線ＲＷＤなどの第一金属層パターン、ＦＣＴは活性領域と第一金属層とを接続する第一コンタクトパターン、ＧＣＴは第一ポリシリコン層と第一金属層とを接続するゲートコンタクトパターン、ＳＨＣは活性領域と第一ポリシリコン層とを接続するシェアード・コンタクト・パターンである。
【００５４】
次に、図１２について説明する。同図では、図１１のレイアウトに、次の二つのパターンが追加されている。第一のＳＭは、ビット線ＢＬ１、ＢＬ２、再書き込み列選択線ＲＷ１、ＲＷ２、接地電圧ＶＳＳ供給線ＶＧなどを形成する第二金属層パターンである。第二のＦＴＨは、第一金属層と第二金属層とを接続する第一スルーホールパターンである。
【００５５】
さらに、図１３について説明する。同図では、図１２のレイアウトに、次の二つのパターンが追加されている。第一のＴＭは、マッチ線ＭＬを形成する第三金属層パターンである。第二のＳＴＨは、第二金属層と第三金属層とを接続する第二スルーホールパターンである。
【００５６】
最後に、図１４について説明する。同図では、図１３のレイアウトに、次の二つのパターンが追加されている。第一のＦＲＭは、サーチ線ＳＬ１、ＳＬ２を形成する第四金属層パターンである。第二のＴＴＨは、第三金属層と第四金属層とを接続する第三スルーホールパターンである。これらのパターンのパターニングには、周知の光リソグラフィを用いることができる。なお、パターン名の後の括弧内に対応するノード名を示しているので、Ｔ−ＤＣＡＭセルが、ワード線ＷＬおよびマッチ線ＭＬとビット線対およびサーチ線対との交点に配置されることは、容易に理解できる。
【００５７】
図１５は、図１４に示したＡＡ’断面を模式的に示した図である。１００はＰ型半導体基板、１０１はＰ型半導体基板内に埋め込まれた素子分離用の絶縁物、１０２は図１４中の活性領域パターンＦＬにおけるＮ型拡散層領域、１０３は基板上に形成されたトランジスタのゲート酸化膜、１０４は基板上に形成されたトランジスタのゲート電極、１０５は基板上に形成されたトランジスタに絶縁膜で形成されたサイドウォールある。また、２００は再書き込みデータ線ＲＷＤなどに用いられる第一金属層、２０１はビット線ＢＬや再書き込み列選択線ＲＷなどに用いられる第二金属層、２０２はマッチ線ＭＬなどに用いられる第三金属層、２０３はサーチ線ＳＬに用いられる第四金属層である。さらに、３００はＮ型拡散層領域１０２と第一金属層とを接続する第一コンタクト、３０１は第一金属層と第二金属層とを接続する第一スルーホール、３０２は第二金属層と第三金属層とを接続する第二スルーホール、４００は層間絶縁膜である。同図では、図１１から図１４と対応させて、層名の後の括弧内にノード名を示している。例えば、図１５中の１０４で示されたゲート電極のノード名によって、ＸＮＯＲ演算を行うトランジスタＴ３、Ｔ４、Ｔ５、Ｔ６の配置が容易に理解できる。
【００５８】
本実施例によるＴ−ＤＣＡＭセルは、図１１に示したようなパターンのシェアード・コンタクトを用いているので、内部ノードの接続に要する面積を抑制することができる。ここで、図１１から図１４に示したレイアウトにおいて、次の四つの規則を適用するものと仮定する。第一の規則は、各層の配線幅および間隔の最小値をＦ（Ｆは最小加工寸法）とする。第二の規則は、各コンタクトおよび各スルーホールのパターンを一辺がＦの正方形とする。第三の規則は、活性領域と第一コンタクトおよび第一ポリシリコンとゲートコンタクトとの合せ余裕を０．５Ｆとする。第四の規則は、各コンタクトおよび各スルーホールと各金属配線層との接続において合せ余裕をゼロとする。これらの四つのレイアウト規則を用いると、接地電圧ＶＳＳ供給線ＶＧを１９Ｆピッチ、ワード線ＷＬを１３．５Ｆピッチでそれぞれ配置できるので、Ｆの２乗の２５６．５倍のＴ−ＤＣＡＭセルを実現することができる。
【００５９】
以上で述べたＴ−ＤＣＡＭセルの構成と動作による効果を、以下にまとめる。
【００６０】
第一に、本実施例によるＴ−ＤＣＡＭセルは、図１に示したようにマッチ線ＭＬに平行な再書き込みデータ線ＲＷＤを設け、再書き込みデータ線ＲＷＤと蓄積ノードＮ１、Ｎ２との間にトランジスタＴ７、Ｔ８を挿入したことにより、記憶情報をマッチ線ＭＬに読み出してリフレッシュすることができる。本実施例のようにトランジスタだけで構成され、蓄積ノードの容量が小さいメモリセルから情報を読み出す場合、一般に、センスアンプが接続された信号線と接地電極との間に、ゲート電極を蓄積ノードとするトランジスタのチャネルを介した電流経路が形成されるか否かで、読み出し信号を発生する。図１に示した構成では、マッチ線ＭＬと接地電極との間に形成される同じ電流経路を用いて検索動作とリフレッシュ動作を行うので、ＸＮＯＲ演算速度を維持しながらリフレッシュ動作を実現することができる。したがって、トランジスタだけで形成されたＴ−ＤＣＡＭセルを用いた高速なＴ−ＣＡＭアレイを実現することが可能である。
【００６１】
第二に、本実施例によるＴ−ＤＣＡＭセルは、第一の効果で述べたようなリフレッシュ動作により、記憶情報をビット線ＢＬに読み出すことがないので、従来のＴ−ＣＡＭでビット線毎に配置されていたセンスアンプが不要になる。したがって、この分だけアレイ面積の小さな高集積Ｔ−ＣＡＭアレイを実現することができる。この結果、セル占有率の高い大容量のＴ−ＣＡＭを実現することが可能である。
【００６２】
＜実施例２＞
次に、Ｔ−ＤＣＡＭセルの構造の別な例を説明する。この構造の特徴は、図１に示した構成のトランジスタＴ１、Ｔ２、Ｔ７、Ｔ８として、縦型構造のトランジスタを用いる点である。以下では、特に、特許文献２の図１に記載の縦型トランジスタを適用した構造について、図１６、図１７、図１８、図１９、図２０に従って説明する。これらの図は、Ｔ−ＣＡＭアレイにおけるレイアウトの一部をそれぞれ示している。これらの図において、太い点線で描かれた四角形ＣＡＲＥＡは一セルあたりの領域を示すものであり、レイアウトパターンではない。また、隣接セルはセル境界部のみが示されているが、実際は、四角形ＣＡＲＥＡの各辺にそれぞれ線対称に配置されている。
【００６３】
まず、図１６について説明する。同図は、第二ポリシリコン層より下の層のレイアウトが示されている。ＦＬは活性領域パターン、ＦＰはシリコン基板上に形成されたトランジスタのゲート電極やサーチ線ＳＬなどを形成する第一ポリシリコン層パターン、ＳＰは縦型トランジスタのドレイン電極を形成する第二ポリシリコン層パターン、ＦＣＴは活性領域と第一金属層とを接続する第一コンタクトパターン、ＳＣＴは第二ポリシリコン層と後述する第一金属層とを接続する第二コンタクトパターン、ＧＨは縦型トランジスタのゲート電極を形成するゲート孔パターンである。
【００６４】
次に、図１７について説明する。同図は、第一金属層より下の層のレイアウトが示されており、次の四つのパターンが追加されている。なお、簡単のために、第二ポリシリコン層ＳＰが省略されている。第一のＦＴＭは、ワード線ＷＬなどの第一金属層パターン、第二のＦＴＨは、第一金属層と後述する第二金属層とを接続する第一スルーホールパターン、第三のＴＰは、縦型トランジスタのゲート電極と第一金線層とを接続するための緩衝層として形成される第三ポリシリコン層、第四のＴＣＴは、第三ポリシリコン層と第一金属層とを接続する第三コンタクトパターンである。
【００６５】
また、図１８について説明する。同図では、図１７のレイアウトに、次の二つのパターンが追加されている。第一のＳＭは、再書き込み列選択線ＲＷや接地電圧ＶＳＳ供給線ＶＧなどの第二金属層パターン、第二のＳＴＨは、第二金属層と第三金属層とを接続する第二スルーホールパターンである。
さらに、図１９について説明する。同図では、図１８のレイアウトに、次の二つのパターンが追加されている。第一のＴＭは、マッチ線ＭＬや再書き込みデータ線ＷＲＤなどの第三金属層パターン、第二のＴＴＨは、第三金属層と後述する第四金属層とを接続する第三スルーホールパターンである。
【００６６】
最後に、図２０について説明する。同図では、図１９のレイアウトに、ビット線ＢＬを形成する第四金属層パターンである。これらのパターンのパターニングには、周知の光リソグラフィを用いることができる。なお、パターン名の後の括弧内に対応するノード名を示しているので、Ｔ−ＤＣＡＭセルが、ワード線ＷＬおよびマッチ線ＭＬとビット線ＢＬ１、ＢＬ２およびサーチ線ＳＬ１、ＳＬ２との交点に配置されることは、容易に理解できる。
【００６７】
図２１は、図１６に示したＢ−Ｂ’断面を模式的に示した図である。１００はＰ型半導体基板、１０１はＰ型半導体基板内に埋め込まれた素子分離用の絶縁物、１０３は基板上に形成されたトランジスタのゲート酸化膜、１０４は基板上に形成されたトランジスタのゲート電極、１０５は基板上に形成されたトランジスタに絶縁膜で形成されたサイドウォールである。また、４００は層間絶縁膜である。さらに、５００は縦型トランジスタのゲート電極、５０１は縦型トランジスタのゲート酸化膜、５０２は縦型トランジスタのチャネルおよびソース電極を形成する真性半導体からなる極薄ポリシリコン層、５０３は縦型トランジスタのドレイン電極を形成する第二ポリシリコン層である。
【００６８】
図２２は、図１７に示したＣ−Ｃ’’断面を模式的に示した図である。２００は、ここでは内部ノードを接続するための緩衝層として形成される第一金属層である。また、３０１は第一金属層と第二金属層とを接続するための第一スルーホールである。さらに、５０４は縦型トランジスタのゲート電極と第一金属層とを接続するための緩衝層を形成する第三ポリシリコン層、５０５は第二ポリシリコン層と第一金属層とを接続する第二コンタクト、５０６は第三ポリシリコン層と第一金属層とを接続する第三コンタクトである。図２１、図２２では、図１６、図１７とそれぞれ対応させて、層名の後の括弧内にノード名を示している。例えば、１０４で示されたゲート電極のノード名によって、図示されている縦型トランジスタは、図１に示した構成におけるトランジスタＴ７，Ｔ８であることが容易に理解できる。また、縦型トランジスタにおけるソースとドレイン間の電流経路が、半導体基板表面に垂直な方向に形成されることも容易に理解できる。
【００６９】
本実施例によるＴ−ＤＣＡＭセルは、このような縦型トランジスタを用いているので、以下のような二つの効果が得られる。
第一の効果は、セル面積を抑制できる点である。例えば、図１６から図２０に示したレイアウトにおいて、次の四つのレイアウト規則を適用するものと仮定する。第一の規則は、各層の配線幅および間隔の最小値をＦとする。第二の規則は、各コンタクトおよび各スルーホールのパターンを一辺がＦの正方形とする。第三の規則は、各コンタクトとその下部電極との合せ余裕を０．５Ｆと仮定する。第四の規則は、各スルーホールと各金属配線層との接続における合せ余裕をゼロとする。これらの四つのレイアウト規則を用いると、接地電圧ＶＳＳ供給線ＶＧを１３Ｆピッチ、ワード線ＷＬを９Ｆピッチでそれぞれ配置できるので、Ｆの２乗の１１７倍のＴ−ＤＣＡＭセルを実現することができる。この値は、実施例１で述べたセル面積の約半分である。したがって、集積度の高い、大容量のＴ−ＣＡＭを実現することができる。
【００７０】
第二の効果は、リテンション特性が向上する点である。前述したように、縦型トランジスタのチャネルは、膜厚が僅か数ｎｍの真性半導体で形成される。このため、量子力学的閉じ込め現象が発生するので、縦型トランジスタのオフ状態におけるリーク電流は極めて小さい。したがって、蓄積ノードの電荷を長時間保持することができる。この結果、Ｔ−ＣＡＭのリフレッシュ動作における消費電力を抑制することも可能である。
【００７１】
＜実施例３＞
次に、Ｔ−ＤＣＡＭセルの構成の別な例を説明する。図２３は、本実施例によるセル構成を示している。この構成の特徴は、図１に示したセル構成における蓄積ノードＮ１、Ｎ２にキャパシタＣ１、Ｃ２を接続した点である。ここで、キャパシタの容量値は、例えば実施例１で述べたように全てのトランジスタをシリコン基板上に形成する場合、記憶情報保持時間とトランジスタＴ１、Ｔ２、Ｔ７、Ｔ８を介して発生するリーク電流とを勘案して、所望のリテンション時間を実現するように十分大きな値に設計される。したがって、リフレッシュ動作における消費電力の小さなＴ−ＣＡＭを実現することが可能である。なお、実施例２で述べたように縦型トランジスタを用いたセル構造においてもキャパシタＣ１、Ｃ２を追加できることは、容易に理解できる。この場合、リテンション特性をさらに改善することが可能である。
【００７２】
＜実施例４＞
さらに、Ｔ−ＤＣＡＭセルの構成の別な例を説明する。図２４は、本実施例によるセル構成を示している。この構成の特徴は、図１に示したセル構成におけるトランジスタＴ３とＴ４、Ｔ５とＴ６との接続順をそれぞれ入れ替えた点である。具体的には、トランジスタＴ３とＴ４を、マッチ線ＭＬと接地電極との間にトランジスタＴ４、Ｔ３の順に接続し、トランジスタＴ５とＴ６をトランジスタＴ６、Ｔ５の順に接続したセル構成である。このような構成により、検索動作や読み出し動作においてマッチ線ＭＬと接続される中間ノードＭ１またはＭ２を、マッチ線ＭＬと等電圧にプリチャージすることが可能である。したがって、検索動作や読み出し動作において、マッチ線ＭＬと中間ノードＭ１、Ｍ２との間のチャージ・シェアーを回避することができるので、マッチ線ＭＬに発生された比較信号を正しく弁別することが可能となる。なお、本発明の手法は、図２３に示したセル構成にも適用できて、同様の効果が得られる。
【００７３】
＜実施例５＞
ここでは、Ｔ−ＤＣＡＭセルの構成のさらに別な例を説明する。図２５は、本実施例によるセル構成を示している。この構成の特徴は、図１に示したセル構成におけるビット線とサーチ線とを共通化した点である。具体的には、一方のビット線ＢＬ１の役割を果たすために、サーチ線ＳＬ２がトランジスタＴ１のドレインに接続され、他方のビット線ＢＬ２の役割を果たすためにサーチ線ＳＬ１がトランジスタＴ２のトレインに接続される。このような構成では、情報１’もしくは情報０’を入力する場合、サーチ線は動作に応じて逆極性に駆動される。例えば情報１’を入力する場合、書き込み動作では、サーチ線ＳＬ２が電源電圧ＶＤＤ、サーチ線ＳＬ１が接地電圧ＶＳＳにそれぞれ駆働される。反対に、検索動作では、サーチ線ＳＬ２が接地電圧ＶＳＳ、サーチ線ＳＬ１が電源電圧ＶＤＤにそれぞれ駆動される。また、書き込み動作における充放電を防止するために、非選択行のマッチ線は接地電圧ＶＳＳに駆動される。
以上の構成と動作により、配線数を削減できて、レイアウト面積を抑制することが可能となる。また、配線層数も削減できるので、マスク枚数削減によるビットコスト削減も可能となる。なお、本発明の手法は、図２３や図２４に示したセル構成にも適用できて、同様の効果が得られる。
【００７４】
＜実施例６＞
最後に、Ｔ−ＤＣＡＭセルの構成のさらに別な例を説明する。図２６は、本実施例によるセル構成を示している。この構成の特徴は、図１に示したセル構成におけるトランジスタＴ４、Ｔ６を、図２に示したような放電線ＤＣＬに接続した点である。このような構成により、放電電流を抑制することができて、低電力のＴ−ＣＡＭを実現することが可能である。なお、本発明の手法は、図２３、図２４、図２５に示したセル構成にも適用できて、同様の効果が得られる。
【００７５】
以上、再書き込み用のトランジスタＴ７、Ｔ８を有するＴ−ＤＣＡＭセルについて説明してきた。しかし、本発明による構成や動作は、以上の説明に限定されず、種々の変形が可能である。例えば、これまでの検索動作やリフレッシュ動作の説明では、マッチ線を高電圧にプリチャージして比較信号ＶＳＩＧを発生していた。
【００７６】
しかし、プリチャージ電圧は高電圧に限らず、特許文献３に記載されているように接地電圧ＶＳＳにプリチャージする動作にも、本発明によるＴ−ＤＣＡＭセルを適用できる。この場合、検索動作をさらに高速化することが可能である。
【００７７】
また、これまではオフチップのＴ−ＣＡＭアレイを仮定して説明してきたが、本発明によるＴ−ＤＣＡＭアレイは、他のＣＡＭにも適用できる。例えば、オンチップのＴ−ＣＡＭや二値情報の検索動作を行うバイナリＣＡＭに適用することが可能である。いずれの場合においても、これまで述べた実施例と同様の効果が得られる。
【００７８】
【発明の効果】
ダイナミックＣＡＭセルを有するＴ−ＣＡＭアレイにおいて、高速検索動作とアレイ面積の低減を実現することができる。
【図面の簡単な説明】
【図１】本発明による８つのトランジスタで構成されるターナリダイナミックＣＡＭセルの構成例を示す図。
【図２】６つのトランジスタと２つのキャパシタとで構成される従来のターナリダイナミックＣＡＭセルの構成例を示す図。
【図３】８つのトランジスタと２つのキャパシタで構成される従来のターナリダイナミックＣＡＭセルの別の構成例を示す図。
【図４】図１のターナリダイナミックＣＡＭセルで構成されるターナリＣＡＭアレイの構成例を示す図。
【図５】図１のターナリダイナミックＣＡＭセルの書き込み動作タイミングを示す図。
【図６】図１のターナリダイナミックＣＡＭセルの検索動作タイミングを示す図。
【図７】図１のターナリダイナミックＣＡＭセルの検索動作の真理値を示す図。
【図８】図４のターナリＣＡＭアレイのリフレッシュ動作タイミングを示す図。
【図９】図４のターナリＣＡＭアレイの読み出し動作タイミングを示す図。
【図１０】図１のターナリダイナミックＣＡＭセルを適用したターナリＣＡＭの構成例を示すブロック図。
【図１１】プレーナトランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その１）。
【図１２】プレーナトランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その２）。
【図１３】プレーナトランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その３）。
【図１４】プレーナトランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その４）。
【図１５】図１４のレイアウト図中に示したＡ−Ａ’線に沿った部分の構造を示す断面図。
【図１６】縦型トランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その１）。
【図１７】縦型トランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その２）。
【図１８】縦型トランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その３）。
【図１９】縦型トランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その４）。
【図２０】縦型トランジスタを用いたターナリダイナミックＣＡＭセルのレイアウト例を示す図（その５）。
【図２１】図１６のレイアウト図中に示したＢ−Ｂ’線に沿った部分の構造を示す断面図。
【図２２】図１７のレイアウト図中に示したＣ−Ｃ’線に沿った部分の構造を示す断面図。
【図２３】８つのトランジスタと２つのキャパシタとで構成されるターナリダイナミックＣＡＭセルの別の構成例を示す図。
【図２４】８つのトランジスタで構成されるターナリダイナミックＣＡＭセルの別の構成例を示す図。
【図２５】８つのトランジスタで構成されるターナリダイナミックＣＡＭセルの別の構成例を示す図。
【図２６】８つのトランジスタで構成されるターナリダイナミックＣＡＭセルの別の構成例を示す図。
【符号の説明】
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７，Ｔ８，Ｔ９，Ｔ１０…ＮＭＯＳトランジスタ、
Ｃ１，Ｃ２…キャパシタ、
ＣＬｊｋ（ｊ＝０，１，…，ｍ、ｋ＝０，１，…，ｎ）…ターナリ・ダイナミック・コンテント・アドレッサブル・メモリセル（Ｔ−ＤＣＡＭセル）、
ＤＣＬ…放電線、ＲＷＬ…読み出しワード線、
ＭＬｊ（ｊ＝０，１，…，ｍ）…マッチ線、
ＷＬｊ（ｊ＝０，１，…，ｍ）…ワード線、
ＲＷＤｊ（ｊ＝０，１，…，ｍ）…再書き込み線、
ＢＬｋ（ｋ＝０，１，…，ｎ）…ビット線、
ＳＬｋ（ｋ＝０，１，…，ｎ）…サーチ線、
ＲＷｋ（ｋ＝０，１，…，ｎ）…再書き込み列選択線、
ＸＤＥＣ…ロウデコーダ、ＣＳＤＴＣ…比較信号検出回路、
ＳＢＣＴＬ…サーチ線およびビット線制御回路、
ＲＷＣＴＬ…再書き込み列選択回路、
ＶＤＤ…電源電圧、ＶＳＳ…接地電圧、ＶＰＣＨ…プリチャージ電圧、ＶＰＰ…昇圧電位、
ＣＡＭＡＲＹ…コンテント・アドレッサブル・メモリアレイ（ＣＡＭアレイ）、
ＤＩＯ…データ入出力回路、ＣＡＭＣＴＬ…ＣＡＭ制御回路、
ＦＬＧＣ…フラグロジック回路、
ＲＦＣＮＴ…リフレッシュカウンタ、ＲＤＣＮＴ…読み出しカウンタ、
ＰＥＮＣ…プライオリティ・エンコーダ、
ＭＵＸ…マルチプレクサ、ＤＭＸ…デマルチプレクサ、
ＳＲＡＭＣＴＬ点スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）制御回路、
ＭＫＲＥＧ…マスクレジスタ、ＣＰＲＥＧ…コンパランドレジスタ、
ＷＲＥＧ…バースト・ライト・レジスタ、
ＮＲＥＧ…ネクスト・フリーアドレス・レジスタ、
ＲＲＥＧ…バースト・リード・レジスタ、
ＩＳＲＥＧ…インストラクション・レジスタ、
ＩＦＲＥＧ…インフォメーション・レジスタ、
ＣＦＲＥＧ…コンフィガレーション・レジスタ、
ＭＡＲＥＧ…マッチ・アドレス・レジスタ、
ＲＤＲＥＧ…読み出しデータレジスタ、
ＤＱ…外部データ群、ＣＬＫ…外部クロック、ＣＭＤ…外部制御信号群、
ＡＣＫ…リード・アクノーリッジ信号、
ＥＯＴ…エンド・オブ・トランスファ信号、
ＳＣＬＫ…ＳＲＡＭクロック、ＳＣＴＬ…ＳＲＡＭ制御信号群、
ＳＡＤＤ…ＳＲＡＭアドレス、
ＦＩＮ…フル・イン信号群、ＦＯＵＴ…フル・アウト信号群、
ＭＭ…マルチ・マッチ信号、
ＲＤ…読み出しデータ線、
ＤＢＳ…データバス、ＭＫＢＳ…マスク信号バス、
ＸＢＳ…ロウアドレスバス、ＨＢＳ…一致信号バス、
ＭＡＢＳ…マッチ・アドレス・バス、ＲＤＢＳ…読み出しデータバス、
ＦＬ…活性領域パターン、
ＦＴＭ…第一金属層パターン、ＳＭ…第二金属層パターン、ＴＭ…第三金属層パターン、ＦＲＭ…第四金属層パターン、
ＦＰ…シリコン基板上に形成されたトランジスタのゲート電極などを形成する第一ポリシリコンパターン、
ＳＰ…縦型トランジスタのドレイン電極を形成する第二ポリシリコンパターン、
ＴＰ…縦型トランジスタのゲート電極と上部配線層との接続に用いられる緩衝層を形成する第三ポリシリコンパターン、
ＦＣＴ…第一コンタクトパターン、ＳＣＴ…第二コンタクトパターン、ＴＣＴ…第三コンタクトパターン、
ＦＴＨ…第一スルーホールパターン、ＳＴＨ…第二スルーホールパターン、ＴＴＨ…第三スルーホールパターン、
ＳＨＣ…シェアード・コンタクト
１００…Ｐ型半導体基板、１０１…素子分離用の絶縁物、１０２…活性領域パターンＦＬにおけるＮ型拡散層領域、１０３…基板上に形成されたトランジスタのゲート酸化膜、１０４…基板上に形成されたトランジスタのゲート電極、１０５…基板上に形成されたトランジスタに絶縁膜で形成されたサイドウォール、
２００…第一金属層、２０１…第二金属層、２０２…第三金属層、２０３…第四金属層、
３００…Ｎ型拡散層領域１０２と第一金属層とを接続する第一コンタクト、
３０１…第一金属層と第二金属層とを接続する第一スルーホール、
３０２…第二金属層と第三金属層とを接続する第二スルーホール、
４００…層間絶縁膜
５００…縦型トランジスタのゲート電極となるポリシリコン層、
５０１…縦型トランジスタのゲート酸化膜、
５０２…縦型トランジスタのチャネルとなる不純物が添加されていない真性ポリシリコン、
５０３…縦型トランジスタのドレイン電極となる第二ポリシリコン層、５０４…縦型トランジスタのゲート電極を形成する第三ポリシリコン層、５０５…第二ポリシリコン層と第一金属層とを接続する第二コンタクト、５０６…第三ポリシリコン層と第一金属層とを接続する第三コンタクト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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