(57)【要約】【課題】エピタキシャル層表面の凹部の段差をアライメントマークとして利用することができる半導体デバイスの製造方法を提供する。【解決手段】半導体デバイスの製造過程で、表面の凹凸をアライメントマークとして利用する半導体デバイスの製造方法であって、凹凸が現れた半導体基板表面に、半導体基板と選択的エッチングが可能な膜を全面に形成し、この膜をエッチバックし、半導体基板表面の凹部内のみに前記膜を残す。凹部内に残る膜をエッチングマスクとして使用し、露出する半導体基板表面をエッチングし、アライメントマークとなる段差を形成する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
半導体デバイスの製造過程で、半導体基板表面の凹凸をアライメントマークとして利用する半導体デバイスの製造方法であって、
前記凹凸のある半導体基板表面に、該半導体基板と選択エッチングが可能な膜を全面に形成する工程と、
エッチバックし、前記半導体基板表面の前記凹部内に前記膜を残し、該半導体基板表面の前記膜を除去する工程と、
該凹部内に残る膜をエッチングマスクとして使用し、露出する前記半導体基板表面をエッチングし、アライメントマークとなる段差を形成する工程とを含むことを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの製造方法に関し、特に製造過程において形成された半導体基板表面の凹凸をアライメントマークとして利用する半導体デバイスの製造方法に関する。
【０００２】
【従来の技術】
半導体デバイスの製造工程では、前工程で形成されたパターンに合わせて、次工程のパターンが重ねられていく。一例として縦型のバイポーラトランジスタの製造工程においては、基板とエピタキシャル層との間にコレクタの一部を構成する埋込層が形成された半導体基板上に、コレクタ領域、ベース領域及びドレイン領域などが形成される。
【０００３】
ここで、埋込層の形成は次のように行われる。まずシリコン基板１を用意し、表面を酸化することにより、酸化膜２を形成する。埋込層を形成する部分の酸化膜２をエッチング除去し、シリコン基板１の一部を露出する。露出したシリコン基板１表面に不純物を拡散し、不純物イオンを注入する（図４ａ）。
【０００４】
注入した不純物イオンを活性化し、不純物領域３を形成するため、熱処理を行う。この熱処理によって、表面に酸化膜が形成される。このとき露出する半導体基板１表面にも酸化膜が形成する（図４ｂ）。その結果、酸化膜２を除去すると不純物領域３が形成された表面に凹部が形成される（図４ｃ）。その後、エピタキシャル層４を形成する。この成長工程において、不純物領域３に含まれる不純物が拡散し、シリコン基板１とエピタキシャル層４の間に埋込層５が形成される（図４ｄ）。
【０００５】
このように形成された半導体基板は、図４（ｄ）に示すようにその表面に埋込層５のパターンに応じた凹部６が形成される。従来の半導体デバイスの製造工程では、埋込層と同様の構造をアライメントマーク部に形成し、形成される凹部６をアライメントマークとして使用して、後工程のＬＯＣＯＳ酸化膜の形成等を行っていた。また通常の半導体デバイスの製造工程では、埋込層のパターン自体をアライメントマークの代わりに用いる方法も用いられている（特許文献１、従来の技術の欄参照）。
【０００６】
【特許文献１】
特開２０００−３０６８３３号公報
【０００７】
【発明が解決しようとする課題】
しかし、エピタキシャル層４を厚く形成した場合や、薄いエピタキシャル層４を形成する場合であって、不純物領域３からエピタキシャル層４への不純物の拡散を小さくするため、成長温度を低くした場合、凹部６の段差が小さくなる。その結果、アライメントマークの識別がしづらくなり、特にステッパーのように光学的にアライメントマークを認識する装置を使用する場合に、アライメントマークを認識できないという問題が発生していた。本発明はこのような問題点解消し、凹部の段差をアライメントマークとして利用することができる半導体デバイスの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明は上記目的を達成するため、半導体デバイスの製造過程で、半導体基板表面の凹凸をアライメントマークとして利用する半導体デバイスの製造方法であって、前記凹凸のある半導体基板表面に、該半導体基板と選択エッチングが可能な膜を全面に形成する工程と、エッチバックし、前記半導体基板表面の前記凹部内に前記膜を残し、該半導体基板表面の前記膜を除去する工程と、該凹部内に残る膜をエッチングマスクとして使用し、露出する前記半導体基板表面をエッチングし、アライメントマークとなる段差を形成する工程とを含むことを特徴とするものである。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本発明の半導体デバイスの製造方法では、埋込層の形成およびそれと同時に形成するアライメントマークは、従来方法と同様に形成する。即ち、まずシリコン基板１を用意し、表面を酸化することにより、酸化膜２を形成する。埋込層を形成する部分の酸化膜２をエッチング除去し、シリコン基板１の一部を露出させる。露出したシリコン基板１表面に不純物を拡散し、不純物イオンを注入する（図４ａ同様）。
【００１０】
注入した不純物イオンを活性化し、不純物領域３を形成するため、熱処理を行う。この熱処理によって、表面に酸化膜が形成される。このとき露出する半導体基板１表面にも酸化膜が形成する（図４ｂ同様）。その結果、酸化膜２を除去すると、不純物領域３が形成された表面に凹部が形成される（図４ｃ同様）。その後、エピタキシャル層４を形成する。この成長工程において、不純物領域３に含まれる不純物が拡散し、シリコン基板１とエピタキシャル層４の間に埋込層５が形成される（図４ｄ同様）。
【００１１】
次にアライメントマーク形成領域に、以下の工程に従い、アライメントマークを形成する。まず、凹部６のあるエピタキシャル層４表面にＳＯＧ膜（スピン−オン−グラス膜）７を塗布し、平坦化する（図１）。その後ＳＯＧ膜７をエッチバックし、凹部６内のみにＳＯＧ膜７を残し、エピタキシャル層４表面を露出させる（図２）。ＳＯＧ膜７をエッチングマスクとして使用して、露出したエピタキシャル層４をドライエッチングする。その結果、凹部６のパターンを基準として新たなアライメントマークとなる段部８が形成される。なお、露出するエピタキシャル層４のドライエッチングを行う前に、半導体デバイスの形成領域をホトレジスト等のエッチングマスクで被覆しておくと、半導体デバイス形成領域はエッチングされない。なお、半導体デバイスの形成領域に形成されるＳＯＧ膜は、熱処理をして硬化させるとよい。
【００１２】
このように新たな段部８を形成することにより、ステッパーのように光学的にアライメントマークを認識する装置において、容易に認識ができるアライメントマークを形成することができる。
【００１３】
なお上記説明では凹部６内にＳＯＧ膜７を充填する場合について説明したが、本発明はＳＯＧ膜に限定されるものではなく、エピタキシャル層４を選択エッチングすることができるエッチングマスク材料であればよい。具体的には、ＣＶＤ法で形成した酸化膜、窒化膜等を用いることができる。また、ＳＯＧ膜等のエッチングマスク材料により平坦化することは必ずしも必要ではなく、例えばエッチングマスク材料を形成した後、ホトレジスト膜を塗布し、ホトレジスト膜で平坦化し、ホトレジスト膜とエッチングマスク材料とのエッチングレートが等しい条件でエッチバックすることで、凹部６内にエッチングマスク材料とホトレジストを残すことができる。
【００１４】
また、半導体基板表面に凹凸が形成される場合として、埋込層を形成する場合を例にとり説明したが、本発明はこれに限定されるものでないことはいうまでもない。さらに、シリコン半導体に限定されるものでもない。なおエピタキシャル成長工程において、パターンシフトが生じた場合には、パターンシフト量に合わせて、予め半導体デバイスの形成パターンを移動させておくことで、パターンの重なり精度を保つことができる。
【００１５】
【発明の効果】
以上説明したように本発明によれば、エピタキシャル層を形成した後、凹部の段差が小さい場合であっても、その凹部から新たなアライメントマークを形成することにより、マスクアライメントを容易にすることができる。特にステッパーのように、光学的にアライメントマークを認識する装置を用いて製造される半導体デバイスにおいて利点が大きい。
【図面の簡単な説明】
【図１】
本発明の実施の形態の製造工程を説明する図である。
【図２】
本発明の実施の形態の製造工程を説明する図である。
【図３】
本発明の実施の形態の製造工程を説明する図である。
【図４】
半導体デバイスの埋込層の製造工程を説明する図である。
【符号の説明】
１  シリコン基板
２  酸化膜
３  不純物領域
４  エピタキシャル層
５  埋込層
６  凹部
７  ＳＯＧ膜
８  段部
【図１】
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【図２】
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【図３】
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【図４】
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