(57)【要約】【課題】プレートラインのロードを低減させ、チップ面積を縮小することができる不揮発性強誘電体メモリ装置のセルアレイを提供する。【解決手段】独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックからなるセルアレイ領域と、第１セルアレイブロックのプレートラインと第２セルアレイブロックのワードラインとが共有接続された第１スプリットワードライン部を駆動する、第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、第２セルアレイブロックのプレートラインと第１セルアレイブロックのワードラインとが共有接続された第２スプリットワードライン部を駆動する、第２セルアレイブロックのみに隣接して配置された第２ドライバ領域とを設け、第１及び第２ドライバ領域に各々対応する第１及び第２セルアレイブロックのプレートラインに直接接続された複数個のスプリットワードラインドライバを設ける。【選択図】　　　図５
2004071127.tif 000002
【特許請求の範囲】
【請求項１】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成されたセルアレイ領域と、
前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、
前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第２セルアレイブロックのみに隣接して配置された第２ドライバ領域と
を含み、
前記第１及び第２ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１及び第２セルアレイブロックのプレートラインに直接接続されていることを特徴とする不揮発性強誘電体メモリ装置。
【請求項２】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成された第１セルアレイ領域と、
相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックから構成された第２セルアレイ領域と、
前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、
前記第２及び第３セルアレイブロックの各プレートラインと前記第１及び第４セルアレイブロックの各ワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記第１及び第２セルアレイ領域の間で前記第２及び第３セルアレイブロックのみに隣接して配置された第２ドライブ領域と、
前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとがともに共有接続された第３スプリットワードライン部を駆動するために、前記第４セルアレイブロックのみに隣接して配置された第３ドライバ領域と
を含み、
前記第１ないし第４ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１ないし第４セルアレイブロックのプレートラインに直接接続されていることを特徴とする不揮発性強誘電体メモリ装置。
【請求項３】
前記第１ないし第４セルアレイブロックが、各々一つのカラム（Ｃｏｌｕｍｎ）に対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項１に記載の不揮発性強誘電体メモリ装置。
【請求項４】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックと、
前記第１セルアレイブロックの１番目のローに対応する複数の第１メモリセルのワードラインと、第２セルアレイブロックの２番目のローに対応する複数の第２メモリセルのプレートラインに用いられる第１スプリットワードラインと、
前記複数の第１メモリセルのプレートラインと、第２セルアレイブロックにおける１番目のローに対応する第３メモリセルのワードラインに用いられる第２スプリットワードラインと、
前記第１セルアレイブロックの２番目のローに対応する複数の第４メモリセルのワードラインと、複数の前記第３メモリセルのプレートラインに用いられる第３スプリットワードラインと、
前記複数の第４メモリセルのプレートラインと複数の第２メモリセルのワードラインに用いられる第４スプリットワードラインと、
前記第１セルアレイブロックのみに隣接して配置されて前記複数の第１メモリセルのプレートラインに直接接続されて前記第２スプリットワードラインを駆動する第１スプリットワードラインドライバと、
前記第１セルアレイブロックのみに隣接して配置され前記複数の第４メモリセルのプレートラインに直接接続されて前記第４スプリットワードラインを駆動する第２スプリットワードラインドライバと、
前記第２セルアレイブロックのみに隣接して配置されて複数の前記第３メモリセルのプレートラインに直接接続されて前記第３スプリットワードラインを駆動する第３スプリットワードラインドライバと、
前記第２セルアレイブロックのみに隣接して配置されて前記第２メモリセルのプレートラインに直接接続されて第１スプリットワードラインを駆動する第４スプリットワードラインドライバと
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項５】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックと、
相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックと、
前記第１セルアレイブロックの１番目のローに対応する複数の第１メモリセルのワードラインと、前記第２セルアレイブロックの２番目のローに対応する複数の第２メモリセルのプレートラインと、前記第３セルアレイブロックの２番目のローに対応する複数の第３メモリセルのプレートライン、及び前記第４セルアレイブロックの１番目のローに対応する複数の第４メモリセルのワードラインに用いられる第１スプリットワードラインと、
前記複数の第１メモリセルのプレートラインと、前記第２セルアレイブロックにおける１番目のローに対応する第５メモリセルのワードラインに用いられる第２スプリットワードラインと、
前記第１セルアレイブロックの２番目のローに対応する複数の第６メモリセルのワードラインと、前記複数の第５メモリセルのプレートラインと、前記第３セルアレイブロックにおける１番目のローに対応する第７メモリセルのプレートライン、及び前記第４セルアレイブロックにおける２番目のローに対応する第８メモリセルのワードラインに用いられる第３スプリットワードラインと、
前記複数の第６メモリセルのプレートラインと複数の第２メモリセルのワードラインに用いられる第４スプリットワードラインと、
前記複数の第４メモリセルのプレートラインと複数の第７メモリセルのワードラインに用いられる第５スプリットワードラインと、
前記複数の第８メモリセルのプレートラインと複数の第３メモリセルのワードラインに用いられる第６スプリットワードラインと、
前記第１セルアレイブロックのみに隣接して配置され前記複数の第１メモリセルのプレートラインに直接接続されて前記第２スプリットワードラインを駆動する第１スプリットワードラインドライバと、
前記第１セルアレイブロックのみに隣接して配置され前記複数の第６メモリセルのプレートラインに直接接続されて前記第４スプリットワードラインを駆動する第２スプリットワードラインドライバと、
前記第２及び第３セルアレイブロックのみに隣接して配置され前記複数の第５及び第７メモリセルのプレートラインに直接接続されて前記第３スプリットワードラインを駆動する第３スプリットワードラインドライバと、
前記第２及び第３セルアレイブロックのみに隣接して配置され前記第２及び第３メモリセルのプレートラインに直接接続されて第１スプリットワードラインを駆動する第４スプリットワードラインドライバと、
前記第４セルアレイブロックのみに隣接して配置され前記複数の第４メモリセルのプレートラインに直接接続されて前記第５スプリットワードラインを駆動する第５スプリットワードラインドライバと、
前記第４セルアレイブロックのみに隣接して配置され前記複数の第８メモリセルのプレートラインに直接接続されて前記第６スプリットワードラインを駆動する第６スプリットワードラインドライバと、
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項６】
前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項４または５に記載の不揮発性強誘電体メモリ装置。
【請求項７】
相互独立的に動作しスプリットワードライン構造により相互連関した第１及び第２セルアレイブロックを備えた不揮発性強誘電体メモリ装置の駆動装置において、
複数個のローアドレスプリデコーダ入力信号をデコーディングして複数個のスプリットワードラインに対応する複数個のローアドレスプリデコーダ出力信号を生成して出力し、制御信号に応答して前記第１及び第２セルアレイブロックの中でどのブロックが動作するかに応じて前記ローアドレスプリデコーダ入力信号の順を異にしてローアドレスプリデコーダ出力信号を生成するアドレスパス変更調整部と、
前記アドレスパス変更調整部の出力信号であるローアドレスプリデコーダ出力信号と、ワードライン制御信号及びプレートライン制御信号を入力されて複数個のスプリットワードライン駆動信号を生成して出力し、前記制御信号に応答して前記第１及び第２セルアレイブロックの中でどのブロックが動作するかに応じて前記スプリットワードラインのワードラインまたはプレートライン役割が変更された前記スプリットワードライン駆動信号を生成するワードライン／プレートライン制御信号パス変更調整部と、
前記複数個のスプリットワードライン駆動信号を昇圧させるレベルシフタ部と、
前記レベルシフタ部の出力信号に応答してスプリットワードラインを駆動する複数のスプリットワードラインドライバ部と
を含むことを特徴とする不揮発性強誘電体メモリ装置の駆動装置。
【請求項８】
前記アドレスパス変更調整部が、
前記第１セルアレイブロックが動作する時、前記ローアドレスプリデコーダ入力信号を正常順にして前記ローアドレスプリデコーダ出力信号を生成し、
前記第２セルアレイブロックが動作する時、二つのセルアレイ毎に該当前記ローアドレスプリデコーダ入力信号の順を異にして前記ローアドレスプリデコーダ出力信号を生成する
ことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項９】
前記アドレスパス変更調整部が、
前記制御信号に応答して前記ローアドレスプリデコーダ入力信号をスイッチング伝達するスイッチング部と、
前記ローアドレスプリデコーダ入力信号及び前記スイッチング部の出力をバッファリングして前記ローアドレスプリデコーダ出力信号を出力するバッファリング部と
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１０】
前記アドレスパス変更調整部が、
前記制御信号を反転させて出力するインバータと、
第１ローアドレスプリデコーダ入力信号を入力されて前記制御信号に応答してスイッチング動作する第１スイッチング素子と、
前記第１ローアドレスプリデコーダ入力信号を入力されて前記インバータの出力に制御されてスイッチング動作する第２スイッチング素子と、
第２ローアドレスプリデコーダ入力信号を入力されて前記インバータの出力に制御されてスイッチング動作する第３スイッチング素子と、
前記第２ローアドレスプリデコーダ入力信号を入力されて前記制御信号に応答してスイッチング動作する第４スイッチング素子と、
第１ローアドレスプリデコーダ入力信号をバッファリングして第１ローアドレスプリデコーダ出力信号を出力する第１バッファと、
前記第１スイッチング素子または前記第３スイッチング素子の出力を入力されてバッファリングして第２ローアドレスプリデコーダ出力信号を出力する第２バッファと、
第２スイッチング素子または第４スイッチング素子の出力を入力されてバッファリングして第３ローアドレスプリデコーダ出力信号を出力する第３バッファと、
前記第２ローアドレスプリデコーダ入力信号をバッファリングして第４ローアドレスプリデコーダ出力信号を出力する第４バッファと
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１１】
前記制御信号が、前記第１セルアレイブロックが活性化される時ハイレバルのアクティブ信号を有することを特徴とする請求項１０に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１２】
前記ワードライン／プレートライン制御信号パス変更調整部が、
前記制御信号に応答して前記ワードライン制御信号及び前記プレートライン制御信号をスイッチング伝達するスイッチング部と、
前記ローアドレスプリデコーダ出力信号と前記スイッチング部の出力信号に応答して前記スプリットワードライン駆動信号を出力する出力部と
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１３】
前記ワードライン／プレートライン制御信号パス変更調整部が、
前記制御信号を反転させて出力するインバータと、
前記プレートライン制御信号を入力されて前記制御信号に応答してスイッチング動作する第１スイッチング素子と、
前記プレートライン制御信号を入力されて前記インバータの出力に応答してスイッチング動作する第２スイッチング素子と、
前記ワードライン制御信号を入力されて前記インバータの出力に応答してスイッチング動作する第３スイッチング素子と、
前記ワードライン制御信号を入力されて前記制御信号に応答してスイッチング動作する第４スイッチング素子と、
前記第１スイッチング素子または前記第３スイッチング素子の出力を入力されて第１ローアドレスプリデコーダ出力信号を入力されて第１スプリットワードライン駆動信号を出力する第１ＡＮＤゲートと、
前記第１スイッチング素子または前記第３スイッチング素子の出力を入力されて第２ローアドレス出力信号を入力されて第２スプリットワードライン駆動信号を出力する第２ＡＮＤゲートと、
前記第２スイッチング素子または前記第４スイッチング素子の出力を入力されて第３のローアドレスプリデコーダ出力信号を入力されて第３スプリットワードライン駆動信号を出力する第３ＡＮＤゲートと、
前記第２スイッチング素子または第４スイッチング素子の出力を入力されて第４ローアドレスプリデコーダ出力信号を入力されて第４スプリットワードライン駆動信号を出力する第４ＡＮＤゲートと
を含むことを特徴とする請求項７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１４】
前記制御信号が、前記第１セルアレイブロックが活性化される時ハイレバルのアクティブ信号を有することを特徴とする請求項１３に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１５】
前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項８に記載の不揮発性強誘電体メモリ装置。
【請求項１６】
相互独立的に動作しスプリットワードライン構造により相互連関した第１及び第２セルアレイブロックを備え、
前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置のスプリットワードラインドライバにおいて、
スプリットワードラインに接続された出力端と、
複数個のローアドレス信号を入力されてスプリットワードラインを活性化させるデコーディング部と、
前記スプリットワードラインの非活性化時に前記出力端をプルダウン駆動するプルダウントランジスタと、
前記デコーディング部の出力ノード（Ｎ３）の信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタのゲートを制御するプルダウン制御部と、第１ノード（Ｎ１）の電圧レベルに応答してスプリットワードラインを昇圧電圧（ＶＰＰ）レベルの駆動信号にプルアップ駆動するプルアップトランジスタと、
前記デコーディング部の出力ノード（Ｎ３）と第１ノード（Ｎ１）との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号（ＷＬＣＯＮ）が印加されるＮＭＯＳトランジスタと
を含み、
前記ワードライン制御信号が、前記スプリットワードラインが活性化される前に電源電圧（ＶＣＣ）レベルを維持して、前記スプリットワードラインが活性化される直前に昇圧電圧（ＶＰＰ）レベルの１番目のハイパルスを有し、以後に前記サブビットラインが昇圧電圧にプルアップされる直前に昇圧電圧レベルの２番目のハイパルスを有することを特徴とする不揮発性強誘電体メモリ装置の駆動装置。
【請求項１７】
前記ワードライン制御信号の２番目のハイパルスにより前記スプリットワードラインがフローティングされてセルオペレーションの際前記スプリットワードラインがセルフブーストされることを特徴とする請求項１６に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項１８】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成されたセルアレイ領域と、
前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、
前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとがともに接続された第２スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第２セルアレイブロックのみに隣接して配置された第２ドライバ領域と、
前記第１セルアレイブロックと前記第２セルアレイブロックとの間に配置されて、前記第１スプリットワードライン部で前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第２スプリットワードライン部で前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとの間の信号の流れを調整するサブドライブ領域と
を含み、
前記第１及び第２ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１及び第２セルアレイブロックのプレートラインに直接接続されていることを特徴とする不揮発性強誘電体メモリ装置。
【請求項１９】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成された第１セルアレイ領域と、
相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックから構成された第２セルアレイ領域と、
前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、
前記第２及び第３セルアレイブロックの各プレートラインと前記第１及び第４セルアレイブロックの各ワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記第１及び第２セルアレイ領域の間で前記第２及び第３セルアレイブロックのみに隣接して配置された第２ドライブ領域と、
前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとがともに共有接続された第３スプリットワードライン部を駆動するために、前記第４セルアレイブロックのみに隣接して配置された第３ドライバ領域と、
前記第１セルアレイブロックと前記第２セルアレイブロックとの間に配置されて、前記第１スプリットワードライン部で前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第２スプリットワードラインで前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとの間の信号の流れを調整する第１サブドライブ領域と、
前記第３セルアレイブロックと前記第４セルアレイブロックとの間に配置されて、前記第２スプリットワードライン部で前記第３セルアレイブロックのプレートラインと前記第４セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第３スプリットワードライン部で前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとの間の信号の流れを調整する第２サブドライブ領域と
を含み、
前記第１ないし第４ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１ないし第４セルアレイブロックのプレートラインに直接接続されていることを特徴とする不揮発性強誘電体メモリ装置。
【請求項２０】
前記第１ないし第４セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項１９に記載の不揮発性強誘電体メモリ装置。
【請求項２１】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックと、
前記第１セルアレイブロックの１番目のローに対応する複数の第１メモリセルのワードラインと、第２セルアレイブロックの２番目のローに対応する複数の第２メモリセルのプレートラインに用いられる第１スプリットワードラインと、
前記複数の第１メモリセルのプレートラインと、第２セルアレイブロックにおける１番目のローに対応する第３メモリセルのワードラインに用いられる第２スプリットワードラインと、
前記第１セルアレイブロックの２番目のローに対応する複数の第４メモリセルのワードラインと、前記複数の第３メモリセルのプレートラインに用いられる第３スプリットワードラインと、
前記複数の第４メモリセルのプレートラインと複数の第２メモリセルのワードラインに用いられる第４スプリットワードラインと、
前記第１セルアレイブロックのみに隣接して配置され前記複数の第１メモリセルのプレートラインに直接接続され前記第２スプリットワードラインを駆動する第１スプリットワードラインドライバと、
前記第１セルアレイブロックのみに隣接して配置され前記複数の第４メモリセルのプレートラインに直接接続されて前記第４スプリットワードラインを駆動する第２スプリットワードラインドライバと、
前記第２セルアレイブロックのみに隣接して配置されて前記複数の第３メモリセルのプレートラインに直接接続されて前記第３スプリットワードラインを駆動する第３スプリットワードラインドライバと、
前記第２セルアレイブロックのみに隣接して配置されて前記第２メモリセルのプレートラインに直接接続されて第１スプリットワードラインを駆動する第４スプリットワードラインドライバと、
前記第１スプリットワードライン上に形成されて前記複数の第１メモリセルのワードラインと前記複数の第２メモリセルのプレートラインとの間をスイッチング駆動する第１サブドライバと、
前記第２スプリットワードライン上に形成されて前記複数の第１メモリセルのプレートラインと前記複数の第３メモリセルのワードラインとの間をスイッチング駆動する第２サブドライバと、
前記第３スプリットワードライン上に形成されて前記複数の第４メモリセルのワードラインと複数の第３メモリセルのプレートラインとの間をスイッチング駆動する第３サブドライバと、
前記第４スプリットワードライン上に形成されて前記複数の第４メモリセルのプレートラインと前記複数の第２メモリセルのワードラインとの間をスイッチング駆動する第４サブドライバと
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２２】
相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックと、
相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックと、
前記第１セルアレイブロックの１番目のローに対応する複数の第１メモリセルのワードラインと、前記第２セルアレイブロックの２番目のローに対応する複数の第２メモリセルのプレートラインと、前記第３セルアレイブロックの２番目のローに対応する複数の第３メモリセルのプレートライン、及び前記第４セルアレイブロックの１番目のローに対応する複数の第４メモリセルのワードラインに用いられる第１スプリットワードラインと、
前記複数の第１メモリセルのプレートラインと、前記第２セルアレイブロックにおける１番目のローに対応する第５メモリセルのワードラインに用いられる第２スプリットワードラインと、
前記第１セルアレイブロックの２番目のローに対応する複数の第６メモリセルのワードラインと、前記複数の第５メモリセルのプレートラインと、前記第３セルアレイブロックにおける１番目のローに対応する第７メモリセルのプレートライン、及び前記第４セルアレイブロックにおける２番目のローに対応する第８メモリセルのワードラインに用いられる第３スプリットワードラインと、
前記複数の第６メモリセルのプレートラインと複数の第２メモリセルのワードラインに用いられる第４スプリットワードラインと、
前記複数の第４メモリセルのプレートラインと複数の第７メモリセルのワードラインに用いられる第５スプリットワードラインと、
前記複数の第８メモリセルのプレートラインと複数の第３メモリセルのワードラインに用いられる第６スプリットワードラインと、
前記第１セルアレイブロックのみに隣接して配置され前記複数の第１メモリセルのプレートラインに直接接続されて前記第２スプリットワードラインを駆動する第１スプリットワードラインドライバと、
前記第１セルアレイブロックのみに隣接して配置され前記複数の第６メモリセルのプレートラインに直接接続されて前記第４スプリットワードラインを駆動する第２スプリットワードラインドライバと、
前記第２及び第３セルアレイブロックのみに隣接して配置され前記複数の第５及び第７メモリセルのプレートラインに直接接続されて前記第３スプリットワードラインを駆動する第３スプリットワードラインドライバと、
前記第２及び第３セルアレイブロックのみに隣接して配置され前記第２及び第３メモリセルのプレートラインに直接接続されて第１スプリットワードラインを駆動する第４スプリットワードラインドライバと、
前記第４セルアレイブロックのみに隣接して配置され前記複数の第４メモリセルのプレートラインに直接接続されて前記第５スプリットワードラインを駆動する第５スプリットワードラインドライバと、
前記第４セルアレイブロックのみに隣接して配置され前記複数の第８メモリセルのプレートラインに直接接続されて前記第６スプリットワードラインを駆動する第６スプリットワードラインドライバと、
前記第１スプリットワードライン上に形成されて前記複数の第１メモリセルのワードラインと前記複数の第２メモリセルのプレートラインとの間をスイッチング駆動する第１サブドライバと、
前記第２スプリットワードライン上に形成されて前記複数の第１メモリセルのプレートラインと前記複数の第５メモリセルのワードラインとの間をスイッチング駆動する第２サブドライバと、
前記第３スプリットワードライン上に形成されて前記複数の第６メモリセルのワードラインと複数の第５メモリセルのプレートラインとの間をスイッチング駆動する第３サブドライバと、
前記第４スプリットワードライン上に形成されて前記複数の第６メモリセルのプレートラインと前記複数の第２メモリセルのワードラインとの間をスイッチング駆動する第４サブドライバと、
前記第１スプリットワードライン上に形成されて前記複数の第４メモリセルのワードラインと前記複数の第３メモリセルのプレートラインとの間をスイッチング駆動する第５サブドライバと、
前記第５スプリットワードライン上に形成されて前記複数の第４メモリセルのプレートラインと前記複数の第７メモリセルのワードラインとの間をスイッチング駆動する第６サブドライバと、
前記第３スプリットワードライン上に形成されて前記複数の第８メモリセルのワードラインと複数の第７メモリセルのプレートラインとの間をスイッチング駆動する第７サブドライバと、
前記第６スプリットワードライン上に形成されて前記複数の第８メモリセルのプレートラインと前記複数の第３メモリセルのワードラインとの間をスイッチング駆動する第８サブドライバと
を含むことを特徴とする不揮発性強誘電体メモリ装置。
【請求項２３】
前記第１ないし第４セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることを特徴とする請求項２１または２２に記載の不揮発性強誘電体メモリ装置。
【請求項２４】
相互独立的に動作しスプリットワードライン構造により相互連関した第１及び第２セルアレイブロックを備え、
前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置におけるスプリットワードラインドライバにおいて、
前記スプリットワードラインの前記第１セルアレイブロックのプレートラインに接続された出力端と、
複数個のローアドレス信号を入力されて前記第１セルアレイブロックのプレートラインを活性化させるデコーディング部と、
前記第１セルアレイブロックのプレートラインの非活性化時に前記出力端をプルダウン駆動するプルダウントランジスタと、
前記デコーディング部の出力ノードの信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタのゲートを制御するプルダウン制御部と、
第１ノード（Ｎ２１）の電圧レベルに応答して前記第１セルアレイブロックのプレートラインを昇圧電圧（ＶＰＰ）レベルの駆動信号にプルアップ駆動するプルアップトランジスタと、
前記デコーディング部の出力ノードと第１ノード（Ｎ２１）との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号（ＷＬＣＯＮ２）が印加されるＮＭＯＳトランジスタと
を含み、
前記ワードライン制御信号が、前記第１セルアレイブロックのプレートラインが活性化される前に電源電圧（ＶＣＣ）レベルを維持して、前記第１セルアレイブロックのプレートラインが活性化される直前に昇圧電圧（ＶＰＰ）レベルのハイパルスを有することを特徴とする不揮発性強誘電体メモリ装置の駆動装置。
【請求項２５】
相互独立的に動作しスプリットワードライン構造により相互連関した第１及び第２セルアレイブロックを備え、
前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインがサブドライバによりスイッチング接続されてスプリットワードラインによりともに共有され、
前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置におけるサブドライバにおいて、
前記プレートラインと前記ワードラインとの間をスイッチング接続するスイッチングトランジスタと、
前記スイッチングトランジスタのゲート端（ＳＮ）の信号レベルを制御してセルオペレーションの際前記プレートラインをフローティングさせるための制御トランジスタと
を含むことを特徴とする不揮発性強誘電体メモリ装置の駆動装置。
【請求項２６】
前記制御トランジスタが、電源電圧（ＶＣＣ）供給端と前記スイッチングトランジスタのゲート端との間にソース・ドレイン経路が接続され、ゲートに制御信号（ＳＤＲＣ）が印加されるＮＭＯＳトランジスタであることを特徴とする請求項２５に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項２７】
前記制御信号が、前記プレートラインが活性化される直前に昇圧電圧（ＶＰＰ）レベルの１番目のハイパルスを有し、以後に前記サブビットラインが昇圧電圧にプルアップされる直前に昇圧電圧レベルの２番目のハイパルスを有することを特徴とする請求項２６に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項２８】
前記制御信号の２番目のハイパルスにより前記プレートラインがフローティングされてセルオペレーションの際前記プレートラインのロード（ｌｏａｄ）なしに前記ワードラインがセルフブーストされることを特徴とする請求項２７に記載の不揮発性強誘電体メモリ装置の駆動装置。
【請求項２９】
ロー上で隣接したセルアレイブロックのゲートラインと共有されたプレートライン用スプリットワードラインと、前記隣接するセルアレイブロックのプレートラインと共有されたワードライン用スプリットワードラインに接続された強誘電体メモリセルを複数個備え、
一つのカラムに対応する前記複数の強誘電体メモリセルのビットラインが複数個のサブビットラインと前記複数個のサブビットラインに接続されるメインビットラインからなる階層的ビットライン構造を有し、
前記サブアレイブロックは、前記サブビットラインと前記メインビットラインを信号ラインＳＢＳＷ１に制御されてスイッチング接続する第１スイッチングトランジスタと、前記サブビットラインとサブビットラインプルアップ信号ラインＳＢＰＵを信号ラインＳＢＳＷ１に制御されてスイッチング接続第２スイッチングトランジスタと、前記サブビットラインと接地電圧供給端との間を信号ラインＳＢＰＤに制御されてスイッチング接続する第２スイッチングトランジスタと、ゲートに前記サブビットラインが接続される第４スイッチングトランジスタとゲートに制御信号ＭＢＳＷが印加される第５スイッチングトランジスタとを備え、前記第４及び第５スイッチングトランジスタは、前記メインビットラインと接地電圧供給端との間に直列接続され、
前記メインビットラインを制御信号ＭＢＬＣに制御されて電源電圧ＶＣＣにプルアップ駆動するロード制御トランジスタを備えた強誘電体メモリ装置の駆動方法において、
駆動区間を順に動作する区間ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５及びｔ６に区分して、
前記区間ｔ０で前記サブビットラインを接地電圧ＶＳＳレベル、前記メインビットラインは電源電圧ＶＣＣに各々プリチャージするステップと、
前記区間ｔ１で前記信号ラインＳＢＰＤと前記制御信号ＭＢＬＣをＶＳＳレベルに遷移させるステップと、
前記区間ｔ２、区間ｔ３で前記ワードライン用プリットワードラインに昇圧電圧ＶＰＰレベルを印加し、前記制御信号ＭＢＳＷをＶＣＣレベルに活性化させ、前記区間ｔ３で前記サブビットラインと前記メインビットラインを介してセルデータをセンスアンプに伝達させるステップと、
前記区間ｔ４で前記信号ラインＳＢＳＷ２にＶＰＰレベルを印加し、前記プレートライン用スプリットワードラインをＶＳＳレベルに遷移させ、前記信号ラインＳＢＰＤにＶＣＣレベルを印加するステップと、
前記区間ｔ５で前記制御信号ＭＢＬＣをＶＣＣレベルに遷移させ、前記信号ラインＳＢＰＵにＶＰＰレベルを印加して、前記信号ラインＳＢＳＷ２と前記ワードライン用スプリットワードラインを前記ＶＰＰレベルより大きい電圧レベルにセルフブーストさせて前記強誘電体メモリセルにロジック１のデータを書き込むステップと、
前記区間ｔ６で前記プレートライン用スプリットワードラインをＶＰＰレベルに遷移させ、前記信号ラインＳＢＳＷ１にＶＣＣレベルを印加し、前記信号ラインＳＢＳＷ２をＶＳＳレベルに遷移させて前記強誘電体メモリセルにロジック０のデータを書き込みまたはリストア（Ｒｅｓｔｏｒｅ）するステップと
を含むことを特徴とする不揮発性強誘電体メモリの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ装置、特に、不揮発性強誘電体メモリ装置、その駆動装置及び駆動方法に関する。
【０００２】
【従来の技術】
一般に、不揮発性強誘電体メモリ装置、すなわち、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）並みのデータ処理速度を有し、電源のオフ時にもデータが格納される特性の故に次世代記憶素子として注目されている。
【０００３】
ＦｅＲＡＭは、ＤＲＡＭとほぼ類似したセル構造、すなわち、一つのスイッチング素子（トランジスタ）と一つのキャパシタから構成された１Ｔ／１Ｃ構造の単位セルを有する記憶素子であって、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消去されない。
【０００４】
図１は、一般的な強誘電体のヒステリシスループを示す特性図である。
【０００５】
図１を参照すると、電界により誘起された分極が、電界を除去しても残留分極（または自発分極）の存在によって消滅されず、一定量（状態ｄ、状態ａ）を保持していることが分かる。
【０００６】
不揮発性強誘電体メモリセルは、前記状態ｄ及び状態ａを各々ロジック１及びロジック０で対応させて記憶素子に応用したものである。
【０００７】
以下では、添附する図を参照しながら従来の不揮発性強誘電体メモリ装置のセルアレイ及びその駆動方法について説明する。
【０００８】
図２Ａは、従来の技術に係るスプリットワードライン構造を示す二つの単位セル構成図であって、図２Ｂは、図２Ａの単位セルを駆動するための回路的構成を簡略化したものであり、図３は、図２Ｂの動作を示すタイミングチャートである。
【０００９】
図２Ａを参照すると、スプリットワードライン構造の単位セルは、ロー（Ｒｏｗ）方向に形成される第１スプリットワードラインＳＷＬ１及び第２スプリットワードラインＳＷＬ２と、第１及び第２スプリットワードラインＳＷＬ１及びＳＷＬ２を横切る方向に形成された第１ビットラインＢＬ１及び第２ビットラインＢＬ２と、ゲートが第１スプリットワードラインＳＷＬ１に接続されドレインが第１ビットラインＢＬ１に接続される第１トランジスタＴ１と、第１トランジスタＴ１のソースと前記第２スプリットワードラインＳＷＬ２との間に接続された第１強誘電体キャパシタＦＣ１と、ゲートが第２スプリットワードラインＳＷＬ２に接続されドレインが第２ビットラインＢＬ２に接続される第２トランジスタＴ１と、第２トランジスタＴ２のソースと第１スプリットワードラインＳＷＬ１との間に接続された第２強誘電体キャパシタＦＣ２とを含んで構成されている。
【００１０】
このような単位セルを複数個形成してセルアレイ部を構成するが、データ格納単位で見ると、一対のスプリットワードラインＳＷＬ１及びＳＷＬ２と、１個のビットライン（ＢＬ１）と、１個のトランジスタＴ１と、１個の強誘電体キャパシタＦＣ１が単位セルとなるが、構造的に見ると、一対のスプリットワードラインＳＷＬ１及びＳＷＬ２と、２個のビットラインＢＬ１及びＢＬ１と、２個のトランジスタＴ１及びＴ２と、２個の強誘電体キャパシタＦＣ１及びＦＣ２が単位セルとなる。
【００１１】
次に、このようなスプリットワードライン構造の単位セルを駆動させるための回路的構成についてさらに詳細に説明する。
【００１２】
図２Ｂに示すように、第１、第２スプリットワードラインＳＷＬ１及びＳＷＬ２を一対とする複数個のスプリットワードライン対がロー方向に形成され、前記スプリットワードライン対を横切るカラム方向に複数個のビットライン、即ち、ロー方向にｎ個の１Ｔ／１Ｃセルが存在するとすれば、前記ビットラインは、ｎ＋１個が形成され、各々のビットラインとビットラインとの間には、両側のビットラインを介して伝達されたデータをセンシングして正データバスラインＤＬまたは負データバスライン／ＤＬに伝達する複数のセンスアンプＳＡが形成される。
【００１３】
この場合、ビットラインＢＬと複数のデータバスラインＤＬは、カラム選択信号ＣＳに応答して駆動するスイッチング素子により電気的にスイッチング接続、複数のセンスアンプＳＡをセンスアンプイネーブル信号ＳＥＮに応答して駆動するイネーブル素子を備えている。
【００１４】
このような不揮発性強誘電体メモリ装置の動作について図３に示されているタイミングチャートを参照しながら説明する。
【００１５】
図３の区間ｔＯは、チップイネーブル信号／ＣＥがローに活性化されビットラインプリチャージ信号ＥＱがハイに活性化された状態で第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２がハイに活性化される以前の区間である。
【００１６】
この区間でビットラインＢＬ１及びＢＬ２はプリチャージされる。ビットラインプリチャージ電圧レベルは、多様に構成でき、ＮＭＯＳトランジスタのしきい電圧レベルが通常的である。
【００１７】
区間ｔ１は、ビットラインプリチャージ信号ＥＱがローに非活性化され、第１及び第２スプリットワードラインＳＷＬ１及びＳＷＬ２がハイに活性化させる区間であって、セルの強誘電体キャパシタのデータがビットラインＢＬ１及びＢＬ２に伝達されてビットラインのレベルが変化される。
【００１８】
この場合、ロジック１に格納された強誘電体キャパシタは、ビットラインとスプリットワードラインとの間に相互反対極性の電界が加えられるので、強誘電体の極性が破壊されつつ多くの電流が流れてビットラインに高い電圧が誘起される。
【００１９】
これに対し、ロジック状態０に格納された強誘電体キャパシタは、ビットラインとスプリットワードラインに同じ極性の電界が加えられるので、強誘電体の極性が破壊されないので、電流が少なく流れてビットラインに若干小さい電圧を誘起することになる。
【００２０】
図１のヒステリシスループにおいて、強誘電体の極性が破壊された場合は、状態ｄから状態ｆに変更される場合であり、強誘電体の極性が破壊されない場合は、状態ａから状態ｆに変更される場合である。
【００２１】
区間ｔ２では、ビットラインにセルデータが充分に載せられた以後、第１及び第２スプリットワードラインＳＷＬ１及びＳＷＬ２が両方ともに活性化された状態でセンスアンプイネーブル信号ＳＥＮをハイに遷移させてビットラインのレベルを増幅することになる。
【００２２】
一方、破壊されたセルのロジック１データは、第１スプリットワードラインＳＷＬ１と第２スプリットワードラインＳＷＬ２がハイである状態で復旧できないので、次の区間ｔ３で再格納できるようにする。
【００２３】
区間ｔ３は、カラム選択信号ＣＳがハイに活性化される区間であって、セルのビットラインとデータバスラインとが相互接続される区間である。読み出しモード時にはビットラインデータをデータバスに伝達したり、書き込みモード時にはデータバスをビットラインに伝達する役割をすることになる。
【００２４】
また区間ｔ３は、第１スプリットワードラインＳＷＬ１は、ローに遷移され第２スプリットワードライン（ＳＷＬ２）はハイ状態を続けて維持して第２トランジスタＴ２がオン状態となる区間である。
【００２５】
この場合、該当ビットラインＢＬ２がハイ状態であると、それに相応する電圧レベルが第２強誘電体キャパシタＦＣ２の片側電極に伝達され、他側の電極は第１スプリットワードラインＳＷＬ１のローレベルであるので、該当セルにロジック１状態が復旧される。
【００２６】
区間ｔ４は、ビットラインＢＬ１またはビットラインＢＬ２のデータがロジック０で、ロジック０を書き込もうとする時、第１スプリットワードラインＳＷＬ１をハイにすることにより各々の強誘電体キャパシタにロジック０を書き込む。
【００２７】
一方、ビットラインＢＬ１とＢＬ２がハイである場合は、セルデータに変動が起きない。
【００２８】
区間ｔ５は、第１スプリットワードラインＳＷＬ１がハイ状態であり、第２スプリットワードラインＳＷＬ２は、ロー状態に遷移される区間であって、第１トランジスタＴ１がオン状態となる。
【００２９】
この場合、該当ビットラインＢＬ１がハイ状態であると、それに相応する電圧レベルが第１強誘電体キャパシタＦＣ１の片側電極に伝達され、他側の電極は、第２スプリットワードラインＳＷＬ２のローレベルであるので、ロジック１状態が復旧される。区間ｔ６は、次のサイクル動作を準備するためのプリチャージ区間である。
【００３０】
【発明が解決しようとする課題】
不揮発性強誘電体メモリ装置において、スプリットワードライン構造は、プレートラインのロード（Ｌｏａｄ）を減らすことができる方式であるが、スプリットワードラインを適用しながらチップ面積を縮小するためのセルアレイとその駆動装置及び駆動方法が切実に要求されている。
【００３１】
本発明は、プレートラインのロードをより一層画期的に減らすことができるスプリットワードライン構造であるとともに、チップ面積も縮小するための構造を有する不揮発性強誘電体メモリ装置を提供することを目的としている。
【００３２】
また、本発明は、上記不揮発性強誘電体メモリ装置を駆動するための装置及び駆動方法を提供することを別の目的としている。
【００３３】
さらに、本発明は、上記不揮発性強誘電体メモリ装置を駆動するためのスプリットワードラインドライバを構成することにおいてセルフブースト（Ｓｅｌｆ−Ｂｏｏｓｔ）効率を高めて動作電圧を低くすることができる駆動装置を提供することを目的としている。
【００３４】
【課題を解決するための手段】
上記目的を達成するため、本発明に係る不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成されたセルアレイ領域と、前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第２セルアレイブロックのみに隣接して配置された第２ドライバ領域とを含み、前記第１及び第２ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１及び第２セルアレイブロックのプレートラインに直接接続されていることを特徴としている。
【００３５】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成された第１セルアレイ領域と、相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックから構成された第２セルアレイ領域と、前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、前記第２及び第３セルアレイブロックの各プレートラインと前記第１及び第４セルアレイブロックの各ワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記第１及び第２セルアレイ領域の間で前記第２及び第３セルアレイブロックのみに隣接して配置された第２ドライブ領域と、前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとがともに共有接続された第３スプリットワードライン部を駆動するために、前記第４セルアレイブロックのみに隣接して配置された第３ドライバ領域とを含み、前記第１ないし第４ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１ないし第４セルアレイブロックのプレートラインに直接接続されていることを特徴としている。
【００３６】
また、前記第１ないし第４セルアレイブロックが、各々一つのカラム（Ｃｏｌｕｍｎ）に対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００３７】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックと、
前記第１セルアレイブロックの１番目のローに対応する複数の第１メモリセルのワードラインと、第２セルアレイブロックの２番目のローに対応する複数の第２メモリセルのプレートラインに用いられる第１スプリットワードラインと、前記複数の第１メモリセルのプレートラインと、第２セルアレイブロックにおける１番目のローに対応する第３メモリセルのワードラインに用いられる第２スプリットワードラインと、前記第１セルアレイブロックの２番目のローに対応する複数の第４メモリセルのワードラインと、複数の前記第３メモリセルのプレートラインに用いられる第３スプリットワードラインと、前記複数の第４メモリセルのプレートラインと複数の第２メモリセルのワードラインに用いられる第４スプリットワードラインと、前記第１セルアレイブロックのみに隣接して配置されて前記複数の第１メモリセルのプレートラインに直接接続されて前記第２スプリットワードラインを駆動する第１スプリットワードラインドライバと、前記第１セルアレイブロックのみに隣接して配置され前記複数の第４メモリセルのプレートラインに直接接続されて前記第４スプリットワードラインを駆動する第２スプリットワードラインドライバと、前記第２セルアレイブロックのみに隣接して配置されて複数の前記第３メモリセルのプレートラインに直接接続されて前記第３スプリットワードラインを駆動する第３スプリットワードラインドライバと、前記第２セルアレイブロックのみに隣接して配置されて前記第２メモリセルのプレートラインに直接接続されて第１スプリットワードラインを駆動する第４スプリットワードラインドライバとを含むことを特徴としている。
【００３８】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックと、相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックと、前記第１セルアレイブロックの１番目のローに対応する複数の第１メモリセルのワードラインと、前記第２セルアレイブロックの２番目のローに対応する複数の第２メモリセルのプレートラインと、前記第３セルアレイブロックの２番目のローに対応する複数の第３メモリセルのプレートライン、及び前記第４セルアレイブロックの１番目のローに対応する複数の第４メモリセルのワードラインに用いられる第１スプリットワードラインと、前記複数の第１メモリセルのプレートラインと、前記第２セルアレイブロックにおける１番目のローに対応する第５メモリセルのワードラインに用いられる第２スプリットワードラインと、前記第１セルアレイブロックの２番目のローに対応する複数の第６メモリセルのワードラインと、前記複数の第５メモリセルのプレートラインと、前記第３セルアレイブロックにおける１番目のローに対応する第７メモリセルのプレートライン、及び前記第４セルアレイブロックにおける２番目のローに対応する第８メモリセルのワードラインに用いられる第３スプリットワードラインと、前記複数の第６メモリセルのプレートラインと複数の第２メモリセルのワードラインに用いられる第４スプリットワードラインと、前記複数の第４メモリセルのプレートラインと複数の第７メモリセルのワードラインに用いられる第５スプリットワードラインと、前記複数の第８メモリセルのプレートラインと複数の第３メモリセルのワードラインに用いられる第６スプリットワードラインと、前記第１セルアレイブロックのみに隣接して配置され前記複数の第１メモリセルのプレートラインに直接接続されて前記第２スプリットワードラインを駆動する第１スプリットワードラインドライバと、前記第１セルアレイブロックのみに隣接して配置され前記複数の第６メモリセルのプレートラインに直接接続されて前記第４スプリットワードラインを駆動する第２スプリットワードラインドライバと、前記第２及び第３セルアレイブロックのみに隣接して配置され前記複数の第５及び第７メモリセルのプレートラインに直接接続されて前記第３スプリットワードラインを駆動する第３スプリットワードラインドライバと、前記第２及び第３セルアレイブロックのみに隣接して配置され前記第２及び第３メモリセルのプレートラインに直接接続されて第１スプリットワードラインを駆動する第４スプリットワードラインドライバと、前記第４セルアレイブロックのみに隣接して配置され前記複数の第４メモリセルのプレートラインに直接接続されて前記第５スプリットワードラインを駆動する第５スプリットワードラインドライバと、前記第４セルアレイブロックのみに隣接して配置され前記複数の第８メモリセルのプレートラインに直接接続されて前記第６スプリットワードラインを駆動する第６スプリットワードラインドライバと、を含むことを特徴としている。
【００３９】
また、前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００４０】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作しスプリットワードライン構造により相互連関した第１及び第２セルアレイブロックを備えた不揮発性強誘電体メモリ装置の駆動装置において、複数個のローアドレスプリデコーダ入力信号をデコーディングして複数個のスプリットワードラインに対応する複数個のローアドレスプリデコーダ出力信号を生成して出力し、制御信号に応答して前記第１及び第２セルアレイブロックの中でどのブロックが動作するかに応じて前記ローアドレスプリデコーダ入力信号の順を異にしてローアドレスプリデコーダ出力信号を生成するアドレスパス変更調整部と、前記アドレスパス変更調整部の出力信号であるローアドレスプリデコーダ出力信号と、ワードライン制御信号及びプレートライン制御信号を入力されて複数個のスプリットワードライン駆動信号を生成して出力し、前記制御信号に応答して前記第１及び第２セルアレイブロックの中でどのブロックが動作するかに応じて前記スプリットワードラインのワードラインまたはプレートライン役割が変更された前記スプリットワードライン駆動信号を生成するワードライン／プレートライン制御信号パス変更調整部と、前記複数個のスプリットワードライン駆動信号を昇圧させるレベルシフタ部と、前記レベルシフタ部の出力信号に応答してスプリットワードラインを駆動する複数のスプリットワードラインドライバ部とを含むことを特徴としている。
【００４１】
また、前記アドレスパス変更調整部が、前記第１セルアレイブロックが動作する時、前記ローアドレスプリデコーダ入力信号を正常順にして前記ローアドレスプリデコーダ出力信号を生成し、前記第２セルアレイブロックが動作する時、二つのセルアレイ毎に該当前記ローアドレスプリデコーダ入力信号の順を異にして前記ローアドレスプリデコーダ出力信号を生成することが望ましい。
【００４２】
また、前記アドレスパス変更調整部が、前記制御信号に応答して前記ローアドレスプリデコーダ入力信号をスイッチング伝達するスイッチング部と、前記ローアドレスプリデコーダ入力信号及び前記スイッチング部の出力をバッファリングして前記ローアドレスプリデコーダ出力信号を出力するバッファリング部とを含むことが望ましい。
【００４３】
また、前記アドレスパス変更調整部が、前記制御信号を反転させて出力するインバータと、第１ローアドレスプリデコーダ入力信号を入力されて前記制御信号に応答してスイッチング動作する第１スイッチング素子と、前記第１ローアドレスプリデコーダ入力信号を入力されて前記インバータの出力に制御されてスイッチング動作する第２スイッチング素子と、第２ローアドレスプリデコーダ入力信号を入力されて前記インバータの出力に制御されてスイッチング動作する第３スイッチング素子と、前記第２ローアドレスプリデコーダ入力信号を入力されて前記制御信号に応答してスイッチング動作する第４スイッチング素子と、第１ローアドレスプリデコーダ入力信号をバッファリングして第１ローアドレスプリデコーダ出力信号を出力する第１バッファと、前記第１スイッチング素子または前記第３スイッチング素子の出力を入力されてバッファリングして第２ローアドレスプリデコーダ出力信号を出力する第２バッファと、第２スイッチング素子または第４スイッチング素子の出力を入力されてバッファリングして第３ローアドレスプリデコーダ出力信号を出力する第３バッファと、前記第２ローアドレスプリデコーダ入力信号をバッファリングして第４ローアドレスプリデコーダ出力信号を出力する第４バッファとを含むことが望ましい。
【００４４】
また、前記制御信号が、前記第１セルアレイブロックが活性化される時ハイレバルのアクティブ信号を有することが望ましい。
【００４５】
また、前記ワードライン／プレートライン制御信号パス変更調整部が、前記制御信号に応答して前記ワードライン制御信号及び前記プレートライン制御信号をスイッチング伝達するスイッチング部と、前記ローアドレスプリデコーダ出力信号と前記スイッチング部の出力信号に応答して前記スプリットワードライン駆動信号を出力する出力部とを含むことが望ましい。
【００４６】
また、前記ワードライン／プレートライン制御信号パス変更調整部が、前記制御信号を反転させて出力するインバータと、前記プレートライン制御信号を入力されて前記制御信号に応答してスイッチング動作する第１スイッチング素子と、前記プレートライン制御信号を入力されて前記インバータの出力に応答してスイッチング動作する第２スイッチング素子と、前記ワードライン制御信号を入力されて前記インバータの出力に応答してスイッチング動作する第３スイッチング素子と、前記ワードライン制御信号を入力されて前記制御信号に応答してスイッチング動作する第４スイッチング素子と、前記第１スイッチング素子または前記第３スイッチング素子の出力を入力されて第１ローアドレスプリデコーダ出力信号を入力されて第１スプリットワードライン駆動信号を出力する第１ＡＮＤゲートと、前記第１スイッチング素子または前記第３スイッチング素子の出力を入力されて第２ローアドレス出力信号を入力されて第２スプリットワードライン駆動信号を出力する第２ＡＮＤゲートと、前記第２スイッチング素子または前記第４スイッチング素子の出力を入力されて第３のローアドレスプリデコーダ出力信号を入力されて第３スプリットワードライン駆動信号を出力する第３ＡＮＤゲートと、前記第２スイッチング素子または第４スイッチング素子の出力を入力されて第４ローアドレスプリデコーダ出力信号を入力されて第４スプリットワードライン駆動信号を出力する第４ＡＮＤゲートとを含むことが望ましい。
【００４７】
また、前記制御信号が、前記第１セルアレイブロックが活性化される時ハイレバルのアクティブ信号を有することが望ましい。
【００４８】
また、前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００４９】
一方、本発明に係る不揮発性強誘電体メモリ装置の駆動装置（スプリットワードラインドライバ）は、相互独立的に動作しスプリットワードライン構造により相互連関した第１及び第２セルアレイブロックを備え、前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置のスプリットワードラインドライバにおいて、スプリットワードラインに接続された出力端と、複数個のローアドレス信号を入力されてスプリットワードラインを活性化させるデコーディング部と、前記スプリットワードラインの非活性化時に前記出力端をプルダウン駆動するプルダウントランジスタと、前記デコーディング部の出力ノード（Ｎ３）の信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタのゲートを制御するプルダウン制御部と、第１ノード（Ｎ１）の電圧レベルに応答してスプリットワードラインを昇圧電圧（ＶＰＰ）レベルの駆動信号にプルアップ駆動するプルアップトランジスタと、前記デコーディング部の出力ノード（Ｎ３）と第１ノード（Ｎ１）との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号（ＷＬＣＯＮ）が印加されるＮＭＯＳトランジスタとを含み、前記ワードライン制御信号が、前記スプリットワードラインが活性化される前に電源電圧（ＶＣＣ）レベルを維持して、前記スプリットワードラインが活性化される直前に昇圧電圧（ＶＰＰ）レベルの１番目のハイパルスを有し、以後に前記サブビットラインが昇圧電圧にプルアップされる直前に昇圧電圧レベルの２番目のハイパルスを有することを特徴としている。
【００５０】
また、前記ワードライン制御信号の２番目のハイパルスにより前記スプリットワードラインがフローティングされてセルオペレーションの際前記スプリットワードラインがセルフブーストされることが望ましい。
【００５１】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成されたセルアレイ領域と、前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとがともに接続された第２スプリットワードライン部を駆動するために、前記セルアレイ領域の前記第２セルアレイブロックのみに隣接して配置された第２ドライバ領域と、前記第１セルアレイブロックと前記第２セルアレイブロックとの間に配置されて、前記第１スプリットワードライン部で前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第２スプリットワードライン部で前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとの間の信号の流れを調整するサブドライブ領域とを含み、前記第１及び第２ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１及び第２セルアレイブロックのプレートラインに直接接続されていることを特徴としている。
【００５２】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックから構成された第１セルアレイ領域と、相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックから構成された第２セルアレイ領域と、前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとがともに共有接続された第１スプリットワードライン部を駆動するために、前記第１セルアレイブロックのみに隣接して配置された第１ドライバ領域と、前記第２及び第３セルアレイブロックの各プレートラインと前記第１及び第４セルアレイブロックの各ワードラインとがともに共有接続された第２スプリットワードライン部を駆動するために、前記第１及び第２セルアレイ領域の間で前記第２及び第３セルアレイブロックのみに隣接して配置された第２ドライブ領域と、前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとがともに共有接続された第３スプリットワードライン部を駆動するために、前記第４セルアレイブロックのみに隣接して配置された第３ドライバ領域と、前記第１セルアレイブロックと前記第２セルアレイブロックとの間に配置されて、前記第１スプリットワードライン部で前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第２スプリットワードラインで前記第２セルアレイブロックのプレートラインと前記第１セルアレイブロックのワードラインとの間の信号の流れを調整する第１サブドライブ領域と、前記第３セルアレイブロックと前記第４セルアレイブロックとの間に配置されて、前記第２スプリットワードライン部で前記第３セルアレイブロックのプレートラインと前記第４セルアレイブロックのワードラインとの間の信号の流れを調整し、前記第３スプリットワードライン部で前記第４セルアレイブロックのプレートラインと前記第３セルアレイブロックのワードラインとの間の信号の流れを調整する第２サブドライブ領域とを含み、前記第１ないし第４ドライバ領域が、各々複数個のスプリットワードラインドライバを含み、各スプリットワードラインドライバが、対応する前記第１ないし第４セルアレイブロックのプレートラインに直接接続されていることを特徴としている。
【００５３】
また、前記第１ないし第４セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００５４】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックと、前記第１セルアレイブロックの１番目のローに対応する複数の第１メモリセルのワードラインと、第２セルアレイブロックの２番目のローに対応する複数の第２メモリセルのプレートラインに用いられる第１スプリットワードラインと、前記複数の第１メモリセルのプレートラインと、第２セルアレイブロックにおける１番目のローに対応する第３メモリセルのワードラインに用いられる第２スプリットワードラインと、前記第１セルアレイブロックの２番目のローに対応する複数の第４メモリセルのワードラインと、前記複数の第３メモリセルのプレートラインに用いられる第３スプリットワードラインと、前記複数の第４メモリセルのプレートラインと複数の第２メモリセルのワードラインに用いられる第４スプリットワードラインと、前記第１セルアレイブロックのみに隣接して配置され前記複数の第１メモリセルのプレートラインに直接接続され前記第２スプリットワードラインを駆動する第１スプリットワードラインドライバと、前記第１セルアレイブロックのみに隣接して配置され前記複数の第４メモリセルのプレートラインに直接接続されて前記第４スプリットワードラインを駆動する第２スプリットワードラインドライバと、前記第２セルアレイブロックのみに隣接して配置されて前記複数の第３メモリセルのプレートラインに直接接続されて前記第３スプリットワードラインを駆動する第３スプリットワードラインドライバと、前記第２セルアレイブロックのみに隣接して配置されて前記第２メモリセルのプレートラインに直接接続されて第１スプリットワードラインを駆動する第４スプリットワードラインドライバと、前記第１スプリットワードライン上に形成されて前記複数の第１メモリセルのワードラインと前記複数の第２メモリセルのプレートラインとの間をスイッチング駆動する第１サブドライバと、前記第２スプリットワードライン上に形成されて前記複数の第１メモリセルのプレートラインと前記複数の第３メモリセルのワードラインとの間をスイッチング駆動する第２サブドライバと、前記第３スプリットワードライン上に形成されて前記複数の第４メモリセルのワードラインと複数の第３メモリセルのプレートラインとの間をスイッチング駆動する第３サブドライバと、前記第４スプリットワードライン上に形成されて前記複数の第４メモリセルのプレートラインと前記複数の第２メモリセルのワードラインとの間をスイッチング駆動する第４サブドライバとを含むことを特徴としている。
【００５５】
一方、本発明に係る別の不揮発性強誘電体メモリ装置は、相互独立的に動作し相互に隣接して配置された第１及び第２セルアレイブロックと、相互独立的に動作し相互に隣接して配置された第３及び第４セルアレイブロックと、前記第１セルアレイブロックの１番目のローに対応する複数の第１メモリセルのワードラインと、前記第２セルアレイブロックの２番目のローに対応する複数の第２メモリセルのプレートラインと、前記第３セルアレイブロックの２番目のローに対応する複数の第３メモリセルのプレートライン、及び前記第４セルアレイブロックの１番目のローに対応する複数の第４メモリセルのワードラインに用いられる第１スプリットワードラインと、前記複数の第１メモリセルのプレートラインと、前記第２セルアレイブロックにおける１番目のローに対応する第５メモリセルのワードラインに用いられる第２スプリットワードラインと、前記第１セルアレイブロックの２番目のローに対応する複数の第６メモリセルのワードラインと、前記複数の第５メモリセルのプレートラインと、前記第３セルアレイブロックにおける１番目のローに対応する第７メモリセルのプレートライン、及び前記第４セルアレイブロックにおける２番目のローに対応する第８メモリセルのワードラインに用いられる第３スプリットワードラインと、前記複数の第６メモリセルのプレートラインと複数の第２メモリセルのワードラインに用いられる第４スプリットワードラインと、前記複数の第４メモリセルのプレートラインと複数の第７メモリセルのワードラインに用いられる第５スプリットワードラインと、前記複数の第８メモリセルのプレートラインと複数の第３メモリセルのワードラインに用いられる第６スプリットワードラインと、前記第１セルアレイブロックのみに隣接して配置され前記複数の第１メモリセルのプレートラインに直接接続されて前記第２スプリットワードラインを駆動する第１スプリットワードラインドライバと、前記第１セルアレイブロックのみに隣接して配置され前記複数の第６メモリセルのプレートラインに直接接続されて前記第４スプリットワードラインを駆動する第２スプリットワードラインドライバと、前記第２及び第３セルアレイブロックのみに隣接して配置され前記複数の第５及び第７メモリセルのプレートラインに直接接続されて前記第３スプリットワードラインを駆動する第３スプリットワードラインドライバと、前記第２及び第３セルアレイブロックのみに隣接して配置され前記第２及び第３メモリセルのプレートラインに直接接続されて第１スプリットワードラインを駆動する第４スプリットワードラインドライバと、前記第４セルアレイブロックのみに隣接して配置され前記複数の第４メモリセルのプレートラインに直接接続されて前記第５スプリットワードラインを駆動する第５スプリットワードラインドライバと、前記第４セルアレイブロックのみに隣接して配置され前記複数の第８メモリセルのプレートラインに直接接続されて前記第６スプリットワードラインを駆動する第６スプリットワードラインドライバと、前記第１スプリットワードライン上に形成されて前記複数の第１メモリセルのワードラインと前記複数の第２メモリセルのプレートラインとの間をスイッチング駆動する第１サブドライバと、前記第２スプリットワードライン上に形成されて前記複数の第１メモリセルのプレートラインと前記複数の第５メモリセルのワードラインとの間をスイッチング駆動する第２サブドライバと、前記第３スプリットワードライン上に形成されて前記複数の第６メモリセルのワードラインと複数の第５メモリセルのプレートラインとの間をスイッチング駆動する第３サブドライバと、前記第４スプリットワードライン上に形成されて前記複数の第６メモリセルのプレートラインと前記複数の第２メモリセルのワードラインとの間をスイッチング駆動する第４サブドライバと、前記第１スプリットワードライン上に形成されて前記複数の第４メモリセルのワードラインと前記複数の第３メモリセルのプレートラインとの間をスイッチング駆動する第５サブドライバと、前記第５スプリットワードライン上に形成されて前記複数の第４メモリセルのプレートラインと前記複数の第７メモリセルのワードラインとの間をスイッチング駆動する第６サブドライバと、前記第３スプリットワードライン上に形成されて前記複数の第８メモリセルのワードラインと複数の第７メモリセルのプレートラインとの間をスイッチング駆動する第７サブドライバと、前記第６スプリットワードライン上に形成されて前記複数の第８メモリセルのプレートラインと前記複数の第３メモリセルのワードラインとの間をスイッチング駆動する第８サブドライバとを含むことを特徴としている。
【００５６】
また、前記第１ないし第４セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造であることが望ましい。
【００５７】
一方、本発明に係る別の不揮発性強誘電体メモリ装置の駆動装置（スプリットワードラインドライバ）は、相互独立的に動作しスプリットワードライン構造により相互連関した第１及び第２セルアレイブロックを備え、前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置におけるスプリットワードラインドライバにおいて、前記スプリットワードラインの前記第１セルアレイブロックのプレートラインに接続された出力端と、複数個のローアドレス信号を入力されて前記第１セルアレイブロックのプレートラインを活性化させるデコーディング部と、前記第１セルアレイブロックのプレートラインの非活性化時に前記出力端をプルダウン駆動するプルダウントランジスタと、前記デコーディング部の出力ノードの信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタのゲートを制御するプルダウン制御部と、第１ノード（Ｎ２１）の電圧レベルに応答して前記第１セルアレイブロックのプレートラインを昇圧電圧（ＶＰＰ）レベルの駆動信号にプルアップ駆動するプルアップトランジスタと、前記デコーディング部の出力ノードと第１ノード（Ｎ２１）との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号（ＷＬＣＯＮ２）が印加されるＮＭＯＳトランジスタとを含み、前記ワードライン制御信号が、前記第１セルアレイブロックのプレートラインが活性化される前に電源電圧（ＶＣＣ）レベルを維持して、前記第１セルアレイブロックのプレートラインが活性化される直前に昇圧電圧（ＶＰＰ）レベルのハイパルスを有することを特徴としている。
【００５８】
一方、本発明に係る別の不揮発性強誘電体メモリ装置の駆動装置（サブドライバ）は、相互独立的に動作しスプリットワードライン構造により相互連関した第１及び第２セルアレイブロックを備え、前記第１セルアレイブロックのプレートラインと前記第２セルアレイブロックのワードラインがサブドライバによりスイッチング接続されてスプリットワードラインによりともに共有され、前記第１及び第２セルアレイブロックが、各々一つのカラムに対応するビットラインが複数個のサブビットラインと前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインからなる階層的ビットライン構造を有する不揮発性強誘電体メモリ装置におけるサブドライバにおいて、前記プレートラインと前記ワードラインとの間をスイッチング接続するスイッチングトランジスタと、前記スイッチングトランジスタのゲート端（ＳＮ）の信号レベルを制御してセルオペレーションの際前記プレートラインをフローティングさせるための制御トランジスタとを含むことを特徴としている。
【００５９】
また、前記制御トランジスタが、電源電圧（ＶＣＣ）供給端と前記スイッチングトランジスタのゲート端との間にソース・ドレイン経路が接続され、ゲートに制御信号（ＳＤＲＣ）が印加されるＮＭＯＳトランジスタであることが望ましい。
【００６０】
また、前記制御信号が、前記プレートラインが活性化される直前に昇圧電圧（ＶＰＰ）レベルの１番目のハイパルスを有し、以後に前記サブビットラインが昇圧電圧にプルアップされる直前に昇圧電圧レベルの２番目のハイパルスを有することが望ましい。
【００６１】
また、前記制御信号の２番目のハイパルスにより前記プレートラインがフローティングされてセルオペレーションの際前記プレートラインのロード（ｌｏａｄ）なしに前記ワードラインがセルフブーストされることが望ましい。
【００６２】
一方、本発明に係る別の不揮発性強誘電体メモリ装置の駆動方法は、ロー上で隣接したセルアレイブロックのゲートラインと共有されたプレートライン用スプリットワードラインと、前記隣接するセルアレイブロックのプレートラインと共有されたワードライン用スプリットワードラインに接続された強誘電体メモリセルを複数個備え、一つのカラムに対応する前記複数の強誘電体メモリセルのビットラインが複数個のサブビットラインと前記複数個のサブビットラインに接続されるメインビットラインからなる階層的ビットライン構造を有し、前記サブアレイブロックは、前記サブビットラインと前記メインビットラインを信号ラインＳＢＳＷ１に制御されてスイッチング接続する第１スイッチングトランジスタと、前記サブビットラインとサブビットラインプルアップ信号ラインＳＢＰＵを信号ラインＳＢＳＷ１に制御されてスイッチング接続第２スイッチングトランジスタと、前記サブビットラインと接地電圧供給端との間を信号ラインＳＢＰＤに制御されてスイッチング接続する第２スイッチングトランジスタと、ゲートに前記サブビットラインが接続される第４スイッチングトランジスタとゲートに制御信号ＭＢＳＷが印加される第５スイッチングトランジスタとを備え、前記第４及び第５スイッチングトランジスタは、前記メインビットラインと接地電圧供給端との間に直列接続され、前記メインビットラインを制御信号ＭＢＬＣに制御されて電源電圧ＶＣＣにプルアップ駆動するロード制御トランジスタを備えた強誘電体メモリ装置の駆動方法において、駆動区間を順に動作する区間ｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５及びｔ６に区分して、前記区間ｔ０で前記サブビットラインを接地電圧ＶＳＳレベル、前記メインビットラインは電源電圧ＶＣＣに各々プリチャージするステップと、前記区間ｔ１で前記信号ラインＳＢＰＤと前記制御信号ＭＢＬＣをＶＳＳレベルに遷移させるステップと、前記区間ｔ２、区間ｔ３で前記ワードライン用プリットワードラインに昇圧電圧ＶＰＰレベルを印加し、前記制御信号ＭＢＳＷをＶＣＣレベルに活性化させ、前記区間ｔ３で前記サブビットラインと前記メインビットラインを介してセルデータをセンスアンプに伝達させるステップと、前記区間ｔ４で前記信号ラインＳＢＳＷ２にＶＰＰレベルを印加し、前記プレートライン用スプリットワードラインをＶＳＳレベルに遷移させ、前記信号ラインＳＢＰＤにＶＣＣレベルを印加するステップと、前記区間ｔ５で前記制御信号ＭＢＬＣをＶＣＣレベルに遷移させ、前記信号ラインＳＢＰＵにＶＰＰレベルを印加して、前記信号ラインＳＢＳＷ２と前記ワードライン用スプリットワードラインを前記ＶＰＰレベルより大きい電圧レベルにセルフブーストさせて前記強誘電体メモリセルにロジック１のデータを書き込むステップと、前記区間ｔ６で前記プレートライン用スプリットワードラインをＶＰＰレベルに遷移させ、前記信号ラインＳＢＳＷ１にＶＣＣレベルを印加し、前記信号ラインＳＢＳＷ２をＶＳＳレベルに遷移させて前記強誘電体メモリセルにロジック０のデータを書き込みまたはリストア（Ｒｅｓｔｏｒｅ）するステップとを含むことを特徴としている。
【００６３】
【発明の実施の形態】
以下、本発明の好ましい実施の形態を添付する図を参照しながら詳細に説明する。
【００６４】
図４は、本発明の一実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイ構造を概略的に示すブロック図である。
【００６５】
図４を参照すると、相互独立的に動作するセルアレイブロック１０ａとセルアレイブロック１２ａから構成されたセルアレイ領域２０が相互に隣接して配置されており、相互独立的に動作するセルアレイブロック１２ｂとセルアレイブロック１０ｂから構成されたセルアレイ領域３０が相互に隣接して配置されている。
【００６６】
セルアレイブロック１０ａのプレートライン１５ａとセルアレイブロック１２ａのワードライン１５ｂとがともに共有接続されたスプリットワードライン１５を駆動するためのドライバ領域１４ａがセルアレイブロック１０ａと隣接して配置されている。
【００６７】
セルアレイブロック１２ａのプレートライン１８ａとセルアレイブロック１０ａのワードライン１８ｂとがともに共有接続されたスプリットワードライン１８、及びセルアレイブロック１２ｂのプレートライン１７ａ及びセルアレイブロック１０ｂのワードライン１７ｂがともに共有接続されたスプリットワードライン１７を駆動するためのドライブ領域１４を備えているが、ドライブ領域１４は、セルアレイ領域２０及びセルアレイ領域３０の間でセルアレイブロック１２ａ及びセルアレイブロック１２ｂと隣接して配置されている。
【００６８】
セルアレイブロック１０ｂのプレートライン１９ａとセルアレイブロック１２ｂのワードライン１９ｂとがともに共有接続されたスプリットワードライン１９を駆動するためのドライバ領域１４ｂがセルアレイブロック１０ｂと隣接して配置されている。
【００６９】
このように本発明の一実施の形態に係るセルアレイ構造は、４個のセルアレイブロック１０ａ、１２ａ、１０ｂ及び１２ｂと、３個のスプリットワードラインドライバ（以下、「ＳＷＬドライバ」と記す）１４ａ、１６及び１４ｂが一つの基本ブロックを構成しており、このような基本ブロックが複数個具備されることにより全体セルアレイが構成されている。
【００７０】
基本ブロックにおいて、ＳＷＬドライバ１６を基準に左、右対称的に複数のセルアレイブロックが配置されるが、ＳＷＬドライバ１６の左側にセルアレイブロック１０ａ、１２ａが位置し、右側にセルアレイブロック１２ｂ、１０ｂが位置する。そして最左側にＳＷＬドライバ１４ａが位置し、最右側にＳＷＬドライバ１４ｂが位置する。
【００７１】
従来の技術において説明したように、一つのメモリセルに２個のスプリットワードラインが接続されてその中一つはセルのスイッチングトランジスタゲートに接続されてワードライン（ＷＬ）の役割をするものであり、他の一つは、キャパシタのプレートに接続されてプレートライン（ＰＬ）の役割をするものである。
【００７２】
ＳＷＬドライバ１６は、それ自身と最隣接した左、右側のセルアレイブロック１２ａ及び１２ｂ内の各セルの強誘電体キャパシタのプレートを駆動する。そして、ＳＷＬドライバ１６は、セルアレイブロック１０ａ及び１０ｂ内の各セルのスイッチングトランジスタゲート（ワードライン）を駆動する。
【００７３】
ＳＷＬドライバ１４ａは、セルアレイブロック１０ａのキャパシタのプレートを駆動し、セルアレイブロック１２ａのトランジスタのゲートを駆動する。
【００７４】
ＳＷＬドライバ１４ｂは、セルアレイブロック１０ｂのキャパシタのプレートを駆動し、セルアレイブロック１２ｂのトランジスタのゲートを駆動する。
【００７５】
すなわち、全てのＳＷＬドライバ１４ａ、１４ｂ及び１６は、左側または右側に最隣接したセルアレイブロックを駆動する時、そのブロックのセルのキャパシタプレートを駆動し、次の隣接したセルアレイブロックを駆動する時は、そのブロック内のセルのトランジスタゲートを駆動することになる。
【００７６】
図４において、セルアレイブロック１０ａ及び１２ａが、ＳＷＬドライバ１４ａ及びＳＷＬドライバ１６により駆動される時、セルアレイブロック１０ａが動作する間はセルアレイブロック１２ａが動作しないように構成されている。これに対し、セルアレイブロック１２ａが動作する間には、セルアレイブロック１０ａが動作しないように構成されている。すなわち相互独立的に動作する。
【００７７】
図４には示されていないが、図４の基本ブロックと左側または右側に隣接することになるもう一つの基本ブロックは、左側または右側のＳＷＬドライバ１４ａまたは１４ｂを共有することになる。
【００７８】
図５は、相互に隣接した二つのセルアレイブロックの各セルの構成とそれに接続されたスプリットワードライン及びＳＷＬドライバの関係を示している。
【００７９】
図５を参照すると、第１セルアレイブロックは、図４のセルアレイブロック１０ａに相応し、図５の第２セルアレイブロックは、図４のセルアレイブロック１２ａに相応する。
【００８０】
第１及び第２セルアレイブロックは、各一つのカラムのメモリセルのみを示しているが、複数個のカラムが備えられている。すなわち、第１及び第２セルアレイブロックは、それぞれ複数個のビットラインＢＬ＿Ｌ及びＢＬ＿Ｒを備えている。
【００８１】
そして、第１及び第２セルアレイブロックは、複数個のローのメモリセルを備えているが、４個のスプリットワードラインに接続された２個のローのメモリセルが基本構造をなして、これらの基本構造を繰り返すことになる。
【００８２】
第１セルアレイブロックにおいて、第１スプリットワードラインＳＷＬ１は、１番目のローに相応するメモリセルＭＣ１＿Ｌのゲートラインに用いられ、第２スプリットワードラインＳＷＬ２は、１番目のローに相応するメモリセルＭＣ１＿Ｌのプレートラインに用いられ、第３スプリットワードラインＳＷＬ３は、２番目のローに相応するメモリセルＭＣ２＿Ｌのゲートラインに用いられ、第４スプリットワードラインＳＷＬ４は、２番目のローに相応するメモリセルＭＣ２＿Ｌのプレートラインに用いられる。
【００８３】
また、第２セルアレイブロックにおいて、第１スプリットワードラインＳＷＬ１は、２番目のローに相応するメモリセルＭＣ２＿Ｒのプレートラインに用いられ、第２スプリットワードラインＳＷＬ２は、１番目のローに相応するメモリセルＭＣ１＿Ｒのゲートラインに用いられ、第３スプリットワードラインＳＷＬ３は、１番目のローに相応するメモリセルＭＣ１＿Ｒのプレートラインに用いられ、第４スプリットワードラインＳＷＬ４は、２番目のローに相応するメモリセルＭＣ２＿Ｒのゲートラインに用いられる。
【００８４】
具体的には、第１セルアレイブロックで１番目のローのメモリセルＭＣ１＿Ｌは、第１スプリットワードラインＳＷＬ１にゲートが接続されビットラインＢＬ＿Ｌにソースが接続されるトランジスタＴ１＿Ｌと、前記トランジスタＴ１＿Ｌのドレインに片側の端子が接続され第２スプリットワードラインＳＷＬ２に他側の端子が接続される強誘電体キャパシタＦＣ１＿Ｌから構成されている。
【００８５】
第１セルアレイブロックで２番目のローメモリセルＭＣ２＿Ｌは、第３スプリットワードラインＳＷＬ３にゲートが接続されビットラインＢＬ＿Ｌにソースが接続されるトランジスタＴ２＿Ｌと、前記トランジスタＴ２＿Ｌのドレインに片側の端子が接続され第４スプリットワードラインＳＷＬ４に他側の端子が接続される強誘電体キャパシタＦＣ２＿Ｌを含んで構成されている。
【００８６】
また、第２セルアレイブロックで１番目のローのメモリセルＭＣ１＿Ｒは、第２スプリットワードラインＳＷＬ２にゲートが接続されビットラインＢＬ＿Ｒにソースが接続されるトランジスタＴ１＿Ｒと、前記トランジスタＴ１＿Ｒのドレインに片側の端子が接続され第３スプリットワードラインＳＷＬ３に他側の端子が接続される強誘電体キャパシタＦＣ１＿Ｒを含んで構成されている。
【００８７】
そして、第２セルアレイブロックの２番目のローのメモリセルＭＣ２＿Ｒは、第４スプリットワードラインＳＷＬ４にゲートが接続されビットラインＢＬ＿Ｒにソースが接続されるトランジスタＴ２＿Ｒと、前記トランジスタＴ２＿Ｒのドレインに片側の端子が接続され第１スプリットワードラインＳＷＬ１に他側の端子が接続される強誘電体キャパシタＦＣ２＿Ｒを含んで構成されている。
【００８８】
したがって、前記第１スプリットワードラインＳＷＬ１と第３スプリットワードラインＳＷＬ３が前記第２スプリットワードラインＳＷＬ２を間において第１セルアレイブロックと第２セルアレイブロックとの間で交差するように構成されている。
【００８９】
図５を参照して各スプリットワードラインを駆動するためのＳＷＬドライバについて述べる。
【００９０】
ＳＷＬドライバＳＷＬＤ＿Ｒ１は、第２セルアレイブロックのメモリセルＭＣ２＿Ｒに隣接して形成されて第１スプリットワードラインＳＷＬ１を駆動する。
【００９１】
ＳＷＬドライバＳＷＬＤ＿Ｌ０は、第１セルアレイブロックのメモリセルＭＣ１＿Ｌに隣接して形成されて第２スプリットワードラインＳＷＬ２を駆動する。
【００９２】
ＳＷＬドライバＳＷＬＤ＿Ｒ０は、第２セルアレイブロックのメモリセルＭＣ１＿Ｒに隣接して形成されて第２スプリットワードラインＳＷＬ２を駆動する。
【００９３】
ＳＷＬドライバＳＷＬＤ＿Ｌ１は、第１セルアレイブロックのメモリセルＭＣ２＿Ｌに隣接して形成されて第４スプリットワードラインＳＷＬ４を駆動する。
【００９４】
各ＳＷＬドライバは、ローアドレス信号と、ワードライン制御信号ＷＬＣ及びプレートライン制御信号ＰＬＣに応答して各スプリットワードラインを駆動することになる。
【００９５】
図６は、相互に隣接した４個のセルアレイブロックの各セルの構成とそれに接続されたＳＷＬ及びＳＷＬドライバの関係を示した図である。
【００９６】
図７は、ＳＷＬドライバを含むスプリットワードライン駆動装置を示すものである。
【００９７】
図７を参照すると、本発明の一実施の形態に係るスプリットワードラインの駆動装置は、アドレスパス変更調整部６１０と、ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０と、レベルシフタ部６４０及びＳＷＬドライバ部６３０を含んで構成されている。
【００９８】
アドレスパス変更調整部６１０は、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０及びＰＤＥＣ＿１をデコーディングして第１ないし第４スプリットワードラインＳＷＬ１、ＳＷＬ２、ＳＷＬ３、ＳＷＬ４に対応するローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０、ＰＤＥＣ＿Ｒ１、ＰＤＥＣ＿Ｒ０及びＰＤＥＣ＿Ｌ１を出力する。
【００９９】
この場合、第１セルアレイブロックが活性化されるか、または第２セルアレイブロックが活性化されるかに応じて、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０及びＰＤＥＣ＿１の順を異にしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０、ＰＤＥＣ＿Ｒ１、ＰＤＥＣ＿Ｒ０及びＰＤＥＣ＿Ｌ１を生成するべきである。先に述べたが第１セルアレイブロックと第２セルアレイブロックとは相互独立的に動作する。
【０１００】
これは、図５に示すように、第２及び第４スプリットワードラインＳＷＬ２及びＳＷＬ４は、第１セルアレイブロック及び第２セルアレイブロックにおいて各々同じローに該当して、第１及び第２セルアレイブロックが同じローアドレスを入力されるが、第１及び第３スプリットワードラインＳＷＬ１及びＳＷＬ３は、各々第１セルアレイブロックと第２セルアレイブロックとの間で相互異なるローに交差して接続されているために、第１セルアレイブロックと第２セルアレイブロックのうち、どのブロックが活性化されるかに応じてローアドレスプリデコーダ入力信号を異にして決定するべきである必要があるためである。
【０１０１】
すなわち、第１スプリットワードラインＳＷＬ１は、第１セルアレイブロックでは、１番目のローのワードラインに該当し、第２セルアレイブロックでは、２番目のローのプレートラインに該当するが、第１セルアレイブロックが活性化された時は第１スプリットワードラインＳＷＬ１を駆動するＳＷＬドライバＳＷＬＤ＿Ｒ１が１番目のローに該当するメモリセルのワードラインを駆動すべきであるためである。同様に、第３スプリットワードラインＳＷＬ３は、第１セルアレイブロックでは、２番目のローのワードラインに該当し、第２セルアレイブロックでは、１番目のローのプレートラインに該当するが、第１セルアレイブロックが活性化された時は、第３スプリットワードラインＳＷＬ３を駆動するＳＷＬドライバＳＷＬＤ＿Ｒ０が２番目のローに該当するメモリセルのワードラインを駆動すべきであるためである。
【０１０２】
したがって、第１セルアレイブロックと第２セルアレイブロックのうち、どのブロックが活性化されるかに応じて、論理レベルが決定される制御信号Ｌ−ＥＮに応答してアドレスパス変更調整部６１０内でローアドレスプリデコーダの入力信号の信号パスは決定される。
【０１０３】
ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０は、ローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０、ＰＤＥＣ＿Ｒ１、ＰＤＥＣ＿Ｒ０及びＰＤＥＣ＿Ｌ１とワードライン制御信号ＷＬＣ及びプレートライン制御信号ＰＬＣを入力されてＳＷＬドライバの駆動信号ＤＥＣ＿Ｌ０、ＤＥＣ＿Ｌ１、ＤＥＣ＿Ｒ０及びＤＥＣ＿Ｒ１を生成する。
【０１０４】
この場合、第１セルアレイブロックが活性化中であるか、または第２セルアレイブロックが活性化中であるかに応じて、各ＳＷＬドライバがワードライン用であるか、またはプレートライン用であるかが決定されるべきである。このために、ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０は、制御信号Ｌ−ＥＮに応答して動作が制御される。
【０１０５】
すなわち、図５において、第１セルアレイブロックが活性化される時、ＳＷＬドライバＳＷＬＤ＿Ｌ０及びＳＷＬＤ＿Ｌ１は、メモリセルＭＣ１＿Ｌ及びＭＣ２＿ｌのプレートラインを駆動すべきであり、　ＳＷＬドライバＳＷＬＤ＿Ｒ０及びＳＷＬＤ＿Ｒ１は、メモリセルＭＣ１＿Ｌ、ＭＣ２＿Ｌのワードラインを駆動するべきである。そして、第２セルアレイブロックが活性化される時、ＳＷＬドライバＳＷＬＤ＿Ｌ０及びＳＷＬＤ＿Ｌ１は、メモリセルＭＣ１＿Ｒ及びＭＣ２＿Ｒのワードラインを駆動すべきであり、ＳＷＬドライバＳＷＬＤ＿Ｒ０及びＳＷＬＤ＿Ｒ１は、メモリセルＭＣ１＿Ｒ及びＭＣ２＿Ｒのプレートラインを駆動するべきである。
【０１０６】
したがって、どのセルアレイブロックが活性化されかに応じて、各ＳＷＬドライバの役割が変更されるべきであるので、ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０は、制御信号Ｌ−ＥＮに応答して動作が制御される。
【０１０７】
レベルシフタ部６４０は、ＳＷＬドライバの駆動信号ＤＥＣ＿Ｌ０、ＤＥＣ＿Ｌ１、ＤＥＣ＿Ｒ０及びＤＥＣ＿Ｒ１を昇圧電圧ＶＰＰレベルにシフトした駆動信号ＤＥＣ１、ＤＥＣ２、ＤＥＣ３及びＤＥＣ４をスプリットワードラインドライバ部６３０に出力する。
【０１０８】
図８は、本発明の一実施の形態におけるアドレスパス変更調整部の一例を詳細に示す回路図である。
【０１０９】
図８を参照すると、アドレスパス変更調整部６１０は、制御信号Ｌ＿ＥＮに応答して入力されるローアドレスプリデコーダ入力信号ＰＤＥＣ＿０及びＰＤＥＣ＿２をスイッチング伝達するスイッチング部６１２と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０、ＰＤＥＣ２及び前記スイッチング部６１２の出力をバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０、ＰＤＥＣ＿Ｒ１、ＰＤＥＣ＿Ｒ０及びＰＤＥＣ＿Ｌ１を出力するバッファリング部６１４を含んで構成されている。
【０１１０】
さらに具体的には、アドレスパス変更調整部６１０は、制御信号Ｌ−ＥＮを反転させて出力するインバータＩＮＶ１と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０を入力され制御信号Ｌ−ＥＮに応答してスイッチング動作する第１スイッチング素子ＳＷ１と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０を入力され前記インバータＩＮＶ１の出力に制御されてスイッチング動作する第２スイッチング素子ＳＷ２と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿１を入力され前記インバータＩＮＶ１の出力に制御されてスイッチング動作する第３スイッチング素子ＳＷ３と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿１を入力されて制御信号Ｌ−ＥＮに応答してスイッチング動作する第４スイッチング素子ＳＷ４と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０をバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０を出力する第１バッファＢＵＦ１と、第１スイッチング素子ＳＷ１または第３スイッチング素子ＳＷ３の出力を入力されてバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ１を出力する第２バッファＢＵＦ２と、第２スイッチング素子ＳＷ２または第４スイッチング素子ＳＷ４の出力を入力されてバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ０を出力する第３バッファＢＵＦ３と、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿１をバッファリングしてローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ１を出力する第４バッファＢＵＦ４を含んで構成されている。
【０１１１】
制御信号Ｌ＿ＥＮは、図５の第１セルアレイブロックが動作する時活性化（一例でハイ）される信号である。
【０１１２】
したがって、第１セルアレイブロックが動作する時（すなわち、制御信号Ｌ＿ＥＮが活性化される時）、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿０及びＰＤＥＣ２は、順序の変動なしにローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０及びＰＤＥＣ＿Ｌ１に生成される。そしてローアドレスプリデコーダ入力信号ＰＤＥＣ＿０がローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ１に、ローアドレスプリデコーダ入力信号ＰＤＥＣ＿１がローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ０に生成される。
【０１１３】
図９は、本発明の一実施の形態におけるワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部の一例を示す回路図である。
【０１１４】
図９を参照すると、ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０は、制御信号Ｌ＿ＥＮに応答して入力されるワードライン制御信号ＷＬＣ及びプレートライン制御信号ＰＬＣをスイッチング伝達するスイッチング部６２２と、ローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０、ＰＤＥＣ＿Ｒ１、ＰＤＥＣ＿Ｒ０及びＰＤＥＣ＿Ｌ１と前記スイッチング部６２２の出力信号に応答してＳＷＬドライバの駆動信号ＤＥＣ＿Ｌ０、ＤＥＣ＿Ｌ１、ＤＥＣ＿Ｒ０及びＤＥＣ＿Ｒ１を出力する出力部６２４を含んで構成されている。
【０１１５】
より具体的には、ワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部６２０は、制御信号Ｌ−ＥＮを反転させて出力するインバータＩＮＶ２と、プレートライン制御信号ＰＬＣを入力され制御信号Ｌ−ＥＮに応答してスイッチング動作するスイッチング素子ＳＷ６１と、プレートライン制御信号ＰＬＣを入力され前記インバータＩＮＶ２の出力に応答してスイッチング動作するスイッチング素子ＳＷ６２と、ワードライン制御信号ＷＬＣを入力され前記インバータＩＮＶ２の出力に応答してスイッチング動作するスイッチング素子ＳＷ６３と、ワードライン制御信号ＷＬＣを入力され制御信号Ｌ−ＥＮに応答してスイッチング動作するスイッチング素子ＳＷ６４と、スイッチング素子ＳＷ６１、またはスイッチング素子ＳＷ６３の出力を入力されローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｌ０を入力されＳＷＬドライバの駆動信号ＤＥＣ＿Ｌ０を出力するＡＮＤゲートＡＮＤ１と、スイッチング素子ＳＷ６１またはスイッチング素子ＳＷ６３の出力を入力されローアドレス出力信号ＰＤＥＣ＿Ｌ１を入力されＳＷＬドライバの駆動信号ＤＥＣ＿Ｌ１を出力するＡＮＤゲートＡＮＤ２と、スイッチング素子ＳＷ６２またはスイッチング素子ＳＷ６４の出力を入力されローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ０を入力されＳＷＬドライバの駆動信号ＤＥＣ＿Ｒ０を出力するＡＮＤゲートＡＮＤ３と、スイッチング素子ＳＷ６２、またはスイッチング素子ＳＷ６４の出力を入力されローアドレスプリデコーダ出力信号ＰＤＥＣ＿Ｒ１を入力されＳＷＬドライバの駆動信号ＤＥＣ＿Ｒ１を出力するＡＮＤゲートＡＮＤ４を含んで構成されている。
【０１１６】
制御信号Ｌ＿ＥＮは、図５の第１セルアレイブロックが動作する時活性化（一例にハイ）される信号であるので、制御信号Ｌ＿ＥＮが活性化される時駆動信号ＤＥＣ＿Ｌ０及びＤＥＣ＿Ｌ１は、メモリセルＭＣ１＿Ｌ及びＭＣ２＿Ｌのプレートラインを駆動する信号になり、駆動信号ＤＥＣ＿Ｒ０及びＤＥＣ＿Ｒ１は、メモリセルＭＣ１＿Ｌ及びＭＣ２＿Ｌのワードラインを駆動する信号となる。
【０１１７】
これに対し、制御信号Ｌ＿ＥＮが非活性化される時（第２セルアレイブロックが動作する時）には、駆動信号ＤＥＣ＿Ｌ０及びＤＥＣ＿Ｌ１は、メモリセルＭＣ１＿Ｒ及びＭＣ２＿Ｒのワードラインを駆動する信号となり、駆動信号ＤＥＣ＿Ｒ０及びＤＥＣ＿Ｒ１は、メモリセルＭＣ１＿Ｒ及びＭＣ２＿Ｒのプレートラインを駆動する信号となる。
【０１１８】
図１０は、本発明の一実施の形態におけるＳＷＬドライバを詳細に示す回路図である。
【０１１９】
図１０を参照すると、本発明のＳＷＬドライバ（すなわちスプリットワードラインブースト装置）は、スプリットワードラインＳＷＬに接続された出力端Ｎ２と、複数個のローアドレス信号Ｘ１、Ｘ２及びＸ３を入力されてスプリットワードラインを活性化させるデコーディング部９１０と、スプリットワードラインＳＷＬの非活性化時に前記出力端Ｎ２を接地電圧ＶＳＳレベルにプルダウン駆動するＮＭＯＳトランジスタのプルダウントランジスタＮＭ３と、デコーディング部９１０の出力ノードＮ３の信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタＮＭ３のゲートを制御するＮＡＮＤゲートのプルダウン制御部９１３と、ノードＮ１の電圧レベルに応答してスプリットワードラインＳＷＬをＶＰＰレベルの駆動信号ＤＥＣｉ、即ち、先に述べた信号ＤＥＣ１、ＤＥＣ２、ＤＥＣ３及びＤＥＣ４にプルアップ駆動するＮＭＯＳトランジスタのプルアップトランジスタＮＭ２と、ノードＮ３とノードＮ１との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号ＷＬＣＯＮが印加されるＮＭＯＳトランジスタＮＭ１を含む。
【０１２０】
デコーディング部９１０は、複数個のローアドレス信号Ｘ１、Ｘ２及びＸ３を入力されて論理演算して出力するＮＡＮＤゲート９１１と、前記ＮＡＮＤゲート９１１の出力信号を反転させて出力するインバータ９１２を含んで構成されている。
【０１２１】
以下では、上記のように構成された本発明によるワードラインドライバの動作（ブースト動作）について説明する。
【０１２２】
図１１は、本発明の一実施の形態におけるＳＷＬドライバの動作を説明するためのタイミングチャートである。
【０１２３】
図１１を参照すると、該当スプリットワードラインＳＷＬの非活性化時にはプルダウン制御信号がローに印加されてＮＭＯＳトランジスタＮＭ３がオンされることによってスプリットワードラインＳＷＬは接地電圧ＶＳＳレベルを有する（区間Ｔ０）。
【０１２４】
次いで、該当スプリットワードラインが活性化時プルダウン制御信号がハイに印加され、ローアドレス信号Ｘ１、Ｘ２及びＸ３によりインバータ９１２の出力ノードもハイとなって、ＮＭＯＳトランジスタＮＭ３がオフされる。
【０１２５】
その後、駆動信号ＤＥＣがＶＰＰレベルに活性化されてスプリットワードラインがＳＷＬがＶＰＰレベルに活性化される直前にワードライン制御信号ＷＬＣＯＮを昇圧電圧ＶＰＰに印加する。そうするとノードＮ１は、電源電圧ＶＣＣに上昇する（区間Ｔ１）。
【０１２６】
次いでノードＮ１がＶＣＣに充分に供給された後ワードライン制御信号ＷＬＣＯＮをまたＶＣＣレベルに下降させてセルフブーストによりノードＮ１の電圧損失を防止する。
【０１２７】
すなわち、ノードＮ１がＶＣＣレベルとなった状態で駆動信号ＤＥＣがローからＶＰＰレベルに上昇されて入力されると、ノードＮ１の電圧はＶＣＣからＶＣＣ＋ＶＰＰの電圧に上昇することになって駆動信号ＤＥＣのＶＰＰ電圧が損失なしにスプリットワードラインＳＷＬに伝達されることになる（区間Ｔ２）。
【０１２８】
一方、サブビットラインプルアップラインＳＢＰＵが活性化される直前にワードライン制御信号ＷＬＣＯＮをまたＶＰＰに印加するとノードＮ１はまたＶＣＣレベルに下降する（区間Ｔ３）。
【０１２９】
そうするとスプリットワードラインＳＷＬは、フローティング状態となってセルオペレーションにおいてセルフブーストが效率的に起きることになる（区間Ｔ４）。言い換えれば、スプリットワードラインＳＷＬは、ＶＰＰレベルからＶＰＰより高い電圧レベルにもう一度昇圧される。
【０１３０】
区間Ｔ５までスプリットワードラインＳＷＬがフローティングされてセルオペレーションがなされた後、以後にはまたプリチャージモードに入ることになる。
【０１３１】
図１１における信号ラインＳＢＬは、階層的ビットライン構造におけるサブビットラインを示し、ＳＢＰＵは階層的ビットライン構造におけるサブビットラインプルアップラインであって、以後（図２０を通じて）に説明する。
【０１３２】
上述した本発明のスプリットワードラインドライバとその駆動方法は、セルフブースト効率を高めて動作電圧を下げることができる効果をもたらす。
【０１３３】
図１２は、本発明の別の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイ構造を概略的に示すブロック図である。
【０１３４】
図１２を参照すると、本発明の別の実施の形態に係るセルアレイ構造は、４個のセルアレイブロック１０ａ、１２ａ、１０ｂ及び１２ｂと、３個のＳＷＬドライバ１４ａ、１６及び１４ｂ、及び２個のサブドライバ（ＳＤＲ）が一つの基本ブロックを構成しており、このような基本ブロックが複数個備わって全体セルアレイを構成することになる。
【０１３５】
基本ブロックにおいて、ＳＷＬドライバ１６を基準に左、右対称的にセルアレイブロックが配置されるが、ＳＷＬドライバ１６の左側にセルアレイブロック１０ａ及び１２ａが位置し右側にセルアレイブロック１２ｂ及び１０ｂが位置する。最左側にＳＷＬドライバ１４ａが位置し最右側にＳＷＬドライバ１４ｂが位置する。
【０１３６】
セルアレイブロック１０ａ及び１２ａ間にサブドライバ１８ａが位置し、セルアレイブロック１２ｂ及び１０ａ間にサブドライバ１８ｂが位置する。
【０１３７】
以後に詳細に説明するが、サブドライバ１８ａ及び１８ｂは、セルオペレーション時該当セルアレイブロックのワードラインセルフブーストがプレートラインのロードなしになされるようにして効率的なセルフブーストがなされるようにする機能をすることになる。
【０１３８】
先に述べたように、一つのメモリセルに２個のスプリットワードラインが接続されてその中一つはセルのスイッチングトランジスタゲートに接続されてワードライン（ＷＬ）の役割をするものであり、他の一つは、キャパシタのプレートに接続されてプレートライン（ＰＬ）の役割をするものである。
【０１３９】
ＳＷＬドライバ１６は、それ自身と最隣接した左、右側のセルアレイブロック１２ａ及び１２ｂ内の各セルの強誘電体キャパシタのプレートライン（ＳＷＬ＿ＰＬ＿Ｌ）を駆動する。そして、ＳＷＬドライバ１６は、セルアレイブロック１０ａ及び１０ｂ内の各セルのスイッチングトランジスタのワードライン（ＳＷＬ＿ＷＬ＿Ｌ）を駆動する。
【０１４０】
ＳＷＬドライバ１４ａは、セルアレイブロック１０ａのキャパシタのプレートライン（ＳＷＬ＿ＰＬ＿Ｌ）を駆動し、セルアレイブロック１２ａのトランジスタのワードライン（ＳＷＬ＿ＷＬ＿Ｒ）を駆動する。
【０１４１】
ＳＷＬドライバ１４ｂは、セルアレイブロック１０ｂのキャパシタのプレートライン（ＳＷＬ＿ＰＬ＿Ｌ）を駆動し、セルアレイブロック１２ｂのトランジスタのワードライン（ＳＷＬ＿ＷＬ＿Ｒ）を駆動する。
【０１４２】
すなわち、全てのＳＷＬドライバ１４ａ、１４ｂ及び１６は、左側または右側に最隣接したセルアレイブロックを駆動する時、そのブロックのセルのキャパシタプレートを駆動し、次の隣接したセルアレイブロックを駆動する時は、そのブロック内のセルのトランジスタのゲート（ワードライン）を駆動することになる。
【０１４３】
図１２においてセルアレイブロック１０ａ及び１２ａがＳＷＬドライバ１４ａとＳＷＬドライバ１６により駆動される時、セルアレイブロック１０ａが動作する間にはセルアレイブロック１２ａは動作しないように構成されている。これに対し、セルアレイブロック１２ａが動作する間にはセルアレイブロック１０ａは動作しないように構成されている。
【０１４４】
図１２に示されていないが、図１１の基本ブロックと左側または右側に隣接することになるもう一つの基本ブロックは、ＳＷＬドライバ１４ａまたは１４ｂを共有することになる。
【０１４５】
図１３は、相互に隣接した二つのセルアレイブロックとそれに接続されたスプリットワードライン及びサブドライバ（ＳＤＲ）の関係を示している。
【０１４６】
図１３を参照すると、セルアレイブロック１０ａ及び１２ａは、各一つのカラムのメモリセルのみを示しているが、複数個のカラムが備えられている。すなわち、セルアレイブロック１０ａ及び１２ａは、それぞれ複数個のビットラインＢＬ＿Ｌ及びＢＬ＿Ｒを備えている。
【０１４７】
セルアレイブロック１０ａ及び１２ａは、複数個のローのメモリセルを備えているが、４個のスプリットワードラインに接続された２個のローのメモリセルが基本構造をなしてこれらの基本構造を繰り返すことになる。
【０１４８】
セルアレイブロック１０ａにおいて、スプリットワードラインＳＷＬ＿ＷＬ＿Ｒ１は、１番目のローに相応するメモリセルＭＣ１＿Ｌのワードラインに用いられ、スプリットワードラインＳＷＬ＿ＰＬ＿Ｌ０は、メモリセルＭＣ１＿Ｌのプレートラインに用いられる。そして、スプリットワードラインＳＷＬ＿ＷＬ＿Ｒ０は、２番目のローに相応するメモリセルＭＣ２＿Ｌのワードラインに用いられ、スプリットワードラインＳＷＬ＿ＰＬ＿Ｌ１は、２番目のローに相応するメモリセルＭＣ２＿Ｌのプレートラインに用いられる。
【０１４９】
また、セルアレイブロック１２ａにおいて、スプリットワードラインＳＷＬ＿ＰＬ＿Ｒ１は、２番目のローに相応するメモリセルＭＣ２＿Ｒのプレートラインに用いられ、スプリットワードラインＳＷＬ＿ＷＬ＿Ｌ０は、メモリセルＭＣ１＿Ｒのワードラインに用いられる。そして、スプリットワードラインＳＷＬ＿ＰＬ＿Ｒ０は、１番目のローに相応するメモリセルＭＣ１＿Ｒのプレートラインに用いられ、スプリットワードラインＳＷＬ＿ＷＬ＿Ｌ１は、メモリセルＭＣ２＿Ｒのワードラインに用いられる。
【０１５０】
各メモリセルＭＣ１＿Ｌ、ＭＣ２＿Ｌ、ＭＣ１＿Ｒ及びＭＣ２＿Ｒの具体的な構成は、図５と実質的に同じであるので、ここではその詳細な説明は省略する。
【０１５１】
以下、各スプリットワードラインを駆動するためのＳＷＬドライバについて述べる。
【０１５２】
ＳＷＬドライバＳＷＬＤ＿Ｒ１は、セルアレイブロック１２ｂのメモリセルＭＣ２＿Ｒに隣接して形成されてスプリットワードラインＳＷＬ＿ＰＬ＿Ｒ１及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｒ１を駆動する。
【０１５３】
ＳＷＬドライバＳＷＬＤ＿Ｌ０は、セルアレイブロック１０ａのメモリセルＭＣ１＿Ｌに隣接して形成されてスプリットワードラインＳＷＬ＿ＰＬ＿Ｌ０及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ０を駆動する。
【０１５４】
ＳＷＬドライバＳＷＬＤ＿Ｒ０は、セルアレイブロック１２ａのメモリセルＭＣ１＿Ｒに隣接して形成されてスプリットワードラインＳＷＬ＿ＰＬ＿Ｒ０及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｒ０を駆動する。
【０１５５】
ＳＷＬドライバＳＷＬＤ＿Ｌ１は、セルアレイブロック１０ａのメモリセルＭＣ２＿Ｌに隣接して形成されてスプリットワードラインＳＷＬ＿ＰＬ＿Ｌ１及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ１を駆動する。
【０１５６】
各スプリットワードラインを駆動するための駆動装置（ＳＷＬドライバを含む駆動装置）は、本発明の一実施の形態において説明した図６、図７及び図８の構成と実質的に同様であり、ここではそれに対する説明は省略する。
【０１５７】
一方、本発明の一実施の形態（図５参照）と対比して、本発明の別の実施の形態では各スプリットワードラインがサブドライバ（ＳＤＲ）１８ａを備えている。
【０１５８】
すなわち、本発明の別の実施の形態に係る不揮発性強誘電体メモリ素子は、ＳＷＬドライバＳＷＬ＿Ｒ１により駆動されるスプリットワードラインＳＷＬ＿ＰＬ＿Ｒ１及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｒ１を相互スイッチング接続するサブドライバＳＤＲ＿Ｒ１と、ＳＷＬドライバＳＷＬ＿Ｌ０により駆動されるスプリットワードラインＳＷＬ＿ＰＬ＿Ｌ０及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ０を相互スイッチング接続するサブドライバＳＤＲ＿Ｌ０と、ＳＷＬドライバＳＷＬ＿Ｒ０により駆動されるスプリットワードラインＳＷＬ＿ＰＬ＿Ｒ０及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｒ０を相互スイッチング接続するサブドライバＳＤＲ＿ＲＯと、ＳＷＬドライバＳＷＬ＿Ｌ１により駆動されるスプリットワードラインＳＷＬ＿ＰＬ＿Ｌ１及びスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ１を相互スイッチング接続するサブドライバＳＤＲ＿Ｌ１とを備えている。
【０１５９】
図１４は、相互に隣接した４個のセルアレイブロックとそれに接続されたスプリットワードライン及びサブドライバ（ＳＤＲ）の関係を示している。
【０１６０】
図１５は、サブドライバ（ＳＤＲ）の詳細回路図を関連した複数のメモリセルとともに示したものである。
【０１６１】
サブドライバＳＤＲ＿ＬＯ、ＳＤＲ＿Ｒ１、ＳＤＲ＿Ｒ０及びＳＤＲ＿Ｌ１は、それぞれ同じＳＷＬドライバにより駆動されるセルアレイブロック１０ａとセルアレイブロック１２ａの各スプリットワードライン間をスイッチング接続するスイッチングトランジスタとしてＮＭＯＳトランジスタＮＭ１１を備え、ＮＭＯＳトランジスタＮＭ１１のゲート端ＳＮの信号レベルを制御してセルオペレーション時スプリットワードラインをＶＣＣレベルにフローティングさせるための制御トランジスタとしてＮＭＯＳトランジスタＮＭ１２を備えている。
【０１６２】
各サブドライバの制御トランジスタであるＮＭＯＳトランジスタＮＭ１２は、電源電圧（ＶＣＣ）供給端とＮＭＯＳトランジスタＮＭ１１のゲート端　ＳＮ間にソース・ドレイン経路が接続され、ゲートに制御信号ＳＤＲＣが印加される構成となっている。
【０１６３】
ここで、制御信号ＳＤＲＣのタイミングが重要であるが、これは後に述べる。
【０１６４】
図１６は、サブドライバ（ＳＤＲ）を含む本発明の別の実施の形態におけるＳＷＬドライバ構成を示し、図１７はそのタイミングチャートを示すものである。
【０１６５】
図１６を参照すると、本発明のＳＷＬドライバは、スプリットワードラインＳＷＬ＿ＰＬに接続された出力端Ｎ２２と、複数個のローアドレス信号Ｘ１、Ｘ２及びＸ３を入力されてスプリットワードラインを活性化させるデコーディング部１４００と、スプリットワードラインＳＷＬ＿ＰＬの非活性化時に前記出力端Ｎ２２を接地電圧ＶＳＳレベルにプルダウン駆動するＮＭＯＳトランジスタのプルダウントランジスタ１４０６と、デコーディング部１４００の出力ノードの信号と外部のプルダウン制御信号に応答して前記プルダウントランジスタ１４０６のゲートを制御するＮＡＮＤゲートのプルダウン制御部１４０５と、ノードＮ１の電圧レベルに応答してスプリットワードラインＳＷＬをＶＰＰレベルの駆動信号ＤＥＣにプルアップ駆動するＮＭＯＳトランジスタのプルアップトランジスタ１４０４と、デコーディング部の出力ノードとノードＮ１との間にソース・ドレイン経路が接続され、ゲートにワードライン制御信号ＷＬＣＯＮ２が印加されるＮＭＯＳトランジスタ１４０３とを含む。
【０１６６】
デコーディング部１４００は、複数個のローアドレス信号Ｘ１、Ｘ２及びＸ３を入力されて論理演算して出力するＮＡＮＤゲート１４０１と、前記ＮＡＮＤゲート１４０１の出力信号を反転させて出力するインバータ１４０２を含んで構成されている。
【０１６７】
上記のように構成された本発明の他の実施に係るＳＷＬドライバの動作を図１７を参照して説明する。
【０１６８】
図１７を参照すると、該当スプリットワードラインＳＷＬ＿ＰＬの非活性化時にはプルダウン制御信号がローに印加されてＮＭＯＳトランジスタ１４０６がオンされることによって、スプリットワードラインＳＷＬ＿ＰＬは接地電圧ＶＳＳレベルを有する（区間Ｔ０）。
【０１６９】
次いで、該当スプリットワードラインが活性化時プルダウン制御信号がハイに印加され、ローアドレス信号Ｘ１、Ｘ２及びＸ３によりインバータ１４０２の出力ノードもハイとなって、ＮＭＯＳトランジスタ１４０６がオフされる。
【０１７０】
この場合、ワードライン制御信号ＷＬＣＯＮ２が昇圧電圧ＶＰＰに印加されると、ノードＮ２１は電源電圧ＶＣＣに上昇する（区間Ｔ１）。
【０１７１】
次いで、ノードＮ２１がＶＣＣに充分に供給されると、ワードライン制御信号ＷＬＣＯＮ２をまたＶＣＣレベルに下降させてセルフブーストによりノードＮ２１の電圧損失を防止する。
【０１７２】
すなわち、ノードＮ２１がＶＣＣレベルとなった状態で駆動信号ＤＥＣをローからＶＰＰレベルに上昇すると、ノードＮ２１の電圧はＶＣＣからＶＣＣ＋ＶＰＰの電圧に上昇して駆動信号ＤＥＣのＶＰＰ電圧が損失なしにスプリットワードラインＳＷＬ＿ＰＬに良く伝達されるようにする（区間Ｔ２）。
【０１７３】
区間Ｔ３及び区間Ｔ４は、ノードＮ２１がＶＣＣ＋ＶＰＰを続けて維持してスプリットワードラインＳＷＬ＿ＰＬがＶＰＰレベルを維持するセルオペレーション区間である。以後またプリチャージモードに入る。
【０１７４】
図１８は、サブドライバ（ＳＤＲ）及びそれと接続された一連の構成を示す図であって、図１９は、図１８のタイミングチャートを示すものである。
【０１７５】
図１８及び図１９を参照すると、区間Ｔ０は、制御信号ＳＤＲＣがＶＣＣレベルであるので、ノードＳＮはＶＣＣ−Ｖｔｎレベルとなる。ここで、Ｖｔｎは、ＮＭＯＳトランジスタＮＭ１２のしきい電圧である。
【０１７６】
そしてＳＷＬドライバＳＷＬＤ＿Ｌ０によりスプリットワードラインＳＷＬ＿ＰＬ＿Ｌ０及びＳＷＬ＿ＰＬ＿Ｌ０は非活性化（論理ロー）されている。
【０１７７】
次いで、区間Ｔ１は、スプリットワードラインＳＷＬ＿ＰＬ＿Ｌ０及びＳＷＬ＿ＰＬ＿Ｌ０が活性化される直前に制御信号ＳＤＲＣがＶＰＰに印加されてノードＳＮがＶＣＣに上昇する区間である。
【０１７８】
次いで、区間Ｔ２を参照すると、ＳＷＬドライバＳＷＬＤ＿Ｌ０によりスプリットワードラインＳＷＬ＿ＰＬ＿Ｌ０及びＳＷＬ＿ＰＬ＿Ｌ０はＶＰＰに活性化されると、制御信号ＳＤＲＣをまたＶＣＣレベルに下降させてセルフブーストによりノードＳＮがＶＣＣ＋ＶＰＰレベルになるようにする。
【０１７９】
これによりＶＰＰ電圧が損失なしにスプリットワードラインＳＷＬ＿ＷＬ＿Ｌ０に伝達される。
【０１８０】
一方、信号ラインＳＢＰＵが活性化される直前に制御信号ＳＤＲＣをまたＶＰＰに印加するとノードＳＮはまたＶＣＣレベルに下降する（区間Ｔ３）。
【０１８１】
そうすると区間Ｔ４でスプリットワードラインＳＷＬ＿ＷＬ＿ＬＯは、フローティング状態となってセルオペレーションにおいてセルフブーストが效率的に起きるようになる（区間Ｔ４）。
【０１８２】
区間Ｔ５までスプリットワードラインＳＷＬ＿ＷＬ＿ＬＯがフローティングされてセルオペレーションがなされた後、その後にはまたプリチャージモードに入る。
【０１８３】
図２０には、本発明の別の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイブロックを構成する階層的ビットライン（Ｈｉｅｒａｒｃｈｙ　Ｂ／Ｌ）セルアレイの構造が示されているが、一つのサブセルアレイブロックのみを示している。
【０１８４】
階層的ビットライン構造は、一つのカラムに対応するビットラインが複数個のサブビットラインＳＢＬと、前記複数個のサブビットラインにスイッチングトランジスタを介して共通接続されたメインビットラインＭＢＬとからなることを意味する。
【０１８５】
図２０を参照すると、一方向に配列されたメインビットラインＭＢＬがあり、サブセルアレイ内の複数の単位セルと接続されるようにメインビットラインＭＢＬと同じ方向に配列されたサブビットラインＳＢＬがある。
【０１８６】
そして前記複数のイメインビットラインＭＢＬと直交する方向に複数個（Ｎ＋１）のスプリットワードライン対ＳＷＬ＿ＷＬ及びＳＷＬ＿ＰＬが具備されている。
【０１８７】
そしてスプリットワードラインと同じ方向に配列されたサブビットラインプルダウン信号ラインＳＢＰＤと、サブビットラインスイッチ信号ラインＳＢＳＷ１と、サブビットラインスイッチ信号ラインＳＢＳＷ２と、サブビットラインプルアップ信号ラインＳＢＰＵがある。
【０１８８】
そして、前記信号ラインＳＢＰＤ、ＳＢＳＷ１、ＳＢＳＷ２及びＳＢＰＵの信号に制御されメインビットラインＭＢＬとサブビットラインＳＢＬに対応して構成され、選択されたセルがメインビットラインＮＢＬと接続されるか、そうでなければ、サブビットラインに接続されるかの如何を制御し、選択されたセルの強誘電体キャパシタに伝達される電圧を制御するスイッチング制御ブロック１００とを含んで構成されている。
【０１８９】
そして、メインビットラインＭＢＬには、メインビットラインＭＢＬの抵抗成分によりセンスアンプにおいてメインビットラインセンシングマージンが落ちることを補償するために、少なくとも一つのロード制御部２００が接続されている。メインビットラインロード制御部２００は、制御信号ＭＢＬＣに制御されて電源電圧ＶＣＣをメインビットラインＭＢＬにスイッチング伝達するＰＭＯＳトランジスタから構成されている。
【０１９０】
ここで、前記スイッチング制御ブロック１００は、スイッチングトランジスタＳＴ１、ＳＴ２及びＳＴ３から構成されている。
【０１９１】
スイッチングトランジスタＳＴ１は、ゲートが信号ラインＳＢＳＷ１に接続され片側の電極と他側の電極が各々メインビットラインＭＢＬとサブビットラインＳＢＬに接続されている。
【０１９２】
スイッチングトランジスタＳＴ２は、ゲートがＳＢＳＷ２に接続され片側の電極はサブビットラインＳＢＬに接続され、他側の電極は信号ラインＳＢＰＵに接続されている。
【０１９３】
スイッチングトランジスタＳＴ３は、ゲートが信号ラインＳＢＰＤに接続され、片側の電極はサブビットラインＳＢＬに接続され、他側の電極は接地電圧（ＶＳＳ）供給端に接続されている。
【０１９４】
一方、サブセルアレイブロックは、サブビットラインＳＢＬがゲート端に接続され、一端がメインビットラインＭＢＬに接続されたスイッチングトランジスタＳＴ４を備え、ゲート端に制御信号ＭＢＳＷが印加され、ドレイン端がスイッチングトランジスタＳＴ４の他側に接続されており、ソース端が接地電圧（ＶＳＳ）供給端に接続されているスイッチングトランジスタＳＴ５を備えている。
【０１９５】
上記した構造においてサブセルアレイブロックのサブビットラインＳＢＬには、セルに格納されたデータに相応する電圧が伝達され、この電圧はサブビットラインＳＢＬを介してＮＭＯＳトランジスタから構成されたスイッチングトランジスタＳＴ４のゲートに印加される。
【０１９６】
上記のようにセルに格納されたデータに相応する電圧大きさに応じてスイッチングトランジスタＳＴ４に流れる電流値が変わり、これによりスイッチングトランジスタＳＴ４の一端に接続されたメインビットラインＭＢＬの電圧をレファレンス値と比較してセルのデータをセンシングできる。
【０１９７】
スイッチングトランジスタＳＴ５は、データの書き込みの時電流漏れを防止する役割をする。
【０１９８】
そして複数個のサブビットラインＳＢＬの中に選択的に一回の動作に一個のサブビットラインＳＢＬを接続できるようにする。
【０１９９】
すなわち、複数個のサブビットラインのうちいずれか一つを選択するための信号ラインＳＢＳＷ１の中からいずれか一つのみを活性化させていずれか一つのサブビットラインを選択する。
【０２００】
これによってビットラインにかかるロードを１個のサブビットラインロード水準に減らすことができるようにする。
【０２０１】
また上記サブビットラインＳＢＬは、信号ラインＳＢＰＤの信号が活性化されると接地電圧レベルになる。
【０２０２】
信号ラインＳＢＰＵの信号は、サブビットラインＳＢＬに供給する電源を調整する信号であって、低電圧ではハイ電圧発生時ＶＣＣ電圧より高い昇圧電圧を生成して供給する。
【０２０３】
また信号ラインＳＢＳＷ２の信号は、信号ラインＳＢＰＵとサブビットラインＳＢＬとの間の信号流れを調整するスイッチング役割をする。
【０２０４】
そして各々のサブビットラインＳＢＬには複数個の強誘電体メモリセルが接続されている。
【０２０５】
図２１と図２２を参照して本発明に係る不揮発性強誘電体メモリ装置の書き込み動作と読み出し動作について説明する。
【０２０６】
図２１は、本発明の実施の形態に係る不揮発性強誘電体メモリ装置の書き込み動作を示すタイミングチャートであり、図２２は、本発明の実施の形態に係る不揮発性強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。
【０２０７】
セル動作の一サイクルは、アクティブ区間とプリチャージ区間とに分けて説明できるが、アクティブ区間は、チップ選択信号ＣＳＢがローレベルである時であり、プリチャージ区間はチップ選択信号ＣＳＢがハイレバルである時である。
【０２０８】
全体動作タイミングを区間ｔ０〜ｔ７に分けて説明する。
【０２０９】
区間ｔ０は、プリチャージ区間であり、区間ｔ１〜ｔ７は連続するアクティブ区間である。
【０２１０】
まず、図２１に示されているように、区間ｔ０は、アクティブ区間以前のプリチャージ区間であり、サブビットラインＳＢＬをＶＳＳレベルにプリチャージするために、サブビットラインプルダウン信号ラインＳＢＰＤにＶＣＣを印加する。
【０２１１】
そして、メインビットラインＭＢＬをＶＣＣレベルにプリチャージするために制御信号ＭＢＬＣにはハイレバルの電圧を有する。
【０２１２】
そして、この場合ワードライン用スプリットワードラインＳＷＬ＿ＷＬとプレートライン用スプリットワードラインＳＷＬ＿ＰＬは、非活性化されているためＶＳＳレベルを有し、サブビットラインスイッチ信号ラインＳＢＳＷ１及びＳＢＳＷ２と、サブビットラインプルアップ信号ラインＳＢＰＵとセンスアンプイネーブル信号ラインＳＥＮ及び制御信号ＭＢＳＷにはＶＳＳレベルが印加される。
【０２１３】
以後に、区間ｔ１は、アクティブ区間が始まる区間であって、チップ選択信号ＣＳＢと信号ラインＳＢＰＤと制御信号ＭＢＬＣは、ハイレベルからローレベルに遷移させ、残りの信号ラインの信号は区間ｔ０の信号を維持する。
【０２１４】
そして区間ｔ２には、ワードライン用スプリットワードラインＳＷＬ＿ＷＬとプレートライン用スプリットワードラインＳＷＬ＿ＰＬには、ＶＰＰ電圧に活性化させ、制御信号ＭＢＳＷをＶＣＣレベルにし、残りの信号ラインは区間ｔ１の電圧を維持する。
【０２１５】
これによりサブビットラインＳＢＬは、ハイレバルとなり、スイッチングトランジスタＳＴ４がターンオンされてメインビットラインＭＢＬはローレベルに落ちる。
【０２１６】
次に、区間ｔ３には、センスアンプイネーブル信号ラインＳＥＮにＶＣＣを印加させてセンスアンプをイネーブルさせ、他の信号ラインは区間ｔ２の電圧レベルを維持させる。
【０２１７】
上記で区間ｔ２、区間ｔ３は、ワードライン用スプリットワードラインＳＷＬ＿ＷＬとプレートライン用スプリットワードラインＳＷＬ＿ＰＬが活性化されてＶＳＳレベルにプリチャージされていたサブビットラインＳＢＬは強誘電体メモリセルのデータとのチャージシェアリングされて電位が上昇し、制御信号ＭＢＳＷが活性化されてＶＣＣレベルにプリチャージされていたメインビットラインＭＢＬの電荷が減少することによって、サブビットラインＳＢＬに対応するようにメインビットラインＭＢＬの電位が減少する区間である。そして、サブビットラインＳＢＬの電位が充分に上昇しメインビットラインＭＢＬが充分に減少すると（区間ｔ２）、センスアンプをイネーブルさせてメインビットラインＭＢＬのレベルを感知し始める（区間ｔ３）。
【０２１８】
次いで、区間ｔ４には、ワードライン用スプリットワードラインＳＷＬ＿ＷＬはＶＰＰを維持し、プレート用スプリットワードラインＳＷＬ＿ＰＬはＶＰＰから０Ｖに遷移させ、サブビットラインスイッチ信号ラインＳＢＳＷ２は、０ＶからＶＰＰに遷移させ、サブビットラインプルダウン信号ラインＳＢＰＤは、０ＶからＶＰＰに遷移させ、サブビットラインプルアップ信号ラインＳＢＰＵには、０Ｖが続けて印加されるようにして、サブビットラインＳＢＬがローレベルとなりメインビットラインＭＢＬはＶＣＣレベルとなるようにする。この場合、制御信号ＭＢＳＷはローレベルに遷移される。
【０２１９】
ここで、信号ラインＳＢＳＷ２を区間ｔ４に予めＶＰＰに遷移させる理由は、アクティブ区間の中区間ｔ５でワードラインと信号ラインＳＢＳＷ２を２ＶＰＰにセルフブーストさせて全単位セルの強誘電体キャパシタにロジック１のデータを書き込むためである（Ｈｉｄｄｅｎ”１”書き込み）。
【０２２０】
次に、区間ｔ５は、全セルにロジック１データを書き込むための区間であって、区間ｔ４により信号ラインＳＢＳＷ２がＶＰＰであり信号ラインＳＢＰＵが０ＶでありサブビットラインＳＢＬがフロート（Ｆｌｏａｔ）されている時、信号ラインＳＢＰＵをＶＰＰに遷移させサブビットラインプルダウン信号ラインＳＢＰＤをＶＳＳに遷移すると、サブビットラインＳＢＬはＶＰＰに遷移され、信号ラインＳＢＳＷ２とワードライン用スプリットワードラインＳＷＬ＿ＷＬは、２ＶＰＰにセルフブーストされる。
【０２２１】
これによってサブビットラインＳＢＬのＶＰＰ信号を受け取った選択されたセルの強誘電体キャパシタにはＶＰＰが伝達される。
【０２２２】
一方、区間ｔ５で制御信号ＭＢＬＣがハイレベルに遷移して書き込み動作を行なう（区間ｔ６）前にメインビットラインロード制御信号ＭＢＬＣをハイレベルにしてメインビットラインロード制御部２００をターンオフさせる。区間ｔ４における制御信号ＭＢＬＣのロー信号によってメインビットラインはハイレバルにプルアップされた状態である。
【０２２３】
以後に、区間ｔ６は、ロジック０データを書き込むための区間であって、スプリットワードラインＳＷＬ＿ＷＬは２ＶＰＰ、スプリットワードラインＳＷＬ＿ＰＬはＶＰＰ、信号ラインＳＢＳＷ１はＶＣＣ、信号ラインＳＢＳＷ２は０Ｖに遷移され、信号ラインＳＢＰＵはＶＰＰレベルを維持し、信号ラインＳＥＮはＶＣＣレベルを維持する。
【０２２４】
上記と同様に、信号ラインＳＢＳＷ１は全区間の間０Ｖを維持して、０データを書き込む区間ｔ６のみにＶＣＣレベルに遷移されてスイッチングトランジスタＳＴ１をターンオンさせる。
【０２２５】
この場合、選択された単位セルのトランジスタがターンオンされた状態であるので、プレートスプリットワードラインＳＷＬ＿ＰＬのＶＰＰレベルがサブビットラインＳＢＬを介してスイッチングトランジスタＳＴ４のゲートに伝達されてスイッチングトランジスタＳＴ４はターンオンされる。
【０２２６】
これによってメインビットラインＭＢＬに０Ｖが伝達される。
【０２２７】
また、この時スイッチングトランジスタＳＴ１はターンオンされているので、サブビットラインＳＢＬを介してセルにメインビットラインＭＢＬの０Ｖがセルに書き込まれる。
【０２２８】
このようにサブビットラインＳＢＬは、セルで電圧が誘起されてこの電圧をスイッチングトランジスタＳＴ４に印加することによって、メインビットラインに０Ｖを伝達しスイッチングトランジスタＳＴ１を介してセルにロジック０を書き込むことができる。
【０２２９】
次に、区間ｔ７は区間ｔ０と同じ状態を示す。
【０２３０】
上記の動作において信号ラインＳＢＰＵのハイ電圧をＶＣＣ以上昇圧された電圧を使用することによって、低電圧動作モードでセルに使用する電圧を高めることができるので、１．０Ｖ以下の低電圧動作が可能である。
【０２３１】
また、センスアンプ増幅後、続くハイデータ補強に必要な時間を除去することによって、セル動作時間とサイクルタイムを減らすことができるようになる。
【０２３２】
また、メインビットラインＭＢＬに電流センシングを利用することによって、メインビットラインのキャパシタンスロードが大きくてもセンシングマージンが良く、メインビットライン自体のキャパシタンスミスマッチ（Ｃａｐａｃｉｔａｎｃｅ　Ｍｉｓｍａｔｃｈ）があってもセンシングマージンが優れている。
【０２３３】
次に、本発明に係る不揮発性強誘電体メモリ装置の読み出し動作について図２０のタイミングチャートを参照して説明する。
【０２３４】
本発明の読み出し動作は、書き込みイネーブル信号／ＷＥが動作する間ＶＣＣを出力し、データがセルに書き込まれることではなく、セルのデータがデータバスに出力されるということを除いては書き込み動作とほぼ一致する。
【０２３５】
本発明のセルデータが１と０である時読み出し動作について説明する。
【０２３６】
まず、セルのデータが１であると、センシングサブビットラインＳＢＬの電圧も高いレベルになることによって、スイッチングトランジスタＳＴ４に電流が大きくなってレファレンスレベルよりメインビットラインの電圧レベルが低くなる。
【０２３７】
逆に、セルのデータが０であると、読み出しの時サブビットラインＳＢＬの電圧も低いレベルになることによって、スイッチングトランジスタに電流が小さくなってレファレンスレベルよりメインビットラインの電圧レベルが高くなる。すなわち、区間ｔ６に信号ラインＳＢＳＷ１がＶＣＣを示しスイッチングトランジスタＳＴ１がターンオンされている間にフィードバックループによりサブビットラインＳＢＬとメインビットラインＭＢＬに各々０Ｖを加えることによって、メモリセルに０がリストアされる。
【０２３８】
前記リストア動作を進行する前に、区間ｔ４でメインビットラインロード制御信号ＭＢＬＣをローにしてメインビットラインＭＢＬをハイレベルにプルアップさせる。
【０２３９】
【発明の効果】
以上のようになされる本発明による不揮発性強誘電体メモリセルアレイ、その駆動装置及び駆動方法には以下のような効果がある。
【０２４０】
第１に、本発明によれば、２個または４個のセルアレイブロックでワードラインとプレートラインを同一スプリットワードラインに共有するようにし、これを一つのドライバで駆動することによって、プレートラインのロードを減らすことができる。
【０２４１】
第２に、本発明によれば、２個または４個のセルアレイブロックでワードラインとプレートラインを同一スプリットワードラインに共有するようにし、これを一つのドライバで駆動することによって、前記スプリットワードライン及びそのドライバの個数を減らすことができるので、チップ面積を画期的に縮小することができる。
【０２４２】
第３に、本発明によれば、スプリットワードライン駆動スキームによりセルフブースト効率を高めることができ、サブドライバ（ＳＤＲ）を適用してセルオペレーションにおいてブーストされるスプリットワードラインが該当セルアレイブロックでフローティングされるようにしてセルフブースト効率を極大化できる。そして、これにより低電圧動作が可能となるようにする効果を奏する。
【図面の簡単な説明】
【図１】一般的な不揮発性強誘電体メモリ装置のヒステリシス特性図である。
【図２Ａ】従来の技術に係るスプリットワードライン（ＳＷＬ）構造の単位セル構成図である。
【図２Ｂ】図２Ａの単位セルを駆動するための回路構成図である。
【図３】図２Ｂに示した回路の動作を示すタイミングチャートである。
【図４】本発明の一実施の形態に係る不揮発性強誘電体メモリ装置の概略ブロック図である。
【図５】相互に隣接した２個のセルアレイブロックの各セルの構成とそれに接続されたＳＷＬ及びＳＷＬドライバの関係を示す図である。
【図６】相互に隣接した４個のセルアレイブロックの各セルの構成とそれに接続されたＳＷＬ及びＳＷＬドライバの関係を示す図である。
【図７】ＳＷＬドライバを含む駆動装置のブロック図である。
【図８】本発明の一実施の形態におけるアドレスパス変更調整部の一例を詳細に示す回路図である。
【図９】本発明の一実施の形態におけるワードライン／プレートライン（ＷＬ／ＰＬ）制御信号パス変更調整部の一例を示す回路図である。
【図１０】本発明の一実施の形態におけるＳＷＬドライバを詳細に示す回路図である。
【図１１】本発明の一実施の形態におけるＳＷＬドライバの動作を説明するためのタイミングチャートである。
【図１２】本発明の別の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイ構造を概略的に示すブロック図である。
【図１３】相互に隣接した二つのセルアレイブロックとそれに接続されたスプリットワードライン及びサブドライバ（ＳＤＲ）の関係を示す図である。
【図１４】相互に隣接した二つのセルアレイブロックとそれに接続されたスプリットワードライン及びサブドライバ（ＳＤＲ）の関係を示す図である。
【図１５】サブドライバ（ＳＤＲ）の詳細回路図を関連したメモリセルとともに示した図である。
【図１６】サブドライバ（ＳＤＲ）を含む本発明の別の実施の形態におけるＳＷＬドライバ構成を示す回路図である。
【図１７】図１４に示したサブドライバ（ＳＤＲ）の動作を説明するためのタイミングチャートである。
【図１８】サブドライバ（ＳＤＲ）及びそれと接続された一連の構成を示す図である。
【図１９】図１６に示したＳＷＬドライバ構成の動作を説明するためのタイミングチャートである。
【図２０】本発明の別の実施の形態に係る不揮発性強誘電体メモリ装置のセルアレイブロックを構成する階層的ビットライン（Ｈｉｅｒａｒｃｈｙ　ＢＬ）セルアレイ構造を示す構成図である。
【図２１】本発明の実施の形態に係る不揮発性強誘電体メモリ装置の書き込み動作を示すタイミングチャートである。
【図２２】本発明の実施の形態に係る不揮発性強誘電体メモリ装置の読み出し動作を示すタイミングチャートである。
【符号の説明】
６１０　　　　　　アドレスパス変更調整部
６２０　　　　　　ＷＬ／ＰＬ制御信号パス変更調整部
６４０　　　　　　レベルシフタ部
【図１】
2004071127.tif 000003
【図２Ａ】
2004071127.tif 000004
【図２Ｂ】
2004071127.tif 000005
【図３】
2004071127.tif 000006
【図４】
2004071127.tif 000007
【図５】
2004071127.tif 000008
【図６】
2004071127.tif 000009
【図７】
2004071127.tif 000010
【図８】
2004071127.tif 000011
【図９】
2004071127.tif 000012
【図１０】
2004071127.tif 000013
【図１１】
2004071127.tif 000014
【図１２】
2004071127.tif 000015
【図１３】
2004071127.tif 000016
【図１４】
2004071127.tif 000017
【図１５】
2004071127.tif 000018
【図１６】
2004071127.tif 000019
【図１７】
2004071127.tif 000020
【図１８】
2004071127.tif 000021
【図１９】
2004071127.tif 000022
【図２０】
2004071127.tif 000023
【図２１】
2004071127.tif 000024
【図２２】
2004071127.tif 000025