(57)【要約】【課題】ボディコンタクト付きＳＯＩトランジスタにおいて発生するボディとソース・ドレイン間の寄生ダイオードリーク電流を低減することを目的とする。【解決手段】トランジスタ形成領域１０２Ｎにボディコンタクト領域１２６のみを開口するように定義されたマスク領域１１７を設定し、ゲート電極１０９の下層に向かって不純物を角度注入する。この製造方法により、ボディコンタクト領域のゲートサイドウォール直下に濃い濃度のｐ型拡散層が形成されるため、ボディ〜ドレイン・ソース間のＰＮ接合において結晶欠陥層が再結合中心となることに起因する異常なリーク電流が流れることは無くなる。【選択図】　　　図８
2004071722.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とからなるＳＯＩ構造の基板を用いたＭＩＳトランジスタを有する半導体装置の製造方法において、
前記半導体層からなるボディコンタクト領域を有するトランジスタ形成領域にゲート電極を形成する工程（ａ）と、
前記ゲート電極の側面上に絶縁膜からなるサイドウォールを形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ボディコンタクト領域に、第１導電型の第１の不純物を少なくとも前記ゲート電極の端部下方に向かって斜め注入することにより、第１導電型の第１の拡散層を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記ボディコンタクト領域に金属シリサイド層を形成する工程（ｄ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）の後で前記工程（ｄ）の前に、前記トランジスタ形成領域におけるソース領域及びドレイン領域に、選択的に第２導電型の第２の不純物を注入することにより、第２導電型の第２の拡散層を形成する工程を備え、
前記工程（ｄ）では、前記ソース領域及びドレイン領域に前記金属シリサイド層を形成することを特徴とする
請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（ａ）の前に、前記トランジスタ形成領域に、第１導電型の第３の不純物を注入することにより、第１導電型のチャンネル制御層を形成する工程を備え、
前記ボディコンタクト領域における前記サイドウォールの直下での前記第１の拡散層の不純物濃度が、前記チャンネル拡散層の不純物濃度よりも高くなるように前記第１の不純物を注入することを特徴とする
請求項１または請求項２記載の半導体装置の製造方法。
【請求項４】
基板上に形成された絶縁層と、前記絶縁層上に形成された半導体層とからなるＳＯＩ構造の基板を用いたＭＩＳトランジスタを有する半導体装置の製造方法において、
前記半導体層からなるボディコンタクト領域を有するトランジスタ形成領域にゲート電極を形成する工程（ａ）と、
前記工程（ａ）の後に、前記ゲート電極をマスクにして、前記トランジスタ形成領域のソース領域、ドレイン領域及び前記ボディコンタクト領域に、第１の導電型の第１の不純物を少なくとも前記ゲート電極の端部下方に向かって斜め注入することにより、第１導電型の第１の拡散層を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記ゲート電極の側面上に絶縁膜からなるサイドウォールを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記ゲート電極及び前記サイドウォールをマスクにして、前記ボディコンタクト領域に、選択的に第１導電型の第２の不純物を注入することにより、第１導電型の第２の拡散層を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記ボディコンタクト領域に金属シリサイド層を形成する工程（ｅ）と
を備えていることを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ａ）の後で前記工程（ｃ）の前に、前記ソース領域及び前記ドレイン領域に、選択的に第２導電型の第３の不純物を注入することにより、第２導電型の第３の拡散層を形成する工程を有し、
前記工程（ｃ）の後で前記工程（ｅ）の前に、前記ソース領域及び前記ドレイン領域に、選択的に第２導電型の第４の不純物を注入することにより、前記第３の拡散層よりも高濃度の第２導電型の第４の拡散層を形成する工程を有し、
前記工程（ｅ）では、前記ソース領域及び前記ドレイン領域に前記金属シリサイド層を形成することを特徴とする
請求項４記載の半導体装置の製造方法。
【請求項６】
前記工程（ａ）の前に、前記トランジスタ形成領域に、第１導電型の第５の不純物を注入することにより、第１導電型のチャンネル制御層を形成する工程を備え、
前記ボディコンタクト領域における前記サイドウォールの直下での前記第１の拡散層の不純物濃度が、前記チャンネル拡散層の不純物濃度よりも高くなるように前記第１の不純物を注入することを特徴とする
請求項４または請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、移動体通信分野の急成長に伴い、半導体装置の低消費電力化が要望されている。その中で、次世代デバイスとして、シリコン・オン・インシュレータデバイス（以下、ＳＯＩデバイスと記す）が注目を集めている。ＳＯＩデバイスの中でＭＯＳ型ＳＯＩトランジスタ（以下、ＳＯＩトランジスタと記す）はＬＳＩを構成する代表的な素子である。ＳＯＩトランジスタは、ボディが電気的にフローティングであるボディフローティングトランジスタ（以下、ＢＦトランジスタ）と、ボディコンタクト用に拡張領域を設け、ボディ電位の固定が可能なボディコンタクトトランジスタ（以下、ＢＣトランジスタ）に区別される。
【０００３】
従来例として、ＮチャンネルＢＣトランジスタの上面模式図を図２８に示す。
１はシリコン・オン・インシュレータウエハ（以下、ＳＯＩウエハ）、２はＳＯＩ層を周辺領域と絶縁分離する分離絶縁膜、３はＳＯＩ層に形成されたドレイン領域、４はＳＯＩ層に形成されたソース領域、５はゲート電極である。また、６はＢＣトランジスタのボディ電位を制御するためのＳＯＩ層に形成されたボディコンタクト領域である。
【０００４】
以下、従来のＢＣトランジスタの製造方法について、図２９〜図３５に基づいて説明する。
図２９〜図３５は、図２８のＮチャンネルＢＣトランジスタのボディコンタクト領域〜ゲート電極〜ドレイン電極（Ａ〜Ａ′）の断面模式図である。
【０００５】
まず、図２９に示すように基板９Ａの上に埋め込み酸化膜層（ＢＯＸ層）８およびＳＯＩ層（シリコン層）７を有するシリコン・オン・インシュレータウェハ（以下ＳＯＩウェハ）９にシャロートレンチ分離１０を形成した後、Ｎチャンネルトランジスタの閾値電圧制御のため、ｐ型不純物、例えばボロン（以下、Ｂ）をエネルギー３０ｋｅＶで５×１０１２個／ｃｍ２注入する。ここで、ｐ型不純物の濃度は１０１７〜１０１８個／ｃｍ３程度である。
【０００６】
次に、絶縁膜を３ｎｍ程度、ポリシリコン膜２００ｎｍを形成した後、リソグラフィー法によりゲート電極領域をパターニングし、ゲート絶縁膜１１とゲート電極１２のみを選択的にエッチングする。
【０００７】
次に図３０に示すようにリソグラフィー法によりドレイン領域１４及びソース領域のみを開口させたフォトレジスト１５を形成した後、フォトレジスト１５をマスクにしてヒ素（以下Ａｓ）等のｎ型不純物を例えばエネルギー１０ｋｅＶ、ドーズ量５×１０１４個／ｃｍ２で注入し、ｎ型不純物領域１６を形成する。同時に、ｐ型不純物としてＢをエネルギー３０ｋｅＶ、ドーズ量５×１０１３個／ｃｍ２で、ＳＯＩウェハに対して３０度の角度を持たせて回転注入し、ｐ型拡散層１７を形成する。このｐ型拡散層１７は、トランジスタ動作時にｎ型不純物１６の空乏層の広がりを抑え、ショートチャンネル効果を改善する役割があり、一般的にポケット注入層と呼ばれている。その後フォトレジスト１５を除去する。
【０００８】
次に、ＣＶＤ法によりＴＥＯＳ膜等の絶縁膜をウェハ全面に堆積した後、異方性ドライエッチング法で絶縁膜をエッチングすることにより、図３１に示すようにゲート電極１２の側面上にゲートサイドウォール１８を形成する。
【０００９】
次に、フォトレジスト１９を１μｍ程度全面に塗布した後、図３２に示すようにリソグラフィー法によりボディコンタクト領域１３のみを開口させる。その後、ボロン等のｐ型不純物を例えばエネルギー５ｋｅＶ程度、ドーズ量３×１０１４個／ｃｍ２程度注入し、ボディコンタクト領域１３にｐ型不純物領域２０を形成する。その後、フォトレジスト１９を除去する。
【００１０】
次に、同様にフォトレジスト２１を１μｍ程度全面に塗布した後に、ドレイン領域１４およびソース領域のみを図３３に示すように開口させ、Ａｓ（ヒ素）等のｎ型不純物を例えばエネルギー５０ｋｅＶ程度、ドーズ量３×１０１５個／ｃｍ２程度注入し、ｎ型不純物領域２２を形成する。その後、フォトレジスト２１を除去する。
【００１１】
次に、スパッタリング法により例えばＣｏ等の金属を８ｎｍ程度堆積した後、５００℃の熱処理を６０秒行い、金属とシリコンを合金化する。この金属とシリコンの合金を一般的にシリサイドと呼んでいる。次に硫酸等により未反応の金属を除去し、図３４に示すようにゲート電極１２、ボディコンタクト領域１３、ドレイン領域１４、ソース領域上にシリサイド層２３、２４を形成する。ここで、シリサイド層２３を形成する際の金属とシリコンとの化学反応過程において、結晶欠陥層２５が発生する。次に、図３５に示すように層間絶縁膜２６を堆積した後にコンタクト２７，配線２８を形成する。
【００１２】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置の製造方法では、以下のような課題があった。ボディコンタクト領域１３のゲートサイドウォール１８の直下には閾値制御用のｐ型不純物以外は注入されておらず、その濃度は１０１７〜１０１８個／ｃｍ３程度でしかない。一方、シリサイド層２３を形成する際の金属とシリコンとの化学反応過程において、ＳＯＩ層の内部に結晶欠陥が発生する。
【００１３】
図３４に示すように、この結晶欠陥層２５は、シリサイド層２３周辺のＳＯＩ層に発生し、ゲートサイドウォール１８の直下まで分布する。
ここで図３６に示すように、例えばＮチャンネルトランジスタの場合は、ゲート電極１２に正電圧を印加するとｐ型のＳＯＩ層７に空乏層２９が形成される。この空乏層２９はゲート印加電圧を増大させると伸張する。特にボディコンタクト領域１３に形成される空乏層２９は、ゲート電極１２の側壁からの電界の回り込みもあり、深さ方向と同等以上に伸張する。さらに、ゲート電圧がトランジスタの閾値を超えるとゲート電極１２の直下のＳＯＩ層７の表面には反転層が形成される。反転層が形成された場合に空乏層幅は最大となり、その幅はＳＯＩ層７の不純物濃度が薄いほど広くなる。例えばゲートサイドウォール１８下のＳＯＩ層７の不純物濃度が１０１７個／ｃｍ３程度であれば最大空乏層幅は横方向に１００ｎｍ程度となり、結果、結晶欠陥層２５は空乏層２９内に取り込まれる。このような状態でボディ（チャンネル領域）〜ソース間、またはボディ〜ドレイン間にｐｎ接合のビルトイン電圧以下の順方向電圧を印加すると、空乏層内に取り込まれた結晶欠陥層２５が再結合中心となり、ボディ〜ソース間、またはボディ〜ドレイン間にはｐｎ接合本来の再結合電流と拡散電流に加えて、結晶欠陥層２５での再結合起因のリーク電流が流れる。
【００１４】
しかもこのリーク電流は、空乏層２９の大きさによって変化するため、ゲート電圧に依存して変化することになる。図３７にボディ電流のゲート電圧依存性を示す。ここでＶｄ，Ｖｓ，Ｖｇは、それぞれドレイン領域３，ソース領域４，ゲート電極５に印加した電圧、Ｖｂはボディコンタクト領域６を通じボディに印加した電圧である。
【００１５】
その結果、ＢＣトランジスタを用いたロジック、メモリー等のＬＳＩにおいて、ソースまたはドレインに対しボディ電位を特に順方向に変化させて使用する場合、ボディ〜ソース間、ボディ〜ドレイン間に異常なリーク電流が流れ回路が正常に動作しないという課題が存在する。
【００１６】
上記問題について鑑み、本発明の目的は、ＳＯＩトランジスタ動作時においてもチャンネル領域に広がる空乏層内に結晶欠陥層が取り込まれることが無く、ボディ〜ドレイン・ソース間のＰＮ接合において結晶欠陥層が再結合中心となることに起因する異常なリーク電流が流れることを防止する半導体装置の製造方法を提供するものである。
【００１７】
【課題を解決するための手段】
この目的を達成するために本発明は、ＮチャンネルＢＣトランジスタにおいて、ボディコンタクト領域のみを開口させたマスク領域を設定し、ｐ型不純物を角度注入する。そして同様に、ＰチャンネルＢＣトランジスタにおいて、ボディコンタクト領域のみを開口させたマスク領域を設定し、ｎ型不純物を角度注入する。
【００１８】
もしくは、トランジスタ形成領域のソース領域，ドレイン領域とボディコンタクト領域を少なくとも開口させたマスク領域を設定し、ｐ型不純物を角度注入する。そして同様に、ＰチャンネルＢＣトランジスタ全面を開口させたマスク領域を設定し、ｎ型不純物を角度注入する。
【００１９】
【発明の実施の形態】
以下、本発明の各実施の形態を図１〜図２７に基づいて説明する。
（実施の形態１）
図１〜図１２は、本発明における（実施の形態１）を説明するためのマスクパターン図、断面図である。Ａ−Ａ′断面図はＮチャンネルＢＣトランジスタのソース部〜ドレイン部の断面図である。また、Ｂ−Ｂ′断面図はＰチャンネルＢＣトランジスタのソース部〜ドレイン部の断面図、Ｃ−Ｃ′断面図はＮチャンネルＢＣトランジスタボディコンタクト部〜ＰチャンネルＢＣトランジスタボディコンタクト部の断面図である。
【００２０】
まず、図１に示すように、基板１００、ＢＯＸ層１０１およびＳＯＩ層（シリコン層）１０２を有するＳＯＩ基板において、ＳＯＩ層１０２に、ボディコンタクト領域１０２Ａを有するＮチャンネルＢＣトランジスタ領域１０２Ｎと、ボディコンタクト領域１０２Ｂを有するＰチャンネルＢＣトランジスタ領域１０２Ｐを定義し、分離領域にシャロートレンチ分離１０３を形成する。
【００２１】
その後、図２に示すように、ＮチャンネルＢＣトランジスタ領域１０２Ｎのみを開口させた窓１０４ａを有するレジストからなるマスク領域１０４を設定し、ＳＯＩ層１０２にｐ型不純物、例えばＢをエネルギー３０ｋｅＶで５×１０１２個／ｃｍ２注入し、Ｎチャンネル制御層１０５を形成する。ここで、Ｎチャンネル制御層１０５の不純物濃度は１０１７〜１０１８個／ｃｍ３程度である。
【００２２】
次に同様に、図３に示すように、マスク領域１０４を除去した後、ＰチャンネルＢＣトランジスタ領域１０２Ｐのみを開口させた窓１０６ａを有するレジストからなるマスク領域１０６を設定し、ＳＯＩ層１０２にｎ型不純物、例えばリン（以下Ｐ）をエネルギー５０ｋｅＶで５×１０１２個／ｃｍ２注入し、Ｐチャンネル制御層１０７を形成する。この場合のＰチャンネル制御層１０７のｎ型不純物濃度は１０１７〜１０１８個／ｃｍ３程度である。その後マスク領域１０６を除去する。
【００２３】
次にゲート酸化膜１０８を例えば３ｎｍ形成した後、ポリシリコン膜を例えば２００ｎｍ堆積する。
その後、図４に示すように、フォトリソグラフィー法によりゲート領域を定義し、ドライエッチング法によりレジスト膜をマスク膜としてゲート電極１０９のみを残してポリシリコン膜をエッチングする。
【００２４】
その後、図５に示すように、ＮチャンネルＢＣトランジスタ領域１０２Ｎにおいて、ドレイン領域およびソース領域のみを開口させた窓１１０ａを有するレジストからなるマスク領域１１０を設定し、マスク領域１１０およびゲート電極１０９をマスクにして、例えばＡｓを加速エネルギー３０ｋｅＶ、ドーズ量３×１０１４個／ｃｍ２で注入し、ｎ型低濃度ソース・ドレイン領域となるｎ型拡散層１１１を形成する。その後、Ｂをエネルギー１０ｋｅＶ、ドーズ量５×１０１３個／ｃｍ２で、ＳＯＩウェハに対して３０度の角度を持たせて回転注入し、チャネルストッパー層となるｐ型拡散層１１２を形成する。
【００２５】
その後、マスク領域１１０を除去した後、同様に、図６に示すように、ＰチャンネルＢＣトランジスタ領域１０２Ｐにおいて、ドレイン領域およびソース領域のみを開口させた窓１１３ａを有するレジストからなるマスク領域１１３を設定し、マスク領域１１３およびゲート電極１０９をマスクにして、例えばＢを加速エネルギー１０ｋｅＶ、ドーズ量３×１０１４個／ｃｍ２で注入し、ｐ型低濃度ソース・ドレイン領域となるｐ型拡散層１１４を形成する。その後、Ａｓをエネルギー１６０ｋｅＶ、ドーズ量５×１０１３個／ｃｍ２で、ＳＯＩウェハに対して３０度の角度を持たせて回転注入し、チャネルストッパー層となるｎ拡散層１１５を形成する。
【００２６】
次に、マスク領域１１３を除去した後、温度９５０℃で、１０秒間のアニールを行い、注入した各不純物層を活性化させる。
次にＣＶＤ法によりＨＴＯ膜、ＴＥＯＳ膜等のシリコン酸化膜を１１０ｎｍ程度全面に堆積させた後、異方性ドライエッチングにより前記シリコン酸化膜をエッチングし、図７に示すようにゲート電極１０９の側面上に前記シリコン酸化膜を残しゲートサイドウォール１１６とする。
【００２７】
その後、図８に示すように、ＮチャンネルＢＣトランジスタ領域１０２Ｎにおいて、ボディコンタクト領域１０２Ａのみを開口させた窓１１７ａを有するレジストからなるマスク領域１１７を設定し、マスク領域１１７およびゲートサイドウォール１１６をマスクにして例えばＢをエネルギー５０ｋｅＶ、ドーズ量１×１０１５個／ｃｍ２で、ＳＯＩウェハに対して３０度（１５〜４５度の範囲が好ましい）の角度を持たせて回転注入し、ｐ型拡散層１１２を形成する。その際、ＮチャンネルＢＣトランジスタ領域１０２Ｎのボディコンタクト領域１０２Ａにおけるゲートサイドウォール１１６下のｐ型濃度は１０１８〜１０２０個／ｃｍ３程度と、Ｎチャンネル制御層１０５のｐ型不純物濃度である１０１７〜１０１８個／ｃｍ３よりも、高く設定される。その後、マスク領域１１７を除去する。
【００２８】
次に、図９に示すように、ＰチャンネルＢＣトランジスタ領域１０２Ｐにおいて、ボディコンタクト領域１０２Ｂのみを開口させた窓１１９ａを有するレジストからなるマスク領域１１９を設定し、マスク領域１１９およびゲートサイドウォール１１６をマスクにして、例えばＡｓをエネルギー１６０ｋｅＶ、ドーズ量１×１０１５個／ｃｍ２で、ＳＯＩウェハに対して３０度（１５〜４５度の範囲が好ましい）の角度を持たせて回転注入し、ｎ型拡散層１２０を形成する。その際、ＰチャンネルＢＣトランジスタ領域１０２Ｐのボディコンタクト領域１０２Ｂにおけるゲートサイドウォール１１６下のｎ型濃度は１０１８〜１０２０個／ｃｍ３程度と、Ｐチャンネル制御層１０７のｎ型不純物濃度である１０１７〜１０１８個／ｃｍ３よりも、高く設定される。その後、マスク領域１１９を除去する。
【００２９】
次に、図１０に示すように、ＮチャンネルＢＣトランジスタ領域１０２Ｎにおけるドレイン領域およびソース領域のみを開口させた窓１１０ａを有するレジストからなるマスク領域１１０を設定し、マスク領域１１０、ゲート電極１０９およびゲートサイドウォール１１６をマスクにして、例えばＡｓを加速エネルギー７０ｋｅＶ、ドーズ量３×１０１５個／ｃｍ２で注入し、ｎ型高濃度ソース・ドレイン領域となるｎ型拡散層１２１を形成する。その後、マスク領域１１０を除去する。
【００３０】
次に同様に、図１１に示すように、ＰチャンネルＢＣトランジスタ領域１０２Ｐにおけるドレイン領域およびソース領域のみを開口させた窓１１３ａを有するレジストからなるマスク領域１１３を設定し、マスク領域１１３、ゲート電極１０９およびゲートサイドウォール１１６をマスクにして、例えばＢを加速エネルギー１０ｋｅＶ、ドーズ量３×１０１５個／ｃｍ２で注入し、ｐ型高濃度ソース・ドレイン領域となるｐ型拡散層１２２を形成する。
【００３１】
次に、マスク領域１１３を除去した後、温度１０００℃で、１０秒間アニールを行い、注入した不純物を活性化させる。
次に、スパッタリング法により基板上の全面に、例えばＣｏ等の金属を８ｎｍ程度堆積した後、５００℃の熱処理を６０秒行い、金属とシリコンを合金化する。次に硫酸等により未反応の金属を除去し、図１２に示すようにソース・ドレイン領域およびボディコンタクト領域上にシリサイド層１２３を形成し、ゲート電極１０９の上にシリサイド層１２４を形成する。ここで、シリサイド層１２３を形成する際の金属とＳＯＩ層のシリコンとの化学反応過程において、結晶欠陥層１２５が発生する。
【００３２】
上記の方法で形成されたＮチャンネルＢＣトランジスタ領域のレイアウトを図１３、ボディコンタクト領域１２６〜ドレイン領域１２７（Ａ〜Ａ′）の断面図を図１４に示す。本発明では、ｐ型不純物の角度注入によりｐ型拡散層１１８を形成しているため、ボディコンタクト領域１２６におけるサイドウォール１１６直下のｐ型拡散層１１８の濃度は１０１８〜１０２０個／ｃｍ３と、Ｎチャンネル制御層１０５のｐ型不純物濃度１０１７〜１０１８個／ｃｍ３よりも非常に高く設定されている。
【００３３】
図１４に示すように、ゲート電極に正の電圧を印加した場合、ボディ領域に生成される空乏層１２８は、ボディコンタクト領域１２６へも伸長する。
しかし、第一の発明に示す製造方法により形成された半導体装置では、ボディコンタクト領域１２６におけるサイドウォール１１６直下でのｐ型拡散層１１８の濃度は１０１８〜１０２０個／ｃｍ３と、Ｎチャンネル制御層１０５のｐ型不純物濃度１０１７〜１０１８個／ｃｍ３よりも非常に高く、ボディコンタクト領域１２６におけるサイドウォール１１６直下では、空乏層１２８は伸張しにくくなる。
【００３４】
例えば不純物濃度が１０１９個／ｃｍ３の場合には、空乏層の伸びは１０ｎｍ程度である。従って、シリサイド形成に伴う結晶欠陥層１２５が空乏層１２８に取り込まれる可能性は著しく小さくなる。
【００３５】
その結果、ボディ〜ソース、ドレイン間にｐｎ接合のビルトイン電圧以下の順方向電圧を印加した場合に発生するリーク電流は、純粋にボディ〜ソース、〜ドレイン間の正常なｐｎ接合本来の再結合電流と拡散電流で決まる値となり、ゲート電圧依存性を持たないという利点を得ることができる。
【００３６】
図１５にボディ〜ソース、ドレイン電流のゲート電圧依存性を示す。ここでＶｄ、Ｖｓ，Ｖｇはそれぞれドレイン領域、ソース領域、ゲート電極に印加した電圧を、Ｖｂはボディコンタクト領域を通じボディ（チャンネル領域）に印加した電圧を意味する。ボディ電流は、ゲート電圧依存性を持たないことがわかる。
【００３７】
（実施の形態２）
図１６〜図２７は、本発明における第二の発明の実施例を説明するためのマスクパターン図、断面図である。Ａ−Ａ′断面図はＮチャンネルＢＣトランジスタのソース部〜ドレイン部の断面図である。また、Ｂ−Ｂ′断面図はＰチャンネルＢＣトランジスタのソース部〜ドレイン部の断面図、Ｃ−Ｃ′断面図はＮチャンネルＢＣトランジスタディコンタクト部〜ＰチャンネルＢＣトランジスタボディコンタクト部の断面図である。
【００３８】
まず、図１６に示すように、基板２００、ＢＯＸ層２０１およびＳＯＩ層（シリコン層）２０２を有するＳＯＩ基板において、ＳＯＩ層２０２に、ボディコンタクト領域２０２Ａを有するＮチャンネルＢＣトランジスタ領域２０２Ｎと、ボディコンタクト領域２０２Ｂを有するＰチャンネルＢＣトランジスタ領域２０２Ｐを定義し、シャロートレンチ分離２０３を形成する。
【００３９】
その後、図１７に示すように、ＮチャンネルＢＣトランジスタ領域２０２Ｎのみを開口させた窓２０４ａを有するレジストからなるマスク領域２０４を設定し、ＳＯＩ層２０２にｐ型不純物、例えばＢをエネルギー３０ｋｅＶで５×１０１２個／ｃｍ２注入し、Ｎチャンネル制御層２０５を形成する。この場合のＮチャンネル制御層１０５のｐ型不純物濃度は１０１７〜１０１８個／ｃｍ３程度である。
【００４０】
次に同様に、図１８に示すように、マスク領域２０４を除去した後、ＰチャンネルＢＣトランジスタ領域２０２Ｐのみを開口させた窓２０６ａを有するレジストからなるマスク領域２０６を設定し、ＳＯＩ層２０２にｎ型不純物、例えばリン（以下Ｐ）をエネルギー５０ｋｅＶで５×１０１２個／ｃｍ２注入し、Ｐチャンネル制御層２０７を形成する。この場合のＰチャンネル制御層２０７のｎ型不純物濃度は１０１７〜１０１８個／ｃｍ３程度である。その後、マスク領域２０６を除去する。
【００４１】
次にゲート酸化膜２０８を例えば３ｎｍ形成した後、ポリシリコン膜を例えば２００ｎｍ堆積する。
その後、図１９に示すように、フォトリソグラフィー法によりゲート領域を定義し、ドライエッチング法によりレジスト膜をマスク膜としてゲート電極２０９のみを残してポリシリコン膜をエッチングする。
【００４２】
その後、図２０に示すように、ＮチャンネルＢＣトランジスタ領域２０２Ｎにおいて、ドレイン領域およびソース領域のみを開口させた窓２１０ａを有するレジストからなるマスク領域２１０を設定し、マスク領域２１０およびゲート電極２０９をマスクにして、例えばＡｓを加速エネルギー３０ｋｅＶ、ドーズ量３×１０１４　個／ｃｍ２で注入し、ｎ型低濃度ソース・ドレイン領域となるｎ型拡散層２１１を形成する。
【００４３】
その後、マスク領域２１０を除去した後、同様に、図２１に示すように、ＰチャンネルＢＣトランジスタ領域２０２Ｐにおいて、ドレイン領域およびソース領域のみを開口させた窓２１２ａを有するレジストからなるマスク領域２１２を設定し、マスク領域２１２およびゲート電極２０９をマスクにして、例えばＢを加速エネルギー１０ｋｅＶ、ドーズ量３×１０１４　個／ｃｍ２で注入し、ｐ型低濃度ソース・ドレイン領域となるｐ型拡散層２１３を形成する。
【００４４】
次に、図２２に示すようにマスク領域２１２を除去した後、ＮチャンネルＢＣトランジスタ領域２０２Ｎの全面を開口させた窓２０４ａを有するレジストからなるマスク領域２０４を設定し、その後、マスク領域２０４およびゲート電極２０９をマスクにしてＢをエネルギー３０ｋｅＶ、ドーズ量７×１０１２個／ｃｍ２、ＳＯＩウェハに対して３０度の角度を持たせて回転注入し、チャネルストッパー層となるｐ型拡散層２１４を形成する。このｐ型拡散層２１４が注入されることにより、ボディコンタクト領域２２４のゲート電極２０９直下におけるｐ型不純物濃度は１０１８個／ｃｍ３以上となり、Ｎチャンネル制御層２０５のｐ型不純物濃度である１０１７〜１０１８個／ｃｍ３よりも、高く設定される。その後、マスク領域２０４を除去する。
【００４５】
なお、ここではトランジスタ領域２０２Ｎの全面を開口させた窓２０４ａを有するマスク領域２０４を設定して不純物を注入したが、この際のマスクは、ソース領域，ドレイン領域とボディコンタクト領域２２４を少なくとも開口するように定義されたマスク領域を設定しても同様である。
【００４６】
次に同様に、図２３に示すようにＰチャンネルＢＣトランジスタ領域２０２Ｐの全面を開口させた窓２０６ａを有するレジストからなるマスク領域２０６を設定し、マスク領域２０６およびゲート電極２０９をマスクにして、その後、Ａｓをエネルギー１６０ｋｅＶ、ドーズ量７×１０１２個／ｃｍ２で、ＳＯＩウェハに対して３０度の角度を持たせて回転注入し、チャネルストッパー層となるｎ型拡散層２１５を形成する。このｎ型拡散層２１５が注入されることにより、ボディコンタクト領域２２５のゲート電極２０９直下におけるｎ型不純物濃度は１０１８個／ｃｍ３以上となり、Ｐチャンネル制御層２０７のｐ型不純物濃度である１０１７〜１０１８個／ｃｍ３よりも、高く設定される。その後、マスク領域２０６を除去する。
【００４７】
なお、ここではトランジスタ領域２０２Ｐの全面を開口させた窓２０６ａを有するマスク領域２０６を設定して不純物を注入したが、この際のマスクは、ソース領域，ドレイン領域とボディコンタクト領域２２５を少なくとも開口するように定義されたマスク領域を設定しても同様である。
【００４８】
次に温度９５０℃で、１０秒間アニールを行い、注入した各不純物を活性化させる。
次に、基板上の全面にＣＶＤ法によりＨＴＯ膜、ＴＥＯＳ膜等のシリコン酸化膜を１１０ｎｍ程度を堆積させた後、異方性ドライエッチングにより前記シリコン酸化膜をエッチングし、図２４に示すようにゲート電極２０９の側面上に前記シリコン酸化膜を残しゲートサイドウォール２１６とする。
【００４９】
次に、図２５に示すように、ＰチャンネルＢＣトランジスタ領域２０２Ｐにおけるドレイン領域およびソース領域、ＮチャンネルＢＣトランジスタ領域２０２Ｎのボディコンタクト領域２２４のみを開口させた窓２１７ｂ，２１７ａを有するレジストからなるマスク領域２１７を設定し、マスク領域２１７、ゲート電極２０９およびゲートサイドウォール２１６をマスクとして、例えばＢを加速エネルギー１０ｋｅＶ、ドーズ量３×１０１５個／ｃｍ２で注入し、ｐ型高濃度ソース・ドレイン領域となるｐ型拡散層２１８を形成する。その後、マスク領域２１７を除去する。
【００５０】
次に同様に、図２６に示すように、ＮチャンネルＢＣトランジスタ領域２０２Ｎにおけるドレイン領域およびソース領域、ＰチャンネルＢＣトランジスタ領域２０２Ｐのボディコンタクト領域２２５のみを開口させた窓２１９ａ，２１９ｂを有するレジストからなるマスク領域２１９を設定し、マスク領域２１９，ゲート電極２０９およびゲートサイドウォール２１６をマスクとして、例えばＡｓを加速エネルギー７０ｋｅＶ、ドーズ量３×１０１５個／ｃｍ２で注入し、ｎ型高濃度ソース・ドレイン領域となるｎ型拡散層２２０を形成する。その後、マスク領域２１９を除去する。
【００５１】
次に温度１０００℃で、１０秒間アニールを行い、注入した不純物を活性化させる。
次に、基板上の全面にスパッタリング法により例えばＣｏ等の金属を８ｎｍ程度堆積した後、５００℃の熱処理を６０秒行い、金属とシリコンを合金化する。次に硫酸等により未反応の金属を除去し、図２７に示すようにソース・ドレイン領域およびボディコンタクト領域上にシリサイド層２２１を形成し、ゲート電極２０９の上にシリサイド層２２２を形成する。ここで、シリサイド層２２１を形成する際の金属とＳＯＩ層のシリコンとの化学反応過程において、結晶欠陥層２２３が発生する。
【００５２】
上記の第二の発明の方法で形成されたＮチャンネルＢＣトランジスタでは、ｐ型不純物の角度注入によりソース・ドレイン領域にチャネルストッパー層となるｐ型拡散層２１４を形成するのと同時に、ボディコンタクト領域にもｐ型拡散層２１４を形成するため、ボディコンタクト領域におけるサイドウォール２１６の直下のｐ型拡散層２１４の濃度は１０１８個／ｃｍ３以上と、Ｎチャンネル制御層２０５のｐ型不純物濃度１０１７〜１０１８個／ｃｍ３よりも非常に高く設定されている。ＰチャンネルＢＣトランジスタのボディコンタクト領域にもＰチャンネル制御層２０７よりも高濃度のｎ型拡散層２１５が形成される。
【００５３】
したがって、本発明の（実施の形態１）に記載した半導体装置と同様に、ＢＣトランジスタ動作時でも、チャンネルより伸張する空乏層の伸びはボディコンタクト領域に形成されたｐ型拡散層２１４またはｎ型拡散層２１５において非常に短くなるので、シリサイド形成で発生する結晶欠陥層が取り込まれず、ボディ〜ドレイン・ソース間のＰＮ接合において結晶欠陥層が再結合中心となることに起因する異常なリーク電流が流れることは無くなる。
【００５４】
【発明の効果】
以上のように本発明の半導体装置の製造方法によると、ボディーコンタクト領域を有するＳＯＩ構造の半導体装置を製造するに際し、ボディコンタクト領域のみを開口させたマスク領域を設定し、ゲート電極の下層に向かって不純物を角度注入する、もしくは、ソース領域，ドレイン領域とボディコンタクト領域を少なくとも開口するように定義されたマスク領域を設定してゲート電極の下層に向かって不純物を角度を付けて斜め注入するので、ＢＣトランジスタにおいて、ボディコンタクト領域のゲートサイドウォール直下にはチャンネル制御層よりも濃い濃度のｐ型拡散層またはｎ型拡散層を形成することができ、ＢＣトランジスタ動作時にチャンネルより伸張する空乏層内にシリサイド形成により発生する結晶欠陥層が取り込まれず、ボディ〜ドレイン・ソース間のＰＮ接合において結晶欠陥層が再結合中心となることに起因する異常なリーク電流が流れることは無くなる。
【００５５】
その結果、ＢＣトランジスタを用いた回路において、ソース、またはドレインに対しボディ電位を特に順方向に変化させて使用する場合においても、ボディ〜ドレイン、ソース間に異常なリーク電流が流れることが無くなり、正常な回路機能を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法を示す（実施の形態１）のＳＯＩ基板において、ＮチャンネルＢＣトランジスタ領域１０２Ｎと、ＰチャンネルＢＣトランジスタ領域１０２Ｐを定義し、分離領域にシャロートレンチ分離１０３を形成する工程の領域平面図および断面図
【図２】同実施の形態において、分離領域を形成した後に注入によりｐ型不純物層１０５を形成する工程の領域平面図および断面図
【図３】同実施の形態において、注入によりｎ型不純物層１０７を形成する工程の領域平面図および断面図
【図４】同実施の形態において、ゲート酸化膜を形成してゲート電極を形成する工程の領域平面図および断面図
【図５】同実施の形態において、トランジスタ形成領域１０２Ｎにｎ型不純物１１１、ｐ型不純物１１２を注入する工程の領域平面図および断面図
【図６】同実施の形態において、ｐ型不純物１１４，ｎ型不純物１１５を注入する工程の領域平面図および断面図
【図７】同実施の形態において、ゲート電極の側壁に絶縁膜を形成する工程の領域平面図および断面図
【図８】同実施の形態において、ｐ型不純物を角度注入する工程の領域平面図および断面図
【図９】同実施の形態において、ｎ型不純物１２０を角度注入する工程の領域平面図および断面図
【図１０】同実施の形態において、ｎ型不純物１２１を注入する工程の領域平面図および断面図
【図１１】同実施の形態において、ｐ型不純物１２２を注入する工程の領域平面図および断面図
【図１２】同実施の形態において、トランジスタ形成領域の絶縁膜に被覆されていない領域の表面に金属シリサイド１２３，１２４を形成する工程の領域平面図および断面図
【図１３】同実施の形態のＮチャンネルＢＣトランジスタのレイアウトを示す領域平面図
【図１４】同実施の形態のＮチャンネルＢＣトランジスタのゲート電極に正の電圧を印加した場合、ボディ領域に生成される空乏層１２８を示す断面図
【図１５】同実施の形態のＮチャンネルＢＣトランジスタのボディ〜ソース・ドレイン間に順バイアスを印加した場合のボディ電流のゲート電圧依存性を示す特性図
【図１６】本発明の半導体装置の製造方法を示す（実施の形態２）のＳＯＩ基板において、シャロートレンチ分離２０３を形成する工程の領域平面図および断面図
【図１７】同実施の形態において、トランジスタ活性領域２０２Ｎに注入によりＰ型不純物層を形成する工程の領域平面図および断面図
【図１８】同実施の形態において、トランジスタ活性領域２０２Ｐに注入によりｎ型不純物層を形成する工程の領域平面図および断面図
【図１９】同実施の形態において、ゲート酸化膜２０８，ゲート電極２０９を形成する工程の領域平面図および断面図
【図２０】同実施の形態において、トランジスタの形成領域２０２Ｎにゲート電極とソース領域、ドレイン領域のみを開口するように定義されたマスク領域２１０を設定しｎ型不純物を注入する工程の領域平面図および断面図
【図２１】同実施の形態において、トランジスタ形成領域２０２Ｐにゲート電極とソース領域、ドレイン領域のみを開口するように定義されたマスク領域２１２を設定しｐ型不純物を注入する工程の領域平面図および断面図
【図２２】同実施の形態において、トランジスタ形成領域２０２Ｎに前記第一のマスク領域を設定しｐ型不純物を角度注入する工程の領域平面図および断面図
【図２３】同実施の形態において、トランジスタ形成領域にマスク領域２０６を設定しｎ型不純物を角度注入する工程の領域平面図および断面図
【図２４】同実施の形態において、ゲート電極の側壁に絶縁膜２１６を形成する工程の領域平面図および断面図
【図２５】同実施の形態において、トランジスタの形成領域２０２Ｐにゲート領域と、ソース領域と、ドレイン領域と、第１の導電型チャンネルを有するトランジスタにボディコンタクト領域を開口するように定義されたマスク領域２１７を設定し、ｐ型不純物注入をする工程の領域平面図および断面図
【図２６】同実施の形態において、トランジスタの形成領域２０２Ｎにおいて、ゲート電極とソース領域とドレイン領域とが開口し、トランジスタの形成領域２０２Ｐにおいてボディコンタクト領域２２５を開口するように定義されたマスク領域２１９を設定し、ｎ型不純物を注入する工程の領域平面図および断面図
【図２７】同実施の形態において、金属シリサイド２２１，２２２を形成する工程の領域平面図および断面図
【図２８】従来のＮチャンネルＢＣトランジスタの上面模式図
【図２９】同従来例の製造工程であって、ＳＯＩウェハ９にシャロートレンチ分離１０，ゲート絶縁膜１１，ゲート電極１２を形成する工程の断面図
【図３０】同従来例において、ｎ型不純物領域１６，ｐ型拡散層１７を形成する工程の断面図
【図３１】同従来例において、ゲートサイドウォール１８を形成する工程の断面図
【図３２】同従来例において、ｐ型不純物領域２０を形成する工程の断面図
【図３３】同従来例において、ｎ型不純物領域２２を形成する工程の断面図
【図３４】同従来例において、ゲート電極１２，ボディ領域１３，ドレイン領域１４，ソース領域上にシリサイド層２３，２４を形成する工程の断面図
【図３５】同従来例において、層間絶縁膜２６を堆積した後にコンタクト２７、配線２８を形成する工程の断面図
【図３６】同従来例の動作状態の問題点を説明する断面図
【図３７】同従来例のＮチャンネルＢＣトランジスタのゲート電圧−ボディー電流特性図
【符号の説明】
１００　　基板
１０１　　ＢＯＸ層（埋め込み酸化膜層）
１０２　　ＳＯＩ層（シリコン層）
１０２Ａ　　ボディコンタクト領域
１０２Ｂ　　ボディコンタクト領域
１０２Ｎ　　Ｎチャンネルボディコンタクトトランジスタ領域
１０２Ｐ　　Ｐチャンネルボディコンタクトトランジスタ領域
１０３　　シャロートレンチ分離
１０４　　マスク領域
１０５　　Ｎチャンネル制御層
１０６　　マスク領域
１０７　　Ｐチャンネル制御層
１０８　　ゲート酸化膜
１０９　　ゲート電極
１１０　　マスク領域
１１１　　ｎ型拡散層
１１２　　ｐ型拡散層
１１３　　マスク領域
１１４　　ｐ型拡散層
１１５　　ｎ型拡散層
１１６　　ゲートサイドウォール
１１７　　マスク領域
１１８　　ｐ型拡散層
１１９　　マスク領域
１２０　　ｎ型拡散層
１２１　　ｎ型拡散層
１２２　　ｐ型拡散層
１２３　　シリサイド層
１２４　　シリサイド層
１２５　　結晶欠陥層
１２６　　ボディコンタクト領域
１２７　　ドレイン領域
１２８　　空乏層
２００　　基板
２０１　　ＢＯＸ層（埋め込み酸化膜層）
２０２　　ＳＯＩ層（シリコン層）
２０２Ｎ　　Ｎチャンネルボディコンタクトトランジスタ領域
２０２Ｐ　　Ｐチャンネルボディコンタクトトランジスタ領域
２０２Ａ　　ボディコンタクト領域
２０２Ｂ　　ボディコンタクト領域
２０３　　シャロートレンチ分離
２０４　　マスク領域
２０５　　Ｎチャンネル制御層
２０６　　マスク領域
２０７　　Ｐチャンネル制御層
２０８　　ゲート酸化膜
２０９　　ゲート電極
２１０　　マスク領域
２１１　　ｎ型拡散層
２１２　　マスク領域
２１３　　ｐ型拡散層
２１４　　ｐ型拡散層
２１５　　ｎ型拡散層
２１６　　ゲートサイドウォール
２１７　　マスク領域
２１８　　ｐ型拡散層
２１９　　マスク領域
２２０　　ｎ型拡散層
２２１　　シリサイド層
２２２　　シリサイド層
２２３　　結晶欠陥層
２２４　　ボディコンタクト領域
２２５　　ボディコンタクト領域
【図１】
2004071722.tif 000003
【図２】
2004071722.tif 000004
【図３】
2004071722.tif 000005
【図４】
2004071722.tif 000006
【図５】
2004071722.tif 000007
【図６】
2004071722.tif 000008
【図７】
2004071722.tif 000009
【図８】
2004071722.tif 000010
【図９】
2004071722.tif 000011
【図１０】
2004071722.tif 000012
【図１１】
2004071722.tif 000013
【図１２】
2004071722.tif 000014
【図１３】
2004071722.tif 000015
【図１４】
2004071722.tif 000016
【図１５】
2004071722.tif 000017
【図１６】
2004071722.tif 000018
【図１７】
2004071722.tif 000019
【図１８】
2004071722.tif 000020
【図１９】
2004071722.tif 000021
【図２０】
2004071722.tif 000022
【図２１】
2004071722.tif 000023
【図２２】
2004071722.tif 000024
【図２３】
2004071722.tif 000025
【図２４】
2004071722.tif 000026
【図２５】
2004071722.tif 000027
【図２６】
2004071722.tif 000028
【図２７】
2004071722.tif 000029
【図２８】
2004071722.tif 000030
【図２９】
2004071722.tif 000031
【図３０】
2004071722.tif 000032
【図３１】
2004071722.tif 000033
【図３２】
2004071722.tif 000034
【図３３】
2004071722.tif 000035
【図３４】
2004071722.tif 000036
【図３５】
2004071722.tif 000037
【図３６】
2004071722.tif 000038
【図３７】
2004071722.tif 000039