(57)【要約】【課題】ヒューズ回路の設定情報によりモードの設定をした後においてもモードの再設定を行うことができる半導体装置を提供すること。【解決手段】半導体装置１０は、モード設定用の第１及び第２ヒューズ回路１２，１３、無効化用のヒューズ回路１４、ヒューズ情報選択回路１５、ヒューズ設定判定回路１６、コード入力選択回路１７等を備える。各ヒューズ回路１２，１３はモードを設定するための設定情報を記憶し、無効化用のヒューズ回路１４はその設定情報を無効化するための無効化信号を出力する。ヒューズ情報選択回路１５は、各ヒューズ回路１２，１３からの信号に基づいて優先順位を確定し、該優先順位に応じた設定情報を選択的に出力する。ヒューズ設定判定回路１６は、各ヒューズ回路１２，１３，１４の出力信号に基づいてデコード回路１８に伝達するコードを切り替えるようコード入力選択回路１７を制御する。【選択図】　　　　図１
2004071099.tif 000002
【特許請求の範囲】
【請求項１】
複数のモードを有し、各モードに従い動作する半導体装置において、
前記モードを設定する設定情報を記憶するための回路であって、該設定情報とその記憶の有無を示す判定信号とを出力するモード設定用の複数のヒューズ回路と、
前記複数のヒューズ回路からの判定信号に基づき設定される優先順位に応じたヒューズ回路の設定情報を選択的に出力するヒューズ情報選択回路と、
前記設定情報を無効化するための無効化信号を出力する無効化用のヒューズ回路と
を備え、前記無効化信号に基づいて、前記ヒューズ情報選択回路から出力される設定情報を無効とするようにしたことを特徴とする半導体装置。
【請求項２】
複数のモードを有し、各モードに従い動作する半導体装置において、
前記モードを設定する設定情報を記憶するための回路であって、該設定情報とその記憶の有無を示す判定信号とを出力するモード設定用の複数のヒューズ回路と、
前記複数のヒューズ回路からの判定信号に基づいて、前記各ヒューズ回路の設定情報の優先順位を設定するための選択信号を出力する優先順位設定回路と、
前記優先順位設定回路からの選択信号に基づいて、前記優先順位に応じたヒューズ回路の設定情報を選択的に出力するヒューズ情報選択回路と、
前記設定情報を無効化するための無効化信号と、前記優先順位を変更するための変更信号とを出力する無効化用のヒューズ回路と
を備え、前記変更信号に基づいて、前記ヒューズ情報選択回路から出力される設定情報を変更し、前記無効化信号に基づいて、前記ヒューズ情報選択回路から出力される設定情報を無効とするようにしたことを特徴とする半導体装置。
【請求項３】
前記無効化信号に基づいて、前記設定情報に応じたモード設定を無効とし、外部から入力されるモード設定信号に応じたモード設定を有効とするよう制御される切り替え回路と
を備えたことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記モード設定用の各ヒューズ回路は、前記設定情報を記憶するための設定用ヒューズ素子と、前記設定用ヒューズ素子が切断されているか否かを判定するための判定用ヒューズ素子とを備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記判定用ヒューズ素子の切断状態に応じて前記モード設定用の各ヒューズ回路から出力される判定信号と、前記無効化用のヒューズ回路から出力される無効化信号とが入力され、前記判定信号及び無効化信号に基づいて選択信号を出力するヒューズ設定判定回路と、
前記ヒューズ設定判定回路からの選択信号により、前記設定情報に応じたモード設定を無効とし、外部から入力されるモード設定信号に応じたモード設定を有効とするよう制御される切り替え回路とを備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
データを記憶するためのメモリコアを備え、該メモリコアについて部分的にリフレッシュを行うパーシャルリフレッシュを実施するものであり、
前記設定情報は、パーシャルリフレッシュにおける容量を確定する情報を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項７】
データを記憶するためのメモリコアを備え、該メモリコアについて部分的にリフレッシュを行うパーシャルリフレッシュを実施するものであり、
前記設定情報は、パーシャルリフレッシュにおけるアドレス領域を確定する情報を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項８】
ヒューズ素子を切断することによりモードの設定情報を記憶するモード設定用の複数のヒューズ回路と、当該各ヒューズ回路の設定情報を無効化する無効化用のヒューズ回路とを備えた半導体装置の制御方法であって、
前記モード設定用の各ヒューズ回路におけるヒューズ素子が未切断である状態において、外部入力によるモード設定信号に応じたモード設定を有効とするステップと、
前記モード設定用の第１ヒューズ回路におけるヒューズ素子が切断された状態において、前記外部入力によるモード設定信号に応じたモード設定を無効とし、前記第１ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと、
前記モード設定用の第２ヒューズ回路におけるヒューズ素子が切断された状態において、前記第１ヒューズ回路の設定情報に応じたモード設定を無効とし、前記第２ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと、
前記無効化用のヒューズ回路におけるヒューズ素子が切断された状態において、前記第１または第２ヒューズ回路の設定情報に応じたモード設定を無効とし、前記外部入力によるモード設定信号に応じたモード設定を有効とするステップとを備えたことを特徴とする半導体装置の制御方法。
【請求項９】
ヒューズ素子を切断することによりモードの設定情報を記憶するモード設定用の複数のヒューズ回路と、当該各ヒューズ回路の設定情報を無効化する無効化用のヒューズ回路とを備えた半導体装置の制御方法であって、
前記モード設定用の各ヒューズ回路におけるヒューズ素子が未切断である状態において、外部入力によるモード設定信号に応じたモード設定を有効とするステップと、
前記モード設定用の第１ヒューズ回路におけるヒューズ素子が切断された状態において、前記外部入力によるモード設定信号に応じたモード設定を無効とし、前記第１ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと、
前記モード設定用の第２ヒューズ回路におけるヒューズ素子が切断された状態において、前記第１ヒューズ回路の設定情報に応じたモード設定を無効とし、前記第２ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと、
前記モード設定用の第３ヒューズ回路におけるヒューズ素子が切断された状態において、前記第１または第２ヒューズ回路の設定情報に応じたモード設定を無効とし、前記第３ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと
を備え、
前記第２ヒューズ回路の設定情報に応じたモード設定を有効とするステップもしくは第３ヒューズ回路の設定情報に応じたモード設定を有効とするステップにおいて、前記無効化用のヒューズ回路におけるヒューズ素子が切断されたとき、前記モード設定用の各ヒューズ回路のうちで有効とする設定情報を変更することを特徴とする半導体装置の制御方法。
【請求項１０】
前記モード設定の各ヒューズ回路は、前記設定情報を記憶するための複数の設定用ヒューズ素子と、前記複数の設定用ヒューズ素子が切断されているか否かを判定するための判定用ヒューズ素子と備え、前記モード設定用の各ヒューズ回路における判定用ヒューズ素子の切断状態に基づいて、各ヒューズ回路における設定情報の優先順位が設定されることを特徴とする請求項８又は９に記載の半導体装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のモードのうちの所定のモードを設定し、該設定モードに従い動作する半導体装置及びその制御方法に関するものである。
【０００２】
近年、半導体装置では、同一バルクで複数の動作仕様（モード）をサポートするよう構成されている。具体的には、ヒューズ素子などの不可逆性素子によって所定の動作仕様を設定し、該設定モードに従い動作する半導体装置が実用化されている。同半導体装置は、ユーザの要望に応じてヒューズ素子を切断することでモード設定のための情報が記憶された後に出荷される。ヒューズ素子により記憶された情報は二度と消すことができない。そのため、ヒューズ素子により所定のモードに設定した製品は、別のモード設定を望むユーザに対して出荷することができず、製品在庫が発生する要因となっていた。このことから、ヒューズ素子により所定のモードに設定した後において、モードの再設定を可能とした半導体装置が望まれている。
【０００３】
【従来の技術】
従来、ＤＲＡＭにおいて、メモリセルの一部をリフレッシュするパーシャルリフレッシュモードや複数のパワーダウンモード（低消費電力モード）を有するものが実用化されている。
【０００４】
同ＤＲＡＭでは、プログラム動作により外部端子を介してモード設定信号が入力され、該設定信号によりパーシャルリフレッシュの領域や、パワーダウンの方法などを設定するようにしている。図９には、プログラム動作によりモードの設定を行う従来のＤＲＡＭの概略構成を示している。
【０００５】
図９に示されるように、プログラムモード信号／ＰＥを入力するための外部端子５１及びアドレスコード（アドレス信号）Ａｄｄを入力するための外部端子５２がプログラム回路５３に接続されている。プログラム回路５３は、プログラムモード信号／ＰＥの立ち上がり時にアドレスコードＡｄｄを取り込む。コードデコーダ５４はそのアドレスコードＡｄｄに応じてリフレッシュする領域を決定し、領域選択信号をメイン回路５５に出力する。メイン回路５５は、データを記憶するためのメモリコア５５ａ等を含み、同メイン回路５５は、領域選択信号に基づいてメモリコア５５ａにおける所定領域を選択して該領域のリフレッシュを行う。
【０００６】
上記のように、プログラム動作による設定は、通常動作で使用する端子と異なる外部端子を用いる必要がある。そのため、上記ＤＲＡＭ５１を使用するシステムでは、そのプログラム動作のための専用回路が必要となり回路構成が複雑となる。また、システムで用いるコントローラによっては、前記プログラム動作を制御できない場合がある。さらに、モード設定のためのプログラム動作は、通常動作とは異なる動作であり、領域変更を必要としない場合にも通常動作の前に実施する必要あるので、該プログラム動作に基づく余分な処理時間がかかってしまう。
【０００７】
以上のような問題を回避するために、ＤＲＡＭ内にヒューズ回路を設け、同ヒューズ回路に記憶される情報によってモードを設定するようにした方法が知られている。
【０００８】
図１０には、ヒューズ回路５７の情報によりモード設定を行う従来のＤＲＡＭの概略構成を示している。同図に示されるように、ヒューズ回路５７は複数のヒューズ素子５７ａを有し、各ヒューズ素子５７ａの切断状態に応じて記憶された設定情報がコードデコーダ５４に入力される。コードデコーダ５４はその設定情報に応じてリフレッシュする領域を決定し、領域選択信号をメイン回路５５に出力する。この領域選択信号により、メモリコア５５ａの所定領域が選択され該領域のリフレッシュが行われる。
【０００９】
【発明が解決しようとする課題】
ところが、図１０のＤＲＡＭにおいて、ヒューズ回路５７を用いて一度モードの設定をすると、その設定モードを変更することができない。そのため、特定のユーザの要求に応じてモードを固定した製品が余ってしまう場合、その製品を別のモードでの動作を必要とするユーザのために出荷することができず、不要な在庫を抱えてしまうといった問題が生じる。
【００１０】
本発明は上記問題点を解決するためになされたものであって、その目的は、ヒューズ回路を用いてモードの設定をした後において、モードの再設定を行うことができる半導体装置及びその制御方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明によれば、モード設定用のヒューズ回路を複数備える。各ヒューズ回路には、モードを設定するための設定情報が記憶され、該ヒューズ回路から設定情報とその記憶の有無を示す判定信号が出力される。ヒューズ情報選択回路にはモード設定用の各ヒューズ回路からの判定信号が入力され、ヒューズ情報選択回路において、判定信号に基づき設定される優先順位に応じてヒューズ回路の設定情報が選択的に出力される。この場合、所定のヒューズ回路の設定情報でモードを設定した後において、該ヒューズ回路よりも優先順位の高いモード設定用のヒューズ回路の設定情報によりモードの再設定が可能となる。また、無効化用のヒューズ回路から無効化信号が出力され、その無効化信号に基づいて、ヒューズ情報選択回路から出力される設定情報が無効とされる。これにより、初期状態のモードへの再設定が可能になる。
【００１２】
請求項２に記載の発明によれば、モード設定用のヒューズ回路を複数備える。各ヒューズ回路には、モードを設定するための設定情報が記憶され、該ヒューズ回路から設定情報とその記憶の有無を示す判定信号が出力される。優先順位設定回路において、各ヒューズ回路からの判定信号に基づいて、前記各ヒューズ回路の設定情報の優先順位を設定するための選択信号が出力される。ヒューズ情報選択回路において、優先順位設定回路からの選択信号に基づいて、前記優先順位に応じたヒューズ回路の設定情報が選択的に出力される。この場合、所定のヒューズ回路の設定情報でモードを設定した後において、該ヒューズ回路よりも優先順位の高いモード設定用のヒューズ回路の設定情報によりモードの再設定が可能となる。また、無効化用のヒューズ回路から設定情報を無効化するための無効化信号と優先順位を変更するための変更信号が出力される。この変更信号により前記ヒューズ情報選択回路から出力される設定情報が変更され、モードの再設定が可能となる。また、無効化信号によりヒューズ情報選択回路から出力される設定情報が無効とされる。これにより、初期状態のモードへの再設定が可能になる。
【００１３】
請求項３に記載の発明によれば、無効化信号に基づいて切り替え回路が制御されることで、モード設定用ヒューズ回路の設定情報に応じたモード設定が無効とされ、外部から入力されるモード設定信号に応じたモード設定が有効とされる。
【００１４】
請求項４に記載の発明によれば、モード設定用の各ヒューズ回路は、設定用ヒューズ素子と判定用ヒューズ素子を備える。設定用ヒューズ素子により、モードを設定するための設定情報が記憶される。また、判定用ヒューズ素子により、各ヒューズ回路に設定情報が記憶されているか否かを判定することが可能となる。
【００１５】
請求項５に記載の発明によれば、ヒューズ設定判定回路には、判定用ヒューズ素子の切断状態に応じてモード設定用の各ヒューズ回路から出力される判定信号と、無効化用のヒューズ回路から出力される無効化信号とが入力される。判定信号及び無効化信号に基づいてヒューズ設定判定回路から選択信号が出力される。この選択信号により切り替え回路が制御されることで、モード設定用ヒューズ回路の設定情報に応じたモード設定が無効とされ、外部から入力されるモード設定信号に応じたモード設定が有効とされる。
【００１６】
請求項６及び請求項７に記載の発明では、データを記憶するためのメモリコアを備える半導体装置において、該メモリコアについて部分的にリフレッシュを行うパーシャルリフレッシュが実施される。請求項６に記載の発明によれば、パーシャルリフレッシュの容量がモード設定用ヒューズ回路の設定情報により確定される。また、請求項７に記載の発明によれば、パーシャルリフレッシュにおけるアドレス領域がモード設定用ヒューズ回路の設定情報により確定される。
【００１７】
請求項８に記載の発明によれば、モード設定用の各ヒューズ回路におけるヒューズ素子が未切断である状態では、外部入力によるモード設定信号に応じたモード設定が有効とされる。そして、モード設定用の第１ヒューズ回路におけるヒューズ素子が切断された状態では、外部入力によるモード設定信号に応じたモード設定が無効とされ、第１ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定が有効とされる。また、モード設定用の第２ヒューズ回路におけるヒューズ素子が切断された状態では、第１ヒューズ回路の設定情報に応じたモード設定が無効とされ、第２ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定が有効とされる。さらに、無効化用のヒューズ回路のヒューズ素子が切断された状態では、第１または第２ヒューズ回路の設定情報に応じたモード設定が無効とされ、外部入力によるモード設定信号に応じたモード設定が有効とされる。
【００１８】
請求項９に記載の発明によれば、モード設定用の各ヒューズ回路におけるヒューズ素子が未切断である状態では、外部入力によるモード設定信号に応じたモード設定が有効とされる。そして、モード設定用の第１ヒューズ回路におけるヒューズ素子が切断された状態では、外部入力によるモード設定信号に応じたモード設定が無効とされ、第１ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定が有効とされる。また、モード設定用の第２ヒューズ回路におけるヒューズ素子が切断された状態では、第１ヒューズ回路の設定情報に応じたモード設定が無効とされ、第２ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定が有効とされる。さらに、モード設定用の第３ヒューズ回路におけるヒューズ素子が切断された状態では、第１または第２ヒューズ回路の設定情報に応じたモード設定が無効とされ、第３ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定が有効とされる。第２ヒューズ回路の設定情報に応じたモード設定を有効とするステップもしくは第３ヒューズ回路の設定情報に応じたモード設定を有効とするステップにおいて、無効化用のヒューズ回路におけるヒューズ素子が切断されたとき、モード設定用の各ヒューズ回路のうちで有効とする設定情報が変更される。
【００１９】
請求項１０に記載の発明によれば、モード設定の各ヒューズ回路は、設定情報を記憶するための複数の設定用ヒューズ素子と、該複数の設定用ヒューズ素子が切断されているか否かを判定するための判定用ヒューズ素子とを備える。判定用ヒューズ素子の切断状態に基づいて、各ヒューズ回路における設定情報の優先順位が設定される。
【００２０】
【発明の実施の形態】
（第１実施形態）
以下、本発明を具体化した第１実施形態を図面に従って説明する。
【００２１】
図１に示すように、半導体装置１０は、コード入力回路１１、モード設定用の第１及び第２ヒューズ回路１２，１３、情報無効化用のヒューズ回路１４、ヒューズ情報選択回路１５、ヒューズ設定判定回路１６、コード入力選択回路１７、デコード回路１８、メイン回路１９を備える。
【００２２】
コード入力回路１１には外部端子２１が接続されている。コード入力回路１１は、図示しないコントローラのプログラム動作によって外部端子２１から入力されるコードを読み取り、該コードをコード入力選択回路１７に出力する。
【００２３】
モード設定用の第１及び第２ヒューズ回路１２，１３は、ヒューズ素子の切断によってモードを設定するためのコード（ヒューズ情報）を記憶しており、該コードをヒューズ情報選択回路１５に出力する。
【００２４】
ヒューズ情報選択回路１５は、各ヒューズ回路１２，１３のうちの一方を選択して、その選択したヒューズ回路のヒューズ情報をコード入力選択回路１７に伝達する。具体的には、第１ヒューズ回路１２のヒューズ素子が切断され、第１ヒューズ回路１２にヒューズ情報が記憶された状態では、その第１ヒューズ回路１２のヒューズ情報がヒューズ情報選択回路１５を介してコード入力選択回路１７に出力される。また、第２ヒューズ回路１３のヒューズ素子が切断され、第２ヒューズ回路１３にヒューズ情報が記憶された状態では、ヒューズ情報選択回路１５において第２ヒューズ回路１３のヒューズ情報が優先的に選択されてコード入力選択回路１７に出力される。
【００２５】
ヒューズ設定判定回路１６は、第１及び第２ヒューズ回路１２，１３に記憶されたヒューズ情報を使用するか否かの判定を行う。すなわち、ヒューズ設定判定回路１６は、第１及び第２ヒューズ回路１２，１３における複数のヒューズ素子のうちどのヒューズ素子も切断されていない場合、外部端子２１から入力されたコードを使用するよう選択信号を出力する。また、ヒューズ設定判定回路１６は、前記第１及び第２ヒューズ回路１２，１３のいずれかのヒューズ素子が切断されている場合、ヒューズ回路１２，１３のコードを使用するよう選択信号を出力する。さらに、ヒューズ設定判定回路１６は、情報無効化用のヒューズ回路１４のヒューズ素子が切断されていた場合、外部端子２１から入力されたコードを使用するよう選択信号を出力する。
【００２６】
切り替え回路としてのコード入力選択回路１７は、ヒューズ設定判定回路１６からの選択信号により、外部端子２１から入力されたコードとモード設定用の第１または第２ヒューズ回路１２，１３に記憶されたコードとのうちのいずれかを出力するよう制御される。
【００２７】
デコード回路１８は、コード入力選択回路１７を介して入力されるコードに基づいて、モードの状態信号を生成してメイン回路１９に出力する。メイン回路１９は、該状態信号に応じたモードで動作する。
【００２８】
図２は、本実施形態の具体的構成を示す回路図である。本実施形態の半導体装置１０は、メモリセルの一部をリフレッシュするパーシャルリフレッシュ機能を備えたＤＲＡＭであり、例えば６４Ｍビットの記憶容量を有する。ＤＲＡＭ１０は、６４Ｍビットの記憶領域のうち３２Ｍビット又は１６Ｍビットをリフレッシュ領域として設定することができるよう構成されている。
【００２９】
以下、ＤＲＡＭ１０の構成について詳述する。図２に示すように、コード入力回路としてのプログラム回路１１には、プログラムモード信号／ＰＥを入力するためのプログラム専用端子２１ａと、アドレスコードＡｄｄ（アドレス信号Ａ１〜Ａ３）を入力するためのアドレス端子２１ｂ，２１ｃ，２１ｄとが接続されている。なお、プログラムモード信号／ＰＥは負論理の信号である。
【００３０】
プログラム回路１１では、外部コントローラの専用の処理サイクル（例えば、モードレジスタのセットを行う処理サイクル）におけるプログラム動作によりプログラム専用端子２１ａから入力されるプログラムモード信号／ＰＥに応答してアドレスコードＡｄｄを取り込む。つまり、プログラム回路１１は、図３に示すように、プログラムモード信号／ＰＥの立ち下がりでアドレスコードＡｄｄの入力を活性化し、同モード信号／ＰＥの立ち上がりでアドレスコードＡｄｄをラッチする。そして、プログラム回路１１は、そのアドレスコードＡｄｄを出力する。このアドレスコードＡｄｄ（アドレス信号Ａ１〜Ａ３）によって、図４に示すようにリフレッシュ領域が設定される。
【００３１】
すなわち、アドレス信号Ａ１＝Ｈ、アドレス信号Ａ２＝Ｌ、アドレス信号Ａ３＝Ｌである場合、３２Ｍビットの上位アドレスがリフレッシュ領域となる。また、アドレス信号Ａ１＝Ｌ、アドレス信号Ａ２＝Ｈ、アドレス信号Ａ３＝Ｌである場合、１６Ｍビットの上位アドレスがリフレッシュ領域となる。同様に、アドレス信号Ａ１＝Ｈ、アドレス信号Ａ２＝Ｌ、アドレス信号Ａ３＝Ｈである場合、３２Ｍビットの下位アドレスがリフレッシュ領域となり、アドレス信号Ａ１＝Ｌ、アドレス信号Ａ２＝Ｈ、アドレス信号Ａ３＝Ｈである場合、１６Ｍビットの下位アドレスがリフレッシュ領域となる。なお、「Ｈ」及び「Ｌ」は、各信号Ａ１〜Ａ３のレベルが論理ハイレベル及び論理ローレベルであることを示すものである。
【００３２】
図２に示すように、第１及び第２ヒューズ回路１２，１３は、判定用のヒューズ素子Ｆｊとコード記憶用のヒューズ素子Ｆｃ１〜Ｆｃ３とを含む。各ヒューズ回路１２，１３において、ヒューズ素子Ｆｃ１〜Ｆｃ３を切断することにより、リフレッシュ領域を設定するためのコード（ヒューズ情報）Ｃｄ１，Ｃｄ２が記憶される。ヒューズ素子Ｆｃ１〜Ｆｃ３を切断してコードを記憶する場合、そのコード記憶とともに判定用のヒューズ素子Ｆｊが切断される。つまり、ヒューズ素子Ｆｊは各ヒューズ回路１２，１３におけるコード記憶の有無を判定するために設けられている。
【００３３】
第１ヒューズ回路１２は、判定用のヒューズ素子Ｆｊの切断状態に応じた判定信号Ｊ１をヒューズ設定判定回路１６に出力し、コード記憶用の各ヒューズ素子Ｆｃ１〜Ｆｃ３の切断状態に応じたコードＣｄ１をヒューズ情報選択回路１５に出力する。第２ヒューズ回路１３は、判定用のヒューズ素子Ｆｊの切断状態に応じた判定信号Ｊ２をヒューズ設定判定回路１６に出力し、コード記憶用の各ヒューズ素子Ｆｃ１〜Ｆｃ３の切断状態に応じたコードｃｄ２をヒューズ情報選択回路１５に出力する。各コードＣｄ１，Ｃｄ２は、ヒューズ素子Ｆｃ１の切断状態に基づき出力される第１信号Ｃ１と、ヒューズ素子Ｆｃ２の切断状態に基づき出力される第２信号Ｃ２と、ヒューズ素子Ｆｃ２の切断状態に基づき出力される第３信号Ｃ３とからなる。各信号Ｊ１，Ｊ２，Ｃ１〜Ｃ３は、ヒューズ素子Ｆｊ，Ｆｃ１〜Ｆｃ３が切断されていない場合にはＬレベルであり、ヒューズ素子Ｆｊ，Ｆｃ１〜Ｆｃ３が切断されている場合にはＨレベルである。
【００３４】
第１及び第２ヒューズ回路１２，１３に記憶されたコード（ヒューズ情報）Ｃｄ１，Ｃｄ２は、リフレッシュ領域を設定するための設定情報としての役割を果たす。
【００３５】
図５には、各ヒューズ素子Ｆｃ１〜Ｆｃ３の切断状態に応じて設定されるリフレッシュ領域を示している。すなわち、ヒューズ素子Ｆｃ１＝切断、ヒューズ素子Ｆｃ２＝未切断、ヒューズ素子Ｆｃ３＝未切断である場合、３２Ｍビットの上位アドレスがリフレッシュ領域となる。また、ヒューズ素子Ｆｃ１＝未切断、ヒューズ素子Ｆｃ２＝切断、ヒューズ素子Ｆｃ３＝未切断である場合、１６Ｍビットの上位アドレスがリフレッシュ領域となる。同様に、ヒューズ素子Ｆｃ１＝切断、ヒューズ素子Ｆｃ２＝未切断、ヒューズ素子Ｆｃ３＝切断である場合、３２Ｍビットの下位アドレスがリフレッシュ領域となる。また、ヒューズ素子Ｆｃ１＝未切断、ヒューズ素子Ｆｃ２＝切断、ヒューズ素子Ｆｃ３＝切断である場合、１６Ｍビットの下位アドレスがリフレッシュ領域となる。
【００３６】
図２に示すように、無効化用のヒューズ回路１４は、ヒューズ素子Ｆｉを備え、該ヒューズ素子Ｆｉの切断状態に応じた無効化信号Ｉｇをヒューズ設定判定回路１６に出力する。この無効化信号Ｉｇは、ヒューズ素子Ｆｉが切断されていない場合にはＬレベルであり、ヒューズ素子Ｆｉが切断された場合にはＨレベルである。なお、ヒューズ回路１２，１３，１４における各ヒューズ素子としては、レーザブローヒューズ、電気的溶断ヒューズ、絶縁膜破壊型ヒューズ等の不可逆型記憶素子が用いられる。
【００３７】
ヒューズ設定判定回路１６は、オア回路２３とインバータ回路２４，２５，２６とノア回路２７とを備え、第１及び第２ヒューズ回路１２，１３からの判定信号Ｊ１，Ｊ２と無効化用のヒューズ回路１４からの無効化信号Ｉｇとに基づいて選択信号Ｓを生成してコード入力選択回路１７に出力する。
【００３８】
ヒューズ設定判定回路１６において、オア回路２３の第１入力端子には、第１ヒューズ回路１２からの判定信号Ｊ１が入力され、オア回路２３の第２入力端子には、第２ヒューズ回路１３からの判定信号Ｊ２が入力される。オア回路２３の出力信号は、インバータ回路２４を介してノア回路２７の第１入力端子に入力され、該ノア回路２７の第２入力端子に無効化用ヒューズ回路１４からの無効化信号Ｉｇが入力される。ノア回路２７の出力信号が直列接続されたインバータ回路２５，２６を介して選択信号Ｓとして出力される。
【００３９】
ヒューズ情報選択回路１５は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるトランスファーゲートＴＧ１，ＴＧ２を備える。トランスファーゲートＴＧ１の入力端子は第１ヒューズ回路１２に接続され、トランスファーゲートＴＧ２の入力端子は第２ヒューズ回路１３に接続されている。また、各トランスファーゲートＴＧ１，ＴＧ２の出力端子はコード入力選択回路１７に接続されている。トランスファーゲートＴＧ１のＰＭＯＳトランジスタのゲートとトランスファーゲートＴＧ２のＮＭＯＳトランジスタのゲートは互いに接続され、それらゲートには、第２ヒューズ回路１３からの判定信号Ｊ２が入力される。トランスファーゲートＴＧ１のＮＭＯＳトランジスタのゲートとトランスファーゲートＴＧ２のＰＭＯＳトランジスタのゲートは互いに接続され、それらゲートには、判定信号Ｊ２がインバータ回路２８を介して反転入力される。
【００４０】
ヒューズ情報選択回路１５では、第２ヒューズ回路１３から出力される判定信号Ｊ２に応じてトランスファーゲートＴＧ１，ＴＧ２が相補的にオン・オフ制御される。判定信号Ｊ２がＬレベルである場合、トランスファーゲートＴＧ１がオンすることにより、第１ヒューズ回路１２に記憶されているヒューズ情報Ｃｄ１がトランスファーゲートＴＧ１を介してコード入力選択回路１７に伝達される。一方、判定信号Ｊ２がＨレベルである場合、トランスファーゲートＴＧ２がオンすることにより、第２ヒューズ回路１３に記憶されているヒューズ情報Ｃｄ２がトランスファーゲートＴＧ２を介してコード入力選択回路１７に伝達される。
【００４１】
このようにヒューズ情報選択回路１５を構成することにより、第１及び第２ヒューズ回路１２，１３のヒューズ素子Ｆｊが切断され各ヒューズ回路１２，１３にヒューズ情報が記憶されている場合には、第２ヒューズ回路１３のヒューズ情報Ｃｄ２が優先的にコード入力選択回路１７に伝達される。
【００４２】
コード入力選択回路１７は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるトランスファーゲートＴＧ１１，ＴＧ１２を備える。トランスファーゲートＴＧ１１の入力端子はプログラム回路１１に接続され、トランスファーゲートＴＧ１２の入力端子はヒューズ情報選択回路１５に接続されている。また、各トランスファーゲートＴＧ１１，ＴＧ１２の出力端子はデコード回路１８に接続されている。トランスファーゲートＴＧ１１のＰＭＯＳトランジスタのゲートとトランスファーゲートＴＧ１２のＮＭＯＳトランジスタのゲートは互いに接続され、それらゲートには、ヒューズ設定判定回路１６からの選択信号Ｓが入力される。トランスファーゲートＴＧ１１のＮＭＯＳトランジスタのゲートとトランスファーゲートＴＧ１２のＰＭＯＳトランジスタのゲートは互いに接続され、それらゲートには、選択信号Ｓがインバータ回路２９を介して反転入力される。
【００４３】
コード入力選択回路１７では、ヒューズ設定判定回路１６から出力される選択信号Ｓに応じてトランスファーゲートＴＧ１１，ＴＧ１２が相補的にオン・オフ制御される。選択信号ＳがＬレベルである場合、トランスファーゲートＴＧ１１がオンすることにより、プログラム回路１１からのアドレスコードＡｄｄが該トランスファーゲートＴＧ１１を介してデコード回路１８に伝達される。一方、選択信号ＳがＨレベルである場合、トランスファーゲートＴＧ１２がオンすることにより、ヒューズ情報選択回路１５からのコードＣｄ１またはＣｄ２が該トランスファーゲートＴＧ１２を介してデコード回路１８に伝達される。
【００４４】
デコード回路１８は、コード入力選択回路１７からのコード（アドレスコードＡｄｄまたはコードＣｄ１，Ｃｄ２）に基づいてパーシャルリフレッシュのためのモードを判定し、該モードの状態信号を生成してメイン回路１９に出力する。この状態信号は、リフレッシュ領域の設定信号であり、パーシャルリフレッシュの容量を３２Ｍビット又は１６Ｍビットに設定するための信号やパーシャルリフレッシュのアドレス領域を上位又は下位アドレスに設定するための信号を含む。
【００４５】
メイン回路１９は、メモリセル、ローデコーダ、コラムデコーダ、センスアンプからなるメモリコア１９ａ等を備える。メイン回路１９は、デコード回路１８からの状態信号に基づいて、メモリコア１９ａにおける所定領域のメモリセルをリフレッシュする。
【００４６】
次に、本実施形態のＤＲＡＭ１０の作用を説明する。
先ず、第１及び第２ヒューズ回路１２，１３のいずれにもモード設定のためのコード（ヒューズ情報）が記憶されていない場合について説明する。この場合、判定用ヒューズ素子Ｆｊと無効化用ヒューズ回路１４のヒューズ素子Ｆｉとがいずれも未切断となっている。従って、第１及び第２ヒューズ回路１２，１３から出力される判定信号Ｊ１，Ｊ２はＬレベルとなり、無効化用ヒューズ回路１４から出力される無効化信号ＩｇはＬレベルとなるため、ヒューズ設定判定回路１６はＬレベルの選択信号Ｓを出力する。その選択信号Ｓにより、コード入力選択回路１７において、トランスファーゲートＴＧ１１がオンし、トランスファーゲートＴＧ１２がオフする。これにより、プログラム回路１１とデコード回路１８とがコード入力選択回路１７のトランスファーゲートＴＧ１１を介して接続される。
【００４７】
この状態で、図示しないコントローラのプログラム動作によって、図３のように、プログラムモード信号／ＰＥ及びアドレスコードＡｄｄがプログラム回路１１に入力される。そのアドレスコードＡｄｄがプログラム回路１１から出力され、該コードＡｄｄがコード入力選択回路１７を介してデコード回路１８に入力される。デコード回路１８において、入力されたアドレスコードＡｄｄをもとにモードの状態信号が生成されて、メイン回路１９において、その状態信号に応じた所定領域のメモリセルがリフレッシュされる。
【００４８】
次に、第１及び第２ヒューズ回路１２，１３のうち第１ヒューズ回路１２のみにヒューズ情報を記憶した場合について説明する。この場合、第１ヒューズ回路１２の判定用ヒューズ素子Ｆｊが切断され、第２ヒューズ回路１３の判定用ヒューズ素子Ｆｊと無効化用ヒューズ回路１４のヒューズ素子Ｆｉは切断されていない。従って、判定信号Ｊ１はＨレベルとなり、判定信号Ｊ２及び無効化信号ＩｇはＬレベルとなる。Ｌレベルの判定信号Ｊ２により、ヒューズ情報選択回路１５において、トランスファーゲートＴＧ１がオンし、トランスファーゲートＴＧ２がオフする。これにより、第１ヒューズ回路１２とコード入力選択回路１７とがヒューズ情報選択回路１５のトランスファーゲートＴＧ１を介して接続される。
【００４９】
またこの場合、ヒューズ設定判定回路１６にはＨレベルの判定信号Ｊ１、Ｌレベルの判定信号Ｊ２、Ｌレベルの無効化信号Ｉｇが入力されることにより、該ヒューズ設定判定回路１６はＨレベルの選択信号Ｓをコード入力選択回路１７に出力する。そのため、コード入力選択回路１７において、トランスファーゲートＴＧ１１がオフし、トランスファーゲートＴＧ１２がオンする。これにより、ヒューズ情報選択回路１５とデコード回路１８とがコード入力選択回路１７のトランスファーゲートＴＧ１２を介して接続される。
【００５０】
この状態では、第１ヒューズ回路１２に記憶されているコードＣｄ１がヒューズ情報選択回路１５及びコード入力選択回路１７を介してデコード回路１８に入力される。デコード回路１８において、入力コードＣｄ１をもとにモードの状態信号が生成されて、メイン回路１９において、その状態信号に応じた所定領域のメモリセルがリフレッシュされる。
【００５１】
次に、第１ヒューズ回路１２に加え、第２ヒューズ回路１３にヒューズ情報を記憶した場合について説明する。この場合、第１及び第２ヒューズ回路１２，１３の判定用ヒューズ素子Ｆｊが切断され、無効化用ヒューズ回路１４のヒューズ素子Ｆｉは切断されていない。従って、判定信号Ｊ１，Ｊ２はＨレベルとなり、無効化信号ＩｇはＬレベルとなる。Ｈレベルの判定信号Ｊ２により、ヒューズ情報選択回路１５において、トランスファーゲートＴＧ１がオフし、トランスファーゲートＴＧ２がオンする。これにより、第２ヒューズ回路１３とコード入力選択回路１８とがヒューズ情報選択回路１５のトランスファーゲートＴＧ２を介して接続される。
【００５２】
またこの場合、ヒューズ設定判定回路１６にはＨレベルの判定信号Ｊ１，Ｊ２、Ｌレベルの無効化信号Ｉｇが入力されることにより、該ヒューズ設定判定回路１６はＨレベルの選択信号Ｓをコード入力選択回路１７に出力する。そのため、コード入力選択回路１７において、トランスファーゲートＴＧ１１がオフし、トランスファーゲートＴＧ１２がオンする。これにより、ヒューズ情報選択回路１５とデコード回路１８とがコード入力選択回路１７のトランスファーゲートＴＧ１２を介して接続される。
【００５３】
この状態では、第２ヒューズ回路１３に記憶されているコードＣｄ２がヒューズ情報選択回路１５及びコード入力選択回路１７を介してデコード回路１８に入力される。デコード回路１８において、入力コードＣｄ２をもとにモードの状態信号が生成されて、メイン回路１９において、その状態信号に応じた所定領域のメモリセルがリフレッシュされる。
【００５４】
なお、第１及び第２ヒューズ回路１２，１３のうち第２ヒューズ回路１３のみにヒューズ情報を記憶した場合についても、上記と同様の動作になる。
次に、第１及び第２ヒューズ回路１２，１３のヒューズ情報を無効化する場合について説明する。この場合、第１及び第２ヒューズ回路１２，１３の判定用ヒューズ素子Ｆｊが切断されており、さらに無効化用ヒューズ回路１４のヒューズ素子Ｆｉが切断される。従って、判定信号Ｊ１，Ｊ２はＨレベルとなり、無効化信号ＩｇもＨレベルとなる。これら信号Ｊ１，Ｊ２，Ｉｇがヒューズ設定判定回路１６に入力されることにより、該ヒューズ設定判定回路１６はＬレベルの選択信号Ｓを出力する。その選択信号Ｓにより、コード入力選択回路１７において、トランスファーゲートＴＧ１１がオンし、トランスファーゲートＴＧ１２がオフする。これにより、プログラム回路１１とデコード回路１８とがコード入力選択回路１７のトランスファーゲートＴＧ１１を介して接続される。
【００５５】
この状態では、プログラム動作によりプログラム回路１１にプログラムモード信号／ＰＥ及びアドレスコードＡｄｄが入力されることにより、コード入力選択回路１７を介してデコード回路１８にアドレスコードＡｄｄが入力される。デコード回路１８において、入力されたアドレスコードＡｄｄをもとにモードの状態信号が生成されて、メイン回路１９において、その状態信号に応じた所定領域のメモリセルがリフレッシュされる。
【００５６】
なお、第１ヒューズ回路１２と第２ヒューズ回路１３とのうちの一方のみにヒューズ情報が記憶されている状態で無効化用ヒューズ回路１４のヒューズ素子Ｆｉを切断した場合についても上記と同様の動作になる。
【００５７】
以上説明したように、本実施形態のＤＲＡＭ１０は、図６に示すステート１１０〜ステート１４０の状態を取る。すなわち、第１及び第２ヒューズ回路１２，１３におけるヒューズ素子Ｆｊが未切断である場合（各ヒューズ回路１２，１３にヒューズ情報が記録されていない場合）、ＤＲＡＭ１０はステート１１０にある。ＤＲＡＭ１０がステート１１０にあるとき、プログラムモード信号／ＰＥ、アドレスコードＡｄｄをプログラム回路１１に入力することによりリフレッシュ領域の設定が可能である。またこの状態では、第１及び第２ヒューズ回路１２，１３における各ヒューズ素子Ｆｊ，Ｆｃ１〜Ｆｃ３を切断することによってもリフレッシュ領域の設定が可能である。
【００５８】
ここで、第１ヒューズ回路１２において、ヒューズ情報を記憶すべくヒューズ素子Ｆｃ１〜Ｆｃ３のいずれかが切断され、判定用のヒューズ素子Ｆｊが切断された場合には、ＤＲＡＭ１０はステート１１０からステート１２０に移行する。
【００５９】
ＤＲＡＭ１０がステート１２０にあるときは、第１ヒューズ回路１２におけるコード設定用のヒューズ素子Ｆｃ１〜Ｆｃ３の切断状態（コードＣｄ１）に応じてリフレッシュ領域が設定される。またこの状態では、プログラムモード信号／ＰＥ、アドレスコードＡｄｄをプログラム回路１１に入力することによるリフレッシュ領域の設定は不要である。
【００６０】
ＤＲＡＭ１０がステート１１０またはステート１２０にあるとき、ヒューズ情報を記憶すべく第２ヒューズ回路１３のヒューズ素子Ｆｃ１〜Ｆｃ３のいずれかが切断され、判定用のヒューズ素子Ｆｊが切断された場合には、ＤＲＡＭ１０はステート１３０に移行する。
【００６１】
ＤＲＡＭ１０がステート１３０にあるときは、第２ヒューズ回路１３におけるヒューズ素子Ｆｃ１〜Ｆｃ３の切断状態（コードＣｄ２）に応じてリフレッシュ領域が設定される。また状態では、プログラムモード信号／ＰＥ、アドレスコードＡｄｄをプログラム回路１１に入力することによるリフレッシュ領域の設定は不要である。
【００６２】
ＤＲＡＭ１０がステート１２０またはステート１３０にあるとき、無効化用のヒューズ回路１４のヒューズ素子Ｆｉが切断された場合には、ＤＲＡＭ１０はステート１４０に移行する。ＤＲＡＭ１０がステート１４０にあるときは、プログラムモード信号／ＰＥ、アドレスコードＡｄｄをプログラム回路１１に入力することによりリフレッシュ領域の設定が可能である。またこの状態では、第１及び第２ヒューズ回路１２，１３のヒューズ情報によるリフレッシュ領域の設定は不可能になる。
【００６３】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）ＤＲＡＭ１０は、第１及び第２ヒューズ回路１２，１３を備える。これにより、各ヒューズ回路１２，１３のヒューズ情報Ｃｄ１，Ｃｄ２によるモード設定（リフレッシュ領域の設定）を２回行うことができる。つまり、ＤＲＡＭ１０は、第１ヒューズ回路１２のヒューズ情報Ｃｄ１によりモードの設定をした後において、第２ヒューズ回路１３のヒューズ素子Ｆｊ，Ｆｃ１〜Ｆｃ３を切断することにより、ヒューズ情報Ｃｄ２に応じたモードの再設定をすることができる。
【００６４】
（２）第１または第２ヒューズ回路１２，１３のヒューズ情報Ｃｄ１，Ｃｄ２によりモードが設定されている状態で、無効化用ヒューズ回路１４のヒューズ素子Ｆｉを切断すれば、ヒューズ情報Ｃｄ１，ｃｄ２によるモードの設定を解除することができる。またこの状態では、プログラムモード信号／ＰＥ、アドレスコードＡｄｄを入力することにより、所望のリフレッシュ領域を設定することができる。このようにすれば、例えば、第２ヒューズ回路１３のヒューズ素子Ｆｊ，Ｆｃ１〜Ｆｃ３を切断して出荷したＤＲＡＭ１０において動作異常が発生した場合、ヒューズ素子Ｆｉを切断しヒューズ情報Ｃｄ２に応じた設定モードを解除することで、動作異常の原因解析を容易にすることができる。
【００６５】
（３）第１ヒューズ回路１２のヒューズ情報Ｃｄ１によりモードの設定をした後において、第２ヒューズ回路１３のヒューズ情報Ｃｄ２により、モードの再設定をすることができることから、従来のように、不要な製品在庫を抱えてしまうといった問題が解消される。
【００６６】
（第２実施形態）
次に、本発明を具体化した第２実施形態について図７を用いて説明する。図７において、第１実施形態と同様の構成については同一の符号を付し、以下には第１実施形態との相違点を中心に説明する。
【００６７】
すなわち、本実施形態のＤＲＡＭ３０には、モード設定用の第３ヒューズ回路３１及び優先順位設定回路３２が追加されている。また、無効化用のヒューズ回路１４ａ、ヒューズ情報選択回路１５ａ、ヒューズ設定判定回路１６ａの構成が第１実施形態と異なる。なお、図示を省略しているが、ＤＲＡＭ３０は、上記第１実施形態のＤＲＡＭ１０と同様に、デコード回路１８と、メイン回路１９とを備えている。
【００６８】
詳述すると、第３ヒューズ回路３１は、第１及び第２ヒューズ回路１２，１３と同様に、判定用のヒューズ素子Ｆｊとコード記憶用のヒューズ素子Ｆｃ１〜Ｆｃ３とを含む。第３ヒューズ回路３１において、ヒューズ素子Ｆｃ１〜Ｆｃ３を切断することにより、リフレッシュ領域を設定するためのコード（ヒューズ情報）Ｃｄ３が記憶される。また、第３ヒューズ回路３１は、判定用のヒューズ素子Ｆｊの切断状態に応じた判定信号Ｊ３をヒューズ設定判定回路１６ａに出力し、コード記憶用の各ヒューズ素子Ｆｃ１〜Ｆｃ３の切断状態に応じたコードＣｄ３をヒューズ情報選択回路１５ａに出力する。
【００６９】
無効化用のヒューズ回路１４ａは、ヒューズ素子Ｆｉに加えて、リターン用の第１及び第２ヒューズ素子Ｆｒ１，Ｆｒ２を備える。各ヒューズ素子Ｆｒ１，Ｆｒ２の切断状態により、ヒューズ回路１２，１３，３１のヒューズ情報Ｃｄ１，Ｃｄ２，Ｃｄ３の優先順位が変更される。詳しくは、ヒューズ回路１４ａは、ヒューズ素子Ｆｉの切断状態に応じた無効化信号Ｉｇをヒューズ設定判定回路１６ａに出力し、第１及び第２ヒューズ素子Ｆｒ１，Ｆｒ２の切断状態に応じた第１及び第２リターン信号Ｒ１，Ｒ２を優先順位設定回路３２に出力する。リターン信号Ｒ１，Ｒ２は、ヒューズ素子Ｆｒ１，Ｆｒ２が切断されていない場合にはＬレベルであり、ヒューズ素子Ｆｒ１，Ｆｒ２が切断された場合にはＨレベルである。
【００７０】
優先順位設定回路３２は、ナンド回路３４，３５，３６，３７、インバータ回路３８，３９，４０，４１，４２，４３，４４、ノア回路４５とを備え、前記判定信号Ｊ１〜Ｊ３及びリターン信号Ｒ１，Ｒ２に基づいて選択信号Ｓ１〜Ｓ３を生成してヒューズ情報選択回路１５ａに出力する。
【００７１】
詳しくは、優先順位設定回路３２において、第１ヒューズ回路１２からの判定信号Ｊ１はナンド回路３４の第１入力端子に入力され、第２ヒューズ回路１３からの判定信号Ｊ２はナンド回路３５の第１入力端子に入力される。また、第３ヒューズ回路３１からの判定信号Ｊ３はナンド回路３６の第１入力端子に入力される。無効化用ヒューズ回路１４ａからの第１リターン信号Ｒ１は、インバータ回路３８を介してナンド回路３５の第２入力端子に入力されるとともにノア回路４５の第１入力端子に入力される。無効化用ヒューズ回路１４ａからの第２リターン信号Ｒ２はノア回路４５の第２入力端子に入力され、該ノア回路４５の出力信号はナンド回路３６の第２入力端子に入力される。
【００７２】
ナンド回路３５の出力信号は、インバータ回路３９，４０を介してナンド回路３４の第２入力端子に入力され、ナンド回路３６の出力信号は、インバータ回路４１，４２を介してナンド回路３４の第３入力端子に入力される。また、ナンド回路３５の出力信号は、インバータ回路３９を介してナンド回路３７の第１入力端子に入力され、ナンド回路３６の出力信号は、インバータ回路４１，４３を介してナンド回路３７の第２入力端子に入力される。そして、ナンド回路３４から選択信号Ｓ１が出力され、ナンド回路３７から選択信号Ｓ２が出力される。さらに、ナンド回路３６の出力信号がインバータ回路４１，４４を介して選択信号Ｓ３として出力される。
【００７３】
ヒューズ情報選択回路１５ａは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとからなるトランスファーゲートＴＧ１，ＴＧ２，ＴＧ３とインバータ回路４６，４７，４８とを備える。トランスファーゲートＴＧ１の入力端子は第１ヒューズ回路１２に接続され、トランスファーゲートＴＧ２の入力端子は第２ヒューズ回路１３に接続され、トランスファーゲートＴＧ３の入力端子は第３ヒューズ回路３１に接続されている。また、各トランスファーゲートＴＧ１，ＴＧ２，ＴＧ３の出力端子はコード入力選択回路１７に接続されている。
【００７４】
トランスファーゲートＴＧ１において、ＰＭＯＳトランジスタのゲートには優先順位設定回路３２からの選択信号Ｓ１が入力され、ＮＭＯＳトランジスタのゲートには選択信号Ｓ１がインバータ回路４６を介して反転入力される。トランスファーゲートＴＧ２において、ＰＭＯＳトランジスタのゲートには選択信号Ｓ２が入力され、ＮＭＯＳトランジスタのゲートには選択信号Ｓ２がインバータ回路４７を介して反転入力される。トランスファーゲートＴＧ３において、ＰＭＯＳトランジスタのゲートには選択信号Ｓ３が入力され、ＮＭＯＳトランジスタのゲートには選択信号Ｓ３がインバータ回路４８を介して反転入力される。
【００７５】
ヒューズ情報選択回路１５ａは、優先順位設定回路３２からの選択信号Ｓ１〜Ｓ３に基づいて、トランスファーゲートＴＧ１，ＴＧ２，ＴＧ３のうちのいずれか１つが選択的にオンするよう制御される。ここで、選択信号Ｓ１がＬレベル、選択信号Ｓ２，Ｓ３がＨレベルである場合に、トランスファーゲートＴＧ１のみがオンすることにより、第１ヒューズ回路１２に記憶されているヒューズ情報Ｃｄ１がトランスファーゲートＴＧ１を介してコード入力選択回路１７に伝達される。また、選択信号Ｓ２がＬレベル、選択信号Ｓ１，Ｓ３がＨレベルである場合に、トランスファーゲートＴＧ２のみがオンすることにより、第２ヒューズ回路１３に記憶されているヒューズ情報Ｃｄ２がトランスファーゲートＴＧ２を介してコード入力選択回路１７に伝達される。さらに、選択信号Ｓ３がＬレベル、選択信号Ｓ１，Ｓ２がＨレベルである場合に、トランスファーゲートＴＧ３のみがオンすることにより、第３ヒューズ回路３１に記憶されているヒューズ情報Ｃｄ３がトランスファーゲートＴＧ３を介してコード入力選択回路１７に伝達される。
【００７６】
ヒューズ設定判定回路１６ａは、オア回路２３ａとインバータ回路２４，２５，２６とノア回路２７とを備える。つまり、上記第１実施形態のヒューズ設定判定回路１６においては２つの信号Ｊ１，Ｊ２を入力とする２入力のオア回路２３を備えていたが、ヒューズ設定判定回路１６ａは、そのオア回路２３に代えて３つの信号Ｊ１，Ｊ２，Ｊ３を入力とする３入力のオア回路２３ａを備えている。ヒューズ設定判定回路１６ａは、第１〜第３ヒューズ回路１２，１３，３１からの判定信号Ｊ１，Ｊ２，Ｊ３と無効化用のヒューズ回路１４からの無効化信号Ｉｇとに基づいて選択信号Ｓを生成してコード入力選択回路１７に出力する。
【００７７】
次に、本実施形態のＤＲＡＭ３０の状態遷移を図８に従って説明する。
ＤＲＡＭ３０は、ステート２１０〜２５０の状態を取る。第１〜第３ヒューズ回路１２，１３，３１の判定用ヒューズ素子Ｆｊと無効化用ヒューズ回路１４のヒューズ素子Ｆｉとがいずれも未切断である場合（各ヒューズ回路１２，１３，３１にヒューズ情報が記録されていない場合）、ＤＲＡＭ３０はステート２１０にある。この場合、判定信号Ｊ１〜Ｊ３、無効化信号Ｉｇ、リターン信号Ｒ１，Ｒ２が全てＬレベルである。このとき、ヒューズ設定判定回路１６ａはＬレベルの選択信号Ｓを出力するため、コード入力選択回路１７において、トランスファーゲートＴＧ１１がオンし、トランスファーゲートＴＧ１２がオフする。これにより、プログラム回路１１とデコード回路１８とがコード入力選択回路１７のトランスファーゲートＴＧ１１を介して接続される。
【００７８】
従って、ＤＲＡＭ３０がステート２１０にあるとき、プログラムモード信号／ＰＥ及びアドレスコードＡｄｄをプログラム回路１１に入力することによりリフレッシュ領域の設定が可能となる。
【００７９】
ここで、第１ヒューズ回路１２において、ヒューズ情報を記憶すべくヒューズ素子Ｆｃ１〜Ｆｃ３のいずれかが切断され、判定用のヒューズ素子Ｆｊが切断された場合には、ＤＲＡＭ３０はステート２１０からステート２２０に移行する。
【００８０】
ＤＲＡＭ３０がステート２２０にあるときは、判定信号Ｊ１はＨレベルであり、判定信号Ｊ２，Ｊ３、無効化信号Ｉｇ、リターン信号Ｒ１，Ｒ２はＬレベルである。この場合、優先順位設定回路３２は、Ｌレベルの選択信号Ｓ１を出力し、Ｈレベルの選択信号Ｓ２，Ｓ３を出力する。また、ヒューズ設定判定回路１６ａは、Ｈレベルの選択信号Ｓを出力する。これら選択信号により、ヒューズ情報選択回路１５ａにおいてトランスファーゲートＴＧ１がオンし、コード入力選択回路１７においてトランスファーゲートＴＧ１２がオンする。
【００８１】
従って、ＤＲＡＭ３０がステート２２０にあるとき、第１ヒューズ回路１２のヒューズ情報Ｃｄ１がヒューズ情報選択回路１５ａ及びコード入力選択回路１７を介してデコード回路１８に入力されることにより、該ヒューズ情報Ｃｄ１に応じたリフレッシュ領域が設定される。
【００８２】
ＤＲＡＭ３０がステート２１０またはステート２２０にあるとき、第２ヒューズ回路１３において、ヒューズ情報を記憶すべくヒューズ素子Ｆｃ１〜Ｆｃ３のいずれかが切断され、判定用のヒューズ素子Ｆｊが切断された場合には、ＤＲＡＭ３０はステート２３０に移行する。
【００８３】
ＤＲＡＭ３０がステート２３０にあるときは、判定信号Ｊ２はＨレベルであり、判定信号Ｊ３、無効化信号Ｉｇ、リターン信号Ｒ１，Ｒ２はＬレベルである。この場合、優先順位設定回路３２は、Ｌレベルの選択信号Ｓ２を出力し、Ｈレベルの選択信号Ｓ１，Ｓ３を出力する。また、ヒューズ設定判定回路１６ａは、Ｈレベルの選択信号Ｓを出力する。これら選択信号により、ヒューズ情報選択回路１５ａにおいてトランスファーゲートＴＧ２がオンし、コード入力選択回路１７においてトランスファーゲートＴＧ１２がオンする。
【００８４】
従って、ＤＲＡＭ３０がステート２３０にあるとき、第２ヒューズ回路１３のヒューズ情報Ｃｄ２がヒューズ情報選択回路１５ａ及びコード入力選択回路１７を介してデコード回路１８に入力されることにより、該ヒューズ情報Ｃｄ２に応じたリフレッシュ領域が設定される。
【００８５】
ＤＲＡＭ３０がステート２１０〜２３０のいずれかの状態にあるとき、第３ヒューズ回路３１において、ヒューズ情報を記憶すべくヒューズ素子Ｆｃ１〜Ｆｃ３のいずれかが切断され、判定用のヒューズ素子Ｆｊが切断された場合には、ＤＲＡＭ３０はステート２４０に移行する。
【００８６】
ＤＲＡＭ３０がステート２４０にあるときは、判定信号Ｊ３はＨレベルであり、無効化信号Ｉｇ、リターン信号Ｒ１，Ｒ２はＬレベルである。この場合、優先順位設定回路３２は、Ｌレベルの選択信号Ｓ３を出力し、Ｈレベルの選択信号Ｓ１，Ｓ２を出力する。また、ヒューズ設定判定回路１６ａは、Ｈレベルの選択信号Ｓを出力する。これら判定信号により、ヒューズ情報選択回路１５ａにおいてトランスファーゲートＴＧ３がオンし、コード入力選択回路１７においてトランスファーゲートＴＧ１２がオンする。
【００８７】
従って、ＤＲＡＭ３０がステート２４０にあるとき、第３ヒューズ回路３１のヒューズ情報Ｃｄ３がヒューズ情報選択回路１５ａ及びコード入力選択回路１７を介してデコード回路１８に入力されることにより、該ヒューズ情報Ｃｄ３に応じたリフレッシュ領域が設定される。
【００８８】
また、ＤＲＡＭ３０がステート２４０にあるとき、無効化用のヒューズ回路１４ａにおける第２ヒューズ素子Ｆｒ２が切断された場合、ＤＲＡＭ３０はステート２３０に戻る。この場合、優先順位設定回路３２は、Ｈレベルの第２リターン信号Ｒ２が入力されることにより、Ｌレベルの選択信号Ｓ２を出力し、Ｈレベルの選択信号Ｓ１，Ｓ３を出力する。これにより、ヒューズ情報選択回路１５ａにおいてトランスファーゲートＴＧ２がオンするため、第２ヒューズ回路１３のヒューズ情報Ｃｄ２に応じたリフレッシュ領域が設定される。
【００８９】
さらに、ＤＲＡＭ３０がステート２４０または２３０にあるとき、無効化用のヒューズ回路１４ａにおける第１ヒューズ素子Ｆｒ１が切断された場合、ＤＲＡＭ３０はステート２２０に戻る。この場合、優先順位設定回路３２は、Ｈレベルの第１リターン信号Ｒ１が入力されることにより、Ｌレベルの選択信号Ｓ１を出力し、Ｈレベルの選択信号Ｓ２，Ｓ３を出力する。これにより、ヒューズ情報選択回路１５ａにおいてトランスファーゲートＴＧ１がオンするため、第１ヒューズ回路１２のヒューズ情報Ｃｄ１に応じたリフレッシュ領域が設定される。
【００９０】
ＤＲＡＭ３０がステート２２０〜２４０のいずれかにあるとき、無効化用ヒューズ回路１４のヒューズ素子Ｆｉが切断された場合には、ＤＲＡＭ３０はステート２５０に移行する。ＤＲＡＭ３０がステート２５０にあるときは、ヒューズ設定判定回路１６はＬレベルの選択信号Ｓを出力するため、コード入力選択回路１７において、トランスファーゲートＴＧ１１がオンし、トランスファーゲートＴＧ１２がオフする。これにより、プログラム回路１１とデコード回路１８とがコード入力選択回路１７のトランスファーゲートＴＧ１１を介して接続される。従って、プログラムモード信号／ＰＥ、アドレスコードＡｄｄをプログラム回路１１に入力することによりリフレッシュ領域の設定が可能となる。またステート２５０では、第１〜第３ヒューズ回路１２，１３，３１のヒューズ情報Ｃｄ１，Ｃｄ２，Ｃｄ３によるリフレッシュ領域の設定は不可能となる。
【００９１】
以上記述したように、上記実施形態によれば、下記の効果を奏する。
（１）ＤＲＡＭ３０は、第１〜第３ヒューズ回路１２，１３，３１を備え、ヒューズ情報Ｃｄ１，Ｃｄ２，Ｃｄ３によるモード設定（リフレッシュ領域の設定）を３回行うことができる。具体的に、ＤＲＡＭ３０において、各ヒューズ回路１２，１３，３１のヒューズ情報Ｃｄ１，Ｃｄ２，Ｃｄ３は、Ｃｄ１＜Ｃｄ２＜Ｃｄ３の順に優先順位が設定されている。そのため、ＤＲＡＭ３０は、第１ヒューズ回路１２のヒューズ情報によりモードの設定をした後において、第２ヒューズ回路１３のヒューズ素子Ｆｊ，Ｆｃ１〜Ｆｃ３を切断することにより、ヒューズ情報Ｃｄ２に応じたモードの再設定をすることができる。さらに、ＤＲＡＭ３０は、第３ヒューズ回路３１のヒューズ素子Ｆｊ，Ｆｃ１〜Ｆｃ３を切断することにより、ヒューズ情報Ｃｄ３に応じたモードの再設定をすることができる。
【００９２】
（２）無効化用のヒューズ回路１４におけるリターン用のヒューズ素子Ｆｒ１，Ｆｒ２を切断することにより、各ヒューズ回路１２，１３，３１のヒューズ情報の優先順位が変更される。具体的には、第３ヒューズ回路３１のヒューズ情報Ｃｄ３に応じたモードが設定されている状態にて、ヒューズ素子Ｆｒ２を切断することにより、第２ヒューズ回路１３のヒューズ情報Ｃｄ２に応じたモードに戻すことができる。さらに、第２又は第３ヒューズ回路１３，３１のヒューズ情報Ｃｄ２，Ｃｄ３に応じたモードが設定されている状態にて、ヒューズ素子Ｆｒ１を切断することにより、第１ヒューズ回路１２のヒューズ情報Ｃｄ１に応じたモードに戻すことができる。
【００９３】
（３）第１〜第３ヒューズ回路１２，１３，３１のいずれかのヒューズ情報によりモードが設定されている状態で、無効化用ヒューズ回路１４ａのヒューズ素子Ｆｉを切断すれば、ヒューズ情報によるモードの設定を解除することができる。またこの状態では、プログラムモード信号／ＰＥ、アドレスコードＡｄｄを入力することにより、所望のリフレッシュ領域を設定することができる。
【００９４】
上記各実施の形態は、次に示すように変更することもできる。
上記各実施形態では、データを記憶するためのメモリコア１９ａを備えたＤＲＡＭ１０，３０に具体化したが、これに限定されるものではなく、メモリコア１９ａを備えない半導体装置に適用してもよい。つまり、複数種類の動作仕様（モード）を備え、ヒューズ回路に記憶したヒューズ情報でそのモードを設定する半導体装置に具体化するものであればよい。
【００９５】
・第１実施形態のＤＲＡＭ１０ではモード設定用の第１及び第２ヒューズ回路１２，１３を備え、第２実施形態のＤＲＡＭ３０ではモード設定用の第１〜第３ヒューズ回路１２，１３，３１を備えるものであったが、これに限定されるものではなく、モード設定用ヒューズ回路の個数を４個以上にしてもよい。
【００９６】
また、各ヒューズ回路１２，１３，３１におけるコード記憶用のヒューズ素子Ｆｃ１〜Ｆｃ３の個数は、設定モードの数に応じて適宜変更することができる。さらに、各ヒューズ回路１２，１３，３１は、コード記憶用のヒューズ素子Ｆｃ１〜Ｆｃ３に加えて判定用のヒューズ素子Ｆｊを備えるものであったが、これに限定されるものではなく、判定用のヒューズ素子Ｆｊを省略してもよい。なおこの場合には、ヒューズ素子Ｆｃ１〜Ｆｃ３の切断状態に応じて判定信号Ｊ１，Ｊ２，Ｊ３を出力するよう構成する。
【００９７】
・上記各実施形態では、無効化用ヒューズ素子Ｆｉが切断された場合、外部から入力されるプログラムモード信号／ＰＥ及びアドレスコードＡｄｄによりリフレッシュ領域の再設定を行うようにしたが、これに限定されるものではない。例えば、無効化用ヒューズ素子Ｆｉが切断された場合、初期状態として予め決められている所定のモードに戻るよう構成してもよい。
【００９８】
以上の様々な実施の形態をまとめると、以下のようになる。
（付記１）複数のモードを有し、各モードに従い動作する半導体装置において、前記モードを設定する設定情報を記憶するための回路であって、該設定情報とその記憶の有無を示す判定信号とを出力するモード設定用の複数のヒューズ回路と、
前記複数のヒューズ回路からの判定信号に基づき設定される優先順位に応じたヒューズ回路の設定情報を選択的に出力するヒューズ情報選択回路と、
前記設定情報を無効化するための無効化信号を出力する無効化用のヒューズ回路と
を備え、前記無効化信号に基づいて、前記ヒューズ情報選択回路から出力される設定情報を無効とするようにしたことを特徴とする半導体装置。
（付記２）複数のモードを有し、各モードに従い動作する半導体装置において、前記モードを設定する設定情報を記憶するための回路であって、該設定情報とその記憶の有無を示す判定信号とを出力するモード設定用の複数のヒューズ回路と、
前記複数のヒューズ回路からの判定信号に基づいて、前記各ヒューズ回路の設定情報の優先順位を設定するための選択信号を出力する優先順位設定回路と、
前記優先順位設定回路からの選択信号に基づいて、前記優先順位に応じたヒューズ回路の設定情報を選択的に出力するヒューズ情報選択回路と、
前記設定情報を無効化するための無効化信号と、前記優先順位を変更するための変更信号とを出力する無効化用のヒューズ回路と
を備え、前記変更信号に基づいて、前記ヒューズ情報選択回路から出力される設定情報を変更し、前記無効化信号に基づいて、前記ヒューズ情報選択回路から出力される設定情報を無効とするようにしたことを特徴とする半導体装置。
（付記３）前記無効化信号に基づいて、前記設定情報に応じたモード設定を無効とし、外部から入力されるモード設定信号に応じたモード設定を有効とするよう制御される切り替え回路と
を備えたことを特徴とする付記１又は２に記載の半導体装置。
（付記４）前記モード設定用の各ヒューズ回路は、前記設定情報を記憶するための設定用ヒューズ素子と、前記設定用ヒューズ素子が切断されているか否かを判定するための判定用ヒューズ素子とを備えることを特徴とする付記１又は２に記載の半導体装置。
（付記５）前記判定用ヒューズ素子の切断状態に応じて前記モード設定用の各ヒューズ回路から出力される判定信号と、前記無効化用のヒューズ回路から出力される無効化信号とが入力され、前記判定信号及び無効化信号に基づいて選択信号を出力するヒューズ設定判定回路と、
前記ヒューズ設定判定回路からの選択信号により、前記設定情報に応じたモード設定を無効とし、外部から入力されるモード設定信号に応じたモード設定を有効とするよう制御される切り替え回路とを備えることを特徴とする付記４に記載の半導体装置。
（付記６）データを記憶するためのメモリコアを備え、該メモリコアについて部分的にリフレッシュを行うパーシャルリフレッシュを実施するものであり、
前記設定情報は、パーシャルリフレッシュにおける容量を確定する情報を含むことを特徴とする付記１又は２に記載の半導体装置。
（付記７）データを記憶するためのメモリコアを備え、該メモリコアについて部分的にリフレッシュを行うパーシャルリフレッシュを実施するものであり、
前記設定情報は、パーシャルリフレッシュにおけるアドレス領域を確定する情報を含むことを特徴とする付記１又は２に記載の半導体装置。
（付記８）前記無効化用のヒューズ回路は、無効化用ヒューズ素子と、変更用ヒューズ素子とを備え、前記無効化用ヒューズ素子の切断状態に応じて前記無効化信号を出力し、前記変更用ヒューズ素子の切断状態に応じて前記変更信号を出力することを特徴とする付記２記載の半導体装置。
（付記９）前記モード設定用の各ヒューズ回路は、それぞれ同じ個数のヒューズ素子を備えることを特徴とする付記１または２に記載の半導体装置。
（付記１０）前記モード設定用の各ヒューズ回路におけるヒューズ素子の個数は、無効化用のヒューズ回路におけるヒューズ素子よりも多いことを特徴とする付記１または２に記載の半導体装置。
（付記１１）前記外部から入力されるモード設定信号は、専用の処理サイクルでのプログラム動作により生成されることを特徴とする付記３に記載の半導体装置。
（付記１２）ヒューズ素子を切断することによりモードの設定情報を記憶するモード設定用の複数のヒューズ回路と、当該各ヒューズ回路の設定情報を無効化する無効化用のヒューズ回路とを備えた半導体装置の制御方法であって、
前記モード設定用の各ヒューズ回路におけるヒューズ素子が未切断である状態において、外部入力によるモード設定信号に応じたモード設定を有効とするステップと、
前記モード設定用の第１ヒューズ回路におけるヒューズ素子が切断された状態において、前記外部入力によるモード設定信号に応じたモード設定を無効とし、前記第１ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと、
前記モード設定用の第２ヒューズ回路におけるヒューズ素子が切断された状態において、前記第１ヒューズ回路の設定情報に応じたモード設定を無効とし、前記第２ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと、
前記無効化用のヒューズ回路におけるヒューズ素子が切断された状態において、前記第１または第２ヒューズ回路の設定情報に応じたモード設定を無効とし、前記外部入力によるモード設定信号に応じたモード設定を有効とするステップとを備えたことを特徴とする半導体装置の制御方法。
（付記１３）ヒューズ素子を切断することによりモードの設定情報を記憶するモード設定用の複数のヒューズ回路と、当該各ヒューズ回路の設定情報を無効化する無効化用のヒューズ回路とを備えた半導体装置の制御方法であって、
前記モード設定用の各ヒューズ回路におけるヒューズ素子が未切断である状態において、外部入力によるモード設定信号に応じたモード設定を有効とするステップと、
前記モード設定用の第１ヒューズ回路におけるヒューズ素子が切断された状態において、前記外部入力によるモード設定信号に応じたモード設定を無効とし、前記第１ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと、
前記モード設定用の第２ヒューズ回路におけるヒューズ素子が切断された状態において、前記第１ヒューズ回路の設定情報に応じたモード設定を無効とし、前記第２ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと、
前記モード設定用の第３ヒューズ回路におけるヒューズ素子が切断された状態において、前記第１または第２ヒューズ回路の設定情報に応じたモード設定を無効とし、前記第３ヒューズ回路でのヒューズ素子の切断による設定情報に応じたモード設定を有効とするステップと
を備え、
前記第２ヒューズ回路の設定情報に応じたモード設定を有効とするステップもしくは第３ヒューズ回路の設定情報に応じたモード設定を有効とするステップにおいて、前記無効化用のヒューズ回路におけるヒューズ素子が切断されたとき、前記モード設定用の各ヒューズ回路のうちで有効とする設定情報を変更することを特徴とする半導体装置の制御方法。
（付記１４）前記モード設定の各ヒューズ回路は、前記設定情報を記憶するための複数の設定用ヒューズ素子と、前記複数の設定用ヒューズ素子が切断されているか否かを判定するための判定用ヒューズ素子と備え、前記モード設定用の各ヒューズ回路における判定用ヒューズ素子の切断状態に基づいて、各ヒューズ回路における設定情報の優先順位を確定するようにしたことを特徴とする付記１２又は１３に記載の半導体装置の制御方法。
（付記１５）前記無効化用のヒューズ回路は、前記優先順位の変更をするためのヒューズ素子を備え、該ヒューズ素子が切断された場合に前記優先順位を変更することを特徴とする付記１４に記載の半導体装置の制御方法。
（付記１６）前記無効化用のヒューズ回路は、前記優先順位の変更をするためのヒューズ素子に加えて、前記設定情報を無効化するためのヒューズ素子を含み、該無効化するためのヒューズ素子が切断された場合に前記各ヒューズ回路の設定情報に応じたモード設定を無効とし、前記外部入力によるモード設定信号に応じたモード設定を有効とすることを特徴とする付記１５に記載の半導体装置の制御方法。
【００９９】
【発明の効果】
以上詳述したように、本発明によれば、ヒューズ回路の設定情報によりモードの設定をした後においても、モードの再設定を行うことができる。
【図面の簡単な説明】
【図１】第１実施形態の原理説明図である。
【図２】第１実施形態の具体的構成を示す回路図である。
【図３】プログラム回路の動作波形図である。
【図４】アドレスコードとリフレッシュ領域との関係を示す説明図である。
【図５】ヒューズ素子の切断状態とリフレッシュ領域との関係を示す説明図である。
【図６】第１実施形態の状態遷移図である。
【図７】第２実施形態の具体的構成を示す回路図である。
【図８】第２実施形態の状態遷移図である。
【図９】第１従来例のＤＲＡＭを示すブロック図である。
【図１０】第２従来例のＤＲＡＭを示すブロック図である。
【符号の説明】
１０，３０　半導体装置としてのＤＲＡＭ
１２　第１ヒューズ回路
１３　第２ヒューズ回路
１４　無効化用のヒューズ回路
１５，１５ａ　ヒューズ情報選択回路
１６，１６ａ　ヒューズ設定判定回路
１７　切り替え回路としてのコード入力選択回路
３１　第３ヒューズ回路
３２　優先順位設定回路
Ａ１〜Ａ３　モード設定信号としてのアドレス信号
Ｃｄ１〜Ｃｄ２　設定情報としてのコード
Ｆｃ１〜Ｆｃ３　設定用ヒューズ素子
Ｆｉ　無効化用ヒューズ素子
Ｆｊ　判定用ヒューズ素子
Ｆｒ１，Ｆｒ２　リターン用ヒューズ素子
Ｉｇ　無効化信号
Ｊ１〜Ｊ３　判定信号
Ｒ１，Ｒ２　変更信号としてのリターン信号
Ｓ，Ｓ１〜Ｓ３　選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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