(57)【要約】【課題】サイドウオールを備えたゲート電極をマスクとして不純物領域を形成し、サリサイド工程によりシリサイド薄膜電極を形成するトランジスタの接合リーク電流を抑制する。【解決手段】不純物領域５、６を形成後、サイドウオール７に重ねてサイドウオール８を形成し、外側に表出する基板１表面をエッチングして清浄にする。次に、サイドウオール８を除去し、サリサイド工程により不純物領域５、６上及びゲート電極３上にシリサイド薄膜９を形成する。エッチングにより生ずる基板１表面の窪みが、サイドウオール７から離れるため接合リークが抑制される。他方、シリサイド薄膜９はサイドウオール７に接して形成されるからソース・ドレイン抵抗は増加しない。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート電極と、該ゲート電極の側面に設けられたサイドウオールと、該ゲート電極の外側に延在する該基板表面に形成された不純物領域と、該不純物領域の表面上に形成されたシリサイド薄膜とを有する半導体装置において、
該ゲート電極及び該サイドウオールは、該基板表面に形成された凸部上面に、該凸部側端から離して設けられ、
該シリサイド薄膜は、該サイドウオールの外側に延在する該凸部の表面及び該凸部の外側に延在する該基板表面上に形成されたことを特徴とする半導体装置。
【請求項２】
該不純物領域は、該ゲート電極及び該サイドウオールをマスクとするイオン注入により形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にゲート電極を形成する工程と、
該ゲート電極の側面に第一のサイドウオールを形成する工程と、
該第一のサイドウオールの側面に第二のサイドウオールを形成する工程と、
該ゲート電極及び該第二のサイドウオールをマスクとして、該第二のサイドウオールの外側に表出する該基板表面をエッチングする工程と、
該第二のサイドウオールをエッチングして除去する工程と、
該基板上に金属膜を堆積した後、該第一のサイドウオールの外側に表出する該基板表面上に堆積された該金属膜をシリサイド化してシリサイド薄膜とする工程とを有する半導体装置の製造方法。
【請求項４】
該第二のサイドウオール形成前に、該第一のサイドウオールをマスクとしてソース領域及びドレイン領域に不純物をイオン注入する工程を有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
該第一のサイドウオール形成前に、該ゲート電極をマスクとするイオン注入によりソース領域及びドレイン領域に接する低濃度不純物領域を形成する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はサリサイド工程により製造される半導体装置及びその製造方法に関し、とくにドレイン領域の接合リーク電流が少ない電界効果トランジスタ及びその製造方法に関する。
ゲート電極の側面に絶縁性のサイドウオールを形成し、金属膜を堆積した後熱処理して、サイドウオールの外側に表出する半導体基板上にシリサイド薄膜からなるソース・ドレイン電極を形成するサリサイド工程が、微細な電界効果トランジスタを含む半導体装置の製造に広く使用されている。しかし、電界効果トランジスタの寸法が微細化すると、サリサイド工程により製造されたトランジスタのドレイン接合リーク電流が大きくなる傾向がある。そこで、ドレイン接合リーク電流が少ない電界効果トランジスタの構造及びかかる電界効果トランジスタを製造することができるサリサイド工程が要望されている。
【０００２】
【従来の技術】
従来のサリサイド工程は、同一のサイドウオールをイオン注入用マスク及びクリーニングエッチング用マスクとして利用する。以下、サリサイド工程を含む従来の半導体装置の製造方法を説明する。
図２は従来例工程断面図であり、サリサイド工程により製造される電界効果トランジスタの製造工程を表している。
【０００３】
従来の製造方法では、図１（ａ）を参照して、まず半導体基板１、例えばシリコン基板上にゲート絶縁膜２を介してシリコンゲート電極３を形成する。次いで、ゲート電極３をマスクとして不純物をイオン注入し、基板１のゲート電極３外側に表出する領域に低濃度不純物領域４を形成する。
次いで、図２（ｂ）を参照して、例えばＳｉＯ　２、ＳｉＮ等の絶縁物からなるサイドウオール７をゲート電極３の側面に形成する。次いで、ゲート電極３及びサイドウオール７をマスクとして不純物をイオン注入し、高濃度不純物領域からなるソース領域６及びドレイン領域５を形成する。
【０００４】
次いで、図２（ｃ）を参照して、ゲート電極３及びサイドウオール７をマスクとするエッチングにより、サイドウオール７の外側（ゲート電極３から離れる側をいう。以下同じ。）に表出するソース及びドレイン領域６、５の表面を除去する。このエッチングは、ソース及びドレイン電極を形成する前のクリーニング工程としてなされる。また、ゲート電極３上面又は基板１表面に残留する汚染、例えばイオン注入マスクとして使用されたレジストマスクの開口周辺に剥離後に残るレジスト残渣、を除去するクリニーングの際にもソース・ドレイン領域６、５がエッチングされる。その結果、エッチングされたソース及びドレイン領域６、５の表面は窪み、他方、ゲート電極３及びサイドウオール７に覆われてエッチングされない領域が凸部１ａを形成する。
【０００５】
次いで、基板１全面に金属膜を堆積し、熱処理する。その結果、図２（ｄ）を参照して、金属膜のソース及びドレイン領域６、５の表面及びシリコンゲート電極３上面に接する部分はシリサイド化し、シリサイド薄膜となる。次いで、金属膜の未シリサイド化部分をエッチングして除去する。その結果、ソース及びドレイン領域６、５の表面にサイドウオール７に接してシリサイド薄膜９が形成される。このシリサイド薄膜９はソース・ドレイン電極の一部を構成する。これらの工程を経て、ＬＤＤ構造の電界効果トランジスタが形成される。
【０００６】
上述の工程により製造された電界効果トランジスタでは、図２（ｃ）及び（ｄ）を参照して、シリサイド薄膜９がサイドウオール７に接して形成される。一方、ソース・ドレイン領域６、５は、このサイドウオール７をマスクとするイオン注入によりサイドウオール７の外側に形成される。従って、ソース・ドレイン領域６、５のチャネル側の端面は、サイドウオール７の外側面、即ちシリサイド薄膜９の端面と一致している。
【０００７】
また、このシリサイド薄膜９は、チャネルが形成される凸部１ａ表面より窪んだ基板１表面に形成されている。この基板１表面の窪みがあるため、シリサイド薄膜９の端面下端とソース・ドレイン領域６、５の端面（ＬＤＤ構造では低濃度不純物領域４の底面とソース・ドレイン領域６、５の端面とが交差する線）との距離が短くなり、この間の接合リーク電流が大きくなる。この窪みは、基板１表面をクリーニングするに十分な深さまでエッチングするために形成されるもので、深さを浅くすることはシリサイド薄膜９の信頼性の観点から望ましくない。また、レジスト残渣を確実に除去するには、ソース・ドレイン領域５、６の表面を接合リーク電流の増加が無視し得ない程度の深さまで窪ませるエッチング工程を必要とする。
【０００８】
図３は他の従来例断面図であり、サリサイド工程を経て形成されるＬＤＤ構造を持たない電界効果トランジスタを表している。この他の従来例では、ゲート電極３をマスクとするイオン注入によりソース・ドレイン領域６、５を形成する。その後、上述の従来例と同様の工程により、サイドウオール７を形成し、このサイドウオール７及びゲート電極３をマスクとして、その外側に表出する基板１表面をエッチングし、サリサイド工程によりシリサイド薄膜９を形成する。
【０００９】
この他の従来例に係る電界効果トランジスタでも、上述の従来例と同様にシリサイド薄膜９の形成領域が窪んでいるため、サイドウオール７が薄い場合は接合リーク電流が大きくなる。
【００１０】
【発明が解決しようとする課題】
従来のサリサイド工程により形成する電界効果トランジスタの製造方法では、一つのサイドウオールをソース・ドレイン領域形成用のイオン注入用マスク及び基板表面のエッチング用マスクとして兼用していた。このため、基板表面のエッチングにより生じた窪みとソース・ドレイン領域の端面との距離が短く、接合リーク電流が大きいという問題がある。
【００１１】
この接合リーク電流は、エッチング深さを浅くすることで抑制することができる。しかし、エッチング深さを浅くするとクリーニングが不十分になりシリサイド薄膜の信頼性が損なわれる。
また、ゲート電極をイオン注入用マスクとしてソース・ドレイン領域を形成し、サイドウオールをエッチングマスクとする製造方法により製造された電界効果トランジスタでも、サイドウオールが薄くなると接合リーク電流が増大するという問題がある。
【００１２】
この接合リーク電流は、サイドウオールを厚くすることで抑制することができる。しかし、サイドウオールを厚くするとチャネル−ソース・ドレイン間距離が長くなりソース／ドレイン抵抗が増加する。
本発明は、ゲート電極側面に形成されたサイドウオールを利用してシリサイド薄膜を形成するサリサイド工程をもちいた電界効果トランジスタの製造方法において、ソース／ドレイン抵抗を増加することなく、接合リーク電流が小さくかつ十分な信頼性を有するシリサイド薄膜を形成することができる半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
図１は本発明の実施形態例工程断面図であり、ＬＤＤ構造を有する半導体装置の製造工程を表している。
上記課題を解決するための本発明の第一の構成では、図１（ｅ）を参照して、ゲート電極３及びサイドウオール７が、半導体基板１表面に形成された凸部１ａの上面に、サイドウオール７外側面を凸部１ａ側端から離して配設されている。即ち、サイドウオールは凸部１ａ上面の側端近傍を除く領域上に形成される。従ってサイドウオール７の外側に、凸部１ａ上面の一部が延在する。そして、シリサイド薄膜９が、サイドウオール７の外側に延在する凸部１ａ上面及び凸部１ａ側面を被覆し、さらに凸部１ａ外側の窪んだ（凸部１ａ上面より窪んだ）基板１表面上に延在するように設けられる。
【００１４】
この構成では、不純物領域、例えばソース又はドレイン領域６、５は、通常の電界効果トランジスタと同様にゲート電極の外側の適切な位置、例えば不純物領域のチャネル側の端が、ゲート電極側端の直下又はサイドウオール７外側端の直下に位置するように形成されている。この不純物領域とオーミック接触するシリサイド薄膜９は、サイドウオール７近傍ではサイドウオール７に接して凸部１ａ上面に形成される。シリサイド薄膜９とチャネル間の距離はサイドウオールの厚さで決定されるので、従来の電界効果トランジスタと比べてシリサイド薄膜９とチャネル間の距離は変わらず、この構成によりソース・ドレイン抵抗が増加することはない。
【００１５】
他方、凸部１ａ外側では、シリサイド薄膜９は、凸部１ａ上面より低い基板１表面の窪みに形成される。この窪みは、凸部１ａの側端からその外側に形成されている。従って、この窪みの端（チャネルに近い側の端）は、少なくともサイドウオール７外側に延在する凸部１ａ上面の幅だけサイドウオール７から離れた位置に形成される。このため、この窪みの端からソース又はドレイン領域の端までの距離（ＬＤＤ構造では低濃度不純物領域４の底面とソース・ドレイン領域６、５の端面とが交差する線までの距離）が、窪みが無い場合よりもサイドウオール７外側に延在する凸部１ａ上面の幅だけ長くなる。その結果、接合リーク電流が抑制される。
【００１６】
即ち、本第一の構成によると、ソース・ドレイン抵抗を増加することなく、ソース・ドレインの接合リーク電流が小さな電界効果トランジスタを提供することができる。
なお、凸部１ａ上面にはクリーニングのためのエッチングがなされずに、シリサイド薄膜９が形成される。しかし、シリサイド薄膜９を形成する際に問題となるシリサイド薄膜９形成領域内の基板１表面の汚染は、通常は点状又は線状にまばらに分布しており、シリサイド薄膜９が形成される凸部１ａ上面のごとき小面積の部分に汚染が存在する確率は少ない。
【００１７】
また、イオン注入に使用されたレジストマスクを剥離した後、レジストパターンの端に沿って残留するレジスト残渣は、クリーニングのために深いエッチングを必要とする強固な汚染を形成する。しかし、イオン注入用レジストパターンの端は通常ゲート電極３上面及び素子分離領域上に配置されるから、かかる強固な汚染となるレジスト残渣がシリサイド薄膜９形成領域に残ることはない。
【００１８】
このようにシリサイド薄膜９が形成される凸部１ａの上面は小面積でありかつレジスト残渣が残らないことから、サイドウオール７近傍の上記凸部１ａ上面の汚染は実際上問題にならない。従って、凸部１ａ上面をクリーニングせずにシリサイド薄膜９を形成しても、シリサイド薄膜９の信頼性を損なうことは少ない。他方、汚染の多い凸部１ａ外側を深くエッチングして深い窪みを形成しても、接合リーク電流の増加は少ない。このため、接合リーク電流を増加させずに信頼性の高いシリサイド薄膜９を形成することができる。
【００１９】
本第一の構成にかかる発明は、とくにゲート電極３及びサイドウオール７をマスクとするイオン注入により不純物領域（例えば、ソース及びドレイン領域６、５）が形成される半導体装置に適用すると有効である。
この構成では、ソース・ドレイン領域６、５の端とサイドウオール７の外側端とが一致している。このため、従来例のようにサイドウオール７をマスクとするエッチングにより基板表面の窪みが形成されると、その窪みの端がソース・ドレイン領域６、５の端に一致ないし極めて近くなり接合リーク電流が大きくなる。これに対して、本構成では、基板１表面の窪みの端はソース・ドレイン領域６、５の端から十分離すことができるから、接合リーク電流は効果的に抑制される。
【００２０】
本発明の第二の構成は、第一の構成の半導体装置の製造方法に関する。
本発明の第二の構成では、図１（ｃ）を参照して、ゲート電極３及びゲート電極３の側面に重ねて形成された第一及び第二のサイドウオール７、８をマスクとして、基板１表面のエッチングを行いクリーニングする。これにより、外側のサイドウオール８の外側の基板１表面が窪み、ゲート電極３及び第一及び第二のサイドウオール７、８が形成された基板１表面が凸部１ａとして形成される。次に、図１（ｄ）を参照して、外側の第二のサイドウオール８をエッチング除去し、その後、図１（ｅ）を参照して、第二のサイドウオール８が除去されて表出した基板１表面及びクリーニングでエッチングされ窪みとなった基板１表面上に、サリサイド工程を用いてシリサイド薄膜９を形成する。
【００２１】
かかる第一の構成では、シリサイド薄膜９は、チャネルが形成される凸部１ａ上面と同じ高さの基板１表面上に、サイドウオール７の外側端に接して形成される。従って、第一の構成と同様に、従来の半導体装置と比較してソース・ドレイン抵抗の増加はない。
一方、エッチングにより形成される窪みは、サイドウオール７からサイドウオール８の幅の分の距離をおいて形成される。従って、この基板１表面の窪みと不純物領域（例えば、ソース・ドレイン領域６，５）との距離は、従来の半導体装置と比較すると、サイドウオール８の幅だけ長くなる。このため、クリーニングを十分に行うため深くエッチングしても、第一の構成と同様に、接合リーク電流が抑制される。従って、ソース・ドレイン抵抗を増加することなく、接合リーク電流が小さくかつ信頼性の高い半導体装置を製造することができる。
【００２２】
本発明の第二の構成は、第一のサイドウオール７を、ソース・ドレイン領域６、５形成のためのイオン注入用マスクとして使用する半導体装置の製造方法に適用すると有効である。この製造方法によると、ソース・ドレイン領域６、５の端とシリサイド薄膜９の端とが一致ないし近接するので、接合リーク電流が大きい。本発明の第二の構成によれば、ソース・ドレイン領域６、５の端と基板１表面の窪み（凸部１ａの端）との間が一定距離に保持されるので、接合リーク電流を容易に制御することがでる。
【００２３】
さらに、第二の構成を、ゲート電極３をマスクとするイオン注入により浅い低濃度不純物領域４を形成し、その後ゲート電極３及び第一のサイドウオールをイオン注入用マスクとしてソース・ドレイン領域５、６を形成するＬＤＤ構造の半導体装置の製造方法に適用することができる。このＬＤＤ構造では、低濃度不純物領域４があるためシリサイド薄膜９と基板１とのリーク経路が長くなり、接合リーク電流がより抑制される。
【００２４】
【発明の実施の形態】
以下、ＬＤＤ構造を有する電界効果トランジスタの製造方法に関する本発明の実施形態例を参照して、本発明を説明する。
図１（ａ）を参照して、まず、シリコン基板１表面にゲート絶縁膜２となるＳｉＯ２　膜を形成する。次いでポリシリコンを堆積し、パターニングしてポリシリコンゲート電極３を形成後、ゲート電極外側のＳｉＯ２　膜を除去する。
【００２５】
次いで、ゲート電極３をマスクとするイオン注入により低濃度不純物領域４を形成する。その後、基板全面にＳｉＯ２　膜を堆積しエッチングして、ゲート電極３側面にＳｉＯ２　サイドウオール７を形成する。次いで、ゲート電極３及びサイドウオール７をマスクとするイオン注入により、ソース領域６及びドレイン領域５を構成する不純物領域を形成する。以上の工程は、図２（ａ）から（ｂ）までの従来例の工程と同様である。
【００２６】
次いで、図１（ｂ）を参照して、基板１全面にＳｉＮ膜を堆積し、エッチングして、第一のサイドウオール７の外側に第二のサイドウオール８を形成する。この第二のサイドウオール８の材料は、ＳｉＮに限られず、基板１のエッチングの際のエッチストッパとなり、かつ基板１及び第一のサイドウオール７に対して選択的にエッチング除去される物質であればよい。
【００２７】
次いで、図１（ｃ）を参照して、ゲート電極３及び第二のサイドウオール８をマスクとして、基板１表面をエッチングしてクリーニングする。なお、このエッチングは、ドライエッチング又はウエットエッチングによりなされる。その結果、サイドウオール８外側の基板１表面に窪みが形成され、同時にゲート電極３、第一のサイドウオール７及び第二のサイドウオール８の直下の基板１表面が凸部１ａとして形成される。
【００２８】
次いで、図１（ｄ）を参照して、基板１及び第一のサイドウオール７をエッチングストッパとして、第二のサイドウオール８をエッチング除去する。このエンチングは、例えばドライエッチングによりなされる。その結果、第一のサイドウオール７の外側に、凸部１ａ上面の一部が表出する。
次いで、図１（ｅ）を参照して、高融点金属膜、例えばＣｏ薄膜を堆積し、加熱して基板１ａ表面及びゲート電極３上面に接触する高融点金属膜をシリサイド化する。その後、シリサイド化していない高融点金属膜をエッチング除去する。その結果、サイドウオール７の外側に延在する凸部１ａ上面、凸部１ａの側面、及び凸部１ａ外側に延在する基板１表面を被覆するシリサイド薄膜９が形成される。なお、本実施形態例では、シリサイド薄膜９はシリコンゲート電極３上にも形成されているが、このゲート電極３上のシリサイド薄膜９はなくてもよい。
【００２９】
上記の工程を経て、本実施形態例に係る電界効果トランジスタが製造される。本実施形態例において、第一及び第二のサイドウオール７、８は、複数のサイドウオールを重ねた多層のものでもよい。ただし、第一のサイドウオール７は、シリサイド薄膜９とゲート電極３とを絶縁するため、少なくとも一つの絶縁性のサイドウオールを含む必要がある。第一のサイドウオール７の材料は、絶縁物であればよく、例えばＳｉＯ２　の他、ＳｉＮ、ＳｉＯＮがもちいることができる。ＳｉＮ、ＳｉＯＮを用いるときは、第二のサイドウオール８をＳｉＯ２　としてよい。この場合、第二のサイドウオール８をウエットエッチングで除去して第一のサイドウオール７との選択比を十分大きくすることができる。なお、多層の第一のサイドウオール７を用いるとき、その外側のいくつかの層がエッチング除去された後にシリサイド薄膜９を形成してもよい。
（付記１）半導体基板上に形成されたゲート電極と、該ゲート電極の側面に設けられたサイドウオールと、該ゲート電極の外側に延在する該基板表面に形成された不純物領域と、該不純物領域の表面上に形成されたシリサイド薄膜とを有する半導体装置において、
該ゲート電極及び該サイドウオールは、該基板表面に形成された帯状の凸部上面に、該凸部側端から離して設けられ、
該シリサイド薄膜は、該サイドウオールの外側に延在する該凸部の表面及び該凸部の外側に延在する該基板表面上に形成されたことを特徴とする半導体装置。
（付記２）該不純物領域は、該ゲート電極及び該サイドウオールをマスクとするイオン注入により形成されることを特徴とする付記１記載の半導体装置。
（付記３）半導体基板上にゲート電極を形成する工程と、
次いで、該ゲート電極の側面に第一のサイドウオールを形成する工程と、
次いで、該第一のサイドウオールの側面に第二のサイドウオールを形成する工程と、
次いで、該ゲート電極及び該第二のサイドウオールをマスクとして、該第二のサイドウオールの外側に表出する該基板表面をエッチングする工程と、
次いで、該第二のサイドウオールをエッチングして除去する工程と、
次いで、該基板上に金属膜を堆積した後、該第一のサイドウオールの外側に表出する該基板表面上に堆積された該金属膜をシリサイド化してシリサイド薄膜とする工程とを有する半導体装置の製造方法。
（付記４）該第二のサイドウオール形成前に、該第一のサイドウオールをマスクとしてソース領域及びドレイン領域に不純物をイオン注入する工程を有することを特徴とする付記３記載の半導体装置の製造方法。
（付記５）該第一のサイドウオール形成前に、該ゲート電極をマスクとするイオン注入によりソース領域及びドレイン領域に接する低濃度不純物領域を形成する工程を有することを特徴とする付記４記載の半導体装置の製造方法。
（付記６）該第一のサイドウオールは、酸化シリコンからなり、
該第二のサイドウオールは、窒化シリコン又は酸窒化シリコンからなることを特徴とする付記３記載の半導体装置の製造方法。
（付記７）該第一のサイドウオールは、窒化シリコン又は酸窒化シリコンからなり、
該第二のサイドウオールは、酸化シリコンからなることを特徴とする付記３記載の半導体装置の製造方法。
（付記８）該第一のサイドウオールは、少なくとも一つの絶縁性サイドウオールを含む複数のサイドウオールからなることを特徴とする付記３記載の半導体装置の製造方法。
（付記９）半導体基板上に形成されたゲート電極と、該ゲート電極の側面に設けられたサイドウオールと、該ゲート電極の外側に延在する該基板表面に形成された不純物領域と、該不純物領域の表面上に形成されたシリサイド薄膜とを有する半導体装置において、
該シリサイド膜は、該サイドウォールの近傍において段差を有することを特徴とする半導体装置。
【００３０】
【発明の効果】
本発明によれば、クリーニングのためのエッチングにより形成される基板表面の窪みがサイドウオールの外側に形成されるから、ソース・ドレイン抵抗を小さくするためにサイドウオールに接してシリサイド薄膜を設けても接合リーク電流が小さいので、ソース・ドレイン抵抗が小さく、接合リーク電流が小さくかつ信頼性に優れた半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の実施形態例工程断面図
【図２】従来例工程断面図
【符号の説明】
１　基板
１ａ　凸部
２　ゲート絶縁膜
３　ゲート電極
４　低濃度不純物領域
５　ドレイン領域
６　ソース領域
７　サイドウオール（第一のサイドウオール）
８　サイドウオール（第二のサイドウオール）
９　シリサイド薄膜
【図１】
2004071919.tif 000003
【図２】
2004071919.tif 000004
【図３】
2004071919.tif 000005
【手続補正書】
【提出日】平成14年8月16日(2002.8.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】本発明の実施形態例工程断面図
【図２】従来例工程断面図
【図３】他の従来例断面図
【符号の説明】
１　基板
１ａ　凸部
２　ゲート絶縁膜
３　ゲート電極
４　低濃度不純物領域
５　ドレイン領域
６　ソース領域
７　サイドウオール（第一のサイドウオール）
８　サイドウオール（第二のサイドウオール）
９　シリサイド薄膜