(57)【要約】【課題】プログラム等のデータ転送の短縮を図り、作業効率の向上を図る制御装置及びデータ転送方法を提供することを目的とする。【解決手段】ＰＣ１１で作成されたプログラムをコード処理部１２に転送し、コード処理部１２から書き込み可能メモリ２２が搭載されたターゲットボード２０に転送される。コード処理部１２では転送コードとこの転送コードと直前のアドレスのコードとのデータ比較を行い、データが一致した場合は相対アドレスコードを発生させ、次の不一致コードが検出されるまで相対アドレスコードをターゲットボード２０への転送を行わない。【選択図】　図１
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【特許請求の範囲】
【請求項１】
連続したアドレスを有するデータを生成するデータ生成部と、
前記生成されたデータから圧縮データを作成するコード比較部とを有し、
前記コード比較部は、前記生成されたデータを複数のコードに分割し、第１のコードと、この第１のコードの直前のアドレスのコードである第２のコードとを比較した結果に応じた圧縮データを作成することを特徴とする制御装置。
【請求項２】
データを生成するデータ生成部と、
前記生成されたデータから圧縮データを作成するコード比較部とを有し、
前記コード比較部は、前記生成されたデータを複数のコードに分割し、第１のコードと、所定の固定コードである第２のコードとを比較した結果に応じた圧縮データを作成することを特徴とする制御装置。
【請求項３】
第１のコードと第２のコードとを比較した結果に応じた圧縮データを作成するコード比較部と、
この圧縮データを転送するインターフェース部と、
このインターフェース部から転送された前記圧縮データが書き込まれる書き込み可能メモリとを有することを特徴とする制御装置。
【請求項４】
第１のコードと第２のコードとを比較した結果に応じた圧縮データを作成するコード比較部と、
この圧縮データを転送するインターフェース部と、
このインターフェース部から転送された前記圧縮データを前記第１のコードに復元するコード解凍部を内蔵したメモリライターと、
このメモリライターから前記復元された第１のコードが書き込まれる書き込み可能メモリとを有することを特徴とする制御装置。
【請求項５】
データを保持するメモリと、この保持されたデータから第１のコードと第２のコードとを比較した結果に応じた圧縮データを作成するコード比較部とを有したメモリライターと、
このメモリライターから前記圧縮データを転送するインターフェース部と、
このインターフェース部から転送された前記圧縮データが書き込まれる書き込み可能メモリとを有することを特徴とする制御装置。
【請求項６】
前記第１のコード及び前記第２のコードを含むデータは連続したアドレスを有し、前記第２のコードは前記第１のコードの直前のアドレスに対応するコードであることを特徴とする請求項３乃至請求項５のいずれかに記載の制御装置。
【請求項７】
前記第２のコードは所定の固定コードであることを特徴とする請求項３乃至請求項５のいずれかに記載の制御装置。
【請求項８】
前記圧縮データは、前記第１のコードと前記第２のコードの比較結果が一致しない場合は不一致コード、前記比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有することを特徴とする請求項１乃至請求項７のいずれかに記載の制御装置。
【請求項９】
第１のコードと、この第１のコードに対して直前のアドレスに対応する第２のコードとを順次比較するコード比較ステップと、
前記比較結果が一致しない場合は不一致コード、前記比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、
前記圧縮データを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法。
【請求項１０】
第１のコードと、所定のコードに固定された第２のコードとを順次比較するコード比較ステップと、
前記比較結果が一致しない場合は不一致コード、前記比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、
前記圧縮データを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法。
【請求項１１】
第１のコードと、この第１のコードに対して直前のアドレスに対応する第２のコードとを順次比較するコード比較ステップと、
前記比較結果が一致しない場合は不一致コード、前記比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、
前記圧縮データをインターフェース部を介してメモリライターに転送するデータ転送ステップと、
前記メモリライターにおいて、転送された前記圧縮データを前記第１のコードに復元し、この復元した第１のコードを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法。
【請求項１２】
第１のコードと、所定のコードに固定された第２のコードとを順次比較するコード比較ステップと、
前記比較結果が一致しない場合は不一致コード、前記比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、
前記圧縮データをインターフェース部を介してメモリライターに転送するデータ転送ステップと、
前記メモリライターにおいて、転送された前記圧縮データを前記第１のコードに復元し、この復元した第１のコードを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法。
【請求項１３】
第１のコードと、この第１のコードに対して直前のアドレスに対応する第２のコードとを順次比較する第１のコード比較ステップと、
第１のコードと、所定のコードに固定された第２のコードとを順次比較する第２のコード比較ステップと、
前記第１のコード比較ステップと前記第２のコード比較ステップとを選択する比較コード選択ステップと、
前記第１若しくは第２のコード比較ステップによる比較結果が一致しない場合は不一致コード、前記比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、
前記圧縮データを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法。
【請求項１４】
第１のコードと、この第１のコードに対して直前のアドレスに対応する第２のコードとを順次比較する第１のコード比較ステップと、
第１のコードと、所定のコードに固定された第２のコードとを順次比較する第２のコード比較ステップと、
前記第１のコード比較ステップと前記第２のコード比較ステップとを選択する比較コード選択ステップと、
前記第１若しくは第２のコード比較ステップによる比較結果が一致しない場合は不一致コード、前記比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、
前記圧縮データをインターフェース部を介してメモリライターに転送するデータ転送ステップと、
前記メモリライターにおいて、転送された前記圧縮較データを前記第１のコードに復元し、この復元した第１のコードを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、書き込み可能メモリに対しデータ転送を行う制御装置およびデータ転送方法に関する。
【０００２】
【従来の技術】
マイクロコンピュータ（以下、「マイコン」という。）を搭載した装置においては、マイコンを動作させるプログラムを書き込んだＥ２ＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の書き込み可能メモリやＭＲＯＭ（Ｍａｓｋ　Ｒｅａｄ
Ｏｎｌｙ　Ｍｅｍｏｒｙ）によってマイコンの所定の動作が行われている。
【０００３】
この書き込み可能メモリにプログラム等のデータを書き込む従来の制御装置の一例を図７に示す。制御ボード１００で作成されたデータをターゲットボード２００に転送し、Ｅ２ＰＲＯＭ２０１に書き込む。
【０００４】
制御ボード１００にはＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）１０１及びデータをターゲットボード２００に転送するためのインターフェース回路１０２が搭載されている。ターゲットボード２００には制御ボード１００から転送されたデータを受け取るインターフェース回路２０２、そのデータが書き込まれるＥ２ＰＲＯＭ２０１、ＲＡＭ２０３、そして書き込まれたデータにより所望の動作を行うＣＰＵ２０４が搭載されている。
【０００５】
図７に示す制御装置のデータ転送を図８のフローチャートに従って説明する。先ず、ＰＣ１０１は転送するプログラム（以下、「転送プログラム」という。）のスタートアドレス（ＳＴＡ）及びストップアドレス（ＳＴＰ）をＰＣ１０１内のレジスタ（図示せず）に指定する（ステップＳ１０１）。
【０００６】
転送プログラムは、ＰＣ１０１からＥ２ＰＲＯＭ２０１に対し、スタートアドレス（ＳＴＡ）からストップアドレス（ＳＴＰ）までアドレス毎にインターフェース回路１０２，２０２を介して順次転送される（ステップＳ１０２）。
【０００７】
ＰＣ１０１は、アドレスがストップアドレス（ＳＴＰ）か否かを確認し、ストップアドレス（ＳＴＰ）でなければアドレスをインクリメントして（ステップＳ１０４）、ステップＳ１０２へジャンプする。アドレスがストップアドレス（ＳＴＰ）になれば、データ転送を終了する（ステップＳ１０３）。
【０００８】
次にＣＰＵ２０４を動作させるため、ステップＳ１０５からＳ１０９までのステップを行う。先ず、転送プログラムが書き込まれたＥ２ＰＲＯＭ２０１からＲＡＭ２０３へ転送プログラムを転送する（ステップＳ１０５）。
【０００９】
アドレスがストップアドレス（ＳＴＰ）か否かを確認し、ストップアドレス（ＳＴＰ）でなければアドレスをインクリメントして（ステップＳ１０７）、ステップＳ１０４へジャンプする。アドレスがストップアドレス（ＳＴＰ）になれば、データ転送を終了する（ステップＳ１０６）。
【００１０】
次にＲＡＭ２０３に書き込まれた転送プログラムを起動させる（ステップＳ１０８）。ＣＰＵ２０４の起動が行われる（ステップＳ１０９）。
【００１１】
【発明が解決しようとする課題】
しかし、上述した従来技術ではプログラム等のデータをターゲットボード２００に転送する際、全データを順次転送することになる。この転送時間は転送データ量に比例するためプログラムの容量が大きくなるほどデータの転送時間がかかることになり、作業効率が低下することとなる。
【００１２】
そこで、本発明はプログラム等のデータ転送の短縮を図り、作業効率の向上を図ることが可能な制御装置及びデータ転送方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記課題を解決するために本発明は、データを生成するデータ生成部と、生成されたデータから圧縮データを作成するコード比較部とを有し、コード比較部は、生成されたデータを複数のコードに分割し、第１のコードと、この第１のコードの直前のアドレスのコードである第２のコード又は所定の固定コードである第２のコードとを比較した結果に応じた圧縮データを作成することを特徴とする制御装置を提供する。
【００１４】
また、第１のコードと第２のコードとを比較した結果に応じた圧縮データを作成するコード比較部と、圧縮データを転送するインターフェース部と、インターフェース部から転送された圧縮データが書き込まれる書き込み可能メモリとを有することを特徴とする制御装置を提供する。また、第１のコードと第２のコードとを比較した結果に応じた圧縮データを作成するコード比較部と、圧縮データを転送するインターフェース部と、このインターフェース部から転送された圧縮データを第１のコードに復元するコード解凍部を内蔵したメモリライターと、メモリライターから復元された第１のコードが書き込まれる書き込み可能メモリとを有することを特徴とする制御装置を提供する。
【００１５】
また、データを保持するメモリと、保持されたデータから第１のコードと第２のコードとを比較した結果に応じた圧縮データを作成するコード比較部とを有したメモリライターと、メモリライターから圧縮データを転送するインターフェース部と、インターフェース部から転送された圧縮データが書き込まれる書き込み可能メモリとを有することを特徴とする制御装置を提供する。
【００１６】
上記解決手段によって、コード比較部により転送データを圧縮させることができるので、データ転送数を減少させ転送時間を短縮することができる。
【００１７】
また、上記課題を解決するために本発明は、第１のコードと、この第１のコードに対して直前のアドレスに対応する第２のコード又は所定の固定コードに対応する第２のコードとを順次比較するコード比較ステップと、比較結果が一致しない場合は不一致コード、比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、圧縮データを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法を提供する。
【００１８】
また、第１のコードと、この第１のコードに対して直前のアドレスに対応する第２のコード又は所定の固定に対応する固定コードに対応する第２のコードとを順次比較するコード比較ステップと、比較結果が一致しない場合は不一致コード、比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、圧縮データをインターフェース部を介してメモリライターに転送するデータ転送ステップと、メモリライターにおいて、転送された圧縮データを第１のコードに復元し、この復元した第１のコードを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法を提供する。
【００１９】
また、第１のコードと、この第１のコードに対して直前のアドレスに対応する第２のコードとを順次比較する第１のコード比較ステップと、第１のコードと、所定のコードに固定された第２のコードとを順次比較する第２のコード比較ステップと、第１のコード比較ステップと第２のコード比較ステップとを選択する比較コード選択ステップと、第１若しくは第２のコード比較ステップによる比較結果が一致しない場合は不一致コード、前記比較結果が連続して一致する場合は連続した回数に対応する相対アドレスコードを有する圧縮データを作成する圧縮データ作成ステップと、圧縮データを書き込み可能メモリに書き込むデータ書き込みステップとを有することを特徴とするデータ転送方法を提供する。
【００２０】
上記解決手段によって、プログラム等のデータを圧縮させて転送することができるため、データ転送数を減少させ転送時間を短縮させることができる。
【００２１】
【発明の実施の形態】
本発明の実施の形態について図を参照しながら説明する。以下の実施形態においては説明に使用するデータは、１コードを８ビットとしているが、これに限定されることはない。
【００２２】
［第１の実施形態］図１は本発明の第１の実施形態を示した制御装置のブロック図である。
【００２３】
制御ボード１０には主に、データを作成するＰＣ１１と、ＰＣ１１に接続されたコード処理部１２と、コード処理部１２に接続されたインターフェース回路１３が搭載されている。
【００２４】
ここで、コード処理部１２の一例を図２に示す。第１のバッファＡと第２のバッファＢ内に格納されたコードをビット毎にコンペア回路１４により比較し、不一致の場合フラグを立て、一致した場合フラグを立てないで一致／不一致コード処理部１５に入力する。この一致／不一致コード処理部１５の出力はＲＡＭ１６に格納する。
【００２５】
また、一致／不一致コード処理部１５で生成されたコードを一時格納するための第３のバッファＣ及び第４のバッファＤが接続されている。
【００２６】
また、ターゲットボード２０は、インターフェース回路２１と、インターフェース回路２１に接続されたＥ２ＰＲＯＭ２２、ＲＡＭ２３と、Ｅ２ＰＲＯＭ２２及びＲＡＭ２３に接続されたＣＰＵ２４が搭載されている。
【００２７】
ＰＣ１１で作成された転送プログラムは、コード処理部１２に入力される。このコード処理部１２では、入力された転送プログラムのデータ処理を図３に示すフローチャートを用いて説明する。
【００２８】
初めに、ＰＣ１１は転送プログラムのスタートアドレス（ＳＴＡ）及びストップアドレス（ＳＴＰ）をＰＣ１１内のレジスタ（図示せず）に指定する（ステップＳ１）。
【００２９】
ＰＣ１１は、転送プログラム中のスタートアドレス（ＳＴＡ）に対応するコードをコード処理部１２へ転送する（ステップＳ２）。
【００３０】
次にコード処理部１２内の第１のバッファＡには初期値００（Ｈ）が格納される（ステップＳ３）。
【００３１】
次にスタートアドレス（ＳＴＡ）に対応するコードが第２のバッファＢに格納される（ステップＳ４）。
【００３２】
コード処理部１２は、第１のバッファＡと第２のバッファＢのそれぞれに格納されたコードをビット毎に比較する（ステップＳ５）。
【００３３】
コード処理部１２は、これらのコードの全ビットが一致した場合、一致コード００（Ｈ）を発生し、第３のバッファＣに格納する（ステップＳ６）。
【００３４】
一致コード００（Ｈ）の発生と同時に相対アドレスコードｍ（ｍの初期値０）が発生し、相対アドレスコードｍがインクリメントされる（ステップＳ７）。
【００３５】
発生した相対アドレスコードｍが第４のバッファＤに格納される（ステップＳ８）。
【００３６】
一方、ステップＳ５のコード比較によってコードが不一致の場合は不一致コードが第３のバッファＣに格納される（ステップＳ９）。
【００３７】
不一致コードが連続している（直前の比較コードが不一致コード）か否かを確認する（ステップＳ１０）。
【００３８】
不一致コードが連続している場合は、相対アドレスコードｍがリセット（ｍ＝０）され（ステップＳ１１）、第４のバッファＤに相対アドレスコードｍ＝０が格納される（ステップＳ１２）。
【００３９】
比較コード（この場合、不一致コード）がＲＡＭ１６に格納される（ステップＳ１３）。
【００４０】
一方、ステップＳ１０において不一致コードが連続していない（直前の比較コードが一致コード）の場合は、相対アドレスコードｍをＲＡＭ１６に格納後（ステップＳ１４）、ステップＳ１１へジャンプする。
【００４１】
次に、ＰＣ１１はアドレスがストップアドレス（ＳＴＰ）か否かを確認し（ステップＳ１５）、ストップアドレス（ＳＴＰ）ではない場合はｎをインクリメントして（ステップＳ１６）、ステップＳ２へジャンプして上記ステップＳ２からＳ１４までを繰り返す。アドレスがストップアドレス（ＳＴＰ）になると、データ転送を終了する（ステップＳ１５）。
【００４２】
コード処理部１２はＲＡＭ１６に格納した圧縮データをターゲットボード２０に送信する（ステップＳ１７）。
【００４３】
次にＣＰＵ２４を動作させるため、従来技術において説明した図８のステップＳ１０５からＳ１０９までのステップを行う。
【００４４】
ここで、図３のフローチャートで説明したコード処理部１２でのデータ処理を具体的に８ビットのデータを用いて説明する。
【００４５】
図４（ａ）はＰＣ１１で作成されたデータの一部を表した表であり、図４（ｂ）はコード処理部１２におけるデータ処理を表した表である。
【００４６】
先ず、第１回のデータ処理は、第１のバッファＡには００（Ｈ）を格納し、第２のバッファＢにはＳＴＡアドレスのコードＡＡ（Ｈ）を格納する。
【００４７】
次に、これらのバッファ内のコードをビット毎にデータ比較し、データが一致する場合は「０」、データが一致しない場合は「１」とする比較コードを生成する。
【００４８】
第１及び第２のバッファに格納されているコードを２ビットに表すと、第１のバッファＡには「００００００００」、第２のバッファＢには「１０１０１０１０」が格納されている。これらをビット毎に比較すると「１０１０１０１０」となる。
【００４９】
したがって、この場合の比較コードは「１０１０１０１０」、１６進法ではＡＡ（Ｈ）という不一致コードが生成され、相対アドレスコードはｍ＝０となる。この場合の転送コードは不一致コードであるＡＡ（Ｈ）である。
【００５０】
次に、ｎをインクリメントして第２回のデータ処理を行う。第１のバッファＡには、上述した第１回のデータ処理において第２のバッファＢに格納していたＳＴＡアドレスのコードＡＡ（Ｈ）を格納する。第２のバッファＢには（ＳＴＡ＋１）アドレスのコード３３（Ｈ）を格納する。
【００５１】
上述したようにバッファ内のコードをビット毎に比較する。第１のバッファＡには「１０１０１０１０」、第２のバッファＢには「００１１００１１」が格納されているので、これらをビット毎に比較すると、「１００１１００１」となる。
【００５２】
したがって、この場合の比較コードは「１００１１００１」、１６進法では９９（Ｈ）という不一致コードが生成され、相対アドレスコードｍはｍ＝０となる。この場合の転送コードは不一致コードである９９（Ｈ）である。
【００５３】
次に第３回のデータ処理は、第１のバッファＡには上述した第２回のデータ処理において第２のバッファＢに格納していた（ＳＴＡ＋１）アドレスのコード３３（Ｈ）、第２のバッファＢには（ＳＴＡ＋２）アドレスのコード３３（Ｈ）を格納する。
【００５４】
上述したようにバッファ内のコードをビット毎に比較すると、第１及び第２のバッファともに「００１１００１１」となるので、比較コードは００（Ｈ）となり一致コードを生成し、相対アドレスコードｍはインクリメントされｍ＝１が第４のバッファＤに格納される。なお、この場合転送コードは生成されない。
【００５５】
第４回並びに第５回のデータ処理は、第３回のデータ処理と同様なので説明を省略するが、連続して一致コードが生成されたので、相対アドレスコードｍは順次インクリメントされｍ＝２並びにｍ＝３となる。なお、転送コードも生成されることはない。
【００５６】
次に第６回のデータ処理は、第１のバッファＡは第５回のデータ処理において第２のバッファＢに格納していた（ＳＴＡ＋３）アドレスのコード３３（Ｈ）、第２のバッファＢは（ＳＴＡ＋４）アドレスのコード５５（Ｈ）を格納する。
【００５７】
上述したようにバッファ内のコードをビット毎に比較する。第１のバッファＡには「００１１００１１」、第２のバッファＢには「０１０１０１０１」が格納されているので、これらをビット毎に比較すると、「０１１００１１０」となる。
【００５８】
したがって、この場合の比較コードは「０１１００１１０」、１６進法では６６（Ｈ）という不一致コードが生成され、相対アドレスコードｍはリセットされ、ｍ＝０となる。
【００５９】
この場合の転送コードは不一致コードである６６（Ｈ）であるが、第３〜５回のデータ処理において一致コードが連続した後の不一致コードとなるため、転送コードは６６（Ｈ）の前に相対アドレスコードであるｍ＝３が挿入される。
【００６０】
以上より、直前のアドレスのデータと同じデータが連続した場合、転送コードを作成されることがない。すなわち、その間の転送データは作られず転送するデータ数が減少するので、結果的に圧縮データが作成される。
【００６１】
したがって、データを総てターゲットボードに転送することなく、一致コードが連続しているほどコードの転送量は少なくなり、延いては転送時間を短縮することができる。
【００６２】
なお、図３におけるフローチャート及び図４における具体的説明において、第１のバッファＡに格納する初期値を００（Ｈ）としたが、これに限らない。例えば、初期値をＦＦ（Ｈ）とした場合、図３のステップＳ５において第１のバッファＡと第２のバッファＢに格納されたデータを比較する際、データが一致した場合フラグを立て（Ｈ出力）、データが不一致の場合フラグを立てない（Ｌ出力）とすることによって、初期値を００（Ｈ）とした場合と同様の処理を行うことができる。
【００６３】
［第２の実施形態］　図５は本発明の第２の実施形態を示した制御装置のブロック図である。
【００６４】
制御ボード１０は上述した第１の実施形態のものと同じである。ターゲットボード３０では制御ボード１０から転送された圧縮データをインターフェース回路３２を内蔵したメモリライター３１で受け取る。このメモリライター３１には前記コード処理部１２で作成された圧縮データを元のデータ（プログラムデータ）に復元するコード解凍部３３も内蔵されている。そして、メモリライター３１からＥ２ＰＲＯＭ３５にデータが書き込まれる。
【００６５】
制御ボード１０では第１の実施形態と同様にＰＣ１１等で作成されたデータはコード処理部１２で圧縮データを出力し、インターフェース回路１３を介してターゲットボード３０に転送する。ターゲットボード３０に転送された圧縮データはメモリライター３１に入力し内蔵したコード解凍部３３によって復元されたデータをメモリライター３１から出力し、Ｅ２ＰＲＯＭ３５に書き込まれる。
【００６６】
ＰＣ１１からターゲットボード３０へプログラムをデータ転送するフローチャートは第１の実施形態と同様である。
【００６７】
なお、ターゲットボード３０上に搭載されたメモリライター３１に内蔵されているコード解凍部３３では具体的には例えば以下のように処理される。比較データのフラグが立っていないビットは直前のアドレスのコードと同じデータとし、フラグが立っているビットは直前のアドレスのコードと反転したデータとすることによって復元することができる。このように復元したデータをＥ２ＰＲＯＭ３５に転送し、元のデータを書き込むことができる。
【００６８】
このように第２の実施形態においても第１の実施形態と同様に制御ボード１０からターゲットボード３０へのデータの転送量を少なくし、延いては転送時間を短縮することができる。
【００６９】
［第３の実施形態］　図６は本発明の第３の実施形態を示した制御装置のブロック図である。ターゲットボード４０には既にプログラム等からなるデータが保持されたＲＡＭ４２及びデータを比較処理するコード処理部４３が内蔵されたメモリライター４１が搭載され、このメモリライター４１はインターフェース回路４４を介してＥ２ＰＲＯＭ４５に接続されている。コード処理部４３は上述した第１及び第２の実施形態において説明した制御ボード上に搭載したコード処理部と同様の処理を行うものである。
【００７０】
メモリライター４１内に保持されたプログラムをＥ２ＰＲＯＭ４５に書き込む際に、コード処理部４３によってデータを圧縮し書き込むことができるので、この場合もデータ転送時間を短縮することができる。
【００７１】
なお、上述したコード処理部で第１のバッファＡに一時格納されるコードは転送データの直前のアドレスに限らず、対象としているデータで多く使用されるコード、例えば００（Ｈ）やＦＦＨ等の固定のコードを格納して順次ＰＣ等から転送されるコードと比較してもよい。これにより、上記効果に加えて第１のバッファＡには所定コードを固定できるので、第１のバッファＡの格納処理時間を省略することもできる。更に、第１乃至第３の実施形態のように第１のバッファＡに直前のアドレスのコードを格納するか、又は固定コードを格納するかをセレクタ等によって選択することも可能である。これにより、転送するデータによってフレキシビリティを持つことができる。
【００７２】
以上説明した実施形態は本発明の一例であり、係る実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７３】
例えば、上述した実施形態では書き込み可能メモリとしてＥ２ＰＲＯＭを用いたが、Ｆｌａｓｈ・Ｅ２ＰＲＯＭ等の他の不揮発性メモリやＤＲＡＭ（Ｄｙｎａｍｉｃ　ＲＡＭ）等の揮発性メモリであっても当然に本発明を実施することができる。
【００７４】
また、上述したＥ２ＰＲＯＭ等の書き込みメモリはターゲットボード上ではなく、外付けのメモリであってもよい。例えば外付けのＥ２ＰＲＯＭにプログラムを書き込み、この書き込まれたプログラムの動作確認することによって同じプログラムが書き込まれたＭＲＯＭの検証を行うことも可能である。
【００７５】
【発明の効果】
以上詳述したように本発明によれば、プログラム等のデータ転送の短縮を図り、作業効率の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の制御装置を示すブロック図である。
【図２】本発明のコード処理部を示すブロック図である。
【図３】本発明のコード処理部のデータ処理を表すフローチャートである。
【図４】本発明のコード処理部における具体的なデータ処理を説明する表である。
【図５】本発明の第２の実施形態の制御装置を示すブロック図である。
【図６】本発明の第３の実施形態の制御装置を示すブロック図である。
【図７】従来技術の制御装置を示すブロック図である。
【図８】従来技術のデータ転送を表すフローチャートである。
【符号の説明】１０・・・制御ボード、１１・・・ＰＣ、１２，４３・・・コード処理部、１３，２１，３２，３４，４４・・・インターフェース回路、Ａ〜Ｄ・・・バッファ、１４・・・コンペア回路、１５・・・一致／不一致コード処理部、１６・・・ＲＡＭ、２０，３０，４０・・・ターゲットボード、２２，３５，４５・・・書き込み可能メモリ（Ｅ２ＰＲＯＭ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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