(57)【要約】【課題】バス・リクエスト・アービタと称され、複数の入出力回路を選択的にＣＰＵなどに接続するようにしたバスアクセス制御装置１において、適切にアクセス権を付与するようにする。【解決手段】リクエスト検出部１１が、各入出力回路に対応したバス・マスタからのバス・リクエストＲＥＱ１〜ＲＥＱｎを受付けると、アクセス要求調整部１２は、基本的には、受付けた順に、待ち行列レジスタであるリクエスト処理待ち記録部１３に登録してゆく。また、同じ受付けタイミングに複数の回路からのリクエストが発生している場合には、優先度レジスタ２からの優先度のデータＰＲＩＯ１〜ＰＲＩＯｎを参照し、優先度が高い回路から順に登録してゆく。さらに、登録時に、既に登録されている入出力回路からのリクエストである場合には、２重登録を禁止する。これによって、優先度が低い回路にもアクセス権が与えられる。【選択図】  図１
2004302633.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路に共有されるバスのアクセス権を制御する装置において、
登録されている順に各回路へアクセス権を付与する待ち行列レジスタと、
前記各回路毎の優先度が予め設定されている優先度レジスタと、
前記各回路からのアクセス要求を、受付け順に前記待ち行列レジスタへ登録してゆくとともに、同じ受付けタイミングに複数の回路からのアクセス要求が発生している場合には、前記優先度レジスタを参照し、優先度が高い回路から順に前記待ち行列レジスタへ登録してゆくアクセス要求調整手段とを含み、
さらに前記アクセス要求調整手段は、前記待ち行列レジスタへの登録時に、該待ち行列レジスタを参照し、発生したアクセス要求が既に登録されている回路からのアクセス要求である場合には、そのアクセス要求の登録を禁止することを特徴とするバスアクセス制御装置。
【請求項２】
複数の回路に共有されるバスのアクセス権を制御する装置において、
同時に発生した複数の回路からのアクセス要求に対しては、優先度が高い回路から順にアクセス権を付与してゆき、それら総ての回路へアクセス権を付与した後、それ以後に発生したアクセス要求に対して順にアクセス権を付与してゆくアクセス要求調整手段を含むことを特徴とするバスアクセス制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バス・リクエスト・アービタなどと称され、複数の回路に共有されるバスのアクセス権を制御して、前記複数の入出力回路を選択的にＣＰＵなどに接続するようにしたバスアクセス制御装置に関する。
【０００２】
【従来の技術】
パーソナルコンピュータなどの情報処理装置では、マイクロプロッセッサやデジタルシグナルプロッセッサ等で実現される演算処理手段（ＣＰＵ）は、種々の周辺回路やインタフェイスなどを介してデータ伝送を行うことで、所望とする演算処理を実現するように構成されている。したがって、前記周辺回路やインタフェイスなどのバスへのアクセス権を適切に制御することが、前記演算処理を実現する上で重要である。特に、前記情報処理装置の搭載機器の一種であるプログラマブル表示器などでは、工作機械等に組込まれて使用されるので、センサやアクチュエータなどのための多数の入出力回路も前記バスに接続されることになり、そのアクセス制御の重要度は高い。
【０００３】
ここで、前記バスへのアクセス権の制御は、バス・リクエスト・アービタなどと称される制御装置で行われ、一般に、待ち行列レジスタを用いて行われる。具体的には、前記周辺回路、インタフェイスおよび入出力回路などから発生されたアクセス要求を、受付けた順に前記待ち行列レジスタに登録してゆき、接続中の回路の接続が終了（バスを開放）すると、その登録を削除し、前記待ち行列レジスタの次の順位に登録されている回路にアクセス権が与えらるというものである。こうして、アクセス要求を受付けた順にアクセス権を与える、所謂先入れ先出しでアクセス権を与えるように構成されている。
【０００４】
一方、もう１つの手法は、優先度を導入するものであり、一般に、優先度レジスタを用いて行われる。具体的には、優先度レジスタに各入出力回路等毎の優先度を予め設定しておき、接続中の回路の接続が終了すると、優先度が最も高い回路にアクセス権を与えるというものである。これによって、優先度（重要度）が高い回路程、優先的にアクセス権が与えられるように、改善が図られている。
【０００５】
たとえば、前記優先度を導入してアクセス要求を調整する従来技術として、特開平１０−９１５７７号公報が挙げられる。同従来技術では、前記優先度による制御に、ラウンドロビン制御がさらに組合わせて用いられている。詳しくは、前記優先度制御によって、その時点で発生しているアクセス要求の中で、優先度が最も高い入出力回路にアクセス権を与えるようにし、同じ受付けタイミングで、同じ優先度の入出力回路からアクセス要求が発生した場合は、前記ラウンドロビン制御によって、次回の同じ状況で、優先度を入換えるというものである。
【０００６】
【特許文献１】
特開平１０−９１５７７号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述のような優先度を導入した従来技術では、優先度が高い回路が繰返しアクセス要求を出している場合には、優先度が低い回路には、いつまで経ってもアクセス権が回って来ないという問題がある。たとえば、各入出力回路のバス・マスタからのバス・リクエストをｃｈ１，ｃｈ２，…，ｃｈｎで表し、前記優先度が、ｃｈ２＞ｃｈ３＞ｃｈ１＞…＞ｃｈｎと設定されており、図３（ｂ）で示すようにバス・リクエストが発生した場合、実際に付与されるアクセス権は、図３（ａ）で示すようになる。
【０００８】
すなわち、時刻ｔ０において、ｃｈ２，ｃｈ３，ｃｈｎのアクセス要求が同時に発生すると、最も優先度が高いｃｈ２のみにアクセス権が付与され、バスへの接続が行われる。
【０００９】
時刻ｔ１において、前記ｃｈ２の接続が終了（バスを開放）すると、前記時刻ｔ０から出ているｃｈ３，ｃｈｎのアクセス要求の内で、優先度が高い方のｃｈ３にアクセス権が付与され、バスへの接続が行われる。このとき、新たにｃｈ１からアクセス要求が発生しているけれども、該ｃｈ１は前記ｃｈ３よりも優先度が低いので、前記ｃｈ３にアクセス権が付与されることになる。
【００１０】
時刻ｔ２において、前記ｃｈ３の接続が終了すると、ｃｈ１，ｃｈｎのアクセス要求は引続き残っているけれども、新たにｃｈ２のアクセス要求が再び発生しており、該ｃｈ２は前記ｃｈ１，ｃｈｎよりも優先度が高いので、該ｃｈ２のアクセス要求が割込む形となり、該ｃｈ２にアクセス権が付与される。
【００１１】
時刻ｔ３において、前記ｃｈ２が再び接続を終了すると、引続き残っているｃｈ１，ｃｈｎのアクセス要求の内、優先度が高い方のｃｈ１にアクセス権が付与される。時刻ｔ４において、前記ｃｈ１の接続が終了すると、ようやくｃｈｎにアクセス権が付与される。
【００１２】
以上のように、最も速い時刻ｔ０からアクセス要求を発生しているｃｈｎは、その優先度の低さのために繰返しの割込みに遭い、なかなかアクセス権が回って来ず、著しい不均等が生じていることが理解される。
【００１３】
本発明の目的は、優先度を尊重しつつ、かつ著しい不均等を生じることもなく、適切にアクセス権を付与することができるバスアクセス制御装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明のバスアクセス制御装置は、複数の回路に共有されるバスのアクセス権を制御する装置において、登録されている順に各回路へアクセス権を付与する待ち行列レジスタと、前記各回路毎の優先度が予め設定されている優先度レジスタと、前記各回路からのアクセス要求を、受付け順に前記待ち行列レジスタへ登録してゆくとともに、同じ受付けタイミングに複数の回路からのアクセス要求が発生している場合には、前記優先度レジスタを参照し、優先度が高い回路から順に前記待ち行列レジスタへ登録してゆくアクセス要求調整手段とを含み、さらに前記アクセス要求調整手段は、前記待ち行列レジスタへの登録時に、該待ち行列レジスタを参照し、発生したアクセス要求が既に登録されている回路からのアクセス要求である場合には、そのアクセス要求の登録を禁止することを特徴とする。
【００１５】
上記の構成によれば、バス・リクエスト・アービタなどと称され、複数の入出力回路やインタフェイスなどに共有されるバスのアクセス権を制御して、複数の回路を選択的にＣＰＵなどに接続するようにした装置において、従来では、たとえば単純にアクセス要求を受付けた順に待ち行列レジスタに登録してゆき、接続中の回路の接続が終了すると、その登録を削除し、前記待ち行列レジスタの次の順位に登録されている回路にアクセス権が与えられることで、受付けた順にアクセス権を与えるように構成され、或いは優先度レジスタに各回路毎の優先度を予め設定しておき、接続中の回路の接続が終了すると、アクセス要求が出ている回路の中で、優先度が最も高い回路にアクセス権を与えるように構成されていたりするのを、本発明では、基本的には、アクセス要求調整手段は、アクセス要求を受付けた順に待ち行列レジスタに登録してゆくけれども、同じ受付けタイミングに複数の回路からのアクセス要求が発生している場合には、優先度レジスタを参照し、優先度が高い回路から順に前記待ち行列レジスタへ登録してゆく。そしてさらに注目すべきは、前記アクセス要求調整手段は、前記待ち行列レジスタへの登録時に、該待ち行列レジスタを参照し、発生したアクセス要求が既に登録されている回路からのアクセス要求である場合には、そのアクセス要求の登録を禁止する。
【００１６】
したがって、各回路の優先度に拘わらず、１つの回路のアクセス要求は、１つしか待ち行列レジスタに登録されず、既に登録されているアクセス要求がある場合には、それが終了してから次のアクセス要求の登録が可能になる。これによって、前記アクセス要求調整手段が、たとえば単にアクセス要求が出ている回路の中で、優先度が最も高い回路に、また前記優先度が最も高い回路が複数存在する場合には、最も早くアクセス要求を受付けた回路にアクセス権を与えるようにしたのでは、優先度が高い回路が繰返しアクセス要求を出している場合には、優先度が低い回路には、いつまで経ってもアクセス権が回って来ない可能性があるのに対して、本発明では、前記待ち行列レジスタへの重複した登録が禁止されるので、そのような不具合はない。
【００１７】
したがって、優先度を尊重しつつ、かつ著しい不均等を生じることもなく、適切にアクセス権を付与することができる。
【００１８】
また、本発明のバスアクセス制御装置は、複数の回路に共有されるバスのアクセス権を制御する装置において、同時に発生した複数の回路からのアクセス要求に対しては、優先度が高い回路から順にアクセス権を付与してゆき、それら総ての回路へアクセス権を付与した後、それ以後に発生したアクセス要求に対して順にアクセス権を付与してゆくアクセス要求調整手段を含むことを特徴とする。
【００１９】
上記の構成によれば、バス・リクエスト・アービタなどと称され、複数の回路に共有されるバスのアクセス権を制御して、前記複数の回路を選択的にＣＰＵなどに接続するようにした装置において、基本的には、アクセス要求調整手段は、アクセス要求を受付けた順に待ち行列レジスタに登録してゆくなどして、順にアクセス権を付与してゆく。一方、同じ受付けタイミングに複数の回路からのアクセス要求が発生している場合には、優先度レジスタを参照するなどして、優先度が高い回路から順に前記待ち行列レジスタへ登録するなどして、前記優先度が高い回路から順にアクセス権を付与してゆく。そしてさらに注目すべきは、前記アクセス要求調整手段は、前記同時に発生した複数の回路からのアクセス要求に対して、それら総ての回路へアクセス権を付与した後、それ以後に発生したアクセス要求に対して、上述のように順にアクセス権を付与してゆく。
【００２０】
したがって、前記同時に発生した複数の回路からのアクセス要求の内、優先度が高い回路へアクセス権を付与した後、残余の優先度が低い回路からのアクセス要求を未消化のままで、以後に発生したアクセス要求に対してアクセス権を付与するようなことはなく、前記優先度が低い回路からのアクセス要求であっても、それを確実に消化した後に、以後に発生したアクセス要求に答えることになる。したがって、優先度を尊重しつつ、かつ著しい不均等を生じることもなく、適切にアクセス権を付与することができる。
【００２１】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図３に基づいて説明すれば、以下のとおりである。
【００２２】
図１は、本発明の実施の一形態の情報処理装置におけるバスアクセス制御装置１の電気的構成を示すブロック図である。このバスアクセス制御装置１は、バス・リクエスト・アービタと称され、図示しない複数ｎチャネルの入出力回路に共有されるバスのアクセス権を、前記各入出力回路へのアクノリッジ信号ＡＣＫ１〜ＡＣＫｎの何れか１つのみを選択的にアクティブ、たとえばローレベルとし、残余を非アクティブ、したがってハイレベルとすることによって、制御する。
【００２３】
このバスアクセス制御装置１には、外部に優先度レジスタ２が設けられており、この優先度レジスタ２には、優先度順にＮ（Ｎ≦ｎ）個のレジスタが設けられている。そして最上位のレジスタに格納されているデータＰＲＩＯ１が最も優先度の高い入出力回路のチャネル番号を表し、以下下位のレジスタに格納されているデータＰＲＩＯ２〜ＰＲＩＯｎは、順に優先度の低い入出力回路のチャネル番号を表す。この優先度レジスタ２に格納されていないチャネル番号の入出力回路は、アクセスが禁止となる。前記優先度のデータＰＲＩＯ１〜ＰＲＩＯｎは、たとえばビット０〜ビット２の３ビット、したがって最大８チャネル設定可能となっており、この場合、最大チャネル数ｎも、８となる。
【００２４】
前記バスアクセス制御装置１は、リクエスト検出部１１と、アクセス要求調整部１２と、リクエスト処理待ち記録部１３と、バス・リクエスト発生部１４と、バス・アクノリッジセレクト部１５とを備えて構成されている。
【００２５】
前記リクエスト検出部１１は、各入出力回路に対応したバス・マスタからのバス・リクエスト（アクセス要求）ＲＥＱ１〜ＲＥＱｎを受付け、アクセス要求調整部１２へ出力する。前記バス・リクエストＲＥＱ１〜ＲＥＱｎは、たとえばフラグとなる１ビットの信号であり、リクエストが発生すると、アクティブのローレベルに立下がり、前記リクエスト検出部１１は、それらを予め定めるクロックタイミングで取込み、バス・リクエストＲＥＱ１’〜ＲＥＱｎ’として前記アクセス要求調整部１２へ転送する。
【００２６】
前記アクセス要求調整部１２は、リクエスト競合調停部と優先度選択部とを備えて構成されており、後に詳述するようにして、リクエスト処理待ち記録部１３へ、リクエストを出しているチャネル番号を、バス・リクエストｓｅｔＱとして書込む。その書込みにあたって、書込みのトリガとなる書込み信号ｅｎｔｒｙｑを合わせて出力する。
【００２７】
前記リクエスト処理待ち記録部１３は、前記待ち行列レジスタであり、たとえば前記ｎチャネルのレジスタを有し、最上位のレジスタに格納されているデータＱ１が第１番目の処理待ち順位、したがって現在アクセス権が与えられている入出力回路のチャネル番号を表し、以下下位のレジスタに格納されているデータＱ２〜Ｑｎは、順に接続を待機中の下位のチャネル番号を表す。このリクエスト処理待ち記録部１３は、先入れ先出しのシフトレジスタで構成され、後述するようにして前記バス・リクエスト発生部１４からシフト信号ＳＨが入力されると、前記最上位のレジスタのデータを消去し、下位側のレジスタから、データを順次繰上げてゆく。繰上げが行われた最下位のレジスタは空となり、前記バス・リクエストｓｅｔＱが入力されると、空のレジスタの中で、最上位のレジスタに、そのチャネル番号が書込まれる。
【００２８】
前記バス・リクエストｓｅｔＱも、前記優先度のデータＰＲＩＯ１〜ＰＲＩＯｎと同様に、たとえばビット０〜ビット２の３ビット、したがって最大８チャネルを表すことができる。本発明では、後述するように、リクエスト処理待ち記録部１３への重複した登録ができなくなっているので、該リクエスト処理待ち記録部１３のレジスタ数も、最大で、最大チャネル数ｎとなる。
【００２９】
一方、このバスアクセス制御装置１は、前述のように入出力回路のアクセス権を制御するものであり、図示しないデータバスを介してＣＰＵに接続される。したがって、このデータバスのアクセス権を制御するために、データバス・アービタ２１、データバスコントローラ２２およびＳＤＲＡＭコントローラ２３が設けられるとともに、バスセレクタ２４が設けられている。
【００３０】
前記リクエスト検出部１１は、前記バス・リクエストＲＥＱ１〜ＲＥＱｎの何れかが出力されている場合、すなわち少なくとも何れか１つのチャネルがアクセス要求を出している場合には、前記データバス・アービタ２１へバスリクエスト検知信号ＢＲＱＤＴを出力し、またアクセス要求調整部１２に、後述するようにして、リクエスト処理待ち記録部１３の待ち行列レジスタに、リクエスト発生の入出力回路の該当チャネルを記録させるとともに、バス・リクエスト発生部１４にバス・リクエストとして、信号ＯＵＴＢＲＥＱをアクティブ出力させる。
【００３１】
前記データバス・アービタ２１は、前記信号ＯＵＴＢＲＥＱに応答して図示しないＣＰＵへアクセス要求を出力し、アクセス権が得られると、前記データバスコントローラ２２へアクノリッジ信号ＡＣＫを出力する。また、前記データバス・アービタ２１は、前記アクノリッジ信号ＡＣＫに対応したアクノリッジ信号ＩＮＢＡＣＫを、前記バス・アクノリッジセレクト部１５へ出力する。前記アクノリッジ信号ＡＣＫがアクティブの間、前記データバスコントローラ２２は、該当チャネルからのデータバスアクセス制御を可能にする。
【００３２】
また、リクエスト処理待ち記録部１３の最上位のレジスタに格納されたデータＱ１が、チャネル選択信号ＣＨＳＥＬとして、バスセレクタ２４および前記バス・アクノリッジセレクト部１５へ出力される。バス・アクノリッジセレクト部１５は、前記アクノリッジ信号ＩＮＢＡＣＫに応答して、前記チャネル選択信号ＣＨＳＥＬで選択されたチャネルの入出力回路へ、前記アクノリッジ信号ＡＣＫ１〜ＡＣＫｎを出力する。このとき、バスセレクタ２４によって、選択されたチャネルの入出力回路のバスラインがデータバスに接続され、こうしてデータの通信が可能となる。
【００３３】
前記バス・リクエスト発生部１４は、前記シフト信号ＳＨによって、前記リクエスト処理待ち記録部１３内のデータをシフトさせるとともに、ＳＤＲＡＭコントローラ２３からの終了信号ＳＤＡＣＳＥＮＤの監視を開始し、データバスアービタ２１へ、バス・リクエスト信号ＯＵＴＢＲＥＱをアクティブとして出力する。ＳＤＲＡＭコントローラ２３は、ＳＤＲＡＭへのデータの入出力を制御しており、ＳＤＲＡＭへのデータの通信が終了すると、前記終了信号ＳＤＡＣＳＥＮＤをアクティブとする。バス・リクエスト発生部１４は、前記終了信号ＳＤＡＣＳＥＮＤを監視しており、予め定める時間以上に亘ってＳＤＲＡＭへのデータの入出力がないと、バス・マスタの暴走などによって不当にバスが占拠されているものと判断して、前記バス・リクエスト信号ＯＵＴＢＲＥＱを非アクティブとする。これによって、データバスアービタ２１からのアクノリッジ信号ＩＮＢＡＣＫは非アクティブとなり、バス・アクノリッジセレクト部１５からのアクノリッジ信号ＡＣＫ１〜ＡＣＫｎの出力が停止される。こうして、強制的にバスを開放させることができる。
【００３４】
図２は、上述のように構成される本発明のバスアクセス制御装置１によるアクセス権の付与動作を説明するためのタイミングチャートである。図２（ｂ）は、発生したバス・リクエストの様子を示すものであり、前述の図３（ｂ）と、全く同一である。また、各入出力回路のバス・マスタからのバス・リクエストをｃｈ１，ｃｈ２，…，ｃｈｎで表し、優先度が、ｃｈ２＞ｃｈ３＞ｃｈ１＞…＞ｃｈｎと設定されている点も同一である。
【００３５】
しかしながら、実際に付与されるアクセス権は、本発明では図２（ａ）で示すようになり、従来の前記図３（ａ）とは大きく異なる。なお、この図２の場合におけるリクエスト処理待ち記録部１３のストア内容の変化を、表１で示す。
【００３６】
【表１】
2004302633.tif 000003
【００３７】
これらの図２および表１を参照して、本発明の動作を詳述する。本発明では、前記アクセス要求調整部１２は、基本的には、アクセス要求を受付けた順にリクエスト処理待ち記録部１３に登録してゆくけれども、同じ受付けタイミングに複数の入出力回路からのアクセス要求が発生している場合には、優先度レジスタ２からの優先度のデータＰＲＩＯ１〜ＰＲＩＯｎを参照し、優先度が高い回路から順に前記リクエスト処理待ち記録部１３へ登録してゆく。さらに、そのリクエスト処理待ち記録部１３への登録時に、該リクエスト処理待ち記録部１３からのデータＱ１〜Ｑｎを参照し、発生したアクセス要求が既に登録されている入出力回路からのアクセス要求である場合には、そのアクセス要求の登録を禁止する（前記書込み信号ｅｎｔｒｙｑを非アクティブとする）。したがって、前記同時に発生した複数の回路からのアクセス要求に対して、それら総ての回路へアクセス権を付与した後に、それ以後に発生したアクセス要求に対して、順にアクセス権を付与してゆくことになる。
【００３８】
時刻ｔ０において、ｃｈ２，ｃｈ３，ｃｈｎのアクセス要求（バス・リクエストＲＥＱ２，ＲＥＱ３，ＲＥＱｎ）が同時に発生すると、前記アクセス要求調整部１２のリクエスト競合調停部は、優先度選択部からの優先度のデータＰＲＩＯ２，ＰＲＩＯ３，ＰＲＩＯｎを参照し、先ず最も優先度が高いｃｈ２のアクセス要求を前記リクエスト処理待ち記録部１３の最上位のレジスタに、前記バス・リクエストｓｅｔＱによってストアさせる。続いて、ｃｈ３，ｃｈｎのアクセス要求が、同様に前記バス・リクエストｓｅｔＱによって、順に下位のレジスタにストアされてゆく。これによって、ｃｈ２にアクセス権が付与され、データバスが空くと、該データバスへの接続が行われる。
【００３９】
時刻ｔ１において、前記ｃｈ２の接続が終了（バスを開放）すると、前記バス・リクエスト発生部１４からシフト信号ＳＨに応答して、最上位のレジスタの内容が消去され、続いてｃｈ３，ｃｈｎのアクセス要求が順次繰上げられる。これによって、ｃｈ３にアクセス権が付与され、データバスが空くと、該データバスへの接続が行われる。またこのとき、ｃｈ１のアクセス要求が発生しているので、前記リクエスト競合調停部は、該ｃｈ１のアクセス要求を、前記ｃｈｎの下位にストアさせる。
【００４０】
時刻ｔ２において、前記ｃｈ３の接続が終了すると、最上位のレジスタの内容が消去され、続いてｃｈｎ，ｃｈ１のアクセス要求が繰上げられる。これによって、ｃｈｎにアクセス権が付与され、データバスが空くと、該データバスへの接続が行われる。このとき、前記時刻ｔ１と同様に、新たにｃｈ２のアクセス要求が発生しているので、該ｃｈ２のアクセス要求が前記ｃｈ１の下位にストアされる。
【００４１】
時刻ｔ３において、前記ｃｈｎがバスを開放すると、最上位のレジスタの内容が消去され、続いてｃｈ１，ｃｈ２のアクセス要求が繰上げられる。これによって、ｃｈ１にアクセス権が付与される。同様に、時刻ｔ４において、前記ｃｈ１がバスを開放すると、最上位のレジスタの内容が消去され、続いてｃｈ２のアクセス要求が繰上げられ、該ｃｈ２にアクセス権が付与される。
ことができる。
【００４２】
以上のようにして、前記図３（ａ）で示すように、従来では、ｃｈｎが、最も速い時刻ｔ０からアクセス要求を発生していても、その優先度が低いためになかなかアクセス権が回って来ず、著しい不均等が生じているのに対して、本発明では、図２（ａ）で示すように、アクセス要求調整部１２は、基本的には、アクセス要求を受付けた順に、また同時に複数の入出力回路からアクセス要求を受付た場合には優先度順に、リクエスト処理待ち記録部１３に登録してゆくとともに、発生したアクセス要求が既に登録されている入出力回路からのアクセス要求である場合には、そのアクセス要求の登録を禁止することで、同時に発生したアクセス要求に対して、それら総ての入出力回路へアクセス権を付与した後に、それ以後に発生したアクセス要求に対して、順にアクセス権を付与してゆくので、優先度を尊重しつつ、かつ著しい不均等を生じることもなく、適切にアクセス権を付与する  ここで、特開平１１−３２３８号公報には、複数のジョブが一括して出された場合、他のユーザからのジョブがあると、それを分割して、待ち行列には、１ユーザに１ジョブしか入れないようにして、大容量のジョブが一括して出されても、それに続く他のユーザのジョブが長時間待たされるのを防止して、公平に処理することが記載されている。
【００４３】
しかしながら、この先行技術には、同時に複数のユーザからジョブが発生した場合の処理順位の決定方法や、優先度についての発想はなく、本発明とは全く異なるものである。
【００４４】
【発明の効果】
本発明のバスアクセス制御装置は、以上のように、バス・リクエスト・アービタなどと称され、複数の入出力回路やインタフェイスなどに共有されるバスのアクセス権を制御して、複数の回路を選択的にＣＰＵなどに接続するようにした装置において、基本的にはアクセス要求を受付けた順に待ち行列レジスタに登録してゆき、また同じ受付けタイミングに複数の回路からのアクセス要求が発生している場合には優先度が高い回路から順に前記待ち行列レジスタへ登録してゆくようにし、さらに前記待ち行列レジスタへの登録時に、該待ち行列レジスタを参照し、発生したアクセス要求が既に登録されている回路からのアクセス要求である場合には、そのアクセス要求の登録を禁止する。
【００４５】
それゆえ、前記待ち行列レジスタへの重複した登録が禁止されるので、優先度が高い回路が繰返しアクセス要求を出している場合には、優先度が低い回路には、いつまで経ってもアクセス権が回って来ないというような不具合はなく、優先度を尊重しつつ、かつ著しい不均等を生じることもなく、適切にアクセス権を付与することができる。
【００４６】
また、本発明のバスアクセス制御装置は、以上のように、バス・リクエスト・アービタなどと称され、複数の回路に共有されるバスのアクセス権を制御して、前記複数の回路を選択的にＣＰＵなどに接続するようにした装置において、基本的にはアクセス要求を受付けた順に待ち行列レジスタに登録してゆくなどして、順にアクセス権を付与してゆき、また同じ受付けタイミングに複数の回路からのアクセス要求が発生している場合には優先度が高い回路から順に前記待ち行列レジスタへ登録するなどして、前記優先度が高い回路から順にアクセス権を付与してゆくようにし、さらに前記同時に発生した複数の回路からのアクセス要求に対しては、それら総ての回路へアクセス権を付与した後、それ以後に発生したアクセス要求に対して、上述のように順にアクセス権を付与してゆく。
【００４７】
それゆえ、前記同時に発生した複数の回路からのアクセス要求の内、優先度が高い回路へアクセス権を付与した後、残余の優先度が低い回路からのアクセス要求を未消化のままで、以後に発生したアクセス要求に対してアクセス権を付与するようなことはなく、前記優先度が低い回路からのアクセス要求であっても、それを確実に消化した後に、以後に発生したアクセス要求に答えることになり、優先度を尊重しつつ、かつ著しい不均等を生じることもなく、適切にアクセス権を付与することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の情報処理装置におけるバスアクセス制御装置の電気的構成を示すブロック図である。
【図２】本発明のバスアクセス制御装置によるアクセス権の付与動作を説明するためのタイミングチャートである。
【図３】従来のバスアクセス制御装置によるアクセス権の付与動作を説明するためのタイミングチャートである。
【符号の説明】
１    バスアクセス制御装置
２    優先度レジスタ
１１    リクエスト検出部
１２    アクセス要求調整部
１３    リクエスト処理待ち記録部
１４    バス・リクエスト発生部
１５    バス・アクノリッジセレクト部
２１    データバス・アービタ
２２    データバスコントローラ
２３    ＳＤＲＡＭコントローラ
２４    バスセレクタ
【図１】
2004302633.tif 000004
【図２】
2004302633.tif 000005
【図３】
2004302633.tif 000006