(57)【要約】【課題】  レイアウト上で相違した幅を有するゲートラインを含む半導体装置が開示されている。【解決手段】  アクティブ領域及びフィールド領域が区分された半導体基板上に、ゲートラインが形成される。前記ゲートラインは、前記アクティブ領域上では第１幅を有し、前記フィールド領域上では前記第１幅より広い第２幅を有する。又、アクティブ領域上でのゲートラインの厚さは、フィールド領域上での厚さに対して厚い。高集積化によってフィールド領域上のゲート抵抗を減少させず、アクティブ領域での前記ゲートライン両側のコンタクトマージンが増加する。【選択図】    図２
2004311977.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ領域及びフィールド領域が区分された半導体基板と、
前記半導体基板に形成され、前記アクティブ領域上では第１幅を有し、前記フィールド領域上では前記第１幅より広い第２幅を有するゲートラインと、を具備することを特徴とする半導体装置。
【請求項２】
前記第１幅を有するゲートラインの両側面は、前記第２幅を有するゲートラインの両側面からそれぞれ一定の長さだけ縮小された形態を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１幅を有するゲートラインの一側面は、前記第２幅を有するゲートラインの一側面から一定の長さだけ縮小された形態を有し、前記第１幅を有するゲートラインの残りの一側面は、前記第２幅を有するゲートラインの一側面と同一延長線に延長される形態を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記アクティブ領域上に形成されたゲートライン下の半導体基板部位には、下部ゲートパターンを形成するためのトレンチが形成され、前記トレンチ内部には、前記アクティブ領域上に形成されたゲートラインの底面と接触する下部ゲートパターンが形成されたことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記下部ゲートパターンの幅は、前記ゲートラインの第１幅より狭いことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記下部ゲートパターンの幅は、前記ゲートラインの第１幅より広いことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記アクティブ領域上に形成されたゲートラインは、前記半導体基板の表面下に所定の厚さだけ延長されたことを特徴とする請求項６記載の半導体装置。
【請求項８】
前記トレンチの内部表面にゲート絶縁膜を更に含むことを特徴とする請求項４記載の半導体装置。
【請求項９】
前記ゲートライン上にハードマスク膜パターンが更に形成されたことを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記ゲートラインの第２幅は、前記ゲートラインの抵抗を補償して目標とする全体ゲートラインの抵抗を有するように、前記第１幅に対して側方に拡張されることを特徴とする請求項１記載の半導体装置。
【請求項１１】
アクティブ領域及びフィールド領域が区分され、下部ゲートパターンを定義するトレンチが形成された半導体基板と、
前記半導体基板のトレンチ内に形成されたゲート絶縁膜パターンと、
前記ゲート絶縁膜パターンを含むトレンチの内部に形成された下部ゲートパターンと、
前記下部ゲートパターン及びフィールド領域上に形成され、前記下部ゲートパターン上では第１幅を有し、前記フィールド領域上では前記第１幅より広い第２幅を有するゲートラインと、
前記第１幅を有するゲートラインの両側のアクティブ領域下に形成されたソース／ドレーン領域と、を具備することを特徴とする半導体装置。
【請求項１２】
前記第１幅を有するゲートラインの両側面は、前記第２幅を有するゲートラインの両側面からそれぞれ一定の長さだけ縮小された形態を有することを特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第１幅を有するゲートラインにおいて前記ソース領域に向かう一側面は、前記第２幅を有するゲートラインの一側面から一定の長さだけ縮小された形態を有し、前記第１幅を有するゲートラインにおいて前記ドレーン領域に向かう残りの一側面は、前記第２幅を有するゲートラインの一側面と同一延長線上で延長される形態を有することを特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記第１幅を有するゲートラインにおいて前記ドレーン領域に向かう一側面は、前記第２幅を有するゲートラインの一側面から一定の長さだけ縮小された形態を有し、前記第１幅を有するゲートラインにおいて前記ソース領域に向かう残りの一側面は、前記第２幅を有するゲートラインの一側面と同一延長線上で延長されることを特徴とする請求項１１記載の半導体装置。
【請求項１５】
前記下部ゲートパターンの幅は、前記ゲートラインの第１幅と同一であるか、或いは前記第１幅より狭いことを特徴とする請求項１１記載の半導体装置。
【請求項１６】
前記下部ゲートパターンの幅は、前記ゲートラインの第１幅より広いことを特徴とする請求項１１記載の半導体装置。
【請求項１７】
前記アクティブ領域上に形成されたゲートラインは、前記半導体基板の表面下にリセスされ、所定の厚さだけ基板下に延長されたことを特徴とする請求項１６記載の半導体装置。
【請求項１８】
前記ゲートラインの両側壁にはスペーサが形成され、前記アクティブ領域上に形成されたゲートラインの間にはセルフアラインコンタクトを具備することを特徴とする請求項１１記載の半導体装置。
【請求項１９】
前記ゲートラインの第２幅は、前記ゲートラインの抵抗を補償して目標とする全体ゲートラインの抵抗を有するように前記第１幅に対して側方に拡張されることを特徴とする請求項１１記載の半導体装置。
【請求項２０】
i）半導体基板にアクティブ領域及びフィールド領域を形成する段階と、
ii）前記アクティブ領域及びフィールド領域が区分された基板上に、ゲート導電膜を蒸着する段階と、
iii）前記ゲート導電膜の所定部位をエッチングして、前記アクティブ領域上では第１幅を有し、前記フィールド領域上では前記第１幅に対して広い第２幅を有するゲートラインを形成する段階と、を行うことを特徴とする半導体装置の形成方法。
【請求項２１】
前記iii）段階の前記ゲートラインは、
前記第１幅を有する部位のゲートラインの両側面が、前記第２幅を有する部位のゲートラインの両側面からそれぞれ一定の長さだけ縮小された形態を有するように前記ゲート導電膜をエッチングして形成することを特徴とする請求項２０記載の半導体装置。
【請求項２２】
前記iii）段階の前記ゲートラインは、
前記第１幅を有するゲートラインの一側面が、前記第２幅を有するゲートラインの一側面から一定の長さだけ縮小された形態を有し、前記第１幅を有するゲートラインの残りの一側面が、前記第２幅を有するゲートラインの一側面と同一延長線上で延長される形態を有するように前記ゲート導電膜をエッチングして形成することを特徴とする請求項２０記載の半導体装置の形成方法。
【請求項２３】
前記i）段階を行った後に、
前記半導体基板でアクティブ領域内の所定部位をエッチングして下部ゲートパターンを定義するためのトレンチを形成する段階を更に行うことを特徴とする請求項２０記載の半導体装置の形成方法。
【請求項２４】
前記ゲート導電膜は、
導電物質で前記トレンチの内部を埋め立て、前記ゲートパターンを形成しながら、前記基板上に前記導電物質を一定厚さに蒸着して形成することを特徴とする請求項２３記載の半導体装置の形成方法。
【請求項２５】
トレンチの幅は、前記ゲートラインの第１幅より狭く形成することを特徴とする請求項２３記載の半導体装置の形成方法。
【請求項２６】
前記ゲートラインは、前記ゲート導電膜を前記基板表面が露出されるようにエッチングして形成することを特徴とする請求項２３記載の半導体装置の形成方法。
【請求項２７】
前記トレンチの幅は、前記ゲートラインの第１幅より広く形成することを特徴とする請求項２３記載の半導体装置の形成方法。
【請求項２８】
前記ゲートラインは、前記ゲート導電膜を前記基板表面下の所定厚さまでエッチングして形成することを特徴とする請求項２３記載の半導体装置の形成方法。
【請求項２９】
前記トレンチの内部表面にゲート絶縁膜を形成する段階を更に行うことを特徴とする請求項２３記載の半導体装置の形成方法。
【請求項３０】
前記ii）段階を行った後に、
前記ゲート導電膜上にハードマスク膜を形成する段階と、
前記ハードマスク膜の所定部位をエッチングして前記ゲートラインをパターニングするためのハードマスクパターンを形成する段階と、を更に行うことを特徴とする請求項２０記載の半導体装置の形成方法。
【請求項３１】
i）半導体基板にアクティブ領域及びフィールド領域を形成する段階と、
ii）前記基板でアクティブ領域の所定部位をエッチングして下部ゲートパターン形成用トレンチを形成する段階と、
iii）前記トレンチの内部面にゲート絶縁膜を蒸着する段階と、
iv）前記ゲート絶縁膜が形成されたトレンチの内部を埋め立てながら基板表面上に一定厚さに導電物質を蒸着させ、前記トレンチの内部には下部ゲートパターンを形成しながら基板上にはゲート導電膜を形成する段階と、
v）前記ゲート導電膜の所定部位をエッチングして、前記アクティブ領域上では第１幅を有し、前記フィールド領域上では前記第１幅に対して広い第２幅を有するゲートラインを形成する段階と、を行うことを特徴とする半導体装置の形成方法。
【請求項３２】
前記i）段階を行った後に、前記第２幅を有するゲートラインの両側にソース及びドレーン領域を形成するために、前記基板の表面下に不純物イオンを注入する工程を更に行うことを特徴とする請求項３１記載の半導体装置の形成方法。
【請求項３３】
前記第１幅を有する部位のゲートラインの両側面が、前記第２幅を有する部位のゲートラインの両側面からそれぞれ一定の長さだけ縮小された形態を有するように前記ゲート導電膜をエッチングして形成することを特徴とする請求項３１記載の半導体装置の形成方法。
【請求項３４】
前記v）段階の前記ゲートラインは、
前記第１幅を有する部位のゲートラインからソース領域に向かう一側面が、前記第２幅を有するゲートラインの一側面から一定の長さだけ縮小された形態を有し、前記第１幅を有するゲートラインからドレーン領域に向かう残りの一側面が、前記第２幅を有するゲートラインの一側面と同一延長線上で延長される形態を有するように、前記ゲート導電膜をエッチングして形成することを特徴とする請求項３１記載の半導体装置の形成方法。
【請求項３５】
前記v）段階の前記ゲートラインは、
前記第１幅を有する部位のゲートラインからドレーン領域に向かう一側面が、前記第２幅を有するゲートラインの一側面から一定の長さだけ縮小された形態を有し、前記第１幅を有するゲートラインからソース領域に向かう残りの一側面が、前記第２幅を有するゲートラインの一側面と同一延長線上で延長される形態を有するように、前記ゲート導電膜をエッチングして形成することを特徴とする請求項３１記載の半導体装置の形成方法。
【請求項３６】
トレンチの幅は、前記ゲートラインの第１幅より狭く形成することを特徴とする請求項３１記載の半導体装置の形成方法。
【請求項３７】
前記ゲートラインは、前記ゲート導電膜を前記基板表面が露出されるようにエッチングして形成することを特徴とする請求項３６記載の半導体装置の形成方法。
【請求項３８】
前記トレンチの幅は、前記ゲートラインの第１幅より広く形成することを特徴とする請求項３１記載の半導体装置の形成方法。
【請求項３９】
前記ゲートラインは、前記ゲート導電膜を前記基板表面下に所定厚さまでエッチングして形成することを特徴とする請求項３８記載の半導体装置の形成方法。
【請求項４０】
前記iv）段階を行った後に、
前記ゲート導電膜上にハードマスク膜を形成する段階と、
前記ハードマスク膜の所定部位をエッチングして前記ゲートラインをパターニングするためのハードマスクパターンを形成する段階と、を更に行うことを特徴とする請求項３１記載の半導体装置の形成方法。
【請求項４１】
前記v）段階を行った後に、
前記ゲートライン及びハードマスクを含む構造物の側壁にスペーサを形成する段階と、
前記構造物を埋め立てるように層間絶縁膜を形成する段階と、
前記層間絶縁膜の所定部位をエッチングして前記構造物間に該当するアクティブパターン上にセルフアラインコンタクトホールを形成する段階と、を行うことを特徴とする請求項３１記載の半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細にはゲートラインを含む半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置が高集積化されるにつれて、ＭＯＳトランジスタのゲート電極のゲート長は、非常に減少されており、前記隣接するゲート電極間の間隔も非常に減少されている。
【０００３】
半導体装置における前記ゲート長が減少するにつれて、前記ＭＯＳトランジスタの特性を確保することが難しくなっている。例えば、ＭＯＳトランジスタのしきい電圧を、半導体装置が要求する水準まで上昇させることは困難である。前記ゲート長を変化させずに前記ＭＯＳトランジスタのしきい電圧を上昇させるためには、ソース及びドレーン領域のドーピング濃度を増加させなければならない。しかし、前記ソース及びドレーン領域のドーピング濃度を増加させる場合、バルク側への漏洩電流（ｏｆｆ  ｌｅａｋａｇｅ）が増加することになって、半導体装置の特性を低下させる。特に、ＤＲＡＭ装置の場合、セルトランジスタで漏洩電流が増加されると、リフレッシュ特性が悪化して動作不良が発生する問題点がある。
【０００４】
従って、半導体装置の集積度を変更せずに、前記ＭＯＳトランジスタの特性を確保するためのゲート電極のレイアウト設計方法が要求されている。このような要求を満足させるために、従来はアクティブ領域で幅が拡張されるカーブドゲートラインを用いてレイアウトを設計している。
【０００５】
図１は、従来のＤＲＡＭ装置において、カーブドゲートラインのレイアウト図である。
【０００６】
図１に図示された従来のＤＲＡＭ装置は、ライン（ｌｉｎｅ）とスペース（ｓｐａｃｅ）との間隔をＦとする時、単位セルサイズが８Ｆ２になるように設計されている。
【０００７】
図１を参照すると、アクティブ領域１０上に形成される前記ゲートライン部位１２ａは、ドレーン領域（即ち、キャパシタコンタクト領域）１４側に突出されて線幅が増加される構造を有する。従って、ＭＯＳトランジスタは、ゲート長を拡張しながらソース領域（即ち、ビットラインコンタクト領域）１６のサイズは同一に維持することができる。
【０００８】
しかし、前記ゲートライン１２がドレーン領域に突出されるようにカーブを有するので、前記ゲートライン１２が突出された長さだけ前記ドレーン領域１４の幅が減少する問題点がある。このために、前記ドレーン領域１４にキャパシタコンタクトを形成する工程が難しくなり、キャパシタコンタクト抵抗も増加する問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明の第１目的は、カーブドゲートライン（Ｃｕｒｖｅｄ  ｇａｔｅ  ｌｉｎｅ）を含む半導体装置の形成方法を提供することにある。
【００１０】
本発明の第２目的は、カーブドゲートラインを含む半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
前記した第１目的を達成するために、本発明は、アクティブ領域及びフィールド領域が区分された半導体基板と、前記半導体基板に形成され、前記アクティブ領域上では第１幅を有し、前記フィールド領域上では前記第１幅より広い第２幅を有するゲートラインと、を具備する半導体装置を提供する。
【００１２】
又、前記した第１目的を達成するために、本発明は、アクティブ領域及びフィールド領域が区分され、下部ゲートパターンを定義するトレンチが形成された半導体基板と、前記半導体基板のトレンチ内に形成されたゲート絶縁膜パターンと、前記ゲート絶縁膜パターンを含むトレンチの内部に形成された下部ゲートパターンと、前記下部ゲートパターン及びフィールド領域上に形成され、前記下部ゲートパターン上では第１幅を有し、前記フィールド領域上では前記第１幅より広い第２幅を有するゲートラインと、を具備する半導体装置を提供する。
【００１３】
前記した第２目的を達成するために、本発明は、半導体基板にアクティブ領域及びフィールド領域を形成する。前記アクティブ領域及びフィールド領域が区分された基板上に、ゲート導電膜を蒸着する。前記ゲート導電膜の所定部位をエッチングして、前記アクティブ領域上では第１幅を有し、前記フィールド領域上では前記第１幅に対して広い第２幅を有するゲートラインを形成する段階と、を含んで半導体装置を形成する。
【００１４】
又、前記した第２目的を達成するために、本発明は、半導体基板にアクティブ領域及びフィールド領域を形成する。前記基板でアクティブ領域の所定部位をエッチングして下部ゲートパターン形成用トレンチを形成する。前記トレンチ内部面にゲート絶縁膜を蒸着する。前記ゲート絶縁膜上に導電物質で前記トレンチ内部を埋め立てて下部ゲートパターンを形成し、前記基板表面上にも一定厚さに前記導電物質を蒸着させてゲート導電膜を形成する。前記ゲート導電膜の所定部位をエッチングして、前記アクティブ領域上では第１幅を有し、前記フィールド領域上では前記第１幅に対して広い第２幅を有するゲートラインを形成する段階を含んで半導体装置を形成する。
【００１５】
前記のように、アクティブ領域上に形成されるゲートラインの第１幅を、フィールド領域上に形成されるゲートラインの第２幅より狭く形成することにより、前記ゲートライン間の間隔を増加させることができる。従って、前記ゲートライン間のコンタクト形成領域が広くなるので、コンタクトマージンを増加させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明の好ましい実施例を詳細に説明する。
【００１７】
＜実施例１＞
図２は、本発明の第１実施例に係る半導体装置において、カーブドゲートラインのレイアウト図である。図３は、図２のＸ−Ｘ′を切断した半導体装置のセルトランジスタの断面図である。
【００１８】
以下で説明する半導体装置は、ライン（ｌｉｎｅ）とスペース（ｓｐａｃｅ）との間隔をそれぞれＦとする時、単位セルサイズが８Ｆ２になるように設計されているＤＲＡＭ装置である。しかし、単位セルサイズが６Ｆ２であるメモリセル及び４Ｆ２であるメモリセル等にも同様に適用することができる。
【００１９】
図２及び図３を参照すると、フィールド領域１００ａ及びアクティブ領域１００ｂ（図２参照）が区分された半導体基板１００が提供される。前記フィールド領域１００ａには、半導体基板１００の表面下の一定の厚さだけシリコン酸化膜が満たされた素子分離用トレンチが形成されている。前記それぞれのアクティブ領域１００ｂは、前記フィールド領域１００ａにより孤立する。
【００２０】
前記アクティブ領域１００ｂで、ゲートライン１３０が形成される部位には、ゲートトレンチ１１０（図３参照）が形成されている。前記孤立した一つのアクティブ領域１００ｂには、二つのゲートトレンチが形成されている。前記ゲートトレンチ１１０は、底面の角部位がラウンドされている。
【００２１】
前記ゲートトレンチ１１０内には、１００〜３００Åの薄い厚さのゲート絶縁膜１１４（図３参照）が形成されている。前記ゲート絶縁膜１１４は、シリコン酸化膜で形成されることができる。前記ゲート絶縁膜１１４が形成されているゲートトレンチ１１０の内部には、下部ゲートパターン１２０（図３参照）が形成されている。前記下部ゲートパターン１２０は、前記半導体基板１００の表面下に形成され、ＭＯＳトランジスタのゲート電極の役割を果たす。
【００２２】
前記下部ゲートパターン１２０及びフィールド領域１００ａ上を通過するようにゲートライン１３０が形成されている。前記孤立した一つのアクティブ領域１００ｂ上には、二つの平行なゲートライン１３０が形成される。以下では、前記下部ゲートパターン１２０上に形成されたゲートライン１３０部位をアクセスゲート（Ａｃｃｅｓｓ  Ｇａｔｅ）１３０ａと言い、前記フィールド領域１００ａ上に形成されたゲートライン１３０部位をパスゲート（Ｐａｓｓ  Ｇａｔｅ）１３０ｂと言う。
【００２３】
前記下部ゲートパターン１２０上に形成されたアクセスゲート１３０ａは、第１幅Ｌ１を有し、前記フィールド領域１００ａ上に形成されたパスゲート１３０ｂは、前記第１幅Ｌ１より広い第２幅Ｌ２を有する。
【００２４】
前記第１幅Ｌ１は、前記下部ゲートパターン１２０の線幅と同一であるか、前記下部ゲートパターン１２０の線幅より広い。そして、前記第１幅Ｌ１を有するアクセスゲート１３０ａの両側面は、前記第２幅Ｌ２を有するパスゲート１３０ｂの両側面でそれぞれ一定の長さだけ内側に縮小された形態を有する。この際、前記フィールド領域１００ａ上に形成されるパスゲート１３０ｂは、前記第１幅Ｌ１より広い第２幅Ｌ２を有するように形成することにより、前記ゲートライン１３０の抵抗の増加を補償することができる。
【００２５】
具体的に、前記パスゲート１３０ｂの第２幅Ｌ２はＦとし、前記パスゲート間の間隔Ｌ３（図２参照）は前記第２幅Ｌ２と同様にＦとする。そして、前記アクセスゲート１３０ａの第１幅Ｌ１は、Ｆ−ｄ１（ｄ１＜Ｆ）とする。この際、前記アクセスゲート１３０ａの両側面は、前記パスゲート１３０ｂの両側縁からそれぞれｄ１／２だけ減少された形態を有する。
【００２６】
そうすると、図２に図示されたように、前記アクセスゲート１３０ａが互いに平行な場合、前記アクセスゲート１３０ａ間の間隔Ａ２はＦ＋ｄ１になる。又、前記アクセスゲート１３０ａと前記パスゲート１３０ｂとの間の間隔Ａ１はＦ＋（ｄ１／２）になる。
【００２７】
前記ゲートライン１３０の上部には、ハードマスクパターン１４０が具備される。前記ゲートライン１３０及びハードマスクパターン１４０が積層された構造物の側面にスペーサ１５０が具備される。
【００２８】
前記アクセスゲート１３０ａの両側には、ＭＯＳトランジスタのソース領域１０６ａ及びドレーン領域１０６ｂが形成される。
【００２９】
前記一つの孤立したアクティブ領域１００ｂ内には、二つのＭＯＳトランジスタが形成される。即ち、前記一つの孤立したアクティブ領域１００ｂ上に形成される二つのアクセスゲート１３０ａの間には、共通のソース領域１０６ａ（図３参照、ビットラインコンタクト形成領域）が形成され、前記ソース領域１０６ａと対向し、前記アクセスゲート１３０ａと隣接する部位には、ドレーン領域１０６ｂ（図３参照、キャパシタコンタクト形成領域）が形成される。
【００３０】
この際、前記ソース領域１０６ａの幅Ａ２はＦ＋ｄ１になり、前記ドレーン領域１０６ｂの幅Ａ１は、Ｆ＋（ｄ１／２）になる。
【００３１】
前記ゲートライン１３０及びハードマスクパターン１４０が積層された構造物を埋め立てる層間絶縁膜１６０が形成されている。そして、前記層間絶縁膜１６０の所定部位には、前記ソース／ドレーン領域１０６ａ、１０６ｂと導通するセルフアラインコンタクト１７０が形成される。
【００３２】
前述したように、前記下部ゲートパターン上に形成されるゲートラインの幅が減少され、且つ、ゲートライン間のソース及びドレーン領域が増加する。このため、ＭＯＳトランジスタのソース／ドレーン領域と導通するコンタクトのサイズが増加されコンタクト抵抗が減少する。
【００３３】
図４乃至図１０は、前記図２及び図３に図示したセルトランジスタの製造方法を示す断面図である。
【００３４】
図４を参照すると、半導体基板１００の上部に通常的なトレンチ素子分離工程を行って、アクティブ領域１００ｂ及びフィールド領域１００ａを区分する。前記アクティブ領域１００ｂは、図２のレイアウトのようにフィールド領域１００ａにより孤立する。
【００３５】
前記半導体基板１００上にバッファー酸化膜１０１を１００Å程度の薄い厚さに形成する。その後、後に形成されるトレンチの深さを考慮して、ソース／ドレーンを形成するための不純物イオン１０５を注入する。前記不純物イオン１０５を形成しようとするトランジスタのタイプによって３族又は５族の不純物イオンを注入する。
【００３６】
図５を参照すると、前記半導体基板１００でゲートライン１３０が形成される部位を露出する第１フォトレジストパターン１０２を形成する。その後、前記第１フォトレジストパターン１０２をマスクとして用いて前記半導体基板１００を選択的にエッチングして、下部ゲートパターンを形成するためのゲートトレンチ１０９を形成する。
【００３７】
前記一つの孤立したアクティブ領域１００ｂには、二つのトレンチを形成する。そして、前記ゲートトレンチ１０９の幅は、前記アクティブ領域１００ｂ上に形成されるゲートライン１３０の幅と同一であるか、前記ゲートライン１３０の幅より狭く形成する。
【００３８】
本実施例では、前記ゲートトレンチ１０９の幅を７０〜９０ｎｍに形成する。前記ゲートトレンチ１０９の深さは、ＭＯＳトランジスタの設計されたリセスチャンネル長及びソース／ドレーンのドーピングの深さ等を考慮して定められる。本実施例では、前記ゲートトレンチ１０９の深さを１０００〜１５００Åに形成する。
【００３９】
図６を参照すると、前記第１フォトレジストパターン１０２を通常のアッシング及びストリップ工程により除去する。
【００４０】
その後、ケミカルドライエッチング（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈ）により露出された半導体基板１００を、選択的に等方性エッチングして、前記ゲートトレンチ１１０の底面の角部位をラウンディングする。前記ゲートトレンチ１１０の側面及び底面プロファイルは、ＭＯＳトランジスタのリセスチャンネルが形成される領域を決定し、前記ゲートトレンチ１１０の底面の角部位をラウンディングすることにより、リセスチャンネルを容易に形成することができる。又、前記ケミカルドライエッチングを行うにつれて、前記アクティブ領域１００ｂの縁でゲートトレンチ１１０の傾きのために、エッチングされずに残っているシリコンが除去される効果がある。しかし、前記ケミカルドライエッチングは、工程の単純化のために省略することもできる。
【００４１】
その後、図示していないが、前記ゲートトレンチ１１０をエッチングする時に発生したダメージをキュアリング（ｃｕｒｉｎｇ）するための熱酸化膜を形成する。その後、前記熱酸化膜及び下部のバッファー酸化膜１０１をウェットエッチング工程により同時に除去する。
【００４２】
図７を参照すると、前記ゲートトレンチ１１０の側面、底面及び半導体基板１００の上部面にゲート絶縁膜１１４を形成する。その後、前記ゲート絶縁膜１１４が形成されたゲートトレンチ１１０の内部を埋め立てながら、半導体基板１００の表面上に一定の厚さに導電物質を蒸着させて前記ゲートトレンチ１１０の内部には下部ゲートパターン１２０を形成し、同時に半導体基板１００上にはゲート導電膜１２５を形成する。
【００４３】
その後、前記ゲート導電膜１２５上にシリコン窒化物でハードマスク膜１３５を形成する。
【００４４】
図８を参照すると、前記ハードマスク膜１３５上に、アクティブ領域１００ｂ上では第１幅Ｌ１を有し、前記フィールド領域上では前記第１幅Ｌ１より広い第２幅Ｌ２を有するゲートライン１３０をパターニングするための第２フォトレジストパターン１３８を形成する。前記ゲートライン１３０で、前記アクティブ領域１００ｂ上に形成される部位は、アクセスゲート１３０ａと言い、前記フィールド領域１００ａ上に形成される部位は、パスゲート１３０ｂと言う。
【００４５】
この際、前記第２フォトレジストパターン１３８は、前記ゲートライン１３０の第１幅Ｌ１が下部に形成されたゲートトレンチ１１０の線幅より広く形成する。又、前記第２フォトレジストパターン１３８は、前記第１幅Ｌ１を有するアクセスゲートの両側面が前記第２幅Ｌ２を有するパスゲートの両側面からそれぞれ一定の長さだけ内側に縮小された形状になるように形成する。
【００４６】
前記第２フォトレジストパターン１３８をエッチングマスクとして用いて前記ハードマスク膜１３５をエッチングしてハードマスクパターン１４０を形成する。その後、前記第２フォトレジストパターン１３８を通常のアッシング及びストリップ工程により除去する。
【００４７】
前記ハードマスクパターン１４０をエッチングマスクとして用いて前記半導体基板１００の表面が露出されるように前記ゲート導電膜１２５をエッチングしてゲートライン１３０を形成する。そうすると、図２に示したように、前記一つの孤立したアクティブ領域１００ｂ上には、二つのゲートライン１３０が互いに平行に形成される。
【００４８】
図９を参照すると、前記ゲートライン１３０を形成しながら発生されたダメージをキュアリングするための熱酸化膜（図示せず）を形成する。その後、前記ゲートライン１３０及び半導体基板１００に所定の厚さにシリコン窒化膜（図示せず）を蒸着し、前記蒸着されたシリコン窒化膜を異方性エッチングしてスペーサ１５０を形成する。
【００４９】
図１０を参照すると、前記ゲートライン１３０を埋め立てるように、層間絶縁膜１６０を形成する。その後、前記層間絶縁膜１６０の所定部位をエッチングして前記ソース及びドレーン領域を露出させるセルフアラインコンタクトホール１６５を形成する。
【００５０】
その後、図３に示したように、前記セルフアラインコンタクトホール１６５内に導電物質を埋め立て、平坦化工程を行ってセルフアラインコンタクト１７０を形成する。
【００５１】
前記工程により形成されるＭＯＳトランジスタは、フィールド領域上に形成されるパスゲートの線幅よりアクティブ領域上に形成されるアクセスゲートの線幅が狭い。このため、前記アクセスゲート間の間隔が従来に対して増加されるので、ソース及びドレーン領域を選択的に露出させるセルフアラインコンタクトホールの形成が容易になる。又、前記ソース／ドレーン領域と接触するセルフアラインコンタクトのサイズが増加されコンタクト抵抗が減少する効果がある。
【００５２】
前記フィールド領域上に形成されるパスゲートの線幅は、前記アクセスゲートの線幅より広く形成することにより、ゲートラインの抵抗が増加することを補償することができる。
【００５３】
前記ＭＯＳトランジスタは、リセスチャンネルを有するので、前記アクセスゲートの線幅が減少しても、しきい電圧の減少、漏洩電流の増加及びショットチャンネル効果等の問題点を最小化することができる。
【００５４】
＜実施例２＞
図１１は、本発明の実施例２による半導体装置でカーブドゲートラインを含むセルトランジスタの断面図である。以下で説明する第２実施例は、前記下部ゲートパターンの形状でのみ第１実施例と区分され、前記カーブドゲートラインのレイアウトは、前記第１実施例の図２と同様である。
【００５５】
図１１を参照すると、半導体基板２００は、フィールド領域２００ａ及びアクティブ領域２００ｂに区分される。
【００５６】
前記アクティブ領域２００ｂでゲートライン２３０が形成される部位には、ゲートトレンチ２１０が形成されている。前記ゲートトレンチ２１０内には、１００〜３００Åの薄い厚さにゲート絶縁膜２１４が形成されている。前記ゲート絶縁膜２１４が形成されているゲートトレンチ２１０の内部には、下部ゲートパターン２２０が形成されている。
【００５７】
前記下部ゲートパターン２２０及びフィールド領域２００ａ上を通過するゲートライン２３０が形成されている。前記ゲートライン２３０で前記下部ゲートパターン２２０上に形成されたゲートライン２３０部位をアクセスゲート（Ａｃｃｅｓｓ  Ｇａｔｅ）２３０ａと言い、前記フィールド領域２００ａ上に形成されたゲートライン２３０部位をパスゲート（Ｐａｓｓ  Ｇａｔｅ）２３０ｂと言う。
【００５８】
前記アクセスゲート２３０ａは第１幅Ｌ１を有し、前記パスゲート２３０ｂは前記第１幅Ｌ１より広い第２幅Ｌ２を有する。前記第１幅Ｌ１は、前記下部ゲートパターン２２０の線幅より狭い。そして、前記アクセスゲート２３０ａは、前記半導体基板２００の表面下に一定の厚さだけリセスされている。前記アクセスゲート２３０ａが、前記半導体基板２００の表面下にリセスされる厚さは、ソース／ドレーン領域２０６ａ、２０６ｂのジャンクション深さより浅く、好ましくは５００Å以下になるようにする。
【００５９】
この際、前記アクセスゲート２３０ａの両側面は、前記図２に示したように、前記パスゲート２３０ｂの両側面でそれぞれ一定の長さだけ縮小された形態を有する。
【００６０】
前記ゲートライン２３０の上部には、ハードマスクパターン２４０が具備される。前記ゲートライン２３０及びハードマスクパターン２４０が積層された構造物の側面にスペーサ２５０が具備される。
【００６１】
前記ゲートライン２３０の間に位置したアクティブ領域２００ｂには、ＭＯＳトランジスタのソース／ドレーン領域２０６ａ、２０６ｂが形成される。前記ゲートライン２３０及びハードマスクパターン２４０が積層された構造物を埋め立てる層間絶縁膜２６０が形成されている。そして、前記層間絶縁膜２６０の所定部位には、前記ソース／ドレーン領域２０６ａ、２０６ｂと導通するセルフアラインコンタクト２７０が形成される。
【００６２】
本実施例によるＭＯＳトランジスタでは、下部ゲートパターンの線幅が、アクセスゲートの線幅より広く形成される。このため、前記下部ゲートパターンとゲートライン間のオーバーラップマージンが増加されて工程が容易になる。又、前記ＭＯＳトランジスタのリセスチャンネルの長さが増加する効果がある。
【００６３】
図１２乃至図１６は、本実施例によるカーブドゲートラインを含むセルトランジスタの製造方法を示す断面図である。本実施例による製造方法では、前記下部ゲートパターン及びゲートラインの形成工程を除いては、前記実施例１と同一である。
【００６４】
図１２を参照すると、半導体基板２００の上部に通常的なトレンチ素子分離工程を行って、アクティブ領域２００ｂ及びフィールド領域２００ａを区分する。前記半導体基板２００上にバッファー酸化膜２０１を１００Å程度の薄い厚さに形成する。その後、後に形成されるゲートトレンチの深さを考慮してソース／ドレーンを形成するための不純物イオン２０５を注入する。
【００６５】
図１３を参照すると、前記アクティブ領域２００ｂでゲートラインが形成される部位を露出する第１フォトレジストパターン２０２を形成する。その後、前記第１フォトレジストパターン２０２をマスクとして用いて前記半導体基板２００をエッチングして、下部ゲートパターンを定義するゲートトレンチ２０９を形成する。
【００６６】
この際、前記ゲートトレンチ２０９の幅は、前記アクティブ領域２００ｂ上に形成されるゲートライン２３０の幅Ｌ１（図１１参照）より広く形成する。本実施例では、前記ゲートトレンチ２０９の幅を９０ｎｍ程度に形成する。前記ゲートトレンチ２０９の深さは、ＭＯＳトランジスタで設計されたリセスチャンネルの長さを考慮して定められる。本実施例では、前記ゲートトレンチ２０９の深さを１０００〜１５００Åに形成する。
【００６７】
図１４を参照すると、前記図６及び図７で説明した工程を同一に行って、前記ゲートトレンチ２１０の側面及び底面プロファイルをラウンディングして、前記ゲートトレンチ２１０の側面、底面及び基板の上部面にゲート絶縁膜２１４を形成する。その後、前記ゲートトレンチ２１０の内部には下部ゲートパターン２２０を形成し、基板上にはゲート導電膜２２５を形成する。その後、前記ゲート導電膜２２５上にシリコン窒化物でハードマスク膜２３５を形成する。
【００６８】
図１５を参照すると、前記ハードマスク膜２３５上に、アクティブ領域２００ｂ上では、第１幅Ｌ１を有し、前記フィールド領域２００ａ上では、前記第１幅Ｌ１より広い第２幅Ｌ２を有するゲートライン２３０をパターニングするための第２フォトレジストパターン２３８を形成する。この際、前記第２フォトレジストパターン２３８は、前記ゲートラインの第１幅Ｌ１の下部に形成されたゲートトレンチ２１０の線幅ｌより狭く形成する。又、前記第２フォトレジストパターン２３８は、前記第１幅Ｌ１を有する部位の両側面が前記第２幅Ｌ２を有する部位の両側面からそれぞれ一定の長さだけ内側に縮小された形状になるように形成する。
【００６９】
前記第２フォトレジストパターン２３８をエッチングマスクとして用いて前記ハードマスク膜２３５をエッチングしてハードマスクパターン２４０を形成する。その後、通常のアッシング及びストリップ工程により前記第２フォトレジストパターン２３８を除去する。前記ハードマスクパターン２４０をエッチングマスクとして用いて前記半導体基板２００から一定の厚さだけ前記ゲート導電膜２２５をエッチングしてゲートライン２３０を形成する。
【００７０】
従って、前記アクティブ領域２００ｂ上に形成されるアクセスゲート２３０ａは、前記半導体基板２００の下にリセスされる。前記リセスされる部位の厚さは、ＭＯＳトランジスタのソース／ドレーン領域２０６ａ、２０６ｂのジャンクション深さよりは浅く形成されなければならず、好ましくは５００Å以下になるようにする。万一、前記リセスされる部位の厚さが厚過ぎると、リセスされる厚さを半導体基板２００の全体領域にかけて均一にすることが難しいので、前記アクセスゲート２３０ａの厚さが前記半導体基板２００の各領域別に異なることになる。従って、半導体基板２００上に形成されるそれぞれのトランジスタの特性に影響を与える。
【００７１】
図１６を参照すると、前記図９及び図１０で説明した工程を同一に行ってスペーサ２５０を形成する。その後、前記ゲートライン２３０を埋め立てるように層間絶縁膜２６０を形成する。続いて、前記層間絶縁膜２６０の所定部位をエッチングして前記ソース及びドレーン領域２０６ａ、２０６ｂを露出させるセルフアラインコンタクトホール２６５を形成する。
【００７２】
その後、前記セルフアラインコンタクトホール２６５内に導電物質を埋め立て平坦化して、図１１に示したような本実施例によるＭＯＳトランジスタを形成する。
【００７３】
前記第２実施例によるＭＯＳトランジスタは、トレンチの線幅をアクセスゲートの第１幅より広く形成する。従って、前記トレンチを形成するためのエッチング工程が容易である。又、前記トレンチの線幅が増加されるにつれて、前記ゲートパターンとゲートラインとの間のオーバーラップマージンが増加され、リセスチャンネルの長さが増加する効果がある。
【００７４】
＜実施例３＞
図１７は、本発明の実施例３による半導体装置でカーブドゲートラインの平面レイアウト図である。図１８は、本発明の第３実施例による半導体装置でＢ−Ｂ′で切断したセルトランジスタの断面図である。
【００７５】
図１７及び図１８を参照すると、半導体基板３００はフィールド領域３００ａ及びアクティブ領域３００ｂに区分される。
【００７６】
前記アクティブ領域３００ｂでゲートラインが形成される部位には、ゲートトレンチ３１０（図１８参照）が形成されている。前記アクティブ領域３００ｂは、孤立した形態を有し、一つの孤立アクティブ領域には二つのゲートトレンチ３１０が形成されている。
【００７７】
前記ゲートトレンチ３１０内には、１００〜３００Åの薄い厚さにゲート絶縁膜３１４が形成されている。前記ゲート絶縁膜３１４は、シリコン酸化膜で形成されることができる。
【００７８】
前記ゲート絶縁膜３１４が形成されているゲートトレンチ３１０の内部には、下部ゲートパターン３２０が形成されている。前記下部ゲートパターン３２０は、前記半導体基板３００の表面下に形成され、トランジスタのゲート電極の役割を果たす。又、前記一つの孤立アクティブ領域３００ｂには二つの下部ゲートパターン３２０が形成される。
【００７９】
前記下部ゲートパターン３２０及びフィールド領域３００ａ上を通過するゲートライン３３０が形成されている。即ち、前記一つの孤立アクティブ領域３００ｂには、前記二つの下部ゲートパターン３２０と接触する二つのゲートライン３３０が互いに平行に通過する。前記下部ゲートパターン３２０上に形成されるゲートライン３３０部位は、アクセスゲート３３０ａと言い、前記フィールド領域３００ａ上に形成されるゲートライン３３０部位は、パスゲート３３０ｂと言う。
【００８０】
前記アクセスゲート３３０ａの両側には、ソース及びドレーン領域３０６ａ、３０６ｂが形成される。
【００８１】
前記アクセスゲート３３０ａは第１幅Ｌ１′を有し、前記パスゲート３３０ｂは前記第１幅Ｌ１′より広い第２幅Ｌ２′を有する。前記第１幅Ｌ１′は、前記下部ゲートパターン３２０の線幅より狭い。そして、アクセスゲート３３０ａは、前記ドレーン領域３０６ｂに向かう一側面で、前記パスゲート３３０ｂに対して一定の長さｄ２だけ縮小された形態を有し、前記ソース領域に向かう一側面は前記パスゲート３３０ｂと同一な延長線上に延長される。
【００８２】
具体的に、前記パスゲート３３０ｂの幅Ｌ２′をＦとし、前記パスゲート３３０ｂ間の間隔Ｌ３′を前記第２幅Ｌ２′と同一にＦとする。そして、前記アクセスゲート３３０ａの幅Ｌ１′は、Ｆ−ｄ２（ｄ２＜Ｆ）とする。
【００８３】
この際、前記アクセスゲート３３０ａでドレーン領域３０６ｂに向かう一側面と、前記パスゲート３３０ｂとの間の間隔Ａ１′はＦ＋ｄ２になる。前記アクセスゲート３３０ａで前記ソース領域３０６ａに向かう一側面と、隣接するアクセスゲート３３０ａ間の間隔Ａ２′はＦになる。即ち、通常の８Ｆ２構造を有するＤＲＡＭ装置で、図１１に示したように、カーブドゲートラインを形成する場合、前記ドレーン領域３０６ｂの幅が従来に対して増加する。
【００８４】
前記ゲートライン３３０の上部には、ハードマスクパターン３４０が具備される。前記ゲートライン３３０及びハードマスクパターン３４０が積層された構造物の側面にスペーサ３５０が具備される。
【００８５】
前記ゲートライン３３０及びハードマスクパターン３４０が積層された構造物を埋め立てる層間絶縁膜３６０が形成されている。そして、前記層間絶縁膜３６０内には、前記ソース／ドレーン領域３０６ａ、３０６ｂと導通するセルフアラインコンタクト３７０が形成される。この際、前記ドレーン領域３０６ｂと接触するセルフアラインコンタクト領域は、従来に対して拡張される。
【００８６】
図１９乃至図２０は、本実施例のカーブドゲートラインを含むセルトランジスタの製造方法を示す断面図である。以下で説明する本実施例のセルトランジスタの製造方法は、前記実施例１でのゲートラインをパターニングする方法を除いては、同一である。
【００８７】
図１９を参照すると、前記図４乃至図７で説明した工程と同一に進行する。簡略に説明すると、半導体基板３００をアクティブ領域３００ｂ及びフィールド領域３００ａに区分する。続いて、後に形成されるトレンチ深さを考慮してソース／ドレーンを形成するための不純物イオンを注入する。その後、下部ゲートパターンを定義するゲートトレンチ３１０を形成する。この時、前記ゲートトレンチ３１０の幅は、前記アクティブ領域３００ｂ上に形成されるゲートライン３３０の幅と同一であるか、前記ゲートライン３３０の幅より狭く形成する。
【００８８】
その後、前記ゲートトレンチ３１０内にゲート酸化膜３１４を形成し、前記ゲートトレンチ３１０の内部を埋め立てながら、半導体基板３００の表面上に一定厚さに導電物質を蒸着させて前記ゲートトレンチ３１０内部には、下部ゲートパターン３２０を形成して、同時に半導体基板３００上にはゲート導電膜３２５を形成する。前記ゲート導電膜３２５上にはシリコン窒化物でハードマスク膜３３５を形成する。
【００８９】
図２０を参照すると、前記ハードマスク膜３３５上に、アクティブ領域３００ｂ上では第１幅Ｌ１′を有し、前記フィールド領域３００ａ上では、前記第１幅Ｌ１′より広い第２幅Ｌ２′を有するゲートライン３３０をパターニングするための第２フォトレジストパターン３３８を形成する。この際、前記第２フォトレジストパターン３３８は、前記ゲートライン３３０の第１幅Ｌ１′が下部に形成されたゲートトレンチ３１０の線幅より広くなるように形成する。又、前記第２フォトレジストパターン３３８は、前記第１幅Ｌ１′を有する部位で、ＭＯＳトランジスタのドレーン領域３０６ｂに向かう一側面のみが前記第２幅Ｌ２′を有する部位の一側面から内側に縮小され、前記第１幅Ｌ１′を有する部位でＭＯＳトランジスタのソース領域３０６ａに向かう他の一側面部位は、前記第２幅Ｌ２′部位の他の一側面と同一な延長線に延長されるように形成する。
【００９０】
前記第２フォトレジストパターン３３８をエッチングマスクとして用いて前記ハードマスク膜３３５をエッチングしてハードマスクパターン３４０を形成する。その後、前記第２フォトレジストパターン３３８を通常のアッシング及びストリップ工程により除去する。前記ハードマスクパターン３４０をエッチングマスクとして用いて前記半導体基板３００の表面が露出されるように、前記ゲート導電膜３２５をエッチングしてゲートライン３３０を形成する。
【００９１】
続いて、図９及び図１０を参照として説明した工程と同一に行って前記ゲートライン３３０及びハードマスクパターン３４０の側壁にスペーサ３５０（図１８参照）を形成して、層間絶縁膜３６０（図１８参照）を形成した後、前記コンタクトホールを形成する。前記コンタクトホールに導電物質を埋め立てて、図１８に示したようなＭＯＳトランジスタを形成する。
【００９２】
前記過程により形成されるＭＯＳトランジスタは、ゲートライン間のドレーン領域が増加され、前記ドレーン領域を選択的に露出させるセルフアラインコンタクトホールを形成するのが容易になり、半導体装置においてドレーン領域でのコンタクト抵抗が減少する効果がある。そして、前記フィールド領域上に形成されるゲートラインの線幅は、前記アクティブ領域でのゲートラインの線幅より広く形成することにより、ゲートラインの抵抗が増加することを補償することができる。
【００９３】
前記ＭＯＳトランジスタはリセスチャンネルを有するので、アクティブ領域でのゲートラインの線幅が減少しても、しきい電圧の減少、漏洩電流の増加及びショットチャンネル効果等の問題点を最小化することができる。
【００９４】
＜実施例４＞
図２１は、本発明の第４実施例による半導体装置でカーブドゲートラインを含むセルトランジスタの断面図である。本実施例では、前記下部ゲートパターンの形状のみが実施例３と同一であり、前記カーブドゲートラインのレイアウトは、前記実施例３の図１７に図示したセルトランジスタと同一である。
【００９５】
図２１を参照すると、半導体基板はフィールド領域及びアクティブ領域に区分される。
【００９６】
前記アクティブ領域４００ｂでゲートライン４３０が形成される部位の基板下にゲートトレンチ４１０が形成されている。前記ゲートトレンチ４１０内には、１００〜３００Åの薄い厚さにゲート絶縁膜４１４及び下部ゲートパターン４２０が形成されている。
【００９７】
前記下部ゲートパターン４２０及びフィールド領域４００ａ上を通過するゲートライン４３０が形成されている。前記ゲートライン４３０は、前記下部ゲートパターン４２０上では、第１幅Ｌ１′を有し、前記フィールド領域４００ａ上では、前記第１幅Ｌ１′より広い第２幅Ｌ２′を有する。そして、図１７に示したように、前記下部ゲートパターン上に形成されるアクセスゲート４３０ａは、前記ドレーン領域４０６ｂに向かう一側面で前記パスゲート４３０ｂから一定の長さだけ縮小された形態を有する。
【００９８】
前記第１幅Ｌ１′は、前記下部ゲートパターン４２０の線幅より狭い。そして、前記アクセスゲート４３０ａは、前記半導体基板４００の表面下に一定の厚さだけリセスされている。前記ゲートライン４３０が前記半導体基板４００の表面下にリセスされる厚さは、ソース／ドレーン領域４０６ａ、４０６ｂのジャンクション深さより浅く、好ましくは５００Å以下になるようにする。
【００９９】
前記ゲートライン４３０の上部には、ハードマスクパターン４４０が具備される。前記ゲートライン４３０及びハードマスクパターン４４０が積層された構造物の側面にスペーサ４５０が具備される。
【０１００】
前記ゲートライン４３０間に位置したアクティブ領域４００ｂには、ＭＯＳトランジスタのソース／ドレーン領域４０６ａ、４０６ｂが形成される。前記ゲートライン４３０及びハードマスクパターン４４０が積層された構造物を埋め立てる層間絶縁膜４６０が形成されている。そして、前記層間絶縁膜４６０の所定部位には、前記ソース／ドレーン領域４０６ａ、４０６ｂと導通するセルフアラインコンタクト４７０が形成される。
【０１０１】
図２２及び図２３は、本実施例のカーブドゲートラインを含むセルトランジスタの製造方法を示す断面図である。本実施例によるセルトランジスタの製造方法は、前記下部ゲートパターン及びゲートラインの形成過程を除いては、実施例２と同一である。
【０１０２】
図２２を参照すると、前記図１２乃至図１４を参照して説明したのと同一な工程を行って、アクティブ領域４００ｂ及びフィールド領域４００ａが区分された半導体基板４００内にゲート絶縁膜４１４及び下部ゲートパターン４２０を形成し、前記半導体基板４００上にはゲート導電膜４２５及びハードマスク膜４３５を形成する。
【０１０３】
図２３を参照すると、前記ハードマスク膜４３５上に、アクティブ領域４００ｂ上では第１幅Ｌ１′を有し、前記フィールド領域４００ａ上では前記第１幅Ｌ１′より広い第２幅Ｌ２′を有するゲートラインをパターニングするための第２フォトレジストパターン４３８を形成する。この際、前記第２フォトレジストパターン４３８は、前記ゲートラインの第１幅Ｌ１′が下部に形成されたゲートトレンチ４１０の線幅ｌ′より狭くなるように形成する。又、前記第２フォトレジストパターン４３８は、前記第１幅Ｌ１′を有する部位でＭＯＳトランジスタのドレーン領域２０６ｂに向かう一側面のみが前記第２幅Ｌ２′を有する部位の一側面から内側に縮小され、前記第１幅Ｌ１′を有する部位でＭＯＳトランジスタのソース領域２０６ａに向かう他の一側面部位は、前記第２幅Ｌ２′部位の他の一側面と同一な延長線に延長されるように形成する。
【０１０４】
その後、前記第２フォトレジストパターン４３８をエッチングマスクとして用いて前記ハードマスク膜４３５をエッチングしてハードマスクパターン４４０を形成する。前記ハードマスクパターン４４０をエッチングマスクとして用いて前記半導体基板４００から一定の厚さだけ前記ゲート導電膜をエッチングしてゲートライン４３０を形成する。
【０１０５】
その後、前記図９及び図１０で説明した工程を同一に行ってゲートライン及びハードマスクパターンの側面にスペーサ４５０を形成し、前記ゲートライン及びハードマスクパターンを埋め立てるように層間絶縁膜４６０を形成する。前記層間絶縁膜４６０の所定部位をエッチングして前記ソース及びドレーン領域４０６ａ、４０６ｂを露出させるセルフアラインコンタクトホール４６５を形成する。その後、前記セルフアラインコンタクトホール４６５に導電物質を埋め立てて図１８に図示されたＭＯＳトランジスタを形成する。
【０１０６】
＜実施例５＞
図２４は、本発明の第５実施例による半導体装置でカーブドゲートラインの平面レイアウト図である。図２５は、本発明の第５実施例による半導体装置でＣ−Ｃ′で切断したセルトランジスタの断面図である。本実施例によるセルトランジスタは、前記実施例１及び実施例３でのセルトランジスタと前記カーブドゲートラインの形状が異なることを除いては同一である。
【０１０７】
図２４及び図２５を参照すると、半導体基板５００はフィールド領域５００ａ及びアクティブ領域５００ｂに区分される。前記アクティブ領域５００ｂは、それぞれ孤立した形態を有する。
【０１０８】
前記アクティブ領域５００ｂの基板下にゲートトレンチ５１０が形成され、ゲートトレンチ５１０内には１００〜３００Åの薄い厚さにゲート絶縁膜５１４及び下部ゲートパターン５２０が形成されている。
【０１０９】
前記下部ゲートパターン５２０及びフィールド領域５００ａ上を通過するゲートライン５３０が形成されている。この際、前記一つの孤立したアクティブ領域５００ｂ内には二つのゲートライン５３０が平行に形成される。前記ゲートライン５３０で前記下部ゲートパターン上に形成される部位は、アクセスゲート５３０ａと言い、前記フィールド領域５００ａ上に形成される部位は、パスゲート５３０ｂと言う。
【０１１０】
前記一つの孤立したアクティブ領域５００ｂ上に形成される二つのアクセスゲート５３０ａ間には、共通のソース領域５０６ａ（ビットラインコンタクト形成領域）が形成され、前記ソース領域５０６ａと対向して前記アクセスゲート５３０ａと隣接する部位には、ドレーン領域５０６ｂ（キャパシタコンタクト形成領域）が形成される。
【０１１１】
前記アクセスゲート５３０ａは第１幅Ｌ１″を有し、前記パスゲート５３０ｂは前記第１幅Ｌ１″より広い第２幅Ｌ２″を有する。前記第１幅Ｌ１″は、前記下部ゲートパターン５２０の線幅より狭い。
【０１１２】
そして、前記アクセスゲート５３０ａは、前記ソース領域５０６ａに向かう一側面でのみ、前記第２幅Ｌ２″に対して一定の長さだけ縮小された形態を有する。
【０１１３】
具体的に、前記パスゲートの幅Ｌ２″をＦとし、前記パスゲート間の間隔Ｌ３″を前記第２幅Ｌ２″と同一にＦとする。そして、前記アクセスゲート５３０ａの幅Ｌ１″はＦ−ｄ３（ｄ３＜Ｆ）とする。
【０１１４】
この際、前記それぞれのアクセスゲート５３０ａで共通ソース領域５０６ａに向かう側面間の間隔Ａ２″は、Ｆ＋（２×ｄ３）になる。前記アクセスゲート５３０ａでドレーン領域５０６ｂに向かう一側面と、前記パスゲート５３０ｂとの間の間隔Ａ１″はＦになる。即ち、通常の８Ｆ２構造を有するＤＲＡＭ装置において、図２２及び図２３に示すように、カーブドゲートラインを形成する場合、前記アクティブ領域上の二つのＭＯＳトランジスタの共通ソース領域（即ち、ビットラインコンタクト領域）の幅は、従来に対して２×ｄ３だけ増加される。
【０１１５】
前記ゲートライン５３０の上部には、ハードマスクパターン５４０が具備される。前記ゲートライン５３０及びハードマスクパターン５４０が積層された構造物の側面にスペーサ５５０が具備される。
【０１１６】
前記ゲートライン５３０及びハードマスクパターン５４０が積層された構造物を埋め立てる層間絶縁膜５６０が形成されている。そして、前記層間絶縁膜５６０の所定部位には、前記ソース／ドレーン領域５０６ａ、５０６ｂと導通するセルフアラインコンタクト５７０が形成される。この際、前記ソース領域５０６ａと接触するセルフアラインコンタクト領域は、従来に対して拡張される。
【０１１７】
図２６及び図２７は、本発明のカーブドゲートラインを含むセルトランジスタの製造方法を示す断面図である。以下で説明する本実施例のセルトランジスタの製造方法は、前記実施例１での方法と、ゲートラインをパターニングする方法を除いては同一である。
【０１１８】
図２６を参照すると、前記図４乃至図７で説明した工程と同一に進行する。簡略に説明すると、半導体基板５００をアクティブ領域５００ｂ及びフィールド領域５００ａに区分する。その後、前記半導体基板５００の表面下にソース／ドレーンを形成するための不純物イオンを注入する。第１フォトレジストパターン（図示せず）をマスクとして用いて前記半導体基板５００をエッチングして、下部ゲートパターン５２０を定義するゲートトレンチ５１０を形成する。この際、前記ゲートトレンチ５１０の幅は、前記アクティブ領域５００ｂ上に形成されるゲートライン５３０の幅と同一であるか、前記ゲートライン５３０の幅より狭く形成する。
【０１１９】
続いて、前記ゲートトレンチ５１０内にゲート絶縁膜５１４を形成し、前記ゲートトレンチ５１０の内部を埋め立てながら、半導体基板５００の表面上に一定厚さに導電物質を蒸着して、前記ゲートトレンチ５１０の内部には下部ゲートパターン５２０を形成して、同時に半導体基板５００上にはゲート導電膜５２５を形成する。前記ゲート導電膜５２５上には、シリコン窒化物でハードマスク膜５３５を形成する。
【０１２０】
図２７を参照すると、前記ハードマスク膜５３５上に、アクティブ領域５００ｂ上では第１幅Ｌ１″を有し、前記フィールド領域５００ａ上では前記第１幅Ｌ１″より広い第２幅Ｌ２″を有するゲートライン５３０をパターニングするための第２フォトレジストパターン５３８を形成する。この際、前記第２フォトレジストパターン５３８は、前記ゲートライン５３０の第１幅Ｌ１″が、下部に形成されたゲートトレンチ５１０の線幅より広くなるように形成する。又、前記第２フォトレジストパターン５３８は、前記第１幅Ｌ１″を有する部位でＭＯＳトランジスタのソース領域５０６ａに向かう一側面のみが前記第２幅Ｌ２″を有する部位の一側面から内側に縮小され、前記第１幅Ｌ１″を有する部位でＭＯＳトランジスタのドレーン領域５０６ｂに向かう他の一側面部位は前記第２幅Ｌ２″部位の他の一側面と同一な延長線に延長されるように形成する。
【０１２１】
その後、前記第２フォトレジストパターン５３８をエッチングマスクとして用いて前記ハードマスク膜５３５をエッチングしてハードマスクパターン５４０を形成する。前記ハードマスクパターン５４０をエッチングマスクとして用いて前記半導体基板の表面が露出されるように、前記ゲート導電膜５２５をエッチングしてゲートライン５３０を形成する。
【０１２２】
続いて、図９乃至図１０を参照として説明した工程と同一に行って前記ゲートライン５３０の側壁にスペーサ５５０を形成して、層間絶縁膜５６０を形成した後、前記コンタクトホールを形成する。前記コンタクトホール内に導電物質を埋め立てて、図２４に示したＭＯＳトランジスタを形成する。
【０１２３】
前記過程によって形成されるＭＯＳトランジスタは、ゲートライン間のソース領域が増加され、前記ソース領域を選択的に露出させるセルフアラインコンタクトホールを形成することが容易になり、半導体装置でソース領域のコンタクト抵抗が減少する効果がある。そして、前記フィールド領域上に形成されるゲートラインの線幅は、前記アクティブ領域でのゲートラインの線幅より広く形成することにより、ゲートラインの抵抗が増加することを補償することができる。
【０１２４】
前記ＭＯＳトランジスタはリセスチャンネルを有するので、アクティブ領域でのゲートラインの線幅が減少しても、しきい電圧の減少、漏洩電流の増加及びショットチャンネル効果等の問題点を最小化することができる。
【０１２５】
＜実施例６＞
図２８は、本発明の実施例６による半導体装置でカーブドゲートラインを含むセルトランジスタの断面図である。本実施例によるセルトランジスタは、下部ゲートパターンの形状のみが実施例５のセルトランジスタと異なり、前記カーブドゲートラインのレイアウトは、前記実施例５での図２２及び図２３で図示したセルトランジスタと同様である。
【０１２６】
図２８を参照すると、半導体基板６００は、フィールド領域６００ａ及びアクティブ領域６００ｂに区分される。
【０１２７】
前記アクティブ領域６００ｂでゲートライン６３０が形成される部位にはゲートトレンチ６１０が形成されている。前記ゲートトレンチ６１０内には１００〜３００Åの薄い厚さにゲート絶縁膜６１４が形成され、前記ゲート絶縁膜６１４上に下部ゲートパターン６２０が形成されている。
【０１２８】
前記下部ゲートパターン６２０及びフィールド領域６００ａ上を通過するゲートライン６３０が形成されている。前記ゲートライン６３０は、前記下部ゲートパターン６２０上では第１幅Ｌ１″を有し、前記フィールド領域６００ａ上では前記第１幅Ｌ１″より広い第２幅Ｌ２″を有する。そして、図２４に示したように、前記第１幅Ｌ１″を有するアクセスゲート６３０ａは、前記ソース領域６０６ａに向かう一側面で前記第２幅Ｌ２″を有するパスゲート６３０ｂに対して一定の長さだけ縮小された形態を有する。
【０１２９】
前記第１幅Ｌ１″は、前記下部ゲートパターン６２０の線幅より狭い。そして、前記アクティブ領域６００ｂ上のアクセスゲート６３０ａは、前記半導体基板６００の表面下に一定の厚さだけリセスされている。
【０１３０】
前記ゲートライン６３０の上部には、ハードマスクパターン６４０が具備される。前記ゲートライン６３０及びハードマスクパターン６４０が積層された構造物の側面にスペーサ６５０が具備される。
【０１３１】
前記ゲートライン６３０間に位置したアクティブ領域６００ｂには、ＭＯＳトランジスタのソース／ドレーン領域６０６ａ、６０６ｂが形成される。前記ゲートライン６３０及びハードマスクパターン６４０が積層された構造物を埋め立てる層間絶縁膜６６０が形成されている。そして、前記層間絶縁膜６６０の所定部位には、前記ソース／ドレーン領域６０６ａ、６０６ｂの高濃度ドーピング領域と導通するセルフアラインコンタクトが形成される。
【０１３２】
図２９乃至図３０は、本実施例のカーブドゲートラインを含むセルトランジスタの製造方法を示す断面図である。本実施例は、前記下部ゲートパターン及びゲートライン形成過程を除いては、前記実施例２のトランジスタの製造方法と同様である。
【０１３３】
図２９を参照すると、前記図１２乃至図１４を参照して説明したような工程を行って、アクティブ領域６００ｂ及びフィールド領域６００ａが区分された半導体基板６００にゲートトレンチ６１０を形成し、前記ゲートトレンチ６１０内にゲート絶縁膜６１４及び下部ゲートパターン６２０を形成し、前記半導体基板６００上にはゲート導電膜６２５及びハードマスク膜６３５を形成する。
【０１３４】
図３０を参照すると、前記ハードマスク膜６３５上に、アクティブ領域６００ｂ上では第１幅Ｌ１″を有し、前記フィールド領域６００ａ上では前記第１幅Ｌ１″より広い第２幅Ｌ２″を有するゲートライン６３０をパターニングするための第２フォトレジストパターン６３８を形成する。この際、前記第２フォトレジストパターン６３８は、前記ゲートライン６３０の第１幅Ｌ１″が下部に形成されたゲートトレンチ６１０の線幅ｌ″より狭くなるように形成する。又、前記第２フォトレジストパターン６３８は、前記第１幅Ｌ１″を有する部位でＭＯＳトランジスタのソース領域６０６ａに向かう一側面のみが前記第２幅Ｌ２″を有する部位の一側面から内側に縮小され、前記第１幅Ｌ１″を有する部位でＭＯＳトランジスタのドレーン領域６０６ｂに向かう他の一側面部位は前記第２幅Ｌ２″部位の他の一側面と同一な延長線に延長されるように形成する。
【０１３５】
続いて、前記第２フォトレジストパターン６３８をエッチングマスクとして用いて前記ハードマスク膜６３５をエッチングしてハードマスクパターン６４０を形成する。前記ハードマスクパターン６４０をエッチングマスクとして用いて前記半導体基板６００から一定の厚さだけ前記ゲート導電膜をエッチングしてゲートライン６３０を形成する。
【０１３６】
その後、図１６を参照として説明した工程を行って、図２６及び図２７に図示されたＭＯＳトランジスタを形成する。
【０１３７】
＜比較実験＞
表１は、図１に図示された従来のカーブドゲートライン及び本発明の第１実施例によるカーブドゲートラインをそれぞれ形成してゲートサイズ及びソース／ドレーンコンタクトの線幅ＣＤを比較した。
【０１３８】
【表１】
2004311977.tif 000003
【０１３９】
前記表１から分かるように、本発明の第１実施例によるカーブドゲートラインを採用することにより、前記ソースコンタクト領域及びドレーンコンタクト領域の幅が、それぞれ１０〜２０ｎｍ程度増加した。又、前記アクセスゲート線幅に対して前記パスゲート線幅を大きくして前記ゲートラインの抵抗増加を補償することができる。
【産業上の利用可能性】
【０１４０】
前述したように、本発明によると、アクティブ領域上に形成されるゲートラインの第１幅をフィールド領域上に形成されるゲートラインの第２幅より狭く形成することにより、前記ゲートライン間の間隔を増加させることができる。このため、前記ゲートライン間のコンタクト形成領域が広くなるので、コンタクトマージンを増加させることができる。
【０１４１】
又、ＭＯＳトランジスタのゲート電極を、リセスチャンネルを有するように形成することにより、しきい電圧の向上及び漏洩電流の減少等の効果がある。
【０１４２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１４３】
【図１】従来の半導体装置におけるゲートラインのレイアウト図である。
【図２】本発明の第１実施例による半導体装置におけるゲートラインのレイアウト図である。
【図３】図２のＡ−Ａ′におけるセルトランジスタの断面図である。
【図４】本発明の第１実施例によるセルトランジスタの製造方法を示す断面図である。
【図５】本発明の第１実施例によるセルトランジスタの製造方法を示す断面図である。
【図６】本発明の第１実施例によるセルトランジスタの製造方法を示す断面図である。
【図７】本発明の第１実施例によるセルトランジスタの製造方法を示す断面図である。
【図８】本発明の第１実施例によるセルトランジスタの製造方法を示す断面図である。
【図９】本発明の第１実施例によるセルトランジスタの製造方法を示す断面図である。
【図１０】本発明の第１実施例によるセルトランジスタの製造方法を示す断面図である。
【図１１】本発明の第２実施例による半導体装置におけるセルトランジスタの断面図である。
【図１２】本発明の第２実施例によるセルトランジスタの製造方法を示す断面図である。
【図１３】本発明の第２実施例によるセルトランジスタの製造方法を示す断面図である。
【図１４】本発明の第２実施例によるセルトランジスタの製造方法を示す断面図である。
【図１５】本発明の第２実施例によるセルトランジスタの製造方法を示す断面図である。
【図１６】本発明の第２実施例によるセルトランジスタの製造方法を示す断面図である。
【図１７】本発明の第３実施例による半導体装置におけるゲートラインの平面レイアウト図である。
【図１８】本発明の第３実施例による半導体装置のセルトランジスタの断面図である。
【図１９】本発明の第３実施例によるセルトランジスタの製造方法を示す断面図である。
【図２０】本発明の第３実施例によるセルトランジスタの製造方法を示す断面図である。
【図２１】本発明の第４実施例による半導体装置におけるゲートラインを含むセルトランジスタの断面図である。
【図２２】本発明の第４実施例のゲートラインを含むセルトランジスタの製造方法を示す断面図である。
【図２３】本発明の第４実施例のゲートラインを含むセルトランジスタの製造方法を示す断面図である。
【図２４】本発明の第５実施例による半導体装置におけるゲートラインの平面レイアウト図である。
【図２５】本発明の第５実施例による半導体装置におけるゲートラインを含むセルトランジスタの断面図である。
【図２６】本発明の第５実施例のゲートラインを含むセルトランジスタの製造方法を示す断面図である。
【図２７】本発明の第５実施例のゲートラインを含むセルトランジスタの製造方法を示す断面図である。
【図２８】本発明の第６実施例による半導体装置におけるゲートラインを含むセルトランジスタの断面図である。
【図２９】本発明の第６実施例のゲートラインを含むセルトランジスタの製造方法を示す断面図である。
【図３０】本発明の第６実施例のゲートラインを含むセルトランジスタの製造方法を示す断面図である。
【符号の説明】
【０１４４】
１００，２００，３００，４００，５００，６００    半導体基板
１００ａ，２００ａ，３００ａ，４００ａ，５００ａ，６００ａ    フィールド領域
１００ｂ、２００ｂ，３００ｂ，４００ｂ，５００ｂ，６００ｂ    アクティブ領域
１０１，２０１    バッファー酸化膜
１０２，２０２    第１フォトレジストパターン
１０６ａ，２０６ａ，３０６ａ，４０６ａ，５０６ａ，６０６ａ    ソース領域
１０６ｂ、２０６ｂ，３０６ｂ、４０６ｂ，５０６ｂ，６０６ｂ    ドレーン領域
１０９，１１０，２０９，２１０，３１０，４１０，５１０，６１０    ゲートトレンチ
１１４，２１４，３１４，４１４，５１４，６１４    ゲート絶縁膜
１２０，２２０，３２０，４２０，５２０，６２０    下部ゲートパターン
１２５，２２５，３２５，４２５，５２５，６２５    ゲート導電膜
１３０，２３０，３３０，４３０，５３０，６３０    ゲートライン
１３０ａ，２３０ａ，３３０ａ，４３０ａ，５３０ａ，６３０ａ    アクセスゲート
１３０ｂ，２３０ｂ，３３０ｂ，４３０ｂ，５３０ｂ，６３０ｂ    パスゲート
１３５，２３５，３３５，４３５，５３５，６３５    ハードマスク膜
１３８，２３８，３３８，４３８，５３８，６３８    第２フォトレジストパターン
１４０，２４０，３４０，４４０，５４０，６４０    ハードマスクパターン
１５０，２５０，３５０，４５０，５５０，６５０    スペーサ
１６０，２６０，３６０，４６０，５６０，６６０    層間絶縁膜
１６５，２６５，４６５    セルフアラインコンタクトホール
１７０，２７０，３７０，４７０，５７０    セルフアラインコンタクト
２０５    不純物イオン
【図１】
2004311977.tif 000004
【図２】
2004311977.tif 000005
【図３】
2004311977.tif 000006
【図４】
2004311977.tif 000007
【図５】
2004311977.tif 000008
【図６】
2004311977.tif 000009
【図７】
2004311977.tif 000010
【図８】
2004311977.tif 000011
【図９】
2004311977.tif 000012
【図１０】
2004311977.tif 000013
【図１１】
2004311977.tif 000014
【図１２】
2004311977.tif 000015
【図１３】
2004311977.tif 000016
【図１４】
2004311977.tif 000017
【図１５】
2004311977.tif 000018
【図１６】
2004311977.tif 000019
【図１７】
2004311977.tif 000020
【図１８】
2004311977.tif 000021
【図１９】
2004311977.tif 000022
【図２０】
2004311977.tif 000023
【図２１】
2004311977.tif 000024
【図２２】
2004311977.tif 000025
【図２３】
2004311977.tif 000026
【図２４】
2004311977.tif 000027
【図２５】
2004311977.tif 000028
【図２６】
2004311977.tif 000029
【図２７】
2004311977.tif 000030
【図２８】
2004311977.tif 000031
【図２９】
2004311977.tif 000032
【図３０】
2004311977.tif 000033