(57)【要約】【課題】簡易な構成で、かつ短い処理時間でテストすることのできる半導体記憶装置を提供する。【解決手段】読出し時には、活性化されるワード線が切り替っても、ビット線対の電位が常に同じである場合には、ＮＡＮＤ回路２０７の出力は「Ｌ」となり、ビット線対の電位が一度でも変化する場合には、ＮＡＮＤ回路２０７の出力は「Ｈ」となる。書込み時には、ＮＡＮＤ回路２０７の出力は「Ｌ」となる。トランジスタ２０８のゲートには、読み出し時および書込み時にＳＡＬＡＴＯＵＴ＝「Ｈ」が入力される。トランジスタ２０９のゲートには、書込み時にＳＡＬＡＴＯＵＴ２＝「Ｈ」が入力される。ＮＡＮＤ回路２０７の出力に応じてビット線対に電位変化をもたらし、読出し時にはこの電位変化が外部へ出力されテスト結果とされ、書込み時にはこの電位変化によりメモリセルにテストデータが書込まれる。【選択図】　　　　図５
2004071119.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのデータを読み出すテストを行なうテストモードを有する半導体記憶装置であって、
ビット線対に対応して設けられ、当該ビット線対の両ビット線のデータがそれぞれ複数回入力され、複数回入力された各ビット線のデータが同じデータなら第１の論理値を出力し、異なるデータとなったときには、第２の論理値を出力する第１の回路と、
複数のメモリセルに接続された複数のワード線を順次活性化し、それにより前記メモリセルに対応するビット線対のデータを順次前記第１の回路に入力させる第１の制御回路と、
前記第１の制御回路により制御される処理が終了後、前記第１の回路の出力をビット線対のいずれかのビット線に送り、当該ビット線対の電位に応じたデータを外部へ出力する第２の制御回路とを備えた半導体記憶装置。
【請求項２】
前記第１の制御回路は、前記複数のワード線のうち第１番目のワード線を活性化する前に、前記第１の回路をリセットさせるリセット信号を送る、請求項１記載の半導体記憶装置。
【請求項３】
前記第１の制御回路は、第１番目のワード線を活性化する前に、所定の外部信号に応じて、第１のテストモードにエントリした状態を示す信号を活性化させ、当該信号の活性化に基づき、ワンショットパルスの前記リセット信号を生成する、請求項２記載の半導体記憶装置。
【請求項４】
前記第１の制御回路は、センスアンプの活性化後に第１の制御信号を活性化し、
前記第１の回路は、ビット線対の各ビット線に対応させて、論理回路とフリップフロップとを含み、
前記論理回路は、対応するビット線のデータと前記第１の制御信号とが入力され、前記第１の制御信号の活性化に応じて、前記ビット線のデータを前記フリップフロップのセット入力端子に出力する、請求項１記載の半導体記憶装置。
【請求項５】
前記第１の制御回路は、所定の外部信号に応じて、ロウアクティブ信号を活性化し、
当該ロウアクティブ信号の活性化に遅延させて、前記第１の制御信号をワンショットパルスで活性化する、請求項４記載の半導体記憶装置。
【請求項６】
前記第２の制御回路は、前記第１の制御回路により制御される処理が終了後、ロウアクティブ信号が活性化される前に、所定の外部信号に応じて、第２のテストモードにエントリした状態を示す信号を活性化させ、
当該信号の活性化に基づき、ロウアクティブ信号の活性化に伴って引き起こされるワード線の活性化を抑止する、請求項１記載の半導体記憶装置。
【請求項７】
前記第１の回路は、１つのワード線を活性化するごとに、両ビット線のデータがセット入力端子に入力される２つのフリップフロップと、
前記２つのフリップフロップの出力が入力される論理回路と、
前記論理回路の出力とビット線対のいずれかのビット線との間に設けられ、第２の制御信号の活性化によって導通するスイッチとを備え、
前記第２の制御回路は、前記第１の制御回路により制御される処理が終了後、センスアンプの活性化前に前記第２の制御信号を活性化する、請求項１記載の半導体記憶装置。
【請求項８】
前記第２の制御回路は、所定の外部信号に応じて、ロウアクティブ信号を活性化し、
当該ロウアクティブ信号の活性化に遅延させて、前記第２の制御信号をワンショットパルスで活性化する、請求項７記載の半導体記憶装置。
【請求項９】
前記第２の制御回路は、前記第２の制御信号をワード線を昇圧するための電圧と同一の電圧により活性化させる、請求項８記載の半導体記憶装置。
【請求項１０】
前記テストデータのパターンがセルチェッカを示し、ハーフピッチセル配置構造でメモリアレイが構成されているときに、
前記第１の制御回路により、４ｍ＋１番目および４ｍ＋２（ｍは０以上の整数）番目のワード線を順次、活性化させて処理を実行させ、その後、前記第２の制御回路による処理を実行させる第１の実行制御回路と、
前記第１の制御回路により、４ｍ＋０番目および４ｍ＋３（ｍは０以上の整数）番目のワード線を順次、活性化させて処理を実行させ、その後、前記第２の制御回路による処理を実行させる第２の実行制御回路とを備えた請求項１記載の半導体記憶装置。
【請求項１１】
前記第１の回路は、ビット線対の各ビット線に対応して設けられた、当該ビット線のデータと第１の制御信号とが入力される論理回路と、前記論理回路の出力がセット入力端子に入力されるフリップフロップとを含み、
さらに、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路と、前記論理回路の出力とビット線対のいずれかのビット線との間に設けられ、第２の制御信号の活性化により導通するスイッチとを含み、
前記第１の制御回路は、所定の外部信号に応じて、第１のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、
所定の外部制御信号に応じて、ロウアクティブ信号を活性化し、外部アドレス信号に応じて対応するワード線を活性化し、センスアンプの活性化後に前記ロウアクティブ信号の活性化に遅延させて前記第１の制御信号をワンショットパルスで活性化する第２の動作モードと、
所定の外部制御信号に応じて、ロウアクティブ活性化信号を非活性化し、それに応じてビット線イコライズ信号を活性化する第３の動作モードの実行を制御し、
前記第２の制御回路は、
所定の外部制御信号に応じて、第２のテストモードにエントリした状態を示す信号を活性化させる第４の動作モードと、
所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、当該信号の活性化に伴って引き起こされるワード線の活性化を前記第２のテストモードにエントリした状態を示す信号の活性化によって抑止し、さらに、ロウアクティブ信号の活性化に遅延させて、センスアンプの活性化前に前記第２の制御信号をワンショットパルスで活性化する第５の動作モードと、
所定の外部制御信号に基づき、リード動作指示信号を活性化し、外部アドレス信号で特定されるカラムに対応するビット線対のデータを外部端子へ出力させる第６の動作モードと、
所定の外部制御信号に応じて、ロウアクティブ活性化信号を非活性化し、それに応じてビット線イコライズ信号を活性化する第７の動作モードの実行を制御する、請求項１記載の半導体記憶装置。
【請求項１２】
テストデータをメモリアレイに書込むモードを有する半導体記憶装置であって、
ビット線対ごとに設けられた第２の回路と、
複数のワード線を順次活性化し、前記第２の回路の出力を、活性化されたワード線の配置に応じてビット線対のいずれかのビット線に与えて、ビット線対の電位をプリチャージ電圧から変化させて、変化したビット線対の電位によって、当該活性化しているワード線に接続されるメモリセルにテストデータが書込まれるようにする制御回路とを備えた半導体記憶装置。
【請求項１３】
前記第２の回路は、
一定の論理状態を出力する第３の回路と、
前記第３の回路とビット線対の各ビット線との間に設けられた、第３の制御信号の活性化により導通する第１のスイッチと第４の制御信号の活性化により導通する第２のスイッチとを含み、
前記制御回路は、センスアンプの活性化後に、活性化されたワード線の配置に応じて、前記第３の制御信号または前記第４の制御信号のいずれかを活性化する、請求項１２記載の半導体記憶装置。
【請求項１４】
前記テストデータのパターンがセルチェッカを示し、ハーフピッチセル配置構造でメモリアレイが構成されているときに、
前記制御回路は、４ｍ＋１番目または４ｍ＋２（ｍは０以上の整数）番目のワード線を活性化させたときには、前記第３の制御信号または前記第４の制御信号のいずれか一方を常に活性化させ、
４ｍ＋０番目または４ｍ＋３（ｍは０以上の整数）番目のワード線を活性化させたときには、他方の制御信号を常に活性化させる、請求項１３記載の半導体記憶装置。
【請求項１５】
前記第２の回路は、ビット線対の各ビット線に対応して設けられたフリップフロップと、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路と、前記論理回路の出力とビット線対の各ビット線との間に設けられた、第３の制御信号の活性化により導通する第１のスイッチと第４の制御信号の活性化により導通する第２のスイッチとを含み、
前記制御回路は、所定の外部信号に応じて、第３のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、
所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、センスアンプの活性化後に、活性化されたワード線の配置に応じて、前記ロウアクティブ信号の活性化に遅延させて、前記第３の制御信号または前記第４の制御信号のいずれかをワンショットパルスで活性化する第２の動作モードと、
所定の外部制御信号に応じて、ロウアクティブ活性化信号が非活性化し、それに応じてビット線イコライズ信号を活性化する第３の動作モードの実行を制御する、請求項１２記載の半導体記憶装置。
【請求項１６】
センスアンプの性能をテストするモードを備えた半導体記憶装置であって、
ビット線対に対応して設けられ、一定の論理状態を出力する第４の回路と、
前記第４の回路とビット線対のいずれかのビット線との間に設けられ、第５の制御信号の活性化によって導通するスイッチとからなる第５の回路と、
ロウアクティブ指示に応じて、センスアンプの活性化後に、前記第５の制御信号を活性化し、所定の外部信号が一定の論理値になると非活性化する第１の制御回路と、
ビット線対の読出し指示に応じて、センスアンプによって増幅されている当該ビット線対の電位に応じたデータを外部へ出力する第２の制御回路とを備えた半導体記憶装置。
【請求項１７】
前記第４の回路は、ビット線対の各ビット線に対応して設けられたフリップフロップと、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路とからなり、
前記第１の制御回路は、所定の外部信号に応じて、第４のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、
所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、当該信号の活性化に伴って引き起こされるワード線の活性化を、前記第４のテストモードにエントリした状態を示す信号の活性化によって抑止し、さらに、ロウアクティブ信号の活性化に遅延させて、センスアンプの活性化前に前記第５の制御信号をワンショットパルスで活性化し、前記所定の外部制御信号が一定の論理値になると非活性化する第２の動作モードの実行を制御し、
前記第２の制御回路は、所定の外部制御信号に基づき、リード動作指示信号を活性化し、外部アドレス信号で特定されるカラムに対応するビット線対のデータを外部端子へ出力させる第３の動作モードと、
所定の外部制御信号に応じて、ロウアクティブ活性化信号が非活性化し、それに応じてビット線イコライズ信号を活性化する第４の動作モードの実行を制御する、請求項１６記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、テスト機能を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の高集積化に伴って、動作確認のためのテスト時間が増大してている。メモリセルの良／不良の判定を１ビット単位で行なうと、テスト時間が極めて長くなる。そこで、複数のメモリセルについて良／不良の判定を同時に行なうことにより、テスト時間の短縮が図られている。このような複数のメモリ単位でテストを行なう方法を、マルチビットテストいう。
【０００３】
マルチビットテストについては、たとえば、「超ＬＷＩメモリ、ｐ．１８３〜ｐ．１８５（伊藤清男著、１９９４年、培風館）」に詳しく説明されている。この文献の記載に基づいて、マルチビットテスト方法について説明する。
【０００４】
図２３は、マルチビットテストの概念を示す図である。同図に示すように、メモリアレイ５００は、Ｘ×Ｙのメモリセルを有している。メモリアレイ５００は、サブアレイ＃１〜＃ｑに分割されている。サブアレイごとに、データ入出力線対ＧＰＩＯ５０４と、ライトドライバ５０３と、プリアンプ５０１とを備える。サブアレイごとに１つのビット線対が、ＧＰＩＯに接続されている。
【０００５】
まず、書込み時には、すべてのライトドライバ５０３が活性化し、端子ＤＱ０から送られるテストデータをＧＰＩＯに接続されているビット線対に送る。これによって、このビット線対と活性化しているワード線の交点に位置するｑ個のメモリセルに同時にテストデータが書込まれる。これをすべてのワード線、すべてのビット線対について行なう。
【０００６】
したがって、メモリセルごと（１ビットごと）にテストデータを書込む通常の方法では、Ｘ×Ｙ回の書込み処理が必要なところ、マルチビットテストでは、Ｘ×Ｙ／ｑ回の書込み処理となり、テストデータの書込み時間を１／ｑに短縮することができる。
【０００７】
読出し時には、すべてのプリアンプ５０１が同時に活性化し、ＧＰＩＯに接続されているビット線対と活性化しているワード線の交点に位置するｑ個のメモリセルの同一の値のテストデータが同時に読み出され、ＮＯＲ回路５０２に送られる。ＮＯＲ回路５０２では、送られたデータがすべて一致しているなら端子ＤＱに「Ｈ」を出力し、１つでも一致しないなら端子ＤＱ１に「Ｌ」を出力する。
【０００８】
したがって、メモリセルごと（１ビットごと）にテストデータを読み出す通常の方法では、Ｘ×Ｙ回の読み出し処理が必要なところ、マルチビットテストでは、Ｘ×Ｙ／ｑ回の読み出し処理となり、テストデータの読み出し時間を１／ｑに短縮することができる。
【０００９】
【発明が解決しようとする課題】
以上のようなマルチビットテストでは、分割するサブアレイの数ｑが増えれば、テスト時間をより短縮することができる。
【００１０】
しかしながら、サブアレイの数ｑを増やすためには、それだけの数のプリアンプ、ライトドライバ、およびＧＰＩＯが必要となり、半導体記憶装置の規模が大きくなる。そのため、上述の文献によると、Ｘ×Ｙ＝２５６Ｍビットのメモリアレイでは、ｑは、せいぜい１２８どまりであるといわれている。半導体記憶装置のさらなる高集積化が進むなか、テスト時間の大幅な短縮が望まれている。
【００１１】
また、メモリセル内のデータの読出し時には、ビット線対の電位差がセンスアンプで増幅されるが、センスアンプに入力されるビット線対の電位差がノイズなどによる変動によって微小になるときがある。センスアンプは、このような変動による微小な電位差でも正しく増幅できることが望ましい。そのため、センスアンプが微小な電位差を増幅できるか否かの性能評価を簡単な構成で行なうことが望まれている。
【００１２】
そこで、この発明は、簡易な構成で、かつ短い処理時間でテストデータをメモリアレイに書込むことができる半導体記憶装置、およびメモリアレイ内のテストデータが正しく読み出された否かをチェックすることのことのできる半導体記憶装置を提供することを目的とする。
【００１３】
さらに、この発明は、簡易な構成で、センスアンプの性能評価を行なうことのできる半導体記憶装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明に係わる半導体記憶装置は、メモリセルのデータを読み出すテストを行なうテストモードを有する半導体記憶装置であって、ビット線対に対応して設けられ、当該ビット線対の両ビット線のデータがそれぞれ複数回入力され、複数回入力された各ビット線のデータが同じデータなら第１の論理値を出力し、異なるデータとなったときには、第２の論理値を出力する第１の回路と、複数のメモリセルに接続された複数のワード線を順次活性化し、それにより前記メモリセルに対応するビット線対のデータを順次前記第１の回路に入力させる第１の制御回路と、前記第１の制御回路により制御される処理が終了後、前記第１の回路の出力をビット線対のいずれかのビット線に送り、当該ビット線対の電位に応じたデータを外部へ出力する第２の制御回路とを備える。この構成を採用することにより、外部へ出力されたデータにより、第１の回路の出力値が第１の論理値を示すか、第２の論理値を示すかがわかり、蓄積しているテストデータが正しく読み出されたか否かを知ることができる。
【００１５】
好ましくは、前記第１の制御回路は、前記複数のワード線のうち第１番目のワード線を活性化する前に、前記第１の回路をリセットさせるリセット信号を送る。
【００１６】
好ましくは、前記第１の制御回路は、第１番目のワード線を活性化する前に、所定の外部信号に応じて、第１のテストモードにエントリした状態を示す信号を活性化させ、当該信号の活性化に基づき、ワンショットパルスの前記リセット信号を生成する。
【００１７】
好ましくは、前記第１の制御回路は、センスアンプの活性化後に第１の制御信号を活性化し、前記第１の回路は、ビット線対の各ビット線に対応させて、論理回路とフリップフロップとを含み、前記論理回路は、対応するビット線のデータと前記第１の制御信号とが入力され、前記第１の制御信号の活性化に応じて、前記ビット線のデータを前記フリップフロップのセット入力端子に出力する。
【００１８】
好ましくは、前記第１の制御回路は、所定の外部信号に応じて、ロウアクティブ信号を活性化し、当該ロウアクティブ信号の活性化に遅延させて、前記第１の制御信号をワンショットパルスで活性化する。
【００１９】
好ましくは、前記第２の制御回路は、前記第１の制御回路により制御される処理が終了後、ロウアクティブ信号が活性化される前に、所定の外部信号に応じて、第２のテストモードにエントリした状態を示す信号を活性化させ、当該信号の活性化に基づき、ロウアクティブ信号の活性化に伴って引き起こされるワード線の活性化を抑止する。
【００２０】
好ましくは、前記第１の回路は、１つのワード線を活性化するごとに、両ビット線のデータがセット入力端子に入力される２つのフリップフロップと、前記２つのフリップフロップの出力が入力される論理回路と、前記論理回路の出力とビット線対のいずれかのビット線との間に設けられ、第２の制御信号の活性化によって導通するスイッチとを備え、前記第２の制御回路は、前記第１の制御回路により制御される処理が終了後、センスアンプの活性化前に前記第２の制御信号を活性化する。
【００２１】
好ましくは、前記第２の制御回路は、所定の外部信号に応じて、ロウアクティブ信号を活性化し、当該ロウアクティブ信号の活性化に遅延させて、前記第２の制御信号をワンショットパルスで活性化する。
【００２２】
好ましくは、前記第２の制御回路は、前記第２の制御信号をワード線を昇圧するための電圧と同一の電圧により活性化させる。
【００２３】
好ましくは、前記テストデータのパターンがセルチェッカを示し、ハーフピッチセル配置構造でメモリアレイが構成されているときに、前記第１の制御回路により、４ｍ＋１番目および４ｍ＋２（ｍは０以上の整数）番目のワード線を順次、活性化させて処理を実行させ、その後、前記第２の制御回路による処理を実行させる第１の実行制御回路と、前記第１の制御回路により、４ｍ＋０番目および４ｍ＋３（ｍは０以上の整数）番目のワード線を順次、活性化させて処理を実行させ、その後、前記第２の制御回路による処理を実行させる第２の実行制御回路とを備える。
【００２４】
好ましくは、前記第１の回路は、ビット線対の各ビット線に対応して設けられた、当該ビット線のデータと第１の制御信号とが入力される論理回路と、前記論理回路の出力がセット入力端子に入力されるフリップフロップとを含み、さらに、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路と、前記論理回路の出力とビット線対のいずれかのビット線との間に設けられ、第２の制御信号の活性化により導通するスイッチとを含み、前記第１の制御回路は、所定の外部信号に応じて、第１のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、所定の外部制御信号に応じて、ロウアクティブ信号を活性化し、外部アドレス信号に応じて対応するワード線を活性化し、センスアンプの活性化後に前記ロウアクティブ信号の活性化に遅延させて前記第１の制御信号をワンショットパルスで活性化する第２の動作モードと、所定の外部制御信号に応じて、ロウアクティブ活性化信号を非活性化し、それに応じてビット線イコライズ信号を活性化する第３の動作モードの実行を制御し、前記第２の制御回路は、所定の外部制御信号に応じて、第２のテストモードにエントリした状態を示す信号を活性化させる第４の動作モードと、所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、当該信号の活性化に伴って引き起こされるワード線の活性化を前記第２のテストモードにエントリした状態を示す信号の活性化によって抑止し、さらに、ロウアクティブ信号の活性化に遅延させて、センスアンプの活性化前に前記第２の制御信号をワンショットパルスで活性化する第５の動作モードと、所定の外部制御信号に基づき、リード動作指示信号を活性化し、外部アドレス信号で特定されるカラムに対応するビット線対のデータを外部端子へ出力させる第６の動作モードと、所定の外部制御信号に応じて、ロウアクティブ活性化信号を非活性化し、それに応じてビット線イコライズ信号を活性化する第７の動作モードの実行を制御する。
【００２５】
この発明に係わる半導体記憶装置は、テストデータをメモリアレイに書込むモードを有する半導体記憶装置であって、ビット線対ごとに設けられた第２の回路と、複数のワード線を順次活性化し、前記第２の回路の出力を、活性化されたワード線の配置に応じてビット線対のいずれかのビット線に与えて、ビット線対の電位をプリチャージ電圧から変化させて、変化したビット線対の電位によって、当該活性化しているワード線に接続されるメモリセルにテストデータが書込まれるようにする制御回路とを備える。この構成を採用したことにより、簡易な構成で、かつ短い処理時間でテストデータをメモリアレイに書込むことができる。
【００２６】
好ましくは、前記第２の回路は、一定の論理状態を出力する第３の回路と、前記第３の回路とビット線対の各ビット線との間に設けられた、第３の制御信号の活性化により導通する第１のスイッチと第４の制御信号の活性化により導通する第２のスイッチとを含み、前記制御回路は、センスアンプの活性化後に、活性化されたワード線の配置に応じて、前記第３の制御信号または前記第４の制御信号のいずれかを活性化する。
【００２７】
好ましくは、前記テストデータのパターンがセルチェッカを示し、ハーフピッチセル配置構造でメモリアレイが構成されているときに、前記制御回路は、４ｍ＋１番目または４ｍ＋２（ｍは０以上の整数）番目のワード線を活性化させたときには、前記第３の制御信号または前記第４の制御信号のいずれか一方を常に活性化させ、４ｍ＋０番目または４ｍ＋３（ｍは０以上の整数）番目のワード線を活性化させたときには、他方の制御信号を常に活性化させる。
【００２８】
好ましくは、前記第２の回路は、ビット線対の各ビット線に対応して設けられたフリップフロップと、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路と、前記論理回路の出力とビット線対の各ビット線との間に設けられた、第３の制御信号の活性化により導通する第１のスイッチと第４の制御信号の活性化により導通する第２のスイッチとを含み、前記制御回路は、所定の外部信号に応じて、第３のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、センスアンプの活性化後に、活性化されたワード線の配置に応じて、前記ロウアクティブ信号の活性化に遅延させて、前記第３の制御信号または前記第４の制御信号のいずれかをワンショットパルスで活性化する第２の動作モードと、所定の外部制御信号に応じて、ロウアクティブ活性化信号が非活性化し、それに応じてビット線イコライズ信号を活性化する第３の動作モードの実行を制御する。
【００２９】
また、この発明に係わるセンスアンプの性能をテストするモードを備えた半導体記憶装置は、ビット線対に対応して設けられ、一定の論理状態を出力する第４の回路と、前記第４の回路とビット線対のいずれかのビット線との間に設けられ、第５の制御信号の活性化によって導通するスイッチとからなる第５の回路と、ロウアクティブ指示に応じて、センスアンプの活性化後に、前記第５の制御信号を活性化し、所定の外部信号が一定の論理値になると非活性化する第１の制御回路と、ビット線対の読出し指示に応じて、センスアンプによって増幅されている当該ビット線対の電位に応じたデータを外部へ出力する第２の制御回路とを備える。この構成を採用したことにより、簡単な構成で、ビット線対の電位差が微小となる状況を意図的に作り出して、センスアンプの性能を評価することができる。
【００３０】
好ましくは、前記第４の回路は、ビット線対の各ビット線に対応して設けられたフリップフロップと、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路とからなり、前記第１の制御回路は、所定の外部信号に応じて、第４のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、当該信号の活性化に伴って引き起こされるワード線の活性化を、前記第４のテストモードにエントリした状態を示す信号の活性化によって抑止し、さらに、ロウアクティブ信号の活性化に遅延させて、センスアンプの活性化前に前記第５の制御信号をワンショットパルスで活性化し、前記所定の外部制御信号が一定の論理値になると非活性化する第２の動作モードの実行を制御し、前記第２の制御回路は、所定の外部制御信号に基づき、リード動作指示信号を活性化し、外部アドレス信号で特定されるカラムに対応するビット線対のデータを外部端子へ出力させる第３の動作モードと、所定の外部制御信号に応じて、ロウアクティブ活性化信号が非活性化し、それに応じてビット線イコライズ信号を活性化する第４の動作モードの実行を制御する。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００３２】
＜第１の実施形態＞
本実施の形態は、簡易な構成で、かつ短い処理時間でテストデータをメモリアレイに書込むことができる半導体記憶装置、およびメモリアレイ内のテストデータが正しく読み出された否かをチェックすることのことのできる半導体記憶装置に関する。
【００３３】
（構成）
図１は、本実施の形態に係わるＤＲＡＭの全体構成を示す。図１において、このＤＲＡＭ１０は、内部電源電位発生回路１と、ロウアドレスバッファ２と、カラムアドレスバッファ３と、ロウデコーダ４と、カラムデコーダ５と、メモリアレイ６と、メモリアレイ周辺回路群８と、入出力回路９と、制御回路１００とから構成される。
【００３４】
内部電源電位発生回路１は、外部から与えられる電源電位ＶＣＣ、接地電位ＶＳＳに基づいて内部電源電位ＶＤＤＳ、ＶＢＬ、ＶＰＰ、ＶＣＰ、ＶＢＢなどを生成し、ＤＲＡＭ１０の他の構成回路に供給する。
【００３５】
ＶＤＤＳは、制御回路やセンスアンプなどに供給され、その動作電源電圧となるもので、外部電源電圧ＶＣＣを降下して生成される。ＶＢＬは、イコライザに供給されるビット線プリチャージ電圧であり、その値は、ＶＤＤＳの１／２である。ＶＰＰは、チャージポンプ動作により生成される電圧で、ワード線ＷＬの昇圧や後述する制御信号（ＳＡＭＢＴＯＵＴ）の昇圧に使われる。その値は、動作電源電圧ＶＤＤＳよりも高い。ＶＣＰは、メモリセルに含まれるキャパシタのセルプレートへ与えられるセルプレート電圧であり、その値は、ＶＳＳ（接地電圧）である。ＶＢＢは、チャージポンプ動作により生成される負電圧であり、メモリセルアレイの基板領域などに印加される。
【００３６】
メモリアレイ６は、それぞれが１ビットのデータを記憶する複数のメモリセルＭＣからなる。各メモリセルは、行アドレスおよび列アドレスによって特定される。本実施の形態のメモリアレイ６は、いわゆるハーフピッチセル配置構造をしているものとする。
【００３７】
図２は、メモリアレイのハーフピッチセル配置構造を示す。同図に示すように、この配置構造では、２本のワード線ＷＬと、１本のビット線ＢＬまたは／ＢＬとの交差部に周期的にメモリセル対ＭＣＰが配置される。より詳しく説明すると、隣接する奇数番のビット線ＢＬと偶数番のビット線／ＢＬがビット線対ＢＬ、／ＢＬを構成している。奇数番のビット線ＢＬと、４ｍおよび４ｍ＋１のワード線ＷＬとの交差部にメモリセル対ＭＣＰが配置される。偶数番のビット線／ＢＬと、４ｍ＋２および４ｍ＋３のワード線ＷＬとの交差部にメモリセル対ＭＣＰが配置される。
【００３８】
テスト時には、メモリアレイのデータの蓄積パターンは、図２に示すように隣接するメモリセルは、互いに異なる値になるものとして、書込み、読出しを行なう。このようなメモリアレイのデータの蓄積パターンをセルチェッカという。
【００３９】
図３は、メモリセル対ＭＣＰの構成を示す。同図に示すようにメモリセルＭＣは、情報記憶用のキャパシタＭＱと、アクセス用のＮチャネルＭＯＳトランジスタＭＴを含む。読出し時には、ワード線ＷＬが選択レベルの「Ｈ」レベルとなり、アクセストランジスタＭＴが導通する。これによって、情報記憶用のキャパシタＭＱに蓄積されている電荷に応じて、ビット線ＢＬの電位は、微小量ΔＶｓだけ増減する。「Ｌ」が蓄積されている（電荷量＝０）場合には、ビット線ＢＬの電位は、ＶＢＬ−ΔＶｓとなる。「Ｈ」が蓄積されている（電荷量Ｑ＝Ｃｓ×ＶＤＤＳ）場合には、ビット線ＢＬの電位は、ＶＢＬ＋ΔＶｓとなる。ここで、ＣｓはキャパシタＭＱの静電容量とし、Ｃｂはビット線の静電容量とする。ΔＶｓ＝ＶＢＬ／（１＋Ｃｂ／Ｃｓ）となる。ΔＶｓの値は、たとえば、ＶＢＬ＝２．５Ｖのときには、約０．２Ｖである。
【００４０】
書込み時には、ワード線ＷＬが選択レベルの「Ｈ」レベルとなり、アクセストランジスタＭＴが導通する。これにより、情報記憶用のキャパシタＭＱには、ビット線ＢＬの電位に応じた電荷が蓄積される。ビット線ＢＬの電位が「Ｈ」であれば、「Ｈ」が蓄積され（電荷量Ｑ＝Ｃｓ×ＶＤＤＳ）蓄積され、ビット線ＢＬの電位が「Ｌ」であれば、「Ｌ」が蓄積される（電荷量＝０）。
【００４１】
ロウアドレスバッファ２は、内部信号ＩＮＴＲＡＳ＝「Ｌ」になると、内部アドレス信号ＩＮＴＡ０〜１４を取り込む。カラムアドレスバッファ３は、内部信号ＩＮＴＺＣＡＳ＝「Ｌ」になると、内部アドレス信号ＩＮＴＡ０〜１４を取り込む。
【００４２】
ロウデコーダ４は、ロウアクティブ活性化信号ＲＸＴの活性化を受けて、ロウアドレスバッファ２より、内部アドレス信号ＩＮＴＡ０〜１２を取り込み、１３ビットの論理状態より、ロウアドレス信号線ＷＬＡｉ（ｉ＝０〜８１９２のいずれか）を「Ｈ」レベルに立ち上げる。ロウアドレス信号線ＷＬＡｉ（ｉ＝０〜８１９２のいずれか）は、制御回路１００に送られる。
【００４３】
カラムデコーダ５は、リード動作指示信号／ＲＥまたはライト動作指示信号／ＷＲの活性化を受けて、カラムアドレスバッファ３より内部アドレス信号ＩＮＴＡ０〜１４を取り込む。カラムデコーダ５は、内部アドレス信号ＩＮＴＡ０〜１４の１５ビットの論理状態より、カラム選択線ＣＳＬｊ（ｊ＝０〜３２７６７のいずれか）の電位を選択レベルの「Ｈ」レベルに立ち上げる。
【００４４】
図４は、図１に示したメモリアレイ周辺回路群の構成を示すブロック図であり、図５は、１つの列の構成を詳細に示す回路図である。
【００４５】
メモリアレイ周辺回路群８は、ドライバ１４と、データ入出力線対ＧＩＯＰ（ＧＩＯおよび／ＧＩＯ）と、各列に対応して設けられた列選択線ＣＳＬと、列選択ゲート１１と、センスアンプ１２と、イコライザ１３とを含む。
【００４６】
センスアンプ１２は、ビット線ＢＬとノードＮ１２との間に接続されたＮチャネルＭＯＳトランジスタ２３と、ビット線／ＢＬとノードＮ１２との間に接続されたＮチャネルＭＯＳトランジスタ２４と、ビット線ＢＬとノードＮ１２’との間に接続されたＮチャネルＭＯＳトランジスタ２５と、ビット線／ＢＬとノードＮ１２’との間に接続されたＮチャネルＭＯＳトランジスタ２６とを含む。ドライバ１４は、ノードＮ１２と接地電位ＶＳＳのラインとの間に接続されたＰチャネルＭＯＳトランジスタ２７と、ノードＮ１２’と内部電源電位ＶＤＤＳのラインとの間に接続されたＰチャネルＭＯＳトランジスタ２８を含む。ＮチャネルＭＯＳトランジスタ２３および２５のゲートは、ともにビット線／ＢＬに接続され、ＮチャネルＭＯＳトランジスタ２４および２６のゲートは、ともにビット線ＢＬに接続される。ＮチャネルＭＯＳトランジスタ２７および２８のゲートは、それぞれセンスアンプ活性化信号ＳＯＮ、／ＳＯＮを受ける。
【００４７】
センスアンプ活性化信号ＳＯＮが「Ｈ」レベル、／ＳＯＮが「Ｌ」レベルになると、ＮチャネルＭＯＳトランジスタ２７および２８が導通し、ノードＮ１２が接地電位ＶＳＳとなり、ノードＮ１２’が内部電源電位ＶＤＤＳになる。そして、センスアンプ１２は、ビット線ＢＬの電位がビット線／ＢＬの電位よりも微小量ΔＶだけ大きいときには、ビット線ＢＬの電位はＶＤＤＳ（「Ｈ」レベル）に引き上げられ、ビット線／ＢＬの電位は、ＶＳＳ（「Ｌ」レベル）に引き下げられる。逆に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも微小量ΔＶだけ大きいときには、ビット線ＢＬの電位は、ＶＳＳ（「Ｌ」レベル）に引き下げられ、ビット線／ＢＬの電位は、ＶＤＤＳ（「Ｈ」レベル）に引き上げられる。
【００４８】
イコライザ１３は、ビット線ＢＬと／ＢＬとの間に接続されたＮチャネルＭＯＳトランジスタ２９と、ビット線ＢＬとノードＮ１３’との間に接続されたＮチャネルＭＯＳトランジスタ３０と、ビット線／ＢＬとノードＮ１３’との間に接続されたＮチャネルＭＯＳトランジスタ３１とを含む。ＮチャネルＭＯＳトランジスタ２９〜３１のゲートはすべてノードＮ１３に接続される。
【００４９】
ノードＮ１３は、ビット線イコライズ信号ＢＬＥＱを受けて、ノードＮ１３’は、プリチャージ電位ＶＢＬ（＝ＶＤＤＳ／２）を受ける。イコライザ１３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をプリチャージ電位ＶＢＬにイコライズする。ビット線イコライズ信号ＢＬＥＱは、ＰＲＥモード時には、「Ｈ」レベルとなり、ＡＣＴモード時には、「Ｌ」レベルとなる。
【００５０】
列選択ゲート１１は、ビット線対ＢＬ、／ＢＬとデータ入出力線対ＧＩＯ、／ＧＩＯとの間の設けられ、ＮチャネルＭＯＳトランジスタ２１および２２を含む。ＮチャネルＭＯＳトランジスタ２１および２２のゲートは、カラム選択線ＣＳＬを介してカラムデコーダ５に接続される。カラムデコーダ５により選択されたカラム選択線に接続された列選択ゲート１１のＮチャネルＭＯＳトランジスタ２１および２２が導通し、それによって、その列選択ゲートに接続されたビット線対ＢＬ、／ＢＬとデータ入出力線対ＧＰＩＯ（ＧＩＯおよび／ＧＩＯ）とが結合される。
【００５１】
テストデータラッチ回路２００は、ビット線ＢＬに対応させて、ＮＡＮＤ回路２０１と、ＲＳフリップフロップＲＳとを含む。ＮＡＮＤ回路２０１の一方の入力端子は、ビット線ＢＬに接続され、他方の入力端子には、制御信号ＳＡＬＡＴが入力される。ＲＳフリップフロップＲＳは、ＮＡＮＤ回路２０２とＮＡＮＤ回路２０３とからなる。ＲＳフリップフロップＲＳのセット入力端子は、ＮＡＮＤ回路２０１の出力端子が接続され、リセット入力端子は、制御信号ＺＲＥＳＥＴが入力される。
【００５２】
また、テストデータラッチ回路２００は、ビット線／ＢＬに対して、ＮＡＮＤ回路２０４と、ＲＳフリップフロップＲＳＺとを含む。ＮＡＮＤ回路２０４の一方の入力端子は、ビット線／ＢＬに接続され、他方の入力端子には、制御信号ＳＡＬＡＴが入力される。ＲＳフリップフロップＲＳＺは、ＮＡＮＤ回路２０５とＮＡＮＤ回路２０６とからなる。ＲＳフリップフロップＲＳのセット入力端子は、ＮＡＮＤ回路２０４の出力端子が接続され、リセット入力端子は、制御信号ＺＲＥＳＥＴが入力される。
【００５３】
テストデータの読み出し時における、ＲＳフリップフロップＲＳおよびＲＳＺの出力値ＳＡＢＬＯ、ＳＡＺＢＬＯの論理値について説明する。
【００５４】
まず、ＲＳフリップフロップＲＳおよびＲＳＺは、リセットされる。すなわち、制御信号ＺＲＥＳＥＴ＝「Ｌ」（ワンショットパルス）が入力され、ＲＳフリップフロップＲＳおよびＲＳＺは、ＳＡＢＬＯ＝「Ｌ」、ＳＡＺＢＬＯ＝「Ｈ」を出力する。
【００５５】
次に、ＲＳフリップフロップＲＳおよびＲＳＺには、ワード線が活性化されるごとに、ビット線ＢＬ、／ＢＬの電位に応じた論理値が入力される。
【００５６】
すなわち、ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」の場合には、制御信号ＳＡＬＡＴ＝「Ｈ」（ワンショットパルス）が入力されると、ＮＡＮＤ回路２０１は、「Ｌ」を出力し、ＮＡＮＤ回路２０４は、「Ｈ」を出力する。この出力を受けて、ＲＳフリップフロップＲＳは、ＳＡＢＬＯ＝「Ｈ」を出力し、ＲＳフリップフロップＲＳＺは、ＳＡＺＢＬＯ＝「Ｌ」を出力する。そして、活性化されるワード線が変わっても、常に、ビット線ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」であると、ＳＡＢＬＯ＝「Ｈ」、ＳＡＺＢＬＯ＝「Ｌ」を維持するが、一度でも、ＢＬ＝「Ｌ」、／ＢＬ＝「Ｈ」となることがあると、ＳＡＢＬＯ＝「Ｈ」、ＳＡＺＢＬＯ＝「Ｈ」となる。
【００５７】
一方、ＢＬ＝「Ｌ」、／ＢＬ＝「Ｈ」の場合には、制御信号ＳＡＬＡＴ＝「Ｈ」（ワンショットパルス）が入力されると、ＮＡＮＤ回路２０１は、「Ｈ」を出力し、ＮＡＮＤ回路２０４は、「Ｌ」を出力する。この出力を受けて、ＲＳフリップフロップＲＳは、ＳＡＢＬＯ＝「Ｌ」を出力し、ＲＳフリップフロップＲＳＺは、ＳＡＺＢＬＯ＝「Ｈ」を出力する。そして、活性化されるワード線が変わっても常に、ビット線ＢＬ＝「Ｌ」、／ＢＬ＝「Ｈ」であると、ＳＡＢＬＯ＝「Ｌ」、ＳＡＺＢＬＯ＝「Ｈ」を維持するが、一度でも、ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」となることがあると、ＳＡＢＬＯ＝「Ｈ」、ＳＡＺＢＬＯ＝「Ｈ」となる。
【００５８】
したがって、テストデータの読み出し時には、活性化されるワード線が切り替っても、ビット線対ＢＬおよび／ＢＬの電位が常に同じである場合には、ＳＡＢＬＯ＝「Ｌ」およびＳＡＺＢＬＯ＝「Ｈ」、またはＳＡＢＬＯ＝「Ｈ」またはＳＡＺＢＬＯ＝「Ｌ」となる。一方、活性化されるワード線が切り替ることによって、ビット線対ＢＬおよび／ＢＬの電位が一度でも変化する場合には、ＳＡＢＬＯ＝「Ｈ」、ＳＡＺＢＬＯ＝「Ｈ」となる。
【００５９】
次に、テストデータの書込み時におけるＲＳフリップフロップＲＳおよびＲＳＺの出力値ＳＡＢＬＯ、ＳＡＺＢＬＯの論理値について説明する。
【００６０】
書込み時には、ＲＳフリップフロップＲＳおよびＲＳＺは、リセットされる。すなわち、制御信号ＺＲＥＳＥＴ＝「Ｌ」（ワンショットパルス）が入力され、ＲＳフリップフロップＲＳおよびＲＳＺは、ＳＡＢＬＯ＝「Ｌ」、ＳＡＺＢＬＯ＝「Ｌ」を出力する。
【００６１】
また、テストデータラッチ回路２００は、ＮＡＮＤ回路２０７を含む。ＮＡＮＤ回路２０７の一方の入力端子には、ＳＡＢＬＯが入力され、他方の入力端子には、ＳＡＺＢＬＯが入力される。ＮＡＮＤ回路２０７は、ＳＡＢＬＯ＝「Ｈ」およびＳＡＺＢＬＯ＝「Ｈ」のとき（すなわち、テストデータの読み出し時に、ビット線ＢＬおよび／ＢＬの電位が一度でも変化する場合）のみ、「Ｌ」を出力し、それ以外のとき、「Ｈ」を出力する。
【００６２】
また、テストデータラッチ回路２００は、ＮチャネルＭＯＳトランジスタ２０８とＮチャネルＭＯＳトランジスタ２０９とを含む。
【００６３】
ＮチャネルＭＯＳトランジスタ２０８のゲートには、テストデータの読み出し時および書込み時に、制御信号ＳＡＬＡＴＯＵＴが入力される。ＮチャネルＭＯＳトランジスタ２０８は、ＳＡＬＡＴＯＵＴ＝「Ｈ」になると導通し、ＮＡＮＤ回路２０７の出力をビット線ＢＬに送る。
【００６４】
ＮＡＮＤ回路２０７の出力が「Ｈ」であれば、ビット線ＢＬの電位がＶＢＬのとき、ＳＡＬＡＴＯＵＴ＝「Ｈ」によって、ビット線ＢＬの電位は、ΔＶだけ増加する。この電位差ΔＶがセンスアンプ１２で増幅されると、ＢＬ＝「Ｈ」および／ＢＬ＝「Ｌ」となる。
【００６５】
ＮＡＮＤ回路２０７の出力が「Ｌ」であれば、ビット線ＢＬの電位がＶＢＬのとき、制御信号ＳＡＬＡＴＯＵＴ＝「Ｈ」によって、ビット線ＢＬの電位は、ΔＶだけ減少する。この電位差ΔＶがセンスアンプ１２で増幅されると、ＢＬ＝「Ｌ」および／ＢＬ＝「Ｈ」となる。
【００６６】
ＮチャネルＭＯＳトランジスタ２０９のゲートには、テストデータの書込み時に、制御信号ＳＡＬＡＴＯＵＴ２が入力される。ＮチャネルＭＯＳトランジスタ２０９は、ＳＡＬＡＴＯＵＴ２＝「Ｈ」になると導通し、ＮＡＮＤ回路２０７の出力をビット線／ＢＬに送る。
【００６７】
ＮＡＮＤ回路２０７の出力が「Ｈ」であれば、ビット線／ＢＬの電位がＶＢＬのとき、制御信号ＳＡＬＡＴＯＵＴ２＝「Ｈ」によって、ビット線／ＢＬの電位は、ΔＶだけ増加する。この電位差ΔＶがセンスアンプ１２で増幅されると、ＢＬ＝「Ｌ」および／ＢＬ＝「Ｈ」となる。
【００６８】
ＮＡＮＤ回路２０７の出力が「Ｌ」であれば、ビット線／ＢＬの電位がＶＢＬのとき、ＳＡＬＡＴＯＵＴ２＝「Ｈ」によって、ビット線／ＢＬの電位は、ΔＶだけ減少する。この電位差ΔＶがセンスアンプ１２で増幅されると、ＢＬ＝「Ｈ」および／ＢＬ＝「Ｌ」となる。
【００６９】
図１にもどって、データ入出力線対ＧＩＯＰは、メモリアレイ６を所定数の列単位で分割したサブアレイごとに設けられており、カラムデコーダ５によって選択されたビット線対ＢＬおよび／ＢＬと入出力回路９とを結びつける。
【００７０】
入出力回路９は、各データ入出力線対ＧＰＩＯに対して設けられたプリアンプ１０１およびライトドライバ１０２を含む。
【００７１】
ライトドライバ１０２は、メモリセルＭＣからのデータの書込み時にはライト動作指示信号／ＷＲを受けて活性化し、入出力端子ＤＱから送られるデータをデータ入出力線対ＧＰＩＯに接続されたビット線対ＢＬおよび／ＢＬに出力する。
【００７２】
プリアンプ１０１は、メモリセルＭＣからのデータの読出し時に、リード動作指示信号／ＲＥを受けて活性化し、ＧＰＩＯに接続されたビット線対のセンスアンプ１２で増幅されたデータを、さらに増幅して、入出力端子ＤＱに出力する。
【００７３】
図６は、制御回路１００の構成を示す。制御回路１００は、内部信号発生回路１２０と、コマンドデコード回路１３０と、ＷＬ活性化回路１４０と、テストモードエントリ／リセット回路１５０と、テストモード種別信号発生回路１６０と、テスト実行制御信号発生回路１７０とから構成される。
【００７４】
図７は、内部信号発生回路１２０の詳細な構成を示す。同図に示すように、内部信号発生回路１２０には、外部信号であるクロック信号ＣＬＫ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、およびアドレス信号Ａ０〜１４が入力される。
【００７５】
内部信号ＩＮＴＣＬＫは、外部クロック信号ＣＬＫに基づき、インバータ３０１とインバータ３０２とにより生成される。内部信号ＩＮＴＺＲＡＳは、外部制御信号／ＲＡＳ、外部制御信号／ＣＳおよび内部信号ＩＮＴＣＬＫに基づき、クロックドＣＭＯＳインバータ３０４と、インバータ３０５と、インバータ３０６と、ＮＡＮＤ回路３０７とにより生成される。内部信号ＩＮＴＺＷＥは、外部制御信号／ＷＥ、／ＣＳおよび内部信号ＩＮＴＣＬＫに基づき、クロックドＣＭＯＳインバータ３１４と、インバータ３１５と、インバータ３１６と、ＮＡＮＤ回路３１７とにより生成される。内部信号ＩＮＡｎは、外部アドレス信号Ａｎに基づき、インバータ３１９と、インバータ３２０と、ＮＡＮＤ回路３２１とにより生成される。
【００７６】
図８は、テストモードエントリ／リセット回路１５０の詳細な構成を示す。同図に示すように、テストモードエントリ／リセット回路１５０は、インバータ３２２と、インバータ３２３と、インバータ３２４と、ＡＮＤ回路３２５と、インバータ３２６と、ＡＮＤ回路３２５と、ＡＮＤ回路３２７と、ＡＮＤ回路３２８とで構成される。このテストモードエントリ／リセット回路により、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ７＝「Ｈ」によって、ＴＭＥＮＴＲＹは、活性化レベル「Ｈ」となる。また、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、およびＩＮＴＡ７＝「Ｌ」によって、ＴＭＲＥＳＴは、活性化レベル「Ｈ」となる。
【００７７】
図９は、コマンドデコード回路１３０の詳細な構成を示す。同図に示すように、行を選択状態にすることを指示するロウアクティブ信号ＲＸＴのレベルは、ＩＮＴＺＲＡＳ、ＩＮＴＺＣＡＳ、およびＩＮＴＺＷＥに応じて、インバータ３２９、ＡＮＤ回路３３０、インバータ３３１、インバータ３３２、ＡＮＤ回路３３３、ＲＳフリップフロップ３３４、インバータ３３５、およびインバータ３３６により制御される。
【００７８】
この回路により、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｈ」になると、ＲＸＴは、活性化レベル「Ｈ」を維持する。また、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」になると、ＲＸＴは、非活性化レベル「Ｌ」を維持する。
【００７９】
また、データ読出しを指示するリード動作指示信号／ＲＥのレベルは、ＩＮＴＺＲＡＳ、ＩＮＴＺＣＡＳ、およびＩＮＴＺＷＥに応じて、インバータ３３７、ＡＮＤ回路３３８、インバータ３３９、インバータ３４０、ＡＮＤ回路３４１、ＲＳフリップフロップ３４２、インバータ３４３、およびインバータ３４４により制御される。
【００８０】
この回路により、ＩＮＴＺＲＡＳ＝「Ｈ」、ＩＮＴＺＣＡＳ＝「Ｌ」、およびＩＮＴＺＷＥ＝「Ｈ」になると、／ＲＥは、活性化レベル「Ｈ」を維持する。また、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」になると、／ＲＥは、非活性化レベル「Ｌ」を維持する。
【００８１】
また、本実施の形態と直接関係しないので図示しないが、データ書込みを指示するライト動作指示信号／ＷＲも、ＩＮＴＺＲＡＳ、ＩＮＴＺＣＡＳ、およびＩＮＴＺＷＥのレベルに応じて、活性化、および非活性化される。
【００８２】
図１０は、テストモード種別信号発生回路１６０の詳細な構成を示す。同図に示すように、ＴＭＥＮＴＲＹと、ＩＮＴＡ０と、ＴＭＲＥＳＥＴとに応じて、インバータ３４５と、ＲＳフリップフロップ３４６とにより、ＳＡＭＢＴのレベルが制御される。この回路により、ＴＭＥＮＴＲＹ＝「Ｈ」、ＩＮＴＡ０＝「Ｈ」、およびＴＭＲＥＳＥＴ＝「Ｌ」になると、ＳＡＭＢＴ＝「Ｈ」（活性化レベル）が維持される。ＴＭＥＮＴＲＹ＝「Ｌ」、ＩＮＴＡ０＝「Ｌ」、およびＴＭＲＥＳＥＴ＝「Ｈ」になると、ＳＡＭＢＴ＝「Ｌ」（非活性化レベル）が維持される。ＳＡＭＢＴ＝「Ｈ」は、ＳＡＭＢＴテストモードにエントリした状態を示し、ＳＡＭＢＴ＝「Ｌ」は、ＳＡＭＢＴテストモードにエントリしていない状態を示す。
【００８３】
また、ＴＭＥＮＴＲＹと、ＩＮＴＡ１と、ＴＭＲＥＳＥＴとに応じて、インバータ３４７と、ＲＳフリップフロップ３４８とにより、ＳＡＭＢＴＯＵＴのレベルが制御される。この回路により、ＴＭＥＮＴＲＹ＝「Ｈ」、ＩＮＴＡ１＝「Ｈ」、およびＴＭＲＥＳＥＴ＝「Ｌ」になると、ＳＡＭＢＴＯＵＴ＝「Ｈ」（活性化レベル）が維持される。ＴＭＥＮＴＲＹ＝「Ｌ」、ＩＮＴＡ１＝「Ｌ」、およびＴＭＲＥＳＥＴ＝「Ｈ」になると、ＳＡＭＢＴＯＵＴ＝「Ｌ」（非活性化レベル）が維持される。ＳＡＭＢＴＯＵＴ＝「Ｈ」は、ＳＡＭＢＴＯＵＴテストモードにエントリした状態を示し、ＳＡＭＢＴＯＵＴ＝「Ｌ」は、ＳＡＭＢＴＯＵＴテストモードにエントリしていない状態を示す。
【００８４】
また、ＴＭＥＮＴＲＹと、ＩＮＴＡ２と、ＴＭＲＥＳＥＴとに応じて、インバータ３４９と、ＲＳフリップフロップ３５０とにより、ＳＡＭＢＴＷ１のレベルが制御される。この回路により、ＴＭＥＮＴＲＹ＝「Ｈ」、ＩＮＴＡ２＝「Ｈ」、およびＴＭＲＥＳＥＴ＝「Ｌ」になると、ＳＡＭＢＴＷ１＝「Ｈ」（活性化レベル）が維持される。ＴＭＥＮＴＲＹ＝「Ｌ」、ＩＮＴＡ２＝「Ｌ」、およびＴＭＲＥＳＥＴ＝「Ｈ」になると、ＳＡＭＢＴＷ１＝「Ｌ」（非活性化レベル）が維持される。ＳＡＭＢＴＷ１＝「Ｈ」は、ＳＡＭＢＴＷ１テストモードにエントリした状態を示し、ＳＡＭＢＴＷ１＝「Ｌ」は、ＳＡＭＢＴＷ１テストモードにエントリしていない状態を示す。
【００８５】
また、ＴＭＥＮＴＲＹと、ＩＮＴＡ３と、ＴＭＲＥＳＥＴとに応じて、インバータ３５１と、ＲＳフリップフロップ３５２とにより、ＳＡＭＢＴＷ２のレベルが制御される。この回路により、ＴＭＥＮＴＲＹ＝「Ｈ」、ＩＮＴＡ３＝「Ｈ」、およびＴＭＲＥＳＥＴ＝「Ｌ」になると、ＳＡＭＢＴＷ２＝「Ｈ」（活性化レベル）が維持される。ＴＭＥＮＴＲＹ＝「Ｌ」、ＩＮＴＡ３＝「Ｌ」、およびＴＭＲＥＳＥＴ＝「Ｈ」になると、ＳＡＭＢＴＷ２＝「Ｌ」（非活性化レベル）が維持される。ＳＡＭＢＴ２＝「Ｈ」は、ＳＡＭＢＴＷ２テストモードにエントリした状態を示し、ＳＡＭＢＴＷ２＝「Ｌ」は、ＳＡＭＢＴＷ２テストモードにエントリしていない状態を示す。
【００８６】
図１１は、ＷＬ活性化回路１４０の詳細な構成を示す。ＷＬ活性回路１４０は、ロウアドレス信号線ＷＬＡｉ（ｉ＝０〜８１９２）と、ワード線ＷＬｉ（ｉ＝０〜８１９２）とが接続され、昇圧電圧ＶＰＰが供給される。この回路は、ＮＡＮＤ回路３５３と、インバータ３５４とを含む。
【００８７】
この回路により、ＲＸＴ＝「Ｈ」、ＷＬＡｉ＝「Ｈ」、およびＳＡＭＢＴＯＵＴ＝「Ｌ」になると、ワード線ＷＬｉを活性化レベルの「Ｈ」（昇圧電圧ＶＰＰ）に立ち上げる。ＲＸＴ＝「Ｌ」になると、ワード線ＷＬｉは、非活性化される。
また、ＳＡＭＢＴＯＵＴにエントリすると、ＳＡＭＢＴＯＵＴ＝「Ｈ」になるので、ワード線は活性化されない。
【００８８】
図１２は、テスト実行制御信号発生回路１７０の構成を示す。同図に示すように、ＺＲＥＳＥＴのレベルは、ＳＡＭＢＴと、ＳＡＭＢＴＷ１と、ＳＡＭＢＴＷ２とに応じて、ＥｘＯＲ回路３５５と、インバータ３５６と、インバータ３５７と、インバータ３５８と、ＮＡＮＤ回路３５９により制御される。この回路により、ＳＡＭＢＴ、ＳＡＭＢＴＷ１、およびＳＡＭＢＴＷ１のいずれかが「Ｈ」に活性化されると、ＺＲＥＳＥＴは、その活性化に同期したワンショットパルス「Ｌ」（活性化レベル）となる。
【００８９】
ＳＡＬＡＴＯＵＴ２は、ＲＸＴと、ＳＡＭＢＴＷ２と、インバータ３６０と、インバータ３６１と、ＡＮＤ回路３６２と、インバータ３６３と、インバータ３６４と、インバータ３６５と、ＡＮＤ回路３６６により制御される。この回路により、ＳＡＭＢＴＷ２＝「Ｈ」の状態で、ＲＸＴ＝「Ｈ」に活性化されると、ＳＡＬＡＴＯＵＴ２は、その活性化に遅延したワンショットパルス「Ｈ」（活性化レベル）となる。センスアンプ活性化信号ＳＯＮもまた、ＲＸＴ＝「Ｈ」の活性化に遅延したワンショットパルス「Ｈ」（活性化レベル）となるが、接続する回路素子の数よりＳＯＮ＝「Ｈ」になるのは、ＳＡＬＡＴＯＵＴ２＝「Ｈ」になるよりも遅い。このＳＡＬＡＴＯＵＴ２は、ＮチャネルＭＯＳトランジスタ２０９を導通させて、ＮＡＮＤ回路２０８の出力をビット線／ＢＬに送るために用いられるので、ＮチャネルＭＯＳトランジスタ２０９が十分に導通するように高い電圧であることが望ましい。したがって、ＳＡＬＡＴＯＵＴ２は、ワード線を活性化するときに用いられる昇圧電圧ＶＰＰにより活性化するものとする。
【００９０】
ＳＡＬＡＴは、ＲＸＴと、ＳＡＭＢＴとに応じて、インバータ３６０と、インバータ３６１と、インバータ３６７と、インバータ３６８と、ＡＮＤ回路３６９と、インバータ３７０と、インバータ３７１と、インバータ３７２と、ＡＮＤ回路３７３とにより制御される。この回路により、ＳＡＭＢＴ＝「Ｈ」の状態で、ＲＸＴ＝「Ｈ」に活性化されると、ＳＡＬＡＴは、その活性化に遅延したワンショットパルス「Ｈ」（活性化レベル）となる。センスアンプ活性化信号ＳＯＮもまた、ＲＸＴ＝「Ｈ」の活性化に遅延したワンショットパルス「Ｈ」（活性化レベル）となるが、接続する回路素子の数より、ＳＯＮ＝「Ｈ」になるのは、ＳＡＬＡＴＯＵＴ＝「Ｈ」になるよりも早い。このＳＡＬＡＴＯＵＴも、ＳＡＬＡＴＯＵＴ２と同様に、ＮチャネルＭＯＳトランジスタ２０８が十分に導通するように、ワード線を活性化するときに用いられる昇圧電圧ＶＰＰにより活性化するものとする。
【００９１】
ＳＡＬＡＴＯＵＴは、ＲＸＴと、ＳＡＭＢＴＯＵＴと、ＳＡＭＢＴＷ１とに応じて、インバータ３６０と、インバータ３６１と、ＥｘＯＲ回路３７４と、ＡＮＤ回路３７５と、インバータ３７６と、インバータ３７７と、インバータ３７８と、ＡＮＤ回路３７９とにより制御される。この回路により、ＳＡＭＢＴＷ１＝「Ｈ」またはＳＡＭＢＴＯＵＴ＝「Ｈ」の状態で、ＲＸＴ＝「Ｈ」に活性化されると、ＳＡＬＡＴＯＵＴは、その活性化に遅延したワンショットパルス「Ｈ」（活性化レベル）となる。センスアンプ活性化信号ＳＯＮもまた、ＲＸＴ＝「Ｈ」の活性化に遅延したワンショットパルス「Ｈ」（活性化レベル）となるが、接続する回路素子の数より、ＳＯＮ＝「Ｈ」になるのは、ＳＡＬＡＴＯＵＴ＝「Ｈ」になるよりも遅い。
【００９２】
また、ＲＸＴ＝「Ｈ」になると、ビット線イコライズ信号ＢＬＥＱは、「Ｌ」（非活性化レベル）になり、ＲＸＴ＝「Ｌ」になると、ビット線イコライズ信号ＢＬＥＱは、「Ｈ」（活性化化レベル）となる。
【００９３】
（テストパターン読出し動作）
次に、メモリアレイ内のテストパターンが正しく読み出されるか否かをテストするためのテストパターン読出し動作について、図１３と図１４に示すタイミングチャートを参照して説明する。
【００９４】
（１）ＳＡＭＢＴモード
まず、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｌ」、／ＷＥ＝「Ｌ」、Ａ０＝「Ｈ」、およびＡ７＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ０＝「Ｈ」、およびＩＮＴＡ７＝「Ｈ」を出力する。
【００９５】
テストモードエントリ／リセット回路１５０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ７＝「Ｈ」によって、ＴＭＥＮＴＲＹ＝「Ｈ」を出力する。
【００９６】
テストモード種別信号発生回路１６０は、ＩＮＴＡ０＝「Ｈ」およびＴＭＥＮＴＲＹ＝「Ｈ」によって、ＳＡＭＢＴ＝「Ｈ」をラッチする。テスト実行制御信号発生回路１７０は、ＳＡＭＢＴ＝「Ｈ」によって、ＺＲＥＳＥＴ＝「Ｌ」（１ショットパルス）を出力する。
【００９７】
ＲＳフリップフロップＲＳは、ＺＲＥＳＥＴ＝「Ｌ」によって、ＳＡＢＬＯ＝「Ｌ」をラッチする。ＲＳフリップフロップＲＳＺは、ＺＲＥＳＥＴ＝「Ｌ」によって、ＳＡＺＢＬＯ＝「Ｌ」をラッチする。
【００９８】
（２）ＡＣＴモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」、および／ＷＥ＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、ＩＮＴＺＷＥ＝「Ｈ」を出力する。
【００９９】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｈ」によって、ロウ活性化信号ＲＸＴ＝「Ｈ」をラッチする。
【０１００】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ビット線イコライズ信号ＢＬＥＱ＝「Ｌ」とする。ビット線イコライズ信号ＢＬＥＱ＝「Ｌ」によって、イコライザ１３が非活性化される。この状態では、ビット線ＢＬおよび／ＢＬの電位は、ＶＢＬ（＝ＶＤＤＳ／２）でフローティング状態となる。
【０１０１】
内部信号発生回路１２０は、Ａ０〜１４が外部から入力されると、ＩＮＴＡ０〜１４を出力する。ロウデコーダ４は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ロウアドレスバッファ２より、内部アドレス信号ＩＮＴＡ０〜１２を取り込み、１３ビットの論理状態より、ロウアドレス信号線ＷＬＡｉ（ｉ＝４ｍ＋１、または４ｍ＋２（ｍは０以上の整数）で、０≦ｉ＜８１９２のいずれか）を「Ｈ」レベルに立ち上げる。
【０１０２】
ＷＬ活性化回路１４０は、ロウデコータ４から送られるロウアドレス信号線ＷＬＡｉ（ｉ＝４ｍ＋１、または４ｍ＋２（ｍは０以上の整数）で、０≦ｉ＜８１９２のいずれか）の信号＝「Ｈ」と、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ワード線ＷＬｉを「Ｈ」にする。
【０１０３】
これにより、ワード線ＷＬｉに接続されるメモリセルのアクセストランジスタＭＴが導通し、メモリキャパシタＭＱのストレージノードＳＮが対応するビット線に結合される。したがって、このメモリセルのキャパシタＭＱに蓄積された電荷が、ビット線に読み出される。
【０１０４】
ここで、ＷＬｉ（ｉ＝４ｍ＋１（ｍは０以上の整数）で、０≦ｉ＜８１９２）に接続されるメモリセルＭＣは、「Ｈ」レベルを蓄積しており、ビット線ＢＬに接続されている。そのため、ビット線ＢＬの電位が変化し、ＢＬ＝ＶＢＬ＋ΔＶとなる。／ＢＬ＝ＶＢＬのままである。
【０１０５】
また、ＷＬｉ（ｉ＝４ｍ＋２（ｍは０以上の整数）で、０≦ｉ＜８１９２）に接続されるメモリセルＭＣは、「Ｌ」レベルを蓄積し、ビット線／ＢＬに接続されている。そのため、ビット線／ＢＬの電位が変化し、／ＢＬ＝ＶＢＬ−ΔＶとなる。ＢＬ＝ＶＢＬのままである。
【０１０６】
また、テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」する。センスアンプ１２は、センスアンプ活性化信号ＳＯＮ＝「Ｈ」によって、ＢＬと／ＢＬの電位差を増幅し、その結果、ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」となる。
【０１０７】
また、テスト信号実行制御回路１７０は、センスアンプ活性化信号ＳＯＮ＝「Ｈ」にした後、ロウ活性化信号ＲＸＴ＝「Ｈ」およびＳＡＭＢＴ＝「Ｈ」によって、ＳＡＬＡＴ＝「Ｈ」（１ショットパルス）にする。
【０１０８】
ＲＳフリップフロップＲＳは、ＳＡＬＡＴ＝「Ｈ」とＢＬ＝「Ｈ」とによって、ＳＡＢＬＯ＝「Ｌ」をラッチする。また、ＲＳフリップフロップＲＳＺは、ＳＡＬＡＴ＝「Ｈ」と／ＢＬ＝「Ｌ」とによって、ＳＡＺＢＬＯ＝「Ｈ」をラッチする。
【０１０９】
（３）ＰＲＥモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」、および／ＷＥ＝「Ｌ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」を出力する。
【０１１０】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、ＩＮＴＺＷＥ＝「Ｌ」によって、ロウ活性化信号ＲＸＴ＝「Ｌ」をラッチする。ＷＬ活性化回路１４０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、ワード線ＷＬｉを「Ｌ」にする。
【０１１１】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」とする。ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」によって、イコライザ１３が活性化される。これにより、ビット線ＢＬおよび／ＢＬの電位は、ＶＢＬ（＝ＶＤＤＳ／２）の固定状態となる。
【０１１２】
また、テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｌ」する。
【０１１３】
（４）上述の（２）および（３）の処理をＷＬｉ（ｉ＝４ｍ＋１、または４ｍ＋２（ｍは０以上の整数）で、０≦ｉ＜８１９２）のｉを変えて、４０９６回繰り返す。
【０１１４】
上述のように、ＷＬの活性化によって、メモリセルのデータを正しく読めるのであれば、ＳＡＢＬＯ＝「Ｌ」、ＳＡＺＢＬＯ＝「Ｈ」となる。一方、いずれかのメモリセルのデータが正しく読めなかった場合には、ＳＡＢＬＯ＝「Ｈ」、ＳＡＺＢＬＯ＝「Ｈ」となる。
【０１１５】
（５）ＳＡＭＢＴＯＵＴモード
まず、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｌ」、／ＷＥ＝「Ｌ」、Ａ１＝「Ｈ」、およびＡ７＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ１＝「Ｈ」、およびＩＮＴＡ７＝「Ｈ」を出力する。
【０１１６】
テストモードエントリ／リセット回路１５０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ７＝「Ｈ」によって、ＴＭＥＮＴＲＹ＝「Ｈ」を出力する。
【０１１７】
テストモード種別信号発生回路１６０は、ＩＮＴＡ１＝「Ｈ」とＴＭＥＮＴＲＹ＝「Ｈ」によって、ＳＡＭＢＴＯＵＴ＝「Ｈ」をラッチする。
【０１１８】
（６）ＡＣＴモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」、および／ＷＥ＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、ＩＮＴＺＷＥ＝「Ｈ」を出力する。
【０１１９】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｈ」によって、ロウ活性化信号ＲＸＴ＝「Ｈ」を出力する。ＷＬ活性化回路１４０は、ＳＡＭＢＴＯＵＴ＝「Ｈ」により、ワード線ＷＬｉを「Ｈ」にしない。
【０１２０】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」にする。また、テスト実行制御信号発生回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」およびＳＡＭＢＴＯＵＴ＝「Ｈ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」になるよりも前に、ＳＡＬＡＴＯＵＴ＝「Ｈ」（１ショットパルス）にする。
【０１２１】
ここで、常に、ＳＡＢＬＯ＝「Ｌ」をラッチし、ＳＡＺＢＬＯ＝「Ｈ」をラッしていれば（すなわち、メモリセルのデータを正しく読めた場合）、ＳＡＬＴＯＵＴ＝「Ｈ」により、ＢＬは、ＶＤＤＳ／２＋ΔＶとなる。そして、センスアンプ活性化信号ＳＯＮ＝「Ｈ」より、センスアンプ１２により増幅され、ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」になる。
【０１２２】
もし、ＳＡＢＬＯ＝「Ｈ」をラッチし、ＳＡＺＢＬＯ＝「Ｈ」をラッチしていれば（すなわち、いずれかのメモリセルのデータが正しく読めなかった場合）、ＳＡＬＴＯＵＴ＝「Ｈ」により、ＢＬは、ＶＤＤＳ／２−ΔＶとなる。そして、センスアンプ活性化信号ＳＯＮ＝「Ｈ」より、センスアンプ１２により増幅され、ＢＬ＝「Ｌ」、／ＢＬ＝「Ｈ」になる。
【０１２３】
（７）ＲＥＡＤモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｈ」、／ＣＡＳ＝「Ｌ」、および／ＷＥ＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｈ」、ＩＮＴＺＣＡＳ＝「Ｌ」、およびＩＮＴＺＷＥ＝「Ｈ」を出力する。
【０１２４】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｈ」、ＩＮＴＺＣＡＳ＝「Ｌ」、およびＩＮＴＺＷＥ＝「Ｈ」によって、リード動作指示信号／ＲＥ＝「Ｈ」を出力する。
【０１２５】
カラムデコーダ５は、リード動作指示信号／ＲＥ＝「Ｈ」によって、カラムアドレスバッファ３より内部アドレス信号ＩＮＴＡ０〜１４を取り込む。カラムデコーダ５は、内部アドレス信号ＩＮＴＡ０〜１４の１５ビットの論理状態より、カラム選択線ＣＳＬｊ（ｊ＝０〜３２７６７のいずれか）の電位を選択レベルの「Ｈ」レベルに立ち上げる。これにより、そのカラム選択線ＣＳＬｊに接続された列選択ゲート１１のＮチャネルＭＯＳトランジスタ２１および２２が導通し、その列選択ゲートに接続されたビット線対ＢＬおよび／ＢＬとデータ入出力線対ＧＰＩＯ（ＧＩＯおよび／ＧＩＯ）とが結合される。
【０１２６】
そして、／ＲＥ＝「Ｈ」により、プリアンプ１０１が活性化され、入出力端子ＤＱに論理値「Ｈ」または「Ｌ」が送られる。ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」であれば（すなわち、メモリセルのデータを正しく読めた場合）、ＤＱに送られる論理値は、「Ｈ」になり、ＢＬ＝「Ｌ」、／ＢＬ＝「Ｈ」であれば（すなわち、いずれかのメモリセルのデータが正しく読めなかった場合）、ＤＱに送られる論理値は、「Ｌ」となる。
【０１２７】
（８）ＰＲＥモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」、および／ＷＥ＝「Ｌ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」を出力する。
【０１２８】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、ＩＮＴＺＷＥ＝「Ｌ」によって、ロウ活性化信号ＲＸＴ＝「Ｌ」をラッチする。
【０１２９】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」とする。ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」によって、イコライザ１３が活性化される。これにより、ビット線ＢＬおよび／ＢＬの電位は、ＶＢＬ（＝ＶＤＤＳ／２）の固定状態となる。
【０１３０】
また、テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｌ」する。
【０１３１】
（９）上述の（７）と（８）の処理をカラム選択線ＣＳＬｊ（ｊ＝０〜３２７６７のすべて）のｊを変えて、３２７６８回繰り返す。
【０１３２】
（１０）上述の（１）〜（９）の処理を、（２）〜（４）におけるＷＬｉ（ｉ＝４ｍ＋１、またはｉ＝４ｍ＋２（ｍは０以上の整数）で、０≦ｉ＜８１９２）をＷＬｉ（ｉ＝４ｍ、またはｉ＝４ｍ＋３（ｍは０以上の整数）で、０≦ｉ＜８１９２）に変えて、４０９６回繰り返す。
【０１３３】
この場合、ＷＬｉ（ｉ＝４ｍ（ｍは０以上の整数）で、０≦ｉ＜８１９２）に接続されるメモリセルは、「Ｌ」を蓄積し、ビット線ＢＬに接続されている。そのため、ＢＬ＝ＶＤＤＳ／２−ΔＶとなり、／ＢＬ＝ＶＤＤＳ／２のままである。センスアンプで増幅されると、ＢＬ＝「Ｌ」、／ＢＬ＝「Ｈ」となる。
また、ＷＬｉ（ｉ＝４ｍ＋３（ｍは０以上の整数）で、０≦ｉ＜８１９２）に接続されるメモリセルは、「Ｈ」を蓄積し、ビット線／ＢＬに接続されている。そのため、ＢＬ＝ＶＤＤＳ／２のままで、／ＢＬ＝ＶＤＤＳ／２＋ΔＶとなる。
センスアンプで増幅されると、ＢＬ＝「Ｌ」、／ＢＬ＝「Ｈ」となる。
【０１３４】
ＷＬの活性化によって、メモリセルのデータを正しく読めるのであれば、ＳＡＢＬＯ＝「Ｈ」、ＳＡＺＢＬＯ＝「Ｌ」となる。一方、いずれかのメモリセルのデータが正しく読めなかった場合には、ＳＡＢＬＯ＝「Ｈ」、ＳＡＺＢＬＯ＝「Ｈ」となる。
【０１３５】
したがって、ＷＬｉ（ｉ＝４ｍ、またはｉ＝４ｍ＋３（ｍは０以上の整数）で、０≦ｉ＜８１９２）の場合にも、メモリセルのデータを正しく読めた場合に、入出力端子ＤＱに送られる論理値は、「Ｈ」になり、いずれかのメモリセルのデータが正しく読めなかった場合に、入出力端子ＤＱに送られる論理値は、「Ｌ」となる。
【０１３６】
次に、本実施の形態でのテストデータの読み出し時間をＴ１とし、通常のメモリセル単位でのテストデータの読み出し時間をＴ２とし、マルチビットテストでのテストデータの読み出し時間をＴ３として、これらの時間を比較する。
【０１３７】
Ｔ１＝２×｛ＳＡＭＢＴエントリ時間＋４０９６×（ＡＣＴモード時間＋ＰＲＥモード時間）＋ＳＡＭＢＴＯＵＴエントリ時間＋３２７６８×（ＡＣＴモード時間＋ＲＥＡＤモード時間＋ＰＲＥモード時間）｝≒８１９２×（ＡＣＴモード時間＋ＰＲＥモード時間）＋３２７６８×（ＡＣＴモード時間＋ＲＥＡＤモード時間＋ＰＲＥモード時間）となる。ＡＣＴモード時間＋ＰＲＥモード時間は、約５０ｎｓであり、ＡＣＴモード時間＋ＲＥＡＤモード時間＋ＰＲＥモード時間は、約１００ｎｓなので、Ｔ１≒８１９２×５０ｎｓ＋３２７６８×１００ｎｓ＝３，６８６，４００ｎｓとなる。
【０１３８】
これに対して、Ｔ２＝８１９２×３２７６８×（ＡＣＴモード時間＋ＲＥＡＤモード時間＋ＰＲＥモード時間）となる。ＡＣＴモード時間＋ＲＥＡＤモード時間＋ＰＲＥモード時間は、約１００ｎｓなので、Ｔ２≒８１９２×３２７６８×１００ｎｓ＝２６，８４３，５４５，６００ｎｓとなる。
【０１３９】
マルチビットテストでは、サブアレイの数ｑが１２８の場合で、Ｔ３≒８１９２×３２７６８×１００／１２８ｎｓ＝２０９，７１５，２００ｎｓとなる。
【０１４０】
したがって、Ｔ１は、Ｔ２の１／７２８１であり、Ｔ３の１／５６となる。
（テストパターン書込み動作）
次に、テストパターンの書込み動作について、図１５と図１６のタイミングチャートを参照して説明する。
【０１４１】
（１）ＳＡＭＢＴＷ１モード
まず、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｌ」、／ＷＥ＝「Ｌ」、Ａ２＝「Ｈ」、およびＡ７＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ２＝「Ｈ」、およびＩＮＴＡ７＝「Ｈ」を出力する。
【０１４２】
テストモードエントリ／リセット回路１５０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、およびＩＮＴＡ７＝「Ｈ」によって、ＴＭＥＮＴＲＹ＝「Ｈ」を出力する。
【０１４３】
テストモード種別信号発生回路１６０は、ＩＮＴＡ２＝「Ｈ」とＴＭＥＮＴＲＹ＝「Ｈ」によって、ＳＡＭＢＴＷ１＝「Ｈ」をラッチする。テスト実行制御信号発生回路１７０は、ＳＡＭＢＴＷ１＝「Ｈ」によって、ＺＲＥＳＥＴ＝「Ｌ」（１ショットパルス）を出力する。
【０１４４】
ＲＳフリップフロップＲＳは、ＺＲＥＳＥＴ＝「Ｌ」によって、ＳＡＢＬＯ＝「Ｌ」をラッチする。ＲＳフリップフロップＲＳＺは、ＺＲＥＳＥＴ＝「Ｌ」によって、ＳＡＺＢＬＯ＝「Ｌ」をラッチする。これにより、ＮＡＮＤ回路２０７は、「Ｈ」を出力する。
【０１４５】
（２）ＡＣＴモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」、および／ＷＥ＝「Ｈ」が外部より入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｈ」を出力する。
【０１４６】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｈ」によって、ロウ活性化信号ＲＸＴ＝「Ｈ」をラッチする。
【０１４７】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ビット線イコライズ信号ＢＬＥＱ＝「Ｌ」とする。ビット線イコライズ信号ＢＬＥＱ＝「Ｌ」によって、イコライザ１３が非活性化される。この状態では、ビット線ＢＬおよび／ＢＬの電位は、ＶＢＬ（＝ＶＤＤＳ／２）でフローティング状態となる。内部信号発生回路１２０は、Ａ０〜１４が外部から入力されると、ＩＮＴＡ０〜１４を出力する。
【０１４８】
ロウデコーダ４は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ロウアドレスバッファ２より、内部アドレス信号ＩＮＴＡ０〜１２を取り込み、１３ビットの論理状態より、ロウアドレス信号線ＷＬＡｉ（ｉ＝４ｍ＋１、または４ｍ＋２（ｍは０以上の整数）で、０≦ｉ＜８１９２のいずれか）を「Ｈ」レベルに立ち上げる。
【０１４９】
ＷＬ活性化回路１４０は、ロウデコータ４から送られるロウアドレス信号線ＷＬＡｉの信号＝「Ｈ」と、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ワード線ＷＬｉを「Ｈ」にする。テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」にする。
【０１５０】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」およびＳＡＭＢＴＷ１＝「Ｈ」により、センスアンプ活性化信号ＳＯＮ＝「Ｈ」になるよりも前に、ＳＡＬＡＴＯＵＴ＝「Ｈ」（１ショットパルス）にする。
【０１５１】
ＳＡＬＡＴＯＵＴ＝「Ｈ」により、テストデータラッチ回路２００のＮチャネルＭＯＳトランジスタ２０８が導通し、ＮＡＮＤ回路２０７の「Ｈ」レベルの出力がＢＬに送られ、ＢＬ＝ＶＤＤＳ／２＋ΔＶとなる。
【０１５２】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」にする。センスアンプ１２は、センスアンプ活性化信号ＳＯＮ＝「Ｈ」によって、ＢＬと／ＢＬの電位差を増幅し、その結果、ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」となる。
【０１５３】
これにより、ＷＬｉ（ｉ＝４ｍ＋１）に接続させるメモリセルには、「Ｈ」が書込まれ、ＷＬｉ（ｉ＝４ｍ＋２）に接続されるメモリセルには、「Ｌ」が書込まれる。
【０１５４】
（３）ＰＲＥモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」および、／ＷＥ＝「Ｌ」が外部より入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」を出力する。
【０１５５】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」によって、ロウ活性化信号ＲＸＴ＝「Ｌ」をラッチする。ＷＬ活性化回路１４０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、ワード線ＷＬｉを「Ｌ」にする。
【０１５６】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」とする。ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」によって、イコライザ１３が活性化される。これにより、ビット線ＢＬおよび／ＢＬの電位は、ＶＢＬ（＝ＶＤＤＳ／２）の固定状態となる。
【０１５７】
また、テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｌ」する。
【０１５８】
（４）上述の（２）および（３）の処理をＷＬｉ（ｉ＝４ｍ＋１、または４ｍ＋２（ｍは０以上の整数）で、０≦ｉ＜８１９２）のｉを変えて、４０９６回繰り返す。
【０１５９】
（５）ＳＡＭＢＴＷ２モード
まず、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｌ」、／ＷＥ＝「Ｌ」、Ａ３＝「Ｈ」、およびＡ７＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ３「Ｈ」、およびＩＮＴＡ７＝「Ｈ」を出力する。
【０１６０】
テストモードエントリ／リセット回路１５０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、およびＩＮＴＡ７＝「Ｈ」によって、ＴＭＥＮＴＲＹ＝「Ｈ」を出力する。
【０１６１】
テストモード種別信号発生回路１６０は、ＩＮＴＡ３＝「Ｈ」とＴＭＥＮＴＲＹ＝「Ｈ」によって、ＳＡＭＢＴＷ２＝「Ｈ」をラッチする。
【０１６２】
テスト実行制御信号発生回路１７０は、ＳＡＭＢＴＷ２＝「Ｈ」によって、ＺＲＥＳＥＴ＝「Ｌ」（１ショットパルス）を出力する。
【０１６３】
ＲＳフリップフロップＲＳは、ＺＲＥＳＥＴ＝「Ｌ」によって、ＳＡＢＬＯ＝「Ｌ」をラッチする。ＲＳフリップフロップＲＳＺは、ＺＲＥＳＥＴ＝「Ｌ」によって、ＳＡＺＢＬＯ＝「Ｌ」をラッチする。これにより、ＮＡＮＤ回路２０７は、「Ｈ」を出力する。
【０１６４】
（６）ＡＣＴモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」、および／ＷＥ＝「Ｈ」が外部より入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｈ」を出力する。
【０１６５】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｈ」によって、ロウ活性化信号ＲＸＴ＝「Ｈ」をラッチする。
【０１６６】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ビット線イコライズ信号ＢＬＥＱ＝「Ｌ」とする。ビット線イコライズ信号ＢＬＥＱ＝「Ｌ」によって、イコライザ１３が非活性化される。この状態では、ビット線ＢＬおよび／ＢＬの電位は、ＶＢＬ（＝ＶＤＤＳ／２）でフローティング状態となる。内部信号発生回路１２０は、Ａ０〜１４が外部から入力されると、ＩＮＴＡ０〜１４を出力する。
【０１６７】
ロウデコーダ４は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ロウアドレスバッファ２より、内部アドレス信号ＩＮＴＡ０〜１２を取り込み、１３ビットの論理状態より、ロウアドレス信号線ＷＬＡｉ（ｉ＝４ｍ、または４ｍ＋３（ｍは０以上の整数）で、０≦ｉ＜８１９２のいずれか）を「Ｈ」レベルに立ち上げる。
【０１６８】
ＷＬ活性化回路１４０は、ロウデコータ４から送られるロウアドレス信号線ＷＬＡｉの信号＝「Ｈ」と、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、ワード線ＷＬｉを「Ｈ」にする。
【０１６９】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」にする。
【０１７０】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」およびＳＡＭＢＴＷ２＝「Ｈ」により、センスアンプ活性化信号ＳＯＮ＝「Ｈ」になるよりも前に、ＳＡＬＡＴＯＵＴ２＝「Ｈ」（１ショットパルス）にする。
【０１７１】
ＳＡＬＡＴＯＵＴ２＝「Ｈ」により、テストデータラッチ回路２００のＮチャネルＭＯＳトランジスタ２０９が導通し、ＮＡＮＤ回路２０７の「Ｈ」レベルの出力がＢＬに送られ、／ＢＬ＝ＶＤＤＳ／２＋ΔＶとなる。
【０１７２】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」にする。センスアンプ１２は、センスアンプ活性化信号ＳＯＮ＝「Ｈ」によって、ＢＬと／ＢＬの電位差を増幅し、その結果、ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」となる。
【０１７３】
これにより、ＷＬｉ（ｉ＝４ｍ）に接続させるメモリセルには、「Ｌ」が書込まれ、ＷＬｉ（ｉ＝４ｍ＋３）に接続されるメモリセルには、「Ｈ」が書込まれる。
【０１７４】
（７）ＰＲＥモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」および、／ＷＥ＝「Ｌ」が外部より入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」を出力する。
【０１７５】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」によって、ロウ活性化信号ＲＸＴ＝「Ｌ」をラッチする。ＷＬ活性化回路１４０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、ワード線ＷＬｉを「Ｌ」にする。
【０１７６】
テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」とする。ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」によって、イコライザ１３が活性化される。これにより、ビット線ＢＬおよび／ＢＬの電位は、ＶＢＬ（＝ＶＤＤＳ／２）の固定状態となる。
【０１７７】
また、テスト信号実行制御回路１７０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｌ」する。
【０１７８】
（８）上述の（２）および（３）の処理をＷＬｉ（ｉ＝４ｍ、または４ｍ＋３（ｍは０以上の整数）で、０≦ｉ＜８１９２）のｉを変えて、４０９６回繰り返す。
【０１７９】
本実施の形態でのテストデータの書込み時間をＴ１とし、通常のメモリセル単位でのテストデータの書込み時間をＴ２とし、マルチビットテストでのテストデータの書込み時間をＴ３として、これらの時間を比較する。
【０１８０】
Ｔ１＝ＳＡＭＢＴＷ１エントリ時間＋４０９６×（ＡＣＴモード時間＋ＰＲＥモード時間）＋ＳＡＭＴＷ２エントリ時間＋４０９６×（ＡＣＴモード時間＋ＰＲＥモード時間）≒８１９２×（ＡＣＴモード時間＋ＰＲＥモード時間）となる。ＡＣＴモード時間＋ＰＲＥモード時間は、約５０ｎｓなので、Ｔ１＝≒８１９２×５０ｎｓ＝４０９，６００ｎｓとなる。
【０１８１】
これに対して、Ｔ２＝８１９２×３２７６８×（ＡＣＴモード時間＋ＷＲＩＴＥモード時間＋ＰＲＥモード時間）となる。ＡＣＴモード時間＋ＷＲＩＴＥモード時間＋ＰＲＥモード時間は、約１００ｎｓなので、Ｔ２≒８１９２×３２７６８×１００ｎｓ＝２６，８４３，５４５，６００ｎｓとなる。
【０１８２】
マルチビットテストでは、サブアレイの数ｑが１２８の場合で、Ｔ３≒８１９２×３２７６８×１００／１２８ｎｓ＝２０９，７１５，２００ｎｓとなる。
【０１８３】
したがって、Ｔ１は、Ｔ２の１／６６５３６であり、Ｔ３の１／５１２となる。
【０１８４】
以上のように、本実施の形態に係わる半導体記憶装置によれば、ビット線対ごとに設けられたテストデータタラッチ回路２００と、制御回路１００とにより、簡易な構成で、かつ短い処理時間でテストデータをメモリアレイに書込むことができる、メモリアレイ内のテストデータが正しく読み出された否かをチェックすることのことができる。
【０１８５】
＜変形例＞
本発明は、上記実施の形態に限定されるものではなく、たとえば、以下の変形例も当然ながら包含する。
【０１８６】
（１）本実施の形態の半導体記憶装置は、テストデータの読み出し機能とテストデータの書込み機能の両機能を備えるが、読み出し機能のみ、または書込み機能のみを備えるものとしてもよい。
【０１８７】
読み出し機能のみを備える場合には、テストデータラッチ回路は、図１７に示すようなものであってもよい。同図に示すように、テストデータ読み出し時には、ＮＡＮＤ回路２０７の出力はビット線ＢＬにのみ与えられるので、テストデータラッチ回路２２０は、ＮチャネルＭＯＳトランジスタ２０８のみを備え、ＮチャネルＭＯＳトランジスタ２０９は含まない。
【０１８８】
また、読み出し機能のみを備える場合でも、寄生容量を揃えるように、ビット線対の中心線に対して、ＮチャネルＭＯＳトランジスタ２０８と対称な位置にＮチャネルＭＯＳトランジスタ２０９を含むものとしてもよい。
【０１８９】
書込み機能のみを備える場合には、テストデータラッチ回路は、ＮＡＮＤ回路２０１および２０４と、ＲＳフリップフロップＲＳおよびＲＳＺと、ＮＡＮＤ回路２０７に代えて、常に「Ｈ」を出力する回路を備え、この回路の出力が、ＮＡＮＤ回路２０７と同様に、ＮチャネルＭＯＳトランジスタ２０８とＮチャネルＭＯＳトランジスタ２０９に接続するものとしてもよい。
【０１９０】
（２）本実施の形態では、テストデータの読み出し時には、テストデータがセルチェッカで、メモリアレイのセル配置がハーフピッチのときについて説明したので、ワード線ＷＬｉ（ｉ＝４ｍ＋１、または４ｍ＋２（ｍは０以上の整数）で、０≦ｉ＜８１９２）を１つのセットとし、このセットのワード線を順次、活性化し、また、ワード線ＷＬｉ（ｉ＝４ｍ、または４ｍ＋３（ｍは０以上の整数）で、０≦ｉ＜８１９２）を別のセットとし、このセットのワード線を順次、活性化したが、セットの構成は、テストパターンやメモリアレイのセル配置により異なる。
【０１９１】
一般的には、蓄積しているテストデータが正しく読み出されたときに、接続している各ビット線対に同一の電位変化をもたらすような複数のメモリセルのみに接続された複数のワード線を１つのセットとすればよい。この場合、すべてのビット線対に対して、ＢＬ＝「Ｈ」および／ＢＬ＝「Ｌ」、または、ＢＬ＝「Ｌ」および／ＢＬ＝「Ｈ」とするものであってもよい。また、あるビット線対に対しては、ＢＬ＝「Ｈ」および／ＢＬ＝「Ｌ」とし、別のビット線対に対しては、ＢＬ＝「Ｌ」および／ＢＬ＝「Ｈ」とするものであってもよい。
【０１９２】
また、蓄積しているテストデータが正しく読み出されたときに、接続している各ビット線対に異なる電位変化をもたらすような複数のメモリセルのみに接続された複数のワード線を１つのセットとすることもできる。この場合には、メモリセルのデータを正しく読めた場合に、入出力端子ＤＱに送られる論理値は、「Ｌ」になり、いずれかのメモリセルのデータが正しく読めなかった場合に、入出力端子ＤＱに送られる論理値は、「Ｈ」となる。
【０１９３】
（３）本実施の形態では、テストデータの書込み時には、ＮＡＮＤ回路２０７の出力値「Ｈ」を与えるビット線をＢＬか／ＢＬかに切り替えたが、これに代えて、ＮＡＮＤ回路２０７の出力値を制御信号などにより切り替えて、この回路の出力をビット線ＢＬまたは／ＢＬの一方にのみ与えるものとしてもよい。
【０１９４】
（４）本実施の形態では、テストデータの読出し時において、ＮＡＮＤ回路２０７の出力は、ＮチャネルＭＯＳトランジスタ２０８を導通させてＢＬ側に送ったが、ＮチャネルＭＯＳトランジスタ２０９を導通させて／ＢＬ側に送るように構成してもよい。
【０１９５】
（５）本実施の形態では、制御回路１００は、外部信号（／ＲＡＳ、／ＣＳ、／ＣＡＳ、／ＷＥ、ＣＬＫ、Ａ０〜１４）に基づき、上述のテストパターン読出し動作における（１）〜（１０）の手順の処理を行なったが、これに限定するものではない。ＤＲＡＭ１０が、実行制御回路を備え、実行制御回路が、これらの外部信号と同様の内部信号を、（１）〜（１０）において外部信号が入力される順序と同一の順序で制御回路に与えるものとし、制御回路は、この内部信号に基づいて、（１）〜（１０）の手順の処理を実行させるものとしてもよい。
【０１９６】
＜第２の実施形態＞
本実施の形態は、センスアンプの性能を評価することのできるＤＲＡＭに関する。第１の実施形態で説明したように、メモリセル内のデータの読み出し時には、ビット線対の電位は、ΔＶｓだけ増減する。このΔＶｓは、温度などの原因で変動するので、センスアンプは、このΔＶｓが小さくても、正しく増幅できる必要がある。本実施の形態では、ビット線対に微小な電位差を意図的に与えて、この微小な電位差を増幅できるか否かでセンスアンプの性能を評価する。
【０１９７】
（構成）
本実施の形態に係わるるＤＲＡＭの構成は、図１に示す第１の実施形態に係わるるＤＲＡＭの構成とほとんどが共通する。以下、相違する点について説明する。
【０１９８】
図１８は、テストモード種別信号発生回路４００の構成を示す。同図に示すように、インバータ３８０と、ＲＳフリップフロップ３８１とにより、ＳＡＭＢＴＯＵＴ２のレベルが制御されるところが追加されている。
【０１９９】
この回路により、ＴＭＥＮＴＲＹ＝「Ｈ」、ＩＮＴＡ４＝「Ｈ」、およびＴＭＲＥＳＥＴ＝「Ｌ」になると、ＳＡＭＢＴＯＵＴ２＝「Ｈ」（活性化レベル）が維持される。ＴＭＥＮＴＲＹ＝「Ｌ」、ＩＮＴＡ４＝「Ｌ」、およびＴＭＲＥＳＥＴ＝「Ｈ」になると、ＳＡＭＢＴＯＵＴ２＝「Ｌ」（非活性化レベル）が維持される。ＳＡＭＢＴＯＵＴ２＝「Ｈ」は、ＳＡＭＢＴＯＵＴ２テストモードにエントリした状態を示し、ＳＡＭＢＴＯＵＴ２＝「Ｌ」は、ＳＡＭＢＴＯＵＴ２テストモードにエントリしていない状態を示す。
である。
【０２００】
図１９は、ＷＬ活性化回路６４０の詳細な構成を示す。ＷＬ活性回路１４０は、ロウアドレス信号線ＷＬＡｉ（ｉ＝０〜８１９２）と、ワード線ＷＬｉ（ｉ＝０〜８１９２）とが接続され、昇圧電圧ＶＰＰが供給される。この回路は、ＮＡＮＤ回路６５３と、インバータ６５４とを含む。
【０２０１】
この回路により、ＲＸＴ＝「Ｈ」、ＷＬＡｉ＝「Ｈ」、ＳＡＭＢＴＯＵＴ＝「Ｌ」およびＳＡＭＢＴＯＵＴ２＝「Ｌ」になると、ワード線ＷＬｉを活性化レベルの「Ｈ」に立ち上げる。ＲＸＴ＝「Ｌ」になると、ワード線ＷＬｉは、非活性化される。
【０２０２】
また、ＳＡＭＢＴＯＵＴまたはＳＡＭＢＴＯＵＴ２にエントリすると、ＳＡＭＢＴＯＵＴ＝「Ｈ」またはＳＡＭＢＴＯＵＴ２＝「Ｈ」になるので、ワード線は活性化されない。
【０２０３】
図２０は、テスト実行制御信号発生回路４１０の構成を示す。図１２に示す第１の実施形態と相違するところは、以下である。同図に示すように、ＺＲＥＳＥＴのレベルは、ＳＡＭＢＴと、ＳＡＭＢＴＷ１と、ＳＡＭＢＴＷ２と、ＳＡＭＢＴＯＵＴ２とに応じて、ＥｘＯＲ回路３５５と、インバータ３５６と、インバータ３５７と、インバータ３５８と、ＮＡＮＤ回路３５９により制御される。この回路により、ＳＡＭＢＴ、ＳＡＭＢＴＷ１、ＳＡＭＢＴＷ１、ＳＡＭＢＴＯＵＴ２のいずれかが「Ｈ」に活性化されると、ＺＲＥＳＥＴは、その活性化に同期したワンショットパルス「Ｌ」（活性化レベル）となる。
【０２０４】
ＳＡＬＡＴＯＵＴは、ＲＸＴと、ＳＡＭＢＴＯＵＴと、ＳＡＭＢＴＷ１と、ＳＡＭＢＴＯＵＴ２と、／ＲＡＳとに応じて、インバータ３６０と、インバータ３６１と、ＥｘＯＲ回路３８２と、ＡＮＤ回路３８３と、インバータ３８４と、ＮＡＮＤ回路３８５と、インバータ３８６と、インバータ３８７と、ＮＡＮＤ回路３８８と、ＡＮＤ回路３８９とにより制御される。この回路により、ＳＡＭＢＯＵＴ２＝「Ｈ」の状態で、ＲＸＴ＝「Ｈ」に活性化されると、ＳＡＬＡＴＯＵＴは、その活性化に遅延したワンショットパルス「Ｈ」（活性化レベル）となる。センスアンプ活性化信号ＳＯＮもまた、ＲＸＴ＝「Ｈ」の活性化に遅延したワンショットパルス「Ｈ」（活性化レベル）となるが、接続する回路素子の数より、ＳＯＮ＝「Ｈ」になるのは、ＳＡＬＡＴＯＵＴ＝「Ｈ」になるよりも遅い。また、ＳＡＬＴＯＵＴの活性化は、ＮＡＮＤ回路３８８に入力されるロウアドレスストローブ信号／ＲＡＳにより制御される。すなわち、／ＲＡＳ＝「Ｈ」になると、ＳＡＬＡＴＯＵＴ＝「Ｌ」（非活性化レベル）となる。
【０２０５】
したがって、／ＲＡＳの「Ｌ」となる時間幅Δｔが短いと、ＳＡＬＡＴのワンショットパルス幅が短くなる。ＳＡＬＴＯＵＴのワンショットパルス幅が短くなると、ＮチャネルＭＯＳトランジスタ２０８が導通する時間が短くなり、ビット線ＢＬの電位増加量ΔＶが減少する。
【０２０６】
センスアンプ１２は、通常では、このビット線ＢＬの電位増加により、ビット線ＢＬの電位を「Ｈ」、ビット線／ＢＬの電位を「Ｌ」に増幅する。しかし、センスアンプの中の性能が悪いものは、電位増加量ΔＶが小さくなると、正しく増幅できず、ビット線ＢＬの電位を「Ｌ」、ビット線／ＢＬの電位を「Ｈ」に誤って増幅してしまうようなものがある。
【０２０７】
したがって、電位増加量Δをが小さくしても、正しく増幅できるセンスアンプを性能のよいものとして、誤って増幅するセンスアンプを性能の悪いものとして評価を行なうことができる。
【０２０８】
（動作）
次に、センスアンプ１２の性能テスト動作について、図２１のタイミングチャートを参照して説明する。
【０２０９】
（１）まず、／ＲＡＳ＝「Ｌ」となる時間幅Δｔを１０ｎｓ〜１ｎｓの範囲で１ｎｓずつ減少させて、以下の処理を繰り返す。
【０２１０】
（２）ＳＡＭＢＴＯＵＴ２モードエントリ
まず、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｌ」、／ＷＥ＝「Ｌ」、Ａ４＝「Ｈ」、およびＡ７＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ４＝「Ｈ」、およびＩＮＴＡ７＝「Ｈ」を出力する。
【０２１１】
テストモードエントリ／リセット回路１５０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｌ」、ＩＮＴＺＷＥ＝「Ｌ」、ＩＮＴＡ７＝「Ｈ」によって、ＴＭＥＮＴＲＹ＝「Ｈ」を出力する。
【０２１２】
テストモード種別信号発生回路４００は、ＩＮＴＡ４＝「Ｈ」とＴＭＥＮＴＲＹ＝「Ｈ」によって、ＳＡＭＢＴＯＵＴ２＝「Ｈ」をラッチする。
【０２１３】
テスト実行制御信号発生回路４１０は、ＳＡＭＢＴＯＵＴ２＝「Ｈ」によって、ＺＲＥＳＥＴ＝「Ｌ」（１ショットパルス）を出力する。
【０２１４】
ＲＳフリップフロップＲＳは、ＺＲＥＳＥＴ＝「Ｌ」によって、ＳＡＢＬＯ＝「Ｌ」をラッチする。ＲＳフリップフロップＲＳＺは、ＺＲＥＳＥＴ＝「Ｌ」によって、ＳＡＺＢＬＯ＝「Ｌ」をラッチする。これにより、ＮＡＮＤ回路２０７は、「Ｈ」を出力する。
【０２１５】
（３）ＡＣＴ
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」、および／ＷＥ＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、ＩＮＴＺＷＥ＝「Ｈ」を出力する。
【０２１６】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｈ」によって、ロウ活性化信号ＲＸＴ＝「Ｈ」を出力する。ＷＬ活性化回路６４０は、ＳＡＭＢＴＯＵＴ２＝「Ｈ」により、ワード線ＷＬｉを「Ｈ」にしない。
【０２１７】
テスト信号実行制御回路４１０は、ロウ活性化信号ＲＸＴ＝「Ｈ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」にする。また、テスト実行制御信号発生回路４１０は、ロウ活性化信号ＲＸＴ＝「Ｈ」、ＳＡＭＢＴＯＵＴ２＝「Ｈ」、および／ＲＡＳ＝「Ｌ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｈ」になるよりも前に、ＳＡＬＡＴＯＵＴ＝「Ｈ」（１ショットパルス）にする。ＳＡＬＡＴＯＵＴは、／ＲＡＳ＝「Ｌ」になると、「Ｌ」になる。したがって、／ＲＡＳ＝「Ｌ」になる時間幅Δｔを調整することで、ＳＡＬＡＡＴＯＵＴ＝「Ｈ」となるパルス幅を調整できる。
【０２１８】
ＮＡＮＤ回路２０７は、「Ｈ」を出力しているので、ＳＡＬＴＯＵＴ＝「Ｈ」により、ＮチャネルＭＯＳトランジスタ２０８が導通し、ＢＬは、ＶＤＤＳ／２＋ΔＶとなる。ＳＡＬＡＴＯＵＴ＝「Ｈ」となるパルス幅が短くなると、ＮチャネルＭＯＳトランジスタ２０８が導通する時間が短くなるため、ΔＶは小さくなる。
【０２１９】
センスアンプ活性化信号ＳＯＮ＝「Ｈ」より、センスアンプ１２は、活性化される。センスアンプ１２は、電位差ΔＶが十分な大きさであると、電位差ΔＶを増幅して、ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」とする。しかし、センスアンプ１２は、電位差ΔＶが小さくなると、電位差ΔＶを正しく増幅できない。その結果、本来と異なる結果であるＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」になることがある。
【０２２０】
（４）ＲＥＡＤモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｈ」、／ＣＡＳ＝「Ｌ」、および／ＷＥ＝「Ｈ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｈ」、ＩＮＴＺＣＡＳ＝「Ｌ」、およびＩＮＴＺＷＥ＝「Ｈ」を出力する。
【０２２１】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｈ」、ＩＮＴＺＣＡＳ＝「Ｌ」、およびＩＮＴＺＷＥ＝「Ｈ」によって、リード動作指示信号／ＲＥ＝「Ｈ」を出力する。
【０２２２】
カラムデコーダ５は、リード動作指示信号／ＲＥ＝「Ｈ」によって、カラムアドレスバッファ３より内部アドレス信号ＩＮＴＡ０〜１４を取り込む。カラムデコーダ５は、内部アドレス信号ＩＮＴＡ０〜１４の１５ビットの論理状態より、カラム選択線ＣＳＬｊ（ｊ＝０〜３２７６７のいずれか）の電位を選択レベルの「Ｈ」レベルに立ち上げる。これにより、そのカラム選択線ＣＳＬｊに接続された列選択ゲート１１のＮチャネルＭＯＳトランジスタ２１および２２が導通し、その列選択ゲートに接続されたビット線対ＢＬおよび／ＢＬとデータ入出力線対ＧＰＩＯ（ＧＩＯおよび／ＧＩＯ）とが結合される。
【０２２３】
そして、／ＲＥ＝「Ｈ」により、プリアンプ１０１が活性化される。センスアンプ１２が正しく増幅すると、ＢＬ＝「Ｈ」、／ＢＬ＝「Ｌ」なので、入出力端子ＤＱに「Ｈ」が送られる。一方、センスアンプ１２が誤って増幅した場合には、ＢＬ＝「Ｌ」、／ＢＬ＝「Ｈ」なので、入出力端子ＤＱに「Ｌ」が送られる。
【０２２４】
（５）上述の（４）の処理をカラム選択線ＣＳＬｊ（ｊ＝０〜３２７６７のすべて）のｊを変えて３２７６８回繰返す。
【０２２５】
（６）ＰＲＥモード
次に、内部信号発生回路１２０は、／ＲＡＳ＝「Ｌ」、／ＣＡＳ＝「Ｈ」、および／ＷＥ＝「Ｌ」が外部から入力されると、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、およびＩＮＴＺＷＥ＝「Ｌ」を出力する。
【０２２６】
コマンドデコード回路１３０は、ＩＮＴＺＲＡＳ＝「Ｌ」、ＩＮＴＺＣＡＳ＝「Ｈ」、ＩＮＴＺＷＥ＝「Ｌ」によって、ロウ活性化信号ＲＸＴ＝「Ｌ」をラッチする。
【０２２７】
テスト信号実行制御回路４１０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」とする。ビット線イコライズ信号ＢＬＥＱ＝「Ｈ」によって、イコライザ１３が活性化される。これにより、ビット線ＢＬおよび／ＢＬの電位は、ＶＢＬ（＝ＶＤＤＳ／２）の固定状態となる。
【０２２８】
また、テスト信号実行制御回路４１０は、ロウ活性化信号ＲＸＴ＝「Ｌ」によって、センスアンプ活性化信号ＳＯＮ＝「Ｌ」する。
【０２２９】
次に、図２２を参照して、センスアンプ１２の性能テスト結果の例を示す。同図は、Δｔを変化させたときに、入出力端子ＤＱに送られるデータ、つまりＲＥＡＤしたデータを示す。
【０２３０】
図２２（ａ）は、センスアンプＡの結果を示す。このセンスアンプＡでは、１０ｎｓ〜１ｎｓにおいて、すべて「Ｈ」レベル（正しい結果）がＲＥＡＤされている。したがって、このセンスアンプＡは、性能がよいものと評価することができる。
【０２３１】
図２２（ｂ）は、センスアンプＢの結果を示す。このセンスアンプＢは、２ｎｓになると、ＲＥＡＤされるデータが、「Ｌ」レベル（誤った結果）となる。したがって、このセンスアンプＢは、性能が悪いものと評価することができる。
【０２３２】
図２２（ｃ）は、センスアンプＣの結果を示す。このセンスアンプＣは、２ｎｓになると、ＲＥＡＤされるデータが、「Ｈ」レベル（正しい結果）と「Ｌ」レベル（誤った結果）で変動している。したがって、このセンスアンプＣは、性能が悪いものと評価することができる。
【０２３３】
以上のように、本実施の形態では、第１の実施形態と同様の構成によって、ビット線対の電位変化を意図的に微小にして、それによって、センスアンプの性能を評価することができる。
【０２３４】
本発明は、上記実施の形態に限定されるものではなく、たとえば、以下の変形例も当然ながら包含する。
【０２３５】
（１）本実施の形態のＤＲＡＭは、第１の実施形態のテストデータの書込みおよび読出し機能に加えて、センスアンプの性能評価機能を備えるものとしたが、センスアンプの性能評価機能のみを備えるものとしてもよい。
【０２３６】
（２）ＳＡＬＡＴＯＵＴは、第１の実施形態と同様に、昇圧電圧ＶＰＰで活性化させるものとしてもよい。
【０２３７】
【発明の効果】
この発明に係わる半導体記憶装置は、メモリセルのデータを読み出すテストを行なうテストモードを有する半導体記憶装置であって、ビット線対に対応して設けられ、当該ビット線対の両ビット線のデータがそれぞれ複数回入力され、複数回入力された各ビット線のデータが同じデータなら第１の論理値を出力し、異なるデータとなったときには、第２の論理値を出力する第１の回路と、複数のメモリセルに接続された複数のワード線を順次活性化し、それにより前記メモリセルに対応するビット線対のデータを順次前記第１の回路に入力させる第１の制御回路と、前記第１の制御回路により制御される処理が終了後、前記第１の回路の出力をビット線対のいずれかのビット線に送り、当該ビット線対の電位に応じたデータを外部へ出力する第２の制御回路とを備える。これにより、外部へ出力されたデータにより、第１の回路の出力値が第１の論理値を示すか、第２の論理値を示すかがわかり、蓄積しているテストデータが正しく読み出されたか否かを知ることができるとともに、簡易な構成で、かつ短い処理時間で、メモリアレイ内のテストデータが正しく読み出されたか否かをチェックすることができる。
【０２３８】
ここで、第１の制御回路は、複数のワード線のうち第１番目のワード線を活性化する前に、第１の回路をリセットさせるリセット信号を送るので、第１の回路の状態を初期化することができる。
【０２３９】
ここで、第１の制御回路は、第１番目のワード線を活性化する前に、所定の外部信号に応じて、第１のテストモードにエントリした状態を示す信号を活性化させ、当該信号の活性化に基づき、ワンショットパルスのリセット信号を生成するので、適切なタイミングでリセット信号を容易に生成することができる。
【０２４０】
ここで、前記第１の制御回路は、センスアンプの活性化後に第１の制御信号を活性化し、前記第１の回路は、ビット線対の各ビット線に対応させて、論理回路とフリップフロップとを含み、前記論理回路は、対応するビット線のデータと前記第１の制御信号とが入力され、前記第１の制御信号の活性化に応じて、前記ビット線のデータを前記フリップフロップのセット入力端子に出力するので、センスアンプで増幅された後のビット線対のデータを第１の回路に取り込むことができる。
【０２４１】
ここで、第１の制御回路は、所定の外部信号に応じて、ロウアクティブ信号を活性化し、当該ロウアクティブ信号の活性化に遅延させて、第１の制御信号をワンショットパルスで活性化するので、第１の制御信号を適切なタイミングで活性化できる。
【０２４２】
ここで、第２の制御回路は、第１の制御回路により制御される処理が終了後、ロウアクティブ信号が活性化される前に、所定の外部信号に応じて、第２のテストモードにエントリした状態を示す信号を活性化させ、当該信号の活性化に基づき、ロウアクティブ信号の活性化に伴って引き起こされるワード線の活性化を抑止するので、ワード線の活性化によりビット線対の電位が変化するのを回避することができる。
【０２４３】
ここで、前記第１の回路は、１つのワード線を活性化するごとに、両ビット線のデータがセット入力端子に入力される２つのフリップフロップと、前記２つのフリップフロップの出力が入力される論理回路と、前記論理回路の出力とビット線対のいずれかのビット線との間に設けられ、第２の制御信号の活性化によって導通するスイッチとを備え、前記第２の制御回路は、前記第１の制御回路により制御される処理が終了後、センスアンプの活性化前に前記第２の制御信号を活性化するので、第１の回路の出力が加えられたビット線対の電位差をセンスアンプで増幅することができる。
【０２４４】
ここで、第２の制御回路は、所定の外部信号に応じて、ロウアクティブ信号を活性化し、ロウアクティブ信号の活性化に遅延させて、第２の制御信号をワンショットパルスで活性化するので、適切なタイミングで第２の制御信号を活性化することができる。
【０２４５】
ここで、前記第２の制御回路は、前記第２の制御信号をワード線を昇圧するための電圧と同一の電圧により活性化させる。
【０２４６】
ここで、テストデータのパターンがセルチェッカを示し、メモリアレイがハッフピッチセル配置構造をとるときに、第１の制御回路により、４ｍ＋１番目および４ｍ＋２（ｍは０以上の整数）番目のワード線を順次、活性化させて処理を実行させ、その後、第２の制御回路による処理を実行させる第１の実行制御回路と、第１の制御回路により、４ｍ＋０番目および４ｍ＋３（ｍは０以上の整数）番目のワード線を順次、活性化させて処理を実行させ、その後、第２の制御回路による処理を実行させる第２の実行制御回路とを備えるので、セルチェッカのテストパターンを容易に読み取ることができる。
【０２４７】
ここで、前記第１の回路は、ビット線対の各ビット線に対応して設けられた、当該ビット線のデータと第１の制御信号とが入力される論理回路と、前記論理回路の出力がセット入力端子に入力されるフリップフロップとを含み、さらに、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路と、前記論理回路の出力とビット線対のいずれかのビット線との間に設けられ、第２の制御信号の活性化により導通するスイッチとを含み、前記第１の制御回路は、所定の外部信号に応じて、第１のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、所定の外部制御信号に応じて、ロウアクティブ信号を活性化し、外部アドレス信号に応じて対応するワード線を活性化し、センスアンプの活性化後に前記ロウアクティブ信号の活性化に遅延させて前記第１の制御信号をワンショットパルスで活性化する第２の動作モードと、所定の外部制御信号に応じて、ロウアクティブ活性化信号を非活性化し、それに応じてビット線イコライズ信号を活性化する第３の動作モードの実行を制御し、前記第２の制御回路は、所定の外部制御信号に応じて、第２のテストモードにエントリした状態を示す信号を活性化させる第４の動作モードと、所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、当該信号の活性化に伴って引き起こされるワード線の活性化を前記第２のテストモードにエントリした状態を示す信号の活性化によって抑止し、さらに、ロウアクティブ信号の活性化に遅延させて、センスアンプの活性化前に前記第２の制御信号をワンショットパルスで活性化する第５の動作モードと、所定の外部制御信号に基づき、リード動作指示信号を活性化し、外部アドレス信号で特定されるカラムに対応するビット線対のデータを外部端子へ出力させる第６の動作モードと、所定の外部制御信号に応じて、ロウアクティブ活性化信号を非活性化し、それに応じてビット線イコライズ信号を活性化する第７の動作モードの実行を制御するので、簡易な構成で、かつ短い処理時間でメモリアレイからテストデータが正しく読み出されたか否かをチェックすることができる。
【０２４８】
この発明に係わる半導体記憶装置によれば、ビット線対ごとに設けられた第２の回路と、複数のワード線を順次活性化し、前記第２の回路の出力を、活性化されたワード線の配置に応じてビット線対のいずれかのビット線に与えて、ビット線対の電位をプリチャージ電圧から変化させて、変化したビット線対の電位によって、当該活性化しているワード線に接続されるメモリセルにテストデータが書込まれるようにする制御回路とを備えるので、簡易な構成で、かつ短い処理時間でテストデータをメモリアレイに書込むことができる。
【０２４９】
ここで、第２の回路は、一定の論理状態を出力する第３の回路と、第３の回路とビット線対の各ビット線との間に設けられた、第３の制御信号の活性化により導通する第１のスイッチと第４の制御信号の活性化により導通する第２のスイッチとを含み、制御回路は、センスアンプの活性化後に、活性化されたワード線の配置に応じて、第３の制御信号または第４の制御信号のいずれかを活性化するので、ワード線の配置に応じて、ビット線対のいずれのビット線を高電圧側にするのかを容易に切り替えることができる。
【０２５０】
ここで、テストデータのパターンがセルチェッカを示し、メモリアレイがハッフピッチセル配置構造をとるときに、制御回路は、４ｍ＋１番目または４ｍ＋２（ｍは０以上の整数）番目のワード線を活性化させたときには、第３の制御信号または第４の制御信号のいずれか一方を常に活性化させ、４ｍ＋０番目または４ｍ＋３（ｍは０以上の整数）番目のワード線を活性化させたときには、他方の制御信号を常に活性化させるので、セルチェッカのテストパターンを容易に作成することができる。
【０２５１】
ここで、前記第２の回路は、ビット線対の各ビット線に対応して設けられたフリップフロップと、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路と、前記論理回路の出力とビット線対の各ビット線との間に設けられた、第３の制御信号の活性化により導通する第１のスイッチと第４の制御信号の活性化により導通する第２のスイッチとを含み、前記制御回路は、所定の外部信号に応じて、第３のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、センスアンプの活性化後に、活性化されたワード線の配置に応じて、前記ロウアクティブ信号の活性化に遅延させて、前記第３の制御信号または前記第４の制御信号のいずれかをワンショットパルスで活性化する第２の動作モードと、所定の外部制御信号に応じて、ロウアクティブ活性化信号が非活性化し、それに応じてビット線イコライズ信号を活性化する第３の動作モードの実行を制御するので、簡易な構成で、かつ短い処理時間でテストデータをメモリアレイに書込むことができる。
【０２５２】
また、この発明に係わる半導体記憶装置によれば、ビット線対に対応して設けられ、一定の論理状態を出力する回路と、この回路とビット線対のいずれかのビット線との間に設けられ、第５の制御信号の活性化によって導通するスイッチとからなる第４の回路と、ロウアクティブ指示に応じて、センスアンプの活性化後に、第５の制御信号を活性化し、所定の外部信号が一定の論理値になると非活性化する第１の制御回路と、ビット線対の読出し指示に応じて、センスアンプによって増幅されている当該ビット線対の電位に応じたデータを外部へ出力する第２の制御回路とを備えるので、簡単な構成で、ビット線対の電位差が微小となる状況を意図的に作り出して、センスアンプの性能を評価することができる。
【０２５３】
ここで、前記第４の回路は、ビット線対の各ビット線に対応して設けられたフリップフロップと、前記各ビット線に対応した２つのフリップフロップの出力が入力される論理回路とからなり、前記第１の制御回路は、所定の外部信号に応じて、第４のテストモードにエントリした状態を示す信号を生成し、当該信号に基づき、リセット信号をワンショットパルスで生成し、前記フリップフロップのリセット入力端子に送る第１の動作モードと、所定の外部制御信号に基づき、ロウアクティブ活性化信号を活性化し、当該信号の活性化に伴って引き起こされるワード線の活性化を、前記第４のテストモードにエントリした状態を示す信号の活性化によって抑止し、さらに、ロウアクティブ信号の活性化に遅延させて、センスアンプの活性化前に前記第５の制御信号をワンショットパルスで活性化し、前記所定の外部制御信号が一定の論理値になると非活性化する第２の動作モードの実行を制御し、前記第２の制御回路は、所定の外部制御信号に基づき、リード動作指示信号を活性化し、外部アドレス信号で特定されるカラムに対応するビット線対のデータを外部端子へ出力させる第３の動作モードと、所定の外部制御信号に応じて、ロウアクティブ活性化信号が非活性化し、それに応じてビット線イコライズ信号を活性化する第４の動作モードの実行を制御するので、簡単な構成で、ビット線対の電位差が微小となる状況を意図的に作り出して、センスアンプの性能を評価することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わるＤＲＡＭの全体構成を示す図である。
【図２】メモリアレイのハーフピッチセル配置構造を示す図である。
【図３】メモリセル対ＭＣＰの構成を示す図である。
【図４】図１に示したメモリアレイ周辺回路群の構成を示すブロック図である。
【図５】１つの列の構成を詳細に示す回路図である。
【図６】制御回路１００の構成を示す図である。
【図７】内部信号発生回路１２０の詳細な構成を示す図である。
【図８】テストモードエントリ／リセット回路１５０の詳細な構成を示す図である。
【図９】コマンドデコード回路１３０の詳細な構成を示す図である。
【図１０】テストモード種別信号発生回路１６０の詳細な構成を示す図である。
【図１１】ＷＬ活性化回路１４０の構成を示す図である。
【図１２】テスト実行制御信号発生回路１７０の詳細な構成を示す図である。
【図１３】テストパターン読出し動作のタイミングチャート図である。
【図１４】テストパターン読出し動作のタイミングチャート図である。
【図１５】テストパターン書込み動作のタイミングチャート図である。
【図１６】テストパターン書込み動作のタイミングチャート図である。
【図１７】テストデータラッチ回路の別の構成を示す図である。
【図１８】テストモード種別信号発生回路４００の構成を示す図である。
【図１９】ＷＬ活性化回路６４０の構成を示す図である。
【図２０】テスト実行制御信号発生回路４１０の構成を示す図である。
【図２１】センスアンプ１２の性能テスト動作のタイミングチャート図である。
【図２２】センスアンプ１２の性能テスト結果の例を示す図である。
【図２３】マルチビットテストの概念を示す図である。
【符号の説明】
１　内部電源電圧発生回路、２　ロウアドレスバッファ、３　カラムアドレスバッファ、４　ロウデコーダ、５　カラムデコーダ、６　メモリアレイ、８　メモリアレイ周辺回路群、９　入出力回路、１１　列選択ゲート、１２　センスアンプ、１３　イコライザ、１０３，５０４　ＧＰＩＯ、１０１，５０１　プリアンプ、１０２，５０３　ライトドライバ、１００　制御回路、１２０　内部信号発生回路、１３０　コマンドデコード回路、１４０，６４０　ＷＬ活性化回路、１５０　テストモードエントリ／リセット回路、１６０，４００　テストモード種別信号発生回路、１７０，４１０　テスト実行制御信号発生回路、２００，２２０　テストデータラッチ回路、２０１，２０２，２０３，２０４，２０５，２０６，２０７　ＮＡＮＤ回路、ＲＳ，ＲＳＺ　ＲＳフリップフロップ，２０８，２０９　ＮチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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