(57)【要約】【課題】シリコンＩＣ上に構成されたそれぞれの可変容量素子間の寄生抵抗を小さくした可変容量素子を提供する。【解決手段】半導体基板とは異なる導電型の埋込電極層１０２と、埋込電極層の取出し部と接続された配線層１１４と、埋込電極層における取出し部を除く部分の上層に、平面形状が長方形の一対の領域として、長方形の一方の長辺を互いに対向させて配置された一対の容量絶縁膜１０５、１１０と、容量絶縁膜の他方の長辺に接するように形成された絶縁体層１０８と、容量絶縁膜及び絶縁体層の上層に亘って各々形成された一対の導電体層１０４、１０９と、容量絶縁膜に接する領域の絶縁体層の上方に形成され各導電体層の取出し部と各々接続された配線層１０７、１１２とを備える。埋込電極層と導電体層の間の電圧を変化させることによって埋込電極層と導電体層との間の容量値を変化させることが可能である。【選択図】  図１
2004172411.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面部に前記半導体基板とは異なる導電型の半導体層により形成された埋込電極層と、前記埋込電極層の上方に形成され前記埋込電極層の取出し部と接続された配線層と、前記埋込電極層における前記取出し部を除く部分の上層に、平面形状が実質的に長方形の一対の領域として形成され、前記長方形の領域が一方の長辺側において互いに対向し、かつ、近接して配置された一対の容量絶縁膜と、前記一対の容量絶縁膜の他方の長辺側に各々接するように形成された絶縁体層と、前記一対の容量絶縁膜の上層及びそれに接する前記絶縁体層の上層に亘って各々形成された一対の導電体層と、前記容量絶縁膜に接する領域の前記絶縁体層の上方に形成されて前記一対の導電体層の取出し部と各々接続された配線層とを備え、
前記埋込電極層と前記一対の導電体層との間の電圧を各々変化させることによって前記埋込電極層と前記一対の導電体層との間の容量値を各々変化させることが可能な可変容量素子。
【請求項２】
請求項１に記載の構成を有する可変容量素子を含む共振回路を備え、前記可変容量素子の埋込電極層に印加される電圧を変化させることにより前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する可変容量素子内蔵集積回路。
【請求項３】
並列に接続された請求項１に記載の構成を有する可変容量素子を少なくとも２個含む共振回路と、レベル変換回路で得られる異なる電圧を各々の前記可変容量素子の埋込電極層に印加する手段とを備え、前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する可変容量素子内蔵集積回路。
【請求項４】
前記共振回路に並列に接続された少なくとも１個の、請求項１に記載の構成を有する周波数レンジ切り替え用の可変容量素子と、各々の前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を複数段階に切り替える手段とを備え、前記埋込電極層と前記一対の導電体層との間の容量値を複数段階に変化させることを可能とした請求項２または３に記載の可変容量素子内蔵集積回路。
【請求項５】
前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を切り替える手段は、前記電圧を２段階に切り替えるように構成された請求項４に記載の可変容量素子内蔵集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変容量素子、特に高周波回路に用いられる集積回路に内蔵される可変容量素子に関する。
【０００２】
【従来の技術】
近年、携帯電話などの移動体通信市場の発展にともない、回路の小型化、低コスト化などを目的として、インダクタ、キャパシタなど従来は単独部品であった素子のＩＣ集積化が重要となっている。このような素子の１つに可変容量素子がある。可変容量素子は、発振回路の発振周波数を変化させる用途などに用いられる。
【０００３】
このような従来技術には、キャパシタの切替手段を有したＶＣＯ回路を含む周波数シンセサイザ（例えば、特許文献１参照）、帯域スイッチされる集積電圧制御発振器（例えば、特許文献２参照）、可変容量素子を用いた周波数補正機能を付加した電圧制御発振器（たとえば、特許文献３参照）がある。
【０００４】
図６（ａ）は、従来のＩＣ上に構成された可変容量素子の平面構造を示す。図６（ｂ）は、図６（ａ）におけるＢ−Ｂ断面を示す。同図において、３０１はｐ型シリコン基板、３０２はｎ型埋込電極層、３０３はｎ型表面電極層、３０４、３０９は第１、第２のゲート電極層、３０５、３１０は第１、第２のゲート酸化膜である。３０６、３１１は第１、第２のゲート電極側のビア、３０７、３１２は第１、第２のゲート電極側の配線層、３０８は絶縁体層、３１３はｎ型埋込電極側のビア、３１４はｎ型埋込電極側の配線層である。
【０００５】
ｎ型埋込電極層３０２は、異なる導電型であるｐ型シリコン基板３０１の上層に形成されている。第１、第２のゲート酸化膜３０５、３１０はそれぞれ長方形で、互いの一方の長辺を対向、かつ、近接させて形成されている。第１、第２のゲート酸化膜３０５、３１０の短辺は、絶縁体層３０８に接して形成されている。第１、第２のゲート酸化膜３０５、３１０の上層、および絶縁体層３０８の上層にそれぞれ、第１、第２のゲート電極層３０４、３０９が形成されている。第１、第２のゲート電極層３０４、３０９の取出し部は、第１、第２のゲート酸化膜３０５、３１０を除く領域の、絶縁体層３０８の上方の配線層３０７、３１２と、ビア３０６、３１１で接続されている。ｎ型表面電極層３０３は、第１、第２のゲート酸化膜３０５、３１０を除くｎ型埋込電極層３０２の上面部に形成されている。ｎ型埋込電極層３０２の取出し部は、第１、第２のゲート酸化膜３０５、３１０の他方の長辺に近接して配置され、ｎ型埋込電極側の配線層３１４とビア３１３で接続されている。
【０００６】
第１、第２のゲート電極層３０４、３０９とｎ型埋込電極層３０２間の電位差をそれぞれ変化させることにより、第１、第２のゲート電極層３０４、３０９とｎ型埋込電極層３０２間のＭＯＳ接合の空乏層厚がそれぞれ変化する。これにより、第１、第２のゲート電極層３０４、３０９とｎ型埋込電極層３０２間の容量値がそれぞれ変化し、可変容量素子として動作する。また、ｎ型埋込電極層３０２とシリコン基板３０１の間はｐｎ接合の空乏層により分離されている。
【０００７】
同様の可変容量素子が、第１、第２のゲート電極層３０４、３０９とｐ型埋込電極層の間のＭＯＳ接合を用いて構成されることもある。
【０００８】
【特許文献１】
特開２００１−３３９３０１号公報
【０００９】
【特許文献２】
特開２００１−１９６８５３号公報
【００１０】
【特許文献３】
特開２００１−３５２２１８号公報
【００１１】
【発明が解決しようとする課題】
上記の構成では、第１のゲート電極層３０４と第２のゲート電極層３０９は、各々の一方の長辺が対向、かつ、近接して形成されるため、それぞれの可変容量素子間のｎ型埋込電極層３０２に起因する寄生抵抗は小さくできる。しかしながら、第１、第２のゲート電極層３０４、３０９が長方形で、第１、第２のゲート電極側のビア３０６、３１１からそれぞれの可変容量素子までの距離が長くなるため、第１、第２のゲート電極層３０４、３０９に起因する寄生抵抗は大きくなる。したがって、それぞれの可変容量素子間の寄生抵抗が大きくなり、高周波信号の電力損失が大きくなるという課題を有していた。特に、発振回路の共振回路で用いる場合、それぞれの可変容量素子間の寄生抵抗が原因で、発振出力のノイズ特性を劣化させる。
【００１２】
本発明は上記問題点に鑑み、第１、第２のゲート電極層３０４、３０９における寄生抵抗を小さくし、高周波信号の電力損失を低減させた可変容量素子を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上述の課題を解決するために、本発明の可変容量素子は、半導体基板の上面部に前記半導体基板とは異なる導電型の半導体層により形成された埋込電極層と、前記埋込電極層の上方に形成され前記埋込電極層の取出し部と接続された配線層と、前記埋込電極層における前記取出し部を除く部分の上層に、平面形状が実質的に長方形の一対の領域として形成され、前記長方形の領域が一方の長辺側において互いに対向し、かつ、近接して配置された一対の容量絶縁膜と、前記一対の容量絶縁膜の他方の長辺側に各々接するように形成された絶縁体層と、前記一対の容量絶縁膜の上層及びそれに接する前記絶縁体層の上層に亘って各々形成された一対の導電体層と、前記容量絶縁膜に接する領域の前記絶縁体層の上方に形成されて前記一対の導電体層の取出し部と各々接続された配線層とを備える。前記埋込電極層と前記一対の導電体層との間の電圧を各々変化させることによって前記埋込電極層と前記一対の導電体層との間の容量値を各々変化させることが可能である。
【００１４】
【発明の実施の形態】
本発明の可変容量素子は、半導体基板の上面部に形成された埋込電極層の上層に、実質的に長方形の第１、第２の容量絶縁膜が形成され、各容量絶縁膜がその一方の長辺側において対向し、かつ、近接して配置される点は、従来例と同様である。本発明の可変容量素子の特徴は、各容量絶縁膜の他方の長辺側に絶縁体層が接して形成され、第１、第２の容量絶縁膜の上層及びそれに接する絶縁体層の上層に亘って各々第１、第２の導電体層が形成される点である。第１、第２の導電体層の取出し部は、第１、第２の容量絶縁膜に接する領域の絶縁体層の上方の配線層と接続される。それにより、それぞれの可変容量素子間の埋込電極層に起因する寄生抵抗を大きくすることなく、第１、第２の導電体層のビアからそれぞれの可変容量素子までの距離が短くなるため、第１、第２の導電体層に起因する寄生抵抗は小さくなる。
【００１５】
したがって、それぞれの可変容量素子間の寄生抵抗が小さい可変容量素子を実現できる。特に、発振回路の共振回路で用いる場合は、それぞれの可変容量素子間の寄生抵抗を小さくできることにより、発振出力のノイズ特性が改善される。
【００１６】
上記構成の可変容量素子を用いて、本発明の可変容量素子内蔵集積回路が構成される。同回路は、上記構成の可変容量素子を含む共振回路を備え、前記可変容量素子の埋込電極層に印加される電圧を変化させることにより前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する。
【００１７】
また他の構成の可変容量素子内蔵集積回路においては、並列に接続された上記構成の可変容量素子を少なくとも２個含む共振回路と、レベル変換回路で得られる異なる電圧を各々の前記可変容量素子の埋込電極層に印加する手段を備え、前記埋込電極層と前記一対の導電体層との間の容量値を変化させることが可能であり、発振回路として動作する。
【００１８】
上記のいずれかの可変容量素子内蔵集積回路において好ましくは、前記共振回路に並列に接続された少なくとも１個の、上記構成を有する周波数レンジ切り替え用の可変容量素子と、各々の前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を複数段階に切り替える手段とを備え、前記埋込電極層と前記一対の導電体層との間の容量値を複数段階に変化させることを可能とする。
【００１９】
前記周波数レンジ切り替え用の可変容量素子の埋込電極層に印加する電圧を切り替える手段は、前記電圧を２段階にに切り替えるように構成することができる。
【００２０】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２１】
（実施の形態１）
図１（ａ）は、実施の形態１における可変容量素子の平面構造を示す。図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面を示す。同図において、１０１はｐ型シリコン基板、１０２はｎ型埋込電極層、１０３はｎ型表面電極層、１０５、１１０は第１、第２のゲート酸化膜、１０８は絶縁体層、１０４、１０９は第１、第２のゲート電極層、１０６、１１１は第１、第２のゲート電極側のビア、１０７、１１２は第１、第２のゲート電極側の配線層、１１３はｎ型埋込電極側のビア、１１４はｎ型埋込電極側の配線層である。
【００２２】
ｎ型埋込電極層１０２は、異なる導電型であるｐ型シリコン基板１０１の上層に形成されている。第１、第２のゲート酸化膜１０５、１１０はそれぞれ、長方形であり、一方の長辺側において互いに対向し、かつ、近接して形成されている。第１、第２のゲート酸化膜１０５、１１０の他方の長辺側に接して、絶縁体層１０８が形成されている。第１、第２のゲート酸化膜１０５、１１０の上層、及び、絶縁体層１０８の上層それぞれに亘って、第１、第２のゲート電極層１０４、１０９が形成されている。第１、第２のゲート酸化膜１０５、１１０を除く、絶縁体層１０８の上方に、第１、第２のゲート電極側配線層１０７、１１２が配置されている。第１、第２のゲート電極層１０４、１０９の取出し部は、第１、第２のゲート電極側のビア１０６、１１１により、第１、第２のゲート電極側配線層１０７、１１２と接続されている。
【００２３】
ｎ型表面電極層１０３は、第１、第２のゲート酸化膜１０５、１１０を除く領域のｎ型埋込電極層１０２の上層に形成されている。ｎ型埋込電極層１０２の取出し部は、第１、第２のゲート酸化膜１０５、１１０の短辺側に近接して配置されたｎ型埋込電極側配線層１１４と、ｎ型埋込電極側のビア１１３により接続されている。
【００２４】
ｎ型埋込電極層１０２と第１、第２のゲート電極層１０４、１０９との間の電圧をそれぞれ変化させることによって、ｎ型埋込電極層１０２と第１、第２のゲート電極層１０４、１０９との間の容量値をそれぞれ変化させる。
【００２５】
ここで仮に、本実施の形態の第１、第２のゲート酸化膜１０５、１１０と、従来例の第１、第２のゲート酸化膜３０５、３１０の幅及び長さと、相対向している辺間の距離が同じであるものとする。その場合、本実施の形態の可変容量素子は、従来例と比較して、それぞれの可変容量素子間のｎ型埋込電極層１０２に起因する寄生抵抗は大きくなることなく、第１、第２のゲート電極層１０４、１０９に起因する寄生抵抗を小さくできる。
【００２６】
ここで、ｎ型埋込電極層１０２とｎ型埋込電極側のビア１１３間の寄生抵抗は大きくなるが、差動型発振回路の共振回路で用いる場合は、それぞれの可変容量素子間の寄生抵抗が小さくできており、仮想接地点での寄生抵抗が大きくなるだけなので、発振出力のノイズ特性としての特性劣化に対する実質的な影響はない。
【００２７】
このような構成により、それぞれの可変容量素子間の寄生抵抗を小さくした可変容量素子を実現できる。
【００２８】
また、本実施の形態の構成において、ｎ型埋込電極層１０２の代わりにｐ型埋込電極層を、ｎ型表面電極層１０３の代わりにｐ型表面電極層を用いてもよい。
【００２９】
（実施の形態２）
図２（ａ）は、実施の形態２における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第１の例である。同図において、２０１は実施の形態１に示した構成を有する可変容量素子、２０２、２０３は第１、第２の共振用コイル、２０４、２０５は第１、第２のＣＭＯＳトランジスタ、２０６は電流源、２０７は周波数制御端子、２０８、２０９は第１、第２の発振出力端子である。
【００３０】
第１の発振出力端子２０８は、可変容量素子２０１の第１のゲート電極層端子、第１のＣＭＯＳトランジスタ２０４のドレイン端子、及び第２のＣＭＯＳトランジスタ２０５のゲート端子に接続され、第１の共振用コイル２０２を介して電源端子ＶＤＤに接続される。第２の発振出力端子２０９は、可変容量素子２０１の第２のゲート電極層端子、第２のＣＭＯＳトランジスタ２０５のドレイン端子、及び第１のＣＭＯＳトランジスタ２０４のゲート端子に接続され、第２の共振用コイル２０３を介して電源端子ＶＤＤに接続される。第１のＣＭＯＳトランジスタ２０４のソース端子は第２のＣＭＯＳトランジスタ２０５のソース端子に接続され、電流源２０６を介して接地される。周波数制御端子２０７は、可変容量素子２０１のｎ型埋込電極層端子に接続される。
【００３１】
図２（ｂ）は、発振周波数制御端子２０７の制御電圧に対する、可変容量素子２０１の容量値の関係を示す特性図である。
【００３２】
上述のような構成で、発振出力の周波数を変える可変容量素子２０１として実施の形態１の構成を有する可変容量素子を用いることにより、ノイズ特性のよい発振回路を実現できる。
【００３３】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００３４】
（実施の形態３）
図３（ａ）は、実施の形態３における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を、発振回路に応用した第２の例である。同図において、２０１Ａ、２０１Ｂ、２０１Ｃは実施の形態１に示した構成を有する可変容量素子、２０２、２０３は第１、第２の共振用コイル、２０４、２０５は第１、第２のＣＭＯＳトランジスタ、２０６は電流源、２０７は周波数制御端子、２０８、２０９は第１、第２の発振出力端子、２１０はレベル変換回路である。
【００３５】
第１の発振出力端子２０８は、可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ２０４のドレイン端子、及び第２のＣＭＯＳトランジスタ２０５のゲート端子に接続され、第１の共振用コイル２０２を介して電源端子ＶＤＤに接続される。第２の発振出力端子２０９は、可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ２０５のドレイン端子、及び第１のＣＭＯＳトランジスタ２０４のゲート端子に接続され、第２の共振用コイル２０３を介して電源端子ＶＤＤに接続される。第１のＣＭＯＳトランジスタ２０４のソース端子は、第２のＣＭＯＳトランジスタ２０５のソース端子に接続され、電流源２０６を介して接地される。周波数制御端子２０７は、レベル変換回路２１０を介して可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃの各ｎ型埋込電極層端子に接続される。
【００３６】
図３（ｂ）は、発振周波数制御端子２０７の制御電圧に対する、可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃの各容量値及び合成した容量値の関係を示す特性図である。
【００３７】
上述のような構成で、発振出力の周波数を変える可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃとして実施の形態１の構成を有する３つの可変容量素子を用い、レベル変換回路２１０を付加しそれぞれ異なる制御電圧を与えることにより、広い制御電圧範囲を持つノイズ特性のよい発振回路を実現できる。
【００３８】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００３９】
（実施の形態４）
図４（ａ）は、実施の形態４における可変容量内蔵集積回路示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第３の例である。同図において、２０１Ａ、２０１Ｄは実施の形態１に示した構成を有する可変容量素子、２０２、２０３は第１、第２の共振用コイル、２０４、２０５は第１、第２のＣＭＯＳトランジスタ、２０６は電流源、２０７は周波数制御端子、２１１は周波数レンジ切替制御端子、２０８、２０９は第１、第２の発振出力端子である。
【００４０】
第１の発振出力端子２０８は、可変容量素子２０１Ａ、２０１Ｄの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ２０４のドレイン端子、及び第２のＣＭＯＳトランジスタ２０５のゲート端子に接続され、第１の共振用コイル２０２を介して電源端子ＶＤＤに接続される。第２の発振出力端子２０９は、可変容量素子２０１Ａ、２０１Ｄの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ２０５のドレイン端子、及び第１のＣＭＯＳトランジスタ２０４のゲート端子に接続され、第２の共振用コイル２０３を介して電源端子ＶＤＤに接続される。第１のＣＭＯＳトランジスタ２０４のソース端子は第２のＣＭＯＳトランジスタ２０５のソース端子に接続され、電流源２０６を介して接地される。周波数制御端子２０７は、可変容量素子２０１Ａのｎ型埋込電極層端子に接続され、周波数レンジ切替端子２１１は可変容量素子２０１Ｄのｎ型埋込電極層端子に接続される。
【００４１】
図４（ｂ）は、周波数レンジ切替端子２１１を切り替えた各々の場合の、発振周波数制御端子２０７の制御電圧に対する、可変容量素子２０１Ａ、２０１Ｄを合成した容量値の関係を示す特性図である。
【００４２】
上述のような構成で、発振出力の周波数を変える可変容量素子２０１Ａ、２０１Ｄとして実施の形態１の構成を有する２つの可変容量素子を用い、周波数レンジ切替を行い制御電圧を与えることにより、曲線ａ、ｂで示される２つの周波数レンジを持つノイズ特性のよい発振回路を実現できる。
【００４３】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００４４】
（実施の形態５）
図５（ａ）は、実施の形態５における可変容量内蔵集積回路を示す回路図である。この回路は、本発明の可変容量素子を発振回路に応用した第４の例である。同図において、２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄは実施の形態１に示した構成を有する可変容量素子、２０２、２０３は第１、第２の共振用コイル、２０４、２０５は第１、第２のＣＭＯＳトランジスタ、２０６は電流源、２０７は周波数制御端子、２１１は周波数レンジ切替制御端子、２０８、２０９は第１、第２の発振出力端子、２１０はレベル変換回路である。
【００４５】
第１の発振出力端子２０８は、可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄの各第１のゲート電極層端子、第１のＣＭＯＳトランジスタ２０４のドレイン端子、及び第２のＣＭＯＳトランジスタ２０５のゲート端子に接続され、第１の共振用コイル２０２を介して電源端子ＶＤＤに接続される。第２の発振出力端子２０９は、可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄの各第２のゲート電極層端子、第２のＣＭＯＳトランジスタ２０５のドレイン端子、及び第１のＣＭＯＳトランジスタ２０４のゲート端子に接続され、第２の共振用コイル２０３を介して電源端子ＶＤＤに接続される。第１のＣＭＯＳトランジスタ２０４のソース端子は第２のＣＭＯＳトランジスタ２０５のソース端子に接続され、電流源２０６を介して接地される。周波数制御端子２０７はレベル変換回路２１０を介して可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃの各ｎ型埋込電極層端子に接続され、周波数レンジ切替端子２１１は可変容量素子２０１Ｄのｎ型埋込電極層端子に接続される。
【００４６】
図５（ｂ）は、周波数レンジ切替端子２１１を切り替えた各々の場合の、発振周波数制御端子２０７の制御電圧に対する、可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄを合成した各容量値の関係を示す特性図である。
【００４７】
上述のような構成で、発振出力の周波数を変える可変容量素子２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄとして実施の形態１の構成を有する４つの可変容量素子を用い、レベル変換回路２１０を付加しそれぞれ異なる制御電圧を与え、曲線ｃ、ｄで示される周波数レンジ切替を行い制御電圧を与えることにより、広い制御電圧範囲と２つの周波数レンジを持つ、ノイズ特性のよい発振回路を実現できる。
【００４８】
なお、本回路はＮＭＯＳ型クロスカップル発振回路であるが、ＰＭＯＳ型クロスカップル発振回路の場合でも、本実施の形態の構成を適用して、同様の効果を実現することが可能である。
【００４９】
【発明の効果】
本発明によれば、容量絶縁膜の上層の電極を形成する導電体層における寄生抵抗を小さくし、従ってそれぞれの可変容量素子間の寄生抵抗を小さくした可変容量素子を実現できる。
【００５０】
また、本発明を発振回路の共振回路に適用すればノイズ特性のよい発振回路を実現できる。
【図面の簡単な説明】
【図１】（ａ）は実施の形態１における可変容量素子の上面図、（ｂ）は同可変容量素子のＡ−Ａ断面図
【図２】（ａ）は実施の形態２における可変容量素子内蔵集積回路の回路図、（ｂ）は同可変容量素子内蔵集積回路の特性図
【図３】（ａ）は実施の形態３における可変容量素子内蔵集積回路の回路図、（ｂ）は同可変容量素子内蔵集積回路の特性図
【図４】（ａ）は実施の形態４における可変容量素子内蔵集積回路の回路図、（ｂ）は同可変容量素子内蔵集積回路の特性図
【図５】（ａ）は実施の形態５における可変容量素子内蔵集積回路の回路図、（ｂ）は同可変容量素子内蔵集積回路の特性図
【図６】（ａ）は従来例の可変容量素子の上面図、（ｂ）は同可変容量素子のＢ−Ｂ断面図
【符号の説明】
１０１、３０１    ｐ型シリコン基板
１０２、３０２    ｎ型埋込電極層
１０３、３０３    ｎ型表面電極層
１０４、３０４    第１のゲート電極層
１０５、３０５    第１のゲート酸化膜
１０６、３０６    第１のゲート電極側のビア
１０７、３０７    第１のゲート電極側の配線層
１０８、３０８    絶縁体層
１０９、３０９    第２のゲート電極層
１１０、３１０    第２のゲート酸化膜
１１１、３１１    第２のゲート電極側のビア
１１２、３１２    第２のゲート電極側の配線層
１１３、３１３    ｎ型埋込電極側のビア
３１４    ｎ型埋込電極側の配線層
２０１、２０１Ａ、２０１Ｂ、２０１Ｃ、２０１Ｄ  可変容量素子
２０２、２０３    共振用コイル
２０４、２０５    ＣＭＯＳトランジスタ
２０６    電流源
２０７    周波数制御端子
２０８、２０９    発振出力端子
２１０    レベル変換回路
２１１    周波数レンジ切替制御端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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