(57)【要約】【目的】メモリーセルサイズを縮小して集積密度を増大させ、動作電圧を低減させてデバイスの操作速度・効率を向上させ、長い垂直チャネル領域を得る。【解決手段】基板中にトレンチを形成し、トレンチ底部周辺の基板中にソース領域を形成してから、トレンチ中にトンネル酸化物層と浮遊ゲートとゲート誘電層と制御ゲートとを順番に形成するとともに、トレンチ頂部周辺の基板中にドレイン領域を形成するものであり、ウェルを利用してソース領域を連接し、かつトレンチ周辺のドレイン領域およびウェルの間の領域をチャネル領域とするものであって、メモリーセルが柱状となって、トンネル酸化物層と浮遊ゲートとゲート誘電層とが制御ゲートを包囲被覆したものとなり、浮遊ゲートおよび制御ゲート間の重複面積を増大させてゲート結合率を向上させて操作に必要な動作電圧を低減させ、デバイスの動作速度ならびに動作効率を向上させる。【選択図】　　　　図１１
2004023093.tif 000002
【特許請求の範囲】
【請求項１】
基板を提供するステップと、
前記基板上にパターン化されたマスク層を形成するステップと、
パターン化された前記マスク層をマスクとして、前記基板中にトレンチを形成するステップと、
前記トレンチの底部周辺の前記基板中にソース領域を形成するステップと、
前記トレンチ中にトンネル酸化物層を形成するステップと、
前記トレンチ中に第１導体層を形成するが、前記第１導体層の上表面を前記基板の表面よりも低いものとするステップと、
前記第１導体層上にコンフォーマルなゲート誘電層を形成するステップと、
前記基板上に第２導体層を形成するが、前記第２導体層により前記トレンチを完全に充填するステップと、
前記トレンチ以外の前記第２導体層および前記ゲート誘電層を除去して、パターン化された前記マスク層の表面を露出させるステップと、
パターン化された前記マスク層を除去して、前記基板の表面を露出させるステップと、
前記トレンチの頂部周辺の前記基板中にドレイン領域を形成するステップと
を具備するトレンチ式フラッシュメモリーの製造方法。
【請求項２】
上記トレンチの底部周辺の上記基板中にソース領域を形成するステップが、
前記トレンチ内部にコンフォーマルなドープト絶縁層を形成する小ステップと、
前記トレンチ底部に第１フォトレジスト層を形成するが、前記第１フォトレジスト層が完全には前記トレンチを充填せず、前記ドープト絶縁層を部分的に露出させる小ステップと、
前記第１フォトレジスト層により被覆されていない前記ドープト絶縁層を除去して、前記トレンチの底部付近の前記ドープト絶縁層を残す小ステップと、
前記トレンチの側壁上にキャップ層を形成する小ステップと、
前記第１フォトレジスト層を除去する小ステップと、
加熱工程を行い、前記ドープト絶縁層中のドーパントを前記基板中に拡散させて上記ソース領域を形成する小ステップと、
前記トレンチ底部の前記ドープト絶縁層および前記トレンチ側壁上の前記キャップ層を除去する小ステップと
を具備する請求項１記載のトレンチ式フラッシュメモリーの製造方法。
【請求項３】
上記ドープト絶縁層の材質が、ヒ素イオンを注入した酸化シリコンを含むものである請求項２記載のトレンチ式フラッシュメモリーの製造方法。
【請求項４】
上記トレンチ中に第１導体層を形成するが、上記第１導体層の上表面を上記基板の表面よりも低いものとするステップが、
前記トレンチ内部に第２フォトレジスト層を形成するが、前記第２フォトレジスト層により完全には前記トレンチを充填せず、前記第１導体層を部分的に露出させる小ステップと、
前記第２フォトレジスト層により被覆されていない前記第１導体層を除去する小ステップと、
前記第２フォトレジスト層を除去する小ステップと
を具備する請求項１記載のトレンチ式フラッシュメモリーの製造方法。
【請求項５】
上記トレンチの底部周辺の上記基板中にソース領域を形成するステップの後、ならびに上記トレンチ中にトンネル酸化物層を形成するステップの前において、更に、修復工程を行うものである請求項１記載のトレンチ式フラッシュメモリーの製造方法。
【請求項６】
上記修復工程が、熱酸化工程を行い、上記トレンチの側壁および表面にライナー酸化膜を形成することと、前記ライナー酸化膜を除去することとを含むものである請求項５記載のトレンチ式フラッシュメモリーの製造方法。
【請求項７】
上記トレンチ式フラッシュメモリーの製造方法が、更に、
上記基板中に上記ソース領域と連接される第１導電型の第１ウェルを形成する小ステップと、
前記した第１導電型の第１ウェル上に第２導電型の第２ウェルを形成する小ステップと、
前記基板中に、前記した第２導電型の第２ウェルを貫通して、前記した第１導電型の第１ウェルと連接する第１導電型の第３ウェルを形成する小ステップと
を具備するものである請求項１記載のトレンチ式フラッシュメモリーの製造方法。
【請求項８】
上記トレンチ式フラッシュメモリーの製造方法が、更に、パターン化された上記マスク層および上記基板間にパッド酸化物層を含むものである請求項１記載のトレンチ式フラッシュメモリーの製造方法。
【請求項９】
パターン化された上記マスク層を除去して、上記基板の表面を露出させるステップの後、ならびに上記トレンチの頂部周辺の前記基板中にドレイン領域を形成するステップの前において、更に、前記基板中に素子分離構造体を形成して能動領域をパターニングする小ステップを含むものである請求項１記載のトレンチ式フラッシュメモリーの製造方法。
【請求項１０】
その中にトレンチを有する基板と、
前記トレンチ中に設置されるゲート構造体であって、前記ゲート構造体には、前記トレンチ中において外側から内側へ順番にトンネル酸化物層・浮遊ゲート・ゲート誘電層・制御ゲートが配置されており、かつ前記トンネル酸化物層・前記浮遊ゲート・前記ゲート誘電層が、前記制御ゲートを包囲被覆するゲート構造体と、
前記トレンチの底部周辺の前記基板中に配置されるソース領域と、
前記トレンチの頂部周辺の前記基板中に配置されるドレイン領域と
を具備するトレンチ式フラッシュメモリー。
【請求項１１】
上記トレンチ式フラッシュメモリーが、更に、
上記基板中に配置されるとともに、上記ソース領域と連接される第１導電型第１ウェルと、
前記した第１導電型第１ウェル上に配置される第２導電型第２ウェルと、
前記基板中に配置されるとともに、前記第２導電型第２ウェルを貫通して前記第１導電型第１ウェルと連接される第１導電型第３ウェルとを具備するものである請求項１０記載のトレンチ式フラッシュメモリー。
【請求項１２】
上記第１導電型第１ウェルが、深いｎ型ウェルを含むものである請求項１１記載のトレンチ式フラッシュメモリー。
【請求項１３】
上記第２導電型第２ウェルが、ｐ型ウェルを含むものである請求項１１記載のトレンチ式フラッシュメモリー。
【請求項１４】
上記第１導電型第３ウェルが、ｎ型ウェルを含むものである請求項１１記載のトレンチ式フラッシュメモリー。
【請求項１５】
上記ゲート誘電層が、酸化シリコン／窒化シリコン／酸化シリコン層を含むものである請求項１０記載のトレンチ式フラッシュメモリー。
【請求項１６】
上記浮遊ゲートの頂部が、上記基板の表面よりも低いものである請求項１０記載のトレンチ式フラッシュメモリー。
【請求項１７】
上記制御ゲートの頂部が、上記基板の表面から突出したものである請求項１０のトレンチ式フラッシュメモリー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体デバイスの製造方法に関し、特に、トレンチ式フラッシュメモリーとその製造方法に関する。
【０００２】
【従来の技術】
メモリーは、その名の通り、情報ならびにデータを保存するために用いられる半導体デバイスである。コンピューター・マイクロプロセッサーの機能が、ますます強力なものとなり、ソフトウェアにより実行するプログラムおよび演算がますます膨大なものとなった時、メモリーに対するニーズもますます強力なものとなるから、容量が大きく安価なメモリーを製造して、このようなニーズの高まりに応えるために、メモリーデバイスを製造する技術ならびに製造工程を開発することが、半導体に関する科学技術において高集積度に挑戦し続ける原動力となっている。
【０００３】
例えば、フラッシュメモリーデバイスは、多数回にわたるデータの保存、読み出し、消去動作を行うことができ、しかも保存したデータが電源オフとなった後にも消去されないという利点を有するものなので、パーソナルコンピューターおよび電子設備において広範に採用されているメモリーデバイスとなっている。
【０００４】
典型的なフラッシュメモリーデバイスは、一般に、スタックゲート構造の設計となっており、トンネル酸化物層と、電荷を蓄積するためのポリシリコン浮遊ゲートと、酸化シリコン／窒化シリコン／酸化シリコン（　ＯＮＯ）構造の誘電層と、データへのアクセスを制御するためのポリシリコン制御ゲートとを備えている。このフラッシュメモリーデバイスに対してプログラム化または消去動作を行う時、それぞれソース領域とドレイン領域と制御ゲートに適切な電圧を印加して、電子をポリシリコン浮遊ゲート中に注入、あるいは電子をポリシリコン浮遊ゲート中から引き出すものである。
【０００５】
一般的に言って、フラッシュメモリーデバイスが常用する電子注入方式には、チャネル熱電子注入（Ｃｈａｎｎｅｌ　Ｈｏｔ−Ｅｌｅｃｔｒｏｎ　Ｉｎｊｅｃｔｉｏｎ　＝　ＣＨＥＩ）方式ならびにＦ−Ｎトンネル（ファウラー・ノルドヘルムトンネル）方式などがあり、デバイスのプログラム化および消去操作は、電子の注入および引き出し方式により変わってくる。
【０００６】
フラッシュメモリーの動作において、通常、浮遊ゲートおよび制御ゲート間のゲート結合率（Ｇａｔｅ−Ｃｏｕｐｌｉｎｇ　Ｒａｔｉｏ　＝　ＧＣＲ）が大きければ大きい程、その動作に必要な動作電圧がより小さいものとなり、フラッシュメモリーの動作速度ならびに効率が大きく向上するものとなる。そのゲート結合率を増大させる方法としては、浮遊ゲートおよび制御ゲート間の重複面積を増大させること、浮遊ゲートおよび制御ゲート間にある誘電層の厚さを減少させること、浮遊ゲートおよび制御ゲート間にある誘電層の誘電率（Ｄｉｅｌｅｃｔｒｉｃ　Ｃｏｎｓｔａｎｔ　＝　ｋ）を増大させること等がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、集積回路がさらに大きな集積密度を目指して、より小型化されたデバイスへと発展しているので、フラッシュメモリーデバイスのメモリーセルサイズを縮小することにより、その集積度を増大させる必要があった。そこで、メモリーセルのゲート長さおよびデータ線の間隔を短縮することにより、メモリーセルサイズを縮小していたが、ゲート長さを小さくすると、トンネル酸化物層の下方にあるチャネル長さを短縮することとなり、ドレインならびにソース間に不正常なパンチスルーを容易に発生させて、このメモリーセルの電気性能に深刻な影響を与えるものとなっていた。また、フラッシュメモリーの製造工程において、リソグラフィーにも限界サイズという問題があって、メモリーセルサイズの縮小を制限するものとなっていた。
【０００８】
そこで、この発明の第１の目的は、トレンチ内部にメモリーセルを形成することで、メモリーセルサイズを縮小し、デバイスの集積密度を増大することができるトレンチ式フラッシュメモリーとその製造方法を提供することにある。この発明の第２の目的は、浮遊ゲートおよび制御ゲート間の重複面積を増大させることで、浮遊ゲートおよび制御ゲート間のゲート結合率を向上させ、操作に必要な動作電圧を低減させるとともに、デバイスの操作速度ならびに効率を向上させることができるトレンチ式フラッシュメモリーとその製造方法を提供することにある。この発明の第３の目的は、トレンチ深さを制御することにより比較的長い垂直チャネル長さを得ることで、デバイスサイズを縮小する際に発生する問題を防止できるトレンチ式フラッシュメモリーとその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決し、所望の目的を達成するために、この発明にかかるトレンチ式フラッシュメモリーの製造方法は、基板を提供するステップと、基板上にパターン化されたマスク層を形成するステップと、パターン化されたマスク層をマスクとして、基板中にトレンチを形成するステップと、トレンチの底部周辺の基板中にソース領域を形成するステップと、トレンチ中にトンネル酸化物層を形成するステップと、トレンチ中に第１導体層を形成するが、第１導体層の上表面を基板の表面よりも低いものとするステップと、第１導体層上にコンフォーマルなゲート誘電層を形成するステップと、基板上に第２導体層を形成するが、第２導体層によりトレンチを完全に充填するステップと、トレンチ以外の第２導体層およびゲート誘電層を除去して、パターン化されたマスク層の表面を露出させるステップと、パターン化されたマスク層を除去して、基板の表面を露出させるステップと、トレンチの頂部周辺の基板中にドレイン領域を形成するステップとから構成される。
【００１０】
トレンチの底部周辺の基板中にソース領域を形成するステップが、トレンチ内部にコンフォーマルなドープト絶縁層を形成する小ステップと、トレンチ底部に第１フォトレジスト層を形成するが、第１フォトレジスト層が完全にはトレンチを充填せず、ドープト絶縁層を部分的に露出させる小ステップと、第１フォトレジスト層により被覆されていないドープト絶縁層を除去して、トレンチの底部付近のドープト絶縁層を残す小ステップと、トレンチの側壁上にキャップ層を形成する小ステップと、第１フォトレジスト層を除去する小ステップと、加熱工程を行い、ドープト絶縁層中のドーパントを基板中に拡散させてソース領域を形成する小ステップと、トレンチ底部のドープト絶縁層およびトレンチ側壁上の前記キャップ層を除去する小ステップとから構成される。従って、トレンチ頂部の側壁にキャップ層を形成するので、加熱工程においてドープト絶縁層中のドーパントがソース領域以外へ拡散しすぎることを防止して、トレンチ底部の周辺範囲に制限することができる。
【００１１】
トレンチ中に第１導体層を形成するが、第１導体層の上表面を基板の表面よりも低いものとするステップが、トレンチ内部に第２フォトレジスト層を形成するが、第２フォトレジスト層により完全にはトレンチを充填せず、第１導体層を部分的に露出させる小ステップと、第２フォトレジスト層により被覆されていない第１導体層を除去する小ステップと、第２フォトレジスト層を除去する小ステップとから構成される。従って、第１導体層（浮遊ゲート）の上表面が、基板表面より低いため、後続の工程で連続する第２導電層（制御ゲート）を容易に形成することができる。
【００１２】
トレンチ中にトンネル酸化物層を形成するステップの前に、更に、修復工程を行うものであり、この修復工程が、熱酸化工程を行い、トレンチの側壁および表面にライナー酸化膜を形成することと、ライナー酸化膜を除去することとを含むものである。
【００１３】
トレンチ式フラッシュメモリーの製造方法が、更に、基板中にソース領域と連接される第１導電型の第１ウェルを形成する小ステップと、第１導電型の第１ウェル上に第２導電型の第２ウェルを形成する小ステップと、基板中に、第２導電型の第２ウェルを貫通して、第１導電型の第１ウェルと連接する第１導電型の第３ウェルを形成する小ステップと含むものである。
【００１４】
同じく、上記課題を解決し、所望の目的を達成するために、この発明にかかるトレンチ式フラッシュメモリーは、その中にトレンチを有する基板と、トレンチ中に設置されるゲート構造体であって、ゲート構造体には、トレンチ中において外側から内側へ順番にトンネル酸化物層・浮遊ゲート・ゲート誘電層・制御ゲートが配置されており、かつトンネル酸化物層・浮遊ゲート・ゲート誘電層が、制御ゲートを包囲被覆するゲート構造体と、トレンチの底部周辺の基板中に配置されるソース領域と、トレンチの頂部周辺の前記基板中に配置されるドレイン領域とから構成される。
【００１５】
トレンチ式フラッシュメモリーが、更に、基板中に配置されるとともに、ソース領域と連接される深いｎ型ウェルと、深いｎ型ウェル上に配置されるｐ型ウェルと、基板中に配置されるとともに、このｐ型ウェルを貫通して深いｎ型ウェルと連接されるｎ型ウェルとを具備するものである。
【００１６】
【作用】
この発明は、基板中にトレンチを形成した後、トレンチ底部周辺の基板中にソース領域を形成してから、トレンチ中にトンネル酸化物層と浮遊ゲートとゲート誘電層と制御ゲートとを順番に形成するとともに、トレンチ頂部周辺の基板中にドレイン領域を形成するものであり、ウェルを利用してソース領域を連接し、かつトレンチ周辺のドレイン領域およびウェルの間の領域をチャネル領域とするものである。従って、この発明にかかるトレンチ式フラッシュメモリーのメモリーセルが柱状となって、トンネル酸化物層と浮遊ゲートとゲート誘電層とが制御ゲートをぐるりと包囲したものとなるので、浮遊ゲートおよび制御ゲート間の重複面積を増大させて、浮遊ゲートおよび制御ゲート間のゲート結合率を向上させ、操作に必要とする動作電圧を低減させ、デバイスの動作速度ならびに動作効率を向上させることができる。
【００１７】
この発明にかかるトレンチ式フラッシュメモリーのメモリーセルは、柱状の立体構造であり、トンネル酸化物層と浮遊ゲートとゲート誘電層とが制御ゲートを包囲被覆しているので、浮遊ゲートおよび制御ゲート間の重複面積を増大させて、浮遊ゲートおよび制御ゲート間のゲート結合率を向上させるから、操作に必要な動作電圧を低減させるとともに、デバイスの動作速度ならびに動作効率を向上させることができる。
【００１８】
しかも、この発明にかかるトレンチ式フラッシュメモリーのチャネル領域は、トレンチ外周を取り巻く基板中に配置される（垂直式チャネル領域となる）ので、デバイスの集積密度を増大させるとともに、トレンチ深さを制御することによりチャネル長さを正確に制御することができるから、デバイスサイズを縮小する際に発生する問題を回避することができる。また、柱状のメモリーセル構造により、電流密度を増大させることができると同時に、メモリーデバイスのプログラム化／消去操作の効率を向上させることができる。
【００１９】
【発明の実施形態】
以下、この発明にかかる好適な実施形態を図面に基づいて説明する。
図１から図９は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。先ず、図１において、基板１００を提供するが、例えば、半導体シリコン基板とし、基板１００表面にパッド酸化物層１０２とマスク層１０４とを順番に形成した後、リソグラフィー・エッチングによりパッド酸化物層１０２およびマスク層１０４をパターニングして基板１００を露出する開口部（図示せず）を形成する。パッド酸化物層１０２の材質は、例えば、酸化シリコンとし、パッド酸化物層１０２を形成する方法は、例えば、熱酸化法とする。マスク層１０４の材質は、例えば、窒化シリコンとし、マスク層１０４を形成する方法は、例えば、化学気相堆積（ＣＶＤ）法とする。
【００２０】
次に、マスク層１０４をマスクとして、エッチングにより基板１００中に複数個のトレンチ１０６を形成する。基板１００中にトレンチ１０６を形成する方法としては、ドライエッチング、例えば、反応性イオンエッチングを含むものとする。
【００２１】
次に、基板１００においてコンフォーマルなドープト絶縁層１０８を形成するが、このドープト絶縁層１０８の材質は、例えば、ドーパントをヒ素イオンとする酸化シリコン層とし、ドープト絶縁層１０８を形成する方法は、例えば、インサイチューイオンドーピングにより化学気相堆積法で形成する。
【００２２】
そして、トレンチ１０６底部にフォトレジスト層１１０を形成するが、このフォトレジスト層１１０は、エッチバックによりトレンチ１０６を完全には充填しないものとし、フォトレジスト層１１０の表面が基板１００表面より下にあるものとする。トレンチ１０６底部にフォトレジスト層１１０を形成するステップは、先ず、基板１００上にフォトレジスト層（図示せず）を形成してからエッチバックを行い、基板１００表面のフォトレジスト層およびトレンチ１０６内のフォトレジスト層の一部（いずれも図示せず）を除去して、トレンチ１０６底部のフォトレジスト層１１０を残すものである。
【００２３】
図２において、フォトレジスト層１１０に被覆されていない部分のドープト絶縁層１０８を除去して、トレンチ１０６底部のドープト絶縁層１０８ａだけを残す。ドープト絶縁層１０８を除去する方法は、例えば、ウエットエッチングとし、バッファフッ化水素酸（Ｂｕｆｆｅｒ　ＨＦ　＝　ＢＨＦ）または希釈フッ化水素酸（ＤｉｌｕｔｅｄＨＦ　＝　ＤＨＦ）をエッチング剤とする。そして、トレンチ１０６底部のフォトレジスト層１１０を除去するとともに、トレンチ１０６の側壁上にキャップ層１１２を形成する。キャップ層１１２の材質は、例えば、テトラ−エチル−オルソ−シリケート（ＴＥＯＳ）／オゾン（Ｏ３）を反応ガス源として化学気相堆積法で形成される酸化シリコンとする。
【００２４】
図３において、基板１００に対する加熱工程を行い、ドープト絶縁層１０８ａ中のドーパントをトレンチ１０６底部の基板１００中に拡散させてドープト領域１１４を形成するが、このドープト領域１１４がトレンチ式フラッシュメモリーのソース領域となる。また、トレンチ１０６の側壁にキャップ層１１２を形成しているので（図２を参照）、ドープト絶縁層１０８ａ中のドーパントの拡散を阻止することができ、ドープト領域１１４が拡散し過ぎることがなく、トレンチ１０６底部の周辺範囲に制限することができる。そして、トレンチ１０６底部のドープト絶縁層１０８ａおよびキャップ層１１２を除去するが、トレンチ１０６底部のドープト絶縁層１０８ａおよびキャップ層１１２を除去する方法は、例えば、ウエットエッチングとし、バッファフッ化水素酸または希釈フッ化水素酸をエッチング剤とするものである。
【００２５】
トレンチ１０６底部のドープト絶縁層１０８ａおよびキャップ層１１２を除去するステップの後、修復工程を行うが、トレンチ１０６の側壁ならびに底部がエッチングにより受けた損傷を修復するものであって、この修復工程のステップは、例えば、先ず熱酸化を行って、露出されたトレンチ１０６表面にライナー層（Ｌｉｎｅａｒ　Ｌａｙｅｒ）（図示せず）を形成してエッチングにより受けた損傷を修復するものであり、その後、ライナー層を除去するものである。
【００２６】
図４において、基板１００上にコンフォーマルな誘電層１１６を形成して、トレンチ１０６を被覆する。誘電層１１６の材質は、例えば、酸化シリコンとし、誘電層１１６を形成する方法は、例えば、熱酸化法あるいは低圧化学気相堆積法とする。この誘電層１１６をフラッシュメモリーのトンネル酸化物層とする。
【００２７】
次に、基板１００上にコンフォーマルな導体層１１８を形成するが、この導体層１１８の材質は、例えば、ドープトポリシリコンとし、その厚さを例えば約５００Åとし、導体層１１８を形成する方法は、例えば、インサイチュウーイオンドーピングにより化学気相堆積法で形成するものとする。そして、別なフォトレジスト層（図示せず）を塗布してからバックエッチを行い、基板１００表面のフォトレジスト層およびトレンチ１０６内部のフォトレジスト層の一部を除去するので、トレンチ１０６内部にフォトレジスト層１２０が形成されるとともに、フォトレジスト層１２０の表面が基板１００表面よりも低いものとなる。
【００２８】
図５において、基板１００上およびトレンチ１０６中においてフォトレジスト層１２０により被覆されていない導体層１１８を除去して、トレンチ１０６中にだけ導体層１１８ａを残すが、導体層１１８を除去する方法は、例えば、ドライエッチングとする。この導体層１１８ａが、トレンチ式フラッシュメモリーの浮遊ゲートとなる。導体層１１８ａ（浮遊ゲート）の表面が、基板１００表面よりも低いので、後続の工程で連続する導体層（制御ゲート）を容易に製作することができる。フォトレジスト層１２０を除去してから、導体層１１８ａ（浮遊ゲート）上にコンフォーマルな誘電層１２２を形成するが、この誘電層１２２の材質は、例えば、酸化シリコン／窒化シリコン／酸化シリコンなどとし、その厚さを例えば約６０Å／７０Å／６０Åとする。誘電層１２２を形成する方法は、例えば、低圧化学気相堆積法とする。この誘電層１２２が、トレンチ式フラッシュメモリーのゲート誘電層となる。もちろん、誘電層１２２の材質を酸化シリコン層または酸化シリコン／窒化シリコン層とすることもできる。
【００２９】
図６において、基板１００上に別な導体層１２４を形成してトレンチ１０６を完全に充填する。この導体層１２４の材質は、例えば、ドープトポリシリコンとするが、この導体層１２４をトレンチ式フラッシュメモリーの制御ゲートとする。導体層１２４を形成するステップは、例えば、先ずインサイチュウーイオンドーピングにより化学気相堆積法で基板１００上にトレンチ１０６を完全に充填する導体層（図示せず）を形成してから、化学的機械研磨（ＣＭＰ）法でトレンチ１０６以外の導体層部分および誘電層１１６をマスク層１０４の表面が露出するまで除去する。
【００３０】
図７において、基板１００上に素子分離構造体１２８を形成するが、この素子分離構造体１２８としては、例えば、フィールド酸化層または浅いトレンチ素子分離構造体により能動領域をパターニングするとともに、素子分離構造体１２８を例えば帯状の配置とする。この実施例においては、素子分離構造体１２８は、浅いトレンチ素子分離構造を採用している。素子分離構造体１２８を形成するステップは、先ずリソグラフィーおよびエッチングによりマスク層１０４ならびにパッド酸化物層１０２をパターニングしてから、パターニングされたマスク層１０４をマスクとして、隣接するメモリーセルの基板１００中にトレンチ１２６を形成するもので、エッチング方法は、例えば、プラズマエッチングとする。そして、基板１００上にトレンチ１２６を完全に充填する絶縁層（図示せず）を形成する。この絶縁層の材質を例えば酸化シリコンとし、絶縁層を形成する方法は、テトラ−エチル−オルソ−シリケート／オゾンを反応ガス源として化学気相堆積法で酸化シリコンを形成してから、緻密化により酸化シリコン層の構造を更に緻密なもとのする。次に、マスク層１０４を研磨ストップ層として化学的機械研磨によりマスク層１０４の表面が露出するまで研磨する。
【００３１】
図８において、マスク層１０４を除去してパッド酸化物層１０２の表面を部分的に露出させる。除去方法としては、等方性エッチング、例えば、ウエットエッチング等とするが、パッド酸化物層１０２をエッチングストップ層として熱リン酸溶液をウエットエッチングのエッチング溶液でエッチングを行い、パッド酸化物層１０２の表面を露出させる。そして、マスク層１０４およびパッド酸化物層１０２を除去する時、素子分離構造体１２８を部分的に除去することができるので、素子分離構造体１２８の上表面を導体層１２４の表面よりも低くすることができ、しかも導体層１２４頂部側壁の誘電層１１６も部分的に除去することができるから、導体層１２４（制御ゲート）をトレンチ１０６から突出させることができる。
【００３２】
図９において、導体層１２４をマスクとしてイオン注入を行い、導体層１２４周辺の基板１００中にドーパントを注入してドープト領域１３０を形成するが、このドープト領域１３０をトレンチ式フラッシュメモリーのドレイン領域とする。注入するドーパントは、例えば、ヒ素（Ａｓ）イオンとし、注入エネルギーを約５０Ｋｅｖとし、注入ドーズ量を約４×１０１５ａｔｏｍ／ｃｍ２とする。次に、基板１００中に深いｎ型ウェル１３２を形成するが、この深いｎ型ウェル１３２は、基板１００中の全てのドープト領域１１４と連接されている。そして、この深いｎ型ウェル１３２上にｐ型ウェル１３４を形成しているので、トレンチ１０６側壁周辺の基板１００中において、ドープト領域１３０および深いｎ型ウェル１３２間をトレンチ式フラッシュメモリーのチャネル領域とすることができる。その後、基板１００中にｐ型ウェル１３４を貫通して深いｎ型ウェル１３２に連接するｎ型ウェル１３８を形成する。以後、フラッシュメモリーを完成させるまでの工程は、当業者には公知であるから、ここでは改めて説明しない。
【００３３】
図１０（ａ）において、この発明にかかるトレンチ式フラッシュメモリーの等価回路を示すと、複数個のメモリーセルＱｎ１〜Ｑｎ９と、データ線Ｄ０〜Ｄ２と、ワード線Ｗ０〜Ｗ２とを備えており、ワード線Ｗ０がメモリーセルＱｎ１，Ｑｎ２，Ｑｎ３の制御ゲートに接続され、ワード線Ｗ１がメモリーセルＱｎ４，Ｑｎ５，Ｑｎ６の制御ゲートに接続され、ワード線Ｗ２がメモリーセルＱｎ７，Ｑｎ８，Ｑｎ９の制御ゲートに接続されている。メモリーセルＱｎ１〜Ｑｎ９のソースが、共通接地線に接続され、データ線Ｄ０がメモリーセルＱｎ１，Ｑｎ４，Ｑｎ７のドレインに接続され、データ線Ｄ１がメモリーセルＱｎ２，Ｑｎ５，Ｑｎ８のドレインに接続され、データ線Ｄ２がメモリーセルＱｎ３，Ｑｎ６，Ｑｎ９のドレインに接続されている。
【００３４】
図１０（ｂ）において、この発明にかかるトレンチ式フラッシュメモリーの平面図を示すと、基板２００と、素子分離構造体２０２と、能動領域２０４と、ワード線２０６と、メモリーセル２０８とから構成されており、素子分離構造体２０２が基板２００中に配置されて能動領域２０４をパターニングしている。ワード線２０６が基板２００中に配置されており、能動領域２０４に垂直となっている。メモリーセル２０８は、ワード線２０６が能動領域２０４を跨ぐ基板２００の下方に配置され、かつメモリーセル２０８が基板２００のトレンチ内部に配置されている。同一能動領域２０４中に配置されているメモリーセル２０８のドレインは、データ線（図示せず）に接続されている。
【００３５】
図１１において、この発明にかかるトレンチ式フラッシュメモリーの要部断面図を示すと、図１０（ｂ）の破断線Ｉ−Ｉ′に沿って表示したものであり、この発明にかかるトレンチ式フラッシュメモリーは、基板３００と、深いｎ型ウェル３０２と、ｐ型ウェル３０４と、ゲート構造体３０６と、ソース領域３０８と、ドレイン領域３１０と、ｎ型ウェル３１２とから構成されている。
【００３６】
ゲート構造体３０６が、基板３００のトレンチ３１３中に形成されており、外側から内側へトンネル酸化物層３１４と浮遊ゲート３１６とゲート誘電層３１８と制御ゲート３２０とから構成されるとともに、トンネル酸化物層３１４と浮遊ゲート３１６とゲート誘電層３１８とが制御ゲート３２０を包囲被覆している。
【００３７】
深いｎ型ウェル３０２は、基板３００中に形成され、ｐ型ウェル３０４が、深いｎ型ウェル３０２中に形成されている。ゲート構造体３０６は、基板３００中に位置し、かつゲート構造体３０６がｐ型ウェル３０４および深いｎ型ウェル３０２を貫通している。ドレイン領域３１０は、ゲート構造体３０６頂部周辺の基板３００中に位置しており、ドレイン領域３１０および深いｎ型ウェル３０２間の領域が、トレンチ式フラッシュメモリーのチャネル領域３２２となっている。ｎ型ウェル３１２は、ｐ型ウェル３０４を貫通して、深いｎ型ウェル３０２に接続されている。
【００３８】
以上のごとく、この発明を好適な実施例により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【００３９】
【発明の効果】
上記構成により、この発明は、基板中にトレンチを形成した後、トレンチ底部周辺の基板中にソース領域を形成してから、トレンチ中にトンネル酸化物層と浮遊ゲートとゲート誘電層と制御ゲートとを順番に形成するとともに、トレンチ頂部周辺の基板中にドレイン領域を形成するものであり、ウェルを利用してソース領域を連接し、かつトレンチ周辺のドレイン領域およびウェルの間の領域をチャネル領域とするものである。従って、この発明にかかるトレンチ式フラッシュメモリーのメモリーセルが柱状となって、トンネル酸化物層と浮遊ゲートとゲート誘電層とが制御ゲートをぐるりと包囲したものとなるので、浮遊ゲートおよび制御ゲート間の重複面積を増大させて、浮遊ゲートおよび制御ゲート間のゲート結合率を向上させ、操作に必要とする動作電圧を低減させ、デバイスの動作速度ならびに動作効率を向上させることができる。また、この発明にかかるトレンチ式フラッシュメモリーのチャネル領域は、トレンチ外周を取り巻く基板中に配置される（垂直式チャネル領域となる）ので、デバイスの集積密度を増大させるとともに、トレンチ深さを制御することによりチャネル長さを正確に制御することができるから、デバイスサイズを縮小する際に発生する問題を回避することができる。また、柱状のメモリーセル構造により、電流密度を増大させることができると同時に、メモリーデバイスのプログラム化／消去操作の効率を向上させることができる。従って、産業上の利用価値が高い。
【図面の簡単な説明】
【図１】図１は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図２】図２は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図３】図３は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図４】図４は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図５】図５は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図６】図６は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図７】図７は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図８】図８は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図９】図９は、この発明にかかるトレンチ式フラッシュメモリーの製造フローを示す要部断面図である。
【図１０】（ａ）は、この発明にかかるトレンチ式フラッシュメモリーを示す等価回路図であり、（ｂ）は、この発明にかかるトレンチ式フラッシュメモリーを示す平面図である。
【図１１】この発明にかかるトレンチ式フラッシュメモリーを示す要部断面図である。
【符号の説明】
３００　基板
３０２　深いｎ型ウェル
３０４　ｐ型ウェル
３０６　ゲート構造体
３０８　ソース領域
３１０　ドレイン領域
３１２　ｎ型領域
３１３　トレンチ
３１４　トンネル酸化物層
３１６　浮遊ゲート
３１８　ゲート誘電層
３２０　制御ゲート
３２２　チャネル領域
３２４　素子分離構造体
【図１】
2004023093.tif 000003
【図２】
2004023093.tif 000004
【図３】
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【図４】
2004023093.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004023093.tif 000011
【図１０】
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【図１１】
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