(57)【要約】【課題】Ａ／Ｄ変換器のＥＮｏＢを増大させることができるＡ／Ｄ変換回路及びＡ／Ｄ変換制御方法並びにＡ／Ｄ変換プログラムを提供する。【解決手段】クロック信号発生回路１が、周波数ｆＳのクロック信号を発生する。ＰＬＬ・２が、このクロックを基準信号として、周波数ｆＳをｎ倍してｆＲとし、基準信号と位相同期させて出力する。加算器３が、受信信号Ｉ（ｔ）及び参照信号Ｒ（ｔ）を加算する。Ａ／Ｄ変換器５が、加算信号Ｘ（ｔ）及び周波数ｆＳクロック信号を受けて、サンプリング周波数ｆＳでサンプル・ホールドする。ジッタ検出部７が、デジタル信号Ｒｋの入力を受けて、アパーチャ時間を算出し出力する。不均一サンプリングＢＰＦ・８が、デジタル信号ｘｋ及びアパーチャ時間の入力を受けて、フィルタ係数を算出し、デジタル信号ｘｋに対して、不均一サンプリングによるフィルタリングを行い、干渉波を除去し希望波を出力する。【選択図】  図１
2004173081.tif 000002
【特許請求の範囲】
【請求項１】
広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、
所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、
該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力する位相同期回路と、
前記受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力する加算器と、
該第２のクロック信号を加算した受信信号を該第１のクロック信号をサンプリングクロックとして標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器と、
該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、
前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して、不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタと
を具備することを特徴とするＡ／Ｄ変換回路。
【請求項２】
広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、
所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、
該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力する位相同期回路と、
前記受信信号の入力を受けて、前記第１のクロック信号の周波数の２分の１以上の周波数帯を阻止するフィルタと、
該フィルタを通過した受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力する加算器と、
該第２のクロック信号を加算した受信信号を該第１のクロック信号をサンプリングクロックとして標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器と、
該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、
前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタと
を具備することを特徴とするＡ／Ｄ変換回路。
【請求項３】
広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、
所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、
該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力する位相同期回路と、
前記受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力する加算器と、
該第２のクロック信号を加算した受信信号を該第１のクロック信号をサンプリングクロックとして標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器と、
該デジタル値の入力を受けて、前記受信信号に含まれる希望波の周波数帯域を阻止するフィルタと、
該フィルタを通過したデジタル値と前記第１のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、
前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタと
を具備することを特徴とするＡ／Ｄ変換回路。
【請求項４】
広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、
所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、
前記受信信号及び該第１のクロック信号の入力を受けて、該受信信号に該第１のクロック信号を加算して出力する加算器と、
該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数を１／ｎ（ｎは任意の数）倍した第２のクロック信号を出力する分周器と、
該第１のクロック信号を加算した受信信号を該第２のクロック信号をサンプリングクロックとして標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器と、
該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、
前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタと
を具備することを特徴とするＡ／Ｄ変換回路。
【請求項５】
広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、
所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、
該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数を１／ｎ（ｎは任意の数）倍した第２のクロック信号を出力する分周器と、
該第２のクロック信号をサンプリングクロックとして、前記受信信号を標本化し、該標本化によって得られたデジタル値を保持するとともに、第１のデジタル値を出力する第１のＡ／Ｄ変換器と、
前記第２のクロック信号をサンプリングクロックとして、前記第１のクロック信号を標本化し、該標本化によって得られたデジタル値を保持するとともに、第２のデジタル値を出力する第２のＡ／Ｄ変換器と、
該第２のデジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、
前記第１のデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該第１のデジタル値に対して不均一サンプリングを行い、干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタと
を具備することを特徴とするＡ／Ｄ変換回路。
【請求項６】
広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換方法であって、
クロック信号発生回路が、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生し、
位相同期回路が、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力し、
加算器が、前記受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力し、
Ａ／Ｄ変換器が、該第１のクロック信号をサンプリングクロックとして、該第２のクロック信号を加算した受信信号を標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力し、
ジッタ検出部が、該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力し、
不均一サンプリングデジタルフィルタが、前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して、不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する
ことを特徴とするＡ／Ｄ変換方法。
【請求項７】
所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力する位相同期回路と、前記受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力する加算器と、該第１のクロック信号をサンプリングクロックとして、該第２のクロック信号を加算した受信信号を標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器とを具備する広域帯デジタル受信機におけるＡ／Ｄ変換処理をコンピュータに実行させるためのＡ／Ｄ変換プログラムであって、
該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力する処理と、
前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して、不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する処理と
をコンピュータに実行させるためのＡ／Ｄ変換プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル携帯電話などの移動体通信で使用される受信機に関する。特に受信信号を比較的高い周波数でＡ／Ｄ変換し、チャンネル分離や復調機能を実現した場合において、性能劣化がなく、小型で安価な広域帯デジタル受信機を提供するものである。
【０００２】
【従来の技術】
広域帯デジタル受信機とは、ＲＦ帯あるいはＩＦ帯において、広域帯信号をそのままＡ／Ｄ変換し、チャンネル分離以降の処理をデジタル回路で行う受信機である（特許文献１を参照）。
【０００３】
【特許文献１】
特願昭６１−５０４７９１
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の広域帯デジタル受信機では、Ａ／Ｄ変換への入力周波数、すなわち、ＩＦ周波数を以下の理由であまり高く設定できないため、ＲＦ周波数が高い場合は、ＲＦフロントエンド回路をダブルコンバージョンにする必要があり、ＲＦフロントエンド回路の構成が複雑になって受信機の大型化を招くとともに、広域帯受信機の特徴である、特性のばらつきがない、経年劣化がない、調整が不要というメリットが得られにくいという問題があった。
【０００５】
これは、サンプリング信号のアパーチャジッタ特性により、Ａ／Ｄ変換時に誤差雑音が発生してＡ／Ｄ変換器の有効ビット数（ＥＮｏＢ：ＥｆｆｅｃｔｉｖｅＮｕｍｅｒ  ｏｆ  Ｂｉｔｓ）が劣化するためである。この劣化はＡ／Ｄ変換器への入力信号周波数が高いほど顕著になる。図５に入力周波数対ＥＮｏＢの特性例を示す。一般的な水晶発振器のアパーチャジッタの標準偏差は、数１０ｐｓ程度である。図５は１２ＢｉｔのＡ／Ｄ変換器の場合であるが、σａが１０ｐｓの時、入力周波数が１０ＭＨｚを超えると、ＥＮｏＢは急激に劣化し、入力周波数６０ＭＨｚでは約８Ｂｉｔになってしまう。
また、アパーチャジッタによる雑音電力は、入力信号電力に比例して増大する。図５はフルスケール信号を入力した場合の計算値を示している。したがって、例えば、大電力の干渉波と小電力の希望波を受信した場合、大電力の干渉波の影響で発生する雑音電力の影響で希望波のＳＮＲが確保できなくなり、復調性能が劣化するという問題が発生する。
【０００６】
本発明は、このような事情を考慮してなされたものであり、その目的は、Ａ／Ｄ変換器のＥＮｏＢを増大させることができるＡ／Ｄ変換回路及びＡ／Ｄ変換制御方法並びにＡ／Ｄ変換プログラムを提供することにある。
【０００７】
【課題を解決するための手段】
この発明は上記の課題を解決すべくなされたもので、請求項１に記載の発明は、広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力する位相同期回路と、前記受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力する加算器と、該第２のクロック信号を加算した受信信号を該第１のクロック信号をサンプリングクロックとして標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器と、該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して、不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタとを具備することを特徴とする。
【０００８】
請求項２に記載の発明は、広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力する位相同期回路と、前記受信信号の入力を受けて、前記第１のクロック信号の周波数の２分の１以上の周波数帯を阻止するフィルタと、該フィルタを通過した受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力する加算器と、該第２のクロック信号を加算した受信信号を該第１のクロック信号をサンプリングクロックとして標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器と、該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタとを具備することを特徴とする。
【０００９】
請求項３に記載の発明は、広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力する位相同期回路と、前記受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力する加算器と、該第２のクロック信号を加算した受信信号を該第１のクロック信号をサンプリングクロックとして標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器と、該デジタル値の入力を受けて、前記受信信号に含まれる希望波の周波数帯域を阻止するフィルタと、該フィルタを通過したデジタル値と前記第１のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタとを具備することを特徴とする。
【００１０】
請求項４に記載の発明は、広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、前記受信信号及び該第１のクロック信号の入力を受けて、該受信信号に該第１のクロック信号を加算して出力する加算器と、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数を１／ｎ（ｎは任意の数）倍した第２のクロック信号を出力する分周器と、該第１のクロック信号を加算した受信信号を該第２のクロック信号をサンプリングクロックとして標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器と、該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタとを具備することを特徴とする。
【００１１】
請求項５に記載の発明は、広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換回路であって、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数を１／ｎ（ｎは任意の数）倍した第２のクロック信号を出力する分周器と、該第２のクロック信号をサンプリングクロックとして、前記受信信号を標本化し、該標本化によって得られたデジタル値を保持するとともに、第１のデジタル値を出力する第１のＡ／Ｄ変換器と、前記第２のクロック信号をサンプリングクロックとして、前記第１のクロック信号を標本化し、該標本化によって得られたデジタル値を保持するとともに、第２のデジタル値を出力する第２のＡ／Ｄ変換器と、該第２のデジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力するジッタ検出部と、前記第１のデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該第１のデジタル値に対して不均一サンプリングを行い、干渉波を除去し希望波を出力する不均一サンプリングデジタルフィルタとを具備することを特徴とする。
【００１２】
請求項６に記載の発明は、広域帯デジタル受信機における受信信号をＡ／Ｄ変換するＡ／Ｄ変換方法であって、クロック信号発生回路が、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生し、位相同期回路が、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力し、加算器が、前記受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力し、Ａ／Ｄ変換器が、該第１のクロック信号をサンプリングクロックとして、該第２のクロック信号を加算した受信信号を標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力し、ジッタ検出部が、該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力し、不均一サンプリングデジタルフィルタが、前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して、不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力することを特徴とする。
【００１３】
請求項７に記載の発明は、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生するクロック信号発生回路と、該第１のクロック信号の入力を受けて、該第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、該第１のクロック信号と位相同期した第２のクロック信号を出力する位相同期回路と、前記受信信号及び該第２のクロック信号の入力を受けて、該受信信号に該第２のクロック信号を加算して出力する加算器と、該第１のクロック信号をサンプリングクロックとして、該第２のクロック信号を加算した受信信号を標本化し、該標本化によって得られたデジタル値を保持するとともに、該デジタル値を出力するＡ／Ｄ変換器とを具備する広域帯デジタル受信機におけるＡ／Ｄ変換処理をコンピュータに実行させるためのＡ／Ｄ変換プログラムであって、該デジタル値の入力を受けて、該デジタル値と前記第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力する処理と、前記Ａ／Ｄ変換器が出力したデジタル値及び前記アパーチャ時間の入力を受けて、該アパーチャ時間に基づいてフィルタ係数を算出し、該フィルタ係数をセットして、該デジタル値に対して、不均一サンプリングを行い、前記第２のクロック信号を含む干渉波を除去し希望波を出力する処理とをコンピュータに実行させるためのＡ／Ｄ変換プログラムである。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の第１の実施形態について説明する。図１は、本実施形態のＡ／Ｄ変換回路の構成を示す全体構成図である。本実施形態のＡ／Ｄ変換回路は、クロック信号発生回路１と、位相同期回路（以下、ＰＬＬとする。）２と、加算器３と、バンドパスフィルタ（以下、ＢＰＦとする。）４と、Ａ／Ｄ変換器（以下、ＡＤＣとする。）５と、ローパスフィルタ（以下、ＬＰＦとする。）６と、ジッタ検出部７と、不均一サンプリングＢＰＦ８とから構成される。
【００１５】
クロック信号発生回路１は、ＰＬＬ・２とＡＤＣ・５に接続されており、周波数ｆｓのアパーチャジッタ特性を持つクロック信号を発生し、位相同期回路２、ＡＤＣ・５それぞれに出力する。
ＰＬＬ・２は、ループ内の発振器からの出力とクロック信号との位相差が一定となるように、ループ内の発振器にフィードバックをかけて発振させる発振回路である。具体的には、クロック信号発生回路１と加算器３と接続されており、クロック信号発生回路１が発生する周波数ｆｓのクロック信号の入力を受けて、これを基準信号とし、周波数ｆＲ（ｆＲ＝ｎ×ｆｓ：ｎは任意の数）であり、基準信号と位相が同期している参照信号Ｒ（ｔ）を加算器３に出力する。
【００１６】
加算器３は、ＰＬＬ・２、ＢＰＦ・４及びＡＤＣ・５と接続されており、広域帯無線受信機に設けられたアンテナ（図示せず）が受信し、ＢＰＦ・４でフィルタリングされた受信信号Ｉ（ｔ）と、ＰＬＬ・２から出力された参照信号Ｒ（ｔ）の入力を受けて、これら信号を加算し、加算信号Ｘ（ｔ）をＡＤＣ・５に出力する。
ＢＰＦ・４は、加算器３と接続されており、上述のアンテナから受信信号の入力を受けて、ＡＤＣ・５のサンプリング周波数に対してエイリアスの発生しない帯域のみ信号を通過させるフィルタ特性、すなわち、ＡＤＣ・５のサンプリング周波数（クロック信号発生回路１から入力されるクロック信号の周波数ｆｓ）の２分の１以上の周波数帯を阻止するフィルタ特性のアナログフィルタであって、加算器３に受信信号Ｉ（ｔ）を出力する。
【００１７】
ＡＤＣ・５は、クロック信号発生回路１、加算器３、ＬＰＦ・６及び不均一サンプリングＢＰＦ・８と接続されており、クロック信号発生回路１から出力された周波数ｆｓのクロック信号の入力を受けて、これをサンプリングクロックとする。またＡＤＣ・５は、加算器３から出力された加算信号Ｘ（ｔ）の入力を受けて、加算信号Ｘ（ｔ）を標本化（サンプル）し、標本化されたデジタル値を保持（ホールド）する。また、ＡＤＣ・５は、このデジタル値をデジタル信号ｘｋ（図１のｘｋを参照。ただし、ｘｋ＝Ｉｋ＋Ｒｋ  ここでＩｋは受信信号Ｉ（ｔ）をＡ／Ｄ変換したデジタル信号、Ｒｋは参照信号Ｒ（ｔ）をＡ／Ｄ変換したデジタル信号である）としてＬＰＦ・６及び不均一サンプリングフィルタ８それぞれに出力する。
【００１８】
ＬＰＦ・６は、ＡＤＣ・５とジッタ検出部７と接続されており、ＡＤＣ・５からデジタル信号ｘｋの入力を受けて、デジタル信号ｘｋに含まれる希望波の周波数帯域、具体的にはデジタル信号Ｉｋの周波数帯を阻止するフィルタ特性のデジタルフィルタであって、デジタル信号ｘｋからデジタル信号Ｉｋを除去したデジタル信号Ｒｋをジッタ検出部７に出力する。
ジッタ検出部７は、ＬＰＦ・６、不均一サンプリングＢＰＦ・８と接続されており、デジタル信号Ｒｋの入力を受けて、デジタル信号Ｒｋと参照信号Ｒ（ｔ）の周波数ｆＲ又はクロック信号の周波数ｆｓに基づいて、アパーチャ時間τｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）をＮ個すべて算出し不均一サンプリングＢＰＦ・８に出力する。
【００１９】
ここで、アパーチャ時間τｋは次式（１）により求められる。
【数１】
2004173081.tif 000003
ただし、式（１）において
・Ａ０は参照信号Ｒ（ｔ）の振幅より算出可
・ｆＲ／ｆｓ＝ｎ
・τｋは瞬時変動（平均値０のガウス分布に近似可）
であることから、ジッタ検出部７は、τｋの平均化（狭域帯フィルタ）によりτｋ→０となることからφ０を算出し、さらに、この算出したφ０を式（１）に代入して、各ｋに対するアパーチャ時間τｋを算出する。また同様にしてτｋーｐを算出する。
【００２０】
不均一サンプリングＢＰＦ・８は、ＡＤＣ・５、ジッタ検出部７と接続されており、ＡＤＣ・５が出力したデジタル信号ｘｋ及びジッタ検出部７が出力したＮ個のアパーチャ時間τｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）の入力を受けて、アパーチャ時間τｋーｐ（ｐ≠０）、τｋに基づいて、フィルタ係数ｈ０〜ｈｐを算出し、これらのフィルタ係数をセットして、デジタル信号ｘｋに対して、不均一サンプリングを行い、参照信号Ｒ（ｔ）を含む干渉波を除去し希望波ｙｋを出力する。
ここで、フィルタ係数ｈｐは次式（２）より求められる。
【数２】
2004173081.tif 000004
ただし、式（２）においてｈは既知のフィルタ係数である。
【００２１】
デジタル信号ｘｋは次式（３）で表される。
【数３】
2004173081.tif 000005
ただし、式（３）においてｘは、既知の信号値である。これら算出されたフィルタ係数とデジタル信号ｘｋとを畳み込むと希望波ｙｋは次式（４）で表される。
【数４】
2004173081.tif 000006
【００２２】
不均一サンプリングＢＰＦ・８は、具体的には例えば図２に示すように、ｐ個の遅延素子Ｄｔ−１〜Ｄｔ−ｐと（ｐ＋１）個の乗算器１０−０〜乗算器１０−ｐ、加算器１１、ＲＡＭ１２、フィルタ係数演算部１３から構成される。
乗算器１０−０は、不均一サンプリングＢＰＦ・８のＡＤＣ・５側の入力端子、加算器１１と接続されており、ＡＤＣ・５からのデジタル信号ｘｋとフィルタ係数ｈ０（フィルタ係数演算部１３が各サンプル毎に上述の式に基づいて算出し、ＲＡＭ１２に書き込んだフィルタ係数ｈ０が乗算器１０−０に毎回セットされる。）とを乗算して、加算器１１に出力する。
【００２３】
また乗算器１０−ｉ（１≦ｉ≦ｐ）は、遅延素子Ｄｔ−ｉ、加算器１１と接続されており、遅延素子Ｄｔ−ｉのデジタル信号ｘｋ−ｉとフィルタ係数ｈｉとを乗算して、加算器１１に出力する。ここで、フィルタ係数ｈｉはフィルタ係数演算部１３が各サンプル毎に上述の式に基づいて算出し、この算出値がＲＡＭ１２に書き込まれて、フィルタ係数ｈｉが乗算器１０−ｉに毎回セットされる。
【００２４】
遅延素子Ｄｔ−１は、不均一サンプリングＢＰＦ・８のＡＤＣ・５側の入力端子、遅延素子Ｄｔ−２、乗算器１０−１と接続されており、ＡＤＣ・５からのデジタル信号ｘｋを所定時間だけ遅延させたデジタル信号ｘｋー１を遅延素子Ｄｔ−２、乗算器１０−１に出力する。また。遅延素子Ｄｔ−ｊ（２≦ｊ≦ｐー１）は、遅延素子Ｄｔ−ｊ−１、遅延素子Ｄｔ−ｊ＋１、乗算器１０−ｊと接続されており、遅延素子Ｄｔ−ｊ−１からのデジタル信号ｘｋ−ｊ＋１を所定時間だけ遅延させたデジタル信号ｘｋーｊを遅延素子Ｄｔ−ｊ＋１、乗算器１０−ｊに出力する。また。遅延素子Ｄｔ−ｐは、遅延素子Ｄｔ−ｐ−１、乗算器１０−ｐと接続されており、遅延素子Ｄｔ−ｐ−１からのデジタル信号ｘｋーｐ＋１を所定時間だけ遅延させたデジタル信号ｘｋ−ｐを乗算器１０−ｊに出力する。
【００２５】
加算器１１は、入力されるｐ＋１個の加算信号ｈ０ｘｋ、ｈ１ｘｋ−１、…、ｈｐｘｋ―ｐをすべて加算した希望信号ｙｋを出力する。
ＲＡＭ１２は、半導体メモリ等の一時記憶部であって、フィルタ係数演算部１３が算出した乗算器１０−０〜乗算器１０−ｐにセットされるフィルタ係数ｈ０〜ｈｐが格納されている。なお、このフィルタ係数ｈ０〜ｈｐはワンサンプルごとにフィルタ係数演算部１３によって更新された値が書き込まれる。
フィルタ係数演算部１３は、アパーチャ時間τｋ〜τｋーｐの入力を受けて、上述の式によりアパーチャ時間τｋ〜τｋーｐワンサンプルごとに、つまり各ｋに対してフィルタ係数ｈ０〜ｈｐを算出し、ＲＡＭ１２にこれを書き込む。
【００２６】
以下、本実施形態のＡ／Ｄ変換回路の動作について説明する。
アンテナにおいて受信された受信信号が本実施形態のＡ／Ｄ変換回路に入力されると、ＢＰＦ・４を経由して加算器３に受信信号Ｉ（ｔ）が入力される。
加算器３は、この受信信号Ｉ（ｔ）と、ＰＬＬ・２が出力した周波数ｆＲの参照信号Ｒ（ｔ）の入力を受けて、これら信号を加算し、加算信号Ｘ（ｔ）をＡＤＣ・５に出力する。
ＡＤＣ・５は、クロック信号発生回路１から出力された周波数ｆｓのクロック信号と加算器３から出力された加算信号Ｘ（ｔ）の入力を受けて、加算信号Ｘ（ｔ）をサンプリング周波数ｆｓで標本化し、標本化されたデジタル値を保持する。
次に、ＡＤＣ・５は、このデジタル値をデジタル信号ｘｋとしてＬＰＦ・６及び不均一サンプリングフィルタ８それぞれに出力する。ここで、Ａ／Ｄ変換後のデジタル信号ｘｋは周波数ｆＳのサンプリングクロックが、もともとアパーチャジッタによる誤差を含んでいるため、雑音が発生し、等価的にＡ／Ｄ変換のＥＮｏＢを劣化させる。
【００２７】
一方、このアパーチャジッタによる雑音は、各サンプル点が時間ずれτＫを持つ不均一サンプリングだと解釈すれば、雑音成分は生じていない。そこで、τＫを用いて、不均一サンプリングＢＰＦ・８のフィルタ係数を算出し、不均一サンプリングを行う。
すなわち、まずデジタル信号ｘｋは、ＬＰＦ・６において、デジタル信号Ｉｋが除去され、デジタル信号Ｒｋのみがジッタ検出部７に入力される。ジッタ検出部７は、デジタル信号Ｒｋの入力を受けて、上述の式（２）を用いて、デジタル信号Ｒｋと参照信号Ｒ（ｔ）の周波数ｆＲ又はクロック信号の周波数ｆｓからアパーチャ時間τｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）をＮ個すべて算出し、不均一サンプリングＢＰＦ・８に出力する。
【００２８】
不均一サンプリングＢＰＦ・８は、ＡＤＣ・５が出力したデジタル信号ｘｋ及びジッタ検出部７が出力したＮ個のアパーチャ時間τｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）の入力を受けて、アパーチャ時間τｋーｐ（ｐ≠０）、τｋに基づいて、フィルタ係数ｈ０〜ｈｐを算出し、このフィルタ係数をセットして、デジタル信号ｘｋに対して、不均一サンプリングを行い、参照信号Ｒ（ｔ）を含む干渉波を除去し希望波ｙｋを出力する。
なお、フィルタリング後は、希望波ｙｋのみであるため、均一サンプリングに戻しても必要なＳＮＲは十分確保することができる。
【００２９】
したがって、本実施形態のＡ／Ｄ変換回路によれば、Ａ／Ｄ変換時のアパーチャジッタによる雑音を減少させ、等価的にＡ／Ｄ変換回路全体のＥＮｏＢを増大することができる効果が得られる。
【００３０】
次に本発明のＡ／Ｄ変換回路の第２の実施形態について説明する。本実施形態が第１の実施形態と異なる点は、ＡＤＣ・５より後段部分の処理がすべてソフトウェアを用いてＣＰＵやＤＳＰ等（図示せず）の演算部により実行される点にある。すなわち、本実施形態のＡ／Ｄ変換回路は、ＬＰＦ・６、ジッタ検出部７、不均一サンプリングＢＰＦ・８の代わりにＣＰＵ等の演算部、ＲＯＭ、ＲＡＭ等の記憶部をさらに有することで構成される。
ＣＰＵ等の演算部は、ＲＯＭに記憶された雑音処理プログラム、ジッタ検出処理プログラム、不均一サンプリング処理プログラムを読み出して、これを実行する。
【００３１】
雑音処理プログラムとは、デジタル信号ｘｋに含まれる希望波の周波数帯域、具体的にはデジタル信号Ｉｋの周波数帯を阻止し、デジタル信号ｘｋからデジタル信号Ｉｋを除去する処理をＣＰＵに実行させるためのプログラムである。
また、ジッタ検出処理プログラムとは、上述の式（１）を用いて、デジタル信号Ｒｋと参照信号Ｒ（ｔ）の周波数ｆＲ又はクロック信号の周波数ｆｓからアパーチャ時間τｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）をＮ個算出する処理をＣＰＵに実行させるためのプログラムである。
また、不均一サンプリング処理プログラムとは、上述の式（２）〜式（４）を用いて、雑音処理プログラムによって処理されたデジタル信号ｘｋ及びジッタ検出処理プログラムが算出したＮ個のアパーチャ時間τｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）の入力を受けて、アパーチャ時間τｋーｐ（ｐ≠０）、τｋに基づいて、フィルタ係数ｈ０〜ｈｐを算出し、これらのフィルタ係数をセットして、デジタル信号ｘｋに対して、不均一サンプリング処理を行い、参照信号Ｒ（ｔ）を含む干渉波を除去し希望波ｙｋを出力する処理をＣＰＵに実行させるためのプログラムである。
ＲＡＭは、半導体メモリ等の一時記憶部であり、上述のＲＡＭ１２と同様の構成である。
【００３２】
以下、本実施形態のＡ／Ｄ変換回路の動作について、第１の実施形態と異なる点について説明し、共通する点については説明を省略する。
ＣＰＵは、ＲＯＭに記憶された雑音処理プログラム、ジッタ検出処理プログラム、不均一サンプリング処理プログラムを読み出して、これを実行する。すなわち、ＣＰＵは、ＡＤＣ・５から出力されたデータ信号ｘｋ（＝デジタル信号ｘｋ）の入力を受けて、雑音処理プログラムによるプロセスにしたがって、データ信号ｘｋよりデータ信号Ｉｋ（＝デジタル信号Ｉｋ）を除去し、デ−タ信号Ｒｋ（＝デジタル信号Ｒｋ）のみをジッタ検出処理プログラムによるプロセスに渡す。
【００３３】
ＣＰＵは、データ信号Ｒｋがジッタ検出処理プログラムのプロセスに渡されたことを受けて、上述の式（２）を用いて、データ信号Ｒｋと参照信号Ｒ（ｔ）の周波数ｆＲ又はクロック信号の周波数ｆｓからアパーチャ時間データτｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）をＮ個すべて算出し、ＲＡＭに書き込む。そして、Ｎ個すべてのアパーチャ時間データτｋーｐを不均一サンプリング処理プログラムのプロセスに対して渡す。
【００３４】
ＣＰＵは、ジッタ検出処理プログラムからのＮ個のアパーチャ時間τｋーｐが不均一サンプリング処理プログラムのプロセスに対して渡されたことを受けて、アパーチャ時間τｋーｐ（ｐ≠０）、τｋに基づいて、フィルタ係数データｈ０〜ｈｐを算出し、ＲＡＭに書き込む。
次に、ＣＰＵは、ＡＤＣ・５が出力したデータ信号ｘｋの入力を受けて、デジタル信号ｘｋに対して、セットされたフィルタ係数を用いて不均一サンプリングを行い、参照信号Ｒ（ｔ）を含む干渉波部分のデータを除去し希望波部分のデータｙｋを上位のアプリケーションに出力する。
【００３５】
したがって、本実施形態のＡ／Ｄ変換回路によれば、Ａ／Ｄ変換時のアパーチャジッタによる雑音を減少させ、等価的にＡ／Ｄ変換回路全体のＥＮｏＢを増大することができる効果が得られる。また、ＣＰＵによりソフトウェアによる制御を行うので、回路変更等が必要な場合でも、ＲＯＭ等にインストールされるプログラムを更新することで、変更を実現できるなど、変更・改良作業の効率を上げることができる効果が得られる。
【００３６】
次に本発明の第３の実施形態について、図面を参照して説明する。図３は、本実施形態のＡ／Ｄ変換回路の構成を示す全体構成図である。本実施形態のＡ／Ｄ変換回路は、クロック信号発生回路３１と、ＢＰＦ・３２と、分周器・３３と、加算器３と、ＢＰＦ・４と、ＡＤＣ・５と、ＬＰＦ・６と、ジッタ検出部７と、不均一サンプリングＢＰＦ８とから構成される。
すなわち、本実施形態のＡ／Ｄ変換回路が第１の実施形態のＡ／Ｄ変換回路と異なる点は、周波数ｆＳのクロック信号を発生するクロック信号発生回路１の代わりに、周波数ｆＲのクロック信号を発生するクロック信号発生回路３１を設け、ＰＬＬ・２の代わりに、参照信号Ｒ（ｔ）を出力するＢＰＦ・３２を設け、さらに、クロック信号発生回路３１の発生するクロック信号の周波数を１／ｎ倍した周波数ｆｓのクロックを発生する分周器・３３を設けた点である。
【００３７】
クロック信号発生回路３１は、ＢＰＦ・３２と分周器・３３と接続されており、上述の周波数ｆＲのアパーチャジッタ特性を持つクロック信号を発生し、ＢＰＦ・３２、分周器・３３それぞれに出力する。
ＢＰＦ・３２は、加算器３と接続されており、周波数ｆＲの持つクロック信号の入力を受けて、ＡＤＣ・５のサンプリング周波数に対してエイリアスの発生しない帯域のみ信号を通過させるフィルタ特性、すなわち、ＡＤＣ・５のサンプリング周波数（分周器・３３から入力されるクロック信号の周波数ｆｓ）の２分の１以上の周波数帯を阻止するフィルタ特性のアナログフィルタであって、加算器３に参照信号Ｒ（ｔ）を出力する。
【００３８】
分周器・３３は、ループ内の発振器からの出力との位相差が一定となるように、ループ内の発振器にフィードバックをかけて発振させる発振回路である。具体的には、クロック信号発生回路３１とＡＤＣ・５と接続されており、クロック信号発生回路３１が発生する周波数ｆＲのクロック信号の入力を受けて、これを基準信号とし、周波数ｆＳ（ｆｓ＝１／ｎ×ｆＲ：ｎは任意の数）であり、基準信号と位相が同期しているクロック信号をＡＤＣ・５に出力する。
【００３９】
したがって、本実施形態のＡ／Ｄ変換回路によれば、第１の実施形態と同様に、Ａ／Ｄ変換時のアパーチャジッタによる雑音を減少させ、等価的にＡ／Ｄ変換回路全体のＥＮｏＢを増大することができる効果が得られる。
【００４０】
次に本発明の第４の実施形態について、図面を参照して説明する。図４は、本実施形態のＡ／Ｄ変換回路の構成を示す全体構成図である。本実施形態のＡ／Ｄ変換回路は、クロック信号発生回路３１と、ＢＰＦ・４２と、分周器・４３と、ＡＤＣ・４４と、ＢＰＦ・４と、ＡＤＣ・５と、ジッタ検出部７と、不均一サンプリングＢＰＦ８とから構成される。
すなわち、本実施形態のＡ／Ｄ変換回路が、第３の実施形態と異なる点は、加算器３とＬＰＦ・６を省略し、ＢＰＦ・３２の代わりにＢＰＦ・４２を設け、分周器・３３の代わりに分周器・４３を設け、さらに、ＡＤＣ・４４を新たに設けた点である。
【００４１】
ＢＰＦ・４２が、ＢＰＦ・３２と異なる点は、ＢＰＦ・４２がＡＤＣ・４４と接続されており、ＡＤＣ・４４に参照信号Ｒ（ｔ）を出力する点である。
また、分周器・４３が分周器・３３と異なる点は、分周器・４３がＡＤＣ・５、ＡＤＣ・４４と接続されており、周波数ｆＳのクロックをＡＤＣ・５だけでなく、ＡＤＣ・４４にも出力する点である。
ＡＤＣ・４４は、ＢＰＦ・４２、分周器・４３、ジッタ検出部７と接続されており、分周器・４３から出力された周波数ｆｓのクロック信号の入力を受けて、これをサンプリングクロックとする。またＡＤＣ・５は、ＢＰＦ・４２から出力された参照信号Ｒ（ｔ）の入力を受けて、参照信号Ｒ（ｔ）を標本化（サンプル）し、標本化されたデジタル値を保持（ホールド）する。また、ＡＤＣ・５は、このデジタル値をデジタル信号Ｒｋとしてジッタ検出部７に出力する。
【００４２】
以下、本実施形態のＡ／Ｄ変換回路の動作について、第３の実施形態と異なる点について説明し、共通する動作は説明を省略する。
アンテナにおいて受信された受信信号が本実施形態のＡ／Ｄ変換回路に入力されると、ＢＰＦ・４を経由してＡＤＣ・５に受信信号Ｉ（ｔ）が入力される。
ＡＤＣ・５は、クロック信号発生回路３１から出力され、分周器・４３で１／ｎ倍された周波数ｆｓのクロック信号と受信信号Ｉ（ｔ）（本実施形態においては、Ｉ（ｔ）＝Ｘ（ｔ））の入力を受けて、受信信号Ｉ（ｔ）をサンプリング周波数ｆｓ標本化し、標本化されたデジタル値を保持する。
次に、ＡＤＣ・５は、このデジタル値をデジタル信号ｘｋとして不均一サンプリングフィルタ８それぞれに出力する。ここで、Ａ／Ｄ変換後のデジタル信号ｘｋは周波数ｆＳのサンプリングクロックが、もともとアパーチャジッタによる誤差を含んでいるため、雑音が発生し、等価的にＡ／Ｄ変換のＥＮｏＢを劣化させる。
【００４３】
一方、このアパーチャジッタによる雑音は、各サンプル点が時間ずれτＫを持つ不均一サンプリングだと解釈すれば、雑音成分は生じていない。そこで、τＫを用いて、不均一サンプリングＢＰＦ・８のフィルタ係数を算出し、不均一サンプリングを行う。
すなわち、まずＡＤＣ・４４は、ＢＰＦ・４２から出力される参照信号Ｒ（ｔ）の入力を受けて、分周器・４３で１／ｎ倍された周波数ｆｓのクロック信号と参照信号Ｒ（ｔ）の入力を受けて、参照信号Ｒ（ｔ）をサンプリング周波数ｆｓ標本化し、標本化されたデジタル値を保持する。
次に、ＡＤＣ・５は、このデジタル値をデジタル信号Ｒｋとしてジッタ検出部７に出力する。
ジッタ検出部７は、デジタル信号Ｒｋの入力を受けて、上述の式（２）を用いて、デジタル信号Ｒｋと参照信号Ｒ（ｔ）の周波数ｆＲ又はクロック信号の周波数ｆｓからアパーチャ時間τｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）をＮ個すべて算出し、不均一サンプリングＢＰＦ・８に出力する。
【００４４】
不均一サンプリングＢＰＦ・８は、ＡＤＣ・５が出力したデジタル信号ｘｋ及びジッタ検出部７が出力したＮ個のアパーチャ時間τｋーｐ（ただしｐは０≦ｐ≦Ｎ−１を満たす整数）の入力を受けて、アパーチャ時間τｋーｐ（ｐ≠０）、τｋに基づいて、フィルタ係数ｈ０〜ｈｐを算出し、このフィルタ係数をセットして、デジタル信号ｘｋに対して、不均一サンプリングを行い、参照信号Ｒ（ｔ）を含む干渉波を除去し希望波ｙｋを出力する。
なお、フィルタリング後は、希望波ｙｋのみであるため、均一サンプリングに戻しても必要なＳＮＲは十分確保することができる。
【００４５】
したがって、本実施形態のＡ／Ｄ変換回路によれば、Ａ／Ｄ変換時のアパーチャジッタによる雑音を減少させ、等価的にＡ／Ｄ変換回路全体のＥＮｏＢを増大することができる効果が得られる。
【００４６】
なお、上述のＡ／Ｄ変換回路はハードウェアによって構成される場合を示したが、本発明はこれに限られるものではなく、例えばＡ／Ｄ変換回路は内部に、コンピュータシステムを有していてもよい。この場合、上述したＡ／Ｄ変換に関する一連の処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＤＶＤ−ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしても良い。
【００４７】
【発明の効果】
以上説明したように、本発明は、クロック信号発生回路が、所定の周波数のアパーチャジッタ特性を持つ第１のクロック信号を発生し、位相同期回路が、第１のクロック信号の入力を受けて、第１のクロック信号の周波数をｎ（ｎは任意の数）倍し、第１のクロック信号と位相同期した第２のクロック信号を出力し、加算器が、受信信号及び第２のクロック信号の入力を受けて、受信信号に第２のクロック信号を加算して出力し、Ａ／Ｄ変換器が、第２のクロック信号を加算した受信信号及び第１のクロック信号の入力を受けて、第１のクロック信号をサンプリングクロックとして受信信号を標本化し、デジタル値を保持するとともに、デジタル信号を出力し、ジッタ検出部が、デジタル信号の入力を受けて、デジタル値と第１又は第２のクロック信号の周波数に基づいて、アパーチャ時間を算出し出力し、不均一サンプリングデジタルフィルタが、Ａ／Ｄ変換器が出力したデジタル信号及びアパーチャ時間の入力を受けて、アパーチャ時間に基づいてフィルタ係数を算出し、フィルタ係数をセットして、デジタル信号に対して、不均一サンプリングを行い、第２のクロック信号を含む干渉波を除去し希望波を出力するので、Ａ／Ｄ変換器のＥＮｏＢを増大させることができる効果が得られる。
【図面の簡単な説明】
【図１】第１実施形態のＡ／Ｄ変換回路の構成図である。
【図２】不均一サンプリングバンドパスフィルタ８の構成を示す構成図である。
【図３】第３実施形態のＡ／Ｄ変換回路の構成図である。
【図４】第４実施形態のＡ／Ｄ変換回路の構成図である。
【図５】入力周波数とＥＮｏＢ、ＳＮＲの関係を示す図である。
【符号の説明】
１…クロック信号発生回路
２…位相同期回路
３…加算器
４…バンドパスフィルタ
５…Ａ／Ｄ変換器
６…ローパスフィルタ
７…ジッタ検出部
８…不均一サンプリングＢＰＦ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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