(57)【要約】【課題】微細化にともない困難となるメモリセルトランジスタの閾値設定のためのイオン注入において、注入の傾斜角を大きくすることを可能にし、メモリセルトランジスタの閾値を精度良く制御する。【解決手段】メモリ領域Ｒｍｅｍにおいて、多層ゲート電極部２１を形成後、全面にシリコン酸化膜１１を形成し、高濃度Ｎ型ソース領域１４を形成した後、メモリセルトランジスタの閾値を設定するためイオン注入１５を行ってＰ型領域１６を形成する際、マスクとなるソース領域を開口したレジストパターン１２の高さを多層ゲート電極部２１の高さよりも低くしていることにより、微細化された場合でも、レジストパターン１２の膜厚に関係なく、イオン注入１５の傾斜角θを大きくすることが可能であり、メモリセルトランジスタの閾値を精度良く制御することができる。【選択図】        図１
2004172508.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にメモリセルトランジスタの浮遊ゲート電極および制御ゲート電極を有する多層ゲート電極部がチャネル長方向に並んで複数形成され、前記多層ゲート電極部の間の前記半導体基板上にソース領域とドレイン領域とが交互に形成され、前記メモリセルトランジスタの閾値を設定するために前記ソース領域の両側に隣接する前記多層ゲート電極部直下のチャネル領域に前記ソース領域とは導電型の異なる不純物領域が形成されたメモリ領域を備えた半導体装置の製造方法であって、
前記不純物領域を形成する際、表面の高さが前記多層ゲート電極部の高さよりも低く、かつ前記ソース領域上が開口され前記多層ゲート電極部および前記ソース領域以外の領域を覆う注入マスクを用いて、前記半導体基板の法線方向に対し所定角度傾けた方向のイオン注入を行うことにより前記不純物領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体装置は前記半導体基板上に前記メモリ領域の他にＭＯＳ型トランジスタが形成されたロジック領域を備えており、
前記メモリ領域の前記不純物領域を形成する際に用いる前記注入マスクは、その表面の高さが前記ロジック領域に形成される前記ＭＯＳ型トランジスタのゲート電極の高さよりも高く、前記ロジック領域全体を覆うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上にメモリセルトランジスタの浮遊ゲート電極および制御ゲート電極を有する多層ゲート電極部がチャネル長方向に並んで複数形成され、前記多層ゲート電極部の間の前記半導体基板上にソース領域とドレイン領域とが交互に形成され、前記メモリセルトランジスタの閾値を設定するために前記ソース領域の両側に隣接する前記多層ゲート電極部直下のチャネル領域に前記ソース領域とは導電型の異なる不純物領域が形成されたメモリ領域を備えた半導体装置の製造方法であって、
前記不純物領域を形成する際、前記ソース領域と前記多層ゲート電極部の前記ソース領域に隣接する側壁およびその近傍の上面とを除いた領域を覆い膜厚が前記多層ゲート電極部の高さよりも薄い保護膜をマスクに用いて、前記半導体基板の法線方向に対し所定角度傾けた方向のイオン注入を行うことにより前記不純物領域を形成することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体装置は前記半導体基板上に前記メモリ領域の他にＭＯＳ型トランジスタが形成されたロジック領域を備えており、
前記メモリ領域の前記不純物領域を形成する際にマスクに用いる前記保護膜は、前記ロジック領域全体を覆うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記保護膜は、前記ソース領域および前記ドレイン領域を形成するためのイオン注入時に前記多層ゲート電極部の損傷低減のために用いる保護膜を兼ねることを特徴とする請求項３または４に記載の半導体装置の製造方法。
【請求項６】
前記保護膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちいずれか一つ、またはそれらの積層膜からなることを特徴とする請求項３、４または５に記載の半導体装置の製造方法。
【請求項７】
前記保護膜をＣＶＤ法で形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリに代表される不揮発性半導体記憶装置と通常のＭＯＳ型半導体装置を同一基板上に混載して形成した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
以下に、従来の不揮発性半導体記憶装置とＭＯＳ型半導体装置が混載された半導体装置の製造方法を、図面を参照しながら説明する。
【０００３】
図５〜図１０は従来の半導体装置の製造方法（例えば、特許文献１）を説明するための工程断面図である。図面において、不揮発性半導体装置が形成される領域をメモリ領域Ｒｍｅｍ、通常のＭＯＳ型半導体装置が形成される領域をロジック領域Ｒｌｏｇｉｃで示している。
【０００４】
まず、図５（ａ）に示すように、Ｐ型シリコン基板１上に素子分離絶縁膜２とＰウエル３を形成する。次いで、Ｐ型シリコン基板１の活性領域上にトンネル絶縁膜となる第１絶縁膜４、第１ポリシリコン膜５、および容量絶縁膜となる第２絶縁膜６をこの順に形成する。ここで、メモリ領域Ｒｍｅｍでは、容量部を作るためのエッチングが行われているので第１ポリシリコン膜５は全面には形成されていない。次に、図５（ｂ）に示すように、レジストパターン７をマスクとして、ロジック領域Ｒｌｏｇｉｃ上の第２絶縁膜６と第１ポリシリコン膜５と第１絶縁膜４とをエッチング除去する。さらに図５（ｃ）に示すように、ロジック領域Ｒｌｏｇｉｃの基板表面を酸化してゲート酸化膜となる第３絶縁膜８を形成する。次に、第２ポリシリコン膜９を形成する。このときの第２ポリシリコン膜９の膜厚は、例えば２００ｎｍ程度である。
【０００５】
ここで、詳細には図示していないが、第２絶縁膜６は一般的にはシリコン酸化膜、シリコン窒化膜（Ｓｉ３  Ｎ４  ）およびシリコン酸化膜の３層構造をなしており、ロジック領域Ｒｌｏｇｉｃ上の第３絶縁膜８形成時の熱酸化により、第２絶縁膜６の最上層のシリコン酸化膜が形成される。
【０００６】
次に、図６（ａ）に示すように、レジストパターン１０をマスクとしてメモリ領域Ｒｍｅｍにおける第２ポリシリコン膜９、第２絶縁膜６、第１ポリシリコン膜５、第１絶縁膜４をエッチングして、それぞれ制御ゲート電極９ａ、容量絶縁膜６ａ、浮遊ゲート電極５ａおよびトンネル絶縁膜４ａを形成する。これで、多層ゲート電極部２１が形成される。次に、図６（ｂ）に示すように、ＣＶＤ法又は熱酸化法によりシリコン酸化膜１１を全面に形成する。このときのシリコン酸化膜１１は、例えば２０ｎｍ程度である。
【０００７】
次に、図７（ａ）に示すように、レジストパターン１２をマスクとして、不揮発性半導体記憶装置のソース形成用のイオン注入１３を行なうことで、高濃度Ｎ型ソース領域１４を形成する。次に、図７（ｂ）に示すように、レジストパターン１２をマスクとして、不揮発性半導体記憶装置の閾値を設定するイオン注入１５を行なうことで、Ｐ型領域１６を形成する。
【０００８】
次に、図８（ａ）に示すように、レジストパターン１７をマスクとして、不揮発性半導体記憶装置のＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造のドレイン形成用のイオン注入１８を行なうことで、高濃度Ｎ型ドレイン領域１９及び低濃度Ｎ型ドレイン領域２０を形成する。
【０００９】
ここで、シリコン酸化膜１１は、不揮発性半導体記憶装置のゲート電極側面において、不揮発性半導体記憶装置のソース・ドレイン形成用のイオン注入が、トンネル絶縁膜４ａや、容量絶縁膜６ａに損傷を与えないために形成される保護酸化膜である。次に、図８（ｂ）に示すように、シリコン酸化膜１１をエッチングで除去する。
【００１０】
次に、図９（ａ）に示すように、ロジック領域Ｒｌｏｇｉｃ内に半導体装置のゲート電極を形成するためのレジストパターン２２を形成する。次に、図９（ｂ）に示すように、レジストパターン２２をマスクとして、ロジック領域Ｒｌｏｇｉｃの第２ポリシリコン膜９、第３絶縁膜８をエッチングし、半導体装置のゲート電極９ｂ、ゲート酸化膜８ａを形成し、レジストパターン２２を除去する。さらにソース・ドレイン領域をＬＤＤ構造にするためにイオン注入を行なって低濃度Ｎ型ソース・ドレイン領域２５ａを形成する。
【００１１】
次に、図１０（ａ）に示すように、ロジック領域Ｒｌｏｇｉｃ領域の半導体装置のソース・ドレイン領域をＬＤＤ構造にするために、Ｐ型シリコン基板全面に絶縁性材料としてシリコン酸化膜２３をＣＶＤ法により形成する。次に、図１０（ｂ）に示すように、メモリ領域Ｒｍｅｍの制御ゲート電極９ａの上面とロジック領域Ｒｌｏｇｉｃのゲート電極９ｂの上面が露出するまでシリコン酸化膜２３を異方性エッチングすることにより多層ゲート電極部２１、ゲート電極９ｂの側壁に酸化膜からなる側壁酸化膜２４を形成する。その後、ロジック領域Ｒｌｏｇｉｃの半導体装置に対して、必要なイオン注入工程（高濃度Ｎ型ソース・ドレイン領域２５ｂの形成）や配線工程（図示せず）を経て所望の半導体装置を得る。
【００１２】
【特許文献１】
特開平８−１８１２２９号公報（第２頁段落０００５〜０００６、第４図）
【００１３】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置の製造方法では素子の微細化に伴い、次の様な課題が生じている。
【００１４】
図７（ｂ）に示すイオン注入１５は、メモリセルトランジスタの閾値を設定する注入であり、ゲート直下に注入を行う必要がある。しかし、微細化に伴い基板の法線方向に対して、十分な角度注入が困難になってきている。例えば、多層ゲート電極部２１において、ゲート間距離が約１．０μｍ、ゲート幅が約０．６μｍ、ゲート高さが約０．６μｍであり、レジストパターン１２の膜厚が約１．０μｍの条件でイオン注入１５を行う場合、法線方向に対する注入角度は約３０度が限界である。すなわち、従来の技術においては、レジスト膜厚に律速される。
【００１５】
今後、微細化に伴い、ゲート−ゲート間距離がより短くなっていった場合、閾値を精度良く制御するための閾値注入の方法が課題になってくる。
【００１６】
本発明は、上記課題を解決するものであり、微細化にともない困難となるメモリセルトランジスタの閾値設定のためのイオン注入において、注入の傾斜角を大きくすることが可能であり、メモリセルトランジスタの閾値を精度良く制御できる半導体装置の製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の半導体装置の製造方法は、半導体基板上にメモリセルトランジスタの浮遊ゲート電極および制御ゲート電極を有する多層ゲート電極部がチャネル長方向に並んで複数形成され、多層ゲート電極部の間の半導体基板上にソース領域とドレイン領域とが交互に形成され、メモリセルトランジスタの閾値を設定するためにソース領域の両側に隣接する多層ゲート電極部直下のチャネル領域にソース領域とは導電型の異なる不純物領域が形成されたメモリ領域を備えた半導体装置の製造方法であって、不純物領域を形成する際、表面の高さが多層ゲート電極部の高さよりも低く、かつソース領域上が開口され多層ゲート電極部およびソース領域以外の領域を覆う注入マスクを用いて、半導体基板の法線方向に対し所定角度傾けた方向のイオン注入を行うことにより不純物領域を形成することを特徴とする。
【００１８】
この第１の半導体装置の製造方法によれば、メモリセルトランジスタの閾値を設定するため多層ゲート電極部直下に不純物領域を形成する際、表面の高さが多層ゲート電極部の高さよりも低く、かつソース領域上が開口され多層ゲート電極部およびソース領域以外の領域を覆う注入マスクを用いて、半導体基板の法線方向に対し所定角度傾けた方向のイオン注入を行うことにより、微細化された場合でも、イオン注入の傾斜角を大きくすることが可能であり、メモリセルトランジスタの閾値を精度良く制御することができる。
【００１９】
また、本発明の第１の半導体装置の製造方法において、半導体装置が半導体基板上にメモリ領域の他にＭＯＳ型トランジスタが形成されたロジック領域を備えている場合に、メモリ領域の不純物領域を形成する際に用いる注入マスクは、その表面の高さがロジック領域に形成されるＭＯＳ型トランジスタのゲート電極の高さよりも高く、ロジック領域全体をも覆うことが好ましい。
【００２０】
また、本発明の第２の半導体装置の製造方法は、半導体基板上にメモリセルトランジスタの浮遊ゲート電極および制御ゲート電極を有する多層ゲート電極部がチャネル長方向に並んで複数形成され、多層ゲート電極部の間の半導体基板上にソース領域とドレイン領域とが交互に形成され、メモリセルトランジスタの閾値を設定するためにソース領域の両側に隣接する多層ゲート電極部直下のチャネル領域にソース領域とは導電型の異なる不純物領域が形成されたメモリ領域を備えた半導体装置の製造方法であって、不純物領域を形成する際、ソース領域と多層ゲート電極部のソース領域に隣接する側壁およびその近傍の上面とを除いた領域を覆い膜厚が多層ゲート電極部の高さよりも薄い保護膜をマスクに用いて、半導体基板の法線方向に対し所定角度傾けた方向のイオン注入を行うことにより不純物領域を形成することを特徴とする。
【００２１】
この第２の半導体装置の製造方法によれば、メモリセルトランジスタの閾値を設定するため多層ゲート電極部直下に不純物領域を形成する際、ソース領域と多層ゲート電極部のソース領域に隣接する側壁およびその近傍の上面とを除いた領域を覆う保護膜をマスクに用いて、半導体基板の法線方向に対し所定角度傾けた方向のイオン注入を行うことにより、微細化された場合でも、イオン注入の傾斜角を大きくすることが可能であり、メモリセルトランジスタの閾値を精度良く制御することができる。
【００２２】
また、本発明の第２の半導体装置の製造方法において、半導体装置が半導体基板上にメモリ領域の他にＭＯＳ型トランジスタが形成されたロジック領域を備えている場合に、メモリ領域の不純物領域を形成する際にマスクに用いる保護膜は、ロジック領域全体を覆うことが好ましい。
【００２３】
また、本発明の第２の半導体装置の製造方法において、保護膜は、ソース領域およびドレイン領域を形成するためのイオン注入時に多層ゲート電極部の損傷低減のために用いる保護膜を兼ねることが好ましい。
【００２４】
また、本発明の第２の半導体装置の製造方法において、保護膜が、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちいずれか一つ、またはそれらの積層膜からなることが好ましい。
【００２５】
また、本発明の第２の半導体装置の製造方法において、保護膜をＣＶＤ法で形成することが好ましい。
【００２６】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を用いて説明する。
【００２７】
図１は本発明の第１の実施形態を説明するための工程断面図である。本実施形態において、図１に示す工程に至るまでは従来技術の図５（ａ）から図７（ａ）までの製造工程と同様の工程処理を行うため、説明は省略する。但し、本実施形態では、図７（ａ）の工程でのレジストパターン１２形成時に、レジストパターン１２の膜厚を、図１のように薄く形成している。
【００２８】
図１においても従来例同様、スタック型不揮発性半導体記憶装置、例えばＥＥＰＲＯＭやフラッシュメモリが形成される第１領域をメモリ領域Ｒｍｅｍ、通常の半導体装置、例えばＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタからなるロジック半導体装置が形成される第２領域をロジック領域Ｒｌｏｇｉｃで示している。
【００２９】
図１に示す工程に至るまでは図７（ａ）にも示されるように、Ｐ型シリコン基板１にＰウェル３および素子分離絶縁膜２が形成され、メモリ領域Ｒｍｅｍには、Ｐウェル３上にトンネル絶縁膜４ａ、浮遊ゲート電極５ａ、容量絶縁膜６、および制御ゲート電極９ａがこの順に形成された多層ゲート電極部２１が形成されている。一方、ロジック領域Ｒｌｏｇｉｃには、Ｐウェル３上にゲート酸化膜となる第３絶縁膜８および第２ポリシリコン膜９が形成されている。さらに、全面にシリコン酸化膜１１が形成されている。
【００３０】
そして、図７（ａ）に示すように不揮発性半導体記憶装置のソース形成用のイオン注入１３を行って高濃度Ｎ型ソース領域１４を形成し、次に、図１に示すように不揮発性半導体記憶装置の閾値を設定するイオン注入１５を行ってＰ型領域１６を形成する。このイオン注入１５は基板法線方向に対しθの角度の傾きで、かつその傾きが反対となる方向からも注入することで、高濃度Ｎ型ソース領域１４の両側の多層ゲート電極部２１直下にＰ型領域１６を形成する。本実施形態では、図１に示すように、ソース領域を開口したレジストパターン１２の表面が、メモリ領域Ｒｍｅｍの多層ゲート電極部２１よりも低く、ロジック領域Ｒｌｏｇｉｃのゲート電極となる第２ポリシリコン膜９よりも高くなるように形成していることを特徴とし、このように従来より膜厚を薄く形成したレジストパターン１２を用いて、図７（ａ）のソース形成用のイオン注入１３と、図１の閾値設定のためのイオン注入１５とを行う。
【００３１】
ここでレジストパターン１２の膜厚を薄くしたことは、図１の閾値設定のためのイオン注入１５を行うにあたり有意義であり、レジストパターン１２の表面が多層ゲート電極部２１よりも低いため、イオン注入１５の基板法線方向からの傾き角度θについてはレジストパターン１２の膜厚を考慮に入れなくてもよく、大幅に傾斜を持たせることが可能である。例えば、従来技術で例示したように多層ゲート電極部２１のゲート間距離が約１．０μｍ、ゲート幅が約０．６μｍ、ゲート高さが約０．６μｍのパターンでは、約４５度の角度注入が可能となる。
【００３２】
イオン注入１５によりＰ型領域１６を形成後は、従来技術の図８（ａ）から図１０（ｂ）までの製造工程と同様の工程処理を行うため、説明は省略する。
【００３３】
以上のように本実施形態によれば、メモリセルトランジスタの閾値を設定するためのイオン注入１５を行う際、表面の高さが多層ゲート電極部２１の高さよりも低く形成されたレジストパターン１２をマスクとするため、微細化された場合でも、レジストパターン１２の膜厚に関係なく、イオン注入１５の傾斜角θを大きくすることが可能であり、メモリセルトランジスタの閾値を精度良く制御することができ、良好な半導体装置を得ることができる。
【００３４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を用いて説明する。
【００３５】
図２は本発明の第２の実施形態を説明するための工程断面図である。本実施形態において、図２（ａ）に示す工程に至るまでは従来技術の図５（ａ）から図６（ａ）までの製造工程と同様の工程処理を行うため、説明は省略する。
【００３６】
図２においても従来例同様、スタック型不揮発性半導体記憶装置、例えばＥＥＰＲＯＭやフラッシュメモリが形成される第１領域をメモリ領域Ｒｍｅｍ、通常の半導体装置、例えばＮチャネル型ＭＯＳトランジスタやＰチャネル型ＭＯＳトランジスタからなるロジック半導体装置が形成される第２領域をロジック領域Ｒｌｏｇｉｃで示している。
【００３７】
図２（ａ）に示す工程に至るまでは図６（ａ）にも示されるように、Ｐ型シリコン基板１にＰウェル３および素子分離絶縁膜２が形成され、メモリ領域Ｒｍｅｍには、Ｐウェル３上にトンネル絶縁膜４ａ、浮遊ゲート電極５ａ、容量絶縁膜６、および制御ゲート電極９ａがこの順に形成された多層ゲート電極部２１が形成されている。一方、ロジック領域Ｒｌｏｇｉｃには、Ｐウェル３上にゲート酸化膜となる第３絶縁膜８および第２ポリシリコン膜９が形成されている。
【００３８】
図６（ａ）の工程で用いたレジストパターン１０を除去した後、次に、図２（ａ）に示すように、全面に保護膜２７を形成し、その上に不揮発性半導体記憶装置のソース領域を開口したレジストパターン１２を形成し、これをマスクとして、ソース形成用のイオン注入１３を行なうことで、高濃度Ｎ型ソース領域１４を形成する。ここで、保護膜２７は、ＣＶＤ法により形成されたシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜のうちいずれか一つ、またはそれらの積層膜である。積層膜にする場合、上記３つの膜のどんな組み合わせでも可能であり、いずれか一つ単独の膜の方が後でエッチングで除去しやすい。シリコン酸化膜にする場合は、メモリセルのソース・ドレイン形成用のイオン注入時のダメージを低減する目的を兼ねているため従来のシリコン酸化膜１１同様、膜厚は最低２０ｎｍ程度必要である。
【００３９】
次に、図２（ｂ）に示すように、レジストパターン１２をマスクとして用い、ドライエッチングやウェットエッチングにより、高濃度Ｎ型ソース領域１４上およびそれに隣接する多層ゲート電極部２１の側壁およびその近傍の保護膜２７を除去する。その後、レジストパターン１２を除去する。
【００４０】
次に、図３（ａ）に示すように、保護膜２７をマスクとして、不揮発性半導体記憶装置の閾値を設定するイオン注入１５を行なうことで、Ｐ型領域１６を形成する。このイオン注入１５は基板法線方向に対しθの角度の傾きで、かつその傾きが反対となる方向からも注入することで、高濃度Ｎ型ソース領域１４の両側の多層ゲート電極部２１直下にＰ型領域１６を形成する。このとき保護膜２７は、多層ゲート電極部２１の高さよりも十分に薄く、傾き角度θの大きなイオン注入１５の妨げにならない膜厚である。
【００４１】
次に、図３（ｂ）に示すように、レジストパターン１７をマスクとして、不揮発性半導体記憶装置のＤＤＤ構造のドレイン形成用のイオン注入１８を行なうことで、高濃度Ｎ型ドレイン領域１９及び低濃度Ｎ型ドレイン領域２０を形成する。
【００４２】
次に、図４に示すように、レジストパターン１７および保護膜２７を除去し、従来技術の図８（ｂ）と同様の形状を得る。この後、従来技術の図９（ａ）から図１０（ｂ）までの製造工程と同様の工程処理を行うため、説明は省略する。
【００４３】
以上のように本実施形態によれば、ソース・ドレイン形成用のイオン注入１３、１８の時に、トンネル絶縁膜４ａや容量絶縁膜６ａに損傷を与えないために形成する保護膜２７を、メモリセルトランジスタの閾値設定のイオン注入１５の時のマスクに使用している。イオン注入１５の際、ソース形成用のイオン注入１３後、保護膜２７の、高濃度Ｎ型ソース領域１４上およびそれに隣接する多層ゲート電極部２１の側壁およびその近傍の上面の一部分を除去してマスクに用いているため、微細化された場合でも、イオン注入１５の傾斜角θを大きくすることが可能であり、メモリセルトランジスタの閾値を精度良く制御することができ、良好な半導体装置を得ることができる。
【００４４】
【発明の効果】
本発明の半導体装置の製造方法によれば、メモリセルトランジスタの閾値を設定するための多層ゲート電極部直下へのイオン注入において、微細化された場合でも、イオン注入の傾斜角を大きくすることが可能であり、メモリセルトランジスタの閾値を精度良く制御することができ、良好な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を示す工程断面図
【図２】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図４】本発明の第２の実施形態に係る半導体装置の製造方法を示す工程断面図
【図５】従来技術による半導体装置の製造方法を示す工程断面図
【図６】従来技術による半導体装置の製造方法を示す工程断面図
【図７】従来技術による半導体装置の製造方法を示す工程断面図
【図８】従来技術による半導体装置の製造方法を示す工程断面図
【図９】従来技術による半導体装置の製造方法を示す工程断面図
【図１０】従来技術による半導体装置の製造方法を示す工程断面図
【符号の説明】
１  Ｐ型シリコン基板
２  素子分離絶縁膜
３  Ｐウェル
４  第１絶縁膜
４ａ  トンネル絶縁膜
５  第１ポリシリコン膜
５ａ  浮遊ゲート電極
６  第２絶縁膜
６ａ  容量絶縁膜
７  レジストパターン
８  第３絶縁膜
８ａ  ゲート酸化膜
９  第２ポリシリコン膜
９ａ  制御ゲート電極
９ｂ  ゲート電極
１０  レジストパターン
１１  シリコン酸化膜
１２  レジストパターン
１３  イオン注入
１４  高濃度Ｎ型ソース領域
１５  イオン注入
１６  Ｐ型領域
１７  レジストパターン
１８  イオン注入
１９  高濃度Ｎ型ドレイン領域
２０  低濃度Ｎ型ドレイン領域
２１  多層ゲート電極部
２２  レジストパターン
２３  シリコン酸化膜
２４  側壁酸化膜
２５ａ  低濃度Ｎ型ソース・ドレイン領域
２５ｂ  高濃度Ｎ型ソース・ドレイン領域
２７  保護膜
【図１】
2004172508.tif 000003
【図２】
2004172508.tif 000004
【図３】
2004172508.tif 000005
【図４】
2004172508.tif 000006
【図５】
2004172508.tif 000007
【図６】
2004172508.tif 000008
【図７】
2004172508.tif 000009
【図８】
2004172508.tif 000010
【図９】
2004172508.tif 000011
【図１０】
2004172508.tif 000012