(57)【要約】【課題】高い信頼性を有する磁気記憶装置およびその製造方法を提供する。【解決手段】ビット線１７と、ＴＭＲ素子５０に磁界を加えてデータを書き換えるライト線１５とを備え、ビット線およびライト線は、ＴＭＲ素子５０を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、論理回路部における同じ層の金属配線層１９ｂよりも厚い増厚部１７ａ，１７ｂを有する。【選択図】        図６
2004311513.tif 000002
【特許請求の範囲】
【請求項１】
論理回路部と、磁気抵抗効果に基づいてデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置であって、
前記磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、
前記磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備え、
前記ビット線およびライト線は、前記磁気抵抗効果素子を上下から挟むように位置し、前記ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分において、前記論理回路部における同じ層の金属配線層よりも厚い増厚部を有する、磁気記憶装置。
【請求項２】
複数の層間絶縁膜内に配置された磁気記憶装置であって、
磁気抵抗効果に基づいてデータを記憶する磁気抵抗効果素子と、
前記磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、
前記磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備え、
前記ビット線およびライト線は、前記磁気抵抗効果素子を上下から挟むように位置し、前記ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分において、２層以上の前記層間絶縁膜と同層に同厚の複層部を有する、磁気記憶装置。
【請求項３】
前記ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分がダマシン法で形成された配線層である、請求項１または２に記載の磁気記憶装置。
【請求項４】
前記ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分において、上側と下側とで線幅が異なる、請求項１〜３のいずれかに記載の磁気記憶装置。
【請求項５】
前記ビット線およびライト線の少なくとも一方では、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分において、その側面が高透磁率材料により被覆されている、請求項１〜４のいずれかに記載の磁気記憶装置。
【請求項６】
前記ビット線およびライト線の少なくとも１つが、前記磁気抵抗効果素子と接触している、請求項１〜５のいずれかに記載の磁気記憶装置。
【請求項７】
前記素子選択用トランジスタと少なくとも１つの前記磁気抵抗効果素子とが電気的に接続される、請求項１〜６のいずれかに記載の磁気記憶装置。
【請求項８】
論理回路部と、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置を製造する方法であって、
第１の金属配線層を形成する工程と、
前記第１の金属配線層の上に、前記磁気抵抗効果素子を形成する工程と、
前記磁気抵抗効果素子の上に、第２の金属配線層を形成する工程とを備え、
前記第１の金属配線層形成工程および第２の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分で、前記論理回路部における同層の金属配線層に比べてその厚みが厚い金属配線層を形成する、磁気記憶装置の製造方法。
【請求項９】
磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含み、複数の層間絶縁膜内に配置された磁気記憶装置を製造する方法であって、
第１の金属配線層を形成する工程と、
前記第１の金属配線層の上に、磁気抵抗効果素子を形成する工程と、
前記磁気抵抗効果素子の上に、第２の金属配線層を形成する工程とを備え、
前記第１の金属配線層形成工程および第２の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分で、２層以上の前記層間絶縁膜と同層に同厚の金属配線層を形成する、磁気記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶装置およびその製造方法に関し、具体的には、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含む磁気記憶装置とその製造方法に関するものである。
【０００２】
【従来の技術】
磁気抵抗（ＭＲ：ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）効果は、磁性体に磁界を加えることにより電気抵抗が変化する現象であり、磁界センサや磁気ヘッドなどに利用されている。近年、非常に大きな磁気抵抗効果を示す巨大磁気抵抗（ＧＭＲ：ｇｉａｎｔ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）効果材料として、Ｆｅ／Ｃｒ、Ｃｏ／Ｃｕなどの人工格子膜などが学会などで発表されている（たとえば、非特許文献１、２を参照）。
【０００３】
また、強磁性層間の交換結合作用がなくなる程度に厚い非磁性金属層を持つ強磁性層／非磁性層／強磁性層／反強磁性層からなる構造のいわゆるスピンバルブ膜が知られている。このスピンバルブ膜では、強磁性層／反強磁性層を交換結合させて、その強磁性層の磁気モーメントを固定し、他方の強磁性層のスピンのみを外部磁場で容易に反転できるようにする。反強磁性体としては、ＦｅＭｎ、ＩｒＭｎ、ＰｔＭｎなどが用いられる。このスピンバルブ膜の場合、２つの強磁性層間の交換結合が弱いために小さな磁場でスピンが反転できる。このため、上記交換結合膜に比べて高感度の磁気抵抗素子を提供できることから、高密度磁気記録用再生ヘッドとして用いられる。上記のスピンバルブ膜は、膜面内方向に電流を流すことにより用いられる。
【０００４】
一方、膜面に対して垂直方向に電流を流す垂直磁気抵抗効果を利用すると、さらに大きな磁気抵抗効果が得られることが、たとえば以下の文献３から知られている。
【０００５】
さらには、強磁性層／絶縁層／強磁性層からなる３層膜において、外部磁場によって２つの強磁性層のスピンを互いに平行または反平行にすることにより、膜面垂直方向のトンネル電流の大きさが異なることを利用した、強磁性トンネル接合によるトンネル磁気抵抗（ＴＭＲ：ｔｕｎｎｅｌｉｎｇ  ｍａｇｎｅｔｏ−ｒｅｓｉｓｔｉｖｅ）効果も知られている（たとえば非特許文献４）。
【０００６】
また、近年、巨大磁気抵抗素子（ＧＭＲ素子）およびトンネル磁気抵抗素子（ＴＭＲ素子）を、不揮発性磁気記憶半導体装置（ＭＲＡＭ：ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）に利用した不揮発メモリが提案されている（たとえば非特許文献５、６および７）。
【０００７】
上記不揮発メモリの場合、保磁力の異なる２つの強磁性層で非磁性金属層を挟んだ擬スピンバルブ素子やＴＭＲ素子が検討されている。ＭＲＡＭへ利用する場合にはこれらの素子をマトリックス状に配置する。そして、別に設けた配線に電流を流して磁界を印加し、各素子を構成する２つの磁性層を互いに平行、反平行に制御することにより、“１”、“０”を記録する。読出しはＧＭＲやＴＭＲ効果を利用して行なわれる。
【０００８】
ＭＲＡＭにおいては、ＧＭＲ効果よりもＴＭＲ効果を利用した方が低消費電力であるから、主としてＴＭＲ素子を用いることが検討されている。ＴＭＲ素子を利用したＭＲＡＭは、室温でＭＲ変化率が２０％以上と大きく、かつトンネル接合における抵抗が大きい。このため、ＧＭＲ効果を用いる場合より大きな出力電圧が得られること、また読出し時にスピン反転をする必要がなく、それだけ小さい電流で読出しが可能であることなどの特徴がある。このため、ＴＭＲ素子に対して、高速書込み・読出し可能な低消費電力型の不揮発性半導体記憶装置として期待が高まっている。
【０００９】
しかし、従来のＭＲＡＭでは、書き込み時において、配線電流が大きく消費電力が大きく、配線の電流密度も大きくなるという問題があった。また、大きな電流を流した場合、意図した選択素子以外の素子の反転が発生するという問題も発生する。この問題を解決するために、パーマロイのような高透磁率の材料によって被覆した配線を形成し、ＴＭＲ素子に磁界を集中させることも提案されている（たとえば特許文献１）。
【００１０】
また、上記の問題の解決については、書き込み金属配線の電気抵抗を低減すること、金属配線と磁気抵抗効果素子の主表面との距離を減じること、などが非常に有効に作用する。
【００１１】
【特許文献１】
特開２０００−３５３７９１号公報
【００１２】
【非特許文献１】
Ｄ．Ｈ．  Ｍｏｓｃａ  ｅｔ  ａｌ．，”Ｏｓｃｉｌｌａｔｏｒｙ  ｉｎｔｅｒｌａｙｅｒ  ｃｏｕｐｌｉｎｇ  ａｎｄ  ｇｉａｎｔ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ｉｎ  Ｃｏ／Ｃｕ  ｍｕｌｔｉｌａｙｅｒｓ”，  Ｊｏｕｒｎａｌ  ｏｆ  Ｍａｇｎｅｔｉｓｍ  ａｎｄ  Ｍａｇｎｅｔｉｃ  Ｍａｔｅｒｉａｌｓ  ９４  （１９９１）  ｐｐ．Ｌ１−Ｌ５
【００１３】
【非特許文献２】
Ｓ．Ｓ．Ｐ．Ｐａｒｋｉｎ  ｅｔ  ａｌ．，”Ｏｓｃｉｌｌａｔｏｒｙ  Ｍａｇｎｅｔｉｃ  Ｅｘｃｈａｎｇｅ  Ｃｏｕｐｌｉｎｇ  ｔｈｒｏｕｇｈ  Ｔｈｉｎ  Ｃｏｐｐｅｒ  Ｌａｙｅｒｓ”，  Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｌｅｔｔｅｒｓ，  ｖｏｌ．６６，  Ｎｏ．１６，  ２２  Ａｐｒｉｌ  １９９１，  ｐｐ．２１５２−２１５５
【００１４】
【非特許文献３】
Ｗ．Ｐ．Ｐｒａｔｔ  ｅｔ  ａｌ．，”Ｐｅｒｐｅｎｄｉｃｕｌａｒ  Ｇｉａｎｔ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅｓ  ｏｆ  Ａｇ／Ｃｏ  Ｍｕｌｔｉｌａｙｅｒｓ”，  Ｐｈｙｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｌｅｔｔｅｒｓ，  ｖｏｌ．６６，  Ｎｏ．２３，  １０  Ｊｕｎｅ  １９９１，  ｐｐ．３０６０−３０６３
【００１５】
【非特許文献４】
Ｔ．  Ｍｉｙａｚａｋｉ  ｅｔ  ａｌ．，”Ｇｉａｎｔ  ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌｉｎｇ  ｅｆｆｅｃｔ  ｉｎ  Ｆｅ／Ａｌ２Ｏ３／Ｆｅ  ｊｕｎｃｔｉｏｎ”，  Ｊｏｕｒｎａｌ  ｏｆ  Ｍａｇｎｅｔｉｓｍ  ａｎｄ  Ｍａｇｎｅｔｉｃ  Ｍａｔｅｒｉａｌｓ  １３９  （１９９５），  ｐｐ．Ｌ２３１−Ｌ２４１
【００１６】
【非特許文献５】
Ｓ．Ｔｅｈｒａｎｉ  ｅｔ  ａｌ．，”Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｓｕｂｍｉｃｒｏｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  （ｉｎｖｉｔｅｄ）”，  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  ｖｏｌ．８５，  Ｎｏ．８，  １５  Ａｐｒｉｌ  １９９９，  ｐｐ．５８２２−５８２７
【００１７】
【非特許文献６】
Ｓ．Ｓ．Ｐ．Ｐａｒｋｉｎ  ｅｔ  ａｌ．，”Ｅｘｃｈａｎｇｅ−ｂｉａｓｅｄ  ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎｓ  ａｎｄ  ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  ｎｏｎｖｏｌａｔｉｌｅ  ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  （ｉｎｖｉｔｅｄ）”，  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  ｖｏｌ．８５，  Ｎｏ．８，  １５  Ａｐｒｉｌ  １９９９，  ｐｐ．５８２８−５８３３
【００１８】
【非特許文献７】
ＩＳＳＣＣ  ２００１  Ｄｉｇ  ｏｆ  Ｔｅｃｈ．  Ｐａｐｅｒｓ，  ｐ．１２２
【００１９】
【発明が解決しようとする課題】
しかしながら、論理回路と磁気抵抗素子とを混載するような場合には、書き込み金属配線の電気抵抗を低減すること、金属配線と磁気抵抗効果素子の主表面との距離を減じること、などにより、配線間容量、容量間容量、配線抵抗などの特性が変化する。その結果、製品不良を引き起こす可能性が考えられる。次に、そのことについて説明する。
【００２０】
従来のＭＲＡＭアーキテクチャでは、素子選択用トランジスタと強磁性トンネル接合素子とを含むメモリセルが、複数のビット線と複数のワード線との交差部に位置する。すなわち、マトリックス状配置とされている。
【００２１】
素子選択用トランジスタのソース／ドレインの一方はビット線に、他方は強磁性トンネル接合素子にそれぞれ電気的に接続される。また素子選択用トランジスタのゲートはワード線に電気的に接続されている。このＴＭＲ素子の近くを通るように、データ書き換え用のライト線が配置される。
【００２２】
書き込み時には、ライト線などに電流が流されることにより磁界が発生し、その磁界によりＴＭＲ素子の中の２つの磁性層が互いに平行、反平行となるように磁化されて、“０”、“１”が記録される。
【００２３】
読出し時には、所定のワード線を選択駆動することによりそのワード線に接続された素子選択用トランジスタがオン状態とされる。さらに、所定のビット線に電流を流すことによってオン状態の素子選択用トランジスタに接続されたＴＭＲ素子にトンネル電流が流される。このときのＴＭＲ素子の抵抗に基づいて、電流値の大小が生じ、記憶状態が判定される。つまり、ＴＭＲ素子は磁化方向が平行では抵抗が小さく、反平行では抵抗が大きいという性質を有する。この性質を利用して、リード（読み出し）線における電流値を読むことにより、選択メモリセルの出力信号が参照セルの出力信号より小さいか大きいかを判定する。この読み出しにより、選択メモリセルの記憶状態“０”、“１”が判定される。
【００２４】
ＭＲＡＭでは、記憶情報の読み出しが記憶状態を破壊することなく行われるため再書き込み動作が不要であり、読み出し速度を高速とすることができる。かつ、磁化反転速度は１ナノ秒以下であるので、情報の書き込みも非常に高速で行うことができる。さらに、磁化反転動作に関しては、反転を繰り返すことにより特性が劣化する疲労現象は生じないといわれている。このため、事実上、動作回数に制限がない不揮発性メモリデバイスを提供できるなどの特徴を有する。
【００２５】
上記の特徴は、単体メモリとしても有用であるが、論理回路との混載ＬＳＩとした場合に、高速動作に基づいてネットワーク環境や移動体通信における情報のインタラクティブな取り扱い環境を改善する。さらに、それに止まらず、コンピュータ、携帯端末等への不揮発性メモリ適用による消費電力、動作環境の改善など、非常に効果的なデバイスを提供することができる。
【００２６】
ＭＲＡＭアーキテクチャは、上記非特許文献５に示されるように、第１の金属配線層としての杭打ちソース線層、第２の金属配線層としてのライト線層、第３の金属配線層としてのビット線層などを備える。さらに、これらの金属配線層に加えて、非特許文献５には示されていない、セル選択線層、電源供給線層などを配置した５層以上の金属配線の構成とするのが一般的である。
【００２７】
論理ＬＳＩでは、デバイスの動作速度やアクセスタイミングの観点から、金属配線層間容量や配線抵抗が設定されている。
【００２８】
しかしながら、デバイスの高機能化のため、論理ＬＳＩにＭＲＡＭのような不揮発性メモリを混載する場合、その混載ＬＳＩの製造プロセスおよび構造に起因して、論理回路部において、金属配線層間容量などが設計パラメータから乖離する。この結果、デバイス動作が不良になるという問題が生じる。
【００２９】
したがって、非特許文献５に示されように、下層金属配線層間に磁気抵抗効果素子を配置する構造では、安定した動作のための素子レイアウトに関する自由度が小さく、結果的に製品歩留まりが低下するという問題があった。
【００３０】
本発明の目的は、高い信頼性を有する磁気記憶装置およびその製造方法を提供することにある。
【００３１】
【課題を解決するための手段】
本発明の磁気記憶装置は、論理回路部と、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置である。この磁気記憶装置は、磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、記磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備える。そして、ビット線およびライト線は、磁気抵抗効果素子を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、記論理回路部における同じ層の金属配線層よりも厚い増厚部を有する。
【００３２】
上記の磁気記憶装置によれば、メモリセル部（ＭＲＡＭ部）と論理回路部との、金属配線層と層間絶縁膜の膜厚を異なるようにするため、それぞれの部領域でのレイアウトの自由度が増す。これにより論理回路部の特性を劣化させることなくＭＲＡＭ部の書き込み配線と磁気抵抗効果素子との距離を減じることが可能となる。このため、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。
【００３３】
なお、上記ビット線およびライト線は所定の層に設けられており、以後の説明においてそれを強調するために、それぞれビット線層およびライト線層と記す場合がある。また、金属配線と金属配線層との関係も、上記ビット線とビット線層との関係と同じである。
【００３４】
本発明の別の磁気記憶装置は、複数の層間絶縁膜内に配置された磁気記憶装置である。この装置は、磁気抵抗効果に基づいてデータを記憶する磁気抵抗効果素子と、その磁気抵抗効果素子を選択する素子選択用トランジスタに電気的に接続するビット線と、磁気抵抗効果素子に磁界を加えてデータを書き換えるライト線とを備える。そして、ビット線およびライト線は、磁気抵抗効果素子を上下から挟むように位置し、ビット線およびライト線の少なくとも一方は、平面的に見て少なくとも磁気抵抗効果素子と重なる部分において、２層以上の層間絶縁膜と同層に同じ厚さの複層部を有する。
【００３５】
上記の磁気記憶装置によれば、増厚部を有する上述の磁気記憶装置における利点に加えて、絶縁層間膜ごとに配線の厚さを制御できる利点を得ることができる。このため、製造プロセスの制御性が向上し、素子の寸法精度を高めることができ、その結果、安定動作が可能となる。
【００３６】
本発明の磁気記憶装置の製造方法は、論理回路部と、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含むメモリセル部とを備えた磁気記憶装置を製造する方法である。この製造方法は、第１の金属配線層を形成する工程と、第１の金属配線層の上に、磁気抵抗効果素子を形成する工程と、磁気抵抗効果素子の上に、第２の金属配線層を形成する工程とを備え、第１の金属配線層形成工程および第２の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも前記磁気抵抗効果素子と重なる部分で、論理回路部における同層の金属配線層に比べてその厚みが厚い金属配線層を形成する。
【００３７】
上記の磁気記憶装置の製造方法によれば、従来のプロセスを用いて、上記の高信頼性の磁気記憶装置を製造できるため、新たな設備投資が必要ない。
【００３８】
本発明の別の磁気記憶装置の製造方法では、磁気抵抗効果に基づきデータを記憶する磁気抵抗効果素子を含み、複数の層間絶縁膜内に配置された磁気記憶装置を製造する方法である。この製造方法は、第１の金属配線層を形成する工程と、第１の金属配線層の上に、磁気抵抗効果素子を形成する工程と、磁気抵抗効果素子の上に、第２の金属配線層を形成する工程とを備える。そして、第１の金属配線層形成工程および第２の金属配線層形成工程の少なくとも一方において、平面的に見て少なくとも磁気抵抗効果素子と重なる部分で、２層以上の層間絶縁膜と同層に同厚の金属配線層を形成する。
【００３９】
上記の方法によれば、絶縁層間膜により配線の厚さを制御可能であるため、形成プロセスの制御性が向上し、製品の歩留りを向上させることができる。
【００４０】
【発明の実施の形態】
次に、磁気抵抗効果素子として、例えばＴＭＲ素子を用いた本発明の実施の形態について図面を用いて説明する。
【００４１】
（実施の形態１）
図１〜図６は本発明の実施の形態１における磁気記憶装置の製造工程を示す部分断面図である。以後の説明に用いる図面において、図５および図７以外はすべて、（ａ）メモリセル部および（ｂ）論理回路部の両方を図示している。説明の簡単化のために、とくに断らないかぎり、（ａ）メモリセル部と（ｂ）論理回路部とを分けることなく説明する。
【００４２】
まず、図１を参照して、半導体基板１のメモリセル部および論理回路部の両方に、分離酸化膜２と、トランスファゲートトランジスタ３ａ、３ｂと、ゲート絶縁膜５と、ゲート電極４とを、順に形成する。この製造工程は、ＣＭＯＳを製造するプロセスに基づいて行なうことができる。次いで、第１の層間絶縁膜２１、その開口部であるコンタクトホール２１ａ等の下部の構造を形成する。さらに、本図では簡単化のため省略されているが、周辺回路として次の回路部分（ｃ１）〜（ｃ５）などを備える。
（ｃ１）単位記憶回路を構成するメモリセルを選択するためのアドレス信号を外部から受けるロウアンドカラムアドレスバッファ
（ｃ２）そのアドレス信号を解読することによってメモリセルを指定するロウデコーダとカラムデコーダ
（ｃ３）指定されたメモリセルに蓄積された信号を増幅して読み出すためのセンスアンプ
（ｃ４）データ入出力のためのデータインバッファおよびデータアウトバッファ
（ｃ５）クロック信号を発生するためのクロックジェネレータ
図２を参照して、コンタクトホール２１ａ内を埋め込みかつ第１の層間絶縁膜２１を覆うように形成したタングステン層に、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理あるいはＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などを用いたエッチバック処理を施す。それにより、コンタクトホール２１ａ内にプラグ１１を形成する。本実施の形態では、プラグ１１の材料として、上述のようにタングステンを用いたが、銅やチタン、タンタルといった金属およびそれら金属の合金や窒化物等も適用できる。なお、プラグ１１の形成法としては、めっき法、スパッタリング法やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などが適用できる。銅を適用する場合には、いわゆるダマシン法が適用でき、プラグ１１の形成と同じ機会に配線層を形成することも可能である。
【００４３】
次いで、図３を参照して、プラグ１１の上に位置する金属配線層１２の形成にはシングルダマシンを用いることができる。また、それより上層の金属配線層１３，１４，１５，１６などの形成には、いわゆるデュアルダマシンを適用することができる。これらの方法を用いて、必要な層数になるまで層の形成を繰り返す。この層形成の繰り返しにおいて、層間絶縁膜２２，２３，２４，２５および金属配線層１４，１５，１６，１７などが堆積されてゆく（図４）。配線層間の膜厚は適用デバイスにより異なるが、本実施の形態では４００ｎｍとした。
【００４４】
このとき、図４に示すように、ＴＭＲ素子となる多層膜構造を形成する。図５は、図４に示すＴＭＲ素子を含む部分の拡大図である。図４および図５を参照して、まず、銅を適用したライト線１５を形成し、そのライト線１５上に絶縁層３１を形成する。ＴＭＲ素子５０は、この絶縁層３１の上に、磁化方向が固定された固着層３２と、トンネル絶縁層３３と、記録層３４とが積層された多層構造を有している。
【００４５】
この多層構造には、トランスファゲートトランジスタ３ａのソース／ドレインのいずれか一方に電気的に接続され、磁化方向が固定された固着層３２と、トンネル絶縁層３３と、配線電流により生じる磁界やスピン偏極した電子の注入によって磁化方向が変化する記録層３４とが積層されている。この多層構造は、所定の形状に加工され、分離され、さらに開口部２５ａを有する層間絶縁膜２５で覆われる。次いで、開口部２５ａを埋め込むように形成された銅からなるビット線の下部配線層１７ａが形成される。充填された開口部はプラグを形成することになる。
【００４６】
図６に示すように、上記のビット線の下部配線層１７ａの上にさらにビット線上部配線層１７ｂが形成される。ビット線を形成するこれら部分配線層１７ａ，１７ｂは、シングルダマシン法を２回適用して形成してもよいし、１回のデュアルダマシン法により形成してもよい。これらの金属配線は、メモリセル部のセル選択線として用いられるものである。メモリセル部では下部配線層１７ａおよび上部配線層１７ｂの２層とも、金属配線層である。ビット線の上部配線層１７ｂと同層の論理回路部の金属配線層１９ｂは、その下側にプラグ配線１９ａを備え、金属配線層は有していない。ビット線と同じ層の論理回路部の層間絶縁膜２６，２７においては、上層に金属配線１９ｂが、またその下層に接続プラグ１９ａが形成される。プラグは、金属配線層から除外して考える。すなわち、ビット線下部配線層１７ａは、ビット線上部配線層の増厚部を構成する。また、ビット線上部配線層１７ｂとビット線下部配線層１７ａとで、複層部を構成するということもできる。
【００４７】
ビット線１７ａ，１７ｂおよびライト線１５には、その延在方向に沿って電流を流し、電流を周回する磁界をＴＭＲ素子への書き込みのために発生する。
【００４８】
上記の積層構造を含むＴＭＲ素子５０は、トランスファゲートトランジスタ３ａのソース／ドレインのいずれか一方に電気的に接続するために、その積層構造のなかに、図示していない導電層を介在させることがある。その場合、低抵抗の金属、好ましくは白金、ルテニウム、銅、アルミニウム、タンタルなどが選択される。その介在させる導電層の厚さは、引き続き成膜される固着層３２、トンネル絶縁層３３および記録層３４の平坦性を損なわないように、３００ｎｍ以下とすることが好ましい。
【００４９】
固着層３２と記録層３４は強磁性材料からなり、好ましくはニッケル、鉄、および／またはコバルトを主成分とする磁性材料が用いられる。また、これらの磁性材料に対して、磁気特性向上や熱安定性などのために、硼素、窒素、シリコンなどの添加物が導入される場合もある。さらには、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅなどのハーフメタルなどを用いることもできる。ハーフメタルは一方のスピンバンドにエネルギギャップが存在するので、これを用いるとより大きな磁気抵抗効果を得ることができ、このため大きな信号出力が得られる。これらの磁性材料層の厚さは、好ましくは０．３〜５０ｎｍ程度とする。
【００５０】
一方、トンネル絶縁層３３には非磁性材料を用い、好ましくはアルミニウム、シリコン、タンタル、マグネシウムなどの金属およびそれら金属の合金の酸化物または窒化物を用いる。なお、トンネル絶縁層３３は０．３〜５ｎｍ程度と非常に薄い膜として形成される。
【００５１】
固着層３２は、たとえば反強磁性層と強磁性層との積層構造とすることにより磁化方向を固定する。つまり、反強磁性層が強磁性層のスピンの向きを固定することで、強磁性層の磁化方向が一定に保たれる。反強磁性層としては、好ましくは鉄などの強磁性材料または貴金属とマンガンとの化合物が選択される。
【００５２】
本実施の形態においては、導電層として銅を５０ｎｍの厚さに形成する。そして、固着層３２としては、反強磁性材料である白金マンガン合金２０ｎｍと強磁性材料であるコバルト鉄合金３ｎｍの積層膜構造とする。また、トンネル絶縁層３３としてはアルミニウム酸化物を１ｎｍの厚さに形成し、記録層３４としてはニッケル鉄合金を３ｎｍの厚さに形成する。
【００５３】
上記のＴＭＲ素子を構成する薄膜は、分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、各種スパッタ法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法など通常の薄膜形成装置を用いて作製することができる。
【００５４】
本実施の形態においては、ドライエッチング工程や洗浄工程で発生する可能性があるダメージからＴＭＲ素子５０を保護する目的で、図示していないタンタル膜を厚み１０ｎｍ成膜している。
【００５５】
本実施の形態では、ＴＭＲ素子５０は、図７に示すように、トランスファゲートトランジスタ３ａのゲート電極４に接続する複数のワード線と、複数のビット線１７との各交差部付近に位置し、このためマトリックス状に配置される。ここで、ライト線１５とビット線１７の少なくともどちらか一方がＴＭＲ素子５０と電気的に接続されればよい。本実施の形態においては、ビット線１７の下部配線層１７ａが層間絶縁膜２５の開口部２５ａを埋め込んで形成されたプラグにより電気的に接続されている。
【００５６】
次に、本実施の形態における磁気記憶装置の情報記憶動作について説明する。書き込みは、ビット線１７、ライト線１５にそれぞれ与えられる電流が磁界を発生し、その合成磁界がＴＭＲ素子５０に印加される。合成磁界の方向は記録層３４の磁化方向を決定し、情報が記録される。読み出しは、トランスファゲートトランジスタ３ａ，３ｂをオンするためにゲート電圧を印加すると、センス信号がビット線１７、ＴＭＲ素子５０、プラグ１１等を介して流れ、基準値との比較によって記録状態を判定する。
【００５７】
本発明による実施の形態によれば、論理回路部の最適なレイアウトを保ちつつ、ビット線に下部配線層１７ａを設け、ビット線とＴＭＲ素子との距離を減じ、かつ断面積を増やすことができる。その結果、ＭＲＡＭ部の消費電力を低減でき、かつ書き込み時のセル選択の信頼性も向上することができる。この構成によれば、論理回路部の特性を劣化させることはない。さらに、本実施の形態では示さなかったが、ＭＲＡＭ領域の書き込み配線１５とＴＭＲ素子５０との距離を減じることも可能である。
【００５８】
上記の磁気記憶装置によれば、従来、同一であったＭＲＡＭ部と論理回路部との金属配線層および層間絶縁膜の膜厚を、増厚部または複層部を設けることにより異なる厚さとできる。このため、それぞれの領域でのレイアウト自由度が増す。これにより論理回路部の特性を劣化させることなくＭＲＡＭ部の書き込み配線と磁気抵抗効果素子の距離を減じることが可能となる。この結果、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。論理回路部では、金属配線層間容量、配線抵抗などが設計パラメータから乖離したり、デバイス動作が不良になるといった従来の問題を解消することができる。また、書き込み配線の電気抵抗を低減することができるため、動作速度などの特性の向上が可能である。
【００５９】
上記の磁気記憶装置によれば、ビット線の増厚部の形成において、下部配線層１７ａのように絶縁層間膜により配線の厚さを制御可能となる。すなわち、増厚部を複層部の形成によって実現することができる。このため、製造プロセスの制御性が向上し、素子の寸法精度向上および安定動作が可能となる。言うまでもないが、複層部を形成することなく増厚部を実現してもよいことは、もちろんである。
【００６０】
本実施の形態の磁気記憶装置において、ビット線およびライト線の少なくとも１つが、上側と下側とで異なる線幅を有してもよい。異なる線幅は２種類に限定されず、３種類以上あってもよい。この構成によれば、磁気抵抗効果素子膜面に平行で均一な電流磁界の印加が可能であり、書き込み時のセル選択の信頼性が向上する。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力が低減される。
【００６１】
上記本実施の形態の磁気記憶装置においては、磁気抵抗効果素子のビット線およびライト線の少なくとも１つが、磁気抵抗効果素子の底面または上面と物理的に接触してもよい。この構成により、従来のコンタクトホールを介する構造よりも、ＭＲＡＭ領域のビット線と磁気抵抗効果素子の距離を減じることが可能である。このため、書き込み時の消費電力を低減することが可能である。また、書き込み時のセル選択の信頼性も向上する。
【００６２】
上記本実施の形態の磁気記憶装置において、磁気抵抗効果素子を制御するトランジスタ素子と少なくとも１つの磁気抵抗効果素子とが電気的に接続してもよい。この構成によれば、大きな出力信号が得られるため、読出しの信頼性が向上する。また、ビット線および／またはライト線の電気抵抗の低減も可能であるため、動作の高速化が可能である。また、大きな配線電流による配線の溶断も防止することが可能であり、高い信頼性を確保することができる。しかも、従来の処理装置を用いて製造できるので、本製品の製造のための設備投資が必要ない。このため、従来と同様の処理コストで製品の高性能化が可能となる。
【００６３】
上記本発明の実施の形態の磁気記憶装置によれば、書き込み線抵抗の低減も可能であるため、動作の高速化が可能となる。また、大きな配線電流による配線の溶断も防止することが可能であり、信頼性も向上する。従来のプロセスで形成可能であるため、設備投資が必要なく従来コストでの高性能化が可能となる。
【００６４】
（実施の形態２）
図８は、本発明の実施の形態２における磁気記憶装置の作製において、ＴＭＲ素子を形成した状態を示す図である。また、図９は、図８の状態からさらに下部配線層１７ａおよび上部配線層１７ｂからなるビット線１７を形成した状態を示す図である。図８に示す状態にいたる前の製造工程として、図１〜図３に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態１の製造工程を同様に適用することができる。ただし、実施の形態１ではＴＭＲ素子の保護膜としてタンタル膜を厚さ１０ｎｍ成膜していたが、本実施の形態では、トンネル磁気抵抗素子５０を保護する上記保護膜としてタンタル膜を厚さ３００ｎｍ成膜している。図８および図９では、この保護膜は簡単化のため省略されている。
【００６５】
図９に示すように、ＴＭＲ素子５０の上にビット線１７を形成する際、実施の形態１と異なり本実施の形態では、ビット線の下部配線層１７ａは前記ＴＭＲ素子５０と物理的に接触して形成される。すなわち、実施の形態１では、ＴＭＲ素子５０とビット線の下部配線層の底面とは層間絶縁膜２５の開口部２５ａを充填することによって形成されたプラグによって接続される構造を用いたが、本実施の形態では、ＴＭＲ素子５０とビット線の底面とはプラグなしに、直接、接続される。
【００６６】
本実施の形態における動作原理は、実施の形態１と同様である。
上記したように、本発明による実施の形態によれば、ＴＭＲ素子５０とビット線１７との間にはプラグが介在しないので、ビット線層１７とＴＭＲ素子５０の主表面との距離が減じられる。このため、ビット線層１７を流れる電流によって生じる磁界のうち、より強い磁界がＴＭＲ素子５０に与えられる。このため、より少ないビット線電流によってＴＭＲ素子の動作が可能になる。これは、ライト線１５がＴＭＲ素子５０と電気的に接続している構造でも同様である。
【００６７】
（実施の形態３）
図１０は、本発明の実施の形態３における磁気記憶装置の製造においてライト線を形成した状態を示す図である。また、図１１は、図１０の状態から引き続いて、ＴＭＲ素子およびビット線１７を形成した状態を示す図である。図１０に示す状態にいたる前の製造工程として、図１〜図３に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態１の製造工程を同様に適用することができる。
【００６８】
図１０を参照して、２層化したライト線１５をデュアルダマシン法により形成する。２層化したライト線の上部配線層１５ｂの線幅を下部配線層１５ａに対して大きく形成する。この結果、ＴＭＲ素子に対して、均一な平行磁界を印加することが可能である。これは、実施の形態１および２に示した２層化したビット線１７ａ，１７ｂにおいて、下部配線層１７ａの線幅を大きくした場合も同様である。なお、図１０（ｂ）に示すように、２層化したライト線１５ａ，１５ｂと同じ層の論理回路部には、金属配線１６ａ，１６ｂがデュアルダマシンにより同様に形成される。また、メモリセル部の金属配線１４ａ，１４ｂもデュアルダマシン法により形成される。
【００６９】
上記ライト線の下部配線層１５ａおよび上部配線層１５ｂは、２つの層間絶縁膜２４，３７に同層、同厚の複層部を構成する。
【００７０】
次いで、図１１に示すように、実施の形態１と同様に、ＴＭＲ素子５０を形成する。次いで、デュアルダマシン法を用いて、ＴＭＲ素子５０と電気的に接続するためのビット線プラグ１７ｃ、およびビット線１７を形成する。
【００７１】
上記実施の形態における動作原理は、実施の形態１と同様である。
本発明による実施の形態によれば、２層化したライト線（複層部）１５ａ，１５ｂに電流を流すことにより均一な平行磁界を磁気抵抗効果素子５０に印加することができる。この結果、書き込み時のセル選択の信頼性を向上することができる。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力を低減することができる。
【００７２】
上記の磁気記憶装置によれば、従来、同一であったＭＲＡＭ部と論理回路部との金属配線層および層間絶縁膜の膜厚を複層部により、異なるようにできる。このため、それぞれの部でのレイアウト自由度が増す。これにより論理回路部の特性を劣化させることなくＭＲＡＭ部の書き込み配線と磁気抵抗効果素子の距離を減じることができる。この結果、セル選択の信頼性向上、書き込み時の低消費電力化が可能となる。論理回路部では、金属配線層間容量、配線抵抗などが設計パラメータから乖離し、デバイス動作が不良になるという従来からの問題を解消することができる。また、書き込み配線の電気抵抗を低減することができるため、動作速度などの特性の向上が可能である。
【００７３】
また、上記の磁気記憶装置によれば、複層部の形成において絶縁層間膜により配線の厚さを制御可能であるため、形成プロセスの制御性が向上し、素子の安定動作が可能となる。
【００７４】
上記の本実施の形態の磁気記憶装置において、ビット線およびライト線の少なくとも１つが、２層以上の絶縁層間膜面内において、それぞれ２つ以上の異なる線幅を有してもよい。この構成によれば、磁気抵抗効果素子膜面に平行で均一な電流磁界の印加が可能であり、書き込み時のセル選択の信頼性が向上する。また、効率的な磁界の印加が可能であるため、書き込み時の消費電力が低減される。
【００７５】
上記本実施の形態の磁気記憶装置においては、ビット線およびライト線の少なくとも１つが、磁気抵抗効果素子の底面または上面と物理的に接触している。この構成により、従来のコンタクトホールを介する構造よりも、ＭＲＡＭ領域のビット線と磁気抵抗効果素子の距離を減じることが可能である。このため、書き込み時の消費電力を低減することが可能である。また、書き込み時のセル選択の信頼性も向上する。
【００７６】
上記本実施の形態の磁気記憶装置において、磁気抵抗効果素子を選択制御するトランジスタ素子と少なくとも１つの磁気抵抗効果素子とが電気的に接続してもよい。この構成によれば、大きな出力信号が得られるため、読出しの信頼性が向上する。
【００７７】
（実施の形態４）
図１２は、本発明の実施の形態４における磁気記憶装置の製造においてライト線を形成した状態を示す図である。また、図１３は、図１２の状態からＴＭＲ素子およびビット線を形成した状態を示す図である。図１２に示す状態にいたる前の製造工程として、図１〜図３に示される製造工程をそのまま適用することができる。すなわち、本実施の形態においては、トンネル磁気抵抗効果素子の形成まで、実施の形態１の製造工程を同様に適用することができる。
【００７８】
図１２を参照して、ライト線１５ａ，１５ｂの形成の際に、ライト線が形成されるトレンチの側面および底面に、パーマロイのような高透磁率材料による被覆を形成し、その後にライト線となる金属配線を形成する。このような高透磁率材料による被覆は、分子線エピタキシ（ＭＢＥ：Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ）法、各種スパッタ法、化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法、電解析出法など通常の薄膜形成装置を用いて作製することができる。ビット線およびライト線の少なくとも１つの側面を、パーマロイのような高透磁率材料により被覆することにより、ライト線の回りに発生する磁場を高透磁率材料の開放端から上方のＴＭＲ素子に集中させることが可能となる。
【００７９】
次いで、図１３に示すように、ＴＭＲ素子５０を形成する。この後、層間絶縁膜２５，２６を堆積し、デュアルダマシン法を用いて、ＴＭＲ素子５０と電気的に接続するプラグ１７ｃ、およびビット線１７を形成する。
本発明による実施の形態によれば、配線電流磁界の素子への集中が可能であるため、書き込み時の消費電力の低減が可能である。書き込み時のセル選択の信頼性も向上する。
【００８０】
（実施の形態に対する付言）
１．本実施の形態では、磁気抵抗効果素子としてＴＭＲ素子についてのみ説明したが、ビット線とライト線とを同様に用いる素子であれば、その他の磁気抵抗効果素子を用いてもよい。
２．本実施の形態では、増厚部は層間絶縁膜の単位で厚さを増大させた構造のみを説明したが、増厚部は、層間絶縁膜の厚さ単位で厚さを増大する必要はなく、それより小さく部分的に増大してもよい。
３．本実施の形態では、「平面的に見て少なくとも部分的にＴＭＲ素子と重なる部分」については、詳しく言及しなかったが、増厚部、複層部などの範囲は上記のＴＭＲ素子と重なる部分に限定してもよいし、層間絶縁膜が形成される全体に及んでもよく、また上記ＴＭＲ素子と重なる部分を含んで全体に及ばなくてもよい。
４．上記実施の形態においては半導体基板を利用した磁気記憶装置について説明したが、本発明はそれに限定されるものではない。磁気センサ、磁気記録ヘッド、磁気記録媒体などのパターン化された磁気素子および類似する他の装置に広く適用することが可能である。
５．上記実施の形態においては、１つのＴＭＲ素子からなるメモリセルについて説明したが、メモリセルは２つ以上のＴＭＲ素子が含まれていてもよく、それらのメモリセルは互いに積層されていてもよい。
【００８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８２】
【発明の効果】
本発明の磁気記憶装置およびその製造方法を用いることにより、単体メモリ構成においても、また論理ＬＳＩとＭＲＡＭとを混載する構成においても、高い信頼性を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における磁気記憶装置の製造において半導体基板上の層間絶縁膜に開口部を設けた状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図２】図１に示す開口部にプラグを形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図３】ライト線を形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図４】ＴＭＲ素子およびビット線の下層線を形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図５】ＴＭＲ素子を含む部分の拡大図である。
【図６】ビット線の上層線を形成した状態を示す図である。
【図７】ＴＭＲ素子をマトリックス配置したメモリセル部を示す図である。
【図８】本発明の実施の形態２における磁気記憶装置の製造において、ＴＭＲ素子を形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図９】２層のビット線を形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図１０】本発明の実施の形態３における磁気記憶装置の製造において、２層のライト線を形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図１１】ＴＭＲ素子およびビット線を形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図１２】本発明の実施の形態４における磁気記憶装置の製造において、パーマロイを配置した２層のライト線を形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【図１３】ＴＭＲ素子およびビット線を形成した状態を示す図であり、（ａ）はメモリセル部であり、（ｂ）は論理回路部である。
【符号の説明】
１  半導体基板、２  分離酸化膜、３ａ，３ｂ  トランスファゲートトランジスタ、４  ゲート電極、５  ゲート絶縁膜、１１，１９ａ  プラグ、１２，１３，１４，１４ａ，１４ｂ  金属配線、１５  ライト線、１５ａ，１５ｂ  ライト線（複層部）、１６，１６ａ，１６ｂ，１９ｂ  金属配線、１７  ビット線、１７ａ  ビット線の下部配線層（増厚部，複層部）、１７ｂ  ビット線の上部配線層、２１，２２，２３，２４，２５，２６，２７，３７  層間絶縁膜、２１ａ，２５ａ  開口部、３１  絶縁膜、３２  固着層、３３  トンネル絶縁層、３４  記録層、３５  パーマロイ層、５０  ＴＭＲ素子。
【図１】
2004311513.tif 000003
【図２】
2004311513.tif 000004
【図３】
2004311513.tif 000005
【図４】
2004311513.tif 000006
【図５】
2004311513.tif 000007
【図６】
2004311513.tif 000008
【図７】
2004311513.tif 000009
【図８】
2004311513.tif 000010
【図９】
2004311513.tif 000011
【図１０】
2004311513.tif 000012
【図１１】
2004311513.tif 000013
【図１２】
2004311513.tif 000014
【図１３】
2004311513.tif 000015