(57)【要約】【課題】本発明は、素子の特性や種類に依ることなく、確実にＦＥＴの同時オンを防止することが可能な駆動装置を提供することを目的とする。【解決手段】本発明に係るＦＥＴ駆動装置１は、異なる２電位間に直列接続されたＦＥＴＮ１、Ｎ２に付随するボディダイオードＢＤ１、ＢＤ２のオン／オフ状態を検知する検知部（ＣＭＰ１、ＣＭＰ２、Ｅ１、Ｅ２、ＯＲ２）を有し、該ボディダイオードＢＤ１、ＢＤ２がオン状態となったことを検知したタイミングでＦＥＴＮ１、Ｎ２のいずれか一方をオン状態に遷移させる構成としている。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
スイッチ素子として異なる２電位間に直列接続された一対の電界効果トランジスタを入力信号に応じてスイッチング制御する駆動装置において、前記電界効果トランジスタに各々付随するボディダイオードのオン／オフ状態を検知する検知部を各々有し、該ボディダイオードのいずれかがオン状態となったことを検知してから前記入力信号に対応した出力となるように前記一対の電界効果トランジスタのオン状態を制御することを特徴とする駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチ素子として異なる２電位間に直列接続された一対の電界効果トランジスタ（以下、ＦＥＴ［Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ］と呼ぶ）をスイッチング制御する駆動装置に関するものである。
【０００２】
【従来の技術】
同期整流用スイッチ素子として異なる２電位間（入力電位・接地電位間）に直列接続された一対のＦＥＴを有して成り、両ＦＥＴの接続ノードからＬＣフィルタを介して所望の出力電圧を得る同期整流型ＤＣ／ＤＣコンバータにおいて、該ＦＥＴのスイッチング制御を行うＦＥＴ駆動装置には、両ＦＥＴに貫通電流が流れて素子の破壊や変換効率の低下が生じないように、両ＦＥＴの同時オン防止機能が設けられている。
【０００３】
なお、両ＦＥＴの同時オンを防止するには、一方のＦＥＴがオフ状態からオン状態へ遷移するタイミングを他方のＦＥＴがオン状態からオフ状態へ遷移するタイミングよりも遅らせて両ＦＥＴの同時オフ期間を生成し、該同時オフ期間経過後に両ＦＥＴのオン／オフ状態をスイッチングする構成とすればよい。そのため従来のＦＥＴ駆動装置は、▲１▼ＣＲ時定数回路や複数インバータ等から成る遅延回路の形成、▲２▼ゲート電圧生成に用いる三角波のスライスレベル変更、▲３▼一方のゲート電圧をモニタした結果に基づく他方のゲート電圧制御、▲４▼コイル端子電圧とローサイド側ＦＥＴのゲート電圧をモニタした結果に基づく他方のゲート電圧制御（米国特許５７５７１７３号参照）といった技術を採用することで、両ＦＥＴの同時オフ期間を生成する構成とされていた。
【０００４】
【発明が解決しようとする課題】
確かに、上記構成から成るＦＥＴ駆動装置であれば、ある程度は両ＦＥＴの同時オンを防止することが可能である。
【０００５】
しかしながら、上記した構成▲１▼、▲２▼を採用したＦＥＴ駆動装置は、ＦＥＴのオン／オフ状態をモニタすることなく、所定の同時オフ時間を予め設定しておく構成であるため、両ＦＥＴの同時オンを確実に防止するには、駆動対象となるＦＥＴ毎に最適な時間設定を行わねばならないという課題を有していた。特に、駆動対象が外付けＦＥＴである場合（大電流ＤＣ／ＤＣコンバータへの適用時など）には、その素子特性や種類のばらつきがＦＥＴ駆動装置の組み込まれたＩＣのばらつきと完全に独立しているため、同時オフ時間に大きなマージンを付加せざるを得ず、変換効率の低下が招かれていた。
【０００６】
また、上記した構成▲３▼、▲４▼を採用したＦＥＴ駆動装置は、ゲート電圧に基づいてＦＥＴのオン／オフ状態を検知する構成であるため、ＦＥＴのオン／オフ遅延時間（ゲート電圧を変化させてから出力電圧が変化するまでの時間）については何ら考慮されておらず、ゲート電圧をモニタしているにも拘わらず、結局ＦＥＴ毎に最適な時間設定を行わねばならないという課題を有していた。なお、上記オン／オフ遅延時間はＦＥＴ毎に大きくばらつくため、そのスペック表記は一般に実力値ではなく典型値（最大値）のみとされる。そのため、該スペック表記に基づいて同時オフ時間を設定しても、実際には変換効率の低下が招かれている場合もあった。例えば、典型値２００［ｎｓ］に対して実力値３０［ｎｓ］であった場合、１７０［ｎｓ］もの間、両ＦＥＴが無駄に同時オフされていた。
【０００７】
さらに、上記▲４▼の構成を採用したＦＥＴ駆動装置は、両ＦＥＴ同時オフ時に流れるコイル電流が正方向（接地から出力端子）である場合は有効に機能するが、負方向（出力端子から電源ライン）である場合は、ハイサイド側ＦＥＴに付随したボディダイオードがオン状態となってコイル端子電圧が入力電圧付近に貼り付いてしまうため、有効に機能しないという課題を有していた。そのため、動作中にコイル電流の方向を切り替える仕様の負荷（電源電圧可変ＩＣやＤＤＲ−ＳＤＲＡＭ［Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　−　Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ］など）に電源供給を行うＤＣ／ＤＣコンバータには適用することができなかった。
【０００８】
本発明は、上記の問題点に鑑み、素子の特性や種類に依ることなく、確実にＦＥＴの同時オンを防止することが可能な駆動装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る駆動装置は、スイッチ素子として異なる２電位間に直列接続された一対の電界効果トランジスタを入力信号に応じてスイッチング制御する駆動装置において、前記電界効果トランジスタに各々付随するボディダイオードのオン／オフ状態を検知する検知部を各々有し、該ボディダイオードのいずれかがオン状態となったことを検知してから前記入力信号に対応した出力となるように前記一対の電界効果トランジスタのオン状態を制御する構成としている。
【００１０】
【発明の実施の形態】
図１は本発明に係るＦＥＴ駆動装置を搭載した同期整流型ＤＣ／ＤＣコンバータの一実施形態を示す回路図である。本図に示す通り、本実施形態の同期整流型ＤＣ／ＤＣコンバータは、同期整流用スイッチ素子として異なる２電位間（入力電位ＶＩＮ・接地電位ＧＮＤ間）に直列接続された一対のＮチャネルＭＯＳ電界効果トランジスタＮ１、Ｎ２（以下、ＦＥＴＮ１、Ｎ２と呼ぶ）を有して成り、ＦＥＴＮ１、Ｎ２の接続ノードからＬＣフィルタ（コイルＬ１及びコンデンサＣ１）を介して所望の出力電圧ＶＯＵＴを得る回路である。
【００１１】
ＦＥＴＮ１のソースは電源ラインに接続されており、ＦＥＴＮ２のドレインは接地されている。ＦＥＴＮ１のドレインとＦＥＴＮ２のソースは互いに接続されており、その接続ノードａはコイルＬ１の一端に接続されている。コイルＬ１の他端は出力端子に接続される一方、コンデンサＣ１を介して接地されている。なお、ＦＥＴＮ１、Ｎ２のソース・ドレイン間（実際にはバックゲート・ドレイン間）には、図示の方向でボディダイオードＢＤ１、ＢＤ２（以下、ダイオードＢＤ１、ＢＤ２と呼ぶ）が付随している。
【００１２】
ＦＥＴＮ１、Ｎ２のスイッチング制御を行うＦＥＴ駆動装置１は、両ＦＥＴＮ１、Ｎ２の同時オフ時にダイオードＢＤ１、ＢＤ２のいずれか（コイル電流方向に依存）がオン状態となることに着目し、該オン状態を検知したタイミングでＦＥＴＮ１、Ｎ２のいずれか一方をオンさせる構成である。
【００１３】
具体的に言うと、本実施形態のＦＥＴ駆動装置１は、リセット優先のＳＲフリップフロップＳＲ１、ＳＲ２と、コンパレータＣＭＰ１、ＣＭＰ２（本実施形態はヒステリシスを有するハイスピードコンパレータ）と、直流電圧源Ｅ１、Ｅ２と、インバータＩＮＶ１、ＩＮＶ２と、ワンショットバイブレータＯＳＶ１と、論理積回路ＡＮＤ１と、論理和回路ＯＲ１、ＯＲ２、ＯＲ３と、を有して成る。
【００１４】
ＦＥＴＮ１、Ｎ２を駆動するためのＰＷＭ［Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ］信号が印加されるＰＷＭ入力端子は、インバータＩＮＶ１を介してフリップフロップＳＲ１のリセット端子（Ｒ）に接続される一方、論理積回路ＡＮＤ１と論理和回路ＯＲ１の一入力端子にもそれぞれ直接接続されている。
【００１５】
論理積回路ＡＮＤ１の他入力端子は、低電圧時の誤動作を防止するためのＵＶＬＯ［Ｕｎｄｅｒ　Ｖｏｌｔａｇｅ　ＬｏｃｋＯｕｔ］信号が印加されるＵＶＬＯ入力端子に接続されている。論理積回路ＡＮＤ１の出力端子は、ワンショットバイブレータＯＳＶ１の入力端子に接続されている。また、ＵＶＬＯ入力端子は、インバータＩＮＶ２を介して論理和回路ＯＲ１の他入力端子に接続されている。論理和回路ＯＲ１の出力端子は、フリップフロップＳＲ２のリセット端子（Ｒ）に接続されている。
【００１６】
コンパレータＣＭＰ１の非反転入力端子（＋）は、接続ノードａに接続されており、反転入力端子（−）は、直流電圧源Ｅ１の正極端子に接続されている。直流電圧源Ｅ１の負極端子は、電源ラインに接続されている。なお、直流電圧源Ｅ１の起電圧は、ダイオードＢＤ１のオン時両端電圧Ｖｆ（例えば０．７［Ｖ］）より所定電圧α（例えば０．３［Ｖ］）だけ低く設定されている。すなわち、コンパレータＣＭＰ１では、接続ノードａの電圧Ｖａと閾値電圧ＶＩＮ＋Ｖｆ−αとが比較されることになるので、ボディダイオードＢＤ１のオン状態をより速く確実に検出できるようになっている。
【００１７】
コンパレータＣＭＰ２の反転入力端子（−）は、接続ノードａに接続されており、非反転入力端子（＋）は、直流電圧源Ｅ２の正極端子に接続されている。直流電圧源Ｅ２の負極端子は接地されている。なお、直流電圧源Ｅ２の起電圧は、接地電位ＧＮＤからダイオードＢＤ２のオン時両端電圧Ｖｆを差し引いた電圧値よりも所定電圧αだけ高く設定されている。すなわち、コンパレータＣＭＰ２では、電圧Ｖａと閾値電圧ＧＮＤ−Ｖｆ＋αとが比較されることになるので、ボディダイオードＢＤ２のオン状態をより速く確実に検出できるようになっている。
【００１８】
コンパレータＣＭＰ１、ＣＭＰ２の出力端子は、論理和回路ＯＲ２の二入力端子にそれぞれ接続されている。論理和回路ＯＲ２の出力端子は、論理和回路ＯＲ３の一入力端子に接続される一方、フリップフロップＳＲ２のセット端子（Ｓ）にも接続されている。論理和回路ＯＲ３の他入力端子は、ワンショットバイブレータＯＳＶ１の出力端子に接続されており、出力端子はフリップフロップＳＲ１のセット端子（Ｓ）に接続されている。フリップフロップＳＲ１、ＳＲ２の出力端子（Ｑ）は、ＦＥＴＮ１、Ｎ２のゲートにそれぞれ接続されている。
【００１９】
次に、上記構成から成るＦＥＴ駆動装置１の動作について説明する。図２はＦＥＴ駆動装置１各部における電圧波形を示すタイミングチャートである。なお、本図（ａ）は、両ＦＥＴＮ１、Ｎ２の同時オフ時に流れるコイル電流が正方向ｉ１（接地から出力端子）である場合の電圧波形を示しており、本図（ｂ）は、両ＦＥＴＮ１、Ｎ２の同時オフ時に流れるコイル電流が負方向ｉ２（出力端子から電源ライン）である場合の電圧波形を示している。
【００２０】
ＵＶＬＯ信号及びＰＷＭ信号がともにローレベルである場合、フリップフロップＳＲ１、ＳＲ２は、各リセット端子（Ｒ）に入力された反転ＰＷＭ信号及び反転ＵＶＬＯ信号（ともにハイレベル）による論理固定状態である。
【００２１】
ＦＥＴ駆動装置１への電源供給が定常状態となってＵＶＬＯ信号がイネーブル状態（ハイレベル）に遷移した後に、ＰＷＭ信号の第１パルスが立ち上がると、論理積回路ＡＮＤ１の出力はハイレベルとなり、ワンショットバイブレータＯＳＶ１は起動用ワンショットパルスを生成する。従って、フリップフロップＳＲ１は、論理和回路ＯＲ３を介してセット端子（Ｓ）に入力されたワンショットパルスをトリガとして、出力信号ＨＧをハイレベルにセットする。このとき、ＦＥＴＮ１は、出力信号ＨＧがハイレベルとなってからＦＥＴ固有のオン遅延時間だけ遅れてオン状態となる。一方、フリップフロップＳＲ２は、リセット端子（Ｒ）に入力されたＰＷＭ信号（ハイレベル）によってリセットされ、その出力信号ＬＧがローレベルに維持される。従って、ＦＥＴＮ２はオフ状態のままとなる。なお、以上の動作により、電圧Ｖａはほぼ入力電圧ＶＩＮまで立ち上がる。
【００２２】
その後に、ＰＷＭ信号がローレベルに立ち下がると、フリップフロップＳＲ１はインバータＩＮＶ１を介してリセット端子（Ｒ）に入力された反転ＰＷＭ信号（ハイレベル）によってリセットされ、その出力信号ＨＧがローレベルとなる。従って、ＦＥＴＮ１は、出力信号ＨＧがローレベルとなってから所定のオフ遅延時間だけ遅れてオフ状態となり、ＦＥＴＮ１、Ｎ２は同時オフ状態となる。
【００２３】
このとき、コイル電流が正方向ｉ１であれば、ダイオードＢＤ２がオン状態となるため、電圧Ｖａが接地電位ＧＮＤよりもダイオードのオン時両端電圧Ｖｆだけ降下して、コンパレータＣＭＰ２の閾値電圧ＧＮＤ−Ｖｆ＋αを下回る。従って、コンパレータＣＭＰ２の出力信号はハイレベルとなる。一方、コイル電流が負方向ｉ２であれば、ダイオードＢＤ１がオン状態となるため、電圧Ｖａが入力電圧ＶＩＮよりもダイオードＢＤ１のオン時両端電圧Ｖｆだけ上昇して、コンパレータＣＭＰ１の閾値電圧ＶＩＮ＋Ｖｆ−αを上回る。従って、コンパレータＣＭＰ１の出力信号はハイレベルとなる。
【００２４】
上記のように、コンパレータＣＭＰ１、ＣＭＰ２いずれかの出力信号がハイレベルになると、論理和回路ＯＲ２の出力信号ＤｉＤＥＴがハイレベルとなる。従って、フリップフロップＳＲ２は、セット端子（Ｓ）に入力された出力信号ＤｉＤＥＴをトリガとして、出力信号ＬＧをハイレベルにセットする。このとき、ＦＥＴＮ２は、出力信号ＬＧがハイレベルとなってからＦＥＴ固有のオン遅延時間だけ遅れてオン状態となり、これを受けて出力信号ＤｉＤＥＴはローレベルに立ち戻る。一方、フリップフロップＳＲ１は、リセット端子（Ｒ）に入力された反転ＰＷＭ信号（ハイレベル）による論理固定状態であるため、セット端子に入力された出力信号ＤｉＤＥＴがハイレベルであっても、その出力信号ＨＧはローレベルに維持される。従って、ＦＥＴＮ１はオフ状態のままとなる。なお、以上の動作により電圧Ｖａはほぼ接地電位となる。
【００２５】
その後に、ＰＷＭ信号がハイレベルに立ち上がると、フリップフロップＳＲ２は、リセット端子（Ｒ）に入力されたＰＷＭ信号（ハイレベル）によってリセットされ、その出力信号ＬＧがローレベルとなる。従って、ＦＥＴＮ２は、出力信号ＬＧがローレベルとなってからＦＥＴ固有のオフ遅延時間だけ遅れてオフ状態となり、ＦＥＴＮ１、Ｎ２は同時オフ状態となる。
【００２６】
このとき、コイル電流が正方向ｉ１であれば、電圧ＶａがコンパレータＣＭＰ２の閾値電圧ＧＮＤ−Ｖｆ＋αを下回って、その出力信号がハイレベルとなり、コイル電流が負方向ｉ２であれば、電圧ＶａがコンパレータＣＭＰ１の閾値電圧ＶＩＮ＋Ｖｆ−αを上回って、その出力信号がハイレベルとなる。従って、論理和回路ＯＲ２の出力信号ＤｉＤＥＴがハイレベルとなり、フリップフロップＳＲ１は、セット端子（Ｓ）に入力された出力信号ＤｉＤＥＴをトリガとして、出力信号ＨＧをハイレベルにセットする。このとき、ＦＥＴＮ１は、出力信号ＨＧがハイレベルとなってからＦＥＴ固有のオン遅延時間だけ遅れてオン状態となり、これを受けて出力信号ＤｉＤＥＴはローレベルに立ち戻る。一方、フリップフロップＳＲ２は、リセット端子（Ｒ）に入力されたＰＷＭ信号（ハイレベル）による論理固定状態であるため、セット端子に入力された出力信号ＤｉＤＥＴがハイレベルであっても、その出力信号ＬＧはローレベルに維持される。従って、ＦＥＴＮ２はオフ状態のままとなる。なお、以上の動作により、電圧Ｖａはほぼ入力電圧ＶＩＮとなる。以降、同様の動作が繰り返される。
【００２７】
このように、本実施形態のＦＥＴ駆動装置１は、ＦＥＴＮ１、Ｎ２の同時オフ期間生成に際して所定のデッドタイムを予め設定しておくのではなく、両ＦＥＴＮ１、Ｎ２の同時オフ時にダイオードＢＤ１、ＢＤ２のいずれかがオン状態となることに着目し、該オン状態を検知したタイミングでＦＥＴＮ１、Ｎ２のいずれか一方をオンさせる構成である。このような構成とすることにより、外部接続されるＦＥＴＮ１、Ｎ２のスペックがばらついても、確実に両ＦＥＴＮ１、Ｎ２の同時オンを防止することができ、安全な電源を構成することが可能となる。
【００２８】
また、本実施形態のＦＥＴ駆動装置１では、ＦＥＴＮ１、Ｎ２の同時オフ期間を必要最小限に抑えることができるので、該同時オフ期間におけるダイオードＢＤ１、ＢＤ２での損失を大幅に低減し、駆動対象となるＦＥＴに応じて最も効率のよい変換特性を得ることが可能となる。
【００２９】
さらに、本実施形態のＦＥＴ駆動装置１であれば、両ＦＥＴ同時オフ時に流れるコイル電流の方向によることなく、ＦＥＴＮ１、Ｎ２の同時オン防止機能を実現することができるので、動作中にコイル電流の方向を切り替える仕様の負荷に電源供給を行うＤＣ／ＤＣコンバータにも適用が可能である。
【００３０】
なお、上記実施形態では、本発明に係るＦＥＴ駆動装置を同期整流型ＤＣ／ＤＣコンバータに適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、スイッチ素子として異なる２電位間に直列接続された一対の電界効果トランジスタをスイッチング制御する駆動装置全般に広く適用が可能である。
【００３１】
また、上記実施形態では、駆動対象となるＦＥＴを両方ともＮチャネルとした場合を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、一方或いは両方をＰチャネルＦＥＴとした場合についても、同様の原理で最適に駆動させることができることは言うまでもない。また、各ＦＥＴをＦＥＴ駆動装置と同一の半導体チップ内に形成してもよい。
【００３２】
なお、前出の図２では、コイル電流が正負各一方向に変動する場合のみを例示して説明を行ったが、該コイル電流が正負両方向に変動する場合、電圧Ｖａは、図２（ａ）、（ｂ）を併せたような波形となる。
【００３３】
【発明の効果】
上記した通り、本発明に係る駆動装置は、スイッチ素子として異なる２電位間に直列接続された一対の電界効果トランジスタを入力信号に応じてスイッチング制御する駆動装置において、前記電界効果トランジスタに各々付随するボディダイオードのオン／オフ状態を検知する検知部を各々有し、該ボディダイオードのいずれかがオン状態となったことを検知してから前記入力信号に対応した出力となるように前記一対の電界効果トランジスタのオン状態を制御する構成としている。このような構成とすることにより、素子の特性や種類に依ることなく、確実に両スイッチ素子の同時オンを防止することが可能となる。
【図面の簡単な説明】
【図１】本発明に係るＦＥＴ駆動装置を搭載した同期整流型ＤＣ／ＤＣコンバータの一実施形態を示す回路図である。
【図２】ＦＥＴ駆動装置１各部における電圧波形を示すタイミングチャートである。
【符号の説明】
１　　ＦＥＴ駆動装置
ＳＲ１、ＳＲ２　　ＳＲフリップフロップ
ＣＭＰ１、ＣＭＰ２　　コンパレータ
Ｅ１、Ｅ２　　直流電圧源
ＩＮＶ１、ＩＮＶ２　　インバータ
ＯＳＶ１　　ワンショットバイブレータ
ＡＮＤ１　　論理積回路
ＯＲ１、ＯＲ２、ＯＲ３　　論理和回路
Ｎ１、Ｎ２　　ＮチャネルＭＯＳ電界効果トランジスタ（ＦＥＴ）
ＢＤ１、ＢＤ２　　ボディダイオード
Ｌ１　　コイル
Ｃ１　　コンデンサ
【図１】
2004023846.tif 000003
【図２】
2004023846.tif 000004