(57)【要約】【課題】各種条件のばらつきによる動作速度の低下を抑制し、最悪条件下での性能低下が少ないクロック信号供給回路を提供する。【解決手段】処理時間が一番長い論理回路ブロック１２の前段のＦＦ２１，２２には、キャパシタを遅延素子とする遅延バッファ４１，４２を介してクロック信号ＣＬＫが供給され、後段のＦＦ２３，２４には、この論理回路ブロック１２と同様のトランジスタによるバッファを遅延素子とする遅延バッファ４３，４４を介してクロック信号ＣＬＫが供給される。動作環境等の変動で論理回路ブロック１２の処理時間が増加し、処理結果のデータの出力が遅れると、同じ動作環境等の変動によって、ＦＦ２３，２４に供給されるクロック信号のタイミングも遅延する。従って、動作環境等が変動しても、ＦＦ２３は論理回路ブロック１２の処理結果を受け取ることができる。【選択図】　　　図１
2004038276.tif 000002
【特許請求の範囲】
【請求項１】
半導体論理回路を構成する複数の論理回路ブロック間でデータの受け渡しを行う複数のフリップフロップに、共通のクロック信号を供給するクロック信号供給回路において、
前記複数の論理回路ブロックの内で処理時間が一番長いクリティカルブロックにデータを渡す第１のフリップフロップに対して、動作環境または製造プロセスによる遅延時間の変動が該クリティカルブロックにおける変動よりも少ない遅延素子によって前記クロック信号を供給する第１の遅延バッファと、
前記クリティカルブロックからデータを受け取る第２のフリップフロップに対して、動作環境または製造プロセスによる遅延時間の変動が該クリティカルブロックにおける変動と同程度の遅延素子によって前記クロック信号を供給する第２の遅延バッファとを、
備えたことを特徴とするクロック信号供給回路。
【請求項２】
前記第１の遅延バッファは、キャパシタを用いた遅延素子を有することを特徴とする請求項１記載のクロック信号供給回路。
【請求項３】
前記第２の遅延バッファは、前記クリティカルブロック中のトランジスタのゲート長と同程度のゲート長を有するトランジスタによる遅延素子を有し、
前記第１の遅延バッファは、前記第２の遅延バッファのトランジスタよりも長いゲート長を有するトランジスタによる遅延素子を有する、
ことを特徴とする請求項１記載のクロック信号供給回路。
【請求項４】
半導体論理回路を構成する第１論理回路ブロックと、
前記第１論理回路ブロックと共に前記半導体論理回路を構成し、該第１論理回路ブロックの処理時間よりも短い処理時間で処理を行う第２論理回路ブロックと、
前記第１論理回路ブロックへデータを出力する第１ラッチ回路と、
前記第１論理回路ブロックから出力されたデータを入力し、前記第２論理回路ブロックへデータを出力する第２ラッチ回路と、
前記第１ラッチ回路及び前記第２ラッチ回路のそれぞれに設けられたクロック端子と、
前記２つのクロック端子に接続されると共に、クロック信号が入力されるクロック信号線と、
前記クロック信号線と前記第１ラッチ回路との間に接続され、動作環境または製造プロセスの変動に伴う処理時間の増減が、前記第１論理回路ブロックにおける動作環境または製造プロセスの変動に伴う処理時間の増減よりも小さい遅延素子で構成された第１遅延バッファと、
前記クロック信号線と前記第２ラッチ回路との間に接続され、動作環境または製造プロセスの変動に伴う処理時間の増減が、少なくとも前記第１論理回路ブロックにおける動作環境または製造プロセスの変動に伴う処理時間の増減とほぼ同程度である遅延素子で構成された第２遅延バッファとを、
備えたことを特徴とするクロック信号供給回路。
【請求項５】
請求項４記載のクロック信号供給回路において、前記第１論理回路ブロックは、前記半導体論理回路を構成する複数の論理回路ブロックの内で最も処理時間の長い論理ブロックであることを特徴とするクロック信号供給回路。
【請求項６】
請求項４記載のクロック信号供給回路において、前記第１遅延バッファは、キャパシタからなる遅延素子を含むことを特徴とするクロック信号供給回路。
【請求項７】
請求項４記載のクロック信号供給回路において、前記第２遅延バッファは、前記第１論理回路ブロックを構成するトランジスタのゲート長とほぼ同程度のゲート長を有するトランジスタからなる遅延素子を含み、前記第１遅延バッファは、前記第１論理回路ブロックを構成するトランジスタのゲート長よりも長いゲート長を有するトランジスタからなる遅延素子を含むことを特徴とするクロック信号供給回路。
【請求項８】
請求項７記載のクロック信号供給回路において、前記第２遅延バッファを構成するトランジスタのゲート長は、前記半導体論理回路を構成するトランジスタのゲート長の最小寸法であり、前記第１遅延バッファを構成する遅延素子のゲート長は、前記最小寸法のゲートの寸法増減率と、前記クロック信号の周期と、前記クロック信号線へ該クロック信号が入力されてから前記ラッチ回路のクロック端子に入力されるまでの時間とに基づいて決定されることを特徴とするクロック信号供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、同期方式の半導体論理回路にクロック信号を供給するクロック信号供給回路に関するものである。
【０００３】
【従来の技術】
【０００４】
ＣＰＵ（中央処理装置）やＤＳＰ（ディジタル信号プロセッサ）等のシステムＬＳＩ（大規模集積回路）の論理回路では、共通のクロック信号に同期して各論理回路ブロックの動作を制御するために、同期回路が一般的に使用されている。同期回路は、論理回路ブロック間でのデータの受け渡しを、クロック信号に同期して行うための複数のＦＦ（フリップフロップ）と、これらのＦＦにクロック信号を供給するクロック信号供給回路で構成されている。
【０００５】
図２（ａ），（ｂ）は、従来の論理回路におけるクロック信号供給回路の一部を示す構成図であり、同図（ａ）は回路構成図、及び同図（ｂ）は信号タイミング図である。
【０００６】
このクロック信号供給回路は、図２（ａ）に示すように、論理回路ブロックＬＢの入力側と出力側に設けられたＦＦ１，２に対して、入力端子３に与えられるクロック信号ＣＫを、同一のタイミングで供給するための回路である。
【０００７】
クロック信号供給回路は、入力端子３と、この入力端子３に接続されたクロック信号線４と、このクロック信号線４の分岐点４１，４２からそれぞれ分岐して、ＦＦ１，２の各クロック端子Ｃにクロック信号ＣＫ１，ＣＫ２を供給する遅延バッファ５，６とで構成されている。入力端子３の近くに配置されたＦＦ１には、分岐点４１から４個のバッファ５ａ〜５ｄを縦続接続して構成された遅延バッファ５を介してクロック信号ＣＫ１が供給され、この入力端子３から離れた箇所に配置されたＦＦ２には、分岐点４２から３個のバッファ６ａ〜６ｃを縦続接続して構成された遅延バッファ６を介してクロック信号ＣＫ２が供給されるようになっている。
【０００８】
各バッファ５ａ〜５ｄ，６ａ〜６ｃは、それぞれインバータを直列に２段接続したもので、１個当たりのクロック信号の伝搬遅延時間が一定の値となるように設計されている。そして、クロック信号線４の分岐点４１，４２と、各ＦＦ１，２のクロック端子Ｃとの間に挿入するバッファの数によって、これらのＦＦ１，２のクロック端子Ｃにおけるクロック信号ＣＫ１，ＣＫ２の位相が、ほぼ等しくなるように調整されている。
【０００９】
次に動作を説明する。
図２（ｂ）に示すように、入力端子３に与えられたクロック信号ＣＫは、クロック信号線４と遅延バッファ５を介して、所定の遅延時間の後、クロック信号ＣＫ１としてＦＦ１のクロック端子Ｃに供給される。同様に、クロック信号ＣＫは、クロック信号線４と遅延バッファ６を介して、所定の遅延時間の後、クロック信号ＣＫ２としてＦＦ２のクロック端子Ｃに供給される。これにより、クロック信号ＣＫ１，ＣＫ２は、ほぼ同じ位相でＦＦ１，２に供給される。
【００１０】
図示しない前段の論理回路ブロックから、ＦＦ１のデータ端子Ｄに与えられたデータ信号ＤＴ１は、クロック信号ＣＫ１のライズエッジＡでこのＦＦ１に取り込まれ、データ信号ＤＴ２として出力端子Ｑから出力される。ＦＦ１から出力されたデータ信号ＤＴ２は、論理回路ブロックＬＢに与えられて所定の論理演算処理が施され、処理時間ＴＰの後、演算結果のデータ信号ＤＴ３が出力される。データ信号ＤＴ３は、ＦＦ２のデータ端子Ｄに与えられる。
【００１１】
ＦＦ２に入力されたデータ信号ＤＴ３は、クロック信号ＣＫ２の次のライズエッジＢでこのＦＦ２に取り込まれ、データ信号ＤＴ４として出力端子Ｑから出力される。ＦＦ２から出力されたデータ信号ＤＴ４は、図示しない後段の論理回路ブロックに与えられる。
【００１２】
各論理回路ブロックにおける論理演算処理は、それぞれクロック信号ＣＫの１サイクルの間に行われ、その演算結果がクロック信号ＣＫに同期して、後段の論理回路ブロックに与えられる。ここで、クロック信号ＣＫの周期をＴＣ、論理回路ブロックの処理時間の最大値をＴＰとすると、この論理回路における動作の余裕時間ＴＭは、ＴＣ−ＴＰとなる。
【００１３】
このように、各ＦＦ１，２等に同位相のクロック信号ＣＫ１，ＣＫ２等を供給するように、クロック信号供給回路を構成することによって、個々の論理回路ブロックの設計が容易になると共に、全体として論理回路の安定した動作が可能になる。
【００１４】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来のクロック信号供給回路では、次のような課題があった。各論理回路ブロックは、一定の周期及び同じ位相で供給されるクロック信号によってデータ信号の入出力が行われる。従って、各論理回路ブロックは、規格で定められた動作保証範囲における最悪条件下でも、その処理時間の最大値ＴＰがクロック信号ＣＫの周期ＴＣより短くなるように、設計する必要がある。
【００１６】
論理回路ブロックの動作速度が遅くなる要因としては、動作温度の上昇及び電源電圧の低下等の動作環境の変化に加えて、製造プロセスのばらつきによる影響も無視することができない。製造プロセスの変化による動作速度の低下要因としては、例えば、ゲート酸化膜の増加、ゲート長の増加、ゲート幅の短縮、チャネルイオン濃度の低下等がある。そして、論理回路としては、このような動作速度の低下要因がすべて重なった場合でも、定められた規格を満たす必要がある。
【００１７】
しかし、論理回路を構成する各論理回路ブロックの処理内容は異なり、複雑な演算のために処理時間を多く必要とするクリティカルブロックと、単純な処理を行う回路とが混在している。このため、クリティカルブロックにおける最悪条件に基づいて動作保証範囲等の仕様を定めると、その他の論理回路ブロックでは過剰仕様となるにもかかわらず、クロック信号ＣＫの最大速度を制限せざるを得なくなる等の課題があった。
【００１８】
本発明は、前記従来技術が持っていた課題を解決し、各種条件のばらつきによる動作速度の低下を抑制し、最悪条件下での性能低下が少ないクロック信号供給回路を提供するものである。
【００１９】
【課題を解決するための手段】
【００２０】
前記課題を解決するために、本発明の内の第１の発明は、半導体論理回路を構成する複数の論理回路ブロック間でデータの受け渡しを行う複数のＦＦに、共通のクロック信号を供給するクロック信号供給回路において、前記複数の論理回路ブロックの内で処理時間が一番長いクリティカルブロックにデータを渡す第１のＦＦに対して、動作環境または製造プロセスによる遅延時間の変動が該クリティカルブロックにおける変動よりも少ない遅延素子によって前記クロック信号を供給する第１の遅延バッファと、前記クリティカルブロックからデータを受け取る第２のＦＦに対して、動作環境または製造プロセスによる遅延時間の変動が該クリティカルブロックにおける変動と同程度の遅延素子によって前記クロック信号を供給する第２の遅延バッファとを備えている。
【００２１】
第２の発明は、第１の発明における第１の遅延バッファを、キャパシタを用いた遅延素子を有する構成にしている。
【００２２】
第３の発明は、第１の発明における第２の遅延バッファを、前記クリティカルブロック中のトランジスタのゲート長と同程度のゲート長を有するトランジスタによる遅延素子で構成し、第１の遅延バッファを、前記第２の遅延バッファのトランジスタよりも長いゲート長を有するトランジスタによる遅延素子で構成している。
【００２３】
第４の発明は、クロック信号供給回路を次のように構成している。
即ち、このクロック信号供給回路は、半導体論理回路を構成する第１論理回路ブロックと、前記第１論理回路ブロックと共に前記半導体論理回路を構成し、該第１論理回路ブロックの処理時間よりも短い処理時間で処理を行う第２論理回路ブロックと、前記第１論理回路ブロックへデータを出力する第１ラッチ回路と、前記第１論理回路ブロックから出力されたデータを入力し、前記第２論理回路ブロックへデータを出力する第２ラッチ回路と、前記第１ラッチ回路及び前記第２ラッチ回路のそれぞれに設けられたクロック端子を備えている。
【００２４】
更に、このクロック信号供給回路は、前記２つのクロック端子に接続されると共に、クロック信号が入力されるクロック信号線と、前記クロック信号線と前記第１ラッチ回路との間に接続され、動作環境または製造プロセスの変動に伴う処理時間の増減が、前記第１論理回路ブロックにおける動作環境または製造プロセスの変動に伴う処理時間の増減よりも小さい遅延素子で構成された第１遅延バッファと、前記クロック信号線と前記第２ラッチ回路との間に接続され、動作環境または製造プロセスの変動に伴う処理時間の増減が、少なくとも前記第１論理回路ブロックにおける動作環境または製造プロセスの変動に伴う処理時間の増減とほぼ同程度である遅延素子で構成された第２遅延バッファとを備えている。
【００２５】
第５の発明では、第４の発明における第１論理回路ブロックを、前記半導体論理回路を構成する複数の論理回路ブロックの内で最も処理時間の長い論理ブロックとしている。
【００２６】
第６の発明では、第４の発明における第１遅延バッファを、キャパシタからなる遅延素子を含むように構成している。
【００２７】
第７の発明では、第４の発明における第２遅延バッファを、前記第１論理回路ブロックを構成するトランジスタのゲート長とほぼ同程度のゲート長を有するトランジスタからなる遅延素子を含むように構成すると共に、第１遅延バッファを、前記第１論理回路ブロックを構成するトランジスタのゲート長よりも長いゲート長を有するトランジスタからなる遅延素子を含むように構成している。
【００２８】
第８の発明では、第７の発明における第２遅延バッファを構成するトランジスタのゲート長を、前記半導体論理回路を構成するトランジスタのゲート長の最小寸法とし、第１遅延バッファを構成する遅延素子のゲート長を、前記最小寸法のゲートの寸法増減率と、前記クロック信号の周期と、前記クロック信号線へ該クロック信号が入力されてから前記ラッチ回路のクロック端子に入力されるまでの時間とに基づいて決定するようにしている。
【００２９】
本発明によれば、以上のようにクロック信号供給回路を構成したので、次のような作用が行われる。
【００３０】
複数の論理回路ブロックの内で処理時間が一番長いクリティカルブロックにデータを渡す第１のＦＦに対して、遅延時間の変動が少ない第１の遅延バッファを介してクロック信号が供給される。一方、クリティカルブロックからデータを受け取る第２のＦＦに対して、このクリティカルブロックと同程度の遅延時間の変動を有する第２の遅延バッファを介してクロック信号が供給される。これにより、動作環境等の変動によってクリティカルブロックの処理時間が増加し、その処理結果のデータの出力タイミングが遅れると、同じ動作環境等の変動によって、第２のＦＦに供給されるクロック信号のタイミングも遅延する。従って、動作環境等が変動しても、第２のＦＦはクリティカルブロックの処理結果を受け取ることができる。
【００３１】
【発明の実施の形態】
【００３２】
（第１の実施形態）
【００３３】
図１は、本発明の第１の実施形態を示すクロック信号供給回路の構成図である。
【００３４】
このクロック信号供給回路は、論理回路ブロック１１，１２，１３の前後に設けられたＦＦ２１，２２，２３，２４に対して、入力端子３０に与えられるクロック信号ＣＬＫを供給するための回路である。
【００３５】
論理回路ブロック１１〜１３の内、論理回路ブロック１２は、複雑な演算のために処理時間を多く必要とし、動作上のクリティカルパスとなるクリティカルブロックである。一方、論理回路ブロック１１，１３は、論理回路ブロック１２に比べて処理時間の短いブロックである。
【００３６】
各ＦＦ２１〜２４は、クロック端子Ｃに与えられるクロック信号のライズエッジで、データ端子Ｄに与えれている信号をラッチして、出力端子Ｄから出力するものである。ＦＦ２１の出力側に論理回路ブロック１１の入力側が接続され、この論理回路ブロック１１の出力側が、ＦＦ２２の入力側に接続されている。同様に、ＦＦ２２の出力側に論理回路ブロック１２が接続され、この論理回路ブロック１２の出力側が、ＦＦ２３の入力側に接続されている。更に、ＦＦ２３の出力側に論理回路ブロック１３が接続され、この論理回路ブロック１３の出力側が、ＦＦ２４の入力側に接続されている。
【００３７】
クロック信号供給回路は、入力端子３０と、この入力端子３０に接続されたクロック信号線３１と、このクロック信号線３１の分岐点Ｎ１，Ｎ２，Ｎ３，Ｎ４からそれぞれ分岐して、ＦＦ２１〜２４の各クロック端子Ｃにクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を供給する遅延バッファ４１，４２，４３，４４で構成されている。
【００３８】
遅延バッファ４１は、分岐点Ｎ１とＦＦ２１のクロック端子Ｃの間を接続するもので、バッファ４１ａ，４１ｂとキャパシタ４１ｘで構成されている。分岐点Ｎ１にバッファ４１ａが接続され、このバッファ４１ａの出力側と接地電位ＧＮＤ間には、遅延素子としてキャパシタ４１ｘが接続されている。更にバッファ４１ａの出力側は、波形整形素子を兼ねたバッファ４１ｂを介してＦＦ２１のクロック端子Ｃに接続されている。
【００３９】
遅延バッファ４２は、分岐点Ｎ２とＦＦ２２のクロック端子Ｃの間を接続するもので、遅延バッファ４１と同様に、バッファ４２ａ，４２ｂと、遅延素子としてのキャパシタ４２ｘで構成されている。分岐点Ｎ２にバッファ４２ａが接続され、このバッファ４２ａの出力側と接地電位ＧＮＤ間にはキャパシタ４２ｘが接続されている。更にバッファ４２ａの出力側は、バッファ４２ｂを介してＦＦ２２のクロック端子Ｃに接続されている。
【００４０】
遅延バッファ４３は、分岐点Ｎ３とＦＦ２３のクロック端子Ｃの間を接続するもので、縦続接続された３個のバッファ４３ａ，４３ｂ，４３ｃで構成されている。
【００４１】
遅延バッファ４４は、分岐点Ｎ４とＦＦ２４のクロック端子Ｃの間を接続するもので、縦続接続された２個のバッファ４４ａ，４４ｂで構成されている。
【００４２】
各バッファ４１ａ〜４４ｂは、それぞれインバータを直列に２段接続したもので、論理回路ブロック１２等を構成する論理素子と同じプロセスで形成されている。バッファ４１ａ〜４４ｂにおけるクロック信号の伝搬時間は、温度上昇に従って増加する特性を有しており、例えば、０．１６μｍルールで設計されたバッファ１個当たりの伝搬時間は、常温（２５℃）で０．５ｎｓ、高温（１２５℃）で０．７ｎｓ程度である。
【００４３】
各遅延バッファ４１〜４４におけるクロック信号の伝搬時間は、これらを構成するバッファの数やキャパシタの容量によって調整され、常温において各ＦＦ２１〜２４に供給されるクロック信号ＣＬＫ１〜ＣＬＫ４の位相が等しくなるように設計されている。
【００４４】
図３（ａ），（ｂ）は、図１の動作の一例を示す信号タイミング図であり、同図（ａ）は標準条件時の動作を、同図（ｂ）は最悪条件時の動作を示している。以下、この図３（ａ），（ｂ）を参照しつつ、図１におけるクリティカルブロックである論理回路ブロック１２を中心とする動作を、（１）標準条件時の動作と、（２）最悪条件時の動作に分けて説明する。
【００４５】
（１）　標準条件時の動作
動作時の温度が常温で電源電圧が基準の電圧である標準条件時には、各遅延バッファ４１〜４４を介してＦＦ２１〜２４に供給されるクロック信号ＣＬＫ１〜ＣＬＫ４の位相は、図３（ａ）に示すように等しくなる。
【００４６】
ＦＦ２２のデータ端子Ｄに与えられたデータ信号は、クロック信号ＣＬＫ２のライズエッジ２ＡでこのＦＦ２２に取り込まれ、データ信号ＤＡＴ１として出力端子Ｑから出力される。ＦＦ２２から出力されたデータ信号ＤＡＴ１は、論理回路ブロック１２に与えられて所定の論理演算処理が施され、処理時間ＴＰＳの後、演算結果のデータ信号ＤＡＴ２が出力される。データ信号ＤＡＴ２は、ＦＦ２３のデータ端子Ｄに与えられる。
【００４７】
ＦＦ２３に入力されたデータ信号ＤＡＴ２は、クロック信号ＣＬＫ３の次のライズエッジ３ＢでこのＦＦ２３に取り込まれ、データ信号ＤＡＴ３として出力端子Ｑから出力される。ＦＦ２３から出力されたデータ信号ＤＡＴ３は、後段の論理回路ブロック１３に与えられる。
【００４８】
標準条件時には、クロック信号ＣＬＫ２，３の位相差はないので、クロック信号ＣＬＫ２のライズエッジ２Ｂと、クロック信号ＣＬＫ３のライズエッジ３Ｂは同一タイミングである。従って、論理回路ブロック１２の処理時間ＴＰＳが、クロック信号ＣＬＫの周期ＴＣよりも短ければ、クロック信号ＣＬＫ３によって、データ信号ＤＡＴ２をＦＦ２３に取り込むことができる。
【００４９】
（２）　最悪条件時の動作
動作状態における温度が例えば１２５℃の高温となり、電源電圧が動作保証限度の最低電圧に低下するような最悪条件になると、論理回路ブロック１１〜１３における各演算時間は、標準条件時よりも増加する。
【００５０】
温度上昇による演算時間の増加要因としては、配線の電子移動度の低下による抵抗の増加、トランジスタのチャネルの電荷移動度の低下によるチャネル抵抗の増加、及びバッファのドライブ能力の低下等が挙げられる。また、電源電圧の低下による演算時間の増加要因としては、トランジスタのＶｄｓ（ドレイン・ソース間電圧）の低下によるドライブ能力の低下と、Ｖｄｓに対する閾値電圧Ｖｔｈの割合の増加によって、ゲート電圧が閾値電圧を越えるまでの時間が大きくなること等が挙げられる。
【００５１】
このような要因により、最悪条件時におけるクリティカルパスである論理回路ブロック１２の演算時間は、図３（ｂ）に示すように、増加分ΔＴＰが増えてＴＰＳ＋ΔＴＰとなる。
【００５２】
このような要因は、論理回路ブロック１２と同じプロセスで形成された各遅延バッファ４１〜４４中のバッファ４１ａ〜４４ｂにも影響し、最悪条件時には、これらのバッファ４１ａ〜４４ｂによるクロック信号の伝搬時間も論理回路ブロック１２の演算時間と同様に増加する。
【００５３】
遅延バッファ４１〜４４の内、遅延バッファ４３，４４は、トランジスタによるバッファだけで構成されているので、トランジスタ特有の遅延時間が発生する。一方、遅延バッファ４１，４２は、バッファに加えてキャパシタを遅延素子として使用しているので、トランジスタ特有の遅延時間の増加が少なくなる。
【００５４】
これにより、最悪条件時のクロック信号の遅延時間の増加は、遅延バッファ４１，４２で小さく、遅延バッファ４３，４４で大きくなり、図３（ｂ）に示すように、クロック信号ＣＬＫ２に対して、クロック信号ＣＬＫ３がΔＴＣだけ遅れることになる。
【００５５】
ＦＦ２２のデータ端子Ｄに与えられたデータ信号は、図３（ｂ）に示すように、クロック信号ＣＬＫ２のライズエッジ２ＣでこのＦＦ２２に取り込まれ、データ信号ＤＡＴ１として出力端子Ｑから出力される。ＦＦ２２から出力されたデータ信号ＤＡＴ１は、論理回路ブロック１２に与えられて所定の論理演算処理が施され、処理時間ＴＰＳ＋ΔＴＰの後、演算結果のデータ信号ＤＡＴ２が出力される。データ信号ＤＡＴ２は、ＦＦ２３のデータ端子Ｄに与えられる。
【００５６】
ＦＦ２３に入力されたデータ信号ＤＡＴ２は、クロック信号ＣＬＫ３の次のライズエッジ３ＤでこのＦＦ２３に取り込まれ、データ信号ＤＡＴ３として出力端子Ｑから出力される。ＦＦ２３から出力されたデータ信号ＤＡＴ３は、後段の論理回路ブロック１３に与えられる。
【００５７】
最悪条件時には、クロック信号ＣＬＫ３はクロック信号ＣＬＫ２に対して、ΔＴＣだけ遅れるので、クロック信号ＣＬＫ２のライズエッジ２Ｃから、クロック信号ＣＬＫ３のライズエッジ３Ｄまでの時間は、クロック信号ＣＬＫの周期ＴＣよりもΔＴＣだけ長くなる。従って、論理回路ブロック１２の処理時間がΔＴＰだけ増加しても、ＴＰＳ＋ΔＴＰ＜ＴＣ＋ΔＴＣであれば、クロック信号ＣＬＫ３のライズエッジ３Ｄで、データ信号ＤＡＴ２をＦＦ２３に取り込むことができる。
【００５８】
以上のように、この第１の実施形態のクロック信号供給回路は、クリティカルパスとなる論理回路ブロック１２にデータ信号ＤＡＴ１を与えるＦＦ２２に対して、キャパシタで遅延時間を調整してクロック信号ＣＬＫ２を供給する遅延バッファ４２と、この論理回路ブロック１２から出力されるデータ信号ＤＡＴ２を取り込むＦＦ２３に対して、論理回路ブロック１２と同じプロセスで形成されたトランジスタによって遅延時間を調整してクロック信号ＣＬＫ３を供給する遅延バッファ４３を有している。
【００５９】
これにより、温度上昇や電源電圧の低下等によって論理回路ブロック１２の処理時間が長くなっても、この論理回路ブロック１２の処理結果を取り込むためのクロック信号ＣＬＫ３も遅延するので、各種条件のばらつきによる動作速度の低下が抑制され、最悪条件下での性能低下を少なくすることができるという利点がある。
【００６０】
（第２の実施形態）
【００６１】
図４は、本発明の第２の実施形態を示すクロック信号供給回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。なお、この図４では、クリティカルパスとなる論理回路ブロック１２とその前後のＦＦ２２，２３に対するクロック信号供給回路のみを示している。
【００６２】
クロック信号線３１の分岐点Ｎ３には、図１と同様に、ゲート長が０．１６μのトランジスタによる３個のバッファ４３ａ〜４３ｃで構成された遅延バッファ４３が接続され、この遅延バッファ４３の出力側がＦＦ２３のクロック端子Ｃに接続されている。
【００６３】
一方、クロック信号線３１の分岐点Ｎ２には、ゲート長の長い（例えば、０．８μｍ以上）トランジスタで構成された３個のバッファ５０ａ〜５０ｃを縦続接続した遅延バッファ５０が接続され、この遅延バッファ５０の出力側がＦＦ２２のクロック端子Ｃに接続されている。
【００６４】
各遅延バッファ４３，５０によるクロック信号の伝搬時間は、これらを構成するバッファの数によって調整され、標準条件下で各ＦＦ２２，２３に供給されるクロック信号ＣＬＫ２，ＣＬＫ３の位相が等しくなるように設計されている。
【００６５】
このように設計されたクロック信号供給回路の製造プロセス時のばらつきについて説明する。
【００６６】
プロセス変動による動作速度低下の原因としては、トランジスタのゲート酸化膜が厚くなって閾値電圧が高くなること、ゲート膜が太く仕上がってゲート長が増加してチャネル抵抗が増加すること、及びチャネル中のキャリアの減少によるチャネル抵抗の増加等が挙げられる。この内、ゲート膜の太さ（即ち、ゲート長）に関しては、設計された目標のゲート長が長いほどプロセス変動による誤差の割合が小さくなる。
【００６７】
このため、製造プロセスのばらつきによってゲート膜が太くなった場合、論理回路ブロック１２における処理時間は標準状態での処理時間ＴＰＳに対して、ΔＴＰだけ増加する。また、これと同時に形成される遅延バッファ４３におけるクロック信号の遅延時間もΔＴＣだけ増加する。一方、遅延バッファ５０内のバッファ５０ａ〜５０ｃのゲート長は長く設計されているので、製造プロセスのばらつきによる遅延時間の増加は僅少である。
【００６８】
従って、製造プロセスのばらつきによって論理回路ブロック１２の処理時間がΔＴＰだけ増加しても、ＴＰＳ＋ΔＴＰ＜ＴＣ＋ΔＴＣであれば、クロック信号ＣＬＫ３によって、データ信号ＤＡＴ２をＦＦ２３に取り込むことができる。
【００６９】
以下、本実施形態の遅延バッファ５０を構成するトランジスタのゲート長の求め方について、例を挙げて説明する。
【００７０】
例えば、このクロック信号供給回路を含む半導体論理回路において、回路を構成するトランジスタの最小ゲート長を０．１６μｍ、入力端子３０に入力されるクロック信号ＣＬＫの周期を１０ｎｓ、入力端子３０に入力されたクロック信号ＣＬＫがＦＦ２２，２３のクロック端子Ｃに到達するまでの時間を３ｎｓ、最小ゲート長における寸法の増減率（ばらつき）を１０％とし、最小のゲート長のトランジスタによって論理ブロック１２と遅延バッファ４３を構成する場合、標準条件下において、クロック信号ＣＬＫが、入力端子３０からゲート長の長いトランジスタで構成された遅延バッファ５０を介してＦＦ２２のクロック端子Ｃに到達するまでの時間、及び入力端子３０からＦＦ２３のクロック端子Ｃに到達するまでの時間は共に３ｎｓとなるように設計される。
【００７１】
また、論理回路ブロック１２における処理時間ＴＰＳは、最悪条件下（例えば、最小ゲート長が１０％増加した場合）において、１０ｎｓ以内となるように設計するため、標準条件下では１０％のゲート長の増加分を加味し、９．０９ｎｓ程度になるように設計される。
【００７２】
最悪条件下においては、論理回路ブロック１２や遅延バッファ４３を構成するトランジスタのゲート長は、最小ゲート長の１０％、つまり約０．０１６μｍ程度長くなる。即ち、最小ゲート長を有するトランジスタで構成される論理回路ブロック１２や遅延バッファ４３では、ゲート長が０．１７６μｍとなり、標準条件下におけるゲート長に比べて１０％長くなる。これに対し、最小ゲート長よりも約５倍（０．８μｍ）長いゲート長で設計されたトランジスタで構成される遅延バッファ５０では、ゲート長は０．８１６μｍとなり、標準条件下におけるゲート長に比べて２％しか長くならない。
【００７３】
この結果、最小ゲート長を有するとランジスタで構成される論理ブロック１２や遅延バッファ４３では、共に標準条件下における処理時間に比べて約１０％処理時間が増加し、論理回路ブロック１２における処理時間ＴＰＳは１０ｎｓ程度、入力端子３０からＦＦ２３のクロック端子Ｃまでの遅延時間は３．３ｎｓ程度となる。これに対し、ゲート長の長いトランジスタで構成される遅延バッファ５０では、標準条件下における遅延時間に比べて約２％程度遅延時間が増加し、入力端子３０からＦＦ２２のクロック端子Ｃまでの遅延時間は３．０６ｎｓ程度となる。
【００７４】
つまり、本実施形態のクロック信号供給回路によれば、最悪条件下における論理回路ブロック１２は、クロック信号ＣＬＫの周期１０ｎｓに入力端子３０からＦＦ２３のクロック端子Ｃまでの遅延時間（３．３ｎｓ）から、入力端子３０からＦＦ２２のクロック端子Ｃまでの遅延時間（３．０６ｎｓ）の差（０．２４ｎｓ）を加えた時間（１０．２４ｎｓ）内に処理が行われるように設計すれば良い。従って、標準条件下における論理回路ブロック１２の処理時間ＴＰＳは、９．３１ｎｓ程度に設計すれば良い。
【００７５】
上述した条件において、このクロック供給回路を用いれば、論理回路ブロック１２における処理時間ＴＰＳを約０．２２ｎｓ長く設計することができるようになり、設計に要する時間を短縮することができる。
【００７６】
また、トランジスタのＩｄ（ドレイン電流）−Ｖｄ（ドレイン電圧）特性における飽和領域の電流は、ゲート長の長いものの方が、ゲート長の短いものに比べてより一定の値となるため、ゲート長が長いほど電源電圧の低下の影響が少ないという特徴がある。
【００７７】
以上のように、この第２の実施形態のクロック信号供給回路は、クリティカルパスとなる論理回路ブロック１２にデータ信号ＤＡＴ１を与えるＦＦ２２に対して、ゲート長の長いトランジスタによって遅延時間を調整してクロック信号ＣＬＫ２を供給する遅延バッファ５０と、この論理回路ブロック１２から出力されるデータ信号ＤＡＴ２を取り込むＦＦ２３に対して、論理回路ブロック１２と同じレベルのゲート長で形成されたトランジスタによって遅延時間を調整してクロック信号ＣＬＫ３を供給する遅延バッファ４３を有している。
【００７８】
これにより、製造プロセスのばらつきや、電源電圧の低下等によって論理回路ブロック１２の処理時間が長くなっても、この論理回路ブロック１２の処理結果を取り込むためのクロック信号ＣＬＫ３も遅延するので、第１の実施形態と同様の利点がある。
【００７９】
更に、キャパシタによる遅延時間の調整よりも、ゲート長を長くして遅延時間を調整する方が、シミュレーション等による設計が容易であり、かつ現時点の製造技術で高い精度が得られるという利点がある。
【００８０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００８１】
（ａ）　各遅延バッファ４１〜４４，５０におけるバッファの数は、一例であり、クロック信号線３１の引き回し状態やＦＦ２１〜２４の位置、及び各バッファの遅延時間等に応じて決定する必要がある。
【００８２】
（ｂ）　図１のクロック信号供給回路は、３段の論理回路ブロック１１〜１３にデータの受け渡しを行う４個のＦＦ２１〜２４に対して、クロック信号ＣＬＫを供給するものであるが、論理回路ブロックの数はこれに制限されない。
【００８３】
クリティカルブロックの前段側にあるＦＦに対して、遅延時間の変動が少ない遅延バッファを介してクロック信号ＣＬＫを供給し、このクリティカルブロックの後段側にあるＦＦに対して、遅延時間の変動が大きな遅延バッファを介してクロック信号ＣＬＫを供給するように構成すれば良い。
【００８４】
【発明の効果】
【００８５】
以上詳細に説明したように、第１の発明では、クリティカルブロックにデータを渡す第１のＦＦに対して、遅延時間の変動が少ない遅延素子でクロック信号を供給する第１の遅延バッファと、このクリティカルブロックからデータを受け取る第２のＦＦに対して、このクリティカルブロックと同程度の遅延時間の変動を有する遅延素子でクロック信号を供給する第２の遅延バッファを備えている。これにより、動作環境の変化等によって、クリティカルブロックの処理時間が増加しても、同時に第２のＦＦに供給されるクロック信号も遅延するので、各種条件のばらつきによる動作速度の低下が抑制され、最悪条件下での性能低下を少なくすることができる。
【００８６】
第２の発明によれば、第１の発明における第１の遅延バッファを、キャパシタによる遅延素子を用いて構成している。これにより、回路の簡素化を図ることができる。
【００８７】
第３の発明によれば、第１の発明における第２の遅延バッファを、クリティカルブロック中のトランジスタのゲート長と同程度のゲート長を有するトランジスタを用いて構成し、第１の遅延バッファを、第２の遅延バッファのトランジスタよりも長いゲート長を有するトランジスタを用いて構成している。これにより、キャパシタを用いた第２の発明よりも、シミュレーション等による設計が容易で、かつ現時点の製造技術で高い精度を得ることができる。
【００８８】
第４の発明によれば、処理時間が長い第１論理回路ブロックにデータを出力する第１ラッチ回路に対して、この第１論理回路ブロックよりも小さな遅延時間の変動を有する遅延素子でクロック信号を供給する第１遅延バッファと、この第１論理回路ブロックから出力されたデータが入力される第２ラッチ回路に対して、この第１論理回路ブロックと同程度の遅延時間の変動を有する遅延素子でクロック信号を供給する第２遅延バッファを備えている。これにより、動作環境の変化等によって、第１論理回路ブロックの処理時間が増加しても、同時に第２ラッチ回路に供給されるクロック信号も遅延するので、各種条件のばらつきによる動作速度の低下が抑制され、性能低下を少なくすることができる。
【００８９】
第５の発明によれば、第４の発明における第１論理回路ブロックを、半導体論理回路を構成する複数の論理回路ブロックの内で最も処理時間の長い論理回路ブロックとしている。これにより、クリティカルブロックにおける最悪条件下での性能低下を少なくすることができる。
【００９０】
第６の発明によれば、第４の発明における第１遅延バッファを、キャパシタによる遅延素子を用いて構成している。これにより、回路の簡素化を図ることができる。
【００９１】
第７の発明によれば、第４の発明における第２遅延バッファを、第１論理回路ブロック中のトランジスタのゲート長と同程度のゲート長を有するトランジスタを用いて構成し、第１遅延バッファを、第２遅延バッファのトランジスタよりも長いゲート長を有するトランジスタを用いて構成している。これにより、キャパシタを用いた第６の発明よりも、現時点の製造技術で高い精度を得ることができる。
【００９２】
第８の発明によれば、第７の発明における第２遅延バッファを構成するトランジスタに、半導体論理回路におけるトランジスタの内でゲート長の最小寸法のものを用いている。更に、第１遅延バッファを構成するトランジスタのゲート長を、該最小寸法の寸法増減率、クロック信号の周期、クロック信号線におけるクロック信号の伝搬時間によって決定している。これにより、シミュレーション等による設計が容易で、かつ現時点の製造技術で高い精度を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すクロック信号供給回路の構成図である。
【図２】従来の論理回路におけるクロック信号供給回路の一部を示す構成図である。
【図３】図１の動作の一例を示す信号タイミング図である。
【図４】本発明の第２の実施形態を示すクロック信号供給回路の構成図である。
【符号の説明】
１１〜１３　　論理回路ブロック
２１〜２４　　ＦＦ（フリップフロップ）
３０　　入力端子
３１　　クロック信号線
４１〜４４，５０　　遅延バッファ
４２ａ，４２ｂ，４３ａ〜４３ｃ，５０ａ〜５０ｃ　　バッファ
４２ｘ　　キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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