(57)【要約】【課題】高耐圧ＭＯＳトランジスタと低耐圧ＭＯ  Ｓトランジスタとが混在する半導体装置において、寄生トランジスタ動作を起こさなく、工程を簡単にして、且つ微細化する。【解決手段】同一半導体基板上への高耐圧ＭＯＳトランジスタと微細な低耐圧ＭＯＳトランジスタの混載において、２つのＳＴＩ（Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）を用い、その間に寄生ＭＯＳトランジスタのチャネル領域に高濃度不純物ドープされた活性領域を設け、寄生ＭＯＳトランジスタのソース、ドレイン間の電流を遮断した。【選択図】  図１
2004311891.tif 000002
【特許請求の範囲】
【請求項１】
同一の半導体基板上に設けられた複数の高耐圧ＭＯＳトランジスタとサブミクロンのゲート長を有する複数の低耐圧ＭＯＳトランジスタを有する半導体装置において、
前記複数の低耐圧ＭＯＳトランジスタが形成される前記半導体基板の低耐圧領域の素子分離として前記低耐圧領域の表面に設けた第１の浅溝と、前記浅溝に埋め込まれた第１の誘電体よりなる第１のＳＴＩと、
前記複数の高耐圧ＭＯＳトランジスタが形成される前記半導体基板の高耐圧領域の素子分離として前記高耐圧領域の表面に間隔をおいて設けられた２つの第２の浅溝と、それぞれの前記第２の浅溝に埋め込まれた第２の誘電体体より成る第２のＳＴＩと、
前記２つの第２の浅溝の間の基板表面に形成された高濃度不純物領域であるチャネルカット領域より成る半導体装置。
【請求項２】
前記第２の浅溝は、前記高耐圧ＭＯＳトランジスタを取り囲むように形成されている請求項１記載の半導体装置。
【請求項３】
前記チャネルカット領域は、前記高耐圧ＭＯＳトランジスタを取り囲むように形成されている請求項２記載の半導体装置。
【請求項４】
前記チャネルカット領域は、隣り合った２つの高耐圧ＭＯＳトランジスタの間に形成されている請求項１記載の半導体装置。
【請求項５】
前記高耐圧及び低耐圧ＭＯＳトランジスタのゲート電極と、半導体装置の配線とが同時に形成されている請求項１記載の半導体装置。
【請求項６】
前記チャネルカット領域は、前記高耐圧又は低耐圧ＭＯＳトランジスタのソース・ドレイン領域の不純物のドープと同時に形成された請求項１記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同一半導体基板上に高耐圧ＭＯＳ（以下、ＨＶＭＯＳと言う）トランジスタと低耐圧ＭＯＳ（以下、ＬＶＭＯＳと言う）トランジスタを混載形成した半導体装置に関するものである。ＨＶＭＯＳトランジスタは、通常液晶表示装置若しくはサーマルヘッド駆動用のトランジスタであり、動作電圧、出力電圧は８Ｖ〜５０Ｖである。また、ＬＶＭＯＳトランジスタは、通常０．２５μｍ以下のプロセスで製造されるサブミクロンのゲート長を持つトランジスタを言い、動作電圧は、０．９〜３．３Ｖ程度のであり、メモリ、論理回路に適用される。
【０００２】
【従来の技術】
従来技術においては、複数の高耐圧（ＨＶ）ＭＯＳトランジスタを同一基板に形成した場合、隣同士のトランジスタを分離するための素子分離が形成される。一般に、素子分離を挟んで形成されたソース領域やドレイン領域と素子分離上に形成された配線とにより寄生トランジスタが形成される。特にＨＶＭＯＳトランジスタ領域で使われる配線には、通常高電圧が印加されるため寄生トランジスタが形成され易く、動作され易くなる。
【０００３】
高耐圧（ＨＶ）ＭＯＳトランジスタと微細な低耐圧（ＬＶ）ＭＯＳトランジスタを混載する場合には、特にＨＶＭＯＳトランジスタ形成領域で形成される寄生ＭＯＳトランジスタの閾値電圧を上げる必要がある。これによりＨＶＭＯＳトランジスタの動作電圧以下での寄生ＭＯＳトランジスタとしてのソース、ドレイン間にチャネルとなる反転領域の形成を妨げることができる。また、寄生ＭＯＳトランジスタのソース、ドレイン間の距離を離すことによりパンチスルーを妨げることにより素子間の分離を確保している。具体的には寄生ＭＯＳトランジスタの閾値電圧を上げるためには、素子分離として、Ｌｏｃｏｓや最近ではＳＴＩ（Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）構造などが用いられ、更に厚い（フィールド）酸化膜下にチャネルストッパー用の不純物ドープ（フィールドドープ）を行っている。
【０００４】
図９（ａ）にＳｉ基板１上に形成された４０００Åから６０００Åの膜厚を有するＬｏｃｏｓフィールド酸化膜１０３を用い素子分離を行う場合の従来技術を示す（例えば、特許文献１参照）。寄生トランジスタは、Ｌｏｃｏｓであるフィールド酸化膜１０３によりお互いに離間する２つのそれぞれのＨＶＭＯＳトランジスタに存在する低濃度ソース・ドレイン領域３１、３１、配線１６、寄生ＭＯＳトランジスタのゲート絶縁膜に相当する層間絶縁膜３７が形成されている。そして、反転（チャネル形成）を防止するために、寄生ＭＯＳトランジスタとしてのチャネル領域、つまりフィールド酸化膜１０３の直下にイオン注入により基板と同一導電型の高濃度不純物領域であるフィールドドープ領域１０４を形成している。
【０００５】
図９（ｂ）に、フィールド酸化膜として、Ｓｉ基板１上に形成された３０００Å程度の酸化膜膜厚を有するＳＴＩ（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ浅溝分離）１７で素子分離を行う場合の従来技術を示す（例えば、特許文献２参照）。図９（ａ）と同様で、お互いに離間する２つのＨＶＭＯＳトランジスタ間に形成されたＬｏｃｏｓの代わりにＳＴＩ１７で素子分離されている。ＳＴＩ１７直下に形成されるチャネル領域にイオン注入によりより高濃度の不純物を有するフィールドドープ領域１０４を形成している。つまり、ＳＴＩ１７は、Ｓｉ基板１の表面に浅溝（トレンチ）１７ａを形成し、その溝に誘電体膜１７ｂである酸化膜を埋め込んだものである。更に、その酸化膜直下にＳｉ基板の不純物と同一導電型の不純物をより多く導入したフィールドドープ領域１０４が通常形成される。
【０００６】
【特許文献１】
特開平９−３１２３９９号公報（第２０頁、図３）
【０００７】
【特許文献２】
特開平１０−２７８４０号公報（第５頁、図１（ｂ））
【０００８】
【発明が解決しようとする課題】
図９（ａ），（ｂ）に示した従来の素子分離方法で高耐圧ＭＯＳトランジスタを形成する場合には、使用する電圧に依存して寄生トランジスタの閾値電圧を上げなければならない。使用電圧が高ければＨＶＭＯＳトランジスタ間に形成される寄生トランジスタのゲート酸化膜に相当するフィールド酸化膜１０３を厚くするか、もしくは寄生トランジスタのフィールド酸化膜直下のチャネル領域にチャネルストッパー用の不純物（フィールド）ドープ１０４を導入しなければならなかった。
【０００９】
ＨＶＭＯＳトランジスタ部分のＬｏｃｏｓのフィールド酸化膜１０３を厚くする場合には、混在している低耐圧（ＬＶ）ＭＯＳトランジスタ部分の素子分離も同様に、工程上の観点から厚いフィールド酸化膜１０３を用いることになる。更に、Ｌｏｃｏｓを使った素子分離はＬｏｃｏｓのバーズビーク領域のために大きな面積を必要とし、サブミクロンのゲート長を有するＬＶＭＯＳトランジスタとのコンパクトな混載が困難であった。
【００１０】
またチャネルストッパー用の不純物ドープ濃度を濃くした場合には、接合耐圧が低下してしまうために、２つの不純物ドープを濃い領域間の距離を離さなければならず、高耐圧ＭＯＳトランジスタ形成領域の面積を増大させてしまっていた。
【００１１】
【問題点を解決するための手段】
本発明においては、隣り合った２つのＨＶＭＯＳトランジスタ間に素子分離として、その間に２つのＳＴＩを設け、その２つのＳＴＩに挟まれた寄生ＭＯＳトランジスタのチャネル（形成）領域（活性領域）をＳｉ基板表面とし、そのチャンネル形成領域にチャンネルストッパとしての不純物（Ｓｉ基板の不純物と同一導電型の不純物）をドープする。そしてこのドープは、ＨＶＭＯＳトランジスタ及びＬＶＭＯＳトランジスタのソース、ドレインの形成時に同時に高濃度不純物ドープすることができる。
【００１２】
本発明においては、チャネルストッパー用としてのみの不純物注入（形成）を行わない（ソース・ドレインの形成と同時）ので、製造工程を簡略化できる。またＬＶＭＯＳトランジスタ領域の微細トランジスタ用の素子分離としても１条のＳＴＩ素子分離を用いることができるので、サブミクロンのゲート長を有するＬＶＭＯＳトランジスタとのコンパクトな混載が可能となる。
【００１３】
【発明の実施の形態】
図１に本発明の実施例の構造断面図を示し、以下にその説明をする。Ｓｉ基板１上に高耐圧（ＨＶ）ＭＯＳトランジスタを形成するＨＶ領域１８中に設けられたＨＶＮｗｅｌｌ２とＨＶＰｗｅｌｌ３と、ＬＶＭＯＳトランジスタを形成するＬＶ領域１９中に設けられたＬＶＮｗｅｌｌ４とＬＶＰｗｅｌｌ５が配置されている。各ＨＶＰ（Ｎ）ＭＯＳトランジスタ素子の形成領域１８内では、２条のＳＴＩ１７により素子分離されている。各ＬＶＰ（Ｎ）ＭＯＳトランジスタ素子の形成領域１９内では、１条のＳＴＩ１７により素子分離されている。
【００１４】
ＨＶＮｗｅｌｌ２は、ＨＶＭＯＳ形成領域でＮ導電型不純物の領域である。ＨＶＰｗｅｌｌ３は、ＨＶＭＯＳ形成領域でＰ導電型不純物の領域である。ＬＶＮｗｅｌｌ４は、ＬＶＭＯＳ形成領域でＮ導電型不純物の領域である。そしてＬＶＰｗｅｌｌ５は、ＬＶＭＯＳ形成領域でＰ導電型不純物の領域である。
【００１５】
ＨＶＮｗｅｌｌ２には、ＰチャンネルのＨＶＭＯＳ（ＨＶＰＭＯＳ）トランジスタ７が複数形成されている。ＨＶＰＭＯＳトランジスタ７は、ＨＶゲート酸化膜２６、その上に形成されたゲート電極２８と、ゲート電極２８の両脇に形成されたＰ型の低濃度ソース・ドレイン領域２３とその外側に形成されたＰ型の高濃度ソース・ドレイン領域３２よりなる。Ｐ型の低濃度ソース・ドレイン領域２３の形成により、高耐圧であるＨＶＰＭＯＳトランジスタ７となる。これらの高耐圧であるＨＶＰ（Ｎ）ＭＯＳ７、（６）の構造は本例に係らず、その他従来の構造でも良い。更に、それらの上に層間絶縁膜３７が形成され、その上の配線１６と高濃度ソース・ドレイン領域３１等と結線するコンタクト３８が層間絶縁膜３７に形成されている。これは、一般のＰＭＯＳの構成である。ＨＶＮｗｅｌｌ２には、その電位を固定するため図示しないタップが設けられている。
【００１６】
ＨＶＮｗｅｌｌ２表面に形成され、隣り合った２つのＨＶＰＭＯＳトランジスタ７、７間に、間隔を設けて２つ（２条）のＳＴＩ１７、１７が形成されている。それぞれのＳＴＩ１７、１７は、２つのＨＶＰＭＯＳトランジスタ７、７の配置方向と直角な方向に長く延びている。その拡大した断面図は、図９に示されている。２つのＳＴＩ１７、１７は以下の構造である。隣り合った２つのＨＶＰＭＯＳトランジスタ７、７間に２つの浅溝１７ａ、１７ａが形成されており、それぞれの溝に誘電体１７ｂ、１７ｂが埋め込まれている。誘電体１７ｂは通常酸化膜である。２つのＳＴＩ１７、１７の両外脇には、それぞれのＨＶＰＭＯＳトランジスタ７、７のＰ導電型の高濃度ソース・ドレイン領域２３、２３が形成されている。それぞれの浅溝１７ａ、１７ａはそれぞれの高濃度ソース・ドレイン領域２３、２３と通常接触している。２つの浅溝１７ａ、１７ａの間には、ＨＶＮｗｅｌｌ２の表面が現れることになる。２つの浅溝１７ａ、１７ａの間にのＨＶＮｗｅｌｌ２の表面には、後で説明するＨＶＮＭＯＳトランジスタ６の低濃度ソース・ドレイン領域３１の形成と同時に形成された図示しないがＮ導電型不純物濃度の比較的高いＨＶＮ＋チャネルカット層（フィールドドープ）３９が形成されている。
【００１７】
更に、その上に、ＨＶＮＭＯＳトランジスタ６の高濃度ソース・ドレイン領域２２の形成と同時に形成されたＮ導電型不純物濃度の高いＨＶＮ＋＋チャネルカット層１４が形成されている。なお、Ｎ導電型不純物濃度の比較的高いＨＶＮ＋チャネルカット層３９は形成されていなくても、本願発明の効果は有する。これらＳＴＩ１７の上には、層間絶縁膜３７が形成されており、その上には、配線１６が形成されることになる。この配線１６には、ＨＶＰＭＯＳトランジスタ７、ＨＶＮＭＯＳトランジスタ６に関わる配線であるため、高電圧（８〜５０Ｖ）が印加されている。この高電圧を印加された配線１６の下に、２つの浅溝１７ａに挟まれたＨＶＮｗｅｌｌ２領域表面にＨＶＮ＋＋チャネルカット層１４が形成されているため、極性は反転することがない。つまり寄生トランジスタが動作しない。
【００１８】
図１にもどり、ＨＶＰｗｅｌｌ３領域表面には、ＮチャンネルのＨＶＭＯＳ（ＨＶＮＭＯＳ）トランジスタ６が複数形成されている。ＨＶＮＭＯＳトランジスタ６は、ＨＶＰＭＯＳトランジスタ７と同様な構成で、導電型の異なる各要素のより構成されている。ＨＶＰＭＯＳ７のＰ型低濃度ソース・ドレイン領域３２の代わりに導電型の異なるＨＶＮＭＯＳのＮ型低濃度ソース・ドレイン領域３１が形成されている。その上に、ＨＶＰＭＯＳ７のＰ型の高濃度ソース・ドレイン領域２３の代わりに導電型の異なるＨＶＮＭＯＳトランジスタ６のＮ型の高濃度ソース・ドレイン領域２２が形成されている。
【００１９】
更に、ＨＶＰｗｅｌｌ３には、２つのＨＶＮＭＯＳトランジスタ６、６の間に２つ（２条）のＳＴＩ１７、１７が形成されている。２つの浅溝１７ａ、１７ａ（ＳＴＩ１７、１７）の間には、ＨＶＰＭＯＳトランジスタ７の低濃度ソース・ドレイン領域３１の形成と同時に形成されたＰ導電型不純物濃度の比較的高いＨＶＰ＋チャネルカット層が形成されている。更に、その上に、ＨＶＰＭＯＳトランジスタ７の高濃度ソース・ドレイン領域２３の形成と同時に形成されたＰ導電型不純物濃度の高いＨＶＰ＋＋チャネルカット層１５が形成されている。前述のように、Ｐ導電型不純物濃度の比較的高いＨＶＰ＋チャネルカット層の形成は必須ではない。
【００２０】
このＳＴＩ１７、１７の上には、層間絶縁膜３７が形成されており、その上には、配線１６が形成されることになる。この配線１６には、ＨＶＰＭＯＳトランジスタ７、ＨＶＮＭＯＳトランジスタ６に関わる配線であるため、高電圧（８〜５０Ｖ）が印加されている。２つの浅溝１７ａに挟まれたＨＶＮｗｅｌｌ２領域表面にＨＶＰ＋＋チャネルカット層１５が形成されているため、この高電圧を印加された配線１６により、ＨＶＰ＋＋チャネルカット層１５の極性は反転することがない。つまり寄生トランジスタが動作しない。寄生トランジスタの閾値が高くなるということである。つまり、素子分離は、ＨＶＰＭＯＳ７と導電極性を除きほぼ同じ構造である。
【００２１】
また、Ｓｉ基板１上には、低耐圧ＭＯＳトランジスタ形成領域１９が設けられている。この領域１９は、複数の低耐圧（ＬＶ）ＰＭＯＳトランジスタ９を形成するＮ型のウェル領域であるＬＶＮｗｅｌｌ４と、複数の低耐圧（ＬＶ）ＮＭＯＳトランジスタ８を形成するＰ型のウェル領域であるＬＶＰｗｅｌｌ５よりなる。この領域では、演算回路、論理回路を構成するもので、大出力する必要のないものである。
【００２２】
ＬＶＮｗｅｌｌ４にはＬＶＰＭＯＳ用のＰ型高濃度ソース・ドレイン領域２５を有するＬＶＰＭＯＳトランジスタ９が複数形成されている。ＬＶＰｗｅｌｌ５にはＮ型高濃度ソース・ドレイン領域２４を有するＬＶＮＭＯＳトランジスタ８が複数形成されている。それぞれの同一導電型低耐圧ＭＯＳトランジスタ同士の素子間の分離は、１つの浅溝１７ａとその溝に１７ａに埋め込まれた誘電体１７ｂにより行なわれている。低耐圧ＬＶＭＯＳに於ける寄生トランジスタは、ゲート電極となる配線１６に印加される電圧が低いので、浅溝１７ａとそれに埋め込まれた誘電体１７ｂのみで素子分離可能である。勿論それらの上には、層間絶縁膜が形成され、その上に配線１６が形成されている。なお、ＬＶ領域１９の素子分離は、ＨＶ領域１８での素子分離であるＳＴＩ１７と同じ構造でもいい。しかしこの場合は、浅溝１７ａが２つあるので、面積が大きくなる。
【００２３】
図８（ｂ）に示された従来技術と図９に示された本発明の寄生ＭＯＳトランジスタの閾値の比較を図１０に示す。寄生ＭＯＳトランジスタのソース・ドレイン領域間の距離３３を変数として、このＮ型の寄生ＭＯＳトランジスタの閾値電圧を示したものが図１０である。本発明においては、高濃度に不純物ドープされたＨＶＰ＋＋チャネルカット１５を配しているので、寄生ＭＯＳトランジスタは高い閾値電圧を有している。隣り合ったＨＶＰ（Ｎ）ＭＯＳトランジスタ６（７）のＰ（Ｎ）型高濃度ソース・ドレイン領域２２、２２（２３、２３）（寄生ＭＯＳトランジスタのソース・ドレイン領域間の距離）間の距離３３が１μｍ以下でも閾値５０Ｖを維持している。図９（ｂ）に示した従来例では、１２Ｖ程度である。
【００２４】
図２に図１で説明した実施例の主要部分の平面図を示す。なお、縮尺は、図１と異なっている。Ｓｉ基板１上に配置されたＨＶＭＯＳトランジスタを形成するＨＶ領域１８中に設けられたＨＶＮｗｅｌｌ２とＨＶＰｗｅｌｌ３と、ＬＶＭＯＳトランジスタを形成するＬＶ領域１９中に設けられたＬＶＮｗｅｌｌ４とＬＶＰｗｅｌｌ５からなる。
【００２５】
ここではＰ型Ｓｉ基板１について説明する。ＨＶＮｗｅｌｌ領域２には、２つのＨＶＰＭＯＳトランジスタ７が描かれている。それら７、７の間に、２つのＨＶＰＭＯＳトランジスタ７の間に２条の浅溝１７ａ、１７ａと、その浅溝１７ａ、１７ａ  に埋め込まれた誘電体１７ｂ、１７ｂよりなるＳＴＩ１７が２条形成されている。２つのＳＴＩ１７、１７の間にＨＶＮｗｅｌｌ領域２の表面が現れており、その表面には、ＨＶＮ＋＋チャネルカット領域（層）１４が形成されている。また、前記ＨＶＮ＋＋チャネルカット層１４を跨ぐ様に配線１６が形成されている。
【００２６】
ＨＶＰｗｅｌｌ領域３には、前述と同様にＨＶＮＭＯＳトランジスタ６とその他が形成されている。この領域での２つのＳＴＩ１７の間に表面には、ＨＶＰ＋＋チャネルカット領域（層）１５が形成されている。前述のものと極性が異なるだけである。
【００２７】
ＬＶＮｗｅｌｌ領域４はＬＶＰＭＯＳトランジスタ９が形成され、ＬＶＰｗｅｌｌ領域５にはＬＶＮＭＯＳトランジスタ８が形成されている。素子間の分離にはＨＶ領域１８とＬＶ領域１９と同じ１条のＳＴＩ１７のみが使われている。
【００２８】
図３（ａ）と図３（ｂ）は本発明の実施例の別の平面図を示す。隣接した２つのＨＶＰ（Ｎ）ＭＯＳトランジスタ７（６）の隣接部分を示している。図３（ａ）には、ＨＶＮｗｅｌｌ２中に設けられた２つのＨＶＰＭＯＳトランジスタ７，７が描かれている。それぞれのトランジスタ７，７には、ゲート電極２８とそれらの両脇にＨＶＰＭＯＳトランジスタ７のＰ型低濃度ソース・ドレイン領域３２，３２，３２，３２が形成されている。それぞれのＨＶＰＭＯＳトランジスタ７のゲート電極２８部分を除いてＮ型低濃度ソース・ドレイン領域３２，３２の周りは、ＳＴＩ１７にて囲まれている。図示しないが、Ｐ型低濃度ソース・ドレイン３２とＳＴＩ１７の間にはＰ型高濃度ソース・ドレイン領域２３が形成されている場合もある。そして、ＨＶＮ＋＋チャンネルカット１４は、ＳＴＩ１７を介して、ＨＶＰＭＯＳトランジスタ７のゲート電極２８部分を除いてそれぞれのＰ型低濃度ソース・ドレイン領域３２，３２（及び図示しないＰ型高濃度ソース・ドレイン領域を含む領域）の周りに形成されている。つまり、それぞれのＨＶＮ＋＋チャンネルカット領域１４、１４はそれぞれのＨＶＰＭＯＳトランジスタ７、７を囲む様に形成されている。
【００２９】
そして、配線１６は、図３（ａ）の様に、設計上隣り合ったＨＶＰＭＯＳトランジスタ７、７の素子分離部を跨ぐように設けられる。配線１６は、一般にゲート電極２８には直接電気的に接続さている必要がない。中間絶縁膜を介してゲート電極２８上に形成されている場合と、ゲート電極２８と重ならないように層間絶縁膜３７上に形成されている場合がある。つまり、ＨＶＮ＋＋チャネルカット領域１４を用いてＨＶＰＭＯＳトランジスタ７囲み、寄生トランジスタのチャネル形成を遮断している。
【００３０】
また、図３（ｂ）のように寄生ＭＯＳトランジスタのチャネル領域となる配線１６の下のみにＨＶＮ＋＋チャネルカット領域１４を配置しても構わない。このときＨＶＮ＋＋チャネルカット領域１４端と配線１６の距離２２は配線１６に印加される電圧と寄生ＭＯＳトランジスタの閾値電圧により決まる。
【００３１】
図４は本発明の工程順の断面図を示したものである。ここでは２．５Ｖの動作電圧を有する０．２５μｍのプロセスルールを持つＬＶＭＯＳトランジスタ８，９とに２０Ｖの動作電圧を有するＨＶＭＯＳトランジスタ６、７を混載する場合についての工程を説明する。
【００３２】
図４（ａ）に示すように、Ｐ型のＳｉ基板１にＨＶＰＭＯＳトランジスタ７形成用のＨＶＮｗｅｌｌ２とＨＶＮＭＯＳトランジスタ６形成用のＨＶＰｗｅｌｌ３を設ける。ＨＶＮｗｅｌｌ２の深さは使用する高耐圧トランジスタの動作電圧に依存する。今回は２０Ｖの耐圧に対して４μｍ程度の接合深さを有するＨＶＰｗｅｌｌ２とＨＶＮｗｅｌｌ３を作成した。ここでは、ＬＶＰｗｅｌｌ５とＬＶＮｗｅｌｌ４等とは、接合深さが異なるので、同時に形成することができない。
【００３３】
次に、図４（ｂ）のように、素子分離領域のＳＴＩ１７用の浅溝１７ａを形成する。ＨＶＭＯＳトランジスタ６、７用と微細構造であるＬＶＭＯＳトランジスタ８、９用のＳＴＩ１７とは同じ深さで、同時に形成する。ＨＶ領域１８において、浅溝１７ａは、独立してそれぞれのＨＶＭＯＳトランジスタ６、７を囲むように形成される。つまり、隣り合った２つのＨＶＭＯＳトランジスタ６、７間には、２つ（２条）の浅溝１７ａが、ＨＶＮ（Ｐ）Ｗｅｌｌ２、３の表面を挟んで形成されている。また、ＬＶ領域１９では、浅溝１７ａは、ＬＶＭＯＳトランジスタ８、９を囲むように形成される。しかし、ＨＶ領域１８と異なる点は、隣り合った２つＬＶＭＯＳトランジスタ８、９を取り囲むの浅溝１７ａの間に、ＬＶＮ（Ｐ）Ｗｅｌｌ４、５の表面が露出していないことである。浅溝１７ａの深さは２０００Å￣５０００Åである。さらに、その全ての浅溝１７ａに、誘電体１７ｂを埋め込みＳＴＩ１７とする。なお、誘電体膜１７ｂは、シリコン酸化膜、シリコン窒化膜、ＢＰＳＧ膜、及びそれらの積層膜よりなる。
【００３４】
次に、図４（ｃ）のように、Ｎ型不純物をＳＴＩ１７の誘電体膜１７ｂ越しに、ＨＶＮＭＯＳトランジスタ６のＮ型低濃度ソース・ドレイン領域３１とＨＶＮｗｅｌｌ２のＮ＋チャネルカット３９とをマスクワークとイオン注入して形成する。更に、ＳＴＩ１７の誘電体膜１７ｂ越しに、ＨＶＰＭＯＳトランジスタ７のＰ型低濃度ソース・ドレイン領域３２とＨＶＰｗｅｌｌ３のＰ＋チャネルカット４０とをＰ型不純物をマスクワークとイオン注入により形成する。ここで、  Ｎ型低濃度ソース・ドレイン領域３１とＰ型低濃度ソース・ドレイン領域３２は、ＳＴＩ１７より図１の様に深くしても良いし、ＳＴＩ１７より浅くしても良い。なお、  Ｎ＋チャネルカット３９とＰ＋チャネルカット４０とは、形成しなくても本願発明の効果を得ることができる。
【００３５】
更に、図４（ｄ）の様に、ＳＴＩ１７の誘電体膜１７ｂ越しにＬＶＭＯＳトランジスタ８、９用のＬＶＮｗｅｌｌ４とＬＶＰｗｅｌｌ５をそれぞれの不純物をドーピングして設ける。ＬＶＮ（Ｐ）ｗｅｌｌ４、５の接合深さは約１μｍである。
【００３６】
更に又、図５（ｅ）  の様に、ＨＶＭＯＳトランジスタ６、７用の厚いＨＶゲート酸化膜２６を７００Å度形成し、その後、ＬＶ領域１９の厚いＨＶゲート酸化膜２６のみを除去した後、ＬＶ領域１９上にＬＶＭＯＳトランジスタ８、９用の薄いＬＶゲート酸化膜２７を５０Å形成する。
【００３７】
その後、  図５（ｆ）    の様に、各ＭＯＳトランジスタ６、７、８、９のゲート電極２８をパターニングして形成する。
【００３８】
そして、図５（ｇ）  の様に、ＨＶＮＭＯＳトランジスタ６のＮ型の高濃度ソース・ドレイン領域２２、２つのＳＴＩ１７に挟まれたＨＶＮｗｅｌｌ２領域表面に形成するＨＶＮ＋＋チャネルカット１４と  ＬＶＮＭＯＳトランジスタ８のソース・ドレイン領域２４を同時にマスクワークとイオン注入を用いて同時に形成する。更に、ＨＶＰＭＯＳトランジスタ７のＰ型の高濃度ソース・ドレイン領域２３、２つのＳＴＩ１７に挟まれたＨＶＰｗｅｌｌ３領域表面に形成するＨＶＰ＋＋チャネルカット１５とＬＶＰＭＯＳトランジスタ９のソース・ドレイン領域２５を同時にマスクワークとイオン注入を用いて同時に形成する。Ｎ型の場合にはＡｓ（砒素）を〜ｅ１５／ｃｍ２程度、Ｐ型の場合にはＢ（ホウ素）を〜ｅ１５／ｃｍ２程度イオン注入し高濃度不純物ドープを行う。
【００３９】
本実施例の場合には、ＨＶＭＯＳトランジスタ６、７に低濃度ソース・ドレイン領域３２、３１を設けているので、ＬＶＭＯＳトランジスタのソース・ドレイン領域２４、２５とＨＶＭＯＳトランジスタ６、７の高濃度ソース・ドレイン領域２２、２３の形成は同時でかまわない。次にＰＳＧやＢＰＳＧ膜などの層間絶縁膜３７と素子間を結線するためのコンタクト３８を形成する。
【００４０】
図５（ｈ）のように、金属配線１６を自由に配置することができる。図中ではチャネルカット領域を跨ぐように形成したところを示している。
【００４１】
図６に、別の実施例の断面図を示す。素子分離領域の上に、ゲート電極と同じ層であるポリシリコン系（ポリサイト、シリサイト）配線１６が配置される場合がある。この場合、構造的には、図１の構造とＳＴＩ１７は同じであるが、素子分離領域上にポリシリコン系の配線１６が形成されているため、図４、５に示した工程では、高濃度ＨＶＮ＋＋チャンネルカット領域１４、高濃度ＨＶＰ＋＋チャンネルカット領域１５を形成することができない。
【００４２】
図４（ｂ）までの工程は同じである。次に、図６（ａ）の様にＳＴＩ１７の誘電体１７ｂ越しにＬＶＮｗｅｌｌ４、ＬＶＰｗｅｌｌ５をマスクワークとイオン注入にて形成する。
【００４３】
次に、図６（ｂ）の様に、素子分離の高濃度特ＨＶＮ＋＋（Ｐ＋＋）チャネルカット１４、１５を形成する。本実施例では２種類のＨＶＮ＋＋チャネルカット１４とＨＶＰ＋＋チャネルカット１５の両方がある場合について説明しているが、片方だけの場合でも工程削減することができる。
【００４４】
図６（ｃ）の様に、それぞれＨＶ用とＬＶ用のゲート酸化膜２６、２７を形成し、その後、図６（ｄ）、（ｅ）の様に、ゲート電極２８を形成し、この時ゲート電極２８の形成の時に、配線も同時に形成する。この配線は、チャネルカット領域を跨ぐ配線としてもよい。そして、ＨＶＮＭＯＳトランジスタの低濃度ソース・ドレイン領域３１、ＨＶＰＭＯＳトランジスタの低濃度ソースドレイン３２、  ＨＶＮＭＯＳトランジスタの高濃度ソース・ドレイン領域２３、ＨＶＰＭＯＳトランジスタの高濃度ソースドレイン２２、ＬＶＮＭＯＳソースドレイン２４、ＬＶＰＭＯＳソースドレイン２５と層間絶縁膜３７とコンタクト３８を形成する。次に、別の金属配線１６を形成する。
【００４５】
図にて説明しないが、また他の実施例の断面図を示す。ＨＶ領域１８と、ＬＶ領域１９に形成されるＳＴＩ１７の浅溝１７ａの断面形状が異なるもので、ＨＶ領域の浅溝１７ａの斜面が、比較的緩やか（寝ている）で、ＬＶ領域１９のものは急角度（立っている）である。つまり、それらを別々に形成する必要がある。この場合、  ＨＶ領域１８の素子分離性能をよくするためのものである。ＳＴＩ１７は素子分離領域を小さくするために用いられるものである。  高耐圧（ＨＶ）トランジスタを作製する場合には、活性領域の端の電界が強くなるために所望の電圧が得られない場合がある。本実施例ではＨＶ領域１８のＳＴＩ１７の傾斜をなだらかにし、ＬＶ  領域１９のＳＴＩ１７の形状は別のものとした。
【００４６】
図７に、また更に別の実施例の構造断面図を示す。これは、図１の実施例に比べ、２つのＳＴＩ１７に挟まれたＨＶＮ（Ｐ）＋＋チャネルカット１４（１５）及び不純物濃度の比較的に高い低濃度ＨＶＮ（Ｐ）＋チャネルカット３９（４０）の下に、Ｎ（Ｐ）型パンチスルー防止領域３５（３６）を設けたものである。
【００４７】
【発明の効果】
本願発明のよれば、ＨＶＮ（Ｐ）ＭＯＳトランジスタの素子分離を２つのＳＴＩと、その間に挟まれたウェルの表面部にチャネルカットを設けたので、ＬＯＣＯＳによる素子分離より、コンパクトになる。また、チャネルカットドープをＭＯＳのソース・ドレイン領域の不純物ドープ工程と同時に行なえるため工程が簡単になる。１つ（１条）のＳＴＩとその下のチャネルカットに比べるとチャネルカットの不純物導入が簡単になり、コストダウンとなる。
【図面の簡単な説明】
【図１】図１は、本発明の実施例の構造断面図を示したものである。
【図２】図２は、本発明の図１の実施例の主要平面図を示したものである。
【図３】図３は、本発明の他の実施例の主要部分の平面図を示したものである。
【図４】図４は、本発明の図１の実施例の工程順断面図を示したものである。
【図５】図５は、図４に示した工程の後の工程順断面図を示したものである。
【図６】図６は、他の工程順断面図を示したものである。
【図７】図７は、本発明のまた別の実施例の断面図を示したものである。
【図８】図８（ａ）、（ｂ）は従来技術の断面図を示したものである。
【図９】図９は、本願発明の主要部分であるＳＴＩの断面図である。
【図１０】図１０は、閾値電圧の比較したグラフである。
【符号の説明】
１．Ｓｉ基板
２．ＨＶＮｗｅｌｌ
３．ＨＶＰｗｅｌｌ
４．ＬＶＮｗｅｌｌ
５．ＬＶＰｗｅｌｌ
６．ＨＶＮＭＯＳトランジスタ
７．ＨＶＰＭＯＳトランジスタ
８．ＬＶＮＭＯＳトランジスタ
９．ＬＶＰＭＯＳトランジスタ
１４．  ＨＶＮ＋＋チャネルカット
１５．  ＨＶＰ＋＋チャネルカット
１６．  配線
１７．ＳＴＩ
１８．ＨＶ領域
１９．ＬＶ領域
２０．  ソース領域
２１．  ドレイン領域
２２．  ＨＶＮＭＯＳの高濃度ソース・ドレイン領域
２３．  ＨＶＰＭＯＳの高濃度ソース・ドレイン領域
２４．  ＬＶＮＭＯＳソースドレイン
２５．  ＬＶＰＭＯＳソースドレイン
２６．  ＨＶゲート酸化膜
２７．  ＬＶゲート酸化膜
２８．  ゲート電極
２９．  Ｎ＋埋め込み層
３０．  Ｐ＋埋め込み層
３１．  ＨＶＮＭＯＳのＮ型低濃度ソース・ドレイン領域
３２．  ＨＶＰＭＯＳのＰ型低濃度ソース・ドレイン領域
３３．  ドリフト間距離
３４．  フォトレジスト
３５．  Ｎ型パンチスルー防止領域
３６．  Ｐ型パンチスルー防止領域
３７．  層間絶縁膜
３８．  コンタクト
１０１．  寄生ＭＯＳトランジスタのソース
１０２．  寄生ＭＯＳトランジスタのドレイン
１０３．  Ｌｏｃｏｓフィールド酸化膜
１０４．  フィールドドープ領域
１０５．  寄生ＭＯＳトランジスタのゲート
１０６．  高濃度不純物領域
１０７．  ＣＶＤ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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