(57)【要約】  【課題】  交流・直流共用の光結合型半導体リレー装置のオン状態時の出力端子間の抵抗を低減することを目的とする。  【解決手段】  光結合型半導体リレー装置に用いられる双方向形スイッチ素子２０は、ＳＯＩ基板３０のシリコン層３３に形成されたＭＯＳＦＥＴ２１ａ、２１ｂとＰＮＰトランジスタとからなる。シリコン層３３に、ｎ型ウェル領域３４がレーストラック形状のパターンで形成され、その内側領域および外側領域にＭＯＳＦＥＴ２１ａ、２１ｂのｐ型ベース領域３５ａ、３５ｂがｐ型ウェル領域４４ａ、４４ｂを介してシリコン酸化膜３２に到達するようにそれぞれ形成されている。ｐ型ウェル領域４４ａ、４４ｂに挟まれたｎ型ウェル領域３４を含むシリコン層３３がＭＯＳＦＥＴ２１ａ、２１ｂの共通ドレイン領域３６を構成する。そして、ベース領域３５ａ、３５ｂをエミッタ、コレクタとし、共通ドレイン領域３６をベースとするＰＮＰトランジスタが形成される。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体発光素子と、半導体発光素子からの光信号を電気信号に変換する半導体光起電素子と、この電気信号によって駆動される双方向形スイッチ素子とを具備した光結合型半導体リレー装置において、
双方向形スイッチ素子は、半導体基板上に絶縁層を介して形成された一導電型半導体層に構成される第１のＭＯＳＦＥＴ、第２のＭＯＳＦＥＴおよびバイポーラトランジスタからなり、
第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとは、前記半導体層に形成された閉じた一導電型共通ドレイン領域により逆直列接続され、
第１のＭＯＳＦＥＴは、前記半導体層に前記共通ドレイン領域に取囲まれて形成された他導電型第１ベース領域と、前記第１ベース領域に形成された一導電型第１ソース領域と、前記共通ドレイン領域と第１ソース領域間の第１ベース領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ベース領域および第１ソース領域に接続された第１ソース電極とを備え、
第２のＭＯＳＦＥＴは、前記半導体層に前記共通ドレイン領域を取囲んで形成された他導電型第２ベース領域と、前記第２ベース領域に形成された一導電型第２ソース領域と、前記共通ドレイン領域と第２ソース領域間の第２ベース領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ベース領域および第２ソース領域に接続された第２ソース電極とを備え、
バイポーラトランジスタは、前記共通ドレイン領域をベースとし、前記第１および第２ベース領域のうち一方のベース領域をエミッタ、他方のベース領域をコレクタとして構成されていることを特徴とする光結合型半導体リレー装置。
【請求項２】
半導体光起電素子は、第１の半導体光起電素子と第２の半導体光起電素子とからなり、第１の半導体光起電素子は前記第１のＭＯＳＦＥＴのゲート・ソース間に接続され、第２の半導体光起電素子は前記第２のＭＯＳＦＥＴのゲート・ソース間に接続されていることを特徴とする請求項１記載の光結合型半導体リレー装置。
【請求項３】
第１のＭＯＳＦＥＴは、前記第１ベース領域が、前記半導体層に前記共通ドレイン領域に取囲まれて形成された他導電型第１ウェル領域を介して前記絶縁層に達しているとともに、
第２のＭＯＳＦＥＴは、前記第２ベース領域が、前記半導体層に共通ドレイン領域を取囲んで形成された他導電型第２ウェル領域を介して前記絶縁層に達していることを特徴とする請求項１記載の光結合型半導体リレー装置。
【請求項４】
第１のＭＯＳＦＥＴは、前記第１ウェル領域上に、フィールド酸化膜を介して第１ゲートパッドおよび第１ソースパッドが形成されているとともに、
第２のＭＯＳＦＥＴは、前記第２ウェル領域上に、フィールド酸化膜を介して第２ゲートパッドおよび第２ソースパッドが形成されていることを特徴とする請求項３記載の光結合型半導体リレー装置。
【請求項５】
半導体発光素子は、第１の半導体光起電素子と第２の半導体光起電素子とに共通に光結合されていることを特徴とする請求項２記載の光結合型半導体リレー装置。
【請求項６】
半導体発光素子は、第１の半導体発光素子と第２の半導体発光素子とからなり、第１の半導体発光素子は前記第１の半導体光起電素子に光結合され、第２の半導体発光素子は前記第２の半導体光起電素子に光結合されていることを特徴とする請求項２記載の光結合型半導体リレー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチ素子として双方向形スイッチ素子を用いた光結合型半導体リレー装置に関する。
【背景技術】
【０００２】
この種の光結合型半導体リレー装置は、従来の電磁リレー装置に代わりリレー装置として小型、高感度、高速、高信頼性化等したものとして開発されたもので、電気信号を半導体発光素子、例えば、発光ダイオードで光信号に変換し、発光ダイオードと光結合された半導体光起電素子、例えば、光起電ダイオード（ＰＶＤ；Photo Voltaic Diode）アレーで光信号を電気信号に変換し、この電気信号によってスイッチ素子としてのＭＯＳＦＥＴを駆動させ、出力接点信号を得るようにしている。この種の光結合型半導体リレー装置として、交流・直流の共用が可能な光結合型半導体リレー装置がある（例えば、特許文献１参照。）。
【０００３】
以下、特許文献１に示されているソリッドステートリレー回路について、図６を参照して説明する。入力端子１ａ、１ｂ間に電気信号を供給すると、入力端子１ａ、１ｂ間に接続された半導体発光素子としての発光ダイオード２で光信号に変換される。この光信号は、発光ダイオード２と光結合された半導体光起電素子としての複数個直列接続の光起電ダイオード３で構成された光起電ダイオードアレー４で電気信号に変換される。この電気信号は、放電回路５を介して、スイッチ素子としてのソースを共通に逆直列接続した２個のエンハンスメント形（ノーマリオフ形）のＮチャネル型ＭＯＳＦＥＴ６、７のそれぞれのゲート・ソース間に供給され、ＭＯＳＦＥＴ６、７をオン駆動させ、ＭＯＳＦＥＴ６、７のそれぞれのドレインに接続された出力端子８ａ、８ｂ間にノーマリオープンの出力接点信号を得るようにしている。
【０００４】
放電回路５は、ダイオード９、１０とサイリスタ１１とで構成されている。
ダイオード９は、光起電ダイオードアレー４のアノードとＭＯＳＦＥＴ６、７のそれぞれのゲートとの間にアノードを共通にして接続され、ダイオード１０は、光起電ダイオードアレー４のカソードとＭＯＳＦＥＴ６、７のそれぞれのソースとの間にカソードを共通にして接続されている。サイリスタ１１は、アノードがダイオード９のカソードとＭＯＳＦＥＴ６、７のゲートとの接続点に接続され、カソードがダイオード１０のアノードとＭＯＳＦＥＴ６、７のソースとの接続点に接続され、Ｎ極ゲートが光起電ダイオードアレー４のアノードとダイオード９のアノードとの接続点に接続され、Ｐ極ゲートが光起電ダイオードアレー４のカソードとダイオード１０のカソードとの接続点に接続されている。
【０００５】
上記構成のソリッドステートリレー回路において、入力端子１ａ、１ｂ間に電気信号が供給されると、発光ダイオード２で光信号に変換され、光起電ダイオードアレー４で再び電気信号に変換されるが、このとき、放電回路５に用いているサイリスタ１１はオフ状態であり、抵抗値が極めて高いため、光起電ダイオードアレー４からの電気信号による電荷はダイオード９、１０を通ってＭＯＳＦＥＴ６、７のそれぞれのゲートにただちに印加される。
【０００６】
次に、入力端子１ａ、１ｂ間に供給されていた電気信号が供給されなくなると、発光ダイオード２からの光信号がなくなり、光起電ダイオードアレー４からの電気信号もなくなるが、ダイオード９、１０およびサイリスタ１１によりＭＯＳＦＥＴ６、７のそれぞれのゲート電圧は、そのまま保たれている。この状態で光起電ダイオードアレー４では自己放電により電圧が低下する。この電圧低下により、まずダイオード９、１０がオフ状態になる。このためサイリスタ１１のＮ極ゲート、Ｐ極ゲートのインピーダンスがきわめて高くなり、極く僅かの電流でサイリスタ１１がオンするようになる。更に、電圧が低下するとＮ極ゲートあるいはＰ極ゲートが順方向にバイアスされる。ゲートの感度がきわめて高いため、光起電ダイオードアレー４のわずかな自己放電電流でも容易にサイリスタ１１はオンする。
【０００７】
サイリスタ１１は自己保持特性を持つため、一度オンすると、アノード、カソード間の電位が１Ｖ程度に下がるまでオン状態を保つ。このため、ＭＯＳＦＥＴ６、７のゲートに蓄積された電荷は、サイリスタ１１を通って速やかに放電されＭＯＳＦＥＴ６、７はオフする。
【０００８】
ところで、上述のソリッドステートリレー回路では、交流・直流の共用を可能とするため、ＭＯＳＦＥＴ６、７を２個逆直列に接続した回路となっており、ＭＯＳＦＥＴ６、７を２チップ構成とすると小型化に不利であり、また製造コストを低減する上でも問題である。この問題を解決するために２個のＭＯＳＦＥＴを１チップ化したものが提案されている（例えば、特許文献２、３参照。）。以下、特許文献２、３に示されているＳＯＩ構造を利用した双方向形ＬＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFET）について、図７を参照して説明する。この双方向形ＬＤＭＯＳＦＥＴは、ＳＯＩ構造を有しており、半導体基板１０１の上に絶縁層１０２を介してｎ−型半導体層１０３が形成されている。ｎ型半導体層１０３の表面側には２つのｎ＋型ドレイン領域１０４、１０５が形成されているとともに、両ドレイン領域１０４、１０５の間でｐ型ウェル領域１０６が形成されている。ｐ型ウェル領域１０６は絶縁層１０２に達する深さに形成されており、半導体層１０３を２つの領域に分割している。さらに、ｐ型ウェル領域１０６の中には、２つのｎ＋型ソース領域１０７、１０８が形成されている。ドレイン領域１０４、１０５とｐ型ウェル領域１０６とは半導体層１０３の表面に露出し、ソース領域１０７、１０８はｐ型ウェル領域１０６の表面に露出している。各ドレイン領域１０４、１０５の表面形状は矩形状に形成されており、各ソース領域１０７、１０８の表面形状はそれぞれドレイン領域１０４、１０５を所定距離だけ離間して囲む形状に形成されている。ｐ型ウェル領域１０６上には、ゲート絶縁膜１１０、１１１を介して絶縁ゲート型のゲート電極１１２、１１３が形成されており、両ゲート電極１１２、１１３は共通に接続されている。ドレイン領域１０４、１０５にはそれぞれドレイン電極１１４、１１５が接続されている。さらに、ソース領域１０７、１０８とｐ型ウェル領域１０６とに跨がる形でソース電極１１７が接続されている。図７の断面図は、図８に示す双方向形ＬＤＭＯＳＦＥＴの平面パターンのＢ−Ｂ’断面を示したものである。
【０００９】
上述した双方向形ＬＤＭＯＳＦＥＴをオン状態にするには、ゲート電極１１２、１１３とソース電極１１７の間にゲート電極１１２、１１３が正電位になるように電圧を印加する。このとき、ｐ型ウェル領域１０６におけるゲート絶縁膜１１０、１１１の直下にチャネルが形成される。ここで、ドレイン電極１１４、１１５間にドレイン電極１１４側が高電位になるように電圧が印加されているとすれば、ドレイン電極１１４→ドレイン領域１０４→半導体層１０３→ゲート電極１１２に対応するチャネル→ソース領域１０７→ソース電極１１７→ソース領域１０８→ゲート電極１１３に対応するチャネル→半導体層１０３→ドレイン領域１０５→ドレイン電極１１５の経路で電流が流れる。ドレイン電極１１４、１１５に印加される電圧極性が逆になった場合には電流の向きが逆になるが同様に動作する。
【００１０】
一方、上述した双方向形ＬＤＭＯＳＦＥＴをオフ状態にするには、ゲート電極１１２、１１３とソース電極１１７とを短絡させる。これによってｐ形ウェル領域１０６においてゲート絶縁膜１１０、１１１の直下に形成されていたチャネルが消滅し電流が流れなくなり、オフ状態になるのである。オフ状態ではドレイン電極１１４、１１５間に正負いずれの電圧を印加しても電流は流れない。つまり、交流電圧に対してオフ状態になる。
【００１１】
上述した双方向形ＬＤＭＯＳＦＥＴを用いると、１チップで交流電力をオン・オフさせることができる。
【特許文献１】特許第２５２２２４９号明細書（第３−４頁、第１図）
【特許文献２】特許第３２２２８４７号明細書（「００１７」−「００２１」欄、図１）
【特許文献３】特開２００１−２７４４０７号公報（「０００６」−「００１０」欄、図８、図９）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、上述した従来の双方向形ＬＤＭＯＳＦＥＴの等価回路は、図６に示したＭＯＳＦＥＴ６、７を２個逆直列に接続した回路と同じであり、オン抵抗が２個のＭＯＳＦＥＴのオン抵抗の和となり、オン抵抗をさらに低減する上で問題である。また、上述した従来の双方向形ＬＤＭＯＳＦＥＴは、ｐ型ウェル領域１０６を絶縁層１０２まで到達させた構造とすることにより出力容量を低減している。しかし、高周波信号制御のためにはさらに出力容量を低減する必要がある。
本発明は上記問題点に鑑みてなされたものであり、その目的は、双方向形スイッチ素子のオン抵抗をさらに低減した光結合型半導体リレー装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
（１）本発明の光結合型半導体リレー装置は、半導体発光素子と、半導体発光素子からの光信号を電気信号に変換する半導体光起電素子と、この電気信号によって駆動される双方向形スイッチ素子とを具備した光結合型半導体リレー装置において、双方向形スイッチ素子が、半導体基板上に絶縁層を介して形成された一導電型半導体層に構成される第１のＭＯＳＦＥＴ、第２のＭＯＳＦＥＴおよびバイポーラトランジスタからなり、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとは、前記半導体層に形成された閉じた一導電型共通ドレイン領域により逆直列接続され、第１のＭＯＳＦＥＴは、前記半導体層に前記共通ドレイン領域に取囲まれて形成された他導電型第１ベース領域と、前記第１ベース領域に形成された一導電型第１ソース領域と、前記共通ドレイン領域と第１ソース領域間の第１ベース領域上に第１ゲート絶縁膜を介して形成された第１ゲート電極と、前記第１ベース領域および第１ソース領域に接続された第１ソース電極とを備え、第２のＭＯＳＦＥＴは、前記半導体層に前記共通ドレイン領域を取囲んで形成された他導電型第２ベース領域と、前記第２ベース領域に形成された一導電型第２ソース領域と、前記共通ドレイン領域と第２ソース領域間の第２ベース領域上に第２ゲート絶縁膜を介して形成された第２ゲート電極と、前記第２ベース領域および第２ソース領域に接続された第２ソース電極とを備え、バイポーラトランジスタは、前記共通ドレイン領域をベースとし、前記第１および第２ベース領域のうち一方のベース領域をエミッタ、他方のベース領域をコレクタとして構成されていることを特徴とする。
（２）本発明の光結合型半導体リレー装置は、上記（１）項において、半導体光起電素子が、第１の半導体光起電素子と第２の半導体光起電素子とからなり、第１の半導体光起電素子が前記第１のＭＯＳＦＥＴのゲート・ソース間に接続され、第２の半導体光起電素子が前記第２のＭＯＳＦＥＴのゲート・ソース間に接続されていることを特徴とする。
（３）本発明の光結合型半導体リレー装置は、上記（１）項において、第１のＭＯＳＦＥＴは、前記第１ベース領域が、前記半導体層に前記共通ドレイン領域に取囲まれて形成された他導電型第１ウェル領域を介して前記絶縁層に達しているとともに、第２のＭＯＳＦＥＴは、前記第２ベース領域が、前記半導体層に共通ドレイン領域を取囲んで形成された他導電型第２ウェル領域を介して前記絶縁層に達していることを特徴とする。
（４）本発明の光結合型半導体リレー装置は、上記（３）項において、第１のＭＯＳＦＥＴは、前記第１ウェル領域上に、フィールド酸化膜を介して第１ゲートパッドおよび第１ソースパッドが形成されているとともに、第２のＭＯＳＦＥＴは、前記第２ウェル領域上に、フィールド酸化膜を介して第２ゲートパッドおよび第２ソースパッドが形成されていることを特徴とする。
（５）本発明の光結合型半導体リレー装置は、上記（２）項において、半導体発光素子が、第１の半導体光起電素子と第２の半導体光起電素子とに共通に光結合されていることを特徴とする。
（６）本発明の光結合型半導体リレー装置は、上記（２）項において、半導体発光素子が第１の半導体発光素子と第２の半導体発光素子とからなり、第１の半導体発光素子が前記第１の半導体光起電素子に光結合され、第２の半導体発光素子が前記第２の半導体光起電素子に光結合されていることを特徴とする。
【発明の効果】
【００１４】
本発明の光結合型半導体リレー装置によれば、双方向形スイッチ素子のソース電極間にバイポーラトランジスタが形成され、双方向形スイッチ素子のオン状態のとき、このバイポーラトランジスタがターンオンするため、光結合型半導体リレー装置の出力端子間のオン時の抵抗を低減することができる。また、ゲートパッドおよびソースパッドの直下にｐ型ウェル領域を単独に設ける必要がないので、双方向形スイッチ素子の出力容量も低減できる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の光結合型半導体リレー装置の第１実施例について、図１を参照して説明する。尚、図６に示した構成と同一部分は同一符号を付して、重複する説明を省略する。図６に示した回路とは、受光側回路が異なる。出力端子８ａ、８ｂ間に双方向形スイッチ素子２０が接続されている。双方向形スイッチ素子２０は、２個のエンハンスメント形（ノーマリオフ形）のＮチャネル型ＭＯＳＦＥＴ２１ａ、２１ｂと、ＰＮＰトランジスタ２２とで構成されている。ＭＯＳＦＥＴ２１ａ、２１ｂは、ドレインを共通に逆直列接続され、各ソースが出力端子８ａ、８ｂに接続されている。ＰＮＰトランジスタ２２は、ベースがＭＯＳＦＥＴ２１ａ、２１ｂの直列接続点に接続されており、出力端子８ａ側が高電位のとき、エミッタおよびコレクタが出力端子８ａ、８ｂに接続され、出力端子８ｂ側が高電位のとき、コレクタおよびエミッタが出力端子８ａ、８ｂに接続されている（図１では、出力端子８ａ側が高電位のときを図示）。各ＭＯＳＦＥＴ２１ａ、２１ｂのゲート・ソース間には、各ＭＯＳＦＥＴ２１ａ、２１ｂごとに別々に、光起電ダイオードアレー４が放電回路５を介して接続されている。
【００１６】
上記構成の回路の動作について説明する。尚、放電回路５の動作については、従来技術での説明と同様であり、説明を省略する。入力端子１ａ、１ｂ間に電気信号が供給されると、発光ダイオード２で光信号に変換され、この光信号は、各光起電ダイオードアレー４で電気信号に変換される。この各電気信号は、各放電回路５を介して、双方向形スイッチ素子２０のＭＯＳＦＥＴ２１ａ、２１ｂのそれぞれのゲート・ソース間に供給され、後述するように双方向形スイッチ素子２０をオン駆動させる。
【００１７】
次に、入力端子１ａ、１ｂ間に供給されていた電気信号が供給されなくなると、発光ダイオード２からの光信号がなくなり、各光起電ダイオードアレー４からの電気信号もなくなる。その結果、各放電回路５を介して、双方向形スイッチ素子２０のＭＯＳＦＥＴ２１ａ、２１ｂのそれぞれのゲートに蓄積された電荷が速やかに放電され双方向形スイッチ素子２０をオフさせる。
【００１８】
次に、双方向形スイッチ素子２０について説明する。双方向形スイッチ素子２０は、半導体チップの上面から見た表面パターンの一例を図２に示すように、ＭＯＳＦＥＴ２１ａ、２１ｂの後述するゲート電極３９ａ、３９ｂがゲート電極３９ａを内側、ゲート電極３９ｂを外側とするレーストラック形状のパターンで配置され、そのゲート電極３９ａに取囲まれてＭＯＳＦＥＴ２１ａのゲートパッド２３ａおよびソースパッド２４ａが配置され、ＭＯＳＦＥＴ２１ｂのゲート電極３９ｂの外側にＭＯＳＦＥＴ２１ｂのゲートパッド２３ｂおよびソースパッド２４ｂが配置された表面レイアウトとなっている。
【００１９】
以下、図３も参照して説明する。双方向形スイッチ素子２０は、ＳＯＩ基板３０に形成されている。ＳＯＩ基板３０は、一導電型としてのｎ型または他導電型としてのｐ型のシリコン基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にシリコン層３３が形成されて構成され、このシリコン層３３に双方向形スイッチ素子２０が形成されている。シリコン層３３は、初期層として（後述する各領域が形成されていない状態で）、一導電型半導体層としてのｎ−型不純物層を形成している。この双方向形スイッチ素子２０は、シリコン基板３１をフローティング電位で用いることによりドレイン・基板間容量による出力容量を低減している。
【００２０】
シリコン層３３には、ＭＯＳＦＥＴ２１ａ、２１ｂの後述するゲート電極３９ａ、３９ｂに挟まれる表面層にｎ型ウェル領域３４がレーストラック形状のパターンで形成されている。ｎ型ウェル領域３４に取囲まれた内側領域には、ＭＯＳＦＥＴ２１ａを構成する以下のものが形成されている。ｎ型ウェル領域３４から所定距離離間した内側領域全体にシリコン酸化膜３２まで到達したｐ型ウェル領域４４ａが形成されている。そして、ｐ型ウェル領域４４ａ内またはｐ型ウェル領域４４ａ内からシリコン層３３に跨る表面層にｎ型ウェル領域３４から所定距離離間したレーストラック形状のｐ型ベース領域３５ａが形成されている。そして、ベース領域３５ａの表面層にベース領域３５ａ端からチャネル長として所定距離離間したレーストラック形状のｎ＋型ソース領域３７ａが形成されている。
【００２１】
また、ｎ型ウェル領域３４を取囲む外側領域には、ＭＯＳＦＥＴ２１ｂを構成する以下のものが形成されている。ｎ型ウェル領域３４から所定距離離間した外側領域にｎ型ウェル領域３４を取囲んでシリコン酸化膜３２まで到達したｐ型ウェル領域４４ｂが形成されている。そして、ｐ型ウェル領域４４ｂ内またはｐ型ウェル領域４４ｂ内からｎ型ウェル領域３４側のシリコン層３３に跨る表面層にｎ型ウェル領域３４から所定距離離間したレーストラック形状のｐ型ベース領域３５ｂが形成されている。そして、ベース領域３５ｂの表面層にベース領域３５ｂ端からチャネル長として所定距離離間したレーストラック形状のｎ＋型ソース領域３７ｂが形成されている。そして、ｐ型ウェル領域４４ａ、４４ｂに挟まれたｎ型ウェル領域３４を含むシリコン層３３がＭＯＳＦＥＴ２１ａ、２１ｂの共通ドレイン領域３６を構成する。
【００２２】
また、ＳＯＩ基板３０上には、以下のものが形成されている。共通ドレイン領域３６とソース領域３７ａ、３７ｂとの間のベース領域３５ａ、３５ｂ上にゲート絶縁膜としての薄いシリコン酸化膜３８ａ、３８ｂを介してポリシリコンからなるゲート電極３９ａ、３９ｂが形成されている。そして、ｎ型ウェル領域３４上と、ベース領域３５ａに取囲まれたｐ型ウェル領域４４ａ上と、ベース領域３５ｂを取囲むｐ型ウェル領域４４ｂおよびその外周のシリコン層３３上とにフィールド酸化膜としての厚いシリコン酸化膜４０が形成されている。さらに、それらのシリコン酸化膜４０上およびゲート電極３９ａ、３９ｂ上に層間絶縁膜４１が形成されている。そして、ゲート電極３９ａ、３９ｂから層間絶縁膜４１により絶縁されて、ベース領域３５ａ、３５ｂとソース領域３７ａ、３７ｂとに電気的接触するアルミニウム膜からなるソース電極４３ａ、４３ｂがそれぞれ形成されている。
【００２３】
ベース領域３５ａに取囲まれたｐ型ウェル領域４４ａ上の層間絶縁膜４１上にゲートパッド２３ａおよびソースパッド２４ａがアルミニウム膜により形成されている。また、ベース領域３５ｂを取囲むｐ型ウェル領域４４ｂ上の層間絶縁膜４１上にゲートパッド２３ｂおよびソースパッド２４ｂがアルミニウム膜により形成されている。ゲートパッド２３ａ、２３ｂはポリシリコン配線またはアルミニウム配線によりゲート電極３９ａ、３９ｂに接続されている。ソースパッド２４ａ、２４ｂは、ソース電極４３ａ、４３ｂと一体に形成されている。
【００２４】
ソース電極４３ａ、４３ｂ間には、共通ドレイン領域３６をベースとし、ソース電極４３ａ側が高電位のとき、ベース領域３５ａ、３５ｂをエミッタ、コレクタとし、ソース電極４３ｂ側が高電位のとき、ベース領域３５ａ、３５ｂをコレクタ、エミッタとするＰＮＰトランジスタ２２が形成されている。尚、ゲート電極３９ａ、３９ｂに対応するそれぞれのチャネルの幅を同一とするために、ベース領域３５ａの外周端とソース領域３７ａ間のベース領域３５ａの平面パターンを凸凹形状となるようにしてもよい。
【００２５】
上述した双方向形スイッチ素子２０をオン状態にするには、入力端子１ａ、１ｂ間に電気信号を供給することにより、ゲート電極３９ａ、３９ｂとソース電極４３ａ、４３ｂ間にゲート電極３９ａ、３９ｂが正電位になる電圧を印加する。このとき、ベース領域３５ａ、３５ｂにおけるシリコン酸化膜３８ａ、３８ｂの直下にチャネルが形成される。ここで、ソース電極４３ａ、４３ｂ間にソース電極４３ａ側が高電位になるように電圧が印加されているとすれば、ソース電極４３ａ→ソース領域３７ａ→ゲート電極３９ａに対応するチャネル→共通ドレイン領域３６→ゲート電極３９ｂに対応するチャネル→ソース領域３７ｂ→ソース電極４３ｂの経路で電流が流れる。このときソース電極４３ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦ（≒０．７〜１．０Ｖ）以下の場合はＭＯＳＦＥＴ２１ａ、２１ｂのオン抵抗の和が発生する。ところがソース電極４３ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦを超えるとソース電極４３ａ、４３ｂ間に形成されたＰＮＰトランジスタ２２がターンオンし、ソース電極４３ａ、４３ｂ間の電圧はＰＮＰトランジスタ２２のＶＢＥ（ｓａｔ）相当の特性となり、図７に示す従来の双方向形ＬＤＭＯＳＦＥＴの２つのＭＯＳＦＥＴのオン抵抗の和より小さくなる。本提案と従来の光結合型半導体リレー装置との負荷電圧、負荷電流特性の一例を図４に示す。ＰＮＰトランジスタ２２がターンオンするソース電極４３ａ、４３ｂ間の電圧は３９ａ、３９ｂのゲート印加電圧、ＰＮＰトランジスタ２２の電流増幅率等でコントロールが可能である。ソース電極４３ａ、４３ｂに印加される電圧極性が逆になった場合には電流の向きが逆になるが同様に動作する。
【００２６】
一方、上述した双方向形スイッチ素子２０をオフ状態にするには、入力端子１ａ、１ｂ間に供給されていた電気信号の供給を停止することにより、ゲート電極３９ａ、３９ｂとソース電極４３ａ、４３ｂとを短絡させる。これによってベース領域３５ａ、３５ｂにおいてシリコン酸化膜３８ａ、３８ｂの直下に形成されていたチャネルが消滅し電流が流れなくなり、オフ状態になる。オフ状態ではソース電極４３ａ、４３ｂ間に正負いずれの電圧を印加しても電流は流れない。つまり、交流電圧に対してオフ状態になる。
【００２７】
上記構成により、ソース電極４３ａ、４３ｂ間にＰＮＰトランジスタ２２が形成されることにより、双方向形スイッチ素子２０のオン状態のとき、このＰＮＰトランジスタ２２がターンオンするため、ソース電極４３ａ、４３ｂ間のオン抵抗を低くすることができる。従って、上記構成の双方向形スイッチ素子２０を用いた図１の光結合型半導体リレー装置では、出力端子８ａ、８ｂ間のオン抵抗を従来より低減することができる。
【００２８】
また、ゲートパッド２３ａ、２３ｂおよびソースパッド２４ａ、２４ｂをＭＯＳＦＥＴ２１ａ、２１ｂのベース領域３５ａ、３５ｂが形成されているｐ型ウェル領域４４ａ、４４ｂ上にシリコン酸化膜４０および層間絶縁膜４１を介して形成しているので、ゲートパッド２３ａ、２３ｂおよびソースパッド２４ａ、２４ｂの直下にｐ型ウェル領域４４ａ、４４ｂとは別にｐ型ウェル領域を設ける場合に較べ、ドレイン・ソース間容量に影響するＰＮ接合面積を低減することができ、双方向形スイッチ素子の出力容量を低減できる。
【００２９】
次に、本発明の光結合型半導体リレー装置の第２実施例について、図５を参照して説明する。尚、図１に示した構成と同一部分は同一符号を付して、重複する説明を省略する。図１に示した回路とは、発光側回路が異なる。図１では、２個の光起電ダイオードアレー４を、入力端子１ａ、１ｂ間に接続された発光ダイオード２で共通に光結合させているのに対して、図５では、２個の光起電ダイオードアレー４を、入力端子５１ａ、５１ｂ間に接続された発光ダイオード２と、入力端子５１ｃ、５１ｄ間に接続された発光ダイオード２とでそれぞれ独立に光結合させている。
【００３０】
上記構成の回路の動作について説明する。
（１）入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間に同一タイミングの電気信号が供給された場合
受光側回路は、実施例１と同様の動作となる。
（２）入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間の一方に、出力端子８ａ、８ｂの低電位側に接続されるＭＯＳＦＥＴのみをオン駆動させる電気信号が供給された場合
出力端子８ａ、８ｂ間に出力端子８ａ側が高電位になるように電圧が印加されているとき、入力端子５１ｃ、５１ｄ間に電気信号が供給され、ＭＯＳＦＥＴ２１ｂがオン駆動する。そして、双方向形スイッチ素子２０のソース電極４３ａと共通ドレイン領域３６間の電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦを超えるとソース電極４３ａ、４３ｂ間に形成されたＰＮＰトランジスタ２２がターンオンし、ソース電極４３ａ、４３ｂ間の電圧は図７に示す従来の双方向形ＬＤＭＯＳＦＥＴの２つのＭＯＳＦＥＴのオン抵抗の和より小さくなる。出力端子８ａ、８ｂ間に印加される電圧極性が逆になった場合には、入力端子５１ａ、５１ｂ間に電気信号が供給され、ＭＯＳＦＥＴ２１ａがオン駆動する。そして、ＭＯＳＦＥＴ２１ｂがオン駆動した場合と同様に双方向形スイッチ素子２０のＰＮＰトランジスタ２２がターンオンする。
（３）入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間に、同一タイミングの電気信号が供給された後、出力端子８ａ、８ｂの高電位側に接続されるＭＯＳＦＥＴのみをオフさせるように電気信号が供給された場合
出力端子８ａ、８ｂ間に出力端子８ａ側が高電位になるように電圧が印加されているとき、入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間に同一タイミングの電気信号が供給され、ＭＯＳＦＥＴ２１ａ、２１ｂがオン駆動する。このときソース電極４３ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦ以下でＭＯＳＦＥＴ２１ａ、２１ｂのオン抵抗の和が発生する。そして、ソース領域３７ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦを超える時点で入力端子５１ａ、５１ｂ間に電気信号が供給されなくなると、ＭＯＳＦＥＴ２１ａがオフする。そして、ソース領域３７ａと共通ドレイン領域３６間の印加電圧がソース領域３７ａと共通ドレイン領域３６間のＶＦを超えるとソース電極４３ａ、４３ｂ間に形成されたＰＮＰトランジスタ２２がターンオンし、ソース電極４３ａ、４３ｂ間の電圧は図７に示す従来の双方向形ＬＤＭＯＳＦＥＴの２つのＭＯＳＦＥＴのオン抵抗の和より小さくなる。出力端子８ａ、８ｂ間に印加される電圧極性が逆になった場合には、入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間に同一タイミングの電気信号が供給され、ＭＯＳＦＥＴ２１ａ、２１ｂがオン駆動した後に、入力端子５１ｃ、５１ｄ間に電気信号が供給されなくなり、ＭＯＳＦＥＴ２１ｂがオフして、ＭＯＳＦＥＴ２１ａがオフした場合と同様に双方向形スイッチ素子２０のＰＮＰトランジスタ２２がターンオンする。
【００３１】
次に、入力端子５１ａ、５１ｂ間および入力端子５１ｃ、５１ｄ間の両方に電気信号が供給されなくなると、各発光ダイオード２からの光信号がなくなり、各光起電ダイオードアレー４からの電気信号もなくなる。その結果、各放電回路５を介して、双方向形スイッチ素子２０のＭＯＳＦＥＴ２１ａ、２１ｂのそれぞれのゲートに蓄積された電荷が速やかに放電され双方向形スイッチ素子２０をオフさせる。
【００３２】
尚、上記実施例では、一導電型をｐ型、他導電型をｎ型として説明したが、逆でも実施できる。また、放電回路として、放電回路５を例として説明したが、これに限定されず、他の種々の回路を用いることができる。また、双方向形スイッチ素子２０では、ベース領域３５ａ、３５ｂをｐ型ウェル領域４４ａ、４４ｂを介してシリコン酸化膜３２まで到達させているが、ベース領域自体をシリコン酸化膜３２まで到達させる構造としてもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施例の光結合型半導体リレー装置の等価回路図。
【図２】図１の光結合型半導体リレー装置に用いられる双方向形スイッチ素子の概略平面図。
【図３】図２の双方向形スイッチ素子のＡ−Ａ’概略断面図。
【図４】図１の光結合型半導体リレー装置の動作説明図。
【図５】本発明の第２実施例の光結合型半導体リレー装置の等価回路図。
【図６】２個のＭＯＳＦＥＴを用いたソリッドステートリレーの等価回路図。
【図７】従来の双方向形ＬＤＭＯＳＦＥＴの概略断面図。
【図８】図７の双方向形ＬＤＭＯＳＦＥＴの概略平面図。
【符号の説明】
【００３４】
２  発光ダイオード（半導体発光素子）
４  光起電ダイオードアレー（半導体光起電素子）
２０  双方向形スイッチ素子
２１ａ、２１ｂ  ＭＯＳＦＥＴ
３０  ＳＯＩ基板
３１  シリコン基板（半導体基板）
３２  シリコン酸化膜（絶縁層）
３３  ｎ−型シリコン層（半導体層）
３４  ｎ型ウェル領域
３５ａ、３５ｂ  ｐ型ベース領域
３６  共通ドレイン領域
３７ａ、３７ｂ  ｎ＋型ソース領域
３８ａ、３８ｂ  シリコン酸化膜（ゲート絶縁膜）
３９ａ、３９ｂ  ゲート電極
４０  シリコン酸化膜（フィールド酸化膜）
４３ａ、４３ｂ  ソース電極
４４ａ、４４ｂ  Ｐ型ウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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