(57)【要約】【課題】過消去及びそれに起因する読出し不良の問題を解消でき、信頼性を高めることができる半導体記憶装置を提供すること。【解決手段】半導体基板１上にゲート絶縁膜２と、ゲート電極３と、一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタを備える。ゲート電極３の両側部と半導体基板表面との間に、それぞれ側方へ向けて断面末広がりの窪み５０，５０が形成されている。窪み５０，５０を埋める態様でゲート電極３の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部３１と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体３２とから成るメモリ機能体１１，１１が形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の両側部と上記半導体基板表面との間に、それぞれ側方へ向けて断面末広がりの窪みが形成され、
上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が形成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記半導体基板の表面は、上記ゲート絶縁膜を介して上記ゲート電極の底面に対向する平坦部と、ゲート長方向に関して上記平坦部の両側にそれぞれ連なり上記窪みの一部をなす斜面部と、上記斜面部の外側に連なる底面部とを有することを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
ゲート長方向に関して上記ゲート電極の底面と上記ソース／ドレイン拡散領域との間に間隔が設けられていることを特徴とする半導体記憶装置。
【請求項４】
請求項２に記載の半導体記憶装置において、
上記ゲート電極の側面は、上記ゲート絶縁膜の表面に対して略垂直な平坦部と、この平坦部の下側に連なり上記窪みの一部をなす斜面部とを有し、
上記散逸防止絶縁体は、上記電荷保持部と上記ゲート電極との間及び上記電荷保持部と上記半導体基板との間を隔離するように、実質的に均一な膜厚で上記ゲート電極の側面の平坦部および斜面部並びに上記半導体基板表面の斜面部および底面部を覆う第１の絶縁体を含むことを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記電荷保持部の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
上記電荷保持部が、上記ゲート絶縁膜の表面に対して略平行な部分を有することを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
上記ゲート電極の側面は、上記ゲート絶縁膜の表面に対して略垂直な平坦部と、この平坦部の下側に連なり上記窪みの一部をなす斜面部とを有し、
上記電荷保持部が、上記ゲート電極の側面の平坦部に対して略平行に延びる部分を含むことを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
上記散逸防止絶縁体のうち上記電荷保持部と半導体基板とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置において、
上記散逸防止絶縁体のうち上記電荷保持部と半導体基板とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項１０】
請求項３に記載の半導体記憶装置において、
上記ソース／ドレイン拡散領域の少なくとも一部は、上記半導体基板表面の上記斜面部に配置されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項３に記載の半導体記憶装置において、
上記一対のソース／ドレイン拡散領域の内側に上記ソース／ドレイン拡散領域に対して逆の導電型で、上記ゲート電極の底面の直下のチャネル形成領域よりも高い不純物濃度をもつカウンタ領域が設けられていることを特徴とする半導体記憶装置。
【請求項１２】
請求項３に記載の半導体記憶装置において、
上記ソース／ドレイン拡散領域は、上記チャネル形成領域が存する側にエクステンション部を有し、上記エクステンション部の接合深さは上記エクステンション部以外の部分の接合深さより浅いことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２に記載の半導体記憶装置において、
上記エクステンション部の不純物濃度は上記ソース／ドレイン拡散領域のうち上記エクステンション部以外の部分の不純物濃度よりも低いことを特徴とする半導体記憶装置。
【請求項１４】
請求項３に記載の半導体記憶装置において、
上記メモリ機能体の電荷保持部は上記窪み内に収容されていることを特徴とする半導体記憶装置。
【請求項１５】
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子と上記半導体スイッチング素子との両方で、上記ゲート電極の両側部と上記半導体基板表面との間に、それぞれ側方へ向けて断面末広がりの窪みが形成され、かつ、上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が形成され、
上記半導体記憶素子においては、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成され、
上記半導体スイッチング素子においては、上記電荷保持部に保持された電荷の多寡にかかわらずスイッチング動作を行うように構成されていることを特徴とする半導体装置。
【請求項１６】
請求項１に記載の半導体記憶装置または請求項１３に記載の半導体装置を備えたことを特徴とするＩＣカード。
【請求項１７】
請求項１に記載の半導体記憶装置または請求項１３に記載の半導体装置を備えたことを特徴とする携帯電子機器。
【請求項１８】
半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の両側部と上記半導体基板表面との間に、それぞれ側方へ向けて断面末広がりのバーズビーク絶縁膜を形成する工程と、
上記バーズビーク絶縁膜を除去することによりそのバーズビーク絶縁膜の跡に、側方へ向けて断面末広がりの窪みを形成する工程と、
上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体を形成する工程と、
上記ゲート電極及び上記メモリ機能体をマスクとして上記マスクの両側に相当する半導体基板表面に不純物を導入して、一対のソース／ドレイン拡散領域を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項１９】
請求項１８に記載の半導体記憶装置の製造方法において、
上記メモリ機能体を形成する工程は、
上記窪みが形成された上記ゲート電極及び半導体基板の露出面に沿って、実質的に均一な膜厚で上記散逸防止絶縁体の少なくとも一部をなす第１絶縁膜を形成する工程と、
上記第１絶縁膜の露出面上に、上記窪みを埋める態様で上記電荷保持部の材料としてシリコン窒化膜を形成する工程と、
上記ゲート電極の両側にそれぞれ上記メモリ機能体を残すように、上記シリコン窒化膜及び上記第１絶縁膜をエッチングして加工する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項２０】
請求項１９に記載の半導体記憶装置の製造方法において、
上記シリコン窒化膜及び上記第１絶縁膜をエッチングして加工する工程で、上記シリコン窒化膜のうち上記窪み外に存する部分を除去して上記窪み内に存する部分を残すことを特徴とする半導体記憶装置の製造方法。
【請求項２１】
半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域及び論理回路領域の両方で、上記ゲート電極の両側部と上記半導体基板表面との間に、それぞれ側方へ向けて断面末広がりのバーズビーク絶縁膜を形成し、上記バーズビーク絶縁膜を除去することによりそのバーズビーク絶縁膜の跡に、側方へ向けて断面末広がりの窪みを形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
上記メモリ領域及び論理回路領域の両方で、上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体を形成する工程と、
上記メモリ領域及び論理回路領域に、上記ゲート電極とメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその製造方法に関し、特に電気的に書込み消去可能な不揮発性半導体記憶素子及びその製造方法に関する。
【０００２】
また、本発明は、半導体記憶素子と半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法に関する。
【０００３】
また、本発明は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びＩＣカードに関する。
【０００４】
【従来の技術】
電気的に書込み消去可能なメモリ素子としてフラッシュメモリがある（例えば、非特許文献１参照。）。フラッシュメモリの素子の構造断面図を、図２１に示す。半導体基板９０１上に第１酸化膜９０４を介してポリシリコンからなる浮遊ゲート９０６を有し、浮遊ゲート９０６の上に第２酸化膜９０５を介してポリシリコンからなる制御ゲート９０７を有する。ゲート電極９０６，９０７の両側の半導体基板９０１表面には一対のソース／ドレイン拡散領域９０２及び９０３が形成されている。ゲート電極９０６，９０７の端部はソース／ドレイン拡散領域９０２，９０３の端部上にそれぞれ重なっている。制御ゲート９０７はフラッシュメモリにおける電界効果トランジスタ（ＦＥＴ）のゲート電極の働きを担っている。また、制御ゲート９０７と半導体基板９０１間に、第１酸化膜９０４、浮遊ゲート９０６及び第２酸化膜９０５を配置している。つまり、フラッシュメモリはＦＥＴのゲート絶縁膜部分に電荷保持部であるメモリ膜（浮遊ゲート）を配置することによって、当該ＦＥＴのしきい値電圧をメモリ膜に蓄積された電荷量に応じて変化させる機能を有するメモリである。
【０００５】
【非特許文献１】
舛岡富士雄編，「フラッシュメモリ技術ハンドブック」，株式会社サイエンスフォーラム，１９９３年８月１５日，Ｐ５５−５８
【０００６】
【発明が解決しようとする課題】
上記構造のフラッシュメモリには、次に述べるような所謂過消去という問題がある。つまり通常フラッシュメモリにおける消去動作は、浮遊ゲートに蓄積された電子を引き抜くこと又は正孔を注入することによりフラッシュメモリにおけるＦＥＴのしきい値電圧を低下させるものである。この消去が過剰に成されると、ゲート電極（つまり制御ゲート）下の浮遊ゲートに保持された電荷の影響により当該ＦＥＴがＯＮ（オン）してソース／ドレイン拡散領域間に電流が流れる。この現象は、ＦＥＴとしてのゲート電極である制御ゲートと、メモリとしてのメモリ膜である浮遊ゲートが積み重ねられているという構造の特徴から、浮遊ゲートの保持電荷のみによって、ＦＥＴがＯＮするため生じるものである。
【０００７】
このような過消去が起こると、メモリセルアレイ読出し動作時に非選択メモリセルからのリーク電流が生じて、選択メモリセルの電流が抽出できなくなるといった読出し不良が発生する。
【０００８】
そこで、本発明の課題は、過消去及びそれに起因する読出し不良の問題を解消できる半導体記憶装置及びその製造方法を提供することにある。
【０００９】
また、本発明の課題は、そのような半導体記憶素子と論理回路をなす半導体スイッチング素子とを同一基板上に混載した半導体装置及びその製造方法を提供することにある。
【００１０】
また、本発明の課題は、そのような半導体記憶装置または半導体装置を備えた携帯電子機器及びＩＣカードを提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、この発明の半導体記憶装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、上記ゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタを備え、
上記ゲート電極の両側部と上記半導体基板表面との間に、それぞれ側方へ向けて断面末広がりの窪みが形成され、
上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が形成されていることを特徴としている。
【００１２】
この発明の半導体記憶装置によれば、上記メモリ機能体の電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成され得る。メモリ機能体が半導体記憶装置における電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されるため、従来技術にみられた過消去及びそれに関する読出し不良の問題が解消される。
【００１３】
さらに上記メモリ機能体が上記ゲート電極の上記窪みを埋める態様で形成されているので、上記メモリ機能体の電荷保持部は、よりゲート電極の影響を受けやすくなる。したがって、書き換え速度の高速化が可能となる。
【００１４】
また、ゲート電極の断面形状によらず、オフセット領域（後述する）の幅は変わらないとすると、オフセット領域の上方にゲート電極が張り出してくるため、より短チャネル効果を抑制でき、微細化を促進することができる。
【００１５】
また、一実施形態の半導体記憶装置では、上記半導体基板の表面は、上記ゲート絶縁膜を介して上記ゲート電極の底面に対向する平坦部と、ゲート長方向に関して上記平坦部の両側にそれぞれ連なり上記窪みの一部をなす斜面部と、上記斜面部の外側に連なる底面部とを有することを特徴としている。
【００１６】
この一実施形態の半導体記憶装置によれば、一対のソース／ドレイン拡散領域間の距離が、平面的なパターン設計上の距離よりも実質上離れることとなる。したがって、パンチスルー、短チャネル効果等の微細化によるトランジスタ動作の劣化が抑制される。よって、微細化に好適な半導体記憶素子が形成でき、製造コストの抑制できた半導体記憶装置が提供できる。
【００１７】
さらに、構造上ゲート電極の電位がメモリ機能体のチャネル付近に効果的に影響をあたえるため、電荷が注入され易くまた消去され易い。したがって、書込み／消去や読出しの不良の抑制できた、信頼性の高い半導体記憶装置が提供できる。
【００１８】
また、一実施形態の半導体記憶装置は、ゲート長方向に関して上記ゲート電極の底面と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられていることを特徴としている。
【００１９】
この一実施形態の半導体記憶装置によれば、ゲート長方向に関して上記ゲート電極の底面と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられているため、メモリ機能体への電荷の注入効率が高く、書込み／消去速度の速い半導体記憶装置が提供される。さらに、ソース／ドレイン拡散領域は半導体基板表面の底面部に配置されており、一方ゲート電極は半導体基板表面の平坦部上に位置しており、それらは斜面部を介して離間している場合、実質上のオフセット幅は平面的なパターン設計上（横方向）のオフセット幅に比較して大きくなる。したがって、充分なオフセット幅を有しながら、一対のソース／ドレイン拡散領域間の距離が、設計上微細化される。また、ゲート電極の電位が上記オフセット領域に効果的に影響するため、消去時の駆動電流の大きく、誤読出しが抑制でき読み出し速度の速い半導体記憶装置が提供できる。
【００２０】
また、一実施形態の半導体記憶装置では、上記電荷保持部の最上部位置は、上記ゲート電極の最上部位置より下方であることを特徴としている。
【００２１】
この一実施形態の半導体記憶装置によれば、上記電荷保持部をチャネル近傍に限定して配置することができる。よって、書込みによって注入する電子はチャネル近傍付近に限定されるので、消去によって電子を除去し易くなる。それゆえ、消去不良を抑制できる。また、電荷保持部が占める領域を限定することにより、注入電子数が変わらないとすれば、電子密度が高くなる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が形成できる。
【００２２】
また、一実施形態の半導体記憶装置では、上記ゲート電極の側面は、上記ゲート絶縁膜の表面に対して略垂直な平坦部と、この平坦部の下側に連なり上記窪みの一部をなす斜面部とを有し、
上記散逸防止絶縁体は、上記電荷保持部と上記ゲート電極との間及び上記電荷保持部と上記半導体基板との間を隔離するように、実質的に均一な膜厚で上記ゲート電極の側面の平坦部および斜面部並びに上記半導体基板表面の斜面部および底面部を覆う第１の絶縁体を含むことを特徴としている。
【００２３】
この一実施形態半導体記憶装置では、上記電荷保持部は上記ゲート電極及び上記半導体基板に対して第１の絶縁体を介して離間しているので、電荷保持部に保持された電荷がゲート電極と半導体基板に散逸することが抑制される。したがって、保持特性が飛躍的に向上する。さらに、上記第１の絶縁体の厚さが１ｎｍ〜１０ｎｍの範囲の略均一な厚さであれば、半導体基板と電荷保持部及びゲート電極と電荷保持部を隔てる絶縁体の厚さが１ｎｍ以上であるため電荷の散逸を防止できリテンションが向上し、１０ｎｍ以下であるため効率よく電荷を注入できる。さらに第１の絶縁体の厚さが、３ｎｍ以上であれば直接トンネルによる電荷の散逸の抑制が可能であり、６ｎｍ以下であれば半導体基板と微粒子間及びゲート電極と微粒子間をＦＮトンネル伝導等のトンネル伝導によって効率的に電荷を移動させることができるので、非常に低電圧で高速の書込み／消去及び長期保持が可能な半導体記憶装置が提供できる。
【００２４】
ただし、「実質的に均一」、「略均一」とは、製造バラツキの範囲内であることを示している。
【００２５】
また、一実施形態の半導体記憶装置では、
上記半導体基板がシリコン基板であり、
上記ゲート絶縁膜、上記ゲート電極、上記第１の絶縁体及び上記電荷保持部の材料はシリコン化合物であることを特徴とする。
【００２６】
この一実施形態の半導体記憶装置によれば、ＬＳＩの材料として最も広く使われているシリコンやシリコン化合物を用いることで、非常に高度に発達したシリコンプロセスを用いることができる。したがって、製造が容易になる。
【００２７】
また、一実施形態の半導体記憶装置は、上記電荷保持部の少なくとも一部が前記ソース／ドレイン拡散領域の一部にオーバーラップしていることを特徴としている。
【００２８】
この一実施形態の半導体記憶装置によれば、半導体記憶装置の読出し動作時の電流値がオーバーラップしていない場合と比較して、格段に向上する。それによって、読出し速度も格段に向上するので、読出し速度の早い半導体記憶装置が提供される。
【００２９】
また、一実施形態の半導体記憶装置は、上記電荷保持部が、上記ゲート絶縁膜の表面に対して略平行な部分を有することを特徴としている。
【００３０】
この一実施形態の半導体記憶装置によれば、電荷保持部に保持された電荷の多寡によりオフセット領域での反転層の形成されやすさを効果的に制御することができ、メモリ効果を大きくすることができる。また、オフセット量がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。
【００３１】
また、一実施形態の半導体記憶装置は、
上記ゲート電極の側面は、上記ゲート絶縁膜の表面に対して略垂直な平坦部と、この平坦部の下側に連なり上記窪みの一部をなす斜面部とを有し、
上記電荷保持部が、上記ゲート電極の側面の平坦部に対して略平行に延びる部分を含むことを特徴としている。
【００３２】
この一実施形態の半導体記憶装置によれば、書換え動作時に電荷保持部に注入される電荷が増加し、書換え速度が増大する。
【００３３】
また、一実施形態の半導体記憶装置は、上記散逸防止絶縁体のうち上記電荷保持部と半導体基板とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴としている。
【００３４】
この一実施形態の半導体記憶装置によれば、電荷保持部への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、電荷保持部に電荷が保持された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【００３５】
また、上記電荷保持部と半導体基板とを隔てる部分の厚さが０．８ｎｍ以上なので保持特性の極端な劣化が抑制される。
【００３６】
また、一実施形態の半導体記憶装置は、上記散逸防止絶縁体のうち上記電荷保持部と半導体基板とを隔てる部分の厚さが、上記ゲート絶縁膜の膜厚より厚く、かつ２０ｎｍ以下であることを特徴としている。
【００３７】
この一実施形態の半導体記憶装置によれば、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【００３８】
また、上記電荷保持部と半導体基板とを隔てる部分の厚さが２０ｎｍ以下であるため書換え速度の低下を抑制できる。
【００３９】
また、一実施形態の半導体記憶装置では、上記ソース／ドレイン拡散領域の少なくとも一部は、上記半導体基板表面の上記斜面部に配置されていることを特徴としている。
【００４０】
この一実施形態の半導体記憶装置によれば、メモリ機能体に電荷を注入する際のホットキャリアを、半導体基板表面の平坦部と斜面部とが作る凸部で効率的に発生させることができる。それにより効率的に斜面部からメモリ機能体に電荷の注入がされる。よって、書き換え速度が高速化される。
【００４１】
また、一実施形態の半導体記憶装置では、上記一対のソース／ドレイン拡散領域の内側に上記ソース／ドレイン拡散領域に対して逆の導電型で、上記ゲート電極の底面の直下のチャネル形成領域よりも高い不純物濃度をもつカウンタ領域が設けられていることを特徴としている。
【００４２】
この一実施形態の半導体記憶装置によれば、メモリ機能体に電荷を注入する際のホットキャリアの発生効率をあげることができ、さらにパンチスルーなどの短チャネル効果を抑制することが可能である。
【００４３】
また、一実施形態の半導体記憶装置では、
上記ソース／ドレイン拡散領域は、上記チャネル形成領域が存する側にエクステンション部を有し、上記エクステンション部の接合深さは上記エクステンション部以外の部分の接合深さより浅いことを特徴としている。
【００４４】
この一実施形態の半導体記憶装置によれば、オフセット領域の幅のばらつきを低く抑えることができる。それによりメモリ効果のばらつきを非常に低く抑えることができ、信頼性の高い半導体記憶装置が形成できる。
【００４５】
また、一実施形態の半導体記憶装置では、上記エクステンション部の不純物濃度は上記ソース／ドレイン拡散領域のうち上記エクステンション部以外の部分の不純物濃度よりも低いことを特徴としている。
【００４６】
この一実施形態の半導体記憶装置によれば、より短チャネル効果を抑制することができる。
【００４７】
また、一実施形態の半導体記憶装置では、上記メモリ機能体の電荷保持部は上記窪み内に収容されていることを特徴としている。
【００４８】
この一実施形態の半導体記憶装置によれば、電荷保持部が占める領域を上記窪み内、つまり微小領域に限定できるため、蓄積電荷の消去が容易になり、消去不良が抑制できる。さらに、オフセット領域近傍にのみ蓄積電荷密度を高くすることができるので、書き換え速度を向上することができる。さらに、電荷保持部がゲート電極の下部に位置しゲート電極電位の効果が効率的に影響するため、短チャネル効果に強く書き換え速度の速い半導体記憶装置を提供できる。
【００４９】
また、この発明の半導体装置は、
半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置され、
上記半導体記憶素子と半導体スイッチング素子はそれぞれ、ゲート電極と、このゲート電極の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域とを有する電界効果トランジスタからなり、
上記半導体記憶素子と上記半導体スイッチング素子との両方で、上記ゲート電極の両側部と上記半導体基板表面との間に、それぞれ側方へ向けて断面末広がりの窪みが形成され、かつ、上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が形成され、
上記半導体記憶素子においては、上記電荷保持部に保持された電荷の多寡により、上記ゲート電極に電圧を印加した際の一方の上記ソース／ドレイン拡散領域から他方の上記ソース／ドレイン拡散領域に流れる電流量を変化させ得るように構成され、
上記半導体スイッチング素子においては、上記電荷保持部に保持された電荷の多寡にかかわらずスイッチング動作を行うように構成されていることを特徴としている。
【００５０】
この発明の半導体装置では、半導体基板上に、半導体記憶素子を有するメモリ領域と、半導体スイッチング素子を有する論理回路領域とが配置されている。つまり、同一基板内に半導体記憶素子と半導体スイッチング素子とが混載されている。
【００５１】
従来のフラッシュメモリと論理回路等との混載は、半導体記憶素子に２層のポリシリコン層を必要とするなどの理由から、通常の論理回路の形成プロセスと比較して７枚から８枚のマスクの追加が必要であった。しかし、本発明の半導体装置では、それとは異なり、メモリ機能体がゲート絶縁膜の働きを担う領域に形成されておらず、ゲート電極の両側に形成されているため、混載における製造工程の増加が飛躍的に低減される。つまり、半導体記憶素子の構造は、半導体スイッチング素子の構造と同様の構造を有しており、異なるのは半導体記憶素子のみ読出し電流量が変化するように構成してなる点であり、それによる従来技術にみられるような大幅な工程の増加は招来されない。よって、従来技術と比較して飛躍的に製造コストを削減することが可能となる。
【００５２】
また、一実施形態の半導体装置は、
上記半導体スイッチング素子では、上記ゲート電極の端部の下に上記ソース／ドレイン拡散領域が延在して重なる一方、
上記半導体記憶素子では、ゲート長方向に関して上記ゲート電極の底面と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられていることを特徴している。
【００５３】
この一実施形態の半導体装置では、ソース領域及びドレイン領域がゲート電極端部よりオフセットしていない半導体スイッチング素子と、オフセットしている半導体記憶素子が同一基板内に混載されている。つまり、この半導体装置では、一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量が保持電荷の多寡により実質的に変化しない半導体スイッチング素子と、大幅に変化させ得る半導体記憶素子とを同一基板内に混載することができる。さらに、オフセットしていない半導体スイッチング素子は駆動電流が大きく、オフセットしている半導体記憶素子はメモリ効果が大きくなるので、この半導体装置では、駆動電流が大きい論理回路とメモリ効果が大きいメモリとを容易に混載できる。
【００５４】
また、一実施形態の半導体装置は、上記半導体記憶素子により不揮発性メモリ部が構成されていることを特徴としている。
【００５５】
この一実施形態の半導体装置によれば、同一基板上に、上記半導体スイッチング素子を有する論理回路部と上記半導体記憶素子を有する不揮発性メモリ部とが容易に混載される。
【００５６】
また、一実施形態の半導体装置は、上記メモリ領域の半導体記憶素子と上記論理回路領域の半導体スイッチング素子とに対して供給される電源電圧が、互いに独立に設定されるようになっていることを特徴としている。
【００５７】
この一実施形態半導体記憶装置によれば、例えば、メモリ領域の半導体記憶素子には高電源電圧の供給ができるため、書込み／消去速度を格段に向上させることができる。さらに、論理回路領域の半導体スイッチング素子には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み／消去速度が格段に速いメモリ部を有する半導体装置を実現することができる。
【００５８】
また、一実施形態の半導体装置は、上記半導体スイッチング素子により、更にスタティック・ランダム・アクセス・メモリが構成されることを特徴としている。
【００５９】
この一実施形態半導体記憶装置によれば、上記半導体スイッチング素子により論理回路部及びスタティック・ランダム・アクセス・メモリが構成され、上記半導体記憶素子によりメモリ部が構成されているため、同一基板上に、論理回路部及びスタティック・ランダム・アクセス・メモリと不揮発性メモリ部を容易に混載することができる。さらに、スタティック・ランダム・アクセス・メモリを高速動作メモリ一時記憶メモリとして混載することにより、半導体装置のさらなる機能の向上を達成することができる。
【００６０】
また、この発明のＩＣカードは、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【００６１】
この発明のＩＣカードによれば、上記発明の半導体記憶装置または半導体装置と同様の効果を奏することができる。例えば、ＩＣカードはメモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できたＩＣカードが提供できる。
【００６２】
また、この発明の携帯電子機器は、上記発明の半導体記憶装置または半導体装置を備えたことを特徴としている。
【００６３】
この発明の携帯電子機器によれば、上記発明の半導体記憶装置または半導体装置と同様の効果を奏することができる。例えば、携帯電話はメモリとその周辺回路部、論理回路部およびＳＲＡＭ部等を容易に混載し低コスト化できた半導体装置を有する。それゆえ、コスト削減できた携帯電話が提供できる。
【００６４】
また、この発明の半導体記憶装置の製造方法は、半導体基板上に電界効果トランジスタからなる半導体記憶素子を形成するために、
半導体基板表面上にゲート絶縁膜を介してゲート電極を形成する工程と、
上記ゲート電極の両側部と上記半導体基板表面との間に、それぞれ側方へ向けて断面末広がりのバーズビーク絶縁膜を形成する工程と、
上記バーズビーク絶縁膜を除去することによりそのバーズビーク絶縁膜の跡に、側方へ向けて断面末広がりの窪みを形成する工程と、
上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体を形成する工程と、
上記ゲート電極及び上記メモリ機能体をマスクとして上記マスクの両側に相当する半導体基板表面に不純物を導入して、一対のソース／ドレイン拡散領域を形成する工程とを含むことを特徴としている。
【００６５】
この発明の半導体記憶装置の製造方法によれば、上記発明の半導体記憶装置を、簡単なプロセスで容易に作製でき、低コスト化できる。
【００６６】
さらに、ゲート電極下部が両側に窪みがある形状に形成できるので、その構造上、電荷が注入され易くまた消去され易いので、書込み／消去や読出しの不良の抑制できた、信頼性の高い半導体記憶装置が提供できる。
【００６７】
また、ゲート電極の電位がチャネルのオフセット部に効果的に影響するため、消去時の駆動電流の大きく、誤読出しが抑制でき読み出し速度の速い半導体記憶装置が提供できる。
【００６８】
また、作製された半導体記憶装置では、上記半導体基板の表面は、上記ゲート絶縁膜を介して上記ゲート電極の底面に対向する平坦部と、ゲート長方向に関して上記平坦部の両側にそれぞれ連なり上記窪みの一部をなす斜面部と、上記斜面部の外側に連なる底面部とを有する形状になり得る。その場合、ソース／ドレイン拡散領域は半導体基板表面の底面部に形成されており、一方ゲートスタックは半導体基板表面の平坦部に形成されており、それらは斜面部を介して離間している形状が形成できる。よって、実質上のオフセット領域の幅は平面的なパターン設計上（横方向）のオフセット幅に比較して大きくなるため、充分なオフセット幅を有しながら、設計上微細化される。また、また、一対のソース／ドレイン拡散領域間の距離が平面的なパターン設計上の距離より実質上離れることとなる。したがって、パンチスルー、短チャネル効果等の微細化によるトランジスタ動作の劣化が抑制される。以上より、微細化に好適な半導体記憶素子が形成でき、製造コストの抑制できた半導体記憶装置が形成できる。
【００６９】
また、一実施形態の半導体記憶装置の製造方法では、
上記メモリ機能体を形成する工程は、
上記窪みが形成された上記ゲート電極及び半導体基板の露出面に沿って、実質的に均一な膜厚で上記散逸防止絶縁体の少なくとも一部をなす第１絶縁膜を形成する工程と、
上記第１絶縁膜の露出面上に、上記窪みを埋める態様で上記電荷保持部の材料としてシリコン窒化膜を形成する工程と、
上記ゲート電極の両側にそれぞれ上記メモリ機能体を残すように、上記シリコン窒化膜及び上記第１絶縁膜をエッチングして加工する工程とを含むことを特徴としている。
【００７０】
この一実施形態半導体記憶装置の製造方法によれば、作製された半導体記憶装置のメモリ機能体を構成する上記シリコン窒化膜は第１絶縁膜によりゲート電極及び半導体基板と隔離されている。したがって、電荷保持部としてのシリコン窒化膜に保持された電荷がゲート電極と半導体基板に散逸することが抑制されるので、保持特性が飛躍的に向上する。さらに、メモリ機能体が自己整合的に形成できるので非常に簡単な工程でマスクがすくなく低コストの半導体記憶装置が製造できる。
【００７１】
また、一実施形態の半導体記憶装置の製造方法では、
上記メモリ機能体を形成する工程は、
上記窪みが形成された上記ゲート電極及び半導体基板の露出面に沿って、実質的に均一な膜厚で上記散逸防止絶縁体の少なくとも一部をなす第１絶縁膜を形成する工程と、
上記第１絶縁膜の露出面に沿って、上記電荷保持部の一部をなすシリコン窒化膜を形成する工程と、
上記シリコン窒化膜の露出面に沿って、実質的に均一な膜厚で上記散逸防止絶縁体の少なくとも一部をなす第２絶縁膜を形成する工程と、
上記ゲート電極の両側にそれぞれ上記メモリ機能体を残すように、上記第２絶縁膜、上記シリコン窒化膜及び上記第１絶縁膜をエッチングして加工する工程とを含むことを特徴としている。
【００７２】
この一実施形態半導体記憶装置の製造方法によれば、作製された半導体記憶装置のメモリ機能体を構成する上記シリコン窒化膜は第１絶縁膜によりゲート電極及び半導体基板と隔離されている。したがって、電荷保持部としてのシリコン窒化膜に保持された電荷がゲート電極と半導体基板に散逸することが抑制されるので、保持特性が飛躍的に向上する。さらに、メモリ機能体が自己整合的に形成できるので非常に簡単な工程でマスクがすくなく低コストの半導体記憶装置が製造できる。さらに、シリコン窒化膜は第１絶縁膜及び第２絶縁膜に挟まれるため、非常に電荷の散逸が抑制されるため、保持特性の向上した半導体記憶装置が製造できる。
【００７３】
また、一実施形態の半導体記憶装置の製造方法は、上記シリコン窒化膜及び上記第１絶縁膜をエッチングして加工する工程で、上記シリコン窒化膜のうち上記窪み外に存する部分を除去して上記窪み内に存する部分を残すことを特徴としている。
【００７４】
この一実施形態半導体記憶装置の製造方法によれば、電荷保持部が占める領域を上記窪み内、つまり微小領域に限定できるため、蓄積電荷の消去が容易になり、消去不良が抑制できる。さらに、オフセット領域近傍にのみ蓄積電荷密度を高くすることができるので、書き換え速度を向上することができる。さらに、電荷保持部がゲート電極の下部に位置しゲート電極電位の効果が効率的に影響するため、短チャネル効果に強く書き換え速度の速い半導体記憶装置を提供できる。
【００７５】
また、一実施形態の半導体記憶装置の製造方法は、上記窪みを形成する工程の後、上記メモリ機能体を形成する工程の前に、上記ゲート電極をマスクとして上記不純物と同じ導電型をもつ不純物を導入して、上記ソース／ドレイン拡散領域の接合深さより浅いエクステンション部を形成することを特徴としている。
【００７６】
この一実施形態半導体記憶装置の製造方法によれば、自己整合的にエクステンション部を形成できるので、非常に簡単な工程でマスクがすくなく低コストの半導体記憶装置が製造できる。さらに、オフセット領域の幅のばらつきを低く抑えることが可能で、それによりメモリ効果のばらつきを非常に低く抑えることができ信頼性の高い半導体記憶装置が形成できる。
【００７７】
なお、上記エクステンション部を形成するためには、上記ソース／ドレイン拡散領域を形成するための注入エネルギよりも低い注入エネルギで不純物注入を行うのが望ましい。
【００７８】
また、この発明の半導体装置の製造方法は、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子を形成する半導体装置の製造方法であって、
上記メモリ領域及び論理回路領域の半導体基板表面上に、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
上記メモリ領域及び論理回路領域の両方で、上記ゲート電極の両側部と上記半導体基板表面との間に、それぞれ側方へ向けて断面末広がりのバーズビーク絶縁膜を形成し、上記バーズビーク絶縁膜を除去することによりそのバーズビーク絶縁膜の跡に、側方へ向けて断面末広がりの窪みを形成する工程と、
上記メモリ領域に不純物が導入されないようにマスクを設けた状態で上記論理回路領域に上記ゲート電極をマスクとして不純物を導入して、上記論理回路領域に、ソース／ドレイン拡散領域の一部となる第１の不純物領域を形成する工程と、
上記メモリ領域及び論理回路領域の両方で、上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体を形成する工程と、
上記メモリ領域及び論理回路領域に、上記ゲート電極とメモリ機能体とをマスクとして上記不純物と同じ導電型の不純物をそれぞれ導入して、ソース／ドレイン拡散領域の少なくとも一部となる第２の不純物領域を形成する工程とを有することを特徴としている。
【００７９】
この発明の半導体装置の製造方法によれば、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置を、１枚程度のマスクの増加のみで簡単なプロセスで容易に作製でき、低コスト化できる。具体的には、半導体基板上に設定されたメモリ領域に電界効果トランジスタからなる半導体記憶素子を形成するのと並行して、上記半導体基板上に設定された論理回路領域に電界効果トランジスタからなる半導体スイッチング素子が形成される。形成された半導体記憶素子と半導体スイッチング素子は、上記ゲート電極の両側部と上記半導体基板表面との間の上記窪みを埋める態様で上記ゲート電極の両側に、電荷を蓄積する機能を有する材料からなる電荷保持部と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とから成るメモリ機能体が設けられたものとなる。また、形成された半導体スイッチング素子は、上記ゲート電極の両側に相当する半導体基板表面に上記第１の不純物領域が配置されて、チャネル方向に関してゲート電極とソース／ドレイン拡散領域との間に間隔が存しないものとなる。一方、形成された半導体記憶素子は、チャネル方向に関して上記ゲート電極と上記ソース／ドレイン拡散領域との間に間隔（オフセット領域）が設けられ、半導体基板表面上の上記間隔を覆うように、電荷を蓄積する機能を有する材料からなる電荷保持部及び蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体とからなるメモリ機能体が設けられたものとなる。さらに、上記オフセット領域を有しない半導体スイッチング素子は比較的駆動電流が大きく、上記オフセット領域を有する半導体記憶素子は比較的メモリ効果が大きくなるので、駆動電流が大きい論理回路とメモリ効果が大きい不揮発性メモリが容易に混載される。
【００８０】
【発明の実施の形態】
以下、本発明を図示の実施形態により詳細に説明する。本発明が、以下の実施形態に限定されないことは言うまでもない。
【００８１】
（第１の実施形態）
本発明の第１の実施形態の半導体記憶装置を、図１を用いて説明する。
【００８２】
この実施形態の半導体記憶装置は、図１（ａ）に示したように、半導体基板１上にゲート絶縁膜２を介して形成されたゲート電極３と、ゲート電極３の両側に相当する半導体基板表面に形成された一対のソース／ドレイン拡散領域１３，１３とを有する電界効果トランジスタを備えている。一対のソース／ドレイン拡散領域１３，１３の間がチャネル形成領域１９に相当する。ゲート絶縁膜２とゲート電極３とがゲートスタック８を構成している。
【００８３】
ゲート電極３の両側部と半導体基板表面との間に、それぞれ側方へ向けて断面末広がりの窪み５０，５０が形成されている。
【００８４】
ゲート電極３の側面は、ゲート絶縁膜２の表面に対して略垂直な平坦部３ａと、この平坦部の下側に連なり窪み５０の一部をなす斜面部３ｂとを有する。
【００８５】
半導体基板表面は、ゲート絶縁膜２を介してゲート電極３の底面に対向する平坦部１ａと、ゲート長方向に関して上記平坦部の両側にそれぞれ連なり窪み５０の一部をなす斜面部１ｂと、上記斜面部の外側に連なる底面部１ｃとを有する。
【００８６】
窪み５０，５０を埋める態様でゲート電極３の両側にメモリ機能体１１，１１が形成されている。メモリ機能体１１は、電荷を蓄積する機能を有する材料からなる電荷保持部３１と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体（便宜上、符号３２で総称する。）とから成る。
【００８７】
散逸防止絶縁体３２は、この例では、電荷保持部３１とゲート電極３との間及び電荷保持部３１と半導体基板１との間を隔離するように、実質的に均一な膜厚で上記ゲート電極の側面の平坦部３ａおよび斜面部３ｂ並びに上記半導体基板表面の斜面部１ｂおよび底面部１ｃを覆う第１の絶縁体３２ａからなっている。
【００８８】
ゲート長方向に関してゲート電極３の底面とソース／ドレイン拡散領域１３との間に間隔（オフセット領域）２０が設けられている。オフセット領域２０はメモリ機能体１１で覆われている。
【００８９】
すなわち、この電界効果トランジスタからなる半導体記憶素子では、半導体基板１の表面に凸部が形成され、この凸部上にゲート絶縁膜２を介してゲート電極３が形成され、ゲート電極３の側面の下部が逆テーパになっている。ゲート電極３下にチャネル形成領域１９が形成され、チャネル形成領域１９の両側に、上記チャネル形成領域と逆導電型を有する一対のソース／ドレイン拡散領域１３，１３が形成されている。上記ゲート電極３の側壁に、電荷を蓄積する機能を有するシリコン窒化膜からなる電荷保持部３１と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体３２とから成るメモリ機能体１１が形成されている。
【００９０】
オフセット領域２０はメモリ機能体１１で覆われているので、メモリ機能体１１に保持された電荷の多寡により、ゲート電極３に電圧を印加した際の一方の上記ソース／ドレイン拡散領域１３から他方の上記ソース／ドレイン拡散領域１３に流れる電流量を変化させ得る。
【００９１】
図のように、電荷保持部が従来の技術に示したように電界効果トランジスタのゲート絶縁膜の機能を担う部分ではなく、ゲート電極の側方に形成されるため、従来の技術にみられた過消去の問題が解消される。
【００９２】
さらに、ソース／ドレイン拡散領域１３は半導体基板表面の底面部１ｃに配置されており、一方ゲートスタック８は半導体基板表面の平坦部１ａに位置しており、それらは斜面部１ｂを介して離間している。したがって、実質上のオフセット幅は設計上（横方向）のオフセット幅に比較して大きくなるため、充分なオフセット幅を有しながら、設計上微細化される。また、構造上一対のソース／ドレイン拡散領域１３，１３間の距離が設計上より実質上離れることとなり、パンチスルー、短チャネル効果等の微細化によるトランジスタ動作の劣化が抑制される。以上より、微細化に好適な半導体記憶素子が形成でき、製造コストの抑制できた半導体記憶装置が提供できる。
【００９３】
また、図示したようにソース／ドレイン拡散領域１３を半導体基板表面の斜面部１ｂにかからないように形成しているが、それだけに限られない。つまり、斜面にかかるように形成してもなお、半導体基板表面においてゲートスタック８を構成するゲート電極３の底面部に対してオフセットするように形成されていれば良い。さらに、そうすることにより、書込み時に発生するホットエレクトロンのメモリ機能体への注入効率を上げることができる。また、このような構造によると、オフセット領域２０の上方はゲート電極に覆われるように形成できるため、短チャネル効果を抑制することができ、微細化が可能となる。さらに、ゲート電極３の電位により電荷の注入や放出をする場合にゲート電極３がオフセット領域２０の上部にあるため、電荷の注入や放出をより効果的に行うことができる。したがって、書込み速度を向上させることができる。
【００９４】
さらに、構造上ゲート電極３の電位がメモリ機能体１１のチャネル付近に効果的に影響をあたえるため、電荷が注入され易くまた消去され易い。したがって、書込み／消去や読出しの不良の抑制できた、信頼性の高い半導体記憶装置が提供できる。また、ゲート電極３の電位がチャネルのオフセット部に効果的に影響するため、消去時の駆動電流の大きく、誤読出しが抑制でき読み出し速度の速い半導体記憶装置が提供できる。
【００９５】
また、この半導体記憶装置は、メモリ機能体１１による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとして機能することができる。
【００９６】
また、半導体基板１とゲート電極３をシリコンから成る材料より形成すると良い。その場合、半導体基板１とゲート電極３は現在半導体装置の材料としてよく用いられているシリコンからなるので、従来の半導体製造プロセスと非常に親和性の高い半導体プロセスを構築できる。したがって、製造コストが低い半導体記憶装置を提供できる。
【００９７】
また、本発明の半導体記憶装置の実施形態において、１つの素子に２ビット又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶するメモリ素子としても機能することができる。
【００９８】
また、本発明の半導体記憶装置は次に示すような構成であってもよい。
【００９９】
ここで、メモリ機能体及びその各部の名称を以下のように定義する。
【０１００】
図１（ａ）から図１（ｃ）に示すようにメモリ機能体１１は、ゲート電極３の側方に形成された電荷を蓄積する機能を有する材料からなる電荷保持部３１と蓄積された電荷の散逸を防止する機能を有する散逸防止絶縁体３２とから成るものとする。ここで、散逸防止絶縁体３２は第１の絶縁体３２ａと第２の絶縁体３２ｂを有する場合（図１（ｂ）、図１（ｃ））、又は、第１の絶縁体を有すが第２の絶縁体を有さない場合（図１（ａ））がある。
【０１０１】
第１の絶縁体３２ａは、電荷保持部３１をゲート電極３及び半導体基板１と隔離するように形成され、第２の絶縁体３２ｂは電荷保持部３１の外側にサイドウォールスペーサとして形成され、共に電荷保持部３１に保持された電荷の散逸を防止する機能を有する。それにより、電荷の保持特性が向上する。
【０１０２】
また図１に示すように、ソース／ドレイン拡散領域１３は、半導体基板１の表面において、上記ゲート電極３からチャネル方向に離間している。詳しくはゲート電極３及びゲート絶縁膜２からなるゲートスタック８とソース／ドレイン拡散領域１３は半導体基板表面部において離間している。つまり、半導体基板１表面において、ソース／ドレイン拡散領域１３はゲート電極３の底面（ゲート絶縁膜２を介して）の直下には無く、オフセット領域２０の幅だけ、離れている。言い換えれば、ソースとドレイン領域の間のチャネル形成領域１９は、半導体基板１表面において、オフセット領域２０の幅だけ、メモリ機能体１１の下部に配置されている。これにより、メモリ機能体への電子の注入、及び、正孔の注入が効率的に行われ、書込み、消去速度の速い半導体記憶装置を形成できる。
【０１０３】
よって、半導体記憶装置における、ソース／ドレイン拡散領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体１１下のオフセット領域の反転しやすさを、メモリ機能体１１に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、通常構造のＭＯＳＦＥＴと比較して、短チャネル効果を抑制することができ、ゲート長の微細化を図ることができる。また、上記理由より構造的に短チャネル効果抑制に適しているため、オフセットしていないロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることが可能となる。
【０１０４】
また、半導体記憶装置のメモリ機能体１１は、ゲート絶縁膜２とは独立して形成されている。したがって、メモリ機能体１１が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは分離されている。また、同様の理由により、メモリ機能体１１としてメモリ機能に好適な材料を選択して形成することができる。
【０１０５】
ここで、図１（ｃ）に示すように、メモリ機能体１１の電荷保持部３１がゲート電極３や半導体基板１の形状に沿って、曲がって形成される。当図においては、曲がって記載しているが、これ以降の図においては簡単のため、曲がっている部分を省略しているものも有る。それゆえ形状は各実施の態様を考慮し、適宜斟酌する必要がある。
【０１０６】
さらに、図１（ｄ）に示すように、一対のソース／ドレイン拡散領域１３，１３の内側つまりオフセット領域にソース／ドレイン拡散領域と同導電型でソース／ドレイン拡散領域より接合深さの浅いエクステンション部６，６を形成しても良い。エクステンション部６を含んだソース／ドレイン拡散領域（便宜上、符号１８で総称する。）を形成することにより、短チャネル効果を抑制しつつ、斜面部１ｂにかかるようにエクステンション部を含んだソース／ドレイン拡散領域１８を形成することができる。したがって、上記実施ホットエレクトロンのメモリ機能体への注入効率が上がり、書込みを効率的に行うことができる。また、オフセット領域の上方はゲート電極３に覆われるように形成できるため、短チャネル効果を抑制することができ、微細化が可能となる。さらに、ゲート電極３の電位により電荷の注入や放出をする場合にゲート電極３がオフセット領域の上部にあるため、より効果的に行うことができるため、書込み速度を向上させることができる。ここで、エクステンション部６はソース／ドレイン拡散領域１８のうち他の部分１３より低濃度とすると、より短チャネル効果を抑制することができ、逆に高濃度とするとさらにホットキャリアの発生効率を上げることができる。
【０１０７】
さらに、エクステンション部６を含んだソース／ドレイン拡散領域１８の内側に、ソース／ドレイン拡散領域に対して逆の導電型で、ゲート電極の底面の直下のチャネル形成領域より不純物濃度の高いカウンタ領域２２を形成することによって、さらにホットエレクトロンの発生効率をあげることができ、格段に書込み効率をあげることができる。
【０１０８】
また、このようなカウンタ領域を図１（ａ）〜図１（ｃ）にて説明した半導体記憶装置のソース／ドレイン拡散領域１３，１３の内側つまりオフセット領域に形成しても同様に書込み効率が向上する。
【０１０９】
また、本半導体記憶装置の態様としては、以下のようなものがある。
【０１１０】
本発明の半導体記憶装置のメモリを構成する半導体記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、ゲート電極の下に形成されたチャネル形成領域と、チャネル形成領域の両側に形成されチャネル形成領域と逆導電型を有するソース／ドレイン拡散領域とから構成される。
【０１１１】
この半導体記憶素子は、１つのメモリ機能体に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。しかしながら、この半導体記憶素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【０１１２】
本発明の半導体装置を構成する半導体記憶素子は、半導体基板上、又は半導体基板内に形成されたチャネル形成領域と同導電型のウェル領域上に形成されることが好ましい。
【０１１３】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体による基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ；シリコン・オン・インシュレータ）基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【０１１４】
この半導体基板又は半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤ構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（局所酸化）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；浅い溝分離法）膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【０１１５】
ゲート絶縁膜又は絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１ｎｍ〜２０ｎｍ程度、好ましく１ｎｍ〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【０１１６】
ゲート電極又は電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部又は凸部を有した形状で形成されている。なお、単一のゲート電極とは、ゲート電極としては、単層又は多層の導電膜によって分離されることなく、一体形状として形成されているゲート電極を意味する。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０ｎｍ〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル形成領域が形成されている。
【０１１７】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え・保持する機能を有するか、電荷をトラップするか又は電荷分極状態を保持する機能を有する膜若しくは領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【０１１８】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数の半導体記憶素子を配列する場合、半導体記憶素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、半導体記憶素子の微細化が容易となる。
【０１１９】
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【０１２０】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【０１２１】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行いやすくなり、低消費電力化の効果がある。
【０１２２】
また、メモリ機能体として、電界により分極方向が変化するをＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【０１２３】
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【０１２４】
メモリ機能体に含まれる電荷保持部は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持部は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に窪みを有する場合には、直接又は絶縁膜を介して窪みを完全に又は窪みの一部を埋め込むように形成されていてもよい。
【０１２５】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【０１２６】
電荷保持部として導電膜を用いる場合には、電荷保持部が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【０１２７】
ソース／ドレイン拡散領域は、半導体基板又はウェル領域と逆導電型の拡散領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン拡散領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚と略同程度の接合深さを有していることが好ましい。
【０１２８】
ソース／ドレイン拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持部下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対する電荷保持部の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース／ドレイン拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持部の少なくとも一部が、拡散領域であるソース／ドレイン拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成する半導体記憶素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン拡散領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【０１２９】
ソース／ドレイン拡散領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン拡散領域上に、このソース／ドレイン拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【０１３０】
本発明の半導体記憶装置を構成する半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極又は電極を形成した後、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等の電荷保持部を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサとして残す方法；絶縁膜又は電荷保持部を形成し、適当な条件下でエッチバックしてサイドウォールスペーサとして残し、さらに電荷保持部又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサとして残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極又は電極を形成する前に、電荷保持部、電荷保持部／絶縁膜、絶縁膜／電荷保持部、絶縁膜／電荷保持部／絶縁膜等を形成し、これらの膜のチャネル形成領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【０１３１】
上記半導体記憶素子を配列してメモリセルアレイを構成した場合、半導体記憶素子の最良の形態は、例えば、
ｉ）複数の半導体記憶素子のゲート電極が一体となってワード線の機能を有する、
ｉｉ）上記ワード線の両側にはメモリ機能体が形成されている、
ｉｉｉ）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、ｉｖ）メモリ機能体はＯＮＯ膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ；酸化膜・窒化膜・酸化膜）で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行表面を有している、
ｖ）メモリ機能体中のシリコン窒化膜はワード線及びチャネル形成領域とシリコン酸化膜で隔てられている、
ｖｉ）メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている、
ｖｉｉ）ゲート絶縁膜の表面と略並行表面を有するシリコン窒化膜とチャネル形成領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、
ｖｉｉｉ）１個の半導体記憶素子の書込み及び消去動作は単一のワード線により行う、
ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、
ｘ）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、なる要件を満たすものである。前記要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【０１３２】
前記要件を複数満たす場合、特に好ましい組み合わせが存在する。例えば、ｉｉｉ）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、ｉｘ）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、ｖｉ）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行われることを発見した。すなわち、要件ｉｉｉ）及びｉｘ）を満たす場合は、要件ｖｉ）を満たすことが特に好ましい。一方、メモリ機能体内で電荷を保持するのが導電体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行うことができた。しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、又はメモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。すなわち、コンタクトプラグをよりメモリ機能体と接近して配置することができ、又は半導体記憶素子間の距離が接近して複数のメモリ機能体が干渉しても記憶情報を保持できるので、半導体記憶素子の微細化が容易となる。また、素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。更には、５Ｖ以下という低電圧により書込み及び消去動作が行われることを確認した。以上より、要件ｉｉｉ）、ｉｘ）及びｖｉ）を満たすことが特に好ましいのである。
【０１３３】
本発明の半導体記憶素子及び論理素子を組み合わせた半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０１３４】
ところで、本実施形態では、Ｎチャネル型素子の場合について述べているが、Ｐチャネル型素子でもよい。その場合は、不純物の導電型を全て逆にすれば良い。
【０１３５】
また、図面の記載において、同一の材料及び物質を用いている部分においては、同一の符号を付しており、必ずしも同―の形状を示すものではない。
【０１３６】
また、図面は模式的なものであり、厚みと平面寸法の関係、各層や各部の厚みや大きさの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや大きさの寸法は、以下の説明を斟酌して判断すべきものである。また図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【０１３７】
また、本特許に記載の各層や各部の厚みや大きさは、特に説明がない場合は、半導体装置の形成を完了した段階での最終形状の寸法である。よって、膜や不純物領域等を形成した直後の寸法と比較して最終形状の寸法は、後の工程の熱履歴等によって多少変化することに留意すべきである。
【０１３８】
（第２の実施形態）
本発明の第２の実施形態の半導体記憶装置を、図２、３を用いて説明する。
【０１３９】
以下に図２（ａ）から図２（ｄ）に沿って、製造工程を順を追って説明して行く。
【０１４０】
図２（ａ）に示すように、ｐ型の導電型を有するシリコン基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
【０１４１】
代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１４２】
まず、所望により、ｐ型の半導体領域を有するシリコンからなる半導体基板１に既知の方法により素子分離領域を形成する。素子分離領域を形成すれば、隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止することができる。ただし、隣り合ったデバイス間においてソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当実施形態においては、上記素子分離領域を形成していない場合に付いて説明するため、図示はしていない。
【０１４３】
次に特に図示していないが、露出している半導体基板の表面付近に不純物拡散領域を形成する。この不純物拡散領域は、しきい値電圧調整のためのものであり、チャネル形成領域の濃度を高くするものである。適切なしきい値電圧にするための、適切な不純物拡散領域を既知の方法で形成すれば良い。
【０１４４】
次に半導体領域の露出面全面に絶縁膜を形成する。この絶縁膜はリークを抑制できればよいので、酸化膜、窒化膜、酸化膜と窒化膜の複合膜や、ハフニウム酸化膜、ジルコニウム酸化膜等の高誘電絶縁膜、高誘電絶縁膜と酸化膜との複合膜を用いても良い。さらには、ＭＯＳＦＥＴのゲート絶縁膜となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜としての性能の良い膜を形成することが望まれる。ゲート絶縁膜としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜を不必要に流れる電流であるリーク電流の抑制、ゲート電極の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル形成領域へのゲート電極不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜および、膜厚の例として熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜において、膜厚は１ｎｍ〜６ｎｍの範囲内であることが適当である。
【０１４５】
次に、上記絶縁膜上にゲート電極材料を形成する。ゲート電極材料とは、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。ここで、１例としてポリシリコン膜を形成した場合、ポリシリコン膜厚は５０ｎｍ〜４００ｎｍ程度であることが好ましい。
【０１４６】
次に、ゲート電極材料上に、フォトリソグラフィ工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、ゲート電極材料および、ゲート絶縁膜をエッチングすることにより、図２（ａ）の構造を形成する。つまり、ゲート絶縁膜２及びゲート電極３、および、それらからなるゲートスタック８を形成する。図示はしないが、この時、ゲート絶縁膜はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【０１４７】
なお、ゲート絶縁膜２及びゲート電極３の材料は、上述したように、その時代のスケーリング則に則ったロジックプロセスにおいて使われる材料を用いればよく、上記材料に限定されるものではない。
【０１４８】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１の露出面全面に上記同様のゲート絶縁膜を形成する。次に、該ゲート絶縁膜上に上記同様のゲート電極材料を形成する。次に該ゲート電極材料上に酸化膜、窒化膜、酸窒化膜等のマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様のフォトレジストパターンを形成し、該マスク絶縁膜をエッチングする。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、該マスク絶縁膜、および、ゲート絶縁膜の露出部をエッチングすることによって、図２（ａ）の構造を形成する。このようにして、ゲートスタックを形成した場合は、エッチングの際の選択比つまりゲート電極材料とゲート絶縁膜材料の選択比を大きくすることができ、基板をエッチングすることなく薄膜ゲート絶縁膜のエッチングが可能となる。図示はしないが、上記同様の理由より、この時、ゲート絶縁膜はエッチングしなくても良い。
【０１４９】
次に図２（ｂ）に示すように、熱酸化を行って、ゲート電極３の両側部と半導体基板１表面との間に、シリコン酸化膜からなり、それぞれ側方へ向けて断面末広がりの部分１８ａ，１８ａをもつバーズビーク絶縁膜１８を形成する。このようなバーズビーク（断面末広がりの部分１８ａ，１８ａ）はゲート電極３及び半導体基板１の界面に入り込み酸化膜が形成されるほど厚く酸化を行うことにより形成できる。この場合は厚膜の酸化膜を形成する必要があるが、薄くても次のような条件で行えばバーズビークを形成することが可能である。つまり、ゲート電極及び半導体基板の界面に反応種（酸化の場合は酸素）が良く拡散するような条件でつまり通常の酸化条件より高圧若しくは高温上で行うか、又は、高圧若しくは高温で反応種の分圧が低い条件で行うと良い。ここではバーズビーク絶縁膜１８として酸化膜を用いたが窒化膜でも良く、さらに、窒化膜と酸化膜の混合膜であっても良い。この工程により、半導体基板１の表面に凸部を形成でき、さらにゲート電極３の側面の下部を逆テーパに形成できる。
【０１５０】
次に図２（ｃ）に示すように、バーズビーク絶縁膜１８を除去することによりその跡に、つまりゲート電極３の両側部と半導体基板１表面との間に、側方へ向けて断面末広がりの窪み５０，５０を形成する。続いて、窪み５０，５０が形成されたゲートスタック８及び半導体基板１の露出面に沿って、酸化膜からなる第１絶縁膜９を略均一に形成する。この第１絶縁膜９は散逸防止絶縁体の一部となる（後述）。この第１絶縁膜９としては、ここでは酸化膜を用いているが、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。酸化膜厚は１ｎｍ〜２０ｎｍ程度が良い。更に、この絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、３ｎｍ〜８ｎｍ程度が良い。
【０１５１】
なお、当工程においては、一旦バーズビーク絶縁膜を形成した後、それを除去し再びより薄い絶縁膜を形成しているが、当工程を用いる以外にも次のような工程を採用しても良い。つまり、図２（ａ）に記載のゲート電極の形成工程において、ゲート電極の側面の下部を逆テーパ形状になるようにエッチング加工する。この工程の条件は、ゲート酸化膜表面付近までのエッチングをゲート電極側面にデポ物が堆積するような条件で行う。そのデポ物は上部程厚くなる。次に酸化膜を完全に除去するエッチングを行うがその際、デポ物が薄いか形成されていないゲート電極の側面の下部を同時にエッチングする。それによってゲート電極の両側面の下部に窪みのある構造が形成される。そこで、通常の酸化を行うか、図２（ｂ）の説明に記載したようにより薄い酸化膜を形成する条件にて酸化膜からなるバーズビーク酸化膜を形成する。これにより、図２（ｃ）に示したのと同じ構造か、又は、半導体基板は平坦でゲート電極のみ同様の構造を形成することができる。半導体基板が平坦な場合も、これ以降の工程は半導体基板が平坦でない場合と同様の工程を用い形成することができる。そして半導体基板が平坦な場合は、半導体基板が平坦でない場合と比較して、平坦でない場合に奏する効果を享受することはできないが、駆動電流が増加するという点で優れた効果を奏することができる。
【０１５２】
次に図２（ｄ）に示すように、窪み５０を埋める態様で電荷保持部の材料としてシリコン窒化膜１７を略均一に堆積する。シリコン窒化膜１７の膜厚は、例えば２ｎｍ〜１００ｎｍ程度であれば良い。この膜厚は、ソース／ドレイン拡散領域をゲート電極３に対してオフセットさせて形成するのに重要なパラメータであるので、オフセット量を考慮して上記膜厚内で調整すると良い。ここでは、シリコン窒化膜を用いたが、シリコン窒化膜の代わりに、電子及びホール等の電荷を有する物質を保持することができる酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できる物質を有する構造をもつ材料等であり、電荷を保持、誘起できるような材料を用いても良い。これらの材料を用いた場合もシリコン窒化膜を用いた場合と同様の効果を奏する。
【０１５３】
ここで第１絶縁膜９を形成することにより、電荷を蓄積する機能を有するシリコン窒化膜１７は、半導体基板およびゲート電極に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が形成される。
【０１５４】
次に、図３（ｅ）に示すように、シリコン窒化膜１７をエッチングし、さらに第１絶縁膜９をエッチングして加工することにより、ゲートスタック８の両側に、第１の絶縁体３２ａ及び電荷保持部３１から成るメモリ機能体１１，１１をサイドウォールとして形成する。第１の絶縁体３２ａは第１絶縁膜９の一部からなり、また、電荷保持部３１はシリコン窒化膜の一部からなる。
【０１５５】
さらに、ゲート電極３とメモリ機能体１１，１１とをマスクとして、既存のソース／ドレイン拡散領域１３を形成するための不純物注入を行い、その後所望の熱処理を行いソース／ドレイン拡散領域１３を形成する。ここで、ソース／ドレイン拡散領域１３は、メモリ機能体１１の形成前に形成しても良く、また、メモリ機能体１１の形成後に形成しても良く、基本的に同様の効果を示す。ただし、メモリ機能体１１を形成前にソース／ドレイン拡散領域１３を形成した場合は注入保護膜を必要とせず、工程の簡略化が達成される。ここでは、メモリ機能体１１形成後にソース／ドレイン拡散領域１３を形成した場合を記載した。
【０１５６】
以下に、上記メモリ機能体を形成する工程を詳細に説明する。
【０１５７】
まず、シリコン窒化膜１７を異方性エッチングすることにより、ゲートスタック８の側壁に第１絶縁膜９を介して、シリコン窒化膜１７をサイドウォールとして残す。この場合、該エッチングはシリコン窒化膜１７を選択的にエッチングでき、酸化膜から成る第１絶縁膜９とのエッチング選択比の大きな条件で行うと良い。
【０１５８】
次に、第１絶縁膜９を異方性エッチングすることにより、ゲートスタック８の側壁に、第１絶縁膜９の一部からなる第１の絶縁体３２ａを形成する。この場合、該エッチングは第１絶縁膜９を選択的にエッチングでき、シリコン窒化膜１７、ゲート電極３、および、半導体基板１とのエッチング選択比の大きな条件で行うと良い。
【０１５９】
以上の様にしてゲートスタック８の両側に、窪み５０を埋める態様でメモリ機能体１１，１１をサイドウォールとして形成する。
【０１６０】
次にソース／ドレイン拡散領域１３を形成する。すなわち、ゲート電極３とメモリ機能体１１，１１とをマスクとして、チャネル形成領域と逆の導電型をもつ不純物を注入し、既存の活性化のための熱処理を行う。これにより、所定の接合深さをもつソース／ドレイン拡散領域１３，１３を自己整合的に形成する。この場合、被覆膜を通して半導体基板１に不純物を注入しソース／ドレイン拡散領域を形成するのではないため、注入エネルギを調整し、被覆膜の膜厚が無い分浅く注入し、接合が所定の深さに形成されるように注入を行うと良い。
【０１６１】
以上の工程でメモリ機能体が形成できた。このメモリ機能体を用いた半導体記憶装置は以下の効果を有する。
【０１６２】
メモリ機能体１１の電荷保持部３１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶装置が形成される。
【０１６３】
また、ゲート絶縁膜２とメモリ機能体１１とを分離して配置させることにより、それぞれ異なったスケーリングをおこなうことができ、短チャネル効果を抑制してメモリ効果の良好な半導体記憶装置を提供できる。
【０１６４】
また、メモリ機能体におけるシリコン窒化膜１７は、半導体基板１およびゲート電極３に絶縁膜を介して接しているため、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶装置が形成される。
【０１６５】
また、メモリ機能体として導電体や半導体を用いた場合、ゲート電極に正電位を印加すると、メモリ機能体内で分極し、ゲート電極側壁部付近に電子が誘起され、チャネル形成領域近傍の電子が減少する。それによって、基板もしくはソース／ドレイン拡散領域からの電子の注入を促進させることができ、書込みのスピードが早く信頼性の高い半導体記憶装置が形成できる。
【０１６６】
（第３の実施形態）
本発明の第３の実施形態の半導体記憶装置を図４を用いて詳細に説明する。
【０１６７】
本実施形態における半導体記憶素子は、図４（ｃ）に示すように、第２の実施形態における半導体記憶素子とほぼ同様な構成をしている。ただし、図１（ｄ）に示したようなエクステンション部６、カウンタ領域２２、又は、エクステンション部６及びカウンタ領域２２を備えることが特徴である。本実施形態により、特別なマスクを増やすことなく、セルフアラインに上記構造の形成を行うことができる。また、一対のソース／ドレイン拡散領域１３，１３の内側つまりオフセット領域にソース／ドレイン拡散領域と同導電型でソース／ドレイン拡散領域１３より接合深さの浅いエクステンション部６を形成し、エクステンション部を含んだソース／ドレイン拡散領域１８を形成する。これにより、短チャネル効果を抑制しつつ、斜面にかかるようにエクステンション部を含んだソース／ドレイン拡散領域１８を形成することができるので、ホットエレクトロンのメモリ機能体への注入効率が上がり、書込みを効率的に行うことができる。また、オフセット領域の上方はゲート電極３に覆われるように形成できるため、短チャネル効果を抑制することができ、微細化が可能となる。さらに、ゲート電極３の電位により電荷の注入や放出をする場合にゲート電極がオフセット領域の上部にあるため、より効果的に行うことができるため、書込み速度を向上させることができる。ここで、エクステンション部６の不純物濃度を、ソース／ドレイン拡散領域１８のうちの他の部分１３より低濃度とすると、より短チャネル効果を抑制することができ、逆に高濃度とするとさらにホットキャリアの発生効率を上げることができる。
【０１６８】
さらに、エクステンション部を含んだソース／ドレイン拡散領域１８の内側にソース／ドレイン拡散領域と逆導電型でチャネル形成領域より不純物濃度の高いカウンタ領域２２を形成することによって、さらにホットエレクトロンの発生効率をあげることができ、格段に書込み効率をあげることができる。
【０１６９】
また、このカウンタ領域６をソース／ドレイン拡散領域１３の内側つまりオフセット領域に形成しても同様に書込み効率が向上する。
【０１７０】
さらに、エクステンション部６はソース／ドレイン拡散領域１８のうちの他の部分１３より接合深さが浅いため、接合深さが深い部分１３に比べ横方向のバラツキも抑制できる。したがって、オフセット領域の横方向（チャネル方向）の幅のバラツキを低く抑制することができるので、信頼性の高い半導体記憶装置を形成することができる。ただし、通常のソース／ドレイン拡散領域の形成のための不純物注入のみで、斜面部に重なるようにソース／ドレイン拡散領域を形成しても良い。ただし、その場合はエクステンション部を形成した場合に比べて、オフセット領域の横方向（チャネル方向）の幅のバラツキの低減効果は奏さないが、工程が簡略化される点で効果を奏する。
【０１７１】
この半導体記憶装置の製造方法は、基本的には第２の実施形態に記載の図２の製造方法を用いれば良い。ただし、当実施形態の特徴的な工程として、エクステンション部及び／又はカウンタ領域を形成する工程を追加する。なお、図４にはエクステンション部のみを形成した場合を示しているが、以下ではカウンタ領域を形成する場合も含めて説明する。
【０１７２】
つまり、図４（ａ）に示すように、まず図２（ｃ）に示す構造を形成し、その後ソース／ドレイン拡散領域と同じ導電型を形成することができるように、また、ソース／ドレイン拡散領域より注入エネルギの低い不純物注入を行いエクステンション部６を形成する。ただし、ここではまだ、不純物の活性化熱処理を行わなくても良く、後のソース／ドレイン拡散領域形成時に同時に行っても良い。
【０１７３】
ここで、エクステンション部６はソース／ドレイン拡散領域１８（図４（ｃ）参照）のうちの他の部分１３より注入エネルギが低いため、接合深さを浅く形成することができる。それによりエクステンション部６の拡散領域形成時の横方向ばらつきを、接合深さが深い部分１３の形成時の横方向ばらつきに比べて小さく抑えることができるので、オフセット領域のばらつきも小さく抑えることができる。よって、特に電荷のメモリ機能体への注入量ばらつきを抑制できるので、素子特性ばらつきの抑制された信頼性の高い半導体記憶装置が形成できる。
【０１７４】
ここで、さらにカウンタ領域を形成するための、ソース／ドレイン拡散領域とは逆の導電型を形成することができるように不純物注入を行っておくと、カウンタ領域を形成することができる。エクステンション部形成時と同様に熱処理は後の工程で行っても良い。ただし、カウンタ領域は図１（ｄ）に示すようにエクステンション領域より内側に形成する必要があるため、エクステンション部の不純物注入の注入角より大きい角度をつけて、注入を行うと確実に内側に形成することができる。
【０１７５】
また、エクステンション部を形成せず、カウンタ領域のみを形成しておくと、ソース／ドレイン拡散領域とカウンタ領域を接するような構造が形成される。
【０１７６】
次に図４（ｂ）に示すように、窪み５０を埋める態様で電荷保持部の材料としてシリコン窒化膜１７を形成する。シリコン窒化膜１７の形成方法は上記第２の実施形態の図２（ｄ）の説明に記載の工程を用いれば良い。
【０１７７】
次に図４（ｃ）に示すように、ゲートスタック８の両側に、電荷保持部３１及び第１の絶縁体３２ａからなるメモリ機能体１１を形成する。メモリ機能体１１の形成方法は上記第２の実施形態の図３（ｅ）の説明に記載の工程を用いれば良い。
【０１７８】
これによって、カウンタ領域又は／及びエクステンション部の形成された半導体記憶装置を形成することができた。
【０１７９】
（第４の実施形態）
本発明の第４の実施形態の半導体記憶装置を図５を用いて詳細に説明する。
【０１８０】
本実施形態における半導体記憶素子は、図５（ｃ）に示すように、第２の実施形態における半導体記憶素子とほぼ同様な構成をしている。ただし、電荷保持部３１を窪み５０内に収容して、電荷保持部３１の最上部位置がゲート電極３の最上部位置より低くなるように、限定して形成していることが特徴である。これにより上記第２の実施形態に記載の半導体記憶素子と比べて、電荷保持部をホットキャリア発生部の付近に限定して形成することができるので、書込みによって注入された電子が消去され易く、消去不良が発生しにくく信頼性が向上する。さらに、注入される電荷の量は変わらず電荷を保持するメモリ機能体における電荷保持部分の体積が減少するので単位体積当たりの電荷の量を増加させることができる。したがって、効率的に電子の書込み／消去を行うことができ、書込み／消去スピードが早い半導体記憶装置が提供される。
【０１８１】
また、この構造では、メモリ機能体１１を構成し、電荷を蓄積する機能を有するシリコン窒化膜からなる電荷保持部３１は散逸防止絶縁体３２（第１の絶縁体３２ａと第２の絶縁体３２ｂ）に挟まれている。したがって、保持された電荷の離散が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、電荷保持部３１が散逸防止絶縁体３２（第１の絶縁体３２ａと第２の絶縁体３２ｂ）に挟まれた構造とすることにより、書換え動作時に注入された電荷のゲート電極や他のノードへの離散が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。
【０１８２】
この半導体記憶装置の製造方法は、基本的には第２の実施形態に記載の図２の製造方法を用いれば良い。ただし、当実施形態では、図３（ｅ）に記載の構造を形成した後に、つまりソース／ドレイン拡散領域１３形成のための不純物注入を行った後に続く工程を行う。
【０１８３】
その後、図５（ａ）に示すように、さらに異方性エッチングバックを行ってシリコン窒化膜（電荷保持部３１の材料）のうち窪み５０外に存する部分を除去し、窪み５０内にシリコン窒化膜を残す工程を行う。それによって、充分なオフセット幅を確保しつつ、さらに、上記メモリ機能体１１の微小化の効果を得ることができる。メモリ機能体１１をエッチングする工程は、等方性エッチングを用いると高さ方向と幅方向が１度に縮小できるのでさらによい。また、このエッチングはメモリ機能体を構成する物質を選択的にエッチングでき、ゲート電極３や半導体基板１の材料はエッチングしにくい条件でエッチングすると良い。例えば熱リン酸を用いたウェットエッチング法を用いれば良い。
【０１８４】
ただし、メモリ機能体の材料を半導体基板１やゲート電極３の材料と同じ材料を用いた場合、つまり典型的な場合としてメモリ機能体がポリシリコンやシリコンドットを有しており、かつ、半導体基板がシリコンまたはゲート電極がポリシリコンから成っている場合などは、それらの材料の間で充分な選択比が得られず、例えばフッ化水素をエッチング液として用いて等方性エッチングした場合はメモリ機能体中のポリシリコンやシリコンドットがエッチングされずに残る。そのような場合、さらに酸化を行いエッチング残渣を酸化することによりフッ化水素でエッチング可能にし、除去すれば良い。
【０１８５】
次に、図５（ｂ）に示すように、堆積絶縁膜１５を略均一に形成する。堆積絶縁膜はＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；高温酸化膜）等のＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）をもちいたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は１０ｎｍ〜１００ｎｍ程度であれば良い。
【０１８６】
次に、図５（ｃ）に示すように、エッチングバック工程をもちいて堆積絶縁膜１５をエッチングして、堆積絶縁膜１５の一部からなる図示の第２の絶縁体３２ｂをサイドウォールとして形成する。堆積絶縁膜１５を異方性エッチングすることにより、ゲートスタック８の両側に、第１の絶縁体３２ａ、電荷保持部３１及び第２の絶縁体３２ｂからなるメモリ機能体１１，１１をサイドウォールとして形成する。該エッチングは堆積絶縁膜１５を選択的にエッチングでき、半導体基板１とのエッチング選択比の大きな条件で行うと良い。
【０１８７】
なお、第２の実施形態にも記載したが、ソース／ドレイン拡散領域１３形成のための不純物注入は電荷保持部３１を形成する前に注入してもよく、本実施形態においても同様である。ただし、その場合は不純物注入工程後シリコン窒化膜１７のエッチング工程を行うこととなる。
【０１８８】
（第５の実施形態）
本発明の第５の実施形態の半導体記憶装置を図６を用いて詳細に説明する。
【０１８９】
本実施形態における半導体記憶素子は、図６（ｄ）に示すように、第４の実施形態における半導体記憶素子とほぼ同様な構成をしている。ただし、電荷保持部３１が窪み５０内だけでなく、ゲート電極３の側面全面に沿って（第１の絶縁体３２ａを介して）形成されていることが特徴である。ただし、ゲート電極３の側面全面に形成されてなくても、大部分を覆っていればよい。
【０１９０】
この構造では、メモリ機能体１１を構成し、電荷を蓄積する機能を有するシリコン窒化膜からなる電荷保持部３１は散逸防止絶縁体３２（第１の絶縁体３２ａと第２の絶縁体３２ｂ）に挟まれている。したがって、保持された電荷の離散が抑制され、保持特性の良好な半導体記憶装置が提供できる。また、電荷保持部３１が散逸防止絶縁体３２（第１の絶縁体３２ａと第２の絶縁体３２ｂ）に挟まれた構造とすることにより、書換え動作時に注入された電荷のゲート電極や他のノードへの離散が抑制されるので、電荷注入効率が高くなり、より高速な動作が可能となる。
【０１９１】
この半導体記憶装置の製造方法は、まず、第２の実施形態に記載の図２（ｃ）までの製造方法を用いれば良い。つまり、図２（ｃ）の構造を第２の実施形態に記載の方法の通り形成する。
【０１９２】
その後、図６（ａ）に示すように、ゲートスタック８及び半導体基板１の露出面に沿って酸化膜からなる第１絶縁膜９を略均一に形成する。この第１絶縁膜９は、ここでは酸化膜を用いているが、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２の材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。この酸化膜の膜厚は１ｎｍ〜２０ｎｍ程度が良い。更に、この第１絶縁膜９をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１ｎｍ〜５ｎｍ程度が良い。ここで第１絶縁膜９を形成することにより、電荷を蓄積する機能を有するシリコン窒化膜１７は、半導体基板およびゲート電極に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０１９３】
次に、窪み５０を埋める態様で電荷保持部の材料としてシリコン窒化膜１７を略均一に堆積する。ここでは、シリコン窒化膜を用いたが、シリコン窒化膜の代わりに、電子及びホール等の電荷を有する物質を保持することができる酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象によりメモリ機能体の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できる物質を有する構造をもつ材料等であり、電荷を保持、誘起できるような材料を用いても良い。そのような材料を用いた場合も同様の効果を奏する。ただし、導電性の膜を用いる場合は、ゲート電極の両側（左右）の電荷保持部３１，３１を互いに短絡しないように切断しておく必要がある。
【０１９４】
ここでシリコン窒化膜１７の膜厚は、例えば２ｎｍ〜１００ｎｍ程度であれば良い。
【０１９５】
次に、シリコン窒化膜１７の露出面に沿って、散逸防止絶縁体の少なくとも一部をなす酸化膜からなる図示しない第２絶縁膜を略均一に形成する。第２絶縁膜はＨＴＯ等のＣＶＤをもちいたステップカバレッジの良い膜を用いると良い。第２絶縁膜として酸化膜を用いた場合、膜厚は５ｎｍ〜１００ｎｍ程度であれば良い。また、熱処理を用いてシリコン窒化膜表面を処理することにより第２絶縁膜を形成しても良い。
【０１９６】
次に、上記第２絶縁膜を異方性エッチングすることにより、図６（ｂ）に示すように、ゲートスタック８の両側に、第１絶縁膜９およびシリコン窒化膜１７を介して第２の絶縁体３２ｂ，３２ｂを形成する。該エッチングは第２絶縁膜を選択的にエッチングでき、シリコン窒化膜１７とのエッチング選択比の大きな条件で行うと良い。
【０１９７】
次に図６（ｃ）に示すように、ソース／ドレイン拡散領域１３を形成するための、不純物注入を行う。当工程のように、シリコン窒化膜１７および第１絶縁膜９越しに注入する場合、半導体基板表面の荒れを防ぐための犠牲酸化膜を形成する必要がないので工程の簡略化が達成でき、低コストの半導体記憶装置を形成できる。
【０１９８】
ただし、このソース／ドレイン拡散領域１３を形成するための不純物注入工程は、メモリ機能体１１形成後に実施しても良く、さらにまた、メモリ機能体１１形成中に、つまりシリコン窒化膜１７をエッチングし電荷保持部３１を形成した後に第１絶縁膜９越しに注入しても良い。
【０１９９】
次に図６（ｄ）に示すように、シリコン窒化膜１７を、第２の絶縁体３２ｂをエッチングマスクにして、等方性又は異方性のエッチングをすることにより、ゲートスタック８の両側に、第１絶縁膜９を介してシリコン窒化膜からなる電荷保持部３１を形成する。この場合、該エッチングはシリコン窒化膜１７を選択的にエッチングでき、酸化膜から成る第１絶縁膜９及び第２の絶縁体３２ｂとのエッチング選択比の大きな条件で行うと良い。
【０２００】
次に、第１絶縁膜９を異方性エッチングすることにより、ゲートスタック８の両側に第１の絶縁体３２ａを形成する。この場合、該エッチングは第１絶縁膜９を選択的にエッチングでき、シリコン窒化膜からなる電荷保持部、ゲート電極３、および、半導体基板１とのエッチング選択比の大きな条件で行うと良い。
【０２０１】
これで、第１の絶縁体３２ａ、電荷保持部３１及び第２の絶縁体３２ｂからなるメモリ機能体１１を形成できた。
【０２０２】
ただし、第１の絶縁体３２ａ、および、第２の絶縁体３２ｂがともに酸化膜というような同じ材料で形成されている場合があり、その場合は大きなエッチング選択比を得ることができない。そこでこの場合は、第１絶縁膜をエッチングする際の第２の絶縁体３２ｂのエッチング量を考慮し、第２の絶縁体３２ｂ形成の際のエッチング量をその分適宜減らしておくことが必要である。
【０２０３】
ただし、シリコン窒化膜からなる電荷保持部３１も多少上部をエッチングされる傾向があるが、この場合は電荷保持部の微小化につながるため特に問題にならず、かえって上記第４の実施形態に記載の電荷保持部微細化の効果を奏することができる。
【０２０４】
また、ここで上記ソース／ドレイン拡散領域１３を形成するための不純物注入を、図６（ｃ）に関して説明したシリコン窒化膜１７および第１絶縁膜９越しに注入する場合、第１絶縁膜９越しに注入する場合、及びメモリ機能体形成後にその注入を行う場合のいずれの場合でも、この後に所望の熱処理を加えることによってソース／ドレイン拡散領域１３を形成することができる。
【０２０５】
また、図６（ｂ）の構造から、図６（ｄ）の構造まで、１工程で進めてもよい（ここで、ソース／ドレイン拡散領域の形成工程は考慮しない）。つまり、第１絶縁膜９、第２絶縁膜およびシリコン窒化膜１７をともに選択的にエッチングでき、ゲート電極３材料、および、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常３工程必要なところを１工程で進めることができるため、工程数を減少させることができ、製造コストを削減できる。
【０２０６】
以上の工程でメモリ機能体１１が形成できた。このメモリ機能体１１を用いた半導体記憶装置は以下の効果を有する。
【０２０７】
メモリ機能体１１の電荷保持部３１に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が実現される。
【０２０８】
また、ゲート絶縁膜２とメモリ機能体１１とを分離して配置させることにより、それぞれ異なったスケーリングをおこなうことができ、短チャネル効果を抑制してメモリ効果の良好な半導体記憶装置を提供できる。
【０２０９】
また、メモリ機能体１１の電荷保持部３１（シリコン窒化膜からなる）は、半導体基板１およびゲート電極３に絶縁膜を介して接しているため、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０２１０】
また、メモリ機能体１１の材料として導電体や半導体を用いた場合、ゲート電極に正電位を印加すると、メモリ機能体内で分極し、ゲート電極側壁部付近に電子が誘起され、チャネル形成領域近傍の電子が減少する。それによって、基板もしくはソース／ドレイン拡散領域からの電子の注入を促進させることができ、書込みのスピードが早く信頼性の高い半導体記憶素子が実現できる。
【０２１１】
（第６の実施形態）
この実施形態の半導体記憶装置は、メモリ機能体１６１、１６２が電荷を保持できる領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される。例えば、図７に示すように、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ；酸化膜−窒化膜−酸化膜）構造を有している。すなわち、シリコン酸化膜１４１とシリコン酸化膜１４３との間にシリコン窒化膜１４２が挟まれ、メモリ機能体１６１、１６２を構成している。ここで、シリコン窒化膜は電荷を保持できる機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０２１２】
また、メモリ機能体１６１、１６２における電荷を保持できる領域（シリコン窒化膜１４２）は、拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持できる領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極と拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【０２１３】
メモリ機能体１６１、１６２における電荷を保持できる領域１４２と拡散領域１１２、１１３とがオーバーラップすることによる効果を説明する。
【０２１４】
図８は、図７中に示す右側のメモリ機能体１６２及びその周辺部の拡大図である。Ｗ１はゲート電極１１４と拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のゲート長方向の切断面におけるメモリ機能体１６２の幅を示している。なお、メモリ機能体１６２のうちシリコン窒化膜１４２のゲート電極１１７から遠い側の端が、ゲート電極１１７から遠い側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。メモリ機能体１６２と拡散領域１１３とのオーバーラップ量は（Ｗ２−Ｗ１）で表される。特に重要なことは、メモリ機能体１６２のうちシリコン窒化膜１４２が、拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０２１５】
なお、図９に示すように、メモリ機能体１６２ａのうちシリコン窒化膜１４２ａのゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。なお、図９中の要素には、図８中の対応する要素の符号にａを付した符号を用いている。
【０２１６】
図８の構造における消去状態（ホールが蓄積されている）のドレイン電流は、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップする形状においては充分な電流値が得られるが、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップしない形状においてはシリコン窒化膜１４２と拡散領域１１３との距離が離れると急激に減少し、３０ｎｍ程度離れると３桁程度減少する。
【０２１７】
ドレイン電流値は、読出し動作速度にほぼ比例するので、シリコン窒化膜１４２と拡散領域１１３との距離が離れにつれメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２と拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン拡散領域とがオーバーラップすることが好ましい。
【０２１８】
上述した結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましいことが判明した。
【０２１９】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、拡散領域１１２をソース電極とし、拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０２２０】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０２２１】
なお、図７には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０２２２】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持できる機能を有する電荷保持部と絶縁膜とを含んでいるのが好ましい。この実施形態では、電荷保持部として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持部に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持部と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持部のみで構成される場合に比べて電荷保持部の体積を適度に小さくすることができる。電荷保持部の体積を適度に小さくすることにより電荷保持部内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２２３】
また、メモリ機能体は、ゲート絶縁膜の表面と略平行に配置される電荷保持部を含むこと、いいかえると、メモリ機能体における電荷保持部の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１０に示したように、メモリ機能体１６２の電荷保持部１４２ａが、ゲート絶縁膜１１４の表面と略平行な面を有している。言い換えると、電荷保持部１４２ａは、ゲート絶縁膜１１４の表面に対応する高さから、均一な高さに形成されることが好ましい。
【０２２４】
メモリ機能体１６２中に、ゲート絶縁膜１１４の表面と略平行な電荷保持部１４２ａがあることにより、電荷保持部１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持部１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持部１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２２５】
さらに、メモリ機能体１６２は、散逸防止絶縁体の一部として、ゲート絶縁膜１１４の表面と略平行な電荷保持部１４２ａとチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶装置を得ることができる。
【０２２６】
なお、電荷保持部１４２ａの膜厚を制御すると共に、電荷保持部１４２ａ下の上記絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持部中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持部中に蓄えられる電荷までの距離を、電荷保持部１４２ａ下の上記絶縁膜の最小膜厚値から、電荷保持部１４２ａ下の絶縁膜の最大膜厚値と電荷保持部１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持部１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、半導体記憶素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０２２７】
（第７の実施形態）
この実施形態では、メモリ機能体１６２の電荷保持部１４２が、図１１に示すように、略均一な膜厚で、ゲート絶縁膜１１４の表面と略平行に配置され（矢印１８１）、さらに、ゲート電極１１７側面と略平行に配置された（矢印１８２）形状を有している。
【０２２８】
ゲート電極１１７に正電圧が印加された場合には、メモリ機能体１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を２回通過する（シリコン窒化膜１４２のうち矢印１８２及び矢印１８１が示す部分を通過する。）。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、矢印１８１で示す電荷保持部のみが存在する場合よりも、電気力線１８３の方向におけるメモリ機能体１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【０２２９】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、矢印１８２で示される電荷保持部を含むことにより、書換え動作時にメモリ機能体１６２に注入される電荷が増加し、書換え速度が増大する。
【０２３０】
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持部がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０２３１】
電荷保持部は、シリコン窒化膜に代えて、比誘電率が非常に大きい酸化ハフニウムなどの高誘電体により形成されることが、同様の理由により、より好ましい。
【０２３２】
さらに、メモリ機能体は、散逸防止絶縁体の一部として、ゲート絶縁膜の表面と略平行な電荷保持部とチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持部に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０２３３】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持部とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持部へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶装置の信頼性を向上させることができる。
【０２３４】
さらに、電荷保持部１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持部１４２に蓄えられた電荷のリークを防止することができる。
【０２３５】
（第８の実施形態）
この実施形態は、ゲート電極、メモリ機能体及びソース／ドレイン拡散領域間距離の最適化に関する。
【０２３６】
図１２に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン拡散領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持できる機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０２３７】
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン拡散領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃであれば、メモリ機能体１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０２３８】
また、ゲート電極１１７とソース／ドレイン拡散領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、オフセット領域１７１は必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン拡散領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。
【０２３９】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０２４０】
（第９の実施形態）
この実施形態の半導体記憶装置は、図１３に示すように、半導体基板をＳＯＩ基板とする以外は、第８の実施形態の半導体記憶装置と実質的に同様の構成を有する。
【０２４１】
この半導体記憶装置は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【０２４２】
この半導体記憶装置によっても、第８の実施形態の半導体記憶装置と同様の作用効果を奏する。さらに、拡散領域１１２、１１３とボディ領域１８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０２４３】
また、ＳＯＩ基板特有の基板浮遊効果が発現しやすくなり、それによってホットエレクトロン発生効率を向上させることができ、書込み速度を高速化できる。
【０２４４】
（第１０の実施形態）
この実施形態の半導体記憶装置は、図１４に示すように、Ｎ型のソース／ドレイン拡散領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、第６の実施形態の半導体記憶装置と実質的に同様の構成を有する。
【０２４５】
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７ｃｍ−３〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３とすることができる。
【０２４６】
このように、Ｐ型高濃度領域１９１を設けることにより、拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶装置を得ることができる。
【０２４７】
また、図１４において、ソース／ドレイン拡散領域近傍であってメモリ機能体１６１、１６２の下（すなわち、ゲート電極の直下ではない）に相当する箇所に、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン拡散領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【０２４８】
（第１１の実施形態）
この実施形態の半導体記憶装置は、図１５に示すように、電荷保持部（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、第８の実施形態の半導体記憶装置と実質的に同様の構成を有する。
【０２４９】
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請かかわらず、Ｔ２よりも薄くすることが可能である。Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、シリコン窒化膜１４２に電荷が蓄積された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０２５０】
したがって、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０２５１】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０２５２】
（第１２の実施形態）
この実施形態の半導体記憶装置は、図１６に示すように、電荷保持部（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、第８の実施形態の半導体記憶装置と実質的に同様の構成を有する。
【０２５３】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。Ｔ１を厚くすることにより、電荷蓄積領域に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０２５４】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０２５５】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０２５６】
（第１３の実施形態）
本実施形態の半導体装置は、本発明の半導体記憶装置における半導体記憶素子を備えたメモリ領域と、通常構造の一般的ＭＯＳＦＥＴ（ＭＯＳ電界効果トランジスタ）で構成されるメモリの周辺回路部、ＭＰＵ（マイクロ・プロセッシング・ユニット）等及びＳＲＡＭ（スタティックＲＡＭ）部等（論理回路領域と呼ぶ）からなる。
【０２５７】
図１８（ａ）は、本発明の半導体装置の一実施形態であるメモリユニット２００の平面レイアウトを示している。このメモリユニット２００では、同一の半導体基板１上に、半導体記憶素子を備えたメモリ領域２０１と、半導体スイッチング素子を備えた論理回路領域２０２とが配置されている。メモリ領域２０１には、例えば第１の実施形態に記載の不揮発性半導体記憶素子をアレイ状に配置してなるメモリセルアレイが形成されている。論理回路領域２０２には、デコーダ２０３，２０７、書き込み／消去回路２０９、読み出し回路２０８、アナログ回路２０６、制御回路２０５、各種のＩ／Ｏ回路２０４等、通常のＭＯＳＦＥＴ（電界効果トランジスタ）により構成できる周辺回路が形成されている。
【０２５８】
さらに、図１８（ｂ）に示すように、パーソナルコンピュータや携帯電話等の情報処理システムの記憶装置３００を１チップで構成するためには、メモリユニット２００に加えて、ＭＰＵ（マイクロ・プロセッシング・ユニット）３０１、キャッシュ（ＳＲＡＭ（スタティックＲＡＭ））３０２、ロジック回路３０３、アナログ回路３０４等の論理回路領域を、同一の半導体基板１上に配置することが必要である。
【０２５９】
当実施形態における論理回路部等とは、上記通常の半導体スイッチング素子からなる論理回路を用いて構成できる回路やユニットのことである。
【０２６０】
上記第２の実施形態に記載の手順から分かるように、上記半導体記憶素子を形成するための手順は、公知の半導体スイッチング素子形成プロセスと非常に親和性の高いものとなっている。図２から明らかなように、上記半導体記憶素子の構成は、半導体基板の凸部を除いて、公知の半導体スイッチング素子に近い。上記半導体スイッチング素子を上記半導体記憶素子に変更するためには、例えば、半導体スイッチング素子のサイドウォールスペーサとしてメモリ機能体を用いて、ＬＤＤ（ライトリ・ドープト・ドレイン）領域を形成しないだけでよい。論理回路部等に形成されている半導体スイッチング素子のサイドウォールスペーサがメモリ機能体としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、半導体スイッチング素子と半導体記憶素子とを構成するために、共通のサイドウォールスペーサを用いることができる。また、上記論理回路部等に形成されている半導体スイッチング素子と上記半導体記憶素子とを混載させるためには、更に、上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等のみＬＤＤ構造を形成することにより可能である。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって、上記メモリ機能体を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記メモリ領域のみフォトレジストでマスクするだけで、上記半導体記憶素子と上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴとを容易に混載することが可能である。さらに、上記半導体記憶素子と上記メモリ周辺回路部、論理回路部およびＳＲＡＭ部等を構成する通常構造ＭＯＳＦＥＴによってＳＲＡＭを構成すれば、半導体記憶装置、論理回路、ＳＲＡＭを容易に混載することができる。
【０２６１】
ところで、上記半導体記憶素子において、上記論理回路部およびＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準ＭＯＳＦＥＴ形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準ＭＯＳＦＥＴプロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭとメモリ周辺回路部、論理回路部およびＳＲＡＭ部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、メモリ周辺回路部、論理回路部およびＳＲＡＭ部等の半導体スイッチング素子と半導体記憶装置とを混載したチップのコストが削減される。さらに、上記半導体記憶素子には高電源電圧の供給ができるため、書込み／消去速度を格段に向上させることができる。さらに、上記論理回路部およびＳＲＡＭ部等には低電源電圧の供給ができるため、ゲート絶縁膜の破壊等による、トランジスタ特性の劣化を抑制することができ、さらに低消費電力化が達成される。よって、同一基板上に容易に混載された信頼性の高い論理回路部と書込み／消去速度が格段に速い半導体記憶素子を有する半導体装置を実現することができる。
【０２６２】
本実施形態の半導体装置の製造工程を図１７を用いて詳細に説明する。
【０２６３】
当実施形態において、論理回路等における半導体スイッチング素子と半導体記憶素子、それぞれのデバイスが同一基板上で同時に複雑なプロセスを必要とせず簡易に形成できることを示す。より詳しくは、上記第２の実施形態に記載の半導体記憶装置形成の工程にフォトリソグラフィ工程を加え、ＬＤＤ拡散領域を形成する領域と形成しない領域とをわけることにより、同一基板上で並行して、半導体スイッチング素子と、半導体記憶素子とを作製することができることを示す。
【０２６４】
以下に図１７に従い、製造工程を順をおって、説明してゆく。なお、図１７（ａ）から図１７（ｄ）では、左側が論理回路領域４における半導体スイッチング素子、右側がメモリ領域５における半導体記憶素子にそれぞれ相当する。
【０２６５】
第１絶縁膜９を形成する工程までは、上記第２の実施形態と同様の工程を用いても良い。つまり、図１７（ａ）に示すように、論理回路領域４およびメモリ領域５ともに図２（ｃ）記載の構造を形成する。
【０２６６】
次に、図１７（ｂ）に示すように、メモリ領域５を注入マスクとしてのフォトレジスト７で覆った状態で不純物をイオン注入して、論理回路領域４のみにＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７が形成されており、ＬＤＤ領域は形成されない。ここで、不純物注入の注入角度は、図４（ａ）で説明したエクステンション部６の注入角度より大きな角度で注入すると確実にゲート電極の下に延在し重なるように形成することができるので、良い。また当工程により、メモリ領域５にはＬＤＤ領域６が形成されずに、一般的な半導体スイッチング素子を形成する論理回路領域４にＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良く、シリコン窒化膜等の絶縁膜であっても良い。本工程のみが上記第２の実施形態と異なる特別な工程であり、これ以降は上記第２の実施形態と同じ工程を用いればよい。
【０２６７】
つまり、図１７（ｃ）に示すように、第２の実施形態の図２（ｄ）と同様の工程をもちいてシリコン窒化膜１７を形成する。ただし、当工程はＬＤＤ領域の形成のための注入の前に形成してもよく、また、その後剥離し、サイドウォール形成工程にて形成するのでもよい。どちらの場合も同様の効果を有する。
【０２６８】
さらに、図１７（ｄ）に示すように、第２の実施形態の図３（ｅ）と同様の工程をもちいてメモリ機能体１１を形成する。さらに、同様の工程をもちいてソース／ドレイン拡散領域１３まで形成する。
【０２６９】
以上より、第２の実施形態に記載の半導体記憶装置形成の工程にフォトリソグラフィ工程を加え、ＬＤＤ拡散領域を形成する領域４と形成しない領域５とをわけることにより、同一基板上で並行して、半導体スイッチング素子と半導体記憶素子とを複雑なプロセスを必要とせず簡易に作製することができた。
【０２７０】
また、メモリ機能体に電荷を保持した場合に、チャネル形成領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【０２７１】
半導体記憶素子のゲートスタック８とメモリ機能体１１とを分離して配置させることにより、半導体記憶素子と半導体スイッチング素子とを、標準ＭＯＳＦＥＴプロセスと比べて大幅なプロセス変更やプロセス工数の増加なしに１つのチップ上に混載することが可能となった。それゆえメモリ領域と、メモリ論理回路領域を１つのチップ上に混載するための製造コストを大幅に削減することができる。
【０２７２】
ゲート電極端とソース／ドレイン拡散領域とがオフセットした半導体記憶素子と、オフセットしていない論理回路領域における半導体スイッチング素子を自己整合的な工程で同一基板上に形成することにより、メモリ効果の高い半導体記憶素子と、電流駆動力の高い論理回路領域における半導体スイッチング素子を複雑なプロセスを必要とせず簡易に混載できる。
【０２７３】
更には、この半導体記憶素子によれば、１トランジスタ当り２ビットの記憶を実現することができるので、１ビットあたりの半導体記憶素子の占有面積を縮小することができ、大容量の半導体記憶素子を形成できる。
【０２７４】
（第１４の実施形態）
図１９（ａ），図１９（ｂ）は、それぞれ本発明の第１４の実施形態のＩＣカード４００Ａ，４００Ｂの構成を示している。
【０２７５】
図１９（ａ）に示すＩＣカード４００Ａ内には、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ；マイクロ・プロセシング・ユニット）部４０１、及び、コネクト部４０８が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ；読み出し専用メモリ）４０５及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ；ランダム・アクセス・メモリ）４０６があり、これらが１つのチップに形成されている。ＲＯＭ４０５には、ＭＰＵ部４０１を駆動するためのプログラムが格納されている。ＲＡＭ４０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部４０１には、本発明の半導体装置が組み込まれている。上記各部４０１，４０３，４０３，４０４，４０５，４０６，４０８は、配線（データバス、電源線等を含む）４０７で接続されている。また、コネクト部４０８と外部のリーダライタ４０９は、このＩＣカード４００Ａがリードライタ４０９に装着されたときに接続され、カード４００Ａに電力が供給されるとともにデータの交換が行なわれる。
【０２７６】
本ＩＣカード４００Ａの特徴は、ＭＰＵ部４０１にデータメモリ部４０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２７７】
データメモリ部４０４には、既述のような製造コストを削減することが可能な半導体記憶装置を用いている。これらの半導体記憶装置は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイをＩＣカード４００Ａのデータメモリ部４０４に用いれば、ＩＣカードのコストが削減される。
【０２７８】
また、ＭＰＵ部４０１にデータメモリ部４０４を内蔵し、１つのチップ上に形成しているので、ＩＣカードのコストを大きく低減することができる。
【０２７９】
さらに、ＭＰＵ部４０１を本発明の半導体装置で構成しているので、つまりデータメモリ部４０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部４０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部４０４の半導体記憶素子の形成プロセスと、論理回路部（演算部４０２及び制御部４０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部４０１とデータメモリ部４０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２８０】
なお、ＲＯＭ４０５を上記半導体記憶装置で構成してもよい。このようにすれば、ＲＯＭ４０５を外部から書き換えることが可能となり、ＩＣカードの機能を飛躍的に高くすることができる。上記記憶素子は微細化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶素子を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２８１】
次に図１９（ｂ）に示すＩＣカード４００Ｂ内には、ＭＰＵ部４０１、ＲＦインターフェース部４１０、及び、アンテナ部４１１が内蔵されている。ＭＰＵ部４０１内には、データメモリ部４０４、演算部４０２、制御部４０３、ＲＯＭ４０５及びＲＡＭ４０６があり、これらが１つのチップに形成されている。上記各部４０１，４０２，４０３，４０４，４０５，４０６，４１０，４１１は、配線（データバス、電源線等を含む）４０７で接続されている。
【０２８２】
この図１９（ｂ）のＩＣカード４００Ｂが、図１９（ａ）のＩＣカード４００Ａと異なるのは、非接触型であるという点である。そのため、制御部４０３は、コネクト部ではなく、ＲＦインターフェース部４１０を介してアンテナ部４１１に接続されている。アンテナ部４１１は、外部機器との通信及び集電機能を有する。ＲＦインターフェース部４１０は、アンテナ部４１１から伝達された高周波信号を整流し電力を供給する機能と、信号の変調及び復調機能を有する。なお、ＲＦインターフェース部４１０及びアンテナ部４１１は、ＭＰＵ部４０１と１つのチップ上に混載されていてもよい。
【０２８３】
本ＩＣカード４００Ｂは非接触型であるから、コネクタ部を通じた静電破壊を防止することができる。また、外部機器と必ずしも密着する必要がないので、使用形態の自由度が大きくなる。更には、データメモリ部４０４を構成する半導体記憶素子は、従来のフラッシュメモリ（約１２Ｖの電源電圧）に比べて低い電源電圧（例えば約９Ｖ）で動作するので、ＲＦインターフェース部４１０の回路を小型化し、コストを削減することができる。
【０２８４】
（第１５の実施形態）
上記実施形態に記載の半導体記憶装置又は半導体装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
【０２８５】
図２０は本発明の第１５の実施形態の携帯電話５００のブロック構成を示している。
【０２８６】
この携帯電話５００内には、ＭＰＵ部５０１、マン・マシンインターフェース部５０８、ＲＦ回路部５１０、及び、アンテナ部５１１が内蔵されている。ＭＰＵ部５０１内には、データメモリ部５０４、演算部５０２、制御部５０３、ＲＯＭ５０５及びＲＡＭ５０６があり、これらが１つのチップに形成されている。ＲＯＭ５０５には、ＭＰＵ部５０１を駆動するためのプログラムが格納されている。ＲＡＭ５０６はワークエリアとして用いられ、演算データを一時的に記憶する。ＭＰＵ部５０１には、本発明の半導体装置が組み込まれている。上記各部５０１，５０２，５０３，５０４，５０５，５０６，５０８，５１０，５１１は、配線（データバス、電源線等を含む）５０７で接続されている。
【０２８７】
本携帯電話５００の特徴は、ＭＰＵ部５０１にデータメモリ部５０４が内蔵され、１つの半導体チップ上に半導体スイッチング素子と半導体記憶素子とが混載されている点である。
【０２８８】
データメモリ部５０４には、既述のような製造コストを削減することが可能な半導体記憶装置を用いている。これらの半導体記憶装置は占有面積の縮小化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを携帯電話５００のデータメモリ部５０４に用いれば、携帯電話のコストが削減される。
【０２８９】
また、ＭＰＵ部５０１にデータメモリ部５０４を内蔵し、１つのチップ上に形成しているので、携帯電話のコストを大きく低減することができる。
【０２９０】
さらに、ＭＰＵ部５０１を本発明の半導体装置で構成しているので、つまりデータメモリ部５０４に半導体記憶素子を用いており、他の回路部には半導体スイッチング素子を用いているので、例えばデータメモリ部５０４にフラッシュメモリを用いた場合に比べて、製造プロセスが著しく簡略化される。この理由は、データメモリ部５０４の半導体記憶素子の形成プロセスと、論理回路部（演算部５０２及び制御部５０３）を構成する半導体スイッチング素子の形成プロセスとが、互いに非常に似ており、それらを１チップ上に混載するのが非常に容易だからである。したがって、ＭＰＵ部５０１とデータメモリ部５０４を１つのチップ上に形成することによるコスト削減効果が特に大きくなる。
【０２９１】
なお、ＲＯＭ５０５を上記半導体記憶装置で構成してもよい。このようにすれば、ＲＯＭ５０５を外部から書き換えることが可能となり、携帯電話の機能を飛躍的に高くすることができる。上記記憶装置は占有面積の縮小化が容易で、かつ２ビット動作が可能であるから、マスクＲＯＭを上記記憶装置で置き換えてもチップ面積の増大をほとんど招かない。また、上記半導体記憶装置を形成するプロセスは、通常のＣＭＯＳ形成プロセスとほとんど変わらないので、論理回路部との混載が容易である。
【０２９２】
このように、本発明の半導体装置を携帯電話５００に代表されるような携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる半導体記憶素子を大容量化して、携帯電子機器の機能を高度化することができる。
【０２９３】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、過消去及びそれに起因する読出し不良の問題を解消でき、信頼性を高めることができる。
【０２９４】
また、本発明の半導体記憶装置の製造方法によれば、そのような半導体記憶装置を簡略化された工程で、低コストで製造できる。
【０２９５】
また、本発明の半導体装置は、半導体記憶素子と半導体スイッチング素子とを混載した半導体装置であって、簡単なプロセスで容易に作製でき、低コスト化することができる。
【０２９６】
また、本発明の半導体装置の製造方法によれば、そのような半導体装置を簡略化された工程で、低コストで製造できる。
【０２９７】
また、本発明の携帯電子機器及びＩＣカードは、そのような半導体記憶装置または半導体装置を備えているので、低コスト化できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構造を示す概略断面図である。
【図２】本発明の第２の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図３】本発明の第２の実施形態に係る半導体記憶装置の構造を示す概略断面図である。
【図４】本発明の第３の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図５】本発明の第４の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図６】本発明の第５の実施形態に係る半導体記憶装置の製造工程を示す概略断面図である。
【図７】本発明の第６の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図８】図７中に示す右側のメモリ機能体１６２及びその周辺部の拡大図である。
【図９】図８に対応して、メモリ機能体のうちシリコン微粒子のゲート電極から遠い側の端が、ゲート電極から遠い側のメモリ機能体の端と一致していない態様を示す図である。
【図１０】メモリ機能体の電荷保持部が、ゲート絶縁膜の表面と略平行な部分を有している態様を示す図である。
【図１１】メモリ機能体の電荷保持部が、略均一な膜厚で、ゲート絶縁膜の表面と略平行に配置され、さらに、ゲート電極側面と略平行に配置された態様を示す図である。
【図１２】ゲート長方向の切断面におけるゲート電極長Ａと、ソース／ドレイン領域間の距離（チャネル長）Ｂと、一方のメモリ機能体の端から他方のメモリ機能体の端までの距離Ｃとを示す図である。
【図１３】本発明の第９の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１４】本発明の第１０の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１５】本発明の第１１の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１６】本発明の第１２の実施形態に係る半導体記憶装置の構成を示す概略断面図である。
【図１７】本発明の第１３の実施形態に係る半導体装置の製造工程を示す概略断面図である。
【図１８】本発明の第１３の実施形態に係る半導体記憶装置と、その周辺回路、ＭＰＵ、キャッシュＳＲＡＭ等からなる半導体装置の構成図である。
【図１９】本発明の第１４の実施形態に係るＩＣカードを示す概略ブロック図である。
【図２０】本発明の第１５の実施形態に係る携帯電子機器を示す概略ブロック図である。
【図２１】従来の半導体記憶装置の構造の概要を示す概略断面図である。
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  論理回路領域
５  メモリ領域
６  エクステンション部
７  フォトレジスト
８  ゲートスタック
９  第１絶縁膜
１１  メモリ機能体
１３，１８  ソース／ドレイン拡散領域
１７  シリコン窒化膜
１９  チャネル形成領域
２０  オフセット領域
２２  カウンタ領域
３１  電荷保持部
３２  散逸防止絶縁体
３２ａ  第１の絶縁体
３２ｂ  第２の絶縁体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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