(57)【要約】【課題】スタンバイ電流を低減することの可能なダイナミック型半導体記憶装置を提供する。【解決手段】リフレッシュ動作しか行わないスタンバイモードでは、ワード線ＷＬ活性化前の所定期間Ｔｐｃだけプリチャージ／イコライズ信号ＰＣ／ＥＱを活性化し、ビット線対ＢＬ，／ＢＬをワード線ＷＬの活性化直前にＶｄｄ／２にプリチャージする。スタンバイモードでは所定期間Ｔｐｃを除き、ビット線対ＢＬ，／ＢＬはＶｄｄ／２を発生するハーフＶｄｄレギュレータから切り離されているので、仮にワード線がビット線と短絡する欠陥が生じていても、これらの間に漏れ電流は流れない。【選択図】        図２
2004334961.tif 000002
【特許請求の範囲】
【請求項１】
スタンバイモードでリフレッシュ動作を行うダイナミック型半導体記憶装置であって、
複数のビット線対と、
前記ビット線対を電源電圧の半分の電圧にプリチャージするプリチャージ手段と、
複数のワード線と、
前記ワード線を選択的に活性化するロウデコーダと、
前記スタンバイモード中であって前記ワード線の活性化前の所定期間に前記プリチャージ手段を活性化しかつそれ以外の期間に非活性化する制御手段とを備えたことを特徴とするダイナミック型半導体記憶装置。
【請求項２】
請求項１に記載のダイナミック型半導体記憶装置であってさらに、
前記電源電圧の半分の電圧を発生する電圧発生回路を備え、
前記プリチャージ手段は、
前記ビット線対の間に接続された第１のスイッチング素子と、
前記電圧発生回路の出力と前記ビット線対の一方との間に接続された第２のスイッチング素子と、
前記電圧発生回路の出力と前記ビット線対の他方との間に接続された第３のスイッチング素子とを含み、
前記制御手段は、前記第２及び第３のスイッチング素子を前記所定期間にオンにしかつそれ以外の期間にオフにすることを特徴とするダイナミック型半導体記憶装置。
【請求項３】
請求項２に記載のダイナミック型半導体記憶装置であって、前記制御手段は、前記第１のスイッチング素子を前記ワード線の非活性化後にオンにしかつ前記ワード線の活性化前にオフにすることを特徴とするダイナミック型半導体記憶装置。
【請求項４】
請求項１に記載のダイナミック型半導体記憶装置であってさらに、
前記電源電圧の半分の電圧を発生する電圧発生回路と、
前記ビット線対間の電位差を増幅するセンスアンプと、
前記ワード線に沿って配置されたダミーワード線とを備え、
前記プリチャージ手段は、
前記ビット線対の間に接続された第１のスイッチング素子と、
前記電圧発生回路の出力と前記ビット線対の一方との間に接続された第２のスイッチング素子と、
前記電圧発生回路の出力と前記ビット線対の他方との間に接続された第３のスイッチング素子とを含み、
前記ロウデコーダは、前記ワード線の非活性化後かつ前記所定期間前に前記ダミーワード線を活性化し、
前記制御手段は、前記第１のスイッチング素子を前記所定期間にオンにし、前記第２及び第３のスイッチング素子を前記スタンバイモード中にオフにし、前記センスアンプを前記ダミーワード線に活性化中に活性化することを特徴とするダイナミック型半導体記憶装置。
【請求項５】
請求項１に記載のダイナミック型半導体記憶装置であってさらに、
前記電源電圧の半分の電圧を発生する電圧発生回路と、
前記ビット線対間の電位差を増幅するセンスアンプとを備え、
前記プリチャージ手段は、
前記ビット線対の間に接続された第１のスイッチング素子と、
前記電圧発生回路の出力と前記ビット線対の一方との間に接続された第２のスイッチング素子と、
前記電圧発生回路の出力と前記ビット線対の他方との間に接続された第３のスイッチング素子とを含み、
前記制御手段は、前記第１のスイッチング素子を前記所定期間にオンにし、前記第２及び第３のスイッチング素子を前記スタンバイモード中にオフにし、前記センスアンプを前記ワード線の非活性化後かつ前記所定期間前に活性化することを特徴とするダイナミック型半導体記憶装置。
【請求項６】
請求項１に記載のダイナミック型半導体記憶装置であって、
前記プリチャージ手段は、
前記ビット線対の間に接続された第１のスイッチング素子と、
電源と前記ビット線対の一方との間に接続された第２のスイッチング素子と、接地と前記ビット線対の他方との間に接続された第３のスイッチング素子とを含むことを特徴とするダイナミック型半導体記憶装置。
【請求項７】
請求項６に記載のダイナミック型半導体記憶装置であって、前記制御手段は、前記第１のスイッチング素子を前記所定期間にオンにし、前記第２及び第３のスイッチング素子を前記ワード線の非活性化後かつ前記所定期間前にオンにすることを特徴とするダイナミック型半導体記憶装置。
【請求項８】
請求項６に記載のダイナミック型半導体記憶装置であって、前記ロウデコーダは、前記スタンバイモードで前記複数のワード線を順に連続して活性化し、
前記制御手段は、前記ワード線の活性化ごと前記所定期間に前記第１のスイッチング素子をオンにし、前記ワード線の最初の活性化前であって前記所定期間前に前記第２及び第３のスイッチング素子をオンにすることを特徴とするダイナミック型半導体記憶装置。
【請求項９】
スタンバイモードでリフレッシュ動作を行うダイナミック型半導体記憶装置のおけるビット線プリチャージ方法であって、
前記スタンバイモード中であってワード線の活性化前の所定期間にビット線対を電源電圧の半分の電圧にプリチャージするステップと、
前記所定期間以外の期間に前記ビット線対を電気的にフローティング状態にするステップとを含むことを特徴とするダイナミック型半導体記憶装置におけるビット線プリチャージ方法。
【請求項１０】
請求項９に記載のダイナミック型半導体記憶装置におけるビット線プリチャージ方法であって、
前記プリチャージするステップは、
前記ビット線対の一方を電源に一時的に接続するステップと、
前記ビット線対の他方を接地に一時的に接続するステップと、
前記ビット線対が前記電源及び前記接地から切り離された後、前記ビット線対の一方及び他方を互いに短絡するステップとを含むことを特徴とするダイナミック型半導体記憶装置におけるビット線プリチャージ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型半導体記憶装置及びそのビット線プリチャージ方法に関し、さらに詳しくは、スタンバイモードでリフレッシュ動作を行うＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）及びそのビット線プリチャージ方法に関する。
【０００２】
【従来の技術】
携帯電話、携帯情報端末（ＰＤＡ；Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）など、電池で駆動される機器では、そこで使用される半導体装置の低消費電力化が最も重要な課題である。従来、半導体メモリとしてはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が広く使用されてきた。ＳＲＡＭのメモリセルは６つのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタからなり、わずかな消費電流でデータを保持できるからである。しかし、ＳＲＡＭのメモリセルはＤＲＡＭのメモリセルよりも２０倍以上大きい。また、近年必要なメモリ容量は増大してきており、現在の０．２〜０．１３μｍ程度の配線技術で３２Ｍビットや６４ＭビットなどのＳＲＡＭを製造すると、チップサイズが大きくなりすぎる。このようにＳＲＡＭはＤＲＡＭよりも面積効率が悪いが、この面積効率の悪さは微細化によってさらに悪化する。このため、ＳＲＡＭをＤＲＡＭで置き換えた製品が出始めている。
【０００３】
図１２を参照して、従来のＤＲＡＭは、行及び列に配置されたメモリセル（図示せず）を含むメモリセルアレイ１０と、行に配置されたワード線ＷＬと、列に配置されたビット線対ＢＬ，／ＢＬと、ワード線ＷＬを選択的に活性化するロウデコーダ１２と、ビット線対ＢＬ，／ＢＬの電位差を増幅するセンスアンプ１４と、電源電圧Ｖｄｄの半分の電圧Ｖｄｄ／２を発生するハーフＶｄｄレギュレータ１６と、ビット線対ＢＬ，／ＢＬをＶｄｄ／２にプリチャージするＮチャネルＭＯＳトランジスタＱ１〜Ｑ３と、センスアンプ１４及びトランジスタＱ１〜Ｑ３を制御するタイミング制御回路１８とを備える。
【０００４】
ＤＲＡＭは、データの読出及び書込動作を行うアクティブモードのほか、スタンバイモードを有する。スタンバイモードでは、ＤＲＡＭは読出及び書込動作を全く行わず、データを保持するためにリフレッシュ動作のみを行う。リフレッシュ動作は一定の周期（以下「リフレッシュ周期」という）で行われる。リフレッシュ動作はメモリセルからデータを一旦読み出して再びメモリセルに書き込む動作で、基本的に通常の読出又は書込動作と類似している。以下、リフレッシュ動作の詳細を説明する。
【０００５】
図１３を参照して、リフレッシュ前においては、プリチャージ／イコライズ信号ＰＣ／ＥＱがＨ（論理ハイ）レベルにあるので、トランジスタＱ１〜Ｑ３はオンになっており、ビット線対ＢＬ，／ＢＬはＶｄｄ／２にプリチャージされている。タイミング制御回路１８がプリチャージ／イコライズ信号ＰＣ／ＥＱをＬ（論理ロー）レベルにし、ロウデコーダ１２がワード線ＷＬを活性化すると、メモリセルからデータが読み出され、ビット線対ＢＬ，／ＢＬの間に電位差が生じる。続いて、タイミング制御回路１８がセンスアンプ制御信号ＳＡＣをＨレベルにすると、センスアンプ１４が活性化される。センスアンプ１４はビット線対ＢＬ，／ＢＬの間の電位差を増幅し、ビット線対ＢＬ，／ＢＬの一方を電源電圧Ｖｄｄまで引き上げ、他方を接地電圧ＧＮＤまで引き下げる。これによりデータがメモリセルに再書き込みされ、メモリセルのデータがリフレッシュされる。タイミング制御回路１８がセンスアンプ制御信号ＳＡＣをＬレベルに戻し、ロウデコーダ１２がワード線ＷＬを非活性化した後、タイミング制御回路１８はプリチャージ／イコライズ信号ＰＣ／ＥＱを再びＨレベルにする。これによりビット線対ＢＬ，／ＢＬは再びＶｄｄ／２にプリチャージされる。上述したワード線ＷＬの活性化から非活性化までの一連の動作を「リフレッシュ動作」という。
【０００６】
ここで、仮に図１２中の交点Ｘでワード線ＷＬがビット線／ＢＬと短絡していたとする。このようなビット線対ＢＬ，／ＢＬは冗長ビット線対ＲＢＬ，／ＲＢＬと電気的に置き換えられるが、物理的にはそこに存在していることに変わりはない。したがって、ワード線ＷＬの電圧が接地電圧ＧＮＤにある間に、ビット線対ＢＬ，／ＢＬがＶｄｄ／２にプリチャージされると、ビット線／ＢＬとワード線ＷＬとの間に漏れ電流Ｉｄが生じる。ハーフＶｄｄレギュレータ１６は常に活性化されているため、電源からハーフＶｄｄレギュレータ１６、ビット線／ＢＬ及びワード線ＷＬを通して接地に向け、漏れ電流ＩＤが流れる。ハーフＶｄｄレギュレータ１６の効率をＲｅ（０＜Ｒｅ＜１）とすると、漏れ電流ＩＤはＩｄ／Ｒｅで表される。
【０００７】
図１４はスタンバイモードにおける消費電流（以下「スタンバイ電流」という）を示す。リフレッシュ周期Ｔｒがたとえば１５．６μｓの場合、０．２μｍ程度の配線技術下では、リフレッシュに実際にかかる時間（以下「リフレッシュ稼働期間」という）Ｔ１は６０ｎｓ程度である。リフレッシュ稼働期間Ｔ１にはリフレッシュによる大きな交流電流ＡＣが流れる。図１４には、交流電流ＡＣをリフレッシュ稼働期間Ｔ１で平均化したリフレッシュ電流ＲＦ１及びリフレッシュ周期Ｔｒで平均化したリフレッシュ電流ＲＦ２が表されている。一方、リフレッシュ周期Ｔｒの９９．６％以上に当たる１５．５４μｓの期間（以下「リフレッシュ非稼働期間」という）Ｔ２にはこのような交流電流ＡＣは流れない。しかしＤＲＡＭでは、ハーフＶｄｄレギュレータ１６のほか、様々な基準電圧発生回路が周辺回路に設けられているため、リフレッシュ非稼働期間Ｔ２にも直流電流ＤＣが流れる。さらに、上述した漏れ電流ＩＤも流れる。したがって、スタンバイ電流ＳＴは、直流電流ＤＣ、リフレッシュ電流ＲＦ２及び漏れ電流ＩＤの総和となる。
【０００８】
漏れ電流ＩＤは欠陥に起因するため、その値は予想し難い。そのため、規格上は大きめの値を想定しなければならない。しかも、漏れ電流ＩＤはばらつきも大きいため、漏れ電流ＩＤの少ないＤＲＡＭを長期間に渡って定常的に製造するのは困難である。漏れ電流ＩＤは数十メガビット級のＤＲＡＭでも数十μＡにもなり、数ギガビット級のＤＲＡＭではさらに大きくなる。したがって、漏れ電流ＩＤはリフレッシュ電流ＲＦ２よりもはるかに大きくなることが予想され、１０μＡ程度のスタンバイ電流を目標とする低電流ＤＲＡＭにとっては深刻な問題となる。
【０００９】
後掲の特許文献１には、このような欠陥による漏れ電流を防止するため、ビット線対をＶｄｄ／２にプリチャージするハーフＶｄｄプリチャージ方式ではなく、ビット線対をワード線と同じ接地電圧にプリチャージするＧＮＤプリチャージ方式が開示されている。この方式によれば、スタンバイモードでビット線対の電圧がワード線と同じ接地電圧になるため、漏れ電流はなくなる。しかし、アクティブモードでビット線対の電圧を接地電圧と電源電圧との間でフルに振幅させなければならないため、通常の動作電流はハーフＶｄｄプリチャージ方式の２倍になる。したがって、ＧＮＤプリチャージ方式は結果的に消費電流を低減するのに効果的ではない。
【００１０】
【特許文献１】
特開平５−１２８８５８号公報
【００１１】
【発明が解決しようとする課題】
本発明の目的は、スタンバイ電流を低減することの可能なダイナミック型半導体記憶装置及びそのビット線プリチャージ方法を提供することである。
【００１２】
本発明のもう１つの目的は、通常の動作電流を増加させることなく、欠陥による漏れ電流を低減することの可能なダイナミック型半導体記憶装置及びそのビット線プリチャージ方法を提供することである。
【００１３】
【課題を解決するための手段】
本発明によるダイナミック型半導体記憶装置は、スタンバイモードでリフレッシュ動作を行うダイナミック型半導体記憶装置であって、複数のビット線対と、プリチャージ手段と、複数のワード線と、ロウデコーダと、制御手段とを備える。プリチャージ手段は、ビット線対を電源電圧の半分の電圧にプリチャージする。ワード線はビット線対と交差する。ロウデコーダは、ワード線を選択的に活性化する。制御手段は、スタンバイモード中であってワード線の活性化前の所定期間にプリチャージ手段を活性化しかつそれ以外の期間に非活性化する。
【００１４】
本発明によるビット線プリチャージ方法は、スタンバイモード中であってワード線の活性化前の所定期間にビット線対を電源電圧の半分の電圧にプリチャージするステップと、所定期間以外の期間にビット線対を電気的にフローティング状態にするステップとを含む。
【００１５】
このダイナミック型半導体記憶装置及びそのビット線プリチャージ方法では、スタンバイモードでリフレッシュ動作を行うためにワード線が活性化される。ビット線対はワード線の活性化前の所定期間にプリチャージされ、それ以外の期間にプリチャージされず、電気的にフローティング状態にされる。したがって、仮にワード線がビット線と短絡していたとしても、ワード線とビット線との間に漏れ電流は流れない。その結果、スタンバイ電流を低減することができる。加えて、ビット線対は従来と同様に電源電圧の半分の電圧にプリチャージされるので、アクティブモードで通常の動作電流が増加することはない。
【００１６】
【発明の実施の形態】
以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
【００１７】
［第１の実施の形態］
図１を参照して、本実施の形態によるＤＲＡＭは、メモリセルアレイ２０と、ハーフＶｄｄレギュレータ１６と、ロウアドレスレシーバ２４と、タイマ２６と、ロウアドレスカウンタ２８と、セレクタ３０とを備える。メモリセルアレイ２０は複数のブロック２２に分割される。ハーフＶｄｄレギュレータ１６は電源電圧の半分の電圧Ｖｄｄ／２を発生し、メモリセルアレイ２０に供給する。
【００１８】
図２を参照して、各ブロック２２は、行及び列に配置されたメモリセル（図示せず）を含むメモリセルアレイ１０と、行に配置された複数のワード線ＷＬと、列に配置され、ワード線ＷＬと交差する複数のビット線対ＢＬ，／ＢＬと、プリデコード信号ＰＤに応答してワード線ＷＬを選択的に活性化するロウデコーダ１２と、ビット線ＢＬとビット線／ＢＬと間の電位差を増幅するセンスアンプ１４と、ビット線対ＢＬ，／ＢＬをＶｄｄ／２にプリチャージするトランジスタＱ１〜Ｑ３と、センスアンプ１４及びトランジスタＱ１〜Ｑ３を制御するタイミング制御回路１８とを備える。
【００１９】
トランジスタＱ１はビット線ＢＬとビット線／ＢＬとの間に接続される。トランジスタＱ２はビット線ＢＬとハーフＶｄｄ線３２との間に接続される。トランジスタＱ３はビット線／ＢＬとハーフＶｄｄ線３２との間に接続される。ハーフＶｄｄ線３２はハーフＶｄｄレギュレータ１６の出力に接続される。トランジスタＱ１〜Ｑ３のゲートにはプリチャージ／イコライズ信号ＰＣ／ＥＱが共通に与えられる。トランジスタＱ１〜Ｑ３はプリチャージ／イコライズ信号ＰＣ／ＥＱに応答してオン又はオフになる。
【００２０】
再び図１を参照して、ロウアドレスレシーバ２４は、入力された外部ロウアドレス信号ＥＲＡを受信する。タイマ２６は、所定のリフレッシュ周期（たとえば１５．６μｓ）でリフレッシュイネーブル信号ＲＥをロウアドレスカウンタ２８及びセレクタ３０に与える。ロウアドレスカウンタ２８は、内部ロウアドレス信号ＩＲＡを発生しかつ保持する。内部ロウアドレス信号ＩＲＡはリフレッシュイネーブル信号ＲＥに応答してカウントアップされる。通常のアクセスモードでは、セレクタ３０はロウアドレスレシーバ２４からの外部ロウアドレス信号ＥＲＡを選択する。一方、スタンバイモードでは、セレクタ３０はリフレッシュイネーブル信号ＲＥに応答してロウアドレスカウンタ２８からの内部ロウアドレス信号ＩＲＡを選択する。
【００２１】
セレクタ３０により選択されたロウアドレス信号ＥＲＡ又はＩＲＡは、メモリセルアレイ２０内のプリデコーダ（図示せず）に与えられる。プリデコーダは、ロウアドレス信号ＥＲＡ又はＩＲＡをプリデコードし、プリデコード信号ＰＤをロウデコーダ１２に、ブロックイネーブル信号ＢＥをタイミング制御回路１８に与える。タイミング制御回路１８はブロックイネーブル信号ＢＥに応答して活性化され、ブロック２２を選択する。
【００２２】
次に、このＤＲＡＭのスタンバイモードにおけるリフレッシュ動作を説明する。
【００２３】
従来のプリチャージ／イコライズ信号ＰＣ／ＥＱは図１３に示したようにワード線ＷＬの非活性化から活性化までの期間ずっとＨレベルになるが、本実施の形態のプリチャージ／イコライズ信号ＰＣ／ＥＱは図３に示すようにワード線ＷＬの活性化前の所定期間ＴｐｃだけＨレベルになり、それ以外の期間はＬレベルになる。
【００２４】
タイミング制御回路１８がプリチャージ／イコライズ信号ＰＣ／ＥＱをＨレベルにすると、トランジスタＱ１〜Ｑ３が一斉にオンになる。これによりビット線対ＢＬ，／ＢＬがハーフＶｄｄ線３２に接続され、かつビット線ＢＬとビット線／ＢＬとが互いに短絡される。そのため、ビット線対ＢＬ，／ＢＬはＶｄｄ／２にプリチャージされる。
【００２５】
プリチャージ／イコライズ信号ＰＣ／ＥＱがＬレベルに戻った後、ロウデコーダ１２がワード線ＷＬを活性化し、ワード線ＷＬの電圧が電源電圧Ｖｄｄよりも高い昇圧電圧まで上昇すると、メモリセルからデータが読み出され、ビット線対ＢＬ，／ＢＬの間に電位差が生じる。タイミング制御回路１８がセンスアンプ制御信号ＳＡＣをＨレベルにすると、センスアンプ１４が活性化される。センスアンプ１４は、高い方のビット線の電圧を電源電圧Ｖｄｄまで引き上げ、低い方のビット線の電圧を接地電圧ＧＮＤまで引き下げる。これによりデータがメモリセルに再書き込みされ、リフレッシュされる。
【００２６】
続いて、タイミング制御回路１８がセンスアンプ制御信号ＳＡＣをＬレベルに戻し、ロウデコーダ１２がワード線ＷＬを非活性化し、ワード線ＷＬの電圧が接地電圧ＧＮＤまで戻る。ワード線ＷＬの非活性化後、従来のプリチャージ／イコライズ信号ＰＣ／ＥＱは直ちにＨレベルになるが、本実施の形態のプリチャージ／イコライズ信号ＰＣ／ＥＱはＬレベルを維持する。したがって、ビット線対ＢＬ，／ＢＬはプリチャージされることなく、電気的にフローティング状態のまま維持される。よって、高い方のビット線の電圧Ｖｄｄは徐々に接地電圧ＧＮＤに向かって下降する。
【００２７】
そして再び、ワード線ＷＬの活性化前の所定期間Ｔｐｃだけタイミング制御回路１８はプリチャージ／イコライズ信号ＰＣ／ＥＱをＨレベルにする。
【００２８】
本実施の形態によれば、仮に図２中の交点Ｘでワード線ＷＬがビット線／ＢＬと短絡していたとしても、所定期間Ｔｐｃ以外の期間、プリチャージ／イコライズ信号ＰＣ／ＥＱはＬレベルになるので、ビット線対ＢＬ，／ＢＬはハーフＶｄｄ線３２から切り離され、Ｖｄｄ／２にプリチャージされない。そのため、ビット線／ＢＬとワード線ＷＬとの間に従来のような漏れ電流は流れない。しかも本実施の形態は、従来と同様にビット線対ＢＬ，／ＢＬをＶｄｄ／２にプリチャージするハーフＶｄｄプリチャージ方式を採用しているので、ビット線対ＢＬ，／ＢＬの電圧を接地電圧ＧＮＤと電源電圧Ｖｄｄとの間でフルに振幅させる必要はない。そのため、ビット線対ＢＬ，／ＢＬを接地電圧ＧＮＤにプリチャージするＧＮＤプリチャージ方式のようにアクティブ電流が増加することはない。その結果、スタンバイ電流を効果的に低減することができる。
【００２９】
ただし、リフレッシュ前にビット線対ＢＬ，／ＢＬを接地電圧ＧＮＤからＶｄｄ／２にプリチャージしなければならないため、新たにプリチャージ電流が必要になる。したがって、所定のリフレッシュ周期（たとえば１５．６μｓ）で単発的にリフレッシュを行うよりもバーストリフレッシュを行う方が好ましい。
【００３０】
たとえば１回のバーストリフレッシュで１６本のワード線が順に連続的に活性化される場合において、ワード線１本当たりのリフレッシュ稼働期間が６０ｎｓとすると、１回のバーストリフレッシュに９６０ｎｓ（＝６０ｎｓ×１６）かかる。さらに、このバーストリフレッシュを１５．６μｓのリフレッシュ周期で１６回行うとすると、１６回のバーストリフレッシュに２４９．６μｓ（＝１５．６μｓ×１６）かかる。
【００３１】
このようなバーストリフレッシュを行う場合においては、ワード線を活性化するたびにその直前でビット線対をプリチャージする必要はない。そこで、最初にワード線を活性化する直前だけビット線対をプリチャージし、以降のワード線を活性化する直前にはビット線対をプリチャージしないようにすれば、プリチャージ電流は、１６回のバーストリフレッシュでは１／１６になり、３２回のバーストリフレッシュでは１／３２になる。
【００３２】
０．２μｍ程度の配線技術を想定し、ビット線１本当たりの寄生容量を１００ｆＦ、Ｖｄｄ／２＝０．７５Ｖ、ビット線対の数を４Ｋ（＝４×１０２４）とすると、ビット線対を接地電圧からＶｄｄ／２にプリチャージするために必要なプリチャージ電流Ｉｐは次式で表される。
Ｉｐ＝１００ｆＦ×２×４×１０２４×０．７５Ｖ／１５．６μｓ＝３９μＡ
【００３３】
１６回のバーストリフレッシュでは、Ｉｐ＝３９μＡ／１６＝２．４μＡになり、３２回のバーストリフレッシュでは、Ｉｐ＝３９μＡ／３２＝１．２μＡになる。
欠陥による漏れ電流が数十μＡを超えるような場合と比較すれば、プリチャージ電流Ｉｐの増加は小さいといえる。
【００３４】
［第２の実施の形態］
上記第１の実施の形態と異なり本実施の形態では、図４に示すように、タイミング制御回路１８がイコライズ信号ＥＱ及びプリチャージ信号ＰＣを出力する。
イコライズ信号ＥＱはトランジスタＱ１のゲートに共通に与えられ、プリチャージ信号ＰＣはトランジスタＱ２，Ｑ３のゲートに共通に与えられる。図５に示すように、イコライズ信号ＥＱは従来のプリチャージ／イコライズ信号ＰＣ／ＥＱ（図１３）と同様に変化し、プリチャージ信号ＰＣは上記第１の実施の形態のプリチャージ／イコライズ信号ＰＣ／ＥＱ（図３）と同様に変化する。
【００３５】
ワード線ＷＬが非活性化されると、イコライズ信号ＥＱはＨレベルになるが、プリチャージ信号ＰＣはＬレベルを維持する。イコライズ信号ＥＱがＨレベルになると、トランジスタＱ１がオンになり、ビット線ＢＬとビット線／ＢＬとが互いに短絡される。一方、プリチャージ信号ＰＣはＬレベルのままであるので、トランジスタＱ２，Ｑ３はオフのままである。したがって、ビット線対ＢＬ，／ＢＬはフローティング状態にあり、ハーフＶｄｄレギュレータ１６によりプリチャージされない。そのため、仮に図４中の交点Ｘでワード線ＷＬがビット線／ＢＬと短絡していたとしても、ビット線／ＢＬとワード線ＷＬとの間に漏れ電流は流れない。
【００３６】
ワード線ＷＬが活性化される前の所定期間Ｔｐｃ、プリチャージ信号ＰＣがＨレベルになる。このとき、イコライズ信号ＥＱはＨレベルを維持する。プリチャージ信号ＰＣがＨレベルになると、トランジスタＱ２，Ｑ３がオンになり、ビット線対ＢＬ，／ＢＬがハーフＶｄｄレギュレータ１６によりＶｄｄ／２にプリチャージされる。そして、イコライズ信号ＥＱ及びプリチャージ信号ＰＣがともにＬレベルに戻った後、ワード線ＷＬの電圧が上昇する。
【００３７】
以上のように本実施の形態によれば、プリチャージ信号ＰＣがワード線ＷＬの活性化直前の所定期間Ｔｐｃ以外の期間でＬレベルになり、ビット線対ＢＬ，／ＢＬをハーフＶｄｄ線３２から切り離しているため、欠陥による漏れ電流が流れない。その結果、スタンバイ電流を低減することができる。
【００３８】
［第３の実施の形態］
上記第２の実施の形態と異なり本実施の形態では、図６に示すように、通常のワード線ＷＬに沿ってダミーワード線ＤＷＬが設けられる。ダミーワード線ＷＬは一般にメモリセルアレイ１０の端にレイアウトの規則性を維持するために設けられ、データの読出又は書込動作のためには使用されない。本実施の形態ではダミーワード線ＤＷＬを活性化してダミーの読出動作を行う。
【００３９】
具体的には図７に示すように、タイミング制御回路１８は、ワード線ＷＬの活性化直前の所定期間Ｔｐｃにイコライズ信号ＥＱをＨレベルにし、プリチャージ信号ＰＣをスタンバイモード中は常にＬレベルに維持する。ロウデコーダ１２は、ワード線ＷＬを活性化する前に、ダミーワード線ＤＷＬを活性化する。ここでは実際にデータを読み出すわけではないので、ロウデコーダ１２はダミーワード線ＤＷＬの電圧を電源電圧Ｖｄｄよりも高い昇圧電圧まで上昇させる必要はなく、電源電圧Ｖｄｄまで上昇させれば足りる。ダミーワード線ＤＷＬが活性化されている間にタイミング制御回路１８はセンスアンプ制御信号ＳＡＣをＨレベルにする。
【００４０】
ダミーワード線ＤＷＬが活性化されると、ダミーワード線ＤＷＬに接続されているダミーメモリセル（図示せず）からデータがビット線対ＢＬ，／ＢＬに読み出される。このデータは不特定であるが、ビット線対ＢＬ，／ＢＬの間に何らかの電位差が生じる。センスアンプ制御信号ＳＡＣがＨレベルになると、センスアンプ１４が活性化され、その電位差を増幅する。これにより高い方のビット線の電圧は電源電圧Ｖｄｄまで引き上げられ、低い方のビット線の電圧は接地電圧ＧＮＤまで引き下げられる。
【００４１】
センスアンプ制御信号ＳＡＣがＬレベルに戻り、ダミーワード線ＤＷＬの電圧が接地電圧ＧＮＤに戻った後、イコライズ信号ＥＱがＨレベルになると、トランジスタＱ１がオンになり、ビット線ＢＬとビット線／ＢＬとが互いに短絡される。そのため、ビット線対ＢＬ，／ＢＬの電圧はＶｄｄ／２にイコライズされる。
イコライズ信号ＥＱがＬレベルに戻った後、ワード線ＷＬの電圧が上昇する。
【００４２】
以上のように本実施の形態によれば、プリチャージ信号ＰＣがスタンバイモードで常にＬレベルを維持し、ビット線対ＢＬ，／ＢＬをハーフＶｄｄ線３２から切り離しているため、欠陥による漏れ電流は流れない。その結果、スタンバイ電流を低減することができる。プリチャージ信号ＰＣはスタンバイモードで常にＬレベルを維持するが、ワード線ＷＬを活性化する前に、ダミーワード線ＤＷＬを活性化しかつセンスアンプ１４を活性化しているため、ビット線対ＢＬ，／ＢＬをＶｄｄ／２にプリチャージすることができる。
【００４３】
［第４の実施の形態］
上記第３の実施の形態では、ビット線対ＢＬ，／ＢＬをＶｄｄ／２にプリチャージするために、ダミーワード線ＤＷＬを用いてダミーの読出動作を行っているが、ダミーワード線ＤＷＬがなければ単にセンスアンプ１４を活性化するだけでもよい。具体的には図８に示すように、ビット線対ＢＬ，／ＢＬの電圧をイコライズする直前にタイミング制御回路１８がセンスアンプ制御信号ＳＡＣをＨレベルにする。なお、本実施の形態の構成は図４に示した第２の実施の形態の構成と同じである。
【００４４】
いずれのワード線ＷＬも活性化されていないときにセンスアンプ制御信号ＳＡＣがＨレベルになると、センスアンプ１４が活性化される。このときビット線対ＢＬ，／ＢＬに何らデータは読み出されないが、ビット線対ＢＬ，／ＢＬの間には自然にわずかな電位差が生じている。センスアンプ１４はこの電位差を増幅し、これにより高い方のビット線の電圧は電源電圧Ｖｄｄまで引き上げられ、低い方のビット線の電圧は接地電圧ＧＮＤまで引き下げられる。センスアンプ制御信号ＳＡＣがＬレベルに戻ってセンスアンプ１４が非活性化された後、イコライズ信号ＥＱがＨレベルになると、ビット線対ＢＬ，／ＢＬはイコライズされ、Ｖｄｄ／２にプリチャージされる。
【００４５】
［第５の実施の形態］
本実施の形態では上記実施の形態におけるハーフＶｄｄレギュレータ１６は設けられない。代わりに、図９に示すように電源線３４及び接地線３６が設けられる。電源線３４には電源電圧Ｖｄｄが供給される。接地線３６には接地電圧ＧＮＤが供給される。電源線３４とビット線ＢＬとの間にはＰチャネルＭＯＳトランジスタＱ４が接続される。接地線３６とビット線／ＢＬとの間にはＮチャネルＭＯＳトランジスタＱ５が接続される。プリチャージ信号ＰＣＰは複数のトランジスタＱ４のゲートに共通に与えられる。プリチャージ信号ＰＣＮは複数のトランジスタＱ５のゲートに共通に与えられる。トランジスタＱ４はプリチャージ信号ＰＣＰに応答してオン又はオフになる。トランジスタＱ５はプリチャージ信号ＰＣＮに応答してオン又はオフになる。
【００４６】
タイミング制御回路１８は、図１０に示すように、ワード線ＷＬが活性化される直前の所定期間Ｔｐｃ１にイコライズ信号ＥＱをＨレベルにする。タイミング制御回路１８はさらに、イコライズ信号ＥＱがＨレベルになる直前の所定期間Ｔｐｃ２にプリチャージ信号ＰＣＰをＬレベルにしかつプリチャージ信号ＰＣＮをＨレベルにする。
【００４７】
プリチャージ信号ＰＣＰがＬレベルになると、トランジスタＱ４がオンになり、一方のビット線ＢＬが電源線３４に接続され、電源電圧Ｖｄｄにプリチャージされる。これと同時に、プリチャージ信号ＰＣＮがＨレベルになると、トランジスタＱ５がオンになり、他方のビット線／ＢＬが接地線３６に接続され、接地電圧ＧＮＤにプリチャージされる。プリチャージ信号ＰＣＰがＨレベルに戻りかつプリチャージ信号ＰＣＮがＬレベルに戻った後、イコライズ信号ＥＱがＨレベルになると、ビット線対ＢＬ，／ＢＬはイコライズされ、Ｖｄｄ／２にプリチャージされる。すなわち、一方のビット線ＢＬが電源線３４に、他方のビット線／ＢＬが接地線３６にそれぞれ一時的に接続される。ビット線対ＢＬ，／ＢＬが電源線３４及び接地線３６から切り離された後、一方のビット線ＢＬと他方のビット線／ＢＬとが互いに短絡される。
【００４８】
以上のように本実施の形態によれば、ワード線ＷＬが活性化される前の所定期間Ｔｐｃ２以外の期間でプリチャージ信号ＰＣＰがＨレベルになりかつプリチャージ信号ＰＣＮがＬレベルになり、ビット線対ＢＬ，／ＢＬを電源線３４及び接地線３６から切り離しているため、欠陥による漏れ電流が流れない。その結果、スタンバイ電流を低減することができる。しかもハーフＶｄｄレギュレータ１６が不要であるため、これによる消費電力も低減することができる。
【００４９】
［第６の実施の形態］
上記第５の実施の形態ではワード線ＷＬが活性化される前に毎回ビット線対ＢＬ，／ＢＬの電圧を接地電圧ＧＮＤと電源電圧Ｖｄｄとの間でフルに振幅させているが、メモリセルアレイ１０内の全ワード線ＷＬを順番に連続して活性化するバーストリフレッシュ動作ではその必要はない。本実施の形態では図１１に示すように、ビット線対ＢＬ，／ＢＬの電圧を最初のワード線ＷＬ１が活性化される前だけフルに振幅させ、それ以降のワード線ＷＬ２〜ＷＬ２５６が活性化される前にはフルに振幅させない。
【００５０】
具体的には、最初のワード線ＷＬ１が活性化される前の所定期間Ｔｐｃ２に、タイミング制御回路１８はプリチャージ信号ＰＣＰをＬレベルにしかつプリチャージ信号ＰＣＮをＨレベルにする。これによりビット線対ＢＬ，／ＢＬの電圧がフルに振幅され、一方のビット線ＢＬが電源電圧Ｖｄｄにプリチャージされ、他方のビット線／ＢＬが接地電圧ＧＮＤにプリチャージされる。続いてイコライズ信号ＥＱがＨレベルになると、ビット線対ＢＬ，／ＢＬはイコライズされ、Ｖｄｄ／２にプリチャージされる。
【００５１】
従来、仮にワード線ＷＬがビット線／ＢＬと５ｋΩで短絡していたとすると、Ｖｄｄ＝１．６Ｖの場合、Ｉｄ＝１．６Ｖ／２／５ｋΩ＝１６０μＡとなる。さらにＲｅ＝０．８とすると、ＩＤ＝１６０μＡ／０．８＝２００μＡとなる。したがって、このような欠陥が１つでもあれば、低電流ＤＲＡＭの規格を満足することはできない。
【００５２】
これに対し本実施の形態では、たとえばＶｄｄ＝１．６Ｖ、ワード線の数を２５６本、センスアンプの活性化時間を１０ｎｓ、メモリセルがデータを保持可能なリテンション時間を６４ｍｓとすれば、スタンバイモードにおけるＤＣ電流の増加量は０．０１３μＡ（＝１．６Ｖ／５ｋΩ×２５６×１０ｎｓ／６４ｍｓ）に抑えられる。したがって、上記のような欠陥が１００個あってもＤＣ電流の増加量は１．３μＡである。その結果、欠陥に対して多大な注意を払う必要はなく、低電流ＤＲＡＭを高い歩留まりで生産することができる。
【００５３】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＤＲＡＭの全体構成を示す機能ブロック図である。
【図２】図１中のブロックの具体的な構成を示す機能ブロック図である。
【図３】図１及び図２に示したＤＲＡＭのリフレッシュ動作を示すタイミング図である。
【図４】本発明の第２の実施の形態によるＤＲＡＭの一部構成を示す機能ブロック図である。
【図５】図４に示したＤＲＡＭのリフレッシュ動作を示すタイミング図である。
【図６】本発明の第３の実施の形態によるＤＲＡＭの一部構成を示す機能ブロック図である。
【図７】図６に示したＤＲＡＭのリフレッシュ動作を示すタイミング図である。
【図８】本発明の第４の実施の形態によるＤＲＡＭのリフレッシュ動作を示すタイミング図である。
【図９】本発明の第５の実施の形態によるＤＲＡＭの一部構成を示す機能ブロック図である。
【図１０】図９に示したＤＲＡＭのリフレッシュ動作を示すタイミング図である。
【図１１】本発明の第６の実施の形態によるＤＲＡＭのリフレッシュ動作を示すタイミング図である。
【図１２】従来のＤＲＡＭの一部構成を示す機能ブロック図である。
【図１３】図１２に示したＤＲＡＭのリフレッシュ動作を示すタイミング図である。
【図１４】図１２に示したＤＲＡＭのスタンバイモードにおける消費電流を示す波形図である。
【符号の説明】
１０，２０  メモリセルアレイ
１２  ロウデコーダ
１４  センスアンプ
１６  ハーフＶｄｄレギュレータ
１８  タイミング制御回路
３２  ハーフＶｄｄ線
３４  電源線
３６  接地線
Ｑ１〜Ｑ５  トランジスタ
ＢＬ，／ＢＬ  ビット線対
ＷＬ  ワード線
ＤＷＬ  ダミーワード線
Ｖｄｄ  電源電圧
ＧＮＤ  接地電圧
ＰＣ／ＥＱ  プリチャージ／イコライズ信号
ＰＣ，ＰＣＮ，ＰＣＰ  プリチャージ信号
ＥＱ  イコライズ信号
ＳＡＣ  センスアンプ制御信号
Ｔｐｃ，Ｔｐｃ１，Ｔｐｃ２  所定期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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