(57)【要約】【課題】計算精度が高く、３次元モデルよりも短時間で計算できる多角形セル構造を有する半導体装置の特性シミュレーション方法と、その方法を用いた半導体装置の製造方法を提供する。【解決手段】トレンチゲートが、平面構造にて１つのメッシュが例えば正六角形形状のメッシュ状に形成されたＤＭＯＳの特性シミュレーションでは、チャネル面の結晶面方位別に２次元断面構造モデル２６、２７を形成する。これらのゲート電極７、ソース電極９、及びドレイン電極１１同士を並列に接続する。さらにソース電極９、ドレイン電極１１の端に外部抵抗２３、２４を付加する。そして、これらの２次元モデル２６、２７を用いて特性シミュレーションを行うとき、これらの２次元モデルの奥行きを、そのチャネル面におけるゲート幅１４と同一の結晶面を有する面の数との積とし、それぞれの２次元モデルに対して、電子、ホールの移動度と、ゲート電極の仕事関数を設定する。【選択図】　　　　図２
2004071871.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲートが平面構造において、１つのメッシュが多角形形状のメッシュ状に構成されている多角形セル構造を有する半導体装置の特性シミュレーション方法において、
１つの多角形セルにて、チャネル面の面方位別に、１つのチャネル面（１２、１３）に接するチャネル領域（２５）及びゲート電極（７）を含む断面構造の２次元モデル（２６、２７）を形成し、それぞれの前記２次元モデル（２６、２７）における電極（７、９、１１）を並列接続させたものをシミュレーションモデルとして用い、それぞれの前記２次元モデル（２６、２７）の奥行きを、それぞれの前記面方位のチャネル面におけるゲート幅（１４）と同一長さとしてシミュレーションを行うことを特徴とする半導体装置の特性シミュレーション方法。
【請求項２】
前記２次元モデル（２６、２７）は、半導体基板を上から見たとき、１つの多角形セルの中心から該多角形セルの外周端に至っており、チャネル面に対して垂直な方向での断面の構造をモデル化したものであり、前記２次元モデルは、
第１導電型の第１半導体層（１）と、
前記第１半導体層（１）の上に形成され、前記第１半導体層（１）よりも低濃度とされた第１導電型の第２半導体層（２）と、
前記第２半導体層（２）の上に形成された第２導電型のチャネル層（３）と、
前記チャネル層（３）の表面から前記第２半導体層（２）に到達して形成された溝（５）の内壁上に形成されたゲート絶縁膜（６）及び該ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、
前記チャネル層（３）の表層であって、前記溝（５）の１つの側面に接して形成された第１導電型の第３半導体領域（８）と、
前記第１半導体層（１）に電気的に接続された第１電極（１１）と、
前記チャネル層（３）及び前記第３半導体領域（８）と電気的に接続された第２電極（９）とを有して構成されており、
それぞれの前記２次元モデルにおける第１電極同士、及び第２電極同士を並列に接続させていることを特徴とする請求項１に記載の半導体装置の特性シミュレーション方法。
【請求項３】
それぞれの前記２次元モデル（２６、２７）の間にて並列に接続されている前記第１電極（１１）、前記第２電極（９）に対して、それぞれ第１の外部抵抗（２３）、第２の外部抵抗（２４）が接続されていることを特徴とする請求項２に記載の半導体装置の特性シミュレーション方法。
【請求項４】
前記多角形セル構造を有する半導体装置は、第２導電型の第１半導体層（３１）と、前記第１半導体層（３１）の上に形成された第１導電型の第２半導体層（３２）とを有し、前記第１、第２半導体層（３１、３２）によって寄生ダイオードが構成されており、
それぞれの前記２次元モデル（３６、３７）の前記第２半導体層（３２）がお互い同電位であるとして、特性シミュレーションを行うことを特徴とする請求項１に記載の半導体装置の特性シミュレーション方法。
【請求項５】
それぞれの前記２次元モデル（３６、３７）の前記第２半導体層（３２）がお互いに第１の抵抗を（４３）を介して接続されたものとして、特性シミュレーションを行うことを特徴とする請求項４に記載の半導体装置の特性シミュレーション方法。
【請求項６】
それぞれの前記２次元モデルをお互いに接続したとき、最も端に位置する前記２次元モデルの前記第２半導体層（３２）が無限大と等価な抵抗値となる第２の抵抗（４４、４５）を介して接地されているとして、特性シミュレーションを行うことを特徴とする請求項４又は５に記載の半導体装置の特性シミュレーション方法。
【請求項７】
前記２次元モデル（３６、３７）は、
前記第１半導体層に相当するコレクタ領域（３１）と、
前記第２半導体層に相当するバッファ層（３２）と、
前記第２半導体層（３２）の上に形成され、該第２半導体層（３２）よりも低濃度とされた第１導電型の第３半導体層（２）と、
前記第３半導体層（２）の上に形成された第２導電型のチャネル層（３）と、
前記チャネル層（３）の表面から前記第３半導体層（２）に到達して形成された溝（５）の表面上に形成されたゲート絶縁膜（６）及び該ゲート絶縁膜（６）の上に形成されたゲート電極（７）と、
前記チャネル層（３）の表層のうち、前記溝（５）の１つの側面に接して形成された第１導電型のエミッタ領域（３３）と、
前記チャネル層（３）及び前記エミッタ領域（３３）に電気的に接続されたエミッタ電極（３４）と、
前記第１半導体層（３１）に電気的に接続されたコレクタ電極（３５）とを有して構成されていることを特徴とする請求項６に記載の半導体装置の特性シミュレーション方法。
【請求項８】
請求項１乃至７のいずれか１つに記載の半導体装置の特性シミュレーション方法によるシミュレート結果を用いてデバイス設計を行い、前記デバイス設計に基づいて半導体素子を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の特性シミュレーション方法及びその方法を用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、デバイス構造設計において、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ　Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）と呼ばれる計算機上での半導体デバイスの解析と設計に必要なソフトウェアを利用することで、デバイス構造設計の効率化が図られている。
【０００３】
図５（ａ）に一般的なトレンチゲートを有する正六角形構造のＤＭＯＳの平面図を示し、（ｂ）に（ａ）中のＡ−Ａ’断面図を示す。また、図６（ａ）、（ｂ）に従来におけるこの構造のデバイスのシミュレーションモデルを示す。
【０００４】
このＤＭＯＳは、半導体基板表面を上から見たとき、１つのメッシュが正六角形形状のメッシュ状にてトレンチゲートが形成されており、図５には、そのうちの１つのメッシュ部分、すなわち１つの正六角形形状のセルが示されている。
【０００５】
具体的に、このＤＭＯＳは、ｎ＋型シリコン基板１上にｎ−型エピタキシャル層２とｐ＋型チャネル層３が形成された半導体基板４を備えている。半導体基板４の表層には、ｐ＋型チャネル層３の表面から、ｎ−型エピタキシャル層２に到達するトレンチ５が形成されている。このトレンチ５は、１つのメッシュが正六角形形状となっており、トレンチ５の側壁面の結晶面方位は（３１０）面若しくは（１１０）面となっている。トレンチ５内には、ゲート酸化膜６を介して、ポリシリコンより構成されたゲート電極７が形成されており、これによりトレンチゲートが形成されている。
【０００６】
そして、半導体基板４のうち、トレンチゲートに囲まれた領域の表層には、トレンチ５に隣接して、ソース領域８が形成されている。さらにその上にソース電極９が形成されている。また、ゲート電極７の上にはシリコン酸化膜１０が形成されている。また、ｎ＋型シリコン基板１のうち、ｎ−型エピタキシャル層２が形成されている側と反対側にドレイン電極１１が形成されている。
【０００７】
このように構成されているＤＭＯＳは、ゲート電極７に正電圧を印加すると、ｐ＋型チャネル層３のうち、トレンチ５に面した領域に反転層が形成され、この領域がチャネルとなる。これにより、ソース領域８からＮ−型エピタキシャル層２へのパスができ、ソース電極９とドレイン電極１１との間に電流を流すことができる。なお、トレンチ５の側面がチャネル面となっているため、六角形形状のセルには、結晶面方位が（１１０）面であるチャネル面１２と（３１０）面であるチャネル面１３の２種類のチャネル面が存在する。
【０００８】
このような構造を有するパワーデバイスの特性をシミュレーションする場合では、図６（ａ）、（ｂ）に示すように、図５（ｂ）に示される断面図と同じ構造で、チャネル面が例えば（３１０）面である領域での断面構造の２次元モデルを用い、この２次元モデルをＹ軸を中心に回転させた円筒形モデル（シリンドリカルモデル）で近似していた。
【０００９】
【発明が解決しようとする課題】
図７にシリンドリカルモデルを用いてＶＧ−ＩＤ特性を計算したときの結果及び、実デバイスのＶＧ−ＩＤ特性の波形を示す。図７中の一点鎖線がシリンドリカルモデルにて近似した結果であり、実線が実デバイスでの実測値である。図７に示すように、シリンドリカルモデルにて近似した結果は、実測値と異なってしまう。これは次の理由のためである。上記したように、正六角形構造のセルには、結晶面方位が（１１０）面と、（３１０）面の２種類のチャネル面が存在する。デバイス特性は結晶面方位毎に微妙に異なるため、セル全体の特性を計算するためには、面方位を考慮する必要がある。しかしながら、シリンドリカルモデルでは、チャネル面が全て１つの面方位であると仮定して計算している。このため、計算精度が得られなかった。
【００１０】
このように、結晶面方位が異なるチャネル面を複数有する多角形セル構造を備えるデバイスでは、シリンドリカルモデルを用いて特性シミュレーションを行ったとき、高精度な計算結果が得られなかった。
【００１１】
なお、上記したような多角形形状のセルを有するパワーデバイスの特性シミュレーションにおいて、計算精度を向上させる方法として、シリンドリカルモデルを用いる代わりに３次元モデルを用いて特性シミュレーションを行う方法が考えられる。この場合では、面方位を考慮して、シミュレーションを行うことができるので、高精度な計算結果が得られる。
【００１２】
しかしながら、３次元モデルは構造が複雑になるため、シリンドリカルモデル等の２次元モデルを用いて計算したときと比較して、計算時間が約６倍かかってしまう。
【００１３】
本発明は上記点に鑑みて、計算精度が高く、３次元モデルよりも短時間で計算できる多角形セル構造を有する半導体装置の特性シミュレーション方法と、その方法を用いた半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、１つの多角形セルにて、チャネル面の面方位別に、チャネル面（１２、１３）に接するチャネル領域（２５）及びゲート電極（７）を含む断面構造の２次元モデル（２６、２７）を形成し、それぞれの２次元モデル（２６、２７）における電極（７、９、１１）を並列接続させたものをシミュレーションモデルとして用い、それぞれの２次元モデル（２６、２７）の奥行きを、それぞれの面方位のチャネル面におけるゲート幅（１４）としてシミュレーションを行うことを特徴としている。
【００１５】
このようにチャネル面の結晶面方位別に２次元モデルを形成していることから、それらの２次元モデルに対して、チャネル面の結晶面方位に応じた性能を設定することができる。例えば、ゲート絶縁膜として熱酸化により形成される酸化膜を用いる場合では、チャネル面に接している酸化膜の膜厚をチャネル面の結晶面方位毎に設定する。また、チャネル面の結晶面方位別に２次元モデルに対して、電子、ホールの移動度と、ゲート電極の仕事関数を設定する。
【００１６】
また、各２次元構造モデルの奥行きを、そのチャネル面におけるゲート幅としていることから、実際の多角形セル構造のデバイスにおけるゲート幅と同一である。
【００１７】
これらのことから、本発明によれば、高精度な計算結果を得ることができる。また、２次元モデルを用いて計算していることから、３次元モデルを用いてシミュレーションを行う場合と比較して、短時間にて計算することができる。
【００１８】
具体的には、請求項２に示すように、２次元モデル（２６、２７）は、半導体基板を上から見たとき、１つの多角形セルの中心から多角形セルの外周端に至っており、チャネル面に対して垂直な方向での断面の構造をモデル化したものであり、第１半導体層（１）と、第１半導体層（１）の上に形成され、第１半導体層（１）よりも低濃度とされた第１導電型の第２半導体層（２）と、第２半導体層（２）の上に形成された第２導電型のチャネル層（３）と、チャネル層（３）の表面から第２半導体層（２）に到達して形成された溝（５）の内壁上に形成されたゲート絶縁膜（６）と、ゲート絶縁膜（６）を介して形成されたゲート電極（７）と、チャネル層（３）の表層であって、溝（５）の１つの側面に接して形成された第１導電型の第３半導体領域（８）と、第１半導体層（１）に電気的に接続された第１電極（１１）と、チャネル層（３）及び第３半導体領域（８）と電気的に接続された第２電極（９）とを有した構成であり、それぞれの２次元モデルにおける第１電極（１１）同士、第２電極（９）同士、及びゲート電極（７）同士を並列接続させたものをシミュレーションモデルとして用い、特性シミュレーションを行うことができる。
【００１９】
請求項３に記載の発明では、それぞれの２次元モデル（２６、２７）の間にて並列に接続されている第１電極（１１）、第２電極（９）に対して、それぞれ第１の外部抵抗（２３）、第２の外部抵抗（２４）が接続されていることを特徴としている。
【００２０】
これにより、第１電極と第２電極との間に流れる電流の電流値に定量性を持たせることができ、より高精度に特性シミュレーションを行うことができる。
【００２１】
請求項４に記載の発明では、多角形セル構造を有する半導体装置は、第２導電型の第１半導体層（３１）と、第１半導体層（３１）の上に形成された第１導電型の第２半導体層（３２）とを有し、第１、第２半導体層（３１、３２）によって寄生ダイオードが構成されており、それぞれの２次元モデル（３６、３７）の第２半導体層（３２）がお互い同電位であるとして、特性シミュレーションを行うことを特徴としている。
【００２２】
このように、各第２半導体層（３２）を同電位とすれば、これらのポテンシャルが固定されるようにできるため、シミュレーションモデルに用いられる各セルのうち、あるセルには電流が流れるがあるセルには電流が全く流れないといった実デバイスでは起こり得ないような電流の偏りのある結果とならないようにできる。
【００２３】
請求項５に記載の発明では、それぞれの２次元モデル（３６、３７）の第２半導体層（３２）がお互いに第１の抵抗を（４３）を介して接続されたものとして、特性シミュレーションを行うことを特徴としている。
【００２４】
このように、各第２半導体層を同電位とする際に、第１の抵抗を介して各第２半導体層を接続するようにすれば、第１の抵抗によって接続されたセル間に配置されると想定されるセルのシート抵抗分を見込むことができ、より高い汎用性を得ることができる。
【００２５】
請求項６に記載の発明では、それぞれの２次元モデルをお互いに接続したとき、最も端に位置する２次元モデルの第２半導体層（３２）が無限大と等価な抵抗値となる第２の抵抗（４４、４５）を介して接地されているとして、特性シミュレーションを行うことを特徴としている。
【００２６】
このような構成とすることで、シミュレーションモデル上ではシミュレーション用のセルのうち、全セルの第２半導体層がフローティング状態とならないようにすることができる。また、このときには各第２半導体層から接地側に向けて電流が流れ、その電流分のバラツキが生じることも考えられるが、第２の抵抗の抵抗値を無限大と等価と想定することで、そのような電流が流れないようなシミュレーションとすることができる。
【００２７】
請求項７に示すように、２次元モデル（３６、３７）は、第１半導体層に相当するコレクタ領域（３１）と、第２半導体層に相当するバッファ層（３２）と、第２半導体層（３２）の上に形成され、第２半導体層（３２）よりも低濃度とされた第１導電型の第３半導体層（２）と、第３半導体層（２）の上に形成された第２導電型のチャネル層（３）と、チャネル層（３）の表面から第３半導体層（２）に到達して形成された溝（５）の表面上に形成されたゲート絶縁膜（６）及びゲート絶縁膜（６）の上に形成されたゲート電極（７）と、チャネル層（３）の表層のうち、溝（５）の１つの側面に接して形成された第１導電型のエミッタ領域（３３）と、チャネル層（３）及びエミッタ領域（３３）に電気的に接続されたエミッタ電極（３４）と、第１半導体層（３１）に電気的に接続されたコレクタ電極（３５）とを有した構成として、特性シミュレーションを行うことができる。
【００２８】
また、請求項８に示すように、請求項１乃至７のいずれか１つに記載の半導体装置の特性シミュレーション方法によるシミュレート結果を用いてデバイス設計を行い、デバイス設計に基づいて半導体素子を形成することができる。
【００２９】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３０】
【発明の実施の形態】
（第１実施形態）
図１（ａ）、（ｂ）に実際の正六角形セル構造に対して本発明を適用した第１実施形態におけるシミュレーションモデルを説明するための図を示す。また、図２に正六角形セルをモデル化したときの構成図を示す。なお、図１、２の構成要素において、図５の構成要素と同一部分においては同一の符号を付している。
【００３１】
本実施形態では、上述した正六角形セル構造を有するＤＭＯＳの特性シミュレーションを行う場合を例として説明する。実際の正六角形セルは、２個の（１１０）面であるチャネル面１２と４個の（３１０）面であるチャネル面１３を備えている。チャネル面の結晶面が異なる場合、上述したようにデバイス特性が異なり、チャネル面が同じ面方位の場合、同じデバイス特性を示す。
【００３２】
このことから、本実施形態では、チャネル面が（１１０）面と（３１０）面である２種類のモデルを形成する。具体的には、平面構造において、１つの正六角形セルの中から、図１に示すように、長方形のセルを取り出し、図２に示すように、これらのセルをチャネル面の面方位毎、つまり、（１１０）面と（３１０）面別に並べたものを正六角形セルのモデルとする。このとき、正六角形セルは６個のチャネル面を有していることから、長方形のセルが合計６つ並べられた構成となっている。なお、本明細書では、単にセルと呼ぶときは、この長方形のセルのことを意味する。
【００３３】
ここで、この６つの長方形のセルについて説明する。本実施形態では、図１（ａ）中に示されるように、平面構造において、一点鎖線にて囲まれた長方形の領域２１を１つのセルとしている。この領域２１はチャネル面１２が（１１０）面であり、Ａ−Ａ’断面を有している。なお、Ａ−Ａ’断面は平面構造にて正六角形セルの中心からゲート電極に向かう方向の断面であって、チャネル面１２に対して垂直な方向の断面である。この断面構造は（１１０）面であるチャネル面１２に接しているチャネル領域２５及びゲート電極７を含む構成となっている。この領域２１は、平面構造において、２組の向かい合う２辺のうち、１組はＡ−Ａ’間の長さ、つまり１つの正六角形セルの中心からその正六角形セルの外周端までの長さであり、他の組はゲート幅１４と同一長さとなっている。
【００３４】
同様に、二点鎖線にて囲まれており、結晶面が（３１０）面であるチャネル面１３を有する領域２２もセルとしている。
【００３５】
正六角形セルに存在するチャネル面の面方位は、（３１０）、（１１０）の２種類であるので、図２に示すように、本実施形態では２種類の面方位であるチャネル面別に平面構造が長方形のセルを並べている。そして、１つの長方形のセルは、チャネル面が例えば（１１０）面であれば、Ａ−Ａ’断面に対して、奥行きが（１１０）面のチャネル面１２におけるゲート幅である直方体形状となっている。さらに、１つの正六角形セルは（１１０）面のチャネル面１２を２個、（３１０）面のチャネル面を１３を４個有しているので、本実施形態においても、チャネル面が（１１０）である長方形セルが２個連続して並べられ、チャネル面が（３１０）面である長方形セルが４個連続して並べられている。
【００３６】
そして、ゲート絶縁膜が熱酸化により形成された酸化膜にて構成されるときでは、トレンチ５の側壁に形成された酸化膜の膜厚を、チャネル面毎に設定する。これは、ゲート酸化膜を熱酸化法にて形成したとき、トレンチ５の側面の面方位によって、酸化膜の成長速度が異なるため酸化膜の膜厚が異なり、ゲート酸化膜の膜厚が異なるとデバイス特性も異なってしまうのを考慮するためである。
【００３７】
また、正六角形セルのデバイス特性は、正六角形セルをチャネル面の結晶面毎に分割したとき、チャネル面が（１１０）面の部分と（３１０）面の部分でのデバイス特性の合成である。そこで、本実施形態では、チャネル面が（１１０）面であるセルと、チャネル面が（３１０）面のセルとにおけるゲート電極７、ソース電極９及びドレイン電極１１の各電極同士を並列に接続している。
【００３８】
本実施形態では、正六角形セルのゲート幅を基準にモデルサイズを設定している。つまり、本実施形態における長方形のセルの奥行きは、各チャネル面におけるゲート幅１４と同一長さとしている。このため、図１中のセル２１とセル２２を見てわかるように、隣接するセル同士において、ソース電極９が重なり合った状態となっている。したがって、このような構成では、ソース電極９及びドレイン電極１１の面積が正六角形セルよりも大きくなり、ソース電極９とドレイン電極１１との間に流れる電流値が実際よりも大きくなってしまう。
【００３９】
そこで、本実施形態では、さらにソース電極９とドレイン電極１１のそれぞれに外部抵抗２３、２４を付加する。これにより、ソース電極９と、ドレイン電極１１との間に流れる電流値に定量性を持たせることができる。本実施形態では、このように６つの長方形のセルにて構成されたものとして正六角形セルを近似する。
【００４０】
なお、図２に示している構成図は、シミュレーションモデルの概念を説明するために、図中では点線にて奥行きを示しているが、シミュレーションのときに使用する正六角形セルのモデルは、図２中の実線にて示されている断面構造を２次元モデル２６、２７として用いる。
【００４１】
すなわち、図１（ａ）中のＡ−Ａ’断面であって、チャネル面１３が（３１０）面であり、そのチャネル面１３に接しているチャネル領域２５及びゲート電極７を含む断面構造の２次元モデル２６と、同様にチャネル面１２が（１１０）面である２次元モデル２７とを、図２に示すように並列に接続したものを正六角形セルのモデルとして用いる。このように２次元モデルを用いるのは、正六角形セルにおいて、オン電流は上から下方向へ１次元的に流れるため、２次元モデルにて計算することができるからである。
【００４２】
なお、通常、縦型のＤＭＯＳの断面構造を説明する際では、ゲート電極とその両隣に形成された２つのチャネル領域を有し、電流経路が２つ示されている断面構造を１つのセルとして説明される。本実施形態における２次元モデルは、このセルを左右半分に分割し１つの電流経路を示している領域、いわゆるハーフセルに相当する領域をモデル化したものである。
【００４３】
以上のように構成された２次元モデルを用いて、正六角形セル構造を有するＤＭＯＳのデバイス特性をシミュレーションする。なお、シミュレーションをする際には、この２次元モデルに対して次の様に奥行きを考慮する。
【００４４】
２次元モデルは、奥行きの長さが所定の長さであると仮定されたものである。２次元モデル１つの奥行きを例えば１μｍとしたとき、１つの長方形形状のセルを示すためには、この２次元モデルがいくつ存在するか考慮すればよい。さらに、チャネル面の面方位別にセルを並べているので、同一の面方位であるセルの個数を考慮すればよい。
【００４５】
したがって、本実施形態では、チャネル面が（１１０）面と（３１０）面である２種類の２次元断面構造のモデルの奥行きを、チャネル面におけるゲート幅１４とその結晶面の個数との積としてシミュレーションの際に考慮する。なお、本実施形態では、２次元モデル１つの奥行きを１μｍとしているが、この奥行きは任意に設定するものであるので、他の長さとすることもできる。
【００４６】
また、チャネル面の結晶面方位毎に、電子、ホールの移動度や、ゲート電極の仕事関数が異なるため、チャネル面が（１１０）面と（３１０）面の２種類の２次元モデル２６、２７に対して、それぞれ（１１０）面、（３１０）面のときの電子、ホールの移動度と、ゲート電極の仕事関数とを設定する。
【００４７】
図３に本実施形態でのモデルを用いて、ＶＧ−ＩＤ特性を計算したときの結果を示す。図３中の点線が本実施形態のモデルを用いたときの計算結果であり、実線が実測値である。図３に示されるように、計算結果は実測値と同等となっており、図７に示されるシリンドリカルモデルを用いたときの計算結果よりも精度が高いことがわかる。なお、図３での縦軸及び横軸のスケールは図７のそれらと同一である。この結果からわかるように、本実施形態のモデルを用いることで、高精度に計算することができる。なお、本発明によれば、ＶＧ−ＩＤ特性に限らず、静特性や過渡解析といったデバイス特性をシミュレーションすることができる。
【００４８】
以上説明したように、本実施形態では、チャネル面の面方位別に２次元断面構造のモデル２６、２７を形成している。このため、それぞれの２次元断面構造モデル２６、２７に対して、ゲート絶縁膜を熱酸化膜にて構成している場合では、各面方位別に酸化膜の膜厚を設定することができる。また、面方位別に電子、ホールの移動度と、ゲート電極の仕事関数を設定することができる。このようにデバイス特性の面方位依存をモデル化しているので、特性シミュレーションにおいて、正しい解を得ることができる。また、本実施形態では、２次元モデルを用いて形成していることから、複雑な構造となる３次元モデルを用いて計算したときと比較して、短時間に計算することができる。
【００４９】
そして、このようにして得られたシミュレート結果を用いてデバイス設計を行うことで、効率良くデバイス設計を行うことができる。その後、このデバイス設計に基づいて半導体素子の形成を行うことで、半導体装置が製造される。
【００５０】
なお、本実施形態では、ＤＭＯＳを例として説明したが、ＤＭＯＳのｎ＋型シリコン基板１（ｎ＋型ドレイン）がｐ＋型に置き換わり、ソースがエミッタ、ドレインがコレクタに置き換わったＩＧＢＴにおいても、本発明を適用することができる。また、本実施形態における２次元モデルの構造が、請求項２に記載の２次元モデルの構造に相当する。
【００５１】
（第２実施形態）
図４に本発明を適用した第２実施形態における正六角形セル構造を有するＩＧＢＴをモデル化したときの構成図を示す。本実施形態では、図１に示すＤＭＯＳに対して、ｎ＋型シリコン基板１の下側にさらにｐ＋型層が付加された構造を有し、電位的にフローティング状態となったフローティング層を有するＩＧＢＴをモデル化する場合を説明する。
【００５２】
このＩＧＢＴのモデルは、図２と同様にチャネル面の面方位毎に長方形のセルを取り出し、面方位毎に長方形のセルを並べ、それらを並列に接続した構成となっている。つまり、（１１０）面のチャネル面１２を有するセルと、（３１０）面のチャネル面１３を有するセルとが並列に接続された構成となっている。そして、図２に対して、ｎ＋型シリコン基板１をｎ＋型バッファ層３２及びｐ＋型シリコン基板から構成されたｐ＋型コレクタ領域３１に置き換え、ｎ＋型ソース層８をｎ＋型エミッタ領域３３に置き換えた構成となっている。さらに、ｎ＋型エミッタ領域３３及びｐ＋型チャネル層３と電気的に接続されるようにエミッタ電極３４が形成され、ｐ＋型コレクタ領域３１と電気的に接続されるようにコレクタ電極３５が形成されている。
【００５３】
本実施形態においても、特性シミュレーション時においては、図４中の実線にて示されている断面構造３６、３７を２次元モデルとして用いる。
【００５４】
ここで、図４に示すモデルの場合では、ｐ＋型コレクタ領域３１とｎ＋型バッファ層３２とのＰＮ接合による寄生ダイオードのうち、ｎ＋型バッファ層３２の電位がフローティング状態となる。このため、第１実施形態と同様に、各チャネル面毎の２次元モデルの電極同士を並列接続としただけでは、シミュレーション時において、計算誤差の蓄積により、各セル間においてこの寄生ダイオーのカソードとなるｎ＋型バッファ層３２のポテンシャルに差が生じる。これが原因となって次式で示すダイオードの順方向特性が生じ、ホールの注入電流が指数関数的に増える。
【００５５】
【数１】
Ｊ＝ＪＳ（ｅｑＶ／ＫＴ−１）
この結果、あるセルには電流が流れるがあるセルには電流が全く流れないといった実デバイスでは起こり得ないような電流の偏りのある結果になるという問題が発生してしまう。
【００５６】
そこで、本実施形態では、このように構成された各ＩＧＢＴの各ｎ＋型バッファ層３２の両側を仮想電極４１ａ、４１ｂ、４２ａ、４２ｂとし、２次元モデル３６のｎ＋型バッファ層３２に備えられた一方の仮想電極４１ｂと、２次元モデル３７のｎ＋型バッファ層３２に備えられた一方の仮想電極４２ａとが抵抗４３を介して接続された構成となっている。すなわち、ＩＧＢＴにはｐ＋型コレクタ領域３１とｎ＋型バッファ層３２とによるＰＮ接合によって寄生ダイオードが形成されることになるが、この寄生ダイオードのうち実際のデバイスではフローティング状態となる各ｎ＋型バッファ層３２が抵抗４３を介して接続された構成となっている。この抵抗４３は、各ｎ＋型バッファ層３２のシート抵抗に相当するものである。このような構成により、各ｎ＋型バッファ層３２のポテンシャルが等しくなるように固定される。
【００５７】
また、このときの仮想電極４１ａ、４１ｂ、４２ａ、４２ｂの位置は、ｎ＋型バッファ層３２のうちの下方、つまりｎ＋型バッファ層３２のうちのｐ＋型コレクタ領域３１側となっている。これは、逆バイアス時にｎ＋型バッファ層３２の上部まで空乏層ができることになるため、この空乏層にかからない位置としたものである。
【００５８】
そして、２次元モデル３６のｎ＋型バッファ層３２に備えられた他方の仮想電極４１ａが抵抗４４を介して接地され、２次元モデル３７のｎ＋型バッファ層３２に備えられた他方の仮想電極４２ｂが抵抗４５を介して接地された構成となっている。これら各抵抗４４、４５は仮想的に無限大の抵抗値を有するものである。これにより、高い汎用性を持つものとできる。
【００５９】
フローティング層を有するＩＧＢＴのモデルをこのような構成とすることで、あるセルには電流が流れるがあるセルには電流が全く流れないといった実デバイスでは起こり得ないような電流の偏りのある結果とならないようにできる。これは、シミュレーションモデルに用いられる各セルのｎ＋型バッファ層３２を連結し、ポテンシャルが等しくなるように構成しているため、ポテンシャル差に起因したダイオードの順方向特性によるホールの注入電流の増加をなくせるためと推測される。
【００６０】
さらに、本実施形態では、チャネル面が（３１０）面、（１１０）面である各セルに備えられた仮想電極４１ａ、４２ｂが抵抗４４、４５を介して接地されるようにしている。これにより、シミュレーションモデル上では全セルのｎ＋型バッファ層３２がフローティング状態とならないようにすることができる。また、このときには各ｎ＋型バッファ層３２から接地側に向けて電流が流れ、その電流分のバラツキが生じることも考えられるが、抵抗４４、４５の抵抗値を無限大と想定することで、そのような電流が流れないようなシミュレーションとすることができる。
【００６１】
なお、本実施形態では、ＩＧＢＴのうちフローティング層を有する構造を例として説明したが、ＩＧＢＴに限らず、フローティング層を有する構造のデバイスであれば、本発明を適用することができる。また、請求項４、５、６の発明を適用した実施形態が本実施形態であり、本実施形態における２次元モデルの構造が請求項７に記載の２次元モデルの構造に相当する。
【００６２】
（他の実施形態）
上記した各実施形態では、正六角形セル構造の場合を例として説明したが、正六角形でなく、正でない六角形形状の場合においても、以下に説明するように本発明を適用することができる。
【００６３】
従来におけるシリンドリカルモデルは、多角形セルの平面構造を円形状に近似したものであった。このため、多角形セルの平面構造が例えば細長い六角形形状の場合等、円形状にて近似することができない構造においては、シリンドリカルモデルを用いることができなった。
【００６４】
これに対して、本実施形態では、チャネル面の面方位の種類の数の２次元モデルを形成し、それぞれの２次元モデルに対して、奥行きをそのチャネル面におけるゲート幅とする等の調整を行うので、多角形セルの平面構造が例えば細長い六角形形状等の場合においても、特性シミュレーションを行うことができる。
【００６５】
なお、上記した各実施形態では、正六角形セルの場合を例としていたため、チャネル面におけるゲート幅１４は、どのチャネル面であっても同一であった。したがって、２次元モデルの奥行きは、各チャネル面のゲート幅と、同一の結晶面であるチャネル面の数との積としていた。
【００６６】
これに対して、チャネル面におけるゲート幅が、同一の結晶面を有するチャネル面同士にて異なる長さのとき、同一の結晶面方位のチャネル面におけるゲート幅の合計長さを、２次元モデルの奥行きとして特性シミュレーションを行う。このようにして、シミュレーションモデルと実デバイスにおけるゲート幅を同一とする。
【００６７】
また、六角形形状だけでなく、他の多角形形状のセルの場合においても本発明を適用することができる。また、多角形形状のセル構造であれば、チャネル面の面方位に関わらず、また、トレンチ形状の代わりにコンケーブ形状のゲート電極においても本発明を適用することができる。なお、トレンチ５及びコンケーブが特許請求の範囲に記載の溝に相当する。
【００６８】
また、上記した各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたＮチャネル型のデバイスを例として説明してきたが、第１導電型をｐ型、第２導電型をｎ型として、上記各実施形態とは反対の導電型とされたＰチャネル型のデバイスにおいても本発明を適用することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１実施形態におけるシミュレーションモデルを説明するための図であり、（ａ）は平面図、（ｂ）は（ａ）中のＡ−Ａ’断面図である。
【図２】本発明を適用した第１実施形態におけるシミュレーションモデルを示す図である。
【図３】図２に示すシミュレーションモデルを用いて、正六角形セル構造のＤＭＯＳのＶＧ−ＩＤ特性を調べたときの結果を示す図である。
【図４】本発明を適用した第２実施形態におけるシミュレーションモデルを示す図である。
【図５】１つのメッシュの形状が正六角形形状のである正六角形セルの構造を示す図であり、（ａ）は平面図、（ｂ）は（ａ）中のＡ−Ａ’断面図である。
【図６】従来、多角形セルのデバイス特性をシミュレーションする際に用いられるシリンドリカルモデルを示す図である。
【図７】図６に示すシリンドリカルモデルを用いて、正六角形セル構造のＤＭＯＳのＶＧ−ＩＤ特性を調べたときの結果を示す図である。
【符号の説明】
１…ｎ＋型シリコン基板、２…ｎ−型エピタキシャル層、３…ｐ＋型チャネル層、４…半導体基板、５…トレンチ、６…ゲート酸化膜、７…ゲート電極、８…ｎ＋型ソース領域、９…ソース電極、１０…酸化膜、１１…ドレイン電極、１２…結晶面方位が（１１０）面であるチャネル面、１３…結晶面方位が（３１０）面であるチャネル面、１４…チャネル面におけるゲート幅、２１、２２…長方形セル、２３、２４…外部抵抗、２５…チャネル領域、２６、２７、３６、３７…２次元断面構造モデル、３１…ｐ＋型コレクタ領域、３２…ｎ＋型バッファ層、３３…ｎ＋型エミッタ領域、３４…エミッタ電極、３５…コレクタ電極、４１ａ、４１ｂ、４２ａ、４２ｂ…仮想電極、４３、４４、４５…抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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