(57)【要約】【課題】信号の低速化や、Ｃ−ＭＯＳ論理回路における貫通電流の増大をなくして、静電気やサージ電圧などのノイズによる誤動作を防止する。【解決手段】ＩＣの入力端子１への入力信号Ａに重畳された正、負のパルスを検出回路２，３で検出し、これ等検出出力をオアゲート４へ入力し、このオア出力をパルス引延ばし回路５で所定時間だけパルス幅を引延ばし、レベル保持回路７の制御信号Ｅとする。一方、入力信号Ａを遅延回路６で必要な時間遅延させた後、レベル保持回路７を介してＩＣ内部の論理回路へ供給する。ノイズが検出された時には、制御信号Ｅがハイレベルとなり、その間は、レベル保持回路７で直前の入力信号レベルが保持されつつ出力されるので、ＩＣ内部回路へのノイズが完全に除去された信号が供給される。【選択図】　　　図１
2004023576.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の入力端子と内部回路との間に設けられた誤動作防止回路であって、
前記入力端子に印加された入力信号に対する重畳パルスを検出するパルス検出手段と、
少なくとも前記パルス検出手段における遅延時間より大なる時間だけ前記入力信号を遅延する遅延手段と、
遅延時間より大なる時間だけ前記パルス検出手段の検出出力を引延ばす引延ばし手段と、
前記引延ばし手段の出力の非存在期間は前記遅延手段の出力をそのまま導出し、存在期間はその直前の前記遅延手段の出力レベルを保持して導出するレベル保持手段とを含むこと特徴とする誤動作防止回路。
【請求項２】
前記レベル保持手段は、前記検出出力に応答して直前の入力信号レベルをラッチするレベルラッチ手段であることを特徴とする請求項１記載の誤動作防止回路。
【請求項３】
集積回路の入力端子と内部回路との間に設けられた誤動作防止回路であって、
前記入力端子に印加された入力信号に対する重畳パルスを検出するパルス検出手段と、
少なくとも前記パルス検出手段における遅延時間より大なる時間だけ前記入力信号を遅延する遅延手段と、
遅延時間より大なる時間だけ前記パルス検出手段の検出出力を引延ばす引延ばし手段と、
前記引延ばし手段の出力に応じて前記遅延手段の出力をオンオフ制御するゲート手段とを含むこと特徴とする誤動作防止回路。
【請求項４】
前記ゲート手段は、前記遅延手段の出力と前記検出出力との論理積をなす論理積回路であることを特徴とする請求項３記載の誤動作防止回路。
【請求項５】
前記パルス検出手段は、正及び負の前記重畳パルスを検出する正及び負パルス検出手段と、これ等正及び負パルス検出手段の検出出力を論理和合成する論理和手段とを有し、この論理和出力を前記検出出力としたことを特徴とする請求項１〜４いずれか記載の誤動作防止回路。
【請求項６】
請求項１〜５いずれか記載の誤動作防止回路を含むことを特徴とする集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は誤動作防止回路及びそれを用いた集積回路装置に関し、特に集積回路の入力端子と内部回路との間に設けられて静電気やサージ電圧等の影響による誤動作を防止する誤動作防止回路に関するものである。
【０００２】
【従来の技術】
ディジタル論理回路をＩＣ化した集積回路装置は、ＴＴＬ（Ｔｒａｎｓｉｓｔｏｒ　ｔｒａｎｓｉｓｔｏｒ　Ｌｏｇｉｃ　）やＣ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ　）タイプの論理回路構成とされ、各種電子装置に広く利用されている。このような集積回路装置の入力端子のインピーダンスは、一般的に非常に高く、そのために、静電気やサージ電圧等の影響を受け易いことが知られている。
【０００３】
この様な回路のうち、特にクロックやストローブ等に使用される信号線に、静電気やサージが重畳されると、それがたとえ一瞬のノイズ状のものであっても、回路が誤動作することになる。そこで、従来においては、該当する信号線に、ＲＣ（抵抗、コンデンサ）による平滑回路を挿入し、その時定数を、信号パルスに悪影響を与えないぎりぎりの大きさに設定する。こうすることにより、信号は通過し、静電気やサージはこのＲＣ平滑回路により平滑化されて、ＩＣ内部の論理回路のスレッシュホールド（論理変化点）を超えないようにすることができ、よって静電気やサージによる誤作動が防止可能となるのである。
【０００４】
【発明が解決しようとする課題】
この様に、集積回路装置の誤作動防止回路として、ＲＣ平滑回路を用いると、信号として高速なものを用いることができず、よって論理回路の動作速度の低下を招来する。また、静電耐量を増やすためには、ＲＣ平滑回路の時定数を大きくする以外に方法がなく、その結果、必然的に信号の低速化をもたらすことになる。更に、ＩＣの内部論理回路の入力に、信号の立ち上りや立下り特性が劣化した過度応答を有する波形が印加されることになるので、回路内での貫通電流（特に、Ｃ−ＭＯＳ回路では、相補的な導電型のＭＯＳトランジスタが同時にオンすることがなく、貫通電流が少いという利点があるにもかかわらず）が増大するという欠点もある。
【０００５】
本発明の目的は、信号の低速化や貫通電流の増大をなくして、静電気やサージ等による誤動作を有効に防止可能な誤動作防止回路及びそれを用いた集積回路装置を提供することである。
【０００６】
【課題を解決するめたの手段】
本発明による誤動作防止回路は、集積回路の入力端子と内部回路との間に設けられた誤動作防止回路であって、前記入力端子に印加された入力信号に対する重畳パルスを検出するパルス検出手段と、少なくとも前記パルス検出手段における遅延時間より大なる時間だけ前記入力信号を遅延する遅延手段と、遅延時間より大なる時間だけ前記パルス検出手段の検出出力を引延ばす引延ばし手段と、前記引延ばし手段の出力の非存在期間は前記遅延手段の出力をそのまま導出し、存在期間はその直前の前記遅延手段の出力レベルを保持して導出するレベル保持手段とを含むこと特徴とする。そして、前記レベル保持手段は、前記検出出力に応答して直前の入力信号レベルをラッチするレベルラッチ手段であることを特徴とする。
【０００７】
また、本発明による誤動作防止回路は、集積回路の入力端子と内部回路との間に設けられた誤動作防止回路であって、前記入力端子に印加された入力信号に対する重畳パルスを検出するパルス検出手段と、少なくとも前記パルス検出手段における遅延時間より大なる時間だけ前記入力信号を遅延する遅延手段と、遅延時間より大なる時間だけ前記パルス検出手段の検出出力を引延ばす引延ばし手段と、前記引延ばし手段の出力に応じて前記遅延手段の出力をオンオフ制御するゲート手段とを含むこと特徴とする。そして、前記ゲート手段は、前記遅延手段の出力と前記検出出力との論理積をなす論理積回路であることを特徴とする。
【０００８】
また、前記パルス検出手段は、正及び負の前記重畳パルスを検出する正及び負パルス検出手段と、これ等正及び負パルス検出手段の検出出力を論理和合成する論理和手段とを有し、この論理和出力を前記検出出力としたことを特徴とする。
【０００９】
【発明の実施の形態】
以下に、本発明の実施例について図面を参照して説明する。図１は本発明の一実施例のブロック図である。図１を参照すると、入力信号Ａは論理ＩＣの入力端子１から正パルス検出回路２、負パルス検出回路３及び遅延回路６へ供給される。正パルス検出回路２は電源電圧を超えるような大きな正電圧パルスを検出する。また、負パルス検出回路３はグランド電位を下回るような、負の大きなパルスを検出する。
【００１０】
これ等両パルス検出回路２，３の検出出力である検出パルスＢ，Ｃは論理和回路４へ入力される。この論理和出力Ｄはパルス引延ばし回路５により、パルス幅が引延ばされてレベル保持回路７の制御信号Ｅとなる。遅延回路６により遅延された入力信号Ｆは所定時間だけ遅延されて（Ｇ）、レベル保持回路７を介してＩＣ内部の図示せぬ論理回路へ供給される。
【００１１】
このレベル保持回路７はパルス引延ばし回路５の出力パルスＥの非存在期間は、入力された信号Ｆをそのまま通し、出力パルスＥの存在期間は、その直前のレベルを保持して出力する機能を有しており、後述するがラッチ回路を用いることができる。
【００１２】
図２は図１の回路の動作を示す各部波形の例であり、図２のＡ〜Ｇは図１のＡ〜Ｇの各信号の波形に対応しているものとする。入力端子１に図２Ａに示す入力信号が印加されたとする。
【００１３】
図中のＸで示す静電気等のノイズが重畳されるまでは、正及び負パルス検出回路２，３からは検出パルスが出力されないので、パルス引延ばし回路５からの制御信号Ｅも出力されない。よって、レベル保持回路７はその入力Ｆをそのまま導出することになる。
【００１４】
次のＸで示す正パルスが入力されると、正パルス検出回路２により電源電圧より高いこのパルスＸが検出され、その区間はハイの検出パルスＢが出力される。また、Ｙの部分では、負パルス検出回路３によりグランド電位より低いパルスが検出され、その区間はハイの検出パルスＣが出力される。これ等両検出パルスの論理和が演算され、静電気等による重畳パルスの印加タイミングを示す信号Ｄが論理和回路４から出力されることになる。
【００１５】
このタイミングでの入力信号を確実に遮断するために、パルス引延ばし回路５において、この信号Ｄに遅延を施すなどして、パルス幅の引延ばしが行われ、制御信号Ｅとしてレベル保持回路７へ入力される。ここで、入力信号Ａそのものは、正負パルス検出回路、論理和回路、パルス引延ばし回路等での信号遅延を考慮して、適切な遅延が、遅延回路６により施され、レベル保持回路７へ入力される。
【００１６】
レベル保持回路７では、前述した如く、制御信号Ｅの非存在期間（ローレベル期間）は、入力信号がそのまま通り、存在期間（ハイレベル期間）は、その直前のレベルを保持しつつ導出する。こうすることにより、ＩＣ内部の論理回路へは、図２Ｇの波形の信号が供給され、静電気等の重畳パルスが除去される。よって、誤動作防止が可能となるのである。
【００１７】
次に、静電気等が印加された瞬間の波形と各部信号波形のタイミングとの関係を、図３を用いて説明する。図３においては図２の１００で示す部分を拡大したものであり、Ａ〜Ｄの符号は図２のそれと同一である。
【００１８】
図３において、ａは原信号Ａのハイから、ローへの遷移に要する遷移時間を示し、ｂは正パルス検出回路２の遅延時間を示し、ｃは論理和回路４の遅延時間を示し、ｄはパルス引延ばし回路５での引延ばし時間を示し、ｅは遅延回路６の遅延時間を示している。また、ｘ，ｙはタイミングマージンを表わしている。
【００１９】
このとき、適切なタイミングマージンｘ，ｙ（回路の信号速度、周囲回路、想定される静電気等のふるまい等で変化するパラメータ）に対して、ａ＋ｂ＋ｃ＋ｘ＞ｅでかつｄ＞ｅ＋ｙになるように、遅延時間ｄ，ｅを設定すれば、図３のＧに示すように、入力信号Ａかつ静電気等の影響を完全に除去することができる。
【００２０】
図４は図１の回路の具体例を示す図であり、正パルス検出回路２は入力信号が正電源Ｖｃｃを大きく超えると、トランジスタＱ１とダイオードＤ１とが導通して、トランジスタＱ１にコレクタ電流が流れ、よってコレクタ抵抗Ｒ１及びバッファＧ１を介してハイパルスが出力される。負パルス検出回路３においても、入力信号がグランド電位を大きく超えると、トランジスタＱ２とダイオードＤ２とが導通して、同様に抵抗Ｒ２及びインバータＩ１を介してハイパルスが出力される。
【００２１】
パルス引延ばし回路５は、抵抗Ｒ３とコンデンサＣ１とによる遅延パルスと入力パルスとのオアをオアゲート５１によりとることで、容易に実現できる。遅延回路６は信号伝達を遅らせるためのものであるから、ゲート（Ｔｒｕｅ　Ｇａｔｅｓ）Ｇ１〜Ｇ５を複数段直列に設けることで実現できる。
【００２２】
図５は図１，４におけるレベル保持回路７の例を示しており、制御信号Ｅを反転するインバータ７２とこのインバータ７２の出力によりレベルラッチ制御がなされるレベルラッチ回路７１とを有している。制御信号Ｅがローレベルのとき、入力Ｆがそのまま出力Ｇとなり、ハイレベルのとき直前の入力Ｆのレベルをラッチしつつ出力するものである。
【００２３】
図６はパルス引延ばし回路５の他の例を示しており、ＲＣの遅延回路（図４参照）の代わりに、ゲート（Ｔｒｕｅ　Ｇａｔｅｓ）５２〜５５を複数段直列に接続したものを用いる。
【００２４】
図７は本発明の他の実施例のブロック図であり、図１と同等部分は同一符号により示している。本例では、図１のレベル保持回路７の代わりに、ゲート回路９を用いたものであり、他の構成は図１のそれと同一である。すなわち、パルス引延ばし回路５の出力パルスＥが存在している間（パルスＥがハイレベルの間）は、ゲート回路９により入力信号Ｆを完全に遮断し、それ以外の期間は、入力信号Ｆをそのまま通すものであり、図８にそのゲート回路９の一例を示している。
【００２５】
すなわち、制御信号（ゲート信号）Ｅの反転信号と入力信号Ｆとの論理積を、アンドゲート９１により演算して出力Ｇとするようになっている。この例では、図１の例と異なり、ゲート信号Ｅが存在している間は、完全に入力信号を遮断しているために、図２の１００で示した部分、すなわち、入力信号Ａがハイパルス２の期間に、ノイズが重畳すると、その間は、出力Ｇはローレベルとなるが、この信号Ａの用途によっては、そうなっても差しつかえない場合があり、その様な場合に用いられることになる。その例としては、信号Ａがクロック信号やストローブ信号等が考えられる。
【００２６】
【発明の効果】
以上述べた如く、本発明によれば、信号波形に大きく影響する平滑回路等の時定数回路を用いる必要がないので、信号の低速度化や貫通電流の増大なく、誤動作防止が可能になるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの動作を示す各部のタイミングチャートである。
【図３】図２の１００で示す部分を時間的に拡大して示したタイミングチャートである。
【図４】図１のブロックの具体例を示す図である。
【図５】図１，４におけるレベル保持回路の例を示す図である。
【図６】パルス引延ばし回路の他の例を示す図である。
【図７】本発明の他の実施例のブロック図である
【図８】図７のゲート回路９の例を示す図である。
【符号の説明】
１　入力端子
２　正パルス検出回路
３　負パルス検出回路
４　論理和回路
５　パルス引延ばし回路
６　遅延回路
７　レベル保持回路
９　ゲート回路
【図１】
2004023576.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004023576.tif 000009
【図８】
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