(57)【要約】【課題】１００ｎｍ以下の下部電極上にＭＯＣＶＤ法を含む表面反応律速法で強誘電体薄膜を形成する場合の、強誘電体薄膜の組成ばらつきを抑制した容量素子およびその製造方法を提供する。【解決手段】基板１１上に形成された下部電極１５、強誘電体薄膜１６及び上部電極１７からなる容量素子であって、前記強誘電体薄膜１６は反応律速方法を使って成膜され、前記下部電極１５の膜厚が１００ｎｍ以下であり、かつ前記下部電極１５の膜厚のばらつきが１０％以内である容量素子。【選択図】　図１
2004071904.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された下部電極、強誘電体薄膜及び上部電極からなる容量素子であって、前記強誘電体薄膜は反応律速方法を使って成膜された強誘電体薄膜からなり、前記下部電極の膜厚が１００ｎｍ以下であり、かつ前記下部電極膜厚のばらつきが１０％以内であることを特徴とする容量素子。
【請求項２】
基板上に形成された凸型又は凹型の下部電極、強誘電体薄膜及び上部電極からなる容量素子であって、前記強誘電体薄膜は反応律速方法を使って成膜された強誘電体薄膜からなり、前記下部電極の膜厚が１００ｎｍ以下であり、かつ前記下部電極膜厚のばらつきが１０％以内であることを特徴とする容量素子。
【請求項３】
前記下部電極が金属酸化物を含む導電性多層膜上に形成されており、前記下部電極の膜厚が１００ｎｍ以下であり、かつ前記下部電極の膜厚のばらつきが１０％以内である請求項１又は２記載の容量素子。
【請求項４】
前記強誘電体薄膜がＢｉを含む強誘電体薄膜である請求項１〜３のいずれかに記載の容量素子。
【請求項５】
前記強誘電体薄膜と接する下部電極がＰｔからなる請求項１〜４のいずれかに記載の容量素子。
【請求項６】
基板上に絶縁膜を形成する工程と、前記絶縁膜の一部に深さ１００ｎｍ以下の溝部を形成する工程と、前記溝部内を含む前記絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜表面を研磨して前記溝部内にのみ前記第１の導電膜を残すことにより下部電極を形成する工程と、前記下部電極上を含む前記絶縁膜上に、反応律速方法を使って強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に上部電極を形成する工程とを含むことを特徴とする容量素子の製造方法。
【請求項７】
基板上に絶縁膜を形成する工程と、前記絶縁膜の一部に幅１００ｎｍ以下の溝部を形成する工程と、前記溝部内を含む前記絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜表面を研磨して前記溝部内にのみ前記第１の導電膜を残すことにより下部電極を形成する工程と、前記絶縁膜表面の一部を除去することにより前記下部電極の少なくとも一部を前記絶縁膜より上に露出させる工程と、前記露出した下部電極表面を含む前記絶縁膜上に、反応律速方法を使って強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に上部電極を形成する工程とを含むことを特徴とする容量素子の製造方法。
【請求項８】
前記下部電極を、複数個の前記溝部をもとに形成する請求項７記載の容量素子の製造方法。
【請求項９】
前記下部電極を、金属酸化物を含む導電性多層膜上に形成してなる請求項６〜８のいずれかに記載の容量素子の製造方法。
【請求項１０】
前記強誘電体薄膜がＢｉを含む強誘電体薄膜である請求項６〜９のいずれかに記載の容量素子の製造方法。
【請求項１１】
前記強誘電体薄膜と接する下部電極がＰｔからなる請求項６〜１０のいずれかに記載の容量素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、反応律速方法により強誘電体薄膜を形成する場合の容量素子およびその製造方法に係わり、特に１００ｎｍ以下の膜厚の下部電極上で特性ばらつきの少ない強誘電体メモリー（以下、ＦｅＲＡＭと呼ぶ）を提供できる容量素子およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＦｅＲＡＭは高速書き換え・高書換回数といった特長をもつ不揮発性メモリーであり、高集積化の進展にともなってメモリーセルの微細化、特にメモリーセルを構成する容量素子の縦方向（厚み方向を意味する）及び横方向（厚み方向と直角方向の水平方向を意味する）の微細化が要求されている。微細化のためには、縦方向（厚み方向）については容量素子を構成する下部電極、強誘電体薄膜、及び上部電極の薄膜化が必要となり、横方向（水平方向）については容量素子の立体化が必要となる。
【０００３】
縦方向にしろ横方向にしろ、薄膜化が必要となるため、強誘電体薄膜を形成するには膜厚を薄くコントロールできる反応律速法、例えば反応有機金属化学気相成長法（ＭＯＣＶＤ法）による成膜が必須となる。例えばＤＲＡＭ用の容量素子についてＭＯＣＶＤ法により下部電極（Ｒｕ）、強誘電体薄膜ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）を形成する製造方法が開示されている（特開２０００−８２２６５８号公報）。
【０００４】
【発明が解決しようとする課題】
しかしながら、下部電極を１００ｎｍ以下に薄膜化していく場合、強誘電体薄膜をＭＯＣＶＤ法のような表面反応律速方法を使って成膜すると、強誘電体薄膜を構成する金属原子の下部電極への拡散に起因して、膜厚により強誘電体薄膜の組成が変化するという現象を見出した。
【０００５】
その一例として、例えば強誘電体薄膜としてＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）をＭＯＣＶＤ法で成膜した場合のＰｔ下部電極に対する膜厚依存性、すなわち下部電極膜厚に対するＳＢＴの組成変化を示すグラフを図８に示した。図８において、黒丸がＢｉの組成、白丸がＳｒの組成を示している。図８に示すように、下部電極膜厚が１００ｎｍ以上の領域では強誘電体薄膜の組成の下部電極に対する膜厚依存性はないが、下部電極膜厚が１００ｎｍ以下になるとＢｉ金属原子の下部電極Ｐｔ中への拡散が飽和して下部電極の膜厚減少とともにＳＢＴ中のＢｉ組成が増大する。いいかえれば、下部電極膜厚が１００ｎｍ以下の容量素子において、下部電極膜厚がばらつくと、ＳＢＴ組成もばらつき、その結果、容量素子の分極特性がばらつくことを意味している。尚、図８の縦軸中、「Ｔａ＝２で規格化」とは、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）のＴａ２の元素比率が２になるように組成比を再計算していることを意味している。尚、後述する図４の縦軸中の「Ｔａ＝２で規格化」も同様の意味である。
【０００６】
また、強誘電体薄膜を構成する金属原子の拡散を防止するために、下部電極上に金属酸化物層を備える方法が開示（特開平５−２２６７１５号）されているが、電極構造が複雑になり実用上問題がある。
【０００７】
本発明は、上記従来技術の課題を解決するため、１００ｎｍ以下の下部電極上にＭＯＣＶＤ法を含む表面反応律速法で強誘電体薄膜を形成する場合の、強誘電体薄膜の組成ばらつきを抑制した容量素子およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の容量素子は、基板上に形成された下部電極、強誘電体薄膜及び上部電極からなる容量素子であって、前記強誘電体薄膜は反応律速方法を使って成膜された強誘電体薄膜からなり、前記下部電極の膜厚が１００ｎｍ以下であり、かつ前記下部電極膜厚のばらつきが１０％以内であることを特徴とする。
【０００９】
このような構成とすることにより、強誘電体薄膜の組成ばらつきが抑制され、従ってかかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を提供できる。
【００１０】
また、本発明の第２の容量素子は、基板上に形成された凸型又は凹型の下部電極、強誘電体薄膜及び上部電極からなる容量素子であって、前記強誘電体薄膜は反応律速方法を使って成膜された強誘電体薄膜からなり、前記下部電極の膜厚が１００ｎｍ以下であり、かつ前記下部電極膜厚のばらつきが１０％以内であることを特徴とする。
【００１１】
このような構成とすることにより、横方向の寸法を微細化する場合に好適な立体型であってもＦｅＲＡＭに適用した場合、強誘電体薄膜の組成ばらつきによるＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を提供できる。。
【００１２】
また、本発明の第１または第２の容量素子においては、前記下部電極が金属酸化物を含む導電性多層膜上に形成されており、前記下部電極の膜厚が１００ｎｍ以下であり、かつ前記下部電極の膜厚ばらつきが１０％以内であることが好ましい。
【００１３】
このような構成とすることにより、酸化バリア膜を備えながら強誘電体薄膜の組成ばらつきによるＦｅＲＡＭの特性ばらつきを抑制できる。すなわち、バリア膜が存在するので、強誘電体薄膜を形成する際の熱処理の際の、コンタクトプラグなどの導電体の酸化等を防止して、導電性の低下を防止しつつ強誘電体薄膜の組成ばらつきによるＦｅＲＡＭへ適用した場合、その特性ばらつきを抑制できるより信頼性の高い容量素子を提供できる。
【００１４】
また、本発明の第１または第２の容量素子においては、前記強誘電体薄膜がＢｉを含むことが好ましい。Ｂｉを含む強誘電体薄膜において、Ｂｉ成分等による強誘電体薄膜の組成ばらつきが抑制され、従ってかかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を提供できる。
【００１５】
また、本発明の第１または第２の容量素子においては、前記強誘電体薄膜と接する下部電極がＰｔからなることが好ましい。
【００１６】
Ｐｔ（プラチナ）は容量素子の製造工程の熱処理で酸化されることがなく、強誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子が提供でき好ましい。
【００１７】
また、本発明の第１の容量素子の製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜の一部に深さ１００ｎｍ以下の溝部を形成する工程と、前記溝部内を含む前記絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜表面を研磨して前記溝部内にのみ前記第１の導電膜を残すことにより下部電極を形成する工程と、前記下部電極上を含む前記絶縁膜上に、反応律速方法を使って強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に上部電極を形成する工程とを含むことを特徴とする。
【００１８】
このような構成とすることにより、厚さ１００ｎｍ以下の下部電極を厚さのばらつきなく形成できる。従って強誘電体薄膜の組成ばらつきが抑制され、その結果かかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を製造する方法を提供できる。
【００１９】
また、本発明の第２の容量素子の製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜の一部に幅１００ｎｍ以下の溝部を形成する工程と、前記溝部内を含む前記絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜表面を研磨して前記溝部内にのみ前記第１の導電膜を残すことにより下部電極を形成する工程と、前記絶縁膜表面の一部を除去することにより前記下部電極の少なくとも一部を前記絶縁膜より上に露出させる工程と、前記露出した下部電極表面を含む前記絶縁膜上に、反応律速方法を使って強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に上部電極を形成する工程とを含むことを特徴とする。
【００２０】
このような構成とすることにより、横方向の寸法を微細化する場合に好適な立体型であっても厚さ１００ｎｍ以下の下部電極を厚さばらつきなく形成できる。従って強誘電体薄膜の組成ばらつきが抑制され、その結果かかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を製造する方法を提供できる。
【００２１】
また、本発明の第２の容量素子の製造方法においては、前記下部電極を、複数個の前記溝部をもとに形成することが好ましい。
【００２２】
このような構成とすることにより、厚さ１００ｎｍ以下の下部電極を厚さのばらつきなく形成できるとともに立体型の容量素子の容量面積を増大できる。
【００２３】
また、本発明の第１または第２の容量素子の製造方法においては、前記下部電極を、金属酸化物を含む導電性多層膜上に形成することが好ましい。
【００２４】
このような構成とすることにより、厚さ１００ｎｍ以下の下部電極を厚さばらつきなく形成できるとともに酸化バリア性を備えることができる。すなわち、バリア膜が存在するので、強誘電体薄膜を形成する際の熱処理の際の、コンタクトプラグなどの導電体の酸化等を防止して、導電性の低下を防止しつつＦｅＲＡＭに適用した場合、強誘電体薄膜の組成ばらつきによるＦｅＲＡＭの特性ばらつきを抑制できるより信頼性の高い容量素子の製造方法を提供できる。
【００２５】
また、本発明の第１または第２の容量素子の製造方法においては、前記強誘電体薄膜がＢｉを含む強誘電体薄膜であることが好ましい。
【００２６】
このような構成とすることにより、Ｂｉを含む強誘電体薄膜において、Ｂｉ成分等による強誘電体薄膜の組成ばらつきが抑制され、従ってかかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子の製造方法を提供できる。
【００２７】
また、本発明の第１または第２の容量素子の製造方法においては、前記強誘電体薄膜と接する下部電極がＰｔからなることが好ましい。
【００２８】
このような構成とすることにより、Ｐｔ（プラチナ）は容量素子の製造工程の熱処理で酸化されることがなく、強誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子の製造方法が提供でき好ましい。
【００２９】
【発明の実施の形態】
本発明において、下部電極の厚みを１００ｎｍ以下にするのは、容量素子の微細化、高集積化に寄与するためであるが、同時に、厚みが薄くなるほど、隣接する層等との材質の違いによる、ストレス（歪みによる応力）も小さくでき好ましい。直接本発明と関係しないが、下部電極の厚みの下限は特に限定はなく、電極としての機能が発揮できる厚み以上であればよい。
【００３０】
反応律速方法を使った成膜とは、ある基板上（本発明では下部電極がこれに相当するが）に特定材料からなる膜を堆積して成膜する場合に、反応して膜を形成することになる原料ガスが基板上に供給されて、基板表面上で反応し、反応物が基板上に堆積して成膜される方法であり、従って成膜速度が原料ガスの反応速度律速となるような成膜方法であり、基板上で原料ガスが反応してその結果反応物の膜が基板上に形成される方法である。本発明においては、かかる反応律速方法としては、前述したＭＯＣＶＤ法等が好ましい。反応律速方法でない成膜方法としては、予め反応して出来上がっている材料を基板上に堆積する成膜方法などであり、例えば、代表的にはスパッタリング法、ゾルゲル法等である。
【００３１】
以下、本発明の理解を容易にするために、実施形態を挙げて本発明をより具体的に説明するが、本発明は、これらの実施形態例に記載されたもののみに限定されるものではない。
【００３２】
（第１の実施形態）
本発明の第１の実施形態について、図面を参照しながら説明する。
【００３３】
図１は本発明の容量素子を示す断面図であり、図１において１１はＳｉ基板、１２はシリコン酸化膜等の絶縁膜、１３はポリシリコン（ＰＳ）又はタングステン（Ｗ）等からなるコンタクトプラグ、１４はシリコン酸化膜等の絶縁膜、１５はＰｔからなる下部電極、１６はＳＢＴからなる強誘電体薄膜、１７はＰｔからなる上部電極である。
【００３４】
図１において、下部電極１５の膜厚は１００ｎｍ以下かつ膜厚ばらつきは１０％以内に制御されている。このように下部電極を膜厚制御することにより、強誘電体薄膜１６をＭＯＣＶＤ法で成膜する場合、強誘電体薄膜１６を構成するＢｉ金属のＰｔ下部電極１５中への拡散量を容量素子内並びに容量素子間で制御できるため、容量素子の特性ばらつきを抑制することができる。
【００３５】
図２は図１に示す本発明の容量素子の製造方法を示す工程断面図である。図２において（ａ）〜（ｅ）が製造方法の主要な工程を示すものであり、１１はＳｉ基板、１２はシリコン酸化膜等の絶縁膜、１３はポリシリコン（ＰＳ）又はタングステン（Ｗ）等からなるコンタクトプラグ、１４はシリコン酸化膜等の絶縁膜、２５は絶縁膜１４に形成された溝、１５はＰｔからなる下部電極、１６はＳＢＴからなる強誘電体薄膜、１７はＰｔからなる上部電極である。
【００３６】
第１に絶縁膜１２が形成され集積回路が造り込まれたＳｉ基板１１の絶縁膜１２にコンタクトプラグ１３を埋め込む（図２（ａ））。第２に厚さ１００ｎｍ以下の絶縁膜１４を堆積した後、下部電極を形成する領域にフォトリソグラフィー法およびドライエッチング法（通常の半導体装置の製造方法に使用されているフォトリソグラフィー法およびドライエッチング法）を使用して溝２５を形成する（図２（ｂ））。第３に下部電極１５をスパッタ法、ＣＶＤ法、あるいはメッキ法を用いて、溝２５に埋め込む（図２（ｃ））。第４に下部電極１５を化学機械的研磨法（ＣＭＰ法）等を用いて研磨し、下部電極１５を溝２５の中に埋め込む（図２（ｄ））。最後にＭＯＣＶＤ法を用いて強誘電体薄膜１６を堆積した後、上部電極１７をスパッタ法、ＣＶＤ法、あるいはメッキ法を用いて形成する（図２（ｅ））。尚、上記においてＭＯＣＶＤ法を用いて強誘電体薄膜１６を堆積する際の条件としては、原料としてＢｉＰｈ３とＳｒ［Ｔａ（ＯＥｔ）５（ＯＣ２Ｈ４ＯＭｅ）］２（尚、ここでＰｈはフェニル基、Ｅｔはエチル基、Ｍｅはメチル基を示す。）を用い、温度３００℃〜６００℃、圧力１３．３３Ｐａ（０．１Ｔｏｒｒ）〜１３３３Ｐａ（１０Ｔｏｒｒ）とした。
【００３７】
本実施形態によれば、下部電極１５の厚さは溝２５の厚さによって制御される。一方、溝２５の厚さは絶縁膜１４の厚さにより制御されるため、近年の絶縁膜１４の成膜方法（フォトリソグラフィー法およびドライエッチング法）によれば１０％以内のばらつきは容易に達成される。すなわち、下部電極１５の厚さ１００ｎｍ以下、かつそのばらつき１０％以内は容易に実現できる。
【００３８】
その結果、ＳＢＴの組成のばらつきが少なく、容量素子の特性のばらつきの少ない容量素子を得ることができた。
【００３９】
（第２の実施形態）
次に、本発明の第２の実施形態について、図面を参照しながら説明する。
【００４０】
図３は本発明の容量素子を示す断面図であり、図３において３１はＳｉ基板、３２はシリコン酸化膜等の絶縁膜、３３はポリシリコン（ＰＳ）又はタングステン（Ｗ）等のからなるコンタクトプラグ、３４はシリコン酸化膜等の絶縁膜、３５はＰｔからなる下部電極、３６はＳＢＴからなる強誘電体薄膜、３７はＰｔからなる上部電極、３８は深さ３００ｎｍの凹部である。
【００４１】
図３に示した容量素子の製法は、先の第１の実施形態の図２で説明した方法と一部の工程を除いてほぼ同様である。異なるのは、凹部３８の形成が、若干深めに形成されること、下部電極３５が凹部３８を埋めてしまわずに、凹部３８の底面部１、側面部２および絶縁膜３４の上面部に沿って下部電極３５がこれらの形状に沿ってスパッタ法、あるいはＣＶＤ法を用いて形成されることである。
【００４２】
図３において、下部電極３５の膜厚は１００ｎｍ以下かつ膜厚ばらつきは１０％以内に制御されている。このように下部電極を膜厚制御することにより、強誘電体薄膜３６をＭＯＣＶＤ法で成膜する場合、強誘電体薄膜３６を構成するＢｉ金属のＰｔ下部電極３５中への拡散量を容量素子内又は容量素子間で制御できるため、容量素子の特性ばらつきを抑制することができる。
【００４３】
実際にＰｔからなる下部電極３５の膜厚を５０±２ｎｍ（膜厚のばらつき８％）とし、ＳＢＴからなる強誘電体薄膜３６をＭＯＣＶＤ法を用いて４５０℃の温度で６０ｎｍ成膜したのち、Ｐｔからなる上部電極３７を５０ｎｍ堆積して８００℃・１ｍｉｎの高温急速加熱（ＲＴＡ：ラピッドサーマルアニール）を行った。
【００４４】
図４に、図３のポイント１（凹部の底面部）、２（凹部の側面部）について強誘電体薄膜３６の組成を測定した結果についてグラフを示す。図４において、黒丸がＢｉの組成、白丸がＳｒの組成を示している。図４に示すように、下部電極３５の膜厚のばらつきが８％に制御されているため、Ｂｉ組成の変動はほとんどなく、ＳＢＴの化学式組成（ＳｒＢｉ２Ｔａ２Ｏ９）である、ほぼ２．０の元素比率に制御されていることがわかる。
【００４５】
（第３の実施形態）
次に、本発明の第３の実施形態について、図面を参照しながら説明する。
【００４６】
図５は、本発明の容量素子の断面図を示すものであり、図５において４１はＳｉ基板、４２はシリコン酸化膜等の絶縁膜、４３はポリシリコン（ＰＳ）又はタングステン（Ｗ）等からなるコンタクトプラグ、４３ａはこのコンタクトプラグ４３の上部拡張部、４４はシリコン酸化膜等の絶縁膜、４５はＰｔからなる下部電極、４６はＳＢＴからなる強誘電体薄膜、４７はＰｔからなる上部電極である。
【００４７】
図５において、下部電極４５の幅は１００ｎｍ以下かつ幅のばらつきは１０％以内に制御されている（このように下部電極が図１の様に水平方向に広がっているものではなく、図５の様に垂直方向に広がっている場合には、上記で言う下部電極４５の幅が、電極の膜厚を意味する）。このように下部電極の膜厚制御することにより、強誘電体薄膜４６をＭＯＣＶＤ法で成膜する場合、強誘電体薄膜４６を構成するＢｉ金属のＰｔ下部電極４５中への拡散量を容量素子内並びに容量素子間で制御できるため、容量素子の特性ばらつきを抑制することができる。
【００４８】
図６は図５に示す本発明の容量素子の製造方法を示す断面工程図である。図６において（ａ）〜（ｆ）が製造方法の主要な工程を示すものであり、４１はＳｉ基板、４２はシリコン酸化膜等の絶縁膜、４３はポリシリコン（ＰＳ）又はタングステン（Ｗ）等からなるコンタクトプラグ、４３ａはこのコンタクトプラグ４３の上部拡張部、４４はシリコン酸化膜等の絶縁膜、５５は絶縁膜４４に形成された溝、４５はＰｔからなる下部電極、４６はＳＢＴからなる強誘電体薄膜、４７はＰｔからなる上部電極である。
【００４９】
第１に絶縁膜４２が形成され集積回路が造り込まれたＳｉ基板４１の絶縁膜４２にコンタクトプラグ４３を埋め込む（図６（ａ））。第２に絶縁膜４４を堆積した後、下部電極を形成する領域に幅１００ｎｍ以下の溝５５をフォトリソグラフィー法並びにドライエッチング法で形成する（図６（ｂ））。幅１００ｎｍ以下の溝５５とは、図６（ｂ）の溝５５の横方向の幅が１００ｎｍ以下と言う意味である。この場合、溝５５は溝の底がコンタクトプラグ４３の上部拡張部４３ａに接する位置になるように複数個形成されている。第３に下部電極４５をスパッタ法、ＣＶＤ法、あるいはメッキ法を用いて、溝５５に埋め込む（図６（ｃ））。第４に下部電極４５を化学機械的研磨法（ＣＭＰ法）等を用いて研磨し、下部電極４５を溝５５の中に埋め込む（図６（ｄ））。第５に下部電極４５の周囲の絶縁膜４４の一部を除去し、下部電極４５の一部を凸状に露出させる（図６（ｅ））。最後にＭＯＣＶＤ法を用いて強誘電体薄膜４６を上面全面に堆積した後、上部電極４７を更にその上面に形成する（図６（ｆ））。尚、上記においてＭＯＣＶＤ法を用いて強誘電体薄膜４６を堆積する際の条件としては、原料としてＢｉＰｈ３とＳｒ［Ｔａ（ＯＥｔ）５（ＯＣ２Ｈ４ＯＭｅ）］２（尚、ここでＰｈはフェニル基、Ｅｔはエチル基、Ｍｅはメチル基を示す。）を用い、温度３００℃〜６００℃、圧力１３．３３Ｐａ（０．１Ｔｏｒｒ）〜１３３３Ｐａ（１０Ｔｏｒｒ）とした。
【００５０】
本実施形態によれば、下部電極４５の幅が下部電極の厚さに相当するが、その幅は溝５５の幅によって制御される。一方、溝５５の幅は絶縁膜４４へのフォトリソグラフィー並びにドライエッチングといった通常の半導体装置の製造方法を使用して形成するため、幅のばらつきを１０％以内に抑えることは容易に達成される。すなわち、下部電極５６の幅を１００ｎｍ以下、かつそのばらつき１０％以内は容易に実現できる。その結果、ＳＢＴの組成のばらつきが少なく、容量素子の特性のばらつきの少ない容量素子を得ることができた。また、この容量素子は、立体型となり、容量素子の容量面積を増大できる。
【００５１】
（第４の実施形態）
次に、本発明の第４の実施形態について、図面を参照しながら説明する。
【００５２】
図７は、本発明の容量素子を示す断面図であり、図７において６１はＳｉ基板、６２はシリコン酸化膜等の絶縁膜、６３はポリシリコン（ＰＳ）又はタングステン（Ｗ）等からなるコンタクトプラグ、６４はＴｉＡｌＮの第１のバリア金属、６５はＩｒの第２のバリア金属、６６はＩｒＯの金属酸化膜、６７はシリコン酸化膜等の絶縁膜、６８はＰｔからなる下部電極、６９はＳＢＴからなる強誘電体薄膜、７０はＰｔからなる上部電極である。
【００５３】
図７に示した容量素子の製法は、先の第３の実施形態の図６で説明した方法と一部の工程を除いてほぼ同様である。異なるのは、図６ではコンタクトプラグ４３の上部拡張部４３ａが存在するが、本実施の形態では、この部分が存在せずそれに代わって、ＴｉＡｌＮの第１のバリア金属６４、Ｉｒの第２のバリア金属６５、ＩｒＯの金属酸化膜６６からなる金属酸化物を含む導電性多層膜が形成される工程を含むことである。尚、ＴｉＡｌＮの第１のバリア金属６４はスパッタ法またはＭＯＣＶＤ法により形成し、Ｉｒの第２のバリア金属６５はスパッタ法またはＭＯＣＶＤ法により形成し、ＩｒＯの金属酸化膜６６もスパッタ法またはＭＯＣＶＤ法により形成した。
【００５４】
図７において、下部電極６８は金属酸化物を含む導電性多層膜、すなわち３層の酸化バリア層（６４、６５、６６）の上に形成されているため、強誘電体薄膜６９を結晶化する際のコンタクトプラグ６３への酸素の拡散を完全に防止することができ、コンタクトプラグ６３の酸化を防止してコンタクトプラグ６３と下部電極６８との間のコンタクト抵抗を安定化することができる。
【００５５】
また、下部電極６８は前記第３の実施形態と同様の方法で幅１００ｎｍ以下かつ幅のばらつきは１０％以内に制御されている。このように下部電極を膜厚制御することにより、強誘電体薄膜６９をＭＯＣＶＤ法で成膜する場合、強誘電体薄膜６９を構成するＢｉ金属のＰｔ下部電極６８中への拡散量を容量素子内並びに容量素子間で制御できるため、容量素子の特性ばらつきを抑制することができる。
【００５６】
また、この容量素子は、立体型となり、容量素子の容量面積を増大できる。
【００５７】
なお、上記の第１〜第４の実施形態において、下部電極はＰｔとしたが、Ｒｕ，Ｉｒ、Ｐｄ等の他の貴金族としてもよい。また、強誘電体薄膜としてＳＢＴとしたが、ＳＢＴにＮｂ等の金属をドープしたもの、（Ｂｉ４−ｘ，Ｌａｘ）Ｔｉ３Ｏ１２（但し０．２５≦Ｘ≦１．２５）等のＢｉを含む他の材料、又は（Ｐｂ，Ｚｒ）ＴｉＯ３等のＰｂを含む材料としてもよい。
【００５８】
また、第４の実施形態に示した第１のバリア金属６４、第２のバリア金属６５、及び金属酸化膜６６は、第１又は第２の実施形態の下部電極の下にあってもよい。
【００５９】
また、第１のバリア金属６４、第２のバリア金属６５、及び金属酸化膜６６の材料は、それぞれＴｉＡｌＮ，Ｉｒ，及びＩｒＯに限られるものではなく、他の酸素バリア材や水素バリア材料であってもよい。
【００６０】
さらに、第１のバリア金属６４、第２のバリア金属６５、及び金属酸化膜６６の３層に限られるものではなく、２層以下又は４層以上であってもよい。
【００６１】
なお、上記第１〜第４の実施形態においては、基板として半導体基板を用いた場合について記載したが、強誘電体薄膜を使用する容量素子であれば半導体基板上に形成される場合に限定するものではなく、他の基板上に形成される場合においても同様に成立する。
【００６２】
【発明の効果】
以上のように、本発明の第１の容量素子は、下部電極膜厚を１００ｎｍ以下かつ膜厚ばらつきを１０％以内に制御することにより、強誘電体薄膜を表面反応律速法で成膜する場合の強誘電体薄膜の組成ばらつきを抑制でき、その結果、ＦｅＲＡＭの特性ばらつきを抑えることができる信頼性の高い容量素子を提供できる。
【００６３】
また、本発明の第２の容量素子は、基板上に形成された凸型又は凹型の下部電極、強誘電体薄膜及び上部電極からなる容量素子であって、前記強誘電体薄膜は反応律速方法を使って成膜された強誘電体薄膜からなり、前記下部電極の膜厚が１００ｎｍ以下であり、かつ前記下部電極膜厚のばらつきが１０％以内である構成とすることにより、横方向の寸法を微細化する場合に好適な立体型であっても、ＦｅＲＡＭに適用した場合に、強誘電体薄膜の組成ばらつきによるＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を提供できる。
【００６４】
また、本発明の第１または第２の容量素子において、前記下部電極が金属酸化物を含む導電性多層膜上に形成されており、前記下部電極の膜厚が１００ｎｍ以下であり、かつ前記下部電極の膜厚ばらつきが１０％以内である好ましい構成とすることにより、酸化バリア膜を備えながら、ＦｅＲＡＭに適用した場合に、強誘電体薄膜の組成ばらつきによるＦｅＲＡＭの特性ばらつきを抑制できる容量素子が提供できる。すなわち、バリア膜が存在するので、強誘電体薄膜を形成する際の熱処理の際の、コンタクトプラグなどの導電体の酸化等を防止して、導電性の低下を防止しつつ強誘電体薄膜の組成ばらつきによるＦｅＲＡＭの特性ばらつきを抑制できるより信頼性の高い容量素子を提供できる。
【００６５】
また、本発明の第１または第２の容量素子において、前記強誘電体薄膜がＢｉを含む好ましい態様とすることにより、Ｂｉを含む強誘電体薄膜において、Ｂｉ成分等による強誘電体薄膜の組成ばらつきが抑制され、従ってかかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を提供できる。
【００６６】
また、本発明の第１または第２の容量素子において、前記強誘電体薄膜と接する下部電極がＰｔからなる好ましい態様とすることにより、Ｐｔ（プラチナ）は容量素子の製造工程の熱処理で酸化されることがなく、強誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子が提供でき好ましい。
【００６７】
また、本発明の第１の容量素子の製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜の一部に深さ１００ｎｍ以下の溝部を形成する工程と、前記溝部内を含む前記絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜表面を研磨して前記溝部内にのみ前記第１の導電膜を残すことにより下部電極を形成する工程と、前記下部電極上を含む前記絶縁膜上に、反応律速方法を使って強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に上部電極を形成する工程とを含むことを特徴とする。
【００６８】
このような構成とすることにより、厚さ１００ｎｍ以下の下部電極を厚さのばらつきなく形成できる。従って強誘電体薄膜の組成ばらつきが抑制され、その結果かかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を製造する方法を提供できる。
【００６９】
また、本発明の第２の容量素子の製造方法は、基板上に絶縁膜を形成する工程と、前記絶縁膜の一部に幅１００ｎｍ以下の溝部を形成する工程と、前記溝部内を含む前記絶縁膜上に第１の導電膜を形成する工程と、前記第１の導電膜表面を研磨して前記溝部内にのみ前記第１の導電膜を残すことにより下部電極を形成する工程と、前記絶縁膜表面の一部を除去することにより前記下部電極の少なくとも一部を前記絶縁膜より上に露出させる工程と、前記露出した下部電極表面を含む前記絶縁膜上に、反応律速方法を使って強誘電体薄膜を形成する工程と、前記強誘電体薄膜上に上部電極を形成する工程とを含むことを特徴とする。
【００７０】
このような構成とすることにより、横方向の寸法を微細化する場合に好適な立体型であっても厚さ１００ｎｍ以下の下部電極を厚さばらつきなく形成できる。従って強誘電体薄膜の組成ばらつきが抑制され、その結果かかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子を製造する方法を提供できる。
【００７１】
また、本発明の第２の容量素子の製造方法において、前記下部電極を、複数個の前記溝部をもとに形成する好ましい態様とすることにより、厚さ１００ｎｍ以下の下部電極を厚さのばらつきなく形成できるとともに立体型の容量素子の容量面積を増大できる。
【００７２】
また、本発明の第１または第２の容量素子の製造方法において、前記下部電極を、金属酸化物を含む導電性多層膜上に形成する好ましい態様とすることにより、厚さ１００ｎｍ以下の下部電極を厚さばらつきなく形成できるとともに酸化バリア性を備えることができる。すなわち、バリア膜が存在するので、強誘電体薄膜を形成する際の熱処理の際の、コンタクトプラグなどの導電体の酸化等を防止して、導電性の低下を防止しつつ、ＦｅＲＡＭに適用した場合に、強誘電体薄膜の組成ばらつきによるＦｅＲＡＭの特性ばらつきを抑制できるより信頼性の高い容量素子の製造方法を提供できる。
【００７３】
また、本発明の第１または第２の容量素子の製造方法において、前記強誘電体薄膜がＢｉを含む強誘電体薄膜である好ましい態様とすることにより、Ｂｉを含む強誘電体薄膜において、Ｂｉ成分等による強誘電体薄膜の組成ばらつきが抑制され、従ってかかる強誘電体薄膜を有する容量素子を用いたＦｅＲＡＭの特性ばらつきを抑制できる信頼性の高い容量素子の製造方法を提供できる。
【００７４】
また、本発明の第１または第２の容量素子の製造方法において、前記強誘電体薄膜と接する下部電極がＰｔからなる好ましい態様とすることにより、Ｐｔ（プラチナ）は容量素子の製造工程の熱処理で酸化されることがなく、強誘電体に接して設けられた場合でも安定な界面抵抗値を保持するため、電気特性の優れた容量素子の製造方法が提供でき好ましい。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における容量素子の断面図
【図２】本発明の第１の実施形態における容量素子の製造方法の工程断面図
【図３】本発明の第２の実施形態における容量素子の断面図
【図４】特定の測定ポイントにおける強誘電体薄膜ＳＢＴの組成を示すグラフ
【図５】本発明の第３の実施形態における容量素子の断面図
【図６】本発明の第３の実施形態における容量素子の製造方法の工程断面図
【図７】本発明の第４の実施形態における容量素子の断面図
【図８】下部電極膜厚に対するＳＢＴの組成変化を示すグラフ
【符号の説明】
１　凹部の底面部
２　凹部の側面部
１１，３１，４１，６１　Ｓｉ基板
１２，３２，４２，６２　絶縁膜
１３，３３，４３，６３　コンタクトプラグ
１４，３４，４４，６７　絶縁膜
１５、３５、４５、６８　下部電極
１６，３６，４６，６９　強誘電体薄膜
１７，３７，４７，７０　上部電極
２５、５５　溝
３８　凹部
４３ａ　コンタクトプラグ４３の上部拡張部
６４　第１のバリア金属
６５　第２のバリア金属
６６　金属酸化膜
【図１】
2004071904.tif 000003
【図２】
2004071904.tif 000004
【図３】
2004071904.tif 000005
【図４】
2004071904.tif 000006
【図５】
2004071904.tif 000007
【図６】
2004071904.tif 000008
【図７】
2004071904.tif 000009
【図８】
2004071904.tif 000010
【手続補正書】
【提出日】平成15年8月25日(2003.8.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
縦方向にしろ横方向にしろ、薄膜化が必要となるため、強誘電体薄膜を形成するには膜厚を薄くコントロールできる反応律速法、例えば反応有機金属化学気相成長法（ＭＯＣＶＤ法）による成膜が必須となる。例えばＤＲＡＭ用の容量素子についてＭＯＣＶＤ法により下部電極（Ｒｕ）、強誘電体薄膜ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）を形成する製造方法が開示されている（ＷＯ　００／２２６５８号）。