(57)【要約】【構成】イメージセンサ１２から出力された生画像データは、バッファ回路１６に入力され、一旦ＳＲＡＭ１８に記憶される。そして、この生画像データは、所定のバンク単位でメモリコントローラ２０を介してＳＤＲＡＭ２２に転送され、記憶される。このとき、ＳＤＲＡＭ２２の書き込み動作に起因して、イメージセンサ１２から出力される生画像データにノイズが乗ることがある。しかし、バッファ回路１６は、水平ライン毎に最初に転送させる生画像データのデータ量、換言すれば水平ライン毎のＳＤＲＡＭ２２の書き込み動作タイミングを、テーブル２４に記憶されているデータＴＤに従って変化させる。したがって、ＳＤＲＡＭ２２の書き込み動作に起因するノイズは分散して現れる。【効果】ＳＤＲＡＭ２２の書き込み動作に起因するノイズの影響が軽減される。【選択図】　図１
2004023758.tif 000002
【特許請求の範囲】
【請求項１】
連続する画素データをバッファメモリを介して間欠的にメインメモリに書き込む画像処理装置において、
数値情報を格納するレジスタ、
前記レジスタに格納された数値情報に従うデータ量の画素データが前記バッファメモリに蓄積された時点で当該画素データを前記バッファメモリから前記メインメモリに転送する転送手段、および
前記レジスタに格納された数値情報を任意のタイミングで更新する更新手段を備えることを特徴とする、画像処理装置。
【請求項２】
前記タイミングは前記バッファメモリに蓄積される前記画素データに対応する水平ラインが変わるタイミングである、請求項１記載の画像処理装置。
【請求項３】
前記画素データを出力するイメージセンサをさらに備える、請求項１または２記載の画像処理装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、画像処理装置に関し、特にたとえばディジタルカメラに適用され、連続する画素データをバッファメモリを介して間欠的にメインメモリに書き込む、画像処理装置に関する。
【０００２】
【従来技術】
この種の画像処理装置が適用されたディジタルカメラの一例を、図６に示す。この図６に示すディジタルカメラ１では、イメージセンサ２から出力された被写体の生画像データは、バッファ回路３に入力され、このバッファ回路３内にあるバッファメモリとしてのＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）４に一旦記憶された後、メモリコントローラ５を介してメインメモリとしてのＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　ＲＡＭ）６に転送され、記憶される。そして、このＳＤＲＡＭ６に記憶された生画像データは、必要に応じて（オペレータによる操作に応じて）メモリコントローラ５によって読み出され、図示しない表示系回路、或いは図示しない記録系回路に入力される。これによって、図示しない液晶モニタの画面に被写体の撮影画像が表示され、或いは生画像データを圧縮した圧縮画像ファイルが図示しない記録媒体に記録される。
【０００３】
ここで、ＳＲＡＭ４からＳＤＲＡＭ６に転送される生画像データが、たとえば１フレーム単位、或いは１水平ライン単位という比較的に大きな単位で一度に転送されるとすると、この大容量の生画像データの転送のためにＳＤＲＡＭ６がバッファ回路３によって比較的に長時間にわたって占用されてしまう。その結果、表示系回路や記録系回路などの他の回路によるＳＤＲＡＭ６へのアクセスが不当に制限され、ひいてはディジタルカメラ１０全体として正常に動作しなくなる。そこで、従来は、１水平ラインの画素数の数分の１、たとえば１／４〜１／３の画素のデータを１単位、つまり１バンクとして、当該生画像データを構成する複数の画素データを間欠的にＳＲＡＭ４からＳＤＲＡＭ６へ転送していた。
【０００４】
【発明が解決しようとする課題】
ところで、上述の図６に示すＤＭＡ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ）構成の回路では、ＳＲＡＭ４から転送された画素データがＳＤＲＡＭ６に書き込まれるとき、当該ＳＤＲＡＭ６の書き込み動作によって、図６に矢印７で示すようにイメージセンサ２から出力される生画像データにノイズが乗ることがある。そして、上述の従来技術では、一定のバンク単位でＳＲＡＭ４からＳＤＲＡＭ６へ画素データが転送されるので、このバンクに応じた一定のタイミングで当該ＳＤＲＡＭ６の書き込み動作に起因するノイズが発生する。その結果、ＳＤＲＡＭ６に展開される画像データ上において、当該ノイズが図７に示すように縦線８，８，・・・状に纏まって現れる。つまり、視覚的に極めて目立つ縦線状のノイズ８，８，・・・が発生する、という問題がある。
【０００５】
それゆえに、この発明の主たる目的は、メインメモリの書き込み動作に起因して発生するノイズの影響を軽減できる、画像処理装置を提供することである。
【０００６】
【課題を解決するための手段】
この発明は、連続する画素データをバッファメモリを介して間欠的にメインメモリに書き込む画像処理装置において、数値情報を格納するレジスタ、レジスタに格納された数値情報に従うデータ量の画素データがバッファメモリに蓄積された時点で当該画素データをバッファメモリからメインメモリに転送する転送手段、およびレジスタに格納された数値情報を任意のタイミングで更新する更新手段を備えることを特徴とする、画像処理装置。
【０００７】
【作用】
この発明では、連続する画素データがバッファメモリに蓄積される。そして、このバッファメモリに蓄積された画素データのデータ量が、レジスタに格納された数値情報に従うデータ量に達した時点で、当該バッファメモリに蓄積された画素データは、転送手段によってメインメモリに転送される。ここで、バッファメモリから転送された画素データがメインメモリに書き込まれるとき、当該メインメモリの書き込み動作によって、ノイズが発生する場合がある。しかし、レジスタに格納された数値情報、換言すればバッファメモリからメインメモリに一度に転送される画素データのデータ量は、更新手段によって任意のタイミングで更新されるので、メインメモリの書き込み動作に起因するノイズの発生タイミングも変化する。したがって、メインメモリに展開される画素データ上には、当該メインメモリの書き込み動作に起因するノイズが分散した状態で現れる。
【０００８】
なお、ここで言うタイミングは、バッファメモリに蓄積される画素データに対応する水平ラインが変わるタイミングとするのが望ましい。このようにすれば、水平ライン毎に上述したノイズの発生タイミングが変化するので、当該ノイズが縦線状に纏まって現れることはない。
【０００９】
この発明のある実施例では、画素データを出力するイメージセンサをさらに備える。
【００１０】
【発明の効果】
この発明によれば、メインメモリの書き込み動作に起因するノイズは分散した状態で発生するので、当該ノイズが縦線状に纏まって現れる上述の従来技術に比べて、当該ノイズによる視覚的な影響を軽減することができる。
【００１１】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【００１２】
【実施例】
図１を参照して、この実施例のディジタルカメラ１０は、約８０万画素、具体的には水平１０２４画素×垂直７６８画素の有効画素を有するＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）型のイメージセンサ１２を備えている。このイメージセンサ１２は、ＴＧ（Ｔｉｍｉｎｇ　Ｇｅｎｅｒａｔｏｒ）１４から供給されるタイミング信号に従って被写体の生画像データを出力する。この生画像データは、バッファ回路１６に入力され、当該バッファ回路１６内にあるバッファメモリとしてのＳＲＡＭ１８に一旦記憶された後、メモリコントローラ２０を介してメインメモリとしてのＳＤＲＡＭ２２に転送され、当該ＳＤＲＡＭ２２内の所定アドレス領域に記憶される。
【００１３】
なお、ＳＲＡＭ１８は、２５６ワード（１ワード＝３２ビット）分の記憶容量を有しており、このＳＲＡＭ１８からＳＤＲＡＭ２２に転送される生画像データは、基本的に１２８ワードを１バンクとして間欠的に転送される。また、後述するが、１ワード分の生画像データには、２画素分の画素データが含まれる。つまり、１水平ラインを構成する１０２４個の画素データは、４回に分けてＳＲＡＭ１８からＳＤＲＡＭ２２に転送される。
【００１４】
さらに、ＳＤＲＡＭ３２に記憶された生画像データは、必要に応じてメモリコントローラ２０によって読み出され、図示しない表示系回路、或いは図示しない記録系回路に入力される。これによって、図示しない液晶モニタの画面に被写体の撮影画像が表示され、或いは生画像データを圧縮した圧縮画像ファイルが図示しない記録媒体に記録される。
【００１５】
ところで、この図１に示す回路においても、上述した従来技術と同様に、ＳＲＡＭ１８から転送された画素データがＳＤＲＡＭ２２に書き込まれるとき、当該ＳＤＲＡＭ２２の書き込み動作によって、イメージセンサ１２から出力される生画像データにノイズが乗ることがある。かかるＳＤＲＡＭ２２の書き込み動作に起因して発生するノイズを視覚的に目立たなくするために、バッファ回路１６は、次のような動作をする。
【００１６】
すなわち、図２を参照して、ＴＧ１４からイメージセンサ１２に供給されるタイミング信号には、（ａ）に示すようなＨＤ（Ｈｏｒｉｚｏｎｔａｌ　Ｄｒｉｖｅｎ：水平同期）信号が含まれている。イメージセンサ１２は、このＨＤ信号の立ち下がりに応答して、当該立ち下がり毎に１水平ライン分の連続する画素データ（生画像データ）を出力する。この画素データは、バッファ回路１６に入力される。なお、１画素分の画素データは、１２ビットのデータである。
【００１７】
ＴＧ１４はまた、図２（ｂ）に示すようなＨＥ（Ｈｏｒｉｚｏｎｔａｌ　Ｅｎａｂｌｅ）信号を生成し、バッファ回路１６に入力する。このＨＥ信号は、ＨＤ信号の立ち下がり時点を含む所定期間にわたって“Ｌ（ロー）”レベルとなる信号であり、この“Ｌ”レベルとなる期間が水平帰線消去期間となる。したがって、図２（ｃ）示すように、イメージセンサ１２からバッファ回路１６に入力される画素データのうち、水平帰線消去期間を除く期間に入力される画素データのみが、ＳＲＡＭ１８に記憶され、最終的にＳＤＲＡＭ２２に記憶される。
【００１８】
ＴＧ１４はさらに、上述のＨＤ信号の立ち下がりに合わせて図２（ｄ）に示すようなＶＣ（Ｖｅｒｔｉｃａｌ　Ｃｏｕｎｔ）信号を生成し、バッファ回路１６に入力する。このＶＣ信号は、イメージセンサ１２から出力される画素データの水平ライン番号ｎを１０ビットの値で表した信号であり、バッファ回路１６内に設けられたテーブル２４に入力される。
【００１９】
テーブル２４には、図３に示すように、ＶＣ信号で表される１０ビットの値のうち下位８ビットで表される値毎に互いに異なる８ビットの値がランダムに割り当てられたリストが記憶されている。テーブル２４は、このリストに従って、図２（ｅ）に示すように、入力されたＶＣ信号の下位８ビットの値に対応するデータＴＤ（Ｔａｂｌｅ　Ｄａｔａ）を出力する。なお、図２（ｅ）は、水平ライン番号ｎが“９Ｈ”であるときに、ＴＤデータが“７４Ｈ”、つまり十進数で“１１６”という値を表している状態を示す。
【００２０】
ここで、上述したようにＳＲＡＭ１８からＳＤＲＡＭ２２に転送される画素データは、基本的には２５６画素分の画素データを含む１２８ワード単位で転送される。換言すれば、バッファ回路１６は、ＳＲＡＭ１８に１２８ワード分の画素データが蓄積された時点で、当該画素データをＳＲＡＭ１８からＳＤＲＡＭ２２に転送させる。ただし、水平ライン毎に最初に転送される画素データについては、１２８ワード（１バンク）からＴＤデータで表される値に対応するワード数を差し引いたワード数［１２８−ＴＤ］分だけ転送される。そして、水平ライン毎の最後の転送においては、１２８ワードにＴＤデータで表される値に対応するワード数を足したワード数［１２８＋ＴＤ］分の画素データが転送される。
【００２１】
具体的には、バッファ回路１６は、図２（ｆ）に示すように、ＨＥ信号の立ち上がり時点後、［１２８−ＴＤ］ワード分の画素データがＳＲＡＭ１８に蓄積された時点、つまり当該［１２８−ＴＤ］というワード数に対応する時間Ｔａが経過した時点で、メモリコントローラ２０に対してＳＤＲＡＭ２２へのアクセス要求であるアクティブ“Ｌ”のリクエスト信号を入力する。そして、バッファ回路１６は、このリクエスト信号に対するメモリコントローラ２０からの応答であるＡＣＫ（Ａｃｋｎｏｗｌｅｄｇｅ）信号の返信を待ち、このＡＣＫ信号の返信を確認した後、ＳＲＡＭ１８に記憶されている［１２８−ＴＤ］ワード分の画素データをメモリコントローラ２０に転送する。これによって、図２（ｇ）に示すように、上述のリクエスト信号の立ち下がり時点から所定の期間ΔＴが経過した時点で、当該［１２８−ＴＤ］ワード分の最初の画素データ（ＳＤデータ）がメモリコントローラ２０からＳＤＲＡＭ２２に順次転送される。たとえば、ＴＤデータで表される値が“１１６”の場合には、１２ワード分の画素データが転送される。
【００２２】
この最初の画素データの転送後、２回目および３回目に転送される画素データについては、１２８ワード単位で転送される。すなわち、バッファ回路１６は、最初の画素データの転送後または２回目の画素データの転送後、１２８ワード分の画素データがＳＲＡＭ１８に蓄積された時点、つまり当該１２８ワードに対応する時間Ｔｂが経過した時点で、メモリコントローラ２０に対してリクエスト信号を入力する。そして、バッファ回路１６は、このリクエスト信号に対するＡＣＫ信号の返信を確認した後、ＳＲＡＭ１８に記憶されている１２８ワード分の画素データをメモリコントローラ２０に転送する。このメモリコントローラ２０に転送された１２８ワード分の画素データは、さらにＳＤＲＡＭ２２に順次転送され、記憶される。
【００２３】
そして、最後に残りの全画素データ、つまり［１２８＋ＴＤ］ワード分の画素データが転送される。すなわち、バッファ回路１６は、３回目の画素データの転送後、［１２８＋ＴＤ］ワード分の画素データがＳＲＡＭ１８に蓄積された時点、つまり当該［１２８＋ＴＤ］というワード数に対応する時間Ｔｃが経過した時点で、メモリコントローラ２０に対してリクエスト信号を入力する。そして、バッファ回路１６は、このリクエスト信号に対するＡＣＫ信号の返信を確認した後、ＳＲＡＭ１８に記憶されている［１２８＋ＴＤ］ワード分の画素データをメモリコントローラ２０に転送する。たとえば、ＴＤデータで表される値が“１１６”の場合には、２４４ワード分の画素データが転送される。そして、この画素データは、メモリコントローラ２０からＳＤＲＡＭ２２に転送され、記憶される。
【００２４】
このような一連の動作を実現するために、バッファ回路１６は、上述したＳＲＡＭ１８およびテーブル２４の他に、１２個（画素データのビット数分）のフリップフロップから成るフリップフロップ群２６，合成回路２８，書き込みアドレスカウンタ３０，ＷＥ（Ｗｒｉｔｅ　Ｅｎａｂｌｅ）信号生成回路３２，リクエスト信号生成回路３４，リクエストカウンタ３６，バースト長信号生成回路３８，アドレス信号生成回路４０，フリップフロップ４２および読み出しアドレスカウンタ４４を含む。なお、これらのうち斜線模様が付されたフリップフロップ群２６，書き込みアドレスカウンタ３０およびＷＥ信号生成回路３２は、ＴＧ１４とともに、イメージセンサ１２駆動用の発振回路４６から発振される周波数が１８［ＭＨｚ］のクロック信号（以下、ＣＫ１８信号と言う）に同期して動作する。合成回路２８もまた、ＣＫ１８信号に同期して動作する。これ以外の回路は、ＳＤＲＡＭ２２駆動用の発振回路４８から発振される周波数が７２［ＭＨｚ］のクロック信号（以下、ＣＫ７２信号と言う。）に同期して動作する。
【００２５】
このバッファ回路１６の一連の動作について、図４を参照してさらに詳しく説明する。なお、図４は、図２において符号αで示される期間、詳しくはＴＤデータで表される値が“１１６”のときに最初に転送される画素データが実際に転送される期間を含む前後の期間を、時間軸方向に拡大して表した図である。
【００２６】
図４（ａ）および図４（ｂ）に示すように、ＣＫ１８信号とＣＫ７２信号とは互いに同期している。ここで、たとえば図４（ｃ）に示すように、ＣＫ１８信号の任意の立ち上がり時点ｔｓで、ＴＧ１４から出力されるＨＥ信号が“Ｌ”レベルから“Ｈ（ハイ）”レベルに変化したとする。この実施例では、ＨＥ信号の立ち上がり時点でイメージセンサ１２から出力される画素データが、図４（ｄ）に示すように、その時点で当該画素データの読み出し対象となっている水平ラインの先頭画素データｄ０として取り扱われる。そして、イメージセンサ１２の水平方向の有効画素数に応じた当該先頭画素データｄ０〜最後尾画素データｄ１０２３までの計１０２４個の画素データが連続して出力される。
【００２７】
このイメージセンサ１２から出力された画素データは、フリップフロップ群２６および合成回路２８に入力される。合成回路２８には、フリップフロップ群２６によってＣＫ１８信号の１周期分だけ遅延された画素データも入力される。合成回路２８は、イメージセンサ１２から直接入力される画素データとフリップフロップ群２６によってＣＫ１８信号の１周期分だけ遅延された画素データ、つまり互いに隣り合う２つの画素の画素データを合成して、３２ビットのデータＷＤ（Ｗｒｉｔｅ　Ｄａｔａ）を生成する。なお、この３２ビットのＷＤデータの中には、それぞれ１２ビットずつの２つの画素データの他に、８ビットの空ビット（ダミービット）も含まれている。このように８ビットの空ビットを合成してＷＤデータのビット数を３２ビットとするのは、ＳＤＲＡＭ２２のデータビット数が３２ビットであり、このＳＤＲＡＭ２２のデータビット数にＷＤデータのビット数を合わせるためである。このＷＤデータは、ＳＲＡＭ１８のデータ端子に入力される。
【００２８】
一方、上述のＨＥ信号は、書き込みアドレスカウンタ３０に入力される。書き込みアドレスカウンタ３０は、ＨＥ信号の立ち上がりに応答してＣＫ１８信号の立ち上がりに同期したカウント動作を開始し、そのカウント値に応じた９ビットのＷＣ（Ｗｒｉｔｅ　Ｃｏｕｎｔ）信号を出力する。ただし、書き込みアドレスカウンタ３０は、ＨＥ信号の立ち上がり時点で、テーブル２４からＴＤデータを取り込み、このＴＤデータで表される値の２倍の値を初期値としてカウント動作を開始する。したがって、ここでは、図４（ｅ）に示すように、書き込みアドレスカウンタ３０によるカウント値は、ＴＤデータで表される“１１６”という値の２倍の値、すなわち“２３２”から始まる。なお、このカウント値が“５１１”に達すると、書き込みアドレスカウンタ３０は改めて“０”からカウントし始める。
【００２９】
書き込みアドレスカウンタ３０から出力されるＷＣ信号のうちの下位１ビットは、ＷＥ信号生成回路３２に入力される。このＷＥ信号生成回路３２には、ＨＥ信号も入力され、ＷＥ信号生成回路３２は、当該ＨＥ信号の信号レベルが“Ｈ”レベルになることによって能動化される。そして、ＷＥ信号生成回路３２は、図４（ｆ）に示すように、ＷＣ信号の下位１ビットの値に従ってＣＫ１８信号の立ち上がり毎に信号レベルが“Ｈ”レベルおよび“Ｌ”レベルと交互に変化するＷＥ信号を出力する。このＷＥ信号は、アクティブ“Ｌ”の信号であり、ＳＲＡＭ１８のＷＥ端子に入力される。
【００３０】
また、書き込みアドレスカウンタ３０から出力されるＷＣ信号のうちの上位８ビットは、ＳＲＡＭ１８のアドレス端子に入力される。つまり、ＷＣ信号の上位８ビットは、ＳＲＡＭ１８用の書き込みアドレス信号（以下、ＷＡ信号と言う。）として使用される。なお、このＷＡ信号によって表される値は、図４（ｇ）に示すように、ＷＣ信号の全ビットによって表される値の半分の値（または半分の値−０．５）となる。しかも、当該ＷＡ信号によって表される値は、ＣＫ１８信号の２周期にわたって同じ値となる。
【００３１】
上述のＷＤデータ，ＷＥ信号およびＷＡ信号が入力されるＳＲＡＭ１８内においては、図４（ｈ）に示すように、ＷＥ信号の信号レベルが“Ｌ”レベルのときに、各々の時点でＷＡ信号によって指定されるアドレス領域に、当該各々の時点で入力されるＷＤデータが書き込まれる。
【００３２】
さらに、書き込みアドレスカウンタ３０から出力されるＷＣ信号の全ビットは、リクエスト信号生成回路３４にも入力される。このリクエスト信号生成回路３４には、ＨＥ信号も入力される。リクエスト信号生成回路３４は、ＨＥ信号の立ち上がり後、ＷＣ信号で表される値が“２５５”から“２５６”に変化する時点、または当該値が“５１１”から“０”に変化する時点で、ＣＫ７２信号の立ち上がりに同期して当該ＣＫ７２信号の１周期分だけ“Ｌ”レベルとなる上述したリクエスト信号を生成する。ただし、後述するリクエストカウンタ３６によるカウント値が“３”のときは、リクエスト信号生成回路３４は、上述した図２（ｆ）に示すようにＨＥ信号の立ち下がり時点でリクエスト信号（立ち下がりパルス）を出力する。なお、図２（ｉ）は、ＨＥ信号の立ち上がり後、ＷＣデータで表される値が最初に“２５５”から“２５６”に変化する時点でリクエスト信号が出力される（立ち下がる）状態を示す。このリクエスト信号は、上述したようにメモリコントローラ２０に入力される他に、リクエストカウンタ３６およびバースト長信号生成回路３８に入力される。
【００３３】
リクエストカウンタ３６は、リクエスト信号生成回路３４から何回リクエスト信号が出力されたかをカウントし、そのカウント結果をリクエスト信号生成回路３４およびバースト長信号生成回路３８に入力する。なお、リクエストカウンタ３６には、ＨＥ信号も入力されており、このＨＥ信号の立ち上がり時にリクエストカウンタ３６によるカウント値はリセットされる。
【００３４】
バースト長信号生成回路３８は、リクエスト信号生成回路３４から入力されるリクエスト信号に応答して、当該リクエスト信号がどれくらいのバースト長の画素データの転送を要求しているのかを表すバースト長信号を生成する。具体的には、バースト長信号生成回路３８は、リクエストカウンタ３６によるカウント値が“０”のとき、テーブル２４からＴＤデータを取り込み、この取り込んだＴＤデータに基づいて［１２８−ＴＤ］ワードというバースト長を表すバースト長信号を生成する。そして、リクエストカウンタ３６によるカウント値が“１”または“２”のとき、バースト長信号生成回路３８は、１２８ワードというバースト長を表すバースト長信号を生成する。さらに、リクエストカウンタ３６によるカウント値が“３”のとき、バースト長信号生成回路３８は、［１２８＋ＴＤ］ワードというバースト長を表すバースト長信号を生成する。このバースト長信号は、アドレス信号生成回路４０およびメモリコントローラ２０に入力される。
【００３５】
アドレス信号生成回路４０は、ＳＲＡＭ１８からＳＤＲＡＭ２２に転送される画素データの書き込み先アドレス領域を指定する回路である。具体的には、アドレス信号生成回路４０は、メモリコントローラ２０から上述したＡＣＫ信号が出力されたとき、これに応答してバースト長信号で表されるバースト長分の連続したアドレスを指定するためのアドレス信号を生成し、生成したアドレス信号をメモリコントローラ２０に入力する。
【００３６】
メモリコントローラ２０は、リクエスト信号の入力に応答して、バッファ回路１６によるＳＤＲＡＭ２２へのアクセスの準備が整ったか否かを判断する。そして、当該アクセスの準備が整うと、メモリコントローラ２０は、図４（ｊ）に示すようにＣＫ７２信号の立ち上がり時点に同期して“Ｈ”レベルから“Ｌ”レベルになるアクティブ“Ｌ”のＡＣＫ信号を生成する。このＡＣＫ信号は、上述したバースト長信号で表されるバースト長に応じた期間Ｔｄだけ“Ｌ”レベルとなる。
【００３７】
ＡＣＫ信号は、上述したようにバッファ回路１６内のアドレス信号生成回路４０に入力される他、フリップフロップ４２にも入力される。フリップフロップ４２は、入力されるＡＣＫ信号を、図４（ｋ）に示すようにＣＫ７２信号の１周期分だけ遅延させ、この遅延後の信号をＲＥ（Ｒｅａｄ　Ｅｎａｂｌｅ）信号としてアドレスカウンタ４４に入力する。
【００３８】
読み出しアドレスカウンタ４４には、ＲＥ信号の他に、ＨＥ信号およびＴＤデータも入力される。読み出しアドレスカウンタ４４は、これらＲＥ信号，ＨＥ信号およびＴＤデータに基づいて、図４（ｍ）に示すようなＲＡ（Ｒｅａｄ　Ａｄｄｒｅｓｓ）信号を生成する。すなわち、読み出しアドレスカウンタ４４は、ＨＥ信号の信号レベルが“Ｈ”レベルになることによってリセットされる。そして、読み出しアドレスカウンタ４４は、ＴＤデータによって表される値を初期値とし、ＲＥ信号の信号レベルが“Ｌ”レベルであるときにＣＫ７２信号の立ち上がりに同期したカウント動作を行い、そのカウント値に応じた９ビットのＲＡ信号を出力する。このＲＡ信号は、ＳＲＡＭ１８のアドレス端子に入力される。なお、読み出しアドレスカウンタ４４は、自身のカウント値が“５１１”に達すると、改めて“０”からカウントし始める。
【００３９】
フリップフロップ４２から出力されるＲＥ信号は、ＳＲＡＭ１８のＲＥ端子にも入力される。ＳＲＡＭ１８は、このＲＥ信号の信号レベルが“Ｌ”レベルのときに能動化される。これによって、図４（ｎ）に示すように、ＲＡ信号で指定されるアドレス領域に記憶されているデータＲＤ（Ｒｅａｄ　Ｄａｔａ）がＣＫ７２の立ち上がりに同期してＳＲＡＭ１８から順次読み出され、この読み出されたＳＤデータは、メモリコントローラ２０に入力される。なお、図４（ｎ）の状況においては、上述した［１２８−ＴＤ］ワード分、つまり１２ワード分のＳＤデータ（Ｄ０〜Ｄ１１）が読み出される。
【００４０】
メモリコントローラ２０は、図示しないラッチ回路（フリップフロップ）を内蔵している。ＳＲＡＭ１８からメモリコントローラ２０に入力されたＲＤデータは、このラッチ回路を通ることによって、図４（ｏ）に示すようにＣＫ７２信号の１周期分だけ遅延されたデータＳＤ（ＳＤＲＡＭ　Ｄａｔａ）となる。そして、このＳＤデータは、データバス５０を介してＳＤＲＡＭ２２に入力される。
【００４１】
メモリコントローラ２０はまた、ＳＤデータの出力タイミングに合わせて、上述したアドレス信号生成回路４０から入力されるアドレス信号をアドレスバス５２を介してＳＤＲＡＭ２２に入力するとともに、図４（ｐ）に示すような書き込み命令をコントロールバス５４を介してＳＤＲＡＭ２２に入力する。これによって、ＳＤＲＡＭ２２内においては、書き込み命令に応答して、アドレス信号で指定されるアドレス領域にＳＤデータが順次記憶される。
【００４２】
このＳＤデータがＳＤＲＡＭ２２に書き込まれるときに、図２（ｃ）に斜線部分６０，６０，・・・で示すように、イメージセンサ１２から出力される生画像データにノイズが乗る。しかし、この実施例によれば、水平ライン毎にＳＤＲＡＭ２２に対するＳＤデータの書き込みタイミング、換言すればＨＥ信号の立ち上がり時点から最初のリクエスト信号が出力されるまでの期間Ｔａが異なるので、ＳＤＲＡＭ２２に展開される画像データ上では、当該ノイズ６０，６０，・・・は図５に示すように分散して現れる。したがって、かかるノイズが縦線８，８，・・・状に現れるという上述した従来技術に比べて、当該ノイズ６０，６０，・・・を視覚的に目立たなくすることができる。
【００４３】
なお、図５の見方によっては、却ってノイズ６０，６０，・・・が目立ってしまうようにも見えるが、この図５は、飽くまでノイズ６０，６０，・・・の分散状況を判り易くするために当該ノイズ６０，６０，・・・を誇張して示したものである。実際には、各々のノイズ６０の寸法は極めて小さいので、この実施例のように当該ノイズ６０を分散させることによる効果は極めて大きい。
【００４４】
また、各水平ラインの最後の書き込み動作に起因して発生するノイズ６０は、図５の右側部分に示すように縦線状に纏まって現れる。しかし、この縦線状のノイズ６０は、水平帰線消去期間内に現れるので、当該縦線状のノイズ６０による視覚的な影響は全くない。
【００４５】
この実施例では、ディジタルカメラ１０にこの発明を適用する場合について説明したが、これに限らない。すなわち、連続する画素データをバッファメモリを介して間欠的にメインメモリに書き込む装置であれば、この発明を適用することができる。
【００４６】
また、この実施例では、８０万画素タイプのイメージセンサ１２を採用したが、これ以外の有効画素数を有するイメージセンサ１２を採用しても良い。そして、１水平ラインにつきリクエスト信号を４回出力するようにしたが、これ以外の回数にわたってリクエスト信号を出力するようにしてもよい。また、イメージセンサ１２は、ＣＣＤ型のものに限らず、ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ものもでもよい。
【００４７】
さらに、ＶＣ信号の下位８ビットで表される値に応じてＴＤデータを変更するようにしたが、当該ＶＣ信号の下位８ビット若しくは全１０ビットで表される値に応じてＴＤデータを変更してもよい。このようにすれば、水平ライン毎のＳＤＲＡＭ２２に対するＳＤデータの書き込みタイミング（ノイズ６０の発生タイミング）に、より多くのバリエーションを持たせることができ、ひいてはノイズ６０，６０，・・・をより満遍なく分散させることができる。
【００４８】
そして、図１に示す構成では、ＴＧ１４，バッファ回路１６およびメモリコントローラ２０は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｅｄ　ＩＣ）によって一体に形成された構成となっているが、各々個別の構成としてもよい。
【図面の簡単な説明】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】図１の実施例における各要部の動作を示すタイミング図である。
【図３】図１におけるテーブルの記憶内容を概念的に示す図解図である。
【図４】図１の実施例における各要部の動作をより詳細に示すタイミング図である。
【図５】図１の実施例による効果を説明するための図解図である。
【図６】従来のディジタルカメラの概略構成を示すブロック図である。
【図７】図６の従来技術における問題点を説明するための図解図である。
【符号の説明】
１０…メモリアクセス回路
１２…イメージセンサ
１６…バッファ回路
１８…ＳＲＡＭ
２０…メモリコントローラ
２２…ＳＤＲＡＭ
２４…テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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