(57)【要約】【課題】キャッシュ機能付きマイクロコンピュータにおいて、デバイスの外部端子数を減らす。【解決手段】外部メモリ１０５とキャッシュメモリ１０３間のデータ転送を行う専用のシリアルインターフェース１０６および１０７を設け、キャッシュがヒットしなかった場合のデータ転送をシリアルインターフェース１０６および１０７を介したシリアルデータの送受信で行うことにより、外部メモリとキャッシュメモリ間のデータ転送に必要な外部端子数を数本に減らす。【選択図】　図１
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【特許請求の範囲】
【請求項１】
外部メモリとキャッシュメモリ間のデータ転送方法において、
キャッシュがヒットしなかった場合の前記データ転送をシリアルインターフェースを介して行うことを特徴とするデータ転送方法。
【請求項２】
請求項１記載のデータ転送方法を行うキャッシ機能付きマイクロコンピュータにおいて、
前記シリアルインターフェースは、システムの立ち上がり時に起動プログラムの最初の適当量のデータを外部メモリから自動受信する機能を具備することを特徴とするキャッシュ機能付きマイクロコンピュータ。
【請求項３】
前記シリアルインターフェースは、外部メモリに送信するデータに自らを識別するデバイス識別情報を与える機能と、外部メモリから受信するデータに含まれるデバイス識別情報が自らのデバイス識別情報と一致した場合にのみ受信データをキャッシュメモリに転送する機能と、を具備することを特徴とする請求項２記載のキャッシュ機能付きマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャッシュ機能付きマイクロコンピュータに係り、特に、チップの外部端子数を削減することができるデータ転送方法に関する。
【０００２】
【従来の技術】
従来、キャッシュ機能付きマイクロコンピュータにおいては、キャッシュがヒットした場合はキャッシュメモリからデータを読み出すので、外部メモリから読み出す場合に比べて高速に処理することができる。
【０００３】
しかし、キャッシュがヒットしなかった場合は、外部メモリに対して通常の外部バスアクセスと同様の動作が行われるので、キャッシュ機能が無い場合に比べて外部メモリへのアクセス頻度は少なくなっても、外部メモリへのアクセスに必要な本数分だけデバイスの外部端子を設けなければならないことに変わりはない。
【０００４】
【発明が解決しようとする課題】
携帯端末等では、小型化や軽量化のためにシステムを搭載する基板を極力小さくする必要があるので、可能な限りデバイスの端子数は減らしておきたいという要求がある。
【０００５】
しかしながら、上記のようなマイクロコンピュータやメモリを含むシステムを搭載する基板は、システムを構成するデバイスの外部端子が多い分だけデバイスの専有面積や配線領域が大きくなってしまうという問題がある。
【０００６】
本発明は上記の問題点を解決するもので、デバイスの外部端子数を減らすことが可能なデータ転送方法およびキャッシュ機能付きマイクロコンピュータを提供することを目的とする。
【０００７】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るデータ転送方法は、外部メモリとキャッシュメモリ間のデータ転送方法において、キャッシュがヒットしなかった場合の前記データ転送をシリアルインターフェースを介して行うものである。
【０００８】
上記構成によれば、キャッシュ機能を備えながらも、外部メモリとの接続信号がシリアルデータ送受信用の数本で済むようになるため、デバイスのピン数および基板の配線領域を削減することが可能となる。
【０００９】
本発明の請求項２に係るキャッシュ機能付きマイクロコンピュータは、請求項１記載のデータ転送方法を行うキャッシュ機能付きマイクロコンピュータにおいて、前記シリアルインターフェースは、システムの立ち上がり時に起動プログラムの最初の適当量のデータを外部メモリから自動受信する機能を具備するものである。
【００１０】
上記構成によれば、システムの起動時にＣＰＵがキャッシュ機能を使用しないモードになっていても自動的に起動プログラムを取り込むことができるため、外部メモリとの接続がシリアルインターフェースであってもスムーズにシステムを起動することができる。
【００１１】
本発明の請求項３に係るキャッシュ機能付きマイクロコンピュータは、請求項２記載のキャッシュ機能付きマイクロコンピュータにおいて、前記シリアルインターフェースは、外部メモリに送信するデータに自らを識別するデバイス識別情報を与える機能と、外部メモリから受信するデータに含まれるデバイス識別情報が自らのデバイス識別情報と一致した場合にのみ受信データをキャッシュメモリに転送する機能とを具備するものである。
【００１２】
上記構成によれば、シリアルインターフェースがデバイス識別情報を処理することにより、複数のキャッシュ機能付きマイクロコンピュータで構成されるシステムにおいても、外部メモリとキャッシュメモリ間のデータ転送を円滑に制御することができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は本発明の一実施の形態に係るキャッシュ機能付きマイクロコンピュータの構成を示すブロック図である。
【００１４】
図１において、１０１はＣＰＵとキャッシュメモリを内蔵するキャッシュ機能付きマイクロコンピュータ、１０２はＣＰＵ、１０３はキャッシュメモリ、１０４はメモリ部とシリアルインターフェース回路で構成されるメモリ内蔵外部デバイス、１０５はメモリ、１０６および１０７は特定のデータ転送フォーマットに従ってシリアルデータを送受信するためのシリアルインターフェース回路である。
【００１５】
メモリ１０５には、ＣＰＵ１０２が読み出す命令プログラムもしくはデータが書き込まれている。以下、ＣＰＵの読み出し動作について説明する。ＣＰＵ１０２がメモリ１０５の領域をアクセスするときに、キャッシュがヒットした場合はキャッシュメモリ１０３に蓄積されているデータを読み出す。
【００１６】
キャッシュがヒットしなかった場合は、アクセスするアドレスおよびデータ長などの情報で構成されたフォーマットを持つ制御データをシリアルインターフェース回路１０６の送信バッファに設定し、この制御データをメモリ内蔵外部デバイス１０４に送信する。
【００１７】
メモリ内蔵外部デバイス１０４のシリアルインターフェース回路１０７は、制御データを受信すると、この制御データで指定されたメモリ１０５のアドレスからデータの読み出しを行い、そのデータとアクノリッジ信号（読み出し完了フラグ）をキャッシュ機能付きマイクロコンピュータ１０１に送信する。
【００１８】
シリアルインターフェース回路１０６がアクノリッジ信号を受信すると、ＣＰＵ１０２は受信した読み出しデータをキャッシュメモリ１０３の該当アドレスに蓄積する。以降、ＣＰＵ１０２が再び同じアドレスをアクセスする場合は、内蔵キャッシュメモリ１０３に蓄積されたデータを読み出すことになる。
【００１９】
ＣＰＵの書き込み動作はキャッシュメモリ方式により処理方法が異なるが、メモリ内蔵外部デバイス１０４のメモリ１０５に対する書き込み動作については、送信側および受信側のシリアルデータのフォーマットが読み出し時と異なるだけで、回路構成およびデータ転送方法は読み出し時と同様である。
【００２０】
また、メモリ内蔵外部デバイス１０４にＣＰＵ１０２の起動プログラムが書かれているシステムの場合は、システムの立ち上がり時にメモリ内蔵外部デバイス１０４が起動プログラムの最初の数キロバイト分のデータを読み出し、これをシリアルインターフェース回路１０６が自動受信するような回路構成とする。
【００２１】
また、複数のＣＰＵが同一の外部メモリにアクセスする場合についても、通信するＣＰＵのデバイス識別情報を制御データに付加することにより、同様の構成をとることができる。
【００２２】
図２は複数のＣＰＵを搭載するキャッシュ機能付きマイクロコンピュータの構成を示すブロック図である。図２において、２０１Ａおよび２０１ＢはＣＰＵとキャッシュメモリを内蔵するキャッシュ機能付きマイクロコンピュータ、２０２Ａおよび２０２ＢはＣＰＵ、２０３Ａおよび２０３Ｂはキャッシュメモリ、２０４はメモリ部とシリアルインターフェース回路で構成されるメモリ内蔵外部デバイス、２０５はメモリ、２０６Ａおよび２０６Ｂおよび２０７は特定のデータ転送フォーマットに従ってシリアルデータを送受信するためのシリアルインターフェース回路である。
【００２３】
メモリ２０５には、ＣＰＵ２０２ＡおよびＣＰＵ２０２Ｂが読み出す命令プログラムもしくはデータがそれぞれ書き込まれている。ＣＰＵ２０２ＡあるいはＣＰＵ２０２Ｂが読み出しを行うときに、キャッシュがヒットした場合はそれぞれのキャッシュメモリ２０３Ａあるいは２０３Ｂに蓄積されているデータを読み出す。
【００２４】
キャッシュがヒットしなかった場合は、アクセスするアドレスおよびデータ長などの情報に加えて、ＣＰＵ２０２ＡあるいはＣＰＵ２０２Ｂ自身のデバイス識別情報を付加した制御データをシリアルインターフェース回路２０６Ａあるいは２０６Ｂの送信バッファに設定し、この制御データをメモリ内蔵外部デバイス２０４に送信する。バス調停はＣＰＵ２０２Ａと２０２Ｂ間で制御する。
【００２５】
メモリ内蔵外部デバイス２０４のシリアルインターフェース回路２０７は、制御データを受信すると、この制御データで指定されたメモリ２０５のアドレスからデータの読み出しを行い、そのデータとアクノリッジ信号（読み出し完了フラグ）にデバイス識別情報を付加して要求元のキャッシュ機能付きマイクロコンピュータに送信する。
【００２６】
この送信は全てのＣＰＵに対して行われるが、受信側のシリアルインターフェース回路はデバイス識別情報が自分の識別情報と一致した場合にのみ、受信データをキャッシュメモリに転送する。
【００２７】
以上のように本実施の形態では、キャッシュがヒットしなかった場合に外部メモリから読み出すデータをシリアルインターフェースを介して転送するため、外部メモリとの接続信号がシリアルデータ送受信用の数本で済むようになり、デバイス専有面積および基板配線領域の削減が可能となる。また、複数のＣＰＵで構成されたシステムでは、さらに削減効果が大きくなる。その結果、携帯端末機器には欠かせないモジュールのさらなる小型化や軽量化を実現することができる。
【００２８】
【発明の効果】
以上説明したように、本発明によれば、外部メモリとキャッシュメモリ間のデータ転送を行う専用のシリアルインターフェースを備えることにより、外部メモリとの接続信号がシリアルデータ送受信用の数本で済むようになるため、デバイスのピン数および基板の配線領域を削減することが可能となる。その結果、携帯端末機器には欠かせないモジュールのさらなる小型化や軽量化が実現できるという優れた効果が得られる。
【００２９】
さらに本発明によれば、システムの立ち上がり時に起動プログラムの最初の数キロバイト分のデータをシリアルインターフェースが自動受信する機能を備えることで、起動時にＣＰＵがキャッシュ機能を使用しないモードになっていても自動的に起動プログラムを取り込むことができるため、外部メモリとの接続がシリアルインターフェースであってもスムーズにシステムを起動することができるという優れた効果が得られる。
【００３０】
さらに本発明によれば、シリアルインターフェースがデバイス識別情報を処理することにより、複数のキャッシュ機能付きマイクロコンピュータで構成されるシステムにおいても、外部メモリとキャッシュメモリ間のデータ転送を円滑に制御することができるという優れた効果が得られる。
【００３１】
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るキャッシュ機能付きマイクロコンピュータの構成を示すブロック図。
【図２】複数のＣＰＵを搭載するキャッシュ機能付きマイクロコンピュータの構成を示すブロック図。
【符号の説明】
１０１、２０１Ａ、２０１Ｂ　キャッシュ機能付きマイクロコンピュータ
１０２、２０２Ａ、２０２Ｂ　ＣＰＵ
１０３、２０３Ａ、２０３Ｂ　キャッシュメモリ
１０４、２０４　メモリ内蔵外部デバイス
１０５、２０５　メモリ
１０６、２０６Ａ、２０６Ｂ　シリアルインターフェース回路
１０７、２０７　メモリ内蔵外部デバイスのシリアルインターフェース回路
【図１】
2004038560.tif 000003
【図２】
2004038560.tif 000004