(57)【要約】      （修正有）【課題】イオン注入による損傷を緩和させるための熱処理工程やその他後続の熱処理工程の際に発生する不純物のＴＥＤ（Ｔｒａｎｓｉｅｎｔ  Ｅｎｈａｎｃｅｄ  Ｄｉｆｆｕｓｉｏｎ）現象を最大限抑え、アウトガス（ガス抜け）による上部膜質の低下を防止することが可能な半導体素子の製造方法を提供する。【解決手段】半導体素子を形成するための所定の工程が行われた半導体基板を提供する段階と、前記半導体基板の所定深さに、ホウ素より大きい原子量を有し且つ単原子からなる３価不純物をイオン注入工程によって注入してイオン注入層１０５を形成する段階を含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体素子を形成するための所定の工程が行われた半導体基板を提供する段階と、
前記半導体基板の所定深さに、ホウ素より大きい原子量を有し且つ単原子からなる３価不純物をイオン注入工程によって注入してイオン注入層を形成する段階とを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記不純物を注入する前に、前記半導体基板上にスクリーン酸化膜を形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記イオン注入工程は、10〜50KeVのエネルギーで5E11〜1E13ion/cm2の不純物を注入することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記不純物としてインジウムを注入することを特徴とする請求項１又は２記載の半導体素子の製造方法。
【請求項５】
前記イオン注入工程は３〜13°の傾斜角で前記不純物を注入することを特徴とする請求項１又は３記載の半導体素子の製造方法。
【請求項６】
前記イオン注入層を形成した後には、前記不純物を活性化させるために急速熱処理を行う段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項７】
前記急速熱処理は800〜1100℃の温度で20〜50℃/secの温度上昇率を維持しながら５〜30秒間行うことを特徴とする請求項６記載の半導体素子の製造方法。
【請求項８】
前記急速熱処理は窒素雰囲気中で行うことを特徴とする請求項６又は７記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、イオン注入工程の後に後続の熱処理工程を行う際、下部構造に注入された不純物の過渡増速拡散（Transient Enhanced Diffusion；TED）現象の発生を抑制してアウトガス（Outgassing）による上部膜質の低下を防止することが可能な半導体素子の製造方法に関する。
【０００２】
【従来の技術】
半導体素子を形成するためには、蒸着工程、エッチング工程及びイオン注入工程を必須的に行わなければならない。
【０００３】
一般に、フラッシュメモリ素子又はトランジスタを製造するためには、まずイオン注入工程でウェル領域を形成し、ウェルの所定の深さにしきい値電圧を調節するためのイオン注入層を形成した後、パッド窒化膜を形成する前に、トンネル酸化膜及びフローティングゲートを形成するための第１ポリシリコン層を形成し、パターニングを行う。次いで、第１ポリシリコン層の間の半導体基板をエッチングしてトレンチを形成した後、内壁犠牲酸化（Wall sacrifice oxidation）工程と内壁酸化（Wall oxidation）工程を順次行い、素子を電気的に隔離させるSA-STI（Self Aligned−Shallow Trench Isolation）法で素子分離膜を形成する。
【０００４】
上記において、nMOSトランジスタをセルとして用いるデータフラッシュ素子（Data Flash device）の場合は、ホウ素Ｂを注入してしきい値電圧調節用イオン注入層を形成する。この際、データフラッシュ素子では一般的に512byte単位のセクタープログラム／消去（Sector program／erase）方式でセルをプログラム或いは消去するため、ユニットセルブロック（Unit cell block）内におけるセルのしきい値電圧を均一にする必要がある。
【０００５】
その中でも、フラッシュ素子中のデータフラッシュの場合は、プログラム方式がHCE（Hot Carrier Effect）を用いた方式でなくFNトンネリング（Tunneling）を用いた方式で行われるので、空乏領域（Depletion region）の形成が重要なコードフラッシュ（Code Flash）とは異なり、しきい値電圧を調節するために注入された不純物の分布が極めて重要な要因（Parameter）となる。このため、しきい値電圧調節用イオン注入層によって駆動電圧による動作速度が増加するよりも、有効チャネル長（Effective channel length）内の後続の熱処理においてもイオン注入層の分布が変わらないことがより望まれる。
【０００６】
しかし、SA-STI法で素子分離膜を形成すると、高温酸化工程によって不純物の過渡増速拡散（Transient Enhanced diffusion;TED）が発生して素子のしきい値電圧が変わる。また、素子のしきい値電圧を調節するために質量の大きい（Large mass）不純物を注入すると、質量の大きい不純物によって発生するRDG（Remained Dopant Gettering）によって欠陥が発生するおそれがある。よって、イオン注入による損傷を最小化するためには後続工程として高温熱処理を必ず行わなければならないので、質量の大きい不純物はしきい値電圧を調節するためのイオンとして採用しない。
【０００７】
また、表面チャネル（Surface channel）の浅い有効チャネル領域（Shallow effective channel region）を形成するために現在使用している不純物BF2の場合は、後続の熱工程によるアウトガス（ガス抜け）によって不純物損失（Dopant loss）が発生し、特に高温工程を必要とするセルではＦのアウトガス極大化に起因するＦ誘導アウトガス（Induced Outgassing）を避けることができないため、酸化膜の膜質が低下するという問題点が生じる。
【０００８】
【発明が解決しようとする課題】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、半導体素子のしきい値電圧を調節するためにイオン注入層を形成する場合、通常使用されていたＢのように原子量の小さな不純物又はBF2のように分子性イオンの不純物のかわりに、大きい原子量を有し且つ単原子からなる不純物（Atomic dopant）を注入してイオン注入層を形成することにより、イオン注入による損傷を緩和させるための熱処理工程やその他後続の熱処理工程の際に発生する不純物のTED（Transient Enhanced Diffusion）現象を最大限抑え、アウトガス（ガス抜け）による上部膜質の低下を防止することが可能な半導体素子の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体素子を形成するための所定の工程が行われた半導体基板を提供する段階と、前記半導体基板の所定深さに、ホウ素より大きい原子量を有し且つ単原子からなる３価不純物をイオン注入工程によって注入してイオン注入層を形成する段階とを含む。
【００１０】
上記において、不純物は半導体基板上部にスクリーン酸化膜が形成された状態で注入することができる。
【００１１】
一方、イオン注入工程では10〜50KeVのエネルギーで5E11〜1E13ion/cm2の不純物を注入して行われ、不純物としてインジウムを採用することができる。また、イオン注入工程は３〜13°の傾斜角で不純物を注入することもできる。
【００１２】
また、イオン注入層を形成した後には、不純物を活性化させるために急速熱処理を行うこともできる。この時、急速熱処理は800〜1100℃の温度で20〜50℃/secの温度上昇率を維持しながら５〜30秒間行うことができる。また、急速熱処理は窒素雰囲気中で行うこともできる。
【００１３】
【発明の実施の形態】
以下、添付図を参照して本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１４】
図１および図２は本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【００１５】
図１（ａ）を参照すると、半導体基板101表面の結晶欠陥抑制または表面処理のための犠牲酸化膜としてスクリーン酸化膜102を半導体基板101上に形成する。
スクリーン酸化膜102は、ウェルを形成するためのイオン注入工程の際に発生する不純物のチャネル（Channeling）による相互拡散（Inter diffusion）を抑制する役割も果たす。ここで、前記スクリーン酸化膜102は、750〜800℃の温度でドライまたはウェット酸化方式で形成し、70〜100Åの厚さに形成する。
【００１６】
一方、前記スクリーン酸化膜102を形成する前に洗浄工程を行うことができる。この時、洗浄工程は、H2O:HFが50:１〜100:１の割合で混合されたフッ化水素酸（DHF）とSC-1（NH4OH/H2O2／H2O）溶液を順次用いて行うか、或いはNH4F:HFが4:1〜7:1の割合で混合された混合溶液を1:100〜1:300の割合でH2Oに希釈させたＢＯＥ（Buffered Oxide Etchant）とSC-1（NH4OH/H2O2/H2O）溶液を順次用いて行う。
【００１７】
図１（ｂ）を参照すると、ｎチャネル素子が形成される領域には、イオン注入工程によってトリプルｎウェル103を形成した後、トリプルｎウェル103より深さの浅いｐウェル104を連続的に形成する。ここで、トリプルｎウェル103は500〜2000KeVのエネルギーで5E12〜5E13ion/cm2のＰを注入して形成することができ、ｐウェル104は200〜1000KeVのエネルギーで1E12〜5E13ion/cm2のＢを注入して形成することができる。一方、ｐチャネル素子が形成されるまた他の領域には、ｎウェル（図示せず）を形成する。ｎウェルは200〜1000KeVのエネルギーで1E12〜5E13ion/cm2のＰを注入して形成することができる。上記において、ウェルを形成するためのイオン注入工程は不純物のチャネリング（Dopant channeling）を抑制するために３〜13°の傾斜角で行うことが好ましい。
【００１８】
図１（ｃ）を参照すると、ｐウェル104の所定深さには、後続工程で半導体基板101に形成される半導体素子のしきい値電圧を調節するためにイオン注入工程によってしきい値電圧調節用のイオン注入層105を形成する。この際、イオン注入層105は、従来通常使用していたＢのように原子量の小さな不純物又はBF2のように分子性イオンのかわりに、大きい原子量を有し且つ単原子からなる不純物（Atomic dopant）を注入して形成する。例えば、ホウ素より大きい原子量を有し且つ単原子からなる３価不純物、好ましくはインジウム（Indium）を注入して形成する。この際、イオン注入工程は、10〜50KeVのエネルギーで5E11〜1E13ion/cm2の不純物を注入して行うことができる。一方、ウェルを形成するためのイオン注入工程と同様に、しきい値電圧を調節するためのイオン注入工程を行う場合にも、埋め込みチャネル（Buried channel）を使用するデータフラッシュ（Data flash）でチャネル領域の不純物チャネリングを抑制するために３〜13°の傾斜角でイオン注入を実施することが好ましい。
【００１９】
しきい値電圧調節用イオン注入層105を形成した直後には、不純物活性化（Dopant activation）を極大化するために、RTP（Rapid Thermal Process）の如く高温での露出を最小化することが可能な熱処理工程を行い、不要な不純物の再拡散を防止しつつ不純物の活性化のみを極大化することができる。この際、熱処理工程は、800〜1100℃の温度で20〜50℃/secの温度上昇率を維持しながら５〜30秒間行うことができ、自然酸化膜の形成を防止するために窒素雰囲気中で行うこともできる。
【００２０】
図２（ａ）を参照すると、スクリーン酸化膜102（図１（ｃ）参照）を除去した後、ゲート酸化膜106（フラッシュ素子の場合はトンネル酸化膜）、伝導性物質層107及びパッド窒化膜108を順次形成する。
【００２１】
ここで、スクリーン酸化膜102（図１（ｃ）参照）はH2O:HFが50:1〜100:1の割合で混合されたフッ化水素酸（DHF）とSC-1（NH4OH/H2O2/H2O）溶液を順次用いた洗浄工程で除去する。
【００２２】
その後、ゲート酸化膜106は750〜800℃の温度でウェット酸化工程で形成した後、900〜910℃の温度、窒素雰囲気中で20〜30分間アニールを行って半導体基板101とゲート酸化膜106との界面欠陥密度を最小化する。
【００２３】
一方、伝導性物質層107は、SiH4又はSi2H6とPH3ガスとを用いて580〜620℃の温度と0.1〜3Torrの低圧条件下でLP-CVD（Low Pressure Chemical Vapor Deposition）法により、グレーンサイズ（Grain size）が最小化されたドープト（Doped）ポリシリコン層を蒸着して形成することができる。この際、ドープトポリシリコン層の不純物Ｐ濃度を1.5E20〜3.0E20atoms/ccのレベルに調節し、250〜500Åの厚さに形成する。
【００２４】
伝導性物質層107上に形成されるパッド窒化膜108は、LP-CVD法を用いて900〜2000Åの厚さに形成することができる。
【００２５】
図２（ｂ）を参照すると、エッチング工程で素子分離領域のパッド窒化膜108、伝導性物質層107及びゲート酸化膜106を順次除去して素子分離領域の半導体基板101の表面を露出させる。その後、露出した素子分離領域の半導体基板101を所定の深さまでエッチングしてトレンチ109を形成する。次いで、絶縁物質（図示せず）でトレンチ109を埋め込んでSTI（Shallow Trench Isolation）構造の素子分離膜（図示せず）を形成する。ここで、絶縁物質で高密度プラズマ（High Density Plasma;HDP）酸化膜を形成することができ、ボイド（Void）の発生を防止しながらトレンチ109が完全に埋め込まれるように全体上部に厚さ4000〜10000Åの範囲で形成する。
【００２６】
図面には図示されていないが、後続の工程で化学的機械的研磨工程を行ってパッド窒化膜108上の絶縁物質を除去することにより、半導体基板101の表面より目標の高さまでに絶縁物質が残留すべく、化学的機械的研磨工程を行い続ける。その次、希釈したHFを用いたウェット洗浄工程を行った後、伝導性物質層107と同一の物質を400〜1000Åの厚さに形成し、通常のフラッシュメモリセルの製造工程を行ってフラッシュメモリセルを製造することもできる。
【００２７】
【発明の効果】
以上説明しように、本発明の半導体素子の製造方法によれば、次のような效果が得られる。
【００２８】
第一に、高温工程が頻繁に要求されるSTI構造の素子分離膜を形成すべきデータフラッシュ素子のメモリセルに、大きい原子量を有し且つ単原子からなる不純物（Atomic dopant）を注入してしきい値電圧調節用イオン注入層を形成することにより、TED現象を最小化しながら素子を製造することができる。
【００２９】
第二に、TED現象を最小化することにより目標の範囲内でしきい値電圧の均一性を確保できることため、フラッシュメモリ素子においてセルブロック単位のプログラム／消去動作の特性を向上させることができる。
【００３０】
第三に、イオン注入層を形成した後、後続の熱処理工程を行う過程でアウトガスが発生しないため、ゲート酸化膜の膜質の低下を防止することができる。
【００３１】
第四に、ゲート酸化膜の膜質の低下を防止してハイクォリティーのゲート酸化膜を形成することが可能となるので、FNトンネルを用いるデータフラッシュメモリ素子の電気的特性及び信頼性を向上させることができる。
【００３２】
第五に、アウトディフュージョンによる不純物の損失を最小化して最小限のイオン注入だけでしきい値電圧の調節を可能とし、チャネル領域内におけるイオン注入損傷の発生を抑制して漏洩電流の発生を最小化することができる。
【図面の簡単な説明】
【図１】本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【図２】本発明の実施例に係る半導体素子の製造方法を説明するための素子の断面図である。
【符号の説明】
101   …半導体基板
102   …スクリーン酸化膜
103   …トリプルｎウェル
104   …ｐウェル
105   …イオン注入層
106   …ゲート酸化膜
107   …伝導性物質層
108   …パッド窒化膜
109   …トレンチ
【図１】
2004172566.tif 000003
【図２】
2004172566.tif 000004