(57)【要約】      （修正有）【課題】所定の時間内にオフセットキャンセル動作を完了することが可能な通信用半導体集積回路を提供する。【解決手段】複数の差動型可変利得アンプＰＧＡ１〜ＰＧＡ３とフィルタＬＰＦ１〜３とが多段接続され受信信号を増幅する高利得増幅回路で、各可変利得アンプにオフセット補正回路ＯＦＣ１〜ＯＦＣ３をフィルタを構成する抵抗素子と並列にスイッチ素子を設けてオン、オフに応じてフィルタの次数を切替え可能に構成し、ロウパス・フィルタを低次のフィルタにしてオフセットの補正を行ない、その後短絡用のスイッチ素子をオフさせて可変利得アンプの出力を素早く収束させた後、次数切替え用のスイッチ素子をオフさせてロウパス・フィルタを高次のフィルタに切り替えて前段の可変利得アンプの出力を後段の可変利得アンプに入力させ、後段のオフセット補正を行なうようにした。【選択図】    図２
2004172693.tif 000002
【特許請求の範囲】
【請求項１】
複数の差動型可変利得アンプと複数のフィルタ回路が多段に接続されてなり、前記複数の可変利得アンプの各オフセットを補正可能なオフセット補正回路を有し受信信号を増幅する増幅回路を備えた通信用半導体集積回路であって、
前記複数のフィルタ回路のそれぞれは、抵抗素子を含む２次以上の高次フィルタ回路として構成されてなり、いずれかの抵抗素子と並列にスイッチ素子が接続され該スイッチ素子がオン状態にされることに応じて低次数のフィルタ回路に変更可能にされ、前記オフセット補正回路による対応する可変利得アンプのオフセット補正の際に該可変利得アンプの次段のフィルタ回路は低次数のフィルタに切り替えられ、オフセット補正終了後に該フィルタ回路が高次数のフィルタに切り替えられることを特徴とする通信用半導体集積回路。
【請求項２】
前記フィルタ回路は２次のフィルタ回路であり、前記スイッチ素子がオン状態にされることに応じて１次のフィルタ回路に変更されることを特徴とする請求項１に記載の通信用半導体集積回路。
【請求項３】
前記増幅回路は可変利得アンプとフィルタ回路がそれぞれ３段接続され、前記オフセット補正回路によるオフセットの補正を初段アンプから後段に向けて順次実行させる制御回路が設けられていることを特徴とする請求項１または２に記載の通信用半導体集積回路。
【請求項４】
前記複数の可変利得アンプのうち初段の可変利得アンプに対応して該可変利得アンプの差動入力を同電位にさせるための第１のスイッチ素子が設けられ、前記フィルタ回路には差動出力を同電位にさせる第２のスイッチ素子が設けられ、オフセット補正の際に前記第１および第２のスイッチ素子並びに前記次数切替え用のスイッチ素子がオンされた状態でオフセットの補正が実行された後、前記次数切替え用のスイッチ素子がオン状態からオフ状態にされる前に前記第２のスイッチ素子がオフされるように構成されていることを特徴とする請求項１乃至３のいずれかに記載の通信用半導体集積回路。
【請求項５】
前記複数の可変利得アンプのうち初段の可変利得アンプの前段には受信信号と所定の周波数の信号とを合成して周波数変換を行なうミキサ回路が接続され、該ミキサ回路の入力端子間に差動入力を同電位にさせるための前記第１のスイッチ素子が設けられ、初段の可変利得アンプのオフセットの補正の際に前記第１のスイッチ素子がオン状態にされてミキサ回路を含んでオフセットの補正が実行されるように構成されていることを特徴とする請求項４に記載の通信用半導体集積回路。
【請求項６】
受信信号と所定の周波数の信号とを合成して周波数変換と復調を同時に行なうミキサ回路と、
復調された受信信号を増幅する差動型可変利得アンプと、抵抗素子を含む２次以上の高次数のフィルタとして構成されいずれかの抵抗素子と並列にスイッチ素子が接続され該スイッチ素子がオン状態にされることに応じて低次数のフィルタに変更可能にされるとともに差動信号を同電位にさせるためのスイッチ素子が設けられたフィルタ回路とが複数個交互に多段接続されてなり、前記各可変利得アンプのオフセットを補正可能なオフセット補正回路を有する増幅回路と、
を備えた通信用半導体集積回路における可変利得アンプのオフセット補正方法であって、
前記各段の可変利得アンプのオフセットを補正する際に差動信号を同電位にさせるためのスイッチ素子と次数切替え用のスイッチ素子の両方をオンさせて、前記フィルタ回路が低次数のフィルタに切り替えられた状態でオフセットの補正を行ない、その後先ず差動信号を同電位にさせるためのスイッチ素子をオフさせて可変利得アンプの出力を収束させてから次数切替え用のスイッチ素子をオフさせて当該フィルタ回路を高次数のフィルタに切り替えて前段の可変利得アンプの出力を後段の回路へ入力させることを特徴とする可変利得アンプのオフセット補正方法。
【請求項７】
前記フィルタ回路は２次のフィルタ回路であり、対応する可変利得アンプのオフセット補正の際に前記次数切替え用のスイッチ素子がオン状態にされることに応じて当該フィルタ回路を１次のフィルタ回路に変更させ、オフセット補正終了後に２次のフィルタに変更させることを特徴とする請求項６に記載の可変利得アンプのオフセット補正方法。
【請求項８】
前記オフセット補正回路によるオフセットの補正を初段アンプから後段に向けて順次実行することを特徴とする請求項６または７に記載の可変利得アンプのオフセット補正方法。
【請求項９】
前記複数の可変利得アンプのうち初段の可変利得アンプのオフセットの補正の際に、前記ミキサ回路の差動入力を同電位にさせて該ミキサ回路の差動出力を前記初段の可変利得アンプに入力させ、ミキサ回路を含んで初段可変利得アンプのオフセットの補正を実行することを特徴とする請求項６〜８のいずれかに記載の可変利得アンプのオフセット補正方法。
【請求項１０】
前記オフセット補正回路によるオフセットの補正を受信動作開始毎に行なうことを特徴とする請求項６〜９のいずれかに記載の可変利得アンプのオフセット補正方法。
【請求項１１】
第１及び第２の差動型アンプと、前記第１の差動型アンプの出力と上記第２の差動型アンプの入力との間に結合されたフィルタ回路と、上記第１の差動型アンプのオフセットを補正可能なオフセット補正回路とを含み、受信信号を増幅する通信用半導体集積回路であって、
前記フィルタ回路は、抵抗素子を含む２次以上の高次フィルタ回路として構成され、該抵抗素子と並列にスイッチ素子が接続され、該スイッチ素子がオン状態にされることに応じて低次数のフィルタ回路に変更可能にされ、前記オフセット補正回路による第１の差動型アンプのオフセット補正の際に、前記フィルタ回路は低次数のフィルタに切り替えられ、オフセット補正終了後に該フィルタ回路が高次数のフィルタに切り替えられることを特徴とする通信用半導体集積回路。
【請求項１２】
前記フィルタ回路は２次のフィルタ回路であり、前記スイッチ素子がオン状態にされることに応じて１次のフィルタ回路に変更されることを特徴とする請求項１１に記載の通信用半導体集積回路。
【請求項１３】
受信信号と所定の周波数の信号とを合成して周波数変換と復調を行なうミキサ回路と、
復調された受信信号を増幅する増幅回路であって、第１及び第２の差動型アンプと、上記第１の差動型アンプの出力と上記第２の差動型アンプの入力との間に結合され、抵抗素子を含む２次以上の高次数のフィルタとして構成され、該抵抗素子と並列に接続され、それをオン状態にすることに応じて低次数のフィルタへ変更可能にするための第１のスイッチ素子と、差動信号を同電位にさせるための第２のスイッチ素子が設けられたフィルタ回路と、前記第１の差動型アンプのオフセットを補正可能なオフセット補正回路を有する増幅回路と、
を備えた通信用半導体集積回路における差動型アンプのオフセット補正方法であって、
上記第１のスイッチ素子と上記第２のスイッチ素子の両方をオンさせて、前記フィルタ回路が低次数のフィルタに切り替えられた状態で、前記第１の差動型アンプのオフセットの補正を行ない、その後、上記第２のスイッチ素子をオフさせて差動型アンプの出力を収束させてから、上記第１のスイッチ素子をオフさせて当該フィルタ回路を高次数のフィルタに切り替えて、前記第１の差動型アンプの出力を前記第２の差動型アンプの入力へ供給させることを特徴とする差動型アンプのオフセット補正方法。
【請求項１４】
前記フィルタ回路は２次のフィルタ回路であり、第１の差動型アンプのオフセット補正の際に前記第１のスイッチ素子がオン状態にされることに応じて当該フィルタ回路を１次のフィルタ回路に変更させ、オフセット補正終了後に２次のフィルタに変更させることを特徴とする請求項１３に記載の差動型アンプのオフセット補正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、信号増幅回路、例えば、利得可変な信号増幅回路さらには無線通信機における受信信号の増幅回路に適用して有効な技術に関し、例えばＥＤＧＥ（Ｅｎｈａｎｃｅｄ  Ｄａｔａ  Ｒａｔｅｓ  ｆｏｒ  ＧＭＳ  Ｅｖｏｌｕｔｉｏｎ）モードのような送受信モードを備えた無線通信システムに用いられるアンプ、例えば、可変利得アンプに利用して有効な技術に関する。
【０００２】
【従来の技術】
従来、携帯電話器に用いられ送受信信号を処理する無線通信用半導体集積回路には、スーパーヘテロダイン方式と呼ばれる方式がある。このスーパーヘテロダイン方式は、受信信号を一旦中間周波数の信号にダウンコンバートしてから復調処理を行なうため、回路規模が大きいという問題点があった。そこで、受信信号を直接音声周波数のベースバンド信号（Ｉ，Ｑ）にダウンコンバートし復調するダイレクトコンバージョン方式が提案された。
【０００３】
スーパーヘテロダイン方式では、低雑音増幅回路（ＬＮＡ）から復調器の前段までが、容量を介して受信信号を伝達するＡＣ結合であるため、各段のアンプに動作電流を流す電流源に対する基準電圧を発生する基準電圧発生回路によって発生される電圧の変動等により、アンプの出力にＤＣオフセットがあっても、ＡＣ結合の場合には直流成分は伝達されない。そのため、前段のＤＣオフセットは後段の回路に影響を与えることがないので、最終段のアンプの出力の直流電圧変動は極めて小さいものとなる。
【０００４】
ところが、ダイレクトコンバージョン方式の受信回路は、９００ＭＨｚのような受信信号をミキサでいっきに音声周波数（０〜７０ｋＨＺ）の信号までダウンコンバートしかつ復調するため、ミキサと可変利得アンプとはＤＣ結合とせざるを得ず、ミキサの出力にＤＣオフセットが生じると、そのＤＣオフセットが可変利得アンプにより増幅されてしまう。また、可変利得アンプを始めとするアナログ増幅回路は、素子のばらつき等に起因して直流オフセットを生じる。そこで、この可変利得アンプのＤＣオフセットをキャンセルする発明が提案されている（特願２００２−１１０４９号）。
【０００５】
また、スーパーヘテロダイン方式の携帯電話機においては、受信信号を増幅するための可変利得アンプに要求されるゲインはあまり高くないためアンプは１段で済む。これに対し、ダイレクトコンバージョン方式の受信回路におけるミキサの後段の増幅部には最大で６０ｄＢ近いゲインが要求されるため、ロウパス・フィルタＬＰＦと可変利得アンプＰＧＡとを交互に何段か接続した回路が用いられている。
【０００６】
前記先願発明の受信回路では、可変利得アンプごとにオフセットキャンセル回路が設けられている。また、ＧＳＭ方式の携帯電話機においては、図６に示すようなタイムスロットと呼ばれる時間単位（例えば５７７μ秒）で送信モードと受信モードの切替えが行なわれており、前記先願発明におけるオフセット補正回路は、スロット切替え時に許容されている２０μ秒のような短い時間内に全ての可変利得アンプのオフセットキャンセルを行なうように構成されている。
【０００７】
一方、近年、携帯電話機に代表される無線通信機においては、ディジタル通信方式が主流になりつつある。ディジタル通信における変調方式には、周波数変調方式や位相変調方式、時分割多重接続方式などさまざまな方式が採用されている。また、同一の通信機おいても、例えば音声信号の通信は送信信号を先ずガウス型のフィルタで波形成形してから搬送波の位相を送信データに応じて位相シフトするＧＭＳＫ変調方式で行ない、データ通信はＧＭＳＫ変調の位相シフトにさらに振幅シフトを加えたＥＤＧＥ変調方式で高速に行なうようにしたＥＤＧＥ対応の通信機がある。
【０００８】
【発明が解決しようとする課題】
ＥＤＧＥ方式の携帯電話機の受信回路のロウパス・フィルタと可変利得アンプからなる高利得増幅部においては、図７に示すように、高周波信号に振幅変調がかかっているため最大振幅時にはＧＳＭの平均振幅レベルよりも約３〜３．５ｄＢほど信号レベルが大きくなる。その信号が妨害波として受信され、それが希望波のレベルよりも大きいと妨害波によってアンプのゲインがクリップされて増幅回路のダイナミックレンジが決まってしまうため、希望波を充分に増幅することができなくなる。
【０００９】
そのため、ＥＤＧＥ方式の携帯電話機の受信回路では、図８のようにロウパス・フィルタの周波数特性を、ＧＳＭの周波数特性よりも急峻に設定することで、妨害波を減衰させる必要がある。ここで、通過帯域を変えずに高域での減衰量を多くするには、ロウパス・フィルタの次数を大きくすることが有効であるが、ロウパス・フィルタの次数を大きくすると次数の小さなフィルタに比べて過渡応答特性が遅くなるため、可変利得アンプのオフセットキャンセルを２０μ秒の規定時間内に終了させるのが困難になるという課題があることが明らかになった。
【００１０】
この発明の目的は、受信信号を増幅する複数の可変利得アンプとロウパス・フィルタとが多段接続された高利得増幅回路を有するダイレクトコンバージョン方式の通信用半導体集積回路（高周波ＩＣ）において、所定の時間内に高利得増幅部のオフセットキャンセル動作を完了することができるようにすることにある。
【００１１】
この発明の他の目的は、複数の無線通信システムに対応可能な汎用性の高い通信用半導体集積回路を提供することにある。
【００１２】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１４】
すなわち、複数の差動型可変利得アンプとロウパス・フィルタとが多段接続され受信信号を増幅する高利得増幅回路を有するダイレクトコンバージョン方式の信号処理を行なう高周波ＩＣのような通信用半導体集積回路において、各ロウパス・フィルタに差動信号を同電位にさせるため短絡用のスイッチ素子をまた各可変利得アンプにオフセットキャンセル回路を設ける一方、ロウパス・フィルタとして高次のフィルタを用いるとともにフィルタを構成する抵抗素子と並列にスイッチ素子を設けて該スイッチ素子のオン、オフに応じてフィルタの次数を切替え可能に構成した。
【００１５】
そして、各可変利得アンプを初段側から順番にオフセットキャンセル動作させる際に、短絡用のスイッチ素子と次数切替え用のスイッチ素子の両方をオンさせてロウパス・フィルタを低次のフィルタにしてオフセットの補正を行ない、その後フィルタを低次のフィルタにしたまま短絡用のスイッチ素子をオフさせて可変利得アンプの出力を素早く収束させた後、次数切替え用のスイッチ素子をオフさせてロウパス・フィルタを高次のフィルタに切り替えて前段の可変利得アンプの出力を後段の可変利得アンプに入力させ、後段の可変利得アンプのオフセットキャンセル動作に移行するようにしたものである。
【００１６】
このような手段によれば、短絡用のスイッチ素子のみオンさせる場合よりも短時間でオフセットキャンセルを行なうことができるようになるとともに、可変利得アンプのオフセットキャンセルが終了した直後に次数切替え用のスイッチ素子がオンされ低次のフィルタとして接続されたまま短絡用のスイッチ素子がオフされた状態になるため、高次のフィルタが接続された状態にして短絡用のスイッチ素子をオフする場合よりも可変利得アンプの出力を素早く収束させることができる。また、その後次数切替え用のスイッチ素子をオフさせて前段の可変利得アンプの出力をフィルタを介して後段の可変利得アンプに入力させたときに電位の変化が後段の可変利得アンプに対して同相成分として入力されるため、差動アンプで構成されている後段の可変利得アンプの出力には次数切替え用のスイッチ素子のオフ動作による電位変化の影響が現われなくなる。その結果、短時間に複数段の可変利得アンプのオフセットキャンセル動作を完了させることが可能になる。
【００１７】
【発明の実施の形態】
次に、本発明の実施例について図面を用いて説明する。
【００１８】
図１は、本発明を適用して好適なシステムの一例として、ＥＤＧＥ対応の移動体通信システムを構成する高周波ＩＣとシステム全体の構成例を示す。
【００１９】
図１において、１００は信号電波の送受信用アンテナ、１１０は送受信切替え用のスイッチ、１２０は受信信号から不要波を除去する高周波フィルタ、２００は変復調回路を有する高周波ＩＣ、３００は高周波ＩＣ２００で所望の周波数までダウンコンバートされた受信信号からデータを抽出したり送信データをＩ，Ｑ信号に変換したり高周波ＩＣ２００を制御したりするベースバンド回路（ＩＣ）、１３０は送信信号を増幅する高周波電力増幅回路、１４０は希望バンドに応じた周波数の発振信号φＲＦを生成する高周波発振器（ＲＦＶＣＯ）である。
【００２０】
高周波ＩＣ２００は受信系回路２１０と、送信系回路２２０と、制御系回路とからなる。特に制限されないが、この実施例では、高周波発振器（ＲＦＶＣＯ）１４０は送信系回路と受信系回路で共用されている。受信系回路２１０は、低雑音増幅回路（ＬＮＡ）２１１と、増幅された受信信号と分周回路２４１で分周された発振信号φＲＦ’を合成することで９００ＭＨｚ〜１．９ＧＨｚの信号を直接０〜７０ｋＨｚの音声周波数帯の信号にダウンコンバートし復調を行なう復調回路２１２と、復調された受信信号を高利得で増幅する高利得増幅回路（ＰＧＡ）２１３とからなる。
【００２１】
なお、図１には示されていないが、復調回路２１２には受信信号にサイン波信号を合成するミキサと受信信号にコサイン波信号を合成するミキサの２つが設けられているとともに、高利得回路２２３も各ミキサに対応して２つ設けられ、Ｉ信号とＱ信号として復調されてからそれぞれ増幅され、ベースバンド回路３００へ供給されるように構成されている。
【００２２】
制御系回路は、高周波発振器（ＲＦＶＣＯ）１４０により生成された発振信号φＲＦを分周する分周回路２４１と、ベースバンド回路３００からの制御コードに応じてＲＦチップ内部の制御信号を生成したり、前記高利得増幅回路２１３内の可変利得アンプのゲインを制御したりオフセットキャンセルを実行したりする制御回路２４２と、例えば３２０ＭＨｚのような中間周波数の局部発振振号φＩＦを生成する局部発振回路２４３と、該発振回路２４３で生成された発振信号φＩＦを分周して８０ＭＨｚのような搬送波ＴＸＩＦを生成する分周回路２４４などから構成される。
【００２３】
送信系回路２２０は、送信用発振器（ＴＸＶＣＯ）２２１と、分周回路２４４から出力される搬送波ＴＸＩＦにベースバンド回路３００から供給されるＩ信号とＱ信号により直交変調をかける変調回路２２２と、分周回路２４１により分周された発振信号φＲＦ’と送信用発振器（ＴＸＶＣＯ）２２１からフィードバックされる送信信号φＴＸとを合成して２つの信号の周波数差に相当する周波数の信号φｍｉｘを生成するミキサ２２３と、該ミキサ２２３から漏れる高調波成分をカットするハーモニックフィルタ２２４と、前記ミキサ２２３からの信号と前記変調回路２２２からの変調信号との位相差を検出する位相検出回路２２５と、該位相検出回路２７０から出力される信号（ＵＰ，ＤＯＷＮ）によって動作するチャージポンプ２２６と、該チャージポンプ２２６により位相差に応じた電圧Ｖｃを発生するループフィルタ２２７などから構成されている。
【００２４】
制御回路２４２は、コントロールレジスタＣＲＧを有し、このレジスタＣＲＧにはベースバンド回路３００からの信号に基づいて設定が行なわれ、このコントロールデータに基づいて制御を行なう。具体的には、ベースバンド回路３００から高周波用ＩＣ２００に対して同期用のクロック信号ＣＬＫと、データ信号ＳＤＡＴＡと、制御信号としてロードイネーブル信号ＬＥＮとが供給されており、制御回路３３０は、ロードイネーブル信号ＬＥＮが有効レベルにアサートされると、ベースバンド回路３００から伝送されてくるデータ信号ＳＤＡＴＡをクロック信号ＣＬＫに同期して順次取り込んで、前記コントロールレジスタＣＲＧにセットし、所定の制御シーケンスを開始する。特に制限されるものでないが、データ信号ＳＤＡＴＡはシリアルで伝送される。ベースバンド回路３００はマイクロプロセッサなどから構成される。
【００２５】
図２には、前記高利得増幅回路２２３の実施例が示されている。
【００２６】
この実施例では、第１のロウパス・フィルタＬＰＦ１の後段に第１の可変利得アンプＰＧＡ１が、また可変利得アンプＰＧＡ１の後段には第２のロウパス・フィルタＬＰＦ２が、そしてその後段には第２の可変利得アンプＰＧＡ２が接続されている。さらに、第２の可変利得アンプＰＧＡ２の後段には第３のロウパス・フィルタＬＰＦ３が、またその後段には第３の可変利得アンプＰＧＡ３が接続されている。さらに、第３の可変利得アンプＰＧＡ３の後段には第４のロウパス・フィルタＬＰＦ４が、またその後段にはゲインを４段階程度に切り替え可能な最終アンプＰＧＡ４が接続されている。可変利得アンプＰＧＡ１〜ＰＧＡ３は、ほぼリニアもしくは最終アンプＰＧＡ４よりも多段階にゲインを調整することができるアンプである。
【００２７】
なお、最終アンプＰＧＡ４は、システム構成が決定すなわち使用するベースバンド回路の種類が決定すれば、そのシステムに応じてゲインが一義的に決まるので、固定ゲインのアンプを用いることができるが、この実施例においては、ゲインを４段階程度に切替え可能なアンプを用いることで、高周波ＩＣ２００の汎用性を高めている。
【００２８】
また、この実施例の高周波ＩＣ２００においては、第１の可変利得アンプＰＧＡ１に対応して第１のオフセット補正回路ＯＦＣ１が、また第２の可変利得アンプＰＧＡ２に対応して第２のオフセット補正回路ＯＦＣ１が、第３の可変利得アンプＰＧＡ３に対応して第３のオフセット補正回路ＯＦＣ３が接続されている。
【００２９】
オフセット補正回路ＯＦＣ１〜ＯＦＣ３は、代表として第１のオフセット補正回路ＯＦＣ１について示されているように、アンプＰＧＡ１の出力電位差をＡＤ変換するＡＤ変換回路ＡＤＣ１と、制御回路３４０内のレジスタＲＥＧ１に保持されている値をＤＡ変換してアンプＰＧＡ１に設けられている電流源に流れる電流値を調整することでオフセットを補正するＤＡ変換回路ＤＡＣ１とから構成されている。制御回路２４２内には、各オフセット補正回路ＯＦＣ１〜ＯＦＣ３に対応したオフセット補正値を保持するレジスタＲＥＧ１〜ＲＥＧ３が設けられており、各アンプの入力端子間を短絡した状態でアンプから出力される信号のレベル差すなわちオフセット電圧がＡＤ変換された値に基づいて、その差（オフセット電圧）を「０」とするような補正値を決定して対応するレジスタに格納する。
【００３０】
さらに、前記制御回路２４２内には、ベースバンド回路３００から供給される可変利得アンプのゲインを指定するデータを保持するレジスタが設けられており、このレジスタの設定値に基づいて前記各アンプＰＧＡ１〜ＰＧＡ４に対するゲイン制御信号ＧＣ１〜ＧＣ４が生成されて供給されるように構成されている。
【００３１】
この実施例の高利得増幅回路２２３においては、スロットとスロットの切替え時に許容されている２０μｓの時間内に、オフセット補正回路ＯＦＣ１〜ＯＦＣ３による可変利得アンプＰＧＡ１〜ＰＧＡ３のオフセットキャンセルを行なうようになっている。可変利得アンプＰＧＡ１〜ＰＧＡ３のゲインは、受信信号のレベル（強度）によって変わるので、オフセットキャンセルを毎回行なう必要があるためである。可変利得アンプＰＧＡ１〜ＰＧＡ３のオフセットキャンセルは、各アンプを直前のスロットでの受信信号レベルに基づいてベースバンドで決定されたゲインに調整した状態で、初段のオフセット補正回路ＯＦＣ１からＯＦＣ２，ＯＦＣ３の順に例えば４μｓずつ動作させ、その後８μｓ程度の安定化期間をおくことで完了する。
【００３２】
なお、後述のように、各可変利得アンプＰＧＡ１〜ＰＧＡ３のオフセットキャンセルは、１段目から順番に行なって行くので、オフセット補正回路ＯＦＣ１〜ＯＦＣ３のＡＤ変換回路は共通にして時分割で使用するように構成することが可能である。ＤＡ変換回路ＤＡＣ１は、例えば電流値がｉ，２ｉ，４ｉ，８ｉ……のような関係にあるｎ種類（ｎは正の整数で、例えば６のような値とされる）の重み電流をｎビットの入力信号に応じて合成し電圧に変換することで、２ｎ段階の電圧値の中から１つを選択して出力することが可能となっている。他のオフセット補正回路ＯＦＣ２，ＯＦＣ３のＡＤ変換回路も同様である。
【００３３】
次に、各段の可変利得アンプＰＧＡとロウパスフィルタＬＰＦの具体的な回路例と、本発明に係るオフセットキャンセル方法の具体的な手順を、図３を用いて説明する。
【００３４】
アンプＰＧＡは、入力差動トランジスタＱ１，Ｑ２およびＱ１，Ｑ２のコレクタと電源電圧Ｖｃｃとの間に接続された抵抗Ｒｃ１，Ｒｃ２、Ｑ１，Ｑ２のエミッタ間に接続された可変抵抗ＶＲ、Ｑ１，Ｑ２のエミッタと接地点との間に接続された定電流源ＣＣ１，ＣＣ２からなる差動増幅段と、Ｑ１，Ｑ２のコレクタにベースが接続されたトランジスタＱ３，Ｑ４およびＱ３，Ｑ４のエミッタと接地点との間に接続された定電流源ＣＣ３，ＣＣ４からなるエミッタフォロワ出力段と、Ｑ１，Ｑ２のコレクタと接地点との間に接続された可変電流源ＶＣ１，ＶＣ２とからなり、Ｑ１，Ｑ２のエミッタ間の可変抵抗ＶＲの抵抗値を制御回路２４２からのゲイン制御信号ＧＣにより変化させることによって利得が変化されるように構成されている。トランジスタＱ１〜Ｑ４はＮＰＮ型バイポーラ・トランジスタである。
【００３５】
ＡＤ変換回路とＤＡ変換回路とからなるオフセット補正回路ＯＦＣは、トランジスタＱ１，Ｑ２のコレクタ電圧を入力とし、Ｑ１，Ｑ２のベース電位差が「０」のときにこのコレクタ電位差が「０」となるように可変電流源ＶＣ１，ＶＣ２の電流を調整する。エミッタフォロワ・トランジスタＱ３，Ｑ４のエミッタ電圧をオフセット補正回路ＯＦＣに入力して、図３に示されているような位置にある可変電流源ＶＣ１，ＶＣ２の電流を調整してエミッタフォロワ出力段を含めた状態でオフセットを補正するように構成しても良い。
【００３６】
また、トランジスタＱ１，Ｑ２のコレクタと接地点との間に可変電流源ＶＣ１，ＶＣ２を設ける代わりに、エミッタフォロワの定電流源ＣＣ３，ＣＣ４を可変電流源に置き換えてオフセット補正回路ＯＦＣでその電流を調整してオフセットを補正するようにしても良い。さらに、可変電流源ＶＣ１，ＶＣ２を入力端子すなわちトランジスタＱ１，Ｑ２のベース端子と接地点との間に設けて、入力端子が図３に示されているような位置またはエミッタフォロワ・トランジスタＱ３，Ｑ４のエミッタに接続されたオフセット補正回路ＯＦＣで可変電流源ＶＣ１，ＶＣ２の電流を調整するようにしても良い。その場合、抵抗Ｒ１１，Ｒ１２のようなベース抵抗をトランジスタＱ１，Ｑ２のベース端子と前段の回路との間に接続するのが望ましい。
【００３７】
ロウパスフィルタＬＰＦは、前記エミッタフォロワ出力段のトランジスタＱ３，Ｑ４のエミッタにベースが接続されたＰＮＰ型のトランジスタＱ５，Ｑ６およびＱ５，Ｑ６のエミッタと電源電圧Ｖｃｃとの間に接続された定電流源ＣＣ５，ＣＣ６からなるエミッタフォロワ型入力段と、Ｑ１，Ｑ２のエミッタに一端が接続された抵抗Ｒ１，Ｒ２と、Ｒ１，Ｒ２と直列に接続された抵抗Ｒ３，Ｒ４と、抵抗Ｒ３，Ｒ４の端子間に接続された容量Ｃ０と、抵抗Ｒ３，Ｒ４と容量Ｃ０との接続ノードにベースが接続されたＮＰＮ型のトランジスタＱ７，Ｑ８およびＱ７，Ｑ８のエミッタと接地点との間に接続された定電流源ＣＣ７，ＣＣ８からなるエミッタフォロワ増幅段と、トランジスタＱ７のエミッタと抵抗Ｒ１とＲ３との接続ノードＮ１との間に接続された容量Ｃ１と、トランジスタＱ８のエミッタと抵抗Ｒ２とＲ４との接続ノードＮ２との間に接続された容量Ｃ２とから、２次のフィルタとして構成されている。Ｑ１１，Ｑ１２は後段のアンプの入力バッファを構成するトランジスタである。
【００３８】
抵抗Ｒ１〜Ｒ４はそれぞれ２２ｋΩのような抵抗値に、容量Ｃ０は１０ｐＦ、Ｃ１，Ｃ２は９０ｐＦのような容量値に設定される。この実施例においては、容量Ｃ０と並列にスイッチ素子ＳＷ０が、また抵抗Ｒ１と並列にスイッチ素子ＳＷ１が、さらに抵抗Ｒ２と並列にスイッチ素子ＳＷ２が接続されており、これらのスイッチ素子ＳＷ０〜ＳＷ２がオフセットキャンセル時にオンまたはオフ状態に制御される。このうち、スイッチ素子ＳＷ１とＳＷ２は同一の制御信号Ｓ１により、またスイッチＳＷ０はＳ１と異なる制御信号Ｓ０によりそれぞれ制御される。スイッチＳＷ１，ＳＷ２を設けないでも時間をかければ正確なオフセットキャンセルが可能であるが、スイッチＳＷ１，ＳＷ２を設けてオンさせることでＳＷ，ＳＷ２を設けない場合よりも短い時間でオフセットキャンセルを行なうことができる。
【００３９】
図４には、オフセットキャンセル時の前記制御信号Ｓ０，Ｓ１のタイミングが示されている。
【００４０】
図４に示されているように、本実施例においては、制御信号Ｓ０，Ｓ１は同時にハイレベルに変化され、その後先ず制御信号Ｓ０がロウレベルに変化され、続いて制御信号Ｓ１がロウレベルに変化される。これにより、スイッチＳＷ０〜ＳＷ２は同時にオン状態にされ、その後先ずスイッチＳＷ０がオフされ、続いてスイッチＳＷ１，ＳＷ２がオフされる。スイッチＳＷ１，ＳＷ２がオン、スイッチＳＷ０がオフされた状態では、アンプＰＧＡの出力端子からは抵抗Ｒ１，Ｒ２が見えないため、フィルタＬＰＦは抵抗Ｒ３，Ｒ４および容量Ｃ０からなる１次のフィルタとして作用する。
【００４１】
なお、オフセットキャンセル時にスイッチ素子ＳＷ０をオン状態にさせるのは、容量Ｃ０に電荷が残った状態でオフセットキャンセル動作を行なわせると、正確なオフセットキャンセルが行なえないためである。アンプＰＧＡ１〜ＰＧＡ３のオフセットキャンセルは、１段目から順番に同じ手順で行なって行くので、以下代表として初段のアンプＰＧＡ１のキャリブレーション動作を説明し、他のアンプのキャリブレーション動作の説明は省略する。
【００４２】
初段のアンプＰＧＡ１のキャリブレーションにおいては、スイッチＳＷ０〜ＳＷ２がすべてオンされた状態で例えばアンプＰＧＡ１の入力側に設けられたスイッチ素子がオンされることにより入力端子ＩＮ１，ＩＮ２に同一レベルの電圧が入力される。この状態でオフセット補正回路ＯＦＣを動作させて逐次比較法でアンプＰＧＡの増幅段の出力オフセットが「０」に近づくように可変電流源ＶＣ１，ＶＣ２の電流を調整する（図４の期間Ｔ１）。
【００４３】
これにより、アンプの出力オフセットは例えば４ｍＶような分解能以下の値に校正される。従って、オフセット補正直後のフィルタＬＰＦの入力電位差は４ｍＶ以下にされる。なお、初段のアンプＰＧＡ１のキャリブレーションに際しては、前段のミキサの入力端子間に設けられたスイッチ素子をオンさせることによりミキサのオフセットを含めた状態で補正を行なようにしても良い。これにより、初段のアンプのオフセットの補正と同時にミキサのオフセットの補正を行なうことができ、受信系回路の精度が向上する。図３において、符号ＳＷ００が付されているスイッチは、初段のアンプＰＧＡ１の入力端子間またはミキサの入力端子間その他アンプＰＧＡ１の入力側に設けられ、アンプＰＧＡ１の入力電位を同電位にするためのスイッチを仮想的に示したものである。
【００４４】
初段のアンプＰＧＡ１のオフセットの補正が終了するとフィルタＬＰＦ内のスイッチＳＷ１，ＳＷ２がオンのままＳＷ０がオフされる（図４のタイミングｔ１）。スイッチＳＷ０がオンされている間は後段のアンプＰＧＡ２の入力電位差は「０」であるが、スイッチＳＷ０がオフされると前段のアンプに残った出力オフセット（４ｍＶ以下）がフィルタＬＰＦを介して後段のアンプＰＧＡ２の入力端子に伝達され、図４の期間Ｔ２のように、後段のアンプＰＧＡ２の入力電位Ｖｉｎ１，Ｖｉｎ２がオフセットΔＶｏｆｆ分だけ開く。ただし、このときフィルタＬＰＦはスイッチＳＷ１，ＳＷ２がオン状態にされているため過渡応答特性の良い１次のフィルタとして動作し、入力電位Ｖｉｎ１，Ｖｉｎ２はリンギングを起こすことなく短時間に安定する。
【００４５】
続いて、スイッチＳＷ１，ＳＷ２がオフされる（図４のタイミングｔ２）。すると、フィルタＬＰＦが１次フィルタから過渡応答の遅い２次フィルタに変化するため、前段のアンプの出力オフセットによって後段のアンプの入力電位Ｖｉｎ１，Ｖｉｎ２が、図４の期間Ｔ３のように変動する。ただし、この変動は正相側と負相側で同じように生じるため、後段のアンプに対して同相成分として入力される。ここで、後段のアンプは差動アンプであるため、そのＣＲＭＭ（同相成分除去比）特性により後段のアンプの出力には変化が現われない。
【００４６】
従って、前段のアンプのキャリブレーションが終了し、スイッチＳＷ０をオフさせて前段のアンプの出力オフセットを後段のアンプの入力端子に伝達した後速やかに後段のアンプのキャリブレーション動作を開始することができ、高利得増幅部全体のオフセット補正に要する時間をフィルタとして１次のフィルタを使用している場合とほぼ等しい時間まで短縮することができるようになる。
【００４７】
図５には、図３のロウパスフィルタＬＰＦとしてスイッチＳＷ０〜ＳＷ２を有する２次フィルタを使用した高利得増幅部において、スイッチＳＷ１，ＳＷ２をＳＷ０と同じタイミングでオン、オフ制御した場合と、図４のようにスイッチＳＷ１，ＳＷ２をＳＷ０と異なるタイミングでオフ制御した場合の後段のアンプの出力をシミュレーションによって求めた波形を示す。
【００４８】
図５において、実線Ａで示されているのが本発明の実施例のように、スイッチＳＷ１，ＳＷ２をＳＷ０と異なるタイミングでオフ制御した場合の後段のアンプの出力波形、破線Ｂで示されているのはスイッチＳＷ１，ＳＷ２をＳＷ０と同一のタイミングでオフ制御した場合の後段のアンプの出力波形である。なお、図５に示されている符号ｔ０〜ｔ２は図４に示されている同一の符号と同じタイミングを表わしている。
【００４９】
図５より、タイミングｔ１でスイッチＳＷ０のみオフさせたときに後段のアンプの差動出力（波形Ａ）は所定のレベルに向って広がり、所定のレベルに達したタイミングｔ２でスイッチＳＷ１，ＳＷ２がオフされると一瞬波形にノイズが現われるが直ちに所定のレベルに落ち着くことが分かる。一方、タイミングｔ１でスイッチＳＷ０〜ＳＷ２を全て同じにオフさせるようにした場合には、スイッチがオフされたときに後段のアンプの差動出力（波形Ｂ）が所定のレベルをオーバーシュートするように大きく広がった後アンダーシュートを起こすつまりリンギングを生じながら徐々に所定のレベルに落ち着いて行くことが分かる。従って、本発明の実施例のように、キャリブレーションの際にスイッチＳＷ１，ＳＷ２をＳＷ０よりも遅いタイミングでオフさせるように制御することにより、後段のアンプの出力を早期に安定化させることができる。
【００５０】
また、スイッチＳＷ０を設けないで抵抗Ｒ１，Ｒ２や容量Ｃ１，Ｃ２の値を小さくして時定数を下げるつまりフィルタの特性を犠牲にして出力を素早く収束させ次段のオフセットキャンセル動作の開始タイミングを早くさせるという考え方もあるが、スイッチＳＷ０を設けて実施例のようにスイッチＳＷ１，ＳＷ２をＳＷ０よりも遅いタイミングでオフさせるように制御することで、フィルタの特性を急峻に保ったままオフセットキャンセル時間を短縮することができる。
【００５１】
なお、上記実施例においては、初段のアンプから順番にオフセットキャンセル動作を行なっているが、差動信号を同電位にするための短絡用スイッチ素子（図３のＳＷ０）を例えば後段のアンプの入力トランジスタＱ１１，Ｑ１２のベース端子間のような位置に設けることにより、３段全てのアンプのオフセットキャンセルを並行して同時に行なうことも可能である。ただし、実施例のように初段のアンプから順番にオフセットキャンセル動作を行なうことにより、前段の回路で多少オフセットが残ってもそれを後段のアンプに伝えて前段で残ったオフセットを含んで後段のアンプのオフセットキャンセルを行なうことができるため、高利得増幅部全体としてのオフセットを低減することができるという利点がある。
【００５２】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明はそれに限定されるものでない。例えば前記実施例では、ＰＧＡ回路を構成する可変利得アンプが４段設けられているものを説明したが、可変利得アンプの段数は４段に限定されず、２段または３段あるいは５段以上であっても良い。また、前記実施例では、フィルタ回路は２次のフィルタ回路であり抵抗と並列のスイッチ素子がオン状態にされることに応じて１次のフィルタ回路に変更されるようにしたが、フィルタ回路として３次以上のフィルタを用いオフセットキャンセル時にこれを２次または１次のフィルタに切り替えるように構成しても良い。
【００５３】
また、実施例の回路（図３）においては、フィルタ回路に設けられ差動信号を同電位にするためのスイッチ素子ＳＷ０をトランジスタＱ７とＱ８のベース端子間に設けているが、トランジスタＱ５，Ｑ６のエミッタ端子間あるいは抵抗Ｒ１〜Ｒ４の接続ノードＮ１，Ｎ２間、トランジスタＱ３，Ｑ４のエミッタ端子間、トランジスタＱ７，Ｑ８のエミッタ端子間、トランジスタＱ１１，Ｑ１２のエミッタ端子間に設けるようにしても良い。フィルタ回路も図３に示されているものに限定されず、例えば抵抗Ｒ１〜Ｒ４の接続ノードＮ１，Ｎ２とトランジスタＱ７，Ｑ８のエミッタ端子との間に容量Ｃ１，Ｃ２を接続する代わりに、接続ノードＮ１とＮ２との間に容量を接続した回路やオペアンプを用いたアクティブフィルタなどであっても良い。
【００５４】
さらに、前記実施例においては、可変利得アンプとフィルタ回路とで構成された増幅部におけるオフセットのキャンセル方法を説明したが、この発明は利得が固定である差動アンプとフィルタ回路とからなる増幅部におけるオフセットのキャンセルにも適用することができる。
【００５５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＥＤＧＥ対応の携帯電話機に用いられる高周波ＩＣに適用した場合について説明したが、本発明はそれに限定されるものでなく、無線通信システムを構成するダイレクトコンバージョン方式の高周波処理用半導体集積回路一般に広く利用することができる。
【００５６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００５７】
すなわち、本発明に従うと、受信信号を増幅する複数の可変利得アンプとロウパス・フィルタとが多段接続された高利得増幅回路を必要とするダイレクトコンバージョン方式の通信用半導体集積回路（高周波ＩＣ）において、所定の時間内に高利得増幅回路のオフセットキャンセル動作を完了することができるようになる。
【００５８】
さらに、本発明に従うと、ＥＤＧＥ方式のような振幅変調を伴なう受信信号を増幅するための高利得増幅回路に周波数特性が急峻な高次数のロウパス・フィルタを設けた場合にも、所定の時間内にオフセットキャンセル動作を完了することができ、これにより複数の無線通信システムに対応可能な汎用性の高い通信用半導体集積回路を提供することができるようになるという効果がある。
【図面の簡単な説明】
【図１】本発明を適用して好適なシステムの一例として、ＥＤＧＥ対応の移動体通信システムを構成する高周波ＩＣとシステム全体の構成例を示すブロック図である。
【図２】高利得増幅回路の実施例を示すブロック図である。
【図３】可変利得アンプの具体例を示す回路図である。
【図４】高利得増幅回路におけるオフセットキャンセル時のスイッチのオン，オフ・タイミングを示すタイミングチャートである。
【図５】ロウパスフィルタとして２次フィルタを使用した高利得増幅部において、フィルタ内のスイッチＳＷ０〜ＳＷ２を同じタイミングでオン、オフ制御した場合と、スイッチＳＷ１，ＳＷ２をＳＷ０と異なるタイミングでオフ制御した場合の後段のアンプの出力をシミュレーションによって求めた波形を示す波形図である。
【図６】本発明を適用して有効なＧＳＭ方式の無線通信システムにおけるタイムスロットの例を示す説明図である。
【図７】ＧＳＭ方式の無線通信システムにおける信号波形とＥＤＧＥ方式の信号波形を示す波形図である。
【図８】ＧＳＭ方式の無線通信システムにおいて必要とされるフィルタの特性とＥＤＧＥ方式の無線通信システムにおいて必要とされるフィルタの特性を示す周波数特性図である。
【符号の説明】
ＰＧＡ１〜ＰＧＡ３  可変利得アンプ
ＦＬＴ１〜ＦＬＴ４  フィルタ
ＰＧＡ４  最終アンプ
ＯＦＣ１〜ＯＦＣ３  オフセット補正回路
１００  送受信用アンテナ
１１０  送受信切替え用のスイッチ
１２０  高周波フィルタ
１３０  高周波電力増幅回路
１４０  高周波発振器（ＲＦＶＣＯ）
２００  高周波ＩＣ
２１０  受信系回路
２１１  ロウノイズ・アンプ
２１２  受信側ミキサ
２１３  高利得増幅部
２２０  送信系回路
２２１  変調回路
２２２  送信用発振器（ＴＸＶＣＯ）
２２３  ミキサ
２２５  位相検出回路
２２６  チャージポンプ
２２７  ループフィルタ
２４０  制御回路
２４１，２４４  分周回路
３００  ベースバンド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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