(57)【要約】      （修正有）【課題】同一基板上に高い電流駆動能力を持つトランジスタ構造と高いドレイン耐圧を持つトランジスタ構造を少ない工程数で同時に形成する。【解決手段】絶縁基板１の上に下地酸化膜２とａ−Ｓｉ膜３を成膜し、不純物イオンａを打ち込み、レーザ光ｂを照射して溶融・再結晶化し、ｐ型の多結晶シリコン膜３を生成、島状に加工する。ゲート酸化膜５、ゲート電極５ｅを形成する。パッシベーション膜６を成膜し、電極取り出し用コンタクトホールｃを形成した後、デプレッション型トランジスタ側をレジスト材ｒで被覆し、ゲート電極５ｅをマスクにしてエンハンスメント型トランジスタ側に不純物イオンａを打ち込み、ｎ型のソース領域７とドレイン領域８を形成する。レーザ光ｂを照射してイオン注入した不純物の活性化と注入時に損傷を受けた結晶の回復処理を行う。次に、デプレッション型トランジスタ側のレジスト材ｒを除去した後、電極用メタル９を形成する。【選択図】      図５
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【特許請求の範囲】
【請求項１】
各層の膜厚が同一の半導体層を有する同一構造のエンハンスメント型トランジスタとデプレッション型トランジスタを直接または間接的に同一基板上に形成することを特徴とする半導体装置。
【請求項２】
前記エンハンスメント型トランジスタとデプレッション型トランジスタのｐｎ属性を異なるものにすることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記エンハンスメント型トランジスタのチャネル領域とデプレッション型トランジスタのボディ領域を同一のｐｎ属性と不純物濃度で形成することを特徴とする請求項１記載の半導体装置。
【請求項４】
アクティブマトリクス駆動回路の画素部とその周辺駆動回路を同一基板上に組み込むときは、
前記デプレッション型トランジスタを画素部に用い、
前記エンハンスメント型トランジスタの少なくとも一部は周辺駆動回路に用いることを特徴とする請求項１記載の半導体装置。
【請求項５】
同一プロセスにおいて各層の膜厚が同一の半導体層を有する同一構造のエンハンスメント型トランジスタとデプレッション型トランジスタを直接または間接的に同一基板上に形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は多結晶半導体薄膜基板、その製造法、半導体装置、半導体装置の製造方法および電子装置に係わり、特に多結晶膜（多結晶半導体薄膜）の表層部分に電界効果トランジスタを製造する技術および前記電界効果トランジスタを製造するための多結晶半導体薄膜基板ならびに前記電界効果トランジスタを組み込んだ液晶表示装置や情報処理装置等の電子装置の製造技術に適用した有効な技術に関する。
【０００２】
【発明が解決しようとする課題】
アクティブマトリクス駆動を行う液晶ディスプレイや有機ＥＬディスプレイ等において、画素トランジスタと、周辺のドライバ回路を同一基板上（同一基板でなくとも同一のプロセスで形成する場合も含む）に形成することが求められている。液晶駆動電圧は通常のロジック回路に比べて駆動電圧が大きいため、耐圧の高いトランジスタが必要となる。例えば、シリコン基板やガラス基板、あるいはプラスチック基板上の少なくとも局所的な領域が単結晶に近い特性を持つように半導体薄膜を形成し、その領域に薄膜トランジスタを形成した場合、図１のような従来のトランジスタ構造では、チャネル長を長くしてもドレイン耐圧が大きくならない場合がある。チャネル長を長くしてドレイン耐圧を改善できた場合でもトランジスタサイズが大きくなるため、レイアウト上の問題ばかりでなく負荷容量が大きくなる等問題が多い。この問題を解決するために、高いドレイン耐圧を必要とするトランジスタにはオフセット領域に比較的低濃度の不純物を添加してドレイン端の電界強度を緩和するＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ−Ｄｒａｉｎ）を付加した構造がよく用いられるが、低濃度不純物の導入プロセスが追加となり、製造工程数が増えるため好ましくない場合がある。
【０００３】
一方で、図２のようなデプレッション型トランジスタは、構造の単純さゆえに単体では少ない工程数で製造でき、高いドレイン耐圧を持たせることができるが、一般的に電流駆動能力が低いこと、およびエンハンスメント型とデプレッション型を同一基板上に形成すると、ドープする不純物の極性や濃度が異なるため製造工程数が増える等の問題がある。
【０００４】
エンハンスメント型ｎチャネルＭＯＳトランジスタの場合、図１に示すように、ｐ型のｐ−Ｓｉ膜３に高濃度ｎ型（ｎ＋）のソース領域７とドレイン領域８が作られ、その間のチャネル領域の上に二酸化シリコン（ＳｉＯ２）からなるゲート酸化膜５と、その上にゲート電極５ｅが形成される。
また、ソース領域７とドレイン領域８にはソース電極７ｅとドレイン電極８ｅがそれぞれオーミック接触される。
以上のような構成で、ゲート電極５ｅにゲート電圧Ｖｇ＞０を加えると、Ｖｇ＝０ではドレイン電流Ｉｄは流れないが（ノーマリオフ）、Ｖｇを徐々に上げていくと、チャネル領域が反転層で結ばれ、Ｖｇ≧Ｖｔ（しきい値電圧）でドレイン電流Ｉｄが流れ始め、Ｖｇを高くするほど反転層が広がってＩｄが増加する。
【０００５】
デプレッション型ｐチャネルＭＯＳトランジスタの場合、図２に示すように、ｐ型のｐ−Ｓｉ膜３にソース領域７とドレイン領域８が作られ、その間のボディ領域の上にゲート酸化膜５と、その上にゲート電極５ｅが形成される。
また、ソース領域７とドレイン領域８にはソース電極７ｅとドレイン電極８ｅがそれぞれオーミック接触される。
以上のような構成で、ゲート電極５ｅにゲート電圧Ｖｇ＞０を加えると、Ｖｇ＝０でドレイン電流Ｉｄが流れ（ノーマリオン）、Ｖｇを徐々に上げていくと、ボディ領域の空乏層が広がってチャネルを狭くし、Ｖｇを高くするほどＩｄが減少する。
【０００６】
以上に述べたように、同一基板上（同一基板でなくとも同一のプロセスで形成する場合も含む）に高い電流駆動能力を持つトランジスタ構造と高いドレイン耐圧を持つトランジスタ構造を少ない工程数で形成することが望まれている。
トランジスタをＬＤＤ構造とすることでドレイン耐圧を高くすることができるが工程数が増える。少ない工程数（例えばＬＤＤ構造を持たないトランジスタを製造するための工程数）で同時に上記２種類のトランジスタを形成することは難しい。
【０００７】
そこで本発明は、同一基板上に高い電流駆動能力を持つトランジスタ構造と高いドレイン耐圧を持つトランジスタ構造を少ない工程数で同時に形成することを目的になされたものである。
【０００８】
【課題を解決するための手段】
かかる目的を達成するために、本発明は以下のように構成した。
【０００９】
すなわち、本発明の半導体装置は、各層の膜厚が同一の半導体層を有する同一構造のエンハンスメント型トランジスタとデプレッション型トランジスタを直接または間接的に同一基板上に形成することにより、上記目的が達成される。
【００１０】
また、前記エンハンスメント型トランジスタとデプレッション型トランジスタのｐｎ属性を異なるものにする。
【００１１】
また、前記エンハンスメント型トランジスタのチャネル領域とデプレッション型トランジスタのボディ領域を同一のｐｎ属性と不純物濃度で形成する。
【００１２】
また、アクティブマトリクス駆動回路の画素部とその周辺駆動回路を同一基板上に組み込むときは、前記デプレッション型トランジスタを画素部に用い、前記エンハンスメント型トランジスタの少なくとも一部は周辺駆動回路に用いる。
【００１３】
また、本発明の半導体装置の製造方法は、同一プロセスにおいて各層の膜厚が同一の半導体層を有する同一構造のエンハンスメント型トランジスタとデプレッション型トランジスタを直接または間接的に同一基板上に形成することにより、上記目的が達成される。
【００１４】
【発明の実施の形態】
以下に図面を参照して、本発明の実施の形態について説明する。
【００１５】
上述の問題を解決するためには、同一基板上（同一基板でなくとも同一のプロセスで形成する場合も含む）の、高いドレイン耐圧を必要とするトランジスタにデプレッション型構造を用い、高い電流駆動能力を必要とするトランジスタにエンハンスメント型構造を用いるとよい。この場合に製造工程数を増やさないために、半導体層に注入する不純物の種類（極性）やその濃度以外は同一の構造とする。例えば、エンハンスメント型構造は図１の構造とし、デプレッション型構造は図２の構造とし各層の膜厚は同一とする。また、不純物ドーピングの製造工程数を増やさないためには、半導体層に注入する不純物は、図１に示すように、エンハンスメント型をｎチャネルで構成する場合は、図２に示すように、デプレッション型をｐチャネルで構成し、逆に、図３に示すように、エンハンスメント型をｐチャネルで構成する場合は、図４に示すように、デプレッション型をｎチャネルで構成する。また、エンハンスメント型のチャネル領域の不純物濃度を膜厚方向に分布を持たせる場合も、デプレッション型のボディ領域の不純物濃度を膜厚方向に同様の分布を持たせる。
特にエンハンスメント型のチャネル領域とデプレッション型のボディ領域を同じ極性の不純物を同じ濃度分布で（同一製造プロセスで）形成することにより、工程数を増やすことなく製造できる。
【００１６】
図５に、本発明を実施した半導体装置の製造工程の断面図を示す。
図５において、（１）〜（２）に示すように、絶縁基板１の上に下地酸化膜２とａ−Ｓｉ膜３を成膜し、これにボロンなどの不純物イオンａを打ち込み、さらにレーザ光ｂを照射して溶融・再結晶化し、ｐ型のｐ−Ｓｉ膜３を生成する。
次に、（３）〜（４）に示すように、その上に保護酸化膜４を成膜し、レジスト材ｒを塗布してパターンを露光し、ｐ−Ｓｉ膜３を島状に加工した後、レジスト材ｒを除去する。
次に、（５）〜（６）に示すように、その上にゲート酸化膜５を堆積して、その上にゲート電極５ｅを形成し、レジスト材ｒを塗布してパターンを露光し、ゲート電極５ｅを島状に加工した後、レジスト材ｒを除去する。
次に、（７）〜（８）に示すように、その上にパッシベーション膜６を成膜し、レジスト材ｒを塗布してパターンを露光し、電極取り出し用コンタクトホールｃを形成した後、レジスト材ｒを除去する。
次に、（９）〜（１０）に示すように、デプレッション型トランジスタ側をレジスト材ｒで被覆し、ゲート電極５ｅをマスクにしてエンハンスメント型トランジスタ側にリンなどの不純物イオンａを打ち込み、ｎ型のソース領域７とドレイン領域８を形成する。
さらに、レーザ光ｂを照射してイオン注入不純物の活性化と注入時に損傷を受けた結晶の回復処理を行う。
次に、（１１）〜（１２）に示すように、デプレッション型トランジスタ側のレジスト材ｒを除去した後、電極用メタル９を形成する。
そして、レジスト材ｒを塗布してパターンを露光し、電極用メタル９を各電極に切り離した後、レジスト材ｒを除去する。
【００１７】
エンハンスメント型トランジスタのソースおよびドレインは一般的にソース、ドレインの寄生抵抗を低減するために高い不純物濃度とする。チャネル領域は意図的に不純物を加えない場合もあるが、一般的にはしきい電圧制御のためにソース、ドレインにドープしたものとは逆極性の不純物を低濃度でドープする。
よって、チャネル領域の濃度は必要なしきい電圧によって規定されることが多い。
デプレッション型においてもボディ領域の濃度によってしきい電圧やドレイン耐圧が変化するが、比較的許容範囲が広い。よってデプレッション型の不純物濃度をエンハンスメント型の不純物濃度で規定する（同一にする）ことができる。よって、エンハンスメント型とデプレッション型を同一製造プロセスで形成することができ、高い電流駆動能力を持ったトランジスタと高いドレイン耐圧を持ったトランジスタを同一製造プロセスで更に工程数を増やすことなく製造することができるため、製造コストの低減に役立つ。
【００１８】
【実施例】
高電流駆動能力を持つエンハンスメント型トランジスタと高耐圧であるデプレッション型トランジスタを同一製造プロセスで形成する。その際、デプレッション型トランジスタのボディ領域の不純物濃度はエンハンスメント型のチャネル濃度と同じとし、エンハンスメント型のしきい電圧が所望の電圧となるように決める。デバイスシミュレーションにより、エンハンスメント型、およびデプレッション型トランジスタのしきい電圧のチャネル濃度依存性を計算した。計算においてソースおよびドレインの不純物濃度は十分高く、１．０Ｅ＋２０（ｃｍ−３）とし、ソース電極およびドレイン電極は半導体層とオーミック接触とし、ゲート電極はｎ＋ポリシリコンゲートとした。
【００１９】
図６〜９に、計算結果に基づくＩｄ−Ｖｇ特性のチャネル濃度依存性グラフを示す。
図６、７は、ｎチャネルとｐチャネルのエンハンスメント型トランジスタのもので、図８、９は、ｎチャネルとｐチャネルのデプレッション型トランジスタのものである。
また、図１０に、計算結果に基づくデプレッション型トランジスタのドレイン耐圧の不純物濃度依存性グラフを示す。
これより、チャネル濃度でエンハンスメント型トランジスタのしきい電圧を制御することができ（図６、図７）、デプレッション型トランジスタの場合もこの不純物濃度の範囲内でトランジスタ動作させる（図８、図９）ことができるだけでなく、ドレイン耐圧も高く設計することができる（図９）。この結果から、同一プロセスかつ工程数を増やさずに、高電流駆動能力を持つトランジスタと高耐圧トランジスタを形成することが可能である。
【００２０】
【発明の効果】
以上説明したように、本発明によれば、エンハンスメント型トランジスタとデプレッション型トランジスタの各層の膜厚と構造を同一にすると共に、ドープする不純物の極性と濃度を同一に規定するので、同一の成膜工程、同一のリソグラフィ工程、同一の不純物添加工程で、高い電流駆動能力を持つトランジスタ構造と高いドレイン耐圧を持つトランジスタ構造を同時に同一基板上に形成することができる。
【図面の簡単な説明】
【図１】エンハンスメント型ｎチャネルトランジスタの断面図である。
【図２】デプレッション型ｐチャネルトランジスタの断面図である。
【図３】エンハンスメント型ｐチャネルトランジスタの断面図である。
【図４】デプレッション型ｎチャネルトランジスタの断面図である。
【図５】本発明を実施した半導体装置の製造工程の断面図である。
【図６】ｎチャネルエンハンスメント型のチャネル濃度依存性グラフである。
【図７】ｐチャネルエンハンスメント型のチャネル濃度依存性グラフである。
【図８】ｎチャネルデプレッション型のチャネル濃度依存性グラフである。
【図９】ｐチャネルデプレッション型のチャネル濃度依存性グラフである。
【図１０】デプレッション型のドレイン耐圧の不純物濃度依存性グラフである。
【符号の説明】
１            絶縁基板
２            下地酸化膜
３            ａ−Ｓｉ膜（ｐ−Ｓｉ膜）
４            保護酸化膜
５            ゲート酸化膜
５ｅ            ゲート電極
６            パッシベーション膜
７            ソース領域
７ｅ            ソース電極
８            ドレイン領域
８ｅ            ドレイン電極
９            電極用メタル
ａ            不純物イオン
ｂ            レーザ光
ｃ            電極取り出し用コンタクトホール
ｒ            レジスト材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004172350.tif 000009
【図８】
2004172350.tif 000010
【図９】
2004172350.tif 000011
【図１０】
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