(57)【要約】【課題】電子装置の入力信号と該電子装置の出力信号間の時間差を調整する遅延回路において、より簡単な回路構成でもって、遅延差を検出し調整する回路を実現する。【解決手段】出力信号と入力信号とに応じた係数の実数値の信号と虚数値の信号のいずれか一方を選択すると共に該選択された信号の符号を反転して出力するか符号をそのまま出力するかを選択し、該選択された値の平均値の信号を時間差信号として出力する。【選択図】  図１
2004172913.tif 000002
【特許請求の範囲】
【請求項１】
電子装置の入力信号と該電子装置の出力信号間の時間差を調整する遅延回路において、
前記入力信号を遅延調整し、該遅延調整された信号を出力する遅延調整部と、
前記遅延調整された入力信号と前記出力信号間の所定の相関を示す係数を求める相関部と、
前記相関部で求められた係数の実数値の信号と虚数値の信号のいずれか一方を選択すると共に該選択された信号の符号を反転して出力するか符号をそのまま出力するかを選択し、該選択された値の平均値の信号を時間差信号として出力する選択・平均化部と、
前記相関部で求められた係数の平均値を求め、該平均値の信号から前記選択・平均化部の選択を制御するための選択制御信号を出力する選択制御部と、
前記選択・平均化部から出力する時間差信号に応じて前記遅延調整部の遅延量を制御するための遅延量制御信号を出力する遅延制御回路とを有し、
前記入力信号と前記出力信号間の時間差を所定の遅延量とすることを特徴とする遅延回路。
【請求項２】
高周波帯の入力信号を電力増幅する電力増幅回路の出力信号と前記入力信号相互のレベル誤差、位相誤差、および遅延誤差をそれぞれ調整するレベル調整回路、位相調整回路、および遅延回路を備える調整回路と、該調整された入力信号と出力信号とから前記電力増幅回路で発生する歪み成分を検出し該検出された歪み成分に応じた歪み補償信号を生成する歪み補償信号生成回路とを有する歪補償回路において、
前記遅延回路は、
前記入力信号を遅延調整し、該遅延調整された信号を出力する遅延調整部と、
前記遅延調整された入力信号と前記出力信号間の所定の相関を示す係数を求める相関部と、
前記相関部で求められた係数の実数値の信号と虚数値の信号のいずれか一方を選択すると共に該選択された信号の符号を反転して出力するか符号をそのまま出力するかを選択し、該選択された値の平均値の信号を時間差信号として出力する選択・平均化部と、
前記相関部で求められた係数の平均値を求め、該平均値とされた信号から前記選択・平均化部の選択を制御するための選択制御信号を出力する選択制御部と、
前記選択・平均化部から出力する時間差信号に応じて前記遅延調整部の遅延量を制御するための遅延量制御信号を出力する遅延制御回路とを有し、
前記入力信号と前記出力信号間の時間差を所定の遅延量とすることを特徴とする歪補償回路。
【発明の詳細な説明】
【０００１】
【発明に属する技術分野】
本発明は、高周波電力増幅器等の電子装置に用いられる歪補償回路に係わり、特に、歪補償回路の歪補償動作を適正なものとするための、上述の電子装置の入力信号と出力信号間の時間差を検出したりその時間差を無くするように調整したりする遅延制御技術に関する。
【０００２】
【従来の技術】
従来の前置歪補償器の遅延制御技術としては、特開２００１−１６８７７４号公報に記載のものがある。この従来の技術において、入力信号を復調するための入力復調部へはデジタルベースバンド信号Ｉ１（ｒｅａｌ）とＱ１（ｉｍａｇ）が入力される。一方、信号Ｉ１，Ｑ１とはとは遅延と位相が異なる、例えば、入力信号を電力増幅した電力増幅器の出力信号Ｉ２（ｒｅａｌ）とＱ２（ｉｍａｇ）が、出力復調部へ入力される。これら遅延と位相がそれぞれ異なる２つの信号を、複素乗算器にて複素乗算し、さらに複素相関を取ってｒｅａｌ信号とｉｍａｇ信号を求める。ここで得られたｒｅａｌ信号及びｉｍａｇ信号をｒｅａｌ積分回路及びｉｍａｇ積分回路でもって積分化処理し、その後、ピタゴラス変換器にてデカルト座標から極座標に変換する。ピタゴラス変換後の振幅データは相関ピーク検出４５を介して遅延／位相検出回路でもって遅延差を検出し、その検出結果を基に入力信号と出力信号の時間差を調整する。
【０００３】
【特許文献１】
特開２００１−１６８７７４号公報
【０００４】
【発明が解決しようとする課題】
上述の従来の技術では、遅延差を検出するために、相関演算やピタゴラス変換等を実現するための大規模な回路が必要であり、そのような回路構成を採用した装置を実現するためには費用がかさむこととなる。
【０００５】
本発明の目的は、より簡単な回路構成でもって、遅延差を検出し調整する回路を実現することにある。
【０００６】
【課題を解決するための手段】
本発明は上記の課題を解決するため、
電子装置の入力信号と該電子装置の出力信号間の時間差を調整する場合に、入力信号を遅延調整しその遅延調整された信号を出力するとともに、その遅延調整された入力信号と前記出力信号間の所定の相関を示す係数を求め、その求められた係数の実数値の信号と虚数値の信号のいずれか一方を選択すると共にその選択された信号の符号を反転して出力するか符号をそのまま出力するかを選択してその選択された値の平均値の信号を時間差信号として出力し、係数の平均値を求めると共にその平均値の信号に応じて上述の選択動作を制御し、さらに、上述の時間差信号に応じて上記時間差調整を制御することで、入力信号と出力信号間の時間差を所定の遅延量とするものである。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図を用いて説明する。先ず、本発明に関わる電力増幅器のブロック構成について、図２を用いて説明する。この図において、ＯＦＤＭ変調器１から出力された入力信号は、本発明の歪補償回路２に入力される。この入力信号は、入力復調回路４に入力され、ここで、入力復調回路４が備えるＡＧＣ回路にて適正なレベルに調整されると共に、ベースバンド帯の信号に復調される。復調された信号は、乗算器２５および遅延器２４へ入力される。遅延器２４で適切な遅延調整が施された入力信号は、歪補償演算回路３に入力される。乗算器２５の出力信号は出力変換回路５で直交変調され、Ｄ／Ａ変換してアナログ信号に変換された後、歪補償回路２から出力されてＩＦ／ＵＨＦ変換器８に入力される。ＩＦ／ＵＨＦ変換器８にてＵＨＦ帯の周波数に変換され、さらに、電力増幅回路９にて規定のレベルに電力増幅される。ここで、上述の歪み成分を含んだ信号として電力増幅回路９から出力される。電力増幅回路９から出力された出力信号は、方向性結合器１０に入力し、さらに、ＢＰＦ１１を介してアンテナ１２より電波送信される。
【０００８】
一方、方向性結合器では出力信号が分配されて、ＵＨＦ／ＩＦ変換器１２にてＩＦ帯へ周波数変換された出力信号は、歪補償回路２に入力される。この出力信号は出力復調回路６でＡ／Ｄ変換してデジタル信号に変換され、その変換された出力信号は直交復調され、さらに、出力復調回路６が有するＡＧＣ回路にて適正なレベルに調整されると共に、同じく位相器で適切な位相特性に調整されて、歪補償回路２に入力される。
【０００９】
ここで、本発明の遅延回路２４により、歪補償回路２に入力される入力信号の遅延時間を調整し、入力信号と出力信号間の時間差がなくなるように調整している。
【００１０】
以下、図１を用いて本発明の遅延回路の一実施例について説明する。この図において、１０１は、入力信号を遅延調整し、その遅延調整された信号を出力する遅延調整部である。１０２は、遅延調整された入力信号と出力信号間の所定の相関を示す係数を求める相関部である。１０３は、相関部１０２で求められた係数の実数値の信号と虚数値の信号のいずれか一方を選択すると共に、その選択された信号の符号を反転して出力するか符号をそのまま出力するかを選択し、そのように選択された値の平均値の信号を時間差信号として出力する選択・平均化部である。１０４は、相関部１０２で求められた係数の平均値を求め、その平均値の信号から選択・平均化部１０３の選択を制御するための選択制御信号を出力する選択制御部である。そして、７８は、選択・平均化部１０３から出力する時間差信号に応じて遅延調整部１０１の遅延量を制御するための遅延量制御信号を出力する遅延制御回路である。
【００１１】
以下、上述の各部を構成する回路とその動作について説明する。ＯＦＤＭ変調器１から端子４７へ入力されたデジタルベースバンド信号（入力信号）ｘ１と、電力増幅器９から出力され、入力信号ｘ１と同一内容の信号でかつ遅延と位相が異なるデジタルベースバンド信号（出力信号）ｘ２とが遅延回路２４へ入力される。
【００１２】
ここで、入力信号ｘ１は遅延調整部１０１の遅延粗調整回路７０（ＣＯＡＲＳＥ）及び遅延微調整回路７１（ＦＩＮＥ）を介して、遅延調整部１０１から出力される。この遅延粗調整回路７０は所定の１クロック単位で遅延量を可変出来る遅延調整回路であり、また、遅延微調整回路７１は、例えば９ｔａｐのＦＩＲフィルタで構成された、１／３２クロック単位で遅延量を可変出来る遅延調整回路である。この遅延調整部１０１の出力信号は、一つは減算器（減算用の加算器）８３へ、もう一つは遅延回路７２を二段介してその減算器８３へ入力される。その減算器８３の出力信号は、共約複素数変換回路（複素共役化回路：ｃｏｎｊ）８１にて共約複素数の信号に変換され、複素乗算器８４に入力される。
【００１３】
一方、出力信号ｘ２は減算器８３へ入力され、そこで２つの遅延回路７２のうち前段の遅延回路７２から出力された入力信号ｘ３とで減算処理される。その減算結果の信号が上述の複素乗算器８４に入力される。
【００１４】
上述の２つの信号を入力した複素乗算器８４の乗算結果の信号は、ｒｅａｌ回路８６とｉｍａｇ回路８７とを介して、ｒｅａｌ信号とｉｍａｇ信号とがそれぞれスイッチ７３に入力される。このスイッチ７３では、切替信号ｘ４にてｒｅａｌ信号を出力するかｉｍａｇ信号を出力するかを選択する。切替信号ｘ４が論理値「０」の場合は、ｒｅａｌ信号を出力し、切替信号ｘ４が論理値「１」の場合は、ｉｍａｇ信号を出力する。さらに、スイッチ７３から出力された信号は、スイッチ７４へ入力され、切替信号ｘ５にて正極性のまま出力するか、または減算器８３にてスイッチ７３から出力された信号の反転された極性を有する信号を出力するかを選択している。切替信号ｘ５が論理値「０」の場合は、反転しないそのままの信号を出力し、切替信号ｘ５が論理値「１」の場合は、反転した信号を出力する。このスイッチ７４から出力された信号を平均化処理回路８５にて平均化した値の信号を得ることで、遅延差が検出された遅延検出信号を得て、端子５０から歪補償演算回路３へ出力する。
【００１５】
そして、この遅延検出信号に応じて、遅延制御回路７８から遅延粗調整回路７０の制御用の制御信号ＣＯＡと遅延微調整回路７１の制御用の制御信号ＦＩＮを出力する。遅延制御回路７８では、信号ｘ３と信号ｘ２の遅延差が無くなるようにそれらを制御する。
【００１６】
次に、スイッチ７３とスイッチ７４の切替制御用の、切替信号ｘ４と切替信号ｘ５の関係について説明する。ここで、信号ｘ１と信号ｘ２との間に遅延差だけでなく、位相差もあるとした場合、その位相差に応じて上述の複素乗算器８４の結果を図３に示すように選択し、位相差に関係なく遅延を検出可能としている。
【００１７】
ここで、信号ｘ３を図１の第２の共約複素数変換回路８１にて共役複素数の信号に変換し、それを信号ｘ２と共に第２の複素乗算器８４にて乗算する。この乗算結果の信号を第２の平均化処理回路８５にて平均化し、その平均化された信号がｒｅａｌ回路８６とｉｍａｇ回路８７とを介して、ｒｅａｌ信号とｉｍａｇ信号となり、それらが減算器８３及び加算器８２、演算回路７５，７６、ＥＸＯＲ演算回路７７によって図示のように演算される。
【００１８】
ここで、演算回路７５，７６は、それぞれ、もし入力信号の値が０または正の信号であれば論理値「０」の信号を出力し、もし入力信号の値が負の信号であれば論理値「１」の信号を出力するように演算する。そして、演算回路７５，７６の出力信号のイクスクルージブＯＲ演算の結果を出力するＥＸＯＲ演算回路７７の出力信号を切替信号ｘ４とし、演算回路７６の出力信号を切替信号ｘ５とする。こうすることにより、信号ｘ１と信号ｘ２に位相差があっても、遅延検出結果がその磯打の量に影響を受けることなく、正確な遅延制御を可能とすることとなる。
【００１９】
ここで、本発明を用いた図１の構成による歪補償回路の動作を実証するために、信号ｘ３と信号ｘ２の遅延差に対する遅延検出のシミュレーションを実施した。その結果を図４に示す。この結果において、４種類の位相、すなわち、位相差０°、位相差４５°、位相差９０°、および位相差１８０°についてそれぞれ（ａ）〜（ｄ）に示している。そして、どの場合も、ほぼ同じような遅延検出結果を得ている。そのため、本発明の遅延回路の遅延検出動作については、位相差に影響を受けないことが分かる。なお、図の横軸における＋の側が、信号ｘ２よりも信号ｘ３が遅延遅れを起こした状態であることを意味したものである。
【００２０】
【発明の効果】
以上説明したように、本発明によれば、比較的簡単な回路にて、遅延差を検出することが可能な遅延回路を実現することができる。また、本発明の遅延回路は、２つの信号間の位相差にほぼ無関係に、両信号間時間差を検出することができる。のである。
【図面の簡単な説明】
【図１】本発明の遅延回路の一実施例のブロック構成を示す図。
【図２】本発明に関わる電力増幅器のブロック構成例を示す図。
【図３】スイッチ７３とスイッチ７４の切替信号ｘ４と切替信号ｘ５の関係について説明するための図。
【図４】本発明を用いた歪補償回路の動作を実証するシミュレーション結果を示す図。
【符号の説明】
１：ＯＦＤＭ変調器、  ２：歪補償回路、  ３：歪補償演算回路、  ４：入力復調回路、  ５：出力変換回路、  ６：出力復調回路、  ７：ＵＨＦ／ＩＦ変換器、  ８：ＩＦ／ＵＨＦ変換器、  ９：電力増幅回路、  １０：方向性結合器、
１１：ＢＰＦ、  １２：アンテナ、  ２４：遅延器、  ２５：乗算器、
４７，４８，４９，５０：端子、  ８１：複素共役化回路、８２，８３：加算器、  ８４：乗算器、  ８５：平均化回路、  ８６：ｒｅａｌ回路、  ８７：ｉｍａｇ回路、
７０：遅延粗調整回路、  ７１：遅延微調整回路、  ７２：遅延回路、  ７３，７４：スイッチ、  ７５，７６：演算回路、  ７７：ＥＸＯＲ演算回路、  ７８：遅延制御回路、
１０１：遅延調整部、  １０２：相関部、  １０３：選択・平均化部、  １０４：選択制御部。
【図１】
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【図２】
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【図３】
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【図４】
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