(57)【要約】【課題】炭化珪素基板を用いた縦型ＤＭＯＳ構造ＭＩＳＦＥＴにおいて、そのソース構造や耐圧構造等の最適化、また炭化珪素基板の面方位の最適化によるオン抵抗の低減を可能とする。【解決手段】この発明の半導体装置は、高不純物濃度のＮ型炭化珪素基板２の上に設けた低不純物濃度のＮ型炭化珪素層３と、そのＮ型炭化珪素層３の表面上に、互いに隣接させて設けた第１Ｐ型炭化珪素領域５および第１の不純物濃度の第１Ｎ型炭化珪素領域４と、第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に設けた第２Ｎ型炭化珪素領域６と、第１Ｐ型炭化珪素領域５と第２Ｎ型炭化珪素領域６とを短絡する多結晶シリコン７と、ゲート電極８と、第３Ｎ型炭化珪素領域１０と、を備え、これらの各部が縦型ＤＭＯＳ構造に構成されている、ことを特徴としている。【選択図】　図１
2004071750.tif 000002
【特許請求の範囲】
【請求項１】
高不純物濃度のＮ型炭化珪素基板の上に設けた低不純物濃度のＮ型炭化珪素層と、
上記低不純物濃度のＮ型炭化珪素層の表面上に、互いに隣接させて設けた第１Ｐ型炭化珪素領域および第１の不純物濃度の第１Ｎ型炭化珪素領域と、
上記第１Ｎ型炭化珪素領域とは離れた位置に、上記第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に設けた第２の不純物濃度の第２Ｎ型炭化珪素領域と、
上記第１Ｐ型炭化珪素領域と第２Ｎ型炭化珪素領域とを短絡する、金属または不純物が注入された多結晶シリコンと、
上記第１Ｐ型炭化珪素領域の表面部分にゲート絶縁膜を介して設けたゲート電極と、
上記第１Ｎ型炭化珪素領域と上記ゲート電極の下方の第１Ｐ型炭化珪素領域との間、あるいは上記第２Ｎ型炭化珪素領域とゲート電極の下方の第１Ｐ型炭化珪素領域との間の少なくとも一方に、第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に設けた第３の不純物濃度の第３Ｎ型炭化珪素領域と、
を備え、これらの各部が縦型ＤＭＯＳ構造に構成されている、
ことを特徴とする半導体装置。
【請求項２】
上記第１Ｐ型炭化珪素領域の下部領域を、当該第１Ｐ型炭化珪素領域よりも高不純物濃度の第２Ｐ型炭化珪素領域として形成した、請求項１に記載の半導体装置。
【請求項３】
上記ゲート電極の下方の第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に、埋め込みチャネル領域とするのに十分な不純物濃度を有するＮ型炭化珪素領域を形成し、この埋め込みチャネル領域の層厚を、第２Ｎ型炭化珪素領域の層厚の０．２倍〜１．０倍とする、請求項１または２に記載の半導体装置。
【請求項４】
上記埋め込みチャネル領域は、不純物濃度が５×１０１５個ｃｍ−３〜１×１０１７個ｃｍ−３である、請求項１から３の何れかに記載の半導体装置。
【請求項５】
上記ゲート電極は、アルミニウム、アルミニウムを含む合金、あるいはモリブデンからなる、請求項１から４の何れかに記載の半導体装置。
【請求項６】
上記ゲート電極は、濃度が１×１０１６個ｃｍ−３〜１×１０２１個ｃｍ−３のボロンが注入されたＰ型多結晶シリコンである、請求項１から５の何れかに記載の半導体装置。
【請求項７】
上記ゲート電極の上にタングステン、モリブデン、チタンの何れかとシリコンとからなるシリサイド膜が積層されている、請求項６に記載の半導体装置。
【請求項８】
上記低不純物濃度のＮ型炭化珪素層は、六方晶あるいは菱面体晶の炭化珪素単結晶からなる高不純物濃度のＮ型基板の（１１−２０）面の上に形成されている、請求項１から７の何れかに記載の半導体装置。
【請求項９】
上記低不純物濃度のＮ型炭化珪素層は、六方晶あるいは菱面体晶の炭化珪素単結晶からなる高不純物濃度のＮ型基板の（０００−１）面の上に形成されている、請求項１から７の何れかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体材料として炭化珪素を用いた、縦型ＤＭＯＳ構造と呼ばれる金属−絶縁膜−半導体電界効果型トランジスタ（ＭＩＳＦＥＴ）を含む半導体装置に関するものである。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）は、バンドギャップが広く、また最大絶縁破壊電界がシリコン（Ｓｉ）と比較して約一桁大きいことから、電力用半導体素子への応用が期待されている材料である。その中で、縦型ＤＭＯＳ構造等のＭＩＳＦＥＴは、通電状態の抵抗（オン抵抗）値が理論的にＳｉＭＯＳＦＥＴよりも約２桁下がると予想されており、Ｓｉパワーデバイスの性能を凌ぐ超低損失・高速パワーデバイスとして期待されている。
【０００３】
しかしながらＳｉＣを用いたＭＩＳＦＥＴでは、ゲート絶縁膜とＳｉＣとの界面の品質が低く、チャネル移動度が極めて小さいことが知られている。例えば、Ｊ．Ａ．Ｃｏｏｐｅｒ等（Ｍａｔ．Ｒｅｓ．Ｓｏｃ．Ｐｒｏｃ．，ｖｏｌ．５７２，ｐ．３−１４）らは、縦型ＤＭＯＳ構造ＭＩＳＦＥＴのオン抵抗を低減するためにＰ型不純物の活性化アニール温度低減を試みているが、チャネル移動度は２０−２５ｃｍ２／Ｖｓ程度までしか改善されていない。このためチャネル抵抗が高く、ＭＩＳＦＥＴのオン抵抗を低減することができていない。
【０００４】
実効的にチャネル抵抗を下げる手段のひとつして、チャネル長を短く設定することが有効であるが、その場合パンチスルー現象が顕著となり、ＭＩＳＦＥＴの逆方向耐圧は劣化してしまう。すなわち、パワーＭＩＳＦＥＴのオン抵抗と逆方向耐圧はトレードオフの関係にあるが、これらを望ましい特性で両立させるためのデバイス構造などの工夫が望まれている。
【０００５】
Ｍ．Ａ．Ｃａｐａｎｏ等（Ｊｏｕｒｎａｌ　ｏｆ　ａｐｐｌｉｅｄ　ｐｈｙｓｉｃｓ，ｖｏｌ．８７，（２０００），ｐ．８７７３−８７７７）の図２において、またＲ．Ｋｕｍａｒ等（Ｊａｐａｎｅｓｅ　ｊｏｕｒｎａｌ　ｏｆ　ａｐｐｌｉｅｄ　ｐｈｙｓｉｃｓ，ｖｏｌ．３９（２０００），ｐ．２００１−２００７）の図１において、縦型ＤＭＯＳ構造のＭＩＳＦＥＴが示されているが、上記したＭ．Ａ．Ｃａｐａｎｏ等やＲ．Ｋｕｍａｒｒ等の文献では、高耐圧化に対する構造上の工夫や低オン抵抗化に対する埋め込みチャネル構造、また、Ｐウエルとソース領域とのコンタクト方法などは記載されていない。
【０００６】
【発明が解決しようとする課題】
上述したように、炭化珪素基板を用いた実際の縦型ＤＭＯＳ構造のＭＩＳＦＥＴでは、チャネル移動度が低いことと、理想的な耐圧が得られにくいことによって、ＳｉＣの物性値を活かした高耐圧特性と同時に低オン抵抗を有する素子が実現できていない。
【０００７】
この発明は上記に鑑み提案されたもので、炭化珪素基板を用いた縦型ＤＭＯＳ構造ＭＩＳＦＥＴにおいて、そのソース構造や耐圧構造等の最適化、また炭化珪素基板の面方位の最適化により、優れた逆方向耐圧特性とオン抵抗の低減を可能とした半導体装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に記載の発明は、半導体装置であって、高不純物濃度のＮ型炭化珪素基板の上に設けた低不純物濃度のＮ型炭化珪素層と、上記低不純物濃度のＮ型炭化珪素層の表面上に、互いに隣接させて設けた第１Ｐ型炭化珪素領域および第１の不純物濃度の第１Ｎ型炭化珪素領域と、上記第１Ｎ型炭化珪素領域とは離れた位置に、上記第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に設けた第２の不純物濃度の第２Ｎ型炭化珪素領域と、上記第１Ｐ型炭化珪素領域と第２Ｎ型炭化珪素領域とを短絡する、金属または不純物が注入された多結晶シリコンと、上記第１Ｐ型炭化珪素領域の表面部分にゲート絶縁膜を介して設けたゲート電極と、上記第１Ｎ型炭化珪素領域と上記ゲート電極の下方の第１Ｐ型炭化珪素領域との間、あるいは上記第２Ｎ型炭化珪素領域とゲート電極の下方の第１Ｐ型炭化珪素領域との間の少なくとも一方に、第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に設けた第３の不純物濃度の第３Ｎ型炭化珪素領域と、を備え、これらの各部が縦型ＤＭＯＳ構造に構成されている、ことを特徴としている。
【０００９】
また、請求項２に記載の発明は、上記した請求項１に記載の発明の構成に加えて、上記第１Ｐ型炭化珪素領域の下部領域を、当該第１Ｐ型炭化珪素領域よりも高不純物濃度の第２Ｐ型炭化珪素領域として形成した、ことを特徴としている。
【００１０】
また、請求項３に記載の発明は、上記した請求項１または２に記載の発明の構成に加えて、上記ゲート電極の下方の第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に、埋め込みチャネル領域とするのに十分な不純物濃度を有するＮ型炭化珪素領域を形成し、この埋め込みチャネル領域の層厚を、第２Ｎ型炭化珪素領域の層厚の０．２倍〜１．０倍とする、ことを特徴としている。
【００１１】
さらに、請求項４に記載の発明は、上記した請求項１から３の何れかに記載の発明の構成に加えて、上記埋め込みチャネル領域は、不純物濃度が５×１０１５個ｃｍ−３〜１×１０１７個ｃｍ−３である、ことを特徴としている。
【００１２】
請求項５に記載の発明は、上記した請求項１から４の何れかに記載の発明の構成に加えて、上記ゲート電極は、アルミニウム、アルミニウムを含む合金、あるいはモリブデンからなる、ことを特徴としている。
【００１３】
また、請求項６に記載の発明は、上記した請求項１から５の何れかに記載の発明の構成に加えて、上記ゲート電極は、濃度が１×１０１６個ｃｍ−３〜１×１０２１個ｃｍ−３のボロンあるいはアルミニウムが注入されたＰ型多結晶シリコンである、ことを特徴としている。
【００１４】
また、請求項７に記載の発明は、上記した請求項６に記載の発明の構成に加えて、上記ゲート電極の上にタングステン、モリブデン、チタンの何れかとシリコンとからなるシリサイド膜が積層されている、ことを特徴としている。
【００１５】
さらに、請求項８に記載の発明は、上記した請求項１から７の何れかに記載の発明の構成に加えて、上記低不純物濃度のＮ型炭化珪素層は、六方晶あるいは菱面体晶の炭化珪素単結晶からなる高不純物濃度のＮ型基板の（１１−２０）面の上に形成されている、ことを特徴としている。
【００１６】
請求項９に記載の発明は、上記した請求項１から７の何れかに記載の発明の構成に加えて、上記低不純物濃度のＮ型炭化珪素層は、六方晶あるいは菱面体晶の炭化珪素単結晶からなる高不純物濃度のＮ型基板の（０００−１）面の上に形成されている、ことを特徴としている。
【００１７】
【発明の実施の形態】
以下にこの発明の実施の形態を図面に基づいて詳細に説明する。先ず第１の実施形態について説明する。
【００１８】
図１はこの発明の半導体装置の断面を模式的に示す図である。図において、この発明の半導体装置１は、炭化珪素基板を用いた縦型ＤＭＯＳ構造の金属−絶縁膜−半導体電界効果型トランジスター（ＭＩＳＦＥＴ）であり、高不純物濃度のＮ型炭化珪素基板２と、その上に設けた低不純物濃度のＮ型炭化珪素層３との上に各部が積層されて構成されている。
【００１９】
すなわち、Ｎ型炭化珪素層３の表面上には、中央に第１の従順物濃度の第１Ｎ型炭化珪素領域（Ｎ−層）４が形成されるとともに、その第１Ｎ型炭化珪素領域４の両サイドに隣接して第１Ｐ型炭化珪素領域（Ｐ型（Ｐ−）ウエル）５，５が形成されている。
【００２０】
また、第１Ｐ型炭化珪素領域５，５には、第１Ｎ型炭化珪素領域４から離れた位置に、その第１Ｐ型炭化珪素領域５，５の表面から内部にわたって選択的に第２の不純物濃度の第２Ｎ型炭化珪素領域（Ｎ＋ソース）６，６が形成されている。また、金属または不純物が注入された多結晶シリコンからなる金属配線７が、第１Ｐ型炭化珪素領域５と第２Ｎ型炭化珪素領域６とを短絡するように設けられている。
【００２１】
さらに、ゲート電極８，８が、第１Ｐ型炭化珪素領域５，５の表面の一部にゲート絶縁膜（ゲート酸化膜）９，９を介して設けられている。また、Ｎ型炭化珪素基板２の裏側にドレイン電極１１が形成されている。
【００２２】
そして、第２Ｎ型炭化珪素領域（Ｎ＋ソース）６，６と、ゲート電極８，８の下方の第１Ｐ型炭化珪素領域（Ｐ−ウエル）５，５との間の第１Ｐ型炭化珪素領域５，５には、その表面から内部にわたって選択的に第３の不純物濃度の第３Ｎ型炭化珪素領域（Ｎ−領域）１０，１０が設けられ、上記の各部１〜１０は、縦型ＤＭＯＳ構造に構成されている。
【００２３】
上記構成の半導体装置１において、第１Ｐ型炭化珪素領域（Ｐ−ウエル）５と第２Ｎ型炭化珪素領域（Ｎ＋ソース）６とを短絡していない場合は、その第１Ｐ型炭化珪素領域５と第２Ｎ型炭化珪素領域６とが電気的に浮いた状態なので、閾値電圧が一定値とならず、実際のＭＩＳＦＥＴとして使用できないが、この発明では、第１Ｐ型炭化珪素領域（Ｐ−ウエル）５と第２Ｎ型炭化珪素領域（Ｎ＋ソース）６とを金属配線７で短絡したので、閾値電圧が一定値になり、実際のＭＩＳＦＥＴとして使用することが可能になった。なお、上記の閾値電圧とは、ＭＩＳＦＥＴが通電状態に達するときのゲート電圧をいう。
【００２４】
また、この発明では、第２Ｎ型炭化珪素領域（Ｎ＋ソース）６と、ゲート電極８の下方の第１Ｐ型炭化珪素領域（Ｐ−ウエル）５との間の第１Ｐ型炭化珪素領域（Ｐ−ウエル）５に、第３Ｎ型炭化珪素領域（Ｎ−領域）１０を設け、ゲート電極８と第１Ｐ型炭化珪素領域５との間に第３Ｎ型炭化珪素領域１０を介在させるようにしたので、第３Ｎ型炭化珪素領域１０でゲート電極（ゲートチャネル領域）８にかかる電界が緩和されて、ゲート部分における電界による降伏を防止することができ、したがって、ドレイン電極１１と第２Ｎ型炭化珪素領域（Ｎ＋ソース）６との間の耐圧を向上させることができた。また、ホットキャリア寿命が長くなりその効果が確認された。
【００２５】
ここで、ホットキャリア寿命について説明する。電子がソースからドレインへ流れるときに、高エネルギー状態になって半導体から酸化膜へ注入される現象をホットキャリア現象と呼ぶ。ホットキャリア現象が起こると、酸化膜に電荷が蓄積されるので、閾値電圧が変動する。通常、使用する電圧が印加された状態で、閾値電圧の変動量を測定して、初期値の１０％変動するまでの時間をホットキャリア寿命と定義する。この実施形態では、第３Ｎ型炭化珪素領域１０が低不純物濃度なので、電界が緩和され、電子が高エネルギー状態になりにくくなるために、ホットキャリア現象が抑制され、ホットキャリア寿命が延びる。
【００２６】
次に、この発明の第２の実施形態について説明する。
【００２７】
図２はこの発明の第２の実施形態における半導体装置の断面を模式的に示す図である。図２において、上記第１の実施形態と同一の構成要素には同一の符号を付して、その説明を省略する。この第２の実施形態における半導体装置１ａが、上記した第１の実施形態と相違するのは、第３Ｎ型炭化珪素領域（Ｎ−領域）１０の他に、さらに第３Ｎ型炭化珪素領域（Ｎ−領域）１０ａを形成するようにした点である。すなわち、第１Ｎ型炭化珪素領域（Ｎ−層）４と、ゲート電極８の下方の第１Ｐ型炭化珪素領域５との間に、第１Ｐ型炭化珪素領域５の表面から内部にわたって選択的に第３の不純物濃度の第３Ｎ型炭化珪素領域１０ａを形成した。
【００２８】
このように、第２の実施形態では、ゲート電極８と第１Ｐ型炭化珪素領域５との間、またゲート電極８と第１Ｎ型炭化珪素領域４との間に、それぞれＮ−領域１０，１０ａを介在させるようにしたので、第１の実施形態の半導体装置１に比べてより一層、ゲート部分における電界による降伏を防止することができ、したがって、ドレイン電極１１と第２Ｎ型炭化珪素領域（Ｎ＋ソース）６との間の耐圧をより一層向上させることができた。また２つのゲート電極（セル）８，８間におけるゲートチャネル領域の抵抗がより均一になり、局所的な電流集中の発生が防止され，全体としてのオン抵抗の低減が可能になった。
【００２９】
なお、上記の説明では、第３Ｎ型炭化珪素領域（Ｎ−領域）１０と１０ａの双方を設けるようにしたが、第３Ｎ型炭化珪素領域（Ｎ−領域）１０ａのみを設けるように構成してもよい。この構成の下でも、ドレイン電極１１と第２Ｎ型炭化珪素領域（Ｎ＋ソース）６との間の耐圧を向上させることができる等の効果を発揮させることができる。
【００３０】
次に、この発明の第３の実施形態について説明する。
【００３１】
図３はこの発明の第３の実施形態における半導体装置の断面を模式的に示す図である。図３において、上記第１、第２の実施形態と同一の構成要素には同一の符号を付して、その説明を省略する。この第３の実施形態における半導体装置１ｂが、上記した第２の実施形態と相違するのは、第１Ｐ型炭化珪素領域５の下部領域を、当該第１Ｐ型炭化珪素領域５よりも高濃度の第２Ｐ型炭化珪素領域５ａとして形成した点である。このように、第３の実施形態では、第１Ｐ型炭化珪素領域５の下部領域を高不純物濃度にしたので、より一層耐圧性を向上させることができた。
【００３２】
すなわち、第２Ｐ型炭化珪素領域５ａからの空乏層を短くすることにより、ソース領域６からの空乏層と接続しにくくなるので、高電圧が印加されてもソース領域６とＮ型炭化珪素層３の間が高電界になることが抑制され、その結果耐圧性を向上させることができた。
【００３３】
次に、この発明の第４の実施形態について説明する。
【００３４】
図４はこの発明の第４の実施形態における半導体装置の断面を模式的に示す図である。図４において、上記第１、第２、第３の実施形態と同一の構成要素には同一の符号を付して、その説明を省略する。この第４の実施形態における半導体装置１ｃが、上記した第３の実施形態と相違するのは、ゲート電極８の下方の第１Ｐ型炭化珪素領域５の表面から内部にわたって選択的に、十分な不純物濃度を有するＮ型炭化珪素領域としての埋め込みチャネル領域１２を形成した点である。この埋め込みチャネル領域１２を設けたことで、この第４の実施形態では、チャネル移動度が向上し、オン抵抗値を下げることができた。
【００３５】
次に、上記した第４の実施形態での半導体装置１ｃの製造プロセスを概略的に説明する。この発明では、上記の高不純物濃度のＮ型炭化珪素基板２として、六方晶炭化珪素あるいは菱面体晶炭化珪素を採用し、この六方晶炭化珪素あるいは菱面体晶炭化珪素の（１１−２０）面上に、低不純物濃度のＮ型炭化珪素層３を形成した。
【００３６】
次に、そのＮ型炭化珪素層３上に、第１の不純物濃度を有し炭化珪素からなる第１Ｎ型炭化珪素領域（Ｎ−層）４を化学気相法でエピタキシャル成長させた。続いてこの段階の炭化珪素からなる基板を通常のＲＣＡ洗浄をした後に、リソグラフィー用のアライメントマークをＲＩＥ（Ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ）で形成した。
【００３７】
そして、イオン注入用のマスクにＬＴＯ（Ｌｏｗ　ｔｅｍｐｅｒａｔｕｒｅ　ｏｘｉｄｅ）膜を用いた。このＬＴＯ膜は、シランと酸素を４００℃〜８００℃で反応させて二酸化珪素を炭化珪素基板上に堆積することにより形成した。次いで、リソグラフィーでイオン注入する領域を形成した後に、ＨＦ（フッ酸）でＬＴＯ膜をエッチングしイオン注入される領域を開口した。次いで、第１Ｎ型炭化珪素領域（Ｎ−層）４に、アルミニウムあるいはボロンをイオン注入することにより、第１Ｎ型炭化珪素領域（Ｎ−層）４の両サイドに隣接して第１Ｐ型炭化珪素領域（Ｐ型（Ｐ−）ウエル）５，５を形成した。
【００３８】
さらに、高耐圧化のために、イオン注入により、第１Ｐ型炭化珪素領域５よりも高不純物濃度の第２Ｐ型炭化珪素領域（Ｐ＋領域）５ａを第１Ｐ型炭化珪素領域５の下部領域に形成した。また、その第２Ｐ型炭化珪素領域５ａを１０１８個ｃｍ−３〜１０１９個ｃｍ−３のアルミニウムあるいはボロンを注入して形成することで、確実に耐圧性を向上させることができることが分かった。
【００３９】
さらに、ゲート電極８の下方の第１Ｐ型炭化珪素領域５の表面から内部にわたって選択的に、十分な不純物濃度を有するＮ型炭化珪素領域としての埋め込みチャネル領域１２を形成した。この埋め込みチャネル領域１２の形成は、深さ（Ｌｂｃ）＝０．３μｍにおいて、１×１０１５個ｃｍ−３〜５×１０１７個ｃｍ−３のイオン注入で行った。
【００４０】
次に、その第１Ｐ型炭化珪素領域５，５の表面から内部にわたって、第１Ｎ型炭化珪素領域４とは離れた位置に選択的に第２の濃度の第２Ｎ型炭化珪素領域（Ｎ＋ソース）６，６を形成した。
【００４１】
さらに、第２Ｎ型炭化珪素領域（Ｎ＋ソース）６，６と、この後の工程で第１Ｐ型炭化珪素領域５，５の表面上の一部に形成されることになるゲート電極８，８の下方の当該第１Ｐ型炭化珪素領域５，５との間に、その第１Ｐ型炭化珪素領域５，５の表面から内部にわたって選択的に、第３の濃度の第３Ｎ型炭化珪素領域１０，１０をイオン注入で形成した。
【００４２】
その後、アルゴン雰囲気中において１５００℃で活性化アニールを行った。次いで、１２００℃で酸化して、約５０ｎｍのゲート酸化膜９，９を形成した。続いて、アルゴン雰囲気中で３０分間アニールした後に室温までアルゴン雰囲気中で冷却した。その後にゲート電極８，８を形成した。ゲート電極８，８は、Ｐ＋ポリシリコンで形成した。Ｐ＋ポリシリコンでゲート電極８，８を形成するための方法としては、１）ＣＶＤ法で多結晶ポリシリコンを形成した後に、ボロンやフッ化ボロンをイオン注入することによりＰ型多結晶シリコンを形成する。２）ＣＶＤ法で多結晶ポリシリコンを形成した後に、ボロンを含んだＳｉＯ２膜をＣＶＤ法やスピン塗布により形成して、８００℃〜１１００℃で熱処理し拡散することにより、ボロンを注入してＰ型多結晶シリコンを形成する。３）シランとジボランを一緒に流して６００℃で熱処理することにより多結晶シリコンにボロンを注入してＰ型多結晶シリコンを形成する、などがある。この実施形態では、２）の方法を用いた。そして、エッチングすることによりゲート電極８，８の形成を完了した。
【００４３】
なお、上記の説明では、ゲート電極８をＰ＋ポリシリコンで形成するようにしたが、このゲート電極８をアルミニウム、アルミニウム合金、あるいはモリブデン金属で形成してもよい。ゲート電極８をアルミニウム、アルミニウム合金、あるいはモリブデン金属で形成した場合のゲート酸化膜９との界面は、ゲート電極８にポリシリコンを用いた場合のゲート酸化膜９との界面よりも良好であり、チャネル移動度が高くなるという効果も確認することができた。
【００４４】
また、上記のゲート電極８，８上に、ＷＳｉ２、ＭｏＳｉ２、あるいはＴｉＳｉ２の何れかからなるシリサイド膜１３を形成した。
【００４５】
引き続いて、層間絶縁膜１４をＣＶＤ法で堆積した後に、第２Ｎ型炭化珪素領域（Ｎ＋ソース）６，６上および第１Ｐ型炭化珪素領域（Ｐ−ウエル）５，５上の層間絶縁膜１４をエッチングして、コンタクト孔を開口した。次いで、ニッケル、チタン、アルミニウムを含有した金属、あるいはこれらの合金からなる積層膜を蒸着あるいはスパッタ法で形成した後に、ＲＩＥあるいはウエットエッチングにより、多結晶シリコンからなる金属配線７を形成し、第１Ｐ型炭化珪素領域５と第２Ｎ型炭化珪素領域６とを短絡させた。この実施形態では、アルミニウムを蒸着した後に、ウエットエッチングして金属配線７を形成した。
【００４６】
次いで、Ｎ型炭化珪素基板２の裏側に、金属を蒸着法あるいはスパッタ法で必要な厚さ付けることで、ドレイン電極１１を形成した。この実施形態では、ニッケルをスパッタ法でつけた。また、必要に応じて、１０００℃のアルゴン中で５分間の熱処理を行い、このようにして縦型ＤＭＯＳ構造ＭＩＳ電界効果型トランジスターを完成させた。
【００４７】
上記第４の実施形態においては、各種特性を明確にするために、下記の試料を作成し、測定を行った。
【００４８】
先ず、イオン注入により、第１Ｐ型炭化珪素領域５の下部領域に形成した高濃度の第２Ｐ型炭化珪素領域５ａについて、その不純物濃度の上限、下限を調査した。その結果、第２Ｐ型炭化珪素領域（Ｐ＋領域）５ａの不純物濃度は、１×１０１７個ｃｍ−３より低濃度では絶縁破壊を起こす電圧は、このＰ＋領域５ａがない場合と同じであり効果がなく、１×１０１７個ｃｍ−３以上で絶縁破壊が発生する電圧が増加するので、不純物濃度の下限は１×１０１７個ｃｍ−３である。一方、不純物濃度が１×１０１９個ｃｍ−３以上では、その後の活性化アニール時に不純物が拡散して、その上にある埋め込みチャネル１２中のＮ型不純物を相殺してしまい、埋め込みチャネル１２としての機能を果たさなくなるので、上限は、１×１０１９個ｃｍ−３に制限される。
【００４９】
次に、埋め込みチャネル領域１２の深さＬｂｃと第２Ｎ型炭化珪素領域（Ｎ＋ソース）６の深さＸｊとの比（Ｌｂｃ／Ｘｊ）と、チャネル移動度との関係を調べるために、深さＬｂｃ＝０．１，０．２，０．３，０．４，０．５，１．０μｍの埋め込みチャネル領域１２を形成した。
【００５０】
図５はＸｊ＝０．５μｍでのチャネル移動度のＬｂｃ÷Ｘｊ（Ｌｂｃ／Ｘｊ）依存性を示す図である。図において、チャネル移動度は埋め込みチャネル１２を設けないときのチャネル移動度で規格化してあり、埋め込みチャネル領域１２を設けないときは１となる。評価は、埋め込みチャネル領域１２の深さＬｂｃを０．１，０．２，０．３，０．４，０．５，１．０μｍとして行った。深さＬｂｃが０．１μｍ（Ｌｂｃ／Ｘｊ＝０．２）のときのチャネル移動度は４．３、深さＬｂｃが０．２μｍ（Ｌｂｃ／Ｘｊ＝０．４）のときのチャネル移動度は８．４であり、Ｌｂｃが０．１μｍでも効果があることを確認した。一方、Ｌｂｃが１．０μｍ（Ｌｂｃ／Ｘｊ＝２）より大きくなるとチャネル移動度は大きいものの、閾値が負になり、ノーマリーオンになり実際に使うのは困難である。よって、埋め込みチャネル領域１２の深さＬｂｃは、下限が０．１μｍで上限が１．０μｍに制限される。Ｌｂｃ／Ｘｊでは、０．２〜２．０に相当するが、特に、０．２〜１．０の範囲で有効である。
【００５１】
続いて、チャネル移動度に対する埋め込みチャネル１２の濃度依存性を調べるために、深さＬｂｃ＝０．３μｍにおいて、５×１０１５個ｃｍ−３〜５×１０１７個ｃｍ−３のイオン注入を施した試料を作製した。
【００５２】
図６は埋め込みチャネル領域の不純物濃度とチャネル移動度との関係を示す図である。チャネル移動度は、図５の場合と同様に、埋め込みチャネル１２を設けないときのチャネル移動度で規格化してあり、埋め込みチャネル領域１２を設けないときは１となる。評価した下限値は５×１０１５個ｃｍ−３であるが、この値で十分に効果がでているので下限値は５×１０１５個ｃｍ−３になる。一方、５×１０１７個ｃｍ−３以上で閾値電圧が負になり実際の使用が難しくなるので上限値は、５×１０１７個ｃｍ−３となる。
【００５３】
また、この実施形態では、上述したように、ゲート電極８を形成する際に、ＣＶＤ法で多結晶ポリシリコンを形成した後に、ボロンを含んだＳｉＯ２膜をＣＶＤ法やスピン塗布により形成し、８００℃〜１１００℃で熱処理し拡散することにより、ボロンを注入してＰ型多結晶シリコン（Ｐ＋ポリシリコン）からなるゲート電極としたが、このゲート電極８の不純物濃度と閾値電圧の関係を調べるために、９００℃で拡散時間を変えることにより不純物濃度を１×１０１５個ｃｍ−３〜１×１０２１個ｃｍ−３と変化させ、その各試料の閾値電圧を測定した。
【００５４】
図７はゲート電極の不純物濃度と閾値電圧の関係を示す図である。図において、ゲート電極８中の不純物濃度が高いほど、ゲート電極と半導体との仕事関数差が大きくなるので、閾値が大きくなっていることが分かる。反対に、不純物濃度が小さいほど、閾値電圧は小さくなり、１×１０１６個ｃｍ−３でゼロになるので、不純物濃度の下限は１×１０１６個ｃｍ−３である。一方、多結晶シリコンに注入可能なボロンの濃度は、１×１０２１個ｃｍ−３なので、上限は１×１０２１個ｃｍ−３になる。
【００５５】
また、この発明の第４の実施形態では、ゲート電極８，８上に、ＷＳｉ２、ＭｏＳｉ２、あるいはＴｉＳｉ２の何れかからなるシリサイド膜１３を形成した。ボロンが高濃度に注入された多結晶シリコンからなるゲート電極８の抵抗値は、数ｍΩｃｍであるが、シリサイド膜１３を形成するＷＳｉ２、ＭｏＳｉ２、あるいはＴｉＳｉ２の比抵抗値は、各々６０μΩｃｍ、５０μΩｃｍ、１５μΩｃｍであり、したがって、多結晶シリコンからなるゲート電極単体よりも、多結晶シリコンとシリサイドとの複合膜の方がゲート電極の抵抗値を下げることができ、この第４の実施形態では、ＭＩＳ電界効果型半導体装置の駆動力を向上することができた。
【００５６】
さらに、この発明の第４の実施形態では、Ｎ型炭化珪素層３を、高不純物濃度の六方晶あるいは菱面体晶の炭化珪素の（１１−２０）面の上に形成した。六方晶炭化珪素（０００−１）面上に作製されたＤＭＯＳ構造ＭＩＳＦＥＴのオン抵抗値は、耐圧１ｋＶを有する素子において、１０ｍΩｃｍ２だが、（１１−２０）面上に作製されたＤＭＯＳ構造ＭＩＳＦＥＴのオン抵抗値は、１ｍΩｃｍ２であり、（１１−２０）面にＭＩＳＦＥＴを作製することにより、オン抵抗値が下がることが確認された。このことは、六方晶炭化珪素に代えて菱面体晶炭化珪素を使用した場合でも同様であった。
【００５７】
【発明の効果】
この発明は上記した構成からなるので、以下に説明するような効果を奏することができる。
【００５８】
請求項１に記載の発明では、金属または不純物が注入された多結晶シリコンで第１Ｐ型炭化珪素領域と第２Ｎ型炭化珪素領域とを短絡するようにしたので、閾値電圧が一定値になり、実際のＭＩＳＦＥＴとして使用することが可能になった。
【００５９】
また、第３Ｎ型炭化珪素領域を、第１Ｎ型炭化珪素領域とゲート電極の下方の第１Ｐ型炭化珪素領域との間、あるいは第２Ｎ型炭化珪素領域とゲート電極の下方の第１Ｐ型炭化珪素領域との間の少なくとも一方に、第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に設けたので、第３Ｎ型炭化珪素領域でゲート部分における電界による降伏を防止することができ、したがって、ドレイン電極と第２Ｎ型炭化珪素領域（Ｎ＋ソース）との間の耐圧を向上させることができる。また、ホットキャリア寿命を長くすることができる。
【００６０】
また、請求項２に記載の発明では、第１Ｐ型炭化珪素領域の下部領域を、当該第１Ｐ型炭化珪素領域よりも高濃度の第２Ｐ型炭化珪素領域として形成したので、耐圧性をより一層向上させることができる。
【００６１】
また、請求項３に記載の発明では、ゲート電極の下方の第１Ｐ型炭化珪素領域の表面から内部にわたって選択的に、埋め込みチャネル領域を設けるようにしたので、チャネル移動度が向上し、オン抵抗値を下げることができる。
【００６２】
請求項４に記載の発明では、埋め込みチャネル領域の不純物濃度を５×１０１５個ｃｍ−３〜１×１０１７個ｃｍ−３としたので、チャネル移動度を確実に数倍に向上させることができる。
【００６３】
また、請求項５に記載の発明では、ゲート電極を、アルミニウム、アルミニウムを含む合金、あるいはモリブデンで形成したので、ゲート酸化膜との界面が良好となり、チャネル移動度も向上させることができる。
【００６４】
さらに、請求項６に記載の発明では、ゲート電極を、濃度が１×１０１６個ｃｍ−３〜１×１０２１個ｃｍ−３のボロンが注入されたＰ型多結晶シリコンで形成したので、ゲート電極中の不純物濃度に応じて変化する閾値電圧を適正に保持することができる。
【００６５】
請求項７に記載の発明では、ゲート電極の上にタングステン、モリブデン、チタンの何れかとシリコンとからなるシリサイド膜を積層するように構成したので、多結晶シリコンからなるゲート電極単体よりも、ゲート電極の抵抗値を下げることができ、ＭＩＳ電界効果型半導体装置の駆動力を向上することができる。
【００６６】
請求項８に記載の発明では、低不純物濃度のＮ型炭化珪素層を、六方晶あるいは菱面体晶の炭化珪素単結晶からなる高不純物濃度のＮ型基板の（１１−２０）面の上に形成するようにしたので、チャネル移動度が向上し、オン抵抗値を下げることができる。
【図面の簡単な説明】
【図１】この発明の半導体装置の断面を模式的に示す図である。
【図２】この発明の第２の実施形態における半導体装置の断面を模式的に示す図である。
【図３】この発明の第３の実施形態における半導体装置の断面を模式的に示す図である。
【図４】この発明の第４の実施形態における半導体装置の断面を模式的に示す図である。
【図５】Ｘｊ＝０．５μｍでのチャネル移動度のＬｂｃ÷Ｘｊ（Ｌｂｃ／Ｘｊ）依存性を示す図である。
【図６】埋め込みチャネル領域の不純物濃度とチャネル移動度との関係を示す図である。
【図７】ゲート電極の不純物濃度と閾値電圧の関係を示す図である。
【符号の説明】
１　　　半導体装置
１ａ　　半導体装置
１ｂ　　半導体装置
１ｃ　　半導体装置
２　　　Ｎ型炭化珪素基板
３　　　Ｎ型炭化珪素層
４　　　第１Ｎ型炭化珪素領域（Ｎ−層）
５　　　第１Ｐ型炭化珪素領域（Ｐ−ウエル）
５ａ　　第２Ｐ型炭化珪素領域（Ｐ−ウエル）
６　　　第２Ｎ型炭化珪素領域（Ｎ＋ソース）
７　　　金属配線
８　　　ゲート電極
９　　　ゲート酸化膜
１０　　　第３Ｎ型炭化珪素領域（Ｎ−ソース）
１０ａ　　第３Ｎ型炭化珪素領域（Ｎ−ソース）
１１　　　ドレイン電極
１２　　　埋め込みチャネル領域
１３　　　シリサイド膜
１４　　　層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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