(57)【要約】【課題】音響信号の高速ダビング時に所定期間内に繰り返し同一楽曲を複製出来ない様に時刻制限を行う際の待機電力を減少させる。【解決手段】ＭＤ記録再生装置２内に設けられた時計回路８を遮断状態とし、外部時計１５からの時刻情報を取得して、ＭＤ記録再生装置２の電源回路１３を遮断した後に遮断時刻とダビングする曲目の楽曲固有コードをバックアップし、電源回路の再投入時にバックアップ時間を演算して、制限時間が所定時間経過したかを判別する。【選択図】    図１
2004334952.tif 000002
【特許請求の範囲】
【請求項１】
音源供給手段からの音響信号を高速録音する高速ダビング装置に於いて、
上記音源供給手段の音響信号内の楽曲固有コードを検出する楽曲固有コード検出手段と、
上記楽曲固有コード検出時刻を外部から時刻情報に基づいてセットして、該楽曲固有コード及び該時刻情報を電源電圧遮断時にバックアップするメモリ手段と、
上記外部からの時刻情報により時間設定が可能な内部時計手段と、
上記電源電圧の遮断時に上記内部時計手段のクロック発振を停止させる発振停止手段と、
上記電源電圧の再投入時上記外部からの時刻情報を取得して上記発振停止手段での上記クロック発振停止からの電源電圧投入迄の時間を演算する演算手段と、
上記楽曲固有コードの上記時刻情報が所定時間経過したかを判別する時間経過判別手段とを具備し、
上記時間経過判別手段からの所定時間経過データに基づいて上記楽曲固有コード及び時刻情報を記憶した上記メモリをリセットする様に成したことを特徴とする高速ダビング装置。
【請求項２】
前記時間経過判別手段での所定時間を７４分と成したことを特徴とする請求項１記載の高速ダビング装置。
【請求項３】
前記メモリ手段に電気二重層コンデンサを用いたことを特徴とする請求項１記載の高速ダビング装置。
【請求項４】
音源供給手段からの音響信号を高速録音する高速ダビング方法に於いて、
上記音源供給手段の音響信号内の楽曲固有コードを検出し、
上記楽曲固有コード検出時刻を外部からの時刻情報に基づいてセットし、電源電圧遮断時に該楽曲固有コードと該時刻情報をメモリにバックアップし、
上記電源電圧の遮断時に内部時計手段のクロック発振を停止させ、
上記電源電圧の再投入時に外部からの時刻情報を取得し、上記クロック発振の停止から上記電源電圧投入迄の時間を演算し、
上記楽曲固有コードの時刻情報が所定時間経過したかを判別して所定時間経過後に上記メモリをリセットさせて成ることを特徴とする高速ダビング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＤ（コンパクトディスク）等の音響情報を再生して、ＭＤ（ミニディスク）等へ高速ダビングを行う高速ダビング装置及び高速ダビング方法に関する。
【０００２】
【従来の技術】
従来からＭＤ記録再生装置に於いて、外部からの標準電波等の時間情報を用いて複製禁止時間などの時刻情報を管理する様に成した記録及び再生制限方法が特許文献１に開示されている。
【０００３】
また、ＣＤ再生機等の音源供給源からＭＤ記録生成装置へ音響情報を高速ダビング（複製）する場合にＭＤ記録再生装置ではＣＤが有するコンテンツデータの内のＩＳＲＣ（楽曲固有コード）を記憶し、７４分間この同一ＩＳＲＣを検出した場合はそのＩＳＲＣを有する楽曲を高速ダビングすることを禁ずるＨＣＭＳ（ハイスピードコピーマネージメントシステム：Ｈｉｇｈ  Ｓｐｅｅｄ  Ｃｏｐｙ  Ｍａｎａｇｅｍｅｎｔ  Ｓｙｓｔｅｍ）機能を有している。
【０００４】
図３及び図４は、この様なＨＣＭＳ機能を有する高速ダビング装置の系統図及びフローチャートである。以下図３及び図４により、本発明を説明する。
【０００５】
図３で、１はＣＤ再生機等の音源供給源となるマスタ側の機器であり、ＣＤからの音響情報はＭＤ記録再生装置（以下ＭＤプレーヤと記す）２で高速ダビングされる。
【０００６】
ＭＤプレーヤ２内にはＣＤ内のＩＳＲＣを検出するＩＳＲＣ検出手段３を有し、マイクロコンピュータ（ＣＰＵ）等で構成されたＭＤ制御手段４内でＩＳＲＣと同時に供給された音響信号は駆動回路５を介してＭＤ記録再生装置６によって記録（ダビング）が行われる。
【０００７】
ＣＰＵ４は時計回路８を管理し、時計回路８には水晶発振器９を発振させる発振器を有し、この時計回路８には電源スイッチ１１の遮断時にクロックを発振させるためのバックアップ用のリチウム電池などのバッテリ１０を必要とする。
【０００８】
７はＩＳＲＣと時間情報をバックアップするための二重層コンデンサの如きバックアップ用メモリであり、ＣＰＵ４で制御される。
【０００９】
ＭＤプレーヤ２内の各種回路を駆動させる駆動電源Ｅは電源回路１３から電源スイッチ１１を介して時計回路８又はＣＰＵ４並びに各種回路１２に供給されている。
【００１０】
上述の系統図と共に図４のフローチャートによって、従来のＨＣＭＳ処理を説明する。図４はデータ保持中に電源を遮断した場合の動作を説明するものである。
【００１１】
図３に於いて、ＭＤプレーヤの電源回路１３の電源スイッチ１１が図４の様に「オン」状態（第１ステップ：ＳＴ１）でＣＰＵ４内のタイマーは「オン」状態（第２ステップ：ＳＴ２）と成され、ＣＤプレーヤ１からの音響情報をＭＤプレーヤ２側で高速録音（高速ダビング）のスタート釦の押圧を行なって、高速ダビングを開始する（第３ステップ：ＳＴ３）。
【００１２】
ＭＤプレーヤ２内では、ＣＰＵ４内のＩＳＲＣ検出手段３でＩＳＲＣの識別が第４ステップＳＴ４で行われる。
【００１３】
第５ステップＳＴ５では、時計回路８内のタイマーからカウント時間情報が供給されているのでＩＳＲＣが識別された時刻をセットする。
【００１４】
第６ステップＳＴ６でＭＤプレーヤ２の電源スイッチ１１が「オフ」されたとすると、ＩＳＲＣが読み出されてから７４分間は同一楽曲をダビングしてはいけないとするＨＣＭＳ機能を維持させるためには、システム内の時計回路８を動作させる必要がある。
【００１５】
従って、電源スイッチ１１の「オフ」状態をＣＰＵ４が識別した時点で第７ステップＳＴ７の様にバックアップ用の電気二重層コンデンサ等のメモリ７にＩＳＲＣ時刻情報がバックアップされる。
【００１６】
依って、電源スイッチ１１の「オフ」状態から次の電源スイッチ１１が再び「オン」になる迄のバックアップ状態の期間Ｔは時計回路８のタイマーを動作させる必要がある。
【００１７】
電源スイッチ１１が「オン」状態に成った後はＨＣＭＳ機能で定める所定時間７４分が経過したか否かをＣＰＵ４は監視し、第１０ステップＳＴ１０の様に７４分経過していないＮＯであれば第１０ステップＳＴ１０の頭に戻し、７４分経過したＹＥＳ状態であれば第１１ステップＳＴ１１に依ってＩＳＲＣ時刻情報を除去するリセット動作が行われる。これらＨＣＭＳ処理フローはＩＳＲＣの識別毎に行われる。
【００１８】
【発明が解決しようとする課題】
上述の図３及び図４で説明した高速ダビング装置のＨＣＭＳ処理によると、電源回路１３の電源スイッチ１１を「オフ」した段階から電源スイッチ１１が「オン」されるバックアップ状態の期間Ｔでは時計回路８内の発振器は発振クロックを動作させる必要があり、この様なタイマー回路の発振クロックは多くの電流を消費するため、この規格を満足するだけのバックアップ保持時間が短くならない大容量のバックアップ用のメモリを必要とするため待機電力を下げることが出来なくなる課題を有していた。
【００１９】
本発明叙上の課題を解消した高速ダビング装置及び高速ダビング方法を提供しようとするもので、ＭＤプレーヤに内蔵した時計回路の発振器を動作させることなく、電源時計等の外部時間情報を得る様に成したので待機電力を大幅に低減可能なものを得ることが出来る。
【００２０】
【課題を解決するための手段】
本発明の高速ダビング装置及び高速ダビング方法は、電源時計等の外部時刻情報により時刻設定可能な内部時計を用いて、電源遮断時の時刻をメモリし、時計回路の発振器の発振を停止させ、再度電源投入時に外部時刻情報から発振停止期間を計算して、高速ダビング後に所定時間経過したかを判別することで内部時計回路を動作させずにＨＣＭＳ処理を実現可能なものが得られる。
【００２１】
本発明の高速ダビング装置は、音源供給手段からの音響信号を高速録音する高速ダビング装置に於いて、音源供給手段の音響信号内の楽曲固有コードを検出する楽曲固有コード検出手段と、この楽曲固有コード検出時刻を外部からの時刻情報に基づいてセットして、楽曲固有コード及び時刻情報を電源電圧遮断時にバックアップするメモリ手段と、外部からの時刻情報により時間設定が可能な内部時計手段と、電源電圧の遮断時に内部時計手段のクロック発振を停止させる発振停止手段と、電源電圧の再投入時外部からの時刻情報を取得して発振停止手段でのクロック発振停止から電源電圧投入迄の時間を演算する演算手段と、楽曲固有コードの上記時刻情報が所定時間経過したかを判別する時間経過判別手段とを具備し、時間経過判別手段からの所定時間経過データに基づいて楽曲固有コード及び時刻情報を記憶したメモリをリセットする様に成したものである。
【００２２】
本発明の高速ダビング方法は、音源供給手段からの音響信号を高速録音する高速ダビング方法に於いて、音源供給手段の音響信号内の楽曲固有コードを検出し、この楽曲固有コード検出時刻を外部からの時刻情報に基づいてセットし、電源電圧遮断時に楽曲固有コードと時刻情報をメモリにバックアップし、電源電圧の遮断時に内部時計手段のクロック発振を停止させ、電源電圧の投入時に外部からの時刻情報を取得し、クロック発振の停止から電源電圧投入迄の時間を演算し、楽曲固有コードの時刻情報が所定時間経過したかを判別して所定時間経過後にメモリをリセットさせたものである。
【００２３】
斯かる、本発明の高速ダビング装置及び高速ダビング方法に依れば内部時計回路の発振器を駆動させることなくＨＣＭＳ処理を行うことが出来るので待機電力を大幅に減少可能なものが得られる。
【００２４】
【発明の実施の形態】
以下、本発明の高速ダビング装置として、ＣＤ再生装置等の音源供給源１を親機（マスター）とし、ＭＤ記録再生装置（ＭＤプレーヤ）６をダビング用の子機（スレーブ）とし、ＭＤプレーヤのＭＤに高速ダビング（複製）する場合を図１及び図２を用いて説明する。
【００２５】
図１は本発明の高速ダビング装置の１形態例を示す系統図、図２はＨＣＭＳ処理を説明するためのフローチャートである。尚、図１に於いて図３との対応部分には同一符号を付して説明する。
【００２６】
図１に於いて、１４はアンテナで電波時計の様な外部時刻情報を外部時計１５で受信し、時刻情報をＣＰＵ構成のＭＤ制御回路４に供給すると共にＣＤ再生装置１から音源情報となる音響信号を高速ダビングするためにＩＳＲＣ（楽曲固有コード）と共にＩＳＲＣ検出手段３に供給する。
【００２７】
ＩＳＲＣ検出手段３ではＩＳＲＣを検出し、ＣＰＵ４はダビングする音響信号を駆動回路５を介してＭＤ記録再生装置６に供給して録音（ダビング）が行われる。
【００２８】
ＣＰＵ４はＭＤプレーヤ２内の時刻設定が可能な時計回路８を有し、水晶発振器９を発振させる発振器を有しているが、この発振器を発振させるためのバックアップ用のバッテリ等は必要としない。
【００２９】
７はＩＳＲＣと時間情報をバックアップするための二重層コンデンサの如きバックアップ用メモリであり、ＣＰＵ４で制御される。
【００３０】
ＭＤプレーヤ２内の各種回路を駆動させる駆動電源Ｅは電源回路１３から電源スイッチ１１を介して時計回路８又はＣＰＵ４並びに各種回路１２に供給されている。
【００３１】
上述の系統図と共に図１のフローチャートによって、本発明のＨＣＭＳ処理を説明する。図１はデータ保持中に電源を遮断した場合の動作を説明するものである。
【００３２】
図１に於いて、ＭＤプレーヤ２の電源回路１３の電源スイッチ１１が図２の様に「オン」状態で（第一ステップ：Ｓ１）あり、外部時計１５はアンテナ１４を介して外部より時刻情報を受信している。
【００３３】
ＣＤプレーヤ１からの音響情報をＭＤプレーヤ２側で高速録音（高速ダビング）するために、高速ダビング用のスタート釦が押圧され、高速ダビングが開示される。（第３ステップ：Ｓ３）
【００３４】
ＭＤプレーヤ２内ではＣＰＵ４内のＩＳＲＣ検出手段３でＩＳＲＣの識別を第４ステップＳ４で行なう。
【００３５】
第５ステップＳ５では外部時計１５を介して、時間情報がＣＰＵ４に供給されているのでＩＳＲＣが識別された時刻をセットする。
【００３６】
第６ステップＳ６ではＭＤプレーヤ２の電源スイッチ１１が「オフ」されたとすると、ＩＳＲＣが読み出されてから７４分間は同一楽曲をダビングしてはいけないとするＨＣＭＳ機能を維持させるためにはＩＳＲＣをセットした時刻情報をバックアップして置く必要が生ずる。
【００３７】
従って、電源スイッチ１１の「オフ」状態をＣＰＵ４が識別した時点で第７ステップＳ７の様にバックアップ用の電気二重層コンデンサ等のメモリ７にＩＳＲＣと時刻情報がバックアップされる。
【００３８】
依って、電源スイッチ「オフ」状態から、次の電源スイッチ１１が再び「オン」になる迄のバックアップ状態の期間Ｔは時計回路８の電源系路も遮断された状態であるため、この時計回路８や各種回路で消費される待機電力は大幅に減少する。
【００３９】
即ち、時計回路８内のクロック発振も停止状態となって、バックアップ状態での期間Ｔでは動作している回路部が無いため電力消費がないことになる。
【００４０】
第９ステップＳ９の様に電源スイッチ１１が「オン」状態になった時点では第１０ステップＳ１０の様にＣＰＵ４に再び外部時計１５を介して時刻情報を受信し、ＣＰＵ４はＨＣＭＳ機能で定める所定時間７４分が経過したか否かを監視し、第１１ステップＳ１１の様に７４分経過していないＮＯであれば第１１ステップＳ１１の頭に戻し、７４分経過したＹＥＳ状態であれば第１２ステップＳ１２に依って、ＩＳＲＣ時刻情報を除去するリセット動作が行われる。勿論これらＨＣＭＳ処理フローはＩＳＲＣの識別毎に行われる。
【００４１】
上述の実施例では外部時計とし、電波時計を説明したが、これらは通常の放送の時報情報、短波、長波、超長波等の標準電波報時を用いる様にしてもよい。
【００４２】
【発明の効果】
本発明の高速ダビング装置及び高速ダビング方法に依ればＭＤプレーヤに内蔵した時計回路の発振器を動作させることなく、電波時計等の外部時間情報を得る様に成したので待機電力を大幅に低減可能でＨＣＭＳ処理を実現することが出来る。
【図面の簡単な説明】
【図１】本発明の高速ダビング装置の１形態例を示す系統図である。
【図２】本発明の高速ダビング方法の１形態例を示すフローチャートである。
【図３】従来の高速ダビング装置を示す系統図である。
【図４】従来の高速ダビング方法を示すフローチャートである。
【符号の説明】
１・・・音源供給源（ＣＤ再生装置）、２・・・ＭＤ記録再生装置（ＭＤプレーヤ）、３・・・ＩＳＲＣ検出器、４・・・ＭＤ制御回路（ＣＰＵ）、７・・・バックアップ用メモリ、８・・・時計回路、１０・・・バッテリ
【図１】
2004334952.tif 000003
【図２】
2004334952.tif 000004
【図３】
2004334952.tif 000005
【図４】
2004334952.tif 000006