(57)【要約】【課題】回路の性能が低下することがなく、前段の回路との接続方式が制限されることもない、入力バッファ回路を得る。【解決手段】出力信号ＯＵＴＢは第１のローパスフィルタ回路に入力され、第１のローパスフィルタ回路は、所定の期間、出力信号ＯＵＴＢを積分する。その積分結果は、電圧値Ｖ２ａとしてキャパシタ４ｓにストアされる。同様に、出力信号ＯＵＴは第２のローパスフィルタ回路に入力され、第２のローパスフィルタ回路は、上記の所定の期間、出力信号ＯＵＴを積分する。その積分結果は、電圧値Ｖ２ｂとしてキャパシタ４ｔにストアされる。差動増幅回路５は、電圧値Ｖ２ａ，Ｖ２ｂを増幅することにより、トランジスタ１ｘ，１ｙの設計仕様に合わせて、適切な電圧Ｖ３ａ，Ｖ３ｂを生成して出力する。電圧Ｖ３ａ，Ｖ３ｂはトランジスタ１ｘ，１ｙの各バックゲートにそれぞれ印加される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１及び第２の入力信号が入力され、第１及び第２の出力信号が出力される入力バッファ回路であって、
前記入力バッファ回路は、
第１の差動増幅回路と、
前記第１の出力信号が入力される第１の積分回路と、
前記第２の出力信号が入力される第２の積分回路と、
前記第１及び第２の積分回路からそれぞれ出力された電圧値を変換する第１の電圧変換回路とを備え、
前記第１の差動増幅回路は、
前記第１の入力信号が入力されるゲートを有する第１のトランジスタと、
前記第２の入力信号が入力されるゲートを有する第２のトランジスタとを有し、
前記第１の電圧変換回路の出力は、前記第１及び第２のトランジスタの各バックゲートに接続されている、入力バッファ回路。
【請求項２】
前記入力バッファ回路は、前記第１の差動増幅回路に縦続接続された第２の差動増幅回路をさらに備え、
前記第２の差動増幅回路は、
前記第１の差動増幅回路から出力された第３の出力信号が入力されるゲートを有する第３のトランジスタと、
前記第１の差動増幅回路から出力された第４の出力信号が入力されるゲートを有する第４のトランジスタとを有し、
前記第１の電圧変換回路の前記出力は、前記第３及び第４のトランジスタの各バックゲートにさらに接続されている、請求項１に記載の入力バッファ回路。
【請求項３】
前記入力バッファ回路は、
前記第１の差動増幅回路に縦続接続された第２の差動増幅回路と、
前記第１及び第２の積分回路からそれぞれ出力された前記電圧値を変換する第２の電圧変換回路とをさらに備え、
前記第２の差動増幅回路は、
前記第１の差動増幅回路から出力された第３の出力信号が入力されるゲートを有する第３のトランジスタと、
前記第１の差動増幅回路から出力された第４の出力信号が入力されるゲートを有する第４のトランジスタとを有し、
前記第２の電圧変換回路の出力は、前記第３及び第４のトランジスタの各バックゲートに接続されている、請求項１に記載の入力バッファ回路。
【請求項４】
前記第１の差動増幅回路は、前記第１のトランジスタに接続された第５のトランジスタと、前記第２のトランジスタに接続された第６のトランジスタとを有する定電流源をさらに備え、
前記第１の電圧変換回路の前記出力は、前記第５及び第６のトランジスタの各バックゲートにさらに接続されている、請求項１〜３のいずれか一つに記載の入力バッファ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、オフセット電圧をキャンセルする機能を有する入力バッファ回路に関するものである。
【０００２】
【従来の技術】
複数の差動増幅回路が縦続接続された構成を有する従来の入力バッファ回路では、オフセット電圧をキャンセルすべく、分圧用の抵抗や終端抵抗等の様々な回路素子が、データパス（又はシグナルパス）に接続されていた。
【０００３】
なお、オフセット電圧をキャンセルする手法に関する技術は、例えば下記の特許文献１〜３に開示されている。
【０００４】
【特許文献１】
特開２００２−９５６１号公報
【特許文献２】
特開２００３−８４０７号公報
【特許文献３】
特開平４−１９２７０３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の入力バッファ回路によると、データパスに接続された上記の回路素子の影響によって、ノイズが増加したり差動増幅回路の帯域幅が狭くなる等、入力バッファ回路の性能が低下する場合があるという問題がある。
【０００６】
また、前段の回路から出力された信号に含まれる直流成分の影響を受けて、オフセット電圧を適切にキャンセルすることができない場合が生じ得る。そのため、前段の回路との接続方式が、キャパシタを介した接続方式（容量結合方式）に制限されるという問題がある。
【０００７】
本発明はかかる問題を解決するために成されたものであり、回路の性能が低下することがなく、前段の回路との接続方式が制限されることもない、入力バッファ回路を得ることを目的とするものである。
【０００８】
【課題を解決するための手段】
この発明に係る入力バッファ回路は、第１及び第２の入力信号が入力され、第１及び第２の出力信号が出力される入力バッファ回路であって、入力バッファ回路は、第１の差動増幅回路と、第１の出力信号が入力される第１の積分回路と、第２の出力信号が入力される第２の積分回路と、第１及び第２の積分回路からそれぞれ出力された電圧値を変換する第１の変換回路とを備え、第１の差動増幅回路は、第１の入力信号が入力されるゲートを有する第１のトランジスタと、第２の入力信号が入力されるゲートを有する第２のトランジスタとを有し、第１の変換回路の出力は、第１及び第２のトランジスタの各バックゲートに接続されている。
【０００９】
【発明の実施の形態】
実施の形態１．
図１は、本発明の実施の形態１に係る入力バッファ回路の構成を示す回路図である。図１には、２個の差動増幅回路が縦続接続された構成を有する入力バッファ回路が示されている。しかしながら、差動増幅回路の個数は２個に限定されるものではなく、入力バッファ回路は、１個以上の差動増幅回路を備えていればよい。
【００１０】
入力バッファ回路は、１段目の差動増幅回路と、２段目の差動増幅回路と、積分回路として機能する第１及び第２のローパスフィルタ回路と、電圧変換回路として機能する差動増幅回路５とを備えている。但し、差動増幅回路５の代わりに、レベルシフタ回路が設けられていてもよい。
【００１１】
１段目の差動増幅回路は、負荷１ｍ，１ｎと、ｎチャネルＭＯＳＦＥＴ（以下、単に「トランジスタ」と称する）１ｘ，１ｙ，１ｚとを有している。トランジスタ１ｘのドレインは、負荷１ｍを介して、電源電位に接続されている。トランジスタ１ｘのソースは、トランジスタ１ｚのドレインに接続されている。トランジスタ１ｘのゲートには、図示しない前段の回路（例えば、フォトダイオードと同じケース内に密封されたトランスインピーダンスアンプ）から、入力信号ＩＮが入力されている。トランジスタ１ｙのドレインは、負荷１ｎを介して、電源電位に接続されている。トランジスタ１ｙのソースは、トランジスタ１ｚのドレインに接続されている。トランジスタ１ｙのゲートには、上記の前段の回路から、入力信号ＩＮＢが入力されている。トランジスタ１ｚは、１段目の差動増幅回路の定電流源として機能する。トランジスタ１ｚのソース及びバックゲートは、グランド電位に接続されている。トランジスタ１ｚのゲートには、所定のバイアス電圧ＢＩＡＳが入力されている。
【００１２】
２段目の差動増幅回路は、負荷２ｍ，２ｎと、トランジスタ２ｘ，２ｙ，２ｚとを有している。トランジスタ２ｘのドレインは、負荷２ｍを介して、電源電位に接続されている。トランジスタ２ｘのソースは、トランジスタ２ｚのドレインに接続されている。トランジスタ２ｘのゲートには、１段目の差動増幅回路から出力された出力信号Ｖ１ａが入力されている。トランジスタ２ｙのドレインは、負荷２ｎを介して、電源電位に接続されている。トランジスタ２ｙのソースは、トランジスタ２ｚのドレインに接続されている。トランジスタ２ｙのゲートには、１段目の差動増幅回路から出力された出力信号Ｖ１ｂが入力されている。トランジスタ２ｘ，２ｙの各バックゲートは、グランド電位に接続されている。トランジスタ２ｚは、２段目の差動増幅回路の定電流源として機能する。トランジスタ２ｚのソース及びバックゲートは、グランド電位に接続されている。トランジスタ２ｚのゲートには、バイアス電圧ＢＩＡＳが入力されている。２段目の差動増幅回路からは、入力バッファ回路の出力信号である、出力信号ＯＵＴ，ＯＵＴＢが出力されている。
【００１３】
図１に示した例とは異なり、トランジスタ１ｚ，２ｘ，２ｙ，２ｚがそれぞれｐチャネルＭＯＳＦＥＴである場合は、これらのトランジスタの各バックゲートは、電源電位に接続される。
【００１４】
第１のローパスフィルタ回路には、出力信号ＯＵＴＢが入力されている。第１のローパスフィルタ回路は、出力信号ＯＵＴＢとグランド電位との間で抵抗３ｓとキャパシタ４ｓとが直列に接続された構成を有している。
【００１５】
第２のローパスフィルタ回路には、出力信号ＯＵＴが入力されている。第２のローパスフィルタ回路は、出力信号ＯＵＴとグランド電位との間で抵抗３ｔとキャパシタ４ｔとが直列に接続された構成を有している。
【００１６】
差動増幅回路５の第１の入力端子は、抵抗３ｓとキャパシタ４ｓとの直列接続点に接続されている。これにより、第１のローパスフィルタ回路から出力された電圧値（即ち、キャパシタ４ｓの電位）Ｖ２ａが、差動増幅回路５の第１の入力端子に入力されている。また、差動増幅回路５の第２の入力端子は、抵抗３ｔとキャパシタ４ｔとの直列接続点に接続されている。これにより、第２のローパスフィルタ回路から出力された電圧値（即ち、キャパシタ４ｔの電位）Ｖ２ｂが、差動増幅回路５の第２の入力端子に入力されている。差動増幅回路５は、電圧値Ｖ２ａを変換して電圧Ｖ３ａを出力し、電圧値Ｖ２ｂを変換して電圧Ｖ３ｂを出力する。差動増幅回路５の第１の出力端子は、トランジスタ１ｘのバックゲートに接続されている。これにより、トランジスタ１ｘのバックゲートには、差動増幅回路５によって電圧Ｖ３ａが印加されている。また、差動増幅回路５の第２の出力端子は、トランジスタ１ｙのバックゲートに接続されている。これにより、トランジスタ１ｙのバックゲートには、差動増幅回路５によって電圧Ｖ３ｂが印加されている。
【００１７】
小振幅かつ高周波数の信号（例えば、フォトダイオードの出力信号）を入力バッファ回路によって増幅しようとする場合、入力信号ＩＮ，ＩＮＢは、電源電位及びグランド電位までフルスイングすることなく、コモンモード電圧と呼ばれる直流電圧値を中心として、プラス方向及びマイナス方向の双方に同程度の微小振幅で振れる。理想的には、出力信号Ｖ１ａに関するコモンモード電圧と、出力信号Ｖ１ｂに関するコモンモード電圧とが互いに等しいことが望ましい。しかしながら、製造時のばらつき等に起因して、トランジスタ１ｘの特性とトランジスタ１ｙの特性が互いに異なるため、出力信号Ｖ１ａに関するコモンモード電圧と、出力信号Ｖ１ｂに関するコモンモード電圧との間に、電位差（オフセット電圧）が発生してしまう。
【００１８】
以下、図１に示した入力バッファ回路において、オフセット電圧をキャンセルする手法について説明する。出力信号ＯＵＴＢは第１のローパスフィルタ回路に入力され、第１のローパスフィルタ回路は、所定の期間、出力信号ＯＵＴＢを積分する。その積分結果は、電圧値Ｖ２ａとしてキャパシタ４ｓにストアされる。
同様に、出力信号ＯＵＴは第２のローパスフィルタ回路に入力され、第２のローパスフィルタ回路は、上記の所定の期間、出力信号ＯＵＴを積分する。その積分結果は、電圧値Ｖ２ｂとしてキャパシタ４ｔにストアされる。オフセット電圧は、電圧値Ｖ２ａと電圧値Ｖ２ｂとの差に反映されている。
【００１９】
差動増幅回路５は、電圧値Ｖ２ａ，Ｖ２ｂを変換することにより、１段目の差動増幅回路の設計仕様、特にトランジスタ１ｘ，１ｙの設計仕様に合わせて、適切な電圧Ｖ３ａ，Ｖ３ｂを生成して出力する。電圧Ｖ３ａ，Ｖ３ｂはトランジスタ１ｘ，１ｙの各バックゲートにそれぞれ印加され、これにより、トランジスタ１ｘ，１ｙの各しきい値電圧がそれぞれ変化する。トランジスタ１ｘ，１ｙの各しきい値電圧が変化することにより、オフセット電圧がキャンセルされる。
【００２０】
例えば、出力信号Ｖ１ａに関するコモンモード電圧が、出力信号Ｖ１ｂに関するコモンモード電圧よりも高くなっていると仮定する。この場合、出力信号ＯＵＴに関するコモンモード電圧が、出力信号ＯＵＴＢに関するコモンモード電圧よりも高くなる。従って、電圧値Ｖ２ｂは電圧値Ｖ２ａよりも高くなり、電圧Ｖ３ｂは電圧Ｖ３ａよりも高くなる。バックゲートに印加される電圧（ボディバイアス電圧）が高いほどトランジスタのドレイン電流は大きいため、負荷１ｎによる電圧降下は負荷１ｍによる電圧降下よりも大きくなる。その結果、出力信号Ｖ１ａに関するコモンモード電圧は低下し、出力信号Ｖ１ｂに関するコモンモード電圧は上昇する。このようにしてオフセット電圧がキャンセルされる。
【００２１】
図２は、オフセット電圧がキャンセルされている様子を示すグラフである。初期状態においては、出力信号ＯＵＴに関するコモンモード電圧が出力信号ＯＵＴＢに関するコモンモード電圧よりも高く、両者間にオフセット電圧が生じている。しかしながら、オフセット電圧は徐々にキャンセルされ、約６ｎｓ経過後は、出力信号ＯＵＴ，ＯＵＴＢに関する各コモンモード電圧がほぼ等しくなっていることが分かる。
【００２２】
このように本実施の形態１に係る入力バッファ回路によれば、トランジスタ１ｘ，１ｙの各バックゲートに電圧Ｖ３ａ，Ｖ３ｂをそれぞれ印加することによって、オフセット電圧をキャンセルする。従って、分圧用の抵抗や終端抵抗等の回路素子をデータパスに接続する必要がないため、これらの回路素子の影響によって入力バッファ回路の性能が低下することを回避できる。また、前段の回路との接続方式が容量結合方式に制限されることもない。
【００２３】
また、入力信号ＩＮ，ＩＮＢは例えば１０ＧＨｚ程度の高周波であるのに対して、バックゲートを用いたしきい値電圧の制御の応答性は、それよりも低い１ＧＨｚ程度である。しかしながら、本実施の形態１に係る入力バッファ回路によれば、第１及び第２のローパスフィルタ回路の各積分結果を利用して電圧Ｖ３ａ，Ｖ３ｂの値が決定されるため、トランジスタ１ｘ，１ｙの各バックゲートに印加される電圧Ｖ３ａ，Ｖ３ｂは、入力信号ＩＮ，ＩＮＢほど高速には遷移しない。
その結果、オフセット電圧を適切にキャンセルすることができる。
【００２４】
実施の形態２．
図３は、本発明の実施の形態２に係る入力バッファ回路の構成を示す回路図である。差動増幅回路５の第１の出力端子は、トランジスタ１ｘ，２ｘの各バックゲートにそれぞれ接続されている。これにより、トランジスタ１ｘ，２ｘの各バックゲートには、差動増幅回路５によって電圧Ｖ３ａがそれぞれ印加されている。また、差動増幅回路５の第２の出力端子は、トランジスタ１ｙ，２ｙの各バックゲートに接続されている。これにより、トランジスタ１ｙ，２ｙの各バックゲートには、差動増幅回路５によって電圧Ｖ３ｂがそれぞれ印加されている。本実施の形態２に係る入力バッファ回路のその他の構成は、図１に示した上記実施の形態１に係る入力バッファ回路の構成と同様である。
【００２５】
なお、図３には、２個の差動増幅回路が従属接続され、トランジスタ１ｘ，２ｘ及びトランジスタ１ｙ，２ｙの各バックゲートに、電圧Ｖ３ａ，Ｖ３ｂがそれぞれ印加された構成を有する入力バッファ回路が示されている。しかしながら、差動増幅回路の個数は２個に限定されるものではなく、２個以上の差動増幅回路が従属接続されていて、そのうちの２個以上の差動増幅回路に、電圧Ｖ３ａ，Ｖ３ｂが印加されていればよい。
【００２６】
このように本実施の形態２に係る入力バッファ回路によれば、トランジスタ１ｘの特性とトランジスタ１ｙの特性との相違に起因するオフセット電圧のみならず、トランジスタ２ｘの特性とトランジスタ２ｙの特性との相違に起因するオフセット電圧をもキャンセルすることができる。
【００２７】
実施の形態３．
図４は、本発明の実施の形態３に係る入力バッファ回路の構成を示す回路図である。差動増幅回路（本実施の形態３において「電圧変換回路」とも称する）５１の第１の入力端子は、抵抗３ｓとキャパシタ４ｓとの直列接続点に接続されている。これにより、第１のローパスフィルタ回路から出力された電圧値Ｖ２ａが、差動増幅回路５１の第１の入力端子に入力されている。また、差動増幅回路５１の第２の入力端子は、抵抗３ｔとキャパシタ４ｔとの直列接続点に接続されている。これにより、第２のローパスフィルタ回路から出力された電圧値Ｖ２ｂが、差動増幅回路５１の第２の入力端子に入力されている。
【００２８】
差動増幅回路５１は、電圧値Ｖ２ａを変換して電圧Ｖ３ａ１を出力し、電圧値Ｖ２ｂを変換して電圧Ｖ３ｂ１を出力する。差動増幅回路５１は、電圧値Ｖ２ａ，Ｖ２ｂを変換することにより、１段目の差動増幅回路の設計仕様、特にトランジスタ１ｘ，１ｙの設計仕様に合わせて、適切な電圧Ｖ３ａ１，Ｖ３ｂ１を生成して出力する。差動増幅回路５１の第１の出力端子は、トランジスタ１ｘのバックゲートに接続されている。これにより、トランジスタ１ｘのバックゲートには、差動増幅回路５１によって電圧Ｖ３ａ１が印加されている。また、差動増幅回路５１の第２の出力端子は、トランジスタ１ｙのバックゲートに接続されている。これにより、トランジスタ１ｙのバックゲートには、差動増幅回路５１によって電圧Ｖ３ｂ１が印加されている。
【００２９】
差動増幅回路（本実施の形態３において「電圧変換回路」とも称する）５２の第１の入力端子は、抵抗３ｓとキャパシタ４ｓとの直列接続点に接続されている。これにより、第１のローパスフィルタ回路から出力された電圧値Ｖ２ａが、差動増幅回路５２の第１の入力端子に入力されている。また、差動増幅回路５２の第２の入力端子は、抵抗３ｔとキャパシタ４ｔとの直列接続点に接続されている。これにより、第２のローパスフィルタ回路から出力された電圧値Ｖ２ｂが、差動増幅回路５２の第２の入力端子に入力されている。
【００３０】
差動増幅回路５２は、電圧値Ｖ２ａを変換して電圧Ｖ３ａ２を出力し、電圧値Ｖ２ｂを変換して電圧Ｖ３ｂ２を出力する。差動増幅回路５２は、電圧値Ｖ２ａ，Ｖ２ｂを変換することにより、２段目の差動増幅回路の設計仕様、特にトランジスタ２ｘ，２ｙの設計仕様に合わせて、適切な電圧Ｖ３ａ２，Ｖ３ｂ２を生成して出力する。差動増幅回路５２の第１の出力端子は、トランジスタ２ｘのバックゲートに接続されている。これにより、トランジスタ２ｘのバックゲートには、差動増幅回路５２によって電圧Ｖ３ａ２が印加されている。また、差動増幅回路５２の第２の出力端子は、トランジスタ２ｙのバックゲートに接続されている。これにより、トランジスタ２ｙのバックゲートには、差動増幅回路５２によって電圧Ｖ３ｂ２が印加されている。本実施の形態３に係る入力バッファ回路のその他の構成は、図１に示した上記実施の形態１に係る入力バッファ回路の構成と同様である。
【００３１】
なお、図４には、２個の差動増幅回路が従属接続され、２個の電圧変換回路５１，５２が設けられ、トランジスタ１ｘ，１ｙ，２ｘ，２ｙの各バックゲートに、電圧Ｖ３ａ１，Ｖ３ｂ１，Ｖ３ａ２，Ｖ３ｂ２がそれぞれ印加された構成を有する入力バッファ回路が示されている。しかしながら、差動増幅回路及び電圧変換回路の個数はそれぞれ２個に限定されるものではなく、２個以上の差動増幅回路が従属接続されていて、そのうちの１個以上の差動増幅回路に電圧Ｖ３ａ１，Ｖ３ｂ１が印加されており、他の１個以上の差動増幅回路に電圧Ｖ３ａ２，Ｖ３ｂ２が印加されていればよい。また、３個以上の差動増幅回路が従属接続されている場合には、差動増幅回路と同数の電圧変換回路を設けてもよく、あるいは、差動増幅回路よりも少ない個数の電圧変換回路を設けて、上記実施の形態２と同様に、１個の電圧変換回路の出力を分岐して２個以上の差動増幅回路に入力してもよい。
【００３２】
このように本実施の形態３に係る入力バッファ回路によれば、トランジスタ１ｘの特性とトランジスタ１ｙの特性との相違に起因するオフセット電圧のみならず、トランジスタ２ｘの特性とトランジスタ２ｙの特性との相違に起因するオフセット電圧をもキャンセルすることができる。
【００３３】
しかも、１段目の差動増幅回路に対応する差動増幅回路５１と、２段目の差動増幅回路に対応する差動増幅回路５２とが、個別に設けられている。そのため、トランジスタ１ｘ，１ｙの特性とトランジスタ２ｘ，２ｙの特性とが互いに異なる場合であっても、それぞれの特性に応じて適切な電圧Ｖ３ａ１，Ｖ３ｂ１，Ｖ３ａ２，Ｖ３ｂ２を個別に生成することができる。その結果、上記実施の形態２に係る入力バッファ回路と比較すると、１段目の差動増幅回路に関するオフセット電圧と、２段目の差動増幅回路に関するオフセット電圧とを、より適切にキャンセルすることができる。
【００３４】
実施の形態４．
図５は、本発明の実施の形態４に係る入力バッファ回路の構成を示す回路図である。図１に示したトランジスタ１ｚの代わりに、トランジスタ１ｚｘ，１ｚｙが設けられている。トランジスタ１ｚｘ，１ｚｙは、１段目の差動増幅回路の定電流源として機能する。トランジスタ１ｘ，１ｙの各ドレインは、抵抗６を介して互いに接続されている。
【００３５】
トランジスタ１ｚｘのドレインは、トランジスタ１ｘのソースに接続されている。トランジスタ１ｚｘのソースは、グランド電位に接続されている。トランジスタ１ｚｘのゲートには、バイアス電圧ＢＩＡＳが入力されている。差動増幅回路５の第１の出力端子は、トランジスタ１ｘ，１ｚｘの各バックゲートにそれぞれ接続されている。これにより、トランジスタ１ｘ，１ｚｘの各バックゲートには、差動増幅回路５によって電圧Ｖ３ａがそれぞれ印加されている。
【００３６】
トランジスタ１ｚｙのドレインは、トランジスタ１ｙのソースに接続されている。トランジスタ１ｚｙのソースは、グランド電位に接続されている。トランジスタ１ｚｙのゲートには、バイアス電圧ＢＩＡＳが入力されている。差動増幅回路５の第２の出力端子は、トランジスタ１ｙ，１ｚｙの各バックゲートにそれぞれ接続されている。これにより、トランジスタ１ｙ，１ｚｙの各バックゲートには、差動増幅回路５によって電圧Ｖ３ｂがそれぞれ印加されている。
【００３７】
本実施の形態４に係る入力バッファ回路のその他の構成は、図１に示した上記実施の形態１に係る入力バッファ回路の構成と同様である。図５では、上記実施の形態１に係る入力バッファ回路を基礎として、本実施の形態５に係る発明を適用する例について示したが、本実施の形態５に係る発明は、上記実施の形態２，３に係る入力バッファ回路に適用することも可能である。例えば、１段目の差動増幅回路のトランジスタ１ｚのみならず、２段目の差動増幅回路のトランジスタ２ｚも２個のトランジスタ２ｚｘ，２ｚｙ（図示しない）に分割してもよい。そして、上記実施の形態２と同様に、差動増幅回路５の出力を分岐して、トランジスタ２ｘ，２ｚｘに電圧Ｖ３ａを入力し、トランジスタ２ｙ，２ｚｙに電圧Ｖ３ｂを入力してもよい。あるいは、上記実施の形態３と同様に、複数の差動増幅回路５１，５２を設け、差動増幅回路５１からトランジスタ１ｘ，１ｚｘに電圧Ｖ３ａ１を、差動増幅回路５１からトランジスタ１ｙ，１ｚｙに電圧Ｖ３ｂ１を、差動増幅回路５２からトランジスタ２ｘ，２ｚｘに電圧Ｖ３ａ２を、差動増幅回路５２からトランジスタ２ｙ，２ｚｙに電圧Ｖ３ｂ２を、それぞれ入力してもよい。
【００３８】
このように本実施の形態４に係る入力バッファ回路によれば、差動増幅回路５は、トランジスタ１ｘ，１ｙの各ボディバイアス電圧のみならず、トランジスタ１ｚｘ，１ｚｙの各ボディバイアス電圧をも制御する。これにより、上記実施の形態１に係る入力バッファ回路と比較すると、オフセット電圧をより効果的にキャンセルすることができる。
【００３９】
【発明の効果】
この発明によれば、第１の電圧変換回路は、第１の出力信号に関する第１の積分回路による積分結果を、第１のトランジスタの設計仕様に合わせて、適切な電圧に変換して出力する。また、第１の電圧変換回路は、第２の出力信号に関する第２の積分回路による積分結果を、第２のトランジスタの設計仕様に合わせて、適切な電圧に変換して出力する。第１の電圧変換回路から出力された各電圧が第１及び第２のトランジスタの各バックゲートにそれぞれ印加されることにより、オフセット電圧がキャンセルされる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る入力バッファ回路の構成を示す回路図である。
【図２】オフセット電圧がキャンセルされている様子を示すグラフである。
【図３】本発明の実施の形態２に係る入力バッファ回路の構成を示す回路図である。
【図４】本発明の実施の形態３に係る入力バッファ回路の構成を示す回路図である。
【図５】本発明の実施の形態４に係る入力バッファ回路の構成を示す回路図である。
【符号の説明】
１ｘ，１ｙ，２ｘ，２ｙ，１ｚｘ，１ｚｙ  トランジスタ、３ｓ，３ｔ  抵抗、４ｓ，４ｔ  キャパシタ、５  差動増幅回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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