(57)【要約】【課題】生産コストが削減されるとともに、配線の電気的短絡および脱落が抑制される半導体装置の製造方法を提供する。【解決手段】２つのゲート電極５によって挟まれた領域に位置する素子形成領域２１の表面を露出する開口部として、開口部が形成される領域の一部が平面的に一のゲート電極５の一部に重なるように形成されたレジストパターンに基づいて開口部１２ａが形成される。一のゲート電極５の表面を露出する開口部として、開口部が形成される領域が平面的に一のゲート電極５のみに重なるように形成されたレジストパターン１６に基づいて開口部１２ｂが形成される。このとき、開口部１２ａ内は、非感光性の有機膜とレジストパターン１６とによって覆われた状態にある。その後、開口部１２ａ，１２ｂ内にタングステン配線が形成される。【選択図】        図１１
2004172215.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に、互いに間隔を隔ててそれぞれ第１絶縁膜によって覆われた一の電極部および他の電極部を形成する工程と、
前記一の電極部および前記他の電極部を覆うように、前記半導体基板上に前記第１絶縁膜とはエッチング特性の異なる第２絶縁膜を形成する工程と、
前記第２絶縁膜に、前記一の電極部と前記他の電極部とによって挟まれた前記半導体基板の領域の部分を露出する第１開口部を自己整合的に形成する工程と、
前記第２絶縁膜および前記第１絶縁膜に、前記一の電極部の表面を露出する第２開口部を形成する工程と、
前記第１開口部内および前記第２開口部内に導電層を形成する工程と、
を備え、
前記第１開口部が形成される第１形成領域と前記第２開口部が形成される第２形成領域とは平面的に互いに重なり合う部分を有するように配置されて、前記第１開口部と前記第２開口部とが連通するように形成される、半導体装置の製造方法。
【請求項２】
前記第１開口部を形成した後前記第２開口部を形成する前に、前記第１開口部内を前記第２絶縁膜とはエッチング特性の異なる所定の保護膜によって被覆する工程を備え、
前記第２開口部を形成した後前記導電層を形成する前に、前記保護膜を除去する工程を備えた、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１開口部を形成する工程では、前記第１形成領域は平面的に前記一の電極部に重なる部分を有するように配置され、
前記第２開口部を形成する工程では、前記第２形成領域は、平面的に前記第１形成領域が前記一の電極部と重なる部分において前記第１形成領域と重なるように配置される、請求項２記載の半導体装置の製造方法。
【請求項４】
前記一の電極部および前記他の電極部を形成する前に、素子分離絶縁膜によって区画される素子形成領域を形成する工程を備え、
前記一の電極部を形成する工程では、前記一の電極部は、前記素子形成領域と前記素子分離絶縁膜との境界部分を挟んで前記素子形成領域の部分と前記素子分離絶縁膜の部分とを連続的に覆うように形成され、
前記第２開口部を形成する工程では、前記第２形成領域は平面的に前記素子分離絶縁膜と重なる部分を有するように配置される、請求項３記載の半導体装置の製造方法。
【請求項５】
前記第２開口部を形成する工程では、前記第２形成領域は平面的に前記第１形成領域に位置する前記素子形成領域の部分に重なる部分を有するように配置される、請求項２記載の半導体装置の製造方法。
【請求項６】
前記第１開口部を形成した後前記保護膜を形成する前に、露出した前記素子形成領域の部分に所定導電型の不純物を導入する工程を備えた、請求項１〜５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、セルフアラインコンタクト構造を備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の微細化に伴って、各写真製版工程の重ね合わせに対するマージンが小さくなる。この重ね合わせマージンに規制されることなく半導体装置の集積化を図るために、たとえばメモリセルのＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタには、セルフアラインコンタクト構造が採用されている（特許文献１参照）。
【０００３】
そのセルフアラインコンタクト構造の一例について説明する。半導体基板の表面に形成された素子形成領域を横切るように、２つのゲート電極が所定の間隔を隔てて形成されている。それぞれのゲート電極の側面上にはサイドウォール窒化膜が形成されている。
【０００４】
また、それぞれのゲート電極の上面上には比較的厚いシリコン窒化膜が形成されている。そのゲート電極および素子形成領域を覆うように、比較的薄いシリコン窒化膜がさらに形成されている。
【０００５】
そして、ゲート電極を覆うように半導体基板上に層間絶縁膜としてシリコン酸化膜が形成されている。そのシリコン酸化膜に、２つのゲート電極によって挟まれた素子形成領域の部分を露出するコンタクトホールが形成されている。
【０００６】
そのコンタクトホールは、シリコン酸化膜上に形成された所定のレジストパターンをマスクとして、シリコン酸化膜に異方性エッチングを施し、さらに露出した比較的薄いシリコン窒化膜をエッチングによって除去することにより形成される。
【０００７】
このとき、ゲート電極は比較的厚いシリコン窒化膜、サイドウォール窒化膜によって覆われていることで、比較的薄いシリコン窒化膜が除去された後でも、これら比較的厚いシリコン窒化膜およびサイドウォール窒化膜は除去されずに残ることになる。
【０００８】
これにより、たとえコンタクトホールを形成するためのレジストパターンがずれたとしても、ゲート電極を露出させることなく２つのゲート電極によって挟まれた素子形成領域の部分を露出するコンタクトホールが形成される。
【０００９】
このようにして２つのゲート電極によって挟まれた素子形成領域の部分が、２つのゲート電極の配置関係に応じ、シリコン酸化膜とシリコン窒化膜とのエッチング特性の違いに基づいて自己整合的に露出されることから、このように形成されるコンタクトホールは、特にセルフアラインコンタクトホールと呼ばれ、そのようなコンタクトホールを有する構造は、セルフアラインコンタクト構造と呼ばれる。
【００１０】
セルフアラインコンタクトホールが形成された後、セルフアラインコンタクトホールを埋め込む所定の導電層が形成されることになる。
【００１１】
このようなセルフアラインコンタクトホールを形成するために１枚のマスク（レチクル）が必要になる。
【００１２】
【特許文献１】
特開２００１−４４２９４号公報
【００１３】
【発明が解決しようとする課題】
ところで、２つのゲート電極によって挟まれた素子形成領域の部分と、２つのゲート電極のうちの一のゲート電極とを電気的に接続するには、さらに次のような工程が必要とされる。まず、シリコン酸化膜および比較的厚いシリコン窒化膜に、一のゲート電極の表面を露出するゲートコンタクトホールが形成される。
【００１４】
次に、そのゲートコンタクトホールを埋め込む所定の導電層が形成される。次に、シリコン酸化膜上に配線となるタングステン膜が形成される。タングステン膜に所定の写真製版およびエッチングを施すことにより、セルフアラインコンタクトホールに埋め込まれた導電層と、ゲートコンタクトホールに埋め込まれた導電層とを電気的に接続するタングステン配線が形成される。
【００１５】
このようにして、２つのゲート電極によって挟まれた素子形成領域の部分と一のゲート電極とが、セルフアラインコンタクトホールに埋め込まれた導電層、タングステン配線およびゲートコンタクトホールに埋め込まれた導電層を介して電気的に接続されることになる。
【００１６】
このとき、ゲートコンタクトホールを形成するためのマスクと、タングステン配線を形成するためのマスクとの２枚のマスクが必要になる。そのため、２つのゲート電極によって挟まれた素子形成領域の部分と一のゲート電極とを電気的に接続するのに、セルフアラインコンタクトホールを形成するためのマスクを合わせると合計３枚のマスクが必要になる。
【００１７】
生産コストの削減の一環としてマスク（レチクル）の枚数を減らすことが要求されており、この２つのゲート電極によって挟まれた素子形成領域の部分と一のゲート電極とを電気的に接続する工程においてもマスクの枚数の削減が求められるようになった。
【００１８】
また、半導体装置の微細化に伴ってタングステン配線の微細化が進むと、互いに隣接する一のタングステン配線と他のタングステン配線との間隔がより縮まって電気的により短絡しやすくなった。
【００１９】
そのため、たとえば一のタングステン配線と電気的に接続された一のゲート電極と他のタングステン配線と電気的に接続された他のゲート電極とが電気的に短絡するなどして半導体装置として機能しなくなるという問題があった。
【００２０】
さらに、タングステン配線の微細化に伴って、シリコン酸化膜上に形成されたタングステン配線がシリコン酸化膜上から脱落しやすくなって、所望のタングステン配線のパターンが得られないという問題があった。
【００２１】
本発明は上記問題点を解決するためになされたものであり、その目的は生産コストが削減されるとともに、配線の電気的短絡および脱落が抑制される半導体装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は以下の工程を備えている。半導体基板の主表面上に、互いに間隔を隔ててそれぞれ第１絶縁膜によって覆われた一の電極部および他の電極部を形成する。一の電極部および他の電極部を覆うように、半導体基板上に第１絶縁膜とはエッチング特性の異なる第２絶縁膜を形成する。その第２絶縁膜に、一の電極部と他の電極部とによって挟まれた半導体基板の領域の部分を露出する第１開口部を自己整合的に形成する。第２絶縁膜および第１絶縁膜に、一の電極部の表面を露出する第２開口部を形成する。第１開口部内および第２開口部内に導電層を形成する。第１開口部が形成される第１形成領域と第２開口部が形成される第２形成領域とは平面的に互いに重なり合う部分を有するように配置されて、第１開口部と第２開口部とが連通するように形成される。
【００２３】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置の製造方法について説明する。まず、図１および図２に示すように、半導体基板１の所定の領域に素子分離絶縁膜１３を形成することにより、半導体基板１の表面に半導体素子を形成するための素子形成領域２１が形成される。
【００２４】
次に、半導体基板１上にゲート絶縁膜となる絶縁膜を介在させてゲート電極となるポリシリコン膜およびタングステンシリサイド膜（いずれも図示せず）が順次形成され、さらにそのタングステンシリサイド膜上にＴＥＯＳ膜を介在させて比較的厚いシリコン窒化膜（いずれも図示せず）が形成される。
【００２５】
そのシリコン窒化膜、ＴＥＯＳ膜、タングステンシリサイド膜、ポリシリコン膜および絶縁膜に所定のエッチングを施すことにより、ゲート絶縁膜２上にポリシリコン膜３およびタングステンシリサイド膜４を含むゲート電極５が形成されるとともに、そのゲート電極５の上面上にはＴＥＯＳ膜６と第１絶縁膜としてのシリコン窒化膜７が残された状態となる。
【００２６】
次に、そのゲート電極５、ＴＥＯＳ膜６およびシリコン窒化膜７を覆うように、膜厚数十ｎｍ（数百Å）のシリコン窒化膜（図示せず）が形成される。そのシリコン窒化膜に異方性エッチングを施すことにより、ゲート電極５等の両側面上に第１絶縁膜としてのサイドウォール窒化膜８がそれぞれ形成される。
【００２７】
次に、そのサイドウォール窒化膜８およびシリコン窒化膜７を覆うように、半導体基板１上にシリコン窒化膜７よりも薄いシリコン窒化膜９が形成される。
【００２８】
次に、図３および図４に示すように、シリコン窒化膜９を覆うように半導体基板１上に第２絶縁膜としてのシリコン酸化膜１２が形成される。次に、そのシリコン酸化膜１２上にレジスト（図示せず）が塗布される。
【００２９】
そのレジストに対して所定のマスク（レチクル）による写真製版処理を施すことにより、図５および図６に示すように、２つのゲート電極５によって挟まれた領域に位置する素子形成領域２１の表面を露出する開口部を形成するためのレジストパターン１４が形成される。このとき、レジストパターン１４は、開口部が形成される領域の一部が、平面的（レイアウト上）にゲート電極５の一部に重なるように形成される。
【００３０】
そのレジストパターン１４をマスクとして、シリコン酸化膜１２に異方性エッチングを施すことでシリコン窒化膜９が露出する。露出したシリコン窒化膜９に異方性エッチングを施すことにより、半導体基板１の表面（素子形成領域の表面）を露出する第１開口部としての開口部１２ａが形成される。その後、図７および図８に示すように、レジストパターン１４が除去される。
【００３１】
なお、後述するように、素子形成領域を露出する際に半導体基板１の表面が過度にエッチングが施されるような場合には、開口部１２ａを介して所定の導電型の不純物イオンが注入される。
【００３２】
次に、所定の塗布装置により非感光性の有機材料が半導体基板１上に塗布されて、図９に示すように、非感光性の有機膜１５が主に開口部１２ａ内に形成される。また、非感光性の有機膜１５はシリコン酸化膜１２の上面上にも比較的薄く形成された状態になる。なお、非感光性の有機膜としては、たとえば反射防止膜が望ましい。
【００３３】
その有機膜１５上にレジスト（図示せず）が塗布される。そのレジストに対して所定のマスク（レチクル）による写真製版処理を施すことにより、図１０に示すように、２つのゲート電極５のうちの一のゲート電極５を露出する開口部を形成するためのレジストパターン１６が形成される。
【００３４】
このとき、図１１に示すように、レジストパターン１６は、開口部が形成される領域が、平面的（レイアウト上）にゲート電極５のみに重なるように形成される。
【００３５】
また、写真製版の際に開口部１２ａの奥（有機膜１５の上面）に近づくにしたがい露光光の強度が弱くなるため、この部分ではレジストは感光せずに非感光性の有機膜１５を覆った状態でレジストパターン１６が形成されることになる。つまり、開口部１２ａ内は、保護膜としての有機膜１５とレジストパターン１６とによって覆われた状態になる。
【００３６】
次に、図１２に示すように、レジストパターン１６をマスクとしてシリコン酸化膜１２、シリコン窒化膜９，７およびＴＥＯＳ膜６に対してそれぞれ所定の異方性エッチングを施すことにより、ゲート電極５の表面を露出する第２開口部としての開口部１２ｂが形成される。
【００３７】
異方性エッチングの際に開口部１２ａがレジストパターン１６および有機膜１５によって覆われていることで、開口部１２ａの底に位置する素子形成領域（半導体基板１）の表面はエッチングによるダメージを受けることが阻止される。
【００３８】
その後、たとえば酸素プラズマ処理を施すことにより、図１３および図１４に示すように、レジストパターン１６と非感光性の有機膜１５が除去される。
【００３９】
次に、図１５に示すように、開口部１２ａ，１２ｂ内を含むシリコン酸化膜１２上にバリアメタル１０が形成される。そのバリアメタル１０上にタングステン膜１１が形成される。なお、バリアメタルとしては、チタンとチタンナイトライドとの積層膜が望ましい。
【００４０】
次に、シリコン酸化膜１２の上面上に位置するタングステン膜およびバリアメタルが、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって除去されて、図１６および図１７に示すように、開口部１２ａ，１２ｂ内にタングステン膜１１が残される。
【００４１】
このようにして、一のゲート電極５と他のゲート電極５とによって挟まれた領域に位置する素子形成領域（半導体基板１）の部分と、一のゲート電極５とを電気的に接続する導電層としてのタングステン配線１１ａが形成される。
【００４２】
上述した半導体装置の製造方法によれば、２枚のマスク（レチクル）によって、２つのゲート電極５によって挟まれた素子形成領域２１の部分と一のゲート電極５とを電気的に接続するタングステン配線１１ａが形成されることになる。
【００４３】
すなわち、２枚のマスクのうち、一のマスクは、２つのゲート電極５によって挟まれた領域に位置する素子形成領域（半導体基板１）の表面を露出する開口部１２ａを形成するためのマスクであり、他のマスクはゲート電極５を露出する開口部１２ｂを形成するためのマスクである。
【００４４】
したがって、従来の半導体装置の製造方法では３枚のマスクが必要されていたのに対し、本半導体装置の製造方法ではマスクの枚数を１枚減らすことができ、生産コストの削減に寄与することができる。
【００４５】
また、タングステン配線１１ａはシリコン酸化膜１２に形成された開口部１２ａ、１２ｂ内に形成されることで、タングステン配線１１ａは埋め込み型の配線となって、従来の半導体装置のようにタングステン配線が脱落することがなくなり半導体装置の信頼性が向上する。
【００４６】
また、図１８に示すように、開口部１２ｂが素子分離絶縁膜１３と素子形成領域２１との境界部分（同図中Ａ）を露出するように形成されると、素子分離絶縁膜１３にエッチングが施されてしまい、タングステン配線１１ａからエッチングされた部分を介して半導体基板１に向かって電流がリークしてしまう。
【００４７】
そこで、このような境界部分を露出しないように開口部１２ｂを形成するには、開口部１２ｂが形成される領域が、平面的に一のゲート電極５とのみ重なるようにレジストパターン１６（図１０参照）を形成する必要がある。
【００４８】
このとき、一のゲート電極５が延在する方向と略直交する方向に対するレジストパターン１６の重ね合わせマージンとしては、図１９に示すように、一のゲート電極５のゲート幅Ｗに加えてサイドウォール窒化膜８の膜厚ＳＷ分のマージンがある。
【００４９】
これにより、重ね合わせマージンとしては比較的余裕があり、開口部１２ｂが素子分離絶縁膜１３と素子形成領域２１との境界部分を露出するように形成されることが抑制される。その結果、タングステン配線１１ａから半導体基板１への電流のリークを阻止することができる。
【００５０】
さらに、開口部１２ａはいわゆる自己整合的に形成されることで、レジストパターン１４（図６参照）の重ね合わせのずれに対するマージンが高い。
【００５１】
また、図２０に示すように、その開口部１２ａを形成する際に半導体基板１の表面に形成されたトランジスタのソース・ドレイン領域となる所定導電型の不純物領域２２に過度のエッチングが施されて、凹部１ａが形成されるような場合がある。
【００５２】
そのような場合には、凹部１ａの底の部分の直下に位置する不純物領域の部分の縦方向の長さが短くなって、開口部１２ａに形成されるタングステン配線と半導体基板１（不純物領域とは反対の導電型の領域）との間における耐圧が低下することになる。
【００５３】
そこで、図２１に示すように、開口部１２ａを介して不純物領域２２と同じ導電型の不純物イオン２３を注入（コンタクト注入）することにより、不純物領域２２はより深い領域にまで延在する不純物領域の部分２２ａを有して耐圧を確保することができる。
【００５４】
また、このとき、一のゲート電極５および他のゲート電極５はいずれも露出していないので、各ゲート電極５がイオンの注入による影響を受けることがない。
【００５５】
さらに、開口部１２ｂを形成する際に、開口部１２ａの内部は保護膜としてのレジストパターン１６と非感光性の有機膜１５とによって覆われている。これにより、開口部１２ａの底に位置する素子形成領域の部分等に開口部１２ｂを形成する際のエッチングの影響が及ぶのを阻止することができ、素子形成領域２１と一のゲート電極５との電気的接続の信頼性を向上することができる。
【００５６】
実施の形態２
本発明の実施の形態２に係る半導体装置の製造方法について説明する。まず、図２２および図２３に示す工程までは、前述した図１〜図４に示す工程と同様である。
【００５７】
次に、シリコン酸化膜１２上にレジスト（図示せず）が塗布される。そのレジストに対して所定のマスク（レチクル）による写真製版処理を施すことにより、図２４および図２５に示すように、２つのゲート電極５によって挟まれた領域に位置する素子形成領域２１の表面を露出する開口部を形成するためのレジストパターン１４が形成される。
【００５８】
そのレジストパターン１４をマスクとして、シリコン酸化膜１２に異方性エッチングを施すことでシリコン窒化膜９が露出する。露出したシリコン窒化膜９に異方性エッチングを施すことにより、半導体基板１の表面（素子形成領域の表面）が露出する開口部１２ａが形成される。その後、図２６および図２７に示すように、レジストパターン１４が除去される。
【００５９】
次に、所定の塗布装置により非感光性の有機材料が半導体基板１上に塗布されて、図２８に示すように、非感光性の有機膜１５が主に開口部１２ａ内に形成される。
【００６０】
その有機膜１５上にレジスト（図示せず）が塗布される。そのレジストに対して所定のマスク（レチクル）による写真製版処理を施すことにより、図２９に示すように、ゲート電極５を露出する開口部を形成するためのレジストパターン１６が形成される。
【００６１】
このとき、図３０に示すように、レジストパターン１６は、開口部が形成される領域が、平面的（レイアウト上）に開口部１２ａに位置する素子形成領域２１の部分に重なるように形成される。
【００６２】
次に、図３１に示すように、レジストパターン１６をマスクとしてシリコン酸化膜１２、シリコン窒化膜９，７およびＴＥＯＳ膜６に対してそれぞれ所定の異方性エッチングを施すことにより、ゲート電極５の表面を露出する開口部１２ｂが形成される。
【００６３】
その後、たとえば酸素プラズマ処理を施すことにより、図３２および図３３に示すように、レジストパターン１６と非感光性の有機膜１５が除去される。
【００６４】
次に、前述した図１５から図１７に示す工程と同様の工程を経て、図３４および図３５に示すように、一のゲート電極５と他のゲート電極５とによって挟まれた領域に位置する素子形成領域（半導体基板１）の部分と、一のゲート電極５とを電気的に接続するタングステン配線１１ａが形成される。
【００６５】
上述した半導体装置の製造方法によれば、前述したように、２枚のマスク（レチクル）によって、２つのゲート電極５によって挟まれた素子形成領域２１の部分と一のゲート電極５とを電気的に接続するタングステン配線１１ａが形成されることになる。
【００６６】
これにより、従来の半導体装置の製造方法と比べると、本半導体装置の製造方法ではマスクの枚数を１枚減らすことができ、生産コストの削減に寄与することができる。
【００６７】
また、タングステン配線１１ａはシリコン酸化膜１２に形成された開口部１２ａ、１２ｂ内に形成されることで、従来の半導体装置のようにタングステン配線が脱落することがなくなり半導体装置の信頼性が向上する。
【００６８】
さらに、開口部１２ａはいわゆる自己整合的に形成されることで、レジストパターン１４（図２５参照）の重ね合わせのずれに対するマージンが高い。
【００６９】
さらに、開口部１２ｂを形成する際に、開口部１２ａの内部は保護膜としてのレジストパターン１６と非感光性の有機膜１５とによって覆われている。これにより、開口部１２ａの底に位置する素子形成領域の部分等に開口部１２ｂを形成する際のエッチングの影響が及ぶのを阻止することができ、素子形成領域２１と一のゲート電極５との電気的接続の信頼性を向上することができる。
【００７０】
さらに、前述したように、開口部１２ａを形成する際に所定導電型の不純物領域２２に凹部が形成されるような場合には、開口部１２ａを介して所定の不純物イオンを注入することにより、所定の耐圧を確保することができる。
【００７１】
また、不純物イオンの注入の際に、各ゲート電極５がイオンの注入による影響を受けることがない。
【００７２】
実施の形態３
本発明の実施の形態３に係る半導体装置の製造方法について説明する。まず、図３６および図３７に示す工程までは、前述した図１〜図４に示す工程と同様である。次に、そのシリコン酸化膜１２上にレジスト（図示せず）が塗布される。
【００７３】
そのレジストに対して所定のマスク（レチクル）による写真製版処理を施すことにより、図３８および図３９に示すように、２つのゲート電極５によって挟まれた領域に位置する素子形成領域２１の表面を露出する開口部を形成するためのレジストパターン１４が形成される。このとき、レジストパターン１４は、開口部が形成される領域の一部が、平面的（レイアウト上）にゲート電極５の一部に重なるように形成される。
【００７４】
そのレジストパターン１４をマスクとして、シリコン酸化膜１２に異方性エッチングを施すことでシリコン窒化膜９が露出する。露出したシリコン窒化膜９に異方性エッチングを施すことにより、半導体基板１の表面（素子形成領域の表面）が露出する開口部１２ａが形成される。その後、図４０および図４１に示すように、レジストパターン１４が除去される。
【００７５】
次に、所定の塗布装置により非感光性の有機材料が半導体基板１上に塗布されて、図４２に示すように、非感光性の有機膜１５が主に開口部１２ａ内に形成される。
【００７６】
その有機膜１５上にレジスト（図示せず）が塗布される。そのレジストに対して所定のマスク（レチクル）による写真製版処理を施すことにより、図４３に示すように、一のゲート電極５を露出する開口部を形成するためのレジストパターン１６が形成される。
【００７７】
このとき、図４４に示すように、レジストパターン１６は、開口部が形成される領域の一部が平面的（レイアウト上）に素子分離絶縁膜１３の部分に重なるように形成される。
【００７８】
次に、図４５に示すように、レジストパターン１６をマスクとしてシリコン酸化膜１２、シリコン窒化膜９，７およびＴＥＯＳ膜６に対してそれぞれ所定の異方性エッチングを施すことにより、一のゲート電極５の表面と素子分離絶縁膜１３の表面を露出する開口部１２ｂが形成される。
【００７９】
その後、たとえば酸素プラズマ処理を施すことにより、図４６および図４７に示すように、レジストパターン１６と非感光性の有機膜１５が除去される。
【００８０】
次に、前述した図１５から図１７に示す工程と同様の工程を経て、図４８および図４９に示すように、一のゲート電極５と他のゲート電極５とによって挟まれた領域に位置する素子形成領域（半導体基板１）の部分と、一のゲート電極５とを電気的に接続するタングステン配線１１ａが形成される。
【００８１】
上述した半導体装置の製造方法によれば、実施の形態１において説明した効果に加えてさらに次のような効果が得られる。
【００８２】
レジストパターン１６を形成する際に、一のゲート電極５が延在する方向と略直交する方向に対するレジストパターン１６の重ね合わせマージンとしては、図５０および図５１に示すように、一のゲート電極５のゲート幅Ｗとサイドウォール窒化膜８の膜厚ＳＷ分に加えて素子分離絶縁膜１３の領域部分のマージンがある。
【００８３】
これにより、重ね合わせマージンとしては実施の形態１における場合よりも余裕ができて、開口部１２ｂが素子分離絶縁膜１３と素子形成領域２１との境界部分を露出するように形成されることが抑制される。その結果、タングステン配線１１ａから半導体基板１への電流のリークをより確実に阻止することができる。
【００８４】
また、開口部１２ｂを形成する際に一のゲート電極５の上面部分に加えて側面部分も露出する。これにより、タングステン配線１１ａは一のゲート電極５とは、一のゲート電極５の上面部分と側面部分とにおいて接続されることになる、その結果、タングステン配線１１ａと一のゲート電極５との接触抵抗を低減することができる。
【００８５】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８６】
【発明の効果】
本発明に係る半導体装置の製造方法によれば、２つの電極部によって挟まれた半導体基板の領域部分と一の電極部とを電気的に接続する構造を形成するために、従来３枚のマスクが必要であったのに対して、第１開口部を形成するためのマスクと第１の開口部を形成するためのマスクとの２枚のマスクによって形成することができ、マスクの枚数を減らすことができて生産コストの削減を図ることができる。また、第１開口部および第２開口部に埋め込まれるように導電層が形成されることで、導電層の脱落もなくなる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る半導体装置の製造方法の一工程を示す平面図である。
【図２】同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。
【図３】同実施の形態において、図１に示す工程の後に行なわれる工程を示す平面図である。
【図４】同実施の形態において、図３に示す断面線ＩＶ−ＩＶにおける断面図である。
【図５】同実施の形態において、図３に示す工程の後に行なわれる工程を示す平面図である。
【図６】同実施の形態において、図５に示す断面線ＶＩ−ＶＩにおける断面図である。
【図７】同実施の形態において、図５に示す工程の後に行なわれる工程を示す平面図である。
【図８】同実施の形態において、図７に示す断面線ＶＩＩＩ−ＶＩＩＩにおける断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】同実施の形態において、図１０に示す工程の後に行なわれる工程を示す平面図である。
【図１２】同実施の形態において、図１１に示す断面線ＸＩＩ−ＸＩＩにおける断面図である。
【図１３】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す平面図である。
【図１４】同実施の形態において、図１３に示す断面線ＸＩＶ−ＸＩＶにおける断面図である。
【図１５】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す平面図である。
【図１７】同実施の形態において、図１６に示す断面線ＸＶＩＩ−ＸＶＩＩにおける断面図である。
【図１８】同実施の形態において、開口部を形成する際の重ね合わせマージンを説明するための第１の平面図である。
【図１９】同実施の形態において、開口部を形成する際の重ね合わせマージンを説明するための第２の平面図である。
【図２０】同実施の形態において、コンタクト注入を説明するための第１の断面図である。
【図２１】同実施の形態において、コンタクト注入を説明するための第２の断面図である。
【図２２】本発明の実施の形態２に係る半導体装置の製造方法の一工程を示す平面図である。
【図２３】同実施の形態において、図２２に示す断面線ＸＸＩＩＩ−ＸＸＩＩＩにおける断面図である。
【図２４】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す平面図である。
【図２５】同実施の形態において、図２４に示す断面線ＸＸＶ−ＸＸＶにおける断面図である。
【図２６】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す平面図である。
【図２７】同実施の形態において、図２６に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける断面図である。
【図２８】同実施の形態において、図２７に示す工程の後に行なわれる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す平面図である。
【図３１】同実施の形態において、図３０に示す断面線ＸＸＸＩ−ＸＸＸＩにおける断面図である。
【図３２】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す平面図である。
【図３３】同実施の形態において、図３２に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩにおける断面図である。
【図３４】同実施の形態において、図３２に示す工程の後に行なわれる工程を示す平面図である。
【図３５】同実施の形態において、図３４に示す断面線ＸＸＸＶ−ＸＸＸＶにおける断面図である。
【図３６】本発明の実施の形態３に係る半導体装置の製造方法の一工程を示す平面図である。
【図３７】同実施の形態において、図３６に示す断面線ＸＸＶＩＩ−ＸＸＶＩＩにおける断面図である。
【図３８】同実施の形態において、図３６に示す工程の後に行なわれる工程を示す平面図である。
【図３９】同実施の形態において、図３８に示す断面線ＸＸＸＩＶ−ＸＸＸＩＶにおける断面図である。
【図４０】同実施の形態において、図３８に示す工程の後に行なわれる工程を示す平面図である。
【図４１】同実施の形態において、図４０に示す断面線ＸＬＩ−ＸＬＩにおける断面図である。
【図４２】同実施の形態において、図４１に示す工程の後に行なわれる工程を示す断面図である。
【図４３】同実施の形態において、図４２に示す工程の後に行なわれる工程を示す断面図である。
【図４４】同実施の形態において、図４３に示す工程の後に行なわれる工程を示す平面図である。
【図４５】同実施の形態において、図４４に示す断面線ＸＬＶ−ＸＬＶにおける断面図である。
【図４６】同実施の形態において、図４４に示す工程の後に行なわれる工程を示す平面図である。
【図４７】同実施の形態において、図４６に示す断面線ＸＬＶＩＩ−ＸＬＶＩＩにおける断面図である。
【図４８】同実施の形態において、図４６に示す工程の後に行なわれる工程を示す平面図である。
【図４９】同実施の形態において、図４８に示す断面線ＸＬＩＸ−ＸＬＩＸにおける断面図である。
【図５０】同実施の形態において、開口部を形成する際の重ね合わせマージンを説明するための第１の平面図である。
【図５１】同実施の形態において、開口部を形成する際の重ね合わせマージンを説明するための第２の平面図である。
【符号の説明】
１  半導体基板、２  ゲート絶縁膜、３  ポリシリコン膜、４  タングステンシリサイド膜、５  ゲート電極、６  ＴＥＯＳ膜、７，９  シリコン窒化膜、８サイドウォール窒化膜、１０  バリアメタル、１１  タングステン膜、１１ａタングステン配線、１２  シリコン酸化膜、１２ａ，１２ｂ  開口部、１３  素子分離絶縁膜、１４，１６  レジストパターン、１５  有機膜、２１  素子形成領域、２２  不純物領域、２２ａ  不純物領域の部分、２３  不純物イオン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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