(57)【要約】【課題】静電破壊を防止しつつ、入力信号の波形を良好に保つことができ、さらには入力抵抗の静電破壊を防ぐことができる入力保護回路を提供することを目的とする。【解決手段】本発明にかかる入力保護回路では、反転増幅回路１０が、ＩＣ内部回路１１に入力可能な信号の電位の範囲である入力範囲を超えた入力信号Ｖ１が当該入力範囲に含まれるように変換する。さらに、保護ダイオードＤ１が、入力抵抗Ｒ１と演算増幅器ＯＰとの間の仮想接地節点Ｎ１と正電源Ｔ２とに接続され、入力範囲を正電源Ｔ２側に過大に超えた入力信号Ｖ１を正電源Ｔ２側に流し、保護ダイオードＤ２が、入力端子Ｔ１と入力抵抗Ｒ１との間の任意の点と負電源Ｔ３とに接続され、入力範囲を負電源Ｔ３側に過大に超えた入力信号Ｖ１の入力電流を負電源Ｔ３から入力端子Ｔ１に流すことによりＩＣ内部回路１１を保護する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
静電気などに起因する過大な入力信号から内部回路を保護する入力保護回路であって、
少なくとも入力抵抗と帰還抵抗と演算増幅器とを有し、入力端子から入力された入力信号の電位が前記内部回路に入力可能な信号の電位の範囲である入力範囲に含まれるように変換する入力信号変換手段と、
前記入力抵抗と前記演算増幅器との間の仮想接地節点と第一電源電位とに接続され、前記入力信号の電位が前記入力範囲を前記第一電源電位側に過大に超えた場合に当該入力信号の入力電流を前記第一電源電位側に流すことにより前記内部回路を保護する第一保護手段と、
前記入力端子と前記入力抵抗との間の任意の点と第二電源電位とに接続され、前記入力信号の電位が入力範囲を前記第二電源電位側に過大に超えた場合に電流を前記第二電源電位から前記入力端子に流すことにより前記内部回路を保護する第二保護手段とを備えた入力保護回路。
【請求項２】
静電気などに起因する過大な入力信号から内部回路を保護する入力保護回路であって、
少なくとも入力抵抗と帰還抵抗と演算増幅器とを有し、入力端子から入力された入力信号の電位が前記内部回路に入力可能な信号の電位の範囲である入力範囲に含まれるように変換する入力信号変換手段と、
前記入力端子と前記入力抵抗との間の任意の点と第一電源電位とに接続され、前記入力信号の電位が入力範囲を前記第一電源電位側に過大に超えた場合に当該入力信号の入力電流を前記第一電源電位側に流すことにより前記内部回路を保護する第一保護手段と、
前記入力抵抗と前記演算増幅器との間の仮想接地節点と第二電源電位とに接続され、前記入力信号の電位が前記入力範囲を前記第二電源電位側に過大に超えた場合に電流を前記第二電源電位から前記入力端子に流すことにより前記内部回路を保護する第二保護手段とを備えた入力保護回路。
【請求項３】
前記入力信号変換手段は、前記入力端子から入力された入力信号の電位が前記第一電源電位もしくは前記第二電源電位を超えた場合も、入力信号の電位が入力範囲に含まれるように変換することを特徴とする請求項１又は２記載の入力保護回路。
【請求項４】
前記演算増幅器は、バイアス電位を変化させることにより前記仮想接地節点での電位を変化させ、前記入力端子から入力された入力信号の電位が入力範囲を超えた入力信号の電位が入力範囲に含まれるように変換することを特徴とする請求項１乃至３のいずれか一つに記載の入力保護回路。
【請求項５】
前記帰還抵抗は、複数の抵抗と該複数の抵抗を切替えて接続するスイッチとを有することを特徴とする請求項１又は２記載の入力保護回路。
【請求項６】
前記演算増幅器は、前記入力信号が差動入力される差動演算増幅器であることを特徴とする請求項１乃至５のいずれか一つに記載の入力保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の入力保護回路に関し、特に、半導体集積回路を静電破壊から保護する入力保護回路に関する。
【０００２】
【従来の技術】
従来、半導体集積回路（以下、ＩＣと略す）に高電圧の静電気が印加されると、ＩＣの内部回路が静電破壊されるという問題が知られている。このＩＣの静電破壊を防止するために、種々の技術が提示されている。
【０００３】
通常、ＩＣの静電破壊を防止する技術として、静電気ノイズ等からＩＣ内部回路を保護するため、信号が入力される入力端子の周辺部分には、複数の静電保護用ダイオ−ドが両電源の間に直列的に配置される。静電保護用ダイオ−ドは、入力端子と正電源との間、入力端子と負電源との間に接続される。そのため、入力端子には、（負電源電圧−ダイオ−ドしきい値電圧）以下の電圧、（正電源電圧＋ダイオ−ドしきい値電圧）以上の電圧信号を入力することはできない。
【０００４】
このような従来の入力保護回路について、図１４乃至図１７を用いて説明する。図１４は従来の入力保護回路の一例を示すブロック図である。図１４に示すように、入力端子Ｔ１００１と正電源端子Ｔ１００２及び負電源端子Ｔ１００３との間に保護ダイオードＤ１００１及びＤ１００２を接続して構成される。図１４に示す従来の入力保護回路では、入力端子Ｔ１００１に直接保護ダイオードＤ１００１、Ｄ１００２が接続されている。また、図１４と同様に構成される入力保護回路は、例えば、特許第２７５７７０１号公報や特開２０００−２２０７７号公報に開示されている。
【０００５】
正電源電位レベルをＶＤＤ、負電源電位レベルをＶＳＳ、保護ダイオードＤ１００１及びＤ１００２のしきい値電圧（順方向降下電圧ともいい、一般に約０．７Ｖ程度）をＶＦとすると、入力端子Ｔ１００１に印加される電位Ｖ１がＶＤＤ＋ＶＦを超えると保護ダイオードＤ１００１がオン状態となる。逆に、入力端子Ｔ１００１に印加される電位Ｖ１がＶＳＳ−ＶＦを下回ると保護ダイオードＤ１００２がオン状態となる。そのため、図１４に示す従来の入力保護回路では、図１５に示すように、ＶＤＤ＋ＶＦを超える入力信号やＶＳＳ−ＶＦを下回る入力信号を内部回路１００１に伝搬することができない。
【０００６】
また、入力端子Ｔ１００１に入力される入力信号がＶＤＤ＋ＶＦを超えなくても、ＶＤＤを超えれば保護ダイオードＤ１００１には順方向電圧が印加される。これにより、入力端子Ｔ１００１から正電源端子Ｔ１００２方向に順方向リーク電流Ｉ１００２が生じる。
【０００７】
さらに、内部回路１００１の入力インピーダンスが有限である場合、図１６に示すように、本来内部回路１００１に向かって流れるべき入力信号電流Ｉ１００１の一部が、入力信号電位Ｖ１がＶＤＤを超えた時点で保護ダイオードＤ１００１を介して正電源端子Ｔ１００２方向にも分流する。そのため、保護ダイオードＤ１００１から正電源端子Ｔ１００２方向に分流するリーク電流Ｉ１００２によって入力信号波形に歪が生じる。
【０００８】
保護ダイオードＤ２にも同様のことが言え、図１７に示すように入力信号電位がＶＳＳを下回った時点で保護ダイオードＤ２には順方向リーク電流Ｉ１００４が生じ、入力信号波形に歪が生じる。
【０００９】
そして、特開２０００−２２０７７号公報に開示されている入力保護回路のように、入力端子Ｔ１００１と保護ダイオードＤ１、Ｄ２との間に反転増幅回路の入力抵抗等の素子が接続される場合には、ＩＣの内部回路を静電破壊する高電圧の静電気が印加されると、ＩＣの内部回路が静電破壊される前に入力端子Ｔ１００１に接続される素子が静電破壊されてしまう。
【００１０】
【発明が解決しようとする課題】
このように、従来の入力保護回路では、正電源電位を超える入力信号もしくは負電源電位を下回る入力信号は歪を生じるという問題があった。さらには、特許公開２０００−２２０７７号公報に開示されている方法で前記問題の解決を図った場合、入力抵抗が静電破壊されるという問題点があった。
【００１１】
本発明は、このような問題点を解決するためになされたもので、静電破壊を防止しつつ、入力信号の波形を良好に保つことができ、さらには入力抵抗の静電破壊を防ぐことができる入力保護回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明にかかる入力保護回路は、静電気などに起因する過大な入力信号から内部回路を保護する入力保護回路であって、少なくとも入力抵抗と帰還抵抗と演算増幅器とを有し、入力端子から入力された入力信号の電位が前記内部回路に入力可能な信号の電位の範囲である入力範囲に含まれるように変換する入力信号変換手段（例えば、発明の実施の形態における反転増幅回路１０）と、前記入力抵抗と前記演算増幅器との間の仮想接地節点と第一電源電位とに接続され、前記入力信号の電位が前記入力範囲を前記第一電源電位側に過大に超えた場合に当該入力信号の入力電流を前記第一電源電位側に流すことにより前記内部回路を保護する第一保護手段（例えば、発明の実施の形態１における保護ダイオードＤ１）と、前記入力端子と前記入力抵抗との間の任意の点と第二電源電位とに接続され、前記入力信号の電位が入力範囲を前記第二電源電位側に過大に超えた場合に電流を前記第二電源電位から前記入力端子に流すことにより前記内部回路を保護する第二保護手段（例えば、発明の実施の形態１における保護ダイオードＤ２）とを備えたものである。このような構成により、静電破壊により内部回路が破壊されるのを防止しつつ、入力信号の波形を良好な状態に保ち、さらには入力抵抗の静電破壊を防ぐことができる。
【００１３】
他方、本発明にかかる入力保護回路は、静電気などに起因する過大な入力信号から内部回路を保護する入力保護回路であって、少なくとも入力抵抗と帰還抵抗と演算増幅器とを有し、入力端子から入力された入力信号の電位が前記内部回路に入力可能な信号の電位の範囲である入力範囲に含まれるように変換する入力信号変換手段（例えば、発明の実施の形態における反転増幅回路１０）と、前記入力端子と前記入力抵抗との間の任意の点と第一電源電位とに接続され、前記入力信号の電位が入力範囲を前記第一電源電位側に過大に超えた場合に当該入力信号の入力電流を前記第一電源電位側に流すことにより前記内部回路を保護する第一保護手段（例えば、発明の実施の形態２における保護ダイオードＤ１）と、前記入力抵抗と前記演算増幅器との間の仮想接地節点と第二電源電位とに接続され、前記入力信号の電位が前記入力範囲を前記第二電源電位側に過大に超えた場合に電流を前記第二電源電位から前記入力端子に流すことにより前記内部回路を保護する第二保護手段（例えば、発明の実施の形態２における保護ダイオードＤ２）とを備えたものである。このような構成により、静電破壊により内部回路が破壊されるのを防止しつつ、入力信号の波形を良好な状態に保ち、さらには入力抵抗の静電破壊を防ぐことができる。
【００１４】
さらに、本発明にかかる入力保護回路では、前記入力信号変換手段は、前記入力端子から入力された入力信号の電位が前記第一電源電位もしくは前記第二電源電位を超えた場合も、入力信号の電位が入力範囲に含まれるように変換する。これにより、前記内部回路の入力範囲を超えた入力信号を入力した場合でも入力信号の波形を確実に良好な状態に保つことができる。
【００１５】
さらにまた、本発明にかかる入力保護回路では、前記演算増幅器は、バイアス電位を変化させることにより前記仮想接地節点での電位を変化させ、前記入力端子から入力された入力信号の電位が入力範囲を超えた入力信号の電位が入力範囲に含まれるように変換する。これにより、入力信号を内部回路の入力範囲に含むように確実に変換させることができる。
【００１６】
また、本発明にかかる入力保護回路では、前記帰還抵抗は、複数の抵抗と該複数の抵抗を切替えて接続するスイッチとを有する。これにより、入力信号の電位が異なる場合に対応することができる。
【００１７】
ここで、本発明にかかる入力保護回路では、前記演算増幅器は、前記入力信号が差動入力される差動演算増幅器とすることができる。これにより、入力信号をより増幅させる場合でも、静電破壊により内部回路が破壊されるのを防ぎつつ、入力信号の波形を良好な状態に保つことができ、さらには入力抵抗の静電破壊を防ぐことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照して説明する。
【００１９】
発明の実施の形態１．
発明の実施の形態１（以下、実施形態１と略す）における入力保護回路では、入力端子と正負の両電源との間にそれぞれ保護ダイオードが接続され、入力端子と負電源との間の保護ダイオードが入力端子に直接接続される。
【００２０】
まず、図１を用いて、実施形態１における入力保護回路について説明する。図１は、実施形態１の入力保護回路を示すブロック図である。図１に示すように、基本的な要素として、入力保護回路は、反転増幅回路１０、保護ダイオードＤ１、Ｄ２から構成される。
【００２１】
反転増幅回路１０は、演算増幅器ＯＰと抵抗Ｒ１と抵抗Ｒ２とを有する。演算増幅器ＯＰは、一般によく知られた演算増幅器であり、−（マイナス）で示される反転入力端子と、＋（プラス）で示される非反転入力端子の２入力端子に加えられた電位差を増幅し、出力端子に出力する演算増幅器である。
【００２２】
抵抗Ｒ１、Ｒ２は、一般の抵抗素子である。ここで、抵抗Ｒ１と抵抗Ｒ２とは、同じ特性を持つように、同じ材質を用いて作られることが望ましい。特に、半導体集積回路においては抵抗値の電圧依存性が小さい多結晶シリコン（ポリシリコン）膜層を使用して作られることがより望ましい。また、Ｐ型拡散層又はＮ型拡散層といった半導体層を用いて抵抗Ｒ１、Ｒ２を作っても良い。
【００２３】
保護ダイオードＤ１は、図１に示すように、正電源端子Ｔ２に接続されるとともに、反転増幅回路１０の仮想接地節点Ｎ１に接続される。すなわち、保護ダイオードＤ１は、演算増幅器ＯＰの反転入力端子（−）に接続されている。また、図１に示すように、保護ダイオードＤ１は、仮想接地節点Ｎ１から正電源端子Ｔ２を見て順バイアスとなるように接続されている。
【００２４】
保護ダイオードＤ２は、負電源端子Ｔ３に接続されるとともに信号入力端子Ｔ１に直接接続される。すなわち、保護ダイオードＤ２は、抵抗Ｒ１に接続されている。また、図１に示すように、保護ダイオードＤ２は、信号入力端子Ｔ１から負電源端子Ｔ３を見て逆バイアスとなるように接続されている。また、信号入力端子Ｔ１は、このように反転増幅回路１０と保護ダイオードＤ１、Ｄ２から構成される入力保護回路を介して、ＩＣ内部回路１１に接続される。
【００２５】
保護ダイオードＤ１、Ｄ２は、半導体集積回路ではＰ型拡散層とＮ型拡散層の２つの半導体層を用いて作ることができる。また、ＭＯＳトランジスタを使って保護ダイオードを構成することもできる。例えば、図２に示すように、図１において正電源端子Ｔ２と仮想接地節点Ｎ１との間に接続される保護ダイオードＤ１は、Ｐ型ＭＯＳトランジスタ２０を用いて構成することができる。この場合、ソース端子とゲート端子を接続（ソース−ゲート接続）してカソード端子とし、ドレイン端子をアノード端子とすることにより構成できる。また、図２に示すように、図１において負電源端子Ｔ３と仮想接地節点Ｎ１との間に接続される保護ダイオードＤ２は、Ｎ型ＭＯＳトランジスタ２１を用いて構成することができる。ソース端子とゲート端子を接続（ソース−ゲート接続）してアノード端子とし、ドレイン端子をカソード端子とすることにより構成できる。
【００２６】
次に、図３乃至図５を用いて実施形態１における入力保護回路の動作について説明する。図３は、実施形態１の入力保護回路に入力される入力信号を示す信号レベル図である。図４及び図５は、実施形態１の入力保護回路の動作を示すブロック図である。
【００２７】
なお、正電源端子Ｔ２に印加される電位レベルをＶＤＤ、負電源端子Ｔ３に印加される電位レベルをＶＳＳ、信号入力端子Ｔ１に印加される入力信号の電位レベル（入力電位）Ｖ１、バイアス入力端子Ｎ２に印加されるバイアス電位レベルをＶＣ、ＩＣ内部回路９１に入力される信号の電位レベルをＶ３とし、図３に各電位レベルの関係が示されている。
【００２８】
一般に、演算増幅回路が理想特性を有する場合、仮想接地節点Ｎ１の電位レベルＶ２はバイアス入力端子Ｎ２の電位レベルＶＣと常に同じ電位に保たれる。また、実際の演算増幅回路は理想特性に十分近い特性を有する素子と仮定することができる。そのため、反転増幅回路１０が正常に動作している範囲では、仮想接地節点Ｎ１の電位レベルＶ２はバイアス入力端子Ｎ２の電位レベルＶＣと常に略同じ電位に保たれ、Ｖ２＝ＶＣとみなすことができる。このとき、図１の反転増幅回路１０において、抵抗Ｒ１の抵抗値をｒ１、抵抗Ｒ２の抵抗値をｒ２とすると、反転増幅回路１０の入力電位Ｖ１と出力電位Ｖ３との間には次の数１に示す関係式が成り立つ。
【００２９】
【数１】
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【００３０】
図３を用いて、反転増幅回路１０が正常に動作する入力範囲にある通常の電位が入力端子Ｔ１に印加された場合の入力保護回路の動作について説明する。入力端子Ｔ１に印加された入力信号の電位レベルＶ１は、反転増幅回路１０で数１に示す式に従って電位レベルＶ３に変換され、ＩＣ内部回路１１へ伝搬される。ここで、抵抗Ｒ１の抵抗値ｒ１を抵抗Ｒ２の抵抗値ｒ２より大きくし、反転増幅回路１０の増幅利得を１以下とすることができる。この場合図３に示すように、正電源電位レベルＶＤＤを上回る入力信号Ｖ１が入力端子Ｔ１に印可されても、反転増幅回路１０で減衰かつレベルシフトすることで、電源電位ＶＤＤとＶＳＳの範囲に収まる信号Ｖ３に変換し、ＩＣ内部回路１１へ伝搬することが可能である。このとき仮想接地節点Ｎ１の電位Ｖ２はバイアス電位ＶＣと同電位が保たれるため、バイアス電位ＶＣをＶＳＳ＜ＶＣ（＝Ｖ２）＜ＶＤＤとしておけば保護ダイオードＤ１に順方向電圧がかかってオン状態となることはない。また入力信号Ｖ１が負電源電位レベルＶＳＳを下回らなければ、保護ダイオードＤ２がオン状態になることもない。
【００３１】
このように、実施形態１における入力保護回路では、反転増幅回路１０が正常に動作する入力範囲においては、入力電流Ｉ５０が保護ダイオードＤ１、Ｄ２に流れ込むことがない。そのため、入力信号Ｖ１が保護ダイオードＤ１、Ｄ２のリーク電流によって歪むことがなく、入力信号Ｖ１を良好な状態でＩＣ内部回路に入力することができる。
【００３２】
さらに、実施形態１における入力保護回路では、反転増幅回路１０のループ利得（抵抗Ｒ１と抵抗Ｒ２との抵抗値の比）、バイアス電位レベルＶＣを入力信号Ｖ１の信号レベルに応じて任意に適切な値に設定することができる。そのため、半導体集積回路の電源電位レベルＶＤＤに制限されることなく、かつ半導体集積回路の外部に減衰器やレベルシフト回路を設けることなく、あらゆるレベルの入力信号Ｖ１を内部回路で処理可能な信号Ｖ３に変換してＩＣ内部回路１１へ伝搬することが可能である。
【００３３】
次に図４及び図５を用いて、反転増幅回路１０の入力範囲をはるかに越える過大な電圧（サージ電圧）が入力端子Ｔ１に印加された場合の入力保護回路の動作について説明する。この場合として、静電気等により反転増幅回路１０の入力範囲をはるかに超える過大な電圧が入力端子Ｔ１に印加される場合がある。
【００３４】
図４に示すように、入力端子Ｔ１に正電源電位ＶＤＤをはるかに超える正の電位が印加された場合、入力電位Ｖ１が正電源電位ＶＤＤよりもはるかに大きくなり、反転増幅回路１０の出力電位Ｖ３はその下限電位（ＶＳＳ付近）に張り付く。それとともに、仮想接地節点Ｎ１の電位は、入力端子Ｔ１での入力電位Ｖ１が正電源電位ＶＤＤをはるかに超える正の電位であるため、入力電位Ｖ１の上昇につられて上昇し正電源電位ＶＤＤを超える。
【００３５】
保護ダイオードＤ１のしきい値電圧をＶＦとすると、仮想接地節点Ｎ１の電位がＶＤＤ＋ＶＦを越えると、保護ダイオードＤ１は、順方向電圧がかかってオン状態になる。これにより、入力端子Ｔ１から抵抗Ｒ１及び保護ダイオードＤ１を介して正電源端子Ｔ２に電流Ｉ４１が流れる。このとき、保護ダイオードＤ２にかかる電圧が逆方向降伏電圧（これは、一般には数１０Ｖ程度）を超えていれば、入力端子Ｔ１から保護ダイオードＤ２を介して負電源端子Ｔ３方向にも電流（保護ダイオードＤ２の逆方向降伏電流）Ｉ４１Ｄが流れる。
【００３６】
そして、入力端子Ｔ１から流れる電流は、主に電流Ｉ４１と電流Ｉ４１Ｄに分流して流れる。保護ダイオードＤ１のオン抵抗は、抵抗Ｒ２の抵抗値ｒ２より十分に小さくできるので、演算増幅器ＯＰ及びＩＣ内部回路１１に流れ込む電流Ｉ４２は極めて小さくなる。また、仮想接地節点Ｎ１の電位もＶＤＤ＋ＶＦを大きく超えることはく、演算増幅器ＯＰの入力部に過大な電圧がかかることはない。また入力電位Ｖ１が保護ダイオードＤ２の逆方向降伏電圧を超えた場合、保護ダイオードＤ２の逆方向オン抵抗は抵抗Ｒ１の抵抗値ｒ１より十分小さくなるので、抵抗Ｒ１に流れる電流Ｉ４１は極めて小さくなる。
【００３７】
図５に示すように、入力端子Ｔ１に負電源電位ＶＳＳをはるかに下回る負の電位が印加された場合、保護ダイオードＤ２がオン状態となり負電源端子Ｔ３から保護ダイオードＤ２を介して入力端子Ｔ１に向かって電流Ｉ５３が流れる。
【００３８】
保護ダイオードＤ２のオン抵抗は、抵抗Ｒ１及びＲ２の抵抗値ｒ１及びｒ２と比較して十分小さくできるので、演算増幅器ＯＰ及びＩＣ内部回路１１から流れ出る電流Ｉ５４は極めて小さくなる。また仮想接地点Ｎ１の電位もＶＳＳ−ＶＦを大きく下回ることはない。
【００３９】
このように、実施形態１の入力保護回路では、入力端子Ｔ１に過大な電圧（サージ電圧）が印加された場合、保護ダイオードＤ１またはＤ２がオン状態になる。これにより、ＩＣ内部回路１１及び演算増幅器ＯＰに過大な電流が流れることを防ぎ、ＩＣ内部回路１１及び演算増幅器ＯＰを静電破壊から保護することができる。
【００４０】
さらに、実施形態１の入力保護回路では、入力端子Ｔ１に保護ダイオードＤ２を直接接続するため、抵抗Ｒ１に流れる電流を小さくすることができる。そのため、抵抗Ｒ１にかかる電圧を小さく抑えることができる。これにより、ＩＣ内部回路１１及び演算増幅器ＯＰを静電破壊から保護できるとともに、入力抵抗Ｒ１が過大な電圧や過大な電流によって破壊されることを防ぐことができる。
【００４１】
以上のように、実施形態１の入力保護回路では、入力端子Ｔ１に印可される入力信号Ｖ１が図３に示すように正電源電位レベルＶＤＤを上回ることはあるが負電源電位レベルＶＳＳを下回ることはない場合に、入力信号Ｖ１も歪ませることなくＩＣ内部回路１１へ良好な状態で伝搬することでき、かつ過大な電圧（サージ電圧）が印可された場合は、保護ダイオードＤ１またはＤ２がオン状態になることで、ＩＣ内部回路１１及び演算増幅器ＯＰ及び入力抵抗Ｒ１が過大な電圧や過大な電流によって破壊されることを防ぐことができる。
【００４２】
さらに実施形態１の入力保護回路では、仮想接地節点Ｎ１の電位Ｖ２が常に一定の電位ＶＣに保たれるため、入力インピーダンスを抵抗Ｒ１の抵抗値ｒ１のみによって決めることができ、半導体集積回路を効率良く設計することができる。
【００４３】
発明の実施の形態２．
発明の実施の形態２（以下、実施形態２と略す）における入力保護回路では、入力端子と正負の両電源との間にそれぞれ保護ダイオードが接続され、入力端子と正電源との間の保護ダイオードが入力端子に直接接続される。
【００４４】
まず、図６を用いて、実施形態２における入力保護回路について説明する。図６は、実施形態２の入力保護回路を示すブロック図である。図６に示すように、実施形態２における入力保護回路は、実施形態１と同様に、基本的な要素として、反転増幅回路１０、保護ダイオードＤ１、Ｄ２から構成される。反転増幅回路１０は、実施形態１と同様に構成されるため、ここではその説明を省略する。また、保護ダイオードＤ１、Ｄ２は、実施形態１と同様に作ることができる。
【００４５】
図６に示すように、入力保護回路の保護ダイオードＤ１は、正電源端子Ｔ２に接続されるとともに信号入力端子Ｔ１に直接接続される。また、信号入力端子Ｔ１から正電源端子Ｔ２を見て順バイアスとなるように接続されている。これに対して、保護ダイオードＤ２は、図６に示すように、負電源端子Ｔ３に接続されるとともに、反転増幅回路１０の仮想接地節点Ｎ１に接続される。すなわち、保護ダイオードＤ２は、演算増幅器ＯＰの反転入力端子（−）に接続されている。また、保護ダイオードＤ２は、仮想接地節点Ｎ１から負電源端子Ｔ３を見て逆バイアスとなるように接続されている。
【００４６】
次に、図７乃至図９を用いて実施形態２における入力保護回路の動作について説明する。図７は、実施形態２の入力保護回路に入力される入力信号を示す信号レベル図である。図８及び図９は、実施形態２の入力保護回路の動作を示すブロック図である。
【００４７】
図７を用いて、反転増幅回路１０が正常に動作する入力範囲にある通常の電位が入力端子Ｔ１に印加された場合の入力保護回路の動作について説明する。入力端子Ｔ１に印加された入力信号の電位レベルＶ１は、実施形態１と同様に反転増幅回路１０で電位レベルＶ３に変換され、ＩＣ内部回路１１へ伝搬される。実施形態１と同様に、反転増幅回路１０の増幅利得を１以下とすることで、図７に示すように負電源電位レベルＶＳＳを下回る入力信号Ｖ１が入力端子Ｔ１に印可されても、反転増幅回路１０で減衰かつレベルシフトし、電源電位ＶＤＤとＶＳＳの範囲に収まる信号Ｖ３に変換し、ＩＣ内部回路１１へ伝搬することが可能である。このとき、仮想接地節点Ｎ１の電位Ｖ２はバイアス電位ＶＣと常に同電位に保たれるので、保護ダイオードＤ２がオン状態になることはない。また、入力信号Ｖ１が正電源電位レベルＶＤＤを上回らなければ、保護ダイオードＤ１もオン状態になることはない。
【００４８】
このように実施形態２における入力保護回路では、反転増幅回路１０が正常に動作する入力範囲においては、入力電流Ｉ６０が保護ダイオードＤ１、Ｄ２に流れ込むことがない。そのため、入力信号Ｖ１が保護ダイオードＤ１、Ｄ２のリーク電流によって歪むことがなく、入力信号Ｖ１を良好な状態でＩＣ内部回路に入力することができる。
【００４９】
さらに、実施形態２における入力保護回路では、反転増幅回路１０の利得（抵抗Ｒ１と抵抗Ｒ２との抵抗値の比）、バイアス電位レベルＶＣを入力信号Ｖ１の信号レベルに応じて任意に適切な値に設定することができる。そのため、半導体集積回路の電源電位レベルＶＳＳに制限されることなく、かつ半導体集積回路の外部に減衰器やレベルシフト回路を設けることなく、あらゆるレベルの入力信号Ｖ１を内部回路で処理可能な信号Ｖ３に変換してＩＣ内部回路１１へ伝搬することが可能である。
【００５０】
図８及び図９を用いて、反転増幅回路１０の入力範囲をはるかに越える過大な電圧（サージ電圧）が入力端子Ｔ１に印加された場合の入力保護回路の動作について説明する。この場合として、静電気等により反転増幅回路１０の入力範囲をはるかに超える過大な電圧が入力端子Ｔ１に印加される場合がある。
【００５１】
図８に示すように、入力端子Ｔ１に負電源電位ＶＳＳをはるかに下回る負の電位が印加された場合、入力電位Ｖ１が負電源電位ＶＳＳよりもはるかに小さくなり、反転増幅回路１０の出力電位Ｖ３はその上限電位（ＶＤＤ付近）に張り付く。それとともに、仮想接地節点Ｎ１の電位は、入力端子Ｔ１での入力電位Ｖ１が負電源電位ＶＳＳをはるかに下回る電位であるため、入力電位Ｖ１の下降につられて下降し負電源電位ＶＳＳを下回る。
【００５２】
保護ダイオードＤ２のしきい値電圧をＶＦとすると、仮想接地節点Ｎ１の電位がＶＳＳ−ＶＦを下回ると、保護ダイオードＤ２には順方向電圧がかかってオン状態になる。これにより、負電源端子Ｔ３から保護ダイオードＤ２および抵抗Ｒ１を介して入力端子Ｔ１に向かって電流Ｉ８１が流れる。このとき、保護ダイオードＤ１にかかる電圧が逆方向降伏電圧を超えていれば、正電源端子Ｔ２から保護ダイオードＤ１を介して入力端子Ｔ１方向にも電流（保護ダイオードＤ１の逆方向降伏電流）Ｉ８１Ｄが流れる。
【００５３】
そして、入力端子Ｔ１に流れ込む電流は主に電流Ｉ８１と電流８１Ｄに分流して流れる。保護ダイオードＤ２のオン抵抗と比較して抵抗Ｒ１及びＲ２の抵抗値ｒ１及びｒ２は十分大きくすることができるので、演算増幅器ＯＰ及びＩＣ内部回路１１から流れる電流Ｉ８２は極めて小さくなる。また、仮想接地節点Ｎ１の電位もＶＳＳ−ＶＦを大きく下回ることはなく、演算増幅器ＯＰの入力部に過大な電圧がかかることはない。また入力電位Ｖ１が保護ダイオードＤ１の逆方向降伏電圧を超えた場合、保護ダイオードＤ２の逆方向オン抵抗は抵抗Ｒ１の抵抗値ｒ１より十分小さくなるので、抵抗Ｒ１に流れる電流Ｉ８１も極めて小さくなる。
【００５４】
図９に示すように、入力端子Ｔ１に正電源電位ＶＤＤをはるかに上回る電位が印可された場合、保護ダイオードＤ１がオン状態となり、入力端子Ｔ１から保護ダイオードＤ１を介して正電源端子Ｔ２に向かって電流Ｉ９３が流れる。保護ダイオードＤ１のオン抵抗は、抵抗Ｒ１およびＲ２の抵抗値ｒ１及びｒ２と比較して十分小さくできるので、演算増幅器ＯＰおよびＩＣ内部回路に流れ込む電流Ｉ９４は極めて小さくなる。また仮想接地節点Ｎ１の電位もＶＤＤ＋ＶＦを大きく上回ることはない。
【００５５】
このように、実施形態２の入力保護回路では、入力端子Ｔ１に過大な電圧（サージ電圧）が印加された場合、保護ダイオードＤ１またはＤ２がオン状態になる。これにより、ＩＣ内部回路１１及び演算増幅器ＯＰに過大な電流が流れることを防ぎ、ＩＣ内部回路１１及び演算増幅器ＯＰを静電破壊から保護することができる。
【００５６】
さらに、実施形態２の入力保護回路では、入力端子Ｔ１に保護ダイオードＤ１を直接接続するため、抵抗Ｒ１に流れる電流を小さくすることができる。そのため、抵抗Ｒ１にかかる電圧を小さく抑えることができる。これにより、ＩＣ内部回路１１及び演算増幅器ＯＰを静電破壊から保護できるとともに、入力抵抗Ｒ１が過大な電圧や過大な電流によって破壊されることを防ぐことができる。
【００５７】
以上のように、実施形態２の入力保護回路では、入力端子Ｔ１に印可される入力信号Ｖ１が図７に示すように負電源電位レベルＶＳＳを下回ることはあるが正電源電位レベルＶＤＤを上回ることはない場合に、入力信号Ｖ１を歪ませることなくＩＣ内部回路１１へ良好な状態で伝搬することでき、かつ過大な電圧（サージ電圧）が印可された場合は、保護ダイオードＤ１またはＤ２がオン状態になることで、ＩＣ内部回路１１及び演算増幅器ＯＰ及び入力抵抗Ｒ１が過大な電圧や過大な電流によって破壊されることを防ぐことができる。
【００５８】
さらに実施形態２の入力保護回路では、仮想接地節点Ｎ１の電位Ｖ２が常に一定の電位ＶＣに保たれるため、入力インピーダンスを抵抗Ｒ１の抵抗値ｒ１のみによって決めることができ、半導体集積回路を効率良く設計することができる。
【００５９】
発明の実施の形態３．
発明の実施の形態３（以下、実施形態３と略す）における入力保護回路では、入力端子と正負の両電源との間にそれぞれ保護ダイオードが接続され、実施形態１と同様に、入力端子と負電源との間の保護ダイオードが入力端子に直接接続される。
【００６０】
まず、図１０を用いて、実施形態３における入力保護回路について説明する。図１０は、実施形態３の入力保護回路を示すブロック図である。図１０に示すように、実施形態３における入力保護回路は、実施形態１と同様に、基本的な要素として、反転増幅回路１０ａ、保護ダイオードＤ１、Ｄ２から構成される。保護ダイオードＤ１、Ｄ２は、実施形態１と同様に構成されるため、ここではその説明を省略する。また、保護ダイオードＤ１、Ｄ２は、実施形態１と同様に作ることができる。
【００６１】
図１０に示すように、実施形態３における入力保護回路の反転増幅回路１０ａは、抵抗Ｒ２の抵抗値、バイアス電位レベルＶＣをスイッチにより切替えることができる構造を有している。図１１に示すように、反転増幅回路１０ａの抵抗Ｒ２は、ｍ個のスイッチによりその抵抗値をｒ２１からｒ２ｍまでのｍ通りに切替えることが可能な構造となっている。また、図１０に示すように、演算増幅器ＯＰの正入力端子に入力されるバイアス電位レベルＶＣも、ｎ個のスイッチによりその電位をＶＣ１からＶＣｎまでのｎ通りに切替えることが可能な構造となっている。
【００６２】
次に、実施形態３における入力保護回路の動作について説明する。実施形態３における入力保護回路は、反転増幅回路１０ａが正常に動作する入力範囲にある通常の電圧が入力端子Ｔ１に印加された場合、実施形態１と同様に、入力端子Ｔ１に印加された入力信号の電位レベルＶ１は反転増幅回路１０ａで電位レベルＶ３に変換され、ＩＣ内部回路１１へ伝搬される。正電源電位レベルＶＤＤを上回る入力信号Ｖ１が入力端子Ｔ１に印可されても、図３に示すように反転増幅回路１０ａで減衰かつレベルシフトし、電源電位ＶＤＤとＶＳＳの範囲に収まる信号Ｖ３に変換し、ＩＣ内部回路１１へ伝搬することが可能である。ここで、帰還抵抗Ｒ２の抵抗値をｒ２１〜ｒ２ｍのどの抵抗値に選択しても、反転増幅回路１０ａが正常に動作する入力範囲においては仮想接地節点Ｎ１の電位Ｖ２はバイアス電位ＶＣと常に同電位に保たれるので、保護ダイオードＤ１がオン状態になることはない。
【００６３】
したがって実施形態３における入力保護回路では、反転増幅回路１０ａが正常に動作する入力範囲においては、入力電流Ｉ１００が保護ダイオードＤ１、Ｄ２に流れ込むことはない。そのため、入力信号Ｖ１が保護ダイオードＤ１、Ｄ２のリーク電流によって歪むことがなく、入力信号Ｖ１を良好な状態でＩＣ内部回路に伝搬することができる。
【００６４】
さらに、実施形態３における入力保護回路では、反転増幅回路１０ａの利得（抵抗Ｒ１と抵抗Ｒ２との抵抗値の比）、バイアス電位レベルＶＣを入力信号Ｖ１の信号レベルに応じて任意に適切な値に設定することができる。そのため、半導体集積回路の電源電位レベルＶＤＤに制限されることなく、かつ半導体集積回路の外部に減衰器やレベルシフト回路を設けることなく、あらゆるレベルの入力信号Ｖ１を内部回路で処理可能な信号Ｖ３に変換してＩＣ内部回路１１へ伝搬することが可能である。
【００６５】
反転増幅回路１０ａの入力範囲をはるかに越える過大な電圧（サージ電圧）が入力端子Ｔ１に印加された場合、実施形態３の入力保護回路は、実施形態１と同様の動作を行う。
【００６６】
入力端子Ｔ１に正電源電位ＶＤＤをはるかに超える正の電位が印加された場合、正電源電位ＶＤＤをはるかに超える正入力電位によって生じる入力電流のほとんどは抵抗Ｒ１および保護ダイオードＤ１を介して入力端子Ｔ１から正電源端子Ｔ２に流れ込むか、保護ダイオードＤ２を通して入力端子Ｔ１から負電源端子Ｔ３に流れ込む（逆方向降伏電流）。そのため、演算増幅器ＯＰ及びＩＣ内部回路１１に流れ込む電流は極めて小さくなり、演算増幅器ＯＰの入力部に過大な電圧がかかることなく、演算増幅器ＯＰの入力部が過大な電圧で破壊されることがない。
【００６７】
入力端子Ｔ１に負電源電位ＶＳＳをはるかに下回る負の電位が印加された場合、保護ダイオードＤ２を介して負電源端子Ｔ３から入力端子Ｔ１に電流が流れ、演算増幅器ＯＰ及びＩＣ内部回路１１から入力端子Ｔ１に流れ込む電流は極めて小さい。
【００６８】
このように、実施形態３の入力保護回路では、入力端子Ｔ１に過大な電圧（サージ電圧）が印加された場合、保護ダイオードＤ１、Ｄ２がオン状態になる。これにより、ＩＣ内部回路１１及び演算増幅器ＯＰに過大な電流が流れることを防ぎ、ＩＣ内部回路１１及び演算増幅器ＯＰを静電破壊から保護することができる。
【００６９】
さらに、実施形態３の入力保護回路では、入力端子Ｔ１に保護ダイオードＤ２を直接接続するため、抵抗Ｒ１に流れる電流を小さくすることができる。そのため、抵抗Ｒ１にかかる電圧を小さく抑えることができる。これにより、ＩＣ内部回路１１及び演算増幅器ＯＰを静電破壊から保護できるとともに、入力抵抗Ｒ１が過大な電圧や過大な電流によって破壊されることを防ぐことができる。
【００７０】
さらに、実施形態３における入力保護回路では、半導体集積回路製造後に、入力電圧Ｖ１の範囲に応じて適切な増幅率やバイアス電位レベルＶＣを設定することができる。そのため、一つの回路を入力信号範囲（仕様）の異なるあらゆるアプリケーションに用いることができ、半導体集積回路の生産コストの低減を図ることができる。
【００７１】
さらに、時間経過によって入力信号Ｖ１の範囲が大きく変化するアプリケーションにおいても、信号範囲の変化に応じて反転増幅回路１０ａの増幅率及びバイアス電位レベルＶＣを適切な値に切替えることにより、常に効率の良い信号の伝搬を行うことができる。これにより、ＩＣ内部回路１１及び演算増幅器ＯＰが過大な電圧や過大な電流により破壊されるのを防止しつつ、入力信号Ｖ１を良好な状態で効率良くＩＣ内部回路１１に効率良く伝搬することが可能となる。
【００７２】
発明の実施の形態４．
発明の実施の形態４（以下、実施形態４と略す）における入力保護回路は、実施形態１乃至実施形態３がシングルエンド信号入力に対する入力保護回路であるのに対し、差動入力信号に対する入力保護回路である。
【００７３】
実施形態４の入力保護回路では、入力端子と正負の両電源との間にそれぞれ保護ダイオードが接続され、実施形態１と同様に、入力端子と負電源との間の保護ダイオードが入力端子に直接接続される。つまり、実施形態４は、入力信号を差動入力する差動反転増幅回路に実施形態１を応用した場合となる。なお、実施形態２や実施形態３と同様に、入力端子と負電源との間に保護ダイオードを入力端子に直接接続しても良い。
【００７４】
まず、図１２を用いて、実施形態４における入力保護回路について説明する。図１２は、実施形態４の入力保護回路を示すブロック図である。図１２に示すように、実施形態４の入力保護回路は、基本的な要素として、差動反転増幅回路９０、保護ダイオードＤ９１、Ｄ９２、Ｄ９３、Ｄ９４から構成されている。
【００７５】
差動反転増幅回路９０は、差動演算増幅器ＯＰＤとコモンモードフィードバック回路ＣＭＦＢと抵抗Ｒ９１、Ｒ９２、Ｒ９３、Ｒ９４とを有する。差動演算増幅器ＯＰＤは、一般によく知られた差動演算増幅器であり、−（マイナス）で示される反転入力端子と、＋（プラス）で示される非反転入力端子の２入力端子に加えられた電位差を増幅し、出力端子に出力する演算増幅器である。
【００７６】
コモンモードフィードバック回路ＣＭＦＢは、一般によく知られたコモンモードフィードバック回路であり、差動演算増幅器ＯＰＤの出力Ｖ３Ｐ、Ｖ３Ｍの中間電位が、バイアス電位レベルＶ３Ｃと同電位になるように、差動演算増幅器ＯＰＤの内部バイアスレベルを調整する。
【００７７】
抵抗Ｒ９１、Ｒ９２、Ｒ９３、Ｒ９４は、実施形態１乃至実施形態３と同様の一般的な抵抗素子である。保護ダイオードＤ９１、Ｄ９２、Ｄ９３、Ｄ９４も、実施形態１乃至実施形態３と同様の一般的なダイオードであり、ＭＯＳトランジスタを使って構成することができる。
【００７８】
保護ダイオードＤ９１は、図１２に示すように、正電源端子Ｔ２に接続されるとともに、差動反転増幅回路９０の仮想接地節点Ｎ９１に接続される。すなわち、保護ダイオードＤ９１は、差動演算増幅器ＯＰＤの反転入力端子（−）に接続されている。また、図１２に示すように、保護ダイオードＤ９１は、仮想接地節点Ｎ９１から正電源端子Ｔ２を見て順バイアスとなるように接続されている。
【００７９】
保護ダイオードＤ９２は、負電源端子Ｔ３に接続されるとともに入力端子Ｔ９１に直接接続される。すなわち、保護ダイオードＤ９２は、抵抗Ｒ９１に接続されている。また、図１２に示すように、入力端子Ｔ９１から負電源端子Ｔ３を見て逆バイアスとなるように接続されている。また、入力端子Ｔ９１は、このように差動反転増幅回路９０と保護ダイオードＤ９１、Ｄ９２から構成される入力保護回路を介して、ＩＣ内部回路１１に接続される。
【００８０】
保護ダイオードＤ９３は、図１２に示すように、正電源端子Ｔ２に接続されるとともに、差動反転増幅回路９０の仮想接地節点Ｎ９２に接続される。すなわち、保護ダイオードＤ９３は、差動演算増幅器ＯＰＤの反転入力端子（＋）に接続されている。また、図１２に示すように、保護ダイオードＤ９３は、仮想接地節点Ｎ９２から正電源端子Ｔ９２を見て順バイアスとなるように接続されている。
【００８１】
保護ダイオードＤ９４は、負電源端子Ｔ３に接続されるとともに入力端子Ｔ９２に直接接続される。すなわち、保護ダイオードＤ９４は、抵抗Ｒ９３に接続されている。また、図１２に示すように、保護ダイオードＤ９４は、入力端子Ｔ９２から負電源端子Ｔ３を見て逆バイアスとなるように接続されている。また、入力端子Ｔ９２は、このように差動反転増幅回路９０と保護ダイオードＤ９３、Ｄ９４から構成される入力保護回路を介して、ＩＣ内部回路１１に接続される。
【００８２】
次に、図１３を用いて実施形態４における入力保護回路の動作について説明する。図１３は、実施形態４の入力保護回路に入力される入力信号を示す信号レベル図である。
【００８３】
なお、正電源端子Ｔ２に印加される電位レベルをＶＤＤ、負電源端子Ｔ３に印加される電位レベルをＶＳＳ、入力端子Ｔ９１、Ｔ９２に印加される入力差動信号のそれぞれの電位レベル（入力電位）Ｖ１Ｐ、Ｖ１Ｍ、コモンモードフィードバック回路ＣＭＦＢに印加される電位レベルをＶ３Ｃ、ＩＣ内部回路９１に入力される入力差動信号の電位レベルをＶ３Ｐ、Ｖ３Ｍとし、図１３に各電位レベルの関係が示されている。
【００８４】
一般に、差動演算増幅回路が理想特性を有する場合、仮想接地節点Ｎ９１、Ｎ９２の電位レベルＶ２Ｐ、Ｖ２Ｍは常に同じ電位に保たれる。また、実際の差動演算増幅回路は理想特性に十分近い特性を有する素子と仮定することができる。そのため、差動反転増幅回路９０が正常に動作している範囲では、仮想接地節点Ｎ９１、Ｎ９２の電位レベルＶ２Ｐ、Ｖ２Ｍは略同じ電位に保たれ、Ｖ２Ｐ＝Ｖ２Ｍとみなすことができる。そして、仮想接地節点Ｎ９１、Ｎ９２の電位レベルＶ２Ｐ、Ｖ２Ｍの中間電位をＶ１Ｃとして、図１２の差動反転増幅回路９０において、抵抗Ｒ９１、Ｒ９３の抵抗値をｒ１、抵抗Ｒ９２、Ｒ９４の抵抗値をｒ２とすると、仮想接地節点の電位Ｖ２Ｃ（＝Ｖ２Ｐ＝Ｖ２Ｍ）は次式で表される。
【００８５】
【数２】
2004071681.tif 000004
【００８６】
図１２を用いて、差動反転増幅回路９０が正常に動作する入力範囲にある通常の電圧が入力端子Ｔ９１、Ｔ９２に印加された場合の動作を説明する。実施形態４の入力保護回路は、実施形態１と同様に動作を行う。
【００８７】
入力端子Ｔ９１、Ｔ９２に印可された入力信号Ｖ１Ｐ，Ｖ１Ｍは、差動反転増幅回路９０で信号Ｖ３Ｐ，Ｖ３Ｍに変換され、ＩＣ内部回路９１へ伝搬される。ここで、抵抗Ｒ９１、Ｒ９３の抵抗値ｒ１を抵抗Ｒ９２、Ｒ９４の抵抗値ｒ２より大きくし、差動反転増幅回路９０の増幅利得を１以下とすることができる。この場合図１３に示すように、正電源電位レベルＶＤＤを上回る入力信号Ｖ１Ｐ，Ｖ１Ｍが入力端子Ｔ９１，Ｔ９２に印可されても、差動反転増幅回路９０で減衰かつレベルシフトされて、電源電位ＶＤＤとＶＳＳの範囲に収まる信号Ｖ３Ｐ，Ｖ３Ｍに変換され、ＩＣ内部回路９１へ伝搬することが可能である。このとき仮想接地節点Ｎ９１，Ｎ９２の電位Ｖ２Ｐ、Ｖ２Ｍは数２の式で決まる仮想接地電位Ｖ２Ｃと同電位が保たれるため、仮想接地電位Ｖ２ＣをＶＳＳ＜ＶＣ（＝Ｖ２Ｐ＝Ｖ２Ｍ）＜ＶＤＤとしておけば保護ダイオードＤ９１、Ｄ９３に順方向電圧がかかってオン状態となることはない。また入力電位Ｖ１Ｐ，Ｖ１Ｍが負電源電位レベルＶＳＳを下回らなければ、保護ダイオードＤ９２、Ｄ９４がオン状態になることもない。
【００８８】
このように、実施形態４における入力保護回路では、差動反転増幅回路９０が正常に動作する入力範囲においては、入力電流が保護ダイオードＤ９１、Ｄ９２、Ｄ９３、Ｄ９４に流れ込むことがない。そのため、入力信号Ｖ１Ｐ、Ｖ１Ｍが保護ダイオードＤ９１、Ｄ９２、Ｄ９３、Ｄ９４のリーク電流によって歪むことがなく、入力信号Ｖ１Ｐ、Ｖ１Ｍを良好な状態でＩＣ内部回路に入力することができる。
【００８９】
さらに、実施形態４における入力保護回路では、差動反転増幅回路９０のループ利得、仮想接地節点の電位レベルＶ２Ｃ（＝Ｖ２Ｐ＝Ｖ２Ｍ）を入力信号Ｖ１Ｐ、Ｖ１Ｍの信号レベルに応じて適切に設定することができる。そのため、半導体集積回路の電源電位レベルＶＤＤに制限されることなく、かつ半導体集積回路の外部に減衰器やレベルシフト回路を設けることなく、あらゆるレベルの入力信号Ｖ１Ｐ、Ｖ１Ｍを内部回路で処理可能な信号Ｖ３Ｐ、Ｖ３Ｍに変換してＩＣ内部回路９１へ伝搬することが可能である。
【００９０】
差動反転増幅回路９０の入力範囲をはるかに越える過大な電圧（サージ電圧）が入力端子Ｔ９１、Ｔ９２に印加された場合も、実施形態４の入力保護回路は、実施形態１の入力保護回路と同様に動作を行う。この場合として、静電気等により差動反転増幅回路９０の入力範囲をはるかに超える過大な電圧が入力端子Ｔ９１、Ｔ９２に印加される場合がある。
【００９１】
入力端子Ｔ９１、Ｔ９２に正電源電位ＶＤＤをはるかに超える正の電位が印加された場合、正電源電位ＶＤＤをはるかに超える正入力電位によって生じる入力電流のほとんどは保護ダイオードＤ９１、Ｄ９３を通して入力端子Ｔ９１、Ｔ９２から正電源端子Ｔ２に流れ込む。また、保護ダイオードＤ９２、Ｄ９４にかかる電圧が逆方向降伏電圧（これは、一般には数１０Ｖ程度）を超えていれば、入力端子Ｔ１、Ｔ２から保護ダイオードＤ９２、Ｄ９４を介して負電源端子Ｔ３方向にも電流（保護ダイオードＤ２の逆方向降伏電流）が流れる。このように、差動演算増幅器ＯＰＤ及びＩＣ内部回路９１から流れる電流は極めて小さくなり、差動演算増幅器ＯＰＤの入力部に過大な電圧がかかることなく、差動演算増幅器ＯＰＤの入力部が過大な電圧で破壊されることがない。
【００９２】
入力端子Ｔ９１、Ｔ９３に負電源電位ＶＳＳをはるかに下回る負の電位が印加された場合、保護ダイオードＤ２，Ｄ４を介して負電源端子Ｔ３から入力端子Ｔ９１，Ｔ９２に電流が流れ込む。そのため、差動演算増幅器ＯＰＤ及びＩＣ内部回路９１から流れ込む電流は極めて小さくなり、差動演算増幅器ＯＰＤの入力部に過大な電圧がかかることがなく、差動演算増幅器ＯＰＤが過大な電圧で破壊されることがない。
【００９３】
このように、実施形態４の入力保護回路では、入力端子Ｔ９１、Ｔ９２に過大な電圧（サージ電圧）が印加された場合、保護ダイオードＤ９１、Ｄ９２、Ｄ９３、Ｄ９４がオン状態になる。これにより、ＩＣ内部回路９１及び差動演算増幅器ＯＰＤに過大な電流が流れることを防ぎ、ＩＣ内部回路９１及び差動演算増幅器ＯＰＤを静電破壊から保護することができる。
【００９４】
さらに、実施形態４の入力保護回路では、入力端子Ｔ９１、Ｔ９２に保護ダイオードＤ９２、Ｄ９４を直接接続するため、抵抗Ｒ９１、Ｒ９２に流れる電流を小さくすることができる。そのため、抵抗Ｒ９１、Ｒ９２にかかる電圧を小さく抑えることができる。これにより、ＩＣ内部回路９１及び差動演算増幅器ＯＰＤを静電破壊から保護できるとともに、入力抵抗Ｒ９１、Ｒ９２が過大な電圧や過大な電流によって破壊されることを防ぐことができる。
【００９５】
以上のように、実施形態４の入力保護回路では、入力端子Ｔ９１、Ｔ９２に印可される入力信号Ｖ１Ｐ，Ｖ１Ｍが図１３に示すように正電源電位レベルＶＤＤを上回ることはあるが負電源電位レベルＶＳＳを下回ることはない場合に、入力信号Ｖ１Ｐ，Ｖ１Ｍを歪ませることなくＩＣ内部回路１１へ良好な状態で伝搬することでき、かつ過大な電圧（サージ電圧）が印可された場合は、保護ダイオードＤ９１、Ｄ９３またはＤ９２、Ｄ９４がオン状態になることで、ＩＣ内部回路９１及び差動演算増幅器ＯＰＤ及び入力抵抗Ｒ９１、Ｒ９３が過大な電圧や過大な電流によって破壊されることを防ぐことができる。
【００９６】
さらに実施形態４の入力保護回路では、仮想接地節点Ｎ９１、Ｎ９２の電位Ｖ２Ｐ，Ｖ２Ｍが常に一定の電位Ｖ２Ｃに保たれるため、入力インピーダンスを抵抗Ｒ９１、Ｒ９３の抵抗値ｒ１のみによって決めることができ、半導体集積回路を効率良く設計することができる。
【００９７】
実施形態４の入力保護回路は、差動反転増幅回路９０を用いることにより、差動入力信号に対する信号を調整することができる。そのため、差動入力信号に対する信号調整を行うとともに、ＩＣ内部回路９１が静電破壊から保護することができる。これにより、ＩＣ内部回路９１を静電破壊から保護しつつ、入力信号の増幅率を高め、歪のない良好な状態で入力信号をＩＣ内部回路９１に入力することができる。
【００９８】
なお、発明は、前述の実施形態１乃至４に限らず、種々の半導体集積回路を静電破壊から保護するのに応用することができる。本発明の実施形態においては、例えば、実施形態４においては、帰還抵抗が可変抵抗でバイアス電位が可変である反転増幅回路に実施形態２を適用し、実施形態５においては、差動反転増幅回路に実施形態１を適用した。本発明は、これらに限らず、静電破壊から保護する必要のある内部回路に対して適用することができる。本発明の入力保護回路により、静電破壊から内部回路を保護し、信号状態を良好に保ちつつ内部回路に入力信号を入力することができる。
【００９９】
さらになお、本発明の実施の形態においては反転増幅回路を用いて説明したが、本発明の入力保護回路は、反転増幅回路に限らず、非反転増幅回路、加算回路、微分回路、積分回路等に対しても適用することができる。また、本発明の実施の形態においては、入力保護回路により反転増幅回路の抵抗（抵抗Ｒ１、Ｒ９１、Ｒ９３）を静電破壊から保護することができるが、本発明の入力保護回路は、抵抗に限らず、容量素子等の種々の素子、あるいは前段回路を静電破壊から保護することができる。これにより、本発明の入力保護回路により、内部回路のみならずその前段の回路や素子を静電破壊から保護することができる。
【０１００】
【発明の効果】
本発明によれば、静電破壊を防止しつつ、入力信号の波形を良好に保つことができ、さらには入力抵抗の静電破壊を防ぐことができる入力保護回路を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における入力保護回路を示すブロック図である。
【図２】本発明の実施の形態１における保護ダイオードを示すブロック図である。
【図３】本発明の実施の形態１における入力保護回路の入力信号を示す信号レベル図である。
【図４】本発明の実施の形態１における入力保護回路の動作を示すブロック図である。
【図５】本発明の実施の形態１における入力保護回路の動作を示すブロック図である。
【図６】本発明の実施の形態２における入力保護回路を示すブロック図である。
【図７】本発明の実施の形態２における入力保護回路の入力信号を示す信号レベル図である。
【図８】本発明の実施の形態２における入力保護回路の動作を示すブロック図である。
【図９】本発明の実施の形態２における入力保護回路の動作を示すブロック図である。
【図１０】本発明の実施の形態３における入力保護回路を示すブロック図である。
【図１１】本発明の実施の形態３における抵抗を示すブロック図である。
【図１２】本発明の実施の形態４における入力保護回路を示すブロック図である。
【図１３】本発明の実施の形態４における入力保護回路の入力信号の信号レベル図である。
【図１４】従来例における入力保護回路を示すブロック図である。
【図１５】従来例における入力保護回路の入力信号の信号レベル図である。
【図１６】従来例における入力保護回路の動作を示すブロック図である。
【図１７】従来例における入力保護回路の動作を示すブロック図である。
【符号の説明】
１０　反転増幅回路、　１１，９１　ＩＣ内部回路　９０　差動反転増幅回路
【図１】
2004071681.tif 000005
【図２】
2004071681.tif 000006
【図３】
2004071681.tif 000007
【図４】
2004071681.tif 000008
【図５】
2004071681.tif 000009
【図６】
2004071681.tif 000010
【図７】
2004071681.tif 000011
【図８】
2004071681.tif 000012
【図９】
2004071681.tif 000013
【図１０】
2004071681.tif 000014
【図１１】
2004071681.tif 000015
【図１２】
2004071681.tif 000016
【図１３】
2004071681.tif 000017
【図１４】
2004071681.tif 000018
【図１５】
2004071681.tif 000019
【図１６】
2004071681.tif 000020
【図１７】
2004071681.tif 000021