(57)【要約】【課題】ＢＴストレスへの対策を施しつつ、パワーダウンモード時に電流パスが形成されないようにすること。【解決手段】パワーダウンモード時にトランジスタＭ１がオフ駆動されると、トランジスタＭ６，Ｍ７がオン駆動され、トランジスタＭ２，Ｍ３のゲート電極がソース電極と同電位にクランプされる。したがって、パワーダウンモード時においてトランジスタＭ２，Ｍ３は、前段回路の出力状態に依らず、ＢＴストレスを受けない。しかも、トランジスタＭ６，Ｍ７は、トランジスタＭ１がオフ駆動されると電源から分離されるので、接地に接続される前段回路の負荷がダイオード接続のトランジスタや抵抗素子であっても、電源と接地間に当該トランジスタＭ６，Ｍ７と前段回路の負荷とを経由した電流パスは形成されない。【選択図】      図２
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【特許請求の範囲】
【請求項１】
一端が電源または接地に接続され、パワーダウンモード時にオフ駆動される電流源と、
ソース電極が前記電流源の他端に接続され、前段回路の出力信号によって駆動される第１トランジスタと、
前記第１トランジスタのゲート電極と前記ソース電極との間に設けられ、前記パワーダウンモード時にオン駆動される第２トランジスタと、
を備えたことを特徴とするアナログ回路。
【請求項２】
前記前段回路の負荷と前記負荷が接続される電源または接地との間に、前記パワーダウンモード時にオフ駆動されるトランジスタが設けられていることを特徴とする請求項１に記載のアナログ回路。
【請求項３】
一端が電源または接地に接続され、パワーダウンモード時にオフ駆動される電流源と、
ソース電極が前記電流源の他端に接続され、前段回路の出力信号によって駆動される第１トランジスタと、
前記電流源の一端と前記第１トランジスタのゲート電極との間に設けられ、前記パワーダウンモード時にオン駆動される第２トランジスタと、
前記前段回路の負荷と前記負荷が接続される電源または接地との間に設けられ、前記パワーダウンモード時にオフ駆動される第３トランジスタと、
を備えたことを特徴とするアナログ回路。
【請求項４】
前記第１トランジスタのドレイン電極と前記ドレイン電極が接続される電源または接地との間に、前記パワーダウンモード時にオフ駆動されるトランジスタが設けられていることを特徴とする請求項１〜３のいずれか一つに記載のアナログ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アナログ回路に係り、特に電源は投入されているが、回路に電流が流れない状態（以下「パワーダウンモード」という）を実施するアナログ回路に関するものである。
【０００２】
【従来の技術】
ＭＯＳトランジスタでは、バイアス温度（Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ：以下「ＢＴ」という）ストレスの問題がある。ＢＴストレスは、ＰＭＯＳトランジスタで言えば、ゲート電極がソース電極に対してＮｅｇａｔｉｖｅ（負方向）にバイアスされた状態を指し、ＮＢＴストレスと言われる。また、ＮＭＯＳトランジスタで言えば、ゲート電極がソース電極に対してＰｏｓｉｔｉｖｅ（正方向）にバイアスされた状態を指し、ＰＢＴストレスと言われる。
【０００３】
ＭＯＳトランジスタは、このようなＢＴストレスが掛かると、閾値電圧などの特性が変化するので、ＢＴストレスを受けたＭＯＳトランジスタの存在は、アナログ回路の特性に影響を及ぼす。特に、省電力を目的としてパワーダウンモードを実施するアナログ回路では、前段回路とのインタフェース部分に、電流源とＭＯＳトランジスタとを直列に接続して配置し、パワーダウンモード時には、電流源をオフ駆動し、ＭＯＳトランジスタは前段の駆動回路がオフ駆動するように構成されるが、何らかの原因で前段の駆動回路がＭＯＳトランジスタをオン駆動してしまい、当該ＭＯＳトランジスタが大きなＢＴストレスを受ける状態になることがある。
【０００４】
そこで、例えば、下記の非特許文献１，２では、パワーダウンモードを実施する上記のアナログ回路において、パワーダウンモード時に上記の保護対象トランジスタを強制的にオフ状態に駆動する第２トランジスタを設け、前段の駆動回路の出力状態に依らず当該保護対象トランジスタがＢＴストレスを受けないようにした回路が提案されている。
【０００５】
【非特許文献１】
“Ｄｅｖｉｃｅ  Ｒｅｌｉａｂｉｌｉｔｙ  ｉｎ  Ａｎａｌｏｇ  ＣＭＯＳ  Ａｐｐｌｉｃａｔｉｏｎ”（ＩＥＤＭ、１９９９、ｐｐ８１）
【非特許文献２】
“Ｅｖａｌｕａｔｉｏｎ  ０ｆ  ＭＯＳＦＥＴ  Ｒｅｌｉａｂｉｌｉｔｙ  ｉｎ  Ａｎａｌｏｇ  Ａｐｐｌｉｃａｔｉｏｎ”（ＥＳＳＤＥＲＣ、２００１、ｐｐ７３）
【０００６】
【発明が解決しようとする課題】
しかしながら、上記非特許文献１，２にて提案されているＢＴストレスへの対策を施したアナログ回路では、前段の駆動回路の負荷がダイオード接続のトランジスタや抵抗素子である場合、当該負荷回路と上記第２トランジスタとを介して電源と接地（グランド）とが接続され、電流パスが形成されてしまうので、パワーダウンモードであるにも拘わらず大電流が流れてしまうという問題がある。
【０００７】
この発明は、上記に鑑みてなされたもので、パワーダウンモード時におけるＢＴストレスへの対策を施しつつ、パワーダウンモード時に電流パスの形成を阻止する手段を備えたアナログ回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかるアナログ回路は、一端が電源または接地に接続され、パワーダウンモード時にオフ駆動される電流源と、ソース電極が前記電流源の他端に接続され、前段回路の出力信号によって駆動される第１トランジスタと、前記第１トランジスタのゲート電極と前記ソース電極との間に設けられ、前記パワーダウンモード時にオン駆動される第２トランジスタとを備えたことを特徴とする。
【０００９】
この発明によれば、パワーダウンモード時に電流源がオフ駆動されると、第２トランジスタはオン駆動されるので、第１トランジスタのゲート電極はソース電極と接続され、そのソース電極と同電位にクランプされる。したがって、パワーダウンモード時における第１トランジスタは、前段回路の出力状態に依らず、ＢＴストレスを受けない。しかも、第２トランジスタは、電源または接地から分離されるので、接地または電源に接続される前段回路の負荷がダイオード接続のトランジスタや抵抗素子であっても、電源と接地間に当該第２トランジスタと前段回路の負荷とを経由した電流パスは形成されない。つまり、パワーダウンモード時に大電流が流れるのが防止される。
【００１０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるアナログ回路の好適な実施の形態を詳細に説明する。
【００１１】
実施の形態１．
図１は、この発明が対象とするアナログ回路の構成例を示す回路図である。図２は、この発明の実施の形態１であるアナログ回路の構成を示す回路図である。まず、この発明の理解を容易にするため、図１を参照して、ＢＴストレスへの対策を施したアナログ回路について説明する。
【００１２】
図１では、パワーダウンモードを実施するアナログ回路のうち、前段回路とのインタフェース部分の構成例が示されている。図１において、電源ＶＤＤには、電流源を構成するＰＭＯＳトランジスタＭ１のソース電極が接続され、ＰＭＯＳトランジスタＭ１のドレイン電極には、差動対を構成するＰＭＯＳトランジスタＭ２，Ｍ３のソース電極がそれぞれ接続されている。ＰＭＯＳトランジスタＭ２のドレイン電極は、一方の出力端を構成しているとともに、ダイオード接続のＮＭＯＳトランジスタＭ４を介して接地（グランド）に接続されている。また、ＰＭＯＳトランジスタＭ３のドレイン電極は、他方の出力端を構成しているとともに、ダイオード接続のＮＭＯＳトランジスタＭ５を介して接地（グランド）に接続されている。
【００１３】
ＰＭＯＳトランジスタＭ１のゲート電極には、当該アナログ回路の本体部分から通常動作モード（＝低レベル、以下「Ｌレベル」という）か、パワーダウンモード（＝高レベル、以下「Ｈレベル」という）かを示すモード信号が入力される。ＰＭＯＳトランジスタＭ１は、モード信号がパワーダウンモードを示すときオフ動作を行うようになっている。
【００１４】
ＰＭＯＳトランジスタＭ２，Ｍ３のゲート電極には、それぞれ、前段の図示しない駆動回路の出力信号が印加される。この駆動回路の出力信号ライン１，２と接地（グランド）との間に、負荷回路を構成するダイオード接続のＮＭＯＳトランジスタＭ８，Ｍ９がそれぞれ設けられている。
【００１５】
以上の構成において、ＰＭＯＳトランジスタＭ１のゲート電極は、通常、ダイオード接続のトランジスタによってバイアスされるので、ＰＭＯＳトランジスタＭ１のゲート・ソース間電圧は、それ程大きくなることはない。また、ＮＭＯＳトランジスタＭ４，Ｍ５は、それ自身がダイオード接続されているので、それぞれのゲート・ソース間電圧は、比較的に小さくなる。つまり、ＰＭＯＳトランジスタＭ１，ＮＭＯＳトランジスタＭ４，Ｍ５が受けるＢＴストレスは、それ程大きくはならない。
【００１６】
一方、ＰＭＯＳトランジスタＭ２，Ｍ３のゲート電極は、前段の駆動回路の出力電圧によってバイアスされるので、前段の駆動回路の構成によってどのような電圧でバイアスされるか不明であるが、少なくとも、ＰＭＯＳトランジスタＭ１，ＮＭＯＳトランジスタＭ４，Ｍ５が受けるＢＴストレスよりも大きなＢＴストレス（ＮＢＴストレス）を受ける場合が多い。
【００１７】
しかも、パワーダウンモード時では、ＰＭＯＳトランジスタＭ２，Ｍ３は、前段の駆動回路の出力信号によって通常はオフ駆動されるが、前段の駆動回路の出力レベルが何らかの原因で接地（グランド）レベルまで下がってしまうと、ＰＭＯＳトランジスタＭ２，Ｍ３は、大きなＢＴストレス（ＮＢＴストレス）を受けた状態になる。そうすると、ＰＭＯＳトランジスタＭ２，Ｍ３は、パワーダウンモード時に受けたＢＴストレス（ＮＢＴストレス）によって閾値電圧などの特性が変化した状態でその後に行われる通常動作モードに移行するので、通常動作時の回路特性に影響を与える。
【００１８】
したがって、ＰＭＯＳトランジスタＭ２，Ｍ３には、ＢＴストレス（ＮＢＴストレス）を回避する措置が必要である。ＰＭＯＳトランジスタＭ６，Ｍ７は、そのために設けられている。
【００１９】
すなわち、ＰＭＯＳトランジスタＭ６のソース電極は、電源ＶＤＤに接続され、ドレイン電極は、ＰＭＯＳトランジスタＭ２のゲート電極されている。ＰＭＯＳトランジスタＭ７のソース電極は、電源ＶＤＤに接続され、ドレイン電極は、ＰＭＯＳトランジスタＭ３のゲート電極されている。ＰＭＯＳトランジスタＭ６，Ｍ７のゲート電極には、それぞれ、当該アナログ回路の本体部分からイネーブル信号が印加されている。イネーブル信号は、モード信号が通常動作モードを示すときＨレベルとなり、パワーダウンモードを示すときＬレベルとなる信号である。
【００２０】
つまり、ＰＭＯＳトランジスタＭ６，Ｍ７は、パワーダウンモード時には、オン動作を行い、ＰＭＯＳトランジスタＭ２，Ｍ３を強制的にオフ動作状態に設定する。これによって、前段の駆動回路の出力レベル変化によってＰＭＯＳトランジスタＭ２，Ｍ３がＢＴストレス（ＮＢＴストレス）を受けることが回避される。
【００２１】
ところが、前段の駆動回路の負荷が、図１に例示するようにダイオード接続のＮＭＯＳトランジスタＭ８，Ｍ９である場合や、図示してないが抵抗素子である場合には、パワーダウンモード時にＰＭＯＳトランジスタＭ６，Ｍ７がオン動作を行うと、電源ＶＤＤ→ＰＭＯＳトランジスタＭ６，Ｍ７→ダイオード接続のＮＭＯＳトランジスタＭ８，Ｍ９（あるいは抵抗素子）→接地（グランド）に至る電流パス３が形成されてしまうので、パワーダウンモードであるにも拘わらず大電流が流れてしまう。
【００２２】
そこで、この実施の形態１であるアナログ回路では、図２に示すように、ＰＭＯＳトランジスタＭ６，Ｍ７のソース電極を、それぞれ、ＰＭＯＳトランジスタＭ１のドレイン電極とＰＭＯＳトランジスタＭ２，Ｍ３のソース電極との接続端に接続するようにしている。
【００２３】
これによって、パワーダウンモード時に、ＰＭＯＳトランジスタＭ６，Ｍ７がオン動作すると、ＰＭＯＳトランジスタＭ２，Ｍ３のゲート電極はソース電極と同じ電位にクランプされるので、前段の駆動回路の出力レベル変化によってＰＭＯＳトランジスタＭ２，Ｍ３がＢＴストレス（ＮＢＴストレス）を受けることが回避される。
【００２４】
同時に、ＰＭＯＳトランジスタＭ１はオフ動作をしているので、ＰＭＯＳトランジスタＭ６，Ｍ７は、電源ＶＤＤから分離される。したがって、図１に示したような電流パス３は形成されないので、前段駆動回路の負荷に依らず、大電流が流れるのが防止できる。
【００２５】
実施の形態２．
図３は、この発明の実施の形態２であるアナログ回路の構成を示す回路図である。この実施の形態２では、実施の形態１（図２）にて示したアナログ回路におけるトランジスタの極性を入れ替えて構成した場合が示されている。
【００２６】
すなわち、図３において、電流源を構成するＮＭＯＳトランジスタＭ２１のソース電極は接地（グランド）に接続され、ドレイン電極には、差動対を構成するＮＭＯＳトランジスタＭ２２，Ｍ２３のソース電極に接続されている。ＮＭＯＳトランジスタＭ２２のドレイン電極は、一方の出力端を構成しているとともに、ダイオード接続のＰＭＯＳトランジスタＭ２４のドレイン電極に接続され、ＰＭＯＳトランジスタＭ２４のソース電極は電源ＶＤＤに接続されている。
【００２７】
また、ＮＭＯＳトランジスタＭ２３のドレイン電極は、他方の出力端を構成しているとともに、ダイオード接続のＰＭＯＳトランジスタＭ２５のドレイン電極に接続され、ＰＭＯＳトランジスタＭ２５のソース電極は電源ＶＤＤに接続されている。
【００２８】
ＮＭＯＳトランジスタＭ２１のゲート電極には、当該アナログ回路の本体部分から通常動作モード（＝Ｈレベル）か、パワーダウンモード（＝Ｌレベル）かを示すモード信号が入力される。ＮＭＯＳトランジスタＭ２１は、モード信号がパワーダウンモードを示すときオフ動作を行うようになっている。
【００２９】
ＮＭＯＳトランジスタＭ２２，Ｍ２３のゲート電極には、それぞれ、前段の図示しない駆動回路の出力信号が印加される。この駆動回路の出力信号ライン１，２と電源ＶＤＤとの間に、それぞれ、負荷回路を構成するダイオード接続のＰＭＯＳトランジスタＭ２８，Ｍ２９が設けられている。
【００３０】
そして、実施の形態１にて説明したのと同様の理由から、ＮＭＯＳトランジスタＭ２２，Ｍ２３がＢＴストレス（ＰＢＴストレス）を受けるのを回避するために、ＮＭＯＳトランジスタＭ２６，Ｍ２７がそれぞれ設けられている。
【００３１】
すなわち、ＮＭＯＳトランジスタＭ２６，Ｍ２７のソース電極は、それぞれ、ＮＭＯＳトランジスタＭ２２，Ｍ２３のソース電極とＮＭＯＳトランジスタＭ２１のドレイン電極との接続端に接続されている。そして、ＮＭＯＳトランジスタＭ２６のドレイン電極は、ＮＭＯＳトランジスタＭ２２のゲート電極され、ＮＭＯＳトランジスタＭ２７のドレイン電極は、ＮＭＯＳトランジスタＭ２３のゲート電極されている。ＮＭＯＳトランジスタＭ２６，Ｍ２７のゲート電極には、それぞれ、当該アナログ回路の本体部分からイネーブル信号が印加されている。イネーブル信号は、モード信号が通常動作モードを示すときＬレベルとなり、パワーダウンモードを示すときＨレベルとなる信号である。
【００３２】
以上の構成において、パワーダウンモード時に、ＮＭＯＳトランジスタＭ２６，Ｍ２７がオン動作すると、ＮＭＯＳトランジスタＭ２２，Ｍ２３のゲート電極はソース電極と同じ電位にクランプされるので、前段の駆動回路の出力レベル変化によってＮＭＯＳトランジスタＭ２２，Ｍ２３がＢＴストレス（ＰＢＴストレス）を受けることが回避される。
【００３３】
同時に、ＮＭＯＳトランジスタＭ２１はオフ動作をしているので、ＮＭＯＳトランジスタＭ２６，Ｍ２７は、接地（グランド）から分離される。したがって、電源ＶＤＤ→ダイオード接続のＰＭＯＳトランジスタＭ２８，Ｍ２９（あるいは抵抗素子）→ＮＭＯＳトランジスタＭ２６，Ｍ２７→接地（グランド）に至る電流パスは形成されないので、前段駆動回路の負荷に依らず、大電流が流れるのが防止できる。
【００３４】
実施の形態３．
図４は、この発明の実施の形態３であるアナログ回路の構成を示す回路図である。なお、図４では、図１に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態３に関わる部分を中心に説明する。
【００３５】
図４に示すように、実施の形態３であるアナログ回路では、図１に示した構成において、ダイオード接続のＮＭＯＳトランジスタＭ８，Ｍ９のソース電極と接地（グランド）との間にＮＭＯＳトランジスタＭ１０が設けられている。また、ダイオード接続のＮＭＯＳトランジスタＭ４，Ｍ５のソース電極と接地（グランド）との間にＮＭＯＳトランジスタＭ１１が設けられている。
【００３６】
ＮＭＯＳトランジスタＭ１０，Ｍ１１のゲート電極には、それぞれ、当該アナログ回路の本体部分から通常動作モード（＝Ｈレベル）か、パワーダウンモード（＝Ｌレベル）かを示すモード信号が入力される。ＮＭＯＳトランジスタＭ１０，Ｍ１１は、それぞれ、モード信号がパワーダウンモードを示すときオフ動作を行うようになっている。
【００３７】
以上の構成において、パワーダウンモード時に、ＰＭＯＳトランジスタＭ６，Ｍ７がオン動作しても、ＮＭＯＳトランジスタＭ１０はオフ動作を行うので、ＮＭＯＳトランジスタＭ８，Ｍ９のソース電極から接地（グランド）への電流パスが無くなる。これによて、前段駆動回路の負荷に依らず、電流パスを遮断することができる。したがって、図１に示した電流パス３は形成されないので、大電流が流れることはない。
【００３８】
同時に、ＮＭＯＳトランジスタＭ１１はオフ動作を行うので、ＮＭＯＳトランジスタＭ４，Ｍ５のソース電極から接地（グランド）への電流パスが無くなる。これによって、次段回路の構成に依らず、電流パスを遮断することができる。したがって、一層確実に省電力化が図れる。
【００３９】
実施の形態４．
図５は、この発明の実施の形態４であるアナログ回路の構成を示す回路図である。なお、図５では、実施の形態２（図３）に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００４０】
図５に示すように、この実施の形態４であるアナログ回路は、実施の形態２（図３）に示した構成において、ＮＭＯＳトランジスタＭ２６，Ｍ２７のソース電極は、それぞれ、接地（グランド）に接続されている。すなわち、図１にて示したアナログ回路におけるトランジスタの極性を入れ替えて構成した場合に相当している。
【００４１】
そして、ダイオード接続のＰＭＯＳトランジスタＭ２４，Ｍ２５のソース電極と電源ＶＤＤとの間にＰＭＯＳトランジスタＭ３１が設けられている。また、ダイオード接続のＰＭＯＳトランジスタＭ２８，Ｍ２９のソース電極と電源ＶＤＤとの間にＰＭＯＳトランジスタＭ３０が設けられている。
【００４２】
ＰＭＯＳトランジスタＭ３０，Ｍ３１のゲート電極には、当該アナログ回路の本体部分から通常動作モード（＝Ｌレベル）か、パワーダウンモード（＝Ｈレベル）かを示すモード信号が入力される。ＰＭＯＳトランジスタＭ３０，Ｍ３１は、モード信号がパワーダウンモードを示すときオフ動作を行うようになっている。
【００４３】
以上の構成において、パワーダウンモード時に、ＮＭＯＳトランジスタＭ２６，Ｍ２７がオン動作しても、ＰＭＯＳトランジスタＭ３０はオフ動作を行うので、電源ＶＤＤからＰＭＯＳトランジスタＭ２８，Ｍ２９のソース電極への電流パスが無くなる。これによって、前段駆動回路の負荷に依らず、電流パスを遮断することができる。
【００４４】
同時に、ＰＭＯＳトランジスタＭ３１はオフ動作を行うので、電源ＶＤＤからＰＭＯＳトランジスタＭ２４，Ｍ２５のソース電極への電流パスが無くなる。これによって、次段回路の構成に依らず、電流パスを遮断することができる。したがって、一層確実に省電力化が図れる。
【００４５】
実施の形態５．
図６は、この発明の実施の形態５であるアナログ回路の構成を示す回路図である。なお、図６では、実施の形態１（図２）に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態５に関わる部分を中心に説明する。
【００４６】
図６に示すように、実施の形態５であるアナログ回路では、実施の形態１（図２）に示した構成において、ダイオード接続のＮＭＯＳトランジスタＭ８，Ｍ９のソース電極と接地（グランド）との間にＮＭＯＳトランジスタＭ１０が設けられている。また、ダイオード接続のＮＭＯＳトランジスタＭ４，Ｍ５のソース電極と接地（グランド）との間にＮＭＯＳトランジスタＭ１１が設けられている。
【００４７】
ＮＭＯＳトランジスタＭ１０，Ｍ１１のゲート電極には、それぞれ、当該アナログ回路の本体部分から通常動作モード（＝Ｈレベル）か、パワーダウンモード（＝Ｌレベル）かを示すモード信号が入力される。ＮＭＯＳトランジスタＭ１０，Ｍ１１は、それぞれ、モード信号がパワーダウンモードを示すときオフ動作を行うようになっている。
【００４８】
以上の構成において、パワーダウンモード時に、ＰＭＯＳトランジスタＭ６，Ｍ７がオン動作しても、ＮＭＯＳトランジスタＭ１０はオフ動作を行うので、ＮＭＯＳトランジスタＭ８，Ｍ９のソース電極から接地（グランド）への電流パスが無くなる。これによって、前段駆動回路の負荷に依らず、電流パスを遮断することができる。
【００４９】
同時に、ＮＭＯＳトランジスタＭ１１はオフ動作を行うので、ＮＭＯＳトランジスタＭ４，Ｍ５のソース電極から接地（グランド）への電流パスが無くなる。これによって、次段回路の構成に依らず、電流パスを遮断することができる。したがって、一層確実に省電力化が図れる。
【００５０】
実施の形態６．
図７は、この発明の実施の形態６であるアナログ回路の構成を示す回路図である。なお、図７では、実施の形態２（図３）に示した構成と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、この実施の形態６に関わる部分を中心に説明する。
【００５１】
図７に示すように、この実施の形態６であるアナログ回路では、実施の形態２（図３）に示した構成において、ダイオード接続のＰＭＯＳトランジスタＭ２８，Ｍ２９のソース電極と電源ＶＤＤとの間にＰＭＯＳトランジスタＭ３０が設けられている。また、ダイオード接続のＰＭＯＳトランジスタＭ２４，Ｍ２５のソース電極と電源ＶＤＤとの間にＰＭＯＳトランジスタＭ３１が設けられている。
【００５２】
ＰＭＯＳトランジスタＭ３０，Ｍ３１のゲート電極には、それぞれ当該アナログ回路の本体部分から通常動作モード（＝Ｌレベル）か、パワーダウンモード（＝Ｈレベル）かを示すモード信号が入力される。ＰＭＯＳトランジスタＭ３０，Ｍ３１は、それぞれモード信号がパワーダウンモードを示すときオフ動作を行うようになっている。
【００５３】
以上の構成において、パワーダウンモード時に、ＮＭＯＳトランジスタＭ２６，Ｍ２７がオン動作しても、ＰＭＯＳトランジスタＭ３０はオフ動作を行うので、電源ＶＤＤからＰＭＯＳトランジスタＭ２８，Ｍ２９のソース電極への電流パスが無くなる。これによって、前段駆動回路の負荷に依らず、電流パスを遮断することができる。
【００５４】
同時に、ＰＭＯＳトランジスタＭ３１はオフ動作を行うので、電源ＶＤＤからＰＭＯＳトランジスタＭ２４，Ｍ２５のソース電極への電流パスが無くなる。これによって、次段回路の構成に依らず、電流パスを遮断することができる。したがって、一層確実に省電力化が図れる。
【００５５】
【発明の効果】
以上説明したように、この発明によれば、パワーダウンモード時に電流源がオフ駆動されると、ＢＴ対策用の第２トランジスタがオン駆動されるので、保護対象の第１トランジスタのゲート電極が前記電流源に接続されるソース電極と接続され、そのソース電極と同電位にクランプされる。したがって、パワーダウンモード時において保護対象の第１トランジスタは、前段回路の出力状態に依らず、ＢＴストレスを受けないようにすることができる。しかも、ＢＴ対策用の第２トランジスタは、電流源がオフ駆動されると電源または接地から分離されるので、接地または電源に接続される前段回路の負荷がダイオード接続のトランジスタや抵抗素子であっても、電源と接地間に当該第２トランジスタと前段回路の負荷とを経由した電流パスは形成されない。つまり、パワーダウンモード時に大電流が流れるのが防止できる。
【図面の簡単な説明】
【図１】この発明が対象とするアナログ回路の構成例を示す回路図である。
【図２】この発明の実施の形態１であるアナログ回路の構成を示す回路図である。
【図３】この発明の実施の形態２であるアナログ回路の構成を示す回路図である。
【図４】この発明の実施の形態３であるアナログ回路の構成を示す回路図である。
【図５】この発明の実施の形態４であるアナログ回路の構成を示す回路図である。
【図６】この発明の実施の形態５であるアナログ回路の構成を示す回路図である。
【図７】この発明の実施の形態６であるアナログ回路の構成を示す回路図である。
【符号の説明】
Ｍ１〜Ｍ３，Ｍ６，Ｍ７，Ｍ２４，Ｍ２５，Ｍ２８〜Ｍ３１  ＰＭＯＳトランジスタ、Ｍ４，Ｍ５，Ｍ８〜Ｍ１１，Ｍ２１〜Ｍ２３，Ｍ２６，Ｍ２７  ＮＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2004172796.tif 000007
【図６】
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【図７】
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