(57)【要約】【課題】チップ消去における不良ブロックの救済をリダンダンシブロックに置き換えて行う場合でも、テストに長時間を必要としない不揮発性半導体記憶装置及びそのテスト方法を提供する。【解決手段】任意書き込み消去可能なメモリセルアレイＭ０，Ｍ１，…，Ｍｎ−１，Ｍｎを備えた複数のブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎと、これらブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎに対応して設けられたメモリセルアレイＭ０，Ｍ１，…，Ｍｎ−１，Ｍｎの書き込み消去を制御するプロテクト回路１８を備えた不揮発性半導体記憶装置であって、プロテクト回路１８が、メモリセルアレイＭ０，Ｍ１，…，Ｍｎ−１，Ｍｎへの書き込みに先立って実施するブロック単位の消去で、消去不良と判断された不良ブロックの情報を記憶し、かつ記憶した情報の読み出しを可能とするものとなっている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
任意書き込み消去可能なメモリセルアレイを備えた複数のブロックを設けてなる不揮発性半導体記憶装置において、前記メモリセルアレイへの書き込みに先立って実施するブロック単位の消去で、消去不良と判断された不良ブロックを記憶すると共に、記憶された前記不良ブロックの読み出しを行う記憶読み出し手段を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
任意書き込み消去可能なメモリセルアレイを備えた複数のブロックと、これらブロックに対応して設けられた前記メモリセルアレイの書き込み消去を制御するプロテクト回路を備えた不揮発性半導体記憶装置において、前記プロテクト回路が、前記メモリセルアレイへの書き込みに先立って実施するブロック単位の消去で、消去不良と判断された不良ブロックの情報を記憶し、かつ記憶した前記情報の読み出しを可能とするものであることを特徴とする不揮発性半導体記憶装置。
【請求項３】
任意書き込み消去可能なメモリセルアレイを備えた複数のブロックを設けてなる不揮発性半導体記憶装置において、前記ブロックのブロック単位の消去を行う際に、消去動作不良となった不良ブロックの情報を記憶し、該情報の読み出しを可能とする記憶手段、読み出し手段を備えると共に、前記ブロックのうちの余剰となるブロックをリダンダンシブロックとし、前記記憶手段から読み出し手段により前記不良ブロックの情報を読み出し、該不良ブロックを前記リダンダンシブロックに置き換えるよう構成したことを特徴とする不揮発性半導体記憶装置。
【請求項４】
任意書き込み消去可能なメモリセルアレイを備えた複数のブロックについてブロック単位の消去を行い、装置の良、不良をチェックする不揮発性半導体記憶装置のテスト方法において、前記ブロック単位の消去を順次行う際、消去動作不良となった不良ブロックの情報を記憶手段に記憶させ、前記ブロック単位の消去を停止することなく順次継続し、かつ読み出し手段により前記記憶手段から情報を読み出すようにしたことを特徴とする不揮発性半導体記憶装置のテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置及びそのテスト方法に関する。
【０００２】
【従来の技術】
周知の通り、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置では、例えばウェハ上に複数のチップを形成した後、ウェハ状態でテスタにかけられて、不揮発性半導体記憶装置を形成する各チップの特性チェックが行われる。またこの時、各チップを何も記憶されていない状態にするため、チップ消去が実施される。チップ消去は、ウェハ上に形成された各チップに対し、そのチップ内に複数設けられたメモリセルアレイを備えるブロックにつき、予めプログラムされた内容にしたがい、そのメモリセルアレイの記憶を消去するブロック単位の消去を図４に示すフローチャートの通り自動的に実行し、さらにチップ内の各ブロックにつき同様のブロック単位の消去を順次行うことにより実行される。
【０００３】
すなわち、図４に示すフローチャートにおいて、第１のステップＳ１でチップ消去コマンドが入力されると、第２のステップＳ２で最初の第１ブロックＢ０が選択され、第３のステップＳ３で第１ブロックＢ０における記憶内容の消去動作が開始される。続いて、第４のステップＳ４において、消去動作が成功したか否か（「ＯＫ」あるいは「ＮＧ」）の確認がなされる。そして、消去動作が成功した場合（「ＯＫ」の場合）には、第５のステップＳ５に進み、消去したブロックが最終の第ｎブロックＢｎで、チップ内の全てのブロックにおいて消去動作が成功したか否かの確認がなされる。
【０００４】
続いて、全てのブロックにおける消去動作が終了していない時には、第６のステップＳ６でブロック番号が１つ進められ、例えば次の第２ブロックＢ１が選択され、選択された第２ブロックＢ１について、再び第３のステップＳ３以降の消去動作等の過程が実行され、最後の第ｎブロックＢｎの消去動作が実行されるまで繰り返される。全てのブロックについての消去動作が終了すると、消去動作を行ったチップについては、不良ブロックのない良品として判定され、チップ消去を終了する。
【０００５】
また、第４のステップＳ４において、消去動作が成功したか否か（「ＯＫ」あるいは「ＮＧ」）の確認を行った際、消去動作が成功しなかった場合（「ＮＧ」の場合）には、チップ消去を行っていたチップは、ブロック単位の消去を手がけていたブロックで消去動作を停止し、全てのブロックについての消去動作が実行されない途中段階で不良品として判定され、当該チップの消去を終了する。
【０００６】
また、上記のようなチップ消去は、通常ウェハ上の複数のチップに対しても同時に行われ、こうした複数のチップを同時にチップ消去する場合には、不良ブロックが存在するか否か、あるいは不良ブロックの数が多いか少ないかによって、チップ消去の動作時間に大きなばらつきが生じる。
【０００７】
さらに、上記のようにチップ消去で消去動作が成功せず「ＮＧ」となり、ブロック単位の消去の途中でチップ消去が終了してしまったチップについては、必要とするブロック数によって不良となったブロックをリダンダンシブロックで置き換え、救済することが考えられる。こうした場合、改めてチップ消去を終了したチップについてチップ消去動作を途中で止めたブロックを探し出す必要があり、テストに長時間を要することになる。またチップ消去を途中で終了したチップでは、不良ブロックを検出した後、残りのブロックについてブロック単位の消去を実行しなければならず、さらにテスト時間が長くなってしまう。このため、ブロック消去機能を用いての消去テストが行われる。
【０００８】
ブロック消去機能を用いた消去テストをウェハ上の複数のチップに対して同時に行う場合、１つのブロックのブロック消去の終了は、同時にブロック消去を実行している全てのチップの動作が終了した時点となる。動作時間は不良ブロックが存在するか否か、または個々のブロック消去の速さによって大きなばらつきが生じる。このためチップ内の全てのブロックに対してブロック消去を実行した場合、テスト時間は各ブロックのブロック消去において一番時間を要したチップの合計となりテスト時間が長くなってしまう。
【０００９】
一方、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置には、通常、例えば図５に概略の回路構成を示すように、主部を３つのＡＮＤゲート回路１ａ，１ｂ，１ｃと、２つのＮＯＲゲート回路２ａ，２ｂによるフリップフロップ２を組み合わせて形成してなるプロテクト回路３が設けられていて、不揮発性半導体記憶装置の各ブロックのメモリセルにおける書き込み消去を制御するようになっている。
【００１０】
すなわち、第１のＡＮＤゲート回路１ａが、複数のアドレス信号を入力としてそれらの和が出力されるように、第２のＡＮＤゲート回路１ｂが、第１のＡＮＤゲート回路１ａの出力と、対応するブロックのプロテクトセット信号を入力としてそれらの和が出力されるように設けられている。そして、第２のＡＮＤゲート回路１ｂは、その出力がフリップフロップ２の一方の入力端に入力されるように接続されている。またフリップフロップ２の他方の入力端には、リセット信号が入力されるようになっている。
【００１１】
さらに、第３のＡＮＤゲート回路１ｃは、第１のＡＮＤゲート回路１ａの出力とフリップフロップ２の出力を入力として、それらの和がブロック選択信号として出力されるように設けられている。これにより、プロテクト信号が入力された選択中のブロックに対しては、フリップフロップ２の出力は低出力となってブロック選択信号が出力されず、リセット信号が入力されるまでは、対象のブロックの書き込みをしてあるメモリセルへの新たな書き込みの制限等が行われるようになっている。
【００１２】
【発明が解決しようとする課題】
上記のような状況に鑑みて本発明はなされたもので、その目的とするところはチップ消去における不良ブロックの位置をチップ内に記憶させながら不良ブロックが存在してもそのチップ消去動作を停止させることなくチップ内全てのブロックの消去を完了させることで、テストに長時間を必要とせず、かつ容易にリダンダンシブロック救済が行える不揮発性半導体記憶装置及びそのテスト方法を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置及びそのテスト方法は、任意書き込み消去可能なメモリセルアレイを備えた複数のブロックを設けてなる不揮発性半導体記憶装置において、前記メモリセルアレイへの書き込みに先立って実施するブロック単位の消去で、消去不良と判断された不良ブロックを記憶すると共に、記憶された前記不良ブロックの読み出しを行う記憶読み出し手段を備えていることを特徴とするものであり、
また、任意書き込み消去可能なメモリセルアレイを備えた複数のブロックと、これらブロックに対応して設けられた前記メモリセルアレイの書き込み消去を制御するプロテクト回路を備えた不揮発性半導体記憶装置において、前記プロテクト回路が、前記メモリセルアレイへの書き込みに先立って実施するブロック単位の消去で、消去不良と判断された不良ブロックの情報を記憶し、かつ記憶した前記情報の読み出しを可能とするものであることを特徴とするものであり、
また、任意書き込み消去可能なメモリセルアレイを備えた複数のブロックを設けてなる不揮発性半導体記憶装置において、前記ブロックのブロック単位の消去を行う際に、消去動作不良となった不良ブロックの情報を記憶し、該情報の読み出しを可能とする記憶手段、読み出し手段を備えると共に、前記ブロックのうちの余剰となるブロックをリダンダンシブロックとし、前記記憶手段から読み出し手段により前記不良ブロックの情報を読み出し、該不良ブロックを前記リダンダンシブロックに置き換えるよう構成したことを特徴とするものであり、
また、任意書き込み消去可能なメモリセルアレイを備えた複数のブロックについてブロック単位の消去を行い、装置の良、不良をチェックする不揮発性半導体記憶装置のテスト方法において、前記ブロック単位の消去を順次行う際、消去動作不良となった不良ブロックの情報を記憶手段に記憶させ、前記ブロック単位の消去を停止することなく順次継続し、かつ読み出し手段により前記記憶手段から情報を読み出すようにしたことを特徴とする方法である。
【００１４】
【発明の実施の形態】
以下本発明の一実施形態を、図１乃至図３を参照して説明する。図１は本発明に係る不揮発性半導体記憶装置の概略構成を示す図であり、図２は本発明に係るプロテクト回路の要部の概略構成図であり、図３は本発明に係るフローチャート図である。
【００１５】
図１乃至図３において、１１はフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置で、図示しないが例えばウェハ上に複数のチップを設けるようにして形成され、さらにウェハ状態でテスタにかけられ、各不揮発性半導体記憶装置１１について特性チェックが行われる。またウェハ上の各不揮発性半導体記憶装置１１は、その概略構成が図１に示すように、複数のブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎを備えており、各ブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎには、メモリセルアレイＭ０，Ｍ１，…，Ｍｎ−１，Ｍｎと、行デコーダＸ０，Ｘ１，…，Ｘｎ−１，Ｘｎと、列デコーダＹ０，Ｙ１，…，Ｙｎ−１，Ｙｎと、ブロックデコーダＺ０，Ｚ１，…，Ｚｎ−１，Ｚｎが備えられている。
【００１６】
さらに、各ブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎに対して、複数の入力端子１２を有するアドレス回路１３と、マルチプレクサ１４と、複数の出力端子１５を有するＩ／Ｏバッファ１６が設けられ、また各ブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎに対応するプロテクト回路部Ｐ０，Ｐ１，…，Ｐｎ−１，Ｐｎと読み出し部１７を有するプロテクト回路１８が設けられている。
【００１７】
また、プロテクト回路１８は、その複数のプロテクト回路部Ｐ０，Ｐ１，…，Ｐｎ−１，Ｐｎが、それぞれ主部を４つのＡＮＤゲート回路１９ａ，１９ｂ，１９ｃ，１９ｄと、２つのＮＯＲゲート回路２０ａ，２０ｂによるフリップフロップ２０を組み合わせて形成されている。一方、読み出し部１７は、各ブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎに対応する直列接続されたトランジスタＴｒａ，Ｔｒｂを設けてなる入力回路Ｔ０，Ｔ１，…，Ｔｎ−１（図示せず），Ｔｎと、出力回路２１を設けて構成されている。
【００１８】
すなわち、プロテクト回路部Ｐ０，Ｐ１，…，Ｐｎ−１，Ｐｎは、第１のＡＮＤゲート回路１９ａが、プロテクトセット信号と後述する消去エラー信号を入力としてそれらの和が出力されるように、第２のＡＮＤゲート回路１９ｂが、複数のアドレス信号を入力としてそれらの和が出力されるように、第３のＡＮＤゲート回路１９ｃが、第１のＡＮＤゲート回路１９ａの出力と第２のＡＮＤゲート回路１９ｂの出力を入力としてそれらの和が出力されるように設けられている。そして、第３のＡＮＤゲート回路１９ｃは、その出力がフリップフロップ２０の一方の入力端に入力されるように接続されている。なお、フリップフロップ２０の他方の入力端には、リセット信号が入力されるようになっている。
【００１９】
また、フリップフロップ２０は、その一方の出力が第２のＡＮＤゲート回路１９ｂの出力と共に第４のＡＮＤゲート回路１９ｄの入力となり、その和がブロック選択信号として第４のＡＮＤゲート回路１９ｄから出力されるようになっている。これにより、プロテクト信号が入力された選択中のブロックに対しては、フリップフロップ２０の出力は低出力となってブロック選択信号が出力されず、リセット信号が入力されるまでは、対象のブロックの書き込みをしてあるメモリセルへの新たな書き込みの制限等が行われるようになっている。
【００２０】
またフリップフロップ２０の他方の出力は、読み出し部１７の各ブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎに対応する入力回路Ｔ０，Ｔ１，…，Ｔｎ−１，Ｔｎの一方のトランジスタＴｒａのゲートに入力される。なお、他方のトランジスタＴｒｂのゲートには、第２のＡＮＤゲート回路１９ｂの出力が入力されるようになっている。そして、出力回路２１からは、第１のＡＮＤゲート回路１９ａに消去エラー信号を入力したブロックについて、不良であることを現すブロック不良信号が出力され、マルチプレクサ１４、Ｉ／Ｏバッファ１６を通じ出力端１５に出力されるようになっている。
【００２１】
また、上記のように構成された不揮発性半導体記憶装置１１は、ウェハ状態でのテスタによる特性チェックに際し、何も記憶されていない状態にするため、チップ消去がその複数設けられたブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎにつき、予めプログラムされた内容にしたがい、そのメモリセルアレイＭ０，Ｍ１，…，Ｍｎ−１，Ｍｎの記憶を消去するブロック単位の消去が、順次、図３に示すフローチャートの通り自動的に実行される。
【００２２】
すなわち、図３に示すフローチャートにおいて、第１のステップＲ１でチップ消去コマンドが入力されると、第２のステップＲ２で最初の第１ブロックＢ０が選択され、第３のステップＲ３で第１ブロックＢ０における記憶内容の消去動作が開始される。続いて、第４のステップＲ４において、消去動作が成功したか否か（「ＯＫ」あるいは「ＮＧ」）の確認がなされる。そして、消去動作が成功した場合（「ＯＫ」の場合）には、第５のステップＲ５に進み、消去を行ったブロックが最終のブロックで、全てのブロックにおいて消去動作が成功したか否かの確認がなされる。
【００２３】
続いて、全てのブロックにおける消去動作が終了していない時には、第６のステップＲ６でブロック番号が１つ進められ、例えば次の第２ブロックＢ１が選択され、選択された第２ブロックＢ１について、再び第３のステップＲ３以降の消去動作等の過程が実行され、最後の第ｎブロックＢｎの消去動作が実行されるまで繰り返される。全てのブロックの消去動作が終了すると、消去動作を行った不揮発性半導体記憶装置１１については、不良ブロックがない良品として判定され、チップ消去を終了する。
【００２４】
また、第４のステップＲ４において、消去動作が成功したか否か（「ＯＫ」あるいは「ＮＧ」）の確認を行った際、消去動作が成功しなかった場合（「ＮＧ」の場合）には、第７のステップＲ７に進み、消去を行っていた図示しないブロックＢｉ−１については、プロテクト回路１８に当該ブロックＢｉ−１が不良であるとの不良情報を、消去エラー信号を出力することで書き込み保持する。
【００２５】
その後、第５のステップＲ５に進み、消去を行ったブロックが最終のブロックで、全てのブロックにおいて消去動作が成功したか否かの確認がなされる。続いて、全てのブロックにおける消去動作が終了していない時には、第６のステップＲ６でブロック番号が１つ進められ、次の第ｉブロックＢｉが選択され、選択された第ｉブロックＢｉについて、再び第３のステップＲ３以降の消去動作等の過程が実行され、最後の第ｎブロックＢｎの消去動作が実行されるまで繰り返される。全てのブロックの消去動作が終了すると、ブロック単位の消去を行った不揮発性半導体記憶装置１１については、不良ブロックが存在することをプロテクト回路１８に書き込んだ状態でパスさせ、チップ消去を終了する。
【００２６】
また、上記のように構成しているので、チップ消去を行うことで不揮発性半導体記憶装置１１に設けられている全てのブロックＢ０，Ｂ１，…，Ｂｎ−１，Ｂｎについて、消去動作が行えない不良ブロックであるか否かのテストを行うことができると共に、不良ブロックはその旨の不良情報を読み出し可能に記憶させることができる。
【００２７】
この結果、不揮発性半導体記憶装置１１に要求される仕様により、例えば全てのブロックを必要としない場合には、不良ブロックについては余剰となる同一構成のブロックをリダンダンシブロックとして置き換え、救済する際にも、予め全てのブロックについて不良であるか否かの判定がなされ記憶されているので簡単にその所在が判り、不良ブロックの探し出しや途中でチップ消去を終了したものについて不良ブロック以降のブロック単位の消去を実行したりする必要がなく、手間がかからず、不良ブロックの探し出しにも長時間を要するということがない。
【００２８】
また、ウェハ上に複数の不揮発性半導体記憶装置１１のチップが形成されているものでは、それら複数の不揮発性半導体記憶装置１１についてのチップ消去が同時に行われるが、この時に各不揮発性半導体記憶装置１１の全てのブロックについて行われるブロック単位の消去は、ブロック単位の消去が成功したか否かをそれぞれのチップ内部で判定し、他のチップの動作終了を待つことなく次のブロックに処理を移すことができるためテスト時間を短くすることができ、同時に各不揮発性半導体記憶装置１１における不良ブロックの所在を読み出し可能に記憶できることになり、後からの途中でチップ消去が終了してしまった装置の探し出しや、その装置における残りのブロックのブロック単位の消去等の必要がなく、また不良となったブロックの探し出しに長時間を要することがない。
【００２９】
【発明の効果】
以上の説明から明らかなように、本発明によれば、チップ消去における不良ブロックの位置を内部に記憶させ、かつ消去動作を停止させないことで、テストに長時間を必要とせず、また手間がかからない等の効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置の概略構成を示す図である。
【図２】本発明の一実施形態に係るプロテクト回路の要部の概略構成図である。
【図３】本発明の一実施形態に係るフローチャート図である。
【図４】従来技術に係るフローチャート図である。
【図５】従来技術に係るプロテクト回路の概略の構成図である。
【符号の説明】
１７：読み出し部
１８：プロテクト回路
Ｂ０，Ｂ１，…，Ｂｎ−１，Ｂｎ：ブロック
Ｍ０，Ｍ１，…，Ｍｎ−１，Ｍｎ：メモリセルアレイ
Ｐ０，Ｐ１，…，Ｐｎ−１，Ｐｎ：プロテクト回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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