(57)【要約】【課題】ボード上に直接装着されるメモリシステム及び方法を提供する。【解決手段】伝送ライン効果による信号減衰を減少させ得るメモリシステムが開示される。メモリシステムは、第１バッファ、前記第１バッファに連結される少なくとも一つの第１メモリ装置及び複数の信号線を備える。第１バッファ及びメモリ装置は、マザーボードに装着される。複数の信号線もマザーボーダーに配線される。このような構成により、信号減衰の原因である信号反射を発生させるスタブ抵抗を除去することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
マザーボードに装着される第１バッファと、
前記マザーボードに装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の信号線と、を備えることを特徴とするメモリシステム。
【請求項２】
前記第１バッファは、アドレス及びコマンド信号を前記少なくとも一つの第１メモリ装置にドライビングするコマンド及びアドレスバッファであることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記コマンド及びアドレスバッファは、
前記マザーボード上に配線されている第１コマンド及びアドレス信号線を介してコマンド及びアドレス信号を受信することを特徴とする請求項２に記載のメモリシステム。
【請求項４】
前記少なくとも一つの第１メモリ装置は、
前記マザーボード上に配線されている第２コマンド及びアドレス信号線を介して前記コマンド及びアドレスバッファから前記コマンド及びアドレス信号を受信し、
前記第１コマンド及びアドレス信号線は、前記第２コマンド及びアドレス信号線と垂直に配置されることを特徴とする請求項３に記載のメモリシステム。
【請求項５】
前記少なくとも一つの第１メモリ装置は、ＤＲＡＭまたはＳＤＲＡＭであることを特徴とする請求項１に記載のメモリシステム。
【請求項６】
前記少なくとも一つの第１メモリ装置は、前記マザーボード上に配線され、対応するデータ及びクロック信号線を介してデータ信号及びクロック信号を受信することを特徴とする請求項１に記載のメモリシステム。
【請求項７】
前記マザーボード上に装着されているソケットを通じてメモリコントローラと電気的に連結される少なくとも一つのメモリモジュールを備えることを特徴とする請求項１に記載のメモリシステム。
【請求項８】
前記少なくとも一つのメモリモジュールは、
前記少なくとも一つのメモリモジュールのモジュールボード上に装着される第２バッファと、
前記少なくとも一つのメモリモジュールのモジュールボード上に装着され前記第２バッファに連結される少なくとも一つの第２メモリ装置と、を備えることを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記少なくとも一つの第２メモリ装置は、ＤＲＡＭまたはＳＤＲＡＭあることを特徴とする請求項８に記載のメモリシステム。
【請求項１０】
前記少なくとも一つのメモリモジュールは、
前記マザーボード上における前記メモリコントローラから前記少なくとも一つの第１メモリ装置までの距離よりも遠くに配置されることを特徴とする請求項７に記載のメモリシステム。
【請求項１１】
第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生し前記マザーボード上に装着される位相同期ループを備えており、
前記少なくとも一つの第１メモリ装置は、前記第１クロック信号に同期して動作することを特徴とする請求項１に記載のメモリシステム。
【請求項１２】
第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生し前記マザーボード上に装着される遅延同期ループを備えており、
前記少なくとも一つの第１メモリ装置は、前記第１クロック信号に同期して動作することを特徴とする請求項１に記載のメモリシステム。
【請求項１３】
前記システムクロック信号のための前記第１クロック信号線は、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されていることを特徴とする請求項１１に記載のメモリシステム。
【請求項１４】
前記システムクロック信号のための前記第１クロック信号線は、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されていることを特徴とする請求項１２に記載のメモリシステム。
【請求項１５】
マザーボード上に直接装着される少なくとも一つのメモリランクと、
前記マザーボード上において前記少なくとも一つのメモリランクに配線される複数の信号線と、を備えることを特徴とするメモリシステム。
【請求項１６】
前記少なくとも一つのメモリランクは、
少なくとも一つの第１メモリ装置と、
アドレス及びコマンド信号を前記少なくとも一つの第１メモリ装置に前記マザーボード上の対応する信号線を介してドライビングする第１バッファと、を備えることを特徴とする請求項１５に記載のメモリシステム。
【請求項１７】
少なくとも一つの前記第１バッファは、
前記マザーボード上に配線されている第１コマンド及びアドレス信号線を介してコマンド及びアドレス信号を受信することを特徴とする請求項１６に記載のメモリシステム。
【請求項１８】
前記少なくとも一つの第１メモリ装置は、
前記マザーボード上に配線されている第２コマンド及びアドレス信号線を介して前記少なくとも一つの第１バッファから前記コマンド及びアドレス信号を受信し、
前記第１コマンド及びアドレス信号線は、前記第２コマンド及びアドレス信号線と垂直に配置されていることを特徴とする請求項１７に記載のメモリシステム。
【請求項１９】
前記少なくとも一つの第１メモリ装置は前記マザーボード上に配線され、対応するデータ及びクロック信号線を介してデータ信号及びクロック信号を受信することを特徴とする請求項１７に記載のメモリシステム。
【請求項２０】
前記少なくとも一つの第１メモリ装置は、ＤＲＡＭまたはＳＤＲＡＭであることを特徴とする請求項１７に記載のメモリシステム。
【請求項２１】
第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生する位相同期ループを備えており、
前記少なくとも一つの第１メモリ装置は、前記第１クロック信号に同期して動作することを特徴とする請求項２０に記載のメモリシステム。
【請求項２２】
第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生する遅延同期ループを備えており、
前記少なくとも一つの第１メモリ装置は、前記第１クロック信号に同期して動作することを特徴とする請求項２０に記載のメモリシステム。
【請求項２３】
前記システムクロック信号のための前記第１クロック信号線は、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されることを特徴とする請求項２１に記載のメモリシステム。
【請求項２４】
前記システムクロック信号のための前記第１クロック信号線は、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されることを特徴とする請求項２２に記載のメモリシステム。
【請求項２５】
メモリモジュールと、
前記マザーボード上に装着され、前記メモリモジュールと連結される受信部を備えることを特徴とする請求項１８に記載のメモリシステム。
【請求項２６】
前記メモリモジュールは、
前記メモリモジュールのモジュールボード上に装着されている複数の第２メモリ装置と、
前記メモリモジュールのモジュールボード上に装着され、前記複数の第２メモリ装置をドライビングできる第２バッファと、を備えることを特徴とする請求項２５に記載のメモリシステム。
【請求項２７】
システムクロックに応答して第１クロックを発生する位相同期ループを備えており、前記複数の第２メモリ装置は、前記第１クロックに同期して動作することを特徴とする請求項２５に記載のメモリシステム。
【請求項２８】
システムクロックに応答して第１クロックを発生する遅延同期ループを備えており、前記複数の第２メモリ装置は、前記第１クロックに同期して動作することを特徴とする請求項２５に記載のメモリシステム。
【請求項２９】
前記受信部は、
マザーボード上において前記メモリコントローラから前記少なくとも一つの第１メモリ装置までの距離よりも遠くに配置されることを特徴とする請求項２５に記載のメモリシステム。
【請求項３０】
マザーボード上に複数の第１メモリ装置を装着する段階と、
対応するコマンド及びアドレス信号を前記マザーボード上の前記複数の第１メモリ装置にドライビングできる第１コマンド及びアドレスバッファを装着する段階と、を備えることを特徴とするメモリシステムの構成方法。
【請求項３１】
前記アドレスバッファから前記マザーボード上の前記第１メモリ装置に前記コマンド及びアドレス信号のための第１信号線を配線する段階を備えることを特徴とする請求項３０に記載のメモリシステムの構成方法。
【請求項３２】
前記マザーボード上に装着されているメモリコントローラから前記第１コマンド及びアドレスバッファに前記コマンド及びアドレス信号のための第２信号線を配線し、前記第１信号線は、前記第２信号線と垂直であることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３３】
システムクロックに応答して第１クロックを発生する位相同期ループを前記マザーボード上に装着する段階を備えることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３４】
システムクロックに応答して第１クロックを発生する遅延同期ループを前記マザーボード上に装着する段階を備えることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３５】
前記マザーボード上に装着されている受信部を通じて前記マザーボード上に装着されているメモリコントローラと前記メモリモジュールを電気的に連結する段階を備えることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３６】
前記メモリモジュールのモジュールボード上に第２メモリ装置を装着する段階と、
前記モジュールボード上に第２コマンド及びアドレスバッファを装着する段階と、を具備えており、
前記モジュールボードは、前記マザーボード上に装着されているソケットを通じてメモリコントローラに連結されることを特徴とする請求項３１に記載のメモリシステムの構成方法。
【請求項３７】
システムクロックに応答して第１クロックを発生する位相同期ループを前記マザーボード上に装着する段階を備えることを特徴とする請求項３６に記載のメモリシステムの構成方法。
【請求項３８】
システムクロックに応答して第１クロックを発生する遅延同期ループを前記マザーボード上に装着する段階を備えることを特徴とする請求項３７に記載のメモリシステムの構成方法。
【請求項３９】
マザーボードに直接装着され、複数のコマンド及びアドレス信号を発生するメモリコントローラと、
前記マザーボード上に直接装着され、前記コマンド及びアドレス信号を受信する第１バッファと、
前記マザーボード上に直接装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の信号線と、を備えることを特徴とするメモリシステム。
【請求項４０】
マザーボードに直接装着され、複数のコマンド及びアドレス信号を発生するメモリコントローラと、
前記マザーボード上に直接装着され、前記コマンド及びアドレス信号を受信する第１バッファと、
前記マザーボード上に直接装着され、前記第１バッファに連結する少なくとも一つの第１メモリ装置と、
前記少なくとも一つのメモリモジュールは、前記モジュールボード上に装着され前記コマンド及びアドレス信号を受信する第２バッファと、前記第２バッファに連結され前記少なくとも一つの第１メモリ装置よりも前記メモリコントローラから遠い位置において前記モジュールボード上に装着される少なくとも一つの第２メモリ装置と、を具備する少なくとも一つのメモリモジュールと、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の第１信号線と、
前記モジュールボード上における前記第２バッファ及び前記少なくとも一つの第２メモリ装置に配線される複数の第２信号線と、を備えることを特徴とするメモリシステム。
【請求項４１】
マザーボードに直接装着され、複数のコマンド及びアドレス信号を発生するメモリコントローラと、
前記マザーボード上に直接装着され、前記コマンド及びアドレス信号を受信する第１バッファと、
前記マザーボード上に直接装着され、クロック信号を受信する位相同期ループと、
前記マザーボード上に直接装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の信号線を備えており、
前記第１メモリ装置は、前記位相同期ループから出力される内部クロック信号に同期して動作することを特徴とするメモリシステム。
【請求項４２】
マザーボードに直接装着され、複数のコマンド及びアドレス信号を発生するメモリコントローラと、
前記マザーボード上に直接装着され、前記コマンド及びアドレス信号を受信する第１バッファと、
前記マザーボード上に直接装着され、クロック信号を受信する第１位相同期ループと、
前記マザーボード上に直接装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、
モジュールボード上に装着され、前記コマンド及びアドレス信号を受信する第２バッファと、前記第２バッファに連結され前記少なくとも一つの第１メモリ装置よりも前記メモリコントローラから遠い位置において前記モジュールボード上に装着される少なくとも一つの第２メモリ装置と、を具備する少なくとも一つのメモリモジュールと、
前記マザーボード上に直接装着され、前記クロック信号を受信する第２位相同期ループと、
前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリ装置に配線される複数の第１信号線と、
前記モジュールボード上において前記第２バッファ及び前記少なくとも一つの第２メモリ装置に配線される複数の第２信号線と、を備えており、
前記第１メモリ装置は、前記第１位相同期ループから出力される第１内部クロック信号に同期して動作し、前記第２メモリ装置は、前記第２位相同期ループから出力される第２内部クロック信号に同期して動作することを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに係り、特にマザーボードに直接装着されるメモリシステム及び方法に関する。
【背景技術】
【０００２】
最近、大容量のメモリを具備するメモリシステムに対する要求の増加にともなって複数のメモリチップを装着したメモリモジュールをマザーボードに連結するメモリ構造が多く使われている。例えば、ＳＩＭＭ(Single Inline Memory Module)またはＤＩＭＭ(Dual Inline Memory Module)と呼ばれるメモリモジュールは、メイン回路やマザーボードに装着される拡張ソケットに容易に連結できるように考案された回路ボードである。
【０００３】
図１及び図２は、コンピュータシステムのメモリ構造を説明する図面である。図１及び図２を参照すれば、システム１００は、メモリコントローラ１０４によって制御されるメモリモジュール１０６を具備する。メモリコントローラ１０４は、メモリモジュール１０６の読出し及び書込み動作を制御する。メモリコントローラ１０４は、マザーボード１０２に装着される。メモリコントローラ１０４の動作は当業者によく知られているので詳しい説明は省略する。
【０００４】
メモリモジュール１０６は、複数の連結パッド１１６を具備するエッジコネクタ１１４を含む。一般に、連結パッド１１６は、メモリモジュール１０６の両側面に配置される。複数のソケット１１２がマザーボード１０２に装着される。ソケット１１２は、電気的にメモリモジュール１０６とマザーボード１０２とを連結するためにエッジコネクタ１１４と連結される。
【０００５】
メモリモジュール１０６は、複数のメモリ装置１０８を具備する。メモリ装置１０８は、例えばＤＲＡＭまたはＳＤＲＡＭでありうる。
【０００６】
バッファ１１０は、メモリコントローラ１０４から受信するコマンドとアドレス信号Ｃ／Ａを制御する。複数のメモリ装置１０８とバッファ１１０とはメモリモジュール１０６に装着される。
【０００７】
図１に示した信号線は、マザーボード１０２とモジュール１０６の両方に連結される。信号線は、データバスＤＱ、システムクロック信号ＣＬＫ、及びコマンドアドレスバスＣ／Ａを含む。メモリ装置１０８は、マザーボード１０２に装着されている対応するソケット１１２を介してメモリコントローラ１０４から信号を受信する。
【０００８】
メモリ構造において、アドレス、制御及びクロック信号線の集積度を維持することが重要である。信号反射を含む伝送ライン効果のために動作周波数が増加するほど信号線の集積度を維持し難くなる。
【０００９】
伝送ライン理論によると、ソケット１１２を通じたマザーボード１０２とモジュール１０６との連結にはスタブ抵抗が発生する。スタブ抵抗は、信号反射及び信号集積度に悪影響を及ぼす伝送不連続現象(transmission discontinuity)を表す。
【００１０】
図１〜３において、データバスＤＱのような信号線３０２がマザーボード１０２上にある。信号線３０２は、ソケット３１２を介してマザーボード１０２上の信号線３０４と電気的に連結される。
【００１１】
ところが、ソケット３１２は、信号線３０２と信号線３０４との間に不連続部３０６をもたらす。不連続３０６は、タイミングマージンと電圧ウィンドウとを減少させ、発生したノイズを反送(reflect back)させるという問題がある。
【００１２】
図４において、メモリモジュール４０６上のスタブ抵抗４１６は、信号反射を減少させる。スタブ抵抗４１６は、メモリ読出し及び書込み動作を向上させる。しかし、スタブ抵抗４１６の値が増加するほど信号反射は減少するが、スタブ抵抗４１６による電圧降下が増加し信号電圧を減少させる。
【００１３】
信号電圧が減少すると電圧ウィンドウが減少する。そして、スタブ抵抗４１６は信号を遅延させるＲＣ寄生抵抗を発生させる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、例えば、コマンド信号とアドレス信号とを高速で受信し高速動作が可能な構造のメモリシステムを提供することである。
【課題を解決するための手段】
【００１５】
前記技術的課題を達成するための本発明の第１実施の形態によるメモリシステムは、マザーボードに装着される第１バッファと、前記マザーボードに装着され、前記第１バッファに連結される少なくとも一つの第１メモリ装置と、前記マザーボード上において前記第１バッファ及び前記少なくとも一つの第１メモリに配線される複数の信号線と、を備える。
【００１６】
前記第１バッファは、例えば、アドレス及びコマンド信号を前記少なくとも一つの第１メモリ装置にドライビングするコマンド及びアドレスバッファである。前記コマンド及びアドレスバッファは、例えば、前記マザーボード上に配線されている第１コマンド及びアドレス信号線を介してコマンド及びアドレス信号を受信する。
【００１７】
前記少なくとも一つの第１メモリ装置は、例えば、前記マザーボード上に配線されている第２コマンド及びアドレス信号線を介して前記コマンド及びアドレスバッファから前記コマンド及びアドレス信号を受信し、前記第１コマンド及びアドレス信号線は、例えば、前記第２コマンド及びアドレス信号線と垂直に配置される。
【００１８】
前記少なくとも一つの第１メモリ装置は、例えば、ＤＲＡＭまたはＳＤＲＡＭである。前記少なくとも一つの第１メモリ装置は、例えば、マザーボード上に配線され、対応するデータ及びクロック信号線を介してデータ信号及びクロック信号を受信する。メモリシステムは、例えば、前記マザーボード上に装着されているソケットを通じてメモリコントローラと電気的に連結される少なくとも一つのメモリモジュールを備える。
【００１９】
前記少なくとも一つのメモリモジュールは、例えば、前記少なくとも一つのメモリモジュールのモジュールボード上に装着される第２バッファと、前記少なくとも一つのメモリモジュールのモジュールボード上に装着され前記第２バッファに連結される少なくとも一つの第２メモリ装置と、を備える。
【００２０】
前記少なくとも一つのメモリモジュールは、例えば、マザーボード上における前記メモリコントローラから前記少なくとも一つの第１メモリ装置までの距離よりも遠くに配置される。前記メモリシステムは、例えば、第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生しマザーボード上に装着される位相同期ループを備えることができ、前記少なくとも一つの第１メモリ装置は、例えば前記第１クロック信号に同期して動作する。
【００２１】
前記メモリシステムは、例えば、第１クロック信号線上のシステムクロック信号に応答して第２クロック信号線上の第１クロック信号を発生しマザーボード上に装着される遅延同期ループを備えることができ、前記少なくとも一つの第１メモリ装置は、例えば前記第１クロック信号に同期して動作する。
【００２２】
前記システムクロック信号のための前記第１クロック信号線は、例えば、前記第１クロック信号のための前記第２クロック信号線に垂直に配置されている。
【発明の効果】
【００２３】
本発明によれば、例えば、信号減衰の原因である信号反射を発生させるスタブ抵抗を除去することができる。
【発明を実施するための最良の形態】
【００２４】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施の形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００２５】
以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に示された同じ参照符号は同じ構成要素を意味する。
【００２６】
図５は、本発明の実施の形態によるメモリシステムを上から見た図面である。図６は、図５のメモリシステムのブロック図である。図５及び図６に示す構成例において、メモリシステム５００は、複数のメモリランク５１６を制御するメモリコントローラ５０４を具備する。メモリコントローラ５０４は、マザーボード５０２上に装着される。
【００２７】
メモリコントローラ５０４の構造及び動作は当業者によく知られているのでその詳しい説明を省略する。
【００２８】
複数のメモリランク５１６は、マザーボード５０２上に直接装着される。すなわち、図１のメモリシステム１００のような分離されたメモリモジュール１０６を備えていない。それぞれのメモリランクは、バッファ５１０に連結される複数のメモリ装置５０８を具備する。
【００２９】
複数のメモリ装置５０８は、マザーボード５０２上に直接装着される。それぞれのメモリ装置５０８は、例えばＤＲＡＭまたはＳＤＲＡＭでありうる。メモリ装置５０８の構造及び動作は当業者によく知られているので詳しい説明を省略する。
【００３０】
バッファ５１０は、メモリコントローラ５０４から受信されるコマンド及びアドレスを制御し、バッファリングする。バッファ５１０は、コマンド及びアドレスバッファでありうる。バッファ５１０はマザーボード５０２上に装着される。バッファ５１０は、インバータ、ドライバ、及びメモリコントローラ５０４から受信されるコマンドとアドレス信号とを複数のメモリ装置５０８にドライブできる装置を備えてもよい。バッファ５１０の構造及び動作は当業者によく知られているので詳しい説明を省略する。
【００３１】
マザーボード５０２上に信号線が配線される。信号線は、図５及び６に示したようにデータバスＤＱ、システムクロック信号ＣＬＫ、及びコマンド及びアドレスバスＣ／Ａを含むことができる。
【００３２】
メモリシステム５００の動作は次の通りである。メモリコントローラ５０４は、コマンド及びアドレス信号を発生させ、コマンド及びアドレス信号をマザーボード５０２上に配線されている信号線を介してコマンド及びアドレスバッファ５１０に伝送する。
【００３３】
メモリ装置５０８は、データ信号ＤＱ及びシステムクロック信号ＣＬＫをコントローラ５０４から受信したり、またはマザーボード５０２上の他の回路(図示せず)から受信する。コマンド信号が読出し動作を指示すると、メモリ装置５０８は、システムクロックＣＬＫに応答してアドレス信号によって指示されたメモリセルから読出されたデータを外部に出力する。
【００３４】
コマンド信号が書込み動作を指示すると、メモリ装置５０８は、システムクロックＣＬＫに応答してアドレス信号によって指示されたメモリセルにデータを書込む。
【００３５】
図５のメモリシステム５００では、メモリモジュールを除去することによって信号反射を発生させるスタブ抵抗が除去される。メモリモジュールがなければ、伝送ラインの不連続部を発生させるソケットも必要がない。伝送ラインの不連続部がなければ、前述の問題点として提起されたような、信号反射によって信号線の集積度が減少する問題も除去できる。
【００３６】
図７は、本発明の実施の形態によるメモリシステムの側面図である。図７に示すシステム７００は、図５及び６を参照して説明した複数のメモリランク５１６及びコントローラ５０４を備えている。複数のメモリランク５１６及びコントローラ５０４はマザーボード５０２上に装着される。
【００３７】
図５示すシステム５００と異なり、図７に示すシステム７００は、メモリモジュール７１６を具備する。メモリモジュール７１６は、複数の連結パッド(図示せず)を具備するエッジコネクタ７１４、複数のメモリ装置７０８、モジュールボード７０６、及びＣ／Ａバッファ７１０を具備し得る。連結パッド(図示せず)は、一般にモジュールボード７０６の両面に装着される。
【００３８】
複数の受信部、例えばソケット７１２はマザーボード５０２に装着される。ソケット７１２は、エッジコネクタ７１４と連結されてマザーボード５０２とメモリモジュール７１６とを電気的に連結する。
【００３９】
特に、ソケット７１２は、マザーボード５０２上の信号線をモジュールボード７０６上の信号線に電気的に連結し、メモリモジュール７１６をマザーボード５０２及びコントローラ５０４に連結させる。
【００４０】
メモリモジュール７１６は、複数のメモリ装置７０８を備える。複数のメモリ装置７０８は、ＤＲＡＭまたはＳＤＲＡＭであり得る。バッファ７１０は、メモリコントローラ５０４から受信されるコマンドとアドレスを制御してバッファリングする。メモリ装置７０８及びバッファ７１０はモジュールボード７０６上に装着される。
【００４１】
メモリモジュール７１６は、コントローラ５０４からメモリランク５０８までの距離よりも遠くに配置される。これにより、マザーボード５０２上の信号線から分岐される分岐点を除去でき、信号反射を除去できる。
【００４２】
分岐点は、分岐点から分岐する方向の数だけ信号を分散させて伝送させる。分岐点においては特性インピーダンス(Ｚ０)の不一致によって意図せぬ信号反射が発生するおそれがある。
【００４３】
コントローラ５０４とメモリモジュール７１６との間の信号経路は、コントローラ５０４からメモリモジュール７１６のメモリ装置７０８にまで拡張される。メモリ装置７０８は、モジュールボード７０６上に直接ソルダボールにより連結されるので、コントローラ５０４からメモリ装置７０８への信号経路には分岐点がなく、その結果、信号反射もない。
【００４４】
一方、メモリモジュール７１６がコントローラ５０４とメモリランク５１６との間に配置されれば、ソケットはスタブや分岐点を形成する信号線上に配置されなければならない。したがって、このような構造は信号反射を発生させる。
【００４５】
図８は、本発明の実施の形態によるメモリシステム８００の側面図である。図８のシステム８００は、図７のシステム７００が一つのメモリモジュール７１６だけを持つという点を除けば、図７のシステム７００と類似している。
【００４６】
図８に示すシステム８００は、２つ以上のメモリモジュールを具備することができる。図８に示すシステム８００では、マザーボード５０２から分岐される分岐点が存在するために、図１に示したシステム１００の問題点を有しうる。図８に示すシステム８００に存在する分岐点は、信号反射を発生させて信号集積度に悪い影響を及ぼす可能性がある。それにもかかわらず、図８のシステム８００は、複数のメモリランク５１６をマザーボード５０２上に直接装着することによって信号減衰を最小化させ得る。
【００４７】
図９は、本発明の実施の形態によるメモリシステム９００を上から見た図面である。図９に示すシステム９００は、それぞれのメモリランク５１６内に位相同期ループ５２０をさらに具備するという点を除けば、図５のシステム５００と類似している。
【００４８】
位相同期ループ５２０は、システムクロックＣＬＫに応答して第１クロックを発生させる。位相同期ループ５２０は、第１クロックを対応するメモリ装置５０８に印加する。位相同期ループ５２０により、システム９００は、システムクロックＣＬＫをコントローラ５０４からそれぞれのメモリ装置５０８に分離させて伝送する必要がなくなる。
【００４９】
他の実施の形態として、位相同期ループ５２０は、位相同期ループ５２０と同様に動作する遅延同期ループ(図示せず)に置換えられうる。すなわち、遅延同期ループは、システムクロックＣＬＫに応答して第１クロックを発生し、第１クロックを対応するメモリ装置５０８に印加する。
【００５０】
図１０は、本発明の実施の形態によるメモリシステム１０００を上から見た図面である。図１０に示すシステム１０００は、メモリモジュール７１６をさらに具備する点を除けば図９のシステム９００と類似している。メモリモジュール７１６は、図７において説明されたものと同様に動作する。
【００５１】
メモリモジュール７１６は、システムクロックＣＬＫに応答して第１クロックを発生する位相同期ループ７２０とモジュールボード７０６とを備える。位相同期ループ７２０は、第１クロックをメモリモジュール７１６の対応するメモリ装置７０８に印加する。
【００５２】
位相同期ループ５２０、７２０により、システム１０００は、システムクロックＣＬＫをコントローラ５０４からそれぞれのメモリ装置５０８、７０８に分離させて伝送する必要がなくなる。
【００５３】
他の実施の形態として、位相同期ループ５２０、７２０は、位相同期ループ５２０、７２０と同様に動作する遅延同期ループ(図示せず)に置換えられうる。すなわち、遅延同期ループは、システムクロックＣＬＫに応答して第１クロックを発生し、第１クロックを対応するメモリ装置５０８、７０８に印加する。
【００５４】
少なくとも一つの第１メモリ装置７０８は、マザーボード上に配線されている第２コマンド及びアドレス信号線を介してコマンド及びアドレスバッファからコマンド及びアドレス信号を受信する。第１コマンド及びアドレス信号線は、第２コマンド及びアドレス信号線と垂直に配置される。
【００５５】
以上のように、図面及び明細書において最適の実施の形態が開示された。ここで特定用語が使われたが、これは単に本発明を具体的に説明するための目的として使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施の形態の採用が可能であるといる点を理解しうる。したがって、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。
【産業上の利用可能性】
【００５６】
本発明は、半導体メモリ装置分野に利用でき、特にメモリモジュールを用いた半導体メモリシステム構成に利用できる。
【図面の簡単な説明】
【００５７】
【図１】メモリシステムを上から見た図面である。
【図２】図１のメモリシステムの側面図である。
【図３】図１のメモリシステムの信号伝送ライン構造を説明する図面である。
【図４】メモリシステムを上から見た図面である。
【図５】本発明の実施の形態によるメモリシステムを上から見た図面である。
【図６】図５のメモリシステムのブロック図である。
【図７】本発明の実施の形態によるメモリシステムの側面図である。
【図８】本発明の実施の形態によるメモリシステムの側面図である。
【図９】本発明の実施の形態によるメモリシステムを上から見た図面である。
【図１０】本発明の実施の形態によるメモリシステムを上から見た図面である。
【符号の説明】
【００５８】
５００ メモリシステム
５０２ マザーボード
５０４ メモリコントローラ
５０８ メモリ装置
５１０ バッファ
５１６ メモリランク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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