(57)【要約】【課題】キャパシタを有する半導体装置の製造方法に関し、絶縁膜からキャパシタへの水分の離脱を従来より低減すること。【解決手段】第１絶縁膜１０上に第１導電膜１２、誘電体膜１３及び第２導電膜１４を形成し、第２導電膜１４をパターニングしてキャパシタＱの上部電極１４ａを形成し、誘電体膜１３をパターニングして上部電極１４の下に残し、第１導電膜１３をパターニングしてキャパシタＱの下部電極１２ａを形成し、キャパシタＱ及び第１絶縁膜１０を第２絶縁膜１７により覆い、第１絶縁膜１０と第２絶縁膜１７のうち少なくとも一方を不活性ガス雰囲気内でアニールした後にＮ２Ｏ　のプラズマに曝す工程を含む。【選択図】　図３
2004023086.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１の導電膜、誘電体膜及び第２の導電膜を順に形成する工程と、
前記第２の導電膜をパターニングすることによりキャパシタの上部電極を形成する工程と、
前記誘電体膜をパターニングして前記上部電極の下に残す工程と、
前記第１の導電膜をパターニングすることにより前記キャパシタの下部電極を形成する工程と、
前記キャパシタ及び前記第１絶縁膜を第２絶縁膜により覆う工程とを有し、
前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方を不活性ガス雰囲気内でアニールする工程と、
アニールされた前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方をＮ２Ｏ　のプラズマに曝す工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記不活性ガス雰囲気はＮ２雰囲気であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不活性ガス雰囲気内の圧力は常圧であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記不活性ガス雰囲気内でアニールする前に、前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方の表面を平坦にする工程をさらに有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記Ｎ２Ｏ　のプラズマにはＮ２のプラズマを含むことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方をＮ２Ｏ　のプラズマに曝す際に、前記半導体基板を３５０〜４００℃で加熱することを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電源を切っても情報を記憶することができる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦｅＲＡＭ）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、記憶情報となる電荷をフローティングゲートに蓄積することによって情報を記憶する。情報の書込、消去にはゲート絶縁膜にトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
ＦｅＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体キャパシタを有している。強誘電体キャパシタにおいて上部電極と下部電極の間に形成される強誘電体膜は、上部電極及び下部電極の間に印加する電圧値に応じて分極を生じ、印加電圧を取り去っても分極を保持する自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極の極性、大きさを検出すれば情報を読み出すことができる。
【０００５】
ＦｅＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書込ができるという利点がある。
【０００６】
ＦｅＲＡＭのメモリセルに採用されるプレーナー型の強誘電体キャパシタは、例えば、図１に示すような工程によって形成される。
【０００７】
まず、図１（ａ）　に示すように、シリコン基板１０１を覆う第１層間絶縁膜１０２上に第１金属膜１０３、強誘電体膜１０４、第２金属膜１０５を形成する。ついで、図１（ｂ）　に示すように、第２金属膜１０５をパターニングしてキャパシタＱ０　の上部電極１０５ａとなし、続いて、強誘電体膜１０４をパターニングしてキャパシタＱ０　の誘電体膜１０４ａとなす。さらに、第１金属膜１０３をパターニングしてキャパシタＱ０　の下部電極１０３ａとする。次に、図１（ｃ）　に示すように、酸化シリコンよりなる第２層間絶縁膜１０６によってキャパシタＱ０　を覆う。その後に、下部電極１０３ａの上に第１ホール１０６ａを形成し、さらに第１ホール１０６ａ内に導電プラグ１０７を形成する。続いて、上部電極１０５ａの上に第２ホール１０６ｂを形成する。その後に、第２ホール１０６ｂを通って上部電極１０５ａに接続される第１配線１０８ａと、導電プラグ１０７に接続される第２配線１０８ｂをそれぞれ第２層間絶縁膜１０６の上に形成する。
【０００８】
キャパシタＱ０　を構成する強誘電体膜１０４の材料として、ＰＺＴのような強誘電体酸化物が一般に用いられている。
【０００９】
ところで、強誘電体膜の周囲に還元物質が存在すると、強誘電体膜の分極特性が劣化して強誘電体キャパシタの書込、読出ができなくなるおそれがある。従って、上記した工程において、層間絶縁膜１０２，１０６の中の水、水素等が強誘電体膜１０４（１０４ａ）を劣化させることになる。
【００１０】
そのような問題に対して、例えば特開２００１−６０６６９号公報、特開２００２−９２５６号公報、特開２００２−９４０２１号公報等に記載されているように、Ｎ２Ｏ　、Ｎ２又はＮＯをプラズマ化した雰囲気に層間絶縁膜を曝すことにより、層間絶縁膜を脱水、改質することが記載されている。
【００１１】
【発明が解決しようとする課題】
しかし、強誘電体キャパシタの電気的特性をさらに向上させるためには、可能な限り層間絶縁膜からの強誘電体キャパシタへの水分の脱離を防止させる必要がある。
【００１２】
本発明の目的は、絶縁膜からキャパシタへの水分の離脱を従来より低減することができる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に第１絶縁膜を形成する工程と、前記第１絶縁膜の上に第１の導電膜、誘電体膜及び第２の導電膜を順に形成する工程と、前記第２の導電膜をパターニングすることによりキャパシタの上部電極を形成する工程と、前記誘電体膜をパターニングして前記上部電極の下に残す工程と、前記第１の導電膜をパターニングすることにより前記キャパシタの下部電極を形成する工程と、前記キャパシタ及び前記第１絶縁膜を第２絶縁膜により覆う工程とを有し、前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方を不活性ガス雰囲気内でアニールする工程と、アニールされた前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方をＮ２Ｏ　のプラズマに曝す工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１４】
本発明によれば、キャパシタの上又は下に形成される絶縁膜を不活性ガス雰囲気内でアニールした後にＮ２Ｏ　のプラズマに曝すようにしている。
【００１５】
これにより、絶縁膜内に含まれている水分が脱離するとともに、絶縁膜内に残った水分の脱離量が従来よりも少なくなる。これは、本発明者の実験により明らかになった。
【００１６】
不活性ガス雰囲気内で絶縁膜をアニールする工程と絶縁膜をＮ２Ｏ　のプラズマに曝す工程の処理順を、本発明と逆にした場合には、それらの処理がなされた絶縁膜からの水分の脱離量は本発明により処理された絶縁膜に比べて多くなった。
【００１７】
従って、本発明によれば、キャパシタを形成した後に行われる加熱処理、例えばキャパシタ特性改善のための加熱処理、他の膜形成のための加熱処理によって絶縁膜からキャパシタへ放出される水分量は少なくなり、キャパシタを構成する誘電体膜の劣化が防止される。
【００１８】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００１９】
図２〜図８は本発明の実施形態の半導体装置の製造方法を工程順に示す断面図である。
【００２０】
図２（ａ）　に示す断面構造を得るまでの工程を説明する。
【００２１】
まず、ｎ型又はｐ型のシリコン（半導体）基板１の活性領域（トランジスタ形成領域）の周囲にＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により素子分離絶縁膜２を形成する。なお、素子分離絶縁膜２としてＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造を採用してもよい。
【００２２】
続いて、シリコン基板１のメモリセル領域の活性領域にｐ型不純物を導入してｐウェル３を形成する。さらに、シリコン基板１の活性領域表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
【００２３】
次に、シリコン基板１の上側全面に非晶質又は多結晶のファスシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、ゲート電極５ａ，５ｂを形成する。
【００２４】
メモリセル領域における各ｐウェル３上には２つのゲート電極５ａ，５ｂが間隔をおいてほぼ平行に配置され、それらのゲート電極５ａ，５ｂはワード線ＷＬの一部を構成している。
【００２５】
次に、ｐウェル３のうちゲート電極５ａ，５ｂの両側にｎ型不純物をイオン注入して、ｎチャネルＭＯＳトランジスタのソース／ドレインとなるｎ型不純物拡散領域６ａ，６ｂ，６ｃを形成する。
【００２６】
続いて、シリコン基板１の全面に絶縁膜を形成した後、その絶縁膜をエッチバックしてゲート電極５ａ，５ｂの両側部分にのみ側壁絶縁膜７として残す。その絶縁膜として、例えばＣＶＤ法により酸化シリコン（ＳｉＯ２）を形成する。
【００２７】
さらに、ゲート電極５ａ，５ｂと側壁絶縁膜７をマスクに使用して、ｐウェル３内に再びｎ型不純物イオンを注入することによりｎ型不拡散領域６ａ〜６ｃをＬＤＤ構造にする。
【００２８】
以上のように、メモリセル領域では、ｐウェル３、ゲート電極５ａ、ｎ型不純物拡散領域６ａ，６ｂ等によって第１のＭＯＳトランジスタが構成され、また，ｐウェル３、ゲート電極５ｂ、ｎ型不純物拡散領域６ｂ，６ｃ等によって第２のＭＯＳトランジスタが構成される。
【００２９】
次に、全面に高融点金属膜を形成した後に、この高融点金属膜を加熱してｐ型不純物拡散領域６ａ〜６ｃの表面にそれぞれ高融点金属シリサイド層８ａ〜８ｃを形成する。その後、ウエットエッチングにより未反応の高融点金属膜を除去する。高融点金属としてコバルト、タンタルなどがある。
【００３０】
その後に、プラズマＣＶＤ法により、シリコン基板１の全面に酸化防止絶縁膜９として酸窒化シリコン（ＳｉＯＮ）膜を約２００ｎｍの厚さに形成する。さらに、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、酸化防止絶縁膜９上に第１層間絶縁膜１０として二酸化シリコン（ＳｉＯ２）を約６００ｎｍの厚さに成長する。
【００３１】
次に、図２（ｂ）　に示すように、第１層間絶縁膜１０を化学的機械研磨（ＣＭＰ）　法により薄くしてその表面を平坦化する。第１層間絶縁膜１０の研磨量は、素子分離絶縁膜２の上に約７８５ｎｍ残るようにする。
【００３２】
このＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第１層間絶縁膜１０表面に付着したりその内部に吸収される。
【００３３】
そこで、加熱炉（ファーネス）内にシリコン基板１を入れる。そして、図２（ｂ）　に示す状態で、窒素雰囲気中で第１層間絶縁膜１０内の水分を除去するために脱ガスする。脱水及び脱ガスの条件として、加熱炉内に窒素（Ｎ２）を１００００〜５００００ｓｃｃｍで導入し、圧力を常圧、基板温度を５００〜７００℃に設定して、３０〜１２０分間アニールする。
【００３４】
その後、シリコン基板１を加熱炉からプラズマ装置に搬送する。
【００３５】
そして、図３（ａ）　に示すように、Ｎ２Ｏ　をプラズマ化した雰囲気中で第１層間絶縁膜１０をアニールしてさらに脱ガスする。Ｎ２Ｏ　プラズマアニールは、例えば、プラズマ雰囲気にＮ２Ｏ　を５００〜１０００ｓｃｃｍの流量で、Ｎ２を１００〜３００ｓｃｃｍの流量でそれぞれ導入し、プラズマ発生用の高周波電力を３００Ｗ以上に設定し、プラズマ雰囲気内の圧力を１〜５Ｔｏｒｒとし、基板温度を３５０〜４００℃に設定し、約２分間以上に設定する条件とする。なお、プラズマ雰囲気中にはＮ２を導入しなくてもよい。Ｎ２Ｏ　プラズマ処理によれば、第１層間絶縁膜１０内で深く窒素が含まれる。
【００３６】
なお、Ｎ２アニールとＮ２Ｏ　プラズマアニールの詳細については後述する。
【００３７】
次に、図３（ｂ）　に示すように、第１層間絶縁膜１０の上にルチル型結晶構造の酸化チタン膜１１を形成する。酸化チタン膜１１は、第１層間絶縁膜１０上にチタン膜をスパッタ法により約２０ｎｍの厚さに形成した後に、チタン膜を熱酸化することにより形成される。そのチタン膜の熱酸化は、ＲＴＡ（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌｉｎｇ）　装置を用いて、例えば、酸素雰囲気中で基板温度７００℃、６０秒間の条件で行う。これにより酸化されたチタン膜は、厚さ約５０ｎｍの酸化チタン膜１１となり、その上面には（２００）面が表れる。
【００３８】
次に、図３（ｃ）　に示す構造を形成するまでの工程を説明する。
【００３９】
まず、スパッタ法によって、酸化チタン膜１１の上に、第１の導電膜１２としてプラチナ（Ｐｔ）膜を形成する。Ｐｔ膜の厚さを１００〜３００ｎｍ程度、例えば１５０ｎｍとする。ここで、酸化チタン膜１１は、第１の導電膜１２と第１の層間絶縁膜１０との密着性を改善する役割を果たす。なお、酸化チタン膜１１と第１の導電膜１２の代わりにチタン膜とプラチナ膜を形成してもよい。
【００４０】
第１の導電膜１２としては、プラチナに限られるものでなく、イリジウム、ルテニウム等の貴金属膜、又は、酸化ルテニウム、酸化ルテニウムストロンチウム（ＳｒＲｕＯ３）等の貴金属酸化膜であってもよい。
【００４１】
次に、スパッタリング法により、強誘電体膜１３としてＰＬＺＴ（ｌｅａｄ　ｌａｎｔｈａｎｕｍ　ｚｉｒｃｏｎａｔｅ　ｔｉｔａｎａｔｅ；（Ｐｂ１−３ｘ／２Ｌａｘ　）（Ｚｒ１−ｙ　Ｔｉｙ　）Ｏ３　）を第１の導電膜１２の上に１００〜３００ｎｍの厚さ、例えば１８０ｎｍに形成する。
【００４２】
なお、強誘電体膜１３の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（　有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体膜１３の材料としては、ＰＬＺＴの他に、ＰＬＣＳＺＴ、ＰＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９　等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００４３】
続いて、強誘電体膜１３を構成するＰＬＺＴ膜を酸素含有雰囲気中でＲＴＡ（Ｒａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）　により結晶化する。ＲＴＡの条件は、例えば、５８５℃、９０秒間、昇温速度１２５℃／ｓｅｃ　とする。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度を例えば２．５％とする。
【００４４】
強誘電体膜１３の形成方法としては、上記したスパッタ法の他にスピンオン法、ゾル−ゲル法、ＭＯＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉ　Ｄｅｐｏｓｉｔｉｏｎ）　法、ＭＯＣＶＤ法がある。また、強誘電体膜１２の材料としては、ＰＬＺＴ、ＰＺＴ（（Ｐｂ（Ｚｒ１−ｘＴｉＸ　）Ｏ３）、ＰＬＣＳＺＴなどのチタン酸ジルコン酸鉛物、ＳｒＢｉ２（Ｔａｘ　Ｎｂ１−ｘ　）２Ｏ９（但し、０＜ｘ≦１）、Ｂｉ４Ｔｉ２Ｏ１２　などのＢｉ層状構造化合物がある。なお、ＤＲＡＭを形成する場合には、上記の強誘電体膜１３に代えて（ＢａＳｒ）ＴｉＯ３（ＢＳＴ）、チタン酸ストロンチウム（ＳＴＯ）等の高誘電体膜を形成すればよい。
【００４５】
続いて、強誘電体膜１３の上に第２の導電膜１４として酸化イリジウム（ＩｒＯｘ　）　膜をスパッタ法により１００〜３００ｎｍの厚さ、例えば１５０ｎｍの厚さに形成する。なお、第２の導電膜１４として、プラチナ膜、酸化ルテニウムストロンチウム（ＳＲＯ）膜、その他の金属膜をスパッタ法により形成してもよい。
【００４６】
その後に、ＲＴＡにより強誘電体膜１３の結晶性を酸素含有雰囲気中で改善する。ＲＴＡの条件は、例えば、７２５℃、２０秒間、昇温速度１２５℃／ｓｅｃ　とする。なお、酸素含有雰囲気中には酸素とアルゴンが導入され、酸素濃度を例えば１．０％とする。
【００４７】
次に、図４（ａ）　に示す構造を形成するまでの工程を説明する。
【００４８】
まず、レジストパターン（不図示）を用いてフォトリソグラフィー法により第２の導電膜１４をパターニングすることによって第１、第２のｎ型不純物拡散領域６ａ，６ｃの近傍の素子分離絶縁膜２の上方にキャパシタＱの上部電極１４ａを形成する。
【００４９】
レジストパターンの除去後に、温度６５０℃、６０分間の条件で、強誘電体膜１３を酸素雰囲気中でアニールする。このアニールは、スパッタリング及びエッチングの際に強誘電体膜１２に入ったダメージから膜質を回復させるために行われる。
【００５０】
続いて、メモリセル領域において、上部電極１４ａ及びその周辺にレジストパターン（不図示）を形成した状態で強誘電体膜１３をエッチングし、これにより残った強誘電体膜１３をキャパシタＱの誘電体膜１３ａとする。その後に、レジストパターンは除去される。
【００５１】
次に、図４（ｂ）　に示すように、上部電極１４ａ、誘電体膜１３ａ及び第１の導電膜１２の上に、エンキャップ層１５として、ＰＺＴ膜をスパッタリング法により約２０ｎｍの厚さに形成する。エンキャップ層１５は、還元され易い誘電体膜１３ａを水素から防御する機能を有し、水素がその内部に入ることをブロックするために水素をトラップし易いＰＺＴから形成される。エンキャップ層１５は、キャパシタ保護絶縁膜であり、ＰＺＴ膜の他にアルミナ膜、酸化チタン膜、その他水素をトラップ又はブロックし易い膜を形成してもよい。
【００５２】
その後に、酸素雰囲気中で、７００℃、６０秒間、昇温速度１２５℃／ｓｅｃ　の条件で、エンキャップ層１５を急速熱処理する。
【００５３】
さらに、エンキャップ層１５の上にレジスト１６を塗布し、これを露光、現像して上部電極１４ａ及び誘電体膜１３ａの上とその周辺に残す。
【００５４】
次に、図５（ａ）　に示すように、レジスト１６をマスクに使用して、エンキャップ層１５、第１の導電膜１２及び酸化チタン膜１１をエッチングし、これにより上部電極１４ａの下方に残された第１の導電膜１２をキャパシタＱの下部電極１２ａとして使用する。
【００５５】
そのレジスト１６を除去した後に、酸素雰囲気中で温度６５０℃、６０分間の条件で、誘電体膜１３ａをアニールしてダメージから回復させる。
【００５６】
これにより、第１の層間絶縁膜１０の上には、下部電極１２ａ、誘電体膜１３ａ、上部電極１４ａからなるキャパシタＱが形成されることになる。
【００５７】
次に、図５（ｂ）　に示すように、エンキャップ層１５、キャパシタＱ及び第１層間絶縁膜１０の上に、第２層間絶縁膜１７として膜厚１５００ｎｍ程度のＳｉＯ２膜を形成する。第２層間絶縁膜１７の成長は、例えばシラン（ＳｉＨ４）を用いてＣＶＤ法により形成してもよいし、ＴＥＯＳを用いてプラズマＣＶＤ法により形成してもよい。
【００５８】
続いて、ＣＭＰにより第２層間絶縁膜１７の表面を平坦化する。このＣＭＰ法による平坦化の際に使用されるスラリー中の水分や、その後の洗浄時に使用される洗浄液中の水分は、第２層間絶縁膜１７表面に付着したりその内部に吸収される。
【００５９】
そこで、Ｎ２が導入された加熱炉内で第２層間絶縁膜１７をアニールすることにより、その表面及び内部の水を外部に放出させる。このような脱水処理の後に、図６（ａ）　に示すように、第２の層間絶縁膜１５をＮ２Ｏ　プラズマに曝して脱水とともに膜質を改善する。これにより、後の工程での加熱と水によるキャパシタＱの劣化が防止される。なお、第２の層間絶縁膜１５に対するＮ２アニールとＮ２Ｏ　プラズマアニールの条件は、上記した第１の層間絶縁膜１０に対するＮ２アニールとＮ２Ｏ　プラズマアニールと同じにする。
【００６０】
次に、図６（ｂ）　に示すように、第１層間絶縁膜１０、第２層間絶縁膜１７及びエンキャップ層１５をフォトリソグラフィー法によりパターニングしてｐウェル３内のｎ型不純物拡散層８ａ〜８ｃの上と下部電極１１ａのコンタクト領域の上にそれぞれコンタクトホール１７ａ〜１７ｄを形成する。第１及び第２層間絶縁膜１０，１７と酸化防止絶縁膜９は、ＣＦ系ガス、例えばＣＦ４　にＡｒを加えた混合ガスを用いてエッチングされる。
【００６１】
このエッチングの際には、キャパシタＱを覆っているＰＺＴよりなるエンキャップ層１５のエッチングレートが他の絶縁膜よりも小さいので、下部電極１２ａの上に形成される浅いコンタクトホール１７ｄと他のコンタクトホール１７ａ〜１７ｃのエッチング深さの違いはエンキャップ層１５のエッチング時に解消される。
【００６２】
次に、第２層間絶縁膜１７の上とコンタクトホール１７ａ〜１７ｄの内面にスパッタリング法によりチタン（Ｔｉ）膜を２０ｎｍ、窒化チタン（ＴｉＮ）　膜を５０ｎｍの厚さに形成し、これらの膜を密着層とする。さらに、フッ化タングステンガス（ＷＦ６）　、アルゴン、水素の混合ガスを使用するＣＶＤ法により、密着層の上にタングステン膜を形成する。なお、タングステン膜の成長初期にはシラン（ＳｉＨ４）ガスも使用する。タングステン膜は、各コンタクトホール１７ａ〜１７ｄを完全に埋め込む厚さとする。
【００６３】
その後に、図７（ａ）　に示すように、第２層間絶縁膜１７上のタングステン膜と密着層をＣＭＰ法により除去し、各コンタクトホール１７ａ〜１７ｄ内にのみ残す。これにより、コンタクトホール１７ａ〜１７ｄ内の各々のタングステン膜と密着層を第１〜第４の導電プラグ１８ａ〜１８ｄとして使用する。
【００６４】
なお、各ｐウェル３において、２つのゲート電極５ａ，５ｂに挟まれるｎ型不純物拡散領域６ｂ上の第２の導電プラグ１８ｂはその上方に形成されるビット線に接続され、さらに、第１、第３の導電プラグ１８ａ，１８ｃは、後述する配線を介してキャパシタＱの上部電極１４ａに電気的に接続される。
【００６５】
その後に、図７（ｂ）　に示すように、第２層間絶縁膜１７とプラグ１８ａ〜１８ｄの上に、プラズマＣＶＤ法によりＳｉＯＮ膜を例えば約１００ｎｍの厚さに形成する。このＳｉＯＮ膜は、シラン（ＳｉＨ４）とＮ２Ｏ　の混合ガスを用いて形成され、プラグ１８ａ〜１８ｅの酸化を防止するための酸化防止膜１９として使用される。
【００６６】
次に、図８（ａ）　に示すように、フォトリソグラフィー法により酸化防止膜１９と第２層間絶縁膜１７とエンキャップ層１５をパターニングして、キャパシタＱの上部電極１３ａ上にコンタクトホール１７ｅを形成する。
【００６７】
この後に、５５０℃、６０分間の条件で、コンタクトホール１７ｅを通してキャパシタＱを酸素雰囲気中でアニールして、誘電体膜１２ａの膜質を改善する。この場合、導電プラグ１８ａ〜１８ｄは酸化防止膜１９によって酸化が防止される。
【００６８】
その後に、ＣＦ系のガスを用いて酸化防止膜１９をドライエッチングする。
【００６９】
次に、第２層間絶縁膜１７、導電プラグ１８ａ〜１８ｄの上と、上部電極１４ａ上のコンタクトホール１７ｅの中に、アルミニウムを含む導電膜をスパッタ法により形成する。そして、図８（ｂ）　に示すように、導電膜をフォトリソグラフィー法によりパターニングすることにより、第３のｎ型不純物拡散領域６ｃ上の導電プラグ１８ｃをコンタクトホール１７ｅを通してキャパシタＱの上部電極１４ａに電気的に接続する配線２０ｃを形成する。これと同時に、ｐウェル３の上の２つのゲート電極５ａ，５ｂの間にある導電プラグ１８ｂの上には導電パッド２０ｂが形成されている。また、キャパシタＱの下部電極１２ａ上のプラグ１８ｄ上には、別の導電パッド２０ｄが形成されている。さらに、第１の導電プラグ１８ａの上には、図示しない別のキャパシタの上部電極に接続される配線２０ａが形成される。
【００７０】
この後に、第３層間絶縁膜、二層目の導電プラグ、ビット線、カバー膜などを形成するが、その詳細は省略する。
【００７１】
なお、第１層間絶縁膜１０と第２層間絶縁膜１７の少なくとも一方に対して、Ｎ２アニールを行った後にＮ２Ｏ　プラズマを行ってもよい。
【００７２】
上記した実施形態では、Ｎ２が導入された加熱炉内で層間絶縁膜１０をアニールした後に、その層間絶縁膜１０をＮ２Ｏ　プラズマに曝すという２つの工程によって、層間絶縁膜１０を脱水処理している。この方法は、本発明者による実験結果によって導き出されたものである。
【００７３】
次に、脱水処理の効果についての実験結果を示す。
【００７４】
まず、ＣＶＤ法によりシリコン酸化膜が上に形成されたシリコン基板を複数枚用意する。
【００７５】
そして、アニール及びプラズマ処理の双方が施されないシリコン酸化膜を有するシリコン基板を第１の試料とする。また、Ｎ２が導入された加熱炉内でアニールされただけのシリコン酸化膜を有するシリコン基板を第２の試料とする。Ｎ２Ｏ　プラズマに曝されただけのシリコン酸化膜を有するシリコン基板を第３の試料とする。また、Ｎ２Ｏ　プラズマに曝された後に、Ｎ２が導入された加熱炉内でアニールされたシリコン酸化膜を有するシリコン基板を第４の試料とする。さらに、Ｎ２が導入された加熱炉内でアニールされた後にＮ２Ｏ　プラズマに曝されたシリコン酸化膜を有するシリコン基板を第５の試料とする。
【００７６】
Ｎ２が導入された加熱炉内でのアニール条件は、第２の試料、第４の試料、第５の試料ともに同じであり、６５０℃で常圧にした。また、Ｎ２Ｏ　プラズマに曝す条件は、第３の試料、第４の試料、第５の試料ともに同じであり、上記した第１層間絶縁膜１０への条件と同じにした。
【００７７】
そして、第１〜第５の試料に対して昇温脱離ガス分析（ＴＤＳ）法によりシリコン酸化膜からの脱水量を調べたところ、図９に示すような結果が得られた。図９において、“ＮＯ　ＡＮＬ”　は第１の試料を、“ＦＡ　ＡＮＬ　ＯＮＬＹ”は第２の試料を、“Ｎ２Ｏ　ＰＬＡ　ＯＮＬＹ”　は第３の試料を、“Ｎ２Ｏ　ＰＬＡ　＋　ＦＡ　ＡＮＬ”　は第４の試料を、“ＦＡ　ＡＮＬ＋　Ｎ２Ｏ　ＰＬＡ”　は第５の試料を示している。また、図９の横軸はＴＤＳによる分析の際の基板温度を示し、縦軸は等価的に脱水量を示している。
【００７８】
図９によれば、第１の試料においてＮ２アニール処理、Ｎ２Ｏ　プラズマ処理の双方とも施されないシリコン酸化膜からの脱ガス量が最も多かった。これは、シリコン酸化膜がＣＶＤ法による成長する工程で水が含まれることを示している。
【００７９】
また、第２の試料においてＮ２アニール処理だけが施されたシリコン酸化膜は脱水量が減ったものの、第１の試料に比べてピーク値で１／４程度減ったに過ぎない。
【００８０】
第３の試料においてＮ２Ｏ　プラズマ処理だけが施されたシリコン酸化膜は、第１の試料に比べて脱水量がピーク値で３／４程度減っていて効果が大きかった。
【００８１】
第４の試料においてＮ２Ｏ　プラズマ処理後にＮ２アニール処理が施されたシリコン酸化膜は、脱水量が第３の試料と同じ程度になっていた。
【００８２】
ところが、第４の試料について行われたＮ２Ｏ　プラズマ処理とＮ２アニール処理との処理の順を逆にした第５の試料では、シリコン酸化膜からの脱水量が第１の試料に比べてピーク値が約１／９となり、第３及び第４の試料に比べて半分以下になった。
【００８３】
なお、特に図示しないが、Ｎ２Ｏ　プラズマ処理だけがなされたシリコン酸化膜からのＴＤＳ分析による脱水量は、Ｎ２アニールプラズマ処理されたシリコン酸化膜からの脱水量よりも少なくなっている。
【００８４】
以上のことから、第５の試料のシリコン酸化膜に施された処理によって、シリコン酸化膜からの脱水量を最も少なくすることができることがわかる。このことは、上記したキャパシタＱの下と上に形成されるシリコン酸化膜（絶縁膜）の少なくとも一方に対して、Ｎ２アニール処理後にＮ２Ｏ　プラズマ処理を施すことがシリコン酸化膜から出る水分の量が最も少なくすることを示している。
【００８５】
図９に示したＴＤＳ分析におけるシリコン酸化膜からの総脱水量について第１の試料〜第５の試料を比較したところ図１０のような結果が得られた。図１０の横軸は試料に対する処理の種類を示し、縦軸は等価的に脱水量を示している。
【００８６】
図１０によれば、第１〜第５の試料のそれぞれを常温から８００℃まで上昇させる過程において、それぞれの試料から出た総脱水量を比較すると、本発明の実施形態に対応する第５の試料からの総脱水量が最も少なかった。
【００８７】
従って、キャパシタの上下に形成される層間絶縁膜１０，１７について、キャパシタＱ形成後の熱処理によって層間絶縁膜１０，１７から出る水分の量が極めて少なくなり、脱水によるキャパシタＱの特性劣化が抑制される。
【００８８】
本発明者は、シリコン基板の上方にシリコン酸化膜よりなる層間絶縁膜を形成した後に層間絶縁膜を加熱炉内でＮ２アニール処理のみを行い、その後に層間絶縁膜上に上記したキャパシタＱを複数形成し、それらのキャパシタの蓄積電荷量Ｑｓｗを測定した。さらに、本発明者は、シリコン基板の上方にシリコン酸化膜よりなる層間絶縁膜を形成した後に層間絶縁膜を加熱炉内でＮ２アニールした後にＮ２Ｏ　プラズマアニールを行い、その後に層間絶縁膜上に上記したキャパシタＱを複数に形成し、それらのキャパシタの蓄積電荷量Ｑｓｗを測定した。なお、キャパシタＱは５０μｍ×５０μｍの大きさとし、キャパシタに印加する電圧を±３Ｖとした。
【００８９】
それらの蓄積電荷量Ｑｓｗの測定結果を図１１に示す。図１１によれば、層間絶縁膜を加熱炉内でＮ２アニールした後にＮ２Ｏ　プラズマアニールするか否かによって蓄積電荷量Ｑｓｗの大きさが異なり、蓄積電荷量ＱｓｗはＮ２Ｏ　プラズマに曝した方が大きいことがわかった。これにより、蓄積電荷量Ｑｓｗが層間絶縁膜からの脱水量に依存することがわかる。
【００９０】
図１１のＴ、Ｃ、Ｂ、Ｌ、Ｒは、円形のシリコン基板のオリフラに対して上、中央、下、左、右の位置を示し、どの位置でも同じ結果が生じていた。
【００９１】
次に、シリコン酸化膜に対する処理方法を異ならせることにより膜中の元素分布にどのような違いがあるかをＳＩＭＳ分析によって調べたところ、図１２〜図１５に示すような結果が得られた。なお、シリコン酸化膜の厚さは約１０００ｎｍである。
【００９２】
図１２は、アニールされず且つプラズマに曝されない初期状態のシリコン酸化膜のＳＩＭＳ分析結果であり、シリコン（Ｓｉ）分布、酸素（Ｏ　）分布が大きいが、窒素（Ｎ　）分布は殆ど存在しないことがわかる。図１３は、加熱炉のＮ２雰囲気内でアニールされたシリコン酸化膜のＳＩＭＳ分析結果を示しており、Ｓｉ、Ｏ　及びＮ　の分布はシリコン酸化膜の初期状態とほぼ同じになった。図１４は、Ｎ２Ｏ　プラズマに曝されたシリコン酸化膜のＳＩＭＳ分析結果を示しており、Ｓｉ、Ｏ　のそれぞれの分布は図１２，図１３と同じであるがＮ　分布が大きく表れており、シリコン酸化膜には窒素が深く且つ多く取り込まれていた。図１５は、Ｎ２プラズマに曝されたシリコン酸化膜のＳＩＭＳ分析結果を示しており、シリコン酸化膜の表層のみに初期状態よりも窒素が僅かに取り込まれていた。
【００９３】
図１２〜図１５を比較すると、シリコン酸化膜をＮ２Ｏ　プラズマに曝すことにより窒素が多く取り込まれるが、その他の方法では、例えＮ２プラズマを用いたとしても窒素が殆ど取り込まれていないことがわかった。
【００９４】
以上のような実験によれば、絶縁膜中の水分は不活性ガス雰囲気中でのアニールによって水分を抜き、その後のＮ２Ｏ　プラズマアニールによる絶縁膜内での窒素の取り込みによって絶縁膜からの脱水量を低減し、これにより水分によるキャパシタの劣化が防止される、と考えられる。
【００９５】
なお、上記した実施形態では、シリコン酸化膜に対して不活性ガスアニールとＮ２Ｏ　プラズマアニールを行っているが、シリコン酸化膜に限って効果が生じるものではなく、水分を含む他の絶縁膜、例えば不純物含有シリコン酸化膜に対しても効果がある。
【００９６】
なお、上記した実施形態では、プレーナー型のキャパシタを第１層間絶縁膜上に形成したが、スタック型のキャパシタを形成してもよい。この場合、スタック型のキャパシタの下部電極は第１層間絶縁膜内に形成された導電プラグを介してｎ型不純物拡散領域に接続される。
【００９７】
また、上記した層間絶縁膜は、ＣＶＤ法や熱励起、レーザ光などを用いた励起方式で成膜してもよい。その成膜ガスとしては、Ｓｉ２Ｆ６　、Ｓｉ３Ｆ８　、Ｓｉ２Ｆ３Ｃｌ　などのポリシラン化合物、シラン（ＳｉＨ４）、ＳｉＦ４、ＴＥＯＳのいずれか、又はそれらのいずれかを含有する混合ガスを用いてもよい。
（付記１）半導体基板の上方に第１絶縁膜を形成する工程と、
前記第１絶縁膜の上に第１の導電膜、誘電体膜及び第２の導電膜を順に形成する工程と、
前記第２の導電膜をパターニングすることによりキャパシタの上部電極を形成する工程と、
前記誘電体膜をパターニングして前記上部電極の下に残す工程と、
前記第１の導電膜をパターニングすることにより前記キャパシタの下部電極を形成する工程と、
前記キャパシタ及び前記第１絶縁膜を第２絶縁膜により覆う工程とを有し、
前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方を不活性ガス雰囲気内でアニールする工程と、
アニールされた前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方をＮ２Ｏ　のプラズマに曝す工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記不活性ガス雰囲気はＮ２雰囲気であることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記第１絶縁膜と前記第２絶縁膜の少なくとも一方を前記不活性ガス雰囲気内でアニールする際のアニール温度は５００〜７００℃の範囲内であることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。
（付記４）前記不活性ガス雰囲気内の圧力は常圧であることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
（付記５）前記不活性ガス雰囲気はファーネス内で形成されることを特徴とする付記１乃至付記４のいずれかに記載の半導体装置の製造方法。
（付記６）前記不活性ガス雰囲気内でアニールする前に、前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方の表面を平坦にする工程をさらに有することを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７）前記表面は化学機械研磨法により平坦にされることを特徴とする付記６に記載の半導体装置の製造方法。
（付記８）前記Ｎ２Ｏ　のプラズマにはＮ２のプラズマを含むことを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）前記第１絶縁膜と前記第２絶縁膜のうち少なくとも一方をＮ２Ｏ　のプラズマに曝す際に、前記半導体基板を３５０〜４００℃で加熱することを特徴とする付記１乃至付記８のいずれかに記載の半導体装置の製造方法。
（付記１０）前記Ｎ２Ｏ　のプラズマが発生される雰囲気は１〜５Ｔｏｒｒの範囲内の圧力に設定されることを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）前記誘電体膜は、チタン酸ジルコン酸鉛又はＢｉ層状構造化合物を含む膜であることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記下部電極と前記第１絶縁膜の間に、チタン膜又は酸化チタン膜を形成することを特徴とする付記１乃至付記１１のいずれかに記載の半導体装置の製造方法。
（付記１３）前記第２絶縁膜を形成する前に、前記キャパシタを覆うキャパシタ保護絶縁膜を形成する工程を有することを特徴とする付記１乃至付記１２のいずれかに記載の半導体装置の製造方法。
（付記１４）前記キャパシタ保護絶縁膜は、チタン酸ジルコン酸鉛膜、アルミナ、酸化チタンのいずれかから構成されることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）前記半導体基板には、前記第１絶縁膜に覆われるトランジスタが形成されていることを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置の製造方法。
【００９８】
【発明の効果】
以上述べたように本発明によれば、キャパシタの上又は下に形成される絶縁膜を不活性ガス雰囲気内でアニールした後にＮ２Ｏ　のプラズマに曝したので、キャパシタを形成した後に行われる加熱処理、例えばキャパシタ特性改善のための加熱処理、絶縁膜形成のための加熱処理によって絶縁膜からキャパシタへ放出される水分量は少なくなり、キャパシタを構成する誘電体膜の劣化を防止することができる。
【図面の簡単な説明】
【図１】図１（ａ）　〜（ｃ）　は、従来の強誘電体キャパシタｂの形成工程断面図である。
【図２】図２（ａ），（ｂ）　は、本発明の実施形態の半導体装置の製造方法を工程順に示す断面図（その１）である。
【図３】図３（ａ）　〜（ｃ）　は、本発明の実施形態の半導体装置の製造方法を工程順に示す断面図（その２）である。
【図４】図４（ａ），（ｂ）　は、本発明の実施形態の半導体装置の製造方法を工程順に示す断面図（その３）である。
【図５】図５（ａ），（ｂ）　は、本発明の実施形態の半導体装置の製造方法を工程順に示す断面図（その４）である。
【図６】図６（ａ），（ｂ）　は、本発明の実施形態の半導体装置の製造方法を工程順に示す断面図（その５）である。
【図７】図７（ａ），（ｂ）　は、本発明の実施形態の半導体装置の製造方法を工程順に示す断面図（その６）である。
【図８】図８（ａ），（ｂ）　は、本発明の実施形態の半導体装置の製造方法を工程順に示す断面図（その７）である。
【図９】図９は、処理条件の相違によるシリコン酸化膜中の水分量についてＴＤＳ分析により測定されたプロファイルである。
【図１０】図１０は、処理条件の相違によるシリコン酸化膜中の水分量についてＴＤＳ分析により測定された総脱水量を示す棒グラフである。
【図１１】図１１は、キャパシタの下地となる絶縁膜の処理の相違によるキャパシタの蓄積電荷量を示す図である。
【図１２】図１２は、シリコン酸化膜の初期状態のＮ、Ｓｉ、Ｏの分布図である。
【図１３】図１３は、Ｎ２アニールされたシリコン酸化膜のＮ、Ｓｉ、Ｏの分布図である。
【図１４】図１４は、Ｎ２Ｏ　プラズマアニールされたシリコン酸化膜のＮ、Ｓｉ、Ｏの分布図である。
【図１５】図１５は、Ｎ２プラズマアニールされたシリコン酸化膜のＮ、Ｓｉ、Ｏの分布図である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ｐウェル、４…ゲート絶縁膜、５ａ，５ｂ…ゲート電極、６ａ〜６ｃ…ｎ型不純物拡散領域、７…側壁絶縁膜、８ａ〜８ｃ…高融点金属シリサイド層、９…酸化防止絶縁膜、１０…層間絶縁膜、１１…酸化チタン膜、１２，１４…導電膜、１２ａ…下部電極、１４ａ…上部電極、１３…強誘電体膜、１３ａ…誘電体膜、１５…エンキャップ層、１６…レジスト、１７…層間絶縁膜、１７ａ〜１７ｄ…コンタクトホール、１８ａ〜１８ｄ…導電プラグ、１９…酸化防止膜、２０ａ，２０ｂ…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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