(57)【要約】【課題】電流利得遮断周波数及び最大発信周波数を向上させたセルフアライン構造のバイポーラトランジスタ及びその製造方法を提供する。【解決手段】エミッタ近傍の外部ベース多結晶シリコンの下部のエピタキシャルベース層と接する位置に、第２導電型不純物をドープした多結晶シリコを埋め込んだ構造とする。外部ベース多結晶シリコンの下部の絶縁膜をエッチングして窪みを作った後、第２導電型不純物をドープした多結晶シリコン層を形成し、エッチバックして窪み内にのみ第２導電型不純物をドープした多結晶シリコを残すことにより得られる。【選択図】          図２
2004343001.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の単結晶半導体基板表面に設けられた第１導電型のコレクタと、該コレクタ上に設けられた第２導電型のエピタキシャルベース層と、該エピタキシャルベース層上に設けられた第１導電型エミッタとを有するバイポーラトランジスタを含む半導体装置であって、
前記単結晶半導体基板表面には第１の絶縁膜が形成されており、
該第１の絶縁膜上には第２導電型の不純物をドープした多結晶シリコンからなる外部ベース層が形成されており、
該外部ベース層及び前記第１の絶縁膜にはこれらの２層を貫通して前記コレクタに達する開口部が形成されており、
前記エピタキシャルベース層は、前記開口部内において前記外部ベース層と前記コレクタに接しており、かつ前記外部ベース層は前記エピタキシャルベース層と接する部分で前記第１の絶縁膜側に張り出していることを特徴とする半導体装置。
【請求項２】
前記第１の絶縁膜側に張り出した外部ベース層の厚さが、前記エピタキシャルベース層に近付くほど厚くなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口部の側面において、前記第１の絶縁膜の端面が前記外部ベース層の端面よりも外周側にあり、前記第１の絶縁膜の端面に接するように前記エピタキシャルベース層が前記開口部外周側に張り出していることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜側に張り出した外部ベース層の厚さが、前記開口部内のエピタキシャルベース層の厚さの２倍よりも小さいことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１の絶縁膜が、前記単結晶半導体基板側から順に酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の３層からなることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。
【請求項６】
単結晶半導体基板上に第１導電型のコレクタ層を形成し、素子間分離のためのＬＯＣＯＳ酸化膜を形成する工程と、第１の絶縁膜と第２導電型不純物をドープした多結晶シリコン膜及び第２の絶縁膜とを順次積層する工程と、前記第１の絶縁膜の一部と前記第２導電型不純物をドープした多結晶シリコン膜及び第２の絶縁膜とをエッチングして開口を形成する工程と、前記第１の絶縁膜をエッチングして第２導電型不純物をドープした多結晶シリコン膜の下部に窪みを形成する工程と、前記窪みを含む基板全面に第２導電型不純物をドープした多結晶シリコン膜を形成した後、前記窪み内の第２導電型不純物をドープした多結晶シリコン膜のみを残して前記第２導電型不純物をドープした多結晶シリコン膜をエッチング除去する工程と、前記開口内に残留した前記第１の絶縁膜介してコレクタ領域にリンをイオン注入する工程と、前記開口部を含む基板全面にエピタキシャルベース膜とシリコンキャップ層及びリーク防止酸化層を順次形成する工程と、基板全面にフォトレジストを形成した後、エッチバックを行って開口内のみにフォトレジストを残留させた後、エッチングにより前記リーク防止酸化層とシリコンキャップ層及びエピタキシャルベース膜を順次除去する工程と、基板全面に酸化シリコン膜及びシリコン膜を形成した後、エッチングにより開口部内に開口内の側面および底面を覆うサイドウオールを形成する工程と、コレクタ部とベース部の第１及び第２の絶縁膜をパターニングにより除去した後、多結晶シリコン膜を形成してパターニングし、コレクタ電極、エミッタ電極及びベース電極を形成する工程と、前記第２の酸化膜をエッチング除去して多結晶シリコン膜を露出させ、露出した多結晶シリコン膜表面とエミッタ電極表面及びコレクタ電極表面にのみチタンシリサイド膜を形成する工程と、ドライブイン熱処理によりエミッタ電極から前記シリコンキャップ層に向けてリンを拡散させてエミッタ領域を形成する工程と、層間絶縁膜を介してエミッタ、ベース及びコレクタの取り出し用の金属電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
単結晶半導体基板上に第１導電型のコレクタ領域を形成し、素子間分離のためのＬＯＣＯＳ酸化膜を形成する工程と、第１の絶縁膜と第２導電型不純物をドープした多結晶シリコン膜および第２の絶縁膜間とを順次積層する工程と、前記第１の絶縁膜の一部と前記第２導電型不純物をドープした多結晶シリコン膜および第２の絶縁膜とをエッチングして開口を形成する工程と、前記第１の絶縁膜をエッチングして前記第２導電型不純物をドープした多結晶シリコン膜の下部に窪みを形成する工程と、前記窪みを含む基板全面にノンドープの多結晶シリコン膜を形成した後、前記窪み内のノンドープの多結晶シリコン膜と開口側壁面のノンドープの多結晶シリコン膜のみを残して前記ノンドープの多結晶シリコン膜をエッチング除去する工程と、熱処理を施して前記第２導電型不純物をドープした多結晶シリコン膜から前記ノンドープの多結晶シリコン膜に向けて第２導電型不純物を拡散させる工程と、エッチングにより第２導電型不純物拡散領域を除く前記ノンドープの多結晶シリコン膜を除去する工程と、前記開口内に残留した前記第１の絶縁膜介してコレクタ領域にリンをイオン注入する工程と、前記開口部を含む基板全面にエピタキシャルベース膜とシリコンキャップ層及びリーク防止酸化層を順次形成する工程と、基板全面にフォトレジストを形成した後、エッチバックを行って開口内のみにフォトレジストを残留させた後、エッチングにより前記リーク防止酸化層とシリコンキャップ層及びエピタキシャルベース膜を順次除去する工程と、基板全面に酸化シリコン膜及びシリコン膜を形成した後、エッチングにより開口部内に開口内の側面および底面を覆うサイドウオールを形成する工程と、コレクタ部とベース部の第１及び第２の絶縁膜をパターニングにより除去した後、多結晶シリコン膜を形成してパターニングし、コレクタ電極、エミッタ電極及びベース電極を形成する工程と、前記第２の酸化膜をエッチング除去して多結晶シリコン膜を露出させ、露出した多結晶シリコン膜表面とエミッタ電極表面及びコレクタ電極表面にのみチタンシリサイド膜を形成する工程と、ドライブイン熱処理によりエミッタ電極から前記シリコンキャップ層に向けてリンを拡散させてエミッタ領域を形成する工程と、層間絶縁膜を介してエミッタ、ベース及びコレクタの取り出し用の金属電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記第１の絶縁膜が、前記単結晶半導体基板側から順に酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の３層からなり、エッチングにより除去される前記第１の絶縁膜の一部が最上層の酸化シリコン膜であることを特徴とする請求項６又は請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にバイポーラトランジスタの構造とその製造方法に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタは、広い周波数応答及び低雑音という有利な特性を備えたものであることは良く知られている。
バイポーラトランジスタは、ベース層が薄いほど高速性の目安である遮断周波数ｆｔが高くなることが知られている。またトランジスタの大きさが小さいほど寄生容量や抵抗が小さくなって動作が速くなる。
バイポーラトランジスタの高周波特性を向上させるためには、ベース層の薄膜化が必要である。ベース層をイオン注入法で形成した場合、チャネリングの問題、低エネルギー化によるばらつきの問題、注入イオンによるダメージの問題などがあり、ベース層の薄膜化には限界がある。近年、従来のイオン注入法によるベース構造に代わるものとして、エピタキシャル法によるベース層を有するセルフアライメント型バイポーラトランジスタが発表されている。エピタキシャル法を用いた場合、厚さおよび不純物濃度を精度よくコントロールすることができるため極めて薄く最適な不純物濃度のベース層を形成することができるとされている。
【０００３】
ベース層を選択的エピタキシャル成長により形成したセルフアライメント型バイポーラトランジスタのエミッタ部分の一例を図２９に示す（例えば、非特許文献１参照。）。この構造のトランジスタでは、ｐ型のエピタキシャルベース層１１１とｐ＋  型の多結晶シリコンからなる外部ベース１０７との接触面積を大きくして接触抵抗を小さくするために、ｐ型のエピタキシャルベース層１１１が  第１の絶縁膜１０６中に横に張り出した構造となっている。
すなわち、シリコン基板１０１上に埋め込みサブコレクタ領域１０２が形成され、その上にリンドープの多結晶シリコンからなるコレクタ形成領域１０３が形成されている。コレクタ形成領域１０３はＬＯＣＯＳ法による酸化膜１０５によってコレクタ形成領域及びエミッタ領域とベース領域に素子間分離されている。さらにコレクタ形成領域１０３の上には第１の絶縁膜１０６となる酸化シリコン膜と、第２の絶縁膜１０８となる窒化シリコン膜に挟まれた多結晶シリコンからなる外部ベース１０７がある。第２の絶縁膜１０８及び外部ベース１０７のトランジスタ接合部が形成される領域には開口が開けられており、その開口の下部の第１の絶縁膜１０６には、外部ベース１０７の多結晶シリコン開口サイズよりも少し大きなサイズの開口が形成されており、第１の絶縁膜１０６に形成された外部ベース１０７の下部の窪み部分を埋めて、エピタキシャルベース層１１１が形成されている。
【０００４】
外部ベース１０７の端面に立ち上がったエピタキシャルベース層１１１の内面には、サイドウオール酸化シリコン膜１０９とサイドウオールシリコン膜１１２とによってサイドウオールが形成され、該サイドウオール内部にはリンドープの多結晶シリコンからなるエミッタ１１３が形成されていて、エピタキシャルベース層１１１に接している。また、エピタキシャルベース層１１１の前記エミッタ電極１１３と接する部分には、リンイオンが注入されたエミッタ領域１１４が形成されている。
図３０は、図２９に円で示すバイポーラトランジスタのエミッタ底部を拡大して示した図である。
【０００５】
このトランジスタは例えば以下のような工程を経て製作される（例えば、特許文献１参照。）。
先ず、ｐ型シリコン基板１０１上にｎ＋  型埋め込みサブコレクタ領域１０２を形成し、その上にｎ型単結晶シリコンエピタキシャル層からなるコレクタ形成領域１０３を形成する。次に該コレクタ形成領域１０３をＬＯＣＯＳ法によりトランジスタ真性部とコレクタ電極引き出し部とに素子間分離を行う。さらにその上に酸化シリコン膜からなる第１の絶縁膜１０６、ｐ＋  型多結晶シリコン層からなる外部ベース１０７及び窒化シリコン膜からなる第２の絶縁膜１０８を順次堆積する。
次に、窒化シリコン膜からなる第２の絶縁膜１０８、多結晶シリコン層からなる外部ベース１０７及び酸化シリコン膜からなる第１の絶縁膜１０６を順次選択的にエッチングしてエミッタ開口を形成する。さらに酸化シリコン膜からなる第１の絶縁膜１０６を横方向にエッチングして窪みを造り、外部ベース１０７であるｐ＋  型多結晶シリコン層の下面の一部を露出させる。
次に、非選択成長法を用いてコレクタ形成領域に露出したｎ型エピタキシャルシリコン層１０３上に、エピタキシャルベース層１１１となるｐ型多結晶シリコン層を成長させるとともに、ｐ＋  型多結晶シリコンからなる外部ベース１０７の下面及び酸化シリコン膜からなる第１の絶縁膜１０６の側面にも、ｐ型多結晶シリコン層を成長させた後、エッチバック法によりエピタキシャルベース層１１１を形成する。
続いて、エミッタ開口の側壁に第１のサイドウォール１０９となる酸化シリコン膜を形成し、さらに第２のサイドウォール１１２となるシリコン膜を形成した後、リアクティブイオンエッチング法によりエミッタ開口後、ｎ＋  型多結晶シリコン層からなるエミッタ電極１１３を形成する。さらに熱処理を行ってエピタキシャルベース層１１１の表面にｎ＋  型のエミッタ領域１１４を形成する。
【０００６】
【非特許文献１】
ＩＥＤＭ  ９０、  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｐｐ．６０７−６１０（１９９０年）
【特許文献１】
特開平４−３３０７３０号公報  （第２頁  段落〔０００３〕〜〔０００５〕）
【０００７】
【発明が解決しようとする課題】
この構造のトランジスタでは、エピタキシャルベース層１１１を成長させる場合に、図３０に矢印で示すように、エピタキシャルベース層１１１がコレクタ形成領域１０３にあるｎ−  型エピタキシャル層の表面と、外部ベース１０７であるｐ＋  型の多結晶シリコン層の下面及び第１の絶縁膜１０６をなす酸化シリコン膜の側面から同時に成長してくるが、第１の絶縁膜１０６である酸化シリコン膜の横方向に形成された窪みの大きさによっては、外部ベース１０７の下面からの成長が十分でない場合があり、また、第１の絶縁膜１０６の側面にはシリコン膜が成長し難いため、図中に示すようにボイド１１７が形成される。そして、ボイド１１７が生じた場合これによりエピタキシャルベース層１１１と外部ベース１０７間の外部抵抗はさらに増大する。従ってトランジスタとしての動作が不安定になり、信頼性が低下する。また、エピタキシャルベース層１１１が図３１に示すように第１の絶縁膜１０６に形成された窪みの内壁に沿って成膜されるため、エピタキシャルベース層１１１と外部ベース１０７とを結ぶ距離が長くなり、ベース抵抗の増大を招くこととなる。さらに、外部ベース１０７下部の第１の絶縁膜１０６も膜厚が厚いため、外部ベース１０７からのドーパントの拡散がコレクタ形成領域１０３のｎ−  型エピタキシャル層まで届かず、図３１の円内に示すように、エピタキシャルベース層１１１中の第１の絶縁膜１０６とコレクタ形成領域１０３の多結晶シリコン層とに接した隅の部分にコレクタ−ベースのＰＮ接合が生じてしまい、ジャンクションリーク発生の原因となっていた。
【０００８】
バイポーラトランジスタでは高周波特性の向上が求められ、特に電流利得遮断周波数（以後、ｆｔと略称する。）を向上させるために、エピタキシャルベース層１１１の膜厚をできるだけ薄くし、かつ、最大発信周波数（以後、ｆｍａｘと略称する。）を向上させるために、外部ベース１０７用の多結晶シリコン層下部の第１の絶縁膜１０６の膜厚をできるだけ厚くすれば良い。しかしながら、この両方を両立させようとすると、外部ベース１０７下部の第１の絶縁膜１０６に形成される窪み部分の高さが大きくなり、前述のような問題が発生することとなる。
【０００９】
このように、従来技術では、エピタキシャルベース層を薄くし、かつ窪みを形成する酸化膜の厚さを厚くするには限界があり、充分な高周波特性を発揮させるバイポーラトランジスタが得られていなかった。
本発明は、上記従来の問題を解決するためのバイポーラトランジスタ構造及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するため本発明の半導体装置は、第１導電型の単結晶半導体基板表面に設けられた第１導電型のコレクタと、該コレクタ上に設けられた第２導電型のエピタキシャルベース層と、該エピタキシャルベース層上に設けられた第１導電型エミッタとを有するバイポーラトランジスタを含む半導体装置であって、  前記単結晶半導体基板表面には第１の絶縁膜が形成されており、該第１の絶縁膜上には第２導電型の不純物をドープした多結晶シリコンからなる外部ベース層が形成されており、該外部ベース層及び前記第１の絶縁膜にはこれらの２層を貫通して前記コレクタに達する開口部が形成されており、前記エピタキシャルベース層は、前記開口部内において前記外部ベース層と前記コレクタに接しており、かつ前記外部ベース層は前記エピタキシャルベース層と接する部分で前記第１の絶縁膜側に張り出している半導体装置とした。
このようにエミッタ領域の外部ベースとなる多結晶シリコン層の下部に、真性ベース領域となるエピタキシャルベース層に接し、かつ前記外部ベースの下部にある第１の絶縁膜の方向に張り出した第２導電型不純物をドープした多結晶シリコを設けることにより、第１の絶縁膜の厚さを厚くし、かつエピタキシャルベース層の厚さを薄くしても、エピタキシャルベース層の形成に際してボイドの発生が無く、外部ベース用多結晶シリコン層とエピタキシャルベース層との接触面積を確保し、しかも外部ベースとエピタキシャルベース層とを結ぶ距離が短くなるので接触抵抗が低くなり、ｆｔ及びｆｍａｘの向上を達成することが可能となる。
【００１１】
本発明の半導体装置では、前記第１の絶縁膜側に張り出した外部ベース層の厚さが、前記エピタキシャルベース層に近付くほど厚くなるのが好ましい。
このような構造とすれば外部ベースとコレクタ領域を挟む酸化膜からなる寄生容量を低減することができる利点が生じる。
【００１２】
さらに、本発明の半導体装置では、前記開口部の側面において、前記第１の絶縁膜の端面が前記外部ベース層の端面よりも外周側にあり、前記第１の絶縁膜の端面に接するように前記エピタキシャルベース層が前記開口部外周側に張り出している構造とすることもできる。
このような構造とすればエミッタ開口部の面積を小さくすることができ、ベース抵抗を低減することができる利点が生じる。
その際、前記張り出している部分のエピタキシャルベース層の厚さを、真性ベース領域となるエピタキシャルベース層本体の厚さの２倍より小さくすることが好ましい。
エピタキシャルベース層を形成する場合には、窪みの上下面からエピタキシャル成長するので、窪みの高さを２倍にしておけばボイドの発生を防ぐことができる。従って、前記張り出している部分の真性ベース領域となるエピタキシャルベース層の厚さは、真性ベース領域となるエピタキシャルベース層本体の厚さの２倍以下となる。
【００１３】
本発明の半導体装置の製造方法の一つは、単結晶半導体基板上に第１導電型のコレクタ層を形成し、素子間分離のためのＬＯＣＯＳ酸化膜を形成する工程と、第１の絶縁膜と第２導電型不純物をドープした多結晶シリコン層及び第２の絶縁膜とを順次積層する工程と、前記第１の絶縁膜の一部と前記第２導電型不純物をドープした多結晶シリコン層及び第２の絶縁膜とをエッチングして開口を形成する工程と、前記第１の絶縁膜をエッチングして第２導電型不純物をドープした多結晶シリコン層の下部に窪みを形成する工程と、前記窪みを含む基板全面に第２導電型不純物をドープした多結晶シリコン層を形成した後、前記窪み内の第２導電型不純物をドープした多結晶シリコン層のみを残して前記第２導電型不純物をドープした多結晶シリコン層をエッチング除去する工程と、前記開口内に残留した前記第１の絶縁膜介してコレクタ領域にリンをイオン注入する工程と、前記開口部を含む基板全面にエピタキシャルベース膜とシリコンキャップ層及びリーク防止酸化層を順次形成する工程と、基板全面にフォトレジストを形成した後、エッチバックを行って開口内のみにフォトレジストを残留させた後、エッチングにより前記リーク防止酸化層とシリコンキャップ層及びエピタキシャルベース膜を順次除去する工程と、基板全面に酸化シリコン膜及びシリコン膜を形成した後、エッチングにより開口部内に開口内の側面および底面を覆うサイドウオールを形成する工程と、コレクタ部とベース部の第１及び第２の絶縁膜をパターニングにより除去した後、多結晶シリコン膜を形成してパターニングし、コレクタ電極、エミッタ電極及びベース電極を形成する工程と、前記第２の酸化膜をエッチング除去して多結晶シリコン膜を露出させ、露出した多結晶シリコン膜表面とエミッタ電極表面及びコレクタ電極表面にのみチタンシリサイド膜を形成する工程と、ドライブイン熱処理によりエミッタ電極から前記シリコンキャップ層に向けてリンを拡散させてエミッタ領域を形成する工程と、層間絶縁膜を介してエミッタ、ベース及びコレクタの取り出し用の金属電極を形成する工程とを備えた方法を採用した。
【００１４】
このような半導体装置の製造方法によれば、エピタキシャルベース層の厚さを薄くして外部ベース下の絶縁層の厚さを厚くしてもボイドの発生が無く、接触抵抗の低いエミッタ構造を確実に形成することが可能となる。
【００１５】
本発明の他の半導体装置の製造方法は、単結晶半導体基板上に第１導電型のコレクタ領域を形成し、素子間分離のためのＬＯＣＯＳ酸化膜を形成する工程と、第１の絶縁膜と第２導電型不純物をドープした多結晶シリコン層および第２の絶縁膜間とを順次積層する工程と、前記第１の絶縁膜の一部と前記第２導電型不純物をドープした多結晶シリコン層および第２の絶縁膜とをエッチングして開口を形成する工程と、前記第１の絶縁膜をエッチングして前記第２導電型不純物をドープした多結晶シリコン層の下部に窪みを形成する工程と、前記窪みを含む基板全面にノンドープの多結晶シリコン膜を形成した後、前記窪み内のノンドープの多結晶シリコン膜と開口側壁面のノンドープの多結晶シリコン膜のみを残して前記ノンドープの多結晶シリコン膜をエッチング除去する工程と、熱処理を施して前記第２導電型不純物をドープした多結晶シリコン層から前記ノンドープの多結晶シリコン膜に向けてボロンを拡散させる工程と、エッチングによりボロン拡散領域を除く前記ノンドープの多結晶シリコン膜を除去する工程と、前記開口内に残留した前記第１の絶縁膜介してコレクタ領域にリンをイオン注入する工程と、前記開口部を含む基板全面にエピタキシャルベース膜とシリコンキャップ層及びリーク防止酸化層を順次形成する工程と、基板全面にフォトレジストを形成した後、エッチバックを行って開口内のみにフォトレジストを残留させた後、エッチングにより前記リーク防止酸化層とシリコンキャップ層及びエピタキシャルベース膜を順次除去する工程と、基板全面に酸化シリコン膜及びシリコン膜を形成した後、エッチングにより開口部内に開口内の側面および底面を覆うサイドウオールを形成する工程と、コレクタ部とベース部の第１及び第２の絶縁膜をパターニングにより除去した後、多結晶シリコン膜を形成してパターニングし、コレクタ電極、エミッタ電極及びベース電極を形成する工程と、前記第２の酸化膜をエッチング除去して多結晶シリコン膜を露出させ、露出した多結晶シリコン膜表面とエミッタ電極表面及びコレクタ電極表面にのみチタンシリサイド膜を形成する工程と、ドライブイン熱処理によりエミッタ電極から前記シリコンキャップ層に向けてリンを拡散させてエミッタ領域を形成する工程と、層間絶縁膜を介してエミッタ、ベース及びコレクタの取り出し用の金属電極を形成する工程とを備えた方法を採用した。
【００１６】
この半導体装置の製造方法によれば、ｆｔ及びｆｍａｘ等の高周波特性に優れた半導体装置を容易に形成することができる利点を有する。
【００１７】
また、本発明の半導体の製造方法においては、前記第１の絶縁膜を前記単結晶半導体基板側から順に酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の３層構造とし、エッチングにより除去される前記第１の絶縁膜の一部を最上層の酸化シリコン膜とすることもできる。
このような方法にすれば、窒化シリコン膜がウエットエッチングのストッパーとなるので、残存させる膜厚を正確に設定することができ、また、第２導電型不純物をドープした多結晶シリコンを熱処理する時に窒化シリコン膜がマスクとなり、コレクタへ与えるダメッジを少なくできる利点が生じる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、以下に参照する各図においては各部の構成を明瞭にするため、各部位の縮尺は正確には描かれていない。
図１は、本発明の半導体装置の一例を示す断面図である。本発明の半導体装置５０は、埋め込みサブコレク領域２を設けたｐ型シリコンからなる単結晶半導体基板１上にエミッタ電極５１、ベース電極５２及びコレクタ電極５３を備えている。
単結晶半導体基板１の表面には、ｎ型シリコンからなるエピタキシャル成長膜が形成されている。該エピタキシャル成長膜は、素子分離のためのＬＯＣＯＳ（  Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ  ）酸化膜６によって二つの島状の領域、すなわちトランジスタ真性部４と、コレクタ電極引き出し部５に分割されている。さらにトランジスタ真性部４の上には、真性ベース領域となる例えばシリコン−ゲルマニウム（ＳｉＧｅ）混晶のエピタキシャルベース層２０と、シリコンキャップ層及びリーク防止酸化層が形成されている。
【００１９】
エピタキシャルベース層２０に隣接して、第２導電型不純物をドープした多結晶シリコン層からなる外部ベース８の下部には、第１の絶縁膜７の方向に張り出した第２導電型不純物をドープした多結晶シリコ層１２が形成されている。
エミッタ電極５１となる部分に位置する外部ベース８と第２の絶縁膜９にはエミッタ用の開口が設けられていて、この開口の途中まで前記のエピタキシャルベース層２０が立ち上がって形成されている。エミッタ用の開口最上部にはエミッタ用メタル電極２９が形成されている。
素子分離用のＬＯＣＯＳ酸化膜６によって分割されたコレクタ電極引き出し部５の上には、多結晶シリコンからなるコレクタ電極５３が形成され、チタンシリサイド層２６を介してアルミニウムからなるコレクタ用メタル電極３０が形成されて、コレクタ電極５３を構成している。また、エピタキシャルベース層２０に隣接する第２導電型不純物をドープした多結晶シリコ層１２から延びる第１の絶縁膜７の上部の位置には、外部ベース８及びチタンシリサイド層２６を介してアルミニウムからなるベース電極用メタル電極３１が形成され、べース電極５２を形成している。そして、エミッタ電極５１、ベース電極５２及びコレクタ電極５３を除いた基板表面全体を層間絶縁膜２８で被覆して、バイポーラ型トランジスタとしての半導体装置５０が構成されている。
【００２０】
（第１の実施形態）
図２は、図１に示す本発明の半導体装置の第１の実施形態に関わる、エミッタ電極５１の近傍を拡大して示す図である。
エミッタ開口を構成する第２の絶縁膜９と外部ベース８の端面は、単結晶半導体基板に対してほぼ垂直になっており、その内側にはサイドウォールが形成されている。このサイドウォールはサイドウオール酸化シリコン膜２１とサイドウオールシリコン膜２２から構成されており、エピタキシャルベース層２０を覆うようにして形成されている。
【００２１】
サイドウォールにはリーク防止酸化層１８まで達するエミッタ開口が設けられ、このエミッタ開口を埋め尽くしてリンドープの多結晶シリコンからなるエミッタ２４が形成されている。エミッタ２４の底面は、シリコンキャップ層１９を介してエピタキシャルベース層２０と接しており、この接合する領域にはエミッタ領域２７が形成されている。エミッタ２４の上面にはチタンシリサイド層２６を介してアルミニウムからなるエミッタ電極用のメタル電極２９が形成されている。以上詳説したような構造でエミッタ電極５１が構成されている。
【００２２】
この第１の実施形態では、エピタキシャルベース層２０に隣接して、外部ベース８の下部に、酸化シリコン膜からなる第１の絶縁膜７の方向に伸びる第２導電型不純物をドープした多結晶シリコ層１２が形成されている。すなわち、外部ベース８の下部に形成された窪みを埋めるようにして、第２導電型不純物をドープした多結晶シリコン層１２が形成されている。
【００２３】
エミッタ下部のエピタキシャルベース層近傍を上記のように構成することにより、第１の絶縁膜の厚さを厚くし、かつエピタキシャルベース層の厚さを薄くしても、エピタキシャルベース層の形成に際してボイドの発生が無く、外部ベース用多結晶シリコン層とエピタキシャルベース層との接触面積を確保し、しかも外部ベース用多結晶シリコン層とエピタキシャルベース層とを結ぶ距離が短くなるので接触抵抗が低くなり、ｆｔ及びｆｍａｘの向上を達成することが可能となる。
【００２４】
（第２の実施形態）
図３は、本発明の半導体装置の第２の実施形態に関わるエミッタ電極５１の近傍を拡大して示す図である。
第２の実施形態が先の第１の実施形態と異なる点は、外部ベース８となる第２導電型不純物をドープした多結晶シリコン層の下部にあって、酸化シリコン膜からなる第１の絶縁膜７の方向に伸びる第２導電型不純物をドープした多結晶シリコン層１２の厚さが、第１の絶縁膜７からエピタキシャルベース層２０に近ずくに従って厚く構成されている点である。
第２導電型不純物をドープした多結晶シリコン層１２の厚さに傾斜を付すことによって外部ベースとコレクタ領域を挟む酸化膜からなる寄生容量を低減する効果を有するようになる。
【００２５】
（第３の実施形態）
図４は、本発明の半導体装置の第３の実施形態に関わるエミッタ電極５１の近傍を拡大して示す図である。
第３の実施形態が先の第１及び第２の実施形態と異なる点は、酸化シリコン膜からなる第１の絶縁膜７の方向に伸びる第２導電型不純物をドープした多結晶シリコン層１２の下部に、エピタキシャルベース層２０が入り込んだ構造となっている点である。
エピタキシャルベース層２０を第２導電型不純物をドープした多結晶シリコン層１２の下部に配置することにより、外部ベースとエピタキシャルベース層との接触を確実に得ることができる効果を有するようになる。
【００２６】
この場合、第１の絶縁膜７の方向に伸びる第２導電型不純物をドープした多結晶シリコン層１２の下部に入り込んだエピタキシャルベース層２０の厚さは、トランジスタ真性部４のエピタキシャルベース層２０とシリコンキャップ層１９及びリーク防止酸化層１８の合計厚さの２倍以下とするのが好ましい。すなわち、図４に於いてｂ≦２ａとするのが好ましい。
これは第２導電型不純物をドープした多結晶シリコン層１２の下部にエピタキシャルベース層２０を形成する場合には、窪みの上下面からエピタキシャル成長するので、窪みの高さをエピタキシャルベース層２０とシリコンキャップ層１９及びリーク防止酸化層１８の合計の厚さの２倍以下にしておけば窪みが全部埋まり、ボイドの発生を防ぐことができるからである。
【００２７】
（第４の実施形態）
図５は、本発明の第４の実施形態に関わる半導体装置の断面構造を示す図である。
第４の実施形態が先の第１ないし第３の実施形態と異なる点は、第１の絶縁膜７が３層構造となっている点である。すなわち、第１の絶縁膜７は単結晶半導体基板１側から順に酸化シリコン膜７−１、窒化シリコン膜７−２、酸化シリコン膜７−３の３層構造となっている。その他の部分の構造は先の第１ないし第３の実施形態のいずれであっても良い。
第１の絶縁膜７をこのような３層構造とすることにより、半導体を製造する際に窒化シリコン膜がウエットエッチングのストッパーとなるので、残存させる膜厚を正確に設定することができ、また、第２導電型不純物をドープした多結晶シリコンを熱処理する時に窒化シリコン膜がマスクとなり、コレクタへ与えるダメッジを少なくなるので、より高性能な半導体装置を得ることができるようになる。
【００２８】
【作用】
前記第１の実施形態ないし第４の実施形態で説明したように、エピタキシャルベース層２０に隣接して、外部ベース８となる第２導電型不純物をドープした多結晶シリコンの下部に、酸化シリコン膜からなる第１の絶縁膜７の方向に張り出した第２導電型不純物をドープした多結晶シリコン層１２を形成することにより、エピタキシャルベース層２０にボイドが発生するのを防止するとともに、第２導電型不純物をドープした多結晶シリコン層１２からエピタキシャルベース層２０へのドーパントの拡散距離を短くして、図６に斜線で示すように第２導電型不純物を広範囲にかつ均等に拡散させ、ＰＮ接合位置をエピタキシャルベース層２０の外部のトランジスタ真性部４の多結晶シリコン中に形成して、ジャンクションリークを防止するようにしたものである。
【００２９】
以下に上記のような半導体装置の製造方法について図面を用いて説明する。
図７から図２１は本発明の半導体装置の第１の製造方法を説明する工程断面図である。
先ず、図７に示すようにｐ型シリコンからなる単結晶半導体基板１に埋め込みサブコレクタ領域２及びコレクタ形成領域３を形成する。当該コレクタ形成領域３にはリン（Ｐ）がドープされており、選択イオン注入コレクタ（以後、ＳＩＣと略記する。）を形成する場合には、リン濃度は１×１０１６ｃｍ−３以下であり、ＳＩＣを形成しない場合には、リン濃度は３×１０１６〜１×１０１８ｃｍ−３であり、典型的には１×１０１７ｃｍ−３程度が望ましい。
【００３０】
続いて図８に示すように、ＬＯＣＯＳ法により素子間分離用のＬＯＣＯＳ酸化膜６を形成してコレクタ形成領域を分離し、トランジスタ真性部４及びコレクタ電極引き出し部５を形成する。そしてコレクタ電極引き出し部５にのみリンイオンを注入して熱処理を施すことにより、コレクタ補償を行う。
さらに図９に示すように、例えば熱酸化法により厚さ２００ｎｍ程度の酸化シリコン膜を形成し、第１の絶縁膜７とする。次いで厚さ２００ｎｍ程度の第２導電型不純物をドープした多結晶シリコン層を形成した後、これをパターニングして外部ベース８を形成する。さらに第２の絶縁膜９として、厚さ２００ｎｍ程度の例えばシリコン窒化物からなる絶縁膜を形成する。
ただし、これら第１の絶縁膜７及び第２の絶縁膜９の材質はそれぞれ酸化シリコン膜やシリコン窒化物に限らず、他の種類の絶縁膜を使用しても良い。
【００３１】
次に図１０に示すように、トランジスタ真性部を形成した部分にリソグラフィーによりパターニングを行い、第２の絶縁膜９及び外部ベース８をドライエッチングにより除去する。引き続き第１の絶縁膜７を厚さ５０〜１５０ｎｍだけ残してドライエッチングによる異方性エッチングを行い、その後１０〜５０ｎｍの厚さだけ残してウエットエッチングによる等方エッチングを行い、外部ベース８をなす多結晶シリコンの下部にある第１の絶縁膜７に窪み１０を形成する。この際、エッチング時間を制御することにより、窪みの高さを変化させることができる。
【００３２】
次に図１１に示すように、厚さ４０〜１２０ｎｍ程度の第２導電型不純物をドープした多結晶シリコン層１１を形成する。
さらに図１２に示すように、第２導電型不純物をドープした多結晶シリコ層１１を熱酸化し、層厚分全部を酸化させると、前記窪み１０の部分の第２導電型不純物をドープした多結晶シリコン層１１だけは酸化されずに残り、続く酸化膜のウエットエッチングにより酸化された部分のみがエッチング除去され、前記窪み１０の部分にのみ第２導電型不純物をドープした多結晶シリコン層１２が埋め込まれた形で形成される。この場合、第２導電型不純物をドープした多結晶シリコン層１１を、酸化シリコン膜より第２導電型不純物をドープした多結晶シリコン層の方のエッチングレートが速いガス組成のプラズマエッチングにより除去してもよい。
【００３３】
続いて図１３に示すように、コレクタ表面に薄く残留している酸化シリコンからなる第１の絶縁膜７を介してトランジスタ真性部にリンをイオン注入した後、熱処理を施してＳＩＣを形成する。なお、このＳＩＣは形成しなくても良い。
さらに、図１４に示すように、トランジスタ真性部表面の酸化シリコン膜からなる第１の絶縁膜７をウエットエッチングして除去し、トランジスタ真性部の多結晶シリコンからなるＳＩＣ１３面を露出させる。
【００３４】
続いて図１５に示すように、エピタキシャルベース膜２０を形成する。このエピタキシャルベース膜としては、Ｓｉ膜、ＳｉＧｅ膜あるいはＳｉＧｅＣ膜等が使用できる。例えば本製造工程では、コレクタ側からエミッタ側に向けてＧｅ濃度を２５ａｔ％から１５ａｔ％に濃度傾斜させ、ボロンを３×１０１９ｃｍ−３ドープしたＳｉＧｅ膜を１０ｎｍの厚さに堆積させることとする。そして再度ＳｉＧｅ膜表面にシリコンキャップ層１９を３０ｎｍ程度の厚さに形成し、７００℃の低温度で熱酸化を行い、シリコンキャップ層１９の表面を酸化させてリーク防止酸化層１８を形成する。
【００３５】
続いて図１６に示すように、フォトレジスト１７を基板全面に塗布した後、エッチバックを行いトランジスタ真性部にのみフォトレジスト１７を残す。さらにリーク防止酸化層１８、シリコンキャップ層１９及びエピタキシャルベース膜２０を順次ウエットエッチングして除去し、リーク防止酸化層１８、シリコンキャップ層１９及びエピタキシャルベース層２０を残し、フォトレジスト１７を除去する。なお、以後は便宜上これらＳｉＧｅからなるエピタキシャルベース層２０、シリコンキャップ層１９及びリーク防止酸化層１８の３層を総称してエピタキシャルベース層２０と称することとする。
【００３６】
続いて図１７に示すように、サイドウオール酸化シリコン膜２１及びサイドウオールシリコン膜を順次形成し、サイドウオールシリコン膜をドライエッチングし、側壁にのみサイドウオールシリコン膜２２を形成する。続いてサイドウオール酸化シリコン膜をドライエッチングにより厚さ５０ｎｍ程度残してエッチング除去して、サイドウオール酸化シリコン膜２１を形成する。ここでサイドウオール酸化シリコン膜を使用したが、酸化シリコン膜に替えて絶縁性でしかもシリコンとの選択エッチングが可能であれば、他の材質を用いることもできる。
そして図１８に示すように、残ったサイドウオール酸化シリコン膜２１をウエットエッチングにより除去し、シリコンキャップ層を露出させる。
【００３７】
次に図１９に示すように、コレクタ部の窒化シリコン膜からなる第２の絶縁膜９をパターニングにより除去し、続いて高濃度にリンまたは砒素がドープされた多結晶シリコンを厚さ２００ｎｍ程度形成して、パターニングを施してコレクタ２３及びエミッタ２４を形成する。この際、コレクタ２３及びエミッタ２４のパターニングに使用したフォトレジスト２５は除去せずに残しておく。
【００３８】
続いて図２０に示すように、前記フォトレジストをマスクとして窒化シリコン膜からなる第２の絶縁膜９をパターニングして除去し、外部ベース８を露出させる。この露出した外部ベース８とコレクタ２３及びエミッタ２４の表面にのみチタンサリサイド法によりチタンシリサイド層２６を形成する。そしてドライブイン熱処理を施してエミッタ２４からシリコンキャップ層に向けてリンを拡散させて、エミッタ領域２７を形成する。なお、このドライブイン熱処理とチタンサリサイド法のための熱処理は、同時に行っても構わない。
【００３９】
最後に図２１に示すように、層間絶縁膜２８を介してエミッタ、コレクタ及びベース取り出し用のメタル電極２９を形成して、バイポーラトランジスタとしての半導体装置の構成が完了する。
【００４０】
図２２から図２８は本発明の半導体装置の別の製造方法を説明する工程断面図である。これらのうち図２２及び図２３の工程は、先の第１の製造方法の図７及び図８の工程と同一である。
すなわち先ず、図２２に示すようにｐ型のシリコンからなる単結晶半導体基板３１に埋め込みサブコレクタ領域３２及びコレクタ形成領域３３を形成する。
続いて図２３に示すように、ＬＯＣＯＳ法により素子間分離用のＬＯＣＯＳ酸化膜３６を形成してコレクタ形成領域を分離し、トランジスタ真性部３４及びコレクタ電極引き出し部３５を形成する。そしてコレクタ電極引き出し部３５にのみリンイオンを注入して熱処理を施すことにより、コレクタ補償を行う。
さらに図２４に示すように、３層構造からなる第１の絶縁膜３７を形成する。先ず、熱酸化法により厚さ２０ｎｍ程度の酸化シリコン膜３７−１を形成し、次いで厚さ３０ｎｍ程度の窒化シリコン膜３７−２を形成し、最後に再び厚さ１５０ｎｍ程度の酸化シリコン膜３７−３を形成し、これら３層を合わせて第１の絶縁膜３７とする。
次いで厚さ２００ｎｍ程度の第２導電型不純物をドープした多結晶シリコン層を形成した後、これをパターニングして外部ベース３８を形成する。さらに第２の絶縁膜３９として、厚さ２００ｎｍ程度のシリコン窒化物からなる絶縁膜を形成する。
【００４１】
次に図２５に示すように、トランジスタ真性部を形成した部分にリソグラフィーによりパターニングを行い、第２の絶縁膜３９及び外部ベース３８をドライエッチングにより除去する。引き続き第１の絶縁膜３７の最上層の酸化シリコン膜３７−３をドライエッチングによる異方性エッチングを行い、その後ウエットエッチングによる等方エッチングを行い、外部ベース３８の下部にある第１の絶縁膜の最上層である酸化シリコン膜３７−３に窪み４０を形成する。この際、第１の絶縁膜３７の中間の層である窒化シリコン膜３７−２がエッチングストップ層として作用するので、窪みの深さを正確に設定することができる。また、エッチング時間を制御することにより、窪みの奥行きを変化させることができる。
【００４２】
次に図２６に示すように、厚さ３０〜１２０ｎｍ程度の第２導電型不純物をドープした多結晶シリコン層４１を形成する。そして図２７に示すように、フッ化水素（ＨＦ）＋ヨウ素酸（ＨＩＯ３  ）＋水（Ｈ２  Ｏ）のエッチャントを使用してウエットエッチングを行うと、窒化シリコン膜より第２導電型不純物をドープした多結晶シリコン層の方のエッチング速度の速いガス組成でプラズマエッチングし、多結晶シリコン４１のみがエッチング除去されて、外部ベース３８の下面に接し、第１の絶縁膜３７のうち酸化シリコン膜３７−３の窪み４０内で酸化シリコン膜３７−３の方向に張り出した第２導電型不純物をドープした多結晶シリコン層４２が形成される。この場合、第２導電型不純物をドープした多結晶シリコン層４１を熱酸化し、ＨＦ系のエチンャントにより除去して、第２導電型不純物をドープした多結晶シリコン層を除去してもよい。
【００４３】
以後のプロセスは前述の図１５から図２１に記載の通り、ＳｉＧｅ等からなるエピタキシャルベース層４４を形成し、サイドウオール４５を形成し、コレクタ４６、エミッタ４７及びベース４８となる多結晶シリコンを形成し、パターニングした後各メタル電極４９を形成して、図２８に示すバイポーラトランジスタとしての半導体装置の構成が完了する。図２８中第１の絶縁膜を構成するのは酸化シリコン膜３７−１，窒化シリコン膜３７−２及び酸化シリコン膜３７−３の３層である。また、４２は窪み中に形成された第２導電型不純物をドープした多結晶シリコンである。
【００４４】
【発明の効果】
本発明の半導体装置によれば、大きな窪みをエピタキシャルベース膜で埋める必要が無くなるので、窪みの部分にボイドが発生することが無く、また真性ベース膜が常に広い領域で外部ベースの多結晶シリコン膜とＳｉＧｅエピタキシャルベース膜を介し接しているため、外部ベース抵抗が大きくなることはない。
また、コレクタ直近まで外部ベース層があるので、外部ベース層の多結晶部分は勿論のこと、エピタキシャルベース層にも外部ベース層からボロンが容易に拡散することが可能となる。このためＰＮ接合位置は全てエピタキシャル成長した単結晶シリコン内に存在するようになるので、電流のリークを生じることもなく、高周波特性に優れた高性能バイポーラトランジスタとすることができるようになる。
また、本発明の半導体装置の製造方法によれば、エピタキシャルベース層の厚さを薄くして外部ベース層下の絶縁層の厚さを厚くしてもボイドの発生が無く、接触抵抗の低いエミッタ構造を確実に形成することが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体装置の断面構造の一例を示す図である。
【図２】本発明の半導体装置の第１の実施形態のエミッタ部分を拡大して拡大して示す図である。
【図３】本発明の半導体装置の第２の実施形態のエミッタ部分を拡大して拡大して示す図である。
【図４】本発明の半導体装置の第３の実施形態のエミッタ部分を拡大して拡大して示す図である。
【図５】本発明の第４の実施形態に係わる半導体装置の断面構造を示す図である。
【図６】本発明の半導体装置の機能を説明する図である。
【図７】本発明の半導体装置の製造方法の一例を示す工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８に続く工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】図１２に続く工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】図１４に続く工程断面図である。
【図１６】図１５に続く工程断面図である。
【図１７】図１６に続く工程断面図である。
【図１８】図１７に続く工程断面図である。
【図１９】図１８に続く工程断面図である。
【図２０】図１９に続く工程断面図である。
【図２１】図２０に続く工程断面図である。
【図２２】本発明の半導体装置の他の製造方法を示す工程断面図である。
【図２３】図２２に続く工程断面図である。
【図２４】図２３に続く工程断面図である。
【図２５】図２４に続く工程断面図である。
【図２６】図２５に続く工程断面図である。
【図２７】図２６に続く工程断面図である。
【図２８】図２７に続く工程断面図である。
【図２９】従来の半導体装置の断面構造の一例を示す図である。
【図３０】従来の半導体装置のエミッタ部分を拡大して示す図である。
【図３１】従来の半導体装置の機能を説明する図である。
【符号の説明】
１，３１・・・・・単結晶半導体基板、２，３２・・・・・埋め込みサブコレクタ領域、３，３３・・・・・コレクタ形成領域、４，３４・・・・・トランジスタ真性部、  ５，３５・・・・・コレクタ電極引き出し部、６，３６・・・・・ＬＯＣＯＳ酸化膜、７，３７・・・・・第１の絶縁膜、８，３８・・・・・外部ベース、９，３９・・・・・第２の絶縁膜膜、１０，４０・・・・・窪み、１２・・・・・  第２導電型不純物をドープした多結晶シリコン層、１７・・・・・フォトレジスト、１８・・・・・リーク防止酸化層、１９・・・・シリコンキャップ層、２０・・・・・エピタキシャルベース層、  ２１・・・・・サイドウオール酸化シリコン膜、２２・・・・・サイドウオールシリコン膜、２３・・・・・コレクタ、２４・・・・・エミッタ、２６・・・・・チタンシリサイド層  、２７・・・・・エミッタ領域、２８・・・・・層間絶縁膜、４１，４２・・・・・第２導電型不純物をドープした多結晶シリコン層、５０・・・・・半導体装置、５１・・・・・エミッタ電極、５２・・・・・ベース電極、５３・・・・・コレクタ電極、  １０１・・・・・シリコン基板、１０２・・・・・埋め込みサブコレクタ領域、  １０３・・・・・コレクタ形成領域、１０５・・・・・ＬＯＣＯＳ法による酸化膜、１０６  ・・・・・第１の絶縁膜、  １０７・・・・・外部ベース、１０８・・・・・  第２の絶縁膜膜、  １１１・・・・・エピタキシャルベース層、１１３・・・・・エミッタ、１１４・・・・・エミッタ領域、１１７・・・・・ボイド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004343001.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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