(57)【要約】【課題】情報としての電荷を安定して保持することのできる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置では、それぞれ異なる電圧を発生させる３つのワード線電圧発生回路１１ａ〜１１ｃが設けられている。３つの異なる電圧の中から、あらかじめ１つの電圧を選択するための電圧選択回路１３が設けられている。下層のシリコン酸化膜５ａの膜厚が上層のシリコン酸化膜５ｃの膜厚よりも薄く形成されたＯＮＯ膜５ではあらかじめワード線電圧発生回路１１ａが選択されて、書き込み動作の際に通常の９Ｖよりも低い７Ｖの電圧が印加され、上層のシリコン酸化膜５ｃの膜厚が下層のシリコン酸化膜５ａの膜厚よりも薄く形成されたＯＮＯ膜５ではあらかじめワード線電圧発生回路１１ｂが選択されて、通常の９Ｖよりも高い１１Ｖの電圧が印加される。【選択図】　　　　図１
2004071094.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に間隔を隔てて形成された１対の不純物領域、前記１対の不純物領域によって挟まれた前記半導体基板の領域上に形成された第１絶縁膜、前記第１絶縁膜上に形成され情報としての電荷が蓄積される第２絶縁膜、前記第２絶縁膜上に形成された第３絶縁膜および前記第３絶縁膜上に形成され前記第２絶縁膜に対して電荷の移動を制御するための電極部を含むメモリセルと、
前記電極部に、情報の書き込み動作の際に前記第２の絶縁膜の膜厚方向略中央部分に電荷を蓄積するための所定の電圧を供給する電圧印加回路と
を有し、
前記電圧印加回路は、前記第１の絶縁膜の膜厚と前記第３の絶縁膜の膜厚との関係に応じて、前記所定の電圧をあらかじめ選択する電圧選択回路を備えた、不揮発性半導体記憶装置。
【請求項２】
前記電圧印加回路は、
前記第１絶縁膜の膜厚と前記第３絶縁膜の膜厚とが実質的に同じ場合において選択される第１の電圧を発生する第１の電圧発生回路と、
前記第１の電圧よりも低い第２の電圧を発生する第２の電圧発生回路と、
前記第１の電圧よりも高い第３の電圧を発生する第３の電圧発生回路と
を含み、
前記電圧選択回路では、前記第１の電圧、前記第２の電圧および前記第３の電圧のうちのいずれかの電圧が選択される、請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電圧印加回路は、
第１の電圧を発生する第１の電圧発生回路と、
前記第１の電圧を抵抗分割により前記所定の電圧を発生する分圧回路と
を含み、
前記電圧選択回路では前記分圧回路の分圧が調整されて、前記第１絶縁膜の膜厚と前記第３絶縁膜の膜厚とが実質的に同じ場合において前記電極部に印加すべき第１の電圧、前記第１の電圧よりも低い第２の電圧および前記第１の電圧よりも高い第３の電圧のうちのいずれかの電圧が選択される、請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１絶縁膜の膜厚が前記第３絶縁膜の膜厚よりも薄い場合には前記第２の電圧が設定された、請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第３絶縁膜の膜厚が前記第１絶縁膜の膜厚よりも薄い場合には前記第３の電圧が設定された、請求項２または３に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に関し、特に、酸化膜、窒化膜および酸化膜の積層膜（以下「ＯＮＯ膜」と記す。）を有するメモリセルを備えた不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一形態であるＭＯＮＯＳ（Ｍｅｔａｌ　ＯｘｙＮｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置には、図１３に示すように、１つのメモリセル１１０にて２ビットの情報を扱うことが可能なＮＲＯＭ（Ｎｉｔｒｉｄｅｄ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）１２０と呼ばれるものがある。
【０００３】
個々のメモリセルにおいては、たとえば図１４に示すように、半導体基板１０１上にシリコン酸化膜１０５ａ、１０５ｃおよびシリコン窒化膜１０５ｂからなるＯＮＯ膜１０５が形成されている。このＯＮＯ膜１０５はフローティングゲート構造を有し、ＯＮＯ膜１０５を構成する３層の膜のうちシリコン窒化膜１０５ｂがフローティングゲートとなる。
【０００４】
そのＯＮＯ膜１０５を挟んで位置する半導体基板１０１の一方の領域と他方の領域とに、ソース／ドレイン領域としての１対の不純物領域１０３ａ、１０３ｂが形成されている。ＯＮＯ膜１０５の上には、たとえばポリシリコン膜またはポリサイド構造のコントロールゲート電極１０７が形成されている。
【０００５】
情報は、シリコン窒化膜１０５ｂにおける１対の不純物領域１０３ａ、１０３ｂのうちの一方の不純物領域１０３ａの側に位置する部分と他方の不純物領域１０３ｂの側に位置する部分との２箇所に、チャネルホットエレクトロン（以下、単に「電子」と記す。）をそれぞれ個々に注入することによって書き込まれることになる。これにより、１つのセルにて２ビットの情報を扱うことができる。
【０００６】
次に、この不揮発性半導体記憶装置の情報の書き込み動作について説明する。まず、図１４に示すように、最初の状態ではメモリセルには情報は書き込まれておらず、メモリセルのコントールゲート電極７、１対の不純物領域３ａ、３ｂおよび半導体基板１のそれぞれに０Ｖの電圧が印加された状態にある。
【０００７】
次に、図１３に示すように、ロウデコーダ１１５によりワード線ＷＬ１が選択されて、メモリセル１１０のコントロールゲート電極１０７がワード線電圧発生回路１１１に接続される。カラムデコーダ１１７によりビット線ＢＬ２、ＢＬ３が選択される。
【０００８】
これにより、図１５に示すように、コントールゲート電極１０７には所定の９Ｖの電圧が印加される。不純物領域１０３ａには０Ｖの電圧が印加され、不純物領域１０３ｂには５Ｖの電圧が印加される。
【０００９】
このとき、不純物領域１０３ａから不純物領域１０３ｂに向かって電子が流れ、不純物領域１０３ｂの近傍においてチャネルホットエレクトロンとなった電子１２１がＯＮＯ膜１０５中のシリコン窒化膜１０５ｂに注入される。
【００１０】
その後、図１６に示すように、コントールゲート電極１０７、１対の不純物領域１０３ａ、１０３ｂおよび半導体基板１０１のそれぞれに０Ｖの電圧が印加される。
【００１１】
図１６に示す状態においては、シリコン窒化膜１０５ｂのうち不純物領域１０３ｂの側に位置する部分に注入された電子１２１は、その位置から不純物領域１０３ａの側に向かって移動することはない。このようにして、１つのメモリセル１１０において１ビットの情報が書き込まれたことになる。
【００１２】
次に、その１つのメモリセル１１０にさらに１ビットの情報を書き込む動作について説明する。まず、図１７に示す１ビットの情報が書き込まれた状態（図１６に示す状態と同じ状態）から、前述した動作と同様に、カラムデコーダ１１７により、メモリセル１１０のビット線ＢＬ２とビット線ＢＬ３が選択される。そして、ロウデコーダ１１５により、コントロールゲート電極１０７がワード線電圧発生回路１１１に接続される。
【００１３】
これにより、図１８に示すように、コントールゲート電極１０７には所定の９Ｖの電圧が印加される。不純物領域１０３ａには５Ｖの電圧が印加され、不純物領域１０３ｂには０Ｖの電圧が印加される。
【００１４】
このとき、不純物領域１０３ｂから不純物領域１０３ａに向かって電子が流れ、不純物領域１０３ａの近傍においてチャネルホットエレクトロンとなった電子１２１がＯＮＯ膜１０５中のシリコン窒化膜５ｂに注入される。その後、図１９に示すように、メモリセルのコントールゲート電極１０７、１対の不純物領域１０３ａ、１０３ｂおよび半導体基板１０１のそれぞれに０Ｖの電圧が印加される。
【００１５】
図１９に示す状態においては、シリコン窒化膜１０５ｂのうち不純物領域１０３ａの側に位置する部分に注入された電子１２１は、その位置から不純物領域１０３ｂの側に向かっては移動することはない。このようにして、この不揮発性半導体記憶装置の１つのメモリセル１１０において２ビットの情報が書き込まれることになる。
【００１６】
【発明が解決しようとする課題】
しかしながら、上述した従来の不揮発性半導体記憶装置では次のような問題点があった。一般に半導体装置の各製造工程においては製造ばらつきが伴う。上述した不揮発性半導体記憶装置のＯＮＯ膜１０５を形成する際に、シリコン窒化膜１０５ｂを上方と下方とから挟み込むシリコン酸化膜１０５ａ、１０５ｃは、通常ではそれぞれの膜厚が同じ膜厚になるように形成される。
【００１７】
ところが、シリコン酸化膜を形成する工程において膜厚にばらつきが生じると、たとえば図２０に示すように、下層のシリコン酸化膜１０５ａの膜厚が上層のシリコン酸化膜１０５ｃの膜厚よりも薄く形成されることがある。あるいはその反対に、図２１に示すように、上層のシリコン酸化膜１０５ｃの膜厚が下層のシリコン酸化膜１０５ａの膜厚よりも薄く形成されることがある。
【００１８】
下層のシリコン酸化膜１０５ａの膜厚が上層のシリコン酸化膜１０５ｃの膜厚よりも薄く形成されたＯＮＯ膜１０５を有する不揮発性半導体記憶装置に対して書き込み動作が行なわれる場合には、図２２に示すように、不純物領域１０３ｂの近傍においてチャネルホットエレクトロンとなった電子１２１が、シリコン窒化膜５ｂのうち上層のシリコン酸化膜１０５ｃの近傍に位置する部分に注入されるか、または、シリコン酸化膜１０５ｃの部分に注入されることになる。
【００１９】
これにより、図２３に示すように、電子１２１は当該部分に蓄積（トラップ）された状態になる。
【００２０】
一方、上層のシリコン酸化膜１０５ｃの膜厚が下層のシリコン酸化膜１０５ａの膜厚よりも薄く形成されたＯＮＯ膜１０５を有する不揮発性半導体記憶装置に対して書き込み動作が行なわれる場合には、図２４に示すように、不純物領域１０３ｂの近傍においてチャネルホットエレクトロンとなった電子１２１が、シリコン窒化膜５ｂのうち下層のシリコン酸化膜１０５ａの近傍に位置する部分に注入されるか、または、シリコン酸化膜１０５ａの部分に注入されることになる。
【００２１】
これにより、図２５に示すように、電子１２１は当該部分に蓄積（トラップ）された状態になる。
【００２２】
このような状態では、シリコン窒化膜１０５ｂ中に電子１２１を安定して保持することができなくなり、たとえば長時間放置した場合には電子１２１がシリコン酸化膜１０５ａ、１０５ｃの近傍の部分からリークすることがあった。また、シリコン窒化膜１０５ｂにおいて一方の側に注入された電子１２１が、他方の側に向かって移動することがあった。
【００２３】
その結果、記憶特性が低下して不揮発性半導体記憶装置の信頼性が損なわれることになった。
【００２４】
本発明は上記問題点を解決するためになされたものであり、その目的は情報としての電荷を安定して保持することのできる不揮発性半導体記憶装置を提供することである。
【００２５】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、メモリセルと電圧印加回路とを有している。メモリセルは、半導体基板の主表面に間隔を隔てて形成された１対の不純物領域、その１対の不純物領域によって挟まれた半導体基板の領域上に形成された第１絶縁膜、その第１絶縁膜上に形成され情報としての電荷が蓄積される第２絶縁膜、その第２絶縁膜上に形成された第３絶縁膜およびその第３絶縁膜上に形成され第２絶縁膜に対して電荷の移動を制御するための電極部を含んでいる。電圧印加回路は、電極部に、情報の書き込み動作の際に第２の絶縁膜の膜厚方向略中央部分に電荷を蓄積するための所定の電圧を供給する。その電圧印加回路は、第１の絶縁膜の膜厚と第３の絶縁膜の膜厚との関係に応じて、所定の電圧をあらかじめ選択する電圧選択回路を備えている。
【００２６】
この構造によれば、第１絶縁膜の膜厚と第３絶縁膜の膜厚にばらつきが生じた場合および第１絶縁膜の膜厚と第３絶縁膜の膜厚との関係を積極的に変えたい場合に、その膜厚の関係に応じて複数の異なる電圧の中から、書き込み動作の際に情報としての電荷を第２絶縁膜における膜厚方向のほぼ中央付近に捉えてこれを保持するための電極部に印加すべき所定の電圧が、電圧選択回路によってあらかじめ選択されている。これにより、書き込み動作によって記憶された情報の保持特性の安定化が図られて、不揮発性半導体記憶装置の信頼性を向上することができる。
【００２７】
具体的に、電圧印加回路は、第１絶縁膜の膜厚と第３絶縁膜の膜厚とが実質的に同じ場合において選択される第１の電圧を発生する第１の電圧発生回路と、その第１の電圧よりも低い第２の電圧を発生する第２の電圧発生回路と、第１の電圧よりも高い第３の電圧を発生する第３の電圧発生回路とを含み、電圧選択回路では、第１の電圧、第２の電圧および第３の電圧のうちのいずれかの電圧が選択されることが好ましい。
【００２８】
特に、第１絶縁膜の膜厚が第３絶縁膜の膜厚よりも薄い場合には、通常の第１の電圧よりも低い第２の電圧が印加されることが好ましい。
【００２９】
この場合には、情報としての電荷が電極部に向かって引きつけられる力が弱められるため、電荷が第２絶縁膜において電極部の側に引き付けられることが抑制されて、第２絶縁膜における膜厚方向のほぼ中央付近に電荷が蓄積されることになる。
【００３０】
反対に、第３絶縁膜の膜厚が第１絶縁膜の膜厚よりも薄い場合には、通常の第１の電圧よりも高い第３の電圧が印加されることが好ましい。
【００３１】
この場合には、情報としての電荷が電極部に向かって引きつけられる力が強められるため、電荷が第２絶縁膜において電極部の側に積極的に引き付けられて、第２絶縁膜における膜厚方向のほぼ中央付近に電荷が蓄積されることになる。
【００３２】
また、電圧印加回路は、第１の電圧を発生する第１の電圧発生回路と、その第１の電圧を抵抗分割により所定の電圧を発生する分圧回路とを含み、電圧選択回路ではその分圧回路の分圧が調整されて、第１絶縁膜の膜厚と第３絶縁膜の膜厚とが実質的に同じ場合において電極部に印加すべき第１の電圧、第１の電圧よりも低い第２の電圧および第１の電圧よりも高い第３の電圧のうちのいずれかの電圧が選択されることが好ましい。
【００３３】
この場合には、第１絶縁膜の膜厚と第３絶縁膜の膜厚との膜厚差の程度に応じて、分圧回路によって第２の電圧または第３の電圧がより精密に選択される。
【００３４】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る不揮発性半導体記憶装置について説明する。図１に示すように、この不揮発性半導体記憶装置では、情報としての電子が保持されるメモリセル、特定のメモリセル１０への情報の入出力を選択するためのロウデコーダ１５およびカラムデコーダ１７、情報の入出力を増幅させるセンスアンプ１９およびワード線に印加する電圧を発生するワード線電圧発生回路１１ａ〜１１ｃが設けられている。
【００３５】
特に、この不揮発性半導体記憶装置ではワード線電圧発生回路として、それぞれ異なる電圧を発生させる３つのワード線電圧発生回路Ａ、Ｂ、Ｃ（１１ａ〜１１ｃ）が設けられている。また、これら３つの異なる電圧の中からメモリセル１０のＯＮＯ膜をなす２層のシリコン酸化膜の膜厚に応じて、適切な一つの電圧を選択するための電圧選択回路１３が設けられている。
【００３６】
その各ワード線電圧発生回路１１ａ〜１１ｃは、図２に示すように、たとえばパルス発生回路１２およびダイオード等を有する所定の昇圧回路により構成される。パルス発生回路１２の周波数を変えたり、ダイオードのサイズを変えることによって発生する電圧が変えられる。
【００３７】
この不揮発性半導体記憶装置では、具体的に異なる３つの電圧として７Ｖ、９Ｖおよび１１Ｖの電圧が用意されている。通常、ＯＮＯ膜をなす２層のシリコン酸化膜の膜厚が実質的に同じ膜厚になるように形成され、この場合には９Ｖの電圧が選択される。
【００３８】
しかしながら、シリコン酸化膜の膜厚にばらつきが生じた場合には、そのシリコン酸化膜の膜厚に応じて１１Ｖまたは７Ｖの電圧が選択される。各ワード線電圧発生回路１１ａ〜１１ｃは、電圧選択回路１３によりあらかじめ選択される。この電圧選択回路１３はプログラム可能な回路であり、たとえば図３に示すように、所定のヒューズ素子１４により構成されている。
【００３９】
所定のヒューズ素子１４のうち特定のヒューズ素子を切断することによって、３つのワード線電圧発生回路１１ａ〜１１ｃの中から適切な一つのワード線電圧発生回路１１ａ〜１１ｃが選択されることになる。
【００４０】
次に、１つのメモリセル１０の具体的な構造について説明する。図４に示すように、半導体基板１上にシリコン酸化膜５ａ、５ｃおよびシリコン窒化膜５ｂからなるＯＮＯ膜５が形成されている。ＯＮＯ膜５はフローティングゲート構造を有し、シリコン窒化膜５ｂがフローティングゲートとなる。
【００４１】
そのＯＮＯ膜５を挟んで位置する半導体基板１の一方の領域と他方の領域とには、ソース／ドレイン領域としての１対の不純物領域３ａ、３ｂが形成されている。ＯＮＯ膜５の上には、たとえばポリシリコン膜またはポリサイド構造のコントロールゲート電極７が形成されている。
【００４２】
上述したように、通常ＯＮＯ膜５をなすシリコン酸化膜５ａ、５ｃは実質的にそれぞれ同じ膜厚になるように形成される。ところが、シリコン酸化膜を形成する工程では製造上のばらつきが生じることがある。
【００４３】
そこで、シリコン酸化膜の膜厚にばらつきが生じた場合とその場合の書き込み動作について説明する。なお、ＯＮＯ膜５におけるシリコン酸化膜５ａ、５ｃの膜厚は、たとえば、生産管理のためにロットとともに成膜されるモニターウェハの膜厚データを参照することができる。また、実際に成膜されたウェハ（製品ウェハ）の膜厚を測定することによっても把握される。
【００４４】
まず、図５に示すように、下層のシリコン酸化膜５ａの膜厚が上層のシリコン酸化膜５ｃの膜厚よりも薄く形成されたＯＮＯ膜５を有する不揮発性半導体記憶装置を想定する。
【００４５】
この場合には、このメモリセル１０に接続されたワード線に印加する電圧としては通常の９Ｖよりも低い７Ｖが好ましく、そのためにワード線電圧発生回路Ａ（１１ａ）が選択される。ワード線電圧発生回路Ａ（１１ａ）の選択は、電圧選択回路１３を構成するヒューズ素子１４のうち２つのヒューズが切断されることによって行なわれる。
【００４６】
このようにしてあらかじめ所定のワード線電圧発生回路Ａ（１１ａ）が選択された不揮発性半導体記憶装置に対して、図１に示すように、ロウデコーダ１５によりワード線ＷＬ１が選択されて、メモリセル１０のコントロールゲート電極７がワード線電圧発生回路Ａ（１１ａ）に接続される。また、カラムデコーダ１７によりビット線ＢＬ２、ＢＬ３が選択される。
【００４７】
これにより、図６に示すように、コントールゲート電極７には７Ｖの電圧が印加される。不純物領域３ａには０Ｖの電圧が印加され、不純物領域３ｂには５Ｖの電圧が印加される。
【００４８】
このとき、不純物領域３ａから不純物領域３ｂに向かって電子が流れ、不純物領域３ｂの近傍においてチャネルホットエレクトロンとなった電子２１がＯＮＯ膜５中のシリコン窒化膜５ｂに注入される。
【００４９】
この場合、コントロールゲート電極７には通常の電圧（９Ｖ）よりも低い電圧（７Ｖ）が印加されていることによって、電子２１がコントロールゲート電極７に向かって引きつけられる力は弱くなる。
【００５０】
そのため、コントロールゲート電極７に通常の９Ｖを印加させた場合に比べて、電子２１がシリコン窒化膜５ｂ中においてコントロールゲート電極７の側に引き付けられることが抑制される結果、図７に示すように、シリコン窒化膜５ｂにおける膜厚方向（高さ方向）のほぼ中央付近に電子２１が捉えられることになる。
【００５１】
このようにして、ＯＮＯ膜５における下層のシリコン酸化膜５ａの膜厚が上層のシリコン酸化膜５ｃの膜厚よりも薄く形成された場合であっても、情報としての電子２１がシリコン窒化膜５ｂにおける膜厚方向のほぼ中央付近に捉えられて保持されることになる。
【００５２】
次に、図８に示すように、上層のシリコン酸化膜５ｃの膜厚が下層のシリコン酸化膜５ａの膜厚よりも薄く形成されたＯＮＯ膜５を有する不揮発性半導体記憶装置を想定する。
【００５３】
この場合には、このメモリセル１０に接続されたワード線に印加する電圧としては通常の９Ｖよりも高い１１Ｖが好ましく、そのためにワード線電圧発生回路Ｃ（１１ｃ）が選択される。ワード線電圧発生回路Ｃ（１１ｃ）選択は、電圧選択回路１３を構成するヒューズ素子１４のうち２つのヒューズが切断されることによって行なわれる。
【００５４】
このようにしてあらかじめ所定のワード線電圧発生回路Ｃ（１１ｃ）が選択された不揮発性半導体記憶装置に対して、図９に示すように、コントールゲート電極７には１１Ｖの電圧が印加される。不純物領域３ａには０Ｖの電圧が印加され、不純物領域３ｂには５Ｖの電圧が印加される。
【００５５】
このとき、不純物領域３ａから不純物領域３ｂに向かって電子が流れ、不純物領域３ｂの近傍においてチャネルホットエレクトロンとなった電子２１がＯＮＯ膜５中のシリコン窒化膜５ｂに注入される。
【００５６】
この場合、コントロールゲート電極７には通常の電圧（９Ｖ）よりも高い電圧（１１Ｖ）が印加されていることによって、電子２１がコントロールゲート電極７に向かって引きつけられる力が強められる。
【００５７】
そのため、コントロールゲート電極７に通常の９Ｖを印加させた場合に比べて、電子２１がシリコン窒化膜５ｂ中においてコントロールゲート電極７の側に積極的に引き付けられる結果、図１０に示すように、シリコン窒化膜５ｂにおける膜厚方向のほぼ中央付近に電子が捉えられることになる。
【００５８】
このようにして、ＯＮＯ膜５における上層のシリコン酸化膜５ｃの膜厚が下層のシリコン酸化膜５ａの膜厚よりも薄く形成された場合であっても、情報としての電子２１がシリコン窒化膜５ｂにおける膜厚方向のほぼ中央付近に捉えられて保持されることになる。
【００５９】
以上のようにして、ＯＮＯ膜５におけるシリコン酸化膜５ａ、５ｃの膜厚にばらつきが生じた場合でも、シリコン酸化膜の膜厚の関係に応じてコントロールゲート電極７に印加する電圧をあらかじめ選択することによって、書き込み動作の際に情報としての電子をシリコン窒化膜５ｂにおける膜厚方向のほぼ中央付近に捉えてこれを保持することができる。
【００６０】
その結果、シリコン窒化膜５ｂ中に電子が安定して保持されて記憶特性の安定化を図ることができて、不揮発性半導体記憶装置の信頼性を向上することができる。
【００６１】
実施の形態２
ここでは、ワード線に印加すべき電圧をさらに精密に制御することができる不揮発性半導体記憶装置について説明する。
【００６２】
図１１に示すように、この不揮発性半導体記憶装置では、特に、ワード線に所定の電圧を印加するための回路として、１つのワード線電圧発生回路１１と分圧回路２２が設けられている。分圧回路２２は所定の抵抗１６により構成されて、ワード線電圧発生回路１１にて発生した電圧は、その抵抗１６を分割することにより分圧される。
【００６３】
なお、これ以外の構成については前述した不揮発性半導体記憶装置と同様なので、同一部材には同一符号を付し、その説明を省略する。
【００６４】
図１１に示すように、この分圧回路２２はワード線電圧発生回路１１とロウデコーダ１５との間に接続されている。ワード線電圧発生回路１１では、コントロールゲート電極７に印加される電圧のうちの最も高い電圧が発生するよう構成されている。ワード線電圧発生回路１１にて発生した電圧は分圧回路２２により所定の電圧にまで降圧されて、ロウデコーダ１５を経て所定のメモリセルのコントロールゲート電極に印加されることになる。
【００６５】
図１２に示すように、その分圧回路２２では、たとえば１ＫΩ、２ＫΩ…１０ＫΩの１０本の各抵抗体１６ａ、１６ｂ…が並列に接続されている。このように並列に接続された抵抗体１６ａ、１６ｂ…の中からコントロールゲート電極７に印加すべき電圧に応じて最も適切な抵抗体の組が、電圧選択回路１３によって選択されることになる。なお、他の抵抗体については電圧降下に寄与しないように対応するヒューズ素子１８ａ、１８ｂ…が切断される。
【００６６】
たとえば、ＯＮＯ膜５において下層のシリコン酸化膜５ａが上層のシリコン酸化膜５ｃよりも薄く形成された場合（図５参照）には、前述した不揮発性半導体記憶装置では、ワード線電圧発生回路Ａが選択されることでコントロールゲート電極には７Ｖの電圧が一律に印加されることになる。
【００６７】
ところが、下層のシリコン酸化膜５ａが上層のシリコン酸化膜５ｃよりも薄く形成される場合であっても、下層のシリコン酸化膜５ａと上層のシリコン酸化膜５ｃとの膜厚差が比較的小さい場合もある。
【００６８】
この不揮発性半導体記憶装置では、このような膜厚差が比較的小さい場合には７Ｖよりも高く、通常の９Ｖよりも低い所定の電圧を印加することができるように分圧回路２２の抵抗体１６ａ、１６ｂ…があらかじめ選択される。
【００６９】
同様にして上層のシリコン酸化膜５ｃが下層のシリコン酸化膜５ａよりも薄く形成される場合に、下層のシリコン酸化膜５ａと上層のシリコン酸化膜５ｃとの膜厚差が比較的小さい場合には、１１Ｖよりも低く９Ｖよりも高い所定の電圧が印加されるように分圧回路２２の抵抗体１６ａ、１６ｂ…があらかじめ選択される。
【００７０】
このように、ＯＮＯ膜５のシリコン酸化膜５ａ、５ｃの膜厚の態様により抵抗回路１６の抵抗体１６ａ、１６ｂ…を選択することによって、書き込み動作の際に電子をシリコン窒化膜５ｂにおける膜厚の中央付近に確実に捉えるための最適の電圧をあらかじめ精密に設定することができる。
【００７１】
このようにして設定された電圧を書き込み動作の際にコントロールゲート電極７に印加することで、情報としての電子がシリコン窒化膜５ｂにおける膜厚の中央付近により確実に捉えられて保持される。その結果、記憶保持特性がさらに向上して、不揮発性半導体記憶装置の信頼性をより向上することができる。
【００７２】
なお、上述した各実施の形態では、ＯＮＯ膜５をなすシリコン酸化膜５ａ、５ｃの膜厚にばらつきが生じた場合を例に挙げて説明した。本発明はこのような場合に限られない。
【００７３】
たとえば、ＯＮＯ膜のうちの上層のシリコン酸化膜の膜厚を下層のシリコン酸化膜の膜厚よりも積極的に薄く設定することによって、通常の場合の電圧（９Ｖ）に比べてより低い電圧（７Ｖ）によって書き込み動作を行なうことができ、コントロールゲート電極に印加すべき電圧の低電圧化を図ることができる。
【００７４】
また、異なる機能を有する半導体装置を一つのチップに搭載したシステムＬＳＩでは、異なる複数の電源電圧が用いられる。このようなシステムＬＳＩに本不揮発性半導体記憶装置が搭載される場合、上層のシリコン酸化膜の膜厚と下層のシリコン酸化膜の膜厚との関係を積極的に変えることにより、これらの電源電圧をコントロールゲート電極に印加する電圧として利用することもできる。
【００７５】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７６】
【発明の効果】
本発明に係る半導体記憶装置によれば、第１絶縁膜の膜厚と第３絶縁膜の膜厚にばらつきが生じた場合および第１絶縁膜の膜厚と第３絶縁膜の膜厚との関係を積極的に変えたい場合に、その膜厚の関係に応じて複数の異なる電圧の中から、書き込み動作の際に情報としての電荷を第２絶縁膜における膜厚方向のほぼ中央付近に捉えてこれを保持するための電極部に印加すべき所定の電圧が、電圧選択回路によってあらかじめ選択されている。これにより、書き込み動作によって記憶された情報の保持特性の安定化が図られて、不揮発性半導体記憶装置の信頼性を向上することができる。
【００７７】
具体的に、電圧印加回路は、第１絶縁膜の膜厚と第３絶縁膜の膜厚とが実質的に同じ場合において選択される第１の電圧を発生する第１の電圧発生回路と、その第１の電圧よりも低い第２の電圧を発生する第２の電圧発生回路と、第１の電圧よりも高い第３の電圧を発生する第３の電圧発生回路とを含み、電圧選択回路では、第１の電圧、第２の電圧および第３の電圧のうちのいずれかの電圧が選択されることが好ましい。
【００７８】
特に、第１絶縁膜の膜厚が第３絶縁膜の膜厚よりも薄い場合には、通常の第１の電圧よりも低い第２の電圧が印加されることが好ましく、この場合には、情報としての電荷が電極部に向かって引きつけられる力が弱められるため、電荷が第２絶縁膜において電極部の側に引き付けられることが抑制されて、第２絶縁膜における膜厚方向のほぼ中央付近に電荷が蓄積されることになる。
【００７９】
反対に、第３絶縁膜の膜厚が第１絶縁膜の膜厚よりも薄い場合には、通常の第１の電圧よりも高い第３の電圧が印加されることが好ましく、この場合には、情報としての電荷が電極部に向かって引きつけられる力が強められるため、電荷が第２絶縁膜において電極部の側に積極的に引き付けられて、第２絶縁膜における膜厚方向のほぼ中央付近に電荷が蓄積されることになる。
【００８０】
また、電圧印加回路は、第１の電圧を発生する第１の電圧発生回路と、その第１の電圧を抵抗分割により所定の電圧を発生する分圧回路とを含み、電圧選択回路ではその分圧回路の分圧が調整されて、第１絶縁膜の膜厚と第３絶縁膜の膜厚とが実質的に同じ場合において電極部に印加すべき第１の電圧、第１の電圧よりも低い第２の電圧および第１の電圧よりも高い第３の電圧のうちのいずれかの電圧が選択されることが好ましく、この場合には、第１絶縁膜の膜厚と第３絶縁膜の膜厚との膜厚差の程度に応じて、分圧回路によって第２の電圧または第３の電圧がより精密に選択される。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る不揮発性半導体記憶装置のブロック図である。
【図２】同実施の形態において、図１に示すワード線電圧発生回路の構成を示す図である。
【図３】同実施の形態において、図１に示す電圧選択回路の構成を示す図である。
【図４】同実施の形態において、図１に示すメモリセルの構造を示す断面図である。
【図５】同実施の形態において、メモリセルの構造の一態様を示す断面図である。
【図６】同実施の形態において、図５に示すメモリセルの書き込み動作を説明するための第１の断面図である。
【図７】同実施の形態において、図５に示すメモリセルの書き込み動作を説明するための第２の断面図である。
【図８】同実施の形態において、メモリセルの構造の他の態様を示す断面図である。
【図９】同実施の形態において、図８に示すメモリセルの書き込み動作を説明するための第１の断面図である。
【図１０】同実施の形態において、図８に示すメモリセルの書き込み動作を説明するための第２の断面図である。
【図１１】本発明の実施の形態２に係る不揮発性半導体記憶装置のブロック図である。
【図１２】同実施の形態において、図１１に示す抵抗回路の構成を示す図である。
【図１３】従来の不揮発性半導体記憶装置のブロック図である。
【図１４】図１３に示すメモリセルの書き込み動作を説明するための第１の断面図である。
【図１５】図１３に示すメモリセルの書き込み動作を説明するための第２の断面図である。
【図１６】図１３に示すメモリセルの書き込み動作を説明するための第３の断面図である。
【図１７】図１３に示すメモリセルの書き込み動作を説明するための第４の断面図である。
【図１８】図１３に示すメモリセルの書き込み動作を説明するための第５の断面図である。
【図１９】図１３に示すメモリセルの書き込み動作を説明するための第６の断面図である。
【図２０】従来の不揮発性半導体記憶装置の問題点を説明するためのメモリセルの一構造を示す断面図である。
【図２１】従来の不揮発性半導体記憶装置の問題点を説明するためのメモリセルの他の構造を示す断面図である。
【図２２】図２０に示す場合における書き込み動作を説明するための第１の断面図である。
【図２３】図２０に示す場合における書き込み動作を説明するための第２の断面図である。
【図２４】図２１に示す場合における書き込み動作を説明するための第１の断面図である。
【図２５】図２１に示す場合における書き込み動作を説明するための第２の断面図である。
【符号の説明】
１　半導体基板、３ａ、３ｂ　不純物領域、５　ＯＮＯ膜、５ａ、５ｃ　シリコン酸化膜、５ｂ　シリコン窒化膜、７　コントロールゲート電極、１０　メモリセル、１１ａ〜１１ｃ　ワード線電位発生回路、１２　パルス発生回路、１３電圧選択回路、１４ａ〜１４ｃ、１８ａ、１８ｂ　ヒューズ素子、１５　ロウデコーダ、１６　抵抗回路、１６ａ、１６ｂ　抵抗体、１７　カラムデコーダ、１９　センスアンプ、２１　電子、２２　分圧回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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