(57)【要約】【課題】Ｉ／Ｆ回路を動作させなくても容易にアービタ回路の動作確認ができるようにする。【解決手段】複数のＤＭＡ回路１０１，１０２，１０３が共通のメモリをアクセスするコントローラ装置において、各ＤＭＡ回路１０１，１０２，１０３が接続されているそれぞれのＩ／Ｆ回路３０１，３０２，３０３とは別に、共通起動信号により同時に各ＤＭＡ回路１０１，１０２，１０３を起動する機能をもち、メモリアービタ回路４００の動作を、各Ｉ／Ｆ回路３０１，３０２，３０３を動作させずに確認する共通ＤＭＡ回路制御回路６００を設けた。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数のＤＭＡ回路が共通のメモリをアクセスするコントローラ装置において、
各ＤＭＡ回路が接続されるインターフェイス回路と、
前記各ＤＭＡ回路のアクセス要求を調停する調停回路と、
前記各ＤＭＡ回路を同時に起動し、前記調停回路の動作を前記インターフェイス回路を介さずに確認する制御回路と、
を備えていることを特徴とするコントローラ装置。
【請求項２】
前記制御回路は、前記各ＤＭＡ回路を同時に起動する共通起動信号を出力し、前記各ＤＭＡ回路が起動されてからデータ転送完了までの実行時間を測定することを特徴とする請求項１記載のコントローラ装置。
【請求項３】
複数のＤＭＡ回路が共通のメモリをアクセスするコントローラ装置において、
各ＤＭＡ回路が接続されるインターフェイス回路と、
前記各ＤＭＡ回路のアクセス要求を調停する調停回路と、
前記ＤＭＡ回路を個別に選択し、前記調停回路の組み合わせ動作を前記インターフェイス回路を介さずに確認する制御回路と、
を備えていることを特徴とするコントローラ装置。
【請求項４】
前記制御回路は、測定対象のインターフェイス回路以外のインターフェイス回路が接続されたＤＭＡ回路を起動し、前記測定対象のインターフェイス回路が接続されたＤＭＡ回路の起動されてからデータ転送完了までの実行時間を測定することを特徴とする請求項３記載のコントローラ装置。
【請求項５】
前記制御回路は、前記実行時間の変化から前記調停回路の状態を診断することを特徴とする請求項２または４記載のコントローラ装置。
【請求項６】
請求項１ないし５のいずれか１項に記載のコントローラ装置を備えていることを特徴とする画像形成装置。
【請求項７】
複数のＤＭＡ回路が共通のメモリをアクセスするメモリ制御方法において、
各ＤＭＡ回路が接続されるインターフェイス回路と、
前記各ＤＭＡ回路のアクセス要求を調停する調停回路と、
を備え、前記各ＤＭＡ回路を同時に起動し、前記調停回路の動作を前記インターフェイス回路を介さずに確認することを特徴とするメモリ制御方法。
【請求項８】
複数のＤＭＡ回路が共通のメモリをアクセスするメモリ制御方法において、
各ＤＭＡ回路が接続されるインターフェイス回路と、
前記各ＤＭＡ回路のアクセス要求を調停する調停回路と、
を備え、前記ＤＭＡ回路を個別に選択し、前記調停回路の組み合わせ動作を前記インターフェイス回路を介さずに確認することを特徴とするメモリ制御方法。
【請求項９】
請求項７または８記載のメモリ制御方法をコンピュータで実行するためのコンピュータプログラム。
【請求項１０】
請求項９記載のコンピュータプログラムを、コンピュータが読み取り、実行可能に記録した記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＤＭＡ回路を使用したコントローラ装置、このコントローラ装置を備えた画像形成装置、ＤＭＡ回路を使用したメモリの制御方法、この制御方法を実行するためのコンピュータプログラム、及びこのコンピュータプログラムが記録された記録媒体に関する。
【０００２】
【従来の技術】
従来、コントローラ装置には多くのＤＭＡ回路が内蔵されており、共通のメモリデバイスをアクセスするように回路形成されている。そのため各ＤＭＡ回路はメモリアービタによりメモリアクセスを調整され、順次メモリにアクセスする。そのためメモリデバイスの動作速度がシステムのパホーマンスを左右するようになり高速メモリデバイスの開発が進んでいる。メモリデバイスのアクセス速度が高速になると、システムパホーマンスはＤＭＡ回路につながるＩ／Ｆ側の速度に左右され、メモリデバイスの高速化にともないＩ／Ｆの速度もそれに追随し高速化されている。
【０００３】
しかし、複数のＩ／Ｆが接続されたシステムでは各ＤＭＡ回路はメモリアービタにより優先度が決められメモリアクセスを行う。そのとき優先度の低いＩ／Ｆは、複数のＤＭＡ回路のメモリアクセス要求が競合した場合、Ｉ／Ｆ高速化によるシステムパホーマンスはそれほど向上しない。そのため、メモリアービタ回路に、条件により優先度を切り替える機能をもたし、優先度の低いＩ／Ｆでもパフォーマンスを確保できる機能をもっている。
【０００４】
【発明が解決しようとする課題】
このようにメモリアービタ回路に、条件により優先度を切り替える機能をもたし、優先度の低いＩ／Ｆでもパフォーマンスを確保できる機能を持たせてはいるが、その機能を確認するためには、各Ｉ／Ｆを同時に動作させ、確認する必要がある。しかし、近年の回路規模は、非常に大きく、また、各Ｉ／Ｆの機能も複雑化しており、多くの知識を必要とするため、各Ｉ／Ｆ担当者を集め、条件設定を打ち合わせし動作させなければ確認できないようになってきている。
【０００５】
そこで、本発明の目的は、各Ｉ／Ｆ回路を動作させなくても容易にアービタ回路の動作確認ができるコントローラ装置、このコントローラ装置を備えた画像形成装置、ＤＭＡ回路を使用したメモリの制御方法、この制御方法を実行するためのコンピュータプログラム、及びこのコンピュータプログラムが記録された記録媒体を提供することにある。
【０００６】
また、他の目的は、組み合わせ動作によるアービタ回路の動作確認が容易にできるコントローラ装置、このコントローラ装置を備えた画像形成装置、ＤＭＡ回路を使用したメモリの制御方法、この制御方法を実行するためのコンピュータプログラム、及びこのコンピュータプログラムが記録された記録媒体を提供することにある。
【０００７】
【課題を解決するための手段】
第１の手段は、複数のＤＭＡ回路が共通のメモリをアクセスするコントローラ装置において、各ＤＭＡ回路が接続されるインターフェイス回路と、前記各ＤＭＡ回路のアクセス要求を調停する調停回路と、前記各ＤＭＡ回路を同時に起動し、前記調停回路の動作を前記インターフェイス回路を介さずに確認する制御回路とを備えていることを特徴とする
第２の手段は、第１の手段において、前記制御回路は、前記各ＤＭＡ回路を同時に起動する共通起動信号を出力し、前記各ＤＭＡ回路が起動されてからデータ転送完了までの実行時間を測定することを特徴とする。
【０００８】
第３の手段は、複数のＤＭＡ回路が共通のメモリをアクセスするコントローラ装置において、各ＤＭＡ回路が接続されるインターフェイス回路と、前記各ＤＭＡ回路のアクセス要求を調停する調停回路と、前記ＤＭＡ回路を個別に選択し、前記調停回路の組み合わせ動作を前記インターフェイス回路を介さずに確認する制御回路とを備えていることを特徴とする。
【０００９】
第４の手段は、第３の手段において、前記制御回路は、測定対象のインターフェイス回路以外のインターフェイス回路が接続されたＤＭＡ回路を起動し、前記測定対象のインターフェイス回路が接続されたＤＭＡ回路の起動されてからデータ転送完了までの実行時間を測定することを特徴とする。
【００１０】
第５の手段は、第２または第４の手段において、前記制御回路は、前記実行時間の変化から前記調停回路の状態を診断することを特徴とする。
【００１１】
第６の手段は、第１ないし第５の手段に係るコントローラ装置を画像形成装置が備えていることを特徴とする。
【００１２】
第７の手段は、複数のＤＭＡ回路が共通のメモリをアクセスするメモリ制御方法において、各ＤＭＡ回路が接続されるインターフェイス回路と、前記各ＤＭＡ回路のアクセス要求を調停する調停回路とを備え、前記各ＤＭＡ回路を同時に起動し、前記調停回路の動作を前記インターフェイス回路を介さずに確認することを特徴とする。
【００１３】
第８の手段は、複数のＤＭＡ回路が共通のメモリをアクセスするメモリ制御方法において、各ＤＭＡ回路が接続されるインターフェイス回路と、前記各ＤＭＡ回路のアクセス要求を調停する調停回路とを備え、前記ＤＭＡ回路を個別に選択し、前記調停回路の組み合わせ動作を前記インターフェイス回路を介さずに確認することを特徴とする。
【００１４】
第９の手段は、第７または第８の手段に係るメモリ制御方法をコンピュータで実行するためにコンピュータプログラムを構築したことを特徴とする。
【００１５】
第１０の手段は、第９の手段に係るコンピュータプログラムが、コンピュータによって読み取られ、実行可能に記録媒体に記録されていることを特徴とする。
【００１６】
なお、以下の実施形態において、共通のメモリは外部メモリ７００に、ＤＭＡ回路は第１ないし第３のＤＭＡ回路（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）１，２，３（１０１，１０２，１０３）に、インターフェイス回路はインターフェース回路（Ｉ／Ｆ１，２，３）（３０１，３０２，３０３）に、調停回路はメモリアービタ回路４００に、制御回路は共通ＤＭＡテスト制御回路６００にそれぞれ対応する。
【００１７】
【発明の実施の形態】
以下、図面を参照し、本発明の実施形態について説明する。
【００１８】
＜第１の実施形態＞
図１は本発明の第１の実施形態に係るコントローラ装置の構成を示すブロック図である。
【００１９】
同図において、本実施形態に係るコントローラ装置は、第１ないし第３のＤＭＡ回路（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ）１，２，３（１０１，１０２，１０３）、第１ないし第３の選択回路（選択回路１，２，３）（２０１，２０２，２０３）、第１ないし第３のインターフェース回路（Ｉ／Ｆ１，２，３）（３０１，３０２，３０３）、メモリアービタ回路４００，メモリＩ／Ｆ回路５００及び共通ＤＭＡテスト制御回路６００からなり、メモリＩ／Ｆ回路５００を介して外部メモリ７００と接続されている。なお、図１ではＤＭＡ回路やＩ／Ｆ回路は、３個で示しているが数を限定するものではない。
【００２０】
図１中、ＤＭＡ回路１（１０１）はＩ／Ｆ１（３０１）用のメモリアクセスを、ＤＭＡ回路２（１０２）はＩ／Ｆ２（３０２）用、ＤＭＡ回路３（１０３）はＩ／Ｆ３（３０３）用のメモリアクセスを示す。メモリアービタ回路４００は、第１ないし第３のＤＭＡ回路１，２，３（１０１，１０２，１０３）と並列に接続され、状態により（どのようにアービトレーションするかは問はない）優先される優先度により動作するＤＭＡ回路を選択し、メモリＩ／Ｆ回路５００とアクセスする。メモリＩ／Ｆ回路５００は、直接外部メモリ７００とアクセスする回路を限定するものではない。
【００２１】
選択回路１（２０１）は、Ｉ／Ｆ１（３０１）と共通ＤＭＡテスト制御回路６００のＤＭＡ回路信号を選択する回路で、選択回路２（２０２）は、Ｉ／Ｆ２（３０２）、選択回路（２０３）３はＩ／Ｆ３（３０３）とを同様に選択する回路である。選択回路１〜３（２０１，２０２，２０３）は、ＤＭＡ回路−ｓｅｌ信号により選択する信号を切り換える。
【００２２】
起動１信号は、ＤＭＡ回路１（１０１）を個別に起動する信号で、起動２信号はＤＭＡ回路２（１０２）を、起動３信号はＤＭＡ回路３（１０３）を同様に起動する信号で、通常動作ではこの信号で回路は動作する。
【００２３】
共通ＤＭＡテスト制御回路６００は、各ＤＭＡ回路（１０１，１０２，１０３）を一斉に起動する共通起動信号を出力し、ＤＭＡ回路１〜ＤＭＡ回路３（１０１，１０２，１０３）に接続している。この共通起動信号がＯＮされると、データ転送方向が、ＤＭＡ回路１０１，１０２，１０３からメモリＩ／Ｆ回路５００の方向の場合、共通ＤＭＡテスト制御回路６００は、各ＤＭＡ１０１，１０２，１０３に固有の同じデータを、転送し始める。次に各ＤＭＡ１０１，１０２，１０３回路は、メモリアービタ回路４００にメモリＷＲＩＴＥ要求を出す。メモリアービタ回路４００は、その状態で決められた優先度で、ＤＭＡ要求を、順次処理しメモリＩ／Ｆ回路５００にデータ転送する。
【００２４】
データ転送方向が、メモリＩ／Ｆ回路５００からＤＭＡ回路１０１，１０２，１０３の方向の場合は、各ＤＭＡ回路１０１，１０２，１０３は共通起動信号がＯＮされるとメモリアービタ回路４００にメモリＲＥＡＤ要求をする。メモリアービタ回路４００は、その状態で決められた優先度で、ＤＭＡ要求を順次処理し、メモリＩ／Ｆ回路３０１，３０２，３０３からデータを取り込み、ＤＭＡ回路１０１，１０２，１０３にデータ転送する。これにより、各Ｉ／Ｆ回路３０１，３０２，３０３を動作させずに、それぞれのＤＭＡ回路１０１，１０２，１０３を動作させることができる。これにより、各Ｉ／Ｆ回路３０１，３０２，３０３を動作させるための回路仕様を知らなくとも、回路ＴＯＰレベルでメモリアービタ回路４００の動作を確認することができる。
【００２５】
このように本実施形態によれば、共通ＤＭＡテスト制御回路６００を設けたので、複数のＤＭＡ回路１０１，１０２，１０３が共通の外部メモリ７００をアクセスする際、各ＤＭＡ回路１０１，１０２，１０３が接続されているそれぞれのＩ／Ｆ回路３０１，３０２，３０３とは別に、同時に各ＤＭＡ回路１０１，１０２，１０３を起動することができ、メモリアービタ回路４００の動作を、各Ｉ／Ｆ回路３０１，３０２，３０３を動作させずに確認することができる。
【００２６】
また、共通起動信号をＯＮにすることにより、各ＤＭＡ回路を同時に起動することが容易に行えるのが、そのとき、メモリＩ／Ｆ回路５００にとって一番混みあう条件になっている。従って、メモリＩ／Ｆ回路５００のバスのパフォーマンスは、このときが最悪条件になっている。そこで、このとき各ＤＭＡ回路が起動されてからデータ転送完了までの実行時間を共通ＤＭＡテスト制御回路６００で観測（測定）し、その結果から、現状回路で要求パフォーマンスを満足するか否かが判断できる。従って、メモリＩ／Ｆバス８００のバスパフォーマンスを容易に観測できる。
【００２７】
さらに、ユーザがＡＳＩＣベンダに提出する出荷パターンは、回路ＴＯＰレベルのものが必要で、アービタ回路のような内部回路で外部ＰＩＮが存在しない回路の状態を検査に含めるのは、各Ｉ／Ｆの動作スピードにも依存し、動作タイミングを設定するのは非常に難しくなる。しかし、共通ＤＭＡテスト制御回路６００を設けることにより、メモリアービタ回路４００の状態変化をＴＯＰレベルで容易に設定動作させることができ、パターン数も少なくて済む。その結果、故障検出率を、容易に上げることができる。
【００２８】
なお、共通ＤＭＡテスト制御回路６００をコンピュータによって構成することも可能である。その場合には、前述の共通ＤＭＡテスト制御回路の機能はコンピュータプログラムによって置き換えることができ、その際、前述の機能をプログラム化すればよい。また、このコンピュータプログラムはコンピュータにダウンロードされて使用される。その際、サーバからネットワークを介してダウンロードしても、例えばＦＤ、ＣＤ−ＲＯＭなどの公知の記録媒体にコンピュータプログラムを書き込んでおき、コンピュータで読み出してダウンロードするようにしても良い。
【００２９】
このようなコントローラ装置は、ＭＦＰ（Ｍｕｌｔｉ  Ｆｕｎｃｔｉｏｎ  Ｐｅｆｉｐｈｅｒａｌ）とも称されるデジタル複合機のメモリ制御に使用される。
【００３０】
図２は図１に示すコントローラ装置を備えた画像形成装置の概略構成を示す図、図３は図２に示した画像形成装置の制御回路の概略構成を示すブロック図である。
【００３１】
以下、本実施形態に係る画像形成装置について説明する。
自動原稿送り装置（以後ＡＤＦ）１にある原稿台２に原稿の画像面を上にして置かれた原稿束は、操作部３０上のスタートキーが押下されると、一番下の原稿から給送ローラ３、給送ベルト４によってコンタクトガラス６上の所定の位置に給送される。読み取りユニット５０によってコンタクトガラス６上の原稿の画像データを読み取り後、読み取りが終了した原稿は、給送ベルト４及び排送ローラ５によって排出される。さらに、原稿セット検知センサ７によって原稿台２に次の原稿があることを検知した場合、前原稿と同様にコンタクトガラス６上に給送される。給送ローラ３、給送ベルト４、排送ローラ５は搬送モータ２６によって駆動される。
【００３２】
第１トレイ８、第２トレイ９、第３トレイ１０に積載された転写紙は、各々第１給紙装置１１、第２給紙装置１２、第３給紙装置１３によって給紙され、縦搬送ユニット１４によって感光体１５に当接する位置まで搬送される。読み取りユニット５０によって読み込まれた画像データは、書き込みユニット５７からのレーザによって感光体１５に書き込まれ、現像ユニット２７を通過することによってトナー像が形成される。そして、転写紙は感光体１５の回転と等速で搬送ベルト１６によって搬送されながら、感光体１５上のトナー像が転写される。その後、定着ユニット１７にて画像を定着させ、排紙ユニット１８によって後処理装置のフィニシャ６０に排出される。
【００３３】
後処理装置のフィニシャ６０は、本体の排紙ローラ１９によって搬送された転写紙を、通常排紙ローラ６２方向と、ステープル処理部方向へに導くことができる。切り替え板６１を上に切り替えると、搬送ローラ６３を経由して通常排紙トレイ６４側に排紙し、切り替え板６１を下方向に切り替えると、搬送ローラ６５，６７を経由して、ステープル台６８に搬送することができる。
【００３４】
ステープル台６８に積載された転写紙は、一枚排紙されるごとに紙揃え用のジョガー６９によって、紙端面が揃えられ、一部のコピー完了と共にステープラ６６によって綴じられる。ステープラ６６で綴じられた転写紙群は自重によって、ステープル完了排紙トレイ７０に収納される。
【００３５】
一方、通常の排紙トレイ６４は前後に移動可能な排紙トレイである。前後に移動可能な排紙トレイ部６４は、原稿毎、あるいは、画像メモリによってソーティングされたコピー部毎に、前後に移動し、簡易的に排出されてくるコピー紙を仕分ける機能を有する。
【００３６】
転写紙の両面に画像を作像する場合は、各給紙トレイ８〜１０から給紙され作像された転写紙を排紙トレイ６４側に導かないで、経路切り替えの為の分岐爪４１を上側にセットすることにより、一旦両面給紙ユニット１１１にストックする。その後、両面給紙ユニット１１１にストックされた転写紙は再び感光体１５に作像されたトナー画像を転写するために、両面給紙ユニット１１１から再給紙され、経路切り替えの為の分岐爪４１を下側にセットし、排紙トレイ６４に導く。
【００３７】
この様に転写紙の両面に画像を作成する場合に両面給紙ユニット１１１は使用される。
【００３８】
感光体１５、搬送ベルト１６、定着ユニット１７、排紙ユニット１８、現像ユニット２７はメインモータ２５によって駆動され、各給紙装置１１〜１３はメインモータ２５の駆動を各々給紙クラッチ２２〜２４によって伝達駆動される。縦搬送ユニット１４はメインモータ２５の駆動を中間クラッチ２１によって伝達駆動される。
【００３９】
図３はメインコントローラを中心に、制御装置を図示したものである。メインコントローラ２０は画像形成装置全体を制御する。メインコントローラ２０には、紙搬送等に必要なメインモータ２５、各種クラッチ２１〜２４が接続されている。また、オペレータに対する表示、オペレータからの機能設定入力制御を行う操作部３０、スキャナの制御、原稿画像を画像メモリに書き込む制御、画像メモリからの作像を行う制御等を行う画像処理ユニット（ＩＰＵ）４９、原稿自動送り装置（ＡＤＦ）１、等の分散制御装置が接続されている。前記表示は液晶ディスプレイ３１を介して行われ、オペレータからの機能設定入力はキー入力手段３２によって行われる。各分散制御装置とメインコントローラ２０は必要に応じて機械の状態、動作司令のやりとりを行っている。各分散制御装置が実行する制御プログラムは各分散制御装置内部のＲＯＭに格納されている。メインコントローラ２０にはＩＣカードスロット２７が接続されており、ＩＣカードスロット２７を介して、画像形成装置外部のＩＣカードに格納されている制御プログラムデータを分散制御装置内部のＲＯＭにダウンロードし、制御プログラムを変更することが可能である。なお、図１のコントローラ装置は、ＩＰＵ４９に備えられる。
【００４０】
再び図２を用いて画像形成装置における画像読み取りから画像の書き込みまでの動作を説明する。
【００４１】
読み取りユニット５０は、原稿を載置するコンタクトガラス６と光学走査系で構成されており、光学走査系には、露光ランプ５１、第１ミラー５２、レンズ５３、ＣＣＤイメージセンサ５１４等々で構成されている。露光ランプ５１及び第１ミラー５２は図示しない第１キャリッジ上に固定され、第２ミラー５５及び第３ミラー５６は図示しない第２キャリッジ上に固定されている。原稿像を読み取るときには、光路長が変わらないように、第１キャリッジと第２キャリッジとが２対１の相対速度で前述のように機械的に走査される。
【００４２】
この光学走査系は、図示しないスキャナ駆動モータにて駆動される。原稿画像は、ＣＣＤイメージセンサ５４によって読み取られ、電気信号に変換されて処理される。レンズ５３及びＣＣＤイメージセンサ５４を図７において左右方向に移動させることにより、画像倍率が変わる。すなわち、指定された倍率に対応してレンズ５３及びＣＣＤイメージセンサ５４の左右方向に位置が設定される。
【００４３】
書き込みユニット５７はレーザ出力ユニット５８、結像レンズ５９、ミラーで構成され、レーザ出力ユニット５８の内部には、レーザ光源であるレーザダイオード及びモータによって高速で定速回転する回転多面鏡（ポリゴンミラー）が備わっている。
【００４４】
レーザ出力ユニット５８より照射されるレーザ光は、定速回転するポリゴンミラーで偏向され、結像レンズ５９を通り、ミラーで折り返され、感光体１５面上に集光結像する。
【００４５】
偏光されたレーザ光は感光体１５が回転する方向と直行する方向（主走査方向）に露光走査され、後述する画像処理部のセレクタより出力された画像信号のライン単位の記録を行う。感光体１５の回転速度と記録密度に対応した所定の周期で主走査を繰り返すことによって、感光体面上に画像（静電潜像）が形成される。
【００４６】
上述のように、書き込みユニット５８から出力されるレーザ光が、画像作像系の感光体１５に照射される。図示しないが感光体１５の一端近傍のレーザビームを照射される位置に、主走査同期信号を発生するビームセンサが配置されている。
【００４７】
＜第２の実施形態＞
図４は第２の実施形態に係るコントローラ装置の構成を示すブロック図である。この実施形態は、第１の実施形態に対して、共通ＤＭＡテスト制御回路から選択回路１，２，３（２０１，２０２，２０３）が、ＤＭＡ回路−ｓｅｌ［１］〜ＤＭＡ回路−ｓｅｌ［３］  信号により選択する信号を切り換える点、及び共通信号が個別に出力できる点が第１の実施形態と異なるだけで、その他の各部は第１の実施形態と同等なので、重複する説明は省略し、第１の実施形態に対して異なる点のみ説明する。
【００４８】
この第２の実施形態では、共通ＤＭＡテスト制御回路６００は、選択されたＤＭＡ回路１０１，１０２，１０３を一斉に起動する共通起動信号［１］〜［３］を出力しＤＭＡ回路１〜３（１０１，１０２，１０３に接続されている。ＤＭＡ回路−ｓｅｌ［１］〜［３］と共通起動信号［１］〜［３］は、それぞれ対になっており、ＤＭＡ回路−ｓｅｌ［１］を共通ＤＭＡテスト制御回路６００が選択している場合は、共通起動信号［１］がＯＮされる。同様にＤＭＡ回路−ｓｅｌ［２］、ＤＭＡ回路−ｓｅｌ［３］を共通ＤＭＡテスト制御回路６００が選択していると、共通起動信号［２］、［３］がＯＮされる。この共通起動信号がＯＮされると、データ転送方向が、ＤＭＡ回路１０１，１０２，１０３からメモリＩ／Ｆ回路５００の方向の場合、共通ＤＭＡテスト制御回路６００は、各ＤＭＡ１０１，１０２，１０３に固有の同じデータを転送し始める。次に各ＤＭＡ１０１，１０２，１０３回路は、メモリアービタ回路４００にメモリＷＲＩＴＥ要求を出力する。メモリアービタ回路４００は、その状態で決められた優先度で、ＤＭＡ要求を順次処理し、メモリＩ／Ｆ回路５００にデータ転送する。
【００４９】
データ転送方向が、メモリＩ／Ｆ回路５００からＤＭＡ回路１０１，１０２，１０３の方向の場合は、各ＤＭＡ回路１０１，１０２，１０３は共通起動信号がＯＮされると、メモリアービタ回路４００にメモリＲＥＡＤ要求をする。メモリアービタ回路４００は、その状態で決められた優先度で、ＤＭＡ要求を順次処理し、メモリＩ／Ｆ回路５００からデータを取り込み、ＤＭＡ回路１０１，１０２，１０３にデータ転送する。これにより、各Ｉ／Ｆ回路３０１，３０２，３０３を動作させずに、それぞれのＤＭＡ回路１０１，１０２，１０３を動作させることができるようになり各Ｉ／Ｆ回路３０１，３０２，３０３を動作させるための回路仕様を知らなくとも、回路ＴＯＰレベルでアービタ回路の組み合わせ動作を確認できる。
【００５０】
その他、特に説明しない各部は前述の第１の実施形態と同等に構成され、同等に機能する。
【００５１】
このように本実施形態によれば、共通ＤＭＡテスト制御回路を設け、ＤＭＡ回路−ｓｅｌ［１］〜ＤＭＡ回路−ｓｅｌ［３］  信号により選択する信号を切り換え、ＤＭＡ回路を選択する共通信号を個別に出力できるようにしたので、各ＤＭＡ回路１０１，１０２，１０３が接続されているそれぞれのＩ／Ｆ回路３０１，３０２，３０３とは別に、同時に選択されたＤＭＡ回路１０１，１０２，１０３を起動することができ、メモリアービタ回路４００の複数の組み合わせ動作を各Ｉ／Ｆ回路３０１，３０２，３０３を動作させずに確認することができる。
【００５２】
また、Ｉ／Ｆ回路３０１，３０２，３０３のバスパフォーマンスの最悪状態を観測する場合、観測対象のＩ／Ｆ回路がＩ／Ｆ１回路（３０１）の場合、Ｉ／Ｆ１回路３０１以外のＤＭＡ回路１０２，１０３を、共通ＤＭＡテスト制御回路６００で起動するように選択し、Ｉ／Ｆ１回路（３０１）は、通常の動作をさせることにより、メモリアービタ回路４００が一番競合する状態でのＩ／Ｆ１回路３０１のバスパフォ−マンスを観測することができる。同様にすれば、Ｉ／Ｆ２回路３０２及びＩ／Ｆ３回路３０３も観測することができる。そして、このとき観測対象ＤＭＡ回路が起動されてからデータ転送完了までの実行時間を観測（測定）することにより、現状回路で要求パフォーマンスを満足するか判断できる。また組み合わせによりバスパフォーマンスの変動が、他のＩ／Ｆ回路を動作させることなく容易に確認できる。従って、メモリＩ／Ｆバスのバスパフォーマンスを容易に確認することができる。
【００５３】
さらに、第１の実施形態と同様に、ユーザがＡＳＩＣベンダに提出する出荷パターンは、回路ＴＯＰレベルのものが必要で、アービタ回路のような内部回路で外部ＰＩＮが存在しない回路の状態を検査に含めるのは、各Ｉ／Ｆの動作スピードにも依存し、動作タイミングを設定するのは非常に難しくなる。しかし、上記のテスト回路を追加することにより、容易にアービタ回路の状態変化をＴＯＰレベルで設定動作させることができ、パターン数も少なくてすむ。その結果、故障検出率を、容易に上げることができる。
【００５４】
【発明の効果】
以上のように本発明によれば、各Ｉ／Ｆ回路を動作させなくても容易にアービタ回路の動作確認ができるコントローラ装置を提供することができる。
【００５５】
また、本発明によれば、組み合わせ動作によるアービタ回路の動作確認が容易にできるコントローラ装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るコントローラ装置の構成を示すブロック図である。
【図２】図１のコントローラ装置を備えた画像形成装置の一例を示す概略構成図である。
【図３】図２の画像形成装置制御回路の概略を示すブロック図である。
【図４】本発明の第２の実施形態に係るコントローラ装置の構成を示すブロック図である。
【符号の説明】
１０１，１０２，１０３  ＤＭＡ回路
２０１，２０２，２０３  選択回路
３０１，３０２，３０３  Ｉ／Ｆ回路
４００  メモリアービタ回路
５００  メモリＩ／Ｆ回路
６００  共通ＤＭＡテスト制御回路
７００  外部メモリ
【図１】
2004334774.tif 000003
【図２】
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【図３】
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【図４】
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