(57)【要約】【課題】本発明は、特に、２次元離散ウェーブレット変換を行う際に用いるデータ処理装置であって、ウェーブレットリフティング演算を行うのに使用する演算器の数を少なくすると共に、全体の処理時間をできるだけ短くしたデータ処理装置を提供する。【解決手段】本発明のデータ処理装置は、メモリからの演算用のデータの読み出し及びメモリへの演算結果のデータの書き込みが各１回できる期間に、入力された演算用のデータに対して行った演算結果のデータを帰還させてリフティング方式の演算を行い、当該演算結果のデータを出力する演算器を、１個以上備える事を特徴とする。【選択図】  図１
2004302510.tif 000002
【特許請求の範囲】
【請求項１】
メモリからの演算用のデータの読み出し及びメモリへの演算結果のデータの書き込みが各１回できる期間に、入力された演算用のデータに対して行った演算結果のデータを帰還させてリフティング方式の演算を行い、当該演算結果のデータを出力する演算器を、１個以上備える事を特徴とするデータ処理装置。
【請求項２】
請求項１に記載のデータ処理装置において、
上記演算器を２個以上備える場合において、前段に位置する演算器の出力端子と後段に位置する演算器の信号入力端子の間に、上記メモリへからのデータの読み出し及びメモリへのデータの書き込みが各１回できる期間の内の一定時間だけ開くゲートを備えるデータ処理装置。
【請求項３】
請求項２に記載のデータ処理装置において、
上記演算器を３個以上備え、各演算器の間に上記ゲートを２個以上備える場合において、信号入力側から見て奇数番目に位置するゲートと偶数番目に位置するゲートの開閉のタイミングが反対に設定されているデータ処理装置。
【請求項４】
請求項２に記載のデータ処理装置において、ＪＰＥＧ２０００の準拠したウェーブレット変換を実行するデータ処理装置。
【請求項５】
請求項４に記載のデータ処理装置において、
画像データの他、１以上の各レベルのＬＬのサブバンドのウェーブレット係数のデータが混在したデータを演算用のデータとして処理するデータ処理装置。
【請求項６】
請求項４に記載のデータ処理装置において、
画像データを色変換して得られる３つの色成分のデータに変換したデータであって、各色成分のデータが混在したデータを演算用のデータとして処理するデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リフティング方式による演算を行うデータ処理装置、特にＪＰＥＧ２０００で用いられているウェーブレット変換を実行するデータ処理装置に関する。
【０００２】
【従来の技術】
近年、高精細画像の圧縮伸張方式として、ＪＰＥＧ２０００が注目されている。当該ＪＰＥＧ２０００では、画像データに対して２次元離散ウェーブレット変換を行うが、当該ウェーブレット変換は、ＪＰＥＧ２０００の標準で定められているリフティング方式による演算（ウェーブレットリフティング演算という）を行うと演算量が節約される。
【０００３】
上記ウェーブレットリフティング演算を行うデータ処理装置は、例えば、以下の特許文献１に開示されている。
【０００４】
【特許文献１】
特開２００２−１９７０７５号公報
【０００５】
図５は、ウェーブレットリフティング演算を行う従来のデータ処理装置２００の回路構成を示す図である。データ処理装置２００は、ＩＲ９：７フィルタを用いたウェーブレット変換、即ち、低域ウェーブレット変換係数の演算に９つの連続する画素の画像データ、高域ウェーブレット変換係数の演算に７つの連続する画素の画像データを用いてウェーブレットリフティング演算を行う。
【０００６】
演算器２１０、２２０、２３０及び２４０は、それぞれ同様の構成で成り、それぞれ注目画素の画像データに、前後して入力される画素の画像データを規定数倍（重み付け）したデータを加算したデータを出力する。
【０００７】
演算器２１０は、２つの加算器２１０ａ及び２１０ｃと１つの乗算器２１０ｂで構成される。演算器２１０の端子Ａには、図示しないメモリより読み出したＸ（２ｎ＋２）番目の画素の画像データが入力され、端子Ｂには、レジスタ２１１及び２１２により一時的に記録されていたＸ（２ｎ）番目の画素の画像データが入力され、端子Ｃには、レジスタ２１１により一時的に記録されていたＸ（２ｎ＋１）番目の画素の画像データが入力される。演算器２１０内部では、加算器２１０ａが端子Ａ及び端子Ｂに入力されたＸ（２ｎ＋２）番目及びＸ（２ｎ）番目の画素の画像データの和を求め、乗算器２１０ｂが上記加算器２１０ａの出力をα倍し、更に、加算器２１０ｃが上記乗算器２１０ｂがα倍した値に端子Ｃに入力されたＸ（２ｎ＋１）番目の注目画素の画像データを加算し、当該加算した値をＹ（２ｎ＋１）番目のステップＳ１のウェーブレットリフティング演算結果のデータとして出力する。
【０００８】
演算器２２０の端子Ａには、上記演算器２１０において求めたＹ（２ｎ＋１）番目のステップＳ１のウェーブレットリフティング検算結果のデータが入力され、端子Ｂには、レジスタ２２１により一時的に記録されていたＹ（２ｎ−１）番目のデータが入力され、端子Ｃには、前段の演算器２１０の端子Ｂに入力されたのと同じＸ（２ｎ）番目の画素の画像データが入力される。演算器２２０は、端子Ａ及び端子Ｂに入力されたＹ（２ｎ＋１）番目及びＹ（２ｎ−１）番目のデータの和をβ倍し、更に、当該β倍した値に端子Ｃに入力されたＸ（２ｎ）番目の注目画素の画像データを加算した値をＹ（２ｎ）番目のステップＳ２のウェーブレットリフティング演算結果のデータとして出力する。
【０００９】
演算器２３０の端子Ａには、上記演算器２２０において求めたＹ（２ｎ）番目のステップＳ２のウェーブレットリフティング検算結果のデータが入力され、端子Ｂには、レジスタ２３１により一時的に記録されていたＹ（２ｎ−２）番目のデータが入力され、端子Ｃには、前段の演算器２１０の端子Ｂに入力されたのと同じＹ（２ｎ−１）番目のデータが入力される。演算器２３０は、端子Ａ及び端子Ｂに入力されたＹ（２ｎ）番目及びＹ（２ｎ−２）番目のデータの和をγ倍し、更に、端子Ｃに入力されたＹ（２ｎ−１）番目の注目データを加算した値をＹ（２ｎ−１）番目のステップＳ３のウェーブレットリフティング演算結果のデータとして出力する。
【００１０】
演算器２４０の端子Ａには、上記演算器２３０において求めたＹ（２ｎ−１）番目のステップＳ３のウェーブレットリフティング検算結果のデータが入力され、端子Ｂには、レジスタ２４１により一時的に記録されていたＹ（２ｎ−３）番目のデータが入力され、端子Ｃには、前段の演算器２３０の端子Ｂに入力されたのと同じＹ（２ｎ−２）番目のデータが入力される。演算器２４０は、端子Ａ及び端子Ｂに入力されたＹ（２ｎ−１）番目及びＹ（２ｎ−３）番目のデータの和をσ倍し、更に、端子Ｃに入力されたＹ（２ｎ−２）番目の注目データを加算した値をステップＳ４のＹ（２ｎ−２）番目のウェーブレットリフティング演算結果のデータとして出力する。
【００１１】
上記演算器２３０より出力されるＹ（２ｎ−１）番目のステップＳ３のウェーブレットリフティング演算結果のデータを乗算器２３２により−Ｋ倍した値をウェーブレット係数のハイパス成分（ステップＳ５のウェーブレットリフティング演算結果）−Ｋ・Ｙ（２ｎ−１）として図示しないメモリに書き込む。
【００１２】
また、上記演算器２４０より出力されるＹ（２ｎ−２）番目のステップＳ４のウェーブレットリフティング演算結果のデータを乗算器２４２により１／Ｋ倍した値をウェーブレット係数のローパス成分（ステップＳ６のウェーブレットリフティング演算結果）１／Ｋ・Ｙ（２ｎ−２）として図示しないメモリに書き込む出力する。
【００１３】
上記構成のデータ処理装置２００では、例えば、Ｘ１番目の画素の画像データについてステップＳ１の演算が完了し、当該ステップＳ１の演算により求めたデータを用いてステップＳ２の演算を行う際、次のＸ２番目の画素の画像データについてステップＳ１の演算を実行することができる。同様のことが、他のステップＳ２，Ｓ３，Ｓ４においていえる。
【００１４】
図６（ａ）は、データ処理装置２００の最高のスループットを示す図である。上部に記すｔ１〜ｔ６は、駆動クロック信号の１サイクル期間を表す。図示するように、上記構成のデータ処理装置２００では、４サイクルでステップＳ１のウェーブレットリフティング演算結果から最終のステップＳ６のウェーブレットリフティング演算結果を求めることができる。また、一旦、演算を開始した後は、間を置かずに次々と次の画素の画像データについての最終のステップＳ６のウェーブレットリフティング演算結果を求めることができる。
【００１５】
【発明が解決しようとする課題】
メモリからの演算用の画像データの読み出しには駆動クロック信号１サイクル分の時間を要するが、演算結果のデータのメモリへの書き込みにも１サイクル分の時間を要する。このため、画像データは１サイクル置きにしか読み出すことができない。このため、実際には図６（ｂ）に示すように、１サイクル置きにしか次の画素の画像データについての最終ステップＳ６のウェーブレットリフティング演算結果を求めることしかできない。
【００１６】
即ち、従来のデータ処理装置２００では、より高速な処理ができるにもかかわらず、上記演算用の画像データのメモリからの読み出し及び演算結果のデータのメモリへの書き込みに関する制約により、半分の処理効率で動作していた。
【００１７】
また、従来のデータ処理装置２００では、各ステップの演算を専用の４個の演算器で実行するため、規模が大きいという問題があった。１個の演算器を時分割処理により共用すれば、使用する演算器の個数を減らすことはできるが、この場合、処理時間が４倍以上に延びてしまう。
【００１８】
本発明は、上記２次元離散ウェーブレット変換を行う際に用いるデータ処理装置であって、ウェーブレットリフティング演算を行うのに使用する演算器の数を少なくすると共に、全体の処理時間をできるだけ短くできるデータ処理装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の第１のデータ処理装置は、メモリからの演算用のデータの読み出し及びメモリへの演算結果のデータの書き込みが各１回できる期間に、入力された演算用のデータに対して行った演算結果のデータを帰還させてリフティング方式の演算を行い、当該演算結果のデータを出力する演算器を、１個以上備える事を特徴とする。
【００２０】
本発明の第２のデータ処理装置は、上記第１のデータ処理装置において、上記演算器を２個以上備える場合において、前段に位置する演算器の出力端子と後段に位置する演算器の信号入力端子の間に、上記メモリへからのデータの読み出し及びメモリへのデータの書き込みが各１回できる期間の内の一定時間だけ開くゲートを備えることを特徴とする。
【００２１】
本発明の第３のデータ処理装置は、上記第２のデータ処理装置において、上記演算器を３個以上備え、各演算器の間に上記ゲートを２個以上備える場合において、信号入力側から見て奇数番目に位置するゲートと偶数番目に位置するゲートの開閉のタイミングが反対に設定されていることを特徴とする。
【００２２】
本発明の第４のデータ処理装置は、上記第２のデータ処理装置において、ＪＰＥＧ２０００の準拠したウェーブレット変換を実行することを特徴とする。
【００２３】
本発明の第５のデータ処理装置は、上記第４のデータ処理装置において、画像データの他、１以上の各レベルのＬＬのサブバンドのウェーブレット係数のデータが混在したデータを演算用のデータとして処理することを特徴とする。
【００２４】
本発明の第６のデータ処理装置は、上記第４のデータ処理装置において、画像データを色変換して得られる３つの色成分のデータに変換したデータであって、各色成分のデータが混在したデータを演算用のデータとして処理することを特徴とする。
【００２５】
【発明の実施の形態】
図１は、ウェーブレットリフティング演算を実行するデータ処理装置１００の回路図である。当該データ処理装置１００は、駆動クロック信号の２サイクルに一度、画像データＸを読み込む通常のメモリシステムに対して、僅か２個の演算器（従来は４個、図５を参照）により最高のスループット、具体的には、上記従来技術の欄で説明した図６（ｂ）に示すスループットが得られるように設計したものである。
【００２６】
以下、データ処理装置１００の構成について説明した後、実際の動作について駆動クロック信号２個分のタイミング（タイミングＡ及びタイミングＢ）に分けて説明する。タイミングＡは、駆動クロック信号の奇数サイクルの期間をいう。また、タイミングＢは、駆動クロック信号の偶数サイクルの期間をいう。
【００２７】
図示しないメモリから読み出されて、データ処理装置１００に入力される演算用の画像データは、マルチプレクサ（図中、ＭＵＸと記す）１１１の信号入力端子１１１ｂに入力される他、レジスタ１１２を介してマルチプレクサ１１５の信号入力端子１１５ｂに入力され、更にレジスタ１１３を介してマルチプレクサ１１４の信号入力端子１１４ｂに入力される。
【００２８】
マルチプレクサ１１１のもう一方の信号入力端子１１１ａには、演算器１１０の出力端子Ｄより帰還してきた信号が入力される。マルチプレクサ１１４のもう一方の信号入力端子１１４ａには、演算器１１０の出力端子Ｄより帰還してきた信号がレジスタ１１７により一時的に記録された後に入力される。マルチプレクサ１１５のもう一方の信号入力端子１１５ａには、マルチプレクサ１１４の出力信号が入力される。
【００２９】
マルチプレクサ１１１，１１４及び１１５は、タイミングＡで図中、下側の入力端子１１１ｂ、１１４ｂ及び１１５ｂに入力される信号を通過させ、タイミングＢで上側の入力端子１１１ａ、１１４ａ及び１１５ａに入力される信号を通過させる。
【００３０】
演算器１１０は、２つの加算器１１０ａ及び１１０ｃと駆動クロック信号の１サイクル毎にα又はβに倍率が切り換る１つの乗算器１１０ｂで構成される。演算器１１０内で、加算器１１０ａ及び乗算器１１０ｂは、端子Ａ及び端子Ｂに入力される注目画素の両隣の画像データの和をタイミングＡでα倍し、タイミングＢでβ倍する。加算器１１０ｃは、上記α倍又はβ倍された値に端子Ｃより入力される注目画素の画像データを加算して出力する。倍率の切換は駆動クロック信号に応じて行う。
【００３１】
演算器１１０の出力端子Ｄは、タイミングＡで閉じ、タイミングＢで開くゲート１２１に接続される。ゲート１２１の出力は、入力された信号を駆動クロック信号１サイクル分だけ遅延して出力する遅延回路１２２に接続されている。遅延回路１２２の出力は、マルチプレクサ１２４の信号入力端子１２３ｂに接続される他、レジスタ１２４を介してマルチプレクサ１２５の信号入力端子１２５ｂに接続される。マルチプレクサ１２３の残りの信号入力端子１２３ａは、演算器１２０の出力端子Ｄより帰還してきた信号が入力される。また、マルチプレクサ１２５のもう一方の信号入力端子１２５ａは、演算器１２０の出力端子Ｄより帰還してきた信号がレジスタ１２８を介して入力される。また、マルチプレクサ１２７の信号入力端子１２７ａには、上記マルチプレクサ１２５の出力信号が入力され、もう一方の信号入力端子１２７ｂには、マルチプレクサ１１４より出力された信号が遅延回路１２６において駆動クロック信号１サイクル分だけ遅延された状態で入力される。
【００３２】
マルチプレクサ１２３、１２５及び１２７は、タイミングＡで図中、上側の入力端子１２３ａ、１２５ａ及び１２７ａに入力される信号を通過させ、タイミングＢで下側の入力端子１２３ｂ、１２５ｂ及び１２７ｂに入力される信号を通過させる。
【００３３】
演算器１２０は、演算器１１０と同様の構成で成り、端子Ａ及び端子Ｂに入力される注目データの前後のデータの和をタイミングＡでσ倍し、タイミングＢでγ倍した値に端子Ｃより入力される注目データの値を加算して出力する。
【００３４】
演算器１２０の出力端子Ｄは、マルチプレクサ１２９の信号入力端子１２９ａに接続される。マルチプレクサ１２９は、タイミングＡで出力端子１２９ｃから乗算器１３１に信号を出力し、タイミングＢで出力端子１２９ｂから乗算器１３０に信号を出力する。
【００３５】
以下、上記構成のデータ処理装置１００がタイミングＡにおいて実行する処理内容について説明する。図２は、図１に示したデータ処理装置１００の回路図から、タイミングＡにおいて有効に働いている構成要素のみを抽出して表示したものである。
【００３６】
タイミングＡでは、前段の演算器１１０においてステップＳ１のウェーブレットリフティング演算が実行されると共に、後段の演算器１２０においてステップＳ４及びステップＳ６のウェーブレットリフティング演算が実行される。
【００３７】
タイミングＡにおいて、演算器１１０の信号入力端子Ｃには、Ｘ（２ｎ＋１）番目の注目画素の画像データが入力され、信号入力端子Ａには、注目画素の前に位置するＸ（２ｎ＋２）番目の画素の画像データが入力され、信号入力端子Ｂには、注目画素の後に位置するＸ（２ｎ）番目の画素の画像データが入力される。演算器１１０は、Ｙ（２ｎ＋１）番目のデータのステップＳ１のウェーブレットリフティング演算のデータとしてＹ（２ｎ＋１）＝Ｘ（２ｎ＋１）＋α（Ｘ（２ｎ）＋Ｘ（２ｎ＋２））を求め、求めたデータを出力する。
【００３８】
一方で、ゲート１２１により演算器１１０からのデータ入力が遮断されている後段の演算器１２０では、信号入力端子Ｃに注目データとしてＹ（２ｎ−２）番目のデータが入力され、信号入力端子Ａには、注目データの前に位置するＹ（２ｎ−１）番目のデータが入力され、信号入力端子Ｂには、注目データの後に位置するＹ（２ｎ−３）番目のデータが入力される。なお、上記信号入力端子Ａに入力されるデータは、後に説明するタイミングＢにおいて当該演算器１２０から出力されたステップＳ３のウェーブレットリフティング演算結果のデータである。演算器１２０は、Ｙ（２ｎ−２）番目のステップＳ４のウェーブレットリフティング演算のデータとしてＹ（２ｎ−２）＝Ｙ（２ｎ−２）＋σ（Ｙ（２ｎ−１）＋Ｙ（２ｎ−３））を求め、求めたデータを出力する。
【００３９】
更に、演算器１２０より出力されたデータは、ステップＳ６のウェーブレットリフティング演算として乗算器１３１により１／Ｋ倍され、ウェーブレット係数のハイパス成分のデータ（演算結果のデータ）として図示しないメモリに書き込まれる。
【００４０】
引き続き、データ処理装置１００がタイミングＢにおいて実行する処理内容について説明する。図３は、図１に示したデータ処理装置１００の回路図から、タイミングＢにおいて有効に働いている構成要素のみを抽出して表示したものである。
【００４１】
タイミングＢでは、前段の演算器１１０においてステップＳ２のウェーブレットリフティング演算が実行されると共に、後段の演算器１２０においてステップＳ３及びステップＳ５のウェーブレットリフティング演算が実行される。
【００４２】
タイミングＢにおいて、演算器１１０の信号入力端子Ｃには、直前のタイミングＡで注目画素の後に位置していたＸ（２ｎ）番目の画素の画像データが注目データとして入力され、信号入力端子Ａには、注目データの前に位置するＹ（２ｎ＋１）番目のデータが入力され、信号入力端子Ｂには、注目データの後に位置するＹ（２ｎ−１）番目のデータが入力される。演算器１１０は、Ｙ（２ｎ）番目のステップＳ２のウェーブレットリフティング演算のデータとしてＹ（２ｎ）＝Ｘ（２ｎ）＋β（Ｙ（２ｎ−１）＋Ｙ（２ｎ＋１））を求め、求めたデータを出力する。
【００４３】
タイミングＢではゲート１２１は開いており、演算器１１０より出力されたＹ（２ｎ）番目のデータは、遅延回路１２２により駆動クロック信号１サイクル分だけ遅延された後に、注目データの１つ前のデータとして演算器１２０の信号入力端子Ａに入力される。信号入力端子Ｂには、注目データの１つ後のデータとしてＹ（２ｎ−２）番目のデータが入力される。信号入力端子Ｃには、注目データとしてＹ（２ｎ−１）番目のデータが入力される。演算器１２０は、Ｙ（２ｎ−１）番目のステップＳ３のウェーブレットリフティング演算のデータとしてＹ（２ｎ−１）＝Ｙ（２ｎ−１）＋γ（Ｙ（２ｎ−２）＋Ｙ（２ｎ））を求め、求めたデータを出力する。
【００４４】
演算器１２０より出力されたデータは、更に、乗算器１３０により−Ｋ倍され、ステップＳ５のウェーブレットリフティング演算により得られるウェーブレット係数のローパス成分のデータ（演算結果のデータ）として図示しないメモリに書き込まれる。
【００４５】
図４は、上記構成のデータ処理装置１００において、実現される最高のスループットを示す図である。上部に記すｔ１〜ｔ６は、駆動クロック信号の１サイクルを表す。図示するように、データ処理装置１００では、４サイクルでステップＳ１のウェーブレットリフティング演算結果から最終のステップＳ６のウェーブレットリフティング演算結果を求めることができる。また、一旦、演算を開始した後は、駆動クロック信号１サイクル置きに次の画素の画像データについての最終のステップＳ６のウェーブレットリフティング演算結果を求めることができる。
【００４６】
上記図４は、図５を参照しつつ従来技術の欄において説明したデータ処理装置２００の実現し得るスループット（図６（ｂ）を参照）と同じである。即ち、データ処理装置１００では、従来のデータ処理装置２００と比べて演算器の数を半分の２個にして回路規模を小さくしたにも拘わらず、全く同じスループットを得ることができるといった効果を奏することができるのである。これは、ウェーブレットリフティング演算結果のデータを図示しないメモリに書き込んでいる間に、２つの演算器を休ませることなく、次のステップのウェーブレットリフティング演算を実行させることで、処理速度を２倍に高めているためである。
【００４７】
なお、データ処理装置１００では、ある画素の画像データに対するステップＳ１及びＳ２の演算終了後、上記処理した画素の画像データと全く関係ない別の画素の画像データを入力することができる。従って、全画像データをデータ処理装置１００で処理してレベル１のウェーブレット係数に変換した後に、１ＬＬのサブバンドの全データをデータ処理装置１００で処理する以外に、画像データの処理がある程度進んだ段階で、１ＬＬのサブバンドのウェーブレット係数の処理を行いレベル２のウェーブレット係数を求めても良い。更に高いレベルについても同様である。このように、データ処理装置１００では、画像データの他、１以上の各レベルのＬＬのサブバンドのウェーブレット係数のデータが混在したデータを演算用のデータとして処理することができ、これにより、所望のレベルのウェーブレット係数がより迅速に得られるといった利点を有する。
【００４８】
また、画像データをＹ，Ｃｒ，Ｃｂの３つの色成分に変換した後、各色成分のデータを一塊としてデータ処理装置１００において処理しても良いし、Ｙ成分のデータ、Ｃｒ成分のデータ、Ｃｂ成分のデータの順に並列に処理しても良い。このように、データ処理装置１００では、画像データを色変換して得られる３つの色成分のデータに変換したデータであって、各色成分のデータが混在したデータを演算用のデータとして処理することができ、これにより、所望の色成分のウェーブレット係数がより迅速に得られるといった利点を有する。
【００４９】
以上、ＩＲ９：７フィルタ処理を行うデータ処理装置１００について説明したが、メモリからの演算用のデータの読み出し及びメモリへの演算結果のデータの書き込みが各１回できる期間に、入力された演算用のデータに対して行った演算結果のデータを帰還させてリフティング方式の演算を行い、当該演算結果のデータを出力する演算器を、１個以上備える事を基本概念とする本発明のデータ処理装置の構成を適用すれば、少ない演算器で迅速な処理の可能なＩＲ５：３フィルタや、デコーダを構成することもできる。
【００５０】
【発明の効果】
本発明のデータ処理装置は、メモリから演算用のデータを読み出し、及び、演算結果のデータをメモリに書き込むのに要する時間内に、最初の演算結果のデータを帰還させてリフティング方式による演算を行うことにより、駆動クロック信号１サイクル毎に１つの演算を連続して行うタイプのデータ処理回路に比べて半分の演算器の数で同じスループットを実現することができる。
【図面の簡単な説明】
【図１】データ処理装置の回路図である。
【図２】データ処理装置中でタイミングＡにおいて動作する構成要素を示す図である。
【図３】データ処理装置中でタイミングＢにおいて動作する構成要素を示す図である。
【図４】データ処理装置のスループットを示す図である。
【図５】従来のデータ処理装置の回路図である。
【図６】（ａ）は、従来のデータ処理装置の理論上の最高のスループットを示す図であり、（ｂ）は、メモリへのデータの読み書きのタイミングの制限より実際に得られるスループットを示す図である。
【符号の説明】１００  データ処理装置、１１０，１２０  演算器、１１１，１１４，１１５，１２３，１２５，１２７  マルチプレクサ、１１２，１１３，１１７，１２４，１２８  レジスタ、１２２，１２６  遅延回路
【図１】
2004302510.tif 000003
【図２】
2004302510.tif 000004
【図３】
2004302510.tif 000005
【図４】
2004302510.tif 000006
【図５】
2004302510.tif 000007
【図６】
2004302510.tif 000008