(57)【要約】【課題】従来のマルチプレクサ回路では、近年の低電圧化および小信号振幅等に対して十分な帯域を確保して高速動作を行うことが難しくなってきた。【解決手段】パラレルデータＰＤ０〜ＰＤ３を内部クロックφ０〜φ３に同期してシリアルデータＳＤに変換するマルチプレクサ回路であって、前記内部クロックおよび前記パラレルデータの論理を取る論理回路２、および、第１の電源線Ｖｄｄと第２の電源線Ｖｓｓとの間に直列に接続された負荷回路１並びに複数のスイッチ素子３０〜３３を備え、該各スイッチ素子は前記論理回路の出力で制御されるように構成する。【選択図】      図３
2004173168.tif 000002
【特許請求の範囲】
【請求項１】
パラレルデータを内部クロックに同期してシリアルデータに変換するマルチプレクサ回路であって、
前記内部クロックおよび前記パラレルデータの論理を取る論理回路、および、
第１の電源線と第２の電源線との間に直列に接続された負荷回路並びに複数のスイッチ素子を備え、該各スイッチ素子は前記論理回路の出力で制御されることを特徴とするマルチプレクサ回路。
【請求項２】
請求項１に記載のマルチプレクサ回路において、前記論理回路は、前記パラレルデータの各データ信号線に対してそれぞれ設けられた複数の論理回路セルを備えることを特徴とするマルチプレクサ回路。
【請求項３】
請求項２に記載のマルチプレクサ回路において、前記各論理セルは、前記パラレルデータを増幅して前記各スイッチ素子を制御するインバータまたはバッファ、および、該インバータまたはバッファの出力と前記第２の電源線との間に接続された第１導電型の制御トランジスタを備えることを特徴とするマルチプレクサ回路。
【請求項４】
請求項３に記載のマルチプレクサ回路において、
前記負荷回路は、複数の第２導電型のスイッチトランジスタであり、
前記各論理セルは、さらに、前記パラレルデータを増幅して前記各第２導電型のスイッチトランジスタを制御するインバータまたはバッファ、および、該インバータまたはバッファの出力と前記第１の電源線との間に接続された第２導電型の制御トランジスタを備えることを特徴とするマルチプレクサ回路。
【請求項５】
請求項２に記載のマルチプレクサ回路において、前記各論理セルは、前記パラレルデータを直接受け取る第２導電型のトランジスタ、および、前記内部クロックが供給され前記各スイッチ素子を制御する信号線と前記第２の電源線との間に接続された第１導電型の制御トランジスタを備えることを特徴とするマルチプレクサ回路。
【請求項６】
請求項１に記載のマルチプレクサ回路において、該マルチプレクサ回路は、差動のシリアルデータを出力することを特徴とするマルチプレクサ回路。
【請求項７】
請求項６に記載のマルチプレクサ回路において、前記論理回路は、前記パラレルデータの各データ信号線に対してそれぞれ設けられた複数の負論理用の論理回路セル、および、複数の正論理用の論理回路セルを備えることを特徴とするマルチプレクサ回路。
【請求項８】
請求項７に記載のマルチプレクサ回路において、
前記各負論理用の論理回路セルは、前記パラレルデータを増幅して負論理のデータを出力して負論理用の前記スイッチ素子を制御する奇数個のインバータ、および、該インバータの出力と前記第２の電源線との間に接続された第１導電型の制御トランジスタを備え、且つ、
前記各負論理用の論理回路セルは、前記パラレルデータを増幅して正論理のデータを出力して正論理用の前記スイッチ素子を制御する偶数個のインバータ、および、該インバータの出力と前記第２の電源線との間に接続された第１導電型の制御トランジスタを備えることを特徴とするマルチプレクサ回路。
【請求項９】
請求項８に記載のマルチプレクサ回路において、前記正論理用のスイッチ素子および前記負論理用のスイッチ素子は、共通の電流源を介して前記第２の電源線に接続されることを特徴とするマルチプレクサ回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のマルチプレクサ回路において、前記内部クロックは、多相クロックであり、且つ、前記第１導電型の制御トランジスタは、該多相クロックで制御されることを特徴とするマルチプレクサ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ間や複数のＬＳＩで構成した装置間の信号伝送を高速に行うための技術に関し、特に、パラレルデータをシリアルデータに変換するマルチプレクサ回路に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置やプロセッサ、さらには、スイッチ用ＬＳＩ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
すなわち、ＤＲＡＭ等の主記憶装置とプロセッサとの間（ＬＳＩ間）の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要になって来ている。さらには、周辺機器とプロセッサ／チップセット間の信号伝送もシステム全体の性能を制限する要素になっている。
【０００４】
このようなＬＳＩ間や回路ブロック間、或いは、匡体内での信号伝送を高速化するには、一本の信号線に多くのデータを伝送することが重要である。具体的に、例えば、ネットワークインフラ向けのソリューションでは、ギガビットの高速伝送が要求されるようになり、「ギガビットＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ  ａｎｄ  Ｄｅｓｅｌｉａｌｉｚｅｒ）」といったデバイスが注目されている。そして、例えば、装置間の信号伝送を目的としたインターフェース回路で用いられるＬＳＩにおいて、低速なパラレルデータを高速なシリアルデータに変換することのできるマルチプレクサ回路の提供が要望されている。
【０００５】
【従来の技術】
近年、ＳｅｒＤｅｓ機能を有するインターフェース回路において、ネットワークスイッチなどのデータ処理を行うロジック回路から受け取る比較的速度の遅いパラレルデータを、例えば、Ｇｂｐｓ以上のレベルの高速なシリアルデータに変換して出力する必要がある。
【０００６】
従来、パラレルデータをシリアルデータに変換するマルチプレクサ回路としては、例えば、Ｗ．  Ｄａｌｌｙ  ｅｔ  ａｌ．，  ”ＤＩＧＩＴＡＬ  ＳＹＳＴＥＭＳ  ＥＮＧＩＮＥＥＲＩＮＧ”，  Ｃａｍｂｒｉｄｇｅ，  １９９８などの文献（例えば、ＦＩＧＵＲＥ  １１−２２，  ＦＩＧＵＲＥ  １１−２５：非特許文献１）や特願２００１−３２２３７５号（特許文献１）にあるように、多相クロック信号を用いてデータ処理を行っている。
【０００７】
図１は従来のマルチプレクサ回路の一例を示す回路図であり、図２は図１のマルチプレクサ回路の動作を説明するためのタイミング図である。図１において、参照符号ＰＤ０〜ＰＤ３はパラレルデータ、ＳＤはシリアルデータ、そして、φ０〜φ３は互いに位相が９０°異なる四相クロック（内部クロック）を示している。
【０００８】
図１に示されるように、従来のマルチプレクサ回路１００は、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に設けられた負荷回路１０１、および、互いに並列接続された複数（例えば、４つ）のマルチプレクサセル１２０〜１２３を備えている。各マルチプレクサセル１２０（１２１〜１２３も同様）は、直列接続された３段のｎチャネル型ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（ｎＭＯＳトランジスタ：より広く一般的にｎチャネル型ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ）１２０ａ〜１２０ｃを備え、トランジスタ１２０ａのゲートにはパラレルデータＰＤ０が入力され、トランジスタ１２０ｂのゲートには内部クロックφ０が入力され、そして、トランジスタ１２０ｃのゲートには内部クロックφ１が入力されている。同様に、トランジスタ１２１ａのゲートにはパラレルデータＰＤ１が入力され、トランジスタ１２１ｂのゲートには内部クロックφ１が入力され、そして、トランジスタ１２１ｃのゲートには内部クロックφ２が入力され、さらに、トランジスタ１２３ａのゲートにはパラレルデータＰＤ３が入力され、トランジスタ１２３ｂのゲートには内部クロックφ３が入力され、そして、トランジスタ１２３ｃのゲートには内部クロックφ０が入力されている。
【０００９】
すなわち、図２に示されるように、図１のマルチプレクサ回路１００は、例えば、マルチプレクサセル１２０において、内部クロックφ０およびφ１が高レベル『Ｈ』となってトランジスタ１２０ｂおよび１２０ｃがオンすることで、トランジスタ１２０ａのゲートに供給されたパラレルデータＰＤ０を取り込み、同様の処理を各マルチプレクサセル１２１〜１２３で行って、パラレルデータＰＤ０〜ＰＤ３をシリアル変換したシリアルデータＳＤをノードＮ１００から取り出すようになっている。
【００１０】
ここで、負荷回路１０１は、例えば、ゲートに低電位電源電圧（Ｖｓｓ）を印加したｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ：より広く一般的にｐチャネル型ＭＩＳトランジスタ）により構成することができる。なお、本明細書では、説明を簡略化するために、主として４つのパラレルデータＰＤ０〜ＰＤ３を、四相信号φ０〜φ３を用いてシリアルデータＳＤに変換する例を説明するが、これらの構成は様々に変化させることができるのはいうまでもない。また、図２におけるパラレルデータＰＤ０〜ＰＤ３は全て同じタイミングで変化しているが、実際には、例えば、各トランジスタ（例えば、マルチプレクサセル１２０において、内部クロックφ０，φ１により制御されるトランジスタ１２０ｂおよび１２０ｃ）の制御タイミングに応じて最適な変化タイミングとされている。
【００１１】
【特許文献１】
特願２００１−３２２３７５号
【非特許文献１】
Ｗ．  Ｄａｌｌｙ  ｅｔ  ａｌ．，  ”ＤＩＧＩＴＡＬ  ＳＹＳＴＥＭＳ  ＥＮＧＩＮＥＥＲＩＮＧ”，  Ｃａｍｂｒｉｄｇｅ，  １９９８（ＦＩＧＵＲＥ  １１−２２，  ＦＩＧＵＲＥ  １１−２５）
【００１２】
【発明が解決しようとする課題】
図１および図２を参照して説明した従来のマルチプレクサ回路１００は、各マルチプレクサセル１２０（１２１〜１２３）が直列接続されたトランジスタ１２０ａ〜１２０ｃにより構成されるため、直流的な電流消費が少ないという利点がある。
【００１３】
しかしながら、Ｇｂｐｓを超えるような高速なデータを処理する場合、さらには、近年の低駆動電圧および小信号振幅が適用されるマルチプレクサ回路においては、図１に示すようなパラレルデータ（ＰＤ０）により制御されるトランジスタ（１２０ａ）と内部クロック（φ０，φ１）により制御されるトランジスタ（１２０ｂ，１２０ｃ）とを直列に接続したマルチプレクサセルを使用することは速度の上で難しくなって来ている。
【００１４】
すなわち、上述した従来のマルチプレクサ回路１００では、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に直列にトランジスタ１２０ａ〜１２０ｃ（および、１０１）を接続するために、高速に動作させる場合に帯域が不足することになっていた。
【００１５】
まず、第１の理由としては、全てのトランジスタを飽和領域で動作させるためにはトランジスタのオン抵抗を小さく（ゲート幅を広く）する必要があるが、トランジスタのゲート幅を広くすると占有面積が増大するため、現実的にはトランジスタのオン抵抗を十分に大きくすることはできないためである。また、トランジスタサイズが大きくなると、占有面積が増大するだけでなく、ゲート幅の増加により寄生容量が増えて高速動作に向かないということもある。さらに、第２の理由としては、複数のトランジスタ（１０１および１２０ａ〜１２０）が直列に接続されているため、出力側からチャージアップするノードが増えて帯域が不足するためである。
【００１６】
本発明は、上述した従来のマルチプレクサ回路が有する課題に鑑み、パラレルデータをクロックに同期したシリアルデータに高速に変換することのできるマルチプレクサ回路の提供を目的とする。
【００１７】
【課題を解決するための手段】
本発明によれば、パラレルデータを内部クロックに同期してシリアルデータに変換するマルチプレクサ回路であって、前記内部クロックおよび前記パラレルデータの論理を取る論理回路、および、第１の電源線と第２の電源線との間に直列に接続された負荷回路並びに複数のスイッチ素子を備え、該各スイッチ素子は前記論理回路の出力で制御されることを特徴とするマルチプレクサ回路が提供される。
【００１８】
本発明のマルチプレクサ回路によれば、論理回路は内部クロックとパラレルデータとの論理を取り、この論理回路の出力により各スイッチ素子を制御してシリアルデータを得るようになっている。
【００１９】
図３は本発明に係るマルチプレクサ回路の原理構成を示すブロック図である。図３において、参照符号１は負荷回路、２は論理回路、３はスイッチ素子、そして、４は内部クロック発生回路を示している。
【００２０】
負荷回路１は、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に、互いに並列接続された複数のスイッチ素子３と直列に設けられ、複数のスイッチ素子３と負荷回路１との接続ノードＮ１からシリアルデータＳＤが出力される。論理回路２は、パラレルデータＰＤと内部クロックを受け取り、それらの論理を取った制御信号ＣＳにより複数のスイッチ素子３を制御する。ここで、内部クロックφは、例えば、外部クロックＣＬＫから内部クロック発生回路４で生成することもできるが、例えば、他の回路用のクロック（内部クロックφ）が存在する場合には、そのクロックをそのままマルチプレクサ回路に供給することもできる。
【００２１】
このように、図３に示す本発明のマルチプレクサ回路は、論理回路２でパラレルデータＰＤと内部クロックφの論理を取り、この論理回路２の出力によりスイッチ素子３を制御することで、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間で直列に接続されるスイッチ素子（トランジスタ）の段数を減らし、高速動作を可能とする。
【００２２】
【発明の実施の形態】
以下、本発明に係るマルチプレクサ回路の実施例を、添付図面を参照して詳述する。
【００２３】
図４は本発明に係るマルチプレクサ回路の第１実施例を示すブロック回路図であり、図５は図４のマルチプレクサ回路の動作を説明するためのタイミング図である。図４において、参照符号ＰＤ０〜ＰＤ３はパラレルデータ、ＳＤはシリアルデータ、ＣＳ０〜ＣＳ３は制御信号、そして、φ０〜φ３は互いに位相が９０°異なる四相クロック（内部クロック）を示している。ここで、図４のマルチプレクサ回路は、４：１のマルチプレクサ回路の例であるが、本発明は、これに限定されるものではない。
【００２４】
図４に示されるように、本第１実施例のマルチプレクサ回路は、高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に設けられた負荷回路１、および、互いに並列接続された複数（例えば、４つ）のスイッチ素子（ｎＭＯＳトランジスタ）３０〜３３を備えている。各ｎＭＯＳトランジスタ（スイッチトランジスタ）３０〜３３のゲートには、パラレルデータＰＤ０〜ＰＤ３と内部クロックφ０〜φ３（デューティ５０％のクロック）を受け取って論理を取る論理回路２の出力（制御信号）ＣＳ０〜ＣＳ３がそれぞれ供給され、並列接続されたトランジスタ３０〜３３のドレインと負荷回路１との接続ノードＮ１からシリアルデータＳＤが出力されるようになっている。
【００２５】
論理回路２は、複数（例えば、４つ）論理回路セル２０〜２３を備える。論理回路セル２０は、パラレルデータＰＤ０を増幅および反転して出力するインバータ２０ａ、並びに、クロックφ０およびφ１がゲートに供給され、インバータ２０ａの出力（スイッチ素子３０のゲートに供給される制御信号ＣＳ０）と低電位電源線Ｖｓｓとの間に設けられたｎＭＯＳトランジスタ（制御トランジスタ）２０ｂおよび２０ｃを備えている。なお、他の論理回路セル２１〜２３も論理回路セル２０と同様の構成とされ、論理回路セル２１は、パラレルデータＰＤ１を増幅および反転して出力するインバータ２１ａ、並びに、クロックφ１およびφ２がゲートに供給され、インバータ２１ａの出力と低電位電源線Ｖｓｓとの間に設けられたｎＭＯＳトランジスタ２１ｂおよび２１ｃを備え、また、論理回路セル２３は、パラレルデータＰＤ３を増幅および反転して出力するインバータ２３ａ、並びに、クロックφ３およびφ０がゲートに供給され、インバータ２３ａの出力と低電位電源線Ｖｓｓとの間に設けられたｎＭＯＳトランジスタ２３ｂおよび２３ｃを備えている。ここで、論理回路セル２０〜２３は、それぞれ制御信号ＣＳ０〜ＣＳ３により対応するスイッチ素子３０〜３３を制御するようになっている。ここで、インバータ２０ａ〜２３ａはバッファとして構成することもできる。
【００２６】
図５に示されるように、例えば、論理回路セル２０において、内部クロックφ０およびφ１が両方とも低レベル『Ｌ』になると、トランジスタ２０ｂおよび２０ｃがオフしてインバータ２０ａの出力（制御信号ＣＳ０）がそのままスイッチ素子（ｎＭＯＳトランジスタ）３０のゲートに供給される。すなわち、インバータ２０ａの出力が高レベル『Ｈ』ならばトランジスタ３０はオンし、インバータ２０ａの出力が低レベル『Ｌ』ならばトランジスタ３０はオフする。一方、内部クロックφ０およびφ１が両方とも低レベル『Ｌ』になる以外の期間（内部クロックφ０またはφ１の少なくとも一方が高レベル『Ｈ』になる期間）、少なくともトランジスタ２０ｂまたは２０ｃがオンし、トランジスタ３０のゲート（制御信号ＣＳ０）は、インバータ２０ａの出力に関わらず低電位電源線Ｖｄｄのレベルにプルダウンされて該トランジスタ３０はオフする。
【００２７】
そして、内部クロックφ１およびφ２により制御される論理回路セル２１と共に、内部クロックφ１およびφ２により制御される論理回路セル２１、内部クロックφ２およびφ３により制御される論理回路セル２２、並びに、内部クロックφ３およびφ０により制御される論理回路セル２３によって、パラレルデータＰＤ０〜ＰＤ３はシリアルデータＳＤに変換されて、負荷回路１とスイッチ素子（トランジスタ）３０〜３３のドレインとの接続ノードＮ１から取り出される。
【００２８】
例えば、スイッチ素子３０〜３３は、ｎＭＯＳトランジスタの代わりにｐＭＯＳトランジスタを使用して構成することができるのはいうまでもない。また、負荷回路１は、例えば、ゲートに低電位電源電圧（Ｖｓｓ）を印加したｐＭＯＳトランジスタ等の一般的に知られた構成とすることができ、さらに、パラレルデータおよび内部クロックは、それぞれ４つのパラレルデータＰＤ０〜ＰＤ３および互いに位相が９０°異なる四相信号φ０〜φ３に限定されず、様々に変形することができるのは前述した通りである。なお、内部クロックφ０〜φ３は、外部クロックＣＬＫから内部クロック信号生成回路４により生成するものに限定されず、例えば、マルチプレクサ回路の外部で使用する四相クロックが存在する場合には、その四相クロックをそのまま使用することもできる。また、図５におけるパラレルデータＰＤ０〜ＰＤ３は全て同じタイミングで変化しているが、実際には、例えば、各トランジスタ（例えば、論理回路セル２０において、内部クロックφ０，φ１により制御されるトランジスタ２０ｂおよび２０ｃ）の制御タイミングに応じて最適な変化タイミングとすることができる。これらのことは、以下に説明する各実施例でも同様である。
【００２９】
図６は本発明に係るマルチプレクサ回路の第２実施例を示すブロック回路図である。
【００３０】
図６と上述した図４との比較から明らかなように、本第２実施例のマルチプレクサ回路は、差動の出力（シリアルデータＳＤ，ＳＤＸ）を得るために、２組の論理回路２，２’、負荷回路１，１’およびスイッチ素子３０〜３３，３０’〜３３’を設けるようにしたものである。ここで、正論理出力（ＳＤ）用の論理回路２における各論理回路セル２０（２１〜２３）は、図４に示す第１実施例と同じ構成であり、１段のインバータ２０ａおよびｎＭＯＳトランジスタ２０ｂ，２０ｃを備えている。一方、負論理出力（ＳＤＸ）用の論理回路２’における各論理回路セル２０’（２１’〜２３’）は、２段のインバータ２０ａ’，２０ｄ’およびｎＭＯＳトランジスタ２０ｂ’，２０ｃ’を備えている。なお、負荷回路１，１’およびスイッチ素子（ｎＭＯＳトランジスタ）３０〜３３，３０’〜３３’は同じ構成とされ、負荷回路１とトランジスタ３０〜３３のドレインとの接続ノードＮ１から正論理のシリアルデータＳＤを取り出し、負荷回路１’とトランジスタ３０’〜３３’との接続ノードＮ１’から負論理のシリアルデータＳＤＸを取り出すようになっている。
【００３１】
このように、本第２実施例のマルチプレクサ回路によれば、差動（相補）のシリアルデータＳＤ，ＳＤＸを出力することができ、例えば、後段の回路が差動信号を処理するように構成されているものに対してもそのまま対応することができる。
【００３２】
図７は本発明に係るマルチプレクサ回路の第３実施例を示すブロック回路図である。
【００３３】
図７と上述した図６との比較から明らかなように、本第３実施例のマルチプレクサ回路は、第２実施例のマルチプレクサ回路に対して電流源４を設け、この電流源４を介して、スイッチ素子３０〜３３および３０’〜３３’を低電位電源線Ｖｓｓに接続する。すなわち、ｎＭＯＳトランジスタ３０〜３３のソースおよびｎＭＯＳトランジスタ３０’〜３３’のソースは、共通の電流源４を介して低電位電源線Ｖｓｓに接続されるようになっている。
【００３４】
この本第３実施例のマルチプレクサ回路によれば、差動信号としてのシリアルデータＳＤ，ＳＤＸの特性を上述した第２実施例のマルチプレクサ回路よりも一層良好なものとすることができる。
【００３５】
図８は本発明に係るマルチプレクサ回路の第４実施例を示すブロック回路図である。
【００３６】
図８と前述した図４との比較から明らかなように、本第４実施例のマルチプレクサ回路は、第１実施例のマルチプレクサ回路における各論理回路セル２０（２１〜２３）を、インバータ２０ａ，２０ｄ、ｎＭＯＳトランジスタ２０ｂ，２０ｃ、および、ｐＭＯＳトランジスタ２０ｅ，２０ｆで構成し、負荷回路１をインバータ２０ｄの出力をゲートで受け取るｐＭＯＳトランジスタ３０ａ（３１ａ〜３３ａ）で構成したものに相当する。
【００３７】
すなわち、論理回路セル２０において、図４の第１実施例のインバータ２０ａおよびｎＭＯＳトランジスタ２０ｂ，２０ｃに加えて、パラレルデータＰＤ０が入力されたインバータ２０ｄおよびｐＭＯＳトランジスタ２０ｅ，２０ｆが設けられている。ｐＭＯＳトランジスタ２０ｅおよび２０ｆのゲートには、それぞれｎＭＯＳトランジスタ２０ｂおよび２０ｃのゲートに入力される内部クロックφ０およびφ１の反転レベルのクロック、すなわち、内部クロックφ２およびφ３が供給され、インバータ２０ａおよび２０ｄの出力を同じ期間（内部クロックφ０およびφ１が共に低レベル『Ｌ』となる期間、或いは、内部クロックφ２およびφ３が共に高レベル『Ｈ』となる期間）だけ、それぞれスイッチ素子（ｎＭＯＳトランジスタ）３０およびスイッチ素子（ｐＭＯＳトランジスタ）３０ａのゲートに与える。
【００３８】
なお、その他の期間（内部クロックφ０およびφ１の少なくとも一方が高レベル『Ｈ』となる期間、或いは、内部クロックφ２およびφ３の少なくとも一方が低レベル『Ｌ』となる期間）は、スイッチ素子３０および３０ａは共にオフする。このような構成の論理回路セル２０〜２３、並びに、スイッチ素子３０〜３３および３０ａ〜３３ａにより、パラレルデータＰＤ０〜ＰＤ３はシリアルデータＳＤに変換される。
【００３９】
この本第４実施例のマルチプレクサ回路によれば、出力されるシリアルデータＳＤを高電位電源電圧（Ｖｄｄ）と低電位電源電圧（Ｖｓｓ）との間でフルスウィングさせることができ、また、直流的な消費電流も抑えることが可能になる。
【００４０】
図９は本発明に係るマルチプレクサ回路の第５実施例を示すブロック回路図である。
【００４１】
図９と前述した図４との比較から明らかなように、本第５実施例のマルチプレクサ回路において、論理回路２の各論理回路セル２０（２１〜２３）は、インバータ２０ａおよびｎＭＯＳトランジスタ２０ｂを備える。すなわち、本第５実施例のマルチプレクサ回路は、内部クロック発生回路４からの四相クロック（内部クロック）φ０〜φ３をクロック処理回路６で処理し、そのクロック処理回路６の出力（制御クロック：デューティ比が７５％のクロック）φ０’〜φ３’をトランジスタ２０ｂのゲートに供給し、図４に示す第１実施例のマルチプレクサ回路の論理回路セル２０におけるｎＭＯＳトランジスタ２０ｃを省くようになっている。
【００４２】
図１０は図９のマルチプレクサ回路におけるクロック処理回路の一例を示す図であり、図１１は図１０のクロック処理回路の動作を説明するためのタイミング図である。
【００４３】
図１０に示されるように、クロック処理回路６は、４つのＯＲ回路６０〜６３を備え、それぞれ四相クロック（内部クロック）φ０〜φ３の隣接する２つのクロックの論理和を取るようになっている。すなわち、図１１に示されるように、ＯＲ回路６０は、内部クロックφ０およびφ１を受け取り、これらのクロックφ０，φ１が共に低レベル『Ｌ』のときだけ低レベル『Ｌ』となるデューティ比が７５％の制御クロックφ０’を出力し、この制御クロックφ０’が論理回路２における論理回路セル２０のｎＭＯＳトランジスタ２０ｂのゲートに供給される。同様に、ＯＲ回路６１（６２；６３）は、内部クロックφ１，φ２（φ２，φ３；φ３，φ０）を受け取って、これらのクロックφ１，φ２（φ２，φ３；φ３，φ０）が共に低レベル『Ｌ』のときだけ低レベル『Ｌ』となる制御クロックφ１’（φ２’；φ３’）を出力し、この制御クロックφ１’（φ２’；φ３’）が論理回路セル２１（２２；２３）のトランジスタ２１ｂ（２２ｂ；２３ｂ）のゲートに供給される。
【００４４】
このように、各論理回路セル２０〜２３におけるｎＭＯＳトランジスタ２０ｂ〜２３ｂｎのゲートに対して、図１１に示すようなデューティ比が７５％のクロックを供給することにより、例えば、図４の第１実施例の論理回路セルと同様の機能を行わせることができる。
【００４５】
本第５実施例のマルチプレクサ回路によれば、各論理回路セル２０〜２３に対して１つの制御クロックφ０’〜φ３’を供給すればよいため、内部クロック（制御クロック）の配線を低減することが可能になる。
【００４６】
図１２は本発明に係るマルチプレクサ回路の第６実施例を示すブロック回路図である。
【００４７】
図１２と前述した図４との比較から明らかなように、本第６実施例のマルチプレクサ回路は、第１実施例のマルチプレクサ回路における各論理回路セル２０（２１〜２３）におけるインバート２０ａの代わりに高電位電源線Ｖｄｄに接続されたｐＭＯＳトランジスタ２０ｇを設け、パラレルデータＰＤ０を直接ｐＭＯＳトランジスタ２０ｇのゲートに供給するようになっている。
【００４８】
本第６実施例のマルチプレクサ回路によれば、例えば、第１実施例のように、パラレルデータＰＤ０〜ＰＤ３をインバータ２０ａ〜２３ａに入力するものよりも、パラレルデータＰＤ０〜ＰＤ３の入力負荷を軽くすることができ、前段回路の駆動能力が小さい場合等においても高速動作が可能になる。
【００４９】
（付記１）  パラレルデータを内部クロックに同期してシリアルデータに変換するマルチプレクサ回路であって、
前記内部クロックおよび前記パラレルデータの論理を取る論理回路、および、
第１の電源線と第２の電源線との間に直列に接続された負荷回路並びに複数のスイッチ素子を備え、該各スイッチ素子は前記論理回路の出力で制御されることを特徴とするマルチプレクサ回路。
【００５０】
（付記２）  付記１に記載のマルチプレクサ回路において、前記負荷回路と前記複数のスイッチ素子との接続ノードから前記シリアルデータの出力を取り出すことを特徴とするマルチプレクサ回路。
【００５１】
（付記３）  付記１に記載のマルチプレクサ回路において、前記論理回路は、前記パラレルデータの各データ信号線に対してそれぞれ設けられた複数の論理回路セルを備えることを特徴とするマルチプレクサ回路。
【００５２】
（付記４）  付記３に記載のマルチプレクサ回路において、前記各論理セルは、前記パラレルデータを増幅して前記各スイッチ素子を制御するインバータまたはバッファ、および、該インバータまたはバッファの出力と前記第２の電源線との間に接続された第１導電型の制御トランジスタを備えることを特徴とするマルチプレクサ回路。
【００５３】
（付記５）  付記４に記載のマルチプレクサ回路において、
前記負荷回路は、複数の第２導電型のスイッチトランジスタであり、
前記各論理セルは、さらに、前記パラレルデータを増幅して前記各第２導電型のスイッチトランジスタを制御するインバータまたはバッファ、および、該インバータまたはバッファの出力と前記第１の電源線との間に接続された第２導電型の制御トランジスタを備えることを特徴とするマルチプレクサ回路。
【００５４】
（付記６）  付記３に記載のマルチプレクサ回路において、前記各論理セルは、前記パラレルデータを直接受け取る第２導電型のトランジスタ、および、前記内部クロックが供給され前記各スイッチ素子を制御する信号線と前記第２の電源線との間に接続された第１導電型の制御トランジスタを備えることを特徴とするマルチプレクサ回路。
【００５５】
（付記７）  付記１に記載のマルチプレクサ回路において、該マルチプレクサ回路は、差動のシリアルデータを出力することを特徴とするマルチプレクサ回路。
【００５６】
（付記８）  付記７に記載のマルチプレクサ回路において、前記論理回路は、前記パラレルデータの各データ信号線に対してそれぞれ設けられた複数の負論理用の論理回路セル、および、複数の正論理用の論理回路セルを備えることを特徴とするマルチプレクサ回路。
【００５７】
（付記９）  付記８に記載のマルチプレクサ回路において、
前記各負論理用の論理回路セルは、前記パラレルデータを増幅して負論理のデータを出力して負論理用の前記スイッチ素子を制御する奇数個のインバータ、および、該インバータの出力と前記第２の電源線との間に接続された第１導電型の制御トランジスタを備え、且つ、
前記各負論理用の論理回路セルは、前記パラレルデータを増幅して正論理のデータを出力して正論理用の前記スイッチ素子を制御する偶数個のインバータ、および、該インバータの出力と前記第２の電源線との間に接続された第１導電型の制御トランジスタを備えることを特徴とするマルチプレクサ回路。
【００５８】
（付記１０）  付記９に記載のマルチプレクサ回路において、前記正論理用のスイッチ素子および前記負論理用のスイッチ素子は、共通の電流源を介して前記第２の電源線に接続されることを特徴とするマルチプレクサ回路。
【００５９】
（付記１１）  付記１〜１０のいずれか１項に記載のマルチプレクサ回路において、前記内部クロックは、多相クロックであり、且つ、前記第１導電型の制御トランジスタは、該多相クロックで制御されることを特徴とするマルチプレクサ回路。
【００６０】
（付記１２）  付記１１に記載のマルチプレクサ回路において、前記多相クロックは、デューティ比が５０％の四相クロックであり、且つ、前記多相クロックで制御される第１導電型の制御トランジスタは、該四相クロックの隣接する２つのクロックで制御される２つのＭＩＳトランジスタであることを特徴とするマルチプレクサ回路。
【００６１】
（付記１３）  付記１１に記載のマルチプレクサ回路において、前記多相クロックは、デューティ比が７５％の四相クロックであり、且つ、前記多相クロックで制御される第１導電型の制御トランジスタは、該四相クロックの１つのクロックで制御される１つのＭＩＳトランジスタであることを特徴とするマルチプレクサ回路。
【００６２】
（付記１４）  付記１１に記載のマルチプレクサ回路において、さらに、外部クロックから前記多相クロックを生成するクロック発生回路を備えることを特徴とするマルチプレクサ回路。
【００６３】
（付記１５）  付記１〜１４のいずれか１項に記載のマルチプレクサ回路において、前記第１導電型のトランジスタはｎチャネル型ＭＩＳトランジスタであり、且つ、前記第２導電型のトランジスタはｐチャネル型ＭＩＳトランジスタであることを特徴とするマルチプレクサ回路。
【００６４】
（付記１６）  付記１に記載のマルチプレクサ回路において、前記複数のスイッチ素子は複数の第１のスイッチ素子を構成し、前記負荷回路は、複数の第２のスイッチ素子を構成し、前記第１の電源線と前記第２の電源線との間に直列に接続した該複数の第１のスイッチ素子と該複数の第２のスイッチ素との接続ノードからシリアルデータを取り出すことを特徴とするマルチプレクサ回路。
【００６５】
【発明の効果】
以上、詳述したように、本発明によれば、パラレルデータをクロックに同期したシリアルデータに高速に変換することのできるマルチプレクサ回路を提供することができる。
【図面の簡単な説明】
【図１】従来のマルチプレクサ回路の一例を示す回路図である。
【図２】図１のマルチプレクサ回路の動作を説明するためのタイミング図である。
【図３】本発明に係るマルチプレクサ回路の原理構成を示すブロック図である。
【図４】本発明に係るマルチプレクサ回路の第１実施例を示すブロック回路図である。
【図５】図４のマルチプレクサ回路の動作を説明するためのタイミング図である。
【図６】本発明に係るマルチプレクサ回路の第２実施例を示すブロック回路図である。
【図７】本発明に係るマルチプレクサ回路の第３実施例を示すブロック回路図である。
【図８】本発明に係るマルチプレクサ回路の第４実施例を示すブロック回路図である。
【図９】本発明に係るマルチプレクサ回路の第５実施例を示すブロック回路図である。
【図１０】図９のマルチプレクサ回路におけるクロック処理回路の一例を示す図である。
【図１１】図１０のクロック処理回路の動作を説明するためのタイミング図である。
【図１２】本発明に係るマルチプレクサ回路の第６実施例を示すブロック回路図である。
【符号の説明】
１，１’…負荷回路
２，２’…論理回路
２０〜２３，２０’〜２３’…論理回路セル
３０〜３３，３０’〜３３’…スイッチ素子
４…内部クロック発生回路
５…電流源
６…クロック処理回路
ＣＬＫ…外部クロック
ＣＳ０〜ＣＳ３…制御信号
ＰＤ０〜ＰＤ３…パラレルデータ
ＳＤ，ＳＤＸ…シリアルデータ
Ｖｄｄ…高電位電源線（高電位電源電圧）
Ｖｓｓ…低電位電源線（低電位電源電圧）
φ０〜φ３…内部クロック（デューティ比が５０％の四相クロック）
φ０’〜φ３’…制御クロック（デューティ比が７５％の四相クロック）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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