(57)【要約】【課題】個々の強誘電体キャパシタの特性が揃った、動作の安定化が可能な半導体装置及びその製造方法、並びに半導体装置に係る測定用治具を提供する。【解決手段】半導体基板１０１上に下側電極層１１２と強誘電体キャパシタ膜１１３と上側電極層１１４とを順次形成した強誘電体キャパシタＣＡ，ＣＢとを含む半導体装置であって、半導体基板１０１の裏面に半導体基板１０１を介して強誘電体キャパシタ膜１１３に応力を印加する応力印加膜１３８が設けられた構成とする。強誘電体キャパシタ膜１１３のヒステリシス特性を揃えることが可能となる。【選択図】        図１２
2004172478.tif 000002
【特許請求の範囲】
【請求項１】
基板上に強誘電体キャパシタ膜を有し、
該強誘電体キャパシタ膜に対して積極的に圧縮応力乃至引っ張り応力を印加する応力印加手段が設けられてなる半導体装置。
【請求項２】
前記応力印加手段は前記基板表面に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記応力印加手段は前記基板表面に形成された膜よりなり、
該膜の厚さが１００μｍ〜５００μｍであり、かつ前記基板の熱膨張係数と該膜の熱膨張係数とが異なることを特徴とする請求項２記載の半導体装置。
【請求項４】
半導体基板と、前記半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次形成した強誘電体キャパシタと、を含むＩＣチップと、
前記ＩＣチップを支持するダイパッドと、
前記ＩＣチップとダイパッドとを固着する接合剤とを含む半導体装置であって、
当該半導体装置が加熱されてＩＣチップに応力が印加されることを特徴とする半導体装置。
【請求項５】
前記接合剤が熱硬化型接着剤であり、前記加熱により接合剤が収縮してＩＣチップに応力が印加されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ダイパッドがバイメタルよりなり、前記加熱によりダイパッドが変形してＩＣチップに応力が印加されることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記強誘電体キャパシタ膜が、ペロブスカイト型結晶構造、層状ペロブスカイト型結晶構造、又はタングステンブロンズ結晶構造を有する酸化物よりなることを特徴とする請求項１〜６のうち、いずれか一項記載の半導体装置。
【請求項８】
半導体基板と、前記半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次形成した強誘電体キャパシタと、を含む半導体装置の製造方法であって、
前記強誘電体キャパシタ膜を形成後に半導体装置に外力を印加して、前記強誘電体キャパシタ膜の分極方向を揃えることを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次堆積し強誘電体キャパシタと、を含むＩＣチップを形成する工程と、
前記ＩＣチップを、そのＩＣチップを支持するダイパッドに接着するダイ・ボンディング工程とを有し、
前記ダイ・ボンディング工程においてＩＣチップに外力を印加することを特徴とする半導体装置の製造方法。
【請求項１０】
基板上に形成された強誘電体膜の測定用治具であって、
前記基板をほぼ水平にすると共に、前記基板の測定面を上方に向けて、前記基板の一端を固定する固定部と、前記基板の他端を固定すると共に前記測定面に対して垂直方向に移動可能な可動部と、前記可動部を前記垂直方向に送る送り手段とを有することを特徴とする測定用治具。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に強誘電体キャパシタ膜を有する強誘電体キャパシタに情報を記憶するＦｅＲＡＭに関し、さらに強誘電体膜の電気特性の測定に用いる測定用治具に関する。
【０００２】
【従来の技術】
近年、ＰＣ等の補助記憶装置として、電気的に書き換えの可能な不揮発メモリーとして、フローティングゲート電極に情報を電荷の形で供給するフラッシュメモリが使われることが多くなっている。一方、フラッシュメモリのフローティング電極の替わりに、強誘電体キャパシタの自発分極の形で記憶する強誘電体記憶装置（ＦｅＲＡＭ（Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））が提案されている。かかるＦｅＲＡＭでは、強誘電体キャパシタの中の誘電膜がペロブスカイト結晶構造を有するＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）、あるいはＰＬＺＴ（Ｐｂ（Ｚｒ，Ｌａ，Ｔｉ）Ｏ３）、さらには層状ペロブスカイト結晶構造を有するビスマス層状強誘電体酸化物ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の強誘電体により構成されている。ＦｅＲＡＭはキャパシタの自発分極を印加する電界により制御するため、書込み速度が速く、消費電力が少ないという特長を有し、大規模集積回路を構成するのに適している。
【０００３】
図１は、従来のＦｅＲＡＭにおけるメモリセルの構成を示す図である。図１を参照するに、メモリセルは１ビットの情報を記録するのに２つのトランスファートランジスタＴ１、Ｔ２と２つのキャパシタＣ１、Ｃ２を使う、いわゆる２Ｔ２Ｃ型の構成を有し、一方のキャパシタに情報“０”を他方のキャパシタに情報“１”を記憶させる相補的動作を行う。具体的には、情報の書込みは、ワード線ＷＬによりトランスファートランジスタＴ１、Ｔ２をターンオンして、ビット線ＢＬに情報“０”あるいは“１”を、相補的なビット線／ＢＬに情報“１”あるいは“０”を入力すると、キャパシタＣ１、Ｃ２にそれぞれ相補的な情報が書き込まれる。これらの情報はキャパシタの誘電膜の分極方向として保持される。また、読出しは、ワード線ＷＬによりトランスファートランジスタＴ１、Ｔ２をターンオンするとビット線ＢＬ及び相補的なビット線／ＢＬにキャパシタＣ１、Ｃ２の分極による電圧に相当する電圧が印加され、センスアンプ２０２において、ビット線ＢＬと相補的なビット線／ＢＬとの電圧の差により、キャパシタに記憶されている情報が読み出される。
【０００４】
【発明が解決しようとする課題】
ところで、ＦｅＲＡＭは、強誘電体キャパシタの誘電体である強誘電体キャパシタ膜が経時変化により電気特性の劣化が起こり、書込み読出し動作が不安定化する場合がある。図２は、強誘電体膜の分極と印加電界との関係を示す図である。図２に示すように、強誘電体膜は、ヒステリシス特性を有し、例えば、残留分極＋Ｐｒの状態から印加電界が負の抗電界−Ｅｃが印加されると分極は反転し、印加電界が−ＥＲ印加されると分極は飽和し、印加電界を取り去ると、残留分極−Ｐｒの状態となる。強誘電体膜の電気特性の劣化のうち、例えば、抗電界Ｅｃの変化、残留分極Ｐｒの大きさの変化が特に問題となる。
【０００５】
これらの現象は、強誘電体膜とそれを挟む下側電極層または上側電極層との界面における電荷のトラップや、強誘電体膜の酸素欠損のような点欠陥に起因すると考えられている。また、上記の電気特性の劣化は加熱やＵＶ光の照射等よって加速されることが知られている。
【０００６】
これらの原因に加えて、強誘電体膜に印加される応力によって強誘電体膜のヒステリシス特性が変化してしまうという問題がある。例えば、強誘電体膜のヒステリシス特性が印加電圧の正又は負の方向にシフトしてしまう。このような場合抗電界Ｅｃが変化してしまうので、正常な書込み電圧では分極が反転せず、書込み動作が不安定となる。強誘電体膜に印加される応力としては、強誘電体膜上に直接形成される上側電極による強誘電体膜の界面に印加される応力、多層配線構造に用いられる層間絶縁膜や、パッシベーション膜、配線パターンによる応力、強誘電体膜を形成する際に基板全体に印加されている応力によって強誘電体膜に誘導される応力等がある。
【０００７】
また、ＦｅＲＡＭには、通常約０．６５ｍｍの厚さのシリコン基板が用いられている。ＦｅＲＡＭの半導体回路が形成され、パッケージされる前にシリコン基板はその裏側が研削され薄板化される。シリコン基板が薄板化されると、上述した層間絶縁膜等による応力による影響がさらに増大するという問題点がある。
【０００８】
したがって、本発明は上記の問題点に鑑みてなされたもので、本発明の目的は個々の強誘電体キャパシタの特性が揃った、動作の安定化が可能な半導体装置を提供することである。また、経時的に安定な強誘電体キャパシタを備えた半導体装置を提供することである。さらに、強誘電体キャパシタ膜に応力を印加すると共に電界を印加して、強誘電体キャパシタ膜の電気特性が測定可能な測定治具を提供することである。
【０００９】
【課題を解決するための手段】
本発明の一観点によれば、基板上に強誘電体キャパシタ膜を有し、該強誘電体キャパシタ膜に対して積極的に圧縮応力乃至引っ張り応力を印加する応力印加手段が設けられてなる半導体装置が提供される。
【００１０】
本願発明者は、後述するように、本願発明の半導体装置の強誘電体キャパシタ膜を形成後に、強誘電体キャパシタ膜に引っ張りまたは圧縮応力を印加すると、強誘電体キャパシタ膜の分極方向が一方向に揃いかつヒステリシス特性が印加電界方向にシフトすることを見出した。この変化は一旦生じると経時的な変化を生ぜず、すなわち不揮発性のものである。したがって、半導体装置に形成された強誘電体キャパシタ膜に応力を印加することによって、強誘電体キャパシタ膜の分極方向及びヒステリシス特性を揃えることが可能となる。このことにより、強誘電体キャパシタ膜を誘電体として有する強誘電キャパシタを備えたＦｅＲＡＭ等の書込み読出しの動作電圧を強誘電キャパシタ間で精度良く揃えることができるので、動作の安定化、情報保持の信頼性を向上することができる。
【００１１】
本発明によれば、半導体装置に強誘電体キャパシタ膜に圧縮応力乃至引っ張り応力を印加する応力印加手段が設けられている。したがって、半導体装置の強誘電体キャパシタ膜の分極方向及びヒステリシス特性を揃えることができ、半導体装置の書込み読出し動作を安定化することができる。
【００１２】
前記応力印加手段は、前記基板表面に設けられてもよい。基板表面に応力を印加することにより、基板を介して基板上に形成された強誘電体キャパシタ膜に応力を印加することができる。
【００１３】
前記応力印加手段は前記基板表面に形成された膜よりなり、該膜の厚さが１００μｍ〜５００μｍであり、かつ前記基板の熱膨張係数と該膜の熱膨張係数とが異なる構成としてもよい。この膜が基板表面に堆積する際は、膜の厚さが１００μｍ〜５００μｍと厚く基板の温度が上昇し、あるいは基板加熱を伴うので、堆積後に冷却されると基板の熱膨張差と膜の熱膨張率との差により熱応力が発生するので、基板を介して強誘電体キャパシタ膜に熱応力が印加される。したがって、強誘電体キャパシタ膜の分極方向及びヒステリシス特性を揃えることが可能となる。
【００１４】
本発明の他の観点によれば、半導体基板と、前記半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次形成した強誘電体キャパシタと、を含むＩＣチップと、前記ＩＣチップを支持するダイパッドと、前記ＩＣチップとダイパッドとを固着する接合剤とを含む半導体装置であって、当該半導体装置が加熱されてＩＣチップに応力が印加される半導体装置が提供される。
【００１５】
本発明によれば、強誘電体キャパシタ膜が形成されたＩＣチップをダイパッドに接着する際に応力をＩＣチップに印加することにより、強誘電体キャパシタ膜の特性を揃えることができ、書込み読出し動作を安定化することができる。
【００１６】
前記接合剤が熱硬化型接着剤であり、前記加熱により接合剤が収縮してＩＣチップに応力が印加されてもよい。また、前記ダイパッドがバイメタルよりなり、前記加熱によりダイパッドが変形してＩＣチップに応力が印加されてもよい。
【００１７】
前記強誘電体キャパシタ膜が、ペロブスカイト型結晶構造を有する酸化物よりなってもよい。ペロブスカイト型結晶構造を有する酸化物は、優れた強誘電性を示し、ヒステリシス曲線の角形性が良好なので、個々の強誘電体キャパシタ膜の抗電界のばらつきが少なく、書込み読出し動作を更に安定化できる。
【００１８】
本発明のその他の観点によれば、半導体基板と、前記半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次形成した強誘電体キャパシタと、を含む半導体装置の製造方法であって、前記強誘電体キャパシタ膜を形成後に半導体装置に外力を印加して、前記強誘電体キャパシタ膜の分極方向を揃える半導体装置の製造方法が提供される。
【００１９】
本発明によれば、強誘電体キャパシタ膜を形成した後に半導体装置に外力を印加しているので、強誘電体キャパシタ膜の特性を揃えることができ、半導体装置の書込み読出し動作を安定化することができる。
【００２０】
本発明のその他の観点によれば、半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次堆積し強誘電体キャパシタと、を含むＩＣチップを形成する工程と、前記ＩＣチップを、そのＩＣチップを支持するダイパッドに接着するダイ・ボンディング工程とを有し、前記ダイ・ボンディング工程においてＩＣチップに外力を印加する半導体装置の製造方法が提供される。
【００２１】
本発明によれば、強誘電体キャパシタ膜を形成したＩＣチップに、ダイ・ボンディング工程において外力を印加している。ダイ・ボンディング工程では通常最も大きな外力がＩＣチップに印加されるので、この工程での外力の印加方向、その大きさを制御することで、強誘電体キャパシタ膜の特性をより精度良く揃えることができる。したがって、半導体装置の書込み読出し動作をより高精度に安定化することができる。
【００２２】
本発明のその他の観点によれば、基板上に形成された強誘電体膜の測定用治具であって、前記基板をほぼ水平にすると共に、前記基板の測定面を上方に向けて、前記基板の一端を固定する固定部と、前記基板の他端を固定すると共に前記測定面に対して垂直方向に移動可能な可動部と、前記可動部を前記垂直方向に送る送り手段とを有する測定用治具が提供される。
【００２３】
本発明によれば、強誘電体キャパシタを形成した基板がほぼ水平かつ測定面が上方に向けられて固定されている。さらに基板の一端を垂直方向に送る送り手段が設けられているので、基板に応力を印加することができる。したがって、強誘電体キャパシタを形成した基板に応力を精度良く印加して、走査型ピエゾレスポンス力顕微鏡等により強誘電体キャパシタのヒステリシス特性等の測定が可能となる。
【００２４】
【発明の実施の形態】
以下、図面に基づいて本発明の実施例を説明する。
【００２５】
［第１実施例］
図３は、本発明の第１実施例に係る強誘電体キャパシタ１０の構成を示す断面図である。係る強誘電体キャパシタ１０には、引っ張り応力あるいは圧縮応力が印加されている。
【００２６】
図３を参照するに、ＣＭＯＳ構造を覆う層間絶縁膜１２が形成されたＳｉ基板１１には厚さが２０ｎｍのＴｉ密着層１３がスパッタ法により形成され、さらに前記Ｔｉ密着層１３上には厚さが約１７５ｎｍのＰｔよりなる下側電極層１４が、同じくスパッタ法により形成される。ただし、前記下側電極層１４はＰｔに限定されものではなく、白金族の元素あるいはそれらの合金、さらには、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ２等の導電性酸化物であってもよい。さらに、前記下側電極層１４上にはＰＺＴまたはＰＬＺＴ膜よりなる強誘電体キャパシタ膜１５が、ＲＦスパッタリングにより厚さ２００ｎｍの厚さに形成されている。なお、前記強誘電体キャパシタ膜１５は、Ｏ２を５％以下の濃度で含むＡｒ雰囲気中で、急速熱処理することにより結晶化される。前記強誘電体キャパシタ膜１５上にはさらに厚さが約２００ｎｍのＰｔよりなる上側電極層１６が形成されている。さらに、次に述べる強誘電体キャパシタのヒステリシス特性の測定のため、上側電極層１６の一部を異方性エッチングして、図３示す強誘電体キャパシタ１０が形成される。
【００２７】
次に第１実施例の強誘電体キャパシタ膜１５のヒステリシス特性を測定した。
【００２８】
図４は、走査型プローブ顕微鏡の１つである走査型ピエゾレスポンス力顕微鏡（以下、「ＳＰＭ」という）の概要構成を示す図である。図４を参照するに、ＳＰＭ２０（米Ｖｅｅｃｏ社製、商品名：ＡｕｔｏＰｒｏｂｅ  Ｍ５）には、カンチレバー２１の探針がＰｔ／Ｉｒにより被覆されたＳｉよりなる曲率半径＊＊＊のものを使用し、ロックインアンプ２２にＳｔａｎｆｏｒｄ  Ｒｅｓｅａｒｃｈ
８３０を使用した。測定試料である強誘電体キャパシタ１０の下側電極層１４を接地電位として、カンチレバー２１に直流電圧Ｖｄｃ及び交流電圧Ｖａｃを印加して、直流電界および交流電界を強誘電体キャパシタ膜１５に印加して、強誘電体キャパシタ膜１５のヒステリシス特性及び分極状態の分布を測定した。また、ＳＰＭにより表面形状を測定した。
【００２９】
図５は、強誘電体キャパシタのヒステリシス特性及び分極状態を測定する原理を説明する図である。図５を参照するに、強誘電体キャパシタ１０の下側電極が電気的に接地され、カンチレバー２１−下側電極層１４間すなわち強誘電体キャパシタ膜には０．８Ｖｒｍｓの交流電圧が印加される。印加された交流電圧Ｖａｃによる電場Ｅに応じて、上向きの分極と下向きの分極の大きさが変化し、強誘電体キャパシタ膜１５がΔＺだけ伸縮する。その変化を、カンチレバー２１をコンタクトモードにより走査しアンプリチュード（振幅）として表す。またＡＣ電圧に対応した歪み方向の変化を位相として表す。これらの変化をロックインアンプ２２（図４に示す）により検出することにより、前記強誘電体キャパシタ膜１５の強誘電分域ごとの圧電歪みと自発分極の方向を同時に測定することができる。
【００３０】
本実施例の強誘電体キャパシタのヒステリシス特性は、強誘電体キャパシタのウエハから２ｃｍ×３ｃｍの大きさに試料片を切り出して、引っ張り応力または圧縮応力を例えば手や後述する治具により印加した。具体的には、試料片の両端を固定し、基板中央付近を基板裏面から基板表面方向に応力を印加した場合、Ｓｉ基板が強誘電体キャパシタの厚さのほとんどを占めているので強誘電体キャパシタ膜には引っ張り応力が印加される。また、基板表面から基板裏面方向に応力を印加した場合は強誘電体キャパシタ膜には圧縮応力が印加される。
【００３１】
図６（Ａ）及び（Ｂ）は、実施例１の強誘電体キャパシタ膜に引っ張り応力の印加前の表面形状及び分極状態を示す図、（Ｃ）及び（Ｄ）は引っ張り応力の印加後の表面形状及び分極状態を示す図である。図６（Ａ）及び（Ｃ）に示すように、上側電極が２行４列に並んでいる。図６（Ｂ）を参照するに、引っ張り応力を印加する前は、強誘電分域に分かれ様々な方向に自発分極が向いている（白〜黒の明度により表される）。一方、図６（Ｄ）を参照するに、引っ張り応力の印加後は強誘電分域がほぼ単一分域（黒い箇所）となっており、分極方向は上側電極層から下側電極層の方向に向いていることが分かる。
【００３２】
図７（Ａ）及び（Ｂ）は、実施例１の強誘電体キャパシタ膜に引っ張り応力の印加前及び印加後の歪みヒステリシス曲線と分極状態を示すヒステリシス履歴曲線を示す図であり、（Ａ）は印加前、（Ｂ）は印加後を示している。図７（Ａ）及び（Ｂ）を参照するに、引っ張り応力の印加前後を比較すると、蝶形の歪みヒステリシス曲線（縦軸が「ｓｔｒａｉｎ」で示される。）が正電圧の方向にシフトしていることが分かる。また、分極状態を示す位相ヒステリシス曲線（縦軸が「ｐｈａｓｅ」で示される。）も正電圧の方向にシフトしていることが分かる。なお、上側電極が２行４列の総てについて測定を行い、歪みヒステリシス曲線及びヒステリシス履歴曲線について同様の結果が得られた。
【００３３】
さらに、この測定後に静置し、１０日経過した後に同様の測定を行ったが、図６（Ｄ）及び図７（Ｂ）に示す特性に変化はなかった。
【００３４】
したがって、強誘電体キャパシタ膜に引っ張り応力を印加した場合、分極状態を、分極方向が上側電極から下側電極の方向に向いた一方向に揃えることができ、歪み履歴曲線及び分極履歴曲線の特性も同様に揃えることができる。さらにこれらの特性は不揮発性であることが分かった。
【００３５】
一方、図８（Ａ）及び（Ｂ）は、実施例１の強誘電体キャパシタに圧縮応力の印加前の表面形状及び分極状態を示す図、（Ｃ）及び（Ｄ）は圧縮応力の印加後の表面形状及び分極状態を示す図である。
【００３６】
図８（Ａ）及び（Ｃ）に示すように、上側電極が１行４列に並んでいる。図８（Ｂ）を参照するに、圧縮応力を印加する前は、強誘電分域に分かれ様々な方向に自発分極が向いている。一方、図８（Ｄ）を参照するに、圧縮応力の印加後は強誘電分域がほぼ単一分域（白い箇所）となっており、分極方向は下側電極から上側電極の方向に向いていることが分かる。
【００３７】
図９（Ａ）及び（Ｂ）は、それぞれ実施例１の強誘電体キャパシタ膜に圧縮応力の印加前及び印加後の歪みヒステリシス曲線と分極状態を示すヒステリシス曲線を示す図であり、（Ａ）は印加前、（Ｂ）は印加後を示している。図９（Ａ）及び（Ｂ）を参照するに、圧縮応力の印加前後を比較すると、蝶形のひずみ履歴曲線（縦軸が「ｓｔｒａｉｎ」で示される。）が負電圧の方向にシフトしていることが分かる。また、分極状態を示す位相ヒステリシス曲線（縦軸が「ｐｈａｓｅ」で示される。）も負電圧の方向にシフトしていることが分かる。なお、上側電極が１行４列の総てについて測定を行い、歪みヒステリシス曲線及びヒステリシス履歴曲線について同様の結果が得られた。
【００３８】
さらに、この測定後に静置し１０日経過した後に同様の測定を行ったが、図８（Ｄ）及び図９（Ｂ）に示す特性に変化はなかった。
【００３９】
したがって、図８及び図９より、強誘電体キャパシタ膜に圧縮応力を印加した場合、分極状態を、分極方向が下側電極から上側電極の方向に向いた一方向に揃えることができ、歪み履歴曲線及び分極履歴曲線の特性も同様に揃えることができる。さらにこれらの特性は不揮発性であることが分かった。
【００４０】
本願発明者は、本実施例において説明した、強誘電体キャパシタ膜に応力を印加することにより、強誘電体キャパシタ膜の分極方向、歪み履歴曲線及び分極履歴曲線の特性を揃えることができる、かつその特性が不揮発性であることを初めて見出したものである。このことにより、強誘電体キャパシタ膜を備えた半導体装置、例えばＦｅＲＡＭにおいて、メモリセルに用いられている強誘電体キャパシタ膜の特性をより精度良く揃えることができ、ＦｅＲＡＭの書込み読出し動作をより高精度に安定化することができる。
【００４１】
（測定治具）
上記実施例１では、強誘電体キャパシタ膜が形成された基板を手で押圧して応力を印加したが、本発明者は、応力を印加した際の分極状態を詳細に測定するため、測定試料に応力を定量的に印加可能であり、加熱することが可能な測定治具を作製した。なお、応力印加及び加熱した状態で前記ＳＰＭにより測定可能である。
【００４２】
図１０は、本発明に係る測定治具の概要構成を示す断面図である。図１０を参照するに、測定治具３０は、ベース体３１と、例えば５ｍｍ×６５ｍｍに切り出した実施例１の強誘電体キャパシタ１０が形成された基板１８を、その長手方向の一端を固定する固定部３２と、他端を固定すると共に上下方向（図中矢印Ｘで示す方向）に微動可能な可動部３３と、可動部３３を微量送らしめると共に送り量を制御可能なマイクロメータヘッド３４と、基板を加熱するヒーター３５等により構成されている。さらに、強誘電体キャパシタの下側電極と測定治具が電気的に接続され（微小なため図示せず）、さらに測定治具３０は接地されている。
【００４３】
実施例１の強誘電体キャパシタ膜１５が形成された基板１８を測定面すなわち強誘電体キャパシタ膜１５が上になるように測定治具に配置、固定する。測定治具のマイクロメータヘッド３４により、基板１８の一端を最大±２ｍｍ程度上下して、基板１８を上向きまたは下向きに反らせることができるようになっている。例えば基板１８の一端を上方することにより基板を下方に反らして、基板１８上に形成された強誘電体キャパシタ膜１５に圧縮応力を印加することができる。一方、例えば基板１８の一端を下方することにより強誘電体キャパシタ膜１に引っ張り応力を印加することができる。
【００４４】
また、測定治具３０は、基板１８をほぼ水平に配置し、測定面が水平になっているのでＳＰＭの測定に好適であり、基板の下側電極が測定治具を通じて接地されているので、上述した、カンチレバー２１と下側電極間１４との間に電圧を印加して、ヒステリシス特性を測定することができる。また、基板１８を加熱することができるので、強誘電体キャパシタ膜１５のキュリー点以上の温度も含めた温度特性を測定することができる。
【００４５】
［第２実施例］
図１１は、本発明の第２実施例のＦｅＲＡＭの回路図、図１２は、第２実施例によるスタック型のＦｅＲＡＭの断面図である。図１１を参照するに、ＦｅＲＡＭは、１ビットの情報の記憶に２つの選択トランジスタＴＡ、ＴＣと、２つの強誘電体キャパシタＣＡ、ＣＣとを用いる２Ｔ２Ｃのメモリセル方式が採用されている。図１２には、図１１に示すビット線ＢＬに接続された２つの隣接するメモリセル４１，４２に亘っての断面図であり、メモリセル４１，４２のうちそれぞれ１つの選択トランジスタＴＡ、ＴＢ及び強誘電体キャパシタＣＡ、ＣＢが示されている。
【００４６】
図１２を参照するに、本実施例のスタック型のＦｅＲＡＭは、図１０に示すワード線ＷＬ１、ＷＬ２がＣＭＯＳプロセスにより形成された選択トランジスタのゲート電極１０４Ａ，１０４Ｂとして形成される。更に、強誘電体キャパシタ膜１１３を有する強誘電体キャパシタＣＡ，ＣＢが拡散領域１０６Ａ，１０６Ｂに接続されたコンタクトプラグ１１０Ａ，１１０Ｂの直上に形成され、且つ、その強誘電体キャパシタＣＡ，ＣＢが一括エッチングで加工される。即ち、これら強誘電体キャパシタＣＡ，ＣＢは、プレーナスタック強誘電体キャパシタ構造である。また、強誘電体キャパシタＣＡ，ＣＢは、その上側電極層１１４がシリコン酸化膜１１５で覆われ、このシリコン酸化膜１１５に形成されたコンタクトホール１１６Ａ，１１６Ｂを介して、上側電極層１１４と、第一層配線であるプレート線１２４Ａ，１２４Ｂ（図１１に示すＰＬ１、ＰＬ２）とが接続される。さらに、拡散領域１０６Ｃ上にコンタクトプラグ１２０が形成され、このコンタクトプラグ１２０，１２４Ｃ，１３０を介して、強誘電体キャパシタＣＡ，ＣＢより上部に形成されたビット線１３４と拡散領域１０６Ｃとが接続される。
【００４７】
さらに、本実施例のＦｅＲＡＭ１００は、薄板化されたＳｉ基板１０１の裏面に厚さ１００μｍの応力印加膜１３８が形成されている。応力印加膜１３８は、Ｓｉ基板１０１を介して強誘電体キャパシタＣＡ，ＣＢの強誘電体キャパシタ膜１１３に、圧縮応力または引っ張り応力を印加することができる。
【００４８】
次に、本実施例のスタック型ＦｅＲＡＭの製造工程を説明する。図１３〜図１６は本実施例のスタック型ＦｅＲＡＭの製造工程を示す図である。
【００４９】
図１３（Ａ）の工程では、基板１０１に、ＣＭＯＳプロセスによりＳＴＩにより素子分離領域１０２及び素子領域１０３を形成し、この素子領域１０３の上部にゲート絶縁膜を挟んで、ゲート電極１０４Ａ，１０４Ｂを形成して、選択トランジスタＴＡ、ＴＢを形成する。なおゲート電極１０４Ａ，１０４Ｂは紙面に垂直に延在して設けられている。
【００５０】
図１３（Ａ）の工程ではさらに、上記選択トランジスタＴＡ、ＴＢ及び基板１０１の上面にＳｉＮ絶縁膜１０５を形成し、更にシリコン酸化膜の層間絶縁膜１０８を形成する。パターニングされたレジスト及びＲＩＥ法により、素子領域１０３の拡散領域１０６Ａ，１０６Ｂの上面にコンタクトホールを形成し、ＴｉＮ密着膜１０９−１及びタングステン１０９−２を充填することにより、拡散領域１０６Ａ，１０６Ｂと後述する強誘電体キャパシタＣＡ，ＣＢを接続するためのコンタクトプラグ１１０Ａ，１１０Ｂを形成する。更に、層間絶縁膜１０５及びコンタクトプラグ１１０Ａ，１１０Ｂの上面をＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨する。
【００５１】
次に、図１３（Ｂ）の工程では、研磨された層間絶縁膜１０８及びコンタクトプラグ１１０Ａ，１１０Ｂの上面に、Ｔｉ密着膜１１１、下側電極層１１２を順次形成する。ここで、Ｔｉ密着膜１１１は厚さ１００ｎｍ、下側電極層１１２は、例えば厚さ５０ｎｍであり、白金族の元素あるいはその合金、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ２などの導電性酸化物などから構成される。
【００５２】
図１３（Ｂ）の工程ではさらに、下側電極層１１２上にＰＺＴあるいはＰＬＺＴ膜よりなる強誘電体キャパシタ膜１１３を形成する。強誘電体キャパシタ膜１１３は、ＲＦスパッタリング、ＣＳＤ法、ＣＶＤ法などにより形成する。ここではＲＦスパッタリング法を用いて、Ａｒガス圧１．１Ｐａ、ＲＦパワー１．０ｋＷに設定して、厚さ２００ｎｍ形成した。強誘電体キャパシタ膜１１３は、さらにＯ２を５％以下の濃度で含むＡｒ雰囲気中で６００℃において９０秒間急速熱処理（ＲＴＡ）することにより結晶化され、さらに酸化雰囲気中７５０℃で６０秒間急速熱処理することにより強誘電体キャパシタ膜１１３の酸素欠損が補償される。なお、強誘電体キャパシタ膜１１３は、ペロブスカイト型結晶構造を有する酸化物が好適である。Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３（０≦ｘ≦１）の一般式で示されるＰＺＴ、あるいは（Ｐｂ１−ｙＬａｙ）（Ｚｒ１−ｘＴｉｘ）Ｏ３（０≦ｘ、ｙ≦１）の一般式で示されるＰＬＺＴ、Ｂａ（Ｓｒ１−ｘＴｉｘ）Ｏ３（０≦ｘ≦１）、ＢｉＬａＴｉＯｘなどの一般式に表される酸化物が挙げられる。また、層状ペロブスカイト結晶構造を有する酸化物、例えばＢｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）など、さらに、タングステンブロンズ結晶構造を有する酸化物が好適である。上記の酸化物は優れた強誘電性を示し、ヒステリシス曲線の角形性が良好なので、個々の強誘電体キャパシタ膜の抗電界のばらつきが少なく、書込み動作を更に安定化できる。
【００５３】
図１３（Ｂ）の工程ではさらに、強誘電体キャパシタ膜１１３上に上側電極層１１４を形成する。上側電極層１１４は、例えば厚さ２００ｎｍであり、白金族の元素あるいはその合金、ＩｒＯ２、ＲｕＯ２、ＳｒＲｕＯ２などの導電性酸化物、またはこれらの積層体、強誘電体キャパシタ膜１１３側を導電性酸化物とした、例えばＩｒ／ＩｒＯ２などから構成される。上側電極層１１４は、例えばＰｔを形成する場合は酸素を５％以下の濃度のＡｒ雰囲気中で、ＲＦスパッタリング法を用いて形成する。
【００５４】
次に図１３（Ｃ）の工程では、フォトリソグラフィー法及びＲＩＥ法により、コンタクトプラグ１１０Ａ，１１０Ｂ上のＴｉ密着層１１１、下側電極層１１２、強誘電体キャパシタ膜１１３及び上側電極層１１４を残す。これらによって構成される強誘電体キャパシタＣＡ，ＣＢが形成される。
【００５５】
次に図１４（Ｄ）の工程では、図１３（Ｃ）の構造体上にシリコン酸化膜１１５をＣＶＤ法により堆積し、さらに層間絶縁膜１１６をＣＶＤ法で堆積する。更に、堆積した層間絶縁膜１１６の上面をＣＭＰ法により研磨する。
【００５６】
図１４（Ｄ）の工程ではさらに、前記ＳｉＮ絶縁膜１０５、層間絶縁膜１０８、シリコン酸化膜１１５、及び層間絶縁膜１１６中に拡散領域１０６Ｃを露出させるコンタクトホールを形成し、ＴｉＮ密着膜１１８及びタングステン１１９を充填して、コンタクトプラグ１２０を形成する。
【００５７】
図１４（Ｄ）の工程ではさらに、強誘電体キャパシタＣＡ，ＣＢの上側電極層１１４の上部に堆積しているシリコン酸化膜１１５及び層間絶縁膜１１６中に、フォトリソグラフィー法及びＲＩＥ法により、上側電極層１１４を露出させるコンタクトホール１１６Ａ、１１６Ｂを形成する。
【００５８】
次に図１４（Ｅ）の工程では、図１４（Ｄ）の構造体上に、ＴｉＮ密着膜、Ａｌメタル第１層、ＴｉＮ密着膜を典型的にはそれぞれ厚さ２０ｎｍを順次堆積する。
【００５９】
図１４（Ｅ）の工程ではさらに、フォトリソグラフィー法及びＲＩＥ法により、紙面に垂直に延在する配線パターンを形成し、強誘電体キャパシタＣＡ，ＣＢの上側電極層１１４に接続するプレート線としての配線パターン１２４Ａ、１２４Ｂ、及びコンタクトプラグ１２０に接続する電極パターン１２４Ｃを形成する。
【００６０】
次に図１５（Ｆ）の工程では、図１４（Ｅ）の構造体上に、ＣＶＤ法により層間絶縁膜１２６を堆積し、この層間絶縁膜１２６の上面をＣＭＰにより研磨する。次に、層間絶縁膜１２６中に電極パターン１２４Ｃを露出させるコンタクトホールを形成し、コンタクトホールを充填するＴｉＮ密着膜１２８およびタングステンプラグ１２９を充填することによりコンタクトプラグ１３０を形成する。
【００６１】
次に図１５（Ｇ）の工程では、図１５（Ｆ）の構造体上に、ＴｉＮ密着膜１３１、Ａｌメタル第２層１３２、ＴｉＮ密着膜１３３を順次形成する。これらの積層体をフォトリソグラフィー法及びＲＩＥ法により、横方向に延在するビット線としてのビット線パターン１３４とする。これにより、ビット線パターン１３４と拡散領域１０６Ｃとが電気的に接続される。
【００６２】
図１５（Ｇ）の工程ではさらに、ビット線パターン１３４及び層間絶縁膜１２６を覆うシリコン酸化膜１３５をＣＶＤ法により形成する。
【００６３】
図１５（Ｇ）の工程ではさらに、シリコン酸化膜１３５の上面にＣＶＤ法によりパッシベーション膜１３６を形成する。
【００６４】
次に、図１６（Ｈ）の工程では、基板の裏面の研削を行う。具体的には、先ず基板表面にキズを防止する保護テープ１３７をパッシベーション膜１３６上に貼り付け、基板裏面を研削装置のダイヤモンドホイール（図示せず）により、荒研削と仕上げ研削を行い所定の厚さにする。次いで保護テープ１３７を除去し洗浄する。
【００６５】
図１６（Ｈ）の工程ではさらに、Ｓｉ基板１０１裏面に、例えばＣＶＤ法により厚さ１２０μｍのシリコン窒化膜（Ｓｉ３Ｎ４）よりなる応力印加膜１３８を形成する。具体的には、応力印加膜１３８の厚さは１００μｍ〜５００μｍであり、プロセス時間の観点からは、応力印加膜１３８の厚さは１００μｍ〜２００μｍであることが好ましく、１００μｍ〜１５０μｍであることが更に好ましい。また、シリコン窒化膜に限定されず窒化アルミニウム（ＡｌＮ）、アルミナ（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）等であってもよい。これらの応力印加膜１３８の熱膨張係数は、Ｓｉ３Ｎ４が３×１０−６Ｋ−１、ＡｌＮが４．５×１０−６Ｋ−１、Ａｌ２Ｏ３が６．８×１０−６Ｋ−１、ＳｉＣが５．５×１０−６Ｋ−１であるのに対して、Ｓｉ基板は２．３×１０−６Ｋ−１であるので、基板加熱温度あるいは成膜により基板温度が上昇し、成膜終了後冷却されることにより、応力印加膜１３８の熱膨張係数とＳｉ基板１０１との熱膨張係数の差違により、熱応力が発生する。熱応力はＳｉ基板を介して引っ張りあるいは圧縮応力が強誘電体キャパシタ膜に印加される。したがって、ＦｅＲＡＭの強誘電体キャパシタの分極方向を揃えることができ、また、分極を反転させる電圧等の特性を揃えることができる。さらに、パッケージ工程等において本実施例の基板に応力が印加されても、強誘電体キャパシタの特性を一定に保持することができる。以上により図１２に示す本実施例のスタック型ＦｅＲＡＭが形成される。
【００６６】
次に第２実施例の変形例について説明する。本変形例は、応力印加膜がパッシベーション膜上に形成されている点を除いて第２実施例と同様である。
【００６７】
図１７は、第２実施例の変形例のスタック型のＦｅＲＡＭを示す断面図である。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
【００６８】
図１７を参照するに、本変形例のＦｅＲＡＭは、半導体基板１０１と、半導体基板１０１に形成されたゲート電極１０４Ａ，１０４Ｂ及び拡散領域１０６Ａ，１０６Ｂと、半導体基板１０１上に形成され、コンタクトプラグ１１０Ａ，１１０Ｂにより拡散領域１０６Ａ，１０６Ｂと接続された強誘電体キャパシタＣＡ，ＣＢと、半導体基板１０１及び強誘電体キャパシタＣＡ，ＣＢを覆う層間絶縁膜１１６，１２６，１３５及びパッシベーション膜１３６と、パッシベーション膜１３６上に形成された応力印加膜１４０などから構成されている。
【００６９】
応力印加膜１４０は、例えばシリコン窒化膜から構成され、厚さは１００μｍ〜５００μｍに設定されている。応力印加膜１４０は第２実施例の応力印加膜１３８を用いることができ、応力印加膜１４０の下側に位置する強誘電体キャパシタＣＡ，ＣＢに引っ張りあるいは圧縮応力を印加することができる。したがって、ＦｅＲＡＭの強誘電体キャパシタの分極方向を揃えることができ、また、抗電界の特性を揃えることができる。さらに、パッケージ工程等において本実施例の基板に応力が印加されても、強誘電体キャパシタの特性を一定に保持することができる。
【００７０】
［第３実施例］
図１８は、本発明による第３実施例の半導体装置の断面図である。図１８を参照するに、本実施例の半導体装置５０は、ＩＣチップ５１と、ＩＣチップ５１を支持するダイパッド５２Ａ，５２Ｂと、ＩＣチップ５１をダイパッド５２に固着するダイ付け剤層５３と、リード５４と、ワイヤー５５と、前記ＩＣチップ５１やリード５４などを封止するモールド封止剤５６等により構成されている。
【００７１】
ＩＣチップ５１は、実施例２又は実施例２の変形例にかかるＦｅＲＡＭが形成されている。なお、実施例２または実施例２の変形例にかかるＦｅＲＡＭの応力印加膜１３８，１４０が設けられていなくてもよい。また、ダイ付け剤層５３は、熱硬化性樹脂、Ａｕ−Ｓｉなどを用いることができる。
【００７２】
ダイパッド５２Ａ，５２Ｂは、バイメタルからなり、熱膨張係数の異なる、例えばインバー合金（例えば４０原子％Ｎｉ−Ｆｅ）とＦｅ、コバール（ＦｅＣｏＮｉ合金）とＣｕなどよりなる。
【００７３】
次に本実施例の半導体装置の製造工程に係るダイ・ボンディング工程を簡単に説明する。図１９（Ａ）〜（Ｃ）は、本実施例の半導体装置の製造工程を示す図である。
【００７４】
図１９（Ａ）の工程では、ダイパッド５２上にディスペンサ５８を用いてダイ付け剤５９を適量滴下する。次いで、図１９（Ｂ）の工程では、ＩＣチップ５１を滴下されたダイ付け剤５９の上に載せ、その上からコレット６１を用いて加熱しながら加圧して、ダイ付け剤５９の熱硬化性樹脂を硬化させる。この際、コレット６１からの熱がダイパッド５２Ａ，５２Ｂに伝導し、ダイパッド５２Ａ，５２Ｂが加熱される。ダイパッド５２Ａ，５２Ｂはバイメタルになっているので、熱膨張係数の差違に起因して例えば上向きに反る。したがって、ＩＣチップ５１に上向きに反る応力が印加されることになる。次いで図１９（Ｃ）の工程では、ダイ付け剤が熱硬化後、コレット５８の加熱等を解除し冷却する。次いで、リードとＩＣチップ５１の電極をリードにより接続し、モールド封止剤５６によりＩＣチップ５１、ワイヤー５４等を封止して図１８に示す本実施例の半導体装置が形成される。
【００７５】
本実施の形態によれば、ダイパッドの変形によりＩＣチップに応力が印加される。通常のダイ・ボンディング工程においては、ここでＩＣチップに最も大きな応力が印加される。したがって、この工程において強誘電体キャパシタのヒステリシス特性が最も乱され易い。本実施例では、所定の応力を印加するので、強誘電体キャパシタのヒステリシス特性が乱されることを回避すると共に揃えることが可能である。
【００７６】
また、第３実施例の変形例として、ダイパッドがＡｌ等の１種の金属からなり、ダイ付け剤を弾性率の高い熱硬化性樹脂、例えばエポキシ樹脂を用いる。例えば引っ張り弾性率が２×１０９ＭＰａのダイ付け剤を用いる。本変形例によれば、弾性率の高いダイ付け剤は硬化する際の収縮率が高いので、ＩＣチップを上向きに反らせる引っ張り応力がＩＣチップの下面に働き、強誘電体キャパシタ膜に引っ張り応力が印加される。したがって、強誘電体キャパシタの分極方向を揃えることができる。
【００７７】
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内において、種々の変形・変更が可能である。
【００７８】
例えば、第３実施例と第３実施例の変形例を組み合わせることができる。さらに、ＦｅＲＡＭの製造工程において、強誘電体キャパシタ膜に一定の応力を機械的に印加してもよい。
【００７９】
なお、以上の説明に関して更に以下の付記を開示する。
（付記１）  基板上に強誘電体キャパシタ膜を有し、
該強誘電体キャパシタ膜に対して積極的に圧縮応力乃至引っ張り応力を印加する応力印加手段が設けられてなる半導体装置。
（付記２）  前記応力印加手段は前記基板表面に設けられていることを特徴とする付記１記載の半導体装置。
（付記３）  前記応力印加手段は前記基板表面に形成された膜よりなり、
該膜の厚さが１００μｍ〜５００μｍであり、かつ前記基板の熱膨張係数と該膜の熱膨張係数が異なることを特徴とする付記２記載の半導体装置。
（付記４）  半導体基板と、
前記半導体基板に形成された拡散領域とゲート電極と、
前記半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次形成した強誘電体キャパシタとを含む半導体装置であって、
前記半導体基板の裏面に膜が設けられ、
該膜の厚さが１００μｍ〜５００μｍであり、かつ前記半導体基板の熱膨張係数と該膜の熱膨張係数が異なることを特徴とする半導体装置。
（付記５）  半導体基板と、前記半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次形成した強誘電体キャパシタと、を含むＩＣチップと、
前記ＩＣチップを支持するダイパッドと、
前記ＩＣチップとダイパッドとを固着する接合剤とを含む半導体装置であって、
当該半導体装置が加熱されてＩＣチップに応力が印加されることを特徴とする半導体装置。
（付記６）  前記接合剤が熱硬化型接着剤であり、前記加熱により接合剤が収縮してＩＣチップに応力が印加されることを特徴とする付記５記載の半導体装置。
（付記７）  前記ダイパッドがバイメタルよりなり、前記加熱によりダイパッドが変形してＩＣチップに応力が印加されることを特徴とする付記６記載の半導体装置。
（付記８）  前記強誘電体キャパシタ膜が、ペロブスカイト型結晶構造、層状ペロブスカイト型結晶構造、又はタングステンブロンズ結晶構造を有する酸化物よりなることを特徴とする付記１〜７のうち、いずれか一項記載の半導体装置。
（付記９）  前記ペロブスカイト型結晶構造を有する酸化物が、Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３（０≦ｘ≦１）、（Ｐｂ１−ｙＬａｙ）（Ｚｒ１−ｘＴｉｘ）Ｏ３（０≦ｘ、ｙ≦１）、Ｂａ（Ｓｒ１−ｘＴｉｘ）Ｏ３（０≦ｘ≦１）、又はＢｉＬａＴｉＯｘであることを特徴とする付記８記載の半導体装置の製造方法。
（付記１０）  半導体基板と、前記半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次形成した強誘電体キャパシタと、を含む半導体装置の製造方法であって、
前記強誘電体キャパシタ膜を形成後に半導体装置に外力を印加して、前記強誘電体キャパシタ膜の分極方向を揃えることを特徴とする半導体装置の製造方法。
（付記１１）  半導体基板上に下側電極層と強誘電体キャパシタ膜と上側電極層とを順次堆積し強誘電体キャパシタと、を含むＩＣチップを形成する工程と、
前記ＩＣチップを、そのＩＣチップを支持するダイパッドに接着するダイ・ボンディング工程とを有し、
前記ダイ・ボンディング工程においてＩＣチップに外力を印加することを特徴とする半導体装置の製造方法。
（付記１２）  基板上に形成された強誘電体膜の測定用治具であって、
前記基板をほぼ水平にすると共に、前記基板の測定面を上方に向けて、前記基板の一端を固定する固定部と、前記基板の他端を固定すると共に前記測定面に対して垂直方向に移動可能な可動部と、前記可動部を前記垂直方向に送る送り手段とを有することを特徴とする測定用治具。
（付記１３）  強誘電体膜の電気特性を静電力を介して測定する測定方法であって、
前記強誘電体膜に電界を印加すると共に、所定の応力を印加することを特徴とする測定方法。
【００８０】
【発明の効果】
以上詳述したところから明らかなように、本発明によれば、個々の強誘電体キャパシタの特性が揃った、動作の安定化が可能な半導体装置を提供することできる。また、経時的に安定な強誘電体キャパシタを備えた半導体装置を提供することができる。さらに、強誘電体キャパシタ膜に応力を印加すると共に電界を印加して、強誘電体キャパシタ膜の電気特性が測定可能な測定治具を提供することができる。
【図面の簡単な説明】
【図１】従来のＦｅＲＡＭにおけるメモリセルの構成を示す図である。
【図２】強誘電体膜の分極と印加電界との関係を示す図である。
【図３】本発明の第１実施例に係る強誘電体キャパシタの構成を示す。
【図４】走査型ピエゾレスポンス力顕微鏡の概要構成を示す図である。
【図５】強誘電体キャパシタのヒステリシス特性及び分極状態を測定する原理を説明する図である。
【図６】（Ａ）及び（Ｂ）は引っ張り応力の印加前の表面形状及び分極状態を示す図、（Ｃ）及び（Ｄ）は引っ張り応力の印加後の表面形状及び分極状態を示す図である。
【図７】引っ張り応力の印加前後の歪みヒステリシス曲線と分極状態を示すヒステリシス履歴曲線を示す図（（Ａ）：印加前、（Ｂ）：印加後）である。
【図８】（Ａ）及び（Ｂ）は圧縮応力の印加前の表面形状及び分極状態を示す図、（Ｃ）及び（Ｄ）は圧縮応力の印加後の表面形状及び分極状態を示す図である。
【図９】圧縮応力の印加前後の歪みヒステリシス曲線と分極状態を示すヒステリシス曲線を示す図（（Ａ）：印加前、（Ｂ）：印加後）である。
【図１０】本発明に係る測定治具の概要構成を示す断面図である。
【図１１】本発明の第２実施例に係るＦｅＲＡＭの回路図である。
【図１２】第２実施例によるスタック型のＦｅＲＡＭの断面図である。
【図１３】（Ａ）〜（Ｃ）は第２実施例のＦｅＲＡＭの製造工程（その１）を示す図である。
【図１４】（Ｄ）及び（Ｅ）は第２実施例のＦｅＲＡＭの製造工程（その２）を示す図である。
【図１５】（Ｆ）及び（Ｇ）は第２実施例のＦｅＲＡＭの製造工程（その３）を示す図である。
【図１６】（Ｈ）は第２実施例のＦｅＲＡＭの製造工程（その４）を示す図である。
【図１７】第２実施例の変形例を示す断面図である。
【図１８】本発明による第３実施例の半導体装置の断面図である。
【図１９】（Ａ）〜（Ｃ）は第３実施例の半導体装置の製造工程を示す図である。
【符号の説明】
１０、ＣＡ，ＣＢ      強誘電体キャパシタ
１１、１０１      Ｓｉ基板
１３、１１１      Ｔｉ密着層
１４、１１２      下側電極層
１５、１１３      強誘電体キャパシタ膜
１６、１１４      上側電極層
１８      強誘電体キャパシタが形成された基板
３０      測定治具
３１      ベース体
３２      固定部
３３      可動部
３４      マイクロメータヘッド
３５      ヒーター
５０      半導体装置
５２Ａ、５２Ｂ      ダイパッド
５１      ＩＣチップ
１００      ＦｅＲＡＭ
１３８、１４０      応力印加膜
【図１】
2004172478.tif 000003
【図２】
2004172478.tif 000004
【図３】
2004172478.tif 000005
【図４】
2004172478.tif 000006
【図５】
2004172478.tif 000007
【図６】
2004172478.tif 000008
【図７】
2004172478.tif 000009
【図８】
2004172478.tif 000010
【図９】
2004172478.tif 000011
【図１０】
2004172478.tif 000012
【図１１】
2004172478.tif 000013
【図１２】
2004172478.tif 000014
【図１３】
2004172478.tif 000015
【図１４】
2004172478.tif 000016
【図１５】
2004172478.tif 000017
【図１６】
2004172478.tif 000018
【図１７】
2004172478.tif 000019
【図１８】
2004172478.tif 000020
【図１９】
2004172478.tif 000021