(57)【要約】【課題】送信側システムと受信側システムとの間でのクロック偏差を調整する。【解決手段】バッファ１０に蓄積されている受信データの量Ｘが基準値Ｂより多く基準値Ａよりも少ないときセレクタ４０は、分周回路３２からの基準クロックＣＫ０をクロックＣＫとしてＤ／Ａ変換器５０に与える。受信データ量Ｘが基準値Ａ以上のときセレクタ４０は、基準クロックＣＫ０と高速クロックＣＫ１とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。受信データ量Ｘが基準値Ｂ以下のときセレクタ４０は、基準クロックＣＫ０と低速クロックＣＫ２とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。セレクタ４０からのクロックＣＫに基づいてＤ／Ａ変換器５０は、バッファ１０から受信データを取り込みアナログ信号に変換する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
受信したデータを一時的に蓄積するバッファと、
前記バッファに蓄積されているデータを取り込み、取り込んだデータに所定の処理を施す処理部と、
基準クロックと、当該基準クロックの周波数よりも高い周波数を有する第１のクロックと、当該基準クロックの周波数よりも低い周波数を有する第２のクロックとを出力するクロック発生部と、
前記クロック発生部からのクロックを前記処理部に与えるクロック供給部とを備え、
前記クロック供給部は、
前記バッファに蓄積されているデータの量が第１の値よりも少なく第２の値よりも多いとき前記クロック発生部からの基準クロックを前記処理部に与え、
前記バッファに蓄積されているデータの量が前記第１の値以上のとき、前記クロック発生部からの基準クロックを第１の期間前記処理部に与えることと前記クロック発生部からの第１のクロックを第２の期間前記処理部に与えることとを交互に行い、
前記バッファに蓄積されているデータの量が前記第２の値以下のとき、前記クロック発生部からの基準クロックを第３の期間前記処理部に与えることと前記クロック発生部からの第２のクロックを第４の期間前記処理部に与えることとを交互に行い、
前記処理部は、
前記クロック供給部からのクロックに同期して、前記バッファに蓄積されているデータを取り込み、取り込んだデータに所定の処理を施す
ことを特徴とするデータ処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はデータ処理装置に関し、さらに詳しくは、ネットワークを介してデータを受信し、受信したデータに所定の処理を施すデータ処理装置に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】
音声／音楽のような連続した信号を通信データに変換して連続送信、連続受信する場合、通信する装置内部クロック（基準時間信号）の不一致が信号品質を損なう結果となる。このため、電話系などのシステムでは、通信データ速度に同期して装置およびシステムが動作する仕組みを採用している。
【０００３】
企業内では、イーサネット（Ｒ）を用いるＩＰ通信が低コストで適用範囲も広く最も普及している。このイーサネット（Ｒ）では、通信データは、バースト状（パケット）の不連続信号となり、中継処理が中継装置の到着順処理となるため、到着周期も送信周期を正確に反映せず、揺らぐ結果となる。
【０００４】
通信システムでは、送信側システムと受信側システムとが同じ周波数の基準クロックに基づき動作する装置となっている。同じ周波数の部品を用いた場合でも部品個々のばらつきや周囲温度、電源電圧などが異なるため、全く同一の信号となることはない。したがって、送信側システムと受信側システムは、異なる基準クロック（周期時間信号）を用いて動作することになる。周期差は、時刻の経過とともに蓄積してより大きな時間差となり、受信側システムが正常にデータ変換を行うことができない大きさとなった時点で正常な信号出力ができない結果となる。一方、通信システムでは、非常に正確なクロック信号を採用するため、発生する偏差は、ｐｐｍオーダの非常に小さな値となる。
【０００５】
このような時間差を吸収あるいは時間差に追従するために基準クロックを連続的に変化させるＰＬＬ回路が多用される。ＰＬＬは、アナログ回路を含むため、デジタル回路と同一部品とすることが困難でコストに影響を与える。さらに非常に小さな偏差に追従するためには高い分解能を必要とし、非常に高速の基準信号を必要とする。また、応答速度がアナログ回路の安定度などの影響を受けるために高速化が困難で、非常に小さな偏差を短時間発生させることができない。デジタル回路で構成可能なＰＬＬ回路もあるが、分解能を高めるためには非常に高速な部品を必要とする場合が多く、これもコストに影響を与える。
【０００６】
【特許文献１】
特開平１０−１９０７３５号公報
【特許文献２】
特開２００２−１９８９３９号公報
【特許文献３】
特開２００１−４５０６２号公報
【０００７】
【課題を解決するための手段および発明の効果】
この発明によるデータ処理装置は、バッファと、処理部と、クロック発生部と、クロック供給部とを備える。バッファは、受信したデータを一時的に蓄積する。クロック発生部は、基準クロックと、第１のクロックと、第２のクロックとを出力する。第１のクロックは、基準クロックの周波数よりも高い周波数を有する。第２のクロックは、基準クロックの周波数よりも低い周波数を有する。クロック供給部は、クロック発生部からのクロックを処理部に与える。具体的には、バッファに蓄積されているデータの量が第１の値よりも少なく第２の値よりも多いときクロック供給部は、クロック発生部からの基準クロックを処理部に与える。バッファに蓄積されているデータの量が第１の値以上のときクロック供給部は、クロック発生部からの基準クロックを第１の期間処理部に与えることとクロック発生部からの第１のクロックを第２の期間処理部に与えることとを交互に行う。バッファに蓄積されているデータの量が第２の値以下のときクロック供給部は、クロック発生部からの基準クロックを第３の期間処理部に与えることとクロック発生部からの第２のクロックを第４の期間処理部に与えることとを交互に行う。処理部は、クロック供給部からのクロックに同期して、バッファに蓄積されているデータを取り込み、取り込んだデータに所定の処理を施す。
【０００８】
上記データ処理装置では、基準クロックに対して第１のクロックまたは第２のクロックを所定の周期で挿入したクロックを処理部に与えることにより送信側システムとの間の時間差を調整する。第１のクロック，第２のクロックを挿入する周期を調整することで単位時間あたりのクロック偏差を所望の値に設定することができる。これにより、正確な偏差の作成が可能、非常に小さな偏差を安定に作成可能、対応可能な基準クロック周波数範囲が非常に広いという利点が得られる。
【０００９】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００１０】
＜通信システムの構成＞
この発明の実施の形態による通信システムの構成を図１に示す。この通信システムでは、送信側システムと受信側システムとの間でイーサネット（Ｒ）などのネットワーク（パケット網）を介して音声／音楽データなどの連続的なデータのリアルタイム伝送が行われる。送信側システムでは、音声／音楽データなどの連続的なアナログ信号をデジタル化・パケット化して送信する。受信側システムでは、送信側システムからのパケットを受信しながら再生（Ｄ／Ａ変換）する。
【００１１】
＜受信側システムの構成＞
図１に示した受信側システムの構成を図２に示す。受信側システムは、バッファ１０と、判定回路２０と、クロック発生回路３１と、分周回路３２〜３３と、セレクタ４０と、Ｄ／Ａ変換器５０とを備える。
【００１２】
バッファ１０には、送信側システムからネットワークを介して送られてきたパケットが受信データとして一時的に蓄積される。バッファ１０の受信データは、蓄積された順に取り出される。
【００１３】
判定回路２０は、バッファ１０に蓄積されている受信データの量Ｘと基準値Ａ，Ｂ（Ｂ＜Ａ）とを比較し、比較結果に応じて信号Ｓ０〜Ｓ２をセレクタ４０に与える。受信データ量Ｘが基準値Ｂより多く基準値Ａより少ない（Ｂ＜Ｘ＜Ａ）とき判定回路２０は信号Ｓ０をセレクタ４０に与える。受信データ量Ｘが基準値Ａ以上（Ａ≦Ｘ）のとき判定回路２０は信号Ｓ１をセレクタ４０に与える。受信データ量Ｘが基準値Ｂ以下（Ｘ≦Ｂ）のとき判定回路２０は信号Ｓ２をセレクタ４０に与える。
【００１４】
クロック発生回路３１は、受信側システム全体の動作の基準となるクロック（図示せず）に基づいて高速クロックＣＫ１を生成する。分周回路３２は、クロック発生回路３１からの高速クロックＣＫ１を１／２分周して基準クロックＣＫ０を生成する。分周回路３３は、分周回路３２からの基準クロックＣＫ０を１／２分周して低速クロックＣＫ２を生成する。
【００１５】
セレクタ４０は、判定回路２０からの信号Ｓ０〜Ｓ２に応答して、Ｄ／Ａ変換器５０の変換速度を制御（決定）するクロックＣＫをＤ／Ａ変換器５０に与える。Ｄ／Ａ変換器５０は、セレクタ４０からのクロックＣＫに基づいてバッファ１０から受信データを取り込みアナログ信号に変換する。
【００１６】
＜受信側システムの動作＞
音声／音楽データなどの連続的なアナログ信号が送信側システムでデジタル化・パケット化され、ネットワークを介して受信側システムに送られてくる。送信側システムから受信側システムに送られてくるパケット（受信データ）は、到着周期のゆらぎ補正や受信データの処理待ちのために一時的にバッファ１０に蓄積される。このバッファ１０に蓄積されている受信データの量Ｘを判定回路２０においてチェックすることで、送信側システムと受信側システムとの間の処理速度差（クロック周期差）を検出する。ここでは所定の基準値Ａ，Ｂ（Ｂ＜Ａ）をあらかじめ設定しておく。
【００１７】
［Ｂ＜Ｘ＜Ａのとき］
バッファ１０に蓄積されている受信データの量Ｘが基準値Ｂより多く基準値Ａよりも少ないとき、送信側システムと受信側システムとの間の処理速度差は許容範囲にあるものとする。このとき判定回路２０は信号Ｓ０をセレクタ４０に与える。信号Ｓ０に応答してセレクタ４０は、図３に示すように、分周回路３２からの基準クロックＣＫ０をクロックＣＫとしてＤ／Ａ変換器５０に与える。セレクタ４０からのクロックＣＫに基づいてＤ／Ａ変換器５０は、バッファ１０から受信データを取り込みアナログ信号に変換する。
【００１８】
［Ａ≦Ｘのとき］
バッファ１０に蓄積されている受信データの量Ｘが基準値Ａ以上のとき、書き込み進み（読み出し遅れ）の状態、すなわち、バッファ１０への書き込み速度のほうがバッファ１０からの読み出し速度よりも速い状態であるものとする。これは、送信側システムの処理速度が受信側システムの処理速度よりも速い状態である。このとき判定回路２０は信号Ｓ１をセレクタ４０に与える。信号Ｓ１に応答してセレクタ４０は、基準クロックＣＫ０と高速クロックＣＫ１とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。具体的には図４に示すように、期間Ｔ１の基準クロックＣＫ０と期間Ｔ２の高速クロックＣＫ１とが交互にクロックＣＫとして与えられる。ここでは期間Ｔ１を基準クロックＣＫ０の２周期とし、期間Ｔ２を高速クロックＣＫ１の２周期としている。これにより、Ｄ／Ａ変換器５０に与えられるクロックＣＫは、基準クロックＣＫ０に一定の周期で高速クロックＣＫ１が挿入されたものとなる。クロックＣＫの単位時間（Ｔ１＋Ｔ２）あたりのクロックパルス数（周期数）は４となる。これは、高速クロックＣＫ１を挿入しない（基準クロックＣＫ０のみを与える）場合のクロックパルス数３よりも多い。この分だけＤ／Ａ変換器５０の処理速度が速くなる。なお、高速クロックＣＫ１を挿入する期間Ｔ２は、基準クロックＣＫ０の位相を維持できるように設定することが望ましい。このためには、たとえば、基準クロックＣＫ０の周期の整数倍に期間Ｔ２を設定すればよい。ここでは基準クロックＣＫ０の周期の１倍に期間Ｔ２を設定している。これにより、期間Ｔ２の次の期間Ｔ１におけるクロックＣＫの位相は、期間Ｔ２の間も基準クロックＣＫ０をクロックＣＫとして与え続ける場合と同じになる。
【００１９】
［Ｘ≦Ｂのとき］
バッファ１０に蓄積されている受信データの量Ｘが基準値Ｂ以下のとき、書き込み遅れ（読み出し進み）の状態、すなわち、バッファ１０への書き込み速度よりもバッファ１０からの読み出し速度のほうが速い状態であるものとする。これは、送信側システムの処理速度よりも受信側システムの処理速度のほうが速い状態である。このとき判定回路２０は信号Ｓ２をセレクタ４０に与える。信号Ｓ２に応答してセレクタ４０は、基準クロックＣＫ０と低速クロックＣＫ２とを所定期間ずつ交互にクロックＣＫとしてＤ／Ａ変換器５０に与える。具体的には図５に示すように、期間Ｔ３の基準クロックＣＫ０と期間Ｔ４の低速クロックＣＫ２とが交互にクロックＣＫとして与えられる。ここでは期間Ｔ３を基準クロックＣＫ０の２周期とし、期間Ｔ４を低速クロックＣＫ２の１周期としている。これにより、Ｄ／Ａ変換器５０に与えられるクロックＣＫは、基準クロックＣＫ０に一定の周期で低速クロックＣＫ２が挿入されたものとなる。クロックＣＫの単位時間（Ｔ３＋Ｔ４）あたりのクロックパルス数（周期数）は３となる。これは、低速クロックＣＫ２を挿入しない（基準クロックＣＫ０のみを与える）場合のクロックパルス数４よりも少ない。この分だけＤ／Ａ変換器５０の処理速度が遅くなる。なお、低速クロックＣＫ２を挿入する期間Ｔ４は、基準クロックＣＫ０の位相を維持できるように設定することが望ましい。このためには、たとえば、基準クロックＣＫ０の周期の整数倍に期間Ｔ４を設定すればよい。ここでは基準クロックＣＫ０の周期の２倍に期間Ｔ４を設定している。これにより、期間Ｔ４の次の期間Ｔ３におけるクロックＣＫの位相は、期間Ｔ４の間も基準クロックＣＫ０をクロックＣＫとして与え続ける場合と同じになる。
【００２０】
＜効果＞
以上のように、この発明の実施の形態による受信側システムでは、基準クロックＣＫ０に対して高速クロックＣＫ１または低速クロックＣＫ２を所定の周期で挿入したクロックＣＫをＤ／Ａ変換器５０に与えることにより送信側システムと受信側システムとの間の時間差を調整する。高速クロックＣＫ１，低速クロックＣＫ２を挿入する周期を調整することで単位時間あたりのクロック偏差を所望の値に設定することができる。高速クロックＣＫ１，低速クロックＣＫ２を挿入する周期を調整するには、たとえば図４に示した期間Ｔ１，図５に示した期間Ｔ３の長さを調整すればよい。また、図４に示した期間Ｔ２，図５に示した期間Ｔ４の長さを調整してもよい。これにより、正確な偏差の作成が可能、非常に小さな偏差を安定に作成可能、対応可能な基準クロック周波数範囲が非常に広いという利点が得られる。
【００２１】
また、分周回路３２〜３３により作成するタイミングのみで構成されるため、単純な回路で構成可能である。
【００２２】
また、クロック偏差の調整に利用する場合に必要とされる最も高速な信号（高速クロックＣＫ１）が基準信号（基準クロックＣＫ０）の２倍と低速である。
【００２３】
また、信号Ｓ１〜Ｓ２への切り替わりに応答して瞬時に高速クロックＣＫ１，低速クロックＣＫ２を挿入することもできるし（高速応答が可能）、応答（感応）速度を遅延カウンタなどの単純な回路で自由に設定することも可能である。
【００２４】
また、Ｄ／Ａ変換器５０としてオーバサンプリング方式のシグマデルタ型Ｄ／Ａ変換器を適用した場合、アナログ信号品質に全く影響を与えることなく時間差調整が可能である。また、並列型Ｄ／Ａ変換器を適用した場合は、クロック挿入部を避けてデータ更新を行うことでアナログ信号品質に全く影響を与えることなく時間差調整が可能である。
【図面の簡単な説明】
【図１】この発明の実施の形態による通信システムの構成を示すブロック図である。
【図２】図１に示した受信側システムの構成を示すブロック図である。
【図３】高速クロック・基準クロック・低速クロック・Ｄ／Ａ変換器に与えられるクロックを示すタイミングチャートである。
【図４】高速クロック・基準クロック・低速クロック・Ｄ／Ａ変換器に与えられるクロックを示すタイミングチャートである。
【図５】高速クロック・基準クロック・低速クロック・Ｄ／Ａ変換器に与えられるクロックを示すタイミングチャートである。
【符号の説明】
１０  バッファ、２０  判定回路、３１  クロック発生回路、３２〜３３  分周回路、４０  セレクタ、５０  Ｄ／Ａ変換器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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