(57)【要約】【課題】横型オーバーフロードレインを有するＣＣＤ固体撮像素子において、ドレイン領域に印加する電圧パルスを低電圧化する。【解決手段】チャネル領域５０とドレイン領域５４との間に設けられる分離領域５６のうち電荷転送方向の一部分に幅の狭い第１領域６０を設け、他の部分は相対的に幅の広い第２領域６２とする。第１領域６０に隣接した転送電極１２−２下に情報電荷が位置するタイミングで、ドレイン領域５４に電圧パルスを印加し、分離領域５６が形成するポテンシャル障壁を引き下げる。第１領域６０ではパルスが低電圧でも、十分にポテンシャル障壁が引き下がり、不要電荷が排出される。一方、情報電荷が第２領域６２に隣接するチャネル領域５０を通過する場合には、第２領域６２のポテンシャル障壁がドレイン領域５４への電荷の漏れ出しを防止し、転送効率が確保される。【選択図】        図１
2004172662.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面に所定の間隔で互いに平行に第１の方向に延在して配置される一導電型のチャネル領域と、
高濃度の一導電型を有し、隣接するチャネル領域の間で前記第１の方向に延在して配置される複数のドレイン領域と、
前記チャネル領域及び前記ドレイン領域の間隙に配置される逆導電型の分離領域と、
前記半導体基板上で前記第１の方向と交差する第２の方向に延在して互いに平行に配置される複数の転送電極と、を備え、
前記分離領域は、適数本毎の転送電極のうちの少なくとも１つの転送電極下の領域で他の転送電極下の領域よりも幅が狭いことを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
前記複数の転送電極は、前記適数本毎に前記複数のチャネル領域のそれぞれに受光画素の１つを定義することを特徴とする固体撮像素子。
【請求項３】
半導体基板の一主面に所定の間隙を設けて互いに平行に配置される複数のチャネル領域間にドレイン領域が配置され、前記チャネル領域と前記ドレイン領域との間隙に分離領域が配置されると共に、前記半導体基板上に複数の転送電極が配置され、前記分離領域が適数本毎の転送電極のうちの少なくとも１つの転送電極下の領域で他の領域よりも幅が狭い固体撮像素子の駆動方法において、
前記複数の転送電極のうち、幅の狭い分離領域上に形成される転送電極に印加する第１のクロックパルスを立ち上げて、前記幅の狭い分離領域に隣接する前記チャネル領域に情報電荷を蓄積する蓄積ステップと、
周期的に電位を変動させるクロックパルスを前記複数の転送電極へ与えて、前記蓄積ステップで蓄積された情報電荷を転送する転送ステップと、を有することを特徴とする固体撮像素子の駆動方法。
【請求項４】
請求項３に記載の固体撮像素子の駆動方法において、
前記転送ステップの間に、
前記第１のクロックパルスを立ち上げたまま、前記ドレイン領域へ印加する第２のクロックパルスを立ち上げて、前記蓄積ステップで蓄積された情報電荷の一部を前記ドレイン領域へ排出し、前記チャネル領域の蓄積電荷量を制限する制限ステップを、更に有することを特徴とする固体撮像素子の駆動方法。
【請求項５】
請求項３に記載の固体撮像素子の駆動方法において、
前記第１のクロックパルスを立ち下げると共に、前記ドレイン領域へ印加する第２のクロックパルスを立ち上げて、前記蓄積ステップで蓄積された情報電荷を前記ドレイン領域へ排出する排出ステップを、更に有することを特徴とする固体撮像素子の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＣＤ固体撮像素子及びその駆動方法に関し、特に横型オーバーフロードレインの低消費電力化に関する。
【０００２】
【従来の技術】
固体撮像素子では、撮像部において情報電荷が過剰に発生すると、情報電荷が周辺画素に溢れるブルーミングという現象を生じる。このブルーミングを抑制するために、不要な情報電荷を排出するオーバーフロードレイン構造が設けられる。オーバーフロードレイン構造には、縦型オーバーフロードレインと横型オーバーフロードレインとがある。
【０００３】
このうち横型オーバーフロードレインは専らフレーム転送方式のＣＣＤ固体撮像素子で用いられる。図５は、フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図である。フレーム転送方式のＣＣＤ固体撮像素子２は、撮像部２ｉ、蓄積部２ｓ、水平転送部２ｈ及び出力部２ｄを有する。撮像部２ｉで生成された情報電荷の２次元配列は蓄積部２ｓに高速で転送される。情報電荷は蓄積部２ｓに保持されると共に、１行ずつ水平転送部２ｈへ転送され、さらに、１画素単位で水平転送部２ｈから出力部２ｄへ転送される。出力部２ｄは１画素毎の電荷量を電圧値に変換し、その電圧値の変化がＣＣＤ出力とされる。
【０００４】
撮像部２ｉ及び蓄積部２ｓはそれぞれ、垂直方向に延在して互いに平行に配置された複数のチャネル領域と、水平方向に延在して互いに平行に配置された複数の転送電極とを含んで構成された複数の垂直シフトレジスタからなる。
【０００５】
横型オーバーフロードレイン構造のＣＣＤ固体撮像素子の場合、隣接する垂直シフトレジスタの間にドレイン領域が形成され、横型のオーバーフロードレイン構造が形成される。
【０００６】
図６は、従来の横型オーバーフロードレイン構造を採用したフレーム転送方式のＣＣＤ固体撮像素子の撮像部２ｉ又は蓄積部２ｓの一部を示す模式的な平面図である。垂直シフトレジスタのチャネル領域４のうち、隣接するチャネル領域間のほぼ中央位置にドレイン領域８が設けられ、このドレイン領域８とチャネル領域４との間に分離領域１０が設けられる。ドレイン領域８は、チャネル領域４と平行に配置され、高濃度のＮ型不純物が一定幅でイオン注入されることによって形成される。分離領域１０は、チャネル領域４とドレイン領域８との間にＰ型不純物がイオン注入されることによって形成され、チャネル領域４とドレイン領域８との間にポテンシャルの障壁を形成する。
【０００７】
転送電極１２は、半導体基板上に酸化膜を介して形成され、チャネル領域４と交差する方向に延在して配置される。これら複数の転送電極１２は、それぞれが絶縁されて互いに平行に配置され、それぞれに垂直転送クロックφｆを受ける。この垂直転送クロックφｆが転送電極１２に印加されることによって、チャネル領域４に形成されるポテンシャルの井戸の状態が制御され、蓄積された情報電荷が順次転送される。
【０００８】
例えば３相駆動の場合、クロックパルスφ１，φ２，φ３がそれぞれ転送電極１２−１〜１２−３に印加される。つまり、３相駆動では、３本の転送電極１２−１〜１２−３が１画素に割り当てられ、３本の転送電極１２−１〜１２−３のセット毎に１つの受光画素、あるいは、情報電荷が定義される。
【０００９】
撮像時には例えばクロックパルスφ２がＨレベルに立ち上げられ、撮像部２ｉの転送電極１２−２の下にポテンシャル井戸が形成される。半導体基板に入射した光により発生した情報電荷は、その近傍のポテンシャル井戸に移動し、そのポテンシャル井戸に蓄積される。
【００１０】
また、互いに位相の異なるクロックパルスφ１〜φ３によって、転送電極１２の下に形成されるポテンシャル井戸を一定方向に移動させることができ、これにより、ポテンシャル井戸に蓄積された情報電荷が、チャネル領域４を転送経路として（図６において例えば下方向へ）転送される。
【００１１】
図７は、図５に示すＸ−Ｘ断面の模式的な断面図及び、その断面に対応する部分でのポテンシャルの状態を並べて示したものである。図７（ａ）が断面図であり、それぞれチャネル領域４、ドレイン領域８、分離領域１０に対応するＮウェル２０，Ｎ＋拡散層２２，Ｐ−拡散層２４がＰ型半導体基板Ｐｓｕｂの表面に形成される。基板表面にはゲート酸化膜２６を介して転送電極１２が配置される。図７（ｂ）がポテンシャルの状態を示す図であり、縦軸が電位を表し、下に向かって正電位が増す。Ｎウェル２０は転送電極１２に印加される電圧によって空乏化されポテンシャル井戸３０を形成する。このポテンシャル井戸３０に情報電荷３２を蓄積することができる。Ｎ＋拡散層２２は正電位のドレイン３４を形成し、また分離領域１０であるＰ−拡散層２４は、転送チャネルのポテンシャル井戸３０とドレイン３４との間にポテンシャル障壁３６を形成する。
【００１２】
ドレイン領域８には、排出クロックφｂが印加され、この排出クロックφｂは、通常時Ｌレベル（例えば、５Ｖ）に立ち下げられている。こういった状態で、チャネル領域４とドレイン領域８との間には、分離領域１０によってポテンシャルの障壁３６が形成される。例えば、ＣＣＤ固体撮像素子に、過大な光が照射されてチャネル領域に大量の情報電荷が発生した場合、チャネル領域の蓄積許容量を超える電荷がポテンシャルの障壁３６を越えてドレイン領域８側に流出して排出される。このような動作により、余剰電荷が周辺画素に漏れ出して画像を乱すといったブルーミングが抑制される。
【００１３】
上述の構造を用いて、電子シャッタ動作を行うこともできる。この動作では、ドレイン領域８に印加する排出クロックφｂをＨレベルに立ち上げると共に、転送電極１２に印加されている垂直転送クロックφｆをＬレベルに立ち下げる。この結果、チャネル領域４中のポテンシャルの井戸が浅くなると共に、チャネル領域４とドレイン領域８との間の障壁が引き下げられる（図中３６’）。これにより、ポテンシャルの勾配に沿って情報電荷が移動し、チャネル領域４に蓄積されていた情報電荷が分離領域１０を経由してドレイン領域８側へ一括的に排出される。この動作により、撮像部２ｉや蓄積部２ｓに蓄積されていた情報電荷が全て排出され、撮像部２ｉではその時点から新たな露光期間が開始される。
【００１４】
【発明が解決しようとする課題】
近年、例えばデジタルカメラや写真撮影機能付き携帯電話といった、ＣＣＤ固体撮像素子を用いた小型軽量の機器が開発されている。小型軽量の機器ではバッテリも小型化されるため、低消費電力化が望まれる。ここで、従来、横型オーバーフロードレインの動作のためにドレイン領域８に印加されているクロックパルスの電圧は比較的高い電圧であり、消費電力の低減の余地がある。
【００１５】
ここでドレイン領域に印加するクロックパルスを低電圧化すれば、横型オーバーフロードレインでの消費電力は低減される。しかし、分離領域が従来のままではチャネル領域とドレイン領域との間のポテンシャル障壁が十分に下がらず、余剰電荷の排出動作や電子シャッタ動作が不完全となるという問題があった。
【００１６】
一方、分離領域の幅を薄くすれば、低電圧化されたクロックパルスでも目的とする余剰電荷の排出や電子シャッタ動作を行うことができる。しかし、その場合には、ドレイン領域とチャネル領域との間のポテンシャルの障壁が低くなり、情報電荷が垂直シフトレジスタ内を転送されている間にドレイン領域に漏れ出し減少するという問題があった。
【００１７】
本発明は上記問題点を解決するためになされたもので、横型オーバーフロードレインを動作させるクロックパルスの電圧振幅を低減して、ＣＣＤ固体撮像素子の電力消費を低減しつつ、良好なオーバーフロードレイン機能及び電子シャッタ機能が達成され、良好な画質が得られるＣＣＤ固体撮像素子及びその駆動方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するための本発明は、半導体基板の一主面に所定の間隔で互いに平行に第１の方向に延在して配置される一導電型のチャネル領域と、高濃度の一導電型を有し、隣接するチャネル領域の間で前記第１の方向に延在して配置される複数のドレイン領域と、前記チャネル領域及び前記ドレイン領域の間隙に配置される逆導電型の分離領域と、前記半導体基板上で前記第１の方向と交差する第２の方向に延在して互いに平行に配置される複数の転送電極とを備え、前記分離領域は、適数本毎の転送電極のうちの少なくとも１つの転送電極下の領域で他の転送電極下の領域よりも幅が狭いことを特徴とする固体撮像素子である。
【００１９】
本発明によれば、チャネル領域とドレイン領域との間に設けられる分離領域の幅（チャネル領域とドレイン領域とを隔てる距離）が部分的に狭く（すなわちポテンシャル障壁の壁の厚みが薄く）形成され、残りの部分が幅が広く（すなわちポテンシャル障壁が厚く）形成される。幅が狭く形成された第１領域は、幅が広く形成された第２領域よりポテンシャル障壁がドレイン領域の電圧の影響を受けやすい。すなわち、ドレイン領域にクロックパルスを印加して情報電荷をチャネル領域から排出させる場合において、クロックパルスの電圧を低電圧化しても第１領域にて電荷排出を行わせることができる。一方、第１領域は分離領域の一部のみであり、他の部分は第２領域で構成されるので、転送効率を劣化させることなく、情報電荷を転送することができる。
【００２０】
ここで、上記固体撮像素子において、前記複数の転送電極は、前記適数本毎に前記複数のチャネル領域のそれぞれに受光画素の１つを定義することが好適である。
【００２１】
本形態ではチャネル領域に沿った画素の配列周期に応じた間隔で第１領域が設けられる。これによりチャネル領域に並ぶ複数の情報電荷に対して同時に第１領域を介した情報電荷の排出を行うことができる。
【００２２】
上記課題を解決するための本発明の別の形態は、半導体基板の一主面に所定の間隙を設けて互いに平行に配置される複数のチャネル領域間にドレイン領域が配置され、前記チャネル領域と前記ドレイン領域との間隙に分離領域が配置されると共に、前記半導体基板上に複数の転送電極が配置され、前記分離領域が適数本毎の転送電極のうちの少なくとも１つの転送電極下の領域で他の領域よりも幅が狭い固体撮像素子の駆動方法において、前記複数の転送電極のうち、幅の狭い分離領域上に形成される転送電極に印加する第１のクロックパルスを立ち上げて、前記幅の狭い分離領域に隣接する前記チャネル領域に情報電荷を蓄積する蓄積ステップと、周期的に電位を変動させるクロックパルスを前記複数の転送電極へ与えて、前記蓄積ステップで蓄積された情報電荷を転送する転送ステップとを有することを特徴とする。
【００２３】
本形態では、チャネル領域のうち幅の狭い分離領域である第１領域に隣接する部分にポテンシャル井戸が形成され、このポテンシャル井戸に光電変換で発生した情報電荷が蓄積される。これによれば、例えば、入射光量が多いなどにより過剰な情報電荷が発生した場合には、第１領域がこのポテンシャル井戸に隣接することにより、余剰電荷の排出の制御が容易となり、また効率的に排出が行われる。
【００２４】
また、上記固体撮像素子の駆動方法において、前記転送ステップの間に、前記第１のクロックパルスを立ち上げたまま、前記ドレイン領域へ印加する第２のクロックパルスを立ち上げて、前記蓄積ステップで蓄積された情報電荷の一部を前記ドレイン領域へ排出し、前記チャネル領域の蓄積電荷量を制限する制限ステップを、更に有することが好適である。
【００２５】
本発明は、第一のクロックパルスが立ち上げられたまま、第２のクロックパルスが立ち上げられて、チャネル領域に蓄積された情報電荷が転送される前に、蓄積電荷の一部がドレイン領域へ排出されて、蓄積電荷量が制限される。このため、情報電荷を転送する際に、転送経路中に第１領域に隣接するチャネル領域があったとしても、情報電荷がドレイン領域に漏れ出すことがなくなり、転送効率を劣化させることなく、情報電荷を転送することができる。
【００２６】
さらに、上記固体撮像素子の駆動方法において、前記第１のクロックパルスを立ち下げると共に、前記ドレイン領域へ印加する第２のクロックパルスを立ち上げて、前記蓄積ステップで蓄積された情報電荷を前記ドレイン領域へ排出する排出ステップを、更に有することが好適である。
【００２７】
本発明においては、情報電荷が、チャネル領域のうち第１領域に隣接する部分に保持された状態で、第１のクロックパルスが立ち下げられると共に、第２のクロックパルスが立ち上げられることで、チャネル領域のポテンシャル井戸が消失され、そこに蓄積していた情報電荷が基本的に全部、第１領域を経由してドレイン領域に排出される。つまり、ＣＣＤ固体撮像素子の撮像部又は蓄積部に蓄積されていた情報電荷を全て排出してリセットする電子シャッタが実現される。
【００２８】
【発明の実施の形態】
次に、本発明の実施形態であるフレーム転送方式のＣＣＤ固体撮像素子について図面を参照して説明する。フレーム転送方式のＣＣＤ固体撮像素子の概略の構成は図５に示す通りであり、これを援用する。フレーム転送方式のＣＣＤ固体撮像素子は、撮像部２ｉ、蓄積部２ｓ、水平転送部２ｈ及び出力部２ｄを有する。撮像部２ｉは、垂直方向に延在し、互いに平行に配列された複数のシフトレジスタからなり、各シフトレジスタの各ビットがフォトダイオードとして機能し受光画素を構成する。蓄積部２ｓは、撮像部２ｉのシフトレジスタに連続する遮光された複数のシフトレジスタからなり、各シフトレジスタの各ビットが蓄積画素を構成する。水平転送部２ｈは、水平方向に延在する単一のシフトレジスタからなり、各ビットに蓄積部２ｓのシフトレジスタの出力が接続される。出力部２ｄは、水平転送部２ｈから転送出力される電荷を一時的に蓄積する容量及びその容量に蓄積された電荷を排出するリセットドレインを含む。これにより、撮像部２ｉの各受光画素に蓄積される情報電荷は、各画素毎に独立して蓄積部２ｓの蓄積画素へ転送された後、１行ずつ蓄積部２ｓから水平転送部２ｈへ転送され、さらに、１画素単位で水平転送部２ｈから出力部２ｄへ転送される。そして、出力部２ｄで１画素毎の電荷量が電圧値に変換され、その電圧値の変化がＣＣＤ出力として外部回路へ供給される。
【００２９】
撮像部２ｉ及び蓄積部２ｓを構成する複数の垂直シフトレジスタのチャネル領域の各チャネル領域間には、ドレイン領域が設けられ、横型オーバーフロードレイン構造が作り込まれる。
【００３０】
図１は、本発明に係る横型オーバーフロードレイン構造を採用したフレーム転送方式のＣＣＤ固体撮像素子の撮像部２ｉ又は蓄積部２ｓの一部を示す模式的な平面図である。
【００３１】
垂直シフトレジスタのチャネル領域５０のうち、隣接するチャネル領域間のほぼ中央位置にドレイン領域５４が設けられ、このドレイン領域５４とチャネル領域５０との間に分離領域５６が設けられる。ドレイン領域５４は、チャネル領域５０と平行に配置され、高濃度のＮ型不純物が一定幅でイオン注入されることによって形成される。分離領域５６は、チャネル領域５０とドレイン領域５４との間にＰ型不純物がイオン注入されることによって形成され、チャネル領域５０とドレイン領域５４との間にポテンシャルの障壁を形成する。
【００３２】
本ＣＣＤ固体撮像素子の大きな構造上の特徴は、分離領域５６に一部、幅が狭い部分が形成される点にある。この部分ではチャネル領域５０とドレイン領域５４との間のポテンシャル障壁が薄くなる。以下、当該部分を第１領域６０、それ以外の相対的にポテンシャル障壁が厚い部分を第２領域６２と称する。図１に示す構成では、分離領域５２の幅を第１領域６０に対応する部分で他の部分より細く形成し、具体的には、第１領域６０の幅が０．１〜０．２μｍ程度で、第２領域６２の幅が０．３〜０．５μｍ程度であり、第２領域の幅については、従来の分離領域と同程度である。一方、ドレイン領域５４は、一定幅で形成され、０．３〜０．５μｍ程度である。これら第１領域６０、第２領域６２及びドレイン領域５４の幅は、情報電荷の転送効率やドレイン領域への排出効率を考慮して検証した結果、第１領域６０の幅が０．２μｍ、第２領域６２の幅が０．４μｍ、そして、ドレイン領域５４の幅が０．４μｍで、それぞれ最適値となる。
【００３３】
本素子は例えば３相駆動であり、垂直転送クロックφ１，φ２，φ３がそれぞれ印加される転送電極１２−１〜１２−３が上述のチャネル領域５０、ドレイン領域５４、分離領域５６の上に、それらが延在する方向とは交差する向きに配置される。３相駆動の場合、転送電極１２−１〜１２−３の３本の転送電極からなるセットが撮像部２ｉ及び蓄積部２ｓにおける１画素に対応付けられる。第１領域６０はこれら３本の転送電極のうちの１本、例えば転送電極１２−２を配置する位置に設けられる。ここで、第１領域６０の長さ（図１において縦方向の寸法）は転送電極１２−２の幅にほぼ一致するように形成される。また、１画素に対応する３本の転送電極の各セット毎に１つの第１領域６０が設けられる。
【００３４】
図２は、本素子の横型オーバーフロードレイン部分の形成を説明するプロセスフロー図である。Ｐ型半導体基板８０（Ｐｓｕｂ）に絶縁膜８２を積層した後、さらにポリシリコン膜、窒化シリコン膜を積層する。その後、ポリシリコン膜及び窒化シリコン膜をパターニングして、ポリシリコン８４及び窒化シリコン８６が積層されたマスク８８を形成する。このマスク８８は後述するいくつかのイオン注入工程において利用される。マスク８８の一方の側壁９０はチャネル領域５０を形成するＮ型不純物のイオン注入の領域を規定し、他方の側壁９２，９２’は分離領域５２を形成するＰ型不純物のイオン注入の領域を規定する。ここで、側壁９２が第２領域６２に対応し、側壁９２’が第１領域６０に対応する（図２（ａ））。
【００３５】
マスク８８が形成された半導体基板８０上にレジストを塗布し露光して、レジストパターン９４を形成する。このレジストパターン９４は、分離領域５２が形成される基板領域（互いに対向する側壁９２間、及び側壁９２’間）を覆う。これらマスク８８及びレジストパターン９４をマスクとして、Ｎ型不純物をイオン注入し、Ｎ型不純物領域９６を形成する（図２（ｂ））。Ｎ型不純物領域９６の境界は基本的にマスク８８の側壁９０の下に位置している。Ｎ型不純物領域９６は、レジストパターン９４を除去した後、熱処理を行うことによって拡散されて、チャネル領域５０であるＮウェル９８を形成する（図２（ｃ））。拡散により、Ｎ型不純物領域９６は深さ方向に押し込まれると共に、水平方向にも広がり、マスク８８の側壁９２，９２’の下にエッジが位置するようにＮウェル９８が形成される。
【００３６】
次に、Ｎウェル９８が形成された半導体基板８０上にレジストを塗布し露光して、レジストパターン１００を形成する。このレジストパターン１００は、Ｎウェル９８が形成された領域（互いに対向する側壁９０間）を覆う。このレジストパターン１００とマスク８８とをマスクとして、Ｐ型不純物をイオン注入し、分離領域５２に相当するＰ＋拡散層１０２を形成する（図２（ｄ））。上述のようにマスク８８の側壁９２’が他の部分の側壁９２より突出していることにより、側壁９２’で挟まれる部分でのＰ＋拡散層１０２の幅は、側壁９２で挟まれる部分での幅より小さくなる。
【００３７】
Ｐ＋拡散層１０２の幅方向の中央部分には、ドレイン領域５４を形成するためのＮ型不純物がイオン注入され、そのイオン注入がされなかった部分が分離領域５６となる。分離領域５６の幅は第１領域６０、第２領域６２のいずれにおいても微細であり、この微細な幅をマスクするために、マスク８８の両脇にサイドウォール１０４が形成される（図２（ｅ））。このサイドウォール１０４は、レジストパターン１００を除去した後、半導体基板８０上に酸化膜を積層し、この酸化膜に等方性エッチング処理を施して形成される。このサイドウォール１０４の厚みが分離領域５６の幅を規定し、第１領域６０に対応する部分ではサイドウォール１０４は薄く形成される。例えば、酸化膜形成後、互いに対向する側壁９２’の間に開口を有するマスクを被着させ、このマスクを付けたまま酸化膜のエッチングを少し行った後、そのマスクを除去して、さらに酸化膜のエッチングを行う。これにより側壁９２より側壁９２’に対応する部分で酸化膜のエッチング量を多くし、サイドウォール１０４の厚みを薄くすることができる。
【００３８】
このようにサイドウォール１０４を形成した後、再び、半導体基板８０上にレジストを塗布し露光してレジストパターン１０６を形成する。このレジストパターン１０６は、Ｎウェル９８が形成された領域を覆う。このレジストパターン１０６、マスク８８、及びサイドウォール１０４をマスクとして、Ｎ型不純物をイオン注入し、分離領域５２に相当するの中央部分にドレイン領域５４に相当するＮ＋拡散層１０８を形成する（図２（ｆ））。また、Ｐ＋拡散層１０２のうちサイドウォール１０４によりマスクされＮ型不純物が注入されずに残ったＰ＋拡散層１１０がそれぞれ分離領域５６となる。
【００３９】
レジストパターン１０６、窒化シリコン８６、及びポリシリコン８４を順次、除去した後（図２（ｇ））、従来のＣＣＤ固体撮像素子と同様の製造工程によって、転送電極や保護膜の形成が行われる。
【００４０】
次に本素子の駆動方法について説明する。図３は、撮像部２ｉを構成する垂直シフトレジスタでのポテンシャルの状態を示す図である。図３には時刻ｔ１〜ｔ４での電位分布が縦に並べて示されている。図３（ａ）は、各時刻でのチャネルに沿った電位変化を表し、図３（ｂ）は垂直転送クロックφｆ２を印加される転送電極１２−２の位置での図１のＸ−Ｘ断面に沿った電位変化を表す。各電位分布図では縦軸が電位を表し、下に向かって正電位が増す。また図４は、図３の動作に対応した垂直転送クロックφｆ１〜φｆ３及びドレイン領域５４に印加する排出クロックφｂのタイミング図である。
【００４１】
ここでは、分離領域５６の第１領域６０に隣接するチャネル領域５０にポテンシャル井戸を形成して、ここに光電変換によって発生した情報電荷を集積する。つまり、時刻ｔ１において、垂直転送クロックφｆ２をＨレベルに立ち上げて転送電極１２−２の下のＮウェル９８に空のポテンシャル井戸１５０が形成される。チャネル方向に関しては、Ｌレベルのφｆ１，φｆ３により転送電極１２−１，１２−３の下に形成される浅いポテンシャルが障壁となって、隣り合うポテンシャル井戸１５０が隔てられる（図３（ａ）参照）。またチャネルに直交する方向に関しては、チャネル領域５０（Ｎウェル９８）に隣接する分離領域５６（Ｐ＋拡散層１１０）がドレイン領域５４（Ｎ＋拡散層１０８）との間にポテンシャル障壁を形成する。ここで、転送電極１２−２の位置での分離領域５６は第１領域６０であり、図３（ｂ）の時刻ｔ１に対応する図には、第１領域６０が形成するポテンシャル障壁１５４が実線で示されている。ちなみに同図には、φｆ１，φｆ３をＨレベルに立ち上げて転送電極１２−１，１２−３の下にポテンシャル井戸を形成した場合に、第２領域６２により形成されるポテンシャル障壁１５６が対比のために点線で示されている。また図３（ａ）の時刻ｔ１に対応する図には、ポテンシャル障壁１５４，１５６それぞれのピークレベル１５８，１６０が点線で示されている。ポテンシャル障壁１５４，１５６のピークはバリア電位１５２より高い障壁を有する。また一般に、第１領域６０のポテンシャル障壁１５４は第２領域６２のポテンシャル障壁１５６と同じか、それより幾分低くなる。
【００４２】
ポテンシャル井戸１５０には転送電極１２−２及びその近傍で発生した情報電荷１６２が集まり、ポテンシャル井戸１５０の電位は次第に浅くなる。入射光強度の大きい画素では、情報電荷の蓄積によって転送電極１２−２の下のポテンシャルが、隣接する転送電極１２−１，１２−３の下のバリア電位１５２に近づき得る。時刻ｔ２のポテンシャル井戸に蓄積された情報電荷１６４はその状態を示している。ポテンシャル井戸１５０が完全に電子で満たされてしまうと、さらに発生した情報電荷は近隣の転送電極１２−１，１２−３に広がり、さらには他の画素のポテンシャル井戸にまで達する。これがブルーミング現象であり、これを防止するために、横型オーバーフロードレイン構造が採用されている。
【００４３】
時刻ｔ３には、図４に示すように、ドレイン領域５４に印加される排出クロックφｂがＬレベルからＨレベルに立ち上げられると共に、転送電極１２−２に印加される垂直転送クロックφｆ２がＨレベルからＬレベルに立ち下げられて電子シャッタ動作が行われる。この結果、図３（ｂ）の時刻ｔ３に対応する図に示すように、チャネル領域５０のポテンシャルが浅く引き下げられて消滅すると共に、第１領域６０のポテンシャル障壁が低く引き下げられる。これにより、チャネル領域５０のポテンシャル井戸１５０に蓄積された情報電荷がドレイン領域５４へ一括的に排出される。排出クロックφｂとしては、第１領域６０の幅が狭く元々ポテンシャルのピークが低いため、このピークの低いポテンシャル障壁を引き下げることができる程度の電圧に立ち上げられれば良く、従来のように分離領域の全てが一定幅で構成されていた場合と比べて、Ｈレベルの電圧を低く抑えることができる。このように、本素子においては、低い電圧の排出クロックφｂで電子シャッタ動作を行うことができ、消費電力を低減化することができる。
【００４４】
電子シャッタ動作が終了すると蓄積期間が開始され、図４に示すように、排出クロックφｂがＬレベルに立ち下げられると共に、垂直転送クロックφｆ２が再びＨレベルに立ち上げられる。これにより、図３（ａ）の時刻ｔ４に対応する図のように、ポテンシャル井戸１５０が形成されると共に、第１領域６０及び第２領域６２のポテンシャル障壁が形成される。このため、電子シャッタ動作が終了した後に発生する情報電荷がポテンシャル井戸１５０に蓄積され、時刻ｔ２と同等の状態となる。
【００４５】
時刻ｔ５には、ドレイン領域５４に印加される排出クロックφｂがＬレベルからＨレベルに立ち上げられる。分離領域５６が形成するポテンシャル障壁は、ドレイン領域５４に印加される電圧によって変調を受ける。具体的には、排出クロックφｂがＬレベルのタイミングでは、第１領域６０において上述のようにポテンシャル障壁１５４を生じていたところ、排出クロックφｂがＨレベルに立ち上げられるとポテンシャル障壁は引き下げられる。図３（ｂ）の時刻ｔ５に対応する図はその状態を示しており、第１領域６０にはポテンシャル障壁１５４及びバリア電位１５２のいずれよりも低いポテンシャル障壁１６６が形成される。ちなみに同図には、垂直転送クロックφｆ１，φｆ３をＬレベルに立ち下げて転送電極１２−１，１２−３の下にポテンシャル井戸を形成した場合に第２領域６２により形成されるポテンシャル障壁１６８が対比のために点線で示されている。また図３（ａ）の時刻ｔ３に対応する図には、ポテンシャル障壁１６６，１６８それぞれのピーク電位レベル１７０，１７２が点線で示されている。垂直転送クロックφｆ２をＨレベルに立ち上げたままで排出クロックφｂをＨレベルに立ち上げることにより、第１領域６０のポテンシャル障壁は、バリア電位１５２より引き下げられる。
【００４６】
これにより、ポテンシャル井戸１５０に蓄積される情報電荷のうち電位レベル１７０を越える分は第１領域６０を介してドレイン領域５４へ排出され、蓄積電荷量が制限される。
【００４７】
このように、ポテンシャル井戸１５０に蓄積される情報電荷の蓄積量を制限することで、情報電荷の転送中に、情報電荷がドレイン領域５４へ漏れ出すのを防ぐことができる。すなわち、転送経路であるチャネル領域５０に隣接する分離領域において、第１領域６０は、ポテンシャル障壁が薄く、第２領域６２に比して情報電荷がドレイン領域５４へ漏れ出し易くなっている。この場合、転送中に第１領域６０部分を通過する回数が多い情報電荷ほど電荷量が減少してしまう。そこで、情報電荷を転送する前に蓄積電荷量を減らして制限することで、情報電荷の転送中に蓄積電荷量がドレイン領域５４へ漏れ出さないようにしている。
【００４８】
以上、本発明の実施の形態を説明した。本実施形態においては、幅の狭い第１領域６０及び幅の広い第２領域６２を形成する際、図１に示すように、分離領域５６とチャネル領域５０との接合面に凹凸を付けて形成したが、これに限られるものではない。例えば、図５に示すように、分離領域５６とチャネル領域５０との接合面を直線形状にしたまま、ドレイン領域５４の幅を変更して第１領域６０及び第２領域６２を形成するようにしても良い。
【００４９】
また、本実施形態においては、駆動方法として３相駆動を例示したが、本発明は、４相駆動、あるいは、それ以上であっても良い。例えば、４相駆動の場合、１つの画素を構成する４本の転送電極のうち１本の転送電極下の領域に第１領域６０が形成されても良いし、又は、図６に示すように、４本の転送電極のうちの２本の転送電極下の領域に形成されても良い。
【００５０】
【発明の効果】
本発明の固体撮像素子及びその駆動方法によれば、横型オーバーフロードレイン構造において、分離領域に幅が狭い部分を設け、この部分から電荷の排出を行うことにより、電荷排出のためにドレイン領域に印加する電圧パルスを低電圧化することができ、素子の消費電力が低減される。その際、分離領域の他の部分は幅が広く構成されることにより、情報電荷がチャネル領域から不用意に漏れ出すことが防止され、転送効率が確保される。
【図面の簡単な説明】
【図１】本発明に係る横型オーバーフロードレイン構造を採用したフレーム転送方式のＣＣＤ固体撮像素子の撮像部又は蓄積部の一部を示す模式的な平面図である。
【図２】本発明の実施形態に係るＣＣＤ固体撮像素子の横型オーバーフロードレイン部分の形成を説明するプロセスフロー図である。
【図３】本発明の実施形態に係るＣＣＤ固体撮像素子の撮像部におけるブルーミング抑制動作を説明するための垂直シフトレジスタでの電位分布図である。
【図４】図３の動作に対応したクロックパルスφ１〜φ３及びドレイン領域５４に印加するドレイン電圧信号Ｖｄｒのタイミング図である。
【図５】フレーム転送方式のＣＣＤ固体撮像素子の概略の構成図である。
【図６】従来の横型オーバーフロードレイン構造を採用したフレーム転送方式のＣＣＤ固体撮像素子の撮像部又は蓄積部の一部を示す模式的な平面図である。
【図７】横型オーバーフロードレインが設けられた垂直シフトレジスタの電荷転送方向に直交する方向の模式的な断面図及び、その断面に対応する部分での電位分布図を並べて示したものである。
【符号の説明】
１  転送電極、５０  チャネル領域、５４  ドレイン領域、５６  分離領域、６０  第１領域、６２  第２領域、９８  Ｎウェル、１０８  Ｎ＋拡散層、１１０  Ｐ＋拡散層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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