(57)【要約】【課題】抵抗体をレーザ光によって容易に切断可能な構造を有する半導体装置を提供する。【解決手段】半導体装置１は、半導体基板６と、第１絶縁体層４ａと、金属層２６ｅと、第２絶縁体層２８と、抵抗体３４とを有する。第１絶縁体層４ａは、半導体基板６上に形成されており、金属層２６ｅは、第１絶縁体層４ａ上に形成されている。金属層２６ｅは、Ａｕを含む。第２絶縁体層２８は、金属層２６ｅ及び第１絶縁体層４ａを覆うように設けられており、抵抗体３４は、第２絶縁体層２８上に設けられている。かかる構成の半導体装置１では、抵抗体３４をレーザ光によって溶断する際に、抵抗体３４を透過したレーザ光が金属層２６ｅによって反射されるので、第１絶縁体層４ａ及び半導体基板６が保護される。また、金属層２６ｅによってレーザ光が反射されるので、レーザ光の強度の調整が容易である。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁体層と、
前記第１の絶縁体層上に形成された金属層と、
前記金属層上に形成された第２の絶縁体層と、
前記第２の絶縁体層上に形成され、レーザ光によって溶断される抵抗体と
を備える半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するものである。
【０００２】
【従来の技術】
増幅回路のバイアスを調整するために半導体装置に形成された抵抗体を、レーザ光によって溶断する技術が知られている。例えば、並列接続させた複数の抵抗体を有する半導体装置では、プロービングにより抵抗体の両端をモニタしながら、抵抗体への配線または抵抗体自体をレーザ光によって溶断する方法が用いられている（例えば、特許文献１及び２）。また、一つの抵抗体を有する半導体装置では、レーザ光によって抵抗体の一部を溶断して、電流が通過する経路長を等価的に引き伸ばすことによって、抵抗値を調整する方法が用いられている（例えば、特許文献３）。
【０００３】
【特許文献１】
特開平０６−３１０３１１号公報
【０００４】
【特許文献２】
特開平０８−０７００９６号公報
【０００５】
【特許文献３】
特開平０９−２３２５１９号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したいずれの方法によっても、レーザ光によって抵抗体を溶断する際に、レーザ光が半導体基板にまで到達することによって、半導体基板が溶融するという問題点がある。また、半導体基板を溶融させず、且つ、抵抗体を溶断可能とする条件を満たすようにレーザ光の強度を調整することは困難であるという問題点がある。
【０００７】
本発明は上記問題点を解決するためになされたもので、抵抗体をレーザ光によって容易に切断可能な構造を有する半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、半導体基板上に形成された第１の絶縁体層と、第１の絶縁体層上に形成された金属層と、金属層上に形成された第２の絶縁体層と、第２の絶縁体層上に形成され、レーザ光によって溶断される抵抗体とを備える。
【０００９】
かかる構成の半導体装置によれば、抵抗体をレーザ光によって溶断する際に、抵抗体を透過したレーザ光は、金属層によって反射されるので、半導体基板が溶融されない。その結果、半導体基板上に形成された第１の絶縁体層も保護されるので、所望の抵抗値を容易に得ることができる。また、この半導体装置は、レーザ光を反射する金属層を有するので、抵抗体を溶断するためのレーザ光の強度の調整も容易である。
【００１０】
【発明の実施の形態】
本発明の実施形態にかかる半導体装置１について添付の図面を参照して説明する。なお、以下の実施形態に関する説明においては、説明の理解を容易にするため、各図面において同一の要素または部分については同一の符号を附すこととする。
【００１１】
図１は、半導体装置１を概略的に示す平面図である。図２は、半導体装置１に備えられた電界効果トランジスタ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）２の断面図である。また、図３は、図１のＩＩＩ−ＩＩＩ断面図であり、半導体装置１に備えられた抵抗部４を示す。
【００１２】
図１に示すように、半導体装置１では、ＦＥＴ２のバイアス条件を調整するための抵抗部４がＦＥＴ２のゲート電極に接続されている。ＦＥＴ２は、図２に示すように、ＧａＡｓ製の半導体基板６を有している。半導体基板６の表層部には、活性層８が形成されており、活性層８の両端にはｎ＋型の高濃度層１０及び１２が形成されている。
【００１３】
ＦＥＴ２は、半導体基板６上に形成された絶縁体層１４を有している。絶縁体層１４は、厚さ０．０８μｍのＳｉＮによって構成されている。絶縁体層１４は、活性層８、高濃度層１０及び１２の上部において所定のパターンに開口されている。
【００１４】
ＦＥＴ２は、高濃度層１０、高濃度層１２、活性層８のそれぞれの上部に形成された開口に、ドレイン電極１６、ソース電極１８、ゲート電極２２を有している。ドレイン電極１６及びソース電極１８は、それぞれＡｕＧｅ／Ｎｉによって構成されていおり、ゲート電極２２は、Ｔｉ／Ｐｔ／Ａｕの多層金属によって構成されている。また、ＦＥＴ２は、活性層８の上部の絶縁体層１４上において上記の開口を囲むように設けられた絶縁体層２０を有している。ゲート電極２２は、この絶縁体層２０の一部を覆うように設けられている。
【００１５】
以上の構成を有するＦＥＴ２上には、絶縁体層２４が設けられている。絶縁体層２４は、厚さ０．３μｍのＳｉＯＮによって構成されている。絶縁体層２４は、ドレイン電極１６及びソース電極１８の上部が開口されたパターンを有している。これらの開口及び絶縁体層２４の一部の上には、第１配線層２６ａ、２６ｂが設けられている。第１配線層２６ａは、ドレイン電極１６に接触しており、第１配線層２６ｂはソース電極１８に接触している。また、絶縁体層２４は、ゲート電極２２の一端においても開口されており、この開口には第１配線層２６ｃの一端が埋め込まれている（図１）。第１配線層２６ｃの一端は、ゲート電極２２にバイアス電圧を与えるために、ゲート電極２２に接触している。
【００１６】
第１配線層２６ａ、２６ｂ、２６ｃ、及び絶縁体層２４上には、第２絶縁体層２８が設けられている。第２絶縁体層２８は、厚さ０．３５μｍのＳｉＯＮによって構成されている。第２絶縁体層２８は、ゲート電極２２に接触している第１配線層２６ｃの一端の上部が開口されたパターンを有している（図１）。第２絶縁体層２８が開口された部分には、第２配線層３０ａの一端が設けられており、第２配線層３０ａの一端は第１配線層２６ｃと接触している。第２絶縁体層２８上には、保護層３２が設けられている。保護層３２は、厚さ０．５μｍのＳｉＮによって構成されている。
【００１７】
図１に示すように、第２配線層３０ａの他端は、抵抗部４に接続されている。抵抗部４は、図３に示すように、半導体基板６上に形成されている。抵抗部４は、半導体基板６上に形成された第１絶縁体層４ａを有する。第１絶縁体層４ａは、絶縁体層１４及び２４を含んでいる。絶縁体層１４及び２４は、ＦＥＴ２が形成された位置から連続して半導体基板６上に設けられている。絶縁体層１４は、上述したように厚さ０．０８μｍのＳｉＮによって構成されており、絶縁体層２４は、厚さ０．３μｍのＳｉＯＮによって構成されている。
【００１８】
抵抗部４は、第１絶縁体層４ａ上に金属層２６ｅを有している。金属層２６ｅは、下層から厚さ０．０５μｍのＴｉ、厚さ０．０４μｍのＰｔ、厚さ０．３μｍのＡｕの多層金属によって構成されている。
【００１９】
抵抗部４は、第１絶縁体層４ａ及び金属層２６ｅの上部を覆う第２絶縁体層２８を有する。第２絶縁体層２８は、ＦＥＴ２上から連続して設けられたものであり、上述したように厚さ０．３５μｍのＳｉＯＮによって構成されている。第２絶縁体層２８には、金属層２６ｅの上部において、深さ０．０５μｍの凹部が形成されている。抵抗部４は、この凹部の内部に、抵抗体３４を有している。本実施形態では、複数の抵抗体３４が並列されている。抵抗体３４は、厚さ０．０３μｍであり、例えばＮｉＣｒによって構成される。
【００２０】
以上のように構成される抵抗部４上には、第２配線層３０ａと、第２配線層３０ｂが設けられている。第２配線層３０ａは、その一端がゲート電極２２に接触し、他端が複数の抵抗体３４それぞれの一端に接触するように設けられている。第２配線層３０ｂはその一端が複数の抵抗体３４それぞれの他端に接触するように設けられている。第２配線層３０ｂの他端は、アース電位に接続される。抵抗体３４、第２配線層３０ａ及び３０ｂは、ＦＥＴ２上から連続する保護層３２によって覆われている。
【００２１】
かかる構成を有する半導体装置１では、第２配線層３０ａ及び第２配線層３０ｂに並列接続された複数の抵抗体３４が、レーザ光を用いて選択的に溶断されることによって（図１の参照符号ｃ）、抵抗値が調整され、ＦＥＴ２に与えるバイアスが調整される。半導体装置１は、抵抗体３４の下層に金属層２６ｅを有するので、抵抗体３４が溶断される際に、抵抗体３４を透過したレーザ光が半導体基板６に達することなく、金属層２６ｅによって反射される。したがって、半導体基板６が溶融されない。その結果、半導体基板６上に形成された第１絶縁体層４ａが保護されるので、所望の抵抗値を容易に得ることができる。また、レーザ光を反射する金属層２６ｅを有するので、抵抗体３４を溶断するためのレーザ光の強度の調整が容易である。
【００２２】
以下、半導体装置１の製造方法について説明する。ここでは、ＦＥＴ２が形成された状態からの工程を説明する。図４（ａ）は、半導体装置１の製造工程を示す断面図であり、ＦＥＴ２上に絶縁体層２４が形成された状態を示す。図４（ｂ）は、半導体装置１の実施形態にかかる製造工程を示す断面図であり、半導体基板６上に第１絶縁体層４ａが形成された状態を示す。
【００２３】
まず、図４（ａ）に示すように、ＦＥＴ２上では、ドレイン電極１６、ソース電極１８、及びゲート電極２２上において開口された絶縁体層２４が形成されると共に、図４（ｂ）に示すように抵抗部４が形成される位置では、絶縁体層１４上に厚さ０．３μｍのＳｉＯＮによって構成される絶縁体層２４が形成される。絶縁体層２４は、例えばＣＶＤによって形成される。
【００２４】
次に、抵抗部４を形成する位置において、金属層２６ｅが形成される。図５（ａ）〜（ｈ）は、半導体装置１の製造工程を示す断面図であり、金属層２６ｅを形成する工程を順次示す。図５（ａ）に示すように、まず、絶縁体層２４上にレジスト４０が設けられる。このレジスト４０は露光されず、その上部にＳｉＯ２といった絶縁体膜４２が設けられる。絶縁体膜４２は、例えばＣＶＤによって形成される。
【００２５】
次いで、絶縁体膜４２上に、図５（ｃ）に示すように開口されたパターンを有するレジスト４４が設けられる。このレジスト４４をマスクとして、図５（ｄ）に示すようにＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によって、絶縁体膜４２が開口される。さらに、レジスト４４及び絶縁体膜４２をマスクとして、図５（ｅ）に示すように、酸素プラズマアッシングによって、レジスト４０が開口される。レジスト４０は、絶縁体膜４２の開口より、その開口が広くなるようオーバーエッチングされる。なお、レジスト４４は、酸素プラズマアッシングによって除去される。
【００２６】
次に、図５（ｆ）に示すように、絶縁体膜４２及びレジスト４０の開口から、０．０５μｍのＴｉ、０．０４μｍのＰｔ、０．３μのＡｕが順に蒸着されることによって、金属層２６ｅが形成される。金属膜２６ｅの形成後、レジスト４０及び絶縁体膜４２が、リフトオフによって除去される（図５（ｇ））。なお、金属層２６ｅを形成する工程と並行して、第１配線層２６ａ、２６ｂ、及び２６ｃがＦＥＴ２上にも形成される（図５（ｈ））。
【００２７】
次いで、金属層２６ｅの上部に抵抗体３４が形成される。図６（ａ）〜（ｅ）は、半導体装置１の製造工程を示す断面図であり、抵抗体層を形成する工程を順次示す。この工程では、図６（ａ）に示すように、まず、金属層２６ｅ及び絶縁体層２４を覆うように、厚さ０．３５μｍのＳｉＯＮによって構成される第２絶縁体層２８が設けられる。第２絶縁体層２８は、例えばＣＶＤによって形成される。そして、第２絶縁体層２８の上部に、レジスト４６が設けられる。レジスト４６は、金属層２６ｅの上部が開口するようにパターニングされる（図６（ｂ））。
【００２８】
次に、レジスト４６をマスクとして、ＲＩＥによって、第２絶縁体層２８に深さ０．０５μｍの凹部が形成される（図６（ｃ））。そして、この凹部の内部に複数の抵抗体３４が並列するように形成される（図６（ｄ））。抵抗体３４は、ＮｉＣｒのスパッタによって設けることができる。さらに、リフトオフによってレジスト４６が除去される。（図６（ｅ））。
【００２９】
次いで、抵抗体３４に第２配線層３０ａ及び３０ｂが接続される。図７（ａ）〜（ｇ）は、半導体装置１の製造工程を示す図であり、第２配線層３０ａ及び３０ｂを形成する工程を順次示す。この工程では、まず、図７（ａ）に示すように、抵抗体３４及び絶縁体層２８を覆うようにレジスト４８が設けられる。そして、レジスト４８上に、ＳｉＯ２といった絶縁体膜５０が設けられる（図７（ｂ））。絶縁体膜５０はＣＶＤによって設けることができる。さらに、絶縁体膜５０上にレジスト５２が設けられる。レジスト５２は、抵抗体３４の上方において抵抗体３４の縁部から所定幅内方を覆うようにパターニングされる（図７（ｃ））。
【００３０】
次に、レジスト５２をマスクとして、ＲＩＥによって絶縁体膜５０がエッチングされる（図７（ｄ））。さらに、レジスト５２及び絶縁体膜５０をマスクとして、レジスト４８が酸素プラズマアッシングにより除去される（図７（ｅ））。このとき、レジスト５２も並行して除去される。
【００３１】
次に、絶縁体膜５０及びレジスト４８をマスクとして、厚さ０．０５μｍのＴｉ、厚さ０．３μのＡｕが順次蒸着されることによって、第２配線層３０ａ及び３０ｂが形成される（図７（ｆ））。
【００３２】
第２配線層３０ａ及び３０ｂの形成後、レジスト４８及び絶縁体膜５０がリフトオフによって除去されることによって、第２配線層３０ａ及び３０ｂを形成する工程が完了する（図７（ｇ））。さらに、抵抗体３４、第２配線層３０ａ及び３０ｂを覆うように絶縁膜３２を設けることによって、図３に示す抵抗部４を有する半導体装置１が製造される。以上のように形成された半導体装置１では、第２配線層３０ａ及び３０ｂに並列接続された複数の抵抗体３４が、例えば、アルゴンレーザを用いて選択的に溶断されることによって、抵抗値が調整される。
【００３３】
以下、第２実施形態にかかる半導体装置１ａについて説明する。図８は、半導体装置１ａの抵抗部４の断面図である。半導体装置１ａは、ＦＥＴ２及び抵抗部４を備えている。半導体装置１ａにおいて、ＦＥＴ２及び抵抗部４は、第１実施形態と同様の構成を有しているが、半導体装置１ａでは、第２配線層３０ａ及び３０ｂに関わる構成が第１実施形態と異なる。
【００３４】
半導体装置１ａでは、抵抗体３４及び第２絶縁体層２８上に絶縁体層６０が設けられている。この絶縁体層６０は、抵抗体３４の一対の縁部から所定幅内方において開口されたパターンを有している。第２配線層３０ａ及び３０ｂは、絶縁体層６０上に設けられている。第２配線層３０ａは、絶縁体層６０の一方の開口から複数の抵抗体３４それぞれの一端に接続されている。第２配線層３０ｂは、の他方の開口から複数の抵抗体３４それぞれの他端に接続されている。絶縁体層６０、第２配線層３０ａ及び３０ｂは、保護層３２によって覆われている。
【００３５】
以下、半導体装置１ａの製造方法について説明する。ここでは、第１実施形態の半導体装置１の製造方法と異なる第２配線層３０ａ及び３０ｂを形成する工程について説明する。図９は、第２実施形態にかかる半導体装置１ａの製造工程を示す断面図であり、第２配線層を形成する工程を順次示す。
【００３６】
この工程では、まず、図９（ａ）に示すように、第２絶縁体層２８及び抵抗体３４上にＳｉＯＮによって構成される絶縁体層６０が設けられる。絶縁体層６０は、例えばＣＶＤによって設けられる。次に、絶縁体層６０上にレジスト６２が設けられる。レジスト６２は、抵抗体３４の一対の縁部から所定幅内方の位置において開口されたパターンを有する（図９（ｂ））。そして、レジスト６２をマスクとして、ＲＩＥによって絶縁体層６０がエッチングされ（図９（ｃ））、レジスト６２が除去される（図９（ｄ））。
【００３７】
次に、レジスト６４が絶縁体層６０を覆うように設けられ（図９（ｅ））、レジスト６４上にＳｉＯ２によって構成される絶縁体膜６６が設けられる（図９（ｆ））。絶縁体膜６６は、例えばＣＶＤによって設けられる。さらに、絶縁体膜６６上にレジスト６８が設けられる。レジスト６８は、抵抗体３４の上方において、抵抗体３４の縁部から所定幅内方を覆うパターンとされる（図９（ｇ））。
【００３８】
次に、レジスト６８をマスクとして、絶縁体膜６６がＲＩＥによってエッチングされ（図９（ｈ））、さらに、レジスト６８及び絶縁体膜６６をマスクとして、レジスト６４が酸素プラズマアッシングによって除去される（図９（ｉ））。このとき、レジスト６８も並行して除去される。
【００３９】
次に、絶縁体膜６６及びレジスト６４をマスクとして、厚さ０．０５μｍのＴｉ、厚さ０．３μのＡｕが順次蒸着されることによって、第２配線層３０ａ及び３０ｂが形成される（図９（ｊ））。そして、レジスト６４及び絶縁体膜６６がリフトオフによって除去されることによって、第２配線層３０ａ及び３０ｂを形成する工程が完了する。さらに、第２配線層３０ａ及び３０ｂを覆うように、保護層３２を設けることによって、半導体装置１ａが製造される。
【００４０】
【発明の効果】
以上説明したように、本発明の半導体装置は、抵抗体の下層にレーザ光を反射するための金属層を有するので、抵抗体をレーザ光によって容易に切断可能である。
【図面の簡単な説明】
【図１】図１は、実施形態にかかる半導体装置を概略的に示す平面図である。
【図２】図２は、第１実施形態の半導体装置に備えられたＦＥＴの断面図である。
【図３】図３は、図１のＩＩＩ−ＩＩＩ断面図であり、第１実施形態の半導体装置に備えられた抵抗部を示す。
【図４】図４（ａ）は、実施形態にかかる半導体装置の製造工程を示す断面図であり、ＦＥＴ上に絶縁体層が形成された状態を示す。図４（ｂ）は、実施形態にかかる半導体装置の製造工程を示す断面図であり、半導体基板上に第１絶縁体層が形成された状態を示す。
【図５】図５（ａ）〜（ｈ）は、実施形態にかかる半導体装置の製造工程を示す断面図であり、金属層を形成する工程を順次示す。
【図６】図６（ａ）〜（ｅ）は、実施形態にかかる半導体装置の製造工程を示す断面図であり、抵抗体層を形成する工程を順次示す。
【図７】図７（ａ）〜（ｇ）は、実施形態にかかる半導体装置の製造工程を示す図であり、第２配線層を形成する工程を順次示す。
【図８】図８は、第２実施形態にかかる半導体装置の抵抗部の断面図である。
【図９】図９は、第２実施形態にかかる半導体装置の製造工程を示す図であり、第２配線層を形成する工程を順次示す。
【符号の説明】
１…半導体装置、２…ＦＥＴ、４…抵抗部、４ａ…第１絶縁体層、６…半導体基板、２６ｅ…金属層、２８…第２絶縁体層、３０ａ，３０ｂ…第２配線層、３２…保護層、３４…抵抗体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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