(57)【要約】      （修正有）【課題】マイクロプロセッサの如き高変動負荷に電力を供給するファクタ化電力アーキテクチャ（ＦＰＡ）方法及び装置を提供する。【解決手段】電源システム５０８は，ＦＰＡを用いており，制御されたファクタ化ＤＣバスに電圧Ｖfを供給するフロントエンドレギュレータ（ＰＲＭ）５０３と，負荷４１に所望電圧を出力するＤＣ電圧変換モデュール（ＶＴＭ）５０５を含んでいる。ＶＴＭ５０５は、ＤＣバス電圧を負荷４１に要求されるＤＣ電圧に固定変換比で変換する。ＶＴＭ５０５の応答時間は、ＰＲＭ５０３の応答時間よりも短い。第１コンデンサ５０６が負荷４１の両端に接続され，第２コンデンサ５０４がＶＴＭ５０５の入力に接続されている。ＰＲＭ５０３に負荷電圧ＶLがフィードバックされて精確なレギュレーションがなされる。ＶＴＭ５０５は電力をＤＣバスに戻すことも出来る。【選択図】図５８
2004173483.tif 000002
【特許請求の範囲】
【請求項１】
通常動作範囲に亘って変動し得る負荷に入力電源から電力を分配する方法であって、
第１レギュレータを用いて、前記入力電源からの電源電圧Ｖsourceを変換して制御されたＤＣ電圧Ｖfをファクター化バスに供給するステップと、
電圧変換モデュール（ＶＴＭ）を用いて、前記ファクター化バスに供給される電圧Ｖfにほぼ等しいからの入力電圧Ｖinの前記ファクター化バスからの電力をトランスを介してＤＣ出力電圧Ｖoutに変換するステップと、
時定数ＴVTM  を有するＶＴＭ内において、負荷電流Ｖoutにおける定電圧ゲインＫ＝Ｖout／Ｖinを用いるステップと、
（前記負荷は、応答時間ＴPRM  を有する閉ループの制御の下で前記第１レギュレータによってレギュレーションされるＶＴＭの出力電圧Ｖoutに等しい電圧ＶL  の電力供給を受ける）
点負荷の両端ＶLに接続された第１コンデンサＣ１を用いて、前記負荷の要求する瞬時値電流を、前記負荷に要求される定格電圧ＶL  の最大電圧変動ΔＶL1  を伴って第１期間Ｔ１の間に亘って供給するステップと、
前記ＶＴＭの入力電圧Ｖfに接続された第２コンデンサＣ２を用いて、前記ＶＴＭに要求される瞬時電流を、前記ＶＴＭの入力において定格電圧Ｖfの最大電圧変動ΔＶfを伴って、第２期間Ｔ２に亘って供給するステップと、
からなり、
Ｔ2≧ＴPRM＞Ｔ1≧ＴVTM, Ｃ2/Ｋ2≧Ｃ1, andΔＶf*Ｋ≦ΔＶL1
であることを特徴とする方法。
【請求項２】
負荷に電力を供給する方法であって、
双方向電圧変換モデュール（ＶＴＭ）を用いて、入力電圧Ｖinの電源からのトランスを介した電力をＤＣ出力電圧Ｖoutに変換するステップと、
ＶＴＭにおいて、負荷電流の下で、ほぼ一定の電圧ゲインＫ＝Ｖout/Vinを用いるステップと、
（前記負荷には、前記ＶＴＭの出力電圧Ｖoutにほぼ等しい電圧ＶL  供給される）
前記点負荷の電圧ＶL  に接続された第１コンデンサＣ１を用いるステップと、
前記ＶＴＭ入力における電圧Ｖinに接続される第２コンデンサＣ２を用いるステップと、
前記ＶＴＭ出力よりも大なるエネルギ蓄積をＶＴＭ入力に提供するステップと、
前記ＶＴＭを用いて、前記電圧ＶL  がＶin*Kを超えたときに前記負荷からトランスを介して前記電源への電力を変換するステップと、からなり、
Ｋ≦1/10 and Ｃ2/Ｋ2≧10*Ｃ1
であることを特徴とする方法。
【請求項３】
請求項１記載の方法であって、
ΔＶf*Ｋ≦ΔＶL1/10
であることを特徴とする方法。
【請求項４】
請求項１記載の方法であって、
ΔＶf*Ｋ≦ΔＶL1/30
であることを特徴とする方法。
【請求項５】
請求項１記載の方法であって、
ΔＶf*Ｋ≦ΔＶL1/100
であることを特徴とする方法。
【請求項６】
請求項１記載の方法であって、
Ｋ≦1/10
であることを特徴とする方法。
【請求項７】
請求項１記載の方法であって、
Ｃ2/Ｋ2≧10*Ｃ1
であることを特徴とする方法。
【請求項８】
請求項１記載の方法であって、
Ｃ2/Ｋ2≧30*Ｃ1
であることを特徴とする方法。
【請求項９】
請求項１記載の方法であって、
Ｃ2/Ｋ2≧100*Ｃ1
であることを特徴とする方法。
【請求項１０】
請求項１記載の方法であって、
ＶL >Ｖin＊Ｋの場合、前記ＶＴＭを用いて、前記負荷からトランスを介した前記バスへの電力を変換することを特徴とする方法。
【請求項１１】
請求項２記載の方法であって、前記電源がレギュレーションされたＤＣバスをさらに含むことを特徴とする方法。
【請求項１２】
請求項２記載の方法であって、
第１レギュレータを用いて、電源電圧Ｖsourceの入力電源からの電力を変換してファクター化バスへ制御されたＤＣ電圧Ｖfを供給するステップと、
前記ファクター化バスを用いて、前記第１レギュレータからの電力を前記ＶＴＭの入力へ供給するステップと、
を更に含むことを特徴とする方法。
【請求項１３】
請求項１２記載の方法であって、
前記負荷電圧ＶL  から得られたフィードバック信号を用いて前記制御されたバス電圧Ｖfを制御するステップを更に含むことを特徴とする方法。
【請求項１４】
通常運転範囲に亘って変動し得る負荷に入力電源からの電力を分配する装置であって、
第１及入力び第１出力を有し、入力電圧Ｖsourceの入力電源からの電力を変換して前記第１出力に制御されたＤＣ電圧Ｖfを供給する第１レギュレータと、
前記第１レギュレータの前記第１出力に接続されたバスと、
ＶＴＭ入力と、ＶＴＭ出力と、前記バスに供給される電圧Ｖfに等しい入力電圧Ｖinからトランスを介した電力をＤＣ出力電圧Ｖoutに変換する回路とを有する電圧トランスモデュールと、
（前記ＶＴＭは、ある負荷電流にてほぼ一定の電圧ゲインＫ＝Ｖout/Ｖin  を有し、Ｖoutは、Ｖinよりも小であり、前記ＶＴＭは時定数ＴVTM  を有し、
前記負荷は、時定数ＴPRM   を有する閉ループの制御の下で前記第１レギュレータによってレギュレーションされる前記ＶＴＭの出力電圧Ｖoutにほぼ等しい電圧にて電力供給され）
前記点負荷の電圧ＶL  の両端に接続されて前記負荷に要求される定格電圧ＶLの最大変動分ΔＶL1を伴って、第１期間Ｔ１に亘って前記負荷の要求瞬時値電流を供給する第１コンデンサＣ１と、
前記ＶＴＭの入力における電圧Ｖｆに接続されて、前記ＶＴＭの入力における定格電圧Ｖｆの最大電圧変動分ΔＶｆを伴って第２期間Ｔ２に亘って前記ＶＴＭに要求される瞬時値電流を供給する第２コンデンサＣ２と、を有し、
Ｔ2≧ＴPRM＞Ｔ1≧ＴVTM, Ｃ2/Ｋ2≧Ｃ1, andΔＶf*Ｋ≦ΔＶL1
であることを特徴とする装置。
【請求項１５】
負荷に電力を供給する装置であって、
電源に接続さるべきＶＴＭ入力と、負荷に接続さるべきＶＴＭ出力と、前記ＶＴＭ入力からの入力電圧Ｖinのトランスを介した電力を前記ＶＴＭ出力でのＤＣ出力電圧Ｖoutに変換し、電圧ＶoutがＶin＊Ｋを超えたとき前記ＶＴＭ出力の電圧Ｖout
から電圧Ｖinの前記ＶＴＭ入力に電力を変換する回路と、からなる双方向電圧変換モデュール（ＶＴＭ）と、
（前記ＶＴＭはある負荷電流にてほぼ一定の電圧ゲインＫ＝Ｖout/Ｖinを有し、前記負荷は、前記ＶＴＭの出力電圧Ｖoutにほぼ等しい電圧ＶLの供給をうける）
前記点負荷における電圧ＶLに接続された第１コンデンサＣ１と、
前記ＶＴＭ入力に電圧Ｖinに接続された第２コンデンサＣ２と、を有し、
前記ＶＴＭ入力におけるエネルギー蓄積が前記ＶＴＭ出力のそれより大であり、        Ｋ≦１/10であり、Ｃ2/Ｋ2  ≧１０＊Ｃ１である、
ことを特徴とする装置。
【請求項１６】
請求項１４記載の装置であって、
ΔＶf*Ｋ≦ΔＶL1/10
であることを特徴とする装置。
【請求項１７】
請求項１４記載の装置であって、
ΔＶf*Ｋ≦ΔＶL1/30
であることを特徴とする装置。
【請求項１８】
請求項１４記載の装置であって、
ΔＶf*Ｋ≦ΔＶL1/100
であることを特徴とする装置。
【請求項１９】
請求項１４記載の装置であって、
Ｋ≦1/10
であることを特徴とする装置。
【請求項２０】
請求項１４記載の装置であって、
Ｃ2/Ｋ2≧10*Ｃ1
であることを特徴とする装置。
【請求項２１】
請求項１４記載の装置であって、
Ｃ2/Ｋ2≧30*Ｃ1
であることを特徴とする装置。
【請求項２２】
請求項１４記載の装置であって、
Ｃ2/Ｋ2≧100*Ｃ1
であることを特徴とする装置。
【請求項２３】
請求項１４記載の装置であって、
前記ＶＴＭ回路は、Ｖout  >  Ｖin＊Ｋのとき、トランスを介して供給される前記ＶＴＭ出力からの電力をバス電圧に変換することを特徴とする装置。
【請求項２４】
請求項１５記載の装置であって、前記電源がレギュレーションされたＤＣバスを更に含むことを特徴とする装置。
【請求項２５】
請求項１５記載の装置であって、
前記電源が入力及び出力と、電源電圧Ｖsourceの入力電源からの電力を変換して制御されたＤＣ電圧Ｖｆを前記レギュレータ出力に供給する回路とを有する第１レギュレータと、
前記レギュレータ出力と前記ＶＴＭ入力に接続されたファクター化バスと、
を更に含むことを特徴とする装置。
【請求項２６】
請求項２５記載の装置であって、
前記負荷電圧ＶＬから得られるフィードバック信号を用いて前記制御された電圧Ｖｆを制御するフィードバックループを更に有することを特徴とする装置。
【請求項２７】
負荷に電力を供給する装置であって、
ＤＣ電源に接続去るべき入力と、
前記入力からの入力電源Ｖinの電力を、ある負荷電流におけるほぼ一定の電圧ゲインＫ＝Ｖout/ＶinにてＤＣ出慮行く電圧Ｖoutにて出力に供給し、電圧ＶoutがＶin*K
を超えた時、電圧Ｖoutの出力から電力を電圧Ｖinの入力に供給する電圧変換手段と、      を有し、
前記負荷が前記出力に接続し、
第１エネルギー蓄積素子が前記出力に接続し、
第２エネルギー蓄積素子が前記入力に接続し、
前記第２エネルギー蓄積素子が前記第１エネルギー蓄積素子の少なくとも１０倍大きいエネルギー蓄積をなし、
Ｋ  ≦  １／１０であることを特徴とする装置。                                           
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００２年１月３１日に提出された米国出願第10/066,418号（取下げ済み）の一部継続出願第10/264,327号（出願日：２００２年１０月１日）である。
【０００２】
本発明は、電力変換の分野に関し、特に、マイクロプロセッサや高電流過渡状態負荷へ電力を供給するために用いられる分布型電力変換装置に関する。
【背景技術】
【０００３】
ＤＣ-ＤＣコンバータは、ＤＣ電力入力電源からの電力をアイソレーショントランスの巻線間においてエネルギーのバケット群を転送することによって負荷に転送する。負荷に供給されたＤＣ出力電圧は、内部の電力スイッチング要素のタイミングを調整すること（すなわち、コンバータスイッチング周波数及び／又はスイッチデューティー比及び／又はスイッチ間の位相を制御すること）によって調整される。ここで、“ＤＣ-ＤＣコンバータ”の機能は、ａ）入力電源と負荷とをアイソレーションすること、ｂ）入力電圧を出力電圧に変換すること、ｃ）出力電圧を調整すること、である。ＤＣ-ＤＣコンバータは、リアクタンス素子において間歇的なエネルギー蓄積によって入力電源から負荷への電力を変換する（“スイッチングレギュレータ”と称される）広いクラスのスイッチングコンバータの一群と見ることも出来る。ここで、“スイッチングレギュレータ”は、ａ）入力電圧を出力電圧に変換する機能と、ｂ）該出力電圧を調整する機能と、を有する。もし、要求される出力電圧が、入力電圧の正若しくは負の整数（若しくは有理数）倍であるときは、コンデンサに対して電荷を加えたり取り出したりしてエネルギーを転送する容量性“チャージポンプ”によって当該変換機能が有効に達成され得る。
【０００４】
高周波数（例えば、１MHｚ）にて効率的にスイッチングする商用ＤＣ-ＤＣコンバータの導入によって、ＤＣ-ＤＣコンバータを著しく小型化することが出来た。また、１９８０年代におけるゼロ電流スイッチング（ＺＣＳ)及びゼロ電圧スイッチング（ＺＶＳ)電力コンバータトポロジーの発明によってスイッチングロスの低減が可能となり、これによって、コンバータ動作周波数が高くなり、電力密度のこれに応じたブレークスルーが実現できた。すなわち、ＤＣ−ＤＣコンバータの電力密度が、１ワット／立方インチから２０ワット／立方インチに上昇した。転送さるべき電力の単位当りのＤＣ−ＤＣコンバータ体積の減少及びこれによるＤＣ−ＤＣコンバータの重量低減が、ＤＣ−ＤＣコンバータの多くの新しい用途を生成し、電子製品及びシステムのためのより進歩した電力システム及びそのアーキテクチャの開発を可能にした。これらの製品やシステムは、商用スイッチングレギュレータ及びチャージポンプの電力密度及び効率の進歩によっても利益を享受してきた。
【０００５】
一方、高周波ＤＣ−ＤＣコンバータは、機械的なマウンティングや熱管理についての柔軟性を得るためにパッケージ化されるようになった。図１において、典型的なＤＣ−ＤＣコンバータがアセンブリー１０として示されており、これは、熱導出のための金属表面１２及びコンバータを電源及び負荷に結合するための接続ピン１３を含んでいる。種々のメーカから入手可能な現代のＤＣ−ＤＣコンバータは、立方インチ当り１００ワットの電力密度を提供し、ピンを除いてアセンブリ全体の高さは、通常０．５インチである。
【０００６】
ＤＣ−ＤＣコンバータの動作効率と電力密度と、コンバータが動作できる範囲である入力電圧範囲とは、互いにトレードオフであることが知られている。入力電圧動作範囲を狭くするほどより高い効率及び電力密度のコンバータが得られる事が知られている。また、電力密度が与えられている場合、電力コンバータの効率は、出力電圧の低下と共に低下することが知られている。例えば、電圧２Ｖで電流１００アンペア（１００ワット）を供給するコンバータは、通常、電圧５Ｖで電流２０アンペア（１００ワット）を供給するコンバータよりも高いロスを生ずる。
【０００７】
ある種の電子回路装置は、筐体やラック内において近接して配置されかつ相互に結合されたプリント配線基板（ＰＣＢ）上に配置された複数のサブ回路を含んでおり、各ＰＣＢはその上に搭載された回路に特有な条件に適合する複数の電圧を要求する。高密度かつ低プロフィール（高さ０．５インチ）のＤＣ−ＤＣコンバータを用いる前にかかる装置のほとんどは、集中電力アーキテクチャ（ＣＰＡ）に依拠した。ＣＰＡアーキテクチャにおいては、ＰＣＢによって要求される種々の調整（レギュレーション）された電圧（例えば２Ｖ，５Ｖ，１２Ｖ）が集中電力供給回路によって生成されＰＣＢアセンブリの小野の二供給されるべく装置中に配線される。ＣＰＡアーキテクチャにおいては、比較的低い電圧にて大電流がある距離に亘って供給される必要があり、装置全体におけるパワーロス及び電圧ドロップの管理が困難でありかつ高コストである。高電力密度のＤＣ−ＤＣコンバータの出現は、ＣＰＡから“分布電力アーキテクチャ（ＤＰＡ）”への移行を可能にした。ＤＰＡアーキテクチャにおいては、比較的高電圧でレギュレーションレベルの低い電圧（例えば３００Ｖ，４８Ｖ，２４Ｖ）を装置全体に供給することによって、ＰＣＢ上のＤＣ−ＤＣコンバータに入力電力を供給する。これらのコンバータは、負荷点において、アイソレーション機能、電圧変換機能、及びレギュレーション機能を達成する。ＤＰＡアーキテクチャは、電力分配を単純化するのみならず、システムデザインの柔軟性を与える。なんとなれば、各サブシステムが集中電力系若しくは分布電力系に変更を加えることなく必要な伝あるを供給するＤＣ−ＤＣコンバータを含み得るからである。システムデザイン柔軟度は高密度スイッチングレギュレータ及びチャージポンプの利用可能性によって更に増大せしめられる。
【０００８】
ＤＰＡアーキテクチャは、ＡＰＥＣ  ’９２コンファランスプロシーディングズ１９９２の１１−１８頁のTabisz他による"Present and Future of Distributed Power System"において、ＡＰＥＣ  ’９２コンファランスプロシーディングズ１９９２の７２３頁−７３０頁のMweene他による"A High-Efficiency1.5kW, 390-50V Half-Bridge Converter Operated at 100% Duty Ratio"において、１９９９年１０月のIEEE Transactions on Cirtcuits and Systems-I: Fundamental Theory and Applicationsの１２４０頁−１２４８頁のChoi他による"Dynamics and Control ofDC-to-DC Converters Driving Other Converters Downstream"において、２００１年７月のIEEE Proceedingsの９３９−９５０頁のLee 他による"Topologies and Design Consideratioins  for Distributed Power System Applications"において開示されている。
【０００９】
非共振フルブリッジ、ハーフブリッジ及びプッシュプルＤＣ−ＤＣトランストポロジーが知られている。例えば、ISBN0-442-21396-4の７８−１１１頁のSeverns及びBloomによる"Modern DC-to-DC Switching Power Conversion Circuits"を参照のこと。また、直列、並列及び他の共振形式のスイッチング電力コンバータが知られている。例えば、１９８８年４月のIEEE Transactions on Power Electronics,Vol.2, No.2の"A Comparison of Half-Bridge Resonant Converter Topologies"を参照されたし。入力電源からの電力の下で動作する可変周波数直列共振ハーフブリッジが、１９８３年４月PCI ProceedingsのBakerによる"High Frequency Power Conversion  With FET-Controlled Resonant Charge Transfer"において、Nersoneに付与された米国特許４，６４８，０１７において開示されている。また、入力電圧源によって動作しハーフブリッジ単一段ZVSマルチ共振可変周波数コンバータがTabitz他に付与された米国特許４，８４１，２２０及びTabitz他に付与された米国特許４，８６０，１８４に開示されている。また、入力電源と共振コンバータとの間にインダクタが配置された可変周波数、フルブリッジ共振コンバータが、１９８７年１月のIEEE Transactions on Power Electornics,Vol.PE-2,No.1 のDivanによる"Design Considerations for Very High Frequency Resonant Mode DC/DC Converters"に記載されている。可変周波数ZVSハーフブリッジ直列共振コンバータが２００１年４月のヴァージニア州ブラックスブルグでのCPES  Seiminar 2001におけるBo  Yang他の"LLC Resonant Converter for Front End DC-DC Conversion"において開示されている。また、軽負荷を意味する"Low Q"なる術語を用いた"Low Q"ハーフブリッジ直列共振コンバータが２００１年４月のヴァージニア州ブラックスブルグのCPES Seminar 2001における"Low Q Characteristic of Series Resonant Converter and Its Applications"において開示されている。
【００１０】
また、スイッチの相対タイミングを調整することによって出力電圧制御をなす固定周波数ハーフブリッジ及びフルブリッジ共振コンバータが知られている。入力電圧によって動作するハーフブリッジ単一段ZVSマルチ共振固定周波数コンバータが、Jovanovic他に付与された米国特許４，９３１，７１６に開示されている。また、入力電圧減によって動作するフルブリッジ単一段ZVS共振固定周波数コンバータがHenze他に付与された米国特許４，８５５，８８８に開示されている。
【００１１】
また、特性共振周波数に等しい周波数にて動作する、フルブリッジ単一段ZCS直列共振固定周波数コンバータが、Siemenz  Zeitschrift,Vol.48,1974, pp.840-846のPalzによる"Stromeversorgung von Satelliten - Wanderfeldrohren hoher Leistung"("Power Supply for Satellites- High Capacity Travelling-Wave Tubes")において記載されている。また、蛍光管似電力供給をなすハーフ及びフルブリッジ単一段ZVS共振コンバータが、Nalbantに付与された米国特許５，６１５，０９３に開示されている。
【００１２】
また、米国マサチューセッツ州ハドソンのSynQor社によって販売されて"BusQor TM Bus Converter"と称されており、電力レベル２４０ワットにて調整された４８VDCの入力を１２VDC出力に変換し、かつ大なる出力電力のために他の同様なコンバータと並列接続され得るDC-DCコンバータであってが、２００２年８月のSynQor Document No. 005-2BQ512J Rev.7の"Preliminary Tech Spec, Narrow Input, Isolated DC/DC Bus Converters"なるデータシートに記載されている。
【００１３】
また、ZCS制御又はZVS制御技術を用い、共振サイクルを完全にしたり意図的に中断したりして共振周波数以上又は以下にて動作する共振電力変換の技術が、２００１年Kluwer Academic PublishersのEricksonとMaksimovicの"Fundamentals of Power Electronics"第２版の第１９章にまとめて説明されている。
【００１４】
更に、第１のコンバータが制御されてＤＣ-ＤＣコンバータ段の入力電力源として作用するカスケード形コンバータが知られている。このカスケード形コンバータの標準的なタイプのものについて、上記した文献ＩＳＢＮ0-442-21396-4のSeverns and Bloomの記事の例えば１１４−１１７頁、１３６−１３９頁に記載されている。上記文献のBakerの記事においては、前置電圧レギュレータとカスケード接続された半ブリッジ共振可変周波数コンバータが記載されている。また、Jhonに付与された米国特許第４，５３３，９８６号は、ＰＷＭコンバータ及びＦＭ共振半ブリッジコンバータとカスケード接続されてホールドアップ時間の改善及びＡＣ入力電源に与えれる力率が改善されたＰＷＭブーストコンバータを開示している。ゼロ電圧遷移、全ブリッジＰＷＭコンバータに制御電流を供給するＰＷＭブースとコンバータを含む電流供給全ブリッジＰＷＭコンバータがIEEETransactions on Power Electronics, Vol.9, No.2 、１９９４年３月の第６０５頁のHua et alの記事に記載されている。Stuartに付与された米国特許第4,853,832号は、直列共振ＤＣ−ＤＣトランス段とカスケード接続されてＡＣバス電力を分布整流負荷に供給する全ブリッジ直列共振コンバータを開示している。
【００１５】
ＤＰＡにおける、負荷ＤＣ-ＤＣコンバータへの入力電力を提供するために用いられるハーフブリッジＰＷＭＤＣ-ＤＣトランス段が上記した文献Mweene et alに開示されている。Schlechtに付与された米国特許第5,999,417号及び第6,222,742号は、スイッチングレギュレータにカスケード接続されたＤＣ-ＤＣトランス段を含むＤＣ-ＤＣコンバータを開示している。本願出願人と同一の譲受人に譲渡され本願明細書に組み入れられるべき、２００２年８月８日出願のVinciarelliによる“Buck-Boost DC-DC Switching Power Conversion”と題する米国特許出願第10/214,859号は、新規で高能率のZVS Buck-Boost コンバータトポロジーを開示し、ＤＣ-ＤＣコンバータにカスケード接続される開示されたポロジー及びＤＣ-ＤＣトランスを含むフロントエンドコンバータを開示している。
【００１６】
米国カリフォルニア州サンタクララのインテルコーポレーションよって提案され且つNPSA(New Power Supply Architecpure)と称される電力分配アーキテクチャが１９９９年９月発行の“Intel Platform Solutions”においてColson氏によって開示され、１９９９年１１月デクタクエスト社のGartner 氏によって発行された“Intel Development Forum Highlights:Fall 1999”においてReynolds氏によって開示されている。このNPSAは、１Mhzの30VACを生成するフロントエンドコンバータと、分布負荷の近傍に位置したレギュレーティングＡＣ-ＤＣコンバータに電力供給するための分布バスと、を含んでいる。点負荷アイソレーション及び非アイソレーションコンバータによって用いられる１２ＶＤＣ分布バスを生成するフロントエンドコンバータを含む電力分布アーキテクチャが２００２年５月２日発行のＥＤＮマガジン第４８頁の“Tiny Titans: Choose Em and Use Em With Care”において簡単に開示されている。点負荷非アイソレーションレギュレーティングＤＣ-ＤＣコンバータによって用いられる非レギュレーション１２ＶＤＣ分布バスを生成するフロントエンドアイソレーションバスコンバータを含む電力分布アーキテクチャが、２００２年９月１６日発行のElectronic Design のマガジンの第５５頁における“Distributed Power Moves To Intermediate Voltage Bus ”なる記事において開示されている。
【００１７】
次世代のマイクロプロセッサに電力を供給する受け入れられるアプローチは閉ループ制御のもとでの高周波帯域での作用を支持する電力変換トポロジー及び制御技術である。マイクロプロセッサによって消費される電流の急峻な変動のもとでの許容される範囲内での電圧を維持する為の方法は、(a)点負荷において適切なバイパス容量を与えることによって上流の電力コンバータの応答時間よりも短いタイムスケール内での電流変化率を吸収すること、及び(b)非常に早い閉ループ応答を有するコンバータを提供して必要とされる点負荷容量の大きさを制限すること、である。
【００１８】
このアプローチは、高い実用的周波数にロックされて360/Ｎに等しい位相だけ“インターリーブ”されたＮ個の並列動作バックコンバータを用いる“マルチプルバックトポロジー”によってなされる。かかるインターリーブによって各バックステージの出力に直列なインダクタンスの値における減少を許容して電流のスルーレートを増加することによってより早い過渡応答を提供し、ベース周波数のＮ倍の出力エラー電圧のサンプリングを許容してベース周波数に対応する逓倍された周波数の部分に対する閉ループ安定性のためのナイキストリミットを延長することによってより早い過渡応答を提供するのである。マイクロプロセッサの電流及び変動率がマイクロプロセッサの世代ごとに増加するのでますます多くの位相を加えることによってこれに対応しなければならない。よって、閉ループ帯域に関して望ましい制御方法が開発されるべきである。
【００１９】
各々が１MHzにて動作する８個のインターリーブされたバックコンバータを含む1.5MHzにおける閉ループ帯域を抽出するダブルエッチ変調を用いたマイクロプロセッサ電力パラダイムの例が、２００３年１月発行のPower Electronicsの第３６−４５頁におけるPaul Harriman氏による記事“New Control Method Boosts Multiphase Bandwidth”なる記事において検討されている。
【００２０】
トランスにおける磁化電流の利用によって又はトランスの一次巻き線に並列に接続されるインダクタにおける電流を利用することによってＺＶＳが達成される直列共振コンバータが米国特許第5,448,467号に開示されている。
【００２１】
２００２年３月発行のIEEE Transactions on Power Electronics,  Vol.17, No.2における“A Novel Resonant Gate Driver for High Frequency Synchronous Buck Converters”なる記事において、及び米国特許第5,179,512号、米国特許第5,514,921号及び上記したSchlecht の文献において、電力スイッチングデバイスの容量性ゲート端子を駆動するための低いロスのゲートドライバが開示されている。
【００２２】
２００２年ＡＰＥＣ コンファランスにおけるＹｅ他による“Investigation of Topology Candidates for 48V Vrm”なる記事において種々のアイソレーション電力変換トポロジーが電圧レギュレータモジュール（ＶＲＭ）として用いるために比較されている。ＶＲＭの為の必要な性能における傾向及びこれらの要求を達成するためのトポロジーロードマップが２００２年２月発行のPower Electronics Technology マガジンにおける“New Proscessors Wyll Require New Powering Technologies”なる記事において要約されている。
【００２３】
スイッチング素子パワーコンバータの出力電圧の調整をする手段としてMOSFET同期整流スイッチンのチャンネル抵抗の調整が米国特許第6,330,169Ｂ２号において開示されている。
【００２４】
「発明の概要」
本発明による１つの特徴は、通常の動作範囲において変動する負荷入力電源からの電力を分配する方法である。この方法は、電源電圧Ｖsourceの入力電源からの電力を変換する第１レギュレータを用いて、ファクタ化されたバスに制御されたＤＣ電圧Ｖｆを提供することを含んでいる。電圧変換モジュール（ＶＴＭ）が用いられて、バスに供給される電圧Ｖfに等しい入力電圧Ｖｉｎのファクタ化バスからトランスを経た電力をＤＣ出力電圧Ｖｏｕｔに変換する。このＶＴＭにおいて、負荷電流における一定の電圧ゲインＫ＝Ｖｏｕｔ／Ｖｉｎが用いられる。ＶｏｕｔはＶｉｎよりも小さくＶＴＭはＴｖｔｍなる時定数を有する。負荷は電圧ＶLを受ける。このＶLは応答時間ＴPRMを有する閉ループの制御のもとでの第１レギュレータによって調整される出力電圧Ｖｏｕｔにほぼ等しい。負荷点におけるＶLの両端に接続される第１コンデンサＣ1は負荷によって要求される定格電圧ＶLの最大電圧変動ΔＶL1を伴う第１時間インターバルT1の間に負荷に要求される電流を供給するために用いられる。ＶＴＭ入力におけるＶfの両端に接続された第２コンデンサＣ2はＶＴＭの入力における定格電圧Ｖfの最大電圧変動ΔＶfを伴う第２時間インターバルＴ2の間ＶＴＭに要求される電流を供給するために用いられる。この方法においては以下の関係が用いられる。即ちＴ2は≧ＴPRM＞Ｔ1≧ＴVTM、ＣC／Ｋ2≧Ｃ1及びΔＶf×Ｋ≦ΔＶL1である。
【００２５】
本発明の別の特徴によれば、入力電圧Ｖｉｎの電源からの電力をトランスを介してＤＣ出力電圧Ｖｏｕｔを得る双方向電圧変換モジュール（ＶＴＭ）を用いて負荷に電力を供給する方法が提供される。この方法は、ＶＴＭにおける負荷電流において一定の電圧ゲインＫ＝Ｖｏｕｔ／Ｖｉｎを用いる。負荷にはＶＴＭの出力電圧Ｖｏｕｔにほぼ等しい負荷電圧ＶLが供給される。また、この方法は、負荷点におけるＶLに接続される第１コンデンサＣ１と、ＶＴＭの入力端の電圧Ｖｉｎに接続された第２コンデンサＣ２を用い、ＶＴＭの出力におけるよりも＞エネルギー蓄積をＶＴＭの入力に提供する。ここで、Ｋ≦１／１０及びＣ２／Ｋ2≧１０×Ｃ１である。また、本発明による方法は、ＶＴＭを用いて、負荷からの電力をトランスを介して電源へ供給する。ここで、電圧ＶLはＶｉｎ×Ｋより大である。
【００２６】
本発明による方法は以下の１または２の特徴を含んでいる。すなわち、本発明による方法は、以下の関係を用い得る。
【００２７】
ΔＶf＊Ｋ≦ΔＶL1／１０；ΔＶf＊Ｋ≦ΔＶL1／３０；ΔＶf＊Ｋ≦ΔＶL1／１００；ΔＶf＊Ｋ≦ΔＶL1／３００；ΔＶf＊Ｋ≦ΔＶL1／１０００；Ｋ≦１／１０；Ｋ≦１／３０；Ｋ≦１／５０；Ｋ≦１／１００；Ｃ2／Ｋ2≧１０＊Ｃ1；Ｃ2／Ｋ2≧３０＊Ｃ1；Ｃ2／Ｋ2≧１００＊Ｃ1；Ｃ2／Ｋ2≧３００＊Ｃ1；Ｃ2／Ｋ2≧１０００＊Ｃ1．
【００２８】
【数１】
2004173483.tif 000003
【００２９】
本発明による方法は、ＶＴＭを用いて、負荷からの電力をトランスを介してバスに供給する。ここで、ＶL＞Ｖｉｎ×Ｋである。当該電源はレギュレーションされたＤＣバスを含み得る。本発明による方法は、電源電圧Ｖsourceの入力電源からの電力を変換する第１レギュレータを用い、制御ＤＣ電圧Ｖfをファクター化バス供給し、該ファクター化バスを用いて第１レギュレータからの電力をＶＴＭの入力に供給する。本発明による方法は、負荷電圧ＶLから得られるフィードバック信号を用いて制御バス電圧Ｖfを制御することを含み得る。
【００３０】
本発明の別の特徴によれば、入力電源から負荷への電力を分配する装置が提供される。ここで、負荷は通常の動作範囲にわたって変動し得る。第１レギュレータは第１入力及び第１出力を有し、電源電圧sourceの入力電源からの電力を変換して第１入力に制御ＤＣ電圧Ｖfを供給するようになっている。また、バスが第１レギュレータの第１出力に接続されている。また、電圧変換モジュール（ＶＴＭ）はＶＴＭ入力及びＶＴＭ出力、更に、バスに供給される電圧Ｖfにほぼ等しい入力電圧Ｖｉｎからトランスを介してＤＣ出力電圧Ｖｏｕｔを供給する回路を含んでいる。また、ＶＴＭは時定数ＴVTMを有し、更に、ある負荷電流におけるほぼ一定の電圧ゲインＫ＝Ｖｏｕｔ／Ｖｉｎを有する。なお、ＶｏｕｔはＶｉｎよりも小である。この負荷には電圧ＶLが供給される。電圧ＶLはＶＴＭの出力電圧Ｖｏｕｔにほぼ等しい。ＶＴＭの出力電圧Ｖｏｕｔは応答時間ＴPRMを有する閉ループの制御のもとで第１レギュレータによってレギュレーションされる。第１コンデンサＣ１は負荷点の電圧ＶLに接続されて、第１時間インターバルＴ1の間負荷に要求される瞬時値電流要求に対して供給する。なおこの場合、負荷に要求されるのは通常電圧ＶLであって最大電圧変動はΔＶL1である。第２コンデンサＣにはＶＴＭ入力の電圧Ｖfに接続されて第２時間インターバルＴ２の間ＶＴＭに要求される電流瞬時値を供給する。この場合、ＶＴＭの入力における定格電圧はＶfでありその最大電圧変動はΔＶfである。ここでこの装置は次の関係を用いている。すなわち、
Ｔ2≧ＴPRM＞Ｔ1≧ＴVTM，Ｃ2／Ｋ2≧Ｃ１，及び  ΔＶf＊Ｋ≦ΔVL1 
本発明の他の特徴によれば、負荷への電力供給装置が提供される。すなわち、双方向電圧変換モジュール（ＶＴＭ）は、電源に接続されるＶＴＭ入力を有し、更に負荷に接続されるＶＴＭ出力を有し、さらに、トランスを介して、入力電圧ＶｉｎのＶＴＭ入力からの電力をＤＣ出力電圧ＶｏｕｔのＶＴＭ出力に供給し、逆にＶｏｕｔの電圧のＶＴＭ出力からＶｉｎの電圧のＶＴＭ入力に電力を供給する回路を含んでいる。ここで、電圧ＶｏｕｔはＶｉｎ×Ｋよりも大である。また、ＶＴＭはある負荷電流において、ほぼ一定の電圧ゲインＫ＝Ｖｏｕｔ／Ｖｉｎを有する。負荷に供給される電圧ＶLはＶＴＭの出力電圧Ｖｏｕｔにほぼ等しい。第１コンデンサＣ1が負荷点のＶLに接続され第２コンデンサＣ2がＶＴＭ入力のＶｉｎに接続されている。また、この装置は、ＶＴＭ出力におけるエネルギー蓄積よりも大なるエネルギー蓄積をＶＴＭ入力において提供する。またこの装置は次の関係を用いている。すなわちＫ≦１／１０、Ｃ2／Ｋ2≧１０×Ｃ1である。
【００３１】
本発明による方法は以下の特徴の少なくとも１つを含み得る。また、本発明による装置は以下の関係の少なくとも1を用い得る。
【００３２】
ΔＶf＊Ｋ≦ΔＶL1／１０；ΔＶf＊Ｋ≦ΔＶL1／３０；ΔＶf＊Ｋ≦ΔＶf＊Ｋ≦ΔＶL1／１００；ΔＶf＊Ｋ≦ΔＶL1／３００；ΔＶf＊Ｋ≦ΔＶL1／１０００；Ｋ≦１／１０；Ｋ≦１／３０；Ｋ≦１／５０；Ｋ≦１／１００；Ｃ2／Ｋ2≧１０＊Ｃ1：Ｃ2／Ｋ2≧３０＊Ｃ1；Ｃ2／Ｋ2≧１００＊Ｃ1；Ｃ2／Ｋ2≧３００＊Ｃ1；Ｃ2／Ｋ2≧１０００＊Ｃ１．
【００３３】
【数２】
2004173483.tif 000004
【００３４】
ＶＴＭ回路はＶＴＭ出力からの電力をトランスを介して変換してこれをバスに供給するようになっている。ここでＶｏｕｔは＞Ｖｉｎ×Ｋである。この場合、電源はレギュレーションされたＤＣバスであってもよい。またこの電源は、入力及び出力を有する第１レギュレータであってもよく、このＶＴＭ回路は電源電圧Ｖｓｏｕｒｃｅの入力電源からの電力を変換して制御ＤＣ電圧Ｖfをレギュレータ出力に供給するようになっている。また、ファクター化バスはレギュレータ出力及びＶＴＭ入力に接続されても良い。また、フィードバックループは、負荷電圧ＶLから得られるフィードバック信号を用いて、制御バス電圧Ｖｆを制御しても良い。
【００３５】
本発明の他の特徴によれば負荷に電力を供給する装置が提供される。この装置は、ＤＣ電力電源に接続される入力と、電圧変換手段とを有し、この電圧変換手段は入力電圧Ｖｉｎの入力からの電力を変換してＤＣ出力電圧Ｖｏｕｔに供給する。この場合、ある負荷電流においてほぼ一定の電圧ゲインＫ＝Ｖｏｕｔ／Ｖｉｎが得られる。また逆にＶｏｕｔの出力電圧からＶｉｎの入力電圧に電力を供給する。この場合ＶｏｕｔはＶｉｎ×Ｋよりも大である。負荷は出力端子に接続され、この出力端子には第１エネルギー蓄積デバイスが接続され、入力には第２エネルギー蓄積デバイスが接続される。この第２エネルギー蓄積デバイスは第１エネルギー蓄積デバイスのエネルギー蓄積量よりも少なくとも１０倍のエネルギー蓄積量を提供する。なお、ここでＫ≦１／１０である。
【００３６】
本発明の実施例の詳細はここに添付された図面及び以下の詳細な説明によって説明される。本発明の他の特徴や有利な点は以下の詳細な説明及び図面及び特許請求の範囲の記載から明らかである。
【実施例】
【００３７】
図２Ａにおいては、従来の分布電力アーキテクチャを用いたシステム２０が示されている。このシステムにおいては、フロントエンド電力プロセッサ２２が入力電源２４からの電力を受け入れ、これを変換してバス電圧Ｖｂｕｓとする。このバス電圧は分配バス２６を介して距離をおいて別々の電子回路サブアセンブリＰＣＢ２８ａ、２８b、２８ｃ……２８ｎに供給される。なお、これらのサブアセンブリは１又はそれ以上のＤＣ-ＤＣコンバータすなわちＤＣ-ＤＣコンバータ３０ａ…３０ｉを含んでいる。このバス電圧ＶｂｕｓはＤＣ-ＤＣコンバータ３０ａ…３０ｉの入力に供給され、各ＤＣ-ＤＣコンバータはレギュレーションされた出力電圧すなわち電圧Ｖ１ないしＶ７をサブアセンブリ（図示せず）の回路に供給する。ここで、ＤＣ-ＤＣコンバータがレギュレーション昨日を有しある範囲の入力電圧に当たって動作可能であるとすると、電圧Ｖｂｕｓは非レギュレーション電圧であり得、あるいは、レギュレーション電圧であったとしても、システムに要求される出力電圧（すなわち電圧Ｖ１乃至Ｖ７）を制御するものではない。
【００３８】
図２Ｂは、別の従来例のＤＰＡシステムを示している。このシステムにおいては、アイソレーションされたフロントエンド電力プロセッサ２９が入力電源２４からの電力を受け入れてこれをバス電圧Ｖｂｕｓに変換している。このバス電圧は距離をおいて分配バス２６を介して多数の別々の電子回路サブアセンブリＰＣＢ２５ａ、２５ｂ…２５ｎに供給される。これらのサブアセンブリの各々は、１又はそれ以上の非アイソレーションスイッチングレギュレータすなわちスイッチングレギュレータ３１ａ…３１ｅを含んでいる。また、このバス電圧Ｖｂｕｓはスイッチングレギュレータ３１ａ…３１ｅの入力に供給される。これらのスイッチングレギュレータの各々はレギュレーションされた出力電圧（電圧Ｖ１乃至Ｖ３）を供給する。これらのレギュレーション出力電圧はサブアセンブリ（図示せず）の回路において用いられる。かかるシステムにおいて、非アイソレーションスイッチングレギュレータは時々ＶＲＭ（Voltage Regulator Modules）と称され、かかるＶＲＭの１つは単一のアイシー装置への電力供給に用いられ得る。ここで、スイッチングレギュレータすなわちＶＲＭが、入力電圧のある範囲に渡って動作し得るレギュレーション機能を有するならば、電圧Ｖｂｕｓは非レギュレーション電圧であり得、あるいは、システムに要求される出力電圧（電圧Ｖ１ないしＶ３）を制御するほどにはレギュレーションされていない電圧であり得る。
【００３９】
もし入力電源がＡＣ電源である場合、フロントエンド電力プロセッサ２２またはアイソレーションパワープロセッサ２９は双極性のＡＣ入力電圧及び電流を端極性に変換する整流回路を含み、さらに、パワーファクタ集成回路を含む事もあり得る。なおこれらの回路は図面には示していない。
【００４０】
ＣＰＡアーキテクチャに比較して、図２Ａ及び図２Ｂに示されたＤＰＡアーキテクチャの利点は分配バスを用いることによる単純さ及び異なる負荷電圧を供給する場合の柔軟性である。この場合電力分配スキーム若しくはバス電圧Ｖｂｕｓを変更する必要がない。すなわち、適当な出力電圧を有する複数のＤＣ-ＤＣコンバータを単に用いるだけでよいのである。そして、負荷の多様性、バス電圧、分配バスインピーダンス及びこれらに関連する要素による出力電圧間の相互作用を最小化できる。
【００４１】
しかしながら、ＤＰＡアーキテクチャにも欠点がある。例えば、図２Ａのシステムにおいて、アイソレーションＤＣ-ＤＣコンバータをサブアセンブリに組み込むことによってより有効な基板スペースを必要とし、サブアセンブリＰＣＢの上のコンバータの高さがサブアセンブリ間のスペースの最小リミットを設定し、近傍のコンポーネントの為の冷却空気流に影響を与える。更に、ＤＣ-ＤＣコンバータ自身が熱を放散しこの熱が近傍のコンポーネントの温度に影響を与え従ってこの熱はサブアセンブリの領域から除去されなければならない。さらに、単一のＤＣ-ＤＣコンバータでは適切な電力を提供することが出来なかったり、特定の出力電圧についての耐久性が得られなかったりする場合、複数のＤＣ-ＤＣコンバータが並列接続される必要があり、これによって、さらなる複雑さが生じてしまう。なんとなれば各並列コンバータの各々から単一の共通点へ離間した検知リードを接続する必要があり、さらに電力分担の為の並列接続コンバータ内に追加的回路が必要とされるのである。
【００４２】
上記した欠点は、より高い回路密度やより低いシステム電圧（例えば２Ｖ、１Ｖあるいはそれ以下）の故に、さらに比較的低い効率や複数のＤＣ-ＤＣコンバータの熱放散の故に増大する傾向にある。図２ＢのＶＲＭはＤＣ-ＤＣコンバータよりも高い電力密度や効率を有するものの、これらのＶＲＭはそれらのアイソレーションのないことによるグランドループ問題を生じ、その結果ＶＲＭは限定された電圧セットダウン能力を有する。すなわち４８ボルトバスのもとで働く非アイソレーションＶＲＭを用いて１ボルトを効率よく生成することは困難である。いずれにしても、ＤＰＡシステム要件に基づく点負荷電力密度及び効率において重大な情報が必要となる。かかるＤＰＡシステム要件は、ＤＣ-ＤＣコンバータ及びスイッチングレギュレータが任意の変換比を取り扱うことが出来、かつ入力電圧の広い範囲に渡る変動に対してレギュレーションを提供出来る事である。このアーキテクチャとしての要件はスイッチングエレメント間のデューティー比のアンバランスを生じ単一段ＤＣ-ＤＣコンバータのトランスの利用度を低下させかつ電力密度や効率を制限するのである。
【００４３】
図３Ａはファクタ化電力アーキテクチャ（ＦＰＡ）と称される新しい電力分配アーキテクチャを用いたシステム３６を示している。システム３６においては、フロントエンド電力レギュレータ３８が入力電源４６からの電力を受け入れてこれを制御バス電圧に変換してその出力に電圧Ｖｆとして出力する。この電圧Ｖfはファクタ化分配バス４０を経て離隔して設けられた電圧変化モジュール（ＶＴＭ）４４に供給される。ＶＴＭは図示しないアイソレーショントランスを含み入力電圧Ｖｆを電圧Ｖｏｕｔに変換してこれを負荷４１に供給する。図２のＤＰＡにおけるＤＣ-ＤＣコンバータ３０とは異なって、ＦＰＡシステムのＶＴＭは狭い範囲の入力電圧によって動作するように設計されており、種々の効率及び電力密度向上特徴を可能にしている。以下において詳細に説明される好ましいＶＴＭアーキテクチャにおいては、一次及び二次スイッチング要素がＶＴＭトランスの一次及び二次巻き線に接続され、単一段電力プロセシングが達成される。このＶＴＭはバランスしたスイッチングデューティー比を用いる。このバランスしたデューティー比においては相補ペアの一次スイッチング素子の各々がその相手と同じ長さの時間だけオンとなり、ある相補ペアの第二スイッチング素子はその相手と同じ長さの時間だけオンとなる。加えてこのＶＴＭは以下に述べるような９０％以上の電力変換デューティーサイクルにおいて動作する。この電力変換デューティーサイクルは各コンバータ動作サイクルのコンバータスイッチが駆動されて電力がＶＴＭトランスの一次側から二次側に転送される時間を示している。このバランスされたデューティーサイクル及び高い電力変換デューティーサイクルの組み合わせはより短いコンバータ動作時間と組み合わさって高い電力変換密度および効率を提供しかつ入力／出力フィルタリングを容易にする。
【００４４】
ＶＴＭは入力に供給される電圧Ｖｉｎの固定部分（規格上はＶf）に等しいＤＣ出力電圧Ｖｏｕｔを提供する。また、ＶＴＭの電圧変換比または電圧ゲイン（ある負荷電流における入力電圧に対する出力電圧の比Ｋ＝Ｖｏｕｔ／Ｖｉｎとして定義され得る）は設計上固定される。すなわちＶＴＭコンバータトポロジーそのタイミングアーキテクチャ及び含まれるトランスの巻き数比によって固定される。フィードバックループを用いずかつ非理想的部品を用いたある種の実用例においては、ＶＴＭの有効出力抵抗が以下に説明するように負荷電流の関数として出力電圧内の電圧降下を生ずる。理想的なＦＰＡ応用回路においては、ＶＴＭ４４がサブアセンブリ４２に配置され、これによって、サブアセンブリ内において負荷４１により近くなるのである。そして、電圧Ｖｏｕｔは電圧Ｖｆよりも低く、これによって、ファクタ化バス４０内の電圧ロス及び電圧ドロップが最小化されるのである。ＶＴＭの固定ゲイン及び有効出力抵抗の故に、ＶＴＭは同じ入力電圧Ｖｉｎ比較上Ｖｆによって動作するように並列接続され得、本来的に電圧分担態様にて共通の負荷に電力供給をなすのである。これによって電力分担プロトコルの必要性や遠距離の相互干渉及び複雑さを回避することが出来るのである。例えばＰＣＢを介して負荷が分布しているような場合、複数のＶＴＭがお互いに分離されて、全負荷電流の部分を離れたところに供給して電力平面に渡る低い電圧の高い電流供給の必要性を減少させることが出来る。
【００４５】
この新しいファクタ化電力アーキテクチャは非常に柔軟性が高いのである。ＦＰＡシステム３７の別の例が図３Ｂに示されている。この図においては、図３Ａのフロントエンド電力レギュレータ３８が２つの別のアセンブリにファクタ化されている。この２つのアセンブリはフロントエンドアセンブリ３９と電力レギュレータモジュール４３（ＰＲＭ）であり、このモジュール４３は非アイソレーションであり得る。このフロントエンドアセンブリは入力電源４６からの電力を受け入れて、これを出力電圧Ｖｂｕｓのバス電圧に変換する。このバス電圧Ｖｂｕｓは距離を介して分配バス３５を経てＰＲＭの入力に分配される。ＰＲＭはＶｂｕｓを制御電圧Ｖfに変換しこのＶｆは距離を経てファクタ化バス４０によってＶＴＭ４４の入力に分配される。ＶＴＭ４４はトランス及びスイッチング素子を介して単一段電力プロセッシングを提供してＤＣ出力電圧Ｖｏｕｔを供給する。この出力電圧Ｖｏｕｔは、ある負荷電流において、入力に供給される電圧Ｖｉｎ（規格上Ｖf）の固定された部分である。ＰＲＭ４３はフロントエンド電力レギュレータから比較的離れた所に配置されて、あるいはＶｔｍ４４に比較的近くに配置され得る。他のＶＴＭは同一のＰＲＭ４３によって電力供給されて、上記した如くＶＴＭ４４と並列に動作し得、以下に述べるように追加の出力電圧を提供することが出来る。ＶＴＭは、さらに、他のＶＴＭによって若しくは他のタイプのコンバータによって生成された出力電圧を含む電力システム内のＤＣ出力電圧によっても電力供給され得る。
【００４６】
図３ＢのＰＲＭはバックコンバータブーストコンバータ又はバック−ブーストコンバータとして実現され得る。同様に、図３Ａ及び図３Ｂにおいて、入力電源４６がＤＣ電源であるならば、フロントエンド電力レギュレータ３８またはフロントエンドアセンブリ３９はバックコンバータ、ブーストコンバータ、またはバック−ブーストコンバータとして実現できる。ＰＲＭとして適切なバック−ブーストＤＣ-ＤＣ変換トポロジーは本願出願人と同一の譲渡人に譲渡されて本願明細書に組み入れられる２００２年８月８日出願の“Buck-Boost DC-DC Switching Power Conversion ”と称する米国特許出願第10／214，859号に開示されている。
【００４７】
図４Ａ、図４Ｂ及び図4Ｃにおいて、本発明による従来技術に対する利点のいくつかが示されている。図4Ａは従来技術のＤＰＡアプローチを用いた装置において用いられるＰＣＢサブアセンブリ100の例を示している。このＰＣＢサブアセンブリはＤＣ-ＤＣコンバータ102（Vinor社によって製造されているモジュラーＤＣ-ＤＣコンバータのタイプ）を含み、これはＰＣＢ103に細緻されて、エッチコネクタ104を介してカードに供給される規格バス電圧４８Ｖを3.3Ｖ出力に変換し、集積回路105及び可能な場合、ＰＣＢの他の電子回路（図示せず）に150ワットまでの電力を供給し得る。ＤＣ-ＤＣコンバータの長さ及び幅は2.28インチ（57.6mm）及び1.45インチ（36.8mm）であり、ＰＣＢの表面上の高さは0.5インチ（12.7mm）である。かかるコンバータの効率は、通常９０％近くである。よって、ＤＣ-ＤＣコンバータは3.3インチ平方（21.2cm2）の大きさのＰＣＢを用い、1.65立方インチ（26.9cm3）の容積を占有し、その全負荷150ワットは９１ワット／立方インチ（5.6ワット／cm3）の電力密度を呈し、サブアセンブリ100の周りに１６ワット以上の熱を放散する。
【００４８】
図４Ｂは図３Ａに示したＦＰＡに用いられるシステムに用いられるＰＣＢサブアセンブリ110の例を示している。ＰＣＢサブアセンブリ110の特徴は、図４ＢのＰＣＢサブアセンブリ110がＤＣ-ＤＣコンバータの代わりにＶＴＭ108を含む以外は図４ＡのＰＣＢサブアセンブリ100と同じである。ＦＰＡシステムにおいて動作するＶＴＭは等価な出力電力のＤＣ-ＤＣコンバータよりも小さく製作され得、従ってより小容積を占有し、ＰＣＢサブアセンブリの表面以上の高さを低くすることが出来る。例えば、制御された４８Ｖバス電圧を変換して3.3Ｖの150ワットを供給するＶＴＭはあるパッケージ（すなわちＩＣサイズパッケージ）に納められ得、このパッケージはほぼ1.35インチ（34.3mm）平方の大きさでＰＣＢの表面を越える高さがほぼ0.2インチ（5.1mm）である。かかるＶＴＭの規格動作範囲における最大効率はほぼ９６％である。従って、ＶＴＭは1.82平方インチ（11.8cm2）のＰＣＢ領域を用い、0.36立方インチ（6.0cm3）の体積を占有し150ワットの全負荷時においては、416ワット／立方インチ（25.0ワット／cm3）の電力密度を呈しかつサブアセンブリ110の周りに６ワットの熱を放散する。
【００４９】
図４Ｃは図３Ｂに示したファクタ化電力アーキテクチャを用いるシステムにおいて用いられるＰＣＢサブアセンブリ113の例を示している。このＰＣＢサブアセンブリ113は図４ＣのＰＣＢサブアセンブリ113がＤＣ-ＤＣコンバータに変えてＶＴＭ108及びＰＲＭ107を含む以外は図４ＡのＰＣＢサブアセンブリ100と同じである。ＰＲＭをＶＴＭから分離させることによって、熱源が点負荷から除去されて点負荷におけるより高い電力密度が達成されて製造容易かつコスト効率の高いコンポーネントが得られる。
【００５０】
図４Ｂ及び図４Ｃの例によって示したように、ＦＰＡのＶＴＭ（またはＰＲＭ及びＶＴＭ）はＤＰＡシステムのＤＣ-ＤＣコンバータよりもＰＣＢサブアセンブリ110におけるより少ない領域を要求しこれによって電子回路についてのより大きな基板領域を残すことが出来る。ＶＴＭ（もしくはＰＲＭ及びＶＴＭ）はより小さい電力を放散しこれによってアセンブリ110（113）に要求される冷却能力を楽にする。さらに、ＶＴＭ108（またはＰＲＭ107及びＶＴＭ108）の低い高さの故に、近傍のコンポーネントに渡る空気流の干渉が少なくなり熱管理が容易になる。また、ＤＣ-ＤＣコンバータに比してＶＴＭ（またはＰＲＭ及びＶＴＭ）の高さが低いことによって、ＰＣＢサブアセンブリ同士がより近くに戴置されることができ、これによって全体の密度の改善をなすことが出来る。例えば、図５Ａ及び図５ＢはいくつかのＰＣＢサブアセンブリの側面を示しており、ラック搭載電子システム（図示せず）内において互いに側方に配置されているのが示されている。図５Ａは図４ＡのＰＣＢサブアセンブリ100を示している。図５Ｂは図４ＢのＰＣＢサブアセンブリ110を示している。各々の場合において、ＤＣ-ＤＣコンバータ102及びＶＴＭ108が各々のサブアセンブリ100及び110の最も嵩高のコンポーネントであるならば、図５ＢのＰＣＢサブアセンブリの間のピッチＤ２は図５ＡのＰＣＢサブアセンブリの間のピッチＤ１よりも小さい0.3インチ（7.6mm）にすることが出来、これによって２倍のシステム密度とすることが可能である。
【００５１】
ＦＰＡの別の実施例が図６、７及び８に示されている。図６において、システム５０は図３のシステム３６の拡大バージョンである。このシステムにおいて、フロントエンド電力レギュレータ３８は入力電源４６からの電力を受け入れてこれを制御バス電圧Ｖfに変換する。このバス電圧Ｖfは距離をおいて、多数の別々の電子回路サブアセンブリＰＣＢ４２ａ乃至４２ｎにファクタ化分布バス４０を介して供給される。これらのサブアセンブリの各々は１又はそれ以上のＶＴＭすなわちＶＴＭ４４ａ乃至４４ｇを含んでいる。これらのＶＴＭは負荷電圧（例えば電圧Ｖ１乃至Ｖ７）を供給し、これらの負荷電圧はサブアセンブリＰＣＢの負荷（図示せず）に供給される。ＶＴＭに加えて、サブアセンブリＰＣＢはＤＣ-ＤＣコンバータ（すなわちＤＣ-ＤＣコンバータ４８）及び／若しくはスイッチングレギュレータ（すなわちスイッチングレギュレータ６５）及び／若しくはある出力電圧を提供するチャージポンプ（図示せず）を含むことがあり得る。
【００５２】
図７はＦＰＡシステムの例を示している。このＦＰＡシステムにおいては、複数出力電力レギュレータ６２が３つのファクタ化分布バス４０ａ、４０ｂ及び４０ｃに３つの異なる制御バス電圧Ｖｆ1、Ｖｆ2及びＶｆ3を供給する。これらの３つのファクタ化バスの各々には1またはそれ以上のサブアセンブリが接続されている。図において、制御電圧Ｖｆ1は第１ファクタ化バス４０ａに供給され、バス４０ａはサブアセンブリ４２ａ及び４２ｂのＶＴＭ６４ａ-６４ｄに電力を分配する。また、制御電圧Ｖｆ2は第２ファクタ化バス４０ｂに供給される。バス４０ｂはサブアセンブリ４２ｃ及び４２ｄのＶＴＭ６８ａ乃至６８ｄに電力を供給する。また、制御電圧Ｖｆ3は第３ファクタ化バス４０ｃに供給される。バス４０ｃはサブアセンブリ４２ｅ、４２ｆ及び４２ｇのＶＴＭ６６ａ乃至６６ｇに電力を供給する。ＶＴＭに加えて、サブアセンブリはＤＣ-ＤＣコンバータ（すなわちＤＣ-ＤＣコンバータ４８）及び／若しくはスイッチングレギュレータ（すなわちスイッチングレギュレータ６５）及び／若しくはある出力電圧を供給するチャージポンプ（図示せず）を含み得る。
【００５３】
図７の多数出力電力レギュレータ６２は異なる形態にて実現され得、そのいくつかの例が図８Ａ、図８Ｂ及び図８Ｃに示されている。図８Ａにおいて、多数出力電力レギュレータ６２は単一の入力電源４６で動作する多数出力スイッチングレギュレータを含み、ファクタ化分布バスに供給さるべき制御出力Ｖｆ1、Ｖｆ2、Ｖｆ3を供給する。図８Ｂにおいて、多数出力レギュレータ６２は単一の入力電源４６によって動作するいくつかの独立な電力コンバータ６３ａ、６３ｂ、６３ｃを含んでいる。これらのコンバータの各々は、ファクタ化分配バスに供給さるべき制御された出力を生成する。図８Ａ及び図８Ｂにおいて、入力電源はＡＣまたはＤＣ電源である。図８Ｃにおいて、他複数出力レギュレータは１又はそれ以上の異なる入力電源のもとで動作する独立のレギュレータ６６ａ、６６ｂ、６６ｃを含んでいる。例えば、独立なレギュレータ６６ａは２つの電源４５,４７のもとで動作し、これらの電源の一方はＡＣ電源であり他方はバッテリバックアップ電源のようなＤＣ電源である。他方の２つの独立レギュレータ６６ｂ、６６ｃは独立の電源４９,５１によって動作するように示されている。これらの電源及び種々の他の電源の組み合わせ及びレギュレータ電源は１又は２以上の制御されたバス電圧であってＦＰＡシステムに供給さるべき電圧を生成するように成され得る。
【００５４】
ＦＰＡの応用はラック搭載電子システムに限定されない。例えば、車両の電力消費の増大に伴って、車両におけるバス電圧をより高くする傾向があり例えば４２ボルトバス規格の自動車用電源システムがある。ファクタ化電力アーキテクチャはかかる応用（例えば４２ボルトファクタ化バスから１２ボルトの負荷に電力供給するような装置）における点負荷変換を提供するコスト効率の良い軽量のエネルギー効率の高い解決を与えるのである。ＦＰＡの高密度及び高効率の利点を得る他の例としては、家庭用医療用工業用及び軍用製品を含む電子装置の別のマーケットにおいても存在している。
【００５５】
従来技術のＤＰＡシステムにおけるＤＣ-ＤＣコンバータは、広い範囲に渡って変化する入力電圧のもとでの出力電圧の調整をなすパワートレイン及び制御回路を含んでいる。この入力電圧の変動範囲は例えば、入力動作電圧の最大値が入力動作電圧の最小値の２以上の場合がある。そしてかかるＤＣ-ＤＣコンバータはその入力電圧変動範囲に渡って全負荷における動作をなし得る様なコンポーネントの使用を要求する。特にレギュレーション回路はコンバータにおけるスペースを必要としレギュレーション回路を含まない装置に比して電力密度が減少する。特にパワートレインコンポーネントの比較的広い入力動作電圧範囲を受け入れる特性は、電力密度及び効率を減少させる。例えば、単一ステージ電力コンバータのあるタイプにおいては、出力整流器が最大入力動作電圧でのピーク電圧に耐えるように選ばれねばならず同時にアンバランスな負荷の分担もしなければならない。また、一次側スイッチング素子は同様な制限を備えるように選択されねばならず、さらに、電力がトランスから供給されない重大なデットタイムの存在がこれらの要素に更なる制限を与える。高電流及び高電圧条件を同時に充足するために、スイッチング素子は大なる半導体ダイを要求し、このことは大なる不正容量を呈しかつ大なるスイッチングロスを呈する。もし、代わりに、より小さいダイが用いられた場合、導電ロスが大となる。入力電圧に大なる充電をなす能力を得ることはトランスのようなエネルギー蓄積若しくは誘導性コンポーネントの大きさや効率を悪化せしめるのである。
【００５６】
ＤＣ-ＤＣトランス段がプリレギュレータにカスケード接続されるＤＣ-ＤＣコンバータにおいては、ＤＣ-ＤＣトランス段の整流器及びスイッチに加わる電圧及び電流ソレスがプリレギュレータによって与えられる電圧の一定性によって制限される。しかしながらこのプリレギュレータ内のコンポーネントは広い入力電圧変動を受けられるように選択されねばならず、プリレギュレータをＤＣ-ＤＣトランス段に組み合わせることが電力密度を低減させる。よって、単一段コンバータとしてカスケード接続されたＤＣ-ＤＣコンバータにおいては広い入力電圧範囲における動作が負荷点における電力密度及び効率を制限することになる。
【００５７】
一般的に、負荷点電力コンバータの電力密度、効率及び柔軟性、並びにかかるコンバータの並列アレイの電力分担能力は電圧レギュレーションに伴う電力変換機能をファクタ化することによりかつ電圧変換及び／又はアイソレーションのような負荷点における本質的な機能のみを提供することによって改善することが出来る。適当な電力変換トポロジー及びタイミングアーキテクチャを伴う適当なスイッチング周波数を仮定すると、ファクタ化電力アーキテクチャの採用によって従来の分布電力アーキテクチャに比較して、負荷点コンバータの電力密度及び効率を倍増させることが出来る。ＶＴＭはよりよい全体の機能（例えば帯域幅）、予測性（例えば本質的電力分担）及び信頼性（例えば低い複雑さ及び耐久性）を点負荷に供給さるべき電力に対する低いコストによって達成することが出来る。これらの利点はＶＴＭにおいて用いられる電力変換トポロジー及びタイミングアーキテクチャを最適化することによって達成される。
【００５８】
ＦＰＡシステムにおいて用いられる１つのＶＴＭは従来のＤＣ-ＤＣトランストポロジーに基づき得るが、あるＶＴＭトポロジーは、電力密度、変換効率、出力インピーダンス及び出力電圧効果（すなわち負荷の変動による出力電圧の変動）、過渡応答、放射ノイズ、及び入力及び出力における熱放射を含む動作特性に関して他よりも優れている。また、高い電力密度及び変換効率が、ＺＶＳアーキテクチャをハーフブリッジ及びフルーブリッジパルス幅変調（ＰＷＭ）トポロジーに組み込むことによって達成され得る。しかしながら、ＰＷＭコンバータの等価回路は、回路のトータルの等価直列抵抗に加えて入力電源及び負荷の間に直列に存在する漏洩インダクタンスコンポーネントのインピーダンスを含んでいる。上記したＭＷＥＥＮＥの文献をＭweeneの文献を参照のこと。ＶＴＭにおいては、このインピーダンスが、ＶＴＭのオープンループレギュレーションを悪化させ、負荷の増大（負荷がその最大範囲において変化する場合の５％以上の変化）に伴って出力電圧が低下してしまう。
【００５９】
周波数変調（ＦＭ）擬似共振または共振コンバータトポロジーにＺＣＳタイミングアーキテクチャを共振周波数よりも低い周波数にて組み込むことにより又は、共振周波数よりも高い周波数にてＺＶＳタイミングアーキテクチャを組み込むことによって高い効率及び電力密度を達成することが出来る。しかしながら、ここにおいてもまた、等価回路がトータルの回路の等価直列抵抗に加えて動作周波数における共振周波数の容量性または誘導性インピーダンスを含む。ＰＷＭ及びＦＭコンバータトポロジーの両方の場合、コンバータの出力インピーダンス及びその電圧効果特性がＶＴＭに望まれる低い出力インピーダンスを達成する過程において誘導性インピーダンスの存在によって悪化せしめられる。
【００６０】
正弦波増幅コンバータ（ＳＡＣ）トポロジーと称されるＦＰＡのＶＴＭの好ましいコンバータトポロジー及びタイミングアーキテクチャが従来のＤＣ-ＤＣトランストポロジーに対して有利である。このＳＡＣトポロジーは、通常、共振点において動作せしめられ、これによって共振タンクの要素の誘導性インピーダンスは互いに相殺する。ＳＡＣは共振点における共振トポロジーを用いており、共振回路のインピーダンスは本質的に抵抗性となり、出力性となり、出力インピーダンス及びオープンループ抵抗を最小として、負荷の変動の関数としてのオープンループ電圧効果を最小とする。誘導性インピーダンスによる影響を除去することによってオープンループＤＣ出力抵抗をより安定させることが出来、これによって多数の並列ＶＴＭが電力分担アレイとして動作するような装置において好ましい耐久性の高い電力分担機能が得られる。
【００６１】
ＳＡＣコンバータは純粋な正弦波波形を生成するので、スペクトルの純粋性の最適化をなすことが出来、これによってコンバータから発せられるノイズ特性を最適化することが出来る。ＳＡＣ制御アーキテクチャは共振コンポーネントの正弦波特性を維持しつつ、電圧及び電流波形の振幅を変化させることによって出力負荷を変化させるようになっている。ＳＡＣトポロジーのタイミングアーキテクチャは一次スイッチのＺＶＳ動作及び二次スイッチのＺＣＳ及びＺＶＳ動作を支えるので、一次スイッチング素子及び二次スイッチング素子もしくは整流器特に同期整流器におけるスイッチングロスを除去することが出来、より高いスイッチング周波数を可能とし、従ってより高いコンバータ電力密度及び効率を可能とする。正弦波振幅コンバータはＶＴＭ及び高効率ＤＣ-ＤＣコンバータを支える
最適の組み合わせを提供する。
【００６２】
図９は第１のＳＡＣトポロジー９０を示している。このトポロジーは正弦波増幅制御アーキテクチャを含み、高い動作効率、高い電力密度、低いノイズ及び低い出力インピーダンスを可能にする。図９において、ＳＡＣはスイッチコントローラ130によって制御されるハーフブリッジ直列共振コンバータを含んでいる。電力が入力電圧ＶｉｎにてＳＡＣに供給され、電圧Ｖｏｕｔにて負荷120に供給される。このハーフブリッジ共振コンバータは一次スイッチ５８及び６０、容量ＣR／２（ＣRに等価な等価共振容量によって生ずる）の容量の共振コンデンサ３２及び３４並びにインピーダンスＬRの共振インダクタ７４を含む共振回路と、一次巻き線７１及びセンタータップを有する二次巻き線７２を有するトランス７０と、からなっている。共振インダクタンスＬRは全体として或いは一部においてトランス７０の漏洩インダクタンスを含み得る。以下に述べるように、好ましい実施例においては、共振インダクタンス７４は全てトランスの漏洩インダクタンスからなることもあり得る。トランスの磁化インダクタンスは比較的低い値に設定してエネルギーリサイクル及び効率的ＺＶＳ動作をなすようにする事もできる。１ＭＨｚより高いスイッチング周波数においては、トランスコアの有効同時性は100より小であり、これによって低ロスのフライト材料を選ぶことが出来る。共振回路したがって直列共振コンバータの特性共振周波数はｆR＝１／（２πsqrt（ＣR＊ＬR））である。ダイオード５２及び５４からなる全波整流器は二次巻き線７２、充電コンデンサ５６及び負荷120の間に接続されている。充電コンデンサ５６はパルス電流Ｉ0を積分し負荷の両端電圧Ｖｏｕｔを平滑する。更に以下に述べるように、スイッチコントローラ130は、負荷の比較変動範囲においてほぼ一定のスイッチング周波数にてＳＡＣ９０が動作するようにスイッチを動作せしめる。コントローラのタイミングアーキテクチャは一次スイッチのＺＶＳ動作及び二次スイッチのＺＣＳ及びＺＶＳ動作を提供する。
【００６３】
図９及び図１０の信号波形を参照しつつ定常動作について説明する。一次スイッチ５８及び６０はＭＯＳＦＥＴ素子であってもよく又ＧａＡｓ電力スイッチであっても良い。このスイッチは図１１に示すように、ボディダイオード122及び寄生容量120を含んでいる。スイッチコントローラ130によって、ＭＯＳＦＥＴのゲート端子124に供給される信号はＭＯＳＦＥＴチャンネルの導電性を制御する。但し、ボディダイオード122内の電流及び寄生容量120ぱゲート端子の制御のもとにはない。充電コンデンサ５６は十分大きいので、その両端電圧は各コントローラ動作サイクルの間ほぼ一定であり且つＶｏｕｔにほぼ等しい。スイッチ及びダイオードの導電中における電圧効果はこの説明においてはほぼゼロであると仮定する。トランスの巻き数比は二次巻き数≒一次巻き数であってＮｓ／Ｎｐである。入力電圧Ｖｉｎは一定であると仮定する。ここで、スイッチについてのクローズ、オン及び可能化なる述語はスイッチが電流を電送し得る状態にあることを意味し、述語オープン、オフ、及び非可能化はスイッチがオンでないことを意味する。また、スイッチング電力コンバータにおけるスイッチに用いられるときの述語デューティーサイクルはスイッチが可能化されているコンバータ動作サイクルの一部であることを意味する。
【００６４】
定常動作において、平均値Ｖｃは、名目上、Ｖｉｎ／2（すなわちＳＡＣ入力電圧Ｖｉｎの半分）である。コンバータは、一連のコンバータ動作サイクル（すなわち図１０のコンバータ動作サイクルｔ0-ｔ4）を用い、入力からの電力を変換して出力に供給する。各電力転送期間（すなわち図１０における期間ｔ0からｔ1及びｔ2からｔ3において共振回路は一次スイッチ５８、６０によってＶｉｎ／２にほぼ等しい等価電圧源によって駆動される。
【００６５】
短いエネルギーリサイクル期間が各電力転送期間の後に続き、これによって容量素子に蓄積されたエネルギーをリサイクルしてスイッチングロスを低減することが出来る。図１０に示したように、特性共振期間ＴR＝２π＊sqrt（ＣR＊ＬR）よりもエネルギーリサイクル期間の総和に等しい大きさだけ規格上大なる期間（すなわちコンバータ動作期間Ｔｏｐ＝T４−Ｔ0）をコンバータ動作期間が有する。
【００６６】
時刻ｔ0において、スイッチ５８（図１０Ａ）がスイッチコントローラ130によって閉成される。時刻ｔ0からｔ1の間において、電流Ｉｓ1（図１０Ｃ）がスイッチ５８、トランス一次巻き線７１、共振インダクタンス７４及び共振コンデンサ３２、３４によって形成される回路を流れる。図１０Ｃに示したように、電流Ｉｓ1は共振部Ｉｒ及び磁化電流部からなっている。共振部Ｉｒは特性共振周波数ｆRにてほぼ正弦波状に上昇しかつ下降する。また、磁化電流部はそのピークツーピーク変動がＶｉｎ＊（ｔ1−ｔ0）／（2＊ＬM）にほぼ等しい。ここでＶｉｎはＳＡＣ入力電圧であり、ＬMはトランストランス７０の磁化インダクタンスである。時刻ｔ0乃至ｔ1の期間において、共振インダクタンスを流れる電流ＩL（図１０Ｆ）はほぼＩｓ1に等しい。
【００６７】
時刻ｔ1において、電流Ｉｓ1の共振部の値はゼロに戻り、二次整流電流Ｉｓはほぼゼロであり、スイッチ５８はスイッチコントローラ130によって開放され電力伝達期間が終了する。スイッチ５８及び６０が開放されて図１０の期間ｔ1乃至ｔ2及びｔ3乃至ｔ4のエネルギーリサイクル期間において、トランスの磁化電流はスイッチの寄生容量（図１１のコンデンサ120）及び他の回路の浮遊容量の充放電に用いられ、スイッチ６０（図１０Ｅ）両端の電圧Ｖｓｗを減少せしめる。エネルギーリサイクル期間における非可能化されたスイッチ両端の電圧変化率はトランスの磁化インダクタンスの大きさに反比例して増大する。もし、磁化電流が十分大きくかつエネルギーリサイクル期間が十分長い場合、スイッチの両端電圧は図１０Ｅにおける時刻ｔ2に示したようにＺＶＳの為のゼロ又はほぼゼロボルトになる。もしエネルギーリサイクル期間が当該電圧がゼロになるに必要な時間を超える場合、スイッチ６０のボディダイオード122（図１１がスイッチ６０がターンオンするまでトランス磁化電流を運び、これによってスイッチ電圧を名目上ゼロボルトに維持する。コントローラがエネルギーリサイクル期間をＺＶＳの為に十分な長さに保つ場合、エネルギーリサイクル期間はＺＶＳ期間と称され得る。一次スイッチのオン時間が負荷に独立に与えられ且つＳＡＣ入力電圧がほぼ一定であるならば、電力転送期間の終端における磁化電流のピーク大きさは、ほぼ固定されかつ負荷から独立である。よって、スイッチ電圧をゼロにするに必要なエネルギーリサイクル期間の長さは負荷にほぼ独立であり、ＺＶＳは期間一定のエネルギーリサイクル期間を用いることによって達成される。
【００６８】
時刻ｔ2においてスイッチ６０がスイッチコントローラ130によってターンオンせしめられる（図１０B）。.スイッチ６０の両端電圧がＶｉｎに比して小さくされているが故に、或いは十分低い値の磁化インダクタンスおよび十分長いエネルギーリサイクル期間の故にほぼゼロである故にかつ二次整流器電流がターンオン及びターンオフにおいてほぼゼロであるが故に、一次及び二次スイッチングロスは殆んど除去される。時刻ｔ2及びｔ3の間におけるＳＡＣ９０の動作は逆電流（ＩＳ2、図１０Ｄ）がインダクタ７４及びスイッチ６０を流れる事意外は時刻ｔ0及びｔ１の間と同じである。第２電力転送期間ｔ2-ｔ3の間の磁化電流のミラーリングはトランスのコアをリセットする。
【００６９】
時刻ｔ3における電流Ｉｓ2の共振部の値はほぼゼロであり、スイッチ６０がスイッチコントローラ130によつて開放せしめられる。時刻ｔ3及びｔ4の間におけるエネルギーリサイクル期間においてスイッチ５８及び６０の双方がオフとなり磁化電流が浮遊容量を充放電するので、時刻ｔ4におけるスイッチ５８の次なるターンオンはほぼロスゼロでなされて全サイクルが終了する。共振半サイクルのほぼ終了時点における一次スイッチのＺＶＳをなす磁化電流の仕様が、ほぼゼロ電流及びゼロ電圧にて二次スイッチング素子または整流器の導通を可能としこれによって一次スイッチにおける実行値（ＲＭＳ）電流及び導通ロスの増大を殆んどなくすことが出来る。電流ＩL及び電圧ＶｃのＡＣ成分のほぼ正弦波状変化が図１０Ｆ及び図１０Ｈにおいてそれぞれ示されている。図１０Gは蓄積コンデンサ５６及び負荷120に供給される整流電流Ｉｏを示している。充電コンデンサは十分大きいので、その両端電圧はＳＡＣ９０の動作サイクルに渡ってほほ一定であると考え得る。ＳＡＣ９０は負荷抵抗及び負荷電流の変化及びこれに伴う共振電流Ｉｐの振幅変化に応答し、一次及び二次スイッチング素子の振幅変化に応答する。導通ロスは、従って全ての負荷状態において最小化される。
【００７０】
ＳＡＣは高い電力変換デューティーサイクルにて動作する。ここで電力変換デューティーサイクルなる述語は、動作サイクルにおけるスイッチがオンであり電力がＳＡＣからの入力から負荷に供給される期間すなわち電力転送期間図１０の（ｔ1−ｔ0）＋（ｔ3−ｔ2）を割る事の動作サイクル期間（ｔ4−ｔ0）を意味する。ここで、バランスデューティーサイクルはスイッチ５８を用いた電力転送期間（ｔ0−ｔ1）がスイッチ６０を用いた電力転送期間（ｔ2−ｔ3）にほぼ等しい事を意味する。例えば、1.5ＭＨｚの特性共振周波数を有するＳＡＣにおいて、２つの電力転送期間の合計期間は667ナノ秒であり、トランスの磁化インダクタンスがＭＯＳＦＥＴスイッチの浮遊容量を素早く放電するに十分な低い値であるとして、各エネルギーリサイクル期間がほぼ２０ナノ秒であり、これによってトータルの動作サイクルの長さが707ナノ秒であって電力変換デューティーサイクルが９４％である、よって、本発明によるＳＥＣは８０％よりも十分大なる電力変換デューティーサイクルを達成することが期待され、理想的なユニットを用いる場合９０％以上の電力変換デューティーサイクルを達成し得る。より低い動作周波数においては電力変換デューティーサイクルはほぼ100％に近づくことが可能である。
【００７１】
一次ＺＶＳ及び二次ＺＣＳ及びＺＶＳ動作による実際上のスイッチングロスの削減、振幅変調による全ての負荷条件のもとでの導通ロスの最小化、一定の（共振）周波数動作、正弦波のスペクトル純粋性によるフィルタコンポーネントの減少または削除、及び高いスイッチング周波数が正弦波振幅コンバータトポロジー９０を用いることによって実現し得る高い効率及び高い電力密度に貢献する。
【００７２】
ＳＡＣにおけるスイッチの制御方法の1つにおいては、ターンオン及びターンオフ期間が予め定められているタイミングの周波数の信号を用いてターンオン及びターンオフさせることである。しかしながら、これはスイッチ制御信号の相対的タイミングを、例えば個々のユニットのコンポーネント値変動に応じて特性共振周波数の変動を保証することが必要とされる。スイッチ制御の好ましい方法は、電流Ｉｓ1及びＩｓ2（図１０C、１０D）の正弦波成分がゼロになる時にスイッチを自動的にターンオフし相補的スイッチをターンオンさせる前に各スイッチの遷移における十分なＺＶＳのエネルギーリサイクル期間を与えるような自動スイッチコントローラを提供することである。この自動スイッチコントローラを用いる利点は、スイッチロス及び導通ロスの最小化及び変換効率の最大化、コンポーネントの耐久性による回路素子の値の変動による個々のＳＡＣユニットにおけるタイミング調整の不要、以下に述べる並列アレイにおけるＳＡＣの間の電流分担度の理想化、一次ＺＶＳ及び二次ＺＣＳ及びＺＶＳのソフトスイッチングの最適化、及びコンバータにおける正弦波形のスペクトラル純粋性の最大化を含む。
【００７３】
図２２は、ＳＡＣにおけるスイッチを制御する自動スイッチコントローラ179の実施例を示している。この回路の動作は、図９のＳＡＣの回路及び図１３の波形を参照して説明される。図２２において、信号Ｖｓはトランス７０の一次電流ＩLに比例する電圧であり得る。図２３Ａに示したように又図１０Ｃ及び図１０Ｄを参照して検討したように、信号Ｖｓは磁化電流コンポーネント及び正弦波コンポーネントを含み得る。図２３Ａにおいて、Ｖｓの正弦波コンポーネントは時刻ｔA、ｔB、ｔC及びｔDにおいてゼロになる。これらの時刻は点線で示した磁化電流がそのピーク値に達する時刻である。図２２において、比較器170の負入力における信号ＶN（図２３Ｄ）は信号Ｖｓの一部及び比較器の出力における信号Ｖｃｏｎｔ（図２３Ｃ）の一部の合計である。Ｖｓ及びＶｃｏｎｔの相対的貢献は抵抗172及び174の相対値によって定められ得る。抵抗172及び174の比は適当に選択されてＶｃｏｎｔ及びＶｓの貢献が時刻ｔA、ｔB、ｔC及びｔDにおいて互いにオフセットしてキャンセルして、これらの時刻において信号Ｖｃｏｎｔが正及び負の値において遷移するようになっている。コンバージェンスを改善する為に、抵抗174はインダクタ（図示せず）に置換され得、これによって固定オフセットに変えて時間依存大きさを提供する。信号Ｖｃｏｎｔはコンデンサ178及び抵抗176を介して比較器170の正の入力にフィードバックされ得る。この正のフィードバックは信号バウンスなしに信号Ｖｃｏｎｔの素早い遷移を確実にする。コンデンサ178及び抵抗176の値は適当に選択されて、信号Ｖｐ（図２３Ｃ）が次のスイッチング遷移の前にほぼゼロボルトの値に戻るようになっている。
【００７４】
図９及び図２３において、信号Ｖｃｏｎｔが正の時、スイッチ制御回路180はスイッチ５８を活性化し、信号Ｖｃｏｎｔが負の時はスイッチ制御回路180はスイッチ６０を活性化する。スイッチ制御回路180は遅延回路（図示せず）を含むことが出来、上記した如く、スイッチ５８及び６０が共にオフの間エネルギーリサイクル期間を設定する。１つのスイッチがターンオフした後に、エネルギーリサイクル期間（図１０においては、エネルギーリサイクル期間の終わりが時刻ｔ2、ｔ4及びｔ6である）の終わりの後に相補的スイッチがターンオンする。エネルギーリサイクル期間の期間長は予め定められる（ＲＣ時間定数を用いて遅延を生成する）か又は、電圧Ｖｓｗ（図１０Ｅ）がＳ２に対してゼロボルト近傍にあるか又はＳ１に対してＶｉｎの近傍にある時に各期間の終点がトリガーされ得る。
【００７５】
信号Ｖｓは本出願人と同一の同一人に譲渡されて“Switch Control in Quantized Power Converters”と題する米国特許第5,659,460号によって教示されたようにトランス７０のコアの磁束の変化を検知して生成することが出来る。信号Ｖｓの別の生成方法が図２４に示されている。この図において、電流トランス182の一次巻き線181がＳＡＣトランス７０の一次巻き線に直列に接続されている。電圧Ｖｓは抵抗184において、電流トランスの二次巻き線183からの変換された電流Ｉｓによって生成される。電流トランスは又、ＳＡＣトランス７０の二次巻き線７０に流れる電流を検知するために用いられ得る。
【００７６】
ＳＡＣトランスの二次巻き線を流れる電流は二次巻き線に直列な二次同期整流器の両端電圧をモニターすることによって検知され得る。同期整流器内の電流がゼロに近づいて電力転送期間が完了した時、電圧閾値（例えば１０ｍＶ）を下回る同期整流器の両端電圧は同期整流の為に用いられるＭＯＳＦＥＴスイッチのゲートのターンオフのトリガーとして用いられ且つ対応する一次スイッチのターンオフのトリガーとしても用いられる。よって変形例においては、自動スイッチコントローラは二次巻き線の電流がゼロに戻る時及び対応する二次スイッチのターンオフと一致する時刻において一次スイッチをターンオフし且つある遅延の後にコンプリメントな一次スイッチをターンオンさせてエネルギーリサイクル期間を提供する。この自動スイッチコントローラの実施例は素早いコミュニケーション（すなわち１ＭＨｚコンバータについては約５ｎＳ）を二次−一次アイソレーション境界に渡ってすなわちパルストランスを用いて要求し、しかしながら、図２２に示す如く一次側コントローラに付随する磁化電流の正確な差し引きの為の必要性を除去するのである。
【００７７】
図１２、１３及び１４は、ＳＡＣの別の実施例を示している。図１２はフルブリッジＳＡＣ９２を示している。この回路の動作は図９のコンバータと同様であるが、スイッチコントローラ140が４つのＭＯＳＦＥＴスイッチ５５、５７、５９及び６１を制御する点において異なる。図１２及び１０に示すように、図１０Ａ（スイッチ５８）に示されるタイミングと共にスイッチ５３及び６１がターンオン及びターンオフされ、スイッチ５７及び５９が図１０Ｂ（スイッチ６０）に示されるタイミングと共にターンオン及びターンオフせしめられる。振動の各半サイクルの間、共振回路（すなわち全て若しくはその一部がトランス７０の漏洩インダクタンスからなる共振インダクタンス７４及び共振コンデンサ３３からなる直列回路）がＶｉｎに等しい等価電圧源によって駆動され、図１２回路のスイッチの各々はオフの時に電圧Ｖｉｎをブロックする。
【００７８】
図１３は単一の共振コンデンサ３３を用いる。図９の正弦波振幅コンバータの別の実施例を示している。図１４は共振コンデンサ３３及びインダクタンス７４によって設定される共振周波数を有する正弦波振幅コンバータの別の実施例を示している。共振インダクタンス７４はその全部若しくは一部がトランス７０の漏洩インダクタンスからなり入力インダクタ142のインダクタンスに比較して小である。図１４のトポロジーの特徴は２つの一次スイッチが共通濃度を有することである。
【００７９】
図１５Ａにおいて、タップのない二次巻き線７３及び全波整流器５３が図９、１２、１３及び１４に示されたセンタータップつき二次巻き線７２及び整流器５２及び５４の構成の代わりとして示されている。図１５Ａの構成の欠点は各半サイクルにおいて２つの整流器が導通し低い出力電圧においてトータルの整流器導通ロスが増大することである。
【００８０】
従来のスイッチングパワーコンバータの出力回路において同期整流器が用いられて整流導通ロスを減らしているが、これらの同期整流器を用いることがスイッチングロスを含むコンバータ動作周波数をを制限することを要求することになる。被ゼロ電流スイッチングコンバータにおいては、同期整流器ＦＥＴの高い電流スルーレートがＦＥＴ導通チャンネルの遅延した若しくは早いターンオフによる重大なスイッチングロスを生じこれによって高周波動作を制限することになる。ＺＣＳアーキテクチャ及び正弦波振幅コンバータの二次側の電流波形の正弦波特性が二次スイッチング素子のターンオン及びターンオフ遷移でのゼロ電流及び制限電流スルーレートに反映し、これによって、同期整流器のスイッチングにおけるタイミング制限を大きく緩和する。更に、これはゼロ近傍におけるスイッチングを可能にしかつ高い動作周波数においてもスイッチングロスを最小化するのである。同期整流器がＳＡＣにおいて用いられた時、他のコンバータトポロジーに伴うスイッチングロスがなくなり、１ＭＨｚより高い周波数におけるＳＡＣ実施例の出力回路における電力ロスを従来のコンバータの実用的なものよりもオーダーにおいて大きな値だけ減少させることが出来、これによって電力密度及び効率を更に上昇させることが出来る。例えば、図１５Bに示した“スマート−同期−整流器”装置７５及び７７（本出願人と同一人に譲渡された“Active Rectifier ”と題する米国特許出願第09/499,822号に開示されたと同様の回路であり、図９、１２、１３及び１４に示された整流器５２及び５４に変えて用いることが出来る。
【００８１】
図１５Cは同期整流器の更なる実施例を示している。ＳＡＣにおけるＭＯＳＦＥＴ同期整流器である第二スイッチがターンオフした後に、二次巻き線の両端電圧は逆転し、これによって、ＭＯＳＦＥＴ同期整流器スイッチの両端電圧における可能なオーバーシュートがターンオフせしめられる（スイッチ162、164）。このオーバーシュートは、二次巻き線７２に伴う漏洩インダクタンス（図１５Cにおいて巻き線の半分の横でＬRSと名称がつけられている）及び回路浮遊容量（例えば、図示されていないが同期整流スイッチの浮遊容量）に蓄積されたエネルギーの間の、リンギングの結果である。このリンギングは放散砂場回路を用いて減衰させることが出来る。図１５Ｃにおいて、同期整流器スイッチの改良された制御装置が示されている。対となったリサイクル回路153及び155の各々はコンデンサ150、156、抵抗152,158、整流器175、173を含んでいる。リサイクル回路153及び155はトランス第二巻き線７２の両端157,159及び巻き線の他端に接続したＭＯＳＦＥＴ同期整流スイッチのゲート制御入力の間に接続されている。整流器166及び168はディスクリートな装置であるか又はＭＯＳＦＥＴ162及び164のボディドレインダイオードである。ＭＯＳＦＥＴ162及び160のゲート制御入力に接続された比較器154、160はＭＯＳＦＥＴの両端電圧（電圧ＶFET）が負である時にターンオフせしめ、ＭＯＳＦＥＴの両端電圧が正である時にゲート制御入力をオープンサーキット状態に開放する。
【００８２】
動作において、二次巻き線７２の端部157（159）における電圧極性が正から負（負から正）に移行するとき、ＭＯＳＦＥＴスイッチ162がターンオフしＭＯＳＦＥＴ164が開放される。ＭＯＳＦＥＴ162の両端電圧におけるリンギングを生ずべきエネルギーはリサイクル回路153を介してＭＯＳＥＴ164のゲート容量（図示せず）に供給され、ＭＯＳＦＥＴ164をターンオンしＭＯＳＦＥＴ162の両端電圧がリンギングすることを防止する。よって、図１５Ｃの二次スイッチ、比較器及びリサイクル回路は“スマートデクティファイヤスナバー”（ＳＲＳ）装置のリスクリートな例であり、この装置はＭＯＳＦＥＴスイッチ162,164のゲートにエネルギーがリサイクルすることによる放散を減少させてスイッチをターンオンさせる一方ほぼゼロ電流にてスイッチを素早くターンオフさせるアクティブ回路を備えるのである。ＳＲＳ装置の比較器及びＭＯＳＦＥＴ素子はシリコンの集積化に適合しており、低価格にてターンオフスピードを改良しかつ全体の機能を改善する。ＳＲＳ装置は補助二次巻き線と結合され得、ＭＯＳＦＥＴスイッチに供給されるゲート電圧を最適化する。ＳＡＣがトランス巻き線の両端の制御電圧によって生ずるＦＰＡの制御された入力電圧によって動作するとすれば、ＳＡＳ装置はＳＡＣに対して効率的な同期整流器を提供する。
【００８３】
図９、１２、１３及び１４に示した正弦波振幅コンバータにおいて、定常状態動作におけるＩL及びＶCにおける正弦波変動のピークツーピーク値は負荷電流Ｉｏｕｔの値に依存して変化する。負荷の増大又は減少はＩLのピーク値の増大または減少及びＶｃのピークツーピーク値の増大及び減少を生ずる。ＺＶＳ遅延に伴なう立ち上がり及び立下り時間を無視しかつ動作が共振周波数であとするならば、共振電流ＩＬのピーク値＝Ｉｐは以下の式によって近似される。すなわち
【００８４】
【数３】
2004173483.tif 000005
【００８５】
そして、ピークツーピーク共振電圧ΔＶは以下の式によって近似される。すなわち、
【００８６】
【数４】
2004173483.tif 000006
【００８７】
ここで、Ｉｐ及びＶｐは図１０に示されている。またＮｐ及びＮｓは各々一次及び二次巻き線の巻き数を表わす。また、ＬRは一次共振インダクタンスを示し、ＣRは共振容量を示している。
【００８８】
同様な過程のもとに、ａ）一次及び二次スイッチング素子がオン抵抗Ｒｓｐ及びＲｓｓを各々有し、ｂ）トランスが一次及び二次等価直列抵抗Ｒｔｐ及びｒｔｓを各々有し、ｃ）他の損失を無視すると言う過程のもとで、出力電圧Ｖｏｕｔは以下の式によって近似される。すなわち、
【００８９】
【数５】
2004173483.tif 000007
【００９０】
更にコンバータのオープンループ出力抵抗は以下の式によって近似される。すなわち、
【００９１】
【数６】
2004173483.tif 000008
【００９２】
補償フィードバックのない状態において、この出力抵抗は負荷の関数としての点負荷での電圧ドロップを生ずる。しかしながら、ＳＡＣトポロジーの性質の故にかつ特に漏洩インダクタンスの複合インピーダンスによるドロップのないことにより、当該電圧ドロップは他のトポロジー若しくは制御アーキテクチャに比較して大きく減少する。低いオープンループ出力抵抗は同一のバス電圧Ｖｆによって電力供給されるマルチプルＶＴＭを用いたＦＰＡ装置におけるレギュレーションまたは多数出力ＶＴＭにおけるレギュレーションの改善に有利である。また、低オープンループ出力抵抗はフィードバックがＰＲＭに与えられるならば閉ループ動作のもとでも有利である。なんとなればバス電圧Ｖｆに要求されるスルーレイトを減少させるからである。このバス電圧Ｖｆは実質的な大きさの容量によってバイパスされてＶＴＭの入力において点負荷エネルギー蓄積を提供する。それらの帯域幅に至るまで、ＶＴＭはＶＴＭゲインＫの平方の逆数若しくは入力容量によって掛け算された電圧変換比としての有効なホールドアップ容量を点負荷に反映することによってエネルギーリザーバーとして作用する。よってＳＡＣトポロジーを用いるＶＴＭは閉ループ動作の利点を伴なったり又は伴なわなかったりしつつ改善されたダイナミック性能を改善することを可能にする。
【００９３】
ＳＥＣあるいは全体としてＶＴＭのオープンループ出力抵抗は負荷依存制御変数を用いてＶＴＭの動作を制御することによって調整することが出来る。例えば、出力電流は出力電流の関数としてＶＴＭスイッチング周波数及び／若しくはスイッチのデューティーサイクル及び／若しくはスイッチの位相を調整することによって増減し得る。ＶＴＭ入力又は出力電流からフィードバックによってＶＴＭの出力抵抗を減少させることが不可能関数としてのＶＴＭ出力電圧レギュレーションを改善することに用いられ、更に、ステップ負荷のもとでのＶＴＭダイナミック性能をＰＲＭに提供されるフィードバックに独立にかつ点負荷の電圧大きさの制限や閉ループ動作の制限なしに改善することが出来る。また、出力電流は入力又は出力電流の関数として一次または二次スイッチング素子のオン状態抵抗を制御することによって出力抵抗を増大させることに用いられ得る。
【００９４】
ＳＡＣのオープンループ出力抵抗Ｒｏｕｔに貢献するスイッチ、巻き線及び他のオーミック抵抗は正の温度係数を有することに注意すべきである。この全体として正の温度係数及びＳＡＣの正の抵抗Ｒｏｕｔの故に、２又はそれ以上のＳＡＣの出力は負荷に供給さるべきトータルの電力を増す手段として並列に接続されることが出来る。そして、これらの複数のＳＡＣは負荷に供給される電力を自動的に分担するのである。各ＳＡＣの動作周波数が各々の共振周波数にロックされている限り各々の共振周波数に依存した電流分担がなされる。等価な構造及び電力定格の並列接続されたＳＡＣの電流分担における最悪のエラーは各ＳＡＣのトータルの出力抵抗のミスマッチの場合に限定され且つＲｏｕｔの正の温度係数によって軽減される。抵抗Ｒｏｕｔの１０％の最悪の場合の変化モデルを仮定すれば、１０％より良い正確さに対する電流分担は追加の複雑な回路の必要なしに達成され得、電力分担はＳＡＣの間の電流分担と整合する。電流及び電力分担の正確性は上記した電流駆動フィードバックによってオープンループ出力抵抗を追加することによって更に改善され得る。出力電圧の閉ループレギュレーションがない場合、この電流分担メカニズムが、その以前と同様に、負荷の増大に従って出力電圧の低下を生ずる。しかしながら、並列接続されたＳＡＣのアレイの出力電圧がＳＡＣアレイの入力電圧を制御するフィードバックによって調整され、（例えば、図３１におけるＶＴＭのより一般的にアレイによって示されるように）より良いレギュレーション及び電流分担が達成されて電力分担回路や誤動作態様インターフェイスを用いる必要がない。このような望ましい並列接続はＳＡＣの各出力に直列なオアダイオードを誤動作用として維持することによって達成され得る。このオアダイオード機能は正の温度係数抵抗を伴なうＦＥＴスイッチを用いることによっても得られる。ＳＥＣ入力における誤動作防止はＦＥＴを用いることにより且つ異常状態において入力バスからＳＥＣを切り離すＦＥＴターンオフ制御回路を用いることによって達成され得る。
【００９５】
ＰＷＭコンバータのスイッチング回路内に誘導インピーダンス（寄生容量及びトランス漏洩インダクタンス）が存在することは一般的には好ましいとは考えられない。なんとなればスイッチの寄生容量、巻き線及び他の回路コンポーネントを伴なう。）インダクタンスに対応する高周波振導リンギングはコンポーネントに大きな大きなストレスを与え、電磁放射による相互干渉を生じノイズを誘導し、減衰をなす放散砂場回路を用いることを必要とする。よって、従来例のＰＷＭコンバータはトランスの誘導インダクタンス及び他の寄生インダクタンス?最小化した“低い-Ｑ”回路として設計されていたのである。よって、ＰＷＭコンバータのトランスは、従来はインターリーブされた巻き線によって作られ、これによって巻き線間のカップリングを増大し漏洩インダクタンスを最小化し巻き線における端末効果を最小にすることによってトランスの等価直列抵抗を低減していたのである。他方、共振コンバータは、従来、反対の観点から設計されていた。すなわち、従来は、かかるコンバータにおいては高いＱ回路を用いるように教示されていた。なんとなれば共振タンク素子内に蓄積されるエネルギーのリカバリーを最大にすることが望ましいとされていたからである。よって共振コンバータ内のトランスは、共振コンバータのエネルギー蓄積要件として必要とされる第１オーダー回路素子にトランス漏洩インダクタンスを与える手段として被インターリーブ巻き線が用いられていた。
【００９６】
“-Ｑ”回路を共振コンバータ内において用いることが十分であると直感的には考えられるが、もしトポロジーが共振タンク内での中間的エネルギー蓄積の要求を課していないときはより最も効率的なコンバータに帰結するとは限らない。“-Ｑ”トランスの設計はトランス等価直列抵抗の増大ということと共にトランス漏洩インダクタンスの増大になる。還元すれば、かかる“-Ｑ”トランスを構成する技術は、“ロウ-Ｑ”トランス（例えば、ＰＷＭコンバータとしての設計）において存在するよりもより高い値の等価抵抗を招来する。なんとなれば、低い結合係数及び高い漏洩インダクタンス（被インターリーブ巻き線）を招来する“-Ｑ”技術は表皮及び近接効果の故にロスの増大に帰結し、巻き線断面の有効利用の減少となるからである。
【００９７】
共振状態で動作する直列共振コンバータのクオリティファクタＱは、Ｑ＝ＺL／Ｒｅｑによって定義される。ここでＺL＝１／２π＊ｆR＊ＬR）は共振周波数ｆRにおける共振回路の誘導インピーダンスのトータルである。ここで、インダクタンスＬRはトランス一次巻き線に反映し且つ共振回路に直列なディスクリートな漏洩及び回路浮遊インダクタンスの全てを含む。また、Ｒｅｑは１０ｍＡのＡＣテスト電流の下で２７℃の条件で測定したものであり、トランス一次巻き線に反映されて巻き線の抵抗、スイッチのオン状態抵抗、整流器及び共振コンデンサを含み回路の全ての等価直列抵抗を示している。
【００９８】
ＳＡＣは共振エネルギー転送に対して、共振電荷転送の原理に依存している故、所与のスイッチング周波数におけるＳＡＣの電力スループットはその共振素子ＬR及びＣRの為のエネルギー蓄積要求を明確には定義しない。インダクタンスＬR（すなわち共振周波数における態様インピーダンス）は、“スペア”自由度を表し、これはコンバータ効率及び帯域幅を最適化するために用いられ得る。クオリティファクタQはＳＡＣにおけるサイクル毎のロスを直接的には反映しない。むしろ、ＳＡＣの共振タンクのロスは全等価直列抵抗Ｒｅｑに直接的に比例する。
【００９９】
トランスにおけるロスの物理的性質が与えられるならば、Ｒｅｑの最小化はＱの最大化にはならない。よって、ＳＡＣの好ましい実施例においては、等価直列抵抗Ｒｅｑが最小化される。かかる実施例において、トランスは、通常、漏洩インダクタンスを最小にするように設計され、外部の共振インダクタンスは用いられない。そして、共振コンデンサの値がコンバータの特性共振周波数を定めるように選択される。３０のオーダーのＱを有する従来の典型的な直列共振コンバータに対して、ＳＡＣの好ましい実施例は１３より小なるＱを有する。１０以下のＱファクタは可能であり且つ高い変換効率を支える。
【０１００】
Ｑはリアクタンスインピーダンス及び中間の直列エネルギー蓄積に比例する故、低Ｑ共振回路は、より広い帯域及びより短い過渡応答時間と共に大なる本質的安定性を提供する。過渡応答時間は出力負荷電流における瞬時のステップ変動から（これは安定出力電圧からのΔＶだけの変動であって最終的安定値Ｖｓｓに至る）±0.1ΔＶ幅Ｖｓｓの周りの幅内に出力電圧が納まるまでの時間によって定義される。より低いＱは与えられた負荷電流についての共振インダクタ内に蓄積されるピークエネルギーの対応する減少に帰結する。ここで、与えられた周波数について、共振回路の容量は共振インダクタンスに逆比例して増大し、共振コンデンサの両端電圧のピークが対応して減少し与えられた負荷電圧について、容量に逆比例してコンデンサ内に蓄積されるピークエネルギーが減少する。よって、ステップ状負荷条件の下で、より低いＱ、より低い共振インダクタンス及びより高い共振容量のＳＡＣは集積された共振エネルギーにおける変動が少ない。集積共振エネルギーの変動をなす為に必要とされるコンバータサイクルの数は変動の大きさと共に増大するので、より低いＱはより素早いＳＡＣに帰結し、このＳＡＣはより少ないコンバータサイクルの下でステップ状負荷に応答出来、敏速である。時間ドメインにおけるより少ない時間遅れは周波数ドメインにおけるより少ない位相遅れになり、より低いＱ値についての安定性を改善する。しかしながら、Ｑ値は回路の減衰特に減少出力特に負荷における減衰による波形歪みによって限定される。
【０１０１】
ＶＴＭの要求負荷範囲に応じてＱの値は３若しくはそれ以下であることが実用的である。かかる低いＱ値の場合、ＳＡＣは出力負荷における事実上瞬時の変動に僅かなコンバータサイクル内で応答しそれらの出力電流を最小化する。あるいは十分小さいQの場合ステップ負荷変動の下での点負荷の電圧オーバーシュートを完全に除去する。特に、２ＭＨｚでＱ＝３で動作する図９のＳＡＣトポロジーにおいては、出力電圧3.3ＶのＶＴＭがゼロから0.5μ秒内の５０Ａまでの負荷変動に応答出来る。このことは、過渡応答時間の改善及び最高クラスのＤＣ-ＤＣコンバータに披見するだけの大きさの帯域幅の改善を成していることを表している。また、ＶＲＭよりも良好な過渡性能を示し、しばしば、並列位相アレイとして用いられ（周波数がインターリーブされている）、その帯域を広くして、最新のマイクロプロセッサのダイナミックニーズに対応している。よって、より低いＱ共振回路を伴なうＳＡＣトポロジーを用いるＶＴＭは現在の点負荷ＶＲＭに比してより十分な帯域、電力密度及び効率並びに高電流予測性を提供する。ＶＴＭのより良い性能はファクタ化電力アーキテクチャ、高周波数特性、低Ｑ、正弦波増幅コンバータの組み合わせの帰結である。ＶＲＭアレイに比してより単純で安定性があり低コストであることがＶＴＭの特徴であり、これは将来のマイクロプロセッサにとって好ましい低負荷コンバータとして好ましいのである。
【０１０２】
次々と開発される現代のマイクロプロセッサはより低いレギュレーション動作電圧より高い速度及び大なる電流を要求する傾向にあり、従って、その閉ループ電力供給装置はより高い帯域幅及び増大したステップ負荷電流取り扱い能力を呈する。これらの大なる過渡電流要求を充足するためのＦＰＡを用いた好ましいアプローチは比較的に緩やかな制御ループの応答に見合った長いタイムスケールに渡る負荷電流を供給する点負荷における大なる蓄積容量を要求することなく非常に早い閉ループレスポンスを必要とすることを回避している。
【０１０３】
図５６は負荷に接続された充電コンデンサ502を伴なって負荷電圧ＶL＝Ｖｏで負荷４１に電力供給する典型的なスイッチング電力供給装置501を示している。図５７Ａ乃至５７Ｄは入力電圧Ｖｉｎが一定であるとした時の負荷電流ＩLのステップ状変化に対する装置の応答特性を表す波形を示している。図５７Ａにおいて、負荷電流は時刻ｔ0において値Ｉ1から値Ｉ2に至るステップ状変化を示す。スイッチング電力供給装置501は有限の応答時間を有する。（電力応答装置における出力チョークのようなエネルギー蓄積素子の完成もしくは出力電圧の閉ループ制御に伴なう応答時間の故に有限の応答時間を有する故、スイッチング電力装置によって供給される出力電流Ｉｏは図５７Ｂに示される負荷によって要求されるような電流増大を充足するに足る瞬間的な変化をすることが出来ない。図５７Ｂ及び５７Ｃにおいて、蓄積コンデンサ502は負荷電流ＩL及びスイッチング電力供給装置501によって供給される出力電流Ｉｏの間の差を供給する。時刻ｔ0において、コンデンサ電流ＩCは負荷電流における増加ＩC＝Ｉ2−Ｉ1に等しい。単純化すれば、蓄積コンデンサ502に伴なう等価直列抵抗及び等価直列インダクタンスの効果は図５７の波形においては無視されている。実際上、適当なコンデンサの選択、もしくはコンデンサの組み合わせ及びコンデンサと負荷４１との間の低インピーダンスについての注意は重要なファクタである。
【０１０４】
時刻ｔ0の後、スイッチング電力供給装置から供給される出力電流Ｉｏは増大をはじめ、コンデンサ電流ＩCは減少をはじめる。出力電流Ｉｏにおける変動応答時間はスイッチング電力供給回路及びコンデンサ502の特性時間定数Ｔｃの関数である。この特性時間定数は、例えば、スイッチング電力供給装置及びコンデンサを含むシステムの伝達関数における主たるポールに対応している。時間（ｔ0−ｔ1）の間すなわちコンデンサが負荷に電流を供給している間コンデンサ及び負荷の両端の電圧ＶLは図５７Ｄに示すように減少する。時刻ｔ1において、出力電流Ｉｏは負荷電流ＩLに等しく、コンデンサ放電電流は停止し（Ｉｃ＝0）、出力電圧ＶLは最小であり、すなわち負荷電流の増大による定格負荷電圧ＶLからの負荷電圧の変動ΔＶLが最大である。時刻ｔ1の後、スイッチング電力供給装置はＩ2を越す出力電流Ｉｏを供給する。（すなわち、出力電流が負荷電流Ｉ2を供給し前の時間ｔ0−ｔ1の間にコンデンサから引き出された電荷を元通りにする。）
もし、図５６の装置が“閉ループ”にて動作する場合、（すなわちスイッチング電力供給装置501が閉ループ出力電圧レギュレーションスキームを有する場合）電圧ＶLは時刻ｔの後でＶｏに近い値に戻る。
【０１０５】
例えば、ＤＣ-ＤＣトランスの如く閉ループ出力電圧レギュレーションスキームを含まないタイプのスイッチング電力供給装置501のようにシステムがオープンループで動作する場合、スイッチング電力供給装置の有限の出力抵抗の故に、電圧ＶLはＶｏよりも小さい値に近づく。負荷のステップ状変化に応じた負荷電圧の変動ΔＶL（図５７（ｄ））は負荷電流の変化の大きさ、蓄積コンデンサの容量ＣS及び特性時間定数Ｔｃの関数である。負荷電流におけるステップ状変化ΔＩLに応答した負荷電圧ＶLがΔＶLを越えない範囲の変動をするためには負荷点における大なる容量値若しくは不当に高い電力供給帯域条件を必要とし得る。
【０１０６】
そこで、所望の負荷電圧応答を達成する一方閉ループに必要とされる帯域幅を緩和すると共に平均負荷電圧を設定しかつ負荷点における不必要に大なるコンデンサを必要としないシステム508が図５８に示されている。システム508は現代の光束マイクロプロセッサのような素早く変化する負荷に電力供給するＦＰＡを用いている。システム508はスイッチング電力装置を含み得るＰＲＭ503及びＳＡＣを含み得るＶＴＭ505を含んでいる。ＶＴＭ505は電圧変換比Ｋ＝Ｖｏｕｔ／Ｖｉｎを有する。ここで、ＶｉｎはＶＴＭ入力電圧（図５８におけるＰＲＭによって電力供給されるファクタ化電圧Ｖｆ）であり、ＶｏｕｔはＶＴＭ出力電圧（Ｖｏ＝負荷に供給されるＶL）である。蓄積コンデンサ506が負荷４１の両端に接続され、蓄積コンデンサ504がＶＴＭの入力の両端に接続されている。負荷電圧の値ＶLを示す信号が電圧ＶLをほぼ一定に所望の電圧に維持する手段としてＰＲＭ503のフィードバック入力507に供給される。図５６及び５７を参照して上述した如く、負荷電流におけるステップ状変化に応答するＶＴＭ出力電圧の変動分ΔＶL1は、負荷電流の変動の大きさ、蓄積コンデンサの容量Ｃ1及び、ＶＴＭの特性時定数ＴVTMの関数である。ＶＴＭ入力電圧Ｖｉｎ＝Ｖｆが有限の応答時間ＴPRMを有する電力供給装置（ＰＲＭ503）によって供給されるので、ＶＴＭ出力電圧の変動は、また、入力電圧Ｖｆが変動する範囲の関数である。図５８の装置において、コンデンサ506及び504、ＰＲＭの時定数ＴPRM及びＶＴＭの時定数ＴVTM、及び電圧変換比Ｋを適当に定めて、所望の応答特性を達成し且つ負荷点における帯域幅条件及び容量を容易に定めるようにする。この基本的原理は、高電圧コンデンサのより大なるエネルギー蓄積密度及びＳＡＣの如きある種のタイプのＶＴＭによって達成される比較的広いオープンループ波長帯域に依存している。電圧変換比Ｋを有するＶＴＭの入力においてエネルギーを蓄積することによって負荷の許容される電圧変動の下で、ある時間スケールＴVTMに渡って要求負荷電力を供給するに十分なエネルギーを維持するために必要とされるコンデンサが負荷の両端に直接に必要とされるコンデンサの大きさに対して係数Ｋ2によって減少せしめられる。広いオープンループ大域幅に組み合わされるより高い電圧及び（ＳＡＣの如き）ＶＴＭの定入力インピーダンスでのエネルギー蓄積を比較的容易にすることが、平均負荷電圧（ＴVTM＜ＴＰＲＭ ）を設定する閉ループに必要とされる帯域幅を大きく緩和するために用いられ得る。本質的に、負荷の観点からかかるシステムストラテジーは負荷に表われる電力供給の等価出力インピーダンスを非常に低くする。（例えばＶＴＭの単一の場合に等しいだけの出力インピーダンス）そしてこのことは過渡応答や上流の閉ループＰＲＭ電力供給装置の出力インピーダンスには関係がない。上述した如く、全体のシステムは、ＰＲＭが内部エネルギー蓄積素子の存在による実質的な完成を伴なう従来の電力供給装置であったとしても、素早く変動する負荷に対して十分な高い性能を提供し得る。
【０１０７】
例えば、現代のマイクロプロセッサの如きある負荷は比較的低い（例えば、１ボルトＤＣ以下）の電圧供給の下で動作しかつ非常に素早くかつ大なる電流ステップ変化を引き出す（例えば、100アンペア以上）。しかしながら、負荷電圧が非常に低い故、負荷電力のステップ状変化は比較的小さく(例えば100ワット）低い出力インピーダンスを有するＶＴＭによってマイクロプロセッサに必要とされる容量を最小にするだけ十分な高い周波数まで電力供給をなすことが出来る。この容量506（図５８）は時間スケールＴ1内に要求されるマイクロプロセッサ要求電流を供給するに十分であり、このタイムスケールは、ＶＴＭ自身の特性オープンループ応答時間定数ＴVTMに等しいか若しくはそれ以上であるのが好ましい。特に、コンデンサ506は負荷電圧ＶLが負荷電流のステップ状変化ΔＩLに応答する変動がΔＶL1を越えないようにするように選択される。（この負荷変動は、ＶＴＭの応答時間ＴVTMに比較して小なる時間に渡って生ずる負荷電流の変化である場合も考えられる。）
図５８のＶＴＭの入力容量は例えば図５８のＰＲＭ503の如き上流電圧レギュレータの閉ループ応答時間に等しいかこれより大なることが好ましいタイムスケールT2内に要求されるマイクロプロセッサ電流要求を支えるに十分大であるように成される。特に、コンデンサ504は図５８のファクタ化バス電圧Ｖｆが負荷電圧のステップ状変化ΔＩL（または、一般に、ＰＲＭ503の応答時間ＴPRMに比較して短い時間に当たって生ずる負荷電流の変化）に応じた変化ΔＶｆを越えないような値に選択される。結果として、上流レギュレータ閉ループ帯域幅条件は、比較的長いタイムスケールにまで緩和される。図５８の例を考慮すると、マイクロプロセッサに必要な電力供給が１ボルト（Ｖｏ＝1.0Ｖ）であって、ファクタ化バス電圧Ｖｆが４８ボルトであって、ＶＴＭ電圧変換比Ｋが１／４８であって、ＶＴＭの応答時間ＴVTMが１μ秒よりも等しいか小さく、ＰＲＭの応答時間ＴPRMが１０μ秒に等しいかこれより小さい場合である。第１タイムスケールＴ1を１μ秒に設定し（Ｔ1≧ＴVTM ）、かつ負荷電流の100アンペアステップ状変化に対して生ずるＴ1に対する最大出力電圧変動を100ｍＶとし（ΔＶL1＝100ｍＶ＠Ｔ1，ΔＩL＝100Ａ）、負荷点におけるコンデンサ506は以下の最小容量を有すべきである、すなわち、
【０１０８】
【数７】
2004173483.tif 000009
【０１０９】
ＶＴＭの出力におけるコンデンサ504の設定は非常に柔軟性をもってなされる。時刻Ｔ2におけるＶＴＭ入力電圧の最大変動ΔＶFは、ΔＶF＊Ｋに等しい（ＶＴＭ出力抵抗Ｒｏｕｔを無視する）ＶＴＭの出力における変化ΔＶL2として反映される。よって、ΔＶFはΔＶL2＝ΔＶL1を設定することによって選択された（ΔＶｆ＝ΔＶL1／Ｋを達成し）あるいは僅かな追加コストを伴なうもののΔＶL2＜ΔＶL1とすることによってより強固にする事もできる。これは、与えられたホールドアップ時間についての容量低下におけるネットゲインが１／Ｋ2（2304，Ｋ＝１／４８）であるからである。この例について更に検討を進めると、第二時間スケールＴ2は１０μ秒と設定し（Ｔ2≧ＴPRM）とし、最大入力電圧変動ΔＶFを4.8ボルト（ΔＶF＝ΔＶL1／Ｋ）とした時に、ＶＴＭの入力コンデンサ504は次式で表される。最小容量を有すべきである。すなわち、
【０１１０】
【数８】
2004173483.tif 000010
【０１１１】
より強固な設計例（ＶＴＭ出力抵抗Ｒｏｕｔによる電圧を許容する場合）は、
ΔＶFを0.21ボルトに設定し得、（これはΔＶL2＝ΔＶｆ＊Ｋ＝0.21／４８＝4.4ｍＶ，Ｔ2）、この場合ＶＴＭの入力におけるコンデンサ504は次式によって表される最小容量を有すべきである。すなわち、
【０１１２】
【数９】
2004173483.tif 000011
【０１１３】
よって、十分低いオープンループ出力抵抗を有するＶＴＭはその電流ゲイン４８及び電圧ゲイン１／４８の故に100マイクロファラッドの入力容量の下で１０μ秒に渡る負荷電流の100アンペアステップ状変化を支えることが出来る。与えられたホールドアップ時間についての容量低下におけるネットゲインは１／Ｋ2＝４８2＝2304である。
【０１１４】
閉ループ制御システムに要求されるタイムスケールＴPRMを伸ばすことによって、負荷への電力供給システムがより単純に、より効率的にかつコスト効率的にすることが出来る。ＶＴＭのオープンループ出力抵抗Ｒｏｕｔはインテル条件である自動電圧ポジショニング（ＡＭＥＰの全てもしくは一部を提供するのに用いられ得、これによってマイクロプロセッサ負荷の関数としてのマイクロプロセッサの電圧を管理することが出来る。この条件は現存のマイクロプロセッサ電力規範の下で閉ループ制御によって達成することが出来る。
【０１１５】
電力負荷の突然の増大に対してよりよくかつ予測自在に応答する特性を与えるために、電力システムは、ある用途においては、負荷電流における突然の減少に伴なう出力電圧変動をコントロールすることも必要とされる。例えば、高速マイクロプロセッサ、ロジック回路メモリーを含む現代のデジタルシステムにおいては、電流消費がほぼ全負荷の状態から無負荷状態に殆んど瞬時に減少し得る。これらのシビアな“負荷ダンプ”条件にもかかわらず電力供給出力電圧は予測される比較的狭い範囲内に留まらなければならない。
【０１１６】
この“負荷ダンプ”問題は電力供給装置内の誘導完成によって通常は生ずる。電力供給装置内の誘導要素（例えば出力フィルタインダクタ）に蓄積されるエネルギー量は負荷電流の増大にしたがって増大する。もし、負荷電流が突然遮断された時、電力供給装置内に蓄積される余剰の誘導エネルギーの部分若しくは全てが負荷に向かって流れ出す。これはエネルギーが出力蓄積コンデンサに“ダンプ”されることになり、対応する負荷電流の過渡増大を伴なう。負荷ダンプ状態の下での出力オーバー電圧は誘導完成を有する電力供給装置に潜在的にある問題である。しかしながら、低いＱ共振回路を伴なうＳＡＣ（本明細書において定義した）は、従来のスイッチング電力供給装置に比して比較的低い誘導完成を有し、よって、負荷ダンプ状態の下でも比較的低い出力電圧変動を呈する。
【０１１７】
特にＳＡＣコンバータの如く、ＶＴＭトランスの二次側における同期整流を伴なうＶＴＭはそれを出力から負荷に“戻り（backwards）”電力を処理することが出来る。還元すれば、これらのコンバータは、負荷に電流を供給しかつ負荷からシンク電流を取り出すことが出来るのである。なんとなれば、ＦＥＴスイッチはそれらのボディドレインダイオードの方向におけるチャンネル電流の電送による同期整流を提供し逆の方向にも電流を電送することが出来るからである。結果として、ＶＴＭ出力電圧が、入力電圧のＫ（上記において定義した）倍を越えるときはいつでも、電力がＶＴＭ（ＳＡＣ）出力からその入力に流れるのである。この逆流電流は増大した出力電圧（ＶＴＭから負荷への負荷ダンプのエネルギーに伴なう）によって生起せしめられ、ＶＴＭ（ＳＡＣ）の出力抵抗の如き有効抵抗によって制限される。通常の順方向電力フローによって生ずるロスと同様な付随ロスを除き逆流電力は効率的である。ＶＴＭ出力からのエネルギーは、逆流電力処理の故の浮遊回路抵抗におけるロスなどの過渡的なロスを除きＶＴＭ（ＳＡＣ）入力に供給される。
【０１１８】
ＶＴＭ（ＳＡＣ）におけるアイソレーショントランスによって可能とされるＶＴＭ（ＳＡＣ）の広いオープンループ帯域幅及び高い電圧高圧比に伴なう双方向電力フローは、高速マイクロプロセッサを含む現在のデジタルシステム等の低電圧高電流システムへの電力供給の為には重要な要素である。これらの双方向ＶＴＭ（ＳＡＣ）は低電圧かつ高電流に向かうシステムの増大する傾向を支えることが出来、かつ負荷電圧の変動を所望の狭い範囲に維持しつつ瞬間的負荷サーチ及び負荷ダンプに応答することが出来る。図５９Ａに示した双方向ＶＴＭの回路例600は次の３つのスタンダードなＳＰＩＣＥコンポーネントからなっている。すなわち、１）変換比Ｋを有する“電圧制御電圧源”（ＶＣＶＳ604、２）変換比Ｋを有する“電流制御電流源”（ＣＣＣＳ）609、３）値Ｒｏｕｔの抵抗614である。ＶＣＶＳはその入力端子605、606において入力電圧Ｖｉを受け入れ、その出力端子607、608において出力電圧Ｖｓ＝Ｋ＊Ｖｉを生成する。ＶＣＶＳは無限の入力インピーダンスとゼロ出力インピーダンスを有する。ＣＣＣＳの入力端子610、611の間に流れる電流ＩｉはＣＣＣＳ出力端子612、613の間に流れる電流Ｉｓ＝Ｋ＊Ｉｉを生ずる。ＣＣＣＳの入力端子間のインピーダンスはゼロである。このモデル600において、ＶＣＶＳ入力電圧ＶｉはＶＴＭ入力電圧Ｖｉｎに等しく、ＣＣＣＳ入力電流ＩｉはＶＴＭ出力電流Ｉｏｕｔに等しい。ＶＣＶＳはその入力端子605、606においてＶＴＭの入力の電圧Ｖｉｎを検知しその出力端子607、608においてＫ＊Ｖｉｎに等しい電圧を生成する。ＣＣＣＳはその入力端子610、611において、ＶＴＭの出力電流Ｉｏｕｔを検知し、ＶＴＭ入力電源からのＫ＊Ｉｏｕｔに等しい電流を導出して全体の電力をまかなう。ＶＴＭ出力に直列な抵抗Ｒｏｕｔは電力変換ロスの一次メカニズムを表しオープンループＶＴＭ出力抵抗を確定する。電圧源及び電流源の間の双対性を与えることによって、モデル600は双方向性でありＶ＊ＩコンバータとしてのＶＴＭを完全に特徴づけることが出来る。ただし有限のＶＴＭスイッチング周波数による遅延が生じ、特にＳＡＣのQ値による遅延が考えられる。（高いＱはより長い遅延を生ずる）図５９Ａのモデルは適当な値のインダクタンス616及び抵抗617を加えることによって図５９Ｂに示すように修正することが出来る。
【０１１９】
図５９Ｃは図５９Ａ及び５９Bのモデルの更なる変形例を示し、この変形例においては、入力及び出力フィルタコンポーネント及び関連する他のコンポーネントが追加されてＶＴＭのより完全にモデルを形成している。入力フィルタコンポーネントは入力インダクタンスＬin622（入力接続に伴なう浮遊インダクタンスを含む）及び等価直列抵抗ＲCin621を伴なう入力フィルタコンデンサＣN620を含んでいる。出力フィルタコンポーネントは直列抵抗ＲCout625を伴なう出力フィルタコンデンサＣｏｕｔ624を含んでいる。インダクタンスＬｏｕｔ626はコンバータ出力接続に伴なう（小さい）浮遊インダクタンスを表している。ＩQの電流源623はＶＴＭ内の制御回路によって導出される電流を表している。
【０１２０】
トランス巻き線は、例えば、多層ＰＣＢ構造技術を用いて物理的にインターリーブされ得る。巻き線を最適化して所望のＳＡＣ共振周波数における等価直列抵抗を最小化しかつあるデザインの典型的トランス漏洩インダクタンスを測定することによって、共振周波数は、共振コンデンサの値を適当に選択することによってある特別な製品に対して調整することが出来る。製造工程による漏洩インダクタンスに影響する変数はインダクタンスの平方根の関数としての共振周波数に影響を与えるだけである。よって、例えば、漏洩インダクタンスの１０％変動は共振周波数の５％変動を生ずるだけであり、更に共振コンデンサ内のピークツーピーク電圧の５％変動を生ずるだけである。更に、かかる変動は半導体スイッチやダイオードの電圧若しくは電流規格に影響を与えない。いずれにしても、特定の特性周波数ｆR＝１／（２π＊ｓｑｒｔ（ＣR＊ＬR））を達成するために、ｆR（すなわちＣR又はＬR）を定める２つの要素の１つの値は各ＶＴＭによって測定され得る。もう一方の値はｆLについての公式から計算され得る。よって、相補的なコンポーネントは選択され得る。例えば、ＳＡＣの１つの実施例において、トランスの漏洩インダクタンス（回路におけるトータルの共振インダクタンスＬR）は測定でき、ＣRの値は計算され、計算した値に最も近い値のコンデンサが異なるコンデンサの中から引き出され得る。この方法は、与えられた共振周波数のＳＡＣを製造するために非常に厳格に制御された値の漏洩インダクタンスを有する多層ＰＣＢトランスを製造する必要性を回避する。ＳＡＣの他の実施例においては、ＰＣＢトランスの漏洩インダクタンスは追加的な共振インダクタによって保証することができ、このインダクタは予備のインダクタから選択することが出来、許容範囲のトータルの共振インダクタンスの値を達成することが出来る。
【０１２１】
ＳＡＣスイッチの一次スイッチのＺＶＳを短いエネルギーリサイクル期間において達成して高い電力変換デューティーサイクルを得る為の十分な磁化電流を与える為に、ＳＡＣトランスの磁化インダクタンスは十分低い値に設定する必要がある。例えば、図９のＳＡＣトポロジーにおいて、低い磁化インダクタンスであって、一次スイッチング濃度に反映されるトータルのコンデンサＶｓｗが固定容量のコンデンサＣｓｗによって近似され得るとすれば、完全な浮遊容量の非放散充放電を達成するためのエネルギーリサイクル期間Ｔｍは以下の式によって近似され得る。すなわち、
【０１２２】
【数１０】
2004173483.tif 000012
【０１２３】
高い電力変換デューティーサイクルを例えば９０％以上にする為にエネルギーリサイクル期間を比較的短くすることを要求することは次の式で表されるトランスの一次磁化インダクタンスを必要とする。すなわち、
【０１２４】
【数１１】
2004173483.tif 000013
【０１２５】
ここで、ｆRはコンバータの共振周波数である。容量Ｃｓｗがシリコンスイッチング素子（例えばＦＥＴ）の寄生容量によると仮定すると、ある半導体（ＦＥＴ）技術において、ＺＶＳを与える磁化インダクタンスは共振周波数の平方に逆比例して減少することが必要とされる。例えば１ＭＨｚの如き高周波において、与えられた現代のＦＥＴ技術において、このことは比較的低い磁化インダクタンス及び低いトランスコア有効導磁率を用いることになる。特別な例として、図９のＳＡＣハーフブリッジトポロジーを用いてＶＴＭを変形した。この場合、変換比Ｋは１／２０としほぼ７０Ｖに等しい電圧Ｖｆのファクター化バスから150ワットまでの3.3ボルトを提供した。一次スイッチ５８及び６０は４０ｍΩＦＥＴであった。二次整流器５２及び５４は同期整流器として動作した1.2ｍΩＦＥＴであった。共振容量ＣRは52,000ｐＦであり共振インダクタンスＬRは200ｍＨであった、そして、共振周波数はほぼ1.5ＭＨｚであった。トランス巻き数比は１０：１であった。トランスコアは0.63cm2断面で3.15cm磁路長で0.45cmギャップのフェライトコアであり、ほぼ２μＨの低い磁化インダクタンスであり有効導磁率が７に過ぎない値であった。エネルギーリサイクル期間はほぼ２０ｍＳであり電力変換デューティーサイクルはほぼ９４％であった。パワートレイン効率はほぼ９６％のピークに達した。
【０１２６】
上記した低い値の有効導磁率が与えられれば、高い周波数例えば１ＭＨｚ以上の周波数で動作するＳＡＣのコア材料は低い初期導磁率、低いロスのフェライトから若しくは他の高周波通過材料から選択され得る。初期導磁率が５ないし500であるのが適当であり（ＭｎＺｎの高周波フェライトの初期導磁率は500乃至3000であるのに比して）コア材料の最適化において柔軟性を与えてトランスの構成及び配列におけるコアロスを最小にすることが出来る。
【０１２７】
図３２及び３３において示したタイプのトランス構造はここでは“ドッグボーン”トランスとしてＳＡＣの中において用いられ得る。ドッグボーントランスは現在の及び将来のマイクロプロセッサによって要求される低出力電圧及び高電流を提供するに必要とされる高い変換比を達成するために用いられ得る。図３２に示される２つのコアピース222ａ、222ｂ及びエンドピース224ａ、224ｂからなり各セットが導磁性のドッグボーンを表している、多重シリンドリカル導磁性コア要素セットが多層ＰＣＢのシリンドリカルホール225ａ，225ｂに挿入されている。図３２において、ＰＣＢは一次巻き線導電エッチ226ａ、226ｂ及び二次巻き線導通エッチ228ａ、228ｂを非導通基板層229ａ、229ｂ、229ｃ上に有する。この図において示したように、各一次巻き線は２つのセットの一次エッチからなり、各セットは３つの巻き線からなり、１つのセットは基板229ａ及び229ｂの間に位置し、他のセットは基板229ａ及び229ｃの間に位置する。図３３に示したように２つの一次巻き線226ａ、226ｂは直列に接続され得る。図３２及び３３において、二次巻き線228ａ及び228ｂは各々一対のエッチを有し、一方は基板229ａの外側表面において１回巻きであり、他方は基板229ｃの外側表面における１回巻きである。この２つの１回巻きは図３３に示すように並列に接続されて比較的高い電流容量の１回巻きを形成する。２次巻き線は別々に用いられて別々のＳＡＣ出力に電力供給するかそれらは直列に接続され又は並列に接続され得る。（これによって図に示したように各々２回巻き若しくは１回巻き、巻き線で比較的高い電流容量を呈する。）よって、図３３に示した巻き線の例においては巻き数比の６：１または１２：１が達成され得る。より小巻き数比は一次巻き線を並列に接続することによって達成され得る。
【０１２８】
ドッグボーンの隣接する巻き線の方向は図３２においてドッグボーン内の磁路を示す矢印195及び197によって示されるように反対方向にされ得る。これによってドッグボーンの磁束のいくつかがドッグボーンの隣に戻る。比較的近接した磁化コアピースのエッチ及びエンドピースはコア要素の各々（222ａ、222ｂ）からの磁束がＰＣＢの上下の位置において隣接する要素と結合して浮遊磁界及び巻き線の近接効果によるロスを減少する。隣接要素間のギャップは磁性媒体によって充填されて巻き線に伴なう次回の相互作用を最小化して近接ロスを減少する。ＰＣＢトランスの特徴であるＰＣＢの穴内のギャップとは異なるＰＣＢの外部のギャップを用いることはＰＣＢトランスロスを減少するのに有利である。
【０１２９】
ドッグボーントランスコア構造は、更に種々のコア要素ジオミトリ（その２つを以下に示す）を用いることにより実現され得、さらに導磁性媒体によってＰＣＢをオーバーモールディングすることによってディスクリートなコア要素を用いることなく実現する事もできる。高周波ＳＡＣトランスの必要な比較的低い磁化インダクタンス及び有効導磁率は導磁性媒体として比較的低い初期導磁率例えば１０を有することを可能とし、このことは、微細フェライトパウダーによってオーバーモールドレジンの成分をローディングすることによって得られる。このことは従来の高い初期導磁率ＭｎＺｎ又はＮｉＺｎフェライトに比して高い周波数及び磁束レベルでの単位体積あたりのコアロスを低減する手段となる。
【０１３０】
図３４Ａ及び３４Ｂは、各々、図３２及び図３３に示したタイプのトランスの実施例を含むＳＡＣ実施例の平面及び底面斜視図240ａ、240ｂを示している。トランス251は４つのコア要素セットを有し、これらの各セットは４つのコアピース222ａ−220ｄの１つ及び４つのエンドピース224ａ−224ｄの１つからなっている。巻き線（図示せず）を形成するエッチは多層ＰＣＢ242の一部である。５mm×５mm平方ＭＬＰパッケージにパッケージされたＭＯＳＦＥＴスイッチ248が一次スイッチとして用いられ得、ＰＣＢ242の上に設けられたエッチ（図示せず）を介してトランスの一次巻き線に接続され得る。図２２及び２３を参照して説明したタイプの又は変形例の検討において説明したタイプの自動コントローラを含む制御回路が集積回路244内に設けられ得る。ＭＯＳＦＥＴスイッチ248の各々のゲートは一次ゲートドライブ回路246によって駆動され得、この回路246は電流アイソレーショントランス254を介して制御回路244からのターンオン及びターンオフ指令情報を受け取る。なお、これは、本願出願人と同一の譲受人に譲渡され本願明細書に全体として組み込まれる“High Efficiency Floating Gate Driver Circuit Using Leakage-Inductance Transformer”と題するVinciarelli氏に付与された米国特許第6,107,860号に開示されているように動作する。５mm×５mm平方ＭＬＰパッケージにパッケージされたＭＯＳＦＥＴスイッチ250が二次側同期整流器として用いられ得、同期ゲートドライバ252によって制御され得る。このドライバ252は本願出願人と同一の譲受人に譲渡されて本願明細書に組み入れられるVinciarelli氏による米国特許出願第09-499,822号に開示されたと同じタイプであり得る。トランス構造の誘導インダクタンスと共に共振コンデンサ300はコンバータの特性共振周波数を設定する。入力コンデンサ256はエネルギーのタンク及び入力フィルタリングを提供する。同期整流器250の出力は出力コンデンサ258、260に接続している。図３４Ａ及び図３４Ｂに示された例においては、コアセット222ａ及び222ｂに対応した二次巻き線は４つの同期整流器のうちの２つを介してコンデンサ258に接続され、コアセット222ｃ及び222ｄに対応した二次巻き線は他の2つの同期整流器を介してコンデンサ260に接続され２つの別々のフィルタリングされたＤＣ出力電圧Ｖ1Ｖ2を端子ペア262ａ、262ｂ及び264ａ、264ｂに供給する。２つの電圧出力Ｖ1及びＶ2は同一であって、端子262、264は互いに並列に接続されて、増大した電力出力を伴なう単一の出力を提供しあるいはこれらの電圧は同一であるか又は異なることも考えられ、個々に用いられ得る。入力電圧Ｖｉｎは入力端子266ａ、266ｂにおいてＳＡＣ240に供給され得る。単一の端子268が用いられてＰＲＭまたは電力レギュレータフロントエンドへのフィードバック信号を供給するのに用いられ、またはＳＡＣの出力の制御の活性化／非活性化入力としてのような他の目的にも用いられ得る。オーバーモールディングエポキシ（以下に述べる）を含むＳＡＣ240の全体の大きさはＬ＝１インチ（25.4mm）Ｗ＝１インチ（25.4mm）及びＨ＝0.2インチ（５mm）であり得る。図３４Ａ及び図３４Ｂに示したタイプのＳＡＣは1.5ＭＨｚの動作周波数にて3.3ボルトの100ワットまでを供給し１インチ立方の電力密度500ワットを達成する一方において変換効率は９６％である。
【０１３１】
ＳＡＣトランスコアに必要とされる有効導磁率が比較的低い値である故、コアにおけるクラックによって生ずる機械的ストレスはトランスの性能には比較的影響を与えない。このことはＶＴＭアセンブリーの全体が集積回路としてオーバーモードされることと両立性がある。オーバーモールドパッケージから熱を除去することが殆んどの熱を生成するスイッチング素子をアセンブリーの上面に置くことにより単純化される。このことは図３４Ａに示している。よって図３４Ａ及び図３４Ｂの全体のアセンブリー240は熱導電性エポキシ（例えば、米国バーモント州ジェリコのエポキシシステムインク社によって製造されるNovolacdレジン）（図示せず）によってオーバーモールディングされ得る。
【０１３２】
ＦＰＡ分布電力システムにおいて、ＳＡＣはほぼ一定の入力電圧の下で動作するのが通常である。よって、スイッチ整流器及び他のコンポーネントはよりよく確定されたストレスにさらされ、電力密度及び効率を最適化するように選択され得る。例えば、図９に示したように、通常動作において、一次スイッチ５８、６０は入力電圧Ｖｉｎをブロックするに過ぎない。整流器は出力電圧の２倍に＊Ｖｏｕｔをブロックするに過ぎない。上記した如く、スイッチや整流器はバランスされたデューティーサイクルで動作する。すなわち各要素のスイッチングデューティーサイクルはその対応する相補的要素のそれと比較可能である。）また高い電力変換デューティーサイクルにて動作する。（すなわち、相補的スイッチのデューティーサイクルの合計は全体のコンバータ動作期間の殆んどである。）よってスイッチ及び整流器は効率的に利用されている。２つの短いエネルギーリサイクル期間はコンバータの動作期間において比較的短い時間のデッド時間を導入する。このことは、100％の電力変換デューティーサイクルの実現を阻害する。しかしながら、短いエネルギーリサイクル期間は高周波におけるスイッチングロスを低減することによって変換効率を改善し電圧電流のスルーレイトを制限することによって放射及び伝達ノイズを低減する。さらに、一次及び二次スイッチング素子におけるｄＶ／ｄｔ及びｄＩ／ｄｔによるストレスを減少させる。また、正弦波共振電流波形の故に、ＳＡＣの一次及び二次スイッチング素子のＲＭＳ電流はＳＡＣの一次及び二次スイッチングを素子のＭＳ電流は、わずかに高い（Ｉ2Ｒ）導通ロスを生ずる対応する“方形波”ＤＣ−ＤＣトランストポロジーよりも僅かに大である。一次スイッチング素子のＲＭＳ電流はＺＶＳを達成する磁化電流の大きさを調整することによって増大させ得る。しかしながら、この僅かな妥協はＲＭＳ電流を増大し導通ロスがスイッチングロスを殆んど除去するようにし、これによってより大なる電力密度効率及び全体の性能を高スイッチング周波数における変換をより効率的にすることによって達成することが出来る。
【０１３３】
ＶＴＭのある応用においては、ＶＴＭの出力における短絡に対する単純にして素早い応答保護を提供すること及び過渡的若しくは連続的な過負荷に対して保護することが望まれる。図２５は図９のＳＡＣ９０の変形例であるＳＡＣ200を示している。図２５のＳＡＣは図９のＳＡＣから各共振コンデンサ３４、３２に並列にダイオード190、192を加えることによって異なっている。図２５の回路は図２２を参照して説明したタイプの自動スイッチコントローラ179によって制御され得る。この自動スイッチコントローラ及び適当な回路コンポーネント値を以下に述べるように組み合わせてダイオードを追加することによって図２５のＳＡＣは電流制限及び短絡保護特性を備えている。図２５の動作は図９の回路の動作に対比して説明する。
【０１３４】
図９における負荷120が増大した場合、共振電流ＩLが増大し同時に電圧Ｖｃのピークツーピーク値も増大する。過負荷ＩL及びＶcが生じたとき回路の寄生抵抗によってのみ制限される。しかしながら、図２５の回路においては、そうではない、例えば、回路が負荷電流Ｉｏｕｔにて定常動作しＶｃにおけるピークツーピーク変化はＶｉｎよりも僅かに小さいとする。このような状態においてクランプダイオード190、192は逆バイアスされており、回路は図９の回路とほぼ同様に動作する。しかしながら、ダイオード190及び192が存在しない状態でＶｃのピークツーピーク値がＶｉｎよりも大となるような負荷の増大があったときはダイオード190及び192はＶｃをクランプしてＶｃがＶｉｎを越えたり又は接地電位以下になることを防止するのである。
【０１３５】
図２６は図２５のコンバータの等価回路を示している。ここで、ダイオード190は電圧Ｖｃを入力電源電圧Ｖｉｎにクランプしていると仮定する。コンデンサ３２、３４の両端電圧がクランプされ、回路共振が禁止され、電流ＩLがダイオード190を介して入力電源Ｖｉｎに流れ込む。図２７Ａ及び図２７Ｂはクランプダイオードの効果を示している。図２７Ａにおいて示すように、電流ＩLが正弦波状に上昇しかつ下降し電圧Ｖｃが時刻ｔs及びｔc1の間にＶｉｎに等しくなるまで上昇する。（図２７Ｂ）時刻ｔｃｃにおいて、クランプダイオードは導通し共振は停止し電流ＩLが直線的に低下しはじめる。なんとなれば、共振インダクタ７４が固定電圧にクランプされているからである。よって時刻ｔc1及びｔzの間において、ＶｃがＶｉｎにクランプされＩLか゛ゼロに向かって直線的に減少する。時刻ｔZにおいて、自動スイッチコントローラが、電流ＩLがゼロに達したことを検知して次のサイクルが始まる。このクランプモード動作において、電流波形は、コンバータ動作サイクルの部分においては非正弦波状であり、コンバータの動作周波数が特性共振周波数よりも低い。
【０１３６】
まとめれば、図２５のコンバータはクランプダイオードが導通をはじめる電流値に負荷電流が達するまでは図９のＳＡＣと同様に動作する。負荷が更に増大すると自動スイッチコントローラ179の制御の下で動作周波数が低下する。短絡状態においては、一次巻き線のピーク電流がほぼＩｐ＝（Ｖｉｎ／π）＊Ｎｐ／Ｎｓ）＊ｓｑｒｔ（ＣR／ＬR）以下に制限される。よって出力電流はＣRに対するＬRの比を適当に選択することによって制限され得る。
【０１３７】
図２５に示した電流制限スキームの１つの欠点はＣR及びＬRを特定の値に設定しなければならないという事である。このことは、通常、上記した如き改善されたコンバータ動作効率及び過渡応答時間を含む種々の利点を有する低いＱ共振回路に必ずしも帰結しない。
【０１３８】
過渡的過負荷及び異常状態に対して保護する電流制限はクランプダイオードを用いずに一次スイッチング素子内の電流を検知して一次制御回路によって電力変換デューティーサイクルを制限してこれらの電流を制限することによってなし得る。電流検知は少ない放散すなわちパワートレインに直列な抵抗の挿入なしに検知コンデンサ及び抵抗の直列接続からなる並列ネットワークを用いて一次電流に比例する共振コンデンサ電圧の変化率を検出することによって共振コンデンサ電圧の変動を引き出すことによってなすことが出来る。この電流制限ＳＡＣ技術は本願出願人と同一の譲受人に譲受されて本願明細書に組み込まれる“Current Detection in Power Conversion”と題するVinciarelli氏に付与された米国特許第5,555,165号によって教示された装置に類似している。共振コンデンサ電圧の変化率を検知することによって測定されたＳＡＣの電流瞬時値はＳＡＣの定常動作においても出力電圧若しくは電流を制御することに用いられ得る。検知コンデンサ及び抵抗の直列回路からなる並列ネットワークの出力は開ループ若しくは一部が閉じた電圧又は電流ループのＳＡＣの電力変換デューティーサイクルの制御の回路への入力となり得る。
【０１３９】
図２５のトポロジーの如くＳＡＣにおいて共振インダクタンスＬRが上記した如く、高いクオリティファクタＱを停止、出力蓄積コンデンサ５６が又高いＱデバイスであるならば、蓄積コンデンサ及び共振インダクタンスの間の共振によって振導的リンギング及びオーバーシュートが出力電圧に生じ得る。図２８２示すような減衰抵抗208及び減衰コンデンサ206を有する減衰回路204のような減衰回路を追加することがかかるリンギングを減少しあるいは除去するために用いられ得る。
【０１４０】
図３５は、スイッチングロスがほぼ除去される完全なＳＡＣコンバータ302の好ましい実施例を示している。この図において、ＳＡＣはハーフブリッジ直列共振コンバータ310及び入力フィルタリングバイアス及びコンバータ制御回路312を含んでいる。ハーフブリッジ直列共振コンバータ310は、一次スイッチM１及びＭ２；共振コンデンサＣｒｅｓ1及びＣｒｅｓ2；等価巻き線抵抗Ｒｔｐを有する一次巻き線314及びトータルの等価巻き線抵抗Ｒｔｓを有する二次巻き線316、318からなるトランスＴ１を含んでいる。なお、制御回路312に含まれるフィードバック巻き線322及びバイアス電圧巻き線324もトランスＴ１の一部である。コンバータ310は更に、トランスＴ１の一次反映漏洩インダクタンスの全部若しくは一部である共振インダクタンスLleak320；二次同期整流器スイッチＭ２１及びＭ２２；出力フィルタコンデンサＣｏｕｔ（抵抗Resrによって表される等価直列抵抗を有する）；及びコンデンサCdamp及び抵抗Rdamp（コンデンサＣdampの等価直列抵抗の一部または全部を含み得る）からなる減衰回路を含んでいる。
【０１４１】
入力フィルタリングバイアス及びコンバータ制御回路312は、入力フィルタを有し、この入力フィルタはインダクタＬｉｎ、等価減衰抵抗Ｒlin及び入力コンデンサＣｉｎ（抵抗Ｒｃｉｎによって表される等価直列抵抗を有する。）からなっている。制御回路312は、更に、整流ダイオードＤ１−Ｄ４及びバイアスフィルタコンデンサＣVccからなる。バイアス電圧回路を含んでいる。更に、制御回路312はスタートアップ抵抗Ｒstartを含んでいる。更に、制御回路312は比較器Ｕ4、抵抗、Ｒ１３、Ｒ１５、Ｒ１６及びＲ１７及び基準電圧Vrefを含む電圧低下ロックアウト回路を含んでいる。制御回路312は更に電流制限コンデンサClim、ダイオードＤ５、Ｄ６及びＤ７、抵抗Ｒ１１、Ｒ１２及びＲ１４及びコンデンサＣdel及び比較器Ｕ３からなる電流制限回路を含んでいる。制限回路312は更に電流検知コンデンサＣsen、電流検知抵抗ＲsenリードインダクタＬlead、リード抵抗Ｒlead（リードインダクタLleadの等価直列抵抗の全部若しくは一部を含み得る。）、相補的スイッチコントロール比較器Ｕ１及びＵ２、ＭＯＳＦＥＴスイッチＭ５及びＭ６、ＭＯＳＦＥＴ制御スイッチＭ３及びＭ４、トランスＴ２を含んでいる。このトランスＴ２は一次ゲート制御巻き線326、328、二次ゲート駆動巻き線330、332、334、336、及び抵抗Ｒstop及びＲｍｉｎ及びコンデンサＣｍｉｎからなるフィードバックネットワークを含んでいる。
【０１４２】
入力電源Ｖｉｎからの電力が供給されたとき、コンデンサＣｖｃｃはスタートアップ抵抗Ｒstartを介して充電される。コンデンサＣｖｃｃの両端電圧が抵抗Ｒ１５及びR１７ならびに電圧Ｖref＝５Ｖによって設定される電圧低下ロックアウト閾値電圧を越えたとき、電圧低下ロックアウト比較器Ｕ４がスイッチＭ５及びＭ６をターンオンし自動回路動作を可能とする。一端自動回路動作が開始すると回路動作バイアス電圧Ｖｃｃ（ほぼ１５ボルトに等しい）は整流器Ｄ１乃至Ｄ４からなる全波整流器を介してトランスＴ１の巻き線324に生成される。以下の説明においてＭ５及びＭ６はオンであると仮定する。
【０１４３】
図９及び図１０を参照して説明したように、動作において、トランスＴ１の一次巻き線の両端のほぼ方形波電圧は制御回路312の巻き線322に反映される。リードインダクタＬｌｅｄは巻き線322の方形波電圧をほぼ直線状のランプ電流に変換しこのランプ電流は比較器Ｕ１及びＵ２の入力接続された抵抗Ｒｓｅｎを流れる。コンデンサＣｓｅｎ内の電流もまたＲｓｅｎを流れる。“Current Detection in Power Conversion”と題する米国特許第5,555,165号において説明したように、電流検知コンデンサＣｓｅｎの容量性インピーダンス（この場合コンバータ302の特性周波数における容量性インピーダンス）が図３５の回路と同様に電流検知抵抗Ｒｓｅｎの値に比して大きい時、Ｃｓｅｎの電流は共振コンデンサCres2の電流のスケールされたバージョンである。図３６ＡはスイッチＭ１内の電流のスケールされたバージョンとしてのＣｓｅｎを流れる電流であって共振及び磁化電流部分を含む電流を示している。この電流の共振部は時刻ｔ1のおいてゼロに戻っている。図３６ＢはＬｌｅｔの３つの異なる値についてのLleadの電流を示している。図３６Ｃは図３６Ａ及び３６Ｂにおける電流の差に比例するＬｓｅｎの両端電圧を示している。図３６Ｃに示すように、Ｌｌｅｄの値＝Ｌ２は抵抗Ｒｓｅｎの両端電圧Ｖ2が時刻ｔ1においてゼロに戻ることになり、このとき、スイッチＭ１内の電流の共振部分もゼロとなる。Ｌｌｅｄが比較的大なる値Ｌ１に等しい時はＲｓｅｎの両端電圧Ｖ１は時刻ｔ1において正の値に維持され、Ｌｌｅｄの値が比較的小さい値Ｌ3である時は、抵抗Ｒｓｅｎの両端電圧Ｖ3が時刻ｔ1において負になる。以下に述べるようにＬｌｅｄの好ましい設定はＬ2よりも小さい値である。
【０１４４】
比較器Ｕ１及びＵ２が同一信号であるものの逆極性の信号を受信すると仮定する。そうすると立ち上がり及び立下り時間を無視すると１つの比較器の出力が高い時（正の電圧）、他の出力は低い（アース電位）。比較器Ｕ１及びＵ２への１つの入力は正のＤＣ電圧Ｖｒｅｆ＝５ボルトからオフセットした抵抗Ｒｓｅｎの両端電圧（Vrsen）である。比較器Ｕ１及びＵ２の他の入力は抵抗Ｒstop、Rmin及びコンデンサＣｍｉｎからなるフィードバックネットワークを介して比較器Ｕ２の出力からフィードバックされかつ正のＤＣ電圧Ｖref＝５ボルトからオフセットした信号Ｖｆｂである。両方の信号のオフセットは２つの双極性信号を比較するための単極性の比較器を用いる事を可能にする。上記した如く、スイッチＭ５及びＭ６は提供コンバータ動作において活性化されている。Ｍ５及びＭ６はオンの場合の無視できないチャンネル抵抗を有し、スイッチは極性を有するのでＭ５及びＭ６（図示しない）のボディダイオードのアノードは各々制御スイッチＭ３及びＭ４のゲートに接続されている。図３８はスイッチＭ５及びＭ６の等価回路を示しており、これは、制御可能な理想スイッチ354、抵抗Ｒｃ350によって示されるチャンネル抵抗及びダイオードＤｂ352によって示されるボディダイオードを含んでいる。図３９Ａ及び図３９Ｂに示したように、スイッチＭ５及びＭ６はディスクリートな抵抗Ｒｄ358に直列でダイオード359に並列な低抵抗ＭＯＳＦＥＴ356又はバイポーラスイッチ357を含む回路として実現され得る。
【０１４５】
図３５及び３７に示したように、時間ｔ0からｔ1の間、スイッチＭ１はオンであり、スイッチＭ２はオフであり、比較器Ｕ１の出力はハイであり、比較器Ｕ２の出力はロウでありスイッチＭ３はオンでありスイッチＭ４はオフである。時刻ｔ1において、信号Ｖrsen（図３７Ａは信号Ｖｆｂ（図３７Ｂ）を下回り、比較器Ｕ１の出力をロウトせしめ（図３７Ｃ）比較器Ｕ２の出力をハイとする（図３７Ｄ）。Ｕ１の低下する出力はスイッチＭ５のボディダイオードを介してＭ３のゲートを放電し（図３７Ｅ）ゲート電圧が時刻ｔ2において閾値を下回りＭ３をターンオフせしめる。しかしながら、Ｕ２の上昇する出力はＭ４を素早くターンオンさせることは出来ない。なんとなればスイッチＭ６のチャンネル抵抗がＭ４のゲートの充電を遅くするからである。よってＭ４のゲートはその閾値電圧を下回らないので比較的長い時間まですなわち時刻ｔ6図３７Ｆ）までターンオンする。時刻ｔ2及びｔ6の間の期間においてＭ３及びＭ４が共にオフであるのでトランスｔ2の磁化インダクタンスは一次スイッチＭ１及びＭ２並びに同期整流器スイッチＭ２１及びＭ２２の容量ゲートに共振して、これらのゲートの間のエネルギーを再分配してスイッチＭ３及びM４の出力寄生容量を充放電せしめる。図３７Ｇ及び図３７ＨはスイッチＭ１及びＭ２のゲートの、電圧の上昇及び下降を示している。各スイッチの閾値電圧Ｖｔは正であり、各スイッチのオンまたはオフ状態はそのゲート電圧が閾値電圧を通り過ぎる時によって定まる故、スイッチＭ１はターンオフし（図３７Ｇの時刻ｔ3）、これはスイッチＭ２がターンオンする時刻（図３７Ｈの時刻ｔ4）スイッチＭ１及びＭ２が共にオフである時刻ｔ3及びｔ4の間はエネルギーリサイクル期間であり、この期間においてトランスＴ１の磁化電流が、上記した如く、Ｍ１、M２の寄生ドレイン容量を充放電する。スイッチＭ１及びＭ２のＺＶＳはトランスＴ１の磁化インダクタンスを適当に設定することによってこの期間においてなされ得る。同期整流器Ｍ２１及びＭ２２のゲート電圧及び導通状態の関係はスイッチＭ１及びＭ２のゲート電圧及び導通状態に類似しており図においては示されない。スイッチＭ３及びＭ４は時刻ｔ2及びｔ6の間は共にオフであり、Ｍ３及びＭ４のＺＶＳはトランスＴ２の磁化インダクタンスを適当に設定することによってなされ得る。時刻ｔ5においてスイッチＭ４のドレインがゼロを通過した時Ｍ４のボディドレインダイオードによってクランプされ巻き線326の両端電圧がほぼバイアス電圧Ｖｃｃにクランプされるので巻き線をスイッチＭ１、Ｍ２、Ｍ２１及びＭ２２のゲートに与えられた電圧にクランプする。時刻ｔ6において、スイッチＭ４のゲートがその閾値電圧を通過し、スイッチＭ４はほぼゼロ電圧においてターンオンする。時刻ｔ4において、スイッチＭ２がターンオンし次の電力転送期間が開始する。この期間は時刻ｔ１＋Ｔ／2において半周期後において終了する。ここで、Tはコンバータ動作周期である。
【０１４６】
図３５に示したＳＡＣコンバータ回路についてのタイミング関係が図３７に示されており、これは、トランスＴ１及びT２の磁化インダクタンススイッチＭ５及びM６のチャンネル抵抗（または上記した等価回路抵抗）及びＬｌｅｄの値の適切なセッティングに依存している。トランスＴ１の磁化インダクタンスはスイッチＭ１及びＭ２のＺＶＳがコンバータの全体の動作周期に比して比較的短い時間内に達成するように選択され、これによってコンバータの全体のデューティーサイクルを不当に減少することなくＭ１及びＭ２におけるスイッチングロスを効果的に除去する。トランスT２の磁化インダクタンスはスイッチＭ１、Ｍ２、Ｍ２１及びＭ２２のゲート電圧の連絡（すなわち図３７Ｇ及び３７Ｈにおける時刻ｔ3.及びｔ4の間）スイッチのＺＶＳを達成するに必要な時間異常の期間に渡って生ずることを確実にするように選択される。もしトランスの磁化インダクタンスが余りにも小さいと、ゲート電圧は余りにも素早く変化してＭ１、Ｍ２、Ｍ２１及びＭ２２のＺＶＳが完了しない。トランスＴ２の磁化インダクタンスが余りにも大きいと、ゲート電圧は緩やかに変動し、スイッチ内のロスが増大する。スイッチＭ５及びＭ６のチャンネル抵抗（上記した等価回路抵抗）は選択されて、  時刻ｔ2ないしｔ6に亘る時間は時刻ｔ３.及びｔ４の間の時間よりも長くなるのでスイッチＭ３及びＭ４のＺＶＳを確実にしスイッチＭ１、Ｍ２、Ｍ２１及びＭ２２のＺＶＳ期間の早い終了を禁止する。最後に、インダクタの値Ｌｌｅｄを選択して、スイッチＭ１及びＭ２内の電流の共振部分が各電力転送期間の終点においてゼロとなる時刻がスイッチのターンオフの時刻とほぼ近接するようになっている。よって、図３７において示すように、スイッチＭ１の電流の共振部分がゼロに戻ることが望ましい時刻は時刻ｔ3に対応しこの時刻はスイッチＭ１がターンオフする時刻である。図３７ＡにおけるＶｒｓｅｎの波形と図３６Ｃにおける波形とを比較し図３６による検討を参照すれば、Ｌｌｅａｄの値は選択して、スイッチＭ１の電流の共振部がゼロに戻る時と、同時に電圧Ｖｒｓｅｎがゼロになるような値よりも比較的低い値となる。これは、比較器Ｕ１及びＵ２が状態を変えるとき及び対応する一次スイッチが導通をやめる時の間の回路の種々の遅延を補償する。
【０１４７】
図３５において、コンデンサＣｌｉｍのインピーダンスは、ダイオードＤ６、コンデンサＣｄｅｌ及び抵抗Ｒ１４からなる平均回路のインピーダンスに比較して比較的小さい（コンバータの特性周波数において）。よって、Ｃｌｉｍにおける電流は一次共振電流のスケールされたバージョンであり、Ｃｄｅｌ及びR１４の両端の平均電圧はこの電流の平均値である。正の半サイクルにおいて平均がなされるので、ダイオードＤ５は負の半サイクルにおいてＣｌｉｍの電流を運ぶ。共振電流の平均値が抵抗Ｒ１１及びＲ１２の値及びＶｃｃの値（比較器Ｕ３の高レベル出力にほぼ等しい）によって設定される所定の閾値を越えたとき、比較器Ｕ３の出力は低下し、スイッチＭ５及びＭ６を非活性化することによってコンバータ動作を非活性化する。図３５の電流リミッタは周期モードにおいて動作する。コンバータがシャットダウンした後に再スタートし、再スタートの後の過電流状態が存在すればそれは更にシャットダウンする。このプロセスは過電流状態が除去されるまで繰り返す。変形例としてラッチ回路を加えて、入力電力が除かれるか再投入されるまで回路をシャットダウンし続ける事も出来る。
【０１４８】
上記した如く動作する場合図３５のゲート駆動回路は、図４３に示す低ロス共通電源ゲート制御トポロジー340に変形することが出来、これは、制御スイッチＭ３及びＭ４及び一次及び同期整流スイッチＭ１、Ｍ２、Ｍ２１及びＭ２２のＺＶＳを提供し、一次及び同期スイッチＭ１、Ｍ２、ＭＭ２、Ｍ２１及びＭ２２のゲート容量の充放電に伴なうロスをほぼ取り除くことが出来る。これによって、コンバータのスイッチングロスがほぼ除去されてコンバータのロスがスイッチチャンネルの導通ロスにまで減少せしめられる。このスイッチングロスの除去は高い変換効率において高い動作周波数を可能にする。図４３に示した低ロス共通電源ゲート制御トポロジーにおいて、制御スイッチＭ３、Ｍ４の制御入力端子（すなわちゲート及びソース端子）は共通の基準電位すなわち接地342を分担する。制御スイッチの為のフル又はハーフブリッジトポロジーを用いる低ロスゲートドライバの従来例とは異なり、またこの従来例は共通のＤＣ基準電位を持たない電源のフローティングスイッチを駆動するに伴なうコスト及び性能制限にさらされていた従来例とは異なり図３５の制御スイッチ及び図４３の低ロス共通電源ゲート制御トポロジーは簡単な直列カップリング駆動回路を用いて高速の制御をなすことが出来るのである。
【０１４９】
図４３の低ロス共通電源ゲート制御トポロジーは５０％デューティーサイクルにて動作するように制御されるスイッチを有するＳＡＣの如きコンバータに用いて公的である。低ロス共通電源ゲート駆動回路であって５０％を含むデューティーサイクルの範囲に渡って動作するようになされた実施例が図４４及び図４５に示されている。
【０１５０】
図４４において、スイッチＭ３及びＭ４はコンプリメンタリタイプである。すなわちスイッチＭ３がｎチャンネルＭＯＳＦＥＴであり、スイッチＭ４がＰチャンネルＭＯＳＦＥＴである。ダイオード346はスイッチＭ４のボディダイオードであるか又はディスクリートなダイオードである。スイッチＭ４及びコンデンサ344は、本出願人と同一の譲受人に譲渡されかつ本願明細書組み込まれ他米国特許ＲＥ.36,098及び米国特許5,805,434号に示された如きリセット回路を形成する。ここで、スイッチＭ３が信号ＩＮ１によって制御されて特定のディスクリートサイクルにおいて特定の時間間隔においてオンとなると仮定するとスイッチＭ４は信号ＩＮ２によって制御されてスイッチＭ３がオンとなる時間にプラスすることのスイッチＭ３がする前のＺＶＳ期間及びＭ３がオンであった期間に続くＺＶＳ期間を加えた期間を含む連続する時間の間オフとなるように制御される。上記した米国特許“０９８及び”４３４において説明したように、これはデューティーサイクルがある範囲に亘って変動する場合にトランスＴ２のリセットを提供する。図４４の回路は５０％以上のデューティーサイクルで単一の一次スイッチが動作するコンバータ若しくは一対のスイッチが一方のスイッチが５０％以外のデューティーサイクルで動作し一対のスイッチの動作がＺＶＳ期間をコンバータ動作サイクルに渡って互いに相補的に（すなわち一方がオンであり他方がオフである。）となるようなコンバータにおいて用いて公的である。スイッチＭ４の電源はゲート駆動の便宜のための接地電位に対するＤＣレベルの“Ｖｃｃ電圧”の如き正の電圧の接続されても良い。図４４の低ロス共通電圧ゲート制御トポロジーの制限は、ゲート電圧が電力スイッチのデューティーサイクルの関数にて変化し、コンバータ周期の大なる部分においてオンとなるスイッチがより低いゲート電圧に駆動されるということだけである。
【０１５１】
図４３に示した低ロス共通電源ゲート駆動回路340の変形例が図４５において示されており、この変形例においてはスイッチ348、349ダイオード341、343を含む一対の誘導クランプ回路345、347が追加されている。かかる回路はコンバータ動作期間の一部において各スイッチがオンとなりコンプリメンタリなスイッチのデューティーサイクルの合計が100％以下であるようなコンバータに用いて公的である。スイッチ348、349は本願出願人と同一の譲受人に譲渡され本願明細書に組み入れられる“Loss and Noise Reduction in Power Converters”と題する米国特許出願第09/834,750号において教示された如く動作する。動作において信号ＩＮ１がある期間（スイッチＭ２がオンでありスイッチＭ１、Ｍ４、341及び343がオフ）となる期間に渡ってスイッチＭ３をオンに制御し、その後にスイッチＭ３がターンオフしクランプ回路345のスイッチ341が信号Ｓ１によってターンオンする。これはトランスＴ２の磁化電流のリサイクルを中断し全ての巻き線電圧をほぼゼロにクランプし全ての制御スイッチ（例えばスイッチＭ１、Ｍ２）をオフに維持する。時刻がスイッチＭ１をターンオンするときに足したら、スイッチ341はまずターンオフし、磁化エネルギーのリサイクルを許容しかつスイッチＭ１及びＭ２のゲート電圧の導通を許容する。この後に、スイッチＭ４が信号ＩＮ２によってオンに制御される。スイッチＭ４はある期間に渡ってオンであり続け、その後に、スイッチＭ４はターンオフし信号Ｓ2によってクランプ回路347のスイッチ343がターンオンする。一対の誘導クランプ回路345、347が単一の双方向誘導クランプスイッチによって置き換えられる事もできる。このスイッチはＭ３のドレイン及びＭ４のドレインの間に接続され適当な双方向スイッチング素子を用いることが出来る。
【０１５２】
図４５に示したスイッチ345、347（或いは単一の双方向スイッチ）を含む誘導クランプ回路は図４４における巻き線326に接続されたアクティブクランプトポロジーに組み入れられて異なるデューティーサイクルを有しかつ合計のデューティーサイクルが100％より小さいコンプリメンタリなスイッチの為の低ロス共通電源ゲートドライブトポロジーを提供することも出来る。
【０１５３】
図４７Ａは、図３５、４３、４４及び４５に示した巻き線330を含むゲート駆動回路と同様なタイプのゲート駆動回路を示し、このゲート駆動回路においてはトランス巻き線331がゲート制御電圧ＶｇｓをＭＯＳＦＥＴスイッチ333に供給するために用いられている。図４７Ｂに示したように、かかる回路のＶｇｓ波形は正及び負の間を揺動する。かかる回路における双方向駆動は必要なくかつ好ましくない。そのことは不必要である。なんとなれば負の電圧はＭＯＳＦＥＴをターンオフするためには必要ないからである。（ＭＯＳＦＥＴはそのゲート電圧がゲート閾値電圧ＶTを下回る時にオフとなる。）さらに、負電圧への移行に伴なう電流は回路において不要なロスを生ずる故に更に好ましくない。図４８Ａは改良されたゲート駆動回路を示している。この図において、２つの小さなＭＯＳＦＥＴスイッチ335ａ、335ｂが巻き線331の端子に接続されている。この巻き線はゲート駆動トランスＴDの二次巻き線であり、図３５、４３、４４及び４５を参照して上述したタイプのゲート駆動回路によって駆動される。図４８Ｂ及び４８Ｃは図４８Ａの好ましい実施例の動作波形を示しており、この回路において、一次スイッチ333の閾値電圧ＶT333は小さなスイッチ335ａ、335ｂのゲート閾値電圧ＶT335A及びＶT335Bよりも高電圧である。時刻ｔ1の前に、一次スイッチ333がオンであり、電圧ＶWは正でありＶONに等しい。ＶｏｎはＭＯＳＦＥＴスイッチ333、335Ａのゲート閾値電圧よりも高いので両方のスイッチはオンである。スイッチ335Ａがオンの場合、スイッチ335Ｂのゲート電圧はほぼゼロであり、スイッチ335Ｂはオフである。時刻ｔ1の前の定常状態において、巻き線内の電流はほぼゼロであると仮定され得、スイッチ335Ａの両端電圧（図４８ＣのＶDS335A）はほぼゼロである。時刻ｔ1において、ゲート駆動トランスＴDの駆動が取り除かれ（例えば、図４３のゲート駆動回路におけるスイッチＭ４がターンオフする）、トランス内の磁化電流が二次巻き線331を流れると、図４８Ａにおける矢印において示す方向に電流ＩWが流れる。この電流が一次スイッチ333のゲート容量Ｃｇｓ及びスイッチ335Ｂの出力容量Ｃｏｕｔを放電してスイッチ333及び115Ａのゲート電圧Ｖｇｓ（図４８Ｂ）の減少に帰結する。電流ＩWはまた、図４８Cに示したように、スイッチ335Ａの両端電圧の電圧降下ＶCHを招来する。スイッチ335Ｂのゲートに電圧ＶCHが表われるので、スイッチ335Ａのチャンネル抵抗が十分低く選択される事が重要であり、これによって、ＶCHはスイッチ335Ｂのゲート閾値電圧を越えることがなく、これによってスイッチ335Ａ及び335Ｂが同時にオンとなって回路動作を中断させることがない。時刻ｔ2において、電圧Ｖｇｓが一次スイッチ333のゲート閾値電圧（ＶT333，図４８Ｂ）を下回り、これによってスイッチ333がターンオフする。時刻ｔ3において、スイッチ335Ａのゲート閾値電圧（ＶT335A，図４８Ｂ）を下回るので、スイッチ335Ａはターンオフする。スイッチ335Ａの両端電圧（ＶDS335Ａ、図４８Ｃ）が、上昇をはじめる一方スイッチの出力容量Ｃｏｕｔを電流ＩWが充電する。時刻ｔ4において、スイッチ335Ａの両端電圧がスイッチ335Ｂのゲート閾値電圧（ＶT335B、図４８Ｃ）を上回るので、スイッチ335Ｂがオンとなる。よって、スイッチ335Ｂのチャンネル抵抗��を電流ＩWが流れ、スイッチの両端に小さい負電圧（−ＢB、図４８Ｂ）を生ずる。スイッチ335Ａの両端電圧（ＶDS335A、図４８Ｃ）は時刻ｔ5に至るまで上昇を続け、この時点で、スイッチ335Ａの両端電圧がその最大値ＶONに達する。時刻ｔ5の後において、ゲート駆動トランスＴDへのコンプリメンタリな駆動は保持される。（例えば、上記した如く、図４３のゲート駆動回路のスイッチＭ３がターンオンする。）時刻ｔ6において、トランスＴDからの駆動を再度除去することによってサイクルのコンプリメンタリな部分が開始する。（例えば、上記した如く、図４３のゲート駆動回路のスイッチＭ３がターンオフする。Ｖｇｓの波形（図４８Ｂ）は、時刻ｔ6及びｔ10において時刻ｔ1及びｔ5の間のＶDS335A（図４８Ｃ）の波形において近似しており、時刻ｔ6及びｔ10の間の電圧ＶDS335A（図４８Ｃ）の波形は時刻ｔ1及びｔ5の間の電圧Ｖｇｓ（図４８Ｂ）の波形において近似している。よって、図４８Ｂに示したように、図４８Ａの回路は一次スイッチ333のゲート端子を単極性にて駆動することになり、これによって図４７Ａの回路の不要なロスを除去するのである。
【０１５４】
２つのＭＯＳＦＥＴのゲートがコンプリメンタリな形態にて駆動され（すなわち一方へのゲート信号がハイである時は他方へのゲート信号はロウである）た場合、ＭＯＳＦＥＴへのゲート駆動信号は共通のリターンを分担する。これは、例えば、図３５の二次同期整流スイッチＭ２１及びＭ２２の場合と同様であり、図４７Ａのゲート駆動回路の改善が図４９に示すように更なる単純化によって達成される。図４９において、図３５の２つの巻き線334、336が単一巻き線334によって置換され、これによってトランスＴ２の構造が単純化される。図４７Ａにおいて、スイッチ335Ａ及び335Ｂが上記した如く動作し、スイッチＭ２１及びＭ２２の単極性ゲート駆動が実現する。
【０１５５】
図４８Ａ及び図４９のゲート駆動回路において、スイッチ335Ａ、335Ｂの閾値電圧は比較的低く選択されて、一次スイッチのゲート容量の放電に伴なう熱放射を最小化する。この場合の一次スイッチとしては、例えば図４８Ａのスイッチ333であり、図４９におけるスイッチＭ２１及びＭ２２である。一次スイッチの閾値電圧はスイッチ335Ａ、335Ｂの閾値電圧に等しいかこれより大でなければならず、例えば、図４９において、両方の一次スイッチが同時にオンとならないようにしなければいけない。これらの条件を確実にする方法としては、図５３に示したように、ゲートクランプスイッチを一次スイッチに一体化することである。
【０１５６】
図５３において、半導体集積電力ＭＯＳＦＥＴ410は電力部412を含むように示されている。この電力部412は複数の並列セル412ａ−412ｎからなっている。電力ＭＯＳＦＥＴ410は、更に検知部437を含み、これは更に電力部412におけるセルと同一のセルを含んでいる。全てのセルはその閾値電圧が比較的低くなるように設計されている。これらの電力部及び検知部の双方における全てのセルのソース接続416ａ−416ｎ及び418及びゲート接続420ａ−420ｎ及び421は互いに接続されてソース及びゲート接続端子427、429において終端している。電力部における全てのセルのドレイン接続414ａ−414ｎは互いに接続されて
ドレイン接続端子431において終端し、現地セル437のドレイン接続は別の検知端子435に接続されている。全てのセルが同一の半導体大の上で集積化されているので全て同一の閾値電圧を有する。
【０１５７】
図５４は、図５３に示したタイプの２つの集積電力ＭＯＳＦＥＴ410ａ、410ｂを取り込んだ図４９に示したタイプの回路を示している。集積ＭＯＳＦＥＴ410ａ（410ｂ）の電力部412ａ（412ｂ）及び検知部437ａ（437ｂ）は、図５４に示したように、図４９のスイッチＭ２１（Ｍ２２）及び335Ｂ（335Ａ）を置換している。各装置410ａ、410ｂの検知部のドレイン端子435ａ、435ｂはクランプとして、他の装置のゲート端子429ｂ、429ａに各々接続されている。このように、集積電力ＭＯＳＦＥＴを接続することによって、クランプスイッチ437ａ、437ｂ及び一次スイッチ（電力セル412ａ、412ｂとして形成されている）の閾値電圧が互いに適合している。なお、各々の閾値は比較的低く設計されている。その結果、電力セルのゲート電圧がその閾値電圧に達し該電力セルがオンとなると、該電力セルに対応するクランプスイッチもターンオンし、他の電力セルのゲートをクランプして他の電力セルがオフ状態となることを確実にする。一般的に集積ＭＯＳＦＥＴの検知部はその集積ＭＯＳＦＥＴの電力部がターンオンしたときに、その回路の他の部分の他のスイッチをクランプ、ホールドオフまたはターンオフする為に用いられ得る。集積ＭＯＳＦＥＴのこの利点は同期整流器を含む種々の回路において特に有用である。
【０１５８】
図５０は、バイポーラトランジスタスイッチ337Ａ、337Ｂを用いた、図４８Ａ及び４９のゲート駆動回路の他の実施例を示している。この図において、抵抗373Ａ、373Ｂはバイポーラスイッチ337Ａ、337Ｂをターンオンする電流路を提供する。ダイオード371Ａ、371Ｂは抵抗373Ａ、373Ｂの両端に接続されている。バイポーラスイッチがターンオフしたとき、そのダイオードの両端の電圧ドロップはバイポーラスイッチのベース領域から電荷が履き出されるので、バイポーラスイッチのベース−エミッタ電圧から差し引かれる。ダイオードの電圧ドロップがバイポーラスイッチのベース−エミッタ電圧にほぼ等しい場合、これらの電圧はキャンセルされ、有効なバイポーラスイッチの“閾値電圧”（すなわち、図４８Ｂ及び４８Ｃにおける電圧ＶT335A及びＶT335Bに等価な電圧）はゼロボルトに近づく。
【０１５９】
ＭＯＳＦＥＴスイッチ（例えばスイッチ335Ａ及び335Ｂ、図４８及び４９）の場合においてスイッチのエントリンシックボディダイオードであり得る、ダイオード375Ａ及び375Ｂ（図４８Ａ、４９,５０）は回路の動作開始を可能にしスイッチがオフのときのダイオードの極性方向に流れる電流のための経路を提供する電流経路を提供する。
【０１６０】
図４０Ａ及び４０Ｂは、各々、図３５のＳＡＣの実施例の上方及び下方斜視図450ａ、450ｂを示しており、これは、図３２及び３３に示されたタイプのトランスの他の実施例を含んでいる。トランス451は２つのコア素子セットを有し、各セットは２つのコアピース422ａ、422ｂの１つ及び２つのエンドピース424ａ、424ｂの１つからなっている。これらのエンドピースはコアピースとは異なる磁性材料もしくは導磁性材料からなり得る。エンドピースの初期導磁性は比較的低くかつトランスの有効導磁性を低い値にセットしてＳＡＣの高周波ＺＶＳ動作を最適化するようになされている。よって、エンドピース及びコアピースの初期導磁率は例えば１０以下の値の範囲において選択されて、これは温度安定な低導磁率フェライト若しくはモールドフェライトパウダー又は他の低ロス高周波磁性材料から選択され得る。エンドピース424ａ、424ｂ及びそれらのコアピース422ａ、422ｂの間のギャップは、機械的クリアランスまで最小化されてコアの有効導磁率を設定するにおける重要な役割を担っている。磁束はコア内に含まれて縁取りの処理は最小化されて巻き線における近接ロスが低減される。
【０１６１】
巻き線（図示せず）を形成するエッチは多層ＰＣＢ442の一部である。５mm×５mm平方ＭＬＰパッケージにパッケージされたＭＯＳＦＥＴスイッチ448は一次スイッチとして用いられ、ＰＣＢ442の上のエッチ（図示せず）を介してトランスの一次巻き線に接続され得る。図３５ないし３９を参照して上述したコンデンサ及びトランス巻き線を除く制御回路は集積回路444の中に設けられる。トランスＴ２に対応し図３５の巻き線326、328、330、332、334、336を含み、トランス451と同様な物理的構造を有し、コアピース423及びエンドピース425を有する駆動トランス457がメインスイッチ448のゲート及び同期整流スイッチ453を駆動するために用いられる。共振コンデンサ430は、トランス451の漏洩インダクタンスと共に、コンバータの特性共振周波数を設定する。入力コンデンサ456はエネルギーの貯蔵器及び入力フィルタリングを提供する。同期整流器453の出力は出力コンデンサ458、460に接続する。トランス451、457についての巻き線は図４０には示されていないが、図３２及び３３のトランス構造について説明したタイプである。図３４Ａ及び３４Ｂにおいて示した例によって説明した如く、コアセット422ａ及び424ａに伴なう二次巻き線は同期整流器453を介してコンデンサ458に接続し、コアセット422ｂ及び424ｂに対応する二次巻き線は同期整流器455を介してコンデンサ460に接続され、端子対462ａ、462ｂ及び464ａ、464ｂにおいて2つの別々なフィルタされたＤＣ出力電圧Ｖ1及びＶ2を供給する。２つの電圧出力Ｖ1及びＶ2は同じであり得、端子462、464は並列に接続されて増大したトータルの電力出力を伴なう単一の出力を提供するか又は、これらの電圧は互いに等しいかまたは異なって個別に用いられ得る。入力電圧Ｖｉｎは入力端子466ａ、466ｂにおいてＳＡＣ450に供給される。信号端子468はフィードバック信号をＰＲＭまたは電力レギュレータフロントエンドにフィードバック信号を供給するために用いられるか又は例えばＳＡＣの出力を制御する活性／非活性入力としても用いられ得る。オーバーモールディングエポキシ（上記した）を含むＳＡＣ450の全体の大きさは、Ｌ＝１インチ（25.4mm）、Ｗ＝１インチ（25.4mm）及びＨ＝0.2インチ（5mm）であり得る。
【０１６２】
好ましいＳＡＣ実施例において用いられる低Ｑトランス構造は互いにインターリーブされかつ比較的高い一次−二次寄生容量を呈するタイトに結合した巻き線によって特徴づけられる。図４１は図９及び３５に示されたタイプのＳＡＣ380の一部を示しており、これは２つのスイッチ390、392及び多重一次巻き線360、361及び二次巻き線362及び363を有し、図３２及び３３によって説明したタイプのトランス382を含んでいる。一次−二次寄生容量383、385が一次及び二次巻き線間に結合経路を形成することが示されている。トランス一次巻き線の端部387、389における信号が異なるゆえ、コンデンサ383、385を介して結合した信号もまた異なり、これは望ましくないスイッチング信号のコンバータ380の出力回路への実質的なカップリングを招来し、コンバータの両端における好ましくない共通モードノイズの発生を招来する。図４２においてこの問題を最小にする方法が示されている。この図において、コンバータ381は図４１に示されたと同じトランス構造382を有するが２つの追加スイッチ393、394を含んでいる。これらのスイッチはコンプリメンタリな形態にて駆動される。すなわちスイッチ390及び.394は、スイッチ392、393と同期してオン及びオフに駆動される。その結果、トランスの端部387、389における信号が互いに逆位相であって、一次−二次寄生容量を介して結合する信号が互いに逆極性であって互いにキャンセルし合う。この共通モードノイズキャンセルメカニズムは図４２のＳＡＣコンバータのソフトスイッチング（すなわちＺＶＳ）特性に依存し、パワートレイン回路の２つの半分の間の対象性及び図４０ａ及び４０ｂに示したようにその物理的実現性により高周波におけるノイズキャンセルメカニズムが有効である。しかしながら、2つのＶＴＭ出力は並列接続される必要はなく当該出力が共通の接地電位に対象に結合している限り異なる電圧及び負荷にて動作し得る。図４２に示した技術は図３４及び４０のＳＡＣ実施例に容易に応用できる。なんとなればドッグボーントランス構造は図４２に示す２つの半分に容易に分割できるからである。図４１及び４２の両方において、図示した如く、トランスは２つの別々のトランスからなる。
【０１６３】
上記したＳＡＣハーフブリッジトポロジーのための共通モードノイズキャンセルメカニズムは図１４のＳＡＣプッシュプルトポロジーにその本質的対象性から本質的である。このメカニズムは、フルブリッジパワートレインのより完全な対象性を要求することによって、図１２のＳＡＣフルブリッジトポロジーにも応用できる。このことは、図４６Ａ及び図４６Ｂに示した如くトランスの一次巻き線の２つの端部に接続された２つの共振コンデンサを用いるか又は図４６Ｃに示した如く２つの一次巻き線の両端の端部に単一の共振コンデンサを接続することによって実現できる。ＶＴＭにこの共通モードノイズキャンセルメカニズムをＳＡＣトポロジーに用いることは、正弦波増幅コンバータの波形の純粋性に基づく本質的にレベルの低い作動モードノイズを補足するのである。対象ＳＡＣトポロジーに組み込まれるＶＴＭの作動モード及び低共通モードノイズ性能の組み合わせは、ノイズ検知電力システム装置において特に有効である。更に、電送されかつ放射されるノイズ放射に関する対応作用を達成するに必要なフィルタリングを減少させるという有用性もある。
【０１６４】
もし、従来のトランス構造が上記したＶＴＭにおいて用いられる場合、ファクタ化バス電圧Ｖｆについて、ある値の出力電圧を供給できるＶＴＭを設計することが出来ない場合がある。例えば、巻き数比Ｎｓ／Ｎｐを有する従来の磁気的トランスを含む理想のＶＴＭの出力電圧はＶｏｕｔ＝Ｔ＊Ｖｆ＊Ｎｓ／Ｎｐである。ここでＴはＶＴＭ回路トポロジーに関する固定係数である。（例えば、フルブリッジトポロジーの場合Ｔ＝１であり、ハーフブリッジトポロジーの場合Ｔ＝１／２である。）ＶＴＭのゲインＫは、よって、定数Ｔを含む。かかるＶＴＭにおいて、Ｎｓ／Ｎｐは任意の値に設定することは出来ない。なんとなれば、それは２つの整数の値の比であるからである。（例えば、一次巻き線の整数回巻き数に対する２次巻き線の整数回巻き数の比である。）この問題を解決する１つの方法は、図７及び８において説明したように、多重のファクタ化バスを用いることである。
【０１６５】
もし、例えば、トランスの一次巻き線が１０回巻きであるならば、二次巻き線の１、２、３及び４回巻きは各々、0.1、0.2、0.3及び0.4の巻き数比Ｎｓ／Ｎｐになる。もし１つのファクタ化分布バスがＴ＊Ｖｆが５０Ｖとなる電圧Ｖｆを供給するならば、５Ｖ、１０Ｖ、１５Ｖ及び２０Ｖの出力電圧は異なる巻き数比を用いることによって達成されるが、例えば、3.3Ｖ又は１２Ｖのような出力電圧を得ることは出来ない。しかしながら、もしＴ＊Ｖｆが４０Ｖとなるような別のファクタ化バス電圧を供給する別のファクタ化分布バスが設けられるならば、同じセットの巻き数比が、各々、４Ｖ、８Ｖ、１２Ｖ及び１６Ｖを供給することができる。同様に、Ｔ＊Ｖｆ＝３３Ｖの電圧を供給するファクタ化バスによれば、3.3Ｖ、6.6Ｖ、9.9Ｖ及び13.2ＶのＶＴＭ出力を得ることが出来る。まとめれば、ファクタ化バス電圧Ｖｆの異なる値で動作するようにし異なる巻き数比を与えるＶＴＭを設計することによりいかなる値の出力電圧も得ることが出来る。多重ファクタ化バスを用いないである範囲のＶＴＭ出力電圧を得る別の方法は巻き数比が整数比に限定されないトランス構造を用いることである。かかるタイプのトランスが“Flat Matrix Transformer”と題する米国特許であって本願明細書に組み入れられるものに記載されている。一般的にファラデーの法則によれば任意のトランスの巻き数比は、そのトランスの一次及び二次巻き線に鎖交する磁束の比に基づいている。
【０１６６】
多重ファクタ化分布バスがファクタ電力アーキテクチャ内に用いられて単一の分布バスに伴なう単一点欠陥を回避することによって高いレベルの耐久性を提供する。特に、ＶＴＭは多重バスによって電力供給されてクリティカルな負荷（例えば自動車のブレーキ）を支えるか又はＶＴＭが各ＶＴＭに直列なスイッチ（例えば低温抵抗ＭＯＳＦＥＴ）を冗長なファクタ化電力バスに選択的に開閉することによって自動的にスイッチングしてそれ自身の単純さ及びＶＴＭの低コストによって適当なコストにて電力システムを柔軟にすることが出来る。
【０１６７】
出力電圧の多重化はＶＴＭの多重化若しくは複数出力ＶＴＭによって達成することが出来る。例えば、図２１２示す如く、もし図９のＳＡＣのトランス７０が２つの二次巻き線７２ａ、７２ｂを設けられたとすると、対応するＶＴＭは２つの出力電圧Ｖｏｕｔ１及びＶｏｕｔ２を生成し、これらの電圧は各々の巻き線の巻き数比に関係している。よって、もし、センタータップされた二次巻き線７２ａ、７２ｂが各々Ｎ２及びＮ３巻きを有するならば、出力電圧ＶｏｕｔはＶｏｕｔ１＊Ｎ３／Ｎ２にほぼ等しい。多数出力ＶＴＭの場合、トランスの二次巻き線に関する漏洩インダクタンスを最小にし且つバランスを取ることが重要である。インクリメントな一次共振インダクタンスが多数出力ＳＡＣに伴なう共振周波数の整合性を改善するために用いられ得る。ＳＡＣパワートレインを用いる多数出力ＶＴＭのレギュレーション及びクロスレギュレーション特性はオープンループで導出補助出力を伴なう従来の電力供給装置に対して有利である。なんとなれば、多数負荷に伴なう負荷の従属性を支配する出力抵抗マトリックスＲｏｕｔに生ずるリアクタンスインピーダンスのキャンセルが出来るからである。
【０１６８】
ＦＰＡシステムにおいて用いられるパワーレギュレータ（例えば図３、６、７及び８を参照のこと）はアイソレーション及び若しくは非アイソレーションであって入力電源及び他の要件に応じて種々のトポロジーを用いることが出来る。図１６に示したように、もし電源がＡＣ商用電源（例えば110又は220ＶＡＣ、５０／６０Ｈｚ）であるならば、電力レギュレータ118は商用電源整流器及びコンディショナー112の組み合わせと、アイソレーションレギュレーティングＤＣ-ＤＣコンバータ114とを含むことが出来る。一般的に、電力レギュレータ118は制御されたＤＣ出力電圧Ｖｆを生成し、電圧ＶｆはＡＣ電源のピーク値に比して比較的低く（例えば４８Ｖ、２４Ｖ）、これは安全の理由からＡＣ電源から電流的にアイソレーションされている。ＡＣ電源116電圧は整流器及びコンディショナー112の入力に供給される。この整流器及びコンディショナー112は単極性出力電圧Ｖｄｃを生成する。電圧ＶｄｃはアイソレーションＤＣ-ＤＣコンバータ114の入力に供給され、コンバータ114はＶＴＭの入力に供給されるべき制御電圧Ｖfを生成する。高調波減衰または力率調整が必要とされない場合、整流器及びコンディショナー112は全波もしくは半波整流器と整流されたＡＣ電源電圧を平滑するための蓄積コンデンサからなり得る。高調波減衰または力率調整が望まれる場合は、整流器及びコンディショナー112は力率調整コントローラによって制御される非アイソレーションブーストスイッチングコンバータからなり得、又は、本願出願人に譲渡されかつ本願明細書に組み入れられる“Passive Control of Harmonic Current Drawn from an AC Input by Rectification Circuitry”と題する米国特許出願第09/944,737号に開示されたタイプの自動的高調波減衰器を含み得る。ＡＣ商用電源にインターフェイスする別のアプローチとしては単一ステージアイソレーション力率調整フロントエンドを用いることを含む。例えば、本願出願人と同一の譲受人に譲渡された“Power Factor Correction in Switching Power Conversion”と題する米国特許第6,069,801号を参照されたい。
【０１６９】
もし入力電源が比較的高い電圧のＤＣ電源である場合、電力レギュレータは安全上の理由の為のアイソレーションを含み、ＡＣ商用電源について上記したと同様な回路特徴を有することが出来るが、整流、力率調整及び／又は高調波減衰の必要性はない。図１７に示した如く、ＤＣ入力電源124が比較的低い電圧（例えば定格４８ＶＤＣ又はこれ以下）、非アイソレーションスイッチングレギュレータ122を用いることが出来、これによってＶＴＭの入力に供給されるべき制御された電圧Ｖｆを生成することが出来る。非アイソレーションスイッチングレギュレータは、バックブースト又はバック−ブーストコンバータであってＤＣ入力電源から供給される電圧Ｖｓの変動範囲に応じて動作し所望の電圧Ｖfを生成するものであっても良い。
【０１７０】
ＦＰＡシステム３６におけるＶＴＭ４４への入力における電圧Ｖｉｎは例えば、分配バスの電圧ドロップの故に、電力レギュレータ３８によってファクタ化分配バス４0に供給される電圧Ｖｆから僅かに異なっても良い。ＶＴＭの入力に供給される電圧Ｖｉｎにおける変動は出力Ｖｏｕｔにおける指令する変動を生ずる。分配システムにおけるロスが小である場合、それによるＶＴＭの出力電圧への影響は小さい。しかしながら、ある場合においては、ＶＴＭの出力電圧を能動的にレギュレーションすることが望ましいことが考えられる。
【０１７１】
図１８は、ＶＴＭの出力電圧を能動的にレギュレーションする方法を示している。この図において、ＶＴＭ136の出力電圧Ｖｏｕｔはフィードバックコントローラ126を用いることによってレギュレーションされ、このフィードバックコントローラ126はＶＴＭ出力電圧Ｖｏｕｔを所望の値Ｖｏｕｔを示す基準信号Ｖｒｅｆ（図示せず）と比較し、Ｖｏｕｔ及びＶｒｅｆの間のエラーを用いて当該エラーを減少するかもしくは除去する手段として電力レギュレータ126の制御入力128に供給さるべき制御信号Ｖｃｔｌを生成する。図１８のフィードバックアーキテクチャにおいて、Ｖｃｔｌは、電力レギュレータ126によって用いられ、Ｖｆの大きさを制御してＶＴＭの出力電圧を所望の値に維持する。このフィードバックコントローラは、図１８に示す如く単独の装置として実現することも出来るが、電力レギュレータの中又はＶＴＭの中に組み入れる事もできる。
【０１７２】
図１９は、ＶＴＭの出力電圧を能動的にレギュレーションする別の方法を示している。この図において、ＶＴＭ136の出力電圧はフィードバックコントローラ126によってレギュレーションされ、このフィードバックコントローラ126はＶＴＭ出力電圧ＶｏｕｔをＶｏｕｔの所望の値を示す基準信号（図示せず）と比較してＶｏｕｔとＶｒｅｆとの間のエラーを用いて制御信号Ｖｃｔｌを生成し、この制御信号は当該エラーを減少するか若しくは除去する手段としてＰＲＭ191の制御入力128に供給される。このフィードバックループ及び信号経路はＰＲＭ191及びＶＴＭ136が位置するフロントエンド３９から遠い）サブアセンブリー内に設けられ得る。
【０１７３】
ある応用回路においては、ＶＴＭは点負荷から離れて配置され点負荷における電圧ＶLはＶＴＭの出力における電圧Ｖｏｕｔよりも低い。図２０は点負荷における電圧を能動的にレギュレーションする１つの方法を示している。この図において、検知リード193、194は点負荷における電圧ＶLをフィードバックコントローラ126に供給する。フィードバックコントローラ（電圧ＶLによって部分的に電力供給され得る）は、電圧ＶLの値をモニターし、それを内部基準信号Ｖｒｅｆと比較し、制御信号Ｖｃｔｌを生成し制御信号Ｖｃｔｌは遠くの電力レギュレータ（例えば図３Ａの３８）の制御入力又は遠くのＰＲＭ（例えば図３Ｂの４３）に供給される。
【０１７４】
ある種の応用回路においては、負荷の要求電力が単一のＶＴＭの電力供給能力を上回る場合があり、ＶＴＭのアレイが並列接続されて負荷を支えることが必要とされ得る。更に、点負荷コンバータの対故障バックアップを必要とする回路においては並列接続されたコンバータのアレイが用いられてコンバータ間の負荷を分担することがある。図３１は負荷４１に電力供給するために入力及び出力が並列接続された電力分配アレイのＶＴＭ136Ａ、136Ｂ、136Ｃの例が示されている。上記した如く、並列ＶＴＭの間の電流分担は各ＶＴＭの相対的出力抵抗Ｒｏｕｔの関数である。同様に上記した如く、電流分担の正確さは非共振ＶＴＭよりもＳＡＣの方が高い。点負荷電圧の正確さはフィードバックアーキテクチャを用いることによって増大し得る。図３１は、制御電圧ＶｆをＶＴＭに供給するＰＲＭ191を示している。点負荷における電圧は図１８、１９又は２０に示したアーキテクチャを用いて能動的にレギュレーションされ得る。図３１において検知リード193、194は、点負荷における電圧ＶLをフィードバックコントローラ126（図２０と同様）に供給する。フィードバックコントローラ（これは電圧ＶLによって局地的に電力供給される。）は、ＶLの値をモニターし、これを内部基準信号Ｖｒｅｆと対比し、制御信号Ｖｃｔｌを生成し、この制御信号はＰＲＭ191（または図３Ａの３８の如き遠くの電力レギュレータまたは図３Ｂの４３の如き遠くのＰＲＭ）の制御入力に供給される。かかるフィードバックループの存在は単純にして予測し得る電力分担機能の並列ＶＴＭのアレイであって、広い帯域幅、高いゲイン点負荷レギュレーションを伴なうアレイを保証する。またこのアレイは能動回路及び複雑な回路構成を必要とせず付随する単一、システム欠陥機構安定性制限された性能及び高コストの問題がなく又ＤＣ-ＤＣコンバータのアレイの他のいくつかの潜在的な欠陥または制限を有さない。
【０１７５】
点負荷レギュレーションを達成するために、複数のＤＣ-ＤＣコンバータを柔軟に用いてファクタ化電力アーキテクチャ又は分配電力アーキテクチャ内のＶＴＭを相補うことが出来る。図５５Ａにおいては、ＤＣ-ＤＣコンバータ480が非アイソレーション電力コンバータ482を有し、このコンバータは入力ＤＣ電圧Ｖｉｎを受け入れてＤＣ-ＤＣトランス484の入力にレギュレーションされた電圧Ｖｒｅｇを供給する。ＤＣ-ＤＣトランスは、負荷（図示せず）に出力電圧Ｖｏｕｔを供給する。図５５Ｂにおいて、ＤＣ-ＤＣコンバータ485は、非アイソレーション電力コンバータ482及び図５５ＡのＤＣ-ＤＣトランス484を含み、更に、フィードバックコントロール回路490を含んでいる。この回路490は非アイソレーション電力コンバータにフィードバック信号Ｖｓｉｇを供給することによって出力電圧Ｖｏｕｔを制御する。この制御回路は、図２９Ａ−２９Ｃと共に以下に説明するようにＤＣ-ＤＣトランスに制御信号492を供給し得る。
【０１７６】
図５５Ａ及び５５Ｂの非アイソレーション電力コンバータはバックコンバータ、ブーストコンバータもしくはバック−ブーストコンバータであり得る。非アイソレーション電力コンバータ482として用いるに相応しい好ましいバック−ブーストＤＣ-ＤＣ変換トポロジーが本願出願人と同一の譲受人に譲渡されかつ本明細書に組み込まれる２００２年８月８日出願の“Buck Boost DC-DC Switching Power Conversion”と題する米国特許出願第10/214,859号に開示されておりこれは予期せぬ効率及び電力密度レベルを達成する。正弦波増幅増幅コンバータすなわちＳＡＣは図５５Ａ及び５５ＢのＤＣ-ＤＣコンバータのＤＣ-ＤＣトランス機能を提供するために用いられ得る。図２９Ａないし２９Ｃに更に示したように、ＳＡＣは図２９Ａに示したようなバック前置レギュレータ、図２９Ｂに示したようなブースト前置レギュレータ又は図２９Ｃに示したバック−ブースト前置レギュレータの如き非アイソレーション電力コンバータと組み合わされ得る。また別な変形として、図３０に示したようなブートストラップ電圧レギュレータが用いられてＳＡＣの入力電圧を調整するためのインクリメント電力処理をなしてＳＡＣ出力電圧のレギュレーションをすることが出来る。
【０１７７】
図２９Ａに示したように、正弦波増幅コンバータ（ＳＡＣ）201は自動スイッチコントローラ（図示せず）を含んでいる。このＳＡＣの電圧変換比すなわち電圧ゲインＶｏｕｔ／ＶｒｅｇはＫである。ＳＡＣ201の出力電圧はコントロール回路121によってモニターされる。この回路121は電圧基準（図示せず）及びエラー増幅器（図示せず）を含んでいる。ＳＡＣに１以上の制御ライン111によってインターフェイスされているコントロール回路121は、バック電力スイッチ141のオンオフを支持する。スイッチ141のスイッチング周波数はＳＡＣの共振周波数にロックされる事もできるしそうでなくても良い。スイッチ141（及び整流器143）のデューティーサイクルは変化して、ＳＡＣの入力に供給される電圧Ｖｒｅｇをレギュレーションし、ＳＡＣによって外部負荷に供給される電圧Ｖｏｕｔを間接的にレギュレーションする。ここに示したバックトポロジーの例は通常のクラスのスイッチングレギュレータの例である。例えば、バック前置レギュレータはバックスイッチ141の効率的かつ高周波ＺＶＳ動作を達成するための回路（図示せず）を用いることが出来る。かかる回路としては、本願出願人と同一の譲受人に譲渡され本明細書に組み込まれる２００１年４月１３日出願の“Loss and Noise Reduction in Power Converters”と題する米国特許出願第09/834,750号に開示された能動的クランプトポロジー及びタイミングアーキテクチャが上げられる。入力電圧ＶｉｎがＶｍｉｎよりも大であると仮定しかつバック前置レギュレータが100％までのデューティーサイクルを可能とするならば、図２９ＡのＤＣ-ＤＣコンバータは出力電圧ＶｏｕｔをゼロからＫ＊Ｖｍｉｎにほぼ等しい値にまでレギュレーションすることが出来る。
【０１７８】
図２９Ｂに戻って、ＳＡＣ201はＫにほぼ等しい電圧変換比を与える。ＳＡＣｄの出力は制御回路121によってモニターされる。この制御回路121は制御ライン111によってＳＡＣ201とインターフェイスできると共に、ブースト電力スイッチ147の開閉を制御する。スイッチ147のスイッチング周波数はＳＡＣの共振周波数にロックされるかまたはロックされなくても良い。スイッチ147のデューティーサイクルが変動してＳＡＣの入力に供給される電圧Ｖｒｅｇをレギュレーションし、間接的に、ＳＡＣによって外部負荷に供給される電圧Ｖｏｕｔをレギュレーションする。ここに示したブースと前置レギュレータトポロジーは通常クラスのスイッチングレギュレータを示す例に過ぎない。この前置レギュレータはブーストスイッチの効率的高周波ＺＶＳ動作をなす回路（図示せず）を含み得る。かかる回路としては、上記した文献の“Loss and Noise Reduction in Power Converters”に開示された能動的クランプトポロジー及びタイミングアーキテクチャの如き回路である。入力電圧ＶｉｎがＶｍａｘより小であると仮定しかつブースト前置レギュレータがゼロパーセントのデューティーサイクルをなし得るならば、図２９ＢのＤＣ-ＤＣコンバータはＫ＊Ｖｍａｘにほぼ等しい値にまで出力電圧Ｖｏｕｔをレギュレーションできる。
【０１７９】
図２９Ｃに戻って、ＳＡＣ201はＫにほぼ等しい電圧変換比を提供する。ＳＡＣの出力は制御回路121によってモニターされている。制御回路121は制御ライン111によってＳＡＣ201とインターフェイスすると共に、バック−ブーストコンバータ487内の１以上のスイッチ（例えばスイッチ477、479、481、483）の開閉を制御する。スイッチ477−483のスイッチング周波数はＳＡＣの共振周波数にロックされるかロックされなくても良い。スイッチ477−483のデューティーサイクルは変動して、ＳＡＣの入力に供給される電圧Ｖｒｅｇをレギュレーションし、間接的に、ＳＡＣによって外部負荷に供給される電圧Ｖｏｕｔをレギュレーションする。ここに示されたバック−ブースト前置レギュレータの例は一般のクラスのスイッチングレギュレータを示しているだけである。この前置レギュレータはバック−ブーストスイッチの効率的かつ高周波ＺＶＳ動作をなす回路（図示せず）を含むことが出来る。かかる回路としてはVinciarelli氏による“Buck-Boost DC-DC Switching Power Conversion”と題する上記文献において開示された回路及びタイミングアーキテクチャであっても良い。
【０１８０】
図２９Ａ及び２９Ｂに示したように、ＳＡＣをバック若しくはブーストクラス前置レギュレータにカスケード接続することは、電源から負荷への変換電力の全てを処理するシーケンスの電力段の熱及び大きさの組み合わせによるＤＣ-ＤＣコンバータの効率及び電力密度を制限する。図３０に示すように、ＳＡＣに含まれるＤＣ-ＤＣコンバータ若しくは他のＤＣ-ＤＣトランス段における直列電力処理は並列の“ブートストラップ”電力処理アーキテクチャによって回避することが出来る。このブートストラップアーキテクチャはＳＡＣ（若しくはＤＣ-ＤＣトランス段）203においてフローティングの補助出力Ｖａｕｘを生成することによって特徴づけられており、この補助出力Ｖａｕｘは補助レギュレータ232によってブースト電圧源Ｖboostに変換され、このブースト電圧はＤＣ-ＤＣコンバータ310への入力電圧ＶｉｎとＳＡＣへの入力電圧の間に直列に組み込まれる。このブースト電圧源はＳＡＣの入力に供給される電圧Ｖｒｅｇ及び、間接的に、ＤＣ-ＤＣコンバータ310の出力にてＳＡＣを介して外部負荷に供給される電圧Ｖｏｕｔを制御するに必要なレベルに設定される。ＳＡＣの補助出力の電圧変換比Ｋａｕｘ＝Ｖａｕｘ／Ｖｉｎは補助レギュレータ232の最小ゲインＫａｍｉｎ及び最大ゲインＫａｍａｘに従って選択されて全体の電力処理を最小にして全体のＤＣ-ＤＣコンバータ効率を最大にする。これらの各々のゲイン値及び入力電圧範囲Ｖｍｉｎ乃至Ｖｍａｘに基づいて、ＤＣ-ＤＣコンバータの出力におけるＶｏｕｔは次の式で示される範囲内にレギュレーションされる。
すなわち、
【０１８１】
【数１２】
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【０１８２】
入力電圧Ｖｉｎがファクタ化電力アーキテクチャの制御されたファクタ化バスによって供給される場合、Ｖｍａｘ＝Ｖｍａｎ＝Ｖｉ＝Ｖｆであり、ブートストラップ電力処理がＤＣ-ＤＣコンバータ条件の組み合わせをなすに必要な最小限に制限され得る。この組み合わせは出力電圧の閉ループ保証及び出力電圧のトリミングを含み得る。例えば、出力電圧のトリミング範囲が１０％であってダイン／負荷保証要件が３％であるならば、ＤＣ-ＤＣコンバータ機能の保証に要求されるインクリメントな電力処理は２５％以下に維持され得、これは動作条件にも依存する。この比較的小さいインクリメントな電力処理が効率的にかつ高い密度にて実現するならば、ＦＰＡシステムに用いるブートストラップレギュレーションＤＣ-ＤＣコンバータの全体の効率及び密度はＶＴＭの利点の範囲に近づき得る。
【０１８３】
図３０のブートストラップレギュレーションＤＣ-ＤＣコンバータトポロジーの好ましい実施例は図９のＳＡＣトポロジーに組み合わされ、これに補助同期バックスイッチングレギュレータ又は同期ブーストスイッチングレギュレータ又は同期バック−ブーストスイッチングレギュレータが組み合わされる。別の好ましい実施例は同期磁化増幅器によってレギュレーション機能を提供する。
【０１８４】
図５１はフィードバックレギュレーション回路406を含むように修正された図３５のＳＡＣの単純化スキームを示している。この回路は一次スイッチＭＯＳＦＥＴＭ１及びＭ２の抵抗をＶｏｕｔの小なる変動を保証する手段として修正する。Ｖｏｕｔの変動は例えば、ＳＡＣの出力インピーダンス内を流れる負荷電流による電圧ドロップによって或いはＶｉｎにおける小さな変動による変化によって生じ得る。
【０１８５】
フィードバックレギュレーション回路406がない場合、ＳＡＣのＤＣ出力電圧はほぼＶｏｕｔ＝（Ｎｓ／Ｎｐ）＊Ｖｐ−Ｒｏ＊Ｉｏである。ここで、図５１において、ＶｐはスイッチＭ１またはＭ２がオンの時のトランスＴ１の一次巻き線の両端の電圧の絶対値であり、Ｎｓ及びＮｐは、各々、トランスＴ１の二次及び一次巻き線の巻き数であり、ＲｏはＳＡＣの等価出力抵抗であり、Ｉｏは負荷339にＳＡＣによって供給される出力電流である。図５１のハーフブリッジトポロジーにおいては、ＶｐはＶｉｎ／２にほぼ等しい。
【０１８６】
動作において、エラー増幅器400はＳＡＣの出力電圧Ｖｏｕｔを所望のＤＣ値Ｖｏｕｔを示す値Ｖｒｅｆを有する基準電圧401と比較する。エラー増幅器の出力Ｖｅｒは電圧レギュレータによってゲート駆動回路409に供給される電圧Ｖｃｃを変化させる手段として電圧レギュレータ402に供給される。ゲート駆動回路409は図３５に示したタイプでありスイッチＭ３、Ｍ４及びトランスＴ２を含んでいる。一次スイッチＭ１及びＭ２のゲート制御端子に供給される電圧Ｖｇ1及びＶｇ2はＶｃｃに比例して変化する。
【０１８７】
変化するＶｇ1及びＶｇ2はスイッチＭ１及びＭ２のオン抵抗の変化を生ずる。与えられた負荷電流Ｉｏにおいて、オン抵抗におけるこの変化はＭＯＳＦＥＴの両端の電圧ドロップの変化を招来し、これはＶｐ及びＶｏｕｔの双方における変化として表れる。よって、もしＶｏｕｔがその好ましいセットポイントを下回る時、レギュレーション回路406はＶｇ1及びＶｇ2を増大するように作用し、これによって、Ｍ１及びＭ２のオン抵抗を減少せしめる。オン抵抗の減少はＶｐ及びＶｏｕｔの増大を生ぜしめ、これによってＶｏｕｔにおける変化に対向する。このレギュレーション手段は電力消費的である故、出力電圧の比較的狭い範囲に亘る変動を制御する為に基本的には有用である。
【０１８８】
上記した技術すなわち電力コンバータの等価出力抵抗が該電力コンバータの一次スイッチのオン抵抗を変化させることによって調整される技術は、また、“ソフトスタート”を実現し出力電流制限をなすのにも用いられ得る。このソフトスタートにおいては、コンバータ入力電流及び出力電圧の大きさが、コンバータに電力が与えられたときに円滑に上昇するように制御されるのである。このことはＳＡＣにおいては特に重要である。なんとなれば、スタートアップにおいて（出力フィルタ容量がゼロからコンバータ出力電圧の最終値にまで充電される時）流れる電流が若しくは短絡状態の時に流れる電流がＳＡＣの非常に低い出力インピーダンスによって非常に大きくなり得るからである。
【０１８９】
ソフトスタートは一次スイッチのゲート制御入力に供給されるピーク電圧の上昇割合を制御することによって達成され得る。例えば、図５１のコンバータにおいて、ソフトスタートはＶｃｃレギュレータ402に入力電圧Ｖｉｎがコンバータに与えられたときにＶｃｃの上昇割合を制御する回路（図示せず）を組み込むことによって達成され得る。これはＶｇ1及びＶｇ2の振幅における制御された上昇に帰結する。Ｖｇ1及びＶｇ2が一次スイッチＭ１及びＭ２の閾値電圧の近くのある範囲を通過した時、各スイッチのオン抵抗及びコンバータの等価出力抵抗が比較的高い値から比較的低い値に円滑に変化する。これによってコンバータ出力フィルタコンデンサ（339におけるフィルタの一部）をその最終値に充電するピーク電流を抑えることが出来る。
【０１９０】
電流制限は、コンバータの出力電流を測定してメインスイッチのゲート電圧を制御して電流を所定レベル以下に維持することによってもなし得る。出力電流を測定する1つの方法は負荷に直列に抵抗素子を挿入することである。しかしながらこれはロスの追加となる。これに変えて、電流トランスを電力トランスＴ１の二次又は二次巻き線に直列に配置する事もできる。出力電流の測定方法として、電力コンバータトランス（例えば図５１のトランスＴ１）の漏洩磁束を検知することも考えられる。このことは、本明細書に組み入れられる“Switch Control in Quantized Power Converters”と題する米国特許第5,659,460号に開示されている。この‘460特許に説明したように、電力コンバータトランスのコアの近くに検知ループが配置される。（例えばトランスの近くのプリント配線基板上に設けられた導電片によって形成されるループが用いられ得る。これによって、トランスコアから導出する漏洩磁束が検知ループに鎖交する。この漏洩磁束によって該検知ループ内に誘導された検知電圧はトランス内での電流の変化率に比例する。トランス電流及びコンバータ出力電流の変化率は互いに比例して変動するゆえ、検知ループ内の検知電圧は出力電流の大きさを示すものとしても用いられ得る。よって、図５２に示したように電流制限が達成される。
【０１９１】
図５２において、トランスＴ１からの漏洩磁束417は検知ループ415に鎖交し、ループ415は上記した如く及び‘460特許に海事した如く検知電圧Vsensｅを生成する。エラー増幅器411はVsenseの大きさを出力電流が制限さるべき値を示す基準電圧413、Ｖｒｅｆ2と対比する。エラー増幅器の出力ＩｅｒはＶｃｃレギュレータ402に供給され一次スイッチＭ１、Ｍ２のオン抵抗を制御し従って図５１の電圧コントローラについて述べたと同様な形態にて電力コンバータの出力電流Ｉｏｕｔを制御する手段としてＶｃｃの値を制御する。
【０１９２】
オン抵抗を制御する手段としてのＶｃｃを制御する技術は図５２に示すように電圧エラー信号Ｖｅｒ及び電流エラー信号Ｉｅｒを組み合わせる加算ジャンション419を用いることによって出力電圧制御及び電流制限の両方の為に用い得る。リニアモードにおけるＭ１及びＭ２の連続動作による余剰な電力消費を回避するためにタイムアウト機能を用いて、継続する非常状態に応じてコンバータを停止するためにも用いられ得る。
【０１９３】
本発明の様々な実施例を説明した。しかしながら、本発明の精神及び範囲を離れることなく種々の改変が可能であることを理解すべきである。従って、種々の実施例が以下の本発明の範囲にある。
【図面の簡単な説明】
【０１９４】
【図１】図1はＤＣ-ＤＣ電力コンバータを示す図である。
【図２】図２Ａ及び２Bは分布電力アーキテクチャの従来例を示すブロック図である。
【図３】図３Ａ及び３Ｂはファクタ電力アーキテクチャの例を示すブロック図である。
【図４Ａ】図４Ａは点負荷ＤＣ-ＤＣコンバータに用いられるプリント回路基板アセンブリを示す斜視図である。
【図４Ｂ】図４Ｂは点負荷電圧変換モジュールに用いられるプリント基板アセンブリの斜視図である。
【図４Ｃ】図４Ｃは電力レギュレーションモジュール及び点負荷電圧変換モジュールであるプリント回路基板アセンブリの斜視図である。
【図５Ａ】図５Ａは互いに並置されたＤＣ-ＤＣコンバータを含む回路基板アセンブリの側面図である。
【図５Ｂ】図５Ｂは互いに並置された点負荷電圧変換モジュールを含む回路基板アセンブリの側面図である。
【図６】図６はファクタ化電力アーキテクチャの他の例を示すブロック図である。
【図７】図７はファクタ化電力アーキテクチャの別の例を示すブロック図である。
【図８】図８Ａ乃至８Ｃはファクタ化電力アーキテクチャに用いる多数出力電力レギュレータのブロック図である。
【図９】図９は電圧変換モジュールに用いる正弦波増幅トポロジーを示す回路図である。
【図１０】図１０Ａ乃至１０Ｈは図９のトポロジーにおける信号波形図である。
【図１１】図１１はＭＯＳＦＥＴの等価回路モデルを示す図である。
【図１２】図１２は電圧変換モジュールに用いる正弦波増幅コンバータトポロジーの変形例を示す回路図である。
【図１３】図１３は電圧変換モジュールに用いる正弦波増幅コンバータトポロジーの変形例を示す回路図である。
【図１４】図１４は電圧変換モジュールに用いる正弦波増幅コンバータトポロジーの変形例を示す回路図である。
【図１５Ａ】図１５Ａは正弦波増幅トポロジーに用いる全波ブリッジ整流器を形成する単一二次巻き線を用いる回路の回路図である。
【図１５Ｂ】図１５Ｂは正弦波増幅コンバータトポロジーに用いる同期整流器の出力整流回路の変形例を示す図。
【図１５Ｃ】図１５Ｃは正弦波増幅コンバータトポロジーに用いる同期整流器の出力整流回路の変形例を示す図。
【図１６】図１６はＡＣ入力電源に用いる電力レギュレータのブロック図である。
【図１７】図１７はＤＣ入力電源に用いる電力レギュレータのブロック図である。
【図１８】図１８はファクタ化電力アーキテクチャ内の電力レギュレータによる遠隔フィードバックを示すブロック図である。
【図１９】図１９はファクタ化電力アーキテクチャ内のＰＲＭにおける遠隔フィードバックを示すブロック図である。
【図２０】図２０は点負荷フィードバックコントローラからの電力レギュレータまたはＰＲＭとしての遠隔フィードバックを示すブロック図である。
【図２１】図２１は２出力電圧変換モジュールに用いる正弦波増幅コンバータの為の変形回路の一部を示す図である。
【図２２】図２２は自動スイッチコントローラの回路図である。
【図２３】図２３Ａ乃至２３Ｄは図２２の自動スイッチコントローラの信号波形を示す図である。
【図２４】図２４は電圧変換モジュール内のスイッチコントローラを用いる制御信号Ｖｓを生成する為の回路の回路図である。
【図２５】図２５は正弦波増幅コンバータトポロジーにおける電流制限をなす回路を示す回路図である。
【図２６】図２６は正弦波増幅コンバータトポロジーのクランプ期間における等価回路を示す回路図である。
【図２７】図２７Ａ及び２７Ｂは図２５の正弦波増幅コンバータトポロジーのクランプ時における信号波形を示す図である。
【図２８】図２８は正弦波振幅コンバータトポロジーに用いる減衰回路の回路図である。
【図２９Ａ】図２９Ａはバックレギュレーション正弦波振幅ＤＣ-ＤＣコンバータのブロック図である。
【図２９Ｂ】図２９Ｂはブーストレギュレーション正弦波振幅ＤＣ-ＤＣコンバータのブロック図である。
【図２９Ｃ】図２９Ｃはバックブーストバックレギュレーション正弦波振幅ＤＣ-ＤＣコンバータのブロック図である。
【図３０】図３０はブートストラップレギュレーション正弦波振幅ＤＣ-ＤＣコンバータを示すブロック図である。
【図３１】図３１は電力レギュレータへの遠隔フィードバック又は点負荷フィードバックコントローラからのＰＲＭを伴なうＶＴＭの電力分担アレイを示すブロック図である。
【図３２】図３２はトランス構造の断面を示す図である。
【図３３】図３３は図３２の構造を用いたトランスのブロック図である。
【図３４Ａ】図３４Ａは図３２のトランス構造を用いた正弦波振幅コンバータの上方斜視図である。
【図３４Ｂ】図３４Ｂは図３２のトランス構造を用いた正弦波振幅コンバータの下方斜視図である。
【図３５】図３５は低ロス共通電源ゲート駆動回路を含むＳＡＣコンバータ302の回路図である。
【図３６】図３６Ａ乃至３６Ｃは図３５のコンバータの信号波形を示す波形図である。
【図３７】図３７Ａ乃至３７Ｈは図３５のコンバータの信号波形を示す波形図である。
【図３８】図３８は図３５のコンバータのゲート駆動回路に用いるスイッチの等価回路である。
【図３９】図３９Ａ及び３９Bはディスクリートコンポーネントを用いるスイッチの変形例を示す図である。
【図４０】図４０Ａ及び４０Bは図３５のコンバータの実施例の斜視図である。
【図４１】図４１は図９及び図３５に示されたタイプのコンバータであって、巻き線間寄生容量を有するコンバータの一部を示す図である。
【図４２】図４２は巻き線間寄生容量の効果を減少せしめるコンバータの一部の変形例を示す図である。
【図４３】図４３は図３５のコンバータの低ロス共通電源ゲート駆動回路を示す部分図である。
【図４４】図４４は低ロス共通電源ゲート駆動回路の変形例を示す図である。
【図４５】図４５は低ロス共通電源ゲート駆動回路の別の実施例を示す図である。
【図４６】図４６Ａ、４６B、４６Cは、巻き線間寄生容量を減少せしめるコンバータの一部のフルブリッジの実施例を示す回路図である。
【図４７】図４７Ａ及び４７Ｂは、各々、双方向ゲート制御波形を有するアイソレーションゲート駆動回路の波形を示す図である。
【図４８】図４８Ａ、４８B及び４８Ｃは、各々、単方向ゲート制御波形を有する本発明によるアイソレーション駆動回路の波形を示す図である。
【図４９】図４９はコンプリメントなＭＯＳＦＥＴスイッチを用いる図４８Ａのゲート駆動回路の実施例を示す図である。
【図５０】図５０は図４９のゲート駆動回路の他の実施例を示す図である。
【図５１】図５１は本発明による出力電圧レギュレーション回路を含むＳＡＣの一部を示す図である。
【図５２】図５２は本発明による電流制限回路を含むＳＡＣの一部を示す図である。
【図５３】図５３は集積化電力ＭＯＳＦＥＴを示す図である。
【図５４】図５４は図５３に示されたタイプの集積化電力ＭＯＳＦＥＴ素子を用いる図４９のタイプのゲートドライバを示す図である。
【図５５】図５５Ａ及び５５Bは、ＤＣ-ＤＣコンバータを示す図である。
【図５６】図５６は負荷に供給するスイッチング電力コンバータを示す図である。
【図５７】図５７Ａ乃至５７Ｄは図５６の回路の信号波形を示す波形図である。
【図５８】図５８はマイクロプロセッサ負荷に電力供給をするようになされたＦＰＡを示す図である。
【図５９】図５９Ａ、５９Ｂ及び５９Cは双方向ＶＴＭの回路モデルを示す図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２４】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図３５】
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【図３６Ａ】
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【図３６Ｂ】
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【図３６Ｃ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３７Ｃ】
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【図３７Ｄ】
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【図３７Ｅ】
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【図３７Ｆ】
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【図３７Ｇ】
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【図３７Ｈ】
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【図３８】
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【図３９Ａ】
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【図３９Ｂ】
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【図４０Ａ】
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【図４０Ｂ】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６Ａ】
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【図４６Ｂ】
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【図４６Ｃ】
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【図４７Ａ】
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【図４７Ｂ】
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【図４８Ａ】
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【図４８Ｂ】
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【図４８Ｃ】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５Ａ】
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【図５５Ｂ】
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【図５６】
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【図５７Ａ】
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【図５７Ｂ】
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【図５７Ｃ】
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【図５７Ｄ】
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【図５８】
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【図５９Ａ】
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【図５９Ｂ】
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【図５９Ｃ】
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【外国語明細書】
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【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１０Ｈ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２４】
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【図２５】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９Ａ】
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【図２９Ｂ】
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【図２９Ｃ】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４Ａ】
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【図３４Ｂ】
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【図３５】
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【図３６Ａ】
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【図３６Ｂ】
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【図３６Ｃ】
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【図３７Ａ】
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【図３７Ｂ】
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【図３７Ｃ】
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【図３７Ｄ】
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【図３７Ｅ】
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【図３７Ｆ】
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【図３７Ｇ】
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【図３７Ｈ】
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【図３８】
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【図３９Ａ】
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【図３９Ｂ】
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【図４０Ａ】
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【図４０Ｂ】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６Ａ】
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【図４６Ｂ】
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【図４６Ｃ】
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【図４７Ａ】
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【図４７Ｂ】
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【図４８Ａ】
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【図４８Ｂ】
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【図４８Ｃ】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５Ａ】
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【図５５Ｂ】
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【図５６】
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【図５７Ａ】
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【図５７Ｂ】
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【図５７Ｃ】
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【図５７Ｄ】
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【図５８】
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【図５９Ａ】
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【図５９Ｂ】
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【図５９Ｃ】
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