(57)【要約】【課題】相変化メモリでは、相変化抵抗の低抵抗化に十分な時間が必要である。また、高抵抗化後には、そのメモリセルへの読出し動作を行う前に、十分な時間間隔が必要である。【解決手段】書込みデータレジスタＤＩＲ，出力データセレクタＤＯＳ，書込みアドレスレジスタＡＲ，アドレス比較器ＡＣＰ，フラグレジスタＦＲを設ける。書込みデータをメモリセルに書込むと共に、書込みデータレジスタにより次のライトサイクルまで保持し、その間にそのアドレスへのリードがあれば、メモリセルアレイへの読出しを止めてレジスタから読出す。【効果】サイクル時間を延ばすこと無く、相変化抵抗を低抵抗化するメモリセルへの書込み時間と、相変化抵抗を高抵抗化する書込み動作から該メモリセルへの読出し動作までの期間を長くできる。その結果、安定な書込み動作が可能になる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置された複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、
前記不揮発性メモリセルアレイに書込みデータに対応した書込み信号を供給するライトバッファと、
前記ライトバッファへ前記書込みデータを供給する入力バッファと、
前記入力バッファに接続され、前記書込みデータを保持する書込みデータレジスタとを具備することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
外部から入力されるアドレスを保持するアドレスレジスタと、
前記アドレスレジスタに保持されたアドレスと、入力されたアドレスとを比較する比較器とを更に具備し、
前記半導体装置は、前記比較器において、前記アドレスレジスタに保持されたアドレスと前記入力されたアドレスとが一致した場合、前記書込みデータレジスタに保持された前記書込みデータを出力することを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記比較器は、前記不揮発性メモリセルへ書込みを行った次の読出しアクセスにおいて、比較を行うことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記半導体装置は、前記比較器において、前記アドレスレジスタに保持されたアドレスと前記入力されたアドレスとが一致した場合に、前記不揮発性メモリアレイへの読み出し動作を行わないことを特徴とする半導体装置。
【請求項５】
請求項４において、
前記半導体装置は、読み出し動作において、前記複数のビット線のうち選択されたビット線に読み出し電圧を供給するセンスアンプブロックを更に具備し、
前記センスアンプブロックは、前記比較器において、前記比較器において、前記アドレスレジスタに保持されたアドレスと前記入力されたアドレスとが一致した場合に、前記読み出し電圧の供給をしないことを特徴とする半導体装置。
【請求項６】
請求項１において、
前記半導体装置は、アドレスの遷移を検出するアドレス遷移検出回路を更に具備することを特徴とする半導体装置。
【請求項７】
請求項１において、
前記複数の不揮発性メモリは、相変化抵抗を有することを特徴とする半導体装置。
【請求項８】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置された複数のメモリセルとを含むメモリセルアレイと、
前記メモリセルアレイに書込みデータに対応した書込み信号を供給するライトバッファと、
前記ライトバッファへ前記書込みデータを供給する入力バッファと、
前記入力バッファに接続され、前記書込みデータを保持する書込みデータレジスタと、
フラグを保持するフラグレジスタとを有し、
前記フラグは、前記書込みデータレジスタが保持している前記書込みデータが有効であるかを示すことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記フラグレジスタは、ライト動作によりセットされることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記フラグレジスタは、電源投入時にリセットされることを特徴とする半導体装置。
【請求項１１】
請求項９に記載の半導体装置において、
前記フラグレジスタは、ライト動作後に所望の時間が経過すると、リセットされることを特徴とする半導体装置。
【請求項１２】
請求項８において、
外部から入力されるアドレスを保持するアドレスレジスタと、
前記アドレスレジスタに保持されたアドレスと、次に入力されたアドレスとを比較する比較器とを更に具備し、
前記比較器は、前記フラグが前記書込みデータが有効であることを示す場合は、比較動作を行い、前記フラグが前記書込みデータが無効であることを示す場合は比較動作を行わないことを特徴とする半導体装置。
【請求項１３】
請求項８において、
前記半導体装置は、アドレスの遷移を検出するアドレス遷移検出回路を更に具備することを特徴とする半導体装置。
【請求項１４】
請求項８において、
前記複数のメモリセルの夫々は、不揮発性のメモリセルであることを特徴とする半導体装置。
【請求項１５】
請求項８において、
前記複数のメモリセルの夫々は、相変化抵抗を有することを特徴とする半導体装置。
【請求項１６】
複数のワード線と、前記複数のワード線と交差する複数のビット線と、前記複数のワード線と前記複数のビット線との交点に配置された複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、前記複数の不揮発性メモリセルに書込むための書込みデータを保持する書込みデータレジスタとを具備する半導体装置であって、
前記半導体装置は、書込みアクセスの後に読出しアクセスがあった場合、前記書込みアクセス時の第１アドレスと前記読出しアクセス時の第２アドレスとを比較し、一致した場合は、前記書込みデータレジスタに保持された書込みデータを読み出すことを特徴とする半導体装置。
【請求項１７】
請求項１６において、
前記半導体装置は、前記書込みデータが有効である場合は、比較動作を行い、前記書込みデータが無効である場合は、比較動作を行わないことを特徴とする半導体装置。
【請求項１８】
請求項１７において、
前記半導体装置は、前記書込みデータが有効か無効かを指示するフラグを有し、
前記フラグは、前記書込みアクセス時に有効とされ、所定時間経過後、無効とされることを特徴とする半導体装置。
【請求項１９】
請求項１６において、
前記半導体装置は、前記不揮発性メモリセルアレイからデータを読み出す場合は、前記複数のビット線のうち選択されたビット線に読み出し電圧を供給し、前記書込みデータレジスタに保持された書込みデータを読み出す場合は、前記読出し電圧を供給しないことを特徴とする半導体装置。
【請求項２０】
請求項１６において、
前記複数の不揮発性メモリの夫々は、相変化抵抗を有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に、相変化抵抗を利用して情報を記憶するメモリセルを用いた高速な不揮発性メモリを含む半導体装置に関する。
【０００２】
【従来の技術】
高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められており、非特許文献１で述べられている。相変化メモリでは、カルコゲナイド材料と呼ばれる相変化材料が、状態により抵抗が異なることを利用して、情報を記憶する。相変化抵抗の書き換えは、電流を流して発熱させることにより、状態を変化させて行う。セット動作とも呼ばれる低抵抗化は、比較的低温に十分な期間保つことにより、また、リセット動作と呼ばれる高抵抗化は、相変化抵抗を比較的高温とすることにより、行われる。また、相変化材料を読出し動作は、相変化抵抗の状態を変化させない範囲で電流を流して行う。
【０００３】
非特許文献２には、相変化抵抗の特性について述べられている。さらに、非特許文献３には、相変化抵抗とＮＭＯＳトランジスタにより構成されたメモリセルについて述べられている。
【０００４】
これらの文献で、高速なＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）に留まらず、不揮発性のＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の可能性も述べられており、ＲＯＭとＲＡＭの機能を併せ持つ統合型メモリの実現も言及されている。同様な高速不揮発性メモリとして、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）とＭＲＡＭ（Ｍａｇｎｅｔｉｃ  ＲＡＭ）も開発されている。ＦｅＲＡＭは、強誘電体キャパシタの面積を小さくすることが難しく、セル面積を小さくすることが困難である。また、ＭＲＡＭは、磁気抵抗の変化率が小さいため、読み出し信号量が小さく高速読み出し動作が困難である。一方、相変化メモリは、相変化抵抗の電極面積が小さい方が、小さな電力で相変化抵抗を相変化させられるため、スケーリングが容易である。また、相変化抵抗は、ＭＲＡＭの磁気抵抗に比べて、大きく変化するため、高速な読み出し動作が実現できる。これらの理由から、相変化メモリによる高速不揮発性メモリの実現が期待されている。
【非特許文献１】
アイ・イー・イー・イー、インターナショナル・ソリッドステート・サーキッツ・コンファレンス、ダイジェスト・オブ・テクニカル・ペーパーズ、第２０２頁から第２０３頁（２００２年）（２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．  ２０２−２０３．）
【非特許文献２】
アイ・イー・イー・イー、インターナショナル・エレクトロン・デバイシズ・ミーティング、テクニカル・ダイジェスト、第９２３頁から第９２６頁（２００２年）（２００２  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ，  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  ｐｐ．  ９２３−９２６．）
【非特許文献３】
ノンボラタイル・セミコンダクタ・メモリ・ワークショップ、ダイジェスト・オブ・テクニカル・ペーパーズ、第９１頁から第９２頁（２００３年）（２００３  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｗｏｒｋｓｈｏｐ，  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ，  ｐｐ．  ９１−９２．）
【０００５】
【発明が解決しようとする課題】
相変化メモリをＲＡＭとして用いるためには、書き込み時間が問題となる。低抵抗化では、十分な時間、例えば２０ｎｓ程度は、相変化抵抗に電流を流し続けなければならない。また、高抵抗化後には、そのメモリセルへの読出し動作を行う前に、相変化抵抗の状態が安定するよう、十分な時間、例えば２０ｎｓ程度、間隔をあけなければならない。
【０００６】
相変化メモリを不揮発性ＲＡＭとして導入する際、システムの変更が小さくすむよう、低電力ＲＡＭのスペックに整合させることが望ましい。現在、低電力ＲＡＭとしては低電力ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）が広く用いられている。その一般的なスペックに対し、ＳＲＡＭのメモリアレイを相変化メモリのメモリアレイで置き換えただけでは、上記のような相変化メモリの動作上の課題を満足できない。即ち、低抵抗化を行う書込み動作直後に同じメモリセルへアクセスを行うには書込みに十分な時間が必要なため、また、高抵抗化を行う書込み動作直後に同じメモリセルから読み出しを行う場合は、相変化抵抗の状態を安定させる十分な時間が必要なため、低電力ＳＲＡＭと同程度の高速アクセスを実現することが困難となる。
【０００７】
そこで、本願発明の目的は、短い動作サイクル時間で、相変化メモリの安定動作を可能とし、高集積な高速不揮発性メモリを実現することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するための本発明の代表的な手段は、複数のワード線と、複数のワード線と交差する複数のビット線と、複数のワード線と複数のビット線との交点に配置された複数の不揮発性メモリセルとを含む不揮発性メモリセルアレイと、不揮発性メモリセルアレイに書込みデータに対応した書込み信号を供給するライトバッファと、ライトバッファへ書込みデータを供給する入力バッファと、入力バッファに接続され、書込みデータを保持する書込みデータレジスタとを具備することである。
【０００９】
更に望ましくは、外部から入力されるアドレスを保持するアドレスレジスタと、前記アドレスレジスタに保持されたアドレスと、入力されたアドレスとを比較する比較器とを更に具備し、比較器において、アドレスレジスタに保持されたアドレスと入力されたアドレスとが一致した場合、書込みデータレジスタに保持された前記書込みデータを出力することである。
【００１０】
更に望ましくは、比較器は、不揮発性メモリセルへ書込みを行った後の読出しアクセスにおいて、比較を行うことである。
【００１１】
【発明の実施の形態】
以下、本発明の実施例について図面を用いて詳細に説明する。実施例の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。図面で、ＰＭＯＳトランジスタにはボディに矢印の記号を付すことで、ＮＭＯＳトランジスタと区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。また、特に断りの無い場合、信号のロウレベルを’０’，ハイレベルを’１’とする。
（第１の実施例）
図１は、本発明による非同期式相変化メモリの構成例の要部ブロック図である。特に制限されないが、非同期式相変化メモリでは、制御信号の状態に応じて、また、アドレスの遷移を検出して動作を行う。ここで、本発明における非同期式相変化メモリでは、書込みデータレジスタＤＩＲ，出力データセレクタＤＯＳ，書込みアドレスレジスタＡＲ，アドレス比較器ＡＣＰ，フラグレジスタＦＲを設けていることが特長である。コマンドバッファＣＢ，制御信号発生回路ＣＰＧ，アドレスバッファＡＢ，アドレス遷移検知回路ＡＴＤ，ロウプリデコーダＲＰＤ，カラムプリデコーダＣＰＤ，入力バッファＤＩＢ，出力バッファＤＯＢ，センスアンプブロックＳＡ，ライトバッファブロックＷＢを有し、さらにメモリセルアレイＭＣＡに対応してロウデコーダＲＤＥＣ，ワードドライバＷＤ，カラムデコーダＣＤＥＣ，カラムセレクタＣＳＥＬが設けられている。ここでは、メモリセルアレイＭＣＡを１個しか示していないが、メモリセル容量に応じて、メモリセルアレイＭＣＡを複数個としても良い。この図では簡単のため、欠陥救済回路などは省略している。
【００１２】
図２は、メモリセルアレイＭＣＡの構成例を示している。メモリセルＭＣが、ワードドライバＷＤに接続されたワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…と、カラムセレクタＣＳＥＬに接続されたビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…の交点に設けられる。また、ソース線ＳＬ０１，ＳＬ２３，…が設けられ、接地電圧ＶＳＳに接続される。各メモリセルＭＣは、相変化抵抗ＰＣＲとメモリセルトランジスタＭＴにより構成される。相変化抵抗ＰＣＲの一端はビット線に接続され、他端はメモリセルトランジスタＭＴのソース・ドレインの一方に接続される。相変化抵抗は、例えば、ゲルマニウム，アンチモン，テルルなどを含有したカルコゲナイド材料からなる。メモリセルトランジスタのソース・ドレインの他方は、ソース線に接続され、ゲートはワード線に接続される。ここでは簡単のため示していないが、必要に応じて、読出し時の参照信号を発生するためのダミーセルも設けられる。また、ここではメモリセルトランジスタとしてＮＭＯＳトランジスタを示しているが、ＰＭＯＳトランジスタやバイポーラトランジスタの使用も可能である。ただし、高集積化の観点からＭＯＳトランジスタが望ましく、ＰＭＯＳトランジスタに比べ、オン状態でのチャネル抵抗の小さいＮＭＯＳトランジスタが好適である。以下では、メモリセルトランジスタとしてＮＭＯＳトランジスタを用いる場合の電圧関係で、動作などを説明する。なお、ビット線はデータ線とも呼ばれている。
【００１３】
各回路ブロックは、以下のような役割を果たす。制御信号発生回路ＣＰＧは、コマンドバッファＣＢが取り込む外部からの制御信号ＣＭＤに応じて、書込みデータレジスタＤＩＲ，出力データセレクタＤＯＳ，書込みアドレスレジスタＡＲ，アドレス比較器ＡＣＰ，フラグレジスタＦＲ，  入力バッファＤＩＢ，出力バッファＤＯＢ，センスアンプブロックＳＡ，ライトバッファブロックＷＢなどを制御する制御信号ＣＴＬを発生する。アドレスバッファＡＢは、外部からのアドレスＡＤＲを取り込み、内部アドレスＡＩを、書込みアドレスレジスタＡＲ，アドレス比較器ＡＣＰ，アドレス遷移検知回路ＡＴＤ，ロウプリデコーダＲＰＤ，カラムプリデコーダＣＰＤへ送る。アドレス遷移検知回路ＡＴＤは、内部アドレスＡＩの遷移を検知し、アドレス遷移信号ＡＴを制御信号発生回路ＣＰＧへ出力する。具体的には、アドレスの各ビットについて変化を検出する論理をとり、それらの論理和をとってアドレス遷移信号ＡＴとする。書込みアドレスレジスタＡＲは、次の書込み動作まで、書込み動作を行うアドレスを保持し、保持書込みアドレスＡＳをアドレス比較器ＡＣＰに出力する。フラグレジスタＦＲは、書込みアドレスレジスタＡＲが保持している保持書込みアドレスＡＳが有効か示すフラグＦＬＧを出力する。アドレス比較器ＡＣＰは、フラグＦＬＧが’１’の場合、内部アドレスＡＩと保持書込みアドレスＡＳを比較し、アドレス一致信号ＡＨを、センスアンプブロックＳＡと出力データセレクタＤＯＳに出力する。具体的には、アドレスの各ビットについて、内部アドレスＡＩと保持書込みアドレスＡＳとでエクスクルーシブＮＯＲ（排他的論理和の否定）をとり、それらの論理積をとってアドレス一致信号ＡＣＰとする。フラグＦＬＧが’０’の場合には、不一致として、アドレス一致信号ＡＨを’０’にする。
【００１４】
ロウアドレスプリデコーダＸＰＤは、ロウアドレスをプリデコードし、ロウプリデコードアドレスＲＰＡをロウデコーダＲＤＥＣへ出力する。ロウデコーダＲＤＥＣが、ロウプリデコードアドレスＲＰＡをさらにデコードし、それに応じてワードドライバＷＤが、メモリセルアレイＭＣＡ中のワード線を選択的に駆動する。カラムアドレスプリデコーダＹＰＤは、カラムアドレスをプリデコードして、カラムプリデコードアドレスＣＰＡをカラムデコーダＣＤＥＣへ出力する。カラムデコーダＣＤＥＣが、カラムプリデコードアドレスＣＰＡをさらにデコードし、それに応じてカラムセレクタＣＳＥＬが、メモリセルアレイＭＣＡ中のビット線を選択的に入出力線ＩＯに接続する。
【００１５】
入力バッファＤＩＢは、外部との入出力データＤＱのデータを所望のタイミングで取り込み、入力データＤＩを書込みデータレジスタＤＩＲ，ライトバッファブロックＷＢへ送る。書込みデータレジスタＤＩＲは、次の書込み動作まで、書込みデータを保持し、保持書込みデータＤＲを出力データセレクタＤＯＳに出力する。ライトバッファブロックＷＢは、書込み動作のため、入力データＤＩに応じて、入出力線ＩＯを駆動する。センスアンプブロックＳＡは、同時に動作するビット数に応じた個数のセンスアンプを含んでなり、読出し動作のため、入出力線ＩＯの信号を増幅して判別し、読出しデータＤＯを出力する。出力データセレクタＤＯＳは、アドレス一致信号ＡＨに応じて、読出しデータＤＯと保持書込みデータＤＲのいずれかを選択し、出力データＤＳとして出力する。出力バッファＤＯＢは、入出力データＤＱへ所望のタイミングで、出力データＤＳを出力する。
【００１６】
以上に示した構成により、従来の非同期ＳＲＡＭと同様な制御で用いることができる。ここで、書込みデータをメモリセルに書込むと共に、書込みデータレジスタに記憶し、次のライトサイクルまで保持する。次のライトサイクルまでの間に、そのアドレスへのリードがあれば、メモリアレイへの読出しアクセスを止めて書込みデータレジスタから読出す。これにより、サイクル時間を延ばすこと無く、同一メモリセルへの書込み動作から読出し動作までの期間を長くできる。書込み直後の不安定な状態のメモリセルへ読出しを行わないため、安定な動作が可能になる。言い換えれば、同一メモリセルでの高抵抗化から読出しまでの期間が、サイクル時間を律速する事が無く、サイクル時間を短縮することができる。
【００１７】
以下では、図１に示した回路ブロックの中で特徴的なものについて説明する。図３は、図１中のカラムセレクタＣＳＥＬの構成例を示している。これは、メモリセルアレイから２ビットずつメモリセルを選択して動作させる場合の例である。同時に選択するメモリセル数が異なっていても同様に構成できる。ビット線２本毎に、カラムスイッチＣＳＬ２が設けられ、カラムデコーダＣＤＥＣが出力するカラム選択信号により制御され、ビット線を２本ずつ、入出力線ＩＯ０，ＩＯ１に接続する。カラム選択信号は、ＣＯ１ｂとＣ０１ｔ，Ｃ２３ｂとＣ２３ｔ，…と、互いに相補な信号である。カラムスイッチＣＳＬ２は、４個のＮＭＯＳトランジスタＭＮＰ０，ＭＮＰ１，ＭＮＳ０，ＭＮＳ１と、２個のＰＭＯＳトランジスタＭＰＳ０，ＭＰＳ１からなる。ＮＭＯＳトランジスタＭＮＰ０，ＭＮＰ１は、非選択のビット線を、接地電圧ＶＳＳに保持する。ＮＭＯＳトランジスタＭＭＮＳ０，ＭＮＳ１とＰＭＯＳトランジスタＭＰＳ０，ＭＰＳ１は、２個のＣＭＯＳパスゲートを構成し、選択されたビット線を入出力線ＩＯ０，ＩＯ１に接続する。このように、ＣＭＯＳパスゲートを用いることにより、広い電圧範囲で、ビット線と入出力線を低抵抗で接続できる。これにより、ビット線の印加電圧の範囲を広くとり、読出し動作と書込み動作の低抵抗化及び高抵抗化を相変化抵抗に流れる電流値で分ける際に、マージンが確保できる。
【００１８】
図４は、図１中のライトバッファブロックＷＢの構成例を示している。書込みパルス発生回路ＷＰＧと、２個のライトバッファＷＢ１からなる。これも、メモリセルアレイ中の２個のメモリセルへ同時に書込む場合の例である。同時に書込むメモリセル数に応じて、ライトバッファＷＢ１を設ければ、他のメモリセル数にも対応できる。書込みパルス発生回路ＷＰＧは、低抵抗化用と高抵抗化用のパルスを発生し、書込みパルス線ＷＰ０とＷＰ１にそれぞれ出力する。ライトバッファＷＢ１は、３個のインバータと２個の２入力ＮＡＮＤゲートと、２個のＮＭＯＳトランジスタＭＮＣ１，ＭＮＣ０と２個のＰＭＯＳトランジスタからなる２個のＣＭＯＳパスゲートで構成される。書込み制御信号ＷＲＩＴにより活性化され、書込みデータＤＩ０，ＤＩ１に応じて、書込みパルス線ＷＰ０，ＷＰ１に入出力線ＩＯ０，ＩＯ１を接続する。ここでＣＭＯＳパスゲートを用いることにより、書込みパルス発生回路ＷＰＧによって、入出力線ＩＯ０，ＩＯ１の立下りで接地電圧まで駆動することを可能にしている。これにより、入出力線の寄生容量に充電された電荷が、ビット線及びメモリセルを通じて放電されることを防止し、ビット線電流のパルス波形の立下りを急峻にでき、安定な書込み動作を実現できる。
【００１９】
図５は、図１中のフラグレジスタＦＲの構成例を示している。２個の２入力ＮＯＲゲートをたすきがけにしたセット・リセット型ラッチＳＲＬと、インバータで構成される。電源投入時に、パワー・オン・リセット信号ＰＯＲにより、ラッチＳＲＬがリセットされ、フラグＦＬＧが’０’となる。その後、最初の書き込み動作の際に、書込み制御信号ＷＲＩＴにより、ラッチＳＲＬがセットされ、フラグＦＬＧが’１’となる。このパワー・オン・リセット信号ＰＯＲは、周知のパワー・オン・リセット回路により、電源の立上りを検出して発生する。
【００２０】
不揮発性ＲＡＭでは、電源投入直後から電源遮断前に書込んでいたデータを読み出す場合があり得る。電源遮断により、図１中の書込みアドレスレジスタＡＲが保持している保持書込みアドレスＡＳと、書込みデータレジスタＤＩＲが保持している保持書込みデータＤＲがリセットされる。そのため、リセットされた保持書込みアドレスＡＳのアドレスに対する読出しで、保持書込みデータＤＲを出力データとすることを防止しなければならない。図５のようなフラグレジスタを用いることにより、電源投入後に書込み動作を行い保持書込みアドレスＡＳと保持書込みデータＤＲが有効になるまで、フラグＦＬＧが’０’となり、常にメモリセルアレイからの読出し動作を行うようにできる。
【００２１】
ラッチＳＲＬの２個のＮＯＲゲートのトランジスタ寸法を適当に調整すれば、パワー・オン・リセット信号ＰＯＲの代わりに接地電圧ＶＳＳをラッチＳＲＬに入力しても、同様な機能を実現できる。その場合、パワー・オン・リセット信号ＰＯＲの配線が容易になる。さらに、場合によっては、パワー・オン・リセット回路が不要になる。
【００２２】
図６は、フラグレジスタＦＲの別な構成例を示している。セット・リセット型ラッチＳＲＬ、インバータ、遅延回路ＤＬＳと２個のインバータと２入力ＮＡＮＤゲートからなるショットパルス発生回路ＳＰＧ、遅延回路ＤＬＹで構成される。書込み制御信号ＷＲＩＴにより、ラッチＳＲＬがセットされ、フラグＦＬＧが’１’となる。その後、遅延回路ＤＬＹの出力であるフィードバック信号ＷＦＢにより、ラッチＳＲＬがリセットされ、フラグＦＬＧが’０’となる。遅延回路ＤＬＹには、メモリセルの相変化抵抗に高抵抗化のパルスを印加した後、読出し動作を安定的に動作させることができるまでの時間に応じた遅延時間を持たせる。遅延回路ＤＬＳには、フィードバック信号ＷＦＢが、書込み制御信号ＷＲＩＴよりもパルス幅が短くなるような遅延時間を持たせる。これにより、書込み制御信号ＷＲＩＴとフィードバック信号ＷＦＢが同時に’１’となった場合に誤動作する恐れを回避できる。
【００２３】
図５に示したフラグレジスタで用いているパワー・オン・リセット信号は、電源投入時の電源電圧の立ち上げ方次第では’１’にならなかったり、逆に電源バンプで’１’になってしまったりする恐れがある。図６のフラグレジスタでは、書込み後の時間でフラグＦＬＧをリセットするため、電源投入後に一定時間が経過すれば確実にフラグＦＬＧが’０’となる。そのため、電源投入後に読出し動作が可能となるまでの時間が長くなるが、誤動作の恐れがなくなる。
【００２４】
以上に説明してきた非同期式相変化メモリの動作を、以下で説明する。図７は、ライト動作のタイミングの例を示している。外部アドレスＡＤＲの遷移に応じて、アドレス遷移検知回路ＡＴＤがアドレス遷移信号ＡＴにパルスを発生し、ワード線ＷＬ（図２中のＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，…）が切換えられる。制御信号ＣＭＤの一部であるチップ・セレクト・バー信号ＣＳｂとライト・エネーブル・バー信号ＷＥｂがロウレベルとなることにより、書込み制御信号ＷＲＩＴが’１’となり、書込み動作が行われる。これにより、フラグＦＬＧが’１’となる。入出力データＤＱへの入力Ｄｉｎに応じて、選択されたビット線ＢＬ（図２中のＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３，…）を駆動する。ここで、入力Ｄｉｎが’０’であれば、ビット線ＢＬをセット電圧ＶＳＥＴに駆動するが、’１’であれば、ビット線ＢＬを接地電圧ＶＳＳに保つ。チップ・セレクト・バー信号ＣＳｂとライト・エネーブル・バー信号ＷＥｂのいずれかがハイレベルとなり、ライト動作の期間が終了する際に、書込みアドレスレジスタＡＲと書込みデータレジスタＤＩＲが、内部アドレスＡＩと入力データＤＩを取り込む。また、入力Ｄｉｎが’１’であれば、ビット線ＢＬをリセット電圧ＶＲＳＴに駆動する。高抵抗化のパルスが所望のパルス幅となるように、書込み制御信号ＷＲＩＴが’０’となり、ビット線ＢＬを接地電圧ＶＳＳに戻して書込み動作が終了する。なお、ここではＤｉｎが１ビットであるかのように説明したが、複数ビットの場合には、ビット毎にデータに応じた動作を行う。以下で他の動作タイミングについても、同様に簡単化して説明する。
【００２５】
一般的な非同期ＳＲＡＭのスペックでは、ライト動作の期間が終了する際に、入力Ｄｉｎがバリッドであることが確定する。図７の動作では、入力Ｄｉｎが’０’であれば、そのままビット線を駆動して、低抵抗化の期間を確保している。一方、入力Ｄｉｎが’１’であれば、バリッドであることが確定してからビット線を駆動して、ビット線を駆動するパルス幅を短くし、選択メモリセルの相変化抵抗の周囲が必要以上に温度が上昇して冷却時間が延びてしまうことを防止している。その結果、’０’に対しても’１’に対しても、安定な書込み動作が実現できる。また、このように高抵抗化のパルス幅を限定することにより、不要な書込み電流を流さないため、低電力な書込み動作を実現できる。
【００２６】
図８は、リード動作のタイミングの例を示している。図７に示したライト動作と同様に、外部アドレスＡＤＲの遷移に応じて、ワード線ＷＬが切換えられる。フラグＦＬＧが’１’の場合、アドレス遷移信号ＡＴのパルスにより、アドレス比較器ＡＣＰが活性化され、内部アドレスＡＩと保持書込みアドレスＡＳを比較し、アドレス一致信号ＡＨを出力する。アドレス一致信号ＡＨが’０’の場合、センスアンプが入出力線ＩＯ及びカラムセレクタＣＳＥＬを通じて、所望の期間、選択されたビット線ＢＬに読出し電圧ＶＲＥＤを供給すると共に、流れる電流の大小からデータを判別する。データセレクタＤＯＳは、センスアンプブロックの出力である読出しデータＤＯを、出力データＤＳとして出力する。アドレス一致信号ＡＨが’１’の場合、センスアンプが待機状態を保ち、ビット線ＢＬは接地電圧ＶＳＳに保たれる。データセレクタＤＯＳは、保持書込みデータＤＲを出力データＤＳとして出力する。制御信号ＣＭＤの一部であるチップ・セレクト・バー信号ＣＳｂとアウトプット・エネーブル・バー信号ＷＥｂがロウレベルとなることにより、出力バッファが活性化し、入出力データＤＱを出力データＤＳに応じた出力Ｄｏｕｔに駆動する。チップ・セレクト・バー信号ＣＳｂとライト・エネーブル・バー信号ＷＥｂのいずれかがハイレベルとなり、リード動作の期間が終了することにより、出力バッファＤＯＢはハイ・インピーダンス状態となる。
【００２７】
このようにアドレス一致信号ＡＨでビット線への電圧供給を制御することで、高抵抗化直後の相変化抵抗に電圧が印加されて状態が不安定になることを防止できる。非同期ＳＲＡＭのスペックでも、アドレス遷移検知回路を用いることにより、アドレス遷移毎のアドレス比較を制御できる。
（第２の実施例）
図９は、本発明による同期式相変化メモリの構成例の要部ブロック図である。特に制限されないが、同期式相変化メモリでは、外部クロック信号に基づいて、コマンドやアドレスを取り込み動作を行う。本願における同期式相変化メモリでは、図１に示した非同期式相変化メモリの構成例と同様に、書込みデータレジスタＤＩＲ，出力データセレクタＤＯＳ，書込みアドレスレジスタＡＲ，アドレス比較器ＡＣＰ，フラグレジスタＦＲを設けている。クロックバッファＣＫＢを有し、コマンドバッファＣＢ，コマンドデコーダＣＤ，アドレスバッファＡＢ，ロウプリデコーダＲＰＤ，カラムプリデコーダＣＰＤ，入力バッファＤＩＢ，出力バッファＤＯＢ，センスアンプブロックＳＡ，ライトバッファブロックＷＢを有し、さらにメモリセルアレイＭＣＡに対応してロウデコーダＲＤＥＣ，ワードドライバＷＤ，カラムデコーダＣＤＥＣ，カラムセレクタＣＳＥＬが設けられている。メモリセルアレイＭＣＡは、図２に示したように構成され、図９では１個しか示していないが、複数個としても良い。
【００２８】
各回路ブロックは、以下のような役割を果たす。クロックバッファＣＫＢは、外部クロックＣＬＫを受けて、内部クロックＣＬＫＩを出力する。この内部クロックＣＬＫＩにより制御され、コマンドデコーダＣＤは、コマンドバッファＣＢが取り込む外部からの制御信号ＣＭＤに応じて、各回路ブロックの動作を制御する制御信号ＣＴＬを発生する。アドレスバッファＡＢは、内部クロックＣＬＫＩに応じて、外部からのアドレスＡＤＲを取り込み、内部アドレスＡＩを出力する。図１に示した非同期式相変化メモリの例と同様に、書込みアドレスレジスタＡＲは、次の書込み動作まで、書込み動作を行うアドレスを保持し、保持書込みアドレスＡＳをアドレス比較器ＡＣＰに出力する。フラグレジスタＦＲは、書込みアドレスレジスタＡＲが保持している保持書込みアドレスＡＳが有効か示すフラグＦＬＧを出力する。アドレス比較器ＡＣＰは、フラグＦＬＧが’１’の場合、内部アドレスＡＩと保持書込みアドレスＡＳを比較し、アドレス一致信号ＡＨを、センスアンプブロックＳＡと出力データセレクタＤＯＳに出力する。
【００２９】
ロウアドレスプリデコーダＸＰＤは、ロウプリデコードアドレスＲＰＡをロウデコーダＲＤＥＣへ出力し、ロウデコーダＲＤＥＣが、ロウプリデコードアドレスＲＰＡをさらにデコードし、それに応じてワードドライバＷＤが、メモリセルアレイＭＣＡ中のワード線を選択的に駆動する。また、カラムアドレスプリデコーダＹＰＤは、カラムプリデコードアドレスＣＰＡをカラムデコーダＣＤＥＣへ出力し、カラムデコーダＣＤＥＣが、カラムプリデコードアドレスＣＰＡをさらにデコードし、それに応じてカラムセレクタＣＳＥＬが、メモリセルアレイＭＣＡ中のビット線を選択的に入出力線ＩＯに接続する。
【００３０】
入力バッファＤＩＢは、外部との入出力データＤＱのデータを、内部クロックＣＬＫＩに応じたタイミングで取り込み、入力データＤＩを書込みデータレジスタＤＩＲ，ライトバッファブロックＷＢへ送る。書込みデータレジスタＤＩＲは、次の書込み動作まで、書込みデータを保持し、保持書込みデータＤＲを出力データセレクタＤＯＳに出力する。ライトバッファブロックＷＢは、書込み動作で入力データＤＩに応じて、入出力線ＩＯを駆動する。センスアンプブロックＳＡは、読出し動作で入出力線ＩＯの信号を増幅して判別し、読出しデータＤＯを出力する。出力データセレクタＤＯＳは、アドレス一致信号ＡＨに応じて、読出しデータＤＯと保持書込みデータＤＲのいずれかを選択し、出力データＤＳとして出力する。出力バッファＤＯＢは、内部クロックＣＬＫＩに応じて、出力データＤＳを入出力データＤＱへ出力する。
【００３１】
図１０は、ライト動作のタイミングの例を示している。外部クロックＣＬＫの立上り毎に、コマンドデコーダＣＤが制御信号ＣＭＤを判断する。ライトコマンドＷが与えられることにより、アドレスＡＤＲをアドレスバッファＡＢに取り込み、ワード線ＷＬが選択される。書込み制御信号ＷＲＩＴが’１’となり、フラグＦＬＧが’１’となる。入出力データＤＱへの入力Ｄｉｎも入力バッファＤＩＢに取り込まれ、選択されたビット線ＢＬを駆動する。ここで、入力Ｄｉｎが’０’であれば、ビット線ＢＬをセット電圧ＶＳＥＴに駆動し、’１’であれば、ビット線ＢＬをリセット電圧ＶＲＳＴに駆動する。入力Ｄｉｎに応じた所望の時間だけビット線を駆動した後、ビット線ＢＬを接地電圧ＶＳＳに戻し、ワード線ＷＬも接地電圧ＶＳＳに戻して書込み動作が終了する。
【００３２】
図７に示した非同期式の動作の例と異なり、バリッドな入力Ｄｉｎが、ライトコマンドＷと同時に取り込まれる。そこで、入力Ｄｉｎが’０’の場合に、ビット線ＢＬをセット電圧ＶＳＥＴに駆動している時間を長くして、相変化抵抗を十分に低抵抗化できる。また、入力Ｄｉｎが’１’の場合に、すぐにビット線ＢＬをリセット電圧ＶＲＳＴに駆動し、早く相変化抵抗の高抵抗化が完了できる。その結果、高抵抗化からそのセルの読出し動作の間隔を、さらに長くできる。
【００３３】
図１１は、リード動作のタイミングの例を示している。ここでは、レイテンシが２の場合を示している。リードコマンドＲが与えられることにより、ライト動作と同様に、アドレスＡＤＲをアドレスバッファＡＢに取り込み、ワード線ＷＬが選択される。また、アドレス比較器ＡＣＰにより、内部アドレスＡＩと保持書込みアドレスＡＳを比較し、アドレス一致信号ＡＨを出力する。図８に示した動作と同様に、アドレス一致信号ＡＨが’０’の場合、センスアンプが、選択されたビット線ＢＬに読出し電圧ＶＲＥＤを供給すると共に、流れる電流の大小からデータを判別する。データセレクタＤＯＳは、読出しデータＤＯを出力データＤＳとして出力する。アドレス一致信号ＡＨが’１’の場合、センスアンプが待機状態を保ち、ビット線ＢＬは接地電圧ＶＳＳに保たれ、データセレクタＤＯＳが保持書込みデータＤＲを出力データＤＳとして出力する。外部クロックＣＬＫの次の立上りに応じて、出力バッファが活性化し、入出力データＤＱを出力データＤＳに応じた出力Ｄｏｕｔに駆動する。さらに次の立上りに応じて、出力バッファＤＯＢはハイ・インピーダンス状態となる。
【００３４】
このように、外部クロックＣＬＫに応じたタイミングで、内部回路を制御することにより、アドレス比較などのタイミング制御が容易になる。
【００３５】
また、同期式メモリとすることにより、外部クロックＣＬＫと同期してコマンドやアドレスの取り込み及びデータの入出力を行う同期式メモリとすることにより、高い周波数での動作が可能であり、高データレートが実現できる。本発明による相変化メモリは、ＳＲＡＭやＤＲＡＭについて開発されている各種の高速メモリ方式が応用できる。例えば、複数サイクルの連続した動作を一つのコマンドで制御するバースト動作も容易に実現できる。
（第３の実施例）
図１２は、本発明による非同期式相変化メモリの別な構成例の要部ブロック図である。書込みデータレジスタを第１の書込みデータレジスタＤＩＲ１と第２の書込みデータレジスタＤＩＲ２の２段、書込みアドレスレジスタを第１の書込みアドレスレジスタＡＲ１と第２の書込みアドレスレジスタＡＲ２の２段としたことが特長である。アドレス比較器ＡＣ２は、内部アドレスＡＩを、第１の保持書込みアドレスＡＳ１及び第２の保持書込みアドレスＡＳ２と比較し、それぞれと一致しているかを示すアドレス一致信号ＡＨ２を出力する。出力データセレクタＤＳ３は、アドレス一致信号ＡＨ２により制御され、読出しデータＤＯ，第１の保持書込みデータＤＲ１，第２の保持書込みデータＤＲ２から選択して、出力データＤＳを出力する。内部アドレスＡＩと第１の保持書込みアドレスＡＳ１が一致する場合には、第１の保持書込みデータＤＲ１を選択する。内部アドレスＡＩと第１の保持書込みアドレスＡＳ１が一致せず、内部アドレスＡＩと第２の保持書込みアドレスＡＳ２が一致する場合には、第２の保持書込みデータＤＲ１を選択する。内部アドレスＡＩが、第１の保持書込みアドレスＡＳ１と第２の保持書込みアドレスＡＳ２のいずれとも一致しなければ、読出しデータＤＯを選択する。なお、ライト動作が同じアドレスに連続して行われると、第１の保持書込みアドレスＡＳ１と第２の保持書込みアドレスＡＳ２が同じになり、内部アドレスＡＩと両方が一致する場合がある。その場合、後から入力されたデータである。第１の保持書込みデータＤＲ１を選択する。
【００３６】
図１に示した構成例と同様に、フラグレジスタＦＲ，コマンドバッファＣＢ，制御信号発生回路ＣＰＧ２，アドレスバッファＡＢ，アドレス遷移検知回路ＡＴＤ，ロウプリデコーダＲＰＤ，カラムプリデコーダＣＰＤ，入力バッファＤＩＢ，出力バッファＤＯＢ，センスアンプブロックＳＡ，ライトバッファブロックＷＢを有し、さらにメモリセルアレイＭＣＡに対応してロウデコーダＲＤＥＣ，ワードドライバＷＤ，カラムデコーダＣＤＥＣ，カラムセレクタＣＳＥＬも設けられている。これらは、図１について説明したように動作する。ライト動作とリード動作は、図１に示した構成例と同様に、図７と図８に示したように行う。
【００３７】
この構成例では、書込みデータをメモリセルに書込むと共に、書込みデータレジスタに記憶し、次の次のライトサイクルまで保持する。次の次のライトサイクルまでの間に、そのアドレスへのリードがあれば、メモリアレイへの読出しアクセスを止めてレジスタから読出す。これにより、同一メモリセルへの書込み動作から読出し動作までの期間の間に、少なくとも書込みサイクルが１回入る。そのため、図１に示した構成例よりもさらに、同一メモリセルへの書込み動作から読出し動作までの期間を長くでき、より安定な動作が可能になる。
【００３８】
ここでは、非同期式相変化メモリの構成例を示したが、図９に示したような同期式相変化メモリでも、書込みデータレジスタと書込みアドレスレジスタを２段とすることもできる。その場合にも、同一メモリセルへの書込み動作から読出し動作までの期間を、さらに長くする効果が得られる。
（第４の実施例）
図１３は、本発明による非同期式相変化メモリのさらに別な構成例の要部ブロック図である。レイトライトと呼ばれている書込み動作を行うことが特長である。図１２に示した構成例と同様に、書込みデータレジスタを第１の書込みデータレジスタＤＲＬと第２の書込みデータレジスタＤＲＤの２段、書込みアドレスレジスタを第１の書込みアドレスレジスタＡＲＬと第２の書込みアドレスレジスタＡＲＤの２段としている。ただし、図１２に示した構成例とは異なり、第１の書込みデータレジスタＤＲＬと第１の書込みアドレスレジスタＡＲＬは、レイトライト動作用である。アドレスセレクタＡＳＬが設けられ、リード動作では内部アドレスＡＩを、ライト動作では第１の保持書込みアドレスＡＬを、選択アドレスＡＯとしてロウプリデコーダＲＰＤ，カラムプリデコーダＣＰＤへ出力する。また、第１の保持書込みデータＤＬが、ライトバッファブロックＷＢに送られる。図１２に示した実施例と同様に、アドレス比較器ＡＣ２は、内部アドレスＡＩを、第１の保持書込みアドレスＡＬ及び第２の保持書込みアドレスＡＤと比較し、それぞれと一致しているかを示すアドレス一致信号ＡＨ２を出力する。出力データセレクタＤＳ３は、アドレス一致信号ＡＨ２により制御され、読出しデータＤＯ，第１の保持書込みデータＤＬ，第２の保持書込みデータＤＤから選択して、出力データＤＳを出力する。また、フラグレジスタＦＲ，コマンドバッファＣＢ，制御信号発生回路ＣＰＧＬ，アドレスバッファＡＢ，アドレス遷移検知回路ＡＴＤ，ロウプリデコーダＲＰＤ，カラムプリデコーダＣＰＤ，入力バッファＤＩＢ，出力バッファＤＯＢ，センスアンプブロックＳＡ，ライトバッファブロックＷＢを有し、さらにメモリセルアレイＭＣＡに対応してロウデコーダＲＤＥＣ，ワードドライバＷＤ，カラムデコーダＣＤＥＣ，カラムセレクタＣＳＥＬも設けられている。これらは、図１について説明したように動作する。
【００３９】
図１４は、ライト動作のタイミングの例を示している。外部アドレスＡＤＲの遷移に応じて、アドレス遷移信号ＡＴにパルスが発生すると共に、内部アドレスＡＩ及び選択アドレスＡＯが切換り、ワード線ＷＬが切換えられる。ここで、制御信号ＣＭＤの一部であるチップ・セレクト・バー信号ＣＳｂとライト・エネーブル・バー信号ＷＥｂがロウレベルとなることにより、書込み制御信号ＷＲＩＴが’１’となり、書込み動作が行われる。これにより、アドレスセレクタＡＳＬが、第１の保持書込みアドレスＡＬを選択アドレスＡＯとして出力し、ワード線ＷＬが再び切換る。また、フラグＦＬＧが’１’となる。ライトバッファブロックＷＢは、第１の保持書込みデータＤＬに応じて、選択されたビット線ＢＬを駆動する。ここで、保持書込みデータＤＬが’０’であれば、ビット線ＢＬをセット電圧ＶＳＥＴに駆動し、’１’であれば、所望の時間だけビット線ＢＬをリセット電圧ＶＲＳＴに駆動する。チップ・セレクト・バー信号ＣＳｂとライト・エネーブル・バー信号ＷＥｂのいずれかがハイレベルとなり、ライト動作の期間が終了する際に、第１の書込みアドレスレジスタＡＲＬと第１の書込みデータレジスタＤＲＬが、内部アドレスＡＩと入力データＤＩを取り込み、第２の書込みアドレスレジスタＡＲＤと第２の書込みデータレジスタＤＲＤが、第１の保持書込みアドレスＡＬと第１の保持書込みデータＤＬを取り込む。ビット線ＢＬを接地電圧ＶＳＳに戻して書込み動作が終了する。
【００４０】
入力Ｄｉｎがバリッドであることがライト動作の期間が終了する際に確定する場合にも、このようなレイトライト動作を行うことにより、確定済みのデータを書込むことができる。そのため、メモリセルへの書込み時間を長くして、低抵抗化の期間を長くできる。また、相変化抵抗の高抵抗化を早く完了でき、高抵抗化からそのセルの読出し動作の間隔を長くできる。その結果、’０’に対しても’１’に対しても、安定な書込み動作が実現できる。
【００４１】
リード動作は、図１に示した構成例と同様に、図８に示したようなタイミングで行う。レイトライト動作を導入しても、リード動作に対する速度ペナルティは小さい。
【００４２】
このようなレイトライト動作を行う構成では、レジスタの情報は電源遮断により失われるので、そのままでは、電源遮断前のライトサイクルの書込みデータが記憶されない。そこで、スペックとして、電源遮断前にダミーのライトサイクルを投入するように定めることが望ましい。
【００４３】
高抵抗化から読出しまでの時間が短くて良い場合には、メモリセルへの書込み後のデータ保持を行わず、レイトライト動作を行うだけとしても良い。その場合には、第２の書込みデータレジスタＤＲＤと第２の書込みアドレスレジスタＡＲＤを削除する。また、アドレス比較器ＡＣ２を、内部アドレスＡＩを、第１の保持書込みアドレスＡＬと比較するようにし、出力データセレクタＤＳ３を、読出しデータＤＯと第１の保持書込みデータＤＬから選択して、出力データＤＳを出力するように変更する。そのような構成にすると、図１３に示した構成に比べ、制御が簡単になる上、レジスタなどで消費する電流を低減して、低電力化できる。
（第５の実施例）
本発明による相変化メモリの応用例を、以下に示す。図１５は、フラッシュメモリカードの構成例を示している。フラッシュメモリカードＦＭＣは、複数の大容量フラッシュメモリＬＭＦと、メモリコントローラＭＣＴと、相変化メモリＰＭＣを含んでいる。メモリコントローラＭＣＴが、相変化メモリＰＭＣをバッファとして用いて、外部との信号の授受を行い、大容量フラッシュメモリＬＭＦを制御する。
【００４４】
相変化メモリのような高速不揮発性メモリをバッファとして用いることにより、大容量フラッシュメモリへのライトが終了する前に、電源を遮断してもデータが保持できる。その結果、ライトの際にデータ転送直後に、フラッシュメモリカードＦＭＣを機器から取り出すことが可能となり、使い勝手が向上する。
【００４５】
本発明による相変化メモリは、この他にも種々の応用が考えられる。例えば、携帯電話に用いられているＮＯＲ型フラッシュメモリと低電力ＳＲＡＭを１チップで置き換えることが可能になる。その場合、コストが低減できる上に、実装上の体積も小さくできる。
（第６の実施例）
本発明による相変化メモリは、混載メモリとしても応用できる。図１６は、システムＬＳＩの構成例を示している。システムＬＳＩチップＳＯＣには、プロセッサモジュールＣＰＵ，キャッシュメモリモジュールＣＭ，周辺モジュールＰＲＣ，電源制御モジュールＰＭＵが含まれている。
【００４６】
相変化メモリは、図２に示したように、１個の相変化抵抗と１個のトランジスタでメモリセルが構成できるため、セル面積を小さくでき、大容量のオンチップメモリが実現できる。また、不揮発性であるため、待機時にデータを保持したまま、電源制御モジュールＰＭＵにより電源を遮断できる。その際、外部のメモリへデータを退避させる必要が無いため、データ転送に伴う電力オーバーヘッドが無く、短時間でも電源を遮断するような細かな電源制御が可能である。このような低電力システムＬＳＩは、携帯電話などのモバイル機器に適している。
【００４７】
本願発明のうち、代表的な効果は、相変化抵抗に電流を流すことによりメモリセルにデータを書込む相変化メモリにおいて、サイクル時間を延ばすこと無く、相変化抵抗を低抵抗化するメモリセルへの書込み時間と、相変化抵抗を高抵抗化する書込み動作から該メモリセルへの読出し動作までの期間を長くできる。その結果、安定な書込み動作が可能になる。言い換えれば、安定な書込み動作を実現するためのサイクル時間を短縮することができる。したがって、高速な不揮発性メモリを有する半導体装置が実現できる。
【００４８】
【発明の効果】
高速動作が可能である半導体装置を実現することができる。
【図面の簡単な説明】
【図１】非同期式相変化メモリの構成例を示すブロック図。
【図２】メモリアレイの構成例を示す図。
【図３】カラムセレクタの構成例を示す回路図。
【図４】書込み回路の構成例を示す図。
【図５】フラグ制御回路の構成例を示す回路図。
【図６】フラグ制御回路の別な構成例を示す回路図。
【図７】非同期式相変化メモリの書込み動作の例を示す図。
【図８】非同期式相変化メモリの読出し動作の例を示す図。
【図９】同期式相変化メモリの構成例を示すブロック図。
【図１０】同期式相変化メモリの書込み動作の例を示す図。
【図１１】同期式相変化メモリの読出し動作の例を示す図。
【図１２】レジスタを２段設けた構成例を示すブロック図。
【図１３】レイトライト動作を行う構成例を示すブロック図。
【図１４】レイトライトの書込み動作の例を示す図。
【図１５】相変化メモリを用いたシステムＬＳＩのブロック図。
【図１６】相変化メモリを用いたメモリカードのブロック図。
【符号の説明】
ＡＢ…アドレスバッファ、ＡＣ２，ＡＣＰ…アドレス比較器、ＡＤＤ…外部からのアドレス信号、ＡＨ，ＡＨ２…アドレス一致信号、ＡＩ…内部アドレス、ＡＯ…選択アドレス、ＡＲ，ＡＲ１，ＡＲ２，ＡＲＬ，ＡＲＤ…書込みアドレスレジスタ、ＡＳ，ＡＳ１，ＡＳ２，ＡＬ，ＡＤ…保持書込みアドレス、ＡＳＬ…アドレスセレクタ、ＡＴ…アドレス遷移信号、ＡＴＤ…アドレス遷移検知回路、ＢＬ，  ＢＬ０〜ＢＬ３…ビット線、ＣＢ…コマンドバッファ、ＣＤ…コマンドデコーダ、ＣＤＥＣ…カラムデコーダ、ＣＬＫ…外部クロック、ＣＫＢ…クロックバッファ、ＣＬＫＩ…内部クロック、ＣＭ…キャッシュメモリモジュール、ＣＭＤ…外部からの制御信号、ＣＰＡ…カラムプリデコードアドレス、ＣＰＧ，ＣＰＧ２，ＣＰＧＬ…制御信号発生回路、ＣＰＤ…カラムプリデコーダ、ＣＰＵ…プロセッサモジュール、ＣＳＥＬ…カラムセレクタ、ＣＳＬ２…カラムスイッチ、ＣＴＬ…制御信号、ＤＩ…入力データ、ＤＩＢ…入力バッファ、ＤＩＲ，ＤＩＲ１，ＤＩＲ２，ＤＲＬ，ＤＲＤ…書込みデータレジスタ、ＤＬＳ，ＤＬＹ…遅延回路、ＤＯ…読出しデータ、ＤＯＢ…出力バッファ、ＤＯＤ…データ制御回路、ＤＯＳ，ＤＳ３…出力データセレクタ、ＤＱ…外部との入出力データ、ＤＲ，ＤＲ１，ＤＲ２，ＤＬ，ＤＤ…保持書込みデータ、ＤＳ…出力データ、ＦＬＧ…フラグ、ＦＭＣ…フラッシュメモリカード、ＦＲ…フラグレジスタ、ＩＯ，ＩＯ０，ＩＯ１…入出力線、ＬＭＦ…大容量フラッシュメモリ、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＭＣＴ…メモリコントローラ、ＰＣＭ…相変化メモリモジュール、ＰＣＲ…相変化抵抗、ＰＭＣ…相変化メモリ、ＰＭＵ…電源制御モジュール、ＰＲＣ…周辺モジュール、ＲＤＥＣ…ロウデコーダ、ＲＰＡ…ロウプリデコードアドレス、ＲＰＤ…ロウプリデコーダ、ＳＬ０１，ＳＬ２３…ソース線、ＳＡ…センスアンプブロック、ＳＯＣ…システムＬＳＩチップ、ＳＰＧ…ショットパルス発生回路、ＳＲＬ…セット・リセット型ラッチ、ＶＳＳ…接地電圧、ＷＢ…ライトバッファブロック、ＷＢ１…ライトバッファ、ＷＤ…ワードドライバ、ＷＬ，  ＷＬ０〜ＷＬ３…ワード線、ＷＰＧ…書込みパルス発生回路、ＷＲＩＴ…書込み制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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