(57)【要約】【課題】高精度と高速度の要求を同時に満たすパイプライン型アナログ・ディジタル変換器を提供する。【解決手段】アナログ入力信号ＡＩは、電圧増幅率１／２のサンプル・ホールド増幅器（ＳＨＡ）１２によって保持され、電圧Ｖ１２として出力される。電圧Ｖ１２は、サブ・アナログ・ディジタル変換器（ＳＡＤＣ：比較器１３，１４及びエンコーダ１５）で１．５ビットのディジタル信号に変換され、更にサブ・ディジタル・アナログ変換器（ＳＤＡＣ：スイッチ１６ａ〜１６ｃ）でアナログ信号に変換されてＳＨＡ１８に与えられる。ＳＨＡ１８では、電圧Ｖ１２とＳＤＡＣの差電圧が２倍に増幅されて電圧ＶＡとして、次のアナログ・ディジタル変換ステージ２０に与えられる。これにより、各ＳＨＡの入力電圧範囲は、従来の１／２に抑えられ、直線性を損なうことなく高速動作が可能になる。【選択図】      図１
2004343292.tif 000002
【特許請求の範囲】
【請求項１】
アナログの入力電圧を１．５ビットのディジタル信号に変換するサブＡＤ変換器と、前記ディジタル信号をアナログ電圧に変換するサブＤＡ変換器と、前記入力電圧と前記アナログ電圧との差電圧を標本化及び保持してその保持した差電圧を増幅する増幅器とを備えたアナログ・ディジタル変換ステージを複数段縦続接続し、クロック信号に基づいてパイプライン処理を行うことによって変換対象のアナログ入力信号に対応する所定ビット数のディジタル出力信号を得るパイプライン型アナログ・ディジタル変換器において、
前記複数のアナログ・ディジタル変換ステージのうちで前記アナログ入力信号が与えられる初段のアナログ・ディジタル変換ステージは、
前記アナログ入力信号を標本化及び保持して該アナログ入力信号の１／Ｎ（但し、Ｎは２または４）の電圧を第１のアナログ電圧として出力する第１の増幅器と、
前記第１のアナログ電圧を１．５ビットの第１のディジタル信号に変換する第１のサブＡＤ変換器と、
前記第１のディジタル信号を第２のアナログ電圧に変換する第１のサブＤＡ変換器と、
前記第１及び第２のアナログ電圧の差電圧を標本化及び保持して該保持した差電圧をＮ倍に増幅して第３のアナログ電圧を出力する第２の増幅器と、
前記第３のアナログ電圧を１．５ビットの第２のディジタル信号に変換する第２のサブＡＤ変換器と、
前記第２のディジタル信号を第４のアナログ電圧に変換する第２のサブＤＡ変換器と、
前記第３及び第４のアナログ電圧の差電圧を標本化及び保持して該保持した差電圧を２倍に増幅して次段のアナログ・ディジタル変換ステージへ与える第３の増幅器と、
前記第１及び第２のディジタル信号に基づいて最上位ビットに対応する１．５ビットのディジタル信号を生成する判定部とを、
備えたことを特徴とするパイプライン型アナログ・ディジタル変換器。
【請求項２】
アナログの入力電圧を１．５ビットのディジタル信号に変換するサブＡＤ変換器と、前記ディジタル信号をアナログ電圧に変換するサブＤＡ変換器と、前記入力電圧と前記アナログ電圧との差電圧を標本化及び保持してその保持した差電圧を増幅する増幅器とを備えたアナログ・ディジタル変換ステージを複数段縦続接続し、クロック信号に基づいてパイプライン処理を行うことによって変換対象のアナログ入力信号に対応する所定ビット数のディジタル出力信号を得るパイプライン型アナログ・ディジタル変換器において、
前記複数のアナログ・ディジタル変換ステージのうちで前記アナログ入力信号が与えられる初段のアナログ・ディジタル変換ステージは、
前記アナログ入力信号に基準電圧を加えた電圧を保持して出力する第１の保持部と、
前記アナログ入力信号を保持して出力する第２の保持部と、
前記アナログ入力信号から前記基準電圧を減じた電圧を保持して出力する第３の保持部と、
前記アナログ入力信号を前記基準電圧の±１／２の電圧と比較して１．５ビットの第１のディジタル信号に変換する第１のサブＡＤ変換器と、
前記第１、第２及び第３の保持部から出力される電圧の１つを前記第１のディジタル信号に従って選択して第１のアナログ電圧として出力する選択部と、
前記第１のアナログ電圧を１．５ビットの第２のディジタル信号に変換する第２のサブＡＤ変換器と、
前記第２のディジタル信号を第２のアナログ電圧に変換するサブＤＡ変換器と、
前記第１及び第２のアナログ電圧の差電圧を標本化及び保持して該保持した差電圧を２倍に増幅して次段のアナログ・ディジタル変換ステージへ与える増幅器と、
前記第１及び第２のディジタル信号に基づいて最上位ビットに対応する１．５ビットのディジタル信号を生成する判定部とを、
備えたことを特徴とするパイプライン型アナログ・ディジタル変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１．５ビットのアナログ・ディジタル変換器（以下、「ＡＤＣ」という）を縦続接続して構成したパイプライン型ＡＤＣに関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】特開平１０−１７８３４５号公報
【特許文献２】特開２００２−３１４４２０号公報
【０００４】
図２（ａ）〜（ｃ）は、従来のパイプライン型ＡＤＣの概略を示す構成図である。
【０００５】
このパイプライン型ＡＤＣは、図２（ａ）に全体構成を示すように、タイミング信号ＴＭに基づいて、アナログ入力信号ＡＩを一定周期で標本化して保持するサンプル・ホールド増幅器（以下、「ＳＨＡ」という）１を有している。ＳＨＡ１の出力側には、縦続接続された１．５ビットのアナログ・ディジタル変換ステージ（以下、「ＳＴＧ」という）２１〜２ｍが接続されている。
【０００６】
各ＳＴＧ２１〜２ｍは、図２（ｂ）にその構成を示すように、サブＡＤＣ（以下、「ＳＡＤＣ」という）３、サブ・ディジタル・アナログ変換器（以下、「ＳＤＡＣ」という）４、減算器５、及び電圧増幅度が２に設定されたＳＨＡ６で構成されている。ＳＡＤＣ３は、入力電圧ＶＩを基準電圧±ＶＲ／４と比較して、−ＶＲ／４以下，−ＶＲ／４〜＋ＶＲ／４，＋ＶＲ／４以上の３つの電圧範囲の内のいずれに入っているかを検出するもので、この検出結果を示す１．５ビットの信号Ａ，Ｂ，Ｃが、ＳＤＡＣ４に与えられるようになっている。
【０００７】
ＳＤＡＣ４は、信号Ａ，Ｂ，Ｃに従って、−ＶＲ／２，０，＋ＶＲ／２の電圧を出力するものである。ＳＤＡＣ４の出力側は、減算器５の−入力端子に接続され、この減算器５の＋入力端子には入力電圧ＶＩが与えられている。減算器５は、入力電圧ＶＩからＳＤＡＣ４の出力電圧を減算し、その差電圧をＳＨＡ６に与えるものである。ＳＨＡ６は、減算器５から与えられた差電圧を２倍に増幅し、その増幅した電圧を保持して出力電圧ＶＯとして出力するものである。
【０００８】
最終段のＳＴＧ２ｍの出力側には、このＳＴＧ２ｍから出力される電圧を２ビットのディジタル信号に変換するＳＡＤＣ７が接続されている。各ＳＴＧ２１〜２ｍの判定結果の信号Ａ，Ｂ，Ｃと、ＳＡＤＣ７で変換されて出力されたディジタル信号Ｄは、エンコーダ８に与えられている。また、これらのＳＨＡ１、ＳＴＧ２１〜２ｍ、ＳＡＤＣ７、及びエンコーダ８には、タイミング生成部９で生成されたタイミング信号ＴＭが与えられるようになっている。
【０００９】
エンコーダ８は、各ＳＴＧ２１〜２ｍから出力される判定結果の信号Ａ，Ｂ，Ｃを、タイミング信号ＴＭに基づいて順次シフトして保持し、ＳＡＤＣ７から出力されるディジタル信号Ｄに対応して、アナログ入力信号ＡＩに対する各ＳＴＧ２１〜２ｍの判定結果をパイプライン処理することによって、ディジタル信号ＤＯを生成して出力するものである。
【００１０】
図２（ｃ）は、各ＳＴＧ２１〜２ｍの動作を示す入出力特性図である。以下、この図２（ｃ）を参照しつつ、動作を説明する。
【００１１】
アナログ入力信号ＡＩは、ＳＨＡ１によってタイミング信号ＴＭに基づいて標本化及び保持される。保持された信号は、入力電圧ＶＩとして初段のＳＴＧ２１に与えられ、このＳＴＧ２１内のＳＡＤＣ３で基準電圧±ＶＲ／４と比較判定される。判定結果は、信号Ａ，Ｂ，Ｃの内のいずれか１つを“１”とすることによって出力される。
【００１２】
入力電圧ＶＩが、−ＶＲ／４以下であれば、ＳＡＤＣ３の判定結果の信号Ａは“１”となり、信号Ｂ，Ｃは“０”となる。入力電圧ＶＩが、−ＶＲ／４〜＋ＶＲ／４であれば、信号Ｂは“１”となり、信号Ａ，Ｃは“０”となる。また、入力電圧ＶＩが、＋ＶＲ／４以上であれば、信号Ａ，Ｂは“０”となり、信号Ｃは“１”となる。これらの信号Ａ，Ｂ，Ｃは、エンコーダ８とＳＤＡＣ４に与えられる。
【００１３】
ＳＤＡＣ４では、信号Ａが“１”の時に基準電圧として−ＶＲ／２が出力され、信号Ｂ，Ｃがそれぞれ“１”の時には、基準電圧としてそれぞれ０，＋ＶＲ／２が出力される。ＳＤＡＣ４から出力される基準電圧は減算器５に与えられ、この減算器５において、入力電圧ＶＩからこの基準電圧が減算される。減算器５から出力される電圧は、ＳＨＡ６によってタイミング信号ＴＭに基づいて保持され２倍に電圧増幅された後、出力電圧ＶＯとして出力される。
【００１４】
これにより、図２（ｃ）に示すように、ＳＴＧ２１の入力電圧ＶＩが−ＶＲ／４以下であれば、その出力電圧ＶＯは−ＶＲ〜＋ＶＲ／２の範囲となる。また、入力電圧ＶＩが−ＶＲ／４〜＋ＶＲ／４の間にあれば、その出力電圧ＶＯは−ＶＲ／２〜＋ＶＲ／２の範囲となり、この入力電圧ＶＩが＋ＶＲ／４以上であれば、出力電圧ＶＯは−ＶＲ／２〜＋ＶＲの範囲となる。ＳＴＧ２１の出力電圧ＶＯは、次段のＳＴＧ２２に対して入力電圧ＶＩとして与えられる。
【００１５】
このように、タイミング信号ＴＭに基づいて各ＳＴＧ２１〜２ｍから１．５ビットのディジタル信号が出力され、それらがエンコーダ８によってパイプライン処理されて、所定ビット数のディジタル信号ＤＯが生成される。
【００１６】
【発明が解決しようとする課題】
しかしながら、従来のパイプライン型ＡＤＣでは、次のような課題があった。即ち、各ＳＴＧ２の出力電圧ＶＯは、次段のＳＴＧ２の入力電圧ＶＩとなるため、これらＳＴＧ２を構成するＳＨＡ６は、入出力電圧が正しく比例するように厳密な直線性が要求される。直線性が悪いと、増幅時の非直線歪みのために、正確なディジタル値が得られないからである。
【００１７】
一方、ＳＴＧ２１〜２ｍから出力される出力電圧ＶＯの範囲は−ＶＲ〜＋ＶＲとなり、これに対応するＳＨＡ６の入力電圧の範囲は−ＶＲ／２〜＋ＶＲ／２である。従って、各ＳＨＡ６は広い入力電圧範囲に対して正確な直線性が必要である。更に、変換速度の高速化も要求されている。しかしながら、高精度と高速度は、増幅器にとって相反する要素で両方を同時に最大にすることは不可能である。このため、図２のような従来の構成では、高精度と高速度の要求を同時に満たすようなパイプライン型ＡＤＣを得ることはできなかった。
【００１８】
【課題を解決するための手段】
前記課題を解決するために、第１の発明は、アナログの入力電圧を１．５ビットのディジタル信号に変換するＳＡＤＣと、前記ディジタル信号をアナログ電圧に変換するＳＤＡＣと、前記入力電圧と前記アナログ電圧との差電圧を標本化及び保持してその保持した差電圧を増幅する増幅器とを備えたＳＴＧを複数段縦続接続し、クロック信号に基づいてパイプライン処理を行うことによって変換対象のアナログ入力信号に対応する所定ビット数のディジタル出力信号を得るパイプライン型ＡＤＣにおいて、前記複数のＳＴＧのうちで前記アナログ入力信号が与えられる初段のＳＴＧを、次のように構成している。
【００１９】
即ち、この初段のＳＴＧは、アナログ入力信号を標本化及び保持して該アナログ入力信号の１／Ｎ（但し、Ｎは２または４）の電圧を第１のアナログ電圧として出力する第１の増幅器と、前記第１のアナログ電圧を１．５ビットの第１のディジタル信号に変換する第１のＳＡＤＣと、前記第１のディジタル信号を第２のアナログ電圧に変換する第１のＳＤＡＣと、前記第１及び第２のアナログ電圧の差電圧を標本化及び保持して該保持した差電圧をＮ倍に増幅して第３のアナログ電圧を出力する第２の増幅器を備えている。
【００２０】
更に、このＳＴＧは、前記第３のアナログ電圧を１．５ビットの第２のディジタル信号に変換する第２のＳＡＤＣと、前記第２のディジタル信号を第４のアナログ電圧に変換する第２のＳＤＡＣと、前記第３及び第４のアナログ電圧の差電圧を標本化及び保持して該保持した差電圧を２倍に増幅して次段のＳＴＧへ与える第３の増幅器と、前記第１及び第２のディジタル信号に基づいて最上位ビットに対応する１．５ビットのディジタル信号を生成する判定部を備えている。
【００２１】
第１の発明によれば、以上のようにパイプライン型ＡＤＣを構成したので、初段のＳＴＧによって次のような作用が行われる。
【００２２】
アナログ入力信号は、第１の増幅器によって標本化及び保持され、このアナログ入力信号の１／Ｎの電圧が第１のアナログ電圧として出力される。第１のアナログ電圧は、第１のＳＡＤＣによって１．５ビットの第１のディジタル信号に変換され、更にこの第１のディジタル信号が第１のＳＤＡＣによって、第２のアナログ電圧に変換される。第１及び第２のアナログ電圧は第２の増幅器へ与えられ、その差電圧が標本化及び保持され、更にＮ倍に増幅されて第３のアナログ電圧として出力される。
【００２３】
第３のアナログ電圧は、第２のＳＡＤＣによって１．５ビットの第２のディジタル信号に変換され、更にこの第２のディジタル信号が第２のＳＤＡＣによって、第４のアナログ電圧に変換される。第３及び第４のアナログ電圧は第３の増幅器へ与えられ、その差電圧が標本化及び保持され、更に２倍に増幅されて次段のＳＴＧへ出力される。一方、判定部では、第１及び第２のディジタル信号に基づいて最上位ビットに対応する１．５ビットのディジタル信号が生成される。
【００２４】
このような構成により、各増幅器に入力されるアナログ電圧の範囲は従来の１／２となり、高精度と高速度の要求を同時に満たすことが可能になる。
【００２５】
第２の発明は、第１の発明と同様のパイプライン型ＡＤＣにおける初段のＳＴＧを、次のように構成している。
【００２６】
即ち、この初段のＳＴＧは、アナログ入力信号に基準電圧を加えた電圧を保持して出力する第１の保持部と、前記アナログ入力信号を保持して出力する第２の保持部と、前記アナログ入力信号から前記基準電圧を減じた電圧を保持して出力する第３の保持部と、前記アナログ入力信号を前記基準電圧の±１／２の電圧と比較して１．５ビットの第１のディジタル信号に変換する第１のサブＡＤ変換器と、前記第１、第２及び第３の保持部から出力される電圧の１つを前記第１のディジタル信号に従って選択して第１のアナログ電圧として出力する選択部を備えている。
【００２７】
更にこのＳＴＧは、前記第１のアナログ電圧を１．５ビットの第２のディジタル信号に変換する第２のサブＡＤ変換器と、前記第２のディジタル信号を第２のアナログ電圧に変換するサブＤＡ変換器と、前記第１及び第２のアナログ電圧の差電圧を標本化及び保持して該保持した差電圧を２倍に増幅して次段のＳＴＧへ与える増幅器と、前記第１及び第２のディジタル信号に基づいて最上位ビットに対応する１．５ビットのディジタル信号を生成する判定部を備えている。
【００２８】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すパイプライン型ＡＤＣの概略の構成図である。
【００２９】
このパイプライン型ＡＤＣは、相補的なタイミング信号ＴＭ，／ＴＭに基づいて、変換対象のアナログ入力信号ＡＩを一定周期で標本化して処理する入力処理部１０と、この入力処理部１０の出力信号をディジタル信号に変換する第１段目のＳＴＧ２０を有している。更に、このパイプライン型ＡＤＣは、第２段目以降の複数のＳＴＧ３０（但し、図１中には第２段目のみ記載）、最終段目のＳＤＡＣ４０、これらのＳＴＧ２０，３０とＳＤＡＣ４０の出力信号に基づいて所定ビット数のディジタル信号ＤＯを生成するエンコーダ５０、及びタイミング生成部６０を備えている。
【００３０】
入力処理部１０は、アナログ入力信号ＡＩが与えられ、タイミング信号ＴＭで周期的にオン・オフされるスイッチ（ＳＷ）１１を有し、このスイッチ１１の出力側に電圧増幅率１／２のＳＨＡ１２が接続されている。ＳＨＡ１２は、入力された電圧を標本化して保持し、その保持した電圧Ｖ１２を出力するものである。ＳＨＡ１２の出力側は、電圧Ｖ１２を１．５ビットのディジタル信号ＤＡに変換するＳＡＤＣに接続されている。このＳＡＤＣは比較器（ＣＭＰ）１３，１４とエンコーダ（ＥＮＣ）１５で構成され、ＳＨＡ１２の出力側がこれらの比較器１３，１４の入力側に接続されている。
【００３１】
比較器１３，１４は、ＳＨＡ１２から出力される電圧Ｖ１２を、それぞれ基準電圧＋ＶＲ／４，−ＶＲ／４と比較するもので、その出力側がエンコーダ１５に接続されている。そして、エンコーダ１５によって、電圧Ｖ１２が、−ＶＲ／４以下，−ＶＲ／４〜＋ＶＲ／４，＋ＶＲ／４以上の３つの電圧範囲の内のいずれに入っているかが検出されるようになっている。
【００３２】
エンコーダ１５の検出結果は、ディジタル信号ＤＡとしてＳＴＧ２０に与えられると共に、１．５ビットのＳＤＡＣの入力信号、言い換えるとＳＤＡＣを構成するスイッチ１６ａ，１６ｂ，１６ｃに対する制御信号として与えられるようになっている。即ち、電圧Ｖ１２が−ＶＲ／４以下の時は、スイッチ１６ａがオンとなって基準電圧＋ＶＲ／２が選択され、−ＶＲ／４〜＋ＶＲ／４の範囲の時には、スイッチ１６ｂがオンとなって共通電圧ＶＣ（＝０）が選択され、＋ＶＲ／４以上の時には、スイッチ１６ｃがオンとなって基準電圧−ＶＲ／２が選択されるようになっている。
【００３３】
更に電圧Ｖ１２は、タイミング信号／ＴＭでオン・オフされるスイッチ１７を介して、ＳＨＡ１８の第１の入力端子に与えられている。ＳＨＡ１８の第２の入力端子には、スイッチ１６ａ〜１６ｃの出力側が接続されている。ＳＨＡ１８は、第１及び第２の入力端子に与えられる電圧の加算結果を標本化して保持し、保持した電圧を２倍に電圧増幅した電圧ＶＡを出力するものである。即ち、ＳＨＡ１８によって、電圧Ｖ１２とこの電圧Ｖ１２を１．５ビットにディジタル変換して更にアナログ変換された電圧との差電圧が、２倍に増幅されるようになっている。
【００３４】
一方、ＳＴＧ２０は、入力処理部１０から与えられる電圧ＶＡを、１．５ビットのディジタル信号ＤＢに変換するＳＡＤＣに接続されている。このＳＡＤＣは比較器２１，２２とエンコーダ２３で構成され、電圧ＶＡがこれらの比較器２１，２２に与えられるようになっている。比較器２１，２２は、電圧ＶＡをそれぞれ基準電圧＋ＶＲ／４，−ＶＲ／４と比較するもので、これらの比較器２１，２２の出力側がエンコーダ２３に接続されている。そして、エンコーダ２３によって、電圧ＶＡが、−ＶＲ／４以下，−ＶＲ／４〜＋ＶＲ／４，＋ＶＲ／４以上の３つの電圧範囲の内のいずれに入っているかが検出されるようになっている。
【００３５】
エンコーダ２３の検出結果は、ディジタル信号ＤＢとして出力されると共に、１．５ビットのＳＤＡＣを構成するスイッチ２４ａ，２４ｂ，２４ｃに対する制御信号として与えられるようになっている。即ち、電圧ＶＡが−ＶＲ／４以下の時には、スイッチ２４ａがオンとなって基準電圧＋ＶＲ／２が選択され、−ＶＲ／４〜＋ＶＲ／４の範囲の時には、スイッチ２４ｂがオンとなって共通電圧ＶＣ（＝０）が選択され、＋ＶＲ／４以上の時には、スイッチ２４ｃがオンとなって基準電圧−ＶＲ／２が選択されるようになっている。
【００３６】
更に電圧ＶＡは、タイミング信号ＴＭでオン・オフされるスイッチ２５を介して、ＳＨＡ２６の第１の入力端子に与えられている。ＳＨＡ２６の第２の入力端子には、スイッチ２４ａ〜２４ｃの出力側が接続されている。ＳＨＡ２６は、ＳＨＡ１８と同様に、第１及び第２の入力端子に与えられる電圧の加算結果を標本化して保持し、保持した電圧を２倍に電圧増幅して出力するものである。即ち、ＳＨＡ２６によって、電圧ＶＡとこの電圧ＶＡを１．５ビットにディジタル変換して更にアナログ変換された電圧との差電圧が、２倍に増幅されるようになっている。
【００３７】
エンコーダ１５から出力されたディジタル信号ＤＡは、半周期の遅延時間を有する遅延部（ＤＬＹ）２７を介して判定部２８に与えられ、エンコーダ２３から出力されるディジタル信号ＤＢは、そのままこの判定部２８に与えられるようになっている。判定部２８は、ディジタル信号ＤＡ，ＤＢに基づいて、最上位ビット（以下、「ＭＳＢ」という）に対応する１．５ビットのディジタル信号Ｄ１を判定し、エンコーダ５０に与えるものである。
【００３８】
ＳＴＧ２０の出力側には、第２段目以降のＳＴＧ３０が複数個、縦続して接続されている。各段のＳＴＧ３０はいずれも同一の構成で、第１段目のＳＴＧ２０とほぼ同様の構成となっている。即ち、ＳＴＧ３０は、ＳＴＧ２０から遅延部２７と判定部２８を削除したものである。
【００３９】
例えば、第２段目のＳＴＧ３０は、ＳＴＧ２０から出力される電圧Ｖ２６を１．５ビットのディジタル信号Ｄ２に変換する比較器３１，３２及びエンコーダ３３からなるＳＡＤＣを有している。更に、このＳＡＤＣの出力側には、スイッチ３４ａ，３４ｂ，３４ｃで構成される１．５ビットのＳＤＡＣが接続されている。そして、このＳＤＡＣの出力側がＳＨＡ３６の第２の入力端子に接続され、このＳＨＡ３６の第１の入力端子には、電圧Ｖ２６が、タイミング信号／ＴＭでオン・オフされるスイッチ３５を介して、与えられるようになっている。ＳＨＡ３６はＳＨＡ２６と同様のもので、その出力側から電圧Ｖ３６が出力されて次段のＳＴＧへ与えられるようになっている。
【００４０】
また、最終段のＳＴＧの出力信号は、２ビットのＳＤＡＣ４０に与えられ、このＳＤＡＣ４０で最下位ビット（以下、「ＬＳＢ」という）を含む２ビットのディジタル信号Ｄｎに変換されて、エンコーダ５０に与えられるようになっている。エンコーダ５０は、各段のＳＴＧ２０，３０から出力される検出結果のディジタル信号Ｄ１，Ｄ２，…を、タイミング信号ＴＭ，／ＴＭに基づいて順次シフトして保持し、ＳＡＤＣ４０から出力されるディジタル信号Ｄｎに対応して、アナログ入力信号ＡＩに対する各段のＳＴＧ２０，３０の検出結果をパイプライン処理し、ｎビットのディジタル信号ＤＯを生成して出力するものである。
【００４１】
図３は、図１中の入力処理部１０の動作を示す入出力特性図である。以下、この図３を参照しつつ、図１の動作を説明する。
【００４２】
アナログ入力信号ＡＩは、タイミング信号ＴＭに基づいてスイッチ１１を介してＳＨＡ１２に入力され、図３中の鎖線で示すように、１／２に増幅されて電圧Ｖ１２として比較器１３，１４へ与えられる。これにより、−ＶＲ〜＋ＶＲの電圧範囲を有するアナログ入力電圧ＡＩは、電圧範囲が−ＶＲ／２〜＋ＶＲ／２の電圧Ｖ１２に圧縮される。
【００４３】
半周期後、タイミング信号／ＴＭによって、スイッチ１１が開かれてスイッチ１７が閉じられる。これにより、ＳＨＡ１２から出力される電圧Ｖ１２は、そのタイミングで標本化されて保持され、保持された電圧Ｖ１２がスイッチ１７を介して、ＳＨＡ１８の第１の入力端子に与えられる。また、比較器１３，１４の比較結果はエンコーダ１５へ与えられ、このエンコーダ１５によって電圧Ｖ１２が、−ＶＲ／４以下，−ＶＲ／４〜＋ＶＲ／４，＋ＶＲ／４以上の３つの電圧範囲の内のいずれに入っているかが検出される。
【００４４】
エンコーダ１５の検出結果は、ディジタル信号ＤＡとして遅延部２７に与えられると共に、この検出結果に基づいてスイッチ１６ａ〜１６ｃのいずれかがオンとなる。即ち、電圧Ｖ１２が−ＶＲ／４以下であれば、スイッチ１６ａがオンとなって基準電圧＋ＶＲ／２が選択され、−ＶＲ／４〜＋ＶＲ／４の時にはスイッチ１６ｂがオンとなって共通電圧ＶＣが選択され、＋ＶＲ／４以上の時には、スイッチ１６ｃがオンとなって基準電圧−ＶＲ／２が選択される。選択された電圧は、ＳＨＡ１８の第２の入力端子に与えられる。
【００４５】
ＳＨＡ１８では、２つの入力端子に与えられる電圧が加算され、その加算結果が２倍に増幅されて電圧ＶＡとして出力される。従って、電圧ＶＡは、図３中の太線で示すように、電圧Ｖ１２が−ＶＲ／２〜−ＶＲ／４の時に０〜＋ＶＲ／２となり、電圧Ｖ１２が−ＶＲ／４〜＋ＶＲ／４の時に−ＶＲ／２〜＋ＶＲ／２となり、電圧Ｖ１２が＋ＶＲ／４〜＋ＶＲ／２の時に−ＶＲ／２〜０となる。即ち、ＳＨＡ１８から出力される電圧ＶＡの範囲は、−ＶＲ／２〜＋ＶＲ／２に圧縮される。
【００４６】
更に半周期後、タイミング信号ＴＭによって、スイッチ１１がオンとなって新たなアナログ入力信号ＡＩがＳＨＡ１２に入力される。一方、スイッチ１７がオフとなってＳＨＡ１８から出力される電圧ＶＡは、そのタイミングで標本化されて保持される。保持された電圧ＶＡは、ＳＴＧ２０のオフとなったスイッチ２５を介して、ＳＨＡ２６の第１の入力端子に与えられる。更に、電圧ＶＡは比較器２１，２２によって基準電圧±ＶＲ／４と比較される。
【００４７】
比較器２１，２２の比較結果はエンコーダ２３へ与えられ、このエンコーダ２３によって電圧ＶＡが、−ＶＲ／４以下，−ＶＲ／４〜＋ＶＲ／４，＋ＶＲ／４以上の３つの電圧範囲の内のいずれに入っているかが検出される。エンコーダ２３の検出結果は、ディジタル信号ＤＢとして判定部２８に与えられると共に、この検出結果に基づいてスイッチ２４ａ〜２４ｃのいずれかがオンにされる。即ち、電圧ＶＡが−ＶＲ／４以下であれば、スイッチ２４ａがオンとなって基準電圧＋ＶＲ／２が選択され、−ＶＲ／４〜＋ＶＲ／４の時にはスイッチ２４ｂがオンとなって共通電圧ＶＣが選択され、＋ＶＲ／４以上の時には、スイッチ２４ｃがオンとなって基準電圧−ＶＲ／２が選択される。選択された電圧は、ＳＨＡ２６の第２の入力端子に与えられる。
【００４８】
ＳＨＡ２６では、２つの入力端子に与えられた電圧が加算され、その加算結果が２倍に増幅されて電圧Ｖ２６として出力される。従って、電圧Ｖ２６は、電圧ＶＡが−ＶＲ／２〜−ＶＲ／４の時に０〜＋ＶＲ／２となり、電圧ＶＡが−ＶＲ／４〜＋ＶＲ／４の時に−ＶＲ／２〜＋ＶＲ／２となり、電圧ＶＡが＋ＶＲ／４〜＋ＶＲ／２の時に−ＶＲ／２〜０となる。即ち、ＳＨＡ２６から出力される電圧Ｖ２６の範囲は、−ＶＲ／２〜＋ＶＲ／２である。
【００４９】
一方、判定部２８では、エンコーダ１５から出力されて遅延部２７で遅延されたディジタル信号ＤＡと、エンコーダ２３から出力されたディジタル信号ＤＢに基づいて、次のようにＭＳＢの判定処理が行われる。
【００５０】
ディジタル信号ＤＡによって電圧Ｖ１２が−ＶＲ／４以下と検出されていればＭＳＢ＝“０”、また電圧Ｖ１２が＋ＶＲ／４以上と検出されていればＭＳＢ＝“１”とする。電圧Ｖ１２が−ＶＲ／４〜＋ＶＲ／４と検出されている場合は、更にディジタル信号ＤＢによる電圧ＶＡの検出結果が参照される。
【００５１】
そして、ディジタル信号ＤＢによって電圧ＶＡが−ＶＲ／４以下と検出されていればＭＳＢ＝“０”、また電圧ＶＡが＋ＶＲ／４以上と検出されていればＭＳＢ＝“１”とする。もしも、電圧ＶＡが−ＶＲ／４〜＋ＶＲ／４と検出されている場合は、判定が保留されて次段のＳＴＧ３０以降の検出結果に委ねられる。判定部２８の判定処理の結果は、ディジタル信号Ｄ１として、エンコーダ５０に与えられる。
【００５２】
ＳＴＧ２０から出力される電圧Ｖ２６は、次段のＳＴＧ３０に与えられる。ＳＴＧ３０では、与えられた電圧Ｖ２６に対してＳＴＧ２０中の比較器２１乃至ＳＨＡ２６と同様の動作が行われる。このＳＴＧ３０では、説明は割愛するが、エンコーダ３３からエンコーダ５０に対してディジタル信号Ｄ２が出力され、ＳＨＡ３６から後段のＳＴＧに対して電圧Ｖ３６が出力される。縦続接続されたＳＴＧ３０の最終段の出力電圧はＳＤＡＣ４０に与えられ、このＳＤＡＣ４０でＬＳＢを含む２ビットのディジタル信号Ｄｎに変換される。
【００５３】
エンコーダ５０では、各ＳＴＧ２０，３０から出力される検出結果のディジタル信号Ｄ１，Ｄ２，…が、タイミング信号ＴＭ，／ＴＭに基づいて順次シフトして保持される。そして、ＳＡＤＣ４０から出力されるディジタル信号Ｄｎに対応して、アナログ入力信号ＡＩに対する各ＳＴＧ２０，３０の検出結果が総合的に判定され、所定のｎビットのディジタル信号ＤＯが生成されて出力される。
【００５４】
以上のように、この第１の実施形態のパイプライン型ＡＤＣは、アナログ入力信号ＡＩの電圧範囲を１／２に圧縮して入力される電圧の範囲を検出し、この検出結果に基づいて入力電圧のレベルをシフトして再び２倍に増幅する入力処理部１０を有している。このため、各ＳＨＡの入力電圧範囲と出力電圧範囲を、従来の１／２に制限することができる。これにより、動作速度を低下させずに、直線性を良くすることが可能になり、速度及び精度の優れたパイプライン型ＡＤＣを得ることができるという利点がある。
【００５５】
（第２の実施形態）
図４（ａ），（ｂ）は、本発明の第２の実施形態を示す入力処理部７０の説明図であり、同図（ａ）は構成図、及び同図（ｂ）は動作を示す入出力特性図である。
【００５６】
この入力処理部７０は、図１中の入力処理部１０に代えて設けられるもので、図４（ａ）に示すように、タイミング信号ＴＭでオン・オフされるスイッチ７１を有し、アナログ入力信号ＡＩがこのスイッチ７１を介して、ＳＨＡ７２ａ，７２ｂ，７２ｃの第１の入力端子と、比較器７３，７４に共通に与えられるようになっている。ＳＨＡ７２ａ〜７２ｃの第２の入力端子には、基準電圧＋ＶＲ，共通電圧ＶＣ（＝０），基準電圧−ＶＲがそれぞれ与えられている。これらのＳＨＡ７２ａ〜７２ｃは、第１と第２の入力端子に与えられる電圧を加算し、その加算結果の電圧を保持して出力するものである。ＳＨＡ７２ａ〜７２ｃの出力側は、それぞれスイッチ７５ａ，７５ｂ，７５ｃを介して、ノードＮＡに共通接続されている。
【００５７】
比較器７３，７４は、それぞれアナログ入力信号ＡＩを基準電圧＋ＶＲ／２，−ＶＲ／２と比較し、比較結果の信号をエンコーダ７６に出力するものである。エンコーダ７６は、比較器７３，７４の比較結果に基づいて、アナログ入力信号ＡＩが、−ＶＲ／２以下，−ＶＲ／２〜＋ＶＲ／２，＋ＶＲ／２以上の３つの電圧範囲の内のいずれに入っているかを検出するものである。即ち、比較器７３，７４とエンコーダ７６によって、１．５ビットのＳＡＤＣが構成され、このエンコーダ７６の検出結果が、ディジタル信号ＤＡとして出力されると共に、スイッチ７５ａ〜７５ｃに対する制御信号として与えられるようになっている。
【００５８】
これにより、アナログ入力信号ＡＩが−ＶＲ／２以下の時は、スイッチ７５ａがオンとなり、−ＶＲ／２〜＋ＶＲ／２の範囲の時には、スイッチ７５ｂがオンとなり、＋ＶＲ／２以上の時には、スイッチ７５ｃがオンとなるように制御されるようになっている。そして、スイッチ７５ａ〜７５ｃのいずれか１つで選択された電圧が、電圧ＶＡとしてノードＮＡに出力されるようになっている。
【００５９】
次に動作を説明する。
スイッチ７１がオンになると、アナログ入力信号ＡＩがＳＨＡ７２ａ〜７２ｃの第１の入力端子に与えられる。これにより、図４（ｂ）に示すように、ＳＨＡ７２ａから出力される電圧Ｖ７２ａは、ＡＩ＋ＶＲとなる。また、ＳＨＡ７２ｂから出力される電圧Ｖ７２ｂはＡＩとなり、ＳＨＡ７２ｃから出力される電圧Ｖ７２ｃはＡＩ−ＶＲとなる。
【００６０】
一方、エンコーダ７６からは、アナログ入力信号ＡＩが、−ＶＲ／２以下の時に、スイッチ７５ａをオンにする制御信号が出力される。従って、アナログ入力電圧ＡＩが−ＶＲ／２以下の時、ノードＮＡに出力される電圧ＶＡは、図４（ｂ）中の電圧Ｖ７２ａの太線部分となる。また、アナログ入力信号ＡＩが、−ＶＲ／２〜＋ＶＲ／２の時には、スイッチ７５ｂがオンにされ、ノードＮＡに出力される電圧ＶＡは、図４（ｂ）中の電圧Ｖ７２ｂの太線部分となる。更に、アナログ入力信号ＡＩが、＋ＶＲ／２以上の時には、スイッチ７５ｃがオンにされ、ノードＮＡに出力される電圧ＶＡは、図４（ｂ）中の電圧Ｖ７２ｃの太線部分となる。
【００６１】
従って、この入力処理部７０のノードＮＡから出力される電圧ＶＡは、図３に示される図１中の入力処理部１０の電圧ＶＡと同じように、−ＶＲ／２〜＋ＶＲ／２の電圧範囲となる。
【００６２】
以上のように、この第２の実施形態の入力処理部７０は、アナログ入力信号ＡＩの絶対値がＶＲ／２を越える電圧範囲に対して、基準電圧ＶＲだけシフトさせるように構成し、その結果の電圧ＶＡを−ＶＲ／２〜＋ＶＲ／２の範囲に収めるようにしている。これにより、後段の各ＳＨＡの入力電圧範囲と出力電圧範囲を、従来の１／２に制限することが可能になり、第１の実施形態よりも簡単な構成で、この第１の実施形態と同様の利点を得ることができる。
【００６３】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００６４】
（ａ）  各ＳＨＡ１８，２６等では、第１と第２の入力端子に与えられる電圧を加算しているが、例えば第２の入力端子に与える電圧の極性を逆にして、減算するように構成しても良い。即ち、各ＳＨＡ１８，２６，３６において、前段から与えられるアナログ電圧と１．５ビットのＳＤＡＣから出力されるアナログ電圧の差電圧が増幅されて出力されるように構成すれば良い。
【００６５】
（ｂ）  最終段には２ビットのＳＡＤＣ４０を設けているが、ＳＴＧ３０を１段増やして１ビットのＳＡＤＣを使用することもできる。
【００６６】
（ｃ）  各ＳＴＧは、比較電圧を２種類として電圧範囲を３つに分類する１．５ビット方式となっているが、比較電圧を４種類として電圧範囲を１／４の５つに分類する２．５ビット方式を使用することもできる。
【００６７】
（ｄ）  図１の入出力部１０では、ＳＨＡ１２の利得を１／２とし、ＳＨＡ１８の利得を２倍に設定しているが、ＳＨＡ１２の利得を１／４とし、ＳＨＡ１８の利得を４倍に設定しても良い。
【００６８】
【発明の効果】
以上詳細に説明したように、第１の発明によれば、アナログ入力信号を保持してそのアナログ入力信号の１／Ｎの電圧を出力する第１の増幅器を備えた初段のＳＴＧを有している。これにより、各ＳＴＧ中の増幅器の入力電圧範囲が１／Ｎとなり、増幅器によって直線性の良い出力電圧を得ることが可能になって、高精度と高速度の要求を同時に満たすパイプライン型ＡＤＣを得ることができる。
【００６９】
第２のの発明によれば、初段のＳＴＧにおいて、アナログ入力信号を基準電圧だけ増減させて出力する第１及び第３の保持部と、このアナログ入力信号を基準電圧の±１／２の電圧と比較して１．５ビットの第１のディジタル信号に変換する第１のＳＡＤＣと、この第１のディジタル信号の基づいて、アナログ入力信号または第１または第３の保持部の出力電圧を選択する選択部を有している。これにより、選択部から出力される第１のアナログ電圧の範囲を常に基準電圧の±１／２以内に収めることが可能になり、第１の発明と同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すパイプライン型ＡＤＣの概略の構成図である。
【図２】従来のパイプライン型ＡＤＣの概略を示す構成図である。
【図３】図１中の入力処理部１０の動作を示す入出力特性図である。
【図４】本発明の第２の実施形態を示す入力処理部７０の説明図である。
【符号の説明】
１０    入力処理部
１２，１８，２６，３６    ＳＨＡ（サンプル・ホールド増幅器）
１３，１４，２１，２２，３１，３２    比較器
１５，２３，３３，５０    エンコーダ
２０，３０    ＳＴＧ（アナログ・ディジタル変換ステージ）
【図１】
2004343292.tif 000003
【図２】
2004343292.tif 000004
【図３】
2004343292.tif 000005
【図４】
2004343292.tif 000006