(57)【要約】【課題】小型化が容易な半導体記憶装置を提供する。【解決手段】ｐ型ウェル領域は、素子分離領域１１０８と活性領域１１１０とを表面に有している。各活性領域１１０２には、２ビット記憶が可能なメモリ素子が形成されている。同一行のメモリ素子のゲート電極はワード線１１０４で兼用している。同一列のメモリ素子のソース／ドレイン拡散領域１１０７は、ビット線１１３２に対してコンタクトを介して電気的に共通に接続されている。また、隣り合う２つのビット線１１３２に関して、一方のビット線１１３２は同一列のソース／ドレイン拡散領域１１０７の一方に電気的に接続する一方、他方のビット線１１３２はその同一列のソース／ドレイン拡散領域１１０７の他方に電気的に接続している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
素子分離領域と活性領域とを表面に有する半導体基板と、
上記活性領域に形成されてマトリクス状に配置された複数の電界効果トランジスタである記憶素子と、
同一行の上記記憶素子のゲート電極に接続するワード線と、
同一列の上記記憶素子のソース／ドレイン拡散領域にコンタクトを介して電気的に共通に接続するビット線とを備え、
隣り合う２つの上記ビット線に関して、一方の上記ビット線は同一列の上記ソース／ドレイン拡散領域の一方に電気的に接続する一方、他方の上記ビット線は上記同一列の上記ソース／ドレイン拡散領域の他方に電気的に接続し、
上記記憶素子は、
上記半導体基板上にゲート絶縁膜を介して形成された上記ゲート電極と、
上記ゲート電極の両側に形成され、電荷または分極を保持する機能を有する２つのメモリ機能体と、
上記ゲート絶縁膜下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された上記ソース／ドレイン拡散領域と
を含み、
上記メモリ機能体に保持された電荷または分極の多寡により、上記ゲート電極に電圧を印加した際の上記ソース／ドレイン拡散領域の一方から上記ソース／ドレイン拡散領域の他方に流れる電流量が変化することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記コンタクトは同一行で隣り合う上記ソース／ドレイン拡散領域に共通に接続されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は、それぞれ独立した記憶単位として書き換え動作及び読み出し動作が行われることを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記コンタクトは楕円柱形状を有していることを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記コンタクトは楕円板形状の導電体を介して上記ソース／ドレイン拡散領域に電気的に接続されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は、
上記ゲート絶縁膜の表面と略並行な表面を有して電荷または分極を保持する機能を有する電荷保持膜と、
上記電荷保持膜と上記活性領域との間に形成された絶縁膜と
を有し、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上であることを特徴とする半導体記憶装置。
【請求項７】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は、
上記ゲート絶縁膜の表面と略並行な表面を有して電荷または分極を保持する機能を有する電荷保持膜と、
上記電荷保持膜と上記活性領域との間に形成された絶縁膜と
を有し、
上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より厚く、かつ、２０ｎｍ以下であることを特徴とする半導体記憶装置。
【請求項８】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は、シリコン窒化膜と、このシリコン窒化膜を挟むシリコン酸化膜とを有することを特徴とする半導体記憶装置。
【請求項９】
請求項１に記載の半導体記憶装置において、
上記メモリ機能体は、絶縁膜と、この絶縁膜中に形成されたドット形状の複数の金属体とを有し、
上記金属体の直径は０．１ｎｍ以上２０ｎｍ以下の範囲内であることを特徴とする半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置において、
カラムデコーダ、センスアンプ及びロウデコーダを含み、１つのチップから成ることを特徴とする半導体記憶装置。
【請求項１１】
請求項１に記載の半導体記憶装置において、
液晶ドライバを備えたことを特徴とする半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置の動作方法であって、
動作させるべき上記メモリ機能体が属する上記記憶素子のチャネル領域に接続された上記ワード線に、読み動作を行うための電位を与える前に、
上記記憶素子の一方の側方に位置する全ての上記ビット線を第１の電位にプリチャージすると共に、上記記憶素子の他方の側方に位置する全ての上記ビット線を第２の電位にプリチャージすることを特徴とする半導体記憶装置の動作方法。
【請求項１３】
請求項１に記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及びその動作方法、並びに携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を有する電界効果トランジスタを備えた半導体記憶装置及びその動作方法、並びにそのような半導体記憶装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
不揮発性メモリの一つであるフラッシュメモリは、半導体記憶装置としてのメモリセルアレイを備えている。
【０００３】
従来、フラッシュメモリのメモリセルアレイとしては、図３６に示すようなものがある（例えば、特許文献１参照）。
【０００４】
図３６は、上記メモリセルアレイの概略平面図である。図３７は、図３６の３７−３７線から見た概略断面図である。図３６及び図３７中、９０１は半導体基板、９０２はチャネル領域、ＦＧはフローティングゲート、ＷＬはワード線、ＳＬはソース線、ＢＬはビット線、９０８は素子分離領域、９３１は絶縁膜をそれぞれ示している。
【０００５】
上記メモリセルアレイは、マトリクス状に配置された複数のメモリセルを備えている。各メモリセルは、図３７に示すように、フローティングゲートＦＧを有し、フローティングゲートＦＧ中の電荷量の多寡として記憶を保持する。
【０００６】
上記構成のメモリセルアレイによれば、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００７】
図３８は、上記メモリセルのフローティングゲートＦＧ中の電荷量が変化したときにおけるドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性を模式的に示す図である。
【０００８】
上記フローティングゲートＦＧ中の負電荷の量が増加すると閾値が増加し、Ｉｄ−Ｖｇ曲線はＶｇの増加する方向（図中の矢印方向）にほぼ平行移動する。
【０００９】
【特許文献１】
特開平０５−３０４２７７号公報
【００１０】
【発明が解決しようとする課題】
ところで、上記従来のメモリセルアレイでは、ゲート電極を兼ねるワード線ＷＬとチャネル領域９０２との間にフローティングゲートＦＧを配置している。そして、上記フローティングゲートＦＧからの電荷漏れを防ぐために、フローティングゲートＦＧとワード線ＷＬと間、及び、フローティングゲートＦＧとチャネル領域９０２との間に絶縁膜９３１を設けている。
【００１１】
このように、上記ワード線ＷＬとチャネル領域９０２との間にはフローティングゲートＦＧ及び絶縁膜９３１が存在し、この絶縁膜９３１の厚さを薄くすることが困難である。その結果、上記従来のメモリセルアレイは、メモリセルを微細化することができないので小型化できないという問題がある。
【００１２】
そこで、本発明の課題は、小型化が容易な半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、第１の発明の半導体記憶装置は、
素子分離領域と活性領域とに区分けされた表面を有する半導体基板と、
上記活性領域に形成されてマトリクス状に配置された複数の電界効果トランジスタである記憶素子と、
同一行の上記記憶素子のゲート電極に接続するワード線と、
同一列の上記記憶素子のソース／ドレイン拡散領域にコンタクトを介して電気的に共通に接続するビット線とを備え、
隣り合う２つの上記ビット線に関して、一方の上記ビット線は同一列の上記ソース／ドレイン拡散領域の一方に電気的に接続する一方、他方の上記ビット線は上記同一列の上記ソース／ドレイン拡散領域の他方に電気的に接続し、
上記記憶素子は、
上記半導体基板上にゲート絶縁膜を介して形成された上記ゲート電極と、
上記ゲート電極の両側に形成され、電荷または分極を保持する機能を有する２つのメモリ機能体と、
上記ゲート絶縁膜下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された上記ソース／ドレイン拡散領域と
を含み、
上記メモリ機能体に保持された電荷または分極の多寡により、上記ゲート電極に電圧を印加した際の上記ソース／ドレイン拡散領域の一方から上記ソース／ドレイン拡散領域の他方に流れる電流量が変化することを特徴としている。
【００１４】
上記構成の半導体記憶装置によれば、上記ゲート電極の両側に形成された２つのメモリ機能体はゲート絶縁膜とは独立しているので、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されている。これにより、十分なメモリ機能を有したままゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。したがって、上記記憶素子を微細化できるので、容易に小型化できると共に、製造コストを抑制できる。
【００１５】
また、上記ゲート電極の両側に形成された２つのメモリ機能体はワード線により分離されているので書換え時の干渉が効果的に抑制される。言い換えれば、２つのメモリ機能体はゲート電極により分離されているので、２つのメモリ機能体間の距離を小さくすることができる。したがって、上記記憶素子を更に微細化することができる。
【００１６】
また、上記ゲート電極の両側にメモリ機能体を形成しているので、メモリ機能体が物理的に分離された構造のメモリセルを持つメモリ・セルアレイを実現できる。
【００１７】
また、特定のワード線及びビット線を選択することにより特定のメモリ機能体の記憶情報を書換えまたは読み出すことが可能となる。
【００１８】
一実施の形態の半導体記憶装置は、上記メモリ機能体の少なくとも一部がソース／ドレイン拡散領域の一部にオーバーラップするように形成されているので、読出し速度を十分に高速にすることができる。
【００１９】
一実施形態の半導体記憶装置は、上記コンタクトが同一行で隣り合う上記ソース／ドレイン拡散領域に共通に接続されている。
【００２０】
上記実施形態の半導体記憶装置によれば、上記コンタクトは同一行で隣り合うソース／ドレイン拡散領域に共通に接続されている。つまり、上記同一行で隣り合う２つのソース／ドレイン拡散領域が１つのビット線を共有している。したがって、上記素子分離領域が占有する面積を減少させることができると共に、素子分離の形状を単純化できる。したがって、高集積化が可能となって、製造コストをより低減することができる。
【００２１】
また、同一列で隣り合う記憶素子においてソース／ドレイン拡散領域を共有させることにより、大幅にメモリセルの面積を縮小することができる。
【００２２】
一実施形態の半導体記憶装置は、上記メモリ機能体は、それぞれ独立した記憶単位として書き換え動作及び読み出し動作が行われる。
【００２３】
上記実施形態の半導体記憶装置によれば、１つの記憶素子で２ビット以上のデータを記憶することができるので、ビット単位当たりのコストがさらに減少する。
【００２４】
一実施形態の半導体記憶装置は、上記コンタクトは楕円柱形状を有している。
【００２５】
上記実施形態の半導体記憶装置によれば、上記コンタクトの形状を楕円柱形状にした場合、コンタクの形成が簡単になる。
【００２６】
また、上記コンタクトは楕円柱形状を有しているので、ビット線間隔を狭めて、占有面積の小さい半導体記憶装置を実現することができる。
【００２７】
一実施形態の半導体記憶装置は、上記コンタクトは楕円板形状の導電体を介して上記ソース／ドレイン拡散領域に電気的に接続されている。
【００２８】
上記実施形態の半導体記憶装置によれば、上記コンタクトは楕円板形状の導電体を介してソース／ドレイン拡散領域に電気的に接続されているので、エッチング装置に制約がある場合でも、高密度メモリを実現可能である。
【００２９】
一実施形態の半導体記憶装置は、上記メモリ機能体は、上記ゲート絶縁膜の表面と略並行な表面を有して電荷または分極を保持する機能を有する電荷保持膜と、上記電荷保持膜と上記活性領域との間に形成された絶縁膜とを有し、上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上である。
【００３０】
上記実施形態の半導体記憶装置によれば、上記電荷保持膜と活性領域との間に形成された絶縁膜の膜厚が、ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上であるから、記憶素子の信頼性を高めることができる。
【００３１】
また、上記メモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷または分極を保持する機能を有する電荷保持膜を含むので、記憶素子のメモリ効果のばらつきを小さくすることができる。したがって、上記記憶素子の読み出し電流のばらつきを抑えることができる。更には、記憶保持中の記憶素子の特性変化を小さくすることができるので、半導体記憶装置の記憶保持特性が向上する。
【００３２】
一実施形態の半導体記憶装置は、上記メモリ機能体は、上記ゲート絶縁膜の表面と略並行な表面を有して電荷または分極を保持する機能を有する電荷保持膜と、上記電荷保持膜と上記活性領域との間に形成された絶縁膜とを有し、上記絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より厚く、かつ、２０ｎｍ以下である。
【００３３】
上記実施形態の半導体記憶装置によれば、上記電荷保持膜と上記活性領域との間に形成された絶縁膜の膜厚が、ゲート絶縁膜の膜厚より厚く、かつ、２０ｎｍ以下であるので、記憶素子の信頼性を高めることができる。
【００３４】
上記メモリ機能体は、ゲート絶縁膜の表面と略並行な表面を有して電荷または分極を保持する機能を有する電荷保持膜を含むので、記憶素子の動作、例えば書換え動作を高速にすることができる。
【００３５】
一実施形態の半導体記憶装置は、上記メモリ機能体は、シリコン窒化膜と、このシリコン窒化膜を挟むシリコン酸化膜とを有する。
【００３６】
上記実施形態の半導体記憶装置によれば、上記シリコン窒化膜をシリコン酸化膜で挟む構造はロジックＬＳＩ（大規模集積回路）の工程とほとんど同一の工程で製造できるので、メモリロジック混載ＬＳＩのプロセスを実現できる。
【００３７】
上記メモリ機能体は、シリコン窒化膜がシリコン酸化膜で挟まれた構造を有するので、書換え動作時の、メモリ機能体への電荷注入効率が高くなり、より高速な動作が可能となる。
【００３８】
一実施形態の半導体記憶装置は、上記メモリ機能体は、絶縁膜と、この絶縁膜中に形成されたドット形状の複数の金属体とを有し、
上記金属体の直径は０．１ｎｍ以上２０ｎｍ以下の範囲内である。
【００３９】
上記実施形態の半導体記憶装置によれば、上記メモリ機能体は、絶縁膜と、この絶縁膜中に形成され、直径が０．１ｎｍ以上２０ｎｍ以下のドット形状の複数の金属体とを有するので、より低電圧での動作が可能となり低消費電力化が図れる。もしくは、より高速動作が可能となり、高速のメモリを実現することができる。
【００４０】
一実施形態の半導体記憶装置は、カラムデコーダ、センスアンプ及びロウデコーダを含み、１つのチップから成る。
【００４１】
上記実施形態の半導体記憶装置は、上記カラムデコーダ、センスアンプ及びロウデコーダを含み、１つのチップから成るので、高速不揮発の高密度メモリを実現できる。
【００４２】
また、配列された複数の本発明の半導体記憶装置とカラムデコーダー、センスアンプ、ロウデコーダーとを用いた場合、特定の記憶素子を選択して書換え及び読み出し動作を行なうことができる。
【００４３】
また、カラムデコーダー、センスアンプ及びロウデコーダーなどの論理回路やアナログ回路を構成する通常トランジスタと上記本発明の半導体記憶装置との混載が容易であるから、製造プロセスが容易で低コストな半導体記憶装置が提供される。
【００４４】
一実施形態の半導体記憶装置は、液晶ドライバを備えている。
【００４５】
上記実施形態の半導体記憶装置によれば、上記液晶ドライバを備えているので、液晶ドライバーの初期値などを記憶するメモリを液晶ドライバ内に組み込むことにより、高機能な液晶ドライバを低コストで製造可能となる。
【００４６】
第２の発明の半導体記憶装置の動作方法は、上記第１の発明の半導体記憶装置の動作方法であって、読み出すべき情報が記憶された上記メモリ機能体が属する上記記憶素子のチャネル領域に接続された上記ワード線に、読み動作を行うための電位を与える前に、上記記憶素子の一方の側方に位置する全ての上記ビット線を第１の電位にプリチャージすると共に、上記記憶素子の他方の側方に位置する全ての上記ビット線を第２の電位にプリチャージすることを特徴としている。
【００４７】
上記構成の半導体記憶装置の動作方法によれば、上記動作させるべきメモリ機能体が属する記憶素子の一方の側方に位置する全てのビット線を第１の電位にプリチャージすると共に、その記憶素子の他方の側方に位置する全てのビット線を第２の電位にプリチャージする。その後、上記記憶素子のチャネル領域に接続されたワード線に、読み動作を行うための電位を与える。このような動作方法により、比較的簡単な制御回路でのランダムアクセスによる読み出し、書込み・消去動作が可能となり、メモリの占有面積がさらに縮小すると共に、動作効率が向上し、高速動作が可能となる。
【００４８】
更には、上記記憶素子の一方の側方に位置する全ての上記ビット線を第１の電位にプリチャージすると共に、その記憶素子の他方の側方に位置する全ての上記ビット線を第２の電位にプリチャージするから、選択された電界効果トランジスタ（記憶素子）を流れる電流を検知するにあたってのノイズ電流を小さくすることができる。
【００４９】
第３の発明の携帯電子機器は、上記第１の発明の半導体記憶装置を備えたことを特徴としている。
【００５０】
上記構成の携帯電子機器によれば、上記第１の発明の半導体記憶装置は、省電力が少なく、高速不揮発性である。したがって、複数の部品を用いて実現していた機能を第１の発明の半導体記憶装置のみで実現できる。その結果、低消費電力で部品点数が少なく小型な携帯電子機器を実現することができる。
【００５１】
本発明の半導体記憶装置を携帯電子機器に用いることにより、制御回路の製造コストが削減されるから、携帯電子機器自体のコストを削減することができる。もしくは、制御回路に含まれる不揮発性メモリを大容量化して、携帯電子機器の機能を高度化することができる。
【００５２】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００５３】
（実施の形態１）
本実施の形態では、記憶素子の一例としてのメモリ素子を配列して構成される半導体記憶装置（メモリセルアレイ）について説明する。
【００５４】
図１は実施の形態１のメモリセルアレイの概略平面図であり、図２は図１の２−２線から見た概略断面図であり、図３は図１の３−３線から見た概略断面図である。ただし、図１においては、上部配線構造（ビット線及びコンタクト）は簡略のため結線図として表現している。また、図１〜図３では、３行×３列のメモリセルアレイを示しているが、行数及び列数は任意である。
【００５５】
上記メモリセルアレイによれば、図２に示すように、半導体基板１１０１はｐ型のウェル領域１１０２を有している。このｐ型のウェル領域１１０２の表面は、図１に示すように、素子分離領域１１０８と、マトリクス状に配置された複数の活性領域１１１０とに区分けされている。上記活性領域１１１０には、それぞれ、記憶素子の一例としてのメモリ素子が形成されている。また、上記半導体基板１１０１上には、メモリ素子のゲート電極として機能するワード線１１０４（ＷＬ１，ＷＬ２，ＷＬ３）が、図１の紙面横方向に延び、図１の紙面縦方向に関して並んで形成されている。
【００５６】
図２に示すように、上記ワード線１１０４（ＷＬ１，ＷＬ２，ＷＬ３）の側面及び上面にはシリコン窒化膜１１０９が形成されている。つまり、上記ワード線１１０４の側面及び上面はシリコン窒化膜１１０９で覆われている。上記シリコン窒化膜１１０９のうち、ワード線１１０４の両側壁に存する部分がメモリ機能体１１０５ａ，１１０５ｂとなっている。また、上記ワード線１１０４と各活性領域１１１０との間にはゲート絶縁膜１１０３を形成している。このゲート絶縁膜１１０３下の領域がメモリ素子のチャネル領域１１１１となっていて、チャネル領域１１１１の両側にソース／ドレイン拡散領域１１０７が形成されている。そして、図１に示すように、同一列のソース／ドレイン拡散領域１１０７がビット線１１３２（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４）に共通に電気的に接続されている。このビット線１１３１のうち隣り合う２つのビット線１１３２（例えばＢＬ１，ＢＬ２）に関して、一方のビット線１１３２（ＢＬ１）は同一列のソース／ドレイン拡散領域１１０７の一方に電気的に接続する一方、他方のビット線１１３２（ＢＬ２）は同一列のソース／ドレイン拡散領域１１０７の他方に電気的に接続している。また、上記ビット線１１３２（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４）と、ソース／ドレイン拡散領域１１０７とは、コンタクトコンタクト１１３１（図２参照）を介して電気的に接続されている。
【００５７】
上記コンタク１１３１は、コンタクトホール（ソース／ドレイン拡散領域１１０７と第１層メタル配線とを接続する孔）内に導電性の材料を満たすことにより形成される。上記コンタクトホールは、ソース／ドレイン拡散領域１１０７と第１層メタル配線とを接続するために十分大きくする必要があると共に、ソース／ドレイン拡散領域１１０７と第１層メタル配線とを結ぶ方向の長さを長くする必要がある。このため、上記コンタクトホールの形状を楕円柱形状としている。すなわち、図１において例えば実践の四角で囲んだ部分Ｃで楕円柱形状のコンタクト１１３１が形成されている。また、上記部分Ｃ以外の部分でも楕円柱形状のコンタクト１１３１が形成されている。
【００５８】
上記楕円柱形状のコンタクトホールを使用することにより、上部のメタル配線等で接続した場合に比較して、メタル配線間のマージンが不要になり占有面積を小さくすることができ、製造工程を簡略化することができる。つまり、上記ビット線１１３２線間隔を狭くでき、製造工程を簡略することができる。
【００５９】
また、上記ビット線１１３２は、図３に示すように、素子分離領域１１０８上に形成されている。そして、上記ビット線１１３２とシリコン窒化膜１１０９との間には層間絶縁膜１１４１が存在している。
【００６０】
図４に、上記メモリセルアレイの回路図を示す。なお、図４では、上記メモリアレイが含むメモリ素子は、簡略化のため通常の電界効果トランジスタをあらわす記号で表現している。そして、上記メモリ素子から成るメモリセルＭｉｊ（ｉ＝１，２，３、ｊ＝１，２，３）では、ゲート電極がワード線ＷＬｉ（ｉ＝１，２，３）に、２つのソース／ドレイン拡散領域１１０７の一方がビット線ＢＬｊ（ｊ＝１，２，３）に、そのソース／ドレイン拡散領域１１０７の他方がビット線ＢＬｊ＋１（ｊ＝１，２，３）にそれぞれ接続されている。また、上記メモリセルＭｉｊはそれぞれ２つのメモリ機能体ｍ１，ｍ２（１１０５ａ，１１０５ｂ）を含んでいる。
【００６１】
上記メモリセルアレイを動作させるには、メモリセルＭｉｊの動作方法に必要な電圧を、特定のワード線ＷＬｉ、ビット線ＢＬｊ及びビット線ＢＬｊ＋１を介して所望のメモリセルに与えればよい。例えば、メモリセルＭ１１のメモリ機能体ｍ１，ｍ２の一方に書込みを行なう場合は、ワード線ＷＬ１に＋５Ｖを、ビット線ＢＬ１に＋５Ｖを、ビット線ＢＬ２に０Ｖを、それぞれ与えればよい。また、メモリセルＭ１１のメモリ機能体ｍ１，ｍ２の他方に書込みを行なう場合は、ワード線ＷＬ１に＋５Ｖを、ビット線ＢＬ１に０Ｖを、ビット線ＢＬ２に＋５Ｖを、それぞれ与えればよい。このとき、他の非選択ワード線及び非選択ビット線には例えば０Ｖを与えればよい。
【００６２】
なお、上記メモリセルＭｉｊを構成する記憶素子の動作方法については他の実施の形態で詳述する。
【００６３】
以上の説明より明らかなように、本実施の形態のメモリセルアレイは、マトリクス状に配列されたメモリセルＭｉｊを有している。このメモリセルＭｉｊは１つで２ビットの記憶が可能であり、ゲート絶縁膜１１０３の薄膜化が可能である。したがって、上記メモリセルＭｉｊの微細化が容易であるので、メモリセルアレイを容易に小型化できると共に、製造コストも削減できる。
【００６４】
また、上述のように、上記メモリ素子を形成するプロセスは、通常のＣＭＯＳ（相補型金属酸化膜半導体）プロセスに非常に近く、従来のＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ：電気的に消去可能な読み出し専用メモリ）などのようにフローティングゲートを有する不揮発性メモリに比べて非常に簡単に製造することが可能である。したがって、本発明のメモリセルアレイの製造が容易であり、更にはメモリセルアレイに対して論理回路を混載することも容易となる。
【００６５】
上記実施の形態で用いたメモリ素子では、ゲート電極（ワード線１１０４）の側面及び上面がシリコン窒化膜１１０９で覆われていたが、ゲート電極（ワード線１１０４）の側面のみをシリコン窒化膜で覆ってもよい。
【００６６】
また、上記シリコン窒化膜１１０９の代わりに、電荷または分極を保持する機能を有するメモリ機能体を形成してもよい。上記メモリ機能体は、活性領域上においてワード線の両側に形成する。このようなメモリ機能体については、下記実施の形態１１で後述する。
【００６７】
上記メモリ機能体は、例えば、電荷を保持するシリコン窒化膜と、このシリコン窒化膜を挟むシリコン酸化膜とで構成してもよい。この場合、上記シリコン窒化膜は、ソース／ドレイン拡散領域に対してそれぞれオーバーラップするのが好ましい。このようなメモリ機能体を含むメモリ素子を本実施の形態の半導体記憶装置に用いれば、半導体記憶装置の読出し速度を十分に高速にすることができる。
【００６８】
また、上記メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。このようなメモリ機能体を含むメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子のメモリ効果のばらつきを小さくすることができるので、半導体記憶装置の読出し電流ばらつきを抑えることができる。更には、記憶保持中のメモリ素子の特性変化を小さくすることができるので、半導体記憶装置の記憶保持特性が向上する。
【００６９】
また、上記メモリ機能体が含む電荷保持膜は、ゲート絶縁膜表面と略平行な表面を有する部分を有し、かつ、ゲート電極側面と略並行に延びる部分を有することが好ましい。このようなメモリ機能体を本実施の形態の半導体記憶装置に用いれば、メモリ素子の書換え速度が増大するので、半導体記憶装置の書換え動作を高速にすることができる。
【００７０】
また、上記電荷保持膜と、チャネル領域またはウェル領域との間に絶縁膜に絶縁膜を形成した場合、この絶縁膜の厚さは、ゲート絶縁膜の厚さよりも薄く、かつ、０．８ｎｍ以上であることが好ましい。このような絶縁膜を含むメモリ素子を本実施の形態の半導体記憶装置に用いれば、書込み動作及び消去動作の電圧を低下させ、または書込み動作及び消去動作を高速にすることが可能となる。更には、メモリ素子のメモリ効果が増大するので、半導体記憶装置の読出し速度を高速にすることが可能となる。
【００７１】
また、上記電荷保持膜と、チャネル領域またはウェル領域との間に絶縁膜に絶縁膜を形成した場合、この絶縁膜の厚さは、ゲート絶縁膜の厚さよりも厚く、２０ｎｍ以下であることが好ましい。このような絶縁膜を含むメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【００７２】
また、本実施の形態のメモリ素子は、シリコン窒化膜と、このシリコ窒化膜を挟むシリコン酸化膜とで構成したメモリ機能体を２つ備えているのが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、半導体記憶装置の動作速度を向上し、信頼性を向上させることが可能となる。
【００７３】
図５に、上記メモリセルアレイの変形例を示す。
【００７４】
上記変形例では、ワード線１１０４が延びる方向についてコンタクト−コンタクト間の距離を短くすることが可能なためビットライン間の距離を短くすることが可能になる。この場合、図５において例えば実践の四角で囲んだ部分Ｃ５で楕円柱形状のコンタクトが形成されている。また、上記部分Ｃ５以外の部分でも楕円柱形状のコンタクトが形成されている。上記各コンタクトは、同一行で隣り合う２つのソース／ドレイン拡散領域に対して電気的に接続されている。
【００７５】
上記変形例においても、楕円柱形状のコンタクトを用いることにより、上部のメタル配線等で接続した場合に比較して、メタル配線間のマージンが不要になり占有面積を小さくすることができて製造工程も簡略化される。つまり、ビット線１１３２線間隔を狭くでき、製造工程を簡略することができる。
【００７６】
上記実施の形態では、メモリ素子のゲート電極はワード線１１０４の一部であったが、ワード線の一部でなくてもよい。つまり、上記メモリ素子のゲート電極はワード線と別体であってもよい。この場合、上記ワード線は、同一行のメモリ素子のゲート電極を接続する。
【００７７】
（実施の形態２）
本実施の形態のメモリセルアレイを、図６及び図７を用いて説明する。
【００７８】
図６は本発明の実施の形態２のメモリセルアレイの概略平面図であり、図７は図６の７−７線から見た概略断面図である。なお、上記メモリセルアレイの回路図は図４と同じになる。ただし、図６においては、上部配線構造（ビット線及びコンタクト）は簡略のため結線図として表現している。また、図６及び図７７では、３行×３列のメモリセルアレイを示しているが、行数及び列数は任意である。
【００７９】
図６を見て判るように、本実施の形態のメモリセルアレイが実施の形態１のメモリセルアレイと異なるのは、同一列で隣り合う２つの記憶素子（図６の紙面の縦方向に並ぶ記憶素子）が１つのソース／ドレイン拡散領域２１０７を共有しているという点である。このように、同一列で隣り合う記憶素子が１つのソース／ドレイン拡散領域２１０７を共有することにより、ソース／ドレイン拡散領域２１０７自体の面積が減少する。つまり、メモリセルアレイで必要とするソース／ドレイン拡散領域２１０７の数が減少する。また、上記ソース／ドレイン拡散領域２１０７自体を分離するための素子分離領域２１０８によるマージンが不要になる。つまり、同一列で隣り合う記憶素子間に素子分離領域２１０８を形成しなくてもよい。したがって、大幅にメモリセルの面積を縮小することができる。
【００８０】
また、上記素子分離領域２１０８の形状が単純化されるので、製造しやすくなり、歩留まりが向上する。
【００８１】
本実施の形態のメモリセルアレイにおいても、上記実施の形態１と同様の方法により、所望のメモリセルに所望の動作のための電圧を与えることができる。
【００８２】
また、本実施の形態のメモリセルアレイにおいても、図６において例えば実線の四角で囲んだ部分Ｃ６で、図７に示す楕円柱形状のコンタクト２１３１が形成されている。また、上記部分Ｃ６以外の部分でも楕円柱形状のコンタクト２１３１が形成されている。このコンタクト２１３１は、導電性の材料から成っていて、ビット線２１３２（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４）と、活性領域２１１０のソース／ドレイン拡散領域２１０７とを電気的に接続するように設計されている。
【００８３】
楕円柱形状のコンタクト２１３１を使用することにより、上部のメタル配線等で接続した場合に比較して、メタル配線間のマージンが不要になり占有面積を小さくすることができ、製造工程を簡略化できる。すなわち、上記ビット線２１３２間隔を狭くでき、製造工程を簡略化できる。
【００８４】
また、本実施の形態のメモリセルアレイによれば、上記実施の形態１のメモリセルアレイに比べてワード線２１０４（ＷＬ１，ＷＬ２，ＷＬ３）間のピッチを狭くすることができる。したがって、本実施の形態のメモリセルアレイは上記実施の形態１のメモリセルアレイよりも更に小型化できると共に、製造コストを更に削減することができる。
【００８５】
上記ビット線２１３２のうち隣り合う２本のビット線２１０４を選んだとき、この２本のビット線２１３２の間には１本の活性領域２１１０が規定される。上記規定された活性領域２１１０に属する複数のソース／ドレイン拡散領域２１０７は、上記２本のビット線２１３２の一方と、上記２本のビット線２１３２の他方とに交互に接続されている。すなわち、複数のソース／ドレイン拡散領域２１０７うち隣り合う２つのソース／ドレイン拡散領域の一方は上記２本のビット線２１３２の一方に接続されると共に、そのソース／ドレイン拡散領域の他方は上記２本のビット線２１３２の他方に接続される。または、上記規定された活性領域２１１０に属するソース／ドレイン拡散領域２１０７は１つおきにソース領域またはドレイン領域となるから、上記２本のビット線２１０４の一方は上記規定された活性領域２１１０に属する上記ソース／ドレイン拡散領域２１０７の一方に接続され、上記選２本のビット線２１０４の他方は上記規定された活性領域２１１０に属する上記ソース／ドレイン拡散領域２１０７の他方に接続されると表現することもできる。
【００８６】
以下、図４を用いて上記メモリセルアレイの動作について説明する。
【００８７】
まず、上記メモリセルアレイの読み出し方法について説明する。ここでは、例えばメモリセルＭ２２のビット線ＢＬ２側のメモリ機能体ｍ１の記憶情報を読み出すものとする。
【００８８】
まず、上記ビット線ＢＬ１，ＢＬ２を論理レベルＬにプリチャージすると共に、ビット線ＢＬ３，ＢＬ４を論理レベルＨにプリチャージする。上記ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のプリチャージが完了した後、ワード線ＷＬ２を論理レベルＨにする。上記ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２２はオン状態になる。このとき、上記メモリセルＭ２２のソース・ドレイン間に高い電圧（論理レベルＨ−論理レベルＬ）がかかり電流が流れるのであるが、メモリ機能体ｍ１の状態によって電流量は変化する。したがって、上記ビット線ＢＬ２若しくはビット線ＢＬ３に流れる電流量を検知するか、または、ビット線ＢＬ２若しくはビット線ＢＬ３の電位変化をモニターすることにより、メモリ機能体ｍ１の状態を知ることができる。
【００８９】
上記読み出し動作において、ビット線ＢＬ１を論理レベルＬにプリチャージしていなかった場合、ワード線ＷＬ２が論理レベルＨになった瞬間、メモリセルＭ２１がオン状態になって、ビット線ＢＬ１からビット線ＢＬ２へ電流が流れてしまう。このような電流は、選択されたメモリセルＭ２２に流れる電流の検知を阻害する。したがって、上記ビット線ＢＬ１は、ビット線ＢＬ２と同じ論理レベルＬにプリチャージするのが好ましい。同様に、ビット線ＢＬ４は、ビット線ＢＬ３と同じ論理レベルＨにプリチャージするのが好ましい。
【００９０】
一方、上記メモリセルＭ２２のビット線ＢＬ３側のメモリ機能体ｍ２の記憶情報を呼び出す場合は、ビット線ＢＬ１及びビット線ＢＬ２を論理レベルＨにプリチャージすると共に、ＢＬ３及びＢＬ４を論理レベルＬにプリチャージした後、ワード線ＷＬ２を論理レベルＨにすればよい。
【００９１】
下表１に、本実施の形態のメモリセルアレイの書込み、読み出し及び消去の各動作における具体的な電圧の一例を示す。なお、表１において、Ｌｂｗ、Ｈｂｗ、Ｌｗｗ、Ｈｗｗは、それぞれ書き込み時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。また、Ｌｂｒ、Ｈｂｒ、Ｌｗｒ、Ｈｗｒは、それぞれ読み出し時におけるビット線の低レベル電位、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。また、Ｌｂｅ１、Ｌｂｅ２、Ｈｂｅ、Ｌｗｅ、Ｈｗｅは、それぞれ消去時におけるビット線の低レベル電位１、ビット線の低レベル電位２、ビット線の高レベル電位、ワード線の低レベル電位、ワード線の高レベル電位である。上記Ｌｂｗ、Ｈｂｗ、…、Ｌｗｅ、Ｈｗｅのいずれも、表１内の括弧内に具体的な電圧の一例を示す。
【００９２】
なお、表１に記載した消去方法は、後述の第２の消去方法を用いたものである。それゆえ、消去時には、半導体基板２１０１上のｐ型のウェル領域２１０２にはＬｂｅ２（表１では＋０．８Ｖ）を印加しておく。例えばメモリセルＭ２２のメモリ機能体ｍ１の情報を消去する場合は、ｐ型ウェル領域２１０２とビット線ＢＬ３とに印加された順方向電圧により注入された電子がトリガーとなり、メモリ機能体ｍ１の情報が消去されるのである。また、上記ビット線ＢＬ１にはＬｂｅ２を与えるが、これはメモリセルＭ２１を誤消去するのを防ぐためである。
【００９３】
【表１】
2004343015.tif 000003
【００９４】
この表１から明らかなように、本実施の形態のメモリセルアレイは、ランダムアクセス（１ビット毎の読出し及び書換え動作）が可能である。このため、一括消去しなければならないデバイスに比較し、アクセス効率を上げることが可能である。また、メモリ状態の一時記憶、一括消去、書き込みといったシーケンスも不要となるため制御回路が簡単になるという効果がある。
【００９５】
上記読出し動作時によれば、あるメモリセルの２ビットの記憶を連続して読み出そうとする場合（例えば、メモリセルＭ２２のメモリ機能体ｍ１，ｍ２を連続して読み出す場合）、近傍のビット線ＢＬ１〜ＢＬ４の電位を全て反転しなければならないため、効率が悪い。そのため、後述のように、アドレスデコーダ回路などの工夫を行い、左右のメモリ機能体ｍ１，ｍ２のアクセスのためのアドレスを離すなどの対策を行うことにより連続して交互に読み出す状態を回避することが好ましい。
【００９６】
上記実施の形態では、メモリ素子のゲート電極はワード線２１０４の一部であったが、ワード線の一部でなくてもよい。つまり、上記メモリ素子のゲート電極はワード線と別体であってもよい。この場合、上記ワード線は、同一行のメモリ素子のゲート電極を接続する。
【００９７】
（実施の形態３）
本発明の実施の形態３を、図８及び図９を用いて説明する。
【００９８】
図８は本実施の形態のメモリセルアレイの概略平面図であり、図９は上記メモリセルアレイの第１層メタル配線の配置を説明する図である。ただし、図８においては、上部配線構造（ビット線及びコンタクト）は簡略のため結線図として表現している。また、図８及び図９では、３行×３列のメモリセルアレイを示しているが、行数及び列数は任意である。
【００９９】
本実施の形態のメモリセルアレイが上記実施の形態２のメモリセルアレイと異なるのは、ソース／ドレイン拡散領域３１０７とビット線３１３２（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４）との接続パターンであり、以下で説明する。
【０１００】
上記メモリセルアレイでは、ウェル領域の表面が、素子分離領域３１０８と、帯状の複数の活性領域３１１０（Ａ１，Ａ２，Ａ３）とに区分けされている。上記ビット線ＢＬ１とビット線ＢＬ２との間に位置する活性領域Ａ１では、隣り合う２つのソース／ドレイン拡散領域３１０７の一方はビット線ＢＬ１に接続され、その２つのソース／ドレイン拡散領域３１０７の他方はビット線ＢＬ２に接続されている。また、上記ビット線ＢＬ２とビット線ＢＬ３との間に位置する活性領域Ａ２では、隣り合う２つのソース／ドレイン拡散領域３１０７の一方はビット線ＢＬ２に接続され、その２つのソース／ドレイン拡散領域３１０７の他方はビット線ＢＬ３に接続されている。そして、上記ビット線ＢＬ３とビット線ＢＬ４との間に位置する活性領域Ａ３では、隣り合う２つのソース／ドレイン拡散領域３１０７の一方はビット線ＢＬ３に接続され、その２つのソース／ドレイン拡散領域３１０７の他方はビット線ＢＬ４に接続されている。
【０１０１】
また、同一行で隣り合う２つのソース／ドレイン拡散領域３１０７は、楕円柱形状のコンタクトを介して１つのビット線３１３２（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４）に電気的に接続されている。具体的には、上記ワード線ＷＬ１よりも図中上側の領域では、活性領域Ａ１に属するソース／ドレイン拡散領域３１０７と、活性領域Ａ２に属するソース／ドレイン拡散領域３１０７とが、楕円柱形状のコンタクト３１３１（図９参照）を介してビット線ＢＬ２に電気的に共通に接続されている。そして、上記ワード線ＷＬ１とワード線ＷＬ２との間では、活性領域Ａ２に属するソース／ドレイン拡散領域３１０７と、活性領域Ａ３に属するソース／ドレイン拡散領域３１０７とが、楕円柱形状のコンタクト３１３１を介してビット線ＢＬ３に電気的に共通に接続されている。また、上記ワード線ＷＬ２とワード線ＷＬ３との間では、活性領域Ａ１に属するソース／ドレイン拡散領域３１０７と、活性領域Ａ２に属するソース／ドレイン拡散領域３１０７とが、楕円柱形状のコンタクト３１３１を介してビット線ＢＬ２に電気的に共通に接続されている。そして、上記ワード線ＷＬ３よりも図中下側の領域では、実線の四角で部分Ｃ８において、活性領域Ａ２に属するソース／ドレイン拡散領域３１０７と、活性領域Ａ３に属するソース／ドレイン拡散領域３１０７とが、楕円柱形状のコンタクト３１３１を介してビット線ＢＬ３に電気的に共通に接続されている。
【０１０２】
言い換えると、例えば、上記ワード線ＷＬ１とワード線ＷＬ２との間において活性領域Ａ１に属するソース／ドレイン拡散領域３１０７がソース領域である場合、ワード線ＷＬ１とワード線ＷＬ２との間において活性領域Ａ２に属するソース／ドレイン拡散領域３１０７もソース領域となる。
【０１０３】
本実施の形態のメモリセルアレイによれば、図８中の左右方向（行方向）のピッチを小さくしても第１層メタル配線間のマージンを大きくとることができる。したがって、更に大幅にメモリセルの面積を縮小して製造コストを削減することができる。
【０１０４】
本実施の形態のメモリセルアレイの回路図は、図４と同じとなる。したがって、動作方法も上記実施の形態２のメモリセルアレイと同様にしてよい。
【０１０５】
本デバイスの構造について、別の言い方で述べると、半導体基板上に素子分離領域と活性領域がライン状に交互に形成され、素子分離領域と活性領域とに対して交差するようにワード線が形成されている。そして、上記活性領域において、ワード線と交差する領域がチャネル領域となり、ワード線が交差していない領域がソース／ドレイン拡散領域となっている。そして、上記素子分離領域を挟んで同一行で隣り合う２つのソースドレイン領域を、１つのコンタクトを介して１本のビット線に電気的に接続している。また、同一列の３つのチャネル領域に注目した場合、チャネル領域間の一方の素子分離領域の両側の２つのソース／ドレイン拡散領域は１つのコンタクで電気的に接続され、チャネル領域間の他方の素子分離領域の両側の２つのソース／ドレイン拡散領域は電気的に接続されていない構造と呼ぶことができる。
【０１０６】
上記実施の形態では、メモリ素子のゲート電極はワード線３１０４の一部であったが、ワード線の一部でなくてもよい。つまり、上記メモリ素子のゲート電極はワード線と別体であってもよい。この場合、上記ワード線は、同一行のメモリ素子のゲート電極を接続する。
【０１０７】
（実施の形態４）
本実施の形態のメモリセルアレイの製造方法を、図１０〜図１３を用いて説明する。
【０１０８】
図１０に、本実施の形態４メモリセルアレイのメモリセルの形成工程時の半導体基板を上方から見た概略図を示し、図１１に、上記メモリセルアレイの概略断面図を示す。
【０１０９】
以下、図１０及び図１１を用いて、上記メモリセルアレイのメモリセルの形成工程について説明する。
【０１１０】
まず、図１０に示すように、例えばｐ型で比抵抗が数Ωｃｍ程度の単結晶シリコンからなる半導体基板４１０１（図１１参照）に、素子分離領域の一例としてのトレンチ素子分離（溝型素子分離）４１０８を形成した後、ｐ型ウエル４１０２（図１１参照）を形成する。上記ｐ型ウエル４１０２は、トレンチ素子分離４１０８（溝型素子分離）で分離されている。
【０１１１】
上記トレンチ素子分離４１０８は、半導体基板をドライエッチングして溝を形成した後、この溝の内部を含む半導体基板上にＣＶＤ（化学的気相成長）法でシリコン酸化膜を堆積する。続いて、上記シリコン酸化膜を化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法で研磨して溝の内部のみにシリコン酸化膜を残すことにより形成する。
【０１１２】
上記ｐ型ウエル１０１は、半導体基板にｐ型不純物、例えばＢ（ボロン）のイオン注入を行った後、アニールを行い不純物を熱拡散させることにより形成する。
【０１１３】
次に、上記半導体基板の表面を洗浄した後、酸化工程を行って膜厚１〜２０ｎｍ程度のゲート酸化膜（図示せず）を半導体基板上に形成して、ＣＶＤ法によって膜厚５０〜４００ｎｍ程度のポリシリコン膜をそのゲート酸化膜上に形成する。
【０１１４】
次に、上記ポリシリコン膜及びゲート酸化膜にに対してパターニングを行って、ゲート電極として機能するワード線４１０４（ＷＬ１，ＷＬ２，ＷＬ３）と、ゲート絶縁膜４１０３（図１１参照）とを形成する。上記パターニングは、ポリシリコン膜上に形成したフォトレジスト膜をマスクとして用いて行う。
【０１１５】
次に、上記ワード線４１０４においてゲート電極として機能する部分の上面及び側面を覆う膜厚０．８〜２００ｎｍのシリコン窒化膜４１０９（図１１参照）を形成する。このシリコン窒化膜４１０９においてワード線４１０４の両側の部分がメモリ機能体となる。
【０１１６】
次に、上記ワード線４１０４の両側のｐ型ウエル４１０２にソース／ドレイン拡散領域の一例としての拡散領域４１０７（図１１参照）を形成することにより、メモリセルを形成する。
【０１１７】
上記拡散領域４１０７は、ｎ型半導体領域であって、ｐ型ウエル４１０２にｎ型不純物、例えばＰ（リン）をイオン注入して形成する。
【０１１８】
図１２に、本実施の形態のメモリセルアレイの他の概略断面図を示し、図１３に、上記メモリセルアレイのメタル配線の配置を説明するための図を示す。
【０１１９】
以下、図１１〜図１３を用いて、上記メモリセルの形成後の工程である層間絶縁膜工程、コンタクト工程及び残りの工程について説明する。
【０１２０】
まず、図１１に示すように、ＣＶＤ法により、膜厚２０〜１００ｎｍ程度のシリコン酸化膜（図示せず）及び膜厚７０〜２００ｎｍのシリコン窒化膜４２０１を全面に堆積し、更に、層間絶縁膜４１４１を形成するための膜厚２００〜７００ｎｍシリコン酸化膜を全面に堆積する。上記シリコン窒化膜は、この後のコンタクトエッチの際にエッチングストッパーとして用いる。
【０１２１】
次に、上記シリコン酸化膜をＣＭＰ法で研磨してその表面の平坦化を行う。
【０１２２】
次に、表面が平坦化されたシリコン酸化膜上にフォトレジスト膜を形成した後、このフォトレジスト膜をマスクにして、シリコン酸化膜に異方性エッチングでコンタクトホール４２０２を形成する。このとき、上記異方性エッチングは、シリコン酸化膜のエッチングレートがシリコン窒化膜のエッチングレートに比べて速い条件で行う。また、上記コンタクトホール４２０２間には、シリコン酸化膜より成る層間絶縁膜４１４１が形成される。更に、上記シリコン窒化膜とシリコン酸化膜とのエッチングを行う。
【０１２３】
次に、上記コンタクホール４２０２内をタングステンで満たすことにより、タングステンから成る楕円柱形状のコンタクト４１３１を形成する。
【０１２４】
上記コンタクト４１３１は、例えばコンタクトホール４２０２内部におけるシリコン酸化膜に、タングステンをＣＶＤ法で堆積した後、タングステンの上部をＣＭＰ法（またはエッチバック法）で除去して、タングステンをコンタクトホール４２０２内部のみに残すことにより形成する。
【０１２５】
次に、上記コンタクト４１３１及び層間絶縁膜４１４１上にメタル膜を形成する。
【０１２６】
上記メタル配線は、例えば、スパッタ法で、合計の膜厚６００ｎｍ程度、チタンナイトライド膜／アルミ銅合金膜／チタンナイトライド膜を順次製膜で形成する。
【０１２７】
最後に、上記メタル膜に対してフォトリソグラフィ及びメタルエッチングを行うことにより、図１２及び図１３に示すようなビット線４１３２（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４）を形成する。
【０１２８】
上記各拡散領域４１０７（ｎ型半導体領域）と各ビット線４１３２とを電気的に接続する際には、以下の規則に従って配線する。なお、以下では、上記ワード線４１０４が延びる方向（図中の左右方向）と平行なものを行と呼び、ビット線４１３２が延びる方向（図中の上下方向）と平行なものを列と呼ぶ。
【０１２９】
ある１列の複数の拡散領域４１０７に注目した場合、複数の拡散領域４１０７は近傍の１つのビット線４１３２に対して２個ごとに接続されている。この際、上記１つのビット線４１３２は１行おきに拡散領域４１０７に接続している。そして、上記１つのビット線４１３２に隣り合う他のビット線４１３２は、その１つのビット線４１３２が拡散領域４１０７に接続していない行において、拡散領域４１０７に接続している。つまり、上記１つのビット線４１３２が拡散領域４１０７に接続する行と、上記他のビット線４１３２が拡散領域４１０７に接続する行とは１行ずれている。言い換えると、上記１つのビット線４１３２と、上記他のビット線４１３２とは、同一行の拡散領域４１０７に接続していない。
【０１３０】
また、ある隣り合う２列の複数の拡散領域４１０７に注目した場合、同一行で隣り合う２つの拡散領域４１０７が、一行おきに、１つのコンタクト４１３１を介してその２列間の１つのビット線４１３２に電気的に接続している。
【０１３１】
このように接続することで、隣り合う２つのビット線４１３４と１本のワード線４１０４とを選んだ場合に、誤って２つ以上のメモリセルが選択されることがなく、メモリセルを個別に選択でき、ランダムアクセスが可能となる。
【０１３２】
また、上述したような規則に従って配線を有する構造では、ゲートと素子分離が直線に近い形のため、製造しやすいため、歩留まりがよい。
【０１３３】
上記実施の形態では、シリコン窒化膜４１０９の一部でメモリ機能体を形成していたが、これにメモリ機能体は限られない。例えば、上記ワード線４１０４の側壁酸化を行って、この側壁を覆うシリコン酸化膜を形成した後、ＣＶＤ法により、膜厚５〜２００ｎｍ程度のシリコン窒化膜と膜厚５〜２００ｎｍのシリコン酸化膜とを順次全面に堆積し、エッチバック法により、ワード線４１０４の側壁にサイドウォールスペーサ形状のメモリ機能体を形成してもよい。このメモリ機能体の一例としては、図１７に示すようなものがある。
【０１３４】
また、１本のビット線４１３２と２つの拡散領域４１０７との電気的な接続は図１４に示すようなものでもよい。つまり、１本のビット線４１３２を、コンタク４２３１及び楕円板形状の導電体４３３１を介して２つの拡散領域４１０７に電気的に接続してもよい。
【０１３５】
上記実施の形態では、メモリ素子のゲート電極はワード線４１０４の一部であったが、ワード線の一部でなくてもよい。つまり、上記メモリ素子のゲート電極はワード線と別体であってもよい。この場合、上記ワード線は、同一行のメモリ素子のゲート電極を接続する。
【０１３６】
（実施の形態５）
本実施の形態５では、図１４のメモリセルアレイの具体的な製造方法について説明する。本実施の形態５のメモリセルアレイは、高選択比の条件（シリコン酸化膜のエッチングレートがシリコン窒化膜のエッチングレートに比べて速い条件）を持つエッチング装置が使用できない場合において製造される。
【０１３７】
上記メモリセルアレイの製造方法では、以下の様にマスクを１枚追加することにより、上記実施の形態４と同様に専有面積の少ない高密度セルを製造する。
【０１３８】
すなわち、上記実施の形態４の製造方法と同様にしてメモリセルの形成工程までを行う。その後、ＣＶＤを用いて窒化シリコンの製膜を行う。製膜した窒化シリコンにパターニングを行い窓を空けた後、タングステン・シリサイドをデポしパターニングを行い、タングステン・シリサイドによるローカル配線を行う。その後、メタル工程でビット線を形成する。
【０１３９】
本実施の形態の製造方法では、上記実施の形態４に比較して、マスク枚数が増加するが、高選択比の条件（シリコン酸化膜のエッチングレートがシリコン窒化膜のエッチングレートに比べて速い条件）を持つエッチング装置が使用できない場合でも、同程度の高密度メモリセルを形成することが可能である。
【０１４０】
タングステン・シリサイドによるローカル配線以外にもポリシリコン配線を用いることもできる。また、本実施の形態では、ポリシリコン配線を行った後、シリサイド化する際に、ローカル配線を行うという方法も行える。特にシリサイド化では、自己整合的なプロセスであるため、高融点金属のドライエッチングが、不要になり、プロセスが簡略化できるメリットがある。また、ポリシリコン、チタン、チタン・シリサイド、コバルト・シリサイド等のシリサイド配線を用いてもよい。
【０１４１】
本実施の形態の製造方法でも、通常のロジックトランジスタと同様の工程で、ゲート電極までは製造することが可能であるため、信頼性のある製造方法で製造できるため歩留まりが向上する。また、メモリロジック混載プロセスを容易に実現できる。また、本実施例では実質的にメタル配線１層でメモリを製造することができるため、歩留まりが向上する。
【０１４２】
さらに、本実施の形態の説明では、メモリ機能体のシリコン窒化膜とローカル配線とを形成する際の保護膜は別の膜であったが、工程的に膜厚の整合性がある場合は、シリコン窒化膜とローカル配線との形成に１つの保護膜を兼用しても構わない。この場合、ゲート電極形成後のエッチバックの際に、レジストマスクでパターニングを行えば、サイドウオールと保護パターンが同時に形成できる。このようにすることによりさらなる工程の簡略化を行うことが可能である。
【０１４３】
本実施の形態でも上記実施の形態４でも、拡散領域とビット線とを電気的に接続する配線材料は、配線抵抗を考えた場合、構造が似ていることからほぼ等しいため、ばらつきがあまりない。その結果、センスアンプが比較的簡単に設計できるメリットがある。
【０１４４】
本実施の形態では、メモリ機能体をシリコン窒化膜と絶縁膜で作ったいわゆるＯＮＯ（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜で説明してきたが、メモリ機能体は、例えば電荷の蓄積等によって可変抵抗のように抵抗を変化させることができる膜であれば、何でも良い。例えば、フローティングゲートやシリコンドット膜の様な電荷を蓄積することのできる膜を形成することでも本発明を実施できることは、言うまでもない。
【０１４５】
（実施の形態６）
図１５に、本発明の実施の形態６の半導体記憶装置のブロック図を示す。
【０１４６】
上記半導体記憶装置は、メモリセルアレイ６３０１と、アクセス対象のメモリセルを特定するためのカラムアドレスバッファ６３０２と、ロウアドレスバッファ６３０３と、カラムデコーダの一例としてのカラムアドレスデコーダ６３０４と、ロウデコーダの一例としてのロウアドレスデコーダ６３０５と、センスアンプの一例としてのセンスアンプ６３０６と、制御回路６３０７とを備えている。
【０１４７】
上記制御回路６３０７は、メモリセルアレイ６３０１、カラムアドレスバッファ６３０２、ロウアドレスバッファ６３０３、カラムアドレスデコーダ６３０４、ロウアドレスデコーダ６３０５及びセンスアンプ６３０６を制御している。
【０１４８】
上記メモリセルアレイ６３０１として上記実施の形態１〜５のいずれかのメモリセルアレイを用いている。したがって、記憶容量の大きくすることができると共に、製造コストを低減することができる。
【０１４９】
ところで、上記のような半導体記憶装置を設計する際に、読み出し動作の効率を考えると、上記実施の形態２で述べたように、あるメモリセルの２ビットの記憶を連続して読み出そうとするのは効率が悪い。なぜなら、上記メモリセルの２ビット情報を連続して読み出そうとすれば、読み出し電流の向きを反対にする（ソースとドレインを入れ替える）必要があり、近傍のビット線の電位を全て反転しなければならないからである。それゆえ、あるメモリセルに記憶される２ビットのアドレスは、互いに離しておくのが好ましい。例えば、同一のワード線に属し互いに隣接するメモリセルの記憶ビットの一方を連続したアドレスにしておき、同一メモリセル内の記憶ビットの一方と他方のアドレスは離しておけばよい。
【０１５０】
（実施の形態７）
これまで説明してきたメモリセルアレイを、液晶ドライバに組み込むことが可能である。本発明のプロセスは、液晶ドライバの製造工程と適合性が有り、従来までは別置きであったメモリを液晶ドライバ内部に組み込むことが可能である。したがって、メモリ機能付きの液晶ドライバを容易に低コストで製造が可能である。
【０１５１】
このメモリを用いて画像の調整の値（γ値）等を、記憶することにより、多機能な液晶ドライバが実現できる。
【０１５２】
（実施の形態８）
図１６に、携帯電子機器のブロック図を示す。
【０１５３】
上記携帯電子機器は、中央演算装置８４０１、メモリ部８４０２、電源８４０３、入出力部８４０４及び画像出力部８４０５を備えている。上記メモリ部８４０２は、上記実施の形態１〜５のいずれかのメモリセルアレイを含んでいる。
【０１５４】
上記メモリ部８４０２には、メインメモリの機能の他に、書き換え可能なファームウェア記憶装置（ハードウェアの基本的なシーケンスなどを記憶する装置）としての機能、システムの設定を記憶する記憶装置としての機能を持たせることができる。
【０１５５】
上記構成の携帯電子機器によれば、上記メモリ部８４０２が上記実施の形態１〜５のいずれかのメモリセルアレイを含んでいるので、高集積化が容易であり、製造コストを削減することができる。
【０１５６】
また、上記中央演算装置１４０１などとメモリ部１４０２とを１つのチップ上に混載するのが容易であるため、更に製造コストを削減することもできる。
【０１５７】
本実施の形態の携帯電子機器の具体例としては、携帯電話、電子手帳、携帯ゲーム機器などがある。
【０１５８】
（実施の形態９）
図１７は、本発明の半導体記憶装置に使用されるメモリ素子の一例の断面構造を示す図である。
【０１５９】
上記メモリ素子は、半導体基板１０１の表面に形成されたｐ型ウェル領域１０２上に形成されている。上記ｐ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。上記ゲート電極１０４の上面及び側面は、電荷を保持するトラップ準位を有して電荷保持膜となるシリコン窒化膜１０９で覆われている。このシリコン窒化膜１０９において、ゲート電極１０４の側方に位置する部分がメモリ機能体１０５ａ，１０５ｂとして機能する。すなわち、上記メモリ機能体１０５ａ，１０５ｂが、書換え動作により実際に電荷を蓄積する。
【０１６０】
また、上記ｐ型ウェル１０２の表面に形成された第１，第２の拡散領域１０７ａ，１０７ｂは、それぞれソース領域またはドレイン領域として機能し、オフセット構造を有している。すなわち、上記第１，第２の拡散領域１０７ａ，１０７ｂはゲート電極下領域１２１には存在せず、電荷保持部（メモリ機能体１０５ａ，１０５ｂ）下のオフセット領域１２０がチャネル領域１２２の一部を構成している。
【０１６１】
図１８は、上記メモリ素子の変形例を示す図である。なお、図１８において、図１７に示す構成部と同一構成部は、図１６における構成部と同一参照番号を付して説明を省略する。
【０１６２】
上記メモリ素子が、図１７のメモリ素子と異なる点は、シリコン窒化膜１０９の代わりに第１，第２のメモリ機能体１３１ａ，１３１ｂを用いている点である。図１７に示すように、上記第１，第２のメモリ機能体１３１ａ，１３１ｂは、図中左右方向（ゲート長方向）においてゲート電極１０４を挟むように配置されている。つまり、上記第１のメモリ機能体１３１ａはゲート電極１０４の一方の側方に配置され、第２のメモリ機能体１３１ｂはゲート電極１０４の他方の側方に配置されている。また、上記第１，第２のメモリ機能体１３１ａ，１３１ｂは、シリコン窒化膜１１３と、このシリコン窒化膜１１３を挟むシリコン酸化膜１１１，１１２とから成る構造を有している。このように、上記シリコン窒化膜１１３がシリコン酸化膜１１１，１１２で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。
【０１６３】
なお、図１８において、シリコン窒化膜１１３を強誘電体で置き換えてもよい。更には、図１７において、シリコン窒化膜１０９の部分１０５ａ，１０５ｂを、ナノメートルサイズの導電体または半導体からなる微粒子が内部に散点状に分布する絶縁膜に置き換えてもよい。このとき、上記微粒子が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、上記微粒子の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。
【０１６４】
また、上記第１，第２のメモリ機能体１３１ａ，１３１ｂの形状は、サイドウォールスペーサ形状であったが、これに必ずしも限定されない。例えば、図１６のメモリ素子の場合、シリコン窒化膜１０９の部分１０５ａ，１０５ｂが形成されている領域に電荷を保持する機能もしくは分極を保持する物質が配置されていれば、シリコン窒化膜１０９の形状は特に限定されない。
【０１６５】
以下、図１９〜図２３を用いて、図１７のメモリ素子の動作方法について述べる。なお、図１９〜図２３において、ＷＬはワード線、ＢＬ１，ＢＬ２はビット線を夫々示し、半導体基板１０１の図示は省略している。
【０１６６】
まず、図１９及び図２０を用いて、上記メモリ素子の書込み動作を説明する。なお、以下では、上記第１のメモリ機能体１３１ａ，２３１ｂが電荷を保持する機能を有する場合について説明する。
【０１６７】
ここで、「書込み」とは、図１８のメモリ素子がＮチャネル型である場合には第１，第２のメモリ機能体１３１ａ，１３１ｂに電子を注入することを指すこととする。以後、図１８のメモリ素子がＮチャネル型であるとして説明する。
【０１６８】
上記第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図１９に示すように、ｎ型の導電型を有する第１の拡散領域１０７ａをソース領域とする一方、ｎ型の導電型を有する第２の拡散領域１０７ｂをドレイン領域とする。例えば、上記第１の拡散領域１０７ａ及びｐ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加すればよい。このような電圧条件によれば、反転層２２６は、第１の拡散領域１０７ａ（ソース領域）から第２の拡散領域１０７ｂ（ドレイン領域）に向かって伸びるが、第２の拡散領域１０７ｂ（ドレイン領域）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン領域）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、上記第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【０１６９】
このようにして、第２のメモリ機能体１３１ｂに電子を注入して、書込みを行なうことができる。
【０１７０】
一方、上記第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図２０に示すように、第２の拡散領域１０７ｂをソース領域に、第１の拡散領域１０７ａをドレイン領域とする。例えば、上記第２の拡散領域１０７ｂ及びｐ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加すればよい。このように、上記第２のメモリ機能体１３１ｂに電子を注入する場合とは、第１のメモリ機能体１３１ａに電子を注入する場合のソース／ドレイン領域を入れ替える。これにより、上記第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【０１７１】
次に、図２１及び図２２を用いて、上記メモリ素子の消去動作を説明する。
【０１７２】
上記第１のメモリ機能体１３１ａに記憶された情報を消去する第１の消去方法では、図２１に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとｐ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、更にゲート電極１０４に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、上記ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極１０４の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のｐ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【０１７３】
上記第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記第１の消去方法において第１の拡散領域１０７ａと第２の拡散領域１０７ｂの電位を入れ替えればよい。つまり、上記第１の拡散領域１０７ａには０Ｖを印加すると共に、第２の拡散領域１０７ｂには５Ｖを印加する。
【０１７４】
上記第１のメモリ機能体１３１ａに記憶された情報を消去する第２の消去方法では、図２２に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加すればよい。この際、上記ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、ｐ型ウェル領域１０２に電子が注入される。注入された電子は、ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、上記ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、ｐ型ウェル領域１０２に注入された電子がトリガーとなって、第２の拡散領域１０７ｂとは反対側に位置するＰＮ接合でホットホールが発生する。上記ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【０１７５】
上記第２の消去方法によれば、ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂからｐ型ウェル領域１０２に注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、図１７及び図１８で示したオフセット領域１２０が存在する場合は、負の電位が印加されたゲート電極１０４により上記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の消去方法はその欠点を補い、低電圧で消去動作を実現することができる。
【０１７６】
具体的には、上記第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の消去方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【０１７７】
上記第１，第２の消去方法の何れによっても、メモリ素子は過消去が起きにくいという特徴を有している。上記過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象を指す。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。上記メモリ素子においては、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくいのである。
【０１７８】
次に、図２３を用いて、上記メモリ素子の読み出し動作を説明する。
【０１７９】
上記第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、図２３に示すように、第１の拡散領域１０７ａをソース領域とすると共に、第２の拡散領域１０７ｂをドレイン領域として、トランジスタを飽和領域動作させる。例えば、上記第１の拡散領域１０７ａ及びｐ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂ及びゲート電極１０４に＋２Ｖを印加すればよい。この際、上記第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、上記第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。このとき、上記第２のメモリ機能体１３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【０１８０】
上記第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース領域とすると共に、第１の拡散領域１０７ａをドレイン領域として、トランジスタを飽和領域動作させる。例えば、上記第２の拡散領域１０７ｂ及びｐ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、上記第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【０１８１】
なお、上記チャネル領域１２２においてゲート電極１０４で覆われない部分（オフセット領域１２０）が残されている場合、その部分においては、第１，第２のメモリ機能体１３１ａ，１３１ｂの余剰電荷の有無によって反転層が消失または形成される結果、大きなヒステリシス（閾値の変化）が得られる。ただし、上記オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１０２の幅を決定することが好ましい。
【０１８２】
上記拡散領域１０７ａ，１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ，１０７ｂとゲート電極１０４とがオーバーラップしていないほうが好ましい。つまり、上記オフセット領域１２０が存在するほうが好ましい。
【０１８３】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、上記メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａにビット線ＢＬ１を、第２の拡散領域１０７ｂにビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【０１８４】
また、上記動作方法では、ソース電極とドレイン電極とを入れ替えることによって、１つのメモリ素子当り２ビットの書込み及び消去をさせているが、ソース領域とドレイン領域とを固定して１ビットメモリとして動作させてもよい。この場合、ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【０１８５】
以上の説明から明らかなように、上記メモリ素子によれば、第１，第２のメモリ機能体１３１ａ，１３１ｂはゲート絶縁膜１０３と独立して形成され、ゲート電極１０４の両側に形成されている。そのため、２ビット動作が可能である。更には、上記第１のメモリ機能体１３１ａと第２のメモリ機能体１３１ｂとは、ゲート電極１０４により分離されているので、書換え時の干渉が効果的に抑制される。また、上記ゲート絶縁膜１０３は、第１，第２のメモリ機能体１３１ａ，１３１ｂと分離されているので、薄膜することができる。したがって、短チャネル効果を抑制することができると共に、メモリ素子を容易に微細化することができる。
【０１８６】
（実施の形態１０）
この実施の形態のメモリ素子は、図２４に示すように、第１，第２のメモリ機能体２６１，２６２をゲート電極２１７の両側に備えている。上記第１，第２のメモリ機能体２６１，２６２は、電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成されて、ＯＮＯ構造を有している。すなわち、上記第１，第２のメモリ機能体２６１，２６２は、シリコン窒化膜２４２と、このシリコン窒化膜２４２を挟むシリコン酸化膜２４１，２４３とで構成されている。上記第１，第２のメモリ機能体２６１，２６２では、シリコン窒化膜２４２が電荷を保持する機能を果たす。また、上記シリコン酸化膜２４１，２４３はシリコン窒化膜２４２中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【０１８７】
また、上記第１，第２のメモリ機能体２６１，２６２における電荷を保持する領域（シリコン窒化膜２４２）は、第１，第２の拡散領域２１２，２１３とそれぞれオーバーラップしている。ここで、「オーバーラップする」とは、第１，第２の拡散領域２１２，２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、図２４において、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はオフセット領域、２７２はチャネル領域である。上記オフセット領域２７１は、ゲート電極２１７と第１，第２の拡散領域２１２，２１３とのオフセット領域である。また、上記チャネル領域２７２は、ゲート絶縁膜２１４下であって半導体基板２１１最表面部に相当する。
【０１８８】
以下、上記第１，第２のメモリ機能体２６１，２６２における電荷を保持する領域（シリコン窒化膜２４２）と第１，第２の拡散領域２１２，２１３とがオーバーラップすることによる効果を説明する。
【０１８９】
図２５は、図２４の右側の第２のメモリ機能体２６２周辺部の拡大図である。また、図２５において、Ｗ１はゲート電極２１４と第２の拡散領域２１３とのオフセット量を示し、Ｗ２はゲート電極２１７のゲート長方向の切断面における第２のメモリ機能体２６２の幅を示している。このように、上記第２のメモリ機能体２６２の幅をＷ２と定義したのは、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、第２のメモリ機能体２６２のゲート電極２１７から離れた側の端と一致しているためである。また、上記第２のメモリ機能体２６２と第２の拡散領域２１３とのオーバーラップ量はＷ２−Ｗ１で表されることになる。ここで特に重要なことは、上記第２のメモリ機能体２６２のうちシリコン窒化膜２４２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【０１９０】
なお、図２６に示すような第２のメモリ機能体２６２ａの場合、シリコン窒化膜２４２ａのゲート電極２１７と離れた側の端が、メモリ機能体２６２ａのゲート電極２１７から離れた側の端と一致していない。この場合は、Ｗ２をゲート電極２１７の第２のメモリ機能体２６２側の端から、シリコン窒化膜１４２ａのゲート電極２１７とは反対側の端までと定義すればよい。また、図２６において、２４１ａ，２４３ａはシリコン酸化膜である。
【０１９１】
図２７は、図２５の構造において、第２のメモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流Ｉｄは、第２のメモリ機能体２６２を消去状態（ホールが蓄積されている）とし、第１，第２の拡散領域２１２，２１３をそれぞれソース領域，ドレイン領域として、デバイスシミュレーションにより求めた。
【０１９２】
図２７から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と第２の拡散領域２１３とがオーバーラップしない状態）では、ドレイン電流Ｉｄが急速に減少している。上記ドレイン電流Ｉｄの値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、上記シリコン窒化膜２４２と第２の拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【０１９３】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と第１，第２の拡散領域１１２，１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【０１９４】
上記第１のメモリ機能体２６１（領域２８０）に記憶された情報の読み出しは、上記実施の形態１と同様に、第１の拡散領域２１２をソース領域とし、第２の拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、第２のメモリ機能体２６２の記憶状況の如何にかかわらず、第１のメモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【０１９５】
一方、２つの第１，第２のメモリ機能体２６１，２６２の片側のみに情報を記憶させる場合、または、２つの第１，第２のメモリ機能体２６１，２６２を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【０１９６】
なお、図２４には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はｐ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【０１９７】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。本実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１，２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０１９８】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図２８に示すように、第２のメモリ機能体２６２ｂの電荷保持膜２４２ｂが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、上記電荷保持膜２４２ｂは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【０１９９】
上記第２のメモリ機能体２６２ｂ中に、ゲート絶縁膜２１４表面と略平行な電荷保持膜２４２ｂがあることにより、電荷保持膜２４２ｂに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、上記電荷保持膜２４２ｂをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【０２００】
さらに、上記メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行な電荷保持膜２４２ａとチャネル領域（またはウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４ｂのうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜２４２ｂに蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【０２０１】
なお、上記電荷保持膜２４２ｂの膜厚を制御すると共に、電荷保持膜２４２ｂ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜２４２ｂ中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜２４２ｂ中に蓄えられる電荷までの距離を、電荷保持膜２４２ｂ下の絶縁膜の最小膜厚値から、電荷保持膜２４２ａ下の絶縁膜の最大膜厚値と電荷保持膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、上記電荷保持膜２４２ｂに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０２０２】
本実施形態で述べた第２のメモリ機能体２６２について好ましい条件が、第１のメモリ機能体２６１に対しても好ましい条件であることは言うまでもない。
【０２０３】
（実施の形態１１）
この実施の形態は、メモリ機能体２６２のシリコン窒化膜２４２が、図２９に示すように、略均一な膜厚を有する。さらに、上記電荷保持膜２４２は、ゲート絶縁膜２１４の表面と略平行に配置された第１の部分２８１と、ゲート電極２１７の側面と略平行に配置された第２の部分２８２とを有している。
【０２０４】
上記ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線は矢印２８３のように、シリコン窒化膜２４２を２回通過する。つまり、上記電気力線は、第１の部分２８１と第２の部分とを通過する。なお、上記ゲート電極２１７に負電圧が印加された時は、電気力線の向きは矢印２８３の向きとは反対になる。ここで、上記シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１，２４３の比誘電率は約４である。したがって、上記第１の部分２８１のみから成る電荷保持膜のみが存在する場合よりも、矢印２８３方向の電気力線におけるメモリ機能体２６２の実効的な比誘電率が大きくなるので、電気力線の両端での電位差をより小さくすることができる。すなわち、上記ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０２０５】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、上記第２の部分を電荷保持膜が含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０２０６】
なお、上記シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０２０７】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０２０８】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（またはウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０２０９】
また、メモリ機能体は、ゲート電極と、ゲート電極側面に対して略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０２１０】
さらに、上記実施の形態２と同様に、電荷保持膜下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜に蓄えられた電荷により発生する電気力線の密度を概ね制御することができると共に、電荷リークを防止することができる。
【０２１１】
（実施の形態１２）
本実施の形態は、ゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化に関する。
【０２１２】
図３０に示したように、Ａはゲート長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、ゲート長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０２１３】
まず、Ｂ＜Ｃであることが好ましい。チャネル領域のうちゲート電極２１７下の部分と、ソース／ドレイン領域となる第１，第２の拡散領域２１２，２１３との間にはオフセット領域２７１が存する。Ｂ＜Ｃにより、第１，第２のメモリ機能体２６１，２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０２１４】
また、ゲート電極２１７と第１，第２の拡散領域（ソース／ドレイン領域）２１２，２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極２１７に電圧を印加したときのオフセット領域２７１の反転のしやすさが第１，第２のメモリ機能体２６１，２６２に蓄積された電荷量によって大きく変化し、メモリ効果が増大すると共に、短チャネル効果を低減することができる。ただし、上記メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。
【０２１５】
また、上記オフセット領域２７１がない場合においても、第１，第２の拡散領域２１２，２１３の不純物濃度が十分に薄ければ、第１，第２のメモリ機能体２６１，２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０２１６】
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０２１７】
（実施の形態１３）
この実施の形態のメモリ素子は、図３１に示すように、上記実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０２１８】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には第１，第２の拡散領域２１２，２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０２１９】
このメモリ素子によっても、上記実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、上記第１，第２の拡散領域２１２，２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０２２０】
（実施の形態１４）
この実施の形態のメモリ素子は、図３２に示すように、上記実施の形態２において、ｎ型のソース／ドレイン領域である第１，第２の拡散領域２１２，２１３のチャネル側に隣接して、ｐ型高濃度領域２９１を追加した以外は、実質的に同様の構成を有する。
【０２２１】
すなわち、上記ｐ型高濃度領域２９１におけるｐ型を与える不純物（例えばボロン）濃度が、領域２９２におけるｐ型を与える不純物濃度より高い。上記ｐ型高濃度領域２９１におけるｐ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、上記領域２９２のｐ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０２２２】
このように、上記ｐ型高濃度領域２９１を設けることにより、第１，第２の拡散領域２１２，２１３と半導体基板２１１との接合が、第１，第２のメモリ機能体２６１，２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、上記領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低くまたは書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０２２３】
また、図３２において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極２１７の直下ではない）において、ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、ｐ型高濃度領域２９１がゲート電極２１７の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極２１７下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる
【０２２４】
（実施の形態１５）
この実施の形態のメモリ素子は、図３３に示すように、上記実施の形態２において、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さＴ１が、ゲート絶縁膜２１４の厚さＴ２よりも薄いこと以外は、実質的に同様の構成を有する。
【０２２５】
上記ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、上記絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０２２６】
本実施の形態のメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。本実施の形態のメモリ素子においては、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル領域またはウェル領域とに挟まれていない。そのため、上記電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域またはウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害されるのである。
【０２２７】
以上より明らかなように、本実施の形態のメモリ素子において電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域またはウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【０２２８】
上記絶縁膜の厚さＴ１を薄くすることにより、第１，第２のメモリ機能体２６１，２６２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、または書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域またはウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０２２９】
ところで、上記第１，第２のメモリ機能体２６１，２６２中での電気力線は、図２９の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。上記絶縁膜の厚さＴ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜２４２を通過するようになる。それゆえ、上記矢印２８４で示す電気力線に沿った第１，第２のメモリ機能体２６１，２６２中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、上記ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０２３０】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、または書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【０２３１】
なお、上記絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０２３２】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバーＬＳＩのような場合、液晶パネルＴＦＴ（薄膜トランジスタ）を駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、ゲート酸化膜を薄膜化することができない。上記液晶ドライバーＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明で用いるメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できている（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０２３３】
（実施の形態１６）
この実施の形態のメモリ素子は、図３４に示すように、上記実施の形態２において、電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜の厚さＴ１が、ゲート絶縁膜２１４の厚さＴ２よりも厚いこと以外は、実質的に同様の構成を有する。
【０２３４】
上記ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、上記絶縁膜の厚さＴ１は、短チャネル効果防止の要請にかわらず、ゲート絶縁膜２１４の厚さＴ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜２１４の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域またはウェル領域とを隔てる絶縁膜（シリコン酸化膜）の厚さＴ１を最適に設計できるため、第１，第２のメモリ機能体２６１，２６２がスケーリングの障害にならないという効果を奏する。
【０２３５】
本実施の形態のメモリ素子において、上述のように絶縁膜の厚さＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域またはウェル領域とに挟まれていないことによる。そのため、上記ゲート絶縁膜２１４に対する短チャネル効果防止の要請にかかわらず、絶縁膜の厚さＴ１をゲート絶縁膜２１４の厚さＴ２より厚くすることが可能になるのである。
【０２３６】
上記絶縁膜の厚さＴ１を厚くすることにより、第１，第２のメモリ機能体２６１，２６２に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０２３７】
なお、上記絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０２３８】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域またはウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ：国際半導体技術ロードマップ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。本発明で用いるメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。例えば、本発明では、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現した。上記ゲート絶縁膜２１４の厚さＴ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである。また、本発明で用いるメモリ素子はゲート電極に対して、ソース・ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にしている。
【０２３９】
以上要約すると、第１，第２のメモリ機能体２６１，２６２の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域またはウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域またはウェル領域間に働く高電界が直接作用せず、ゲート電極２１７から横方向に広がる比較的弱い電界が作用するだけである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリセルの実現が可能になるのである。
【０２４０】
（実施の形態１７）
この実施の形態は、メモリ素子の書換えを行ったときの電気特性の変化に関する。
【０２４１】
図３５は、Ｎチャネル型メモリ素子のメモリ機能体中の電荷量が変化したときの、ドレイン電流Ｉｄ対ゲート電圧Ｖｇの特性（実測値）を示す図である。なお、図２２において、実線は消去状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示し、点線は書き込み状態におけるドレイン電流Ｉｄとゲート電圧Ｖｇとの関係を示している。
【０２４２】
図３５から明らかなように、消去状態（図３５中において実線で示す状態）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、上記ゲート電圧Ｖｇが比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３９）と大きく異なる。
【０２４３】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。なおかつ、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０２４４】
以上のことから明らかなように、本発明で用いるメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０２４５】
また、本発明の半導体記憶装置の一例であるメモリセルアレイが備えるメモリ素子は、２ビットの情報を記憶することが可能であり、微細化が容易であり、形成が容易である。
【０２４６】
本発明の半導体記憶装置が備えるメモリ素子は、主として、拡散領域である第１導電型の領域と、この第１導電型の領域に隣接する第２導電型の領域と、第１導電型の領域上から第２導電型の領域上に渡るメモリ機能体と、このメモリ機能体の側方に形成された電極とを有している。この電極は、第２導電型の領域上に絶縁膜を介して形成される。あるいは、上記メモリ素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、各メモリ機能体のゲート電極と反対側に配置されたソース／ドレイン領域（拡散領域）と、ゲート電極下に配置されたチャネル領域とを有している。
【０２４７】
本明細書において、上記第１導電型とは、ｐ型またはｎ型を意味する。また、第２導電型とは、第１導電型がｐ型の場合はｎ型、ｎ型の場合はｐ型を意味する。
【０２４８】
上記メモリ素子は、１つのメモリ機能体に２値またはそれ以上の情報を記憶することにより、４値またはそれ以上の情報を記憶するメモリ素子として機能し、また、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能する。
【０２４９】
上記メモリ素子は４値またはそれ以上の情報を記憶できるが、必ずしも４値またはそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【０２５０】
本発明の半導体記憶装置は、半導体基板上、好ましくは半導体基板内に形成された第１導電型（ｐ型またはｎ型）のウェル領域上に形成されることが好ましい。
【０２５１】
上記半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体によるバルク基板、または、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、上記半導体基板として、表面上に半導体層を有する基板を用いてもよい。上記基板としては、単層ＳＯＩ（シリコン・オン・インシュレータ）基板または複層ＳＯＩ基板等の種々の基板、表面上に半導体層を有するガラス基板やプラスチック基板等がある。上述した基板の中でも、シリコン基板、または、表面にシリコン層が形成されたＳＯＩ基板等が好ましい。上記半導体基板または半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶またはアモルファスのいずれであってもよい。
【０２５２】
上記半導体基板または半導体層には、素子分離領域が形成されていることが好ましく、さらに、トランジスタ、キャパシタ及び抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わされて、シングルまたはマルチレイヤー構造で形成されていてもよい。なお、上記素子分離領域は、ＬＯＣＯＳ（シリコン局所酸化）膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。上記半導体基板はｐ型またはｎ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（ｐ型またはｎ型）のウェル領域が形成されていることが好ましい。上記半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、上記半導体基板としてＳＯＩ基板を用いる場合、ＳＯＩ基板は表面半導体層にウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【０２５３】
上記ゲート絶縁膜または絶縁膜としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜やシリコン窒化膜等の絶縁膜を使用することができる。また、上記ゲート絶縁膜としては、酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜及び酸化ハフニウム膜などの高誘電体膜の単層膜または積層膜を使用することができる。これらの膜のなかでも、シリコン酸化膜が好ましい。上記ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。また、上記ゲート絶縁膜は、ゲート電極直下にのみに形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。つまり、上記ゲート絶縁膜の幅は、ゲート電極の幅と同じであってもよいし、ゲート電極の幅よりも広くてもよい。
【０２５４】
上記ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状または下端部に凹部を有した形状で形成されている。また、上記ゲート電極は単一のゲート電極であってもよい。この「単一のゲート電極」とは、単層または複層の導電膜によって分離されないように一体形状で形成されているゲート電極を意味する。また、上記ゲート電極は、側壁に側壁絶縁膜を有していてもよい。つまり、上記ゲート電極は側壁の少なくとも一部が絶縁膜で形成されていてもよい。
【０２５５】
また、上記ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではない。つまり、上記ゲート電極の例としては、導電膜、例えばポリシリコンから成る電極、銅やアルミニウム等の金属から成る電極、タングステン、チタン及びタンタル等の高融点金属から成る電極、高融点金属とのシリサイド等の単層膜または積層膜等から成る電極等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、上記ゲート電極の下にはチャネル領域が形成されている。
【０２５６】
上記メモリ機能体は、少なくとも、電荷を保持する機能を有するか、電荷を蓄えて保持する機能を有するか、電荷をトラップする機能を有するか、若しくは、電荷分極状態を保持する機能を有する膜または領域を含んでいる。これらの機能を果たすものとしては、シリコン窒化物、シリコン、リン、シリケートガラス、シリコンカーバイド、アルミナ、高誘電体、酸化亜鉛、強誘電体及び金属等が挙げられる。上記シリコン窒化物は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。また、上記シリコン窒化物は、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩ（大規模集積回路）プロセスではごく標準的に用いられる材料であるため好ましい。また、上記シリケートガラスはリン、ボロン等の不純物を含んでいる。また、上記高誘電体としては、ハフニウムオキサイド、ジルコニウムオキサイド及びタンタルオキサイド等がある。
【０２５７】
また、上記メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜で形成してもよいし、導電膜もしくは半導体層を内部に含む絶縁体膜で形成してもよい。また、上記メモリ機能体は、導電体ドットもしくは半導体ドットを１つ以上含む絶縁体膜で形成してもよい。また、上記メモリ機能体は、電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層または積層構造によって形成することもできる。
【０２５８】
上記シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。これは、上記シリコン窒化膜が絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがないからである。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【０２５９】
また、記憶保持に関する信頼性をより高めるためには、電荷を保持する機能を有する領域は、必ずしも膜状である必要はなく、離散的に存在することが好ましい。具体的には、上記領域は、電荷を保持しにくい材料、例えばシリコン酸化物中にドット状に分散していることが好ましい。
【０２６０】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【０２６１】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
【０２６２】
また、上記メモリ機能体は、電界により分極方向が変化するＰＺＴ（チタン酸ジルコニウム鉛）、ＰＬＺＴ（（Ｐｂ１−ｙＬａｙ）（ＺｒｘＴｉ１−ｘ）Ｏ３）等の強誘電体膜を含んでもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、この状態で電荷が保持される。したがって、上記強誘電体膜は、膜外から供給された電荷をトラップする膜と同様なヒステリシス特性を得ることができる。且つ、上記強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができる効果がある。
【０２６３】
上記メモリ機能体は、電荷を逃げにくくする領域、または、電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【０２６４】
上記メモリ機能体に含まれる電荷保持膜は、直接または絶縁膜を介してゲート電極の両側に形成されている。また、上記電荷保持膜は、直接、半導体基板（ウェル領域、ボディ領域、ソース／ドレイン領域または拡散領域）上に配置している。あるいは、上記電荷保持膜はゲート絶縁膜または絶縁膜を介して半導体基板（ウェル領域、ボディ領域、ソース／ドレイン領域または拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接または絶縁膜を介してゲート電極の側壁の全てまたは一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接または絶縁膜を介して凹部を完全にまたは凹部の一部を埋め込むように形成されていてもよい。
【０２６５】
上記ゲート電極は、メモリ機能体の側壁のみに形成されるか、または、メモリ機能体の上部を覆わないことが好ましい。つまり、上記ゲート電極の最上部の位置は、メモリ機能体の最上部の位置より高くならないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【０２６６】
上記電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域、ソース／ドレイン領域または拡散領域）やゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電体をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に導電体を配置した構造等が挙げられる。
【０２６７】
上記ソース／ドレイン領域は、半導体基板またはウェル領域と逆の導電型の拡散領域として、電荷保持膜のゲート電極と反対側の半導体基板の表面にそれぞれに形成されている。ソース／ドレイン領域と半導体基板またはウェル領域との接合は、不純物濃度が急峻であることが好ましい。これは、上記接合の不純物濃度が急峻であると、ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【０２６８】
また、上記ソース／ドレイン領域は、ゲート電極端とオーバーラップするように形成してもよいし、ゲート電極端と端が一致するように形成してもよいし、ゲート電極端に対してオフセットされるように形成してもよい。特に、ソース／ドレイン領域がゲート電極端に対してオフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース・ドレイン領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷蓄積領域の少なくとも一部が、拡散領域であるソース／ドレイン領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極とソース／ドレイン領域間の電圧差によりメモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【０２６９】
また、上記ソース／ドレイン領域の一部は、チャネル領域表面、つまりゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン領域上に、このソース／ドレイン領域と一体化した導電膜が積層されて構成されていることが適当である。この導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。これらの中でも、ポリシリコンが好ましい。これは、ポリシリコンは不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【０２７０】
また、上記メモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側方に単層または積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、上記メモリ素子の形成方法に、次の（ａ）〜（ｅ）の方法等を利用することができる。
【０２７１】
（ａ）  ゲート電極を形成した後、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜または複層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法。
【０２７２】
（ｂ）  絶縁膜または電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜または絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法。
【０２７３】
（ｃ）  粒子状の電荷保持材料を分散させた絶縁膜材料をゲート電極を含む半導体基板上に塗布または堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法。
【０２７４】
（ｄ）  ゲート電極を形成した後、上記単層膜または複層膜を形成し、マスクを用いてパターニングする方法。
【０２７５】
（ｅ）  ゲート電極または電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法。
【０２７６】
また、上記メモリ素子を複数用いてメモリセルアレイを構成した場合、メモリ素子の最良の形態は、次の（１）〜（１０）の要件を満たすものである。
【０２７７】
（１）  複数のメモリ素子のゲート電極がワード線と一体となって形態である。
【０２７８】
（２）  上記ワード線の両側にはメモリ機能体が形成されている。
【０２７９】
（３）  メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である。
【０２８０】
（４）  メモリ機能体はＯＮＯ膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略並行な表面を有している。
【０２８１】
（５）  メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている。
【０２８２】
（６）  メモリ機能体内のシリコン窒化膜と拡散層とがオーバーラップしている。
【０２８３】
（７）  ゲート絶縁膜の表面と略並行な表面を有するシリコン窒化膜とチャネル領域または半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる。
【０２８４】
（８）  １個のメモリ素子の書込み及び消去動作は単一のワード線により行なう。
【０２８５】
（９）  メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない。
【０２８６】
（１０）  メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する。
【０２８７】
上記（１）〜（１０）の要件を全て満たす場合が最良の形態となるが、無論、必ずしも上記要件を全て満たす必要はない。
【０２８８】
上記（１）〜（１０）の要件のうち複数の要件が満される場合、特に好ましい組み合わせが存在する。例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がなく、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている、場合である。上記メモリ機能体内で電荷を保持しているのが絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散層とがオーバーラップしている場合にのみ、書込み動作が良好に行なわれることを発見した。すなわち、要件（３）及び（９）を満たす場合は、要件（６）を満たすことが必須であることが判明した。一方、メモリ機能体内で電荷を保持するのが導電体である場合はメモリ機能体内の導電体と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた（メモリ機能体内の導体が書込み電極との容量カップリングにより書込み補助を行なうため）。また、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、メモリ機能体内の絶縁膜と拡散層がオーバーラップしていない場合でも、書込み動作を行なうことができた。
【０２８９】
しかしながら、メモリ機能体内で電荷を保持するのが導電体ではなく絶縁体であり、且つ、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がない場合には、以下のような非常に大きな効果を得ることができる。
【０２９０】
まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、またはメモリ素子間の距離が接近しても複数のメモリ機能体が干渉せず記憶情報を保持できるので、メモリ素子の微細化が容易となる。メモリ機能体内の電荷保持領域が導体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【０２９１】
また、上記メモリ機能体内の電荷保持領域が絶縁体（例えばシリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要が無くなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり製造工程が簡略化される。更には、フォトの位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化できる効果がある（メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる）。
【０２９２】
更に、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上し、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができる。
更にまた、非常に重要な設計事項として、メモリ機能体内の電荷保持領域が絶縁体であり、且つ、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がない場合（上記２つの条件を満たすことにより、セル占有面積の縮小、製造方法の簡略化による歩留まり向上、ならびにコスト削減という非常に重要な効果が得られる）であっても、メモリ機能体内の電荷保持領域と拡散層をオーバーラップさせることにより、非常に低電圧で書込、消去が可能となることを我々は発見した。具体的には、５Ｖ以下という低電圧により書込み及び消去動作が行なわれることを確認した。この作用は回路設計上非常に大きな効果を有する。つまり、フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略、もしくは、規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略、もしくは、規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【０２９３】
以上より、要件（３）、（９）及び（６）を満たすことが特に好ましいのである。
【０２９４】
上記メモリ素子及び論理素子を組み合わせた半導体記憶装置は、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器等が挙げられる。
【０２９５】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、特定のワード線及びビット線を選択することにより特定のメモリ機能体の記憶情報を書換えまたは読み出すことが可能となる。
【０２９６】
更に、記憶素子のゲート電極の側壁には、電荷を保持する機能または分極を保持する機能を有するメモリ機能体が形成されており、チャネル領域とゲート電極とを隔てるゲート絶縁体とは分離されて形成されている。そのため、上記ゲート絶縁体を薄膜化して短チャネル効果を抑制するのが容易である。したがって、上記記憶素子を微細化し、製造コストを削減することができる。
【図面の簡単な説明】
【図１】図１は本発明の実施の形態１のメモリセルアレイの概略平面図である。
【図２】図２は図１の２−２線の概略断面図である。
【図３】図３は図１の３−３線の概略断面図である。
【図４】図４は上記実施の形態１メモリセルアレイの回路図である。
【図５】図５は上記実施の形態１メモリセルアレイの変形例の概略平面図である。
【図６】図６は本発明の実施の形態２のメモリセルアレイの概略平面図である。
【図７】図７は図６の７−７線の概略断面図である。
【図８】図８は本発明の実施の形態３のメモリセルアレイの概略平面図である。
【図９】図９は上記実施の形態３メモリセルアレイの第１層メタル配線の配置を説明するための図である。
【図１０】図１０は本発明の実施の形態４のメモリセルアレイのメモリセルの形成工程を説明するための図である。
【図１１】図１１は上記実施の形態４メモリセルアレイの概略断面図である。
【図１２】図１２は上記実施の形態４のメモリセルアレイの他の概略断面図である。
【図１３】図１３は上記実施の形態４のメモリセルアレイのメタル配線の配置を説明するための図である。
【図１４】図１４は上記実施の形態４のメモリセルアレイの変形例の概略断面図である。
【図１５】図１５は本発明の実施の形態６の半導体記憶装置のブロック図である。
【図１６】図１６は携帯電子機器のブロック図である。
【図１７】図１７は本発明の実施の形態９の半導体記憶装置に使用されるメモリ素子の要部の概略断面図である。
【図１８】図１８は図１７のメモリ素子の変形例の概略断面図である。
【図１９】図１９は本発明の半導体記憶装置に使用されるメモリ素子の書込み動作を説明するための図である。
【図２０】図２０は本発明の半導体記憶装置に使用されるメモリ素子の書込み動作を説明するための図である。
【図２１】図２１は本発明の半導体記憶装置に使用されるメモリ素子の消去動作を説明するための図である。
【図２２】図２２は本発明の半導体記憶装置に使用されるメモリ素子の消去動作を説明するための図である。
【図２３】図２３は本発明の半導体記憶装置に使用されるメモリ素子の読出し動作を説明するための図である。
【図２４】図２４は本発明の実施の形態１０の半導体記憶装置に使用されるメモリ素子の要部の概略断面図である。
【図２５】図２５は図２４のメモリ素子の一部の拡大図である。
【図２６】図２６は図２４のメモリ素子の変形例の一部の拡大図である。
【図２７】図２７は図２４のメモリ素子の電気特性を示すグラフである。
【図２８】図２８は図２４のメモリ素子の他の変形例の一部の拡大図である。
【図２９】図２９は本発明の実施の形態１１の半導体記憶装置に使用されるメモリ素子の要部の概略断面図である。
【図３０】図３０は本発明の実施の形態１２の半導体記憶装置に使用されるメモリ素子の要部の概略断面図である。
【図３１】図３１は本発明の実施の形態１３の半導体記憶装置に使用されるメモリ素子の要部の概略断面図である。
【図３２】図３２は本発明の実施の形態１４の半導体記憶装置に使用されるメモリ素子の要部の概略断面図である。
【図３３】図３３は本発明の実施の形態１５の半導体記憶装置に使用されるメモリ素子の要部の概略断面図である。
【図３４】図３４は本発明の実施の形態１６の半導体記憶装置に使用されるメモリ素子の要部の概略断面図である。
【図３５】図３５は本発明の実施の形態１７の半導体記憶装置に使用されるメモリ素子の電気特性を示すグラフである。
【図３６】図３６は従来のフラッシュメモリのメモリセルアレイの概略平面図である。
【図３７】図３７は図３６の３７−３７線の概略断面図である。
【図３８】図３８は上記従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１０１，２１１，２８６，１１０１，２１０１，３１０１，４１０１  半導体基板
１０２，１１０２，２１０２，４１０２  ｐ型ウエル領域
１０４，２１７  ゲート電極
１０５ａ，１０５ｂ，１１０５ａ，１１０５ｂ  メモリ機能体
１０７ａ，２１２，２６１  第１の拡散領域
１０７ｂ，２１３，２６２  第２の拡散領域
１２２，２７２，１１１１  チャネル領域
１３１ａ，２６１  第１のメモリ機能体
１３１ｂ，２６２，２６２ａ，２６２ｂ  第２のメモリ機能体
２１４，１１０３，４１０３  ゲート絶縁膜
２８７  ボディ領域
１１０４，２１０４，３１０４，４１０４  ワード線
１１０７，２１０７，３１０７  ソース／ドレイン拡散領域
１１０８，２１０８，３１０８  素子分離領域
１１１０，２１１０，３１１０  活性領域
１１３１，２１３１，３１３１，４１３１，４２３１  コンタクト
１１３２，２１３２，３１３２，４１３２  ビット線
４１０７  拡散領域
４１０８  トレンチ素子分離
Ｍ１１，Ｍ２１，…，Ｍ３３  メモリセル
ｍ１，ｍ２  メモリ機能体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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