(57)【要約】【課題】パワーＭＯＳＦＥＴのオン抵抗を抑制する。【解決手段】パワーＭＯＳＦＥＴ回路が第一主面に作り込まれて平板形状に形成されたパワーＭＯＳＦＥＴ１０のその第一主面には、ソース用電極パッド３１が全体的に敷設されているとともに、ソース用電極パッド３１を被覆する保護膜３２が被着されており、保護膜３２にはソース用電極パッド３１を露出させる複数個のソース用開口部３４が全体的に点在されている。【効果】ソース用電極パッドの外部端子を構成する複数個のソース用開口部は、位置や方位にかかわらずソース電流を均等に拾うことができるので、パワーＭＯＳＦＥＴのオン抵抗を小さく抑制することができる。【選択図】      図１
2004172448.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子を含む電子回路が第一主面に作り込まれて平板形状に形成された半導体ペレットにおける前記第一主面には、電極パッドが全体的に敷設されているとともに、この電極パッドを被覆する保護膜が被着されており、この保護膜には前記電極パッドを露出させる複数個の開口部が全体的に点在されていることを特徴とする半導体装置。
【請求項２】
前記半導体ペレットの第一主面にはパワーＭＯＳＦＥＴ回路が作り込まれており、この第一主面にはソース用電極パッドまたはドレイン用電極が形成されているとともに、前記保護膜には前記複数個のソース用電極パッドまたはドレイン用電極を露出させる開口部が全体的に点在されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記開口部にはソース用インナリードまたはドレイン用インナリードが突起状端子からそれぞれ形成された複数個の接続部によって機械的かつ電気的に接続されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記開口部は円形に形成されていることを特徴とする請求項１、２または３に記載の半導体装置。
【請求項５】
前記半導体ペレットの第一主面と反対側の第二主面にはヘッダが機械的かつ電気的に接続されていることを特徴とする請求項１、２、３または４に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に、高出力の半導体装置における出力端子の構造に関し、例えば、高出力のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ  。金属酸化膜半導体電界効果トランジスタ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
高出力の半導体装置の一例として、パワーＭＯＳＦＥＴと呼ばれるトランジスタがあり、このパワーＭＯＳＦＥＴは電池駆動装置の電源やスイッチ、自動車電装品、モータ駆動用制御装置等の電子機器や電気機器のあらゆる分野に使用されている。従来のこの種のパワーＭＯＳＦＥＴとしては、パワーＭＯＳＦＥＴ回路が平板形状に形成されたペレットの第一主面に形成されており、この第一主面にはソース用電極パッドが細長く形成されているとともに、このソース用電極にはソース用インナリードに接続された複数本のソース用ワイヤがボンディングされているものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平１０−２６１７５６号公報
【０００４】
【発明が解決しようとする課題】
前記したパワーＭＯＳＦＥＴにおいては、ソースが半導体ペレットの略全面に形成されている場合には、ソース用電極パッドのソース用ワイヤが接続した位置から離れたソースに対しては電流の流れに損失が発生するので、オン抵抗が大きくなるという問題点がある。
【０００５】
本発明の目的は、オン抵抗を抑制することができる半導体装置を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、次の通りである。
【０００８】
すなわち、半導体素子を含む電子回路が第一主面に作り込まれて平板形状に形成された半導体ペレットにおける前記第一主面には、電極パッドが全体的に敷設されているとともに、この電極パッドを被覆する保護膜が被着されており、この保護膜には前記電極パッドを露出させる複数個の開口部が全体的に点在されていることを特徴とする。
【０００９】
前記した手段によれば、例えば、ソースが半導体ペレットの略全面に形成されている場合であっても、半導体ペレットの全面に点在された開口部によってソース電流を拾うことができるので、オン抵抗を小さく抑制することができる。
【００１０】
【発明の実施の形態】
以下、本発明の一実施の形態を図面に即して説明する。
【００１１】
本実施の形態において、本発明に係る半導体装置は、構造的には図１および図２に示されたパワーＭＯＳＦＥＴとして構成されており、等価回路的にはディプレッション形ｎチャネルのパワーＭＯＳＦＥＴとして構成されている。
【００１２】
図１および図２に示されたパワーＭＯＳＦＥＴ１０は、パワーＭＯＳＦＥＴの製造方法の所謂前工程においてウエハ状態にてパワーＭＯＳＦＥＴ回路を適宜に作り込んだ後に、小さい長方形の薄板形状に分断（ダイシング）することにより製造したものである。パワーＭＯＳＦＥＴ１０はシリコン半導体ペレット（以下、ペレットという。）１１を備えており、図１（ｂ）に示されているように、ペレット１１のサブストレート（ｎ＋）１２の第一主面１０ａ側である上部にはエピタキシャル層（ｎ−）１３が全体的に形成されている。エピタキシャル層１３の上部における端部にはウエル（ｐ−）１４が形成されており、ウエル１４の上面にはフィールド１５が形成されている。エピタキシャル層１３のウエル１４の内側にはチャネル（ｐ−）１６が形成されており、チャネル１６にはトレンチ（溝）構造のポリシリコンゲート（以下、ゲートという。）１７が多数本、図２（ａ）に示されているように、ペレット１１の長方形の長い方の中心線の両脇にそれぞれ一列ずつ分配されて一本同士が平行に並ぶように整列されている。ゲート１７はアスペクト比の大きいトレンチ１８と、トレンチ１８の表面に形成されたゲート酸化膜１９と、ゲート酸化膜１９の上にトレンチ１８を埋めるように形成されたポリシリコン層２０とによって構成されている。チャネル１６の上部における隣り合うゲート１７、１７間のそれぞれにはソース２１がｎｐｎ接合層によって形成されている。
【００１３】
ペレット１１の上には絶縁膜（シリコン酸化膜）２２がゲート１７およびソース２１を被覆するように形成されている。図２（ｂ）に示されているように、絶縁膜２２におけるペレット１１の一端部（以下、左端部とする。）にはゲート用コンタクトホール２３が一個、ゲート１７に貫通するように開設されており、絶縁膜２２における各ソース２１に対向する部位にはソース用コンタクトホール２４がソース２１にそれぞれ貫通するように開設されている。絶縁膜２２の上にはアルミニウム層２５が全体的に形成されており、図２（ｃ）に示されているように、アルミニウム層２５にはゲート用電極パッド２８と、周辺部配線２９と、中間部配線３０と、ソース用電極パッド３１とがパターニングされている。ゲート用電極パッド２８はゲート用コンタクトホール２３に対応する位置に配置されており、アルミニウム層２５のアルミニウムがゲート用コンタクトホール２３に充填することによってゲート１７に電気的に接続されている。周辺部配線２９および中間部配線３０はゲート用電極パッド２８に電気的に接続されている。ソース用電極パッド３１は周辺部配線２９および中間部配線３０の内側に全面的に敷設されており、アルミニウム層２５のアルミニウムがソース用コンタクトホール２４に充填することによってソース２１にそれぞれ電気的に接続されている。
【００１４】
アルミニウム層２５の上にはＰＩＱ（ポリイミド系樹脂）によって形成された保護膜３２が全体に被着されている。図１（ａ）および図２（ｄ）に示されているように、保護膜３２のゲート用電極パッド２８の対向する位置には正方形のゲート用開口部３３がゲート用電極パッド２８の上面を露出させるように開設されており、このゲート用開口部３３によってゲート用外部端子が構成されている。また、保護膜３２には円形のソース用開口部３４が複数個（本実施の形態においては、八個）、アルミニウム層２５に全体的に敷設されたソース用電極パッド３１に可及的に均等に点在するように配列されて、ソース用電極パッド３１の上面をそれぞれ露出させるように開設されており、これらソース用開口部３４によってソース用外部端子が構成されている。各ソース用開口部３４の円形はゲート用開口部３３の正方形の内接円になるように設定されている。
【００１５】
さらに、保護膜３２には一対のソース測定用開口部３５、３６がソース用電極パッド３１の左右両端部にそれぞれ配置されて、ソース用電極パッド３１の上面を露出させるように開設されており、一方はＳ端子用のソース測定用開口部３５として設定され、他方はＦ端子用ソース測定用開口部３６として設定されている。この一対のソース測定用開口部３５、３６は製造後にパワーＭＯＳＦＥＴ１０の電気的特性試験をウエハの段階で実施する際に使用される。すなわち、テスタのＳ端子プローブおよびＦ端子プローブが両ソース測定用開口部３５、３６に接触される。Ｓ端子プローブおよびＦ端子プローブが両ソース測定用開口部３５、３６に接触されると、ソース用電極パッド３１の表面に痕跡が形成されるが、両ソース測定用開口部３５、３６内の電極パッド３１の表面は外部端子として使用されないので、ソースの電気的接続に影響が及ぶことはない。ちなみに、ゲート用開口部３３は正方形に形成されているために、ゲート用のプローブを正方形のゲート用開口部３３のコーナー部に接触させることにより、ゲート用電極パッド２８の表面の中央部に接触による痕跡が形成されるのを防止することができる。
【００１６】
ペレット１１の下面にはアルミニウム層からなるドレイン用電極パッド３７が全面に被着されている。したがって、パワーＭＯＳＦＥＴ１０の出力電流はパワーＭＯＳＦＥＴ１０の上面の略全面に敷設されたソース用電極パッド３１と、下面の全面に被着されたドレイン用電極パッド３７との間を全面的に流れることになるので、パワーＭＯＳＦＥＴ１０は高出力に対応することができる。この際に、ソース用電極パッド３１の外部端子を構成するソース用開口部３４は、アルミニウム層２５に全体的に敷設されたソース用電極パッド３１に可及的に均等に点在するように配列されていることにより、どの位置やどの方位においても均等に電流を拾うことができるので、オン抵抗を小さく抑制することができる。ここで、ゲート用電極パッド２８のゲート用開口部３３はパワーＭＯＳＦＥＴ１０の左端部に一個だけ配置されているが、周辺部配線２９と中間部配線３０とによって全てのゲート１７に電気的に接続されているので、全面的に構成されたソースとドレインとの間を全体的に一括して制御することができる。
【００１７】
前記構成に係るパワーＭＯＳＦＥＴ１０は、次のようにパッケージングされる。すなわち、パワーＭＯＳＦＥＴ１０が使用されて、ヘッダ付表面実装形樹脂封止パッケージを備えたパワートランジスタ（以下、パワートランジスタという。）が製造される。以下、パワートランジスタの製造方法を説明する。この説明によってパワートランジスタの構成が明らかにされる。
【００１８】
このパワートランジスタの製造方法においては、図３に示された多連リードフレーム４０が使用される。図３に示された多連リードフレーム４０は、鉄−ニッケル合金や燐青銅または銅合金等の導電性が良好な材料からなる薄板が用いられて、打抜きプレス加工またはエッチング加工等の手段により一体成形されている。この多連リードフレーム４０には複数の単位リードフレーム４１が一方向に一列に並設されている。但し、図３では、一つのパワートランジスタ分（一単位分）のみが図示されている。
【００１９】
単位リードフレーム４１は位置決め孔４２ａが開設されている外枠４２を一対備えており、両外枠４２、４２は所定の間隔で平行になるように配されて一連にそれぞれ延設されている。隣合う単位リードフレーム４１、４１間には一対のセクション枠４３、４３が両外枠４２、４２の間に互いに平行に配されて一体的に架設されている。これら外枠、セクション枠によって形成される略長方形の枠体（フレーム）内に単位リードフレーム４１が構成されている。単位リードフレーム４１において、両外枠４２、４２の間にはダム部材４４がセクション枠４３と平行に一体的に架設されている。ダム部材４４の内側端辺における一端部にはゲート用インナリード４５がダム部材４４と直角に一体的に突設されており、ゲート用インナリード４５には矩形の平板形状のゲート用接続部片４５ａが一体的に形成されている。ダム部材４４の内側端辺における残りの部分にはソース用インナリード４６が複数本（図示例では三本）、長さ方向に等ピッチをもってそれぞれ突設されており、ソース用インナリード４６群間には広い面積を有する長方形の平板形状のソース用接続部片４６ａが一体的に形成されている。図示しないが、ゲート用接続部片４５ａとソース用接続部片４６ａの一主面の表面には錫（Ｓｎ）や金（Ａｕ）等を用いたメッキ処理が、パワーＭＯＳＦＥＴ１０に突設されたバンプによる機械的かつ電気的接続作用が適正に実施されるように被着されている。
【００２０】
ダム部材４４の外側端辺におけるゲート用インナリード４５と対向する位置には、ゲート用アウタリード４７がゲート用インナリード４５の延長になるように突設されている。ダム部材４４の外側端辺における各ソース用インナリード４６と対向する位置のそれぞれには、各ソース用アウタリード４８が各ソース用インナリード４６の延長になるようにそれぞれ突設されている。そして、隣合うアウタリード同士および両外枠４２、４２との間には、後述する樹脂封止体の成形に際して図６に示すレジン（モールド用樹脂）の流れを堰き止めるためのダム４４ａがそれぞれ形成されている。一対の外枠４２、４２とソース用接続部片４６ａの両短辺との間には、一対の吊りリード４９、４９が架設されている。
【００２１】
以上のように構成されたリードフレームにはパワーＭＯＳＦＥＴ１０が、インナリードボンディング工程において図４に示されているようにボンディングされる。この際、パワーＭＯＳＦＥＴ１０のゲート用開口部３３にはバンプ３８が、ソース用開口部３４のそれぞれには各バンプ３９が予め突設される。これらバンプ３８、３９は金（Ａｕ）線が使用されたスタッドバンプボンディング（ＳＢＢ）法によって形成される。すなわち、ネイルヘッド（熱圧着）式ワイヤボンディング装置またはネイルヘッド超音波（熱圧着）式ワイヤボンディング装置によって、ゲート用開口部３３の底面であるゲート用電極パッド２８の上やソース用開口部３４の底面であるソース用電極パッド３１の上にワイヤ先端のボールが圧着（第一ボンディング）された後に、ボールとワイヤとの接続部位においてワイヤが引き千切られることによって、バンプ３８、３９が突設される。
【００２２】
インナリードボンディングに際しては、多連リードフレーム４０はボンディング装置（図示せず）によって一方向に歩進送りされ、歩進送りされる多連リードフレーム４０の途中に配設されたインナリードボンディングステージにおいて、パワーＭＯＳＦＥＴ１０は単位リードフレーム４１に下方から対向されるとともに、各バンプ３８および３９が各インナリード４５および４６の接続部片４５ａ、４６ａにそれぞれ整合されてボンディング工具により熱圧着される。すなわち、各バンプ３８、３９が各接続部片４５ａ、４６ａに加熱下で押接されると、バンプ３８、３９が各接続部片４５ａ、４６ａに熱圧着によって接続する。したがって、ゲート用バンプ３８によってゲート用電極パッド２８とゲート用インナリード４５とが機械的かつ電気的に接続され、ソース用バンプ３９によってソース用電極パッド３１とソース用インナリード４６とが機械的かつ電気的に接続された状態になる。これらの機械的接続によってパワーＭＯＳＦＥＴ１０が単位リードフレーム４１に機械的に接続された状態すなわち固定的に組み付けられた状態になる。ここで、ソース用バンプ３９は熱圧着によって若干だけ押し潰されることにより、ソース用開口部３４はバンプ３９によって塞がれた状態になるので、耐湿性が向上する。
【００２３】
以上のようにして多連リードフレーム４０にインナリードボンディングされたパワーＭＯＳＦＥＴ１０のドレイン用電極パッド３７には、図５に示されているように、ヘッダ５０が機械的かつ電気的に接続される。ヘッダ５０は銅系材料（銅または銅合金）等の導電性および熱伝導性の良好な材料が用いられて図５に示されているようにパワーＭＯＳＦＥＴ１０よりも大きい略正方形の平板形状に形成されている。そして、Ａｇペースト等の導電性および熱伝導性の良好な接着材がヘッダ５０の上面（半導体ペレット側の接合面）５０ａに塗布された後に、パワーＭＯＳＦＥＴ１０のドレイン用電極パッド３７が当接されて接着される。これにより、パワーＭＯＳＦＥＴ１０のドレイン用電極パッド３７とヘッダ５０とを機械的かつ電気的に接続するドレイン用接続部５１が、この接着材層によって形成された状態になる。
【００２４】
以上のように組み立てられたヘッダ付きパワーＭＯＳＦＥＴ１０と多連リードフレーム４０との組立体５２には、樹脂封止体成形工程においてエポキシ樹脂等の絶縁性樹脂からなる樹脂封止体５３が、図６に示されたトランスファ成形装置６０を使用されて各単位リードフレーム４１について同時に成形される。
【００２５】
図６に示されたトランスファ成形装置６０はシリンダ装置等（図示せず）によって互いに型締めされる一対の上型６１と下型６２とを備えており、上型６１と下型６２との合わせ面には上型キャビティー凹部６３ａと、下型キャビティー凹部６３ｂとが互いに協働してキャビティー６３を形成するように複数組（一組のみが図示されている。）没設されている。上型６１の合わせ面にはポット６４が開設されており、ポット６４にはシリンダ装置（図示せず）により進退されるプランジャ６５が成形材料としてのモールド樹脂すなわちレジン７０を送給し得るように挿入されている。下型６２の合わせ面にはカル６６がポット６４との対向位置に配されて没設されている。カル６６にはレジン７０をキャビティー６３に注入するためのゲート６７の一端部が接続されており、ゲート６７の他端部は下型キャビティー凹部６３ｂに接続されている。下型キャビティー凹部６３ｂのゲート６７と対向する対辺にはスルーゲート６８が接続されており、スルーゲート６８は隣接した下型キャビティー凹部６３ｂの対向辺に接続されている。スルーゲート６８は上流側のキャビティー６３に充填されたレジン７０を流通（スルー）させて下流側のキャビティー６３に充填して行くように構成されている。下型６２の合わせ面には逃げ凹所６９が単位リードフレーム４１の厚みを逃げ得るように、多連リードフレーム４０の外形よりも若干大きめの長方形で、その厚さと略等しい寸法の一定深さに没設されている。
【００２６】
以上のように構成されたトランスファ成形装置６０による樹脂封止体５３の成形作業に際して、組立体５２は下型６２に没設された逃げ凹所６９内に、パワーＭＯＳＦＥＴ１０が下型キャビティー凹部６３ｂ内にそれぞれ収容されるように配されてセットされる。
【００２７】
上型６１と下型６２とが型締めされると、単位リードフレーム４１における両外枠４２、４２、両セクション枠４３、４３およびダム部材４４が上型６１と下型６２との合わせ面によって強く押さえられた状態になるために、図６に示されているように、ヘッダ５０の下面５０ｂは下型キャビティー凹部６３ｂの底面上に密着される。すなわち、両外枠４２、４２、両セクション枠４３、４３およびダム部材４４が押さえられることによって全周が保持された状態になるため、ヘッダ５０の下面５０ｂはインナリード４６、４６群の弾性力によって下型キャビティー凹部６３ｂの底面に強く押接された状態になる。
【００２８】
その後、ポット６４からプランジャ６５によってレジン７０がゲート６７およびスルーゲート６８を通じて各キャビティー６３に順次送給されて充填されて行く。この際、ヘッダ５０の下面５０ｂは下型キャビティー凹部６３ｂの底面に密着された状態になっていることにより、レジン７０がヘッダ５０の下面５０ｂに漏洩することが防止されるため、ヘッダ５０の下面の外周縁に薄いレジンばり（レジンフラッシュ）が発生するのを防止することができる。
【００２９】
充填後、レジン７０が熱硬化されて樹脂封止体５３が成形されると、上型６１および下型６２は型開きされるとともに、エジェクタ・ピン（図示せず）により樹脂封止体５３が離型される。
【００３０】
図７は樹脂封止体成形後の多連リードフレーム４０と樹脂封止体５３との成形品５４を示している。この成形品５４の樹脂封止体５３の内部にはパワーＭＯＳＦＥＴ１０、インナリード４５、４６群と共に、パワーＭＯＳＦＥＴ１０の第二主面１０ｂに結合されたヘッダ５０の一部（側面）も樹脂封止された状態になっている。この状態において、ヘッダ５０はそのパワーＭＯＳＦＥＴ１０側の接合面５０ａと反対側の主面である下面５０ｂが樹脂封止体５３の表面から露出した状態になっている。すなわち、ヘッダ５０の接合面５０ａと反対側には樹脂封止体５３から露出した露出面５０ｂが形成されている。アウタリード４７、４８群は樹脂封止体５３の長辺側の両側側面から直角に突出した状態になっている。
【００３１】
以上のように樹脂封止体５３を成形された成形品５４は半田メッキ処理が施された後に、リードフレーム切断成形工程において、外枠４２、セクション枠４３、ダム４４ａを切り落とされるとともに、アウタリード４７、４８がガル・ウイング形状に屈曲される。これにより、図８に示されたパワートランジスタ５５が製造されたことになる。
【００３２】
すなわち、図８に示されているパワートランジスタ５５のパッケージ５６は、パワーＭＯＳＦＥＴ１０と複数本のインナリード４５、４６とヘッダ５０の一部とを樹脂封止した樹脂封止体５３および複数本のアウタリード４７、４８を備えている。樹脂封止体５３は長方形の平盤形状に形成されており、アウタリード４７、４８は樹脂封止体５３の長辺側の一つの側面に等間隔に並べられてガル・ウイング形状に屈曲されている。樹脂封止体５３の内部において、パワーＭＯＳＦＥＴ１０のゲート用電極パッド２８はゲート用インナリード４５にゲート用バンプ３８によって、パワーＭＯＳＦＥＴ１０のソース用電極パッド３１はソース用インナリード４６にソース用バンプ３９によって、パワーＭＯＳＦＥＴ１０の第二主面１０ｂに形成されたドレイン用電極パッド３７はヘッダ５０にドレイン用接続部５１によってそれぞれ機械的かつ電気的に接続されている。ヘッダ５０の下面５０ｂは樹脂封止体５３の下面において露出した状態で露出面５０ｂとなっており、ヘッダ５０のこの露出面５０ｂの外周縁にはレジンばりは発生していない。
【００３３】
以上のように製造されて構成されたパワートランジスタ５５は、プリント配線基板７１に図９に示されているように表面実装される。すなわち、パワートランジスタ５５のゲート用アウタリード４７はプリント配線基板７１の本体７２に形成されたゲート用ランド７３に、ソース用アウタリード４８はソース用ランド７４に、ドレイン用電極パッド３７が接続されたヘッダ５０はドレイン用ランド７５にそれぞれ整合されてリフロー半田付けされる。このようにパワートランジスタ５５はプリント配線基板７１に表面実装されるため、外部抵抗分は大幅に低減されることになる。また、ヘッダ５０がプリント配線基板７１のドレイン用ランド７５に半田付けされるため、外部抵抗分が大幅に低減されるばかりでなく、パワーＭＯＳＦＥＴ１０の発熱が熱伝導によってプリント配線基板７１に放出されることにより、放熱性能が大幅に向上される。
【００３４】
前記実施の形態によれば、次の効果が得られる。
【００３５】
１）  ソース用電極パッドの外部端子を構成するソース用開口部をパワーＭＯＳＦＥＴの第一主面に全体的に敷設されたソース用電極パッドに可及的に均等に点在するように配列することにより、ソース用電極パッドの外部端子は位置や方位にかかわらず電流を均等に拾うことができるので、パワーＭＯＳＦＥＴのオン抵抗を小さく抑制することができる。
【００３６】
２）  ソース用電極パッドの外部端子を構成するソース用開口部を円形に形成することにより、バンプがソース用電極パッドに熱圧着された際に、ソース用開口部をバンプによって塞ぐことができるので、パワーＭＯＳＦＥＴの耐湿性能を向上させることができる。
【００３７】
３）  ゲート用電極パッドを周辺部配線と中間部配線とによって全てのゲートに電気的に接続することにより、全面的に構成されたソースとドレインとの間を全体的に一括して制御することができるので、パワーＭＯＳＦＥＴの出力を高めることができる。
【００３８】
４）  ゲート用電極パッドおよびソース用電極パッドとゲート用インナリードおよびソース用インナリードとをバンプによって電気的に接続することにより、これらをワイヤによって電気的に接続する場合に比べて、オン抵抗をより一層抑制することができる。
【００３９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４０】
例えば、パワーＭＯＳＦＥＴは図１０（ａ）および（ｂ）に示されているように、構成することができる。図１０（ａ）に示されたパワーＭＯＳＦＥＴ１０Ａにおいては、ゲート電極パッド２８には二本の中間部配線３０、３０が接続され、二本の中間部配線３０、３０の脇にはソース用電極パッド３１がそれぞれ敷設されているとともに、保護膜３２には十二個のソース用開口部３４が均等に配置されてソース用電極パッド３１を露出させるように開設されている。図１０（ｂ）に示されたパワーＭＯＳＦＥＴ１０Ｂにおいては、ゲート用電極パッド２８には三本の中間部配線３０、３０が接続され、三本の中間部配線３０、３０、３０の脇にはソース用電極パッド３１がそれぞれ敷設されているとともに、保護膜３２には十六個のソース用開口部３４が均等に配置されてソース用電極パッド３１を露出させるように開設されている。
【００４１】
なお、これらのパワーＭＯＳＦＥＴ１０Ａおよび１０Ｂのパッケージングに使用される多連リードフレーム４０やヘッダ５０は、前記実施の形態に係るものを共用し得るように設定することが望ましい。
【００４２】
また、パワーＭＯＳＦＥＴはパワートランジスタにパッケージングして使用するに限らず、電子機器や電気機器のプリント配線基板に直接的に実装して使用してもよい。
【００４３】
バンプ（ゲート用バンプ３８やソース用バンプ３９）はパワーＭＯＳＦＥＴ側に配設するに限らず、インナリード側に配設してもよい。また、バンプはＳＳＢ法によって形成するに限らず、メッキ法等によって形成してもよい。さらに、バンプは金によって形成するに限らず、半田等によって形成してもよい。
【００４４】
パワーＭＯＳＦＥＴとヘッダとは、銀ペースト等の導電性接着材によって接続するに限らず、半田付けによって接続してもよいし、金−錫共晶層等によって接続してもよい。但し、パワーＭＯＳＦＥＴのヘッダへの導電性および放熱性を配慮して、導電性および熱伝導性の良好な材料を選定することが望ましい。
【００４５】
広い面積を有するインナリードにはソース用電極パッドを接続するに限らず、ドレイン用電極パッドを接続してもよく、ヘッダにはドレイン用電極パッドを接続するに限らず、ソース用電極パッドを接続してもよい。
【００４６】
ヘッダはパワーＭＯＳＦＥＴへインナリードボンディング後に接続するに限らず、インナリードボンディング前またはインナリードボンディングと同時に接続してもよい。
【００４７】
ヘッダの形状、大きさ、構造等は、要求される放熱性能、パワーＭＯＳＦＥＴの性能、大きさ、形状、構造等々の諸条件に対応して選定することが望ましい。また、ヘッダを形成する材料としては銅系材料を使用するに限らず、アルミニウム系等の熱伝導性の良好な他の金属材料を使用することができる。さらに、ヘッダは省略してもよい。
【００４８】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｉｎｇ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）や、高出力のバイポーラトランジスタの高出力の半導体装置全般に適用することができる。
【００４９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、次の通りである。
【００５０】
半導体素子を含む電子回路が第一主面に作り込まれて平板形状に形成された半導体ペレットにおける前記第一主面に、電極パッドを全体的に敷設するとともに、この電極パッドを被覆する保護膜を被着し、この保護膜には前記電極パッドを露出させる複数個の開口部を全体的に点在させることにより、例えば、ソースが半導体ペレットの略全面に形成されている場合であっても、半導体ペレットの全面に点在された開口部によってソース電流を拾うことができるので、オン抵抗を小さく抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるパワーＭＯＳＦＥＴを示しており、（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【図２】各層の平面図であり、（ａ）はゲート層、（ｂ）はコンタクトホール層、（ｃ）はアルミニウム層、（ｄ）は保護膜層をそれぞれ示している。
【図３】本発明の一実施の形態であるパワートランジスタの製造方法に使用される多連リードフレームを示しており、（ａ）は一部省略平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【図４】インナリードボンディング後を示しており、（ａ）は一部省略平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【図５】ヘッダボンディング後を示しており、（ａ）は一部省略平面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【図６】樹脂封止体成形工程を示しており、（ａ）は一部省略側面断面図、（ｂ）は一部省略正面断面図である。
【図７】樹脂封止体成形後を示しており、（ａ）は一部省略平面断面図、（ｂ）は（ａ）のｂ−ｂ線に沿う断面図である。
【図８】パワートランジスタを示しており、（ａ）は一部切断平面図、（ｂ）は正面断面図である。
【図９】パワートランジスタの実装後を示しており、（ａ）は一部省略平面図、（ｂ）は一部切断正面図である。
【図１０】（ａ）は本発明の第二の実施の形態であるパワーＭＯＳＦＥＴを示す平面図、（ｂ）は本発明の第三の実施の形態であるパワーＭＯＳＦＥＴを示す平面図である。
【符号の説明】
１０、１０Ａ、１０Ｂ…パワーＭＯＳＦＥＴ（半導体装置）、１０ａ…第一主面、１０ｂ…第二主面、１１…ペレット（シリコン半導体ペレット）、１２…サブストレート、１３…エピタキシャル層、１４…ウエル、１５…フィールド、１６…チャネル、１７…ゲート（ポリシリコンゲート）、１８…トレンチ、１９…ゲート酸化膜、２０…ポリシリコン層、２１…ソース、２２…絶縁膜（シリコン酸化膜）、２３…ゲート用コンタクトホール、２４…ソース用コンタクトホール、２５…アルミニウム層、２８…ゲート用電極パッド、２９…周辺部配線、３０…中間部配線、３１…ソース用電極パッド、３２…保護膜、３３…ゲート用開口部、３４…ソース用開口部、３５、３６…ソース測定用開口部、３７…ドレイン用電極パッド、３８…ゲート用バンプ、３９…ソース用バンプ、４０…多連リードフレーム、４１…単位リードフレーム、４２…外枠、４２ａ…位置決め孔、４３…セクション枠、４４…ダム部材、４４ａ…ダム、４５…ゲート用インナリード、４５ａ…ゲート用接続部片、４６…ソース用インナリード、４６ａ…ソース用接続部片、４７、４８…アウタリード、４９…吊りリード、５０…ヘッダ、５１…ドレイン用接続部、５２…組立体、５３…樹脂封止体、５４…成形品、５５…パワートランジスタ（半導体装置）、５６…パッケージ、６０…トランスファ成形装置、６１…上型、６２…下型、６３…キャビティー、６３ａ…上型キャビティー凹部、６３ｂ…下型キャビティー凹部、６４…ポット、６５…プランジャ、６６…カル、６７…ゲート、６８…スルーゲート、６９…凹所、７０…レジン、７１…プリント配線基板、７２…本体、７３…ゲート用ランド、７４…ソース用ランド、７５…ドレイン用ランド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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