(57)【要約】【課題】低消費電流化が容易に達成できるバラツキ補正の可能なフィルタ装置を提供する。【解決手段】位相差検出器１３により基準フィルタ１２の位相差を検出し、その検出結果であるバラツキ補正のための制御信号をレジスタ２６に保持し、保持されている制御信号に応じて主フィルタ１５のカットオフ周波数を選択する。これにより、一度バラツキの検出を行った後はバラツキ検出のための基準フィルタや位相差検出器は不要となり、その動作を停止することで、低消費電流化を図ることができる。【選択図】  図１
2004172911.tif 000002
【特許請求の範囲】
【請求項１】
基準信号を発生する基準信号発生源と、
前記基準信号を分周して分周信号を出力する分周器と、
前記分周信号を入力信号とする基準フィルタと、
前記基準フィルタの出力信号と前記分周器からの分周信号とを入力信号として、前記基準フィルタによる位相差に対応したデューティ比を有する信号を出力する位相差検出器と、
前記位相差検出器の出力信号と前記基準信号とを入力信号として、前記基準フィルタによる位相差に対応したデューティ比をカウントするカウンタと、
前記カウンタの出力信号からバラツキ補正のための制御信号をデコードするデコーダと、
前記デコーダから出力された制御信号を保持かつ出力するレジスタと、
前記レジスタから出力された制御信号に応じてカットオフ周波数を選択する信号処理を行う主フィルタとを備えたことを特徴とするフィルタ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、特に携帯電話器の受信ＩＱ復調回路に用いられ、半導体装置に内蔵されるバラツキ補正の可能なフィルタ装置に関する。
【０００２】
【従来の技術】
近年、携帯電話器においては小型化への要求が大きく、フィルタ装置は半導体装置に内蔵化されるようになっている一方で、通話待ち受け時間を可能な限り長時間維持するために、特に受信回路を構成する各部において徹底的な低消費電流化が望まれている。
【０００３】
以下、従来の技術を説明する前に、半導体装置に内蔵されるフィルタ装置のバラツキ補正の方法について説明する。
【０００４】
なお、ここで言及するバラツキとは、フィルタ装置を構成する抵抗とコンデンサのそれぞれに発生する半導体装置特有の絶対値バラツキの積、いわゆるＣＲ積のバラツキを指す。
【０００５】
図３は、フィルタ装置に用いるフィルタ回路の基本構成の一例を示す回路図である。図３において、１は信号入力端子、２は信号出力端子、３は抵抗値がＲである第１の抵抗、４は第２の抵抗で抵抗値は第１の抵抗３と同じくＲであり、５は容量値がＣ１である第１のコンデンサ、６は容量値がＣ２である第２のコンデンサ、７はアクティブフィルタを構成するためのＯＰアンプである。
【０００６】
以上のように構成されたフィルタ回路について、以下にバラツキ補正の方法を説明する。
【０００７】
図３に示すフィルタの基本構成例において、信号入力端子１と信号出力端子２との間の伝達函数による、このフィルタのカットオフ周波数ｆｃは以下の式（１）で表される。
【０００８】
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フィルタを構成する抵抗やコンデンサの値がバラついた場合、そのＣＲ積のバラツキをｖとして、その時のカットオフ周波数をｆｃｖとすると、カットオフ周波数ｆｃｖは以下の式（２）で表される。
【０００９】
2004172911.tif 000004
ＣＲ積が、例えば−３０％から＋３０％（ｖ＝０．７〜１．３）の間でバラついている場合、カットオフ周波数ｆｃｖは＋４３％から−２３％の間でバラついていることになる。
【００１０】
ここで、第１の抵抗３および第２の抵抗４の抵抗値Ｒを何らかの手段でバラツキの値の逆数倍（１／ｖ倍）に変化させることができるとする。例えば、バラツキが＋３０％（ｖ＝１．３）である場合、抵抗値Ｒを１／１．３＝０．７６９倍する。そうすると、見かけ上の抵抗値と容量値の積は式（１）を満たすようになるので、カットオフ周波数はｆｃになり、所望の値を得ることが可能になる。
【００１１】
以上のようにして半導体装置に内蔵されたフィルタ装置のバラツキ補正を行うことが可能である。
【００１２】
次に、従来のバラツキ補正の可能なフィルタ装置について説明する。
【００１３】
図４は、従来のフィルタ装置の構成例を示す回路ブロック図である。図４において、１１は基準信号発生源、１２は基準フィルタである。１３は位相差検出器であり、ここでは掛け算回路で構成される。１４は制御電圧発生器、１５は本来の信号処理を行う主フィルタである。これらの構成のうち、基準フィルタ１２と主フィルタ１５は上記で説明したフィルタ回路で構成し、制御電圧発生器１４から出力される制御電圧によって、図２に示す第１の抵抗３および第２の抵抗４の抵抗値Ｒを変化させることが可能である。抵抗値を変化させる手段としては、例えば抵抗をＭＯＳトランジスタで構成して、そのコンダクタンスを変化させる方法がある。
【００１４】
次に、以上のように構成されたフィルタ装置の動作について説明する。
【００１５】
基準信号発生源１１が発生する基準信号ｖｓ（ｔ）の周波数をｆｓとすると、基準信号ｖｓ（ｔ）は以下の式（３）で表すことができる。
【００１６】
ｖｓ（ｔ）＝Ａ×ｃｏｓ（２π×ｆｓ×ｔ）            …（３）
上記式（３）で、Ａはｖｓ（ｔ）の振幅、ｔは時間を表す。
【００１７】
この基準信号ｖｓ（ｔ）を基準フィルタ１２に入力して得られる出力信号ｖＬＰＦ（ｔ）は以下の式（４）で表される。
【００１８】
ｖＬＰＦ（ｔ）＝Ｂ×ｃｏｓ（２π×ｆｓ×ｔ＋θ）    …（４）
上記式（４）で、ＢはｖＬＰＦ（ｔ）の振幅、θは基準フィルタ１２によって生じる位相差である。
【００１９】
バラツキがない場合の、基準フィルタ１２のカットオフ周波数が基準信号ｖｓ（ｔ）の周波数ｆｓとなるように、第１の抵抗３および第２の抵抗４の抵抗値Ｒと、第１のコンデンサ５の容量値Ｃ１および第２のコンデンサ６の容量値Ｃ２を設定している場合、位相差θは−９０度であり、バラツキが＋３０％ある場合の位相差θは−１１０．６度である。
【００２０】
基準信号ｖｓ（ｔ）と基準フィルタ１２の出力信号ｖＬＰＦ（ｔ）を位相差検出器１３に入力すると、これらの入力信号を掛け算して得られる出力信号ｖＰＤ（ｔ）は以下のようになる。
【００２１】
2004172911.tif 000005
この出力信号ｖＰＤ（ｔ）のうちｃｏｓθの成分は、位相差θに対応する直流成分であり、時間ｔに依存していない。この出力信号ｖＰＤ（ｔ）を制御電圧発生器１４に入力し、この制御電圧発生器１４からは、ｃｏｓθに応じて基準フィルタ１２のバラツキを打ち消すことのできるような抵抗値となるように制御電圧が出力する。このような制御電圧を基準フィルタ１２に印加することによってフィードバックループが成立するのでバラツキは補正され、常に基準フィルタ１２のカットオフ周波数を基準信号ｖｓ（ｔ）の周波数ｆｓに一致させておくことが可能になる。
【００２２】
制御電圧発生器１４が発生する制御電圧を、主フィルタ１５の抵抗値をも変化させるように接続することにより、主フィルタ１５についてもバラツキを補正することが可能になる。
【００２３】
上記の構成をとることにより、半導体装置の製法上避けることのできないバラツキを回避したフィルタ装置を、半導体装置に内蔵することを可能にしている（例えば、特許文献１参照）。
【００２４】
【特許文献１】
特開２００２−７６８４２号公報  （第４−７頁、第１図）
【００２５】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、フィードバックループを常時成立させてバラツキの補正を行う必要があるために、基準フィルタや位相差検出器および制御電圧発生器という、本来の信号処理系には無関係な構成要素を常に動作させておく必要がある。そのため、フィルタ装置の低消費電流化を実現することが困難であるという問題があった。
【００２６】
本発明は、上記従来の問題点を解決するもので、その目的は、低消費電流化が容易に達成できるバラツキ補正の可能なフィルタ装置を提供することにある。
【００２７】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係るフィルタ装置は、従来と同様に主フィルタとともに基準フィルタおよび位相差検出回路を備えるとともに、バラツキによって基準フィルタで発生する位相差に対応した制御信号を保持しておくレジスタを備えている。
【００２８】
この構成をとることによって、基準フィルタや位相差検出回路をバラツキの補正を行うために常時動作させる必要がなくなるため、フィルタ装置における低消費電流化を容易に実現することが可能になる。
【００２９】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００３０】
図１は、本発明の一実施形態に係るフィルタ装置の一構成例を示す回路ブロック図である。
【００３１】
図１において、１１は基準信号発生源、２１は分周器である。１２は基準フィルタで、図３に示すような２次フィルタとして構成される。１３は位相差検出器であり、この位相差検出器１３は、掛け算回路２２とコンパレータ２３とで構成される。２４はカウンタ、２５は制御信号を発生するデコーダ、２６はレジスタ、２７（１）、２７（２）、…、２７（ｎ）は制御信号線である。１５は主フィルタであり、主フィルタ１５は、それぞれ抵抗値Ｒ（１）、Ｒ（２）、…、Ｒ（ｎ）を有するｎ個の第１の抵抗３１（１）、３１（２）、…、３１（ｎ）と、それぞれの抵抗値が第１の抵抗３１（１）、３１（２）、…、３１（ｎ）の抵抗値と同じであるｎ個の第２の抵抗３２（１）、３２（２）、…、３２（ｎ）と、容量値Ｃ１を有する第１のコンデンサ３３と、容量値Ｃ２を有する第２のコンデンサＣ２と、アクティブフィルタを構成するためのＯＰアンプ３５とで構成される。
【００３２】
第１の抵抗３１（１）、３１（２）、…、３１（ｎ）のいずれかおよび第２の抵抗３２（１）、３２（２）、…、３２（ｎ）のいずれかは、対応する制御信号線２７の制御信号が活性化することで選択される。なお、以下では、ｎ個の第１の抵抗３１（１）、３１（２）、…、３１（ｎ）をまとめて第１の抵抗３１と、またｎ個の第２の抵抗３２（１）、３２（２）、…、３２（ｎ）をまとめて第２の抵抗３２とも称する。
【００３３】
次に、以上のように構成された本実施形態のフィルタ装置の動作について説明する。
【００３４】
基準信号発生源１１が発生する基準信号ｖｒｅｆ（ｔ）を、分周比ｄｉｖの分周器２１に入力して、その出力から分周信号ｖｓ（ｔ）を得る。この分周信号ｖｓ（ｔ）を基準フィルタ１２に入力すると、基準フィルタ１２の出力信号ｖＬＰＦ（ｔ）には、この基準フィルタ１２によって分周信号ｖｓ（ｔ）に対して位相差θが生じる。
【００３５】
従来例と同様に、バラツキがない場合の、基準フィルタ１２のカットオフ周波数が基準信号ｖｓ（ｔ）の周波数ｆｓとなるように、第１の抵抗３１および第２の抵抗３２のそれぞれの抵抗値Ｒと、第１のコンデンサ３３の容量値Ｃ１および第２のコンデンサ３４の容量値Ｃ２とを設定している場合、位相差θは−９０度であり、バラツキが＋３０％ある場合の位相差θは−１１０．６度となる。
【００３６】
基準フィルタ１２の出力信号ｖＬＰＦ（ｔ）は、位相差検出器１３に入力され、掛け算回路２２において分周信号ｖｓ（ｔ）と掛け合わせることで信号ｖＰＤ（ｔ）を得ることは、入力信号の一方が基準信号かまたは分周信号という違いはあるが、従来例と同様である。
【００３７】
掛け算回路２２の出力信号ｖＰＤ（ｔ）は、コンパレータ２３に入力され、所定の基準レベルと比較されて、位相差検出器１３の出力信号として矩形波信号ＶＰＤ（ｔ）が得られる。この矩形波信号ＶＰＤ（ｔ）は、分周信号ｖｓ（ｔ）の２倍の周波数を有し、基準フィルタ１２によって生じる位相差θに応じてそのデューティ比Ｄが変動する。ここで、デューティ比Ｄとは、矩形波信号ＶＰＤ（ｔ）のハイレベル時間区間の、矩形波信号ＶＰＤ（ｔ）の周期に対する比率である。このデューティ比Ｄは、位相差θを用いて以下の式（６）で表すことができる。
【００３８】
Ｄ＝（１８０−θ）／１８０                    …（６）
例えば、基準フィルタ１２にバラツキが＋３０％ある場合のデューティ比Ｄは０．３９であり、バラツキがない場合のデューティ比Ｄは０．５である。
【００３９】
位相差検出器１３から出力される矩形波信号ＶＰＤ（ｔ）は、カウンタ２４に入力されて、基準信号ｖｒｅｆ（ｔ）をクロックとしてカウントされる。図２は、分周器２１の分周比ｄｉｖを３２とした場合のカウンタ２４に入力される矩形波信号ＶＰＤ（ｔ）と基準信号ｖｒｅｆ（ｔ）とのタイミング関係を示す図である。図２において、Ｓ１は基準信号ｖｒｅｆ（ｔ）を、Ｓ２はＣＲ積のバラツキがない場合の矩形波信号ＶＰＤ（ｔ）を、またＳ３はＣＲ積のバラツキが＋３０％である場合の矩形波信号ＶＰＤ（ｔ）を示す。
【００４０】
カウンタ２４は、矩形波信号ＶＰＤ（ｔ）のハイレベル区間において基準信号ｖｒｅｆ（ｔ）の個数をカウントする。図２の場合のカウント数Ｐｃｎｔは、バラツキのない場合は８、バラツキが３０％の場合は６．１７で、端数を切り捨てて６となる。デューティ比Ｄとカウント数Ｐｃｎｔとの関係は、分周比ｄｉｖを用いて以下の式（７）で表すことができる。
【００４１】
Ｐｃｎｔ＝ｄｉｖ×Ｄ／２                      …（７）
したがって、基準フィルタ１２によって発生する位相差θとカウント数Ｐｃｎｔとの関係は、上記の式（６）と式（７）から以下の式（８）のようになる。
【００４２】
Ｐｃｎｔ＝ｄｉｖ×（１８０−θ）／３６０      …（８）
ただし、式（７）、式（８）ともに小数点以下を切り捨てる。式（８）で表されるカウント数Ｐｃｎｔはバラツキが−３０％から＋３０％の場合、分周器２１の分周比ｄｉｖを３２とすると、ＣＲ積のバラツキ量に応じて６から１０までの５つの値となる。このカウント数Ｐｃｎｔは、デコーダ２５に入力され、これらのカウント数Ｐｃｎｔに対応した制御信号が出力されて、レジスタ２６に保持される。
【００４３】
レジスタ２６によって保持されている制御信号は、この場合、バラツキ量に応じて５つの制御信号線２７（１）、２７（２）、…、２７（５）のいずれかを活性化することで、第１の抵抗３１（１）、３１（２）、…、３１（５）のいずれかおよび第２の抵抗３２（１）、３２（２）、…、３２（５）のいずれかを選択する。
【００４４】
主フィルタ１５は、これら選択された第１の抵抗３１および第２の抵抗３２と、第１のコンデンサ３３および第２のコンデンサ３４とから決定されるカットオフ周波数を持つことがきるようになる。
【００４５】
例えば、バラツキが＋３０％のときのカウンタ２４によるカウント数Ｐｃｎｔは６であり、そのとき制御信号線２７（１）によって抵抗値Ｒ（１）の第１の抵抗３１（１）と第２の抵抗３２（１）が選択されるとする。この抵抗値Ｒ（１）を、ＣＲ積のバラツキがない場合にフィルタのカットオフ周波数が所望の値となる抵抗値Ｒの０．８１６倍に補正しておくと、見かけ上のバラツキ量は＋６．１％となる。このとき、カットオフ周波数は所望値に対して−５．７％となり、補正をしない場合の所望のカットオフ周波数からのバラツキ量−２３％に対して大幅に改善することが可能になる。
【００４６】
表１に、バラツキに対する基準フィルタ１２の位相差θ、カウンタ２４のカウント数Ｐｃｎｔと抵抗の補正値の例、および補正後における見かけ上のバラツキ量の例を示す。ただし、この表１においては、抵抗値と容量値との積のバラツキのみを考慮しており、その他のバラツキ量や誤差、例えばフィルタを構成する素子の温度特性、位相差検出器１３の検出精度のバラツキやカウンタ２４のカウントの精度などは考慮していない。
【００４７】
【表１】
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【００４８】
以上のように、本実施形態によれば、基準フィルタの位相差を検出した結果得ることのできるバラツキ補正のための制御信号をレジスタに保持することで、一度バラツキの検出を行った後はバラツキ検出のための基準フィルタや位相差検出器は不要となり、その動作を停止させることが可能になる。
【００４９】
なお、本実施形態では、基準フィルタおよび主フィルタの回路形式を、基本的に図３に示す２次フィルタとして説明および例示したが、本発明はこれに限定されることなく、基準フィルタを２次フィルタとして、主フィルタを任意の次数のフィルタとして構成し、半導体装置に内蔵された抵抗とコンデンサを用いるものであれば、どのよう回路形式のフィルタでも良い。
【００５０】
また、本実施形態では、抵抗値を補正する場合について説明および例示したが、本発明はこれに限定されることなく、コンデンサの容量値や、抵抗値と容量値の積としてそれぞれの値を補正することも可能である。
【００５１】
さらに、位相差検出器についても、基準フィルタによって生じる位相差に応じたデューティ比を有する矩形波信号を出力するものであれば、どのような回路形式のものを用いても良い。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、主フィルタのカットオフ周波数を選択するための制御信号の値をレジスタに保持することで、基準フィルタおよび位相差検出器の動作を停止することができるので、低消費電流化を容易に図ることができる、バラツキ補正の可能な優れたフィルタ装置を提供することが可能になる、という格別な効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るフィルタ装置の一構成例を示す回路ブロック図
【図２】図１の位相差検出器の出力信号ｖＰＤ（ｔ）と基準信号ｖｒｅｆ（ｔ）とのタイミング関係を示す図
【図３】従来のバラツキ補正の可能なフィルタ装置に用いる２次のフィルタ回路の基本構成を示す回路図
【図４】従来のバラツキ補正の可能なフィルタ装置の構成例を示す回路ブロック図
【符号の説明】
１  信号入力端子
２  信号出力端子
３  第１の抵抗
４  第２の抵抗
５  第１のコンデンサ
６  第２のコンデンサ
７  アクティブフィルタを構成するＯＰアンプ
１１  基準信号発生源
１２  基準フィルタ
１３  位相差検出器
１４  制御電圧発生器
１５  主フィルタ
２１  分周器
２２  掛け算回路
２３  コンパレータ
２４  カウンタ
２５  デコーダ
２６  レジスタ
２７（１）〜２７（ｎ）  制御信号線
３１（１）〜３１（ｎ）  第１の抵抗
３２（１）〜３２（ｎ）  第２の抵抗
３３  第１のコンデンサ
３４  第２のコンデンサ
３５  アクティブフィルタを構成するＯＰアンプ
【図１】
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【図２】
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【図３】
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【図４】
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