(57)【要約】【課題】ユーザーでシステムリセットの変更と電圧レギュレート回路出力電圧設定端子の設定をする必要がなく、電圧降下による誤動作を改善したＬＳＩサンプルを提出することが可能とする。【解決手段】電圧降下検出回路２００による検出結果が電圧降下を示すときに電圧レギュレート回路３００のレギュレートレベルを１段階上昇させる電圧降下自動改善回路４００と、電圧降下自動改善回路からの出力と電圧降下自動改善回路で取得した電圧降下改善のための設定電圧情報とを選択して電圧レギュレート回路の出力電圧設定端子に出力するセレクター５００と、セレクターに入力する設定電圧情報を電圧降下自動改善回路からの出力から書き込む状態と書き込んだ設定電圧情報を読み出してセレクターに出力する状態とに切り換え可能なＥＰＲＯＭ７００とを備える。【選択図】  図９
2004311559.tif 000002
【特許請求の範囲】
【請求項１】
回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、
出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、
前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させるとともに前記１段階上昇の信号を外部にモニタ出力可能な電圧降下自動改善回路とを備えた半導体集積回路において、
さらに、前記電圧降下自動改善回路からの出力と前記電圧降下自動改善回路で取得した電圧降下改善のための設定電圧情報とを選択して前記電圧レギュレート回路の出力電圧設定端子に出力するセレクターを備え、
前記セレクターに入力する前記設定電圧情報をＬＳＩパッケージングサンプルの外部の電源電圧とグラウンド電圧とのワイヤー固定で設定するように構成してあることを特徴とする半導体集積回路。
【請求項２】
回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、
出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、
前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させるとともに前記１段階上昇の信号を外部にモニタ出力可能な電圧降下自動改善回路とを備えた半導体集積回路において、
さらに、前記電圧降下自動改善回路からの出力と前記電圧降下自動改善回路で取得した電圧降下改善のための設定電圧情報とを選択して前記電圧レギュレート回路の出力電圧設定端子に出力するセレクターと、
前記セレクターに入力する前記設定電圧情報をヒューズ調整により設定可能な電圧降下改善ヒューズ回路とを備えることを特徴とする半導体集積回路。
【請求項３】
回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、
出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、
前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させる電圧降下自動改善回路とを備えた半導体集積回路において、
さらに、前記電圧降下自動改善回路からの出力と前記電圧降下自動改善回路で取得した電圧降下改善のための設定電圧情報とを選択して前記電圧レギュレート回路の出力電圧設定端子に出力するセレクターと、
前記セレクターに入力する前記設定電圧情報を前記電圧降下自動改善回路からの出力から書き込む状態と前記書き込んだ設定電圧情報を読み出して前記セレクターに出力する状態とに切り換え可能なＥＰＲＯＭとを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路全般にかかわり、特には大規模ＬＳＩに比較的多く発生する電圧降下（ＩＲ−ＤＲＯＰ）による不具合をマスク修正なしに改善し、歩留まりの向上を図る技術に関する。
【０００２】
【従来の技術】
従来、ＬＳＩの設計段階において、電圧降下による誤動作が発生することが予測される箇所には、あらかじめ降下電圧量を算出し、電圧降下が発生しないような設計を実施している。ＬＳＩの大規模化が進むにつれて、設計段階では予測できない箇所や、予測以上の電圧降下による誤動作が発生する傾向にある。この場合、ＬＳＩの評価段階で、解析により電圧降下箇所を発見し、不具合対策の回路修正を実施し、マスクの変更、修正の確認を実施した上で、修正サンプルの提出を行っている。
【０００３】
なお、先行技術として、プリント基板上でマージン試験基板を別途準備した電圧マージン試験回路と診断劣化装置が知られている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２０００−２７５２９１号公報（第５−６頁、第１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、近時では、ＬＳＩの大規模化が進み、電圧降下による不具合発生頻度が高くなる傾向がある。このような現状において、上記従来の技術では、不具合発生時には解析・マスク修正から修正サンプル提出までに数ヶ月を費やすことがあり、タイムリーな製品の出荷ができず、しかも費用が増大するという課題がある。
【０００６】
そこで、本出願人は先に、電圧降下によるＬＳＩの不具合の解析に要する時間を大幅に削減することができる図１１に示すような半導体集積回路を提案した。
【０００７】
図１１において、１０は半導体チップ、２００は電圧降下検出回路、３００は電圧レギュレート回路、４００は電圧降下自動改善回路である。電圧降下検出回路２００は、電圧降下発生時にセットアップエラーまたはホールドエラーが発生しやすい回路構成のものに構成され、そのエラー発生によって“Ｈ”レベルの検出信号Ｄｏｕｔを電圧降下自動改善回路４００に対して出力する。電圧降下自動改善回路４００は、ＡＮＤ回路４１とカウンター回路４２を備えている。ＡＮＤ回路４１は、電圧降下検出回路２００からの電圧降下検出信号Ｄｏｕｔと外部からのゲート信号Ｓｇとの論理積をとり、その結果の論理積出力Ａｏｕｔをカウンター回路４２のクロック入力端子（ＣＫ）に入力するように構成されている。カウンター回路４２は、ＡＮＤ回路４１からの論理積出力Ａｏｕｔが有効のときにカウントアップする。カウンター回路４２は、ここでは一例として、４ビットカウンターとしている。カウンター回路４２のカウント値出力Ｃｏｕｔは、その４ビットすべてが電圧レギュレート回路３００の出力電圧設定端子３１に接続されている。４ビットのうち最下位ビットのみがモニタ出力端子４３に接続され、外部よりモニタできる構造になっている。ＶＤＤは電圧レギュレート回路３００に供給される電源電圧、３２は電圧レギュレート回路３００の出力端子である。
【０００８】
電圧降下が生じていないときは、ＡＮＤ回路４１に対するゲート信号Ｓｇのタイミングに対して、電圧降下検出回路２００からの電圧降下検出信号Ｄｏｕｔはタイミングがずれており、ＡＮＤ回路４１の論理積出力Ａｏｕｔは“Ｌ”レベルのままである。このとき、カウンター回路４２は動作しない。
【０００９】
次に、電圧降下による遅延の影響で誤動作が発生した場合には、電圧降下検出回路２００からの電圧降下検出信号Ｄｏｕｔが遅延してゲート信号Ｓｇのタイミングと一致する期間が生じ、ＡＮＤ回路４１の論理積出力Ａｏｕｔが“Ｈ”レベルとなり、この結果、カウンター回路４２が動作し、カウント値をカウントアップする。
【００１０】
カウントアップされたカウント値出力Ｃｏｕｔを出力電圧設定端子３１に入力した電圧レギュレート回路３００は、レギュレートされた電源電圧ＶＤＤ１を段階制御の１レベル分だけ上昇させ、電圧降下発生箇所の電源電圧を上昇させる。１回のＬＳＩテスティング中に、カウンター回路４２のカウント値が１つ増加するたびに、電圧降下発生箇所の電源電圧を所定のステップで上昇させることができる。レギュレートされた電源電圧ＶＤＤ１が正常になって電圧降下による遅延が解消されると、ＡＮＤ回路４１が非導通状態に安定し、レギュレートされた電源電圧ＶＤＤ１も正常値で安定化する。このように、先行提案の技術では、１回のテスティングで、自動的に電圧降下改善および改善電圧の検出が可能となり、解析工数を削減することができる。
【００１１】
なお、モニタ出力端子４３を介して外部でモニタすることにより、カウンター回路４２のカウントアップ回数が分かり、電圧降下を自動的に改善するのに必要な情報（レギュレートされた最終的な電源電圧ＶＤＤ１を設定するための情報）を知ることができる。
【００１２】
図１１に示す電圧降下検出回路と電圧降下自動改善回路を備えている半導体集積回路を使用する際に、図１２に示すようなシステムリセット信号を用いて、システムリセット解除区間Ｔｄにおいて、電圧降下自動検出で使用したテストパターンと同様なパターンを実行することにより、改善に必要な出力電圧設定端子３１に設定すべき情報を取得し、システムリセット区間Ｔｒで、前記の情報を出力電圧設定端子３１に設定することにより、その都度の良品動作を実現することができる。つまり、マスク修正なしで不良を良化することができ、このことにより量産化が有利となる。すなわち、ユーザーでのシステムリセットの変更と電圧レギュレート回路出力電圧設定端子３１の設定などを実施することによって、ＬＳＩの電圧降下発生時に要する解析の短ＴＡＴを実現し、マスク修正を実施せずに量産を行うことが実現可能である。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、マスク修正を実施せずに量産をするためには、ユーザーでのシステムリセットの変更と電圧レギュレート回路出力電圧設定端子３１の設定などを実施するようにシステムの変更が必要であり、ユーザー側での開発工数が増大するため、現実的な手段であるとは言いがたい。
【００１４】
本発明は、ユーザーでシステムリセットの変更と電圧レギュレート回路出力電圧設定端子の設定などを実施する必要がなく、ＬＳＩサンプル出荷時に、電圧降下による誤動作を改善したＬＳＩサンプルを提出することが可能となり、歩留まりの向上も可能となる半導体集積回路とその改善方法を提供する。
【００１５】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１６】
第１の解決手段として、本発明による半導体集積回路は、回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させるとともに前記１段階上昇の信号を外部にモニタ出力可能な電圧降下自動改善回路とを備えた半導体集積回路において、さらに、次のように構成してあることを特徴とする。すなわち、前記電圧降下自動改善回路からの出力と前記電圧降下自動改善回路で取得した電圧降下改善のための設定電圧情報とを選択して前記電圧レギュレート回路の出力電圧設定端子に出力するセレクターを備え、前記セレクターに入力する前記設定電圧情報をＬＳＩパッケージングサンプルの外部の電源電圧とグラウンド電圧とのワイヤー固定で設定するように構成してある。
【００１７】
この構成による作用は次のとおりである。電圧降下改善に必要な設定電圧情報を取得するモードでは、セレクターを制御して電圧降下自動改善回路からの出力を選択させ、電圧レギュレート回路に入力させる。許容を越える遅延など誤動作を生じる程度に電圧降下が生じているときは、電圧降下検出回路がその電圧降下を検出し、その検出結果を電圧降下自動改善回路に出力する。この結果、電圧降下自動改善回路はセレクターを介して電圧レギュレート回路の出力電圧設定端子を制御して、電圧レギュレート回路が出力する電圧のレベルを１段階分上昇させる。この結果、新しく設定された電源電圧のもとで、再度、電圧降下検出回路による検出動作を行い、不具合を検出しなくなるまで電圧降下自動改善回路からセレクターを介して電圧レギュレート回路の電圧を自動的に段階的に上昇させる。このようにすることにより、電圧降下改善に必要な設定電圧情報を取得することができる。設定電圧情報を取得した後は、ＬＳＩパッケージングサンプルにおいて、チップ毎に、ワイヤーオプションを行う。すなわち、セレクターを制御して電圧降下改善の設定電圧情報の入力状態に切り換える。設定電圧情報のあるビットが“１”のときは電源電圧にワイヤリングし、ビットが“０”のときはグラウンド電圧にワイヤリングする。
【００１８】
以上のようにして、テスティングで取得した電圧降下改善の設定電圧情報のとおりの外部設定データをワイヤーオプションにより固定化してしまう。これにより、電圧降下による誤動作を改善された製品が出来上がる。この製品においては、外部からの設定を要することのない状態で、電圧降下防止を実現することができる。また、マスク修正、ユーザー側のシステムの変更無しでの量産が可能となる。また、歩留まりの向上も可能となる。これにより、開発コスト、開発リスクの大幅な削減が可能となる。
【００１９】
第２の解決手段として、本発明による半導体集積回路は、回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させるとともに前記１段階上昇の信号を外部にモニタ出力可能な電圧降下自動改善回路とを備えた半導体集積回路において、さらに、次のように構成してあることを特徴とする。すなわち、前記電圧降下自動改善回路からの出力と前記電圧降下自動改善回路で取得した電圧降下改善のための設定電圧情報とを選択して前記電圧レギュレート回路の出力電圧設定端子に出力するセレクターと、前記セレクターに入力する前記設定電圧情報をヒューズ調整により設定可能な電圧降下改善ヒューズ回路とを備えた構成としている。
【００２０】
この構成による作用は次のとおりである。電圧降下改善に必要な設定電圧情報を取得するモードでは、セレクターを制御して電圧降下自動改善回路からの出力を選択させ、電圧レギュレート回路に入力させる。許容を越える遅延など誤動作を生じる程度に電圧降下が生じているときは、電圧降下検出回路がその電圧降下を検出し、その検出結果を電圧降下自動改善回路に出力する。この結果、電圧降下自動改善回路はセレクターを介して電圧レギュレート回路の出力電圧設定端子を制御して、電圧レギュレート回路が出力する電圧のレベルを１段階分上昇させる。この結果、新しく設定された電源電圧のもとで、再度、電圧降下検出回路による検出動作を行い、不具合を検出しなくなるまで電圧降下自動改善回路からセレクターを介して電圧レギュレート回路の電圧を自動的に段階的に上昇させる。このようにすることにより、電圧降下改善に必要な設定電圧情報を取得することができる。設定電圧情報を取得した後は、チップ毎に、電圧降下改善ヒューズ回路において、取得した設定電圧情報に基づいてヒューズ調整を行う。電源電圧とグラウンド電圧との関係において、設定電圧情報のあるビットが“１”のときはグラウンド電圧との接続を切断するようにヒューズを切断し、ビットが“０”のときは電源電圧との接続を切断するようにヒューズを切断する。この電圧降下改善ヒューズ回路の出力である設定電圧情報をセレクターを介して電圧レギュレート回路に出力する。
【００２１】
以上のようにして、テスティングで取得した電圧降下改善の設定電圧情報のとおりの外部設定データの選択状態に固定してしまう。これにより、電圧降下による誤動作を改善された製品が出来上がる。この製品においては、外部からの設定を要することのない状態で、電圧降下防止を実現することができる。電圧降下に起因する誤動作を改善でき、マスク修正、ユーザー側のシステムの変更無しでの量産が可能となる。また、歩留まりの向上も可能となる。これにより、開発コスト、開発リスクの大幅な削減が可能となる。上記の第１の解決手段の場合には、ワイヤーオプションに多数の組み合わせを準備しなければならず、また、パッケージングのレベルでしか対応できないという制約があったが、第２の解決手段によれば、ワイヤーオプションを切り替えるという工数を要さず、半導体チップレベルでの電圧降下改善が可能となり、チップ供給とパッケージング供給のどちらにも対応することができる。
【００２２】
第３の解決手段として、本発明による半導体集積回路は、回路動作時に発生する電圧降下を誤動作によって検出する電圧降下検出回路と、出力電圧設定端子に対する設定により電源電圧を段階的に上昇させて出力可能な電圧レギュレート回路と、前記電圧降下検出回路による検出結果が電圧降下を示すときに前記電圧レギュレート回路のレベルを１段階上昇させる電圧降下自動改善回路とを備えた半導体集積回路において、さらに、次のように構成してあることを特徴とする。すなわち、前記電圧降下自動改善回路からの出力と前記電圧降下自動改善回路で取得した電圧降下改善のための設定電圧情報とを選択して前記電圧レギュレート回路の出力電圧設定端子に出力するセレクターと、前記セレクターに入力する前記設定電圧情報を前記電圧降下自動改善回路からの出力から書き込む状態と前記書き込んだ設定電圧情報を読み出して前記セレクターに出力する状態とに切り換え可能なＥＰＲＯＭとを備えた構成としている。
【００２３】
この構成による作用は次のとおりである。電圧降下改善に必要な設定電圧情報を取得するモードでは、セレクターを制御して電圧降下自動改善回路からの出力を選択させ、電圧レギュレート回路に入力させる。許容を越える遅延など誤動作を生じる程度に電圧降下が生じているときは、電圧降下検出回路がその電圧降下を検出し、その検出結果を電圧降下自動改善回路に出力する。この結果、電圧降下自動改善回路はセレクターを介して電圧レギュレート回路の出力電圧設定端子を制御して、電圧レギュレート回路が出力する電圧のレベルを１段階分上昇させる。この結果、新しく設定された電源電圧のもとで、再度、電圧降下検出回路による検出動作を行い、不具合を検出しなくなるまで電圧降下自動改善回路からセレクターを介して電圧レギュレート回路の電圧を自動的に段階的に上昇させる。このようにすることにより、電圧降下改善に必要な設定電圧情報を取得することができる。そして、取得した設定電圧情報をＥＰＲＯＭに書き込む。書き込みが終了すると、ＥＰＲＯＭを読み出し状態に切り換え、ＥＰＲＯＭの出力である設定電圧情報をセレクターを介して電圧レギュレート回路に出力する。
【００２４】
以上のようにして、テスティングで取得した電圧降下改善の設定電圧情報のとおりの外部設定データの選択状態に固定してしまう。これにより、電圧降下による誤動作を改善された製品が出来上がる。この製品においては、外部からの設定を要することのない状態で、電圧降下防止を実現することができる。電圧降下に起因する誤動作を改善でき、マスク修正、ユーザー側のシステムの変更無しでの量産が可能となる。また、歩留まりの向上も可能となる。これにより、開発コスト、開発リスクの大幅な削減が可能となる。上記の第２の解決手段の場合には、通常の検査工程とは別に、専用装置を用いたヒューズの切断と切断確認検査という２つの工程が増加するという課題が残ったが、第３の解決手段によれば、ヒューズの切断と切断確認検査を要さず、半導体チップレベルでの電圧降下改善が可能となり、開発ＴＡＴおよびコスト負担が削減することができる。
【００２５】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路の実施の形態を図面に基づいて詳細に説明する。電圧降下現象は、一般的に、ＬＳＩ半導体チップの中心付近で発生する可能性が高いため、以下では、チップ中心付近で電圧降下が発生した場合を例に説明する。
【００２６】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の構成を示すレイアウト図である。図１において、１０はＬＳＩ半導体チップ、１００は電源、２００は電圧降下検出回路、３００は電圧レギュレート回路、２１は電圧降下検出回路２００のデータ入力ライン、２２はクロック入力ライン、２６は検出結果モニタ出力ライン、３２は電圧レギュレート回路３００の電圧出力端子、４００は電圧降下検出回路２００と電圧レギュレート回路３００との間に介在され、電圧降下検出回路２００が電圧降下の発生を検出したときのみ電圧レギュレート回路３００のレベルを自動的に１段階上昇させる電圧降下自動改善回路である。
【００２７】
図２は電圧降下検出回路２００の具体的構成を示すブロック図である。これは、チップ中心付近で電圧降下が発生する場合に対応したものである。
【００２８】
図２において、第１のフリップフロップＦＦ１のデータ入力（Ｄ）にはデータ入力ライン２１を介して入力データＤｉｎ１が入力され、クロック入力（ＣＫ）にはクロック入力ライン２２からの基準クロックＣＬＫ０が遅延バッファー２３で遅延されたクロックＣＬＫ１が入力され、第１のフリップフロップＦＦ１のデータ出力（Ｑ）は遅延バッファー２４を介して第２のフリップフロップＦＦ２のデータ入力（Ｄ）に接続され、データＤｉｎ２が入力されている。第２のフリップフロップＦＦ２のクロック入力（ＣＫ）には基準クロックＣＬＫ０が遅延バッファー２５で遅延されたクロックＣＬＫ２が入力され、データ出力（Ｑ）は検出結果モニタ出力ライン２６に接続され、電圧降下検出結果の電圧降下検出信号Ｄｏｕｔを出力する。レイアウト上で、遅延バッファー２３と遅延バッファー２４は、電圧降下が発生する可能性が低いＬＳＩ半導体チップの端に配置され、遅延バッファー２５は電圧降下が発生する可能性の高いＬＳＩ半導体チップの中心付近に配置されている。
【００２９】
ここで、遅延バッファー２３は使用バッファー数がｎ１個で遅延時間がΔｔ１であり、遅延バッファー２４は使用バッファー数がｎ２個で遅延時間がΔｔ１であり、遅延バッファー２５は使用バッファー数がｎ２個で遅延時間がΔｔ２であり、Δｔ１とΔｔ２の遅延の関係を、Δｔ１＜Δｔ２とすることで、第２のフリップフロップＦＦ２がデータを取得する際のセットアップマージンを確保している。
【００３０】
図３は電圧降下自動改善回路４００の具体な構成を電圧降下検出回路２００と電圧レギュレート回路３００との関係において示すブロック図である。
【００３１】
図３に示すように、電圧降下自動改善回路４００は、ＡＮＤ回路４１とカウンター回路４２を備えている。ＡＮＤ回路４１は、電圧降下検出回路２００からの電圧降下検出信号Ｄｏｕｔと外部からのゲート信号Ｓｇとの論理積をとり、その結果の論理積出力Ａｏｕｔをカウンター回路４２のクロック入力端子（ＣＫ）に入力するように構成されている。カウンター回路４２は、ＡＮＤ回路４１からの論理積出力Ａｏｕｔが有効のときにカウントアップする。カウンター回路４２は、ここでは一例として、４ビットカウンターとしている。
【００３２】
図３において、５００はセレクター、５１，５２はセレクター５００の２つの入力端子、５３はセレクター５００の選択制御端子である。セレクター５００の入力端子５１には、電圧降下自動改善回路４００におけるカウンター回路４２からの４ビットのカウント値出力Ｃｏｕｔが入力され、入力端子５２には４ビットの外部設定データＣｓｅｔが入力され、選択制御端子５３の制御により、カウント値出力Ｃｏｕｔと外部設定データＣｓｅｔのいずれか一方を選択し、選択出力Ｓｏｕｔを電圧レギュレート回路３００の出力電圧設定端子３１に入力するように構成されている。
【００３３】
カウンター回路４２からのカウント値出力Ｃｏｕｔの４ビットのうち最下位ビットのみがモニタ出力端子４３に接続され、外部よりモニタできる構造になっている。
【００３４】
電圧レギュレート回路３００は、出力電圧設定端子３１に入力される選択出力Ｓｏｕｔの信号の組み合わせによって電源電圧ＶＤＤを変更し、出力電圧端子３２からレギュレートされた電源電圧ＶＤＤ１として出力するように構成されている。
【００３５】
次に、以上のように構成された本実施の形態の半導体集積回路の動作を説明する。
【００３６】
まず、準備として基準のテストパターンを取得する。図４は実施の形態１の半導体集積回路で用いるテストパターンの一例を示す。テスティングにより電圧降下改善に必要な設定電圧情報を取得する場合、選択制御端子５３を制御して、電圧降下自動改善回路４００のカウンター回路４２からのカウント値出力Ｃｏｕｔを選択するように設定しておく。ＬＳＩテスタを用いて、電圧降下検出回路２００に入力データＤｉｎ１と基準クロックＣＬＫ０を入力する。電圧降下に起因する誤動作を発生させない状態として、図４の実線で示す第２のフリップフロップＦＦ２の電圧降下検出信号Ｄｏｕｔのタイミングを確認する。この電圧降下検出信号Ｄｏｕｔの波形を期待通りの出力波形とし、ファンクションテストでの期待値を合わせ込んだ基準のテストパターンとする。
【００３７】
電圧降下検出回路２００の第１のフリップフロップＦＦ１において、入力データＤｉｎ１をクロックＣＬＫ１の立ち上がりエッジでトリガーし、第２のフリップフロップＦＦ２のデータ入力（Ｄ）に対する入力データＤｉｎ２を出力する。この入力データＤｉｎ２は遅延時間Δｔ１だけ遅延している。
【００３８】
第２のフリップフロップＦＦ２において、入力データＤｉｎ２をクロックＣＬＫ２の立ち上がりエッジでトリガーし、電圧降下検出信号Ｄｏｕｔを出力する。クロックＣＬＫ２はクロックＣＬＫ１に対して遅れた位相となっている。実線で示すクロックＣＬＫ２は電圧降下がないときのものである。
【００３９】
電圧降下が生じていないときは、ＡＮＤ回路４１に対するゲート信号Ｓｇのタイミングに対して、電圧降下検出回路２００からの電圧降下検出信号Ｄｏｕｔはタイミングがずれており、ＡＮＤ回路４１の論理積出力Ａｏｕｔは“Ｌ”レベルのままである。このとき、カウンター回路４２は動作しない。
【００４０】
しかし、クロックＣＬＫ２にかかわる遅延バッファー２５は、電圧降下が発生しやすい箇所に配線されているため、電圧降下が発生しやすく、点線のように、タイミングが遅れることがある。電圧降下の発生によるクロックＣＬＫ２のタイミング遅延が生じると、第２のフリップフロップＦＦ２がデータを取り違える。その結果、電圧降下検出信号Ｄｏｕｔも点線で示すように遅延することになり、期待値比較ポイントＰでの出力結果が期待値とは異なってしまい、電圧降下を検出することができる。このように、電圧降下検出回路２００は、電圧降下に起因する遅延時間の変化に基づいて電圧降下を検出するものであり、遅延の発生しやすい回路構成となっている。
【００４１】
電圧降下による遅延の影響で誤動作が発生した場合、電圧降下検出回路２００の電圧降下検出信号Ｄｏｕｔが点線で示すように遅延するため、ゲート信号Ｓｇのタイミングと一致する期間が生じ、ＡＮＤ回路４１の論理積出力Ａｏｕｔが点線で示すように“Ｈ”レベルとなることがある。この結果、カウンター回路４２が動作しカウント値をカウントアップする。
【００４２】
セレクター５００は、カウントアップされたカウント値出力Ｃｏｕｔを選択出力Ｓｏｕｔとして選択し、電圧レギュレート回路３００の出力電圧設定端子３１に入力する。電圧レギュレート回路３００は、レギュレートされた電源電圧ＶＤＤ１を段階制御の１レベル分だけ上昇させ、電圧降下発生箇所の電源電圧を上昇させる。１回のＬＳＩテスティング中に、カウンター回路４２のカウント値が１つ増加するたびに、電圧降下発生箇所の電源電圧を所定のステップで上昇させることができる。レギュレートされた電源電圧ＶＤＤ１が正常になって電圧降下による遅延が解消されると、ＡＮＤ回路４１が非導通状態に安定し、レギュレートされた電源電圧ＶＤＤ１も正常値で安定化する。
【００４３】
モニタ出力端子４３を介して外部でモニタすることにより、カウンター回路４２のカウントアップ回数が分かり、電圧降下を自動的に改善するのに必要なレギュレートされた電源電圧ＶＤＤ１を知ることができる。１回のテスティングで、自動的に電圧降下改善および改善電圧の検出が可能となり、解析工数を削減することができる。
【００４４】
以上のように、選択制御端子５３をカウント値出力Ｃｏｕｔの選択状態で、先行技術と同様にして、電圧降下自動改善を行い、それにより、電圧降下改善に必要な設定電圧情報として、カウント値出力Ｃｏｕｔの最下位ビットをモニタ出力端子４３より取得することができる。
【００４５】
上記のようにして取得した電圧降下改善に必要な設定電圧情報をセレクター５００における外部設定データＣｓｅｔとして設定し、選択制御端子５３の制御でセレクター出力Ｓｏｕｔとして出力させれば、電圧レギュレート回路３００の電圧出力端子３２には改善に必要な電圧が出力され、ＬＳＩ半導体チップとして電圧降下が改善されることになる。
【００４６】
図５は、テスティングで取得した電圧降下改善に必要な設定電圧情報を外部設定データＣｓｅｔとして入力する方法を示す。図５において、ＳｍはＬＳＩパッケージングサンプル、５４はワイヤー、５５はＬＳＩパッケージングサンプル端子であり、選択制御端子５３と外部設定データＣｓｅｔの入力端子５２には、チップ１０からワイヤー５４によって、あらかじめ外部に準備しておいた電源電圧ＶＤＤまたはグラウンド電圧ＶＳＳに接続する構成としている。ワイヤーを介して電源電圧ＶＤＤまたはグラウンド電圧ＶＳＳに接続固定する方法をワイヤーオプションと呼ぶ。
【００４７】
一例として、セレクター５００を介して電圧レギュレート回路３００の出力電圧設定端子３１を“１１０１”に固定する場合、外部設定データＣｓｅｔの４ビットの入力端子５２をそれぞれワイヤー５４を介して“ＶＤＤ”，“ＶＤＤ”，“ＶＳＳ”，“ＶＤＤ”に接続し、さらに、選択制御端子５３をワイヤー５４を介して“ＶＤＤ”に固定する。これにより、外部設定データＣｓｅｔ（“１１０１”）をセレクター５００を介して電圧レギュレート回路３００の出力電圧設定端子３１に設定し固定することができる。
【００４８】
以上のように、ＬＳＩチップレベルの検査（プローブ検査）時に、セレクター５００の選択制御端子５３をカウンター出力選択状態にして、電圧降下の検出および自動改善のテスティングを実施し、モニタ出力端子４３より電圧降下改善に必要な設定電圧情報を取得する。取得した基準のテストパターンを用いて、同一仕様のＬＳＩ半導体チップにおいて電圧降下の改善を確認することが可能となり、解析の短ＴＡＴ化（開発リードタイムの削減）を実現することができる。
【００４９】
そして、パッケージングレベル検査（ＦＩＮＡＬ検査）時には、ワイヤーオプションを用いて、セレクター５００の選択制御端子５３を、テスティングで取得した電圧降下改善の設定電圧情報のとおりの外部設定データＣｓｅｔの選択状態に固定してしまう。これにより、電圧降下による誤動作が改善された製品が出来上がることになる。この製品においては、外部からの設定を一切要することなく、電圧降下防止が実現される。
【００５０】
本実施の形態によって、電圧降下に起因する誤動作を改善でき、マスク修正、ユーザー側のシステムの変更無しでの量産が可能となる。また、歩留まりの向上も可能となる。これにより、開発コスト、開発リスクの大幅な削減が可能となる。
【００５１】
（実施の形態２）
上述の実施の形態１では、パッケージングサンプル時にワイヤーオプションを用いることで量産可能なサンプルの提供が可能となっているが、ワイヤー固定する端子の組み合わせが多数種類存在するため、組立工程が複雑化するという問題がある。また、電圧降下改善はＬＳＩパッケージングの際に行うものであって、チップ供給の製品に対しては適応できないという課題が残る。そこで、本発明の実施の形態２では、実施の形態１での上記課題を解決する。
【００５２】
図６は本発明の実施の形態２における半導体集積回路の構成を示すブロック図である。図６において、６００は電圧降下改善ヒューズ回路であり、そのヒューズ出力がセレクター５００の入力端子に５２に接続されている。モニタ出力端子４３は４ビットとなっている。図６において、その他の構成については実施の形態１の場合の図３と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００５３】
図７は電圧降下改善ヒューズ回路６００の具体的構成を示すブロック図である。図７において、６１は抵抗、６２，６３はＡＬ（アルミニウム）で構成されたヒューズ、６４はＮｃｈトランジスタで構成されたスイッチング素子である。電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの間に、抵抗６１と、ヒューズ６２，６３の直列並列接続体と、スイッチング素子６４とが直列に挿入されている。スイッチング素子６４のゲートには、セレクター５００の選択制御端子５３が分岐されて接続されている。ヒューズ６２，６３の直列接続部から４ビットのヒューズ出力Ａ１〜Ａ４が出力され、セレクター５００の一方の入力端子５２に接続されている。セレクター５００の他方の入力端子５１には電圧降下自動改善回路４００からのカウント値出力Ｃｏｕｔが入力されている。抵抗６１については、スイッチング素子６４がＯＮした際にＶＤＤ−ＧＮＤ間に貫通電流が流れるのを抑制できる程度に十分大きな抵抗値を選択する。直列接続のヒューズ６２，６３のうち、電源電圧ＶＤＤ側のヒューズ６２を切断すると、そのビットのヒューズ出力はグラウンド電圧ＶＳＳに接続の“０”となり、グラウンド電圧ＶＳＳ側のヒューズ６３を切断すると、そのビットのヒューズ出力は電源電圧ＶＤＤに接続の“１”となる。
【００５４】
セレクター５００は、選択制御端子５３に“０”が設定されると、電圧降下自動改善回路４００からのカウント値出力Ｃｏｕｔを選択し、“１”が設定されると、ヒューズ出力Ａ１〜Ａ４を選択するように構成されている。
【００５５】
実際にテスティングする際に、まずＬＳＩのファースト検査時に、選択制御端子５３に“０”を設定し、スイッチング素子６４をＯＦＦにしてヒューズ出力Ａ１〜Ａ４を無効化するとともに、セレクター５００において電圧降下自動改善回路４００からのカウント値出力Ｃｏｕｔを選択し、実施の形態１と同様の方法で、電圧降下検出に伴って電圧レギュレート回路３００のレベルを自動的に１段階上昇させる動作を繰り返して電圧降下の自動改善を行うとともに、電圧降下改善に必要な設定電圧情報をモニタ出力端子４３より取得する。
【００５６】
次に、前記テスティングにより取得した電圧降下改善の設定電圧情報を基に、専用装置を用いて、各ビットのヒューズ６２，６３のいずれか一方を切断する。
【００５７】
次に、ＬＳＩテスタを用いてセカンド検査を実施する際に、選択制御端子５３に“１”を設定して、セレクター５００において電圧降下改善ヒューズ回路６００からのヒューズ出力Ａ１〜Ａ４の選択状態に切り換えるとともに、スイッチング素子６４をＯＮさせ、電圧降下改善の設定電圧情報に対応したヒューズ６２，６３の切断の組み合わせによるヒューズ出力Ａ１〜Ａ４を発生させ、セレクター５００に出力する。前工程でヒューズの切断が完了しているため、電圧降下の改善を処置済みのサンプルを提供することが可能となる。
【００５８】
上述の実施の形態１の場合には、ワイヤーオプションに多数の組み合わせを準備しなければならず、また、パッケージングのレベルでしか対応できないという制約があった。
これに対して、本実施の形態によれば、ワイヤーオプションを切り替えるという工数は、これを必要とせず、また、半導体チップレベルでの電圧降下改善が可能となり、チップ供給とパッケージング供給のどちらにも対応した製品出荷が可能となる。
【００５９】
（実施の形態３）
上述の実施の形態２では、ヒューズを半導体チップに内蔵し、ヒューズの切断という手段を用いて電圧降下の改善を実施する。しかし、通常の検査工程とは別に、専用装置を用いたヒューズの切断と切断確認検査という２つの工程が増加し（図８参照）、開発ＴＡＴおよびコスト負担が増加するという課題が残る。そこで、本発明の実施の形態３では、実施の形態２での上記課題を解決する。
【００６０】
図９は本発明の実施の形態３における半導体集積回路の構成を示すブロック図である。図９において、７００は電圧降下改善用のＥＰＲＯＭ回路、ＣＬＫ３はＥＰＲＯＭ回路７００に供給するクロック、ＥｏｕｔはＥＰＲＯＭ回路７００からの出力であり、セレクター５００の入力端子５２に接続されている。電圧降下自動改善回路４００からのカウント値出力Ｃｏｕｔを外部出力するためのモニタ出力端子４３はない。その他の構成については実施の形態１の場合の図３と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００６１】
図１０はＥＰＲＯＭ回路７００の代表的な具体的構成を示すブロック図である。図１０において、７１はＥＰＲＯＭ（消去可能プログラム可能読み出し専用メモリ）で、ＥＰＲＯＭ７１のイネーブル端子にはセレクター５００の選択制御端子５３が分岐されて接続され、書き込み端子に電圧降下自動改善回路４００からのカウント値出力Ｃｏｕｔが入力され、読み出し端子がセレクター５００の入力端子５２に接続されている。ここで、セレクター５００は、選択制御端子５３に“１”が設定されると、電圧降下自動改善回路４００からのカウント値出力Ｃｏｕｔを選択し、“０”が設定されるとＥＰＲＯＭ７１からの出力Ｅｏｕｔを選択するように構成されている。また、ＥＰＲＯＭ７１は、選択制御端子５３に“１”が設定されると書き込み状態となり、“０”が入力されると、書き込まれたデータの読み出し状態となるように構成されている。
【００６２】
最初のＬＳＩテスティング時は、選択制御端子５３に“１”を入力し、セレクター５００をカウント値出力Ｃｏｕｔの選択状態でかつＥＰＲＯＭ７１をライトイネーブル状態にして、ＥＰＲＯＭ７１のクロックＣＬＫ３にクロック波形を入力し、実施の形態１と同様の方法で、電圧降下自動改善回路４００からのカウント値出力Ｃｏｕｔを電圧降下改善の設定電圧情報としてＥＰＲＯＭ７１に書き込む。前記の検査を実施することにより、ＥＰＲＯＭ７１には電圧降下改善に必要な設定電圧情報が書き込まれる。
【００６３】
次いで、選択制御端子５３に“０”を設定するかグラウンド電圧ＶＳＳに固定することにより、セレクター５００をＥＰＲＯＭ７１からの出力Ｅｏｕｔを選択する状態にし、かつ、ＥＰＲＯＭ７１を読み出し状態にして、ＥＰＲＯＭ７１に書き込まれた電圧降下改善の設定電圧情報をセレクター５００を介して電圧レギュレート回路３００に設定する。これにより、電圧降下を改善されたサンプルを提供することが可能となる。
【００６４】
本実施の形態によれば、前記実施の形態２で課題、すなわち、専用装置を用いたヒューズの切断と切断確認検査という２つの工程の増加という課題を解消し、ＴＡＴ、コストの大幅な削減が可能となる。
【００６５】
なお、複数箇所での電圧降下改善に対しても本発明を適用して上記と同様に課題を解決できることは言うまでも無い。
【００６６】
【発明の効果】
以上のように本発明によれば、テスティングで取得した電圧降下改善の設定電圧情報のとおりの外部設定データをワイヤーオプションにより固定化することができ、マスク修正、ユーザー側のシステムの変更無しで、かつ外部設定を要しないで、電圧降下に起因する誤動作が改善された製品を量産することが可能となる。これにより、開発コスト、開発リスクの大幅な削減が可能となる。
【００６７】
また、テスティングで取得した電圧降下改善の設定電圧情報のとおりの外部設定データを電圧降下改善ヒューズ回路におけるヒューズ設定により固定化する場合には、上記の効果に加えて、ワイヤーオプションを切り替えの煩わしさは解消され、また、パッケージングのレベルだけでなく半導体チップレベルでも電圧降下改善が可能となる。
【００６８】
また、テスティングで取得した電圧降下改善の設定電圧情報のとおりの外部設定データをＥＰＲＯＭ回路に書き込み、そのデータを読み出すことにより固定化する場合には、上記の効果に加えて、ヒューズの切断と切断確認検査を要さず、半導体チップレベルでの電圧降下改善が可能となり、開発ＴＡＴおよびコスト負担をさらに削減することができ、また開発スピードの向上を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の構成を示すレイアウト図
【図２】本発明の実施の形態１における半導体集積回路の電圧降下検出回路の具体的構成を示すブロック図
【図３】本発明の実施の形態１における半導体集積回路の電圧降下自動改善回路の具体的な構成を電圧降下検出回路と電圧レギュレート回路との関係において示すブロック図
【図４】本発明の実施の形態１における半導体集積回路の電圧降下検出に用いるテストパターンのタイミングチャート
【図５】本発明の実施の形態１における半導体集積回路で使用するワイヤーオプションによる固定方法の説明図
【図６】本発明の実施の形態２における半導体集積回路の構成を示すブロック図
【図７】本発明の実施の形態２における半導体集積回路の電圧降下改善ヒューズ回路の具体的な構成を電圧降下自動改善回路と電圧レギュレート回路との関係において示すブロック図
【図８】本発明の実施の形態２で通常検査からの増加工程を示す図
【図９】本発明の実施の形態３における半導体集積回路の構成を示すブロック図
【図１０】本発明の実施の形態３における半導体集積回路のＥＰＲＯＭ回路の具体的な構成を電圧降下自動改善回路と電圧レギュレート回路との関係において示すブロック図
【図１１】従来技術の半導体集積回路の構成を示すブロック図
【図１２】従来技術の場合のシステムリセットのタイミングチャート
【符号の説明】
１０  ＬＳＩ半導体チップ
２１  データ入力ライン
２２  クロック入力ライン
２３，２４，２５  遅延バッファー
２６  検出結果モニタ出力ライン
３１  出力電圧設定端子
３２  電圧出力端子
４１  ＡＮＤ回路
４２  カウンター回路
４３  モニタ出力端子
５１，５２  セレクターの入力端子
５３  選択制御端子
５４  ワイヤー
５５  ＬＳＩパッケージングサンプル端子
６１  抵抗
６２，６３  ヒューズ
６４  スイッチング素子
７１  ＥＰＲＯＭ
１００  電源
２００  電圧降下検出回路
３００  電圧レギュレート回路
４００  電圧降下自動改善回路
５００  セレクター
６００  電圧降下改善ヒューズ回路
７００  ＥＰＲＯＭ回路
Ａｏｕｔ  論理積出力
ＣＬＫ０  基準クロック
ＣＬＫ１  第１のフリップフロップのクロック
ＣＬＫ２  第２のフリップフロップのクロック
ＣＬＫ３  ＥＰＲＯＭのクロック入力
Ｃｏｕｔ  カウンター出力
Ｃｓｅｔ  外部設定データ
Ｄｉｎ１  第１のフリップフロップの入力データ
Ｄｉｎ２  第２のフリップフロップの入力データ
Ｄｏｕｔ  第２のフリップフロップの出力データ
Ｅｏｕｔ  ＥＰＲＯＭの出力
ＦＦ１  第１のフリップフロップ
ＦＦ２  第２のフリップフロップ
Ｐ  期待値比較ポイント
Ｓｇ  ゲート信号
Ｓｍ  ＬＳＩパッケージングサンプル
Ｓｏｕｔ  セレクターの出力
ＶＤＤ  電源電圧
ＶＤＤ１  レギュレートされた電源電圧
【図１】
2004311559.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004311559.tif 000010
【図９】
2004311559.tif 000011
【図１０】
2004311559.tif 000012
【図１１】
2004311559.tif 000013
【図１２】
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