(57)【要約】【課題】容量絶縁膜の信頼性を損なうことなく効率よくＭＩＭ型容量を形成できる半導体装置の製造方法を提供する。【解決手段】基板１上に下部電極となる下部金属膜２、容量絶縁膜３、上部電極となる上部金属膜４を堆積した後、リソグラフィーによりレジスト５をパターンニングし、このレジスト５を使用して上部金属膜４をドライエッチングする。その後に絶縁膜７を堆積し、上部金属膜４の側壁部分にサイドウォール絶縁膜７ａとして残るようにスペーサ形状に異方性ドライエッチングすると同時に、これら絶縁膜７と上部金属膜４とをマスクとして容量絶縁膜３をドライエッチングする。このことにより、レジスト５の形成回数を従来より低減しながら、上部金属膜４に比べて容量絶縁膜３の幅を広くすることができ、製造コストを抑え、容量絶縁膜３の信頼性を向上できる。【選択図】　図１
2004071840.tif 000002
【特許請求の範囲】
【請求項１】
上部電極と下部電極との間に容量絶縁膜を配した容量を搭載する半導体装置の製造方法であって、
基板上に第１の導電膜を堆積する工程と、
前記第１の導電膜上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜上に第２の導電膜を堆積する工程と、
前記第２の導電膜を選択的に除去して前記上部電極のパターンを形成する工程と、
前記上部電極のパターンの側壁に第２の絶縁膜を形成する工程と、
前記上部電極のパターンと前記第２の絶縁膜とをマスクとして前記第１の絶縁膜をエッチングし前記容量絶縁膜のパターンを形成する工程と
を行なう半導体装置の製造方法。
【請求項２】
第２の導電膜を選択的に除去する工程で、前記第２の導電膜上にレジストパターンを形成し、このレジストパターンをマスクとして第２の導電膜をエッチングし、
上部電極のパターンの側壁に第２の絶縁膜を形成する工程で、前記上部電極のパターンを被覆して第２の絶縁膜を堆積し、この第２の絶縁膜を異方性エッチングする
請求項１記載の半導体装置の製造方法。
【請求項３】
第２の絶縁膜がシリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜のいずれか、あるいはこれらの積層複合膜である請求項１または請求項２のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路形成される容量部の製造方法に関するものである。
【０００２】
【従来の技術】
アナログ回路を搭載したＣＭＯＳ半導体集積回路装置には、ポリシリコンのような導電体膜を上下の電極とし、その間に絶縁膜を形成した容量（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ構造、ＭＩＭ構造）が多用されている。
【０００３】
図２は、このようなＭＩＭ型容量の製造方法を示す工程断面図である。
まず、図２（ａ）に示すようなＭＩＭ形成のための積層膜を形成する。１は基板、２は下部電極となる下部金属膜、３は容量絶縁膜、４は上部電極となる上部金属膜、５はレジストである。
【０００４】
そして、レジスト５を用いて上部金属膜４と容量絶縁膜３を順次にドライエッチし、レジストを除去することにより、上部金属膜４と容量絶縁膜３を図２（ｂ）に示すような所望の形状に加工する。
【０００５】
その後に、図示を省略する新たなリソグラフィー工程により、上部金属膜４と容量絶縁膜３のパターンよりも大きい所望の形状のレジストをパターンニングし、このレジストをマスクとして下部金属膜２をドライエッチ加工することにより、下部金属膜２のパターンを形成する。
【０００６】
図３は、別のＭＩＭ型容量の製造方法を示す工程断面図である。
図３（ａ）に示すようなＭＩＭ形成のための積層膜を形成する。１は基板、２は下部電極となる下部金属膜、３は容量絶縁膜、４は上部電極となる上部金属膜、５はレジストである。
【０００７】
次に、レジスト５をマスクとして上部金属膜４を選択的にエッチングし、レジストを除去することにより、上部金属膜４を図３（ｂ）に示すような所望の形状に加工する。
【０００８】
次に、図３（ｃ）に示すような上部金属膜４を覆うレジスト６のパターンを形成し、このレジスト６をマスクとして容量絶縁膜３をドライエッチし、レジスト６を除去することにより、容量絶縁膜３を図３（ｄ）に示すような所望の形状に加工する。
【０００９】
その後に、図示を省略する新たなリソグラフィー工程を行なって、容量絶縁膜３のパターンよりも大きい所望の形状に、下部金属膜２をエッチング加工する。
【００１０】
【発明が解決しようとする課題】
しかしながら、上記したようなＭＩＭ型容量の形成方法にはそれぞれ一長一短がある。
【００１１】
図２を用いて説明した容量形成方法では、リソグラフィーによるレジストの形成は容量絶縁膜３のパターン形成までに１回ですむものの、形成される容量絶縁膜３のパターン幅は上部金属膜４のパターンに比べて同一か又は狭くなる。そして、特に容量絶縁膜３がサイドエッチされて狭くなった場合に、容量完成後の工程で容量周辺に形成される誘電率や絶縁耐圧の低い層間絶縁膜が金属膜４，２間の容量絶縁膜３が狭くなった端部に入り込む。この状態で金属膜４，２を上下の電極として電圧を印加して動作させると、サイドエッチ量に応じた容量値となるため同種の容量間でバラツキが生じ、また耐圧が低くなるという問題がある。
【００１２】
図３を用いて説明した容量形成方法では、上部金属膜４よりも容量絶縁膜３を広く形成できるため、上記した容量値のバラツキや耐圧低下という電気的な信頼性の問題は生じないものの、コストの高いレジストパターン形成工程が容量絶縁膜３のパターン形成までの段階で２回も必要であるため、作業が複雑であり、半導体集積回路装置のコスト高を招くという欠点があった。
【００１３】
本発明は上記問題を解決するもので、容量絶縁膜の信頼性を損なうことなく効率よくＭＩＭ型容量を形成できる半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記課題を解決するために本発明は、上部電極と下部電極との間に容量絶縁膜を配した容量を搭載する半導体装置の製造方法であって、基板上に第１の導電膜を堆積する工程と、前記第１の導電膜上に第１の絶縁膜を堆積する工程と、前記第１の絶縁膜上に第２の導電膜を堆積する工程と、前記第２の導電膜を選択的に除去して前記上部電極のパターンを形成する工程と、前記上部電極のパターンの側壁に第２の絶縁膜を形成する工程と、前記上部電極のパターンと前記第２の絶縁膜とをマスクとして前記第１の絶縁膜をエッチングし前記容量絶縁膜のパターンを形成する工程とを行なうことを特徴とする。
【００１５】
上記構成によれば、上部電極のパターンの側壁に第２の絶縁膜を形成して、第１の絶縁膜を上部電極のパターンよりも大きくマスクした状態でエッチングするので、この第１の絶縁膜から形成される容量絶縁膜のパターンは必ず上部電極のパターンよりも大きくなる。したがって、容量絶縁膜のパターン幅が上部電極のパターンよりも狭くなることに起因する容量値のバラツキや耐圧低下は発生せず、電気的な信頼性を確保できる。
【００１６】
詳細には、第２の導電膜を選択的に除去する工程において、前記第２の導電膜上にレジストパターンを形成し、このレジストパターンをマスクとして第２の導電膜をエッチングし、上部電極のパターンの側壁に第２の絶縁膜を形成する工程において、前記上部電極のパターンを被覆して第２の絶縁膜を堆積し、この第２の絶縁膜を異方性エッチングすることを特徴とする。
【００１７】
上記構成によれば、第２の絶縁膜のパターン形成にレジストを用いないので、製造コストを抑えることができる。また、異方性エッチングを用いることで第２の絶縁膜を一定範囲内の任意の寸法に形成できるので、上部電極のパターンに対して容量絶縁膜のパターンを正確に一定寸法だけ大きくすることができ、上部電極パターンと容量絶縁膜パターンとのマージンを小さく設定することが可能になり、パターンの微細化に有利である。
【００１８】
第２の絶縁膜は、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜の内のいずれか、あるいはこれらの積層複合膜を用いることができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
図１は、本発明の一実施形態における半導体装置の製造方法であって、半導体装置に組み込まれるＭＩＭ型容量の製造方法を説明する工程断面図である。
【００２０】
まず、図１（ａ）に示すようなＭＩＭ形成のための積層膜を形成する。１は半導体基板、２は下部電極となる下部金属膜、３は容量絶縁膜、４は上部電極となる上部金属膜、５はレジストである。
【００２１】
半導体基板１は、図示を省略するが、表面にＳｉＯ２のような絶縁膜が形成されており、この絶縁膜の下層にトランジスタ、配線などが形成されている。下部金属膜２，上部金属膜４は、導電膜であれば何でもよく、Ａｌ、Ｃｕ、Ａｌ／Ｃｕ合金、Ｐｔ、Ｔｉ、ＴｉＮなどを使用可能であるが、この半導体装置の配線層の一つとなるべき金属膜、例えばＴｉ膜、ＴｉＮ膜、Ａｌ／Ｃｕ積層膜が利用される。下部金属膜２，上部金属膜４の膜厚は５０〜４００ｎｍとされる。容量絶縁膜３は、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、シリコン窒化酸化膜（ＳｉＯＮ）、酸化タンタルのような高誘電率膜、あるいはこれらの膜の積層複合膜とされる。容量絶縁膜３の膜厚は３０〜１５０ｎｍである。レジスト５は、上部電極のための所望のパターンが形状されるが、集積回路内部の配線パターンと同一レイヤとして形成してもよいし、上部電極専用のマスクレイヤとして形成もよい。
【００２２】
このような積層膜に対して、レジスト５をマスクとして上部金属膜４をドライエッチングすることにより、図１（ｂ）に示すように所望の形状に加工し、その後にレジスト５をアッシング、洗浄によって除去する。
【００２３】
次に、図１（ｃ）に示すように、４００℃程度でのプラズマＣＶＤ法などにより、絶縁膜７を１００〜３００ｎｍの膜厚で全面に堆積する。
次に、図１（ｄ）に示すように、絶縁膜７を異方性エッチングして少なくとも上部金属膜４の側壁部分に残すと同時に、この側壁に残ったサイドウォール絶縁膜７ａと上部金属膜４とをマスクとして容量絶縁膜３をエッチングする。このときには絶縁膜７の側壁の膜厚は異方性エッチングの性質により５０〜３００ｎｍ程度となり、それにより容量絶縁膜３の寸法は上部電極４よりも前記絶縁膜７の側壁の膜厚に相応して大きくなる。
【００２４】
その後に、図示を省略する新たなリソグラフィー工程によって容量絶縁膜３よりも広いレジストパターンを形成して容量絶縁膜３の領域を被覆し、次いで選択的に下部金属膜２をエッチングすることにより、容量絶縁膜３のパターンよりも大きい所望形状の下部電極のパターンを形成する。
【００２５】
このようにして半導体装置に搭載されたＭＩＭ型容量の標準的な容量値は数ｆＦ／μｍ２であり、上部金属膜（上部電極）４と下部金属膜（下部電極）２との間に１〜１０Ｖ程度の電圧が動作中に印加される。
【００２６】
以上のような製造方法によれば、上部金属膜（上部電極）４の側壁に形成したサイドウオール絶縁膜７ａをマスクとして用いて容量絶縁膜３をエッチングするので、リソグラフィー工程によってレジストパターンを形成することなく、上部金属膜（上部電極）４よりも大きい寸法の容量絶縁膜３を形成できる。
【００２７】
したがって、先に図３を用いて説明した従来の方法と比較してリソグラフィー工程を１回低減することができ、製造コストを低減可能となる。
上述した従来の方法のように上部金属膜（上部電極）４よりも容量絶縁膜３のパターンの寸法が小さいことが原因で、上部金属膜（上部電極）４の下に特性の悪い他の絶縁膜が入り込むことがないので、電気的な信頼性を確保できる。この目的のためには図１（ｃ）の工程で形成する絶縁膜７の膜厚を１０ｎｍ〜１００ｎｍ程度に薄くしてもよい。
【００２８】
しかも、サイドウオール絶縁膜７ａは異方性エッチングによって形成するので一定範囲内の任意の膜厚とすることができ、それにより上部金属膜４のパターンに対して容量絶縁膜３のパターンを正確に一定寸法だけ大きくできる。このため、上部金属膜４のパターンと容量絶縁膜３のパターンとのマージンを非常に小さくすることができ、パターンの微細化にも有利である。
【００２９】
これに対して、レジストパターンを用いる従来の方法（図３（ｃ）参照）では、上部金属膜４のパターンに対するマスク合わせずれが必ず発生し、そのためにも上部金属膜４のパターンと容量絶縁膜３のパターンとに大きな寸法マージンが必要である。
【００３０】
【発明の効果】
以上のように本発明によれば、ＭＩＭ型容量の容量絶縁膜を加工するに先だって、前記絶縁膜の上層にある電極パターンの側壁に第２の絶縁膜を形成し、これら電極パターンと第２の絶縁膜とをマスクとして前記絶縁膜をエッチングするようにしたため、リソグラフィーの回数を増加させることなく容量絶縁膜の寸法を電極パターンよりも大きくすることができ、製造コストを抑えながら、容量絶縁膜の信頼性を確保できる。
【図面の簡単な説明】
【図１】本発明の一実施形態における半導体装置の製造方法であって、ＭＩＭ型容量の形成方法を説明する工程断面図である。
【図２】従来のＭＩＭ型容量の形成方法を説明する工程断面図
【図３】従来の他のＭＩＭ型容量の形成方法を説明する工程断面図
【符号の説明】
１　基板
２　下部金属膜
３　容量絶縁膜
４　上部金属膜
５　レジスト
７　絶縁膜
７ａ　サイドウォール絶縁膜
【図１】
2004071840.tif 000003
【図２】
2004071840.tif 000004
【図３】
2004071840.tif 000005