(57)【要約】【課題】ノイズの影響を排除したい動作を含む動作モードにより、ノイズ源となる動作を含む動作モードを制御することができる半導体記憶装置の制御方法及び半導体記憶装置を提供すること【解決手段】互いに独立した動作を行なう第１及び第２動作部２が備えられ、第２動作部２には、第２信号Ｓ２が出力される信号出力部４と制御信号Ｃ１を供給するモード制御部５とが備えられる。モード制御部５からは制御信号Ｃ１が出力され、信号出力部４が第２信号Ｓ２を記憶セルアレイ３に出力して第２動作が行なわれる。第１動作部１から所定第１信号ＳＳ１が信号出力部４に供給され所定第２信号の出力応答を遅延させる。モード制御部５からの制御信号Ｃ１を出力しながら、記憶セルアレイ３への所定第２信号の供給を遅延させることができ、第２動作における状態遷移による第１動作の動作状態への影響を排除することができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
第１動作シーケンスに従い実行される第１動作ステップと、
第２動作シーケンスに従い、前記第１動作ステップとは独立して実行される第２動作ステップとを有する半導体記憶装置の制御方法であって、
前記第１動作シーケンスにおける所定の第１動作状態に基づき、前記第２動作シーケンスの指示に従い前記第２動作ステップで実行される所定の状態遷移を遅延する制御ステップを有することを特徴とする半導体記憶装置の制御方法。
【請求項２】
前記制御ステップは、前記所定の第１動作状態に基づき、前記第２動作シーケンスによる前記所定の状態遷移の指示に対して応答を遅延する応答遅延ステップを有することを特徴とする請求項１に記載の半導体記憶装置の制御方法。
【請求項３】
前記第２動作ステップは、
前記第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップと、
前記状態遷移指示ステップに対して計時情報を供給する計時ステップとを有し、
前記制御ステップは、前記所定の第１動作状態に基づき、前記計時情報を供給するタイミングを遅延する計時遅延ステップを有することを特徴とする請求項１に記載の半導体記憶装置の制御方法。
【請求項４】
前記第２動作ステップは、前記第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップを有し、
前記制御ステップは、前記所定の第１動作状態に基づき、前記所定の状態遷移の指示を遅延する遅延付加ステップを有することを特徴とする請求項１に記載の半導体記憶装置の制御方法。
【請求項５】
前記第２動作ステップは、前記第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップを有し、
前記制御ステップは、前記所定の第１動作状態に基づき、前記状態遷移指示ステップにおける前記所定時間を伸長させる設定時間調整ステップを有することを特徴とする請求項１に記載の半導体記憶装置の制御方法。
【請求項６】
第１動作シーケンスに応じて、第１動作のための少なくとも１つの第１信号を出力する第１回路と、
第２動作シーケンスに応じて、前記第１動作とは独立して動作する第２動作のための少なくとも１つの第２信号を出力する第２回路とを備え、
前記第２回路は、前記第１信号のうちの少なくとも１つの所定第１信号に基づき制御され、前記第２信号のうちの少なくとも１つの所定第２信号の出力が遅延することを特徴とする半導体記憶装置。
【請求項７】
前記第２回路は、
前記第２動作シーケンスを制御するシーケンス制御部と、
前記シーケンス制御部からの少なくとも１つの制御信号に基づき、前記少なくとも１つの第２信号を出力する信号出力部と、
前記少なくとも１つの所定第１信号に基づき、前記信号出力部における前記制御信号のうちの少なくとも１つの所定制御信号に対する前記少なくとも１つの所定第２信号の出力応答を遅延する応答遅延部とを備えることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第２回路は、
前記第２動作シーケンスを制御するシーケンス制御部と、
前記シーケンス制御部に対して計時情報を供給する計時部と、
前記少なくとも１つの所定第１信号に基づき、前記計時部における計時動作を遅延する計時遅延部とを備えることを特徴とする請求項６に記載の半導体記憶装置。
【請求項９】
前記第２回路は、
前記第２動作シーケンスを制御するシーケンス制御部と、
前記少なくとも１つの所定第１信号に基づき、前記シーケンス制御部から出力される少なくとも１つの所定制御信号を遅延する遅延付加部とを備えることを特徴とする請求項６に記載の半導体記憶装置。
【請求項１０】
前記第２回路は、
前記第２動作シーケンスを制御するシーケンス制御部と、
前記少なくとも１つの所定第１信号に基づき、前記第２動作シーケンスにおける所定動作シーケンスの設定時間を伸長する設定時間調整部とを備えることを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の動作モードを有する半導体記憶装置の制御方法、および該半導体記憶装置に関するものであり、特に、各動作モードが相互に独立して実行される際、個々の動作制御を好適に行なうことができる半導体記憶装置の制御方法、および該半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図２０は、記憶セルアレイが複数のバンクＢ０乃至ＢＮで分割されて構成されている半導体メモリについての回路ブロック図である。ここでは、半導体メモリとしてフラッシュメモリ等に代表される不揮発性半導体メモリを例に説明する。
【０００３】
図２０に示す多バンク構成の不揮発性半導体メモリでは、バンクＢ０乃至ＢＮごとにライトスイッチ回路１０１０乃至１０１Ｎ、およびリードスイッチ回路１０４０乃至１０４Ｎを備えており、各々のスイッチ回路がバンクＢ０乃至ＢＮごとに独立に選択されてバンクごとに動作モードを設定することができる。ここで動作モードとは、図２１に後述するように、データ読み出し（以下、ＲＥＡＤと略記する）動作モードとデータ書き込み（以下、ＷＲＩＴＥと略記する）動作モードとであり、ＷＲＩＴＥ動作モードには、プログラム（以下、ＰＧＭと略記する）動作モードとデータ消去（以下、ＥＲと略記する）動作モードとがある。
【０００４】
ＷＲＩＴＥ動作モードが設定されると、何れか１つのライトスイッチ回路（１０１０乃至１０１Ｎのうちの何れか１つ）が選択されることにより、選択されたバンク（Ｂ０乃至ＢＮのうちの何れか１つ）に向けてライトスイッチ回路を介してＰＧＭ／ＥＲ動作モードの各々に応じて必要となるバイアス電圧ＶＸが供給される。バイアス電圧ＶＸは電圧発生回路１０６において生成される。生成される電圧は、ＲＥＡＤ動作等のデータ読み出し動作において使用される接地電圧ＶＳＳから電源電圧ＶＣＣまでの通常バイアス電圧と、接地電圧ＶＳＳより低い負電圧や電源電圧ＶＣＣより高い正電圧といった高バイアス電圧との間の電圧である。電圧発生回路１０６はライト制御回路１０５から出力される所定のバイアス電圧ＶＸのイネーブル信号ＥＸによりバイアス電圧ＶＸの生成動作を開始する。また、同様にライト制御回路１０５から出力されるイネーブル信号ＥｎＸ（Ｅ０Ｘ乃至ＥＮＸ）は、各ライトスイッチ回路１０１０乃至１０１Ｎに入力され、ライトスイッチ回路１０１０乃至１０１Ｎの開閉制御を行なう。
【０００５】
ＲＥＡＤ動作モードが設定されると、何れか１つのリードスイッチ回路（１０４０乃至１０４Ｎのうちの何れか１つ）が選択されることにより、選択されたバンク（Ｂ０乃至ＢＮのうちの何れか１つ）からリードスイッチ回路を介してデータ電流が読み出される。読み出されたデータ電流はセンスアンプ１０８においてリファレンスセル１０９から出力される基準電流との間で差動増幅される。差動増幅は、必要に応じて電圧値に変換した上で行なわれる。センスアンプ１０８はリード制御回路１０７から出力されるリード制御信号ＲＤＣにより制御される。
【０００６】
図２０では、ライト制御回路１０５、電圧発生回路１０６、リード制御回路１０７、およびセンスアンプ１０８は、半導体メモリ内に１セット備えられている。これに対して、動作対象であるバンクを選択するライトスイッチ回路１０１０乃至１０１Ｎおよびリードスイッチ回路１０４０乃至１０４Ｎは、バンクごとに備えられている。これにより、ＲＥＡＤ動作モードとＷＲＩＴＥ動作モードは、異なるバンクに対して相互に独立したタイミングで動作させることができる。
【０００７】
上述したようにＲＥＡＤ動作とＷＲＩＴＥ動作とは、バンクごとに相互に独立したタイミングで動作が行なわれる。加えて、図２１に示すように動作自体が各々固有な動作である。
【０００８】
図２１（Ａ）に示すように、ＲＥＡＤ動作では、記憶セルに格納されているデータをデータ電流として読み出し基準電流との間で差動増幅することにより読み出し動作が行なわれる。具体的には、リード制御回路１０７（図２０）によりアドレスＡＤＤの遷移が検出されると、アドレス遷移検出信号ＡＴＤとしてハイパルスが出力される。同時にリードスイッチ回路を介するデータ経路とリファレンスセル１０９からの基準電流経路が確立されてデータ電流Ｉｄａｔａおよび基準電流Ｉｒｅｆが流れ始める。アドレス遷移検出信号ＡＴＤのハイパルスに引き続きイコライズ信号ＥＱがハイレベルとなりセンスアンプ１０８が初期化される。この間、データ電流Ｉｄａｔａと基準電流Ｉｒｅｆとは所定電流レベルに移行する。電流レベルが所定電流レベルに移行した時点で、イコライズ信号ＥＱがローレベルに遷移することとの入れ替わりにセンスアンプ活性化信号ＬＴがハイパルスとなる。このハイパルス期間にセンスアンプ１０８は差動増幅動作を行なう。尚、差動増幅動作は、データ電流Ｉｄａｔａおよび基準電流Ｉｒｅｆを電圧に変換した上で行なわれることが一般的である。以上のＲＥＡＤ動作は、回路構成上の工夫によりアクセス時間の短縮を図ることが可能であり、ナノセカンド（ｎｓｅｃ）単位のアクセス時間で動作させることが可能である。
【０００９】
これに対して、図２１（Ｂ）に示すＰＧＭ動作および図２１（Ｃ）に示すＥＲ動作といったＷＲＩＴＥ動作は、記憶セルのフローティングゲートへの電子の有無という物理的な状態の変化により行なわれる。ホットエレクトロンによる電子の注入およびＦＮトンネリング現象を利用した電子の放出といったゲート酸化膜中の電子の通過という物理現象が必要となる。プロセステクノロジーやデバイス構造といった物理的な要因により決定されるこうした物理現象を発生させるためには、高い電圧差を印加することによる高電界が必要となる。
【００１０】
具体的には、プログラム確認（以下、ＰＧＭＶと略記する）期間に引き続くＰＧＭ期間では、記憶セルの制御ゲート端子であるワード線ＷＬとドレイン端子であるビット線ＢＬとが正電圧に印加される（例えば、ワード線ＷＬを９Ｖ、ビット線ＢＬを５Ｖ）。また、消去確認（以下、ＥＲＶと略記する）期間に引き続くＥＲ期間では、ワード線ＷＬが負電圧に印加され、チャネル領域を構成するバックゲートであるウェルＷＥＬＬが正電圧に印加される（例えば、ワード線ＷＬを−９Ｖ、ウェルＷＥＬＬを９Ｖ）。
【００１１】
ＰＧＭ／ＥＲ期間としては、例えば、マイクロセカンド（μｓｅｃ）単位のアクセス時間が必要であり、更に、ＰＧＭＶ／ＥＲＶ期間により記憶セルの閾値電圧の遷移を確認しながら、記憶セルの閾値電圧が所定閾値電圧に達するまで同様の動作が繰り返される。ＰＧＭ／ＥＲ動作が完了するまでには、例えば、ミリセカンド（ｍｓｅｃ）単位のアクセス時間が必要となる。
【００１２】
【発明が解決しようとする課題】
しかしながら、従来技術における半導体メモリにおいて、ＲＥＡＤ動作では、データ電流Ｉｄａｔａおよび基準電流Ｉｒｅｆが各々データ電圧Ｖｄａｔａおよび基準電圧Ｖｒｅｆに変換されて、ナノセカンド（ｎｓｅｃ）単位のアクセス時間で微小電圧差が差動増幅される。これに対してＷＲＩＴＥ動作では、動作完了までのミリセカンド（ｍｓｅｃ）単位の時間内にマイクロセカンド（μｓｅｃ）単位の周期で高バイアス電圧が繰り返し印加される。更に、ＲＥＡＤ動作とＷＲＩＴＥ動作とは相互に独立したタイミングで動作する。そのため、ＲＥＡＤ動作において使用される接地電圧ＶＳＳから電源電圧ＶＣＣまでの通常バイアス電圧と、接地電圧ＶＳＳより低い負電圧や電源電圧ＶＣＣより高い正電圧といった高バイアス電圧との間での電圧遷移が、データ電圧Ｖｄａｔａおよび基準電圧Ｖｒｅｆへのノイズ源となるおそれがある。センスアンプ１０８において差動増幅すべき微小電圧差が減少する結果、データが反転して差動増幅されてしまい誤データが出力されてしまうおそれがあり問題である。
【００１３】
バイアス電圧ＶＸが、正電圧から通常バイアス電圧へ、または通常バイアス電圧から負電圧へ電圧遷移する場合には、降圧する電圧遷移がデータ“０”のデータ電圧Ｖｄａｔａに容量結合すれば、基準電圧Ｖｒｅｆとの微小電圧差が減少して差動増幅余裕が減少してしまう。また、基準電圧Ｖｒｅｆに容量結合すれば、データ“１”のデータ電圧Ｖｄａｔａとの微小電圧差が減少して差動増幅余裕が減少してしまい問題である。
【００１４】
また、バイアス電圧ＶＸが、通常バイアス電圧から正電圧へ、または負電圧から通常バイアス電圧へ電圧遷移する場合には、昇圧する電圧遷移がデータ“１”のデータ電圧Ｖｄａｔａに容量結合すれば、基準電圧Ｖｒｅｆとの微小電圧差が減少して差動増幅余裕が減少してしまう。また、基準電圧Ｖｒｅｆに容量結合すれば、データ“０”のデータ電圧Ｖｄａｔａとの微小電圧差が減少して差動増幅余裕が減少してしまい問題である。
【００１５】
更に、バイアス電圧ＶＸにおける電圧遷移が、半導体メモリの基板との容量結合により基板バイアス電圧を変化させる場合も考えられる。基板上に配置されている各トランジスタの閾値電圧等の特性が変動してしまい、微小電圧差の差動増幅動作に悪影響を及ぼすおそれがあり問題である。
【００１６】
また、図２０に示したように、ライト制御回路１０５、電圧発生回路１０６、リード制御回路１０７、およびセンスアンプ１０８等が、半導体メモリ内に１セット備えられている場合においては、各バンクＢ０乃至ＢＮとの配置関係がバンクごとに異なる。配置関係によって、バイアス電圧ＶＸの電圧変化の影響を大きく受ける場合も考えられる。また、電圧遷移による基板バイアス電圧の変動位置と基板バイアス電圧の供給源が離間している場合には、基板バイアス電圧の変動や基板上の基板バイアス電圧のずれが長時間残存してしまうおそれがあり問題である。
【００１７】
本発明は前記従来技術の問題点を解消するためになされたものであり、相互に独立して動作する複数の動作モードを有する半導体記憶装置において、ノイズの影響を排除したい動作を含む動作モードにより、ノイズ源となる動作を含む動作モードを制御することができる半導体記憶装置の制御方法、および半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置の制御方法は、第１動作シーケンスに従い実行される第１動作ステップと、第２動作シーケンスに従い、第１動作ステップとは独立して実行される第２動作ステップとを有する半導体記憶装置の制御方法であって、第１動作シーケンスにおける所定の第１動作状態に基づき、第２動作シーケンスの指示に従い第２動作ステップで実行される所定の状態遷移を遅延する制御ステップを有することを特徴とする。
【００１９】
請求項１の半導体記憶装置の制御方法では、第１動作シーケンスに従って第１動作ステップが実行され、第２動作シーケンスに従って第１動作ステップとは独立に第２動作ステップが実行される。第１および第２動作ステップが時間的な重なりを持って実行される際、制御ステップにおいて、第１動作シーケンスにおける所定の第１動作状態に基づいて、第２動作ステップでの所定の状態遷移の実行が遅延する。
【００２０】
また、請求項６に係る半導体記憶装置は、第１動作シーケンスに応じて、第１動作のための少なくとも１つの第１信号を出力する第１回路と、第２動作シーケンスに応じて、第１動作とは独立して動作する第２動作のための少なくとも１つの第２信号を出力する第２回路とを備え、第２回路は、第１信号のうちの少なくとも１つの所定第１信号に基づき制御され、第２信号のうちの少なくとも１つの所定第２信号の出力が遅延することを特徴とする。
【００２１】
請求項６の半導体記憶装置では、第１および第２回路は各々独立に動作して、少なくとも１つの第１および第２信号を出力して、第１および第２動作が行なわれる。第１および第２動作が時間的な重なりを持って行なわれる際、第１信号のうちの少なくとも１つの所定第１信号に基づいて、第２信号のうちの少なくとも１つの所定第２信号が遅延して該当する第２動作の実行が遅延する。
【００２２】
これにより、相互に独立して実行される第１および第２動作ステップ、または第１および第２動作が、時間的に任意のタイミングで重なりをもって実行される場合にも、第２動作ステップにおける所定の状態遷移、または第２回路から出力される所定第２信号による第２動作の実行を遅延させることができる。第１動作ステップにおける所定の動作状態、または第１回路から出力される所定第１信号による第１動作の実行が同時に行なわれることはない。第１および第２動作ステップ、または第１および第２動作を相互に独立して実行する場合にも、所定の動作状態が所定の状態遷移に影響されることや、所定第１信号による第１動作が所定第２信号による第２動作に影響されることがなく、安定した動作を行なわせることができる。
【００２３】
また、請求項２に係る半導体記憶装置の制御方法は、請求項１に記載の半導体記憶装置の制御方法において、制御ステップは、所定の第１動作状態に基づき、第２動作シーケンスによる所定の状態遷移の指示に対して応答を遅延する応答遅延ステップを有することを特徴とする。
【００２４】
請求項２の半導体記憶装置の制御方法では、制御ステップは応答遅延ステップを有しており、所定の第１動作状態に基づいて、所定の状態遷移の指示に対して、第２動作ステップでの実行までの応答に遅延を付加する。
【００２５】
また、請求項７に係る半導体記憶装置は、請求項６に記載の半導体記憶装置において、第２回路は、第２動作シーケンスを制御するシーケンス制御部と、シーケンス制御部からの少なくとも１つの制御信号に基づき、少なくとも１つの第２信号を出力する信号出力部と、少なくとも１つの所定第１信号に基づき、信号出力部における制御信号のうちの少なくとも１つの所定制御信号に対する前記少なくとも１つの所定第２信号の出力応答を遅延する応答遅延部とを備えることを特徴とする。
【００２６】
請求項７の半導体記憶装置では、シーケンス制御部により、第２動作シーケンスが制御されて少なくとも１つの制御信号が出力される。信号出力部では、シーケンス制御部から出力される制御信号に基づいて、少なくとも１つの第２信号が出力される。このとき、応答遅延部により、少なくとも１つの所定第１信号に基づいて、第２信号のうちの少なくとも１つの所定第２信号の出力が遅延される。
【００２７】
これにより、第２動作ステップにおいて、またはシーケンス制御部により、第２動作シーケンスに制御されながら、所定の第１動作状態または少なくとも１つの所定第１信号に基づいて、応答遅延ステップまたは応答遅延部により、所定の状態遷移の指示に対する実行応答または所定第２信号の出力応答を遅延させることができる。
【００２８】
また、請求項３に係る半導体記憶装置の制御方法は、請求項１に記載の半導体記憶装置の制御方法において、第２動作ステップは、第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップと、状態遷移指示ステップに対して計時情報を供給する計時ステップとを有し、制御ステップは、所定の第１動作状態に基づき、計時情報を供給するタイミングを遅延する計時遅延ステップを有することを特徴とする。
【００２９】
請求項３の半導体記憶装置の制御方法では、計時ステップにより供給される計時情報に基づいて状態遷移指示ステップが行なわれ、第２動作シーケンスに従った所定時間ごとに状態遷移の指示が出力される。制御ステップは計時遅延ステップを有しており、所定の第１動作状態に基づいて、計時情報の供給タイミングが遅延する。
【００３０】
また、請求項８に係る半導体記憶装置は、請求項６に記載の半導体記憶装置において、第２回路は、第２動作シーケンスを制御するシーケンス制御部と、シーケンス制御部に対して計時情報を供給する計時部と、少なくとも１つの所定第１信号に基づき、計時部における計時動作を遅延する計時遅延部とを備えることを特徴とする。
【００３１】
請求項８の半導体記憶装置では、シーケンス制御部では、計時部より供給される計時情報に基づいて、第２動作シーケンスが制御される。このとき、計時遅延部により、少なくとも１つの所定第１信号に基づいて、計時部の計時動作が遅延する。
【００３２】
これにより、第２動作シーケンスを制御する状態遷移指示ステップまたはシーケンス制御部に対して、計時情報を供給する計時ステップまたは計時部における計時情報の供給タイミングを遅延させることができるので、第２動作ステップまたは第２動作における所定の状態遷移を遅延させることができる。
【００３３】
また、請求項４に係る半導体記憶装置の制御方法は、請求項１に記載の半導体記憶装置の制御方法において、第２動作ステップは、第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップを有し、制御ステップは、所定の第１動作状態に基づき、所定の状態遷移の指示を遅延する遅延付加ステップを有することを特徴とする。
【００３４】
請求項４の半導体記憶装置の制御方法では、状態遷移指示ステップにより、第２動作シーケンスに従い所定時間ごとに状態遷移の指示が行なわれ、制御ステップは遅延付加ステップを有しており、所定の第１動作状態に基づいて、所定の状態遷移の指示を遅延させる。
【００３５】
また、請求項９に係る半導体記憶装置は、請求項６に記載の半導体記憶装置において、第２回路は、第２動作シーケンスを制御するシーケンス制御部と、少なくとも１つの所定第１信号に基づき、シーケンス制御部から出力される少なくとも１つの所定制御信号を遅延する遅延付加部とを備えることを特徴とする。
【００３６】
請求項９の半導体記憶装置では、シーケンス制御部では第２動作シーケンスが制御され、このとき、遅延付加部により、少なくとも１つの所定第１信号に基づいて、シーケンス制御部から出力される少なくとも１つの所定制御信号が遅延する。
【００３７】
これにより、遅延付加ステップまたは遅延付加部により、状態遷移指示ステップからの所定の状態遷移の指示、またはシーケンス制御部からの少なくとも１つの所定制御信号を遅延させることができる。
【００３８】
また、請求項５に係る半導体記憶装置の制御方法は、請求項１に記載の半導体記憶装置の制御方法において、第２動作ステップは、第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップを有し、制御ステップは、所定の第１動作状態に基づき、状態遷移指示ステップにおける所定時間を伸長させる設定時間調整ステップを有することを特徴とする。
【００３９】
請求項５の半導体記憶装置の制御方法では、状態遷移指示ステップにより、第２動作シーケンスに従い所定時間ごとに状態遷移の指示が行なわれる。制御ステップは設定時間調整ステップを有しており、所定の第１動作状態に基づいて、状態遷移指示ステップにおける所定時間を伸長させる。
【００４０】
また、請求項１０に係る半導体記憶装置は、請求項６に記載の半導体記憶装置において、第２回路は、第２動作シーケンスを制御するシーケンス制御部と、少なくとも１つの所定第１信号に基づき、第２動作シーケンスにおける所定動作シーケンスの設定時間を伸長する設定時間調整部とを備えることを特徴とする。
【００４１】
請求項１０の半導体記憶装置では、シーケンス制御部では第２動作シーケンスが制御され、このとき、設定時間調整部により、少なくとも１つの所定第１信号に基づいて、第２動作シーケンスにおける所定動作シーケンスの設定時間が伸長する。
【００４２】
これにより、状態遷移指示ステップまたは設定時間調整部により、状態遷移指示ステップにおいて設定されている状態遷移までの所定時間、またはシーケンス制御部における所定動作シーケンスの設定時間を伸長することができる。
【００４３】
図１に本発明の第１原理図を示す。記憶セルアレイ３に対する第１動作と第２動作を行なわせるために、第１動作部１および第２動作部２が備えられており、各々から少なくとも１つの第１信号Ｓ１および少なくとも１つの第２信号Ｓ２が記憶セルアレイ３に供給されている。
【００４４】
第２動作部２は、第２信号Ｓ２が出力される信号出力部４と、信号出力部４を制御する少なくとも１つの制御信号Ｃ１を供給するモード制御部５が備えられている。モード制御部５は、第２動作シーケンスが設定されているステートマシン７がシーケンス制御部として備えられると共に、ステートマシン７への計時情報Ｔ１を供給する計時部６が備えられている。制御信号Ｃ１は、モード制御部５内のステートマシン７から出力される。
【００４５】
計時部６による計時情報Ｔ１により計時されることにより、ステートマシン７に設定されている第２動作シーケンスに基づき、制御信号Ｃ１が出力される。制御信号Ｃ１は第２動作における状態遷移の指示信号であり、制御信号Ｃ１により状態遷移の指示を受けた信号出力部４が、第２動作のための第２信号Ｓ２を記憶セルアレイ３に向けて出力することにより、第２動作が行なわれる。
【００４６】
第１原理では、第１信号のうちの所定第１信号ＳＳ１が第２動作部２における信号出力部４に供給されている。所定第１信号ＳＳ１の入力に基づいて、信号出力部４における第２信号Ｓ２のうちの所定第２信号の出力応答を遅延させることができる。モード制御部５からの制御信号Ｃ１をステートマシン７により設定される第２動作シーケンスで出力しながら、記憶セルアレイ３への所定第２信号の供給を遅延させることができる。ここで、所定第１信号ＳＳ１としては、第１動作における微小信号による動作状態を示す信号とすることができる。また、所定第２信号としては、第２動作における電圧遷移または電流遷移を伴う信号であり、第１動作における微小信号動作に対してノイズ源となる可能性を有する信号に設定することができる。これにより、記憶セルアレイ３において第１および第２動作が相互に独立して行なわれる場合に、第２動作における状態遷移による第１動作の動作状態への影響を排除することができ、安定した動作を実現することができる。
尚、図１の第１原理図においては、所定第１信号ＳＳ１は、第２動作部２に供給される信号として示したが、同時に記憶セルアレイ３にも供給される信号でもよい。
【００４７】
図２に本発明の第２原理図を示す。ここでは、図１の第１原理に代えて、所定第１信号ＳＳ１が、第２動作部２内のモード制御部５のうち、計時部６に供給されている。第２原理では、所定第１信号ＳＳ１の入力に基づいて、計時部６から出力される計時情報Ｔ１の出力タイミングを遅延させることができる。計時情報Ｔ１により計時されることによりステートマシン７から出力される制御信号Ｃ１が、計時情報Ｔ１の供給遅延により遅延して出力される。この遅延に応じて信号出力部４から出力される第２動作のための第２信号Ｓ２を遅延させることができる。これにより、記憶セルアレイ３において第１および第２動作が相互に独立して行なわれる場合に、第２動作における状態遷移による第１動作の動作状態への影響を排除することができ、安定した動作を実現することができる。
【００４８】
図３に本発明の第３原理図を示す。ここでは、図１の第１原理に代えて、所定第１信号ＳＳ１が、第２動作部２内のモード制御部５のうち、ステートマシン７に供給されている。第３原理では、所定第１信号ＳＳ１の入力に基づいて、ステートマシン７に設定されている第２動作シーケンスにおける状態遷移間の所定時間を伸長させることができる。予め設定されている所定時間が伸長されることにより、ステートマシン７から出力される制御信号Ｃ１が遅延して出力される。この遅延に応じて信号出力部４から出力される第２動作のための第２信号Ｓ２を遅延させることができる。これにより、記憶セルアレイ３において第１および第２動作が相互に独立して行なわれる場合に、第２動作における状態遷移による第１動作の動作状態への影響を排除することができ、安定した動作を実現することができる。
【００４９】
【発明の実施の形態】
以下、本発明の半導体記憶装置の制御方法、および半導体記憶装置について具体化した実施形態を図４乃至図１９に基づき図面を参照しつつ詳細に説明する。以下の説明では、不揮発性半導体メモリを例にとり、データ読み出し動作を第１動作とし、データプログラム動作とデータ消去動作とを含めたデータ書き込み動作を第２動作として説明する。
【００５０】
図４に、第１実施形態の半導体メモリの回路ブロック図を示す。記憶セルアレイは複数のバンクＢ０乃至ＢＮに分割された多バンク構成を有している。ここで、バンクとは記憶セルアレイ内の所定単位の記憶セル領域であり、データ読み出し動作およびデータ書き込み動作が互いに排他的に制御されないで独立して実行することができる記憶セル領域の単位を言う。従って、データ読み出し動作およびデータ書き込み動作はバンク間で任意のタイミングで動作することとなる。
【００５１】
アドレスＡＤＤが入力されるリード制御回路１７からは、各種の制御信号ＡＴＤ、ＥＱ、ＬＴが出力される。アドレスＡＤＤはアドレス遷移検出回路に入力され、アドレスＡＤＤの遷移を検出してパルス信号であるアドレス遷移検出信号ＡＴＤが出力される。アドレスＡＤＤの遷移に伴いデータ読み出しの制御が開始される。アドレス遷移検出信号ＡＴＤはリード制御回路内のパルス発生回路（１）に入力され、所定パルス幅のセンスアンプイコライズ信号ＥＱがセンスアンプ１０８に出力される。新たなデータ読み出しに先立ちセンスアンプ１０８をイコライズする信号である。更に、センスアンプイコライズ信号ＥＱはパルス発生回路（２）に入力され、センスアンプイコライズ信号ＥＱのパルス終了から所定パルス幅のセンスアンプラッチ信号ＬＴがセンスアンプ１０８に出力される。バンクから読み出されたデータをセンスアンプ１０８において増幅、ラッチするための信号である。
【００５２】
バンクからのデータの読み出しは、バンクＢ０乃至ＢＮごとに備えられ、バンクからのデータ読み出し用のビット線とセンスアンプ１０８との間に備えられているリードビット線スイッチ回路１４０乃至１４Ｎを介して行なわれる。図示しない選択信号によりリードビット線スイッチ回路が択一に選択されることにより、選択されたバンクからセンスアンプ１０８へのデータ伝播経路が確立されてデータが読み出される。不揮発性半導体メモリでは、データ読み出し時のディスターブ現象を防止する必要から、読み出し用ビット線には低電圧が印加されるにとどまっている。そのため、読み出されるデータ電流は僅少であり、電圧変換された場合の記憶データの電圧値も微小電圧となる。
【００５３】
更に、センスアンプ１０８にはリファレンスセル１０９からのリファレンスデータが入力されており、リードビット線スイッチ回路を介して入力される記憶データとの間で差動増幅が行なわれデータが読み出される。リファレンスデータについても記憶データと同様に微小電圧であり、両者の電圧差についても微小電圧である。
【００５４】
すなわち、記憶データおよびリファレンスデータ、更に差動増幅される前の両者の電圧差は、何れも微小電圧であり、周辺ノイズの影響を受けやすい。
【００５５】
ライト制御回路１０５には、データ書き込み動作において、データプログラム動作とデータ消去動作との動作モードの別を設定するモード信号ＭＯＤＥが入力される。ライト制御回路１０５からは、モード信号ＭＯＤＥに応じて各種のイネーブル信号ＥＸ、ＥｎＸ（ｎ＝０乃至Ｎ。以下、同様）が出力される。
【００５６】
イネーブル信号ＥＸは、電圧発生回路１６に入力され、モード信号ＭＯＤＥに応じた各種の電圧発生回路（１６Ａ乃至１６Ｄのうちの何れか）を活性可能状態とする。具体的には、データプログラム動作においては、昇圧された書き込み用ビット線電圧ＶＷＢおよび昇圧されたワード線電圧ＶＷＬ＋を出力するために、ライトビット線電圧発生回路１６Ａおよびワード線電圧発生回路１６Ｂを活性可能状態に設定する。また、データ消去動作においては、負電圧のワード線電圧ＶＷＬ−を出力するために負ワード線電圧発生回路１６Ｃを、昇圧されたウェル電圧ＶＷＥを出力するためにウェル電圧発生回路１６Ｄを活性可能状態に設定する。
【００５７】
イネーブル信号ＥｎＸは、バンクＢ０乃至ＢＮごとに備えられている各種のスイッチ回路１１０乃至１１Ｎ、１２０乃至１２Ｎ、１３０乃至１３Ｎに入力されている。これらのスイッチ回路を択一に選択することにより、データ書き込み動作に必要となる各種のバイアスをバンクごとに供給する。具体的には、ウェル電圧スイッチ回路１１０乃至１１Ｎにはウェル電圧発生回路１６Ｄの出力端子Ｖ（ＷＥ）が接続されており、イネーブル信号Ｅ０ＷＥ乃至ＥＮＷＥにより択一に選択される。また、ワード線電圧スイッチ回路１２０乃至１２Ｎにはワード電圧発生回路１６Ｂおよび負ワード線電圧発生回路１６Ｃの出力端子Ｖ（ＷＬ＋）およびＶ（ＷＬ−）が接続されており、各々、イネーブル信号Ｅ０ＷＬ＋乃至ＥＮＷＬ＋およびＥ０ＷＬ−乃至ＥＮＷＬ−により択一に選択される。更に、ライトビット線スイッチ回路１３０乃至１３Ｎにはライトビット線電圧発生回路１６Ａの出力端子Ｖ（ＷＢ）が接続されており、イネーブル信号Ｅ０ＷＢ乃至ＥＮＷＢにより択一に選択される。
【００５８】
モード信号ＭＯＤＥに応じたイネーブル信号ＥＸが活性化することにより、データプログラム動作とデータ消去動作との動作モードの別に応じた各種の電圧発生回路（１６Ａ乃至１６Ｄのうちの何れか）が活性可能状態となる。同時に、モード信号ＭＯＤＥおよび図示しないバンク選択信号に応じたイネーブル信号ＥｎＸが活性化することにより、選択されたバンクへの所定の動作モードに対応するスイッチ回路（１１０乃至１１Ｎ、１２０乃至１２Ｎ、１３０乃至１３Ｎのうちの何れか）が選択されてバイアス供給経路が確立される。
【００５９】
更に、リード制御回路１７から出力される各種の制御信号ＡＴＤ、ＥＱ、ＬＴ（以後、これらの制御信号を総称してリード制御信号ＲＤＣと称する。）が電圧発生回路１６に入力されている。入力されたリード制御信号ＲＤＣはイネーブル信号ＥＸをマスクする。リード制御信号ＲＤＣが活性化されていない状態では、ライト制御回路１０５から出力されるイネーブル信号ＥＸに応じて各電圧発生回路１６Ａ乃至１６Ｄが活性化されて、各種のバイアス電圧ＶＷＢ、ＶＷＬ＋、ＶＷＬ−、ＶＷＥが出力される。リード制御信号ＲＤＣが活性化されている場合には、イネーブル信号ＥＸはマスクされ、電圧発生回路１６Ａ乃至１６Ｄは活性化されず各種のバイアス電圧ＶＷＢ、ＶＷＬ＋、ＶＷＬ−、ＶＷＥは出力されない。
【００６０】
リード制御信号ＲＤＣによるイネーブル信号ＥＸのマスクは、データ書き込み動作におけるバイアス電圧の電圧遷移のタイミングに行なうことが有効である。ここで、電圧遷移のタイミングとは、バイアス電圧の印加開始のタイミングとバイアス電圧の印加終了のタイミングとである。従って、各電圧発生回路１６Ａ乃至１６Ｄの動作開始時と動作終了時の少なくとも何れか一方のタイミングをマスクすることが好ましい。これにより、データ読み出し動作において微小電圧の記憶データが出力されるリード制御信号ＲＤＣの活性化タイミングに、データ書き込み動作におけるバイアス電圧の電圧遷移が行なわれることはない。
【００６１】
ここで、バイアス電圧の印加開始のタイミングとバイアス電圧の印加終了のタイミングとは、図２１に示すように、データ書き込み動作の開始時、終了時、および書き込みシーケンスにおける動作切り替え時のうちの少なくとも何れかのタイミングである。これは、第１実施形態のみならず、他の実施形態についても同様である。
【００６２】
また、リード制御回路ＲＤＣとしては、各種の制御信号ＡＴＤ、ＥＱ、ＬＴを個別に使用して、その間電圧発生回路１６Ａ乃至１６Ｄをマスクすることができる他、制御信号ＡＴＤ、ＥＱ、ＬＴを適宜に組み合わせて使用することもできる。また、図示はしていないが、電圧発生回路１６内にラッチ機能等を有する回路を備えることにより、各々パルス信号として活性化される制御信号ＡＴＤ、ＥＱ、ＬＴ間の信号遷移に伴う各種のバイアス電圧ＶＷＢ、ＶＷＬ＋、ＶＷＬ−、ＶＷＥの誤出力は発生することはない。これは、第１実施形態のみならず、他の実施形態についても同様である。
【００６３】
図５に示す第１実施形態の第１具体例は、電圧発生回路１６Ａ乃至１６Ｄについて、バイアス出力端子Ｖ（Ｘ）（Ｘは、ＷＢ、ＷＬ＋、ＷＬ−、ＷＥのうちのいずれかを示す。以下の説明において同様。）へのバイアス電圧ＶＸの印加終了タイミングをマスクして遅延させる回路構成例を示したものである。
【００６４】
第１具体例は、イネーブル信号ＥＸがイネーブル端子（ＥＮ）に入力されている電圧発生部ＶＧ１と、イネーブル信号ＥＸおよびリード制御信号ＲＤＣにより制御される電圧放電部ＶＤ１とを備えており、バイアス出力端子Ｖ（Ｘ）で接続されている。
【００６５】
電圧発生部ＶＧ１は、イネーブル端子（ＥＮ）へのイネーブル信号ＥＸに応じて、昇圧電圧ＶＸをバイアス電圧端子Ｖ（Ｘ）に出力する。
【００６６】
電圧放電部ＶＤ１では、バイアス電圧端子Ｖ（Ｘ）に出力される昇圧電圧ＶＸを電源電圧ＶＣＣに放電するＰＭＯＳトランジスタＰ１が、電源電圧ＶＣＣとバイアス出力端子Ｖ（Ｘ）との間に接続されている。ＰＭＯＳトランジスタＰ１のゲート端子は、ＰＭＯＳトランジスタＰ３のドレイン端子とＮＭＯＳトランジスタＮ２のドレイン端子との接続点に接続されている。ＰＭＯＳトランジスタＰ３は、ＰＭＯＳトランジスタＰ２と共に、ソース端子がバイアス電圧端子Ｖ（Ｘ）に接続されて、ゲート端子とドレイン端子とがクロスカップルされている。更に、ＰＭＯＳトランジスタＰ２のドレイン端子はＮＭＯＳトランジスタＮ１のドレイン端子に接続されている。
【００６７】
ＮＭＯＳトランジスタＮ１、Ｎ２のゲート端子は電源電圧ＶＣＣにバイアスされている。ＰＭＯＳトランジスタＰ２、Ｐ３のソース端子にバイアス電圧端子Ｖ（Ｘ）が接続されており、昇圧電圧ＶＸがＮＭＯＳトランジスタＮ１、Ｎ２のドレイン端子に印加される場合にも、ＮＭＯＳトランジスタＮ１、Ｎ２のソース端子側に昇圧電圧ＶＸが印加されないようにするためである。ソース端子間には、ＮＭＯＳトランジスタＮ１からＮ２に向かってインバータゲートＩ１が接続されている。インバータゲートＩ１の入力端子には、第２具体例（図７）において後述する回路構成と同様に、２つのインバータゲートで構成されるラッチ回路の出力端子が接続されている。ラッチ回路には、トランスファゲートを介してイネーブル信号ＥＸがラッチされる。ラッチされるイネーブル信号ＥＸはトランスファゲートの開閉により制御されている。リード制御信号ＲＤＣが直接ＰＭＯＳトランジスタのゲート端子に入力されると共に、インバータゲートを介してＮＭＯＳトランジスタのゲート端子に入力される。リード制御信号ＲＤＣがローレベルの状態でイネーブル信号ＥＸの論理レベルがラッチ回路に取り込まれる。ＰＭＯＳトランジスタＰ２、Ｐ３およびＮＭＯＳトランジスタＮ１、Ｎ２により、レベル変換回路を構成している。
【００６８】
第１具体例の回路動作を図６に示す。イネーブル信号ＥＸがハイレベルに遷移することにより、電圧発生部ＶＧ１が活性化されバイアス電圧端子Ｖ（Ｘ）に昇圧電圧ＶＸが出力される。このとき、ノアゲートＲ１の出力端子はローレベルになり、ＮＭＯＳトランジスタＮ１のソース端子に印加される。一方、ＮＭＯＳトランジスタＮ２のソース端子にはインバータゲートＩ１で反転されたハイレベル信号が印加される。ノアゲートＲ１から出力されるローレベル信号は、ＮＭＯＳトランジスタＮ１を介してＰＭＯＳトランジスタＰ３のゲート端子に印加され、ＰＭＯＳトランジスタＰ３が導通する。この結果、ＰＭＯＳトランジスタＰ１、Ｐ２のゲート端子とバイアス電圧端子Ｖ（Ｘ）とが導通する。電圧発生部ＶＧ１により昇圧電圧ＶＸが印加されるため、ＰＭＯＳトランジスタＰ１、Ｐ２は非導通状態となり、電圧放電部ＶＤ１は非活性状態を維持する。
【００６９】
イネーブル信号ＥＸのローレベル遷移に先行してリード制御信号ＲＤＣがハイレベル遷移する。イネーブル信号ＥＸの論理レベルに関わらずリード制御信号ＲＤＣのハイレベル期間では、ノアゲートＲ１の出力端子がローレベルに維持され、電圧放電部ＶＤ１が非活性状態を維持する。
【００７０】
イネーブル信号ＥＸのローレベル遷移の後、リード制御信号ＲＤＣがローレベルに遷移した時点で、ノアゲートＲ１の出力端子はハイレベルに遷移して論理状態が反転する。ＮＭＯＳトランジスタＮ１に代えてＮＭＯＳトランジスタＮ２を介してローレベル信号がＰＭＯＳトランジスタＰ１、Ｐ２のゲート端子に印加される。これにより、ＰＭＯＳトランジスタＰ１、Ｐ２が導通してバイアス電圧端子Ｖ（Ｘ）と電源電圧ＶＣＣとが導通する。イネーブル信号ＥＸは、これに先立つタイミングでローレベル遷移して電圧発生部ＶＧ１は既に非活性化されているので、リード制御信号ＲＤＣのローレベル遷移のタイミングでバイアス電圧端子Ｖ（Ｘ）が電源電圧ＶＣＣに放電される。ノアゲートＲ１は、リード制御信号ＲＤＣのハイレベル状態によりイネーブル信号ＥＸのローレベル遷移をマスクする機能を有しており、イネーブル信号ＥＸの応答遅延部を構成している。
【００７１】
イネーブル信号ＥＸがローレベルとなり非活性化されるタイミングで、リード制御信号ＲＤＣがハイレベルとなり活性化される場合、電圧放電部ＶＤ１は起動されずバイアス電圧端子Ｖ（Ｘ）の放電動作は行なわれない。この状態は、リード制御信号ＲＤＣがハイレベルである期間継続する。リード制御信号ＲＤＣがローレベルになり非活性化されることにより電圧放電部ＶＤ１が起動され、バイアス電圧端子Ｖ（Ｘ）が放電される。イネーブル信号ＥＸのローレベル遷移からリード制御信号ＲＤＣのローレベル遷移までの期間Ｄ１１、バイアス電圧端子Ｖ（Ｘ）の電圧遷移が遅延する。
【００７２】
第１実施形態の第１具体例は、バイアス電圧端子Ｖ（Ｘ）に印加される昇圧電圧ＶＸを電源電圧ＶＣＣに放電する場合の回路構成例である。高電圧レベルである書き込み用ビット線電圧ＶＷＢ、ワード線電圧ＶＷＬ＋、およびウェル電圧ＶＷＥを生成する、ライトビット線電圧発生回路１６Ａ、ワード線電圧発生回路１６Ｂ、およびウェル電圧発生回路１６Ｄに適用することができる。
【００７３】
負電圧のワード線電圧ＶＷＬ−を生成する負ワード線電圧発生回路１６Ｃについては図示していないが、ＭＯＳトランジスタの導電型をＰ型とＮ型とで逆転させると共に、接地電圧ＶＳＳに対する接続関係を電源電圧ＶＣＣに対する接続関係に逆転させることにより、負電圧を接地電圧ＶＳＳに放電する電圧発生回路を構成することができる。この場合もノアゲートＲ１と同様なノアゲートを備えることにより、イネーブル信号ＥＸの非活性化をリード制御信号ＲＤＣの活性信号によりマスクして、バイアス電圧端子Ｖ（Ｘ）の放電タイミングを遅延させることができる。
【００７４】
第１実施形態の第２具体例を図７に示す。第２具体例は、電圧発生回路１６Ａ乃至１６Ｄとして、チャージポンプ方式を利用した昇圧回路または負電圧回路が使用される場合に適用される回路構成例である。図７は、電圧発生回路１６Ａ乃至１６Ｄのうちチャージポンプ用発振信号ＯＳＣＰＭＰの遅延制御を行なう発信遅延部ＯＤ１を示している。バイアス電圧ＶＸの印加開始および印加終了のタイミングをマスクして遅延させる回路構成例を示したものである。
【００７５】
第２具体例の発信遅延部ＯＤ１は、チャージポンプ用の原発振器（不図示）からの原発振信号ＯＳＣ１が、ナンドゲートＤ１およびインバータゲートＩ２を介してチャージポンプ用発振信号ＯＳＣＰＭＰとして出力される。ナンドゲートＤ１の他の入力端子には、インバータゲートＩ５、Ｉ６で構成されるラッチ回路の出力端子が接続されている。ラッチ回路には、インバータゲートＩ４およびトランスファゲートＴ１を介してイネーブル信号ＥＸがラッチされる。ラッチされるイネーブル信号ＥＸはトランスファゲートの開閉により制御されている。リード制御信号ＲＤＣが直接ＰＭＯＳトランジスタのゲート端子に入力されると共に、インバータゲートＩ３を介してＮＭＯＳトランジスタのゲート端子に入力される。リード制御信号ＲＤＣがローレベルの状態でイネーブル信号ＥＸの論理レベルがラッチ回路に取り込まれる。
【００７６】
第１実施形態の第２具体例の回路動作を図８に示す。イネーブル信号ＥＸがハイレベルに遷移することに先立ち、リード制御信号ＲＤＣがハイレベル遷移する。リード制御信号ＲＤＣのハイレベル期間では、イネーブル信号ＥＸの論理レベルに関わらずトランスファゲートＴ１は非導通状態に維持される。従って、ハイレベル遷移したイネーブル信号ＥＸがインバータゲートＩ５、Ｉ６で構成されるラッチ回路に取り込まれることはない。ラッチ回路から出力されるラッチ信号ＬＰＭＰは、イネーブル信号ＥＸがハイレベル遷移される前のローレベル信号を維持する。
【００７７】
ローレベルのラッチ信号ＬＰＭＰにより、ナンドゲートＤ１の出力端子はハイレベルに固定されるため、チャージポンプ用発振信号ＯＳＣＰＭＰはローレベルに固定される。これにより、チャージポンプ動作は開始されない。
【００７８】
リード制御信号ＲＤＣがローレベル遷移すると、トランスファゲートＴ１が導通する。この時点でハイレベルになっているイネーブル信号ＥＸがラッチ回路に取り込まれ、ラッチ信号ＬＰＭＰがハイレベルに反転する。これにより、原発振信号ＯＳＣ１が、ナンドゲートＤ１およびインバータゲートＩ２を介してチャージポンプ用発振信号ＯＳＣＰＭＰとして出力される。イネーブル信号ＥＸのハイレベル遷移からリード制御信号ＲＤＣのローレベル遷移までの期間Ｄ１２の間、電圧発生回路１６Ａ乃至１６Ｄにおけるチャージポンプ動作の開始が遅延し、バイアス電圧端子Ｖ（Ｘ）への電圧供給が遅延する。
【００７９】
また、イネーブル信号ＥＸがローレベルに遷移することに先立ち、リード制御信号ＲＤＣがハイレベル遷移する。この場合も同様に、リード制御信号ＲＤＣのハイレベル期間ではトランスファゲートＴ１は非導通状態に維持されて、ラッチ回路から出力されるラッチ信号ＬＰＭＰはハイレベル信号を維持する。
【００８０】
ハイレベルのラッチ信号ＬＰＭＰにより、原発振信号ＯＳＣ１が、ナンドゲートＤ１およびインバータゲートＩ２を介してチャージポンプ用発振信号ＯＳＣＰＭＰとして出力され続ける。
【００８１】
リード制御信号ＲＤＣがローレベル遷移すると、トランスファゲートＴ１が導通する。ローレベルのイネーブル信号ＥＸがラッチ回路に取り込まれ、ラッチ信号ＬＰＭＰがローレベルに反転する。これにより、ナンドゲートＤ１の出力端子はハイレベルに固定され、チャージポンプ用発振信号ＯＳＣＰＭＰはローレベルに固定される。イネーブル信号ＥＸのローレベル遷移からリード制御信号ＲＤＣのローレベル遷移までの期間Ｄ１３の間、電圧発生回路１６Ａ乃至１６Ｄにおけるチャージポンプ動作の終了が遅延し、バイアス電圧端子Ｖ（Ｘ）の電圧供給停止が遅延する。
【００８２】
図９に、第２実施形態の半導体メモリの回路ブロック図を示す。第２実施形態の半導体メモリでは、第１実施形態の半導体メモリにおける各種のスイッチ回路１１０乃至１１Ｎ、１２０乃至１２Ｎ、１３０乃至１３Ｎに代えて、ウェル電圧スイッチ回路２１０乃至２１Ｎ、ワード線電圧スイッチ回路２２０乃至２２Ｎ、およびライトビット線スイッチ回路２３０乃至２３Ｎが備えられている。これらのスイッチ回路２１０乃至２１Ｎ、２２０乃至２２Ｎ、２３０乃至２３Ｎには、リード制御信号ＲＤＣが入力されている。また、電圧発生回路１６に代えて電圧発生回路２６が備えられている。各電圧発生回路２６Ａ乃至２６Ｄには、リード制御信号ＲＤＣは入力されていない。
【００８３】
入力されたリード制御信号ＲＤＣは、各イネーブル信号Ｅ０ＷＥ乃至ＥＮＷＥ、Ｅ０ＷＬ＋／−乃至ＥＮＷＬ＋／−、およびＥ０ＷＢ乃至ＥＮＷＢをマスクする。リード制御信号ＲＤＣが活性化されていない状態では、ライト制御回路１０５から出力される各イネーブル信号Ｅ０ＷＥ乃至ＥＮＷＥ、Ｅ０ＷＬ＋／−乃至ＥＮＷＬ＋／−、およびＥ０ＷＢ乃至ＥＮＷＢに応じて、各スイッチ回路２１０乃至２１Ｎ、２２０乃至２２Ｎ、２３０乃至２３Ｎが択一に選択されて、各種のバイアス電圧ＶＷＢ、ＶＷＬ＋、ＶＷＬ−、ＶＷＥが選択されたバンクに供給される。リード制御信号ＲＤＣが活性化されている場合には、各イネーブル信号Ｅ０ＷＥ乃至ＥＮＷＥ、Ｅ０ＷＬ＋／−乃至ＥＮＷＬ＋／−、およびＥ０ＷＢ乃至ＥＮＷＢはマスクされ、バイアス電圧がバンクに供給されることはない。
【００８４】
選択されたバンクへの各バイアス電圧の印加開始および印加終了のタイミングに合わせてリード制御信号ＲＤＣによる各イネーブル信号のマスクが行なわれる。これにより、データ読み出し動作において微小電圧の記憶データが出力されるリード制御信号ＲＤＣの活性化タイミングに、データ書き込み動作におけるバイアス電圧の電圧遷移が、選択されているバンクに伝播されることはない。
【００８５】
図１０に示す第２実施形態の具体例は、昇圧電圧を供給するウェル電圧スイッチ回路２１０乃至２１Ｎ、ワード線電圧スイッチ回路２２０乃至２２Ｎ、およびライトビット線スイッチ回路２３０乃至２３Ｎについての具体例である。但し、ワード線電圧スイッチ回路２２０乃至２２Ｎについては、バイアス電圧ＶＷＬ＋についてのスイッチ回路に適用される回路である。各電圧発生回路２６Ｄおよび２６Ａからのバイアス電圧ＶＷＥおよびＶＷＢ（ＶＸで総称。）を、選択されたバンクに供給する際、供給開始および供給終了のタイミングをマスクして遅延させる回路構成例を示したものである。
【００８６】
バンクバイアス端子ＢＡＮＫ（Ｘ）を、電源電圧ＶＣＣまたは接地電圧ＶＳＳに放電するにあたり、放電制御信号ＣＨＧＤＮＸおよびリード制御信号ＲＤＣにより制御される放電制御回路ＶＤ２と、バイアス電圧ＶＸを供給するにあたり、イネーブル信号ＥＸおよびリード制御信号ＲＤＣにより制御される電圧充電部ＶＣ２とを備えている。
【００８７】
電圧充電部ＶＣ２は、ＰＭＯＳトランジスタＰ４乃至Ｐ６、ＮＭＯＳトランジスタＮ３、Ｎ４、およびインバータゲートＩ１２で構成されており、第１実施形態の第１具体例（図５）における、ＰＭＯＳトランジスタＰ１乃至Ｐ３、ＮＭＯＳトランジスタＮ１、Ｎ２、およびインバータゲートＩ１と同様の構成をしている。イネーブル信号ＥＸおよびリード制御信号ＲＤＣの電圧振幅レベルをレベルシフトしてＰＭＯＳトランジスタＰ４を導通制御する機能を有している。
【００８８】
イネーブル信号ＥＸおよび放電制御信号ＣＨＧＤＮＸは、各々、トランファゲートＴ２およびＴ３を介してインバータゲートＩ８、Ｉ９、およびＩ１０、Ｉ１１で構成されるラッチ回路に接続される。トランスファゲートの開閉制御は、リード制御信号ＲＤＣにより行なわれる。これらの構成によりスイッチ遅延部ＳＤ２を構成している。リード制御信号ＲＤＣがローレベル状態における論理レベルがラッチ回路に取り込まれる。第１実施形態の第２具体例（図７）と同様の構成を有している。ラッチ回路に取り込まれたイネーブル信号ＥＸおよび放電制御信号ＣＨＧＤＮＸの論理レベルに応じて、スイッチ回路の選択制御が行なわれる。
【００８９】
第２実施形態の具体例の回路動作を図１１に示す。イネーブル信号ＥＸがハイレベルに遷移することに先立ち、リード制御信号ＲＤＣがハイレベル遷移する。リード制御信号ＲＤＣのハイレベル期間にはトランスファゲートＴ２、Ｔ３は非導通状態に維持される。このため、ラッチ回路から出力されるラッチ信号はハイレベルに維持される。
【００９０】
電圧充電部ＶＣ２において、ラッチ回路から出力されるハイレベル信号はインバータゲートＩ１２により反転され、ＮＭＯＳトランジスタＮ４を介してＰＭＯＳトランジスタＰ５のゲート端子をローレベルにバイアスする。これにより、ＰＭＯＳトランジスタＰ４は非導通に維持される。
【００９１】
一方、放電制御信号ＣＨＧＤＮＸは図示していないが、イネーブル信号ＥＸと同相の信号である。従って、インバータゲートＩ１０、Ｉ１１によるラッチ回路からの出力信号もハイレベルとなる。このハイレベル信号により、放電制御回路ＶＤ２は活性化され、バンクバイアス端子ＢＡＮＫ（Ｘ）は放電された状態を維持する。
【００９２】
リード制御信号ＲＤＣがローレベル遷移すると、トランスファゲートＴ２、Ｔ３が導通する。この時点で共にハイレベル信号であるイネーブル信号ＥＸおよび放電制御信号ＣＨＧＤＮＸにより、各々のラッチ回路が反転されローレベル信号が出力される。放電制御回路ＶＤ２が非活性化されると共に、電圧充電部ＶＣ２におけるＰＭＯＳトランジスタＰ４が導通して、バイアス電圧端子Ｖ（Ｘ）を介してバンクバイアス端子ＢＡＮＫ（Ｘ）にバイアス電圧ＶＸが供給される。イネーブル信号ＥＸのハイレベル遷移からリード制御信号ＲＤＣのローレベル遷移までの期間Ｄ２１の間、バンクバイアス端子ＢＡＮＫ（Ｘ）にバイアス電圧ＶＸが供給されることはなく電圧供給が遅延する。
【００９３】
また、イネーブル信号ＥＸおよび放電制御信号ＣＨＧＤＮＸがローレベルに遷移することに先立ち、リード制御信号ＲＤＣがハイレベル遷移する。この場合も同様に、リード制御信号ＲＤＣのハイレベル期間には、トランスファゲートＴ２、Ｔ３は非導通状態に維持されて、ラッチ回路から出力されるラッチ信号はローレベル信号を維持する。バンクバイアス端子ＢＡＮＫ（Ｘ）にはバイアス電圧ＶＸが出力され続ける。
【００９４】
リード制御信号ＲＤＣがローレベル遷移すると、トランスファゲートＴ２、Ｔ３が導通する。ローレベルのイネーブル信号ＥＸおよび放電制御信号ＣＨＧＤＮＸがラッチ回路に取り込まれ、ラッチ信号がハイレベルに反転する。電圧充電部ＶＣ２によるバンクバイアス端子ＢＡＮＫ（Ｘ）へのバイアス電圧ＶＸの供給が停止されると共に、
放電制御回路ＶＤ２によるバンクバイアス端子ＢＡＮＫ（Ｘ）の放電が行なわれる。イネーブル信号ＥＸのローレベル遷移からリード制御信号ＲＤＣのローレベル遷移までの期間Ｄ２２の間、バンクバイアス端子ＢＡＮＫ（Ｘ）にバイアス電圧ＶＸが供給され、電圧供給の停止が遅延する。
【００９５】
第２実施形態の具体例では、バンクバイアス端子ＢＡＮＫ（Ｘ）に昇圧電圧ＶＸを供給する場合のスイッチ回路の構成例である。ワード線電圧スイッチ回路２２０乃至２２Ｎにおいては、負電圧のワード線電圧ＶＷＬ−を切り替える必要がある。この回路については図示していないが、ＭＯＳトランジスタの導電型をＰ型とＮ型とで逆転させると共に、接地電圧ＶＳＳに対する接続関係を電源電圧ＶＣＣに対する接続関係に逆転させることにより、負電圧を供給するスイッチ回路を構成することができる。この場合も、トランスファゲートＴ２、Ｔ３、およびラッチ回路を備えることにより、イネーブル信号ＥＸおよび放電制御信号ＣＨＧＤＮＸをリード制御信号ＲＤＣによりラッチ制御してやれば、バンクバイアス端子ＢＡＮＫ（Ｘ）への負電圧のバイアス電圧の供給タイミングを遅延させることができる。
【００９６】
以上、詳細に説明したように第１および第２実施形態によれば、データ読み出し動作において所定状態を示す制御信号ＡＴＤ、ＥＱ、ＬＴのうちの少なくとも１つの所定第１信号（リード制御信号ＲＤＣと総称）に基づいて、データ書き込み動作が制御される。具体的には、電圧放電部ＶＤ１におけるノアゲートＲ１、発信遅延部ＯＤ１、またはスイッチ遅延部ＳＤ２により、イネーブル信号ＥＸに対する、各種のバイアス電圧ＶＷＥ、ＶＷＬ＋／−、ＶＷＢの電圧遷移の実行応答を遅延させることができる。
【００９７】
ここで、データ読み出し動作とは第１動作状態の一例であり、センスアンプ１０８による微小電圧信号の読み出し状態が所定状態に当る。また、制御信号ＡＴＤ、ＥＱ、ＬＴのうちの少なくとも何れかの信号（リード制御信号ＲＤＣと総称）が所定第１信号の一例である。また、データ書き込み動作が、第２動作ステップ、またはシーケンス制御部による第２動作シーケンスの一例である。また、電圧放電部ＶＤ１におけるノアゲートＲ１、発信遅延部ＯＤ１、またはスイッチ遅延部ＳＤ２が応答遅延ステップまたは応答遅延部の一例である。また、各種のバイアス電圧ＶＷＥ、ＶＷＬ＋／−、ＶＷＢの電圧遷移が所定の状態遷移の一例である。また、イネーブル信号ＥＸの論理レベルの遷移が所定の状態遷移の指示の一例である。
【００９８】
また、読み出し時において、読み出された記憶データやリファレンスデータが微小信号であり、差動増幅される際の両者の電圧差が微小電圧である期間に、書き込み動作における大きな電圧遷移や電流遷移が行なわれることはない。微小信号の読み出し動作が、書き込み動作によるノイズに影響を受けることはなく、読み出し動作と書き込み動作とが相互に独立して行なわれる場合にも、安定した読み出し動作を行うことができる。
【００９９】
読み出し動作と書き込み動作とが同時に行なわれる場合、書き込み動作における電圧や電流の遷移タイミングを遅延させて読み出し動作へのノイズの影響を排除する。読み出し動作が遅延することはなく高速で安定した読み出し動作を確保することができる。更に、書き込み動作における遅延時間は、読み出し動作における微小信号の処理期間に限定することができる。長い書き込み時間に対する遅延時間は僅少であり、書き込み動作時間に占める遅延時間のオーバーヘッドは無視することができる。
【０１００】
図１２に、第３実施形態の半導体メモリの回路ブロック図を示す。第３実施形態では、バンクＡ、Ｂごとにスイッチ回路群３１Ａ、３１Ｂを備えると共に、ライト回路３２Ａ、３２Ｂ、およびリード回路３３Ａ、３３Ｂを備える構成である。バンクＢ、Ａごとに備えられるライト回路３２Ｂ、３２Ａ、またはスイッチ回路群３１Ｂ、３１Ａに対して、互いの他方のバンクＡ、Ｂに備えられているリード回路３３Ａ、３３Ｂからのリード制御信号ＲＤＣＡ、ＲＤＣＢが入力されている。
【０１０１】
リード制御信号ＲＤＣＡ、ＲＤＣＢがライト回路３２Ｂ、３２Ａにおける電圧発生回路に作用することにより、第１実施形態と同様に、バンクごとのデータ書き込み動作において生成されるバイアス電圧の電圧遷移のタイミングを遅延させることができる。また、リード制御信号ＲＤＣＡ、ＲＤＣＢがスイッチ回路群３１Ｂ、３１Ａに作用することにより、第２実施形態と同様に選択されたバンクへのバイアス電圧ＶＸの印加切り替えのタイミングを遅延させることができる。
【０１０２】
第３実施形態によれば、データ読み出し動作において微小電圧の記憶データが出力されるリード制御信号の活性化タイミングに、データ書き込み動作におけるバイアス電圧の電圧遷移が行なわれることはない。
【０１０３】
尚、第３実施形態では、２つのバンクＡ、Ｂについて、互いに他のバンクＢ、Ａに対してリード制御信号ＲＤＣＡ、ＲＤＣＢが入力されてデータ書き込み動作が制御される場合について示したが、３つ以上のバンクを備える半導体メモリについても同様な構成とすることができる。この場合、データ書き込み動作を制御するリード制御信号としては、データ書き込み動作が行なわれるバンクによるノイズの影響を最も受けるバンクからのリード制御信号であることが好ましい。ノイズの影響を受けるバンクが複数存在する場合には、これらのバンクからのリード制御信号の論理和信号とすることもできる。この他、ノイズ状況に応じてリード制御信号を適宜に組み合わせて制御することが可能である。
【０１０４】
図１３に示す第４実施形態は、状態遷移指示用のモード信号ＭＯＤＥを出力するモード制御部についての実施形態である。図１３中、▲１▼で示す部分は、状態遷移用発振回路ＴＤ４がリード制御信号ＲＤＣにより制御される。リード制御信号ＲＤＣに応じて遅延されて状態遷移用発振回路ＴＤ４からステート発振信号ＯＳＣ２が出力される。このステート発振信号ＯＳＣ２に基づいてステートマシン４１が動作する。状態遷移のタイミングを計時することによりモード信号ＭＯＤＥが出力される。ここで、状態遷移用発振回路ＴＤ４は計時遅延部を構成している。第１および第２具体例（図１４乃至図１７）に詳細に説明する。また、▲２▼で示す部分は、状態遷移用発振回路ＴＤ４からのステート発振信号ＯＳＣ２に基づいてステートマシン４１が制御される。ステートマシン４１からの出力信号は遅延付加回路ＤＡ４に入力され、リード制御信号ＲＤＣに応じて遅延を付加された上でモード信号ＭＯＤＥが出力される。ここで、遅延付加回路ＤＡ４は遅延付加部を構成している。第３具体例（図１８）に詳細に説明する。
【０１０５】
図１４に示す第４実施形態の第１具体例では、原ステート発振信号ＯＳＣ２−から伝播して出力されるステート発振信号ＯＳＣ２を、リード制御信号ＲＤＣにより発振周期単位で遅延制御する状態遷移用発振回路ＴＤ４の回路構成例である。
【０１０６】
原ステート発振信号ＯＳＣ２−がトランスファゲートＴ４を介してインバータゲートＩ１５、Ｉ１６で構成されるラッチ回路に取り込まれる。ラッチ回路からの反転出力信号はインバータゲートＩ１７を介して再反転されてステート発振信号ＯＳＣ２として出力される。トランスファゲートＴ４を構成しているＰＭＯＳ／ＮＭＯＳトランジスタの各ゲート端子には、インバータゲートＩ１３、Ｉ１４の各出力端子が接続されている。インバータゲートＩ１３、Ｉ１４はラッチ回路を構成している。
【０１０７】
また、トランスファゲートＴ４のＮＭＯＳトランジスタのゲート端子には、ＮＭＯＳトランジスタＮ５が接続される。ＮＭＯＳトランジスタＮ５はゲート端子に入力されているリード制御信号ＲＤＣにより接地電圧ＶＳＳとの間で導通制御される。トランスファゲートＴ４のＰＭＯＳトランジスタのゲート端子には、ＮＭＯＳトランジスタＮ６、Ｎ７が接続されている。ＮＭＯＳトランジスタＮ６はゲート端子が起動信号ＳＴＡにより制御され接地電圧ＶＳＳとの間で導通制御される。ＮＭＯＳトランジスタＮ７には、接地電圧ＶＳＳとの間にＮＭＯＳトランジスタＮ８、Ｎ９が並列接続されている。ＮＭＯＳトランジスタＮ７のゲート端子はインバータゲートＩ１８を介してリード制御信号ＲＤＣが反転されて入力されている。ＮＭＯＳトランジスタＮ８、Ｎ９の各ゲート端子には、各々パルス発生回路ＰＡ、ＰＢが接続されている。
【０１０８】
パルス発生回路ＰＡ、ＰＢは同一の回路構成であり、ナンドゲートからの出力信号がインバータゲートで反転されて正のパルスが出力される。各々のナンドゲートには、原ステート発振信号ＯＳＣ２−およびその反転遅延信号、原ステート発振信号ＯＳＣ２−の反転信号およびその反転遅延信号が入力される。パルス発生回路ＰＡは、原ステート発振信号ＯＳＣ２−の立ち上がりの状態遷移に対して正パルスを生成し、パルス発生回路ＰＢは、原ステート発振信号ＯＳＣ２−の立ち下がりの状態遷移に対して正パルスを生成する。
【０１０９】
次に回路動作について説明する。回路の起動により起動信号ＳＴＡがハイパルス信号となる。これにより、インバータゲートＩ１３、Ｉ１４のラッチ回路がセットされトランスファゲートＴ４が導通状態にセットされる。原ステート発振信号ＯＳＣ２−がそのままステート発振信号ＯＳＣ２として出力される定常状態が設定される。この状態が図１５に示された動作状態である。
【０１１０】
また、定常状態においてリード制御信号ＲＤＣがローレベルである場合には、ＮＭＯＳトランジスタＮ７が導通すると共に、原ステート発振信号ＯＳＣ２−の立ち上がり／立ち下がりの状態遷移で、パルス信号Ａ、Ｂが正パルスとなる。これによりＮＭＯＳトランジスタＮ８、Ｎ９が交互に導通して、ＮＭＯＳトランジスタＮ７を介してラッチ回路におけるインバータＩ１３の出力端子にローレベルを供給し続ける。この間、ＮＭＯＳトランジスタＮ５は非導通状態を維持する。従って、トランスファゲートＴ４は導通状態を維持する。
【０１１１】
原ステート発振信号ＯＳＣ２−の立ち上がり／立ち下がりの状態遷移を含んでリード制御信号ＲＤＣがハイレベルになると、パルス信号Ａ、Ｂがマスクされる。ＮＭＯＳトランジスタＮ７が非導通となると共に、ＮＭＯＳトランジスタＮ５が導通する。パルス信号Ａ、ＢによるインバータゲートＩ１３の出力端子へのローレベルの供給が遮断されながら、インバータゲートＩ１４の出力端子へのローレベルの供給が行なわれる。ラッチ回路にラッチされている信号が反転してトランスファゲートＴ４は非導通状態となる。これにより、原ステート発振信号ＯＳＣ２−の立ち上がり／立ち下がりの状態遷移が伝播することはなく、ステート発振信号ＯＳＣ２は、インバータゲートＩ１５、Ｉ１６によりラッチされている論理レベルに固定される。すなわち、状態遷移前の論理レベルが出力されることとなり、発振信号が間引かれることとなる。パルス信号Ａがマスクされるとステート発振信号ＯＳＣ２のハイレベル遷移が間引かれ、パルス信号Ｂがマスクされるとステート発振信号ＯＳＣ２のローレベル遷移が間引かれる。
【０１１２】
ステートマシン４１では、ステート発振信号ＯＳＣ２の発振回数を計数して状態遷移のタイミングを計時する。従って、ステート発振信号ＯＳＣ２における発振動作が間引かれることにより、ステート発振信号ＯＳＣ２の発振周期単位で状態遷移のタイミングを遅延させることができる。パルス信号Ａがマスクされると、ステート発振信号ＯＳＣ２のローレベル期間が１周期Ｄ４１の間継続し、パルス信号Ｂがマスクされると、ステート発振信号ＯＳＣ２のハイレベル期間が１周期Ｄ４２の間継続する。
【０１１３】
図１６に示す第４実施形態の第２具体例では、原ステート発振信号ＯＳＣ２−から伝播して出力されるステート発振信号ＯＳＣ２を、リード制御信号ＲＤＣの活性状態であるハイレベル期間の間、遅延制御する状態遷移用発振回路ＴＤ４の回路構成例である。
【０１１４】
第４実施形態の第１具体例（図１４）と同様に、原ステート発振信号ＯＳＣ２−からステート発振信号ＯＳＣ２への経路が、トランスファゲート、ラッチ回路、およびインバータゲートで構成されている。ここで、トランスファゲートへの制御信号は、第４実施形態の第１具体例（図１４）とは異なり、リード制御信号ＲＤＣにより行なわれる。リード制御信号ＲＤＣがハイレベルの期間に、トランスファゲートが非導通状態となる。ステート発振信号ＯＳＣ２の立ち上がり／立ち下がりの状態遷移のタイミングでリード制御信号ＲＤＣがハイレベルになる場合に状態遷移を遅延させる。
【０１１５】
第４実施形態の第２具体例の回路動作を図１７に示す。原ステート発振信号ＯＳＣ２−の立ち上がり／立ち下がりの状態遷移に先立ち、リード制御信号ＲＤＣがハイレベル遷移する。リード制御信号ＲＤＣのハイレベル期間では、トランスファゲートは非導通状態に維持されるので、ステート発振信号ＯＳＣ２はラッチ回路にラッチされている論理レベルに固定される。
【０１１６】
リード制御信号ＲＤＣがローレベル遷移すると、トランスファゲートが導通する。状態遷移後の原ステート発振信号ＯＳＣ２−がラッチ回路に取り込まれ、ステート発振信号ＯＳＣ２が反転する。原ステート発振信号ＯＳＣ２−の状態遷移からリード制御信号ＲＤＣのローレベル遷移までの期間Ｄ４３、Ｄ４４の間、ステート発振信号ＯＳＣ２の状態遷移のタイミングが遅延する。
【０１１７】
図１８に示す第４実施形態の第３具体例では、ステートマシン４１からの出力信号に対して、リード制御信号ＲＤＣの活性状態であるハイレベル期間の間、モード信号ＭＯＤＥを遅延制御する遅延付加回路ＤＡ４の回路構成例である。
【０１１８】
具体的な回路構成および回路動作については、第４実施形態の第２具体例（図１６、図１７）と同様であるので、ここでの説明は省略する。リード制御信号ＲＤＣがハイレベルの期間に、トランスファゲートが非導通状態となる。ステートマシン４１からの出力信号の状態遷移タイミングでリード制御信号ＲＤＣがハイレベルになる場合に状態遷移を遅延させる。
【０１１９】
以上、詳細に説明したように、第４実施形態の第１または第２具体例によれば、ステートマシン４１に対して、状態遷移用発振回路ＴＤ４により原ステート発振信号ＯＳＣ２−に対してステート発振信号ＯＳＣ２の供給タイミングを遅延させることができるので、ステートマシン４１により制御されるデータ書き込み動作における所定の電圧または電流遷移を遅延させることができる。
【０１２０】
ここで、ステートマシン４１とは、データ書き込み動作である第２動作シーケンスを制御する状態遷移指示ステップまたはシーケンス制御部の一例である。また、原ステート発振信号ＯＳＣ２−とは、遅延制御される前の計時情報の一例であり、ステート発振信号ＯＳＣ２とは、遅延制御された計時情報の一例である。計時ステップまたは計時部により原ステート発振信号ＯＳＣ２−が生成され、計時遅延ステップまたは計時遅延部によりステート発振信号ＯＳＣ２が生成される。状態遷移用発振回路ＴＤ４とは、計時ステップまたは計時部と計時遅延ステップまたは計時遅延部との両者を含んだ構成である。第１または第２具体例が計時遅延ステップまたは計時遅延部の一例である。
【０１２１】
また、第４実施形態の第３具体例によれば、遅延付加回路ＤＡ４により、ステートマシン４１からのモード信号ＭＯＤＥを遅延させることができる。
【０１２２】
ここで、遅延付加回路ＤＡ４とは、遅延付加ステップまたは遅延付加部の一例である。ステートマシン４１とは、データ書き込み動作である第２動作シーケンスを制御する状態遷移指示ステップまたはシーケンス制御部の一例である。モード信号ＭＯＤＥとは、状態遷移指示ステップからの所定の状態遷移の指示、またはシーケンス制御部からの少なくとも１つの所定制御信号である。
【０１２３】
また、読み出し時において、読み出された記憶データやリファレンスデータが微小信号であり、差動増幅される際の両者の電圧差が微小電圧である期間に、書き込み動作における大きな電圧遷移や電流遷移が行なわれることはない。微小信号の読み出し動作が、書き込み動作によるノイズに影響を受けることはなく、読み出し動作と書き込み動作とが相互に独立して行なわれる場合にも、安定した読み出し動作を行なうことができる。
【０１２４】
読み出し動作と書き込み動作とが同時に行なわれる場合、書き込み動作における電圧や電流の遷移タイミングを遅延させて読み出し動作へのノイズの影響を排除する。読み出し動作が遅延することはなく高速で安定した読み出し動作を確保することができる。更に、書き込み動作における遅延時間は、読み出し動作における微小信号の処理期間に限定することができる。長い書き込み時間に対して遅延時間は僅少であり、書き込み動作時間に占める遅延時間のオーバーヘッドは無視することができる。
【０１２５】
図１９に示す第５実施形態は、ウェイト時間設定回路５１により設定されている状態遷移タイミングを、リード制御信号ＲＤＣに応じて調整した上でモード信号ＭＯＤＥとして出力するステートマシンについての実施形態である。
【０１２６】
モードを設定するコマンド信号ＣＭＤと、ステート発振信号ＯＳＣ２とが入力されるウェイト時間設定回路５１からはタイミング信号が出力される。タイミング信号はウェイト時間調整回路ＷＡ５に入力され、モード信号ＭＯＤＥが出力される。ウェイト時間調整回路ＷＡ５のイネーブル端子（ＥＮ）にはリード制御信号ＲＤＣが入力されている。
【０１２７】
ウェイト時間設定回路５１では、コマンド信号ＣＭＤに応じて対応するタイミング信号が出力されるが、タイミング信号の出力タイミングは、予め定められているタイミングに従ってステート発振信号ＯＳＣ２を計時することにより行なわれる。
【０１２８】
ウェイト時間調整回路ＷＡ５では、イネーブル端子（ＥＮ）に入力されているリード制御信号ＲＤＣに応じて、入力されるタイミング信号に対するモード信号ＭＯＤＥの出力タイミングが設定される。すなわち、リード制御信号ＲＤＣがローレベルでありウェイト時間調整回路ＷＡ５が非活性化されている場合には、タイミングの調整は行なわれず、タイミング信号はそのままモード信号ＭＯＤＥとして出力される。リード制御信号ＲＤＣがハイレベルでありウェイト時間調整回路ＷＡ５が活性化されている場合には、タイミングの調整が行なわれた上でモード信号ＭＯＤＥが出力される。具体的には、タイミング信号に対して遅延が付加されてモード信号ＭＯＤＥが出力される。
【０１２９】
第５実施形態によれば、ウェイト時間調整回路ＷＡ５では、リード制御信号ＲＤＣに応じて、入力されるタイミング信号に対して所定の遅延が付加される。モード信号ＭＯＤＥの遷移タイミングが遅延することにより状態遷移を遅延させることができる。ステートマシンから出力されるモード信号ＭＯＤＥの遅延により、データ書き込み動作における所定の電圧または電流遷移を遅延させることができる。
【０１３０】
ここで、ウェイト時間調整回路ＷＡ５とは設定時間調整部の一例である。また、ウェイト時間設定回路５１とは、状態遷移までの所定時間または所定動作シーケンスの設定時間を設定する回路の一例である。
【０１３１】
また、読み出し時において、読み出された記憶データやリファレンスデータが微小信号であり、差動増幅される際の両者の電圧差が微小電圧である期間に、書き込み動作における大きな電圧遷移や電流遷移が行なわれることはない。微小信号の読み出し動作が、書き込み動作によるノイズに影響を受けることはなく、読み出し動作と書き込み動作とが相互に独立して行なわれる場合にも、安定した読み出し動作を行なうことができる。
【０１３２】
読み出し動作と書き込み動作とが同時に行なわれる場合、書き込み動作における電圧や電流の遷移タイミングを遅延させて読み出し動作へのノイズの影響を排除する。読み出し動作が遅延することはなく高速で安定した読み出し動作を確保することができる。更に、書き込み動作における遅延時間は、読み出し動作における微小信号の処理期間に限定することができる。長い書き込み時間に対して遅延時間は僅少であり、書き込み動作時間に占める遅延時間のオーバーヘッドは無視することができる。
【０１３３】
尚、第５実施形態では、ウェイト時間調整回路ＷＡ５において付加される遅延時間の設定については特に明記されていないが、予め設定された固定時間とすることができる他、外部から書き換え可能な回路構成とすることもできる。書き換え可能な回路としては、複数のヒューズを備えておき、切断・未切断の別により時間設定をする方式、フリップフロップ等で構成されたレジスタ等に書き込む方式、ＲＡＭやフラッシュメモリ等の記憶素子に書き込む方式等、データの書き換え、記憶のできる回路方式であれば適宜に選択することができる。
【０１３４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、不揮発性メモリについて説明したが、本発明はこれに限定されるものではなく、相互に独立して動作する複数の動作モードを有する半導体メモリについても同様に適用することができる。例えば、外部とのデータ入出力動作と内部で独立して行われるリフレッシュ動作とを備える半導体メモリについて、互いに微小信号動作を行なうタイミングと大きな電圧または電流振幅が行なわれる動作とが存在する場合に適用できる。この場合の例として、微小信号動作とは記憶セルから読み出されたデータの差動増幅動作であり、大きな振幅動作とは、ワード線の駆動動作、外部とのデータ入出力動作等が考えられる。
【０１３５】
また、本実施形態では、正電圧のバイアス電圧を昇圧電圧であるとして説明したが、本発明はこれに限定されるものではない。電源電圧ＶＣＣとして内部降圧電圧を使用する場合には、昇圧電圧に代えて降圧される前の外部電圧を使用する構成とすることもできる。
【０１３６】
（付記１）　第１動作シーケンスに従い実行される第１動作ステップと、
第２動作シーケンスに従い、前記第１動作ステップとは独立して実行される第２動作ステップとを有する半導体記憶装置の制御方法であって、
前記第１動作シーケンスにおける所定の第１動作状態に基づき、前記第２動作シーケンスの指示に従い前記第２動作ステップで実行される所定の状態遷移を遅延する制御ステップを有することを特徴とする半導体記憶装置の制御方法。
（付記２）前記制御ステップにより遅延する前記所定の状態遷移とは、前記第２動作ステップの開始、終了、および前記第２動作ステップ内における状態切り替わりのうちの少なくとも何れか１つであることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記３）　前記所定の第１動作状態とは、微小信号による動作状態であり、
前記所定の状態遷移とは、前記微小信号による動作状態に対してノイズ源となる電圧遷移または電流遷移であることを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記４）　前記制御ステップは、前記所定の第１動作状態に基づき、前記第２動作シーケンスによる前記所定の状態遷移の指示に対して応答を遅延する応答遅延ステップを有することを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記５）　前記第２動作ステップは、電圧生成ステップまたは電流生成ステップの少なくとも何れか一方を有し、
前記応答遅延ステップにより、前記電圧生成ステップまたは前記電流生成ステップにおいて、電圧または電流の非出力状態から出力状態への切り替わり、または出力状態から非出力状態への切り替わりが遅延することを特徴とする付記４に記載の半導体記憶装置の制御方法。
（付記６）　前記第２動作ステップは、電圧生成ステップまたは電流生成ステップの少なくとも何れか一方を有し、
前記応答遅延ステップにより、前記電圧生成ステップまたは前記電流生成ステップにおいて、電圧または電流の生成開始または生成停止が遅延することを特徴とする付記４に記載の半導体記憶装置の制御方法。
（付記７）　前記第２動作ステップは、経路形成ステップを有し、
前記応答遅延ステップにより、前記経路形成ステップにおいて、信号経路の非確立状態から確立状態への切り替わり、または確立状態から非確立状態への切り替わりが遅延することを特徴とする付記４に記載の半導体記憶装置の制御方法。
（付記８）　前記第２動作ステップは、
前記第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップと、
前記状態遷移指示ステップに対して計時情報を供給する計時ステップとを有し、
前記制御ステップは、前記所定の第１動作状態に基づき、前記計時情報を供給するタイミングを遅延する計時遅延ステップを有することを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記９）　前記計時ステップは、基本時間を１単位として前記計時情報を供給する基本計時ステップを有し、
前記計時遅延ステップにより、前記基本計時ステップにおける前記基本時間の計時が停止または遅延することを特徴とする付記８に記載の半導体記憶装置の制御方法。
（付記１０）　前記計時の停止は、前記基本時間の単位で行なわれることを特徴とする付記９に記載の半導体記憶装置の制御方法。
（付記１１）　前記計時の遅延は、前記所定の第１動作状態に応じた時間で行なわれることを特徴とする付記９に記載の半導体記憶装置の制御方法。
（付記１２）　前記第２動作ステップは、前記第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップを有し、
前記制御ステップは、前記所定の第１動作状態に基づき、前記所定の状態遷移の指示を遅延する遅延付加ステップを有することを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記１３）　前記第２動作ステップは、前記第２動作シーケンスに従い所定時間ごとに状態遷移の指示を行なう状態遷移指示ステップを有し、
前記制御ステップは、前記所定の第１動作状態に基づき、前記状態遷移指示ステップにおける前記所定時間を伸長させる設定時間調整ステップを有することを特徴とする付記１に記載の半導体記憶装置の制御方法。
（付記１４）　記憶セルとして、電気的に書き換え可能な不揮発性記憶セルを備えることを特徴とする付記１乃至１３の少なくとも何れか１項に記載の半導体記憶装置の制御方法。
（付記１５）　前記第１動作ステップは、データ読み出し動作ステップであり、前記第２動作ステップは、データ書き込み動作ステップであることを特徴とする付記１４に記載の半導体記憶装置の制御方法。
（付記１６）　前記データ書き込み動作ステップは、データプログラムステップまたはデータ消去ステップであることを特徴とする付記１５に記載の半導体記憶装置の制御方法。
（付記１７）　第１動作シーケンスに応じて、第１動作のための少なくとも１つの第１信号を出力する第１回路と、
第２動作シーケンスに応じて、前記第１動作とは独立して動作する第２動作のための少なくとも１つの第２信号を出力する第２回路とを備え、
前記第２回路は、前記第１信号のうちの少なくとも１つの所定第１信号に基づき制御され、前記第２信号のうちの少なくとも１つの所定第２信号の出力が遅延することを特徴とする半導体記憶装置。
（付記１８）　前記所定第２信号は、前記第２動作の開始時、終了時、および前記第２動作シーケンスによる動作切り替わり時のうちの少なくとも何れかのタイミングにおいて出力される信号であることを特徴とする付記１７に記載の半導体記憶装置。
（付記１９）　前記所定第１信号は、前記第１動作における微小信号動作での信号であり、
前記所定第２信号は、前記微小信号動作に対してノイズ源となる電圧遷移または電流遷移を伴う信号であることを特徴とする付記１７に記載の半導体記憶装置。
（付記２０）　前記第２回路は、
前記第２動作シーケンスを制御するシーケンス制御部と、
前記シーケンス制御部からの少なくとも１つの制御信号に基づき、前記少なくとも１つの第２信号を出力する信号出力部と、
前記少なくとも１つの所定第１信号に基づき、前記信号出力部における前記制御信号のうちの少なくとも１つの所定制御信号に対する前記少なくとも１つの所定第２信号の出力応答を遅延する応答遅延部とを備えることを特徴とする付記１７に記載の半導体記憶装置。
（付記２１）　前記信号出力部は、電圧発生回路または電流発生回路を備え、
前記応答遅延部により、電圧または電流の非出力状態から出力状態への切り替わり、または出力状態から非出力状態への切り替わりが遅延することを特徴とする付記２０に記載の半導体記憶装置。
（付記２２）　前記信号出力部は、電圧発生回路または電流発生回路を備え、
前記応答遅延部により、前記電圧発生回路または前記電流発生回路の回路動作の開始または回路動作の停止が遅延することを特徴とする付記２０に記載の半導体記憶装置。
（付記２３）　前記信号出力部は、スイッチ回路を備え、
前記応答遅延部により、前記スイッチ回路の開閉の切り替わりタイミングが遅延することを特徴とする付記２０に記載の半導体記憶装置。
（付記２４）　前記第２回路は、
前記第２動作シーケンスを制御するシーケンス制御部と、
前記シーケンス制御部に対して計時情報を供給する計時部と、
前記少なくとも１つの所定第１信号に基づき、前記計時部における計時動作を遅延する計時遅延部とを備えることを特徴とする付記１７に記載の半導体記憶装置。
（付記２５）　前記計時部は、所定周期の発振信号を出力する発振部を備え、
前記計時遅延部により、発振動作の停止または前記発振信号の周期の伸長が行なわれることを特徴とする付記２４に記載の半導体記憶装置。
（付記２６）　前記発振動作の停止とは、前記発振信号における信号遷移の禁止であることを特徴とする付記２５に記載の半導体記憶装置。
（付記２７）　前記発振信号の周期の伸長とは、前記少なくとも１つの所定第１信号の活性化時間に応じた時間の伸長であることを特徴とする付記２５に記載の半導体記憶装置。
（付記２８）　前記第２回路は、
前記第２動作シーケンスを制御するシーケンス制御部と、
前記少なくとも１つの所定第１信号に基づき、前記シーケンス制御部から出力される少なくとも１つの所定制御信号を遅延する遅延付加部とを備えることを特徴とする付記１７に記載の半導体記憶装置。
（付記２９）　前記第２回路は、
前記第２動作シーケンスを制御するシーケンス制御部と、
前記少なくとも１つの所定第１信号に基づき、前記第２動作シーケンスにおける所定動作シーケンスの設定時間を伸長する設定時間調整部とを備えることを特徴とする付記１７に記載の半導体記憶装置。
（付記３０）　記憶セルとして、電気的に書き換え可能な不揮発性記憶セルを備えることを特徴とする付記１７乃至２９の少なくとも何れか１項に記載の半導体記憶装置。
（付記３１）　前記第１動作は、データ読み出し動作であり、
前記第２動作は、データ書き込み動作であることを特徴とする付記３０に記載の半導体記憶装置。
（付記３２）　前記データ書き込み動作は、データプログラム動作またはデータ消去動作であることを特徴とする付記３１に記載の半導体記憶装置。
【０１３７】
【発明の効果】
本発明によれば、相互に独立して動作する複数の動作モードを有する半導体記憶装置において、ノイズの影響を排除したい動作を含む動作モードにより、ノイズ源となる動作を含む動作モードを制御することができる半導体記憶装置の制御方法、および半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１原理図である。
【図２】本発明の第２原理図である。
【図３】本発明の第３原理図である。
【図４】第１実施形態の半導体メモリの回路ブロック図である。
【図５】第１実施形態の第１具体例の回路図である。
【図６】第１実施形態の第１具体例の動作波形図である。
【図７】第１実施形態の第２具体例の回路図である。
【図８】第１実施形態の第２具体例の動作波形図である。
【図９】第２実施形態の半導体メモリの回路ブロック図である。
【図１０】第２実施形態の具体例の回路図である。
【図１１】第２実施形態の具体例の動作波形図である。
【図１２】第３実施形態の半導体メモリの回路ブロック図である。
【図１３】第４実施形態の半導体メモリにおけるモード制御部を示す回路ブロック図である。
【図１４】第４実施形態の第１具体例の回路図である。
【図１５】第４実施形態の第１具体例の動作波形図である。
【図１６】第４実施形態の第２具体例の回路図である。
【図１７】第４実施形態の第２具体例の動作波形図である。
【図１８】第４実施形態の第３具体例の回路図である。
【図１９】第５実施形態の半導体メモリにおけるステートマシンを示す回路ブロック図である。
【図２０】従来技術の半導体メモリの回路ブロック図である。
【図２１】各ファンクションモードの動作波形図である。
【符号の説明】
１　　　　　　　　　　　　　　　　　第１動作部
２　　　　　　　　　　　　　　　　　第２動作部
３　　　　　　　　　　　　　　　　　記憶セルアレイ
４　　　　　　　　　　　　　　　　　信号出力部
５　　　　　　　　　　　　　　　　　モード制御部
６　　　　　　　　　　　　　　　　　計時部
７　　　　　　　　　　　　　　　　　ステートマシン
１１０乃至１１Ｎ、２１０乃至２１Ｎ　ウェル電圧スイッチ回路
１２０乃至１２Ｎ、２２０乃至２２Ｎ　ワード線電圧スイッチ回路
１３０乃至１３Ｎ、２３０乃至２３Ｎ　ライトビット線スイッチ回路
１４０乃至１４Ｎ　　　　　　　　　　リードビット線スイッチ回路
１６、２６　　　　　　　　　　　　　電圧発生回路
１７　　　　　　　　　　　　　　　　リード制御回路
３１Ａ、３１Ｂ　　　　　　　　　　　スイッチ回路群
３２Ａ、３２Ｂ　　　　　　　　　　　ライト回路
３３Ａ、３３Ｂ　　　　　　　　　　　リード回路
４１　　　　　　　　　　　　　　　　ステートマシン
５１　　　　　　　　　　　　　　　　ウェイト時間設定回路
１０５　　　　　　　　　　　　　　　ライト制御回路
１０８　　　　　　　　　　　　　　　センスアンプ
１０９　　　　　　　　　　　　　　　リファレンスセル
ＢＡＮＫ（Ｘ）　　　　　　　　　　　バンクバイアス端子
ＤＡ４　　　　　　　　　　　　　　　遅延付加回路
ＯＤ１　　　　　　　　　　　　　　　発信遅延部
ＰＡ、ＰＢ　　　　　　　　　　　　　パルス発生回路
ＳＤ２　　　　　　　　　　　　　　　スイッチ遅延部
ＴＤ４　　　　　　　　　　　　　　　状態遷移用発振回路
ＶＣ２　　　　　　　　　　　　　　　電圧充電部
ＶＤ１　　　　　　　　　　　　　　　電圧放電部
ＶＤ２　　　　　　　　　　　　　　　放電制御回路
ＶＧ１　　　　　　　　　　　　　　　電圧発生部
ＷＡ５　　　　　　　　　　　　　　　ウェイト時間調整回路
ＥＸ、ＥｎＸ　　　　　　　　　　　　イネーブル信号
ＭＯＤＥ　　　　　　　　　　　　　　モード信号
ＯＳＣ２−　　　　　　　　　　　　　原ステート発振信号
ＯＳＣ２　　　　　　　　　　　　　　ステート発振信号
ＲＤＣ、ＲＤＣＡ、ＲＤＣＢ　　　　　リード制御信号
ＯＳＣＰＭＰ　　　　　　　　　　　　チャージポンプ用発振信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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