(57)【要約】【課題】近年のシステムＬＳＩにおいては、システム側の要求の応じて１チップ上に容量およびビット幅の異なるＲＡＭが複数個搭載されるようになってきた。しかしながら複数のＲＡＭを検査する場合、ＲＡＭ毎に専用端子を用意したとしても容量が異なるＲＡＭに対しては、内部Ｘ、Ｙアドレス割り付けが異なるため同一のテストパターン（例えばＨＡＬＦ−ＭＡＲＣＨ）で検査することはできず、同一容量ＲＡＭ毎にグループ化して検査しなければならず、検査時間の増大を招いていた。【解決手段】ＲＡＭ制御信号として、外部アドレス信号とテスト専用アドレス信号とを設け、後者の場合、１チップ内における最大容量のＲＡＭ３　のＸ，Ｙアドレス数と他のＲＡＭ４，５　も同じにして、各ＲＡＭ３〜５のＸ，Ｙアドレス割り付けを同一にする。【選択図】図１
2004071020.tif 000002
【特許請求の範囲】
【請求項１】
同一基板上にメモリ空間の異なる複数のＲＡＭ　と、各々のＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一する手段とを備えた半導体記憶装置。
【請求項２】
同一基板上にメモリ空間の異なる複数のＲＡＭ　と、通常使用時のアドレス空間の割り付けとは別に、テスト時のアドレス空間の割り付けについて、各々の前記ＲＡＭのアドレス信号数を前記アドレス空間の大きなアドレス信号数にすべて統一する手段とを備えた半導体記憶装置。
【請求項３】
同一基板上に設けたメモリ空間の異なる複数のＲＡＭ　と、前記メモリ空間の違いに応じて外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段とを備え、前記手段により各々の前記ＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一可能とすることを特徴とする半導体記憶装置。
【請求項４】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、外部入力アドレス信号が内部アドレス信号となる前の位置に設けられる請求項３記載の半導体記記憶装置。
【請求項５】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、外部入力アドレス信号が内部アドレス信号となった後の位置に設けられる請求項３記載の半導体記憶装置。
【請求項６】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、物理的もしくは電気的手段である請求項３記載の半導体記憶装置。
【請求項７】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、あるアドレスの接続を変更することにより、そのアドレスの上位アドレスまたは下位アドレスがすべてシフトするアドレスシフト手段を有する請求項６記載の半導体記憶装置。
【請求項８】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、外部入力アドレスとチップ内部入力アドレスが所望の接続になるまでアドレス接続を上位または下位にシフトするアドレスシフト手段を備える請求項６記載の半導体記憶装置。
【請求項９】
外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、信号により制御されるスイッチにより構成した請求項６記載の半導体記憶装置。
【請求項１０】
スイッチを制御する信号の制御には、メモリ空間の違いを認識することができる外部もしくは内部信号を用いる請求項９記載の半導体記憶装置。
【請求項１１】
アドレスシフト手段は、外部入力アドレスとの接続が切り離されたチップ内部入力アドレスを、ＨｉｇｈまたはＬｏｗに固定する手段を備える請求項７または請求項８記載の半導体記憶装置。
【請求項１２】
同一基板上に設けたメモリ空間の異なる複数のＲＡＭ　と、この複数のＲＡＭ　を一括検査する際に異なるメモリ空間に同一の割り付けを行う手段と、各々のＲＡＭへのアクセスを前記メモリ空間の違いに応じて中止する手段を備えた半導体記憶装置。
【請求項１３】
同一基板上にメモリ空間の異なる複数のＲＡＭ　を有する半導体記憶装置の検査方法であって、各々のＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一し、全ＲＡＭ　を一括検査することを特徴とする半導体記憶装置の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、同一基板上、例えば同一シリコン上でメモリ空間が異なる複数のＲＡＭ　を有する半導体記憶装置および検査方法に関し、詳しくは並列検査を可能にする回路構成に関するものである。
【０００２】
【従来の技術】
近年のシステムＬＳＩにおいては、システム側の要求に応じて例えば１チップ上に容量およびビット幅の異なるＲＡＭが複数個搭載されるなど、同一シリコン上に複数のＲＡＭが搭載されるようになってきた。このような複数ＲＡＭを搭載するシステムＬＳＩを生産する上での、大きな課題のひとつとして挙げられるのが、ＲＡＭの検査時間が増大するという点である。
【０００３】
特にテスト用Ｉ／Ｏバス、アドレス及びコントロール信号を共通化し、チップセレクト信号にて、各ＲＡＭへのアクセスを制御する仕様のＲＡＭにおいては通常、各ＲＡＭ毎に検査を行うシリアル検査方式しか対応が取れず、この場合ＲＡＭ搭載数に応じて総検査時間が増大してしまう。
【０００４】
そこで検査時間短縮を考慮する場合、ＲＡＭ毎に各々のＲＡＭ専用Ｉ／Ｏバス、アドレスおよびコントロール信号を設けることにより、メモリ空間が同一なＲＡＭに関しては、テスタによるパラレル検査が可能な環境を提供することができる。これにより検査時間短縮ができ、生産性を高めることができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、メモリ空間が異なるＲＡＭの場合には各ＲＡＭのパラレル検査はできない。それは現状の一般的なメモリテスタの使用方法においては、メモリ空間をアクセスするためにメモリのロウ方向及びコラム方向にＸ　、Ｙアドレスを割り付け、テストパターンを発生させる。そのためメモリ空間が異なるＲＡＭの場合、メモリのロウ構成及びコラム構成が異なるため、同一のＸ　、Ｙ　アドレスが割り付けられず、同一のテストパターン（例えばＨＡＬＦ−ＭＡＲＣＨ）で検査することはできないからである。
【０００６】
そこで複数個のＲＡＭを搭載し、かつメモリ空間が異なるＲＡＭが存在した場合には同一のメモリ空間を有するＲＡＭ毎にグループ化を行い、そのグループ単位でパラレル検査を行う必要があり、検査時間の増大を招くという技術的課題を有していた。
【０００７】
本発明は上記従来の問題を解決するもので、同一シリコン上に異なるメモリ空間を有するＲＡＭが複数個搭載されていても、全ＲＡＭを同時にパラレル検査することが可能な半導体記憶装置およびその検査方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、同一基板上にメモリ空間の異なる複数のＲＡＭ　と、各々のＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一する手段とを備えたものである。
【０００９】
請求項１記載の半導体記憶装置によれば、例えばアドレスノンマルチプレクス方式を使用したＲＡＭで、例えば同一シリコン上のメモリ空間の異なるメモリを一括で検査する場合、外部入力アドレス数はアドレス空間の大きなアドレス入力数にすべて統一するという構成を有しているため、同一シリコン上に全メモリに対して最大アドレス空間メモリのロウおよびコラムを割り当て、さらに実際に使用しないアドレスについては、仮想的なメモリ空間として割り当てることにより、アドレスノンマルチプレクス方式のＲＡＭであっても、メモリ空間のロウ、コラムを同一にすることができ、同一のテストパターンで検査することができるので、各ＲＡＭのパラレル検査を可能にすることができる。
【００１０】
以上のように、容量が異なるＲＡＭに対してロウとコラムのアドレス割付を同一にする構成をとることで、容量が異なるＲＡＭにおいてもパラレル検査を実現することができ、検査時間の短縮に大きく寄与することができる。
【００１１】
請求項２記載の半導体記憶装置は、同一基板上にメモリ空間の異なる複数のＲＡＭ　と、通常使用時のアドレス空間の割り付けとは別に、テスト時のアドレス空間の割り付けについて、各々の前記ＲＡＭのアドレス信号数を前記アドレス空間の大きなアドレス信号数にすべて統一する手段とを備えたものである。
【００１２】
請求項２記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００１３】
請求項３記載の半導体記憶装置は、同一基板上に設けたメモリ空間の異なる複数のＲＡＭ　と、メモリ空間の違いに応じて外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段とを備え、手段により各々のＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一可能とすることを特徴とするものである。
【００１４】
請求項３記載の半導体記憶装置によれば、請求項１と同様な効果のほか、メモリ空間の違いに応じて、外部入力アドレス信号と、チップ内部入力アドレス信号のアドレス接続を変更できる手段を備えることにより、制御外部入力アドレスと内部入力アドレスの接続を切り替えることが可能になり、メモリ空間のロウおよびコラムの割り付け変更が容易になる。
【００１５】
請求項４記載の半導体記憶装置は、請求項３において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、外部入力アドレス信号が内部アドレス信号となる前の位置に設けられるものである。
【００１６】
請求項４記載の半導体記憶装置によれば、請求項３と同様な効果がある。
【００１７】
請求項５記載の半導体記憶装置は、請求項３において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、外部入力アドレス信号が内部アドレス信号となった後の位置に設けられるものである。
【００１８】
請求項５記載の半導体記憶装置によれば、請求項３と同様な効果がある。
【００１９】
請求項６記載の半導体記憶装置は、請求項３において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段は、物理的もしくは電気的手段である。
【００２０】
請求項６記載の半導体記憶装置によれば、請求項３と同様な効果がある。
【００２１】
請求項７記載の半導体記憶装置は、請求項６において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、あるアドレスの接続を変更することにより、そのアドレスの上位アドレスまたは下位アドレスがすべてシフトするアドレスシフト手段を有するものである。
【００２２】
請求項７記載の半導体記憶装置によれば、請求項６と同様な効果のほか、特定のアドレスの接続を変更することにより、そのアドレスの上位または下位アドレスがシフトするという構成を有していることによって、特定のアドレスから接続のシフトが可能となりメモリ空間のロウおよびコラムの割り付け変更が容易になる。
【００２３】
請求項８記載の半導体記憶装置は、請求項６において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、外部入力アドレスとチップ内部入力アドレスが所望の接続になるまでアドレス接続を上位または下位にシフトするアドレスシフト手段を備えるものである。
【００２４】
請求項８記載の半導体記憶装置によれば、請求項７と同様な効果がある。
【００２５】
請求項９記載の半導体記憶装置は、請求項６において、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が電気的手段であって、信号により制御されるスイッチにより構成したものである。
【００２６】
請求項９記載の半導体記憶装置によれば、請求項６と同様な効果がある。
【００２７】
請求項１０記載の半導体記憶装置は、請求項９において、スイッチを制御する信号の制御には、メモリ空間の違いを認識することができる外部もしくは内部信号を用いるものである。
【００２８】
請求項１０記載の半導体記憶装置によれば、請求項９と同様な効果がある。
【００２９】
請求項１１記載の半導体記憶装置は、請求項７または請求項８において、アドレスシフト手段は、外部入力アドレスとの接続が切り離されたチップ内部入力アドレスを、ＨｉｇｈまたはＬｏｗに固定する手段を備えるものである。
【００３０】
請求項１１記載の半導体記憶装置によれば、請求項７または請求項８と同様な効果がある。
【００３１】
請求項１２記載の半導体記憶装置は、同一基板上に設けたメモリ空間の異なる複数のＲＡＭ　と、この複数のＲＡＭ　を一括検査する際に異なるメモリ空間に同一の割り付けを行う手段と、各々のＲＡＭへのアクセスをメモリ空間の違いに応じて中止する手段を備えたものである。
【００３２】
請求項１２記載の半導体記憶装置によれば、異なるメモリ空間に同一のロウ及びコラムの割り付けを行った場合、仮想メモリ空間にアクセスしたときはメモリ一連の動作を行わないため、従来、仮想メモリ空間にアクセスした場合でも、メモリアクセス動作を行うため意図せずメモリデータが書き換わってしまっていたが、これを回避することができる。
【００３３】
請求項１３記載の半導体記憶装置の検査方法は、同一基板上にメモリ空間の異なる複数のＲＡＭ　を有するアドレスノンマルチプレクス方式の半導体記憶装置の検査方法であって、各々のＲＡＭのアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一し、全ＲＡＭ　を一括検査することを特徴とするものである。
【００３４】
請求項１３記載の半導体記憶装置の検査方法によれば、請求項１と同様な効果がある。
【００３５】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３６】
図１は本発明の第１の実施形態における概略図を示すものである。１は、メモリを混載したメモリ混載システムＬＳＩであり、２はアドレスをマルチプレクスしないアドレスノンマルチプレクス方式のＲＡＭへの入力アドレスＡ０〜２１である。アドレスノンマルチプレクス方式はアドレス信号のみを１サイクルにて実行する方法であり、ＳＲＡＭ等で用いられている。３はアドレスノンマルチプレクス方式のＲＡＭでメモリ容量４Ｍｂで、使用アドレス全２２ｂｉｔの割り付けがロウ側Ａ０〜１１の計１２ｂｉｔ、コラム側Ａ１２〜２１の計１０ｂｉｔであるＲＡＭであり、４はアドレスノンマルチプレクス方式のＲＡＭでメモリ容量１Ｍｂであり、使用アドレス２０ｂｉｔの割り付けがロウ側Ａ０〜１０の計１１ｂｉｔ、コラム側９ｂｉｔの割り付けがＡ１２〜２０であるＲＡＭであり、５はアドレスノンマルチプレクス方式のＲＡＭでメモリ容量０．５Ｍｂで、使用アドレス１９ｂｉｔの割り付けがロウ側Ａ０〜９の計１０ｂｉｔ、コラム側９ｂｉｔの割り付けがＡ１２〜２０であるＲＡＭから構成されている。
【００３７】
すなわち、この半導体記憶装置は、アドレスノンマルチプレクス方式であって、同一基板上にメモリ空間の異なる複数のＲＡＭ　３〜５と、各々のＲＡＭ３〜５のアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一する手段を備えたものである。
【００３８】
具体的にはＲＡＭ制御信号として、外部アドレス信号とテスト専用アドレス信号とを設け、テスト専用アドレス信号を１チップ内における最大容量のＲＡＭ３　のＸ，Ｙアドレス数と他のＲＡＭ４，５　も同じにして、各ＲＡＭ３〜５のＸ，Ｙアドレス割り付けを同一にする。
【００３９】
そして、検査方法は全ＲＡＭ　３〜５を一括検査する。
【００４０】
以上のような構成にすることにより、各ＲＡＭのロウとコラムのアドレスの割り付けを同一にすることができる。ここで最大アドレス空間を持つ、３の４Ｍｂ　　ＲＡＭのアドレッシングに合わせて、ロウ方向のインクリメント後、コラム方向のインクリメントし、リード／ライトを行うスキャンテストパターンを４Ｍｂ、１Ｍｂ、０．５ＭｂのＲＡＭともに同時に実行した場合、Ａ１０＝１のアドレス空間アクセス時にはＡ１０は０．５ＭｂのＲＡＭのアドレス空間に割り付けられていないため０．５ＭｂのＲＡＭは、この場合Ａ１０＝０のアドレス空間を再度アクセスすることとなる。Ａ１１＝１の場合にも同様に１Ｍｂ、０．５ＭｂはＡ１１＝０のアドレス空間をアクセスすることになり、データの破壊等はおこさない。
【００４１】
よって、通常のスキャンパターンにおいては上記構成により異容量のＲＡＭのパラレル検査が可能となり、同一のテストパターンで検査することができる。そして検査時に全ＲＡＭ　の一括検査を行うことによって、従来各容量グループ数により検査時間が増大していたものを、容量グループ数に依存しない検査フローを提供でき、検査時短効果を大きくできる。
【００４２】
図２は本発明の第２の実施形態における概略図を示すものである。１は、メモリを混載したメモリ混載システムＬＳＩであり、６はノンマルチプレクサ方式のＲＡＭへのテスト用外部入力アドレスＰＡ０〜２１であり、７は各ＲＡＭとデータのやり取りを行うＬＯＧＩＣ回路（ロジック回路）であり、８はＬＯＧＩＣ回路７からＲＡＭへアクセスするための、ノンマルチプレクサ方式ＲＡＭへのノーマル用入力アドレスＡ０〜２１であり、３はアドレスノンマルチプレクス方式のＲＡＭでメモリ容量４Ｍｂで、使用アドレス全２２ｂｉｔの割り付けがノーマル用アドレスがロウ側Ａ０〜１１の計１２ｂｉｔ、コラム側Ａ１２〜２１の計１０ｂｉｔであり、テスト用アドレスも同様にロウ側ＰＡ０〜１１の計１２ｂｉｔ、コラム側ＰＡ１２〜２１の計１０ｂｉｔ　ＲＡＭであり、４はアドレスノンマルチプレクス方式のＲＡＭでメモリ容量１Ｍｂであり、テスト用アドレス２０ｂｉｔの割り付けが第１の実施の形態と同様にロウ側ＰＡ０〜１０の計１１ｂｉｔ、、コラム側９ｂｉｔの割り付けがＰＡ１２〜２０であるＲＡＭで、ノーマル用アドレス２０ｂｉｔの割り付けがロウ側Ａ０〜１０の計１１ｂｉｔ、コラム側９ｂｉｔの割り付けがＡ１１〜１９であるＲＡＭであり、５はアドレスノンマルチプレクス方式のＲＡＭでメモリ容量０．５Ｍｂで、テスト用アドレス１９ｂｉｔの割り付けが第１の実施の形態と同様にロウ側ＰＡ０〜９の計１０ｂｉｔ、コラム側９ｂｉｔの割り付けがＰＡ１２〜２０であるＲＡＭで、ノーマル用アドレス１９ｂｉｔの割り付けがロウ側Ａ０〜９の計１０ｂｉｔ、コラム側９ｂｉｔの割り付けがＡ１０〜１８であるＲＡＭから構成されている。
【００４３】
すなわち、この半導体記憶装置は、アドレスノンマルチプレクス方式であって、同一基板上にメモリ空間の異なる複数のＲＡＭ　３〜５と、通常使用時のアドレス空間の割り付けとは別に、テスト時のアドレス空間の割り付けについて、各々のＲＡＭ３〜５のアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一する手段を備えたものである。
【００４４】
以上のような構成にすることにより、テスト時には各マクロのパラレル検査が実現が可能となる。一方、通常動作時にはＬＯＧＩＣ回路７によるＲＡＭアクセスは、連続したアドレス信号で行うことができるため、ＲＡＭの使い勝手を損なうことはなく、テスト時間短縮を図ることが可能となる。
【００４５】
図３は本発明の第３の実施形態における概略図を示すものであり、４はアドレスノンマルチプレクス方式のＲＡＭでメモリ容量１Ｍｂであり、テスト用内部入力アドレス９（ＩＰＡ０　〜１９）の２０ｂｉｔの割り付けがロウ側ＩＰＡ０　〜１０の計１１ｂｉｔ、コラム側９ｂｉｔの割り付けがＩＰＡ１２　〜２０とアドレスが連続しているＲＡＭで、ノーマル用アドレス２０ｂｉｔの割り付けがロウ側Ａ０〜１０の計１１ｂｉｔ、コラム側９ｂｉｔの割り付けがＡ１１〜１９であるＲＡＭである。６は、テスト用外部入力アドレスＰＡ０〜２１で、１０はテスト用内部入力アドレス９とテスト用外部入力アドレス６との接続関係、ＰＡ０〜１０とＩＰＡ０〜１０接続、ＰＡ１１は接続なし、ＰＡ１２〜２０とＩＰＡ１１〜１９接続、ＰＡ２１接続なし、の関係を示した図である。
【００４６】
ＲＡＭ　３およびその他の構成は、第２の実施の形態と同様である。すなわち、この半導体記憶装置は、アドレスノンマルチプレクス方式のであって、同一基板上に設けたメモリ空間の異なる複数のＲＡＭ　３〜５と、メモリ空間の違いに応じて外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段とを備え、この手段により各々のＲＡＭ３〜５のアドレス信号数をアドレス空間の大きなアドレス信号数にすべて統一可能とするものである。また変更手段は外部入力アドレス信号が内部アドレス信号となる前の位置に設けられる。
【００４７】
以上の構成により、ＲＡＭ３〜５の外部でアドレスをつなぎかえることにより、ノーマル用入力アドレス８とテスト用内部入力アドレス９のアドレス端子数を同一にすることができ、ＲＡＭの回路構成を複雑化することなく、パラレル検査可能なアドレス割り付けを実現することが可能となる。
【００４８】
図４は、本発明の第４の実施形態における概略図を示すものであり、第３の実施の形態の場合と同様に第２の実施の形態における一部の別の実施の形態であり、外部入力アドレスとチップ内部入力アドレスのアドレス接続を変更できる手段が、外部入力アドレス信号が内部アドレス信号となった後の位置に設けられるものである。
【００４９】
４はアドレスノンマルチプレクス方式のメモリ容量１ＭｂのＲＡＭで、テスト用内部入力アドレス９がＩＰＡ０　〜２１の２２ｂｉｔ、ノーマル用アドレスＡ０〜１９の２０ｂｉｔとテスト用とノーマル用でアドレス数が異なるＲＡＭであり、６はテスト用外部入力アドレスＰＡ０〜２１である。
【００５０】
以上の構成において、テスト用の外部入力アドレス６とテスト用のチップ内部入力アドレス９のアドレスビット数が同一になるので、テスト用外部入力アドレス６とテスト用内部入力アドレス９を一対一に対応させ、接続することができる。
【００５１】
図５は、テスト用内部入力アドレス９とテスト用外部入力アドレスのアドレス数を同一にする構成の一例を示している。
【００５２】
１１は、テスト用内部入力アドレス９（　ＩＰＡ０〜２１）　と、内部ロウアドレス１２と内部コラムアドレス１３の接続切り替えを行うアドレス信号接続変更手段であり、４はテスト用内部入力アドレスＩＰＡ０〜１０により内部ロウアドレス１２のＲ０〜１０、およびテスト用内部入力アドレスＩＰＡ１２〜２０により内部コラムアドレス１３のＣ０〜８でアドレス制御される１Ｍｂ　ＲＡＭである。
【００５３】
上記ＲＡＭのアドレス構成の場合は、テスト用内部入力アドレスＩＰＡ１１およびＩＰＡ２１はＲＡＭのアドレス制御には用いられない。そこで、アドレス信号接続変更手段１１にてテスト用内部制御アドレスＩＰＡ１１およびＩＰＡ２１をディスイネーブル状態にする。これによりテスト用内部入力アドレス９とテスト用外部入力アドレス６　のアドレス数を同一にすることができる。
【００５４】
図６は、アドレス信号接続変更手段１１の実現方法の具体例を示しており、９はテスト用内部入力アドレスＩＰＡ０〜２１であり、１１はテスト用内部入力アドレス９と内部ロウアドレス１２および内部コラムアドレス１３の接続を切り替えるアドレス信号接続変更手段であり、１９は電気的に信号を切り替えるスイッチであり、各テスト用内部入力アドレスＩＰＡ０〜２１が図のように、内部コラムアドレスＣ０〜Ｃ８および内部ロウアドレスＲ０〜Ｒ１０の隣接するものに一対のスイッチ１９を介して接続されている。２０はスイッチ１９を制御するスイッチ制御信号であり、各一対のスイッチ１９間には反転信号を加えるためインバータを設けている。
【００５５】
上記構成において、テスト用内部入力アドレスＩＰＡ１１をディスイネーブル状態にすることを考える。テスト用内部入力アドレスＩＰＡ１１をディスイネーブル状態にするためにスイッチ制御信号２０として、ＳＷ０：Ｈ、ＳＷ１：Ｌ、ＳＷ２：Ｌ、ＳＷ３：Ｌの信号を入力する。この信号入力により、テスト用内部入力アドレスＩＰＡ１０は内部ロウアドレスＲ１０と、テスト用内部入力アドレスＩＰＡ１２は内部コラムアドレスＣ０と、テスト用内部入力アドレスＩＰＡ１３は内部コラムアドレスＣ１と繋がる。また、テスト用内部入力アドレスＩＰＡ１１はスイッチ１９がｏｆｆするためどこにも接続されない。
【００５６】
なおここでＳＷ制御信号２０への入力は、物理的にＶＤＤおよびＶＳＳに接続する方法でも、論理回路により信号を入力する方法でも実現できることは容易に推測できる。
【００５７】
図７は、アドレス信号接続変更手段１１の実現方法の第２の具体例を示しており、９はテスト用内部入力アドレスであり、１１はテスト用内部入力アドレス９と内部ロウアドレス１２および内部コラムアドレス１３の接続を切り替えるアドレス信号接続変更手段であり、１９は電気的に信号を切り替えるスイッチであり、１４は電気的接続を外部トリマで切断することができるヒューズであり、１５はヒューズ１４が切断された場合、電源と反対側のノードをＧＮＤに固定するプルダウン抵抗である。
【００５８】
上記構成において、ある任意のヒューズ１４に対してフューズカット（例えばＸ印で示す）を行うと、電源から切り離された各ヒューズ１４に対応するプルダウン抵抗１５が有効になり、各ヒューズ１４に対応するテスト用内部入力アドレス９から連続して上位ビットにシフトしながら内部ロウおよびコラムアドレス信号へ接続変更が行われ、例えば図６のスイッチ制御信号２０が与えられたのと同じスイッチ動作状態が得られる。これにより各スイッチ毎の論理を制御する必要がなく、接続変更したい個所のヒューズ１４をカットすることのみで所望のアドレス信号接続が実現できる。また、ＤＲＡＭなどでは容量に応じてメモリセルのリフレッシュ周期等を変更するためにヒューズ１４または外部信号等で実現する場合がある。このような構成のＲＡＭの場合、容量を認識する例えばヒューズノードおよび内部または外部の信号を流用してアドレス信号接続変更手段１１を制御することも容易である。
【００５９】
図８は本発明の第５の実施形態における検査パターンを示すものであり、図８−１は特に検査パターンによって異容量ＲＡＭの一括検査における問題を説明している。よく知られているＲＡＭのパターンとしてアドレッシング等のチェックを行うマーチパターンというものがある。これは全ＲＡＭ領域に０データをライト後、０データリード、１データライトして次へインクリメントを全面実施後、最後にオール１リードを行うものであるが、ここで１Ｍｂと２Ｍｂの異容量ＲＡＭに対してマーチパターンを行うと、全面０データ・ライトまでは問題ないが、０データリード／１データライトの場合、１Ｍｂ　　ＲＡＭに対しては１Ｍｂを超えてしまうと、再度先頭のアドレスに戻って、０データリード／１データライトを行ってしまう。メモリセルには１データがかかれているため、この状態にて検査を行ってしまうと、期待値と実データが一致せず正しい検査ができない。すなわち、図８において、図８（ａ）の（ａ１）の状態は、ロウ方向アドレスＰＡ０−ＰＡ１１を（０−７ＦＦ、１６進数）までインクリメントし”０”データライト動作する。１Ｍｂ　ＲＡＭ、２Ｍｂ　ＲＡＭを同一アドレス空間にアクセスしている。（ａ２）の状態は、ロウ方向アドレスＰＡ０−ＰＡ１１を（８００−ＦＦＦ、１６進数）までインクリメントし”０”データライト動作する。１Ｍｂ　ＲＡＭは、ＰＡ１１＝１のアトレス空間を有しないので、（ａ１）と同様にＰＡ０−ＰＡ１１（０−７ＦＦ、１６進数）の空間を再度、アクセスしている。一方、２Ｍｂ　ＲＡＭはＰＡ０−ＰＡ１１（８００−ＦＦＦ、１６進数）までアクセスしている。（ａ３）の状態は、注目メモリセルからデータ”０”をリードし、更に同一セルに”１”をライトする。この動作をロウ方向にインクリメントしながら、ロウ方向アドレスＰＡ０−ＰＡ１１（０−７ＦＦ、１６進数）まで行う。この（ａ３）動作により、１Ｍｂ　ＲＡＭおよび２Ｍｂ　ＲＡＭともにアドレスＰＡ０−ＰＡ１１（８００−ＦＦＦ、１６進数）のセルは（ａ１）動作による”０”データから”１”データに書き換わっている。（ａ４）の状態は、（ａ３）動作をロウ方向アドレスＰＡ０−ＰＡ１１（８００−ＦＦＦ、１６進数）まで行う。この動作時（ａ２）動作でも説明した通り、１Ｍｂ　ＲＡＭはＰＡ１１＝１のアドレス空間を有しないので、（ａ３）動作と全く同一アドレス空間にて、上記動作を行ってしまう。ここで１Ｍｂ　ＲＡＭにおいてはメモリセルからデータ”０”を期待値としてリードするのに対して、（ａ３）動作においてデータが”１”に書き換わっている。そのため期待値と実データが異なるために正しい検査ができなくなる。２Ｍｂ　ＲＡＭに対しては、問題ない。
【００６０】
そこで、仮想メモリアドレス空間にアクセスする場合には、ＲＡＭへのアクセスを中止してしまうような構成をとる。すなわち、この構成の場合は、図８（ａ）に対応する図８（ｂ）の（ｂ２）、（ｂ４）に示すように仮想メモリアドレス空間にアクセスする場合、リード・ライト動作をおこなわないようにする。これによりマーチパターンが正しく実行できる。なお、他のほぼ全部のメモリ検査パターンに対しても異容量のＲＡＭに対して一括検査が可能となる。
【００６１】
図９は本発明の第５の実施形態における、ＲＡＭが仮想メモリアドレス空間にアクセス中はＲＡＭへのアクセスを中止する構成の１例を示しているものである。４は１ＭｂＲＡＭ、９はテスト用内部入力アドレスＩＰＡ０〜１０，１２〜２０であり、１８は仮想メモリアドレス空間にアクセスするためのテスト用内部入力アドレスＩＰＡ１１及びＩＰＡ２１であり、２３はロウデコード回路、２４はコラムデコード回路、２５はテスト用内部入力アドレス中のロウ方向アドレス信号をデコードしたロウデコード信号であり、２６はテスト用内部入力アドレス中のコラム方向アドレス信号をデコードしたコラムデコード信号であり、これらはメモリ部に入力される。２７は仮想メモリ空間アクセス用アドレス１８の信号をデコードした仮想メモリ空間デコード信号である。この仮想メモリ空間デコード信号２７の出力は、メモリ部に対してオープン状態である。
【００６２】
以上の構成によると仮想メモリアドレス空間をアクセスする場合、仮想メモリアドレス空間アクセス用入力アドレス１８が入力される。この入力信号によりロウデコード回路２３およびコラムデコード回路２４にて仮想メモリ空間デコード信号２７が発生される。この仮想メモリ空間デコード２７の出力は、どこにも接続されていない。そのため仮想メモリアドレス空間をアクセス時は、ＲＡＭ内部へのアクセスを中止する構成を実現できる。
【００６３】
その他、第１の実施の形態等と共通する構成をとることができる。
【００６４】
なお、図７に示したアドレスシフト手段は、外部入力アドレスとの接続が切り離されたチップ内部入力アドレスを、ＨｉｇｈまたはＬｏｗに固定する手段を備えることができる。
【００６５】
また以上の実施の形態ではアドレスノンマルチプレクス方式のＲＡＭを例に挙げて説明したが、本発明はこれに限られるものではない。
【００６６】
【発明の効果】
請求項１記載の半導体記憶装置によれば、容量が異なるＲＡＭに対してロウとコラムのアドレス割付を同一にする構成をとることで、容量が異なるＲＡＭにおいてもパラレル検査を実現することができ、検査時間の短縮に大きく寄与することができる。
【００６７】
請求項２記載の半導体記憶装置によれば、請求項１と同様な効果がある。
【００６８】
請求項３記載の半導体記憶装置によれば、請求項１と同様な効果のほか、メモリ空間の違いに応じて、外部入力アドレス信号と、チップ内部入力アドレス信号のアドレス接続を変更できる手段を備えることにより、制御外部入力アドレスと内部入力アドレスの接続を切り替えることが可能になり、メモリ空間のロウおよびコラムの割り付け変更が容易になる。
【００６９】
請求項４記載の半導体記憶装置によれば、請求項３と同様な効果がある。
【００７０】
請求項５記載の半導体記憶装置によれば、請求項３と同様な効果がある。
【００７１】
請求項６記載の半導体記憶装置によれば、請求項３と同様な効果がある。
【００７２】
請求項７記載の半導体記憶装置によれば、請求項６と同様な効果のほか、特定のアドレスの接続を変更することにより、そのアドレスの上位または下位アドレスがシフトするという構成を有していることによって、特定のアドレスから接続のシフトが可能となりメモリ空間のロウおよびコラムの割り付け変更が容易になる。
【００７３】
請求項８記載の半導体記憶装置によれば、請求項７と同様な効果がある。
【００７４】
請求項９記載の半導体記憶装置によれば、請求項６と同様な効果がある。
【００７５】
請求項１０記載の半導体記憶装置によれば、請求項９と同様な効果がある。
【００７６】
請求項１１記載の半導体記憶装置によれば、請求項７または請求項８と同様な効果がある。
【００７７】
請求項１２記載の半導体記憶装置によれば、異なるメモリ空間に同一のロウ及びコラムの割り付けを行った場合、仮想メモリ空間にアクセスしたときはメモリ一連の動作を行わないため、従来、仮想メモリ空間にアクセスした場合でも、メモリアクセス動作を行うため意図せずメモリデータが書き換わってしまっていたが、これを回避することができる。
【００７８】
請求項１３記載の半導体記憶装置の検査方法によれば、請求項１と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体集積回路のブロック図である。
【図２】本発明の第２の実施の形態における半導体集積回路のブロック図である。
【図３】本発明の第３の実施の形態における要部の半導体集積回路のブロック図である。
【図４】本発明の第４の実施の形態における要部の半導体集積回路のブロック図である。
【図５】本発明の第４の実施の形態におけるアドレス信号の接続の説明図である。
【図６】本発明の第４の実施の形態におけるアドレス信号接続変更手段の回路図である。
【図７】本発明の第４の実施の形態における別のアドレス信号接続変更手段の回路図である。
【図８】本発明の第５の実施の形態における検査パターン説明図である。
【図９】本発明の第５の実施の形態における半導体集積回路のブロック図である。
【符号の説明】
１　　　メモリ混載システムＬＳＩ
２　　　入力アドレス
３　　　４Ｍｂ　　ＲＡＭ
４　　　１Ｍｂ　　ＲＡＭ
５　　　０．５Ｍｂ　　ＲＡＭ
６　　　テスト用外部入力アドレス
７　　　ＬＯＧＩＣ回路
８　　　ノーマル用入力アドレス
９　　　テスト用内部入力アドレス
１０　　信号接続図
１１　　アドレス信号接続変更手段
１４　　ヒューズ
１５　　プルダウン抵抗
１８　　テスト用内部入力アドレス（仮想メモリ空間アクセス用）
１９　　スイッチ
２０　　スイッチ制御信号
２３　　ロウデコード回路
２４　　コラムデコード回路
２５　　ロウデコード信号
２６　　コラムデコード信号
２７　　仮想メモリ空間デコード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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