(57)【要約】【課題】ＲＡＭにプロセッサを制御するプログラムを格納するシステムにおいて、プロセッサの処理に負担をかけることなくＲＡＭに格納されたプログラムの内容をチェックする。【解決手段】ＤＳＰ１は、内部に設けられたＲＡＭ１０に書き込まれたプログラムに基づいて主演算処理を行なう。チェックおよび訂正制御部２は、メモリ保持特性の優れたメモリ領域にＲＡＭ１０に格納されるプログラムと同内容のデータを格納する。チェックおよび訂正制御部２は、ＤＳＰ１がアイドル状態となり“Ｒｅａｄｙ”信号が出力されると、内部に設けられたメモリ領域に格納されたデータを用いてＲＡＭ１０のメモリチェックを行う。このメモリチェックおいて、ＲＡＭ１０に格納されているプログラムの内容が破壊されていると判定された場合、チェックおよび訂正制御部２は、ＲＡＭ１０のデータをメモリ領域に格納されたデータに基づいて修正する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
内部にプログラムを格納するためのＲＡＭを有し、該ＲＡＭに格納されたプログラムに基づいて処理を行うプロセッサと、
前記プロセッサに備えられたＲＡＭと比較してメモリ保持特性の優れたメモリ領域を内部に有し、前記プロセッサの内部のＲＡＭにプログラムが格納される際、該プログラムと同内容のデータを前記メモリ領域に格納し、前記プロセッサが処理を行っていないアイドル状態となると、前記メモリ領域に格納されたデータを用いて前記ＲＡＭに書き込まれたプログラムの内容が書き換わっていないかどうかを確認するメモリチェックを行い、メモリチェックによりデータが破壊されていると判定されたアドレスのデータを前記メモリ領域に格納されたデータに基づいて修正するチェックおよび訂正制御部を有することを特徴とする情報処理装置。
【請求項２】
前記チェックおよび訂正制御部は、前記プロセッサの内部のＲＡＭに書き込まれたチェックサムと、前記メモリ領域に格納されたデータのチェックサムとを比較することによりメモリチェックを行い、チェックサムが一致しない場合に、前記ＲＡＭに格納されたデータと前記メモリ領域に格納されたデータとの比較を行う請求項１記載の情報処理装置。
【請求項３】
前記プロセッサに供給する電源電圧を制御する機能を備えたプログラマブル電源回路と、
前記プロセッサに供給するクロック信号の周波数を制御する機能を備えたプログラマブルクロック回路とをさらに有する請求項１または２記載の情報処理装置。
【請求項４】
プロセッサの内部に備えられたＲＡＭに格納されたプログラムに基づいてプロセッサの処理が行われる情報処理装置において、前記ＲＡＭに書き込まれたプログラムの内容が書き換わっていないかをチェックするメモリチェック方法であって、
前記プロセッサの内部のＲＡＭにプログラムが格納される際、該プログラムと同内容のデータを、前記ＲＡＭと比較してメモリ保持特性の優れたメモリ領域に格納するステップと、
前記プロセッサが処理を行っていないアイドル状態となると、前記メモリ領域に格納されたデータを用いて前記ＲＡＭに書き込まれたプログラムの内容が書き換わっていないかどうかを確認するメモリチェックを行うステップと、
メモリチェックによりデータが破壊されていると判定されたアドレスのデータを前記メモリ領域に格納されたデータに基づいて修正するステップとを有するメモリチェック方法。
【請求項５】
前記メモリチェックを行うステップが、前記プロセッサの内部のＲＡＭに書き込まれたチェックサムと、前記メモリ領域に格納されたデータのチェックサムとを比較することによりメモリチェックを行い、チェックサムが一致しない場合に、前記ＲＡＭに格納されたデータと前記メモリ領域に格納されたデータとの比較を行う請求項４記載のメモリチェック方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＲＡＭ等のメモリにプロセッサを制御するためのプログラムを格納し、このＲＡＭに格納されたプログラムによりプロセッサの制御が行われる情報処理装置に関し、特に、ＲＡＭに書き込まれたプログラムの内容が書き換わっていないかチェックするためのメモリチェック方法に関する。
【０００２】
【従来の技術】
データの記憶に使われるＲＡＭ等のメモリでは、書き込まれたデータを正しく保持することが求められる。しかし、半導体材料に極微量に含まれる放射性元素から発生するα線や、宇宙線が大気中に飛び込んだ際に発生する二次宇宙線中性子の影響により書き込まれたデータが破壊されてしまう現象が指摘されている。この現象はソフトエラーと呼ばれ、半導体材料の不純物濃度を下げたり半導体チップをコーティングする等の対策がなされている。
【０００３】
近年プロセッサ（ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）やＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ））の進歩は目覚しいものがあるが、プロセスの高度化や低電圧化により、上述したソフトエラーの発生する確率が上昇し内部メモリの動作不具合が顕著化するようになってきた。
【０００４】
また、従来では一般的に、容量素子にデータを記憶するＤＲＡＭにおいてはソフトエラーが発生し易いことが指摘されていた。しかし、近年ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）だけでなく、容量素子を用いずにデータの記憶を行うＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））においてもソフトエラーが発生する可能性があることが知られている（例えば、非特許文献１参照。）。
【０００５】
近年、情報処理装置では、プログラムをＲＡＭ等の内部メモリに格納し、内部メモリに格納されたプログラムによりプロセッサの制御を行うことが行われている。そのため、このような情報処理装置においてソフトエラーが発生して内部メモリに格納されたプログラムの内容が書き換わってしまうと、プログラムが暴走することにより最悪システムが止まってしまうような事態が発生する。
【０００６】
このようにプログラムの内容が書き換わってしまった場合には、システムをリセットしてもプログラム自体が破壊されているため正常に復帰することはできず、再度プログラムをＲＡＭ等の内部メモリに書き込む処理が必要となる。
【０００７】
特に、無線基地局装置のように連続して動作を行うことが要求される装置では問題となる。また、このような装置では、何か障害等が発生した場合でも、できるだけシステムが停止している時間を短くして迅速に正常動作に復旧することが要求される。
【０００８】
プログラムの誤動作を防止してシステムが停止しないようにするため、簡単に出来る方法としてソフトウェアで定期的にメモリチェックを行い、メモリの書き換えがあった箇所を上書きして訂正する方法が従来から存在する。しかし、訂正を厳重に行なおうとすればするほどソフトウェアにかかる処理が増大し、通常の動作に影響を及ぼしてしまうことや動作しているプログラム自体のチェックはできないなどのデメリットがある。
【０００９】
また、ＣＰＵによりＲＡＭに書き込まれたプログラムの内容のチェックを行い、異常があった場合には、ＲＡＭにプログラムを再ロードするようにした情報処理装置が提案されている（例えば、特許文献１参照。）。
【００１０】
上記の特許文献１に記載された情報処理装置では、ＣＰＵ自体がＲＡＭの内容のチェックを行っているため、ＣＰＵ自体が誤動作を起こしてしまうと、正常動作に復帰することができない。また、この従来の情報処理装置では、通常の動作を行う制御プログラムとメモリチェックを行うための診断プログラムの切替を行ってはいるが、ソフトウェアによりメモリチェックを行っていることには変わりないため、ソフトウェア処理に対して負担をかけていることになる。また、制御プログラムと診断プログラムの切り替えを行うための処理を行うためにある程度の時間が必要となる。そのため、上記の特許文献１に記載された従来技術では、かならずしも、プロセッサに処理負担をかけることなくＲＡＭに書き込まれたプログラムの内容のチェックを行うことは実現できない。
【００１１】
さらに、最近のＤＳＰやＣＰＵでは、内部メモリに自らＦＥＣ（Ｆｏｒｗａｒｄ  Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ）機能を持たせているものもある。しかし、ＦＥＣ機能を実現するためには回路構成が複雑となりＤＳＰやＣＰＵの処理に負担をかけることとなる。
【００１２】
【特許文献１】
特開昭５９−５３９５２号公報
【非特許文献１】
Ａｎｔｈｏｎｙ  Ｃａｔａｌｄｏ、“ＳＲＡＭ  ｓｏｆｔ  ｅｒｒｏｒｓ  ｃａｕｓｅ  ｈａｒｄ  ｎｅｔｗｏｒｋ  ｐｒｏｂｌｅｍｓ”、［ｏｎｌｉｎｅ］、２００１年８月１７日、ＥＥ  Ｔｉｍｅｓ［平成１３年３月１１日検索］、インターネット＜ＵＲＬ：  ｈｔｔｐ：／／ｗｗｗ．ｅｅｔｉｍｅｓ．ｃｏｍ／ｓｔｏｒｙ／ＯＥＧ２００１０８１７Ｓ００７３＞
【００１３】
【発明が解決しようとする課題】
上述した従来の情報処理装置では、プロセッサに処理負担をかけることなくＲＡＭに書き込まれたプログラムの内容のチェックを行うことが困難であるという問題点があった。
【００１４】
本発明の目的は、ＲＡＭ等の揮発性のメモリにプロセッサを制御するためのプログラムを格納するシステムにおいて、プロセッサの処理に負担をかけることなくＲＡＭに書き込まれたプログラムの内容が書き換わっていないかチェックし、プログラムの内容が書き換わってしまった場合には書き換わったデータの修正を行うことができる情報処理装置およびメモリチェック方法を提供することである。
【００１５】
【課題を解決するための手段】
上記目的を達成するために、本発明の情報処理装置は、内部にプログラムを格納するためのＲＡＭを有し、該ＲＡＭに格納されたプログラムに基づいて処理を行うプロセッサと、
前記プロセッサに備えられたＲＡＭと比較してメモリ保持特性の優れたメモリ領域を内部に有し、前記プロセッサの内部のＲＡＭにプログラムが格納される際、該プログラムと同内容のデータを前記メモリ領域に格納し、前記プロセッサが処理を行っていないアイドル状態となると、前記メモリ領域に格納されたデータを用いて前記ＲＡＭに書き込まれたプログラムの内容が書き換わっていないかどうかを確認するメモリチェックを行い、メモリチェックによりデータが破壊されていると判定されたアドレスのデータを前記メモリ領域に格納されたデータに基づいて修正するチェックおよび訂正制御部を有することを特徴とする。
【００１６】
本発明によれば、プロセッサがアイドル状態の時に、プロセッサの外部に設けられたチェックおよび訂正制御部によりプロセッサ内部のＲＡＭに格納されたプログラムの内容のチェックを行うようにしているので、プロセッサに負荷をかけることなくメモリチェックを行うことができる。また、ＲＡＭの内容が書き換えられてしまっている場合には、メモリ領域に格納されたデータ内容に基づいてＲＡＭに格納されたプログラムの修正を行うようにしているので、最悪の場合にプロセッサの動作が暴走してシステムが誤動作することを未然に防ぐことができる。
【００１７】
また、本発明の他の情報処理装置では、前記チェックおよび訂正制御部は、前記プロセッサの内部のＲＡＭに書き込まれたチェックサムと、前記メモリ領域に格納されたデータのチェックサムとを比較することによりメモリチェックを行い、チェックサムが一致しない場合に、前記ＲＡＭに格納されたデータと前記メモリ領域に格納されたデータとの比較を行うようにしてもよい。
【００１８】
本発明によれば、メモリチェックの際に先ずチェックサムを比較して、チェックサムが一致しない場合にのみデータの比較を行うようにしているので、プロセッサに対する割り込み時間を少なくすることができる。
【００１９】
さらに、本発明の他の情報処理装置では、前記プロセッサに供給する電源電圧を制御する機能を備えたプログラマブル電源回路と、
前記プロセッサに供給するクロック信号の周波数を制御する機能を備えたプログラマブルクロック回路とをさらに有する。
【００２０】
本発明によれば、プロセッサに供給する電源電圧およびクロック信号の周波数を変更して、不具合のあるプロセッサを予め検出することができるので、プロセッサの誤動作を未然に防ぐことができる。
【００２１】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２２】
（第１の実施形態）
図１は本発明の第１の実施形態の情報処理装置の構成を示すブロック図である。
【００２３】
本実施形態の情報処理装置は、図１に示されるように、ＤＳＰ１と、チェックおよび訂正制御部２と、ＤＳＰ１その他の回路を制御するＣＰＵ５と、ＣＰＵ５用のメモリであるＲＡＭ６およびＲＯＭ７と、ＣＰＵ５およびＤＳＰ１において使用されるＣＬＫを生成するＣＬＫ回路８と、共通電源回路９より構成されている。
【００２４】
本実施形態の情報処理装置では、内部のＲＡＭにプログラムが格納され、このプログラムによって制御されるプロセッサがＤＳＰである場合を用いて説明を行うが、本発明はこのような場合に限定されるものではなく、ＲＡＭに格納されたプログラムにより制御されるプロセッサであれば同様に適用することができるものである。
【００２５】
メモリチェックの対象となるＤＳＰ１は、ＣＰＵ５によって制御されている。通常ＤＳＰ１はＣＰＵ５経由でプロセッサのプログラムをダウンロードしてダウンロードしたプログラムにより動作している。
【００２６】
ＤＳＰ１は、内部にプログラムを格納するためのＲＡＭ１０を有し、このＲＡＭ１０に書き込まれたプログラムに基づいて主演算処理を行なう。ＤＳＰ１は、処理を行わないアイドル状態となると、チェックおよび訂正回路２に対し“Ｒｅａｄｙ”信号を出力し、アイドル状態が終了すると“Ｒｅａｄｙ”信号の出力を停止する。
【００２７】
ＣＬＫ回路８は、ＣＰＵ５およびＤＳＰ１において使用されるＣＬＫを生成する。共通電源回路９は、ＤＳＰ１、チェックおよび訂正制御部２、ＣＰＵ５、ＲＡＭ６、ＲＯＭ７、ＣＬＫ回路８に電源を供給している。
【００２８】
ＣＰＵ５と、ＤＳＰ１およびチェックおよび訂正制御部２とはバスラインによりそれぞれ接続されている。また、ＤＳＰ１とチェックおよび訂正制御部２との間もバスラインにより接続されている。それぞれのバスラインでは、アドレスデータおよびプログラムデータが伝送される。
【００２９】
チェックおよび訂正制御部２は、ＤＳＰ１内部に設けられたＲＡＭ１０のメモリチェック及びＲＡＭ１０に格納されたプログラムの修正、およびＲＡＭ１０に格納されるプログラムの記憶を行なう。
【００３０】
チェックおよび訂正制御部２は、ＤＳＰ１に備えられたＲＡＭ１０と比較してメモリ保持特性の優れたメモリ領域を内部に有していて、ＤＳＰ１の内部のＲＡＭ１０にＣＰＵ５からプログラムが格納される際、このプログラムと同内容のデータをメモリ領域に格納する。
【００３１】
ＤＳＰ１に備えられたＲＡＭ１０がＳＲＡＭの場合には、チェックおよび訂正制御部２のメモリ領域としては、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）やフラッシュメモリ等のソフトエラーが発生し難い不揮発性のメモリを用いる。上述したように、ソフトエラーは、ＤＲＡＭやＳＲＡＭで発生する場合が多いことが一般的に知られている。これに対して、強誘電体メモリやフラッシュメモリ等の不揮発性メモリは、データを記憶する構造上の理由からソフトエラーによりデータが破壊される可能性が低いと考えられる。
【００３２】
そして、チェックおよび訂正制御部２は、ＤＳＰ１から“Ｒｅａｄｙ”信号が入力され、ＤＳＰ１が処理を行っていないアイドル状態であることを知ると、内部に設けられたメモリ領域に格納されたデータを用いてＲＡＭ１０に書き込まれたプログラムの内容が書き換わっていないかどうかを確認するメモリチェックを行うとともに、“Ｃｈｅｃｋ”信号を出力してＤＳＰ１にメモリチェックを行う旨を通知する。そして、このメモリチェックおいて、ＲＡＭ１０に格納されているプログラムの内容が破壊されていると判定された場合、チェックおよび訂正制御部２は、ＲＡＭ１０の破壊されていると判定されたアドレスのデータをメモリ領域に格納されたデータに基づいて修正する。
【００３３】
次に、本実施形態の情報処理装置においてＤＳＰ１の内部のＲＡＭ１０に格納されたプログラムのチェックおよび修正を行う方法について図面を参照して詳細に説明する。
【００３４】
先ず、ＣＰＵ５からバスラインを介してプログラムがＤＳＰ１にダウンロードされる際に、このプログラムと同じ内容のデータがバスラインを介してチェックおよび訂正制御部２にも転送される。ＤＳＰ１では、ダウンロードされたプログラムはＲＡＭ１０に格納され、チェックおよび訂正制御部２では、このプログラムと同じ内容のデータが内部のメモリ領域に格納される。
【００３５】
そして、チェックおよび訂正制御部２は、図２に示すフローチャートに従いＲＡＭ１０のメモリチェックを行う。
【００３６】
先ず、チェックするアドレスを指定する値Ａが０に設定される（ステップ１０１）。そして、チェックおよび訂正制御部２は、ＤＳＰ１からの“Ｒｅａｄｙ”信号がアクティブか否かを判定し（ステップ１０２）、“Ｒｅａｄｙ”信号がアクティブとなるまで待機している。ＤＳＰ１は、アイドル状態となるとチェックおよび訂正回路２に対して”Ｒｅａｄｙ”信号を出力するため、チェックおよび訂正制御部２はＤＳＰ１がアイドル状態となるまで待機し続けることになる。
【００３７】
ステップ１０２において、“Ｒｅａｄｙ”信号がアクティブとなると、チェックおよび訂正制御部２は、“Ｃｈｅｃｋ”信号をアクティブとしてＤＳＰ１にメモリチェックを行う旨を通知した後（ステップ１０３）、ＲＡＭ１０のアドレスＡのメモリ内容のチェックを行う（ステップ１０４）。なお、メモリチェック中はＤＳＰ１に対して”Ｃｈｅｃｋ”信号を出力することにより、チェックおよび訂正制御部２はＤＳＰ１に対して“Ｗａｉｔ”をかける動作を行なっている。
【００３８】
ここで、メモリチェック方法はどのような方法を用いてもよいが、ＤＳＰ１に対する割り込み時間を少なくするため先ずワードごとのチェックサムのみの確認を行い、チェックサムによる確認でデータが書き換えられている可能性があると判定されて場合に初めてそのアドレスのデータどうしを比較する詳細なメモリチェックを行うようにする。
【００３９】
ここで、チェックサムとは、あるアドレスのデータを加算した合計値であり、このチェックサムを予め計算しておき、そのデータとともに格納することによりデータの書き換えが発生したかがわかるようになっている。そして、ＣＰＵ５からＤＳＰ１およびチェックおよび訂正制御部２にプログラムデータが転送される際に、このチェックサムも合わせて転送される。
【００４０】
このチェックサムの具体例を図３に示す。例えば、図３において、アドレス“１０００”データプログラムデータ“００１１  ２２３３  ４４５５  ６６７７８８９９  ＡＡＢＢ  ＣＣＤＤ  ＥＥＦＦ”をそれぞれ加算して“ａｂｃｄ”という値となった場合、この“ａｂｃｄ”がこのアドレスにおけるチェックサムとなる。
【００４１】
尚、チェックサムによるチェックを行う際には、各アドレス毎のチェックサムを比較するようにしてもよいし、一定のアドレス分のチェックサムを合計したチェックサムを予め用意して、このチェックサムどうしを比較するようにしてもよい。
【００４２】
そして、チェックおよび訂正制御部２は、チェックサムが一致しなかったアドレスのデータを比較することにより、データが書き換わっている場所を特定する。
【００４３】
ステップ１０５において、メモリチェックの結果がＮＧの場合（メモリの内容が書き換わっていると判定された場合）、メモリチェックでＮＧになったアドレスＡに関してはチェックおよび訂正制御部２から正しいデータをＤＳＰ１内部のＲＡＭ１０に書き込む動作を行なうことによりアドレスＡのデータの修正を行う（ステップ１０６）。
【００４４】
そして、Ａの値を１加算する（ステップ１０７）。ただし、１回のメモリチェックにおいて、複数アドレスのプログラムデータのチェックを同時に行っている場合には、同時にチェックを行うアドレス分だけＡの値を加算する。
【００４５】
最後に、チェックおよび訂正制御部２は、ＤＳＰ１からの“Ｒｅａｄｙ”信号がアクティブであるか否かを確認し（ステップ１０８）、アクティブであればメモリチェックの継続を行うステップ１０４に処理を進め、インアクティブの場合には、“Ｃｈｅｃｋ”信号をインアクティブにしてメモリチェックを終了する（ステップ１０９）。
【００４６】
本実施形態のメモリチェックの動作を図４のタイミングチャートに示す。ここでは、“Ｒｅａｄｙ”信号および“Ｃｈｅｃｋ”信号はともに、ロウレベルの場合にアクティブであるアクティブロウであるものとして説明する。
【００４７】
先ず、ＤＳＰ１は、通常動作からアイドル状態に移行する場合、“Ｒｅａｄｙ”をロウレベルとしてアクティブとする（時刻ｔ１）。すると、チェックおよび訂正制御部２は、“Ｃｈｅｃｋ”信号をアクティブであるロウレベルとしてメモリチェックを開始する（時刻ｔ２）。
【００４８】
チェックおよび訂正制御部２がメモリチェックを行っている最中にＤＳＰ１がアイドル状態をやめて通常動作に復帰する場合、ＤＳＰ１は、“Ｒｅａｄｙ”信号をインアクティブであるハイレベルとする（時刻ｔ３）。すると、チェックおよび訂正制御部２は、メモリチェックを中止して、“Ｃｈｅｃｋ”信号をインアクティブであるハイレベルとする（時刻ｔ４）。
【００４９】
このような処理が行われることにより、本実施形態の情報処理装置では、ＤＳＰ１がアイドル状態の時に、ＤＳＰ１の外部に設けられたチェックおよび訂正制御部２によりＤＳＰ１内部のＲＡＭ１０に格納されたプログラムの内容のチェックを行うようにしているので、ＤＳＰ１に負荷をかけることなくメモリチェックを行うことが可能となる。また、ＲＡＭ１０の内容が書き換えられてしまっている場合には、チェックおよび訂正制御部２の内部に設けられたメモリ領域に格納されたデータ内容に基づいてＲＡＭ１０に格納されたプログラムの修正を行うようにしているので、最悪の場合にプロセッサの動作が暴走してシステムが誤動作することを未然に防ぐことができる。
【００５０】
（第２の実施形態）
次に、本発明の第２の実施形態の情報処理装置について説明する。本発明の第２の実施形態の情報処理装置は、図１で示した第１の情報処理装置に対して、通常の運用を停止してＤＳＰ１の不具合の有無を検査するための機能を追加したものである。
【００５１】
プロセッサのメモリ動作の不具合は、場合によっては電圧を変更したり、動作クロック周波数を変更したりしないと現象が出にくい場合がある。これはプロセッサ内に使用するメモリの保持特性が一般的にメモリの電源電圧や周波数特性により変動することがあるためである。そのため、本実施形態では、プロセッサに供給する電源電圧やクロック信号の周波数を規格内で変更した上で、上記第１の実施形態において説明したメモリチェックを行うことにより、ソフトエラーの発生し易いプロセッサを予め検出するようにする。
【００５２】
このようにしてメモリチェックを行うことによりソフトエラーの発生し易いプロセッサを検出して実際のシステムでは使用されないようにすることにより、ソフトエラーによりＲＡＭに格納されたプログラムが破壊されプロセッサが誤動作を発生してシステムが停止してしまうという不具合の発生を未然に防ぐことが可能となる。
【００５３】
本発明の第２の実施形態の情報処理装置は、図２に示すように、図１に示した第１の実施形態の情報処理装置に対して、ＤＳＰ１専用の電源であり、ＤＳＰ１に供給する電源電圧を制御する機能を備えたプログラマブル電源回路３と、ＤＳＰ１専用のクロック信号を生成するための回路であり、ＤＳＰ１に供給するクロック信号の周波数を制御する機能を備えたプログラマブルクロック（ＣＬＫ）回路４とが新たに設けられていて、ＣＰＵ５がＣＰＵ２５に置き換えられている点が異なっている。
【００５４】
ＣＰＵ２５は、図１に示したＣＰＵ５が有する機能に加えて、プログラマブル電源回路３により生成される電源電圧の制御を行う機能、およびプログラマブルＣＬＫ回路４により生成されるクロック信号の周波数の制御を行う機能を備えている。
【００５５】
本実施形態では、ＤＳＰ１は、共通電源回路９からではなく、プログラマブル電源回路３から電源電圧を供給されている。また、本実施形態では、ＤＳＰ１は、ＣＬＫ回路８からのＣＬＫ信号ではなく、プログラマブルＣＬＫ回路４からのＣＬＫ信号により動作を行っている。
【００５６】
本実施形態の情報処理装置では、ＣＰＵ２５によりプログラマブル電源回路３の出力電圧を制御することにより、ＤＳＰ１に供給される電源電圧を変更する。また、ＣＰＵ２５によりプログラマブルＣＬＫ回路４のクロック周波数を制御することにより、ＤＳＰ１に供給されるクロック信号の周波数を変更する。
【００５７】
本実施形態の情報処理装置では、ＣＰＵ２５によりプログラマブル電源回路３、プログラマブルＣＬＫ回路４を制御することにより、ＤＳＰ１に供給する電源電圧およびクロック信号の周波数を変更して、不具合のあるＤＳＰ１を予め検出することができるので、実際の運用においてＤＳＰ１が誤動作を発生することを未然に防ぐことが可能となる。
【００５８】
上記第１および第２の実施形態の情報処理装置では、内部にプログラムを格納するためのメモリを有するプロセッサとしてＤＳＰ１を用いた場合について説明しているが、本発明はこのような場合に限定されるものでははく、内部にプログラムを格納するためのメモリを有し、そのプログラムによって処理が行われるプロセッサであれば同様にして適用することができるものである。
【００５９】
また、上記第１および第２の実施形態では、ＤＳＰ１の内部にプログラムを格納するメモリ領域としてＲＡＭ１０が設けられている場合を用いて説明しているが、本発明はこのような場合に限定されるものではなく、外部メモリにプログラムが格納され、ＤＳＰ１がこの外部メモリに格納されているプログラムにより処理を行うような場合でも同様に適用することができるものである。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、ＲＡＭ等の揮発性のメモリにプロセッサを制御するためのプログラムを格納するシステムにおいて、プロセッサの処理に負担をかけることなくＲＡＭに書き込まれたプログラムの内容が書き換わっていないかチェックして、プログラムの内容が書き換わってしまった場合には書き換わったデータの修正を行うことができるという効果を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の情報処理装置の構成を示すブロック図である。
【図２】本実施形態の情報処理装置の動作を示すフローチャートである。
【図３】チェックサムを説明するための図である。
【図４】本実施形態の情報処理装置の動作を示すタイミングチャートである。
【図５】本発明の第２の実施形態の情報処理装置の構成を示すブロック図である。
【符号の説明】
１    ＤＳＰ
２    チェックおよび訂正制御部
３    プログラマブル電源回路
４    プログラマブルＣＬＫ回路
５    ＣＰＵ
６    ＲＡＭ
７    ＲＯＭ
８    ＣＬＫ回路
９    共通電源回路
１０    ＲＡＭ
２５    ＣＰＵ
１０１〜１０９    ステップ
【図１】
2004302792.tif 000003
【図２】
2004302792.tif 000004
【図３】
2004302792.tif 000005
【図４】
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【図５】
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