(57)【要約】【課題】絶縁物の下方に形成されたウエルのウエル抵抗値が均一であり、この絶縁物の側面近傍における側面容量が小さい半導体装置及びその製造方法を提供する。【解決手段】半導体基板２上にＢＯＸ層３及びＳＯＩ層４を設ける。ＳＯＩ層４の表面にはＳＴＩ領域５を選択的に形成する。ＳＴＩ領域５に囲まれた領域６乃至８には、夫々ＮＭＯＳトランジスタ９、ボディコンタクト１０及びＮＭＯＳトランジスタ１１を形成する。また、ＳＴＩ領域５の下方にはＰ−ウエル１６を形成し、Ｐ−ウエル１６の内部における領域６乃至８の直下域から離間した領域にはＰ＋拡散領域１７を形成する。このとき、Ｐ−ウエル１６は、ＳＴＩ領域５形成用のトレンチを形成した後、且つ、このトレンチに絶縁材料を埋め込む前に不純物を注入して形成する。そして、ＳＴＩ領域５の長さＬが長いほど、この領域間に形成されているＰ＋拡散領域１７の長さｄを長くする。【選択図】  図２
2004311724.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板の表面に選択的に埋め込まれた絶縁物と、前記半導体基板における前記絶縁物の直下域を含む領域に形成された第１導電型のウエルと、を有し、前記第１導電型のウエルは、前記半導体基板の表面に溝を形成し、この溝の底部を含む領域に第１導電型の不純物を注入して形成されたものであり、前記絶縁物は前記第１導電型のウエルの形成後に前記溝に埋め込まれたものであることを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面における前記絶縁物に隣接する領域に形成された半導体素子と、この半導体素子との間で前記絶縁物を挟む領域に形成されたコンタクトと、前記ウエル内における前記絶縁物の直下域に相当する部分の一部に選択的に形成され不純物濃度が前記ウエルの不純物濃度よりも高い第１の第１導電型拡散領域と、を有し、前記半導体素子から前記コンタクトに向かう第１の方向における前記第１の第１導電型拡散領域の長さは、前記第１の方向における前記絶縁物の長さが長いほど長くなるように設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子が第２導電型のＭＯＳトランジスタであり、前記コンタクトが他の第１導電型の拡散領域であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板の表面における前記絶縁物を挟む２の領域に夫々形成された第２及び第３の第１導電型拡散領域と、前記ウエル内における前記絶縁物の直下域に相当する部分の一部に選択的に形成され不純物濃度が前記ウエルの不純物濃度よりも高い第１の第１導電型拡散領域と、を有し、前記第２の第１導電型拡散領域、前記第１導電型のウエル及び前記第３の第１導電型拡散領域がこの順に配列されて抵抗素子が形成されており、前記第２の第１導電型拡散領域から前記第３の第１導電型拡散領域に向かう第１の方向における前記第１の第１導電型拡散領域の長さは、前記第１の方向における前記絶縁物の長さが長いほど長くなるように設定されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１の方向における前記絶縁物の長さをＬとし、前記第１の方向における前記第１の第１導電型拡散領域の長さをｄとし、前記第１の方向に直交する第２の方向における前記ウエルの長さ及び前記第１の第１導電型拡散領域の長さのうち小さい方の長さをｗとし、前記ウエルのシート抵抗値をＲとし、前記第１の第１導電型拡散領域のシート抵抗値をｒとし、前記ウエルにおける前記絶縁物の直下域に相当する部分及び前記第１の第１導電型拡散領域の抵抗値の許容範囲における最小値をＲｍｉｎとし、前記許容範囲における最大値をＲｍａｘとするとき、前記長さｄが下記数式により設定されていることを特徴とする請求項２又は４に記載の半導体装置。
2004311724.tif 000005
【請求項６】
前記半導体基板は、基板と、この基板上に形成された絶縁層と、この絶縁層上に形成された半導体層と、を有し、前記絶縁物は前記半導体層の表面に形成されており前記絶縁層に接していないことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板の表面に溝を形成する工程と、この溝の底部を含む領域に第１導電型の不純物を注入して第１導電型のウエルを形成する工程と、前記ウエルの形成後、前記溝の内部に絶縁物を埋め込む工程と、を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記溝を形成する工程は、前記半導体基板の表面に第１の絶縁膜を形成する工程と、この第１の絶縁膜をパターニングしてこの第１の絶縁膜における前記溝を形成する予定の領域に開口部を形成する工程と、このパターニングされた第１の絶縁膜をマスクとして前記半導体基板の表面をエッチングして選択的に除去する工程と、を有し、前記不純物を注入する工程において、前記不純物が前記絶縁膜を貫通しないように前記不純物を注入し、前記不純物を注入する工程の後に前記第１の絶縁膜を除去する工程を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記半導体基板がシリコンからなり、前記第１の絶縁膜がシリコン酸化膜及びシリコン窒化膜からなる２層膜であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板の表面における前記絶縁物に隣接する領域に半導体素子を形成する工程と、この半導体素子との間で前記絶縁物を挟む領域にコンタクトを形成する工程と、を有することを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記半導体素子が第２導電型のＭＯＳトランジスタであり、前記コンタクトが第１導電型の拡散領域であることを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記溝の底部における一部の領域に選択的に第１導電型の不純物を注入して前記ウエル内に不純物濃度が前記ウエルの不純物濃度よりも高い第１の第１導電型拡散領域を形成する工程を有し、前記半導体素子から前記コンタクトに向かう第１の方向における前記一部の領域の長さを、前記溝における前記第１の方向における長さが長いほど長くなるように設定することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
【請求項１３】
前記半導体基板の表面における前記絶縁物を挟む２の領域に夫々第２及び第３の第１導電型拡散領域を形成して、この第２の第１導電型拡散領域、前記第１導電型のウエル及び前記第３の第１導電型拡散領域からなる抵抗素子を形成する工程を有することを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記溝の底部における一部の領域に選択的に第１導電型の不純物を注入して前記ウエル内に不純物濃度が前記ウエルの不純物濃度よりも高い第１の第１導電型拡散領域を形成する工程を有し、前記第２の第１導電型拡散領域から前記第３の第１導電型拡散領域に向かう第１の方向における前記一部の領域の長さを、前記溝における前記第１の方向における長さが長いほど長くなるように設定することを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の方向における前記溝の長さをＬとし、前記第１の方向における前記第１の第１導電型拡散領域の長さをｄとし、前記第１の方向に直交する第２の方向における前記ウエルの長さ及び前記第１の第１導電型拡散領域の長さのうち小さい方の長さをｗとし、前記ウエルのシート抵抗値をＲとし、前記第１の第１導電型拡散領域のシート抵抗値をｒとし、前記ウエルにおける前記溝の直下域に相当する部分及び前記第１の第１導電型拡散領域の抵抗値の許容範囲における最小値をＲｍｉｎとし、前記許容範囲における最大値をＲｍａｘとするとき、前記長さｄを下記数式により設定することを特徴とする請求項１２又は１４に記載の半導体装置の製造方法。
2004311724.tif 000006
【請求項１６】
基板上に絶縁層を形成する工程と、この絶縁層上に半導体層を形成して前記半導体基板を作製する工程と、を有し、前記溝は前記半導体層の表面において前記絶縁層に到達しない深さに形成することを特徴とする請求項７乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記溝の内部に第２の絶縁膜を形成する工程を有することを特徴とする請求項７乃至１６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面に部分的に形成された絶縁物を使用する素子分離領域又は抵抗素子を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来より、シリコン基板上にＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ：埋込酸化膜）層を形成し、このＢＯＸ層上にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層を形成し、このＳＯＩ層にＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等の半導体素子を形成するＳＯＩ技術が開発されている。このようなＳＯＩ技術を使用した半導体装置においては、ＭＯＳトランジスタの動作に伴い、ソース・ドレイン領域（以下、Ｓ／Ｄ領域ともいう）下のウエルに形成される空乏層がＢＯＸ層に到達する。これにより、空乏層の見かけ上の厚さが厚くなり、ソース・ドレイン容量が低減し、トランジスタの高速化を図ることができる。なお、ウエルにおけるゲート電極の直下に相当する領域には、空乏層が形成されない中性領域（ボディ）が形成される。また、このような半導体装置においては、ボディ電圧を上げることによりトランジスタのしきい値電圧が下がるという効果もある。更に、トランジスタが基板の電圧変動の影響を受けないという効果もある。
【０００３】
しかしながら、このＳＯＩ技術による半導体装置には、ヒストリー効果が生じるという問題点がある。即ち、このような半導体装置においては、Ｓ／Ｄ領域下のウエルはＢＯＸ層及びＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：浅溝埋込分離）領域により囲まれており、完全に絶縁分離されているため、ボディはフローティング状態にある。このため、トランジスタの動作に伴いボディに注入された電子及び正孔が外部に逃げにくく、ボディに蓄積する。この結果、一旦トランジスタが動作した後、次の動作タイミングまでにボディの電圧が基準電圧にもどらず、このトランジスタのしきい値電圧が所定の値に戻らない。このため、トランジスタの動作速度に周波数依存性が生じてしまう。
【０００４】
そこで、同一導電型のＭＯＳトランジスタ形成領域において、ＳＴＩ領域をＢＯＸ層に到達させず、また、このトランジスタ形成領域に基準電位が印加されるボディコンタクトを設ける技術が開発されている（例えば、特許文献１参照。）。この技術をＢＳＴ−ＳＯＩ（Ｂｏｄｙ−Ｓｌｉｇｈｔｌｙ−Ｔｉｅｄ  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術という。
【０００５】
図１２（ａ）乃至（ｄ）は、従来のＢＳＴ−ＳＯＩ技術を使用した半導体装置の製造方法をその工程順に示す断面図である。先ず、図１２（ａ）に示すように、シリコン基板１０１上にＢＯＸ層１０２を形成し、その上にＳＯＩ層１０３を形成する。次に、ＳＯＩ層１０３の表面にＳｉＯ２層１０４及びＳｉＮ層１０５を形成する。そして、ＳｉＯ２層１０４及びＳｉＮ層１０５をパターニングする。次に、パターニングされたＳｉＯ２層１０４及びＳｉＮ層１０５をマスクとして、ＳＯＩ層１０３をエッチングして選択的に除去し、トレンチ１０６を形成する。トレンチ１０６は、ＢＯＸ層１０２には到達しない深さとする。
【０００６】
次に、図１２（ｂ）に示すように、トレンチ１０６の内部に、シリコン酸化膜を埋め込み、ＳＴＩ領域１０７を形成する。次に、図１２（ｃ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学的機械研磨）により、ＳｉＮ層１０５及びＳｉＯ２層１０４を除去して表面を平坦化する。そして、この表面上にフォトレジスト１０８を形成し、ＳＯＩ層１０３の表面におけるＳＴＩ領域１０７に囲まれる領域１０９ａ及び領域１０９ｂが露出するように、フォトレジスト１０８に開口部１０８ａを形成する。次に、フォトレジスト１０８をマスクとして、不純物１１０をイオン注入する。不純物１１０には、Ｐ型不純物であるＢ（ボロン）及びＮ型不純物であるＰ（リン）等があるが、本従来例では、Ｂの場合について説明する。注入エネルギーは例えば５０ｋｅＶである。これにより、イオン注入された不純物１１０は、ＳＯＩ層１０３及びＳＴＩ領域１０７を通過してＳＯＩ層１０３の下部にＰウエル１１１を形成する。
【０００７】
次に、図１２（ｄ）に示すように、領域１０９ａにＰ＋拡散領域１１２を形成し、ボディコンタクトを形成する。また、領域１０９ｂに、ゲート絶縁膜１１３、ゲート電極１１４、側壁１１５、Ｎ＋拡散領域１１６を形成し、ＮＭＯＳトランジスタ１１７を形成する。Ｎ＋拡散領域１１６は、ＮＭＯＳトランジスタ１１７のソース・ドレイン領域となる。このようにして、半導体装置１１８が作製される。
【０００８】
半導体装置１１８においては、Ｐウエル１１１がボディ抵抗となり、ＮＭＯＳトランジスタ１１７のボディ（図示せず）がボディコンタクトであるＰ＋拡散領域１１２に接続される。これにより、ボディに蓄積した電荷を、ボディコンタクトを介して外部に逃がすことができ、ＮＭＯＳトランジスタ１１７の高速化を図ることができる。
【０００９】
一方、従来、バルク型の半導体装置において、ＳＴＩ領域を使用して抵抗素子を形成する方法がある。図１３（ａ）乃至（ｄ）は、従来のバルク型の半導体装置における抵抗素子の製造方法をその工程順に示す断面図である。先ず、図１３（ａ）に示すように、シリコン基板１５１上にエピタキシャル層１５２を形成し、このエピタキシャル層１５２の表面にＳｉＯ２層１５４及びＳｉＮ層１５５を形成する。そして、ＳｉＯ２層１５４及びＳｉＮ層１５５をパターニングし、これをマスクとして、エピタキシャル層１５２をエッチングして選択的に除去し、トレンチ１５６を形成する。
【００１０】
次に、図１３（ｂ）に示すように、トレンチ１５６の内部に、シリコン酸化膜を埋め込み、ＳＴＩ領域１５７を形成する。次に、図１３（ｃ）に示すように、ＣＭＰにより、ＳｉＮ層１５５及びＳｉＯ２層１５４を除去して表面を平坦化する。そして、この表面上にフォトレジスト１５８を形成し、エピタキシャル層１５２の表面におけるＳＴＩ領域１５７により囲まれる領域１５９ａ及び１５９ｂが露出するように、フォトレジスト１５８に開口部１５８ａを形成する。次に、フォトレジスト１５８をマスクとして、不純物１６０をイオン注入する。不純物１６０は、例えばＮ型不純物であるＰ（リン）である。注入エネルギーは例えば５０ｋｅＶである。これにより、イオン注入された不純物１６０は、エピタキシャル層１５２の上部及びＳＴＩ領域１５７を通過して、エピタキシャル層１５２の下部にＮウエル１６１を形成する。
【００１１】
次に、図１３（ｄ）に示すように、領域１０９ａ及び１０９ｂに夫々Ｎ−拡散領域１６２ａ及び１６２ｂを形成する。このようにして、半導体装置１６８が作製される。半導体装置１６８においては、Ｎ−拡散領域１６２ａ、Ｎウエル１６１及びＮ−拡散領域１６２ｂにより、抵抗素子１６９が形成されている。抵抗素子１６９は半導体装置１６８における回路抵抗として使用される。
【００１２】
【特許文献１】
特開２０００−２４３９７３号公報
【００１３】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。図１２（ｃ）及び図１３（ｃ）に示すように、不純物をイオン注入する際に、ＳＴＩ領域を貫通させてＳＴＩ領域の下方にウエル（Ｐウエル１１１及びＮウエル１６１）を形成するため、不純物を高いエネルギーで注入する必要がある。このため、深さ方向の不純物の濃度分布がばらついてしまう。また、ＳＴＩ領域の厚さに、パターンの違い及びロットの違い等による製造上のばらつきが発生する。このような深さ方向の不純物濃度分布のばらつき及びＳＴＩ領域の厚さのばらつきにより、ウエル抵抗がばらついてしまう。この結果、図１２（ｄ）に示すＮＭＯＳトランジスタ１１７のボディとボディコンタクトであるＰ＋拡散領域１１２との間のボディ抵抗値、及び図１３（ｄ）に示す抵抗素子１６９の抵抗値がばらついてしまう。
【００１４】
また、図１２（ｃ）に示すように、不純物１１０をイオン注入するときに、ＳＴＩ領域の側面近傍にも不純物が注入される。これにより、例えば、ＳＴＩ領域１０７の側面１１９（図１２（ｄ）参照）の近傍にＰ＋拡散領域が薄く形成される。この結果、ＮＭＯＳトランジスタ１１７のソース・ドレイン領域であるＮ＋拡散領域１１６との間にＰＮ接合が形成され、空乏層が発生する。これにより、側面１１９の近傍に側面容量が発生してしまう。
【００１５】
本発明はかかる問題点に鑑みてなされたものであって、絶縁物の下方に形成されたウエルのウエル抵抗値が均一であり、この絶縁物の側面近傍における側面容量が小さい半導体装置及びその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明に係る半導体装置は、半導体基板と、この半導体基板の表面に選択的に埋め込まれた絶縁物と、前記半導体基板における前記絶縁物の直下域を含む領域に形成された第１導電型のウエルと、を有し、前記第１導電型のウエルは、前記半導体基板の表面に溝を形成し、この溝の底部を含む領域に第１導電型の不純物を注入して形成されたものであり、前記絶縁物は前記第１導電型のウエルの形成後に前記溝に埋め込まれたものであることを特徴とする。
【００１７】
本発明においては、溝に絶縁物を埋め込む前に、不純物を注入している。これにより、溝に絶縁物を埋め込んだ後に不純物を注入する場合と比較して、不純物の注入エネルギーを低くすることができる。この結果、深さ方向における不純物の濃度分布がばらつくことを抑制できる。また、溝の深さがばらついても、深さ方向における不純物の濃度分布がばらつくことがない。これにより、ウエルのウエル抵抗値を均一化することができる。また、絶縁物の側面近傍に拡散領域が形成されることがなく、側面容量が発生することがない。
【００１８】
また、前記半導体基板の表面における前記絶縁物に隣接する領域に形成された半導体素子と、この半導体素子との間で前記絶縁物を挟む領域に形成されたコンタクトと、前記ウエル内における前記絶縁物の直下域に相当する部分の一部に選択的に形成され不純物濃度が前記ウエルの不純物濃度よりも高い第１の第１導電型拡散領域と、を有し、前記半導体素子から前記コンタクトに向かう第１の方向における前記第１の第１導電型拡散領域の長さは、前記第１の方向における前記絶縁物の長さが長いほど長くなるように設定されていることが好ましい。また、半導体素子が第２導電型のＭＯＳトランジスタであり、コンタクトが他の第１導電型の拡散領域であってもよい。
【００１９】
この場合、前記絶縁物は半導体素子（第２導電型のＭＯＳトランジスタ）とコンタクト（第１導電型の拡散領域）との間のＳＴＩ領域となる。そして、第２導電型のＭＯＳトランジスタと第１導電型の拡散領域との間の抵抗値が、前記第２導電型のＭＯＳトランジスタのボディ抵抗値となる。ＳＴＩ領域の幅、即ち、前記第１の方向における前記絶縁物の長さは、半導体装置の設計により変化する。このため、従来はＳＴＩ領域の幅の変化に伴ってボディ抵抗値も変化してしまい、第２導電型のＭＯＳトランジスタの特性がばらついてしまうという問題点があった。
【００２０】
これに対して、本発明においては、ウエル内の一部に第１の第１導電型拡散領域を形成している。この第１の第１導電型拡散領域の不純物濃度は、ウエルの不純物濃度よりも高くなっており、その抵抗値はウエルの抵抗値よりも低くなっている。そして、第１の方向における第１の第１導電型拡散領域の長さが、第１の方向における絶縁物の長さ（ＳＴＩ領域の幅）が長いほど長くなるように設定されているため、絶縁物の長さが長いほど、ウエル内における絶縁物の直下域に相当する部分と第１の第１導電型拡散領域とからなる部分の抵抗率が低下する。この結果、ＳＴＩ領域の幅によらず、ボディ抵抗値をほぼ一定とすることができる。また、ボディ抵抗値を一定とするために、半導体装置のパターンを調節する必要が無く、従来の設計資産をそのまま使用することができる。
【００２１】
又は、前記半導体基板の表面における前記絶縁物を挟む２の領域に夫々形成された第２及び第３の第１導電型拡散領域と、前記ウエル内における前記絶縁物の直下域に相当する部分の一部に選択的に形成され不純物濃度が前記ウエルの不純物濃度よりも高い第１の第１導電型拡散領域と、を有し、前記第２の第１導電型拡散領域、前記第１導電型のウエル及び前記第３の第１導電型拡散領域がこの順に配列されて抵抗素子が形成されており、前記第２の第１導電型拡散領域から前記第３の第１導電型拡散領域に向かう第１の方向における前記第１の第１導電型拡散領域の長さは、前記第１の方向における前記絶縁物の長さが長いほど長くなるように設定されていることが好ましい。これにより、絶縁物の長さによらず、抵抗素子の抵抗値をほぼ一定とすることができる。
【００２２】
更に、前記半導体基板は、基板と、この基板上に形成された絶縁層と、この絶縁層上に形成された半導体層と、を有し、前記絶縁物は前記半導体層の表面に形成されており前記絶縁層に接していなくてもよい。これにより、この半導体装置をＢＳＴ−ＳＯＩ構造とすることができ、半導体装置を高速で動作させることができる。
【００２３】
本発明に係る半導体装置の製造方法は、半導体基板の表面に溝を形成する工程と、この溝の底部を含む領域に第１導電型の不純物を注入して第１導電型のウエルを形成する工程と、前記ウエルの形成後、前記溝の内部に絶縁物を埋め込む工程と、を有することを特徴とする。
【００２４】
また、前記溝を形成する工程は、前記半導体基板の表面に第１の絶縁膜を形成する工程と、この第１の絶縁膜をパターニングしてこの第１の絶縁膜における前記溝を形成する予定の領域に開口部を形成する工程と、このパターニングされた第１の絶縁膜をマスクとして前記半導体基板の表面をエッチングして選択的に除去する工程と、を有し、前記不純物を注入する工程において、前記不純物が前記絶縁膜を貫通しないように前記不純物を注入し、前記不純物を注入する工程の後に前記第１の絶縁膜を除去する工程を有することが好ましい。これにより、溝の底部以外の領域に注入された不純物は第１の絶縁膜内に留まり、不純物を注入した後でこの第１の絶縁膜を除去することにより、半導体基板における溝の底部以外の部分に拡散領域が形成されることを防止できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。図１は本実施形態に係る半導体装置を示す平面図であり、図２は図１に示すＡ−Ａ線による断面図である。図１及び図２に示すように、本実施形態の半導体装置１においては、半導体基板２が設けられ、この半導体基板２上にＢＯＸ層３が設けられ、このＢＯＸ層３上にＳＯＩ層４が設けられている。ＳＯＩ層４の厚さは例えば０．５μｍである。ＳＯＩ層４の表面には、ＳＴＩ領域５が選択的に形成されており、ＳＯＩ層４の表面におけるＳＴＩ領域５に囲まれた領域が領域６乃至８となっている。ＳＴＩ領域５の深さは例えば０．３μｍである。半導体基板２の表面に垂直な方向から見て、領域６乃至８の形状は矩形であり、領域６乃至８は相互に離間してこの順に１列に配列されている。即ち、領域６及び領域８は領域７を挟むように配置されている。領域６と領域７との間の距離Ｌ１は、領域７と領域８との間の距離Ｌ２よりも大きくなっている。
【００２６】
領域６乃至８には、夫々ＮＭＯＳトランジスタ９、ボディコンタクト１０及びＮＭＯＳトランジスタ１１が形成されている。ボディコンタクト１０はＳＯＩ層４の表面に形成されたＰ＋拡散領域であり、接地電極ＧＮＤに接続されている。ＮＭＯＳトランジスタ９及び１１においては、ＳＯＩ層４の表面にソースとなるＮ＋拡散領域１２ａ及びドレインとなるＮ＋拡散領域１２ｂが形成されており、ＳＯＩ層４上にゲート絶縁膜１３、ゲート電極１４及び側壁１５が形成されている。そして、ＮＭＯＳトランジスタ９及び１１において、ソースとなるＮ＋拡散領域１２ａはドレインとなるＮ＋拡散領域１２ｂよりも、ボディコンタクト１０に近い位置に配置されている。なお、図１においては、側壁１５は図示を省略されている。
【００２７】
ＳＯＩ層４におけるＳＴＩ領域５の下方に相当する領域には、Ｐ−ウエル１６が形成されており、Ｐ−ウエル１６の内部における領域６乃至８の直下域から離間した領域にはＰ＋拡散領域１７が形成されている。領域６乃至８の配列方向において、Ｐ＋拡散領域１７における領域６と領域７との間に形成されている部分の長さｄ１は、領域７と領域８との間に形成されている部分の長さｄ２よりも大きくなっている。即ち、領域６乃至８の配列方向において、領域間の距離、即ち、この領域間に形成されているＳＴＩ領域５の長さが長いほど、この領域間に形成されているＰ＋拡散領域１７の長さが長くなっている。そして、領域６と領域７との間に形成されているＰ−ウエル１６及びＰ＋拡散領域１７からなる部分の抵抗値が、ＮＭＯＳトランジスタ９のボディ抵抗値となり、領域７と領域８との間に形成されているＰ−ウエル１６及びＰ＋拡散領域１７からなる部分の抵抗値が、ＮＭＯＳトランジスタ１１のボディ抵抗値となっている。なお、Ｐ−ウエル１６の深さは例えば０．０５乃至０．２μｍとし、不純物濃度は例えば１×１０１４乃至１×１０１６ｃｍ−３とし、Ｐ＋拡散領域１７の深さは例えば０．０５乃至０．３μｍとし、不純物濃度は例えば１×１０１６乃至１×１０１９ｃｍ−３とする。
【００２８】
領域６乃至８の配列方向における各領域間の距離、即ち、この領域間に形成されているＳＴＩ領域５の長さをＬとし、この領域間に形成されているＰ＋拡散領域１７の長さをｄとし、領域６乃至８の配列方向に直交する方向におけるＰ−ウエル１６の長さ及びＰ＋拡散領域１７の長さのうち小さい方の長さをｗとし、Ｐ−ウエル１６のシート抵抗値をＲとし、Ｐ＋拡散領域１７のシート抵抗値をｒとし、ＮＭＯＳトランジスタ９及び１１のボディ抵抗値における許容範囲の最小値をＲｍｉｎとし、この許容範囲の最大値をＲｍａｘとするとき、前記長さｄの範囲は、下記数式１により与えられる。なお、長さＬは前述の長さＬ１及びＬ２に相当し、長さｄは前述の長さｄ１及びｄ２に相当する。従って、長さＬ１及びｄ１を夫々長さＬ及びｄに代入しても下記数式１が成立し、同様に、長さＬ２及びｄ２を夫々長さＬ及びｄに代入しても下記数式１が成立する。なお、ＮＭＯＳトランジスタ９及び１１のボディ抵抗値を目標値Ｒ０としたい場合には、長さｄを下記数式２に従って決定する。
【００２９】
【数１】
2004311724.tif 000003
【００３０】
【数２】
2004311724.tif 000004
【００３１】
例えば、長さＬ１が１０μｍ、Ｌ２が０．２μｍ、シート抵抗値Ｒが１０ｋΩ／□、ｒが３００Ω／□、抵抗値Ｒｍｉｎが２ｋΩ、Ｒｍａｘが７ｋΩであるとき、長さｄ１は９．６乃至１０μｍとなり、ｄ２は０μｍ（即ち、この領域においてはＰ＋拡散領域１７を形成しない）となる。
【００３２】
次に、本実施形態に係る半導体装置１の製造方法について説明する。図３乃至図６は本実施形態に係る半導体装置１の製造方法をその工程順に示す断面図である。先ず、図３に示すように、半導体基板２上にＢＯＸ層３を形成し、このＢＯＸ層３上にＳＯＩ層４を形成する。ＳＯＩ層４の厚さは例えば０．５μｍとする。半導体基板２、ＢＯＸ層３及びＳＯＩ層４により、半導体装置１の基板が形成される。次に、ＳＯＩ層４の表面にＳｉＯ２層１８及びＳｉＮ層１９を形成する。そして、ＳｉＯ２層１８及びＳｉＮ層１９をパターニングする。次に、パターニングされたＳｉＯ２層１８及びＳｉＮ層１９をマスクとして、ＳＯＩ層４をエッチングして選択的に除去し、トレンチ２０を形成する。トレンチ２０は、ＢＯＸ層３には到達しない深さとし、例えば０．３μｍとする。ＳＯＩ層４におけるトレンチ２０により囲まれた領域が領域６乃至８となる。領域６乃至８はトレンチ２０により相互に離間されるように形成し、領域６と領域７との間の距離をＬ１とし、領域７と領域８との間の距離をＬ２とする。
【００３３】
次に、図４に示すように、トレンチ２０の内壁に熱酸化膜２１を形成する。この熱酸化膜２１は、次の工程において不純物をイオン注入する際に、ＳＯＩ層４をイオンの衝撃から保護するためのものであり、その厚さは例えば１０乃至２０ｎｍとする。なお、この熱酸化膜２１の形成は省略してもよい。次に、ＳｉＯ２層１８及びＳｉＮ層１９をマスクとして、不純物２２を注入する。不純物２２はＰ型不純物であり、例えばＢ（ボロン）である。このとき、不純物２２の注入エネルギーは、不順物２２がＳｉＯ２層１８及びＳｉＮ層１９を透過しないような弱いエネルギーとし、例えば２乃至４０ｋｅＶとする。これにより、トレンチ２０の底部にＰ−ウエル１６が形成される。また、トレンチ２０以外の領域においては、不純物２２はＳｉＯ２層１８中及びＳｉＮ層１９中に注入され、ＳＯＩ層４内には拡散領域を形成しない。
【００３４】
次に、図５に示すように、基板の全面を覆うようにフォトレジスト２３を形成する。そして、トレンチ２０の底面の一部が露出されるように、フォトレジスト２３に開口部２３ａを形成する。このとき、トレンチ２０の底面における周辺部及びトレンチ２０の側壁はフォトレジスト２３により覆われるようにして、トレンチ２０の底面における中央部が開口部２３ａにより露出するようにする。領域６乃至８の配列方向において、領域６と領域７との間における開口部２３ａの長さをｄ１とし、領域７と領域８との間における開口部２３ａの長さをｄ２とする。この長さｄ１及びｄ２は例えば前記数式１により決定する。
【００３５】
次に、不純物２４をイオン注入する。不純物２４は例えばＢとし、注入エネルギーは例えば２乃至１００ｋｅＶとする。このとき、フォトレジスト２３がマスクとなる。これにより、トレンチ２０の底部にＰ＋拡散領域１７が形成される。半導体基板２の表面に垂直な方向から見て、Ｐ＋拡散領域１７はＰ−ウエル１６の内部に形成される。
【００３６】
次に、図６に示すように、フォトレジスト２３（図５参照）を除去する。次に、トレンチ２０の内部にシリコン酸化膜を埋め込み、熱酸化膜２１と共にＳＴＩ領域５を形成する。次に、基板の全面をＣＭＰにより平坦化し、ＳｉＯ２層１８及びＳｉＮ層１９を除去し、ＳＴＩ領域５間の領域６乃至８において、ＳＯＩ層４が露出するようにする。
【００３７】
次に、図１及び図２に示すように、領域６及び８に夫々ＮＭＯＳトランジスタ９及び１１を形成する。また、領域７にＰ＋拡散領域を形成し、ボディコンタクト１０を形成し、接地電極ＧＮＤに接続する。ＮＭＯＳトランジスタ９及び１１並びにボディコンタクト１０は、通常の方法により形成する。これにより、本実施形態に係る半導体装置１が作製される。
【００３８】
本実施形態においては、図６に示す工程においてトレンチ２０にシリコン酸化膜を埋め込んでＳＴＩ領域５を形成する前に、図４に示す工程において不純物２２を注入している。これにより、ＳＴＩ領域を形成した後にＳＴＩ領域を透過させて不純物を注入する場合よりも、不純物２２の注入エネルギーを低くすることができる。この結果、深さ方向において不純物２２の濃度分布がばらつくことを抑制できる。また、製造上の理由によりトレンチ２０の深さがばらついても、トレンチ２０の底部に形成されるＰ−ウエル１６において、深さ方向の濃度分布がばらつくことがない。これにより、Ｐ−ウエル１６のウエル抵抗値を均一化することができる。
【００３９】
また、図４に示す工程において、不純物２２は低い注入エネルギーで注入されるため、ＳＯＩ層４の表面におけるトレンチ２０以外の領域においては、不純物２２はＳｉＯ２層１８及びＳｉＮ層１９を透過せず、ＳｉＯ２層１８及びＳｉＮ層１９内に留まる。そして、図６に示す工程において、ＣＭＰによりＳｉＯ２層１８及びＳｉＮ層１９を除去している。これにより、ＳＯＩ層４におけるＰ−ウエル１６以外の部分に不純物が注入されることがなく、ＳＴＩ領域５の側面近傍に拡散領域が形成されることがない。従って、ＳＴＩ領域５の側面近傍において側面容量が発生することがない。
【００４０】
更に、本実施形態においては、Ｐ−ウエル１６の内部に相当する領域にＰ＋拡散領域１７を形成し、領域６乃至８の配列方向において、ＳＴＩ領域５の長さＬ及びＰ＋拡散領域１７の長さｄが前記数式１を満たすように設定し、長さＬが長いほど、長さｄを長くしている。Ｐ＋拡散領域１７はＰ−ウエル１６よりも不純物濃度が高く、抵抗値が低い。このため、半導体装置１の設計上の理由等により、ＳＴＩ領域５の長さＬが長くなっても、Ｐ＋拡散領域１７の長さｄを長くすることにより、ＳＴＩ領域５の直下域における抵抗値を低減し、長さＬが長くなることによる抵抗値の増加を相殺することができる。これにより、ＳＴＩ領域５の長さＬが半導体装置１の設計上の理由等により変化しても、ＮＭＯＳトランジスタ９及び１１のボディ抵抗値を所定の許容範囲内に収めることができる。この結果、ＮＭＯＳトランジスタのボディ抵抗値を一定とすることを目的として、半導体装置１のパターンを変更する必要が無い。従って、従来の設計資産をそのまま使用して、半導体装置１を製造することができる。
【００４１】
更にまた、半導体装置１においては、ＳＴＩ領域５がＢＯＸ層３に到達しておらず、ＢＳＴ−ＳＯＩ構造となっている。このため、半導体装置１は高速で動作することができる。
【００４２】
なお、本実施形態においては、距離Ｌ及び距離ｄを前記数式１に基づいて設定する例を示したが、本発明はこれに限定されず、例えば、距離ｄとして複数の値を予め設定しておき、距離Ｌの値に応じて、前記複数の距離ｄの値の中から、１の値を選択するようにしてもよい。また、距離ｄの値は計算機により自動的に求めてもよく、予め距離Ｌ及び距離ｄの対応表を作成しておき、この表に基づいて設定してもよい。
【００４３】
また、本実施形態においては、不純物２２を注入してＰ−ウエル１６を形成した後、不純物２４を注入してＰ＋拡散領域１７を形成する例を示したが、Ｐ−ウエル１６のみを形成し、Ｐ＋拡散領域１７の形成を省略してもよい。この場合においても、Ｐ−ウエル１６のウエル抵抗値を均一化する効果及びＳＴＩ領域５の側面容量を低減する効果が得られる。
【００４４】
次に、本発明の第２の実施形態について説明する。図７は本実施形態に係る半導体装置を示す平面図であり、図８は図７に示すＢ−Ｂ線による断面図である。図７及び図８に示すように、本実施形態の半導体装置３１においては、半導体基板３２が設けられ、この半導体基板３２上にエピタキシャル層３４が設けられている。エピタキシャル層３４の表面には、ＳＴＩ領域３５が選択的に形成されており、エピタキシャル層３４の表面におけるＳＴＩ領域３５に囲まれた領域が領域３６乃至３８となっている。半導体基板３２の表面に垂直な方向から見て、領域３６乃至３８の形状は矩形であり、領域３６乃至３８は相互に離間してこの順に１列に配列されている。即ち、領域３６及び領域３８は領域３７を挟むように配置されている。領域３６と領域３７との間の距離Ｌ３は、領域３７と領域３８との間の距離Ｌ４よりも大きくなっている。
【００４５】
領域３６乃至３８には、夫々ウエルコンタクト３９乃至４１が形成されている。ウエルコンタクト３９乃至４１はエピタキシャル層３４の表面に形成されたＮ＋拡散領域であり、ウエルコンタクト３９及び４１は半導体装置３１における回路配線（図示せず）に接続されており、ウエルコンタクト４０は接地電極ＧＮＤに接続されている。
【００４６】
エピタキシャル層３４におけるＳＴＩ領域３５の下方に相当する領域には、Ｎ−ウエル４２が形成されており、Ｎ−ウエル４２の内部における領域３６乃至３８の直下域から離間した領域にはＮ＋拡散領域４３が形成されている。そして、ウエルコンタクト３９及び４０、並びにＮ−ウエル４２及びＮ＋拡散領域４３におけるウエルコンタクト３９とウエルコンタクト４０との間に位置する部分により抵抗素子４４が形成されており、ウエルコンタクト４０及び４１、並びにＮ−ウエル４２及びＮ＋拡散領域４３におけるウエルコンタクト４０とウエルコンタクト４１との間に位置する部分により抵抗素子４５が形成されている。
【００４７】
領域３６乃至３８の配列方向において、Ｎ＋拡散領域４３における領域３６と領域３７との間に形成されている部分の長さｄ３は、領域３７と領域３８との間に形成されている部分の長さｄ４よりも大きくなっている。即ち、領域３６乃至３８の配列方向において、領域間の距離、即ち、この領域間に形成されているＳＴＩ領域３５の長さが長いほど、この領域間に形成されているＮ＋拡散領域４３の長さが長くなっている。なお、Ｎ−ウエル４２の深さは例えば０．０５乃至０．２μｍであり、不純物濃度は例えば１×１０１４乃至１×１０１６ｃｍ−３であり、Ｎ＋拡散領域４３の深さは例えば０．０５乃至０．３μｍであり、不純物濃度は例えば１×１０１６乃至１×１０１９ｃｍ−３である。
【００４８】
領域３６乃至３８の配列方向における各領域間の距離、即ち、この領域間に形成されているＳＴＩ領域３５の長さをＬとし、この領域間に形成されているＮ＋拡散領域４３の長さをｄとし、Ｎ−ウエル４２のシート抵抗値をＲとし、Ｎ＋拡散領域４３のシート抵抗値をｒとし、抵抗素子４４及び４５の抵抗値における許容範囲の最小値をＲｍｉｎとし、この許容範囲の最大値をＲｍａｘとするとき、前記長さｄの範囲は、前述の数式１により与えられる。なお、長さＬは前述の長さＬ３及びＬ４に相当し、長さｄは前述の長さｄ３及びｄ４に相当する。従って、長さＬ３及びｄ３を夫々長さＬ及びｄに代入しても前記数式１が成立し、同様に、長さＬ４及びｄ４を夫々長さＬ及びｄに代入しても前記数式１が成立する。
【００４９】
次に、本実施形態に係る半導体装置３１の製造方法について説明する。図９乃至１１は本実施形態に係る半導体装置３１の製造方法をその工程順に示す断面図である。先ず、図９に示すように、半導体基板３２上にエピタキシャル層３４を形成する。半導体基板３２及びエピタキシャル層３４により、半導体装置３１の基板が形成される。次に、エピタキシャル層３４の表面にＳｉＯ２層４６及びＳｉＮ層４７を形成し、これらをパターニングする。そして、このパターニングされたＳｉＯ２層４６及びＳｉＮ層４７をマスクとして、エピタキシャル層３４をエッチングして選択的に除去し、トレンチ４８を形成する。エピタキシャル層３４におけるトレンチ４８により囲まれた領域が領域３６乃至３８となる。領域３６乃至３８はトレンチ４８により相互に離間されるように形成し、領域３６と領域３７との間の距離をＬ３とし、領域３７と領域３８との間の距離をＬ４とする。
【００５０】
次に、図１０に示すように、トレンチ４８の内壁に熱酸化膜４９を形成する。なお、この熱酸化膜４９の形成は省略してもよい。次に、ＳｉＯ２層４６及びＳｉＮ層４７をマスクとして、不純物５０を注入する。不純物５０はＮ型不純物であり、例えばＰ（リン）である。このとき、不純物５０の注入エネルギーは、不順物５０がＳｉＯ２層４６及びＳｉＮ層４７を透過しないようなエネルギーとし、例えば５乃至１００ｋｅＶとする。これにより、トレンチ４８の底部にＮ−ウエル４２が形成される。また、トレンチ４８以外の領域においては、不純物５０はＳｉＯ２層４６中及びＳｉＮ層４７中に注入され、エピタキシャル層３４内には拡散領域を形成しない。
【００５１】
次に、図１１に示すように、基板の全面を覆うようにフォトレジスト５１を形成する。そして、トレンチ４８の底面の一部が露出されるように、フォトレジスト５１に開口部５１ａを形成する。このとき、トレンチ４８の底面における周辺部及びトレンチ４８の側壁がフォトレジスト５１により覆われるようにして、トレンチ４８の底面における中央部が開口部５１ａにより露出するようにする。領域３６乃至３８（図９参照）の配列方向において、領域３６と領域３７との間における開口部５１ａの長さをｄ３とし、領域３７と領域３８との間における開口部５１ａの長さをｄ４とする。この長さｄ３及びｄ４は例えば前記数式１により決定する。
【００５２】
次に、フォトレジスト５１をマスクとして、不純物５２をイオン注入する。不純物５２は例えばＰであり、注入エネルギーは例えば５乃至３００ｋｅＶとする。これにより、トレンチ４８の底部にＮ＋拡散領域４３が形成される。半導体基板３２の表面に垂直な方向から見て、Ｎ＋拡散領域４３はＮ−ウエル４２の内部に形成される。
【００５３】
次に、図７及び８に示すように、フォトレジスト５１（図１１参照）を除去する。次に、トレンチ４８の内部にシリコン酸化膜を埋め込み、熱酸化膜４９（図１１参照）と共にＳＴＩ領域３５を形成する。次に、基板の全面をＣＭＰにより平坦化し、ＳｉＯ２層４６及びＳｉＮ層４７を除去し、ＳＴＩ領域３５間の領域３６乃至３８において、エピタキシャル層３４が露出するようにする。
【００５４】
次に、領域３６乃至３８に夫々Ｎ＋拡散領域を形成し、ウエルコンタクト３９乃至４１を形成する。そして、ウエルコンタクト３９及び４１を半導体装置３１の回路配線（図示せず）に接続し、ウエルコンタクト４０を接地電極ＧＮＤに接続する。これにより、本実施形態に係る半導体装置３１が作製される。
【００５５】
本実施形態においては、前述の第１の実施形態と同様に、ＳＴＩ領域３５を形成する前に、不純物５０を注入している。これにより、ＳＴＩ領域を形成した後にＳＴＩ領域を透過させて不純物を注入する場合よりも、不純物の注入エネルギーを低くすることができ、深さ方向において不純物５０の濃度分布がばらつくことを抑制できる。また、製造上の理由によりトレンチ４８の深さがばらついても、トレンチの底部に形成されるＮ−ウエル４２において、深さ方向の濃度分布がばらつくことがない。これにより、Ｎ−ウエル４２のウエル抵抗値を均一化することができる。例えば、従来は同一のパターンにより抵抗素子を形成しても、その抵抗値には２０％程度のばらつきが認められた。これに対して、本実施形態においては、このばらつきを５％以下に抑えることができた。
【００５６】
また、本実施形態においては、Ｎ−ウエル４２の内部に相当する領域にＮ＋拡散領域４３を形成し、領域３６乃至３８の配列方向において、ＳＴＩ領域３５の長さＬ及びＮ＋拡散領域４３の長さｄが前記数式１を満たすように設定し、長さＬが長いほど、長さｄを長くしている。Ｎ＋拡散領域４３はＮ−ウエル４２よりも不純物濃度が高く、抵抗値が低いため、半導体装置３１の設計上の理由等により、ＳＴＩ領域３５の長さＬが長くなっても、Ｎ＋拡散領域４３の長さｄを長くすることにより、抵抗素子４４及び４５の抵抗値を所定の許容範囲内に収めることができる。この結果、抵抗素子４４及び４５の抵抗値を一定とすることを目的として、半導体装置３１のパターンを変更する必要が無い。従って、従来の設計資産をそのまま使用して、半導体装置３１を製造することができる。
【００５７】
【発明の効果】
以上詳述したように、本発明によれば、溝に絶縁物を埋め込む前に、不純物を注入することにより、絶縁物の下方に形成されたウエルのウエル抵抗値が均一であり、この絶縁物の側面近傍における側面容量が小さい半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置を示す平面図である。
【図２】図１に示すＡ−Ａ線による断面図である。
【図３】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本実施形態に係る半導体装置の製造方法を示す断面図であり、図３の次の工程を示す。
【図５】本実施形態に係る半導体装置の製造方法を示す断面図であり、図４の次の工程を示す。
【図６】本実施形態に係る半導体装置の製造方法を示す断面図であり、図５の次の工程を示す。
【図７】本発明の第２の実施形態に係る半導体装置を示す平面図である。
【図８】図７に示すＢ−Ｂ線による断面図である。
【図９】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図１０】本実施形態に係る半導体装置の製造方法を示す断面図であり、図９の次の工程を示す。
【図１１】本実施形態に係る半導体装置の製造方法を示す断面図であり、図１０の次の工程を示す。
【図１２】（ａ）乃至（ｄ）は、従来のＢＳＴ−ＳＯＩ技術を使用した半導体装置の製造方法をその工程順に示す断面図である。
【図１３】（ａ）乃至（ｄ）は、従来のバルク型の半導体装置における抵抗素子の製造方法をその工程順に示す断面図である。
【符号の説明】
１；半導体装置
２；半導体基板
３；ＢＯＸ層
４；ＳＯＩ層
５；ＳＴＩ領域
６〜８；ＳＯＩ層４の表面におけるＳＴＩ領域５に囲まれた領域
９、１１；ＮＭＯＳトランジスタ
１０；ボディコンタクト
１２ａ、１２ｂ；Ｎ＋拡散領域
１３；ゲート絶縁膜
１４；ゲート電極
１５；側壁
１６；Ｐ−ウエル
１７；Ｐ＋拡散領域
１８；ＳｉＯ２層
１９；ＳｉＮ層
２０；トレンチ
２１；熱酸化膜
２２、２４；不純物
２３；フォトレジスト
２３ａ；開口部
３１；半導体装置
３２；半導体基板
３４；エピタキシャル層
３５；ＳＴＩ領域
３６〜３８；ＳＴＩ領域３５に囲まれた領域
３９〜４１；ウエルコンタクト
４２；Ｎ−ウエル
４３；Ｎ＋拡散領域
４４、４５；抵抗素子
４６；ＳｉＯ２層
４７；ＳｉＮ層
４８；トレンチ
４９；熱酸化膜
５０、５２；不純物
５１；フォトレジスト
５１ａ；開口部
１０１、１５１；シリコン基板
１０２；ＢＯＸ層
１０３；ＳＯＩ層
１０４、１５４；ＳｉＯ２層
１０５、１５５；ＳｉＮ層
１０６、１５６；トレンチ
１０７、１５７；ＳＴＩ領域
１０８、１５８；フォトレジスト
１０８ａ、１５８ａ；開口部
１０９ａ、１０９ｂ、１５９ａ、１５９ｂ；ＳＴＩ領域に囲まれる領域
１１０、１６０；不純物
１１１；Ｐウエル
１１２；Ｐ＋拡散領域
１１３；ゲート絶縁膜
１１４；ゲート電極
１１５；側壁
１１６；Ｎ＋拡散領域
１１７；ＮＭＯＳトランジスタ
１１８、１６８；半導体装置
１５２；エピタキシャル層
１６１；Ｎウエル
１６２ａ、１６２ｂ；Ｎ−拡散領域
１６９；抵抗素子
ｄ１、ｄ２；Ｐ＋拡散領域１７の長さ
ｄ３、ｄ４；Ｎ＋拡散領域４３の長さ
ＧＮＤ；接地電極
Ｌ１；領域６と領域７との間の距離
Ｌ２；領域７と領域８との間の距離
Ｌ３；領域３６と領域３７との間の距離
Ｌ４；領域３７と領域３８との間の距離
【図１】
2004311724.tif 000007
【図２】
2004311724.tif 000008
【図３】
2004311724.tif 000009
【図４】
2004311724.tif 000010
【図５】
2004311724.tif 000011
【図６】
2004311724.tif 000012
【図７】
2004311724.tif 000013
【図８】
2004311724.tif 000014
【図９】
2004311724.tif 000015
【図１０】
2004311724.tif 000016
【図１１】
2004311724.tif 000017
【図１２】
2004311724.tif 000018
【図１３】
2004311724.tif 000019