(57)【要約】      （修正有）【課題】従来の技術による諸問題を解決するため、高性能ＩＣ及びその製作方法、特にエアギャップを有しながら金属インターコネクションが十分に支持されるようなＩＣ及びその製作方法を提供する。【解決手段】集積回路構造は、下層１２を有する基板１１と、下層に形成される第一金属パターン１３と、第一金属パターンの上方に形成される第二金属パターン１７と、第一金属パターンと第二金属パターンの間に形成されて第二金属パターンを支持するための、等方性エッチングされた誘電層１４を有する支持構造と、第二金属パターンの隙間に形成されてキャップ層１９からなる複数のエアギャップ１８ａとを含む。【選択図】図６
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【特許請求の範囲】
【請求項１】
エアギャップを有する集積回路構造であって、
下層を有する基板と、
下層に形成される第一金属パターンと、
第一金属パターンの上方に形成される第二金属パターンと、
第一金属パターンと第二金属パターンの間に形成されて第二金属パターンを支持するための、等方性エッチングされた誘電層を有する支持構造と、
第二金属パターンの隙間に形成されてキャップ層からなる複数のエアギャップとを含むことを特徴とする集積回路構造。
【請求項２】
前記基板がシリコン基板であることを特徴とする請求項１記載の集積回路構造。
【請求項３】
前記第一金属パターン及び第二金属パターンがいずれも銅からなることを特徴とする請求項１記載の集積回路構造。
【請求項４】
前記第一金属パターン及び第二金属パターンがいずれもアルミニウムを含むことを特徴とする請求項１記載の集積回路構造。
【請求項５】
前記支持構造は更に、第一金属パターン及び第二金属パターンと電気的に接続される少なくとも１個のビアプラグを含むことを特徴とする請求項１記載の集積回路構造。
【請求項６】
前記キャップ層がプラスマ化学気相堆積（ＰＥＣＶＤ）法または高密度プラスマ化学気相堆積（ＨＤＰＣＶＤ）法によって形成されることを特徴とする請求項１記載の集積回路構造。
【請求項７】
前記第二金属パターンの支持構造がアンダーカットプロフィールを含むことを特徴とする請求項１記載の集積回路構造。
【請求項８】
エアギャップを有する集積回路構造であって、
下層に形成される第一金属パターンと、
第一金属パターンの上方に形成される第二金属パターンと、
第一金属パターンと第二金属パターンの間に形成されて第二金属パターンを支持するための支持構造と、
第二金属パターンの隙間に形成されてキャップ層からなる複数のエアギャップとを含むことを特徴とする集積回路構造。
【請求項９】
前記支持構造は更に、第一金属パターン及び第二金属パターンと電気的に接続される少なくとも１個のビアプラグを含むことを特徴とする請求項８記載の集積回路構造。
【請求項１０】
前記支持構造が等方性エッチングされた誘電層を含むことを特徴とする請求項８記載の集積回路構造。
【請求項１１】
前記第二金属パターンは、第二金属パターンにおける金属導線の隙間を縮小するダミーパターンを含むことを特徴とする請求項８記載の集積回路構造。
【請求項１２】
前記第二金属パターンがその側面に形成されるスペーサーを含むことを特徴とする請求項８記載の集積回路構造。
【請求項１３】
前記キャップ層がプラスマ化学気相堆積（ＰＥＣＶＤ）法または高密度プラスマ化学気相堆積（ＨＤＰＣＶＤ）法によって形成されることを特徴とする請求項８記載の集積回路構造。
【請求項１４】
エアギャップを有する集積回路を製作する方法であって、
下層を有する基板を提供し、
第一金属パターンを下層に形成し、
第一金属パターン及び下層に誘電層を形成し、
誘電層に第二金属パターンを形成し、
第一金属パターン及び第二金属パターンをマスクとして、誘電層を異方性エッチングして複数の凹みを形成すると同時に、残余の誘電層を第二金属パターンの支持構造とし、
化学気相堆積（ＣＶＤ）製作工程を行い、凹みの表面及び第二金属パターンにキャップ層を堆積して凹みを封じることによって複数のエアギャップを形成するなどのステップを含むことを特徴とする方法。
【請求項１５】
前記基板がシリコン基板であることを特徴とする請求項１４記載の方法。
【請求項１６】
前記第一金属パターンが下層に象眼されることを特徴とする請求項１４記載の方法。
【請求項１７】
前記第二金属パターンが誘電層に象眼されることを特徴とする請求項１４記載の方法。
【請求項１８】
前記第一金属パターン及び第二金属パターンがいずれも銅からなることを特徴とする請求項１４記載の方法。
【請求項１９】
前記第一金属パターン及び第二金属パターンがいずれもアルミニウムを含むことを特徴とする請求項１４記載の方法。
【請求項２０】
前記方法は更に、誘電層と下層を異方性エッチングした後、第二金属パターンの支持構造を等方性エッチングしてアンダーカットプロフィールを形成し、凹みの面積を拡大するステップを含むことを特徴とする請求項１４記載の方法。
【請求項２１】
エアギャップを有する集積回路を製作する方法であって、
下層を有する基板を提供し、
下層に誘電層を形成し、
誘電層に金属パターンを形成し、
金属パターンをマスクとして、誘電層を予定深さまでエッチングして複数の凹みを形成すると同時に、残余の誘電層を金属パターンの支持構造とするなどのステップを含むことを特徴とする方法。
【請求項２２】
前記金属パターンは誘電層に複数の凹みを囲む複数の導線間スペーシングを形成することを特徴とする請求項２１記載の方法。
【請求項２３】
前記誘電層をエッチングするステップが異方性エッチングを利用することを特徴とする請求項２１記載の方法。
【請求項２４】
前記金属パターンが誘電層に象眼されることを特徴とする請求項２１記載の方法。
【請求項２５】
前記方法は更に、誘電層をエッチングした後、
金属パターンの支持構造を等方性エッチングしてアンダーカットプロフィールを形成し、凹みの面積を拡大し、
ＣＶＤ製作工程を行い、凹みの表面及び金属パターンにキャップ層を堆積して凹みを封じることによって複数のエアギャップを形成するなどのステップを含むことを特徴とする請求項２１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は高性能集積回路（ＩＣ）に関し、特にエアギャップを有する集積回路及びその製作方法に関する。この発明は高性能、高集積度を要求するロジックＩＣ及び統合型ＩＣ（例えばシステム・オン・チップ（ＳＯＣ））の量産に適する。
【背景技術】
【０００２】
半導体製作技術の発達につれて、半導体ウエハーに製作する素子の寸法は縮小されつつある。しかし、ＩＣの集積度の向上が実現するとともに、金属導線間のＲＣ遅延はＩＣの効能を著しく低下させる。ライン幅が０．１５マイクロメートル以下、そして０．１３マイクロメートル以下の半導体を製作する場合、ＲＣ遅延の影響は特に顕著である。
【０００３】
ＲＣ遅延は金属導線の抵抗値（Ｒ）及び金属導線間の寄生容量（Ｃ）の乗積で表わす。ＲＣ遅延を減少する方法は現在二種類が考案される。第一は抵抗値の低い金属で金属導線を製作すること、第二は金属導線間の寄生容量を減らして伝送速度を向上させて電力消費を減らすことである。
【０００４】
従来の技術において、金属導線間の寄生容量を低下させるために、一般はＦＳＧ、ＨＳＱ、ＦＬＡＲＥＫ（登録商標）、ＳｉＬＫ（登録商標）など誘電定数が低い（ｋ＜３）材料を利用する。これら低誘電定数材料の特性といえば、低誘電定数のほか、低表面導電度、低応力、高機械強度及び安定性、低吸水性、製作工程の互換性などが挙げられる。しかし、低誘電定数材料の信頼性にまだ疑問がある。そのため、新材料が現れていないうちに、既存の材料を使用しながら製作工程によってＲＣ遅延を克服することは重要である。
【０００５】
空気の理想的な誘電定数が１に近いため、空気を絶縁体として金属導線間の寄生容量を減らすのも一案である。空気の低誘電定数という特性をＩＣに利用する技術は数多く公表されるが、そのうち大部分は量産に不向きである。例えばアメリカ合衆国特許第４，９２０，６３９号において、Ｌａｎ  Ｙ．Ｋ．  Ｙｅｅ氏はエアギャップを有するＩＣの製作方法を掲示している。その方法によるとまずフォトレジストを臨時誘電層とし、金属インターコネクションを製作してから、溶剤で部分またはすべてのフォトレジストを除去する。こうして大量のエアギャップが形成されるが金属インターコネクションに十分の支持を与えられず、ＩＣは機械力によってつぶれる恐れがある。
【０００６】
なお、アメリカ合衆国特許第６，１３０，１５１号は、エアギャップを金属インターコネクションのシリコン酸素膜に形成する方法を掲示している。その方法によると、まず金属膜にシリコン酸素膜及び窒素シリコン膜を形成してから、フォトリソグラフィー工程によって窒素シリコン膜に複数の孔を定め、またエッチング工程によってシリコン酸素膜と窒素シリコン膜を順次にエッチングするか、或いはシリコン酸素膜のみをエッチングしてエアギャップをシリコン酸素膜に形成する。
【０００７】
アメリカ合衆国特許第５，９４９，１４３号エアギャップを金属インターコネクションに形成する方法を掲示している。その方法によると、まずデュアルダマシン金属インターコネクションを誘電層に形成してから、エッチストップ層を金属インターコネクション及び誘電層に堆積して一部の誘電層を露出させ、またエッチング工程によってエッチストップ層に覆われない誘電層を完全に除去することによって、金属インターコネクションとエッチストップ層との間にエアギャップを形成する。のみならず、アメリカ合衆国特許第５，３２４，６８３号第６，０７７，７６７号、第６，０８３，８２１号、第５，４０７，８６０号なども類似した方法を掲示している。
【０００８】
しかし、前述の技術は複雑で統合しにくいほか、金属インターコネクションの支持不足などの信頼性に関わる問題はなお解決していない。よって、この発明は従来の技術における問題を解決して量産化を可能にする方法を提供する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は前述の問題を解決するため、高性能ＩＣ及びその製作方法、特にエアギャップを有しながら金属インターコネクションを十分に支持できるようなＩＣ及びその製作方法を提供することを課題とする。
【課題を解決するための手段】
【００１０】
この発明はエアギャップを有する集積回路構造を提供する。該集積回路構造は、下層を有する基板と、下層に形成される第一金属パターンと、第一金属パターンの上方に形成される第二金属パターンと、第一金属パターンと第二金属パターンの間に形成されて第二金属パターンを支持するための、等方性エッチングされた誘電層を有する支持構造と、第二金属パターンの隙間に形成されてキャップ層からなる複数のエアギャップとを含む。
【００１１】
この発明は更に下記の通りのエアギャップを有する集積回路構造を提供する。該集積回路構造は、下層に形成される第一金属パターンと、第一金属パターンの上方に形成される第二金属パターンと、第一金属パターンと第二金属パターンの間に形成されて第二金属パターンを支持するための支持構造と、第二金属パターンの隙間に形成されてキャップ層からなる複数のエアギャップとを含む。
【発明の効果】
【００１２】
この発明は金属パターンまたは金属パターンを定めるフォトレジスト層をマスクとして、金属パターンの下方にある誘電層に対して等方性エッチングと異方性エッチングを行って、金属インターコネクションに複数のエアギャップを形成することによって、金属インターコネクションのＲＣ遅延を減らす方法を掲示する。各金属導線の下方には層間誘電層（ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）があって金属インターコネクションに十分の支持を与える。この発明が掲示する方法によれば、エアギャップを金属パターンを定めると同時に作り、或いは金属パターンを形成した後、金属パターンをマスクとしてエッチングを行って大量に形成すると同時に、各金属パターンに誘電層から十分の支持を与える。
【００１３】
かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【発明を実施するための最良の形態】
【００１４】
図１を参照する。図１はこの発明によるエアギャップまたはエアブリッジを有するＩＣ構造の断面図である。図１によれば、半導体チップ１０は基板１１を具え、その基板１１は単結晶シリコン基板またはその他の半導体基板である。基板１１は、メモリーセル、ＭＯＳトランジスター、抵抗器またはコンデンサーなどの製作済みの半導体素子を含む。これらの半導体素子はこの発明の重点ではないため、図示に示されない。下層１２は基板１１に形成され、単一または複数の誘電層によって構成される。金属パターンＭ１、Ｍ２、Ｍ３、金属プラグ２４ａ、２６ａ及び誘電層２４、２６、２８は下層１２の上方に形成されて多層の金属インターコネクションになる。ここで金属パターンＭ１、Ｍ２、Ｍ３は同一層に定められた金属導線のパターンを指す。金属パターンＭ１、Ｍ２、Ｍ３及び金属プラグ２４ａ、２６ａを定めるには従来の金属スパッタリング及びエッチング技術を利用し、誘電層２４、２６、２８は化学気相堆積（ＣＶＤ）法または回転塗布法によって形成される。
【００１５】
図１によれば、エアギャップ２２ａ、２２ｂは金属パターンＭ２の間に形成されて誘電層２４そして下層１２にまで伸びる。エアギャップ２３ａ、２３ｂは金属パターンＭ３の隙間に形成されて誘電層２６にまで伸びる。エアギャップ２２ａ、２２ｂは誘電層２６に包まれ、エアギャップ２３ａ、２３ｂは誘電層２８に包まれる。エアギャップ２２ｂの最上部に突出部（ｏｖｅｒｈａｎｇ）がある。エアギャップ２３ａを形成する過程において、誘電層２６に包まれるエアギャップ２２ａを異方性エッチングして貫通するため、エアギャップ２２ａとエアギャップ２３ａは繋がっている。この発明のその他の実施例において、貫通されたエアギャップ２２ａは誘電層２８によって封じられ、それぞれ独立したエアギャップ２２ａ、２３ａとなるのも可能である。このような結果は、誘電層２８を堆積するときの被覆率（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）を調整することによって求められる。
【実施例１】
【００１６】
図２から図６を参照する。図２から図６はこの発明によるエアギャップを有するＩＣ構造の製作方法を表わす説明図である。図２によれば、半導体チップ１０は基板１１と、基板１１の上方にある下層１２とを含む。第一金属パターン１３はスパッタリング、フォトリソグラフィー、エッチングなどの工程によって下層１２の上方に形成される。続いて第一金属パターン１３と下層１２の上方に誘電層１４を堆積してから、フォトリソグラフィー、エッチング、堆積及び化学的機械的研磨（ＣＭＰ）などの工程によって誘電層１４内に金属プラグ１３ａを製作する。次に誘電層１４と金属プラグ１３ａの上方に金属層１５を形成して、金属層１５の表面にフォトレジスト層１６を形成する。フォトレジスト層１６は金属層１５に第二金属パターンを定める。
【００１７】
続いて図３の通りに、フォトレジスト層１６をマスクとして金属層１５をエッチングして、誘電層１４と金属プラグ１３ａの上方に第二金属パターン１７を形成し、また金属プラグ１３ａをビアプラグとして第一金属パターン１３と電気的に接続する。それからフォトレジスト層１６を除去する。第一金属パターン１３と第二金属パターン１７はアルミニウム、アルミニウム銅合金または銅によって構成され、金属プラグ１３ａはタングステン、チタニウム／窒化チタニウムによって構成され、誘電層１４は二酸化珪素、弗化珪酸塩ガラス（ＦＳＧ）、またはプラスマ化学気相堆積（ＰＥＣＶＤ）法もしくは高密度プラスマ化学気相堆積（ＨＤＰＣＶＤ）法によって形成される。
【００１８】
強調すべき点は、この発明によるエアギャップを有するＩＣ構造は銅金属インターコネクション構造にも応用できることである。この場合、前述の第一金属パターン１３、金属プラグ１３ａ及び第二金属パターン１７はデュアルダマシン工程によって誘電層内に形成される。デュアルダマシン工程は当業者に周知されるため、ここでその説明を省略する。
【００１９】
図４によれば、第二金属パターン１７をマスクとして異方性エッチング工程を行い、第二金属パターン１７に覆われない誘電層１４を予定の深さまで除去して、複数の凹み１８を形成する。下層１２にまで伸びることが可能である凹みの深さは、エッチングのタイムモードを調節することによって決められるが、できるだけ素子の電気性能を影響しないように調整しなければならない。
【００２０】
続いて図５によれば、凹み１８内の誘電層１４に対して等方性ドライエッチングまたはウェットエッチング工程を行い、凹み１８を更に拡大してアンダーカットプロフィールを形成する。注意すべき点は、この等方性エッチング工程は選択的であって省略されうることである。等方性エッチング工程を行う目的は凹み１８を選択的に拡大するためである。ゆえに第二金属パターン１７の下方における誘電層１４を部分的にしか除去せず、第二金属パターン１７を支持する支持構造は誘電層１４と金属プラグ１３ａを含むようになる。
【００２１】
図５と図６によれば、続いて化学気相堆積（ＣＶＤ）工程を行って、凹み１８と第二金属パターン１７の表面にキャップ層１９堆積して凹み１８を封じることによって、複数のエアギャップ１８ａを形成する。注意すべき点は、キャップ層１９を形成するとき、ＣＶＤ工程のパラメーターを調整してキャップ層１９が第二金属パターン１７の隙間に突出部を形成するようにしなければならないことである。こうして凹み１８を速やかに封じると同時に、キャップ層１９が凹み１８に入ることも避けられる。
【実施例２】
【００２２】
図７と図８を参照する。図７と図８はこの発明の実施例２による製作工程を表わす説明図である。図７によれば図２に続いて、露光、現像、エッチングなどの工程によって誘電層１４と金属プラグ１３ａの上方に第二金属パターン１７を形成すると同時に、第二金属パターン１７を定めるためのフォトレジスト層１６を除去しない。図８によれば、この発明による方法はフォトレジスト層１６をマスクとして、図４及び図５に示される異方性エッチングと等方性エッチングを順次に行って、金属層１５をエッチングしてから誘電層１４内に複数の凹み１８を形成し、また凹み１８に第二金属パターン１７の下方にあるアンダーカットプロフィールを形成する。言い換えれば、第二金属パターン１７を形成してすぐエッチング用気体の成分を調整することによって元の位置（ｉｎ−ｓｉｔｕ）で誘電層１４をエッチングする。最後にフォトレジスト層１６を除去して図６によるＣＶＤ工程を行い、凹み１８と第二金属パターン１７の表面にキャップ層１９を堆積して凹み１８を封じることによって複数のエアギャップ１８ａを形成する。
【実施例３】
【００２３】
図４、図５及び図８におけるこの発明によるエアギャップ１８ａを製作する工程も、多層金属インターコネクションのいずれかの金属パターンまたはすべての金属パターンの形成に適する。図９によれば、金属パターンＭ１、Ｍ２、Ｍ３と各金属プラグ１３ａを形成した後、最上部の金属パターンＭ３をマスクとして、金属パターンＭ２及び金属パターンＭ１をエッチストップ層として異方性エッチングを行い、多層金属インターコネクションにおいて大量の凹み１８を製作する。なお図１０によれば、過度のエッチングで下層１２の下方にある素子を破壊するのを防ぐため、この発明による方法は下層１２にストップ層１２ａを取り付ける。
【実施例４】
【００２４】
図１０における第二金属パターン１７の導線間の隙間が大きすぎてキャップ層１９が凹み１８に入ることによってエアギャップ１８ａが縮小するのを防ぐため、導線間の隙間が大きい領域にダミーパターンを形成する。図１１から図１４を参照する。図１１から図１４は導線間の隙間が大きい金属インターコネクションにエアギャップを製作することを表わす説明図である。まず図１１によれば、第二金属パターン１７の隙間が大きすぎる場合、ダミーパターン１７ａを隙間部分にあたる誘電層１４に形成する。第二金属パターン１７のマスクのレイアウトに複数のダミーパターンを入れて第二金属パターン１７とダミーパターン１７ａを同時に誘電層１４に形成することによって、第二金属パターン１７の隙間を縮小する。続いて図１２によれば、図４から図６による異方性エッチング、等方性エッチング及びＣＶＤ工程を行って、誘電層１４内に複数のエアギャップ１８ａを形成する。
【００２５】
図１３によれば、第二金属パターン１７の隙間が大きすぎる場合、この発明において、第二金属パターン１７を形成した後、薄膜層（図示に示されない）をまず第二金属パターン１７に堆積してからエッチング工程によって第二金属パターン１７の側面にスペーサー１７ｂを形成する。スペーサー１７ｂを形成する方法は当業者に周知されており、ここでその説明を省略する。スペーサー１７ｂを形成するとともに導線間の隙間が小さくなる。続いて図３から図５による異方性エッチング、等方性エッチング及びＣＶＤ工程を順次に行って、誘電層１４内に複数のエアギャップ１８ａを形成する。
【００２６】
図１４によれば、第二金属パターン１７の隙間が大きすぎる場合、この発明において、第二金属パターン１７を形成した後、フォトレジスト層２０を隙間が大きすぎる第二金属パターン１７に覆わせると同時に、隙間が小さい第二金属パターン１７しか露出させるか、或いはフォトレジスト層２０を利用して隙間が大きい第二金属パターン１７に少なくとも一つのダミーパターンを形成する。続いて図４と図５における異方性エッチングと等方性エッチングを行って、フォトレジスト層２０に覆われない誘電層１４内に複数の凹み１８を形成する。それからフォトレジスト層２０を除去して図６におけるＣＶＤ工程を行って、誘電層１４内に複数のエアギャップ１８ａを形成する。
【００２７】
以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００２８】
この発明は金属パターンまたは金属パターンを定めるフォトレジスト層をマスクとして、金属パターンの下方にある誘電層に対して等方性エッチングと異方性エッチングを行って、金属インターコネクションに複数のエアギャップを形成することによって、金属インターコネクションのＲＣ遅延を減らす方法を掲示する。各金属導線の下方には層間誘電層（ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）があって金属インターコネクションに十分の支持を与える。この発明が掲示する方法によれば、エアギャップを金属パターンを定めると同時に作り、或いは金属パターンを形成した後、金属パターンをマスクとしてエッチングを行って大量に形成すると同時に、各金属パターンに誘電層から十分の支持を与える。
【図面の簡単な説明】
【００２９】
【図１】この発明によるエアギャップまたはエアブリッジを有するＩＣ構造の断面図である。
【図２】この発明によるエアギャップを有するＩＣ構造の製作方法を表わす第一説明図である。
【図３】この発明によるエアギャップを有するＩＣ構造の製作方法を表わす第二説明図である。
【図４】この発明によるエアギャップを有するＩＣ構造の製作方法を表わす第三説明図である。
【図５】この発明によるエアギャップを有するＩＣ構造の製作方法を表わす第四説明図である。
【図６】この発明によるエアギャップを有するＩＣ構造の製作方法を表わす第五説明図である。
【図７】この発明の実施例２による製作工程を表わす第一説明図である。
【図８】この発明の実施例２による製作工程を表わす第二説明図である。
【図９】この発明の実施例３による製作工程を表わす第一説明図である。
【図１０】この発明の実施例３による製作工程を表わす第二説明図である。
【図１１】導線間の隙間が大きい金属インターコネクションにエアギャップを製作することを表わす第一説明図である。
【図１２】導線間の隙間が大きい金属インターコネクションにエアギャップを製作することを表わす第二説明図である。
【図１３】導線間の隙間が大きい金属インターコネクションにエアギャップを製作することを表わす第三説明図である。
【図１４】導線間の隙間が大きい金属インターコネクションにエアギャップを製作することを表わす第四説明図である。
【符号の説明】
【００３０】
１０          半導体チップ
１１          基板
１２          下層
１３          第一金属パターン
１３ａ        金属プラグ
１４          誘電層
１５          金属層
１６          フォトレジスト層
１７          第二金属パターン
１７ａ        ダミーパターン
１７ｂ        スペーサー
１８          凹み
１８ａ        エアギャップ
１９          キャップ層
２０          フォトレジスト層
２２ａ        エアギャップ
２２ｂ        エアギャップ
２３ａ        エアギャップ
２３ｂ        エアギャップ
２４          誘電層
２４ａ        プラグ
２６          誘電層
２６ａ        プラグ
２８          誘電層
Ｍ１          金属パターン
Ｍ２          金属パターン
Ｍ３          金属パターン
【図１】
2004172620.tif 000003
【図２】
2004172620.tif 000004
【図３】
2004172620.tif 000005
【図４】
2004172620.tif 000006
【図５】
2004172620.tif 000007
【図６】
2004172620.tif 000008
【図７】
2004172620.tif 000009
【図８】
2004172620.tif 000010
【図９】
2004172620.tif 000011
【図１０】
2004172620.tif 000012
【図１１】
2004172620.tif 000013
【図１２】
2004172620.tif 000014
【図１３】
2004172620.tif 000015
【図１４】
2004172620.tif 000016