(57)【要約】【課題】  粒界が少なく、かつ結晶性および平坦性の良好な電極膜およびその製造方法を提供する。また、この電極膜を用いた強誘電体メモリおよび半導体装置を提供する。【解決手段】  本発明の電極膜の製造方法は、基板１０上に電極膜４０を形成する製造方法であって、（ａ）基板１０上に電極材料の初期結晶核２０を島状に形成し、（ｂ）初期結晶核２０を成長させて電極材料の成長層３０を形成することを含み、（ａ）における基板温度は、（ｂ）における基板温度より高い。【選択図】        図１
2004311922.tif 000002
【特許請求の範囲】
【請求項１】
基板上に電極膜を形成する製造方法であって、
（ａ）前記基板上に電極材料の初期結晶核を島状に形成し、
（ｂ）前記初期結晶核を成長させて電極材料の成長層を形成することを含み、
前記（ａ）における基板温度は、前記（ｂ）における基板温度より高い、電極膜の製造方法。
【請求項２】
請求項１において、
前記（ａ）における基板温度は、２００℃以上６００℃以下に設定され、
前記（ｂ）における基板温度は、２００℃より低い温度に設定される、電極膜の製造方法。
【請求項３】
基板上に電極膜を形成する製造方法であって、
（ａ）前記基板上に電極材料の初期結晶核を島状に形成し、
（ｂ）前記初期結晶核を成長させて電極材料の成長層を形成することを含み、
前記（ａ）および（ｂ）において、前記初期結晶核を形成する際の電極材料の粒子のエネルギーは、前記成長層を形成する際の電極材料の粒子のエネルギーよりも高い、電極膜の製造方法。
【請求項４】
請求項１〜３のいずれかにおいて、
前記（ａ）において、前記初期結晶核は、スパッタ法用いて形成され、
前記（ｂ）において、前記成長層は、蒸着法を用いて形成される、電極膜の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記（ａ）および（ｂ）を複数回繰り返して行って複数の電極膜を積層する、電極膜の製造方法。
【請求項６】
請求項１〜５のいずれかにおいて、
前記（ｂ）の後に熱処理を行うことを含む、電極膜の製造方法。
【請求項７】
請求項１〜６のいずれかにおいて、
前記電極材料は、Ｐｔ、Ｉｒ、Ｒｕ、Ｃｕ、Ａｇ、ＩｒＯ２、ＲｕＯ２、ＴｉＮ、ＴａＮ、ＰｂＰｔ３の少なくともいずれかである、電極膜の製造方法。
【請求項８】
請求項１〜７のいずれかにおいて、
前記（ｂ）の後に、少なくとも前記成長層の粒界の間隙を拡散防止用電極材料で埋めることを含む、電極膜の製造方法。
【請求項９】
請求項８において、
前記拡散防止用電極材料は、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、ＨｆＯ２、Ａｌ２Ｏ３の少なくともいずれかである、電極膜の製造方法。
【請求項１０】
請求項１〜９に記載の製造方法により形成される電極膜。
【請求項１１】
請求項１０に記載の電極膜を含む強誘電体メモリ。
【請求項１２】
請求項１１に記載の強誘電体メモリを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極膜およびその製造方法、ならびに強誘電体メモリおよび半導体装置に関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦｅＲＡＭ）は、強誘電体薄膜を用いた強誘電体キャパシタの自発分極によりデータを保持するものである。また近年、かかる強誘電体メモリを用いた半導体装置が注目されている。
【０００３】
この強誘電体メモリの電極には、電極間に挟まれる強誘電体膜の結晶配向性や強誘電体膜の構成元素の拡散防止の観点から、結晶性がよく、隙間がないことが必要とされる。
【０００４】
しかし、従来では、例えば、スパッタ法を用いて基板温度を高くして電極膜を形成しており、電極膜の結晶性は良好であるが、図２０に示すように、基板１０上に形成されたスパッタ形成の電極膜１００は、粒界が比較的多い柱状や粒状の結晶となる。すると、この電極膜の間に形成される強誘電体膜の材料の拡散が生じてしまい、強誘電体メモリの特性に望ましくない影響を与えるおそれがある。また、電極膜を形成する際の基板温度が高いと、図２０に示す電極膜１００のように、その表面の平坦性も好ましいものではない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、粒界が少なく、かつ結晶性および平坦性の良好な電極膜およびその製造方法を提供することにある。
【０００６】
また、本発明の他の目的は、この電極膜を用いた強誘電体メモリおよび半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
１．本発明の第１の電極膜の製造方法は、
基板上に電極膜を形成する製造方法であって、
（ａ）前記基板上に電極材料の初期結晶核を島状に形成し、
（ｂ）前記初期結晶核を成長させて電極材料の成長層を形成することを含み、
前記（ａ）における基板温度は、前記（ｂ）における基板温度より高い。
【０００８】
本明細書において、「基板上に」とは、基板の直接その上にという場合に限らず、所定の層を介している場合も含まれる。
【０００９】
本発明の第１の電極膜の製造方法によれば、まず、基板上に電極材料の初期結晶核を形成してから、この初期結晶核を成長させて成長層とすることにより電極膜を得る。このとき、初期結晶核を形成するときの基板温度が成長層を形成するときの基板温度より高いため、初期結晶核は、良好な結晶性を有する。そして、成長層は、初期結晶核を形成するときよりも基板温度が低いため、粒界の少ない結晶となり平坦性がよい。さらに、初期結晶核の良好な結晶性を保持しつつ成長させていくことができる。従って、本発明の製造方法によれば、粒界が少なく、結晶性および平坦性の良好な電極膜を得ることができる。
【００１０】
なお、本発明においては、初期結晶核を複数の異なる電極材料からなる複数の結晶核により構成されるように形成してもよいし、また、初期結晶核と成長層とが異なる電極材料からなる電極膜となるように形成することもできる。
【００１１】
ここで、本発明の第１の電極膜の製造方法では、前記（ａ）における基板温度を、２００℃以上６００℃以下に設定し、前記（ｂ）における前記基板温度を、２００℃より低い温度に設定することができる。
【００１２】
２．本発明の第２の電極膜の製造方法は、
基板上に電極膜を形成する製造方法であって、
（ａ）前記基板上に電極材料の初期結晶核を島状に形成し、
（ｂ）前記初期結晶核を成長させて電極材料の成長層を形成することを含み、
前記（ａ）および（ｂ）において、前記初期結晶核を形成する際の電極材料の粒子のエネルギーは、前記成長層を形成する際の電極材料の粒子のエネルギーよりも高い。
【００１３】
本発明の第２の電極膜の製造方法によれば、初期結晶核を形成する際の電極材料の粒子のエネルギーが成長層を形成する際の電極材料の粒子のエネルギーより高いため、形成された初期結晶核は、結晶性がよい。そして、成長層は、電極材料の粒子のエネルギーが低くなるように初期結晶核の結晶性を保持しつつ形成されるので、粒界の少ない結晶となり平坦性もよい。従って、本発明の製造方法によっても、粒界が少なく、結晶性および平坦性の良好な電極膜を得ることができる。
【００１４】
なお、本発明においても、初期結晶核を複数の異なる電極材料からなる複数の結晶核により構成されるように形成してもよいし、また、初期結晶核と成長層とが異なる電極材料からなる電極膜となるように形成することもできる。
【００１５】
本発明の第１および第２の電極膜の製造方法は、以下の態様を取り得る。
【００１６】
（１）前記（ａ）において、前記初期結晶核を、スパッタ法用いて形成し、前記（ｂ）において、前記成長層を、蒸着法を用いて形成することができる。
【００１７】
かかる態様では、スパッタ法を用いて初期結晶核を形成する。スパッタ法では、一般的に付着力が高くて結晶性のよい膜が得られるが、形成膜中の内部応力が高い。しかし、かかる態様では、蒸着法を用いて初期結晶核を成長させて初期結晶核の結晶性を保持しつつ成長層を形成する。蒸着法では、成膜中の材料の粒子のエネルギーが低く、不純物の少ない雰囲気中で成膜を行うことができるため、清浄な膜が得られ、形成膜の内部応力も低い。
【００１８】
従って、かかる態様によれば、成膜工程を一貫してスパッタ法で行う場合に比べて、良好な結晶性を有するとともに不純物の少ない清浄な電極膜を得ることができる。また、かかる態様によれば、内部応力が低減された歪みの少ない電極膜を得ることができる。
【００１９】
（２）前記（ａ）および（ｂ）を複数回繰り返して行って複数の電極膜を積層することができる。
【００２０】
かかる態様によれば、粒界の少ない電極膜が複数積層された電極膜を得ることができ、例えば、この電極膜と接する他の結晶層との界面において他の結晶層の構成元素が電極膜中へ拡散するのを効果的に防止することができる。
【００２１】
（３）前記（ｂ）の後に熱処理を行うことができる。
【００２２】
かかる態様によれば、熱処理を行うことによって、電極膜中に内在する応力を開放して、電極膜の歪みを低減することができる。なお、かかる熱処理では、窒素やアルゴンなどの非酸化ガス雰囲気中で行うことにより、電極膜表面の酸化を防止することができる。
【００２３】
（４）前記電極材料としては、Ｐｔ、Ｉｒ、Ｒｕ、Ｃｕ、Ａｇ、ＩｒＯ２、ＲｕＯ２、ＴｉＮ、ＴａＮ、ＰｂＰｔ３の少なくともいずれかを採用することができる。
【００２４】
（５）前記（ｂ）の後に、少なくとも前記成長層の粒界の間隙を拡散防止用電極材料で埋めることを含むことができる。
【００２５】
かかる態様によれば、成長層の粒界が埋められることにより隣接する結晶層の構成材料が電極膜中へ拡散することにより劣化することを効果的に防止することができる。このような、前記拡散防止用電極材料としては、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、ＨｆＯ２、Ａｌ２Ｏ３の少なくともいずれかを採用することができる。
【００２６】
３．本発明の上記製造方法により得られる電極膜は、強誘電体メモリまたはこの強誘電体メモリを含む半導体装置に適用することができる。
【００２７】
本発明の強誘電体メモリおよび半導体装置では、粒界が少なく、結晶性のよい電極膜が用いられるため、強誘電体薄膜と電極膜との界面で強誘電体の構成元素が電極膜中に拡散しにくくなっている。このため、本発明によれば、良好な特性を有する強誘電体メモリおよび半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明に好適な実施の形態について、図面を参照しながら説明する。
【００２９】
［第１の実施形態］
図１（Ａ）〜図１（Ｄ）は、本発明の第１の実施形態に係る電極膜の製造工程を模式的に示す図である。
【００３０】
（１）まず、図１（Ａ）に示すように、電極膜を形成するための基板１０を用意する。
【００３１】
本実施の形態において、基板１０としては、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＺｎＳｅ等の化合物半導体等の半導体基板、Ｐｔ等の金属基板、サファイア基板、ＭｇＯ基板、ＳｒＴｉＯ３、ＢａＴｉＯ３、ガラス基板等の絶縁性基板等を用いることができる。また、これらの各種基板上に絶縁層などの層が積層されたものを基板１０として用いることができる。
【００３２】
また、本実施の形態において、電極材料としては、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ａｕ、Ａｇ、Ａｌ、Ｃｕ等の金属、ＩｒＯ２、ＲｕＯ２等の酸化物導電体、ＴｉＮ、ＴａＮ等の窒化物導電体等を用いることができる。
【００３３】
（２）次に、図１（Ｂ）に示すように、例えば、スパッタ法を用いて基板１０上に電極材料の初期結晶核２０を島状に形成する。このとき、基板１０に与えられる温度は、２００℃以上６００℃以下に設定することができる。これにより、初期結晶核２０の結晶品質を良好なものとすることができる。
【００３４】
ここで、スパッタ法とは、真空中でイオンを原料であるターゲット材料にぶつけ、そこからたたき出されてきた原子を近くにおいた基板上に付着させ薄膜を作る方法である。すなわち、スパッタ法は、放電などにおいて電極の材料がイオンの衝撃によって電極からたたき出されて、近くにある物体の表面に付着する現象であるスパッタリング現象を利用したものである。本実施の形態では、イオンを作る手法の違いによって、ＲＦスパッタ法、ＤＣスパッタ法、マグネトロンスパッタ法、イオンビーム・スパッタ法などを用いることができる。
【００３５】
（３）次に、図１（Ｃ）に示すように、例えば、真空蒸着法を用いて初期結晶核２０を成長させ、成長層３０を形成していく。このとき、成長層３０は、初期結晶核２０の結晶性を保持しつつ形成されていく。また、このとき、基板１０に与えられる温度は、初期結晶核２０を形成する際の温度より低いことが好ましく、具体的には２００℃より低い温度に設定することができる。これにより、成長層３０として、粒界の少なく平坦性の良好な板状の結晶が形成することができる。
【００３６】
ここで、真空蒸着法とは、真空中の原料物質を加熱して蒸発させ、被形成体の表面で凝縮、薄膜形成させる方法である。物質に気化熱を与える為には、通常は電子ビームが用いられ、気化熱を与えられ蒸気となった原料物質が、被形成体の表面で気化熱を放出して凝縮することにより、薄膜を形成する。また、真空蒸着法は、真空中で上記工程を行う為、原料物質を蒸発させるのが容易であり、酸化による変質を防止することができ、かつ形成膜の表面を清浄に保持することが可能である。また、真空蒸着法は、スパッタ法ほど成膜中の飛行原子が大きなエネルギーを持たないため、形成後の薄膜中に内部応力が発生しにくい。
【００３７】
（４）最終的には、図１（Ｄ）に示すように、基板１０の上に電極膜４０が形成される。このとき形成される電極膜４０の膜厚は、例えば５０〜２００ｎｍとすることができる。この電極膜４０は、スパッタ法により形成された初期結晶核２０の良好な結晶性と、真空蒸着法により形成された成長層３０の粒界の少なさおよび平坦性、さらには表面の清浄性を併せ持つこととなる。すなわち、本実施形態による製造方法では、良好な結晶性および平坦性を有し、粒界の少ない電極膜４０を得ることができる。また、本実施形態による製造方法では、成長層３０を真空蒸着法で形成することにより、成膜工程を全てスパッタ法を用いた場合に比べて、電極膜４０に内在する応力を低減させることができる。
【００３８】
なお、本実施の形態において、電極膜４０と基板１０との間には、絶縁層及び接着層等の中間層を形成しても良い。絶縁層は例えば、ＳｉＯ２、Ｓｉ３Ｎ４等により形成することが出来る。また、接着層としては、基板１０と電極膜４０又は絶縁層と電極膜４０との接着強度を確保することが出来るものであれば、その材料は特に限定されない。このような材料としては、例えば、タンタル、チタン等の高融点金属が挙げられる。これらの中間層は、熱酸化法、ＣＶＤ法、スパッタ法、真空蒸着法、ＭＯＣＶＤ法等、種々の方法で形成することができる。
【００３９】
また、本実施の形態の製造方法では、上記（１）〜（４）の工程により電極膜４０を形成した後に、熱処理を行うことによって、電極膜４０に内在する応力を開放してより歪みの少ない電極膜を得ることができる。なお、かかる熱処理は、窒素やアルゴンなどの非酸化ガス雰囲気中で行うことにより、電極膜表面の酸化を防止することができる。
【００４０】
また、本実施の形態においては、上記（２）および（３）の工程を繰返し行うことにより、粒界の少ない電極膜を多層に積層することにより、電極膜の上に他の結晶層を形成した場合に、他の結晶層の構成元素が電極膜の粒界から内部へ拡散することにより、他の結晶層の品質を劣化させるのを防止することができる。かかる態様は、図２（Ａ）〜（Ｃ）に示すような工程で行うことができる。
【００４１】
まず、図２（Ａ）に示すように、上記製造工程により形成された電極膜４０の上に、例えば、スパッタ法を用いて電極材料の初期結晶核２２を島状に形成する。このとき初期結晶核２２は、電極膜４０の表面状態が変化している部分、特に電極膜４０の粒界によってできる間隙の上に形成されていく。
【００４２】
次に、図２（Ｂ）に示すように、例えば、真空蒸着法を用いて初期結晶核２２を成長させて成長層３２を形成していく。このとき、成長層３２は、初期結晶核２２の結晶性を保持しつつ形成されていく。そして、最終的には、図２（Ｃ）に示すように、電極膜４０の上に電極膜４２が形成される。これにより、粒界の少ない電極膜４０、４２が複数積層された電極膜を得ることができ、例えば、この電極膜４２と接する他の結晶層との界面において他の結晶層の構成元素が電極膜４０、４２中へ拡散するのを効果的に防止することができる。
【００４３】
なお、かかる態様においては、上記（２）および（３）の工程をさらに繰り返して行うことにより、３層以上の電極膜を積層することもできる。
【００４４】
以下では、本実施の形態の形成方法について、さらに詳細な実施例を図面を参照しながら説明する。
【実施例１】
【００４５】
本実施例では、スパッタ法で島状にＰｔ初期結晶核２０を形成し、続けて蒸着法によりＰｔを成長させたＰｔ成長層３０を形成し、図２に示すようなＰｔ電極薄膜４０を得た。また、Ｐｔ初期結晶核２０をスパッタ法で形成する際は、基板１０を加熱して、Ｐｔ初期結晶核２０の結晶性を確保することが重要であり、蒸着法によりＰｔを成長してＰｔ成長層３０を形成する際には、２００℃以下の低温で成長させることにより、表面の平坦性と粒界が少ないことが重要である。
【００４６】
なお、本実施例においては、Ｐｔ初期結晶核２０を形成するのに、イオンビーム・スパッタ法を用いている。イオンビーム・スパッタ法とは、イオンをターゲットから離れたところで独立して作るので、制御性に優れており、ターゲットや基板が直接イオン・プラズマにさらされないので比較的クリーンに薄膜が形成できる。
【００４７】
また、本実施例においては、Ｐｔ成長層３０を形成する際の蒸着法として真空蒸着法を用いた。真空蒸着法は、真空中で上記工程を行う為、蒸発が容易であり、酸化による変質を防止出来、かつ基板の薄膜被覆面を清浄な表面に保持することが可能である。加えて、スパッタ法ほど飛行原子が大きなエネルギーを持たないため、形成後の薄膜中に内部応力が発生しにくいという利点がある。
【００４８】
本実施例においては、図３に示すように、ｎ型シリコン基板１１の表面に層間絶縁膜としてシリコン熱酸化膜１２が厚さ２００ｎｍで形成され、その上に接着層としてＴｉＯＸ膜１３を２０ｎｍ形成されたものを基板１０として用いた。
【００４９】
次に、上記ＴｉＯＸ／ＳｉＯ２／Ｓｉ積層基板１０上に、表１の条件を用いて、図３に示すような本発明によるＰｔ電極薄膜４０(Ｐｔ１、Ｐｔ２及びＰｔ３)をそれぞれ２００ｎｍ形成した。
【００５０】
【表１】
2004311922.tif 000003
【００５１】
また、比較の為に、表２の条件を用いて、図２０に示すような従来のスパッタ法によるＰｔ電極薄膜１００(Ｐｔ４、Ｐｔ５、Ｐｔ６及びＰｔ７)を用意した。
【００５２】
【表２】
2004311922.tif 000004
【００５３】
図４は、Ｐｔ１〜Ｐｔ３のＰｔ電極薄膜４０およびＰｔ５〜Ｐｔ７のＰｔ電極薄膜１００についてロッキングカーブを測定した結果を示すものである。それぞれ、ピークの半値巾は、本発明の製造方法を適用したＰｔ１、Ｐｔ２およびＰｔ３が１．８０°、２．４６°および２．７０°であるのに対して、従来のスパッタ法によるＰｔ５、Ｐｔ６およびＰｔ７は３．００°、４．０２°および５．７２°であり、結晶性、配向性共に本発明の製造方法を適用したＰｔ電極薄膜４０が優れていることが分かった。
【００５４】
これは、従来のスパッタ法のみの製造方法では成膜中において、Ｐｔ薄膜が形成される基板を常に高温に保持する必要があり、かつ高エネルギーのＡｒプラズマにさらされるため、基板及び被覆済みのＰｔ薄膜がダメージを受け、配向性が劣化したものと考えられる。
【００５５】
次に、上記Ｐｔ１及びＰｔ４電極薄膜上にゾルゲル法により、強誘電体膜として膜厚が１００ｎｍ〜１５ｎｍのＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）薄膜を形成した。本発明の製造方法を適用したＰｔ１を用いた場合においては、図５（Ａ）〜図５（Ｄ）に示す良好な強誘電特性を得たが、スパッタ法のみを用いて形成したＰｔ４を用いた場合は、ＰＺＴの膜厚が１００ｎｍ以下の条件では、強誘電特性を得ることは出来なかった。
【００５６】
そこで、従来Ｐｔ４及びＰｔ６上のＰＺＴ薄膜を結晶化前の仮焼成段階で終了させて、脱ガス分析を行った。すると、図６（Ａ）および図６（Ｂ）に示すように、６００℃程度でＰｔ電極薄膜１００中から多量のＡｒガスが放出されることが分かった。なお、図６（Ａ）は、Ｐｔ４を用いた場合の分析結果を示し、図６（Ｂ）は、Ｐｔ６を用いた場合の分析結果を示す。
【００５７】
図６（Ａ）および図６（Ｂ）に示す分析結果について検討すると、このＡｒガスは、スパッタ時にＰｔ電極薄膜１００中に注入されたものである。このＡｒガスは、ＰＺＴの結晶化後あるいは結晶化中にＰｔ電極とＰＺＴ薄膜の界面に放出されるため、Ｐｔ電極とＰＺＴ薄膜との界面では、良好な界面を保つことが出来なくなり、この結果従来のスパッタ法のみを用いて形成したＰｔ電極薄膜１００上では１００ｎｍ以下の膜厚のＰＺＴ薄膜では強誘電特性を確認できなかったものと考えられる。
【００５８】
これに対して、本発明の製造方法を適用したＰｔ電極薄膜４０は、結晶性、配向性が良好な上、低温形成を行ったため、緻密平滑な表面を持ち、かつ拡散源となる粒界をほとんど持たない。さらに、かかるＰｔ電極薄膜４０は、その成長層３０を蒸着法で形成しているため、Ａｒ等の不純物を含むことがない。従って、本発明を適用したＰｔ電極薄膜４０上に、膜厚が１００ｎｍ以下のＰＺＴ超薄膜を形成しても、良好な強誘電特性を得ることが出来た。
【実施例２】
【００５９】
本実施例では、本発明の製造方法を適用したＰｔ電極薄膜について、Ｐｔ結晶の格子定数にどのような影響があるかを検討した。Ｐｔなどの白金系金属は、化学的に安定で（１１１）高配向膜が得られやすいことから、強誘電体メモリ等の電極材料として有用な材料であることが知られている。しかし、Ｐｔ電極薄膜は、強誘電体メモリのキャパシタを構成するＰＺＴ系強誘電体薄膜との間では、格子整合性が十分ではなく、このような格子不整合は、キャパシタの界面特性に影響を与えるものであることから、かかる格子整合性の改善がキャパシタの特性向上のためには重要であると考えられる。
【００６０】
そこで、本願発明者らは、本実施の形態の手法を用いて形成されるＰｔ電極薄膜の強誘電体キャパシタなどへの応用についての有用性を検討した。
【００６１】
図１に示す成膜工程によりスパッタ法と蒸着法を用いて形成されたＰｔ電極薄膜（新Ｐｔ）と従来から公知のスパッタ法のみにより形成されたＰｔ電極薄膜（従来Ｐｔ）のＸ線回折法による測定結果を図７（Ａ）及び図７（Ｂ）に示す。各Ｐｔ電極薄膜の測定においては、Ｐｔ被覆基板に対して表面方向（Ψ１）および断面方向（Ψ２）の２方向について測定を行った。
【００６２】
図７（Ａ）に示すように、新Ｐｔでは、Ψ１の測定で得られたピークに対してΨ２の測定で得られたピークが低角側にシフトしており、格子定数を算出するとａ，ｂ＝３．９９、ｃ＝３．９２であった。すなわち、新Ｐｔでは、結晶格子が断面方向に圧縮されていることが分かる。一方、従来Ｐｔでは、Ψ１の測定で得られたピークとΨ２の測定で得られたピークとは、ほぼ同等の位置に現れ、格子定数を算出すると、ａ，ｂ，ｃ＝３．９６であった。すなわち、従来Ｐｔは、立方体に近い結晶格子を有していることになる。このように、従来Ｐｔと新Ｐｔとにおいて格子定数に違いが見られるのは、スパッタ法のみにより成膜した従来Ｐｔとスパッタ法と蒸着法とを組み合わせて成膜した新Ｐｔとでは、膜中に内在する応力が異なることが要因の一つであると考えられる。
【００６３】
以上の結果をＰＺＴ結晶の格子定数（ａ，ｂ＝４．０２、ｃ＝４．１１）と比較すると、新Ｐｔからなる電極薄膜上にＰＺＴ膜を形成した場合の格子不整合率は、２．５２％であるが、従来Ｐｔからなる電極薄膜上にＰＺＴ膜を形成した場合の格子不整合率は、４．０８％となり、この結果から本実施の形態により形成されたＰｔ電極薄膜は、ＰＺＴ系強誘電体薄膜との格子不整合を緩和させることができ、強誘電体メモリなどの素子応用に適していることが確認できた。
【００６４】
また、新Ｐｔでは、蒸着法を用いているため、本実施例の手法によれば、純度の高い結晶膜を得ることができ、また蒸着法では気体が固体に変わるという大きなエネルギー変化を用いているため結晶性、配向性が十分高い結晶膜が得られ、従来よりも良質な電極膜を再現性良く形成することができる。
【００６５】
［第２の実施形態］
図８（Ａ）〜図８（Ｄ）は、本発明の第２の実施形態に係る電極膜の製造工程を模式的に示す図である。本実施の形態では、電極膜の初期結晶核について２種以上の異なる電極材料からなるものを形成する場合について説明する。
【００６６】
（１´）まず、本実施の形態においても、図８（Ａ）に示すように、電極膜を形成するための基板１０を用意する。基板１０の材料としては、上述した第１の実施形態の場合と同様のものを用いることができる。
【００６７】
（２´）次に、図８（Ｂ）に示すように、例えば、スパッタ法を用いて基板１０上に第１の電極材料からなる第１初期結晶核２０ａを島状に形成する。このとき、基板１０に与えられる温度は、２００℃以上６００℃以下に設定することができる。これにより、第１の電極材料からなる第１初期結晶核２０ａの結晶品質を良好なものとすることができる。この第１の電極材料としては、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ａｕ、Ａｇ、Ａｌ、Ｃｕ等の金属、ＩｒＯ２、ＲｕＯ２等の酸化物導電体、ＴｉＮ、ＴａＮ等の窒化物導電体等を用いることができる。
【００６８】
（３´）次に、図８（Ｃ）に示すように、第１初期結晶核２０ａの上に例えば、スパッタ法を用いて第１の電極材料と異なる第２の電極材料からなる第２初期結晶核２０ｂを形成する。このとき、基板１０に与えられる温度は、２００℃以上６００℃以下に設定することができる。これにより、第２の電極材料からなる第２初期結晶核２０ｂの結晶品質を良好なものとすることができる。この第２の電極材料としては、例えば、Ｐｔ、Ｉｒ、Ｒｕ、Ａｕ、Ａｇ、Ａｌ、Ｃｕ等の金属、ＩｒＯ２、ＲｕＯ２等の酸化物導電体、ＴｉＮ、ＴａＮ等の窒化物導電体等を用いることができる。
【００６９】
（４´）次に、図８（Ｄ）に示すように、例えば、真空蒸着法を用いて第２初期結晶核２０ｂを成長させ、成長層３２を形成していく。このとき、成長層３２は、初期結晶核２０ｂの結晶性を保持しつつ形成されていく。また、このとき、基板１０に与えられる温度は、初期結晶核２０ａ、２０ｂを形成する際の温度より低いことが好ましく、具体的には２００℃より低い温度に設定することができる。これにより、成長層３０として、粒界の少なく平坦性の良好な板状の結晶が形成することができる。
【００７０】
（５´）最終的には、図８（Ｅ）に示すように、基板１０の上に電極膜４４が形成される。このとき形成される電極膜４４の膜厚は、例えば５０〜２００ｎｍとすることができる。この電極膜４４は、スパッタ法により形成された初期結晶核２０ｂの良好な結晶性と、真空蒸着法により形成された成長層３２の粒界の少なさおよび平坦性、さらには表面の清浄性を併せ持つこととなる。すなわち、本実施形態による製造方法では、良好な結晶性および平坦性を有し、粒界の少ない電極膜４４を得ることができる。また、本実施形態による製造方法では、成長層３２を真空蒸着法で形成することにより、成膜工程を全てスパッタ法を用いた場合に比べて、電極膜４４に内在する応力を低減させることができる。
【００７１】
なお、本実施の形態に係る製造方法においても、第１の実施形態の場合と同様に、基板１０に絶縁層や接着層等の中間層が含まれて形成されていてもよい。また、本実施の形態の製造方法においても、第１の実施形態の場合と同様に、電極膜４４を形成した後に、熱処理を行うことによって、電極膜４４に内在する応力を開放してより歪みの少ない電極膜を得ることができる。さらに、本実施の形態においても、第１の実施形態の場合と同様に、上記（２´）〜（４´）の工程を繰返し行うことにより、複数の電極膜を積層した構造を形成することもできる。
【００７２】
以下では、本実施の形態の製造方法について、さらに詳細な実施例を図面を参照しながら説明する。
【実施例３】
【００７３】
本実施例では、イオンビーム・スパッタ法で島状にＩｒ第１初期結晶核２０ａ、Ｐｔ第２初期結晶核２０ｂを順次形成し、続けて真空蒸着法によりＰｔ成長層３２を形成して、図９に示すようなＩｒ−Ｐｔ電極薄膜４４を得た。本実施例において第１初期結晶核２０ａの材料として採用したＩｒは、一般にＰＺＴ系強誘電体キャパシタの電極材料として、その疲労特性を向上させる材料であることが知られている。これは、Ｉｒが同じ白金族の電極材料であるＰｔに比べて強誘電体材料に対する拡散防止効果が大きいことを意味する。このため、このような強誘電体材料に対する拡散防止効果の高い材料を初期結晶核２０ａとして電極膜内に混在させることにより、かかる電極膜４４を強誘電体キャパシタの電極に採用した場合に、キャパシタの疲労特性を向上させることができる。また、本実施例においては、図８に示すように、ｎ型シリコン基板１１の表面に層間絶縁膜としてシリコン熱酸化膜１２が厚さ２００ｎｍで形成され、その上に接着層としてＴｉＯＸ膜１３を２０ｎｍ形成されたものを基板１０として用いている。
【００７４】
図１０（Ａ）は、図９の構造を有するＰｔとＩｒの複合電極膜４４上に形成されたＰＺＴからなる強誘電体部分を含む強誘電体キャパシタのヒステリシス特性を示すものである。なお、比較例として、図２０に示すような従来のスパッタ法のみによるＰｔ電極膜１００上に形成されたＰＺＴからなる強誘電体部分を含む強誘電体キャパシタのヒステリシス特性を図１０（Ｂ）に示す。図１０（Ａ）及び図１０（Ｂ）によれば、本実施例を適用した電極膜４４を有する強誘電体キャパシタのほうが、従来のスパッタ法のみによる電極膜１００を有する強誘電体キャパシタと比べて、角型性の良いヒステリシス特性を得られることが確認できた。また、かかる２種類の強誘電体キャパシタについて、疲労特性についても測定した。図１１（Ａ）は、本実施例を適用した場合を示し、図１１（Ｂ）は、従来のスパッタ法のみによる場合を示している。図１１（Ａ）及び図１１（Ｂ）によれば、疲労特性においても、本実施例を適用した電極膜４４を有する強誘電体キャパシタが優れていることが確認できた。
【実施例４】
【００７５】
本実施例では、Ｉｒ−Ｐｔ複合電極膜を強誘電体キャパシタの上部電極として用いた場合、および上部電極と下部電極の双方に用いた場合についての検証を行った。
【００７６】
まず、従来のスパッタ法により形成したＰｔ電極膜１００に被覆されて下部電極が形成されたＳｉウェハ１０を基材として用い、その上部に厚さ２００ｎｍのＰＺＴ薄膜５０をゾルゲル法により形成した。
【００７７】
次に、図１２（Ａ）に示すようにＰＺＴ薄膜５０上部にスパッタ法を用いてＰｔ電極初期核２０ａを基板温度４００℃で厚さ１０ｎｍ形成した。この時、Ｐｔ初期核は、膜状にはならず、島状に形成された。この時の成膜条件は、ＤＣスパッタ装置を用いてＤＣパワー１００Ｗ、成膜圧力０．３ＰａでＡｒプラズマを用い、基板温度４００℃で５秒間スパッタを行って、厚さ５ｎｍとした。
【００７８】
次に、基板温度を２００℃とし、蒸着法を用いて、Ｐｔ電極が連続しＰＺＴ薄膜５０を完全に被覆するまで成長させ、図１２（Ｂ）に示すように第１Ｐｔ成長層３２を形成し、第１Ｐｔ電極膜４４を得た。この時、第１Ｐｔ電極膜４４の総膜厚は４０ｎｍであった。このとき、成膜条件は、ＤＣスパッタ装置を用いてＤＣパワー１００Ｗ、成膜圧力０．３ＰａでＡｒプラズマを用い、基板温度２００℃で６０秒間スパッタを行って、総膜厚４０ｎｍとした。
【００７９】
ここで、第１Ｐｔ電極膜４４形成時のプロセスダメージによるＰＺＴの特性劣化を回復するため、酸素雰囲気下でポストアニールを行うことも可能である。つまり、本実施例のように第１Ｐｔ電極膜４４の総膜厚が僅か４０ｎｍ程度と薄く、かつ第１Ｐｔ電極膜４４が粒界に多くの隙間を有しており酸素を十分に透過する場合においては、第１Ｐｔ電極膜４４の粒界の隙間を通じてＰＺＴ薄膜５０に酸素を供給しつつポストアニールを行うことが効果的である。
【００８０】
さらに、本実施例では拡散防止用のＩｒ粒６０をスパッタ法により、平坦な基板に対して、厚さ１０ｎｍとなる成膜条件で極僅かの第１Ｐｔ電極膜４４の第１Ｐｔ成長層３２の粒界の隙間に打ち込み、図１２（Ｃ）に示すような構造を形成した。この際の基板温度は任意に設定することができ、加えて酸素雰囲気中で行なうとともに、ＩｒＯ２粒を打ち込むことも可能である。また、後述の通り、ＩｒやＩｒＯ２粒は、選択的にＰｔの隙間に入り込むことを利用している。
【００８１】
最後に、蒸着法を用いて、所望の厚さになるまで、第２Ｐｔ成長層３４を成長させて第２Ｐｔ電極膜４６を形成し、図１２（Ｄ）に示すような第１Ｐｔ電極膜４４及び第２Ｐｔ電極膜４６からなるＩｒ−Ｐｔ電極膜４８を有する構造を形成した。本実施例ではＩｒ−Ｐｔ電極膜４８の総膜厚を１６０ｎｍとなるように形勢した。なお、この際の蒸着条件は、成膜圧力が２．２×１０−６Ｔｏｒｒで、エレクトロンビーム・パワーを２ｋＷとし、成膜温度については室温で、１０分間の成膜を行い、総膜厚１６０ｎｍとした。
【００８２】
このようにして作成したＰＺＴキャパシタの疲労特性を評価したところ、図１３に示すように良好な疲労特性を示した。図中サンプル１は粒界拡散の防止用にＩｒ粒を用い、サンプル２は同じく粒界拡散の防止用にＩｒＯ２粒を用いた場合のＰＺＴキャパシタである。
【００８３】
さらに、サンプル２のＰＺＴキャパシタを５％の水素を含む窒素雰囲気中で、４００℃で、３０分間のアニールを施したところ、図１４に示すようにアニール処理前後で、全くヒステリシス特性の変化は見られなかった。
【００８４】
一般にＰＺＴなどの強誘電体は、水素等の還元雰囲気下でアニールを行うことで特性劣化することが知られているが、本発明のＩｒ−Ｐｔ電極膜４８を用いた場合は、図１４に示すように、ほとんど特性劣化が見られなかった。このことは、Ｐｔの持つ多くの粒界が原因で、粒界拡散によりＰＺＴ中に入り込んだ水素が特性劣化を引き起こしており、本発明は極僅かな量のＩｒ粒でＰｔ粒界に栓をすることで、効果的に水素の拡散を防止していることが証明された。すなわち、図１５中の矢印Ａに示すように、Ｉｒ粒６０が拡散ブロックとなり、上からの水素或いはＰＺＴ中からの元素の拡散を効果的に防止することを意味している。また、電極を第１Ｐｔ電極膜４４と第２Ｐｔ電極膜４６とに分割して形成し、かつ両者の間にＩｒという異物質を挟み込むことで、Ｐｔが連続成長せず、すなわちＰｔの有する粒界が連続することが殆どなくなるため、たとえＩｒ粒６０が上手く入り込まなかったＰｔ粒界でさえも、図１４中の矢印Ｂ,Ｃに示すように、拡散防止効果を有することとなり、これらの結果、本発明によるＩｒ−Ｐｔ電極膜４８を用いたＰＺＴキャパシタは良好な強誘電特性を示したものといえる。
【００８５】
また、本発明のＩｒ−Ｐｔ電極膜４８の場合、Ｉｒ使用量は極僅かであり、高価なＩｒを有効に使用できるばかりではなく、電極の殆どがＩｒよりも軟らかいＰｔからなるため、エッチングプロセスを効果的に用いることが出来、容易に微小キャパシタを形成することが出来た。
【００８６】
実際に、２００μｍ角（２００μｍ×２００μｍ）、４５μｍ角（４５μｍ×４５μｍ）、５μｍ角（５μｍ×５μｍ）、３μｍ角（３μｍ×３μｍ）でキャパシタを作製し、ヒステリシス特性を評価したところ、図１６に示すように、全てのサイズのキャパシタにおいて良好なヒステリシスを確認した。
【００８７】
また、本発明の電極膜の製造方法を用いて、図１７（Ａ）に示すようなＩｒ−Ｐｔ複合電極４８ａ、４８ｂまたは図１７（Ｂ）に示すようなＩｒ−Ｐｔ複合電極４８ｃ、４８ｄをＰＺＴキャパシタの上部電極および下部電極に用いることで、Ｓｉ基板との間の相互拡散をも防止することが出来、更に良好な強誘電特性を引き出すことが出来ると考えられる。
【００８８】
また、実際に本発明の電極膜の製造方法により作製されたＰｔ−Ｉｒ複合電極４８の表面モフォロジーを図１８に示す。
【００８９】
図１８（Ａ）は、厚さ４０ｎｍで形成されたＰｔ初期結晶核（５ｎｍ）＋Ｐｔ成長層(３５ｎｍ)である。これによれば、ＰＺＴを覆い尽くすことが出来ずに多くの隙間（粒界）を有していることが分かる。
【００９０】
次に、Ｐｔ初期結晶核の隙間（粒界）に拡散防止用Ｉｒを打ち込んだものが図１８（Ｂ）であり、Ｐｔ初期核の隙間を拡散防止用Ｉｒが埋め尽くしていることが確認できた。すなわち、この段階で初めてＰＺＴ薄膜を電極金属が覆い尽くしたことが分かる。加えて、Ｐｔの粒界にＩｒが集中して形成されたことがことが
さらに、上部にＰｔを形成し、層膜厚１５０ｎｍとしたのが図１８（Ｃ）である。図１８（Ａ）の場合と粒サイズが全く異なっており、図１８（Ａ）のＰｔ初期結晶核と図１８（Ｃ）のＰｔ成長層では、粒界が一致していないことが分かる。
【００９１】
［第３の実施形態］
本実施の形態では、第１および第２の実施形態で説明した製造方法のデバイスへの適用例について説明する。
【００９２】
図１９（Ａ）及び図１９（Ｂ）は、上記実施の形態の製造方法により得られる電極膜を用いた強誘電体メモリを有する半導体装置１０００を模式的に示す図である。なお、図１９（Ａ）は、半導体装置１０００の平面的形状を示すものであり、図１９（Ｂ）は、図１９（Ａ）におけるＡ−Ａ´断面を示すものである。
【００９３】
半導体装置１０００は、図１９（Ａ）に示すように、強誘電体メモリセルアレイ２００と、周辺回路部３００とを有する。そして、強誘電体メモリセルアレイ２００と周辺回路部３００とは、異なる層に形成されている。また、周辺回路部３００は、強誘電体メモリセルアレイ２００に対して半導体基板４００上の異なる領域に配置されている。なお、周辺回路３００の具体例としては、Ｙゲート、センスアンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアドレスデコーダ、又はアドレスバッファを挙げることができる。
【００９４】
強誘電体メモリセルアレイ２００は、行選択のための下部電極２１０（ワード線）と、列選択のための上部電極２２０（ビット線）とが交叉するように配列されている。また、下部電極２１０及び上部電極２２０は、複数のライン状の信号電極から成るストライプ形状を有する。なお、信号電極は、下部電極２１０がビット線、上部電極２２０がワード線となるように形成することができる。この下部電極２１０および上部電極２２０は、上記実施の形態に係る製造方法を用いて形成されているため、粒界が少なく、平坦性が良好である。従って、後述する下部電極２１０と上部電極２２０との間に配置される強誘電体膜２１５の構成元素が、下部電極２１０や上部電極２２０の中に拡散することを防止することができる。
【００９５】
そして、図１９（Ｂ）に示すように、下部電極２１０と上部電極２２０との間には、強誘電体膜２１５が配置されている。強誘電体メモリセルアレイ２００では、この下部電極２１０と上部電極２２０との交叉する領域において、強誘電体キャパシタ２３０として機能するメモリセルが構成されている。なお、強誘電体膜２１５は、少なくとも下部電極２１０と上部電極２２０との交叉する領域の間に配置されていればよい。
【００９６】
さらに、半導体装置１０００は、下部電極２１０、強誘電体膜２１５、及び上部電極２２０を覆うように、第２の層間絶縁膜４３０が形成されている。さらに、配線層４５０、４６０を覆うように第２の層間絶縁膜４３０の上に絶縁性の保護層４４０が形成されている。
【００９７】
周辺回路部２００は、図１９（Ａ）に示すように、前記メモリセル２００に対して選択的に情報の書き込み若しくは読出しを行うための各種回路を含み、例えば、下部電極２１０を選択的に制御するための第１の駆動回路３１０と、上部電極２２０を選択的に制御するための第２の駆動回路３２０と、その他にセンスアンプなどの信号検出回路（図示省略）とを含んで構成される。
【００９８】
また、周辺回路部３００は、図１９（Ｂ）に示すように、半導体基板４００上に形成されたＭＯＳトランジスタ３３０を含む。ＭＯＳトランジスタ３３０は、ゲート絶縁膜３３２、ゲート電極３３４、及びソース／ドレイン領域３３６を有する。各ＭＯＳトランジスタ３３０間は、素子分離領域４１０によって分離されている。このＭＯＳトランジスタ３３０が形成された半導体基板４００上には、第１の層間絶縁膜４１０が形成されている。そして、周辺回路部３００とメモリセルアレイ２００とは、配線層５１によって電気的に接続されている。
【００９９】
次に、半導体装置１０００における書き込み、読出し動作の一例について述べる。
【０１００】
まず、読出し動作においては、選択されたメモリセルのキャパシタに読み出し電圧が印加される。これは、同時に‘０’の書き込み動作を兼ねている。このとき、選択されたビット線を流れる電流又はビット線をハイインピーダンスにしたときの電位をセンスアンプにて読み出す。そして、非選択のメモリセルのキャパシタには、読み出し時のクロストークを防ぐため、所定の電圧が印加される。
【０１０１】
書き込み動作においては、‘１’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させる書き込み電圧が印加される。‘０’の書き込みの場合は、選択されたメモリセルのキャパシタに分極状態を反転させない書き込み電圧が印加され、読み出し動作時に書き込まれた‘０’状態を保持する。このとき、非選択のメモリセルのキャパシタには書き込み時のクロストークを防ぐために、所定の電圧が印加される。
【０１０２】
この半導体装置１０００によれば、上記実施の形態の製造方法に作製される強誘電体キャパシタ２３０について、下部電極２１０および上部電極２２０が粒界が少なく、良好な結晶性および平坦性を有するため、これらの間に配置される強誘電体膜２１５の品質を良好なものとすることができ、デバイスの品質の向上および歩留まりの向上を図ることができる。
【０１０３】
以上、本発明に好適な実施の形態について述べたが、本発明はこれらに限定されるものでなく、本発明の要旨の範囲内で各種の態様を取り得る。
【図面の簡単な説明】
【０１０４】
【図１】第１の実施形態の製造方法を模式的に示す図である。
【図２】第１の実施形態の製造方法を模式的に示す図である。
【図３】第１の実施形態の実施例１に係る電極膜を模式的に示す図である。
【図４】第１の実施形態の実施例１に係る電極膜の分析結果を示す図である。
【図５】第１の実施形態の実施例１に係る電極膜上に形成した強誘電体膜のヒステリシス特性を示す図である。
【図６】第１の実施形態の実施例１に係る強誘電体膜の脱ガス分析結果を示す図である。
【図７】第１の実施形態の実施例２に係る電極膜のＸ線回折法による分析結果を示す図である。
【図８】第２の実施形態の製造方法を模式的に示す図である。
【図９】第２の実施形態の実施例３に係る電極膜を模式的に示す図である。
【図１０】第２の実施形態の実施例３に係る電極膜上に形成した強誘電体膜のヒステリシス特性を示す図である。
【図１１】第２の実施形態の実施例３に係る電極膜上に形成した強誘電体膜の疲労特性を示す図である。
【図１２】第２の実施形態の実施例４に係る製造方法を模式的に示す図である。
【図１３】第２の実施形態の実施例４に係る電極膜上に形成した強誘電体膜の疲労特性を示す図である。
【図１４】第２の実施形態の実施例４に係る電極膜上に形成した強誘電体膜のヒステリシス特性を示す図である。
【図１５】第２の実施形態の実施例４に係る電極膜の機能を説明するための図である。
【図１６】第２の実施形態の実施例４に係る電極膜を有する強誘電体キャパシタのヒステリシス特性を示す図である。
【図１７】第２の実施形態の実施例４に係る電極膜を有する強誘電体キャパシタの構造を説明するための図である。
【図１８】第２の実施形態の実施例４に係る電極膜の製造過程における表面状態を観察した顕微鏡写真である。
【図１９】第３の実施形態に係る半導体装置を模式的に示す図である。
【図２０】従来の製造方法による電極膜を模式的に示す図である。
【符号の説明】
【０１０５】
１０  基板、２０  初期結晶核、３０  成長層、４０,４２  電極膜
【図１】
2004311922.tif 000005
【図２】
2004311922.tif 000006
【図３】
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【図４】
2004311922.tif 000008
【図５】
2004311922.tif 000009
【図６】
2004311922.tif 000010
【図７】
2004311922.tif 000011
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１９】
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【図２０】
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【図１８】
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