(57)【要約】【課題】縦型パワー半導体装置においてそのオン抵抗を低減する。【解決手段】シリコン基板１０１を用意し、主面１０１ａからｐ型シリコン層、ｎ＋型シリコン層を形成し、さらに主面１０１ａ上にゲート電極６およびソース電極を各能動素子毎に形成する。次に、主面１０１ｃ表面の端縁部を除く領域を５０〜１００μｍの厚みを残すようにエッチングにより除去して凹形状とする。続いて凹形状の内部９を埋めるように主面１０１ｂ上に銅よりなる金属層１０８を電解めっきにより形成後、金属層１０８から突出した凹形状の側壁部２１を弗硝酸を用いたエッチングにより除去する。最後に、シリコン基板１０１を金属層１０８と共にダイシングし個々の素子に分離する。このようにして製造されたＤ−ＭＯＳＦＥＴ１００は、シリコン基板の厚みが従来の４００μｍと比較して５０〜１００μｍと非常に薄いことから、そのオン抵抗が大幅に低減される。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
相対向する第１主面と第２主面を有する半導体基板、前記第１主面から前記半導体基板内に作り込まれた第１不純物領域、前記第１主面から前記第１不純物領域内に作り込まれた第２不純物領域、前記第１主面上に設けられ少なくとも前記第２不純物領域に接合された第１主電極、前記第１主面上に設けられ前記第１不純物領域に絶縁膜を介して対向する制御電極、および前記第２主面上に設けられた第２主電極を備え、前記第２主電極は前記半導体基板の厚みよりも厚い金属層であって、この金属層は前記第１、第２不純物領域、前記第１主電極および制御電極を形成した後に、前記第２主面上に形成されたものであることを特徴とする縦型パワー半導体装置。
【請求項２】
前記半導体基板の厚さが５０μｍ〜１００μｍであり、前記金属層の厚さが１５０μｍ〜１７５μｍであることを特徴とする請求項１記載の縦型パワー半導体装置。
【請求項３】
相対向する第１主面と第２主面を有する半導体基板を準備する工程、前記半導体基板に複数の能動素子領域を想定しこの各能動素子領域のそれぞれについて前記第１主面から前記半導体基板内に第１不純物領域を形成しさらに前記第１主面から前記第１不純物領域内に第２不純物領域を形成する工程、および前記複数の能動素子領域のそれぞれについて前記第１不純物領域に絶縁膜を介して対向する制御電極を前記第１主面上に形成しまた少なくとも前記第２不純物領域に接合する第１主電極を前記第１主面上に形成する工程を含んだ縦型パワー半導体装置の製造方法であって、前記各能動素子領域のそれぞれに前記第１不純物領域と第２不純物領域と制御電極と第１主電極とを形成した後に、さらに、前記第２主面の端縁部を除く領域を所定の厚みを残すようにエッチングにより除去して前記半導体基板を凹形状としこの凹形状の底部に前記第１主面と相対向する第３主面を形成する工程と、前記凹形状の内部を埋めるように前記第３主面上に第２主電極層を形成する工程と、前記半導体基板を前記第２主電極層と共にダイシングし個々の前記能動素子領域に分離する工程とを含む縦型パワー半導体装置の製造方法。
【請求項４】
前記第３主面を形成する工程において、前記第２主面の端縁部が、前記半導体基板の外周から内側へ２ｍｍ〜３ｍｍの領域で残されることを特徴とする請求項３記載の縦型パワー半導体装置の製造方法。
【請求項５】
前記第３主面を形成する工程において、前記所定の厚みが５０μｍ〜１００μｍとされることを特徴とする請求項３記載の縦型パワー半導体装置の製造方法。
【請求項６】
前記第２主電極層がめっきにより形成されることを特徴とする請求項３記載の縦型パワー半導体装置の製造方法。
【請求項７】
前記第２主電極層が、除去した前記半導体基板の約半分の厚さに形成されることを特徴とする請求項３記載の縦型パワー半導体装置の製造方法。
【請求項８】
前記第２主電極層を形成した後、前記第２主電極層から突出した前記半導体基板の側壁部をエッチングにより除去し前記第２主電極層と同じ高さに均すことを特徴とする請求項７記載の縦型パワー半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＧＢＴまたはＭＯＳＦＥＴ等の縦型のパワー半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　ｍｏｄｅ　Ｔｒａｎｓｉｓｔｏｒ）やＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等の縦型パワー半導体装置は、ＩＣと異なり、電流が縦方向すなわち半導体基板に対して垂直方向に流れる素子構造となっている。図５は、従来の電力制御用素子として用いられる二重拡散形ＭＯＳＦＥＴ（Ｄ−ＭＯＳＦＥＴ）の構造例を示す図である。従来のＤ−ＭＯＳＦＥＴを構成するシリコン基板１０は、ｎ−型シリコン層１２を出発材料として作られ、相対向する主面１０Ａ、１０Ｂを有する。下に位置する主面１０Ｂ側には、ｎ−型シリコン層１２の出発材料にｎ型の不純物が全面に拡散され、ｎ＋型シリコン層１１が形成されている。上に位置する主面１０Ａ側には、ｎ−型シリコン層１２に主面１０Ａからｐ型の不純物を選択的に拡散してｐ型シリコン層１３が形成され、さらにｐ型シリコン層１３の中にｎ型の不純物を選択的に拡散し、ｎ＋型シリコン層１４が形成されている。主面１０Ａ上には、酸化シリコン膜等の絶縁膜１５を介して制御電極（ゲート電極）１６が形成され、このゲート電極１６はｎ−型シリコン層１２とその周りのｐ型シリコン層１３に対向している。また、主面１０Ａ上には、ｎ＋型シリコン層１４とその周りのｐ型シリコン層１３にオーミック接触している第１主電極（ソース電極）１７が形成されている。一方、シリコン基板１０の主面１０１Ｂ上にはドレイン電極１８が形成され、ソース電極１７との間に、シリコン基板１０に対して垂直方向の電流経路を形成する。
【０００３】
次に、動作について簡単に説明する。ゲート電極１６に正の電圧を印加すると、ゲート電極１６に対向したｐ型シリコン層１３部分にチャネルが形成され、ドレイン電極１８からｎ＋型シリコン層１１、ｎ−型シリコン層１２、ｐ型シリコン層１３のチャネルを通ってｎ＋型シリコン層１４、ソース電極１７へ電流が流れる。ゲート電圧を零または負とするとチャネルは消え、オフ状態に戻る。
【０００４】
【発明が解決しようとする課題】
上記のようなパワーＭＯＳＦＥＴは、制御する電流が大きく、電力制御用素子として電力損失を低減するためには上記の電流経路により形成されるオン抵抗が低い方がよい。オン抵抗を低くする方法としては、シリコン基板１０の抵抗を下げるか、またはシリコン基板１０を薄くする方法がある。シリコン基板１０の抵抗を下げるためには、シリコン中の不純物を増加させる方法があるが、これは物理的に限界がある。
【０００５】
図３は、縦型パワーデバイスにおけるシリコン基板の厚みとオン抵抗の関係の一例を示す図であり、基板厚みが薄いほどオン抵抗が低くなる傾向があることを示している。しかし、従来のシリコン基板１０の厚さ（図５中Ｌ１で示す）は通常４００μｍ程度であるが、これよりも薄いシリコン基板を用いて素子を形成すると、素子製造工程中に基板が割れたり、反りが生じ易いという問題があった。また、素子製造工程完了後にシリコン基板をエッチング等により薄くした場合、その後に行われる検査工程（ウエハテスト）やアセンブリ工程においてシリコン基板の取り扱いが従来と同様に行えないため、新たな装置開発が必要となりコスト高となる問題があった。
【０００６】
一方、オン抵抗の低い半導体装置の構造として、例えば特開平４−４３９７１号公報では、モリブデン（Ｍｏ）による金属基板とシリコンウエハのそれぞれの鏡面研磨された平坦面を密着させ、例えば１０００℃で２時間の熱処理を行うことにより、接合界面にシリコンとモリブデンとの合金層が形成された状態で接合した後、シリコンウエハ表面を機械研磨にて荒く削り取り、さらに鏡面研磨、エッチングを施し、金属基板上に約１０μｍの厚さのｎ−型のシリコン薄膜が形成された構造とし、このシリコン薄膜上にトランジスタあるいはダイオード等の半導体能動素子を形成した半導体装置が提案されている。しかし、この例では、素子製造工程の前に金属基板とシリコン薄膜が結合されるため、素子製造ラインが金属汚染される恐れがある。近年の素子製造ラインにおいては金属汚染を厳しく管理する傾向にあるため、上記のような半導体装置の実現は非常に困難である。
【０００７】
本発明は、上記のような問題点を解消するためになされたもので、オン抵抗の低減を図ることのできる縦型パワー半導体装置とその製造方法を提案するものである。
【０００８】
【課題を解決するための手段】
本発明に係わる縦型パワー半導体装置は、相対向する第１主面と第２主面を有する半導体基板、第１主面から半導体基板内に作り込まれた第１不純物領域、第１主面から第１不純物領域内に作り込まれた第２不純物領域、第１主面上に設けられ少なくとも第２不純物領域に接合された第１主電極、第１主面上に設けられ第１不純物領域に絶縁膜を介して対向する制御電極、および第２主面上に設けられた第２主電極を備え、第２主電極は半導体基板の厚みよりも厚い金属層であって、この金属層は第１、第２不純物領域、第１主電極および制御電極を形成した後に、第２主面上に形成されたものである。
また、半導体基板の厚さが５０μｍ〜１００μｍであり、金属層の厚さが１５０μｍ〜１７５μｍである。
【０００９】
また、本発明に係わる縦型パワー半導体装置の製造方法は、相対向する第１主面と第２主面を有する半導体基板を準備する工程、半導体基板に複数の能動素子領域を想定しこの各能動素子領域のそれぞれについて第１主面から半導体基板内に第１不純物領域を形成しさらに第１主面から第１不純物領域内に第２不純物領域を形成する工程、および複数の能動素子領域のそれぞれについて第１不純物領域に絶縁膜を介して対向する制御電極を第１主面上に形成しまた少なくとも第２不純物領域に接合する第１主電極を第１主面上に形成する工程を含んだ縦型パワー半導体装置の製造方法であって、各能動素子領域のそれぞれに第１不純物領域と第２不純物領域と制御電極と第１主電極とを形成した後に、さらに、第２主面の端縁部を除く領域を所定の厚みを残すようにエッチングにより除去して半導体基板を凹形状としこの凹形状の底部に第１主面と相対向する第３主面を形成する工程と、凹形状の内部を埋めるように第３主面上に第２主電極層を形成する工程と、半導体基板を第２主電極層と共にダイシングし個々の能動素子領域に分離する工程とを含むものである。
【００１０】
また、第３主面を形成する工程において、第２主面の端縁部が、半導体基板の外周から内側へ２ｍｍ〜３ｍｍの領域で残されるものである。
さらに、第３主面を形成する工程において、所定の厚みが５０μｍ〜１００μｍとされるものである。
また、第２主電極層がめっきにより形成されるものである。
また、第２主電極層が、除去した半導体基板の約半分の厚さに形成されるものである。
さらに、第２主電極層を形成した後、第２主電極層から突出した半導体基板の側壁部をエッチングにより除去し第２主電極層と同じ高さに均すものである。
【００１１】
【発明の実施の形態】
実施の形態１．
以下に、本発明の実施の形態を図面に基づいて説明する。図１は、本実施の形態において製造される縦型パワー半導体装置の例である二重拡散形ＭＯＳ（Ｄ―ＭＯＳ）ＦＥＴの構造を示す断面図である。本実施の形態におけるＤ−ＭＯＳＦＥＴ１００は、大別してシリコン基板１０１とこのシリコン基板１０１の厚みに比較して充分に厚い金属層１０８の２つの領域より構成されている。シリコン基板１０１は、ｎ＋型ＣＺシリコン層１の上にｎ−型シリコン層２を形成した出発材料として作られる。このシリコン基板１０１は相対向する主面１０１ａ、１０１ｂを有する。
【００１２】
下に位置する主面１０１ｂ側には、ｎ−型シリコン層２の出発材料にｎ型の不純物が全面に拡散され、ｎ＋型シリコン層１が形成されている。上に位置する主面１０１ａ側には、ｎ−型シリコン層２に主面１０１ａからｐ型の不純物を選択的に拡散してｐ型シリコン層３が形成される。このｐ型シリコン層３はリング状に形成されて主面１０１ａに露出しており、その中央にはｎ−型シリコン層２が主面１０１ａに露出している。さらにｐ型シリコン層３の中にｎ型の不純物を選択的に拡散し、ｎ＋型シリコン層４が形成される。このｎ＋型シリコン層４もリング状に形成されて主面１０１ａに露出している。
【００１３】
主面１０１ａ上には、酸化シリコン膜等の絶縁膜５が形成されている。この絶縁膜５は主面１０１ａに接触するように形成され、ｎ−型シリコン層２とその周りのｐ型シリコン層３およびｎ＋型シリコン層４を覆っている。絶縁膜５の上には、制御電極（ゲート電極）６が形成され、このゲート電極６はｎ−型シリコン層２とその周りのｐ型シリコン層３に対向している。さらに主面１０１Ａには第１主電極（ソース電極）７が形成されている。このソース電極７は、ｎ＋型シリコン層４とその周りのｐ型シリコン層３にオーミック接触している。一方、シリコン基板１０１の主面１０１ｂには、シリコン基板１０１の厚みに比較して充分に厚い銅よりなる第２主電極層（金属層）１０８が形成され、この金属層１０８はｎ＋シリコン層１にオーミック接触し、このｎ＋シリコン層１を介してｎ−シリコン層２に接続されている。この金属層１０８は第２主電極（ドレイン電極）８として機能し、ソース電極７との間に、シリコン基板１０１に対して垂直方向の電流経路を形成する。
【００１４】
本実施の形態におけるＤ−ＭＯＳＦＥＴ１００の動作について簡単に説明する。ゲート電極６に正の電圧を印加すると、ゲート電極６に対向したｐ領域３部分にチャネルが形成され、金属層１０８よりなるドレイン電極８からｎ＋型シリコン層１、ｎ−型シリコン層２、ｐ型シリコン層３のチャネルを通ってｎ＋型シリコン層４、ソース電極７へ電流が流れる。ゲート電圧を零または負とするとチャネルは消え、オフ状態に戻る。
本実施の形態では、シリコン基板１０１の厚みは５０μｍ〜１００μｍ、金属層１０８の厚みは１５０μｍ〜１７５μｍであり、Ｄ−ＭＯＳＦＥＴ１００全体としての厚みは２００μｍ〜２７５μｍである。すなわち、従来の一般的なシリコン基板の厚みが４００μｍであるのに対し、本実施の形態におけるシリコン基板１０１の厚みは５０μｍ〜１００μｍで従来の１２〜２５％の厚みしかなく、オン抵抗の大幅な低減が可能となる。また、金属層１０８を含めた全体の厚みも従来の５０〜７０％しかないため、Ｄ−ＭＯＳＦＥＴ１００として従来より約３０〜５０％の薄型化が図られる。さらに、金属層１０８はヒートシンクとしての機能も有するため、熱抵抗が低減され放熱特性も改善される。
【００１５】
次に、本実施の形態におけるＤ−ＭＯＳＦＥＴ１００の製造方法について図２を用いて説明する。なお、図２では便宜上Ｄ−ＭＯＳＦＥＴ１００の各構成要素については図示を省略しているが、図２中、図１と同一、相当部分には同一符号を付している。まず、相対向する一対の主面１０１ａ、１０１ｃを有するシリコン基板１０１を準備する。シリコン基板１０１は例えば直径約５インチ、厚みＬ１は約４００μｍである。このシリコン基板１０１は、ｎ−型シリコン層２を出発材料として作られる。シリコン基板１０１に複数の能動素子領域を想定しこの各能動素子領域のそれぞれについて主面１０１ａからシリコン基板１０１内に第１不純物領域であるｐ型シリコン層３（図１参照）を形成しさらに主面１０１ａからｐ型シリコン層３内に第２不純物領域であるｎ＋型シリコン層４（図１参照）を形成する。また、主面１０１ｃ側には、ｎ−型シリコン層２の出発材料にｎ型の不純物を全面に拡散し、ｎ＋型シリコン層１を形成する。さらに、複数の能動素子領域のそれぞれについてｐ型シリコン層３に絶縁膜５（図１参照）を介して対向するゲート電極６を主面１０１ａ上に形成し、ｎ＋型シリコン層４とその周りのｐ型シリコン層３に接合するソース電極７（図１参照）を主面１０１ａ上に形成する（図２（ａ））。
【００１６】
次に、主面１０１ｃ表面の端縁部を除く領域を所定の厚みＬ２を残すように、水酸化カリウム（ＫＯＨ）及び弗硝酸を用いたエッチングにより除去してシリコン基板１０１を凹形状とし、この凹形状の底部に主面１０１ａと相対向する主面１０１ｂを形成する（図２（ｂ））。シリコン基板１０１の厚みＬ２として５０〜１００μｍを残すようにし、エッチングにより形成される凹形状の深さＬ３は３００〜３５０μｍとする。このエッチング量は、ｎ−型シリコン層２へのエッチングによるダメージを回避するためにｎ＋型シリコン層１を１０μｍ程度残すように考慮して決定する。また、エッチングされないシリコン基板１０１の端縁部１９とは、基板の外周から内側へ約２ｍｍ〜３ｍｍの領域であり（図中Ｌ４で示す）、この端縁部１９を残してエッチングを行うのはシリコン基板１０１の強度を確保するためである。シリコン基板１０１の主面１０１ｃ全面をエッチングにより薄くした場合、非常に割れやすいものとなるため取り扱いが難しい。
【００１７】
続いて、凹形状の内部９を埋めるように、主面１０１ｂ上に銅よりなる第２主電極層（金属層）１０８を電解めっきにより形成する（図２（ｃ））。この金属層１０８は、能動素子領域のドレイン電極として機能する。この時、金属層１０８は、除去されたシリコン基板１０１の約半分の厚さ、すなわち凹形状の内部９の約半分を埋める厚さ１５０〜１７５μｍでよい。これは、シリコン基板の剛性率が８０．０ＧＰａであるのに対し銅の剛性率が４８．４ＧＰａであり、シリコン基板の方が堅くて脆いことから、金属層１０８はシリコン基板の約半分の厚さで同様の基板強度が得られるためである。次に、金属層１０８から突出した凹形状のシリコン基板１０１の側壁部２１を弗硝酸を用いたエッチングにより除去し、金属層１０８と同じ高さに均す（図２（ｄ））。最後に、シリコン基板１０１を金属層１０８と共にダイシングし、個々の能動素子領域（チップ）に分離することにより、本実施の形態におけるＤ−ＭＯＳＦＥＴ１００が完成する（図２（ｅ））。なお、金属層１０８が形成されていない端縁部１９にも能動素子領域は形成されているが、不良チップとなることが多いためダイシング後に廃棄される。ただし、シリコン基板端縁部のチップを廃棄することは従来も同様に行われているため、従来と比較して歩留まりが低下するものではない。
【００１８】
このように、本実施の形態によれば、シリコン基板１０１の厚みＬ２を従来の４００μｍと比較して５０〜１００μｍと非常に薄くしたことから、オン抵抗の大幅な低減が可能となり、電力損失の少ない高品質なＤ−ＭＯＳＦＥＴ１００が得られる。図３は、縦型パワーデバイスにおけるシリコン基板の厚みとオン抵抗の関係の一例を示す図であり、基板厚みが薄いほどオン抵抗が低くなる傾向があることを示している。図３より、シリコン基板の厚みを４００μｍから１００μｍにした場合、オン抵抗が約半分になると予想される。また、シリコン基板１０１の端縁部１９を約２ｍｍ〜３ｍｍ残してエッチングし、シリコン基板１０１を凹形状とすることにより、全面をエッチングする場合に比べて基板の強度が確保され割れにくい。この凹形状の内部９に、除去したシリコン基板１０１の約半分の厚みの金属層１０８を形成することにより、エッチング前のシリコン基板１０１と同様の強度が得られる。また、金属層１０８から突出した凹形状のシリコン基板１０１の側壁部２１をエッチングにより除去し金属層１０８と同じ高さに均すようにしたので、基板形状が平らとなり、素子製造工程後の検査工程（ウエハテスト）やアセンブリ工程において従来と同様に基板を取り扱うことができ、新たな装置開発の必要はない。さらに、本実施の形態では、ｐ型シリコン層３、ｎ＋型シリコン層４、ゲート電極６およびソース電極７等を形成後に金属層１０８を形成しているため、素子製造ラインが金属汚染される恐れもない。また、金属層１０８はヒートシンクとしての機能も有するため、熱抵抗が低減され放熱特性も改善される。また、金属層１０８は、めっきにより形成されるので、蒸着等の他の方法に比べ比較的短時間、低コストで形成することが可能である。
【００１９】
なお、本実施の形態では、導電率が高く安価な銅により金属層１０８を形成したが、本発明による金属層１０８は銅に限定されるものではなく、銀、金、ニッケル等、他の金属を用いることもできる。また、本実施の形態では、半導体基板としてシリコン基板１０１を例に挙げて説明したが、本発明はＧａＡｓ基板にも適用可能であり、その場合は基板方位を考慮する必要がある。
【００２０】
実施の形態２．
図４は、本実施の形態において製造される縦型パワーデバイスの例であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　ｍｏｄｅ　Ｔｒａｎｓｉｓｔｏｒ）の構造を示す断面図である。なお、図中、同一、相当部分には同一符号を付している。
ＩＧＢＴは、パワーＭＯＳＦＥＴのドレイン側にｐ＋型シリコン層を追加した構造を有するものである。本実施の形態におけるＩＧＢＴ２００は、大別してシリコン基板２０１とこのシリコン基板２０１の厚みに比較して充分に厚い金属層２０８の２つの領域より構成されている。シリコン基板２０１は、ｐ＋型ＣＺシリコン基板２２の上に、ｎ＋型シリコン層、ｎ−型シリコン層２を形成した出発材料として作られる。このシリコン基板２０１は相対向する主面２０１ａ、２０１ｂを有する。
上に位置する主面２０１ａ側には、上記実施の形態１で示したＤ−ＭＯＳＦＥＴ１００（図１）と同様に、ｎ−型シリコン層２に主面２０１ａからｐ型の不純物を選択的に拡散してｐ型シリコン層３が形成され、このｐ型シリコン層３の中にｎ型の不純物を選択的に拡散しｎ＋型シリコン層４が形成されている。また、主面２０１ａ上には、酸化シリコン膜等の絶縁膜５を介して制御電極（ゲート電極）６が形成され、さらにｎ＋型シリコン層４とその周りのｐ型シリコン層３にオーミック接触している第１主電極（エミッタ電極）７が形成されている。一方、下に位置する主面２０１ｂ側には、ｐ＋型シリコン層２２にオーミック接触する第２主電極（コレクタ電極）２０８が形成されている。なお、本実施の形態におけるＩＧＢＴ２００の製造方法については、主面２０１ｂ側にｐ型の不純物を全面に拡散してｐ＋型シリコン層２２を形成する工程以外は上記実施の形態１と同様であるため説明を省略する。
【００２１】
本実施の形態におけるＩＧＢＴ２００のシリコン基板２０１の厚みは５０μｍ〜１００μｍ、金属層２０８の厚みは１５０μｍ〜１７５μｍであり、ＩＧＢＴ２００全体としての厚みは２００μｍ〜２７５μｍである。すなわち、本実施の形態においても、上記実施の形態１と同様に、シリコン基板２０１の厚みを従来の４００μｍと比較して非常に薄くしたことから、オン抵抗の大幅な低減が可能となり、電力損失の少ない高品質なＩＧＢＴ２００を製造することができる。
【００２２】
【発明の効果】
以上のように、本発明によれば、第２主面上に設けられた第２主電極が半導体基板の厚みよりも厚い金属層であって、この金属層を第１、第２不純物領域、第１主電極および制御電極を形成した後に形成するようにしたので、素子製造ラインを金属汚染することなく、また金属層により基板の強度が確保されているため新たな装置開発の必要もなく、放熱特性に優れた縦型パワー半導体装置を得ることが可能である。
【００２３】
また、半導体基板の厚さが５０μｍ〜１００μｍであり、前記金属層の厚さが１５０μｍ〜１７５μｍであるため、半導体基板の厚みが従来と比較して非常に薄くなり、オン抵抗が低く電力損失の少ない高品質な縦型パワー半導体装置が得られる。
【００２４】
また、本発明に係わる縦型パワー半導体装置の製造方法は、各能動素子領域のそれぞれに第１不純物領域と第２不純物領域と制御電極と第１主電極とを形成した後に、第２主面の端縁部を除く領域を所定の厚みを残すようにエッチングにより除去して半導体基板を凹形状としこの凹形状の底部に第１主面と相対向する第３主面を形成する工程と、凹形状の内部を埋めるように第３主面上に第２主電極層を形成する工程を含んで製造するようにしたので、素子製造ラインを第２主電極によって金属汚染することなく、また第２主電極層により基板の強度が確保されているため新たな装置開発の必要もなく、オン抵抗が低く放熱特性に優れた縦型パワー半導体装置を製造することが可能である。
【００２５】
また、第３主面を形成する工程において、第２主面の端縁部が、半導体基板の外周から内側へ２ｍｍ〜３ｍｍの領域で残されることにより、基板の強度が確保され、基板割れを防止することができる。
【００２６】
さらに、第３主面を形成する工程において、所定の厚みが５０μｍ〜１００μｍとされることにより、半導体能動素子の能力に影響を与えない範囲内でそのオン抵抗を大幅に低減することが可能である。
【００２７】
また、第２主電極層はめっきにより形成されるので、蒸着等の他の方法に比べて比較的短時間、低コストで形成することが可能である。
【００２８】
また、第２主電極層が、除去した半導体基板の約半分の厚さに形成されることで、もとの半導体基板と同様の強度が得られると共に縦型パワー半導体装置の薄型化が図られる。
【００２９】
さらに、第２主電極層を形成した後、第２主電極層から突出した半導体基板の側壁部をエッチングにより除去し第２主電極層と同じ高さに均すようにしたので、基板形状が平らとなり、後の工程において従来と同様に基板を取り扱うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における縦型パワー半導体装置の例である二重拡散形ＭＯＳＦＥＴの構造を示す断面図である。
【図２】本発明の実施の形態１である二重拡散形ＭＯＳＦＥＴの製造方法を示す断面図である。
【図３】シリコン基板の厚みとオン抵抗の関係を示す図である。
【図４】本発明の実施の形態２における縦型パワー半導体装置の例であるＩＧＢＴの構造を示す断面図である。
【図５】従来の縦型パワーＭＯＳＦＥＴの構造例を示す断面図である。
【符号の説明】
１０１、２０１　シリコン基板、１０１ａ、１０１ｂ、１０１ｃ、２０１ａ、２０１ｂ　主面、１　ｎ＋型シリコン層、２　ｎ−型シリコン層、３　ｐ型シリコン層、４　ｎ＋型シリコン層、５　絶縁膜、６　制御電極、７　第１主電極、８　第２主電極、９　凹形状内部、１９　端縁部、２１　側壁部、２２　ｐ＋型シリコン層、１００　Ｄ−ＭＯＳＦＥＴ、１０８、２０８　第２主電極層（金属層）、２００　ＩＧＢＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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