(57)【要約】【課題】窒化シリコン膜ライナーの構造制御が容易な素子分離溝の形成方法を実現し、素子の微細化と素子分離溝に発生する応力の低減を両立させる。【解決手段】本発明による素子分離溝の形成方法は、シリコン基板１に形成した溝２ａの内壁に窒化シリコン膜ライナー１４を堆積した後、溝２ａの内部に充填した第１の埋め込み絶縁膜１７の上面を下方に後退させ、窒化シリコン膜ライナー１４の上端部を露出させる。次に、窒化シリコン膜ライナー１４の露出部分を酸化シリコン膜１４ａなどの非窒化シリコン系絶縁膜に転換した後、第１の埋め込み絶縁膜１７の上部に第２の埋め込み絶縁膜１８を堆積し、その表面を平坦化する。【選択図】    図１１
2004311487.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板をエッチングして溝を形成する工程と、前記溝の内壁に沿って窒化シリコン膜を形成する工程と、前記窒化シリコン膜の一部を非窒化シリコン系の絶縁膜に転化させる工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板をエッチングして溝を形成する工程と、前記溝の内壁に沿って窒化シリコン膜を形成する工程と、前記溝の内部に前記溝の内部が完全に充填されない程度の膜厚を有する第１の埋め込み絶縁膜を形成する工程と、前記第１の埋め込み絶縁膜の上部に露出した部分の前記窒化シリコン膜を非窒化シリコン系の絶縁膜に転化させる工程と、前記第１の埋め込み絶縁膜の上部に第２の埋め込み絶縁膜を形成し、前記第１および第２の埋め込み絶縁膜によって前記溝の内部を充填する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記溝の内壁に沿って前記窒化シリコン膜を形成する工程に先立ち、前記溝の内壁を酸化して酸化シリコン膜を形成する工程をさらに含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記非窒化シリコン系の絶縁膜は、前記シリコン基板に形成されるＭＯＳトランジスタのチャネル深さよりも下方に位置することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
ＩＳＳＧ酸化法を用いて前記窒化シリコン膜の一部を前記非窒化シリコン系の絶縁膜に転化させることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記窒化シリコン膜の一部を非窒化シリコン系の絶縁膜に転化させる工程と、前記第１の埋め込み絶縁膜の上部に前記第２の埋め込み絶縁膜を形成する工程は、同一の装置内で連続的に行うことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項７】
前記第１の埋め込み絶縁膜は、Ｏ３−ＴＥＯＳをソースガスとした熱分解ＣＶＤ法、またはＨＤＰ−ＣＶＤ法で形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項８】
前記第１および第２の埋め込み絶縁膜の少なくとも一方は、塗布法で形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項９】
前記塗布法で形成した埋め込み絶縁膜は、ポリシラザン系ＳＯＧ膜またはポーラスシリカを含むＳＯＧ膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、窒化シリコン膜ライナーを有する素子分離溝の形成に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路は、高集積化、高性能化を実現するために素子寸法の微細化を繰り返している。また、素子間の電気的な分離方法についても、バーズビークと呼ばれる酸化起因の寸法損失を伴うＬＯＣＯＳ法（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）に代わり、０．３５μｍ世代以降からは微細化に適した浅溝素子分離法（ＳＴＩ＝Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いている。浅溝素子分離法は、シリコン基板に形成した浅い溝の内部に絶縁体となる酸化シリコン膜を埋め込む方法で、バーズビークの問題がない。また、素子分離幅が０．１μｍ程度と微細であっても、必要な電気的絶縁性が得られる。
【０００３】
しかし、上記浅溝素子分離法には、（１）応力、（２）リセス、（３）微細溝埋め込み、の３つの課題がある。
（１）浅溝素子分離によって発生する応力には、溝内の酸化シリコン膜とシリコン基板との熱膨張係数差によって発生する応力と、溝埋め込み後の酸化工程で溝の内壁が体積膨張を伴う酸化を引き起こすことによって発生する応力とがあり、特に溝内壁の酸化に伴う応力の影響が大きい。しかも、浅溝の内壁面積は微細化につれて増加するので、この酸化に起因する応力は素子の微細化に伴って増大し、結晶欠陥や接合リークの問題を引き起こす。
（２）リセスとは、浅溝の表面に露出した酸化シリコン膜とシリコン基板との境界部が、後続のフッ酸洗浄工程で過剰に除去されて落ち込む状態を呼ぶ。そして、このリセスの上部にゲート電極材料となるポリシリコン膜を堆積すると、リセスに入り込んだポリシリコン膜がゲート電界を強める結果、トランジスタ特性にハンプあるいはキンクと呼ばれる劣化が生じる。また、リセスに埋まったポリシリコン膜がゲート加工時のエッチングで除去されずに残り、ゲート間の短絡不良を引き起こす虞れがある。
（３）浅溝内部への酸化シリコン膜の埋め込みは、素子の微細化につれて困難になる。すなわち、微細化に伴って溝の幅が減少された場合でも、溝の絶縁性を維持するためには一定の深さを必要とするため、結果としてアスペクト比が増加し、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）による酸化シリコン膜の溝充填が難しくなる。
【０００４】
上記した応力の問題に対する対策として、浅溝の内壁に窒化シリコン膜ライナーと呼ばれる薄い窒化シリコン膜を敷く方法が適用されている（例えば特許文献１参照）。この方法は、窒化シリコン膜が水などの酸化種を通さない性質を利用したもので、浅溝の内壁に薄い窒化シリコン膜を堆積することによって、内壁の酸化を防止し、後続工程での応力発生を抑制するものである。
【０００５】
上記窒化シリコン膜ライナーを用いた浅溝素子分離工程を図１４〜図２０を用いて説明すると、まず図１４に示すように、シリコン基板１上に保護膜としてパッド酸化膜１１を成長させ、続いてその上部にマスク用の窒化シリコン膜１２を堆積する。
【０００６】
次に、図１５に示すように、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでシリコン基板１に浅い溝２ａを形成した後、溝２ａの内壁に残ったエッチングのダメージを除去するために、溝２ａの内壁を酸化して薄い酸化シリコン膜３０を形成する。
【０００７】
次に、溝２ａの内壁をウェットエッチングして酸化シリコン膜３０を除去した後、図１６に示すように、溝２ａの内壁をもう一度酸化して薄い酸化シリコン膜１３を形成し、続いてシリコン基板１上にＣＶＤ法で窒化シリコン膜ライナー１４を堆積する。
【０００８】
次に、図１７に示すように、シリコン基板１上に溝２ａの深さよりも厚い膜厚の酸化シリコン膜１５をＣＶＤ法で堆積した後、図１８に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法を用いて溝２ａの外部の酸化シリコン膜１５を平坦に除去する。
【０００９】
次に、図１９に示すように、酸化のマスクに用いた窒化シリコン膜１２を熱リン酸で選択的に除去することによって、素子分離溝２が完成する。その後、図２０に示すように、シリコン基板１の表面に酸化シリコン膜などからなるゲート絶縁膜８を形成し、さらにその上部にポリシリコン膜などからなるゲート電極１６を形成する。
【００１０】
窒化シリコン膜ライナー１４を形成する上記の浅溝形成方法は、前述した応力の問題を解消するには有効であるが、窒化シリコン膜１２を熱リン酸で除去する工程（図１９）で窒化シリコン膜ライナー１４の上端部分も除去されてしまうので、素子分離溝２の表面（図２０の○印で囲んだ箇所）にリセスが発生するという問題が依然として残る。また、素子分離溝２のアスペクト比が窒化シリコン膜ライナー１４の膜厚分だけ増加するので、素子分離溝２の内部に酸化シリコン膜１５を充填することが難しくなるという問題も解消できない。
【００１１】
さらに、素子分離溝２の内壁に窒化シリコン膜ライナー１４を敷くことによって、しきい値電圧がシフトするという新たな問題が生じる。これを図２１、図２２を用いて説明する。図２１は、ＭＯＳトランジスタを形成したシリコン基板１の平面図、図２２は、図２１のＡ−Ａ線に沿った断面図である。
【００１２】
シリコン基板１上には、活性領域９を囲むように素子分離溝２が形成されており、活性領域９の上部には、両端部が活性領域９と素子分離溝２との境界部を跨ぐようにゲート電極１６が形成されている。図２２に示すように、素子分離溝２の内壁に形成された窒化シリコン膜ライナー１４とゲート電極１６とが重なる箇所では、ゲート電極１６の下部のシリコン基板１（チャネル）を流れるキャリアが窒化シリコン膜ライナー１４に接近する。そのため、ホットキャリア効果によってキャリアが窒化シリコン膜ライナー１４にトラップされる現象が発生し、ＭＯＳトランジスタに望まないしきい値電圧シフトが生じる。
【００１３】
上記したしきい値電圧シフトの問題に対する対策として、特許文献２に開示された方法を図２３〜図２８を用いて説明する。
【００１４】
シリコン基板１に形成した溝２ａの内壁に窒化シリコン膜ライナー１４を堆積する段階（図２３）までは、前述した浅溝形成方法と変わらない。次に、溝２ａの内部に絶縁膜を埋め込む工程を２段階に分ける。
【００１５】
まず、第１段階として、図２４に示すように、ＣＶＤ法またはＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）法を用いて酸化シリコン膜あるいはこれに類似の絶縁膜３１を、溝２ａの内部に充填した後に、ウェットエッチングを用いて上部の膜を除去し内部が完全に充填されない状態をつくる。続いて、溝２ａの外部の絶縁膜３１を等方性エッチングすることによって、溝２ａの内部に埋め込んだ絶縁膜３１の上面をシリコン基板１の表面よりも下方に後退させる。このとき、溝２ａの側壁上端部に窒化シリコン膜ライナー１４が露出する。
【００１６】
次に、図２５に示すように、熱リン酸を用いたウェットエッチングで窒化シリコン膜ライナー１４の露出部分を選択的に除去すると、窒化シリコン膜ライナー１４の上端部が絶縁膜３１の上面よりも下方に後退する。
【００１７】
次に、図２６に示すように、酸化シリコン膜あるいはこれに類似の絶縁膜３２を、溝２ａの内部が完全に充填される程度に埋め込んだ後、ＣＭＰ法を用いて溝２ａの外部の絶縁膜３２を平坦に除去する。
【００１８】
次に、図２７に示すように、酸化のマスクに用いた窒化シリコン膜１２を熱リン酸で選択的に除去することによって素子分離溝２を完成させた後、図２８に示すように、シリコン基板１の表面に酸化シリコン膜などからなるゲート絶縁膜８を形成し、さらにその上部にポリシリコン膜などからなるゲート電極１６を形成する。
【００１９】
上記した浅溝形成方法は、素子分離溝２の上端部の窒化シリコン膜ライナー１４を除去するので、前述したしきい値電圧シフトの問題を回避できる。また、溝２ａの内部に絶縁膜３１、３２を埋め込む工程を２回に分けて行うので、溝２ａのアスペクト比が大きい場合でも、埋め込みが容易になる。
【００２０】
しかし、上記の浅溝形成方法は、熱リン酸を用いたウェットエッチングで窒化シリコン膜ライナー１４の上端部を絶縁膜３１の上面よりも下方に後退させるので、窒化シリコン膜ライナー１４と絶縁膜３１の間に生じた段差部（図２５の○印で囲んだ箇所）にエッチング液が残留し、絶縁膜３１の上部に絶縁膜３２を堆積した際に、上記段差部に微小なボイドが発生する。その結果、後の洗浄工程で絶縁膜３２の表面がエッチングされてリセスが発生すると、図２８に示すように、このリセスとその下方のボイドが繋がって大きなリセス３３が発生する虞れがある。
【００２１】
上記リセス３３の発生を防ぎ、かつ制御性の悪いウェットエッチングのマージンを確保するために、窒化シリコン膜ライナー１４を過剰に除去することが考えられるが、このようにすると、素子分離溝２の側壁の窒化シリコン膜ライナー１４が除去された箇所で酸化時に応力が発生してしまうので、窒化シリコン膜ライナー１４を形成した効果が得られない。
【００２２】
また、ウェットエッチングに代えて窒化シリコン膜ライナー１４を等方性ドライエッチングで後退させることも考えられるが、このようにすると、素子分離溝２の側壁にエッチングのダメージが残る。
【００２３】
【特許文献１】
特開２００２−４３４０８号公報
【００２４】
【特許文献２】
特開２００２−２０３８９５号公報
【００２５】
【発明が解決しようとする課題】
浅溝素子分離工程には、前述したような応力、リセス、微細な溝への絶縁膜埋め込み、しきい値電圧のシフトといった課題があり、それらの解決を意図した前記従来技術においても、依然として応力の抑制とリセスの制御がトレードオフの関係になっている。
【００２６】
本発明の目的は、窒化シリコン膜ライナーの構造制御が容易な素子分離溝の形成方法を実現し、素子の微細化と素子分離溝に発生する応力の低減を両立させることのできる技術を提供することにある。
【００２７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００２８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要について説明すれば、次のとおりである。
【００２９】
前述の目的を達成するために本発明では、浅溝素子分離工程において、シリコン基板にエッチングによって浅溝を形成し、浅溝の内壁に窒化シリコン膜ライナーを形成する工程と、溝内を第１の埋め込み膜で充填する工程と、第１の埋め込み膜の上部を除去して窒化シリコン膜ライナーを露出させる工程と、露出させた窒化シリコン膜ライナーを転化させる工程と、第２の埋め込み膜で溝内を充填する方法を含む。
【００３０】
窒化シリコン膜ライナーを形成する工程の前には、浅溝の内壁界面を良好なものとするために酸化シリコン膜を形成する工程を含むことができる。
【００３１】
露出させた窒化シリコン膜ライナーを転化させる工程において、窒化シリコン膜は熱リン酸によるウェットエッチングで除去されにくい酸化シリコン膜に転化させる。
【００３２】
また、窒化シリコン膜ライナーを酸化シリコン膜に転化させる工程では、米国特許第６４１０４５６号に開示されるＩＳＳＧ酸化（Ｉｎ  ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）を用いることが望ましい。
【００３３】
窒化シリコン膜ライナーの上部転化量を決定する第１の埋め込み膜を除去する工程で、窒化シリコン膜ライナーの上端位置はＭＯＳトランジスタのチャネル深さよりも下方に位置し、かつ、浅溝上部に近接することが望ましい。特に、ｐチャネルＭＯＳトランジスタにおいて窒化シリコン膜ライナー上端をチャネル下方に位置させることが望ましい。
【００３４】
そして、窒化シリコン膜の転化処理と、第２の埋め込み膜の充填は、同一装置で連続処理することができる。
【００３５】
第１および第２の埋め込み膜の少なくとも片方は、微細溝埋め込みが容易なＳＯＧ膜を用いることができる。特に耐熱性の高いポリシラザン系ＳＯＧ膜が適している。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００３７】
本実施の形態による素子分離溝の形成方法を図１〜図１３を用いて工程順に説明する。
【００３８】
まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなるシリコン基板（以下、単に基板という）１を熱酸化してその表面に膜厚１０ｎｍ程度の薄い酸化シリコン膜からなるパッド酸化膜１１を形成した後、このパッド酸化膜１の上部にＣＶＤ法で膜厚１２０ｎｍ程度の窒化シリコン膜１２を堆積する。窒化シリコン膜１２は、酸化されにくい性質を持つので、その下部の基板１の表面が酸化されるのを防ぐマスクとして使用する。また、窒化シリコン膜１２の下部のパッド酸化膜１１は、基板１と窒化シリコン膜１２との界面に生じるストレスを緩和し、このストレスに起因して基板１の表面に転位などの欠陥が発生するのを防ぐために形成する。
【００３９】
次に、図２に示すように、フォトレジスト膜３４をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜１２を選択的に除去する。
【００４０】
次に、フォトレジスト膜３４を除去した後、図３に示すように、窒化シリコン膜１２をマスクにしたドライエッチングで素子分離領域の基板１に深さ２００〜４００ｎｍ程度の溝２ａを形成する。なお、窒化シリコン膜１２をマスクにした上記のドライエッチングに代えて、フォトレジスト膜３４をマスクにして窒化シリコン膜１２、パッド酸化膜１１および基板１を連続的にドライエッチングすることによって、溝２ａを形成してもよい。
【００４１】
次に、溝２ａの内壁に残ったエッチングのダメージを除去するために、溝２ａの内壁を酸化して薄い酸化シリコン膜（図示せず）を形成し、続いて、溝２ａの内壁をウェットエッチングしてこの酸化シリコン膜を除去した後、図４に示すように、溝２ａの内壁を再度酸化することによって、膜厚１０ｎｍ程度の酸化シリコン膜１３を形成する。
【００４２】
次に、図５に示すように、溝２ａの内壁を含む基板１上にＣＶＤ法で膜厚５〜１０ｍｍ程度の窒化シリコン膜ライナー１４を堆積する。窒化シリコン膜ライナー１４は、溝２ａの内壁の酸化を防止し、後続工程での応力発生を抑制するために形成する。
【００４３】
次に、図６に示すように、溝２ａの内部を含む基板１上に酸化シリコン膜からなる第１の埋め込み絶縁膜１７を形成する。埋め込み絶縁膜１７は、例えばモノシランまたはＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ）をソースガスとした熱分解ＣＶＤ法を用い、１５０〜３９０ｎｍ程度の膜厚で堆積する。このとき、溝２ａの内部は完全に充填されていなくても良い。なお、溝２ａの幅が０．２０μｍ以下、あるいはアスペクト比が３以上である場合には、ギャップフィル性に優れた成膜方法、例えばＯ３−ＴＥＯＳ（Ｏｚｏｎｅ  ＴＥＯＳ）をソースガスとした熱分解ＣＶＤ法や、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＣＶＤ法が適している。
【００４４】
次に、図７に示すように、溝２ａの外部の埋め込み絶縁膜１７をエッチングすることによって、溝２ａの内部に充填された埋め込み絶縁膜１７の上面をシリコン基板１の表面よりも１０〜４０ｎｍ程度下方に後退させる。埋め込み絶縁膜１７のエッチングは、選択比に優れるフッ酸によるウェットエッチングが好ましいが、素子特性に影響を与える溝２ａの側壁上端部が窒化シリコン膜ライナー１４で保護されているので、埋め込み絶縁膜１７をドライエッチングで後退させても、溝２ａの側壁上端部がダメージを受ける恐れはない。
【００４５】
埋め込み絶縁膜１７の上面は、後に形成するＭＯＳトランジスタのチャネルの深さよりも下方に後退させることが望ましく、特に、ｐチャネルＭＯＳトランジスタのような埋め込みチャネルを有するＭＯＳトランジスタを形成する場合は、埋め込み絶縁膜１７の上面を埋め込みチャネルの深さより下方に後退させることが望ましい。ただし、埋め込み絶縁膜１７の後退量が多すぎると、次の工程で非窒化シリコン系の絶縁膜に転化される窒化シリコン膜ライナー１４の面積が増加し、窒化シリコン膜ライナー１４の効果（応力緩和）が減少する。従って、埋め込み絶縁膜１７の上面は、チャネルの深さよりも浅くならない範囲で、できるだけ溝２ａの上端部に近づけることが望ましい。
【００４６】
次に、図８に示すように、窒化シリコン膜１２の表面と溝２ａの内壁を覆っている窒化シリコン膜ライナー１４のうち、埋め込み絶縁膜１７の上部に露出している部分のみを、非窒化シリコン系の絶縁膜、例えば酸化シリコン膜１４ａに転化させる。
【００４７】
窒化シリコンを酸化シリコンに転化させる方法としては、例えばプラズマ酸化法や、米国特許第６４１０４５６号明細書に開示されているＩＳＳＧ（Ｉｎ  ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法が挙げられる。
【００４８】
特に、ＩＳＳＧ酸化法は、酸化力の強い酸素ラジカルを利用するので、窒化シリコンを酸化シリコンに転化させる能力が高い。従って、窒化シリコン膜ライナー１４の厚さが５ｎｍ以上ある場合には、このＩＳＳＧ酸化法が適している。また、ＩＳＳＧ酸化法は、窒化シリコン膜ライナー１４にダメージを与えることなく、良質の酸化シリコン膜１４ａに転化できるので、この点からも好ましい。ＩＳＳＧ酸化の処理条件は、例えば処理温度７００〜１１００℃、処理時間５〜３００秒の範囲とする。
【００４９】
次に、図９に示すように、溝２ａの内部を含む基板１上に酸化シリコン膜からなる第２の埋め込み絶縁膜１８を形成する。埋め込み絶縁膜１８の膜厚は、１５０〜４００ｎｍ程度とする。また、成膜方法としては、前記第１の埋め込み絶縁膜１７と同様、モノシランまたはＴＥＯＳをソースガスとした熱分解ＣＶＤ法、Ｏ３−ＴＥＯＳをソースガスとした熱分解ＣＶＤ法、ＨＤＰ−ＣＶＤ法などを用いる。
【００５０】
前述した窒化シリコン膜ライナー１４を酸化シリコン膜１４ａに転化させるプラズマ酸化（またはＩＳＳＧ酸化）工程と、その後、第２の埋め込み絶縁膜１８を堆積するＣＶＤ工程は、複数のチャンバを備えた一台の装置を使って連続して行うことも可能である。図１０は、この目的に用いるマルチチャンバ装置１００の概略平面図であり、例えば第１のチャンバ１０１内でプラズマ酸化（またはＩＳＳＧ酸化）を行い、引き続き第２のチャンバ１０２内で第２の埋め込み絶縁膜１８を堆積する。
【００５１】
これにより、上記工程のスループットが向上すると共に、膜の汚染によるＭＯＳトランジスタの信頼性低下を防止することができる。特に、窒化シリコン膜ライナー１４にトラップされやすい電子の影響を受けるｐチャネル型ＭＯＳトランジスタの場合、しきい値電圧のシフトを有効に防止できる。
【００５２】
次に、図１１に示すように、ＣＭＰ法を用いて溝２ａの外部の絶縁膜３２を下層の窒化シリコン膜１２が露出するまで平坦に除去する。続いて、図１２に示すように、熱リン酸を用いたウェットエッチングで窒化シリコン膜１２を除去する。このとき、素子分離溝２の内壁の窒化シリコン膜ライナー１４は、その上端部が熱リン酸で除去されにくい酸化シリコン膜１４ａに転化しているので、窒化シリコン膜１２を熱リン酸で除去する際に、窒化シリコン膜ライナー１４の上端部が熱リン酸で除去されて下方に後退するリセスの問題は生じない。ここまでの工程により、２層の埋め込み絶縁膜１７、１８が充填され、内壁に窒化シリコン膜ライナー１４と酸化シリコン膜１４ａとが形成された素子分離溝２が完成する。
【００５３】
その後、図１３に示すように、基板１に不純物をイオン注入することによってｎ型ウエル３、ｐ型ウエル４およびチャネル領域（図示せず）を形成した後、通常のＭＯＳプロセスに従って、ゲート絶縁膜５、ゲート電極６およびソース・ドレインを構成する半導体領域７を形成することにより、ＭＯＳトランジスタが完成する。
【００５４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５５】
前記実施の形態では、素子分離溝２に充填する２層の埋め込み絶縁膜１７、１８を酸化シリコン膜で構成したが、素子分離溝２の幅が微細でアスペクト比が大きい場合は、２層の埋め込み絶縁膜１７、１８の少なくとも一方を塗布膜の一種であるＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜で構成することにより、良好な埋め込みが可能となる。特に、溝幅が０．１０μｍ以下、アスペクト比が５以上の微細な素子分離溝２の場合は、Ｏ３−ＴＥＯＳをソースガスとした熱分解ＣＶＤ法やＨＤＰ−ＣＶＤ法を用いても埋め込みが困難になることから、ＳＯＧ膜を使用することが好ましい。
【００５６】
一般に、ＳＯＧ膜は、ＣＶＤ法で堆積した酸化シリコン膜に比べて埋め込み特性は良好であるが、耐熱性は低い。１０００℃以上の高温熱処理を含む素子分離溝の形成工程に適用可能な高耐熱性ＳＯＧ膜として、ポリシラザン系ＳＯＧ膜や、ポーラスシリカを含むＳＯＧ膜を挙げることができる。
【００５７】
ポリシラザン系ＳＯＧは、塗布後に６００〜１１００℃のＨ２Ｏを含む雰囲気下で熱処理すると酸化シリコン膜に転化する性質があり、ＣＶＤ−酸化シリコン膜と同等の耐熱性が得られるので、第１の埋め込み絶縁膜１７に用いて好適である。この場合、第２の埋め込み絶縁膜１８は、ＳＯＧ膜で構成してもよく、あるいは従来プロセスとの適合性を考慮してＣＶＤ−酸化シリコン膜で構成してもよい。
【００５８】
ポーラスシリカを含むＳＯＧ膜も第１の埋め込み絶縁膜１７に適している。従来の素子分離形成工程は、ウェット処理を含むのでポーラスな膜の適用は困難であったが、本発明では、プラズマ酸化法やＩＳＳＧ酸化法などのドライ処理によって、窒化シリコン膜ライナー１４の上端部を酸化シリコン膜１４ａに転化させるので、ポーラスな膜を使用することができる。この場合、第２の埋め込み絶縁膜１８をＣＶＤ−酸化シリコン膜で構成することにより、素子分離溝の容量低減と応力緩和を図ることができる。
【００５９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６０】
前記の素子分離方法によれば、溝の内壁に形成する窒化シリコン膜ライナーの上端部の位置を精度よく制御できるので、ホットキャリアによるしきい値電圧のシフトを防止しつつ、溝内壁の酸化による応力を抑制することができる。
【００６１】
また、埋め込み絶縁膜を２層に分けて溝に充填すること、および２層の埋め込み絶縁膜の少なくとも一方をＳＯＧ膜で構成することにより、微細な素子分離溝であっても、埋め込み絶縁膜を良好に充填することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体装置の製造に用いるマルチチャンバ装置の概略平面図である。
【図１１】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図１５】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図１６】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図１７】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図１８】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図１９】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図２０】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図２１】ＭＯＳトランジスタを形成したシリコン基板の平面図である。
【図２２】図２１のＡ−Ａ線に沿ったシリコン基板の断面図である。
【図２３】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図２４】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図２５】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図２６】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図２７】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【図２８】本発明者が検討した素子分離溝の形成方法を示す半導体基板の要部断面図である。
【符号の説明】
１  シリコン基板
２ａ  溝
２  素子分離溝
３  ｎ型ウエル
４  ｐ型ウエル
５  ゲート絶縁膜
６  ゲート電極
７  半導体領域（ソース、ドレイン）
８  ゲート絶縁膜
９  活性領域
１１  パッド酸化膜
１２  窒化シリコン膜
１３  酸化シリコン膜
１４  窒化シリコン膜ライナー
１４ａ  酸化シリコン膜
１６  ゲート電極
１７、１８  埋め込み絶縁膜
３０  酸化シリコン膜
３１、３２  絶縁膜
３３  リセス
３４  フォトレジスト膜
１００  マルチチャンバ装置
１０１、１０２  チャンバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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