(57)【要約】【課題】ＭＯＳトランジスタの静電破壊を防ぐための保護素子を備えた半導体集積回路装置において、保護回路内の各保護素子にかかるＥＳＤ負荷を均一にし、内部回路保護用トランジスタの破壊を防止すること。【解決手段】Ｎチャネルトランジスタ領域２８において、信号線３と電源線ＶＳＳとの間に並列に接続された複数の保護素子内の抵抗素子２５ａ，ｂについて、パッド側の領域Ａに含まれる抵抗素子２５ａの抵抗値ＲＡを、内部回路側の領域Ｂに含まれる抵抗素子２５ｂの抵抗値ＲＢよりも、信号線３の、パッド側の領域Ａに含まれる部分（Ａ点からＢ点までの部分）の寄生抵抗の抵抗値ｒＡＢだけ大きくし、各保護素子の抵抗値が同じかまたはほぼ同じになるようにする。Ｐチャネルトランジスタ領域において、信号線３と電源線ＶＤＤとの間に並列に接続された複数の保護素子内の抵抗素子も同様にする。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのドレインが抵抗素子を介して、パッドと内部回路とを接続する信号線に接続され、かつ前記ＭＯＳトランジスタのソースが電源線に接続された保護素子が、前記信号線と前記電源線との間に複数並列に接続された保護回路を具備する半導体集積回路装置であって、
各保護素子内の前記抵抗素子の抵抗値は、前記パッドから前記内部回路へ向かって１または複数個おきに小さくなっていることを特徴とする半導体集積回路装置。
【請求項２】
ＭＯＳトランジスタのドレインが抵抗素子を介して、パッドと内部回路とを接続する信号線に接続され、かつ前記ＭＯＳトランジスタのソースが電源線に接続された保護素子が、前記信号線と前記電源線との間に複数並列に接続された保護回路を具備する半導体集積回路装置であって、
各保護素子内の前記抵抗素子の抵抗値は、前記パッド側に隣り合う別の保護素子内の抵抗素子の抵抗値よりも小さく、かつ前記内部回路側に隣り合う別の保護素子内の抵抗素子の抵抗値よりも大きいことを特徴とする半導体集積回路装置。
【請求項３】
前記抵抗素子の抵抗値は、前記パッドから前記内部回路へ向かって、前記信号線の寄生抵抗に応じて小さくなっていることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記抵抗素子は、半導体基板に形成されたポリシリコン抵抗でできていることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路装置。
【請求項５】
前記抵抗素子は、半導体基板に形成されたウェル抵抗でできていることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路装置。
【請求項６】
前記抵抗素子は、半導体基板に形成されたシリサイド抵抗でできていることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路装置。
【請求項７】
前記抵抗素子は、半導体基板に形成されたシリサイドブロックでできていることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路装置。
【請求項８】
前記抵抗素子は、前記信号線に接続するドレイン配線の配線長および配線幅の一方または両方を変えることにより、その抵抗値が変わる素子であることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路装置。
【請求項９】
前記抵抗素子は、前記信号線に接続するドレイン配線とドレイン領域とを電気的に接続するコンタクト部の数を変えることにより、その抵抗値が変わる素子であることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路装置。
【請求項１０】
前記抵抗素子は、上述した請求項４〜７のいずれか２以上を組み合わせた素子であることを特徴とする請求項１〜３のいずれか一つに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電気によるＭＯＳトランジスタの静電破壊を防ぐための保護素子を備えた半導体集積回路装置に関する。
【０００２】
ＣＭＯＳ半導体回路よりなる集積回路では、Ｉ／Ｏ回路（入出力回路）を静電気破壊から保護するための保護素子が設けられている。この保護素子がＭＯＳトランジスタにより構成される場合、その保護素子自体が静電気により破壊されるのを防ぐ必要がある。
【０００３】
【従来の技術】
半導体集積回路のＩ／Ｏ回路として、狭ピッチＩ／Ｏ回路が知られている。これは、Ｉ／Ｏ回路に予めトランジスタを複数配置しておき、それらトランジスタを接続する配線を適宜変更することにより、所望の構成および特性のＩ／Ｏ回路を作製するというものである。図９は、そのような狭ピッチＩ／Ｏ回路において適用されている従来の保護回路の構成を示す回路図である。
【０００４】
図９に示すように、パッド１と内部回路２とを接続する信号線３と、相対的に電位レベルが高い電源電圧ＶＤＤとの間に、複数のＰチャネルＭＯＳトランジスタＰＴ１，ＰＴ２，・・・，ＰＴｎが並列に接続されており、それらトランジスタのドレインと信号線３との間には、それぞれ抵抗４が接続されている。また、前記信号線３と、相対的に電位レベルが低い電源電圧ＶＳＳとの間には、複数のＮチャネルＭＯＳトランジスタＮＴ１，ＮＴ２，・・・，ＮＴｎが並列に接続されており、それらトランジスタのドレインと信号線３との間には、それぞれ抵抗５が接続されている。
【０００５】
図１０は、図９に示す従来の保護回路を構成する各素子の平面レイアウト図であり、同図では、信号線３は仮想線（二点鎖線）で示されている。図１０に示す構成では、ＰチャネルＭＯＳトランジスタＰＴ１，・・・，ＰＴｎ−１，ＰＴｎからなるＰチャネルトランジスタ領域６の上述した各抵抗４は、それらトランジスタのドレイン側に形成されたシリサイドブロック７により構成されている。同様に、ＮチャネルＭＯＳトランジスタＮＴ１，・・・，ＮＴｎ−１，ＮＴｎからなるＮチャネルトランジスタ領域８の上述した各抵抗５は、いずれも各トランジスタのドレイン側に形成されたシリサイドブロック９により構成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、図９に示す従来の保護回路では、信号線３に寄生抵抗があるため、つぎのような問題点がある。たとえば、図１１に示すように、信号線３のパッド１側の点をＡ点、Ｎチャネルトランジスタ領域８とＰチャネルトランジスタ領域６との境界点をＣ点とし、Ａ点とＣ点との中間点をＢ点とする。そして、Ａ点とＢ点との間を領域Ａとし、Ｂ点とＣ点との間を領域Ｂとすると、領域Ｂでは、信号線３のＡ点からＢ点までの寄生抵抗（その抵抗値をｒＡＢとする）が加わった状態になる。したがって、領域Ｂの各トランジスタＮＴｍ＋１，・・・，ＮＴｎのドレインと信号線３との間には、抵抗値ｒの抵抗５が接続されているが、実際には、抵抗値がｒ＋ｒＡＢの抵抗が接続されていることになる。
【０００７】
それに対して、領域Ａの各トランジスタＮＴ１，・・・，ＮＴｍのドレインと信号線３との間には、抵抗値ｒの抵抗５が接続されているだけである。そのため、パッド１からＥＳＤ等の過大入力があった場合、領域Ａの方が領域Ｂよりも、抵抗５の抵抗値が小さく見えるので、電流が集中しやすくなり、領域ＡのトランジスタＮＴ１，・・・，ＮＴｍが破壊されやすくなってしまう。Ｐチャネルトランジスタ領域６についても同様に、パッド１に近いトランジスタが破壊されやすくなる。つまり、信号線３に寄生抵抗があるため、保護回路の各トランジスタにかかるＥＳＤ負荷が不均一になり、最も大きなＥＳＤ負荷を受けるトランジスタが破壊されてしまう。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、ＭＯＳトランジスタの静電破壊を防ぐための保護素子を備えた半導体集積回路装置において、保護回路内の各保護素子にかかるＥＳＤ負荷を均一にし、内部回路保護用トランジスタの破壊を防止することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明は、パッドと内部回路とを接続する信号線の寄生抵抗を考慮して、パッド側から内部回路側へ向かって、信号線と電源線との間に並列に接続された複数の保護素子の抵抗値を小さくすることを特徴とする。この発明によれば、各保護素子の抵抗値が同じか、またはほぼ同じになるので、保護素子内の内部回路保護用トランジスタにかかるＥＳＤ負荷が均一になる。
【００１０】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１にかかる半導体集積回路装置の保護回路の一部の構成を示す回路図である。図１には、図１１に示す従来の構成に対応する部分（Ｎチャネルトランジスタ領域）のみが示されている。実施の形態１の全体の回路構成は、特に図示しないが、図９と同様である。以下、重複する説明については省略する。
【００１２】
図１に示すように、Ｎチャネルトランジスタ領域２８において、領域Ａの各抵抗素子２５ａの抵抗値はＲＡである。また、領域Ｂの各抵抗素子２５ｂの抵抗値はＲＢである。そして、ＲＡは、ＲＢよりも、信号線３のＡ点からＢ点までの寄生抵抗の抵抗値ｒＡＢだけ大きくなっている。すなわち、ＲＡ＝ＲＢ＋ｒＡＢである。換言すれば、ＲＢは、ＲＡよりもｒＡＢだけ小さくなっている（ＲＢ＝ＲＡ−ｒＡＢ）。
【００１３】
ここで、Ａ点、Ｂ点、Ｃ点、領域Ａおよび領域Ｂは、図１１に関連して説明した通りである。また、特に図示しないが、Ｎチャネルトランジスタ領域２８と図示しない内部回路との間に、従来同様、Ｐチャネルトランジスタ領域が設けられている。このＰチャネルトランジスタ領域についても、Ｎチャネルトランジスタ領域２８と同様に、たとえば２分割されており、パッド側領域の抵抗の抵抗値は、内部回路側領域の抵抗の抵抗値よりも、信号線３の寄生抵抗分だけ大きくなっている。
【００１４】
領域Ａの内部回路保護用トランジスタＮＴ１〜ＮＴｍのドレインにそれぞれ接続された抵抗素子２５ａ、および領域Ｂの内部回路保護用トランジスタＮＴｍ＋１〜ＮＴｎのドレインにそれぞれ接続された抵抗素子２５ｂは、たとえば各トランジスタのドレイン側に形成されたシリサイドブロックにより構成されている。シリサイドブロックは、半導体基板上に低抵抗化のためのシリサイド層が形成されない領域に対応する。Ｎチャネルトランジスタ領域２８および図示しないＰチャネルトランジスタ領域を構成する各素子の平面レイアウトは図１０と同様であるが、Ｎチャネルトランジスタ領域２８の領域Ａと領域Ｂではシリサイドブロックのサイズが異なる。また、Ｐチャネルトランジスタ領域のパッド側領域と内部回路側領域でもシリサイドブロックのサイズが異なる。
【００１５】
図２は、Ｎチャネルトランジスタ領域２８の領域Ａと領域Ｂについてシリサイドブロックのサイズを比較して示す図である。図２に示すように、領域Ａ（同図下側）のシリサイドブロック２９ａの長さＬａは、領域Ｂ（同図上側）のシリサイドブロック２９ｂの長さＬｂよりも大きい。その差は、信号線３のＡ点からＢ点まで（図１参照）の寄生抵抗の抵抗値ｒＡＢに相当する分である。また、領域Ａのシリサイドブロック２９ａの幅と領域Ｂのシリサイドブロック２９ｂの幅は同じＷである。なお、図２および他の図において、“Ｓ”、“Ｄ”および“Ｇ”はそれぞれソース領域、ドレイン領域およびゲート電極である。
【００１６】
特に図示しないが、Ｐチャネルトランジスタ領域についても同様である。すなわち、パッド側領域のシリサイドブロックの幅と内部回路側領域のシリサイドブロックの幅は同じである。また、パッド側領域のシリサイドブロックの長さは、内部回路側領域のシリサイドブロックの長さよりも、信号線３の寄生抵抗に相当する分だけ大きくなっている。
【００１７】
また、図３に示すように、領域Ａの各抵抗素子２５ａおよび領域Ｂの各抵抗素子２５ｂを、たとえばシリサイド抵抗３９ａ，３９ｂで構成してもよい。この場合、シリサイド抵抗３９ａ，３９ｂは、たとえば信号線３の下に形成されており、その一端が信号線３にコンタクト部３１ａ，３１ｂを介して電気的に接続されている。シリサイド抵抗３９ａ，３９ｂの他端は、コンタクト部３２ａ，３２ｂを介してドレイン配線３３ａ，３３ｂに電気的に接続されている。領域Ａのドレイン配線３３ａは、コンタクト部３４ａを介して領域ＡのＭＯＳトランジスタのドレイン領域に電気的に接続されている。領域Ｂのドレイン配線３３ｂは、コンタクト部３４ｂを介して領域ＢのＭＯＳトランジスタのドレイン領域に電気的に接続されている。
【００１８】
Ｎチャネルトランジスタ領域２８の領域Ａと領域Ｂとで異なる点は、シリサイド抵抗３９ａ，３９ｂのサイズである。また、Ｐチャネルトランジスタ領域のパッド側領域と内部回路側領域でもシリサイド抵抗のサイズが異なる。図４は、Ｎチャネルトランジスタ領域２８の領域Ａと領域Ｂについてシリサイド抵抗３９ａ，３９ｂのサイズを比較して示す図である。図４に示すように、領域Ａ（同図右側）のシリサイド抵抗３９ａの幅Ｗａは、領域Ｂ（同図左側）のシリサイド抵抗３９ｂの幅Ｗｂよりも小さい。その差は、信号線３のＡ点からＢ点まで（図１参照）の寄生抵抗の抵抗値ｒＡＢに相当する分である。また、領域Ａのシリサイド抵抗３９ａの長さと領域Ｂのシリサイド抵抗３９ｂの長さはＬで同じである。
【００１９】
特に図示しないが、Ｐチャネルトランジスタ領域についても同様である。すなわち、パッド側領域のシリサイド抵抗の長さと内部回路側領域のシリサイド抵抗の長さは同じである。また、パッド側領域のシリサイド抵抗の幅は、内部回路側領域のシリサイド抵抗の幅よりも、信号線３の寄生抵抗に相当する分だけ小さくなっている。
【００２０】
上述した実施の形態１によれば、パッド１と内部回路とを接続する信号線３に並列に接続された複数の保護素子の抵抗値が同じか、またはほぼ同じになるので、各保護素子内の内部回路保護用トランジスタにかかるＥＳＤ負荷が均一になり、ＥＳＤ等の過大入力による負荷が、複数の内部回路保護用トランジスタに分散される。したがって、ＥＳＤ等の過大入力時に、一部の保護素子が先に破壊するのを抑制することができる。その結果、内部回路の保護を強化することができる。
【００２１】
（実施の形態２）
図５は、本発明の実施の形態２にかかる半導体集積回路装置の保護回路の一部の構成を示す回路図である。図５には、図１１に示す従来の構成に対応する部分（Ｎチャネルトランジスタ領域）のみが示されている。図５に示すように、実施の形態２は、図１に示す実施の形態１において、各保護素子内の抵抗素子（実施の形態１では２５ａと２５ｂ）をシリサイドブロックとシリサイド抵抗の直列体で構成したものである。その他の構成は実施の形態１と同じであるので、重複する説明を省略する。
【００２２】
Ｎチャネルトランジスタ領域２８において、領域Ａのシリサイドブロックよりなる各抵抗素子４５ａ、および領域Ｂのシリサイドブロックよりなる各抵抗素子４５ｂの抵抗値は同じｒｓである。また、領域Ａのシリサイド抵抗よりなる各抵抗素子４６ａの抵抗値ｒａは、領域Ｂのシリサイド抵抗よりなる各抵抗素子４６ｂの抵抗値ｒｂよりも、信号線３のＡ点からＢ点までの寄生抵抗の抵抗値ｒＡＢだけ大きくなっている。すなわち、ｒａ＝ｒｂ＋ｒＡＢである。換言すれば、ｒｂは、ｒａよりもｒＡＢだけ小さくなっている（ｒｂ＝ｒａ−ｒＡＢ）。Ｐチャネルトランジスタ領域についても同様である。
【００２３】
図６は、図５に示す保護回路を構成する各素子の平面レイアウト図である。図６に示すように、各抵抗素子４５ａ，４５ｂを構成するシリサイドブロック４９ａ，４９ｂは、実施の形態１の第１の例（図２参照）と同様に、それぞれ対応する内部回路保護用トランジスタＮＴ１〜ＮＴｎのドレイン側に形成されている。領域Ａのシリサイドブロック４９ａと領域Ｂのシリサイドブロック４９ｂのサイズは同じである。
【００２４】
各抵抗素子４６ａ，４６ｂを構成するシリサイド抵抗５９ａ，５９ｂは、実施の形態１の第２の例（図３参照）と同様に、その一端が信号線３にコンタクト部５１ａ，５１ｂを介して電気的に接続されている。シリサイド抵抗５９ａ，５９ｂの他端は、コンタクト部５２ａ，５２ｂを介してドレイン配線５３ａ，５３ｂに電気的に接続されている。領域Ａのドレイン配線５３ａは、コンタクト部５４ａを介して領域ＡのＭＯＳトランジスタのドレイン領域に電気的に接続されている。領域Ｂのドレイン配線５３ｂは、コンタクト部５４ｂを介して領域ＢのＭＯＳトランジスタのドレイン領域に電気的に接続されている。
【００２５】
図７は、シリサイド抵抗５９ａ，５９ｂのサイズを比較して示す図である。図７に示すように、領域Ａ（同図右側）のシリサイド抵抗５９ａの長さＬａは、信号線３のＡ点からＢ点まで（図５参照）の寄生抵抗の抵抗値ｒＡＢに相当する分だけ、領域Ｂ（同図左側）のシリサイド抵抗５９ｂの長さＬｂよりも大きい。領域Ａのシリサイド抵抗５９ａの幅と領域Ｂのシリサイド抵抗５９ｂの幅は同じＷである。特に図示しないが、Ｐチャネルトランジスタ領域についても同様である。
【００２６】
また、図８に示すように、各保護素子内の抵抗素子をシリサイドブロック４９ａ，４９ｂと、ドレイン電極６３ａ，６３ｂを信号線３に電気的に接続するドレイン配線６９ａ，６９ｂの直列体で構成してもよい。領域Ａにおいて、ドレイン電極６３ａは、コンタクト部６４ａを介してＭＯＳトランジスタのドレイン領域に電気的に接続されている。領域Ｂについても同様であり、ドレイン電極６３ｂは、コンタクト部６４ｂを介してＭＯＳトランジスタのドレイン領域に電気的に接続されている。
【００２７】
領域Ａのシリサイドブロック４９ａと領域Ｂのシリサイドブロック４９ｂは、同じサイズであり、それぞれ対応する内部回路保護用トランジスタＮＴ１〜ＮＴｎのドレイン側に形成されている。領域Ａのドレイン配線６９ａは、信号線３のＡ点からＢ点まで（図５参照）の寄生抵抗の抵抗値ｒＡＢに相当する分だけ、領域Ｂのドレイン配線６９ｂよりも長くなっている。特に図示しないが、Ｐチャネルトランジスタ領域についても同様である。
【００２８】
上述した実施の形態２によれば、実施の形態１と同様に、各保護素子内の内部回路保護用トランジスタにかかるＥＳＤ負荷が均一になり、ＥＳＤ等の過大入力による負荷が、複数の内部回路保護用トランジスタに分散されるので、ＥＳＤ等の過大入力時に、一部の保護素子が先に破壊するのを抑制することができる。その結果、内部回路の保護を強化することができる。
【００２９】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、保護素子内の抵抗素子として、シリサイドブロックとシリサイド抵抗を組み合わせた構成において、シリサイドブロックの抵抗値を変える構成としてもよいし、シリサイドブロックとシリサイド抵抗の両方の抵抗値を変える構成としてもよい。また、保護素子内の抵抗素子として、ポリシリコン抵抗やウェル抵抗を用いてもよい。また、信号線３に接続するドレイン配線の幅を変えることにより、保護素子内の抵抗素子の抵抗値を変える構成としてもよいし、信号線３に接続するドレイン配線と、内部回路保護用トランジスタのドレイン領域とを電気的に接続するコンタクト部の数を変えることにより、保護素子内の抵抗素子の抵抗値を変える構成としてもよい。
【００３０】
また、シリサイドブロック、シリサイド抵抗、ポリシリコン抵抗、ウェル抵抗、ドレイン配線による抵抗、およびドレイン配線とドレイン領域とを電気的に接続するコンタクト部による抵抗を、適宜組み合わせた構成としてもよい。また、Ｎチャネルトランジスタ領域とＰチャネルトランジスタ領域のそれぞれについて、上述した各実施の形態では二つの領域（ＡとＢ）に分けているが、３以上の領域に分けてもよい。また、Ｎチャネルトランジスタ領域を一つの領域とし、その中の各保護素子内の抵抗値を一つずつ変えるようにしてもよい。Ｐチャネルトランジスタ領域についても同様であり、Ｐチャネルトランジスタ領域を一つの領域とし、その中の各保護素子内の抵抗値を一つずつ変えるようにしてもよい。また、本発明は、狭ピッチＩ／Ｏ回路以外のＩ／Ｏ回路にも適用可能である。
【００３１】
（付記１）ＭＯＳトランジスタのドレインが抵抗素子を介して、パッドと内部回路とを接続する信号線に接続され、かつ前記ＭＯＳトランジスタのソースが電源線に接続された保護素子が、前記信号線と前記電源線との間に複数並列に接続された保護回路を具備する半導体集積回路装置であって、
各保護素子内の前記抵抗素子の抵抗値は、前記パッドから前記内部回路へ向かって１または複数個おきに小さくなっていることを特徴とする半導体集積回路装置。
【００３２】
（付記２）ＭＯＳトランジスタのドレインが抵抗素子を介して、パッドと内部回路とを接続する信号線に接続され、かつ前記ＭＯＳトランジスタのソースが電源線に接続された保護素子が、前記信号線と前記電源線との間に複数並列に接続された保護回路を具備する半導体集積回路装置であって、
各保護素子内の前記抵抗素子の抵抗値は、前記パッド側に隣り合う別の保護素子内の抵抗素子の抵抗値よりも小さく、かつ前記内部回路側に隣り合う別の保護素子内の抵抗素子の抵抗値よりも大きいことを特徴とする半導体集積回路装置。
【００３３】
（付記３）前記抵抗素子の抵抗値は、前記パッドから前記内部回路へ向かって、前記信号線の寄生抵抗に応じて小さくなっていることを特徴とする付記１または２に記載の半導体集積回路装置。
【００３４】
（付記４）前記抵抗素子は、半導体基板に形成されたポリシリコン抵抗でできていることを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路装置。
【００３５】
（付記５）前記抵抗素子は、半導体基板に形成されたウェル抵抗でできていることを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路装置。
【００３６】
（付記６）前記抵抗素子は、半導体基板に形成されたシリサイド抵抗でできていることを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路装置。
【００３７】
（付記７）前記抵抗素子は、半導体基板に形成されたシリサイドブロックでできていることを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路装置。
【００３８】
（付記８）前記抵抗素子は、前記信号線に接続するドレイン配線の配線長および配線幅の一方または両方を変えることにより、その抵抗値が変わる素子であることを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路装置。
【００３９】
（付記９）前記抵抗素子は、前記信号線に接続するドレイン配線とドレイン領域とを電気的に接続するコンタクト部の数を変えることにより、その抵抗値が変わる素子であることを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路装置。
【００４０】
（付記１０）前記抵抗素子は、上述した付記４〜７のいずれか２以上を組み合わせた素子であることを特徴とする付記１〜３のいずれか一つに記載の半導体集積回路装置。
【００４１】
（付記１１）Ｉ／Ｏ回路に複数のトランジスタを配置し、それらトランジスタを接続する配線を変更することにより、所望の構成のＩ／Ｏ回路を得る方式の狭ピッチＩ／Ｏ回路において、
上述した付記１〜１０のいずれか一つに記載の保護回路が設けられていることを特徴とする半導体集積回路装置。
【００４２】
【発明の効果】
本発明によれば、パッドと内部回路とを接続する信号線と電源線との間に並列に接続された複数の保護素子の抵抗値が同じか、またはほぼ同じになるので、各保護素子内の内部回路保護用トランジスタにかかるＥＳＤ負荷が均一になる。したがって、ＥＳＤ等の過大入力による負荷は、複数の内部回路保護用トランジスタに分散されるので、一部の内部回路保護用トランジスタが破壊するのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体集積回路装置の保護回路の一部の構成を示す回路図である。
【図２】図１に示す半導体集積回路装置のＮチャネルトランジスタ領域の領域Ａと領域Ｂについてシリサイドブロックのサイズを比較して示す図である。
【図３】図１に示す半導体集積回路装置の保護回路内の抵抗素子をシリサイド抵抗で構成した例の各素子の平面構成の一部を示すレイアウト図である。
【図４】図１に示す半導体集積回路装置のＮチャネルトランジスタ領域の領域Ａと領域Ｂについてシリサイド抵抗のサイズを比較して示す図である。
【図５】本発明の実施の形態２にかかる半導体集積回路装置の保護回路の一部の構成を示す回路図である。
【図６】図５に示す半導体集積回路装置の保護回路内の抵抗素子をシリサイドブロックとシリサイド抵抗で構成した例の各素子の平面構成の一部を示すレイアウト図である。
【図７】図５に示す半導体集積回路装置のＮチャネルトランジスタ領域の領域Ａと領域Ｂについてシリサイド抵抗のサイズを比較して示す図である。
【図８】図５に示す半導体集積回路装置の保護回路内の抵抗素子をシリサイドブロックとドレイン配線で構成した例の各素子の平面構成の一部を示すレイアウト図である。
【図９】従来のＩ／Ｏ回路に適用されている保護回路の構成を示す回路図である。
【図１０】従来のＩ／Ｏ回路に適用されている保護回路の各素子の平面構成を示すレイアウト図である。
【図１１】従来のＩ／Ｏ回路に適用されている保護回路の一部の構成を示す回路図である。
【符号の説明】
ＮＴ１〜ＮＴｎ　ＭＯＳトランジスタ（内部回路保護用トランジスタ）
１　パッド
２　内部回路
３　信号線
２５ａ，２５ｂ，４５ａ，４５ｂ，４６ａ，４６ｂ　抵抗素子
２９ａ，２９ｂ，４９ａ，４９ｂ　シリサイドブロック
３９ａ，３９ｂ，５９ａ，５９ｂ　シリサイド抵抗
６９ａ，６９ｂ　ドレイン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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