(57)【要約】【課題】１つのメモリセルからアドレス領域に応じて２値の両論理値が出力できる機構を設け、一つのメモリブロックが２つのアドレス領域で共有できるようにし、マスクＲＯＭの面積を低減すること。【解決手段】メモリセルアレイに割り付けられているアドレス領域は、ｆ００００ｈ番地台とｅ００００ｈ番地台との２つのである。データ読み出しの時間幅は、ｆ００００ｈ番地台では、５０ｎｓｅｃであり、ｅ００００ｈ番地台では、３１ｎｓｅｃである。短Ｌ広Ｗ（２Ｇのみ）のメモリセルでは、「Ｈ：Ｌ」が得られる。チャネルカットありのメモリセルでは、「Ｌ：Ｌ」が得られる。長Ｌ狭Ｗ（２Ｇのみ）のメモリセルでは、「Ｌ：Ｈ」が得られる。短Ｌ広Ｗ（１Ｇ＋２Ｇ）のメモリセルでは、「Ｈ：Ｌ」が得られる。【選択図】　　　図５
2004071083.tif 000002
【特許請求の範囲】
【請求項１】
マスクＲＯＭを内蔵する半導体集積回路において、
前記マスクＲＯＭは、
１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成されるメモリセルアレイと、
前記メモリセルアレイに２つのアドレス領域を重複して割り付ける手段と、
前記メモリセルアレイにおける１メモリセルからデータを読み出すとき、その読み出す時間幅を前記２つのアドレス領域に応じて変更する手段と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
マスクＲＯＭを内蔵する半導体集積回路において、
前記マスクＲＯＭは、
１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成されるメモリセルアレイと、
前記メモリセルアレイにおける１メモリセルからデータを読み出すとき、その読み出す時間幅をビット毎に異ならせる手段と、
を備えたことを特徴とする半導体集積回路。
【請求項３】
マスクＲＯＭを内蔵する半導体集積回路において、
前記マスクＲＯＭは、
１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成されるメモリセルアレイと、
前記メモリセルアレイに２つのアドレス領域を重複して割り付ける手段と、
前記メモリセルアレイにおける１メモリセルからデータを読み出すとき、前記メモリセルアレイを含むメモリブロックの電源電圧を前記２つのアドレス領域に応じて変更する手段と、
を備えたことを特徴とする半導体集積回路。
【請求項４】
マスクＲＯＭを内蔵する半導体集積回路において、
前記マスクＲＯＭは、
１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成されるメモリセルアレイと、
前記メモリセルアレイにおける１メモリセルからデータを読み出すとき、前記メモリセルアレイを含むメモリブロックの電源電圧をビット毎に異ならせる手段と、
を備えたことを特徴とする半導体集積回路。
【請求項５】
マスクＲＯＭを内蔵する半導体集積回路において、
前記マスクＲＯＭは、
同じ内容のデータを持つ２以上のメモリブロックと、
前記２以上のメモリブロックにおける１のメモリブロックに対するアクセスを他のメモリブロックに対するアクセスに変更するヒューズを備えたブロック選択手段と、
を備えたことを特徴とする半導体集積回路。
【請求項６】
マスクＲＯＭを内蔵する半導体集積回路において、
前記マスクＲＯＭは、
同じ内容のデータを持つ２以上のメモリブロックと、
前記２以上のメモリブロックにおける１のメモリブロックのあるアドレスに対するアクセスを他のメモリブロックにおける対応するアドレスに対するアクセスに変更するヒューズを備えたブロック選択手段と、
を備えたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、マスクＲＯＭを内蔵する例えばマイクロコンピュータなどの半導体集積回路に関するものである。
【０００２】
【従来の技術】
図１５は、マスクＲＯＭのメモリブロックの一般的な回路構成を示すブロック図である。図１５に示すように、マスクＲＯＭの一つのメモリブロックは、記憶回路を構成するメモリセルアレイ１０１と、その周辺回路（読み出し回路）を構成する行デコーダ１０２，列デコーダ・セレクタ１０３およびセンスアンプ・バッファ１０４等とによって構成される。そして、メモリセルアレイ１０１を構成するメモリセルは、全てが１層ゲートを有し、かつ大きさ（ゲート長・ゲート幅）が均一なＭＯＳトランジスタで構成されている。
【０００３】
従来、マスクＲＯＭを内蔵するマイクロコンピュータ等の半導体集積回路において、１チップに占めるマスクＲＯＭの面積は、メモリ容量にも依存するが、かなりの割合を占めている。ここで、マスクＲＯＭの面積とは、アドレスを入力してからＲＯＭのデータを出力するまでの一連のユニットを合わせた上記のメモリブロックを単位としたものである。
【０００４】
【発明が解決しようとする課題】
図１６は、メモリ容量を増加させる従来の手順を説明する図である。従来では、メモリ容量を増加させる場合、アドレス領域毎に同じような構成のメモリブロックが必要となる。例えば、図１６に示すように、領域１なるメモリブロック１１１に領域２なるメモリブロック１１２を加えて、領域１＋２なるメモリブロック１１３を形成することになる。
【０００５】
この方法では、当然チップの面積のうち、ＲＯＭの占める割合が大きくなる。したがって、同じ機能を持つマイクロコンピュータでは、メモリの容量が増えるほど、１チップに占めるＲＯＭの割合が増加していた。また、メモリブロックが大きくなったり、多数必要になると、アドレスやデータの配線引き回しも長くなるので、読み出し速度が制限されてしまうという問題もあった。
【０００６】
次に、図１７は、マスクＲＯＭ容量の大きいチップの概念図である。図１８は、図１７に示すチップでマスクＲＯＭ容量の小さいチップを代用する場合の説明図である。
【０００７】
図１７に示すように、ある面積を持つチップ１２１内の所定領域には、マスクＲＯＭ１２２が形成されている。このチップ１２１でマスクＲＯＭ容量の少ないチップを代用する場合には、図１８に示すように、マスクＲＯＭ１２２の中で実際に利用される領域１３１と、利用されない空き領域１３２とが形成される。
【０００８】
このように、マスクＲＯＭ容量の少ないチップをマスクＲＯＭ容量の大きいチップで代用する場合には、多くの空き領域が存在してしまう。したがって、大容量のマスクＲＯＭを内蔵するマイクロコンピュータに、小容量のマスクＲＯＭが必要なマイクロコンピュータを代用させる場合には、空き領域が多く存在してしまうという問題があった。
【０００９】
この発明は、上記に鑑みてなされたもので、１つのメモリセルからアドレス領域に応じて２値の両論理値が出力できる機構を設け、一つのメモリブロックが２つのアドレス領域で共有できるようにし、マスクＲＯＭの面積を低減することができる半導体集積回路を得ることを目的とする。
【００１０】
また、マスクＲＯＭの冗長性を高める機構を設け、マスクＲＯＭ容量の少ないチップをそのｎ倍のマスクＲＯＭ容量を持つチップによって代用する場合に生ずる空き領域の有効活用が図れ、併せてマスクＲＯＭの歩留まりを向上させることができる半導体集積回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、この発明にかかる半導体集積回路は、前記マスクＲＯＭは、マスクＲＯＭを内蔵する半導体集積回路において、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成されるメモリセルアレイと、前記メモリセルアレイに２つのアドレス領域を重複して割り付ける手段と、前記メモリセルアレイにおける１メモリセルからデータを読み出すとき、その読み出す時間幅を前記２つのアドレス領域に応じて変更する手段とを備えたことを特徴とする。
【００１２】
この発明によれば、マスクＲＯＭのメモリセルアレイは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成される。このメモリセルアレイには、２つのアドレス領域が重複して割り付けられる。そして、メモリセルアレイにおける１メモリセルからのデータの読み出しは、その読み出す時間幅を前記２つのアドレス領域に応じて変更することによって行われる。その結果、１メモリセルからは、アドレス領域に応じて２値の論理値の双方が読み出される。
【００１３】
つぎの発明にかかる半導体集積回路は、マスクＲＯＭを内蔵する半導体集積回路において、前記マスクＲＯＭは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成されるメモリセルアレイと、前記メモリセルアレイにおける１メモリセルからデータを読み出すとき、その読み出す時間幅をビット毎に異ならせる手段とを備えたことを特徴とする。
【００１４】
この発明によれば、マスクＲＯＭのメモリセルアレイは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成される。そして、メモリセルアレイにおける１メモリセルからのデータの読み出しは、その読み出す時間幅をビット毎に異ならせることによって行われる。その結果、１メモリセルからは、１回のアクセスで２ビット分のデータが読み出される。
【００１５】
つぎの発明にかかる半導体集積回路は、マスクＲＯＭを内蔵する半導体集積回路において、前記マスクＲＯＭは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成されるメモリセルアレイと、前記メモリセルアレイに２つのアドレス領域を重複して割り付ける手段と、前記メモリセルアレイにおける１メモリセルからデータを読み出すとき、前記メモリセルアレイを含むメモリブロックの電源電圧を前記２つのアドレス領域に応じて変更する手段とを備えたことを特徴とする。
【００１６】
この発明によれば、マスクＲＯＭのメモリセルアレイは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成される。このメモリセルアレイには、２つのアドレス領域が重複して割り付けられる。そして、メモリセルアレイにおける１メモリセルからのデータの読み出しは、そのメモリセルアレイを含むメモリブロックの電源電圧を前記２つのアドレス領域に応じて変更することによって行われる。その結果、１メモリセルからは、アドレス領域に応じて２値の論理値の双方が読み出される。
【００１７】
つぎの発明にかかる半導体集積回路は、マスクＲＯＭを内蔵する半導体集積回路において、前記マスクＲＯＭは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成されるメモリセルアレイと、前記メモリセルアレイにおける１メモリセルからデータを読み出すとき、前記メモリセルアレイを含むメモリブロックの電源電圧をビット毎に異ならせる手段とを備えたことを特徴とする。
【００１８】
この発明によれば、マスクＲＯＭのメモリセルアレイは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成される。そして、メモリセルアレイにおける１メモリセルからのデータの読み出しは、前記メモリセルアレイを含むメモリブロックの電源電圧をビット毎に異ならせることによって行われる。その結果、１メモリセルからは、１回のアクセスで２ビット分のデータが読み出される。
【００１９】
つぎの発明にかかる半導体集積回路は、マスクＲＯＭを内蔵する半導体集積回路において、前記マスクＲＯＭは、同じ内容のデータを持つ２以上のメモリブロックと、前記２以上のメモリブロックにおける１のメモリブロックに対するアクセスを他のメモリブロックに対するアクセスに変更するヒューズを備えたブロック選択手段とを備えたことを特徴とする。
【００２０】
この発明によれば、１チップ上に、同じ内容のデータを持つ２以上のメモリブロックとヒューズを備えたブロック選択手段とが形成される。そして、１のメモリブロックが読み出し不良となった場合に、ブロック選択手段が備えるヒューズの切断操作によって前記１のメモリブロックに対するアクセスが他のメモリブロックに対するアクセスに変更される。
【００２１】
つぎの発明にかかる半導体集積回路は、マスクＲＯＭを内蔵する半導体集積回路において、前記マスクＲＯＭは、同じ内容のデータを持つ２以上のメモリブロックと、前記２以上のメモリブロックにおける１のメモリブロックのあるアドレスに対するアクセスを他のメモリブロックにおける対応するアドレスに対するアクセスに変更するヒューズを備えたブロック選択手段とを備えたことを特徴とする。
【００２２】
この発明によれば、１チップ上に、同じ内容のデータを持つ２以上のメモリブロックとヒューズを備えたブロック選択手段とが形成される。そして、１のメモリブロックのあるアドレスが読み出し不良となった場合に、ブロック選択手段が備えるヒューズの切断操作によって前記１のメモリブロックの、あるアドレスに対するアクセスが他のメモリブロックにおける対応するアドレスに対するアクセスに変更される。
【００２３】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる半導体集積回路の好適な実施の形態を詳細に説明する。
【００２４】
実施の形態１．
図１は、この発明の実施の形態１である半導体集積回路に内蔵されるマスクＲＯＭの読み出し回路の一例を示す回路図である。図１において、電源１には、Ｐチャネルトランジスタ２のソース電極が接続され、Ｐチャネルトランジスタ２のドレイン電極には、Ｎチャネルトランジスタ３のドレイン電極が接続されている。Ｎチャネルトランジスタ３のゲート電極には、列デコーダの出力信号が入力される。Ｎチャネルトランジスタ３のソース電極と接地（ＧＮＤ）との間には、Ｎチャネルトランジスタで構成されるメモリセル４が設けられている。したがって、Ｎチャネルトランジスタ３のソース電極とメモリセル４のドレイン電極との接続ラインは、ビット線ＢＬを構成している。このメモリセル４のゲート電極には、行デコーダからのワード線ＷＬが接続される。
【００２５】
Ｐチャネルトランジスタ２のドレイン電極とＮチャネルトランジスタ３のドレイン電極との接続端には、インバータで構成されるセンスアンプ５の入力端とＮチャネルトランジスタ６のドレイン電極とが接続されている。Ｎチャネルトランジスタ６のソース電極は、接地（ＧＮＤ）に接続されている。また、センスアンプ５の出力端は、例えばトランスミッションゲート７を介してデータバス８に接続されている。
【００２６】
ここで、メモリセル４には、論理値“１”（以下「Ｈレベル」という）と論理値“０”（以下「Ｌレベル」という）とが、例えばチャネルカットの有無によって書き込まれている。なお、メモリセル４への論理値の書き込みは、チャネルカットの有無ではなく、ドレイン側のコンタクトの有無によって行われる場合もある。
【００２７】
Ｐチャネルトランジスタ２のゲート電極とＮチャネルトランジスタ６のゲート電極とには、センスイネーブル信号ＳＥが印加される。センスイネーブル信号ＳＥは、非読み出し時には、Ｈレベルとなり、読み出し時には、Ｌレベルとなる２値のレベル信号である。
【００２８】
トランスミッションゲート７のゲート電極には、所定時間幅のパルス信号であるバスドライブ信号ＢＤが印加される。トランスミッションゲート７は、例えばクロックドインバータやトライステートバッファなどで置き換わる場合もある。
【００２９】
以上のように構成されるマスクＲＯＭの読み出し回路の一般的な動作について説明する。図１において、非読み出し時には、Ｈレベルのセンスイネーブル信号ＳＥがＰチャネルトランジスタ２とＮチャネルトランジスタ６とのゲート電極に印加される。その結果、Ｐチャネルトランジスタ２はオフ動作を行い、Ｎチャネルトランジスタ６がオン動作を行い、センスアンプ５の入力ラインがＬレベルにプリチャージされる。また、トランスミッションゲート７は、そのゲートを閉じている。
【００３０】
読み出し時には、Ｌレベルのセンスイネーブル信号ＳＥがＰチャネルトランジスタ２とＮチャネルトランジスタ６とのゲート電極に印加される。Ｎチャネルトランジスタ３のゲート電極には、ビット線ＢＬからＨレベルの選択信号が印加される。メモリセル４のゲート電極には、ワード線ＷＬからＨレベルの選択信号が印加される。また、トランスミッションゲート７のゲート電極には、バスドライブ信号ＢＤが印加され、所定期間ゲートを開け、センスアンプ５の出力ラインとデータバス８とを接続する。
【００３１】
Ｌレベルのセンスイネーブル信号ＳＥによって、Ｐチャネルトランジスタ２がオン動作を行い、Ｎチャネルトランジスタ６がオフ動作を行うと、センスアンプ５の入力電圧が上昇する。このとき、メモリセル４がチャネルカットされているか否かによって、センスアンプ入力電圧がセンスアンプ５の閾値を越えるか超えないかが決定され、データバス８に取り出されるデータの論理値がＨレベルになるかＬレベルになるかが決定される。
【００３２】
具体的には、メモリセル４は、チャネルカットされている場合には、ゲート電極にＨレベルの選択信号が印加されてもチャネルは生成されないので、常にオフ状態になって高抵抗となる。その結果、センスアンプ５では、入力電圧が閾値を超えて持ち上がり、出力をＬレベルにするので、データバス８には、Ｌレベルが出力される。
【００３３】
逆に、メモリセル４は、チャネルカットされていない場合には、通常のＮチャネルトランジスタであるので、ゲート電極に印加されるＨレベルの選択信号によってオン動作を行う。その結果、センスアンプ５では、入力電圧が閾値以下に低くなり、出力をＨレベルにするので、データバス８には、Ｈレベルが出力される。
【００３４】
さて、この実施の形態１では、図１に示したマスクＲＯＭの読み出し回路において、データの読み出し時にトランスミッションゲート７がゲートを開けている時間幅をアドレス領域に応じて２段階に変更する。また、メモリセル４は、一般的には、１層ゲートを有し、かつ大きさ（ゲート長・ゲート幅）が均一なＭＯＳトランジスタで構成されているが、この実施の形態１では、メモリセルアレイ内の各メモリセルは、均一の構造ではなく、ゲートの構造や大きさ（ゲート長・ゲート幅）の異なるものが用いられている。以下、順に説明する。
【００３５】
図２は、一般的なマスクＲＯＭでのデータ読み出し動作を説明するタイムチャートである。図２に示すように、一般的には、クロックＰ１（１）に同期してアドレス（３）を入力し、クロックＰ２（２）に同期して、そのクロックＰ２がＨレベルである期間内データバス８をドライブし（４）、すなわち、トランスミッションゲート７をクロックＰ２がＨレベルである期間内駆動してゲートを開け、データバスにＨレベルまたはＬレベルの値を出力するようにしている（５）。
【００３６】
これに対し、この実施の形態１では、例えば図３に示すように、アドレス領域に応じた読み出し動作が行われる。なお、図３は、実施の形態１によるマスクＲＯＭでのデータ読み出し動作を説明するタイムチャートである。（ａ）は、長い読み出し時間幅を適用するアドレス領域でのタイムチャートである。（ｂ）は、短い読み出し時間幅を適用するアドレス領域でのタイムチャートである。
【００３７】
この実施の形態１では、一つのメモリセルアレイに２つのアドレス領域を重複して割り付けている。その一方が、長い読み出し時間幅（例えば５０ｎｓｅｃ）を適用するアドレス領域（例えばｆ００００ｈ番地台）であるとし、他方が、短い読み出し時間幅（例えば３１ｎｓｅｃ）を適用するアドレス領域（例えばｅ００００ｈ番地台）であるとしている。
【００３８】
図３（ａ）に示すように、長い読み出し時間幅を適用するアドレス領域での読み出し動作は図２に示した一般的な読み出し動作と同じタイミングで行われる。すなわち、トランスミッションゲート７をクロックＰ２がＨレベルである期間内駆動してゲートを開けている（４）。
【００３９】
一方、図３（ｂ）に示すように、短い読み出し時間幅を適用するアドレス領域では、トランスミッションゲート７はクロックＰ２に同期して駆動されるが、Ｈレベルである期間の途中まで駆動し、その駆動期間だけゲートを開けている。つまり、データバス８をドライブする時間が短くなっている（４）。
【００４０】
このように、トランスミッションゲート７のゲート電極に印加されるバスドライブ信号ＢＤは、この実施の形態１では、パルス幅が長いものと短いものとからなる。パルス幅の長いバスドライブ信号ＢＤには、例えばクロックＰ２がそのまま用いられる。パルス幅の短いバスドライブ信号ＢＤには、クロックＰ２に同期するワンショット回路の出力信号や、Ｈレベル期間をクロックＰ２のそれよりも短くしたクロックが用いられる。
【００４１】
次に、メモリセル４の構造について説明する。チャネルカットされていないメモリセル４では、ゲート長とゲート幅の双方がメモリセル毎に異なるようになっている。そして、ゲート構造は、通常の１層ゲートの他、例えば図４に示すように２層ゲート構成も用いるようにしている。
【００４２】
図４は、図１に示すメモリセルの一つである２層ゲート構成のメモリセルの構成例を示す図である。図４において、この２層ゲート構成のメモリセルは、ソース領域となるｎ＋拡散層１１とドレイン領域となるｎ＋拡散層１２とが形成されるＰ型基板１０上、通常のゲート電極を構成する第２ゲート（２Ｇ）１３との間に、いわゆるフローティングゲートで構成される第１ゲート（１Ｇ）１４を加えた２層ゲート構成となっている。つまり、１Ｇ１４がなく、２Ｇ１３のみの場合が通常のメモリセルの構成である。
【００４３】
以上の構成によれば、例えば図５、図６に示すように、一つのメモリセルからＨレベルとＬレベルの２値をアドレス領域に応じて読み出すことができる。なお、図５は、図１に示すメモリセルの構造、アドレス領域およびデータ読み出しの時間幅に対応した出力例を説明する図である（その１）。図６は、図５に示す出力＃１〜出力＃３までのデータバスへの出力波形例を示す図である。
【００４４】
図５において、アドレス領域は、ｆ００００ｈ番地台とｅ００００ｈ番地台との２つである。データ読み出しの時間幅は、ｆ００００ｈ番地台では、５０ｎｓｅｃであり、ｅ００００ｈ番地台では、３１ｎｓｅｃである。メモリセルの構造としては、短Ｌ広Ｗ（２Ｇのみ）と、チャネルカットありと、長Ｌ狭Ｗ（２Ｇのみ）と、短Ｌ広Ｗ（１Ｇ＋２Ｇ）との４種類が示されている。短Ｌ広Ｗとは、ゲート長Ｌが短く、ゲート幅Ｗが広いことを意味する。長Ｌ狭Ｗとは、ゲート長Ｌが長く、ゲート幅Ｗが狭いことを意味する。
【００４５】
図５では、短Ｌ広Ｗ（２Ｇのみ）のメモリセルでの出力状態を出力＃１としている。チャネルカットありのメモリセルでの出力状態を出力＃２としている。長Ｌ狭Ｗ（２Ｇのみ）のメモリセルでの出力状態を出力＃３としている。短Ｌ広Ｗ（１Ｇ＋２Ｇ）のメモリセルでの出力状態を出力＃４としている。なお、図中の出力状態「Ｈ」「Ｌ」は、データバス８のレベル（論理値）である。
【００４６】
図１と図４をも参照して、各メモリセルの出力状態を説明する。非読み出しの間は、データバス８は、Ｈレベルにプリチャージされていてもよく、以前の読み出しサイクルでの値が保存されていてもよい。データ読み出しの時間幅は、トランスミッションゲート７に印加するバスドライブ信号ＢＤの時間幅であり、アドレスバスの１６ビット目の内容に応じて変更される。この時間幅だけトランスミッションゲート７は導通し、データバス８がセンスアンプ５の出力によってドライブされる。
【００４７】
（出力＃１）メモリセル４は、ゲートは２Ｇ１３のみで構成されるが、ゲート長Ｌが短く、ゲート幅Ｗが広いので、オン抵抗値は小さい。したがって、センスアンプ５では、入力電圧がいずれのアドレス領域においても閾値を超えることがなく、出力をＨレベルにする。その結果、データバス８は、ｆ００００ｈ番地台とｅ００００ｈ番地台とで、共にＨレベルにドライブされる。
【００４８】
（出力＃２）メモリセル４は、ゲートは２Ｇ１３のみで構成されるが、チャネルカットされている。つまり、メモリセル４は、常にオフ状態にあり、高抵抗体となっている。したがって、センスアンプ５では、入力電圧がいずれのアドレス領域においても閾値を超えることができ、出力をＬレベルにする。その結果、データバス８は、ｆ００００ｈ番地台とｅ００００ｈ番地台とで、共にＬレベルにドライブされる。なお、チャネルカットされるメモリセルでは、大きさの変更は影響しない。
【００４９】
（出力＃３）メモリセル４は、ゲートは２Ｇ１３のみで構成されるが、ゲート長Ｌが長く、ゲート幅Ｗが狭いので、オン抵抗値は大きい。したがって、センスアンプ５では、入力電圧は、最終的には、閾値を超えることができる。このとき、ｆ００００ｈ番地台では、センスアンプ５の入力電圧が閾値を超えて十分な時間が経過した後にトランスミッションゲート７が閉じる。したがって、データバス８は、ｆ００００ｈ番地台ではＬレベルにドライブされる。一方、ｅ００００ｈ番地台では、センスアンプ５の入力電圧が閾値を超えても、センスアンプ５がＬレベルを出力する前にトランスミッションゲート７が閉じる。したがって、データバス８は、ｅ００００ｈ番地台ではＬレベルに下がりきれず、そのままＨレベルにドライブされる。
【００５０】
なお、出力＃２と出力＃３のように、読み出し時に値に差を持たせるには、以上説明したメモリセルの大きさの他、センスアンプ５の入力電圧に影響の大きいＰチャネルトランジスタ２のサイズとセンスアンプ５の閾値とを十分調整する必要がある。
【００５１】
（出力＃４）メモリセル４は、大きさは出力＃１でのメモリセルと同じであるが、図４の構造が採用されている。ｆ００００ｈ番地台では、１Ｇ１４と２Ｇ１３とを共にＨレベルにする。つまり、チャネルが生成できるようにする。その結果、ｆ００００ｈ番地台では、出力＃１と同様に、データバス８は、Ｈレベルにドライブされる。一方、ｅ００００ｈ番地台では、１Ｇ１４をＬレベルにすることでチャネルが生成できないようにする。その結果、ｅ００００ｈ番地台では、出力＃２と同様に、データバス８は、Ｌレベルにドライブされる。
【００５２】
次に、出力＃１〜出力＃３までのデータバス８への出力波形の例を説明する。図６において、（出力＃１）メモリセル４の抵抗値は小さいので、センスアンプ入力電圧は、常にセンスアンプ５の閾値を下回っている。したがって、データバス８は、常にＨレベルとなる。
【００５３】
（出力＃２）メモリセル４は常にオフ状態にあるので、抵抗値が極めて大きい。そのため、センスアンプ入力電圧が急激に高くなり、センスアンプ５は比較的速くＬレベルを出力する。したがって、どちらのアドレス領域でも、読み出し時間幅と関係なく、データバス８は、Ｌレベルとなる。
【００５４】
（出力＃３）センスアンプ入力電圧が比較的徐々に上昇するので、ｅ００００ｈ番地台を読むときの短い時間幅（３１ｎｓｅｃ）の期間では、データバス８は、Ｈレベルとなる。一方、長い時間幅（５０ｎｓｅｃ）でｆ００００ｈ番地台を読むときには、その値は既にＬレベルに落ち着いているので、データバス８は、Ｌレベルとなる。
【００５５】
次に、図７は、メモリセルアレイのレイアウト例を示す図である。図７において、符号２１〜２３は、２Ｇ１３によるワード線ＷＬ（以下「２Ｇ・ＷＬ」と記す）である。符号２４〜２６は、１Ｇ１４によるワード線ＷＬ（以下「１Ｇ・ＷＬ」と記す）である。符号２７は、Ｖｓｓコンタクトである。符号２８〜３０は、アルミ配録のビット線ＢＬである。符号３１は、Ｖｓｓのアルミ配線である。符号３２は、ＢＬコンタクトである。符号３３は、出力＃１に対応する短Ｌ広Ｗ（２Ｇのみ）のメモリセルである。そのゲートＷは、拡散層で調整される。
【００５６】
符号３４は、出力＃３に対応する長Ｌ狭Ｗ（２Ｇのみ）のメモリセルである。そのゲートＷは、同様に拡散層で調整される。符号３５は、出力＃４に対応する短Ｌ広Ｗ（１Ｇ＋２Ｇ）のメモリセルである。すなわち、図４に示すように、２Ｇ１３の下に１Ｇ１４が存在するメモリセルである。なお、出力＃２に対応したメモリセル（チャネルカットあり）は、明記していないが、上から見たレイアウトとしては符号３３と同じであり、ゲート直下にチャネルが形成されないようにしている。
【００５７】
このように、一般的なマスクＲＯＭのレイアウトとの違いは、１Ｇ・ＷＬ２４〜２６が追加されたことと、さらにメモリセルの大きさ（ゲート長・幅）が全て同一でないことである。
【００５８】
ここで、注意する点は、１Ｇ・ＷＬ２４〜２６に与える値である。すなわち、図７の例で言えば、ビット線ＢＬ２９と同じビット線ＢＬ上にチャネルカットされたメモリセルが在り、そのチャネルカットされたメモリセルのデータを読み出したいときに、１Ｇ＋２Ｇで構成されるメモリセル３５の１Ｇ１４は、Ｌレベルになっていなければならない。その理由は、もし同じビット線ＢＬ上の１Ｇ１４がＨレベルやハイインピーダンスになっていると、データバス８がＨレベルになる可能性が高くなるからである。そのため、非選択２Ｇ・ＷＬと同じ行の１Ｇ・ＷＬは、全てＬレベルにする必要がある。
【００５９】
但し、出力＃４においては、選択２Ｇ・ＷＬと同じ行の１Ｇ・ＷＬは、長い読み出し時間幅で読み出すときは、Ｈレベルにし、短い読み出し時間幅で読み出すときは、Ｌレベルにする必要がある。そうしなければ、データバス８には、期待される値は出力されない。具体的には、図７において、メモリセル３５のデータを短い読み出し時間幅３１ｎｓｅｃで読み出すとき、２Ｇ・ＷＬ２３に対応する１Ｇ・ＷＬ２６をＬレベルにしなければ、データバス８には、期待されるＬレベルは出力されない。
【００６０】
そのため、１Ｇ・ＷＬ２４〜２６に必要な信号を生成するため、図８で示される回路を２Ｇ・ＷＬ２１〜２３毎に追加する必要がある。各回路は、６つのトランジスタで構成される。図８は、図７に示す１Ｇ・ＷＬに必要な信号を生成するため２Ｇ・ＷＬ毎に追加する回路を示す図である。図８に示す回路は、２入力のＮＡＮＤゲート３８と、ＮＡＮＤゲート３８の出力を受けるインバータ３９とで構成される。
【００６１】
ＮＡＮＤゲート３８の一方の入力端には、アドレス領域を示す領域信号３８ａが入力される。領域信号３８ａは、例えば、ｆ００００ｈ番地台をアクセスするときは、Ｈレベルとなり、ｅ００００ｈ番地台をアクセスするときは、Ｌレベルとなる。ＮＡＮＤゲート３８の他方の入力端には、２Ｇ・ＷＬ３８ｂが入力される。その結果、インバータ３９の出力には、２Ｇ・ＷＬ３８ｂに対応した１Ｇ・ＷＬ３９ａが得られる。
【００６２】
図９は、選択２Ｇ・ＷＬと同一行の１Ｇ・ＷＬの状態と非選択２Ｇ・ＷＬと同一行の１Ｇ・ＷＬの状態とを示す図である。図９に示すように、非選択の２Ｇ・ＷＬと同一行の１Ｇ・ＷＬは、異常な値を出力するのを避けるため、長い読み出し時間幅５０ｎｓｅｃでも、短い読み出し時間幅３１ｎｓｅｃでも、全てＬレベルとする。一方、選択された２Ｇ・ＷＬと同一行の１Ｇ・ＷＬは、短い読み出し時間幅３１ｎｓｅｃではＬレベルにし、長い読み出し時間幅５０ｎｓｅｃではＨレベルにする。これは、出力＃４以外では、１Ｇ・ＷＬは無関係だからである。
【００６３】
ここで、実施の形態１によるマスクＲＯＭでは、一般的なメモリ回路構成に対し、１Ｇの追加やメモリセルの大きさの非単一化に加え、２種の読み出し時間幅を生成する回路またはクロック生成回路が必要となるが、それらにはそれほど面積を必要としない。
【００６４】
このように、実施の形態１によれば、マスクＲＯＭのメモリセルアレイに重複して割り付けた２つのアドレス領域で同じメモリセルを共有できるので、メモリセルアレイやデコーダ、センスアンプなとが共有化でき、メモリ部分の面積が低減できる。また、アドレスやデータの配線の引き回しも抑えることが可能となる。
【００６５】
実施の形態２．
図１０は、この発明の実施の形態２である半導体集積回路に内蔵されるマスクＲＯＭにおけるメモリセルの構造、アドレス領域およびデータ読み出しの時間幅に対応した出力例を説明する図である（その２）。
【００６６】
実施の形態１では、メモリセルの大きさを非単一化する方法として、ゲート長Ｌとゲート幅Ｗの双方を変える場合について説明したが、この実施の形態２では、図１０に示すように、ゲート長Ｌを一定とし、ゲート幅Ｗを調整してデータバス８への出力値を実施の形態１（図５）と同様に変化させる場合が示されている。
【００６７】
すなわち、出力＃１「Ｈ：Ｈ」を得るメモリセルは、広Ｗ（２Ｇのみ）である。出力＃２「Ｌ：Ｌ」を得るメモリセルは、チャネルカットありである。出力＃３「Ｌ：Ｈ」を得るメモリセルは、狭Ｗ（２Ｇのみ）である。出力＃４「Ｈ：Ｌ」を得るメモリセルは、広Ｗ（１Ｇ＋２Ｇ）である。勿論、ゲート幅Ｗを一定とし、ゲート長Ｌを調整してもデータバス８への出力値を実施の形態１（図５）と同様に変化させ得ることは言うまでもない。
【００６８】
ここで、実施の形態２によるマスクＲＯＭでは、一般的なメモリ回路構成に対し、１Ｇの追加やメモリセルの大きさの非単一化に加え、２種の読み出し時間幅を生成する回路またはクロック生成回路が必要となるが、それらにはそれほど面積を必要としない。
【００６９】
このように、実施の形態２によれば、マスクＲＯＭのメモリセルアレイに重複して割り付けた２つのアドレス領域で同じメモリセルを共有できるので、メモリセルアレイやデコーダ、センスアンプなとが共有化でき、メモリ部分の面積が低減できる。また、アドレスやデータの配線の引き回しも抑えることが可能となる。
【００７０】
加えて、メモリセルのゲート長、もしくはゲート幅が一定であるので、メモリセル毎に必要なマスクが減ることになる。例えば、メモリセルのゲート長が一定であれば、２Ｇ用のゲートマスクをメモリセル毎に作成する必要はなくなる。また、ゲート幅が一定であれば、拡散用のマスクをメモリセル毎に作成する必要がなくなる。
【００７１】
実施の形態３．
図１１は、この発明の実施の形態３である半導体集積回路に内蔵されるマスクＲＯＭにおけるメモリセルの構造、アドレス領域および電源電圧に対応した出力例を説明する図である（その１）。
【００７２】
この実施の形態３では、実施の形態１と同様に、マスクＲＯＭのメモリセルアレイに２つのアドレス領域を重複して割り付けるが、読み出し時間幅は、図１１に示すように、アドレス領域に応じて、読み出し時間幅を変更する代わりに、メモリブロックに供給される電源電圧を変化させるようにしている。図１１では、アドレス領域がｆ００００ｈ番地台のときは、電源電圧を２．４Ｖにし、アドレス領域がｅ００００ｈ番地台のときは、電源電圧を３．３Ｖにすることが示されている。
【００７３】
メモリブロックは、一般には、メモリセルアレイと行デコーダと列デコーダとセンスアンプとバッファとを含んで構成される（図１５参照）。チップ用の電源電圧が３．３Ｖである場合は、ｅ００００ｈ番地台をアクセスするときは、電源電圧３．３Ｖをそのまま用いる。そして、ｆ００００ｈ番地台をアクセスするときには、ＶＤＣ（Ｖｏｌｔａｇｅ　Ｄｏｗｎ　　Ｃｏｎｖｅｒｔｅｒ）となどの降圧回路によって２．４Ｖの電源電圧を実現する。
【００７４】
逆に、チップ用の電源電圧が２．４Ｖの場合は、ｆ００００ｈ番地台をアクセスするときには、電源電圧２．４Ｖをそのまま用いる。そして、ｅ００００ｈ番地台をアクセスするときは、チャージポンプなどの昇圧回路によって上昇させ３．３Ｖの電源電圧を実現する。
【００７５】
メモリセルの構造は、実施の形態１と同様であり、同様の出力状態が得られている。すなわち、出力＃１「Ｈ：Ｈ」を得るメモリセルは、短Ｌ広Ｗ（２Ｇのみ）である。出力＃２「Ｌ：Ｌ」を得るメモリセルは、チャネルカットありである。出力＃３「Ｌ：Ｈ」を得るメモリセルは、長Ｌ狭Ｗ（２Ｇのみ）である。出力＃４「Ｈ：Ｌ」を得るメモリセルは、短Ｌ広Ｗ（１Ｇ＋２Ｇ）である。
【００７６】
次に、図１２は、図１１に示す出力＃１〜出力＃３までのデータバスへの出力波形例を示す図である。図１をも参照して、出力＃１〜出力＃３までのデータバス８ヘの出力波形の例を説明する。
【００７７】
図１２において、（出力＃１）メモリセル４の抵抗値は小さいので、センスアンプ入力電圧は、常にセンスアンプ５の閾値を下回っている。したがって、データバス８は、どちらのアドレス領域の電源電圧においても、Ｈレベルとなる。
【００７８】
（出力＃２）メモリセル４が常にオフ状態にあるので、抵抗値が極めて大きい。そのため、センスアンプ入力電圧がどちらのアドレス領域の電源電圧においても急激に高くなり、センスアンプ５は比較的速くＬレベルを出力する。したがって、データバス８は、どちらのアドレス領域の電源電圧においても、Ｌレベルとなる。
【００７９】
（出力＃３）メモリセル４の抵抗値が大きいので、高電圧（３．３Ｖ）で読み出すアドレス領域（ｅ００００ｈ番地台）では、センスアンプ入力電圧は、電圧マージンがあるのでセンスアンプ５の閾値を下回っている。したがって、データバス８は、電源電圧３．３ＶではＨレベルになる。一方、低電圧（２．４Ｖ）で読み出すアドレス領域（ｆ００００ｈ番地台）では、センスアンプ入力電圧は、電圧マージンがないのでセンスアンプ５の閾値を上回っている。したがって、データバス８は、電源電圧２．４ＶではＬレベルになる。
【００８０】
このように、実施の形態３によれば、メモリセルアレイに重複して割り付けた２つのアドレス領域で同じメモリセルが共有できるので、メモリセルアレイやデコーダ、センスアンプなどが共有化でき、メモリ部分の面積が低減できる。また、アドレスやデータの配線の引き回しも抑えることが可能となる。
【００８１】
実施の形態４．
図１３は、この発明の実施の形態４である半導体集積回路に内蔵されるマスクＲＯＭにおけるメモリセルの構造、アドレス領域および電源電圧に対応した出力例を説明する図である（その２）。
【００８２】
実施の形態３では、メモリセルの大きさを非単一化する方法として、ゲート長Ｌとゲート幅Ｗの双方を変える場合について説明したが、この実施の形態４では、図１３に示すように、ゲート長Ｌを一定とし、ゲート幅Ｗを調整してデータバスへの出力値を実施の形態３（図１１）と同様に変化させる場合が示されている。
【００８３】
すなわち、出力＃１「Ｈ：Ｈ」を得るメモリセルは、広Ｗ（２Ｇのみ）である。出力＃２「Ｌ：Ｌ」を得るメモリセルは、チャネルカットありである。出力＃３「Ｌ：Ｈ」を得るメモリセルは、狭Ｗ（２Ｇのみ）である。出力＃４「Ｈ：Ｌ」を得るメモリセルは、広Ｗ（１Ｇ＋２Ｇ）である。勿論、ゲート幅Ｗを一定とし、ゲート長Ｌを調整してもデータバスへの出力値を実施の形態３（図１１）と同様に変化させ得ることは言うまでもない。
【００８４】
このように、実施の形態４によれば、マスクＲＯＭのメモリセルアレイに重複して割り付けた２つのアドレス領域で同じメモリセルが共有できるので、メモリセルアレイやデコーダ、センスアンプなとが共有化でき、メモリ部分の面積が低減できる。また、アドレスやデータの配線の引き回しも抑えることが可能となる。
【００８５】
加えて、メモリセルのゲート長、もしくはゲート幅が一定であるので、メモリセル毎に必要なマスクが減ることになる。例えば、メモリセルのゲート長が一定であれば、２Ｇ用のゲートマスクをメモリセル毎に作成する必要はなくなる。また、ゲート幅が一定である場合には、拡散用のマスクをメモリセル毎に作成する必要がなくなる。
【００８６】
実施の形態５．
図１４は、この発明の実施の形態５である半導体集積回路に内蔵されるマスクＲＯＭの冗長構成を示す図である。この実施の形態５では、１チップ上に、同じ内容のデータを持つ２以上のメモリブロックを形成し、あるメモリブロックが読み出し不良となった場合に、ヒューズの切断操作によって前記不良となったメモリブロックに対するアクセスを他のメモリブロックに対するアクセスに変更できるようにした構成例が示されている。
【００８７】
図１４において、メモリセルアレイ４１と行デコーダ４２と図示しない列デコーダ等は、一つのメモリブロックを構成し、またメモリセルアレイ４３と行デコーダ４４と図示しない列デコーダ等は、他の一つのメモリブロックを構成している。メモリセルアレイ４１，４３には、同一のデータが書き込まれている。この２つのメモリブロックに対し、ＮＡＮＤゲート４５と回路ブロック４６等からなるブロック選択回路が設けられている。
【００８８】
回路ブロック４６は、ヒューズを含んでおり、そのヒューズの切断有無に応じた信号がＮＡＮＤゲート４５の一方の入力端に出力される。ＮＡＮＤゲート４５の他方の入力端には、メモリブロック選択に用いるアドレス信号４７が入力される。したがって、ＮＡＮＤゲート４５からは、ヒューズの切断有無に応じて内容が変化するアドレス信号４９が出力される。ＮＡＮＤゲート４５が出力するアドレス信号４９は、行デコーダ４２，４４にそれぞれ入力される。また、行デコーダ４２，４４には、アドレスバス４８からアドレス信号が入力されている。
【００８９】
以上の構成において、例えば、メモリセルアレイ４１はＦ００００ｈからＦＦＦＦＦｈまでのアドレス領域を有し、メモリセルアレイ４３はＥ００００ｈからＥＦＦＦＦｈまでのアドレス領域を有している。それぞれ容量が６４ｋバイトであるとする。したがって、全体としては、１２８ｋバイトのチップとなっている。
【００９０】
容量が６４ｋバイトのチップを、１２８ｋバイトのチップで代用する場合、一般には１２８ｋバイトのチップでは、残りの６４ｋバイトは空き領域となり、利用することができなかった。これに対し図１４の構成によれば、Ｆ００００ｈからＦＦＦＦＦｈまでの内容が、そのままＥ００００ｈからＥＦＦＦＦｈにも存在するので、この問題を解決することができる。
【００９１】
すなわち、当初は、例えばＦ００００ｈからＦＦＦＦＦｈまでの６４ｋバイトを用い、Ｆ００００ｈからＦＦＦＦＦｈのアドレス領域から読み出したデータが期待に反したデータであるとき、Ｆ００００ｈからＦＦＦＦＦｈのアドレス領域へのアクセスを全てＥ００００ｈからＥＦＦＦＦｈのアドレス領域へのアクセスに切り替えるようにする。
【００９２】
このアクセス切り替えは、次のようにして行うようにしている。すなわち、アドレス信号４７は、アドレスバスの１６ビット目のビット信号であり、“１”であるか否かによって、メモリセルアレイ４１とメモリセルアレイ４３の一方をアクセス対象として指定するようになっている。回路ブロック４６では、ヒューズの切断がない状態では、出力をＬレベルにしている。その結果、ＮＡＮＤゲート４５からは、Ｈレベルのアドレス信号４９が出力され、メモリセルアレイ４１のＦ００００ｈからＦＦＦＦＦｈまでのアドレス領域からデータの読み出しが行われる。
【００９３】
このＦ００００ｈからＦＦＦＦＦｈまでのアドレス領域からデータを読み出したときに、期待に反するデータが出力された場合には、回路ブロック４６のヒューズを切断する。これによって、回路ブロック４６では、出力をＨレベルにするので、ＮＡＮＤゲート４５からは、Ｌレベルのアドレス信号４９が出力され、メモリセルアレイ４３のＥ００００ｈからＥＦＦＦＦｈまでのアドレス領域がアクセスできるようになる。つまり、アドレスＦ００００ｈからＦＦＦＦＦｈまでのアクセスは、全てアドレスＥ００００ｈからＥＦＦＦＦｈのアクセスに切り替えられる。
【００９４】
このように、実施の形態５によれば、同じ内容のデータを持つｎ個のメモリブロックを１チップに用意し、あるメモリブロックに対するアクセスを他のメモリブロックに対するアクセスに変更するヒューズを備えたブロック選択回路を設けたので、ＲＯＭ容量の少ないチップを、そのｎ倍のＲＯＭ容量を持つチップによって代用する場合に発生する空き領域を有効に活用することができる。また、冗長性が向上するので、ＲＯＭの歩留まり向上が実現できる。
【００９５】
実施の形態６．
この実施の形態６では、実施の形態１，２に対する変形例が示されている。すなわち、実施の形態１，２では、マスクＲＯＭのメモリセルアレイに２つのアドレス領域を重複して割り付け、アドレス領域に応じて読み出し時間幅を違えることで、同じメモリセルから「ＨＨ」「ＬＬ」「ＬＨ」「ＨＬ」の２ビットデータを得るようにしたが、アドレス領域は一つにして、一つのメモリセルをアクセスするときに、読み出し時間幅をビット毎に違えて読み出すことでも、同様に同じメモリセルから２ビットデータを得ることができる。
【００９６】
この場合の読み出し回路は、一つのメモリセルが２ビットのデータを出力できるように、一つのメモリセルの出力を２ビットのデータバスに接続することで実現できる。すなわち、図１におけるセンスアンプ５以降もしくはトランスミッションゲート７以降を２系統設けることで実現できる。
【００９７】
この変形例によっても、一つのメモリセルから２ビットデータが出力できるので、メモリセルアレイやセンスアンプの面積が低減できる。
【００９８】
実施の形態７．
この実施の形態７では、実施の形態３，４に対する変形例が示されている。すなわち、実施の形態３，４では、マスクＲＯＭのメモリセルアレイに２つのアドレス領域を重複して割り付け、アドレス領域に応じて電源電圧を違えることで、同じメモリセルから「ＨＨ」「ＬＬ」「ＬＨ」「ＨＬ」の２ビットデータを得るようにしたが、アドレス領域は一つにして、一つのメモリセルをアクセスするときに、電源電圧をビット毎に違えて読み出すことでも、同じメモリセルから２ビットデータを得ることができる。
【００９９】
この場合の読み出し回路は、実施の形態６にて説明した方法で実現できる。この変形例によっても、実施の形態３，４よりも速度は遅くなるが、同様に一つのメモリセルから２ビットデータが出力できるので、メモリセルアレイやセンスアンプの面積が低減できる。
【０１００】
実施の形態８．
この実施の形態８では、実施の形態５に対する変形例が示されている。すなわち、実施の形態５では、１つのアドレス領域のデータに異常があった場合に、アクセスする領域を完全に入れ替え、正常にアクセスできるアドレス領域に対するアクセスであっても別のアドレス領域をアクセスするようになっていた。
【０１０１】
そこで、変形例として異常なデータが出力されるアドレスのみ、同じデータが存在する別のアドレス領域をアクセスするようにする。例えば、図１４において、メモリセルアレイ４１のアドレスＦ２０００ｈのみで、異常なデータが出力される場合、そのアドレスＦ２０００ｈにアクセスした場合のみ同じデータが存在するメモリセルアレイ４３のアドレスＥ２０００ｈをアクセスする。そして、アドレスＦ２０００ｈ以外へのアクセスは、通常通りメモリセルアレイ４１のアドレスＦ００００ｈからＦＦＦＦＦｈをアクセスすることになる。
【０１０２】
この変形例を実施するには、ＮＡＮＤゲート４５を削除し、アドレスバスは全て回路ブロック４６に入力する。回路ブロック４６には、エラーアドレスのみ別ブロックにアクセスするような出力を出すことのできるスペアデコーダを導入する。このスペアデコーダは、ヒューズでプログラム可能になっている。
【０１０３】
勿論、アクセスするアドレス領域を全て切り替える方法とこの一部アドレスのみを切り替える方法とは、組み合わせて用いることができるので、両方導入してどちらかを選択可能にしてもよい。
【０１０４】
この変形例によっても、容量の小さいチップを代用するときに発生する空き領域を有効に活用することができる。また、冗長性が向上するので、ＲＯＭの歩留まり向上が実現できる。
【０１０５】
【発明の効果】
以上説明したように、この発明によれば、マスクＲＯＭのメモリセルアレイは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成される。このメモリセルアレイには、２つのアドレス領域が重複して割り付けられる。そして、メモリセルアレイにおける１メモリセルからのデータの読み出しは、その読み出す時間幅を前記２つのアドレス領域に応じて変更することによって行われる。その結果、１メモリセルからは、アドレス領域に応じて２値の論理値の双方が読み出される。したがって、１メモリブロックを２つのアドレス領域で共用できるので、メモリ領域の面積が低減でき、配線の引き回しも抑えることができる。また、２つのアドレス領域で同じメモリセルを用いるので、必要なマスクもアドレス領域毎に作る必要がなくなる。
【０１０６】
つぎの発明によれば、マスクＲＯＭのメモリセルアレイは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成される。そして、メモリセルアレイにおける１メモリセルからのデータの読み出しは、その読み出す時間幅をビット毎に異ならせることによって行われる。その結果、１メモリセルからは、１回のアクセスで２ビット分のデータが読み出される。したがって、メモリ領域の面積が低減でき、配線の引き回しも抑えることができる。
【０１０７】
つぎの発明によれば、マスクＲＯＭのメモリセルアレイは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成される。このメモリセルアレイには、２つのアドレス領域が重複して割り付けられる。そして、メモリセルアレイにおける１メモリセルからのデータの読み出しは、そのメモリセルアレイを含むメモリブロックの電源電圧を前記２つのアドレス領域に応じて変更することによって行われる。その結果、１メモリセルからは、アドレス領域に応じて２値の論理値の双方が読み出される。したがって、１メモリブロックを２つのアドレス領域で共用できるので、メモリ領域の面積が低減でき、配線の引き回しも抑えることができる。また、２つのアドレス領域で同じメモリセルを用いるので、必要なマスクもアドレス領域毎に作る必要がなくなる。
【０１０８】
つぎの発明によれば、マスクＲＯＭのメモリセルアレイは、１層ゲートと２層ゲートとを有し、それぞれゲート長とゲート幅の双方または一方を異ならせた複数種類のメモリセルを含んで構成される。そして、メモリセルアレイにおける１メモリセルからのデータの読み出しは、前記メモリセルアレイを含むメモリブロックの電源電圧をビット毎に異ならせることによって行われる。その結果、１メモリセルからは、１回のアクセスで２ビット分のデータが読み出される。したがって、メモリ領域の面積が低減でき、配線の引き回しも抑えることができる。
【０１０９】
つぎの発明によれば、１チップ上に、同じ内容のデータを持つ２以上のメモリブロックとヒューズを備えたブロック選択手段とが形成される。そして、１のメモリブロックが読み出し不良となった場合に、ブロック選択手段が備えるヒューズの切断操作によって前記１のメモリブロックに対するアクセスを他のメモリブロックに対するアクセスに変更することができる。したがって、ＲＯＭ容量の大きいチップでＲＯＭ容量の小さいチップを代用するときに発生する空き領域が有効に活用できる。また、冗長性が向上するので、ＲＯＭの歩留まりを向上させることができる。
【０１１０】
つぎの発明によれば、１チップ上に、同じ内容のデータを持つ２以上のメモリブロックとヒューズを備えたブロック選択手段とが形成される。そして、１のメモリブロックのあるアドレスが読み出し不良となった場合に、ブロック選択手段が備えるヒューズの切断操作によって前記１のメモリブロックの前記あるアドレスに対するアクセスを他のメモリブロックにおける対応するアドレスに対するアクセスに変更することができる。したがって、ＲＯＭ容量の大きいチップでＲＯＭ容量の小さいチップを代用するときに発生する空き領域が有効に活用できる。また、冗長性が向上するので、ＲＯＭの歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体集積回路に内蔵されるマスクＲＯＭの読み出し回路の一例を示す回路図である。
【図２】一般的なマスクＲＯＭでのデータ読み出し動作を説明するタイムチャートである。
【図３】実施の形態１によるマスクＲＯＭでのデータ読み出し動作を説明するタイムチャートである。（ａ）は、長い読み出し時間幅を適用するアドレス領域でのタイムチャートである。（ｂ）は、短い読み出し時間幅を適用するアドレス領域でのタイムチャートである。
【図４】図１に示すメモリセルの一つである２層ゲート構成のメモリセルの構成例を示す図である。
【図５】図１に示すメモリセルの構造、アドレス領域およびデータ読み出しの時間幅に対応した出力例を説明する図である（その１）。
【図６】図５に示す出力＃１〜出力＃３までのデータバスへの出力波形例を示す図である。
【図７】メモリセルアレイのレイアウト例を示す図である。
【図８】図７に示す１Ｇ・ＷＬに必要な信号を生成するため２Ｇ・ＷＬ毎に追加する回路を示す図である。
【図９】選択２Ｇ・ＷＬと同一行の１Ｇ・ＷＬの状態と非選択２Ｇ・ＷＬと同一行の１Ｇ・ＷＬの状態とを示す図である。
【図１０】この発明の実施の形態２である半導体集積回路に内蔵されるマスクＲＯＭにおけるメモリセルの構造、アドレス領域およびデータ読み出しの時間幅に対応した出力例を説明する図である（その２）。
【図１１】この発明の実施の形態３である半導体集積回路に内蔵されるマスクＲＯＭにおけるメモリセルの構造、アドレス領域および電源電圧に対応した出力例を説明する図である（その１）。
【図１２】図１１に示す出力＃１〜出力＃３までのデータバスへの出力波形例を示す図である。
【図１３】この発明の実施の形態４である半導体集積回路に内蔵されるマスクＲＯＭにおけるメモリセルの構造、アドレス領域および電源電圧に対応した出力例を説明する図である（その２）。
【図１４】この発明の実施の形態５である半導体集積回路に内蔵されるマスクＲＯＭの冗長構成を示す図である。
【図１５】マスクＲＯＭのメモリブロックの一般的な回路構成を示すブロック図である。
【図１６】メモリ容量を増加させる従来の手順を説明する図である。
【図１７】マスクＲＯＭ容量の大きいチップの概念図である。
【図１８】図１７に示すチップでマスクＲＯＭ容量の小さいチップを代用する場合の説明図である。
【符号の説明】
２　Ｐチャネルトランジスタ、３，６　Ｎチャネルトランジスタ、４　メモリセル、５　センスアンプ、７　トランスミッションゲート、８　データバス、１３　第２ゲート（２Ｇ）、１４　第１ゲート（１Ｇ）、２１〜２３　２Ｇ・ＷＬ、２４〜２６　１Ｇ・ＷＬ、２７　Ｖｓｓコンタクト、２８〜３０　ビット線（ＢＬ）、３１　Ｖｓｓのアルミ配線、３２　ＢＬコンタクト、３３　出力＃１に対応する短Ｌ広Ｗ（２Ｇのみ）のメモリセル、３４　出力＃３に対応する長Ｌ狭Ｗ（２Ｇのみ）のメモリセル、３５　出力＃４に対応する短Ｌ広Ｗ（１Ｇ＋２Ｇ）のメモリセル、３８ａ　領域信号、３８ｂ　２Ｇ・ＷＬ、３９ａ　１Ｇ・ＷＬ、４１，４３　メモリセルアレイ、４２，４４　行デコーダ、４５　ＮＡＮＤゲート、４６　ヒューズを含む回路ブロック、４７，４９　メモリブロックを選択するアドレス信号、４８　アドレスバス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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