(57)【要約】【課題】従来よりも工程数を減らしながら、導電性プラグの酸化を防止することができる半導体装置及びその製造方法を提供すること。【解決手段】半導体基板１の第１絶縁層８内に形成された第１導電性プラグ１０ｂ上、第２導電性プラグ１０ａ上、及び第１絶縁層８上に絶縁性酸素バリア層３０を形成する工程と、第１導電性プラグ１０ｂの上の絶縁性酸素バリア層３０に第１開口３０ａを形成する工程と、絶縁性酸素バリア層３０上と第１開口３０ａ内に酸素バリアメタル層１１を形成する工程と、化学機械研磨法により酸素バリアメタル層１１を研磨し、それを第１開口３０ａ内に残しながら絶縁性酸素バリア層３０の上面上から除去する工程と、第１導電性プラグ１０ｂ上の酸素バリアメタル層１１上にキャパシタＱを形成する工程と、を有することを特徴とする半導体装置の製造方法による。【選択図】  図１２
2004172232.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表層に形成された第１の不純物拡散領域及び第２の不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１のホール及び第２のホールと、
前記第１のホール内に形成されて前記第１の不純物拡散領域と電気的に接続された第１導電性プラグと、
前記第２のホール内に形成されて前記第２の不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第１絶縁層上と前記第２導電性プラグ上とに酸化防止絶縁層と絶縁性密着層とを順に積層してなり、前記第１導電性プラグの上に第１開口を有し、該第１開口の側面の一部が前記絶縁性密着層により画定された絶縁性酸素バリア層と、
前記第１開口内に形成され、前記絶縁性密着層の上面と協同して平坦面を構成する上面を有し、且つ前記第１導電性プラグと電気的に接続された酸素バリアメタル層と、
前記酸素バリアメタル層上に形成された下部電極と、該下部電極上に形成された誘電体層と、該誘電体層上に形成された上部電極とを有するキャパシタと、
を有することを特徴とする半導体装置。
【請求項２】
半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成すると共に、前記第２不純物拡散領域の上方に第２ホールを形成する工程と、
前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１ホール内に形成すると共に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第１導電性プラグ上、前記第２導電性プラグ上、及び前記第１絶縁層上に絶縁性酸素バリア層を形成する工程と、
前記第１導電性プラグの上の前記絶縁性酸素バリア層に第１開口を形成する工程と、
前記絶縁性酸素バリア層上と前記第１開口内に酸素バリアメタル層を形成する工程と、
化学機械研磨法により前記酸素バリアメタル層を研磨し、それを前記第１開口内に残しながら前記絶縁性酸素バリア層の上面上から除去する工程と、
前記酸素バリアメタル層及び前記絶縁性酸素バリア層の上に第１導電層を形成する工程と、
前記第１導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電層を形成する工程と、
前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記絶縁性酸素バリア層に前記第１開口を形成する工程において、前記絶縁性酸素バリア層に第２開口が前記キャパシタから離れて形成され、
前記酸素バリアメタル層を形成する工程において、前記第２開口にも前記酸素バリアメタル層が形成され、
前記酸素バリアメタル層を研磨する工程において、前記第２開口内にも前記酸素バリアメタル層が残されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記絶縁性酸素バリア層として、最上層が最も研磨レートの遅い複数層構造のものを使用することを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁性酸素バリア層の最上層はＡｌ２Ｏ３層であることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
現在量産されているＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の強誘電体キャパシタはプレーナ構造である。
【０００３】
しかし、今後高集積化の要請から、セル面積を小さくできるスタック構造のキャパシタが必要となる。スタック構造は、強誘電体キャパシタの下部電極の直下に半導体基板とのコンタクトのためのコンタクトプラグ（以下、導電性プラグと称す）を有している。その導電性プラグの材料としては、タングステン又はポリシリコンを使用するのが一般的である（例えば特許文献１参照）。
【０００４】
また、ＦｅＲＡＭは、ロジック品と混載する商品が多い。例えば、認証を必要とするセキュリティ関係の半導体チップや、地方自治体などで利用されつつあるＩＣカードはその一例である。
【０００５】
そのようなロジックの半導体装置では、下側導電パターンと上側導電パターンの接続にタングステンプラグを用いたプロセスを使用するのが一般的であり、回路を設計するためのスパイスパラメータも勿論タングステンプラグの抵抗値が用いられている。
【０００６】
従って、蓄積された回路設計資産を生かし、且つ開発工数・コストを下げる意味において、ロジック混載ＦｅＲＡＭにおける導電性プラグとして従来通りタングステンプラグを用いることには大きなメリットがある。
【０００７】
ところが、タングステンプラグは、非常に酸化され易く、コンタクト不良を起こしやすいという欠点がある。特に、ＦｅＲＡＭにおいては、キャパシタに対して種々のアニールを施すので、そのアニールからタングステンプラグを守り、タングステンプラグが酸化しないようにする必要がある。
【０００８】
この点に鑑み、タングステンプラグ周囲の構造として様々なものが従来提案されている（特許文献２〜５参照）。
【０００９】
これらのうち、特許文献３では、キャパシタよりも面積の大きな酸化防止膜をタングステンプラグとキャパシタの間に形成することで、タングステンプラグの酸化を防止している。
【００１０】
また、特許文献４は、下部電極を包み込む保護パターンを形成することで、下部電極の所定部分の酸化を防いでいる。
【００１１】
一方、特許文献５では、タングステンプラグの上にバリアメタル膜を形成し、そのバリアメタル膜の酸化を防止するため、その上にＳｉＮ膜やＳｉＯＮ膜等の酸素透過防止膜を形成し、その後、その酸素透過防止膜をＣＭＰ法で研磨することによりバリアメタル膜の表面を露出させる工程が開示されている。また、その酸素透過防止膜の代わりにＩｒ膜を形成し、そのＩｒ膜を下部電極とすることも開示されている。
【００１２】
更に、特許文献２では、コンタクトホール内であって導電性プラグの上部に酸化防止用のバリアメタル層を形成している。しかしながら、そのような構造では、コンタクトホールの上部にバリアメタル層を埋め込むためのスペースを選択的に確保することが難しいという問題がある。
【００１３】
その問題を解決するため、特願２００２−２４９４４８号に記載される方法も考えられる。その方法においては、要約すると、図１〜図３に示す工程を行う。
【００１４】
まず、図１（ａ）に示される構造を得るまでの工程について説明する。
【００１５】
シリコン基板１０１の素子形成領域の周囲に素子分離絶縁層１０２を形成し、その後に素子形成領域にウェル１０３を形成する。さらに、１つのウェル１０３に２つのＭＯＳトランジスタ１０４を形成する。
【００１６】
ＭＯＳトランジスタ１０４は、ウェル１０３上にゲート絶縁層１０４ａを介して形成されたゲート電極１０４ｂと、ゲート電極１０４ｂの両側のウェル領域１０３内に形成されてソース／ドレインとなる不純物拡散領域１０４ｃ，１０４ｄを有している。また、ゲート電極１０４ｂの両側面には、不純物拡散領域１０４ｃ、１０４ｄ内に不純物高濃度領域１０４ｅを形成するための絶縁性サイドウォール１０５が形成される。
【００１７】
その後に、ＭＯＳトランジスタ１０４を覆うトランジスタ保護絶縁層１０６をシリコン基板１０１上に形成し、さらに第１層間絶縁層１０７をトランジスタ保護絶縁層１０６上に形成する。
【００１８】
続いて、不純物拡散領域１０４ｃ、１０４ｄに至る深さの第１コンタクトホール１０７ａと第２コンタクトホール１０７ｂとを第１層間絶縁層１０７に形成する。
【００１９】
そして、タングステンよりなる第１、第２導電性プラグ１０８、１０９をそれぞれ第１、第２コンタクトホール１０７ａ、１０７ｂに埋め込む。
【００２０】
次に、図１（ｂ）に示す構造を得るまでの工程について説明する。
【００２１】
まず、各導電性プラグ１０８、１０９をアニール時の酸素から保護するため、酸素バリアメタル層１１０としてＩｒ（イリジウム）層を全面に形成する。その後、この酸素バリアメタル層１１０上にＴｉＮ層１２０ａとＳｉＯ２層１２０ｂとの積層膜を形成し、それらをパターニングして、導電性プラグ１０８の上方にハードマスク１２０として残す。
【００２２】
そして、このハードマスク１２０をエッチングマスクに使用して酸素バリアメタル層１１０をパターニングすることで、図２（ａ）に示すように、酸素バリアメタル層１１０を第１導電性プラグ１０８上に島状に残す。このパターニングが終了後、ハードマスク１２０をエッチングして除去する。
【００２３】
なお、特願２００２−２４９４４８号に記載されるように、レジストパターンをハードマスク１２０として形成することも考えられる。しかしながら、レジストパターンは、酸素バリアメタル層１１０のパターニング時にそれ自身もエッチングされてしまうので、上記のようなハードマスク１２０を使用するのが現実的である。
【００２４】
また、ハードマスク１２０を上記のようなＴｉＮ層１２０ａだけで構成することも考えられるが、ＴｉＮ層１２０ａ単体だけでは上記のパターニング時にＴｉＮ層１２０ａが或る程度削られてしまうので好ましくない。そこで、ＴｉＮ層１２０ａを保護するため、その上に犠牲膜としてＳｉＯ２層１２０ｂを形成し、ハードマスク１２０を上記のようにＴｉＮ層１２０ａとＳｉＯ２層１２０ｂとの二層構造にするのが現実的である。
【００２５】
次に、図２（ｂ）に示すように、全面に酸化防止絶縁層１１１としてＳｉＯＮ層を形成し、更にその上に絶縁性密着層１１２としてＳｉＯ２層を形成して、各層１１１、１１２で構成される絶縁性酸素バリア層１１６を形成する。
【００２６】
その後、図３（ａ）に示すように、全面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨し、酸素バリアメタル層１１０の表面を露出させる。
【００２７】
そして、図３（ｂ）に示すように、下部電極１１３、強誘電体層１１４、上部電極１１５を積層してなるキャパシタＱを露出した酸素バリアメタル層１１０に形成する。
【００２８】
キャパシタＱが形成されるまでの間にアニール工程が何度か行われるが、第１導電性プラグ１０８はその上の酸素バリアメタル層１１０に保護されて異常酸化が防止される。また、第２導電性プラグ１０９は絶縁性酸素バリア層１１６により異常酸化が防止される。
【００２９】
【特許文献１】
特開２００１−４４３７６号公報
【特許文献２】
特開２０００−３４９２５５号公報
【特許文献３】
特開２００１−４４３７７号公報
【特許文献４】
特開平１０−１５０１５５号公報
【特許文献５】
特開２０００−３４９２５２号公報
【００３０】
【発明が解決しようとする課題】
ところで、図１〜図３で説明した製造方法について、キャパシタＱが形成される前までの工程をフローチャートにすると図４のようになる。
【００３１】
図４に示すように、上記の方法では、ＴｉＮ層１２０ａとＳｉＯ２層１２０ｂとを積層してなるハードマスク１２０を形成するためにステップＳ２とＳ３の２ステップが必要なため、全体のフローが複雑となり、また、工程数が増えてコストが上昇してしまう。
【００３２】
また、特許文献５においても、酸素透過防止膜の代わりにＩｒ膜を形成する場合は、上記と同様の問題がある。
【００３３】
本発明は、係る従来例の問題点に鑑みて創作されたものであり、従来よりも工程数を減らしながら、導電性プラグの酸化を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【００３４】
【課題を解決するための手段】
上記した課題は、半導体基板と、前記半導体基板の表層に形成された第１の不純物拡散領域及び第２の不純物拡散領域と、前記半導体基板の上方に形成された第１絶縁層と、前記第１絶縁層に形成された第１のホール及び第２のホールと、前記第１のホール内に形成されて前記第１の不純物拡散領域と電気的に接続された第１導電性プラグと、前記第２のホール内に形成されて前記第２の不純物拡散領域と電気的に接続された第２導電性プラグと、前記第１絶縁層上と前記第２導電性プラグ上とに酸化防止絶縁層と絶縁性密着層とを順に積層してなり、前記第１導電性プラグの上に第１開口を有し、該第１開口の側面の一部が前記絶縁性密着層により画定された絶縁性酸素バリア層と、前記第１開口内に形成され、前記絶縁性密着層の上面と協同して平坦面を構成する上面を有し、且つ前記第１導電性プラグと電気的に接続された酸素バリアメタル層と、前記酸素バリアメタル層上に形成された下部電極と、該下部電極上に形成された誘電体層と、該誘電体層上に形成された上部電極とを有するキャパシタと、を有することを特徴とする半導体装置によって解決する。
【００３５】
又は、上記した課題は、半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、前記半導体基板の上方に第１絶縁層を形成する工程と、前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成すると共に、前記第２不純物拡散領域の上方に第２ホールを形成する工程と、前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１ホール内に形成すると共に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、前記第１導電性プラグ上、前記第２導電性プラグ上、及び前記第１絶縁層上に絶縁性酸素バリア層を形成する工程と、前記第１導電性プラグの上の前記絶縁性酸素バリア層に第１開口を形成する工程と、前記絶縁性酸素バリア層上と前記第１開口内に酸素バリアメタル層を形成する工程と、化学機械研磨法により前記酸素バリアメタル層を研磨し、それを前記第１開口内に残しながら前記絶縁性酸素バリア層の上面上から除去する工程と、前記酸素バリアメタル層及び前記絶縁性酸素バリア層の上に第１導電層を形成する工程と、前記第１導電層の上に誘電体層を形成する工程と、前記誘電体層の上に第２導電層を形成する工程と、前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程と、を有することを特徴とする半導体装置の製造方法によって解決する。
【００３６】
次に、本発明の作用について説明する。
【００３７】
本発明によれば、従来のように酸素バリアメタル層をエッチングによりパターニングするのではなく、絶縁性酸素バリア層をパターニングしてそこに第１開口を形成し、その第１開口内と絶縁性酸素バリア層上に酸素バリアメタル層を形成し、その後、絶縁性酸素バリア層上の酸素バリアメタル層をＣＭＰ法（化学機械研磨法）により除去して酸素バリアメタル層をパターニングする。そのため、酸素バリアメタル層をエッチングするために従来用いられるハードマスクが本発明では不要となるので、そのハードマスクの形成工程の分だけ本発明では工程数が減少すると共に、半導体装置の製造コストも従来より安価となる。
【００３８】
また、上記絶縁性酸素バリア層に第１開口を形成する工程において、絶縁性酸素バリア層に第２開口をキャパシタから離れるように形成し、上記酸素バリアメタル層をこの第２開口内にも形成するのが好適である。こうすることで、ＣＭＰ後に残存する酸素バリアメタル層が基板面内に均一に分散するので、研磨面の平坦性が基板面内で均一になる。
【００３９】
そして、上記絶縁性酸素バリア層として、最上層が最も研磨レートの遅い複数層構造のものを使用することで、絶縁性酸素バリア層のエロージョン量やディッシング量が軽減され、酸素バリアメタル層と絶縁性酸素バリア層の各上面で構成される平坦な研磨面が得られる。
【００４０】
更に、上記絶縁性酸素バリア層の最上層として、該絶縁性酸素バリア層とキャパシタとの密着強度を高める絶縁性密着層を使用することで、キャパシタと絶縁性酸素バリア層と密着性が良好になる。
【００４１】
しかも、上記絶縁性酸素バリア層の最下層として、第２導電性プラグの酸化を防止する酸化防止絶縁層を使用することで、種々のアニールの際に第２導電性プラグが酸化してしまうのが防止される。
【００４２】
なお、キャパシタを形成した後に、そのキャパシタと上記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、第２絶縁層と絶縁性酸素バリア層とを貫いて第２導電性プラグの上面に至る第３のホールを形成する工程と、第２導電性プラグと電気的に接続される第３導電性プラグを第３のホール内に形成する工程とを行うのが好適である。これらの工程によれば、第２絶縁層と第１絶縁層とを貫くホールを一括エッチングにより形成するのではなく、それを第２のホールと第３のホールとに分けて形成するので、各ホールのアスペクト比が小さくなり、既存の半導体製造装置を使用して第２、第３のホール内に第２、第３導電性プラグが所望に形成される。
【００４３】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１の実施の形態）
図５〜図１２は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４４】
最初に、図５（ａ）に示す断面構造を形成するまでの工程を説明する。
【００４５】
まず、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁層２を形成する。そのような構造の素子分離絶縁層２は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成した絶縁層を素子分離絶縁層として採用してもよい。
【００４６】
続いて、メモリセル領域におけるシリコン基板１のトランジスタ形成領域にｐ型不純物を選択的に導入してｐ型ウェル１ａを形成する。
【００４７】
さらに、シリコン基板１のｐ型ウェル１ａの表面を熱酸化して、ゲート絶縁層３となるシリコン酸化層を形成する。
【００４８】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン層とタングステンシリサイド層を順次形成する。その後に、シリコン層とタングステンシリサイド層をフォトリソグラフィ法によりパターニングして、メモリセル領域のウェル１ａ上にゲート電極４ａ，４ｂを形成する。それらのゲート電極４ａ，４ｂはゲート絶縁層３を介してシリコン基板１の上に形成される。
【００４９】
なお、メモリセル領域では、１つのｐ型ウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００５０】
次に、ｐ型ウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００５１】
さらに、ＣＶＤ法により絶縁層、例えば酸化シリコン（ＳｉＯ２）層をシリコン基板１の全面に形成した後に、その絶縁層をエッチバックしてゲート電極４ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００５２】
続いて、ｐ型ウェル１ａにおいて、ゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃにそれぞれ不純物高濃度領域を形成する。
【００５３】
なお、１つのｐ型ウェル１ａにおいて、２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａは後述するビット線に電気的に接続され、ウェル１ａの両端側寄りの第２、第３のｎ型不純物拡散領域５ｂ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００５４】
以上の工程により、ｐ型のウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散領域５ａ〜５ｃを有する２つのｎ型のＭＯＳトランジスタＴ１  ，Ｔ２が１つのｎ型不純物拡散領域５ａを共通にして形成される。
【００５５】
次に、ＭＯＳトランジスタＴ１，Ｔ２を覆うカバー絶縁層７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）層をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）を第１層間絶縁層８としてカバー絶縁層７の上に形成する。
【００５６】
続いて、例えば常圧の窒素雰囲気中で第１層間絶縁層８を７００℃の温度で３０分間加熱し、これにより第１層間絶縁層８を緻密化する。その後に、第１層間絶縁層８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００５７】
次に、図５（ｂ）に示すように、レジストパターン（不図示）を用いて第１層間絶縁層８とカバー絶縁層７をエッチングすることにより、メモリセル領域の第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１，第２及び第３のコンタクトホール８ａ，８ｂ，８ｃを形成する。
【００５８】
次に、図６（ａ）に示す構造を形成するまでの工程を説明する。
【００５９】
まず、第１層間絶縁層８上面と第１〜第３のコンタクトホール８ａ〜８ｃ内面に、グルー層９ａとして厚さ２０ｎｍのチタン（Ｔｉ）層と厚さ５０ｎｍの窒化チタン（ＴｉＮ）層をスパッタ法により順に形成する。さらに、ＷＦ６を用いるＣＶＤ法によって、タングステン（Ｗ）層９ｂをグルー層９ａ上に成長してコンタクトホール８ａ〜８ｃ内を完全に埋め込む。
【００６０】
続いて、タングステン層９ｂとグルー層９ａをＣＭＰ法により研磨して第１層間絶縁層８の上面上から除去する。これにより、第１、第２及び第３のコンタクトホール８ａ，８ｂ，８ｃ内にそれぞれ残されたタングステン層９ｂ及びグルー層９ａは、第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃとして使用される。第１、第２及び第３の導電性プラグ１０ａ，１０ｂ，１０ｃは、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに電気的に接続される。また、第１の導電性プラグ１０ａは、後述するビット線に電気的に接続され、第２及び第３の導電性プラグ１０ｂ，１０ｃはそれぞれ後述するキャパシタに電気的に接続される。
【００６１】
その後に、基板温度３５０℃、１２０秒の条件で第１層間絶縁層８を窒素プラズマ雰囲気中に曝す。
【００６２】
次に、図６（ｂ）に示す構造を形成するまでの工程を説明する。
【００６３】
まず、第１層間絶縁層８上と第１〜第３の導電性プラグ１０ａ〜１０ｂの上に、酸化防止絶縁層１２として酸窒化シリコン（ＳｉＯＮ）層、及び窒化シリコン（Ｓｉ３Ｎ４）層のいずれかをＣＶＤ法により例えば１００ｎｍの厚さに形成する。厚さ１００ｎｍのＳｉＯＮ層又はＳｉ３Ｎ４層は、第１の導電性プラグ１０ａを約６５０℃で酸素アニールしても、その第１の導電性プラグ１０ａの酸化を防止する能力を有する。
【００６４】
次いで、例えばＴＥＯＳを用いるＣＶＤ法により１００ｎｍの厚さの酸化シリコン（ＳｉＯ２）層をこの酸化防止絶縁層１２上に形成し、それを絶縁性密着層１３とする。この絶縁性密着層１３は、後述するキャパシタの下部電極との密着性を向上させるために形成される。絶縁性酸素バリア層３０は、これら酸化防止絶縁層１２と絶縁性密着層１３とにより構成される。
【００６５】
続いて、図７（ａ）に示す構造を形成するまでの工程を説明する。
【００６６】
まず、第１レジスト開口３１ａを有するレジストパターン３１を絶縁性密着層１３上に形成し、それをエッチングマスクに使用して絶縁性密着層１３と酸化防止絶縁層１２とをパターニングすることにより、各開口１２ａ、１３ａで画定される第１開口３０ａを形成する。このエッチングにおいては、エッチングガスとしてＡｒ、Ｃ４Ｆ８、Ｏ２、ＣＦ４、及びＣＨＦ３の混合ガスが使用され、マスクとしてハードマスクを使用する必要がない。このエッチングが終了後、レジストパターン３１は除去される。
【００６７】
次いで、図７（ｂ）に示すように、第１開口３０ａ内完全に埋める厚さのＩｒ層を絶縁性密着層１３上にスパッタ法により形成し、それを酸素バリアメタル層１１とする。そのスパッタ法においては、基板温度を５００℃とし、Ａｒ流量を１００ｓｃｃｍとし、パワーを１ｋＷとする。この条件を所定時間保持することにより、酸素バリアメタル層１１の厚さは絶縁性密着層１３の平坦面上で約４００ｎｍとなる。
【００６８】
次に、図８（ａ）に示すように、酸素バリアメタル層１１をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨して絶縁性密着層１３の上面上から除去すると共に、それを第１開口３０ａ内に残す。このＣＭＰにおいては、絶縁性酸素バリア層３０のエロージョンやディッシングを防ぐため、酸化防止絶縁層１２よりも研磨レートの遅い膜を絶縁性密着層１３として使用するのが好ましい。酸化防止絶縁層１２が酸窒化シリコン（ＳｉＯＮ）層、及び窒化シリコン（Ｓｉ３Ｎ４）層のいずれかである場合は、絶縁性密着層１３としてＡｌ２Ｏ３層を用いることで、その絶縁性密着層１３の研磨レートが酸化防止絶縁層１２のそれよりも遅くなる。これにより、酸化防止絶縁層１２単層で絶縁性酸素バリア層３０を構成する場合と比較して該絶縁性酸素バリア層３０の研磨速度が遅くなり、絶縁性酸素バリア層３０のエロージョン量やディッシング量が軽減され、酸素バリアメタル層１１と絶縁性酸素バリア層３０の各上面で構成される平坦な研磨面を得ることができる。
【００６９】
第１開口３０ａ内に残された酸素バリアメタル層１１は、酸素透過防止能力に優れたＩｒよりなり、その下の第２、第３の導電性プラグ１０ｂ、１０ｃが後述のキャパシタ形成時のアニールによって酸化されるのを防止するように機能する。その酸化防止能力は、酸素バリアメタル層１１の厚さに依存する。例えば、酸素含有雰囲気中で５５０℃の基板温度でアニールする場合には、酸素バリアメタル層１１の厚さを２００ｎｍとすることで各導電性プラグ１０ｂ、１０ｃの酸化を防止することが可能となる。そして、基板温度が１００℃上がる毎に厚さを１００ｎｍ加えることで、上記の酸化を防止することができる。
【００７０】
この後に、図８（ｂ）に示すように、酸素バリアメタル層１１及び絶縁性密着層１３の上に第１導電層１４を形成する。第１導電層１４として、例えば厚さ２００ｎｍのイリジウム（Ｉｒ）層１４ｗ、厚さ３０ｎｍの酸化イリジウム（ＩｒＯ２）層１４ｘ、厚さ３０ｎｍの酸化プラチナ（ＰｔＯ）  層１４ｙ、及び厚さ５０ｎｍのプラチナ（Ｐｔ）層１４ｚをスパッタにより順に形成する。
【００７１】
なお、第１導電層１４を形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層１３をアニールする。アニール方法として、例えば、アルゴン雰囲気中で７５０℃、６０秒のＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）  を採用する。
【００７２】
続いて、第１導電層１４上に、強誘電体層１５として例えば厚さ２００ｎｍのＰＺＴ層をスパッタ法により形成する。強誘電体層１５の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体層１５の材料としては、ＰＺＴ以外に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
【００７３】
続いて、酸素含有雰囲気中で強誘電体層１５をアニールにより結晶化する。そのアニールとして、例えばアルゴン（Ａｒ）と酸素（Ｏ２）の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００７４】
さらに、強誘電体層１５の上に、第２導電層１６として例えば厚さ２００ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。
【００７５】
次に、第２導電層１６上に、ハードマスク１７としてＴｉＮ層とＳｉＯ２層を順に形成する。ＴｉＮ層はスパッタにより形成され、また、ＳｉＯ２層はＴＥＯＳを用いるＣＶＤ法により形成される。ハードマスク１７は、フォトリソグラフィー法により酸素バリアメタル層１１の上方とその周辺にキャパシタ平面形状となるようにパターニングされる。
【００７６】
続いて、ハードマスク１７に覆われない領域の第２導電層１６、強誘電体層１５、第１導電層１４を順次エッチングすることにより、酸素バリアメタル層１１、絶縁性密着層１３及び酸化防止絶縁層１２の上にキャパシタＱを形成する。この場合、第２導電層１６、強誘電体層１５及び第１導電層１４は、ハロゲン元素を含む雰囲気中でスパッタ反応によりエッチングされる。
【００７７】
キャパシタＱは、図９（ａ）に示すように、第１導電層１４よりなる下部電極１４ａと、強誘電体層１５よりなる誘電体層１５ａと、第２導電層１６よりなる上部電極１６ａから構成される。
【００７８】
１つのウェル１ａの上方には２つのキャパシタＱが形成され、それらの下部電極１４ａはそれぞれ第２又は第３の導電性プラグ１０ｂ，１０ｃを介して第２又は第３のｎ型不純物拡散領域５ｂ，５ｃに電気的に接続される。
【００７９】
なお、キャパシタＱの形成の際に絶縁性密着層１３がエッチングされても、その下の酸化防止絶縁層１２はエッチングストッパーとして機能するので、第１の導電性プラグ１０ａが露出することはない。
【００８０】
ハードマスク１７は、キャパシタＱのパターン形成後に除去される。
【００８１】
次に、エッチングによる強誘電体層１５のダメージを回復するために、キャパシタの回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
【００８２】
このように強誘電体層１５のパターニング直後に回復アニールなどの熱処理を施す場合、下部電極１４ａ直下の第２，第３の導電性プラグ１０ｂ、１０ｃの耐熱性は、酸素バリアメタル層１１の酸素透過性で決まり、また、下部電極１４ａ直下に位置しない第１の導電性プラグ１０ａの耐酸化性は、絶縁性密着層１３と酸化防止絶縁層１２の酸素透過性で決まる。
【００８３】
上記のような熱プロセスがキャパシタＱを形成する際にはかかるわけであるが、絶縁性酸素バリア層１３として窒化シリコン層を用いた場合に厚さが７０ｎｍであればタングステンからなる第１の導電性プラグ１０ａは異常酸化しない。
【００８４】
また、タングステンよりなる第２、第３の導電性プラグ１０ｂ，１０ｃ上に厚さ２００ｎｍのイリジウム層が存在するとすれば、上記した酸素アニールによって第２、第３の導電性プラグ１０ｂ，１０ｃは異常酸化をしてコンタクト不良を起こしてしまう。経験的には１００℃アニール温度を上げるためには、酸素バリアメタル層１１であるＩｒ層をさらに１００ｎｍ厚くする必要がある。例えば、熱プロセスに耐えうるタングステンプラグを下部電極１４ａの直下に作るためには、３００ｎｍ以上のＩｒ酸素バリアメタル層を必要とする。この実施形態においては、酸素バリアメタル層１１を構成するイリジウム層と第一導電層１４を構成するイリジウム層１４ｚと合わせたＩｒ層の総厚は４００ｎｍとなっているので、第２、第３の導電性プラグ１０ｂ，１０ｃの異常酸化が防止される。
【００８５】
次に、図９（ｂ）に示すように、キャパシタ保護層１８として厚さ５０ｎｍのアルミナをスパッタによりキャパシタＱ及び絶縁性密着層１３の上に形成する。このキャパシタ保護層１８は、プロセスダメージからキャパシタＱを保護するものであって、アルミナの他、ＰＺＴで構成してもよい。続いて、６５０℃で６０分間の条件でキャパシタＱをファーネス内の酸素雰囲気内でアニールする。
【００８６】
その後、ＨＤＰＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＣＶＤ）装置を用いて、プラズマＣＶＤ法により、第２層間絶縁層１９として厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）をキャパシタ保護層１８上に形成する。
【００８７】
さらに、第２層間絶縁層１９の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁層１９の残りの厚さは、上部電極１６ａ上で３００ｎｍ程度とする。
【００８８】
次に、図１０（ａ）に示すように、レジストマスク（不図示）を用いて、第２層間絶縁層１９、キャパシタ保護層１８、絶縁性密着層１３及び酸化防止絶縁層１２をエッチングすることにより、第１の導電性プラグ１０ａの上に第４のコンタクトホール１９ａを形成する。
【００８９】
次に、図１０（ｂ）に示すように、第４のコンタクトホール１９ａ内と第２層間絶縁層１９上に、グルー層２０ａとして厚さ５０ｎｍのＴｉＮ層をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン層２０ｂをグルー層２０ａの上に成長して第４のコンタクトホール１９ａ内を完全に埋め込む。
【００９０】
続いて、図１１（ａ）に示すように、タングステン層２０ｂ、グルー層２０ａをＣＭＰ法により研磨して第２層間絶縁層１９の上面上から除去する。そして、第４のコンタクトホール１９ａ内に残されたタングステン層２０ｂ及びグルー層２０ａを第４の導電性プラグ２１とする。
【００９１】
これにより、第４の導電性プラグ２１は、第１の導電性プラグ１０ａに接続されてｖｉａ−ｔｏ−ｖｉａコンタクトとなり、第１の不純物拡散領域５ａに電気的に接続される。
【００９２】
さらに、窒素プラズマ雰囲気中で第２層間絶縁層１９を３５０℃、１２０秒の条件でアニールする。
【００９３】
次に、図１１（ｂ）に示すように、第４の導電性プラグ２１上と第２層間絶縁層１９上に、酸化防止層２２としてＳｉＯＮ層をＣＶＤ法により１００ｎｍの厚さに形成する。
【００９４】
続いて、酸化防止層２２、第２層間絶縁層１９及びキャパシタ保護層１８をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極１６ａ上にホール２３を形成する。ホール２３を形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素含有雰囲気中で基板温度５５０℃として６０分間行われる。
【００９５】
次に、図１２に示す構造を形成するまでの工程を説明する。
【００９６】
まず、第２層間絶縁層１９上に形成された酸化防止層２２をエッチバックによって除去する。これにより、第４の導電性プラグ２１の表面が露出する。
【００９７】
続いて、キャパシタＱの上部電極１６ａ上のホール２３内と第２層間絶縁層１９の上に多層金属層を形成する。その多層金属層として、例えば、厚さ６０ｎｍのＴｉ、厚さ３０ｎｍのＴｉＮ、厚さ４００ｎｍのＡｌ−Ｃｕ、厚さ５ｎｍのＴｉ、及び７０ｎｍのＴｉＮ層を順に形成する。
【００９８】
その後に、多層金属層をパターニングすることにより、第４の導電性プラグ２１に接続される導電性パッド２４ａと、ホール２３を通して上部電極１６ａに接続される一層目金属配線２４ｂ，２４ｃとを形成する。
【００９９】
なお、多層金属層をパターニングする際に露光光の反射によるパターン精度の低下を防止するために、多層金属層の上に酸窒化シリコン（ＳｉＯＮ）などの反射防止層（不図示）を３０ｎｍの厚さに形成し、さらに反射防止層上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いてエッチングする方法を採用する。反射防止層は、多層金属層のパターニング後にそのまま残してもよい。
【０１００】
さらに、第２層間絶縁層１９と一層目金属配線２４ｂ，２４ｃと導電性パッド２４ａの上に第３層間絶縁層２５を形成する。
【０１０１】
続いて、第３層間絶縁層２５をパターニングして導電性パッド２４ａの上にビット線コンタクト用のホール２５ａを形成する。また、それらのホール２５ａのそれぞれの中に下から順にＴｉＮ層及びＷ層からなる第５の導電性プラグ２６を形成する。
【０１０２】
次に、第３層間絶縁層２５上に、ビット線２７を含む二層目金属配線を形成する。ビット線２７は、一層目金属配線２４ｂ，２４ｃと同様に、多層金属構造となっている。また、ビット線２７は、第５の導電性プラグ２６に接続されることにより、その下の第４の導電性プラグ２６、導電性パッド２４ａ、第４の導電性プラグ２１及び第１の導電性プラグ１０ａを介して第１のｎ型不純物拡散領域５ａに電気的に接続される。
【０１０３】
その後に、二層目金属配線を覆う絶縁層等が形成され、最後にＴＥＯＳ原料酸化シリコン層と窒化シリコン層により構成されるカバー層を形成するが、その詳細は省略する。
【０１０４】
上記した実施形態について、キャパシタＱが形成される前までの工程をフローチャートにすると図１３のようになる。
【０１０５】
図１３に示すように、本実施形態では、従来のように酸素バリアメタル層１１をエッチングによりパターニングするのではなく、絶縁性酸素バリア層３０をパターニングしてそこに第１開口３０ａを形成し（ステップＰ３）、その第１開口３０ａ内に酸素バリアメタル層１１を形成し（ステップＰ４）、その後ＣＭＰを行うことにより酸素バリアメタル層１１をパターニングする（ステップＰ５）。
【０１０６】
よって、酸素バリアメタル層用に従来用いられているハードマスク１２０（図１（ｂ））が不要となるので、ハードマスク１２０用のＴｉＮ層１２０ａ、ＳｉＯ２層１２０ｂの形成工程（図４のステップＳ２、Ｓ３）を省くことができる。このように、本実施形態では、全体の工程数を減らすことができ、半導体装置の製造コストを従来よりも安くすることができるようになる。
【０１０７】
しかも、酸素バリアメタル層１１をＣＭＰする際、酸化防止絶縁層１２よりも研磨レートの遅い膜、例えばＡｌ２Ｏ３層を絶縁性酸素バリア層３０の最上層に形成したので、絶縁性酸素バリア層３０のエロージョンやディッシングを低減することができ、酸素バリアメタル層１１と絶縁性酸素バリア層３０の各上面で構成される平坦面を得ることができる。
【０１０８】
更に、絶縁性密着層１３により、キャパシタＱと絶縁性酸素バリア層３０との密着強度を高めることができる。
【０１０９】
そして、絶縁性酸素バリア層３０の最下層として酸化防止絶縁層１２を形成することで、その下の第１の導電性プラグ１０ａが種々のアニールの際に酸化されるのを防止することができる。
【０１１０】
また、図１２に示されるように、第２層間絶縁層１９は、厚みのあるキャパシタＱを覆う必要があるため、通常のロジック品等と比較して厚く形成する必要がある。よって、その厚みの分だけ、導電性パッド２４ａは第１のｎ型不純物拡散領域５ａの上方に高く位置することになるので、導電性パッド２４ａと第１のｎ型不純物拡散領域５ａとを繋ぐホールを一括エッチングで形成しようとすると、そのホールのアスペクト比が大きくなる恐れがある。そのようなホールは、エッチングが難しいうえに、その中にグルー膜を所望に埋め込むのも困難であって、これらの困難性を克服するには最新の設備が必要となってしまう。
【０１１１】
これに対し、本実施形態では、アスペクト比が小さい第１のコンタクトホール８ａと第４のコンタクトホール１９ａを別々に形成し、各導電性プラグ１０ａ、２１をｖｉａ−ｔｏ−ｖｉａコンタクト構造にしている。そのような構造は、既存の半導体製造装置を使用することで実現でき、新規な装置を必要としないので、開発費および工程コストを削減することが可能となる。
（第２の実施の形態）
図１４〜図１７は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、これらの図において、第１実施形態において既に説明した部材には第１実施形態と同じ参照番号を付し、以下ではその説明を省略する。
【０１１２】
最初に、図１４に示す構造を形成するまでの工程について説明する。
【０１１３】
まず、既述の第１の実施形態に従い図６（ｂ）の構造を得た後、第１、第２レジスト開口３１ａ、３１ｂを有するレジストパターン３１を絶縁性密着層１３上に形成する。次いで、このレジストパターン３１をエッチングマスクとして使用しながら、絶縁性密着層１３と酸化防止絶縁層１２とを第１実施形態と同じようにパターニングすることにより、これらの層に開口１３ａ、１３ｂ、１２ａ、１２ｂを形成する。これにより、既述の第１開口３０ａの他に、開口１２ｂ、１３ｂで画定される第２開口３０ｂが第１層間絶縁層８上に形成されたことになる。このパターニングが終了後、レジストパターン３１は除去される。
【０１１４】
次いで、図１５に示すように、第１、第２開口３０ａ、３０ｂ内を完全に埋める厚さのＩｒ層を絶縁性密着層１３上にスパッタ法により形成し、それを酸素バリアメタル層１１とする。その酸素バリアメタル層１１の厚さは、第１実施形態と同様に、絶縁性密着層１３の平坦面上で約４００ｎｍとする。
【０１１５】
続いて、図１６に示すように、酸素バリアメタル層１１をＣＭＰ法により研磨して絶縁性密着層１３の上面上から除去すると共に、それを第１、第２開口３０ａ、３０ｂ内に残す。
【０１１６】
本実施形態では、第２、第３導電性プラグ１０ｂ、１０ｃ上の第１開口３０ａの他に、第１層間絶縁層８上にも第２開口３０ｂを形成したので、第１実施形態と比べてＣＭＰ後に残存する酸素バリアメタル層１１が基板面内に均一に分散し、研磨面の平坦性を基板面内で均一にすることができる。
【０１１７】
この後は、第１実施形態と同様の工程を行うことで、図１７に示すスタック形のＦｅＲＡＭが完成する。このＦｅＲＡＭにおいては、上記した第２開口３０ｂ内の酸素バリアメタル層１１は電気的に孤立しており、その上にはキャパシタＱは形成されない。
【０１１８】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記実施形態に限定されない。例えば、上記実施形態において、導電性プラグの材料としてドープトシリコンを採用してもよい。
【０１１９】
また、キャパシタの誘電体層として強誘電体材料を用いたが高誘電体材料を用いてもよい。さらに、上記した実施形態ではメモリセルについて説明した。その他に、半導体基板に形成される周辺回路又はロジック回路において、第１実施形態で説明したように、一層目の導電性プラグの上に酸化防止絶縁層を形成する工程を含めてもよい。この場合、周辺回路又はロジック回路においても、不純物拡散領域の上の構造は、第１のｎ型不純物拡散領域５ａの上の構造と同じように、第１層間絶縁層８のコンタクトホール内に形成された導電性プラグと酸化防止絶縁層１２及び第２層間絶縁層１９のコンタクトホール内に形成された導電性プラグとを接続した構造となる。その不純物拡散領域は、例えばＭＯＳトランジスタのソース／ドレイン領域である。
【０１２０】
さらに、酸素バリアメタル層としてＩｒの代わりにＩｒＯｘやＲｕ（ルテニウム）を用いてもよい。また、酸素バリアメタル層を、Ｒｕ下側層、ＲｕＯｘ上側層から構成してもよい。
【０１２１】
以下に、本発明の特徴を付記する。
【０１２２】
（付記１）  半導体基板と、
前記半導体基板の表層に形成された第１の不純物拡散領域及び第２の不純物拡散領域と、
前記半導体基板の上方に形成された第１絶縁層と、
前記第１絶縁層に形成された第１のホール及び第２のホールと、
前記第１のホール内に形成されて前記第１の不純物拡散領域と電気的に接続された第１導電性プラグと、
前記第２のホール内に形成されて前記第２の不純物拡散領域と電気的に接続された第２導電性プラグと、
前記第１絶縁層上と前記第２導電性プラグ上とに酸化防止絶縁層と絶縁性密着層とを順に積層してなり、前記第１導電性プラグの上に第１開口を有し、該第１開口の側面の一部が前記絶縁性密着層により画定された絶縁性酸素バリア層と、前記第１開口内に形成され、前記絶縁性密着層の上面と協同して平坦面を構成する上面を有し、且つ前記第１導電性プラグと電気的に接続された酸素バリアメタル層と、
前記酸素バリアメタル層上に形成された下部電極と、該下部電極上に形成された誘電体層と、該誘電体層上に形成された上部電極とを有するキャパシタと、
を有することを特徴とする半導体装置。
【０１２３】
（付記２）  前記第１絶縁層上の前記絶縁性酸素バリア層に第２開口が前記キャパシタと離れて形成され、前記第２開口内にも前記酸素バリアメタル層が形成されたことを特徴とする付記１に記載の半導体装置。
【０１２４】
（付記３）  前記第２開口内の前記酸素バリアメタル層は電気的に孤立していることを特徴とする付記２に記載の半導体装置。
【０１２５】
（付記４）  前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層と、
前記第２絶縁層と前記絶縁性酸素バリア層とを貫いて前記第２導電性プラグの上面に至る第３のホールと、
前記第３のホール内に形成されて前記第２導電性プラグと電気的に接続された第３導電性プラグと、
を更に有することを特徴とする付記１乃至付記３のいずれかに記載の半導体装置。
【０１２６】
（付記５）  半導体基板の表層に第１不純物拡散領域と第２不純物領域とを形成する工程と、
前記半導体基板の上方に第１絶縁層を形成する工程と、
前記第１絶縁層をパターニングして前記第１不純物拡散領域の上方に第１ホールを形成すると共に、前記第２不純物拡散領域の上方に第２ホールを形成する工程と、
前記第１の不純物拡散領域に電気的に接続される第１導電性プラグを前記第１ホール内に形成すると共に、前記第２の不純物拡散領域に電気的に接続される第２導電性プラグを前記第２ホール内に形成する工程と、
前記第１導電性プラグ上、前記第２導電性プラグ上、及び前記第１絶縁層上に絶縁性酸素バリア層を形成する工程と、
前記第１導電性プラグの上の前記絶縁性酸素バリア層に第１開口を形成する工程と、
前記絶縁性酸素バリア層上と前記第１開口内に酸素バリアメタル層を形成する工程と、
化学機械研磨法により前記酸素バリアメタル層を研磨し、それを前記第１開口内に残しながら前記絶縁性酸素バリア層の上面上から除去する工程と、
前記酸素バリアメタル層及び前記絶縁性酸素バリア層の上に第１導電層を形成する工程と、
前記第１導電層の上に誘電体層を形成する工程と、
前記誘電体層の上に第２導電層を形成する工程と、
前記第２導電層、前記誘電体層及び前記第１導電層をパターニングして前記第１導電性プラグ上の前記酸素バリアメタル層上にキャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１２７】
（付記６）  前記絶縁性酸素バリア層に前記第１開口を形成する工程において、前記絶縁性酸素バリア層に第２開口が前記キャパシタから離れて形成され、
前記酸素バリアメタル層を形成する工程において、前記第２開口にも前記酸素バリアメタル層が形成され、
前記酸素バリアメタル層を研磨する工程において、前記第２開口内にも前記酸素バリアメタル層が残されることを特徴とする付記５に記載の半導体装置の製造方法。
【０１２８】
（付記７）  前記絶縁性酸素バリア層として、最上層が最も研磨レートの遅い複数層構造のものを使用することを特徴とする付記５又は付記６に記載の半導体装置の製造方法。
【０１２９】
（付記８）  前記絶縁性酸素バリア層の最上層はＡｌ２Ｏ３層であることを特徴とする付記７に記載の半導体装置の製造方法。
【０１３０】
（付記９）  前記キャパシタの一部が前記絶縁性酸素バリア層上に形成されると共に、前記絶縁性酸素バリア層の最上層として、該絶縁性酸素バリア層と前記キャパシタとの密着強度を高める絶縁性密着層を使用することを特徴とする付記７に記載の半導体装置の製造方法。
【０１３１】
（付記１０）  前記絶縁性密着層は酸化シリコン層であることを特徴とする付記９に記載の半導体装置の製造方法。
【０１３２】
（付記１１）  前記絶縁性酸素バリア層の最下層として、前記第２導電性プラグの酸化を防止する酸化防止絶縁層を使用することを特徴とする付記７乃至付記１０のいずれかに記載の半導体装置の製造方法。
【０１３３】
（付記１２）  前記キャパシタと前記絶縁性酸素バリア層とを覆う第２絶縁層を形成する工程と、
前記第２絶縁層と前記絶縁性酸素バリア層とを貫いて前記第２導電性プラグの上面に至る第３のホールを形成する工程と、
前記第２導電性プラグと電気的に接続される第３導電性プラグを前記第３のホール内に形成する工程と、
を更に有することを特徴とする付記５乃至付記１２のいずれかに記載の半導体装置の製造方法。
【０１３４】
（付記１３）  前記酸素バリアメタル層として、Ｉｒ層及びＲｕ層のいずれか、又は、Ｒｕ下側層とＲｕＯｘ上側層との積層膜を使用することを特徴とする付記５乃至付記１２のいずれかに記載の半導体装置の製造方法。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、第１、第２導電性プラグの上に絶縁性酸素バリア層を形成し、第１導電性プラグの上の絶縁性酸素バリア層に第１開口を形成し、該第１開口内と絶縁性酸素バリア層上とに酸素バリアメタル層を形成し、ＣＭＰ法により該酸素バリアメタル層を研磨して、それを上記第１開口内に残しながら絶縁性酸素バリア層の上面上から除去することにより酸素バリアメタル層をパターニングする。
【０１３６】
これにより、従来酸素バリアメタル層のエッチング用に形成しているハードマスクの形成工程が不要となるので、全体の工程数を減らすことができると共に、半導体装置の製造コストも安くすることができる。
【０１３７】
また、上記第１開口の他に、第２開口を絶縁性酸素バリア層に形成し、上記酸素バリアメタル層をこの第２開口内にも形成することで、ＣＭＰ後に残存する酸素バリアメタル層が基板面内に均一に分散するので、研磨面の平坦性を基板面内で均一にすることができる。
【０１３８】
そして、上記絶縁性酸素バリア層として、最上層が最も研磨レートの遅い複数層構造のものを使用することで、酸素バリアメタル層と絶縁性酸素バリア層の各上面で構成される平坦な研磨面を得ることができる。
【０１３９】
更に、上記絶縁性酸素バリア層の最上層として、該絶縁性酸素バリア層とキャパシタとの密着強度を高める絶縁性密着層を使用することで、キャパシタと絶縁性酸素バリア層と密着性を良好にすることができる。
【０１４０】
しかも、上記絶縁性酸素バリア層の最下層として、第２導電性プラグの酸化を防止する酸化防止絶縁層を使用することで、種々のアニールの際に第２導電性プラグが酸化してしまうのを防ぐことができる。
【０１４１】
また、本発明によれば、キャパシタと絶縁性酸素バリア層とを覆う第２絶縁層を形成し、その第２絶縁層と絶縁性酸素バリア層とを貫いて第２導電性プラグの上面に至る第３のホールを形成し、第２導電性プラグと電気的に接続される第３導電性プラグを第３のホール内に形成する。
【０１４２】
この方法では、第２絶縁層と第１絶縁層とを貫くホールを一括エッチングにより形成するのではなく、アスペクト比の小さい第２のホールと第３のホールとに分けて形成するので、既存の半導体製造装置を使用して第２、第３のホール内に第２、第３導電性プラグを所望に形成することができる。
【図面の簡単な説明】
【図１】図１は、従来例に係る半導体装置の製造方法について説明するための断面図（その１）である。
【図２】図２は、従来例に係る半導体装置の製造方法について説明するための断面図（その２）である。
【図３】図３は、従来例に係る半導体装置の製造方法について説明するための断面図（その３）である。
【図４】図４は、従来例に係る半導体装置の製造方法について示すフローチャートである。
【図５】図５（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図６】図６（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図７】図７（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図８】図８（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【図９】図９（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その５）である。
【図１０】図１０（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その６）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その７）である。
【図１２】図１２は、本発明の第１の実施の形態に係る半導体装置の製造方法について示す断面図（その８）である。
【図１３】図１３は、本発明の第１の実施の形態に係る半導体装置の製造方法について示すフローチャートである。
【図１４】図１４は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その１）である。
【図１５】図１５は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その２）である。
【図１６】図１６は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その３）である。
【図１７】図１７は、本発明の第２の実施の形態に係る半導体装置の製造方法について示す断面図（その４）である。
【符号の説明】
１、１０１…シリコン基板（半導体基板）、２、１０２…素子分離絶縁層、３、１０４ａ…ゲート絶縁層、４ａ、４ｂ、１０４ｂ…ゲート電極、５ａ〜５ｃ、１０４ｃ、１０４ｄ…ｎ型不純物拡散領域、６、１０５…サイドウォール、７、１０６…カバー層、８、１９、２５、１０７…層間絶縁層、８ａ〜８ｃ、１９ａ…コンタクトホール、９ａ、２０ａ…グルー層、９ｂ、２０ｂ…タングステン層、１０ａ〜１０ｃ、２１、２６、１０８、１０９…導電性プラグ、１１、１１０…酸素バリアメタル層、１２、１１１…酸化防止絶縁層、１３、１１２…絶縁性密着層、１４…第１導電層、１５…強誘電体層、１６…第２導電層、１４ａ、１１３…下部電極、１５ａ、１１４…誘電体層、１６ａ、１１５…上部電極、１８…キャパシタ保護層、２２…酸化防止絶縁層、２３…ホール、２４ａ…導電性コンタクトパッド、２４ｂ，２４ｃ…一層目配線、２７…ビット線、３０、１１６・・・絶縁性酸素バリア層、３０ａ・・・第１開口、３０ｂ・・・第２開口、３１・・・レジストパターン、３１ａ・・・第１レジスト開口、３１ｂ・・・第２レジスト開口、Ｑ…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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