(57)【要約】【課題】ダイナミックバーンイン試験に代えてイコライズ回路を使用したＤＣ的なバーンイン試験を可能としてテストコストを抑制する。【解決手段】マトリックス状に配置されたメモリセル１に対しデータの入出力を行う複数のビット線が、同一のセンスアンプに接続された２本のビット線を対として繰り返し配置した複数のビット線対ＢＬＰ１〜ＢＬＰ４から構成されている。また、ビット線対を構成する２本のビット線それぞれがビット線接続制御用のトランジスタ１１または１２を介して異なる電圧供給線１４または１５に接続されている。これによって、バーンイン電圧レベルの設定の自由度が高くなり、全てのビット線間にバーンイン電圧（電気的ストレス）を与えることが可能となる。【選択図】  図５
2004355720.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置されたメモリセルに対しデータの入出力を行う複数のビット線を有する半導体メモリ装置であって、
前記複数のビット線が、同一のセンスアンプに接続された２本のビット線を対として繰り返し配置した複数のビット線対から構成され、
ビット線対を構成する前記２本のビット線それぞれがビット線接続制御用のトランジスタを介して異なる電圧供給線に接続されている
半導体メモリ装置。
【請求項２】
前記ビット線対内の２つのビット線間を短絡するイコライズ用トランジスタを有する場合、前記ビット線接続制御用のトランジスタの制御線が、前記イコライズ用トランジスタの制御線と分離して設けられている
請求項１に記載の半導体メモリ装置。
【請求項３】
隣接する２つのビット線対を構成する４本のビット線を含む複数のビット線を単位として、複数の組み合わせの電圧印加を繰り返したときに前記単位内および隣接した前記単位間で全てのビット線間に所定のバーンイン電圧が印加されるように、前記複数のビット線対に異なる組み合わせの電圧を繰り返し印加するバーンイン制御回路を有する
請求項１に記載の半導体メモリ装置。
【請求項４】
前記バーンイン制御回路は、通常動作とテスト動作のモード切替信号を入力するパッドと、通常動作時に当該半導体メモリ装置に与えられる制御信号のうち少なくとも１つの制御信号の入力パッドと、に接続され、前記モード切替信号がテストモードを示すときは、前記少なくとも１つの制御信号の入力パッドから入力されるビット信号をデコードし、前記少なくとも４本のビット線のうち前記デコードの結果に応じた組み合わせのビット線にハイレベルの電圧を印加する回路である
請求項３に記載の半導体メモリ装置。
【請求項５】
前記複数のビット線対が、２本のビット線が途中でクロスしてビット線位置が入れ替わっているツイスト構造のビット線対を有し、
前記ツイスト構造のビット線対とツイスト構造でないビット線対が隣接して存在する場合に、その２つのビット線対を構成する４本のビット線を含む複数のビット線を単位として、複数の組み合わせの電圧印加を繰り返したときに前記単位内および隣接した前記単位間で全てのビット線間に所定のバーンイン電圧が印加されるように、前記複数のビット線対に異なる組み合わせの電圧を繰り返し印加するバーンイン制御回路を有する
請求項１に記載の半導体メモリ装置。
【請求項６】
前記バーンイン制御回路は、通常動作とテスト動作のモード切替信号を入力するパッドと、通常動作時に当該半導体メモリ装置に与えられる制御信号のうち少なくとも１つの制御信号の入力パッドと、に接続され、前記モード切替信号がテストモードを示すときは、前記少なくとも１つの制御信号の入力パッドから入力されるビット信号をデコードし、前記少なくとも４本のビット線のうち前記デコードの結果に応じた組み合わせのビット線にハイレベルの電圧を印加する回路である
請求項５に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、たとえば、ダイナミックバーンイン試験に代わる試験としてビット線間にＤＣ的に電気的ストレスを印加しビット線の加工性不良のスクリーニングが可能な半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体集積回路の微細化に伴い、素子内や素子間で絶縁性不良が発生する懸念が増大している。この不良をスクリーニングする際に、電気的ストレスを印加することによって、最初から不良の素子のみならず不良となる蓋然性が高い素子を検出可能にするための加速試験が知られている。
【０００３】
たとえばＤＲＡＭなど極めて微細な素子が集積化された半導体メモリ装置の分野では、半導体チップをウエハレベルにてストレス加速試験を行う、ウエハバーンイン（Ｗａｆｅｒ  Ｂｕｒｎ  Ｉｎ）ストレス試験を導入している。
ウエハバーンインストレス試験の一例として、メモリセルアレイを構成するトランジスタのゲート酸化膜に通常動作時より高い電圧を印加して電気的ストレスを与え、絶縁性不良あるいは絶縁性が低下して不良となる可能性が高いトランジスタをスクリーニング可能な状態にする試験が知られている。また、プロセスの最小寸法で形成された配線間隔、たとえばメモリセルアレイを構成するトランジスタのゲート電極間に通常動作時より高い電圧を印加し、ゲート電極間の加工性不良を、同様にスクリーニング可能な状態にする試験が知られている。
【０００４】
図１に、ゲート酸化膜のバーンインストレス試験を、ツイストビット線構造のメモリセルアレイに適用した例を示す。
メモリセルアレイ１において、複数のビット線と複数のワード線との交点付近に、図１（Ｂ）に示すメモリセルＭＣが形成されている。メモリセルＭＣは、ＤＲＡＭの場合、ゲートがワード線ＷＬに接続され、ドレインが何れかのビット線ＢＬｉ（ｉ＝１，２，３，４，…）に接続されたセル選択トランジスタＳＴと、セル選択トランジスタＳＴのソースと所定の電圧供給線（不図示）との間に接続されたメモリキャパシタＣＡＰとからなる。
メモリセルＭＣにデータを入出力するビット線は、２本のビット線を組みとしてセンスアンプ（Ｓ／Ａ）２に接続されたビット線対から構成されている。図示例では、ビット線ＢＬ１とビット補線／ＢＬ１とからビット線対ＢＬＰ１が構成されている。同様に、ビット線ＢＬ２とビット補線／ＢＬ２とからビット線対ＢＬＰ２が構成され、ビット線ＢＬ３とビット補線／ＢＬ３とからビット線対ＢＬＰ３が構成され、ビット線ＢＬ４とビット補線／ＢＬ４とからビット線対ＢＬＰ４が構成されている。ビット線対は、たとえば偶数番目のビット線対（ＢＬＰ２，ＢＬＰ４，…）のみ、各ビット線対内でビット線位置が入れ替わるツイストビット線対となっている。これにより、隣接するビット線対との間でノイズを相殺してノイズレベルを低減し誤動作防止が図られている。
【０００５】
各ビット線対に、同じ構成のプリチャージ兼イコライズ回路（以下、単にイコライズ回路という）１００が設けられている。イコライズ回路１００は、イコライズ電圧（イコライズレベル：Ｖ＿Ｅｑ）の供給線１０４とビット線ＢＬｉとの間に接続された第１のトランジスタ１０１、イコライズ電圧の供給線１０４とビット補線／ＢＬｉとの間に接続された第２のトランジスタ１０２、および、ビット線ＢＬｉとビット補線／ＢＬｉ間に接続された第３のトランジスタ１０３から構成されている。これら３つのトランジスタ１０１〜１０３は、共通のイコライズ制御線１０５に印加されるイコライズ制御信号（Ｅｑ＿Ｏｎ）により制御される。
【０００６】
この半導体メモリ装置には、ウエハバーンイン時に必要な電圧を制御するバーンイン制御回路（ＷＢＩ．ＣＯＮＴ）１１０が設けられている。バーンイン制御信号（ＷＢＩ＿Ｏｎ）が入力されると、バーンイン制御回路１１０は、センスアンプ制御信号（ＳＡ＿Ｏｎ）を非活性（Ｏｆｆ）とした状態で、イコライズ制御信号（Ｅｑ＿Ｏｎ）を活性化（Ｏｎ）にし、イコライズレベル（Ｖ＿Ｅｑ）を「ロー（Ｌ）」レベル（たとえばＧＮＤレベル）、ワード線印加電圧のレベル（Ｖ＿ＷＬ）を「ハイ（Ｈ）」レベル（通常動作時のレベルよりも高いレベル）に設定する。これによって、図１（Ｂ）に丸印付矢印で示す箇所に「Ｈ」レベルの電圧（Ｖ＿ＷＬ）が印加され、これにより、そのゲート酸化膜に電気的ストレス（バーンイン電圧）が印加される。
【０００７】
近年のようにメモリセルの微細化が進むと、このゲート酸化膜への電圧の印加のみではバーンインとして不十分であり、ゲート電極間、さらにはビット線間に電圧ストレスを印加する必要がある。上述したバーンイン方法では、ゲート電極間ストレスはワード線に「Ｈ」と「Ｌ」で異なる電位を交互にかければ同時に印加可能であるが、ビット線の電位は「Ｌ（ＧＮＤ）」レベルで全て一定となることからビット線間にストレスを与えることができない。
【０００８】
図２に、ビット線間ストレス印加に対応したバーンイン方法を示す。この方法は、既知の電圧印加方法（たとえば、特許文献１参照）を、ツイストビット線構造のメモリに適用したものである。
図２（Ａ）に示すように、メモリセルアレイ１のビット線電圧を制御するイコライズ回路１００の構成と、その電圧および制御信号の供給線１０４，１０５の接続関係は、図１（Ａ）の場合と同様である。本方法では、イコライズ電圧（Ｖ＿Ｅｑ）の与え方が前述の方法と異なる。図２（Ｂ）に示す本例のバーンイン制御回路１２０は、センスアンプ制御信号（ＳＡ＿Ｏｎ）を非活性（Ｏｆｆ）とした状態で、イコライズ制御信号（Ｅｑ＿Ｏｎ）を活性化（Ｏｎ）にし、偶数番目のビット線対に供給するイコライズレベル（Ｖ１＿Ｅｑ）を「Ｌ」レベル（たとえばＧＮＤレベル）、奇数番目のビット線対に供給するイコライズレベル（Ｖ２＿Ｅｑ）を「Ｈ」レベル（たとえば電源電圧Ｖｃｃ）にする。また、ワード線印加電圧のレベル（Ｖ＿ＷＬ）を「Ｈ」レベル（通常動作時のレベルよりも高いレベル）に設定する。これによって、奇数番目のビット線対と偶数番目のビット線対との間に電気的ストレスが印加され、選択されたメモリセル行に属し、「Ｌ」レベルの電圧（Ｖ１＿Ｅｑ）が印加されている偶数番目のビット線対に接続されたメモリセルにおいてゲート酸化膜に電気的ストレスが印加される。
つぎに、イコライズレベル（Ｖ１＿Ｅｑ）と（Ｖ２＿Ｅｑ）の電位の大小関係を入れ替えて、再度、上記のビット線およびワード線への電圧供給のシーケンスを繰り返す。これにより、奇数番目のビット線対に接続されたメモリセル行においても、ゲート酸化膜に電気的ストレスが印加される。
【０００９】
【特許文献１】
特開平１０−３４０５９８号公報
【００１０】
【発明が解決しようとする課題】
ところが、この図２に示す方法では、ビット線対を構成する２本のビット線間の電位は常に固定されており、図２（Ａ）に示す「×」印付矢印の箇所で、ビット線間に電気的ストレス印加ができない。
【００１１】
そこで、従来では、ＤＲＡＭ実動作に近いバーンイン試験（ダイナミックバーンイン）にてストレス加速を行い、メモリテスターにて加工性不良部のスクリーニングを行っている。
【００１２】
図３に、ダイナミックバーンイン試験のビット線電位を付記した図を示す。
ダイナミックバーンイン試験では、イコライズ回路１００によるビット線電圧の供給を行うのではなく、図示を省略した通常の書き込み回路によってセンスアンプ２側から、テスト電圧の組み合わせ（テストパターン）をデータとしてビット線に供給する。
たとえば、最初のテストパターンを用いて、各ビット線対のビット線（ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…）に「Ｈ」レベルのバーンイン電圧を印加し、ヒット補線（／ＢＬ１，／ＢＬ２，／ＢＬ３，／ＢＬ４，…）に「Ｌ」レベルのバーンイン電圧を印加する。このとき、ビット線のツイスト位置から図の右側のセルアレイ領域１Ｒでは、隣接するビット補線同士（／ＢＬ１と／ＢＬ２，／ＢＬ３と／ＢＬ４，…）および隣接するビット線同士（ＢＬ２とＢＬ３）が同電位となり、その間に電気的ストレスが印加されない。
つぎに、ツイスト構造の偶数番目のビット線対内でバーンイン電圧の「Ｈ」と「Ｌ」を入れ替えたテストパターンを用いてバーンイン電圧の印加を行う。このときの電位を、図３には括弧書きで示す。図示のように、このとき、ビット線のツイスト位置から図の左側のセルアレイ領域１Ｌでは、隣接するビット補線とビット線同士（／ＢＬ１とＢＬ２，／ＢＬ２とＢＬ３，／ＢＬ３とＢＬ４，…）が同電位となり、その間に電気的ストレスが印加されない。
これらの２種類のテスト電圧の組み合わせにより、電気的ストレスが印加されなかった配線箇所に電気的ストレスが印加されるようなテストパターンとなり、その後、ストレス印加効率を高めるためテストパターンを繰り返す。なお、ゲート酸化膜へのストレス印加は、以上のシーケンスで適宜、ワード線に「Ｈ」レベルの電圧を印加することにより行う。
【００１３】
このようなダイナミックバーンイン試験では、ビット線電圧の組み合わせ（テストパターン）を多数用意して複雑なテストとなることから、テスト時間が長くなりテスト・スループットの低下という不利益がある。
また、テストパターンを生成し、ＤＲＡＭ全体を制御するためのメモリ機能を有した高機能テスタが必要となるため、初期投資が高額になるという不利益もあり、スループットの低下とあいまってテストコストの上昇を招いている。
【００１４】
本発明の目的は、ダイナミックバーンイン試験に代えてイコライズ回路を使用したＤＣ的なバーンイン試験を可能としてテストコストを抑制できる構成の半導体メモリ装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明に係る半導体メモリ装置は、マトリックス状に配置されたメモリセルに対しデータの入出力を行う複数のビット線が、同一のセンスアンプに接続された２本のビット線を対として繰り返し配置した複数のビット線対から構成されている。また、ビット線対を構成する２本のビット線それぞれがビット線接続制御用のトランジスタを介して異なる電圧供給線に接続されている。
ビット線対内の２つのビット線間を短絡するイコライズ用トランジスタを有する場合、好適に、ビット線接続制御用のトランジスタの制御線が、イコライズ用トランジスタの制御線と分離して設けられている。
【００１６】
また、好適に、隣接する２つのビット線対を構成する４本のビット線を含む複数のビット線を単位として、複数の組み合わせの電圧印加を繰り返したときに前記単位内および隣接した前記単位間で全てのビット線間に所定のバーンイン電圧が印加されるように、複数のビット線対に異なる組み合わせの電圧を繰り返し印加するバーンイン制御回路を有する。
このバーンイン制御回路は、好適に、常動作とテスト動作のモード切替信号を入力するパッドと、通常動作時に当該半導体メモリ装置に与えられる制御信号のうち少なくとも１つの制御信号の入力パッドと、に接続されている。このバーンイン制御回路は、モード切替信号がテストモードを示すときは、少なくとも１つの制御信号の入力パッドから入力されるビット信号をデコードし、少なくとも４本のビット線のうち前記デコードの結果に応じた組み合わせのビット線にハイレベルの電圧を印加する回路である。
【００１７】
以上のように構成された本発明に係る半導体メモリ装置では、従来、メモリ機能を有する高価なテスタで生成していたテストパターンに相当する電圧の組み合わせを、内蔵するバーンイン制御回路が入力する信号をデコードすることにより生成する。バーンイン制御回路に接続されたパッドにモード切替信号が入力され、その信号がテストモードを示すときは、当該半導体メモリ装置は、通常の動作モードを停止しテストモードに入る。テストモード時に他のパッドから入力されるビット信号をバーンイン制御回路がデコードするが、このビット信号は、通常動作時に与えられる各種制御信号の入力パッドを利用して供給される。バーンイン制御回路によるデコードの結果、隣接する２つのビット線対を構成する４本のビット線を含む複数のビット線を単位として、いわゆるテストパターンに相当するバーンイン電圧の組み合わせが生成される。バーンイン制御回路は、生成された電圧の印加を繰り返したときに、少なくとも４本のビット線を含む当該単位内および隣接した単位間で全てのビット線間に所定のバーンイン電圧が印加されるように、電圧の生成と印加を繰り返す。このため、全てのビット線間に電気的ストレスが印加される。
このようなＤＣテストで全のビット線間に電気的ストレスを印加するために、本発明では、ビット線対を構成する２本のビット線それぞれがビット線接続制御用のトランジスタを介して異なる電圧供給線に接続されている。また、ビット線対内の２つのビット線間を短絡するイコライズ用トランジスタを有する場合、ビット線接続制御用のトランジスタの制御線が、イコライズ用トランジスタの制御線と分離して設けられている。これにより、一度設定された異なるレベルの電圧がイコライズされて同電位に変化することがない。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を、ＤＲＡＭの場合を例として図を参照して説明する。
【００１９】
［第１の実施の形態］
図４に、第１の実施の形態に係る半導体メモリ装置の構成を示す。
メモリセルアレイ１において、複数のビット線と複数のワード線との交点付近に、図４（Ｂ）に示すメモリセルＭＣが形成されている。メモリセルＭＣは、ＤＲＡＭの場合、ゲートがワード線ＷＬに接続され、ドレインが何れかのビット線ＢＬｉ（ｉ＝１，２，３，４，…）に接続されたセル選択トランジスタＳＴと、セル選択トランジスタＳＴのソースと所定の電圧供給線（不図示）との間に接続されたメモリキャパシタＣＡＰとからなる。
メモリセルＭＣにデータを入出力するビット線は、２本のビット線を組みとしてセンスアンプ（Ｓ／Ａ）２に接続されたビット線対から構成されている。図示例では、ビット線ＢＬ１とビット補線／ＢＬ１とからビット線対ＢＬＰ１が構成されている。同様に、ビット線ＢＬ２とビット補線／ＢＬ２とからビット線対ＢＬＰ２が構成され、ビット線ＢＬ３とビット補線／ＢＬ３とからビット線対ＢＬＰ３が構成され、ビット線ＢＬ４とビット補線／ＢＬ４とからビット線対ＢＬＰ４が構成されている。
【００２０】
各ビット線対に、同じ構成のプリチャージ兼イコライズ回路（以下、単にイコライズ回路という）１０が設けられている。イコライズ回路１０は、たとえば、通常のメモリ装置に設けられている制御回路内に設けられている。
本実施の形態では、このイコライズ回路にプリチャージまたはバーンイン時の電圧を供給する線がビット線側とビット補線側で分離され、かつ、イコライズ制御線とも分離されている点で、従来のイコライズ回路と異なる。
イコライズ回路１０は、バーンイン電圧レベル（Ｖ＿Ｅｑ）の供給線１４とビット線ＢＬｉとの間に接続された第１のトランジスタ１１、バーンイン電圧レベル（／Ｖ＿Ｅｑ）の供給線１５とビット補線／ＢＬｉとの間に接続された第２のトランジスタ１２、および、ビット線ＢＬｉとビット補線／ＢＬｉ間に接続された第３のトランジスタ１３から構成されている。バーンイン電圧レベル（Ｖ−Ｅｑ）と（／Ｖ＿Ｅｑ）は相補的な電圧であり、片方が「Ｈ」レベルのバーンイン電圧のとき、他方が「Ｌ」レベルの接地電位ＧＮＤとなる。
これら３つのトランジスタ１１〜１３のうち、プリチャージまたはバーンイン時のビット線接続制御用の第１および第２のトランジスタ１１と１２は、共通のビット線接続制御線１６により制御され、イコライズ用の第３のトランジスタ１３は、イコライズ制御線１７により制御される。このときビット線接続制御線１６に印加される信号を便宜上、プリチャージ制御信号（Ｐｒｅ＿Ｏｎ）といい、イコライズ制御線１７に印加される信号をイコライズ制御信号（Ｅｑ＿Ｏｎ）という。
【００２１】
この半導体メモリ装置には、ウエハバーンイン時に必要な電圧を生成し制御するバーンイン制御回路（ＷＢＩ．ＣＯＮＴ）２０が設けられている。パッド２１からバーンイン制御信号（ＷＢＩ＿Ｏｎ）が入力され検出されると、バーンイン制御回路２０は、通常動作モードを停止し、テストモードに切換を行う。テストモードでは、パッド２２から入力されるビット信号ＳＢがたとえば「１」のとき、バーンイン制御回路２０は、センスアンプ制御信号（ＳＡ＿Ｏｎ）を非活性（Ｏｆｆ）とした状態で、イコライズ制御信号（Ｅｑ＿Ｏｎ）を活性化（Ｏｎ）にし、バーンイン電圧レベル（Ｖ＿Ｅｑ）を「Ｈ」レベル、バーンイン電圧レベル（／Ｖ＿Ｅｑ）を「Ｌ」レベル、すべてのワード線の印加電圧のレベル（Ｖ＿ＷＬ）を「Ｈ」レベル（通常動作時のレベルよりも高いレベル）に設定する。これによって、図４（Ａ）に示すように、ビット線ＢＬ１から順に「Ｈ」，「Ｌ」，「Ｈ」，「Ｌ」，「Ｈ」，「Ｌ」，「Ｈ」，「Ｌ」，…の電位がビット線対に設定され、これにより、全てのビット線間にバーンイン電圧が印加される。このとき、電位が「Ｌ」のビット線に接続されたメモリセルにおいて、そのゲート酸化膜に電気的ストレス（ゲートバーンイン電圧）が印加される。
【００２２】
つぎに、バーンイン制御回路２０は、パッド２２から入力されるビット信号ＳＢの「０」を検出すると、バーンイン電圧レベル（Ｖ＿Ｅｑ）と（／Ｖ＿Ｅｑ）のレベル「Ｈ」と「Ｌ」を反転して、同様なシーケンスにより、再度ビット線電圧の設定を行う。これにより、図４（Ａ）において括弧書きで示すように、ビット線ＢＬ１から順に「Ｌ」，「Ｈ」，「Ｌ」，「Ｈ」，「Ｌ」，「Ｈ」，「Ｌ」，「Ｈ」…の電位がビット線対に設定され、これにより、全てのビット線間にバーンイン電圧が印加される。このとき、電位が「Ｌ」のビット線に接続されたメモリセルにおいて、そのゲート酸化膜に電気的ストレス（ゲートバーンイン電圧）が印加される。
この２回のバーンイン電圧設定によって、全てのビット線間と、全てのセルのゲート酸化膜に電気的ストレスが印加される。
また、すべてのワード線へ印加する電圧レベルを「Ｈ」レベルとしているが、これに代えて、隣接するワード線を交互に「Ｈ」と「Ｌ」とする動作を行うことができる。これにより、上記したビット線間およびゲート酸化膜に加え、ゲート電極間にも同時にストレスを印加することが可能となる。
【００２３】
このように簡単な制御によって、全てのビット線間にＤＣストレスを印加することが可能であり、このときのテスト時間は従来のダイナミックバーンイン試験より短く、また消費電力も少ない。さらに、従来のダイナミックバーンイン試験のように高機能で高価なテスタが不要である。
なお、バーンイン制御回路２０は、この２回のシーケンスをテストモード時に予め決められたプログラム上の手順に則して行うこともでき、その場合、パッド２２を介したビット信号ＳＢの入力も不要となる。また、ビット信号ＳＢが入力される場合でも、動作が停止されている通常動作時の制御信号の入力パッド２２を利用してビット信号ＳＢが供給されるため、制御ピンの増加がない。
【００２４】
［第２の実施の形態］
第２の実施の形態は、ツイストビット線構造のメモリセルアレイを有するＤＲＡＭに本発明を提供した場合である。
【００２５】
図５は、第２の実施の形態に係る半導体メモリ装置の構成を示す。
この半導体メモリ装置が、第１の実施の形態の構成と異なる点は、たとえば偶数番目のビット線対（ＢＬＰ２，ＢＬＰ４，…）のみ、各ビット線対内でビット線位置が入れ替わるツイストビット線対となっていることである。これにより、隣接するビット線対との間でノイズを相殺してノイズレベルを低減し誤動作防止が図られている。ツイストビット線構造の採用によりバーンイン電圧レベルの生成が第１の実施の形態の場合よりやや複雑になり、これに応じて、図５（Ｂ）に示す本例のバーンイン制御回路３０が構成されている。他の構成は、第１の実施の形態と共通するので、ここでの説明は省略する。ただし、同じビット線あるいはビット補線でも、偶数番目のビット線対に属するか、奇数番目のビット線対に属するかによって与えるイコライズ電圧レベルが異なる。ここでは、非ツイスト構造の奇数番目のビット線対のうちビット線（ＢＬ１，ＢＬ３，…）に与えるバーンイン電圧レベルを（Ｖ１＿Ｅｑ＿Ｔ）、ビット補線（／ＢＬ１，／ＢＬ３，…）に与えるバーンイン電圧レベルを（Ｖ１＿Ｅｑ＿Ｂ）、ツイスト構造の偶数番目のビット線対のうちビット線（ＢＬ２，ＢＬ４，…）に与えるバーンイン電圧レベルを（Ｖ２＿Ｅｑ＿Ｔ）、ビット補線（／ＢＬ２，／ＢＬ４，…）に与えるバーンイン電圧レベルを（Ｖ２＿Ｅｑ＿Ｂ）と定義する。なお、偶数列のビット線対において、センスアンプ２とバーンイン電圧レベルの供給線１４，１５との接続関係が図４の場合と入れ替わっている。これは、ツイスト構造ではどちらをビット線とするかビット補線とするかは任意であるため、ここではツイスト構造のビット線対のみセンスアンプ２の下側のノードにビット線が接続され、上側のノードにビット補線が接続されているとしたことに対応したものである。
【００２６】
ここで、本例のバーンイン制御回路の電圧の生成（デコード）方法として、図６に示す方法と、図７に示す方法の２通りの例を示す。
図６に示す方法では、奇数番目のビット線対と、隣接する偶数番目のビット線対を構成する４本のビット線を単位として、単位内の何れか１本に「Ｈ」レベルのバーンイン電圧に設定する。このため、バーンイン電圧レベル（Ｖ１＿Ｅｑ＿Ｔ，Ｖ１＿Ｅｑ＿Ｂ，Ｖ２＿Ｅｑ＿Ｔ，Ｖ２＿Ｅｑ＿Ｂ）の何れか１つを「Ｈ」し、他を「Ｌ」とする電圧印加を４通りの組み合わせで実行する。４通りの組み合わせを規定するビット信号は２つ必要である。本方法では、ビット信号ＳＢＡとＳＢＢが示す２ビット情報をデコードすることにより一意に決まる組み合わせによりバーンイン電圧レベルが決まる。
この方法では、１本のビット線またはビット補線が「Ｈ」のとき、隣接する２本のビット線は必ず「Ｌ」となり、全てのビット線およびビット補線が必ず１回は「Ｈ」に設定されることから、全てのビット線間にバーンイン電圧が印加される。
【００２７】
図７に示す方法では、２通りの電圧の組み合わせで全てのビット線間にバーンイン電圧印加ができる。そのため、ビット信号はＳＢＡのみでよい。ビット信号ＳＢＡが「Ｌ」の場合のビット線電圧の印加の様子を図８（Ａ）に、ビット線信号ＳＢＡが「Ｈ」の場合のビット線電圧の印加の様子を図８（Ｂ）に、それぞれ模式的に示す。
ビット信号ＳＢＡが「Ｌ」の場合、バーンイン電圧レベル（Ｖ１＿Ｅｑ＿Ｔ，Ｖ１＿Ｅｑ＿Ｂ，Ｖ２＿Ｅｑ＿Ｔ，Ｖ２＿Ｅｑ＿Ｂ）が順に、「Ｖｃｃ（Ｈ）」，「ＧＮＤ（Ｌ）」，「Ｖｃｃ（Ｈ）」，「ＧＮＤ（Ｌ）」となる。このため、図８（Ａ）に示すように、セルアレイ領域１Ｌで隣接ビット線が同電位の箇所が、図示例の場合３箇所生じる。この３箇所にバーンイン電圧を印加する方法は幾つかあるが、ここでは、ツイスト構造のビット線対の電位を入れ替えることにより達成している。なお、他の方法としては、非ツイスト構造のビット線電位を入れ替える方法がある。また、３通りの組み合わせ（２つのビット信号）が必要となるが、非ツイスト構造のビット線電位はそのままで、ツイスト構造のビット線電位を「Ｈ」と「Ｈ」にし、さらに、「Ｌ」と「Ｌ」にする。あるいは、逆に、ツイスト構造のビット線電位はそのままで、非ツイスト構造のビット線電位を「Ｈ」と「Ｈ」にし、さらに、「Ｌ」と「Ｌ」にするなど、種々の方法が採用できる。
【００２８】
つぎに、図６のシーケンスを達成する場合を例として、バーンイン制御回路の構成例を説明する。
図９は、バーンイン制御回路の回路図である。
このバーンイン制御回路３０は、メモリの制御部内で通常動作時の制御回路４０とともに設けられている。また、ロウ系制御回路５０の一部の機能をバーンイン制御回路３０内に有している。なお、ロウ系制御回路５０内のワード線選択回路５１は、通常、ロウデコーダに内蔵される。
【００２９】
バーンイン制御回路３０は、大別すると、２つのビット信号ＳＢＡとＳＢＢが示す２ビット情報をデコードする回路３４、そのデコード結果から電源電圧Ｖｃｃ（バーンイン電圧レベル）と接地電位ＧＮＤを切り替えて出力する電圧供給回路３５、および、そのバーンイン電圧レベルおよび制御回路４０から出力された他の制御信号の出力端子を選択し、かつ、通常動作時にバーンイン電圧レベルの出力を停止させる出力制御回路３６からなる。
【００３０】
デコード回路は、２つのインバータＩ１とＩ２、４つのアンドゲートＡ１〜Ａ４から構成されている。（ＳＢＡ，ＳＢＢ）が（Ｌ，Ｌ）のときにアンドゲートＡ１のみから「Ｈ」が出力され、（Ｌ，Ｈ）のときにアンドゲートＡ２のみから「Ｈ」が出力され、（Ｈ，Ｌ）のときにアンドゲートＡ３のみから「Ｈ」が出力され、（Ｈ，Ｈ）のときにアンドゲートＡ４のみから「Ｈ」が出力される。
【００３１】
電圧供給回路３５は４つのセレクタＳ１〜Ｓ４からなり、出力制御回路３６は８つのセレクタＳ５〜Ｓ１１から構成されている。これらのセレクタは、図中の破線で囲った説明図のように、制御端子に印加される信号が「Ｈ」のとき入力端子Ａ（ＩＮ  Ａ）側を選択して、その選択された側の入力信号を出力端子（ＯＵＴ）から出力し、当該信号が「Ｌ」のとき入力端子Ｂ（ＩＮ  Ｂ）側を選択して、その選択された側の入力信号を出力端子（ＯＵＴ）から出力する。
セレクタＳ１は、（ビット信号ＳＢＡのレベル，ビット信号ＳＢＢのレベル）が（Ｈ，Ｈ）のときバーンイン時の電源電圧Ｖｃｃ（ＢＬ）を出力し、これは、バーンイン制御信号Ｏｎ（ＷＢＩ＿Ｏｎ）が「Ｈ」でＢ入力側を選択しているセレクタＳ７を介して、バーンイン電圧レベル（Ｖ１＿Ｅｑ＿Ｔ）として出力される。他のバーンイン電圧レベルも、同様に、セレクタＳ２〜Ｓ４の何れかと、セレクタＳ８〜Ｓ１０の何れかを介して出力される。
一方、セレクタＳ５は、バーンイン制御信号Ｏｎ（ＷＢＩ＿Ｏｎ）が「Ｈ」のときは、イコライズ制御信号（Ｅｑ＿Ｏｎ）を接地電位ＧＮＤ（「Ｌ」レベルつまり非活性レベル）とし、バーンイン制御信号Ｏｎ（ＷＢＩ＿Ｏｎ）が「Ｌ」のときは制御回路４０から出力されたイコライズ制御信号（Ｅｑ＿Ｏｎ）をそのまま出力する。同様に、セレクタＳ１１は、バーンイン時にセンスアンプ制御信号（ＳＡ＿Ｏｎ）を接地電位ＧＮＤ（「Ｌ」レベルつまり非活性レベル）とし、通常動作時は制御回路４０から出力されたセンスアンプ制御信号（ＳＡ＿Ｏｎ）をそのまま出力する。セレクタＳ６は、バーンイン時にプリチャージ制御信号（Ｐｒｅ＿Ｏｎ）として所定のハイレベルの信号を出力し、通常動作時は制御回路４０から出力されたプリチャージ制御信号（Ｐｒｅ＿Ｏｎ）をそのまま出力する。また、セレクタＳ１２は、バーンイン時にワード線電圧（Ｖ＿ＷＬ）として所定のハイレベルの信号、たとえば昇圧された電源電圧Ｖｐｐｂ（ＷＬ）を出力し、通常動作時はワード線選択回路５１から出力された所定の電圧をワード線電圧（Ｖ＿ＷＬ）として出力する。
このような回路によって、図６に示す各種電圧設定が可能となる。
【００３２】
なお、上記の第１および第２の実施の形態では、ビット線に電圧を印加する単位を、２系統または４系統に分けたが、それ以外の本数のビット線を単位としてバーンイン電圧を印加することが可能である。たとえば、３本のビット線間で異なるビット線の組み合わせで２回のツイストがなされ、ツイストされる２本ビット線間に他のビット線が存在するような場合、この３本のビット線を単位として、ビット線間のバーンイン電圧を設定する。この場合、隣接ビット線の組み合わせが６通りとなったとすると、６通りのバーンイン電圧印加の電圧の組み合わせを生成してもよい。
【００３３】
本発明の実施の形態によれば、ビット線間の不良箇所を早期発見にすることができ、スクリーニング時間短縮に伴うテストのスループットが向上し、テストコストを低減することができる。また、不良部によっては冗長部による置き換えができチップ救済が可能となるこれによって、歩留まりの向上も期待できる。
また、既存の制御端子の入力パッドを利用して制御ピン数の増加を防止し、上記スループットの向上、および高機能なテスタを用いないことによるテストコストの削減とあいまって、最終的にはチップ単価を低減することが可能となる。
【００３４】
【発明の効果】
本発明の請求項１に係る半導体メモリ装置によれば、ビット線対を構成する２本のビット線それぞれがビット線接続制御用のトランジスタを介して異なる電圧供給線に接続されていることから、この電圧供給線に異なるレベルの電圧を印加して、ビット線対間にバーンイン電圧を印加することが可能となる。これにより、ビット線接続制御用のトランジスタを介したＤＣ電圧の印加により、全てのビット線間の不良箇所、あるいは、不良の蓋然性が高い箇所にバーンイン電圧を印加してスクリーニングをすることが可能となる。その結果、ダイナミック動作によるバーンイン試験のような高機能で高価なテスタが不要となり、また、ダイナミック動作によるバーンイン試験よりテスト時間が短縮できるバーンイン試験の実施が可能となる。
【００３５】
本発明の請求項２に係る半導体メモリ装置によれば、ビット線対内の２つのビット線間を短絡するイコライズ用トランジスタを有する場合、ビット線接続制御用のトランジスタの制御線が、イコライズ用トランジスタの制御線と分離して設けられていることから、ビット線対間に異なるレベル電圧の印加状態を保持でき、バーンイン電圧の印加が可能となる。
【００３６】
本発明の請求項３および４に係る半導体メモリ装置によれば、全てのビット線間にバーンイン電圧を印加する電圧の組み合わせを生成するバーンイン制御回路を有し、しかも、その電圧生成の元となるビット信号を、通常動作時に使用される制御信号の入力パッドから供給させることから、ビット信号用のパッドを新たに設ける必要がない。その結果、半導体メモリ装置の入力ピン数を現状のままとした状態で、ビット線間のバーンインテストが可能となった。なお、バーンイン制御回路は数ビットの信号をデコードするだけの回路であり、面積的な増加は無視でいるほど小さい。
【図面の簡単な説明】
【図１】従来のバーンイン試験において、ゲート酸化膜のバーンインストレス試験を、ツイストビット線構造のメモリセルアレイに適用した例を示す回路およびブロックの図である。
【図２】従来の他のバーンイン試験として、ビット線間ストレス印加に対応したバーンイン方法を示す回路およびブロックの図である。
【図３】従来のダイナミックバーンイン試験のビット線電位を付記した回路ブロック図である。
【図４】本発明の第１の実施の形態に係る半導体メモリ装置の構成を示す回路およびブロックの図である。
【図５】本発明の第２の実施の形態に係る半導体メモリ装置の構成を示す回路およびブロックの図である。
【図６】第２の実施の形態において、バーンイン制御回路により第１の方法により生成される電圧を示す図表である。
【図７】第２の実施の形態において、バーンイン制御回路により第２の方法により生成される電圧を示す図表である。
【図８】図７に示す第２の方法の場合に、ビット信号が「Ｌ」のときと「Ｈ」のときのビット線電圧の印加の様子を、それぞれ模式的に示す図である。
【図９】第２の実施の形態において、バーンイン制御回路の構成例を示す回路図である。
【符号の説明】
１…メモリセルアレイ、２…センスアンプ、１０…イコライズ回路、１１，１２…ビット線接続制御用トランジスタ、１３…イコライズ用トランジスタ、１４，１５…ビット線電圧（バーンイン電圧レベル）の供給線、１６…プリチャージ制御線、１７…イコライズ制御線、２０，３０…バーンイン制御回路、２１，２２，３１〜３３…パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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