(57)【要約】      （修正有）【課題】ドライバ回路に結合されたバスのバス信号の立上り時間を制御する。【解決手段】ドライバ回路１１１０に結合されたバス信号の立上り時間を制御する立上り時間制御構造１１００は、前記ドライバ回路に結合され、前記バス信号を伝えるバス１１７０と、前記ドライバ回路と前記バスに結合され、１つまたは複数の時刻においてアースを基準とした前記バス信号の電圧を増分または減分するための１つまたは複数の電圧制御素子１１３０と、前記１つまたは複数の電圧制御素子に結合され、前記ドライバ回路に対して前記１つまたは複数の電圧制御素子の切り換えを制御して前記バス信号の前記電圧レベルを制御するための制御回路とを備える。【選択図】図１１
2004364276.tif 000002
【特許請求の範囲】
【請求項１】
ドライバ回路に結合されたバス信号の立上り時間を制御する構造であって、
前記ドライバ回路に結合され、前記バス信号を伝えるバスと、
前記ドライバ回路と前記バスとに結合され、１つまたは複数の時刻においてアースを基準とした前記バス信号の電圧を増分または減分するための１つまたは複数の電圧制御素子と、
前記１つまたは複数の電圧制御素子に結合され、前記ドライバ回路に対して前記１つまたは複数の電圧制御素子の切り換えを制御して前記バス信号の前記電圧レベルを制御するための制御回路と
を備える立上り時間制御構造。
【請求項２】
前記１つまたは複数の電圧制御素子の１つまたは複数を切り換えることによる電圧の増分量が、前記バスのスルーレートに比例することを特徴とする請求項１に記載の立上り時間制御構造。
【請求項３】
前記１つまたは複数の電圧制御素子が、
１つまたは複数の抵抗素子と、
１つまたは複数の容量素子と、
１つまたは複数のトランジスタ素子と、
１つまたは複数の分圧器とのうちの１つまたは複数を有することを特徴とする請求項１に記載の立上り時間制御構造。
【請求項４】
前記１つまたは複数のトランジスタ素子が、１つまたは複数のプルダウン電界効果トランジスタと１つまたは複数のプルアップ電界効果トランジスタであることを特徴とする請求項３に記載の立上り時間制御構造。
【請求項５】
前記電圧が、前記対応する１つまたは複数の時刻のそれぞれの時刻において１つまたは複数の一定量だけ増分または減分されることを特徴とする請求項１に記載の立上り時間制御構造。
【請求項６】
前記バスが、終端されていることを特徴とする請求項１に記載の立上り時間制御構造。
【請求項７】
ドライバ回路のバス信号の立上り時間を制御する方法であって、１つまたは複数の電圧制御素子を使用することによって、１つまたは複数の離散した時間に、前記バス信号の電圧レベルをアースを基準に適応的に調整する段階を有する立上り時間制御方法。
【請求項８】
前記電圧レベルが、前記立上り時間がリンギングなしに最小時間になるように調整されることを特徴とする請求項７に記載の立上り時間制御方法。
【請求項９】
前記電圧の増分量または減分量が、前記バス信号のオーバシュート量とアンダーシュート量を少なくするように選択され、それにより前記ドライバ回路がより高い周波数で動作できるようになることを特徴とする請求項７に記載の立上り時間制御方法。
【請求項１０】
ドライバ回路に結合されたバス信号の立上り時間を制御する構造であって、
前記ドライバ回路に結合されており、前記バス信号を伝えるバスと、
前記ドライバ回路に結合されかつ前記バスに結合されており、１つまたは複数の時刻に前記バス信号の電圧レベルをアースに対して増分または減分するように動作可能な１つまたは複数の電圧制御素子と、
前記ドライバ回路に対する１つまたは複数の電圧制御素子の切り換えを制御するように動作可能な制御回路と、
前記１つまたは複数の電圧制御素子を使用することによって、１つまたは複数の離散した時間に、前記バス信号の電圧レベルをアースに対して適応的に調整することによって前記立上り時間を制御する手段とを有する立上り時間制御構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路装置の分野に関し、より具体的には、集積回路の出力ドライバの出力電圧の制御に関する。
【背景技術】
【０００２】
集積回路は、バスに結合された出力ドライバを含むことがあり、その場合、出力ドライバは、振幅および立上り時間についての指定要件を満たした、バスが搬送する出力電圧信号を提供する。集積回路に結合されかつ集積回路の出力信号への接続点として使用される出力パッドは、出力電圧信号の立上り時間を制御するために、１つまたは複数の枝回路構造を起動または制御するきわめて基礎的な予備ドライバとドライバを有する。出力ドライバに結合されたバスは、終端されたバスの場合も終端されていないバスの場合もある。より複雑な出力パッドは、バス内への切換抵抗器と見なせる、遅延ループまたは制御回路を備えたＦＥＴ枝回路を起動することがある。
【０００３】
この手法は、終端されていないバスにはあまり有効ではない。出力ドライバが制御されていない場合、電圧スパイクが生じ、出力ドライバに結合されたバスに影響を与えることがある。電圧スパイクは、バスが搬送する信号にリンギングと信号の完全性に関する問題を引き起こすことがある。より複雑なパッドは、バス信号を規定の電圧レベルまで駆動せずに、代わりにドライバのＦＥＴ枝回路のスイッチングを制御する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ドライバ回路に結合されたバス信号の立上り時間を制御するための新規な方法および構造を提供することである。
【課題を解決するための手段】
【０００５】
ドライバ回路に結合されたバス信号の立上り時間を制御するための方法および構造を開示する。該構造は、ドライバ回路に結合されたバスを含み、バスは、バス信号を伝えるように動作可能である。１つまたは複数の電圧制御素子が、ドライバ回路に結合されかつバスに結合されている。電圧制御素子は、バス信号の立上り時間が正確に制御されるように、バス信号の電圧をいくつかの時刻でアースを基準に増分または減分する。これらの時刻間の間隔は、不均等でも均等でもよい。制御回路が、電圧制御素子のスイッチングを制御し、それにより、バス信号の電圧レベルが制御される。ドライバ回路のバス信号の立上り時間を制御する方法は、１つまたは複数の電圧制御素子を使用することによって、１つまたは複数の離散時間にバス信号の電圧レベルをアースを基準に適応的に調整することを含む。
【０００６】
本発明の新規な特徴は、併記の特許請求の範囲に詳細に説明される。しかしながら、本発明自体は、その目的および利点と共に構成とその動作方法の両方に関して、添付図面と関連して行われる本発明のいくつかの例示的な実施形態を説明する、以下の本発明の詳細な説明を参照することによって最もよく理解することができる。
【発明を実施するための最良の形態】
【０００７】
本発明は、様々な形の実施形態が可能であるが、図示され、本明細書において特定の実施形態において詳説される。しかしながら、ここに開示する事柄は、本発明の原理の例として解釈すべきであり、本発明を、図示し詳説する特定の実施形態に限定するように解釈すべきではないことを理解されたい。以下の説明において、図面のいくつかの図において、類似の参照番号は、同じ部分、類似の部分、または対応する部分を説明するために使用される。
【０００８】
終端されていないバスでは、出力ドライバが結合された信号線に、ほとんどまたは全く電荷の漏れがない。出力ドライバによって利用される負荷は、適切にサイズが決められた容量素子としてモデル化することができる。したがって、出力ドライバに結合された信号線上の信号の立上り時間を制御しようとするときは、信号線上にある電荷の量を制御する必要がある。これとは逆に、終端されたシステムでは、受信回路が、信号を常時終端させている（例えば、ＶＤＤまたはＶＤＤ／２に）。したがって、出力ドライバによって駆動される信号の立上り時間を制御するためには、切れ目無く該終端に対抗して信号をプルアップしたりプルダウンしたりしなければならない。これは、対抗駆動（ｄｒｉｖｅ−ｆｉｇｈｔ：ドライブ・ファイト）としても知られる。
【０００９】
本発明の特定の実施形態における終端されていないバスの例において、出力ドライバは、複数のあらかじめ充電された容量素子のスイッチングによって構成することができ、複数の容量素子の各容量素子は、出力ドライバに結合された信号線のわずかな容量と、出力ドライバと信号線の結合点で測定される負荷との一部である。切換えられる複数の容量素子の各容量素子は、電圧をある設定された大きさだけ高くするかまたは低くする。信号線と負荷の容量に対する容量素子のサイズによって、すなわち、切換えられる容量素子の総数によって、信号線と負荷の容量が大きくなり、バス上の大きな電圧変化が得られる。
【００１０】
本発明の特定の実施形態による終端された事例において、電圧または電流源を使用して、信号線の他端における終端を打ち消して、信号線上の電圧を増分的に高くしたり低くしたりすることができる。
【００１１】
次に図１を参照すると、本発明の特定の実施形態による電圧制御回路１００の回路図が示される。予備充電回路１０７、１３３および１４７が、対応するトランジスタ素子１２０と容量素子１２５、トランジスタ素子１３５と容量素子１４０、およびトランジスタ素子１５０および容量素子１５５に結合されている。３つの予備充電素子を示したが、電圧制御回路１００は、本発明の精神および範囲から逸脱しない４つ以上の予備充電素子と該予備充電素子に結合されるランジスタ素子と容量素子とを含むことができる。予備充電回路１０７、１３３、・・・、１４７は、対応するデータ１０５、１３０、・・・、１４５を受け取る。予備充電回路１０７、１３３、・・・、１４７は、データ１０５、１３０、・・・、１４５を処理して、予備充電回路１０７をトランジスタ素子１２０と容量素子１２５に結合し、予備充電回路１３３をトランジスタ素子１３５と容量素子１４０に結合し、・・・、予備充電回路１４７をトランジスタ素子１５０と容量素子１５５に結合する信号を生成する。予備充電回路１０７、１３３、・・・、１４７はすべて、対応するアース１１５と電源電圧１１０に結合されており、容量素子１２５、１４０、・・・、１５５は、アース１１５に結合されている。トランジスタ素子１２０は、対応する入力Ｅ０、ＮＥ０に結合されており、トランジスタ素子１３５は、対応する入力Ｅ１、ＮＥ１に結合され、・・・、トランジスタ素子１５０は、対応する入力ＥＮ、ＮＥＮに結合されている。
【００１２】
出力信号１６０は、トランジスタ素子１２０、１３５、・・・、１５０の出力によって決定される。トランジスタ素子１２０、１３５、・・・、１５０の出力は、予備充電回路１０７、１３３、・・・、１４７の対応する出力に従って、Ｅ０、Ｅ１、ＮＥ０およびＮＥ１によって決定される。本発明の特定の実施形態において、容量素子１２５、１４０、・・・、１５５はコンデンサであり、トランジスタ素子１２０、１３５、・・・、１５０はＦＥＴ（電界効果トランジスタ）である。後続の図は、１つまたは複数の時刻において出力信号１６０の値を制御するために、トランジスタ素子１２０、１３５、・・・、１５０をどのようにオン・オフしえるかを示す。この制御により、出力信号１６０の正確な立上り時間を確立することができる。
【００１３】
当業者が、出力信号１６０の正確な立上り時間制御を可能にするために、他の回路構造を使用できることを理解するであろうことに注意されたい。例えば、出力信号１６０を伝えるバスが終端されているときに、分圧器または１つまたは複数のＦＥＴ枝回路部分を使用して電圧増分を提供することができる。出力信号１６０を伝えるバスが終端されていないときは、分圧器またはスイッチング容量性回路を使用して電圧増分を提供することができる。
【００１４】
本発明の特定の実施形態に従って容量素子１２５、１４０、・・・、１５５を切り換えるように動作可能なシステムを示す図１を再び参照すると、容量素子１２５、１４０、・・・、１５５は、出力信号１６０をロー（低）にしようとするときにＧＮＤに充電され、出力信号１６０をハイ（高）にしようとするときにＶＤＤに充電される。容量素子１２５、１４０、・・・、１５５の値は、バス上の受け入れ可能な電圧変化を達成するように設計される。第１の例として、駆動される出力信号１６０(線）と負荷が、合計１０ｐＦの実効容量になり、すべての容量素子１２５、１４０、・・・、１５５がスイッチ・インした合計も１０ｐＦの容量である場合は、電圧をＶＤＤ／２だけ変化させることができるはずであり、すなわち電源電圧の５０％が働いている。この第１の例は、終端されていないバスで有効である。第２の例として、第１の例で提供された容量値が、終端されたバスに使用される場合は、遠端における終端は、容量素子１２５、１４０、・・・、１５５のすべての電荷を「漏出」させることになる。本発明の特定の実施形態において、出力信号１６０が、終端されたバス上にあるとき、容量素子１２５、１４０、・・・、１５５として、電界効果トランジスタ（ＦＥＴ）などの電圧または電流源が使用されることになる。
【００１５】
次に図２を参照すると、本発明の特定の実施形態による第１の立上り時間制御技法２００が示されている。出力信号１６０は、複数の時刻２１０にわたって一定の電圧の大きさだけ増大する。時間ｔ0において、１つまたは複数のトランジスタ素子１２０、１３５、・・・、１５０は、出力信号が第１の値２１５まで増大するように切り換えられる。時間ｔ1において、トランジスタ素子１２０、１３５、・・・、１５０の追加のトランジスタ素子が、出力信号が第２の値２２０まで増大するように切り換えられる。時間ｔ2において、トランジスタ素子１２０、１３５、・・・、１５０の第２の追加のトランジスタ素子が、出力信号が第３の値２２５まで増大するように切り換えられる。時間ｔ3において、トランジスタ素子１２０、１３５、・・・、１５０の第３の追加のトランジスタ素子が、出力信号増加が第４の値２３０まで増大するように切り換えられる。時間ｔ4において、トランジスタ素子１２０、１３５、・・・、１５０の第４の追加のトランジスタ素子が、出力信号が第５の値２３５まで増大するように切り換えられる。本発明の特定の実施形態において、値２１５、２２０、２２５、２３０および２３５は、一定の電圧増分によって関連付けられる。図２の例示的な実施形態において、この一定の電圧増分は、０．２×（供給電圧１１０）である。また、特定の実施形態において、複数の時刻２１０は、ある時間基準に対して等間隔で離間される。
【００１６】
次に図３を参照すると、本発明の特定の実施形態による第２の立上り時間制御技法３００が示される。出力信号１６０は、対応する複数の時刻３１０にわたって可変の電圧量で増分される。時間ｔ0において、トランジスタ素子１２０、１３５、・・・、１５０のうちの１つまたは複数は、出力信号が第１の値３２０まで増大するように切り換えられる。時間ｔ1において、トランジスタ素子１２０、１３５、・・・、１５０の追加のトランジスタ素子が、出力信号が第２の値３２５まで増大するように切り換えられる。時間ｔ2において、トランジスタ素子１２０、１３５、・・・、１５０の第２の追加のトランジスタ素子が、出力信号が第３の値３３０まで増大するように切り換えられる。時間ｔ3において、トランジスタ素子１２０、１３５、・・・、１５０の第３の追加のトランジスタ素子が、出力信号が第４の値３３５に増大するように切り換えられる。時間ｔ4において、トランジスタ素子１２０、１３５、・・・、１５０の第４の追加のトランジスタ素子が、出力信号が第５の値３４０まで増大するように切り換えられる。本発明の特定の実施形態において、値３２０、３２５、３３０、３３５および３４０は、出力信号１６０の対応する可変電圧増分によって関連付けられる。本発明の特定の実施形態において、立上り時間の始まりの電圧増分の量は、複数の時刻３１０のうちの次の時刻における増分量よりも大きく、したがって、電圧増分が前倒しされる。当業者は、本発明の精神および範囲から逸脱することなく出力信号１６０の電圧増分の他の組み合せを使用できることを理解するであろうことに注意されたい。電圧増分の選択の例として、各電圧増分が、その前の電圧増分よりも小さくてもよい。
【００１７】
次に図４を参照すると、本発明の特定の実施形態による第３の立上り時間制御技法４００が示される。出力信号１６０は、対応する複数の時刻４１０にわたって可変の電圧量で増分される。時間ｔ0において、トランジスタ素子１２０、１３５、・・・、１５０の１つまたは複数は、出力信号が第１の値４１５まで増大するように切り換えられる。時間ｔ1において、トランジスタ素子１２０、１３５、・・・、１５０の追加のトランジスタ素子が、出力信号が第２の値４２０まで増大するように切り換えられる。時間ｔ2において、トランジスタ素子１２０、１３５、・・・、１５０の第２の追加のトランジスタ素子が、出力信号が第３の値４２５まで増大するように切り換えられる。時間ｔ3において、トランジスタ素子１２０、１３５、・・・、１５０の第３の追加のトランジスタ素子が、出力信号が第４の値４３０まで増大するように切り換えられる。時間ｔ4において、トランジスタ素子１２０、１３５、・・・、１５０の第４の追加のトランジスタ素子が、出力信号が第５の値４３５まで増大するように切り換えられる。図４の立上り時間制御技法は、時間ｔ0と時間ｔ4における電圧増分が、時間ｔ1、ｔ2またはｔ3における電圧増分よりも小さい点が図２と図３の技法と異なる。
【００１８】
次に図５を参照すると、本発明の特定の実施形態による電圧制御回路のタイミング図５００が示される。システム・クロック５０５は、充電相５１５と駆動相５２０に分割される。充電相５１５の第１の充電相において、複数の容量素子５２５が予備充電される。複数の容量素子５２５が、別個の時刻に予備充電され始めることに注意されたい。駆動相５２０の次の最初の駆動相の間、トランジスタ素子１２０の出力Ｅ０、ＮＥ０  ５３０は、容量素子５２５の第２の容量素子１２５に従って高い値に遷移する。これと同じように、対応するトランジスタ素子１３５、１５０の出力Ｅ１、ＮＥ１  ５３５、およびＥＮ、ＮＥＮ  ５４０は、第２の容量素子１４０とｎ番目の容量素子１５５に従って高い値に遷移する。図５に示したように、複数の時刻５１０で、充電相５１５と駆動相５２０が分離される。本発明の特定の実施形態において、容量素子５３５のｊ番目の容量素子の予備充電の終りと、ｉ番目のトランジスタ素子の信号Ｅｊの立上り時間の始まりの間には一定の遅延がある。図２、図３および図４の立上り時間制御技法によれば、予備充電の量と遅延の量は、複数の電圧増分によって指定の立上り時間の出力１６０が生成されるように、任意の２つのトランジスタ素子およびそれに対応する任意の２つの容量素子に関して異なるように操作可能である。
【００１９】
次に図６を参照すると、本発明の特定の実施形態による複数のプルアップおよび／またはプルダウントランジスタ素子を含む電圧制御回路の回路図６００が示される。複数のトランジスタ素子を、素子６１０、６２０、６３０として表したが、一般に、この３つよりも多いトランジスタ素子があってもよい。複数のトランジスタ素子はそれぞれ、アースやＶDDなどの基準電圧１１５に結合され、また出力信号１６０にも結合されている。複数のプルトランジスタ素子は、対応する複数の入力６４０、６５０、６６０に基づいて、出力信号１６０に切り換えられる。本発明の特定の実施形態において、複数のトランジスタ素子は、ＦＥＴである。本発明の特定の実施形態において、トランジスタ素子は、抵抗器やＦＥＴなどの抵抗素子である。複数のトランジスタ素子を出力信号１６０に切り換えることで、出力信号１６０の立上り時間の正確な制御を可能にするように操作可能である。
【００２０】
図６を再び参照すると、複数のプルアップトランジスタ素子および／または複数のプルダウントランジスタ素子が、駆動している出力信号１６０に許容可能な電圧変化をもたらすために切り換えられるようにサイズが決められる。本発明の特定の実施形態において、出力信号１６０の電圧変化は、出力信号１６０のスルーレートに比例する。複数のプルアップトランジスタ素子と複数のプルダウントランジスタ素子のサイズ決定例として、レシーバチップが出力信号１６０線路の終端で、レシーバチップにおけるＶＤＤへの５０オーム終端抵抗を有し、複数のプルアップトランジスタ素子と複数のプルダウントランジスタ素子がやはり、合計５０オームのインピーダンス（抵抗）になる場合は、電圧制御回路が、すべての複数のプルアップトランジスタ素子と複数のプルダウントランジスタ素子と共にプルダウンするときに、電圧制御回路は、ＶＤＤ／２まで電圧降下をもたらし、これは、基本的に分圧器である。したがって、本発明の特定の実施形態において、出力信号１６０の電圧振幅を大きくするために、電圧制御回路は、レシーバ終端よりも２〜３倍低いインピーダンスである。５０オーム終端の場合、本発明の特定の実施形態において、電圧制御回路は、出力信号１６０を実質的にアース１１５の近くまで有効に引き下げるために２０オームでよい。
【００２１】
次に図７を参照すると、本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の第１のタイミング図７００が示される。複数のプルアップトランジスタ素子７２０（プルアップ  ０、プルアップ  １、プルアップ  ２、・・・、プルアップ  ｎ）と複数のプルダウントランジスタ素子７３０（プルダウン  ０、プルダウン  １、プルダウン  ２、・・・、プルダウン  ｎ）が、複数の時刻７１０にハイになる。次に図８を参照すると、本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の第２のタイミング図８００が示される。複数のプルアップトランジスタ素子８２０と複数のプルダウントランジスタ素子８３０が、複数の時刻８１０にハイになる。次に、図９を参照すること、本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の第３のタイミング図９００が示される。複数のトランジスタ素子９２０と複数のプルダウントランジスタ素子９３０が、複数の時刻９１０にハイになる。次に、図１０を参照すること、本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の第４のタイミング図１０００が示される。複数のプルアップトランジスタ素子１０２０と複数のプルダウントランジスタ素子１０３０が、複数の時刻１０１０にハイになる。
【００２２】
図７、図８、図９および図１０のタイミング図は、出力信号１６０の立上り時間の正確な制御を可能にするために、１つまたは複数のプルアップトランジスタ素子と１つまたは複数のプルダウントランジスタ素子が、どのように出力信号１６０に切り換えられるかを示す。図７、図８、図９および図１０に、いくつかのタイミング・シナリオを示したが、本発明の精神と範囲から逸脱することなく、他のタイミング・シナリオを使用できることに注意されたい。例えば、複数のプルアップトランジスタ素子と複数のプルダウントランジスタ素子が、様々な対応する立上り時間を有することができ、またそれら立上がり時間の対応する開始時間が、相互に不均一に離間していてもよい。
【００２３】
次に図１１を参照すると、本発明の特定の実施形態による出力ドライバ電圧の動的制御回路の大まかなブロック図１１００が示される。バス信号を伝えるバス１１７０が、ドライバ回路１１１０に結合され、かつレシーバ回路１１４０に結合されている。電圧制御素子１１３０は、バス１１７０に結合されており、電圧制御素子１１３０は、バス信号の立上り時間を制御するように動作可能である。制御回路１１２０は、電圧制御素子１１３０に結合されており、本発明の特定の実施形態において、制御回路１１２０は、さらに、ドライバ回路１１１０に結合されている。制御回路１１２０は、電圧制御素子１１３０のどの素子がバス１１７０に切り換えられるかを決定するように動作可能である。電圧制御素子１１３０が、バス１１７０との複数の接続点を有するように動作可能であり、また制御回路１１２０が、電圧制御素子１１３０に複数の制御信号を提供するように動作可能であるので、バス１１７０と電圧制御素子間１１３０の間の第１の結合１１５０と、制御回路１１２０と電圧制御素子１１３０の間の第２の結合１１６０が、実際には、いくつかの接続を表していることに注意されたい。電圧制御素子１１３０と制御回路１１２０が、ドライバ回路１１１０と別のブロックとして表されているが、本発明の範囲に影響を及ぼすことなく必要に応じて、ブロック１１２０および１１３０内に含まれる機能が、ドライバ回路１１１０のドライバ機能と統合されてもよく、分離されてもよく、何らかの組み合わせでもよいことに注意されたい。
【００２４】
本発明を、特定の実施形態と関連して説明したが、以上の説明を鑑みて、多くの代替、修正、置換および変更が、当業者に明らかになることは明らかである。したがって、本発明は、併記の特許請求の範囲に含まれるようなすべての代替、修正および変形を包含するように意図されている。以下に本発明の実施態様の幾つかを例示して本発明の実施の参考に供する。なお、本発明の理解を容易にするため、前記実施形態での関連参照番号を参考のために付した。
【００２５】
（実施態様１）：ドライバ回路（１１１０）に結合されたバス信号（１６０）の立上り時間を制御する構造（１１００）であって、前記ドライバ回路に結合され、前記バス信号を伝えるバス（１１７０）と、前記ドライバ回路と前記バスに結合され、１つまたは複数の時刻においてアース（１１５）を基準とした前記バス信号の電圧を増分または減分するための１つまたは複数の電圧制御素子（１１３０）と、前記１つまたは複数の電圧制御素子に結合され、前記ドライバ回路に対して前記１つまたは複数の電圧制御素子の切り換えを制御して前記バス信号の前記電圧レベルを制御するための制御回路とを備える立上り時間制御構造（１１００）。
【００２６】
（実施態様２）：前記１つまたは複数の電圧制御素子の１つまたは複数を切り換えることによる電圧の増分量が、前記バスのスルーレートに比例することを特徴とする実施態様１に記載の立上り時間制御構造。
【００２７】
（実施態様３）：前記１つまたは複数の電圧制御素子が、１つまたは複数の抵抗素子（１２０、１３５、１５０）と、１つまたは複数の容量素子（１２５、１４０、１５５）と、１つまたは複数のトランジスタ素子（１２０、１３５、１５０）と、１つまたは複数の分圧器とのうちの１つまたは複数を有することを特徴とする実施態様１に記載の立上り時間制御構造。
【００２８】
（実施態様４）：前記１つまたは複数のトランジスタ素子が、１つまたは複数のプルダウン電界効果トランジスタと１つまたは複数のプルアップ電界効果トランジスタであることを特徴とする実施態様３に記載の立上り時間制御構造。
【００２９】
（実施態様５）：前記電圧が、前記対応する１つまたは複数の時刻のそれぞれの時刻において１つまたは複数の一定量だけ増分または減分されることを特徴とする実施態様１に記載の立上り時間制御構造。
【００３０】
（実施態様６）：前記バスが、終端されていることを特徴とする実施態様１に記載の立上り時間制御構造。
【００３１】
（実施態様７）：ドライバ回路（１１１０）のバス信号（１６０）の立上り時間を制御する方法であって、１つまたは複数の電圧制御素子（１１３０）を使用することによって、１つまたは複数の離散した時間に、前記バス信号の電圧レベルをアース（１１５）を基準に適応的に調整する段階を有する立上り時間制御方法。
【００３２】
（実施態様８）：前記電圧レベルが、前記立上り時間がリンギングなしに最小時間になるように調整されることを特徴とする実施態様７に記載の立上り時間制御方法。
【００３３】
（実施態様９）：前記電圧の増分量または減分量が、前記バス信号のオーバシュート量とアンダーシュート量を少なくするように選択され、それにより前記ドライバ回路がより高い周波数で動作できるようになることを特徴とする実施態様７に記載の立上り時間制御方法。
【００３４】
（実施態様１０）：ドライバ回路（１１１０）に結合されたバス信号（１６０）の立上り時間を制御する構造（１１００）であって、前記ドライバ回路に結合されており、前記バス信号を伝えるバス（１１７０）と、前記ドライバ回路に結合されかつ前記バスに結合されており、１つまたは複数の時刻に前記バス信号の電圧レベルをアース（１１５）に対して増分または減分するように動作可能な１つまたは複数の電圧制御素子（１１３０）と、前記ドライバ回路に対する１つまたは複数の電圧制御素子の切り換えを制御するように動作可能な制御回路（１１２０）と、前記１つまたは複数の電圧制御素子を使用することによって、１つまたは複数の離散した時間に、前記バス信号の電圧レベルをアース（１１５）に対して適応的に調整することによって前記立上り時間を制御する手段とを有する立上り時間制御構造（１１００）。
【図面の簡単な説明】
【００３５】
【図１】本発明の特定の実施形態による電圧制御回路の図である。
【図２】本発明の特定の実施形態による第１の立上り時間制御技法を示す図である。
【図３】本発明の特定の実施形態による第２の立上り時間制御技法を示す図である。
【図４】本発明の特定の実施形態による第３の立上り時間制御技法を示す図でる。
【図５】本発明の特定の実施形態による電圧制御回路のタイミング図である。
【図６】本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の回路図である。
【図７】本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の第１のタイミング図である。
【図８】本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の第２のタイミング図である。
【図９】本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の第３のタイミング図である。
【図１０】本発明の特定の実施形態によるプルアップおよびプルダウントランジスタ素子を含む電圧制御回路の第４のタイミング図である。
【図１１】本発明の特定の実施形態による出力ドライバ電圧の動的制御回路の概略ブロック図である。
【符号の説明】
【００３６】
１０７、１３３、・・・、１４７  予備充電回路
１１５  アース
１２０、１３５、・・・、１５０  トランジスタ素子
１２５、１４０、・・・、１５５  容量素子
１６０  バス信号
１１００  構造
１１１０  ドライバ回路
１１２０  制御回路
１１３０  電圧制御素子
１１４０  レシーバ回路
１１７０  バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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