(57)【要約】【課題】誘導負荷状態で、小電流通電状態でもターンオフ時間を短くできるバイポーラ型で自己消弧型の半導体装置を提供すること。【解決手段】活性領域を単位活性領域２に分割し、これらの単位活性領域を大きい活性領域７を構成するグループと小さい活性領域８を構成するグループに分ける。ターンオフ時のコレクタ電流が小さいときには、小さい活性領域８のみ動作させ、ターンオフ時に掃き出されるキャリア量を少なくすることで、誘導負荷状態でのターンオフ時間の短縮化を図る。【選択図】        図１
2004311901.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成される大きさが異なる複数個の活性領域と、該複数個の活性領域の第１主面に一括形成される第１主電極と、各活性領域にそれぞれ形成される制御端子と、前記前記複数個の活性領域の第２主面に形成される第２主電極とを具備し、遮断時の主電流が大きいときは、大きな活性領域の制御端子に送られた制御信号で大きな活性領域を動作させ、該主電流が小さいときは、小さな活性領域の制御端子に送られた制御信号で小さな活性領域を動作させることで、主電流の大きさに応じて動作する活性領域の大きさを変化させることを特徴とする半導体装置。
【請求項２】
半導体基板に形成される複数個の活性領域と、該複数個の活性領域の第１主面に一括形成される第１主電極と、各活性領域にそれぞれ形成される制御端子と、前記前記複数個の活性領域の第２主面に形成される第２主電極とを具備し、遮断時の主電流が大きいときは、各活性領域の制御端子に送られた制御信号で各活性領域を同時に動作させ、該主電流が小さいときは、一部の活性領域の制御端子に送られた制御信号で一部の活性領域を動作させることで、主電流の大きさに応じて動作させる活性領域の大きさを変化させることを特徴とする半導体装置。
【請求項３】
半導体基板に形成される２個の活性領域と、該２個の活性領域の第１主面に一括形成される第１主電極と、第１活性領域に形成される高いゲートしきい値電圧をもつ第１ＭＯＳゲート構造部と、第２活性領域に形成される低いゲートしきい値電圧をもつ第２ＭＯＳゲート構造部と、該第１ＭＯＳゲート構造部と第２ＭＯＳゲート構造部とを接続して形成する共通の制御端子と、前記２個の活性領域の第２主面に形成される第２主電極とを具備し、遮断時の主電流が大きいときは、前記第１ＭＯＳゲート構造部のしきい値電圧より高いゲート電圧を前記制御端子に印加して第１および第２活性領域を同時に動作させ、該主電流が小さいときは、前記第１ＭＯＳゲート構造部のしきい値電圧より低く、前記第２ＭＯＳゲート構造部のしきい値電圧より高いゲート電圧を前記制御端子に印加して第２活性領域を動作させることで、主電流の大きさに応じて動作させる活性領域の大きさを変化させることを特徴とする半導体装置。
【請求項４】
半導体基板に形成される第１番目から第ｎ番目のｎ個の活性領域と、該ｎ個の活性領域の第１主面側に一括形成される第１主電極と、第１番目の活性領域に形成される最大電圧である第１番目のゲートしきい値電圧をもつ第１ＭＯＳゲート構造部と、第ｎ番目の活性領域に形成される最小電圧である第ｎ番目のゲートしきい値電圧をもつ第ｎＭＯＳゲート構造部と、その中間の第ｍ番目の活性領域に形成される中間の電圧である第ｍ番目のゲートしきい値電圧をもつ第ｍＭＯＳゲート構造部と、前記第１ＭＯＳゲート構造部から第ｎＭＯＳゲート構造部と接続する共通の制御端子と、前記ｎ個の活性領域の第２主面側に形成される第２主電極とを具備し、遮断時の主電流が大きいときは、第１番目のゲートしきい値電圧より高いゲート電圧を前記制御端子に印加して第１から第ｎ番目の活性領域を同時に動作させ、前記主電流が小さいときは、第ｎ番目のゲートしきい値電圧と該ゲートしきい値電圧より次に高い第ｎ−１番目のゲートしきい値電圧の間の大きさのゲート電圧を前記制御端子に印加して、第ｎ番目の活性領域を動作させ、前記主電流が中間の大きさでｍ番目の場合は、第ｍ番目のゲートしきい値電圧と該ゲートしきい値電圧より次に高い第ｍ−１番目のゲートしきい値電圧の間の大きさのゲート電圧を前記制御端子に印加して、第ｍ番目から第ｎ番目の活性領域を動作させることで、主電流の大きさに応じて動作する活性領域の大きさを変化させることで、主電流の大きさに応じて動作させる活性領域の大きさを変化させることを特徴とする半導体装置。
【請求項５】
前記半導体装置が、バイポーラ型の自己消弧半導体装置であることを特徴とする１〜４のいずれか一項に記載の型半導体装置。
【請求項６】
前記バイポーラ型の自己消弧型半導体装置が、バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタ、ゲートターンオフサイリスタおよびＭＯＳサイリスタのいずれか一つであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
複数個のバイポーラ型の自己消弧型半導体チップが並列接続されて同一パッケージに収納された半導体装置において、各チップに形成される制御端子に個別の制御信号を送り、遮断時の主電流の大きさに応じて動作させるチップ数を切替え、該主電流が大きいときは、動作させるチップ数を多くし、該主電流が小さいときは、動作させるチップ数を少なくすることを特徴とする半導体装置。
【請求項８】
前記バイポーラ型の自己消弧型半導体チップが、バイポーラトランジスタチップ、絶縁ゲート型バイポーラトランジスタチップ、ゲートターンオフサイリスタチップおよびＭＯＳサイリスタチップのいずれか一つであることを特徴とする請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置などに使用されるバイポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのバイポーラモードで動作するバイポーラ型で自己消弧型の半導体装置に関する。
【０００２】
【従来の技術】
ゲートアレイに用いられるＭＯＳＦＥＴにおいて、通常、信号用の比較的小電流を流すベーシックセルと、出力部に用いられる大きな電流を流すベーシックセルとを別々に形成している。そのため、ゲートアレイにおけるベーシックセルの使用率の低下と回路設計の自由度の低下を招いていた。これを解決するために、ベーシックセルを構成するＭＯＳＦＥＴにおいて、複数個にゲート電極を分割し、個別電極に選択的に電圧を印加することで、チャネル長を変更し複数種類の動作状態を有するようにすることで、ゲートアレイにおけるベーシックセルの使用率の向上と回路設計の自由度の確保がなされていることが知られている（特許文献１参照）。
【０００３】
また、過電流保護機能を内蔵したＭＯＳＦＥＴにおいて、被検出ＭＯＳＦＥＴのゲート電極をゲート幅方向（チャネル長と直角方向）に幾つか分割し、分割されたゲート電極の電位をしきい値以下に低下させる駆動素子を設け、過電流レベルで順次分割されたゲート電極の電位をしきい値以下にすることでドレイン電流を絞り込み過電流保護することが知られている（特許文献２参照）。
また、ＭＯＳ構造のゲートを持つ半導体素子をチップに複数個形成し、各素子に形成されたゲートに時間差をつけたゲート信号を与えてオン領域を次第に増減させ、ターンオン・ターンオフ時のコレクタ電流、コレクタ・エミッタ間電圧の時間的変化率を緩和して、ターンオン時の電流波形の立ち上がりに生じる定格を超えるほどのピークや振動、ターンオフ時の電圧波形の立ち上がりに生じる定格を超えるほどのピークや振動を抑え、半導体装置の誤動作や破壊を防ぐことが知られている（特許文献３参照）。
【０００４】
また、近年、パワー半導体デバイスは、大容量化が進み、電流容量が数１００Ａ〜数１０００Ａ程度のデバイスが発表されている。一般的に、１つのパワー半導体デバイスは、パワー半導体デバイスの基本構造となる基本セルが島状に複数個あるいはストライプ状に複数本繰り返し配置される構造となっており、大容量化はチップサイズを大きくしたりチップを複数個並列に接続することで対応している。
電力変換装置に適用されるパワー半導体デバイスには、サイリスタなどのターンオフ能力を持たない非自己消弧型デバイスとトランジスタなどのターンオフ能力を持つ自己消弧型デバイスに大別される。非自己消弧型デバイスは主電流を遮断するために転流回路が必要になることと、動作周波数が低いことから、インバータ回路などの電力変換装置では、通常、自己消弧型デバイスが用いられる。この自己消弧型デバイスで代表的なバイポーラ型デバイスとしては、バイポーラトランジスタ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）、ＧＴＯサイリスタ（ゲートターンオフサイリスタ）およびＭＯＳサイリスタなどがある。また、ユニポーラ型デバイスとしてはＭＯＳＦＥＴがある。
【０００５】
バイポーラ型の自己消弧型半導体デバイスではオン状態とオフ状態は、制御電極に電流あるいは電圧を与えることで、半導体内部のキャリアの量を増減させて実現される。半導体内部のキャリアの量が多い状態ではオン状態となり、少ない（ほとんど無い）状態ではオフ状態となる。尚、キャリアの量は半導体基板のドナーあるいはアクセプタ濃度と蓄積キャリアの量の和である。
オン状態からオフ状態の移行する期間がターンオフ時間であり、半導体内部に蓄積した過剰キャリアが掃き出される期間（排出される期間）である。
バイポーラ型の自己消弧型半導体デバイスがターンオフする場合、半導体内部に蓄積した過剰キャリアの排出と消滅に時間がかかるため、制御電極へのオフ信号入力からターンオフ完了までにタイムラグを生じる。このタイムラグがターンオフ時間である。
【０００６】
このバイポーラ型の自己消弧型半導体デバイスに蓄積する過剰キャリアの量は導通面積が一定の場合には、通電電流依存性が小さく、大きな電流を流した場合に対して小さい電流を流した場合に蓄積する過剰キャリアの量は、その通電電流の比率では小さくならず、比較的大きな値となる。一方、この蓄積する過剰キャリアの量は通電面積（動作している活性領域の面積）に対しては比例する。
バイポーラ型の自己消弧型半導体デバイスを誘導負荷状態で、小電流状態で動作させた場合、前記のように、比較的多くの蓄積キャリアが半導体内部に存在し、この過剰キャリアが誘導負荷を通して小さな電流となって徐々に外部へ排出されるために、過剰キャリアの排出には時間がかかり、ターンオフ時間が長くなる。
【０００７】
図５は、従来のＩＧＢＴチップの要部平面図であり、同図（ａ）は活性領域が分割されていない場合、同図（ｂ）は活性領域が分割されている場合の図である。ＩＧＢＴチップ５１、６１の大きさはいずれも２１．５ｍｍ□である。
同図（ａ）において、図示しないゲート電極は活性領域４２同一の大きさで活性領域４２上に形成され、ゲートパッド５３と接続部５４で接続されている。
同図（ｂ）において、活性領域６６は１６個の単位活性領域６２に分割されて、各単位活性領域６２の大きさは約２ｍｍ×約８ｍｍである。また、図示しないゲート電極は単位活性領域６２に合わせて１６個に分割されて形成され、各単位活性領域６２上に形成された図示しないゲート電極は接触部６３でゲートランナー６４と接続し、このゲートランナー６４はゲートパッド６５に接続する。
【０００８】
図６は、誘導負荷状態におけるＩＧＢＴにターンオフ波形を示す図で、同図（ａ）はコレクタ電流が１２５Ａの場合、同図（ｂ）はコレクタ電流が６．２Ａの場合の図である。これは、図５（ｂ）のＩＧＢＴチップ６１を収納した４．５ｋＶ級のＩＧＢＴのターンオフ波形である。図中のＶｂｕｓ  は到達電圧、Ｒｇは外部に接続するゲート抵抗、Ｔｊは接合温度、Ｉｃはコレクタ電流、ＶＣＥはコレクタ電圧、ＶＧＥはゲート電圧である。
コレクタ電流が１２５Ａの場合のターンオフタイムは２．５μｓであるのに対して、コレクタ電流が６．２Ａの場合のターンオフタイムは６μｓと大幅に長くなる。このターンオフ波形は図５（ａ）のチップの場合も同じである。また小電流でのターンオフ時間が長くなる要因は前記した通りである。
【０００９】
【特許文献１】
特開平９−２６０６６０号公報
【特許文献２】
特許第３１２６５４０号公報
【特許文献３】
特開平８−３２０６４号公報
【００１０】
【発明が解決しようとする課題】
インバータなどの電力変換装置では、上下アームが短絡しないようにするために、デッドタイムを設ける。このデットタイムは、上アームのデバイスがオフしてから下アームのデバイスがオンするまでの期間（または、下アームのデバイスがオフしてから上アームのデバイスがオンするまでの期間）のことであり、前記のターンオフ時間に若干の余裕時間を加えて設定される。そのためターンオフ時間が長くなると、デバイスの導通期間に対して休止期間の割合が大きくなる。特に、高周波動作ではこの割合が大きくなり、インバータの出力の高周波化を図る上で、また高調波成分の少ない正弦波を得る上で障害となる。
【００１１】
この発明の目的は、前記の課題を解決して、誘導負荷状態で、小電流通電状態でもターンオフ時間を短くできるバイポーラ型で自己消弧型の半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
前記の目的を達成するために、半導体基板に形成される大きさが異なる複数個の活性領域と、該複数個の活性領域の第１主面に一括形成される第１主電極と、各活性領域にそれぞれ形成される制御端子と、前記前記複数個の活性領域の第２主面に形成される第２主電極とを具備する構成とし、遮断時の主電流が大きいときは、大きな活性領域の制御端子に送られた制御信号で大きな活性領域を動作させ、該主電流が小さいときは、小さな活性領域の制御端子に送られた制御信号で小さな活性領域を動作させることで、主電流の大きさに応じて動作する活性領域の大きさを変化させる。
【００１３】
また、半導体基板に形成される複数個の活性領域と、該複数個の活性領域の第１主面に一括形成される第１主電極と、各活性領域にそれぞれ形成される制御端子と、前記前記複数個の活性領域の第２主面に形成される第２主電極とを具備する構成とし、遮断時の主電流が大きいときは、各活性領域の制御端子に送られた制御信号で各活性領域を同時に動作させ、該主電流が小さいときは、一部の活性領域の制御端子に送られた制御信号で一部の活性領域を動作させることで、主電流の大きさに応じて動作させる活性領域の大きさを変化させる。
また、半導体基板に形成される２個の活性領域と、該２個の活性領域の第１主面に一括形成される第１主電極と、第１活性領域に形成される高いゲートしきい値電圧をもつ第１ＭＯＳゲート構造部と、第２活性領域に形成される低いゲートしきい値電圧をもつ第２ＭＯＳゲート構造部と、該第１ＭＯＳゲート構造部と第２ＭＯＳゲート構造部を接続して形成する共通の制御端子と、前記２個の活性領域の第２主面に形成される第２主電極とを具備する構成とし、遮断時の主電流が大きいときは、高いしきい値電圧より高いゲート電圧を前記制御端子に印加して第１および第２活性領域を同時に動作させ、該主電流が小さいときは、低いゲートしきい値電圧と高いゲートしきい値電圧の中間のゲート電圧を前記制御端子に印加して第２活性領域を動作させることで、主電流の大きさに応じて動作させる活性領域の大きさを変化させる。
【００１４】
また、半導体基板に形成される第１番目から第ｎ番目のｎ個の活性領域と、該ｎ個の活性領域の第１主面側に一括形成される第１主電極と、第１番目の活性領域に形成される最大電圧である第１番目のゲートしきい値電圧をもつ第１ＭＯＳゲート構造部と、第ｎ番目の活性領域に形成される最小電圧である第ｎ番目のゲートしきい値電圧をもつ第ｎＭＯＳゲート構造部と、その中間の第ｍ番目の活性領域に形成される中間の電圧である第ｍ番目のゲートしきい値電圧をもつ第ｍＭＯＳゲート構造部と、前記第１ＭＯＳゲート構造部から第ｎＭＯＳゲート構造部と接続する共通の制御端子と、前記ｎ個の活性領域の第２主面側に形成される第２主電極とを具備する構成とし、遮断時の主電流が大きいときは、第１番目のゲートしきい値電圧より高いゲート電圧を前記制御端子に印加して第１から第ｎ番目の活性領域を同時に動作させ、前記主電流が小さいときは、第ｎ番目のゲートしきい値電圧と該ゲートしきい値電圧より次に高い第ｎ−１番目のゲートしきい値電圧の間の大きさのゲート電圧を前記制御端子に印加して、第ｎ番目の活性領域を動作させ、前記主電流が中間の大きさでｍ番目の場合は、第ｍ番目のゲートしきい値電圧と該ゲートしきい値電圧より次に高い第ｍ−１番目のゲートしきい値電圧の間の大きさのゲート電圧を前記制御端子に印加して、第ｍ番目から第ｎ番目の活性領域を動作させることで、主電流の大きさに応じて動作する活性領域の大きさを変化させることで、主電流の大きさに応じて動作させる活性領域の大きさを変化させる。
【００１５】
また、前記半導体装置が、バイポーラ型の自己消弧半導体装置であるとよい。
また、前記バイポーラ型の自己消弧型半導体装置が、バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタ、ゲートターンオフサイリスタおよびＭＯＳサイリスタのいずれか一つであるとよい。
また、複数個のバイポーラ型の自己消弧型半導体チップが並列接続されて同一パッケージに収納された半導体装置において、各チップに形成される制御端子に個別の制御信号を送り、遮断時の主電流の大きさに応じて動作させるチップ数を切替え、該主電流が大きいときは、動作させるチップ数を多くし、該主電流が小さいときは、動作させるチップ数を少なくする。
【００１６】
また、前記バイポーラ型の自己消弧型半導体チップが、バイポーラトランジスタチップ、絶縁ゲート型バイポーラトランジスタチップ、ゲートターンオフサイリスタチップおよびＭＯＳサイリスタチップのいずれか一つであるとよい。
〔作用〕
デバイスの活性領域を分割し、分割した活性領域を個別に制御する。ターンオフ時の主電流が小さい場合、動作する活性領域面積を小さくすれば、蓄積しているキャリアの量が小さくなり、ターンオフの際に掃き出す必要のあるキャリア量を少なくできる。その結果、主電流が小電流の場合でもターンオフ時間を短くすることができる。
【００１７】
【発明の実施の形態】
〔実施例１〕
図１は、この発明の第１実施例の半導体装置の要部平面図である。この図は、ＩＧＢＴのチップの平面図であり、このチップを複数個平型パッケージに収納すると加圧接触型の平型ＩＧＢＴとなる。
ＩＧＢＴチップ１の大きさは２１．５ｍｍ□であり、単位活性領域２は多数のセルで構成され、各セルの構造は、図示しないが、良く知られている単位エミッタ領域、単位ゲート電極、単位ウエル領域、単位ドリフト領域および単位コレクタ領域で構成される。つまり、セルとはＩＧＢＴを１個のウエル領域（単位ウエル領域）で半導体基板の方向に分割した領域をいう。このセルが多数集合して１個の単位活性領域を形成する。さらに、この単位活性領域が１個または複数個集まって動作する活性領域となる。また、活性領域のエミッタ領域上にはエミッタ電極、コレクタ領域上にはコレクタ電極が形成される。
【００１８】
図１では、活性領域は１６個の単位活性領域２で構成され、各単位活性領域２の大きさは２ｍｍ×８ｍｍ程度である。１５個の単位活性領域２で大きな活性領域７を構成し、１個の単位活性領域２で小さな活性領域８を構成する。１５個の各単位活性領域２の上部に形成される図示しないポリシリコンのゲート電極は接続部３でアルミニウムのゲートランナー４と接続し、このゲートランナー４はアルミニウムのゲートパッド５（制御端子）と接続する。また、残る１個の単位活性領域２の上部に形成される図示しないゲート電極は接続部３でアルミニウムのゲートパッド６（制御端子）と接続し、ゲートパッド６はゲートパッド５と電気的には絶縁されている。また、大きな活性領域７上と小さな活性領域８上に図示しない共通のエミッタ電極がアルミニウムで形成される。
【００１９】
図２は、誘導負荷状態におけるＩＧＢＴのターンオフ波形を示す図で、同図（ａ）はコレクタ電流が１２５Ａの場合、同図（ｂ）はコレクタ電流が６．２Ａの場合の図である。これは、図１のＩＧＢＴチップ１を収納した４．５ｋＶ級のＩＧＢＴのターンオフ波形である。前記したように、図中のＶｂｕｓ  は到達電圧、Ｒｇは外部に接続するゲート抵抗、Ｔｊは接合温度、Ｉｃはコレクタ電流、ＶＣＥはコレクタ電圧、ＶＧＥはゲート電圧である。
コレクタ電流が６．２Ａの場合は、ゲートパッド６のみにゲート電圧を印加して小さな活性領域８（１個の単位活性領域２）を動作させる。コレクタ電流が１２５Ａの場合は、ゲートパッド５とゲートパッド６の双方に同時にゲート電圧を印加して、１６個全ての単位活性領域２（大きな活性領域７と小さな活性領域８）を同時に動作させる。
【００２０】
コレクタ電流が１２５Ａの場合は、動作する活性領域７、８は１６個の単位活性領域２であり、その面積は従来のＩＧＢＴと同一であるため、ターンオフ時に掃き出されるキャリア量も従来のＩＧＢＴと同一になり、ターンオフ波形は同じになる。従って、ターンオフ時間も従来のＩＧＢＴと同じであり２．５μｓとなる。尚、ゲートパッド５のみの動作させた場合、大きな活性領域７（１５個の単位活性領域２）が動作し、動作する活性領域の面積が１６個の場合とほぼ同じためにターンオフ時間は殆ど変わらない。勿論、ゲートパッド５のみにゲート電圧を印加して１５個の単位活性領域２を動作させても、動作する活性領域の面積が１／１６減少するだけであるのでターンオフ時間はほとんど変わらない。
【００２１】
一方、６．２Ａのターンオフの場合は、ゲートパッド６のみにゲート電圧を印加し、小さな活性領域８（１個の単位活性領域２）を動作させるために、動作面積が小さくなり、ターンオフ時に掃き出されるキャリア量が従来のＩＧＢＴより大幅に少なくなる。従って、ターンオフ時間は３．５μｓと従来のＩＧＢＴの半分程度に短縮される。
このように、コレクタ電流が小さい場合に、動作させる活性領域の面積を小さくし、ターンオフ時に掃き出されるキャリア量を少なくすることで、ターンオフ時間の短縮を図ることができる。
【００２２】
前記したことは、バイポーラトランジスタやＧＴＯサイリスタ、ＭＯＳ（電圧駆動）型サイリスタなどのバイポーラ型の自己消弧半導体装置の場合は同様の効果が得られる。尚、本例において、大小２つの活性領域の比を単位活性領域の数で１６：１としたが、小さな活性領域の面積では必要な電流容量に応じて、適宜変更すればよく、単位活性領域の使用個数を変更してもよい。
〔実施例２〕
図３は、この発明の第２実施例の半導体装置の要部平面図である。これは複数個のＩＧＢＴチップ１１を並列接続して使用するＩＧＢＴモジュール１０に適用した場合である。
【００２３】
絶縁基板１８上に形成した銅パターン１９上にＩＧＢＴチップ１１を固着し、銅パターン２０上にダイオードチップ１４を固着する。銅パターン１９とダイオードチップ１４のカソード電極１５をボッディングワイヤで接続し、銅パターン２０とＩＧＢＴチップ１１のエミッタ電極１２をボンディングワイヤ１６で接続する。銅パターン１９と絶縁膜２１で絶縁された制御外部導出端子２２と３個のＩＧＢＴチップ１１のゲートパッド１３とボンディングワイヤ１７で接続し、制御外部導出端子２３と１個のＩＧＢＴチップ１１とボンディングワイヤ１７で接続する。このように複数個のＩＧＢＴチップとダイオードチップ１４が固着した絶縁基板１８を図示しない樹脂パッケージに収納してＩＧＢＴモジュール１０を形成する。
【００２４】
前記したように、同じ動作面積を持つ４個のＩＧＢＴチップ１１を使用し、うち１個のＩＧＢＴチップのみ個別に制御可能な構成し、ターンオフする電流が小さい場合は、制御外部導出端子２３と接続する１個のＩＧＢＴのゲートパッド１３にゲート電圧を印加して１個のＩＧＢＴチップ１１を動作させる。
ターンオフする電流が大きい通常電流の場合は制御外部導出端子２２、２１の両方と接続する４個のＩＧＢＴチップ１１のゲートパッド１３にゲート電圧を印加して４個のＩＧＢＴチップ１１を動作させるか、外部導出端子２２に接続する３個のＩＧＢＴチップ１１のゲートパッド１３にゲート電圧を印加して３個のＩＧＢＴチップ１１を動作させる。
【００２５】
このように、ターンオフ時のコレクタ電流が小さい場合に、動作させるＩＧＢＴチップ１１の個数を減じて、動作面積を小さくすることで、ターンオフ時間を短縮できることは第１実施例と同じである。
また、ここでは同一面積のＩＧＢＴチップで構成したが、面積の異なるＩＧＢＴチップで構成しても構わない。また、モジュールでなく、平型パッケージにＩＧＢＴチップを収納して平型ＩＧＢＴとしても構わない。
また、ＩＧＢＴチップの代わりに、パワーバイポーラトランジスタチップ、ＧＴＯサイリスタチップおよびＭＯＳサイリスタチップなどのバイポーラ型の自己消弧型半導体チップを収納しても同様の効果が得られることは勿論である。
〔実施例３〕
図４は、この発明の第３実施例の半導体装置の要部平面図である。図１と同様に活性領域を１６個の単位活性領域３２に分割し、１５個の単位活性領域３２で構成される大きな活性領域３７のゲートしきい値電圧を高くし、１個の単位活性領域３２で構成される小さな活性領域３８のゲートしきい値電圧を低くする。
【００２６】
ゲートしきい値電圧の調整法としてはゲート絶縁膜の膜厚を変える場合、チャネル形成部の不純物濃度を変える場合など種々あるが、ここではゲート絶縁膜の膜厚を厚くして高いしきい値電圧にし、薄くして低いしきい値電圧にした。
ＩＧＢＴチップ３１を動作させるとき、ゲートパッド３５に印加されるゲート電圧を高いゲートしきい値電圧と低いゲートしきい値の間に設定することで、ゲートしきい値の低い小さな活性領域３８のみ動作させ、ゲート電圧を高いゲートしきい値電圧より高く設定することで大きな活性領域３７と小さな活性領域３８を同時に動作させる。
【００２７】
ターンオフ時のコレクタ電流が小さい場合は前者のゲート電圧に設定し、ターンオフ時のコレクタ電流が大きい場合には、後者のゲート電圧に設定することで、第１実施例と同様の効果を得ることができる。
尚、この実施例では、ゲートしきい値電圧を２レベルに設定したが、さらにレベル数を増やして、コレクタ電流が小さくなるにつれて、順次動作する活性領域を減じても同様の効果が得られることは勿論である。また、図中の３３は接続部、３４はゲートランナーである。
上記の各実施例において、ターンオフ時のコレクタ電流の大小によってゲート信号を変更しているが、例えば、直前２回のターンオフ時のピーク電流を検出し、電流が減少する傾向を確認し、次回のターンオン時の所定の小さな活性領域のみターンオンさせるべくゲート信号を切り換えるとよい。
【００２８】
【発明の効果】
この発明によれば、ターンオフ時のコレクタ電流が大きい場合は、半導体装置の動作する活性領域の面積を大きくし、小さい場合は、動作する活性領域の面積を小さくすることで、コレクタ電流が小さい場合の誘導負荷状態でのターンオフ時間を大幅に短縮することができる。
この半導体装置をインバータなどの電力変換装置に使用することで、誘導負荷状態で微小な負荷電流状態でのデットタイムを短縮化できて、変換装置の動作周波数の高周波化と出力波形の高調波の少ない正弦波化を図ることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置の要部平面図
【図２】誘導負荷状態におけるＩＧＢＴのターンオフ波形を示す図で、（ａ）はコレクタ電流が１２５Ａの場合、（ｂ）はコレクタ電流が６．２Ａの場合の図
【図３】この発明の第２実施例の半導体装置の要部平面図
【図４】この発明の第３実施例の半導体装置の要部平面図
【図５】従来のＩＧＢＴチップの要部平面図であり、（ａ）は活性領域が分割されていない場合、（ｂ）は活性領域が分割されている場合の図
【図６】誘導負荷状態におけるＩＧＢＴにターンオフ波形を示す図で、（ａ）はコレクタ電流が１２５Ａの場合、（ｂ）はコレクタ電流が６．２Ａの場合の図
【符号の説明】
１、１１、３１  ＩＧＢＴチップ
２、３２  単位活性領域
３、３３  接続部
４、３４  ゲートランナー
５、６、３５  ゲートパッド
７、３７  大きい活性領域
８、３８  小さい活性領域
１０    ＩＧＢＴモジュール
１２    エミッタ電極
１３    ゲートパッド
１４    ダイオードチップ
１５    カソード電極
１６、１７  ボンディングワイヤ
１８    絶縁基板
１９、２０  銅パターン
２１    絶縁膜
２２、２３  制御外部導出端子
【図１】
2004311901.tif 000003
【図２】
2004311901.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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