(57)【要約】【課題】フィルタ特性が低下することを防止しつつ、焦電を解消できる弾性表面波デバイス及びその製造方法を提供する。【解決手段】圧電基板１１の導電率γが１０−１２オーダよりも小さくなると、発生電圧Ｅが絶縁破壊電圧Ｅ０を超え、金属パターンでの焦電が発生する。従って本発明では、圧電基板１１の導電率γを小さくとも１０−１２以上とする。但し、圧電基板１１の導電率γを大きくしすぎた場合、入力信号のロスが増大し、フィルタ特性が劣化してしまう。そこで本発明では、導電率γの上限を１０−６とする。これにより、放電される電荷を最小限に押さえることができ、フィルタ特性の劣化を抑制することができる。【選択図】          図４
2004364041.tif 000002
【特許請求の範囲】
【請求項１】
櫛形電極と該櫛形電極に配線パターンを介して接続された第１の電極パッドとが形成された圧電基板を有する弾性表面波デバイスにおいて、
前記第１の電極パッドのうち少なくとも１つがグランドパターンと接続されておらず、
前記圧電基板の導電率が１０−１２／Ω・ｃｍ以上であって１０−６／Ω・ｃｍ以下であることを特徴とする弾性表面波デバイス。
【請求項２】
前記圧電基板はリチウムタンタレート又はリチウムナイオベートを主成分とした基板であることを特徴とする請求項１記載の弾性表面波デバイス。
【請求項３】
前記第１の電極パッドと接続される第２の電極パッドが形成された基板を有し、
前記圧電基板は少なくとも前記櫛形電極を取り囲むように形成された第１の層を有し、
前記基板は前記櫛形電極と対応する領域に形成された第２の層を有し、
前記圧電基板と前記基板とが前記第１及び第２の層を接合することで貼り合わされていることを特徴とする請求項１記載の弾性表面波デバイス。
【請求項４】
前記第１及び第２の層は、前記第１及び第２の電極パッドを形成する金属材料と同一の材料で形成されていることを特徴とする請求項３記載の弾性表面波デバイス。
【請求項５】
前記第１及び第２の層の接合面に表面活性化処理が施されていることを特徴とする請求項３記載の弾性表面波デバイス。
【請求項６】
グランドパターンと接続されていない第１の電極パッドを含む金属パターンが形成された圧電基板を有する弾性表面波デバイスの製造方法において、
前記金属パターンは前記櫛形電極を取り囲む第１の層を含み、
導電率が１０−１２／Ω・ｃｍ以上であって１０−６／Ω・ｃｍ以下である前記圧電基板上に前記金属パターンを形成する第１の工程と、
前記第１の電極パッドと位置合わせされた第２の電極パッドと、前記第１の層と対応する領域に形成された第２の層とが形成された基板を、前記第１及び第２の層を接合することで前記圧電基板に貼り合わせる第２の工程と
を有することを特徴とする弾性表面波デバイスの製造方法。
【請求項７】
前記圧電基板はリチウムタンタレート又はリチウムナイオベートであることを特徴とする請求項６記載の弾性表面波デバイスの製造方法。
【請求項８】
前記第１及び第２の層の接合面に表面活性化処理を施す第３の工程を有し、
前記第２の工程は、前記第３の工程で表面活性化された前記第１及び第２の層を接合することを特徴とする請求項６記載の弾性表面波デバイス。
【請求項９】
前記第１及び第２の層は前記電極パッドと同一の金属材料で形成されていることを特徴とする請求項６記載の弾性表面波デバイスの製造方法。
【請求項１０】
前記圧電基板及び前記基板は多面取り構造を有する基板であり、
前記第２の工程で貼り合わせた前記圧電基板と前記基板とを個々に個片化する第３の工程を有することを特徴とする請求項６記載の弾性表面波デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、弾性表面波デバイス及びその製造方法に関し、特に弾性表面波素子が封止された構成を有する弾性表面波デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
従来、電子機器の小型化及び高性能化に伴い、これに搭載された電子部品にも小型化及び高性能化が要求されている。特に、電波を送信又は受信する電子機器におけるフィルタ，遅延線，発振器等の電子部品として使用される弾性表面波（Ｓｕｒｆａｃｅ  Ａｃｏｕｓｔｉｃ  Ｗａｖｅ：以下、ＳＡＷと略す）デバイスは、不要な信号を抑圧する目的で広く携帯電話機等における高周波（ＲＦ）部に使用されているが、携帯電話機等の急速な小型化及び高性能化に伴い、パッケージを含めて全体的な小型化及び高性能化が要求されている。加えて、ＳＡＷデバイスの用途の拡大からその需要が急速に増加したことに伴い、製造コストの削減も重要な要素となってきた。
【０００３】
ここで、従来技術によるＳＡＷデバイスを用いて作製したフィルタ装置（ＳＡＷフィルタ１００）の構成を図１を用いて説明する（例えば特許文献１における特に図４参照）。尚、図１において、（ａ）はＳＡＷフィルタ１００の構成を示す斜視図であり、（ｂ）は（ａ）のＦ−Ｆ断面図である。
【０００４】
図１（ａ）に示すように、ＳＡＷフィルタ１００は、セラミックス製のパッケージ１０２と、パッケージ１０２の内部に形成されたキャビティ１０９の開口部を封止する金属キャップ１０３と、キャビティ１０９内に実装されるＳＡＷ素子１１０とを有して構成される。また、図１（ｂ）に示すように、パッケージ１０２は例えば３つの基板（１０２ａ，１０２ｂ，１０２ｃ）を貼り合わせた３層構造をなしており、それぞれを跨がって電極パッド１０５，配線パターン１０６及びフットパターン１０７が形成されている。ＳＡＷ素子１１０はキャビティ１０９底部に櫛型（櫛歯型）電極、いわゆるインタディジタルトランスジューサ（ＩｎｔｅｒＤｉｇｉｔａｌ  Ｔｒａｎｓｄｕｃｅｒ：以下、ＩＤＴという）を圧電性素子基板（以下、圧電基板という）１１１上の第１の主面（これを上面という）上に有し、この面と反対側の第２の主面がキャビティ１０９の底面に固着される。即ち、ＳＡＷ素子１１０はキャビティ１０９内にフェイスアップ状態で実装される。ＳＡＷ素子１１０に形成された電極パッド１１４は、キャビティ１０９内部に露出した配線パターン１０５と金属ワイヤ１０８を介して電気的に接続される。即ち、ＳＡＷ素子１１０はパッケージ１０２にワイヤボンディングされて接続される。金属キャップ１０３ははんだや樹脂等の接合材料（ワッシャ１０４）でパッケージ１０１上面に固着されることで、キャビティ１０９を気密性よく封止する。
【０００５】
また、このようなＳＡＷフィルタにフェイスダウン状態のフリップチップ実装を採用することで、デバイスを小型化することができる（例えば特許文献２参照）。図２に、このようなＳＡＷフィルタ２００の構成を示す。尚、図２において、（ａ）はＳＡＷフィルタ２００に実装されるＳＡＷ素子２１０の構成を示す斜視図であり、（ｂ）はＳＡＷフィルタ２００の断面図（但し、図１（ａ）におけるＦ−Ｆ断面に相当）である。
【０００６】
図２（ａ）に示すように、ＳＡＷ素子２１０は圧電基板２１１をベース基板として作製されている。圧電基板２１１の第１の主面（上面）にはＩＤＴ２１３と電極パッド２１４とが形成されており、これらが配線パターンを介して電気的に接続されている。また、図２（ｂ）に示すように、パッケージ２０２内部に形成されたキャビティ２０９の底面（ダイアタッチ面）には、ＳＡＷ素子２１０における電極パッド２１４と位置合わせされた電極パッド２０５が形成されている。ＳＡＷ素子２１０は、このダイアタッチ面にＩＤＴ２１３及び電極パターン２１４が形成された面を向けた状態（フェイスダウン状態）でフリップチップ実装される。この際、電極パッド２１４と電極パッド２０５とが金属バンプ２０８によりボンディングされることで、両者が電気的及び機械的に接続される。電極パッド２０５はパッケージ２０２の底基板を貫通して設けられたビア配線２０６を介してパッケージ２０２裏面に形成されたフットパターン２０７に電気的に接続されており、このフットパターン２０７から信号が入出力され、且つ所定の電極パッドが接地される。パッケージ２０２の開口部はワッシャ２０４を用いて金属キャップ２０３が接着され、これによりキャビティ２０９が気密性よく封止される。
【０００７】
また、以上のような構成のＳＡＷフィルタ（１００又は２００）を用いて作製したデュプレクサの構成を図３に示す。尚、図３では、図１に示すＳＡＷフィルタ１００と同様な構成を用いた。また、（ａ）は、デュプレクサ３００の断面図（但し、図１（ａ）におけるＦ−Ｆ断面に相当）を示し、（ｂ）はＳＡＷ素子３１０の上面図を示している。
【０００８】
図３（ａ）に示すように、デュプレクサ３００は、パッケージ３０２にＳＡＷフィルタ３１０が実装された構成を有し、更に、パッケージ３０２の裏面に位相線路を有して構成された整合回路が搭載された基板（以下、整合回路基板３２１という）と、整合回路基板３２１をパッケージ３０１と共に挟み込むように設けられた主基板３２２とを有して構成される。また、図３（ｂ）に示すように、ＳＡＷフィルタ３１０は、送信用フィルタ３１０ａと受信用フィルタ３１０ｂとを含み、それぞれがラダー型に接続されたＩＤＴ３１３を有する。尚、各ＩＤＴ３１３は、配線パターン３１５を介して電極パッド３１４に接続される。
【０００９】
上記のような構成において、ＳＡＷ素子が急激に温度変化すると、結晶構造における自発分極の大きさが変わり、圧電基板表面に電荷が発生する、即ち焦電が起こる。この電荷は同基板表面上に形成された金属パターン（ＩＤＴや電極パッドや配線等）に蓄積される。このため、金属パターン間、特にＩＤＴ間で火花放電（スパーク）が発生し、ＳＡＷ素子が破損してしまうという問題がある。
【００１０】
このような問題を解決する方法としては、例えば以下の特許文献３に開示されるように、表面に蓄積された電荷を減少させるような結晶能力（これを放電能力という）を持つ圧電基板を用いる方法が考えられる。
【００１１】
【特許文献１】
特開平８−１８３９０号公報
【特許文献２】
特開２００１−１１０９４６号公報
【特許文献３】
特開平１１−９２１４７号公報
【００１２】
【発明が解決しようとする課題】
しかしながら、圧電基板上に形成された金属パターンにおいて、接地された電極と接地されていない電極（これを浮きパターンという）とが存在する場合では、両者の間で生じる蓄積電荷の差が大きい。これを解決するためには圧電基板の放電能力を大きくする方法が考えられるが、放電能力を大きくすると入力信号のロスが大きくなり、フィルタ特性が低下してしまう。
【００１３】
本発明はこのような問題に鑑みてなされたものであり、フィルタ特性が低下することを防止しつつ、焦電を解消できる弾性表面波デバイス及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
かかる目的を達成するために、本発明は、請求項１記載のように、櫛形電極と該櫛形電極に配線パターンを介して接続された第１の電極パッドとが形成された圧電基板を有する弾性表面波デバイスにおいて、前記第１の電極パッドのうち少なくとも１つがグランドパターンと接続されておらず、前記圧電基板の導電率が１０−１２／Ω・ｃｍ以上であって１０−６／Ω・ｃｍ以下であるように構成される。圧電基板を導電率が１０−１２／Ω・ｃｍ以上である圧電材料を用いて作製することで、温度変化等により基板表面に発生した電荷を効率よく中和できるため、焦電の発生を防止することができ、火花放電の発生による素子の破壊を防止することが可能となる。また、導電率の上限を１０−６／Ω・ｃｍ以下とすることで、入力信号のロスが増大することを抑制し、フィルタ特性の悪化を防止することができる。特に、圧電基板上に形成された第１の電極パッドにおいてグランドパターンと接続されているものと接続されていないものとが混在する場合、換言すれば、接地された電極と接地されていない電極（これを浮きパターンという）とが存在する場合では、両者の間で生じる蓄積電荷の差が大きくなり、火花放電の発生が助長されるが、本発明のように、入力信号のロスを考慮しつつ決定した導電率を圧電基板に持たせることで、入力信号のロスによるフィルタ特性の劣化を防止しつつ、焦電が発生することを防止することができる。
【００１５】
また、請求項１記載の前記圧電基板は、例えば請求項２記載のように、リチウムタンタレート又はリチウムナイオベートを主成分とした圧電材料を用いて作製することもできる。これらリチウムタンタレート又はリチウムナイオベートを使用することで、低損失な特性を得ることができる。
【００１６】
また、請求項１記載の前記弾性表面波デバイスは、例えば請求項３記載のように、前記第１の電極パッドと接続される第２の電極パッドが形成された基板を有し、前記圧電基板は少なくとも前記櫛形電極を取り囲むように形成された第１の層を有し、前記基板が前記櫛形電極と対応する領域に形成された第２の層を有し、前記圧電基板と前記基板とが前記第１及び第２の層を接合することで貼り合わされているように構成することもできる。櫛形電極を取り囲む第１の層と、これに位置合わせされた第２の層とを形成し、これらを接合するように構成することで、圧電基板全体を収容するために必要なスペースを必要としないため、弾性表面波デバイスを小型化することができる。
【００１７】
また、請求項３記載の前記第１及び第２の層は、好ましくは請求項４記載のように、前記第１及び第２の電極パッドを形成する金属材料と同一の材料で形成されている。第１及び第２の層を第１及び第２の電極パッドと同一の金属材料で形成することで、これらを１つの工程で作製することが可能となり、製造工程を簡略化することができる。また、第１及び第２の層を接合強度が比較的強い金属材料を用いて形成することで、接合面積を縮小することが可能となるため、結果として弾性表面波デバイスを小型化することができる。
【００１８】
また、請求項３記載の前記弾性表面波デバイスは、好ましくは請求項５記載のように、前記第１及び第２の層の接合面に表面活性化処理が施されている。接合面に表面活性化処理を施すことで、両者の接合強度を向上させることが可能となり、結果として弾性表面波デバイスをより小型化することができる。
【００１９】
また、本発明は、請求項６記載のように、グランドパターンと接続されていない第１の電極パッドを含む金属パターンが形成された圧電基板を有する弾性表面波デバイスの製造方法において、前記金属パターンが前記櫛形電極を取り囲む第１の層を含み、導電率が１０−１２／Ω・ｃｍ以上であって１０−６／Ω・ｃｍ以下である前記圧電基板上に前記金属パターンを形成する第１の工程と、前記第１の電極パッドと位置合わせされた第２の電極パッドと、前記第１の層と対応する領域に形成された第２の層とが形成された基板を、前記第１及び第２の層を接合することで前記圧電基板に貼り合わせる第２の工程とを有するように構成される。圧電基板を導電率が１０−１２／Ω・ｃｍ以上である圧電材料を用いて作製することで、温度変化等により基板表面に発生した電荷を効率よく中和できるため、焦電の発生を防止することができ、火花放電の発生による素子の破壊を防止することが可能となる。また、導電率の上限を１０−６／Ω・ｃｍ以下とすることで、入力信号のロスが増大することを抑制し、フィルタ特性の悪化を防止することができる。特に、圧電基板上に形成された第１の電極パッドにおいてグランドパターンと接続されているものと接続されていないものとが混在する場合、換言すれば、接地された電極と接地されていない電極（これを浮きパターンという）とが存在する場合では、両者の間で生じる蓄積電荷の差が大きくなり、火花放電の発生が助長されるが、本発明のように、入力信号のロスを考慮しつつ決定した導電率を圧電基板に持たせることで、入力信号のロスによるフィルタ特性の劣化を防止しつつ、焦電が発生することを防止することができる。更に、櫛形電極を取り囲む第１の層と、これに位置合わせされた第２の層とを形成し、これらを接合するように構成することで、圧電基板全体を収容するために必要なスペースを必要としないため、弾性表面波デバイスを小型化することができる。
【００２０】
また、請求項６記載の前記圧電基板には、例えば請求項７記載のように、リチウムタンタレート又はリチウムナイオベートを用いることもできる。これらリチウムタンタレート又はリチウムナイオベートを使用することで、低損失な特性を得ることができる。
【００２１】
また、請求項６記載の前記製造方法は、好ましくは請求項８記載のように、前記第１及び第２の層の接合面に表面活性化処理を施す第３の工程を有し、前記第２の工程が、前記第３の工程で表面活性化された前記第１及び第２の層を接合するように構成される。接合面に表面活性化処理を施すことで、両者の接合強度を向上させることが可能となり、結果として弾性表面波デバイスをより小型化することができる。
【００２２】
また、請求項６記載の前記第１及び第２の層は、好ましくは請求項９記載のように、前記電極パッドと同一の金属材料で形成されている。第１及び第２の層を第１及び第２の電極パッドと同一の金属材料で形成することで、これらを１つの工程で作製することが可能となり、製造工程を簡略化することができる。また、第１及び第２の層を接合強度が比較的強い金属材料を用いて形成することで、接合面積を縮小することが可能となるため、結果として弾性表面波デバイスを小型化することができる。
【００２３】
また、請求項６記載の前記製造方法は、好ましくは請求項１０記載のように、前記圧電基板及び前記基板が多面取り構造を有する基板であり、前記第２の工程で貼り合わせた前記圧電基板と前記基板とを個々に個片化する第３の工程を有して構成される。多面取り構造の基板を用いることで、一度に複数の弾性表面波デバイスを作製することが可能となるため、製造効率が向上し、且つデバイスあたりの製造コストを減少することができる。
【００２４】
【発明の実施の形態】
本発明を好適に実施した形態を説明するにあたり、本発明の基本的な構成を先に述べる。図４は本発明の基本構成を説明するための図である。尚、図４（ａ）は本発明による弾性表面波（ＳＡＷ）デバイス１の構成を示す斜視図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【００２５】
図４（ａ）及び（ｂ）に示すように、ＳＡＷデバイス１は、所定の面（これを以下にいう圧電基板１１における主面若しくは上面とする）上に金属パターン（櫛形電極（ＩＤＴ）１３，電極パッド１４，これらを接続する配線パターン１５）が形成された圧電性素子基板（圧電基板）１１と、所定の面（これを以下にいうベース基板２における主面若しくは上面とする）上に電極パッド５が形成されたベース基板２とを有して構成されている。電極パッド１４と電極パッド５とは互いに位置合わせされており、両基板（１１，２）を接合する際に、同時に接続される。
【００２６】
上記の構成において、圧電基板１１には、例えばＳＡＷの伝搬方向をＸとし、切り出し角が回転Ｙカット板である４２°ＹカットＸ伝搬リチウムタンタレート（ＬｉＴａＯ３）の圧電単結晶基板（以下、ＬＴ基板という）を用いる。但し、このほかにも、例えば切り出し角が回転Ｙカット板であるリチウムナイオベート（ＬｉＮｂＯ３）の圧電単結晶基板（以下、ＬＮ基板という）や水晶基板等を適用することも可能である。
【００２７】
この際、本発明では、金属パターン間に発生した電圧（以下、発生電圧Ｅという）が、キャビティ９内に充填された気体又は真空中（以下の説明では真空中とする）の絶縁を破壊する程度の電圧（以下、絶縁破壊電圧Ｅ０という）を超えないように、金属パターンの蓄積電荷を放電することができる結晶能力を有する圧電材料を用いて圧電基板１１を作製する。以下に、このような基板に要求される条件を示す。
【００２８】
発生電圧Ｅは、焦電によって必ず発生する。圧電基板は温度差により一定の電圧を発生させるため、温度差と経過時間とに対して或る点で発生電圧と自然放電の電圧が飽和して一定の電圧となる。本発明では、これを発生電圧Ｅとする。発生電圧Ｅは温度差に対して一定であるため、本発明では、それをある導電率で中和することにより、最終的に発生電圧を低減する。
【００２９】
圧電基板１１の発生電圧Ｅは以下の式１で示すことができる。尚、圧電基板１１にはＬＴ基板を使用した。また、式１において、αは以下の式２で示される係数であり、τ１は圧電基板１１の放熱する効率を示す熱的時定数であり、τ２は圧電基板１１の放電する効率を示す電気的時定数である。更に、Ｃ’は圧電基板１１の結晶の体積比熱であり、ε０は真空中の誘電率であり、εｓは圧電基板１１の結晶の誘電率であり、Ｐｉｊは圧電基板の焦電係数である。尚、本発明では、例えば誘電率εｓがε３３＝３８×１０−１２［Ｆ／ｍ］であって、焦電係数ＰｉｊがＰ３３＝２３×１０−５［ｃ／ｍ２・Ｋ］の圧電基板１１を用いる。また、以下の検証では、昇温速度を２℃／秒として圧電基板１１の温度を６０℃変化させた場合を用いる。
【００３０】
【数１】
2004364041.tif 000003
【００３１】
【数２】
2004364041.tif 000004
【００３２】
絶縁破壊電圧Ｅ０を一般的な値である３×１０６［ｖ／ｍ］とすると、発生電圧Ｅがこれを超えなければ焦電による絶縁破壊は起きない。そこで本発明では、導電率γと発生電圧Ｅとの関係を検証し、最適な導電率γを決定する。即ち、基板上の電荷の発生効率よりも大きな放電能力を実現し得る導電率γを特定する。図５に導電率γと発生電圧Ｅとの関係、及び絶縁破壊電圧Ｅ０を示す。図５を参照すると明らかなように、導電率γが１０−１２オーダを下回ったあたりで発生電圧Ｅが絶縁破壊電圧Ｅ０よりも大きく（Ｅ＞Ｅ０）なっている。即ち、導電率γが１０−１２オーダよりも小さくなると、発生電圧Ｅが絶縁破壊電圧Ｅ０を超え、金属パターンでの焦電が発生する。従って本発明では、圧電基板１１の導電率γを小さくとも１０−１２以上とすることで、焦電を防止できるように構成する。
【００３３】
但し、圧電基板１１の導電率γを大きくしすぎた場合、入力信号のロスが増大し、フィルタ特性が劣化してしまう。そこで本発明では、導電率γの上限を１０−６とする。これにより、放電される電荷を最小限に押さえることができ、フィルタ特性の劣化を抑制することができる。
【００３４】
また、この他の構成を以下に説明する。ベース基板２側の電極パッド１４はベース基板２を貫通するビア６ａにより、ベース基板２の反対側の主面（これを裏面若しくは下面とする）側に露出されている。このため、ビア６ａに金属バンプ等の導電体を充填してビア配線を形成することで、ＩＤＴ１３の入出力端子をベース基板２の裏面まで引き出すことが可能である。
【００３５】
圧電基板１１の主面上には、上述のように、ＩＤＴ１３，電極パッド１４，配線パターン１５及び層１６が形成される。これらを形成する材料としては、例えば金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）等を主成分とする導電体を用いることができる。尚、ＩＤＴ１３，電極パッド１４，配線パターン１５及び層１６を、上記した何れかの材料を少なくとも１つを含む単層導電膜として形成しても、同じく上記した材料を少なくとも１つを含む導電膜が少なくとも２層重ねられた積層導電膜等として形成してもよい。これらパターンの形成には、例えばスパッタリング法等を用いることができる。
【００３６】
ベース基板２には、ＳＡＷデバイスのパッケージ等として従来使用されているようなセラミックス，アルミニウム・セラミックス（アルミナ），ビスマスイミド・トリアジンレジン，ポリフェニレンエーテル，ポリイミド樹脂，ガラスエポキシ，又はガラスクロス等のうち何れか１つ以上を主成分とした絶縁体基板を用いることが可能であるが、本発明では、加工が容易で且つウェハレベルで製造が可能であるという観点から、半導体基板であるシリコン基板を用いた場合を例に挙げて説明する。尚、シリコン基板を用いた場合、シリコン基板が持つ抵抗成分によりフィルタ特性が劣化することを防止するために、１０００Ω・ｃｍ以上の抵抗率のシリコン材料を用いると良い。
【００３７】
ベース基板２の主面上には、上述のように、電極パッド５及び層４が形成される。これらの形成にも同様に、例えばスパッタリング法等が用いられ、金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む単層導電膜か、又は、金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む導電膜が少なくとも２層重ねられた積層導電膜等として形成される。
【００３８】
圧電基板１１及びベース基板２の主面における外縁には、お互いに位置合わせされた層１６，４を形成する。この層１６，４を接着することで、圧電基板１１とベース基板２との間に金属パターンを収容する空間（キャビティともいう）を形成しつつ、これを高気密に封止することが可能となる。
【００３９】
また、以上のような圧電基板１１及びベース基板２の接合には、樹脂等の接着材料を用いることも可能であるが、層１６，４を常温で直接接合する方法を適用することがより好ましい。更に、接合面（層１６，４及び電極パッド１４，５の上面：以下、単に接合面という）に表面活性化処理を施すことで、接合強度をより向上させることができる。以下、表面活性化処理を用いた接合方法について図６を用いて詳細に説明する。
【００４０】
本接合方法では、まず、図６（ａ）に示すように、接合面をＲＣＡ洗浄法等で洗浄し、付着している酸化物や吸着物等の不純物Ｘ１及びＸ２を除去する。ＲＣＡ洗浄とは、アンモニアと過酸化水素と水とを容積配合比１：１〜２：５〜７で混合した洗浄液や塩素と過酸化水素と水とを容積配合比１：１〜２：５〜７で混合した洗浄液等を用いて行われる洗浄方法の一つである。
【００４１】
次に、洗浄した基板を乾燥後、図６（ｂ）に示すように、アルゴン（Ａｒ）等の不活性ガス若しくは酸素のイオンビーム，中性子ビーム又はプラズマ等を接合面に照射することで、残留した不純物Ｘ１１及びＸ２１を除去すると共に、表層を活性化させる。尚、何れの粒子ビーム又はプラズマを使用するかは、接合する基板の材料に応じて適宜選択される。例えば不活性ガスによる活性化処理は多くの材料で有効であるが、酸化シリコン（ＳｉＯ２）等では酸素のイオンビームやプラズマ等も有効である。
【００４２】
その後、層１６，４及び電極パッド１４，５を位置合わせをしつつ貼り合わせる。ほとんどの材料では、この貼合せ処理を真空中で行うが、窒素や不活性ガス等の高純度ガス雰囲気中又は大気で行える場合もある。また、両基板（１１，２）を挟み込むように加圧する必要がある場合も存在する。尚、この工程は常温又は１００℃以下程度に加熱処理した条件下で行うことができる。このように１００℃程度以下に加熱しつつ接合を行うことで、接合強度を向上させることが可能となる。
【００４３】
このように、表面活性化処理を用いた接合方法では、接合後に１０００℃以上での高温でアニール処理を施す必要がないため、基板の破損を招く恐れがなく、且つ様々な基板を接合することができる。また、両基板を貼り合わせるための樹脂などの接着材料を必要としないため、パッケージを薄くすることが可能となり、更に、接着材料を用いた場合と比較して小さい接合面積でも十分な接合強度を得ることができるため、パッケージを小型化することが可能となる。更にまた、以上のような接合方法を用いることで、ウェハレベルで全ての工程を行うことが可能となるため、多面取り構造の圧電基板及びベース基板を用いて一度に複数のＳＡＷデバイス１を作成することが可能となり、製造工程の簡略化及び歩留りの向上を実現することができる。
【００４４】
以上のような基本構成に基づくことで、本発明では、フィルタ特性が低下することを防止しつつ、焦電が解消されたＳＡＷデバイスを実現することができる。また、ＩＤＴ１３を封止するキャビティ９を可能な限り縮小することも可能となる。更に、圧電基板１１及びベース基板２の接合に表面活性化処理を用いた接合方法を採用しているため、必要な接合強度を得るための接合面積が縮小でき、ＳＡＷデバイスを最大限に小型化することができる。更にまた、ベース基板２として、ウェハレベルでの加工が容易で且つ安価なシリコン基板を用いているため、製造工程を簡略化でき、且つ安価にＳＡＷデバイスを歩留り良く作成することが可能となる。以下、以上のような基本構成に基づく本発明の実施の形態について例を挙げて説明する。
【００４５】
〔第１の実施形態〕
先ず、本発明の第１の実施形態について図面を用いて詳細に説明する。図７から図９は、本実施形態によるＳＡＷデバイス２１の構成を説明するための図である。尚、図７（ａ）はＳＡＷデバイス２１におけるＳＡＷ素子２０の構成を示す上面図であり、（ｂ）は（ａ）のＢ−Ｂ断面図である。また、図８（ａ）はＳＡＷデバイス２１におけるベース基板２２の構成を示す上面図であり、（ｂ）は（ａ）のＣ−Ｃ断面図であり、（ｃ）はベース基板２２の裏面図である。更に、図９はＳＡＷデバイス２１の断面図（但し、Ｂ−Ｂ断面及びＣ−Ｃ断面に相当）である。
【００４６】
図７（ａ）及び（ｂ）に示すように、本実施形態によるＳＡＷ素子２０は、圧電基板１１として例えばＬＴ基板１１ａを用い、この主面上に金属パターンとして、梯子（ラダー）型に接続されたＩＤＴ１３及び電極パッド１４と、これらを相互に接続する配線パターン１５とが形成されている。個々のＩＤＴ１３，電極パッド１４及び配線パターン１５の構成は上述の基本構成で触れた通りであるため、ここでは詳細な説明を省略する。
【００４７】
尚、以上のような構成において、金属パターンのうち電極パッド１４を高抵抗の配線パターンを介して接地することで焦電を防止することも可能であるが、この場合では基板中央付近に配置された電極パッドがグランドパターンと接続されていない状態（浮きパターン）となるため、周囲の金属パターンとの電位差が大きくなり、スパークする可能性が存在する。これに対し、本実施形態では、圧電基板１１（ＬＴ基板１１ａ）を高周波的に導電体となる結晶能力を有する基板材料を用いて形成するため、全ての金属パターンを高周波的に接地することが可能となり、焦電の発生を抑制することができる。
【００４８】
また、図８（ａ）から（ｃ）に示すように、本実施形態によるベース基板２２は、例えばシリコン基板２ａを用いて形成され、この主面上に、電極パッド１４と位置合わせされた電極パッド５が形成されている。個々の電極パッド５の構成は上述の基本構成で触れた通りであるため、ここでは詳細な説明を省略する。
【００４９】
尚、図７及び図８に示すように、ＳＡＷ素子２０における外縁には電極パッド１４と同程度の膜厚を有する層２６が形成されており、ベース基板２２における外縁、すなわち層２６と対応する領域には電極パッド５と同程度の膜厚を有する層２４が形成されている。従って、ＳＡＷ素子２０とベース基板２２との接合は、層２６と層２４とを直接接合することで実現される。尚、この際、上述したように、層２６と層２４との接合面に表面活性化処理を施すことで、両者の接合強度を向上させることが可能となり、これにより接合面積を縮小することができるため、結果としてデバイスを小型化することが可能となる。
【００５０】
また、この層２６，２４は例えば電極パッド１４及び５と同じ金属材料で形成される。これにより、層２６と層２４との接合時に同一工程で電極パッド１４及び５を接続することが可能となり、製造工程を簡略化することが可能となる。
【００５１】
更に通常、圧電基板１１上の金属パターンは、基板の外縁からある程度の距離を保つように形成されるため、他の金属パターンとの電位差によりスパークすることはない。このため、金属材料で形成された層２６及び２４を、例えばベース基板２２の裏面を介して接地するように構成してもよい。これにより、圧電基板１の表面に発生した電荷を多く放電することが可能となるため、焦電が発生することをより低減することができる。
【００５２】
以上のような構成を有するＳＡＷ素子２０を、ベース基板２２の主面に対してフェイスダウン状態、即ち、両基板１１，２の主面を向かい合わせた状態で貼り合わせることで作製されるＳＡＷデバイス２１の断面形状を図９に示す。この構成は上述の基本構成で触れた通りである。
【００５３】
次に、本実施形態によるＳＡＷデバイス２１の製造方法について図面を用いて詳細に説明する。図１０はＳＡＷデバイス２１におけるＳＡＷ素子２０を作成する際の製造プロセスを示す図であり、図１１はベース基板２２を作成する際の製造プロセスを示す図である。尚、本製造方法は、ＳＡＷ素子２０及びベース基板２２を同一ウェハ上に２次元配列して複数形成し、これらのウェハを貼り合わせた後、個々のＳＡＷデバイス２１に個片化する方法を採用した場合についての例である。
【００５４】
先ず、ＳＡＷ素子２０が２次元配列された多面取り構造のウェハを作製する際の製造方法について、図１０を用いて詳細に説明する。図１０（ａ）に示すように、ＳＡＷ素子２０の作成では、例えば厚さ２５０μｍのＬＴ基板１１Ａを使用する。ＬＴ基板１１Ａの主面上には、図１０（ｂ）に示すように、ＩＤＴ１３，電極パッド１４，配線パターン１５及び層２６の下地層として、例えばアルミニウム（Ａｌ）等の金属を主成分とした電極膜１３Ａを形成する。次に、形成した電極膜１３Ａ上に、フォトリソグラフィ技術を用いてＩＤＴ１３，電極パッド１４，配線パターン１５及び層２６のパターン（図７（ａ）参照）に沿ったマスクＭ１を形成し（図１０（ｃ）参照）、これに対してエッチングを行うことで、ＩＤＴ１３，電極パッド１４，配線パターン１５及び層２６の形状にパターニングされた電極膜１３Ｂを形成する（図１０（ｄ）参照）。
【００５５】
このようにＩＤＴ１３，電極パッド１４，配線パターン１５及び層２６の下地層となる電極膜１３Ｂを形成すると、次に、残ったマスクＭ１を除去した後、図１０（ｅ）に示すように、電極膜１３Ｂが形成された主面全体を覆うように、酸化シリコン（ＳｉＯ２）等で絶縁膜Ｍ２を形成する。その後、電極パッド１４，配線パターン１５及び層２６のみを積層構造とするためのマスクＭ３をフォトリソグラフィ技術を用いて形成し（図１０（ｆ）参照）、これに対してエッチングを行った後（図１０（ｇ）参照）、基板全体を覆うように金属膜１４Ａを形成する（図１０（ｈ）参照）。更に、これに上記した少なくともＩＤＴ１３，電極パッド１４及び層２６以外の領域の金属膜１４Ａを除去するためのマスクＭ４をフォトリソグラフィ技術を用いて形成して（図１０（ｉ）参照）、これに対してエッチングを行う（リフトオフ）。これにより、ＩＤＴ１３，電極パッド１４，配線パターン１５及び層２６が形成される（図１０（ｊ）参照：但し、（ｊ）には電極パッド１４及び層２６のみを示す）。この際、少なくとも電極パッド１４と層２６との膜厚と同程度となるように構成することが好ましい。これにより、ベース基板２２とＳＡＷ素子２０とを貼り合わせた際に、ＩＤＴ１３が何れかの構成と接触したり、電極パッド１４が電極パッド５と接合されなかったりという不具合を回避することができる。
【００５６】
また、ベース基板２２の作製では、図１１（ａ）に示すように、例えば厚さ２５０μｍのシリコン基板２Ａを使用する。シリコン基板２Ａの主面上には、図１１（ｂ）に示すように、後に電極パッド５及び層２４に加工するための金属膜４Ａを形成する。その後、形成した金属膜４Ａを電極パッド５及び層２４の形状にパターニングするためのマスクＭ５をフォトリソグラフィ技術を用いて形成し（図１１（ｃ）参照）、これに対してエッチングを行う（図１１（ｄ）参照）。これにより、電極パッド５及び層２４に形成される。
【００５７】
次に、本製造方法では、電極パッド５及び層２４をシリコン基板２Ａ裏面にまで電気的に導出させるためのビア６ａ，７ａを形成する。この工程では、先ず図１１（ｅ）に示すように、ビア６ａ，７ａを形成する領域以外の領域にマスクＭ６をフォトリソグラフィ技術を用いて形成し、これに対して反応性イオンエッチング（ＲＩＥ：特にＤｅｅｐ−ＲＩＥ）を行う。これにより、図１１（ｆ）に示すような、垂直方向に延在するビア６ａ，７ａが形成される。尚、残ったマスクＭ６は、エッチング後、除去される。
【００５８】
このようにＳＡＷ素子２０及びベース基板２２を形成すると、本実施形態では、上述における図６を用いて説明したような接合方法を用いて両基板を接合する。これにより、図９に示すようなＳＡＷデバイス２１が形成される。尚、図１１（ｆ）において作成されたビア６ａ，７ａには、上述にもあるように、金属バンプ等の導電体が充填される（図９におけるビア配線６、７）。これにより、電極パッド１４（５も含む）及び層２６（２４も含む）がベース基板２２裏面まで電気的に引き出される。但し、このような導電体の充填工程は、基板（１１Ａ，２Ａ）接合後に設けても、接合する前に設けても良い。
【００５９】
また、図１１で説明したベース基板２２の製造方法は、エッチング（Ｄｅｅｐ−ＲＩＥも含む）を金属膜４Ａを形成した側から行った場合、即ち全ての工程を同一面（主面）側から行った場合を例示している。これに対し、エッチング（Ｄｅｅｐ−ＲＩＥも含む）を金属膜４Ａを形成した側と反対側（裏面側）から行うように構成することも可能である。これを図１２を用いて説明する。
【００６０】
図１２において、（ｂ）に示す工程までは図１１における（ｂ）までの工程と同様である。その後、本製造方法では、図１２（ｃ）に示すように、形成した金属膜４Ａ上に、これを電極パッド５’及び層４’の形状にパターニングするためのマスクＭ５’をフォトリソグラフィ技術を用いて形成し、これに対してエッチングを行う（図１２（ｄ）参照）。これにより、電極パッド５’及び層２４’が形成される。
【００６１】
次に、本製造方法では、シリコン基板２Ａの裏面（但し、図１２（ｅ）以降ではシリコン基板２Ａの表裏を逆にして表示する）にマスクＭ６’をフォトリソグラフィ技術を用いて形成し（図１２（ｅ）参照）、これに対してＲＩＥ（特にＤｅｅｐ−ＲＩＥ）を行うことで、ビア６ａ，７ａを形成する（図１２（ｆ）参照）。尚、残ったマスクＭ６’は、エッチング後、除去される。
【００６２】
このように構成することで、本製造方法では、形成した層２４’及び電極パッド５’をエッチングしないため、接合時に層２４’，２６及び電極パッド５’，１４のセルフアライメントが可能となり、製造工程が容易化できる。尚、ＳＡＷ素子２０は、図１０に示す製造方法と同様の方法で製造できるため、ここでは説明を省略する。
【００６３】
また、上記した各製造方法では、ＳＡＷ素子２０とベース基板２２とそれぞれ個別に作成した後に接合するように構成した場合を例に挙げている。これに対し、本実施形態では、例えばシリコン基板２Ａにビア６ａ，７ａを形成する工程を、ベース基板２２とＳＡＷ素子２０とを接合した後に行うように構成することも可能である。これを図１３を用いて詳細に説明する。但し、本製造方法においてＳＡＷ素子２０の製造プロセスは、図１０を用いて上述した工程と同様であるため、説明を省略する。
【００６４】
図１３において、（ｄ）に示す工程までは図１２における（ｄ）に示す工程と同様である。その後、本製造方法では、図１３（ｅ）に示すように、シリコン基板２Ａの主面（但し、図１３（ｅ）以降ではシリコン基板２Ａの表裏を逆にして表示する）に図９のように製造したＳＡＷ素子２０を貼り合わせた後、シリコン基板２Ａの裏面にマスクＭ６’をフォトリソグラフィ技術を用いて形成し（図１３（ｆ）参照）、これに対してＲＩＥ（特にＤｅｅｐ−ＲＩＥ）を行うことで、ビア６ａ，７ａを形成する（図１３（ｇ）参照）。尚、残ったマスクＭ６’は、エッチング後、除去される。
【００６５】
このように構成することで、本製造方法では、図１２に示す製造方法と同様に、形成した層２４’及び電極パッド５’をエッチングしないため、接合時に層２４’，２６及び電極パッド５’，１４のセルフアライメントが可能となり、製造工程が容易化できる。
【００６６】
以上のような製造方法を用いることで、本実施形態では上記したような構成及び効果を得られるＳＡＷデバイス２１が作成できる。
【００６７】
〔第２の実施形態〕
次に、本発明の第２の実施形態について図面を用いて詳細に説明する。図１４は、本実施形態によるＳＡＷデバイスにおけるベース基板３２の構成を示す図である。尚、図１４（ａ）はベース基板３２の上面図を示し、（ｂ）は（ａ）のＤ−Ｄ断面図を示し、（ｃ）はベース基板３２の裏面図を示す。尚、本実施形態におけるＳＡＷ素子は第１の実施形態で例示したＳＡＷ素子２０と同様な構成とすることが可能である。
【００６８】
図１４（ａ）から（ｃ）に示すように、本実施形態によるベース基板３２には主面上に所定の電気素子が形成されている。この電気素子としては、例えばＳＡＷ素子２０の入力インピーダンスを変換することで、外部回路とＳＡＷ素子２０とのインピーダンスを整合するための整合回路等が挙げられる。尚、図１４は、インダクタＬ１とコンデンサＣ１とを含んでなる整合回路を形成した場合を示している。尚、コンデンサＣ１の一方の端は、シリコン基板２ａを貫通するビア配線６Ａにより基板裏面に露出している。この整合回路の一例を図１５に示す。図１５に示すように、本実施形態において例示する整合回路は、インダクタＬ１がＳＡＷ素子２０の入力端を分岐し接地する配線上に設けられ、コンデンサＣ１がＳＡＷ素子２０の２つの出力端を結ぶ配線上に設けられた構成を有している。これにより、外部回路とのインピーダンス整合が図られ、フィルタ特性の劣化を防止することができる。但し、本発明による電気素子は図１５に示す整合回路に限定されず、目的及び用途・特性に応じて種々変形することが可能である。
【００６９】
また、以上のような電気素子は、ベース基板３２における電極パッド５及び層２４を形成する工程の前又は後若しくは同時に、例えば銅（Ｃｕ）やアルミニウム（Ａｌ）や金（Ａｕ）等を材料としてスパッタリング方等により作成される。
【００７０】
以上のように、電気素子を含めてＳＡＷデバイスを作成することで、外部回路を必要とせず、結果的に汎用性のある高性能なＳＡＷデバイスを作成することが可能となる。尚、他の構成，製造方法及び効果は上述した第１の実施形態と同様であるためここでは説明を省略する。
【００７１】
〔第３の実施形態〕
次に、本発明の第３の実施形態について図面を用いて詳細に説明する。上述した各実施形態におけるＳＡＷ素子（２０）及びベース基板（２２，３２）は、例えば図１６に示すように、多面取り構造の基板（５０Ａ，５２Ａ）として一度に複数作成することも可能である。尚、図１６では、例として第１の実施形態で述べたＳＡＷ素子２０又はベース基板２２が２次元配列された多面取り構造の基板（５０Ａ，５２Ａ）を示している。
【００７２】
以上のように多面取り構造の基板（５０Ａ，５２Ａ）を上述した何れかの製造方法と同様の方法により貼り合わせて、一度に複数のＳＡＷデバイスを作成するように構成することで、本実施形態では、ＳＡＷデバイスを製造する際のコストを下げることが可能となり、結果としてＳＡＷデバイスを安価に提供することが可能となる。
【００７３】
また、多面取り構造の基板（５０Ａ，５２Ａ）を用いて作成する際、図１２（ｆ）又は図１３（ｇ）に示す工程において、ビア６ａ，７ａと同時にダイシングする際の溝も形成することで、ダイシング時、即ちＳＡＷデバイスを個片化する際の作業を正確且つ迅速に行うことが可能となる。尚、他の構成及び製造方法並びに効果は、上述した各実施形態と同様であるため、ここでは説明を省略する。
【００７４】
〔第４の実施形態〕
次に、本発明の第４の実施形態について図面を用いて詳細に説明する。本実施形態は、上述したようなベース基板（２２，３２）を低温焼成セラミックス（ＬＴＣＣ）やプリント基板等に直に形成した場合の例である。図１７に、本実施形態におけるベース基板（以下の説明では第１の実施形態で述べたベース基板２２を例に挙げる）が形成されたＬＴＣＣ７２Ａの構成を示す上面図である。
【００７５】
図１７に示すように、ＬＴＣＣ７２Ａ上には、送信用回路チップ８１，受信用回路チップ８２及びＲＦ回路８３が搭載されており、送信用回路チップ８１及び受信用回路チップ８２と、ＲＦ回路８３とを結ぶそれぞれの伝送線路上に、送信用フィルタ及び受信用フィルタを設けるためのベース基板２２がそれぞれ形成されている。このように構成されたＬＴＣＣ７２Ａに、例えば第１の実施形態で述べたＳＡＷ素子２０を接合することで、本実施形態では、ＳＡＷデバイスの占める体積をより縮小することが可能となる。尚、他の構成，製造方法及び効果は上述した各実施形態と同様であるため、ここでは説明を省略する。
【００７６】
〔第５の実施形態〕
また、上述した各実施形態では、ＳＡＷ素子に１つのフィルタが形成された場合を例に挙げて説明したが、本発明はこれに限定されず、例えば図１８（ａ）に示すような送信用フィルタ９０ａと受信用フィルタ９０ｂとを有するデュプレクサ９０として形成したＳＡＷ素子に対しても同様に適用することが可能である。
【００７７】
また、この際、図１８（ｂ）に示すデュプレクサ９０を用いたＳＡＷデバイス９１の回路構成のように、送信用フィルタ９０ａ及び受信用フィルタ９０ｂに対してコモン端子である入力端子と、送信用フィルタ９０ａ又は受信用フィルタ９０ｂ若しくはその両方との間に、第２の実施形態で説明した構成による整合回路等を組み込むように構成するとよい。尚、整合回路は、インダクタＬ２とこれを挟むように並列に設けられたコンデンサＣ２，Ｃ３とを有してなるローパスフィルタとして構成されている。ここで、送信用フィルタ９０ａの共振周波数が受信用フィルタ９０ｂの共振周波数よりも低く、且つ送受信の周波数関係がこれと逆である場合には、高い周波数側に上記のローパスフィルタを接続すれば良い。また、整合回路はローパスフィルタに限定されるものでない。
【００７８】
〔他の実施形態〕
以上、説明した実施形態は本発明の好適な一実施形態にすぎず、本発明はその趣旨を逸脱しない限り種々変形して実施可能である。
【００７９】
また、上記した各実施形態では、ＳＡＷ素子のＩＤＴが形成された面にベース基板を貼り合わせることでＩＤＴをハーメチックシールするように構成した場合について例を挙げたが、本発明はこれに限定されず、例えば図１９（ａ）に示すＳＡＷデバイス９３のように、金属キャップ１０３で封止されるキャビティ１０９を有するパッケージ１０２にワイヤ１０８でボンディングされた構成とすることも、図１９（ｂ）に示すＳＡＷデバイス９４のように、パッケージ２０２のキャビティ２０９にフェイスダウン状態でフリップチップ実装された構成とすることも可能である。
【００８０】
【発明の効果】
以上説明したように、フィルタ特性が低下することを防止しつつ、焦電を解消できる弾性表面波デバイス及びその製造方法を実現することができる。
【図面の簡単な説明】
【図１】従来技術によるＳＡＷデバイス１００の構成を示す図であり、（ａ）はＳＡＷデバイス１００の斜視図であり、（ｂ）は（ａ）のＦ−Ｆ断面図である。
【図２】従来技術によるＳＡＷデバイス２００の構成を示す図であり、（ａ）はＳＡＷデバイス２００に実装されるＳＡＷ素子２１０の構成を示す斜視図であり、（ｂ）はＳＡＷデバイス２００の断面図である。
【図３】従来技術によるデュプレクサ３００の構成を示す図であり、（ａ）はデュプレクサ３００の構成を示す断面図であり、（ｂ）はデュプレクサ３００に実装されるＳＡＷ素子３１０の構成を示す上面図である。
【図４】本発明の基本構成によるＳＡＷデバイス１の構成を示す図であり、（ａ）はＳＡＷデバイス１の斜視図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図５】本発明で使用する圧電基板１１の導電率γと発生電圧Ｅとの関係、及び絶縁破壊電圧Ｅ０を示すグラフである。
【図６】本発明において使用する表面活性化処理を用いた接合方法を説明するための図である。
【図７】本発明の第１の実施形態によるＳＡＷ素子２０の構成を示す図であり、（ａ）はＳＡＷ素子２０の上面図であり、（ｂ）は（ａ）のＢ−Ｂ断面図である。
【図８】本発明の第１の実施形態によるベース基板２２の構成を示す図であり、（ａ）はベース基板２２の上面図であり、（ｂ）は（ａ）のＣ−Ｃ断面図であり、（ｃ）はベース基板２２の裏面図である。
【図９】本発明の第１の実施形態によるＳＡＷデバイス２１の構成を示す断面図である。
【図１０】図７に示すＳＡＷ素子２０の製造方法を示すプロセス図である。
【図１１】図８に示すベース基板２２の製造方法を示すプロセス図である。
【図１２】図８に示すベース基板２２の他の製造方法を示すプロセス図である。
【図１３】図９に示すＳＡＷデバイス２１の他の製造方法を示すプロセス図である。
【図１４】本発明の第２の実施形態によるベース基板３２の構成を示す図であり、（ａ）はベース基板３２の上面図であり、（ｂ）は（ａ）のＤ−Ｄ断面図であり、（ｃ）はベース基板３２の裏面図である。
【図１５】本発明の第２の実施形態によるＳＡＷデバイスの回路構成を示す図である。
【図１６】本発明の第３の実施形態による多面取り構造の基板の構成を示す図であり、（ａ）は図７に示すＳＡＷ素子２０が２次元配列された基板５０Ａの上面図を示し、（ｂ）は図８に示すベース基板２２が２次元配列された基板５２Ａの上面図を示す。
【図１７】本発明の第４の実施形態によるＬＴＣＣ７２Ａの構成を示す上面図である。
【図１８】本発明の第５の実施形態によるデュプレクサ９０の構成を示す図であり、（ａ）はデュプレクサ９０の構成を示す上面図であり、（ｂ）はデュプレクサ９０を用いて作成したＳＡＷデバイス９１の回路構成を示す図である。
【図１９】本発明によるＳＡＷデバイスの他の構成を示す図であり、（ａ）はワイヤボンディングされたＳＡＷデバイス９３の構成を示す断面図であり、（ｂ）はフリップチップ実装されたＳＡＷデバイス９４の構成を示す断面図である。
【符号の説明】
１、２１、９１、９３、９４  ＳＡＷデバイス
２、２２、３２  ベース基板
２ａ、２Ａ  シリコン基板
４、４’、１６、２４、２４’、２６  層
４Ａ  金属膜
５、５’  電極パッド
６、７  ビア配線
６ａ、６Ａ、７ａ  ビア
９  キャビティ
１１  圧電基板
１１ａ、１１Ａ  ＬＴ基板
１３  ＩＤＴ
１３Ａ、１３Ｂ  電極膜
１４  電極パッド
１４Ａ  金属膜
１５  配線パターン
２０  ＳＡＷ素子
５０Ａ、５２Ａ  基板
７２Ａ  ＬＴＣＣ
８１  送信用回路チップ
８２  受信用回路チップ
８３  ＲＦ回路
９０  デュプレクサ
９０ａ  送信用フィルタ
９０ｂ  受信用フィルタ
Ｃ１、Ｃ２、Ｃ３  コンデンサ
Ｌ１、Ｌ２  インダクタ
Ｍ１、Ｍ３、Ｍ４、Ｍ５、Ｍ５’、Ｍ６、Ｍ６’  マスク
Ｍ２  絶縁膜
Ｘ１、Ｘ２、Ｘ１１、Ｘ１２  不純物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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