(57)【要約】【課題】異なるゲート電圧で動作しソースと基板の電位が同じである高耐圧トランジスタの製造工程における精度不足に起因するトランジスタの特性不良やゲート耐圧不足によるゲート破壊を防ぐことを目的とするものである。【解決手段】ソース拡散層とゲート酸化膜形成領域の間にＬＯＣＯＳ酸化膜３とＬＯＣＯＳ酸化膜３下にソース側オフセット拡散層４ｂを設けることによって、第一ゲート酸化膜５のエッチングによるゲート酸化膜に段差が生じるのを防止し、トランジスタの製造工程における精度不足に起因するトランジスタの特性不良やゲート耐圧不足によるゲート破壊を防ぐことができる。【選択図】　　　図２
2004071586.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上の第１のチャンネル領域と第１のソース拡散層との間および第１のチャンネル領域と第１のドレイン拡散層との間に第１の絶縁膜を有して前記第１の絶縁膜下に第１のオフセット拡散層が設けられた第１のトランジスタと、前記第１のトランジスタとは別の第２のトランジスタにより構成される半導体装置を製造するに際し、
前記半導体基板の前記第１のオフセット拡散層を形成する工程と、
前記第１のオフセット拡散層の上に前記第１の絶縁膜を選択的に形成する工程と、
前記第１の絶縁膜以外の前記半導体基板上に第２の絶縁膜を形成する工程と、前記第１の絶縁膜上でその端部が終端し前記第１のトランジスタの第１のチャンネル領域を被覆するレジスト膜を形成する工程と、
前記レジスト膜を用いて前記第１のトランジスタの第１のチャンネル領域以外の前記第２の絶縁膜を選択的に除去する工程と、
前記レジスト膜を除去して前記第２の絶縁膜を除去された前記半導体基板表面と前記第１のトランジスタの第１のチャンネル領域の前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、
前記第１のトランジスタの第１のソース拡散層と第１のドレイン拡散層および前記第２のトランジスタの第２のソース拡散層と第２のドレイン拡散層を形成する工程と、
前記第１のトランジスタの第１のチャンネル領域から前記第１の絶縁膜にまたがる第１のゲート電極と、前記第２のトランジスタの第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜がＬＯＣＯＳ酸化膜であり、前記第１のチャネル領域の前記第２の絶縁膜およびその上の第３の絶縁膜が前記第１のトランジスタの第１のゲート酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上の第１のチャンネル領域と第１のソース拡散層との間および第１のチャンネル領域と第１のドレイン拡散層との間に第１の絶縁膜を有して前記第１の絶縁膜下に第１のオフセット拡散層が設けられた第１のトランジスタと、前記半導体基板上の第２のチャンネル領域と少なくとも第２のドレイン拡散層との間に第２の絶縁膜を有して前記第２の絶縁膜下に第２のオフセット拡散層が設けられた第２のトランジスタにより構成される半導体装置を製造するに際し、
前記半導体基板の前記第１のオフセット拡散層と前記第２のオフセット拡散層を形成する工程と、
前記第１のオフセット拡散層の上に前記第１の絶縁膜を、前記第２のオフセット拡散層の上に前記第２の絶縁膜を選択的に形成する工程と、
前記第１の絶縁膜および前記第２の絶縁膜以外の前記半導体基板上に第３の絶縁膜を形成する工程と、
前記第１の絶縁膜上でその端部が終端し前記第１のトランジスタの第１のチャンネル領域を被覆するレジスト膜を形成する工程と、
前記レジスト膜を用いて前記第１のトランジスタの第１のチャンネル領域以外の前記第３の絶縁膜を選択的に除去する工程と、
前記レジスト膜を除去して前記第３の絶縁膜を除去された前記半導体基板表面と前記第１のトランジスタの第１のチャンネル領域の前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、
前記第１のトランジスタの第１のソース拡散層と第１のドレイン拡散層および前記第２のトランジスタの第２のソース拡散層と第２のドレイン拡散層を形成する工程と、
前記第１のトランジスタの第１のチャンネル領域から前記第１の絶縁膜にまたがる第１のゲート電極と、前記第２のトランジスタの第２のゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜および前記第２の絶縁膜がＬＯＣＯＳ酸化膜であり、前記第１のチャネル領域の前記第３の絶縁膜およびその上の第４の絶縁膜が前記第１のトランジスタの第１のゲート酸化膜であり、第２のチャネル領域の前記第４の絶縁膜が前記第２のトランジスタの前記第２のゲート酸化膜であることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧トランジスタを含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
駆動電圧が十数Ｖ〜数十Ｖで駆動する高耐圧ＭＯＳ型トランジスタは、その多くが液晶ディスプレイのドライバーとして使用されている。液晶ディスプレイは近年、高精細化、低消費電力化、大画面化が進み、そこに用いられる液晶ドライバーは、ますます、高耐圧、低消費電力が要求されるようになってきた。こういった液晶ドライバーでは同一の半導体チップ上に一般回路用のＣＭＯＳトランジスタと高耐圧ＭＯＳ型トランジスタとを併設し、回路の構成としては、半導体チップから外部への出力端子に接続する周辺回路に高耐圧ＭＯＳトランジスタが用いられ、半導体チップ内部に、この高耐圧ＭＯＳトランジスタを制御する低電圧動作の高集積回路を構成するＣＭＯＳトランジスタが形成される。
【０００３】
高耐圧ＭＯＳトランジスタとしては、複数の異なるゲート電圧で動作する複数種類のトランジスタが併用される。例えば、５Ｖのゲート電圧で動作しソースと基板の電位が同じである高耐圧トランジスタと（以下、５Ｖ動作高耐圧トランジスタと称す）、８０Ｖのゲート電圧で動作しソースと基板の電位が同じである高耐圧トランジスタ（以下、８０Ｖ動作高耐圧トランジスタと称す）を備えたトランジスタがある。
【０００４】
以下、図を用いて従来の複数のゲート電圧で動作するトランジスタを有する半導体装置について説明する。
図３は従来の複数のゲート電圧で動作するトランジスタを有する半導体装置の断面図である。
【０００５】
図３において半導体基板１の表面上に半導体ウェル２があり、半導体ウェル２の表面にはドレイン拡散層１０ａ、ソース拡散層１０ｂ、耐圧トランジスタのオフセットドレイン領域を構成するＬＯＣＯＳ酸化膜３があり、さらにＬＯＣＯＳ酸化膜３の下には、ドレイン側オフセット拡散層４ａがある。ゲート酸化膜は、高耐圧トランジスタのゲート電極に何Ｖ印加するかによって膜厚が異なるように形成される。８０Ｖ動作高耐圧トランジスタの領域Ａのゲート酸化膜としては、第１回目の酸化で形成した第一ゲート酸化膜（図示せず）と、さらに５Ｖ動作高耐圧トランジスタの領域Ｂに第二ゲート酸化膜７を形成するときに第１のゲート酸化膜の上に追加酸化を受けた積層ゲート酸化膜８を用いる。また、５Ｖ動作高耐圧トランジスタのゲート酸化膜としては、第二ゲート酸化膜７を用いる。積層ゲート酸化膜８上からドレイン拡散層１０ａに接するＬＯＣＯＳ酸化膜３に一部かかるようにゲート電極９と第二ゲート酸化膜７上からドレイン拡散層１０ａに接するＬＯＣＯＳ酸化膜３に一部かかるようにゲート電極９が形成されている。
【０００６】
以下、上記半導体装置の製造方法を図を用いて説明する。
図４（ａ）は従来の複数のゲート電圧で動作するトランジスタを有する半導体装置の第一ゲート酸化膜を除去するまでの工程断面図であり、図４（ｂ）は従来の複数のゲート電圧で動作するトランジスタを有する半導体装置の第一ゲート酸化膜を除去してからの工程断面図である。
【０００７】
まず、図４（ａ）において、８０Ｖ動作高耐圧トランジスタの領域Ａと５Ｖ動作高耐圧トランジスタの領域Ｂの半導体基板１の表面上に半導体ウェル２を形成し、半導体ウェル２の表面にドレイン側オフセット拡散層４ａ、ＬＯＣＯＳ酸化膜３を形成する。その後、領域Ａに半導体基板１の露出面に第一ゲート酸化膜５を形成し８０Ｖ動作高耐圧トランジスタのゲート領域を形成する。８０Ｖ動作高耐圧トランジスタのゲート領域とＬＯＣＯＳ酸化膜３上をレジスト膜６でカバーし、８０Ｖ動作高耐圧トランジスタのゲート領域以外とＬＯＣＯＳ酸化膜３上以外の第一ゲート酸化膜５を除去する。
【０００８】
次に、図４（ｂ）に示すように、５Ｖ動作高耐圧トランジスタの第二ゲート酸化膜７を形成する。その際に、８０Ｖ動作高耐圧トランジスタのゲート領域は、第一ゲート酸化膜５の上に第二ゲート酸化膜７が積層して形成され、積層ゲート酸化膜８となる。次に、８０Ｖ動作高耐圧トランジスタのゲート領域となる積層ゲート酸化膜８上からＬＯＣＯＳ酸化膜３に一部かかる領域と、５Ｖ動作高耐圧トランジスタのゲート領域からＬＯＣＯＳ酸化膜３に一部かかる領域にゲート電極９を同時に形成する。その後、図３に示したドレイン拡散層１０ａ、ソース拡散層１０ｂを形成し、図３に示すような半導体装置を形成する。
【０００９】
しかしながら、上記従来の方法では、図４（ａ）、図４（ｂ）に示すように、異なるゲート電圧で動作しソースと基板の電位が同じである高耐圧トランジスタのゲート電極を同時に形成する場合、ゲート酸化膜をエッチングしたとき形成された第一ゲート酸化膜５の端部で、積層ゲート酸化膜８と第２ゲート酸化膜７の間で段差が生じる。また、その後の工程で、ゲート電極９を形成する時にわずかながらマスク合わせズレが生じることがある。
【００１０】
つまり、図３に示した断面図においては、ゲート電極９が左方向へずれた場合を示しており、左から２番目のゲート電極９からわかるように、このマスク合わせズレにより、８０Ｖ動作高耐圧トランジスタのゲート電極端部ではソース拡散層１０ｂを形成するためのイオン注入が積層ゲート酸化膜８によって阻止されてしまう。これは積層ゲート酸化膜８の膜厚が注入イオンを阻止する程度に厚いからである。こうなると、ゲート電極９の下にソース拡散層１０ｂが重ならず望ましくないオフセット領域ができてしまい、トランジスタの特性不良となるという問題点があった。
【００１１】
また、一方では、図３の断面図の左端のゲート電極９を参照してわかるように、積層ゲート酸化膜８と第二ゲート酸化膜７にまたがる形でゲート電極９が形成され、８０Ｖのゲート電圧では、第二ゲート酸化膜７にかかる部分でゲート破壊を起こしてしまう問題点があった。
【００１２】
【発明が解決しようとする課題】
本発明の半導体装置の製造方法は上記問題点を解決するもので、異なるゲート電圧で動作しソースと基板の電位が同じである高耐圧トランジスタの製造工程における精度不足に起因するトランジスタの特性不良やゲート耐圧不足によるゲート破壊を防ぐことを目的とするものである。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の請求項１記載の半導体装置の製造方法は、半導体基板上の第１のチャンネル領域と第１のソース拡散層との間および第１のチャンネル領域と第１のドレイン拡散層との間に第１の絶縁膜を有して前記第１の絶縁膜下に第１のオフセット拡散層が設けられた第１のトランジスタと、前記第１のトランジスタとは別の第２のトランジスタにより構成される半導体装置を製造するに際し、前記半導体基板の前記第１のオフセット拡散層を形成する工程と、前記第１のオフセット拡散層の上に前記第１の絶縁膜を選択的に形成する工程と、前記第１の絶縁膜以外の前記半導体基板上に第２の絶縁膜を形成する工程と、前記第１の絶縁膜上でその端部が終端し前記第１のトランジスタの第１のチャンネル領域を被覆するレジスト膜を形成する工程と、前記レジスト膜を用いて前記第１のトランジスタの第１のチャンネル領域以外の前記第２の絶縁膜を選択的に除去する工程と、前記レジスト膜を除去して前記第２の絶縁膜を除去された前記半導体基板表面と前記第１のトランジスタの第１のチャンネル領域の前記第２の絶縁膜上に第３の絶縁膜を形成する工程と、前記第１のトランジスタの第１のソース拡散層と第１のドレイン拡散層および前記第２のトランジスタの第２のソース拡散層と第２のドレイン拡散層を形成する工程と、前記第１のトランジスタの第１のチャンネル領域から前記第１の絶縁膜にまたがる第１のゲート電極と、前記第２のトランジスタの第２のゲート電極を形成する工程とを有することを特徴とする。
【００１４】
請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、前記第１の絶縁膜がＬＯＣＯＳ酸化膜であり、前記第１のチャネル領域の前記第２の絶縁膜およびその上の第３の絶縁膜が前記第１のトランジスタの第１のゲート酸化膜であることを特徴とする。
【００１５】
請求項３記載の半導体装置の製造方法は、半導体基板上の第１のチャンネル領域と第１のソース拡散層との間および第１のチャンネル領域と第１のドレイン拡散層との間に第１の絶縁膜を有して前記第１の絶縁膜下に第１のオフセット拡散層が設けられた第１のトランジスタと、前記半導体基板上の第２のチャンネル領域と少なくとも第２のドレイン拡散層との間に第２の絶縁膜を有して前記第２の絶縁膜下に第２のオフセット拡散層が設けられた第２のトランジスタにより構成される半導体装置を製造するに際し、前記半導体基板の前記第１のオフセット拡散層と前記第２のオフセット拡散層を形成する工程と、前記第１のオフセット拡散層の上に前記第１の絶縁膜を、前記第２のオフセット拡散層の上に前記第２の絶縁膜を選択的に形成する工程と、前記第１の絶縁膜および前記第２の絶縁膜以外の前記半導体基板上に第３の絶縁膜を形成する工程と、前記第１の絶縁膜上でその端部が終端し前記第１のトランジスタの第１のチャンネル領域を被覆するレジスト膜を形成する工程と、前記レジスト膜を用いて前記第１のトランジスタの第１のチャンネル領域以外の前記第３の絶縁膜を選択的に除去する工程と、前記レジスト膜を除去して前記第３の絶縁膜を除去された前記半導体基板表面と前記第１のトランジスタの第１のチャンネル領域の前記第３の絶縁膜上に第４の絶縁膜を形成する工程と、前記第１のトランジスタの第１のソース拡散層と第１のドレイン拡散層および前記第２のトランジスタの第２のソース拡散層と第２のドレイン拡散層を形成する工程と、前記第１のトランジスタの第１のチャンネル領域から前記第１の絶縁膜にまたがる第１のゲート電極と、前記第２のトランジスタの第２のゲート電極を形成する工程とを有することを特徴とする。
【００１６】
請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、前記第１の絶縁膜および前記第２の絶縁膜がＬＯＣＯＳ酸化膜であり、前記第１のチャネル領域の前記第３の絶縁膜およびその上の第４の絶縁膜が前記第１のトランジスタの第１のゲート酸化膜であり、第２のチャネル領域の前記第４の絶縁膜が前記第２のトランジスタの前記第２のゲート酸化膜であることを特徴とする。
【００１７】
本発明の半導体装置の製造方法によれば、異なるゲート電圧で動作しソースと基板の電位が同じである高耐圧トランジスタの製造工程における精度不足に起因するトランジスタの特性不良やゲート耐圧不足によるゲート破壊を防ぐことができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面に基づいて詳細に説明する。なお、実施の形態を説明するために、全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
図１は本発明の実施の形態における複数の異なるゲート電圧で動作するトランジスタを有する半導体装置の断面図であり、図２（ａ）は本発明の実施の形態における複数のゲート電圧で動作するトランジスタを有する半導体装置の第一ゲート酸化膜を除去するまでの工程断面図、図２（ｂ）は本発明の実施の形態における複数のゲート電圧で動作するトランジスタを有する半導体装置の第一ゲート酸化膜を除去してからの工程断面図である。図の右半分の領域Ｂは、ゲートに５Ｖ印加するトランジスタの形成領域であり、左半分の領域Ａは、ゲートに８０Ｖ印加するトランジスタの形成領域である。
【００２０】
まず、図２（ａ）では、半導体基板１の表面上に半導体ウェル２を形成し、半導体ウェル２の表面の所定領域に８０Ｖ動作高耐圧トランジスタでは、ドレイン側オフセット拡散層４ａ、ソース側オフセット拡散層４ｂを形成し、５Ｖ動作高耐圧トランジスタでは、ドレイン側のみにドレイン側オフセット拡散層４ａを形成する。次に、ドレイン側オフセット拡散層４ａおよびソース側オフセット拡散層４ｂの上にＬＯＣＯＳ酸化膜３を形成する。８０Ｖ動作高耐圧トランジスタのソース側オフセット拡散層４ｂとなるＬＯＣＯＳ酸化膜３およびソース側オフセット拡散層４ｂを形成することが従来と異なる。次いで、第一ゲート酸化膜５を、ＬＯＣＯＳ酸化膜３を除く半導体基板１表面に選択的に形成する。その後、ＬＯＣＯＳ酸化膜３上とドレイン側オフセット拡散層４ａとソース側オフセット拡散層４ｂに囲まれた８０Ｖ動作高耐圧トランジスタのゲート酸化膜が形成されるべき領域以外の酸化膜をエッチングするために、エッチングマスクとなるレジスト膜６を形成する。このマスクは、８０Ｖ動作高耐圧トランジスタの形成領域においては、ソースオフセット用ＬＯＣＯＳ酸化膜３上と、ドレインオフセット用ＬＯＣＯＳ酸化膜３上に端部を有し、その間の第一ゲート酸化膜５領域、すなわち８０Ｖ動作高耐圧トランジスタのゲート酸化膜となる領域を完全に被覆するようなパターンとなっている。したがって、レジスト膜６パターンはその全周がＬＯＣＯＳ酸化膜３上にある。一方、５Ｖ動作高耐圧トランジスタの形成領域では、ゲート酸化膜形成領域を避け、ドレインオフセット用のＬＯＣＯＳ酸化膜３上にのみレジスト膜６が存在するようなパターンとなっている。その状態で第一ゲート酸化膜５をエッチングする。図２（ａ）は第一ゲート酸化膜５のエッチング後の状態を示すもので、８０Ｖ動作高耐圧トランジスタのゲート酸化膜形成領域の第一ゲート酸化膜５は完全に残留し、５Ｖ動作高耐圧トランジスタ形成領域の第一ゲート酸化膜５はすべて除去されている。
【００２１】
次に、図２（ｂ）に示すように、レジスト膜６を除去した後、第一ゲート酸化膜５上を含む半導体基板１上に第二ゲート酸化膜７を形成する。この時、ドレイン側オフセット拡散層４ａとソース側オフセット拡散層４ｂに囲まれた８０Ｖ動作高耐圧トランジスタのゲート酸化膜領域は、第一ゲート酸化膜５と第二ゲート酸化膜７が積層して積層ゲート酸化膜８となる。次に、この積層ゲート酸化膜８上からＬＯＣＯＳ酸化膜３上に一部かかるように、８０Ｖ動作高耐圧トランジスタのゲート電極９を形成する。また、５Ｖ動作高耐圧トランジスタのゲート領域は第二ゲート酸化膜７となり、第二ゲート酸化膜７上からＬＯＣＯＳ酸化膜３に一部かかるようにゲート電極９を形成する。この時、両耐圧トランジスタのゲート電極９は同時に形成される。その後、ゲート電極９とＬＯＣＯＳ酸化膜３をマスクとして、イオン注入などによりドレイン拡散層１０ａ、ソース拡散層１０ｂを形成し、図１に示すような断面構造を有する半導体装置が完成する。
【００２２】
ここで、ゲート酸化膜の厚さの一例をあげると、第一ゲート酸化膜５は１６０ｎｍ、第二ゲート酸化膜７は２３ｎｍで積層ゲート酸化膜８は約１７０ｎｍ。ＬＯＣＯＳ酸化膜３は８００ｎｍとなる。
【００２３】
また、本発明の実施の形態では８０Ｖと５Ｖの異なるゲート電圧で動作しソースと基板の電位が同じである高耐圧トランジスタで説明したが、ゲート酸化膜の厚さを変えることで任意のゲート電圧で動作しソースと基板の電位が同じである高耐圧トランジスタの組み合わせが可能である。
【００２４】
このように、ソース拡散層１０ｂとゲート酸化膜形成領域の間にＬＯＣＯＳ酸化膜３及びＬＯＣＯＳ酸化膜３の下にソース側オフセット拡散層４ｂを設け、レジスト膜６を端部がすべてＬＯＣＯＳ酸化膜３上に必ず来るように配置し、レジスト膜６をマスクとして第一ゲート酸化膜５のエッチングを行うことにより、このエッチングによる、従来のような半導体基板１上のゲート酸化膜の段差がなくなる。したがってゲート電極９形成においてマスク合わせズレがあっても、トランジスタの製造工程における精度不足に起因するトランジスタの特性不良やゲート耐圧不足によるゲート破壊を防ぐことができる。
【００２５】
【発明の効果】
以上のように本発明は、異なるゲート電圧で動作し膜厚の異なるゲート酸化膜を有し、ソースと基板の電位が同じである高耐圧トランジスタのゲート電極を同時に形成する半導体装置において、ソース拡散層とゲート酸化膜形成領域の間にＬＯＣＯＳ酸化膜とＬＯＣＯＳ酸化膜下にソース側オフセット拡散層を設けることによって、第一ゲート酸化膜のエッチングによるゲート酸化膜に段差が生じるのを防止し、トランジスタの製造工程における精度不足に起因するトランジスタの特性不良やゲート耐圧不足によるゲート破壊を防ぐことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における複数のゲート電圧で動作するトランジスタを有する半導体装置の断面図
【図２】（ａ）本発明の実施の形態における複数のゲート電圧で動作するトランジスタを有する半導体装置の第一ゲート酸化膜を除去するまでの工程断面図
（ｂ）本発明の実施の形態における複数のゲート電圧で動作するトランジスタを有する半導体装置の第一ゲート酸化膜を除去してからの工程断面図
【図３】従来の複数のゲート電圧で動作するトランジスタを有する半導体装置の断面図
【図４】（ａ）従来の複数のゲート電圧で動作するトランジスタを有する半導体装置の第一ゲート酸化膜を除去するまでの工程断面図
（ｂ）従来の複数のゲート電圧で動作するトランジスタを有する半導体装置の第一ゲート酸化膜を除去してからの工程断面図
【符号の説明】
１　　　半導体基板
２　　　半導体ウエル
３　　　ＬＯＣＯＳ酸化膜
４ａ　　ドレイン側オフセット拡散層
４ｂ　　ソース側オフセット拡散層
５　　　第一ゲート酸化膜
６　　　レジスト膜
７　　　第二ゲート酸化膜
８　　　積層ゲート酸化膜
９　　　ゲート電極
１０ａ　ドレイン拡散層
１０ｂ　ソース拡散層
【図１】
2004071586.tif 000003
【図２】
2004071586.tif 000004
【図３】
2004071586.tif 000005
【図４】
2004071586.tif 000006