(57)【要約】【課題】  デジタルデータを確実に復号化するのに十分な精度の再生されたタイミング信号を維持しながら、データクロック周波数に対しサンプリング周波数を仲裁的に選択できるようにすること。【解決手段】  所定のシフトシーケンスに従って前記サンプル周期の各々を循環させるよう、前記遅延ループ内で前記累積された値をシフトするためのコントローラを備え、前記所定のシフトシーケンスが複数の単一シフトおよび少なくとも１以外のシフトサイズを含み、Ｎ個のサンプル周期のサイクル中に多数のシフトＮ＋δを提供し、符号化されたデジタル信号からタイミング信号を再生する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
データクロック周期１／Ｒｂが所定のサンプル周期１／Ｆｓの整数倍となってない、所定のサンプルレートＦｓを使用する受信機において、データクロック周波数Ｒｂを有する符号化されたデジタル信号からタイミング信号を再生するための装置において、
前記符号化されたデジタル信号に結合され、前記符号化されたデジタル信号によってトリガーされる入力パルス信号を発生する入力パルス発生器と、
Ｎ個の遅延素子を含み、各素子が前記遅延素子内を循環するための複数のそれぞれの累積値を記憶するようになっている遅延ループと、
前記入力パルス信号に応答し、所定の遅延素子内でそれぞれの累積された値をインクリメントするための入力総和器と、
前記累積された値および所定のスレッショルドに応答し、同期化パルスを発生するためのタイミングパルス推定器と、
前記所定のサンプルレートＦｓに応答し、前記タイミング信号を出力するためのカウンターとを備え、該カウンターが所定のカウンターシーケンスに従って可変カウンター周期を有し、前記可変カウンター周期が前記クロック周期１／Ｒｂに対応する時間にわたる平均値を有し、前記カウンターが前記同期化パルスによってリセットされるようになっており、
更に、所定のシフトシーケンスに従って前記サンプル周期の各々を循環させるよう、前記遅延ループ内で前記累積された値をシフトするためのコントローラを備え、前記所定のシフトシーケンスが複数の単一シフトおよび少なくとも１以外のシフトサイズを含み、Ｎ個のサンプル周期のサイクル中に多数のシフトＮ＋δを提供するようになっている、符号化されたデジタル信号からタイミング信号を再生するための装置。
【請求項２】
前記受信機が無線放送ラジオ受信機から構成されている請求項１記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にはデジタルデータ送信のためのタイミング信号を再生することに関し、より詳細にはデータクロック周波数の整数倍であるサンプリング周波数（および、従ってプロセッサクロック周波数）を採用するためにデータ受信機を必要とすることなく、タイミング信号を再生することに関する。
【０００２】
二進信号の形態をしたデジタル情報を発生するときには、それぞれのタイムスロットに各二進信号が割り当てられる。これらタイムスロットは一般に、二進信号の所望するビットレートに対応する周波数を有するタイミング信号によって決定される等しい時間長さとなっている。デジタル信号の送信（例えば無線通信）における補助を行うために、二進の１の値または０の値を表示するための変調方式を使用できる。かかる信号を受信したとき、元の二進信号の検出または復調は正しいタイムスロットを識別するのに利用できるタイミング情報に依存する。通常、二進データ信号と共に元のタイミング信号を送信することは実際的ではない。従って、通常送信されたデータ信号自身からタイミングを再生することが望ましい。
【０００３】
欧州における無線データシステム（ＲＤＳ）および北米における無線放送データシステム（ＲＢＤＳ）は、デジタルデータの無線放送を使用するシステムの例である。これらシステムでは変調された２進信号を使用する副搬送波でアナログ無線（例えばＦＭ）放送を補助するデジタルデータストリームが放送される。符号化されたデータを正しく復調することにより、デジタルデータストリームは種々の強化された機能、例えばプログラムまたはフォーマットタイプの識別のテキストディスプレイ、放送者の名称の識別のディスプレイ、歌情報（例えば歌の題名およびアーティスト）のディスプレイ、および現在の送信機からの信号が例えば微弱となったときに無線受信機を共通ネットワーク内の別の送信機に自動的に再注入するための別の周波数を受信機に提供する機能を提供できる。
【０００４】
ＲＤＳ／ＲＢＤＳデータは５７ｋＨｚの周波数でダブルサイドバンドの搬送波抑制変調を使用する多重化されたＦＭ放送信号に追加される。このデジタルデータは毎秒１１８７.５ビットのデータレートで二位相符号化される。各二進ビット（すなわち１または０のいずれか）は、ビットタイムスロットの中間で時間変化する信号の遷移方向がビット値を示すシンボルによって表示される。正しいビット値を復号化するためには各ビットシンボルの相対的位相を区別できるように正しいタイミング信号を再生しなければならない。
【０００５】
従来のＲＤＳ／ＲＢＤＳ受信機では二位相符号化されたデータがサンプリングされるサンプリング周波数はデジタルデータのタイムスロット中に平均的量の整数のサンプルが生じるようにデータクロック周波数Ｒｂの整数の倍数として選択されている。この結果、（例えば交互タイミング信号を形成するためにサンプルレートでカウントすることにより）ビットレートの周波数に一致するタイミング信号を発生させることはストレートフォワードな方法となる。再生されたタイミング信号は元のビットタイミング信号にも位相が整合していなければならない。この位相の整合はデータ自身を参照することによって達成できる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
サンプリング周波数をデータクロック周波数の整数倍にしなければならないことは、特定の受信機の設計に対する望ましくない制約となり得るだけでなく、サンプリング周波数の選択、従ってプロセッサクロック周波数の選択に対する制約ともなり得る。更に従来のタイミング再生実現例は特定の受信機ごとにカスタム化されており、他の受信機の設計に対して移植性はなかった。すなわち新しいモデルの受信機ごとに受信機の設計のその他の細部（例えばサンプリング周波数およびデータビットレート）に従って新しいユニークなタイミング再生装置を設計しなければならない。カスタム設計をしなければならない結果、コストが高くなり、開発時間もかかることとなる。
【課題を解決するための手段】
【０００７】
本発明はデジタルデータを確実に復号化するのに十分な精度の再生されたタイミング信号を維持しながら、データクロック周波数に対しサンプリング周波数を仲裁的に選択できるという利点を有する。更に本発明は、異なるサンプリング周波数およびデータクロック周波数に容易に適応し、よって再使用可能なデジタル信号処理（ＤＳＰ）構築ブロックを提供し、本発明を使用する受信機の開発時間を短縮し、開発コストを低減するタイミング再生方法および装置を提供できる。
【０００８】
本発明の１つの特徴によれば、データクロック周期１／Ｒｂが所定のサンプル周期１／Ｆｓの整数倍となっていない、所定のサンプルレートＦｓを使用する受信機内でデータクロック周波数Ｒｂを有する符号化されたデジタル信号からタイミング信号を再生するための方法が提供される。この方法は符号化されたデジタル信号に応答して入力パルス信号を発生する工程を含む。累積された値を記憶する所定の遅延素子内に入力パルス信号の各々が累積される。この所定の遅延素子はＮ個の遅延素子を含む遅延ループ内にあり、各遅延素子はそれぞれの累積値を有する。所定のシフトシーケンスに従い、サンプル周期の各々でシフトすることにより、遅延ループ内で累積された値が循環される。この所定のシフトシーケンスはＮ個のサンプル周期のサイクル中に多数のシフトＮ＋δを発生するように、複数の１回シフトおよび少なくとも１以外のシフトサイズを含む。累積値および所定のスレッショルドに応答して同期化パルスが発生され、カウンターは所定のサンプルレートＦｓに応答し、タイミング信号を出力するように操作され、このカウンターは所定のカウンターシーケンスに従った可変カウンター周期を有する。この可変カウンター周期はデータクロック周期１／Ｒｂに対応する時間にわたる平均値を有する。このカウンターは（同期化が必要となった場合）同期化パルスに応答してリセットされる。
【発明を実施するための最良の形態】
【０００９】
図１（ａ）は二位相符号化を使用する送信に先立って発生されるＲＤＳデータストリームを示し、この符号化では「１」ビットは第１の位相（すなわちビット周期の中間で負に進む過渡時）を有する単一サイクルとして表示され、「０」ビットは第１ビットから反転した第２位相（すなわち中間で正に変わる過渡時）として単一サイクルとして表示される。連続ビットが同じ値を有すると、ビット周期のうちの開始点、中間点および終了点でゼロクロスまたはエッジが生じる。二進振動が１ビット値から他の値に変化するときには、対応するビット周期の開始点ではゼロクロスまたはエッジはない。
【００１０】
図１（ｂ）は二位相符号化されたデータストリームを発生するのに使用され、理想的ビットタイムスロット、すなわちビット周期Ｐｉを有するタイミングに対応する理想的クロックタイミング信号を示す。図１（ｂ）の理想的タイミング信号に極めて近似する図１（ａ）に類似した受信データ信号に基づき、タイミング信号を再生することが望ましい。
【００１１】
図１（ｃ）は理想的ビットタイミング信号の各周期の間で全数のサンプリング周波数タイミングパルスが発生されるように理想的ビットレートまたはビット周波数の整数倍となるように選択された従来のサンプリング周波数を示す。例えばビットレートの８倍のサンプリング周波数が示されている（すなわち各ビット周期の間で８個のサンプルパルスが発生される）。元の二進信号を発生するのに使用されるタイミング基準およびサンプリング周波数の各々が仕様に対して十分正確であることを条件にサンプリング周波数で駆動される自走カウンターは実質的に元のタイミング信号の周波数に一致する。当技術分野ではパターンマッチング方法（例えば等しい数の正のデータサンプル値と負のデータサンプル値とを有するサンプリングウィンドーを探す方法）およびゼロクロス検出方法（すなわち最も多いゼロクロス点を含むクロックサイクル内のサンプル位置を探す方法）を含む種々の異なる方法によって、再生されたタイミング信号の位相を同期化することが公知となっている。
【００１２】
本発明では、受信機で使用されるサンプリング周波数をプロセッサのクロック周波数の整数倍としなければならない従来技術の要件をなくすことが望まれている。例えばＲＤＳまたはＲＤＢＳ信号のデータクロック周波数Ｒｂは１２８７.５Ｈｚである。従来の受信機はＲＤＳビットごとに８個のサンプルがカウントアウトされるように９.５ｋＨｚのサンプリング周波数を一般に使用していた。サンプリング周波数はプロセッサのクロック周波数の整数倍となっていなければならないので、プロセッサのクロック周波数に対して所定の周波数しか使用できなかった。受信機の設計における他の考慮すべき事項により１１８７.５Ｈｚの倍数を除くサンプリング周波数（またはベースクロック周波数）を使用することが望ましい。１つの可能性のある受信機の設計では、１０.５４６８７４ｋＨｚのサンプリング周波数Ｆｓを使用できるが、この結果、Ｆｓ対Ｒｂの比は８.８８１５７８９となる。図１（ｄ）に示されるように、１つの理想的ビット周期中には８.８８１５７８９のサンプルパルスが生じる。しかしながら、クロックカウンターは整数しかカウントできないので、データ信号の正しい周期をカウントすることはできない。９個のサンプル周期をカウントすることによってクロック信号を近似した場合、実際のタイミングと近似されたタイミングとの間の誤差はデータを確実に検出できない程度まで大きくなる。
【００１３】
「仲裁サンプリング周波数を使用したクロックタイミングの再生」を発明の名称とし、２００２年１０月３０日に出願された継続中の米国特許出願第10/284,231号（本明細書ではこの出願明細書全体を参考例として援用する）に記載されているように、（複数のクロック周期にわたる）平均クロック周期が実質的にデータクロック周波数Ｒｂに等しくなり、クロック周期と理想的クロック信号との間の瞬間的誤差を小さく維持できるように、異なる整数の間でクロックカウントＳを変調することによって可変クロック周期を発生できる。例えば各可変クロック周期中にカウントアウトされるサンプル数を所定のカウンターシーケンスに従い、９個のサンプル値と８個のサンプル値との間で切り替える。可変クロック周期はデータビット周期にほぼ等しい平均長さを有する（すなわちＳの平均値は、比Ｆｓ／Ｒｂに近似する）。この結果生じる再生されたタイミング信号と理想的クロック信号との間の誤差は常に１つのサンプル周期未満となる。再生されたタイミング信号が正しい位相となっていること（すなわち同期化されていること）を条件に、このタイミング信号を満足できるように使用してデジタルデータ信号を復号化できる。
【００１４】
本発明は最小量の処理リソースだけで高精度で再生されたクロック信号を同期化するものである。図２は遅延された入力パルスに入力パルスを追加するよう、変更／変調ループ長さを使用して同期化パルスを発生するためのタイミング再生ループを示す。パルス発生器１０は入力データ信号を受信し、この入力データ信号によってトリガーされた入力パルスを発生する。好ましい実施形態では入力パルスは１サンプル周期長さであり、入力データ信号の各過渡現象（すなわちゼロクロス点）を表示するために二進値を有する。これら入力パルスは総和器１１の１つの入力端へ与えられる。総和器１１の出力端はシフト論理回路１９の１つの入力端に結合されている。複数の遅延素子１２〜１８はそれらの入力端がシフト論理回路１９のそれぞれの出力端に接続されており、出力端がシフト論理回路１９のそれぞれの入力端に接続されている。シフト論理回路の一方の出力端は総和器の他方の入力端に結合されている。総和器、シフト論理回路および遅延素子はデジタルマルチビット値で作動する。これら値は１つの遅延素子から別の遅延素子に値をシフトすることにより、遅延ループを形成するよう、遅延素子の間で計算される。この操作は遅延素子のうちの１つの値にパルス発生器１０からの新しい各入力パルスを加えることにより形成された累積値をシフトすることを含む。総和器１１でインクリメントすべき値は常に同じ遅延素子（例えば遅延素子１２）からのものであることが好ましい。これら値は遅延ループ内の１つの素子により通常シフトされる（例えば素子１２から素子１３へ、素子１３から素子１４へなど）が、下記のようにチェーンに沿って異なる値だけシフトすることもできる。
【００１５】
シフト論理回路１９はマルチプレクサマトリックスから構成でき、このマトリックスは１回のシフト、２回のシフトまたはその他の回数のシフトを行うように、各遅延素子の出力端とそれぞれの遅延素子の入力端とを相互に接続するように選択的に構成される。シフトクロック信号を発生するために、各遅延素子はタイミングコントローラ２４が接続され、このコントローラ２４はシフト論理回路１９へ接続され、各サンプル周期中のシフト量を制御する。
【００１６】
遅延ループの長さを理想的クロック信号の公称周期にマッチングさせることにより、ループを循環する入力パルスはその後の入力パルスによって補強される。パルスタイミング推定値２０は遅延素子の連続するサブセット（例えば素子１２、１３および１４）の出力端に結合された重み付けされた合計ブロック２１を含み、このブロックではこれら３つの素子のうちの中心遅延素子（例えば素子１３）に向かって次第に大きな重み付けがされた合計が形成される。この重み付けされた合計はスレッショルド比較ブロック２２でスレッショルドと比較される。この重み付けされた合計がスレッショルドに達するかまたはそれを越えると、カウンター２３のリセット入力端に同期化信号が送られる。このカウンターは再生されたクロックタイミング信号を発生するようにサンプルレートＦｓでクロック制御されている。従ってカウンター２３は入進データ信号と位相が合うように再同期化される。新しいタイミング推定値をスタートできるように同期化信号に応答し、遅延素子の内容がクリアされる。所定のカウンターシーケンスを発生するようにカウンター２３にはタイミングコントローラ２４が結合されている。このコントローラ２４は遅延素子の間の値のシフトを制御するように更にシフト論理回路１９に結合されている。
【００１７】
従来の受信機はデータクロック周波数またはデータビットレートＲｂの整数倍であるサンプルレートＦｓを使用していた。次の入力パルスが発生したときにループ入力ポイントで正しい累積値が与えられるように、整数倍に対応する遅延ループ長さが使用されていた。入進データ信号にドリフトまたはジッターが存在していると、入力パルスが不一致状態（すなわち隣接するパルス間でスメア状態）となる。重み付けされた合計を使用していることにより、正しいパルスロケーションの最良の推定値を識別することができる。大きなジッターまたはノイズが存在している場合は、長期にわたって同期化パルスを発生することができなくなる。
【００１８】
タイミング再生カウンターはデータクロック周期１／Ｒｂに等しい周期をあたえるので、この周期は従来システムでは整数の数のサンプル周期を同じように含む。カウンターは同期化パルスの間で整数の数のサンプル周期を繰り返しカウントアウトするので、フライホイールのように働く。
【００１９】
タイミング再生ループが最適に作動するにはループ内の総遅延量は入力パルス間の予想される時間にできるだけ近くなっていなければならない。従来技術では、ループの遅延時間はサンプル周期（１／Ｆｓ）に遅延素子の数を掛けた値に等しい。しかしながら、入力パルス間の予想時間の整数の除数でないサンプル周期が選択された場合、十分な精度でループ遅延時間と入力パルスのタイミングとをマッチングさせることはできない。本発明では、Ｎ以外の有効なループ長さが得られるよう（ここでＮは遅延ループ内の遅延素子の数である）、サンプル周期とシフトとの間の１：１の対応関係から変化したシフトシーケンスが使用される。
【００２０】
好ましい実施形態ではコントローラ２４は（例えば複数のループサイクルにわたる）平均ループ長さが理想的クロック周期（１／Ｒｂ）にほぼ等しくなるように、ほとんどのサンプル周期に対しては１つの遅延素子をシフトすることと他のサンプル周期に対しては異なるシフトサイズ（例えば０または２つの遅延素子）をシフトすることを選択する。従ってＮ回のサンプル周期の間のシフトの総回数はＮ＋δ（ここでδはサイクル内の各異なるシフトサイズと１のシフトとの間の差である）に等しい。２回のシフトではδ＝１（すなわち２回のシフト−１回のシフト）およびゼロのシフトに対してはδ＝−１となる。１サイクルにおいて２回のシフトを使用した場合、δは２に等しくなる。
【００２１】
遅延ループは実際に累積された値をシフトするよう、図２に示されるようにハードウェアのレジスタから構成できるし、またはメモリバッファおよびバッファ内の異なる位置を周期的にポイントするためのポインターでもよい。シフト論理回路の代替回路としてハードウェアレジスタを直列に接続し、サンプル周期中にエクストラシフト信号を追加するか、または前のレジスタもしくはループ内のそれよりも２つ前のレジスタのいずれかを選択できる入力マルチプレクサを使用することにより、２回のシフトを得ることができる。メモリバッファを使ったときの２回のシフトはバッファポインターを２アドレスだけ進ませることによって得ることができる。ゼロシフトは１回のサンプル周期中にレジスタのシフトまたはバッファポインターの進みのいずれかをディスエーブルすることによって得られる。
【００２２】
Ｎ−１個のサンプル周期の間で１回のシフトを使用し、次にＮ番目のサンプル周期の間で２回のシフトを使用した場合、Ｎ個のサンプル周期のサイクル中のシフトの総回数はＮ＋１に等しくなる。サンプル周期ごとの平均シフトは（Ｎ＋１）／Ｎの遅延素子となる。ループ中で循環される累積値に対し、その値は２回のシフトが挿入された状態で（平均として）若干速くループのまわりを移動する。連続サイクル間で使用されるシフト回数を変えることにより、サンプル周期の分数を含む平均ループ長さを得ることができる。
【００２３】
例えばサンプル周期に対するデータ周期の比が１２.５である場合、実際に１３個の遅延素子を使用して別のサイクルに対し、１２のサンプル周期と１３のサンプル周期との間で有効ループ長さを切り替えることにより（すなわち１２のループ長さに対して１サイクル中に２回シフトを使用し、次に１３のループ長さに対して次のサイクルですべて１回のシフトを使用することにより）、一致した平均ループ長さを得ることができる。別の例では、１３の有効ループ長さ（および１２.５の全平均値）を形成するのに、別のサイクルでゼロシフト（すなわちシフトのない状態）と共に、１２の実際の遅延素子を使用できる。瞬間的誤差を最小にするようにサイクル内の２回のシフト（またはゼロシフト）の位置をディザー化する（すなわち個々のサイクルごとにランダムに選択する）ことが好ましい。
【００２４】
所定のシフトシーケンスは好ましくはフレーム構造内に多数のサイクル（すなわち完全ループ）を含み、このフレーム構造内ではサイクルごとの平均ループ長さは所望するデータビット周期または理想クロック周期にほぼ等しくなる。次に、その後のフレームに対し、所定のシフトシーケンスを再使用する。Ｐをフレーム内の整数のサンプル周期に等しくし、Ｑをフレーム内の整数のループサイクルに等しくする。そうすると、フレーム内の平均ループ長さ（有効ループ長さＬｅｆｆとも称される）はＰ／Ｑに等しくなる。従ってＰとＱはデータクロック周波数Ｒｂに対するサンプルレートＦｓの比にほぼ等しくなるように選択され、ＮはＱの整数倍になるように選択される。
【００２５】
上記のようなＲＤＳ無線受信機における別の例では毎秒１１８７.５ビットのデータレートでデジタルデータが二位相符号化される。１０.５４６８７４ｋＨｚのサンプリング周波数Ｆｓが使用され、この結果、Ｒｂに対するＦｓの比は８.８８１５７８９となる。従って、約８.８８１５７８９の平均有効ループ長さを得ることが望ましい。このループ長さは実際の長さ９の遅延ループを使用し、所定のシフトシーケンスを発生するように１つのフレーム内で所定のサイクルで２回のシフトを使用することにより８〜９の間の個々のサイクルの有効長さを変調することにより得られる。例えば７サイクルの間ですべて１回のシフトを使用し（９の有効長さ）、次に１回のサイクルで１回シフトおよび２回シフトを使用し（８の有効長さ）、次に８サイクルの間ですべて１回のシフトを使用し、次にフレームの最終サイクル内で１回のシフトおよび２回のシフトを使用する。このフレーム内の全有効長さは８.８８２３５２９となり、この値は正しい同期を維持するための８.８８１５７８９に十分近い。
【００２６】
同じフレーム構造内ではカウンターがフレームにわたって同じ平均周期を繰り返すように所定のカウンターシーケンスを設定する。別のシーケンス例は次のとおりである。まずフレームのスタート点で開始し、最初のＶ周期の間でＳの周期またはサイクルカウントが使用される。ここでＳは一般にＮに等しく、Ｖは整数である。次にＳ−１のサイクルカウントを使用して１回の周期を挿入する。次に、次のＷ周期がサイクルカウントＳを使用し、次にＳ−１を使用する別の単一周期が続く。フレーム内の平均カウンター周期をループ周期に等しく（かつデータクロック周期にも等しいか、またはほぼ等しく）なるように、フレーム内にサイクルカウントＳまたはＳ−１を使用する別の周期を挿入する。ＧをＶが使用される回数とし、ＨをＷが使用される回数とし、Ｊをフレーム内のＳ−１の周期の数とする。フレーム内のサイクルＱの総数はＧ＋Ｈ＋Ｊとなる。フレーム内のサンプル周期Ｐの総数は（Ｇ×Ｖ×Ｓ）＋（Ｈ×Ｗ×Ｓ）＋（Ｊ×（Ｓ−１））である。従って、平均カウンター周期は［（Ｇ×Ｖ×Ｓ）＋（Ｈ×Ｗ×Ｓ）＋（Ｊ×（Ｓ−１））］／（Ｇ＋Ｈ＋Ｊ）のサンプル周期である。
【００２７】
Ｓ−１のサイクルカウントを使用するカウンター周期は２回シフトを使用する遅延ループの周期と同じ時間にスタートすることが好ましい。これら周期を同時に発生させることにより、マイクロコントローラにおける処理時間が節約される。
【００２８】
図３にはデジタル信号処理（ＤＳＰ）部品を使用する、本発明を実施するための好ましい装置が示されている。受信機のフロントエンド３０はビットレートＲｂを有する符号化されたデジタルデータ信号を発生する。このフロントエンド３０は、例えばＲＤＳ放送信号を受信するための無線チューナーと復調器とを含む。符号化されたデジタルデータ信号はゼロクロス検出器３１およびデコーダ３５へ与えられ、ゼロクロス検出器３１からの入力パルスは同期化回路３２へ与えられる。同期化回路３２内で具現化されたスレッショルドおよび所定のシフトシーケンスに基づき、クロックカウンター３３へ同期信号が与えられる。
【００２９】
プログラマブルメモリ３４はサンプリング周波数Ｆｓに基づき再生されたタイミング周波数を発生するのに、クロックカウンター３３が使用する所定のカウンターシーケンスを含む。カウント基準としてサンプリング周波数Ｆｓを使用することにより、クロックカウンター３３はタイミング信号を再生し、このタイミング信号はデコーダ３５へ与えられ、元の二進データストリームを再生する。
【図面の簡単な説明】
【００３０】
【図１】（ａ）〜（ｄ）は、本発明の作動を説明するための信号の波形を示す。
【図２】本発明のタイミング再生装置の好ましい実施形態のブロック図である。
【図３】本発明の好ましいハードウェア実現例をより詳細に示すブロック図である。
【符号の説明】
【００３１】
１０  パルス発生器
１１  総和器
１２〜１８  遅延素子
１９  シフト論理回路
２０  パルスタイミング推定器
２１  重み付けされた合計ブロック
２２  スレッショルド比較ブロック
２３  カウンター
２４  タイミングコントローラ
【図１】
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【図２】
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【図３】
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