(57)【要約】【課題】ソース／ドレインの抵抗を低く、トランジスタの駆動力を高く保ちつつ浅いＰＮ接合を備えるＭＩＳ型電界効果トランジスタ及びその製造方法の提供。【解決手段】シリコン基板と、シリコン基板の表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、シリコン基板の前記ゲート絶縁膜の両側に形成されたソース／ドレイン拡散層と、ソース／ドレイン拡散層上に形成された金属酸化物を含有する膜と、金属酸化物を含有する膜上に形成された、不純物を含有する多結晶シリコン膜とを備えることを特徴とする半導体装置。【選択図】  図１
2004172178.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、
前記シリコン基板の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート絶縁膜の両側の前記シリコン基板に形成されたソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層上に形成された金属酸化物を含む膜と、
前記金属酸化物を含む膜上に形成された、不純物を含む多結晶シリコン膜とを備えることを特徴とする半導体装置。
【請求項２】
シリコン基板と、
前記シリコン基板の表面に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の両側の前記シリコン基板に形成されたＮ型のソース／ドレイン拡散層と、前記ソース／ドレイン拡散層上に形成された金属酸化物を含む第１の膜と、前記第１の膜上に形成された、Ｎ型不純物を含む多結晶シリコン膜とを備えるＮ型電界効果トランジスタと、
前記シリコン基板の表面に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート絶縁膜の両側の前記シリコン基板に形成されたＰ型のソース／ドレイン拡散層と、前記ソース／ドレイン拡散層上に形成された金属酸化物を含む第２の膜と、前記金属酸化物を含む第２の膜上に形成された、Ｐ型不純物を含む多結晶シリコン膜とを備える、前記Ｎ型電界効果トランジスタの近傍に形成されたＰ型電界効果トランジスタとを備えることを特徴とする半導体装置。
【請求項３】
前記金属酸化物を含む膜は金属酸化物とシリコン酸化物の混合物を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記金属酸化物には酸素欠損による金属結合が存在することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート絶縁膜と前記金属酸化物を含む膜とが異なる材料からなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記金属酸化物はハフニウム酸化物、酸化ジルコニウム、酸化アルミニウム、酸化イットリウム、酸化ランタンのいずれかであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記多結晶シリコン膜と前記ソース／ドレイン拡散層は位置整合していることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
シリコン基板上に金属酸化物を含む膜を形成する工程と、
前記金属酸化物を含む膜上に短冊形の導電体膜あるいは半導体膜を形成する工程と、
前記導電体膜あるいは半導体膜が形成された領域外の、前記金属酸化物を含む膜の表面を除去する工程と、
前記導電体膜あるいは半導体膜の側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜を介して前記導電体膜あるいは半導体膜を両側から挟む多結晶シリコン膜を形成して、前記多結晶シリコン膜に不純物を添加する工程と、
前記多結晶シリコン膜中の不純物を、前記金属酸化物を含む膜を通して前記シリコン基板表面に拡散させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記金属酸化物を含む膜の表面を還元処理する工程を備えることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
シリコン基板上に金属酸化物を含む第１の膜を形成する工程と、
前記金属酸化物を含む第１の膜上に短冊形の導電体膜あるいは半導体膜を形成する工程と、
前記導電体膜あるいは半導体膜が形成された領域外の前記金属酸化物を含む第１の膜を除去する工程と、
前記導電体膜あるいは半導体膜が形成されたシリコン基板上に金属酸化物を含む第２の膜を形成する工程と、
前記金属酸化物を含む第２の膜を介して前記導電体膜あるいは半導体膜の側壁に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜の近傍に多結晶シリコン膜を形成して、前記多結晶シリコン膜に不純物を添加する工程と、
前記多結晶シリコン膜中の不純物を、前記金属酸化物を含む第２の膜を通して前記シリコン基板表面に拡散させる工程とを備えることを特徴とする半導体装置の製法方法。
【請求項１１】
前記金属酸化物はハフニウム酸化物、酸化ジルコニウム、酸化アルミニウム、酸化イットリウム、酸化ランタンのいずれかであることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はシリコン基板に形成した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
金属―絶縁体―半導体界面を有する電界効果トランジスタ（ＭＩＳＦＥＴ）の微細化はとどまる所を知らず、既に０．１μｍのゲート長を目前にしている。これはＭＩＳＦＥＴの微細化がＬＳＩ（大規模集積回路）の高速化につながり、さらに低消費電力化にも繋がるという縮小則がいまだに成り立っているためである。また、ＭＩＳＦＥＴを微細化すると、占有面積の縮小をもたらし、チップの単位面積当りのトランジスタ数を増やすことができることでＬＳＩの多機能化を実現することができる。
【０００３】
しかし、縮小則の追求は５０ｎｍというデザインルールを数年先に実現するにあたり大きな壁にぶつかると予想されている。つまり、微細化にともないＭＩＳＦＥＴのソース／ドレイン間の短チャネル効果が顕著になり、トランジスタをカットオフできなくなるというものである。そのために、数年先にはソース／ドレインのＰＮ接合深さを約１０ｎｍにまでする事が必須になると予想されている。
【０００４】
また、シリコン基板内のＰ型、あるいはＮ型不純物の固溶に限界があるためにソース／ドレインの抵抗Ｒが非常に高く（Ｒ＞１ｋΩ／ｓｑ）なることが予想されている。その場合は、トランジスタのカットオフは実現できるが、駆動電流が大幅に小さくなり、論理回路の速度低下、メモリ書き込み／読み出し速度の低下が懸念される。
【０００５】
これらの問題を解決するために、ＭＩＳＦＥＴのゲート近傍にソース／ドレインの浅い接合を作りながら、その上に不純物を高濃度に添加した導体のシリコンを配置してソース／ドレインの低抵抗化を実現する提案がなされた（特許文献１参照）。この方法を用いて、金属―酸化物―半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の異導電型同士を組み合わせた相補型ＭＯＳＦＥＴ（ＣＭＯＳＦＥＴ）を搭載する大規模集積回路（ＬＳＩ）を製造するには、夫々Ｎ＋型、Ｐ＋型の高濃度に不純物を含有した、異なるシリコン膜を低温で堆積しなければならず、工程が従来よりも長くなる等の弊害が予想される。
【０００６】
また、ゲート電極の側壁に形成した絶縁膜の外側に多結晶シリコンを堆積して、この多結晶シリコンにＮ＋型、Ｐ＋型の不純物をイオン注入し、その後、注入した不純物の拡散速度が基板シリコン中のそれに比べ１００倍程早いことを利用して、ソース／ドレインのゲート電極近傍に浅い接合を形成する方法が提案されている（非特許文献１参照）。
【０００７】
この方法によれば、不純物の活性化のための熱処理により、本来多結晶シリコンであるべき部分が単結晶基板からの結晶情報により単結晶化して不純物拡散が低減し、接合深さの制御が困難になると予想される。
【０００８】
これを避けるために適当な量の酸素を基板シリコンと多結晶シリコンとの間に導入すれば、シリコン酸化物が生成され、不純物拡散がシリコン酸化物により滞ったり、シリコン酸化物の抵抗成分がトランジスタの駆動力に影響を与えたりすると予想される。
【０００９】
【特許文献１】
特開２００２−２３１９４２公報
【非特許文献１】
Ｎａｋａｎｏ  ｅｔ  ａｌ，  Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，  Ｐａｒｔ  １：  Ｒｅｇｕｌａｒ  Ｐａｐｅｒｓ，  Ｓｈｏｒｔ  Ｎｏｔｅｓ  ＆  Ｒｅｖｉｅｗ  Ｐａｐｅｒｓ  （２０００），  ３９（４Ｂ），  ２１５５−２１５７．
【００１０】
【発明が解決しようとする課題】
上述の通り、トランジスタの微細化にともないソース／ドレインの接合深さを浅くする要請があるが、これを解決しようとするとソース／ドレインの高抵抗化やトランジスタの駆動力の低下、また、製造工程の複雑化という弊害が予想される。
【００１１】
本発明は、このような事情に鑑みて、ソース／ドレインの抵抗を低く、かつ浅いＰＮ接合を備える半導体装置及びこのような半導体装置を簡便に製造する方法を提供することを目的の一つとする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一は、シリコン基板と、シリコン基板の表面に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート絶縁膜の両側の前記シリコン基板に形成されたソース／ドレイン拡散層と、ソース／ドレイン拡散層上に形成された金属酸化物を含む膜と、金属酸化物を含む膜上に形成された、不純物を含む多結晶シリコン膜とを備えることを特徴とする半導体装置を提供する。
【００１３】
また、本発明の第二は、シリコン基板と、シリコン基板の表面に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の両側の前記シリコン基板に形成されたＮ型ソース／ドレイン拡散層と、Ｎ型ソース／ドレイン拡散層上に形成された金属酸化物を含む第１の膜と、第１の膜上に形成された、Ｎ型不純物を含む多結晶シリコン膜とを備えるＮ型電界効果トランジスタと、シリコン基板の表面に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート絶縁膜の両側のシリコン基板に形成されたＰ型ソース／ドレイン拡散層と、Ｐ型ソース／ドレイン拡散層上に形成された金属酸化物を含む第２の膜と、金属酸化物を含む第２の膜上に形成された、Ｐ型不純物を含む多結晶シリコン膜とを備える、Ｎ型電界効果トランジスタの近傍に形成されたＰ型電界効果トランジスタとを備えることを特徴とする半導体装置を提供する。
【００１４】
尚、上記本発明の第二及び第三において、多結晶シリコンの単結晶化を抑制しながら、多結晶シリコンから基板への不純物の拡散を促し、ソース／ドレインの電気抵抗を低減する趣旨から、金属酸化物を含む膜は、少なくともソース／ドレイン拡散層上に形成された多結晶シリコン膜とソース／ドレイン拡散層が重なる全領域に形成されていることが好ましい。
【００１５】
また、本発明の第三は、シリコン基板上に金属酸化物を含む膜を形成する工程と、金属酸化物を含む膜上に短冊形の導電体膜あるいは半導体膜を形成する工程と、導電体膜あるいは半導体膜が形成された領域外の、金属酸化物を含む膜の表面を除去する工程と、導電体膜あるいは半導体膜の側壁に側壁絶縁膜を形成する工程と、側壁絶縁膜を介して導電体膜あるいは半導体膜を両側から挟む多結晶シリコン膜を形成して、多結晶シリコン膜に不純物を添加する工程と、多結晶シリコン膜中の不純物を、金属酸化物を含む膜を通してシリコン基板表面に拡散させる工程とを備えることを特徴とする半導体装置の製造方法を提供する。
【００１６】
また、本発明の第四は、シリコン基板上に金属酸化物を含む第１の膜を形成する工程と、金属酸化物を含む第１の膜上に短冊形の導電体膜あるいは半導体膜を形成する工程と、導電体膜あるいは半導体膜が形成された領域外の金属酸化物を含む第１の膜を除去する工程と、導電体膜あるいは半導体膜が形成されたシリコン基板上に金属酸化物を含む第２の膜を形成する工程と、金属酸化物を含む第２の膜を介して導電体膜あるいは半導体膜の側壁に側壁絶縁膜を形成する工程と、側壁絶縁膜の近傍に多結晶シリコン膜を形成して多結晶シリコン膜に不純物を添加する工程と、多結晶シリコン膜中の不純物を、金属酸化物を含む第２の膜を通してシリコン基板表面に拡散させる工程とを備えることを特徴とする半導体装置の製法方法を提供する。
【００１７】
尚、本発明の第三及び第四において、金属酸化物を含む膜の表面を還元処理する工程を加えることもできる。また、第１のゲート絶縁膜及び第２のゲート絶縁膜の材料は互いに異なるものとすることができる。さらに、第１の膜と第２の膜の金属酸化物を互いに異なる材料とすることもできる。
【００１８】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００１９】
図１は、本発明の実施の形態に係るＣＭＯＳＦＥＴの断面図である。
【００２０】
ＣＭＯＳＦＥＴはシリコン基板１０の素子領域に形成され、互い隣接するＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを備える。図１に示すように、Ｎ型ＭＯＳＦＥＴが形成されるシリコン単結晶基板１０のＮ型ＭＯＳＦＥＴ予定領域にはＰ型ウェル１１、Ｐ型ＭＯＳＦＥＴが形成されるＰ型ＭＯＳＦＥＴ予定領域にはＮ型ウェル１２が形成される。
【００２１】
Ｎ型ＭＯＳＦＥＴは、Ｐ型ウェル１１の表面領域に形成された一対のＮ型ソース／ドレイン拡散層１３と、ソース／ドレイン拡散層１３に挟まれたＰ型ウェル１１上のゲート絶縁膜１５及びゲート電極１７と、ソース／ドレイン拡散層１３上の金属酸化物膜または金属酸化物を含むシリコン酸化物膜１９とこの上に形成されたＮ型の不純物を含有する多結晶シリコン膜２１を備える。
【００２２】
一方、Ｐ型トランジスタは、Ｎ型ウェル１２の表面領域に形成された一対のソース／ドレイン拡散層２３と、これらに挟まれたＮ型ウェル１２上のゲート絶縁膜２５及びゲート電極２７と、ソース／ドレイン拡散層２３上の金属酸化物膜または金属酸化物を含むシリコン酸化物膜１９を介して形成されたＰ型の不純物を含有する多結晶シリコン膜２９を備える。
【００２３】
また、図１中、両ＭＯＳＦＥＴ間のシリコン基板１０の表面には溝型素子分離領域３１が形成されている。また、ゲート電極１７、２７の側壁には側壁絶縁膜３３が形成されており、ゲート電極、ソース／ドレインの多結晶シリコン膜上には、各電極の低抵抗化のためのシリサイド層（符号なし）が形成されている。さらに、このＣＭＯＳＦＥＴ上には図示せぬ低誘電率の層間絶縁膜が形成される。
【００２４】
ここで、両トランジスタのソース／ドレインは、ソース／ドレイン拡散層１３、２３、金属酸化物またはそれを含むシリコン酸化物膜１９、及び不純物を含有する多結晶シリコン膜２１、２９を備える。金属酸化物中の砒素及び燐（Ｎ型不純物）、硼素（Ｐ型不純物）の拡散係数はシリコン酸化物のそれに比べ大きく、約１００倍にも達する。よって、同じ膜厚のシリコン酸化物を用いるよりも金属酸化物を含む膜を用いた方が不純物の基板１０への拡散・導入が捗る。
【００２５】
また、図２（ａ）及び（ｂ）にソース／ドレインのバンドギャップの説明図を示す。金属酸化物のバンドギャップはシリコン酸化物のそれに比べて小さく、また、量子力学のトンネル現象により通過する電荷（Ｎ型のソース／ドレインでは電子ｅ、Ｐ型のソース／ドレインでは正孔ｈ）に対しては、シリコン酸化物のトンネル障壁ΦｂＳｉＯ２よりも金属酸化物のトンネル障壁ΦｂＭＯ２の方が低い（詳細は、非特許文献２参照）。つまり、金属酸化物を含有する膜は、含有しないシリコン酸化物に比べて電気抵抗が小さいといえる。
【００２６】
ソース／ドレインに用いる金属酸化物としては、ハフニウム酸化物の他、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）等のランタノイド系金属酸化物、それらの混合物が例示できる。また、金属酸化物を含む膜は、これらの金属酸化物とシリコン酸化物との混合物膜とすることもできる。
【００２７】
金属酸化物を含む膜が金属酸化物とシリコン酸化物を含む場合は、金属もシリコンも酸素と結びついている状態であると考えられる。また、金属酸化物には酸素欠損による金属結合が存在することも考えられる。この金属結合が膜中に存在するか否かは、ＸＰＳ（Ｘ−ｒａｙ    Ｐｈｏｔｏｅｍｉｓｓｉｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により観察できる。
【００２８】
これらの膜材料に要求される特性は、シリコン酸化物に比べて、ＡｓやＰ、Ｂ等のようにシリコンに添加して電荷を生じるＶ族やＩＩＩ族の元素にとって拡散係数が大きく、また、シリコン酸化物にくらべバンドギャップが小さく、電子や正孔といった電荷の通過確率が大きいといった特性である。
【００２９】
また、金属酸化物を含有する膜の採用により、多結晶シリコンの単結晶化を抑制しながら、多結晶シリコンから基板への不純物の拡散を促し、あるいはソース／ドレインの電気抵抗を低減することができる。
【００３０】
（第１の実施例）
次に、本発明の半導体装置の製造方法について実施例を用いて説明する。
【００３１】
図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）、並びに図７（ａ）及び（ｂ）は、本発明の第１の実施例に関わるＣＭＯＳＦＥＴの製造方法を説明するための断面図である。
【００３２】
まず、シリコン基板４０の素子形成面に、素子分離領域の一種であるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を形成する。このＳＴＩは次のように形成することができる。まず、シリコン基板４０に約０．４μｍの深さに溝を掘った後、シリコン酸化物膜４１をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）によりシリコン基板４０の素子形成領域に堆積する。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により素子領域を平坦化して素子分離領域４１を形成する（図３（ａ））。
【００３３】
その後、シリコン基板４０のＮ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴの形成予定領域に、例えば燐とボロンを選択的に約１ＭｅＶにてイオン注入し、約１１００℃程度の高温短時間熱処理を行ない、Ｐ型ウェル領域４３、Ｎ型ウェル４５を形成する（図３（ａ））。さらに、各ウェルの表面領域にトランジスタの閾値調整のためにイオン注入を行なう。
【００３４】
その後、ハフニウム酸化物とシリコン酸化物の混合膜４７をＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  ＣＶＤ）により、約５００℃で約４ｎｍの厚さに形成する（図４（ａ））。ＭＯＣＶＤの原料ガスはＨＴＢ（Ｈｆ（ＯＣ（ＣＨ３）３）４）とＴＥＯＳ（Ｓｉ（ＯＣＨ２ＣＨ３）４）の混合ガスを用いた。このとき、混合膜４７中のハフニウム濃度は約５％以上約２０％以下とする。但し、これ以外の組成でも成膜可能である。また、混合膜４７はシリコン酸化物を含有しないハフニウム酸化物のみからなるものでもよい。
【００３５】
その後、混合膜４７の表面を窒素プラズマにさらすことにより表面に窒素を導入する。窒素プラズマに晒された後の混合膜４７表面の窒素濃度は、望ましくは約２０％以上約４０％以下である。続いて、多結晶シリコン膜４９を約１００ｎｍの厚さで素子領域に形成する（図３（ｂ））。この多結晶シリコン膜４９の形成は、ＣＶＤやスパッタ等によることができる。
【００３６】
その後、フォトリソグラフィーを用いて多結晶シリコン膜４９のゲート電極予定部（短冊形）を残して他の部分を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）等によりエッチング除去する（図４（ａ））。
【００３７】
続いて、このエッチングにより露出した混合膜４７の表層をエッチング除去する（図４（ａ））。この際に、シリコン基板表面の素子領域のうちゲート電極４９が残置された領域以外には、厚さ約１ｎｍのハフニウム酸化物とシリコンの酸化物混合膜５１を残置する。このエッチングには１％の希ＨＦ水溶液を用いる。このエッチングにより混合膜４７の窒素が添加された表面は除去され、窒素が添加されなかった基板４０側の領域が混合膜５１として残置する（図４（ａ））。
【００３８】
さらに、ゲート電極４９を含む素子領域上には、厚さ約１０ｎｍのシリコン酸化物膜５３をＣＶＤにより形成する（図４（ｂ））。
【００３９】
続いて、シリコン酸化物膜５３の上に、シリコン窒化物膜５５を約５０ｎｍの厚さに形成する（図５（ａ））。
【００４０】
さらに、ＲＩＥによりこのシリコン窒化物膜をゲート電極４９の側壁に選択的に残置して、側壁シリコン窒化物膜５９を形成する（図５（ｂ））。続いて、シリコン窒化物膜５５の除去により露出したシリコン酸化物膜５３を、希ＨＦ水溶液により除去し、ハフニウム酸化物とシリコン酸化物の混合膜５１を露出する（図５（ｂ））。この際に、側壁シリコン窒化物膜５９と基板４０の間のシリコン酸化物膜５３を除去するが、ハフニウム酸化物とシリコン酸化物の混合膜５１はシリコン酸化物膜５３に比べ削れにくいため、ソース／ドレイン予定領域上に残置することができる（図５（ｂ））。この際のエッチング選択比は、エッチング雰囲気や基板温度、エッチング水溶液のＨＦ濃度により適宜調整することができる。
【００４１】
続いて、Ｎ型及びＰ型ＭＯＳＦＥＴ領域に、不純物を含まない厚さ約１００ｎｍの多結晶シリコン膜を約５５０℃のＣＶＤにより形成する。その後、まずＣＭＰによりゲート電極４９上の多結晶シリコン膜を除去する（図６（ａ））。続いて、フォトリソグラフィにより当該多結晶シリコン膜を加工し、各トランジスタのソース／ドレイン拡散層上のみに多結晶シリコン膜６１を残置する（図６（ａ））。
【００４２】
次に、レジストパターンをマスクにして、Ｎ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴにそれぞれ燐とフッ化ボロンＢＦ２をイオン注入する。例えば、図６（ｂ）に示すように、Ｎ型ＭＯＳＦＥＴ領域をレジストパターン６３により被覆して、Ｎ型トランジスタへのフッ化ボロンの進入を防いてＰ型ＭＯＳＦＥＴにフッ化ボロンＢＦ２６５を注入する。この際のイオン注入条件は約３０ｋｅＶで、ドーズ量は約５×１０１５ｃｍ−２とする。
【００４３】
その後、レジスト６３を除去して、窒素雰囲気で約９００℃、約３０秒間の熱処理を施す。これにより、Ｎ型トランジスタのソース／ドレインにはＮ＋型多結晶シリコン膜６９／  ハフニウム酸化物とシリコン酸化物の混合膜５１／接合深さ１０ｎｍの浅いＮ＋拡散層６７を形成する。また、Ｐ型トランジスタのソース／ドレインにはＰ＋型多結晶シリコン膜７１／  ハフニウム酸化物とシリコン酸化物の混合膜５１／接合深さ１０ｎｍの浅いＰ＋拡散層７３を形成する（図７（ａ））。このように多結晶シリコン膜から不純物を拡散することで、拡散層は多結晶シリコン膜直下のシリコン基板に形成される。
【００４４】
このとき、側壁シリコン窒化物膜５９下にも厚さ約１０ｎｍの多結晶シリコン膜／ハフニウム酸化物とシリコン酸化物の混合膜５１／接合深さ約１０ｎｍの拡散層が形成される。そのため、この部分のシート抵抗はＮ型ＭＯＳＦＥＴで約１５０Ω／ｓｑ程度、Ｐ型ＭＯＳＦＥＴでは約３００Ω／ｓｑ程度まで下がる。
【００４５】
さらに、多結晶シリコン膜６９、７１の表面はサリサイド工程によりさらに低抵抗化することもできる。つまり、素子領域上に膜厚約１５ｎｍのＣｏ膜を形成して約４００℃程度の熱処理を行ってＣｏシリサイド膜を形成した後、硫酸と過酸化水素水の混合液体により未反応のＣｏをエッチングにより除去して、約７００℃程度の短時間熱処理を行うことにより、厚さ約３５ｎｍのＣｏＳｉ２膜７５、７７をＮ型及び  Ｐ型ＭＯＳＦＥＴの多結晶シリコン膜６９、７１の上面に形成する。この際、両トランジスタのゲート電極４９の表面にもＣｏＳｉ２膜７５、７７を形成する（図７（ｂ））。
【００４６】
その後、素子領域に、ＣＶＤにより低誘電率シリコン酸化膜等の層間絶縁膜７９を形成し、図７（ｂ）のように配線前のトランジスタを形成する。この後は、この技術分野で広く行なわれている第一層配線の形成、ソース／ドレインやゲート電極へのコンタクトの孔開け、ＴｉＮ膜等のバリア膜のＣＶＤ法による堆積、コンタクトタングステンの形成、Ａｌ−Ｃｕ膜等の配線工程を続けて半導体の集積回路を完成する。
【００４７】
この実施例では、ハフニウム酸化物を金属酸化物の例として説明したが、ハフニウム酸化物に替えて酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）等のランタノイド系金属酸化物、それらの混合物、あるいは、それらとシリコン酸化物との混合物を用いてもよい。
【００４８】
これらの材料に要求される特性は、シリコン酸化物に比べて、ＡｓやＰ、Ｂ等のようにシリコンに添加して電荷を生じるＶ族やＩＩＩ族の元素にとって拡散係数が大きかったり、また、シリコン酸化物にくらべバンドギャップが小さく、電子や正孔といった電荷の通過確率が大きいといった特性である。
【００４９】
本実施例では、ゲート絶縁膜４７にもソース／ドレインの金属酸化物と同じ材料を用いている。多結晶シリコンからなるゲート電極には、不純物を添加するのが一般的であるが、ゲート電極直下の基板への不純物拡散は好ましくない。この点、窒素等をゲート絶縁膜の表面に添加することで不純物拡散を抑制することができる。
【００５０】
一方、ソース／ドレインの金属酸化物は、窒素が添加された表層のみを選択的に除去しているので、ソース／ドレイン拡散層の形成にあたり、不純物の良好な拡散が期待できる。
【００５１】
膜表層の窒化処理は、本実施例のプラズマ窒化の他、ウエハを載置したチャンバ内に直接プラズマを形成してもよいし、配管の途中にプラズマ形成のための装置を設置し、そこからチャンバ内にプラズマを導入することによっても可能である。また、窒化方法はこれに限るものではなく、ＮＨ３を含む雰囲気でＣＶＤにより窒化膜を形成することも可能であるし、金属酸化物膜の形成後にＮＨ３を含む雰囲気で熱処理することも可能である。さらに、窒素イオンを極低加速イオン注入により金属酸化物膜表面に導入することもできる。
【００５２】
これら金属酸化物あるいはそれを含有する膜は実施例ではＣＶＤにより形成したが、スパッタ法、蒸着法、アブレーション法、塗布法などを用いてもよい。また、形成の際にラジカルを用いても良いし、光を照射してもよい。また、ＣＶＤの原材料ガスとして有機ソース、ハロゲンソースはその他の事情等により適宜、変更可能である。
【００５３】
尚、ゲート電極には多結晶シリコンを用いたが、その他ＳｉＧｅ等の半導体に置き換えることも可能である。また、金属あるいは金属シリサイドを用いることも可能である。さらに、Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴのゲート電極に同一材料を用いてもよいし、異なる材料を用いてもよい。
【００５４】
また、シリサイド層にはＣｏＳｉ２の他、チタンシリサイド（ＴｉＳｉ２）やニッケルシリサイド（ＮｉＳｉ）を用いてもよい。Ｎ型ＭＯＳＦＥＴとＰ型ＭＯＳＦＥＴに別のシリサイド材料を用いることもできる。
【００５５】
ソース／ドレインの不純物拡散方法は、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）の他、フラッシュランプを用いる方法、電気炉で例えば約６００℃、約１時間の熱処理を施す方法等を用いることができる。
【００５６】
また、ゲート側壁は２重とする他、シリコン窒化物膜等の単層としてよい。但し、単層にする場合は、厚さを薄くして近傍の多結晶シリコン膜から拡散する不純物がゲート電極４９の下まで回り込むようにすれば、オフセット状態を防いで電流駆動力を維持することができる。また、単層の側壁を用いる際は、ソース／ドレインとゲートとの間の容量が大きくなるので低誘電率の絶縁膜を用いることが望ましい。
【００５７】
また、ソース／ドレインに用いる多結晶シリコンは、ＣＶＤにより形成することもできるがスパッタを用いることもできる。また、酸化膜５５の形成の前に、ハフニウム酸化物とシリコン酸化物の混合膜を還元する雰囲気にさらし、電気伝導性を上げておくと寄生抵抗を低減できる。
【００５８】
さらに、本実施例では基板にシリコン基板を用いたが、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）のシリコン層上に形成してもよい。シリコン基板やＳＯＩのシリコン層のいずれも、ソース／ドレイン拡散層を形成するのは単結晶であることが望ましい。
【００５９】
（第２の実施例）
図３（ａ）及び（ｂ）、図８（ａ）及び（ｂ）並びに図９（ａ）及び（ｂ）は、本発明の第２の実施例に係る、ＭＯＳＦＥＴの製造方法を説明するための断面図である。以降の記述では、第１の実施例と同様の構成には同じ符号を用いて説明することとし、重複する説明は省略する。
【００６０】
まず、図３（ａ）及び（ｂ）を用いて説明した方法により、シリコン基板４０の素子領域に溝型素子分離領域４１、Ｐ型ウェル４３、Ｎ型ウェル４５、ゲート絶縁膜４７、多結晶シリコン膜４９を形成する。
【００６１】
その後、多結晶シリコン膜４９をゲート電極形状に加工する。そして、ゲート電極４９下のゲート絶縁膜４７を除く、ハフニウム酸化物とシリコン酸化物の混合膜を１％の希ＨＦ水溶液を用いてエッチングし、ソース／ドレイン予定領域から除去する（図８（ａ））。
【００６２】
続いて、ハフニウム酸化膜８１をＭＯＣＶＤにより約１ｎｍの厚さに堆積する。さらに、約１０ｎｍのシリコン酸化物膜８３をＣＶＤにより素子領域に形成する（図８（ｂ））。
【００６３】
次に、素子領域にシリコン窒化物膜を厚さ約５０ｎｍに形成して、このシリコン窒化物膜に反応性イオンエッチングを施して、ゲート電極の側面に側壁シリコン窒化物膜８５を選択的に残置する（図９（ａ））。
【００６４】
さらに、素子領域に露出したシリコン酸化物膜８３を希ハフニウム水溶液により除去し、ハフニウム酸化物膜８１を露出させる。この際、側壁シリコン窒化物膜８５下のシリコン酸化物膜８３も除去するが、ハフニウム酸化物はシリコン酸化物にくらべ希ＨＦ水溶液に対して削れにくいため素子領域上に残置する。ハフニウム酸化物８１とシリコン酸化物の選択比は温度、エッチング水溶液中のＨＦ濃度により異なるため、実際は使用するエッチング水溶液中のＨＦ濃度にあわせて、ハフニウム酸化物の堆積膜厚を制御する。
【００６５】
続いて、素子領域に多結晶シリコン膜（図示せず）を約５５０℃のＣＶＤにより約１００ｎｍの厚さに形成する。その後、ＣＭＰにより、ゲート電極４９上の多結晶シリコン膜を除去する。続いて、フォトリソグラフィにより多結晶シリコン膜を加工して、ソース／ドレイン予定領域にのみ多結晶シリコン膜６９、７１を残置する（図９（ｂ））。この際、多結晶シリコン膜は不純物が含有されていない状態である。次に、レジストをマスクにしてＮ型ＭＯＳＦＥＴ予定領域、Ｐ型ＭＯＳＦＥＴ予定領域にそれぞれ燐とＢＦ２をイオン注入する。この際のイオン注入条件は、約３０ＫｅＶでドーズ量は約５ｘ１０１５ｃｍ−２とする。
【００６６】
その後、約９００℃で３０秒間、窒素雰囲気での高温短時間熱処理を施して、不純物が添加された多結晶シリコン膜６９、７１から不純物を拡散させてＮ型、Ｐ型双方のソース／ドレイン拡散層６７、７３を形成する。これにより、Ｎ型ＭＯＳＦＥＴのソース／ドレインには、Ｎ＋型多結晶シリコン膜６９／ハフニウム酸化膜８１／接合深さ１０ｎｍの浅いＮ＋拡散層６７を形成する。一方、Ｐ型トランジスタのソース／ドレインは、Ｐ＋型多結晶シリコン膜７１／ハフニウム酸化膜８１／接合深さ１０ｎｍの浅いＰ＋拡散層７３を形成する。
【００６７】
このとき、図９（ｂ）に示すように、側壁シリコン窒化物膜８５や側壁シリコン酸化物膜８３下にも厚さ約１０ｎｍの多結晶シリコン／ハフニウム酸化物とシリコン酸化物の混合膜８１／接合深さ約１０ｎｍのソース／ドレイン拡散層が形成される。そのため、この部分のシート抵抗はＮ型ＭＯＳＦＥＴで約１５０Ω／ｓｑ程度、Ｐ型ＭＯＳＦＥＴでは約３００Ω／ｓｑ程度まで下がる。さらに、多結晶シリコン膜６９、７１の表面はサリサイド工程によりシリサイド膜７５、７７を形成して低抵抗化することもできる。この後、素子領域には、層間絶縁膜７９を形成する（図９（ｂ））。その後の工程は実施例１と同様に行うことができる。
【００６８】
本実施例では、ソース／ドレインにハフニウム酸化物を採用したが、この他、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化イットリウム（Ｙ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）等のランタノイド系金属酸化物、それらの混合物、あるいは、それらとシリコン酸化物膜との混合物を用いることもできる。
【００６９】
本実施例では、ゲート絶縁膜４７とソース／ドレインの金属酸化物膜に異なる材料を用いている。ゲート電極に多結晶シリコンを用いる場合は、この多結晶シリコンへの不純物添加が行われるが、ゲート絶縁膜下の基板表面への拡散は好ましくない。よって、ゲート絶縁膜にはゲート直下の基板表面への不純物拡散を抑制する材料を、ソース／ドレインの金属酸化物膜は不純物の拡散が大きな材料を用いるのが好ましく、本実施例の方法によればこれが可能となる。
【００７０】
（第３の実施例）
図３（ａ）及び（ｂ）、図１０（ａ）及び（ｂ）並びに図１１（ａ）及び（ｂ）は、本発明の第３の実施例に係るＣＭＯＳＦＥＴの製造方法を説明するための断面図である。本実施例では、第１及び第２の実施例と同様の構成には同じ符号を用いて説明することとし、重複する説明は省略する。
【００７１】
まず、図３（ａ）及び（ｂ）を用いて先に説明した方法により、シリコン基板４０のＣＭＯＳＦＥＴ予定領域に素子分離領域４１、Ｐ型ウェル４３、Ｎ型ウェル４５、ゲート絶縁膜４７、多結晶シリコン膜４９を形成する。但し、素子分離領域４１間の距離は、図１０（ａ）にある様に、第１及び第２の実施例のそれに比べて短くしておく。
【００７２】
次に、１％の希ＨＦ水溶液を用いて、ゲート絶縁膜４７以外の領域の、表面に窒素が添加されたハフニウム酸化物とシリコン酸化物の混合膜５１の表層を、膜の厚さが約１ｎｍになるまでエッチング除去する（図１０（ａ））。
【００７３】
さらに、厚さ約１０ｎｍのシリコン酸化物膜をＣＶＤにより素子領域に形成した後、このシリコン酸化物膜上に厚さ約５０ｎｍのシリコン窒化物膜を形成する。このシリコン窒化物膜を、ＲＩＥ等の異方性エッチングによりエッチングして、ゲート側壁に側壁シリコン窒化物膜５９を形成する（図１０（ｂ））。続いて、露出したシリコン酸化物膜を、希ＨＦ水溶液により除去して、ハフニウム酸化物とシリコン酸化物の混合膜５１を露出させる（図１０（ｂ））。
【００７４】
この際、側壁シリコン窒化物膜５９下のシリコン酸化物膜も横方向のエッチングにより除去される。上述の通り、ハフニウム酸化物とシリコン酸化物の混合膜５１はシリコン酸化物に比べてエッチング速度が遅いため基板４０の表面に残置する。その後、多結晶シリコン膜（図示せず）をＣＭＯＳＦＥＴ予定領域上に形成して、反応性イオンエッチングにより、素子分離膜にかかる側壁多結晶シリコン膜８７を形成する（図１０（ｂ））。
【００７５】
ここで、先に述べた隣接する素子分離領域の間隔は、ゲート長（図１０（ｂ）の断面では紙面横方向のゲート電極の幅に相当する）をｌ、側壁膜８７とする多結晶シリコン膜の膜厚をｔとして、例えば、ｌと２ｔの和の（ｌ＋２ｔ）以下とすることができる。
【００７６】
尚、ハフニウム酸化物とシリコン酸化物の混合膜５１は、図１０（ｂ）の断面図にあるように、側壁多結晶シリコン膜８７の外側に残置してもよいし、エッチングにより除去しても良い。
【００７７】
次に、レジストをマスクにしてＮ型ＭＯＳＦＥＴ予定領域、Ｐ型ＭＯＳＦＥＴ予定領域にそれぞれ燐とＢＦ２をイオン注入する。イオン注入条件は約３０ＫｅＶで、ドーズ量は約５×１０１５ｃｍ−２とする。
【００７８】
その後、約９００℃、約３０秒の窒素雰囲気での高温短時間熱処理を施すことにより拡散層９１、９３を形成する。これにより、Ｎ型トランジスタのソース／ドレインとして、Ｎ＋型多結晶シリコン膜８９／ハフニウム酸化物とシリコン酸化物の混合膜５１／接合深さ約１０ｎｍの浅いＮ＋拡散層９１が形成できる。また、Ｐ型トランジスタのソース／ドレインとして、Ｐ＋型多結晶シリコン膜９５／ハフニウム酸化物とシリコン酸化物の混合膜５１／接合深さ１０ｎｍの浅いＰ＋拡散層９３が形成できる（図１１（ａ））。
【００７９】
続いて、両トランジスタのソース／ドレインの多結晶シリコン膜８９、９５の表面にシリサイド膜７５、７７を形成し、素子領域上には層間絶縁膜７９を形成する（図１１（ｂ））。これにより、ＣＭＯＳＦＥＴの形成を終え、その後、第１の実施例で述べたような多層配線工程等の後の工程へ移行する。
【００８０】
（第４の実施例）
次に、本発明の第４の実施例について説明する。本実施例は、ゲート絶縁膜とソース／ドレインに異なる酸化物膜を形成した第２の実施例と側壁多結晶シリコン膜を用いた第３の実施例を組み合わせたＣＭＯＳＦＥＴの製造方法に関わる。
【００８１】
まず、第２の実施例において説明したように、シリコン基板４０のＣＭＯＳＦＥＴ形成予定領域に素子分離領域４１、Ｐ型ウェル４３、Ｎ型ウェル４５、ゲート絶縁膜４７、ゲート電極４９を形成する（図８（ａ））。この際に、素子分離領域４１の間隔は、第３の実施例で述べたように図８のそれよりも短くなるように設定する。
【００８２】
その後、素子領域にハフニウム酸化物膜８１及びシリコン酸化物膜８３を順次形成する（図８（ｂ））。さらに、シリコン窒化物膜をシリコン酸化物膜８３上に形成した後、反応性イオンエッチングを施してゲート側面に選択的に側壁シリコン窒化物膜８５を残す（図９（ａ））。その後、素子領域に露出したシリコン酸化物膜を希ＨＦ水溶液により除去し、ハフニウム酸化物膜８１を露出する。この際、側壁シリコン窒化物膜８５下のシリコン酸化物膜も横方向に除去する（図９（ａ））。
【００８３】
続いて、第３の実施例で説明したように、素子領域に多結晶シリコン膜を形成し、反応性イオンエッチングにより、図１０（ｂ）に示すような素子分離膜にかかる側壁多結晶シリコン膜８７を形成する。この際、ハフニウム酸化物膜８１は側壁多結晶シリコン膜８７の外側に残置させてもよいし、エッチングして除去しても良い。
【００８４】
次に、レジストをマスクにしてＮ型トランジスタ領域とＰ型トランジスタ領域に夫々Ｐ（リン）とＢＦ２をイオン注入し、ＲＴＡにより多結晶シリコン膜８７中の不純物を基板表面に拡散させる。こうして、Ｎ型トランジスタのソース／ドレインは、Ｎ＋型側壁多結晶シリコン膜／ハフニウム酸化物膜／接合深さ約１０ｎｍのＮ＋拡散層となる。また、Ｐ型トランジスタのソース／ドレインは、Ｐ＋型側壁多結晶シリコン膜／ハフニウム酸化物膜／接合深さ約１０ｎｍのＰ＋層とになる。
【００８５】
このとき、ゲート側部にも厚さ約１０ｎｍの多結晶シリコン膜／ハフニウム酸化物膜／浅い拡散層が形成されており、この領域のシート抵抗はＮ型トランジスタで約１５０Ω／ｓｑ程度、Ｐ型トランジスタでは約３００Ω／ｓｑ程度まで低減できる。
【００８６】
その後、ソース／ドレインの多結晶シリコン膜の表面には図１１（ｂ）に示すような、サリサイド膜７５、７７を形成してさらに低抵抗化する。そして、ＣＭＯＳＦＥＴ上にＣＶＤにより図１１（ｂ）に示す層間絶縁膜７９を形成する。これによりＣＭＯＳＦＥＴの形成を終え、その後、第１の実施例で述べたような多層配線形成工程等の半導体配線工程へ移行する。
【００８７】
以上、本発明の実施形態及び実施例を説明したが、本発明はこれに限定されず、本発明の要旨を逸脱しない範囲で種々変形して実施可能である。例えば、上述の実施の形態や実施例はＣＭＯＳＦＥＴを中心に説明したが、これに限らず単体のＭＯＳＦＥＴやＭＩＳＦＥＴにも適用可能である。また、各構成の材料や組成及び膜厚や間隔等の各種サイズは適宜変更できる。
【００８８】
また、本発明の半導体装置及びその製造方法は、基板の主面垂直方向に電流を流す縦型ＭＯＳＦＥＴにも適用可能である。さらに、シリコン柱の側面に電流を流す、縦型ＭＯＳＦＥＴにも適用できる。この際、縦型ＭＯＳＦＥＴのソース／ドレインへの不純物導入は現状困難であるが、本実施例を適用すれば、不純物導入を促すことができる。
【００８９】
また、第４の実施例にて第２及び第３の実施例を組み合わせたように、適宜、複数の実施例を組み合わせて実施することも可能である。
［非特許文献２］
Ｊ．Ｒｏｂｅｒｔｓｏｎ：  Ｊ．  Ｖａｃ．  Ｓｃｉ．  Ｔｅｃｈｎｏｌ  Ｂ１８，  １７８５，  ２０００．
【００９０】
【発明の効果】
以上述べたように、本発明によれば、ソース／ドレインの抵抗を低く、かつ、ソース／ドレインに浅いＰＮ接合を備える半導体装置及びその製造方法を提供すること等が可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に関わる相補型電界効果トランジスタの断面図である。
【図２】本発明の実施の形態に関するバンドギャップの説明図である。
【図３】本発明の製造方法に関わる第１の実施例等を説明するための断面図である。
【図４】本発明の製造方法に関わる第１の実施例を説明するための断面図である。
【図５】本発明の製造方法に関わる第１の実施例を説明するための断面図である。
【図６】本発明の製造方法に関わる第１の実施例を説明するための断面図である。
【図７】本発明の製造方法に関わる第１の実施例を説明するための断面図である。
【図８】本発明の製造方法に関わる第２の実施例を説明するための断面図である。
【図９】本発明の製造方法に関わる第２の実施例を説明するための断面図である。
【図１０】本発明の製造方法に関わる第３の実施例を説明するための断面図である。
【図１１】本発明の製造方法に関わる第３の実施例を説明するための断面図である。
【符号の説明】
１０、４０…シリコン基板
１１、４３…Ｐ型ウェル
１２、４５…Ｎ型ウェル
１３、６７、９１・・・Ｎ型拡散層
１５、２５・・・ゲート絶縁膜
１７、２７、４９…ゲート電極
１９、４７、５１、８１…金属酸化物膜または金属酸化物とシリコン酸化物の混合膜
２１、２９、６１・・・多結晶シリコン膜
２３、７３、９３・・・Ｐ型拡散層
３１、４１…素子分離領域
３３・・・側壁絶縁膜
４９・・・多結晶シリコン膜
５３、５７、８３・・・シリコン酸化物膜
５５・・・シリコン窒化物膜
５９、８５・・・側壁シリコン窒化物膜
６３・・・レジスト
６５・・・ＢＦ２
６９・・・Ｎ型多結晶シリコン膜
７１・・・Ｐ型多結晶シリコン膜
７５、７７・・・ＣｏＳｉ２膜
７９・・・層間絶縁膜
８１・・・ハフニウム酸化物膜
８７・・・側壁多結晶シリコン膜
８９・・・Ｎ型多結晶シリコン膜
９５・・・Ｐ型多結晶シリコン膜
【図１】
2004172178.tif 000003
【図２】
2004172178.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004172178.tif 000010
【図９】
2004172178.tif 000011
【図１０】
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【図１１】
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