(57)【要約】【課題】不揮発性メモリセルを有し、予期せぬ高電圧入力電荷を効率的に引き抜くようにした半導体装置を得る。【解決手段】不揮発性メモリセルを有する半導体装置のパッドに印加される高電圧から内部回路を保護するように配置されたＮチャネル保護トランジスタ及びＰチャネルトランジスタから構成される保護回路を有し、保護回路のＮチャネルトランジスタのドレイン側に、Ｎ型高濃度領域８及びこのＮ型高濃度領域８より基板深さ方向及びチャネル方向に広がるようにＮ型低濃度領域１５を形成して高電圧印加時の電荷の引き抜き性を向上させるが、このＮ型低濃度領域１５の形成を、不揮発性メモリセルトランジスタのＮ型低濃度領域の形成と同一工程により行うようにしている。【選択図】　　　　図３
2004071783.tif 000002
【特許請求の範囲】
【請求項１】
基板中にＮ型低濃度領域が形成された不揮発性メモリセルトランジスタを有する半導体装置において、パッドに印加される高電圧から内部回路を保護するようにドレイン側が上記パッドに接続され、ソース側が所定の電源電位に接続されると共に、上記ドレイン側に形成されたＮ型高濃度領域及びこのＮ型高濃度領域より基板深さ方向及びチャネル方向に広がるように形成されたＮ型低濃度領域を有するＮチャネル保護トランジスタを備え、上記Ｎチャネル保護トランジスタのＮ型低濃度領域は、上記不揮発性メモリセルトランジスタのＮ型低濃度領域と同様の基板表面からの深さ及びチャネル方向への広がりを有するように形成されていることを特徴とする半導体装置。
【請求項２】
上記Ｎチャネル保護トランジスタのＮ型低濃度領域は、各トランジスタを分離する分離酸化膜をエッチング除去した後にＮ型低濃度不純物が注入されて形成された領域を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記Ｎチャネル保護トランジスタのＮ型低濃度領域は、上記不揮発性メモリセルトランジスタのゲート側壁を酸化する熱処理によって基板深さ方向及びチャネル方向に広げられていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
上記パッドに接続されたバッファ回路を構成し、ドレイン側が上記パッドに接続され、ソース側が所定の電源電位に接続されると共に、上記ドレイン側に形成されたＮ型高濃度領域及びこのＮ型高濃度領域より基板深さ方向及びチャネル方向に広がるように形成されたＮ型低濃度領域を有するＮチャネルバッファトランジスタを備え、上記ＮチャネルバッファトランジスタのＮ型低濃度領域は、上記不揮発性メモリセルトランジスタのＮ型低濃度領域と同様の基板表面からの深さ及びチャネル方向への広がりを有するように形成されていることを特徴とする請求項１〜請求項３のいずれか一項記載の半導体装置。
【請求項５】
上記ＮチャネルバッファトランジスタのＮ型低濃度領域は、各トランジスタを分離する分離酸化膜をエッチング除去した後にＮ型低濃度不純物が注入されて形成された領域を含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
上記Ｎチャネルバッファトランジスタのドレイン側には抵抗が設けられていることを特徴とする請求項４または請求項５記載の半導体装置。
【請求項７】
基板に各トランジスタを分離する分離酸化膜を形成する第一の工程、上記基板上に不揮発性メモリセルトランジスタのゲート及びＮチャネル保護トランジスタのゲートを形成する第二の工程、上記基板上にレジストパターンを形成する第三の工程、上記不揮発性メモリセルトランジスタの拡散領域を形成する所定領域及び上記Ｎチャネル保護トランジスタのドレイン領域にＮ型低濃度不純物を注入して、それぞれＮ型低濃度領域を形成する第四の工程を含むことを特徴とする半導体装置の製造方法。
【請求項８】
上記第四の工程の前に、上記不揮発性メモリセルトランジスタの拡散領域を形成する所定領域上及び上記Ｎチャネル保護トランジスタのドレイン領域上の分離酸化膜を除去する第五の工程を含むことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
上記第四の工程の後に、上記レジストパターンを除去する第六の工程、熱処理を行うことにより、上記不揮発性メモリセルトランジスタのゲート側壁を酸化すると共に上記Ｎチャネル保護トランジスタのＮ型低濃度領域を基板深さ方向及びチャネル方向に広げる第七の工程を含むことを特徴とする請求項７または請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、静電破壊に対処する保護回路を、不揮発性メモリセル形成時の不純物注入工程を用いて形成した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
半導体デバイスの高集積化／微細化に伴い、静電破壊の問題が顕著になってきている。特に、ＮＭＯＳデバイスは、入力インピーダンスが高いため、静電破壊が非常に重要な問題となっている。このため、ＭＯＳデバイスでは静電破壊から内部回路を守るため、入力保護回路を用いることが一般的である。
図２０は、従来の入力保護回路を示す図である。
図２０において、１は信号が入力されるパッド、２はバッファを構成するＰチャネルバッファトランジスタで、ソースが電源電圧に接続され、ドレインがパッド１に接続されている。３はバッファを構成するＮチャネルバッファトランジスタで、ソースがグランドに接続され、ドレインがパッド１に接続されている。４は保護回路を構成するＰチャネル保護トランジスタで、ゲート及びソースが電源電圧に接続され、ドレインがパッド１に接続されている。５は保護回路を構成するＮチャネル保護トランジスタで、ゲート及びソースがグランドに接続され、ドレインがパッド１に接続されている。
図２１は、従来の入力保護トランジスタを示す断面図である。
図２１において、６はＮチャネル保護トランジスタのゲート、７はソースＮ型高濃度領域、８はドレインＮ型高濃度領域、９はソースＮ型低濃度領域、１０はドレインＮ型低濃度領域である。
なお、図２１は、Ｎチャネルトランジスタを例にしている。
【０００３】
人体等の半導体デバイス外のものには、異種間の物質同士の接触あるいは摩擦によって静電気が蓄えられている。このような静電気は、半導体デバイスを取り扱う際に、予期せずパッドから半導体デバイス内部に入力されてしまう。入力保護トランジスタでは、予期せぬ高電圧電荷入力に対して、その電荷を、入力保護トランジスタのチャネルを通してソース領域へ、もしくはシリコン基板に流し、デバイスグランドへと放電する。この結果、半導体デバイス内部に想定外の高電圧が加わることが防がれる。
【０００４】
入力保護回路にて、想定外に入力された高電圧入力電荷を効率的に引き抜くには、
（１）入力保護トランジスタのドレイン拡散層を広く設け、ドレイン近傍の電界を緩和する。（図４参照）。
（２）ドレイン下の基板濃度を薄く形成し、基板へ電荷を抜けやすくする。（図５参照）。
等の手法が有効である。
【０００５】
【発明が解決しようとする課題】
低コスト化の観点から、入力保護トランジスタのソース／ドレイン拡散領域形成は、図２１に示されるように、周辺回路トランジスタのソース／ドレイン拡散領域形成と同じ工程にて行われることが一般的である。一方、素子の高集積化／微細化が進むに連れ、ＬＤＤ構造等に代表されるようにゲート長を縮小することへの要請から、トランジスタのソース／ドレイン拡散層を広く形成することは、避けられつつある。また、ドレイン下の基板濃度に関しても、トランジスタの短チャネル効果を抑制する意味から濃く形成されてきている。即ち、高集積化／微細化が進むに連れて、低コスト化の観点から入力保護トランジスタを周辺回路で用いるものと同じプロセス工程にて形成しようとすると、入力パッドに想定外に加えられた電荷を効率的に引き抜くことが困難となりつつある。
【０００６】
この発明は、上述のような問題点を解決するためになされたものであり、製造工程を増やすことなく、予期せぬ高電圧入力電荷を効率的に引き抜くようにした半導体装置を得ることを第一の目的にしている。
また、そのような半導体装置の製造方法を得ることを第二の目的にしている。
【０００７】
【課題を解決するための手段】
この発明に係わる半導体装置においては、基板中にＮ型低濃度領域が形成された不揮発性メモリセルトランジスタを有する半導体装置において、パッドに印加される高電圧から内部回路を保護するようにドレイン側がパッドに接続され、ソース側が所定の電源電位に接続されると共に、ドレイン側に形成されたＮ型高濃度領域及びこのＮ型高濃度領域より基板深さ方向及びチャネル方向に広がるように形成されたＮ型低濃度領域を有するＮチャネル保護トランジスタを備え、Ｎチャネル保護トランジスタのＮ型低濃度領域は、不揮発性メモリセルトランジスタのＮ型低濃度領域と同様の基板表面からの深さ及びチャネル方向への広がりを有するように形成されているものである。
【０００８】
また、Ｎチャネル保護トランジスタのＮ型低濃度領域は、各トランジスタを分離する分離酸化膜をエッチング除去した後にＮ型低濃度不純物が注入されて形成された領域を含むものである。
また、Ｎチャネル保護トランジスタのＮ型低濃度領域は、不揮発性メモリセルトランジスタのゲート側壁を酸化する熱処理によって基板深さ方向及びチャネル方向に広げられているものである。
【０００９】
さらに、パッドに接続されたバッファ回路を構成し、ドレイン側がパッドに接続され、ソース側が所定の電源電位に接続されると共に、ドレイン側に形成されたＮ型高濃度領域及びこのＮ型高濃度領域より基板深さ方向及びチャネル方向に広がるように形成されたＮ型低濃度領域を有するＮチャネルバッファトランジスタを備え、ＮチャネルバッファトランジスタのＮ型低濃度領域は、不揮発性メモリセルトランジスタのＮ型低濃度領域と同様の基板表面からの深さ及びチャネル方向への広がりを有するように形成されているものである。
【００１０】
また、ＮチャネルバッファトランジスタのＮ型低濃度領域は、各トランジスタを分離する分離酸化膜をエッチング除去した後にＮ型低濃度不純物が注入されて形成された領域を含むものである。
また、Ｎチャネルバッファトランジスタのドレイン側には抵抗が設けられているものである。
【００１１】
さらにまた、この発明に係わる半導体装置の製造方法においては、基板に各トランジスタを分離する分離酸化膜を形成する第一の工程と、基板上に不揮発性メモリセルトランジスタのゲート及びＮチャネル保護トランジスタのゲートを形成する第二の工程と、基板上にレジストパターンを形成する第三の工程と、不揮発性メモリセルトランジスタの拡散領域を形成する所定領域及びＮチャネル保護トランジスタのドレイン領域にＮ型低濃度不純物を注入して、それぞれＮ型低濃度領域を形成する第四の工程を含むものである。
【００１２】
また、第四の工程の前に、不揮発性メモリセルトランジスタの拡散領域を形成する所定領域上及びＮチャネル保護トランジスタのドレイン領域上の分離酸化膜を除去する第五の工程を含むものである。
また、第四の工程の後に、レジストパターンを除去する第六の工程と、熱処理を行うことにより、不揮発性メモリセルトランジスタのゲート側壁を酸化すると共にＮチャネル保護トランジスタのＮ型低濃度領域を基板深さ方向及びチャネル方向に広げる第七の工程を含むものである。
【００１３】
【発明の実施の形態】
実施の形態１．
図１は、この発明の実施の形態１による入力保護回路を示す図である。
図１において、１は信号が入力されるパッド、２はバッファ回路を構成するＰチャネルバッファトランジスタで、ソースが電源電圧に接続され、ドレインがパッド１に接続されている。３はバッファ回路を構成するＮチャネルバッファトランジスタで、ソースがグランド（所定の電源電位）に接続され、ドレインがパッド１に接続されている。４は保護回路を構成するＰチャネル保護トランジスタで、ゲート及びソースが電源電圧に接続され、ドレインがパッド１に接続されている。５は保護回路を構成するＮチャネル保護トランジスタで、ゲート及びソースがグランド（所定の電源電位）に接続され、ドレインがパッド１に接続されている。（Ａ）はＮチャネル保護トランジスタ５のドレイン側にあって、半導体装置のフラッシュメモリ部の拡散領域形成と同時に行われるＮ−注入（Ｎ型低濃度不純物注入）部である。
【００１４】
図２は、この発明の実施の形態１による入力保護回路のパターンレイアウトを示す図である。
図２において、６はＮチャネル保護トランジスタのゲート、１１は活性層、１２はソースコンタクト、１３はドレインコンタクト、１４はＮチャネルバッファトランジスタのゲートである。（Ａ）′はＮチャネル保護トランジスタ５のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＮ−注入部である。
図１、図２では、Ｎチャネル保護トランジスタ５のドレイン側に、フラッシュメモリ部の拡散領域形成のためのＮ−注入を追加する。（図１中の（Ａ）、及び図２中の（Ａ）′部分）。
【００１５】
図３は、この発明の実施の形態１による入力保護回路を示す断面図であり、Ｎチャネルトランジスタを示している。
図３において、６〜１０は図２１におけるものと同一のものである。１５は電界緩和のためにドレイン側に設けられたＮ型低濃度領域で、Ｎ型低濃度不純物が注入されている。
図４は、この発明の実施の形態１による入力保護回路のチャネルへの電荷引き抜きを説明する図である。
図４において、６、８、１５は図３におけるものと同一のものである。１６は保護トランジスタのチャネル、２１は各トランジスタを分離する分離酸化膜である。矢印は、電荷を引き抜く方向を示している。
図５は、この発明の実施の形態１による入力保護回路の基板への電荷引き抜きを説明する図である。
図５において、６、８、１５、２１は図４におけるものと同一のものである。矢印は、電荷の引き抜き方向を示し、図５では、基板方向への電荷引き抜きを示している。
【００１６】
図６は、この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
図６において、５はＮチャネル保護トランジスタ、２０はフラッシュメモリセルトランジスタ（不揮発性メモリセルトランジスタ）、２１は各トランジスタを分離する分離酸化膜、２２はレジストである。
図７は、この発明の実施の形態１による半導体装置のフラッシュメモリセルトランジスタを示す断面図である。
図７において、２３はコントロールゲートで、ポリシリコンとタングステンシリサイドの２層に形成されている。２４は層間絶縁膜で、酸化膜−窒化膜−酸化膜の３層に形成されている。２５はフローティングゲートである。２６はソース側のＮ型高濃度領域、２７はソース側のＮ型低濃度領域、２８はドレイン側のＮ型高濃度領域、２９はドレイン側のＮ型高濃度領域で、Ｎ型高濃度領域２８よりやや低い濃度に形成されている。３０はドレイン側のＰ型高濃度領域である。３１はコントロールゲート２３及びフローティングゲート２５の側壁に形成されたサイドウォールである。
なお、このフラッシュメモリセルトランジスタは、一例を示すもので、ソースまたはドレイン拡散領域にＮ型低濃度領域を有するものであれば、この例に限らず、別の構成のフラッシュメモリセルトランジスタであってもよい。
【００１７】
次に、動作について説明する。
従来、図２１のように、Ｎチャネル保護トランジスタの形成には、周辺トランジスタのソース／ドレイン拡散領域形成と同じ工程を用いていたが、フラッシュメモリ部のＮ型低濃度領域２７（図７参照）形成時に行われるＮ型低濃度不純物注入をＮチャネル保護トランジスタ５のドレイン領域に追加することにより、Ｎチャネル保護トランジスタのドレイン側のＮ型低濃度領域を、フラッシュメモリセルトランジスタのＮ型低濃度領域と同様の基板深さ方向及びチャネル方向への広がりを持つような形状に形成できる。このため、図３のように、Ｎチャネル保護トランジスタのドレイン拡散層をチャネル方向及び基板深さ方向に広がるように設け、図４に示されるように、チャネル１６方向に高電圧印加時の電荷を引き抜き、さらに図５に示されるように、基板方向にも引き抜くことにより、高電圧印加時に、ドレイン近傍の電界を緩和することができ、ソース／ドレイン近傍のシリコン基板内で、高電界領域が形成されないようにする。このＮチャネル保護トランジスタのＮ型低濃度領域を、フラッシュメモリセルトランジスタのＮ型低濃度領域と同様の形状に形成したので、電荷の引き抜き特性を優れたものにすることができる。この結果、アバランシェによる２次電子／正孔対発生と発生電荷の酸化膜への注入を防ぐことができる。
【００１８】
次に、図６の製法について説明する。
図６では、基板に分離酸化膜を形成（第一の工程）後、基板上にフラッシュメモリセルトランジスタ２０のフローティングゲート及びコントロールゲート並びにＮチャネル保護トランジスタ５のゲートを形成（第二の工程）した後、（１）写真製版工程で、レジスト２２のパターンを形成する（第三の工程）。（２）ＳＡＳエッチング（Ｓｅｌｆ　Ａｌｉｇｎ　Ｓｏｕｒｃｅ）により、フラッシュメモリセルトランジスタ２０のソース領域上の分離酸化膜及び保護トランジスタ５のドレイン領域上の分離酸化膜を除去する（第五の工程）。（３）メモリセルトランジスタ２０のソース領域（拡散領域を形成する所定領域）及びＮチャネル保護トランジスタ５のドレイン領域にリン（Ｐ）を深く注入してＮ型低濃度領域を形成する（第四の工程）。このとき、４０ＫｅＶの加速エネルギーで、注入量３．０Ｅ１３の注入を行う。（４）４０ＫｅＶの加速エネルギーで、注入量３．０Ｅ１５の砒素注入を行い、ソース／ドレイン領域のＮ型高濃度領域を形成する。（５）レジスト２２パターンを除去する（第六の工程）。（６）熱処理により、フラッシュメモリセルトランジスタ２０のゲート側壁の酸化を行う（第七の工程）。
【００１９】
実施の形態１によれば、不揮発性メモリセルトランジスタの拡散領域の形成と同一工程で、保護トランジスタのドレイン領域にＮ型低濃度領域を設けることにより、保護トランジスタのドレイン側のＮ型低濃度領域を、不揮発性メモリセルトランジスタのＮ型低濃度領域と同様の基板方向及びチャネル方向への広がりを持つように形成でき、このため、高電圧印加時に、ドレイン近傍の電界を緩和することができ、アバランシェによる２次電子／正孔対発生と発生電荷の酸化膜への注入を防ぐことができる。
【００２０】
実施の形態２．
図８は、この発明の実施の形態２による入力保護回路を示す図である。
図８において、１〜５は図１におけるものと同一のものである。（Ｂ）はＮチャネル保護トランジスタ５のドレイン側で、フラッシュメモリ部の拡散領域形成と同時に行われるＳＡＳエッチングとＮ−注入部である。
【００２１】
図９は、この発明の実施の形態２による入力保護回路のＳＡＳエッチングを説明する断面図であり、図９（ａ）は、ＳＡＳ写真製版の工程を示す図、図９（ｂ）は、ＳＡＳエッチング及び不純物注入を示す図である。
図９において、６、８、１５、２１は図５におけるものと、２２は図６におけるものとそれぞれ同一のものである。３２は分離酸化膜２１がＳＡＳエッチングにより除去された除去部（分離酸化膜を除去した後にＮ型低濃度不純物が注入される領域）である。
図１０は、この発明の実施の形態２による入力保護回路のＳＡＳエッチング個所を説明する上面図であり、Ａ−Ａ´断面が図９である。
図１０において、６、１１は図２におけるものと同一のものである。（Ｂ）´はＳＡＳエッチング及びＮ−注入部である。
図１１は、この発明の実施の形態２による入力保護回路のＳＡＳエッチングの結果を説明する図であり、図１１（ａ）は、ＳＡＳエッチング無しの場合の濃度プロファイルを示す図、図１１（ｂ）は、ＳＡＳエッチングありの場合の濃度プロファイルを示す図である。
【００２２】
次に、動作について説明する。
図８の入力保護回路において、Ｎチャネル保護トランジスタ５のドレイン側に、フラッシュメモリ部の拡散領域形成のためのＳＡＳエッチングと不純物注入を図８中の（Ｂ）の部分に追加する。このＳＡＳエッチングにより、図９（ｂ）及び図１１（ｂ）に示されるように、基板方向への物理的距離を短くし、基板への電荷の抜け性を向上させることができる。またこのＳＡＳエッチングにより、図１１（ｂ）に示されるように、エッチング除去された分離酸化膜下の基板濃度プロファイルは、Ｎ型不純物の注入により、従来のものより、保護トランジスタのドレイン下のＰｗｅｌｌ濃度を薄く形成することができる。
実施の形態２では、このように、ＳＡＳエッチングを追加することにより、図１１（ｂ）に示されるように、ドレイン下の基板濃度を薄く形成し、基板方向への電荷の抜け性を向上させることができる。
【００２３】
実施の形態２によれば、実施の形態１の効果に加え、さらに基板方向への電荷の引き抜き性を向上させることができる。
【００２４】
実施の形態３．
図１２は、この発明の実施の形態３による入力保護回路を示す図である。
図１２において、１〜５は図１におけるものと同一のものである。（Ｃ）はＮチャネル保護トランジスタ５のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＮ−注入部である。（Ｄ）はＮチャネルバッファトランジスタ３のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＮ−注入部である。
図１３は、この発明の実施の形態３による入力保護回路のパターンレイアウトを示す図である。
図１３において、６、１１〜１４は図２におけるものと同一のものである。（Ｃ）´及び（Ｄ）´は、図１２の（Ｃ）及び（Ｄ）にそれぞれ対応するものである。
【００２５】
実施の形態３は、図１２の入力保護回路において、Ｎチャネル保護トランジスタ５、及びＮチャネルバッファトランジスタ３のドレイン側に、フラッシュメモリ部の拡散領域形成のためのＮ−注入を追加する。（図１２中の（Ｃ）、（Ｄ）の部分）。図１３の（Ｃ）′、（Ｄ）′の部分がＮ−注入追加部分である。これによって、Ｎチャネル保護トランジスタのＮ型低濃度領域と同様にＮチャネルバッファトランジスタ３のドレイン側に低濃度領域を形成し、ドレイン領域をチャネル方向及び基板深さ方向に広げている。このため、ＮチャネルバッファトランジスタのＮ型低濃度領域を、フラッシュメモリセルトランジスタのＮ型低濃度領域と同様の形状に形成することができ、電荷の引き抜き特性に優れたものとすることができる。
【００２６】
実施の形態３によれば、実施の形態１の効果に加えて、Ｎチャネルバッファトランジスタでも、高電圧印加時の電荷の引き抜きを行うことができる。
【００２７】
実施の形態４．
図１４は、この発明の実施の形態４による入力保護回路を示す図である。
図１４において、１〜５は図１におけるものと同一のものである。（Ｅ）はＮチャネル保護トランジスタ５のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＳＡＳエッチングとＮ−注入部である。（Ｆ）はＮチャネルバッファトランジスタ３のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＳＡＳエッチングとＮ−注入部である。
実施の形態４は、図１４の入力保護回路において、Ｎチャネル保護トランジスタ５、及びＮチャネルバッファトランジスタ３のドレイン側に、フラッシュメモリ部のソース形成のための、ＳＡＳエッチングとメモリソース注入を、図１４中の（Ｅ）、（Ｆ）の部分に追加する。
【００２８】
実施の形態４によれば、実施の形態２の効果に加え、Ｎチャネルバッファトランジスタでも、電荷の引き抜きを効率よく行うことができる。
【００２９】
実施の形態５．
図１５は、この発明の実施の形態５による入力保護回路を示す図である。
図１５において、１〜５は図１におけるものと同一のものである。（Ｇ）はＮチャネル保護トランジスタ５のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＮ−注入部である。（Ｈ）はＮチャネルバッファトランジスタ３のドレイン側に設けられた抵抗である。
図１６は、この発明の実施の形態５による入力保護回路の抵抗を説明する図である。
図１６において、６、１１〜１４は図２におけるものと同一のものである。図１６では、バッファトランジスタのゲート１４と、ドレインコンタクト１３との距離（図中矢印で示す）を広く形成することにより抵抗を付加している。
このように、実施の形態５は、図１５の入力保護回路において、Ｎチャネル保護トランジスタ５にフラッシュメモリ部の拡散領域形成のためのＮ−注入を追加し（図１５中の（Ｇ）の部分）、かつＮチャネルバッファトランジスタ３のドレイン側に抵抗（図１５中の（Ｈ）の部分）を設けたものである。この抵抗により、静電気サージによる入力波形をなまらせることができ、サージによる内部回路のダメージを低減することができる。
【００３０】
実施の形態５によれば、実施の形態１の効果に加えて、Ｎチャネルバッファトランジスタの抵抗によっても内部回路のダメージの低減に寄与することができる。
【００３１】
実施の形態６．
図１７は、この発明の実施の形態６による入力保護回路を示す図である。
図１７において、１〜５は図１におけるものと同一のものである。（Ｊ）はＮチャネル保護トランジスタ５のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＳＡＳエッチングとＮ−注入部である。（Ｋ）はＮチャネルバッファトランジスタ３のドレイン側に設けられた抵抗である。
実施の形態６は、図１７の入力保護回路において、Ｎチャネル保護トランジスタ５にフラッシュメモリ部のソース形成のためのＳＡＳエッチングとメモリソース注入を追加し（図１７中の（Ｊ）の部分）、かつＮチャネルバッファトランジスタ３のドレイン側に抵抗を設ける。（図１７中の（Ｋ）の部分）。
【００３２】
実施の形態６によれば、実施の形態２の効果に加えて、Ｎチャネルバッファトランジスタの抵抗によっても内部回路のダメージの低減に寄与することができる。
【００３３】
実施の形態７．
図１８は、この発明の実施の形態７による入力保護回路を示す図である。
図１８において、１〜５は図１におけるものと同一のものである。（Ｌ）はＮチャネル保護トランジスタ５のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＮ−注入部である。（Ｍ）はＮチャネルバッファトランジスタ３のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＮ−注入部である。（Ｎ）はＮチャネルバッファトランジスタ３のドレイン側に設けられた抵抗である。
実施の形態７は、図１８の保護回路において、Ｎチャネル保護トランジスタ５、及びＮチャネルバッファトランジスタ３のドレイン側に、フラッシュメモリ部の拡散領域形成のためのＮ−注入を追加し（図１８中の（Ｌ）、（Ｍ）の部分）、かつＮチャネルバッファトランジスタ３のドレイン側に抵抗を設ける。（図１８中の（Ｎ）の部分）。
【００３４】
実施の形態７によれば、実施の形態３の効果に加えて、さらに、Ｎチャネルバッファトランジスタの抵抗によっても内部回路のダメージの低減に寄与することができる。
【００３５】
実施の形態８．
図１９は、この発明の実施の形態８による入力保護回路を示す図である。
図１９において、１〜５は図１におけるものと同一のものである。（Ｐ）はＮチャネル保護トランジスタ５のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＳＡＳエッチングとＮ−注入部である。（Ｑ）はＮチャネルバッファトランジスタ３のドレイン側にあり、フラッシュメモリ部の拡散領域形成と同時に行われるＳＡＳエッチングとＮ−注入部である。（Ｒ）はＮチャネルバッファトランジスタ３のドレイン側に設けられた抵抗である。
実施の形態８は、図１９の入力保護回路において、Ｎチャネル保護トランジスタ５及びＮチャネルバッファトランジスタ３のドレイン側に、フラッシュメモリ部のソース領域形成のための、ＳＡＳエッチングとメモリソース注入を追加し（図１９中の（Ｐ）、（Ｑ）の部分）、かつＮチャネルバッファトランジスタ３のドレイン側に抵抗を設ける。（図１９中の（Ｒ）の部分）。
【００３６】
実施の形態８によれば、実施の形態４の効果に加えて、Ｎチャネルバッファトランジスタの抵抗によっても内部回路のダメージの低減に寄与することができる。
【００３７】
実施の形態９．
実施の形態９は、図６を援用して説明する。
実施の形態１で説明した図６の（６）の工程で、フラッシュメモリセルトランジスタ２０のコントロールゲート及びフローティングゲート側壁を薄く酸化する。このときの条件は、９００°Ｃで熱処理し、１０ｎｍの酸化を行う。この熱処理により、保護トランジスタのＮ型低濃度拡散領域がゆるやかに広がる。
【００３８】
実施の形態９によれば、Ｎ型低濃度領域をゆるやかに広げることができ、電荷を引き抜きやすくすることができる。
【００３９】
なお、実施の形態９は、実施の形態１〜実施の形態８と組み合わせて用いることができる。
【００４０】
また、実施の形態１〜実施の形態９のパッドは、入力用のパッドとして説明してが、出力用のパッドであっても良い。
【００４１】
【発明の効果】
この発明は、以上説明したように構成されているので、以下に示すような効果を奏する。
基板中にＮ型低濃度領域が形成された不揮発性メモリセルトランジスタを有する半導体装置において、パッドに印加される高電圧から内部回路を保護するようにドレイン側がパッドに接続され、ソース側が所定の電源電位に接続されると共に、ドレイン側に形成されたＮ型高濃度領域及びこのＮ型高濃度領域より基板深さ方向及びチャネル方向に広がるように形成されたＮ型低濃度領域を有するＮチャネル保護トランジスタを備え、Ｎチャネル保護トランジスタのＮ型低濃度領域は、不揮発性メモリセルトランジスタのＮ型低濃度領域と同様の基板表面からの深さ及びチャネル方向への広がりを有するように形成されているので、Ｎチャネル保護トランジスタにより予期せぬ高電圧が入力された場合でも電荷を効率よく引き抜くことができ、内部回路を保護することができる。
【００４２】
また、Ｎチャネル保護トランジスタのＮ型低濃度領域は、各トランジスタを分離する分離酸化膜をエッチング除去した後にＮ型低濃度不純物が注入されて形成された領域を含むので、Ｎチャネル保護トランジスタの基板方向への電荷の引き抜き性を向上することができる。
また、Ｎチャネル保護トランジスタのＮ型低濃度領域は、不揮発性メモリセルトランジスタのゲート側壁を酸化する熱処理によって基板深さ方向及びチャネル方向に広げられているので、Ｎチャネル保護トランジスタの電荷の引き抜き性をさらに向上することができる。
【００４３】
さらに、パッドに接続されたバッファ回路を構成し、ドレイン側がパッドに接続され、ソース側が所定の電源電位に接続されると共に、ドレイン側に形成されたＮ型高濃度領域及びこのＮ型高濃度領域より基板深さ方向及びチャネル方向に広がるように形成されたＮ型低濃度領域を有するＮチャネルバッファトランジスタを備え、ＮチャネルバッファトランジスタのＮ型低濃度領域は、不揮発性メモリセルトランジスタのＮ型低濃度領域と同様の基板表面からの深さ及びチャネル方向への広がりを有するように形成されているので、Ｎチャネルバッファトランジスタによっても、予期せぬ高電圧が入力された場合の電荷を効率よく引き抜くことができる。
【００４４】
また、ＮチャネルバッファトランジスタのＮ型低濃度領域は、各トランジスタを分離する分離酸化膜をエッチング除去した後にＮ型低濃度不純物が注入されて形成された領域を含むので、Ｎチャネルバッファトランジスタの基板方向への電荷の引き抜き性を向上することができる。
また、Ｎチャネルバッファトランジスタのドレイン側には抵抗が設けられているので、Ｎチャネルトランジスタにより高電圧が印加されたときのサージ入力波形をなまらせることができる。
【００４５】
さらにまた、この発明に係わる半導体装置の製造方法においては、基板に各トランジスタを分離する分離酸化膜を形成する第一の工程と、基板上に不揮発性メモリセルトランジスタのゲート及びＮチャネル保護トランジスタのゲートを形成する第二の工程と、基板上にレジストパターンを形成する第三の工程と、不揮発性メモリセルトランジスタの拡散領域を形成する所定領域及びＮチャネル保護トランジスタのドレイン領域にＮ型低濃度不純物を注入して、それぞれＮ型低濃度領域を形成する第四の工程を含むので、製造工程を増やすことなく、予期せぬ高電圧が入力された場合でも電荷を効率よく引き抜くことができ、内部回路を保護することができる。
【００４６】
また、第四の工程の前に、不揮発性メモリセルトランジスタの拡散領域を形成する所定領域上及びＮチャネル保護トランジスタのドレイン領域上の分離酸化膜を除去する第五の工程を含むので、Ｎチャネル保護トランジスタの基板方向への電荷の引き抜き性を向上することができる。
また、第四の工程の後に、レジストパターンを除去する第六の工程と、熱処理を行うことにより、不揮発性メモリセルトランジスタのゲート側壁を酸化すると共にＮチャネル保護トランジスタのＮ型低濃度領域を基板深さ方向及びチャネル方向に広げる第七の工程を含むので、Ｎチャネル保護トランジスタの電荷の引き抜き性をさらに向上することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による入力保護回路を示す図である。
【図２】この発明の実施の形態１による入力保護回路のパターンレイアウトを示す図である。
【図３】この発明の実施の形態１による入力保護回路を示す断面図である。
【図４】この発明の実施の形態１による入力保護回路のチャネルへの電荷引き抜きを説明する図である。
【図５】この発明の実施の形態１による入力保護回路の基板への電荷引き抜きを説明する図である。
【図６】この発明の実施の形態１による半導体装置の製造方法を示す断面図である。
【図７】この発明の実施の形態１による半導体装置のフラッシュメモリセルトランジスタを示す断面図である。
【図８】この発明の実施の形態２による入力保護回路を示す図である。
【図９】この発明の実施の形態２による入力保護回路のＳＡＳエッチングを説明する断面図である。
【図１０】この発明の実施の形態２による入力保護回路のＳＡＳエッチング個所を説明する上面図である。
【図１１】この発明の実施の形態２による入力保護回路のＳＡＳエッチングの結果を説明する図である。
【図１２】この発明の実施の形態３による入力保護回路を示す図である。
【図１３】この発明の実施の形態３による入力保護回路のパターンレイアウトを示す図である。
【図１４】この発明の実施の形態４による入力保護回路を示す図である。
【図１５】この発明の実施の形態５による入力保護回路を示す図である。
【図１６】この発明の実施の形態５による入力保護回路の抵抗を説明する図である。
【図１７】この発明の実施の形態６による入力保護回路を示す図である。
【図１８】この発明の実施の形態７による入力保護回路を示す図である。
【図１９】この発明の実施の形態８による入力保護回路を示す図である。
【図２０】従来の入力保護回路を示す図である。
【図２１】従来の入力保護トランジスタを示す断面図である。
【符号の説明】
１　パッド、２　Ｐチャネルバッファトランジスタ、
３　Ｎチャネルバッファトランジスタ、４　Ｐチャネル保護トランジスタ、
５　Ｎチャネル保護トランジスタ、６　Ｎチャネル保護トランジスタのゲート、７　ソースＮ型高濃度領域、８　ドレインＮ型高濃度領域、
９　ソースＮ型低濃度領域、１０　ドレインＮ型低濃度領域、１１　活性層、
１２　ソースコンタクト、１３　ドレインコンタクト、
１４　Ｎチャネルバッファトランジスタのゲート、１５　Ｎ型低濃度領域、
１６　チャネル、２０　フラッシュメモリセルトランジスタ、
２１　分離酸化膜、２２　レジスト、２３　コントロールゲート、
２４　層間絶縁膜、２５　フローティングゲート、２６　Ｎ型高濃度領域、
２７　Ｎ型低濃度領域、２８　Ｎ型高濃度領域、２９　Ｎ型高濃度領域、
３０　Ｐ型高濃度領域、３１　サイドウォール、３２　除去部。
【図１】
2004071783.tif 000003
【図２】
2004071783.tif 000004
【図３】
2004071783.tif 000005
【図４】
2004071783.tif 000006
【図５】
2004071783.tif 000007
【図６】
2004071783.tif 000008
【図７】
2004071783.tif 000009
【図８】
2004071783.tif 000010
【図９】
2004071783.tif 000011
【図１０】
2004071783.tif 000012
【図１１】
2004071783.tif 000013
【図１２】
2004071783.tif 000014
【図１３】
2004071783.tif 000015
【図１４】
2004071783.tif 000016
【図１５】
2004071783.tif 000017
【図１６】
2004071783.tif 000018
【図１７】
2004071783.tif 000019
【図１８】
2004071783.tif 000020
【図１９】
2004071783.tif 000021
【図２０】
2004071783.tif 000022
【図２１】
2004071783.tif 000023