(57)【要約】【課題】電源装置において、外乱等による変動に対して高速応答し、且つ直流的には高精度の制御を実現する。【解決手段】目標値と検出値の差分の評価値を演算手段１６で演算し、この評価値の上位数ビットＸを切り出し手段１７で切り出し、下位数ビットＹを切り出し手段１９で切り出し、Ｘ，Ｙから制御手段１８，２０で信号Δｔ、Δｔ’を出力し、ＰＷＭ信号生成手段２１でΔＴ＝Δｔ＋Δｔ’を算出し、現在のスイッチング素子のＯＮ時間Ｔ（ｋ）にΔＴを加えて、高圧発生手段１のスイッチング素子を駆動するＰＷＭ信号を生成する。【選択図】        図１
2004343858.tif 000002
【特許請求の範囲】
【請求項１】
出力発生装置と、該出力発生装置を制御する制御装置とを備え、該出力発生装置の出力を制御するスイッチング電源装置において、
前記出力発生装置は、トランスと、該トランスに接続された整流手段と、前記制御装置により生成されたスイッチング信号により前記トランスを駆動するスイッチング素子とより構成され、
前記制御装置は、前記整流手段の出力電圧または出力電流を検出する出力検出手段と、該出力検出手段の検出値をサンプリングするサンプリング手段と、該サンプリング手段の出力をデジタル値に変換するＡ／Ｄ変換手段と、前記出力電圧または出力電流の目標値をデジタル値で設定する目標値設定手段と、前記Ａ／Ｄ変換手段からの出力と前記目標値設定手段で設定した目標値との差分を演算する差分演算手段と、該差分演算手段で演算した差分を保持する保持手段と、該保持手段で保持する差分を用いて、目標値と検出値の差分の評価値を演算する演算手段と、該演算手段で演算した評価値より、任意のデータ長のブロックを複数個抜き出しデータブロック１〜データブロックＮ（Ｎは正の整数）とするデータブロック切り出し手段と、前記データブロック１〜データブロックＮよりそれぞれ、制御信号１〜制御信号Ｎを出力する制御手段と、前記制御手段の制御信号１〜制御信号Ｎより前記スイッチング素子を駆動するＰＷＭ信号を生成するＰＷＭ信号生成手段とより構成されている、
ことを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子写真方式を用いた複写機，プリンタの高圧電源等の電源装置に関し、特にその出力の制御に関するものである。
【０００２】
【従来の技術】
近年のデジタル技術、半導体集積回路技術の急速な進歩により、複写機，プリンタのスイッチング電源の制御をデジタル化し制御用チップを作り電源装置内に実装することが行われている。
【０００３】
図６および図２（実施例１の高圧発生手段の回路図であるが、構成が変わらないので援用する）を用いて概略を説明する。
【０００４】
ここでは高圧Ａという一つの高圧出力のみに着目して説明する。複数の出力がある場合は、マルチプレクサ等を用いて、時分割制御を行うことで複数出力をも実現される。
【０００５】
１は画像形成プロセス形成のための高圧発生手段であり、高圧出力はＡとして、たとえば画像形成プロセス要素の現像スリーブに給電されている。
【０００６】
まず各部品について説明する。Ｔ１は１次側に入力された電圧を１次−２次間の巻き数比とＰＷＭ信号のオン／オフ時間比率に応じて昇圧変換して２次側に所定の電圧を出力するインバータトランス、Ｑ４はインバータトランスＴ１を駆動するスイッチング素子である。
【０００７】
１１は高圧発生手段の出力電圧Ａの検出信号を取り込むサンプリング回路、１２はアナログ信号をデジタル信号に変換するＡ／Ｄ変換器、１３は不図示の高圧シーケンス制御手段からの信号により高圧発生手段１の出力Ａの目標値を設定する目標値設定手段、１４は前記Ａ／Ｄ変換器１２の出力と目標値設定手段１３の出力の差分を演算する差分演算手段、１５は差分演算手段１４の出力を保持する保持手段、１６は保持手段１５の値を用いて目標値と検出された出力値との差分評価値Ｚを演算する演算手段、１８は差分評価値：Ｚを用いてスイッチング素子Ｑ４のＯＮ時間を演算する第一の制御手段であり、パルス幅の変動時間分Δｔを決定する、２１はＰＷＭ（ｐｕｌｓｅ  ｗｉｄｔｈ  ｍｏｄｕｌａｔｉｏｎ）信号生成手段であり、前記第一の制御手段の出力により、パルス幅の変動分ΔＴを決定し、現在のパルス幅ＴにΔｔを加えてスイッチング素子Ｑ４をオンさせる時間Ｔ＝Ｔ＋Δｔを出力する。
【０００８】
次に、各部品要素の接続、および一連の動作について説明する。
【０００９】
直流高圧発生手段
トランスＴ１の１次側入力にはＢ電圧として所定の電圧が入力されており、Ｔ１の他端はスイッチング素子Ｑ４に接続されている。スイッチング素子Ｑ４のゲートには、後述する高圧制御手段内のＰＷＭ信号生成手段２１からパルス信号（ＰＷＭ信号）が入力されスイッチング素子Ｑ４は、該ＰＷＭ信号に応じてスイッチング動作を行うことで、トランスＴ１の２次側に巻き数比と前記ＰＷＭ信号に応じたパルス出力を得る。そのパルス出力をダイオードＤ３０１とコンデンサＣ２０１で整流しダイオードＤ３０１のカソード側に直流高圧出力を発生させる。Ｔ１，Ｑ４，Ｄ３０１，Ｃ２０１は、一般にフライバック型（またはオン／オフ型）・コンバータと呼ばれ、スイッチング素子Ｑ４のスイッチング動作におけるのオン時間比率が大きいほど、高い電圧を出力するものである。
【００１０】
直流高圧出力には抵抗Ｒ１０１と抵抗Ｒ１０２が接続されるとともに、前記各抵抗の抵抗分割により降圧された電圧、すなわち高圧出力の検出信号が出力される。
【００１１】
直流高圧制御手段
前記高圧発生手段１内の抵抗Ｒ１０１，Ｒ１０２により得られた高圧出力検出信号は、サンプリング手段１１に入力される。サンプリングに際しては、サンプリング周波数に応じた適切なローパスフィルタを通してから行うこととする。多出力を制御する場合にはサンプリング手段としてマルチプレクサ等を用いて各出力の検出信号を順次サンプリングする。
【００１２】
サンプリングされた高圧出力検出信号は、Ａ／Ｄ変換器１２に入力されデジタルデータに変換され差分演算手段１４の入力端子の一方に入力される。
【００１３】
高圧ユニットを制御する不図示のシーケンス制御ユニットは、高圧出力Ａの出力設定値（目標値）に対応したデジタルデータを出力しており、該目標値は目標値設定手段１３を通して、前記差分演算手段１４のもう一方の入力端子に入力される。差分演算手段１４は検出された出力値と設定された目標値の差分ΔＶを演算して保持手段１５に一時的に保持する。
【００１４】
保持された差分を用いて演算手段１６は、差分評価値Ｚを演算する。差分評価値Ｚとしてここでは、以下の値を用いる。
Ｚ＝Ｆ１＊ΔＶ（ｋ）………（１）式
ここで、ΔＶ（ｋ）：時刻ｋにおける検出された出力値と設定された目標値との差
Ｆ１：定数
（１）式は、現在の差分を評価した値である。
【００１５】
第一の制御手段１８では、前記Ｚの値に応じて、パルス幅の変動時間分（Δｔとする）を決定する。たとえば、Δｔ＝Ｚ＝０１００１１０（Ｂ）＝３８（Ｄ）として、スイッチング素子Ｑ４駆動信号であるＰＷＭ信号のＯＮパルス幅を３８パルス増加させる。高圧制御手段２のクロックとして２０ＭＨｚを用いたとすると、クロック３８パルス分は１．９μＳでありスイッチング素子Ｑ４のＯＮ時間幅をΔｔ＝１．９μＳ増加させる。
【００１６】
ＰＷＭ信号生成手段２１では、第一の制御手段の出力より、現在のスイッチング素子Ｑ４のＯＮ時間Ｔ（ｋ）にΔｔを加えて
Ｔ（Ｋ＋１）＝Ｔ（Ｋ）＋Δｔ  を新しくスイッチング素子Ｑ４のＯＮ時間とする。
【００１７】
以上の動作を繰り返すことにより、高圧出力Ａは、目標値に応じた所定の値に制御される。
【００１８】
【発明が解決しようとする課題】
電子写真装置のさらなる高画質化をめざすためには、高圧電源装置には出力電圧（電流）精度の向上やより高速な応答が求められる。
【００１９】
前述の従来例での説明に用いたような“パルス幅の変化分Δｔとして目標値と観測値との差分に比例した値を用いる”という制御則ではなく、以下のような制御則を用いる場合もある。
（１）目標値との誤差＊係数Ｆ１
（２）目標値との誤差の変化率＊係数Ｆ２
等の和を取りその値により、パルス幅の演算を行う手法がある（ＰＤ制御）。
【００２０】
従来例にあげた差分比例制御または、前記ＰＤ制御をデジタル回路で実現する場合に以下の問題がある。
【００２１】
目標値との誤差が大きい場合または目標値との誤差の変化率が大きい場合には、前記演算による和は大きな桁数になる。たとえば、目標値との誤差を１０ビットで検出し、係数Ｆ１として５ビットとった場合には、その積は１５ビットになる場合がある。一方スイッチング素子Ｑ４をＯＮさせるＯＮ時間の最大値が、２０ｕＳとすると、ＯＮパルス生成回路のクロックは、２０ｕＳを１５ビットで割ると、０．６１ｎＳとなる、つまり、１．６３８４ＧＨｚのクロックが必要になる。現実には、０．６１ｎＳ毎にパルス幅を設定する必要もなく、５０ｎＳ毎で充分でありその場合クロックは２０ＭＨｚとなる。
【００２２】
そこで、数ビットシフトにより桁数を小さく丸めてその値に応じたパルス幅変化を与えている。ところが、目標値との誤差が小さい場合には、前記演算による和は小さな桁数になり前記と同様に、数ビットシフトにより桁数を小さく丸めてその値に応じたパルス幅変化を与えようとするとゼロになってしまい制御出来ない残留誤差が発生する。
【００２３】
この問題を解決するためには、▲１▼目標値との誤差の積分項＊係数Ｆ３を前記計算に加える（ＰＩＤ制御）、▲２▼パルス幅の変化ステップを細かくして、数ビットシフトにより桁数を小さく丸めることをやめる、という２つの手法が考えられる。
【００２４】
▲１▼の場合には、デジタル演算部において、過去の誤差項を多数保持しておく必要が生じるなど回路規模が大きくなりＡＳＩＣ容量の増大につながるおそれがある。
【００２５】
▲２▼の場合には、基本クロックを早くする必要が生じ、制御に用いるＡＳＩＣなどを高速タイプにする必要がある。
【００２６】
本発明は、このような状況のもとでなされたもので、電源装置において、外乱等による変動に対して高速応答し、且つ直流的には高精度の制御を実現することを課題とするものである。
【００２７】
【課題を解決するための手段】
前記課題を解決するため、本発明では、電源装置を次の（１）ないし（８）のとおりに構成し、電源装置の制御方法を次の（９）のとおりに構成し、さらにこの方法を実現するためのプログラムを次の（１０）のとおりに構成する。
【００２８】
（１）出力発生装置と、該出力発生装置を制御する制御装置とを備え、該出力発生装置の出力を制御するスイッチング電源装置において、
前記出力発生装置は、トランスと、該トランスに接続された整流手段と、前記制御装置により生成されたスイッチング信号により前記トランスを駆動するスイッチング素子とより構成され、
前記制御装置は、前記整流手段の出力電圧または出力電流を検出する出力検出手段と、該出力検出手段の検出値をサンプリングするサンプリング手段と、該サンプリング手段の出力をデジタル値に変換するＡ／Ｄ変換手段と、前記出力電圧または出力電流の目標値をデジタル値で設定する目標値設定手段と、前記Ａ／Ｄ変換手段からの出力と前記目標値設定手段で設定した目標値との差分を演算する差分演算手段と、該差分演算手段で演算した差分を保持する保持手段と、該保持手段で保持する差分を用いて、目標値と検出値の差分の評価値を演算する演算手段と、該演算手段で演算した評価値より、任意のデータ長のブロックを複数個抜き出しデータブロック１〜データブロックＮ（Ｎは正の整数）とするデータブロック切り出し手段と、前記データブロック１〜データブロックＮよりそれぞれ、制御信号１〜制御信号Ｎを出力する制御手段と、前記制御手段の制御信号１〜制御信号Ｎより前記スイッチング素子を駆動するＰＷＭ信号を生成するＰＷＭ信号生成手段とより構成されている、
ことを特徴とするスイッチング電源装置。
【００２９】
（２）前記（１）に記載のスイッチング電源装置において、
前記演算手段は、保持されていた過去の差分と新たに演算された現在の差分の偏差である差分変差項を演算する手段と、前記現在の差分項と前記差分変差項とを、重み付け加算を行う加算手段と
より構成されていることを特徴とするスイッチング電源装置。
【００３０】
（３）前記（１）に記載のスイッチング電源装置において、
前記制御装置で、任意の制御信号が所定の値より大きい場合には、該制御信号とは別の任意の制御信号の値を無視してＰＷＭ信号を生成することを特徴とするスイッチング電源装置。
【００３１】
（４）前記（１）に記載のスイッチング電源装置において、
前記目標値と検出値の差分の評価値が所定の範囲外にある時には、任意の制御信号に上限または下限を設けることを特徴とするスイッチング電源装置。
【００３２】
（５）前記（１）に記載のスイッチング電源装置において、
前記ＰＷＭ信号生成手段において、制御信号１〜制御信号Ｎの和にもとづいてＰＷＭ信号を生成することを特徴とするスイッチング電源装置。
【００３３】
（６）前記（１）に記載のスイッチング電源装置において、
前記データブロックとして、前記目標値と検出値の差分の評価値の上位数ビットと、下位数ビットを用いることを特徴とするスイッチング電源装置。
【００３４】
（７）前記（１）ないし（６）のいずれかに記載のスイッチング電源装置において、
目標値と検出値の差分の評価値に符号ビットを持たせ、任意のデータブロックに、前記符号ビットを付加することを特徴とするスイッチング電源装置。
【００３５】
（８）出力発生装置と、該出力発生装置を制御する制御装置とを備え、該出力発生装置の出力を制御するスイッチング電源装置において、
前記制御装置は、前記出力発生装置の出力値とその目標値の差分にかかるデジタル信号から、上位数ビットと下位数ビットを抜き出し、該上位数ビットと下位数ビットにもとづいて該出力発生装置の出力を制御することを特徴とするスイッチング電源装置。
【００３６】
（９）出力発生装置と、該出力発生装置を制御する制御装置とを備え、該出力発生装置の出力を制御するスイッチング電源装置における出力制御方法であって、
前記出力発生装置の出力値とその目標値の差分にかかるデジタル信号から、上位数ビットと下位数ビットを抜き出し、該上位数ビットと下位数ビットにもとづいて該出力発生装置の出力を制御することを特徴とするスイッチング電源装置における出力制御方法。
【００３７】
（１０）前記（９）記載の出力制御方法を実現するためのプログラム。
【００３８】
【発明の実施の形態】
以下本発明の実施の形態を高圧電源装置の実施例により詳しく説明する。なお、本発明は、装置の形に限らず、実施例の説明に裏付けられて、方法の形で、さらにこの方法を実現するためのプログラムの形で実施することもできる。
【００３９】
【実施例】
（実施例１）
実施例１である“高圧電源装置”を図１ないし３を参照して説明する。
【００４０】
図１は、本実施例である画像形成プロセス形成のための高圧電源装置の構成を示す図であり、図２はその高圧発生手段の構成を詳述した図である。図３は、図１の演算手段１６の内部のブロック図である。
【００４１】
図１，図２において、１は画像形成プロセス形成のための高圧発生手段であり、高圧出力はＡとして、たとえば画像形成プロセス要素の現像スリーブに給電されている。
【００４２】
まず各部品について説明する。Ｔ１は１次側に入力された電圧を１次−２次間の巻き数比とＰＷＭ信号のオン／オフ時間比率に応じて昇圧変換して２次側に所定の電圧を出力するインバータトランス、Ｑ４はＴ１のインバータトランスを駆動するスイッチング素子である。
【００４３】
１１は高圧発生手段１の出力電圧Ａの検出信号を取り込むサンプリング回路、１２はアナログ信号をデジタル信号に変換するＡ／Ｄ変換器、１３は不図示の高圧シーケンス制御手段からの信号により高圧発生手段１の出力Ａの目標値を設定する目標値設定手段、１４は前記Ａ／Ｄ変換器１２の出力と目標値設定手段１３の出力の差分を演算する差分演算手段、１５は差分演算手段１４の出力を保持する保持手段、１６は保持手段１５の値を用いて目標値と検出された出力値との差分評価値Ｚを演算する演算手段、１７は差分評価値Ｚの下位数ビットを切り捨て上位数ビットを切り出し差分評価値上位項：Ｘとする手段、１８は差分評価値上位項：Ｘを用いて高速応答するような第一の制御手段であり、パルス幅の変動時間分（Δｔとする）を決定する。１９は差分評価値Ｚの下位数ビットを切り出し差分評価値上位項：Ｙとする手段、２０は差分評価値下位項：Ｙを用いて低速で誤差をなくすような第二の制御手段であり、Δｔの補正項Δｔ’を決定する。２１はＰＷＭ信号生成手段であり、前記、第一と第二の制御手段の出力により、ΔＴ＝（Δｔ＋Δｔ’）を算出し、パルス幅の変動分ΔＴを決定し、スイッチング素子Ｑ４をオンさせる時間Ｔ＝Ｔ＋ΔＴを出力する。
【００４４】
次に、各部品要素の接続、および一連の動作について説明する。
【００４５】
直流高圧発生手段
トランスＴ１の１次側入力にはＢ電圧として所定の電圧が入力されており、トランスＴ１の他端はスイッチング素子Ｑ４に接続されている。スイッチング素子Ｑ４のゲートには、後述する高圧制御手段内のＰＷＭ信号生成手段２１からパルス信号（ＰＷＭ信号）が入力されスイッチング素子Ｑ４は、該ＰＷＭ信号に応じてスイッチング動作を行うことで、トランスＴ１の２次側に巻き数比と前記ＰＷＭ信号に応じたパルス出力を得る。そのパルス出力をダイオードＤ３０１とコンデンサＣ２０１で整流しダイオードＤ３０１のカソード側に直流高圧出力を発生させる。Ｔ１，Ｑ４，Ｄ３０１，Ｃ２０１は、一般にフライバック型（またはオン／オフ型）・コンバータと呼ばれ、スイッチング素子Ｑ４のスイッチング動作におけるのオン時間比率が大きいほど、高い電圧を出力するものである。
【００４６】
直流高圧出力には抵抗Ｒ１０１と抵抗Ｒ１０２が接続されるとともに、前記各抵抗の抵抗分割により降圧された電圧、すなわち高圧出力の検出信号が出力される。
【００４７】
直流高圧制御手段
前記高圧発生手段１内の抵抗Ｒ１０１，Ｒ１０２により得られた高圧出力検出信号は、サンプリング手段１１に入力される。サンプリングに際しては、サンプリング周波数に応じた適切なローパスフィルタを通してから行うこととする。多出力を制御する場合にはサンプリング手段としてマルチプレクサ等を用いて各出力の検出信号を順次サンプリングする。
【００４８】
サンプリングされた高圧出力検出信号は、Ａ／Ｄ変換器１２に入力されデジタルデータに変換され差分演算手段１４の入力端子の一方に入力される。
【００４９】
高圧ユニットを制御する不図示のシーケンス制御ユニットは、高圧出力Ａの出力設定値（目標値）に対応したデジタルデータを出力しており、該目標値は目標値設定手段１３を通して、前記差分演算手段１４のもう一方の入力端子に入力される。差分演算手段１４は検出された出力値と設定された目標値の差分ΔＶを演算して保持手段１５に一時的に保持する。
【００５０】
保持された差分を用いて演算手段１６は、差分評価値Ｚを演算する。演算手段１６の構成はは図３のとおりであり、この構成により以下の差分評価値の演算を行う。
【００５１】
差分評価値Ｚとしてここでは、以下の値を用いる。
Ｚ＝Ｆ１＊ΔＶ（ｋ）＋Ｆ２＊｛ΔＶ（ｋ）−ΔＶ（ｋ−１）｝………（１）式
ここで、ΔＶ（ｋ）：時刻ｋにおける検出された出力値と設定された目標値との差
ΔＶ（ｋ−１）：時刻ｋより１回過去のサンプリング時刻ｋ−１において検出された出力値と設定された目標値との差
Ｆ１，Ｆ２：定数（重み付け係数）
（１）式において、前半部分：Ｆ１＊ΔＶ（ｋ）は、現在の差分を評価した値（現在の差分項）であり、後半部分：Ｆ２＊｛ΔＶ（ｋ）−ΔＶ（ｋ−１）｝は、差分が増えているのか、減っているのかという差分の変動を評価した値（差分変差項）である。
【００５２】
上位ビット切り出し手段１７においては、（１）式で演算されたＺ：差分評価値の上位数ビットを切り出す。
【００５３】
たとえば、Ｚ＝０１００１１０１１０（Ｂ）    （ただし、最上位ビットは符号ビット）
とすると、Ｚの上位７ビットを切り出し
差分評価値上位項：Ｘ＝０１００１１０（Ｂ）
とする。ただし（Ｂ）は２進数を（Ｄ）は１０進数を表す。
【００５４】
第一の制御手段１８では、前記Ｘの値に応じて、パルス幅の変動時間分（Δｔとする）を決定する。たとえば、Δｔ＝２＊Ｘ＝２＊３８（Ｄ）として、スイッチング素子Ｑ４駆動信号であるＰＷＭ信号のＯＮパルス幅を７６パルス増加させる。高圧制御回路のクロックとして２０ＭＨｚを用いたとすると、クロック７６パルス分は３．８μＳでありスイッチング素子Ｑ４のＯＮ時間幅をΔｔ＝３．８μＳ増加させる。
【００５５】
下位ビット切り出し手段１９においては、（１）式で演算されたＺ：差分評価値の下位数ビットを切り出す。
たとえば、Ｚ＝０１００１１０１１０（Ｂ）
とすると、Ｚの下位３ビットを切り出し
Ｙ’＝１１０（Ｂ）とし、符号ビットを加えて
差分評価値下位項：Ｙ＝０１１０（Ｂ）
とする。
【００５６】
第二の制御手段２０では、前記Ｙの値に応じて、パルス幅の変動時間分Δｔの補正項（Δｔ’とする）を決定する。Δｔ’の決定方法の１例としては、
Δｔ≠０の場合
Δｔ’＝０
Δｔ＝０の場合
Ｙ＝０の場合
Δｔ’＝０
Ｙ＞０の場合
Δｔ’＝１
Ｙ＜０の場合
Δｔ’＝−１
とする。つまり、Ｘ＝０  且つ  Ｙ≠０  の場合のみ、スイッチング素子Ｑ４駆動信号であるＰＷＭ信号のＯＮパルス幅を±１パルス変化させる意味を持つ。
ＰＷＭ信号生成手段２１では、第一の制御手段の出力Δｔと、第二の制御手段の出力Δｔ’を加算して、ΔＴ＝Δｔ＋Δｔ’を算出し、現在のスイッチング素子Ｑ４のＯＮ時間Ｔ（ｋ）にΔＴを加えて
Ｔ（Ｋ＋１）＝Ｔ（Ｋ）＋ΔＴ  を新しくスイッチング素子Ｑ４のＯＮ時間とする。
【００５７】
本実施例における差分評価値Ｚとパルス幅変動時間ΔＴとの関係を図４に示す。
【００５８】
以上説明した動作により、高圧発生手段１の出力Ａは、第一の制御手段の働きにより高速に目標値の近傍に収束させることができる。その後、第二の制御手段の働きにより低速で、目標値との偏差がゼロになるように収束させることができる。
【００５９】
（実施例２）
実施例２である“電源装置”を説明する。ハードウエア構成は，実施例１と同様なので，図１，図２を援用し説明する。
【００６０】
本実施例では、実施例１と比べて、第一、第二の制御手段の動作が異なる。実施例１と同様に、保持された差分を用いて演算手段１６で、差分評価値Ｚを演算する。差分評価値Ｚとしてここでは、以下の値を用いる。
Ｚ＝Ｆ１＊ΔＶ（ｋ）＋Ｆ２＊｛ΔＶ（ｋ）−ΔＶ（ｋ−１）｝………（１）式
ここで、ΔＶ（ｋ）：時刻ｋにおける検出された出力値と設定された目標値との差
ΔＶ（ｋ−１）：時刻ｋより１回過去のサンプリング時刻ｋ−１において検出された出力値と設定された目標値との差
Ｆ１，Ｆ２：定数
上位ビット切り出し手段１７においては、（１）式で演算されたＺ：差分評価値の上位数ビットを切り出す。
たとえば、Ｚ＝０１００１１０１１０（Ｂ）    （ただし、最上位ビットは符号ビット）
とすると、Ｚの上位７ビットを切り出し
差分評価値上位項：Ｘ＝０１００１１０（Ｂ）
とする。ただし（Ｂ）は２進数を（Ｄ）は１０進数を表す。
【００６１】
第一の制御手段１８では、前記Ｘの値に応じて、パルス幅の変動時間分（Δｔとする）を決定する。
（１）−３１（Ｄ）≦Ｘ≦＋３１の場合
Δｔ＝２＊Ｘ
（２）Ｘ＜−３１（Ｄ）の場合
Δｔ＝−６２（Ｄ）
（３）３１（Ｄ）＜Ｘの場合
Δｔ＝６２（Ｄ）
たとえば、Ｘ＝０１００１１０（Ｂ）＝３８（Ｄ）として、
前記（３）より、Δｔ＝＋６２
スイッチング素子Ｑ４駆動信号であるＰＷＭ信号のＯＮパルス幅を６２パルス分増加させる。高圧制御回路のクロックとして２０ＭＨｚを用いたとすると、クロック６２パルス分は３．１μＳでありスイッチング素子Ｑ４のＯＮ時間幅をΔｔ＝３．１μＳ増加させる。
下位ビット切り出し手段１９においては、（１）式で演算されたＺ：差分評価値の下位数ビットを切り出す。
たとえば、Ｚ＝０１００１１０１１０（Ｂ）
とすると、Ｚの下位３ビットを切り出し
Ｙ’＝１１０（Ｂ）とし、符号ビットを加えて
差分評価値下位項：Ｙ＝０１１０（Ｂ）
とする。
【００６２】
第二の制御手段２０では、前記Ｙの値に応じて、パルス幅の変動時間分Δｔの補正項（Δｔ’とする）を決定する。Δｔ’の決定方法の１例としては、
Δｔ≠０の場合
Δｔ’＝０
Δｔ＝０の場合
Ｙ＝０の場合
Δｔ’＝０
Ｙ＞０の場合
Δｔ’＝１
Ｙ＜０の場合
Δｔ’＝−１
とする。つまり、Ｘ＝０  且つ  Ｙ≠０  の場合のみ、スイッチング素子Ｑ４駆動信号であるＰＷＭ信号のＯＮパルス幅を±１パルス変化させる意味を持つ。
【００６３】
ＰＷＭ信号生成手段２１では、第一の制御手段１８の出力Δｔと、第二の制御手段２０の出力Δｔ’を加算して、ΔＴ＝Δｔ＋Δｔ’を算出し、現在のスイッチング素子Ｑ４のＯＮ時間Ｔ（ｋ）にΔＴを加えて
Ｔ（Ｋ＋１）＝Ｔ（Ｋ）＋ΔＴ  を新しくスイッチング素子Ｑ４のＯＮ時間とする。
【００６４】
本実施例における差分評価値Ｚとパルス幅変動時間ΔＴとの関係を図５に示す。
【００６５】
以上説明した動作により、高圧発生手段の出力Ａは、第一の制御手段の働きにより高速に目標値の近傍に収束させることができる。その後、第二の制御手段の働きにより低速で、目標値との偏差がゼロになるように収束させることができる。さらに、電源の起動時等  Ｚ：差分評価値が非常に大きい場合には、パルス幅の変動上限を制限することができるのでソフトな起動が実現できる。
【００６６】
なお、以上の各実施例では、差分評価値Ｚを上位７ビットと下位３ビットの２ブロックで切り出しているが、本発明はこれに限らず、任意のビット数の、任意ブロック数で切り出し、適宜の決定方法で変動時間Δｔ、Δｔ’…を決定する形で同様に実施することができる。また、各実施例では、出力電圧を制御しているが、これに限らず、出力電流を制御する形で同様に実施することもできる。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、外乱等による変動に対して高速応答し且つ、直流的には高精度の制御を実現できる。
【図面の簡単な説明】
【図１】実施例１の構成を示すブロック図
【図２】高圧発生手段の回路図
【図３】演算手段の構成を示すブロック図
【図４】差分評価値とパルス幅変動時間の関係を示す図
【図５】実施例２における差分評価値とパルス幅変動時間の関係を示す図
【図６】従来例の構成を示す図
【符号の説明】
１  高圧発生手段
２  高圧制御手段
【図１】
2004343858.tif 000003
【図２】
2004343858.tif 000004
【図３】
2004343858.tif 000005
【図４】
2004343858.tif 000006
【図５】
2004343858.tif 000007
【図６】
2004343858.tif 000008