(57)【要約】【課題】マルチプロセッサを構成する低速動作のスレーブＣＰＵの割込み発生時には割込み処理を高速化する。【解決手段】あらかじめ割込みアドレス判定回路１２６の比較用アドレスレジスタ１２４から１２５に設定されたアドレス番地とスレーブＣＰＵアドレス信号１１１を比較して割込み発生を判定し、あらかじめ割込み処理終了命令判定回路１２９の比較用データレジスタ１２７から１２８に設定されたデータとスレーブＣＰＵデータバス信号１１３を比較して割込み終了を判定し、割込みアドレス判定回路による割込み発生判定時点から割込み処理終了命令判定回路による割込み終了判定時点までの間は、クロック切替器１３４によりスレーブＣＰＵ１０１に供給するクロックを低速クロックから高速クロックに切替える。【選択図】　図１
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【特許請求の範囲】
【請求項１】
マスタＣＰＵおよびスレーブＣＰＵを有するマルチプロセッサにおいて、
判定条件を設定することが可能なスレーブＣＰＵの特定条件発生判定手段と、
判定条件を設定することが可能なスレーブＣＰＵの特定条件終了判定手段と、
前記特定条件発生判定手段によるスレーブＣＰＵの特定条件発生判定時点から前記特定条件終了判定手段によるスレーブＣＰＵの特定条件終了判定時点までの間は前記スレーブＣＰＵのクロック速度を変更することが可能なクロック切替器と、
を具備することを特徴とするマルチプロセッサ。
【請求項２】
前記特定条件発生判定手段は、特定条件発生時にプログラム分岐するアドレス番地を保持する特定条件アドレスレジスタと、スレーブＣＰＵのアドレス信号を前記特定条件アドレスレジスタに格納されたアドレス番地と比較する手段と、を備えることを特徴とする請求項１記載のマルチプロセッサ。
【請求項３】
前記特定条件終了判定手段は、特定条件終了時にプログラムが実行する特定条件終了命令のデータもしくは特定条件終了命令のデータおよび任意の付加データで構成されるデータを保持する特定条件データレジスタと、スレーブＣＰＵのデータバス信号を前記特定条件データレジスタに格納されたデータと比較する手段と、を備えることを特徴とする請求項１または２記載のマルチプロセッサ。
【請求項４】
前記特定条件終了判定手段は、特定条件終了時にプログラムが実行する特定条件終了命令のアドレス番地を保持する特定条件終了アドレスレジスタと、スレーブＣＰＵのアドレス信号を前記特定条件終了アドレスレジスタに格納されたアドレス番地と比較する手段と、を備えることを特徴とする請求項１または２記載のマルチプロセッサ。
【請求項５】
前記特定条件終了判定手段は、任意の値が設定可能な時間設定手段と、前記特定条件発生判定時点からの経過時間を計時し前記時間設定手段に設定された時間が経過したことを判定する手段と、を備えることを特徴とする請求項１または２記載のマルチプロセッサ。
【請求項６】
前記特定条件はスレーブＣＰＵの割込みであることを特徴とする請求項１から５のいずれか１項記載のマルチプロセッサ。
【請求項７】
マスタＣＰＵおよびスレーブＣＰＵを有するマルチプロセッサのクロック切替方法において、
前記スレーブＣＰＵに対する特定条件の発生から終了までを判定し、前記特定条件の発生から終了までの前記スレーブＣＰＵのクロックを低速から高速に切り替えることを特徴とするマルチプロセッサのクロック切替方法。
【請求項８】
前記特定条件の発生時にプログラム分岐するアドレス番地を設定して前記特定条件の発生を判定することを特徴とする請求項７記載のマルチプロセッサのクロック切替方法。
【請求項９】
前記特定条件の終了時にプログラムが実行する特定条件終了命令のデータもしくは特定条件終了命令のデータおよび任意の付加データで構成されるデータを設定して前記特定条件の終了を判定することを特徴とする請求項７または８記載のマルチプロセッサのクロック切替方法。
【請求項１０】
前記特定条件の終了時にプログラムが実行する特定条件終了命令のアドレス番地を設定して前記特定条件の終了を判定することを特徴とする請求項７または８記載のマルチプロセッサのクロック切替方法。
【請求項１１】
前記特定条件の発生時点からあらかじめ設定した経過時間を計時して前記特定条件の終了を判定することを特徴とする請求項７または８記載のマルチプロセッサのクロック切替方法。
【請求項１２】
前記特定条件は前記スレーブＣＰＵの割込みであることを特徴とする請求項７から１１のいずれか１項記載のマルチプロセッサのクロック切替方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マルチプロセッサにおけるクロック切替の制御技術に係り、特に、高速クロックで動作するマスタＣＰＵおよび低速クロックで動作するスレーブＣＰＵを有するマルチプロセッサにおいて、マスタＣＰＵがスレーブＣＰＵの割込み処理時にクロック切替を行うマルチプロセッサおよびマルチプロセッサのクロック切替方法に関する。
【０００２】
【従来の技術】
近年、携帯電話などに代表される移動体通信機器の急激な需要の伸びに呼応して、移動体通信用ＬＳＩの需要も大きく伸びてきている。その中でも、携帯機器の多機能化、高機能化にともない、１つの携帯機器用ＬＳＩの中に複数のＣＰＵを内蔵したマルチプロセッサＬＳＩに関する技術は重要になってきている。
【０００３】
ＬＳＩに複数のＣＰＵが内蔵される場合も外部メモリを共有し複数のＣＰＵが連携して動作しなければならないことから、マルチプロセッサＬＳＩとしての処理効率をどのようにして向上させるかが重要な課題である。特に、マスタＣＰＵとスレーブＣＰＵ間の処理を同期させて制御する手段として割込み処理があるが、この処理のやりとりの際には、各ＣＰＵのクロック速度の差異がマルチプロセッサの処理効率に大きな影響を与える。そのため、これらの技術的な課題を解決することができるマルチプロセッサが切望されている。
【０００４】
図７は従来のマルチプロセッサの構成例を示すブロック図である。図７において、７００はマルチプロセッサの主制御を行うマスタＣＰＵ、７０１はマルチプロセッサの副制御を行うスレーブＣＰＵ、７０４はマルチプロセッサの共有バス上に接続されるメモリ、７１４はマスタＣＰＵ７００が制御を行うマスタ周辺機能、７１９はスレーブＣＰＵ７０１が制御を行うスレーブ周辺機能、７２４はマスタＣＰＵ７００からの制御信号とスレーブＣＰＵ７０１からの制御信号から共有バス上のメモリアクセスに必要な制御信号を選択するバス制御選択ブロック、７２５はマスタＣＰＵ７００およびスレーブＣＰＵ７０１からの共有バス上のメモリアクセスを制御するバス制御回路である。
【０００５】
さらに図７において、７０２はマルチプロセッサへ供給される高速クロック、７０３はマルチプロセッサへ供給される低速クロック、７０５、７０６、７０７は共有バス上のメモリ７０４のアクセスに必要なそれぞれ共有アドレス信号、共有バス制御信号、共有データバス信号、７０８はマスタＣＰＵアドレス信号、７０９はマスタＣＰＵバス制御信号、７１０はマスタＣＰＵデータバス信号、７１１はスレーブＣＰＵアドレス信号、７１２はスレーブＣＰＵバス制御信号、７１３はスレーブＣＰＵデータバス信号、７１５、７１６、７１７はマスタ周辺機能７１４の動作設定に必要なレジスタのアクセス制御を行うそれぞれマスタＣＰＵ周辺アドレス信号、マスタＣＰＵ周辺バス制御信号、マスタＣＰＵ周辺データバス信号、７１８はマスタ周辺機能７１４からのマスタＣＰＵ割込み要求信号、７２０、７２１、７２２はスレーブ周辺機能７１９の動作設定に必要なレジスタのアクセス制御を行うそれぞれスレーブＣＰＵ周辺アドレス信号、スレーブＣＰＵ周辺バス制御信号、スレーブＣＰＵ周辺データバス信号、７２３はスレーブ周辺機能７１９からのスレーブＣＰＵ割込み要求信号である。
【０００６】
図８は従来のマルチプロセッサの動作を説明するタイミング図を示している。マルチプロセッサ構成をとる前提条件として、マスタＣＰＵ７００は高速クロック７０２により動作し、スレーブＣＰＵ７０１は低速クロック７０３により動作するものとする。そのため、各ＣＰＵのマシンサイクルの関係は、図８に示すようにスレーブＣＰＵ７０１のマシンサイクル時間はマスタＣＰＵ７００のマシンサイクル時間よりも長くなる。
【０００７】
マルチプロセッサ化される理由として、１つのＣＰＵによる処理負荷が限界に達したことが挙げられる。処理能力の増大を図るために、従来は１つのＣＰＵで処理していたタスクを複数に分割し、複数のＣＰＵで実行させている。その際、従来のクロック速度で複数のＣＰＵを動作させると処理能力は向上するが、消費電力の増大が大きな問題となる。そのため、通常のマルチプロセッサ構成では、１つのＣＰＵで処理していたシステムよりもクロック速度を落とし、さらに、マスタＣＰＵとスレーブＣＰＵとではクロックの速度差を持たすようにしている。
【０００８】
マスタＣＰＵ７００が制御するマスタ周辺機能７１４からスレーブＣＰＵ７０１に対して割込み処理要求が出された場合、図８に示したように、スレーブＣＰＵ７０１においては１マシンサイクルの時間が長いために割込み処理が完了するまで非常に時間がかかり、マスタＣＰＵ７００に割込み処理の結果を返すのが遅くなる。そのため、マスタＣＰＵ７００においてスレーブＣＰＵ７０１の割込み処理結果を必要とする処理が実行可能になるまで非常に時間がかかることになり、マルチプロセッサの処理効率は悪くなる。
【０００９】
【発明が解決しようとする課題】
上記従来の技術で説明したように、従来の構成のマルチプロセッサではスレーブＣＰＵが低速クロックで動作することから、マスタＣＰＵからスレーブＣＰＵに対して割込み処理を発生させた場合、スレーブＣＰＵでの割込み処理終了までに非常に時間がかかり、マルチプロセッサの処理効率が悪くなるという問題がある。
【００１０】
本発明は、上記従来の問題点を解決するもので、高速クロックで動作するマスタＣＰＵおよび低速クロックで動作するスレーブＣＰＵを有するマルチプロセッサにおいて、スレーブＣＰＵでの割込み処理の高速化を実現し、さらには割込み処理に限らず、特定のプログラムの実行時に任意に設定した期間でスレーブＣＰＵの処理を高速化することができるマルチプロセッサおよびマルチプロセッサのクロック切替方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
この課題を解決するために、本発明の請求項１に係るマルチプロセッサは、マスタＣＰＵ（１００、２００、３００、７００）およびスレーブＣＰＵ（１０１、２０１、３０１、７０１）を有するマルチプロセッサにおいて、判定条件を設定することが可能なスレーブＣＰＵの特定条件発生判定手段（割込みアドレス判定回路１２６、２２６、３２６）と、判定条件を設定することが可能なスレーブＣＰＵの特定条件終了判定手段（割込み処理終了命令判定回路１２９、割込み処理終了アドレス判定回路２２９、カウント切替カウント回路３２７）と、前記特定条件発生判定手段によるスレーブＣＰＵの特定条件発生判定時点から前記特定条件終了判定手段によるスレーブＣＰＵの特定条件終了判定時点までの間は前記スレーブＣＰＵのクロック速度を変更することが可能なクロック切替器（１３４、２３４、３３４）と、を具備するものである。
【００１２】
また、本発明の請求項７に係るマルチプロセッサのクロック切替方法は、マスタＣＰＵおよびスレーブＣＰＵを有するマルチプロセッサのクロック切替方法において、前記スレーブＣＰＵに対する特定条件の発生から終了までを判定し、前記特定条件の発生から終了までの前記スレーブＣＰＵのクロックを低速から高速に切り替えるものである。
【００１３】
上記構成によれば、スレーブＣＰＵにおける割込み等の特定条件の発生と終了に対してあらかじめ判定条件を設定することができ、実際に特定条件が発生したときにスレーブＣＰＵのクロック速度を自動的に変更することができるため、例えば割込み要求が発生した場合にも、スレーブＣＰＵへ供給するクロックを低速クロックから高速クロックへ切替えて割込み処理中の処理速度の低下を回避し、割込み処理結果を要求時間内にマスタＣＰＵへ伝えることができる。
【００１４】
本発明の請求項２に係るマルチプロセッサは、請求項１記載のマルチプロセッサにおいて、前記特定条件発生判定手段は、特定条件発生時にプログラム分岐するアドレス番地を保持する特定条件アドレスレジスタと、スレーブＣＰＵのアドレス信号を前記特定条件アドレスレジスタに格納されたアドレス番地と比較する手段と、を備えるものである。
【００１５】
また、請求項８に係るマルチプロセッサのクロック切替方法は、請求項７記載のマルチプロセッサのクロック切替方法において、前記特定条件の発生時にプログラム分岐するアドレス番地を設定して前記特定条件の発生を判定するものである。
【００１６】
上記構成によれば、スレーブＣＰＵにおける特定条件の発生が特定条件アドレスレジスタに設定されたアドレス番地により判定されるため、例えば、スレーブＣＰＵにおける割込み処理であれば、割込み発生時にプログラム分岐する割込みアドレス番地を設定しておくことで、容易に的確な判定条件を与えることができる。
【００１７】
本発明の請求項３に係るマルチプロセッサは、請求項１または２記載のマルチプロセッサにおいて、前記特定条件終了判定手段は、特定条件終了時にプログラムが実行する特定条件終了命令のデータもしくは特定条件終了命令のデータおよび任意の付加データで構成されるデータを保持する特定条件データレジスタと、スレーブＣＰＵのデータバス信号を前記特定条件データレジスタに格納されたデータと比較する手段と、を備えるものである。
【００１８】
また、本発明の請求項９に係るマルチプロセッサのクロック切替方法は、請求項７または８記載のマルチプロセッサのクロック切替方法において、前記特定条件の終了時にプログラムが実行する特定条件終了命令のデータもしくは特定条件終了命令のデータおよび任意の付加データで構成されるデータを設定して前記特定条件の終了を判定するものである。
【００１９】
上記構成によれば、スレーブＣＰＵにおける特定条件の終了が特定条件データレジスタに設定されたデータにより判定されるため、例えば、スレーブＣＰＵにおける割込み処理であれば、割込み処理終了時にプログラムが実行する割込み処理終了命令のデータもしくは割込み処理終了命令のデータおよび任意設定した付加データを設定しておくことで、容易に的確な判定条件を与えることができる。
【００２０】
本発明の請求項４に係るマルチプロセッサは、請求項１または２記載のマルチプロセッサにおいて、前記特定条件終了判定手段は、特定条件終了時にプログラムが実行する特定条件終了命令のアドレス番地を保持する特定条件終了アドレスレジスタと、スレーブＣＰＵのアドレス信号を前記特定条件終了アドレスレジスタに格納されたアドレス番地と比較する手段と、を備えるものである。
【００２１】
また、本発明の請求項１０に係るマルチプロセッサのクロック切替方法は、請求項７または８記載のマルチプロセッサのクロック切替方法において、前記特定条件の終了時にプログラムが実行する特定条件終了命令のアドレス番地を設定して前記特定条件の終了を判定することものである。
【００２２】
上記構成によれば、スレーブＣＰＵにおける特定条件の終了が特定条件終了アドレスレジスタに設定されたアドレス番地により判定されるため、例えば、スレーブＣＰＵにおける割込み処理であれば、割込み処理終了時にプログラムが実行する割込み処理終了命令のアドレス番地を設定しておくことで、容易に的確な判定条件を与えることができる。
【００２３】
本発明の請求項５に係るマルチプロセッサは、請求項１または２記載のマルチプロセッサにおいて、前記特定条件終了判定手段は、任意の値が設定可能な時間設定手段と、前記特定条件発生判定時点からの経過時間を計時し前記時間設定手段に設定された時間が経過したことを判定する手段と、を備えるものである。
【００２４】
また、本発明の請求項１１に係るマルチプロセッサのクロック切替方法は、請求項７または８記載のマルチプロセッサのクロック切替方法において、前記特定条件の発生時点からあらかじめ設定した経過時間を計時して前記特定条件の終了を判定するものである。
【００２５】
上記構成によれば、例えば、スレーブＣＰＵにおける割込み処理のソフトウェアが未完成であるために割込み処理終了命令のアドレス番地が未定である場合等、特定条件終了判定の条件設定が難しい場合に、スレーブＣＰＵにおける特定条件の終了が特定条件発生判定時点からの経過時間と時間設定手段に設定した時間との比較で判定されるため、大枠を押さえた判定条件を容易に与えることができる。
【００２６】
本発明の請求項６に係るマルチプロセッサは、請求項１から５のうちいずれか１項記載のマルチプロセッサにおいて、前記特定条件はスレーブＣＰＵの割込みとするものである。
【００２７】
また、本発明の請求項１２に係るマルチプロセッサのクロック切替方法は、請求項７から１１のいずれか１項記載のマルチプロセッサのクロック切替方法において、前記特定条件を前記スレーブＣＰＵの割込みとするものである。
【００２８】
上記構成によれば、スレーブＣＰＵにおいて割込み要求が発生した場合に、スレーブＣＰＵへ供給するクロックを低速クロックから高速クロックへ切替えて割込み処理中の処理速度の低下を回避し、割込み処理結果を要求時間内にマスタＣＰＵへ伝えることができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施の形態の説明においては、説明を簡単にするためにマルチプロセッサを構成するＣＰＵの数を２個にしているが、これによりＣＰＵの数を限定するものではなく、ＣＰＵの数が複数個でも同じ効果が得られる。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１に係るマルチプロセッサの構成を示すブロック図である。図１において、１００はマルチプロセッサの主制御を行うマスタＣＰＵ、１０１はマルチプロセッサの副制御を行うスレーブＣＰＵ、１０４はマルチプロセッサの共有バス上に接続されるメモリ、１１４はマスタＣＰＵ１００が制御を行うマスタ周辺機能、１１９はスレーブＣＰＵ１０１が制御を行うスレーブ周辺機能、１２４から１２５はスレーブＣＰＵ１０１の割込み発生時にプログラム分岐する割込みアドレス番地をＮ個格納するＮ個の比較用アドレスレジスタ、１２６はスレーブＣＰＵアドレス信号を比較用アドレスレジスタに格納されたＮ個の割込みアドレス番地と比較して一致を検出する割込みアドレス判定回路、１２７から１２８はスレーブＣＰＵ１０１の割込み処理終了命令を表す割込み処理終了命令データをＭ個格納するＭ個の比較用データレジスタ、１２９はスレーブＣＰＵデータバス信号を比較用データレジスタに格納されたＭ個の割込み処理終了命令データと比較して一致を検出する割込み処理終了命令判定回路、１３２はスレーブＣＰＵ１０１へ供給する低速クロックと高速クロックの切替信号を発生させるクロック切替信号発生器、１３４はスレーブＣＰＵ１０１へ供給するクロックを低速クロックと高速クロックの間で切替えるクロック切替器、１３６はマスタＣＰＵ１００からの制御信号とスレーブＣＰＵ１０１からの制御信号から共有バス上のメモリアクセスに必要な制御信号を選択するバス制御選択ブロック、１３７はマスタＣＰＵ１００およびスレーブＣＰＵ１０１からの共有バス上のメモリアクセスを制御するバス制御回路である。
【００３１】
さらに図１において、１０２はマルチプロセッサへ供給される高速クロック、１０３はマルチプロセッサへ供給される低速クロック、１０５、１０６、１０７は共有バス上のメモリ１０４のアクセスに必要なそれぞれ共有アドレス信号、共有バス制御信号、共有データバス信号、１０８はマスタＣＰＵアドレス信号、１０９はマスタＣＰＵバス制御信号、１１０はマスタＣＰＵデータバス信号、１１１はスレーブＣＰＵアドレス信号、１１２はスレーブＣＰＵバス制御信号、１１３はスレーブＣＰＵデータバス信号、１１５、１１６、１１７はマスタ周辺機能１１４の動作設定に必要なレジスタのアクセス制御を行うそれぞれマスタＣＰＵ周辺アドレス信号、マスタＣＰＵ周辺バス制御信号、マスタＣＰＵ周辺データバス信号、１１８はマスタ周辺機能１１４からのマスタＣＰＵ割込み要求信号、１２０、１２１、１２２はスレーブ周辺機能１１９の動作設定に必要なレジスタのアクセス制御を行うそれぞれスレーブＣＰＵ周辺アドレス信号、スレーブＣＰＵ周辺バス制御信号、スレーブＣＰＵ周辺データバス信号、１２３はスレーブ周辺機能１１９からのスレーブＣＰＵ割込み要求信号、１３０は割込みアドレス判定回路１２６から出力される割込みアドレス発生信号、１３１は割込み処理終了命令判定回路１２９から出力される割込み処理終了命令データ発生信号、１３３はクロック切替信号発生器１３２から出力されるクロック切替制御信号、１３５はスレーブＣＰＵ１０１へ供給されるスレーブＣＰＵ供給クロックである。
【００３２】
Ｎ個の比較用アドレスレジスタ１２４から１２５、およびＭ個の比較用データレジスタ１２７から１２８は、マスタ周辺機能１１４の動作設定に必要な制御信号であるマスタＣＰＵ周辺アドレス信号１１５、マスタＣＰＵ周辺バス制御信号１１６、マスタＣＰＵ周辺データバス信号１１７によって書き込み読み出しが可能である。
【００３３】
以上のように構成された本実施例のマルチプロセッサの動作を説明するタイミング図を図２に示す。マスタＣＰＵ１００は高速クロック１０２で動作し、スレーブＣＰＵ１０１は通常動作時には低速クロック１０３で動作している。そのため、図２に示すようにマスタＣＰＵ１００の１マシンサイクル時間はスレーブＣＰＵ１０１の１マシンサイクル時間に比べると短く、マスタＣＰＵ１００は高速にデータ処理を行うことができる。
【００３４】
高速のデータ処理が可能なマスタＣＰＵ１００により、割込みアドレス判定回路１２６内の比較用アドレスレジスタ１２４から１２５に対して、割込み発生時にスレーブＣＰＵ１０１がプログラム分岐する複数の割込みアドレス番地をあらかじめ設定しておく。この設定は、マルチプロセッサの初期化ソフトウェア処理において、割込み許可を設定する前に行う。なお、スレーブＣＰＵ１０１の種類によっては割込みのプログラム分岐が１つの場合も考えられる。ここでは、割込みのプログラム分岐が１つ以上で複数本あるものとする。
【００３５】
割込みアドレスの設定後に、割込み処理終了命令判定回路１２９内の比較用データレジスタ１２７から１２８に対して、ＣＰＵの種類毎に固有な割込み処理終了命令のデータもしくは割込み処理終了命令のデータおよび任意設定した付加データを設定する。通常、ＣＰＵの割込み処理終了命令は１サイクル命令が多く１ワード命令がほとんどであるが、本構成例では複数本の比較用データレジスタを用意した。これは、命令のデータバスと通常のデータバスが共通で、命令データと通常データとの区別がつかないことから、割込み処理終了命令の後に特定のデータ列を付加することで命令データと通常データの区別を容易にすることを目的としている。
【００３６】
これら一連のレジスタ設定により、割込み処理プログラムの割込みアドレス番地の情報と、割込み処理が終了する命令データもしくは命令データと任意設定した付加データ情報とが、割込みアドレス判定回路１２６内の比較用アドレスレジスタと、割込み処理終了命令判定回路１２９内の比較用データレジスタとにそれぞれ記憶される。なお、説明の都合上、割込アドレス番地の設定を先に行ったが、設定の順序についてはいずれが先であっても構わない。
【００３７】
上記レジスタ設定の完了後、ソフトウェア設定によりマルチプロセッサの割込が許可される。マルチプロセッサ動作時にマスタ周辺機能１１４からスレーブＣＰＵ１０１への割込み要求が発生した場合、スレーブＣＰＵ１０１はマスタ周辺機能１１４からの割込み要求を受理し、低速クロック１０３で割込み処理を開始する。
【００３８】
スレーブＣＰＵ１０１で割込み処理のためのプログラム分岐が開始されると、スレーブＣＰＵアドレス信号１１１は割込みアドレス判定回路１２６にも入力されているので、割込みアドレス判定回路１２６内のアドレス比較器で比較用アドレスレジスタ１２４から１２５に設定された割込みアドレス番地と比較され、比較結果の一致を示す割込みアドレス発生信号１３０が出力される。この信号により、スレーブＣＰＵ１０１が割込み処理を実行しようとしていることが認識される。
【００３９】
割込みアドレス発生信号１３０は割込みアドレス判定回路１２６内のクロック切替信号発生器１３２に入力され、その出力であるクロック切替制御信号１３３の状態を切替える。クロック切替器１３５は、クロック切替制御信号１３３の信号レベルによりスレーブＣＰＵ１０１へ供給するクロックの切替えを制御し、クロック切替制御信号１３３がＨレベルの場合は高速クロック１０２をスレーブＣＰＵ１０１へ供給し、クロック切替制御信号１３３がＬレベルの場合は低速クロック１０３をスレーブＣＰＵ１０１へ供給する。
【００４０】
図２において、スレーブＣＰＵ１０１への割込みが発生し、アドレス番地が一致した場合、クロック切替制御信号１３３はＬレベルからＨレベルに切替わり、クロック切替器１３４はスレーブＣＰＵ１０１に対して高速クロック１０２を供給する。これにより、スレーブＣＰＵ１０１の割込み処理開始をトリガにして、スレーブＣＰＵ１０１のクロックを低速から高速に切替えることができる。
【００４１】
さらに、割込み処理が終了する場合は、割込み処理終了命令判定回路１２９内に入力されるスレーブＣＰＵデータバス信号１１３が、あらかじめ設定された割込み処理終了命令データ、もしくは命令データおよび任意設定した付加通常データと比較され、比較結果が一致すると、図２に示すように、割込み処理終了命令判定回路１２９から出力される割込み処理終了命令データ発生信号１３１はＨレベルになる。
【００４２】
割込み処理終了命令データ発生信号１３１はクロック切替信号発生器１３２に入力され、その出力であるクロック切替制御信号１３３の状態をＬレベルに切替える。これによりクロック切替器１３４は、スレーブＣＰＵ１０１へ供給するクロックを高速クロック１０２から低速クロック１０３へ切替える。このようにして、スレーブＣＰＵ１０１への割込み処理の終了が判定され、スレーブＣＰＵ１０１のクロックを高速から低速へ戻すことができる。
【００４３】
以上のように本実施の形態によれば、マルチプロセッサのスレーブＣＰＵに対してマスタＣＰＵ周辺機能から割込み要求が発生した場合に、スレーブＣＰＵの割込み処理が発生したことを割込みアドレス番地から判定し、クロック切替器においてスレーブＣＰＵへ供給するクロックを低速クロックから高速クロックへ切替えることにより、割込み処理中の処理速度低下を回避し、割込み処理結果を要求時間内にマスタＣＰＵへ伝えることが可能となる。
【００４４】
また、スレーブＣＰＵの割込み処理終了判定については、命令データもしくは命令データおよび任意設定した付加通常データを割込み処理終了命令判定回路にソフトウェア設定することにより、スレーブＣＰＵの割込み処理終了時に一致判定がなされるため、高速クロックから元の低速クロックへの切替えを自動的に行うことが可能となる。
【００４５】
その結果、マルチプロセッサにおいて、通常は低速クロックで動作するスレーブＣＰＵにおいても、マスタＣＰＵから要求される割込み等の処理をクロック切替えにより高速化し、割込み処理結果を要求時間内にマスタＣＰＵへ返すことが可能となり、マルチプロセッサの処理効率を向上させることができる。
【００４６】
（実施の形態２）
図３は本発明の実施の形態２に係るマルチプロセッサの構成を示すブロック図である。図３において、２００はマルチプロセッサの主制御を行うマスタＣＰＵ、２０１はマルチプロセッサの副制御を行うスレーブＣＰＵ、２０４はマルチプロセッサの共有バス上に接続されるメモリ、２１４はマスタＣＰＵ２００が制御を行うマスタ周辺機能、２１９はスレーブＣＰＵ２０１が制御を行うスレーブ周辺機能、２２４から２２５はスレーブＣＰＵ２０１の割込み発生時にプログラム分岐する割込みアドレス番地をＮ個格納するＮ個の比較用アドレスレジスタ、２２６はスレーブＣＰＵアドレス信号を比較用アドレスレジスタに格納されたＮ個の割込みアドレス番地と比較して一致を検出する割込みアドレス判定回路、２２７から２２８はスレーブＣＰＵ２０１の割込み処理終了時のプログラムにおける割込み終了アドレス番地をＭ個格納するＭ個の比較用終了アドレスレジスタ、２２９はスレーブＣＰＵアドレス信号を比較用終了アドレスレジスタに格納されたＭ個の割込み終了アドレス番地と比較して一致を検出する割込み処理終了アドレス判定回路、２３２はスレーブＣＰＵ２０１へ供給する低速クロックと高速クロックの切替信号を発生させるクロック切替信号発生器、２３４はスレーブＣＰＵ２０１へ供給するクロックを低速クロックと高速クロックの間で切替えるクロック切替器、２３６はマスタＣＰＵ２００からの制御信号とスレーブＣＰＵ２０１からの制御信号から共有バス上のメモリアクセスに必要な制御信号を選択するバス制御選択ブロック、２３７はマスタＣＰＵ２００およびスレーブＣＰＵ２０１からの共有バス上のメモリアクセスを制御するバス制御回路である。
【００４７】
さらに図３において、２０２はマルチプロセッサへ供給される高速クロック、２０３はマルチプロセッサへ供給される低速クロック、２０５、２０６、２０７は共有バス上のメモリ２０４のアクセスに必要なそれぞれ共有アドレス信号、共有バス制御信号、共有データバス信号、２０８はマスタＣＰＵアドレス信号、２０９はマスタＣＰＵバス制御信号、２１０はマスタＣＰＵデータバス信号、２１１はスレーブＣＰＵアドレス信号、２１２はスレーブＣＰＵバス制御信号、２１３はスレーブＣＰＵデータバス信号、２１５、２１６、２１７はマスタ周辺機能２１４の動作設定に必要なレジスタのアクセス制御を行うそれぞれマスタＣＰＵ周辺アドレス信号、マスタＣＰＵ周辺バス制御信号、マスタＣＰＵ周辺データバス信号、２１８はマスタ周辺機能２１４からのマスタＣＰＵ割込み要求信号、２２０、２２１、２２２はスレーブ周辺機能２１９の動作設定に必要なレジスタのアクセス制御を行うそれぞれスレーブＣＰＵ周辺アドレス信号、スレーブＣＰＵ周辺バス制御信号、スレーブＣＰＵ周辺データバス信号、２２３はスレーブ周辺機能２１９からのスレーブＣＰＵ割込み要求信号、２３０は割込みアドレス判定回路２２６から出力される割込みアドレス発生信号、２３１は割込み処理終了アドレス判定回路２２９から出力される割込み処理終了アドレス発生信号、２３３はクロック切替信号発生器２３２から出力されるクロック切替制御信号、２３５はスレーブＣＰＵ２０１へ供給されるスレーブＣＰＵ供給クロックである。
【００４８】
Ｎ個の比較用アドレスレジスタ２２４から２２５、およびＭ個の比較用終了アドレスレジスタ２２７から２２８は、マスタ周辺機能２１４の動作設定に必要な制御信号であるマスタＣＰＵ周辺アドレス信号２１５、マスタＣＰＵ周辺バス制御信号２１６、マスタＣＰＵ周辺データバス信号２１７によって書き込み読み出しが可能である。
【００４９】
以上のように構成された本実施例のマルチプロセッサの動作を説明するタイミング図を図４に示す。マスタＣＰＵ２００は高速クロック２０２で動作し、スレーブＣＰＵ２０１は通常動作時には低速クロック２０３で動作している。そのため、図４に示すようにマスタＣＰＵ２００の１マシンサイクル時間はスレーブＣＰＵ２０１の１マシンサイクル時間に比べると短く、マスタＣＰＵ２００は高速にデータ処理を行うことができる。
【００５０】
高速のデータ処理が可能なマスタＣＰＵ２００により、割込みアドレス判定回路２２６内の比較用アドレスレジスタ２２４から２２５に対して、割込み発生時にスレーブＣＰＵ２０１がプログラム分岐する複数の割込みアドレス番地をあらかじめ設定しておく。この設定は、マルチプロセッサの初期化ソフトウェア処理において、割込み許可を設定する前に行う。なお、スレーブＣＰＵ２０１の種類によっては割込みのプログラム分岐が１つの場合も考えられる。ここでは、割込みのプログラム分岐が１つ以上で複数本あるものとする。
【００５１】
割込みアドレスの設定後に、割込み処理終了アドレス判定回路２２９内の比較用終了アドレスレジスタ２２７から２２８に対して、割込み処理終了時のプログラムにおける割込み終了アドレス番地を設定する。なお、説明の都合上、割込アドレス番地の設定を先に行ったが、設定の順序についてはいずれが先であっても構わない。
【００５２】
上記レジスタ設定の完了後、ソフトウェア設定によりマルチプロセッサの割込が許可される。マルチプロセッサ動作時にマスタ周辺機能２１４からスレーブＣＰＵ２０１への割込み要求が発生した場合、スレーブＣＰＵ２０１はマスタ周辺機能２１４からの割込み要求を受理し、低速クロック２０３で割込み処理を開始する。
【００５３】
スレーブＣＰＵ２０１で割込み処理のためのプログラム分岐が開始されると、スレーブＣＰＵアドレス信号２１１は割込みアドレス判定回路２２６にも入力されているので、割込みアドレス判定回路２２６内のアドレス比較器で比較用アドレスレジスタ２２４から２２５に設定された割込みアドレス番地と比較され、比較結果の一致を示す割込みアドレス発生信号２３０が出力される。この信号により、スレーブＣＰＵ２０１が割込み処理を実行しようとしていることが認識される。
【００５４】
割込みアドレス発生信号２３０は割込みアドレス判定回路２２６内のクロック切替信号発生器２３２に入力され、その出力であるクロック切替制御信号２３３の状態を切替える。クロック切替器２３５は、クロック切替制御信号２３３の信号レベルによりスレーブＣＰＵ２０１へ供給するクロックの切替えを制御し、クロック切替制御信号２３３がＨレベルの場合は高速クロック２０２をスレーブＣＰＵ２０１へ供給し、クロック切替制御信号２３３がＬレベルの場合は低速クロック２０３をスレーブＣＰＵ２０１へ供給する。
【００５５】
図４において、スレーブＣＰＵ２０１への割込みが発生し、アドレス番地が一致した場合、クロック切替制御信号２３３はＬレベルからＨレベルに切替わり、クロック切替器２３４はスレーブＣＰＵ２０１に対して高速クロック２０２を供給する。これにより、スレーブＣＰＵ２０１の割込み処理開始をトリガにして、スレーブＣＰＵ２０１のクロックを低速から高速に切替えることができる。
【００５６】
さらに、割込み処理が終了する場合は、割込み処理終了アドレス判定回路２２９内に入力されるスレーブＣＰＵアドレス信号２１１が、あらかじめ設定された割込み処理終了アドレスと比較され、比較結果が一致すると、図４に示すように、割込み処理終了アドレス判定回路２２９から出力される割込み処理終了アドレス発生信号２３１はＨレベルになる。
【００５７】
割込み処理終了アドレス発生信号２３１はクロック切替信号発生器２３２に入力され、その出力であるクロック切替制御信号２３３の状態をＬレベルに切替える。これによりクロック切替器２３４は、スレーブＣＰＵ２０１へ供給するクロックを高速クロック２０２から低速クロック２０３へ切替える。このようにして、スレーブＣＰＵ２０１への割込み処理の終了が判定され、スレーブＣＰＵ２０１のクロックを高速から低速へ戻すことができる。
【００５８】
以上のように本実施の形態によれば、マルチプロセッサのスレーブＣＰＵに対してマスタＣＰＵ周辺機能から割込み要求が発生した場合に、スレーブＣＰＵの割込み処理が発生したことを割込みアドレス番地から判定し、クロック切替器においてスレーブＣＰＵへ供給するクロックを低速クロックから高速クロックへ切替えることにより、割込み処理中の処理速度低下を回避し、割込み処理結果を要求時間内にマスタＣＰＵへ伝えることが可能となる。
【００５９】
また、スレーブＣＰＵの割込み処理終了判定については、割込み処理の終了アドレス番地があらかじめ確認できているのであれば、それらを割込み処理終了アドレス判定回路にソフトウェア設定することにより、スレーブＣＰＵの割込み処理終了時に一致判定がなされるため、高速クロックから元の低速クロックへの切替えを自動的に行うことが可能となる。また、本実施の形態によれば、割込み処理とは無関係に、あるプログラムの開始アドレス番地と終了アドレス番地とによってスレーブＣＰＵのクロック切替えを行うことが可能となる。
【００６０】
その結果、通常は低速クロックで動作するスレーブＣＰＵにおいて、割込み処理に限定することなく特定の処理プログラムの実行時に、スレーブＣＰＵの高速化切替を任意のアドレス範囲に対して設定することが可能となり、マルチプロセッサの処理効率の向上と併せて、処理効率の最適化を実現することができる。
【００６１】
（実施の形態３）
図５は本発明の実施の形態３に係るマルチプロセッサの構成を示すブロック図である。図５において、３００はマルチプロセッサの主制御を行うマスタＣＰＵ、３０１はマルチプロセッサの副制御を行うスレーブＣＰＵ、３０４はマルチプロセッサの共有バス上に接続されるメモリ、３１４はマスタＣＰＵ３００が制御を行うマスタ周辺機能、３１９はスレーブＣＰＵ３０１が制御を行うスレーブ周辺機能、３２４から３２５はスレーブＣＰＵ３０１の割込み発生時にプログラム分岐する割込みアドレス番地をＮ個格納するＮ個の比較用アドレスレジスタ、３２６はスレーブＣＰＵアドレス信号を比較用アドレスレジスタに格納されたＮ個の割込みアドレス番地と比較して一致を検出する割込みアドレス判定回路、３２７はスレーブＣＰＵ３０１のクロック切替のタイミングをカウントするためのクロック切替カウント回路、３２８はクロック切替カウント回路３２７に内蔵されるクロック切替タイミング発生のためのカウンタ、３２９はクロック切替カウント回路３２７の内部動作状態を設定するカウンタ設定レジスタ、３３２はスレーブＣＰＵ３０１へ供給する低速クロックと高速クロックの切替信号を発生させるクロック切替信号発生器、３３４はスレーブＣＰＵ２０１へ供給するクロックを低速クロックと高速クロックの間で切替えるクロック切替器、３３６はマスタＣＰＵ３００からの制御信号とスレーブＣＰＵ３０１からの制御信号から共有バス上のメモリアクセスに必要な制御信号を選択するバス制御選択ブロック、３３７はマスタＣＰＵ３００およびスレーブＣＰＵ３０１から共有バス上のメモリへアクセスを制御するバス制御回路である。
【００６２】
さらに図５において、３０２はマルチプロセッサへ供給される高速クロック、３０３はマルチプロセッサへ供給される低速クロック、３０５、３０６、３０７は共有バス上のメモリ３０４のアクセスに必要なそれぞれ共有アドレス信号、共有バス制御信号、共有データバス信号、３０８はマスタＣＰＵアドレス信号、３０９はマスタＣＰＵバス制御信号、３１０はマスタＣＰＵデータバス信号、３１１はスレーブＣＰＵアドレス信号、３１２はスレーブＣＰＵバス制御信号、３１３はスレーブＣＰＵデータバス信号、３１５、３１６、３１７はマスタ周辺機能３１４の動作設定に必要なレジスタのアクセス制御を行うそれぞれマスタＣＰＵ周辺アドレス信号、マスタＣＰＵ周辺バス制御信号、マスタＣＰＵ周辺データバス信号、３１８はマスタ周辺機能３１４からのマスタＣＰＵ割込み要求信号、３２０、３２１、３２２はスレーブ周辺機能３１９の動作設定に必要なレジスタのアクセス制御を行うそれぞれスレーブＣＰＵ周辺アドレス信号、スレーブＣＰＵ周辺バス制御信号、スレーブＣＰＵ周辺データバス信号、３２３はスレーブ周辺機能３１９からのスレーブＣＰＵ割込み要求信号、３３０は割込みアドレス判定回路３２６から出力される割込みアドレス発生信号、３３１はクロック切替カウント回路３２７から出力されるカウント動作終了信号、３３３はクロック切替信号発生器３３２から出力されるクロック切替制御信号、３３５はスレーブＣＰＵ３０１へ供給されるスレーブＣＰＵ供給クロックである。
【００６３】
Ｎ個の比較用アドレスレジスタ３２４から３２５、およびカウンタ設定レジスタ３２９は、マスタ周辺機能３１４の動作設定に必要な制御信号であるマスタＣＰＵ周辺アドレス信号３１５、マスタＣＰＵ周辺バス制御信号３１６、マスタＣＰＵ周辺データバス信号３１７によって書き込み読み出しが可能である。
【００６４】
以上のように構成された本実施例のマルチプロセッサの動作を説明するタイミング図を図６に示す。マスタＣＰＵ３００は高速クロック３０２で動作し、スレーブＣＰＵ３０１は通常動作時には低速クロック３０３で動作している。そのため、図６に示すようにマスタＣＰＵ３００の１マシンサイクル時間はスレーブＣＰＵ３０１の１マシンサイクル時間に比べると短く、マスタＣＰＵ３００は高速にデータ処理を行うことができる。
【００６５】
高速のデータ処理が可能なマスタＣＰＵ３００により、割込みアドレス判定回路３２６内の比較用アドレスレジスタ３２４から３２５に対して、割込み発生時にスレーブＣＰＵ３０１がプログラム分岐する複数の割込みアドレス番地をあらかじめ設定しておく。この設定は、マルチプロセッサの初期化ソフトウェア処理において、割込み許可を設定する前に行う。なお、スレーブＣＰＵ３０１の種類によっては割込みのプログラム分岐が１つの場合も考えられる。ここでは、割込みのプログラム分岐が１つ以上で複数本あるものとする。
【００６６】
上記割込み開始アドレス設定についてはＣＰＵのアーキテクチャに依存し比較的容易に決定できるが、割込み処理終了時の設定については、設定条件の決定が難しい場合がある。例えばソフトウェアが未完成の場合は、どこで割込み処理が終了するかわからないためである。さらに、割込み処理終了のアドレスがわかった場合でも、割込み実行時にすべての割込み処理を高速処理する必要がない場合は、同じ割込みの発生であっても、そのときのマルチプロセッサ動作状態によって処理内容が変わってくる可能性がある。
【００６７】
そのため、本実施の形態では、スレーブＣＰＵ３０１の割込み処理を高速化する時間をカウンタを使用して制御し、カウンタの値はソフトウェアから任意に設定できるようにする。具体的には、前述した割込みアドレスの設定後にソフトウェア設定によりマルチプロセッサの割込を許可し、マスタ周辺機能３１４からスレーブＣＰＵ３０１への割込み要求が発生すると、スレーブＣＰＵ３０１は低速クロック３０３で割込み処理を開始し、そのときのマルチプロセッサ状態をソフトウェアにより判定し、スレーブＣＰＵ３０１を高速化することが必要な時間を決定し、カウンタ設定レジスタ３２９に必要な時間設定を行い、カウンタ３２８のカウント動作を開始させる。
【００６８】
スレーブＣＰＵ３０１で割込み処理のためのプログラム分岐が開始されると、スレーブＣＰＵアドレス信号３１１は割込みアドレス判定回路３２６にも入力されているので、割込みアドレス判定回路３２６内のアドレス比較器で比較用アドレスレジスタ３２４から３２５に設定された割込みアドレス番地と比較され、比較結果の一致を示す割込みアドレス発生信号３３０が出力される。この信号により、スレーブＣＰＵ３０１が割込み処理を実行しようとしていることが認識される。
【００６９】
割込みアドレス発生信号３３０は割込みアドレス判定回路３２６内のクロック切替信号発生器３３２に入力され、その出力であるクロック切替制御信号３３３の状態を切替える。クロック切替器３３５は、クロック切替制御信号３３３の信号レベルによりスレーブＣＰＵ３０１へ供給するクロックの切替えを制御し、クロック切替制御信号３３３がＨレベルの場合は高速クロック３０２をスレーブＣＰＵ３０１へ供給し、クロック切替制御信号３３３がＬレベルの場合は低速クロック３０３をスレーブＣＰＵ３０１へ供給する。
【００７０】
図６において、スレーブＣＰＵ３０１への割込みが発生し、アドレス番地が一致した場合、クロック切替制御信号３３３はＬレベルからＨレベルに切替わり、クロック切替器３３４はスレーブＣＰＵ３０１に対して高速クロック３０２を供給する。これにより、スレーブＣＰＵ３０１の割込み処理開始をトリガにして、スレーブＣＰＵ３０１のクロックを低速から高速に切替えることができる。
【００７１】
この動作を行っている間にも、スレーブＣＰＵ３０１の高速化時間が設定されたクロック切替カウント回路３２７ではカウント動作が行われている。その後、クロック切替カウント回路３２７は、カウンタ３２８に設定した値のカウント動作が終了した時点でカウント動作終了信号３３１を発生させる。
【００７２】
カウント動作終了信号３３１はクロック切替信号発生器３３２に入力され、その出力であるクロック切替制御信号３３３の状態をＬレベルに切替える。これによりクロック切替器３３４は、スレーブＣＰＵ３０１へ供給するクロックを高速クロック３０２から低速クロック３０３へ切替える。このようにして、スレーブＣＰＵ３０１のクロックを高速から低速へ戻すことができ、その切替えタイミングはソフトウェアにより調整することができる。
【００７３】
以上のように本実施形態によれば、マルチプロセッサのスレーブＣＰＵに対してマスタＣＰＵ周辺機能から割込み要求が発生した場合に、スレーブＣＰＵの割込み処理が発生したことを割込みアドレス番地から判定し、クロック切替器においてスレーブＣＰＵへ供給するクロックを低速クロックから高速クロックへ切替えることにより、割込み処理中の処理速度低下を回避し、割込み処理結果を要求時間内にマスタＣＰＵへ伝えることが可能となる。
【００７４】
また、スレーブＣＰＵの高速化動作時間については、クロック切替カウント回路に設定するカウント値により制御されるため、割込み処理終了アドレス番地を事前に確認できない場合、あるいは割込み処理中のすべての処理を高速化したくない場合等、スレーブＣＰＵの割込みが発生した時点のマルチプロセッサの状態に応じて、ソフトウェアによる任意の時間設定が可能となる。また、本実施の形態によれば、割込み処理とは無関係に、開始アドレス番地と開始アドレスからのソフトウェアによる時間管理とによってスレーブＣＰＵのクロック切替えを行うことが可能となる。
【００７５】
その結果、通常は低速クロックで動作するスレーブＣＰＵにおいて、割込み処理に限定することなく特定の処理プログラムの実行時に、スレーブＣＰＵの高速化切替をソフトウェアにより任意の時間範囲で設定することが可能となり、マルチプロセッサの処理効率の向上とあわせて、処理効率の最適化を実現することができる。
【００７６】
【発明の効果】
以上説明したように、本発明によれば、スレーブＣＰＵにおける割込みの発生と終了に対してあらかじめ判定条件を設定することができ、割込み要求が発生した場合に、スレーブＣＰＵの割込み発生判定時点から割込み処理終了判定時点までの間はスレーブＣＰＵへ供給するクロックを低速クロックから高速クロックへ切替えることができるため、割込み処理中の処理速度低下を回避し、割込み処理結果を要求時間内にマスタＣＰＵへ伝えることができる。
【００７７】
さらに本発明によれば、割込み処理に限定されず、特定条件の発生と終了に対してあらかじめ判定条件を設定することができ、特定条件が発生したときにスレーブＣＰＵのクロック速度を自動的に変更することができるため、特定のプログラムの実行において任意に設定した処理区間でスレーブＣＰＵの処理を高速化することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るマルチプロセッサの構成を示すブロック図。
【図２】本発明の第１の実施の形態に係るマルチプロセッサの動作を説明するタイミング図。
【図３】本発明の第２の実施の形態に係るマルチプロセッサの構成を示すブロック図。
【図４】本発明の第２の実施の形態に係るマルチプロセッサの動作を説明するタイミング図。
【図５】本発明の第３の実施の形態に係るマルチプロセッサの構成を示すブロック図。
【図６】本発明の第３の実施の形態に係るマルチプロセッサの動作を説明するタイミング図。
【図７】従来のマルチプロセッサの構成例を示すブロック図。
【図８】従来のマルチプロセッサの動作を説明するタイミング図。
【符号の説明】
１００、２００、３００、７００　マスタＣＰＵ
１０１、２０１、３０１、７０１　スレーブＣＰＵ
１０２、２０２、３０２、７０２　高速クロック
１０３、２０３、３０３、７０３　低速クロック
１０４、２０４、３０４、７０４　メモリ
１０５、２０５、３０５、７０５　共有アドレス信号
１０６、２０６、３０６、７０６　共有バス制御信号
１０７、２０７、３０７、７０７　共有データバス信号
１０８、２０８、３０８、７０８　マスタＣＰＵアドレス信号
１０９、２０９、３０９、７０９　マスタＣＰＵバス制御信号
１１０、２１０、３１０、７１０　マスタＣＰＵデータバス信号
１１１、２１１、３１１、７１１　スレーブＣＰＵアドレス信号
１１２、２１２、３１２、７１２　スレーブＣＰＵバス制御信号
１１３、２１３、３１３、７１３　スレーブＣＰＵデータバス信号
１１４、２１４、３１４、７１４　マスタＣＰＵ周辺機能
１１５、２１５、３１５、７１５　マスタＣＰＵ周辺アドレス信号
１１６、２１６、３１６、７１６　マスタＣＰＵ周辺バス制御信号
１１７、２１７、３１７、７１７　マスタＣＰＵ周辺データバス信号
１１８、２１８、３１８、７１８　マスタＣＰＵ割込み要求信号
１１９、２１９、３１９、７１９　スレーブＣＰＵ周辺機能
１２０、２２０、３２０、７２０　スレーブＣＰＵ周辺アドレス信号
１２１、２２１、３２１、７２１　スレーブＣＰＵ周辺バス制御信号
１２２、２２２、３２２、７２２　スレーブＣＰＵ周辺データバス信号
１２３、２２３、３２３、７２３　スレーブＣＰＵ割込み要求信号
１２４、２２４、３２４　比較用アドレスレジスタ１
１２５、２２５、３２５　比較用アドレスレジスタＮ
１２６、２２６、３２６　割込みアドレス判定回路
１２７　比較用データレジスタ１
１２８　比較用データレジスタＭ
１２９　割込み処理終了命令判定回路
１３０、２３０、３３０　割込みアドレス発生信号
１３１　割込み処理終了命令データ発生信号
１３２、２３２、３３２　クロック切替信号発生器
１３３、２３３、３３３　クロック切替制御信号
１３４、２３４、３３４　クロック切替器
１３５、２３５、３３５　スレーブＣＰＵ供給クロック
１３６、２３６、３３６　バス制御選択ブロック
１３７、２３７、３３７　バス制御回路
２２７　比較用終了アドレスレジスタ１
２２８　比較用終了アドレスレジスタＭ
２２９　割込み処理終了アドレス判定回路
２３１　割込み処理終了アドレス発生信号
３２７　クロック切替カウント回路
３２８　カウンタ
３２９　カウンタ設定レジスタ
３３１　カウント動作終了信号
【図１】
2004038376.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004038376.tif 000009
【図８】
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