(57)【要約】【課題】リフレッシュ動作を必要とせず、かつ、高周波動作を実現し、さらに、セル面積を縮小して高集積化および大容量化を実現するメモリセルを備える半導体記憶装置を提供する。【解決手段】メモリセルＭＣ１ａは、キャパシタ５６から漏洩する電荷を補填する電荷補填回路６０を備える。また、データ書込用およびデータ読出用として、ワード線はそれぞれワード線ＷＷＬａ，ＲＷＬａにわけられ、ビット線はそれぞれビット線ＷＢＬ１ａ，ＲＢＬ１ａにわけられる。センスアンプＳＡ１１は、データ読出時、読出データに対応するビット線ＲＢＬ１ａ上の微小電圧変化を検出して増幅し、Ｉ／Ｏ線６６へ出力するとともにデータ書込用のビット線ＷＢＬ１ａへも出力する。そして、ビット線ＷＢＬ１ａからキャパシタ５６へ読出データが再書込される。【選択図】　　　　図２
2004071106.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列された複数のメモリセルを含むメモリセルアレイと、
データ書込用の第１のワード線およびデータ読出用の第２のワード線により各々が構成される複数のワード線対と、
データ書込用の第１のビット線およびデータ読出用の第２のビット線により各々が構成される複数のビット線対とを備え、
前記複数のメモリセルの各々は、
２進情報で表わされる記憶情報の１ビット分のデータについて、その論理レベルに対応する電荷を保持する容量素子と、
前記第１のワード線に印加される電圧によって駆動され、前記第１のビット線と前記容量素子との間に接続される第１のアクセストランジスタと、
前記第２のワード線に印加される電圧によって駆動され、前記第２のビット線と前記容量素子との間に接続される第２のアクセストランジスタと、
前記容量素子から漏洩する電荷を前記データの論理レベルに応じて補填する電荷補填回路とを含む、半導体記憶装置。
【請求項２】
前記電荷補填回路は、偶数段のインバータで構成され、
第１段目のインバータの入力ノードは、前記容量素子を前記第１および第２のアクセストランジスタと接続する記憶ノードに接続され、
最終段のインバータの出力ノードは、前記記憶ノードに接続される、請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷補填回路は、第１および第２のインバータで構成され、
前記第１および第２のインバータの各々は、
電源ノードに接続される、ポリシリコンで構成された抵抗素子と、
前記抵抗素子および接地ノードに接続されるＮチャネルＭＯＳトランジスタとからなる、請求項２に記載の半導体記憶装置。
【請求項４】
前記抵抗素子は、チャネル領域がポリシリコンからなるＰチャネル薄膜トランジスタで構成される、請求項３に記載の半導体記憶装置。
【請求項５】
前記第１および第２のアクセストランジスタの各々は、もう１つのＮチャネルＭＯＳトランジスタで構成され、
前記ＮチャネルＭＯＳトランジスタの電流駆動能力は、前記もう１つのＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下である、請求項３に記載の半導体記憶装置。
【請求項６】
前記第１のインバータの入力ノードは、前記記憶ノードに接続され、
前記第１のインバータの出力ノードは、前記第２のインバータの入力ノードに接続され、
前記第２のインバータの出力ノードは、前記記憶ノードに接続され、
前記記憶ノードは、前記第１のインバータの出力ノードの容量よりも大きい容量を有する、請求項３に記載の半導体記憶装置。
【請求項７】
基準電圧を発生する基準電圧発生回路と、
前記複数のメモリセルに対応して設けられる複数のスイッチ回路とをさらに備え、
前記複数のスイッチ回路の各々は、対応するメモリセルが非選択のとき、その対応するメモリセルに接続される第１および第２のビット線を前記基準電圧発生回路と接続する、請求項１に記載の半導体記憶装置。
【請求項８】
前記複数のメモリセルの各々に対応して設けられる複数のセンスアンプをさらに備え、
前記複数のセンスアンプの各々は、データ読出時、対応するメモリセルに接続される前記第２のビット線上の電圧と前記基準電圧との電圧差を増幅し、前記増幅した電圧をＩ／Ｏ線へ出力し、かつ、前記対応するメモリセルに接続される前記第１のビット線へ前記増幅した電圧をさらに出力して、読出されたデータを前記対応するメモリセルに書戻す、請求項７に記載の半導体記憶装置。
【請求項９】
前記複数のセンスアンプの各々は、第１の入力ノードに入力される前記第２のビット線上の電圧と第２の入力ノードに入力される前記基準電圧との電圧差を増幅して出力ノードから出力する差動回路で構成される、請求項８に記載の半導体記憶装置。
【請求項１０】
前記メモリセル２つに対して１つ設けられる複数のセンスアンプをさらに備え、
前記複数のセンスアンプの各々は、対応する２つのメモリセルの一方におけるデータ読出時、その一方のメモリセルに接続される前記第２のビット線上の電圧と非選択状態の他方のメモリセルに接続される前記第２のビット線上の電圧との電圧差を増幅し、前記増幅した電圧をＩ／Ｏ線へ出力し、かつ、前記一方のメモリセルに接続される前記第１のビット線へ前記増幅した電圧をさらに出力して、前記一方のメモリセルから読出されたデータをそのメモリセルに書戻す、請求項７に記載の半導体記憶装置。
【請求項１１】
前記複数のメモリセルに対応して設けられる複数のスイッチ回路をさらに備え、
前記複数のスイッチ回路の各々は、データ書込時、対応するメモリセルに接続される前記第１のビット線を、書込データに対応する電圧が印加されたＩ／Ｏ線と接続する、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、メモリセルを構成する容量素子の蓄電の有無によって記憶情報を記憶する半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、メモリセルが１つのトランジスタおよび１つのキャパシタで構成され、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化および大容量化に最適なものとして、様々な電子機器において使用されている。
【０００３】
図１２は、従来のＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【０００４】
図１２を参照して、メモリセル５００は、ＮチャネルＭＯＳトランジスタ５０２と、キャパシタ５０４とを備える。ＮチャネルＭＯＳトランジスタ５０２は、ビット線５０８およびキャパシタ５０４に接続され、ワード線５０６にゲートが接続される。キャパシタ５０４のＮチャネルＭＯＳトランジスタ５０２との接続端と異なるもう一端は、電圧レベルが基準電圧Ｖｃｐに保持されたセルプレート５１０に接続される。
【０００５】
ＮチャネルＭＯＳトランジスタ５０２は、データ書込時および読出時のみ活性化されるワード線５０６によって駆動され、データ書込時および読出時のみＯＮし、それ以外のときはＯＦＦする。
【０００６】
キャパシタ５０４は、セルプレート５１０の基準電圧Ｖｃｐよりも高い電圧に相当する電荷を蓄積することによって２進情報“１”を記憶し、基準電圧Ｖｃｐよりも低い電圧に相当する電荷を蓄積することによって“０”を記憶する。ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介して２進情報“１”，“０”に対応した電圧がキャパシタ５０４に印加されることによってキャパシタ５０４の充放電が行なわれ、データの書込みが行なわれる。
【０００７】
すなわち、データ“１”の書込みが行なわれるときは、ビット線５０８が基準電圧Ｖｃｐよりも高い電源電圧レベルにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介してキャパシタ５０４に電源電圧が印加され、キャパシタ５０４に電荷が蓄電される。そして、このキャパシタ５０４に基準電圧Ｖｃｐよりも高い電圧に相当する電荷が蓄電されている状態がデータ“１”に対応する。
【０００８】
また、データ“０”の書込みが行なわれるときは、ビット線５０８が基準電圧Ｖｃｐよりも低い接地電圧レベルにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８からＮチャネルＭＯＳトランジスタ５０２を介してキャパシタ５０４に接地電圧が印加され、キャパシタ５０４から電荷が放電される。そして、このキャパシタ５０４に基準電圧Ｖｃｐよりも低い電圧に相当する電荷が蓄電されている状態がデータ“０”に対応する。
【０００９】
一方、データの読出しが行なわれるときは、予めビット線５０８が基準電圧Ｖｒｅｆにプリチャージされ、ワード線５０６が活性化されることによってＮチャネルＭＯＳトランジスタ５０２がＯＮし、ビット線５０８とキャパシタ５０４が導通する。これによって、キャパシタ５０４にデータ“１”が記憶されているときは、ビット線５０８の電圧レベルはＶｒｅｆ＋△Ｖ１（△Ｖ１は正の微小電圧）となり、キャパシタ５０４にデータ“０”が記憶されているときは、ビット線５０８の電圧レベルはＶｒｅｆ−△Ｖ２（△Ｖ２は正の微小電圧）となる。そして、センスアンプ（図示せず）がビット線５０８の電圧レベルを基準電圧Ｖｒｅｆと比較し、その電圧差△Ｖ１または△Ｖ２をそれぞれ電源電圧レベルまたは接地電圧レベルに増幅する。この増幅後のビット線５０８の電圧レベルが読出されたデータに対応する。
【００１０】
なお、上述したデータの読出動作は破壊読出であるので、読出されたデータに応じてビット線５０８の電圧レベルが電源電圧レベルまたは接地電圧レベルに増幅された状態で、再びワード線５０６が活性化され、上述したデータの書込動作と同様の動作でキャパシタ５０４へのデータの書戻し動作が行なわれる。これによって、データの読出しに応じて一旦破壊されたデータが元の状態に復帰する。
【００１１】
ここで、ＤＲＡＭのメモリセルにおいては、記憶データに相当するキャパシタ５０４の電荷が種々の要因によってリークし、徐々に失われていく。すなわち、時間とともに記憶データが失われる。このため、ＤＲＡＭにおいては、データの読出しにおいて、記憶データに対応したビット線５０８の電圧変化が検出できなくなる前に、データを一旦読出して再度書込むというリフレッシュ動作が実行される。
【００１２】
ＤＲＡＭは、このリフレッシュ動作を常時周期的にすべてのメモリセルに対して行なう必要があり、この点で高速化および低消費電力化に対する欠点を有し、リフレッシュ動作を必要としないＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に対して高速化および低消費電力化の点で劣る。しかしながら、ＤＲＡＭは、上述したように、メモリセルの構造が単純で高集積化が可能であることから、１ビット当りのコストが他のメモリデバイスと比較して格段に安く、現在のＲＡＭの主流となっている。
【００１３】
一方、ＤＲＡＭとともに代表的な半導体記憶装置の１つであるＳＲＡＭは、上述したように、ＤＲＡＭにおいて不可欠なリフレッシュ動作が不要なＲＡＭである。
【００１４】
図１３は、従来のＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【００１５】
図１３を参照して、メモリセル７００は、ＮチャネルＭＯＳトランジスタ７０２〜７０８と、負荷素子７１０，７１２と、記憶ノード７１４，７１６とを備える。
【００１６】
メモリセル７００は、負荷素子７１０およびＮチャネルＭＯＳトランジスタ７０２からなるインバータと、負荷素子７１２およびＮチャネルＭＯＳトランジスタ７０４からなるインバータとを交差接続したフリップフロップが、トランスファゲートである２個のＮチャネルＭＯＳトランジスタ７０６，７０８を介してビット線対７１８，７２０に接続される構成となっている。
【００１７】
メモリセル７００においては、記憶ノード７１４，７１６の電圧レベルの状態が記憶データに対応し、たとえば記憶ノード７１４，７１６がそれぞれＨレベル，Ｌレベルであるときが記憶データ“１”に対応し、その逆の状態が記憶データ“０”に対応する。交差接続された記憶ノード７１４，７１６上のデータは、双安定状態であり、所定の電源電圧が供給されている限りは状態が維持され続けるため、この点において、キャパシタに蓄電された電荷が時間とともに消失していくＤＲＡＭと根本的に異なるものである。
【００１８】
メモリセル７００においては、データの書込みが行なわれるときは、ビット線対７１８，７２０に書込データに対応した相反する電圧を印加し、ワード線７２２を活性化してトランスファゲート７０６，７０８をＯＮすることによって、フリップフロップの状態を設定する。一方、データの読出しは、ワード線７２２を活性化してトランスファゲート７０６，７０８をＯＮし、記憶ノード７１４，７１６の電位をビット線７１８，７２０に伝達し、このときのビット線７１８，７２０の電圧変化を検出することによって行なわれる。
【００１９】
【発明が解決しようとする課題】
上述したように、ＤＲＡＭは、メモリセルの構造が単純であることから高集積化および大容量化に適しているが、データ保持のためのリフレッシュ動作が不可欠である。そのため、ＤＲＡＭにおいては、非選択のメモリセルにおいてもリフレッシュ動作によって電力が消費され、また、リフレッシュ動作を行なうための回路も必要になる。
【００２０】
さらに、従来のＤＲＡＭにおいては、データの読出しおよび書込み動作において、メモリセルに入出力されるデータが同一ビット線上で処理されるため、特に、データ読出後に必要とされる、読出されたデータのメモリセルへの書戻し動作をデータの読出終了後に実行する必要がある。したがって、従来のＤＲＡＭにおいては、この点においても、動作周波数を高くすることができないという問題があった。
【００２１】
一方、ＳＲＡＭは、リフレッシュ動作が不要であり、高速化が期待できるが、図１３に示したＳＲＡＭのメモリセルにおいては、４個のバルクトランジスタを必要とするためメモリセルが大型化する。さらに、ＳＲＡＭにおいては、メモリセルの動作を安定させるため、セルレシオ（「β比」とも称される。）を大きくする必要がある。セルレシオとは、メモリセルにおけるドライバトランジスタ（図１３に示したＳＲＡＭのメモリセル７００におけるＮチャネルＭＯＳトランジスタ７０２，７０４）と、アクセストランジスタ（図１３に示したＳＲＡＭのメモリセル７００におけるＮチャネルＭＯＳトランジスタ７０６，７０８）との電流駆動能力比であり、一般に、ＳＲＡＭにおいては、メモリセルの動作を安定させるために、セルレシオは３以上にすることとされている。
【００２２】
このことは、ＳＲＡＭにおいては、一定のセルレシオを確保するために、ドライバトランジスタのゲート幅をアクセストランジスタのゲート幅より大きくする必要があることを意味する。また、セルレシオを小さくする代わりに負荷素子７１０，７１２にバルクトランジスタ（ＰチャネルＭＯＳトランジスタ）を用いることもできるが、そうすると、１メモリセルあたりのバルクトランジスタ数が６個となる。したがって、従来のＳＲＡＭにおいては、メモリセルの面積が大きくなるという問題があった。
【００２３】
以上のように、従来のＤＲＡＭおよびＳＲＡＭにおいては、高集積化、大容量化、低消費電力化、高速化などの観点から、いずれにも一長一短がある。
【００２４】
しかしながら、今後、ＩＴ技術のさらなる発展とあいまって、高集積化および大容量化ならびに高性能化（高速化かつ低消費電力化）をともに満足する半導体記憶装置への期待は大きい。
【００２５】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、リフレッシュ動作を必要とせず、かつ、さらなる高周波動作を実現するメモリセルを備える半導体記憶装置を提供することである。
【００２６】
また、この発明の別の目的は、リフレッシュ動作を必要とせず、かつ、セル面積を縮小して高集積化および大容量化を実現するメモリセルを備える半導体記憶装置を提供することである。
【００２７】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、行列状に配列された複数のメモリセルを含むメモリセルアレイと、データ書込用の第１のワード線およびデータ読出用の第２のワード線により各々が構成される複数のワード線対と、データ書込用の第１のビット線およびデータ読出用の第２のビット線により各々が構成される複数のビット線対とを備え、複数のメモリセルの各々は、２進情報で表わされる記憶情報の１ビット分のデータについて、その論理レベルに対応する電荷を保持する容量素子と、第１のワード線に印加される電圧によって駆動され、第１のビット線と容量素子との間に接続される第１のアクセストランジスタと、第２のワード線に印加される電圧によって駆動され、第２のビット線と容量素子との間に接続される第２のアクセストランジスタと、容量素子から漏洩する電荷をデータの論理レベルに応じて補填する電荷補填回路とを含む。
【００２８】
好ましくは、電荷補填回路は、偶数段のインバータで構成され、第１段目のインバータの入力ノードは、容量素子を第１および第２のアクセストランジスタと接続する記憶ノードに接続され、最終段のインバータの出力ノードは、記憶ノードに接続される。
【００２９】
好ましくは、電荷補填回路は、第１および第２のインバータで構成され、第１および第２のインバータの各々は、電源ノードに接続される、ポリシリコンで構成された抵抗素子と、抵抗素子および接地ノードに接続されるＮチャネルＭＯＳトランジスタとからなる。
【００３０】
好ましくは、抵抗素子は、チャネル領域がポリシリコンからなるＰチャネル薄膜トランジスタで構成される。
【００３１】
好ましくは、第１および第２のアクセストランジスタの各々は、もう１つのＮチャネルＭＯＳトランジスタで構成され、ＮチャネルＭＯＳトランジスタの電流駆動能力は、もう１つのＮチャネルＭＯＳトランジスタの電流駆動能力の１倍以上２倍以下である。
【００３２】
好ましくは、第１のインバータの入力ノードは、記憶ノードに接続され、第１のインバータの出力ノードは、第２のインバータの入力ノードに接続され、第２のインバータの出力ノードは、記憶ノードに接続され、記憶ノードは、第１のインバータの出力ノードの容量よりも大きい容量を有する。
【００３３】
好ましくは、半導体記憶装置は、基準電圧を発生する基準電圧発生回路と、複数のメモリセルに対応して設けられる複数のスイッチ回路とをさらに備え、複数のスイッチ回路の各々は、対応するメモリセルが非選択のとき、その対応するメモリセルに接続される第１および第２のビット線を基準電圧発生回路と接続する。
【００３４】
好ましくは、半導体記憶装置は、複数のメモリセルの各々に対応して設けられる複数のセンスアンプをさらに備え、複数のセンスアンプの各々は、データ読出時、対応するメモリセルに接続される第２のビット線上の電圧と基準電圧との電圧差を増幅し、増幅した電圧をＩ／Ｏ線へ出力し、かつ、対応するメモリセルに接続される第１のビット線へ増幅した電圧をさらに出力して、読出されたデータを対応するメモリセルに書戻す。
【００３５】
好ましくは、複数のセンスアンプの各々は、第１の入力ノードに入力される第２のビット線上の電圧と第２の入力ノードに入力される基準電圧との電圧差を増幅して出力ノードから出力する差動回路で構成される。
【００３６】
好ましくは、半導体記憶装置は、メモリセル２つに対して１つ設けられる複数のセンスアンプをさらに備え、複数のセンスアンプの各々は、対応する２つのメモリセルの一方におけるデータ読出時、その一方のメモリセルに接続される第２のビット線上の電圧と非選択状態の他方のメモリセルに接続される第２のビット線上の電圧との電圧差を増幅し、増幅した電圧をＩ／Ｏ線へ出力し、かつ、一方のメモリセルに接続される第１のビット線へ増幅した電圧をさらに出力して、一方のメモリセルから読出されたデータをそのメモリセルに書戻す。
【００３７】
好ましくは、半導体記憶装置は、複数のメモリセルに対応して設けられる複数のスイッチ回路をさらに備え、複数のスイッチ回路の各々は、データ書込時、対応するメモリセルに接続される第１のビット線を、書込データに対応する電圧が印加されたＩ／Ｏ線と接続する。
【００３８】
このように、この発明による半導体記憶装置においては、複数のメモリセルの各々は、記憶情報の論理レベルに対応した電荷を保持する容量素子から漏洩する電荷を補填する電荷補填回路を含む。また、ワード線、ビット線およびアクセストランジスタが、データ書込用とデータ読出用とで別々に備えられる。
【００３９】
したがって、この発明によれば、リフレッシュ動作を行なうことなく、電荷の漏洩による記憶情報の消失を防止することができる。また、特に書戻し動作を伴なう読出動作において、読出動作中に書戻し動作を行なうことによってデータの読出しから書戻しまでの時間が短縮され、高速動作が実現される。
【００４０】
さらに、セルレシオを小さくすることによって、セル面積も縮小することができる。また、さらに、リフレッシュ動作用の回路が不要になるので、その点からも装置面積を縮小することができる。
【００４１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００４２】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００４３】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、データ入出力端子１８とを備える。また、半導体記憶装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体記憶装置１０は、制御回路２８と、行アドレスデコーダ３０と、列アドレスデコーダ３２と、センスアンプ／入出力制御回路３４と、メモリセルアレイ３６と、基準電圧発生回路３８とを備える。
【００４４】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥのコマンド制御信号を受ける。クロック端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）を受ける。
【００４５】
クロックバッファ２２は、外部クロックＣＬＫを受けて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４、入出力バッファ２６および制御回路２８へ出力する。制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに応じて、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを取込んでラッチし、制御回路２８へ出力する。アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに応じて、アドレス信号Ａ０〜Ａｎを取込んでラッチし、内部アドレス信号を発生して行アドレスデコーダ３０および列アドレスデコーダ３２へ出力する。
【００４６】
データ入出力端子１８は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００４７】
入出力バッファ２６は、データ書込時は、クロックバッファ２２から受ける内部クロックに応じて、データＤＱ０〜ＤＱｉを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３４へ出力する。一方、入出力バッファ２６は、データ読出時は、クロックバッファ２２から受ける内部クロックに応じて、センスアンプ／入出力制御回路３４から受ける内部データＩＤＱをデータ入出力端子１８へ出力する。
【００４８】
制御回路２８は、クロックバッファ２２から受ける内部クロックに応じて、制御信号バッファ２０からコマンド制御信号を取込み、取込んだコマンド制御信号に基づいて行アドレスデコーダ３０、列アドレスデコーダ３２および入出力バッファ２６を制御する。これによって、データＤＱ０〜ＤＱｉのメモリセルアレイ３６への読み書きが行なわれる。
【００４９】
行アドレスデコーダ３０は、制御回路２８からの指示に基づいて、データ書込時は、アドレス信号Ａ０〜Ａｎに対応するデータ書込用のワード線を選択し、図示されないワード線ドライバによって、その選択されたワード線が活性化される。また、データ読出時は、行アドレスデコーダ３０は、アドレス信号Ａ０〜Ａｎに対応するデータ読出用のワード線を選択し、さらに、読出データのメモリセルへの書戻しを実行するため、上述したデータ読出用のワード線と対で構成されるデータ書込用のワード線も選択する。そして、ワード線ドライバによって、その選択されたワード線の各々が所定のタイミングで活性化される。
【００５０】
列アドレスデコーダ３２は、制御回路２８からの指示に基づいて、アドレス信号Ａ０〜Ａｎに対応するメモリセルアレイ３６上のビット線対を選択する。
【００５１】
センスアンプ／入出力制御回路３４は、データ書込時は、入出力バッファ２６から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２によって選択されたデータ書込用のビット線を電源電圧レベルまたは接地電圧レベルにプリチャージする。そして、行アドレスデコーダ３０によって選択されたデータ書込用のワード線が活性化され、このワード線およびビット線に接続されるメモリセルアレイ３６上のメモリセルに内部データＩＤＱの書込みが行われる。
【００５２】
一方、データ読出時は、行アドレスデコーダ３０によって選択されたデータ読出用のワード線が活性化され、その対応するメモリセルのデータ読出用のビット線にデータが読出される。そして、センスアンプ／入出力制御回路３４は、データが読出されたデータ読出用のビット線の電圧と基準電圧発生回路３８から受ける基準電圧Ｖｒｅｆとの電圧差を増幅し、その増幅した電圧を読出データとして入出力バッファ２６へ出力するとともに、その対応するメモリセルのデータ書込用のビット線へも出力する。このデータ書込用のビット線へ書込まれた読出データは、書戻し動作用の書込データであり、対応するメモリセルのデータ書込用のワード線が行アドレスデコーダ３０により選択されることによって、読出されたデータがそのメモリセルに再書込される。
【００５３】
メモリセルアレイは３６は、メモリセルが行列状に配列された記憶素子群であり、データ書込用のワード線およびデータ読出用のワード線で構成される各行ごとのワード線対を介して行アドレスデコーダ３０と接続され、また、データ書込用のビット線およびデータ読出用のビット線で構成される各列ごとのビット線対を介してセンスアンプ／入出力制御回路３４と接続される。
【００５４】
基準電圧発生回路３８は、基準電圧Ｖｒｅｆを発生し、センスアンプ／入出力制御回路３４およびメモリセルアレイ３６へ基準電圧Ｖｒｅｆを供給する。なお、基準電圧Ｖｒｅｆは、メモリセルアレイ３６においては、セルプレートの基準電圧Ｖｃｐとして用いられるが、基準電圧Ｖｃｐは、基準電圧発生回路３８と異なる回路で発生させてもよく、その場合は、Ｖｃｐ＝Ｖｒｅｆとなるように設定される。
【００５５】
図２は、実施の形態１による半導体記憶装置１０のメモリセルアレイ３６上に行列状に配列されるメモリセルとメモリセルに対するデータの読み書きに関する周辺回路との構成を示す回路図である。なお、図２においては、メモリセルアレイ３６上に行列状に配列されるメモリセルのうち、列方向に隣接する２つのメモリセルＭＣ１ａ，ＭＣ２ａが図示されており、以下、図２に示された範囲内で説明する。
【００５６】
図２を参照して、半導体記憶装置１０におけるメモリセルアレイ３６上には、メモリセルＭＣ１ａ，ＭＣ２ａと、ワード線ＷＷＬａ，ＲＷＬａと、Ｉ／Ｏ線６６と、基準電圧線６４とが備えられる。また、メモリセルＭＣ１ａに対応して、ビット線ＷＢＬ１ａ，ＲＢＬ１ａと、センスアンプＳＡ１１と、スイッチ回路ＳＷ１１ａ〜ＳＷ１４ａとが備えられ、メモリセルＭＣ２ａに対応して、ビット線ＷＢＬ２ａ，ＲＢＬ２ａと、センスアンプＳＡ１２と、スイッチ回路ＳＷ２１ａ〜ＳＷ２４ａとが備えられる。
【００５７】
ここで、メモリセルＭＣ２ａおよびそれに対応する周辺回路ならびにメモリセルアレイ３６上のその他のメモリセルおよびそれに対応する周辺回路の構成は、メモリセルＭＣ１ａおよびそれに対応する周辺回路の構成と同じであるので、以下、メモリセルＭＣ１ａおよびそれに対応する周辺回路の構成についてのみ説明する。
【００５８】
メモリセルＭＣ１ａは、ＮチャネルＭＯＳトランジスタ５２，５４と、キャパシタ５６と、電荷補填回路６０と、記憶ノード６２とを含む。また、電荷補填回路６０は、インバータ６０２，６０４からなる。
【００５９】
ＮチャネルＭＯＳトランジスタ５２は、ビット線ＷＢＬ１ａおよび記憶ノード６２に接続され、ワード線ＷＷＬａにゲートが接続される。ＮチャネルＭＯＳトランジスタ５２は、データ書込時（データ読出時のデータ書戻し動作を含む）のみ活性化されるワード線ＷＷＬａによって駆動され、データ書込時のみＯＮし、それ以外のときはＯＦＦする。
【００６０】
ＮチャネルＭＯＳトランジスタ５４は、ビット線ＲＢＬ１ａおよび記憶ノード６２に接続され、ワード線ＲＷＬａにゲートが接続される。ＮチャネルＭＯＳトランジスタ５４は、データ読出時のみ活性化されるワード線ＲＷＬａによって駆動され、データ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００６１】
キャパシタ５６は、蓄積している電荷に応じて、２進情報“１”，“０”を記憶する。キャパシタ５６は、一端が記憶ノード６２に接続され、電圧レベルが基準電圧Ｖｃｐのセルプレート５８にもう一端が接続される。そして、ビット線ＷＢＬ１ａからＮチャネルＭＯＳトランジスタ５２を介して２進情報“１”，“０”に対応した電圧がキャパシタ５６に印加されることによって、キャパシタ５６の充放電が行なわれ、データの書込みが行なわれる。一方、記憶データに対応してキャパシタ５６が保持する電荷に応じて、ＮチャネルＭＯＳトランジスタ５４を介してビット線ＲＢＬ１ａ上に現われる電圧変化をセンスアンプで検出することによって、データの読出しが行なわれる。
【００６２】
インバータ６０２，６０４が交差接続されて構成される電荷補填回路６０は、ラッチ機能を構成する。すなわち、このラッチ機能によって、キャパシタ５６のリーク電流が補填され、メモリセルのリフレッシュ動作を行なうことなく記憶データが保持される。電荷補填回路６０の回路構成および電荷補填回路６０によるラッチ動作については、後ほど詳述する。
【００６３】
ワード線ＷＷＬａは、データ書込用のワード線であって、データ書込時、およびデータ読出の際に行なわれるデータ書戻し時にワード線ドライバ（図示せず）によって活性化される。ワード線ＲＷＬａは、データ読出用のワード線であって、データ読出時に上述のワード線ドライバによって活性化される。
【００６４】
ビット線ＷＢＬ１ａは、データ書込用のビット線である。ビット線ＷＢＬ１ａは、メモリセルＭＣ１ａが非選択のとき、基準電圧発生回路３８によってスイッチ回路ＳＷ１２ａを介して基準電圧Ｖｒｅｆにプリチャージされる。ビット線ＷＢＬ１ａは、データ書込時は、対応するＩ／Ｏ線６６からスイッチ回路ＳＷ１４ａ，ＳＷ１１ａを介して書込データに対応する電圧が印加される。また、ビット線ＷＢＬ１ａは、データ読出動作とともに実行されるデータ書戻し時は、読出データに対応した電圧がセンスアンプＳＡ１１によってスイッチ回路ＳＷ１１ａを介して印加される。
【００６５】
ビット線ＲＢＬ１ａは、データ読出用のビット線である。ビット線ＲＢＬ１ａは、メモリセルＭＣ１ａが非選択のとき、ビット線ＷＢＬ１ａと同様に、基準電圧発生回路３８によってスイッチ回路ＳＷ１３ａを介して基準電圧Ｖｒｅｆにプリチャージされる。ビット線ＲＢＬ１ａは、データ読出時は、記憶データに対応した電荷を保持するキャパシタ５６とＮチャネルＭＯＳトランジスタ５４を介して接続され、その電荷に応じた、基準電圧Ｖｒｅｆからの微小電圧変化をセンスアンプＳＡ１１へ伝達する。
【００６６】
センスアンプＳＡ１１は、データ読出時、ビット線ＲＢＬ１ａの電圧を基準電圧発生回路３８から供給される基準電圧Ｖｒｅｆと比較し、読出データに対応するビット線ＲＢＬ１ａ上の微小電圧変化を検出して増幅する。そして、センスアンプＳＡ１１は、その増幅した電圧出力ＳＡＯ１を対応するＩ／Ｏ線６６へ出力するとともに、スイッチ回路ＳＷ１１ａを介してビット線ＷＢＬ１ａへ出力する。これによって、後述するように、データ読出動作とともに、ビット線ＷＢＬ１ａからメモリセルＭＣ１ａへのデータの書戻し動作が行なわれる。なお、センスアンプＳＡ１１が受ける信号ＳＥは、センスアンプＳＡ１１を活性化する信号であって、制御回路２８（図示せず）から出力される。
【００６７】
スイッチ回路ＳＷ１１ａ〜ＳＷ１４ａの各々は、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタで構成され、制御回路２８からの指令をゲートに受ける。スイッチ回路ＳＷ１１ａは、制御回路２８からの指令に基づいてデータ書込時にＯＮし、書込データに対応する電圧レベルを、対応するＩ／Ｏ線６６からビット線ＷＢＬ１ａに伝達する。また、スイッチ回路ＳＷ１１ａは、制御回路２８からの指令に基づいてデータ読出しの際のデータ書戻し時にもＯＮし、センスアンプＳＡ１１から出力された読出データに対応する出力電圧ＳＡＯ１をビット線ＷＢＬ１ａに伝達する。
【００６８】
スイッチ回路ＳＷ１２ａ，ＳＷ１３ａは、制御回路２８からの指令に基づいてメモリセルＭＣ１ａが非選択のときにＯＮし、基準電圧発生回路３８から出力される基準電圧Ｖｒｅｆをそれぞれビット線ＷＢＬ１ａ，ＲＢＬ１ａへ伝達する。スイッチ回路ＳＷ１４ａは、データの書込および読出時、スイッチ回路ＳＷ１１ａを介して接続されるビット線ＷＢＬ１ａおよびセンスアンプＳＡ１１を対応するＩ／Ｏ線６６と接続する。
【００６９】
基準電圧線６４は、基準電圧発生回路３８から出力される基準電圧ＶｒｅｆをセンスアンプＳＡ１１，ＳＡ１２およびスイッチ回路ＳＷ１２ａ，ＳＷ１３ａ，ＳＷ２２ａ，ＳＷ２３ａへ伝達する。
【００７０】
Ｉ／Ｏ線６６は、メモリセルごとに備えられ、データの書込みが指示されたメモリセルに対応する書込データをライトアンプ（図示せず）から伝達し、また、データの読出しが指示されたメモリセルからセンスアンプを介して読出された読出データをプリアンプ（図示せず）へ伝達する。
【００７１】
図３は、図２に示したセンスアンプＳＡ１１の構成を示す回路図である。なお、図２に示したセンスアンプＳＡ１１，ＳＡ１２の構成は同じであるので、以下、センスアンプＳＡ１１の構成についてのみ説明する。
【００７２】
図３を参照して、センスアンプＳＡ１１は、ＰチャネルＭＯＳトランジスタ１０２，１０４と、ＮチャネルＭＯＳトランジスタ１０６，１０８，１１０と、ノードＮＤ１〜ＮＤ３とを含む。
【００７３】
ＰチャネルＭＯＳトランジスタ１０２は、電源ノード６１６およびノードＮＤ１に接続され、ノードＮＤ２にゲートが接続される。ＰチャネルＭＯＳトランジスタ１０４は、電源ノード６１６およびノードＮＤ２に接続され、ノードＮＤ１にゲートが接続される。ＮチャネルＭＯＳトランジスタ１０６は、ノードＮＤ１およびノードＮＤ３に接続され、ビット線ＲＢＬ１ａにゲートが接続される。ＮチャネルＭＯＳトランジスタ１０８は、ノードＮＤ２およびノードＮＤ３に接続され、基準電圧発生回路３８から出力される基準電圧Ｖｒｅｆをゲートに受ける。ＮチャネルＭＯＳトランジスタ１１０は、ノードＮＤ３および接地ノードＧＮＤに接続され、制御回路２８から出力される信号ＳＥをゲートに受ける。
【００７４】
センスアンプＳＡ１１は、カレントミラー差動アンプであり、信号ＳＥがＨレベルであるとき、ＮチャネルＭＯＳトランジスタ１１０がＯＮして活性化される。そして、ビット線ＲＢＬ１ａの電圧レベルが基準電圧Ｖｒｅｆよりも高いとき、ノードＮＤ２の電圧レベルは電源電圧レベルとなる。したがって、このとき、センスアンプＳＡ１１は、電源電圧レベルの出力電圧ＳＡＯ１を出力する。
【００７５】
一方、ビット線ＲＢＬ１ａの電圧レベルが基準電圧Ｖｒｅｆよりも低いとき、ノードＮＤ２の電圧レベルは接地電圧レベルとなる。したがって、このとき、センスアンプＳＡ１１は、接地電圧レベルの出力電圧ＳＡＯ１を出力する。
【００７６】
このセンスアンプＳＡ１１は、従来のＤＲＡＭにおけるセンスアンプと異なり、出力ノード（ノードＮＤ２）が入力ノード（ＮチャネルＭＯＳトランジスタ１０６のゲート入力）と別ノードであり、それぞれが書込用のビット線ＷＢＬ１ａおよび読出用のビット線ＲＢＬ１ａに接続される。したがって、センスアンプＳＡ１１は、入力ノードと出力ノードが同一ノードであった従来のＤＲＡＭのセンスアンプに比べて、高速に動作することができ、その結果、この半導体記憶装置におけるデータの読出動作が高速化される。
【００７７】
次に、再び図２を参照して、このメモリセルＭＣ１ａに対するデータの書込および読出動作について説明する。
【００７８】
（１）データの書込み
外部から入力された書込データに応じて、メモリセルＭＣ１ａに対応するＩ／Ｏ線６６がデータ“１”または“０”に相当する電圧レベルになると、制御回路２８（図示せず）からの指示に応じてスイッチ回路ＳＷ１４ａ，ＳＷ１１ａがＯＮし、Ｉ／Ｏ線６６からスイッチ回路ＳＷ１４ａ，ＳＷ１１ａを介してビット線ＷＢＬ１ａに書込データに相当する電圧レベルが伝達される。そして、ワード線ドライバ（図示せず）によってワード線ＷＷＬａが活性化されてＮチャネルＭＯＳトランジスタ５２がＯＮし、ビット線ＷＢＬ１ａからＮチャネルＭＯＳトランジスタ５２を介してキャパシタ５６および記憶ノード６２に書込データに相当する電圧が印加される。
【００７９】
キャパシタ５６が保持する電荷は、種々の要因によってリークするが、電荷補填回路６０がリークした電荷を補填し、記憶ノード６２およびキャパシタ５６の状態をラッチして保持する。したがって、このメモリセルＭＣ１ａにおいては、データ書込後、リフレッシュ動作を行なうことなく、電荷補填回路６０によってその書込データが保持される。
【００８０】
データ書込動作中は、スイッチ回路ＳＷ１２ａ，ＳＷ１３ａはＯＦＦしており、ワード線ＷＷＬａが非活性化されてデータ書込動作が終了し、メモリセルＭＣ１ａが非選択状態になると、スイッチ回路ＳＷ１２ａ，ＳＷ１３ａは、制御回路２８からの指令に応じてＯＮし、ビット線ＷＢＬ１ａ，ＲＢＬ１ａの電圧レベルは、基準電圧発生回路３８から出力される基準電圧Ｖｒｅｆとなる。
【００８１】
（２）データの読出し
データの読出しに先立って、ビット線ＲＢＬ１ａ，ＷＢＬ１ａは、メモリセルＭＣ１ａが非選択の間、基準電圧発生回路３８が発生する基準電圧Ｖｒｅｆにプリチャージされている。そして、データ読出時、ワード線ドライバによってワード線ＲＷＬａが活性化されてＮチャネルＭＯＳトランジスタ５４がＯＮし、キャパシタ５６の蓄電状態に応じて、ビット線ＲＢＬ１ａの電圧レベルが微小変化する。
【００８２】
すなわち、メモリセルＭＣ１ａにデータ“１”が記憶されているときは、キャパシタ５６には、セルプレート５８の基準電圧Ｖｃｐ（＝基準電圧Ｖｒｅｆ）よりも高い電圧に相当する電荷が保持されており、ＮチャネルＭＯＳトランジスタ５４がＯＮしてキャパシタ５６がビット線ＲＢＬ１ａと導通すると、ビット線ＲＢＬ１ａの電圧レベルは、基準電圧ＶｒｅｆからＶｒｅｆ＋△Ｖ１（△Ｖ１は正の微小電圧）に変化する。
【００８３】
一方、メモリセルＭＣ１ａにデータ“０”が記憶されているときは、キャパシタ５６には、セルプレート５８の基準電圧Ｖｃｐよりも低い電圧に相当する電荷が保持されており、ＮチャネルＭＯＳトランジスタ５４がＯＮしてキャパシタ５６がビット線ＲＢＬ１ａと導通すると、ビット線ＲＢＬ１ａの電圧レベルは、基準電圧ＶｒｅｆからＶｒｅｆ−△Ｖ２（△Ｖ２は正の微小電圧）に変化する。
【００８４】
センスアンプＳＡ１１は、ビット線ＲＢＬ１ａの電圧レベルを基準電圧発生回路３８から受ける基準電圧Ｖｒｅｆと比較し、基準電圧Ｖｒｅｆからの微小な電圧差△Ｖ１または△Ｖ２をそれぞれ電源電圧レベルまたは接地電圧レベルに増幅する。この増幅した電圧レベルがメモリセルＭＣ１ａから読出された記憶データの状態に対応する。そして、センスアンプＳＡ１１は、増幅した電圧出力ＳＡＯ１をスイッチ回路ＳＷ１４ａを介してメモリセルＭＣ１ａに対応するＩ／Ｏ線６６へ出力し、記憶データが外部へ読出される。
【００８５】
一方、センスアンプＳＡ１１から出力される電圧出力ＳＡＯ１は、Ｉ／Ｏ線６６へ出力されるとともに、スイッチ回路ＳＷ１１ａを介してデータ書込用のビット線ＷＢＬ１ａへも出力される。そして、ワード線ドライバによってワード線ＷＷＬａが活性化され、ＮチャネルＭＯＳトランジスタ５２がＯＮする。これによって、ビット線ＷＢＬ１ａからＮチャネルＭＯＳトランジスタ５２を介してキャパシタ５６および記憶ノード６２に読出データに対応する電圧が印加され、データの読出しに際して破壊された記憶データの書戻しが行なわれる。
【００８６】
なお、データの読出しおよび書戻し中は、スイッチ回路ＳＷ１２ａ，ＳＷ１３ａはＯＦＦしており、ワード線ＲＷＬａ，ＷＷＬａが非活性化されてデータの読出動作および書戻し動作が終了し、メモリセルＭＣ１ａが非選択状態になると、スイッチ回路ＳＷ１２ａ，ＳＷ１３ａは、制御回路２８からの指令に応じてＯＮする。これにより、ビット線ＷＢＬ１ａ，ＲＢＬ１ａの電圧レベルは、基準電圧発生回路３８から出力された基準電圧Ｖｒｅｆとなる。
【００８７】
図４〜図７は、図２に示したメモリセルＭＣ１ａに対するデータの書込動作および読出動作を説明するタイミングチャートである。
【００８８】
図４は、メモリセルＭＣ１ａへのデータ“１”の書込動作を説明するタイミングチャートである。
【００８９】
図４を参照して、時刻Ｔ１において、メモリセルＭＣ１ａに対応するＩ／Ｏ線６６がデータ“１”に相当する電圧レベルとなると、時刻Ｔ２において、スイッチ回路ＳＷ１２ａ，ＳＷ１３ａがＯＦＦするとともにスイッチ回路ＳＷ１４ａ，ＳＷ１１ａがＯＮし、Ｉ／Ｏ線６６の電圧レベルがビット線ＷＢＬ１ａに伝達される。そして、時刻Ｔ３において、ワード線ＷＷＬａが活性化され、ＮチャネルＭＯＳトランジスタ５２がＯＮすることによって、ビット線ＷＢＬ１ａからＮチャネルＭＯＳトランジスタ５２を介してメモリセルＭＣ１ａのキャパシタ５６および記憶ノード６２へデータ“１”に相当する電圧が印加される。
【００９０】
そして、時刻Ｔ４において、ワード線ＷＷＬａが非活性化され、時刻Ｔ５において、スイッチ回路ＳＷ１１ａ，ＳＷ１４ａがＯＦＦしてメモリセルＭＣ１ａへのデータ書込動作が終了する。また、時刻Ｔ５においては、スイッチ回路ＳＷ１１ａ，ＳＷ１４ａがＯＦＦするとともにスイッチ回路ＳＷ１２ａ，ＳＷ１３ａがＯＮし、ビット線ＷＢＬ１ａは、基準電圧発生回路３８から出力される基準電圧Ｖｒｅｆにプリチャージされる。また、時刻Ｔ６において、Ｉ／Ｏ線６６も初期状態の基準電圧にプリチャージされる。
【００９１】
なお、データ書込動作中は、データ読出用のワード線ＲＷＬａは常時非活性化されている。また、センスアンプＳＡ１１が制御回路２８から受ける信号ＳＥは常時Ｌ（論理ロー）レベルであり、センスアンプＳＡ１１も、常時非活性化されている。
【００９２】
図５は、メモリセルＭＣ１ａへのデータ“０”の書込動作を説明するタイミングチャートである。
【００９３】
図５を参照して、時刻Ｔ１において、メモリセルＭＣ１ａに対応するＩ／Ｏ線６６がデータ“０”に相当する電圧レベルとなると、時刻Ｔ２において、スイッチ回路ＳＷ１２ａ，ＳＷ１３ａがＯＦＦするとともにスイッチ回路ＳＷ１４ａ，ＳＷ１１ａがＯＮし、Ｉ／Ｏ線６６の電圧レベルがビット線ＷＢＬ１ａに伝達される。そして、時刻Ｔ３において、ワード線ＷＷＬａが活性化され、ＮチャネルＭＯＳトランジスタ５２がＯＮすることによって、ビット線ＷＢＬ１ａからＮチャネルＭＯＳトランジスタ５２を介してメモリセルＭＣ１ａのキャパシタ５６および記憶ノード６２へデータ“０”に相当する電圧が印加される。
【００９４】
そして、時刻Ｔ４において、ワード線ＷＷＬａが非活性化され、時刻Ｔ５において、スイッチ回路ＳＷ１１ａ，ＳＷ１４ａがＯＦＦしてメモリセルＭＣ１ａへのデータ書込動作が終了する。また、時刻Ｔ５においては、スイッチ回路ＳＷ１１ａ，ＳＷ１４ａがＯＦＦするとともにスイッチ回路ＳＷ１２ａ，ＳＷ１３ａがＯＮし、ビット線ＷＢＬ１ａは、基準電圧発生回路３８から出力される基準電圧Ｖｒｅｆにプリチャージされる。また、時刻Ｔ６において、Ｉ／Ｏ線６６も初期状態の基準電圧にプリチャージされる。
【００９５】
図６は、メモリセルＭＣ１ａからのデータ“１”の読出動作を説明するタイミングチャートである。
【００９６】
図６を参照して、時刻Ｔ１において、ビット線ＷＢＬ１ａ，ＲＢＬ１ａに基準電圧Ｖｒｅｆを伝達していたスイッチ回路ＳＷ１２ａ，ＳＷ１３ａがＯＦＦし、ワード線ＲＷＬａが活性化されると、メモリセルＭＣ１ａのキャパシタ５６が保持していたデータ“１”に相当する電荷に応じて、ビット線ＲＢＬ１ａの電圧レベルが基準電圧ＶｒｅｆからＶｒｅｆ＋△Ｖ１に微小変化する。なお、このタイミングでスイッチ回路ＳＷ１４ａもＯＮし、センスアンプＳＡ１１は、対応するＩ／Ｏ線６６と導通する。
【００９７】
時刻Ｔ２において、制御回路２８からセンスアンプＳＡ１１へ出力される信号ＳＥがＨ（論理ハイ）レベルになると、センスアンプＳＡ１１が活性化され、センスアンプＳＡ１１は、ビット線ＲＢＬ１ａの電圧レベルを基準電圧発生回路３８から受ける基準電圧Ｖｒｅｆと比較し、その電位差△Ｖ１を電源電圧レベルに増幅した電圧出力ＳＡＯ１を出力する。そして、電圧出力ＳＡＯ１は、スイッチ回路ＳＷ１４ａを介してＩ／Ｏ線６６へ伝達され、データ“１”がＩ／Ｏ線６６に読出される。
【００９８】
続いて、読出したデータ“１”をメモリセルＭＣ１ａへ書戻すため、時刻Ｔ３において、スイッチ回路ＳＷ１１ａがＯＮし、電源電圧レベルの電圧出力ＳＡＯ１がスイッチ回路ＳＷ１１ａを介してビット線ＷＢＬ１ａへ伝達される。また、同時にワード線ＷＷＬａも活性化され、ビット線ＷＢＬ１ａの電圧がＮチャネルＭＯＳトランジスタ５２を介してメモリセルＭＣ１ａのキャパシタ５６および記憶ノード６２に印加される。これによって、データの読出しに際して破壊された読出データ“１”がメモリセルＭＣ１ａへ書戻される。
【００９９】
そして、時刻Ｔ４において、ワード線ＲＷＬａ，ＷＷＬａが非活性化され、また、スイッチ回路ＳＷ１１ａ，ＳＷ１４ａがＯＦＦし、さらに、信号ＳＥがＬレベルとなってセンスアンプＳＡ１１が非活性化される。また、同時に、スイッチ回路ＳＷ１２ａ，ＳＷ１３ａがＯＮし、ビット線ＷＢＬ１ａ，ＲＢＬ１ａは基準電圧Ｖｒｅｆにプリチャージされ、さらに、Ｉ／Ｏ線６６も初期状態の基準電圧にプリチャージされて、一連のデータ読出動作および書戻し動作が終了する。
【０１００】
ここで、センスアンプＳＡ１１はビット線対ごとに設けられていることから、センスアンプＳＡ１１を構成するトランジスタは、サイズが小さく、駆動力が小さい。このため、センスアンプＳＡ１１は、ビット線ＷＢＬ１ａの電圧を電源電圧レベルまで瞬時にフルスイングすることができず、結果として、ビット線ＷＢＬ１ａ，ＲＢＬ１ａの電圧は、基準電圧Ｖｒｅｆから直ちには上昇しない。
【０１０１】
したがって、データ書戻し動作を含むデータ読出動作が終了し、メモリセルＭＣ１ａが非選択となった後になされる、ビット線ＲＢＬ１ａ，ＷＢＬ１ａの基準電圧Ｖｒｅｆへのプリチャージが短時間で行なわれ、その結果、次のデータ読出動作または書込動作に対するプリチャージ期間を短縮することができ、データの読出動作が高速化される。
【０１０２】
なお、上述したように、センスアンプＳＡ１１によるビット線電圧のスイング幅が小さいため、ビット線ＷＢＬ１ａの電圧は、完全な電源電圧レベルにはならない。そこで、メモリセルＭＣ１ａのキャパシタ５６への書戻しに際しては、対応するワード線ＷＷＬａの電圧は昇圧され、ＮチャネルＭＯＳトランジスタ５２におけるしきい値電圧の降下が補われている。
【０１０３】
図７は、メモリセルＭＣ１ａからのデータ“０”の読出動作を説明するタイミングチャートである。
【０１０４】
図７を参照して、時刻Ｔ１において、ビット線ＷＢＬ１ａ，ＲＢＬ１ａに基準電圧Ｖｒｅｆを伝達していたスイッチ回路ＳＷ１２ａ，ＳＷ１３ａがＯＦＦし、ワード線ＲＷＬａが活性化されると、メモリセルＭＣ１ａのキャパシタ５６が保持していたデータ“０”に相当する電荷に応じて、ビット線ＲＢＬ１ａの電圧レベルが基準電圧ＶｒｅｆからＶｒｅｆ−△Ｖ２に微小変化する。なお、このタイミングでスイッチ回路ＳＷ１４ａもＯＮし、センスアンプＳＡ１１は、対応するＩ／Ｏ線６６と導通する。
【０１０５】
時刻Ｔ２において、制御回路２８からセンスアンプＳＡ１１へ出力される信号ＳＥがＨレベルになると、センスアンプＳＡ１１が活性化され、センスアンプＳＡ１１は、ビット線ＲＢＬ１ａの電圧レベルを基準電圧発生回路３８から受ける基準電圧Ｖｒｅｆと比較し、その電位差△Ｖ２を接地電圧レベルに増幅した電圧出力ＳＡＯ１を出力する。そして、電圧出力ＳＡＯ１は、スイッチ回路ＳＷ１４ａを介してＩ／Ｏ線６６へ伝達され、データ“０”がＩ／Ｏ線６６に読出される。
【０１０６】
一方、読出したデータ“０”をメモリセルＭＣ１ａへ書戻すため、時刻Ｔ３において、スイッチ回路ＳＷ１１ａがＯＮし、接地電圧レベルの電圧出力ＳＡＯ１がスイッチ回路ＳＷ１１ａを介してビット線ＷＢＬ１ａへ伝達される。また、同時に、ワード線ＷＷＬａも活性化され、ビット線ＷＢＬ１ａの電圧がＮチャネルＭＯＳトランジスタ５２を介してメモリセルＭＣ１ａのキャパシタ５６および記憶ノード６２に印加される。これによって、データの読出しに際して破壊された読出データ“０”がメモリセルＭＣ１ａへ書戻される。
【０１０７】
そして、時刻Ｔ４において、ワード線ＲＷＬａ，ＷＷＬａが非活性化され、また、スイッチ回路ＳＷ１１ａ，ＳＷ１４ａがＯＦＦし、さらに、信号ＳＥがＬレベルとなってセンスアンプＳＡ１１が非活性化される。また、同時に、スイッチ回路ＳＷ１２ａ，ＳＷ１３ａがＯＮし、ビット線ＷＢＬ１ａ，ＲＢＬ１ａは基準電圧Ｖｒｅｆにプリチャージされ、さらに、Ｉ／Ｏ線６６も初期状態の基準電圧にプリチャージされて、一連のデータ読出動作および書戻し動作が終了する。
【０１０８】
なお、データ“１”の書戻しの際は、ＮチャネルＭＯＳトランジスタ５２におけるしきい値電圧の降下を補うためにワード線ＷＷＬａの電圧の昇圧が必要とされるが、データ“０”の書戻しの際は、理論的にはワード線ＷＷＬａの電圧の昇圧は不要である。書戻すデータによってワード線の電圧レベルを変える必要も特にないため、この実施の形態においては、データ“０”の書戻しの際もワード線の電圧は昇圧されるが、データ“０”の書戻しの際にはワード線の電圧を昇圧しないようにしてもよい。
【０１０９】
このように、この半導体記憶装置１０においては、データの読出動作中に読出データのメモリセルへの書戻し動作を行なうことができるため、特に、読出動作の周波数を高くすることができる。
【０１１０】
次に、電荷補填回路６０によってリフレッシュ動作を行なうことなくメモリセルＭＣ１ａ，ＭＣ２ａにおいて記憶データが保持される仕組みについて説明する。
【０１１１】
図８は、図２に示された電荷補填回路６０の構成を示す回路図である。
図８を参照して、電荷補填回路６０は、インバータ６０２，６０４で構成され、インバータ６０２は、Ｐチャネル薄膜トランジスタ（ＰチャネルＴＦＴ（ＴｈｉｎＦｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）：以下、薄膜トランジスタを「ＴＦＴ」と称する。）６０８およびＮチャネルＭＯＳトランジスタ６１０からなり、インバータ６０４は、ＰチャネルＴＦＴ６１２およびＮチャネルＭＯＳトランジスタ６１４からなる。
【０１１２】
ＰチャネルＴＦＴ６０８，６１２は、多結晶ポリシリコンで構成された、スイッチング機能を備える抵抗素子であり、Ｔ（テラ、「Ｔ」は１０１２を表わす。）Ω（オーム）オーダのＯＦＦ抵抗とＧ（ギガ、「Ｇ」は１０９を表わす。）ΩオーダのＯＮ抵抗とを有する高抵抗素子である。
【０１１３】
なお、この発明においては、抵抗素子といった場合、スイッチング機能を備えるものと定抵抗のものとの両方を示すものとする。
【０１１４】
ＰチャネルＴＦＴ６０８は、電源ノード６１６およびノード６０６に接続され、記憶ノード６２にゲートが接続される。また、ＮチャネルＭＯＳトランジスタ６１０は、ノード６０６および接地ノード６１８に接続され、記憶ノード６２にゲートが接続される。
【０１１５】
ＰチャネルＴＦＴ６１２は、電源ノード６１６および記憶ノード６２に接続され、ノード６０６にゲートが接続される。また、ＮチャネルＭＯＳトランジスタ６１４は、記憶ノード６２および接地ノード６１８に接続され、ノード６０６にゲートが接続される。
【０１１６】
半導体記憶装置１０に含まれるメモリセルにおいては、このインバータ６０２とインバータ６０４とによるラッチ機能によって、キャパシタ５６のリーク電流が補填され、リフレッシュ動作を行なうことなく記憶データが保持される。
【０１１７】
以下、この電荷補填回路６０を有するメモリセルＭＣ１ａの動作について説明する。
【０１１８】
（１）データ“０”の書込み
このメモリセルＭＣ１ａにおいては、バルクトランジスタのＯＮ電流は３×１０−５Ａ（アンペア）程度であり、ＴＦＴのＯＮ電流およびＯＦＦ電流は、それぞれ１×１０−１１Ａおよび１×１０−１３Ａ程度である。また、バルクトランジスタのＯＦＦ電流による記憶ノード６２およびノード６０６からのリーク電流は１×１０−１５Ａ程度である。なお、ここに示した各電流値は、これらの数値に限定されるものではなく、これらの程度の次数であることを示すものである。
【０１１９】
上述した各電流値であれば、ＰチャネルＴＦＴ６０８，６１２のＯＮ電流は、それぞれ記憶ノード６２およびノード６０６からのリーク電流を４桁上回るため、電源ノード６１６から記憶ノード６２およびノード６０６を電源電圧に充電することができる。
【０１２０】
記憶ノード６２の容量は、キャパシタ５６の容量、トランジスタのゲート容量、活性領域の接合容量などによるものであるが、記憶データが安定的に読出されるために、記憶ノード６２の容量は、少なくとも５ｆＦ（５ｆ（フェムト）ファラド、「ｆ」は１０−１５を表わす。）以上になるように設計される。一方、ノード６０６の容量は、トランジスタのゲート容量、活性領域の接合容量などによるものであるが、ノード６０６の容量は、一般的なＳＲＡＭと同様に、１ｆＦ程度である。記憶ノード６２の容量が上述した最小値の５ｆＦであり、ノード６０６の容量が１ｆＦであれば、記憶ノード６２およびノード６０６の容量比は５となる。
【０１２１】
この容量比をどの程度にするのが好ましいかは、このメモリセルＭＣ１ａにデータ“０”を書込むことができる条件によって決まる。以下、この条件について説明する。
【０１２２】
メモリセルＭＣ１ａにデータ“０”が書込まれると、記憶ノード６２の電圧は０Ｖとなるが、通常の書込動作時間であるｎ（ナノ、「ｎ」は１０−９を表わす。）秒オーダでは、ノード６０６は、電源ノード６１６から電源電圧に充電されない。これは、次式において示される。
【０１２３】
いま、電源ノード６１６の電源電圧を２Ｖとした場合、ノード６０６において次式が成り立つ。
【０１２４】
電荷Ｑ＝容量Ｃ×電圧Ｖ＝１ｆ×２＝２×１０−１５
ＰチャネルＴＦＴ６０８のＯＮ電流Ｉ＝１×１０−１１Ａ
充電時間ｔ＝Ｑ／Ｉ＝２×１０−４秒　　…▲１▼
したがって、ノード６０６が充電されるためには、μ（マイクロ、「μ」は１０−６を表わす。）秒オーダの時間を要する。そうすると、記憶ノード６２の電圧が０Ｖになっても、直ちにノード６０６は電源電圧に充電されないので、記憶ノード６２は、ＰチャネルＴＦＴ６１２を介して充電され始める。そして、ノード６０６に比べて記憶ノード６２の充電速度が速いと、ノード６０６が充電されてＰチャネルＴＦＴ６１２がＯＦＦする前に記憶ノード６２が再充電されてしまうことになり、一旦記憶ノード６２に書込まれたデータ“０”は、最終的にデータ“１”となって、書込エラーが発生する。
【０１２５】
しかしながら、上述した記憶ノード６２およびノード６０６の容量比が大きければ、ノード６０６の充電速度が記憶ノード６２の充電速度を上回り、記憶ノード６２が充電される前にＰチャネルＴＦＴ６１２がＯＦＦし、また、ＮチャネルＭＯＳトランジスタ６１４がＯＮするので、記憶ノード６２は０Ｖにプルダウンされ、書込エラーは発生しない。
【０１２６】
この記憶ノード６２およびノード６０６の容量比は、ＮチャネルＭＯＳトランジスタ６１０とＮチャネルＭＯＳトランジスタ６１４とのしきい値電圧のばらつきを考慮すると、最低限５程度あればよいと考えられる。そして、データの書込みをさらに安定的に実現するために、記憶ノード６２と接続されるキャパシタ５６が設けられ、キャパシタ５６の容量を一般的なＤＲＡＭと同等の２０ｆＦ程度にすれば、記憶ノード６２およびノード６０６の容量比は２０程度となり、データの書込みはさらに安定化される。なお、ＰチャネルＴＦＴ６０８とＰチャネルＴＦＴ６１２とのＯＮ電流の比が１０倍程度ばらつくこと、およびＮチャネルＭＯＳトランジスタ６１０とＮチャネルＭＯＳトランジスタ６１４とのしきい値電圧がばらつくことを考慮すると、記憶ノード６２およびノード６０６の容量比は２０以上であることが望ましい。
【０１２７】
以上のように、記憶ノード６２およびノード６０６に容量比を設けることによって、ノード６０６が電源電圧に充電される前にワード線ＷＷＬａを非活性化しても、データ“０”の書込みにおける書込エラーは発生しない。そして、ノード６０６の電圧が所定の電圧を超えるとＮチャネルＭＯＳトランジスタ６１４がＯＮし、これによって記憶ノード６２は０Ｖに保持され、その後リフレッシュ動作することなく、書込まれたデータ“０”の状態が保持される。
【０１２８】
なお、この実施の形態１では、データの書込みを安定的に実現するためにキャパシタ５６を設けているが、キャパシタ５６を設けることなくトランジスタのゲート容量などで記憶ノード６２およびノード６０６の容量比が十分に確保できれば、キャパシタ５６を不要とすることもできる。
【０１２９】
（２）データ“１”の書込み
メモリセルＭＣ１ａにデータ“１”が書込まれるときは、記憶ノード６２は、ビット線ＷＢＬ１ａからＮチャネルＭＯＳトランジスタ５２を介して直ちに充電され、これに応じてＮチャネルＭＯＳトランジスタ６１０が直ちにＯＮし、ノード６０６は直ちに０Ｖとなる。したがって、記憶ノード６２およびノード６０６の電圧は早期に安定し、データ“１”の書込みの際にＴＦＴの性能による影響を受けることはない。
【０１３０】
そして、上述したように、ＰチャネルＴＦＴ６１２のＯＮ電流は、記憶ノード６２からのリーク電流を４桁上回るため、記憶ノード６２はＰチャネルＴＦＴ６１２によって電源電圧に保持され、その後リフレッシュ動作することなく、書込まれたデータ“１”の状態が保持される。
【０１３１】
（３）記憶データの読出し
メモリセルＭＣ１ａからの記憶データの読出しは、一般的なＤＲＡＭと同じ要領で行なわれるが、この半導体記憶装置１０は、動作高速化の観点からビット線が書込用と読出用とにわけられており、記憶データは、データ読出用のビット線ＲＢＬ１ａに読出される。すなわち、上述したように、予めビット線ＲＢＬ１ａが基準電圧Ｖｒｅｆにプリチャージされ、データの読出しに際して、ブーストされた電源電圧がデータ読出用のワード線ＲＷＬａに印加されてワード線ＲＷＬａが活性化される。これによってＮチャネルＭＯＳトランジスタ５４がＯＮし、キャパシタ５６の蓄電状態に応じたビット線ＲＢＬ１ａの基準電圧Ｖｒｅｆからの微小電圧差がセンスアンプＳＡ１１によって検出され、その電圧差が電源電圧レベルまたは接地電圧レベルまで増幅される。この増幅された電圧レベルが記憶データに対応する。
【０１３２】
また、センスアンプＳＡ１１によって増幅された電圧は、データ書込用のビット線ＷＢＬ１ａに伝達され、ワード線ＷＷＬａが活性化されてＮチャネルＭＯＳトランジスタ５２を介してキャパシタ５６が再チャージされ、上述した（１）または（２）と同様の動作で記憶データの書戻しが行なわれる。
【０１３３】
さらに、このメモリセルＭＣ１ａにおける特徴の１つとして、セルレシオ（β比）を３よりも小さい値とすることができ、具体的には２以下、さらには１に近い値（レシオレス）とすることができる。
【０１３４】
すなわち、上述したように、一般にＳＲＡＭにおいては、メモリセルの動作を安定させるために、セルレシオは３以上にすることとされているが、このメモリセルＭＣ１ａにおいては、キャパシタ５６が設けられることによって、上述したようにメモリセルの動作が安定化されることから、ＳＲＡＭのようにセルレシオを３以上とする必要がなく、基本的にはレシオレスにすることができる。そして、セルレシオを小さくできるということは、ドライバトランジスタのゲート幅を従来のＳＲＡＭと比較して小さくできるということであり、この点からセル面積の縮小が実現される。
【０１３５】
なお、メモリセルの動作の安定性を考慮すると、メモリセルＭＣ１ａにおいても、ＳＲＡＭと同等のセルレシオを有する必要はないが、多少のセルレシオを設けることは、動作の安定化をさらに高めるためには望ましい。
【０１３６】
以上のように、実施の形態１による半導体記憶装置１０においては、メモリセルアレイ３６上に行列状に配列されるメモリセルの各々は、記憶情報の論理レベルに対応した電荷を保持するキャパシタ５６から漏洩する電荷を補填する電荷補填回路６０を含む。また、ワード線、ビット線およびアクセストランジスタが、データ書込用とデータ読出用とで別々に備えられ、データの読出しに伴って実行する必要があるデータの書戻し動作がデータ読出動作中に行なわれる。
【０１３７】
したがって、実施の形態１による半導体記憶装置１０によれば、リフレッシュ動作を行なうことなく、電荷の漏洩による記憶情報の消失を防止することができる。また、特に書戻し動作を伴なう読出動作において、読出動作中に書戻し動作を行なうことによってデータの読出しから書戻しまでの時間が短縮され、高速動作が実現される。さらに、リフレッシュ動作用の回路が不要になり、装置面積を縮小することができる。
【０１３８】
また、実施の形態１による半導体記憶回路１０によれば、電荷補填回路６０をインバータ６０２，６０４が交差接続される構成としたので、インバータ６０２，６０４によってラッチ機能が構成され、リフレッシュ動作を行なうことなく、記憶ノード６２に記憶情報を保持することができる。
【０１３９】
さらに、実施の形態１による半導体記憶装置１０によれば、メモリセルの各々に含まれるバルクトランジスタは、すべてＮチャネルＭＯＳトランジスタから構成され、さらに、インバータ６０２，６０４の各々の一部に多結晶ポリシリコンで構成されるＰチャネルＴＦＴ６０８，６１２を用いたので、メモリセルを形成する際に２つの導電型のウェル領域を設ける必要がない。さらに、多結晶ポリシリコンで構成されたＰチャネルＴＦＴ６０８，６１２は、バルクトランジスタであるＮチャネルＭＯＳトランジスタ６１０，６１４の上層に形成できるので、メモリセルのサイズを縮小することができる。
【０１４０】
また、さらに、実施の形態１による半導体記憶装置１０によれば、メモリセルにおけるノードの容量を適切にしたため、セルレシオを大きくとる必要がなく、また、セルレシオを小さくする代わりに電荷補填回路６０における負荷素子をバルクトランジスタにする必要もないため、負荷素子に多結晶ポリシリコンで構成されるＰチャネルＴＦＴを用いて多層構造とすることができ、従来のＳＲＡＭと比較してセル面積を縮小することができる。
【０１４１】
［実施の形態２］
実施の形態１による半導体記憶装置１０においては、各メモリセルごとにセンスアンプが設けられていたが、実施の形態２による半導体記憶装置１１においては、メモリセル２つに対して１つのセンスアンプが設けられ、さらなる回路面積の縮小化が図られる。
【０１４２】
実施の形態２による半導体記憶装置１１の全体構成は、図１に示した半導体記憶装置１０の全体構成と同じであるので、その説明は繰返さない。
【０１４３】
図９は、実施の形態２による半導体記憶装置１１のメモリセルアレイ３６上に行列状に配列されるメモリセルとメモリセルに対するデータの読み書きに関する周辺回路との構成を示す回路図である。なお、図９においては、メモリセルアレイ３６上に行列状に配列されるメモリセルのうち、隣接する４つのメモリセルＭＣ１ａ，ＭＣ２ａ，ＭＣ１ｂ，ＭＣ２ｂが図示されており、以下、図９に示された範囲内で説明する。
【０１４４】
図９を参照して、半導体記憶装置１１におけるメモリセルアレイ３６上には、メモリセルＭＣ１ａ，ＭＣ２ａ，ＭＣ１ｂ，ＭＣ２ｂと、ワード線ＷＷＬａ，ＲＷＬａ，ＷＷＬｂ，ＲＷＬｂと、Ｉ／Ｏ線６６と、図示されない基準電圧線６４とが備えられる。また、メモリセルＭＣ１ａに対応して、ビット線ＷＢＬ１ａ，ＲＢＬ１ａと、スイッチ回路ＳＷ１１ａ〜ＳＷ１３ａ，ＳＷ１５ａとが備えられ、メモリセルＭＣ２ａに対応して、ビット線ＷＢＬ２ａ，ＲＢＬ２ａと、スイッチ回路ＳＷ２１ａ〜ＳＷ２３ａ，ＳＷ２５ａとが備えられ、メモリセルＭＣ１ｂに対応して、ビット線ＷＢＬ１ｂ，ＲＢＬ１ｂと、スイッチ回路ＳＷ１１ｂ〜ＳＷ１３ｂ，ＳＷ１５ｂとが備えられ、メモリセルＭＣ２ｂに対応して、ビット線ＷＢＬ２ｂ，ＲＢＬ２ｂと、スイッチ回路ＳＷ２１ｂ〜ＳＷ２３ｂ，ＳＷ２５ｂとが備えられる。さらに、メモリセルＭＣ１ａ，ＭＣ１ｂに対応して、センスアンプＳＡ２１が備えられ、メモリセルＭＣ２ａ，ＭＣ２ｂに対応して、センスアンプＳＡ２２が備えられる。
【０１４５】
ここで、メモリセルＭＣ２ａ，ＭＣ１ｂ，ＭＣ２ｂおよびそれらに対応する周辺回路ならびにメモリセルアレイ３６上のその他のメモリセルおよびそれに対応する周辺回路の構成は、メモリセルＭＣ１ａおよびそれに対応する周辺回路の構成と基本的に同じである。メモリセルＭＣ１ａおよびそれに対応する周辺回路の構成については、実施の形態１において既に説明したので、個々のメモリセルおよびそれに対応する周辺回路の構成については説明を繰返さず、以下、メモリセルＭＣ１ａおよびそれに対応する周辺回路の構成について、実施の形態１との差異を中心に説明する。
【０１４６】
スイッチ回路ＳＷ１５ａは、制御回路２８（図示せず）からの指令に応じてメモリセルＭＣ１ａからのデータ読出時にＯＮし、対応するＩ／Ｏ線６６およびスイッチ回路ＳＷ１１ａを介して接続されるビット線ＷＢＬ１ａにセンスアンプＳＡ２１を接続する。
【０１４７】
スイッチ回路ＳＷ１５ｂは、制御回路２８からの指令に応じてメモリセルＭＣ１ｂからのデータ読出時にＯＮし、対応するＩ／Ｏ線６６およびスイッチ回路ＳＷ１１ｂを介して接続されるビット線ＷＢＬ１ｂにセンスアンプＳＡ２１を接続する。
【０１４８】
半導体記憶装置１１においては、Ｉ／Ｏ線６６は、センスアンプごとに備えられ、データの書込みが指示されたメモリセルに対応する書込データをライトアンプ（図示せず）から伝達し、また、データの読出しが指示されたメモリセルからセンスアンプを介して読出された読出データをプリアンプ（図示せず）へ伝達する。
【０１４９】
実施の形態２による半導体記憶装置１１においては、２つのメモリセルで１つのセンスアンプが共有され、実施の形態１による半導体記憶装置１０に比べてセンスアンプの数が半減されている。
【０１５０】
半導体記憶装置１０では、メモリセルＭＣ１ａからのデータ読出時、ビット線ＲＢＬ１ａの電圧は、基準電圧発生回路３８から出力された基準電圧Ｖｒｅｆと直接比較されるが、半導体記憶装置１１では、メモリセルＭＣ１ａからのデータ読出時、ビット線ＲＢＬ１ａの電圧は、センスアンプＳＡ２１に接続されるもう一方の非選択のメモリセルＭＣ１ｂと接続されるビット線ＲＢＬ１ｂの電圧と比較される。
【０１５１】
このような構成とした理由は、メモリセルＭＣ１ａが選択されている間、メモリセルＭＣ１ｂは非選択であるため、スイッチ回路ＳＷ１３ｂがＯＮしており、ビット線ＲＢＬ１ｂの電圧レベルは、基準電圧発生回路３８から出力された基準電圧Ｖｒｅｆとなっているからである。
【０１５２】
そして、メモリセルＭＣ１ａからの読出データに応じて基準電圧Ｖｒｅｆから微小変化したビット線ＲＢＬ１ａの電圧レベルが、ビット線ＲＢＬ１ｂ上の基準電圧ＶｒｅｆとセンスアンプＳＡ２１によって比較され、その電位差を増幅した電圧出力ＳＡＯ１ａがセンスアンプＳＡ２１からスイッチ回路ＳＷ１５ａを介して、対応するＩ／Ｏ線６６およびスイッチ回路ＳＷ１１ａを介してビット線ＷＢＬ１ａへ出力される。
【０１５３】
一方、メモリセルＭＣ１ｂが選択されているときは、メモリセルＭＣ１ａは非選択であるため、スイッチ回路ＳＷ１３ａがＯＮしており、ビット線ＲＢＬ１ａの電圧レベルは、基準電圧発生回路３８から出力された基準電圧Ｖｒｅｆとなっている。
【０１５４】
そして、メモリセルＭＣ１ｂからの読出データに応じて基準電圧Ｖｒｅｆから微小変化したビット線ＲＢＬ１ｂの電圧レベルが、ビット線ＲＢＬ１ａ上の基準電圧ＶｒｅｆとセンスアンプＳＡ２１によって比較され、その電位差を増幅した電圧出力ＳＡＯ１ｂがセンスアンプＳＡ２１からスイッチ回路ＳＷ１５ｂを介して、対応するＩ／Ｏ線６６およびスイッチ回路ＳＷ１１ｂを介してビット線ＷＢＬ１ｂへ出力される。
【０１５５】
以上のような構成とすることで、実施の形態２による半導体記憶装置１１は、半導体記憶装置１０と比較してセンスアンプの数を半減することができる。
【０１５６】
なお、半導体記憶装置１１における各メモリセルに対するデータの読み書き動作については、半導体記憶装置１０と同じであるので、その説明は繰返さない。
【０１５７】
図１０は、図９に示したセンスアンプＳＡ２１の構成を示す回路図である。なお、図９に示したセンスアンプＳＡ２１，ＳＡ２２の構成は同じであるので、以下、センスアンプＳＡ２１の構成について説明する。
【０１５８】
図１０を参照して、センスアンプＳＡ２１は、ＰチャネルＭＯＳトランジスタ１２２，１２４と、ＮチャネルＭＯＳトランジスタ１２６，１２８，１３０と、ノードＮＤ４〜ＮＤ６とを含む。
【０１５９】
ＰチャネルＭＯＳトランジスタ１２２は、電源ノード６１６およびノードＮＤ４に接続され、ノードＮＤ５にゲートが接続される。ＰチャネルＭＯＳトランジスタ１２４は、電源ノード６１６およびノードＮＤ５に接続され、ノードＮＤ４にゲートが接続される。ＮチャネルＭＯＳトランジスタ１２６は、ノードＮＤ４およびノードＮＤ６に接続され、メモリセルＭＣ１ａと接続されるビット線ＲＢＬ１ａにゲートが接続される。ＮチャネルＭＯＳトランジスタ１２８は、ノードＮＤ５およびノードＮＤ６に接続され、メモリセルＭＣ１ｂと接続されるビット線ＲＢＬ１ｂにゲートが接続される。ＮチャネルＭＯＳトランジスタ１３０は、ノードＮＤ６および接地ノード６１８に接続され、制御回路２８から出力される信号ＳＥをゲートに受ける。
【０１６０】
センスアンプＳＡ２１は、カレントミラー差動アンプであり、信号ＳＥがＨレベルであるとき、ＮチャネルＭＯＳトランジスタ１３０がＯＮして活性化される。そして、メモリセルＭＣ１ａが選択され、メモリセルＭＣ１ｂが非選択のとき、ビット線ＲＢＬ１ａの電圧レベルがビット線ＲＢＬ１ｂ上の基準電圧Ｖｒｅｆよりも高ければ、ノードＮＤ５の電圧レベルは電源電圧レベルとなる。したがって、このとき、センスアンプＳＡ２１は、電源電圧レベルの出力電圧ＳＡＯ１ａを出力する。また、ビット線ＲＢＬ１ａの電圧レベルがビット線ＲＢＬ１ｂ上の基準電圧Ｖｒｅｆよりも低ければ、ノードＮＤ５の電圧レベルは接地電圧レベルとなる。したがって、このときは、センスアンプＳＡ２１は、接地電圧レベルの出力電圧ＳＡＯ１ａを出力する。
【０１６１】
一方、メモリセルＭＣ１ｂが選択され、メモリセルＭＣ１ａが非選択のとき、ビット線ＲＢＬ１ｂの電圧レベルがビット線ＲＢＬ１ａ上の基準電圧Ｖｒｅｆよりも高ければ、ノードＮＤ４の電圧レベルは電源電圧レベルとなる。したがって、このとき、センスアンプＳＡ２１は、電源電圧レベルの出力電圧ＳＡＯ１ｂを出力する。また、ビット線ＲＢＬ１ｂの電圧レベルがビット線ＲＢＬ１ａ上の基準電圧Ｖｒｅｆよりも低ければ、ノードＮＤ４の電圧レベルは接地電圧レベルとなる。したがって、このときは、センスアンプＳＡ２１は、接地電圧レベルの出力電圧ＳＡＯ１ｂを出力する。
【０１６２】
このセンスアンプＳＡ２１も、実施の形態１におけるセンスアンプと同様に、従来のＤＲＡＭにおけるセンスアンプと異なり、出力ノード（ノードＮＤ４，ＮＤ５）が入力ノード（ＮチャネルＭＯＳトランジスタ１２６，１２８のゲート入力）と別ノードで構成される。したがって、センスアンプＳＡ２１も、入力ノードと出力ノードとが同一ノードであった従来のＤＲＡＭのセンスアンプに比べて、高速に動作することができ、その結果、半導体記憶装置１１におけるデータの読出動作が高速化される。
【０１６３】
以上のように、実施の形態２による半導体記憶装置１１によれば、２つのメモリセルに対してセンスアンプを１つ備える構成としたので、センスアンプの数を削減でき、回路面積を縮小することができる。
【０１６４】
［実施の形態３］
実施の形態３による半導体記憶装置のメモリセルにおいては、実施の形態１で説明した電荷補填回路６０の構成において、負荷素子としてのＰチャネルＴＦＴに代えて、抵抗値の高い高抵抗が用いられる。
【０１６５】
実施の形態３による半導体記憶装置１０Ａの全体構成は、実施の形態１による半導体記憶装置１０の構成と同じであるので、その説明は繰返さない。
【０１６６】
図１１は、実施の形態３による半導体記憶装置１０Ａのメモリセルに含まれる電荷補填回路の構成を示した回路図である。
【０１６７】
図１１を参照して、半導体記憶装置１０Ａのメモリセルにおいては、実施の形態１で説明した電荷補填回路６０に代えて電荷補填回路６０Ａが備えられ、電荷補填回路６０Ａは、電荷補填回路６０において負荷素子として用いられるＰチャネルＴＦＴ６０８，６１２に代えて、高抵抗６０８Ａ，６１２Ａを含む。
【０１６８】
電荷補填回路６０Ａのその他の構成については、電荷補填回路６０の構成と同じであるので、その説明は繰返さない。
【０１６９】
電荷補填回路６０Ａにおいては、メモリセルＭＣ１ａにデータ“０”が書込まれている状態では、記憶ノード６２の電圧は接地電圧レベルであり、ノード６０６の電圧は電源電圧レベルである。そして、この電荷補填回路６０Ａにおいては、電源ノード６１６から高抵抗６１２ＡおよびＮチャネルＭＯＳトランジスタ６１４を介して常時電流が流れることになるので、高抵抗６１２Ａとして抵抗値の高い抵抗を用いなければ、データの読み書きを行なっていないスタンバイ期間中の電流（以下、スタンバイ電流と称する。）が増加することとなる。なお、メモリセルＭＣ１ａにデータ“１”が書込まれている状態を考えると、高抵抗６０８Ａについても同じことがいえる。
【０１７０】
一方、データ“０”がメモリセルＭＣ１ａに書込まれる場合、高抵抗６０８Ａの抵抗値が高すぎると、ノード６０６においてＮチャネルＭＯＳトランジスタ６１０から漏洩するリーク電流が無視できなくなり、ノード６０６の電位が低下する。なお、データ“１”がメモリセルＭＣ１ａに書込まれる場合を考えると、高抵抗６１２Ａおよび記憶ノード６２についても同じことがいえる。
【０１７１】
したがって、少なくとも、リーク電流の１０倍程度の電流を高抵抗から供給することが、ノード６０６の状態を安定させるために必要となる。電源電圧を２Ｖとし、リーク電流を１×１０−１５Ａとすると、高抵抗６０８Ａにリーク電流の１０倍の電流１×１０−１４Ａを流すためには、高抵抗６０８Ａの抵抗値は２×１０１４Ω以下であればよいことになる。なお、データ“１”がメモリセルＭＣ１ａに書込まれる場合を考えると、高抵抗６１２Ａの抵抗値についても同じことがいえる。
【０１７２】
一方、高抵抗６１２Ａ，６０８Ａの抵抗値の上限は、このメモリセルＭＣ１ａが搭載される半導体記憶装置のメモリ容量とスタンバイ電流の仕様によって定められる。たとえば、メモリ容量が４Ｍ（メガ、「Ｍ」は１０６を表わす。）ビットである場合に、スタンバイ電流を１０μＡに抑えるためには、１メモリセル当りの高抵抗を流れる電流Ｉは、Ｉ＝（１０×１０−６Ａ）／（４×１０６ビット）＝２．５×１０−１２Ａとなる。したがって、電源電圧が２Ｖであるので、高抵抗６１２Ａ，６０８Ａの抵抗値は、Ｒ＝２Ｖ／（２．５×１０−１２Ａ）＝８×１０１１Ωとなる。以上より、上記条件においては、高抵抗６１２Ａ，６０８Ａの抵抗値は、８×１０１１Ω〜２×１０１４Ωであればよい。
【０１７３】
このように、負荷素子の抵抗値を所定の範囲内にとると、スイッチング機能を備えない定抵抗であっても電荷補填機能が構成でき、かつ、スタンバイ電流を増加させることなく、リフレッシュ動作を不要とした効果が最大限に活かされる。
【０１７４】
なお、上述した説明では、実施の形態１による半導体記憶装置１０に対応した電荷補填回路の他の構成を述べたが、実施の形態２による半導体記憶装置１１に対応して、電荷補填回路６０に代えて上述した電荷補填回路６０Ａを備えることもできる。
【０１７５】
以上のように、実施の形態３による半導体記憶装置１０Ａによっても、実施の形態１と同様の効果が得られ、また、実施の形態２に対応する構成であるときは、実施の形態２と同様の効果が得られる。
【０１７６】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１７７】
【発明の効果】
この発明においては、複数のメモリセルの各々は、記憶情報の論理レベルに対応した電荷を保持する容量素子から漏洩する電荷を補填する電荷補填回路を含む。また、ワード線、ビット線およびアクセストランジスタが、データ書込用とデータ読出用とで別々に備えられる。
【０１７８】
したがって、この発明によれば、リフレッシュ動作を行なうことなく、電荷の漏洩による記憶情報の消失を防止することができる。また、特に書戻し動作を伴なう読出動作において、読出動作中に書戻し動作を行なうことによってデータの読出しから書戻しまでの時間が短縮され、高速動作が実現される。
【０１７９】
さらに、セルレシオを小さくすることによって、セル面積も縮小することができる。また、さらに、リフレッシュ動作用の回路が不要になるので、その点からも装置面積を縮小することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】実施の形態１による半導体記憶装置のメモリセルアレイ上に行列状に配列されるメモリセルとメモリセルに対するデータの読み書きに関する周辺回路との構成を示す回路図である。
【図３】図２に示すセンスアンプの構成を示す回路図である。
【図４】メモリセルへのデータ“１”の書込動作を説明するタイミングチャートである。
【図５】メモリセルへのデータ“０”の書込動作を説明するタイミングチャートである。
【図６】メモリセルからのデータ“１”の読出動作を説明するタイミングチャートである。
【図７】メモリセルからのデータ“０”の読出動作を説明するタイミングチャートである。
【図８】図２に示す電荷補填回路の構成を示す回路図である。
【図９】実施の形態２による半導体記憶装置のメモリセルアレイ上に行列状に配列されるメモリセルとメモリセルに対するデータの読み書きに関する周辺回路との構成を示す回路図である。
【図１０】図９に示すセンスアンプの構成を示す回路図である。
【図１１】実施の形態３による半導体記憶装置のメモリセルに含まれる電荷補填回路の構成を示した回路図である。
【図１２】従来のＤＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【図１３】従来のＳＲＡＭにおけるメモリセルアレイ上に行列状に配列されるメモリセルの構成を示す回路図である。
【符号の説明】
１０，１０Ａ，１１　半導体記憶装置、１２　制御信号端子、１４　クロック端子、１６　アドレス端子、１８　データ入出力端子、２０　制御信号バッファ、２２　クロックバッファ、２４　アドレスバッファ、２６　入出力バッファ、２８　制御回路、３０　行アドレスデコーダ、３２　列アドレスデコーダ、３４センスアンプ／入出力制御回路、３６　メモリセルアレイ、３８　基準電圧発生回路、５２，５４，１０６〜１１０，１２６〜１３０，６１０，６１４　ＮチャネルＭＯＳトランジスタ、５６　キャパシタ、５８　セルプレート、６０，６０Ａ　電荷補填回路、６２　記憶ノード、６４　基準電圧線、６６　Ｉ／Ｏ線、１０２，１０４，１２２，１２４　ＰチャネルＭＯＳトランジスタ、６０２，６０２Ａ，６０４，６０４Ａ　インバータ、６０６，ＮＤ１〜ＮＤ６　ノード、６０８，６１２　ＰチャネルＴＦＴ、６０８Ａ，６１２Ａ　高抵抗、６１６　電源ノード、６１８　接地ノード、ＭＣ１ａ，ＭＣ２ａ，ＭＣ１ｂ，ＭＣ２ｂ　メモリセル、ＷＷＬａ，ＲＷＬａ，ＷＷＬｂ，ＲＷＬｂ　ワード線、ＷＢＬ１ａ，ＲＢＬ１ａ，ＷＢＬ２ａ，ＲＢＬ２ａ，ＷＢＬ１ｂ，ＲＢＬ１ｂ，ＷＢＬ２ｂ，ＲＢＬ２ｂ　ビット線、ＳＡ１１，ＳＡ１２，ＳＡ２１，ＳＡ２２　センスアンプ、ＳＷ１１ａ〜ＳＷ１５ａ，ＳＷ２１ａ〜ＳＷ２５ａ，ＳＷ１１ｂ〜ＳＷ１３ｂ，ＳＷ１５ｂ，ＳＷ２１ｂ〜ＳＷ２３ｂ，ＳＷ２５ｂ　スイッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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