(57)【要約】【課題】マルチチップのマルチセクタ消去動作モードを支援する半導体メモリチップと、その半導体メモリチップで構成されたマルチチップパッケージ、及びマルチセクタ消去方法を提供する。【解決手段】マルチチップパッケージを構成する半導体メモリチップは、セルアレイと、消去するセクタ情報を有するレジスタと、マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、アドレスを順次に発生するカウンタと、該当セクタに対する消去動作を実行するコアドライバと、これら構成要素を制御する制御回路とを含む。【選択図】図７
2004311016.tif 000002
【特許請求の範囲】
【請求項１】
マルチチップのマルチセクタ消去動作モードを支援する半導体メモリチップにおいて、
アドレスカウントアップ信号に応答して前記マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、
前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、
前記アドレスのセクタ情報が消去されるセクタに対応するか否かをチェックして、前記アドレスカウントアップ信号を発生する制御回路とを含むことを特徴とする半導体メモリチップ。
【請求項２】
前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックすることを特徴とする請求項１に記載の半導体メモリチップ。
【請求項３】
前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報とが一致しない時に、フローティング状態にあることを特徴とする請求項１に記載の半導体メモリチップ。
【請求項４】
前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態であることを特徴とする請求項２または３に記載の半導体メモリチップ。
【請求項５】
前記カウンタは、アドレスを順次に発生することを特徴とする請求項１に記載の半導体メモリチップ。
【請求項６】
前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当することを特徴とする請求項５に記載の半導体メモリチップ。
【請求項７】
マルチチップのマルチセクタ消去動作モードを支援する半導体メモリチップにおいて、
複数個のセクタからなるメモリセルアレイと、
消去するセクタ情報を有するレジスタと、
アドレスカウントアップ信号に応答して前記マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、
前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、
前記レジスタのセクタ情報と前記カウンタでのセクタ情報とが一致するか否かをチェックして、一致する時には消去イネーブル信号を発生し、一致しない時には前記アドレスカウントアップ信号を発生する制御回路と、
前記消去イネーブル信号に応答して該当のセクタに対する消去動作を実行するコアドライバとを含むことを特徴とする半導体メモリチップ。
【請求項８】
前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックすることを特徴とする請求項７に記載の半導体メモリチップ。
【請求項９】
前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報とが一致しない時に、フローティング状態にあることを特徴とする請求項７に記載の半導体メモリチップ。
【請求項１０】
前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態であることを特徴とする請求項８または９に記載の半導体メモリチップ。
【請求項１１】
前記カウンタは、アドレスを順次に発生することを特徴とする請求項７に記載の半導体メモリチップ。
【請求項１２】
前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当することを特徴とする請求項１１に記載の半導体メモリチップ。
【請求項１３】
マルチセクタ消去動作を実行するマルチチップパッケージにおいて、
制御信号を伝達する第１バスと、
アドレス及びデータを伝達する第２バスと、
前記第１バス及び前記第２バスに各々連結されて、前記マルチセクタ消去動作モードを支援する複数の半導体メモリチップとを含み、
前記半導体メモリチップの各々は、
複数個のセクタからなるメモリセルアレイと、
消去するセクタ情報を有するレジスタと、
アドレスカウントアップ信号に応答して前記マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、
前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、
前記レジスタのセクタ情報と前記カウンタでのセクタ情報とが一致するか否かをチェックして、一致する時には消去イネーブル信号を発生し、一致しない時には前記アドレスカウントアップ信号を発生する制御回路と、
前記消去イネーブル信号に応答して、該当のセクタに対する消去動作を実行するコアドライバとを含むことを特徴とするマルチチップパッケージ。
【請求項１４】
前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックすることを特徴とする請求項１３に記載のマルチチップパッケージ。
【請求項１５】
前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報が一致しない時に、フローティング状態にあることを特徴とする請求項１３に記載のマルチチップパッケージ。
【請求項１６】
前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態であることを特徴とする請求項１４または１５に記載のマルチチップパッケージ。
【請求項１７】
前記カウンタは、アドレスを順次に発生することを特徴とする請求項１３に記載のマルチチップパッケージ。
【請求項１８】
前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当することを特徴とする請求項１７に記載のマルチチップパッケージ。
【請求項１９】
マルチチップパッケージのマルチセクタ消去方法において、
カウンタのアドレスを初期化する段階と、
前記カウンタのチップ情報と制御回路のチップ選択情報とが一致するか否かを判断する段階と、
前記チップ情報と前記チップ選択情報とが一致する場合に、前記カウンタのセクタ情報とレジスタのセクタ情報とが一致するか否かを判断する段階と、
前記セクタ情報が一致する場合にセクタ消去動作を実行する段階と、
前記消去されたセクタが最後のセクタであれば終了する段階とを含むことを特徴とするマルチセクタ消去方法。
【請求項２０】
前記チップ情報が前記チップ選択情報と一致しない場合に、最後のセクタでなければ、前記カウンタのアドレスを増加し、最後のセクタであれば終了する段階を含むことを特徴とする請求項１９に記載のマルチセクタ消去方法。
【請求項２１】
前記セクタ情報が一致しない場合に、最後のセクタでなければ、前記カウンタのアドレスを増加し、最後のセクタであれば終了する段階を含むことを特徴とする請求項２０に記載のマルチセクタ消去方法。
【請求項２２】
前記消去されたセクタが最後のセクターでない場合に、前記カウンタのアドレスを増加する段階を含むことを特徴とする請求項１９に記載のマルチセクタ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであり、さらに具体的には、マルチチップでマルチセクタ消去動作モードを支援する半導体メモリチップ及びマルチチップパッケージ、及びマルチセクタ消去方法に関するものである。
【背景技術】
【０００２】
フラッシュメモリのセルは、よく知られたようにフローティングゲートとコントロールゲートを有する。フラッシュメモリセルの消去動作は、コントロールゲートにマイナスの高電圧を印加してＦ−Ｎトンネリング現象を誘発させることによって、フローティングゲート内の電子を基板に放出させることによってなされる。フラッシュメモリセルは高集積化のためにバルク領域を共有するので、一つのセクタに含まれるセルは同時に消去される。したがって、フラッシュメモリのセルアレイは消去の単位になる多数のセクタで構成されている。
【０００３】
ＣＰＵまたはコントローラが消去動作のためのコマンドと消去するセクタアドレスを入力すれば、チップ内のアドレスカウンタでアドレスを順次に増加させながら、各セクタに対する消去動作を実施する。このように一回に多数のセクタを消去する消去動作をマルチセクタ消去動作という。
【０００４】
マルチセクタ消去動作を実施するためには、チップ内に、消去しようとするセクタアドレスを貯蔵するレジスタがセクタ数だけ具備されていなければならず、かつセクタアドレスを一つずつ増加させながら消去するセクタであるか否かを検出し、前記検出結果によって消去動作を実行させる手段が必要である。
【０００５】
図１は単一チップでマルチセクタ消去動作を説明するための概念図である。図１に示した例は１２８個のセクタで構成されたフラッシュメモリであり、各セクタにはセクタアドレスＳＡ０〜ＳＡ１２７が割り当てられており、セクタアドレスＳＡ３に該当するセクタを消去しようとしている。
【０００６】
消去動作を命じるコマンドと消去するセクタアドレスは外部コントローラによって入力される。この時に、コントローラは、一つのセクタアドレスを入力して消去動作が行われるようにすることもでき、いくつかのセクタアドレスを入力して、一回に多くのセクタを消去することもできる。このように消去しようとするセクタアドレスを入力することをセクタローディングと呼ぶ。
【０００７】
図２は、単一チップでマルチセクタ消去動作を説明するためのブロック図である。図２を参照すると、単一チップでマルチセクタ消去動作モードを支援する半導体メモリチップは、複数個のセクタからなるメモリセルアレイ６０と、消去するセクタアドレスを貯蔵するレジスタ１０と、アドレスカウントアップ信号に応答してアドレスを順次に発生するカウンタ３０と、前記レジスタ１０に貯蔵されたセクタアドレスと前記カウンタ３０で発生されたセクタアドレスが一致するか否かをチェックして、一致する場合には消去イネーブル信号を発生し、一致しない場合には前記アドレスカウントアップ信号を発生する制御回路４０と、前記消去イネーブル信号に応答して該当セクタに対する消去動作を実行するコアドライバ５０とを含む。
【０００８】
図３は単一チップでマルチセクタ消去動作を説明するためのタイミング図である。図２と図３を参照して、単一チップでマルチセクタ消去動作を説明すれば、次の通りである。
【０００９】
外部コントローラは消去動作を命ずるコマンドと消去するセクタアドレスＳＡ３を入力する。この時に、外部コントローラは一つのセクタアドレスを入力して、一つのセクタを消去することができ、いくつかのセクタアドレスを一回に入力して、多くのセクタを消去することもできる。後者のように、いくつかのセクタが一回に消去されることを単一チップでのマルチセクタ消去動作という。
【００１０】
消去命令が入力されれば、チップ内部のレジスタ１０に消去するセクタアドレスＳＡ３が貯蔵される。前記レジスタ１０は各セクタに一つずつ割り当てられたレジスタであり、消去するセクタに割り当てられたレジスタ値は“１”にセッティングされる。実際の消去動作時に、各セクタを消去するか否かはこのレジスタ値を通じて判断する。
【００１１】
消去動作が始まれば、チップ内部の制御回路４０はアドレスカウンタ３０を‘０’に初期化する。例えば、１２８(２７)個のセクタのメモリセルの場合は、セクタアドレスＳＡ<６：０>を‘０’に初期化する。前記制御回路４０はセクタチェック信号Ｓｅｃｔｏｒ  Ｃｈｅｃｋを発生して、一番目のセクタアドレスＳＡ０に対する消去可否を判断する。一番目のセクタアドレスＳＡ０が前記レジスタ１０に貯蔵されたセクタアドレスＳＡ３と一致しないので、前記制御回路４０はアドレスカウントアップ信号ＡｄｄｒＣｏｕｎｔＵｐを発生する。
【００１２】
この時に、カウンタ３０はセクタアドレスを増加させる。前記制御回路４０は次のセクタアドレスに対してセクタチェックを続ける。レジスタ１０に貯蔵されたセクタアドレスＳＡ３とカウンタ３０で発生したセクタアドレスＳＡ３が一致する場合には、セクタチェック時にロードセクタ信号Ｌｏａｄｅｄ  Ｓｅｃｔｏｒが発生される。この時に、制御回路４０は消去イネーブル信号Ｅｒａｓｅ  Ｅｎａｂｌｅを活性化して、コアドライバ５０が該当のセクタに対する消去動作を実行するようにする。
【００１３】
前記動作の繰り返しを通じてセクタアドレスが最後に至れば、前記カウンタ３０は最終セクタアドレス信号ＦｉｎａｌＳＣＴＡｄｄを発生する。すると、前記制御回路４０は消去終了信号ＥｒａｓｅＦｉｎｉｓｈを発生することによって消去動作を終了する。
【００１４】
図４は単一チップのマルチセクタ消去方法を説明するための順序図である。図４を参照して単一チップのマルチセクタ消去動作を説明すれば、次の通りである。
【００１５】
マルチセクタ消去動作は外部から消去動作コマンドと消去するアドレス情報が入力されて消去ビジー信号Ｅｒａｓｅ  Ｂｕｓｙが活性化されれば始まる。
【００１６】
第１段階Ｓ１は、カウンタのアドレスを‘０’に初期化する段階である。第２段階Ｓ２は、前記カウンタで発生されたセクタアドレスとレジスタに貯蔵されたセクタアドレスが一致するか否かを判断する段階である。第３段階Ｓ３は、前記セクタアドレスが一致する場合にはセクタ消去動作を実行する段階である。第４段階Ｓ４は、セクタアドレスが一致しない場合、またはセクタ消去動作を実行した場合に、最後のセクタであるか否かを判断する段階である。最後のセクタであるか否かを判断して、最後のセクタであれば終了する。最後のセクタではなければ、第５段階Ｓ５でアドレスをカウントアップして、セクタアドレスが一致するか否かを判断する第２段階Ｓ２に戻る。
【００１７】
すべてのセクタに対する消去動作が終われば、消去終了信号Ｅｒａｓｅ  Ｆｉｎｉｓｈが発生して消去動作が終わる。
【００１８】
図１乃至図４では、単一チップでのマルチセクタ消去動作に対して説明した。しかし、最近は、半導体メモリの容量を増やすために、いくつかの同一のチップを一つのパッケージに実装して、一つのメモリシステムを構成する方法が研究されている。この時に、各半導体メモリチップはアドレス及びデータバスと制御バスとを共有して、２倍または４倍の容量を有するメモリチップのように動作する。
【００１９】
そこで、上述の単一チップでのマルチセクタ消去動作を拡張して、マルチチップでマルチセクタ消去動作を実現することができる半導体メモリチップ、または前記半導体メモリチップで構成されたマルチチップパッケージが出現することが望まれている。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は上記の点に鑑みなされたもので、第１の目的は、マルチチップでマルチセクタ消去動作を実行することができる半導体メモリチップを提供することにある。
【００２１】
本発明の第２の目的は、前記半導体メモリチップで構成されたマルチチップパッケージを提供することにある。
【００２２】
本発明の第３の目的は、前記マルチチップパッケージでマルチセクタ消去動作方法を提供することにある。
【課題を解決するための手段】
【００２３】
本発明は、マルチチップでマルチセクタ消去動作を実行することができる半導体メモリチップと、前記半導体メモリチップで構成されたマルチチップパッケージと、前記マルチチップパッケージでのマルチセクタ消去方法とに関するものである。
【００２４】
本発明によるマルチチップでマルチセクタ消去動作モードを支援する半導体メモリチップは、アドレスカウントアップ信号に応答して前記マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、前記アドレスのチップ情報が消去されるセクタに対応するか否かをチェックして、前記アドレスカウントアップ信号を発生する制御回路とを含むことを特徴とする。
【００２５】
好ましい形態として、前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックする。
【００２６】
好ましい形態として、前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報とが一致しない時に、フローティング状態にある。
【００２７】
好ましい形態として、前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態である。
【００２８】
好ましい形態として、前記カウンタは、アドレスを順次に発生する。
【００２９】
好ましい形態として、前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当する。
【００３０】
本発明の他の特徴によるマルチチップでマルチセクタ消去動作モードを支援する半導体メモリチップは、複数個のセクタからなるメモリセルアレイと、消去するセクタ情報を有するレジスタと、アドレスカウントアップ信号に応答して前記マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、前記レジスタのセクタ情報と前記カウンタでのセクタ情報とが一致するか否かをチェックして、一致する時には消去イネーブル信号を発生し、一致しない時には前記アドレスカウントアップ信号を発生する制御回路と、前記消去イネーブル信号に応答して該当のセクタに対する消去動作を実行するコアドライバとを含むことを特徴とする。
【００３１】
好ましい形態として、前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックする。
【００３２】
好ましい形態として、前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報とが一致しない時に、フローティング状態にある。
【００３３】
好ましい形態として、前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態である。
【００３４】
好ましい形態として、前記カウンタは、アドレスを順次に発生する。
【００３５】
好ましい形態として、前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当する。
【００３６】
本発明によるマルチセクタ消去動作を実行するマルチチップパッケージは、制御信号を伝達する第１バスと、アドレス及びデータを伝達する第２バスと、前記第１バス及び前記第２バスに各々連結されて前記マルチセクタ消去動作モードを支援する複数の半導体メモリチップとを含み、前記各々の半導体メモリチップは、複数個のセクタからなるメモリセルアレイと、消去するセクタ情報を有するレジスタと、アドレスカウントアップ信号に応答して前記マルチチップで同時にアドレスクロック信号を発生するようにするアドレスクロックドライバと、前記アドレスクロック信号に応答してチップ情報とセクタ情報とを有するアドレスを発生するカウンタと、前記レジスタのセクタ情報と前記カウンタでのセクタ情報とが一致するか否かをチェックして、一致する時には消去イネーブル信号を発生し、一致しない時には前記アドレスカウントアップ信号を発生する制御回路と、前記消去イネーブル信号に応答して、該当のセクタに対する消去動作を実行するコアドライバとを含むことを特徴とする。
【００３７】
好ましい形態として、前記制御回路は、チップ選択情報を有しており、該チップ選択情報が前記カウンタのチップ情報と一致する時に、セクタ情報をチェックする。
【００３８】
好ましい形態として、前記アドレスクロックドライバの出力は、前記制御回路のチップ選択情報と前記カウンタのチップ情報が一致しない時に、フローティング状態にある。
【００３９】
好ましい形態として、前記制御回路のチップ選択情報は、ヒューズまたはボンディングでハードコーディングされたオプションフラグ形態である。
【００４０】
好ましい形態として、前記カウンタは、アドレスを順次に発生する。
【００４１】
好ましい形態として、前記カウンタで発生したアドレスのチップ情報は、最上位アドレスビットに該当する。
【００４２】
本発明によるマルチチップパッケージのマルチセクタ消去方法は、カウンタのアドレスを初期化する段階と、前記カウンタのチップ情報と制御回路のチップ選択情報とが一致するか否かを判断する段階と、前記チップ情報と前記チップ選択情報とが一致する場合に、前記カウンタのセクタ情報とレジスタのセクタ情報とが一致するか否かを判断する段階と、前記セクタ情報が一致する場合に、セクタ消去動作を実行する段階と、前記消去されたセクタが最後のセクタであれば終了する段階とを含むことを特徴とする。
【００４３】
好ましい形態として、前記チップ情報と前記チップ選択情報とが一致しない場合に、最後のセクタでなければ、前記カウンタのアドレスを増加し、最後のセクタであれば終了するする段階を含む。
【００４４】
好ましい形態として、前記セクタ情報が一致しない場合に、最後のセクタでなければ前記カウンタのアドレスを増加し、最後のセクタであれば終了する段階を含む。
【００４５】
好ましい形態として、前記消去されたセクタが最後のセクタでない場合に、前記カウンタのアドレスを増加する段階を含む。
【発明の効果】
【００４６】
本発明によると、同一の複数の半導体メモリチップを一つのパッケージに実装して、マルチセクタ消去動作モードを実行するマルチチップパッケージを構成することができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の望ましい実施の形態を添付図面を参照して詳細に説明する。
【００４８】
図５は本発明によるマルチセクタ消去動作を実行するマルチチップパッケージを示すブロック図である。本発明によるマルチチップパッケージは同一の構造を有する二つ以上の半導体メモリチップで構成され、一つのパッケージに実装される。以下、図５に示したように、二つのの半導体メモリチップ１００、２００に対してだけ説明するが、二つ以上の半導体メモリチップに対しても同一の原理が適用されることは自明である。
【００４９】
図５を参照すると、半導体メモリチップ１００、２００はアドレス／データバスと制御バスとを共有して容量が大きい一つのマルチチップパッケージを構成する。外部から消去動作コマンドと消去するアドレス情報が入力されれば、消去開始信号ＥｒａｓｅＢｕｓｙが活性化されて第１チップ１００から順次に消去動作が開始される。消去動作の開始は外部コントローラから与えられる消去開始コマンドによってなされることもでき、チップ内にタイマを置いて最終的に消去するセクタアドレスが入力された後から、一定の時間が経過した後に消去動作を開始させることもできる。
【００５０】
本発明によるマルチチップパッケージはすべてのチップ１００、２００にアドレスクロック信号ＡｄｄｒＣＬＫｘが同時に印加されることを特徴とする。これを通じて第１チップ１００の消去動作が終わった後に、すぐに第２チップ２００の消去動作が実行される。前記第１チップ１００及び第２チップ２００に対する内部構造及び動作原理は後述する図７を参照して詳細に説明する。
【００５１】
図６はマルチチップパッケージでマルチセクタ消去動作を示す概念図である。図６は各々１２８個のセクタで構成された二つの半導体メモリチップを一つのパッケージに実装した例である。前記マルチチップパッケージは外部的に２５６個のセクタを有する一つの半導体メモリチップとして動作する。第１チップのセルアレイ１６０と第２チップのセルアレイ２６０は同一の内部構造を有する。
【００５２】
図６を参照すると、消去のためにロードされたセクタは二つであり、各々ＳＡ３とＳＡ１３０に該当するセクタである。これらセクタに対する情報は後述するレジスタ１１０、２１０に貯蔵される。
【００５３】
本発明によるマルチチップパッケージでセクタ消去動作を実行するアルゴリズムは上述の単一チップシステムでのセクタ消去動作と大部分同一である。ただ、マルチチップパッケージにおいては、各チップを区分する手段とアドレスクロック信号を共有する手段とをさらに要する。第１チップ１００のすべてのセクタに対する消去動作が完了した後に、すぐに第２チップ２００に対するセクタ消去動作が実行されるようにするためである。
【００５４】
図７は本発明によるマルチチップのマルチセクタ消去動作を実現するためのチップの内部構造を示すブロック図である。図７では、第１チップ１００の内部構成のみを示すが、第２チップ２００もこれと同一の内部構成を有する。
【００５５】
マルチチップパッケージを構成するための前記第１チップ１００は、レジスタ１１０とアドレスクロックドライバ１２０とカウンタ１３０と制御回路１４０とコアドライバ１５０とセルアレイ１６０とを含む。前述のように、第２チップ２００も第１チップ１００と同一構成であるが、図５に示すように、第２チップ２００の各部には、第１チップ１００の各部の百番台の符号から２百番台の符号に変えて第１チップ１００の各部と同一符号を付す。すなわち、２１０は第２チップ２００のレジスタ、２２０は第２チップ２００のアドレスクロックドライバ、２３０は第２チップ２００のカウンタ、２４０は第２チップ２００の制御回路、２５０は第２チップ２００のコアドライバ、２６０は第２チップ２００のセルアレイである。
【００５６】
前記第１チップ１００の構成要素の各々は次の通りである。
【００５７】
前記レジスタ１１０には消去するセクタアドレス(例えば、ＳＡ３とＳＡ１３０)に対する情報が貯蔵される。前記レジスタ１１０は各セクタごとに一つずつ割り当てられたレジスタであり、消去するセクタに割り当てられたレジスタ値は“１”にセッティングされる。実際の消去動作時に、各セクタを消去するか否かはこのレジスタ値を通じて判断される。
【００５８】
前記アドレスクロックドライバ１２０はアドレスカウントアップ信号ＡｄｄｒＣｏｕｎｔＵｐとカレントチップ信号Ｃｕｒｒｅｎｔ  Ｃｈｉｐに応答してアドレスクロック信号ＡｄｄｒＣＬＫを発生する。アドレスクロック信号ＡｄｄｒＣＬＫはカウンタ１３０に伝達される。
【００５９】
前記アドレスクロックドライバ１２０で発生したアドレスクロック信号ＡｄｄｒＣＬＫｘはすべてのチップのカウンタ１３０、２３０に同時に伝達される。これは第１チップ１００に対する消去動作が完了すれば、すぐに第２チップ２００に対する消去動作が実行されるようにするためである。前記アドレスクロックドライバ１２０の内部構成及び動作原理は後述する図８を参照して詳細に説明する。
【００６０】
前記カウンタ１３０は前記アドレスクロック信号ＡｄｄｒＣＬＫに応答して順次にアドレスを増加させる。マルチチップパッケージにおいて、前記カウンタ１３０で発生されたアドレスはセクタアドレス（Ｓｅｃｔｏｒ  Ａｄｄｒｅｓｓ、ＳＡ）だけではなく、各チップを区分するチップアドレス（Ｃｈｉｐ  Ａｄｄｒｅｓｓ、ＣＡ）を含む。
【００６１】
実施の形態として、前記チップアドレスは前記カウンタ１３０で発生されたアドレスビットのうち最上位アドレスビットに割り当てられる。２−チップシステムを例としてあげて説明すると、各々のチップが１２８(２７)個のセクタの場合に、チップアドレスのビット数は１ビットでありＳＡ＜７＞に該当し、セクタアドレスはＳＡ＜６：０＞になる。４−チップシステムの場合には、チップアドレスのビット数は２ビットであり、ＳＡ＜８：７＞に該当し、セクタアドレスはＳＡ＜６：０＞になる。
【００６２】
したがって、各々のチップが２Ｎ個のセクタの２−チップシステムの場合に、前記カウンタ１３０、２３０では（Ｎ＋１）ビットに該当するアドレスが発生される。ここで、チップアドレスに該当するＳＡ＜Ｎ＞は制御回路１４０に入力され、セクタアドレスに該当するＳＡ＜Ｎ−１：０＞は前記レジスタ１１０とコアドライバ１５０に入力される。
【００６３】
前記制御回路１４０は前記レジスタ１１０、前記アドレスクロックドライバ１２０、前記カウンタ１３０、及び前記コアドライバ１５０と各種制御信号を取り交わして、マルチセクタ消去動作を実行する。前記制御回路１４０に対する動作説明は図１０を参照して説明する。
【００６４】
前記制御回路１４０は消去開始信号ＥｒａｓｅＢｕｓｙに応答して前記カウンタ１３０を初期化する。図１０を参照すると、消去開始信号ＥｒａｓｅＢｕｓｙがイネーブルされれば、前記カウンタ１３０を初期化するリセット信号Ｒｅｓｅｔが活性化されて、前記カウンタ１３０を初期化する。この時に、初期化過程はマルチチップパッケージ内にあるすべてのカウンタ１３０、２３０で同時に実行される。
【００６５】
前記制御回路１４０は前記カウンタ１３０で発生されたチップアドレス（ＣＡ；ＳＡ＜７＞＝０を見て、前記チップアドレスが該当チップを示すか否かを判断する。図１０を参照すると、第１チップ１００のチップアドレスはＳＡ＜７＞＝０であり、第２チップ２００のチップアドレスはＳＡ＜７＞＝１である。したがって、第１チップ１００だけチップアドレスが一致するので、図１０のように、第１カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ１はイネーブルされ、第２カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ２はディセーブルされる。
【００６６】
前記制御回路１４０は前記レジスタ１１０にセクタチェック信号Ｓｅｃｔｏｒ  Ｃｈｅｃｋを発生して前記レジスタ１１０に貯蔵されたセクタアドレスＳＡ３と前記カウンタ１３０で発生したセクタアドレスＳＡ０が一致するか否かをチェックする。この場合はセクタアドレスが一致しないので、前記制御回路１４０はアドレスカウントアップ信号ＡｄｄｒＣｏｕｎｔＵｐを活性化して前記カウンタ１３０のアドレスを増加させる。
【００６７】
もし、前記レジスタ１１０に貯蔵されたセクタアドレスＳＡ３と前記カウンタ１３０で発生したセクタアドレスＳＡ３が一致すれば、前記制御回路１４０は前記レジスタ１１０から発生されたロードセクタ信号Ｌｏａｄｅｄ  Ｓｅｃｔｏｒに応答して消去イネーブル信号Ｅｒａｓｅ  Ｅｎａｂｌｅを活性化し、前記セクタアドレスＳＡ３に該当するセクタを消去する。
【００６８】
前記のような過程を繰り返して第１チップ１００の最後のセクタアドレスＳＡ１２７に対する消去動作が実行された場合には、前記カウンタ１３０で発生されたチップアドレスがＳＡ＜７＞＝１になる。すると、第１カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ１がディセーブルされ、第２カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ２がイネーブルされて、第２チップ２００に対する消去動作が開始される。
【００６９】
２−チップシステムを例としてあげて説明すると、一つのチップが１２８(２７)個のセクタの場合に、チップアドレスＳＡ＜７＞が‘０’である時は、第１チップ１００でだけセクタチェックが実行され、セクタチェック結果消去されるセクタであると判断されれば、消去イネーブル信号Ｅｒａｓｅ  Ｅｎｂｌｅが活性化されて消去動作を実行する。
【００７０】
前記コアドライバ１５０は前記カウンタ１３０で発生されたセクタアドレスを参照して消去動作に必要な高電圧を前記セルアレイ１６０の選択されたセクタに印加する。
【００７１】
図８は図５および図７のアドレスクロックドライバ１２０、ｌ２０の望ましい実施の形態を示す回路図である。図８では、２−チップシステムでのアドレスクロックドライバを示す。アドレスクロックドライバ１２０、２２０はドライバ１２１、２２１とバッファ１２２、２２２で構成される。マルチチップパッケージでマルチセクタ消去動作を実行するためにはすべてのチップでアドレスが同時に増加しなければならない。
【００７２】
カウンタ１３０で発生したチップアドレスＳＡ＜７＞が該当チップのチップアドレスと一致すれば、第１カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ１がイネーブルされて、前記アドレスクロックドライバ１２０に供給される。前記第１カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ１がイネーブルされた状態でアドレスカウントアップ信号ＡｄｄｒＣｏｕｎｔＵｐが活性化されれば、図８のように、アドレスクロックドライバ１２０のＰＭＯＳトランジスタＰ１はターンオンされ、ＮＭＯＳトランジスタＮ１はターンオフされる。したがって、電源電圧ＶＤＤが第１チップ１００と第２チップ２００のバッファ１２２、２２２に同時に供給されて、アドレスクロック信号ＡｄｄｒＣＬＫを発生する。アドレスクロック信号ＡｄｄｒＣＬＫは第１チップ１００と第２チップ２００のカウンタ１３０、２３０に同時に供給される。
【００７３】
この時に、第２カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ２はディセーブルされた状態にあるので、第２チップ２００のアドレスクロックドライバ２２０のＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２がターンオフされて、出力はフローティング状態にあるようになる。したがって、第２チップ２００は第１チップ１００からアドレスクロック信号ＡｄｄｒＣＬＫを受けて前記バッファ２２２を通じてカウンタ２３０のアドレスを増加させる。結果的に、アドレスクロック信号ＡｄｄｒＣＬＫを第１チップ１００と第２チップ２００で共有することによって、第１チップ１００に対するセクタ消去動作が完了した後に、すぐに第２チップ２００に対するセクタ消去動作が実行されるようになる。
【００７４】
第１カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ１がディセーブルされ、第２カレントチップ信号ＣｕｒｒｅｎｔＣｈｉｐ２がイネーブルされた場合には、第２チップ２００のアドレスクロックドライバ２２０で供給されたアドレスクロック信号ＡｄｄｒＣＬＫを共有するようになる。
【００７５】
図９（Ａ）及び図９（Ｂ）は制御回路１４０、２４０に設けられる第１及び第２フラグ発生回路の望ましい実施の形態を示す回路図である。第１フラグ発生回路１４１は半導体メモリチップ１００、２００がマルチチップパッケージを構成するチップであるか否かを知らせる信号ＭＵＬＴＩを出力し、第２フラグ発生回路１４２はどの半導体メモリチップ１００、２００がアドレス領域を基準に上位領域に対応するか否かを示す信号ＴＯＰ（すなわちチップ選択信号）を出力する。
【００７６】
前記第１フラグ発生回路１４１は該当チップがマルチチップパッケージの一部で動作するか否かを示すためのものである。マルチチップの一部で動作する場合にはヒューズＦ１が導通状態に維持されて信号ＭＵＬＴＩが‘１’にセッティングされ、単一チップの場合にはヒューズＦ１が切断されて信号ＭＵＬＴＩが‘０’にセッティングされており、前記制御回路１４０、２４０に伝達される。
【００７７】
第２フラグ発生回路１４２は該当チップが第１チップ１００と第２チップ２００のうちどのチップに該当するかを示すためのものである。第１チップ１００である場合には、ヒューズＦ２が切断されて信号ＴＯＰが‘０’にセッティングされ、第２チップ２００である場合には、ヒューズＦ２が導通状態に維持されて信号ＴＯＰが‘１’にセッティングされている。もし４−チップシステムの場合であれば、該当チップがどのチップに該当するかを示すために第２フラグ発生回路１４２は２ビットを有するようになる。
【００７８】
前記第１及び第２フラグ発生回路１４１、１４２は各チップ内にヒューズまたはボンディングでハードコーディングされたオプションフラグ形態で存在する。
【００７９】
図１０はマルチチップパッケージにおいて、マルチセクタ消去動作を説明するためのタイミング図である。
【００８０】
消去開始信号ＥｒａｓｅＢｕｓｙがイネーブルされれば、前記制御回路１４０はリセット信号Ｒｅｓｅｔを発生して前記カウンタ１３０を初期化する。この時に、チップアドレスＳＡ＜７＞＝０であるので、第１チップ１００だけでセクタチェック信号Ｓｅｃｔｏｒ  Ｃｈｅｃｋが各々のアドレスごとに発生される。セクタチェックの結果、ローディングされたセクタアドレスＳＡ３ではなければ、前記制御回路１４０はアドレスカウントアップ信号ＡｄｄｒＣｏｕｎｔＵｐを発生して、セクタアドレスを一つずつ増加させる。セクタチェックの結果、ローディングされたセクタアドレスＳＡ３であると判断されれば、ロードセクタ信号Ｌｏａｄｅｄ  Ｓｅｃｔｏｒがイネーブルされて、該当セクタアドレスＳＡ３に貯蔵されたデータを消去するように消去イネーブル信号Ｅｒａｓｅ  Ｅｎａｂｌｅが発生される。消去イネーブル信号Ｅｒａｓｅ  Ｅｎａｂｌｅが発生されれば、消去動作を実行する。
【００８１】
第１チップ１００に対する消去動作が実行される間に、第２チップ２００の制御回路２４０はセクタチェック信号Ｓｅｃｔｏｒ  Ｃｈｅｃｋと消去イネーブル信号Ｅｒａｓｅ  Ｅｎａｂｌｅを発生しない。しかし、アドレスが増加して第２チップ２００の一番目のセクタアドレスであるＳＡ１２８に至れば、チップアドレスＳＡ＜７＞は‘１’に変更され、これによって、セクタチェックは第２チップ２００でだけ生じるようになる。セクタチェックの結果、ローディングされたセクタＳＡ１３０であると判断されれば、第１チップ１００と同一のセクタ消去動作が実行される。この時に、第１チップ１００のセクタチェック信号Ｓｅｃｔｏｒ  Ｃｈｅｃｋ及び消去イネーブル信号Ｅｒａｓｅ  Ｅｎａｂｌｅは活性化されない。
【００８２】
図１１は本発明によるマルチチップパッケージのマルチセクタ消去方法を示す順序図である。図１１を参照して本発明によるマルチチップパッケージのマルチセクタ消去動作を説明すれば次の通りである。
【００８３】
本発明によるマルチセクタ消去動作は外部から消去動作コマンドと消去するアドレス情報が入力されて消去開始信号ＥｒａｓｅＢｕｓｙが活性化されることにより開始される。
【００８４】
第１段階Ｓ１１は前記マルチチップパッケージのカウンタ１３０、２３０のアドレスを初期化する段階である。前記カウンタ１３０、２３０のアドレスはチップ情報とセクタ情報を含む。
【００８５】
第２段階Ｓ１２は前記カウンタ１３０、２３０のチップ情報と制御回路１４０、２４０のチップ情報が一致するか否かを判断する段階である。前記カウンタ１３０、２３０のチップ情報はアドレスの最上位ビットに保存される。前記制御回路１４０、２４０のチップ情報はヒューズまたはボンディングオプションになったフラグ信号である。チップ情報が一致しない場合には、第５段階Ｓ１５に移動する。
【００８６】
第３段階Ｓ１３は前記チップ情報が一致する場合に、前記カウンタ１３０、２３０のセクタ情報とレジスタ１１０、２１０のセクタ情報が一致するか否かを判断する段階である。セクタ情報が一致しない場合には、第５段階Ｓ１５に移動する。
【００８７】
第４段階Ｓ１４は前記セクタ情報が一致する場合にセクタ消去動作を実行する段階である。
【００８８】
第５段階Ｓ１５は前記消去されたセクタが最後のセクタであるか否かを判断する段階である。最後のセクタであれば終了する。最後のセクタでない場合には、第６段階Ｓ１６で前記カウンタ１３０、２３０のアドレスを増加する。
【００８９】
すべてのセクタに対する消去動作が終われば、消去終了信号Ｅｒａｓｅ  Ｆｉｎｉｓｈが発生して消去動作が終わる。
【００９０】
以上で本発明の好ましい実施の形態を詳細に説明したが、本発明は、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の範囲は上述の実施の形態によって決まるものではなく、特許請求の範囲およびそれと均等なものなどによって決まらなければならない。
【図面の簡単な説明】
【００９１】
【図１】単一チップでのマルチセクタ消去動作を説明するための概念図である。
【図２】単一チップでのマルチセクタ消去動作を説明するためのブロック図である。
【図３】単一チップでのマルチセクタ消去動作を説明するためのタイミング図である。
【図４】単一チップでのマルチセクタ消去動作を説明するための順序図である。
【図５】本発明によるマルチチップパッケージを示すブロック図である。
【図６】本発明によるマルチチップパッケージでのマルチセクタ消去動作を説明するための概念図である。
【図７】本発明による半導体メモリチップを示すブロック図である。
【図８】図５および図７のアドレスクロックドライバを示す回路図である。
【図９（Ａ）】第１フラグ発生回路を示す回路図である。
【図９（Ｂ）】第２フラグ発生回路を示す回路図である。
【図１０】本発明によるマルチチップパッケージでのマルチセクタ消去動作を説明するためのタイミング図である。
【図１１】本発明によるマルチセクタ消去方法を説明するための順序図である。
【符号の説明】
【００９２】
１００，２００    半導体メモリチップ
１１０，２１０    レジスタ
１２０，２２０    アドレスクロックドライバ
１３０，２３０    カウンタ
１４０，２４０    制御回路
１４１，１４２    フラグ発生回路
１５０，２５０    コアドライバ
１６０，２６０    セルアレイ
【図１】
2004311016.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004311016.tif 000009
【図８】
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【図９（Ａ）】
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【図９（Ｂ）】
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【図１０】
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【図１１】
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