(57)【要約】【課題】  高電圧パルスの波形を平坦なパルス波形にするためには、パルス成型回路網６を構成するキャパシタとリアクトルの段数を多くしなければならず、そのため装置が大型化して高価になるとともに、絶縁破壊に対する信頼性の低下を招くなどの課題があった。【解決手段】  電流検出器２６により検出された負荷電流ＩL が所定値に一致するようにサグ補償回路３１のキャパシタからクライストロン２５に対して電荷を放電し、サグ電圧の発生を補償するようにしたものである。【選択図】        図１
2004173498.tif 000002
【特許請求の範囲】
【請求項１】
交流電圧を直流電圧に変換し、充電リアクトルを介して負荷に直流電圧を印加する整流手段と、上記負荷と並列に接続され、上記整流手段が放電する電荷を充電する整流用キャパシタと、一対のキャパシタとスイッチング素子が直列に接続され、上記直列体に並列にリアクトルに流れる電流を通電するダイオードを並列に接続し、上記直列体とダイオードをさらに複数直列に接続した直列回路と、上記直列回路を上記リアクトルに直列に接続し、上記直列体内のキャパシタに負の電荷を充電する充電用電源と、上記充電リアクトルに流れる電流を通電するダイオードと、上記充電リアクトルに流れる電流を検出して、その電流の変化を検出する検出手段と、上記検出手段により検出された電流の変化分が零になるように、上記複数の直列体に係るスイッチング素子をオン・オフ制御する制御回路とを備えた電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、クライストロン等の負荷に対して大電力を供給する電源装置に関するものである。
【背景技術】
【０００２】
図２１は例えば非特許文献１に示された従来の電源装置を示す構成図であり、図において、１は誘導電圧調整器、２は交流電圧を降圧するとともに、交流電圧を直流電圧に変換する整流回路、３はパルス成型回路網６内のキャパシタに電荷を充電させる充電回路、４はパルス成型回路網６内のキャパシタの充電電圧が所定値に到達すると充電回路３の充電を停止させるディキュイング回路、５はシャントダイオード、６は多数のキャパシタとリアクトルから構成され、スイッチング素子７がオン状態になると高電圧パルスを出力するパルス成型回路網、７はパルス成型回路網６の負荷側に接続されたサイラトロン等のスイッチング素子、８はパルス成型回路網６が出力する高電圧パルスを昇圧するパルストランス、９は高電圧パルスを受けるとマイクロ波を出力するクライストロンである。
【０００３】
次に動作について説明する。
まず、誘導電圧調整器１が交流電圧を入力すると、整流回路２がその交流電圧を降圧したのち直流電圧に変換し、充電回路３がパルス成型回路網６内のキャパシタに電荷を充電させる。そして、パルス成型回路網６内のキャパシタの充電電圧が所定値に到達すると、ディキュイング回路４が充電回路３の充電を停止させる。
【０００４】
このようにして、パルス成型回路網６内のキャパシタに所定量の電荷が充電させると、スイッチング素子７をオフ状態からオン状態に切り換えることにより、パルス成型回路網６から高電圧パルスを出力させる。
因に、パルス成型回路網６は多数のキャパシタとリアクトルから構成されているので、高電圧パルスを出力することができるが、キャパシタとリアクトルの段数が少ないと、パルス成型回路網６の出力が正弦波に近くなるので、通常、キャパシタとリアクトルの段数としては１０〜２０段に設定されている。
【０００５】
そして、パルス成型回路網６から高電圧パルスが出力されると、パルストランス８が高電圧パルスを昇圧してクライストロン９に出力する。これにより、クライストロン９はマイクロ波を出力することになる。
【０００６】
また、上記従来例の他には、図２２に示すような従来例があり、この従来例では、パルス成型回路網６の代わりに、単純な放電キャパシタ１４を用いて放電回路を構成しているが、放電キャパシタ１４の容量が小さいと、図２３に示すように、充電した電荷の放電が進むにしたがって放電キャパシタ１４の両端の電圧が低下してサグ電圧ΔＶが発生するという不具合を生じるので（サグ電圧ΔＶが発生すると、高電圧パルスの波形が平坦なパルス波形にならなくなる）、放電キャパシタ１４の容量を極めて大きなものにする必要がある。
なお、図２２において、１１はコンバータ、１２はインバータ、１３は充電抵抗、１４は放電キャパシタ、１５はスイッチング素子である。
【０００７】
【非特許文献１】１９９３年  ７月２１日  リニアック研究会主催の研究発表会で頒布された資料第１８２頁から第１８４頁
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の電源装置は以上のように構成されているので、高電圧パルスをクライストロン９に出力することができるが、高電圧パルスの波形を平坦なパルス波形にするためには、パルス成型回路網６を構成するキャパシタとリアクトルの段数を多くしなければならず、そのため装置が大型化して高価になるとともに、絶縁破壊に対する信頼性の低下を招くなどの課題があった。
また、パルス成型回路網６の代わりに単純な放電キャパシタ１４を用いて放電回路を構成した場合には、サグ電圧ΔＶの発生を避ける都合上、放電キャパシタ１４の容量を極めて大きくする必要があり、結局、装置が大型化してしまう同様の課題があった。
【０００９】
この発明は上記のような課題を解決するためになされたもので、装置の大型化を招くことなく、高電圧パルスの波形を平坦なパルス波形にすることができる電源装置を得ることを目的とする。
また、この発明は、装置の大型化を招くことなく、リップルの少ない直流電圧を負荷に印加することができる電源装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る電源装置は、充電リアクトルに流れる電流を検出して、その電流の変化分が零になるように、複数の直列体に係るスイッチング素子をオン・オフ制御するようにしたものである。
【発明の効果】
【００１１】
この発明によれば、充電リアクトルに流れる電流を検出して、その電流の変化分が零になるように、複数の直列体に係るスイッチング素子をオン・オフ制御するように構成したので、充電リアクトルと整流用キャパシタの容量を大きくすることなく、即ち、装置の大型化を招くことなく、リップルの少ない直流電圧を負荷に印加することができる効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による電源装置を示す構成図であり、図において、２１は直流電源、２２は直流電圧に含まれるリップルを抑制する充電リアクトル、２３は直流電源２１と直列に接続されたＦＥＴ（スイッチング手段）、２４は直流電源２１と並列に接続され、ＦＥＴ２３がオフ状態になると直流電源２１が放電する電荷を充電する一方、ＦＥＴ２３がオン状態になるとクライストロン２５に対して電荷を放電する放電キャパシタ（充放電手段）、２５は高電圧パルスを入力するとマイクロ波を出力するクライストロン（負荷）である。
【００１３】
また、２６はクライストロン２５に流れる負荷電流ＩL を検出する電流検出器（検出手段）、２７は電流検出器２６により検出された負荷電流ＩL を電圧信号に変換するＩ／Ｖ変換器（サグ補償手段）、２８は基準電圧（所定値）を出力する基準電源（サグ補償手段）、２９は基準電源２８が出力する基準電圧からＩ／Ｖ変換器２７により変換された電圧信号を減算し、その減算結果を示す誤差信号を出力する誤差アンプ（サグ補償手段）、３０は誤差アンプ２９が出力する誤差信号が零値になるようにサグ補償回路３１のＦＥＴ３６〜３９（図２参照）をオン・オフ制御する制御回路としてのドライブ回路（サグ補償手段）、３１はクライストロン２５に対して電荷を放電するサグ補償回路（サグ補償手段）である。
【００１４】
また、図２はサグ補償回路３１の具体的な構成を示す構成図であり、図において、３２〜３５はキャパシタ、３６〜３９はキャパシタ３２〜３５とそれぞれ直列体を構成するＦＥＴ（スイッチング素子）であり、当該直列体が複数個直列に接続されて充電回路が構成されている。４０〜４３はキャパシタ３２〜３５に対してそれぞれ負の電荷を充電させる充電用電源、４４〜４７は各直列体とそれぞれ並列に接続され、クライストロン２５に流れる負荷電流ＩL を通電する短絡防止用のダイオードである。
【００１５】
次に動作について説明する。
まず、クライストロン２５が高電圧パルスを印加されていない状態（パルスの電圧レベルがＬレベルの状態）、即ち、図示せぬ制御装置（制御装置については実施の形態１１等で説明する）によってＦＥＴ２３がオフ状態にされている状態では、直流電源２１と充電リアクトル２２と放電キャパシタ２４とによって閉回路が生成されるので、放電キャパシタ２４は直流電源２１によって電荷が充電される。
【００１６】
そして、高電圧パルスの電圧レベルがＬレベルの状態になってから所定の時間が経過して、図示せぬ制御装置によってＦＥＴ２３がオン状態にされると、今度は、放電キャパシタ２４とＦＥＴ２３とクライストロン２５とサグ補償回路３１とによって閉回路が生成されるので、放電キャパシタ２４に充電された電荷がクライストロン２５に対して放電され、クライストロン２５に負荷電流ＩL が流れることになる。
【００１７】
そしてこのとき、放電キャパシタ２４の容量が小さい場合、図３（ａ），（ｃ）に示すように、充電した電荷の放電が進むにしたがって放電キャパシタ２４の両端の電圧及びＦＥＴ２３の出力電圧が低下して、クライストロン２５にサグ電圧ΔＶが発生し、高電圧パルスのパルス波形の平坦性が失われるので、かかるサグ電圧ΔＶを補償する必要がある。
【００１８】
そこで、予め、充電用電源４０〜４３によってキャパシタ３２〜３５に負の電荷を充電しておき、サグ電圧ΔＶが発生したときキャパシタ３２〜３５に充電された電荷をクライストロン２５に対して放電することにより、サグ電圧ΔＶを補償する（図３（ｅ）参照）。
即ち、電流検出器２６により検出された負荷電流ＩL をＩ／Ｖ変換器２７が電圧信号に変換すると、誤差アンプ２９が、基準電源２８が出力する基準電圧から当該電圧信号を減算し、その減算結果を示す誤差信号を出力する。
そして、ドライブ回路３０が誤差アンプ２９から誤差信号を入力すると、当該誤差信号が零値になるようにサグ補償回路３１のＦＥＴ３６〜３９をオン・オフ制御する。
【００１９】
もう少し具体的に説明すると、サグ補償回路３１のＦＥＴ３６〜３９は初期状態（サグ電圧ΔＶが発生していない状態）では、すべてオフ状態にあるので、サグ補償回路３１は何らサグ電圧ΔＶを補償する動作は行わず、単に負荷電流ＩL をダイオード４４〜４７を介して通過させるに過ぎないが、放電キャパシタ２４の両端の電圧が低下してサグ電圧ΔＶがある一定値より大きくなると、即ち、誤差アンプ２９が出力する誤算信号がある一定値より大きくなると、図４に示すように、ドライブ回路３０が順次ＦＥＴ３６〜３９の状態をオフ状態からオン状態に遷移させる。
【００２０】
例えば、ＦＥＴ３６とＦＥＴ３７の状態がオフ状態からオン状態に遷移された場合には、キャパシタ３２とキャパシタ３３に充電されている電荷がクライストロン２５に放電されることにより（キャパシタ３２とキャパシタ３３には負の電荷が充電されているので、電荷はクライストロン２５の方向に放電される）、サグ電圧ΔＶが補償されて高電圧パルスのパルス波形の平坦性が向上することになる（図３（ｅ）参照）。
因に、クライストロン２５の両端電圧ＶL は、下記に示す通りとなる。
ＶL ＝Ｖ0 −（ΔＶ0 ／２）±（ΔＶ0 ／２）
ただし、Ｖ0 はサグ電圧ΔＶ0 が発生していないときのクライストロン２５の両端電圧である。
【００２１】
そして、高電圧パルスの電圧レベルがＨレベルの状態になってから所定の時間が経過して、所定のパルス幅が得られると、図示せぬ制御装置によってＦＥＴ２３がオフ状態に戻され、直流電源２１が放電キャパシタ２４を充電する状態に戻ることになる。以下、同様の動作を繰り返すことにより、高電圧パルスがクライストロン２５に印加され、クライストロン２５からマイクロ波が出力されることになる。
【００２２】
以上で明らかなように、この実施の形態１によれば、誤差アンプ２９が出力する誤差信号が零値になるように、ドライブ回路３０がＦＥＴ３６〜３９をオン・オフ制御して、サグ電圧ΔＶの発生を補償するようにしたので、放電キャパシタ２４の容量を大きくすることなく、即ち、装置の大型化を招くことなく、高電圧パルスの波形を平坦なパルス波形にすることができる効果を奏する。
なお、この実施の形態１では、スイッチング手段としてＦＥＴ２３を用いたものについて示したが、例えば、ＩＧＢＴ，ＳＩＴ，バイポーラトランジスタ等の自己消弧素子でも同様の効果を奏することは言うまでもない。
【００２３】
実施の形態２．
上記実施の形態１では、電源装置がクライストロン２５に対して直接高電圧パルスを印加するものについて示したが、図５に示すように、パルストランス４８によって高電圧パルスを昇圧したのちクライストロン２５に印加するようにしてもよく、上記実施の形態１と同様の効果を奏することができる。
【００２４】
実施の形態３．
上記実施の形態１では、クライストロン２５に流れる負荷電流ＩL を検出したのち、その負荷電流ＩL を電圧信号に変換して誤差アンプ２９に入力するものについて示したが、図６に示すように、クライストロン２５に印加される負荷電圧を検出し、その負荷電圧を誤差アンプ２９に入力するようにしてもよく、上記実施の形態１と同様の効果を奏することができる。
【００２５】
実施の形態４．
上記実施の形態１では、クライストロン２５に流れる負荷電流ＩL を検出したのち、その負荷電流ＩL を電圧信号に変換して誤差アンプ２９に入力するものについて示したが、図７に示すように、クライストロン２５が出力するマイクロ波（ＭＷ）を検出し、そのマイクロ波に相当する電圧信号を誤差アンプ２９に入力するようにしてもよく、上記実施の形態１と同様の効果を奏することができる。
【００２６】
実施の形態５．
図８はこの発明の実施の形態５による電源装置を示す構成図であり、図において、上記実施の形態１〜４と同一符号は同一または相当部分を示すので説明を省略する。
５１は直流電源２１と並列に接続されたＦＥＴ（スイッチング手段）、５２は直流電源２１と直列に接続され、ＦＥＴ５１がオフ状態になると直流電源２１が放電する電荷を充電する一方、ＦＥＴ５１がオン状態になるとクライストロン２５に対して電荷を放電するパルス成型回路網（充放電手段）であり、数個のキャパシタとリアクトルから構成されている。
【００２７】
次に動作について説明する。
まず、クライストロン２５が高電圧パルスを印加されていない状態（パルスの電圧レベルがＬレベルの状態）、即ち、図示せぬ制御装置（制御装置については実施の形態１１等で説明する）によってＦＥＴ５１がオフ状態にされている状態では、直流電源２１と充電リアクトル２２とパルス成型回路網５２とパルストランス４８とサグ補償回路３１とによって閉回路が生成されるので、パルス成型回路網５２のキャパシタは直流電源２１によって電荷が充電される。
【００２８】
そして、高電圧パルスの電圧レベルがＬレベルの状態になってから所定の時間が経過して、図示せぬ制御装置によってＦＥＴ５１がオン状態にされると、今度は、パルス成型回路網５２とパルストランス４８とサグ補償回路３１とＦＥＴ５１とによって閉回路が生成されるので、パルス成型回路網５２のキャパシタに充電された電荷がクライストロン２５に対して放電され、クライストロン２５に負荷電流が流れることになる。
【００２９】
そしてこのとき、パルス成型回路網５２の段数が少ない場合、上記実施の形態１における放電キャパシタ２４の場合と同様に、充電した電荷の放電が進むにしたがってパルス成型回路網５２の出力電圧が低下して、クライストロン２５にサグ電圧ΔＶが発生し、高電圧パルスのパルス波形の平坦性が失われるので、かかるサグ電圧ΔＶを補償する必要がある。
【００３０】
そこで、サグ補償回路３１等がサグ電圧ΔＶを補償するが、この補償動作については上記実施の形態１と同様であるので説明を省略する。
以上で明らかなように、この実施の形態５によれば、誤差アンプ２９が出力する誤差信号が零値になるように、ドライブ回路３０がＦＥＴ３６〜３９をオン・オフ制御して、サグ電圧ΔＶの発生を補償するようにしたので、従来のものと同様に、充放電手段としてパルス成型回路網５２を用いた場合においても、パルス成型回路網５２におけるキャパシタとリアクトルの段数を多くして、パルス成型回路網５２の容量を大きくすることなく、即ち、装置の大型化を招くことなく、高電圧パルスの波形を平坦なパルス波形にすることができる効果を奏する。
【００３１】
実施の形態６．
上記実施の形態５では、クライストロン２５に流れる負荷電流ＩL を検出したのち、その負荷電流ＩL を電圧信号に変換して誤差アンプ２９に入力するものについて示したが、図９に示すように、クライストロン２５に印加される負荷電圧を検出し、その負荷電圧を誤差アンプ２９に入力するようにしてもよく、上記実施の形態５と同様の効果を奏することができる。
【００３２】
実施の形態７．
上記実施の形態５では、クライストロン２５に流れる負荷電流ＩL を検出したのち、その負荷電流ＩL を電圧信号に変換して誤差アンプ２９に入力するものについて示したが、図１０に示すように、クライストロン２５が出力するマイクロ波（ＭＷ）を検出し、そのマイクロ波に相当する電圧信号を誤差アンプ２９に入力するようにしてもよく、上記実施の形態５と同様の効果を奏することができる。
【００３３】
実施の形態８．
図１１はこの発明の実施の形態８による電源装置を示す構成図であり、図において、上記実施の形態と同一符号は同一または相当部分を示すので説明を省略する。
６１はダイオード（検出信号出力手段）、６２はＦＥＴ２３がオフ状態になると放電キャパシタ２４と同電位になるまで直流電源２１が放電する電荷を充電するキャパシタ（検出信号出力手段）、６３はＦＥＴ２３がオン状態になることによって、放電キャパシタ２４の両端に印加されている電位に変化が生じると、その変化分に応じた電流ＩR が流れる抵抗（検出信号出力手段）、６４は抵抗６３に流れる電流ＩR を検出信号として検出する電流検出器（検出手段）である。
【００３４】
次に動作について説明する。
上記実施の形態１等では、電流検出器２６が負荷電流ＩL を検出し、その負荷電流ＩL に基づいてサグ補償回路３１のＦＥＴ３６〜３９をオン・オフ制御するものについて示したが、図１１に示すように、電流検出器６４が抵抗６３に流れる電流ＩR を検出し、その電流ＩR に基づいてサグ補償回路３１のＦＥＴ３６〜３９をオン・オフ制御するようにしてもよい。
【００３５】
即ち、ＦＥＴ２３がオフ状態になると、上述したように、放電キャパシタ２４が直流電源２１によって充電されるが、図１１の回路においてはキャパシタ６２も直流電源２１と並列に接続されているので、キャパシタ６２は放電キャパシタ２４と同電位になるまで直流電源２１によって充電される。
【００３６】
そして、ＦＥＴ２３がオン状態になると、上述したように、放電キャパシタ２４からクライストロン２５に対して電荷が放電され、放電キャパシタ２４の容量が小さいと、電荷の放電が進むにしたがって放電キャパシタ２４の両端の電位が低下していくことになるが、図１１のような回路構成にすると、放電キャパシタ２４の両端の電位の低下に伴って抵抗６３の両端に電位差が生じるため、放電キャパシタ２４の両端の電位の低下に応じた電流ＩR が抵抗６３を流れることになる。
【００３７】
そこで、この実施の形態８では、電流検出器６４が電流ＩR を検出して、Ｉ／Ｖ変換器２７に入力しているが、これにより、上記実施の形態１等よりも精度よく負荷電流ＩL の変化分を検出することができる。
即ち、上記実施の形態１では、非常に大きい電流である負荷電流ＩL をモニタしているので、例えば、目標とするサグ電圧ΔＶをクライストロン２５に印加される電圧の１％以下とする場合、モニタする電流の変化量も１％以下となり、変化分の検出精度をあまり高くすることができないが、この実施の形態８では、負荷電流ＩL の変化分に相当する電流ＩR を直接モニタしているので、クライストロン２５に印加される電圧に対して目標とするサグ電圧ΔＶを極めて小さくする場合でも、精度よく変化分を検出することができる。
従って、この実施の形態８によれば、高電圧パルスのパルス波形の平坦性を向上することができる。
【００３８】
実施の形態９．
図１２はこの発明の実施の形態９による電源装置の一部（ＦＥＴ２３の保護回路）を示す構成図であり、図において、上記実施の形態と同一符号は同一または相当部分を示すので説明を省略する。
７１はスナバ用ダイオード、７２はスナバ用キャパシタ、７３，７４はスナバ用ダイオード７１及びスナバ用キャパシタ７２と直列体を構成する制御用キャパシタ、７５は放電抵抗、７６，７７は制御用キャパシタ７３，７４とそれぞれ並列に接続されたＦＥＴ（スイッチング素子）、７８はスナバ用ダイオード７１に流れる電流Ｉoff を検出する電流検出器（制御回路）、７９は電流Ｉoff を電圧信号に変換するＩ／Ｖ変換器（制御回路）、８０はＦＥＴ２３をオン状態からオフ状態に制御する際、スナバ用ダイオード７１に流れる電流Ｉoff の大きさに応じてＦＥＴ７６，７７をオン・オフ制御するドライブ回路（制御回路）である。
【００３９】
次に動作について説明する。
図１２に示す保護回路をＦＥＴ２３と並列に付加した点以外は上記実施の形態１等と同様であるため、かかる相違点についてのみ説明する。
最初に、この実施の形態９は、図１２に示すような保護回路が付加されていない場合、ＦＥＴ２３をオン状態からオフ状態に切り換えて電流を遮断する際、図１３（ａ）に示すような大きなサージ電圧が発生し、ＦＥＴ２３が破損するおそれがあることに鑑みて為されたものであり、サージ電圧の抑制を目的とするものである。
【００４０】
まず、ＦＥＴ２３がオン状態であるとき、ＦＥＴ７６，７７はオン状態に制御されており、ＦＥＴ２３に電流Ｉonが流れる。
そして、ＦＥＴ２３がオン状態からオフ状態に切り換わると、電流Ｉonは遮断され、電流Ｉoff がスナバ用ダイオード７１，スナバ用キャパシタ７２（放電抵抗７５），及びＦＥＴ７６，７７を通電する。
【００４１】
従って、電流Ｉoff が通電する分だけ、保護回路が付加されていないものよりもサージ電圧を抑制することができるが（図１３（ｂ）参照）、電流Ｉoff を最終的には遮断する必要があるので、電流検出器７８が電流Ｉoff を検出し、ドライブ回路８０がその電流Ｉoff の大きさをモニタしながら、即ち、電流Ｉoff を所定値と比較しながら、順次ＦＥＴ７６，７７をオン状態からオフ状態に切り換えることにより（図１３（ｃ），（ｄ）参照）、保護回路のインピーダンスを大きくして電流Ｉoff を最終的に遮断する（図１３（ｂ）参照）。
なお、サージ電圧の大きさは、電流Ｉoff の下降時間ｄｔに反比例するので、ＦＥＴ２３の遮断許容時間の範囲内で、ＦＥＴ７６，７７のスイッチング状態の切り換えを遅くする程、サージ電圧を小さくすることができる。
ＶP −Ｖ＝Ｌline・ｄＩoff ／ｄｔ
ただし、ＶP はサージ電圧のピーク値
ＶはＦＥＴ２３がオフ状態にあるときの電圧（定常時の電圧）
Ｌlineは閉回路全体のリアクタンス
【００４２】
以上で明らかなように、この実施の形態９によれば、ドライブ回路８０が電流Ｉoff を所定値と比較してＦＥＴ７６，７７をオン・オフ制御するようにしたので、ＦＥＴ２３をオン状態からオフ状態に切り換える際に生じるサージ電圧を抑制することができ、その結果、ＦＥＴ２３の破損を防止することができる効果を奏する。
【００４３】
実施の形態１０．
上記実施の形態９では、制御用キャパシタ７３，７４（ＦＥＴ７６，７７）を直列に接続するものについて示したが、図１４に示すように、制御用キャパシタ７３，７４（ＦＥＴ７６，７７）を並列に接続するようにしてもよく、上記実施の形態９と同様の効果を奏することができる。
【００４４】
実施の形態１１．
図１５はこの発明の実施の形態１１による電源装置の一部を示す構成図であり、図において、８１は複数個直列に接続されたＩＧＢＴ（スイッチング手段）、８２はＩＧＢＴ８１を制御する制御装置、８３はトリガ信号を入力するドライブ用ＩＣ、８４は直流電源、８５はトリガ信号がオン状態になると直流電源８４をＩＧＢＴ８１のゲートに接続する一方、トリガ信号がオフ状態になると直流電源８４をＩＧＢＴ８１のゲートから切り離すＦＥＴ（スイッチング素子）、８６はＦＥＴ８５が直流電源８４をＩＧＢＴ８１のゲートから切り離す際のゲート電流を制御する制御回路である。
【００４５】
次に動作について説明する。
上記実施の形態１等では、スイッチング手段であるＦＥＴ２３を制御する制御装置については特に説明しなかったが、複数のＩＧＢＴ８１を直列に接続してスイッチング手段を構成する場合には、従来から図１６に示すような制御装置があったので、まず、これについて簡単に説明する。
【００４６】
まず、ドライブ用ＩＣ８３はオン状態のトリガ信号を入力すると、ＦＥＴ８５をオン状態にするとともにＦＥＴ８７をオフ状態にして、直流電源８４を抵抗８８を介してＩＧＢＴ８１のゲートに接続する。これにより、ＩＧＢＴ８１のゲートに電圧Ｖccが印加されるため、ＩＧＢＴ８１はオン状態になる。
一方、ドライブ用ＩＣ８３はオフ状態のトリガ信号を入力すると、ＦＥＴ８５をオフ状態にするとともにＦＥＴ８７をオン状態にして、直流電源８４をＩＧＢＴ８１のゲートから切り離す処理を行う。これにより、ＩＧＢＴ８１のゲートには電圧Ｖccが印加されなくなるため、ＩＧＢＴ８１はオフ状態になる。
【００４７】
このようにして、ＩＧＢＴ８１のスイッチング状態が制御されるが、直列に接続された各ＩＧＢＴ８１におけるゲート電圧の下降時間のバラツキにより（ゲート電圧の下降時間は、ＲＣの時定数により決定されるが、通常、各ＩＧＢＴ８１におけるゲートのミラー容量にバラツキがあるため、ゲート電圧の下降時間にバラツキが生じる）、各ＩＧＢＴ８１がオフ状態になるとき、各ＩＧＢＴ８１に印加される電圧のバランスが崩れ、ＩＧＢＴ８１が破損する場合があった。
また、ゲート電圧の下降時間が早過ぎる場合には、ＩＧＢＴ８１内部のセルに流れる電流のバランスが崩れ、同様にＩＧＢＴ８１が破損する場合があった。
【００４８】
そこで、この実施の形態１１では、ＦＥＴ８７の代わりに、ＦＥＴ８５が直流電源８４をＩＧＢＴ８１のゲートから切り離す際のゲート電流、即ち、ゲート電圧の下降時間を制御する制御回路８６を設けることにより、各ＩＧＢＴ８１におけるゲート電圧の下降時間のバラツキを解消するようにしている。
なお、各ＩＧＢＴ８１のゲート電圧の下降時間を長めに設定すると、各ＩＧＢＴ８１をオフ状態にするときに発生するサージ電圧を低く抑えることもできる。
【００４９】
実施の形態１２．
上記実施の形態１１では、制御回路８６の構成については特に言及しなかったが、図１７に示すように、制御回路８６をＦＥＴ（スイッチング素子）８９と可変抵抗９０を用いて構成すれば、可変抵抗９０の抵抗値を適宜変更することにより、ゲート電圧の下降時間を調整することができる。
【００５０】
実施の形態１３．
上記実施の形態１１では、制御回路８６の構成については特に言及しなかったが、図１８に示すように、制御回路８６をＦＥＴ８９と定電流源９１を用いて構成すれば、ゲート電圧の下降時間を調整することができる。
即ち、ＩＧＢＴ８１をオフ状態にする際に、ゲートから引き去る電荷量は、ＩＧＢＴ８１のゲート帰還容量とドレインソース電圧の積によって決定されるが、当該電荷量は、ゲート電流と下降時間の積によっても表されるので、定電流源９１によりゲート電流を適宜調整すれば、下降時間も調整することができる。
【００５１】
実施の形態１４．
上記実施の形態１１〜１３では、複数のＩＧＢＴ８１を直列に接続してスイッチング手段を構成したものについて示したが、複数のＩＧＢＴ８１を並列に接続してスイッチング手段を構成してもよく、上記実施の形態１１〜１３と同様の効果を奏することができる。
【００５２】
実施の形態１５．
図１９はこの発明の実施の形態１５による電源装置を示す構成図であり、図において、上記実施の形態と同一符号は同一または相当部分を示すので説明を省略する。
１０１は交流電圧を直流電圧に変換し、充電リアクトル２２を介してクライストロン２５に直流電圧を印加する整流回路（整流手段）、１０２はクライストロン２５と並列に接続され、整流回路１０１が放電する電荷を充電する整流用キャパシタ、１０３〜１０６はキャパシタ、１０７〜１１０はそれぞれキャパシタ１０３〜１０６と直列体を構成するＦＥＴ（スイッチング素子）、１１１〜１１４はキャパシタ１０３〜１０６に対してそれぞれ負の電荷を充電させる充電用電源、１１５〜１１８は充電リアクトル２２に流れる電流を通電するダイオード、１１９は充電リアクトル２２に流れる電流を検出して、その電流の変化を検出する電流検出器（検出手段）、１２０はＩ／Ｖ変換器（制御回路）、１２１は電流検出器１１９により検出された電流の変化分が零になるように、ＦＥＴ１０７〜１１０をオン・オフ制御するドライブ回路（制御回路）である。
【００５３】
次に動作について説明する。
まず、整流回路１０１が交流電圧を直流電圧に変換すると、充電リアクトル２２を介してクライストロン２５及び整流用キャパシタ１０２に同一の直流電圧ＶP を印加する。これにより、整流用キャパシタ１０２に電荷が充電されることになる。
従って、充電リアクトル２２と整流用キャパシタ１０２によって、クライストロン２５に印加される直流電圧ＶP に含まれるリップルを抑制することができるが、リップルを零に近づけるためには、極めて大きな容量の充電リアクトル２２と整流用キャパシタ１０２を設置する必要があり、装置が大型になってしまうので、この実施の形態１５では、下記のようにしてリップルを抑制し、小さな容量の充電リアクトル２２及び整流用キャパシタ１０２でも足りるようにしている。
【００５４】
即ち、電流検出器１１９が充電リアクトル２２に流れる電流を検出して、その電流の変化を検出すると（図２０（ａ）はリップル補償前の整流用キャパシタ１０２の両端電圧ＶP を示している）、Ｉ／Ｖ変換器１２０がその電流の変化分に応じた電圧信号をリップル補償電圧ΔＶP として出力する（図２０（ｂ）参照）。
これにより、ドライブ回路１２１は、そのリップル補償電圧ΔＶP に応じてＦＥＴ１０７〜１１０をオン・オフ制御する。
【００５５】
具体的には、リップル補償電圧ΔＶP が大きくなってきた場合には、直流電圧ＶP に含まれるリップルが増加しているので、オン状態にあるＦＥＴ１０７〜１１０の数を増やし、リップル補償電圧ΔＶP が小さくなってきた場合には、直流電圧ＶP に含まれるリップルが減少しているので、オン状態にあるＦＥＴ１０７〜１１０の数を減らすように制御する。
因に、ＦＥＴ１０７〜１１０をオン状態にした場合には、キャパシタ１０３〜１０６から負の電荷が放電されるので、直流電圧ＶP は低下する方向に作用し、逆に、ＦＥＴ１０７〜１１０をオフ状態にした場合には、キャパシタ１０３〜１０６から負の電荷の放電が停止されるので、直流電圧ＶP の低下作用が停止される。
【００５６】
以上で明らかなように、この実施の形態１５では、充電リアクトル２２に流れる電流を検出して、その電流の変化分が零になるように、ＦＥＴ１０７〜１１０をオン・オフ制御するようにしたので、充電リアクトル２２と整流用キャパシタ１０２の容量を大きくすることなく、直流電圧に含まれるリップルを小さく抑制することができる効果を奏する。
【図面の簡単な説明】
【００５７】
【図１】この発明の実施の形態１による電源装置を示す構成図である。
【図２】サグ補償回路３１の具体的な構成を示す構成図である。
【図３】各素子の両端電圧及びＦＥＴ２３のスイッチング信号を示す波形図である。
【図４】誤差アンプ２９の誤差信号及びＦＥＴ３６〜３９のスイッチング信号を示す波形図である。
【図５】この発明の実施の形態２による電源装置を示す構成図である。
【図６】この発明の実施の形態３による電源装置を示す構成図である。
【図７】この発明の実施の形態４による電源装置を示す構成図である。
【図８】この発明の実施の形態５による電源装置を示す構成図である。
【図９】この発明の実施の形態６による電源装置を示す構成図である。
【図１０】この発明の実施の形態７による電源装置を示す構成図である。
【図１１】この発明の実施の形態８による電源装置を示す構成図である。
【図１２】この発明の実施の形態９による電源装置の一部を示す構成図である。
【図１３】サージ電圧及びＦＥＴ７５，７６のスイッチング信号を示す波形図である。
【図１４】この発明の実施の形態１０による電源装置の一部を示す構成図である。
【図１５】この発明の実施の形態１１による電源装置の一部を示す構成図である。
【図１６】従来の電源装置の一部を示す構成図である。
【図１７】この発明の実施の形態１２による電源装置の一部を示す構成図である。
【図１８】この発明の実施の形態１３による電源装置の一部を示す構成図である。
【図１９】この発明の実施の形態１５による電源装置を示す構成図である。
【図２０】リップル補償電圧ΔＶP 等を示す波形図である。
【図２１】従来の電源装置を示す構成図である。
【図２２】従来の電源装置を示す構成図である。
【図２３】放電キャパシタ１４の両端電圧を示す波形図である。
【符号の説明】
【００５８】
２１，８４  直流電源、２２  充電リアクトル、２３，５１  ＦＥＴ（スイッチング手段）、２４  放電キャパシタ（充放電手段）、２５  クライストロン（負荷）、２６，６４，１１９  電流検出器（検出手段）、２７  Ｉ／Ｖ変換器（サグ補償手段）、２８  基準電源（サグ補償手段）、２９  誤差アンプ（サグ補償手段）、３０  ドライブ回路（サグ補償手段）、３１  サグ補償回路（サグ補償手段）、３２〜３５，１０３〜１０６  キャパシタ、３６〜３９，７６，７７，８５，８９，１０７〜１１０  ＦＥＴ（スイッチング素子）、４０〜４３，１１１〜１１４  充電用電源、４４〜４７，１１５〜１１８  ダイオード、５２  パルス成型回路網（充放電手段）、６１  ダイオード（検出信号出力手段）、６２  キャパシタ（検出信号出力手段）、６３  抵抗（検出信号出力手段）、７１  スナバ用ダイオード、７２  スナバ用キャパシタ、７３，７４  制御用キャパシタ、７８  電流検出器（制御回路）、７９，１２０  Ｉ／Ｖ変換器（制御回路）、８０，１２１  ドライブ回路（制御回路）、８１  ＩＧＢＴ（スイッチング手段）、８６  制御回路、９０  可変抵抗、９１  定電流源、１０１  整流回路（整流手段）、１０２  整流用キャパシタ。
【図１】
2004173498.tif 000003
【図２】
2004173498.tif 000004
【図３】
2004173498.tif 000005
【図４】
2004173498.tif 000006
【図５】
2004173498.tif 000007
【図６】
2004173498.tif 000008
【図７】
2004173498.tif 000009
【図８】
2004173498.tif 000010
【図９】
2004173498.tif 000011
【図１０】
2004173498.tif 000012
【図１１】
2004173498.tif 000013
【図１２】
2004173498.tif 000014
【図１３】
2004173498.tif 000015
【図１４】
2004173498.tif 000016
【図１５】
2004173498.tif 000017
【図１６】
2004173498.tif 000018
【図１７】
2004173498.tif 000019
【図１８】
2004173498.tif 000020
【図１９】
2004173498.tif 000021
【図２０】
2004173498.tif 000022
【図２１】
2004173498.tif 000023
【図２２】
2004173498.tif 000024
【図２３】
2004173498.tif 000025