(57)【要約】【課題】高速動作化が可能でかつ高性能の半導体受光装置を提供する。【解決手段】半導体受光装置は、フォトダイオードが形成される受光部（領域ＰＤ）と、このフォトダイオードの出力信号を処理する信号処理回路を構成するバイポーラトランジスタが形成される非受光部（領域Ｔ）とを同一半導体層上に備える。半導体層は、第１導電型半導体層であるｐ型シリコン基板１およびｐ−型エピタキシャル層２と、このｐ−型エピタキシャル層２上に積層配置されたｎ型シリコン基板５ａとを含む。受光部（領域ＰＤ）における半導体層は、ｐ−型エピタキシャル層２とｎ型シリコン基板５ａとの接合部にｐｎ接合を有する。また、非受光部（領域Ｔ）における半導体層は、ｐ−型エピタキシャル層２とｎ型シリコン基板５ａとの間に第１埋め込み酸化膜３ａを有する。【選択図】        図１
2004172212.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードが形成される受光部と、前記フォトダイオードの出力信号を処理する信号処理回路を構成するバイポーラトランジスタが形成される非受光部とを同一半導体層上に備える半導体受光装置であって、
前記半導体層は、第１導電型半導体層と、前記第１導電型半導体層上に積層配置される第２導電型半導体層とを含み、
前記受光部における前記半導体層は、前記第１導電型半導体層と前記第２導電型半導体層との接合部にｐｎ接合を有し、
前記非受光部における前記半導体層は、前記第１導電型半導体層と前記第２導電型半導体層との間に第１埋め込み酸化膜を有する、半導体受光装置。
【請求項２】
前記受光部における前記半導体層は、光を受光する受光面と、前記第２導電型半導体層に電気的に接続される電極とを主表面に有し、
前記受光部における前記半導体層は、前記受光面の下方に位置する受光領域と、前記電極の下方に位置する電極形成領域とを含み、
前記ｐｎ接合は、前記受光領域における前記半導体層の前記第１導電型半導体層と前記第２導電型半導体層との接合部に位置し、
前記電極形成領域における前記半導体層は、前記第１導電型半導体層と前記第２導電型半導体層との間に第２埋め込み酸化膜を有している、請求項１に記載の半導体受光装置。
【請求項３】
前記第１埋め込み酸化膜と前記第２埋め込み酸化膜とは、接触している、請求項２に記載の半導体受光装置。
【請求項４】
前記受光部と前記非受光部との間には、素子分離膜が位置しており、前記素子分離膜は、前記第１埋め込み酸化膜に接触している、請求項１から３のいずれかに記載の半導体受光装置。
【請求項５】
前記受光部と前記非受光部との間には、素子分離拡散層が位置しており、前記素子分離拡散層は、前記第１埋め込み酸化膜に接触している、請求項１から３のいずれかに記載の半導体受光装置。
【請求項６】
前記第１埋め込み酸化膜は、前記第１導電型半導体層の表面を選択的に酸化させることによって形成された膜である、請求項１から５のいずれかに記載の半導体受光装置。
【請求項７】
前記第１埋め込み酸化膜は、前記第１導電型半導体層中にＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を用いて選択的に形成された膜である、請求項１から５のいずれかに記載の半導体受光装置。
【請求項８】
前記第２埋め込み酸化膜は、前記第１埋め込み酸化膜と同一工程にて同時に形成される膜である、請求項６または７に記載の半導体受光装置。
【請求項９】
請求項１から８のいずれかに記載の半導体受光装置を備えた、光学装置。
【請求項１０】
フォトダイオードが形成される受光部と、前記フォトダイオードの出力信号を処理する信号処理回路を構成するバイポーラトランジスタが形成される非受光部とを、第１導電型半導体層と第２導電型半導体層とを積層配置した半導体層上に備える半導体受光装置の製造方法であって、
前記非受光部に対応する位置の前記第１導電型半導体層の主表面を選択的に酸化させることにより、埋め込み酸化膜となる酸化膜を形成する工程と、
前記酸化膜の露出面が前記第１導電型半導体層の前記受光部に対応する位置の主表面と略同一平面上に位置するように、前記酸化膜をエッチングする工程と、前記第１導電型半導体層の主表面に、前記第２導電型半導体層を貼り合わせる工程と、
前記半導体層に、前記フォトダイオードおよび前記バイポーラトランジスタを形成する工程とを含む、半導体受光装置の製造方法。
【請求項１１】
フォトダイオードが形成される受光部と、前記フォトダイオードの出力信号を処理する信号処理回路を構成するバイポーラトランジスタが形成される非受光部とを、第１導電型半導体層と第２導電型半導体層とを積層配置した半導体層上に備える半導体受光装置の製造方法であって、
前記非受光部に対応する位置の前記第１導電型半導体層の主表面に選択的に酸素イオンを注入し、前記第１導電型半導体層に熱処理を施すことによって埋め込み酸化膜を形成する工程と、
前記第１導電型半導体層の主表面の全面に、第２導電型半導体層をエピタキシャル成長法により形成する工程と、
前記第２導電型半導体層に、前記フォトダイオードおよび前記バイポーラトランジスタを形成する工程とを含む、半導体受光装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトダイオードとその信号処理回路とを同一半導体層上に搭載した半導体受光装置およびその製造方法に関し、また、この半導体受光装置を備えた光学装置に関する。
【０００２】
【従来の技術】
一般に、半導体受光装置においては、受光素子としてフォトダイオードが利用されている。フォトダイオードは、光学信号を電気信号に変換するための素子であり、光ピックアップ、光ファイバー、光カプラ、光空間伝送用の光センサなどに代表される光−電気変換器に広く用いられている。なお、近年の半導体製造技術の発達により、フォトダイオードとその信号処理回路とは、同一半導体基板上に集積化されている場合がほとんどである。
【０００３】
近年、半導体受光装置に対する高速動作化の要望は、益々強くなってきている。たとえば、光ピックアップにおいては、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）の読み取り速度および書き込み速度の高速化の要望に応えるために、半導体受光装置の高速動作化が必須となっている。また、光ファイバーにおいては、インターネットの普及により、通信速度の高速化が強く要望されており、半導体受光装置の高速動作化が必須となっている。このように、半導体受光装置に対する高速動作化の要望は、日増しに強くなってきている。
【０００４】
従来の半導体受光装置においては、図１４に示すような構造が一般的に採用されている。半導体受光装置は、半導体層として、第１導電型半導体層であるｐ型シリコン基板１０１と、このｐ型シリコン基板１０１上に積層形成される第２導電型半導体層であるｎ型エピタキシャル層１０５ｂとを有している。この半導体層は、フォトダイオードが形成される領域ＰＤと、このフォトダイオードから出力される信号を処理する信号処理回路を構成するバイポーラトランジスタが形成される領域Ｔとを含んでいる。なお、フォトダイオードとバイポーラトランジスタとは、素子分離拡散層１１６によって素子分離されている。
【０００５】
領域ＰＤにおいては、半導体層の主表面に受光面１７が形成されている。領域ＰＤにおける半導体層は、ｐ型シリコン基板１０１とｎ型エピタキシャル層１０５ｂとが接合することにより、ｐｎ接合１２１を有している。また、領域Ｔには、ｎ＋型コレクタ拡散層１１０、ｐ型ベース拡散層１１１，１１２、およびｎ＋型エミッタ拡散層１１３からなるｎｐｎトランジスタが形成されている。領域Ｔにおける半導体層は、ｐ型シリコン基板１０１とｎ型エピタキシャル層１０５ｂとの間にｎ＋型埋め込み拡散層１０９を有している。
【０００６】
上記構造の半導体受光装置にあっては、フォトダイオードの高速動作化に限界がある。これは、ｐｎ接合１２１における接合容量に起因するものであり、上記構造では接合容量が大きくなるため、フォトダイオードの高速動作化が阻害されてしまう。
【０００７】
ｐｎ接合における接合容量を低減するために、図１５に示す構造の半導体受光装置が提案されている。図１５に示す半導体受光装置にあっては、上述の図１４に示す構造の半導体受光装置において、エピタキシャル成長法により、ｐ型シリコン基板１０１の上にｐ型シリコン基板１０１よりも低濃度のｐ−型エピタキシャル層１０２を形成し、その上にｎ型エピタキシャル層１０５ｂを積層形成した構造となっている。すなわち、第１導電型半導体層は、ｐ型シリコン基板１０１とｐ−型エピタキシャル層１０２とによって構成されている。これにより、フォトダイオードのｐｎ接合１２１は、ｐ−型エピタキシャル層１０２とｎ型エピタキシャル層１０５ｂとの界面において構成されることになる。本構成によれば、上述の図１４に示す構造の半導体受光装置よりもｐｎ接合１２１における接合容量が低減されるため、フォトダイオードの高速動作化が可能になる。
【０００８】
ｐｎ接合における接合容量の低減に加え、直列抵抗の低減を図るために、図１６に示す構造の半導体受光装置が提案されている。図１６に示す半導体受光装置にあっては、上述の図１５に示す構造の半導体受光装置において、エピタキシャル成長法により、ｐ型シリコン基板１０１の上にｐ型シリコン基板１０１よりも高濃度のｐ＋型エピタキシャル層１２２を形成し、その上にｐ型シリコン基板１０１よりも低濃度のｐ−型エピタキシャル層１０２を形成し、さらにその上にｎ型エピタキシャル層１０５ｂを積層形成した構造となっている。すなわち、第１導電型半導体層は、ｐ型シリコン基板１０１と、ｐ＋型エピタキシャル層１２２と、ｐ−型エピタキシャル層１０２とによって構成されている。これにより、フォトダイオードのｐｎ接合１２１は、ｐ−型エピタキシャル層１０２とｎ型エピタキシャル層１０５ｂとの界面において構成されることになる。本構成によれば、上述の図１５に示す構造の半導体受光装置よりもアノード側の直列抵抗が低減されるため、フォトダイオードのさらなる高速動作化が可能になる。
【０００９】
一方、半導体受光装置の一種であるイメージセンサ集積回路装置において、高分解能を実現する構造として、図１７に示す構造のイメージセンサ集積回路装置が提案されている（特許文献１参照）。このイメージ集積回路装置においては、ｐ型シリコン基板２０１の内部に選択的に埋め込み酸化膜２０３をＳＩＭＯＸ法により形成し、埋め込み酸化膜２０３の存在しない領域のｐ型シリコン基板２０１にフォトダイオードを形成している。なお、本構造のイメージ集積回路装置は、ｎ型拡散層２４１と、このｎ型拡散層中に形成された絶縁膜２４２と、この絶縁膜２４２中に形成された多結晶シリコン層２４３と、ＭＯＳトランジスタを構成するゲート電極２４０およびｎ型拡散層２４５とを備えている。
【００１０】
【特許文献１】
特開２０００−２９４７５７号公報
【００１１】
【発明が解決しようとする課題】
上述の図１５および図１６に示す構造の半導体受光装置では、図１４に示す構造の半導体受光装置に比べ、フォトダイオードの高速動作化が可能になる。しかしながら、ｐｎ接合近傍における不純物濃度を下げるのみの上記手法によれば、フォトダイオードの高速動作化には寄与するものの、その向上の程度にはやはり限界がある。また、光ディスク書き込み用フォトダイオードの高速動作化に伴う入射光量の増大により、フォトダイオードに入射した光によって生ずるキャリアが素子分離拡散層の下から信号処理回路側（領域Ｔ）に回り込み易くなるおそれがある。このキャリアの回り込みは、信号処理回路に電位変動を生じさせて寄生動作を誘発する原因となり、半導体受光装置の性能を著しく低下させることになる。さらには、フォトダイオードの高速動作化に伴い、信号処理回路自体の寄生容量が素子特性に影響する問題も生じる。
【００１２】
したがって、図１７に示すイメージセンサ集積回路装置の如く、埋め込み酸化膜を用いて素子分離を確実に行うことができれば、上記問題の解決に繋がる。しかしながら、図１４から図１６に示す半導体受光装置においては、バイポーラトランジスタが搭載されているため、その製造に際してはバイポーラプロセスが用いられるが、このバイポーラプロセスにおいて埋め込み酸化膜を形成することは容易ではない。
【００１３】
そこで、本発明は、上述の問題を解決すべくなされたものであり、高速動作化が可能でかつ高性能の半導体受光装置およびこれを備えた光学装置を提供することを目的とする。
【００１４】
また、本発明は、高性能で高速動作が可能な半導体受光装置を容易に製造することが可能な半導体受光装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に基づく半導体受光装置は、フォトダイオードが形成される受光部と、このフォトダイオードの出力信号を処理する信号処理回路を構成するバイポーラトランジスタが形成される非受光部とを同一半導体層上に備える。半導体層は、第１導電型半導体層と、この第１導電型半導体層上に積層配置され、第１導電型半導体層とは異なる導電型の第２導電型半導体層とを含んでいる。受光部における上記半導体層は、第１導電型半導体層と第２導電型半導体層との接合部にｐｎ接合を有している。また、非受光部における上記半導体層は、第１導電型半導体層と第２導電型半導体層との間に第１埋め込み酸化膜を有している。
【００１６】
このように、半導体層として第１導電型半導体層と第２導電型半導体層とが積層された半導体層を用い、受光部においてはこれらの界面においてｐｎ接合を形成し、非受光部においてはｐｎ接合が形成されないように第１埋め込み酸化膜を配置することにより、ｐｎ接合の面積を低面積化することが可能になるため、接合容量の大幅な低減が可能になる。この結果、フォトダイオードの高速動作化が実現されるようになる。また、非受光部における半導体層に第１埋め込み酸化膜を配置することにより、バイポーラトランジスタを含む非受光部へのフォトダイオードからのキャリアの回り込みが防止されるため、高い性能を維持しつつ、高速動作化を実現することが可能になる。
【００１７】
上記本発明に基づく半導体受光装置にあっては、受光部における上記半導体層は、その主表面に、光を受光する受光面と第２導電型半導体層に電気的に接続される電極とを有しており、受光部における半導体層は、上記受光面の下方に位置する受光領域と、上記電極の下方に位置する電極形成領域とを含んでいる。この場合、上記ｐｎ接合は、受光領域における半導体層の第１導電型半導体層と第２導電型半導体層との接合部に位置しており、電極形成領域における上記半導体層は、第１導電型半導体層と第２導電型半導体層との間に第２埋め込み酸化膜を有していることが好ましい。
【００１８】
このように、非受光部に第１埋め込み酸化膜を形成するのみならず、受光部の電極形成領域にも第２埋め込み酸化膜を設けることにより、さらにｐｎ接合の面積を低面積化することが可能になる。このため、接合容量のさらなる低減が可能になり、フォトダイオードのさらなる高速動作化が実現されるようになる。
【００１９】
上記本発明に基づく半導体受光装置にあっては、たとえば、第１埋め込み酸化膜と第２埋め込み酸化膜とが接触していることが好ましい。
【００２０】
このように、第１埋め込み酸化膜と第２埋め込み酸化膜とを接触させることにより、ｐｎ接合の低面積化が可能になり、フォトダイオードの高速動作化が実現されるようになる。
【００２１】
上記本発明に基づく半導体受光装置にあっては、たとえば、受光部と非受光部との間に素子分離膜が位置しており、この素子分離膜が第１埋め込み酸化膜に接触していることが好ましい。
【００２２】
このように、受光部と非受光部との間に形成する素子分離膜を半導体層中に設けられた第１埋め込み酸化膜と接触させることにより、良好な素子分離を実現することが可能になる。このため、フォトダイオードにて発生したキャリアのバイポーラトランジスタへの回り込みが完全に防止されるようになるため、高性能の半導体受光装置とすることが可能になる。
【００２３】
上記本発明に基づく半導体受光装置にあっては、たとえば、受光部と非受光部との間に素子分離拡散層が位置しており、この素子分離拡散層が第１埋め込み酸化膜に接触していることが好ましい。
【００２４】
このように、受光部と非受光部との間に形成する素子分離拡散層を半導体層中に設けられた第１埋め込み酸化膜と接触させることにより、良好な素子分離を実現することが可能になる。このため、フォトダイオードにて発生したキャリアのバイポーラトランジスタへの回り込みが完全に防止されるようになるため、高性能の半導体受光装置とすることが可能になる。
【００２５】
上記本発明に基づく半導体受光装置にあっては、たとえば、第１埋め込み酸化膜が、第１導電型半導体層の表面を選択的に酸化させることによって形成された膜であることが好ましい。
【００２６】
このように、第１導電型半導体層に第２導電型半導体層を積層する前に、第１導電型半導体層の表面を選択的に酸化させることによって第１埋め込み酸化膜を形成することにより、簡便に上記構造の半導体受光装置を製作することが可能になる。
【００２７】
上記本発明に基づく半導体受光装置にあっては、たとえば、第１埋め込み酸化膜が、第１導電型半導体層中にＳＩＭＯＸ法を用いて選択的に形成された膜であることが好ましい。
【００２８】
このように、第１導電型半導体層に第２導電型半導体層を積層する前に、第１導電型半導体層中にＳＩＭＯＸ法を用いて選択的に第１埋め込み酸化膜を形成することにより、簡便に上記構造の半導体受光装置を製作することが可能になる。
【００２９】
上記本発明に基づく半導体受光装置にあっては、たとえば、第２埋め込み酸化膜が第１埋め込み酸化膜と同一工程にて同時に形成される膜であることが好ましい。
【００３０】
このように、第１埋め込み酸化膜と第２埋め込み酸化膜とを同一工程で同時に形成することにより、簡便に上記構造の半導体受光装置を製作することが可能になる。
【００３１】
本発明に基づく光学装置は、上述のいずれかの半導体受光装置を備えている。このように、上述のいずれかの半導体受光装置を備えた光学装置とすることにより、高性能でかつ高速動作が実現された光学装置を提供することが可能になる。
【００３２】
本発明の第１の局面に基づく半導体受光装置の製造方法は、フォトダイオードが形成される受光部と、このフォトダイオードの出力信号を処理する信号処理回路を構成するバイポーラトランジスタが形成される非受光部とを、第１導電型半導体層と第２導電型半導体層とを積層配置した半導体層上に備える半導体受光装置の製造方法であって、以下の工程を備えている。
（ａ）非受光部に対応する位置の第１導電型半導体層の主表面を選択的に酸化させることにより、埋め込み酸化膜となる酸化膜を形成する工程。
（ｂ）上記酸化膜の露出面が第１導電型半導体層の受光部に対応する位置の主表面と略同一平面上に位置するように、上記酸化膜をエッチングする工程。
（ｃ）第１導電型半導体層の主表面に、第１導電型半導体層とは異なる導電型の第２導電型半導体層を貼り合わせる工程。
（ｄ）第２導電型半導体層に、上記フォトダイオードおよび上記バイポーラトランジスタを形成する工程。
【００３３】
このように、第１導電型半導体層に第２導電型半導体層を積層する前に、第１導電型半導体層の表面を選択的に酸化させて酸化膜を形成し、その後、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術を用いて第２導電型半導体層を第１導電型半導体層に貼り合わせることにより、非受光部における半導体層中の第１導電型半導体層と第２導電型半導体層との間に簡便に埋め込み酸化膜を形成することが可能になる。この方法を用いれば、バイポーラプロセスとの整合性を図った上で、高性能で高速動作が実現された半導体受光装置を製作することが可能になる。
【００３４】
本発明の第２の局面に基づく半導体受光装置の製造方法は、フォトダイオードが形成される受光部と、このフォトダイオードの出力信号を処理する信号処理回路を構成するバイポーラトランジスタが形成される非受光部とを、第１導電型半導体層と第２導電型半導体層とを積層配置した半導体層上に備える半導体受光装置の製造方法であって、以下の工程を備えている。
（ａ）非受光部に対応する位置の第１導電型半導体層の主表面に選択的に酸素イオンを注入し、熱処理を施すことによって埋め込み酸化膜を形成する工程。
（ｂ）第１導電型半導体層の主表面の全面に、第１導電型半導体層とは異なる導電型の第２導電型半導体層をエピタキシャル成長法により形成する工程。
（ｃ）第２導電型半導体層に、上記フォトダイオードおよび上記バイポーラトランジスタを形成する工程。
【００３５】
このように、第１導電型半導体層に第２導電型半導体層を積層する前に、第１導電型半導体層の表面にいわゆるＳＩＭＯＸ法を用いて選択的に埋め込み酸化膜を形成し、その後、エピタキシャル成長法を用いて第１導電型半導体層上に第２導電型半導体層を結晶成長させることにより、非受光部における半導体層中の第１導電型半導体層と第２導電型半導体層との間に簡便に埋め込み酸化膜を形成することが可能になる。この方法を用いれば、バイポーラプロセスとの整合性を図った上で、高性能で高速動作が実現された半導体受光装置を製作することが可能になる。
【００３６】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照して説明する。
【００３７】
（実施の形態１）
図１は、本発明の実施の形態１における半導体受光装置の構造を示す断面図である。また、図２から図６は、本発明の実施の形態１における半導体受光装置の製造方法を示す工程図である。なお、図においては、電極形成工程以降に形成されるコンタクトや配線、層間絶縁膜、保護膜などについてはその図示を省略している。
【００３８】
（構造）
まず、図１を参照して、本実施の形態における半導体受光装置の構造について説明する。図１に示すように、本実施の形態における半導体受光装置は、フォトダイオードとその信号処理回路を構成するバイポーラトランジスタとを同一半導体層上に備えている。
【００３９】
半導体層は、ｐ型シリコン基板１と、ｐ型シリコン基板１上に位置し、ｐ型シリコン基板１よりも低濃度のｐ−型エピタキシャル層２と、ｐ−型エピタキシャル層２の上に位置し、ｐ型シリコン基板１およびｐ−型エピタキシャル層２とは反対導電型のｎ型シリコン基板５ａとの３層構造となっている。ここで、ｐ型シリコン基板１とｐ−型エピタキシャル層２とは、第１導電型半導体層２０に相当し、ｎ型シリコン基板５ａは、第２導電型半導体層に相当する。
【００４０】
半導体層は、フォトダイオードが形成される受光部である領域ＰＤと、バイポーラトランジスタであるｎｐｎトランジスタが形成される非受光部である領域Ｔとを含んでいる。また、受光部における半導体層は、受光面１７の下方に位置する受光領域Ｓと、ｎ型シリコン基板５ａに電気的に接続されたカソード電極１５ｋの下方に位置するカソード電極形成領域Ｅｋと、ｐ−型エピタキシャル層２に電気的に接続されたアノード電極１５ａの下方に位置するアノード電極形成領域Ｅａとを含んでいる。
【００４１】
領域ＰＤにおいては、領域Ｓにおける半導体層は、ｐ−型エピタキシャル層２とｎ型シリコン基板５ａとの接合部においてｐｎ接合２１を有している。一方、カソード電極形成領域Ｅｋにおいては、ｐ−型エピタキシャル層２とｎ型シリコン基板５ａとの間に第２埋め込み酸化膜３ｂが位置している。カソード電極形成領域Ｅｋにおけるｎ型シリコン基板５ａの主表面には、ｎ＋型拡散層８が形成されており、このｎ＋型拡散層８に上述のカソード電極１５ｋが接続されている。なお、アノード電極形成領域Ｅａには、ｐ−型エピタキシャル層２に接するｐ＋埋め込み拡散層４と、このｐ＋埋め込み拡散層４に接するｐ＋型拡散層７と、ｐ＋型拡散層７に電気的に接続されたアノード電極１５ａとが位置している。
【００４２】
領域Ｔにおいては、ｐ−型エピタキシャル層２とｎ型シリコン基板５ａとの間に第１埋め込み酸化膜３ａが位置している。ｎ型シリコン基板５ａの主表面には、ｎ＋型コレクタ拡散層１０、ｐ型ベース拡散層１１，１２、およびｎ＋型エミッタ拡散層１３が形成されている。なお、ｐ型ベース拡散層は、ｐ＋型エミッタ拡散層１１と、ｎ＋型コレクタ拡散層を囲むように形成されたｐ−型エミッタ拡散層１２とからなる。また、ｎ型シリコン基板５ａの第１埋め込み酸化膜３ａに接する部分には、ｎ＋型埋め込み拡散層９が形成されており、このｎ＋型埋め込み拡散層９は、上述のｎ＋型コレクタ拡散層１０に接続されている。
【００４３】
また、領域Ｔにおいては、ｎ型シリコン基板５ａの主表面に、ｎｐｎトランジスタのコレクタ電極１５ｃ、ベース電極１５ｂおよびエミッタ電極１５ｅが位置している。コレクタ電極１５ｃは、ｎ＋型コレクタ拡散層１０に電気的に接続されており、ベース電極１５ｂは、ｐ＋型ベース拡散層１１に電気的に接続されており、エミッタ電極１５ｅは、ｎ＋型エミッタ拡散層１３に電気的に接続されている。
【００４４】
なお、領域Ｔと領域ＰＤの間のｎ型シリコン基板５ａには、フォトダイオードとｎｐｎトランジスタとの絶縁を図るための素子分離膜６が位置しており、この素子分離膜６は、その下端が第１埋め込み酸化膜３ａに接触している。また、ｎ型シリコン基板５ａの主表面は、表面保護膜１４によって覆われている。
【００４５】
（製造方法）
次に、図２から図６を参照して、上記構造の半導体受光装置の製造方法について詳細に説明する。まず、図２に示すように、ｐ型シリコン基板１を準備し、ｐ型シリコン基板の主表面にエピタキシャル成長法を用いてｐ−型エピタキシャル層２を形成する。これにより、ｐ型シリコン基板１とｐ−型エピタキシャル層２とからなる第１導電型半導体層２０が形成される。なお、ｐ−型エピタキシャル層２の不純物濃度は、フォトダイオードの接合容量を低減するために、１×１０１５ａｔｍ／ｃｍ３以下とすることが好ましい。
【００４６】
次に、図２に示すように、ｐ−型エピタキシャル層２の主表面の所定領域に、イオン注入法を用いてｐ＋型埋め込み拡散層４を形成する。このとき、注入する不純物としてはたとえばボロンを用い、その濃度は好ましくは１×１０１３〜３×１０１４ａｔｍ／ｃｍ２程度とする。
【００４７】
次に、図３に示すように、熱酸化法を用いてｐ−型エピタキシャル層２の主表面を選択的に熱酸化させる。このとき、受光部である領域ＰＤのうち、受光領域Ｓとアノード電極形成領域Ｅａとを窒化膜１８で覆っておくことにより、非受光部である領域Ｔと、カソード電極形成領域Ｅｋとに対応したｐ−型エピタキシャル層２の主表面にのみ、埋め込み酸化膜３が形成される。
【００４８】
つづいて、窒化膜１８をエッチングにより除去し、つづけて埋め込み酸化膜３の主表面をエッチングすることにより、埋め込み酸化膜３の露出面がｐ−型エピタキシャル層２の受光領域Ｓにおける主表面と略同一平面上に位置するようにする。すなわち、ｐ−型エピタキシャル層２の主表面に段差がなくなるように平坦化する。
【００４９】
次に、図４に示すように、ｐ−型エピタキシャル層２の主表面にｎ型シリコン基板５ａを貼り合わせ法を用いて貼り付ける。その後、所定のアニール処理を施すことにより不純物を熱拡散させ、ｎ型シリコン基板５ａ中にまでｐ＋型埋め込み拡散層４を拡張させる。
【００５０】
次に、図５に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法を用いて、素子分離膜６を形成する。このとき、素子分離膜６の下端が、第１埋め込み酸化膜３ａに接触するように制御する。次に、ｎ型シリコン基板５ａの主表面を熱酸化させ、厚さ３０ｎｍ程度の表面保護膜１４を形成する。
【００５１】
次に、図６に示すように、フォトダイオードが形成される領域ＰＤにおいては、アノード電極形成領域Ｅａにおいてｐ＋型埋め込み拡散層４の上方にｐ＋型拡散層７をイオン注入法を用いて形成し、カソード電極形成領域Ｅｋにおいてｎ＋型拡散層８をイオン注入法を用いて形成する。
【００５２】
一方、ｎｐｎトランジスタが形成される領域Ｔにおいては、素子分離膜６によって囲まれた所定の領域にｎ＋型コレクタ領域１０と、コレクタ抵抗を低減するためのｎ＋型埋め込み拡散層９をイオン注入法を用いて形成する。また、素子分離膜６によって囲まれた他の領域にｐ型ベース拡散層１１，１２をイオン注入法を用いて形成する。また、ｐ−型ベース拡散層１２中にｎ＋型エミッタ拡散層１３をイオン注入法を用いて形成する。
【００５３】
その後、ｎ型シリコン基板５ａの主表面を覆っている表面保護膜１４の所定領域をエッチングによって除去し、導電材料にて充填することにより、アノード電極１５ａ、カソード電極１５ｋ、エミッタ電極１５ｅ、ベース電極１５ｂおよびコレクタ電極１５ｃを形成する。以上により、図１に示す如くの半導体受光装置の製作が完了する。
【００５４】
（作用・効果）
以上のように、受光部の受光領域においては、ｐ−型エピタキシャル層とｎ型シリコン基板とを接合させることによってｐｎ接合を形成し、非受光部と受光部のカソード電極形成領域においては、ｐ−型エピタキシャル層とｎ型シリコン基板との間に第１および第２埋め込み酸化膜を形成することにより、ｐｎ接合の面積を低面積化することが可能になるため、接合容量の大幅な低減が可能になる。本構造では、フォトダイオードの接合面積を必要最小限である受光面と同じ大きさにまで低面積化しているため、接合容量は大幅に低減することになる。また、ｐｎ接合近傍の不純物濃度を低く抑えているため、さらに接合容量は小さくなる。この結果、飛躍的なフォトダイオードの高速動作化が実現されるようになる。
【００５５】
また、第１および第２埋め込み酸化膜により、フォトダイオードにて生じたキャリアがバイポーラトランジスタを含む非受光部へ回り込むことが完全に防止されるため、非受光部における寄生動作が抑止される。この結果、高い性能を維持しつつ高速動作化を実現することが可能になる。
【００５６】
また、従来の構造においては、受光した光が微弱である場合にフォトダイオードにて発生するキャリアの量が少ないため、ＳＮ比が非常に悪くなる問題があったが、本構造では、埋め込み酸化膜によって信号処理回路が構成された領域Ｔにおけるｐｎ接合容量を完全になくすことができるため、ＳＮ比が大幅に改善され、高性能の半導体受光装置とすることも同時に可能となる。
【００５７】
また、上述の製造方法を用いることにより、バイポーラプロセスとの整合性を図った上で、埋め込み酸化膜をｐ−型エピタキシャル層とｎ型シリコン基板との間に形成することが可能になる。このように、上述の製造方法を用いれば容易に高性能で高速動作が可能な半導体受光装置を製作することが可能になる。
【００５８】
（実施の形態２）
図７は、本発明の実施の形態２における半導体受光装置の構造を示す断面図である。また、図８から図１１は、本発明の実施の形態２における半導体受光装置の製造方法を示す工程図である。なお、図においては、電極形成工程以降に形成されるコンタクトや配線、層間絶縁膜、保護膜などについてはその図示を省略している。
【００５９】
（構造）
まず、図７を参照して、本実施の形態における半導体受光装置の構造について説明する。図７に示すように、本実施の形態における半導体受光装置は、フォトダイオードとその信号処理回路を構成するバイポーラトランジスタとを同一半導体層上に備えている。
【００６０】
半導体層は、ｐ型シリコン基板１と、ｐ型シリコン基板１上に位置し、ｐ型シリコン基板１よりも低濃度のｐ−型エピタキシャル層２と、ｐ−型エピタキシャル層２の上に位置し、ｐ型シリコン基板１およびｐ−型エピタキシャル層２とは反対導電型のｎ型エピタキシャル層５ｂとの３層構造となっている。ここで、ｐ型シリコン基板１とｐ−型エピタキシャル層２とは、第１導電型半導体層２０に相当し、ｎ型エピタキシャル層５ｂは、第２導電型半導体層に相当する。
【００６１】
半導体層は、フォトダイオードが形成される受光部である領域ＰＤと、バイポーラトランジスタであるｎｐｎトランジスタが形成される非受光部である領域Ｔとを含んでいる。また、受光部における半導体層は、受光面１７の下方に位置する受光領域Ｓと、ｎ型エピタキシャル層５ｂに電気的に接続されたカソード電極１５ｋの下方に位置するカソード電極形成領域Ｅｋと、ｐ−型エピタキシャル層２に電気的に接続されたアノード電極１５ａの下方に位置するアノード電極形成領域Ｅａとを含んでいる。
【００６２】
領域ＰＤにおいては、領域Ｓにおける半導体層は、ｐ−型エピタキシャル層２とｎ型エピタキシャル層５ｂとの接合部においてｐｎ接合２１を有している。一方、カソード電極形成領域Ｅｋにおいては、ｐ−型エピタキシャル層２とｎ型エピタキシャル層５ｂとの間に第２埋め込み酸化膜３ｂが位置している。カソード電極形成領域Ｅｋにおけるｎ型エピタキシャル層５ｂの主表面には、ｎ＋型拡散層８が形成されており、このｎ＋型拡散層８に上述のカソード電極１５ｋが接続されている。なお、アノード電極形成領域Ｅａには、ｐ−型エピタキシャル層２に接するｐ＋埋め込み拡散層４と、このｐ＋埋め込み拡散層４に接するｐ＋型拡散層７と、ｐ＋型拡散層７に電気的に接続されたアノード電極１５ａとが位置している。
【００６３】
領域Ｔにおいては、ｐ−型エピタキシャル層２とｎ型エピタキシャル層５ｂとの間に第１埋め込み酸化膜３ａが位置している。ｎ型エピタキシャル層５ｂの主表面には、ｎ＋型コレクタ拡散層１０、ｐ型ベース拡散層１１，１２、およびｎ＋型エミッタ拡散層１３が形成されている。なお、ｐ型ベース拡散層は、ｐ＋型エミッタ拡散層１１と、ｎ＋型コレクタ拡散層１３を囲むように形成されたｐ−型エミッタ拡散層１２とからなる。また、ｎ型エピタキシャル層５ｂの第１埋め込み酸化膜３ａに接する部分には、ｎ＋型埋め込み拡散層９が形成されており、このｎ＋型埋め込み拡散層９は、上述のｎ＋型コレクタ拡散層１０に接続されている。
【００６４】
また、領域Ｔにおいては、ｎ型エピタキシャル層５ｂの主表面に、ｎｐｎトランジスタのコレクタ電極１５ｃ、ベース電極１５ｂおよびエミッタ電極１５ｅが位置している。コレクタ電極１５ｃは、ｎ＋型コレクタ拡散層１０に電気的に接続されており、ベース電極１５ｂは、ｐ＋型ベース拡散層１１に電気的に接続されており、エミッタ電極１５ｅは、ｎ＋型エミッタ拡散層１３に電気的に接続されている。
【００６５】
なお、領域Ｔと領域ＰＤの間のｎ型エピタキシャル層５ｂには、フォトダイオードとｎｐｎトランジスタとの絶縁を図るための素子分離拡散層１６が位置しており、この素子分離拡散層１６は、その下端が第１埋め込み酸化膜３ａに接触している。また、ｎ型エピタキシャル層５ｂの主表面は、表面保護膜１４によって覆われている。
【００６６】
（製造方法）
次に、図８から図１１を参照して、上記構造の半導体受光装置の製造方法について詳細に説明する。まず、図８に示すように、ｐ型シリコン基板１を準備し、ｐ型シリコン基板１の主表面にエピタキシャル成長法を用いてｐ−型エピタキシャル層２を形成する。これにより、ｐ型シリコン基板１とｐ−型エピタキシャル層２とからなる第１導電型半導体層２０が形成される。なお、ｐ−型エピタキシャル層２の不純物濃度は、フォトダイオードの接合容量を低減するために、１×１０１５ａｔｍ／ｃｍ３以下とすることが好ましい。
【００６７】
次に、ｐ−型エピタキシャル層２の主表面の所定領域にフォトレジスト３０を塗布し、ＳＩＭＯＸ法を用いてｐ−型エピタキシャル層２に酸素イオンを注入する。この後、熱処理を施すことにより、ｐ−型エピタキシャル層２中に埋め込み酸化膜３を形成する。なお、埋め込み酸化膜３を形成する位置としては、非受光部である領域Ｔおよび受光部の一部であるカソード電極形成領域Ｅｋとする。したがって、フォトレジスト３０が塗布される位置は、受光部の一部である受光領域Ｓとアノード電極形成予定領域Ｅａである。また、埋め込み酸化膜３が形成される深さ方向の位置は、ｐ−型エピタキシャル層２の主表面から、深さ０．５〜２．０μｍ程度の位置であることが好ましい。
【００６８】
次に、図９に示すように、フォトレジスト３０を除去し、イオン注入法を用いてｐ＋型埋め込み拡散層４をｐ−型エピタキシャル層２の所定領域に形成する。このとき、注入する不純物としてはたとえばボロンを用い、その濃度は好ましくは１×１０１３〜３×１０１４ａｔｍ／ｃｍ２程度とする。
【００６９】
次に、図１０に示すように、ｐ−型エピタキシャル層２の主表面にエピタキシャル成長法により、ｎ型エピタキシャル層５ｂを０．５〜３．０μｍ程度の厚さとなるように形成する。このとき、ｎ型不純物のオートドープを利用することにより、ｐ−型エピタキシャル層２の主表面から一定の深さにまでｎ型不純物が拡散するため、埋め込み酸化膜３の上部のｐ−型エピタキシャル層２は、ｎ型エピタキシャル層５ｂへと変化する。その後、所定のアニール処理を施すことにより、不純物を熱拡散させ、ｎ型シリコン基板５ａ中にまでｐ＋型埋め込み拡散層４を拡張させる。
【００７０】
次に、図１１に示すように、ｎ型エピタキシャル層５ｂの主表面を熱酸化させ、厚さ３０ｎｍ程度の表面保護膜１４を形成する。つづいて、ｎ型エピタキシャル層５ｂの所定領域に、イオン注入法を用いて素子分離拡散層であるｐ＋型拡散層１６を形成する。このとき、ｐ＋型拡散層１６の下端が埋め込み酸化膜３と接触するようにする。なお、素子分離拡散層であるｐ＋型拡散層１６と同時に、アノード電極形成領域Ｅａにおいて、ｐ＋型埋め込み拡散層の上方にｐ＋型拡散層７を形成してもよい。
【００７１】
以降の工程は、上述の実施の形態１における図６の工程と同様とする。これにより、図７に示す如くの半導体受光装置の製作が完了する。
【００７２】
（作用・効果）
以上の構造および製造方法を採用することにより、上述の実施の形態１と同様の効果を得ることが可能になる。すなわち、半導体層中の所定の位置に第１および第２埋め込み酸化膜を形成することにより、ｐｎ接合の面積を低面積化することが可能になるため、接合容量の大幅な低減が可能になる。また、第１および第２埋め込み酸化膜により、フォトダイオードにて生じたキャリアがバイポーラトランジスタを含む非受光部へ回り込むことが完全に防止されるため、非受光部における寄生動作が抑止される。この結果、高い性能を維持しつつ高速動作化を実現することが可能になる。また、本構造では、埋め込み酸化膜によって信号処理回路が構成された領域Ｔにおけるｐｎ接合容量を完全になくすことができるため、ＳＮ比が大幅に改善され、高性能の半導体受光装置とすることも同時に可能となる。
【００７３】
さらには、上述の製造方法を用いれば容易に高性能で高速動作が可能な半導体受光装置を製作することが可能になる。上記実施の形態１においては、熱酸化法を用いて第１導電型半導体層上に酸化膜を形成し、その上から第２導電型半導体層を貼り合わせ法を用いて積層する製造方法を採用したが、本実施の形態の如く、ＳＩＭＯＸ法を用いて第１導電型半導体層中に埋め込み酸化膜を形成し、その上にエピタキシャル成長法にて第２導電型半導体層を形成する製造方法を採用することによっても、上記構造が実現可能となる。
【００７４】
（実施の形態３）
図１２は、本発明の実施の形態３における半導体受光装置の構造を示す断面図である。図に示すように、本実施の形態における半導体受光装置にあっては、半導体層として、第１導電型半導体層であるｐ型シリコン基板１と、このｐ型シリコン基板１上に積層形成される第２導電型半導体層であるｎ型エピタキシャル層５ｂとを有している。すなわち、上述の実施の形態１における半導体受光装置のｐ−型エピタキシャル層２を省略した構造である。本構造においても、ｐｎ接合の低面積化が図られるため、フォトダイオードの高速動作化を実現することが可能である。
【００７５】
（実施の形態４）
図１３は、本発明の実施の形態４における半導体受光装置の構造を示す断面図である。図に示すように、本実施の形態における半導体受光装置は、エピタキシャル成長法により、ｐ型シリコン基板１の上にｐ型シリコン基板１よりも高濃度のｐ＋型エピタキシャル層２２を形成し、その上にｐ型シリコン基板１よりも低濃度のｐ−型エピタキシャル層２を形成し、さらにその上にｎ型エピタキシャル層５ｂを積層形成した構造である。すなわち、第１導電型半導体層は、ｐ型シリコン基板１と、ｐ＋型エピタキシャル層２２と、ｐ−型エピタキシャル層２とによって構成されている。本構造では、上述の実施の形態１の構造に比べ、フォトダイオード部の直列抵抗を下げているため、さらに効果的にフォトダイオードを高速動作化させることが可能になる。
【００７６】
上述の実施の形態においては、信号処理回路が形成される非受光部である領域Ｔのみならず、受光部の一部であるカソード電極形成領域Ｅｋにも埋め込み酸化膜を形成した場合を例示して説明を行なったが、このカソード電極形成領域Ｅｋに必ずしも埋め込み酸化膜を形成する必要はない。領域Ｔにのみ埋め込み酸化膜を形成した場合においても、信号処理回路の寄生動作を抑制することは十分に可能であり、高性能でかつ高速動作が実現された半導体受光装置を提供することが可能である。
【００７７】
なお、本発明に基づく半導体受光装置は、光ピックアップ、光ファイバー、光カプラ、光空間伝送用の光センサなどの各種光学装置に利用可能である。
【００７８】
このように、今回開示した上記各実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００７９】
【発明の効果】
本発明によれば、高速動作化が可能でかつ高性能の半導体受光装置およびこれを備えた光学装置を実現することが可能になる。また、本発明によれば、高性能で高速動作が可能な半導体受光装置を容易に製造することが可能な半導体受光装置の製造方法を提供することが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体受光装置の構造を示す断面図である。
【図２】本発明の実施の形態１における半導体受光装置の製造方法を示す第１工程図である。
【図３】本発明の実施の形態１における半導体受光装置の製造方法を示す第２工程図である。
【図４】本発明の実施の形態１における半導体受光装置の製造方法を示す第３工程図である。
【図５】本発明の実施の形態１における半導体受光装置の製造方法を示す第４工程図である。
【図６】本発明の実施の形態１における半導体受光装置の製造方法を示す第５工程図である。
【図７】本発明の実施の形態２における半導体受光装置の構造を示す断面図である。
【図８】本発明の実施の形態２における半導体受光装置の製造方法を示す第１工程図である。
【図９】本発明の実施の形態２における半導体受光装置の製造方法を示す第２工程図である。
【図１０】本発明の実施の形態２における半導体受光装置の製造方法を示す第３工程図である。
【図１１】本発明の実施の形態２における半導体受光装置の製造方法を示す第４工程図である。
【図１２】本発明の実施の形態３における半導体受光装置の構造を示す断面図である。
【図１３】本発明の実施の形態４における半導体受光装置の構造を示す断面図である。
【図１４】従来の半導体受光装置の構造を示す断面図である。
【図１５】従来の他の半導体受光装置の構造を示す断面図である。
【図１６】従来のさらに他の半導体受光装置の構造を示す断面図である。
【図１７】従来のイメージセンサ集積回路装置の構造を示す断面図である。
【符号の説明】
１  ｐ型シリコン基板、２  ｐ−型エピタキシャル層、３  埋め込み酸化膜、３ａ  第１埋め込み酸化膜、３ｂ  第２埋め込み酸化膜、４  ｐ＋型埋め込み拡散層、５ａ  ｎ型シリコン基板、５ｂ  ｎ型エピタキシャル層、６  素子分離膜、７  ｐ＋型拡散層、８  ｎ＋型拡散層、９  ｎ＋型埋め込み拡散層、１０  ｎ＋型コレクタ拡散層、１１  ｐ＋型ベース拡散層、１２  ｐ−型ベース拡散層、１３  ｎ＋型エミッタ拡散層、１４  表面保護膜、１５ａ  アノード電極、１５ｂ  ベース電極、１５ｃ  コレクタ電極、１５ｅ  エミッタ電極、１５ｋ  カソード電極、１６  ｐ＋型素子分離拡散層、１７  受光面、１８  窒化膜、２０  第１導電型半導体層、２１  ｐｎ接合、２２  ｐ＋型半導体層、３０  フォトレジスト。
【図１】
2004172212.tif 000003
【図２】
2004172212.tif 000004
【図３】
2004172212.tif 000005
【図４】
2004172212.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2004172212.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004172212.tif 000017
【図１６】
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【図１７】
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