(57)【要約】【課題】回路規模を大きくすることなく、発振安定時間を短くすることができ、しかも、発振安定後の消費電力を少なくすることができる発振回路を提供する。【解決手段】反転増幅回路３を構成するインバータのＰ型トランジスタ５と電源電位の間、およびＮ型トランジスタ６と接地電位の間に、電流制限素子として、ゲートとソースが電源電位に接続されたＰ型ディプリジョン型トランジスタ４と、ゲートとソースが接地電位に接続されたＮ型ディプリジョン型トランジスタ７が接続されている。両トランジスタ４、７の基板電位は出力信号ＸＯＵＴに接続されており、トランジスタのしきい値電圧を動的に変化させることができる。【選択図】　　図１
2004023195.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間に接続された振動子と、
該振動子と並列に接続された帰還抵抗と、
該入力端子に入力部が接続され、該出力端子に出力部が接続された論理反転回路、および該論理反転回路の出力部と直列に接続された駆動回路を有する反転増幅回路とを備え、
該論理反転回路は、電源電位とＰ型トランジスタとの間、および接地電位とＮ型トランジスタとの間に、該論理反転回路の出力部からの出力電位によってその抵抗値が帰還的に制御される電流制限素子が接続されている発振回路。
【請求項２】
前記電流制限素子は、そのゲートが電源電位に接続されたＰ型のディプリジョン型トランジスタと、そのゲートが接地電位に接続されたＮ型のディプリジョン型トランジスタとによって構成されており、該Ｐ型のディプリジョン型トランジスタは前記論理反転回路と電源電位との間に接続され、前記Ｎ型のディプリジョン型トランジスタは該論理反転回路と接地電位との間に接続され、該Ｐ型のディプリジョン型トランジスタを構成する基板部分および該Ｎ型のディプリジョン型トランジスタを構成する基板部分は、それぞれ、前記論理反転回路の出力部と接続されている請求項１に記載の発振回路。
【請求項３】
前記電流制限素子は、それぞれのゲートが前記論理反転回路の出力部に接続されたＰ型のディプリジョン型トランジスタとＮ型のディプリジョン型トランジスタとによって構成されており、該Ｐ型のディプリジョン型トランジスタは前記論理反転回路と電源電位との間に接続され、前記Ｎ型のディプリジョン型トランジスタは該論理反転回路と接地電位との間に接続されている請求項１に記載の発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、水晶振動子等の振動子を用いてクロック信号を発生させる発振回路に関する。
【０００２】
【従来の技術】
近年、電子機器に対しては、低消費電力で高速動作が可能であることが要求されており、特に、携帯機器においては、これらの要求が満たされることは重要である。多くの電子機器には発振回路が組み込まれているため、電子機器において低消費電力化および高速動作化を実現するためには、発振回路についても、その発振が早く安定し、かつ、消費電力が少ないことが要求される。
【０００３】
発振回路は、一般に、水晶振動子などの振動子、帰還抵抗および反転増幅回路によって構成されている。
【０００４】
図６は、従来の一般的な発振回路３００の構成を示す回路図である。
【０００５】
この発振回路３００は、入力端子ＸＩＮと出力端子ＸＯＵＴとの間に振動子１が接続され、その振動子１と並列に帰還抵抗２が接続されている。また、Ｐ型トランジスタ５とＮ型トランジスタ６とが電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続され、それぞれのゲートが接続されて入力部となり、それぞれのドレインが接続されて出力部となっている論理反転回路（インバータ）と、そのインバータの出力部に直列に接続された駆動回路（ドライバ）８とによって反転増幅回路３が構成されている。インバータの入力部は入力端子ＸＩＮと接続され、インバータの出力部は出力端子ＸＯＵＴと接続されている。
【０００６】
この発振回路３００では、発振が安定するまでの時間（以下、発振安定時間と称する）は短いものの、発振時の消費電流が多くなるという問題がある。そこで、発振時の消費電力を低減するために、一般に、反転増幅回路には、抵抗などの電流制限素子が設けられる。
【０００７】
図７は、電流制限素子を設けた従来の発振回路４００の構成を示す回路図である。
【０００８】
この発振回路４００は、インバータを構成するＰ型トランジスタ５と電源電位との間、およびＮ型トランジスタ６と接地電位との間に、それぞれ、電流制限素子として抵抗９ａおよび９ｂが接続されている。
【０００９】
ところが、反転増幅回路に電流制限素子を設けることは、反転増幅回路の利得を低下させることにつながり、その結果、発振安定時間が長くなる。また、近年では、電源電位が低電圧化されてきており、そのことによっても、発振安定時間は長くなる傾向にある。
【００１０】
上記発振回路４００でも、消費電流は低減できるものの、発振安定時間が長くなるという問題が生じる。ここで、抵抗９ａおよび９ｂの抵抗値を小さくするとゲインが高くなり、発振安定時間は短くなるが，消費電流は増加する。従って、抵抗のサイズは、消費電流の低減化と発振安定時間の長時間化とを考慮して決定され、消費電流の低減化と発振安定時間の長時間化とを両立させることは容易ではない。
【００１１】
また、発振時の消費電力を抑えつつ、発振安定時間を短縮するために、電流制限素子と並列にバイパス回路を接続して、発振が安定して所定の時間が経過した後に、このバイパス回路を遮断するという手法も多く採用されている。
【００１２】
図８は、電流制限素子と並列にバイパス回路を接続した従来の発振回路５００の構成を示す回路図である。
【００１３】
この発振回路５００は、インバータを構成するＰ型トランジスタ５と電源電位との間、およびＮ型トランジスタ６と接地電位との間に、それぞれ、電流制限素子としての抵抗９ａおよび９ｂと並列に、バイパス回路としてのＰ型トランジスタ１０ａおよびＮ型トランジスタ１０ｂが接続されている。
【００１４】
この発振回路５００では、Ｐ型トランジスタ１０ａのゲートに接続された制御信号ＣｔｒｌＰおよびＮ型トランジスタ１０ｂのゲートに接続された制御信号ＣｔｒｌＮによって各バイパストランジスタ１０ａおよび１０ｂの導通・非導通を制御することができる。そして、発振が安定するまでの間、バイパストランジスタ１０ａおよび１０ｂを導通させることによって、ゲインを高くして発振安定時間を短縮化することができる。また、発振が安定した後、バイパストランジスタ１０ａおよび１０ｂを遮断することによって電流制限素子としての抵抗９ａおよび９ｂのみが有効な電流経路となり、消費電流を低減化することができる。
【００１５】
しかしながら、上記発振回路５００では、少なくともバイパス回路を構成するトランジスタ１０ａおよび１０ｂが必要である。また、それらのトランジスタ１０ａおよび１０ｂを制御する制御信号ＣｔｒｌＰおよびＣｔｒｌＮを生成するための信号生成回路を設けるか、または外部から制御信号を供給することが必要であり、回路規模が大きくなるという問題がある。
【００１６】
また、例えば特開昭６４−６４４０３号公報には、電流制限素子としてＰ型のディプリジョン型ＭＯＳトランジスタを用いた発振回路が開示されている。図９は、特開昭６４−６４４０３号公報に開示されている、電流制限素子としてＰ型のディプリジョン型ＭＯＳトランジスタを用いた発振回路６００の構成を示す回路図である。
【００１７】
この発振回路６００は、インバータを構成するＰ型トランジスタ５とＮ型トランジスタ６との間に、電流制限素子としてのＰ型のディプリジョン型ＭＯＳトランジスタ１１ａおよび１１ｂが直列に接続されている。各トランジスタ１１ａおよび１１ｂのゲートには、電圧発生器１２が接続されている。電圧発生器１２は、抵抗１２ａと容量１２ｂおよび１２ｄとダイオード１２ｃとによって構成されている。容量１２ｄの一方の端子は出力端子ＸＯＵＴおよびインバータの出力部と接続されており、他方の端子はダイオードと接続されている。また、ダイオードは、容量１２ｂおよび抵抗１２ａの一方の端子と接続されており、容量１２ｂおよび抵抗１２ａの他方の端子は接地電位ＧＮＤと接続されている。
【００１８】
この発振回路６００では、出力信号の振幅が大きくなるに従って、徐々にディプリジョン型ＭＯＳトランジスタ１１ａおよび１１ｂのゲート電位が上昇することによって、発振開始時間の短縮化と発振後の消費電力の低減化とを図ることができる。
【００１９】
しかしながら、上記発振回路６００では、ディプリジョン型ＭＯＳトランジスタ１１ａおよび１１ｂのゲート電位を制御するために、電圧発生器１２が必要であり、回路規模が増大するという問題がある。この場合、ディプリジョン型ＭＯＳトランジスタ１１ｂがＰＭＯＳディプリジョンであるため、反転増幅回路３からの反転出力を入力すると、反転増幅回路３からの出力がＨｉｇｈ、すなわちＮＭＯＳ側が導通のときには、ディプリジョン型ＭＯＳトランジスタ１１ｂが高抵抗として機能するために、ゲインが上がらず、発振開始しないおそれがある。
【００２０】
また、例えば特開平８−３７４５０号公報、特開平１０−２００３３５号公報等には、電流制限素子にバイパス回路を接続する代わりに、反転増幅回路を構成するインバータと並列に、遮断スイッチを設けたインバータを接続した発振回路が開示されている。図１０は、特開平８−３７４５０号公報および特開平１０−２００３３５号公報に開示されている、インバータと並列に、遮断スイッチを設けたインバータを接続した従来の発振回路５００の構成を示す回路図である。
【００２１】
この発振回路７００は、インバータを構成するＰ型トランジスタ５と並列にＰ型トランジスタ１５ａが接続され、Ｐ型トランジスタ１５ａと電源電位ＶＤＤとの間に遮断スイッチとしてのＰ型トランジスタ１３ａが接続されている。また、Ｎ型トランジスタ６と並列にＮ型トランジスタ１５ｂが接続され、Ｎ型トランジスタ１５ｂと接地電位ＧＮＤとの間に遮断スイッチとしてのＮ型トランジスタ１３ｂが接続されている。Ｐ型トランジスタ１５ａおよびＮ型トランジスタ１５ｂのゲートは入力端子ＸＩＮと接続されており、ドレインは出力端子ＸＯＵＴと接続されている。また、遮断スイッチとしてのＰ型トランジスタ１３ａおよびＮ型トランジスタ１３ｂのゲートには制御信号Ｃｏｎｔｒｏｌが入力されるようになっている。
【００２２】
この発振回路７００では、発振が安定するまでの間は２つのインバータを動作させることによってゲインを高くし、発振安定後は片方を遮断してゲインを低くすることによって、消費電力を低減化することができる。
【００２３】
なお、上記特開平８−３７４５０号公報に開示されている発振回路と特開平１０−２００３３５号公報に開示されている発振回路との違いは、発振が安定したことを検出してバイパス回路を遮断するための手法が異なることである。
【００２４】
特開平８−３７４５０号公報に開示されている発振回路では、発振回路の出力部にシュミット回路が設けられており、発振出力レベルが所定のレベルに到達すると、シュミット回路からクロック信号が出力されるようになっている。シュミット回路からのクロック信号は、クロック端子を有するカウンタ回路に入力されてカウントされ、カウント値が所定の値に達すると、安定した発振状態に達したものと判断されて、遮断スイッチとしてのＰ型トランジスタ１３ａおよびＮ型トランジスタ１３ｂを遮断状態とする制御信号が供給されるようになっている。この発振回路では、発振が安定したことを検出してバイパス回路を遮断するために、シュミット回路、カウンタ回路等を設ける必要があるため、回路規模が増大するという問題がある。
【００２５】
また、特開平１０−２００３３５号公報に開示されている発振回路では、発振回路の出力部に、発振信号の振幅値が所定の一定レベルであることを検出すると発振安定検出信号を出力するインバータと、その発振安定検出信号をラッチするラッチ回路とが設けられている。インバータから発振安定検出信号が出力されると、ラッチ回路から遮断スイッチとしてのＰ型トランジスタ１３ａおよびＮ型トランジスタ１３ｂを遮断する制御信号が供給されるようになっている。この発振回路でも、発振が安定したことを検出してバイパス回路を遮断するために、発振安定検出信号を出力するインバータ、ラッチ回路等を設ける必要があるため、回路規模が増大するという問題がある。
【００２６】
また、特開平１１−２９８２４８号公報に開示されている発振回路（図示せず）では、インバータを構成するＰ型トランジスタと電源電位との間、およびＮ型トランジスタ６と接地電位との間に、それぞれ、電流制限素子としてのＰ型トランジスタおよびＮ型トランジスタが接続されており、それぞれの電流制限素子にカレントミラー回路としてのＰ型トランジスタおよびＮ型トランジスタが接続されている。カレントミラー回路を構成するＰ型トランジスタのゲートには、時定数回路から電流が供給されるようになっており、時定数回路によって、発振開始時に電流制限素子を流れる電流が最大となり、その後、次第に電流が減少するように制御することができる。しかしながら、この発振回路においても、発振時に電流制限素子に流れる電流を低減するために、カレントミラー回路、時定数回路等を設ける必要があるため、回路規模が増大するという問題がある。
【００２７】
【発明が解決しようとする課題】
電流制限素子を設けていない図６に示す従来の発振回路３００、反転増幅回路３を構成するインバータと直列に電流制限素子を設けた図７および図９に示す従来の発振回路４００および６００では、発振安定時間と消費電力という要求を両立させることは容易ではなく、両者が折り合うように設計を行う必要がある。
【００２８】
これに対して、発振開始までの間、電流制限素子をバイパスするような回路を設けた図８および図１０に示す従来の発振回路５００および７００では、短い発振安定時間と少ない発振時消費電力とを実現可能である。しかしながら、これらの発振回路では、抵抗成分（電流制限素子）をバイパスするための回路素子に加えて、それらの回路素子をスイッチング制御するための回路が不可欠であり、その結果、発振回路の回路規模が大きくなるという問題がある。
【００２９】
本発明は、このような従来技術の課題を解決するためになされたものであり、回路規模を大きくすることなく、発振安定時間を短くすることができ、しかも、発振安定後の消費電力を少なくすることができる発振回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】
本発明の発振回路は、入力端子と出力端子との間に接続された振動子と、該振動子と並列に接続された帰還抵抗と、該入力端子に入力部が接続され、該出力端子に出力部が接続された論理反転回路、および該論理反転回路の出力部と直列に接続された増幅回路を有する反転増幅回路とを備え、該論理反転回路は、電源電位とＰ型トランジスタとの間、および接地電位とＮ型トランジスタとの間に、該論理反転回路の出力部からの出力電位によってその抵抗値が帰還的に制御される電流制限素子が接続されており、そのことにより上記目的が達成される。
【００３１】
前記電流制限素子は、そのゲートが電源電位に接続されたＰ型のディプリジョン型トランジスタと、そのゲートが接地電位に接続されたＮ型のディプリジョン型トランジスタとによって構成されており、該Ｐ型のディプリジョン型トランジスタは前記論理反転回路と電源電位との間に接続され、前記Ｎ型のディプリジョン型トランジスタは該論理反転回路と接地電位との間に接続され、該Ｐ型のディプリジョン型トランジスタを構成する基板部分および該Ｎ型のディプリジョン型トランジスタを構成する基板部分は、それぞれ、前記論理反転回路の出力部と接続されていてもよい。
【００３２】
前記電流制限素子は、それぞれのゲートが前記論理反転回路の出力部に接続されたＰ型のディプリジョン型トランジスタとＮ型のディプリジョン型トランジスタとによって構成されており、該Ｐ型のディプリジョン型トランジスタは前記論理反転回路と電源電位との間に接続され、前記Ｎ型のディプリジョン型トランジスタは該論理反転回路と接地電位との間に接続されていてもよい。
【００３３】
以下に、本発明の作用について説明する。
【００３４】
本発明にあっては、反転増幅回路を構成する論理反転回路（インバータ）のＰ型トランジスタと電源電位との間、およびＮ型トランジスタと接地電位との間に、論理反転回路の出力部からの出力電位によってその抵抗値が帰還的に制御される電流制限素子が接続されており、電流制限素子の抵抗を論理反転回路の出力レベルに応じて動的に変化させることができる。例えば、出力信号がある程度のレベルに達していないときには抵抗値が低くなって、より多くの電流を流すことが可能となり、反転増幅回路の能力を向上して発振安定時間を短縮化することができる。また、出力信号が所定のレベルに達すると、抵抗値が高くなって電流量が制限され、消費電力を低減化することができる。
【００３５】
電流制限素子は、そのゲートとソースとが電源電位に接続されたＰ型のディプリジョン型トランジスタと、そのゲートとソースとが接地電位に接続されたＮ型のディプリジョン型トランジスタとによって構成し、これらのトランジスタの基板電位を論理反転回路の出力レベルに応じて変化させることによって、これらトランジスタのしきい値を動的に変化させることができる。例えば、出力信号がある程度のレベルに達していないときには、トランジスタのしきい値電圧が低くなる方向に基板電位が変化し、トランジスタのオフリーク電流が増えるため、より多くの電流を流すことが可能になる。また、出力信号が所定のレベルに達すると、トランジスタのしきい値電圧が高くなる方向に基板電位が変化し、トランジスタのオフリーク電流が少なくなるため、電流量が制限される。このように、電流制限素子を構成するトランジスタの基板電位を変化させることによってトランジスタのしきい値電圧が大きく変動し、抵抗値の変化を非常に大きくすることができるため、設計が容易である。この構造は、ＳＯＩプロセスによれば容易に作製することができる。
【００３６】
また、電流制限素子は、そのソースが電源電位に接続されたＰ型のディプリジョン型トランジスタと、そのソースが接地電位に接続されたＮ型のディプリジョン型トランジスタとによって構成し、これらのトランジスタのゲート電位を論理反転回路の出力レベルに応じて変化させることによって、これらトランジスタに流れる電流値を動的に変化させることができる。例えば、出力信号がある程度のレベルに達していないときには、トランジスタは線形領域で動作し、比較的多くの電流を流すことが可能になる。また、出力信号が所定のレベルに達すると、トランジスタはカットオフ（遮断）領域で動作し、抵抗値が大きくなって消費電力が低減化される。この構成は、通常のＣＭＯＳプロセスにより作製することができる。
【００３７】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００３８】
（実施形態１）
図１は、本発明の一実施形態である発振回路１００の構成を示す回路図である。
【００３９】
この発振回路１００は、入力端子ＸＩＮと出力端子ＸＯＵＴとの間に振動子１が接続され、その振動子１と並列に帰還抵抗２が接続されている。また、反転増幅回路３には、Ｐ型のエンハンスメント型トランジスタ５とＮ型のエンハンスメント型トランジスタ６とが電源電位ＶＤＤと接地電位ＧＮＤとの間に直列に接続され、それぞれのゲートが接続されて入力部となり、それぞれのドレインが接続されて出力部となっている論理反転回路（インバータ）が設けられている。インバータの入力部は入力端子ＸＩＮと接続され、インバータの出力部は出力端子ＸＯＵＴと接続されている。また、そのインバータの出力部に直列に接続されて、出力信号ＸＯＵＴを次段の回路に供給するために出力信号ＯＵＴを生成する駆動回路（ドライバ）８とが設けられている。
【００４０】
さらに、インバータを構成するＰ型トランジスタ５と電源電位ＶＤＤとの間、およびＮ型トランジスタ６と接地電位ＧＮＤとの間には、それぞれ、電流制限素子として、Ｐ型のディプリジョン型トランジスタ４およびＮ型のディプリジョン型トランジスタ７が設けられている。電源電位ＶＤＤ側に設けられたＰ型トランジスタ４は、ゲートおよびソースが電源電位ＶＤＤに接続され、ドレインはインバータを構成するＰ型トランジスタ５のソースに接続され、基板電位はインバータからの出力信号ＸＯＵＴに接続されている。
【００４１】
一方、接地電位ＧＮＤ側に設けられたＮ型トランジスタ７は、ゲートおよびソースが接地電位ＧＮＤに接続され、ドレインはインバータを構成するＮ型トランジスタ６のソースに接続され、基板電位は、Ｐ型トランジスタ４と同様に、インバータからの出力信号ＸＯＵＴに接続されている。
【００４２】
このように構成された本実施形態の発振回路１００においては、電流制限素子であるＰ型トランジスタ４およびＮ型トランジスタ７の抵抗値を制御するために、これらのトランジスタの基板電位を、インバータからの出力電位によって制御するようになっている。
【００４３】
以下に、トランジスタの基板電位に対する抵抗値の依存性について説明する。なお、以下では、トランジスタの抵抗値は、そのしきい値電圧と同義であるとして説明を行っている。
【００４４】
一般に、基板電位と実効しきい値電圧との関係は、
Ｖｔ　＝　Ｖｔ（０）　±γ（Ｖｓｂ）１／２
によって表することができる。なお、上記式において、Ｖｓｂはトランジスタのソースと基板との電位差であり、Ｖｔ（０）はＶｓｂが０のときのしきい値電圧であり、γは基板のドーピング濃度に依存する関数である。また、「＋」はＮ型ＭＯＳトランジスタに対応し、「−」はＰ型ＭＯＳトランジスタに対応する（ＣＭＯＳ　ＶＬＳＩ設計の原理　富澤孝、松山泰男　監訳、丸善株式会社刊、Ｐ３３）。
【００４５】
また、一般に、トランジスタのしきい値電圧が０．１Ｖ下がると、オフリーク電流は約１桁上昇することが知られている（低電力ＬＳＩの技術白書　１ミリワットへ挑戦　　日経マイクロデバイス編　日経ＢＰ社刊　Ｐ２１０，２１１）。
【００４６】
これらのことは、例えば、基板電位を１Ｖ変化させることによって、電流値を１０Ｅ＋１０倍に変化させることができ、抵抗値を１０Ｅ＋１０倍変化させることができるということを示している。
【００４７】
次に、本実施形態の発振回路１００における電流制限素子の動作について説明する。
【００４８】
図２（ａ）は、本実施形態の発振回路１００におけるインバータからの出力信号ＸＯＵＴの変化を示す図であり、図２（ｂ）および図２（ｃ）は、それぞれ、電流制限素子を構成するＰ型トランジスタ４およびＮ型トランジスタ７のしきい値電圧の変化を示す図である。なお、図２（ｂ）および図２（ｃ）において、破線で示す直線は、基板電位を制御しない通常のトランジスタのしきい値電圧を目安として示している。また、しきい値電圧の変化を示す波形のうち、破線の部分は、図２（ｂ）に示すトランジスタ４については、これと直列に接続されるトランジスタ５が遮断状態である期間を表し、図２（ｃ）に示すトランジスタ７については、同様に、これと直列に接続されるトランジスタ６が遮断状態である期間を表しており、このときのトランジスタ４および７のしきい値電圧特性は、発振回路１００の動作には影響を与えない。
【００４９】
まず、発振回路１００において、出力信号ＸＯＵＴのレベルが十分ではない期間の電流制限素子の動作について説明する。
【００５０】
通常、Ｐ型ＭＯＳトランジスタにおいては、基板（ＮＷＥＬＬ）電位は電源電位ＶＤＤと等しく、Ｎ型ＭＯＳトランジスタの基板（ＰＷＥＬＬ）電位は接地電位ＧＮＤと等しい。従って、発振回路１００の出力信号ＸＯＵＴのレベルが十分でない期間には、Ｐ型トランジスタ４の基板（ＮＷＥＬＬ）には通常よりも低い、約ＶＤＤ／２の電位が印加される。これにより、Ｐ型トランジスタ４のしきい値電圧は低くなり、抵抗が小さくなってトランジスタのオフリーク電流が増加する。
【００５１】
一方、Ｎ型トランジスタ７の基板（ＰＷＥＬＬ）にも約ＶＤＤ／２の電位が印加され、これは通常よりも高い基板電位となる。従って、Ｎ型トランジスタ７のしきい値電圧も低くなり、抵抗が小さくなってトランジスタのオフリーク電流が増加する。例えば、電源電圧が１．８Ｖである場合には、基板電位は約０．９Ｖになるため、電流制限素子としてのＰ型トランジスタ４およびＮ型トランジスタ７の抵抗は、殆ど０に近い値になる。その結果、反転増幅回路３の能力は多角なり、発振が得られ易い状態になる。
【００５２】
次に、発振回路１００において、出力信号ＸＯＵＴがほぼ十分なレベルになった場合について説明する。
【００５３】
出力信号ＸＯＵＴのレベルがほぼ電源電位ＶＤＤに近づいたときには、Ｐ型トランジスタ４の基板電位がほぼ電源電位ＶＤＤになり、抵抗が大きくなってオフリーク電流は減少する。また、Ｎ型トランジスタ７は、しきい値電圧がさらに低くなるが、出力信号ＸＯＵＴが’Ｈｉｇｈ’レベルに達しているときにはＰ型トランジスタ６が遮断状態であるため、消費電力に与える影響は少なくなる。
【００５４】
一方、出力信号ＸＯＵＴがほぼ接地電位ＧＮＤに近づいたときには、逆に、Ｎ型トランジスタ７のしきい値電圧が高くなってオフリーク電流が減少する。またし、Ｐ型トランジスタ４のしきい値電圧は低くなるが、Ｐ型トランジスタ５が遮断状態であるため、消費電力に与える影響は少なくなる。
【００５５】
図３（ａ）は、本実施形態の発振回路１００における発振開始時の出力波形を示す図であり、図３（ｂ）は、図７に示す従来の発振回路４００における発振開始時の出力波形を示す図である。なお、この従来の発振回路４００は、発振安定時の消費電力を、本実施形態の発振回路１００における発振安定時の消費電力とほぼ等しくなるように、調整したものである。なお、この図３および以下の図４は、一般的なシミュレーションツールであるＨｓｐｉｃｅシミュレーションによって作成されたものである．
図３（ａ）および図３（ｂ）に示すように、出力信号ＸＯＵＴの振幅が徐々に増幅されて出力信号ＯＵＴが発振されているが、本実施形態の発振回路１００の方が、従来の発振回路４００よりも安定した発振を早く得ることができる。発振開始時間は、従来の発振回路４００では約１９０ｍｓであり、本実施形態の発振回路１００では約１２０ｍｓであり、約４０％短縮することができた。
【００５６】
図４（ａ）は、本実施形態の発振回路１００における発振安定時の電流波形を示す図であり、図４（ｂ）および図４（ｃ）は、図７に示す従来の発振回路４００における発振安定時の電流波形を示す図である。なお、図４（ｂ）は、従来の発振回路４００において、発振安定時の消費電力を、本実施形態の発振回路１００における発振安定時の消費電力とほぼ等しくなるように、調整したものである。また、図４（ｃ）は、従来の発振回路４００において、発振開始時間を、本実施形態の発振回路１００における発振開始時間とほぼ等しくなるように、調整したものである。
【００５７】
図４（ａ）および図４（ｃ）に示すように、発振安定時間が等しい場合には、本実施形態の発振回路１００の方が、従来の発振回路４００よりも消費電力が小さくなっている。発振安定時の消費電力は、従来の発振回路４００では約５００ｕＡであり、本実施形態の発振回路１００では約５０ｕＡであり、約９０％減少させることができた。
【００５８】
以上のように、本実施形態の発振回路１００において、電流制限素子としてのＰ型トランジスタ４およびＮ型トランジスタ７は、発振が安定するまでは抵抗値が小さいために電流量が増大し、発振安定時間を短縮化させることができる。一方、発振が安定してからは、比較的大きな抵抗値となるために電流量が減少し、低消費電力化を実現することができる。
【００５９】
本実施形態の発振回路１００において、電流制限素子としてのＰ型トランジスタ４およびＮ型トランジスタ７は、発振が安定したときに必要な電流量を確保することができればよく、発振安定までの期間は抵抗値がほぼ０となるため、設計が容易である。
【００６０】
なお、本実施形態の発振回路１００において、Ｐ型トランジスタ４およびＮ型トランジスタ７の基板電位を制御するためには、一般的に用いられているＣＭＯＳプロセスよりも、デバイス毎に基板が分離されるＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）プロセスが適しており、実現が容易である。
【００６１】
（実施形態２）
図５は、本実施形態の発振回路２００の構成を示す回路図である。
【００６２】
この発振回路２００は、反転増幅回路３のインバータを構成するＰ型トランジスタ５と電源電位ＶＤＤとの間、およびＮ型トランジスタ６と接地電位ＧＮＤとの間には、それぞれ、電流制限素子として、Ｐ型のディプリジョン型トランジスタ１４およびＮ型のディプリジョン型トランジスタ１７が直列に接続されている。
【００６３】
Ｐ型トランジスタ１４およびＮ型トランジスタ１７の基板電位は、それぞれ、電源電位ＶＤＤおよび接地電位ＧＮＤとされており、それぞれのゲートには出力信号ＸＯＵＴが接続されている。
【００６４】
この発振回路２００において、Ｐ型トランジスタ１４およびＮ型トランジスタ１７は、出力信号ＸＯＵＴの振幅が大きくなるまでの期間は線形領域で動作することになり、比較的大きな電流が流れるため、発振安定時間を短縮化することができる。
【００６５】
また、出力信号ＸＯＵＴの振幅が十分大きくなって発振が安定した後、出力ＸＯＵＴが’Ｈｉｇｈ’レベルである期間は、Ｐ型トランジスタ１４がほぼカットオフ（遮断）領域で動作し、出力信号ＸＯＵＴが’Ｌｏｗ’レベルである期間はＮ型トランジスタ１７がほぼカットオフ領域で動作するため、抵抗値が大きくなって消費電力が低減される。
【００６６】
本実施形態の発振回路２００は、通常のＣＭＯＳプロセスによって電流制限素子としてのＰ型トランジスタ４およびＮ型トランジスタ７を容易に作製することができる。
【００６７】
【発明の効果】
以上説明したように、本発明によれば、電流制限素子としてディプリジョン型トランジスタを設けることによって、トランジスタのスイッチングを制御する制御回路等を設けることなく、最小限の回路規模増加によって、消費電力の低減化と発振安定時間の短縮化とを同時に実現することが可能である。特に、低周波数の発振回路においては、発振が得られにくいために発振安定時間を短縮化できることは非常に重要であり、また、消費電力が少ないことが必須条件として要求されることが多いため，本発明は非常に有効である。
【図面の簡単な説明】
【図１】実施形態１の発振回路の構成を示す回路図である。
【図２】（ａ）は、実施形態１の発振回路におけるインバータからの出力信号ＸＯＵＴの変化を示す図であり、（ｂ）および（ｃ）は、それぞれ、電流制限素子としてのＰ型トランジスタおよびＮ型トランジスタのしきい値電圧の変化を示す図である。
【図３】（ａ）は、実施形態１の発振回路における発振開始時の出力波形を示す図であり、（ｂ）は、従来の発振回路における発振開始時の出力波形を示す図である。
【図４】（ａ）は、実施形態１の発振回路における発振安定時の電流波形を示す図であり、（ｂ）および（ｃ）は、それぞれ、従来の発振回路における発振安定時の電流波形を示す図である。
【図５】実施形態２の発振回路の構成を示す回路図である。
【図６】電流制限素子を設けていない従来の発振回路の構成を示す回路図である。
【図７】電流制限抵抗を設けた従来の発振回路の構成を示す回路図である。
【図８】電流制限抵抗と並列にバイパストランジスタを設けた従来の発振回路の構成を示す回路図である。
【図９】ディプリジョン型トランジスタからなる電流制限素子と、そのゲート電位を制御するための電圧発生回路とを設けた従来の発振回路の構成を示す回路図である。
【図１０】インバータと並列に遮断スイッチ付きのインバータを設けた従来の発振回路の構成を示す回路図である。
【符号の説明】
１　　振動子
２　　帰還抵抗
３　　反転増幅回路
４、１４　　Ｐ型トランジスタ（電流制限素子）
５　　Ｐ型トランジスタ（インバータ）
６　　Ｎ型トランジスタ（インバータ）
７、１７　　Ｎ型トランジスタ（電流制限素子）
８　　ドライバ
９ａ、９ｂ　　抵抗素子
１０ａ　　Ｐ型トランジスタ（バイパストランジスタ）
１０ｂ　　Ｎ型トランジスタ（バイパストランジスタ）
１１ａ　　Ｐ型トランジスタ（電流制限素子）
１１ｂ　　Ｎ型トランジスタ（電流制限素子）
１２　　電圧発生器
１２ａ　　抵抗（電圧発生器）
１２ｂ、１２ｄ　　容量（電圧発生器）
１２ｃ　　ダイオード（電圧発生器）
１３ａ　　Ｐ型トランジスタ（遮断スイッチ）
１３ｂ　　Ｎ型トランジスタ（遮断スイッチ）
１５ａ　　Ｐ型トランジスタ（遮断スイッチ付きインバータ）
１５ｂ　　Ｎ型トランジスタ（遮断スイッチ付きインバータ）
１００、２００、３００、４００、５００、６００、７００　　発振回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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