(57)【要約】【課題】放電電流による電圧変動を低減して駆動マージンを拡大し、プラズマディスプレイ装置における表示特性の劣化を防止できるようにする。【解決手段】表示セルとなる容量Ｃｐに駆動電圧を供給するＹ電極駆動回路１０１及びＸ電極駆動回路１１１を、高速スイッチング性能を有する第１のスイッチ素子Ｑ１、Ｑ２、Ｑ５、Ｑ６と、低飽和電圧性能を有する第２のスイッチ素子Ｑ３、Ｑ４、Ｑ７、Ｑ８とを並列に接続した並列回路を用いて構成し、放電電流が流れる際には、低飽和電圧性能を有する第２のスイッチ素子をオンすることにより、放電電流による電圧変動を低減できるようにする。【選択図】  図１
2004334030.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１の電極と、
上記複数の第１の電極に略平行に配置され、隣接する上記第１の電極とで表示セルを形成するとともに、当該表示セルを形成する上記第１の電極との間にて放電を行う複数の第２の電極と、
上記複数の第１の電極に放電電圧を印加する第１の電極駆動回路と、
上記複数の第２の電極に放電電圧を印加する第２の電極駆動回路とを備え、
上記第１及び第２の電極駆動回路の少なくとも一方は、高速スイッチング性能を有する第１のスイッチ素子と、低飽和電圧性能を有する第２のスイッチ素子とを並列に接続した並列回路を有することを特徴とするプラズマディスプレイ装置。
【請求項２】
少なくとも上記第１の電極と上記第２の電極との間で放電電流が流れる期間は、上記第２のスイッチ素子がオン状態であることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
上記電極駆動回路は、上記表示セルにて発光を伴う放電を行う維持放電電圧を出力するサステイン回路を有し、
上記サステイン回路が、上記第１のスイッチ素子と上記第２のスイッチ素子とを並列に接続した並列回路を有することを特徴とする請求項１又は２記載のプラズマディスプレイ装置。
【請求項４】
上記サステイン回路は、上記表示セルを形成する電極に対して上記維持放電電圧に係る第１の電位を供給する高電位側スイッチ回路と、上記第１の電位より低い上記維持放電電圧に係る第２の電位を供給する低電位側スイッチ回路とを有し、
上記高電位側スイッチ回路及び上記低電位側スイッチ回路が、上記第１のスイッチ素子と上記第２のスイッチ素子とを並列に接続した並列回路を有することを特徴とする請求項３記載のプラズマディスプレイ装置。
【請求項５】
上記電極駆動回路は、上記表示セルを形成する電極にコイルを介して接続された電力回収スイッチをさらに有することを特徴とする請求項４記載のプラズマディスプレイ装置。
【請求項６】
上記第１のスイッチ素子は、パワーＭＯＳＦＥＴであることを特徴とする請求項１〜５の何れか１項記載のプラズマディスプレイ装置。
【請求項７】
上記第２のスイッチ素子は、ＩＧＢＴであることを特徴とする請求項１〜６の何れか１項記載のプラズマディスプレイ装置。
【請求項８】
上記第１のスイッチ素子と上記第２のスイッチ素子は、入力しきい値電圧特性が略一致していることを特徴とする請求項１〜７の何れか１項記載のプラズマディスプレイ装置。
【請求項９】
上記第１のスイッチ素子及び上記第２のスイッチ素子を、同一の駆動信号により駆動することを特徴とする請求項１〜７の何れか１項記載のプラズマディスプレイ装置。
【請求項１０】
上記第１のスイッチ素子は、上記第２のスイッチ素子よりもスイッチング時間が短いことを特徴とする請求項１〜７の何れか１項記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、プラズマディスプレイ装置に関する。
【０００２】
【従来の技術】
従来、プラズマディスプレイ装置のサステイン回路の出力素子には、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  電界効果トランジスタ）が一般的に用いられていた。これに対し、近年、パワーＭＯＳＦＥＴの入力特性及びバイポーラトランジスタの低飽和電圧特性をともに有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）は、ターンオフ時間が短縮され、プラズマディスプレイ装置のサステイン回路に用いられ始めている（例えば、特許文献１参照。）。
【０００３】
また、ＩＧＢＴを用いたプラズマディスプレイ駆動用ドライバとして、パワーＭＯＳＦＥＴとＩＧＢＴとをトーテムポール接続して構成した駆動用ＩＣが提案されている（例えば、特許文献２参照。）。
【０００４】
ＩＧＢＴは、バイポーラトランジスタと同様に伝導度変調効果が生ずるため、導通時の飽和電圧を低くすることができる。ＩＧＢＴは、ターンオフ時間の短縮により、プラズマディスプレイ装置のサステイン回路の出力素子としての基本動作を実現することができる。しかしながら、現在製品化されているＩＧＢＴは、ターンオフ時間が従来に比べて短縮されたものの、パワーＭＯＳＦＥＴに比較してターンオン時間及びターンオフ時間とも長く、スイッチング損失の点では不利である。
【０００５】
これらの状況を考慮し、エアコン用インバータにおいては、第１の駆動電圧をゲート電極に印加することにより導通状態となるパワーＭＯＳＦＥＴと、第１駆動電圧とは異なるレベルの第２の駆動電圧をゲート電極に印加することにより導通状態となるＩＧＢＴとを備え、パワーＭＯＳＦＥＴとＩＧＢＴとを負荷への供給電流に対して並列に接続したものがある（例えば、特許文献３参照。）。上記エアコン用インバータでは、負荷に供給する電流が小さい場合にはパワーＭＯＳＦＥＴのみを駆動する第１の駆動電圧をゲート電極に印加し、負荷に供給する電流が大きい場合にはＩＧＢＴを主に駆動する、第１の駆動電圧よりも大きな第２の駆動電圧をゲート電極に印加する。
【０００６】
【特許文献１】
特開２０００−３３０５１４号公報
【特許文献２】
特開平８−４６０５３号公報
【特許文献３】
特開２００２−１６４８６号公報
【０００７】
【発明が解決しようとする課題】
上記特許文献３に開示された技術では、エアコン用インバータ等の高電力駆動時（起動時）において、パワーＭＯＳＦＥＴとＩＧＢＴの両者を動作させている。一方、エアコン用インバータ等の小電力駆動時（定常時）には、ＩＧＢＴをオフさせ、パワーＭＯＳＦＥＴのみを動作させることにより、定常時の電力損失を低減している。
【０００８】
しかしながら、特許文献３に開示された回路をプラズマディスプレイ装置に適用した場合には、定常時において、ＩＧＢＴがオフし、パワーＭＯＳＦＥＴのみの動作となるために、放電電流による電圧変動により駆動マージンが小さくなる。この結果、ノイズやちらつき等が発生し表示特性の劣化が生ずる可能性がある。特に、画面サイズが大きい、例えば４２型以上のプラズマディスプレイ装置では、放電電流による電圧変動が大きく、表示特性の劣化が生ずる可能性が高くなる。
【０００９】
本発明は、このような問題に鑑みて成されたものであり、放電電流による電圧変動を低減して駆動マージンを拡大し、プラズマディスプレイ装置における表示特性の劣化を防止できるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
本発明のプラズマディスプレイ装置は、複数の第１の電極と、複数の第１の電極に略平行に配置され、隣接する第１の電極とで表示セルを形成するとともに、表示セルを形成する第１の電極との間にて放電を行う複数の第２の電極と、複数の第１の電極に放電電圧を印加する第１の電極駆動回路と、複数の第２の電極に放電電圧を印加する第２の電極駆動回路とを備える。第１及び第２の電極駆動回路の少なくとも一方が、高速スイッチング性能を有する第１のスイッチ素子と、低飽和電圧性能を有する第２のスイッチ素子とを並列に接続した並列回路を有する。
【００１１】
本発明によれば、第１の電極と第２の電極との間で放電電流が流れる際には、低飽和電圧性能を有する第２のスイッチ素子を導通状態にすることで、放電電流を第２のスイッチ素子を介して流すことができ、電圧変動を低減することができる。
また、並列接続された高速スイッチング性能を有する第１のスイッチ素子と、低飽和電圧性能を有する第２のスイッチ素子とを動作させ、サステインパルスの立ち上がり及び立ち下がり時には、スイッチング速度が速い第１のスイッチ素子に主に電流を流すことで、スイッチング損失を低減することができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態によるプラズマディスプレイ装置の構成例を示す図である。図１においては、プラズマディスプレイ装置のＹ電極駆動回路及びＸ電極駆動回路について示している。
【００１４】
図１において、ＣｐはプラズマディスプレイパネルのＸ電極とＹ電極で形成され表示セルとなる容量性負荷である。容量性負荷Ｃｐの一端に駆動電圧を供給するＹ電極駆動回路１０１は、リセット回路１０２、Ｙサステイン回路１０４、及びスキャン回路１０５を有する。また、容量性負荷Ｃｐの他端に駆動電圧を供給するＸ電極駆動回路は、Ｘサステイン回路１１１を有する。
【００１５】
リセット回路１０２は、リセット信号端子Ｉｗから入力される制御信号に応じて、リセット電圧端子Ｖｗから供給されるリセット電圧を出力する。
Ｙサステイン回路１０４は、プリドライブ回路Ｐ１〜Ｐ４及びスイッチ素子Ｑ１〜Ｑ４を有する。また、Ｙサステイン回路１０４は、ダイオード１０３を介して電源電圧端子Ｖｓより電源電圧が入力されている。ダイオード１０３は、リセット回路１０２からリセット電圧が供給されている際に、電流が逆流するのを防止するために設けられる。
【００１６】
第１〜第４のプリドライブ回路Ｐ１〜Ｐ４は、第１〜第４の制御信号端子Ｉ１〜Ｉ４から入力される制御信号を増幅するための増幅回路である。第１〜第４のスイッチ素子Ｑ１〜Ｑ４は、第１〜第４のプリドライブ回路Ｐ１〜Ｐ４が出力する制御信号（ゲート電圧）ＶＧ１〜ＶＧ４に応じて開閉（オン・オフ）が制御される。第１〜第４のスイッチ素子Ｑ１〜Ｑ４の詳細については後述する。
【００１７】
スキャン回路１０５は、Ｙサステイン回路１０４が出力する駆動電圧Ｙｏが入力され、スキャン信号端子Ｉｓｃから入力される制御信号に応じて容量性負荷Ｃｐの一端に電圧を供給する。
【００１８】
第１及び第２のスイッチ素子Ｑ１、Ｑ２は、スイッチング速度が速い（スイッチング時間であるターンオン時間、ターンオフ時間が短い）高速スイッチング性能を有するスイッチ素子である。一方、第３及び第４のスイッチ素子Ｑ３、Ｑ４は、導通時にスイッチ素子の入出力間での電位差が小さい低飽和電圧性能を有するスイッチ素子である。図１においては、第１及び第２のスイッチ素子Ｑ１、Ｑ２が、ＮチャネルパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ電界効果トランジスタ）で構成され、第３及び第４のスイッチ素子Ｑ３、Ｑ４が、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）で構成される場合を一例として示している。
【００１９】
第ｉ（ｉ＝１〜４の整数）のスイッチ素子Ｑｉのゲートあるいはベースが、第ｉのプリドライブ回路Ｐｉの出力に接続される。第１のスイッチ素子Ｑ１のドレイン及び第３のスイッチ素子Ｑ３のコレクタが、ダイオード１０３のカソードに共通接続され、その相互接続点にリセット回路１０２の出力端が接続される。第２のスイッチ素子Ｑ２のソース及び第４のスイッチ素子Ｑ４のエミッタが、グランド端子に接続される。また、第１のスイッチ素子Ｑ１のソース、第２のスイッチ素子Ｑ２のドレイン、第３のスイッチ素子Ｑ３のエミッタ、及び第４のスイッチ素子Ｑ４のコレクタが、スキャン回路１０５の入力端に（信号線Ｙｏに対して）共通接続される。
【００２０】
ここで、第１及び第３のスイッチ素子Ｑ１、Ｑ３は、後述するサステインパルスのハイレベル電圧を供給するためのハイサイド（高電位側）スイッチ回路１０６を構成し、第２及び第４のスイッチ素子Ｑ２、Ｑ４は、サステインパルスのロウレベル電圧を供給するロウサイド（低電位側）スイッチ回路１０７を構成する。つまり、本実施形態においては、ハイサイドスイッチ回路１０６及びロウサイドスイッチ回路１０７は、高速スイッチング性能を有するスイッチ素子（例えばパワーＭＯＳＦＥＴ）と、低飽和電圧性能を有するスイッチ素子（例えばＩＧＢＴ）との並列回路を用いてそれぞれ構成する。
【００２１】
なお、並列接続される高速スイッチング性能を有するスイッチ素子と、低飽和電圧性能を有するスイッチ素子とは、入力しきい値電圧が略等しいことが望ましい。ここで、入力しきい値電圧は、各スイッチ素子におけるオン状態とオフ状態とのしきい値電圧である。
【００２２】
Ｘサステイン回路１１１は、Ｙサステイン回路１０４と同様に、プリドライブ回路Ｐ５〜Ｐ８及びスイッチ素子Ｑ５〜Ｑ８を有する。第５〜第８のプリドライブ回路Ｐ５〜Ｐ８は、第５〜第８の制御信号端子Ｉ５〜Ｉ８から入力される制御信号を増幅するための増幅回路である。第５〜第８のスイッチ素子Ｑ５〜Ｑ８は、第５〜第８のプリドライブ回路Ｐ５〜Ｐ８が出力する制御信号（ゲート電圧）ＶＧ５〜ＶＧ８に応じて開閉が制御される。
【００２３】
第５及び第６のスイッチ素子Ｑ５、Ｑ６は、高速スイッチング性能を有するスイッチ素子であり、第７及び第８のスイッチ素子Ｑ７、Ｑ８は、低飽和電圧性能を有するスイッチ素子である。図１においては、第５及び第６のスイッチ素子Ｑ５、Ｑ６が、ＮチャネルパワーＭＯＳＦＥＴで構成され、第７及び第８のスイッチ素子Ｑ７、Ｑ８が、ＩＧＢＴで構成される場合を一例として示している。
【００２４】
第ｊ（ｊ＝５〜８の整数）のスイッチ素子Ｑｊのゲートあるいはベースが、第ｊのプリドライブ回路Ｐｊの出力に接続される。第５のスイッチ素子Ｑ５のドレイン及び第７のスイッチ素子Ｑ７のコレクタが、電源電圧が入力される電源電圧端子Ｖｓに共通接続され、第６のスイッチ素子Ｑ６のソース及び第８のスイッチ素子Ｑ８のエミッタが、グランド端子に接続される。また、第５のスイッチ素子Ｑ５のソース、第６のスイッチ素子Ｑ６のドレイン、第７のスイッチ素子Ｑ７のエミッタ、及び第８のスイッチ素子Ｑ８のコレクタが、容量性負荷Ｃｐの他端に駆動電圧を供給する信号線Ｘｏに対して共通接続される。
【００２５】
ここで、第５及び第７のスイッチ素子Ｑ５、Ｑ７は、サステインパルスのハイレベル電圧を供給するためのハイサイドスイッチ回路１１２を構成し、第６及び第８のスイッチ素子Ｑ６、Ｑ８は、サステインパルスのロウレベル電圧を供給するロウサイドスイッチ回路１１３を構成する。つまり、本実施形態においては、ハイサイドスイッチ回路１１２及びロウサイドスイッチ回路１１３は、高速スイッチング性能を有するスイッチ素子と、低飽和電圧性能を有するスイッチ素子との並列回路を用いてそれぞれ構成する。なお、並列接続される高速スイッチング性能を有するスイッチ素子と、低飽和電圧性能を有するスイッチ素子とは、入力しきい値電圧が略等しいことが望ましい。
【００２６】
図２は、図１に示したＸ電極駆動回路及びＹ電極駆動回路の動作を示す波形図であり、プラズマディスプレイ装置の動作におけるサステイン期間（維持放電期間）の動作を図示している。なお、サステイン期間においては、リセット信号端子Ｉｗ及びスキャン信号端子Ｉｓｃからそれぞれ入力される制御信号により、リセット回路１０２は動作せず、スキャン回路１０５はＹサステイン回路１０４の出力電圧を各Ｙ電極に並列出力する。
【００２７】
図２において、ＹｏはＹ電極駆動回路（Ｙサステイン回路１０４）の出力電圧、ＸｏはＸ電極駆動回路（Ｘサステイン回路１１１）の出力電圧を示している。ＶＧ１〜ＶＧ８は、プリドライブ回路Ｐ１〜Ｐ８から出力される、各スイッチ素子Ｑ１〜Ｑ８を駆動するためのゲート電圧を示しており、ゲート電圧ＶＧ１〜ＶＧ８がハイレベルであるときにスイッチ素子Ｑ１〜Ｑ８がオン状態（導通状態）になる。
【００２８】
時刻ｔ１において、Ｘサステイン回路１１１のスイッチ素子Ｑ６がオンになる。この際、スイッチ素子Ｑ６を除く他のスイッチ素子はオフである。これにより、Ｘサステイン回路１１１の出力電圧Ｘｏがロウレベルに変化する。一方、Ｙサステイン回路１０４の出力電圧Ｙｏはフローティング状態であるのでロウレベルに維持される。
【００２９】
時刻ｔ２では、Ｙサステイン回路１０４のスイッチ素子Ｑ１がオンになる。その結果、Ｙサステイン回路１０４の出力電圧Ｙｏがハイレベルに変化する。
【００３０】
所定時間が経過し、プラズマディスプレイ装置にて放電電流が流れる時刻ｔ３では、Ｙサステイン回路１０４のスイッチ素子Ｑ３と、Ｘサステイン回路１１１のスイッチ素子Ｑ８がオンになる。すなわち、時刻ｔ３の時点にて導通状態である高速スイッチング性能を有するスイッチ素子（パワーＭＯＳＦＥＴ）Ｑ１、Ｑ６にそれぞれ並列接続された低飽和電圧性能を有するスイッチ素子（ＩＧＢＴ）Ｑ３、Ｑ８がオンになる。なお、プラズマディスプレイ装置にて放電電流が流れる時刻は、プラズマディスプレイ装置の構造や駆動電圧等に応じて適宜決まるものである。
【００３１】
このように、放電電流が流れる際にスイッチ素子Ｑ３、Ｑ８をオンさせることにより、図２に示すように放電電流によるサステインパルス（出力電圧Ｙｏ、Ｘｏ）の電圧変動ΔＶＹＨ、ΔＶＸＬを低減させることができる。なお、図２においては比較参照するために、スイッチ素子Ｑ３、Ｑ８が常にオフの場合（またはスイッチ素子Ｑ３、Ｑ８を設けていない場合）における出力電圧Ｙｏ、Ｘｏの電圧変動を破線で示している。
【００３２】
時刻ｔ４では、スイッチ素子Ｑ３、Ｑ８がともにオフとなる。その後、スイッチ素子Ｑ１がオフになり、Ｙサステイン回路１０４の出力電圧Ｙｏはハイレベルに維持される（フローティング状態）。
【００３３】
時刻ｔ５では、スイッチ素子Ｑ２がオンになり、スイッチ素子Ｑ６がオフになる。この結果、Ｙサステイン回路１０４の出力電圧Ｙｏがロウレベルに変化する。また、Ｘサステイン回路１１１の出力電圧Ｘｏは、スイッチ素子Ｑ５〜Ｑ８がオフであるのでロウレベルに維持される（フローティング状態）。
時刻ｔ６では、Ｘサステイン回路１１１のスイッチ素子Ｑ５がオンになる。その結果、Ｘサステイン回路１１１の出力電圧Ｘｏがハイレベルに変化する。
【００３４】
所定時間が経過し、放電電流が流れる時刻ｔ７では、Ｙサステイン回路１０４のスイッチ素子Ｑ４と、Ｘサステイン回路１１１のスイッチ素子Ｑ７がオンになる。つまり、時刻ｔ７の時点にて導通状態である高速スイッチング性能を有するスイッチ素子（パワーＭＯＳＦＥＴ）Ｑ２、Ｑ５にそれぞれ並列接続された低飽和電圧性能を有するスイッチ素子（ＩＧＢＴ）Ｑ４、Ｑ７がオンになる。これにより放電電流によるサステインパルス（出力電圧Ｙｏ、Ｘｏ）の電圧変動ΔＶＹＬ、ΔＶＸＨを低減させることができる。なお、スイッチ素子Ｑ４、Ｑ７が常にオフの場合（またはスイッチ素子Ｑ４、Ｑ７を設けていない場合）における出力電圧Ｙｏ、Ｘｏの電圧変動を比較参照するために破線で示している。
【００３５】
時刻ｔ８では、スイッチ素子Ｑ４、Ｑ７がともにオフとなる。その後、スイッチ素子Ｑ５がオフになり、Ｘサステイン回路１１１の出力電圧Ｘｏはハイレベルに維持される（フローティング状態）。さらに、その後、スイッチ素子Ｑ２がオフになる。
以降、サステイン期間におけるサステインパルスの印加回数に応じて、上述した動作を繰り返し行う。
【００３６】
以上の説明したように、プラズマディスプレイ装置にて放電電流が流れる際には、低飽和電圧性能を有するスイッチ素子（ＩＧＢＴ）をオンさせることにより、放電電流による電圧変動ΔＶＹＨ、ΔＶＹＬ、ΔＶＸＨ、ΔＶＸＬを低減させることができ、プラズマディスプレイ装置における駆動マージンを拡大することができる。また、サステインパルスの立ち上がり時及び立ち下がり時には、低飽和電圧性能を有するスイッチ素子に並列接続された高速スイッチング性能を有するスイッチ素子（パワーＭＯＳＦＥＴ）を動作させることにより、低飽和電圧性能を有するスイッチ素子を単独で用いた場合に比べて、サステインパルスの変化に伴うスイッチング損失を低減することができる。
【００３７】
なお、上記図２においては、プラズマディスプレイ装置にて放電電流が流れるときのみ、低飽和電圧性能を有するスイッチ素子（ＩＧＢＴ）をオンさせるようにしているが、少なくともプラズマディスプレイ装置にて放電電流が流れるときにオンであれば良く、他の期間においてもオン状態であっても良い。
また、図２においては出力電圧Ｙｏ、Ｘｏの一方をハイレベルからロウレベルに変化させた後、他方をロウレベルからハイレベルに変化させているが、図２に示した波形図は一例であり、出力電圧Ｙｏ、Ｘｏを変化させるタイミングは同時であっても良いし、図２に示すタイミングとは逆であっても良い。
【００３８】
図３は、図１に示した駆動回路を適用したプラズマディスプレイ装置の構成例を示す図である。図３において、リセット回路３０１、Ｙサステイン回路３０２、スキャン回路３０３、Ｘサステイン回路３０４は、図１に示したリセット回路１０２、Ｙサステイン回路１０４、スキャン回路１０５、Ｘサステイン回路１１１にそれぞれ相当する。リセット回路３０１、Ｙサステイン回路３０２及びスキャン回路３０３が、Ｙ電極を駆動するためのＹ電極駆動回路３０８を構成し、Ｘサステイン回路３０４が、Ｘ電極を駆動するためのＸ電極駆動回路３０９を構成する。
【００３９】
制御回路３０６は、外部から入力される図示しないクロック信号、水平同期信号、垂直同期信号及び表示データ等に基づいて制御信号を生成する。さらに、制御回路３０６は、生成した制御信号をリセット回路３０１、Ｙサステイン回路３０２、スキャン回路３０３、Ｘサステイン回路３０４及びアドレス回路３０５に出力する。
【００４０】
Ｘサステイン回路３０４は、出力端がＸ電極Ｘ１、Ｘ２等に共通接続され、制御信号に応じてＸ電極Ｘ１、Ｘ２等を駆動する。リセット回路３０１、Ｙサステイン回路３０２及びスキャン回路３０３からなるＹ電極駆動回路は、制御信号に応じてＹ電極Ｙ１、Ｙ２等を駆動し、アドレス回路３０５は、制御信号に応じてアドレス電極Ａ１、Ａ２等を駆動する。
【００４１】
表示パネル（プラズマディスプレイパネル：ＰＤＰ）３０７は、Ｘ電極Ｘ１、Ｘ２等とＹ電極Ｙ１、Ｙ２等とが略平行かつ交互に配置され、それらに対してアドレス電極Ａ１、Ａ２等が垂直方向に交差して２次元マトリクスを形成する。図１に示した容量性負荷Ｃｐに対応する各表示セル（画素）ＣＬｉｊは、１つのＸ電極Ｘｉ、１つのＹ電極Ｙｉ及び１つのアドレス電極Ａｊで構成される。
【００４２】
図４（ａ）は、図３の表示セルＣＬｉｊの断面構成を示す図である。Ｘ電極Ｘｉ及びＹ電極Ｙｉは、前面ガラス基板４１１上に形成されている。その上には、放電空間４１７に対し絶縁するための誘電体層４１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜４１３が被着されている。
【００４３】
一方、アドレス電極Ａｊは、前面ガラス基板４１１と対向して配置された背面ガラス基板４１４上に形成され、その上には誘電体層４１５が被着され、更にその上に蛍光体が被着されている。ＭｇＯ保護膜４１３と誘電体層４１５との間の放電空間４１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
【００４４】
図４（ｂ）は、交流駆動型プラズマディスプレイの容量ＣＬを説明するための図である。容量Ｃａは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の放電空間４１７の容量である。容量Ｃｂは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の誘電体層４１２の容量である。容量Ｃｃは、Ｘ電極ＸｉとＹ電極Ｙｉとの間の前面ガラス基板４１１の容量である。これらの容量Ｃａ、Ｃｂ、Ｃｃの合計によって、電極Ｘｉ及びＹｉ間の容量ＣＬが決まる。
【００４５】
図４（ｃ）は、交流駆動型プラズマディスプレイの発光を説明するための図である。リブ４１６の内面には、赤、緑、青色の蛍光体４１８がストライプ状に各色毎に配列、塗布されており、Ｘ電極Ｘｉ及びＹ電極Ｙｉの間の放電によって蛍光体４１８を励起して光４２１が生成されるようになっている。
【００４６】
図５は、図３のプラズマディスプレイ装置の動作波形図である。
Ｘ電極駆動回路３０９におけるＸサステイン回路３０４は、Ｘ電極Ｘｉ等に、サステイン期間Ｔｓに発生するＸサステインパルス５０４等を出力する。Ｙ電極駆動回路３０８におけるＹサステイン回路３０２は、Ｙ電極Ｙｉ等に、サステイン期間Ｔｓに発生するＹサステインパルス５０５等を出力する。
【００４７】
Ｙ電極駆動回路３０８におけるリセット回路３０１は、Ｙ電極Ｙｉ等に、リセット期間Ｔｒに発生するリセットパルス５０１を出力する。Ｙ電極駆動回路３０８におけるスキャン回路３０３は、Ｙ電極Ｙｉ等に、アドレス期間Ｔａに発生するスキャンパルス５０３を出力する。アドレス電極駆動回路３０５は、アドレス電極Ａ１等に、アドレス期間Ｔａに発生するアドレスパルス５０２を出力する。
【００４８】
リセット期間Ｔｒでは、Ｙ電極Ｙｉにリセットパルス５０１を印加して電荷の全面書き込み及び全面消去を行い、前回の表示内容を消去して所定の壁電荷を形成する。
【００４９】
次に、アドレス期間Ｔａでは、アドレス電極Ａｊに正電位パルス５０２を印加し、所望のＹ電極Ｙｉに順次スキャンで負電位パルス５０３を印加する。これにより、アドレス電極ＡｊとＹ電極Ｙｉとの間でアドレス放電が行われ、表示セルのアドレス指定がなされる。
【００５０】
次に、サステイン期間（維持放電期間）Ｔｓでは、各Ｘ電極Ｘｉと各Ｙ電極Ｙｉとにサステインパルス５０４、５０５を交互に印加することにより維持放電電圧Ｖｓを電極間に印加し、アドレス期間Ｔａでアドレス指定した表示セルに対応するＸ電極ＸｉとＹ電極Ｙｉとの間で維持放電を行い、発光する。
【００５１】
以上、説明したように第１の実施形態によれば、プラズマディスプレイ装置のＸ、Ｙ電極駆動回路を、高速スイッチング性能を有するスイッチ素子（例えばパワーＭＯＳＦＥＴ）と、低飽和電圧性能を有するスイッチ素子（例えばＩＧＢＴ）とを並列に接続した並列回路を用いて構成する。そして、プラズマディスプレイ装置にて放電電流が流れる際には、低飽和電圧性能を有するスイッチ素子をオンさせることにより、低飽和電圧性能を有するスイッチ素子を介して放電電流を流すことができ、放電電流による電圧変動ΔＶＹＨ、ΔＶＹＬ、ΔＶＸＨ、ΔＶＸＬを低減させることができる。したがって、プラズマディスプレイ装置における駆動マージンを拡大することができ、プラズマディスプレイ装置における表示特性の劣化を防止することができる。
【００５２】
また、サステインパルスの立ち上がり時及び立ち下がり時には、低飽和電圧性能を有するスイッチ素子に並列接続された高速スイッチング性能を有するスイッチ素子を動作させることにより、高速スイッチング性能を有するスイッチ素子に主に電流を流すことができ、低飽和電圧性能を有するスイッチ素子を単独で用いた場合に比べてターンオン時間及びターンオフ時間に生ずるスイッチング損失を低減することができる。
【００５３】
以下、他の実施形態について説明する。
なお、上記図３及び図４に示したプラズマディスプレイの構成及びその動作は上述した第１の実施形態を適用したものであるが、以下に説明する第２〜第５の実施形態においても、各実施形態に応じてＹ電極駆動回路３０８及びＸ電極駆動回路３０９の構成を適宜変更するだけで、基本的な構成及び動作は第１の実施形態における図３、図４に示したものと同様であるので、その説明は省略する。
【００５４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図６は、本発明の第２の実施形態によるプラズマディスプレイ装置の構成例を示す図である。図６においては、プラズマディスプレイ装置のＹ電極駆動回路及びＸ電極駆動回路について示している。なお、この図６において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【００５５】
図６に示すように第２の実施形態は、上記図１に示した第１の実施形態におけるＹ電極駆動回路及びＸ電極駆動回路に、さらに電力回収回路をそれぞれ備えた点のみが異なる。
Ｙ電極駆動回路６０１は、リセット回路１０２、ダイオード１０３、Ｙサステイン回路１０４、スキャン回路１０５、及びＹ電極駆動回路用電力回収回路６０２を有する。また、Ｘ電極駆動回路６１１は、Ｘサステイン回路１１１とＸ電極駆動回路用電力回収回路６１２を有する。
【００５６】
電力回収回路６０２は、プリドライブ回路Ｐ１０、Ｐ１１、スイッチ素子Ｑ１０、Ｑ１１、ダイオードＤ１、Ｄ２、コイルＬ１、Ｌ２、及び電力回収用コンデンサＣ１、Ｃ２で構成される。
【００５７】
コンデンサＣ１、Ｃ２は、電源電圧端子Ｖｓとグランド端子の間に直列接続される。プリドライブ回路Ｐ１０、Ｐ１１は、制御信号端子Ｉ１０、Ｉ１１から入力される制御信号を増幅するための増幅回路である。スイッチ素子Ｑ１０、Ｑ１１は、プリドライブ回路Ｐ１０、Ｐ１１が出力する制御信号（ゲート電圧）ＶＧ１０、ＶＧ１１に応じて開閉が制御される。スイッチ素子Ｑ１０、Ｑ１１は、例えばパワーＭＯＳＦＥＴ等の高速スイッチング性能を有するスイッチ素子で構成される。
【００５８】
スイッチ素子Ｑ１０は、ゲートがプリドライブ回路Ｐ１０の出力に接続され、ドレインがコンデンサＣ１及びＣ２の相互接続点に接続される。また、ソースが、ダイオードＤ１のアノードに接続される。ダイオードＤ１のカソードは、一端が信号線Ｙｏに対して接続されたコイルＬ１の他端に接続される。
【００５９】
スイッチ素子Ｑ１１は、ゲートがプリドライブ回路Ｐ１１の出力に接続され、ソースがコンデンサＣ１及びＣ２の相互接続点に接続される。また、ドレインが、ダイオードＤ２のカソードに接続される。ダイオードＤ２のアノードは、一端が信号線Ｙｏに対して接続されたコイルＬ２の他端に接続される。
【００６０】
電力回収回路６１２は、プリドライブ回路Ｐ１２、Ｐ１３、スイッチ素子Ｑ１２、Ｑ１３、ダイオードＤ３、Ｄ４、コイルＬ３、Ｌ４、及び電力回収用コンデンサＣ３、Ｃ４で構成される。電力回収回路６１２は、プリドライブ回路Ｐ１２、Ｐ１３、スイッチ素子Ｑ１２、Ｑ１３、ダイオードＤ３、Ｄ４、コイルＬ３、Ｌ４、及び電力回収用コンデンサＣ３、Ｃ４が、電力回収回路６１１のプリドライブ回路Ｐ１０、Ｐ１１、スイッチ素子Ｑ１０、Ｑ１１、ダイオードＤ１、Ｄ２、コイルＬ１、Ｌ２、及び電力回収用コンデンサＣ１、Ｃ２にそれぞれ対応し、電力回収回路６０２と同様に構成されるので詳細については省略する。
【００６１】
図７は、図６に示したＸ電極駆動回路６１１及びＹ電極駆動回路６０１の動作を示す波形図であり、プラズマディスプレイ装置の動作におけるサステイン期間（維持放電期間）の動作を図示している。なお、サステイン期間においては、リセット信号端子Ｉｗ及びスキャン信号端子Ｉｓｃからそれぞれ入力される制御信号により、リセット回路１０２は動作せず、スキャン回路１０５はＹサステイン回路１０４の出力電圧を各Ｙ電極に並列出力する。
【００６２】
図７において、ＹｏはＹ電極駆動回路６０１の出力電圧、ＸｏはＸ電極駆動回路６１１の出力電圧を示している。ＶＧ１〜ＶＧ８は、プリドライブ回路Ｐ１〜Ｐ８から出力される、各スイッチ素子Ｑ１〜Ｑ８を駆動するためのゲート電圧を示しており、ＶＧ１０〜ＶＧ１３は、プリドライブ回路Ｐ１０〜Ｐ３から出力される、各スイッチ素子Ｑ１０〜Ｑ１３を駆動するためのゲート電圧を示している。ゲート電圧ＶＧ１〜ＶＧ８、ＶＧ１０〜ＶＧ１３がハイレベルであるときにスイッチ素子Ｑ１〜Ｑ８、Ｑ１０〜Ｑ１３がオン状態（導通状態）になる。
【００６３】
出力電圧Ｘｏをロウレベルに変化させる時刻ｔ１１において、Ｘ電極駆動回路６１１のスイッチ素子Ｑ１３がオンになるパルスを発生させ、所定時間経過後にスイッチ素子Ｑ６をオンにする。この結果、出力電圧Ｘｏがハイレベルからロウレベルに変化するとともに、この変化に伴う電力が電力回収回路６１２により回収される。
【００６４】
出力電圧Ｙｏをハイレベルに変化させる時刻ｔ１２では、Ｙ電極駆動回路６０１のスイッチ素子Ｑ１０がオンになるパルスを発生させた後、スイッチ素子Ｑ１をオンにする。これにより、出力電圧Ｙｏを変化させるための電力の一部として回収された電力が利用され、出力電圧Ｙｏがロウレベルからハイレベルに変化する。
【００６５】
所定時間が経過し、プラズマディスプレイ装置にて放電電流が流れる時刻ｔ１３では、図２の時刻ｔ３と同様にして、Ｙ電極駆動回路６０１のスイッチ素子Ｑ３と、Ｘ電極駆動回路６１１のスイッチ素子Ｑ８がオンになる。すなわち、時刻ｔ１３にて導通状態である高速スイッチング性能を有するスイッチ素子Ｑ１、Ｑ６にそれぞれ並列接続された低飽和電圧性能を有するスイッチ素子Ｑ３、Ｑ８がオンになる。これにより、放電電流によるサステインパルス（出力電圧Ｙｏ、Ｘｏ）の電圧変動ΔＶＹＨ、ΔＶＸＬを低減させることができる。
【００６６】
なお、図７においても、スイッチ素子Ｑ３、Ｑ８が常にオフの場合における出力電圧Ｙｏ、Ｘｏの電圧変動を破線で示している。ここで、プラズマディスプレイ装置にて放電電流が流れる時刻は、プラズマディスプレイ装置の構造や駆動電圧等に応じて適宜決まるものである。
【００６７】
時刻ｔ１４では、スイッチ素子Ｑ３、Ｑ８がともにオフとなる。その後、スイッチ素子Ｑ１がオフになり、Ｙ電極駆動回路６０１の出力電圧Ｙｏはハイレベルに維持される。
【００６８】
出力電圧Ｙｏをロウレベルに変化させる時刻ｔ１５では、Ｙ電極駆動回路６０１のスイッチ素子Ｑ１１がオンになるパルスを発生させ、所定時間経過後にスイッチ素子Ｑ２をオンにする。これにより、出力電圧Ｙｏがハイレベルからロウレベルに変化するとともに、この変化に伴う電力が電力回収回路６０２により回収される。
【００６９】
出力電圧Ｘｏをハイレベルに変化させる時刻ｔ１６では、Ｘ電極駆動回路６１１のスイッチ素子Ｑ１２がオンになるパルスを発生させた後、スイッチ素子Ｑ５をオンにする。これにより、出力電圧Ｘｏを変化させるための電力の一部として回収された電力が利用され、出力電圧Ｘｏがロウレベルからハイレベルに変化する。
【００７０】
所定時間が経過し、放電電流が流れる時刻ｔ１７では、時刻ｔ１７の時点にて導通状態である高速スイッチング性能を有するスイッチ素子Ｑ２、Ｑ５にそれぞれ並列接続された低飽和電圧性能を有するスイッチ素子Ｑ４、Ｑ７がオンになる。これにより放電電流によるサステインパルス（出力電圧Ｙｏ、Ｘｏ）の電圧変動ΔＶＹＬ、ΔＶＸＨを低減させることができる。なお、破線によりスイッチ素子Ｑ４、Ｑ７が常にオフの場合における出力電圧Ｙｏ、Ｘｏの電圧変動を示している。
【００７１】
時刻ｔ１８では、スイッチ素子Ｑ４、Ｑ７がともにオフとなる。その後、スイッチ素子Ｑ５がオフになり、Ｘ電極駆動回路６１１の出力電圧Ｘｏはハイレベルに維持される。さらに、その後、スイッチ素子Ｑ２がオフになる。
以降、サステイン期間におけるサステインパルスの印加回数に応じて、上述した動作を繰り返し行う。
【００７２】
以上、説明したように第２の実施形態によれば、上述した第１の実施形態と同様の効果が得られる。さらに、サステインパルスの立ち上がり時及び立ち下がり時には、電力回収回路６０２、６１２を動作させた後（電力回収回路６０２、６１２内のスイッチ素子Ｑ１０〜Ｑ１３を適宜オンさせた後）、低飽和電圧性能を有するスイッチ素子に並列接続された高速スイッチング性能を有するスイッチ素子を動作させることにより、サステインパルスの立ち上がり及び立ち下がりにおけるスイッチング損失を低減することができる。
【００７３】
なお、上記図７においては、プラズマディスプレイ装置にて放電電流が流れるときのみ、低飽和電圧性能を有するスイッチ素子（ＩＧＢＴ）をオンさせるようにしているが、少なくともプラズマディスプレイ装置にて放電電流が流れるときにオンであれば良く、他の期間においてもオン状態であっても良い。
また、図７においては出力電圧Ｙｏ、Ｘｏの一方をハイレベルからロウレベルに変化させた後、他方をロウレベルからハイレベルに変化させているが、出力電圧Ｙｏ、Ｘｏを変化させるタイミングは同時であっても良いし、図７に示すタイミングとは逆であっても良い。
【００７４】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図８は、本発明の第３の実施形態によるプラズマディスプレイ装置の構成例を示す図である。図８においては、プラズマディスプレイ装置のＹ電極駆動回路及びＸ電極駆動回路について示している。なお、この図８において、図１、図６に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【００７５】
図８に示すように第３の実施形態は、図６に示した第２の実施形態とは、Ｙ電極駆動回路８０１内のＹサステイン回路８０２、及びＸ電極駆動回路８１１内のＸサステイン回路８１２の構成のみが異なる。
【００７６】
Ｙサステイン回路８０２は、第１のスイッチ素子Ｑ１のゲート及び第３のスイッチ素子Ｑ３のベースが、第１のプリドライブ回路Ｐ１の出力に接続され、第２のスイッチ素子Ｑ２のゲート及び第４のスイッチ素子Ｑ４のベースが、第２のプリドライブ回路Ｐ２の出力に接続される。Ｘサステイン回路８１２は、第５のスイッチ素子Ｑ５のゲート及び第７のスイッチ素子Ｑ７のベースが、第５のプリドライブ回路Ｐ５の出力に接続され、第６のスイッチ素子Ｑ６のゲート及び第８のスイッチ素子Ｑ８のベースが、第６のプリドライブ回路Ｐ６の出力に接続される。
【００７７】
つまり、第３の実施形態においては、Ｙサステイン回路８０２は、プリドライブ回路Ｐ３、Ｐ４を設けずに、プリドライブ回路Ｐ１が出力する同一の制御信号（ゲート電圧）ＶＧ１によりスイッチ素子Ｑ１、Ｑ３を駆動し、プリドライブ回路Ｐ２が出力する同一の制御信号（ゲート電圧）ＶＧ２によりスイッチ素子Ｑ２、Ｑ４を駆動する。同様に、Ｘサステイン回路８１２は、プリドライブ回路Ｐ７、Ｐ８を設けずに、プリドライブ回路Ｐ５が出力する同一の制御信号（ゲート電圧）ＶＧ５によりスイッチ素子Ｑ５、Ｑ７を駆動し、プリドライブ回路Ｐ６が出力する同一の制御信号（ゲート電圧）ＶＧ６によりスイッチ素子Ｑ６、Ｑ８を駆動する。
【００７８】
ここで、上述した説明からわかるように、スイッチング動作期間においては高速スイッチング性能を有するスイッチ素子Ｑ１、Ｑ２、Ｑ５、Ｑ６を主として動作させ、少なくとも放電電流が流れる期間においては低飽和電圧性能を有するスイッチ素子Ｑ３、Ｑ４、Ｑ７、Ｑ８をオンにする必要がある。したがって、第３の実施形態においては、スイッチ素子Ｑ１、Ｑ２、Ｑ５、Ｑ６の入力しきい値電圧が、それぞれ並列接続されているスイッチ素子Ｑ３、Ｑ４、Ｑ７、Ｑ８の入力しきい値電圧よりも低い或いは等しくなるスイッチ素子Ｑ１〜Ｑ８を用いて構成される。ここで、閾値は、各スイッチ素子にて、オフ状態とオン状態との閾値電圧である。
【００７９】
なお、図８に示したＸ電極駆動回路８１１及びＹ電極駆動回路８０１の動作は、ゲート電圧ＶＧ３、ＶＧ４、ＶＧ７、ＶＧ８を用いないだけで図７に示した第２の実施形態と同様であり、プラズマディスプレイ装置にて放電電流が流れる際には、低飽和電圧性能を有するスイッチ素子Ｑ３、Ｑ４、Ｑ７、Ｑ８をオンさせることが可能である。
【００８０】
以上、説明したように第３の実施形態によれば、上述した第１及び第２の実施形態と同様の効果が得られる。さらに、並列接続されたスイッチ素子の組Ｑ１とＱ３、Ｑ２とＱ４、Ｑ５とＱ７、Ｑ６とＱ８を、プリドライブ回路Ｐ１、Ｐ２、Ｐ５、Ｐ６が出力する制御信号（ゲート電圧）によりそれぞれ駆動するように構成することで、回路規模を低減することができるとともに外部からの制御も容易に行うことができる。
なお、図８に示した例では、Ｙ電極駆動回路８０１及びＸ電極駆動回路８１１は、電力回収回路６０２、６１２を備えるようにしているが、電力回収回路６０２、６１２を備えていなくても良い。
【００８１】
（第４の実施形態）
次に、本発明の第４の実施形態について説明する。
第４の実施形態は、上記図８に示した第３の実施形態におけるサステイン回路の電源電圧Ｖｓ及びグランドに代えて、グランド（電位０）に対する電圧が維持放電電圧Ｖｓの半分の電圧である正の電源電圧（Ｖｓ／２）及び負の電源電圧（−Ｖｓ／２）をサステイン回路の電源電圧として用いたものである。
【００８２】
図９は、本発明の第４の実施形態によるプラズマディスプレイ装置の構成例を示す図である。図９においては、プラズマディスプレイ装置のＹ電極駆動回路及びＸ電極駆動回路について示している。なお、この図９において、図１、図６、図８に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【００８３】
図９において、Ｙサステイン回路８０２’は、ダイオード１０３を介して電源電圧端子ＶｓＨより正の電源電圧（Ｖｓ／２）が入力されている。第１のスイッチ素子Ｑ１のドレイン及び第３のスイッチ素子Ｑ３のコレクタが、ダイオード１０３のカソードに共通接続される。また、第２のスイッチ素子Ｑ２のソース及び第４のスイッチ素子Ｑ４のエミッタが、負の電源電圧（−Ｖｓ／２）が入力される電源電圧端子ＶｓＬに共通接続される。Ｙサステイン回路８０２’の他の構成については、図８に示したＹサステイン回路８０２と同様である。
【００８４】
Ｘサステイン回路８１２’は、第５のスイッチ素子Ｑ５のドレイン及び第７のスイッチ素子Ｑ７のコレクタが、正の電源電圧（Ｖｓ／２）が入力される電源電圧端子ＶｓＨに共通接続され、第６のスイッチ素子Ｑ６のソース及び第８のスイッチ素子Ｑ８のエミッタが、負の電源電圧（−Ｖｓ／２）が入力される電源電圧端子ＶｓＬに共通接続される。Ｘサステイン回路８１２’の他の構成については、図８に示したＸサステイン回路８１２と同様である。
【００８５】
また、Ｃ９１、Ｃ９３は、電源電圧端子ＶｓＨとグランド端子との間に接続されたバイパスコンデンサであり、Ｃ９２、Ｃ９４は、電源電圧端子ＶｓＬとグランド端子との間に接続されたバイパスコンデンサである。
【００８６】
サステイン回路の電源電圧として正の電源電圧及び負の電源電圧を用いることにより、上記図９に示したように構成されたＹ電極駆動回路９０１及びＸ電極駆動回路９１１では、上述した第２及び第３の実施形態における電力回収回路で用いていた電力回収用コンデンサＣ１〜Ｃ４の代わりに、電源ラインに対して一般に設けられるバイパスコンデンサＣ９１〜Ｃ９４を電力回収用に利用することができる。したがって、電力回収回路６０２’、６１２’は、電力回収用コンデンサＣ１〜Ｃ４を設けずに構成することができる。
【００８７】
電力回収回路６０２’は、スイッチ素子Ｑ１０のソース及びスイッチ素子Ｑ１１のドレインがグランド端子に接続される点が異なるのみで、電力回収回路６０２と同様に構成される。また、電力回収回路６１２’は、スイッチ素子Ｑ１２のソース及びスイッチ素子Ｑ１３のドレインがグランド端子に接続される点が異なるのみで、電力回収回路６１２と同様に構成される。なお、図９においてグランド端子は説明の便宜上それぞれ分けて示しているが、実際にはグランド端子は電気的に接続されているひとつのものである。
【００８８】
第４の実施形態によれば、上述した第１〜第３の実施形態と同様の効果が得られるとともに、電力回収回路６０２’、６１２’に電力回収用コンデンサＣ１〜Ｃ４を設ける必要がなくなり回路規模をさらに低減することができる。
【００８９】
（第５の実施形態）
次に、本発明の第５の実施形態について説明する。
図１０は、本発明の第５の実施形態によるプラズマディスプレイ装置の構成例を示す図である。図１０においては、プラズマディスプレイ装置のＹ電極駆動回路及びＸ電極駆動回路について示している。なお、この図１０において、図１、図９に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。
【００９０】
第５の実施形態は、Ｙ電極駆動回路１００１において、リセット回路１０２より出力されるリセット電圧ＶｗをＹサステイン回路８０２’のスイッチ素子Ｑ２のソース端子、スイッチ素子Ｑ４のエミッタ端子に対して重畳している点に特徴を有する。以下では、Ｙ電極駆動回路１００１について説明し、Ｘ電極駆動回路９１１は、上記第４の実施形態と同様であるので説明は省略する。
【００９１】
図１０において、リセット回路１０２は、プリドライブ回路Ｐ１４、Ｐ１５、スイッチ素子Ｑ１４、Ｑ１５及びコンデンサＣｗを有する。
プリドライブ回路Ｐ１４、Ｐ１５は、制御信号端子Ｉｗ１、Ｉｗ２から入力される制御信号を増幅するための増幅回路である。
【００９２】
スイッチ素子Ｑ１４、Ｑ１５は、例えばパワーＭＯＳＦＥＴ等を用いて構成される。スイッチ素子Ｑ１４、Ｑ１５は、ゲートがプリドライブ回路Ｐ１４、Ｐ１５の出力に接続され、その出力に応じて開閉が制御される。スイッチ素子Ｑ１４のドレインがリセット電圧端子Ｖｗに接続され、スイッチ素子Ｑ１５のソースがグランド端子に接続される。また、スイッチ素子Ｑ１４のソースとスイッチ素子Ｑ１５のドレインが、容量Ｃｗの一端に共通接続される。
【００９３】
容量Ｃｗの他端は、Ｙサステイン回路のスイッチ素子Ｑ２のソース、スイッチ素子Ｑ４のエミッタに接続されるとともに、容量Ｃｓを介してＹサステイン回路のスイッチ素子Ｑ１のドレイン、スイッチ素子Ｑ３のコレクタに接続される。このため、電源電圧端子ＶｓＨとリセット回路１０２の出力（容量Ｃｗの他端）との間に設けたダイオード１０３に加え、電源電圧端子ＶｓＬとリセット回路１０２の出力との間にも、リセット回路１０２からの電圧供給により電流が逆流するのを防止するためのダイオード１００２を設ける。
【００９４】
上述した第４の実施形態においては、スイッチ素子Ｑ２、Ｑ４には（Ｖｗ＋Ｖｓ）の耐圧（電圧定格）を有する素子を用いなければならない。それに対して、第５の実施形態では、図１０に示したようにＹ電極駆動回路を構成することによりスイッチ素子Ｑ２、Ｑ４は、〔Ｖｓ／２−（−Ｖｓ／２）〕＝Ｖｓの耐圧を有する素子を用いることができる。したがって、上述した第１〜第４の実施形態と同様の効果が得られるとともに、スイッチ素子Ｑ２、Ｑ４に耐圧が低い素子を用いることができ、製造コストを低減することができる。
【００９５】
さらに、図１０に示すように、電力回収回路６０２’のスイッチ素子Ｑ１０のドレイン及びスイッチ素子Ｑ１１のソースと、容量Ｃｗの一端とを接続すれば、リセット回路１０２からの出力に同期して電圧を重畳することができ、スイッチ素子Ｑ１１に耐圧が低い素子を用いることができる。
【００９６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００９７】
（付記１）複数の第１の電極と、
上記複数の第１の電極に略平行に配置され、隣接する上記第１の電極とで表示セルを形成するとともに、当該表示セルを形成する上記第１の電極との間にて放電を行う複数の第２の電極と、
上記複数の第１の電極に放電電圧を印加する第１の電極駆動回路と、
上記複数の第２の電極に放電電圧を印加する第２の電極駆動回路とを備え、
上記第１及び第２の電極駆動回路の少なくとも一方は、高速スイッチング性能を有する第１のスイッチ素子と、低飽和電圧性能を有する第２のスイッチ素子とを並列に接続した並列回路を有することを特徴とするプラズマディスプレイ装置。
（付記２）上記第１のスイッチ素子は、パワーＭＯＳＦＥＴであることを特徴とする付記１記載のプラズマディスプレイ装置。
（付記３）上記第２のスイッチ素子は、ＩＧＢＴであることを特徴とする付記１記載のプラズマディスプレイ装置。
（付記４）上記第１のスイッチ素子はパワーＭＯＳＦＥＴであり、上記第２のスイッチ素子はＩＧＢＴであることを特徴とする付記１記載のプラズマディスプレイ装置。
（付記５）少なくとも上記第１の電極と上記第２の電極との間で放電電流が流れる期間は、上記第２のスイッチ素子がオン状態であることを特徴とする付記１記載のプラズマディスプレイ装置。
（付記６）上記第１のスイッチ素子は、パワーＭＯＳＦＥＴであることを特徴とする付記５記載のプラズマディスプレイ装置。
（付記７）上記第２のスイッチ素子は、ＩＧＢＴであることを特徴とする付記５記載のプラズマディスプレイ装置。
（付記８）上記第１のスイッチ素子はパワーＭＯＳＦＥＴであり、上記第２のスイッチ素子はＩＧＢＴであることを特徴とする付記５記載のプラズマディスプレイ装置。
（付記９）上記電極駆動回路は、上記表示セルにて発光を伴う放電を行う維持放電電圧を出力するサステイン回路を有し、
上記サステイン回路が、上記第１のスイッチ素子と上記第２のスイッチ素子とを並列に接続した並列回路を有することを特徴とする付記１記載のプラズマディスプレイ装置。
（付記１０）上記第１のスイッチ素子は、パワーＭＯＳＦＥＴであることを特徴とする付記９記載のプラズマディスプレイ装置。
（付記１１）上記第２のスイッチ素子は、ＩＧＢＴであることを特徴とする付記９記載のプラズマディスプレイ装置。
（付記１２）上記第１のスイッチ素子はパワーＭＯＳＦＥＴであり、上記第２のスイッチ素子はＩＧＢＴであることを特徴とする付記９記載のプラズマディスプレイ装置。
（付記１３）上記サステイン回路は、上記表示セルを形成する電極に対して上記維持放電電圧に係る第１の電位を供給する高電位側スイッチ回路と、上記第１の電位より低い上記維持放電電圧に係る第２の電位を供給する低電位側スイッチ回路とを有し、
上記高電位側スイッチ回路及び上記低電位側スイッチ回路が、上記第１のスイッチ素子と上記第２のスイッチ素子とを並列に接続した並列回路を有することを特徴とする付記９記載のプラズマディスプレイ装置。
（付記１４）上記第１のスイッチ素子は、パワーＭＯＳＦＥＴであることを特徴とする付記１３記載のプラズマディスプレイ装置。
（付記１５）上記第２のスイッチ素子は、ＩＧＢＴであることを特徴とする付記１３記載のプラズマディスプレイ装置。
（付記１６）上記第１のスイッチ素子はパワーＭＯＳＦＥＴであり、上記第２のスイッチ素子はＩＧＢＴであることを特徴とする付記１３記載のプラズマディスプレイ装置。
（付記１７）上記電極駆動回路は、上記表示セルを形成する電極に接続された電力回収回路をさらに有することを特徴とする付記１３記載のプラズマディスプレイ装置。
（付記１８）上記電極駆動回路は、上記表示セルを形成する電極にコイルを介して接続された電力回収スイッチをさらに有することを特徴とする付記１３記載のプラズマディスプレイ装置。
（付記１９）少なくとも上記第１の電極と上記第２の電極との間で放電電流が流れる期間は、上記第２のスイッチ素子がオン状態であることを特徴とする付記１８記載のプラズマディスプレイ装置。
（付記２０）上記第１のスイッチ素子は、パワーＭＯＳＦＥＴであることを特徴とする付記１８記載のプラズマディスプレイ装置。
（付記２１）上記第２のスイッチ素子は、ＩＧＢＴであることを特徴とする付記１８記載のプラズマディスプレイ装置。
（付記２２）上記第１のスイッチ素子はパワーＭＯＳＦＥＴであり、上記第２のスイッチ素子はＩＧＢＴであることを特徴とする付記１８記載のプラズマディスプレイ装置。
（付記２３）上記第１のスイッチ素子と上記第２のスイッチ素子は、入力しきい値電圧特性が略一致していることを特徴とする付記１記載のプラズマディスプレイ装置。
（付記２４）上記第１のスイッチ素子及び上記第２のスイッチ素子を、同一の駆動信号により駆動することを特徴とする付記１記載のプラズマディスプレイ装置。
（付記２５）上記第１のスイッチ素子は、上記第２のスイッチ素子よりもスイッチング時間が短いことを特徴とする付記１記載のプラズマディスプレイ装置。
（付記２６）上記高電位側スイッチ回路は、上記表示セルを形成する電極に対して上記維持放電電圧に係る正の電位を供給し、上記低電位側スイッチ回路は、上記表示セルを形成する電極に対して上記維持放電電圧に係る負の電位を供給することを特徴とする付記１３記載のプラズマディスプレイ装置。
（付記２７）上記正の電位は、グランドに対する電圧が上記維持放電電圧の半分の電圧となる電位であり、上記負の電位はグランドに対する電圧が上記維持放電電圧の半分の電圧となる電位であることを特徴とする付記２６記載のプラズマディスプレイ装置。
（付記２８）上記電極駆動回路は、上記表示セルを形成する電極に接続された電力回収回路をさらに有することを特徴とする付記２６記載のプラズマディスプレイ装置。
（付記２９）上記電極駆動回路は、上記表示セルを形成する電極にコイルを介して接続された電力回収スイッチをさらに有することを特徴とする付記２６記載のプラズマディスプレイ装置。
（付記３０）上記正の電位は、グランドに対する電圧が上記維持放電電圧の半分の電圧となる電位であり、上記負の電位はグランドに対する電圧が上記維持放電電圧の半分の電圧となる電位であることを特徴とする付記２９記載のプラズマディスプレイ装置。
（付記３１）上記電力回収スイッチは、一端が上記コイルを介して上記表示セルを形成する電極に接続され、他端がグランド端子に接続されていることを特徴とする付記３０記載のプラズマディスプレイ装置。
（付記３２）上記表示セルを初期化するリセット電圧を上記表示セルを形成する電極に供給する期間は、上記低電位側スイッチ回路の基準電圧に上記リセット電圧を重畳することを特徴とする付記１３記載のプラズマディスプレイ装置。
（付記３３）上記電極駆動回路は、上記表示セルを形成する電極にコイルを介して接続された電力回収スイッチをさらに有することを特徴とする付記３２記載のプラズマディスプレイ装置。
（付記３４）上記電力回収スイッチは、一端が上記コイルを介して上記表示セルを形成する電極に接続され、
上記表示セルを初期化するリセット電圧を上記表示セルを形成する電極に供給する期間は、上記電力回収スイッチの他端に上記リセット電圧と同期した電圧を重畳することを特徴とする付記３３記載のプラズマディスプレイ装置。
【００９８】
【発明の効果】
以上、説明したように本発明によれば、第１の電極と第２の電極との間で放電電流が流れる際には、高速スイッチング性能を有する第１のスイッチ素子に並列に接続された低飽和電圧性能を有する第２のスイッチ素子を導通状態にすることにより、放電電流を第２のスイッチ素子を介して流し、電圧変動を低減することができる。したがって、プラズマディスプレイ装置における駆動マージンを拡大し、表示特性の劣化を防止することができる。
【００９９】
また、サステインパルスの立ち上がり及び立ち下がり時には、並列接続された高速スイッチング性能を有する第１のスイッチ素子と、低飽和電圧性能を有する第２のスイッチ素子とを動作させ、スイッチング速度が速い第１のスイッチ素子に主に電流を流すことにより、サステインパルスの立ち上がり及び立ち下がりにおけるスイッチング損失を低減することができる。
【図面の簡単な説明】
【図１】第１の実施形態によるプラズマディスプレイ装置の構成例を示す図である。
【図２】第１の実施形態によるプラズマディスプレイ装置の動作波形を示す図である。
【図３】図１に示した構成を適用したプラズマディスプレイ装置の全体構成の一例を示す図である。
【図４】図４（ａ）〜（ｃ）は表示セルを示す図である。
【図５】図３のプラズマディスプレイ装置における動作波形を示す図である。
【図６】第２の実施形態によるプラズマディスプレイ装置の構成例を示す図である。
【図７】第２の実施形態によるプラズマディスプレイ装置の動作波形を示す図である。
【図８】第３の実施形態によるプラズマディスプレイ装置の構成例を示す図である。
【図９】第４の実施形態によるプラズマディスプレイ装置の構成例を示す図である。
【図１０】第５の実施形態によるプラズマディスプレイ装置の構成例を示す図である。
【符号の説明】
１０１  Ｙ電極駆動回路
１０２  リセット回路
１０４  Ｙサステイン回路
１０５  スキャン回路
１０６、１１２  高電位側スイッチ
１０７、１１３  低電位側スイッチ
１１１  Ｘ電極駆動回路
Ｃｐ  容量性負荷
Ｐ１〜Ｐ８  プリドライブ回路
Ｑ１、Ｑ２、Ｑ５、Ｑ６  スイッチ素子（高速スイッチング素子）
Ｑ３、Ｑ４、Ｑ７、Ｑ８  スイッチ素子（低飽和電圧スイッチ素子）
【図１】
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【図２】
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【図３】
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【図４】
2004334030.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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