(57)【要約】      （修正有）【課題】低コストでメモリに関する汎用性を向上させるメモリ制御装置及びメモリ制御システムの制御方法を提供する。【解決手段】所定のバスを介して接続されるメモリへのデータのリード・ライトを制御するメモリ制御装置において、ｎ個のデータ入出力端子と、前記メモリがｎ個のデータ入出力端子を有する第１のメモリである場合に、ｎビットの前記データについて当該ｎビット単位で前記第１のメモリへリード・ライトする制御を行うための第１のモード、又は、前記メモリがｎより大きいｍ個のデータ入出力端子を有する第２のメモリである場合に、ｍビットの前記データについて当該ｎビット単位又は当該ｎビットより小さいｌビット単位で前記第２のメモリへリード・ライトする制御を行うための第２のモードのいずれか一方を選択して実行する制御手段と、を有する。【選択図】      図１
2004355156.tif 000002
【特許請求の範囲】
【請求項１】
所定のバスを介して接続されるメモリへのデータのリード・ライトを制御するメモリ制御装置において、
ｎ（ｎは自然数）個のデータ入出力端子と、
前記メモリがｎ個のデータ入出力端子を有する第１のメモリである場合に、ｎビットの前記データについて当該ｎビット単位で前記第１のメモリへリード・ライトする制御を行うための第１のモード、又は、前記メモリがｎより大きいｍ（ｍは自然数）個のデータ入出力端子を有する第２のメモリである場合に、ｍビットの前記データについて当該ｎビット単位又は当該ｎビットより小さいｌ（ｌは自然数）ビット単位で前記第２のメモリへリード・ライトする制御を行うための第２のモードのいずれか一方を選択して実行する制御手段と、を有することを特徴とするメモリ制御装置。
【請求項２】
前記制御手段は、
外部装置から受信するモード選択のための制御信号に基づいて、前記第１のモード又は前記第２のモードのいずれか一方を選択して実行することを特徴とする請求項１に記載のメモリ制御装置。
【請求項３】
前記制御手段は、
前記第１のモード選択時には、ｎビットの前記データを当該ｎビット単位で生成して前記第１のメモリに出力し、前記第２のモード選択時には、ｍビットの前記データを当該ｎ又はｌビット単位で生成して前記第２のメモリに出力するデータ生成部と、
前記第１のモード選択時には、当該ｎビット単位の前記データについての前記第１のメモリ上での記憶先を示す第１のアドレスを生成して前記第１のメモリに出力し、前記第２のモード選択時には、当該ｎ又はｌビット単位の前記データについての前記第２のメモリ上での記憶先を示す第２のアドレスを生成して前記第２のメモリに出力するアドレス生成部と、
前記第１のモード選択時には、当該ｎビット単位の前記データを前記第１のアドレスに基づいて前記第１のメモリへリード・ライトする制御を行うための第１のメモリ制御信号を生成して前記第１のメモリに出力し、前記第２のモード選択時には、当該ｎ又はｌビット単位の前記データを前記第２のアドレスに基づいて前記第２のメモリへリード・ライトする制御を行うための第２のメモリ制御信号を生成して前記第２のメモリに出力するメモリ制御信号生成部と、を有することを特徴とする請求項１又は２に記載のメモリ制御装置。
【請求項４】
前記第２のメモリのデータ入出力端子数ｍは、前記第１のメモリのデータ入出力端子数ｎの２ｋ（ｋは自然数）倍であり、
前記第２のメモリは、２ｋ個のバンクを有しており、
前記制御手段は、
前記第１のモード選択時には、２ｋ個の当該ｎビット単位の前記データを順次選択して前記第１のメモリへリード・ライトする制御を行い、
前記第２のモード選択時には、２ｋ個の当該ｎビット単位の前記データを順次選択して、当該２ｋ個分有する前記データそれぞれの記憶先として対応づけられた前記バンクへリード・ライトする制御を行うことを特徴とする請求項１乃至３のいずれかに記載のメモリ制御装置。
【請求項５】
前記制御手段は、前記第１のモード選択時において、
２ｋ個の当該ｎビット単位の前記データを順次選択するための選択制御信号を生成する手段と、
前記選択制御信号によって選択された前記データの前記第１のメモリ上での記憶先を示す第１のアドレスについて、前記バンクそれぞれを識別するために設定されたビットを当該第１のアドレスに付加して、前記設定されたビットの値を前記選択制御信号が示す値とする手段と、
を有することを特徴とする請求項４に記載のメモリ制御装置。
【請求項６】
前記制御手段は、前記第２のモード選択時において、
２ｋ個の当該ｎビット単位の前記データを順次選択するための選択制御信号を生成する手段と、
前記選択制御信号によって選択された前記データの前記第２のメモリ上での記憶先を示す第２のアドレスについて、当該第２のアドレスに設定された前記バンクそれぞれを識別するためのビットの値に基づいて、当該ｎビット単位の前記データに対応づけられた前記バンクを指定することを特徴とする請求項４に記載のメモリ制御装置。
【請求項７】
前記第１又は前記第２のメモリは、光ディスクから読み出されるオーディオデータを一時記憶するメモリであり、
前記メモリ制御装置は、前記オーディオデータ再生時における音飛びを防止すべく前記第１又は前記第２のメモリを制御する装置であることを特徴とする請求項１乃至６のいずれかに記載のメモリ制御装置。
【請求項８】
前記メモリ制御装置は、光ディスクから読み出されるオーディオデータを再生する光ディスク再生装置に備えられることを特徴とする請求項７に記載のメモリ制御装置。
【請求項９】
メモリと、前記メモリへのデータのリード・ライトを制御するメモリ制御装置と、を備え、前記メモリと前記メモリ制御装置との間が所定のバスを介して接続されているメモリ制御システムの制御方法において、
前記メモリ制御装置は、
ｎ（ｎは自然数）個のデータ入出力端子を備え、
前記メモリがｎ個のデータ入出力端子を有する第１のメモリである場合に、ｎビットの前記データについて当該ｎビット単位で前記第１のメモリへリード・ライトする制御を行うための第１のモード、又は、前記メモリがｎより大きいｍ（ｍは自然数）個のデータ入出力端子を有する第２のメモリである場合に、ｍビットの前記データについて当該ｎビット単位又は当該ｎビットより小さいｌ（ｌは自然数）ビット単位で前記第２のメモリへリード・ライトする制御を行うための第２のモードのいずれか一方を選択して実行することを特徴とするメモリ制御システムの制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低コストでメモリに関する汎用性を向上させるメモリ制御装置及びメモリ制御システムの制御方法に関する。
【０００２】
【従来の技術】
ポータブル向けや車載向けのＣＤ、ＭＤ又はＤＶＤ規格媒体などの光ディスク再生装置では、振動等に伴う光ピックアップ位置ずれによって、光ディスクから再生されるオーディオデータに音飛びが発生するため、通常、アンチショック（又はショックプルーフ）と呼ばれる耐震設計上の機能が備わっている。
図１３を用いて、アンチショック機能を実現する従来構成について説明する。
同図では、後述のメモリ制御部３６０を備えるＬＳＩ３０と、所定のバス（データバス、コマンドバス、アドレスバス）を介して接続されたメモリ４０と、を有するメモリ制御システムの構成図を示している。
【０００３】
なお、ＬＳＩ３０とは、ＲＦ信号の生成、ＥＦＭ（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ  Ｍｏｄｕｌａｔｉｏｎ）復調及びＣＩＲＣ（Ｃｒｏｓｓ  Ｉｎｔｅｒｌｅａｖｅ  Ｒｅｅｄ  Ｓｏｌｏｍｏｎ  Ｃｏｄｅ）復号、誤り検出・訂正などの処理を行うための信号処理部（不図示）と、光ピックアップに組み込まれたトラッキング機構、フォーカス機構及びスレッド機構や、光ディスクを回転駆動するスピンドルモーター等をサーボ駆動するためのサーボ制御部（不図示）と、後述のメモリ制御部３６０と、を内蔵した１チップの光ディスク再生装置用プロセッサとして提供されるものである。なお、後述のメモリ制御部３６０のみを内蔵する１チップのアンチショック制御用プロセッサとして提供される場合もある。
【０００４】
メモリ制御部３６０は、アンチショック制御部３７０、メモリインタフェース部３８０を備えている。このメモリ制御部３６０は、光ディスクから読み出されたデータを前述の信号処理部を介してオーディオ信号処理することによって取得されたＬＲＣＫ（ＬＲクロック信号）、ＤＡＴＡ（オーディオデータ）、ＤＡＴＡＣＫ（データクロック信号）を、図１４に示すディジタル・オーディオ規格に則したタイミングにて受信する。
【０００５】
なお、ＤＡＴＡは、量子化ビット数１６ビット及びサンプリング周波数４４．１ＫＨｚに基づいたディジタル・オーディオデータであり、各々１６ビットとなるＬチャンネルデータ又はＲチャンネルデータを構成する。ＬＲＣＫは、周波数が４４．１ＫＨｚであり、ＤＡＴＡのうちＬチャンネルデータとＲチャンネルデータを識別するために用いられる。なお、アンチショック制御部３７０において、ＬＲＣＫの立ち下がり（又は立ち上がり）エッジがカウントされ、そのカウント値がＡＤＰＣＭ（Ａｄａｐｔｉｖｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｐｕｌｓｅ  Ｃｏｄｅ  Ｍｏｄｕｌａｔｉｏｎ）圧縮方式による圧縮後ビット数に応じた所定回数（例えば、４回）と対照される。ＤＡＴＡＣＫは、ＤＡＴＡの入出力タイミングを決定するために用いられる。
【０００６】
ここで、図１３に示すメモリ制御システムにおいて、メモリ４０へのライトデータの書き込み動作について説明する。
まず、ライトデータ発生器３７０ａは、前述の信号処理部から受信したＤＡＴＡをレジスタ等に一時記憶しておく。そして、ＬＲＣＫの立ち下がりエッジが４回カウントされた場合には、各々４つのＬ及びＲチャンネルデータを受信したことになるため、図１５に示すように、各々４つのＬ及びＲチャンネルデータを４ビットに圧縮して、４ビット×４の計１６ビット（１ワード）のライトデータ（圧縮オーディオデータ）を生成する。なお、アンチショック制御部３７０は、通常、圧縮モードと非圧縮モードを有しており、非圧縮モードが選択された場合には、Ｌ及びＲチャンネルデータを圧縮せずにそのまま１６ビットのライトデータとする。また、圧縮モードでは、前述の４ビットに圧縮する以外にも、例えば、５ビットや６ビットに圧縮する場合もある。
【０００７】
また、ライトリクエスト発生器３７０ｂは、ＬＲＣＫの立ち下がりエッジが４回カウントされた時点で、メモリ４０へのライトデータの書き込み動作を開始するためのライトリクエスト信号を発生し、メモリインタフェース部３８０のデータコントロール信号発生器３８０ａに送信する。また、このとき、アドレスカウンタ３７０ｄは、ライトデータのメモリ４０上の書き込み先を示すライトアドレスについてのカウントを開始し、そのアドレスカウント値をメモリインタフェース部３８０のアドレスデータコントロール回路３８０ｂに送信する。なお、メモリ４０への書き込み速度は標準速度（１倍速：４４．１ＫＨｚ）の数倍（２倍速など）としており、その書き込み速度に応じた速度で、ライトリクエスト信号やライトアドレスのアドレスカウント値が生成されることになる。
【０００８】
メモリインタフェース部３８０では、データコントロール信号発生器３８０ａが、ライトリクエスト発生器３７０ｂから受信したライトリクエスト信号に基づいて、メモリ４０への書き込み及び読み出し動作を制御するためのメモリ制御信号を発生する。なお、図１３では、メモリ４０をＤＲＡＭ（Ｄｙｎａｍｉｃ  ＲＡＭ）としており、メモリ制御信号の一例としてＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号を示している。また、アドレスデータコントロール回路３８０ｂは、アドレスカウンタ３７０ｄ出力に基づいて、ライトアドレスを確定する。
【０００９】
メモリ制御部３６０は、ライトデータ発生器３７０ａにて生成したライトデータ、データコントロール信号発生器３８０ａにて発生したＣＡＳ信号などのメモリ制御信号、アドレスデータコントロール回路３８０ｂにて確定したライトアドレスを、それぞれ所定のバスを介してメモリ４０に送信する。このことによって、メモリ４０へのライトデータの書き込み動作が行われる。
【００１０】
つぎに、図１３に示すメモリ制御システムにおいて、メモリ４０からのライトデータの読み出し動作について説明する。
ライトデータの読み出し動作は、前述の書き込み動作に引き続いて行われる。ここで、光ディスク再生装置全般のシステム制御を司るマイコン（不図示）が、メモリ４０に書き込まれたライトデータの蓄積量を監視している。そして、マイコン（不図示）は、その蓄積量が所定量以上となった時点で、メモリ４０からのライトデータの読み出し動作を開始させるべく、アンチショック制御部３７０に所定のコマンドデータを送信する。
【００１１】
アンチショック制御部３７０がマイコン（不図示）から前述のコマンドデータを受信した場合、リードリクエスト発生器３７０ｃは、メモリ４０からのライトデータの読み出しを開始するためのリードリクエスト信号を発生し、データコントロール信号発生器３８０ａに送信する。また、このとき、アドレスカウンタ３７０ｄは、メモリ４０からのライトデータの読み出し先を示すリードアドレスについてのカウントを開始し、そのアドレスカウント値をアドレスデータコントロール信号３８０ｂに送信する。なお、メモリ４０からの読み出し速度は、前述の書き込み速度よりも低速な標準速度（１倍速：４４．１ＫＨｚ）としており、その読み出し速度に応じた速度で、リードリクエスト信号やリードアドレスのアドレスカウント値が生成されることになる。
【００１２】
そして、メモリインタフェース部３８０では、前述の書き込み動作と同様に、データコントロール信号にてＣＡＳ信号などのメモリ制御信号が発生し、また、アドレスデータコントロール回路３８０ｂにてリードアドレスが確定する。メモリ制御部３６０は、前述のメモリ制御信号及びリードアドレスを所定のバスを介してメモリ４０に送信する。このことによって、メモリ４０からのライトデータの読み出し動作が行われる。
【００１３】
一方、メモリ４０から読み出されたライトデータは、所定のバスを介してリードデータレジスタ３８０ｃに一時記憶された後に、アンチショック制御部３７０に送信される。アンチショック制御部３７０は、リードデータレジスタ３８０ｃから受信したライトデータを、ＡＤＰＣＭ圧縮方式に基づいて４ビットから元の１６ビットへと伸張する。
【００１４】
ここで、前述したとおり、メモリ４０へのライトデータの書き込み速度は、読み出し速度よりも高速であるために、メモリ４０に書き込まれたライトデータの蓄積量が所定の許容量以上となる場合がある。この場合、メモリ制御システムでは、メモリ４０からのライトデータの読み出し動作は継続させつつ、光ディスクからのデータの読み出し及びメモリ４０への書き込み動作を一時停止させる制御が行われる。そして、メモリ４０に蓄積されているライトデータが許容量未満になると、光ディスクからのデータの読み出し及びメモリ４０へのライトデータの書き込み動作を再開させる。
【００１５】
このように、図１３に示すメモリ制御システムは、メモリ４０へのライトデータの書き込み速度を読み出し速度よりも高速にしてメモリ４０へライトデータを蓄積しつつ再生を行うことによって、アンチショック機能を実現している。なお、図１３に示すメモリ制御システムを含めた従来のメモリ制御システムとしては、例えば、以下に示す特許文献１に開示されている。
【００１６】
【特許文献１】
特開２０００−３３９７００号公報
【００１７】
【発明が解決しようとする課題】
ところで、アンチショック機能の為に用いられるメモリには、前述したＤＲＡＭ以外に、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）やＥＤＯ  ＤＲＡＭ（Ｅｘｔｅｎｄｅｄ  Ｄａｔａ  Ｏｕｔｐｕｔ  ＤＲＡＭ）など種々のメモリが使用されている。また、同一タイプのメモリであっても、データバス幅やメモリ容量に応じて様々なスペックのメモリが存在する。このため、図１３に示すメモリ制御部３６０などのメモリ制御装置では、メモリに関する汎用性の向上や、製造コストの低減を図るために、できる限り広範囲にわたって様々なスペックのメモリをサポートすることが好ましい。
【００１８】
なお、従来のメモリ制御装置では、前述のサポートをする上で特にデータバス幅（データ入出力端子数）がそれぞれ異なるメモリに対応させるべく、データ入出力端子数が最大のメモリに合わせて単純に自身のデータ入出力端子数を増加させることが行われている。しかしながら、従来のメモリ制御装置は、データ入出力端子数を増加させることによって、ＬＳＩ面積が大きくなるために小型化が図れなくなり、その結果、製造コストが上昇するという課題を生じていた。
【００１９】
本発明は、前述した課題を解決するためになされたものであり、低コストでメモリに関する汎用性を向上させるメモリ制御装置及びメモリ制御システムの制御方法を提供することを目的とする。
【００２０】
【課題を解決するための手段】
前記課題を解決するための主たる本発明は、所定のバスを介して接続されるメモリへのデータのリード・ライトを制御するメモリ制御装置において、ｎ（ｎは自然数）個のデータ入出力端子と、前記メモリがｎ個のデータ入出力端子を有する第１のメモリである場合に、ｎビットの前記データについて当該ｎビット単位で前記第１のメモリへリード・ライトする制御を行うための第１のモード、又は、前記メモリがｎより大きいｍ（ｍは自然数）個のデータ入出力端子を有する第２のメモリである場合に、ｍビットの前記データについて当該ｎビット単位又は当該ｎビットより小さいｌ（ｌは自然数）ビット単位で前記第２のメモリへリード・ライトする制御を行うための第２のモードのいずれか一方を選択して実行する制御手段と、を有することとする。
【００２１】
このように、本発明に係るメモリ制御装置では、データ入出力端子数の異なる第１のメモリ及び第２のメモリに対して、データ入出力端子数が少ない方のメモリに応じて自身のデータ入出力端子数を固定しつつ、第１のメモリ及び第２のメモリそれぞれに対して接続並びに制御可能である。このことは、従来のメモリ制御装置と比較すると、メモリ制御装置にてデータ入出力端子数の増大化を抑制しつつ、メモリに関する汎用性を向上させることになる。また、データ入出力端子数の増大化が抑制されることによって、メモリ制御装置の小型化が可能となり、製造コストの低減につなげることができる。
【００２２】
本発明に係る第２の態様として、前記制御手段は、外部装置から受信するモード選択のための制御信号に基づいて、前記第１のモード又は前記第２のモードのいずれか一方を選択して実行することとする。
このように、本発明に係るメモリ制御装置は、外部装置から前述したような第１又は第２のモードの選択を制御可能とする。なお、外部装置とは、例えば、メモリ制御装置に接続されるマイコンなどである。外部装置（マイコン）は、自身が使用するメモリに応じたモードが当該メモリ制御装置において選択されるべく、前述したモード選択のための制御信号を当該メモリ制御装置に対して送信する。一方、当該メモリ制御装置は、前述したように外部装置（マイコン）からメモリに応じたモードが選択されるだけで、一の制御装置で数多くのメモリに対応することができて、使用するメモリの選択肢の幅を広げることができる。また、この結果、当該メモリ制御装置の利便性が向上することになる。
【００２３】
本発明に係る第３の態様として、前記制御手段は、前記第１のモード選択時には、ｎビットの前記データを当該ｎビット単位で生成して前記第１のメモリに出力し、前記第２のモード選択時には、ｍビットの前記データを当該ｎ又はｌビット単位で生成して前記第２のメモリに出力するデータ生成部と、前記第１のモード選択時には、当該ｎビット単位の前記データについての前記第１のメモリ上での記憶先を示す第１のアドレスを生成して前記第１のメモリに出力し、前記第２のモード選択時には、当該ｎ又はｌビット単位の前記データについての前記第２のメモリ上での記憶先を示す第２のアドレスを生成して前記第２のメモリに出力するアドレス生成部と、前記第１のモード選択時には、当該ｎビット単位の前記データを前記第１のアドレスに基づいて前記第１のメモリへリード・ライトする制御を行うための第１のメモリ制御信号を生成して前記第１のメモリに出力し、前記第２のモード選択時には、当該ｎ又はｌビット単位の前記データを前記第２のアドレスに基づいて前記第２のメモリへリード・ライトする制御を行うための第２のメモリ制御信号を生成して前記第２のメモリに出力するメモリ制御信号生成部と、を有することとする。
このように、前述した第１又は第２のモードについての仕組みを、後述のメモリインタフェース部が備える前述のデータ生成部、アドレス生成部、メモリ制御信号生成部に対して組み込むことになる。すなわち、後述のアンチショック制御部のようなその他の制御部は既存の仕組みを有効利用することができるため、比較的小規模な仕様変更で低コストにて本発明に係るメモリ制御装置を実現することができる。
【００２４】
本発明に係る第４の態様として、前記第２のメモリのデータ入出力端子数ｍは、前記第１のメモリのデータ入出力端子数ｎの２ｋ（ｋは自然数）倍であり、前記第２のメモリは、２ｋ個のバンクを有しており、前記制御手段は、前記第１のモード選択時には、２ｋ個の当該ｎビット単位の前記データを順次選択して前記第１のメモリへリード・ライトする制御を行い、前記第２のモード選択時には、２ｋ個の当該ｎビット単位の前記データを順次選択して、当該２ｋ個分有する前記データそれぞれの記憶先として対応づけられた前記バンクへリード・ライトする制御を行うこととする。
このように、第２のメモリにバンクを備えることによって、各バンク指定時には同一アドレスを共通に使用することができ、アドレス構成に必要なビット数並びにアドレス端子数を節約することができる。また、その結果として、本発明に係るメモリ制御装置の小型化・低コストを実現できる。
【００２５】
本発明に係る第５の態様として、前記制御手段は、前記第１のモード選択時において、２ｋ個の当該ｎビット単位の前記データを順次選択するための選択制御信号を生成する手段と、前記選択制御信号によって選択された前記データの前記第１のメモリ上での記憶先を示す第１のアドレスについて、前記バンクそれぞれを識別するために設定されたビットを当該第１のアドレスに付加して、前記設定されたビットの値を前記選択制御信号が示す値とする手段と、を有することとする。
このように、第１のモード選択時において、第１のアドレスに前記バンクを識別するために設定されたビットを付加する理由としては、第２のメモリがバンクを使用するため、自身のｎ個のデータ入出力端子を介して２ｋ個のｎビット単位のデータを順次選択して出力するためである。また、この場合に、２ｋ個のｎビットのデータそれぞれのアドレスを生成する必要が生じることになる。そこで、前述した手法によれば、既存の仕組みに対して比較的小規模な変更で済むので、低コストで効率よくメモリに関する汎用性を向上することができる。
【００２６】
本発明に係る第６の態様として、前記制御手段は前記第２のモード選択時において、２ｋ個の当該ｎビット単位の前記データを順次選択するための選択制御信号を生成する手段と、前記選択制御信号によって選択された前記データの前記第２のメモリ上での記憶先を示す第２のアドレスについて、当該第２のアドレスに設定された前記バンクそれぞれを識別するためのビットの値に基づいて、当該ｎビット単位の前記データに対応づけられた前記バンクを指定することとする。
このように、第２のモード選択時において、第２のアドレスに前記バンクを識別するために設定されたビットを設定する理由としては、第２のメモリがバンクを使用するため、自身のｎ個のデータ入出力端子を介して２ｋ個のｎビット単位のデータを順次選択して出力するためである。また、この場合に、２ｋ個のｎビットのデータそれぞれの記憶先として対応づけられたバンクを指定する必要が生じることになる。そこで、前述した手法によれば、既存の仕組みに対して比較的小規模な変更で済むため、低コストで効率よくメモリに関する汎用性を向上することができる。
【００２７】
本発明に係る第７の態様として、前記第１又は前記第２のメモリは、光ディスクから読み出されるオーディオデータを一時記憶するメモリであり、前記メモリ制御装置は、前記オーディオデータ再生時における音飛びを防止すべく前記第１又は前記第２のメモリを制御する装置であることとする。
前述したメモリ制御装置は、アンチショック（又は、ショックプルーフ）機能を実現する制御装置（アンチショック制御装置）に採用することができる。
【００２８】
本発明に係る第８の態様として、前記メモリ制御装置は、光ディスクから読み出されるオーディオデータを再生する光ディスク再生装置に備えられることとする。
【００２９】
本発明に係る第９の態様として、メモリと、前記メモリへのデータのリード・ライトを制御するメモリ制御装置と、を備え、前記メモリと前記メモリ制御装置との間が所定のバスを介して接続されているメモリ制御システムの制御方法において、前記メモリ制御装置は、ｎ（ｎは自然数）個のデータ入出力端子を備え、前記メモリがｎ個のデータ入出力端子を有する第１のメモリである場合に、ｎビットの前記データについて当該ｎビット単位で前記第１のメモリへリード・ライトする制御を行うための第１のモード、又は、前記メモリがｎより大きいｍ（ｍは自然数）個のデータ入出力端子を有する第２のメモリである場合に、ｍビットの前記データについて当該ｎビット単位又は当該ｎビットより小さいｌ（ｌは自然数）ビット単位で前記第２のメモリへリード・ライトする制御を行うための第２のモードのいずれか一方を選択して実行することとする。
このように、本発明に係るメモリ制御システムの制御方法では、データ入出力端子数の異なる第１のメモリ及び第２のメモリに対して、メモリ制御装置が、データ入出力端子数が少ない方のメモリに応じて自身のデータ入出力端子数を固定しつつ、第１のメモリ及び第２のメモリそれぞれに対して接続並びに制御可能である。このことは、従来のメモリ制御システムと比較すると、メモリ制御装置にてデータ入出力端子数の増大化を抑制しつつ、メモリに関する汎用性を向上させることになる。また、データ入出力端子数の増大化が抑制されることによって、メモリ制御装置の小型化が可能となり、製造コストの低減につなげることができる。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかにする。
【００３０】
【発明の実施の形態】
＝＝＝実施例＝＝＝
以下、本発明の実施の形態を図面に基づいて具体的に説明する。
【００３１】
＜システム構成＞
図１は、アンチショック機能を有するオーディオ用の光ディスク再生装置の構成を示すブロック図である。なお、以下の説明では、光ディスク２０として、ＣＤ規格媒体を想定する。
【００３２】
光ピックアップ１０は、光ディスク２０に記録されているデータを読み出すために、光ディスク２０に対してレーザー光を出射し、その反射光を内部の受光素子（不図示）にて受光してアナログの電気信号に変換する。ＲＦ信号生成部３１０は、光ピックアップ１０にて変換した電気信号に基づいて、トラック上にあるピットの有無を判別するためのＲＦ信号（高周波信号）を生成する。また、光ピックアップエラー信号処理部３２０は、光ピックアップ１０にて変換した電気信号を受信し、この電気信号に基づいてフォーカスエラー信号やトラッキングエラー信号などの光ピックアップエラー信号を生成する。
【００３３】
サーボ制御部３３０は、光ピックアップエラー信号処理部３２０にて生成した光ピックアップエラー信号に基づいて、レーザー光の焦点ずれを補正するためのフォーカス制御や、レーザー光の照射位置を目的トラックに追従するためのトラッキング制御などのサーボ制御を行う。また、サーボ制御部３３０は、光ピックアップ１０の位置を決定するための位置決め制御や、光ディスク２０を回転駆動するスピンドルモーター６０に対して回転駆動制御を行う。
【００３４】
なお、マイコン（『外部装置』）５０は、当該光ディスク再生装置全般のシステム制御を司るものであり、インタフェース部３４０を介して接続されている。また、マイコン５０は、当該光ディスク再生装置の電源投入時などのイニシャライズ処理において、メモリ制御部３６０と所定のバスを介して接続されたメモリ４０の情報をＬＳＩ３０に設定することで、メモリ４０が備えるデータ入出力端子数の設定を行う。
【００３５】
そして、マイコン５０は、ユーザー設定に応じてメモリ制御部３６０の動作モードを切り替えるためのモード切替信号（『モード選択のための制御信号』）をメモリ制御部３６０に送信する。このモード切替信号としては、例えば、８個のデータ入出力端子を有するメモリ４０ａの識別時には”０”、１６個のデータ入出力端子を有するメモリ４０ｂの識別時には”１”とする、後述の８／１６ビット切替信号が該当する。
【００３６】
ディジタル信号処理部３５０は、ＲＦ信号生成部３１０から受信したＲＦ信号について、ＥＦＭ（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ  Ｍｏｄｕｌａｔｉｏｎ）やＣＩＲＣ（Ｃｒｏｓｓ  Ｉｎｔｅｒｌｅａｖｅ）方式のデコード処理や、ＣＤ規格の所定フォーマットに基づくディジタル信号処理を施して、ＣＤ規格に基づくディジタルデータや、オーディオデータを生成する。
【００３７】
メモリ４０は、前述したアンチショック機能としてライトデータを一時記憶するための記憶手段であり、ＤＲＡＭ、ＳＤＲＡＭ、ＥＤＯ  ＤＲＡＭなどの種々のメモリを採用することができ、また、同一タイプのメモリにおいても、データバス幅（データ入出力端子数）やメモリ容量などの種々のスペックのメモリを採用することができる。
【００３８】
メモリ制御部（『制御手段』）３６０は、メモリ４０を利用して、オーディオデータ再生時の音飛び防止のためのアンチショック機能を実現する。具体的には、ディジタル信号処理部３５０から受信したオーディオデータについて、メモリ４０に対して標準速度（１倍速）よりも高速（２倍速など）でライトデータ（ＡＤＰＣＭ方式で圧縮されたオーディオデータ）を書き込み、引き続いて、メモリ４０から標準速度でライトデータを読み出す。
【００３９】
なお、メモリ４０に対するライトデータの書き込み速度は読み出し速度よりも高速であるため、メモリ４０に蓄積されたライトデータが所定の許容量以上となった時点で、光ディスク２０からのデータの読み出し及びメモリ４０へのライトデータの書き込み動作を一時停止する。ここで、メモリ４０からのライトデータの読み出し動作は継続して行われているため、メモリ４０に蓄積されているライトデータが許容量未満となり、光ディスク２０からのデータの読み出し及びメモリ４０へのライトデータの書き込み動作を再開する。
【００４０】
また、メモリ制御部３６０は、ｎ個（ｎは自然数。例えば、８個）のデータ入出力端子を備え、所定のバスを介して接続されたメモリ４０がｎ個（例えば、８個）のデータ入出力端子（すなわち、データバス幅がｎビット）を有するメモリ（以下、『第１のメモリ』と称する）である場合には、ｎビットのデータについてｎビット単位で第１のメモリへリード・ライトする制御を行うための第１のモード、又は、メモリ４０がｎより大きいｍ個（ｍは自然数。例えば、１６個）のデータ入出力端子（すなわち、データバス幅がｍビット）を有するメモリ（以下、『第２のメモリ』と称する）である場合には、ｍビットのデータについてｎビット単位又はｎビットより小さいｌビット（ｌは自然数。例えば、１〜７ビット）単位で第２のメモリへリード・ライトする制御を行うための第２のモードいずれか一方を選択して実行することができる。
【００４１】
なお、以下の説明では、メモリ制御部３６０が備えるデータ入出力端子数は８個、第１のメモリが備えるデータ入出力端子数は８個（すなわち、データバス幅が８ビット）、第２のメモリが備えるデータ入出力端子数は１６個（すなわち、データバス幅が１６ビット）とする。
【００４２】
ところで、図１中、破線により囲まれている、ＲＦ信号生成部３１０、光ピックアップエラー信号処理部３２０、サーボ制御部３３０、インタフェース部３４０、ディジタル信号処理部３５０、メモリ制御部３６０は、１チップのＬＳＩ３０にて構成される。なお、アンチショック機能を内蔵するメモリ制御部３６０が、単独で、１チップのＬＳＩを構成する場合もある。以下では、これらのＬＳＩをメモリ制御装置（３０，３６０）と称することとする。
【００４３】
＜メモリ制御装置の回路構成＞
つぎに、本発明に係る一実施形態としてのメモリ制御装置（３０，３６０）の回路構成について、図２又は図５に示すメモリ制御システムの構成図を用いて、従来のメモリ制御装置（３０，３６０）（図１３参照）との相違点に焦点をあてて説明する。
【００４４】
メモリ制御装置（３０，３６０）は、図２又は図５に示すとおり、メモリ４０のデータ入出力端子数（又はデータバス幅）に関わらず、ライトデータ用の８個のデータ入出力端子Ｄ７〜Ｄ０、ＣＡＳＵ（ＣＡＳ  Ｕｐｐｅｒ）端子・ＣＡＳＬ（ＣＡＳ  Ｌｏｗｅｒ）端子などのメモリ制御信号用端子、最大６４Ｍビットのメモリ容量に対応可能な２４個のアドレス用端子Ａを備える。なお、ＣＡＳＵ端子・ＣＡＳＬ端子は、１６個のデータ入出力端子を有するメモリ４０ｂ使用時には、バンク切替信号用の端子として機能し、８個のデータ入出力端子を有するメモリ４０ａ使用時には、ＣＡＳ信号用端子（ＣＡＳＬ端子を使用し、ＣＡＳＵ端子は未使用とする）として機能する。メモリ制御装置（３０，３６０）は、前述した自身のデータ入出力端子及び所定のバスを介して、１６個のデータ入出力端子を有するメモリ４０ｂ（図２参照）、又は、８個のデータ入出力端子を有するメモリ４０ａ（図５参照）と接続される。
【００４５】
また、メモリ制御装置（３０，３６０）は、アンチショック制御部３７０及びメモリインタフェース部３８０を有するメモリ制御部３６０を有している。ここで、アンチショック制御部３７０が備える機能（ライトデータ発生器３７０ａ、ライトリクエスト発生器３７０ｂ、リードリクエスト発生器３７０ｃ、アドレスカウンタ３７０ｄ）は、図１３に示した従来のアンチショック制御部３７０の機能と同等であるため、説明は省略する。
【００４６】
なお、以下の説明では、ライトデータ発生器３７０ａにて発生するライトデータは、図１５で示したように１６ビット（１ワード）とする。また、メモリ４０ａ又はメモリ４０ｂのメモリ容量は最大６４Ｍビットとするため、アドレスカウンタ３７０ｄ出力は２３ビットとしているが、これに限定されるものではなく、メモリ容量に応じてアドレスカウンタ３７０ｄ出力を構成するビット数は可変である。
【００４７】
メモリインタフェース部３８０は、データコントロール信号発生器（『選択制御信号生成手段』）３８０ａ、アドレスデータコントロール回路（『アドレス生成部』）３８０ｂ、リードデータレジスタ３８０ｃ、メモリ制御信号加工部（『メモリ制御信号生成部』）３８０ｄ、ライトデータ加工部（『データ生成部』）３８０ｅ、を有する。
【００４８】
データコントロール信号発生器３８０ａは、ライトリクエスト発生器３７０ｂから受信したライトリクエスト信号又はリードリクエスト発生器３７０ｃから受信したリードリクエスト信号に基づいて、メモリ４０ａ又はメモリ４０ｂへのライトデータの書き込み動作又は読み出し動作を制御するためのメモリ制御信号を発生し、メモリ制御信号加工部３８０ｄに送信する。なお、メモリ制御信号としては、例えば、メモリ４０をＤＲＡＭとする場合には、同図に示すＣＡＳ信号の他、ＲＡＳ（Ｒａｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）信号、／ＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号、／ＯＥ（Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ）信号などが該当する。
【００４９】
また、データコントロール信号発生器３８０ａは、後述のライトデータ加工部３８０ｅ及び後述のアドレス拡張部３８０ｆに対して、１６ビットのライトデータのうち上位８ビットと下位８ビットそれぞれを選択して時分割方式で出力するためのセレクト制御信号を送信する。なお、セレクト制御信号とは、例えば、上位８ビット選択時には”０”、下位８ビット選択時には”１”とする。
【００５０】
アドレスデータコントロール回路３８０ｂは、２３ビットのアドレスカウンタ３７０ｄ出力に基づいて、メモリ４０ａ又はメモリ４０ｂへのライトデータの書き込みを行う際のライトアドレス、又は、読み出しを行う際のリードアドレスを確定する。なお、アドレスデータコントロール回路３８０ｂは、アドレス拡張部３８０ｆと、セレクタ部３８０ｇを有する。
【００５１】
アドレス拡張部３８０ｆは、２３ビットのアドレスカウンタ３７０ｄ出力に対して、データコントロール信号発生器３８０ａから受信したセレクト制御信号を最下位ビットＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）として付加することで、２４ビットのアドレスデータに拡張する。この２４ビットに拡張したアドレスデータは、８個のデータ入出力端子を有するメモリ４０ａ使用時に、ライトアドレス又はリードアドレスを確定するために使用される。なお、前述した”Ａ０”は、最上位ビットＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）として付加してもよい。
【００５２】
図７には、アドレス拡張部３８０ｆの２４ビット出力”Ａ２３〜Ａ０”のデータ構造例を示す。同図に示すように、２３ビットのアドレスカウンタ３７０ｄ出力”Ａ２３〜Ａ１”に対して”Ａ０”が最下位ビットＬＳＢとして”付加されている。
この”Ａ０”の内容は、前述したとおり、データコントロール信号発生器３８０ａにて発生したセレクト制御信号の内容となる。
【００５３】
ここで、セレクト制御信号が”０”である場合、”Ａ０”を含めた２４ビットのアドレス拡張部３８０ｆ出力”Ａ２３〜Ａ０”は、１６ビットのライトデータのうち上位８ビットについてのメモリ４０ａ上でのライトアドレス又はリードアドレスとなる。一方、セレクト制御信号が”１”である場合、２４ビットのアドレス拡張部３８０ｆ出力”Ａ２３〜Ａ０”は、１６ビットのライトデータのうち下位８ビットについてのメモリ４０ａ上でのライトアドレス又はリードアドレスとなる。
【００５４】
このように、８個のデータ入出力端子を有するメモリ４０ａ使用時において前述したアドレス拡張を行う理由は、１６個のデータ入出力端子を有するメモリ４０ｂにおいて２個のバンクを使用するために、ライトデータ加工部３８０ｅにて順次選択して出力される１６ビットのライトデータの上位８ビットと下位８ビットについてそれぞれのアドレスを生成する必要があるからである。そこで、前述したアドレス拡張の手法によれば、単純にアドレスカウンタ３７０ｄ出力に１ビットを付加するという小規模な変更で済むため、低コストで効率よく実現することが可能となる。
【００５５】
セレクタ部３８０ｇは、マイコン５０から受信する８／１６ビット切替信号に基づいて、当該メモリ制御システムが８個のデータ入出力端子を有するメモリ４０ａ使用時には２４ビットのアドレス拡張部３８０ｆ出力を選択し、１６個のデータ入出力端子を有するメモリ４０ｂ使用時には２３ビットのアドレスカウンタ３７０ｄ出力を選択する。
【００５６】
リードデータレジスタ３８０ｃは、メモリ４０ａ又はメモリ４０ｂから読み出したライトデータを１６ビット分蓄積するまで一時記憶しておき、１６ビットのライトデータが蓄積した時点でこのライトデータをアンチショック制御部３７０に送信する。なお、アンチショック制御部３７０側では、リードデータレジスタ３８０ｃから受信した１６ビットのライトデータを構成する各Ｌ又はＲチャンネルデータの４ビットが、圧縮前の１６ビットに伸張される。
【００５７】
メモリ制御信号加工部３８０ｄは、マイコン５０から受信した８／１６ビット切替信号に基づいて、データコントロール信号発生器３８０ａにて発生したメモリ制御信号を、当該メモリ制御システムにおいて使用されるメモリ（メモリ４０ａ又はメモリ４０ｂ）に応じたメモリ制御信号に加工する。なお、同図に示すとおり、メモリ制御信号加工部３８０ｄは、２つのＡＮＤ素子と１つのＮＯＴ素子（インバータ）とで構成された論理ゲート部３８０ｈと、セレクタ部３８０ｉとで構成される。
【００５８】
論理ゲート部３８０ｈは、当該メモリ制御システムにおいて１６個のデータ入出力端子を有するメモリ４０ｂ使用時において、データコントロール信号発生器３８０ａにて発生したＣＡＳ信号から、メモリ４０ｂが備えているバンク（バンクＵ、バンクＬ）切替信号であるＣＡＳＵ（ＣＡＳ  Ｕｐｐｅｒ）信号及びＣＡＳＬ（ＣＡＳ  Ｌｏｗｅｒ）信号を生成する論理ゲートである。ＣＡＳＵ信号及びＣＡＳＬ信号を生成する論理としては、アドレスカウンタ３７０ｄから出力された２３ビットのアドレスカウンタ値の最上位ビットＭＳＢを使用することになる。なお、この場合、２３ビットのアドレスカウンタ値の最下位ビットＬＳＢを使用してもよい。
【００５９】
図８は、前述の最上位ビット格納用の”Ａ２３”を含めた２３ビットのアドレスカウンタ３７０ｄ出力のデータ構造例である。同図に示すとおり、例えば、”Ａ２３”の格納ビットが”０”の場合にはバンクＵを選択して使用し、”１”の場合にはバンクＬを選択して使用するように設定する。この場合、論理ゲート部３８０ｈは、”Ａ２３”の格納ビットが”０”の場合は、ＣＡＳＵ信号をアクティブ（ａｃｔｉｖｅ）状態、ＣＡＳＬ信号をディゼーブル（ｄｉｓａｂｌｅ）状態とし、”Ａ２３”の格納ビットが”１”の場合は、ＣＡＳＵ信号をディゼーブル状態、ＣＡＳＬ信号をアクティブ状態とする論理となる。
【００６０】
セレクタ部３８０ｉは、マイコン５０から受信した８／１６ビット切替信号に基づいて、８個のデータ入出力端子を有するメモリ４０ａ使用時にはデータコントロール信号発生器３８０ａの出力を選択し、１６個のデータ入出力端子を有するメモリ４０ｂ使用時には論理ゲート部３８０ｈの出力を選択する。
【００６１】
ライトデータ加工部３８０ｅは、ライトデータ発生器３７０ａから受信した１６ビットのライトデータを、ライトデータ用の８個のデータ入出力端子Ｄ７〜Ｄ０に対応させるために、上位８ビットと下位８ビットに分割させる。この上位８ビットと下位８ビットは、セレクタ部３８０ｊに入力される。そして、ライトデータ加工部３８０ｅは、データコントロール信号発生器３８０ａから受信したセレクト制御信号に基づいてセレクタ部３８０ｊを制御し、セレクタ部３８０ｊ入力の上位８ビットと下位８ビットをそれぞれ時分割方式で出力する。
【００６２】
以上の構成で、本発明に係るメモリ制御装置（３０，３６０）は、従来のメモリ制御装置（３０，３６０）（図１３参照）と比較すると、小規模な変更で、データ入出力端子数の増大化を抑制しつつ、８個のデータ入出力端子を有するメモリ４０ａと１６個のデータ入出力端子を有するメモリ４０ｂのいずれにも接続並びに制御可能である。
【００６３】
＜メモリ制御装置の動作＞
＜＜１６個のデータ入出力端子を有するメモリ使用時＞＞
まず、図２のシステム構成図と、図３及び図４のタイムチャートを用いて、メモリ制御装置（３０，３６０）と１６個のデータ入出力端子を有するメモリ４０ｂとで構成されるメモリ制御システムにおいて、メモリ制御装置（３０，３６０）が、ライトデータをメモリ４０ｂへ書き込む動作について説明する。なお、メモリ４０ｂからライトデータを読み出す動作については、以下の書き込み動作と基本的に同様であるため説明を省略する。
【００６４】
ここで、メモリ４０ｂは、図１０のメモリ４０ｂのアドレス空間に示すとおり、２個のバンク（バンクＵ及びバンクＬ）を備えており、また、バンクＵを指定するためのＣＡＳＵ端子及びバンクＬを指定するためのＣＡＳＬ端子を備えている。このバンクを備えたメモリ４０ｂを採用する理由は、各バンク指定時に同一のカラムアドレスを共通に使用することで、カラムアドレスを構成する上で必要なビット数並びにアドレス端子数を節約することができ、この結果、メモリ制御装置（３０，３６０）の小型化・低コストを実現するためである。
【００６５】
＝＝＝  バンクＵ（ＣＡＳＵ）アクセス  ＝＝＝
まず、図３のタイミングチャートを用いて、メモリ制御装置（３０，３６０）が、図１０に示すメモリ４０ｂのアドレス空間におけるバンクＵの記憶領域（Ｘ、Ｙ）に対して、１６ビットのライトデータを書き込む動作について説明する。
【００６６】
マイコン５０は、当該光ディスク再生装置の電源投入時などのイニシャライズ処理において、メモリ制御装置（３０，３６０）に対して１６個のデータ入出力端子数に応じたモードとすべくユーザー設定を行っているものとする。具体的には、マイコン５０は、使用するメモリ４０ｂのデータ入出力端子数が１６個、すなわち、データバス幅が１６ビットであることを示す８／１６ビット切替信号（例えば、”１”）をメモリ制御装置（３０，３６０）に対して送信を行う。
【００６７】
ここで、アンチショック制御部３７０は、ディジタル信号処理部３５０からＬＲＣＫ、ＤＡＴＡ、ＤＡＴＡＣＫを、図１４に示すディジタル・オーディオ規格に則したタイミングにて受信する。そして、アンチショック制御部３７０は、受信したＬＲＣＫ（図３（ａ），期間Ｔａ参照）の立ち下がりエッジ（又は立ち上がりエッジ）が、ＡＤＰＣＭ圧縮方式による圧縮後のビット数に応じた所定回数（例えば、４回）カウントされた場合に、ライトリクエスト発生器３７０ｂにて、ライトリクエスト信号（図３（ｃ），期間Ｔａ参照）を、内部動作クロック信号ＭＣＫ（図３（ｂ）参照）に基づいた所定サイクル期間分発生させる。
【００６８】
また、ライトリクエスト信号が発生したタイミングで、アドレスカウンタ３７０ｄではライトアドレスを確定するための２３ビットのアドレスカウント値が設定され（図３（ｄ），期間Ｔａ参照）、ライトデータ発生器３７０ａでは受信したＤＡＴＡに基づく計１６ビット（１ワード）のライトデータ（圧縮オーディオデータ）が設定される（図３（ｅ），期間Ｔａ参照）。
【００６９】
なお、前述した２３ビットのアドレスカウンタ３７０ｄ出力の最上位ビットは、メモリ４０ｂのバンクＵ又はバンクＬを指定するためのビットとして設定されている（図８参照）。そこで、アドレスカウンタ３７０ｄは、バンクＵを指定するために、自身の出力の最上位ビットの値を”１”に設定する（図３（ｄ），期間Ｔａ〜Ｔｂ参照）。
【００７０】
つぎに、データコントロール信号発生器３８０ａは、ライトリクエスト発生器３７０ｂにて発生したライトリクエスト信号を受信すると、ライトデータ加工部３８０ｅのセレクタ部３８０ｊに対して、セレクト制御信号（図３（ｆ），期間Ｔｃ〜Ｔｄ参照）を送信する。また、このとき、データコントロール信号発生器３８０ａは、メモリ４０ａへのライトデータの書き込み動作を制御するためのメモリ制御信号（ＣＡＳ信号など）を生成して、メモリ制御信号加工部３８０ｄに送信する。
【００７１】
なお、前述したセレクト制御信号は、内部動作クロック信号ＭＣＫの１サイクルごとに極性が反転するように設定される。そこで、ライトデータ加工部３８０ｅは、このセレクト制御信号を用いることで、セレクタ部３８０ｊに入力された１６ビットのライトデータのうち上位８ビットＤ（Ｕ）と下位８ビットＤ（Ｌ）を順次選択して、データ入出力端子Ｄ７〜Ｄ０及びデータバスを介してメモリ４０ｂに送信を行う（図３（ｊ），期間Ｔｃ〜Ｔｄ参照）。
【００７２】
つぎに、アドレスデータコントロール回路３８０ｂは、２３ビットのアドレスカウンタ３７０ｄ出力を何ら加工せずにライトアドレスとして確定する（図３（ｉ），期間Ｔｃ〜Ｔｄ参照）。アドレスデータコントロール回路３８０ｂは、この確定したライトアドレスに基づいたロウアドレス及びカラムアドレスを、セレクタ部３８０ｇ、アドレス端子Ａ及びアドレスバスを介して時分割方式にてメモリ４０ｂに送信を行う（図３（ｉ），期間Ｔｃ〜Ｔｄ参照）。
【００７３】
つぎに、メモリ制御信号加工部３８０ｄは、論理ゲート部３８０ｈによって、２３ビットのアドレスカウンタ３７０ｄ出力の最上位ビット（”１”）に基づいて、ＣＡＳＬ端子を介して出力されるＣＡＳＬ信号が非選択状態であることを示す一方のレベル（例えばＬレベル）に固定するとともに、ＣＡＳＵ端子を介してＣＡＳＵ信号が出力されるべく設定を行う。そして、メモリ制御信号加工部３８０ｄは、データコントロール信号発生器３８０ａから受信したメモリ制御信号に基づいてＣＡＳＵ信号（図３（ｇ），期間Ｔｃ〜Ｔｄ参照）を生成して、ＣＡＳＵ端子及びコマンドバスを介してメモリ４０ｂに送信（出力）を行う。
【００７４】
このように、メモリ制御装置（３０，３６０）が、ライトデータ、ライトアドレス（ロウ及びカラムアドレス）及びＣＡＳＵ信号をメモリ４０ｂに送信することによって、バンクＵへのライトデータの書き込み動作が行われる。
【００７５】
＝＝＝  バンクＬ（ＣＡＳＬ）アクセス  ＝＝＝
つぎに、図４のタイミングチャートを用いて、メモリ制御装置（３０，３６０）が、図１０に示すメモリ４０ｂのアドレス空間におけるバンクＬの記憶領域（Ｚ、Ｗ）に対して、１６ビットのライトデータを書き込む動作について説明する。なお、以下では、図３を用いて説明したバンクＵへの書き込み動作と相違する点についてのみ説明する。
【００７６】
まず、アドレスカウンタ３７０ｄは、バンクＬを指定するために、自身の出力の最上位ビットの値を”０”に設定している（図４（ｄ），期間Ｔａ〜Ｔｂ参照）。そこで、メモリ制御信号加工部３８０ｄが、論理ゲート部３８０ｈによって、２３ビットのアドレスカウンタ３７０ｄ出力の最上位ビット（”０”）に基づいて、ＣＡＳＵ端子を介して出力されるＣＡＳＵ信号が非選択状態であることを示す一方のレベル（例えばＬレベル）に固定するとともに、ＣＡＳＬ端子を介してＣＡＳＬ信号が出力されるべく設定を行う。そして、メモリ制御信号加工部３８０ｄは、データコントロール信号発生器３８０ａから受信したメモリ制御信号に基づいてＣＡＳＬ信号（図４（ｈ），期間Ｔｃ〜Ｔｄ参照）を生成して、ＣＡＳＬ端子及びコマンドバスを介してメモリ４０ｂに送信（出力）を行う。
【００７７】
このように、メモリ制御装置（３０，３６０）が、前述のＣＡＳＬ信号をメモリ４０ｂに送信するのとあわせて、バンクＵの場合と同様にライトデータ及びライトアドレス（ロウ及びカラムアドレス）をメモリ４０ｂに送信することによって、バンクＬへのライトデータの書き込み動作が行われる。
【００７８】
＜＜８個のデータ入出力端子を有するメモリ使用時＞＞
つぎに、図５のシステム構成図及び図６のタイムチャートを用いて、メモリ制御装置（３０，３６０）と８個のデータ入出力端子を有するメモリ４０ａとで構成されるメモリ制御システムにおいて、メモリ制御装置（３０，３６０）が、ライトデータをメモリ４０ａへ書き込む動作について説明する。なお、メモリ４０ａからライトデータを読み出す動作については、以下の書き込み動作と基本的に同様であるため説明を省略する。
また、以下の説明では、メモリ制御装置（３０，３６０）が、図９に示すメモリ４０ａのアドレス空間における記憶領域Ｘ、Ｙに対してライトデータをＸ、Ｙの順に書き込む場合とする。
【００７９】
まず、マイコン５０は、データ入出力端子数が８個であるメモリ４０ａのユーザー使用を前提として開発されているものとする。そこで、マイコン５０は、メモリ４０ａが備えるデータ入出力端子数が８個、すなわち、メモリ４０ａのデータバス幅が８ビットであることを示す８／１６ビット切替信号（例えば、”０”）をメモリ制御装置（３０，３６０）に送信している。
【００８０】
ここで、アンチショック制御部３７０は、ディジタル信号処理部３５０からＬＲＣＫ、ＤＡＴＡ、ＤＡＴＡＣＫを、図１４に示すディジタル・オーディオ規格に則したタイミングにて受信する。そして、アンチショック制御部３７０は、受信したＬＲＣＫ（図６（ａ），期間Ｔａ参照）の立ち下がりエッジ（又は立ち上がりエッジ）がＡＤＰＣＭ圧縮方式による圧縮後のビット数に応じた所定回数（例えば、４回）カウントされた場合に、ライトリクエスト発生器３７０ｂにて、ライトリクエスト信号（図６（ｃ），期間Ｔａ参照）を内部動作クロック信号ＭＣＫ（図６（ｂ）参照）に基づく所定サイクル期間分発生させる。
【００８１】
また、ライトリクエスト信号が発生したタイミングで、アドレスカウンタ３７０ｄではライトアドレスを確定するために２３ビットのアドレスカウント値が設定され（図６（ｄ），期間Ｔａ参照）、ライトデータ発生器３７０ａでは受信したＤＡＴＡに基づく計１６ビット（１ワード）のライトデータ（圧縮オーディオデータ）が設定される（図６（ｅ），期間Ｔａ参照）。
【００８２】
つぎに、データコントロール信号発生器３８０ａは、ライトリクエスト発生器３７０ｂにて発生したライトリクエスト信号を受信すると、ライトデータ加工部３８０ｅのセレクタ部３８０ｊ及びアドレスデータコントロール回路３８０ｂのアドレス拡張部３８０ｆに対して、セレクト制御信号（図６（ｆ），期間Ｔｃ〜Ｔｄ参照）を送信する。また、このとき、データコントロール信号発生器３８０ａは、メモリ４０ａへのライトデータの書き込み動作を制御するためのＣＡＳ信号などのメモリ制御信号を発生してメモリ制御信号加工部３８０ｄに送信する。
【００８３】
なお、前述したセレクト制御信号（図６（ｆ），期間Ｔｃ〜Ｔｄ参照）は、同図に示すとおり、内部動作クロック信号ＭＣＫの１サイクルごとに極性が反転するように設定されている。そこで、ライトデータ加工部３８０ｅは、このセレクト制御信号を用いることによって、セレクタ部３８０ｊに入力された１６ビットのライトデータの上位８ビットと下位８ビットを順次選択して、データ入出力端子Ｄ７〜Ｄ０及びデータバスを介してメモリ４０ａに送信を行う（図６（ｉ），期間Ｔｃ〜Ｔｄ参照）。
【００８４】
つぎに、アドレスデータコントロール回路３８０ｂは、アドレス拡張部３８０ｆにて、アドレスカウンタ３７０ｄから受信する２３ビットのアドレスカウンタ３７０ｄ出力に対して、データコントロール信号発生器３８０ａから受信したセレクト制御信号を最下位ビットＬＳＢとして付加することで２４ビットのアドレスデータに拡張する（図７参照）。この拡張した２４ビットのアドレスデータは、８／１６ビット切替信号によってセレクタ部３８０ｇにて選択され、ライトアドレス（図６（ｈ），期間Ｔｃ〜Ｔｄ参照）が確定する。アドレスデータコントロール回路３８０ｂは、この確定したライトアドレスに基づいたロウアドレス及びカラムアドレスを、アドレス端子Ａ及びアドレスバスを介して時分割方式にてメモリ４０ａに送信を行う。
【００８５】
なお、図６中では、前述したアドレス拡張の状態遷移について、アドレスカウンタ３７０ｄ出力が３ビットの場合を例に挙げて示している。例えば、アドレスカウンタ３７０ｄ出力”０００”（図６（ｄ），期間Ｔａ以降参照）は、内部動作クロック信号ＭＣＫの２サイクル分のセレクト制御信号（図６（ｆ），期間Ｔｃ〜Ｔｄ参照）に基づいて、上位８ビットのライトデータの書き込み先（記憶領域Ｘ：図９参照）を示すライトアドレス”００００”と、下位８ビットのライトデータの書き込み先（記憶領域Ｙ：図９参照）を示すライトアドレス”０００１”に拡張されることになる（図６（ｈ），期間Ｔｃ〜Ｔｄ参照）。
【００８６】
つぎに、メモリ制御信号加工部３８０ｄは、データコントロール信号発生器３８０ａから受信したメモリ制御信号を何ら加工せずにセレクタ部３８０ｉを介して出力する（図６（ｇ），期間Ｔｃ以降参照）。メモリ制御信号加工部３８０ｄは、前述した出力を、メモリ制御端子及びコマンドバスを介してメモリ４０ａに送信を行う。なお、メモリ制御信号のうちＣＡＳ信号は、同図に示すとおり、バンクＬ選択用のＣＡＳＬ端子を介してメモリ４０ａに送信される。
【００８７】
このように、メモリ制御装置（３０，３６０）が、ライトデータ、ライトアドレス（ロウ及びカラムアドレス）及びＣＡＳ信号をメモリ４０ａに送信することによって、ライトデータの書き込み動作が行われる。
【００８８】
本発明に係るメモリ制御装置（３０，３６０）及びメモリ制御システムの制御方法では、データ入出力端子数の異なる二つのメモリ４０に対して、データ入出力端子数が少ない方のメモリ４０に応じて自身のデータ入出力端子数を固定しつつ、それぞれのメモリ４０に対して接続並びに制御可能である。従来のメモリ制御装置及びメモリ制御システムの制御方法と比較した場合、メモリ制御装置（３０，３６０）におけるデータ入出力端子数の増大化を抑制しつつ、メモリ４０に関する汎用性を向上させることになる。また、データ入出力端子数の増大化が抑制されることによって、メモリ制御装置（３０，３６０）の小型化が可能となり、製造コストの低減につなげることができる。
【００８９】
＝＝＝その他の実施例＝＝＝
以上、本発明の実施形態について、その実施形態に基づき具体的に説明したが、これに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００９０】
例えば、図１１には、４個のデータ入出力端子を有する（データバス幅４ビット）メモリ４０ｃ及び８個のデータ入出力端子を有する（データバス幅８ビット）メモリ４０ａのいずれにも接続並びに制御可能なメモリ制御装置（３０，３６０）の概略的な構成を示している。すなわち、第２のメモリが備えるデータ入出力端子数ｍが、第１のメモリが備えるデータ入出力端子数（ｎ＝４）に対して２倍（ｍ＝８）であり、また、第２のメモリとして必要とするバンク数が”２”の場合の実施形態である。また、この実施形態では、アンチショック制御部３７０のライトデータ発生器３７０ａ側では、４ビットのライトデータ（圧縮オーディオデータ）がそのまま４ビット単位で４０ａ又は４０ｃに送信されることになる。
【００９１】
そこで、ライトデータ加工部３８０ｅは、例えば、８ビットレジスタ３８０ｋを備えるものとし、ライトデータ発生器３７０ａにて発生した４ビットのライトデータが８ビット分蓄積されるまで、８ビットレジスタ３８０ｋに一時記憶する。そして、ライトデータ加工部３８０ｅは、８ビットレジスタ３８０ｋに一時記憶された８ビットのライトデータのうち、上位４ビットと下位４ビットをセレクタ部３８０ｉで順次選択して、４個のデータ入出力端子を介してメモリ４０ｃ又はメモリ４０ａに送信する。なお、ライトデータ加工部３８０ｅ以外の構成は、図２又は図５で示した構成と基本的には同様である。
【００９２】
また、図１２には、８個のデータ入出力端子を有する（データバス幅８ビット）メモリ４０ａ及び３２個のデータ入出力端子を有する（データバス幅３２ビット）メモリ４０ｄのいずれにも接続並びに制御可能なメモリ制御装置（３０，３６０）の概略的な構成を示している。すなわち、第２のメモリが備えるデータ入出力端子数ｍが、第１のメモリが備えるデータ入出力端子数（ｎ＝８）に対して４倍（ｍ＝３２）となり、第２のメモリにおいて必要とするバンク数が”４”となる場合の実施形態である。
【００９３】
この実施形態では、ライトデータ加工部３８０ｅは、例えば、３２ビットレジスタ３８０ｋを備えるものとし、ライトデータ発生器３７０ａにて発生した１６ビットのライトデータが、３２ビット分蓄積されるまで、３２ビットレジスタ３８０ｋに一時記憶される。そして、ライトデータ加工部３８０ｅは、３２ビットレジスタ３８０ｋに一時記憶された３２ビットのライトデータより４つに配分された各８ビットのライトデータを、セレクタ部３８０ｊで順次選択して、８個のデータ入出力端子を介してメモリ４０ａ又はメモリ４０ｄに送信する。
【００９４】
また、この実施形態では、第２のメモリにおいて必要なバンク数が”４”であり、ライトデータ加工部３８０にて８ビットのライトデータとして４つに配分されるために、各８ビットのライトデータそれぞれに対してライトアドレス又はリードアドレスを設定する必要がある。このため、第１のモード時では、アドレス拡張部３８０ｆにてアドレスカウンタ３７０ｄ出力に対して４つのバンクを識別するためのビット（例えば、下位２ビット）を設定し、その設定したビットの値を各８ビットを順次選択するための選択制御信号の内容とする。一方、第２のモード時では、論理ゲート部３８０ｈにて、アドレスカウンタ３７０ｄ出力に対して４つのバンクを識別するためのビット（例えば、上位２ビット）を設定して、その設定したビットの値を用いて４つのバンクを切り替えるためのバンク切替信号を生成する。
【００９５】
以上のように、本発明に係るメモリ制御装置（３０，３６０）が、第２のメモリが有するデータ入出力端子数ｍを第１のメモリが有するデータ入出力端子数ｎの２ｋ倍（ｋは自然数。例えば、２倍、４倍）とし、また、第２のメモリが２ｋ個（例えば、２個、４個）のバンクを備えているという前提で、第１のモード選択時には、ｎビットで構成された２ｋ個のデータを順次選択して第１のメモリへリード・ライトする制御を行い、第２のモード選択時には、ｎビットで構成された２ｋ個のデータを順次選択して、２ｋ個のデータそれぞれの記憶先として対応づけられたバンクへリード・ライトする制御を行うようにしてもよい。
【００９６】
また、本発明では、第２のメモリが備えるデータ入出力端子数ｍが、単純に、第１のメモリが備えるデータ入出力端子数ｎの２ｋ倍（ｋは自然数）とならない場合にも適用可能である。例えば、８個のデータ入出力端子（データバス幅８ビット）を有する第１のメモリ４０及び２０（＝”８×２＋４”）個のデータ入出力端子（データバス幅２０ビット）を備える第２のメモリのいずれにも接続並びに制御可能なメモリ制御装置（３０，３６０）が考えられる。
【００９７】
ここで、２０個のデータ入出力端子を有する第２のメモリ使用時には、２０ビットのライトデータを８個のデータ入出力端子を介して、内部動作クロック信号ＭＣＫの３サイクルで当該メモリに送信することになる。このため、２０個のデータ入出力端子を備える第２のメモリは”３”個のバンクを必要とする。なお、最後の３サイクル時では、当該メモリに対して８ビットよりも小さい４ビット（ｌ（ｌは自然数））のライトデータを送信すれば充分であるため、残りの４ビットは無意味なデータ（例えば、オール０）を送信するか若しくは当該データ入出力端子をハイインピーダンス状態とすることで送信ブロックをかければよい。
【００９８】
このように、本発明に係るメモリ制御装置（３０，３６０）及びメモリ制御システムの制御方法は、データ入出力端子数の少ない方の第１のメモリとデータ入出力端子数の大きい方の第２のメモリのいずれにも接続並びに制御可能である。また、データ入出力端子数は、第１のメモリが備えるデータ入出力端子数分あればよいため、本発明に係るメモリ制御装置（３０，３６０）は、メモリに関する汎用性を向上させつつ小型化を実現可能であり、製造コストを低減することができる。
【００９９】
【発明の効果】
本発明によれば、低コストでメモリに関する汎用性を向上させるメモリ制御装置及びメモリ制御システムの制御方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る光ディスク再生装置を含めたシステムの概略構成図である。
【図２】本発明の一実施形態に係る１６個のデータ入出力端子を有するメモリを採用した場合のメモリ制御システムの概略構成図である。
【図３】本発明の一実施形態に係るメモリ制御装置が１６個のデータ入出力端子を有するメモリのバンクＵに対してライトデータを書き込む場合における主要信号のタイミングチャートである。
【図４】本発明の一実施形態に係るメモリ制御装置が１６個のデータ入出力端子を有するメモリのバンクＬに対してライトデータを書き込む場合における主要信号のタイミングチャートである。
【図５】本発明の一実施形態に係る８個のデータ入出力端子を有するメモリを採用した場合のメモリ制御システムの概略構成図である。
【図６】本発明の一実施形態に係るメモリ制御装置が８個のデータ入出力端子を有するメモリに対してライトデータを書き込む場合における主要信号のタイミングチャートである。
【図７】本発明の一実施形態に係る８個のデータ入出力端子を有するメモリ使用時に利用されるアドレスデータの構成図である。
【図８】本発明の一実施形態に係る１６個のデータ入出力端子を有するメモリ使用時に利用されるアドレスデータの構成図である。
【図９】８個のデータ入出力端子を有するメモリのアドレス空間を説明する図である。
【図１０】１６個のデータ入出力端子を有するメモリのアドレス空間を説明する図である。
【図１１】本発明のその他の実施形態に係るメモリ制御システムの概略構成図である。
【図１２】本発明のその他の実施形態に係るメモリ制御システムの概略構成図である。
【図１３】従来のメモリ制御システムの概略構成図である。
【図１４】オーディオ信号の伝送フォーマットを示すタイミングチャートである。
【図１５】オーディオデータ圧縮前後におけるデータ構成図である。
【符号の説明】
１      光ピックアップ
２０    光ディスク
３０    ＬＳＩ
３１０  ＲＦ信号生成部
３２０  光ピックアップエラー信号処理部
３３０  サーボ制御部
３４０  インタフェース部
３５０  ディジタル信号処理部
３６０  メモリ制御部
３７０  アンチショック制御部
３７０ａ  ライトデータ発生器
３７０ｂ  ライトリクエスト発生器
３７０ｃ  リードリクエスト発生器
３７０ｄ  アドレスカウンタ
３８０  メモリインタフェース部
３８０ａ  データコントロール信号発生器
３８０ｂ  アドレスデータコントロール回路
３８０ｃ  リードデータレジスタ
３８０ｄ  メモリ制御信号加工部
３８０ｅ  ライトデータ加工部
３８０ｆ  アドレス拡張部
３８０ｇ  セレクタ部
３８０ｈ  論理ゲート部
３８０ｉ  セレクタ部
３８０ｊ  セレクタ部
３８０ｋ  レジスタ部
４０    メモリ
４０ａ  ８ビットデータバス幅メモリ
４０ｂ  １６ビットデータバス幅メモリ
４０ｃ  ４ビットデータバス幅メモリ
４０ｄ  ３２ビットデータバス幅メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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