(57)【要約】【課題】複数の電源／グランド端子を備えた半導体素子をリードフレームに実装する場合に、当該電源／グランド端子に接続されるリードの数を削減し、パッケージ（半導体装置）の縮小化に寄与すると共に、ワイヤボンディング位置の自由度を高めることを目的とする。【解決手段】搭載する半導体素子に対応してダイパッド３２が画定され、当該ダイパッド３２に対応して最終的に半導体装置として分割される領域の外周に沿って複数のリード３３が配列され、さらに、ダイパッド３２と対応する各リード３３との間の領域において当該ダイパッド３２の周囲に電源／グランド端子用の導体部３４が形成されている。ダイパッド３２、各リード３３及び電源／グランド端子用の導体部３４は、接着テープ３７によって支持されている。【選択図】　図２
2004071801.tif 000002
【特許請求の範囲】
【請求項１】
搭載する各半導体素子に対応してそれぞれ画定されたダイパッドと、
各ダイパッドに対応してそれぞれ最終的に半導体装置として分割される領域の外周に沿って配列された複数のリードと、
前記各ダイパッドと該ダイパッドに対応する複数のリードとの間の領域において該ダイパッドの周囲を少なくとも部分的に囲むように形成された電源／グランド端子用の導体部とを有し、
前記各ダイパッド、前記複数のリード及び前記電源／グランド端子用の導体部が、接着テープによって支持されていることを特徴とするリードフレーム。
【請求項２】
各半導体素子搭載領域に対応してそれぞれ最終的に半導体装置として分割される領域の外周に沿って配列された複数のリードと、
前記各半導体素子搭載領域と該半導体素子搭載領域に対応する複数のリードとの間の領域において該半導体素子搭載領域の周囲を少なくとも部分的に囲むように形成された電源／グランド端子用の導体部とを有し、
前記複数のリード及び前記電源／グランド端子用の導体部が、接着テープによって支持されていることを特徴とするリードフレーム。
【請求項３】
前記電源／グランド端子用の導体部に連結された複数のサポートバーを有し、該複数のサポートバーが、前記接着テープによって支持されていると共に、最終的に半導体装置として分割される領域の外周まで延在していることを特徴とする請求項１又は２に記載のリードフレーム。
【請求項４】
前記複数のサポートバーを設ける代わりに、当該サポートバーが占有するスペースに複数のリードが追加的に設けられていることを特徴とする請求項３に記載のリードフレーム。
【請求項５】
前記電源／グランド端子用の導体部が、対応するダイパッド又は半導体素子搭載領域の周囲にリング状に形成されていることを特徴とする請求項１又は２に記載のリードフレーム。
【請求項６】
前記電源／グランド端子用の導体部が、対応するダイパッド又は半導体素子搭載領域の周囲に二重のリング状に形成されていることを特徴とする請求項１又は２に記載のリードフレーム。
【請求項７】
前記電源／グランド端子用の導体部が、対応するダイパッド又は半導体素子搭載領域の周囲を部分的に囲むように形成されていることを特徴とする請求項１又は２に記載のリードフレーム。
【請求項８】
前記電源／グランド端子用の導体部が、対応する複数のリードのうちの少なくとも１本のリードに接続されていることを特徴とする請求項１又は２に記載のリードフレーム。
【請求項９】
金属板をエッチング加工又はプレス加工して、搭載する各半導体素子毎にダイパッドと、該ダイパッドに対応する複数のリードと、該ダイパッドと該複数のリードとの間の領域において該ダイパッドの周囲を少なくとも部分的に囲むように、かつ、該ダイパッドに連結するように電源／グランド端子用の導体部が配列された単位基板フレームが複数個連結された基板フレームを形成する工程と、
前記基板フレームの一方の面の、前記導体部と前記ダイパッドを連結している部分に凹部を形成する工程と、
前記基板フレームの前記凹部が形成されている側の面に接着テープを貼り付ける工程と、
前記基板フレームの前記凹部が形成されている部分を切断する工程とを含むことを特徴とするリードフレームの製造方法。
【請求項１０】
エッチング加工又はプレス加工により前記基板フレームを形成する工程と前記凹部を形成する工程に代えて、
金属板の両面にそれぞれ所定の形状にパターニングされたレジストを用いて前記金属板の両面からの同時エッチングにより、搭載する各半導体素子毎にダイパッドと、該ダイパッドに対応する複数のリードと、該ダイパッドと該複数のリードとの間の領域において該ダイパッドの周囲を少なくとも部分的に囲むように、かつ、該ダイパッドに連結するように電源／グランド端子用の導体部が配列された単位基板フレームが複数個連結された基板フレームを形成すると共に、該基板フレームの一方の面の、前記導体部と前記ダイパッドを連結している部分に凹部を形成する工程を含むことを特徴とする請求項９に記載のリードフレームの製造方法。
【請求項１１】
金属板をエッチング加工又はプレス加工して、搭載する各半導体素子毎に半導体素子搭載領域と、該半導体素子搭載領域に対応する複数のリードと、該半導体素子搭載領域と該複数のリードとの間の領域において該半導体素子搭載領域の周囲を少なくとも部分的に囲むように、かつ、当該複数のリードのうちの少なくとも１本のリードに連結するように電源／グランド端子用の導体部が配列された単位基板フレームが複数個連結された基板フレームを形成する工程と、
前記基板フレームの一方の面の、前記導体部と前記少なくとも１本のリードを連結している部分に凹部を形成する工程と、
前記基板フレームの前記凹部が形成されている側の面に接着テープを貼り付ける工程と、
前記基板フレームの前記凹部が形成されている部分を切断する工程とを含むことを特徴とするリードフレームの製造方法。
【請求項１２】
エッチング加工又はプレス加工により前記基板フレームを形成する工程と前記凹部を形成する工程に代えて、
金属板の両面にそれぞれ所定の形状にパターニングされたレジストを用いて前記金属板の両面からの同時エッチングにより、搭載する各半導体素子毎に半導体素子搭載領域と、該半導体素子搭載領域に対応する複数のリードと、該半導体素子搭載領域と該複数のリードとの間の領域において該半導体素子搭載領域の周囲を少なくとも部分的に囲むように、かつ、当該複数のリードのうちの少なくとも１本のリードに連結するように電源／グランド端子用の導体部が配列された単位基板フレームが複数個連結された基板フレームを形成すると共に、該基板フレームの一方の面の、前記導体部と前記少なくとも１本のリードを連結している部分に凹部を形成する工程を含むことを特徴とする請求項１１に記載のリードフレームの製造方法。
【請求項１３】
前記凹部を形成する工程と前記接着テープを貼り付ける工程の間に、前記基板フレームの全面に金属膜を形成する工程を含むことを特徴とする請求項９から１２のいずれか一項に記載のリードフレームの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子を実装するＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）等のリードレス・パッケージ（半導体装置）に用いられるリードフレームに関し、特に、複数の電源端子及びグランド端子を備えた半導体素子を実装する場合に当該電源端子等に接続されるリードの数を削減するのに適応された形状を有するリードフレーム及びその製造方法に関する。
【０００２】
以下の記述では、電源端子とグランド端子を総称して、便宜上、「電源／グランド端子」とも称する。
【０００３】
【従来の技術】
図１は従来の一形態に係るリードフレーム及びこれを用いた半導体装置の構成を模式的に示したものである。
【０００４】
図１（ａ）は、帯状のリードフレーム１０の一部分を平面的に見た構成を示している。このリードフレーム１０は、外フレーム１１と、その内側でマトリクス状に配列された内フレーム１２（「セクションバー」ともいう。）とによって形成されたフレーム構造を有している。外フレーム１１には、リードフレーム１０を搬送する際に搬送機構に係合されるガイド孔１３が設けられている。各フレーム１１，１２によって規定される開口部の中央部には、半導体素子（チップ）が搭載される四角形のダイパッド１４が配置されており、このダイパッド１４は、対応するフレーム１１，１２の四隅から延在する４本のサポートバー１５によって支持されている。また、各フレーム１１，１２からダイパッド１４に向かって複数のリード１６が櫛歯状に延在している。各リード１６は、搭載する半導体素子の電極端子（信号端子と電源／グランド端子の双方を含む）に電気的に接続されるインナーリード部１６ａ（図１（ｂ））と、マザーボード等の実装用基板の配線に電気的に接続されるアウターリード部（外部接続端子）１６ｂとからなっている。また、破線で示すＣＬは、パッケージのアセンブリ工程において最終的にリードフレーム１０を各パッケージ（半導体装置）毎に分割する際の分割線を示す。なお、図１には明示的に示していないが、パッケージ毎の分割に際してはセクションバー（内フレーム１２）全体が除去される。
【０００５】
図１（ｂ）は、上記のリードフレーム１０を用いて作製されたＱＦＮのパッケージ構造を有する半導体装置２０の断面構造を示している。半導体装置２０において、２１はダイパッド１４に搭載された半導体素子、２２は半導体素子２１の各電極端子をそれぞれ対応するリード１６のインナーリード部１６ａに接続するボンディングワイヤ、２３は半導体素子２１、ボンディングワイヤ２２等を保護するための封止樹脂を示す。
【０００６】
かかる半導体装置２０（ＱＦＮパッケージ）は、基本的には、リードフレーム１０のダイパッド１４に半導体素子２１を搭載（ダイボンディング）し、半導体素子２１の各電極端子と対応する各リード１６とをボンディングワイヤ２２により電気的に接続（ワイヤボンディング）し、半導体素子２１、ボンディングワイヤ２２等を封止樹脂２３により封止（一括モールディング又は個別モールディング）した後、リードフレーム１０を分割線ＣＬに沿ってダイサー等により各パッケージ毎に分割（ダイシング）することにより、作製され得る。
【０００７】
かかるパッケージのアセンブリ工程においてワイヤ・ボンディングを行う際、図１（ｃ）に模式的に示すように、半導体素子２１の各電極端子２１ａ（信号端子又は電源／グランド端子）はそれぞれ対応する各リード１６に１対１の対応関係をもってボンディングワイヤ２２により接続される。従って、半導体素子２１の電極端子２１ａの中に複数の電源／グランド端子が含まれている場合、各電源／グランド端子についても同様に、それぞれ対応する各リード１６に１対１の対応関係をもって接続されることになる。
【０００８】
この場合、電極端子２１ａのうちの各信号端子については、各々の電気的な属性が異なるため、各リード１６に１対１の対応関係をもって接続する必要があるが、各電源／グランド端子（特にグランド端子）については、各々の電気的な属性は同じであるため、各リード１６に対して必ずしも１対１の対応関係をもって接続する必要はない。言い換えると、各リード１６上でのワイヤ２２のボンディング位置にスペース的な余裕があれば、１本のリード１６に２つ以上の電源／グランド端子をまとめて接続することも可能である。
【０００９】
しかし現状の技術では、最近の多ピン化の要求に伴い各リードのリード幅及びその配設間隔が狭くなってきているため、各リード上でのワイヤのボンディング位置が制限されてしまうことを反映して、図１（ｃ）に示したように半導体素子２１の各電極端子２１ａが各リード１６に１対１の対応関係をもって接続される場合が殆どである。
【００１０】
【発明が解決しようとする課題】
上述したように従来の技術では、パッケージ（半導体装置）のアセンブリ工程においてワイヤ・ボンディングを行う際に半導体素子の各電極端子はそれぞれ対応する各リードに１対１の対応関係をもって接続されていたため、当該半導体素子の電極端子の中に複数の電源／グランド端子が含まれている場合に、その電源／グランド端子の数に応じて相当な数のリードを電源／グランド端子用として備えなければならず、その分、信号端子用として用いることができるリードの数が相対的に減少するといった課題があった。
【００１１】
因みに、最近の３２ビットＣＰＵ用等の半導体素子では、全外部端子のうち電源／グランド端子の数は３０〜４０％程度（つまり、信号端子の数は６０〜７０％程度）を占めている。
【００１２】
この場合、信号端子用のリードの数が当該半導体素子に必要とされるリード数に満たないときはリード数を増やす必要があり、このためには、各リードのリード幅及びその配設間隔を共に狭くするか、或いは、各リードのリード幅等はそのままにしてリードフレーム（ひいてはパッケージ）のサイズを大きくする必要がある。しかし、各リードのリード幅等を狭くする方法は、技術的な面（リードフレームのパターニングを行うためのエッチングやプレス等）で困難を伴い、またリードフレームのサイズを大きくする方法では、その材料コストが増大するといった別の問題が生じる。
【００１３】
また、半導体素子の各電極端子がリードフレームの各リードに１対１の対応関係をもって接続されるとはいえ、最近の技術動向（多ピン化→リード幅及びその配設間隔が狭くなってきている）を反映して、各リード上でのワイヤのボンディング位置が制限されるため、ワイヤボンディング位置の自由度が小さいといった不都合もあった。これは、ワイヤボンディング処理を困難にするものである。
【００１４】
本発明は、上述した従来技術における課題に鑑み創作されたもので、複数の電源／グランド端子を備えた半導体素子を実装する場合に、当該電源／グランド端子に接続されるリードの数を削減し、パッケージの縮小化に寄与すると共に、ワイヤボンディング位置の自由度を高めることができるリードフレーム及びその製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
上述した従来技術の課題を解決するため、本発明の第１の形態によれば、搭載する各半導体素子に対応してそれぞれ画定されたダイパッドと、各ダイパッドに対応してそれぞれ最終的に半導体装置として分割される領域の外周に沿って配列された複数のリードと、前記各ダイパッドと該ダイパッドに対応する複数のリードとの間の領域において該ダイパッドの周囲を少なくとも部分的に囲むように形成された電源／グランド端子用の導体部とを有し、前記各ダイパッド、前記複数のリード及び前記電源／グランド端子用の導体部が、接着テープによって支持されていることを特徴とするリードフレームが提供される。
【００１６】
この第１の形態に係るリードフレームの構成によれば、通常のリードフレームの構成（ダイパッド及び該ダイパッドに対応する複数のリード）に加えて、該ダイパッドの周囲を少なくとも部分的に囲むように電源／グランド端子用の導体部が形成されているので、この導体部を電源／グランド端子専用のリードとして利用することができる。
【００１７】
すなわち、この導体部を複数のリードのうち電源／グランド端子専用に割り当てた１本のリードに接続すれば、複数の電源／グランド端子を備えた半導体素子を実装する場合に、半導体素子の各電源／グランド端子を、従来のように各リードに１対１の対応関係をもって接続するのではなく、当該導体部にそれぞれ接続することで、共通の電源／グランド端子専用のリードに接続されたことになる。つまり、半導体素子の各電源／グランド端子に接続されるリードの数を最少限の１本に削減することができる。これによって、従来必要としていた相当な数の電源／グランド端子専用のリードが不要となり、その不要となった分、パッケージ（半導体装置）の縮小化を図ることが可能となる。
【００１８】
また、導体部はダイパッドの周囲を少なくとも部分的に囲むようにして（つまり、比較的広い領域に亘って）形成されているので、パッケージ（半導体装置）のアセンブリ工程においてワイヤ・ボンディングを行う際に、導体部上でのワイヤのボンディング位置に十分なスペースが確保され、ワイヤボンディング位置の自由度を高めることができる。
【００１９】
また、本発明の第２の形態によれば、各半導体素子搭載領域に対応してそれぞれ最終的に半導体装置として分割される領域の外周に沿って配列された複数のリードと、前記各半導体素子搭載領域と該半導体素子搭載領域に対応する複数のリードとの間の領域において該半導体素子搭載領域の周囲を少なくとも部分的に囲むように形成された電源／グランド端子用の導体部とを有し、前記複数のリード及び前記電源／グランド端子用の導体部が、接着テープによって支持されていることを特徴とするリードフレームが提供される。
【００２０】
この第２の形態に係るリードフレームの構成によれば、上記の第１の形態に係るリードフレームと同様に、該半導体素子搭載領域の周囲を少なくとも部分的に囲むように電源／グランド端子用の導体部が形成されているので、この導体部を電源／グランド端子専用のリードとして利用することで、半導体素子の各電源／グランド端子に接続されるリードの数を削減することができ、パッケージ（半導体装置）の縮小化と共に、ワイヤボンディング位置の自由度を高めることができる。
【００２１】
また、本発明の他の形態によれば、上記の第１の形態に係るリードフレームを製造する方法が提供される。この製造方法は、金属板をエッチング加工又はプレス加工して、搭載する各半導体素子毎にダイパッドと、該ダイパッドに対応する複数のリードと、該ダイパッドと該複数のリードとの間の領域において該ダイパッドの周囲を少なくとも部分的に囲むように、かつ、該ダイパッドに連結するように電源／グランド端子用の導体部が配列された単位基板フレームが複数個連結された基板フレームを形成する工程と、前記基板フレームの一方の面の、前記導体部と前記ダイパッドを連結している部分に凹部を形成する工程と、前記基板フレームの前記凹部が形成されている側の面に接着テープを貼り付ける工程と、前記基板フレームの前記凹部が形成されている部分を切断する工程とを含むことを特徴とする。
【００２２】
また、本発明の更に他の形態によれば、上記の第２の形態に係るリードフレームを製造するリードフレームの製造方法が提供される。この製造方法は、金属板をエッチング加工又はプレス加工して、搭載する各半導体素子毎に半導体素子搭載領域と、該半導体素子搭載領域に対応する複数のリードと、該半導体素子搭載領域と該複数のリードとの間の領域において該半導体素子搭載領域の周囲を少なくとも部分的に囲むように、かつ、当該複数のリードのうちの少なくとも１本のリードに連結するように電源／グランド端子用の導体部が配列された単位基板フレームが複数個連結された基板フレームを形成する工程と、前記基板フレームの一方の面の、前記導体部と前記少なくとも１本のリードを連結している部分に凹部を形成する工程と、前記基板フレームの前記凹部が形成されている側の面に接着テープを貼り付ける工程と、前記基板フレームの前記凹部が形成されている部分を切断する工程とを含むことを特徴とする。
【００２３】
【発明の実施の形態】
図２は本発明の第１の実施形態に係るＱＦＮ等のリードレス・パッケージに使用されるリードフレームの構成を模式的に示したものである。図中、（ａ）はリードフレームの一部分を平面的に見た構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って見たリードフレームの断面構造をそれぞれ示している。
【００２４】
図２において、３０は帯状のリードフレームの一部分（最終的に個々の半導体装置として分割される領域に対応する部分）を示し、基本的には、金属板をエッチング加工又はプレス加工して得られる基板フレーム３１からなっている。この基板フレーム３１において、３２は搭載する各半導体素子（チップ）に対応してそれぞれ画定された略四角形のダイパッド、３３は該ダイパッド３２に対応して配列された複数（図示の例では３２本）のリードを示し、各リード３３は、図示のように当該ダイパッド３２から分離して外方に櫛歯状に延在し、かつ、最終的に半導体装置として分割される領域の外周に沿って配列されている。各リード３３は、搭載する半導体素子の電極端子（信号端子と電源／グランド端子の双方を含む）に電気的に接続されるインナーリード部と、マザーボード等の実装用基板の配線に電気的に接続されるアウターリード部（外部接続端子）とからなっている。また、該ダイパッド３２に対応して配列された各リード３３は、図２には特に示していないが、隣合うダイパッドに対応する各リードにフレーム部（図１の１２で示す部分）を介して接続され、あるいは、最も外側のフレーム部（図１の１１で示す部分）に接続されている。
【００２５】
また、３４は本発明の特徴をなす電源／グランド端子用の導体部を示し、ダイパッド３２と該ダイパッド３２に対応する複数のリード３３との間の領域において該ダイパッド３２の周囲にリング状に形成されている。このリング状の導体部３４は、図示のように３２本のうちの１本の電源／グランド端子用のリード３３（Ｐ／Ｇ）に接続されていると共に、フレーム部（図１において１１，１２で示す部分）の四隅から延在する４本のサポートバー３５によって支持されている。つまり、各ダイパッド３２の周囲にそれぞれ形成された各導体部３４は、それぞれ対応する４本のサポートバー３５及びフレーム部を介して相互に連結（接続）されている。
【００２６】
また、基板フレーム３１の全面には金属膜３６が形成され、基板フレーム３１の裏面（図２（ｂ）の例では下側の面）には接着テープ３７が貼り付けられている。この接着テープ３７の貼り付け（テーピング）は、基本的には、後の段階で行うパッケージのアセンブリ工程においてモールディング（樹脂封止）の際に封止樹脂のフレーム裏面への漏れ出し（「モールドフラッシュ」ともいう。）を防止するための対策として行われる。さらに、接着テープ３７は、フレーム部と共にダイパッド３２、各リード３３、導体部３４及びサポートバー３５を支持すると共に、後述するリードフレーム３０の製造工程においてダイパッド３２と導体部３４の連結部分（本実施形態では４箇所）を切断したときに導体部３４から分離されるダイパッド３２が脱落しないように支持し、さらに各リード３３の所定部分を切断したときにフレーム部から分離される個々のリード３３が脱落しないように支持する機能を有している。
【００２７】
また、３８は後述するようにハーフエッチングにより形成された凹部を示し、この凹部３８を形成する位置は、後述するようにダイパッド３２と導体部３４を連結している部分（４箇所）に選定されている。
【００２８】
次に、本実施形態に係るリードフレーム３０を製造する方法について、その製造工程の一例を順に示す図３及び図４を参照しながら説明する。なお、図４において（ａ）〜（ｄ）は、図３におけるＡ−Ａ’線に沿って見たときの断面構造を示している。
【００２９】
先ず最初の工程では（図３参照）、金属板をエッチング加工又はプレス加工して基板フレーム３１を形成する。
【００３０】
形成されるべき基板フレーム３１は、図３の上側に概略的に示すように、搭載する各半導体素子毎にそれぞれ割り当てられた単位基板フレームＵＦＭが複数個マトリクス状に連結された構造を有している。各単位基板フレームＵＦＭにおいては、その周囲のフレーム部を除いた部分（ハッチングで示す部分）として図３の下側に模式的に示すように、ダイパッド３２と対応する各リード３３との間の領域において該ダイパッド３２の周囲にリング状に電源／グランド端子用の導体部３４が形成され、この導体部３４が、１本の電源／グランド端子用のリード３３（Ｐ／Ｇ）に接続されると共に、フレーム部の四隅から延在する４本のサポートバー３５によって支持され、さらにダイパッド３２に４箇所（図中、○で囲んだＲ１〜Ｒ４で示す部分）で接続されている。
【００３１】
なお、金属板の材料としては、例えば、銅（Ｃｕ）又はＣｕをベースにした合金、鉄−ニッケル（Ｆｅ−Ｎｉ）又はＦｅ−Ｎｉをベースにした合金等が用いられる。また、金属板（基板フレーム３１）の厚さとしては、２００μｍ程度のものが選定される。
【００３２】
次の工程では（図４（ａ）参照）、基板フレーム３１の一方の面（図示の例では下側の面）の所定部分に、ハーフエッチングにより凹部３８を形成する。
【００３３】
この所定部分（凹部３８を形成する位置）は、図３に示す平面構成においてリング状の導体部３４とダイパッド３２を連結している４箇所の部分Ｒ１〜Ｒ４に選定される。
【００３４】
ハーフエッチングは、その所定部分の領域を除いた基板フレーム３１の全面をマスク（図示せず）で覆った後、例えばウェットエッチングにより行うことができる。本工程ではハーフエッチングによって凹部３８を形成しているが、プレス加工によって凹部３８を形成することも可能である。凹部３８は、１６０μｍ程度の深さに形成される。
【００３５】
次の工程では（図４（ｂ）参照）、凹部３８が形成された基板フレーム３１の全面に、電解めっきにより金属膜３６を形成する。
【００３６】
例えば、基板フレーム３１を給電層として、その表面に密着性向上のためのニッケル（Ｎｉ）めっきを施した後、このＮｉ層上に導電性向上のためのパラジウム（Ｐｄ）めっきを施し、さらにＰｄ層上に金（Ａｕ）フラッシュを施して金属膜（Ｎｉ／Ｐｄ／Ａｕ）３６を形成する。
【００３７】
なお、本実施形態では、リードフレームの製造工程（図４（ｂ）の工程）において金属膜３６を形成しているが、かかる金属膜は、必ずしもこの段階で形成する必要はなく、後の段階で形成してもよい。例えば、パッケージ（半導体装置）のアセンブリ工程においてモールディング（樹脂封止）を行った後、この封止樹脂から露出するリード部分に無電解めっきや印刷法などではんだ膜（金属膜）を形成してもよい。
【００３８】
次の工程では（図４（ｃ）参照）、基板フレーム３１の凹部３８が形成されている側の面（図示の例では下側の面）に、エポキシ樹脂やポリイミド樹脂等からなる接着テープ３７を貼り付ける。
【００３９】
最後の工程では（図４（ｄ）参照）、凹部３８が形成されている部分、すなわち、ダイパッド３２とリング状の導体部３４を連結している部分（図３においてＲ１〜Ｒ４で示す部分）を、例えば、金型（ポンチ）やブレードＢＬを用いて押し抜くようにして、切断する。これによって、本実施形態に係るリードフレーム３０（図２）が作製されたことになる。
【００４０】
上述した実施形態に係るリードフレーム３０の製造方法においては、基板フレーム３１の形成（図３）と凹部３８の形成（図４（ａ））を別々の工程で行っているが、これらの形成を同じ工程で行うことも可能である。その場合の製造工程の一例を図５に示す。
【００４１】
図５に例示する方法では、先ず、金属板ＭＰ（例えば、Ｃｕ又はＣｕをベースにした合金板）の両面にエッチングレジストを塗布し、それぞれ所定の形状にパターニングされたマスク（図示せず）を用いて当該レジストのパターニングを行い、レジストパターンＲＰ１及びＲＰ２を形成する（図５（ａ））。
【００４２】
この場合、上側（半導体素子が搭載される側）のレジストパターンＲＰ１については、金属板ＭＰの、ダイパッド３２、各リード３３、導体部３４、サポートバー３５、導体部３４とダイパッド３２を連結している部分Ｒ１〜Ｒ４、導体部３４と電源／グランド端子用のリード３３（Ｐ／Ｇ）を連結している部分にそれぞれ対応する領域が被覆されるように、当該レジストのパターニングを行う。一方、下側のレジストパターンＲＰ２については、上側のレジストパターンＲＰ１と同じ領域が被覆され、且つ、凹部３８となる部分に対応する領域が露出するように、当該レジストのパターニングを行う。
【００４３】
このようにして金属板ＭＰの両面をレジストパターンＲＰ１及びＲＰ２で覆った後、両面からの同時エッチング（例えばウェットエッチング）により、図３の下側に示したような基板フレーム３１の形成と凹部３８の形成を同時に行う（図５（ｂ））。
【００４４】
さらに、エッチングレジスト（ＲＰ１，ＲＰ２）を剥離して、図４（ａ）に示したような構造の基板フレーム３１を得る（図５（ｃ））。この後の工程は、図４（ｂ）以降に示した工程と同じである。
【００４５】
図５に例示する方法によれば、基板フレーム３１の形成と凹部３８の形成を１つの工程で行っているので、上述した実施形態（図２〜図４）の場合と比べて工程の簡略化を図ることができる。
【００４６】
図６は上述した実施形態のリードフレーム３０を用いて作製されたＱＦＮのパッケージ構造を有する半導体装置の一例を模式的に示したものであり、（ａ）は半導体装置４０を断面的に見た構成、（ｂ）はパッケージのアセンブリ工程においてワイヤボンディングを行った後の状態を平面的に見た構成をそれぞれ示している。
【００４７】
図示の半導体装置４０において、４１はダイパッド３２上に搭載された半導体素子（チップ）、４２及び４２（Ｐ／Ｇ）は半導体素子４１の各電極端子（信号端子及び電源／グランド端子）をそれぞれ各リード３３及びリング状の導体部３４に接続するボンディングワイヤ、４３は半導体素子４１、ボンディングワイヤ４２，４２（Ｐ／Ｇ）等を保護するための封止樹脂を示す。
【００４８】
この半導体装置４０（ＱＦＮパッケージ）を製造する方法については、従来のＱＦＮパッケージの製造プロセスと同じであるので、その詳細な説明は省略するが、基本的には、リードフレーム３０の各ダイパッド３２にそれぞれ半導体素子４１を搭載する工程（ダイボンディング）、半導体素子４１の各電極端子をそれぞれ対応する各リード３３及びリング状の導体部３４にボンディングワイヤ４２及び４２（Ｐ／Ｇ）により電気的に接続する工程（ワイヤボンディング）、各半導体素子４１、ボンディングワイヤ４２，４２（Ｐ／Ｇ）等を封止樹脂により封止する工程（一括モールディング又は個別モールディング）、接着テープ３７を剥離除去した後、リードフレーム（基板フレーム３１）をダイサー等により各パッケージ毎に分割する工程（ダイシング）を含む。
【００４９】
以上説明したように、第１の実施形態に係るリードフレーム３０（図２）の構成によれば、ダイパッド３２の周囲にリング状に電源／グランド端子用の導体部３４が形成され、この導体部３４が、３２本のリード３３のうち電源／グランド端子専用に割り当てた１本のリード３３（Ｐ／Ｇ）に接続されているので、複数の電源／グランド端子を備えた半導体素子４１（図６）を実装する場合に、当該半導体素子４１の各電源／グランド端子を、従来のように各リードに１対１の対応関係をもって接続するのではなく、このリング状の導体部３４にそれぞれ接続することで、共通の電源／グランド端子専用のリード３３（Ｐ／Ｇ）に接続されたことになる。
【００５０】
つまり、搭載する半導体素子４１の各電源／グランド端子に接続されるリードの数を最少限の１本（リード３３（Ｐ／Ｇ））に削減することができる。これによって、従来必要としていた相当な数の電源／グランド端子専用のリードが不要となり、その不要となった分、パッケージ（半導体装置４０）の縮小化を図ることが可能となる。
【００５１】
また、導体部３４はダイパッド３２の周囲にリング状に（つまり、比較的広い領域に亘って）形成されているので、パッケージ（半導体装置４０）のアセンブリ工程においてワイヤボンディングを行う際に、導体部３４上でのワイヤのボンディング位置に十分なスペースが確保され、ワイヤボンディング位置の自由度を高めることができる。
【００５２】
さらに、電源／グランド端子用の導体部３４がダイパッド３２の周囲にリング状に形成されていることにより、動作時の電流の均一化を図ることができる。
【００５３】
図７は本発明の第２の実施形態に係るＱＦＮ等のリードレス・パッケージに使用されるリードフレームの構成を模式的に示したものであり、（ａ）はリードフレームの一部分（最終的に個々の半導体装置として分割される領域に対応する部分）を平面的に見た構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って見たリードフレームの断面構造をそれぞれ示している。
【００５４】
本実施形態に係るリードフレーム３０ａは、第１の実施形態（図２）に係るリードフレーム３０の構成と比べて、リング状の導体部３４を支持していた４本のサポートバー３５が設けられていない点、導体部３４が電源／グランド端子用のリード３３（Ｐ／Ｇ）に連結（接続）されていない点で、基本的に相違する。他の構成については、第１の実施形態の場合と同じであるので、その説明は省略する。
【００５５】
同様にリードフレーム３０ａの製造方法についても、基本的には図３及び図４に示した製造工程、あるいは図５に示した製造工程と同じであるので、その詳細な説明は省略する。但しこの第２の実施形態の場合、上述した構成上の相違に起因して、図８に示すように基板フレーム３１ａのパターン形状が異なる。すなわち、基板フレーム３１ａの各単位基板フレームＵＦＭにおいて、ダイパッド３２と各リード３３との間の領域において該ダイパッド３２の周囲にリング状に導体部３４が形成され、この導体部３４が、ダイパッド３２に４箇所（図中、○で囲んだＲ１１〜Ｒ１４で示す部分）で接続されると共に、４本のリード３３（うち１本は電源／グランド端子用のリード３３（Ｐ／Ｇ））に４箇所（図中、○で囲んだＲ１５〜Ｒ１８で示す部分）で接続されている。そして、これら８箇所の部分Ｒ１１〜Ｒ１８において凹部３８が形成され（図７（ｂ）参照）、最終的に当該部分が切断される。
【００５６】
図９は第２の実施形態のリードフレーム３０ａを用いて作製されたＱＦＮのパッケージ構造を有する半導体装置の一例を模式的に示したものであり、（ａ）は半導体装置４０ａを断面的に見た構成、（ｂ）はパッケージのアセンブリ工程においてワイヤボンディングを行った後の状態を平面的に見た構成をそれぞれ示している。図中、４１は半導体素子（チップ）、４２，４２（Ｐ／Ｇ）はそれぞれボンディングワイヤ、４３は封止樹脂を示す。図示のように、導体部３４は、ボンディングワイヤ４２（Ｐ／Ｇ）により電源／グランド端子用のリード３３（Ｐ／Ｇ）に電気的に接続されている。
【００５７】
この第２の実施形態に係るリードフレーム３０ａ（図７）の構成によれば、上述した第１の実施形態で得られた効果に加え、さらに、４本のサポートバー３５を設けていないことによって生じたスペースに複数（図示の例では４本）のリード３３を追加的に設けることができるという利点が得られる。このことは、多ピン化に寄与する。
【００５８】
上述した第１，第２の実施形態では、電源／グランド端子用の導体部３４をダイパッド３２の周囲にリング状に形成した場合を例にとって説明したが、導体部３４の形状はリング状に限定されないことはもちろんである。要は、ダイパッド３２と各リード３３との間の領域において該ダイパッド３２の周囲を少なくとも部分的に囲むように導体部３４が形成されていれば十分である。その一例を図１０に示す。
【００５９】
図１０は本発明の第３の実施形態に係るＱＦＮ等のリードレス・パッケージに使用されるリードフレームの構成を模式的に示したものであり、（ａ）はリードフレームの一部分（最終的に個々の半導体装置として分割される領域に対応する部分）を平面的に見た構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って見たリードフレームの断面構造をそれぞれ示している。
【００６０】
本実施形態に係るリードフレーム３０ｂは、第１の実施形態（図２）に係るリードフレーム３０の構成と比べて、導体部３４がダイパッド３２の周囲を部分的に囲むように形成されている点、導体部３４が電源／グランド端子用のリード３３（Ｐ／Ｇ）に連結（接続）されていない点で、基本的に相違する。他の構成については、第１の実施形態の場合と同じであるので、その説明は省略する。
【００６１】
同様にリードフレーム３０ｂの製造方法についても、基本的には図３及び図４に示した製造工程、あるいは図５に示した製造工程と同じであるので、その詳細な説明は省略する。但しこの第３の実施形態の場合、上述した構成上の相違に起因して、図１１に示すように基板フレーム３１ｂのパターン形状が異なる。すなわち、基板フレーム３１ｂの各単位基板フレームＵＦＭにおいて、ダイパッド３２と各リード３３との間の領域において該ダイパッド３２の周囲を部分的に囲むようにして導体部３４が形成され、この導体部３４が、ダイパッド３２に４箇所（図中、○で囲んだＲ２１〜Ｒ２４で示す部分）で接続されている。そして、これら４箇所の部分Ｒ２１〜Ｒ２４において凹部３８が形成され（図１０（ｂ）参照）、最終的に当該部分が切断される。
【００６２】
また、上述した第１，第２の実施形態では、電源／グランド端子用の導体部３４をダイパッド３２の周囲に一重のリング状に形成した場合を例にとって説明したが、導体部３４の形態としては、電源端子専用の導体部とグランド端子専用の導体部とに分けて（二重のリング状に）形成することも可能である。その一例を図１２に示す。
【００６３】
図１２は本発明の第４の実施形態に係るＱＦＮ等のリードレス・パッケージに使用されるリードフレームの構成を模式的に示したものであり、（ａ）はリードフレームの一部分（最終的に個々の半導体装置として分割される領域に対応する部分）を平面的に見た構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って見たリードフレームの断面構造をそれぞれ示している。
【００６４】
本実施形態に係るリードフレーム３０ｃは、第１の実施形態（図２）に係るリードフレーム３０の構成と比べて、４本のサポートバー３５によって支持されているリング状の導体部３４Ｇ（グランド端子用）の内側にさらにリング状の導体部３４Ｐ（電源端子用）が形成されている点、いずれの導体部３４Ｐ，３４Ｇも電源端子用のリード３３（Ｐ），グランド端子用のリード３３（Ｇ）に連結（接続）されていない点で、基本的に相違する。他の構成については、第１の実施形態の場合と同じであるので、その説明は省略する。
【００６５】
同様にリードフレーム３０ｃの製造方法についても、基本的には、図３及び図４に示した製造工程、あるいは図５に示した製造工程と同じであるので、その詳細な説明は省略する。但しこの第４の実施形態の場合、上述した構成上の相違に起因して、図１３に示すように基板フレーム３１ｃのパターン形状が異なる。すなわち、基板フレーム３１ｃの各単位基板フレームＵＦＭにおいて、ダイパッド３２と各リード３３との間の領域において該ダイパッド３２の周囲に二重のリング状に導体部３４Ｐ，３４Ｇが形成され、電源端子用の導体部３４Ｐが、ダイパッド３２に４箇所（図中、○で囲んだＲ３１〜Ｒ３４で示す部分）で接続されると共に、グランド端子用の導体部３４Ｇが、電源端子用の導体部３４Ｐに４箇所（図中、○で囲んだＲ３５〜Ｒ３８で示す部分）で接続されている。そして、これら８箇所の部分Ｒ３１〜Ｒ３８において凹部３８が形成され（図１２（ｂ）参照）、最終的に当該部分が切断される。
【００６６】
図１４は第４の実施形態のリードフレーム３０ｃを用いて作製されたＱＦＮのパッケージ構造を有する半導体装置の一例を模式的に示したものであり、（ａ）は半導体装置４０ｃを断面的に見た構成、（ｂ）はパッケージのアセンブリ工程においてワイヤボンディングを行った後の状態を平面的に見た構成をそれぞれ示している。図中、４１は半導体素子（チップ）、４２，４２（Ｐ），４２（Ｇ）はそれぞれボンディングワイヤ、４３は封止樹脂を示す。図示のように、導体部３４Ｐは、ボンディングワイヤ４２（Ｐ）により電源端子用のリード３３（Ｐ）に電気的に接続されており、導体部３４Ｇは、ボンディングワイヤ４２（Ｇ）によりグランド端子用のリード３３（Ｇ）に電気的に接続されている。
【００６７】
また、上述した第１〜第４の実施形態では、半導体素子を搭載するためのダイパッド３２がリードフレーム上に画定されている場合を例にとって説明したが、リードフレームの中には、かかるダイパッドが画定されていない形態のものもある。その一例を図１５に示す。
【００６８】
図１５は本発明の第５の実施形態に係るＱＦＮ等のリードレス・パッケージに使用されるリードフレームの構成を模式的に示したものであり、（ａ）はリードフレームの一部分（最終的に個々の半導体装置として分割される領域に対応する部分）を平面的に見た構成、（ｂ）は（ａ）のＡ−Ａ’線に沿って見たリードフレームの断面構造をそれぞれ示している。
【００６９】
本実施形態に係るリードフレーム３０ｄは、第１の実施形態（図２）に係るリードフレーム３０の構成と比べて、ダイパッド３２の代わりに半導体素子搭載領域ＭＲが画定されている点、リング状の導体部３４を支持していた４本のサポートバー３５が設けられていない点で、基本的に相違する。他の構成については、第１の実施形態の場合と同じであるので、その説明は省略する。
【００７０】
同様にリードフレーム３０ｄの製造方法についても、基本的には図３及び図４に示した製造工程、あるいは図５に示した製造工程と同じであるので、その詳細な説明は省略する。但しこの第５の実施形態の場合、上述した構成上の相違に起因して、図１６に示すように基板フレーム３１ｄのパターン形状が異なる。すなわち、基板フレーム３１ｄの各単位基板フレームＵＦＭにおいて、半導体素子搭載領域ＭＲと各リード３３との間の領域において該ダイパッド３２の周囲にリング状に導体部３４が形成され、この導体部３４が、各リード３３に４箇所で接続されている。そして、このうち３箇所の部分（図中、○で囲んだＲ４１〜Ｒ４３で示す部分）において凹部３８が形成され（図１５（ｂ）参照）、最終的に当該部分が切断される。
【００７１】
図１７は第５の実施形態のリードフレーム３０ｄを用いて作製されたＱＦＮのパッケージ構造を有する半導体装置の一例を模式的に示したものであり、（ａ）は半導体装置４０ｄを断面的に見た構成、（ｂ）はパッケージのアセンブリ工程においてワイヤボンディングを行った後の状態を平面的に見た構成をそれぞれ示している。図中、４１は半導体素子（チップ）、４２，４２（Ｐ／Ｇ）はそれぞれボンディングワイヤ、４３は封止樹脂を示す。
【００７２】
この第５の実施形態に係るリードフレーム３０ｄ（図１５）の構成によれば、第２の実施形態（図７）で得られた効果と同じ効果、すなわち、第１の実施形態（図２〜図６）で得られた効果に加え、サポートバー３５を設けていないことによって生じたスペースにリード３３を追加的に設けることができるという利点が得られる。
【００７３】
以上、第１〜第５の実施形態についてそれぞれ個別的に説明したが、当業者であれば、各実施形態を適宜変形し、また各実施形態を適宜組み合わせることができることは明らかであろう。
【００７４】
【発明の効果】
以上説明したように本発明によれば、複数の電源／グランド端子を備えた半導体素子をリードフレームに実装する場合に、ダイパッド（又は半導体素子搭載領域）と当該ダイパッド（又は半導体素子搭載領域）に対応する複数のリードとの間の領域において該ダイパッド（又は半導体素子搭載領域）の周囲を少なくとも部分的に囲むように電源／グランド端子用の導体部を形成し、この導体部を電源／グランド端子専用のリードとして利用することにより、半導体素子の各電源／グランド端子に接続されるリードの数を削減することができ、パッケージ（半導体装置）の縮小化と共に、ワイヤボンディング位置の自由度を高めることができる。
【図面の簡単な説明】
【図１】従来の一形態に係るリードフレーム及びこれを用いた半導体装置の構成を示す図である。
【図２】本発明の第１の実施形態に係るリードフレームの構成を示す図である。
【図３】図２のリードフレームの製造工程の一例を示す平面図である。
【図４】図３の製造工程に続く製造工程を示す断面図である。
【図５】図２のリードフレームの製造工程の他の例（一部）を示す断面図である。
【図６】図２のリードフレームを用いた半導体装置の一例を示す図である。
【図７】本発明の第２の実施形態に係るリードフレームの構成を示す図である。
【図８】図７のリードフレームの製造工程の一例（一部）を示す平面図である。
【図９】図７のリードフレームを用いた半導体装置の一例を示す図である。
【図１０】本発明の第３の実施形態に係るリードフレームの構成を示す図である。
【図１１】図１０のリードフレームの製造工程の一例（一部）を示す平面図である。
【図１２】本発明の第４の実施形態に係るリードフレームの構成を示す図である。
【図１３】図１２のリードフレームの製造工程の一例（一部）を示す平面図である。
【図１４】図１２のリードフレームを用いた半導体装置の一例を示す図である。
【図１５】本発明の第５の実施形態に係るリードフレームの構成を示す図である。
【図１６】図１５のリードフレームの製造工程の一例（一部）を示す平面図である。
【図１７】図１５のリードフレームを用いた半導体装置の一例を示す図である。
【符号の説明】
３０，３０ａ，３０ｂ，３０ｃ，３０ｄ…リードフレーム（の一部分）、
３１，３１ａ，３１ｂ，３１ｃ，３１ｄ…基板フレーム、
３２…ダイパッド、
３３…リード、
３４，３４Ｐ，３４Ｇ…電源／グランド端子用の導体部、
３５…サポートバー、
３６…金属膜、
３７…接着テープ、
３８…凹部、
４０，４０ａ，４０ｃ，４０ｄ…半導体装置、
４１…半導体素子（チップ）、
４２…ボンディングワイヤ、
４３…封止樹脂、
ＭＲ…半導体素子搭載領域、
ＭＰ…金属板、
ＲＰ１，ＲＰ２…レジストパターン、
Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１４，Ｒ２１〜Ｒ２４，Ｒ３１〜Ｒ３４…導体部とダイパッドを連結している部分、
Ｒ１５〜Ｒ１８，Ｒ４１〜Ｒ４３…導体部とリードを連結している部分、
Ｒ３５〜Ｒ３８…内側の導体部と外側の導体部を連結している部分、
ＵＦＭ…単位基板フレーム。
【図１】
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【図２】
2004071801.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004071801.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004071801.tif 000017
【図１６】
2004071801.tif 000018
【図１７】
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