(57)【要約】【課題】キャパシタ容量を容易に制御する。【解決手段】シリコン基板１上にゲート酸化膜２を介して形成された複数のゲート電極３を覆うようにシリコン窒化膜４を形成し、シリコン窒化膜４上に第１の層間絶縁膜５を形成する。第１の層間絶縁膜５内にプラグ６を形成し、ストッパ膜７および第２の層間絶縁膜８を形成する。第２の層間絶縁膜８上に反射防止膜９とレジストパターン１０を形成し、このレジストパターン１０をマスクとしたドライエッチングにより第２の層間絶縁膜８の表面からストップ膜７を貫通して第１の層間絶縁膜５内に、底面１１ａの位置が制御されたキャパシタホール１１を形成する。キャパシタホール１１内に、粗面化された下部電極１２と、容量絶縁膜１３と、上部電極１４とを形成する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
基板上に形成された複数のゲート電極を覆うように第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面から前記複数のゲート電極間の前記基板に達するプラグを形成する工程と、
前記第１の層間絶縁膜及び前記プラグ上にストッパ膜を形成する工程と、
前記ストッパ膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の表面から前記ストッパ膜を貫通して前記第１の層間絶縁膜内に、底面が前記プラグの上面よりも下方に位置するキャパシタホールを形成する工程と、
前記キャパシタホール内にキャパシタを形成する工程と、を含み、
前記キャパシタホールの底面の位置を制御することにより、前記キャパシタの容量を制御することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の製造方法において、
前記キャパシタホールを形成する工程は、
前記第２の層間絶縁膜の表面から前記ストッパ膜に達する開口部を形成する工程と、
前記開口部の底面に露出する前記ストッパ膜を除去し、前記プラグ上面及び前記第１の層間絶縁膜上面を露出させる工程と、
前記開口部の底面に露出する前記第１の層間絶縁膜を除去し、前記開口部を下方に延長する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の製造方法において、
前記キャパシタホールの中心付近に前記プラグが位置するように、前記キャパシタホールを形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から３の何れかに記載の製造方法において、
前記キャパシタホールの底面が前記ゲート電極の上面よりも高い位置となるように、前記キャパシタホールを形成することを特徴とする半導体装置の製造方法。
【請求項５】
基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記複数のゲート電極上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の表面から前記複数のゲート電極間の前記基板に達するプラグと、
前記第１の層間絶縁膜上に形成されたストッパ膜と、
前記ストッパ膜上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の表面から前記ストッパ膜を貫通し前記第１の層間絶縁膜内に形成され、底面が前記プラグの上面よりも下方に位置するキャパシタホールと、
前記キャパシタホール内に形成されたキャパシタと、を備え、
前記キャパシタホールの底面の位置が制御されたことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記キャパシタホールの中心付近に前記プラグが位置することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にキャパシタホール形成時におけるキャパシタ容量の制御に関するものである。
【０００２】
【従来の技術】
図４を参照して、従来の半導体装置の製造方法について説明する。
図４は、従来の半導体装置の製造方法を説明するための断面図である。詳細には、図４（ａ）はキャパシタホール形成前の状態を示す図であり、図４（ｂ）はキャパシタホール形成後の状態を示す図であり、図４（ｃ）はストッパ膜除去後の状態を示す図であり、図４（ｄ）はキャパシタ形成後の状態を示す図である。
【０００３】
先ず、図４（ａ）に示すように、シリコン基板１上にゲート酸化膜２を形成し、ゲート酸化膜２上にゲート電極３を複数形成する。次に、ゲート電極３の間のシリコン基板１上層に、ソースドレイン領域をイオン注入により形成する（図示せず）。そして、ゲート電極３を覆うようにシリコン基板１全面にシリコン窒化膜４を形成する。次に、シリコン窒化膜４上に、第１の層間絶縁膜５を形成する。そして、第１の層間絶縁膜５表面からシリコン基板１に達するプラグ１６を形成する。
次に、第１の層間絶縁膜５およびプラグ１６上にストッパ膜１７を形成する。ここで、ストッパ膜１７は、キャパシタホール２１（後述）とプラグ１６との踏み外しを防止する機能を有するものである。
次に、ストッパ膜１７上に、第２の層間絶縁膜１８を形成する。そして、第２の層間絶縁膜１８上に、反射防止膜１９及びレジストパターン２０を形成する。
【０００４】
次に、図４（ｂ）に示すように、レジストパターン２０をマスクとしたドライエッチングにより、第２の層間絶縁膜１８表面からストッパ膜１７に達するキャパシタホール２１を形成する。
【０００５】
次に、図４（ｃ）に示すように、レジストパターン２０及び反射防止膜１９を除去する。そして、キャパシタホール２１の底部に露出するストッパ膜１７を除去する。
【０００６】
最後に、図４（ｄ）に示すように、キャパシタホール２１内にキャパシタを形成する。詳細には、キャパシタホール２１内に下部電極２２を形成し、この下部電極２２の表面を粗面化させ、下部電極２２上に容量絶縁膜２３を形成し、さらに容量絶縁膜２３上に上部電極２４を形成する。
【０００７】
【発明が解決しようとする課題】
従来の製造方法では、ストッパ膜１７上の第２の層間絶縁膜１８内に、キャパシタホール２１を形成していた。
従って、キャパシタの容量は第２の層間絶縁膜１８の膜厚によって決まっていたため、キャパシタの容量を制御することができなかった。
【０００８】
本発明は、上記従来の課題を解決するためになされたもので、キャパシタ容量を容易に制御することを目的とする。
【０００９】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、基板上に形成された複数のゲート電極を覆うように第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の表面から前記複数のゲート電極間の前記基板に達するプラグを形成する工程と、
前記第１の層間絶縁膜及び前記プラグ上にストッパ膜を形成する工程と、
前記ストッパ膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜の表面から前記ストッパ膜を貫通して前記第１の層間絶縁膜内に、底面が前記プラグの上面よりも下方に位置するキャパシタホールを形成する工程と、
前記キャパシタホール内にキャパシタを形成する工程と、を含み、
前記キャパシタホールの底面の位置を制御することにより、前記キャパシタの容量を制御することを特徴とするものである。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一又は相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１１】
先ず、図１を参照して、本実施の形態による半導体装置について説明する。
図１は、本発明の実施の形態による半導体装置を説明するための図である。詳細には、図１（ａ）は、本実施の形態による半導体装置の断面図であり、図１（ｂ）は、図１（ａ）に示す半導体装置におけるキャパシタホールとプラグの位置関係を示す上面図である。
【００１２】
図１に示すように、基板１としてのシリコン基板上に、ゲート絶縁膜２としてのゲート酸化膜を介して、複数のゲート電極３が形成されている。複数のゲート電極３間のシリコン基板１上層には、ソースドレイン領域が形成されている（図示省略）。
複数のゲート電極３を覆うようにシリコン窒化膜４が形成され、シリコン窒化膜４上に第１の層間絶縁膜５が形成されている。この第１の層間絶縁膜５は、膜厚５００ｎｍのＢＰＴＥＯＳ膜と、その上に形成された膜厚２００ｎｍのＮＳＧ膜との積層膜である。第１の層間絶縁膜５表面からゲート電極３間のシリコン基板１に達し、ドープトポリシリコンからなるプラグ６が形成されている。
【００１３】
第１の層間絶縁膜５上には、ストッパ膜７としてのシリコン窒化膜が形成される。ここで、ストッパ膜７は、キャパシタホール１１（後述）とプラグ６との踏み外しと、上層配線に接続されたコンタクトホール（図示省略）とプラグとの踏み外しと、を防止するためのものである。
ストッパ膜７上には、第２の層間絶縁膜８が形成されている。この第２の層間絶縁膜８は、膜厚１１５０ｎｍのＢＰＴＥＯＳ膜と、その上に形成された膜厚２５０ｎｍのＮＳＧ膜との積層膜である。
【００１４】
第２の層間絶縁膜８の表面からストッパ膜７を貫通して第１の層間絶縁膜５内に、底面１１ａがプラグ６の上面６ａよりも下方に位置するキャパシタホール１１が形成されている。すなわち、キャパシタホール１１の底面１１ａ上にプラグ６の上部が露出するように、キャパシタホール１１が形成されている。
また、キャパシタホール１１の底面１１ａの位置は、第１の層間絶縁膜５の表面からシリコン窒化膜４の表面までの範囲Ａに制御されている。すなわち、キャパシタホール１１の底面１１ａがゲート電極３と接しないように、キャパシタホール１１の深さが制御されている。これにより、キャパシタ容量が制御されている（後述）。
また、図１（ｂ）に示すように、プラグ６はキャパシタホール１１の側面付近に位置する。
【００１５】
キャパシタホール１１内には、キャパシタが形成されている。詳細には、キャパシタホール１１の側面及び底面１１ａ、並びに露出するプラグ６の上面６ａ及び側面に、下部電極１２としての粗面化されたドープトポリシリコン膜が形成され、下部電極１２上には容量絶縁膜１３としてのシリコン窒化膜が形成され、容量絶縁膜１３上には上部電極１４としてのアモルファスシリコン膜が形成されている。
【００１６】
次に、上記半導体装置の製造方法について説明する。
図２は、図１に示す半導体装置の製造方法を説明するための断面図である。
先ず、図２（ａ）に示すように、シリコン基板１上にゲート酸化膜２を形成し、ゲート酸化膜２上にゲート電極３を複数形成する。次に、複数のゲート電極３間のシリコン基板１上層に、イオン注入によりソースドレイン領域を形成する（図示省略）。そして、ゲート電極３を覆うようにシリコン基板１全面にシリコン窒化膜４を形成する。
次に、シリコン窒化膜４上に、第１の層間絶縁膜５として、ＢＰＴＥＯＳ膜を膜厚５００ｎｍで形成し、その上にＮＳＧ膜を膜厚２００ｎｍで形成する。そして、層間絶縁膜５の表面からゲート電極３間のシリコン基板１表面に達するプラグ６を形成し、層間絶縁膜５およびプラグ６上にストッパ膜７としてシリコン窒化膜を膜厚８０ｎｍで形成する。
次に、ストッパ膜７上に、第２の層間絶縁膜８として、ＢＰＴＥＯＳ膜を膜厚１１５０ｎｍで形成し、その上にＮＳＧ膜を膜厚２５０ｎｍで形成する。そして、第２の層間絶縁膜８上に、反射防止膜（ＢＡＲＣ）９とレジストパターン１０を形成する。
【００１７】
次に、図２（ｂ）に示すように、レジストパターン１０をマスクとしたドライエッチングにより、第２の層間絶縁膜８の表面からストッパ膜７を貫通して第１の層間絶縁膜５内に、底面１１ａがプラグ６の上面６ａよりも下方に位置するキャパシタホール１１が形成される。詳細には、先ず、Ｃ４Ｆ８、Ｏ２、Ａｒの混合ガスを用いたＲＩＥプラズマエッチングにより、第２の層間絶縁膜８の表面からストッパ膜７に達するキャパシタホール１１を形成する。次に、ＣＨＦ３、Ｏ２、Ａｒの混合ガスを用いたＲＩＥプラズマエッチングにより、キャパシタホール１１の底部に露出するストッパ膜７を除去する。続いて、Ｃ４Ｆ８、Ｏ２、Ａｒの混合ガスを用いたＲＩＥプラズマエッチングにより、第１の層間絶縁膜５を除去して、キャパシタホール１１を下方に延長する。この時、キャパシタホール１１の底面１１ａの位置は、第１の層間絶縁膜５の表面からシリコン窒化膜４の表面までの範囲Ａに制御される。すなわち、キャパシタホール１１の底面１１ａがゲート電極３と接しないように、キャパシタホール１１の深さが制御される。これにより、キャパシタ容量が制御される（後述）。
【００１８】
最後に、図２（ｃ）に示すように、レジストパターン１０及び反射防止膜９を除去し、キャパシタホール１１内にキャパシタを形成する。詳細には、キャパシタホール１１の側面及び底面１１ａ、並びにキャパシタホール１１内に露出するプラグ６の上面６ａ及び側面を覆うように、下部電極１２としてのドープトポリシリコン膜を形成し、この下部電極１２の表面を粗面化させる。次に、下部電極１２上に、容量絶縁膜１３としてのシリコン窒化膜を形成し、容量絶縁膜１３上に上部電極１４としてのアモルファスシリコン膜を形成し、容量絶縁膜１３及び上部電極１４をパターニングする。
ここで、従来の製造方法と比較してキャパシタホール１１が深くなったため、その深くなった分のキャパシタホール１１側面と、露出するプラグ６側面分をキャパシタに利用することが可能となった。よって、キャパシタホール１１の深さ、すなわちキャパシタホール１１の底面１１ａの位置を制御することにより、キャパシタ容量が制御可能である。
【００１９】
以上説明したように、本実施の形態では、キャパシタホール１１を第１の層間絶縁膜５内にまで延長することにより、延長されたキャパシタホール１１の側面および露出したプラグ６の側面の表面積分だけキャパシタ容量を増加させた。
従って、キャパシタホール１１の底面１１の位置、すなわち第１の層間絶縁膜５のエッチング量を制御することにより、キャパシタ容量を容易に制御することができる。
また、本実施の形態によれば、従来の半導体装置の構造及び製造方法を大幅に変えることなく、キャパシタ容量を容易に制御することができる。
【００２０】
次に、図３を参照して、本実施の形態による半導体装置の変形例について説明する。
図３は、本発明の実施の形態による半導体装置の変形例を説明するための図である。詳細には、図３（ａ）は、本実施の形態による半導体装置の変形例を説明するための断面図であり、図３（ｂ）は、図３（ａ）に示す変形例におけるキャパシタホールとプラグの位置関係を示す上面図である。
【００２１】
図３に示すように、本変形例では、キャパシタホール１１の中心付近にプラグ６が位置する。これにより、プラグ６の全側面と、キャパシタホール１１の全側面とを容量として利用可能となる。すなわち、キャパシタホール１１内のプラグ６の位置により、キャパシタホール１１の側面及びプラグ６の側面の表面積を変動させることができる。
従って、本変形例によれば、上述した実施の形態による効果に加えて、キャパシタ容量を容易に増加させることができるという効果が得られる。
【００２２】
【発明の効果】
本発明によれば、キャパシタ容量を容易に制御することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置を説明するための図である。
【図２】本発明の実施の形態による半導体装置の製造方法を説明するための断面図である。
【図３】本発明の実施の形態による半導体装置の変形例を説明するための図である。
【図４】従来の半導体装置の製造方法を説明するための断面図である。
【符号の説明】
１  基板（シリコン基板）、  ２  ゲート絶縁膜（ゲート酸化膜）、  ３  ゲート電極、  ４  シリコン窒化膜、  ５  第１の層間絶縁膜（ＢＰＴＥＯＳ膜、ＮＳＧ膜）、  ６  プラグ、  ７  ストッパ膜（シリコン窒化膜）、  ８  第２の層間絶縁膜（ＢＰＴＥＯＳ膜、ＮＳＧ膜）、  ９  反射防止膜（ＢＡＲＣ）、１０  レジストパターン、  １１  キャパシタホール（開口部）、  １２  下部電極（ドープトポリシリコン膜）、  １３  容量絶縁膜（シリコン窒化膜）、１４  上部電極（アモルファスシリコン膜）。
【図１】
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【図２】
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【図３】
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【図４】
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