(57)【要約】【課題】レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される半導体装置を得る。【解決手段】ヒューズ回路は、所定の電圧に固定されたヒューズ配線Ｂと、ヒューズ配線Ｂと対をなすヒューズ配線Ａと、ヒューズ配線Ｂとヒューズ配線Ａとの間にヒューズ配線Ｄとを有し、ヒューズ配線Ｄの物性が変化することによりヒューズ配線Ａとヒューズ配線Ｂとの間の容量変化を検出する判定回路を備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ヒューズ回路を有する半導体装置において、
前記ヒューズ回路は、
所定の電圧に固定された第１のヒューズ配線と、前記第１のヒューズ配線と対をなす第２のヒューズ配線と、前記第１のヒューズ配線と前記第２のヒューズ配線との間に第３のヒューズ配線とを有し、
前記第３のヒューズ配線の物性が変化することにより前記第１のヒューズ配線と前記第２のヒューズ配線との間の容量変化を検出する判定回路を備えたことを特徴とする半導体装置。
【請求項２】
第３のヒューズ配線が、第１のヒューズ配線および第２のヒューズ配線よりも体積の小さい矩形パターンであることを特徴とする請求項１記載の半導体装置。
【請求項３】
ヒューズ回路を有する半導体装置において、
前記ヒューズ回路は、
ヒューズ上層配線と、
前記ヒューズ上層配線の下方に位置するヒューズ下層配線と、
前記ヒューズ上層配線と前記ヒューズ下層配線の間に位置する層間絶縁膜と、
前記層間絶縁膜の物性が変化することにより前記ヒューズ上層配線と前記ヒューズ下層配線との間の容量変化を検出する判定回路とを備えたことを特徴とする半導体装置。
【請求項４】
ヒューズ回路を有する半導体装置において、
前記ヒューズ回路は、
ヒューズ上層配線と、
前記ヒューズ上層配線の下方に位置するヒューズ下層配線と、
前記ヒューズ上層配線と前記ヒューズ下層配線との間に位置する導電層と、
前記導電層の物性が変化することにより前記ヒューズ上層配線と前記ヒューズ下層配線との間の容量変化を検出する判定回路とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不良メモリセルをスペア用のメモリセルに置換することによって不良メモリセルの機能を救済する救済回路を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）混載ロジックプロセスによってシステムＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）にＤＲＡＭを搭載するためには、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ロジックプロセス以外に、複雑な立体構造を有するＤＲＡＭコアのキャパシタを形成するためのプロセスステップや、立体構造を有するキャパシタに起因する段差を低減するための平坦化プロセスステップ等が必要となり、プロセスステップ数が大幅に増大するためチップコストも増大する。ここで、ＤＲＡＭ混載ロジックプロセスとは、従来複数個に分散していたＤＲＡＭとロジック回路のＬＳＩを、単一のシリコン上に集積し、１チップ化するプロセスである。
【０００３】
一方、ＣＭＯＳロジックプロセスのみによって形成される混載メモリとしてＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、従来プロセッサに対するキャッシュメモリ、レジスタファイルメモリ等に使用されていたが、ＤＲＡＭに不可欠なリフレッシュに関わる複雑なメモリコントロールが不要で扱いやすいため、最近では携帯情報端末等においてメインメモリとして広く使われている。このような携帯情報端末においては、最近では動画を取り扱うなど機能が大幅に向上してきており、大容量のメモリが必要となってきている。
【０００４】
上記ＤＲＡＭでは、微細加工プロセスの進展とともにメモリセルサイズのシュリンクが進んでいる。例えば、０．１８μｍＤＲＡＭ混載ロジックプロセスでは０．３μｍ２のセルサイズが実現している。一方、ＳＲＡＭでは、メモリセルはＰチャネルおよびＮチャネル合わせて６個のトランジスタで構成されており、微細加工プロセスが進んでもＰ−ウェル／Ｎ−ウェル間の分離距離の制約等を受けてＤＲＡＭほどはメモリセルサイズの小型化は進まない。例えば、０．１８μｍＣＭＯＳロジックプロセスでのＳＲＡＭのメモリセルサイズは７μｍ２程度であり、ＤＲＡＭのメモリセルサイズの２０倍以上ある。したがって、大容量のＳＲＡＭを搭載するためにはチップサイズを大幅に増大する必要がある。
【０００５】
ところで、上記のようなプロセスにおいて発生する欠陥によるメモリ動作の不具合を救済して歩留まりの向上を図ることは、微細加工プロセスの進展と共に重要度を増している。歩留まりを向上させるため、半導体装置は通常、欠陥を有する不良メモリセルが存在した場合にその不良メモリセルをスペア用のメモリセルと置き換えるための救済回路を備えている。正規のメモリセルアレイ中に不良セルが存在する場合、その行に対応するアドレス信号に対して、選択動作を行うようにスペア用のデコーダをプログラミングしておく。このようにプログラムすることによって、不良セルを含むアドレスが外部から入力されたときにスペア用のデコーダが選択される。また、このとき正規の行デコーダに対して選択禁止信号が出力されるようにする。このように制御することによって、正規行の替わりにスペア行が選択される。
【０００６】
スペア用デコーダのプログラミングは、不揮発性の素子を使用して行われる場合がある。不揮発性の素子としてはヒューズ素子が多く使用され、電気的なヒューズまたはレーザによるヒューズがある。電気的なヒューズはダイソートテスト（ウエハ状態でのテスト）を行う際に、ヒューズブローすることによって同時にテストすることができるという利点があるが、大電流を流す必要がある。また、レーザによるヒューズは、ダイソート装置からウエハを外してレーザトリミング装置でヒューズブローした後に再テストする必要があり、手間はかかるが、量産規模が大きい場合はこの方法が有利である。
【０００７】
特許文献１は、ヒューズ回路の不確定ノード発生を阻止し、また冗長救済判定回路のプロセスばらつきに対する動作マージンを向上させる半導体記憶装置について開示している。
【０００８】
【特許文献１】
特開平５−７４１９０号公報
【０００９】
【発明が解決しようとする課題】
従来の半導体装置では、ヒューズ素子を用いたヒューズ配線部をレーザで溶断することによって、不良セルの替わりにスペア用のセル（以下、スペアセルと称する）が選択されるようにしていた。しかしながら、ヒューズ配線部をレーザによって溶断すると、レーザ照射後にヒューズ配線が残留する可能性があり、この残留抵抗によって、例えば不良セルの替わりにスペア用のセルが適切に選択されないなど、不良が発生する恐れがあるという課題があった。
【００１０】
この発明は上記のような課題を解決するためになされたもので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】
この発明に係る半導体装置は、ヒューズ回路が、所定の電圧に固定された第１のヒューズ配線と、第１のヒューズ配線と対をなす第２のヒューズ配線と、第１のヒューズ配線と第２のヒューズ配線との間に第３のヒューズ配線とを有し、第３のヒューズ配線の物性が変化することにより第１のヒューズ配線と第２のヒューズ配線との間の容量変化を検出する判定回路を備えたものである。
【００１２】
【発明の実施の形態】
実施の形態１．
図１はこの発明の実施の形態１による半導体装置の救済回路の一部を模式的に示す図である。図に示すように、半導体装置の救済回路はヒューズ判定回路（判定回路）１０、ヒューズ配線Ａ（第２のヒューズ配線），ヒューズ配線Ｂ（第１のヒューズ配線），ヒューズ配線Ｃ（第２のヒューズ配線），ヒューズ配線Ｄ（第３のヒューズ配線）を備える。ヒューズ配線Ａ，Ｂ，Ｃはヒューズ判定回路１０に接続されている。ヒューズ配線Ｂは所定の電圧にバイアス固定されている。ヒューズ配線Ｄは電気的にフローティングな状態で配線されている。ヒューズ判定回路１０は、不良セルをスペアセルに置換するか否かの判定を行う回路であり、ヒューズ配線ＢとＡとの間、およびヒューズ配線ＢとＣとの間の容量変化を検出する。
【００１３】
この実施の形態１による半導体装置では、システムＬＳＩの検査工程で不良セルが存在することが判明しそのセルをスペアセルに置換することによって不良セルの機能を救済したい場合には、製造者が検査後に、救済したい行に相当するヒューズ配線Ｄをレーザ照射して物性を変化（この物性の変化には、溶融、あるいは誘電率、抵抗の変化を含む）させておく。すると、物性が変化したヒューズ配線を挟むヒューズ配線間の容量が変化する。ヒューズ判定回路１０は、半導体装置の動作時にこのヒューズ配線間の容量変化を検出することによって、セルの置換を行うか否かを判定する。
【００１４】
図２は図１のヒューズ判定回路１０の回路図である。図に示すように、ヒューズ判定回路１０は、インバータ１１，１２，１３，１４，１５，１６、ＥＸ−ＯＲ回路１７，１８、Ｄ型フリップフロップ回路１９、ヒューズ部２０、比較用ヒューズ部２１を備える。ヒューズ部２０は不良セルの機能を救済する場合にヒューズ配線Ｄがレーザ照射される回路であり、比較用ヒューズ部２１はヒューズ部２０との容量比較のために使用される参照用の回路である。ヒューズ部２０および比較用ヒューズ部２１のヒューズ配線Ａ，Ｂ，Ｃが、図１に示す救済回路のヒューズ配線Ａ，Ｂ，Ｃに相当する。ヒューズ配線Ｂは接地されている。
【００１５】
まず、セルの置換を行わない場合のヒューズ判定回路１０の動作について説明する。
図３はセルの置換を行わない場合のヒューズ判定回路１０の信号波形を示す図である。初期状態では、入力信号ＩＮ、信号Ａ、信号Ｂ、信号Ｃ、信号Ｅおよび出力信号ＯＵＴは電圧レベルで‘Ｌ’である。電源投入時、入力信号ＩＮとして外部からリセット信号が入力される。置換を行わない場合はヒューズ部２０および比較用ヒューズ部２１でのヒューズ配線間の容量に差はないため、信号Ａおよび信号Ｂは同時に‘Ｈ’となる。信号Ａ，信号Ｂに由来する信号Ｃは、信号Ａおよび信号Ｂが同時に‘Ｈ’となるため、‘Ｌ’のまま変化しない。また、入力信号ＩＮから入力されたリセット信号に由来する信号Ｅは一時的に‘Ｈ’となる。この信号ＥがＣＬＫ入力としてＤ型フリップフロップ回路１９に入力されるとき、信号Ｃ、すなわち入力Ｄは常に‘Ｌ’である。したがって、出力信号ＯＵＴは‘Ｌ’のまま変化しない。
【００１６】
続いて、セルの置換を行う場合のヒューズ判定回路１０の動作について説明する。
図４はセルの置換を行う場合のヒューズ判定回路１０の信号波形を示す図である。置換を行う場合、ヒューズ部２０のヒューズ配線２１はレーザ照射によって物性が変化されている。このときヒューズ部２０の容量は、ヒューズ配線Ｄをレーザ照射していない比較用ヒューズ部２１の容量よりも低下する。電源投入時に入力信号ＩＮとして外部からリセット信号が入力されると、レーザ照射によってヒューズ部２０の容量値は低下しているため、信号Ａが信号Ｂよりも早く立ち上がる。また、信号Ｃは信号Ａと信号Ｂとで電位差が発生している間は‘Ｈ’となる。また、入力信号ＩＮから入力されたリセット信号に由来する信号Ｅは一時的に‘Ｈ’となる。この信号ＥがＣＬＫ入力としてＤ型フリップフロップ回路１９に入力されるとき、信号Ｃ、すなわち入力Ｄは一時的に‘Ｈ’となる。このとき、出力信号ＯＵＴも‘Ｈ’となる。ヒューズ判定回路１０はこの出力信号ＯＵＴの変化を検出して、不良セルの替わりにスペアセルが選択されるようにする。
【００１７】
図５は図２のヒューズ判定回路１０を半導体装置に組み込んだ例を示す図である。この半導体装置は、正規の４つのメモリアレイ（ワード線ＷＬ０〜ＷＬ３で示す）に対して１つのスペア用のメモリアレイを備える。また、正規のメモリアレイＷＬ０〜ＷＬ３に対応するヒューズ判定回路１０−０〜１０−３を備える。例えば、ヒューズ判定回路１０−０のみが不良セルの救済有りと判定するときにＡ０，Ａ１からアドレス（０，０）が入力された場合について説明する。ヒューズ判定回路１０−０に対応するＮＡＮＤ回路の出力が‘０’、ヒューズ判定回路１０−１〜１０−３に対応する各ＮＡＮＤ回路の出力がすべて‘１’となるため、ＡＮＤ回路の出力は‘０’となる。この出力‘０’が反転して‘１’となるため、スペア用のメモリセルＷＬ０が選択される。また、ＡＮＤ回路の出力‘０’が正規のメモリアレイＷＬ０〜ＷＬ３に対応する各ＮＡＮＤ回路に選択禁止信号として供給されるため、正規のメモリセルアレイＷＬ０は選択されなくなる。
【００１８】
図６は図２のヒューズ判定回路１０を半導体装置に組み込んだ別の例を示す図である。この半導体装置では、検査時に不良であると判明したセルを選択するヒューズ判定回路のみを備える。例えば、入力されるアドレスＡ０，Ａ１が不良セルを含むメモリアレイＷＬ０を指定する場合、アドレスＡ０，Ａ１を選択するヒューズ判定回路を備えるようする。また、正規のメモリアレイとスペア用のメモリアレイとを切り替える切り替え回路によって、使用するメモリアレイの切り替えを行う。このように構成することで、図５の半導体装置ではヒューズ判定回路がメモリアレイの数分必要であったが、この構成ではヒューズ判定回路の数を減らすことができる。
【００１９】
図７はこの発明の実施の形態１による半導体装置の別の救済回路の一部を模式的に示す図である。図１と共通する構成要素には同一符号を付し、その説明を省略する。図７に示すように、ヒューズ配線Ｄは所定の電圧にバイアス固定されていてもよい。
【００２０】
以上のように、この実施の形態１によれば、ヒューズ配線Ａ，Ｂの間にフローティング状態のヒューズ配線Ｄを配置し、不良セルの機能の救済を行う場合にはヒューズ配線Ｄをレーザ照射によって物性を変化させ、ヒューズ判定回路１０がヒューズ配線Ａ−Ｂ間の容量変化を検出することによって救済の有無を判定するようにしたので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される効果が得られる。
なお、上記のような不良セルの機能を救済する方法は、メモリの他に、マイコン等のヒューズ回路を有する半導体装置にも使用できることは言うまでもない。
【００２１】
実施の形態２．
図８はこの発明の実施の形態２による半導体装置の救済回路の一部を模式的に示す図である。図１と共通する要素には同一符号を付し、その説明を省略する。この実施の形態２の半導体装置の救済回路では、レーザ照射するヒューズ配線Ｄの体積を実施の形態１の場合よりも縮小した複数の矩形パターンとなっている。図８に示した複数の矩形パターンのうち１つでもレーザ照射すれば、ヒューズ配線Ａ−Ｂ間の容量は変化する。したがって、レーザ照射するヒューズ配線Ｄの体積を縮小することによって、実施の形態１の効果に加えて照射エネルギーを低下できる効果が得られる。また、照射エネルギーを低下できるため、ヒューズ配線下層部の基板や層間絶縁膜等へのダメージを低減することができる効果が得られる。
なお、上記のような不良セルの機能を救済する方法は、メモリの他に、マイコン等のヒューズ回路を有する半導体装置にも使用できることは言うまでもない。
【００２２】
実施の形態３．
図９（ａ）はこの発明の実施の形態３による半導体装置の救済回路の一部を模式的に示す図であり、図９（ｂ）は図９（ａ）のＨ−Ｈ線断面図である。図９（ｂ）に示すように、半導体装置は一般に層間絶縁膜によって絶縁される複数の配線層を備える。ヒューズ配線Ａ，Ｂをヒューズ上層配線とし、ヒューズ上層配線と層間絶縁膜３０を隔てて位置する配線をヒューズ下層配線３１とする。図９（ａ）に示すように、ヒューズ配線Ａ，Ｂは不良セルをスペアセルに置換するか否かの判定を行うヒューズ判定回路１０に接続されている。ヒューズ下層配線３１はヒューズ判定回路１０に接続され、また所定の電圧にバイアス固定されている。
【００２３】
この実施の形態３による半導体装置の救済回路では、不良セルをスペアセルに置換することによって不良セルの機能を救済する場合は、救済したい行に相当するヒューズ配線（Ａとする）の下部の層間絶縁膜３０を製造者がレーザ照射しておく。これによって層間絶縁膜３０の物性が変化するため、ヒューズ配線Ａとヒューズ下層配線との間の容量が変化する。ヒューズ判定回路１０は、ヒューズ配線Ａ−ヒューズ下層配線間の容量と、層間絶縁膜３０をレーザ照射しないヒューズ配線Ｂ−ヒューズ下層配線間の容量との差を検出して救済の有無を判定する。
【００２４】
以上のように、この実施の形態３によれば、層間絶縁膜３０をレーザ照射したヒューズ配線間の容量と、層間絶縁膜３０をレーザ照射しないヒューズ配線間の容量との差を検出して不良セル機能の救済の有無を判定するようにしたので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される効果が得られる。
なお、上記のような不良セルの機能を救済する方法は、メモリの他に、マイコン等のヒューズ回路を有する半導体装置にも使用できることは言うまでもない。
【００２５】
実施の形態４．
図１０（ａ）はこの発明の実施の形態４による半導体装置の救済回路の一部を模式的に示す図であり、図１０（ｂ）は図１０（ａ）のＩ−Ｉ線断面図である。図１０（ｂ）に示すように、半導体装置は一般に絶縁層によって絶縁される複数の配線層を備える。配線層を構成する材料として、例えば現在開発されつつある０．１３μ世代の半導体装置では銅を使用している。この実施の形態４による半導体装置は、ヒューズ配線Ａ，Ｂを含むヒューズ上層配線と、ヒューズ下層配線３１との間に、絶縁層３３によって絶縁されるフローティング状態の導電層３２が配置されている。ヒューズ配線Ａ，Ｂおよびヒューズ下層配線３１はヒューズ判定回路１０に接続されている。ヒューズ下層配線３１は所定の電圧にバイアス固定しておく。
【００２６】
この実施の形態４による半導体装置の救済回路では、不良セル機能の救済を行う場合は、救済したい行に相当するヒューズ配線（Ａとする）の下部の導電層３２をレーザ照射しておく。これによって導電層３２に穴が開く等の変化が起こるため、ヒューズ配線Ａ−ヒューズ下層配線間の容量が変化する。ヒューズ判定回路１０は、ヒューズ配線Ａ−ヒューズ下層配線間の容量とヒューズ配線Ｂ−ヒューズ下層配線間の容量の差を検出して救済の有無を判定する。
【００２７】
以上のように、この実施の形態４によれば、配線層を構成する導電層３２をレーザ照射した位置のヒューズ配線間の容量と、レーザ照射しないヒューズ配線間の容量との差を検出して不良セル機能の救済の有無を判定するようにしたので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される効果が得られる。
【００２８】
なお、この発明ではレーザを使用した例を示したが、容量検出のためＥＢ（Ｅｌｅｃｔｒｏｎ  Ｂｅａｍ）、赤外レーザ以外のレーザ光を使用するものにも対応できる。また、上記のような不良セルの機能を救済する方法は、メモリの他に、マイコン等のヒューズ回路を有する半導体装置にも使用できることは言うまでもない。
【００２９】
【発明の効果】
以上のように、発明によれば、ヒューズ回路を有する半導体装置において、ヒューズ回路が、所定の電圧に固定された第１のヒューズ配線と、第１のヒューズ配線と対をなす第２のヒューズ配線と、第１のヒューズ配線と第２のヒューズ配線との間に第３のヒューズ配線とを有し、第３のヒューズ配線の物性が変化することにより第１のヒューズ配線と第２のヒューズ配線との間の容量変化を検出する判定回路を備えるように構成したので、レーザ照射後のヒューズ配線の残留抵抗によって不良が発生することなく、不良セルの替わりにスペアセルが適切に選択される効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の救済回路の一部を模式的に示す図である。
【図２】図１のヒューズ判定回路の回路図である。
【図３】セルの置換を行わない場合のヒューズ判定回路の信号波形を示す図である。
【図４】セルの置換を行う場合のヒューズ判定回路の信号波形を示す図である。
【図５】図２のヒューズ判定回路を半導体装置に組み込んだ例を示す図である。
【図６】図２のヒューズ判定回路を半導体装置に組み込んだ別の例を示す図である。
【図７】この発明の実施の形態１による半導体装置の別の救済回路の一部を模式的に示す図である。
【図８】同実施の形態２による半導体装置の救済回路の一部を模式的に示す図である。
【図９】（ａ）はこの発明の実施の形態３による半導体装置の救済回路の一部を模式的に示す図であり、（ｂ）は（ａ）のＨ−Ｈ線断面図である。
【図１０】（ａ）はこの発明の実施の形態４による半導体装置の救済回路の一部を模式的に示す図であり、（ｂ）は（ａ）のＩ−Ｉ線断面図である。
【符号の説明】
１０，１０−０〜１０−３  ヒューズ判定回路、１１，１２，１３，１４，１５，１６  インバータ、１７，１８  ＥＸ−ＯＲ回路、１９  Ｄ型フリップフロップ、２０  ヒューズ部、２１  比較用ヒューズ部、３０  層間絶縁膜、３１  ヒューズ下層配線、３２  導電層、３３  絶縁層、Ａ，Ｂ，Ｃ，Ｄ  ヒューズ配線。
【図１】
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【図２】
2004311717.tif 000004
【図３】
2004311717.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2004311717.tif 000009
【図８】
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【図９】
2004311717.tif 000011
【図１０】
2004311717.tif 000012