(57)【要約】【課題】配線基板や半導体集積回路に薄膜キャパシタを内蔵・搭載する際に、薄膜キャパシタの変形によって発生する短絡や開放不良を回避し、キャパシタ作製直後の初期特性が内蔵・搭載後も変化しないようにする。【解決手段】基材１０１上に下部電極１０２が形成され、下部電極の一部領域上に誘電体薄膜１０３および上部電極１０４が積層されているキャパシタ部１２３と、下部電極の誘電体薄膜の形成されていない領域から上方に向けて外部接続電極１０７が引き出されている接続端子部１２２と、基材上に形成されている外部接続電極受け１０２ｂから上方に向けて外部接続電極１０６が引き出されている接続端子部１２４とが備えられ、キャパシタ部と両接続端子部との間に間隙１０８が設けられる。外部接続電極１０６は、上部電極から外部接続電極受けに引き出されている。内蔵・搭載時の変形によって発生する応力を間隙が吸収する。【選択図】　　　　図２
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【特許請求の範囲】
【請求項１】
基材上に、下部電極が形成され、該下部電極の一部領域上に誘電体薄膜および上部電極が積層されている薄膜キャパシタであって、前記下部電極の前記誘電体薄膜の形成されていない領域からその上方に向けて、前記下部電極に接続する下部接続電極が引き出され、前記誘電体薄膜の形成されている領域と前記下部接続電極が形成されている領域との間に前記下部電極の露出している領域が存在することを特徴とする薄膜キャパシタ。
【請求項２】
前記上部電極からその上方に向けて、前記上部電極に接続する上部接続電極が引き出されていることを特徴とする請求項１に記載の薄膜キャパシタ。
【請求項３】
前記上部電極が前記誘電体薄膜の形成されていない領域まで前記基材上に延び、前記上部電極の前記誘電体薄膜の形成されていない領域からその上方に向けて、前記上部電極に接続する上部接続電極が引き出され、前記誘電体薄膜の形成されている領域と前記上部接続電極が形成されている領域との間に前記上部電極の露出している領域が存在することを特徴とする請求項１に記載の薄膜キャパシタ。
【請求項４】
前記上部電極が上部接続電極に接続され、該上部接続電極が、前記上部電極の上方に形成される引き出し部電極と、前記下部電極の形成されていない基材上に形成される外部接続部電極と、前記引き出し部電極と前記外部接続部電極とを接続する接続配線部電極とからなり、前記接続配線部電極の少なくとも一部が前記基材上に形成されていることを特徴とする請求項１に記載の薄膜キャパシタ。
【請求項５】
前記露出している下部電極、あるいは、前記露出している下部電極および前記露出している上部電極、あるいは、前記露出している下部電極および前記接続配線部電極に、それらが除去されたギャップ部が存在し、該ギャップ部に、圧縮応力が印加されると印加圧縮応力の方向の寸法が減少するとともにその方向の導電率が増加する材料〔以下、「圧力依存導電率材料」という〕が充填されていることを特徴とする請求項１から４のいずれかに記載の薄膜キャパシタ。
【請求項６】
基材上に、下部電極が形成され、該下部電極の一部領域上に誘電体薄膜および上部電極が積層されている薄膜キャパシタであって、前記下部電極の前記誘電体薄膜の形成されていない領域からその上方に向けて、前記下部電極に接続する下部接続電極が引き出され、前記誘電体薄膜の形成されている領域から前記下部接続電極が形成されている領域に渡って、前記下部電極上に絶縁層が形成され、該絶縁層の一部に空隙が形成されていることを特徴とする薄膜キャパシタ。
【請求項７】
前記上部電極からその上方に向けて、前記上部電極に接続する上部接続電極が引き出されていることを特徴とする請求項６に記載の薄膜キャパシタ。
【請求項８】
前記上部電極が前記誘電体薄膜の形成されていない領域まで前記基材上に延び、前記上部電極の前記誘電体薄膜の形成されていない領域からその上方に向けて、前記上部電極に接続する上部接続電極が引き出され、前記誘電体薄膜の形成されている領域から前記上部接続電極が形成されている領域に渡って、前記上部電極上に絶縁層が形成され、該絶縁層の一部に空隙が形成されていることを特徴とする請求項６に記載の薄膜キャパシタ。
【請求項９】
前記上部電極が上部接続電極に接続され、該上部接続電極が、前記上部電極の上方に形成される引き出し部電極と、前記下部電極の形成されていない基材上に形成される外部接続部電極と、前記引き出し部電極と前記外部接続部電極とを接続する接続配線部電極とからなり、前記誘電体薄膜の形成されている領域から前記外部接続部電極が形成されている領域に渡って、前記基材上に絶縁層が形成され、該絶縁層の一部に空隙が形成され、該空隙の壁面および底面に沿って前記接続配線部電極が形成されていることを特徴とする請求項６に記載の薄膜キャパシタ。
【請求項１０】
前記外部接続部電極と前記基材との間に、前記下部電極と同一材料からなる疑似下部電極が形成されていることを特徴とする請求項４、５または９に記載の薄膜キャパシタ。
【請求項１１】
前記空隙の底面の少なくとも一部が、前記下部電極、または、前記下部電極および前記上部電極、または、前記下部電極および前記基材まで達していることを特徴とする請求項６から１０のいずれかに記載の薄膜キャパシタ。
【請求項１２】
前記空隙を挟んで櫛歯状または鋸歯状の突起をもって絶縁層が形成されていることを特徴とする請求項１１に記載の薄膜キャパシタ。
【請求項１３】
前記空隙が、少なくとも部分的に、前記絶縁層よりも低いヤング率を有する低弾性率材料で充填されていることを特徴とする請求項６から１２のいずれかに記載の薄膜キャパシタ。
【請求項１４】
前記空隙の下の下部電極、または、前記空隙の下の下部電極および前記空隙の下の上部電極、または、前記空隙の下の下部電極および前記空隙の下の接続配線部電極に、それらが除去されたギャップ部が存在し、少なくとも該ギャップ部に、圧力依存導電率材料が充填されていることを特徴とする請求項６から１２のいずれかに記載の薄膜キャパシタ。
【請求項１５】
前記圧力依存導電率材料の上に前記絶縁層よりも低いヤング率を有する低弾性率材料が形成されていることを特徴とする請求項１４に記載の薄膜キャパシタ。
【請求項１６】
請求項２から５、７から１５のいずれかに記載の薄膜キャパシタが樹脂基板内に埋め込まれ、前記薄膜キャパシタの下部接続電極が該下部接続電極を貫通するスルーホールまたは該下部接続電極に達するビアホールを介して引き出され、前記薄膜キャパシタの上部接続電極が該上部接続電極を貫通するスルーホールまたは該上部接続電極に達するビアホールを介して引き出されていることを特徴とする薄膜キャパシタを内蔵した配線基板。
【請求項１７】
前記薄膜キャパシタが接着剤を介して前記樹脂基板の配線層に固着されていることを特徴とする請求項１６に記載の薄膜キャパシタを内蔵した配線基板。
【請求項１８】
請求項２から４、７から１３のいずれかに記載の薄膜キャパシタを搭載した半導体集積回路であって、その表面上に形成された電極パッドに前記薄膜キャパシタの下部接続電極および上部接続電極が接続されていることを特徴とする薄膜キャパシタを搭載した半導体集積回路。
【請求項１９】
前記下部接続電極および上部接続電極がはんだボールまたはスタッドバンプを介して前記電極パッドに接続されていることを特徴とする請求項１８に記載の薄膜キャパシタを搭載した半導体集積回路。
【請求項２０】
前記各電極パッドを介して、前記下部接続電極および上部接続電極の一方が電源配線に電気的に接続され、他方が接地配線に接続されていることを特徴とする請求項１８または１９に記載の薄膜キャパシタを搭載した半導体集積回路。
【請求項２１】
請求項１６から２０に記載の配線基板または半導体集積回路を搭載した電子機器システム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は基材上に形成された薄膜キャパシタおよびその薄膜キャパシタを内蔵した多層配線基板さらにはその薄膜キャパシタを搭載した半導体集積回路に関するものである。
【０００２】
【従来の技術】
電子機器の小型化・薄型化に伴い、受動素子であるキャパシタも小型化・薄型化が進んでいる。積層セラミクスコンデンサでは０６０３サイズ（０．６ｍｍ×０．３ｍｍ）から０４０２サイズ（０．４ｍｍ×０．２ｍｍ）まで小型の製品が開発されているが、実装時の取り扱い上の困難さが増しており、これ以上の小型化は難しいとされている。また積層セラミクスコンデンサはその積層構造のために、共振周波数が数百ＭＨｚ程度までであり、ＧＨｚ以上の高速・高周波のシステムに対応させることは難しい。
【０００３】
一方、基材上に下部電極、容量絶縁膜、上部電極を積層した薄膜キャパシタは、共振周波数が数ＧＨｚ以上となり、高速・高周波システムに必要なキャパシタを実現することが可能である。特に（Ｂａ，Ｓｒ）ＴｉＯ３やＰｂ（Ｚｒ，Ｔｉ）Ｏ３に代表されるペロブスカイト型酸化物薄膜は１００以上の高い比誘電率を有し、限られた基材面積上に高容量密度の薄膜キャパシタを作製することができる。また近年、ＺｒＯ２、ＨｆＯ２あるいはＴｉＯ２、あるいは、それらの固溶体の薄膜も、比誘電率は１５前後とペロブスカイト型酸化物薄膜に比べると小さいものの、物理膜厚を１０ｎｍ程度に薄く、かつ４００℃以下の低温で成膜できることから、薄膜キャパシタの容量絶縁膜として注目されている。
【０００４】
基材上に形成された薄膜キャパシタで特徴的な構造を有するものとして、特開平６−３２５９６９号公報に開示された薄膜キャパシタが挙げられる。同公報によれば、表面に凹凸部や欠陥のある基材上に薄い容量絶縁膜を有する薄膜キャパシタを形成する際、基材とキャパシタ部との間に空隙を設け、基材の凹凸や欠陥の影響が下部電極や容量絶縁膜に及ばないようにすることにより、キャパシタの短絡を防止している。同様にキャパシタと基材との間に空隙を設ける構造が特開平９−１８１３６３号公報に開示されている。さらに、特開平７−２４５２３３号公報には、基材の表面側に下部電極、容量絶縁膜、上部電極、上部電極の外部接続電極を積層してキャパシタを形成し、基材内に設けた貫通スルーホールを通して下部電極の外部接続電極を引き出した薄膜キャパシタが開示されている。
【０００５】
ここで、実際の電子機器において、マザーボード等の実装基板の面積を縮小するために、キャパシタをはじめ抵抗やインダクタなどの受動素子を多層配線基板に内蔵する方法が提案されている。例えば特開平１１−１２６９７８号公報には、多層配線基板内に空隙を設け、その空隙内にキャパシタや抵抗などの電子素子を内蔵する技術が開示されている。また特開２００１−１６８５３４号公報には、貫通スルーホールを用いて、内蔵した受動素子を配線層に接続させた多層配線基板が開示されている。これら配線基板に内蔵されるキャパシタは、従来の積層セラミクスコンデンサあるいは薄膜を単純に積層した薄膜キャパシタである。
【０００６】
またＬＳＩ（大規模集積回路）においては、その動作周波数が数百ＭＨｚからＧＨｚオーダーとなり、クロックの立ち上がり時間が非常に短くなってきたため、ＬＳＩに急激な負荷がかかると、電源とＬＳＩの配線間に存在する寄生抵抗と寄生インダクタンスにより電圧降下が生じ、それに伴う誤動作が問題となっている。この電圧降下を低減するために、デカップリングキャパシタとして、従来は積層セラミクスコンデンサをＬＳＩの近傍に実装し、それによってノイズ低減を図っていた。
【０００７】
【発明が解決しようとする課題】
図１６に、基材上に形成された従来の薄膜キャパシタの断面構造を示す。基材８０１上に下部電極８０２、容量絶縁膜８０３、上部電極８０４が積層されたキャパシタ部８２３と、下部電極８０２あるいは上部電極８０４と接触する外部接続電極８０７、８０６が存在する接続端子部８２２、８２４とから薄膜キャパシタが構成されているが、このキャパシタ部８２３と引き出し電極部８２２、８２４との間が、ＳｉＯ２、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）やＮＳＧ（ｎｏｎ−ｄｏｐｅｄ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）、あるいは、ポリイミドやエポキシなどの絶縁樹脂を用いた層間絶縁膜１０５で埋め込まれ、薄膜キャパシタが一体的にリジットに固定されている。このような従来の薄膜キャパシタを、配線が存在する多層配線基板あるいはＬＳＩ上に搭載した場合、配線の段差によって薄膜キャパシタがたわみ、キャパシタ部や配線に応力が集中し、キャパシタが短絡状態または開放状態となってしまうということが、発明者の鋭意研究の結果、明らかとなった。
【０００８】
特開平１１−１２６９７８号公報に開示された多層配線基板では、内部の空隙に電気素子が内蔵されているが、配線段差上に搭載された電気素子の、搭載時の圧力による変形については考慮されていない。また、特開２００１−１６８５３４号公報に開示された多層配線基板においても、その内部のくぼみに内蔵された薄膜キャパシタへの応力集中は考慮されていない。同様に、特開平７−２４５２３３号公報に開示された薄膜キャパシタもリジッドな構造で、変形時に生じる応力を吸収する手段を有しないので、例えば容量絶縁膜が断線して下部電極と上部電極とが短絡してしまうなどの問題が発生し得る。一方、特開平６−３２５９６９号公報や特開平９−１８１３６３号公報に開示された、基材に空隙が存在する薄膜キャパシタは、キャパシタ上方からのプレス圧力を受けたときに、基材の空隙内部に下部電極や容量絶縁膜が変形して埋め込まれてしまい、結果として電極の短絡や開放による不良を引き起こしてしまう。ＬＳＩ上への搭載時にもキャパシタ変形による同様の不良が発生しやすい。
【０００９】
本発明は、上記課題に鑑みてなされたものであって、その目的は、第一に、多層配線基板やＬＳＩに薄膜キャパシタを内蔵・搭載する際に、配線の段差によって生じた薄膜キャパシタの変形が引き起こす短絡や開放による不良を回避し、キャパシタ作製直後の初期特性が、多層配線基板やＬＳＩへの搭載後も変化しないような薄膜キャパシタを提供することであり、第二に、そのような信頼性の高い薄膜キャパシタを搭載した多層配線基板や半導体集積回路を提供することである。第三に、そのような多層配線基板や半導体集積回路を含む電子機器システムを提供することである。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明によれば、基材上に、下部電極が形成され、該下部電極の一部領域上に誘電体薄膜および上部電極が積層されている薄膜キャパシタであって、前記下部電極の前記誘電体薄膜の形成されていない領域からその上方に向けて、前記下部電極に接続する下部接続電極が引き出され、前記誘電体薄膜の形成されている領域と前記下部接続電極が形成されている領域との間に前記下部電極の露出している領域が存在することを特徴とする薄膜キャパシタ、が提供される。
【００１１】
また、上記目的を達成するため、本発明によれば、基材上に、下部電極が形成され、該下部電極の一部領域上に誘電体薄膜および上部電極が積層されている薄膜キャパシタであって、前記下部電極の前記誘電体薄膜の形成されていない領域からその上方に向けて、前記下部電極に接続する下部接続電極が引き出され、前記誘電体薄膜の形成されている領域から前記下部接続電極が形成されている領域に渡って、前記下部電極上に絶縁層が形成され、該絶縁層の一部に空隙が形成されていることを特徴とする薄膜キャパシタ、が提供される。
そして、好ましくは、上部接続電極の少なくとも一部が上部電極の誘電体薄膜の形成されていない領域からその上方に向けて引き出され、誘電体薄膜の形成されている領域と前記少なくとも一部の上部接続電極が形成されている領域との間に前記上部電極の露出している領域あるいは空隙が存在する。
【００１２】
また、上記目的を達成するため、本発明によれば、上記の薄膜キャパシタが樹脂基板内に埋め込まれ、前記薄膜キャパシタの下部接続電極が該下部接続電極を貫通するスルーホールまたは該下部接続電極に達するビアホールを介して引き出され、前記薄膜キャパシタの上部接続電極が該上部接続電極を貫通するスルーホールまたは該上部接続電極に達するビアホールを介して引き出されていることを特徴とする薄膜キャパシタを内蔵した配線基板、が提供される。
【００１３】
また、上記目的を達成するため、本発明によれば、上記の薄膜キャパシタを搭載した半導体集積回路であって、その表面上に形成された電極パッドに前記薄膜キャパシタの下部接続電極および上部接続電極が接続されていることを特徴とする薄膜キャパシタを搭載した半導体集積回路、が提供される。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
図１は、本発明の薄膜キャパシタの第１の実施の形態を示す断面図である。樹脂または金属からなる厚さ５０μｍ程度の基材１０１上に、下部電極１０２と容量絶縁膜（誘電体薄膜）１０３と上部電極１０４とが積層されたキャパシタ部１２３と、層間絶縁膜１０５を介して上部電極１０４および下部電極１０２にそれぞれ接続されている外部接続電極１０６および１０７が存在する接続端子部１２４、１２２とを有して薄膜キャパシタが構成されている。キャパシタ部１２３と接続端子部１２４、１２２との間には、空隙１０８が存在している。空隙１０８は、基材１０１の変形によって生じる応力を吸収して、下部電極１０２、容量絶縁膜１０３、上部電極１０４が損傷を受けないようにするために設けられている。外部接続電極１０６、１０７は、接続抵抗を小さくするために１０μｍ以上の十分厚い膜厚を有することが望ましく、また、その材料としては抵抗率の小さなＣｕを主成分とすることが好ましい。また容量絶縁膜１０３は、下部電極１０２と上部電極１０４との電気的短絡を防止するために下部電極１０２の端部を十分覆うことができるように、ＣＶＤ法やゾルゲル法など段差被覆性に優れた成膜手法で作製されることが望ましい。
【００１５】
次に、この第１の実施の形態の薄膜キャパシタの作製プロセルを、基材１０１としてポリイミドフィルムを用いた場合について説明する。まず、市販のポリイミドフィルムの上に、ＤＣスパッタ法により下部電極１０２として、ＴｉＮ／Ｍｏ／Ｔｉの積層膜を堆積した後、フォトリソグラフィー法とウェットエッチング法により所望のパターンを形成した。その上に容量絶縁膜１０３として、ＣＶＤ法により成膜温度３００℃でＡｌ２Ｏ３薄膜を成膜した後、フォトリソグラフィー法とＩＢＥ（イオンビームエッチング）法により所望の形状に加工した。さらに上部電極１０４として、ＤＣスパッタ法によりＡｕ／ＴｉＮ積層膜を堆積した後、フォトリソグラフィー法とウェットエッチング法により所望のパターンを形成した。次に、層間絶縁膜１０５として、感光性ポリイミド樹脂を塗布した後、フォトリソグラフィー法により所望のパターンを形成した。その後、ＤＣスパッタ法によりＣｕ／Ｔｉ積層膜を全面に堆積した。次に、フォトリソグラフィー法により形成すべき外部接続電極形状の開口を有するレジスト膜を形成し、その開口にＣｕ／Ｔｉ膜を給電層として電解めっき法によりＣｕを１２μｍの厚さに成膜し、外部接続電極１０６および１０７とした。最後に、レジスト膜を除去した後、外部接続電極１０６および１０７以外の領域に露出したＣｕ／Ｔｉ積層膜をウェットエッチング法で除去して、図１に示す本実施の形態に係る薄膜キャパシタの製造工程を完了した。図１では空隙部に層間絶縁膜が無い構造が示されているが、十分な応力緩和が得られる範囲内であれば、空隙内の下部電極１０２や上部電極１０４の直上に層間絶縁膜の一部が残っていても構わない。
【００１６】
図２（ａ）、（ｂ）は、本発明の薄膜キャパシタの第２の実施の形態を示す平面図と断面図である。図２において、図１に示した第１の実施の形態の部分と同等の部分には同一の参照符号を付し重複する説明を省略する。本実施の形態の薄膜キャパシタが図１に示した第１の実施の形態の薄膜キャパシタと異なる点は、上部電極１０４が容量絶縁膜１０３の上にしか形成されず、上部電極側の外部接続電極１０６が、上部電極側の接続端子部１２４からキャパシタ部１２３まで延びてきており、キャパシタ部１２３の層間絶縁膜１０５に形成した開口を通して上部電極１０４に接続されているという点である。このように、上部電極１０４を容量絶縁膜１０３の上だけに形成することによって、容量絶縁膜１０３は、下部電極１０２の端部を覆う必要がなくなるので、ＣＶＤ法やゾルゲル法以外にスパッタ法等の段差被覆性の乏しい成膜手法で作製されることが可能になる。また、外部接続電極１０６と基材１０１との間に下部電極１０２と同じ材料で形成された外部接続電極受け１０２ｂが存在しているが、この外部接続電極受け１０２ｂは、外部接続電極１０６と基材１０１とを密着させるための単なる密着層であって、外部接続電極１０６が基材１０１と直接接しても密着するものである場合には、省略されても構わない。
【００１７】
図２（ａ）の５０２、５０２ｂ、５０３は、それぞれ、接続端子部１２２、１２４、キャパシタ部１２３において、下部電極１０２、外部接続電極受け１０２ｂ、上部電極１０４に対して外部接続電極のコンタクトを得るために層間絶縁膜１０５に形成したコンタクト開口部である。キャパシタ部１２３と接続端子部１２４、１２２との間には、第１の実施の形態と同様に、層間絶縁膜１０５を介して空隙１０８が存在している。
【００１８】
次に、この第２の実施の形態の薄膜キャパシタの作製プロセルを、基材１０１としてポリイミドフィルムを用いた場合について説明する。まず、市販のポリイミドフィルムを用い、この上にＤＣスパッタ法により下部電極１０２としてＰｔ／Ｔｉ／Ｍｏ／Ｔｉの積層膜を堆積し、その上に容量絶縁膜１０３として、ｒｆスパッタ法により成膜温度３５０℃でＳｒＴｉＯ３薄膜を成膜し、さらに上部電極１０４としてＤＣスパッタ法によりＰｔ膜を堆積し、フォトリソグラフィー法とウェットエッチング法により、順次、所望のパターンを形成した。次に、層間絶縁膜１０５として、感光性ポリイミド樹脂を塗布した後、フォトリソグラフィー法により所望のパターンを形成した。その後、ＤＣスパッタ法によりＣｕ／Ｔｉ積層膜を全面に堆積した。次に、フォトリソグラフィー法により形成すべき外部接続電極形状の開口を有するレジスト膜をキャパシタ部１２３と接続端子部１２４、１２２とに形成し、その開口にＣｕ／Ｔｉ積層膜を給電層として電解めっき法によりＣｕを１２μｍの厚さに成膜した。次いで、レジスト膜を除去した後、露出したＣｕ／Ｔｉ積層膜をウェットエッチング法で除去した。次に、キャパシタ部１２３と接続端子部１２２との間の空隙をレジスト膜で覆い、スパッタ法を用いて、キャパシタ部１２３に形成したＣｕ層と接続端子部１２４に形成したＣｕ層とを接続する金属層を形成した。最後にレジスト膜を除去して、図２に示す本実施の形態に係る薄膜キャパシタの製造工程を完了した。上述の製造工程において、最後に形成する金属層の金属を種々選択することによって、外部接続電極の最上層の金属としてＣｕ以外の金属を選択できるというメリットが生じる。キャパシタ部１２３に形成したＣｕ層と接続端子部１２４に形成したＣｕ層とを接続する金属層を形成する方法として、給電層として利用した、この部分のＣｕ／Ｔｉ積層膜を除去せずに残して利用する方法もある。この場合は、最後の金属層の成膜工程が省略できるというメリットがある。さらに、キャパシタ部１２３に形成したＣｕ層と接続端子部１２４に形成したＣｕ層とを接続する金属層を形成する方法として、キャパシタ部１２３と接続端子部１２２、１２４とにＣｕめっき層を形成する際、キャパシタ部１２３と接続端子部１２４との間にもＣｕめっき層を形成し、エッチング法によって内部に空隙を有する金属層に加工する方法も考えられるが、金属層の膜厚の制御が難しく、生産性において劣る。なお、図２では空隙部には層間絶縁膜が無い構造が示されているが、第１の実施の形態と同様に、十分な応力緩和が得られる範囲内で、空隙内の下部電極１０２や外部接続電極１０６の直上に層間絶縁膜の一部が残っていても構わない。
【００１９】
本実施の形態の薄膜コンデンサの製造方法においては、第１の実施の形態と違って、容量絶縁膜１０３の成膜方法として、段差被覆性の乏しいｒｆスパッタ法を用いることが可能である。
【００２０】
図３は、図２に示す本実施の形態の薄膜キャパシタを配線の段差の存在する配線基板上に搭載した様子を示している。配線基板のコア層２０１上に厚さ２４〜３０μｍ程度の配線層２０２が形成されており、コア層２０１と配線層２０２との間に、配線層の厚さの段差が生じている。配線層２０２の上に、エポキシ樹脂等の接着剤を用いて、本発明の薄膜キャパシタ２０５が搭載されている。この薄膜キャパシタ２０５が上方よりプレスされると、薄膜キャパシタ２０５のキャパシタ部１２３が下に凸状に変形する。しかしながら、キャパシタ部１２３と接続端子部１２２、１２４との間に存在する空隙１０８が、変形によって発生する応力を吸収するため、電極膜（下部電極や上部電極）が断線したり、容量絶縁膜にクラックが入ることはない。
【００２１】
図４は、図２に示す本実施の形態の薄膜キャパシタを上下逆転させて、その外部接続電極をはんだボールによって半導体集積回路上の電極パッドに接続した様子を示している。薄膜キャパシタ３０５の外部接続電極１０６、１０７のはんだボール３０８による電極パッド３０２への接続後、薄膜キャパシタ３０５は下に凸（薄膜キャパシタ本来の上下方向では上に凸）状に変形するが、空隙１０８が存在するため、電極膜（下部電極や上部電極）が断線したり、容量絶縁膜にクラックが入ったりすることがない。
【００２２】
図５（ａ）、（ｂ）は、本実施の形態の薄膜キャパシタの変形例を示す平面図である。図５において、図２（ａ）に示した部分と同等の部分には同一の参照符号を付し重複する説明を省略する。図５（ａ）に示す薄膜キャパシタは、空隙１０８の領域において、層間絶縁膜１０５が、キャパシタ部１２３と接続端子部１２４、１２２との間で、櫛形状に入り組んだ構造となっている。また、図５（ｂ）に示す薄膜キャパシタは、キャパシタ部１２３と接続端子部１２４、１２２との間で、層間絶縁膜１０５がのこぎり歯形状に入り組んだり、図５（ａ）の場合と９０°異なる向きに櫛形状に入り組んでいるような構造となっている。このように、空隙１０８からは必ずしも層間絶縁膜１０５を完全に除去する必要はなく、空隙１０８は、変形による応力を吸収もしくは低減できる構造を有していればよい。図５（ａ）、（ｂ）に示す薄膜コンデンサの構造は、図２に示す薄膜コンデンサの構造と比べて、ねじり方向の強度が増し、製造上の取り扱いが容易になるという利点を有する。
【００２３】
図６は、本発明の薄膜キャパシタの第３の実施の形態を示す断面図である。図６において、図２に示した第２の実施の形態の部分と同等の部分には同一の参照符号を付し重複する説明を省略する。本実施の形態の薄膜キャパシタが図２に示した第２の実施の形態の薄膜キャパシタと異なる点は、キャパシタ部１２３と接続端子部１２２、１２４との間が、空隙ではなく、弾性率の小さなゴムなどの低弾性率材料１０９で完全に、あるいは部分的に充填されているという点である。この低弾性率材料１０９に要求される特性は、層間絶縁膜１０５よりも低いヤング率（弾性率）を有するということである。低弾性率材料１０９のヤング率が層間絶縁膜１０５のヤング率よりも低ければ、薄膜キャパシタが変形して紙面左右方向に応力が働いたとき、層間絶縁膜１０５が歪まずに低弾性率材料１０９が歪んで応力を吸収することができる。外部接続電極は、第１の実施の形態と同様、接続抵抗を小さくするために１０μｍ以上の十分厚い膜厚を有することが望ましく、また、抵抗率の小さなＣｕを主成分とすることが好ましい。図６に示す本実施の形態の薄膜キャパシタは、図１、図２に示す第１、第２の実施の形態の薄膜キャパシタと同様に、変形によって生じる応力を吸収して、電極の短絡や開放による不良を防止することができる。図６に示す本実施の形態の薄膜キャパシタは、さらに、図２に示した第２の実施の形態の薄膜キャパシタに比べ、キャパシタ部１２３と接続端子部１２２、１２４との間が低弾性率材料１０９で充填されているため、薄膜キャパシタを取り扱う際の折れ曲がりが防止され、ハンドリングが容易になり、製造上の歩留まりが向上するという効果を有する。
【００２４】
図７は、本発明の薄膜キャパシタの第４の実施の形態を示す断面図である。図７において、図２に示した第２の実施の形態の部分と同等の部分には同一の参照符号を付し重複する説明を省略する。本実施の形態の薄膜キャパシタが図２に示す第２の実施の形態の薄膜キャパシタと異なる点は、上部電極１０４の接続端子部が存在しないという点である。このように、上部電極１０４の接続端子部をなくすると、上部電極１０４に接続される外部接続電極１０６が容量絶縁膜１０３の真上に引き出されるため、配線基板に内蔵したときに表面配線層との電気的接続にプロセス上安価な貫通スルーホールを使うことができないというデメリットはあるが、外部接続電極１０６が横方向に引き延ばされることがないので、図２に示した第２の実施の形態の薄膜キャパシタと比べて、薄膜キャパシタの形状が小さくなるというメリット、および、高周波特性が向上するというメリットがある。また、ビルドアップ工法によるビア接続およびはんだボールでの接続は可能であって、キャパシタの搭載面積が小さくなる効果がある。
【００２５】
図８は、本発明の薄膜キャパシタの第５の実施の形態を示す断面図である。図８において、図７に示した第４の実施の形態の部分と同等の部分には同一の参照符号を付し重複する説明を省略する。本実施の形態の薄膜キャパシタが図７に示した第４の実施の形態の薄膜キャパシタと異なる点は、キャパシタ部１２３と接続端子部１２２との間が、低弾性率材料１０９で完全に、あるいは部分的に充填されているという点である。図８に示す薄膜キャパシタは、図６に示した薄膜キャパシタと同様に、薄膜キャパシタを取り扱う際の折れ曲がりが防止され、ハンドリングが容易になり、製造上の歩留まりが向上するという効果を有する。
【００２６】
図９は、本発明の薄膜キャパシタの第６の実施の形態を示す断面図である。図９において、図２に示した第２の実施の形態の部分と同等の部分には同一の参照符号を付し重複する説明を省略する。本実施の形態の薄膜キャパシタが図２に示した第２の実施の形態の薄膜キャパシタと異なる点は、キャパシタ部１２３と接続端子部１２２との間の空隙部において下部電極１０１に電極ギャップ１１１が存在し、キャパシタ部１２３と接続端子部１２４との間の空隙部において外部接続電極１０６に電極ギャップ１１２が存在し、少なくとも電極ギャップ１１１、１１２を満たすように、圧縮応力が印加されると印加圧縮応力の方向の寸法が減少するとともにその方向の導電率が増加する材料〔以下、「圧力依存導電率材料」という〕１１０が充填されているという点である。圧力依存導電率材料１１０は、紙面左右方向に応力の働いていないときにその方向の導電率が低く、紙面左右方向に圧縮応力が働いたときにその方向の導電率が高くなる。このような圧力依存導電率材料は、例えば弾性率の低い樹脂内部に金属粒子などの導電材料を分散させて作製することができる。
【００２７】
図１０は、本発明の薄膜キャパシタの第７の実施の形態を示す断面図である。図１０において、図９に示した第６の実施の形態の部分と同等の部分には同一の参照符号を付し重複する説明を省略する。本実施の形態の薄膜キャパシタが図７に示した第６の実施の形態の薄膜キャパシタと異なる点は、少なくとも電極ギャップ１１１、１１２を満たす圧力依存導電率材料１１０の上に、空隙部を完全にあるいは部分的に充填するように低弾性率材料１０９が形成されているという点である。本実施の形態の薄膜キャパシタにおいて低弾性率材料１０９を使用した効果は、図６および図８に示した薄膜キャパシタにおいて低弾性率材料を使用した効果と同じである。なお、第７、第８の実施の形態においても、外部接続電極は、第１の実施の形態の薄膜キャパシタの場合と同様に、接続抵抗を小さくするために１０μｍ以上の十分厚い膜厚を有することが望ましく、また、抵抗率の小さなＣｕを主成分とすることが好ましい。
【００２８】
図９、図１０に示す薄膜キャパシタは、作製直後では電極ギャップ１１１、１１２内の圧力依存導電率材料１１０の抵抗が高く、特性評価を行なうことが不可能である。しかしながら、例えば図３に示すような薄膜キャパシタが下に凸の形状になるような応力が加わると、圧力依存導電率材料１１０が紙面左右方向に圧縮応力を受け、その結果、樹脂中に分散している導電材料が接触し合うことによって圧力依存導電率材料１１０の導電率が増加し、キャパシタ部１２３の下部電極１０２および上部電極１０４と、接続端子部１２２、１２４の外部接続電極１０７、１０６とがそれぞれ電気的に導通し、薄膜キャパシタとしての動作が可能になる。圧力依存導電率材料１１０は変形することによって応力を吸収する役割をも果たすので、図２に示す第２の実施の形態のように電極膜が存在する場合に比べ、容量絶縁膜への印加応力がさらに小さくなり、設計値どおりの容量値が高歩留まりで得られる。
【００２９】
図１１は、本発明の薄膜キャパシタを内蔵した多層配線基板の断面図である。図１１に示す薄膜キャパシタ内蔵多層配線基板は、以下のように作製される。本発明の薄膜キャパシタ２０５をコア層２０１に形成された配線層２０２の上に搭載した後、コア層２０１をプリプレグ層２０３で挟み、プレスにより一体化する。その後、薄膜キャパシタ２０５の外部接続電極１０６、１０７を貫通するように基板を貫通する貫通スルーホール２０４を設け、プリプレグ層２０３の表面に配線パターン２０６を形成するとともに、貫通スルーホール２０４の内壁面に、配線パターン２０６と薄膜キャパシタ２０５の外部接続電極１０６、１０７や配線層２０２とを接続するＣｕめっき層２０７を形成する。
【００３０】
一体化の際のプレスにより、薄膜キャパシタは下に凸状に変形するが、空隙１０８が変形によって発生する応力を吸収するため、電極層が断線したり、容量絶縁膜にクラックが入ったりすることがなく、多層配線基板内蔵後も良好な容量値が得られる。
なお、上述の説明においては、薄膜キャパシタの外部接続電極は、貫通スルーホールを介して配線パターンに接続されたが、外部接続電極に達するビアホールを形成して、このビアホールを介して配線パターンに接続されるようにしてもよい。また、本発明のキャパシタ内蔵配線基板において、本発明の全ての実施の形態の薄膜キャパシタを使用することができる。
【００３１】
図１２は、本発明の薄膜キャパシタを搭載した半導体集積回路の断面図である。本発明の半導体集積回路は、本発明の薄膜キャパシタを半導体集積回路の配線最上層にはんだボールを用いて上下逆転して搭載した例に関するものである。薄膜キャパシタ３０５は、半導体集積回路３０６の配線最上層の電極パッド３０２にはんだボール３０８を用いて搭載されており、その一方の電極（上部電極）は電源線に、他方の電極（下部電極）はグラウンド線に接続されている。電源線は、また、層間絶縁膜３０１に形成したビアホール３０７の内壁に堆積されたＣｕめっき層を介して、ＭＯＳトランジスタ３０４のドレイン電極に接続されている。したがって、薄膜キャパシタ３０５は、ＭＯＳトランジスタ３０４や外部電源のノイズを低減するデカップリングキャパシタとして作用している。
【００３２】
薄膜キャパシタ３０５は、半導体集積回路３０６への搭載時の押し付け圧力により、図１２において下に凸（薄膜キャパシタ本来の上下方向では上に凸）状に変形するが、空隙１０８が存在するために、容量絶縁膜にクラックが入ったりすることがなく、結果として、半導体集積回路３０６の電源線とグラウンド線が短絡するというような故障の発生することがない。
なお、上述の説明においては、薄膜キャパシタの外部接続電極は、はんだボールを介して電極パッドに接続されたが、スタッドバンプを介して電極パッドに接続されるようにしてもよい。また、本発明の薄膜キャパシタ搭載半導体集積回路において、本発明の薄膜キャパシタの第１〜第５の実施の形態のものが好適に用いられる。
【００３３】
〔比較例〕
従来の技術に基づいて薄膜キャパシタを作製した。図１３は、本比較例において作製された薄膜キャパシタの断面図である。図１３において、図２に示した第２の実施の形態の部分と同等の部分には同一の参照符号を付し重複する説明を省略する。本実施の形態の薄膜キャパシタが図２に示した第２の実施の形態の薄膜キャパシタと異なる点は、キャパシタ部１２３と接続端子部１２２、１２４との間に空隙が存在せず、キャパシタ部１２３と接続端子部１２２、１２４が層間絶縁膜１０５によってリジッドに固定されているという点である。このような構造の薄膜キャパシタにおいても、本発明の全ての実施の形態の薄膜キャパシタと同様に、作製直後においては設計どおりの容量値が得られた。しかしながら、図１１に示す薄膜キャパシタ内蔵配線基板の場合と同様にして、この薄膜キャパシタを多層配線基板に内蔵し、外部接続電極を用いて薄膜キャパシタの特性を評価したところ、多くの開放あるいは短絡による不良が発生した。
【００３４】
その原因を調べるため、薄膜キャパシタの断面部を観察したところ、図１４に示すように、層間絶縁膜、下部電極、容量絶縁膜に欠陥が発生することが明らかとなった。即ち、配線層２０２がコア層２０１に対して段差を有するために、薄膜キャパシタ実装時の押し付け圧力によって薄膜キャパシタが下に凸状に変形しており、キャパシタ部１２３と接続端子部１２２、１２４との間の層間絶縁膜１０５にクラック４０１が観察された。層間絶縁膜１０５のクラック４０１は、下部電極１０２の内部を通って基材１０１の表面まで達し、下部電極１０２に断線が見られた。このことが、本比較例の薄膜キャパシタが多層配線基板内蔵後に開放による不良となった原因であると考えられる。さらに、容量絶縁膜１０３にもクラック４０２が観察された。このことが、上部電極と下部電極との短絡による不良の原因であると考えられる。これらのクラックが発生するのは、キャパシタ部１２３と接続端子部１２２、１２４とが層間絶縁膜１０５によってリジッドに固定され、薄膜キャパシタの変形によって発生する応力を吸収する層が存在しないためである。
【００３５】
図１５に本発明の薄膜キャパシタおよび比較例の薄膜キャパシタを多層配線基板に内蔵したときの測定容量値のばらつきを示す。薄膜キャパシタの容量の設計値は１０００ｐＦである。本発明の薄膜キャパシタを用いた場合、７５％以上の歩留まりで目標容量値が得られており、短絡や開放による不良も発生していない。一方、比較例の薄膜キャパシタを用いた場合、容量値のばらつきが大きく、１５％以上もの割合で短絡や開放による不良が発生している。
【００３６】
以上、本発明をその好適な実施の形態に基づいて説明したが、本発明の薄膜キャパシタ、それを用いた半導体集積回路および配線基板は、上述した実施の形態のみに制限されるものではなく、本願発明の要旨を変更しない範囲で種々の変化を施した薄膜キャパシタ、それを用いた半導体集積回路および配線基板も、本発明の範囲に含まれる。例えば、基材としては、主に樹脂を用いて説明されたが、ある程度の弾力を有し、多層配線基板や半導体集積装置に搭載可能な厚さを有するものであればどのような材料であってもよい。例えば、ＳＵＳやＣｕに代表される金属板や、１００μｍ程度の厚さに研磨したシリコン基板、サファイア基板などであっても良い。また低弾性率材料としては、ゴムの例を述べたが、樹脂やシリコーン等、弾性率が小さく、応力緩和の効果のある材料であればよい。また、薄膜コンデンサの容量絶縁膜としては、Ｔａ２Ｏ５やＳｒＴｉＯ３薄膜の場合について説明したが、その一部あるいは全部が、化学式がＡＢＯ３で表され、それぞれ、ＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｌａ、Ｌｉ、Ｋのうち少なくとも１種以上、ＢとしてＺｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｍｇ、Ｍｎ、Ｆｅ、Ｚｎ、Ｗのうち少なくとも１種以上を含むものであってもよい。あるいは、化学式が（Ｂｉ２Ｏ２）（Ａｍ−１ＢｍＯ３ｍ＋１）（Ｍ＝１，２，３，４，５）で表され、それぞれＡとしてＢａ、Ｓｒ、Ｐｂ、Ｃａ、Ｋ、Ｂｉのうち少なくとも１種以上、ＢとしてＮｂ、Ｔａ、Ｔｉ、Ｗの少なくとも１種以上を含むものであってもよい。あるいは、Ｔａ２Ｏ５、ＺｒＯ２、ＴｉＯ２、ＨｆＯ２、ＳｉＯ２、Ａｌ２Ｏ３、Ｓｉ３Ｎ４またはそれらの固溶体であってもよい。また、薄膜キャパシタの第３、第６、第７の実施の形態は、その基となる薄膜キャパシタとして薄膜キャパシタの第２の実施の形態を例に説明されているが、基となる薄膜キャパシタとしては、薄膜キャパシタの第２の実施の形態に限られず、薄膜キャパシタの第１、第４の実施の形態も同様に用いられる。
【００３７】
【発明の効果】
以上説明したように、本発明の薄膜キャパシタは、キャパシタ部と接続端子部との間に空隙を設け、あるいはその空隙に低弾性率材料を充填するものであるから、薄膜キャパシタが変形しても、変形による応力を吸収することが可能である。したがって、本発明によれば、内蔵あるいは実装した薄膜キャパシタが変形しても電極の開放や短絡による不良の発生が防止され、また、薄膜キャパシタの容量絶縁膜が絶縁破壊に至るまでの期間が長く、長寿命である、信頼性の高い配線基板および半導体集積回路を提供することが可能である。
また、本発明の薄膜キャパシタを内蔵した多層配線基板は、その内部に薄膜キャパシタを内蔵することにより、多層配線基板上のキャパシタ実装面積を不要とするものであるから、基板面積の縮小を可能にする。
また、本発明の薄膜キャパシタを搭載した半導体集積回路は、搭載された薄膜キャパシタの２端子が電源線と接地線に接続され、デカップリングキャパシタとして作用するものであるから、自身の電源ノイズを小さくするとともに、本発明の薄膜キャパシタおよびそれを搭載した半導体集積回路を用いた電子機器やシステムの低ノイズかつ高速な動作を可能にする。
【図面の簡単な説明】
【図１】本発明の薄膜キャパシタの第１の実施の形態を示す断面図。
【図２】本発明の薄膜キャパシタの第２の実施の形態を示す平面図〔（ａ）〕と断面図〔（ｂ）〕。
【図３】図２の薄膜キャパシタを搭載した配線基板の断面図。
【図４】図２の薄膜キャパシタを搭載した半導体集積回路の断面図。
【図５】本発明の薄膜キャパシタの第２の実施の形態の変形例を示す平面図。
【図６】本発明の薄膜キャパシタの第３の実施の形態を示す断面図。
【図７】本発明の薄膜キャパシタの第４の実施の形態を示す断面図。
【図８】本発明の薄膜キャパシタの第５の実施の形態を示す断面図。
【図９】本発明の薄膜キャパシタの第６の実施の形態を示す断面図。
【図１０】本発明の薄膜キャパシタの第７の実施の形態を示す断面図。
【図１１】本発明の薄膜キャパシタ内蔵配線基板の断面図。
【図１２】本発明の薄膜キャパシタ搭載半導体集積回路の断面図。
【図１３】比較例の薄膜キャパシタの断面図。
【図１４】比較例の薄膜キャパシタを搭載した配線基板の断面図。
【図１５】本発明と比較例との薄膜キャパシタの配線基板内に内蔵したときの容量値の分布図。
【図１６】従来の技術の薄膜キャパシタの断面図。
【符号の説明】
１０１　基材
１０２　下部電極
１０２ｂ　外部接続電極受け
１０３　容量絶縁膜
１０４　上部電極
１０５　層間絶縁膜
１０６、１０７　外部接続電極
１０８　空隙
１０９　低弾性率材料
１１０　圧力依存導電率材料
１１１、１１２　電極ギャップ
１２２、１２４　接続端子部
１２３　キャパシタ部
２０１　コア層
２０２　配線層
２０３　プリプレグ層
２０４　貫通スルーホール
２０５　薄膜キャパシタ
２０６　配線パターン
２０７　Ｃｕめっき層
３０１　層間絶縁膜
３０２　電極パッド
３０４　ＭＯＳトランジスタ
３０５　薄膜キャパシタ
３０６　半導体集積回路
３０７　ビアホール
３０８　はんだボール
４０１、４０２　クラック
５０２、５０２ｂ、５０３　コンタクト開口部
８０１　基材
８０２　下部電極
８０２ｂ　外部接続電極受け
８０３　容量絶縁膜
８０４　上部電極
８０５　層間絶縁膜
８０６、８０７　外部接続電極
８２２、８２４　接続端子部
８２３　キャパシタ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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