(57)【要約】【課題】ターンオフ損失を増大させずに低オン抵抗化でき、且つ高耐圧化ができる半導体装置を実現する。【解決手段】プレーナ構造のＰＴ型のＩＧＢＴは、不純物濃度１×１０１３ｃｍ−３からなるＮベース層１の裏面に層幅が４０μｍで、Ｐ―層３ａ側にピーク濃度１×１０１６ｃｍ−３を有するＮバッファ層２を形成し、このＮバッファ層２の裏面に層厚が５μｍで、ピーク濃度１×１０１６ｃｍ−３を有するＰ―層３ａ、及び層厚が１μｍで、ピーク濃度７×１０１７ｃｍ−３を有するＰ＋層３ｂからなるＰエミッタ層３を形成し、このＰ＋層３ｂにコレクタ電極１２を形成している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の高濃度層及びこの高濃度層の主面と接した第１導電型の低濃度層を有する第１導電型のエミッタ層と、
この第１導電型のエミッタ層における低濃度層上に形成され、且つこの第１導電型の低濃度層と同程度の濃度を有する第２導電型のバッファ層と、
この第２導電型のバッファ層上に形成された第２導電型のベース層と、
この第２導電型のベース層表面内に選択的に設けられた第１導電型のベース層と、
この第１導電型のベース層表面内に選択的に設けられた第２導電型のエミッタ層と、
この第２導電型のエミッタ層及び前記第２導電型のベース層間の前記第１導電型のベース層部分により形成されるチャネル領域と、
このチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極と、
前記第１導電型のベース層及び前記第２導電型のエミッタ層上に形成されたエミッタ電極と、
前記第１導電型の高濃度層の反対面に形成されたコレクタ電極と、
を具備することを特徴とするバイポーラモードで動作する半導体装置。
【請求項２】
前記第２導電型のバッファ層のピーク濃度が３×１０１６ｃｍ−３以下であり、前記第１導電型の低濃度層のピーク濃度が３×１０１６ｃｍ−３以下であり、前記第１導電型の高濃度層のピーク濃度が５×１０１７ｃｍ−３以上であることを特徴とする請求項１記載のバイポーラモードで動作する半導体装置。
【請求項３】
前記第２導電型のバッファ層の層厚が２０乃至４０μｍ、前記第１導電型の低濃度層の層厚が３μｍ以上、前記第１導電型の高濃度層の層厚が１ｕｍ以下であることを特徴とする請求項１又は２記載のバイポーラモードで動作する半導体装置。
【請求項４】
前記第１導電型の高濃度層のピーク濃度と厚さの積が、前記第１導電型の低濃度層のピーク濃度と厚さの積よりも３倍以上あることを特徴とする請求項１乃至３のいずれか１項記載のバイポーラモードで動作する半導体装置。
【請求項５】
前記第２導電型のベース層中、前記第２導電型のバッファ層中、又は前記第２導電型のベース層中及び前記第２導電型のバッファ層中に、ライフタイムを低減するために再結合中心を有し、ライフタイムが１５μｓ以下であることを特徴とする請求項１乃至４のいずれか１項記載のバイポーラモードで動作する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係わり、特にバイポーラモードで動作する高耐圧素子として用いられるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の電力用半導体装置に関する。
【０００２】
【従来の技術】
近年、ＩＧＢＴにおいては、微細化技術／デバイス構造の最適化等による低オン抵抗化／高速・高周波化／ターンオフ損失の低減化等の特性向上が進み、ターンオフ損失を増大させずに低オン抵抗化できるＩＧＢＴが発表されている。
【０００３】
この種のＩＧＢＴとしては、図４及び図５に示すものが知られている（例えば、特許文献１）。
【０００４】
図４はＩＧＢＴの断面図、図５は図４のＢ−Ｂ線に沿うＩＧＢＴの不純物プロファイルである。
【０００５】
この特許文献１に開示されたＩＧＢＴは、図４に示すように、低濃度のＮベース層１０１の裏面には、Ｎベース層１０１よりも高濃度のＮバッファ層１０２、及びＮバッファ層１０２よりも高濃度の逆導電型のＰエミッタ層１０３が形成され、シリコン基板１０４のＮベース層１０１表面には、複数のＰベース層１０５が互いに離間して選択的に形成されている。このＰベース層１０５の表面には、Ｐベース層１０５よりも高濃度のＮエミッタ層１０６が、複数互いに離間して選択的に形成されている。
【０００６】
そして、一方のＮエミッタ層１０６及びＰベース層１０５から、Ｎベース層１０１を介して他方のＰベース層１０５及びＮエミッタ層１０６に至る領域上には、各々、Ｎ＋多結晶シリコン膜からなるゲート電極１０８が、ゲート絶縁膜１０７を介してシリコン基板１０４上に形成されている。
【０００７】
ここで、Ｎエミッタ層１０６とＮベース層１０１間のＰベース層１０５の表面部分がチャネル領域として機能する。
【０００８】
また、ゲート電極１０８を覆う絶縁膜１０９に、コンタクト開口部１１０が、各々、Ｎエミッタ層１０６間のＰベース層１０５とＮエミッタ層１０６の一部を露出するように設けられ、この露出されたＰベース層１０５及びＮエミッタ層１０６に、各々、エミッタ電極１１１が形成されている。そして、シリコン基板１０４のＰエミッタ層１０３の裏面には、コレクタ電極１１２が形成されている。
【０００９】
上記構造において、図５に示すように、Ｎベース層１０１は、不純物濃度１×１０１３ｃｍ−３を有し、Ｎバッファ層１０２は、層厚が４０μｍで、Ｐエミッタ層１０３側にピーク濃度１×１０１６ｃｍ−３を有している。そして、Ｐエミッタ層１０３は、層厚が１μｍで、コレクタ電極１１１側にピーク濃度７×１０１７ｃｍ−３を有している。
【００１０】
このように、層厚が厚く、低濃度のＮバッファ層１０２、及び層厚が薄く、高濃度のＰエミッタ層１０３を設けたことにより、ターンオフ損失（Ｅｏｆｆ）を増大させることなく、オン抵抗（Ｖｃｅ（ｓａｔ．））を低減でき、また高温時でもターンオフ損失を減少することができる。
【００１１】
【特許文献１】
特開２００１−３３２７２９号公報（７頁、図１及び図３）
【００１２】
【発明が解決しようとする課題】
ところが、上述した従来のＩＧＢＴおいては、Ｐエミッタ層１０３の不純物濃度勾配が急峻であるため、Ｐエミッタ層１０３及びＮバッファ層１０２間に逆方向電圧を印加した場合には、Ｐエミッタ層１０３側に空乏層が伸張しないので逆方向耐圧が低く、またＰエミッタ層１０３の層厚が１μｍと薄いので、コレクタ電極１１２側から導入される欠陥等の影響を受けてアノードショート状態となり易く、逆方向耐圧が低下するという問題点を有している。
【００１３】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、ターンオフ損失を増大させずに低オン抵抗化でき、且つ高耐圧化ができる半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の一態様の半導体装置は、第１導電型の高濃度層及びこの高濃度層の主面と接した第１導電型の低濃度層を有する第１導電型のエミッタ層と、この第１導電型のエミッタ層における低濃度層上に形成され、且つこの第１導電型の低濃度層と同程度の濃度を有する第２導電型のバッファ層と、この第２導電型のバッファ層上に形成された第２導電型のベース層と、この第２導電型のベース層表面内に選択的に設けられた第１導電型のベース層と、この第１導電型のベース層表面内に選択的に設けられた第２導電型のエミッタ層と、この第２導電型のエミッタ層及び前記第２導電型のベース層間の前記第１導電型のベース層部分により形成されるチャネル領域と、このチャネル領域表面にゲート絶縁膜を介して設けられたゲート電極と、前記第１導電型のベース層及び前記第２導電型のエミッタ層上に形成されたエミッタ電極と、前記第１導電型の高濃度層の反対面に形成されたコレクタ電極とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
以下本発明の実施形態について図面を参照しながら説明する。
【００１６】
（第１の実施の形態）
まず、本発明の第１の実施の形態に係わる半導体装置としてのＩＧＢＴについて、図面を参照して説明する。図１はプレーナ構造のＰＴ（パンチスルー）型のＩＧＢＴの断面図、図２は図１のＡ−Ａ線に沿うＩＧＢＴの不純物プロファイルである。本実施の形態では、ＩＧＢＴの耐圧を向上させるためにＰエミッタ層の構造を変更した点に特徴を有する。
【００１７】
本実施の形態のＩＧＢＴでは、図１に示すように、低濃度のＮベース層１の裏面には、Ｎバッファ層２、及びＮバッファ層２に接してこのＮバッファ層２と同程度の濃度のＰ―層３ａとこのＰ―層３ａと接して高濃度のＰ＋層３ｂを有するＰエミッタ層３が形成されている。一方、シリコン基板４のＮベース層１表面には、複数のＰベース層５が互いに離間して選択的に形成されている。このＰベース層５の表面には、Ｐベース層５よりも高濃度のＮエミッタ層６が、複数互いに離間して選択的に形成されている。
【００１８】
そして、一方のＮエミッタ層６及びＰベース層５から、Ｎベース層１を介して他方のＰベース層５及びＮエミッタ層６に至る領域上には、各々、Ｎ＋多結晶シリコン膜からなるゲート電極８が、ゲート絶縁膜７を介してシリコン基板４上に形成されている。
【００１９】
ここで、Ｎエミッタ層６とＮベース層１間のＰベース層５の表面部分がチャネル領域として機能する。
【００２０】
また、ゲート電極８を覆う絶縁膜９に、コンタクト開口部１０が、各々、Ｎエミッタ層６間のＰベース層５とＮエミッタ層６の一部を露出するように設けられ、この露出されたＰベース層５及びＮエミッタ層６に、各々、エミッタ電極１１が形成されている。そして、シリコン基板４のＰエミッタ層３の裏面には、コレクタ電極１２が形成されている。
【００２１】
そして、図２に示すように、Ｎベース層１は、不純物濃度１×１０１３ｃｍ−３に形成され、Ｎバッファ層２は、層厚が４０μｍで、Ｐ―層３ａ側にピーク濃度１×１０１６ｃｍ−３を有している。そして、Ｐ―層３ａは、層厚が５μｍで、ピーク濃度１×１０１６ｃｍ−３を有し、Ｐ＋層３ｂは、層厚が１μｍで、ピーク濃度７×１０１７ｃｍ−３を有している。
【００２２】
このＰ―層３ａ及びＰ＋層３ｂの形成方法としては、シリコン基板４の裏面側からボロンを低ドーズ量にてイオン注入した後、ボロンを熱拡散してＰ―層３ａを形成する。また、ボロンを高ドーズ量にてイオン注入した後、ボロンが活性化する程度に熱処理してＰ＋層３ｂを形成する。
【００２３】
ここで、Ｎバッファ層２は、層厚が４０μｍで、ピーク濃度１×１０１６ｃｍ−３を有しているが、ターンオフ損失を増大させずにオン抵抗を低減させるには、層厚２０乃至４０μｍで、ピーク濃度３×１０１６ｃｍ−３以下の範囲が好ましい。そして、Ｐ―層３ａは、層厚が５μｍで、ピーク濃度１×１０１６ｃｍ−３を有しているが、Ｐエミッタ層３とＮバッファ層２の逆方向の耐圧を向上させるには、層厚３μｍ以上で、ピーク濃度３×１０１６ｃｍ−３以下の範囲が好ましい。
【００２４】
また、大電流時のＰエミッタ層３からのホールの注入をコントロールするためには、Ｐ＋層３ｂのピーク濃度と層厚の積は、Ｐ―領域３ａのピーク濃度と層厚の積よりも３倍以上大きい方が好ましい。更に、コレクタ電極１２とＰエミッタ層３との良好なるコンタクトをとるためには、Ｐ＋層３ｂの層厚は、１μｍ以下が好ましい。
【００２５】
このような本実施の形態のＩＧＢＴによれば、Ｎバッファ層２のピーク濃度が１×１０１６ｃｍ−３と低濃度に形成され、そして、Ｎバッファ層２に接して形成されたＰ―層３ａが、層厚が５μｍで、ピーク濃度１×１０１６ｃｍ−３と低濃度に形成されているので、Ｎバッファ層２内に蓄積するキャリアの量を低減できる。更に、Ｐ―層３ａに接してＰ＋層３ｂが、層厚が１μｍで、ピーク濃度７×１０１７ｃｍ−３に形成され、Ｎバッファ層２のピーク濃度が１×１０１６ｃｍ−３と低濃度に形成されているので、Ｐ―層３ａ及びＰ＋層３ｂからなるＰエミッタ層３からＮベース層１へのホールの注入量を適切に保つことができるので、ターンオフ損失を増大せずに低オン抵抗化できる。
【００２６】
そして、Ｎバッファ層２とＰ＋層３ｂの間に、Ｐ―層３ａを設けているので、低濃度のＮバッファ層２及び低濃度のＰ―層３ａからなるＰＮ接合の逆方向電圧印加（逆阻止時）において、Ｐ―層３ａにも空乏層を広げることができるので、逆方向耐圧を大きく（高耐圧化）できる。
【００２７】
更に、Ｐエミッタ層３の層厚が比較的厚いので、コレクタ電極１２を形成する時に発生する金属の陥入等のディフェクトによるコレクタ電極１２とＮバッファ層２の電気的な接触をさけることができるので、安定した逆方向耐圧を確保できる。
【００２８】
そして、Ｐ―層３ａに接してＰ＋層３ｂが設けられているので、Ｎベース層１へのホールの注入量を確保され、大電流高電圧時のＰエミッタ層３からのホールの注入をコントロールすることができるので、負荷短絡時の破壊を防止できる。
【００２９】
更に、プロトン照射等の再結合中心の導入によるライフタイム制御のかわりに、低濃度のＮバッファ層２、低濃度のＰ―層３ａ及び高濃度のＰ＋層３ｂからなるＰエミッタ層３を設けているので、高温時においても導通時のターンオフ損失を増大させずに低オン抵抗化をはかりながら負荷短絡時に大電流を遮断することができる。
【００３０】
（第２の実施の形態）
次に、本発明の第２の実施の形態に係わる半導体装置としてのＩＧＢＴについて、図３を参照して説明する。図３はＩＧＢＴの断面図である。
【００３１】
本実施の形態が第１の実施の形態と異なる点は、Ｎベース層１中に再結合中心１３を設けたことにある。それ以外の構成については同一であり、異なる点のみ説明する。
【００３２】
本実施の形態のＩＧＢＴでは、図３に示すように、Ｎベース層１中に電子線照射又は重金属拡散により再結合中心１３を形成する。この再結合中心１３の導入により、ターンオフ時にＮベース層１中に存在するキャリアの消滅が加速されキャリアライフタイムが、例えば１５μｓ以下に低減される。
【００３３】
ここで、再結合中心１３をＮベース層１中に形成したが、Ｎバッファ層２中、或いはＮベース層１及びＮバッファ層２中に形成してもよい。
【００３４】
上述したように、本実施の形態の半導体装置では、第１の実施の形態と同様な効果の他に、Ｎベース層１中に再結合中心１３を設けているので、キャリアライフタイムを低減されターンオフ損失を低減することができる。そして、コレクタ側のキャリアの消滅が加速されるので、電流遮断中の破壊耐量が増大してより大きな電流を遮断できる。
【００３５】
更に、ライフタイムを低減させると、一般的にオン抵抗が増大するが、低濃度のＮバッファ層２を設けているので、Ｎベース層１の層幅を比較的に狭くでき、しかも導通時のＮベース層１中のキャリア濃度を適切に制御しているので、オン抵抗の増大を抑制しつつ、ターンオフ損失の低減がより図れる。
【００３６】
また、再結合中心１３を設けるばかりでなく、Ｎベース層１の裏面にピーク濃度が低濃度（１×１０１６ｃｍ−３）のＮバッファ層２と、このＮバッファ層２に接したピーク濃度が低濃度（１×１０１６ｃｍ−３）のＰ―層３ａ及びこのＰ―層３ａに接した高濃度のＰ＋層３ｂからなるＰエミッタ層３を設けているので、ターンオフ損失の低減を図るための再結合中心の導入量を必要最低限に低減でき、高温時でのターンオフ損失増大を抑制できる。
【００３７】
本発明は、上記実施の形態に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更して実施してもよい。
【００３８】
例えば、上記実施の形態では、プレーナ構造のＩＧＢＴについて説明したが、トレンチ構造のＩＧＢＴ、ＩＥＢＴ（Ｉｎｊｅｃｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）、ＣＳＴＢＴ（Ｃａｒｒｉｅｒ  Ｓｔｏｒｅｄ  Ｔｒｅｎｃｈ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等のバイポーラモードで動作するパワー素子にも適用できる。
【００３９】
【発明の効果】
本発明によれば、ターンオフ損失を増大させずに低オン抵抗化でき、且つ高耐圧化ができる半導体装置を提供するができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係わるＩＧＢＴの断面図。
【図２】本発明の第１の実施の形態に係わるＩＧＢＴの不純物プロファイル。
【図３】本発明の第２の実施の形態に係わるＩＧＢＴの断面図。
【図４】従来のＩＧＢＴの断面図。
【図５】従来のＩＧＢＴの不純物プロファイル。
【符号の説明】
１、  １０１  Ｎベース層
２、  １０２  Ｎバッファ層
３、  １０３  Ｐエミッタ層
３ａ  Ｐ―層
３ｂ  Ｐ＋層
４、１０４  シリコン基板
５、１０５  Ｐベース層
６、１０６  Ｎエミッタ層
７、１０７  ゲート絶縁膜
８、１０８  ゲート電極
９、１０９  絶縁膜
１０、１１０  コンタクト開口部
１１、１１１  エミッタ電極
１２、１１２  コレクタ電極
１３  再結合中心
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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