(57)【要約】【課題】高密度の実装を必要とする半導体集積回路装置には、半導体チップ端子部にバンプなどを形成させて基板などに直接実装する方法がとられている。この場合、実装時の装着圧力などによる半導体チップの損傷を防ぐために、その角部にはダミーの無接続バンプが設けられている。これら、ダミーバンプを設けても半導体チップのサイズができるだけ大きくならないようにすることが必要である。【解決手段】ダミーバンプのチップへの投影面積を通常の電気的機能を有するバンプのチップへの投影面積よりも大きくする。【選択図】 図３
2004172604.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面の端子部に電気的接続を行うための通常接続用のバンプを有しフェイスダウンボンデイングを行う半導体集積回路装置において、
前記半導体集積回路装の四隅の内の一つ以上の角部近隣に位置する電気的には無接続であるダミーバンプを有し、
該ダミーバンプのチップへの投影面積の大きさが、前記通常接続用のパンプよりも大きいことを特徴とする半導体集積回路装置。
【請求項２】
前記ダミーバンプの下に少なくとも１層の絶縁膜を挟んで該ダミーバンプとは電気的に導通していない配線を有することを特徴とする請求項１の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、実装信頼性の高い半導体集積回路装置に関し、特に、半導体基板表面の端子部に電気的接続を行うためのバンプと電気的に無接続なダミーバンプとを有し、フェイスダウンボンデイングを行う半導体集積回路装置に関するものである。
【背景技術】
【０００２】
近年、電子機器の高性能化が進み、それら機器に搭載されている半導体集積回路装置には高い性能と複雑な機能が要求されているとともに、特に、携帯型情報端末や携帯電話などの小型機器に搭載される半導体集積回路装置には高密度の実装が可能となる手段が求められている。
【０００３】
このため、従来からこのような小型機器に搭載される半導体集積回路装置には、ほとんどプラスチック封止をしないチップ形状のものが採用され、基板への実装にはバンプなどの突起物を半導体チップの端子上に設けてフリップ接続やフェイスダウンボンデイングと言われる方法がとられていた。つまりこれら半導体集積回路装置を実装する時には、当該半導体チップを接続対象となる基板などに対向させて、異方性導電粒子（ＡＣＦ）や導電性材料を介して直接半導体チップを押し付けたり、バンプを溶融結合したりする方法などがとられる。
【０００４】
この場合のチップは薄型化の要請から、チップ裏面をグラインドする結果、チップが反ってしまったり厚みがバラ付いたりして、該チップ表面に形成されたバンプの水平位置がズレたりする（図７（ａ）参照）。また、バンプ高さのバラツキや、チップと実装基板を接続させる実装装置の精度から、チップの四隅の角部の一部が、フェイスダウン時に他の四隅の角部より先に基板に接触することがある（図７（ｂ）参照）。
その結果、特にチップの四隅付近に位置するバンプには他の中央部のバンプよりも実装時に大きな荷重ストレスがかかり、バンプ接続の信頼性が低下したり接続不良になってしまうことがあった。従来、バンプ接続の信頼性を向上させる方法として、バンプを溶融させて接続する時のチップの沈み込みのばらつき防止や、半導体チップの接合強度を向上させるために電気的には無接続のダミーバンプを用いることはあったが、このような荷重ストレスの不均衡を防止するものはなかった。
また、かかる引例が開示するバンプは、チップエッジに当接して配置されているために、ダイシングの際には余計なパーティクルを発生させる恐れがあった。一方、特開平７−２６３４８８号にはチップエッジから離れた位置に設けられたダミーバンプが示されているが、このダミーバンプは位置合わせ用のバンプでありフェイスダウン方式の実装を行うものではないので、上述したバンプ高さのバラツキや実装時の荷重ストレスに関する問題点を解決する発明思想は、一切反映されていない。
【０００５】
ところが近年、ＬＳＩの高機能化、特にLCDドライバーにおけるカラー化、あるいは大画面化に伴う端子数の増加と半導体プロセスの微細化によって、これらバンプの搭載間隔を今まで以上に狭くしていかなければチップ面積の小型化を達成できなくなり、それに伴って個々のバンプ面積も小さくなってきている。
【特許文献１】特開平８−４６３１３号公報
【特許文献２】実開平４−９４７３２号公報
【特許文献３】特開平７−２６３４８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この従来の半導体集積回路装置では、異方性導電粒子（ＡＣＦ）の粒径（３〜５μｍ）からバンプとバンプの間隔を狭くするには限界があり、少なくとも１０から１５μｍ程度のバンプとバンプ間の距離が必要である。
これに対し、異方性導電粒子（ＡＣＦ）により半導体チップと基板とを電気的に確実に接続させるために各バンプの面積は同程度であることが要求され、それぞれのバンプの形状は図８に示す通り細くならざるを得ない。そのため、実装時の荷重ストレスによる影響を軽減するためには、１チップの各角部毎に必要なダミーバンプの数も増やさざるを得ない状況になってきた。
【０００７】
図１は、実装基板にフェイスダウン実装する半導体チップ１の全体を示す図であり、 図２は、図１中の破線で囲まれたチップ角部５の部分を半導体チップ１の４個の角部を代表して拡大したものであり、従来のバンプ配置の形態を示す図である。
そして、図１の半導体チップ１は、内部回路（図示なし）の周囲を囲むように半導体チップ１の周囲に沿って配置された複数のバンプ６を有している。そして、バンプ６は、図２で示すように、その内部回路に接続される回路接続用のバンプ３と、それよりも半導体チップ１の角部に近い部分に接続用バンプ３と同じ大きさで形成されたダミーバンプ２とから構成されている。ダミーバンプ２は各辺に２個づつ設けられており、合計で一つの角部あたりで回路接続用のバンプ４個分の耐荷重効果が得られる。破線で示す部分の内側の部分が、必要とされる耐荷重効果を得る為に必要なエリア（以下「耐荷重効果エリア」と称す）である。なお、図１では内部回路の周囲を囲んで半導体集積回路装置のチップ１の四辺全てに沿ってバンプが配置されているが、特定の１つもしくは２つの辺にはバンプ６が配置されず、残る辺のみに回路や配線を配置する場合もある。
耐荷重効果エリアでは、ダミーバンプの数が増えるほど、バンプとバンプ間スペースのいわゆる無効面積（図８の斜線部分）の割合がバンプ面積との比較において大きくなってしまう。従って、ダミーバンプの数が増えただけではダミーバンプのあるエリアの面積が総バンプ面積に対して相対的に増加する結果となり、チップサイズを小さくする事に制限がでてきてしまうという問題があった。更に、近年のＬＳＩの高機能化に伴う端子数の増加と半導体プロセスの微細化は、この構成をもってしても十分とはせず、チップ上でダミーバンプが占める面積（耐荷重効果エリア）は、同等の耐荷重効果を維持しながらより一層の小面積化を要求されるに至った。
本発明は、半導体チップ上の耐荷重効果エリアを有効に使用する事ができるフェイスダウン方式の半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の請求項１の半導体集積回路装置は、半導体基板表面の端子部に電気的接続を行うための通常バンプを有しフェイスダウンボンデイングを行う半導体集積回路装置において、前記半導体集積回路装の四隅の内の一つ以上の角部近隣に位置する電気的には無接続であるダミーバンプを有し、該ダミーバンプのチップへの投影面積の大きさが、前記通常パンプよりも大きいことを特徴している。
【０００９】
この請求項１記載の半導体集積回路装置によれば、半導体チップの角部近隣にあるダミーバンプは、その近隣の電気的機能を有するバンプよりも大きいため、従来はダミーバンプとダミーバンプ間の空きスペースとしていた部分をも、ダミーバンプのために使用する事になり、半導体チップ上のエリアを有効に使用する事ができる。これにより、ダミーバンプを配置するための半導体チップ上のエリアが従来に比べて小さくて済むようになるため、当該半導体チップのチップ面積を小さくする事ができる。
【００１０】
本発明の請求項２の半導体集積回路装置は、前記請求項１の半導体集積回路装置におけるダミーバンプの下に少なくとも１層の絶縁膜を挟んで該ダミーバンプとは電気的に導通していない配線を有することを特徴としている。
【００１１】
この請求項２記載の半導体集積回路装置によれば、半導体チップの角部近隣にあるダミーバンプの下部には、該ダミーバンプとは電気的に導通していない配線を有することができるため、従来ダミーバンプのみに使用していた半導体チップ上のエリアを有効に配線のためにも使用できるので、当該半導体チップのチップ面積を更に小さくする事ができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の半導体集積回路装置の実施の形態について、図3〜図６を参照して説明する。
【００１３】
図３、図４、図５は半導体集積回路装置チップのチップ角部５の一角（図１の破線で囲まれた部分に相当）で、４隅を代表して拡大したものであり、それぞれの図について以下に説明を行う。
【００１４】
図３は第１の実施形態を示すバンプ配置図である。図示されていない内部回路に接続された回路接続用バンプ３とそれよりも半導体集積回路装置のチップ１の角部にそれぞれ近い部分にダミーバンプ２ａが各辺１個づつ設けられていて、ダミーバンプ２ａの面積は回路接続用バンプ３の概ね２倍の面積を有しているから、合計で回路接続用バンプ３が４個あるのに相当する面積の耐荷重効果を得られる。破線で示す部分の内側の部分がダミーバンプの為に確保された半導体集積回路装置のチップ１上のエリアであり、図２で示す従来のバンプ配置の形態よりも、さらに小さい面積のエリアで同等の耐荷重効果を有している。
【００１５】
図４は第２の実施形態を示すバンプ配置図である。図示されていない内部回路に接続された回路接続用バンプ３とその半導体集積回路装置のチップ１の角部に回路配線４を避ける方形でない形状でダミーバンプ２ｂが設けられていて、ダミーバンプ２ｂの面積は回路接続用バンプ３の４倍よりも大きな面積を有しているから、回路接続用バンプ３が４個あるのに相当する面積よりも大きい耐荷重効果を得られる。破線で示す部分の内側の部分がダミーバンプの為に確保された半導体集積回路装置のチップ１上のエリアであり、図３で示す第１の実施形態よりも更に小さい面積のエリアで同等以上の耐荷重効果を有している。
【００１６】
図５は第３の実施形態を示す図である。図示されていない内部回路に接続された回路接続用バンプ３とその半導体集積回路装置のチップ１の角部に回路配線４と一部重なる形で方形のダミーバンプ２ｃが設けられていて、ダミーバンプ２ｃの面積は図４で示す第２の実施形態のものよりも大きな面積を有しているから、図４で示す第２の実施形態のものよりも更に大きい耐荷重効果を得られる。
【００１７】
チップ上に本発明のダミーバンプを形成した場合の耐荷重効果を図６（ａ）（ｂ）を用いて説明する。図６（ａ）はチップ上における代表的なフェイスダウンボンディング用のバンプおよびダミーバンプのそれぞれ位置関係を示す正面図である。  ここでは、通常バンプの幅をaで表し、以下、バンプスペース幅をb、ダミーバンプ幅をc、そしてダミーバンプからチップエッジまでの距離をd、とする。例えば、a=30、b=20、d=20、e=100とした場合で、図６（ｂ）のグラフAは、ダミーバンプ1個の幅を通常バンプ１個の幅と等しくしたまま、ダミーバンプを１個２個３個……と段階的に増やしていった場合、及び他方、グラフB（本発明）は、ダミーバンプの数は変えず、そ代わりにパンプ幅を自由可変として拡張していった場合のそれぞれのダミーバンプの面積増加を示すグラフである。このグラフからダミーバンプの面積を漸次増加（線形的に増加）することにより、チップ面積の増加を抑えながらダミーバンプの耐荷重効果を飛躍的に向上させることができる。
【産業上の利用可能性】
【００１８】
本発明の半導体集積回路装置によれば、内部回路に接続された回路接続用バンプよりも大きな面積のダミーバンプを従来よりも小さなダミーバンプの為に確保された半導体集積回路装置のチップ上のエリア上に実現する事が出来るので、従来の形態よりも小さいチップ面積で同等もしくはそれ以上の耐荷重効果を得ることができる。
更に、ダミーバンプとは電気的に導通していない回路配線上の一部にも、少なくとも１層の絶縁膜を介在し対向する形でダミーバンプを設ける形態を採用することで従来よりもより一層小さいチップ面積で同等もしくはそれ以上の耐荷重効果を有することができる。
【図面の簡単な説明】
【００１９】
【図１】バンプを搭載した半導体集積回路装置のチップ図面である。
【図２】従来のバンプを搭載した半導体集積回路装置のチップ図面である。
【図３】本発明の第１の実施の形態におけるバンプを搭載した半導体集積回路装置のチップ図面である。
【図４】本発明第２の実施の形態におけるバンプを搭載した半導体集積回路装置のチップ図面である。
【図５】本発明第３の実施の形態におけるバンプを搭載した半導体集積回路装置のチップ図面である。
【図６】ダミーバンプ面積増加による耐荷重効果の説明図である。
【図７】チップ実装時における不具合を説明する図面である。
【図８】バンプ形状の変化を示す説明図である。
【符号の説明】
【００２０】
１  半導体集積回路装置チップ
２、２ａ、２ｂ、２ｃダミーバンプ
３  回路接続用バンプ
４  回路配線
５  チップ角部における拡大個所
６  バンプ
【図１】
2004172604.tif 000003
【図２】
2004172604.tif 000004
【図３】
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【図４】
2004172604.tif 000006
【図５】
2004172604.tif 000007
【図６】
2004172604.tif 000008
【図７】
2004172604.tif 000009
【図８】
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