(57)【要約】【課題】イメージセンサの画素アレイ領域、その構造体及びその製造方法を提供する。【解決手段】本発明による画素アレイ領域は、行及び列に沿って二次元的に配列された複数の画素を有する。前記画素の各々は光素子、前記光素子に直列連結された少なくとも一つのスイッチング素子及び前記光素子及び電源の間に介在されたバイパス素子を具備する。前記光素子及び前記バイパス素子の間のポテンシャル障壁は前記光素子及び前記少なくとも一つのスイッチング素子の間のポテンシャル障壁よりも低い。これによって、前記光素子内に過剰電荷が生成されても、前記過剰電荷は前記バイパス素子を通じて前記電源に流れる。結果的に、前記光素子内の過剰電荷が前記スイッチング素子を通じて出力ポート（ｏｕｔｐｕｔｐｏｒｔ）に流れるか、前記光素子と隣接した他の画素内に注入されることを防止することができる。【選択図】　図１
2004023097.tif 000002
【特許請求の範囲】
【請求項１】
行及び列に沿って二次元的に配列された複数の画素を有するイメージセンサの画素アレイ領域において、前記画素の各々は、
光素子と、
前記光素子に直列連結された少なくとも一つのスイッチング素子と、
前記光素子と接続された一端子を有するバイパス素子とを含み、
前記バイパス素子の他の端子は電源に接続されることを特徴とするイメージセンサの画素アレイ領域。
【請求項２】
前記光素子は光ダイオードであることを特徴とする請求項１に記載のイメージセンサの画素アレイ領域。
【請求項３】
前記少なくとも一つのスイッチング素子は前記光素子に直列接続された伝送トランジスタ、リセットトランジスタ、センシングトランジスタ及びプルアップトランジスタを含み、
前記伝送トランジスタと前記リセットトランジスタとの間の第１ノードは前記センシングトランジスタのゲート電極に電気的に接続され、
前記リセットトランジスタと前記センシングトランジスタとの間の第２ノードは前記電源に電気的に接続されることを特徴とする請求項１に記載のイメージセンサの画素アレイ領域。
【請求項４】
前記バイパス素子は抵抗体であり、前記抵抗体と前記光素子との間のポテンシャル障壁は前記光素子と前記スイッチング素子との間のポテンシャル障壁よりも低いことを特徴とする請求項１に記載のイメージセンサの画素アレイ領域。
【請求項５】
前記バイパス素子はダミーゲート電極を有するＭＯＳトランジスタであり、前記ＭＯＳトランジスタのソース領域及びドレイン領域は各々前記光素子及び前記電源に接続されることを特徴とする請求項１に記載のイメージセンサの画素アレイ領域。
【請求項６】
前記ダミーゲート電極はフローティングされるか、又は接地端子に接続されることを特徴とする請求項５に記載のイメージセンサの画素アレイ領域。
【請求項７】
前記各行内に配列された前記リセットトランジスタのゲート電極に電気的に接続され、前記行と平行した複数のリセットラインと、
前記各行内に配列された前記伝送トランジスタのゲート電極に電気的に接続され、前記リセットラインと平行した複数の伝送ラインと、
前記各行内に配列された前記プルアップトランジスタのゲート電極に電気的に接続され、前記リセットラインと平行した複数のワードラインとをさらに含むことを特徴とする請求項３に記載のイメージセンサの画素アレイ領域。
【請求項８】
行及び列に沿って二次元的に配列された複数の画素を有するイメージセンサの画素アレイ領域において、前記画素の各々は、
Ｐ型領域及びＮ型領域を有する光ダイオードと、
前記光ダイオードの前記Ｎ型領域に直列接続された伝送ＮＭＯＳトランジスタ、リセットＮＭＯＳトランジスタ、センシングＮＭＯＳトランジスタ及びプルアップＮＭＯＳトランジスタと、
前記光ダイオードの前記Ｎ型領域に接続された一端子を有するバイパス素子とを含み、
前記バイパス素子の他の端子は電源に接続され、
前記伝送ＮＭＯＳトランジスタと前記リセットＮＭＯＳトランジスタとの間の第１ノードは前記センシングＮＭＯＳトランジスタのゲート電極に電気的に接続され、
前記リセットＮＭＯＳトランジスタと前記センシングＮＭＯＳトランジスタとの間の第２ノードは前記電源に接続されることを特徴とするイメージセンサの画素アレイ領域。
【請求項９】
前記バイパス素子は電子に対して前記伝送ＮＭＯＳトランジスタのチャネル領域のポテンシャルレベルよりも低いポテンシャルレベルを有するＰ型抵抗体であることを特徴とする請求項８に記載のイメージセンサの画素アレイ領域。
【請求項１０】
前記バイパス素子はダミーゲート電極を有するＮＭＯＳトランジスタであり、前記ＮＭＯＳトランジスタのチャネル領域は電子に対して前記伝送ＮＭＯＳトランジスタのチャネル領域のポテンシャルレベルよりも低いポテンシャルレベルを有し、前記ＮＭＯＳトランジスタのソース領域及びドレイン領域は各々前記光ダイオードの前記Ｎ型領域及び前記電源に接続されることを特徴とする請求項８に記載のイメージセンサの画素アレイ領域。
【請求項１１】
前記ＮＭＯＳトランジスタの前記ダミーゲート電極はフローティングされるか、又は接地されることを特徴とする請求項１０に記載のイメージセンサの画素アレイ領域。
【請求項１２】
前記各行内に配列された前記リセットＮＭＯＳトランジスタのゲート電極に電気的に接続され、前記行と平行な複数のリセットラインと、
前記各行内に配列された前記伝送ＮＭＯＳトランジスタのゲート電極に電気的に接続され、前記リセットラインと平行な複数の伝送ラインと、
前記各行内に配列された前記プルアップＮＭＯＳトランジスタのゲート電極に電気的に接続され、前記リセットラインと平行な複数のワードラインとをさらに含むことを特徴とする請求項８に記載のイメージセンサの画素アレイ領域。
【請求項１３】
半導体基板に行及び列に沿って二次元的に配列された複数の画素を有するイメージセンサの画素アレイ領域の構造体において、前記画素の各々は、
前記半導体基板の所定の領域に形成された第１活性領域、前記第１活性領域から延長された第２活性領域、及び第１活性領域から延長されて前記第１活性領域に隣接したまた一つの画素内の前記第２活性領域に連結された第３活性領域を画定する素子分離膜と、
前記第１活性領域に形成された光素子と、
前記第２活性領域に形成された少なくとも一つのスイッチング素子と、
前記第３活性領域に形成されたバイパス素子とを含むことを特徴とするイメージセンサの画素アレイ領域の構造体。
【請求項１４】
前記光素子は前記第１活性領域の表面に形成された第１導電型の不純物領域と前記第１導電型の不純物領域の底及び側壁を囲む第２導電型のウェル領域とを具備する光ダイオードであることを特徴とする請求項１３に記載のイメージセンサの画素アレイ領域の構造体。
【請求項１５】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であることを特徴とする請求項１４に記載のイメージセンサの画素アレイ領域の構造体。
【請求項１６】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であることを特徴とする請求項１４に記載のイメージセンサの画素アレイ領域の構造体。
【請求項１７】
前記少なくとも一つのスイッチング素子は前記第２活性領域に直列に形成された伝送トランジスタ、リセットトランジスタ、センシングトランジスタ及びプルアップトランジスタを含み、
前記プルアップトランジスタは前記第２活性領域の上部を横切るプルアップゲート電極を有し、
前記伝送トランジスタは前記プルアップゲート電極と前記第１活性領域との間の前記第２活性領域の上部を横切り、前記第１活性領域に隣接するように配置された伝送ゲート電極を有し、
前記リセットトランジスタは前記伝送ゲート電極と前記プルアップゲート電極との間の前記第２活性領域の上部を横切るリセットゲート電極を有し、
前記センシングトランジスタは前記プルアップゲート電極と前記リセットゲート電極との間の前記第２活性領域の上部を横切るセンシングゲート電極を有し、
前記センシングゲート電極は前記伝送ゲート電極と前記リセットゲート電極との間の前記第２活性領域と第１局部配線を通じて電気的に接続され、
前記第３活性領域は前記第３活性領域に隣接した画素の前記リセットゲート電極と前記センシングゲート電極との間の第２活性領域に連結されることを特徴とする請求項１３に記載のイメージセンサの画素アレイ領域の構造体。
【請求項１８】
前記バイパス素子は前記第３活性領域に形成された抵抗体を含み、前記光素子と前記抵抗体との間のポテンシャル障壁は前記光素子と前記伝送トランジスタとの間のポテンシャル障壁よりも低いことを特徴とする請求項１７に記載のイメージセンサの画素アレイ領域の構造体。
【請求項１９】
前記バイパス素子はＭＯＳトランジスタであり、前記ＭＯＳトランジスタは前記第３活性領域の上部を横切るダミーゲート電極を含むことを特徴とする請求項１７に記載のイメージセンサの画素アレイ領域の構造体。
【請求項２０】
前記ダミーゲート電極はフローティングされるか、又は接地端子に接続されることを特徴とする請求項１９に記載のイメージセンサの画素アレイ領域の構造体。
【請求項２１】
Ｐ型半導体基板に行及び列に沿って二次元的に配列された複数の画素を有するイメージセンサの画素アレイ領域の構造体において、前記画素の各々は、
前記半導体基板の所定の領域に形成され、第１活性領域、前記第１活性領域から延長された第２活性領域、及び前記第１活性領域から延長されて前記第１活性領域に隣接した他の一つの画素内の前記第２活性領域に連結された第３活性領域を画定する素子分離膜と、
前記第１活性領域の表面に形成されたＰ型不純物領域と前記Ｐ型不純物領域の側壁及び底を囲むＮウェル領域とで構成された光ダイオードと、
前記第２活性領域に直列に形成された伝送ＮＭＯＳトランジスタ、リセットＮＭＯＳトランジスタ、センシングＮＭＯＳトランジスタ及びプルアップＮＭＯＳトランジスタと、
前記第３活性領域に形成されたバイパス素子とを含み、
前記第３活性領域は前記第３活性領域に隣接した前記他の画素内の前記リセットＮＭＯＳトランジスタと前記センシングＮＭＯＳトランジスタとの間の第２活性領域に連結され、
前記伝送ＮＭＯＳトランジスタ及び前記リセットＮＭＯＳトランジスタの共通ソース／ドレイン領域は前記センシングＮＭＯＳトランジスタのゲート電極に電気的に接続されることを特徴とするイメージセンサの画素アレイ領域の構造体。
【請求項２２】
前記伝送ＮＭＯＳトランジスタは前記第１活性領域に隣接した前記第２活性領域の上部を横切る伝送ゲート電極を含み、前記光ダイオードの前記Ｎウェル領域は前記伝送ＮＭＯＳトランジスタのソース領域に該当することを特徴とする請求項２１に記載のイメージセンサの画素アレイ領域の構造体。
【請求項２３】
前記リセットＮＭＯＳトランジスタ及び前記センシングＮＭＯＳトランジスタの共通ソース／ドレイン領域は電源に接続されることを特徴とする請求項２１に記載のイメージセンサの画素アレイ領域の構造体。
【請求項２４】
前記バイパス素子は前記第３活性領域に形成された抵抗体を含み、前記Ｎウェル領域に対する前記抵抗体のポテンシャル障壁の高さは前記Ｎウェル領域に対する前記伝送ＮＭＯＳトランジスタのチャネル領域のポテンシャル障壁の高さよりも低いことを特徴とする請求項２１に記載のイメージセンサの画素アレイ領域の構造体。
【請求項２５】
前記バイパス素子は前記第３活性領域の上部を横切るダミーゲート電極を有するバイパスＮＭＯＳトランジスタを含み、前記Ｎウェル領域は前記バイパスＮＭＯＳトランジスタのソース領域に該当することを特徴とする請求項２１に記載のイメージセンサの画素アレイ領域の構造体。
【請求項２６】
前記ダミーゲート電極はフローティングされるか、又は接地されることを特徴とする請求項２５に記載のイメージセンサの画素アレイ領域の構造体。
【請求項２７】
前記第１乃至第３活性領域と離隔された第４活性領域をさらに含み、前記接地されたダミーゲート電極は前記第４活性領域の表面に形成されたＰ型ピックアップ領域を通じて接地端子に電気的に接続されることを特徴とする請求項２６に記載のイメージセンサの画素アレイ領域の構造体。
【請求項２８】
第１導電型の半導体基板に行及び列に沿って二次元的に配列された複数の画素を有するイメージセンサの画素アレイ領域の製造方法において、
前記半導体基板の所定の領域に素子分離膜を形成して前記各画素内に第１活性領域、前記第１活性領域から延長された第２活性領域、及び前記第１活性領域から延長されて前記第１活性領域に隣接した他の一つの画素内の前記第２活性領域に連結された第３活性領域を画定し、
前記第１活性領域に第２導電型のウェル領域を形成し、
前記第１活性領域の表面に前記ウェル領域により囲まれた第１導電型の不純物領域を形成し、
前記第２活性領域に前記ウェル領域に直列接続された伝送トランジスタ、リセットトランジスタ、センシングトランジスタ及びプルアップトランジスタを形成し、前記伝送トランジスタは前記第１活性領域に隣接するように形成し、前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタは各々前記第２活性領域の上部を横切る伝送ゲート電極、リセットゲート電極、センシングゲート電極及びプルアップゲート電極を有するように形成し、前記第３活性領域は前記他の画素内に形成された前記リセットゲート電極と前記センシングゲート電極との間の第２活性領域に連結され、
前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタを有する半導体基板の全面上に層間絶縁膜を形成し、
前記層間絶縁膜をパターニングして前記伝送ゲート電極と前記リセットゲート電極との間の前記第２活性領域と前記センシングゲート電極とを露出させるコンタクトホールを形成し、
前記層間絶縁膜上に第１局部配線を形成することを含み、前記第１局部配線は前記コンタクトホールを通じて前記センシングゲート電極を前記伝送ゲート電極と前記リセットゲート電極との間の前記第２活性領域に電気的に連結させることを含むことを特徴とするイメージセンサの画素アレイ領域の製造方法。
【請求項２９】
前記第１及び第２導電型は各々Ｐ型及びＮ型であり、前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項２８に記載のイメージセンサの画素アレイ領域の製造方法。
【請求項３０】
前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタの形成の前に、前記第２活性領域の表面及び前記第３活性領域の表面に各々第１イオン注入工程及び第２イオン注入工程を実施することをさらに含み、前記第１イオン注入工程が実施された前記第２活性領域は前記第２イオン注入工程が実施された前記第３活性領域のポテンシャル障壁よりもさらに高いポテンシャル障壁を有することを特徴とする請求項２８に記載のイメージセンサの画素アレイ領域の製造方法。
【請求項３１】
前記伝送ゲート電極、前記リセットゲート電極、前記センシングゲート電極及び前記プルアップゲート電極を形成する間、前記第３活性領域の上部を横切るダミーゲート電極を形成することをさらに含むことを特徴とする請求項２８に記載のイメージセンサの画素アレイ領域の製造方法。
【請求項３２】
前記素子分離膜を形成する間前記第１乃至第３活性領域と離隔された第４活性領域を画定することをさらに含み、前記第４活性領域はＰ型不純物でドーピングされ、接地端子に接続されたピックアップ領域の役割を果たし、前記ダミーゲート電極及び前記第４活性領域は前記コンタクトホールを形成する間露出され、前記露出されたダミーゲート電極及び前記露出された第４活性領域は前記第１局部配線を形成する間前記層間絶縁膜上に形成される第２局部配線によって電気的に接続されることを特徴とする請求項３１に記載のイメージセンサの画素アレイ領域の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子、その構造体及びその製造方法に関するものであり、特に、イメージセンサの画素アレイ領域、その構造体及びその製造方法に関するものである。
【０００２】
【従来の技術】
固体イメージセンサ（ｓｏｌｉｄ−ｓｔａｔｅ　ｉｍａｇｅ　ｓｅｎｓｏｒ）はカメラなどに広く使用される。前記固体イメージセンサは二次元的に配列された複数の画素を具備し、前記画素の各々は光ダイオードまたはＭＯＳ型電荷結合素子を採択する。このような固体イメージセンサはブルーミングで知られた問題に脆弱である。前記ブルーミングは少なくとも一つの画素内で入射光により生成された電荷の数が前記画素の電荷貯蔵能力を超過する時に発生する問題点である。このような過剰電荷は隣接の画素または隣接の活性領域に注入されて前記イメージセンサの性能を低下させる。
【０００３】
前記ブルーミングを防止するための固体イメージセンサが特許文献１に“固体イメージセンサのブルーミング防止構造（ａｎｔｉｂｌｏｏｍｉｎｇ　ｓｔｒｕｃｔｕｒｅ　ｆｏｒ　ｓｏｌｉｄ−ｓｔａｔｅ　ｉｍａｇｅ　ｓｅｎｓｏｒ）”というタイトルで開示されている。前記特許文献１によると、前記イメージセンサの各画素は一対の電荷結合素子、すなわち、第１及び第２電荷結合素子を含む。前記第１及び第２電荷結合素子の間に第１障壁が介在され、前記第１及び第２電荷結合素子の一側に水平オーバーフロードレインが配置される。また、前記第２電荷結合素子とこれと隣接したまた他の画素との間に第２障壁が介在される。前記第２電荷結合素子と前記水平オーバーフロードレインとの間に前記第２障壁よりも深いポテンシャルを有するオーバーフロー障壁が配置される一方、前記第１電荷結合素子と前記水平オーバーフロードレインとの間にはどのようなオーバーフロー障壁も介在されない。ここで、前記第１障壁は前記オーバーフロー障壁のように前記第２障壁よりも深いポテンシャルを有する。したがって、前記第１電荷結合素子内に生成された過剰電荷は前記第２電荷結合素子に注入されてブルーミングを防止することができる。しかし、前記第２電荷結合素子の電荷貯蔵層が電気的にフローティングされた場合に、前記ブルーミングを防止するのに限界があり得る。
【０００４】
【特許文献１】
米国特許第５，３４９，２１５号明細書
【０００５】
【発明が解決しようとする課題】
本発明の課題は、ブルーミングを防止するのに適する高性能イメージセンサの画素アレイ領域を提供することにある。
【０００６】
本発明の他の課題は、ブルーミングを防止するのに適する高性能イメージセンサの画素アレイ領域の構造体を提供することにある。
【０００７】
本発明のまた他の課題は、ブルーミングを防止するのに適する高性能イメージセンサの画素アレイ領域の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上述の課題を達成するために、本発明はイメージセンサの画素アレイ領域、その構造体及びその製造方法を提供する。
【０００９】
本発明の一様態によると、画素アレイ領域が提供される。この画素アレイ領域は行及び列に沿って二次元的に配列された複数の画素を含む。前記画素の各々は光素子、前記光素子に直列接続された少なくとも一つのスイッチング素子、及び前記光素子と接続された一端子を有するバイパス素子を含む。前記バイパス素子の他の端子は電源に接続される。
【００１０】
前記光素子は光ダイオードであることが望ましい。
【００１１】
前記少なくとも一つのスイッチング素子は前記光素子に直列接続された伝送トランジスタ、リセットトランジスタ、センシングトランジスタ及びプルアップトランジスタを含むことが望ましい。前記伝送トランジスタと前記リセットトランジスタとの間の第１ノードは前記センシングトランジスタのゲート電極に電気的に接続され、前記リセットトランジスタと前記センシングトランジスタとの間の第２ノードは前記電源に電気的に接続される。これに加えて、前記各行内に配列された前記リセットトランジスタのゲート電極はリセットラインに電気的に接続される。また、前記各行内に配列された前記伝送トランジスタのゲート電極は前記リセットランと平行した伝送ラインに電気的に接続される。さらに、前記各行内に配列された前記プルアップトランジスタのゲート電極は前記リセットラインと平行したワードラインに電気的に接続される。
【００１２】
前記バイパス素子は抵抗体であり得る。前記光素子と前記抵抗体との間のポテンシャル障壁は前記光素子と前記スイッチング素子との間のポテンシャル障壁よりも低いことが望ましい。
【００１３】
一方、前記バイパス素子はダミーゲート電極を有するＭＯＳトランジスタであり得る。前記ＭＯＳトランジスタのソース領域及びドレイン領域は各々前記光素子及び前記電源に接続される。前記ダミーゲート電極はフローティングされるか、又は接地端子に接続され得る。
【００１４】
本発明の他の様態によると、画素アレイ領域の構造体が提供される。この構造体は半導体基板に行及び列に沿って二次元的に配列された複数の画素を含む。前記画素の各々は前記半導体基板の所定の領域に形成されて活性領域を画定する素子分離膜を含む。前記活性領域は第１活性領域、前記第１活性領域から延長された第２活性領域、及び前記第１活性領域から延長された第３活性領域を含む。前記第３活性領域は前記第１活性領域に隣接したまた一つの画素内の前記第２活性領域に連結される。前記第１活性領域に光素子が配置される。前記第２活性領域に少なくとも一つのスイッチング素子が配置される。また、前記第３活性領域にバイパス素子が配置される。
【００１５】
前記光素子は前記第１活性領域の表面に形成された第１導電型の不純物領域と前記第１導電型の不純物領域の底及び側壁を囲む第２導電型のウェル領域とを具備する光ダイオードであることが望ましい。前記第１導電型及び第２導電型は各々Ｐ型及びＮ型であり得る。一方、前記第１導電型及び第２導電型は各々Ｎ型及びＰ型でもあり得る。
【００１６】
前記少なくとも一つのスイッチング素子は前記第２活性領域に直列に形成された伝送トランジスタ、リセットトランジスタ、センシングトランジスタ及びプルアップトランジスタを含むことができる。この場合に、前記プルアップトランジスタは前記第２活性領域の上部を横切るプルアップゲート電極を有し、前記伝送トランジスタは前記プルアップゲート電極と前記第１活性領域との間の前記第２活性領域の上部を横切る伝送ゲート電極を有する。前記伝送ゲート電極は前記第１活性領域に隣接するように配置される。また、前記リセットトランジスタは前記伝送ゲート電極と前記プルアップゲート電極との間の前記第２活性領域の上部を横切るリセットゲート電極を有し、前記センシングトランジスタは前記プルアップゲート電極と前記リセットゲート電極との間の前記第２活性領域の上部を横切るセンシングゲート電極を有する。前記センシングゲート電極は前記伝送ゲート電極と前記リセットゲート電極との間の前記第２活性領域と第１局部配線を通じて電気的に接続される。これに加えて、前記第３活性領域は前記第３活性領域に隣接した画素内に形成された前記リセットゲート電極と前記センシングゲート電極との間の第２活性領域に連結される。
【００１７】
前記バイパス素子は前記第３活性領域に形成された抵抗体であり得る。この場合に、前記光素子と前記抵抗体との間のポテンシャル障壁は前記光素子と前記伝送トランジスタとの間のポテンシャル障壁よりも低いことが望ましい。
【００１８】
一方、前記バイパス素子はＭＯＳトランジスタであり得る。前記ＭＯＳトランジスタは前記第３活性領域の上部を横切るダミーゲート電極を含む。前記ダミーゲート電極はフローティングされるか、又は接地端子に接続され得る。
【００１９】
本発明のまた他の様態によると、第１導電型の半導体基板に行及び列に沿って二次元的に配列された複数の画素を有するイメージセンサの画素アレイ領域の製造方法が提供される。この方法は、前記半導体基板の所定の領域に素子分離膜を形成することを含む。前記素子分離膜は前記各画素内に第１活性領域、前記第１活性領域から延長された第２活性領域、及び前記第１活性領域から延長されて前記第１活性領域に隣接した他の一つの画素内の前記第２活性領域に連結された第３活性領域を画定する。前記第１活性領域に第２導電型のウェル領域を形成する。前記第１活性領域の表面に前記ウェル領域により囲まれた第１導電型の不純物領域を形成する。前記第２活性領域に前記ウェル領域に直列接続された伝送トランジスタ、リセットトランジスタ、センシングトランジスタ及びプルアップトランジスタを形成する。前記伝送トランジスタは前記第１活性領域に隣接するように形成する。前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタは各々前記第２活性領域の上部を横切る伝送ゲート電極、リセットゲート電極、センシングゲート電極及びプルアップゲート電極を有するように形成する。前記第３活性領域は前記他の画素内に形成された前記リセットゲート電極と前記センシングゲート電極との間の第２活性領域に連結される。前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタを有する半導体基板の全面上に層間絶縁膜を形成する。前記層間絶縁膜をパターニングして前記伝送ゲート電極と前記リセットゲート電極との間の前記第２活性領域と前記センシングゲート電極とを露出させるコンタクトホールを形成する。前記層間絶縁膜上に第１局部配線を形成する。前記第１局部配線は前記コンタクトホールを通じて前記センシングゲート電極を前記伝送ゲート電極とリセットゲート電極との間の前記第２活性領域に電気的に連結させる。
【００２０】
前記第１及び第２導電型は各々Ｐ型及びＮ型であることが望ましい。この場合に、前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタはＮチャネルＭＯＳトランジスタであることが望ましい。
【００２１】
前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタの形成の前に、前記第２活性領域の表面及び前記第３活性領域の表面に各々第１イオン注入工程及び第２イオン注入工程を追加に実施することができる。前記第１イオン注入工程が実施された前記第２活性領域は前記第２イオン注入工程が実施された前記第３活性領域のポテンシャル障壁よりも高いポテンシャル障壁を有することが望ましい。
【００２２】
前記伝送ゲート電極、前記リセットゲート電極、前記センシングゲート電極及び前記プルアップゲート電極を形成する間、前記第３活性領域の上部を横切るダミーゲート電極を形成することもできる。これに加えて、前記素子分離膜を形成する間前記第１乃至第３活性領域と離隔された第４活性領域を追加に画定することができる。前記第４活性領域はＰ型不純物でドーピングされて接地端子に接続されたピックアップ領域の役割を果たす。前記ダミーゲート電極及び前記第４活性領域は前記コンタクトホールを形成する間露出される。前記露出されたダミーゲート電極及び前記露出された第４活性領域は前記第１局部配線を形成する間前記層間絶縁膜上に形成される第２局部配線を通じて互いに電気的に接続される。
【００２３】
【発明の実施の形態】
以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２４】
図１は本発明による画素アレイ領域の等価回路図である。
【００２５】
図１を参照すると、画素アレイ領域５０は行及び列に沿って二次元的に配列された複数の画素Ｐ１１、Ｐ１２、．．．、Ｐ１ｎ、Ｐｍ１、．．．、Ｐｍｎを含む。前記画素の各々は光素子（ＰＤ：ｐｈｏｔｏ　ｄｅｖｉｃｅ）を具備する。前記光素子として光ダイオードが広く採択される。前記光ダイオードはＰ型不純物領域及びＮ型不純物領域を有する。前記光ダイオードに入射光が照射されれば、前記光ダイオードのＰ型不純物領域及びＮ型不純物領域内に各々ホール及び電子が生成される。
【００２６】
前記光素子ＰＤは少なくとも一つのスイッチング素子に接続される。前記少なくとも一つのスイッチング素子は前記光素子に直列接続された伝送トランジスタ（ＴＴＦ：ｔｒａｎｓｆｅｒ　ｔｒａｎｓｉｓｔｏｒ）、リセットトランジスタ（ＴＲ：ｒｅｓｅｔ　ｔｒａｎｓｉｓｔｏｒ）、センシングトランジスタ（ＴＳ：ｓｅｎｓｉｎｇ　ｔｒａｎｓｉｓｔｏｒ）及びプルアップトランジスタ（ＴＰＵ：ｐｕｌｌ−ｕｐ　ｔｒａｎｓｉｓｔｏｒ）を含むことができる。前記伝送トランジスタＴＴＦと前記リセットトランジスタＴＲとの間の第１ノードＮ１は前記センシングトランジスタＴＳのゲート電極に接続される。また、前記リセットトランジスタＴＲと前記センシングトランジスタＴＳとの間の第２ノードは電源（ｐｏｗｅｒ　ｓｕｐｐｌｙ：ＶＤＤ）に接続される。前記光素子ＰＤがＰ型不純物領域及びＮ型不純物領域を有する光ダイオードであれば、前記伝送トランジスタ、前記リセットトランジスタ、前記センシングトランジスタ及び前記プルアップトランジスタは全部ＮＭＯＳトランジスタであることが望ましい。この場合に、前記伝送トランジスタは前記光ダイオードのＮ型不純物領域に接続される。前記光ダイオードのＮ型不純物領域は前記伝送ＮＭＯＳトランジスタのソース領域に該当する。
【００２７】
これに加えて、前記光素子ＰＤはバイパス素子（ＤＢＰ：ｂｙ−ｐａｓｓ　ｄｅｖｉｃｅ）の一端子と接続される。前記バイパス素子ＤＢＰの他の端子は前記電源ＶＤＤに電気的に接続される。結果的に、図１に示したように、前記各行内で互いに隣接した二つの画素は前記バイパス素子ＤＢＰを通じて互いに接続される。例えば、前記第１画素Ｐ１１の光素子ＰＤは前記バイパス素子ＤＢＰを通じて前記第１画素Ｐ１１に隣接した前記第２画素Ｐ１２の第２ノードＮ２に接続される。
【００２８】
前記バイパス素子ＤＢＰは抵抗体であり得る。前記抵抗体はＰ型不純物でドーピングされることが望ましい。この場合に、前記抵抗体の一端は前記光ダイオードのＮ型不純物領域に接続され、前記抵抗体の他の端は前記電源に接続されることが望ましい。前記Ｎ型不純物領域と前記Ｐ型抵抗体との間のポテンシャル障壁は前記Ｎ型不純物領域と前記伝送トランジスタＴＴＦのチャネル領域との間のポテンシャル障壁よりも低いことが望ましい。これは前記光素子ＰＤ内で生成された過剰電荷が前記伝送トランジスタＴＴＦのチャネルを通じて前記第１ノードＮ１に注入されることを防止するためである。すなわち、入射光線により前記光ダイオードのＮ型不純物領域内で生成された過剰電子が前記伝送ＮＭＯＳトランジスタのチャネル領域を通じて前記第１ノードＮ１に流れることを防止するためである。
【００２９】
一方、前記バイパス素子ＤＢＰはダミーゲート電極を有するバイパスＮＭＯＳトランジスタであり得る。この場合に、前記バイパスＮＭＯＳトランジスタのソース領域は前記光ダイオードのＮ型不純物領域に接続され、前記バイパスＮＭＯＳトランジスタのドレイン領域は前記電源に接続される。また、前記ダミーゲート電極はフローティングされるか、又は接地され得る。前記光ダイオードのＮ型不純物領域と前記バイパスＮＭＯＳトランジスタのチャネル領域との間のポテンシャル障壁は前記光ダイオードのＮ型不純物領域と前記伝送ＮＭＯＳトランジスタのチャネル領域との間のポテンシャル障壁よりも低いことが望ましい。すなわち、前記バイパスＮＭＯＳトランジスタのしきい電圧は前記伝送ＮＭＯＳトランジスタのしきい値電圧よりも低いことが望ましい。これによって、前記光ダイオードに入射光線が照射されて前記光ダイオードのＮ型不純物領域内に過剰電子が生成されても、前記過剰電子は前記バイパスＮＭＯＳトランジスタを通じて前記電源に流れる。結果的に、前記光ダイオードの過剰電子が前記第１ノードＮ１に注入されるのを防止することができるので、前記センシングＮＭＯＳトランジスタＴｓがターンオンされない。したがって、前記過剰電子によるブルーミング現象及び／または誤動作を抑制することができる。
【００３０】
前記第１行内に配列されたｎ個の画素Ｐ１１、Ｐ１２、．．．、Ｐ１ｎは前記第１行と平行した第１リセットラインＲＬ１、第１伝送ラインＴＬ１及び第１ワードラインＷＬ１に接続される。具体的には、前記第１行内の前記伝送トランジスタＴＴＦのゲート電極が前記第１伝送ラインＴＬ１に接続され、前記第１行内の前記リセットトランジスタＴＲのゲート電極が前記第１リセットラインＲＬ１に接続される。また、前記第１行内の前記プルアップトランジスタＴＰＵのゲート電極は前記第１ワードラインＷＬ１に接続される。これと同様に、前記第２行内に配列されたｎ個の画素Ｐ２１、．．．、Ｐ２ｎは第２リセットラインＲＬ２、第２伝送ラインＴＬ２及び第２ワードラインＷＬ２に接続され、前記ｍ番目の行内に配列されたｎ個の画素Ｐｍ１、．．．、Ｐｍｎはｍ番目のリセットライン、ｍ番目の伝送ライン及びｍ番目のワードラインに接続される。
【００３１】
これに加えて、前記第１列内に配列されたｍ個の画素Ｐ１１、Ｐ２１、．．．、Ｐｍ１は第１プルダウントランジスタＴＰＤ１に接続される。具体的に、前記第１列内の前記プルアップトランジスタＴＰＵのソース領域は前記第１プルダウントランジスタＴＰＤ１のドレイン領域に接続される。これと同様に、前記第２列内の前記プルアップトランジスタＴＰＵのソース領域は第２プルダウントランジスタＴＰＤ２のドレイン領域に接続され、前記ｎ番目の列内のプルアップトランジスタＴＰＵのソース領域はｎ番目のプルダウントランジスタのドレイン領域に接続される。前記プルダウントランジスタＴＰＤ１、ＴＰＤ２、．．．、ＴＰＤｎのソース領域及びゲート電極は各々接地端子及び選択ラインＳＬに接続される。
【００３２】
図１に示した画素アレイ領域のすべての画素のデータを出力する方法を説明する。
【００３３】
図１を再び参照すると、前記複数のリセットラインＲＬ１、．．．、ＲＬｍに論理“１”に該当する電圧を印加し、前記すべてのリセットトランジスタＴＲをターンオンする。その結果、前記第１ノードＮ１内に残存する電荷が全部除去される。したがって、前記すべての画素が初期化される。次に、前記リセットトランジスタＴＲをターンオフする。前記初期化された画素に入射光線が照射されれば、前記光素子ＰＤ内に前記入射光線により電荷が生成される。前記光素子ＰＤが光ダイオードであり、前記伝送トランジスタＴＴＦ、リセットトランジスタＴＲ、センシングトランジスタＴＳ及びプルアップトランジスタＴＰＵが前記光ダイオードのＮ型不純物領域内に直列接続されたＮＭＯＳトランジスタである場合に、前記光ダイオードのＮ型不純物領域内に電子が生成される。
【００３４】
前記第１行内の画素Ｐ１１、．．．、Ｐ１ｎのデータを出力させるためには、前記第１伝送ラインＴＬ１、前記第１ワードラインＷＬ１及び前記選択ラインＳＬに論理“１”に該当する電圧を印加する。その結果、前記第１行内の前記伝送トランジスタＴＴＦ及び前記プルアップトランジスタＴＰＵと共に前記ｎ個のプルダウントランジスタＴＰＤ１、．．．、ＴＰＤｎがターンオンされる。これによって、前記第１行内の光ダイオードのＮ型不純物領域内の電子はそれに隣接した第１ノードＮ１に注入され、前記第１ノードＮ１内に注入された電子の量に従って前記センシングトランジスタＴＳの駆動能力が決められる。結果的に、前記第１行内の前記センシングトランジスタＴＳを通じて流れる第１乃至ｎ番目の電流Ｉ１、．．．、Ｉｎは各々前記第１乃至ｎ番目のプルダウントランジスタＴＰＤ１、．．．、ＴＰＤｎを通じて接地端子に流れる。前記第１乃至ｎ番目の電流Ｉ１、．．．、Ｉｎの大きさに従って前記プルダウントランジスタＴＰＤ１、．．．、ＴＰＤｎのドレイン領域に各々第１乃至ｎ番目の出力電圧Ｖ０１、．．．、Ｖ０ｎが誘起される。前記第１乃至ｎ番目の出力電圧Ｖ０１、．．．、Ｖ０ｎは各々前記第１行内の前記第１乃至ｎ番目の画素Ｐ１１、．．．、Ｐ１ｎのデータに該当する。
【００３５】
これと同様に、前記第２行内の画素Ｐ２１、．．．、Ｐ２ｎのデータを出力させるために、前記第２伝送ラインＴＬ２、前記第２ワードラインＷＬ２及び前記選択ラインＳＬに論理“１”に該当する電圧を印加すべきであることは自明である。
【００３６】
上述の方法を使用して前記画素アレイ領域５０内のすべての画素のデータを出力させることができる。
【００３７】
一方、前記光ダイオードのうち少なくとも一つの光ダイオードに過剰電子が生成されても、ブルーミング及び／または誤動作が生じる現象を防止することができる。例えば、前記第１画素Ｐ１１の光ダイオード内に過剰電子が生成された場合に、前記過剰電子は前記第１画素Ｐ１１内の前記バイパス素子ＤＢＰを通じて前記電源に流れる。これによって、前記第１画素Ｐ１１の光ダイオード内の過剰電子が前記第１画素Ｐ１１内の第１ノードＮ１または前記第１画素Ｐ１１と隣接した他の画素Ｐ１２またはＰ２１の光ダイオード及び第１ノードＮ１に流れるのを防止することができる。
【００３８】
図２は本発明の望ましい実施形態による画素アレイ領域の一部分を示す平面図である。また、図３は図２のＩ−Ｉに沿って切断した断面図であり、図４は図２のＩＩ−ＩＩに沿って切断した断面図である。ここで、図２は図１に示した一対の画素Ｐ１１、Ｐ１２に対する平面図である。
【００３９】
図２、図３及び図４を参照して本発明による画素アレイ領域の構造体を説明する。
【００４０】
図２、図３及び図４を参照すると、第１導電型の半導体基板１、例えば、Ｐ型半導体基板の所定の領域に素子分離膜３が配置されて各画素領域内に第１乃至第３活性領域３ａ、３ｂ、３ｃを画定する。前記第２活性領域３ｂは前記第１活性領域３ａから延長されるように画定され、前記第３活性領域３ｃも前記第１活性領域３ａから延長されるように画定される。
【００４１】
前記第１活性領域３ａに光ダイオードのような光素子ＰＤが形成される。具体的には、前記第１活性領域３ａに第２導電型のウェル領域７、例えばＮウェル領域が形成される。これに加えて、前記第１活性領域３ａの表面に前記ウェル領域７により囲まれる第１導電型の不純物領域５、すなわちＰ型不純物領域が形成される。結果的に、前記不純物領域５の側壁及び底は前記ウェル領域７により囲まれる。前記不純物領域５及び前記ウェル領域７は前記光ダイオードを構成する。前記第２活性領域３ｂに少なくとも一つのスイッチング素子が配置される。前記少なくとも一つのスイッチング素子は前記第２活性領域３ｂに形成された伝送トランジスタ（図１のＴＴＦ）、リセットトランジスタ（図１のＴＲ）、センシングトランジスタ（図１のＴＳ）及びプルアップトランジスタ（図１のＴＰＵ）を含む。
【００４２】
前記伝送トランジスタは前記第２活性領域３ｂの上部を横切る伝送ゲート電極ＴＧを含み、前記伝送ゲート電極ＴＧは前記第１活性領域３ａに隣接するように配置される。前記プルアップトランジスタも前記第２活性領域３ｂの上部を横切るプルアップゲート電極ＰＵＧを含む。前記リセットトランジスタは前記伝送ゲート電極ＴＧと前記プルアップゲート電極ＰＵＧとの間の前記第２活性領域３ｂの上部を横切るリセットゲート電極ＲＧを含み、前記センシングトランジスタは前記リセットゲート電極ＲＧと前記プルアップゲート電極ＰＵＧとの間の前記第２活性領域３ｂの上部を横切るセンシングゲート電極ＳＧを含む。
【００４３】
前記Ｎウェル領域７は前記伝送トランジスタのソース領域の役割を果たす。また、前記ゲート電極ＴＧ、ＲＧ、ＳＧ、ＰＵＧの間の第２活性領域３ｂはＮ型不純物でドーピングされる。結果的に、前記伝送トランジスタ、リセットトランジスタ、センシングトランジスタ及びプルアップトランジスタはＮＭＯＳトランジスタに該当する。しかし、前記第１導電型及び第２導電型は各々Ｎ型及びＰ型であり得る。この場合に、前記光ダイオードは前記第２活性領域３ｂに形成されたＰウェル領域及びＰウェル領域により囲まれたＮ型不純物領域で構成され、前記伝送トランジスタ、リセットトランジスタ、センシングトランジスタ及びプルアップトランジスタはＰＭＯＳトランジスタに該当する。以下、説明される実施形態は複雑性を避けるために、前記第１導電型及び第２導電型が各々Ｐ型及びＮ型である場合のみに対して記載する。
【００４４】
前記伝送ゲート電極ＴＧと前記リセットゲート電極ＲＧとの間の前記第２活性領域３ｂはフローティング拡散領域（ｆｌｏａｔｉｎｇ　ｄｉｆｆｕｓｉｏｎ　ｒｅｇｉｏｎ：ＦＤ、図１のＮ１）に該当する。また、前記リセットゲート電極ＲＧと前記センシングゲート電極ＳＧとの間の前記第２活性領域３ｂはリセット拡散領域（ｒｅｓｅｔ　ｄｉｆｆｕｓｉｏｎ　ｒｅｇｉｏｎ：ＲＤ、図１のＮ２）に該当する。前記リセット拡散領域ＲＤは電源ＶＤＤに接続される。前記第１画素Ｐ１１内の前記第３活性領域３ｃは前記第１画素Ｐ１１に隣接した前記第２画素Ｐ１２内の第２活性領域３ｂに連結されることが望ましい。さらに具体的には、前記第１画素Ｐ１１内の前記第３活性領域３ｃは前記第２画素Ｐ１２内の前記リセット拡散領域ＲＤに連結されることが望ましい。
【００４５】
前記第３活性領域３ｃにバイパス素子（図１のＤＢＰ）が形成される。前記バイパス素子ＤＢＰは図２、図３及び図４に示したように、ＮＭＯＳトランジスタであり得る。一方、前記バイパス素子は前記第３活性領域３ｃに形成された抵抗体であり得る。前記バイパス素子がＮＭＯＳトランジスタである場合には、前記第３活性領域３ｃの上部を横切ってダミーゲート電極ＤＧが配置される。これによって、前記光ダイオードのＮウェル領域７が前記バイパスＮＭＯＳトランジスタのソース領域の役割を果たし、前記第３活性領域３ｃに連結された前記リセット拡散領域ＲＤが前記バイパスＮＭＯＳトランジスタのドレイン領域の役割を果たす。前記ダミーゲート電極ＤＧはフローティングされるか、又は接地され得る。前記ダミーゲート電極ＤＧを接地させるためには、前記画素の各々は前記第１乃至第３活性領域３ａ、３ｂ、３ｃと離隔された第４活性領域３ｄをさらに含むことができる。前記第４活性領域３ｄはＰ型不純物でドーピングされ、接地端子に接続される。結果的に、前記第４活性領域３ｄはＰ型不純物でドーピングされ、接地端子に接続される。結果的に、前記第４活性領域３ｄはＰ型ピックアップ領域の役割を果たす。
【００４６】
一方、少なくとも前記伝送トランジスタのチャネル領域の不純物濃度は第１イオン注入工程ＩＭ１を使用して適切に調節することができる。これに加えて、前記第３活性領域３ｃ内の不純物濃度は第２イオン注入工程ＩＭ２を使用して適切に調節することができる。ここで、前記第１及び第２イオン注入工程ＩＭ１、ＩＭ２は前記Ｎウェル領域７と前記第３活性領域３ｃとの間のポテンシャル障壁が前記Ｎウェル領域７と前記伝送チャネル領域との間のポテンシャル障壁よりも低く実施されることが望ましい。
【００４７】
前記トランジスタが形成された半導体基板は層間絶縁膜９により覆われる。前記フローティング拡散領域ＦＤ及び前記センシングゲート電極ＳＧは前記層間絶縁膜９を貫通するコンタクトホールＣＴにより露出される。前記画素の各々が前記ピックアップ領域３ｄ及び前記ダミーゲート電極ＤＧを含む場合には、前記ダミーゲート電極ＤＧ及び前記ピックアップ領域３ｄも前記層間絶縁膜９を貫通するコンタクトホールＣＴにより露出され得る。前記層間絶縁膜９上に第１及び第２局部配線ＬＩ′、ＬＩ″が配置される。前記第１局部配線ＬＩ′は前記コンタクトホールＣＴを通じて前記センシングゲート電極ＳＧを前記フローティング拡散領域ＦＤに電気的に接続させ、前記第２局部配線ＬＩ″は前記コンタクトホールＣＴを通じて前記ダミーゲート電極ＤＧを前記ピックアップ領域３ｄに電気的に接続させる。前記ダミーゲート電極ＤＧが接地される場合に、前記ダミーゲート電極ＤＧは常に接地電位を有する。したがって、前記バイパスＮＭＯＳトランジスタの動作を安定化させることができる。
【００４８】
図５は図２のＩ−Ｉに沿って切断した電子に対するポテンシャルレベルを示すダイアグラムであり、図６は図のＩＩ−ＩＩに沿って切断した電子に対するポテンシャルレベルを示すダイアグラムである。図５において、実線は平行状態でのポテンシャルレベルを示し、点線はリセット拡散領域に電源電圧ＶＤＤが印加された場合に対するポテンシャルレベルを示す。
【００４９】
図５及び図６を参照すると、前記光ダイオードＰＤに入射光線１１が照射されれば、前記光ダイオードＰＤのＮウェル領域（図３の７）に電子が生成される。平行状態で前記伝送チャネル領域ＣＴＧは前記Ｎウェル領域７に対して第１ポテンシャル障壁の高さＨ１を有する。また前記第３活性領域３ｃは前記Ｎウェル領域７に対して第２、第３または第４ポテンシャル障壁の高さＨ２、Ｈ３またはＨ４を有する。前記伝送チャネル領域ＣＴＧのポテンシャルレベル、すなわち第１ポテンシャルレベル２１は前記伝送チャネル領域ＣＴＧの不純物濃度と関連がある。これと同様に、前記第３活性領域３ｃのポテンシャルレベル、すなわち第２乃至第４ポテンシャルレベル２３、２５及び２７は前記第３活性領域３ｃの不純物濃度と関連ある（図５参照）。これに加えて、前記第３活性領域３ｃのポテンシャルレベル３１ａ、３１ｂ及び３１ｃは前記第３活性領域３ｃの幅Ｗ１、Ｗ２、Ｗ３に支配され得る（図６参照）。すなわち、前記第３活性領域３ｃの不純物濃度（Ｐ型不純物濃度）が増加すると、前記第３活性領域３ｃのポテンシャル障壁の高さは増加する。また、前記第３活性領域３ｃの幅（図２のＷ）が減少すると、前記第３活性領域３ｃのポテンシャル障壁の高さは増加する。したがって、前記第３活性領域３ｃの不純物濃度及び幅を適切に設計することによって、前記第３活性領域３ｃ、すなわち前記バイパス素子ＤＢＰの最終ポテンシャル障壁の高さを所望する値に調節することができる。
【００５０】
図５において、前記第２ポテンシャルレベル２３は前記第１ポテンシャルレベル２１よりも高く、前記第３ポテンシャルレベル２５は前記第１ポテンシャルレベル２１と同一である。また、前記第４ポテンシャルレベル２７は前記第１ポテンシャルレベル２１よりも低い。前記第３活性領域３ｃのポテンシャルレベルは前記第１ポテンシャルレベル２１よりも低いことが望ましい。これによって、前記Ｎウェル領域７内に過剰電子が生成された場合に、前記過剰電子は前記Ｎウェル領域７に連結された前記第３活性領域３ｃを通じて電源にバイパスされる。結果的に、ブルーミング現象を防止することができる。
【００５１】
図７、図９及び図１１は図２のＩ−Ｉに沿った本発明の望ましい実施形態による画素アレイ領域の製造方法を説明するための断面図であり、図８、図１０及び図１２は図２のＩＩ−ＩＩに沿った本発明の望ましい実施形態による画素アレイ領域の製造方法を説明するための断面図である。
【００５２】
図２、図７及び図８を参照すると、第１導電型の半導体基板１、すなわちＰ型半導体基板の所定の領域に素子分離膜３を形成して各画素領域内に第１乃至第３活性領域（図２の３ａ、３ｂ、３ｃ）を画定する。これに加えて、前記各画素領域内に前記第１乃至第３活性領域と離隔された第４活性領域（図２の３ｄ）を追加的に画定することもできる。前記第２活性領域３ｂは前記第１活性領域３ａから延長されるように画定される。前記第３活性領域３ｃも前記第１活性領域３ａから延長されるように画定される。
【００５３】
前記第１活性領域３ａに第２導電型の不純物、すなわちＮ型の不純物イオンを選択的に注入してＮウェル領域７を形成する。前記第２活性領域３ｂに第１イオン注入工程ＩＭ１を使用して第１不純物イオンを注入することができる。前記第１イオン注入工程ＩＭ１は後続工程で前記第２活性領域３ｂに形成されるＭＯＳトランジスタのしきい値電圧を調節するために実施される。これに加えて、少なくとも前記第３活性領域３ｃに第２イオン注入工程ＩＭ２を使用して第２不純物イオンを注入することもできる。前記第１及び第２不純物イオンはＰ型不純物イオンであり得る。また、前記第２不純物イオンのドーズは前記第１不純物イオンのドーズよりも低いことが望ましい。前記第１乃至第４活性領域３ａ、３ｂ、３ｃの表面にゲート絶縁膜４を形成する。
【００５４】
図２、図９及び図１０を参照すると、前記ゲート絶縁膜４を有する半導体基板の全面上にゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記第２活性領域を横切る伝送ゲート電極ＴＧ、リセットゲート電極ＲＧ、センシングゲート電極ＳＧ及びプルアップゲート電極ＰＵＧを形成する。前記伝送ゲート電極ＴＧは前記第１活性領域３ａに隣接するように形成される。さらに具体的に、前記伝送ゲート電極ＴＧの一側は前記Ｎウェル領域７のエッジと重畳されるように形成することが望ましい。また、前記リセットゲート電極ＲＧは前記伝送ゲート電極ＴＧと前記プルアップゲート電極ＰＵＧとの間の前記第２活性領域３ｂの上部を横切るように形成され、前記センシングゲート電極ＳＧは前記リセットゲート電極ＲＧと前記プルアップゲート電極ＰＵＧとの間の前記第２活性領域３ｂの上部を横切るように形成される。前記伝送ゲート電極ＴＧ、前記リセットゲート電極ＲＧ、前記センシングゲート電極ＳＧ及び前記プルアップゲート電極ＰＵＧを形成する間、前記第３活性領域３ｃの上部を横切るダミーゲート電極ＤＧを追加に形成することができる。
【００５５】
前記第３活性領域３ｃはこれと隣接した画素内に形成された第２活性領域３ｂに連結される。具体的に、前記第３活性領域３ｃはこれと隣接した画素内の前記リセットゲート電極ＲＧとセンシングゲート電極ＳＧとの間の第２活性領域３ｂに連結されるように画定される。前記ゲート電極ＴＧ、ＲＧ、ＳＧ、ＰＵＧ、ＤＧ及び前記素子分離膜３をイオン注入マスクとして使用して前記第２及び第３活性領域３ｂ、３ｃに選択的に第２導電型の不純物イオンを注入して第２導電型のソース／ドレイン領域、すなわちＮ型ソース／ドレイン領域を形成する。前記伝送ゲート電極ＴＧと前記リセットゲート電極ＲＧとの間の前記ソース／ドレイン領域はフローティング拡散領域ＦＤに該当し、前記リセットゲート電極ＲＧと前記センシングゲート電極ＳＧとの間の前記ソース／ドレイン領域はリセット拡散領域ＲＤに該当する。
【００５６】
前記第１活性領域３ａ及び前記第４活性領域３ｄに選択的に第１導電型の不純物イオンを注入する。その結果、前記第１活性領域３ａの表面に前記Ｎウェル領域７により囲まれたＰ型不純物領域５が形成され、前記第４活性領域３ｄの表面にＰ型ピックアップ領域１５が形成される。前記Ｎウェル領域７及び前記Ｐ型不純物領域５は光ダイオードＰＤを構成する。前記Ｐ型不純物領域５及び前記Ｐ型ピックアップ領域１５は前記Ｎ型ソース／ドレイン領域を形成する前に形成することもできる。
【００５７】
前記伝送ゲート電極ＴＧ、前記Ｎウェル領域７及び前記フローティング拡散領域ＦＤは伝送ＮＭＯＳトランジスタを構成し、前記リセットゲート電極ＲＧ、前記フローティング拡散領域ＦＤ及び前記リセット拡散領域ＲＤはリセットＮＭＯＳトランジスタを構成する。これと同様に、前記センシングゲート電極ＳＧ及びその両側のソース／ドレイン領域はセンシングＮＭＯＳトランジスタを構成し、前記プルアップゲート電極ＰＵＧ及びその両側のソース／ドレイン領域はプルアップＮＭＯＳトランジスタを構成する。また、前記Ｎウェル領域７、前記ダミーゲート電極ＤＧ及び前記ダミーゲート電極ＤＧに隣接した前記リセット拡散領域ＲＤはバイパスＮＭＯＳトランジスタを構成する。前記ダミーゲート電極ＤＧが形成されない場合には、前記Ｎ型ソース／ドレイン領域、前記Ｐ型不純物領域５及び前記Ｐ型ピックアップ領域１５を形成する間、どのような不純物イオンも前記第３活性領域３ｃに注入されない。前記ソース／ドレイン領域、前記不純物領域５及びピックアップ領域１５を有する半導体基板の全面上に層間絶縁膜９を形成する。
【００５８】
図２、図１１及び図１２を参照すると、前記層間絶縁膜９をパターニングして前記センシングゲート電極ＳＧ及び前記フローティング拡散領域ＦＤを露出させるコンタクトホールＣＴを形成する。この時に、前記ダミーゲート電極ＤＧ及び前記ピックアップ領域１５を露出させるコンタクトホールＣＴを追加に形成することもできる。前記コンタクトホールＣＴを有する半導体基板の全面上に導電膜を形成する。前記導電膜をパターニングして前記層間絶縁膜９上に第１局部配線ＬＩ′を形成する。前記第１局部配線ＬＩ′は前記コンタクトホールＣＴを通じて前記センシングゲート電極ＳＧを前記フローティング拡散領域ＦＤに電気的に連結させる。これに加えて、前記第１局部配線ＬＩ′を形成する間、前記層間絶縁膜９上に第２局部配線ＬＩ″を追加に形成することもできる。前記第２局部配線ＬＩ″は前記コンタクトホールＣＴを通じて前記ダミーゲート電極ＤＧを前記ピックアップ領域１５に電気的に連結させる。
【００５９】
【発明の効果】
上述のように、本発明の実施形態によると、各画素内の光素子はバイパス素子に接続される。したがって、前記光素子内に生成された過剰電荷は前記バイパス素子を通じて電源に流れる。これによって、イメージセンサのブルーミング現象及び誤動作を抑制することができる。
【図面の簡単な説明】
【図１】本発明による画素アレイ領域の等価回路図である。
【図２】本発明による画素アレイ領域の一部分を示す平面図である。
【図３】図２のＩ−Ｉに沿って切断した断面図である。
【図４】図２のＩＩ−ＩＩに沿って切断した断面図である。
【図５】図２のＩ−Ｉに沿って切断した電子に対するポテンシャルレベルを示すダイアグラムである。
【図６】図２のＩＩ−ＩＩに沿って切断した電子に対するポテンシャルレベルを示すダイアグラムである。
【図７】図２のＩ−Ｉに沿った本発明による画素の製造方法を説明するための断面図である。
【図８】図２のＩＩ−ＩＩに沿った本発明による画素の製造方法を説明するための断面図である。
【図９】図２のＩ−Ｉに沿った本発明による画素の製造方法を説明するための断面図である。
【図１０】図２のＩＩ−ＩＩに沿った本発明による画素の製造方法を説明するための断面図である。
【図１１】図２のＩ−Ｉに沿った本発明による画素の製造方法を説明するための断面図である。
【図１２】図２のＩＩ−ＩＩに沿った本発明による画素の製造方法を説明するための断面図である。
【図１】
2004023097.tif 000003
【図２】
2004023097.tif 000004
【図３】
2004023097.tif 000005
【図４】
2004023097.tif 000006
【図５】
2004023097.tif 000007
【図６】
2004023097.tif 000008
【図７】
2004023097.tif 000009
【図８】
2004023097.tif 000010
【図９】
2004023097.tif 000011
【図１０】
2004023097.tif 000012
【図１１】
2004023097.tif 000013
【図１２】
2004023097.tif 000014