(57)【要約】【課題】本発明は、多様な使用形態に対応できる有用なメモリ回路を提供する。【解決手段】本発明のメモリ回路は、制御部が、前記強誘電体膜を、第１の２状態へ分極させる第１制御と、前記第１の２状態とは異なる第２の２状態へ分極させる第２制御とを切り替えて実行し、前記強誘電体膜が、第１及び第２制御に従い分極する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
強誘電体膜を有する強誘電体キャパシタと、
前記強誘電体膜を、第１の２状態へ分極させる第１制御と、前記第１の２状態とは異なる第２の２状態へ分極させる第２制御とを切り替えて実行する制御部と
を備えることを特徴とするメモリ回路。
【請求項２】
前記制御部は、前記第１制御において、前記強誘電体膜を、飽和分極を経由せず分極させる
ことを特徴とする請求項１に記載のメモリ回路。
【請求項３】
前記制御部は、前記第２制御において、前記強誘電体キャパシタに、飽和分極を生ずる電圧よりも低い電圧を印加する
ことを特徴とする請求項２に記載のメモリ回路。
【請求項４】
前記制御部は、前記第２制御において、前記強誘電体キャパシタに、符号が正負逆で絶対値の差が所定値以下である電圧を印加する
ことを特徴とする請求項３に記載のメモリ回路。
【請求項５】
前記制御部は、前記第２制御において、前記強誘電体キャパシタに対し、所定の時間経過毎に電圧印加によるリフレッシュ動作を行う
ことを特徴とする請求項３に記載のメモリ回路。
【請求項６】
前記制御部は、前記第２制御において、前記強誘電体膜を、飽和分極を経由して分極させる
ことを特徴とする請求項１に記載のメモリ回路。
【請求項７】
前記制御部は、前記第２制御において、前記強誘電体キャパシタに、前記第２の２状態それぞれに対応する飽和分極を生じる電圧と、前記飽和分極を生じる電圧よりも低い電圧とを印加する
ことを特徴とする請求項６に記載のメモリ回路。
【請求項８】
前記制御部は、前記第２制御において、前記強誘電体キャパシタに、前記第２の２状態それぞれに対応する電圧の差が所定値以上である電圧を印加する
ことを特徴とする請求項７に記載のメモリ回路。
【請求項９】
前記制御部は、前記第２制御において、強誘電体キャパシタに、前記第２の２状態それぞれに対応する分極量の符号が正負逆である電圧を印加する
ことを特徴とする請求項８に記載のメモリ回路。
【請求項１０】
前記制御部は、前記第２制御において、強誘電体キャパシタに、前記飽和分極を生じる電圧よりも低く、絶対値が所定値以下の分極量に対応する電圧を印加する
ことを特徴とする請求項９に記載のメモリ回路。
【請求項１１】
２値情報の入出力を要求する要求装置と、前記要求に従い２値情報を入出力するメモリ回路とから構成されるメモリシステムであって、
前記要求は、状態切替指示を含み、
前記要求装置は、前記要求を前記メモリ回路に送信し、
前記メモリ回路は、
強誘電体膜を有する強誘電体キャパシタと、
前記状態切替指示に基づき、前記強誘電体膜を、第１の２状態へ分極させる第１制御と、前記第１の２状態とは異なる第２の２状態へ分極させる第２制御とを切り替えて実行する制御部と
を備える
ことを特徴とするメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシタを用いたメモリ回路に関する。
【０００２】
【従来の技術】強誘電体キャパシタを用いたメモリ回路は、強誘電体キャパシタに電圧を印加することにより、強誘電体膜の分極量を変化させて、前記分極量に対応づけた２値データを記憶する。
前記強誘電体膜は、分極に要する時間が十分短く、また電圧印加が停止された後も分極を維持するという特徴を持つ。
【０００３】
このため、前記メモリ回路は、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と不揮発性メモリとの双方の特徴を併せ持つ。
前記メモリ回路の１形態である非破壊読出型メモリ回路（特許文献１乃至５参照）は、破壊読出型メモリ回路と異なりデータの読出に伴う再書込処理は不要であるが、データの書込時には、電圧を印加することにより前記強誘電体膜の分極方向を反転させる。
【０００４】
【特許文献１】特開２００２−９３１５７号公報
【０００５】
【特許文献２】特開２００２−１０９８７６号公報
【０００６】
【特許文献３】特開２００２−１５７８７７号公報
【０００７】
【特許文献４】特開２００２−１５７８７８号公報
【０００８】
【特許文献５】特開２００２−１５７８７９号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、前記メモリ回路においては、ＲＡＭと同様な形態で使用する場合でも、書込が生じる毎に、データ書込時の電圧印加及び分極反転によって強誘電体膜が劣化して寿命が短くなり、また、劣化を抑えるために印加電圧を低くすると、データの保持時間が短くなることにより不揮発性メモリとして使用が出来なくなるなど、多様な使用形態に対応することが出来ない。
【００１０】
上記の問題に鑑み、本発明は、多様な使用形態に対応できる有用なメモリ回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明は、強誘電体膜を有する強誘電体キャパシタと、前記強誘電体膜を、第１の２状態へ分極させる第１制御と、前記第１の２状態とは異なる第２の２状態へ分極させる第２制御とを切り替えて実行する制御部とを備える。
【００１２】
上記課題を解決するために本発明は、２値情報の入出力を要求する要求装置と、前記要求に従い２値情報を入出力するメモリ回路とから構成されるメモリシステムであって、前記要求は、状態切替指示を含み、前記要求装置は、前記要求を前記メモリ回路に送信し、前記メモリ回路は、強誘電体膜を有する強誘電体キャパシタと、前記状態切替指示に基づき、前記強誘電体膜を、第１の２状態へ分極させる第１制御と、前記第１の２状態とは異なる第２の２状態へ分極させる第２制御とを切り替えて実行する制御部とを備える。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態に係るメモリシステムについて、図面を参照しながら説明する。
１．  構成
図１は、本発明の実施の形態に係るメモリシステムの構成を示す図である。
【００１４】
メモリ回路１０は、要求装置であるマイコン２０と電気的に接続している。
メモリ回路１０は、アドレスを値「０」としたメモリセル１０５と、値「１」としたメモリセル１０６を備える。
メモリセル１０５は、処理部１０７からの指示に基づき、２値を記憶する。
同様に、メモリセル１０６は、処理部１０７からの指示に基づき、２値を記憶する。
【００１５】
また、メモリ回路１０は、２値を、不揮発的に保持する長時間モードと、揮発的に保持する短時間モードの２つのモードを持ち、マイコン２０からの指示に基づき、前記２つのモードを切り替える。
マイコン２０は、メモリ回路１０に対しデータ処理の要求をするため、コマンドを送信する。
【００１６】
前記コマンドには、書込コマンド、読出コマンド、モード切替コマンドがある。
前記書込コマンドは、書込指示と、前記アドレスと、２値の何れかである書込データから成る。
前記読出コマンドは、読出指示と、前記アドレスとから成る。
【００１７】
前記モード切替コマンドは、切替指示と、切替モードとから成る。
前記切替モードは、前記長時間モードを示す値「１」と前記短時間モードを示す値「０」とから選んだ値である。
マイコン２０は、前記メモリシステムの電源状態を制御する。
マイコン２０は、前記メモリシステムが常時通電状態の場合には、短時間モードを選択してメモリ回路１０に対し指示し、前記メモリシステムの電源をオフする場合には、電源をオフする前にモード切替コマンドにより、メモリ回路１０に長時間モードへの切替えを要求し、メモリ回路１０が不揮発的にデータを保持した後に、前記メモリシステムの電源をオフにする。
（１．１．メモリ回路１０）
メモリ回路１０は、強誘電体キャパシタ１０１、１０２、１０３、１０４と、その他制御部とから成る。
【００１８】
メモリセル１０５は、強誘電体キャパシタ１０１、１０２、電界効果トランジスタ（以下ＦＥＴと称す）１１３、１１４から成る。
メモリセル１０６は、強誘電体キャパシタ１０３、１０４、ＦＥＴ１１５、１１６から成る。
メモリセル１０５及び１０６は、それぞれが２値を記憶する。
【００１９】
処理部１０７は、メモリセル１０５及び１０６に対し、２値を入出力するために、ＷＬ１、ＷＬ２、ＲＥ、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢ、ＭＯＤＥの各信号を制御する。
ＷＬ１、ＷＬ２、ＲＥ、ＴＲＳＴＴ、ＴＲＳＴＢ、ＴＣＰ１、ＴＣＰ２、ＭＯＤＥの各信号は、それぞれワード線１８１、ワード線１８２、読出選択線１８３、プレート制御線１８４、プレート制御線１８５、リセット制御線１８６、リセット制御線１８７、モード制御線１８８により伝送される。
【００２０】
図１中のＶＣＰ１には５．０ボルト、ＶＲＳＴ１には２．５ボルト、ＶＣＰ０には１．５ボルト、ＶＲＳＴ０には１．５ボルトがそれぞれ印加されている。
プレート線１９１に現れる信号ＣＰ１は、処理部１０７が、ＴＣＰ１とＭＯＤＥとをそれぞれハイレベル、ローレベルのいずれかに制御することにより、ＦＥＴ１３１乃至１４２と、インバータ１４３乃至１４５とが動作し、その結果により定まる。
【００２１】
プレート線１９２に現れる信号ＣＰ２は、処理部１０７が、ＴＣＰ２とＭＯＤＥとをそれぞれハイレベル、ローレベルのいずれかに制御することにより、ＦＥＴ１３１乃至１４２と、インバータ１４３乃至１４５とが動作し、その結果により定まる。
制御部１０７が行う、ＣＰ１とＣＰ２とに関する制御は、同様の制御となるので、ＣＰ１についてのみ説明する。
【００２２】
ＴＣＰ１がローレベルである場合、ゲートにハイレベルが入力されるＦＥＴ１３５とＦＥＴ１３６がオフし、ゲートにローレベルが入力されるＦＥＴ１３７とＦＥＴ１３８がオンするため、ＭＯＤＥのレベルに関係なく、ＣＰ１には、グランド電位が現れる。
ＴＣＰ１がハイレベルである場合は、ゲートにハイレベルが入力されるＦＥＴ１３３とＦＥＴ１３４がオンし、ゲートにローレベルが入力されるＦＥＴ１３５とＦＥＴ１３６がオフする。
【００２３】
ＴＣＰがハイレベルであり、ＭＯＤＥがハイレベルである場合、ゲートにハイレベルが入力されるＦＥＴ１３３とＦＥＴ１３４とがオンし、ゲートにローレベルが入力されるＦＥＴ１３１とＦＥＴ１３２がオフするため、ＣＰ１には、ＶＣＰ１が現れる。
ＴＣＰがハイレベルであり、ＭＯＤＥがローレベルである場合、ゲートにハイレベルが入力されるＦＥＴ１３１とＦＥＴ１３２がオンし、ゲートにローレベルが入力されるＦＥＴ１３３とＦＥＴ１３４がオフするため、ＣＰ１には、ＶＣＰ０が現れる。
【００２４】
リセット線１９３に現れる信号ＲＳＴＴは、処理部１０７が、ＴＲＳＴＴとＭＯＤＥとをそれぞれハイレベル、ローレベルのいずれかに制御することにより、ＦＥＴ１５１乃至１６２と、インバータ１６３乃至１６５とが動作し、その結果により定まる。
同様に、リセット線１９４に現れる信号ＲＳＴＢは、処理部１０７が、ＴＲＳＴＢとＭＯＤＥとをそれぞれハイレベル、ローレベルのいずれかに制御することにより、ＦＥＴ１５１乃至１６２と、インバータ１６３乃至１６５とが動作し、その結果により定まる。
【００２５】
制御部１０７が行う、ＲＳＴＴとＲＳＴＢとに関する制御は、同様の制御となるので、ＲＳＴＴについてのみ説明する。
ＴＲＳＴＴがローレベルである場合、ゲートにハイレベルが入力されるＦＥＴ１５７とＦＥＴ１５８がオンし、ゲートにローレベルが入力されるＦＥＴ１５５とＦＥＴ１５６がオフするため、ＭＯＤＥの状態によらず、ＲＳＴＴには、グランド電位が現れる。
【００２６】
ＴＲＳＴＴがハイレベルである場合、ゲートにハイレベルが入力されるＦＥＴ１５５とＦＥＴ１５６がオンし、ゲートにローレベルが入力されるＦＥＴ１５７とＦＥＴ１５８がオフする。
ＴＲＳＴＴがハイレベルであり、ＭＯＤＥがハイレベルである場合、ゲートにハイレベルが入力されるＦＥＴ１５３とＦＥＴ１５４がオンし、ゲートにローレベルが入力されるＦＥＴ１５１とＦＥＴ１５２がオフするため、ＲＳＴＴには、ＶＲＳＴ１が現れる。
【００２７】
ＴＲＳＴＴがハイレベルであり、ＭＯＤＥがローレベルである場合、ゲートにハイレベルが入力されるＦＥＴ１５１とＦＥＴ１５２がオンし、ゲートにローレベルが入力されるＦＥＴ１５３とＦＥＴ１５４がオフするため、ＲＳＴＴには、ＶＲＳＴ０が現れる。
ここで、メモリセル１０５へのデータの入力動作である書込動作について説明する。
【００２８】
メモリセル１０５は、２値の記憶に対し、強誘電体キャパシタを２つ用いた構成であり、メモリセル１０５が、値「１」を保持している場合とは、強誘電体キャパシタ１０１が値「１」に応じた分極を行い、強誘電体キャパシタ１０２が値「０」に応じた分極を行っている状態である。
同様に、メモリセル１０５が、値「０」を保持している場合とは、強誘電体キャパシタ１０１が値「０」に応じた分極を行い、強誘電体キャパシタ１０２が値「１」に応じた分極を行っている状態である。
【００２９】
処理部１０７は、メモリセル１０５にデータを書き込む場合、ＷＬ１とＲＥをハイレベルにし、ＷＬ２をローレベルにする。
ＷＬ１がハイレベルになることにより、ゲートにハイレベルが入力されるＦＥＴ１１３とＦＥＴ１１４がオンする
ＲＥ１がハイレベルになることにより、ゲートにハイレベルが入力されるＦＥＴ１１７とＦＥＴ１１８がオンする。
【００３０】
また、ＦＥＴ１１５、１１６は、それぞれオフする。
ＦＥＴ１１３、１１５がオンすることにより、ＣＰ１とＲＳＴＴの電位差が、強誘電体キャパシタ１０１に印加され、印加された電圧に応じて、強誘電体キャパシタ１０１が分極する。
また、ＦＥＴ１１４、１１６がオンすることにより、ＣＰ１とＲＳＴＢの電位差が、強誘電体キャパシタ１０２に印加され、印加された電圧に応じて、強誘電体キャパシタ１０２が分極する。
【００３１】
次に、メモリセル１０５からのデータの出力動作である読出動作について説明する。
処理部１０７は、メモリセル１０５からデータを読み出す場合、ＷＬ１をハイレベルにし、ＲＥとＷＬ２とをローレベルにする。
ＷＬ１がハイレベルになることにより、ゲートにハイレベルが入力されるＦＥＴ１１３とＦＥＴ１１４がオンする
また、ＦＥＴ１１５、１１６、１１７、１１８が、それぞれオフする。
【００３２】
これにより、強誘電体キャパシタ１０１と、読出トランジスタ１１１のゲート容量とが直列に接続されたことになり、直列容量回路の一端が読出トランジスタ１１１のウェル領域となると共に他端がプレート線１９１になる。
読出トランジスタ１１１のウェル領域を接地すると、プレート線１９１の信号線ＣＰ１の電圧が、強誘電体キャパシタ１０１の容量値と、読出トランジスタ１１１のゲート容量値とに応じて分割されてなる電圧が、読出トランジスタ１１１のゲート電極に印加される。
【００３３】
読出トランジスタ１１１の前記ゲート電極の電位に応じて、読出トランジスタ１１１のソース領域とドレイン領域との間に電流が流れ、該電流がビット線１９５に流れる。
強誘電体キャパシタ１０２と、読出トランジスタ１１２についても同様に、読出トランジスタ１１２のソース領域とドレイン領域との間に電流がビット線１９６に流れる。
【００３４】
センスアンプ１０８は、ビット線１９２に係る電圧が、ビット線１９３に係る電圧より大きい場合、ＤＡＴとして値「１」を処理部１０７に出力し、小さい場合は、値「０」を処理部１０７に出力する。
処理部１０７は、前記受信したＤＡＴを、マイコン２０に送信する。
（１．２．強誘電体キャパシタ）
強誘電体キャパシタ１０１乃至１０４は、強誘電体膜を電極で包み込んでキャパシタを形成したものであり、電圧を印加することにより、ヒステリシスを持った分極特性を示す。
【００３５】
強誘電体キャパシタ１０１乃至１０４は、個体差を除き分極特性が同じであるので、以降の説明には強誘電体キャパシタ１０１を用いる。
前記制御部は、長時間モードと短時間モードとのそれぞれに応じた電圧を、強誘電体キャパシタ１０１へ印加する。
図２は、強誘電体キャパシタ１０１が前記制御部から電圧を印加された場合の前記分極特性を示す図である。
【００３６】
ヒステリシス曲線２０１は、前記長時間モード時のヒステリシス曲線である。
前記制御部が、強誘電体キャパシタ１０１へ印加する電圧をＶＣＰ１から０へ、０から−ＶＲＳＴ１へ、−ＶＲＳＴ１から０へ、０からＶＲＳＴ１へと移行させていくと、強誘電体キャパシタ１０１の分極が、ヒステリシス曲線２０１に沿って、それぞれ、点２２１から点２１１へ、点２１１から点２２３へ、点２２３から点２１３へ、点２１３から点２２１へと移行する。
【００３７】
ヒステリシス曲線２０１上の点２１１は、分極が十分に誘起する電圧であるＶＣＰ１を印加された後、電圧印加を停止された場合の強誘電体キャパシタ１１の分極状態を示す。
点２１１は、２値データのうちの値１を表す。
点２１３は、電圧として−ＶＲＳＴ１を印加された後、電圧印加を停止した場合の強誘電体キャパシタ１１の分極状態を示す。
【００３８】
点２１３は、分極量がゼロ近傍の点であり、２値データのうち値０を表す。
また、ヒステリシス曲線２０２は、前記短時間モード時のヒステリシス曲線である。
前記制御部が、強誘電体キャパシタ１０１へ印加する電圧をＶＣＰ０から０へ、０から−ＶＲＳＴ０へ、−ＶＲＳＴ０から０へ、０からＶＣＰ０へと移行させていくと、強誘電体キャパシタ１０１の分極が、ヒステリシス曲線２０２に沿って、それぞれ、点２２２から点２１２へ、点２１２から点２２４へ、点２２４から点２１４へ、点２１４から点２２２へと移行する。
【００３９】
ヒステリシス曲線２０２上の点である点２１２は、２値データのうち値１を表し、点２１４は、２値データのうち値０を表す。
点２１２と、点２１４とは、それぞれ分極量の符号が逆で、絶対値が同程度の状態である。
ヒステリシス曲線２０２で表される短時間モードにおいては、前記制御部は、長時間モードにおけるよりも低い電圧を印加するため、強誘電体膜の劣化は抑制できるが、電圧印加を停止した場合、分極が飽和していない状態であるため、分極を十分誘起した状態よりもデータ保持時間が短くなる。
【００４０】
よって、前記制御部は、短時間モード時には、強誘電体キャパシタ１０１に対し、５００秒間隔で、記憶しているデータの書き直し動作であるリフレッシュ動作を行う。
＜２．動作＞
＜２．１．書込処理＞
処理部１０７が、ＭＯＤＥ、ＴＣＰ１、ＴＲＳＴＴ、ＴＲＳＴＢ、ＷＬ１、ＲＥ１の各制御信号を制御することにより、強誘電体キャパシタ１０１及び１０２の分極量を制御する書込処理について、図を用いて説明する。
【００４１】
図３は、処理部１０７が出力する信号と、強誘電体キャパシタ１１及び１２に印加される電圧とを示した図である。
図３中のｔ１からｔ４、ｔ５からｔ８、ｔ９からｔ１２、ｔ１３からｔ１６はそれぞれ時刻を表し、図の右に行くほど後の時刻を示す。
図３中のＶＦＥＴは、強誘電体キャパシタ１０１に印加される電圧を表し、ＶＦＥＢは、強誘電体キャパシタ１０２に印加される電圧を表す。
【００４２】
処理部１０７は、書込処理においては、予めＷＬ１をハイレベルにし、ＲＥ１をローレベルにする。
図３（ａ）は、短時間モードにおいて、メモリセル１０５が値１を保持する場合を示している。
処理部１０７は、ＭＯＤＥを短時間モードを示すローレベルにする。
【００４３】
処理部１０７は、ｔ１からｔ２で、ＴＣＰをハイレベルにし、ＴＲＳＴＴと、ＴＲＳＴＢとをローレベルにする。
この制御により、ＶＦＥＴ及びＶＦＥＢはＶＣＰ０となり、強誘電体キャパシタ１０１及び１０２は点２２２の状態となる。
処理部１０７は、ｔ２からｔ３でＴＣＰをローレベルにし、ＴＲＳＴＴとＴＲＳＴＢとはローレベルのまま維持する。
【００４４】
この制御により、ＶＦＥＴ及びＶＦＥＢは０となり、強誘電体キャパシタ１０１及び１０２は値１を表す点２１２の状態となる。
処理部１０７は、ｔ３からｔ４で、ＴＣＰとＴＲＳＴＴとをローレベルにし、ＴＲＳＴＢをハイレベルにする。
この制御により、ＶＦＥＴは０となり、ＶＦＥＢは−ＶＲＳＴ０となり、強誘電体キャパシタ１０２は、点２２４の状態となる。
【００４５】
処理部１０７は、ｔ４以降は、ＴＣＰ、ＴＲＳＴＴ、ＴＲＳＴＢをローレベルにする。
この制御により、ＶＦＥＴ及びＶＦＥＢは０となり、強誘電体キャパシタ１２は、値０を表す点２１４の状態となる。
以上のように、ｔ４以降は、強誘電体キャパシタ１０１が値１を表し、強誘電体キャパシタ１０２が値０を表す状態となり、よってメモリセル１０５は、値１を保持する。
【００４６】
図３（ｂ）は、短時間モードにおいて、メモリセル１０５が値０を保持する場合を示している。
処理部１０７は、ＭＯＤＥを短時間モードを示すローレベルにする。
処理部１０７は、ｔ５からｔ６で、ＴＣＰをハイレベルにし、ＴＲＳＴＴと、ＴＲＳＴＢとをローレベルにする。
【００４７】
この制御により、ＶＦＥＴ及びＶＦＥＢはＶＣＰ０となり、強誘電体キャパシタ１０１及び１０２は点２２２の状態となる。
処理部１０７は、ｔ６からｔ７で、ＴＣＰをローレベルにし、ＴＲＳＴＴと、ＴＲＳＴＢとはローレベルのまま維持する。
この制御により、ＶＦＥＴ及びＶＦＥＢは０となり、強誘電体キャパシタ１０１及び１０２は値１を表す点２１２の状態となる。
【００４８】
処理部１０７は、ｔ７からｔ８で、ＴＣＰとＴＲＳＴＢとをローレベルにし、ＴＲＳＴＴをハイレベルにする。
この制御により、ＶＦＥＴは−ＶＲＳＴ０となり、ＶＦＥＢは０となり、強誘電体キャパシタ１０１は、点２２４の状態となる。
処理部１０７は、ｔ８以降は、ＴＣＰ、ＴＲＳＴＴ、ＴＲＳＴＢをローレベルにする。
【００４９】
この制御により、ＶＦＥＴ及びＶＦＥＢは０となり、強誘電体キャパシタ１０１は、値０を表す点２１４の状態となる。
以上のように、ｔ８以降は、強誘電体キャパシタ１０１が値０を表し、強誘電体キャパシタ１０２が値１を表す状態となり、よってメモリセル１０５は、値１を保持する。
【００５０】
図３（ｃ）は、長時間モードにおいて、メモリセル１０５が値１を保持する場合を示している。
処理部１０７は、ＭＯＤＥを長時間モードを示すハイレベルにする。
処理部１０７は、ｔ９からｔ１０で、ＴＣＰをハイレベルにし、ＴＲＳＴＴと、ＴＲＳＴＢとをローレベルにする。
【００５１】
この制御により、ＶＦＥＴ及びＶＦＥＢはＶＣＰ１となり、強誘電体キャパシタ１０１及び１０２は点２２１の状態となる。
処理部１０７は、ｔ１０からｔ１１でＴＣＰをローレベルにし、ＴＲＳＴＴとＴＲＳＴＢとはローレベルのまま維持する。
この制御により、ＶＦＥＴ及びＶＦＥＢは０となり、強誘電体キャパシタ１０１及び１０２は値１を表す点２２１の状態となる。
【００５２】
処理部１０７は、ｔ１１からｔ１２で、ＴＣＰとＴＲＳＴＴとをローレベルにし、ＴＲＳＴＢをハイレベルにする。
この制御により、ＶＦＥＴは０となり、ＶＦＥＢは−ＶＲＳＴ１となり、強誘電体キャパシタ１０２は、点２２３の状態となる。
処理部１０７は、ｔ１２以降は、ＴＣＰ、ＴＲＳＴＴ、ＴＲＳＴＢをローレベルにする。
【００５３】
この制御により、ＶＦＥＴ及びＶＦＥＢは０となり、強誘電体キャパシタ１０２は、値０を表す点２１３の状態となる。
以上のように、ｔ１２以降は、強誘電体キャパシタ１０１が値１を表し、強誘電体キャパシタ１０２が値０を表す状態となり、よってメモリセル１０５は、値１を保持する。
【００５４】
図３（ｄ）は、長時間モードにおいて、メモリセル１０５が値０を保持する場合を示している。
処理部１０７は、ＭＯＤＥを長時間モードを示すローレベルにする。
処理部１０７は、ｔ１３からｔ１４で、ＴＣＰをハイレベルにし、ＴＲＳＴＴと、ＴＲＳＴＢとをローレベルにする。
【００５５】
この制御により、ＶＦＥＴ及びＶＦＥＢはＶＣＰ１となり、強誘電体キャパシタ１０１及び１０２は点２２１の状態となる。
処理部１０７は、ｔ１４からｔ１５で、ＴＣＰをローレベルにし、ＴＲＳＴＴと、ＴＲＳＴＢとはローレベルのまま維持する。
この制御により、ＶＦＥＴ及びＶＦＥＢは０となり、強誘電体キャパシタ１０１及び１０２は値１を表す点２１１の状態となる。
【００５６】
処理部１０７は、ｔ１５からｔ１６で、ＴＣＰとＴＲＳＴＢとをローレベルにし、ＴＲＳＴＴをハイレベルにする。
この制御により、ＶＦＥＴは−ＶＲＳＴ１となり、ＶＦＥＢは０となり、強誘電体キャパシタ１０１は、点２２３の状態となる。
処理部１０７は、ｔ１６以降は、ＴＣＰ、ＴＲＳＴＴ、ＴＲＳＴＢをローレベルにする。
【００５７】
この制御により、ＶＦＥＴ及びＶＦＥＢは０となり、強誘電体キャパシタ１０１は、値０を表す点２１３の状態となる。
以上のように、ｔ１６以降は、強誘電体キャパシタ１０１が値０を表し、強誘電体キャパシタ１０２が値１を表す状態となり、よってメモリセル１０５は、値１を保持する。
＜３．特性の測定＞
強誘電体膜について測定したリテンション特性及びインプリント特性について説明する
測定には、０．６マイクロミリ強誘電体メモリプロセスによるＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）のプレーナ型強誘電体キャパシタを使用している。
【００５８】
図４は、リテンション特性の測定結果を示す図である。
リテンション特性は、印加電圧と強誘電体膜がデータを保持できる時間との関係を示す。
図４（ａ）は、ヒステリシス曲線２０３に示すように、値０を示す分極状態と、値１を示す分極状態とを相補の状態とした場合の駆動（対称駆動）を行っている。
【００５９】
図４（ｂ）は、ヒステリシス曲線２０１に示すように、値０を示す分極状態を分極ゼロ点近傍とした場合の駆動（非対称駆動）を行っている。
前記対称駆動ではデータ保持時間が長くなれば正しく読み出しが行える最低電圧である読出下限電圧が高くなり、データの読み出しが不安定になるのに対し、前記非対称駆動では読み出し下限電圧の変化が小さく、安定した読み出しが可能である。
【００６０】
つまり、図４（ａ）及び図４（ｂ）は、前記非対称駆動においては前記対称駆動より強誘電体膜の疲労劣化が少ないことを示す。
図５は、インプリント特性の測定結果を示す図である。
インプリントとは、分極にくせがつき、分極反転しにくくなることである。
図４の場合と同様に、図５（ａ）は、ヒステリシス曲線２０３に示すように、値０を示す分極状態と、値１を示す分極状態とを相補の状態とした場合の駆動（対称駆動）を行い、図５（ｂ）は、ヒステリシス曲線２０１に示すように、値０を示す分極状態を分極ゼロ点近傍とした場合の駆動（非対称駆動）を行っている。
【００６１】
前記対称駆動においては、データ保持時間が長くインプリントが生じるにつれて読出下限電圧が低くなり、読み出しが安定化している。
また、前記非対称駆動においてもインプリントが生じた後でも読出下限電圧に変化は見られず、読み出しは安定化している。
非破壊読出型においてはインプリントを生じたキャパシタほど動作マージンが広がる傾向があり、非対称駆動の方が対称駆動より有利となる。
【００６２】
図６は、短時間モードに相当する、低い印加電圧を用いて、データを書き込んだ場合のリテンション特性を示す図である。
強誘電体キャパシタは、低い電圧であっても１０００秒程度までは、データ保持が可能である。
よって、当該半導体記憶装置は、短時間モードにおいては、数秒から数百秒毎にリフレッシュ動作を行えばよく、ＤＲＡＭよりも低消費電力となる。
【００６３】
当該半導体記憶装置を長時間モードと短時間モードとを切り替えて使用することにより、従来のようにＤＲＡＭと不揮発性メモリを併せ持つ必要がなくなる。
＜４．その他の変形例＞
本発明は、上述の実施例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
（１）短時間モードにおいて、リフレッシュ動作を行う時間間隔は、記憶が保持可能な時間であれば、５００秒に限らず、数秒から数百秒程度でもよい。
（２）２値情報を記憶するメモリセルにおいて、強誘電体キャパシタを２個使用する構成としたが、その他の構成、例えば１Ｔ１Ｃ（１トランジスタ１キャパシタ）構成等であってもよい。
（３）メモリセルは２つに限らず、複数用いたメモリ回路を構成してもよい。
【００６４】
【発明の効果】
（１）本発明のメモリ回路は、誘電体膜を有する強誘電体キャパシタと、前記強誘電体膜を、第１の２状態へ分極させる第１制御と、前記第１の２状態とは異なる第２の２状態へ分極させる第２制御とを切り替えて実行する制御部とを備える。
【００６５】
この構成によれば、制御部が、強誘電体キャパシタに対し、第１制御及び第２制御を切り替えて実行するので、多様な使用形態に対応出来る。
（２）また、前記（１）のメモリ回路において、前記制御部は、前記第１制御において、前記強誘電体膜を、飽和分極を経由して分極させてもよい。
この構成によれば、強誘電体膜に対し、飽和分極を経由した分極よりも強誘電体膜の劣化が少なくなるよう制御を行うので、寿命を延ばすことができる。
【００６６】
（３）また、前記（２）のメモリ回路において、前記制御部は、前記第２制御において、前記強誘電体キャパシタに、飽和分極を生ずる電圧よりも低い電圧を印加してもよい。
この構成によれば、強誘電体膜に対し、飽和分極を経由するよりも低い電圧を印加するため、飽和分極を経由した分極よりも強誘電体膜の劣化が少なくなり、寿命を延ばすことができる。
【００６７】
（４）また、前記（３）のメモリ回路において、前記制御部は、前記第２制御において、前記強誘電体キャパシタに、符号が正負逆で絶対値の差が所定値以下である電圧を印加してもよい。
この構成によれば、強誘電体膜の劣化の少ない低電圧を強誘電体膜に印加して情報を保持するため、強誘電体膜の劣化を抑え、寿命を伸ばすことができる。
【００６８】
（５）また、前記（３）のメモリ回路において、前記制御部は、前記第２制御において、前記強誘電体キャパシタに対し、所定の時間経過毎に電圧印加によるリフレッシュ動作を行ってもよい。
この構成によれば、強誘電体膜の劣化が少ない電圧で書込が可能であり、リフレッシュ動作を行うので、データの消失を防ぎ、かつ強誘電体膜の劣化を抑えて、寿命を延ばすことができる。
【００６９】
（６）また、前記（１）のメモリ回路において、前記制御部は、前記第２制御において、前記強誘電体膜を、飽和分極を経由して分極させてもよい。
この構成によれば、強誘電体膜の劣化が少ない電圧で書込み、データを不揮発保持し、強誘電体膜の劣化を抑えて、寿命を延ばすことができる。
（７）また、前記（６）のメモリ回路において、前記制御部は、前記第２制御において、前記強誘電体キャパシタに、前記第２の２状態それぞれに対応する飽和分極を生じる電圧と、前記飽和分極を生じる電圧よりも低い電圧とを印加してもよい。
【００７０】
この構成によれば、前記対称駆動よりも強誘電体膜の疲労劣化が少ない、前記非対称駆動による電圧印加を行うので、寿命を延ばすことができる。
（８）また、前記（７）のメモリ回路において、前記制御部は、前記第２制御において、前記強誘電体キャパシタに、前記第２の２状態それぞれに対応する電圧の差が所定値以上である電圧を印加してもよい。
【００７１】
この構成によれば、前記対称駆動よりも強誘電体膜の疲労劣化が少ない、前記非対称駆動による電圧印加を行うので、寿命を延ばすことができる。
（９）また、前記（８）のメモリ回路において、前記制御部は、前記第２制御において、強誘電体キャパシタに、前記第２の２状態それぞれに対応する分極量の符号が正負逆である電圧を印加してもよい。
【００７２】
この構成によれば、前記対称駆動よりも強誘電体膜の疲労劣化が少ない、前記非対称駆動による電圧印加を行うので、寿命を延ばすことができる。
（１０）また、前記（９）のメモリ回路において、前記制御部は、前記第２制御において、強誘電体キャパシタに、前記飽和分極を生じる電圧よりも低く、絶対値が所定値以下の分極量に対応する電圧を印加してもよい。
【００７３】
この構成によれば、前記対称駆動よりも強誘電体膜の疲労劣化が少ない、前記非対称駆動による電圧印加を行うので、寿命を延ばすことができる。
（１１）本発明のメモリシステムは、２値情報の入出力を要求する要求装置と、前記要求に従い２値情報を入出力するメモリ回路とから構成されるメモリシステムであって、前記要求は、状態切替指示を含み、前記要求装置は、前記要求を前記メモリ回路に送信し、前記メモリ回路は、強誘電体膜を有する強誘電体キャパシタと、前記状態切替指示に基づき、前記強誘電体膜を、第１の２状態へ分極させる第１制御と、前記第１の２状態とは異なる第２の２状態へ分極させる第２制御とを切り替えて実行する制御部とを備える。
【００７４】
この構成によれば、要求装置からの要求に基づき、制御部が、第１制御及び第２制御を切り替えて実行するので、多様な使用形態に対応出来る。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るメモリシステムの構成を示す図である。
【図２】強誘電体キャパシタが制御部から電圧を印加された場合の分極特性を示す図である。
【図３】信号処理部が出力する制御信号と、強誘電体キャパシタに印加される電圧とを示した図である。
【図４】リテンション特性の測定結果を示す図である。
【図５】インプリント特性の測定結果を示す図である。
【図６】短時間モードに相当する低い印加電圧を用いて、データを書き込んだ場合のリテンション特性を示す図である。
【符号の説明】
１０      メモリ回路
２０      マイコン
１０１乃至１０４  強誘電体キャパシタ
１０５、１０６  メモリセル
１０７    処理部
１０８    センスアンプ
１１１乃至１１２  読出トランジスタ
１１３乃至１１８  電界効果トランジスタ（ＦＥＴ）
１３１乃至１４２  電界効果トランジスタ（ＦＥＴ）
１４３乃至１４５  インバータ
１５１乃至１６２  電界効果トランジスタ（ＦＥＴ）
１６３乃至１６５  インバータ
１８１、１８２  ワード線
１８３    読出選択線
１８４、１８５  プレート制御線
１８６、１８７  リセット制御線
１８８    モード制御線
１９１、１９２  プレート線
１９３、１９４  リセット線
１９５、１９６  ビット線
２０１    ヒステリシス曲線
２０２    ヒステリシス曲線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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