(57)【要約】【課題】  半導体基板に形成された素子と基板との渦流を減少させてエネルギー損失を最小化することが可能な半導体素子の高抵抗領域の形成方法を提供する。【解決手段】 半導体基板の所定の領域に下部の幅がさらに広いトレンチを形成する段階と、絶縁物質の段差被覆性（ステップカバレージ）を用いてトレンチの下部コーナーにエアギャップを発生させるとともに、トレンチを絶縁層で埋め込む段階とを含む。【選択図】図３
2004343041.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の所定の領域に下部の幅がさらに広いトレンチを形成する段階と、
絶縁物質の段差被覆性（ステップカバレージ）を用いてトレンチの下部コーナーにエアギャップを発生させるとともに、前記トレンチを絶縁層で埋め込む段階とを含むことを特徴とする半導体素子の高抵抗領域の形成方法。
【請求項２】
前記トレンチを形成する段階は、
前記半導体基板上にマスクパターンを形成する段階と、
１次エッチング工程で半導体基板を所定の深さだけエッチングしてトレンチを形成する段階と、
垂直及び水平方向への２次エッチング工程で下部が上部より広いトレンチを目標の深さに形成する段階と、
前記マスクパターンを除去する段階とを含むことを特徴とする請求項１記載の半導体素子の高抵抗領域の形成方法。
【請求項３】
前記１次エッチング工程の際にポリマーが発生しながらトレンチの側壁に蒸着され、２次エッチング工程の際にエッチング防止膜の役割を果たすことを特徴とする請求項２記載の半導体素子の高抵抗領域の形成方法。
【請求項４】
前記１次エッチング工程はドライエッチング工程とし、前記２次エッチング工程はウエットエッチング工程とすることを特徴とする請求項２記載の半導体素子の高抵抗領域の形成方法。
【請求項５】
前記１次エッチング工程はＲＩＥ反応器で３００Ｗ〜２０００Ｗの電力を印加し、塩素含有エッチングガスを用いて行うことを特徴とする請求項２〜４のいずれか１項に記載の半導体素子の高抵抗領域の形成方法。
【請求項６】
前記２次エッチング工程はＨＮＯ3：ＨＦ：Ｈ2Ｏからなる混合溶液をエッチング剤として使用することを特徴とする請求項２〜４のいずれか１項に記載の半導体素子の高抵抗領域の形成方法。
【請求項７】
前記１次エッチング工程と前記２次エッチング工程を繰り返し行って前記トレンチを目標の深さに形成することを特徴とする請求項２〜６のいずれか１項に記載の記載の半導体素子の高抵抗領域の形成方法。
【請求項８】
前記絶縁層は、ＴＥＯＳ酸化膜で形成され、ＣＶＤ反応器で温度を３００〜５００℃に保ちながらＣＶＤ(Chemical Vapor Deposition)法で蒸着され、ステップカバレージによってトレンチの下部コーナーには形成されずにトレンチに埋め込まれることを特徴とする請求項１記載の半導体素子の高抵抗領域の形成方法。
【請求項９】
前記絶縁層は、ＳＯＤ(spin on dielectric)又はＳＯＧ(Spin On Glass)酸化膜で形成され、スピンコート酸化膜のステップカバレージによって前記トレンチの下部コーナーには形成されずに前記トレンチに埋め込まれることを特徴とする請求項１記載の半導体素子の高抵抗領域の形成方法。
【請求項１０】
前記トレンチを埋め込む前に、前記トレンチの内面を含んだ基板上にＳｉＮ薄膜を蒸着する段階をさらに含むことを特徴とする請求項１記載の半導体素子の高抵抗領域の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の高抵抗領域の形成方法に係り、特に、半導体基板に形成された素子と基板との渦流を減少させてエネルギー損失を最小化することが可能な半導体素子の高抵抗領域の形成方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ ＲＦ技術は、直接変換方式(Direct conversion)などを用いてＲＦを基底帯域水準に低くして一般的なＣＭＯＳ工程でもＲＦチップを製造可能にする。これは、ベースバンドとＲＦを一つのチップに統合する核心技術でって、無線通信機器用システムオンチップ(System on chip；ＳＯＣ)の開発を可能にする。システムオンチップのためには能動素子と受動素子を一つの半導体基板上に一括工程で形成して高周波集積回路を製作しなければならない。このような高周波集積回路を製作する際、微弱な信号の増幅、周波数変換などの機能を行うことが可能な部品を用いて高周波システムの小型軽量化を図るうえ、使用部品の数を大幅減らすことにより、生産歩留まりを増加させることができる。
【０００３】
図１は同一の基板上に形成された能動素子及び受動素子からなるＲＦ ＣＭＯＳの例を示す斜視図である。図１に示すように、半導体基板上に能動素子と受動素子だけでなく、単位素子との電気的連結まで一括工程で同時に形成されるので、従来の高周波回路基板に比べて小さくて信頼性が高く、特性が均一である。また、個別部品のパッケージを別途に必要としないので、個別部品を用いて高周波回路を製作する場合に比べて製作コストを低めることができ、無線通信機器の市場競争力を高めることができるものと知られている。すなわち、高周波回路の製作のために、従来ではセラミック基板などに個別部品の能動素子及び受動素子を装着した高周波回路基板を使用したが、無線システムが小型化且つ量産されるにつれて、回路基板が半導体基板で代替されている。
【０００４】
このようにＲＦ ＣＭＯＳ素子は能動素子と受動素子に大別されるが、受動素子には抵抗、インダクター、キャパシタがあり、能動素子と受動素子間の配線が含まれることもある。ここで、受動素子の特性は定義された構造と大きさの標準素子からＲＦ特性を測定し、等価回路パラメータを抽出し、特性規則を導出してデータとして提供される。この際、インダクターは一般に螺旋状構造で製作されるが、金属の線幅と間隔、螺旋数などによる特性が変わる。そして、このような特性はＲＦ ＣＭＯＳ素子から等価回路パラメータを抽出し、特性規則を導出してデータとして提供される。
【０００５】
受動素子としてのインダクターはＲＦ素子で基板との渦流(Eddy current)などによってエネルギー損失(Quality factor:Ｑ減少)が発生する。これを防止するために、１０ｏｈｍ−ｃｍ以上の高抵抗シリコン基板(high resistive Si substrate)、ＳＯＩ、ＳＯＳ、Ｑｕａｒｔｚ基板上にインダクターを形成している。ところが、このような技術は基板を新たに購入し或いは様々な技術を必要とするという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、本発明は、かかる問題点を解決するためのもので、その目的は、２段階又は多段階ドライエッチング及びウェットエッチングの組み合せでエッチング工程を行って、インダクターの形成領域に下部の幅がさらに広いトレンチのようなパターンを形成し、絶縁物質の段差被覆性（ステップカバレージ）を用いてトレンチの下部コーナーにエアギャップ(air gap)を形成しながら、トレンチを絶縁物質で埋め込んで高抵抗領域を容易に形成することにより、インダクターによって基板に渦流が発生することを最大限抑制してエネルギー損失を最小化することが可能な半導体素子の高抵抗領域の形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の実施例に係る半導体素子の高抵抗領域の形成方法は、半導体基板の所定の領域に下部の幅がさらに広いトレンチを形成する段階と、絶縁物質のステップカバレージを用いてトレンチの下部コーナーにエアギャップを発生させながら、トレンチを絶縁層で埋め込む段階とを含むことを特徴とする。
【０００８】
前記トレンチを形成する段階は、半導体基板上にマスクパターンを形成する段階と、１次エッチング工程で半導体基板を所定の深さだけエッチングしてトレンチを形成する段階と、垂直及び水平方向への２次エッチング工程で、下部が上部より広いトレンチを目標の深さに形成する段階と、マスクパターンを除去する段階とを含む。この際、１次エッチング工程の際にポリマーが発生しながらトレンチの側壁に蒸着され、２次エッチング工程の際にエッチング防止膜の役割を果たす。このような１次エッチング工程はドライエッチング工程とし、２次エッチング工程はウエットエッチング工程とすることが好ましい。一方、１次エッチング工程はＲＩＥ反応器で３００Ｗ〜２０００Ｗの電力を印加し、塩素含有エッチングガスを用いて行うことができる。また、２次エッチング工程はＨＮＯ3：ＨＦ：Ｈ2Ｏからなる混合溶液をエッチング剤として使用することができる。
【０００９】
絶縁層の形成は従来の技術を用いる。この際、絶縁層としてはＳＯＤ(spin on dielectric)薄膜またはＣＶＤ薄膜を使用することができる。一例として、ＣＶＤ膜はＴＥＯＳ酸化膜で形成され、ＣＶＤ反応器で温度を３００〜５００℃に保ちながらＣＶＤ法で蒸着され、段差被覆性（ステップカバレージ）のような蒸着特性によってトレンチの下部コーナーには形成されずにトレンチに埋め込まれる。
【００１０】
トレンチを埋め込む前に、トレンチの内面を含んだ基板上にＳｉＮ薄膜を蒸着することもできる。
【発明の効果】
【００１１】
本発明は、２段階エッチング工程で、インダクターの形成領域に下部の幅がさらに広いトレンチを形成し、絶縁物質のステップカバレージを用いてトレンチの下部コーナーにエアギャップを形成しながら、トレンチを絶縁物質で埋め込んで高抵抗領域を容易に形成することができるうえ、インダクターによって基板に渦流が発生することを最大限抑制してエネルギー損失を最小化することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【００１３】
図２及び図３は本発明の実施例に係る半導体素子の高抵抗領域の形成方法を説明する為の素子の断面図である。
【００１４】
図２(a)を参照すると、素子分離領域又は抵抗値を高めるための領域（以下、「高抵抗領域」という）が定義されたマスクパターン２０２を半導体基板２０１上に形成する。その後、１次エッチング工程で高抵抗領域の半導体基板２０１をエッチングしてトレンチ２０１ａを形成する。
【００１５】
もし、インダクターを含む受動素子と能動素子からなる高周波集積回路を同一の基板上に実現する場合であれば、インダクターによって基板２０１に渦流が発生することを防止するために、インダクター形成領域を高抵抗領域として定義することができる。
【００１６】
前記高抵抗領域を定義するためのマスクパターン２０２は、フォトレジストパターンで形成することもでき、パッド酸化膜とパッド窒化膜の積層構造パターンで形成することもできる。この際、マスクパターン２０２の厚さは高抵抗領域の半導体基板２０１の厚さによって決定される。例えば、半導体基板２０１の厚さが１０μｍの場合、基板とマスクパターンのエッチング選択度を考慮し、マスクパターン２０２は２μｍ〜４μｍの厚さに形成する。
【００１７】
一方、１次エッチング工程はドライエッチング工程で行うことができ、半導体基板２０１を４μｍ〜６μｍだけエッチングする。ドライエッチング工程はＲＩＥ(Reactive Ion Etch)反応器で３００Ｗ〜２０００Ｗの電力（８インチウェーハ基準）を印加し、塩素Ｃｌ2含有エッチングガスを用いて行うことができる。この際、塩素含有エッチングガスとしては、１０〜３００ｓｃｃｍのＣｌ2、１００〜１０００ｓｃｃｍのＡｒ及び５〜１００ｓｃｃｍのＯ2が混合されたガスをエッチングガスとして使用することができる。
【００１８】
図２(b)を参照すると、高抵抗領域をより深くエッチングしながら、側面方向にもエッチングが行われるように２次エッチング工程を行う。この際、トレンチ２０１ａの側面には図２(a)で行った１次エッチング工程の際に発生したポリマー（図示せず）が残留してエッチング防止膜の役割を果たすため、２次エッチング工程の際にトレンチ２０１ａの側面は殆どエッチングされない。これにより、トレンチ２０１ａの下部幅が上部幅より広くなる。前記２次エッチング工程はウェットエッチングで行うことができ、ＨＮＯ3：ＨＦ：Ｈ2Ｏからなる混合溶液をエッチング剤として使用する。
【００１９】
一方、トレンチをより深く形成しようとする場合、１次エッチング工程と２次エッチング工程を繰り返し行ってトレンチを目標の深さに形成することもできる。
【００２０】
図２(c)を参照すると、マスクパターン（図２(b)の２０２）を除去した後、トレンチ２０１ａが埋め込まれるように全体上部に絶縁層２０３を形成する。この際、絶縁層２０３のステップカバレージを用いて絶縁層２０３を形成すると、トレンチ２０１ａの下部幅が広くなった部分には絶縁層２０３が埋め込まれず、エアギャップの空気層２０４が形成される。
【００２１】
絶縁層の形成は従来の技術を用いる。この際、絶縁層としてはＳＯＤ(spin on dielectric)薄膜またはＣＶＤ薄膜を両方を使用することができる。一例として、ＣＶＤ膜はＴＥＯＳ酸化膜で形成され、ＣＶＤ反応器で温度を３００〜５００℃に保ちながらＣＶＤ法で蒸着され、段差被覆性のような蒸着特性によってトレンチの下部コーナーには形成されず、トレンチに埋め込まれる。
【００２２】
具体的に例を挙げて説明すると、ＣＶＤ反応器で温度を３００〜５００℃に保ちながらＣＶＤ法でＴＥＯＳ酸化膜を蒸着して絶縁層２０３を形成すると、絶縁層２０３のステップカバレージを用いて空気層２０４を形成しながら、トレンチ２０１ａを絶縁層２０３で埋め込むことができる。
【００２３】
一方、絶縁層２０３でトレンチ２０１ａを埋め込む前に、ＳｉＮ薄膜（図示せず）を蒸着することもできる。この際、ＳｉＮ薄膜は２００〜１０００Åの厚さに蒸着することが好ましく、ＳｉＮ薄膜を蒸着することにより、インダクターによって基板２０１に渦流が発生することをより効率よく防止することもできる。
【００２４】
図２(d)を参照すると、平坦化工程で半導体基板２０１上の絶縁層を除去してトレンチ２０１ａにのみ絶縁層２０３を残留させる。この際、平坦化工程は化学的機械的研磨ＣＭＰ工程で行うことができる。これにより、高抵抗領域２０５が形成され、このような高抵抗領域２０５上にインダクターを形成すると、インダクターによって基板に渦流が発生することを防止してエネルギー損失が発生することを防止することもできる。
【００２５】
その後、半導体基板２０１には能動素子と受動素子が通常の工程で形成され、高抵抗領域２０５にはインダクターが形成されることができる。このような過程を簡略に例として説明すると、次の通りである。
【００２６】
図３(a)を参照すると、通常の工程で半導体基板２０１上に能動素子（図示せず）と受動素子（図示せず）を形成する。能動素子としては図１に示したキャパシタ又は薄膜抵抗を形成することができ、受動素子としては図１に示したトランジスタを形成することができる。このように能動素子と受動素子を形成しながら、半導体基板２０１上には第１層間絶縁膜２０６を形成する。
【００２７】
図３(b)を参照すると、第１インダクター層２０７を形成し、第２層間絶縁膜２０８を形成する。その後、高抵抗領域２０５の上部の第２層間絶縁膜２０８をエッチングしてビアホールを形成し、伝導性物質で埋め込んでビアプラグ２０９を形成する。次に、エッチング防止膜２１０及び第３層間絶縁膜２１１を順次形成した後、エッチング工程で高抵抗領域２０５の上部の第３層間絶縁膜２１１及びエッチング防止膜２１０を除去して第２層間絶縁膜２０８の一部とビアプラグ２０９を露出させる。これにより、第２インダクター層の形成領域２１２が定義される。
【００２８】
図３(c)を参照すると、第３層間絶縁膜２１１及びエッチング防止膜２１０が除去された領域を伝導性物質で埋め込んで第２インダクター層２１３を形成する。
【００２９】
本発明は、好適な実施例を参照して説明された本願の特定の分野に制限されず、むしろ本発明の範囲は特許請求の範囲によって理解されるべきである。
【図面の簡単な説明】
【００３０】
【図１】同一の基板上に形成された能動素子及び受動素子からなるＲＦ ＣＭＯＳの例を示す斜視図である。
【図２】本発明の実施例に係る半導体素子の高抵抗領域の形成方法を説明するための素子の断面図である。
【図３】本発明の実施例に係る半導体素子の高抵抗領域の形成方法を説明するための素子の断面図である。
【符号の説明】
【００３１】
２０１    半導体基板
２０１ａ    トレンチ
２０２    マスクパターン
２０３    絶縁層
２０４    空気層、エアギャップ
２０５    高抵抗領域
２０６    第１層間絶縁膜
２０７    第１インダクター層
２０８    第２層間絶縁膜
２０９    ビアプラグ
２１０    エッチング防止膜
２１１    第３層間絶縁膜
２１２    第２インダクター層形成領域
２１３    第２インダクター層  
【図１】
2004343041.tif 000003
【図２】
2004343041.tif 000004
【図３】
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