(57)【要約】【課題】メモリセルのしきい値電圧が経時変化しても、正確なデータ読み出しが行えるようにする。【解決手段】データメモリセルブロック１には、４値のしきい値が書き込まれるメモリセルＭ１〜Ｍ４をもつ４０００本のストリングと、該各ストリングに接続されたデータビット線ＢＬ１〜ＢＬ４０００を設ける。参照メモリセルブロック２には、異なった４種のしきい値のメモリセルを個々に有する４本のストリングと、各ストリングの個々に接続された参照ビット線ＲＥＦ１〜ＲＥＦ４を設ける。データメモリセルブロック１の各ストリングのメモリセルと参照メモリセルブロック２の各ストリングのメモリセルには共通のワード線ＷＬ１〜ＷＬ４を接続する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ｎ値（ｎ≧２）のしきい値が書き込まれるメモリセルをもつｋ本（ｎ≧１）のストリングと、該ｋ本のストリングの個々に接続されたｋ本のデータビット線とを具備するデータメモリセルブロック、
第１のしきい値のメモリセルを有する第１のストリング、第２のしきい値のメモリセルを有する第２のストリング、・・・・、および第ｎのしきい値のメモリセルを有する第ｎのストリングからなるｎ本のストリングと、該ｎ本のストリングの個々に接続されたｎ本の参照ビット線とを具備する参照メモリセルブロックとを備え、
前記データメモリセルブロックの各ストリングのメモリセルと前記参照メモリセルブロックの各ストリングのメモリセルに共通のワード線を接続したことを特徴とするメモリ回路。
【請求項２】
請求項１に記載のメモリ回路において、
前記データメモリセルブロックの前記ｋ本の各ストリングは、ｐ本（ｐ≧２）のワード線がゲートに接続されるｐ個の直列接続の前記ｎ値のメモリセルと、該ｎ値の直列接続のメモリセルの両側に直列接続され選択信号線がそれぞれゲートに接続される選択トランジスタとを具備し、
前記参照メモリセルブロックの第１のストリングは、前記ｐ本のワード線がゲートに接続されるｐ個の直列接続の第１のしきい値のメモリセルと、該直列接続の第１のしきい値のメモリセルの両側に直列接続され前記選択信号線がそれぞれゲートに接続される選択トランジスタとを具備し、
前記参照メモリセルブロックの第２のストリングは、前記ｐ本のワード線がゲートに接続されるｐ個の直列接続の第２のしきい値のメモリセルと、該直列接続の第２のしきい値のメモリセルの両側に直列接続され前記選択信号線がそれぞれゲートに接続される選択トランジスタとを具備し、
：
：
前記参照メモリセルブロックの第ｎのストリングは、前記ｐ本のワード線がゲートに接続されるｐ個の直列接続の第ｎのしきい値のメモリセルと、該直列接続の第ｎのしきい値のメモリセルの両側に直列接続され前記選択信号線がそれぞれゲートに接続される選択トランジスタとを具備する、
ことを特徴とするメモリ回路。
【請求項３】
請求項１又は２に記載のメモリ回路において、
前記参照メモリセルブロック内の０Ｖのしきい値電圧が設定されるメモリセルを有するストリングと該ストリングに対応する参照ビット線とを削除したことを特徴とするメモリ回路。
【請求項４】
請求項１のメモリ回路のデータ読出方法において、
前記ワード線の電圧を前記メモリセルの初期のしきい値の電圧間隔幅の数分の１のステップで変化させるスキャンを行い、前記参照メモリセルブロックの各参照ビット線に電流が流れ始めるときの前記ワード線の電圧と、前記データセルブロックのデータビット線に電流が流れ始めるときの前記ワード線の電圧とを比較し、前記データセルブロックの前記ワード線に接続されているメモリセルのデータを特定することを特徴とするメモリ回路のデータ読出方法。
【請求項５】
請求項４に記載のメモリ回路のデータ読出方法において、
前記スキャンは、前記参照メモリセルブロックの各参照ビット線に電流が流れ始めるときの前記ワード線の電圧の検出と、前記データセルブロックのデータビット線に電流が流れ始めるときの前記ワード線の電圧の検出とで分けて行うことを特徴とするメモリ回路のデータ読出方法。
【請求項６】
請求項４に記載のメモリ回路のデータ読出方法において、
前記スキャンを１回行うことにより、前記参照メモリセルブロックの各参照ビット線に電流が流れ始めるときの前記ワード線の電圧の検出と、前記データセルブロックのデータビット線に電流が流れ始めるときの前記ワード線の電圧の検出を行うことを特徴とするメモリ回路のデータ読出方法。
【請求項７】
請求項４に記載のメモリ回路のデータ読出方法において、
隣のワード線の前記スキャンにより得た前記参照メモリセルブロックの各参照ビット線に電流が流れ始めるときの隣のワード線の電圧と、現在のワード線の前記スキャンにより得た前記データセルブロックのデータビット線に電流が流れ始めるときの現在のワード線の電圧とを比較し、前記データセルブロックの前記ワード線に接続されているメモリセルのデータを決定することを特徴とするメモリ回路のデータ読出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２値又は多値メモリセルのしきい値を示す電圧の経年変化を補償する対策を施したメモリ回路に関するものである。
【０００２】
【従来の技術】
従来から知られている２値のフラッシュメモリおよび多値のフラッシュメモリの動作について説明する。フラッシュメモリは、コントロールゲートとフローティングゲートを有し電気的に一括消去可能な不揮発性記憶素子をメモリセルとしたもので、フローティングゲートへの電荷注入はトンネル電流を利用するものやホットエレクトロンを用いるものがあり、「書き込み」ではフローティングゲートに電子を注入してしきい値電圧を高い値に設定し、「消去」ではフローティングゲートから電子を放出させてしきい値電圧を低い値に設定する。
【０００３】
図８は、通常のＮＡＮＤ型のフラッシュメモリ回路のメモリセルの構造を示している。ＮＡＮＤ型においては、４０００本程度のデータビット線ＢＬ１〜ＢＬ４０００に接続されたメモリセルが同時的に読み書きされる。データデータメモリセルブロック１は４０００本のストリングからなり、各ストリングの選択トランジスタＴ１，Ｔ２のゲートには選択信号線ＳＧ１，ＳＧ２が、各ストリングのメモリセルＭ１〜Ｍ４のゲートにはワード線ＷＬ１〜ＷＬ４が接続されている。なお、「ストリング」とは選択トランジスタＴ１，Ｔ２とメモリセルＭ１〜Ｍ４の直列接続回路を指す。
【０００４】
図９（ａ）は、通常の２値のメモリセルに設定されたしきい値の電圧分布を示している。ワード線の電圧が０Ｖの時に、しきい値が“１”であればメモリセルに電流が流れ、“０”であれば電流が流れない。このように電流が流れるか流れないかによって、メモリセルの“１”と“０”のしきい値を判別している。したがって、この場合の１個のメモリセルは１ビットのデータを記憶している。
【０００５】
次に、図９（ｂ）に１個のメモリセルに２ビットのデータを記憶した多値しきい値の電圧分布を示す。これは“１１”、“１０”、“０１”、“００”の４つのしきい値（データ）に対応した電圧分布の例である。しきい値“１１”は−２Ｖ〜０Ｖの電圧領域に設定され、しきい値“１０”は０Ｖ〜２Ｖの電圧領域に設定され、しきい値“０１”は２Ｖ〜４Ｖの電圧領域に設定され、しきい値“００”は４Ｖ〜６Ｖの電圧領域に設定されている。
【０００６】
ところで、メモリセルのトンネル酸化膜が薄くなった場合に、しきい値電圧が時間と共に変化していく事が知られている（非特許文献１、２）。図１０は、４値のメモリセルに関して、しきい値電圧が時間と共に変化していく様子の一例を表したものである。横軸が時間（秒）であり、縦軸がしきい値電圧（Ｖ）を示している。初期状態では、しきい値電圧は、−１Ｖ，１Ｖ，３Ｖ，５Ｖに設定されており、正規のしきい値の電圧範囲である−２〜０Ｖ、０〜２Ｖ、２〜４Ｖ、４〜６Ｖに収まっていても、時間が１０１６秒経過すると０Ｖに収束している。
【０００７】
【非特許文献１】「高密度メモリ技術と材料」、ＣＭＣ出版社、１９８４年、２０１頁
【非特許文献２】ウイリアムＤブラウン、ジョーＥブルーワ編、「不揮発性半導体メモリ技術」、ＩＥＥＥ  出版、１９９８年、３２１頁（ｅｄｉｔｅｄ  ｂｙ  Ｗｉｌｌｉａｍ．Ｄ．Ｂｒｏｗｎ  ａｎｄ  Ｊｏｅ．Ｅ．Ｂｒｅｗｅｒ，  ”Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ”  ＩＥＥＥ  ｐｒｅｓｓ  １９９８  ｐｐ３２１）。
【０００８】
【発明が解決しようとする課題】
ここで、例えば、時間が１０８秒経過した時を考える。このときは、”１１”，”１０”のしきい値については許容される電圧範囲内に収まっている（図中の●印）。しかしながら、”０１”，”００”のしきい値については許容される電圧範囲内に収まっていないことがわかる。従って、この場合は記録されたデータの１／２しか正しく読み出せないことが分かる。このように、従来のメモリ回路では、しきい値電圧が時間と共に大きく変化する場合に、記録されたデータが正しく読み出せないという問題点があった。
【０００９】
本発明の目的は、メモリセルのしきい値電圧が時間経過と共に変化しても、そこに記録されているデータを正しく読み取ることができるようにしたメモリ回路を提供することである。
【００１０】
【課題を解決するための手段】
請求項１にかかる発明は、ｎ値（ｎ≧２）のしきい値が書き込まれるメモリセルをもつｋ本（ｎ≧１）のストリングと、該ｋ本のストリングの個々に接続されたｋ本のデータビット線とを具備するデータメモリセルブロック、第１のしきい値のメモリセルを有する第１のストリング、第２のしきい値のメモリセルを有する第２のストリング、・・・・、および第ｎのしきい値のメモリセルを有する第ｎのストリングからなるｎ本のストリングと、該ｎ本のストリングの個々に接続されたｎ本の参照ビット線とを具備する参照メモリセルブロックを備え、前記データメモリセルブロックの各ストリングのメモリセルと前記参照メモリセルブロックの各ストリングのメモリセルに共通のワード線を接続したことを特徴とするメモリ回路とした。
【００１１】
請求項２にかかる発明は、請求項１に記載のメモリ回路において、前記データメモリセルブロックの前記ｋ本の各ストリングは、ｐ本（ｐ≧２）のワード線がゲートに接続されるｐ個の直列接続の前記ｎ値のメモリセルと、該ｎ値の直列接続のメモリセルの両側に直列接続され選択信号線がそれぞれゲートに接続される選択トランジスタとを具備し、前記参照メモリセルブロックの第１のストリングは、前記ｐ本のワード線がゲートに接続されるｐ個の直列接続の第１のしきい値のメモリセルと、該直列接続の第１のしきい値のメモリセルの両側に直列接続され前記選択信号線がそれぞれゲートに接続される選択トランジスタとを具備し、前記参照メモリセルブロックの第２のストリングは、前記ｐ本のワード線がゲートに接続されるｐ個の直列接続の第２のしきい値のメモリセルと、該直列接続の第２のしきい値のメモリセルの両側に直列接続され前記選択信号線がそれぞれゲートに接続される選択トランジスタとを具備し、・・・・、前記参照メモリセルブロックの第ｎのストリングは、前記ｐ本のワード線がゲートに接続されるｐ個の直列接続の第ｎのしきい値のメモリセルと、該直列接続の第ｎのしきい値のメモリセルの両側に直列接続され前記選択信号線がそれぞれゲートに接続される選択トランジスタとを具備する、ことを特徴とするメモリ回路とした。
【００１２】
請求項３にかかる発明は、請求項１又は２に記載のメモリ回路において、前記参照メモリセルブロック内の０Ｖのしきい値電圧が設定されるメモリセルを有するストリングと該ストリングに対応する参照ビット線とを削除したことを特徴とするメモリ回路とした。
【００１３】
請求項４にかかる発明は、請求項１のメモリ回路のデータ読出方法において、前記ワード線の電圧を前記メモリセルの初期のしきい値の電圧間隔幅の数分の１のステップで変化させるスキャンを行い、前記参照メモリセルブロックの各参照ビット線に電流が流れ始めるときの前記ワード線の電圧と、前記データセルブロックのデータビット線に電流が流れ始めるときの前記ワード線の電圧とを比較し、前記データセルブロックの前記ワード線に接続されているメモリセルのデータを特定することを特徴とするメモリ回路のデータ読出方法とした。
【００１４】
請求項５にかかる発明は、請求項４に記載のメモリ回路のデータ読出方法において、前記スキャンは、前記参照メモリセルブロックの各参照ビット線に電流が流れ始めるときの前記ワード線の電圧の検出と、前記データセルブロックのデータビット線に電流が流れ始めるときの前記ワード線の電圧の検出とで分けて行うことを特徴とするメモリ回路のデータ読出方法とした。
【００１５】
請求項６にかかる発明は、請求項４に記載のメモリ回路のデータ読出方法において、前記スキャンを１回行うことにより、前記参照メモリセルブロックの各参照ビット線に電流が流れ始めるときの前記ワード線の電圧の検出と、前記データセルブロックのデータビット線に電流が流れ始めるときの前記ワード線の電圧の検出を行うことを特徴とするメモリ回路のデータ読出方法とした。
【００１６】
請求項７にかかる発明は、請求項４に記載のメモリ回路のデータ読出方法において、隣のワード線の前記スキャンにより得た前記参照メモリセルブロックの各参照ビット線に電流が流れ始めるときの隣のワード線の電圧と、現在のワード線の前記スキャンにより得た前記データセルブロックのデータビット線に電流が流れ始めるときの現在のワード線の電圧とを比較し、前記データセルブロックの前記ワード線に接続されているメモリセルのデータを決定することを特徴とするメモリ回路のデータ読出方法とした。
【００１７】
【発明の実施の形態】図１は４値のメモリセルを有するメモリ回路の一部を示す回路図である。本実施形態のメモリ回路は、図８で説明した４０００本のストリングをもつデータメモリセルブロック１と４個のストリングをもつ参照メモリセルブロック２を具備する。データメモリセルブロック１の各ストリングにはデータビット線ＢＬ１〜ＢＬ４０００が接続され、参照メモリセルブロック２の各ストリングには参照ビット線ＲＥＦ１〜ＲＥＦ４が接続されている。
【００１８】
また、選択信号線ＳＧ１，ＳＧ２はデータメモリセルブロック１の各ストリングの選択トランジスタＴ１，Ｔ２のゲートと参照メモリセルブロック２の各ストリングの選択トランジスタＴ１１，Ｔ１２のゲートに接続され、ワード線ＷＬ１〜ＷＬ４はデータメモリセルブロック１の各ストリングのメモリセルＭ１〜Ｍ４のゲートと参照メモリセルブロック２の各ストリングのメモリセルＭ１１〜Ｍ１４のゲートに接続されている。
【００１９】
さらに、参照メモリセルブロック２の参照ビット線ＲＥＦ１に対応するストリングのメモリセルＭ１１〜Ｍ１４にはしきい値“１１”が設定され、参照ビット線ＲＥＦ２に対応するストリングのメモリセルＭ１１〜Ｍ１４にはしきい値“１０”が設定され、参照ビット線ＲＥＦ３に対応するストリングのメモリセルＭ１１〜Ｍ１４にはしきい値“０１”が設定され、参照ビット線ＲＥＦ４に対応するストリングのメモリセルＭ１１〜Ｍ１４にはしきい値“００”が設定されている。なお、データメモリセルブロック１の各ストリングの各メモリセルＭ１〜Ｍ４にはしきい値“１１”、“１０”、“０１”、“００”の内の任意のものが設定されている。
【００２０】
さて、データメモリセルブロック１の特定のワード線上のメモリセルの読み出しを行うときは、選択信号線ＳＧ１，ＳＧ２に所定の電圧を印加して選択トランジスタＴ１，Ｔ２，Ｔ１１，Ｔ１２を導通させ、読み出しを行うメモリセル以外のワード線にパス電圧を印加してそれらメモリセルを導通させ、データビット線ＢＬ１〜ＢＬ４０００の任意の線と参照ビット線ＲＥＦ１〜ＲＥＦ４の全部にも所定の電圧を印加し、図２に示すフローチャートのように処理する。
【００２１】
例えばワード線ＷＬ２に接続されたメモリセルＭ２のデータを読み出す場合は、そのワード線ＷＬ２の電圧を所定のステップ（例えばしきい値電圧間隔幅の数分の１程度の電圧）で順次増大してスキャンする。図３（ａ）はワード線ＷＬ２に印加する電圧点を●で表したもので、図３（ｂ）に示す従来の場合のしきい値電圧間隔幅のステップではなく、例えばその１／５程度のステップで変化させてスキャンする。そして、参照ビット線ＲＥＦ１〜ＲＥＦ４に電流が流れ始めるときの当該ワード線ＷＬ２の電圧の値を記録する。
【００２２】
このとき、参照ビット線ＲＥＦ１に電流が流れるときのワード線ＷＬ２の電圧はしきい値“１１”に対応し、参照ビット線ＲＥＦ２に電流が流れるときのワード線ＷＬ２の電圧はしきい値“１０”に対応し、参照ビット線ＲＥＦ２に電流が流れるときのワード線ＷＬ２の電圧はしきい値“０１”に対応し、参照ビット線ＲＥＦ２に電流が流れるときのワード線ＷＬ２の電圧はしきい値“００”に対応する。このようにして４個のしきい値電圧値が得られる。
【００２３】
次に、ワード線ＷＬ２について再度同様のスキャンを行って、今度はデータビット線ＢＬ１〜ＢＬ４０００に対して電流が流れ始めるときの当該ワード線ＷＬ２の電圧も記録する。
【００２４】
よって、データメモリセルブロック１から読み出した上記の電圧を参照メモリセルブロック２によって得られた４個のしきい値電圧と比較することにより、データメモリセルブロック１のワード線ＷＬ２上のメモリセルＭ２のしきい値“１１”、“１０”、“０１”、“００”を読み出すことができる。
【００２５】
このデータの決定方法は、具体的には例えば次のように行うことができる。４値の場合に、参照メモリセルブロック２から読み出したしきい値に対応するワード線ＷＬ２の電圧は、４つに記録される。これを、“１１”のしきい値の場合にＶ１、“１０”のしきい値の場合にＶ２、“０１”の場合にＶ３、“００”の場合にＶ４とする。このとき、データメモリセルブロック１のメモリセルから読み出したしきい値に対応するワード線電圧ＷＬ２が、上記のＶ１，Ｖ２，Ｖ３，Ｖ４のどれに近いかを判定する。仮に、Ｖ１に最も近い場合には、データメモリセルブロック１の当該メモリセルのしきい値を“１１”と判断する。Ｖ２に最も近い場合は“１０”と判断する。このような方法により、データメモリセル１の読み出しを行いデータを特定することができる。
【００２６】
図４は１０８秒経過したときのしきい値“１１”、“１０”、“０１”、“００”の変化を表したもので、このとき許容される電圧範囲は、下から順に、−１Ｖ〜０Ｖ、０Ｖ〜１Ｖ、１Ｖ〜２Ｖ、２Ｖ〜３Ｖである。参照メモリセルブロック２の読み出しにより、この各電圧範囲内の電圧が検出できるので、この電圧を基準として、データメモリセルブロック１から読み出した電圧を比較することにより、データメモリセルブロック１のいずれのストリングのメモリセルＭ２が“１１”、“１０”、“０１”、“００”のいずれのしきい値かを知ることができる。
【００２７】
図５は１０４秒経過したときのしきい値“１１”、“１０”、“０１”、“００”の変化を表したもので、このとき許容される電圧範囲は、下から順に、−１．５Ｖ〜０Ｖ、０Ｖ〜１．５Ｖ、１．５Ｖ〜３Ｖ、３Ｖ〜４．５Ｖである。参照メモリセルブロック２の読み出しにより、この各電圧範囲内の電圧が検出できるので、この電圧を基準として、データメモリセルブロック１から読み出した電圧を比較する。
【００２８】
以上から、しきい値電圧の許容範囲が経時的に変化する場合であっても、記録されたデータを正しく読み取る確率は１００％となる。これは、１０８経過時の従来方による読み出し確率が５０％であった場合（図１０）に比較して、２倍に向上していることを示している（図６参照）。
【００２９】
なお、以上では４値のメモリセルをもつメモリ回路の場合について説明したが、図７に示すように初期において、しきい値“１”の電圧範囲が２Ｖ〜４Ｖ、しきい値“０”の電圧範囲が４Ｖ〜６Ｖに設定された２値のメモリセルをもつメモリ回路についても同様に適用することができる。このように本発明は、ｎ値（ｎ≧２）のメモリセルをもつメモリ回路について適用でき、この場合、参照メモリセルブロック２のビット線とストリングの数はｎ本となる。
【００３０】
ただし、最低しきい値の電圧範囲が０Ｖ以下でその他のしきい値の電圧範囲が０Ｖを超えるように設定した場合は、最低しきい値の電圧はメモリセルの経時変化によっても０Ｖを超えることはないので、このしきい値についての補償は不要であり、参照メモリセルブロック２には、しきい値の数をｎとすると、ｎ−１個の参照ビット線とｎ−１個のストリングを設ければ良い。
【００３１】
さらに、ワード線の数はｐ本（ｐ≧２）であればよく、データメモリセルブロック１のビット線の数はｋ本（ｋ≧１）であればよい。
【００３２】
さらに、上記のデータ読出方法では、特定のワード線の１回目のスキャンにより参照メモリセルブロック２において各しきい値の電圧を検出し、２回目のスキャンによりデータメモリセルブロック１においてしきい値電圧を検出して、両検出結果によりデータメモリセルブロック１のメモリセルのデータを特定するようにしたが、特定のワード線の１回のスキャンにより両検出結果を得て、それらを比較してデータメモリセルブロック１のメモリセルのデータを特定することもできる。あるいは、隣のワード線のスキャンで検出したしきい値電圧を使用して現在のワード線のデータメモリセルブロック１のメモリセルのデータを特定することもできる。
【００３３】
【発明の効果】
以上から本発明によれば、メモリセルのしきい値電圧が経時変化しても、正確なデータ読み出しを行うことが可能となる。
【図面の簡単な説明】
【図１】本実施形態のメモリ回路の一部の回路図である。
【図２】メモリ回路の読み出しのフローチャートである。
【図３】（ａ）は本実施形態による印加するワード線電圧の説明のための４値のメモリセルのしきい値の電圧分布特性図、（ｂ）は従来例による印加するワード線電圧の説明のための４値のメモリセルのしきい値の電圧分布特性図である。
【図４】しきい値電圧の経年変化の特性図で、１０８秒経過時の適正しきい値電圧範囲の説明図である。
【図５】しきい値電圧の経年変化の特性図で、１０４秒経過時の適正しきい値電圧範囲の説明図である。
【図６】データ読出確立の本発明と従来例の比較特性図である。
【図７】しきい値電圧の経年変化の特性図で、２値のしきい値をもつ場合の１０８秒経過時の適正しきい値電圧範囲の説明図である。
【図８】従来のメモリ回路の一部の回路図である。
【図９】（ａ）は２値のメモリセルのしきい値の電圧分布特性図、（ｂ）は４値のメモリセルのしきい値の電圧分布特性図である
【図８】しきい値電圧の経年変化の特性図である。
【符号の説明】
１：データメモリセルブロック
２：参照メモリセルデータブロック
【図１】
2004355726.tif 000003
【図２】
2004355726.tif 000004
【図３】
2004355726.tif 000005
【図４】
2004355726.tif 000006
【図５】
2004355726.tif 000007
【図６】
2004355726.tif 000008
【図７】
2004355726.tif 000009
【図８】
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【図９】
2004355726.tif 000011
【図１０】
2004355726.tif 000012
【手続補正書】
【提出日】平成15年6月16日(2003.6.16)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正の内容】
【図面の簡単な説明】
【図１】本実施形態のメモリ回路の一部の回路図である。
【図２】メモリ回路の読み出しのフローチャートである。
【図３】（ａ）は本実施形態による印加するワード線電圧の説明のための４値のメモリセルのしきい値の電圧分布特性図、（ｂ）は従来例による印加するワード線電圧の説明のための４値のメモリセルのしきい値の電圧分布特性図である。
【図４】しきい値電圧の経年変化の特性図で、１０８秒経過時の適正しきい値電圧範囲の説明図である。
【図５】しきい値電圧の経年変化の特性図で、１０４秒経過時の適正しきい値電圧範囲の説明図である。
【図６】データ読出確立の本発明と従来例の比較特性図である。
【図７】しきい値電圧の経年変化の特性図で、２値のしきい値をもつ場合の１０８秒経過時の適正しきい値電圧範囲の説明図である。
【図８】従来のメモリ回路の一部の回路図である。
【図９】（ａ）は２値のメモリセルのしきい値の電圧分布特性図、（ｂ）は４値のメモリセルのしきい値の電圧分布特性図である
【図１０】しきい値電圧の経年変化の特性図である。
【符号の説明】
１：データメモリセルブロック
２：参照メモリセルデータブロック