(57)【要約】【課題】半導体装置の出力バッファの同時スイッチングによる電源ノイズの低減を容易に実現することを課題とする。【解決手段】半導体装置の外部に信号を出力するための複数の出力バッファ（１０４）と内部回路（１０１）との間に複数の遅延回路（１０３）を配置する設計ステップと、複数の出力バッファの同時スイッチングを回避するために複数の遅延回路の遅延時間を調整する遅延時間調整ステップとを有する半導体装置の設計方法が提供される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体装置の外部に信号を出力するための複数の出力バッファと内部回路との間に複数の遅延回路を配置する設計ステップと、
前記複数の出力バッファの同時スイッチングを回避するために前記複数の遅延回路の遅延時間を調整する遅延時間調整ステップと
を有する半導体装置の設計方法。
【請求項２】
前記遅延時間調整ステップは、前記内部回路の複数の出力ノードが変化するタイミングに応じて、前記複数の遅延回路の遅延時間を調整する請求項１記載の半導体装置の設計方法。
【請求項３】
前記遅延時間調整ステップは、ＡＣスペックで規定される前記複数の出力バッファのスイッチング可能タイミング範囲内で、前記複数の遅延回路の遅延時間を調整する請求項１又は２記載の半導体装置の設計方法。
【請求項４】
前記半導体装置は、バルク層、ビア層及び金属層を有し、
前記遅延時間調整ステップは、前記バルク層は変更せず、前記ビア層及び前記金属層の配線を変更することにより、前記複数の遅延回路の遅延時間を調整する請求項１〜３のいずれか１項に記載の半導体装置の設計方法。
【請求項５】
外部に信号を出力するための複数の出力バッファと、
内部回路と、
前記複数の出力バッファ及び前記内部回路の間に設けられ、前記複数の出力バッファの同時スイッチングを回避するためにずれた遅延時間が設定されている複数の遅延回路と
を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその設計方法に関し、特に出力バッファを有する半導体装置及びその設計方法に関する。
【０００２】
【従来の技術】
図１０は、従来技術による入出力バッファ回路を示す（例えば下記の特許文献１参照）。入出力（Ｉ／Ｏ）セル１００１〜１００４の同時スイッチングによる電源ノイズを抑えるには、入出力セル１００１〜１００４がスイッチングするタイミングをずらせばよい。バッファ１００５及び１００６は、クロック信号ＣＫを遅延させるための回路である。入出力セル１００１及び１００２には、クロック信号ＣＫがバッファ１００５を介して入力される。入出力セル１００３及び１００４には、クロック信号ＣＫがバッファ１００５及び１００６を介して入力される。入出力バッファ１００１〜１００４は、それぞれクロック信号に同期してデータを入出力するフリップフロップを有する。入出力セル１００１，１００２と入出力セル１００３，１００４とに入力されるクロック信号のタイミングが異なるので、入出力セル１００１〜１００４がスイッチングするタイミングを２グループに分けてずらしている。
【０００３】
【特許文献１】
特開平９−９３１０８号公報
【０００４】
【発明が解決しようとする課題】
クロック信号のタイミングをずらすのは、データのタイミング制約を厳しくするため、データ側の設計がしずらいという欠点を有する。データ側の設計を優先させると、クロック信号をほとんどずらせなくなり、入出力セルの同時スイッチングによる電源ノイズを低減できない。また、クロック端子の無い入出力セルには使えないという別の問題点もある。
【０００５】
本発明は、半導体装置の出力バッファの同時スイッチングによる電源ノイズの低減を容易に実現することである。
【０００６】
【課題を解決するための手段】
本発明の一観点によれば、半導体装置の外部に信号を出力するための複数の出力バッファと内部回路との間に複数の遅延回路を配置する設計ステップと、複数の出力バッファの同時スイッチングを回避するために複数の遅延回路の遅延時間を調整する遅延時間調整ステップとを有する半導体装置の設計方法が提供される。
【０００７】
複数の遅延回路の遅延時間を調整することにより、複数の出力バッファのスイッチングタイミングをずらすことができる。これにより、複数の出力バッファに流れる電流ピークを分散させ、電源ノイズを抑えることが可能となる。また、クロック信号等の特定の信号を制限することなく、出力バッファの同時スイッチングによる電源ノイズを防止することができる。
【０００８】
【発明の実施の形態】
図１は、本発明の実施形態による半導体装置（半導体チップ）１００及びそのパッケージ１０７の構成例を示す。まず、半導体装置１００の構成を説明する。半導体装置（ＬＳＩ）内部回路１０１は、この半導体装置１００の本質的な回路であり、出力ノード１０２ａ，１０２ｂ，１０２ｃから出力信号を出力する。以下、出力ノード１０２ａ，１０２ｂ，１０２ｃの個々又はすべてを、出力ノード１０２という。
【０００９】
遅延回路１０３ａは、出力ノード１０２ａ及び出力バッファ１０４ａの入力端子の間に接続される。遅延回路１０３ｂは、出力ノード１０２ｂ及び出力バッファ１０４ｂの入力端子の間に接続される。遅延回路１０３ｃは、出力ノード１０２ｃ及び出力バッファ１０４ｃの入力端子の間に接続される。以下、遅延回路１０３ａ，１０３ｂ，１０３ｃの個々又はすべてを、遅延回路１０３という。遅延回路１０３は、入力信号を遅延させて出力する。
【００１０】
出力バッファ１０４ａは、電源端子が電源線１２１ａに接続され、グランド端子がグランド線１２２ａに接続され、出力端子がボンディングパッド１０５ａに接続される。出力バッファ１０４ｂは、電源端子が電源線１２１ｂに接続され、グランド端子がグランド線１２２ｂに接続され、出力端子がボンディングパッド１０５ｂに接続される。出力バッファ１０４ｃは、電源端子が電源線１２１ｃに接続され、グランド端子がグランド線１２２ｃに接続され、出力端子がボンディングパッド１０５ｃに接続される。以下、出力バッファ１０４ａ，１０４ｂ，１０４ｃの個々又はすべてを、出力バッファ１０４という。出力バッファ１０４は、入力信号を増幅して出力する。
【００１１】
電源線１２１ａ，１２１ｂ，１２１ｃは、共通の電源線１２１ｄを介してボンディングパッド１０５ｄに接続される。グランド線１２２ａ，１２２ｂ，１２２ｃは、共通のグランド線１２２ｄを介してボンディングパッド１０５ｅに接続される。以下、ボンディングパッド１０５ａ〜１０５ｅの個々又はすべてを、ボンディングパッド１０５という。また、電源線１２１ａ〜１２１ｄの個々又はすべてを電源線１２１といい、グランド線１２２ａ〜１２２ｄの個々又はすべてをグランド線１２２という。
【００１２】
ボンディングパッド１０５ｄには外部から電源電位が供給され、ボンディングパッド１０５ｅには外部からグランド電位が供給される。ボンディングパッド１０５ａ，１０５ｂ，１０５ｃは、外部に信号を出力する。
【００１３】
半導体装置１００は、ＬＳＩ内部回路１０１、遅延回路１０３、出力バッファ１０４及びボンディングパッド１０５を有する。ボンディングパッド１０５は、それぞれボンディングワイヤ１０６及びパッケージ１０７を介してピン１１０に接続される。パッケージ１０７は、抵抗１０８及びインダクタ１０９を有する。
【００１４】
図２は、図１の各出力バッファ１０４の内部回路例を示す。出力バッファ１０４は、偶数個（例えば４個）のインバータ２０１が入力端子２２１及び出力端子２２２間に接続される。各インバータ２０１は、ｐチャネルＭＯＳ電界効果トランジスタ（ＦＥＴ）２１１及びｎチャネルＭＯＳＦＥＴ２１２を有する。インバータ２０１の入力ノード２２３は、前段のインバータ２０１の出力ノードに接続される。ｐチャネルＭＯＳＦＥＴ２１１は、ゲートが入力ノード２２３に接続され、ソースが電源線１２１に接続され、ドレインが出力端子２２２に接続される。ｎチャネルＭＯＳＦＥＴ２１２は、ゲートが入力ノード２２３に接続され、ソースがグランド線１２２に接続され、ドレインが出力端子２２２に接続される。
【００１５】
入力ノード２２３がハイレベルからローレベルに変化する際の電源ノイズを説明する。入力ノード２２３がハイレベルのときには、ｐチャネルＭＯＳＦＥＴ２１１がオフし、ｎチャネルＭＯＳＦＥＴ２１２がオンしている。次に、入力ノード２２３がローレベルに変化すると、ｐチャネルＭＯＳＦＥＴ２１１がオンし、ｎチャネルＭＯＳＦＥＴ２１２がオフする。その結果、電源線１２１及び出力端子２２２間が導通し、電源線１２１に瞬間的な電流（図３（Ａ）又は（Ｂ）参照）が流れる。図３（Ａ）及び（Ｂ）は、横軸が時間、縦軸が電流値を示す。
【００１６】
３個の出力バッファ１０４ａ，１０４ｂ，１０４ｃにおいて、同時に入力ノード２２３がハイレベルからローレベルに変化すると、図３（Ａ）に示すように、出力バッファ１０４ａの電源線１２１ａの電流ピークと、出力バッファ１０４ｂの電源線１２１ｂの電流ピークと、出力バッファ１０４ｃの電源線１２１ｃの電流ピークが同じタイミングに生じる。その結果、共通の電源線１２１ｄには、それらの３つの電流が加算された極めて大きな電流が流れ、電源ノイズとなる。同時スイッチングノイズは、３個の出力バッファ１０４ａ，１０４ｂ，１０４ｃ内のトランジスタが同時にスイッチングし、電源線又はグランド線に発生するノイズが時間軸方向に重なり、ノイズが大きくなる現象である。
【００１７】
以上は、入力ノード２２３がハイレベルからローレベルに変化する際の電源ノイズを説明したが、入力ノード２２３がローレベルからハイレベルに変化する際にも同様の電源ノイズが生じる。入力ノード２２３がローレベルのときには、ｐチャネルＭＯＳＦＥＴ２１１がオンし、ｎチャネルＭＯＳＦＥＴ２１２がオフしている。次に、入力ノード２２３がハイレベルに変化すると、ｐチャネルＭＯＳＦＥＴ２１１がオフし、ｎチャネルＭＯＳＦＥＴ２１２がオンする。その結果、グランド線１２２及び出力端子２２２間が導通し、グランド線１２２に瞬間的な電流が流れる。３個の出力バッファ１０４ａ，１０４ｂ，１０４ｃにおいて、同時に入力ノード２２３がローレベルからハイレベルに変化すると、電源ノイズとなる。
【００１８】
本実施形態では、３個の遅延回路１０３を設けることにより、同時スイッチングによる電源ノイズを防止する。３個の遅延回路１０３は、それぞれ異なる遅延時間で入力信号を遅延させて出力する。例えば、遅延回路１０３ａの遅延時間は遅延回路１０３ｂの遅延時間より短く、遅延回路１０３ｂの遅延時間は遅延回路１０３ｃの遅延時間より短い。これにより、３個の出力バッファ１０４に入力される信号の変化タイミングをずらすことができる。
【００１９】
図３（Ｂ）に示すように、出力バッファ１０４ａの電源線１２１ａの電流ピークが最も早く現れ、出力バッファ１０４ｂの電源線１２１ｂの電流ピークがそれよりも遅く現れ、出力バッファ１０４ｃの電源線１２１ｃの電流ピークがそれよりもさらに遅く現れる。電源線１２１ａ，１２１ｂ，１２１ｃの電流ピークはずれるので、共通の電源線１２１ｄでは３個の電流ピークは分散され、大きな電流ピークは生じない。すなわち、同時スイッチングによる電源ノイズを防止することができる。
【００２０】
図４は、半導体装置１００の外部動作を規定するＡＣスペック（ＡＣ  Ｓｐｅｃ）の例を示す。クロック信号４０１は、半導体装置１００で使用されるクロック信号である。このクロック信号４０１を基準にして、出力バッファ１０４の出力信号４０２のタイミングを規定したものがＡＣスペックである。
【００２１】
例えば、タイミングｔ２は、出力バッファ１０４の出力信号（データ）４０２の信号保証開始タイミングである。タイミングｔ４は、出力バッファ１０４の出力信号（データ）４０２の信号保証終了タイミングである。すなわち、出力信号４０２は、タイミングｔ２〜ｔ４の間において保証（確定）されている。
【００２２】
例えば、タイミングｔ２は、クロック信号４０１の立ち上がりのタイミングｔ１を基準に規定される。タイミングｔ４は、クロック信号４０１の立ち上がりのタイミングｔ３を基準に規定される。ＡＣスペックでは、タイミングｔ１からｔ２までのマックスディレイ時間Ｔ１、及びタイミングｔ３からｔ４までのミニマムディレイ時間Ｔ２が規定される。すなわち、出力信号４０２は、タイミングｔ１から遅くとも時間Ｔ１以内に確定され、タイミングｔ３から少なくも時間Ｔ２以内では確定されている。
【００２３】
半導体装置１００は、このようなＡＣスペックにより出力信号が規定される。上記の遅延回路１０３も、ＡＣスペックの規定範囲内で遅延時間を決める必要がある。図３（Ｂ）の電流ピークが現れるスイッチング可能タイミング範囲Ｔ３は、ＡＣスペックを満たす範囲で規定される。さらに、このスイッチング可能タイミング範囲Ｔ３内で、３個の出力バッファ１０４に流れる電流ピークがそれぞれ時間的に均一にずれるように、３個の遅延回路１０３の遅延時間を調整して決める。
【００２４】
また、図１の内部回路１０１の３個の出力ノード１０２は、すべて同じタイミングで信号が変化するとは限らない。３個の出力ノード１０２は、異なる論理回路を経由した信号を出力するので、それらの出力信号の変化点が異なることがある。その場合には、内部回路１０１内の設計データ（ネットリスト等）を基に、３個の出力ノード１０２の信号が変化するタイミングを調べ、それを基に３個の遅延回路１０３の遅延時間を調整して決める。すなわち、図３（Ｂ）に示すように、均一に電流ピークが分散するように遅延時間を決める。
【００２５】
図５は、３個の遅延回路１０３の遅延時間を決めるための処理例を示す。ネットリスト情報５０１は、半導体装置１００内のセル（素子）の接続情報を含む回路設計データであり、記憶手段に記憶されている。半導体チップ（半導体装置）の遅延情報５０２は、ＳＤＦ（Ｓｔａｎｄａｒｄ  Ｄｅｌａｙ  Ｆｏｒｍａｔ）等の半導体装置１００内の各セルの遅延情報であり、記憶手段に記憶されている。遅延値抽出手段５０３は、ネットリスト情報５０１及び遅延情報５０２を基に、各出力ノード１０２における信号が変化（反転）するタイミングを遅延値として抽出し、その各ノード１０２の信号変化タイミング情報５０４を記憶手段に記憶させる。
【００２６】
ＡＣスペック情報５０５は、図４に示すマックスディレイ時間Ｔ１及びミニマムディレイ時間Ｔ２等の情報であり、記憶手段に記憶されている。タイミング決定手段５０６は、各ノード１０２の信号変化タイミング情報５０４及びＡＣスペック情報５０５を基に、スイッチング可能タイミング範囲Ｔ３（図３（Ｂ））内で、３個の出力バッファ１０４に流れる電流ピークがそれぞれ時間的に均一にずれるように、３個の遅延回路１０３の遅延時間を調整して決める。決定した各遅延回路１０３の遅延時間情報５０７は記憶手段に記憶される。
【００２７】
図６（Ａ）〜（Ｃ）は、図１の遅延回路１０３の構成例を示す。図６（Ａ）は遅延時間が長い遅延回路６２１、図６（Ｂ）は遅延時間が中位の遅延回路６２２、図６（Ｃ）は遅延時間が短い遅延回路６２３を示す。これらの遅延回路６２１〜６２３は、すべて４個のバッファ６０１ａ〜６０１ｄを有し、これらのバッファ６０１ａ〜６０１ｄの接続方法のみが異なる。
【００２８】
図６（Ａ）において、遅延回路６２１は、入力端子６１１及び出力端子６１２間に、ビア層の配線６０２及び金属層の配線６０３を介して、４個のバッファ６０１ａ〜６０１ｄが直列に接続される。遅延回路６２１は、４個のバッファ６０１ａ〜６０１ｄ分の長い遅延時間を有する。
【００２９】
図６（Ｂ）において、遅延回路６２２は、入力端子６１１及び出力端子６１２間に、ビア層の配線６０２及び金属層の配線６０３を介して、３個のバッファ６０１ａ，６０１ｃ，６０１ｄが直列に接続される。遅延回路６２２は、３個のバッファ６０１ａ，６０１ｃ，６０１ｄ分の中位の遅延時間を有する。なお、使用しないバッファ６０１ｂの入力端子をハイレベル又はローレベルに固定し、バッファ６０１ｂのリーク電流発生を防止する。
【００３０】
図６（Ｃ）において、遅延回路６２３は、入力端子６１１及び出力端子６１２間に、ビア層の配線６０２及び金属層の配線６０３を介して、２個のバッファ６０１ａ，６０１ｄが直列に接続される。遅延回路６２３は、２個のバッファ６０１ａ，６０１ｄ分の短い遅延時間を有する。なお、ビア層の配線６０２及び金属層の配線６０３を介して、使用しないバッファ６０１ｂ及び６０１ｃを直列に接続し、バッファ６０１ｂの入力端子をハイレベル又はローレベルに固定し、バッファ６０１ｂ，６０１ｃのリーク電流発生を防止する。
【００３１】
図７は、半導体装置１００内の図６（Ａ）〜（Ｃ）の遅延回路部分の断面図である。バルク層７０１の上に、ビア層７０２及び金属層７０３を有する。バルク層７０１は、例えばシリコン基板であり、図６（Ａ）〜（Ｃ）のバッファ６０１ａ〜６０１ｄを含む。ビア層７０２は、絶縁層であり、絶縁層内のビアホールに配線７０４が設けられる。配線７０４は、図６（Ａ）〜（Ｃ）の配線６０２に対応する。金属層７０３の配線は、図６（Ａ）〜（Ｃ）の配線６０３に対応する。配線７０４は、金属層７０３の配線及びバルク層７０１内のバッファとを接続する。
【００３２】
各遅延回路１０３の遅延時間が決定すると、その遅延時間に応じて、図６（Ａ）〜（Ｃ）に示す遅延回路６２１〜６２３等のセルを選択する。遅延回路６２１〜６２３は、バッファを含むバルク層７０１は同じであり、ビア層７０２及び金属層７０３の配線のみが異なる。したがって、予めすべての遅延回路１０３に例えば図６（Ｂ）の遅延回路６２２のセルを配置して設定しておき、遅延時間決定後に、セル交換する。
【００３３】
以上のように、バルク層７０１は変更せず、ビア層７０２及び金属層７０３の配線を変更することにより、各遅延回路１０３の遅延時間を調整することにより、設計の手戻りを少なくし、修正のための設計工数を削減することができる。
【００３４】
図８は、上記の遅延時間修正のための処理例を示す。ネットリスト情報５０１、各遅延回路の遅延時間情報５０７及び半導体チップの遅延情報５０２は、図５に示したものと同じである。レイアウト情報８００は、半導体装置１００の各層のレイアウト設計情報である。これらの情報は、上記のように、予めすべての遅延回路１０３に例えば図６（Ｂ）の遅延回路６２２のセルを配置して設計された半導体装置の設計データである。
【００３５】
遅延回路セル選択手段８０１は、遅延時間情報５０７を基に、その遅延時間に対応する図６（Ａ）〜（Ｃ）の遅延回路６２１〜６２３等のセルを選択し、遅延回路セル情報８０２を記憶手段に記憶させる。
【００３６】
レイアウト内セル交換手段８０３は、遅延回路セル情報８０２を基に、レイアウト情報８００を修正（セル交換）し、修正後のレイアウト情報８０６を記憶手段に記憶させる。ネットリスト内セル交換手段８０４は、遅延回路セル情報８０２を基に、ネットリスト情報５０１を修正（セル交換）し、修正後のネットリスト情報８０７を記憶手段に記憶させる。遅延時間修正手段８０５は、遅延時間情報５０７を基に、チップ遅延情報５０２を修正し、修正後のチップ遅延情報８０８を記憶手段に記憶させる。
【００３７】
以上のように、レイアウト情報８００の修正は、レイアウト情報８００内にあるセルを交換するだけで実現できる。ネットリスト情報５０１も、同様にセルの交換だけで、修正が実現できる。チップ遅延情報５０２は、各遅延回路の遅延時間情報５０７を基に、その差分のみを補正することにより修正が実現できる。
【００３８】
図９は、上記の設計を行うＣＡＤ（ｃｏｍｐｕｔｅｒ−ａｉｄｅｄ  ｄｅｓｉｇｎ）装置のコンピュータのハードウエア構成図である。バス９０１には、中央処理装置（ＣＰＵ）９０２、ＲＯＭ９０３、ＲＡＭ９０４、ネットワークインタフェース９０５、入力装置９０６、出力装置９０７及び外部記憶装置９０８が接続されている。
【００３９】
ＣＰＵ９０２は、データの処理及び演算を行うと共に、バス９０１を介して接続された上記の構成ユニットを制御するものである。ＲＯＭ９０３には、予めブートプログラムが記憶されており、このブートプログラムをＣＰＵ９０２が実行することにより、コンピュータが起動する。外部記憶装置９０８にコンピュータプログラムが記憶されており、そのコンピュータプログラムがＲＡＭ９０４にコピーされ、ＣＰＵ９０２により実行される。このコンピュータは、コンピュータプログラムを実行することにより、上記の設計処理を行う。
【００４０】
外部記憶装置９０８は、例えばハードディスク記憶装置等であり、電源を切っても記憶内容が消えない。外部記憶装置９０８は、コンピュータプログラム及び設計データ等を記録媒体に記録したり、記録媒体からコンピュータプログラム等を読み出すことができる。
【００４１】
ネットワークインタフェース９０５は、ネットワークに対してコンピュータプログラム及び設計データ等を入出力することができる。入力装置９０６は、例えばキーボード及びポインティングデバイス（マウス）等であり、各種指定又は入力等を行うことができる。出力装置９０７は、ディスプレイ及びプリンタ等である。
【００４２】
本実施形態は、コンピュータがプログラムを実行することによって実現することができる。また、プログラムをコンピュータに供給するための手段、例えばかかるプログラムを記録したＣＤ−ＲＯＭ等のコンピュータ読み取り可能な記録媒体又はかかるプログラムを伝送するインターネット等の伝送媒体も本発明の実施形態として適用することができる。また、上記のプログラムを記録したコンピュータ読み取り可能な記録媒体等のコンピュータプログラムプロダクトも本発明の実施形態として適用することができる。上記のプログラム、記録媒体、伝送媒体及びコンピュータプログラムプロダクトは、本発明の範疇に含まれる。記録媒体としては、例えばフレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。
【００４３】
以上のように、本実施形態によれば、出力バッファ１０４は外部に信号を増幅して出力するためのバッファであり、複数の遅延回路１０３は、複数の出力バッファ１０４及び内部回路１０１の間に設けられ、複数の出力バッファ１０４の同時スイッチングを回避するためにずれた遅延時間が設定されている。
【００４４】
設計方法としては、まず、半導体装置の外部に信号を出力するための複数の出力バッファと内部回路との間に複数の遅延回路を配置設計する。次に、複数の出力バッファの同時スイッチングを回避するために複数の遅延回路の遅延時間を調整する。
【００４５】
複数の遅延回路の遅延時間を調整することにより、複数の出力バッファのスイッチングタイミングをずらすことができる。これにより、複数の出力バッファに流れる電流ピークを分散させ、電源ノイズを抑えることが可能となる。また、クロック信号等の特定の信号を制限することなく、出力バッファの同時スイッチングによる電源ノイズを防止することができる。
【００４６】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００４７】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００４８】
（付記１）半導体装置の外部に信号を出力するための複数の出力バッファと内部回路との間に複数の遅延回路を配置する設計ステップと、
前記複数の出力バッファの同時スイッチングを回避するために前記複数の遅延回路の遅延時間を調整する遅延時間調整ステップと
を有する半導体装置の設計方法。
（付記２）前記遅延時間調整ステップは、前記内部回路の複数の出力ノードが変化するタイミングに応じて、前記複数の遅延回路の遅延時間を調整する付記１記載の半導体装置の設計方法。
（付記３）前記遅延時間調整ステップは、ＡＣスペックで規定される前記複数の出力バッファのスイッチング可能タイミング範囲内で、前記複数の遅延回路の遅延時間を調整する付記１又は２記載の半導体装置の設計方法。
（付記４）前記遅延時間調整ステップは、ＡＣスペックで規定される前記複数の出力バッファのスイッチング可能タイミング範囲内で、前記複数の出力バッファに流れる電流ピークがそれぞれ時間的に均一にずれるように、前記複数の遅延回路の遅延時間を調整する付記１又は２記載の半導体装置の設計方法。
（付記５）前記遅延回路は、複数のバッファが直列に接続されている付記１〜４のいずれか１項に記載の半導体装置の設計方法。
（付記６）前記半導体装置は、バルク層、ビア層及び金属層を有し、
前記遅延時間調整ステップは、前記バルク層は変更せず、前記ビア層及び前記金属層の配線を変更することにより、前記複数の遅延回路の遅延時間を調整する付記１〜５のいずれか１項に記載の半導体装置の設計方法。
（付記７）前記設計ステップは、前記複数の遅延回路を同一論理のセルとして設計し、
前記遅延時間調整ステップは、遅延回路のセルの交換のみで前記複数の遅延回路の遅延時間を調整し、半導体装置のネットリストを修正する付記１〜６のいずれか１項に記載の半導体装置の設計方法。
（付記８）前記遅延時間調整ステップは、遅延回路のセルの交換のみで前記複数の遅延回路の遅延時間を調整し、半導体装置のレイアウトを修正する付記１〜７のいずれか１項に記載の半導体装置の設計方法。
（付記９）前記遅延時間調整ステップは、遅延回路のセルの交換のみで前記複数の遅延回路の遅延時間を調整し、該遅延回路のセルの交換による遅延時間の差分に応じて、半導体装置の遅延時間情報を修正する付記１〜８のいずれか１項に記載の半導体装置の設計方法。
（付記１０）外部に信号を出力するための複数の出力バッファと、
内部回路と、
前記複数の出力バッファ及び前記内部回路の間に設けられ、前記複数の出力バッファの同時スイッチングを回避するためにずれた遅延時間が設定されている複数の遅延回路と
を有する半導体装置。
【００４９】
【発明の効果】
以上説明したように、複数の遅延回路の遅延時間を調整することにより、複数の出力バッファのスイッチングタイミングをずらすことができる。これにより、複数の出力バッファに流れる電流ピークを分散させ、電源ノイズを抑えることが可能となる。また、クロック信号等の特定の信号を制限することなく、出力バッファの同時スイッチングによる電源ノイズを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態による半導体装置及びそのパッケージの構成例を示す図である。
【図２】出力バッファの内部回路例を示す図である。
【図３】図３（Ａ）及び（Ｂ）は電源線に流れる電流値の時間変化を示す波形図である。
【図４】半導体装置の外部動作を規定するＡＣスペックの例を示す図である。
【図５】遅延回路の遅延時間を決めるための処理例を示す図である。
【図６】図６（Ａ）〜（Ｃ）は遅延回路の構成例を示す図である。
【図７】半導体装置内の遅延回路部分の断面図である。
【図８】遅延時間修正のための処理例を示す図である。
【図９】ＣＡＤ装置のコンピュータのハードウエア構成図である。
【図１０】従来技術による入出力バッファ回路を示す図である。
【符号の説明】
１０１  ＬＳＩ内部回路
１０２ａ〜１０２ｃ  出力ノード
１０３ａ〜１０３ｃ  遅延回路
１０４ａ〜１０４ｃ  出力バッファ
１０５ａ〜１０５ｅ  ボンディングパッド
１０６  ボンディングワイヤ
１０７  パッケージ
１０８  抵抗
１０９  インダクタ
１１０  ピン
２０１  インバータ
５０１  ネットリスト情報
５０２  ＬＳＩの遅延情報
５０３  各ノードでの遅延時間抽出手段
５０４  各ノードのタイミング情報
５０５  ＡＣスペック
５０６  タイミング決定手段
５０７  各遅延回路の遅延時間情報
６０１ａ〜６０１ｄ  バッファ
６０２  ビアによる接続
６０３  金属層による配線
６２１〜６２３  遅延回路セル
８００  レイアウト情報
８０１  遅延回路セル選択手段
８０２  遅延回路セル情報
８０３  レイアウト内セル交換手段
８０４  ネットリスト内セル交換手段
８０５  遅延時間修正手段
８０６  修正後のレイアウト情報
８０７  修正後のネットリスト情報
８０８  修正後のチップ遅延情報
９０１  バス
９０２  ＣＰＵ
９０３  ＲＯＭ
９０４  ＲＡＭ
９０５  ネットワークインタフェース
９０６  入力装置
９０７  出力装置
９０８  外部記憶装置
１００１〜１００４  入出力セル
１００５，１００６  バッファ
【図１】
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【図２】
2004334271.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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