(57)【要約】【課題】データバス、アドレスバスの不完全な接続によるメモリ不良の発見を効率的に行うメモリ検査装置およびメモリ検査方法を提供する。【解決手段】ＤＳＰ２は、Ｎビットのアドレスバス、データバスに接続されているＳＤＲＡＭ３に対して特定のアドレスに特定のデータを書き込んだ後、読み込みを行う。このときに読み込みアドレスとデータが一致しなければデータバスによるメモリ不良と判定する。次に、ＤＳＰ２は、アドレス０番地に書き込みデータ、オール０を書き込んで読み込みを行い、以降先程書き込んだ特定のアドレスから全てのデータを読み込んで、そのデータ全てをＯＲ演算する処理を行う。これらを行うことにより最終的に計算されたデータからアドレスバスに起因するメモリ不良のアドレスビット位置が特定できる。判定方法として正常ビット箇所には値１が不良箇所では値０がたっている。【選択図】        図１
2004334707.tif 000002
【特許請求の範囲】
【請求項１】
データバスおよびアドレスバスを介してメモリと接続されているメモリ検査装置であって、
Ｎビットからなる前記アドレスバスに対して１ビットのみが第１の値、その他のビット全てが第２の値としてアドレス値と書き込みデータ値を同じ値にし、特定のアドレスに特定のデータを書き込み、読み込んで比較を行って、前記データバスに起因するメモリチェックを行うことを特徴とするメモリ検査装置。
【請求項２】
データバスおよびアドレスバスを介してメモリと接続されているメモリ検査装置であって、
Ｎビットからなる前記アドレスバスにおける１ビットのみが第１の値、その他のビット全てが第２の値の各アドレスに対して、該各アドレス値と同一の値のデータを書き込む第１のデータ書き込み手段と、
前記第１のデータ書き込み手段により書き込まれた各アドレスのデータを読み込む第１のデータ読み込み手段と、
前記データが書き込まれた各アドレスの値と、該アドレスそれぞれから前記第１のデータ読み込み手段により読み込まれたデータとを比較するデータ比較手段と、
前記データ比較手段により、前記アドレス値と該アドレスから読み込まれたデータとが一致しなかったアドレスが存在すると判断された場合、前記データバスの接続が不良である旨の情報を送出するデータバス接続情報送出手段と、
を有することを特徴とするメモリ検査装置。
【請求項３】
前記データバス接続情報送出手段は、
前記データと一致しなかったアドレス値で前記第１の値が存在する下位からの桁数分の、下位からのビットで前記データバスの接続不良が存在する旨の情報を送出することを特徴とする請求項２記載のメモリ検査装置。
【請求項４】
前記第１の値は１であって、前記第２の値は０であることを特徴とする請求項２または３記載のメモリ検査装置。
【請求項５】
前記アドレスバスにおける全てのビットが前記第２の値のアドレスに対して、全ての桁が前記第２の値のデータを書き込む第２のデータ書き込み手段と、
前記第１のデータ書き込み手段および前記第２のデータ書き込み手段により書き込まれたデータを読み込む第２のデータ読み込み手段と、
前記第２のデータ読み込み手段により読み込まれたデータ全てに対してＯＲ演算を行うＯＲ演算手段と、
前記ＯＲ演算手段による算出値に、前記第２の値の桁が存在する場合、前記アドレスバスの接続が不良である旨の情報を送出するアドレスバス接続情報送出手段と、
を有することを特徴とする請求項４記載のメモリ検査装置。
【請求項６】
前記第１の値は０であって、前記第２の値は１であることを特徴とする請求項２または３記載のメモリ検査装置。
【請求項７】
前記アドレスバスにおける全てのビットが前記第２の値のアドレスに対して、全ての桁が前記第２の値のデータを書き込む第２のデータ書き込み手段と、
前記第１のデータ書き込み手段および前記第２のデータ書き込み手段により書き込まれたデータを読み込む第２のデータ読み込み手段と、
前記第２のデータ読み込み手段により読み込まれたデータ全てに対してＡＮＤ演算を行うＡＮＤ演算手段と、
前記ＡＮＤ演算手段による算出値に、前記第２の値の桁が存在する場合、前記アドレスバスの接続が不良である旨の情報を送出するアドレスバス接続情報送出手段と、
を有することを特徴とする請求項６記載のメモリ検査装置。
【請求項８】
前記アドレスバス接続情報送出手段は、
前記算出値における第２の値が存在する桁の下位からの桁数分の、下位からのビットで前記アドレスバスの接続不良が存在する旨の情報を送出することを特徴とする請求項５または７記載のメモリ検査装置。
【請求項９】
データバスおよびアドレスバスを介してメモリと接続されているメモリ検査装置を用いたメモリ検査方法であって、
前記メモリ検査装置が、Ｎビットからなる前記アドレスバスに対して１ビットのみが第１の値、その他のビット全てが第２の値としてアドレス値と書き込みデータ値を同じ値にし、特定のアドレスに特定のデータを書き込み、読み込んで比較を行って、前記データバスに起因するメモリチェックを行うことを特徴とするメモリ検査方法。
【請求項１０】
データバスおよびアドレスバスを介してメモリと接続されているメモリ検査装置を用いたメモリ検査方法であって、
前記メモリ検査装置が、Ｎビットからなる前記アドレスバスにおける１ビットのみが第１の値、その他のビット全てが第２の値の各アドレスに対して、該各アドレス値と同一の値のデータを書き込む第１のデータ書き込み工程と、
前記メモリ検査装置が、前記第１のデータ書き込み工程により書き込んだ各アドレスのデータを読み込む第１のデータ読み込み工程と、
前記メモリ検査装置が、前記データを書き込んだ各アドレスの値と、該アドレスそれぞれから前記第１のデータ読み込み工程により読み込んだデータとを比較するデータ比較工程と、
前記メモリ検査装置が、前記データ比較工程により、前記アドレス値と該アドレスから読み込まれたデータとが一致しなかったアドレスが存在すると判断した場合、前記データバスの接続が不良である旨の情報を送出するデータバス接続情報送出工程と、
を有することを特徴とするメモリ検査方法。
【請求項１１】
前記データバス接続情報送出工程は、
前記メモリ検査装置が、前記データと一致しなかったアドレス値で前記第１の値が存在する下位からの桁数分の、下位からのビットで前記データバスの接続不良が存在する旨の情報を送出することを特徴とする請求項１０記載のメモリ検査方法。
【請求項１２】
前記第１の値は１であって、前記第２の値は０であることを特徴とする請求項１０または１１記載のメモリ検査方法。
【請求項１３】
前記メモリ検査装置が、前記アドレスバスにおける全てのビットが前記第２の値のアドレスに対して、全ての桁が前記第２の値のデータを書き込む第２のデータ書き込み工程と、
前記メモリ検査装置が、前記第１のデータ書き込み工程および前記第２のデータ書き込み工程により書き込んだデータを読み込む第２のデータ読み込み工程と、
前記メモリ検査装置が、前記第２のデータ読み込み工程により読み込んだデータ全てに対してＯＲ演算を行うＯＲ演算工程と、
前記メモリ検査装置が、前記ＯＲ演算工程による算出値に、前記第２の値の桁が存在すると判断した場合、前記アドレスバスの接続が不良である旨の情報を送出するアドレスバス接続情報送出工程と、
を有することを特徴とする請求項１２記載のメモリ検査方法。
【請求項１４】
前記第１の値は０であって、前記第２の値は１であることを特徴とする請求項１０または１１記載のメモリ検査方法。
【請求項１５】
前記メモリ検査装置が、前記アドレスバスにおける全てのビットが前記第２の値のアドレスに対して、全ての桁が前記第２の値のデータを書き込む第２のデータ書き込み工程と、
前記メモリ検査装置が、前記第１のデータ書き込み工程および前記第２のデータ書き込み工程により書き込んだデータを読み込む第２のデータ読み込み工程と、
前記メモリ検査装置が、前記第２のデータ読み込み工程により読み込んだデータ全てに対してＡＮＤ演算を行うＡＮＤ演算工程と、
前記メモリ検査装置が、前記ＡＮＤ演算工程による算出値に、前記第２の値の桁が存在すると判断した場合、前記アドレスバスの接続が不良である旨の情報を送出するアドレスバス接続情報送出工程と、
を有することを特徴とする請求項１４記載のメモリ検査方法。
【請求項１６】
前記アドレスバス接続情報送出工程は、
前記メモリ検査装置が、前記算出値における第２の値が存在する桁の下位からの桁数分の、下位からのビットで前記アドレスバスの接続不良が存在する旨の情報を送出することを特徴とする請求項１３または１５記載のメモリ検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ検査装置およびメモリ検査方法に関し、特に、データバスおよびアドレスバスによるメモリ不良を効率よくチェックするメモリ検査装置およびメモリ検査方法に関する。
【０００２】
【従来の技術】
従来、基盤実装時のデータバスおよびアドレスバスの不完全な接続によるメモリ不良の発見に、メモリの全アドレスに対してすべて可能なパターン、オール１、オール０、オールＡ、オール５といったデータを読み書きし、不一致の場合アドレスやデータなどを通知するようにしていた。
【０００３】
また、アドレスバス、データバスに起因するメモリチェックの従来技術として、特許文献１が開示するところのメモリのチェック方法があった。特許文献１では、メモリのアドレスのうち、１ビットのみが「１」で他のビットが全て「０」であるアドレスのメモリ領域全てに、そのアドレス中の「１」のビットの位置を示す期待値データを書き込んだ後、読み出し、書き込んだ期待値データと読み出したデータとを比較することによりアドレスバスの不良に起因するメモリ不良をチェックしていた。
【０００４】
また、特許文献２が開示するところのメモリ制御装置及び状態検査方法では、アドレスラインおよびデータラインの電圧レベルを全て「Ｌ」レベル、あるいは、複数のラインのうちいずれか一の電圧レベルを順次「Ｈ」レベルとして、データ書き込み終了ごとにデータ読み出しを行い、書き込んだデータと読み出したデータとを比較することによりアドレスラインおよびデータラインの状態検査を行っていた。
【０００５】
【特許文献１】
特開平１０−１６１９４０号公報
【特許文献２】
特開平９−２３７２３０号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、メモリの全アドレスに対してすべて可能なパターン（オール１など）からなるデータを読み書きして、書き込んだデータと読み出したデータとを比較してメモリ不良を検出する従来技術では、以下のような問題点があった。
上記のような従来技術では、チェック時間はメモリ容量の増加とともに増え、またアドレスバスによるメモリ不良があったとしても検出できない場合があった。
例として、接続不良でアドレスビットＡ０とＡ１ビットが接続されている場合、Ａ０ビットに「１」、つまりアドレス１番地にデータを書き込もうとしても、実際にはＡ１ビットもＡ０ビットに接続されているため、Ａ１ビットもＡ０ビットと同じ値となり、アドレス１１番地にデータが書きこまれてしまう。また、読み出し先もそのアドレス（アドレス１１番地）を参照しているので、正常と判断し、アドレスバスの接続不良と判定できない可能性があった。
このように、メモリ不良の要因にはデータバス、アドレスバスの不完全な接続による原因もあるため、これらのチェックを強化し出荷前の基盤不良を特定する必要があった。
【０００７】
また、特許文献１には、アドレスバスに起因するメモリチェック方法についてのみ記載されており、特許文献１記載の従来技術は、データバスおよびアドレスバス両方の接続不良をチェックするものではなかった。
【０００８】
また、特許文献２では、データ書き込み先のアドレス値と、書き込むデータの値とが必ず一致するように設定されてはいなかった。
【０００９】
本発明は、上記問題点に鑑みてなされたものであり、データバス、アドレスバスの不完全な接続によるメモリ不良の発見を効率的に行いメモリチェック時間の短縮を実現するメモリ検査装置およびメモリ検査方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
かかる目的を達成するため、本発明は、データバスおよびアドレスバスを介してメモリと接続されているメモリ検査装置であって、Ｎビットからなるアドレスバスに対して１ビットのみが第１の値、その他のビット全てが第２の値としてアドレス値と書き込みデータ値を同じ値にし、特定のアドレスに特定のデータを書き込み、読み込んで比較を行って、データバスに起因するメモリチェックを行うことを特徴とする。
【００１１】
また、本発明は、データバスおよびアドレスバスを介してメモリと接続されているメモリ検査装置であって、Ｎビットからなるアドレスバスにおける１ビットのみが第１の値、その他のビット全てが第２の値の各アドレスに対して、各アドレス値と同一の値のデータを書き込む第１のデータ書き込み手段と、第１のデータ書き込み手段により書き込まれた各アドレスのデータを読み込む第１のデータ読み込み手段と、データが書き込まれた各アドレスの値と、アドレスそれぞれから第１のデータ読み込み手段により読み込まれたデータとを比較するデータ比較手段と、データ比較手段により、アドレス値とアドレスから読み込まれたデータとが一致しなかったアドレスが存在すると判断された場合、データバスの接続が不良である旨の情報を送出するデータバス接続情報送出手段と、を有することを特徴とする。
【００１２】
また、本発明によれば、データバス接続情報送出手段は、データと一致しなかったアドレス値で第１の値が存在する下位からの桁数分の、下位からのビットでデータバスの接続不良が存在する旨の情報を送出することを特徴とする。
【００１３】
また、本発明によれば、第１の値は１であって、第２の値は０であることを特徴とする。
【００１４】
また、本発明によれば、アドレスバスにおける全てのビットが第２の値のアドレスに対して、全ての桁が第２の値のデータを書き込む第２のデータ書き込み手段と、第１のデータ書き込み手段および第２のデータ書き込み手段により書き込まれたデータを読み込む第２のデータ読み込み手段と、第２のデータ読み込み手段により読み込まれたデータ全てに対してＯＲ演算を行うＯＲ演算手段と、ＯＲ演算手段による算出値に、第２の値の桁が存在する場合、アドレスバスの接続が不良である旨の情報を送出するアドレスバス接続情報送出手段と、を有することを特徴とする。
【００１５】
また、本発明によれば、第１の値は０であって、第２の値は１であることを特徴とする。
【００１６】
また、本発明によれば、アドレスバスにおける全てのビットが第２の値のアドレスに対して、全ての桁が第２の値のデータを書き込む第２のデータ書き込み手段と、第１のデータ書き込み手段および第２のデータ書き込み手段により書き込まれたデータを読み込む第２のデータ読み込み手段と、第２のデータ読み込み手段により読み込まれたデータ全てに対してＡＮＤ演算を行うＡＮＤ演算手段と、ＡＮＤ演算手段による算出値に、第２の値の桁が存在する場合、アドレスバスの接続が不良である旨の情報を送出するアドレスバス接続情報送出手段と、を有することを特徴とする。
【００１７】
また、本発明によれば、アドレスバス接続情報送出手段は、算出値における第２の値が存在する桁の下位からの桁数分の、下位からのビットでアドレスバスの接続不良が存在する旨の情報を送出することを特徴とする。
【００１８】
また、本発明は、データバスおよびアドレスバスを介してメモリと接続されているメモリ検査装置を用いたメモリ検査方法であって、メモリ検査装置が、Ｎビットからなるアドレスバスに対して１ビットのみが第１の値、その他のビット全てが第２の値としてアドレス値と書き込みデータ値を同じ値にし、特定のアドレスに特定のデータを書き込み、読み込んで比較を行って、データバスに起因するメモリチェックを行うことを特徴とする。
【００１９】
また、本発明は、データバスおよびアドレスバスを介してメモリと接続されているメモリ検査装置を用いたメモリ検査方法であって、メモリ検査装置が、Ｎビットからなるアドレスバスにおける１ビットのみが第１の値、その他のビット全てが第２の値の各アドレスに対して、各アドレス値と同一の値のデータを書き込む第１のデータ書き込み工程と、メモリ検査装置が、第１のデータ書き込み工程により書き込んだ各アドレスのデータを読み込む第１のデータ読み込み工程と、メモリ検査装置が、データを書き込んだ各アドレスの値と、アドレスそれぞれから第１のデータ読み込み工程により読み込んだデータとを比較するデータ比較工程と、メモリ検査装置が、データ比較工程により、アドレス値とアドレスから読み込まれたデータとが一致しなかったアドレスが存在すると判断した場合、データバスの接続が不良である旨の情報を送出するデータバス接続情報送出工程と、を有することを特徴とする。
【００２０】
また、本発明によれば、データバス接続情報送出工程は、メモリ検査装置が、データと一致しなかったアドレス値で第１の値が存在する下位からの桁数分の、下位からのビットでデータバスの接続不良が存在する旨の情報を送出することを特徴とする。
【００２１】
また、本発明によれば、第１の値は１であって、第２の値は０であることを特徴とする。
【００２２】
また、本発明によれば、メモリ検査装置が、アドレスバスにおける全てのビットが第２の値のアドレスに対して、全ての桁が第２の値のデータを書き込む第２のデータ書き込み工程と、メモリ検査装置が、第１のデータ書き込み工程および第２のデータ書き込み工程により書き込んだデータを読み込む第２のデータ読み込み工程と、メモリ検査装置が、第２のデータ読み込み工程により読み込んだデータ全てに対してＯＲ演算を行うＯＲ演算工程と、メモリ検査装置が、ＯＲ演算工程による算出値に、第２の値の桁が存在すると判断した場合、アドレスバスの接続が不良である旨の情報を送出するアドレスバス接続情報送出工程と、を有することを特徴とする。
【００２３】
また、本発明によれば、第１の値は０であって、第２の値は１であることを特徴とする。
【００２４】
また、本発明によれば、メモリ検査装置が、アドレスバスにおける全てのビットが第２の値のアドレスに対して、全ての桁が第２の値のデータを書き込む第２のデータ書き込み工程と、メモリ検査装置が、第１のデータ書き込み工程および第２のデータ書き込み工程により書き込んだデータを読み込む第２のデータ読み込み工程と、メモリ検査装置が、第２のデータ読み込み工程により読み込んだデータ全てに対してＡＮＤ演算を行うＡＮＤ演算工程と、メモリ検査装置が、ＡＮＤ演算工程による算出値に、第２の値の桁が存在すると判断した場合、アドレスバスの接続が不良である旨の情報を送出するアドレスバス接続情報送出工程と、を有することを特徴とする。
【００２５】
また、本発明によれば、アドレスバス接続情報送出工程は、メモリ検査装置が、算出値における第２の値が存在する桁の下位からの桁数分の、下位からのビットでアドレスバスの接続不良が存在する旨の情報を送出することを特徴とする。
【００２６】
また、本発明によれば、Ｎビットのアドレスバス、データバスに接続されているメモリに対して、特定のアドレスに特定のデータを書き込み読み込みを行う。このときに読み込みアドレスとデータが一致しなければデータバスによるメモリ不良と判定する。次にアドレス０番地に書き込みデータ、オール０を書き込んで読み込みを行い、以降先程書き込んだ特定のアドレスから全てのデータを読み込んで、そのデータ全てをＯＲ演算する処理を行う。
これらを行うことにより最終的に計算されたデータからアドレスバスに起因するメモリ不良のアドレスビット位置が特定できる。判定方法として、正常ビット箇所には値１が不良箇所では値０がたっている。
【００２７】
【発明の実施の形態】
＜第１の実施形態＞
（第１の実施形態の構成）
図１は、本発明の第１の実施形態におけるメモリ検査システムの構成を示す図である。
図１に示されているように、メモリ検査システムは、表示端末１と、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）２と、ＳＤＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）３とを有する。
【００２８】
表示端末１は、試験の開始を行うメッセージ及び結果を表示するＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）などの情報処理装置である。
【００２９】
ＤＳＰ２は、あらかじめ試験を行うためのプログラムを内部に保持するプロセッサであって、メモリ検査装置として機能する。ＤＳＰ２は、ネットワークを介して接続されている表示端末１からの試験開始命令を受けることによりＳＤＲＡＭ３に対して試験を行い、その結果を表示端末１へ返す。なお、ＤＳＰ２は、汎用ＭＰＵ（Ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）などの他の種類の情報処理機器であってもよい。
【００３０】
ＳＤＲＡＭ３は、ＤＳＰ２によるメモリ不良の検査対象の記憶媒体である。また、ＤＳＰ２とＳＤＲＡＭ３とは、コントロールバス、アドレスバス、およびデータバスで接続されている。なお、ＳＤＲＡＭ３は、ランダムアクセス可能なメモリであれば他のものであってもよい。
【００３１】
（第１の実施形態の動作）
図２および図３は、本発明の第１の実施形態におけるＤＳＰ２による処理の流れを示すフローチャートである。以下、図１を用い、図２および図３に沿って、ＤＳＰ２が自身に保持するプログラムにより実行する処理について説明する。
【００３２】
まず試験を開始すると、ＤＳＰ２は、ＤＳＰ２−ＳＤＲＡＭ３間のデータバスのチェックを行う。
実際の処理としては、ＤＳＰ２は、書き込み先アドレスをアドレスＡ＝１番地に設定し（ステップＳ１）、アドレスと同じ数値書き込みデータＷＤ＝１のデータを設定し（ステップＳ２）、論理値が「１」となるアドレスバスのビットＢとしてアドレスバスの下位から１番目のビット（最下位ビット）を設定（ビットＢ＝１）した（ステップＳ３）後、メモリ（ＳＤＲＡＭ３）にデータを書き込む（ステップＳ４）。
【００３３】
次に、ＤＳＰ２は、ステップＳ４で書き込んだアドレスＡからデータ（読み込みデータＲＤ）を読み出し（ステップＳ５）、アドレスとデータとが一致しているか否かを確認をする（ステップＳ６）。
【００３４】
アドレスとデータとが一致していないと判断された場合（ステップＳ６／Ｎｏ）、ＤＳＰ２は、エラー数を「１」インクリメントしてアドレスＡの値と読み込みデータＲＤのデータとを図示しない記録装置に保存（ステップＳ７）した後、ステップＳ８の処理に移行する。
【００３５】
アドレスとデータとが一致していると判断された場合（ステップＳ６／Ｙｅｓ）、ＤＳＰ２は、書き込みアドレスとデータを変更する（ステップＳ８〜Ｓ１０）。
具体的には、ＤＳＰ２は、論理値が「１」であるアドレスバスのビットＢを１ビット上位にシフトして設定する（ステップＳ８）。次にＤＳＰ２は、書き込むＳＤＲＡＭ３のアドレスを、アドレスＡ＝２＾（Ｂ−１）に設定する（ステップＳ９）。さらに、ＤＳＰ２は、アドレスＡ（＝２＾（Ｂ−１））に書き込む書き込みデータを、アドレスＡと同様に書き込みデータＷＤ＝２＾（Ｂ−１）に設定する（ステップＳ１０）。
ここで、ＤＳＰ２は、アドレスバスのビットＢを１ビットシフトして「２」とすると（ステップＳ８）、アドレスＡ＝２番地（ステップＳ９）、書き込みデータＷＤ＝２に（ステップＳ１０）、それぞれ更新する。
【００３６】
その後、ＤＳＰ２は、ステップＳ８でシフトしたビットＢの値がアドレスバスの最大ビット数Ｎを超えたか否かを判定する（ステップＳ１１）。
【００３７】
ビットＢの値が最大ビット数Ｎを超えていなければ（ステップＳ１１／Ｎｏ）、ＤＳＰ２は、更新したアドレス番地先に更新したデータを書き込み、ステップＳ４〜Ｓ１１までの処理を繰り返す。
【００３８】
ビットＢの値が最大ビット数Ｎを超えている場合（ステップＳ１１／Ｙｅｓ）、ＤＳＰ２は、図示しない記録装置に記録されているエラー数がゼロであるか否かの調査を行う（ステップＳ１２）。
【００３９】
エラー数が１つでもあれば（ステップＳ１２／Ｎｏ）、ＤＳＰ２の命令に応じて、表示端末１は、データバスエラーとエラー時に保存したアドレスＡの値と読み込みデータＲＤのデータを表示して（ステップＳ１３）、試験は終了する。
【００４０】
エラー数が０であれば（ステップＳ１２／Ｙｅｓ）、ＤＳＰ２は、次のアドレスバスチェックの処理（ステップＳ１４〜Ｓ２６）に移る。また、ここで、表示端末１は、ＤＳＰ２の命令に応じて、データバスの接続が正常である旨のメッセージを表示するとしてもよい。
【００４１】
ＤＳＰ２は、データを書き込む書き込み先アドレスＡ＝０を設定する（ステップＳ１４）。
【００４２】
次に、ＤＳＰ２は、ステップＳ１４で設定した書き込み先アドレスＡ＝０に書き込む書き込みデータＷＤ＝０を設定する（ステップＳ１５）。
【００４３】
次に、ＤＳＰ２は、結果データＦＤ＝０を設定する（ステップＳ１６）。結果データＦＤとは、アドレスバスをチェックした結果を示すデータである。
【００４４】
次に、ＤＳＰ２は、アドレスバスのビットＢ＝０に設定する（ステップＳ１７）。
【００４５】
次に、ＤＳＰ２は、ステップＳ１６で設定されたアドレスＡに、ステップＳ１７で設定された書き込みデータＷＤを書き込む（ステップＳ１８）。
【００４６】
次に、ＤＳＰ２は、ステップＳ１６で設定されたアドレスＡのデータ（読み込みデータＲＤ）を読み込む（ステップＳ１９）。
【００４７】
次に、ＤＳＰ２は、ステップＳ１９で読み込んだ読み込みデータＲＤのＯＲ演算を行う（ステップＳ２０）。１回目のＯＲ演算の際は、読み込んだ読み込みデータＲＤがそのまま結果データＦＤに反映される。
【００４８】
次に、ＤＳＰ２は、論理値が「１」であるアドレスバスのビットＢを１ビット上位にシフトして設定する（ステップＳ２１）。
【００４９】
次に、ＤＳＰ２は、読み込むＳＤＲＡＭ３のアドレスを、アドレスＡ＝２＾（Ｂ−１）に設定する（ステップＳ２２）。
【００５０】
その後、ＤＳＰ２は、ステップＳ２１でシフトしたビットＢの値がアドレスバスの最大ビット数Ｎを超えたか否かを判定する（ステップＳ２３）。
【００５１】
ビットＢの値が最大ビット数Ｎを超えていなければ（ステップＳ２３／Ｎｏ）、ＤＳＰ２は、ステップＳ１９〜Ｓ２３の処理をアドレスＡ＝１番地から２番地、４番地、８番地・・・と順にアドレスバスの最大ビット数まで読み込んではＯＲ演算をして結果データＦＤを更新させる。
【００５２】
ビットＢの値が最大ビット数Ｎを超えている場合、すなわちアドレスバスの最大ビット数Ｎまで演算を行った場合（ステップＳ２３／Ｙｅｓ）、ＤＳＰ２は、結果データＦＤがＡＬＬ「１」であるか否かの確認を行う（ステップＳ２４）。
【００５３】
結果データＦＤがＡＬＬ「１」であれば（ステップＳ２４／Ｙｅｓ）、ＤＳＰ２の命令に応じて、表示端末１は、「データバス、アドレスバスＯＫ」と表示して（ステップＳ２５）、終了する。
【００５４】
結果データＦＤのうち、あるビットに「０」があれば（ステップＳ２４／Ｎｏ）、ＤＳＰ２は、その「０」となったビットがアドレスバスのＮＧのビットと判断し、ＤＳＰ２の命令に応じて、表示端末１は、結果データＦＤと「アドレスバスＮＧ」とを表示して（ステップＳ２６）、終了する。
以上のようにして、データバス、アドレスバスに起因するメモリ不良チェックを行う。
【００５５】
次に、具体的な実施例として、ＤＳＰ２−ＳＤＲＡＭ３間でアドレスバス及びデータバスがそれぞれ１６ビットで構成されている例について説明する。
【００５６】
図４は、本発明の第１の実施形態において、アドレスバスおよびデータバスに接続不良がない場合の各アドレスＡにおける書き込みデータＷＤ、読み込みデータＲＤ、結果データＦＤを示す図である。
図４には、ＳＤＲＡＭ３の各アドレスＡに対して書き込まれる書き込みデータＷＤと、最終的な書き込みデータ（すなわち読み込みデータＲＤ）と、読み込みデータＲＤのＯＲ演算により算出される結果データＦＤとが示されている。
なお、アドレスＡにおける「０」〜「１５」は、アドレスＡの下位からのビット数を示す。
また、アドレスＡ、読み込みデータＲＤ、および結果データＦＤは２進法で表現され、書き込みデータＷＤは１６進法で示されている（書き込みデータＷＤ末尾の「Ｈ」は１６進数であることを示す）。
【００５７】
まず、図２のステップＳ１〜Ｓ１２の処理が行われると、ＤＳＰ２は、図４の処理１から順に処理１６まで各アドレスＡ番地に対して書き込みデータＷＤを書き込んだ後、読み込みデータＲＤを読み込む。
この時点でデータバスに異常があれば、アドレスの番地Ａと書き込みデータＷＤ（読み込みデータＲＤ）の値とに相違が生じる。
【００５８】
次に、図２のステップＳ１４〜Ｓ１８の処理が行われると、ＤＳＰ２は、図４の処理１７のように、アドレス０番地にＡＬＬ「０」を書き込む。
【００５９】
その後、図２のステップＳ１９〜Ｓ２３の処理が行われると、ＤＳＰ２は、アドレス番地０、アドレス番地１、アドレス番地２、アドレス番地４、・・・と順にデータを読み込んでＯＲの演算を行い最終的に図４の処理１８のように結果データＦＤ（＝ＡＬＬ「１」）を算出する。このような結果となれば、アドレスバスの接続不良もないと判断できる。
【００６０】
図５は、本発明の第１の実施形態において、アドレスバスのビット０に０の固定不良がある場合の各アドレスＡにおける書き込みデータＷＤ、読み込みデータＲＤ、結果データＦＤを示す図である。図５における各項目の意味は図４と同様であるものとする。なお、以下の「０ｘ・・・・」における「０ｘ」は、「・・・・」で示される４桁の数字が１６進法で表記されていることを示す。また、「固定不良」とは、プロセッサの書き込み処理によらず、あるビットが常に特定の値（０または１）に固定されたままとなっている障害を示す。
【００６１】
まず、図５の処理１では、ＤＳＰ２は、アドレス１番地に書き込もうとしているが、アドレスの０ビット目に０の固定不良があるため実際にはアドレス０番地に書き込みデータ「０ｘ０００１」を書き込む。
次に、図５の処理２について、アドレスの０ビット目に０の固定不良があったとしても、ＤＳＰ２は、正しくアドレス２番地に書き込みデータ「０ｘ０００２」を書き込む。
同様に、ＤＳＰ２は、図５の処理１６まで正しく書き込みデータを書き込む。
次に、図５の処理１７において、ＤＳＰ２は、アドレス０番地にＡＬＬ「０」のデータを書き込むことにより、図５の処理１で書かれた「０ｘ０００１」のデータは「０ｘ００００」に上書きされる。
そして、アドレス０番地から順にデータを読み込んでＯＲの演算を行うと、図５の処理１８では結果データＦＤが「０ｘＦＦＦＥ」となり０ビット目に１がたっていないことからアドレスバスの０ビット目で接続不良が起きていることがわかる。
【００６２】
図６は、本発明の第１の実施形態において、アドレスバスのビット０に１の固定不良がある場合の各アドレスＡにおける書き込みデータＷＤ、読み込みデータＲＤ、結果データＦＤを示す図である。図６における各項目の意味は図４と同様であるものとする。
【００６３】
まず、図６の処理１では、アドレスの０ビット目に１の固定不良があるが、ＤＳＰ２は、正しくアドレス１番地に書き込みデータ「０ｘ０００１」を書き込む。
次に、図６の処理２において、ＤＳＰ２は、アドレスの０ビット目に１の固定不良があるため実際にはアドレス番地「０ｘ０００３」に書き込みデータ「０ｘ０００２」を書き込む。
同様に、図６の処理３から処理１６までも、ＤＳＰ２は、所望のアドレスとは別のアドレスに書き込みデータＷＤを書き込むこととなる。
また、図６の処理１７では、ＤＳＰ２は、アドレス０番地にＡＬＬ「０」のデータを書き込もうとするが、アドレスの０ビット目に１の固定不良があるため実際にはアドレス番地１にＡＬＬ「０」を書き込むこととなり、図６の処理１で行ったアドレス１番地に書き込まれたデータ（０ｘ０００１）はＡＬＬ「０」に書き変わる。
そして、図６の処理１８において、ＤＳＰ２は、アドレス０番地から順にデータを読み込んでＯＲの演算を行うと、結果データＦＤが「０ｘＦＦＦＥ」となり、０ビット目に１がたっていないことからアドレスバスの０ビット目で接続不良が起きていることがわかる。
【００６４】
図７は、本発明の第１の実施形態において、アドレスバスのビット０とビット１が接続しており不良が起きる場合の各アドレスＡにおける書き込みデータＷＤ、読み込みデータＲＤ、結果データＦＤを示す図である。図７における各項目の意味は図４と同様であるものとする。
【００６５】
まず、図７の処理１では、アドレスの０ビット目と１ビット目が接続されているため、ＤＳＰ２は、アドレス「０ｘ０００１」番地に書き込みデータ「０ｘ０００１」を書き込まず、アドレス「０ｘ０００３」番地に書き込みデータ「０ｘ０００１」を書き込む。
次に、図７の処理２では図７の処理１と同様に、ＤＳＰ２は、アドレス「０ｘ０００３」番地に書き込みデータ「０ｘ０００２」を書き込み、図７の処理１で書き込まれた書き込みデータ「０ｘ０００１」は「０ｘ０００２」に書き変わる。
以降、図７の処理３から処理１７までは、ＤＳＰ２は、正常に所望のアドレスにデータを書き込む。
最後に、図７の処理１８において、ＤＳＰ２は、アドレス０番地から順にデータを読み込んでＯＲの演算を行うと、結果データＦＤが「０ｘＦＦＦＥ」となり、アドレスバスの０ビット目で接続不良が起きていることがわかる。
【００６６】
以上、図５乃至図７に示されたような例以外においても同様に、メモリ検査システムは、アドレスバスの他のビットで起きている固定不良や接続不良に起因するメモリ（ＳＤＲＡＭ３）の不良を検出することができる。
【００６７】
以上説明したように、本実施形態によれば、ＤＳＰ２は、アドレスバスのビットのいずれか１つが「１」、他全てが「０」となるようなアドレスＡに対して、アドレスＡと同様の書き込みデータＷＤを書き込んだ後、書き込まれたデータ（読み込みデータＲＤ）を読み込む。このとき、アドレスバスのビット数をＮとすると、ＤＳＰ２は、ＳＤＲＡＭ３に対してＮ回の書き込みおよび読み込み処理を行う。
ＤＳＰ２は、書き込みデータＷＤ（アドレスＡ）の値と読み込みデータＲＤの値とを比較し、両データの値が一致しているか否かを判定する。両データの値が不一致であれば、ＤＳＰ２は、ＤＳＰ２およびＳＤＲＡＭ３の少なくとも一方に対するデータバスの接続不良が生じていると判断し、表示端末１に対してデータバスの接続不良を示すメッセージの表示要求を行う。
このことにより、メモリ検査システムは、ＤＳＰ２−ＳＤＲＡＭ３間におけるデータバスによる接続不良を効率よく検出することが可能となる。
また、ＤＳＰ２は、不一致であったアドレスＡを検出することにより、接続不良が生じているデータバスのビットを特定することが可能となる。
【００６８】
また、本実施形態によれば、ＤＳＰ２は、アドレスバスのビットのいずれか１つが「１」、他全てが「０」となるようなアドレスＡに対して、アドレスＡと同様の書き込みデータＷＤを書き込んだ後、さらにアドレスＡの０番地にＡＬＬ「０」の書き込みデータＷＤを書き込む。次に、ＤＳＰ２は、書き込まれたデータ（読み込みデータＲＤ）を読み込む。このとき、アドレスバスのビット数をＮとすると、ＤＳＰ２は、ＳＤＲＡＭ３に対して（Ｎ＋１）回の書き込みおよび読み込み処理を行う。
ＤＳＰ２は、読み込んだ全ての読み込みデータＲＤに対してＯＲ演算を実行して結果データＦＤを算出し、算出した結果データＦＤの全ての桁が「１」であるか否かを判定する。
結果データＦＤがＡＬＬ「１」であれば、ＤＳＰ２は、ＤＳＰ２−ＳＤＲＡＭ３間におけるアドレスバスの接続が正常である判断し、表示端末１に対してデータバスの接続が正常である旨のメッセージの表示要求を行う。
一方、結果データＦＤがＡＬＬ「１」でなければ、ＤＳＰ２は、ＤＳＰ２およびＳＤＲＡＭ３の少なくとも一方に対するアドレスバスの接続不良が生じていると判断し、表示端末１に対してアドレスバスの接続不良を示すメッセージの表示要求を行う。
このことにより、メモリ検査システムは、ＤＳＰ２−ＳＤＲＡＭ３間におけるアドレスバスによる接続不良を効率よく検出することが可能となる。
また、ＤＳＰ２は、結果データＦＤにおける「０」のビットを検出することにより、接続不良が生じているアドレスバスのビットを特定することが可能となる。
【００６９】
また、本実施形態において、上記のデータバスの接続試験後に続けて、アドレスバスの接続試験を行う場合、ＤＳＰ２は、（Ｎ＋１）回の書き込み処理および（２Ｎ＋１）回の読み込み処理を実行する。
【００７０】
＜第２の実施形態＞
（第２の実施形態の構成および動作）
以下、特記しない限り、本発明の第２の実施形態における構成および動作は、本発明の第１の実施形態と同様であるとして説明を進める。
【００７１】
図８は、本発明の第２の実施形態において、アドレスバスおよびデータバスに接続不良がない場合の各アドレスＡにおける書き込みデータＷＤ、読み込みデータＲＤ、結果データＦＤを示す図である。
【００７２】
第１の実施形態において、ＤＳＰ２は、アドレス１番地に書き込みデータ「０ｘ０００１」を書き込んでいた。
これに対し、本実施形態では、図８に示されるように、ＤＳＰ２は、図４に示されている第１の実施形態における書き込み・読み込み対象のアドレスＡ、書き込みデータＷＤ、および読み込みデータＲＤにおける全てビットを反転させた値に設定する。
【００７３】
図８の処理１では、ＤＳＰ２は、アドレスＦＦＦＥ番地に書き込みデータ「０ｘＦＦＦＥ」を書き込んで実施する。
同様に、ＤＳＰ２は、図８の処理２ではアドレスＦＦＦＤ番地に書き込みデータ「０ｘＦＦＦＤ」を書き込み、以下順に図８の処理３から処理１６まで書き込んだ後、各アドレスＡに書き込まれた読み込みデータＲＤを読み込んでデータバスのチェックを行う。
次に、ＤＳＰ２は、図８の処理１７で、アドレスＦＦＦＦ番地に書き込みデータ「０ｘＦＦＦＦ」を書き込む。
その後、ＤＳＰ２は、アドレス番地「０ｘＦＦＦＦ」、アドレス番地「０ｘＦＦＦＥ」、アドレス番地「０ｘＦＦＦＤ」、アドレス番地「０ｘＦＦＦＢ」、・・・アドレス番地「０ｘ７ＦＦＦ」と順にデータを読み込んで、ＡＮＤの演算を行う。最終的に図８の処理１８のように結果データＦＤがＡＬＬ「０」となれば、ＤＳＰ２は、アドレスバスおよびデータバスに起因するメモリ不良なしと判定できる。異常の場合は結果データＦＤで異常箇所のビットに１がたつ。
【００７４】
以上説明したように、本実施形態によれば、ＤＳＰ２は、アドレスバスのビットのいずれか１つが「０」、他全てが「１」となるようなアドレスＡに対して、アドレスＡと同様の書き込みデータＷＤを書き込んだ後、書き込まれたデータ（読み込みデータＲＤ）を読み込む。このとき、アドレスバスのビット数をＮとすると、ＤＳＰ２は、ＳＤＲＡＭ３に対してＮ回の書き込みおよび読み込み処理を行う。
ＤＳＰ２は、書き込みデータＷＤ（アドレスＡ）の値と読み込みデータＲＤの値とを比較し、両データの値が一致しているか否かを判定する。両データの値が不一致であれば、ＤＳＰ２は、ＤＳＰ２およびＳＤＲＡＭ３の少なくとも一方に対するデータバスの接続不良が生じていると判断し、表示端末１に対してデータバスの接続不良を示すメッセージの表示要求を行う。
このことにより、メモリ検査システムは、ＤＳＰ２−ＳＤＲＡＭ３間におけるデータバスによる接続不良を効率よく検出することが可能となる。
また、ＤＳＰ２は、不一致であったアドレスＡを検出することにより、接続不良が生じているデータバスのビットを特定することが可能となる。
【００７５】
また、本実施形態によれば、ＤＳＰ２は、アドレスバスのビットのいずれか１つが「０」、他全てが「１」となるようなアドレスＡに対して、アドレスＡと同様の書き込みデータＷＤを書き込んだ後、さらにアドレスＡのＦＦＦＦ番地にＡＬＬ「１」の書き込みデータＷＤを書き込む。次に、ＤＳＰ２は、書き込まれたデータ（読み込みデータＲＤ）を読み込む。このとき、アドレスバスのビット数をＮとすると、ＤＳＰ２は、ＳＤＲＡＭ３に対して（Ｎ＋１）回の書き込みおよび読み込み処理を行う。
ＤＳＰ２は、読み込んだ全ての読み込みデータＲＤに対してＡＮＤ演算を実行して結果データＦＤを算出し、算出した結果データＦＤの全ての桁が「０」であるか否かを判定する。
結果データＦＤがＡＬＬ「０」であれば、ＤＳＰ２は、ＤＳＰ２−ＳＤＲＡＭ３間におけるアドレスバスの接続が正常である判断し、表示端末１に対してデータバスの接続が正常である旨のメッセージの表示要求を行う。
一方、結果データＦＤがＡＬＬ「０」でなければ、ＤＳＰ２は、ＤＳＰ２およびＳＤＲＡＭ３の少なくとも一方に対するアドレスバスの接続不良が生じていると判断し、表示端末１に対してアドレスバスの接続不良を示すメッセージの表示要求を行う。
このことにより、メモリ検査システムは、ＤＳＰ２−ＳＤＲＡＭ３間におけるアドレスバスによる接続不良を効率よく検出することが可能となる。
また、ＤＳＰ２は、結果データＦＤにおける「１」のビットを検出することにより、接続不良が生じているアドレスバスのビットを特定することが可能となる。
【００７６】
また、本実施形態において、上記のデータバスの接続試験後に続けて、アドレスバスの接続試験を行う場合、ＤＳＰ２は、（Ｎ＋１）回の書き込み処理および（２Ｎ＋１）回の読み込み処理を実行する。
【００７７】
＜実施形態のまとめ＞
以上説明したように、本発明の実施の形態では、ＤＳＰ２とＳＤＲＡＭ３とを接続するアドレスバスおよびデータバスは１６ビットで構成されていたが、アドレスバスとデータバスとのビット数が同一であれば、他のビット数により構成されていてもよい。
【００７８】
また、ＤＳＰ２は、ＳＤＲＡＭ３に対するデータの書き込み処理と、読み込み処理と、書き込みデータＷＤ（アドレスＡ）と読み込みデータＲＤとを比較する処理と、表示端末１に画面表示を要求する処理と、ＡＮＤ、ＯＲなどの演算処理と、結果データＦＤの値を判定する処理とを行う。
また、表示端末１は、ＤＳＰ２に対してデータバスおよびアドレスバスの接続試験開始を命令する処理と、画面表示する処理とを行う。
上記の処理は、表示端末１またはＤＳＰ２が有するコンピュータプログラムにより実行されるが、上記のプログラムは、光記録媒体、磁気記録媒体、光磁気記録媒体、または半導体等の記録媒体に記録され、上記の記録媒体からロードされるようにしてもよいし、所定のネットワークを介して接続されている外部機器からロードされるようにしてもよい。
【００７９】
なお、上記の実施形態は本発明の好適な実施の一例であり、本発明の実施形態は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することが可能となる。
【００８０】
【発明の効果】
以上説明したように、本発明によれば、メモリ検査装置は、特定のアドレスに特定のデータを書き込んだ後、各アドレスのデータを読み込み、書き込んだデータと読み込んだデータとを比較する。また、メモリ検査装置は、読み込んだデータにＯＲ演算またはＡＮＤ演算を実行して、算出値と正常値とを比較する。従って、効率よくメモリチェックを行うことが可能となる。
【００８１】
また、本発明によれば、メモリ検査装置は、最終的な結果としてデータバス、アドレスバスともに不良であるビット位置を検出する。従って、容易にメモリの不良箇所を特定することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態におけるメモリ検査システムの構成を示す図である。
【図２】本発明の第１の実施形態におけるメモリ検査システムによる動作の流れを示すフローチャートである。
【図３】本発明の第１の実施形態におけるメモリ検査システムによる動作の流れを示すフローチャートである。
【図４】本発明の第１の実施形態における正常時の検査結果の過程を示す図である。
【図５】本発明の第１の実施形態におけるアドレスバスのビット０に０の固定不良がある場合の検査結果の過程を示す図である。
【図６】本発明の第１の実施形態におけるアドレスバスのビット０に１の固定不良がある場合の検査結果の過程を示す図である。
【図７】本発明の第１の実施形態におけるアドレスバスのビット０とビット１が接続した不良がある場合の検査結果の過程を示す図を示す図である。
【図８】本発明の第２の実施形態における正常時の検査結果の過程を示す図である。
【符号の説明】
１  表示端末
２  ＤＳＰ
３  ＳＤＲＡＭ
【図１】
2004334707.tif 000003
【図２】
2004334707.tif 000004
【図３】
2004334707.tif 000005
【図４】
2004334707.tif 000006
【図５】
2004334707.tif 000007
【図６】
2004334707.tif 000008
【図７】
2004334707.tif 000009
【図８】
2004334707.tif 000010