(57)【要約】【課題】強誘電体を用いるキャパシタの形成工程を有する半導体装置の製造方法に関し、キャパシタを構成する複数の膜をハードマスクを使用して精度良くパターニングすること。【解決手段】第１導電膜１３、強誘電体膜１４、第２導電膜１５を絶縁膜８上に順に形成し、第２導電膜１５の上にハードマスク１８ａを形成し、ハードマスク１８ａから露出する領域の第２導電膜１５を第１の温度でエッチングしてキャパシタ上部電極１５ａを形成し、ハードマスク１８ａから露出する領域の強誘電体膜１４を第２の温度でエッチングすることによりキャパシタ誘電体膜１４ａを形成し、ハードマスク１８ａから露出する領域の第１導電膜１３を第２の温度より高い第３の温度でエッチングすることによりキャパシタ下部電極を形成する工程とを含む。【選択図】　図１
2004023078.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜の上にハードマスクを形成する工程と、
前記ハードマスクから露出する領域の前記第２導電膜を第１の温度で第１のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ上部電極を形成する工程と、
前記ハードマスクから露出する領域の前記強誘電体膜を第２の温度で第２のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ誘電体膜を形成する工程と、
前記ハードマスクから露出する領域の前記第１導電膜を前記第２の温度より高い第３の温度で第３のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１のエッチングガス、前記第２のエッチングガス及び前記第３のエッチングガスには、それぞれ酸素が含まれていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の温度は、前記第２の温度よりも高いことを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の温度は、前記第２の温度の設定範囲内で設定されることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第２の温度は、常温以上であって３００℃未満の範囲内に設定されることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記ハードマスクから露出した前記強誘電体膜のエッチングは第１反応室内で行われ、前記ハードマスクから露出した前記第１導電膜のエッチングは前記第１反応室とは異なる第２反応室内で行われることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１のエッチングガス、前記第２のエッチングガス及び前記第３のエッチングガスには、ハロゲン元素が含まれていることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、強誘電体を用いるキャパシタの形成工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体メモリにおいてはメモリ容量の増加と素子の微細化が要求されている。ＦｅＲＡＭでは、微細化のために、スタック型の強誘電体キャパシタを用いたメモリセルが必要となる。
【０００３】
次に、強誘電体キャパシタの形成方法を図１（ａ），（ｂ）　を参照して説明する。
【０００４】
まず、図１（ａ）　に示すように、半導体基板１０１を覆う絶縁膜１０２の上に第１金属膜１０３、強誘電体膜１０４及び第２金属膜１０５を順に形成した後に、第２金属膜１０５の上にキャパシタ平面形状のマスク１０６を形成する。
【０００５】
次に、図１（ｂ）　に示すように、第２金属膜１０５、強誘電体膜１０４、第１金属膜１０３のうちマスク１０６に覆われない領域を連続してエッチングする。これにより、マスク１０６の下方において、第２金属膜１０５からキャパシタＱ０　の上部電極１０５ａが形成され、強誘電体膜１０４からキャパシタＱ０　の誘電体膜１０４ａが形成され、第１金属膜１０３からキャパシタＱ０　の下部電極１０３ａが形成される。
【０００６】
なお、スタック型の強誘電体キャパシタの形成方法は、例えば特開平８−４５９０５号公報に記載がある。
【０００７】
キャパシタＱ０　の容量の面積効率を高めるためには、絶縁膜１０２の上面に対するキャパシタＱ０　側面のテーパー角度θをできるだけ大きくして、下部電極１０３ａ、誘電体膜１０４ａ及び上部電極１０５ａのそれぞれの平面をできるだけ同じ大きさにする必要がある。
【０００８】
キャパシタ側面を急峻にするためには、第１金属膜１０３、強誘電体膜１０４及び第２金属膜１０５のエッチングの際に発生するエッチング副生成物をキャパシタＱ０　側面に付着しにくくする必要がある。
【０００９】
キャパシタＱ０　側面でのエッチング副生成物の付着を抑制する方法として、半導体基板１０１を３００〜５００℃の高温に保持しながら第２金属膜１０５から第１金属膜１０３までを連続してエッチングすることが検討されている。
【００１０】
しかし、マスク１０６の材料としてレジストを用いると、そのッチングの最中にレジストが劣化してマスク１０６として機能しなくなる。
【００１１】
そこで、耐熱性のある材料からマスクを形成する必要がある。耐熱性のあるマスクとして、チタン膜、チタン窒化膜、アルミニウム膜などのハード膜から形成されるハードマスクの採用が考えられる。
【００１２】
次に、ハードマスクの形成と、ハードマスクを用いてキャパシタを形成する工程を図２、図３に基づいて説明する。
【００１３】
まず、図２（ａ）　に示すように、絶縁膜１０２上に第１金属膜１０３、強誘電体膜１０４及び第２金属膜１０５を順に形成した後に、第２金属膜１０５の上にチタン、窒化チタン、アルミニウムのいずれのハード膜１１０を形成する。さらに、ハード膜１１０の上にキャパシタ平面形状のレジストパターン１１１を形成する。
【００１４】
次に、図２（ｂ）　に示すように、レジストパターン１１１から露出したハード膜１１０をエッチングし、レジストパターン１１１の下に残されたハード膜１１０をハードマスク１１０Ｍとする。
【００１５】
レジストパターン１１１を除去した後に、図３（ａ）　、（ｂ）　に示すように、第２金属膜１０５、強誘電体膜１０４、第１金属膜１０３のうちハードマス１１０Ｍに覆われない領域を連続してエッチングする。これにより、ハードマス１１０Ｍの下にキャパシタＱ０　が形成される。
【００１６】
ハードマスク１１０Ｍの材料としてチタン、窒化チタン、アルミニウムのいずれかを用いる場合に、エッチングガス中に酸素ガスを添加するとハードマスク１０９ａのエッチング耐性が飛躍的に向上するので、ハードマスク１１０Ｍを厚くする必要がなくなる。しかも、ハードマスク１１０Ｍの形成に使用されるレジストパターン１１１をエキシマ露光用レジストから構成する場合には、ハード膜１１０を薄くすることがパターン精度を高めるために必須となる。
【００１７】
しかし、図３（ａ）　に示すように、高温下で酸素添加による高選択性エッチングを採用すると、ハードマスク１１０Ｍを用いて強誘電体膜１０５、特にＰＺＴ膜をエッチングする工程では、マイクロローディング効果が高くなって、キャパシタＱ０　同士の間の狭い領域で強誘電体膜１０４のエッチングレートが極端に低くなり、ハードマスク１１０Ｍの周囲に強誘電体膜１０４の残渣が発生することが、本発明者の実験によって明らかになった。
【００１８】
そのようなＰＺＴの残渣が存在する状態で第１金属膜１０３をエッチングすると、図３（ｂ）　に示したように、強誘電体膜１０５の残渣が実質的にマスクとして機能して第１金属膜１０３が島状に残されることになる。これにより、キャパシタＱ０　のパターン精度が低下したり、導電性の残渣によって隣り合うキャパシタＱ０　の下部電極１０５同士が短絡するおそれがある。
【００１９】
そこで、強誘電体膜のエッチング時のマイクロローディング効果を引き起こさない材料からなるハードマスクを採用することを考える。そのような材料として、酸化シリコン、窒化シリコンなどがある。しかし、酸化シリコン、窒化シリコン膜は、第１金属膜１０３、強誘電体膜１０４、第２金属膜１０５のエッチングに対してエッチング選択性が低いので膜厚を１μｍ以上に厚くする必要がある。なお、ハードマスク１１０Ｍを窒化シリコンから構成することは、例えば特開２００１−３６０２４号公報に記載がある。
【００２０】
これに対して、特開平１１−３５４５１０号公報に記載されているように、窒化チタン膜の上に酸化シリコンを形成した二層構造のハードマスクを採用することができる。
【００２１】
次に、二層構造のハードマスクを採用してキャパシタを形成する工程を図４（ａ）　〜（ｃ）　を参照して説明する。
【００２２】
まず、図４（ａ）　に示すように、絶縁膜１０２上に第１金属膜１０３、強誘電体膜１０４及び第２金属膜１０５を順に形成した後に、第２金属膜１０５の上に窒化チタン膜１１ａと酸化シリコン膜１１０ｂを形成する。さらに、酸化シリコン膜１１０ｂの上にキャパシタ平面形状のレジストパターン１１１を形成する。
【００２３】
次に、図４（ｂ）　に示すように、レジストパターン１１１から露出した酸化シリコン膜１１０ｂと窒化チタン膜１１０ａをエッチングし、レジストパターン１１１の下に残された酸化シリコン膜１１０ｂと窒化チタン膜１１０ａをハードマスク１１０Ｍとして使用する。
【００２４】
レジストパターン１１１を除去した後に、図４（ｃ）　に示すように、第２金属膜１０５、強誘電体膜１０４、第１金属膜１０３のうちハードマス１１０Ｍに覆われない領域を連続してエッチングする。これにより、ハードマス１１０Ｍの下にキャパシタＱ０　が形成される。
【００２５】
以上のような二層構造のハードマスク１１０Ｍを使用する場合には、マイクロローディング効果は抑制されて強誘電体膜１０４のエッチング残渣が生じ難くなり、しかも、第１金属膜１０３をエッチングする際に、少なくとも窒化チタン膜１１０ａがハードマスク１１０Ｍとして残ることになってキャパシタ側面の傾斜を急峻にすることができる。
【００２６】
【発明が解決しようとする課題】
しかし、図４（ｂ）　に示すような構造のハードマスクを採用すると、ハードマスク形成用の成膜工程が増えることに加えて、エッチングの際に酸素を添加しても酸化シリコン膜のエッチングを抑制できないので酸化シリコン膜を例えば１μｍ程度に厚く形成する必要がある。そのような膜厚の酸化シリコン膜は、エキシマ露光用レジストを用いてパターニングすることは難しいので、ハードマスクを高精度に形成することが難しくなる。
【００２７】
従って、ハードマスクを二層構造にする長所が十分に生かされない。
【００２８】
本発明の目的は、キャパシタを構成する複数の膜をハードマスクを使用して精度良くパターニングすることができる工程を含む半導体装置の製造方法を提供することにある。
【００２９】
【課題を解決するための手段】
上記した課題は、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜上に第１導電膜を形成する工程と、前記第１導電膜の上に強誘電体膜を形成する工程と、前記強誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜の上にハードマスクを形成する工程と、前記ハードマスクから露出する領域の前記第２導電膜を第１の温度で第１のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ上部電極を形成する工程と、前記ハードマスクから露出する領域の前記強誘電体膜を第２の温度で第２のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ誘電体膜を形成する工程と、前記ハードマスクから露出する領域の前記第１導電膜を前記第２の温度より高い第３の温度で第３のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ下部電極を形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００３０】
本発明によれば、基板上方にキャパシタを形成する工程において、キャパシタ下部電極を構成する第１導電膜と、キャパシタ誘電体膜を構成する強誘電体膜と、キャパシタ上部電極を構成する第２導電膜とを同じハードマスクを用いて順次エッチングする際に、強誘電体膜のエッチング時の基板温度を第１導電膜のエッチング時の基板温度よりも低くしている。具体的には、強誘電体膜のエッチング時の基板温度を３００℃未満、例えば室温とし、第１導電膜のエッチング時の基板温度を３００℃以上にしている。
【００３１】
これによれば、ハードマスクを使用して強誘電体膜をエッチングする際に基板温度の低下によりマイクロローディング効果が生じにくくなって、強誘電体膜のエッチング残渣の発生が防止される。この場合、基板温度を低くしすぎるとキャパシタ誘電体膜の側面のテーパー角度が小さくなるおそがあるが、その後の第１導電膜のエッチングの際には基板温度を高くしているので、第１導電膜のエッチングの際にハードマスクからはみ出したキャパシタ誘電体膜の側壁がエッチングされるのでキャパシタ誘電体膜の側面のテーパー角度は最終的に高くなる。
【００３２】
ハードマスクは、エッチングガスに酸素を含ませることよりエッチング耐性が向上する材料、例えばチタン、窒化チタン、アルミニウムから構成する。これにより、第１導電膜、強誘電体膜、第２導電膜のそれぞれのハードマスクに対するエッチング選択比が高くなる。従って、ハードマスクを薄く形成しても精度良く第１導電膜、強誘電体膜、第２導電膜をパターニングすることが可能になる。ハードマスクを薄くすると、ハードマスクを形成する際のパターニング精度も高くなり且つパターニングが容易になる。
【００３３】
そのようなハードマスクは、単層で構成することにより、マスク形成工程が複雑にならず、マスク形成工程のスループットの低下が防止される。
【００３４】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
【００３５】
図５〜図９は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３６】
まず、図５（ａ）　に示す断面構造を形成するまでの工程を説明する。
【００３７】
図５（ａ）　に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００３８】
続いて、シリコン基板１のトランジスタ形成領域にｐ型不純物を導入してｐウェル１ａを形成する。さらに、シリコン基板１のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜を形成する。
【００３９】
次に、シリコン基板１の上側全面に非晶質又は多結晶のファスシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、ゲート電極４ａ，４ｂを形成する。
【００４０】
なお、１つのｐウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。
【００４１】
次に、ｐウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００４２】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ２）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００４３】
続いて、ゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃをＬＤＤ構造にする。
【００４４】
なお、１つのトランジスタ形成領域における２つのゲート電極４ａ，４ｂの間の第２のｎ型不純物拡散領域５ｂは後述するビット線に電気的に接続され、トランジスタ形成領域の両端側の第１、第３のｎ型不純物拡散領域５ａ，５ｃは後述するキャパシタの下部電極に電気的に接続される。
【００４５】
以上の工程により、ｐウェル１ａには、ゲート電極４ａとＬＤＤ構造のｎ型不純物拡散層５ａ，５ｂを有する第１のＭＯＳトランジスタＴ１　と、ゲート電極４ｂとＬＤＤ構造のｎ型不純物拡散層５ｂ，５ｃを有する第２のＭＯＳトランジスタＴ２　が形成される。
【００４６】
次に、ＭＯＳトランジスタＴ１　，Ｔ２　を覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ２）を第１層間絶縁膜８としてカバー絶縁膜７の上に形成する。
【００４７】
続いて、第１層間絶縁膜８の緻密化処理として、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００４８】
次に、図５（ｂ）　に示す構造を形成するまでの工程を説明する。
【００４９】
まず、フォトリソグラフィ法によりカバー絶縁膜７と第１層間絶縁膜８をパターニングすることにより、第１及び第３の不純物拡散領域５ａ，５ｃの上に第１及び第２のコンタクトホール８ａ，８ｃを形成する。
【００５０】
さらに、第１層間絶縁膜８上面と第１、第２のコンタクトホール８ａ，８ｃ内面に、グルー膜として膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ　膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をＴｉＮ　膜上に成長して第１、第２のコンタクトホール８ａ，８ｃ内を完全に埋め込む。
【００５１】
続いて、図５（ｃ）　に示すように、Ｗ膜、ＴｉＮ　膜及びＴｉ膜をＣＭＰ法により研磨して第１層間絶縁膜８の上面上から除去する。これにより第１、第２のコンタクトホール８ａ，８ｃ内に残されたタングステン膜、ＴｉＮ　膜及びＴｉ膜をそれぞれ第１、第２導電性プラグ１１ａ，１１ｃとする。
【００５２】
次に、図６（ａ）　に示す構造を形成するまでの工程を説明する。
【００５３】
まず、第１、第２導電性プラグ１１ａ，１１ｃ上と第１層間絶縁膜８上に第１導電膜１３として例えば膜厚３００ｎｍのイリジウム（Ｉｒ）膜、プラチナ（Ｐｔ）膜、酸化プラチナ（ＰｔＯ）　膜、酸化イリジウム（ＩｒＯ　ｘ　）　膜、又はＳＲＯ（ストロンチウムルテニウム酸素）膜のいずれかを形成する。第１導電膜１３として、Ｉｒ膜、Ｐｔ膜、ＰｔＯ　ｘ　膜、ＩｒＯ　ｘ　膜から選択した多層構造膜を形成してもよい。
【００５４】
なお、第１導電膜１３を形成する前又は後に例えば膜剥がれ防止のために第１層間絶縁膜８をアニールする。アニール方法として、例えば、アルゴン雰囲気中で６００〜７５０℃のＲＴＡ（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌｉｎｇ）　を採用する。
【００５５】
次に、第１導電膜１３上に、強誘電体膜１４として例えば膜厚１００ｎｍのＰＺＴ膜をスパッタ法により形成する。強誘電体膜１４の形成方法は、その他に、ＭＯＤ（ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｄｅｐｏｓｉｔｉｏｎ）法、ＭＯＣＶＤ（　有機金属ＣＶＤ）法、ゾル・ゲル法などがある。また、強誘電体膜１４の材料としては、ＰＺＴの他に、ＰＬＣＳＺＴ、ＰＬＺＴのような他のＰＺＴ系材料や、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９　等のＢｉ層状構造化合物材料、その他の金属酸化物強誘電体であってもよい。
【００５６】
続いて、酸素雰囲気中で強誘電体膜１４をアニールにより結晶化する。アニールとして、例えばアルゴンと酸素の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのＲＴＡ処理を採用する。
【００５７】
さらに、強誘電体膜１４の上に、第２導電膜１５として例えば膜厚２００ｎｍの酸化イリジウム（ＩｒＯ２）をスパッタ法により形成する。
【００５８】
この後に、第２導電膜１５上に窒化チタンからなるハード膜１８を例えば３００ｎｍ程度の厚さに形成する。ハード膜１８として、窒化チタン膜の代わりにチタン、アルミニウム等、酸素によってエッチング耐性が向上する材料を形成してもよいし、それらの材料を複数層形成した構造を採用してもよい。
【００５９】
さらに、ハード膜１８の上にエキシマレーザ露光用のレジスト１６を塗布し、ついでレジスト１６をエキシマレーザによって露光し、さらに現像することにより、第１及び第２導電性プラグ１１ａ，１１ｃの上方にキャパシタ平面形状に残す。
【００６０】
そして、図６（ｂ）　に示すように、レジスト１６をマスクに使用してハード膜１８をエッチングすることにより、レジスト１６の下に残されたハード膜１８をハードマスク１８ａとして使用する。
【００６１】
窒化チタンから構成されるハード膜１８のエッチングは、誘導結合型（ＩＰＣ）プラズマエッチング装置を用いて行われる。そのエッチング条件として、例えば、反応室内のステージ上にシリコン基板１を置き、エッチングガスとしてＢＣｌ３を流量４０ｍｌ／ｍｉｎ．、Ｃｌ２　を流量６０ｍｌ／ｍｉｎ．で反応室内に導入し、１３．５６ＭＨｚ　のソースパワーを２５０Ｗ、４００ｋＨｚ　のバイアスパワーを２００Ｗ、反応室内の真空度を１Ｐａ、ステージ温度を２５℃とする。
【００６２】
なお、バイアスパワーは、ＩＰＣプラズマエッチング装置の反応室上のアンテナコイルに印加する高周波電源のパワーである。また、ソースパワーは、反応室内のステージに取り付けられた静電チャックに接続される高周波電源のパワーである。
【００６３】
ハードマスク１８ａが形成された後に、シリコン基板をＩＰＣプラズマエッチング装置から取り出してレジスト１６を除去する。
【００６４】
次に、ハードマスク１８ａに覆われない領域の第２導電膜１５、強誘電体膜１４及び第１導電膜１３を連続して順次エッチングする。
【００６５】
まず、図７（ａ）　に示すように、第２導電膜１５のうちハードマスク１８ａから露出した領域を高温下でエッチングし、これによりハードマスク１８ａの下に残された第２導電膜１５をキャパシタＱの上部電極１５ａとして使用する。第２導電膜１５のエッチングは、ＩＰＣプラズマエッチング装置を用いて行われる。そのエッチングは、例えば、反応室内のステージ上にシリコン基板１を置き、エッチングガスとしてＨＢｒ　を流量１０ｍｌ／ｍｉｎ．、Ｏ２を流量４０ｍｌ／ｍｉｎ．で反応室内に導入し、１３．５６ＭＨｚ　のソースパワーを８００Ｗ、４００ｋＨｚ　のバイアスパワーを７００Ｗ、反応室内の真空度を０．４Ｐａ、ステージ温度を３００〜５００℃、例えば４００℃に設定されることにより行われる。
【００６６】
続いて、図７（ｂ）　に示すように、第２導電膜１５のエッチング時よりもステージ温度を下げた状態で、強誘電膜１４のうちハードマスク１８ａ及び上部電極１５ａから露出した領域をエッチングし、これによりハードマスク１８ａの下方に残された強誘電体膜１４をキャパシタＱの誘電体膜１４ａとして使用する。強誘電体膜１４のエッチングは、第２導電膜１５のエッチングと同じＩＰＣプラズマエッチング装置の反応室内で行ってもよいし、別のＩＰＣプラズマエッチング装置を用いて行ってもよい。そのエッチング条件は、例えば、エッチングガスとしてＣｌ２　を流量１０ｍｌ／ｍｉｎ．、Ａｒを流量４０ｍｌ／ｍｉｎ．、Ｏ２を流量１０ｍｌ／ｍｉｎ．、ＣＦ４　を１２ｍｌ／ｍｉｎ．で反応室内に導入し、１３．５６ＭＨｚ　のソースパワーを１４００Ｗ、４００ｋＨｚ　のバイアスパワーを８００Ｗ、反応室内の真空度を０．７Ｐａ、ステージ温度を常温から３００℃未満の範囲、例えば２５℃に設定することにより行われる。このような条件によれば、マイクロローディング効果による強誘電体膜１４の残渣の発生が防止される。
【００６７】
さらに続いて、図８（ａ）　に示すように、強誘電体膜１４のエッチング時よりもステージ温度を上げた状態で、第１導電膜１３のうちハードマスク１８ａに覆われない領域をエッチングし、これによりハードマスク１８ａの下方に残された第１導電膜１３をキャパシタＱの下部電極１３ａとして使用する。第１導電膜１３のエッチングは、第２導電膜１５のエッチングと同じＩＰＣプラズマエッチング装置の反応室内で行われる。そのエッチング条件は、例えば、エッチングガスとしてＨＢｒ　を流量１０ｍｌ／ｍｉｎ．、Ｏ２を流量４０ｍｌ／ｍｉｎ．で反応室内に導入し、１３．５６ＭＨｚ　のソースパワーを８００Ｗ、４００ｋＨｚ　のバイアスパワーを７００Ｗ、反応室内の真空度を０．４Ｐａ、ステージ温度を３００℃〜５００℃、例えば４００℃に設定することにより行われる。
【００６８】
第１導電膜１３のエッチングが終わった後に、時間的に約６０％のオーバーエッチングを行う。
【００６９】
なお、第１導電膜１３と第２導電膜１５がエッチングされる雰囲気は、強誘電体膜１４がエッチングされる雰囲気よりも圧力が低くなされている。
【００７０】
これにより、下部電極１３ａ、誘電体膜１４ａ、上部電極１５ａからなるキャパシタＱのパターニング工程が終了する。なお、第２導電膜１５、強誘電体膜１４及び第１導電膜１３のそれぞれのエッチング時の基板温度の変化を図１０に示す。
【００７１】
１つのｐウェル１ａの上方において、１つの下部電極１３ａは第１導電性プラグ１１ａを介して第１不純物拡散領域５ａに電気的に接続され、また、別の下部電極１３ａは第２導電性プラグ１１ｃを介して第３不純物拡散領域５ｃに電気的に接続される。また、キャパシタＱの側面のテーパ角θは約８０度になった。
【００７２】
その後に、ハードマスク１８ａをウェットエッチ又はドライエッチにより除去する。窒化チタンよりなるハードマスク１８ａをウェットエッチするエッチング溶液として例えば過酸化水素水とアンモニアの混合液が用いられる。
【００７３】
なお、ハードマスクの上部が酸化シリコンから構成されている場合には、酸化シリコンを除去する際に第１層間絶縁膜８がエッチングされてキャパシタＱの相互間の領域に溝が形成される。しかし、本実施形態では、ハードマスクを酸化シリコンから構成していないので、そのような問題は生じない。
【００７４】
続いて、エッチングによる強誘電体膜１４をダメージから回復させるために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【００７５】
次に、図８（ｂ）　に示すように、第１層間絶縁膜８及びキャパシタＱの上にキャパシタ保護絶縁膜１９として膜厚５０ｎｍのアルミナをスパッタにより形成する。その後に、酸素雰囲気中で６５０℃、６０分間の条件でキャパシタＱをアニールする。キャパシタ保護絶縁膜１９は、プロセスダメージからキャパシタＱを保護するものである。
【００７６】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜２０として膜厚１．０μｍ程度の酸化シリコン（ＳｉＯ２）をキャパシタ保護絶縁膜１９上に形成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜２０の残りの膜厚は、キャパシタＱの上部電極１５ａ上で３００ｎｍ程度とする。
【００７７】
次に、図９（ａ）　に示す構造を形成するまでの工程を説明する。
【００７８】
まず、レジストマスク（不図示）を用いて、第２層間絶縁膜２０、キャパシタ保護絶縁膜１９及びカバー絶縁膜７をエッチングすることにより第２のｎ型不純物拡散領域５ｂの上にホール２０ａを形成する。
【００７９】
さらに、ホール２０ａ内と第２層間絶縁膜２０上に、グルー膜として膜厚３０ｎｍのＴｉ膜と膜厚５０ｎｍのＴｉＮ　膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をグルー層上に成長するとともにホール２０ａ内を完全に埋め込む。
【００８０】
続いて、Ｗ膜、ＴｉＮ　膜及びＴｉ膜をＣＭＰ法により研磨して第２層間絶縁膜２０の上面上から除去する。そして、ホール２０ａ内に残されたタングステン膜及びグルー層を、第３導電性プラグ２１とする。この第３導電性プラグ２１は第２の不純物拡散領域５ａに電気的に接続される。
【００８１】
次に、図９（ｂ）　に示す構造を形成するまでの工程を説明する。
【００８２】
まず、第３導電性プラグ２１上と第２層間絶縁膜２０上に、第２の酸化防止膜（不図示）としてＳｉＯＮ膜をＣＶＤ法により形成する。さらに、第２の酸化防止膜（不図示）、第２層間絶縁膜２０及びキャパシタ保護絶縁膜１９をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極１５ａ上にコンタクトホール２０ｂを形成する。
【００８３】
コンタクトホール２０ｂを形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【００８４】
その後に、第２層間絶縁膜２０上に形成された酸化防止膜をエッチバックによって除去するとともに、第３導電性プラグ２１の表面を露出させる。
【００８５】
さらに、キャパシタＱの上部電極１５ａ上のコンタクトホール２０ｂ内と第２層間絶縁膜２０の上に金属膜を形成する。その後に、金属膜をパターニングすることにより、コンタクトホール２０ｂを通して上部電極１５ａに接続される一層目金属配線２２ａと、第３導電性プラグ２１に接続される導電性パッド２２ｂとを形成する。その多層金属膜として、例えば、膜厚６０ｎｍのＴｉ、膜厚３０ｎｍのＴｉＮ　、膜厚４００ｎｍのＡｌ−Ｃｕ　、膜厚５ｎｍのＴｉ、及び膜７０ｎｍのＴｉＮ　を順に形成した多層構造を採用する。
【００８６】
なお、金属膜のパターニング方法として、金属膜の上に反射防止膜を形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いて反射防止膜と金属膜をエッチングする方法を採用する。
【００８７】
さらに、第２層間絶縁膜２０、一層目金属配線２２ａ及び導電性パッド２２ｂの上に第３層間絶縁膜２３を形成する。続いて、第３層間絶縁膜２３をパターニングして導電性パッド２２ｂの上にホール２３ａを形成し、そのホール２３ａ内に下から順にＴｉＮ　膜及びＷ膜からなる第４導電性プラグ２４を形成する。
【００８８】
その後に、第３層間絶縁膜２３上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、第４導電性プラグ２４に接続されるビット線２５を形成する。ビット線２５は、第４導電性プラグ２４、導電性パッド２２ｂ及び第３導電性プラグ２１を介して第２のｎ型不純物拡散領域５ｂに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細は省略する。
【００８９】
上記した実施形態において、図１０に示したように、ハードマスク１８ａを使用して第２導電膜１５をエッチングする際の基板温度を３００以上、５００℃以下の高温とし、ハードマスク１８ａを使用して強誘電体膜１４をエッチングする際の基板温度を常温以上、３００℃未満の低温とし、ハードマスク１８ａを使用して第１導電膜１３をエッチングする際の基板温度を３００以上、５００℃以下の高温としている。
【００９０】
いずれのエッチング時にもエッチングガス中に酸素ガスを添加することにより、ハードマスク１８ａのエッチング耐性が高くなり、且つ、ハードマスク１８ａに対する膜１３、１４，１５のエッチング選択比が高くなる。例えば、上記したキャパシタＱ形成用のエッチング条件では、第１導電膜１３，第２導電膜１５のそれぞれのＴｉＮ　ハードマスク１８ａに対するエッチング選択比は無限大となってハードマスク１８ａは殆どエッチングされなかった。さらに、上記したキャパシタＱ形成用のエッチング条件では、ＰＺＴ強誘電体膜１４のＴｉＮ　ハードマスク１８ａに対するエッチング選択比は約２となり、強誘電体膜１４のエッチング時にハードマスク１８ａが消滅することはない。
【００９１】
また、強誘電体膜１４のエッチング時のステージ温度を低くしたところ、マイクロローディング効果が発生しにくくなって、キャパシタＱの周囲に強誘電体のエッチング残渣が発生しなかった。
【００９２】
図１１は、厚さ３００ｎｍのＴｉＮ　よりなるハードマスク１８ａを第２導電膜１５上に形成し、上記したエッチング条件によって第２導電膜１５、強誘電体膜１４及び第１導電膜１３をパターニングすることによって実際に形成されたキャパシタの側面図である。図１１に示すように、キャパシタＱの周囲の第１層間絶縁膜８の上には、図３に示したようなエッチング残渣が発生していなかった。
【００９３】
なお、図１１は、上記したエッチング条件を用いて実際に形成されたキャパシタＱの側面を撮影した写真に基づいて描かれている。図１１において、ハードマスク１８ａのエッジ部は強誘電体膜１４のエッチングの際にエッチングされてその中央部よりも薄くなっている。
【００９４】
ところで、キャパシタＱの誘電体膜１４ａの形成工程においては、強誘電体膜１４を低い温度でエッチングするので、誘電体膜１４ａの側面のテーパー角度があまり急峻にならない。しかし、第１導電膜１３のエッチング、さらには第１導電膜１３のオーバーエッチングをそれぞれ高温で行う際に、誘電体膜１４ａの側面がエッチングされて最終的に誘電体膜１４ａ側面も含めてキャパシタＱ側面のテーパー角は大きくて急峻になる。
【００９５】
ところで、上記した実施形態では、第２導電膜１５のエッチングの際のステージ温度を３００〜５００℃としたが、常温以上で３００℃未満の範囲の低い温度で行ってもよい。これは、第２導電膜１５のエッチングは、キャパシタＱ形成工程の初期であって反応生成物が上部電極１５ａの側面に殆ど付着せず、上部電極１５ａの側面でのテーパー角は大きくなるからである。しかも、下部電極１３ａの形成工程では高温で第１導電膜１３をエッチングするので、この際に上部電極１５ａのうちハードマスク１８ａからはみ出た部分が同時にエッチングされて、最終的なキャパシタＱの側面のテーパー角度は急峻になる。
【００９６】
常温として２５℃を選択する場合の第２導電膜１５のエッチング条件は、例えば、エッチングガスとしてＣｌ２　を流量１０ｍｌ／ｍｉｎ．、Ａｒを流量４０ｍｌ／ｍｉｎ．、Ｏ２を流量１０ｍｌ／ｍｉｎ．で反応室内に導入し、１３．５６ＭＨｚ　のソースパワーを１４００Ｗ、４００ｋＨｚ　のバイアスパワーを８００Ｗ、反応室内の真空度を０．７Ｐａとする。
【００９７】
ところで、２つの温度領域でエッチングする方法としては、図１２（ａ）　に示すように１つの反応室３１内で２種類の温度制御を行ってエッチングする方法を採用する方法と、図１２（ｂ）　に示すように２つの反応室４１，４２内のウェハステージ４１ａ、４２ａの温度を別々に制御してエッチングする方法のいずれかが採用される。
【００９８】
１つのエッチング装置の反応室３１内で２種類の温度制御を行う場合には２種類の温度制御を実現するために、加熱、冷却機構を備えたウェハステージ３２を用いてもよいし、ランプ加熱機構（不図示）を備えてもよい。
【００９９】
また、２つのエッチング装置のそれぞれの反応室４１，４２で強誘電体膜１４と第１金属膜１３を別々にエッチングする場合には、２つ以上の反応室４１，４２を真空搬送室４３で接続したエッチング装置を用いてもよいし、２台のスタンドアローンの装置を用いてもよい。
（付記１）半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜上に第１導電膜を形成する工程と、
前記第１導電膜の上に強誘電体膜を形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜の上にハードマスクを形成する工程と、
前記ハードマスクから露出する領域の前記第２導電膜を第１の温度で第１のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ上部電極を形成する工程と、
前記ハードマスクから露出する領域の前記強誘電体膜を第２の温度で第２のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ誘電体膜を形成する工程と、
前記ハードマスクから露出する領域の前記第１導電膜を前記第２の温度より高い第３の温度で第３のエッチングガスを用いてエッチングすることにより、前記ハードマスクの下にキャパシタ下部電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２）前記第１のエッチングガス、前記第２のエッチングガス及び前記第３のエッチングガスには、それぞれ酸素が含まれていることを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記第２のエッチングガス中の前記酸素の流量比は、前記第１のエッチングガス中の前記酸素の量良比、前記第３のエッチングガス中の前記酸素の流量比よりも小さいことを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記第１の温度は、前記第２の温度よりも高いことを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
（付記５）前記第１の温度は、前記第２の温度の設定範囲内で設定されることを特徴とする付記１乃至付記３のいずれかに記載の半導体装置の製造方法。
（付記６）前記第２の温度は、常温以上であって３００℃未満の範囲内に設定されることを特徴とする付記１乃至付記５のいずれかに記載の半導体装置の製造方法。
（付記７）前記第３の温度は、３００℃以上であって５００℃以下であることを特徴とする付記１乃至付記６のいずれかに記載の半導体装置の製造方法。
（付記８）前記ハードマスクから露出した前記強誘電体膜のエッチングは第１反応室内で行われ、前記ハードマスクから露出した前記第１導電膜のエッチングは前記第１反応室とは異なる第２反応室内で行われることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記９）前記第２導電膜、前記強誘電体膜及び前記第１導電膜のエッチングは同じ反応室内で行われることを特徴とする付記１乃至付記７のいずれかに記載の半導体装置の製造方法。
（付記１０）前記第１のエッチングガスと前記第３のエッチングガスが導入される雰囲気の圧力は、前記第２のエッチングガスが導入される雰囲気の圧力よりも低いことを特徴とする付記１乃至付記９のいずれかに記載の半導体装置の製造方法。
（付記１１）前記第１のエッチングガス、前記第２のエッチングガス及び前記第３のエッチングガスには、ハロゲン元素が含まれていることを特徴とする付記１乃至付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記第１のエッチングガスと前記第３のエッチングガスには第１のハロゲンが含まれ、前記第２のエッチングガスには前記第１のハロゲンとは異なる第２のハロゲンが含まれていることを特徴とする付記１１に記載の半導体装置の製造方法。
（付記１３）前記第１のハロゲンは臭素であり、前記第２のハロゲンは塩素であることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記第２のエッチングガスにはフッ素原子が含まれていることを特徴とする付記１乃至付記１３のいずれかに記載の半導体装置の製造方法。
（付記１５）前記ハードマスクの形成工程は、前記第２導電膜の上にハード膜を形成する工程と、前記ハードマスクの上にキャパシタ平面形状のレジストパターンを形成する工程と、前記レジストパターンをマスクにして前記ハード膜をエッチングしてハードマスクを形成する工程と、前記レジストパターンを除去する工程からなることを特徴とする付記１乃至付記１４のいずれかに記載の半導体装置の製造方法。
（付記１６）前記ハードマスクは、チタン、窒化チタン、アルミニウムのいずれかから構成されていることを特徴とする付記１乃至付記１５のいずれかに記載の半導体装置の製造方法。
（付記１７）前記ハードマスクは単層構造であることを特徴とする付記１乃至付記１６のいずれかに記載の半導体装置。
【０１００】
【発明の効果】
以上述べたように本発明によれば、基板上方にキャパシタの形成工程において、キャパシタ下部電極を構成する第１導電膜と、キャパシタ誘電体膜を構成する強誘電体膜と、キャパシタ上部電極を構成する第２導電膜とを同じハードマスクを用いて順次エッチングする際に、強誘電体膜のエッチング時の基板温度を第１導電膜のエッチング時の基板温度よりも低くしたので、ハードマスクを使用して強誘電体膜をエッチングする際にマイクロローディング効果が生じにくくなって、強誘電体膜のエッチング残渣の発生を防止することができる。
【図面の簡単な説明】
【図１】図１（ａ），（ｂ）　は、第１の従来技術を示すキャパシタ形成工程の断面図である。
【図２】図２（ａ），（ｂ）　は、第２の従来技術（その１）を示すキャパシタ形成工程の断面図である。
【図３】図３（ａ），（ｂ）　は、第２の従来技術（その２）を示すキャパシタ形成工程の断面図である。
【図４】図４（ａ），（ｂ）　及び（ｃ）　は、第３の従来技術を示すキャパシタ形成工程の断面図である。
【図５】図５（ａ）　〜（ｃ）　は、本発明の実施形態に係る半導体装置の形成工程断面図（その１）である。
【図６】図６（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置の形成工程断面図（その２）である。
【図７】図７（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置の形成工程断面図（その３）である。
【図８】図８（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置の形成工程断面図（その４）である。
【図９】図９（ａ），（ｂ）　は、本発明の実施形態に係る半導体装置の形成工程断面図（その５）である。
【図１０】図１０は、本発明の実施形態に係るキャパシタ形成のためのエッチング工程における基板温度の制御状態を示す図である。
【図１１】図１１は、本発明の実施形態によって形成されたキャパシタの側面図である。
【図１２】図１２（ａ），（ｂ）　は、本発明の実施形態に用いられるエッチング装置の反応室の概要構成図である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５ａ，５ｂ，５ｃ…不純物拡散領域、６…サイドウォール、７…カバー絶縁膜、８…層間絶縁膜、１１ａ，１１ｃ…導電性プラグ、１３…第１導電膜、１３ａ…下部電極、１４…強誘電体膜、１４ａ…誘電体膜、１５…第２導電膜、１５ａ…上部電極、１６…レジスト、１８…ハード膜、１８ａ…ハードマスク、１９…キャパシタ保護絶縁膜、２０…層間絶縁膜、２１…導電性プラグ、２２ａ…配線、２２ｂ…導電性パッド、２４…導電性プラグ、２５…ビット線、Ｑ…キャパシタ。
【図１】
2004023078.tif 000003
【図２】
2004023078.tif 000004
【図３】
2004023078.tif 000005
【図４】
2004023078.tif 000006
【図５】
2004023078.tif 000007
【図６】
2004023078.tif 000008
【図７】
2004023078.tif 000009
【図８】
2004023078.tif 000010
【図９】
2004023078.tif 000011
【図１０】
2004023078.tif 000012
【図１１】
2004023078.tif 000013
【図１２】
2004023078.tif 000014