(57)【要約】【課題】１ビット信号をダイレクトに入力して高い精度でデルタシグマ変調処理することができ、また、１ビット信号に含まれるオーディオ信号の音量も正確に調整可能なデルタシグマ変調回路を提供する。【解決手段】デルタシグマ変調回路の入力部に設けられた初段のスイッチトキャパシタ積分回路１の入力側には、直流電圧を発生する高精度ＤＣサプライ２と、高精度ＤＣサプライ２からのＤＣ電圧値の波高値を制御する波高値ボリューム３とが設けられている。また、上記スイッチトキャパシタ積分回路１は、スイッチ群（スイッチＳＷ１〜ＳＷ５）にて、入力側キャパシタＣ１の接続方向を切り換え可能に構成されており、該スイッチ群は１ビット信号を制御信号として、入力側キャパシタＣ１の接続方向の切り換えを行う。【選択図】　図１
2004023285.tif 000002
【特許請求の範囲】
【請求項１】
スイッチトキャパシタ積分回路を入力部に備えるデルタシグマ変調回路であって、
上記スイッチトキャパシタ積分回路の入力側に直流電圧を発生する直流電圧源が設けられ、
かつ、上記スイッチトキャパシタ積分回路は、入力側キャパシタに接続されたスイッチ群にて、該入力側キャパシタの接続方向が正方向と負方向とで切り換え可能に構成されていることを特徴とするデルタシグマ変調回路。
【請求項２】
１ビットデジタル信号を制御信号として、上記スイッチトキャパシタ積分回路における入力側キャパシタの接続方向の切り換えが制御されることを特徴とする請求項１に記載のデルタシグマ変調回路。
【請求項３】
上記直流電圧源とスイッチトキャパシタ積分回路との間に、上記直流電圧源より発生された直流電圧の電圧値を制御する波高値制御手段が設けられていることを特徴とする請求項１又は２に記載のデルタシグマ変調回路。
【請求項４】
上記直流電圧源からの直流電圧に切り換えてアナログ信号を上記スイッチトキャパシタ積分回路に入力させるアナログ信号入力手段が設けられており、
上記スイッチトキャパシタ積分回路は、アナログ信号が入力された場合は、入力側キャパシタの接続方向を正方向にしてアナログ信号を積分するように制御されることを特徴とする請求項１〜３の何れかに記載のデルタシグマ変調回路。
【請求項５】
上記直流電圧源からの直流電圧に切り換えてアナログ信号を上記スイッチトキャパシタ積分回路に入力させるアナログ信号入力手段が設けられており、
上記スイッチトキャパシタ積分回路は、アナログ信号が入力された場合は、入力側キャパシタの接続方向を正方向にしてアナログ信号を積分するように制御され、
かつ、上記波高値制御手段が、アナログ信号の振幅を制御することを特徴とする請求項３に記載のデルタシグマ変調回路。
【請求項６】
スイッチトキャパシタ積分回路を入力部に備えるデルタシグマ変調回路であって、
上記スイッチトキャパシタ積分回路の入力側に直流電圧を発生する直流電圧源が設けられ、
かつ、上記スイッチトキャパシタ積分回路は、差動入力型であって、上記直流電圧源より発せられた直流電圧値を反転入力側と非反転入力側とに選択的に切り換えて入力し得るように構成されていることを特徴とするデルタシグマ変調回路。
【請求項７】
１ビットデジタル信号を制御信号として、上記スイッチトキャパシタ積分回路における反転入力側と非反転入力側との入力の切り換えが制御されることを特徴とする請求項６に記載のデルタシグマ変調回路。
【請求項８】
上記直流電圧源とスイッチトキャパシタ積分回路との間に、上記直流電圧源より発生された直流電圧の電圧値を制御する波高値制御手段が設けられていることを特徴とする請求項６又は７に記載のデルタシグマ変調回路。
【請求項９】
上記直流電圧源からの直流電圧に切り換えてアナログ信号を上記スイッチトキャパシタ積分回路に入力させるアナログ信号入力手段が設けられており、
上記スイッチトキャパシタ積分回路は、アナログ信号が入力された場合は、アナログ信号を差動積分するように制御されることを特徴とする請求項６〜８の何れかに記載のデルタシグマ変調回路。
【請求項１０】
上記直流電圧源からの直流電圧に切り換えてアナログ信号を上記スイッチトキャパシタ積分回路に入力させるアナログ信号入力手段が設けられており、
上記スイッチトキャパシタ積分回路は、アナログ信号が入力された場合は、アナログ信号を差動積分するように制御され、
かつ、上記波高値制御手段が、アナログ信号の振幅を制御することを特徴とする請求項８に記載のデルタシグマ変調回路。
【請求項１１】
上記請求項３〜５、８〜１０の何れかに記載のデルタシグマ変調回路が複数系統備えられており、そのなかの１つのデルタシグマ変調回路に備えられた直流電圧源より発生され、波高値制御手段にて波高値が制御された直流電圧が、各デルタシグマ変調回路に共通に入力されることを特徴とする信号処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、オーディオ信号処理などに特に好適に用いられる、１ビットデジタル信号を作成するデルタシグマ変調回路、及びそれを用いた信号処理システムに関するものである。
【０００２】
【従来の技術】
従来、オーディオシステムなどの分野では、入力信号をデルタシグマ変調によって、標本化時間間隔が一定の２値信号である１ビットデジタル信号に変換するデルタシグマ変調回路が広く用いられている。この１ビットデジタル信号（以下、１ビット信号）は、受信あるいは再生装置において、簡単な低次のローパスフィルタにより入力信号に復調できると共に、語同期が不要なデータ列であるため、伝送路の影響を受けにくくエラーに強いという特徴がある。
【０００３】
図８に、上記デルタシグマ変調回路のアルゴリズム例を示す。これにおいて、入力端子Ｐ１から入力された信号は、縦続に接続された積分器Ｍ１〜Ｍ７にて積分される。各積分器Ｍ１〜Ｍ７の出力は、加算器Ｋ４にて加算された後、量子化器Ｑに入力される。量子化器Ｑは、加算器Ｋ４の出力が０以上であるとき、出力端子Ｐ２に『１』の出力を導出し、加算器Ｋ４の出力が０未満のとき『０』の出力を導出する。また、量子化器Ｑの出力は、遅延回路Ｄ４を介して、初段の積分器Ｍ１の入力側に設けられた加算器Ｋ５に負帰還される。
【０００４】
一方、デルタシグマ変調回路が出力する１ビット信号の量子化雑音分布（ノイズフロア）にディップを形成して、当該量子化雑音分布形状を所望の形状に調整するために、このデルタシグマ変調回路には、３つの部分負帰還ループが形成されている。１つ目の部分負帰還ループは、積分器Ｍ２・Ｍ３に関連して設けられており、遅延回路Ｄ１及び乗算器Ｂ１を介して、積分器Ｍ２の入力側に設けられた加算器Ｋ１に負帰還している。同様に、積分器Ｍ４・Ｍ５に関連して、遅延回路Ｄ２、乗算器Ｂ２及び減算器Ｋ２が２つ目の部分負帰還ループとして設けられており、積分器Ｍ６・Ｍ７に関連して、遅延回路Ｄ３、乗算器Ｂ３及び減算器Ｋ３が３つ目の部分負帰還ループとして設けられている。
【０００５】
これらの３つの部分負帰還ループによって、１ビット信号の量子化雑音レベルは、各部分負帰還ループのゲインに応じた周波数（零点周波数）を中心に急峻に低下する。ディップとは、量子化雑音の周波数特性のうち、レベルが低下している部分のことであり、これらのディップによって、高域の量子化雑音が抑制され、例えば、２０ｋＨｚなど、所望の利用周波数帯域の上限まで、量子化雑音のレベルを所定の値以下に保つことができる。
【０００６】
このようなデルタシグマ変調回路によって１ビット信号へと変調された入力信号は、図示しない受信あるいは再生装置において、例えば、低次のローパスフィルタなどにより復調される。
【０００７】
そして従来、デルタシグマ変調回路にてデルタシグマ変調する対象がアナログ信号である場合、実際の回路には、上記積分器Ｍ１〜Ｍ７として、図９に示すＣＲ積分回路１０、あるいは、図１０に示すスイッチトキャパシタ積分回路１１が用いられている。
【０００８】
ＣＲ積分回路１０は、オペアンプＯＰの反転入力端子とオペアンプＯＰの出力端子との間にキャパシタＣが接続されると共に、オペアンプＯＰの反転入力端子と、アナログ信号が入力される入力端子Ｔ１との間に、抵抗Ｒが接続された構成である。該構成では、キャパシタＣには入力端子Ｔ１に印加された信号電圧に比例した定電流が充電されて積分が行われる。
【０００９】
一方、スイッチトキャパシタ積分回路１１は、オペアンプＯＰの反転入力端子とオペアンプＯＰの出力端子との間に帰還側キャパシタＣ２が接続されると共に、オペアンプＯＰの反転入力端子の入力側に入力側キャパシタＣ１がスイッチｓｗ１〜ｓｗ４からなるスイッチ群を介して接続された構成である。なお、このスイッチトキャパシタ積分回路１１は、信号をシングル（信号　対　ＧＮＤ）で扱うタイプのものであり、スイッチトキャパシタ積分回路には、信号をバランス（＋信号，−信号　対　ＧＮＤ）で扱う差動入力型のものもある。
【００１０】
スイッチｓｗ１は、入力側キャパシタＣ１における一方の端子とアナログ信号が入力される入力端子Ｔ１との間に設けられ、スイッチｓｗ２は、該スイッチｓｗ１が接続されているキャパシタＣ１の端子とグランドとの間に設けられている。また、スイッチｓｗ４は、キャパシタＣ１のもう一方の端子とオペアンプＯＰの反転入力端子との間に設けられ、スイッチｓｗ３は該スイッチｓｗ４が接続されているキャパシタＣ１の端子とグランドとの間に設けられている。
【００１１】
上記４つのスイッチ１ｓｗ〜ｓｗ４からなるスイッチ群の動作関係を図１１に示す。該スイッチトキャパシタ積分回路１１は、サンプリングクロック信号（以下、クロック信号）に基づいて動作し、スイッチ群は、位相が逆の２種類の制御信号で駆動される。スイッチｓｗ１とスイッチｓｗ３とは、サンプリング周期（クロック信号の周期）の前半部で『ＯＮ』となり、スイッチｓｗ２とスイッチｓｗ４とは、サンプリング周期の後半部で『ＯＮ』となる。
【００１２】
スイッチ群がこのように駆動されることで、該スイッチトキャパシタ回路１１は、サンプリング周期の前半部で入力端子Ｔ１に印加される信号電圧により入力側キャパシタＣ１に電荷が蓄えられ、サンプリング周期の後半部では入力側キャパシタＣ１に蓄えられた電荷がスイッチトキャパシタ積分にてキャパシタＣ２に移動する動作を行う。以下、このようなスイッチトキャパシタ積分を行う動作をスイッチトキャパシタ動作と称する。
【００１３】
また、アナログ信号に対し、レベルを調整する、つまりオーディオ信号の音量調整を行う場合には、図１２に示すように、デルタシグマ変調回路の入力部にある初段の積分器Ｍ１の入力側に、波高値ボリュームＶＯが接続される。これにより、アナログ信号は、該波高値ボリュームＶＯによって所望のレベルに調整された後、初段の積分器Ｍ１に入力されて積分され、音量の調整が可能となる。なお、図１２では、初段の積分器Ｍ１として、図１０のスイッチトキャパシタ積分回路１１を適用しているものを示している。
【００１４】
そして、今日、オーディオシステムの多様化等により、アナログ信号だけでなく、１ビット信号に符号化されたオーディオ信号をデルタシグマ変調回路に入力させ、デルタシグマ変調を行う必要性が出てきている。
【００１５】
従来のデルタシグマ変調回路では、デルタシグマ変調の対象が１ビット信号である場合も、アナログ信号と同様に同じ経路からデルタシグマ変調回路内に入力され、１ビット信号のパルス波形を各積分器Ｍ１〜Ｍ７にて積分するようになっている。
【００１６】
また、１ビット信号の入力に対してレベルを調整、つまり音量調整を行う場合には、デルタシグマ変調回路の入力部にある初段の積分器Ｍ１の入力側に、電子ボリュームに代えて可変抵抗が接続される。これにより、該可変抵抗によってパルス波形の波高値が減衰され、減衰されたパルス信号が初段の積分器に入力され、音量を調整するようになっている。
【００１７】
なお、ここで波高値制御に精度の高い電子ボリュームを用いないのは、電子ボリュームの周波数帯域は可聴帯域を包含する程度しかなく、非常に高い周波数成分を含む１ビット信号のパルス波形を正確に減衰させることはできないためである。
【００１８】
【発明が解決しようとする課題】
上述したように、従来、デルタシグマ変調回路において１ビット信号を処理するには、１ビット信号のパルス波形にアナログ信号と同じ経路でデルタシグマ変調回路に入力させ、その波形を積分させている。これは、従来のデルタシグマ変調回路における積分器は、アナログ波形を持つ信号を積分する構成となっているためである。
【００１９】
しかしながら、このような手法では、１ビット信号をパルス波形に変換する際に、１ビット信号の持つ『０』『１』の繰り返し精度を正確に保持させる必要があるため、精度の高いパルス波形を生成しなければならず、正確な波形整形が必要とされるといった問題がある。
【００２０】
しかも、１ビット信号のレベルを可変抵抗にて変更して音量調整する構成では、以下のような問題も別途有している。
【００２１】
問題の１つは、実際の可変抵抗には、インダクタンス成分（Ｌ成分）やキャパシタンス成分（Ｃ成分）が多少寄生しているため、パルス波形の波高値の減衰以外に波形自体が変形することである。
【００２２】
問題の２つ目は、複数チャンネルの１ビット信号であって、そのパルス波形の波高値を可変抵抗で減衰させる場合、多連の可変抵抗を用いることとなるが、可変抵抗間のばらつきのために、複数チャンネルの波高値減衰量（音量調整レベル）が正確に一致し難く、また、一致させるには精度の高い（コストの高い）可変抵抗素子が必要となることである。
【００２３】
問題の３つ目は、上述した理由により、アナログ信号のレベル調整に使用している電子ボリュームを用いることができないため、レベルを調整する部材を有したレベル調整機能付のデルタシグマ変調回路は、アナログ信号と１ビット信号とで共用できない点である。
【００２４】
本発明は、上記課題に鑑み成されたものであって、その目的は、１ビット信号をダイレクトに入力して高い精度でデルタシグマ変調処理することができ、また、１ビット信号に含まれるオーディオ信号の音量も正確に調整可能なデルタシグマ変調回路を提供することにある。
【００２５】
【課題を解決するための手段】
本発明の第１のデルタシグマ変調回路は、上記課題を解決するために、スイッチトキャパシタ積分回路を入力部に備えるデルタシグマ変調回路であって、上記スイッチトキャパシタ積分回路の入力側に直流電圧を発生する直流電圧源が設けられ、かつ、上記スイッチトキャパシタ積分回路は、入力側キャパシタに接続されたスイッチ群にて、該入力側キャパシタの接続方向が正方向と負方向とで切り換え可能に構成されていることを特徴としている。
【００２６】
また、本発明の第１のデルタシグマ変調回路は、さらに、上記スイッチトキャパシタ積分回路における入力側キャパシタの接続方向の切り換えが、１ビット信号を制御信号として制御されることを特徴としている。
【００２７】
これによれば、スイッチトキャパシタ積分回路は、直流電圧源から発せられた直流電圧値をスイッチ群の動作に応じて積分し、かつ、スイッチ群にて入力側キャパシタの接続方向が正方向と負方向とで切り換え可能に構成されているので、直流電圧値の積分結果は、入力側キャパシタの接続方向の切り換え制御の極性に応じたものとなる。
【００２８】
したがって、入力側キャパシタの接続方向を、例えば、１ビット信号のもつ『１』『０』の情報に応じて切り換えて、上記直流電圧値を積分することで、１ビット信号の波形を積分したと同じ結果を得ることができる。しかも、得られた積分結果は、１ビット信号の波形を直接積分したものに比べ、波形整形の精度が積分結果に含まれることも無く、非常に精度の高いものとなる。
【００２９】
また、この場合、積分するのは直流電圧値であるので、後述するように、この直流電圧値の波高値を調整することで、オーディオ信号が１ビット信号であっても、簡単かつ正確に音量を調整することができ、かつ、波高値制御に精度の高い電子ボリュームを使用することも可能となる。
【００３０】
その結果、本デルタシグマ変調回路では、従来の構成では必要であった、１ビット信号の精度の高いパルス波形の生成が不要となり、１ビット信号をデルタシグマ変調回路にダイレクトに入力しながら、正確にデルタシグマ変調することが可能となり、かつ、簡単な構成の追加にて、１ビット信号であっても正確にその音量を調整可能な構成を実現させることができる。
【００３１】
本発明の第２のデルタシグマ変調回路は、上記課題を解決するために、スイッチトキャパシタ積分回路を入力部に備えるデルタシグマ変調回路であって、上記スイッチトキャパシタ積分回路の入力側に直流電圧を発生する直流電圧源が接続され、かつ、上記スイッチトキャパシタ積分回路は、差動入力型であって、上記直流電圧源より発せられた直流電圧値を反転入力側と非反転入力側とに選択的に切り換えて入力し得るように構成されていることを特徴としている。
【００３２】
また、本発明の第２のデルタシグマ変調回路は、さらに、上記スイッチトキャパシタ積分回路における反転入力側と非反転入力側との入力の切り換えが、１ビット信号を制御信号として制御されることを特徴としている。
【００３３】
これによれば、スイッチトキャパシタ積分回路は、直流電圧源から発せられた直流電圧値をスイッチ群の動作に応じて積分し、かつ、差動入力型であって、直流電圧値を反転入力側と非反転入力側とに選択的に切り換えて入力し得るように構成されているので、直流電圧値の積分結果は、反転入力側と非反転入力側との切り換え制御に応じたものとなる。
【００３４】
したがって、例えば、１ビット信号のもつ『１』『０』の情報に応じて、直流電圧値の入力を反転入力側と非反転入力側とで切り換えて、上記直流電圧値を積分することで、１ビット信号の波形を積分したと同じ結果を得ることができる。しかも、得られた積分結果は、１ビット信号の波形を直接積分したものに比べ、波形整形の精度が積分結果に含まれることも無く、非常に精度の高いものとなる。
【００３５】
また、この場合、積分するのは直流電圧値であるので、後述するように、この直流電圧値の波高値を調整することで、オーディオ信号が１ビット信号であっても、簡単かつ正確に音量を調整することができ、かつ、波高値制御に精度の高い電子ボリュームを使用することも可能となる。
【００３６】
その結果、本デルタシグマ変調回路では、従来の構成では必要であった、１ビット信号の精度の高いパルス波形の生成が不要となり、１ビット信号をデルタシグマ変調回路にダイレクトに入力しながら、正確にデルタシグマ変調することが可能となり、かつ、簡単な構成の追加にて、１ビット信号であっても正確にその音量を調整可能な構成を実現させることができる。
【００３７】
また、上記した第１及び第２のデルタシグマ変調回路は、さらに、上記直流電圧源とスイッチトキャパシタ積分回路との間に、上記直流電圧源より発生された直流電圧の電圧値を制御する波高値制御手段が設けられていることを特徴としている。
【００３８】
これによれば、直流電圧源より発生された直流電圧の波高値を波高値制御手段にて調整し、所望の電圧値としてから初段のスイッチトキャパシタ積分回路に入力して積分させるので、１ビット信号のレベルを直接に調整しなくとも、音量調整が可能となる。
【００３９】
このような構成の音量調整は、１ビット信号のパルス波形の波高値を可変抵抗器で減衰させてボリュームを調整していた従来の構成に比べて、波形自体が波高値減衰時に歪んだり変形したりすることがないので、良好な音量調整となる。
【００４０】
しかも、減衰する対象は、直流電圧源より発生される直流電圧値であるので、上記波高値制御手段として、帯域は狭いが減衰精度の優れた電子ボリュームを使用することができる。このことはつまり、１ビット信号のレベルを正確に減衰させることを可能とするだけでなく、アナログ信号と１ビット信号との間で、レベル調整のための部材を共用できることでもあり、デルタシグマ変調回路自体の共用化にも繋がる。
【００４１】
また、上記した第１及び第２のデルタシグマ変調回路は、さらに、上記直流電圧源からの直流電圧に切り換えてアナログ信号を上記スイッチトキャパシタ積分回路に入力させるアナログ信号入力手段が設けられ、第１のデルタシグマ変調回路では、アナログ信号が入力された場合、スイッチトキャパシタ積分回路は入力側キャパシタの接続方向を正方向にしてアナログ信号を積分するように制御され、第２のデルタシグマ変調回路では、スイッチトキャパシタ積分回路は、アナログ信号を差動積分するように制御されることを特徴としている。
【００４２】
これによれば、アナログ信号入力手段が設けられており、上記スイッチトキャパシタ積分回路にアナログ信号を入力させることができ、アナログ信号が入力された場合は、入力側キャパシタの接続方向を正方向にしてこのアナログ信号を積分する、或いは差動入力型であればアナログ信号を差動積分するので、これらのデルタシグマ変調回路は、デルタシグマ変調する対象のオーディオ信号の信号形態が、アナログ信号であっても１ビット信号であっても、高精度にデルタシグマ変調し得るものとなり、共用することができる。
【００４３】
また、上記した第１及び第２のデルタシグマ変調回路は、さらに、上記波高値制御手段が、該アナログ信号の振幅を制御することを特徴としている。
【００４４】
上述したように、本発明の第１及び第２のデルタシグマ変調回路においては、入力部に備えられた初段のスイッチトキャパシタ積分回路は、１ビット信号の波形を積分するのではなく、直流電圧源からの直流電圧値を積分するので、波高値の制御に精度の高い電子ボリュームを使用できる。
【００４５】
したがって、このように、上記波高値制御手段にてアナログ信号の振幅をも制御させることで、このデルタシグマ変調回路は、デルタシグマ変調する対象のオーディオ信号の信号形態がアナログ信号であっても、１ビット信号であっても、同じレベル調整部材を用いて音量調整が可能となり、部材点数の削減を図ることができる。
【００４６】
本発明の信号処理システムは、上記課題を解決するために、上記デルタシグマ変調回路が複数系統備えられており、そのなかの１つのデルタシグマ変調回路に備えられた直流電圧源より発生され、波高値制御手段にて波高値が制御された直流電圧が、各デルタシグマ変調回路に共通に入力されることを特徴としている。
【００４７】
複数チャンネルの１ビット信号であって、そのパルス波形の波高値を可変抵抗で減衰させる場合、多連の可変抵抗を用いることとなるが、可変抵抗間のばらつきがあると、複数チャンネルの波高値減衰量（音量調整レベル）が一致し難く、一致させるには精度の高い可変抵抗素子が必要となり、コスト高となっていた。
【００４８】
しかしながら、このように、チャンネル数に応じて複数系統備えられたデルタシグマ変調回路の中の１デルタシグマ変調回路に備えられた直流電圧源より発生され、波高値制御手段にて波高値が制御された直流電圧を、各デルタシグマ変調回路に共通に入力して使用することで、各デルタシグマ変調回路における波高値制御手段間のばらつきによる問題がなくなる。
【００４９】
また、本発明のデルタシグマ変調回路、信号処理システムは、以下のように表現することもできる。
【００５０】
本発明のデルタシグマ変調回路は、スイッチトキャパシタ積分回路を入力部に持つデルタシグマ変調回路において、該スイッチトキャパシタ積分器の入力側に装着されたキャパシタに接続されるスイッチ群は、該キャパシタ接続方向を正方向と負方向に切り換えられるように構成されていることを特徴としている。
【００５１】
本発明のデルタシグマ変調回路は、スイッチトキャパシタ積分回路を入力部に持つデルタシグマ変調回路において、同一の入力信号が該スイッチトキャパシタ積分器の非反転入力側と反転入力側に選択的に入力できる切替手段を構成要素にもつことを特徴としている。
【００５２】
さらに、直流電圧を発生する直流電圧源と、この直流電圧の電圧値を制御する波高値制御部とを入力部にもつことを特徴としている。
【００５３】
さらに、初段スイッチトキャパシタ積分回路の入力側キャパシタの接続方向を正方向または負方向に接続する制御を、標本化時間間隔が一定の２値信号（１ビット信号）を制御信号として接続切り替えを行うことを特徴としている。
【００５４】
さらに、デルタシグマ変調の対象が標本化時間間隔が一定の２値信号（１ビット信号）の場合には、入力される直流電圧値を積分し、デルタシグマ変調の対象がアナログ信号の場合には、初段スイッチトキャパシタ積分器は該アナログ信号を積分し、両動作が共通の構成で実現できることを特長としている。
【００５５】
さらに、アナログ信号をデルタシグマ変調する場合にその振幅を制御する手段と、標本化時間間隔が一定の２値信号（１ビット信号）をデルタシグマ変調する場合、入力される直流電圧の電圧値を制御する手段とを共通の構成要素で実現することを特徴としている。
【００５６】
本発明の信号処理システムは、波高値制御された少なくとも１系統の直流電圧を、複数系統の上記デルタシグマ変調器に共通に入力されることを特徴としている。
【００５７】
【発明の実施の形態】
本発明はオーディオ信号を再生するシステムに関するものであり、特に「標本化時間間隔が一定の２値信号」、つまり１ビット信号に符号化されたオーディオ信号を、ダイレクトに次段のデルタシグマ変調回路に入力する場合、入力される信号の大きさを任意に制御できる（音量を調整できる）手段に関するものである。
【００５８】
また、この手段は該デルタシグマ変調回路を構成する積分器、特に入力段のスイッチトキャパシタ積分回路との親和性が高いもので、デルタシグマ変調回路に内蔵可能な回路技術に関する要素を含む。
【００５９】
さらに、１ビット信号はデルタシグマ変調等により生成される２値信号を前提とし、例えば、該２値信号を各々異なる電圧に割り当てたパルス信号を生成した場合、該パルス信号から抽出された低周波数成分は、もとのオーディオ信号に一致するという性質により、該パルス信号の波高値を変更することで内包されるオーディオ信号の音量を制御できるという特長を応用した技術に関するものである。
【００６０】
〔実施の形態１〕
本発明に係る実施の一形態について、図１、図２、及び図８、図１０、図１１を用いて以下に説明する。
【００６１】
本実施の形態のデルタシグマ変調回路のアルゴリズムとしては、前述の図８に示したアルゴリズム例を採用できる。つまり、入力端子Ｐ１から入力された信号は、縦続に接続された積分器Ｍ１〜Ｍ７にて積分され、各積分器Ｍ１〜Ｍ７の出力が、加算器Ｋ４にて加算された後、量子化器Ｑに入力される。量子化器Ｑは、加算器Ｋ４の出力が０以上であるとき、出力端子Ｐ２に『１』の出力を導出し、加算器Ｋ４の出力が０未満のとき『０』の出力を導出する。また、量子化器Ｑの出力は、遅延回路Ｄ４を介して、初段の積分器Ｍ１の入力側に設けられた加算器Ｋ５に負帰還される。
【００６２】
一方、デルタシグマ変調回路が出力する１ビット信号の量子化雑音分布（ノイズフロア）にディップを形成して、当該量子化雑音分布形状を所望の形状に調整するために、３つの部分負帰還ループが形成されている。１つ目の部分負帰還ループは、積分器Ｍ２・Ｍ３に関連して設けられており、遅延回路Ｄ１及び乗算器Ｂ１を介して、積分器Ｍ２の入力側に設けられた加算器Ｋ１に負帰還している。同様に、積分器Ｍ４・Ｍ５に関連して、遅延回路Ｄ２、乗算器Ｂ２及び減算器Ｋ２が２つ目の部分負帰還ループとして設けられており、積分器Ｍ６・Ｍ７に関連して、遅延回路Ｄ３、乗算器Ｂ３及び減算器Ｋ３が３つ目の部分負帰還ループとして設けられている。
【００６３】
これらの３つの部分負帰還ループによって、１ビット信号の量子化雑音レベルは、各部分負帰還ループのゲインに応じた周波数（零点周波数）を中心に急峻に低下する。そして、これらのディップによって、高域の量子化雑音が抑制され、例えば、２０ｋＨｚなど、所望の利用周波数帯域の上限まで、量子化雑音のレベルを所定の値以下に保つことができる。
【００６４】
このようなデルタシグマ変調回路によって１ビット信号へと変調された入力信号は、図示しない受信あるいは再生装置において、例えば、低次のローパスフィルタなどにより復調される。なお、デルタシグマ変調回路のアルゴリズムは何らこれに限定されるものではない。
【００６５】
以下、本デルタシグマ変調回路における特徴点について説明する。本デルタシグマ変調回路の特徴は、そのアルゴリズムではなく、デルタシグマ変調する対象のオーディオ信号がたとえ符号化された１ビット信号であっても、ダイレクトにデルタシグマ変調回路に入力して高精度に処理を行わせること可能とすると共に、そのレベル調整（音量調整）も正確に行うことを可能とする、入力部及び該入力部に備えられた初段の積分器Ｍ１の構成にある。
【００６６】
図１に、本デルタシグマ変調回路の入力部、及び該入力部に積分器Ｍ１として備えられたスイッチトキャパシタ積分回路１の構成を示す。
【００６７】
このスイッチトキャパシタ積分回路１の入力側には、直流電圧を発生する直流電圧源としての高精度ＤＣ（直流）サプライ２が接続されており、高精度ＤＣサプライ２より発生されたＤＣ出力がスイッチトキャパシタ積分回路１に入力されるようになっている。
【００６８】
また、該高精度ＤＣサプライ２とスイッチトキャパシタ積分回路１との間には、波高値制御手段としての波高値ボリューム（電子ボリューム）３が設けられており、高精度ＤＣサプライ２より発生され、スイッチトキャパシタ積分回路１に入力されるＤＣ電圧値を、この波高値ボリューム３にて所望の波高値（レベル）に調整できるようになっている。
【００６９】
スイッチトキャパシタ積分回路１は、オペアンプＯＰの反転入力端子とオペアンプＯＰの出力端子との間に帰還側キャパシタＣ２が接続されると共に、オペアンプＯＰの反転入力端子の入力側に入力側キャパシタＣ１がスイッチ群を介して接続された構成を有している。そして、このスイッチトキャパシタ積分回路１の特徴的構成として、上記スイッチ群の駆動によって、入力側キャパシタＣ１の接続方向を正方向と負方向とで切り換えられるようになっている。
【００７０】
このような入力側キャパシタＣ１の接続方向の切り換えは、デルタシグマ変調の対象である１ビット信号によって制御される。図１０にその入力部を示した、従来のデルタシグマ変調回路では、１ビット信号はアナログ信号と同じ経路で、つまり、入力端子Ｔ１よりスイッチトキャパシタ積分回路１１内に入力されていた。これに対し、本デルタシグマ変調回路においては、１ビット信号は、初段のスイッチトキャパシタ積分回路１に、スイッチ群を駆動する制御信号として入力される。
【００７１】
スイッチ群は、１ビット信号にてそのＯＮ／ＯＦＦが制御され、例えば、１ビット信号が『１』の場合は『正方向』、１ビット信号が『０』の場合は『負方向』というように、入力側キャパシタＣ１から帰還側キャパシタＣ２に移動する電荷の極性を切り換える。
【００７２】
上記スイッチ群として、ここでは、５つのスイッチＳＷ１〜ＳＷ５よりなる構成を採用している。５つのスイッチＳＷのうち、スイッチＳＷ１〜ＳＷ４は、図１０に示したスイッチトキャパシタ積分回路１１におけるスイッチｓｗ１〜ｓｗ４と同様に設けられている。つまり、スイッチＳＷ１は、入力側キャパシタＣ１の一方の端子と波高値ボリューム３との間に、スイッチＳＷ２は、該スイッチＳＷ１が接続されている入力側キャパシタＣ１の端子とグランドとの間に、スイッチＳＷ４は、入力側キャパシタＣ１のもう一方の端子とオペアンプＯＰの反転入力端子との間に、スイッチＳＷ３は該スイッチＳＷ４が接続されている入力側キャパシタＣ１の端子とグランドとの間にそれそれ設けられている。
【００７３】
そして、新たなスイッチとしてオペアンプＯＰの反転入力端子とスイッチＳＷ１が接続されている入力側キャパシタＣ１の端子との間に、第５のスイッチＳＷ５を設けている。このスイッチＳＷ５を設けたことで、入力側キャパシタＣ１の接続方向を切り換えることが可能となる。
【００７４】
上記スイッチ群の動作関係を図２に示す。本デルタシグマ変調回路は、サンプリングクロック信号（以下、クロック信号）に基づいて動作する。
【００７５】
図２に示すように、１ビット信号が『１』の場合、サンプリング周期の前半では、スイッチＳＷ１とスイッチＳＷ３とが『ＯＮ』し、スイッチＳＷ２とスイッチＳＷ４が『ＯＦＦ』となる。そして、サンプリング周期の後半では、反対に、スイッチＳＷ２とスイッチ４とが『ＯＮ』し、スイッチＳＷ１とスイッチＳＷ３が『ＯＦＦ』となる。スイッチＳＷ５は、１ビット信号が『１』の場合、常に『ＯＦＦ』となる。
【００７６】
一方、１ビット信号が『０』の場合、サンプリング周期の前半では、１ビット信号が『１』の場合と同様に、スイッチＳＷ１とスイッチＳＷ３とが『ＯＮ』し、スイッチＳＷ２とスイッチＳＷ４、及びスイッチＳＷ５が『ＯＦＦ』となる。しかし、サンプリング周期の後半では、スイッチＳＷ３とスイッチＳＷ５とが『ＯＮ』し、スイッチＳＷ１とスイッチＳＷ２とスイッチＳＷ４とが『ＯＦＦ』となる。
【００７７】
このようにスイッチ群を駆動することで、該スイッチトキャパシタ積分回路１は、サンプリング周期の前半部で入力されるＤＣ電圧により入力側キャパシタＣ１に電荷が蓄えられ、サンプリング周期の後半部で入力側キャパシタＣ１に蓄えられた電荷がスイッチトキャパシタ積分により、帰還側キャパシタＣ２に移動するという動作（スイッチトキャパシタ動作）を行う。
【００７８】
そして、この帰還側キャパシタＣ２へと電荷を移動するサンプリング周期の後半部において、１ビット信号が『１』の場合は、入力側キャパシタ１に蓄積された電荷はそのまま帰還側キャパシタ２に移動するが、１ビット信号が『０』の場合は、入力側キャパシタＣ１の接続が反転するため、逆極性の電荷が帰還側キャパシタＣ２に移動する。
【００７９】
これにより、帰還側キャパシタＣ２に蓄積される電荷は、１ビット信号の極性に応じたものとなり、スイッチトキャパシタ積分回路１より出力される信号は、１ビット信号をアナログ信号のように扱ってその波形を積分したもの等しくなる。
【００８０】
なお、本デルタシグマ変調回路において、２段目以降の積分器Ｍ２〜Ｍ７の構成は、図１０に示したスイッチ群が４つのスイッチｓｗ１〜ｓｗ４よりなるスイッチトキャパシタ積分回路１１となり、その動作は、図１１に示すとおりの、通常のスイッチトキャパシタ動作となる。
【００８１】
このように、本実施の形態のデルタシグマ変調回路は、その入力部に備えられた初段のスイッチトキャパシタ積分回路１が、入力側キャパシタＣ１に接続されたスイッチ群にて、該入力側キャパシタＣ１の接続方向が正方向と負方向とで切り換え可能に構成されており、該スイッチ群のＯＮ・ＯＦＦを１ビット信号で制御して、高精度ＤＣサプライ２より発せられるＤＣ電圧を積分するようになっている。
【００８２】
したがって、デルタシグマ変調回路に１ビット信号をダイレクトに入力しつつ、１ビット信号のパルス波形に精度の高い波形整形を要求されることもなく、１ビット信号の波形をそのまま積分したと同じ１ビット信号に応じた精度の高い積分が可能となり、ひいては、１ビット信号をデルタシグマ変調回路にダイレクトに入力して高い精度でデルタシグマ変調させることができる。
【００８３】
また、このような１ビット信号をスイッチトキャパシタ積分回路１のスイッチ群の制御信号として用いる構成とすることで、オーディオ信号の音量調整を、１ビット信号の波高値そのものを調整するのではなく、高精度ＤＣサプライ２より発生されたＤＣ電圧の電圧値を制御して、間接的に１ビット信号のレベルを調整することができる。
【００８４】
したがって、１ビット信号のパルス波形の波高値を可変抵抗器で減衰させてボリュームを調整していた従来の構成のように、波形自体が波高値減衰時に歪んだり変形したりすることが起こらず、良好な音量調整が可能となる。
【００８５】
しかも、減衰する対象は、ＤＣ電圧値であって、高周波成分を含む１ビット信号の波高値ではないので、波高値ボリューム３を使用することが可能となっている。波高値ボリューム３は、減衰精度の優れているので、１ビット信号のレベルを正確に減衰させることを可能とする。
【００８６】
さらに、レベル調整の部材として、波高値ボリューム３を使用していることから、該波高値ボリューム３をアナログ信号のレベル調整用に許容することが可能となり、本デルタシグマ変調回路では、オーディオ信号が１ビット信号であってもアナログ信号であっても、共用可能となっている。
【００８７】
つまり、図１に破線にて示すように、本デルタシグマ変調回路には、１ビット信号だけでなく、従来どおりのアナログ信号に対してデルタシグマ変調処理も行えるように、アナログ信号を、初段のスイッチトキャパシタ積分回路１に入力し得るように構成されている。アナログ信号は、図示しないスイッチ手段等でスイッチトキャパシタ積分回路１の入力側が切り換えられることで、高精度ＤＣサプライ２の出力に代えて、スイッチトキャパシタ積分回路１に入力されることとなる。そして、上述したように、アナログ信号の波高値は、波高値ボリューム３にて調整されるようになっている。
【００８８】
本デルタシグマ変調回路では、デルタシグマ変調の対象がアナログ信号である場合、初段のスイッチトキャパシタ積分回路１において、入力側キャパシタＣ１の接続方向を正方向としてアナログ信号を積分する。その場合のスイッチトキャパシタ積分回路１に動作は、第５のスイッチＳＷ５が常に開いた状態となり、４つのスイッチＳＷ１〜ＳＷ４にて、図１０のスイッチトキャパシタ積分回路１１と同じスイッチトキャパシタ動作を行う。
【００８９】
〔実施の形態２〕
本発明に係る実施の他の形態について、図３〜図６を用いて以下に説明する。なお、説明の便宜上、実施の形態１で用いたと同じ機能を有する部材には同じ符号を付して説明を省略する。
【００９０】
実施の形態１のデルタシグマ変調回路では、初段の積分器Ｍ１を構成するスイッチトキャパシタ積分回路１が、入力側キャパシタＣ１の接続方向を切り換え可能に構成されており、その切り換え制御が、１ビット信号を制御信号として行われる構成となっていた。
【００９１】
これに対し、本実施の形態のデルタシグマ変調回路では、図３に示すように、初段の積分器Ｍ１を構成するスイッチトキャパシタ積分回路５は、差動入力型のスイッチトキャパシタ積分回路であって、高精度ＤＣサプライ２からのＤＣ電圧値の入力先を、１ビット信号の極性に応じて、『反転入力側』と『非反転入力側』に切り換える構成となっている。具体的には、１ビット信号の極性に応じて、『反転入力側』、『非反転入力側』の何れか一方側のスイッチ群のみを動かして、スイッチトキャパシタ動作を行わせる。
【００９２】
スイッチトキャパシタ積分回路５は、オペアンプＯＰ１の反転入力端子とオペアンプＯＰ１の非反転出力端子との間に帰還側キャパシタＣ２が接続されると共に、オペアンプＯＰ１の反転入力端子の入力側に、入力側キャパシタＣ１が第１のスイッチ群を介して接続されてなる一方、オペアンプＯＰ１の非反転入力端子とオペアンプＯＰ１の反転出力端子との間に帰還側キャパシタＣ２’が接続されると共に、オペアンプＯＰ１の非反転入力端子の入力側に入力側キャパシタＣ１’が第２のスイッチ群を介して接続されている。
【００９３】
ここで、第１のスイッチ群は、スイッチＳＷ１〜ＳＷ４よりなり、第２のスイッチ群はスイッチＳＷ１’〜ＳＷ４’よりなる。なお、入力側キャパシタＣ１への電荷の移動を制御するこれらスイッチＳＷ１〜ＳＷ４，ＳＷ１’〜ＳＷ４’は、図１０に示したスイッチトキャパシタ積分回路１１におけるスイッチｓｗ１〜ｓｗ４と同様に設けられている。
【００９４】
そして、このスイッチトキャパシタ積分回路５の特徴的構成として、上記第１及び第２のスイッチ群の駆動によって、上述したように、ＤＣ電圧の入力先を、反転入力側或いは非反転入力側と選択的に切り換えるようになっており、このような入力切り換えは、デルタシグマ変調の対象である１ビット信号によって制御される。第１及び第２のスイッチ群の動作関係を図４に示す。
【００９５】
図４に示すように、１ビット信号が『１』の場合は、反転入力側の第１のスイッチ群のみがスイッチトキャパシタ動作を行うように駆動され、非反転入力側の第２のスイッチ群は全て『ＯＦＦ』となる。これにより、ＤＣ電圧値の入力先は、反転入力側のみとなる。これに対し、１ビット信号が『０』の場合は、反対に、非反転入力側の第２のスイッチ群のみがスイッチトキャパシタ動作を行うように駆動され、反転入力側の第１のスイッチ群は全て『ＯＦＦ』となる。これにより、ＤＣ電圧値の入力先は、非反転入力側のみとなる。
【００９６】
スイッチトキャパシタ積分回路５がこのように駆動されることで、帰還側キャパシタＣ２，Ｃ２’に蓄積される電荷は、１ビット信号の極性に応じたものとなり、スイッチトキャパシタ積分回路５より出力される信号は、１ビット信号をアナログ信号のように扱ってその波形を積分したもの等しくなる。
【００９７】
なお、本デルタシグマ変調回路における２段目以降の積分器Ｍ２〜Ｍ７の構成は、図３に示した差動入力型のスイッチトキャパシタ積分回路５と同じ構成となる。但し、初段では、１ビット信号に応じて第１及び第２のスイッチ群が、反転入力側或いは非反転入力側のどちらか一方に電荷を運ぶようにスイッチ動作するのに対し、２段目移行の積分器Ｍ２〜Ｍ７では、差動で入力される信号を差動積分するようにスイッチ動作する。図６に、第１及び第２のスイッチ群の動作を示す。これよりわかるように、反転入力側と非反転入力側とは、同時に相似のスイッチ動作を行うこことなる。
【００９８】
また、図５に示すように、本デルタシグマ変調回路でも、１ビット信号だけでなく、従来どおりアナログ信号も扱えるように、アナログ信号が波高値ボリューム３を介してスイッチトキャパシタ積分回路５に入力されるように構成されている。この場合、差動入力型であるので、波高値ボリューム３からの出力を反転させるインバータＩが設けられており、スイッチトキャパシタ積分回路５における非反転入力側には、アナログ信号は該インバータＩを介して入力されるようになっている。
【００９９】
これにより、本デルタシグマ変調回路では、デルタシグマ変調の対象がアナログ信号である場合、初段のスイッチトキャパシタ積分回路５においては、２段目移行の積分器Ｍ２〜Ｍ７と同様に、反転入力側と非反転入力側とでアナログ信号を差動積分することとなる。
【０１００】
〔実施の形態３〕
本発明に係る実施の他の形態について、図７を用いて以下に説明する。なお、説明の便宜上、実施の形態１、２で用いたと同じ機能を有する部材には同じ符号を付して説明を省略する。
【０１０１】
複数チャンネルの１ビット信号である場合、チャンネル数分のデルタシグマ変調回路が備えられることとなる。例えば、図７に示すように、１ビット信号が、レフト、ライト、センターと３つのチャンネルからなる場合、３系統のデルタシグマ変調回路２０Ｌ・２０Ｒ・２０Ｃが備えられることとなる。
【０１０２】
従来のアナログ波形に対応したデルタシグマ変調回路では、１ビット信号がこのような複数チャンネルの場合、パルス波形の波高値を制御するために多連の可変抵抗を用いる。そのため、可変抵抗間のばらつきにより、複数チャンネルの波高値減衰量（音量調整レベル）が正確に一致し難く、また、一致させるには精度の高い（コストの高い）可変抵抗素子が必要であった。
【０１０３】
しかしながら、上記実施の形態１，２で説明した本発明に係るデルタシグマ変調回路では、初段の積分器Ｍ１であるスイッチトキャパシタ積分回路１・５は、１ビット信号の波形を直接積分するのではなく、高精度ＤＣサプライ２より出力されるＤＣ電圧値を積分し、１ビット信号はスイッチ群の制御信号として使用する。
【０１０４】
したがって、図７に示すように、ここでは、３系統のデルタシグマ変調回路２０Ｌ・２０Ｒ・２０Ｃの中の、任意の１デルタシグマ変調回路であるデルタシグマ変調回路２０Ｌより出力され、波高値ボリューム３にてそのレベルが調整されたＤＣ電圧値を、各デルタシグマ変調回路２０Ｌ・２０Ｒ・２０Ｃにて共用する構成としている。これにより、波高値ボリューム３のばらつきの影響を受けることがない。
【０１０５】
なお、図７では、一例として、入力部に図１に示すスイッチトキャパシタ積分回路１を備えた実施の形態１のデルタシグマ変調回路が複数系統備えられた信号処理システムを例示しており、入力部に図３に示すスイッチトキャパシタ積分回路５を備えた実施の形態２のデルタシグマ変調回路が複数系統備えられた信号処理システムについては、図示を省略する。
【０１０６】
【発明の効果】
本発明の第１のデルタシグマ変調回路は、以上のように、スイッチトキャパシタ積分回路を入力部に備えるデルタシグマ変調回路であって、上記スイッチトキャパシタ積分回路の入力側に直流電圧を発生する直流電圧源が設けられ、かつ、上記スイッチトキャパシタ積分回路は、入力側キャパシタに接続されたスイッチ群にて、該入力側キャパシタの接続方向が正方向と負方向とで切り換え可能に構成されていることを特徴としている。
【０１０７】
また、本発明の第１のデルタシグマ変調回路は、さらに、上記スイッチトキャパシタ積分回路における入力側キャパシタの接続方向の切り換えが、１ビット信号を制御信号として制御されることを特徴としている。
【０１０８】
これにより、入力側キャパシタの接続方向を、例えば、１ビット信号のもつ『１』『０』の情報に応じて切り換えて、上記直流電圧値を積分することで、１ビット信号の波形を積分したと同じ結果を得ることができる。しかも、得られた積分結果は、１ビット信号の波形を直接積分したものに比べ、波形整形の精度が積分結果に含まれることも無く、非常に精度の高いものとなる。
【０１０９】
また、この場合、積分するのは直流電圧値であるので、後述するように、この直流電圧値の波高値を調整することで、オーディオ信号が１ビット信号であっても、簡単かつ正確に音量を調整することができ、かつ、波高値制御に精度の高い電子ボリュームを使用することも可能となる。
【０１１０】
その結果、本デルタシグマ変調回路では、従来の構成では必要であった、１ビット信号の精度の高いパルス波形の生成が不要となり、１ビット信号をデルタシグマ変調回路にダイレクトに入力しながら、正確にデルタシグマ変調することが可能となり、かつ、簡単な構成の追加にて、１ビット信号であっても正確にその音量を調整可能な構成を実現させることができるという効果を奏する。
【０１１１】
本発明の第２のデルタシグマ変調回路は、以上のように、スイッチトキャパシタ積分回路を入力部に備えるデルタシグマ変調回路であって、上記スイッチトキャパシタ積分回路の入力側に直流電圧を発生する直流電圧源が接続され、かつ、上記スイッチトキャパシタ積分回路は、差動入力型であって、上記直流電圧源より発せられた直流電圧値を反転入力側と非反転入力側とに選択的に切り換えて入力し得るように構成されていることを特徴としている。
【０１１２】
また、本発明の第２のデルタシグマ変調回路は、さらに、上記スイッチトキャパシタ積分回路における反転入力側と非反転入力側との入力の切り換えが、１ビット信号を制御信号として制御されることを特徴としている。
【０１１３】
これにより、例えば、１ビット信号のもつ『１』『０』の情報に応じて、直流電圧値の入力を反転入力側と非反転入力側とで切り換えて、上記直流電圧値を積分することで、１ビット信号の波形を積分したと同じ結果を得ることができる。しかも、得られた積分結果は、１ビット信号の波形を直接積分したものに比べ、波形整形の精度が積分結果に含まれることも無く、非常に精度の高いものとなる。
【０１１４】
また、この場合、積分するのは直流電圧値であるので、後述するように、この直流電圧値の波高値を調整することで、オーディオ信号が１ビット信号であっても、簡単かつ正確に音量を調整することができ、かつ、波高値制御に精度の高い電子ボリュームを使用することも可能となる。
【０１１５】
その結果、本デルタシグマ変調回路では、従来の構成では必要であった、１ビット信号の精度の高いパルス波形の生成が不要となり、１ビット信号をデルタシグマ変調回路にダイレクトに入力しながら、正確にデルタシグマ変調することが可能となり、かつ、簡単な構成の追加にて、１ビット信号であっても正確にその音量を調整可能な構成を実現させることができるという効果を奏する。
【０１１６】
また、上記した第１及び第２のデルタシグマ変調回路は、さらに、上記直流電圧源とスイッチトキャパシタ積分回路との間に、上記直流電圧源より発生された直流電圧の電圧値を制御する波高値制御手段が設けられていることを特徴としている。
【０１１７】
これにより、直流電圧源より発生された直流電圧の波高値を波高値制御手段にて調整し、所望の電圧値としてから初段のスイッチトキャパシタ積分回路に入力して積分させるので、１ビット信号のレベルを直接に調整しなくとも、音量調整が可能となる。
【０１１８】
このような構成の音量調整は、１ビット信号のパルス波形の波高値を可変抵抗器で減衰させてボリュームを調整していた従来の構成に比べて、波形自体が波高値減衰時に歪んだり変形したりすることがないので、良好な音量調整となる。
【０１１９】
しかも、減衰する対象は、直流電圧源より発生される直流電圧値であるので、上記波高値制御手段として、帯域は狭いが減衰精度の優れた電子ボリュームを使用することができる。このことはつまり、１ビット信号のレベルを正確に減衰させることを可能とするだけでなく、アナログ信号と１ビット信号との間で、レベル調整のための部材を共用できることでもあり、デルタシグマ変調回路自体の共用化にも繋がるという効果を奏する。
【０１２０】
また、上記した第１及び第２のデルタシグマ変調回路は、さらに、上記直流電圧源からの直流電圧に切り換えてアナログ信号を上記スイッチトキャパシタ積分回路に入力させるアナログ信号入力手段が設けられ、第１のデルタシグマ変調回路では、アナログ信号が入力された場合、スイッチトキャパシタ積分回路は入力側キャパシタの接続方向を正方向にしてアナログ信号を積分するように制御され、第２のデルタシグマ変調回路では、スイッチトキャパシタ積分回路は、アナログ信号を差動積分するように制御されることを特徴としている。
【０１２１】
これにより、デルタシグマ変調する対象のオーディオ信号の信号形態が、アナログ信号であっても１ビット信号であっても、高精度にデルタシグマ変調し得るものとなり、共用することができる。
【０１２２】
また、上記した第１及び第２のデルタシグマ変調回路は、さらに、上記波高値制御手段が、該アナログ信号の振幅を制御することを特徴としている。
【０１２３】
これにより、上記波高値制御手段にてアナログ信号の振幅をも制御させることで、このデルタシグマ変調回路は、デルタシグマ変調する対象のオーディオ信号の信号形態がアナログ信号であっても、１ビット信号であっても、同じレベル調整部材を用いて音量調整が可能となり、部材点数の削減を図ることができる。
【０１２４】
本発明の信号処理システムは、以上のように、上記デルタシグマ変調回路が複数系統備えられており、そのなかの１つのデルタシグマ変調回路に備えられた直流電圧源より発生され、波高値制御手段にて波高値が制御された直流電圧が、各デルタシグマ変調回路に共通に入力されることを特徴としている。
【０１２５】
これにより、チャンネル数に応じて複数系統備えられたデルタシグマ変調回路の中の１デルタシグマ変調回路に備えられた直流電圧源より発生され、波高値制御手段にて波高値が制御された直流電圧を、各デルタシグマ変調回路に共通に入力して使用することで、各デルタシグマ変調回路における波高値制御手段間のばらつきによる問題をなくすることができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るデルタシグマ変調回路の入力部及び入力部に備えられた初段のスイッチトキャパシタ積分回路の構成を示す回路図である。
【図２】図１のデルタシグマ変調回路に備えらた初段のスイッチトキャパシタ積分回路におけるスイッチ群の動作を示すタイミング図である。
【図３】本発明の実施の形態２に係るデルタシグマ変調回路の入力部及び入力部に備えられた初段のスイッチトキャパシタ積分回路の構成を示す回路図である。
【図４】図３のデルタシグマ変調回路に備えられた初段のスイッチトキャパシタ積分回路におけるスイッチ群の動作を示すタイミング図である。
【図５】図３のデルタシグマ変調回路によるデルタシグマ変調の対象がアナログ信号である場合の入力部、及び初段のスイッチトキャパシタ積分回路の構成を示す回路図である。
【図６】図３のデルタシグマ変調回路に備えられた２段目以降のスイッチトキャパシタ積分回路のスイッチ群の動作を示すタイミング図である。
【図７】デルタシグマ変調回路が複数系統備えられた信号処理システムの構成を示す回路ブロック図である。
【図８】デルタシグマ変調回路におけるアルゴリズムの一例を示す図面である。
【図９】ＣＲ積分器の構成を示す回路図である。
【図１０】信号をシングルで扱うスイッチトキャパシタ積分回路の構成を示す回路図である。
【図１１】図１０に示したのスイッチトキャパシタ積分回路のスイッチ群の動作を示すタイミング図である。
【図１２】従来のデルタシグマ変調回路におけるアナログ信号をデルタシグマ変調する場合の入力部及び入力部に備えられた初段のスイッチトキャパシタ積分回路の構成を示す回路図である。
【符号の説明】
１　　スイッチトキャパシタ積分回路
５　　スイッチトキャパシタ積分回路
Ｃ１　　入力側キャパシタ
Ｃ２　　帰還側キャパシタ
２　　高精度ＤＣサプライ（直流電圧源）
３　　波高値ボリューム（波高値制御手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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