(57)【要約】【課題】従来の半導体記録装置では、各チャンネル毎にチャンネルコントローラＩＣを配して、メモリコントローラ、およびＲＡＭは主系、従系共用とした構成であり、チャンネルに依存したメモリ容量に限定されていた。【解決手段】チャンネル毎にメモリを分けるのではなく、チャンネル間をデータバスにて接続してメモリ容量の制約を無くし、メモリまでのデータバスの構成を階層化することで、物理的なメモリへの依存を無くした。また、主系、従系をメモリコントローラのデータバスにて切り分けを行ない、それぞれの系の独立性を確保した。メモリの故障分離が実施されるときには容量による制約を無くすために、メモリコントローラからメモリへのアクセスは主系、従系にあるデータバスを使用せず、メモリコントローラを見かけ上スルーして行なえるメモリコントローラ間の制御、データラインを設けたことを特徴としている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
データの入出力チャンネルと半導体メモリを直接には接続せず、データ入力用バスとデータ出力用バス及びメモリコントローラ用データバスとに分離して、
上記データ入力用バスから入力する入力回路と、
上記データ出力用バスへ出力する出力用回路と、
上記メモリコントローラ用データバスと接続するメモリコントローラ用チャンネルコントローラ部とを具備し、
かつ、上記入力回路と上記出力用回路及び上記チャンネルコントローラ部は主系、従系の回路から構成されたことを特徴とするデータ記録再生装置。
【請求項２】
主系、従系用のチャンネルコントローラ用ＩＣを備え、メモリの故障分離に際して、メモリアドレスが入出力チャンネルに直接には関与しないことを特徴とする請求項１記載のデータ記録再生装置。
【請求項３】
主系、従系のメモリコントローラ用データバスと別に、主系、従系のメモリコントローラ用ＩＣが、上記メモリコントローラ用データバスに依存しないで、メモリコントローラ間専用のチャンネルコントローラデータバスから、いずれかのメモリコントローラのメモリへスルーでアクセスできることを特徴とする請求項１記載のデータ記録再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、人工衛星搭載用電子機器のメモリを有するデータ記録再生装置に関するものである。
【０００２】
【従来の技術】
従来のデータ記録再生装置では、チャンネル毎に分かれており、記録するためのデータが一定のデータ量に達するまで主制御器で入力データを受け付け、その一定のデータになると後段のメモリ制御へデータを送る処理を行ない、送られたデータをメモリへ記録、またはメモリから読み出し後段の出力回路へ送ることを制御する（例えば、特許文献１参照。）。
メモリから読み出された再生データを半導体記録装置より出力する。記録回路には、複数のＲＡＭが存在するため、どのアドレスのＲＡＭへデータを記録する、または再生するというデータの入出力を管理する部分は、メモリ制御回路である。
【０００３】
【特許文献１】
実用新案公開平６−７００５０号公報（段落番号（００１８），第１図）
【０００４】
【発明が解決しようとする課題】
従来の半導体記録装置では、各チャンネル毎にメモリ制御回路を配して、ＲＡＭは１種類で主系、従系共用とした構成であり、チャンネルに依存したメモリ容量に限定されていた。
【０００５】
メモリの容量については、ｅｎｄ  ｏｆ  ｌｉｆｅまでを考慮して、十分に足るメモリを各チャンネル毎に必要とし、かつＲＡＭの故障によって各チャンネル間でバラツキも生じ記録できる容量が異なってくる事態も生じるという問題があった。メモリ容量の選定については、不足することがないように余分なＲＡＭを搭載することで、コスト的にも重量的にも機器を圧迫するという問題点があった。
【０００６】
この発明は上記のような問題点を解決するためになされたもので、チャンネルコントローラとメモリコントローラの階層化をすることで、各チャンネルとメモリとの直接の依存が無くなるので、コスト的に安価で小型軽量な機器を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明のデータ記録再生装置は、データの入出力チャンネルと半導体メモリを直接には接続せず、データ入力用バスとデータ出力用バス及びメモリコントローラ用データバスとに分離して、データ入力用バスから入力する入力回路と、データ出力用バスへ出力する出力用回路と、メモリコントローラ用データバスと接続するメモリコントローラ用チャンネルコントローラ部とを具備し、かつ、入力回路と出力用回路及びチャンネルコントローラ部は主系、従系の回路から構成されたものである。
【０００８】
【発明の実施の形態】
実施の形態１．
図１は本発明のデータ記録再生装置のブロック図である。
入力回路（主系）１は記録するためのデータが一定のデータ量に達するまで入力データを受け付け、その一定のデータになると入力回路（従系）２へデータを送る処理を行なう半導体記録装置の回路、入力回路（従系）２は入力回路（主系）１と同じ機能を持つ半導体記録装置の回路、チャンネルコントローラ部（主系）３は入力回路により送られたデータをメモリへ記録、またはメモリから読み出し後段の出力回路（主系）５へ送ることを制御する。なお、チャンネルコントローラ部（従系）４はチャンネルコントローラ部（主系）３の機能と同じでバス上にデータを送信、受信する回路をもっている。
【０００９】
出力回路（主系）５はチャンネルコントローラ部（主系）３から読み出された再生データを半導体記録装置より出力するための同期符号、チェックビット等のファーマットを整えてから出力を行なう回路であり、なお、出力回路（従系）６は出力回路（主系）５と同じ機能の回路である。
【００１０】
コマンド処理部７は半導体記録装置への指示内容をパケットデータとして受信して解析し、テレメトリ処理部８はデータフォーマットの正否、制御内容の正否を判別し、ＣＰＵ９へ処理内容を送るコマンド処理部（主系）７、テレメトリ処理部８は半導体記録装置内の各種状態を規定のデータフォーマットへ変換して外部へ出力する。ＣＰＵ９はコマンド処理部（主系）７、テレメトリ処理部８、チャンネルコントローラ部３（主系）等の制御を行ない、かつメモリの記録、再生、物理アドレスと論理アドレスとの変換等を行なうファームウェアを搭載したＣＰＵ９である。
【００１１】
ＤＣ／ＤＣコンバータ１０は外部から入力されたバス電圧を半導体記録装置の電子回路全体の回路電源、および半導体メモリの電源として供給できるように５Ｖ，３．３Ｖ等にの低電圧に変換する直流電圧変換回路であるＤＣ／ＤＣコンバータ１０である。
【００１２】
チャンネル毎にメモリを分けるのではなく、チャンネル間をデータバスにて接続してメモリ容量の制約を無くし、メモリまでのデータバスの構成を階層化することで、物理的なメモリへの依存を無くした。
【００１３】
図２は、図１のチャネルコントローラ内部（点線部）のブロック図の詳細を記載したものである。
チャネルコントローラＩＣ（ＰＲＩ）１２およびチャネルコントローラＩＣ（ＲＥＤ）１４は入力回路（主系）１、入力回路（従系）２により一定のデータ量（パケット単位）に揃えられたデータをメモリコントローラＩＣ（ＰＲＩ）１６、メモリコントローラＩＣ（ＲＥＤ）１７のデータバスへ送信して記録動作を行なう、またはＣＰＵ９からの制御信号により半導体メモリ（ＲＡＭ１８、ＲＡＭ１９）より記録してあるデータについてメモリコントローラＩＣ（ＰＲＩ）１６、メモリコントローラＩＣ（ＲＥＤ）１７を経由して出力回路（主系）５、出力回路（従系）６へ送る再生動作を実施するものである。
【００１４】
また、チャネルコントローラＩＣ（ＰＲＩ）１２、チャネルコントローラＩＣ（ＲＥＤ）１４はデータバスにおけるマスタとしてバスの優先権を持つものであり、衛星外との通信を行うための各チャンネル（Ａｃｈ、Ｂｃｈ、Ｃｃｈ）のデータバスの占有権を制御する機能を有する。
【００１５】
チャネルコントローラＩＣ（Ａｃｈ）１１、チャネルコントローラＩＣ（Ｂｃｈ）１３、チャネルコントローラＩＣ（Ｃｃｈ）１５は、入力回路（主系）１、入力回路（従系）２から入力されたデータを各チャンネルコントローラＩＣ（Ａｃｈ）１１、チャンネルコントローラＩＣ（Ｂｃｈ）１３、チャンネルコントローラＩＣ（Ｃｃｈ）１５のバスにてデータを送信するためのものであり、ＣＰＵ９からの制御信号により半導体メモリ（ＲＡＭ１８、ＲＡＭ１９）より記録してあるデータについてメモリコントローラＩＣ（ＰＲＩ）１６、メモリコントローラＩＣ（ＲＥＤ）１７を経由して出力回路（主系）５、出力回路（従系）６へ送る再生動作を実施するための主系と従系である。
【００１６】
チャネルコントローラＩＣ（Ａｃｈ）１１、チャネルコントローラＩＣ（Ｂｃｈ）１３、チャネルコントローラＩＣ（Ｃｃｈ）１５は、上記のチャネルコントローラＩＣ（ＰＲＩ側）１２によりデータバスを使用する権利を制御されスレーブとなる。
【００１７】
メモリコントローラＩＣ（ＰＲＩ）１６、メモリコントローラＩＣ（ＲＥＤ）１７を経由して出力回路（主系）５、出力回路（従系）６へ送る再生動作を実施するチャンネルコントローラＩＣ（ＰＲＩ）１２とチャンネルコントローラＩＣ（ＲＥＤ）１４の主系と従系である。
【００１８】
また、チャンネルコントローラＩＣ（ＰＲＩ）１２とチャンネルコントローラＩＣ（ＲＥＤ）１４は主系と従系であり、チャンネルコントローラデータバス（ＰＲＩ）２２におけるマスタとしてバスの優先権を持つものであり、各チャンネル（Ａｃｈ、Ｂｃｈ、Ｃｃｈ）の占有権を制御する機能を有する。
【００１９】
ＲＡＭ１８は、データの記録、再生を行なう複数のメモリであり、メモリコントローラデータバス（ＰＲＩ）２０は、チャネルコントローラＩＣ（ＰＲＩ）１２とメモリコントローラＩＣ（ＰＲＩ）１６間の主系のバスである。
また、ＲＡＭ１９は、データの記録、再生を行なう複数のメモリであり、メモリコントローラデータバス（ＲＥＤ）２１は、チャネルコントローラＩＣ（ＲＥＤ）１４とメモリコントローラＩＣ（ＲＥＤ）１７間の従系のバスである。
【００２０】
チャンネルコントローラデータバス（ＰＲＩ）２２、チャンネルコントローラデータバス（ＲＥＤ）２３は、チャネルコントローラＩＣ（Ａｃｈ）１１、チャネルコントローラＩＣ（Ｂｃｈ）１３、チャネルコントローラＩＣ（Ｃｃｈ）１５間のバスであり、これも主系、従系それぞれあることを示す。
【００２１】
チャネルコントローラＩＣ（Ａｃｈ）１１、チャネルコントローラＩＣ（Ｂｃｈ）１３、チャネルコントローラＩＣ（Ｃｃｈ）１５は、入力回路（主系）１、入力回路（従系）２から入力されたデータを各チャンネルコントローラＩＣのチャンネルコントローラデータバス（ＰＲＩ）２２にてデータを送信するためのものであり、出力された記録用データはチャンネルコントローラ（ＰＲＩ）１２に入力される。
【００２２】
ここでは、入力回路（主系）１、入力回路（従系）２とチャネルコントローラＩＣ（Ａｃｈ）１１、チャネルコントローラＩＣ（Ｂｃｈ）１３、チャネルコントローラＩＣ（Ｃｃｈ）１５（以降スレーブ）は一対である。
【００２３】
チャネルコントローラＩＣ（Ａｃｈ）１１、チャネルコントローラＩＣ（Ｂｃｈ）１３、チャネルコントローラＩＣ（Ｃｃｈ）１５は、入力回路（主系）１から入力されたデータを各チャンネル１Ｃのチャンネルコントローラデータバス（ＰＲＩ）２２にてデータを送信するためのＩＣでありＣＰＵ９からの制御信号により半導体メモリ（ＲＡＭ１８）より記録してあるデータについてメモリコントローラＩＣ（ＰＲＩ）１６を経由して出力回路（主系）５へ送る再生動作を実施するチャネルコントローラＩＣ（Ａｃｈ）１１、チャネルコントローラＩＣ（Ｂｃｈ）１３、チャネルコントローラＩＣ（Ｃｃｈ）１５の主系（従系も同様にある）である。
【００２４】
チャネルコントローラＩＣ（Ａｃｈ）１１、チャネルコントローラＩＣ（Ｂｃｈ）１３、チャネルコントローラＩＣ（Ｃｃｈ）１５は、上記のチャネルコントローラＩＣ（ＲＥＤ）１４によりチャンネルコントローラデータバス（ＲＥＤ）２３を使用する権利を制御されスレーブとなる。
【００２５】
メモリコントローラＩＣ（ＲＥＤ）１７は、複数のＲＡＭ１９が存在するため、どのアドレスのＲＡＭ１９へデータを記録する、または再生するデータの入出力を管理するメモリコントローラＩＣ（ＲＥＤ）１７であり、チャネルコントローラＩＣのメモリコントローラデータバス（ＲＥＤ）２１に接続していて、メモリコントローラＩＣ（ＲＥＤ）１７が保有する固有の物理アドレス範囲にあるデータをメモリであるＲＡＭ１９へ記録、またはデータ読み出しの制御を直接行なうＩＣである。
【００２６】
記録済のデータを再生する場合についても、データ出力タイミングは記録時と同様にマスタにより管理される。
【００２７】
チャンネル記録用データはチャンネルコントローラ内部にてコマンドにより指定された論理アドレス上のファイルへ記録するために論理アドレスとデータがメモリコントローラと接続されたチャンネルコントローラデータバス（ＲＥＤ）２３上に出力される。
【００２８】
チャネルコントローラＩＣ（ＲＥＤ）１４からメモリのＲＡＭ１９は直接制御されていない、かつメモリコントローラＩＣ（ＲＥＤ）１７が間にあることで物理アドレスから変換された論理アドレスの状態のままであり、メモリの削除によるメモリ領域の変更、予備メモリを従系から補充するときのアドレス変更等の影響を受けない。
【００２９】
主系、従系をメモリコントローラデータバス（ＰＲＩ）２０、メモリコントローラデータバス（ＲＥＤ）２１にて切り分けを行ない、それぞれの系の独立性を確保した。
【００３０】
チャンネルコントローラから下位のデータバスを構成しているメモリコントローラＩＣが接続されたデータバスは、マスタにより記録、再生のデータ出力を管理される。メモリコントローラＩＣ間にはマスタ、スレーブという関係はなく、一括してチャネルコントローラのマスタにて管理される。
【００３１】
メモリコントローラＩＣ（ＰＲＩ）１６、メモリコントローラＩＣ（ＲＥＤ）１７は、上記のように主系チャネルコントローラＩＣ（ＰＲＩ）１２、従系に分かれているチャネルコントローラＩＣ（ＲＥＤ）１４のデータバスに接続される。本発明では、主系、従系のデータバスとは別に、メモリコントローラＩＣ（ＰＲＩ）１６、メモリコントローラＩＣ（ＲＥＤ）１７の独立した一対の制御とアドレス、データの入出力Ｉ／Ｏを持つ。
【００３２】
この入出力Ｉ／Ｏにより、メモリコントローラＩＣ（ＰＲＩ）１６間には主系動作時には従系側に接続しているメモリコントローラＩＣ（ＲＥＤ）１７がメモリを制御する権利を失い、主系側の管理下に入り見かけ上メモリ容量を２倍に増加させる。
【００３３】
本機能は、メモリの故障分離時には非常に有効であり、従来のように余分なメモリを搭載する必要が無くなる。
【００３４】
メモリの故障分離が実施されるときには容量による制約を無くすために、メモリコントローラからメモリへのアクセスは主系、従系にあるデータバスを使用せず、メモリコントローラを見かけ上スルーして行なえるメモリコントローラ間の制御、データラインを設けたことを特徴としている。
【００３５】
メモリ容量はチャンネル毎に余分に搭載する必要もなく、使用していない主系または従系のメモリを使用することで、故障分離に関しても十分な対応が可能である。
【００３６】
データ再生時には、コマンド処理部７からＣＰＵ９へ論理アドレス上のデータの読み出しが指示され、チャンネルコントローラ部（主系）３のマスタへ指示が入力されることで、マスタはスレーブの各チャンネルコントローラ部（従系）４に読み出しの準備と制御を行なう。
【００３７】
メモリコントローラＩＣ（ＰＲＩ）１６は、マスタより論理アドレスの指定を受け取りメモリであるＲＡＭ１８へ読み出しを行なう。読み出したデータは、再度メモリコントローラ（ＰＲＩ）１６よりメモリコントローラデータバス（ＰＲＩ）２０上に出力するが、そのタイミングはマスタが制御して、データバスを占有するタイミングと優先順位を各メモリコントローラＩＣ（ＰＲＩ）１６へ指示する。読み出しデータを受け取ったマスタは、出力するべきチャネルコントローラＩＣ（ＰＲＩ）１２を制御してデータ出力を実施する。
【００３８】
前記は主系側から見た場合の動作であるが、当然従系側に切替えた場合には、主系と従系の関係が逆転したのみであり、機能としては主系、従系に変りなく動作する。
【００３９】
主系、従系をそれぞれ共有する回路が非常に少なくなることで、信頼度が高められる。
【００４０】
ＣＰＵ９が管理するアドレス領域は広がり、かつ階層化したチャンネルコントローラデータバス（ＰＲＩ）２２、チャンネルコントローラデータバス（ＲＥＤ）２３、メモリコントローラデータバス（ＰＲＩ）２０、メモリコントローラデータバス（ＲＥＤ）２１、メモリコントローラＩＣ（ＰＲＩ）１６、メモリコントローラＩＣ（ＲＥＤ）１７間のデータバスによってメモリのタイミング等の管理を実施することなく、ファームウェアの時間管理、アービトレーション等を管理することで、従来よりも高周波数のクロックによる高速処理を行なうこと無く、安価な低速のＣＰＵ９を用いることも可能となる。
【００４１】
【発明の効果】
この発明によれば、以上で述べたように、チャンネルコントローラとメモリコントローラの階層化をすることで、各チャンネルとメモリとの直接の依存が無くなるので、コスト的に安価で小型軽量な機器が実現可能になる。
【図面の簡単な説明】
【図１】本発明のデータ記録再生装置ブロック図
【図２】図１のチャネルコントローラ内部ブロック図
【符号の説明】
１  入力回路（主系）、  ２  入力回路（従系）、  ３  チャンネルコントローラ部（主系）、  ４  チャンネルコントローラ部（従系）、  ５  出力回路（主系）、６  出力回路（従系）、  ７  コマンド処理部、  ８  テレメトリ処理部、  ９ＣＰＵ、  １０  ＤＣ／ＤＣコンバータ、  １１  チャネルコントローラＩＣ（Ａｃｈ）、  １２  チャネルコントローラＩＣ（ＰＲＩ）、  １３  チャネルコントローラＩＣ（Ｂｃｈ）、  １４  チャネルコントローラＩＣ（ＲＥＤ）、１５  チャネルコントローラＩＣ（Ｃｃｈ）、  １６  メモリコントローラＩＣ（ＰＲＩ）、  １７  メモリコントローラＩＣ（ＲＥＤ）、  １８  ＲＡＭ、１９  ＲＡＭ、  ２０  メモリコントローラデータバス（ＰＲＩ）、  ２１  メモリコントローラデータバス（ＲＥＤ）、  ２２  チャンネルコントローラデータバス（ＰＲＩ）、  ２３  チャンネルコントローラデータバス（ＲＥＤ）。
【図１】
2004302511.tif 000003
【図２】
2004302511.tif 000004