(57)【要約】【課題】消費電力を増加させずにアベレージング手法による出力オフセットのσ値低減効果を上げることにより、変換精度の向上を図ること。【解決手段】コンパレータ群１００は、並列に入力されるアナログ信号電圧Ｖｉｎと個別に供給される参照電圧Ｖｒｅｆ＿ｉとの大小比較を行う複数個のコンパレータを備える。各コンパレータは、大小比較と増幅とを行う初段アンプ１０１と初段アンプの出力を増幅して出力する２段目アンプ１０６とを備え、２段目アンプ１０６の出力端同士がアベレージング用抵抗素子１０７，１０８を介して接続されている。ＢＦ１０２，１０３とＤＥＴ１０４と５ＯＲ１０５とによって初段アンプ１０１の出力電圧に基づき、自コンパレータに供給される参照電圧を中心に狭い変化範囲内の参照電圧が供給される所定数のコンパレータにおける２段目アンプ１０６の入力段トランジスタのバイアス電流を増加させる。【選択図】      図１
2004343554.tif 000002
【特許請求の範囲】
【請求項１】
並列に入力されるアナログ信号電圧と個別に供給される参照電圧との大小比較を行う複数個のコンパレータを備えるＡ／Ｄ変換器において、
前記複数個のコンパレータは、
前記大小比較と増幅とを行う第１アンプと前記第１アンプの出力を増幅して出力する第２アンプとを備え、
前記第１アンプと前記第２アンプの一方または双方において出力端同士がアベレージング用抵抗素子を介して接続されているとともに、
前記第１アンプの出力電圧に基づき、自コンパレータに供給される参照電圧を中心に狭い変化範囲内の参照電圧が供給される所定数のコンパレータにおける前記第２アンプの入力段トランジスタのバイアス電流を増加させる制御手段、
を備えたことを特徴とするＡ／Ｄ変換器。
【請求項２】
並列に入力されるアナログ信号電圧と個別に供給される参照電圧との大小比較を行う複数個のコンパレータを備えるＡ／Ｄ変換器において、
前記複数個のコンパレータは、
前記大小比較と増幅とを行うアンプの出力端同士がアベレージング用抵抗素子を介して接続されているとともに、
前記アンプの出力電圧に基づき、自コンパレータに供給される参照電圧を中心に狭い変化範囲内の参照電圧が供給される所定数のコンパレータにおける前記アンプの入力段トランジスタのバイアス電流を増加させる制御手段、
を備えたことを特徴とするＡ／Ｄ変換器。
【請求項３】
並列に入力されるアナログ信号電圧と個別に供給される参照電圧との大小比較を行う複数個のコンパレータを備えるＡ／Ｄ変換器において、
前記複数個のコンパレータは、
前記大小比較と増幅とを行う第１アンプと前記第１アンプの出力を増幅して出力する第２アンプとを備え、
前記第１アンプと前記第２アンプの一方または双方において出力端同士がアベレージング用抵抗素子を介して接続されているとともに、
前記第１アンプの出力電圧が前記第１アンプの両入力電圧が等しくなるときの出力電圧に設定されている閾値電圧付近にあるときにのみ前記第２アンプの入力段トランジスタのバイアス電流を増加させる制御手段、
を備えたことを特徴とするＡ／Ｄ変換器。
【請求項４】
並列に入力されるアナログ信号電圧と個別に供給される参照電圧との大小比較を行う複数個のコンパレータを備えるＡ／Ｄ変換器において、
前記複数個のコンパレータは、
前記大小比較と増幅とを行うアンプの出力端同士がアベレージング用抵抗素子を介して接続されているとともに、
前記アンプの出力電圧が前記アンプの両入力電圧が等しくなるときの出力電圧に設定されている閾値電圧付近にあるときにのみ前記アンプの入力段トランジスタのバイアス電流を増加させる制御手段、
を備えたことを特徴とするＡ／Ｄ変換器。
【請求項５】
入力されるアナログ信号電圧を低い分解能でデジタル変換を行う変換手段と、
並列に入力される前記アナログ信号電圧と個別に供給される参照電圧との大小比較を行う複数個のコンパレータが前記変換手段の分解能で定まる個数分設けられるコンパレータ群であって、前記コンパレータが備える前記大小比較と増幅とを行うアンプの出力端同士がアベレージング用抵抗素子を介して接続されているコンパレータ群と、
前記コンパレータ群における前記複数個のコンパレータ毎に対応する前記参照電圧を発生する参照電圧発生手段と、
前記変換手段の出力デジタル値に応じて前記コンパレータ群における前記複数個のコンパレータの中の１つを選択し、選択した前記複数個のコンパレータにおける前記アンプの入力段トランジスタのバイアス電流を増加させる制御手段と、
前記コンパレータ群の出力をデジタルコードに変換するデジタルコード発生手段と、
を備えたことを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に係り、特に並列に入力されるアナログ信号電圧と個別に供給される参照電圧との大小比較を行う複数個のコンパレータを備えるＡ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】
並列に入力されるアナログ信号電圧と個別に供給される参照電圧との大小比較を行う複数個のコンパレータを備えるＡ／Ｄ変換器としては例えば特許文献１，２に開示されたものが知られている。ここでは、この発明の理解を容易にするため、図１３〜図１９を参照して、その概要を説明する。なお、図１３は、従来のＡ／Ｄ変換器の構成例を示すブロック図である。図１４は、図１３に示すコンパレータが備えるアンプのオフセット特性を説明する図である。図１５は、図１３に示すＡ／Ｄ変換器におけるアナログ入力電圧と出力電圧差との関係図である。図１６は、図１３に示すＡ／Ｄ変換器にアベレージング手法を適用する場合の説明図である。図１７は、アベレージング手法を適用した場合のコンパレータアンプ手法とアベレージング用抵抗素子との関係説明図である。図１８は、アベレージング手法による出力オフセットのσ値低減効果を説明するアナログ入力電圧と出力電圧差との関係図である。図１９は、コンパレータアンプの入力段の構成を説明する回路図である。
【０００３】
図１３に示すＡ／Ｄ変換器は、参照電圧発生回路１３０１とコンパレータ群１３０２とエンコーダ１３０３とを備えている。コンパレータ群１３０２は、アナログ信号（電圧Ｖｉｎ）が並列に入力される複数のコンパレータＣＭＰ＿ｔｏｐ〜ＣＭＰ＿ｉ〜ＣＭＰ＿４，ＣＭＰ＿３，ＣＭＰ＿２，ＣＭＰ＿１，ＣＭＰ＿ｂｏｔｔｏｍによって構成されている。各コンパレータは、同様の構成である。以下、誤解のない限り代表例として任意のコンパレータＣＭＰ＿ｉを取り上げて説明する。
【０００４】
参照電圧発生回路１３０１は、上位電圧ＶＲＴと下位電圧ＶＲＢとに基づき、コンパレータ群１３０２が備える各コンパレータＣＭＰ＿ｉと１対１対応の参照電圧Ｖｒｅｆ＿ｉを発生する。参照電圧Ｖｒｅｆ＿ｔｏｐは最高電圧であり、対応するコンパレータＣＭＰ＿ｔｏｐに与えられている。また、参照電圧Ｖｒｅｆ＿ｂｏｔｔｏｍは最低電圧であり、対応するコンパレータＣＭＰ＿ｂｏｔｔｏｍに与えられている。つまり、コンパレータ群１３０２が備える複数のコンパレータでは、コンパレータＣＭＰ＿ｔｏｐからコンパレータＣＭＰ＿ｂｏｔｔｏｍに向かって順々に低下する参照電圧が供給されている。
【０００５】
要するに、このＡ／Ｄ変換器では、コンパレータ群１３０２にて各コンパレータＣＭＰ＿ｉがアナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ＿ｉとの大小比較を行い、アナログ入力電圧Ｖｉｎ≧参照電圧Ｖｒｅｆ＿ｉのときは“Ｈ”信号を出力し、アナログ入力電圧Ｖｉｎ＜参照電圧Ｖｒｅｆ＿ｉのときは“Ｌ”信号を出力する。それらの比較結果に基づきエンコーダ１３０３が当該Ａ／Ｄ変換器のデジタル出力コードを決定するようになっている。
【０００６】
具体的には、コンパレータ群１３０２では、例えば、アナログ入力電圧Ｖｉｎが参照電圧Ｖｒｅｆ＿ｉ−１と参照電圧Ｖｒｅｆ＿ｉの間に相当する電圧であるとき、つまり参照電圧Ｖｒｅｆ＿ｉ−１≦アナログ入力電圧Ｖｉｎ＜参照電圧Ｖｒｅｆ＿ｉであるときは、コンパレータＣＭＰ＿ｂｏｔｔｏｍからコンパレータＣＭＰ＿ｉ−１までの出力信号が“Ｈ”信号となり、コンパレータＣＭＰ＿ｉからコンパレータＣＭＰ＿ｔｏｐまでの出力信号が“Ｌ”信号となる。その結果、エンコーダ１３０３では、対応するデジタルコードＤｉを当該Ａ／Ｄ変換器の出力として選択するようになっている。
【０００７】
ここで、当該Ａ／Ｄ変換器の精度は、コンパレータ群１３０２における各コンパレータＣＭＰ＿ｉでの大小比較の精度に依存する。すなわち、コンパレータＣＭＰ＿ｉにおいて、大小比較に誤差ΔＶ＿ｏｆｆが生じた場合、アナログ入力電圧Ｖｉｎ≧「参照電圧Ｖｒｅｆ＿ｉ＋誤差ΔＶ＿ｏｆｆ」のとき“Ｈ”信号を出力し、アナログ入力電圧Ｖｉｎ＜「参照電圧Ｖｒｅｆ＿ｉ＋誤差ΔＶ＿ｏｆｆ」の時“Ｌ”信号を出力することになる。つまり、本来、参照電圧Ｖｒｅｆ＿ｉを境にして出力信号が“Ｌ”信号から“Ｈ”信号に切り替わるべきところが誤差ΔＶ＿ｏｆｆだけずれて切り替わることが起こる。
【０００８】
その結果、アナログ入力電圧Ｖｉｎが徐々に大きくなっていった場合、Ａ／Ｄ変換器のデジタル出力コードは、正しくは参照電圧Ｖｒｅｆ＿ｉを境としてコードＤｉからＤｉ＋１に切り替わるべきであるが、誤差ΔＶ＿ｏｆｆだけずれた電圧を境として切り替わるので、誤差ΔＶ＿ｏｆｆがそのままＡ／Ｄ変換器の誤差となる。この誤差ΔＶ＿ｏｆｆは、各コンパレータが備えるコンパレータアンプ（以降、単に「アンプ」と記す）のオフセット特性に起因して生ずる。
【０００９】
すなわち、図１４に示すように、コンパレータＣＭＰ＿ｉが備えるアンプ（ＡＭＰ＿ｉ）１４０１は、アナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ＿ｉとが入力され、出力電圧Ｖｐ＿ｉ，Ｖｎ＿ｉを差動出力する構成になっているが、入力オフセットが存在する。この入力オフセットは、ガウス分布を持つ独立ランダム分散として扱うことができる。アンプ１４０１には、その分散値を示すσ値がσ＿ｏｆｆの入力オフセットΔＶ＿ｏｆｆが存在する。出力電圧Ｖｐ＿ｉ，Ｖｎ＿ｉに換算すると、アンプ１４０１には、ゲインをＡ＿ｉとすれば、σ値がσ＿ｉ×Ａ＿ｉのオフセットが存在することになる。
【００１０】
したがって、各コンパレータＣＭＰ＿ｉにおけるアンプ１４０１では、本来、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆ＿ｉと等しいときには出力電圧差ΔＶ＿ｉは０となるべきであるが、σ値がσ＿ｏｆｆの入力オフセットΔＶ＿ｏｆｆが存在するために０にはならず、入力電圧Ｖｉｎが「参照電圧Ｖｒｅｆ＿ｉ＋入力オフセットΔＶ＿ｏｆｆ」になってようやく出力電圧差ΔＶ＿ｉは０になる。
【００１１】
その結果、図１３に示すＡ／Ｄ変換器におけるコンパレータ群１３０２の入出力特性は、例えば図１５に示すようになる。図１５では、任意のアンプＡＭＰ＿ｉを中心にその近傍のアンプＡＭＰ＿ｉ−２、ＡＭＰ＿ｉ−１、ＡＭＰ＿ｉ＋１、ＡＭＰ＿ｉ＋２を取り上げ、それらにおけるアナログ入力電圧Ｖｉｎに対する出力電圧差ＶΔの関係が示されている。
【００１２】
図１５において、近傍のアンプＡＭＰ＿ｉ−２、ＡＭＰ＿ｉ−１、ＡＭＰ＿ｉ＋１、ＡＭＰ＿ｉ＋２では、上記したσ値がσ＿ｏｆｆの入力オフセットΔＶ＿ｏｆｆが存在しないと想定しているので、それぞれ、参照電圧Ｖｒｅｆ＿ｉ−２、Ｖｒｅｆ＿ｉ−１、Ｖｒｅｆ＿ｉ＋１、Ｖｒｅｆ＿ｉ＋２がアナログ入力電圧Ｖｉｎと等しいときに出力電圧差ＶΔ＝０となる。しかし、アンプＡＭＰ＿ｉでは、上記したσ値がσ＿ｏｆｆの入力オフセットΔＶ＿ｏｆｆが存在するために、参照電圧Ｖｒｅｆ＿ｉがアナログ入力電圧Ｖｉｎと等しいときに出力電圧差ＶΔ＝０とならず、誤差ΔＶ＿ｏｆｆの生ずることが示されている。
【００１３】
この誤差ΔＶ＿ｏｆｆを低減しＡ／Ｄ変換器の精度を向上させる手法の１つとしてアベレージング（Ａｖｅｒａｇｉｎｇ）という技術がある（非特許文献１）。このアベレージング手法は、図１６に示すように、コンパレータ群１３０２における隣り合ったコンパレータにおけるアンプ１４０１の出力端同士をアベレージング用抵抗素子１６０１を介して接続する方法である。
【００１４】
このような措置を採ると、各コンパレータにおけるアンプ１４０１の出力電圧は、そのアンプ１４０１の入出力特性だけでは決まらず、近傍に配置される複数のコンパレータにおけるアンプ１４０１の入出力特性の影響を受ける。その結果、図１５に示したように、あるコンパレータＣＭＰ＿ｉにおけるアンプＡＭＰ＿ｉの出力電圧だけがΔＶ＿ｏｆｆの誤差を持っていた場合に、近傍のアンプＡＭＰ＿ｉ−２、ＡＭＰ＿ｉ−１、ＡＭＰ＿ｉ＋１、ＡＭＰ＿ｉ＋２の出力電圧によってその誤差が低減される。
【００１５】
以下、アベレージング手法によるσ値低減効果について説明する。アベレージング用抵抗素子は、具体的には図１７に示すように実装される。図１７では、アンプＡＭＰ＿ｉを中心にその近傍に存在する４つのアンプＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ−１，ＡＭＰ＿ｉ＋１，ＡＭＰ＿ｉ＋２を取り上げて示してある。
【００１６】
アンプＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ−１，ＡＭＰ＿ｉ，ＡＭＰ＿ｉ＋１，ＡＭＰ＿ｉ＋２の一方の出力端同士をアベレージング用抵抗素子１７０１によってそれぞれ接続する。また、アンプＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ−１，ＡＭＰ＿ｉ，ＡＭＰ＿ｉ＋１，ＡＭＰ＿ｉ＋２の他方の出力端同士をアベレージング用抵抗素子１７０２によってそれぞれ接続する。
【００１７】
このようにすると、アンプＡＭＰ＿ｉの出力オフセットのσ値は、近傍の４つのＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ−１，ＡＭＰ＿ｉ＋１，ＡＭＰ＿ｉ＋２の出力オフセットを含めた５つの出力オフセットの２乗平均値にほぼ近い値となる。すなわち、アベレージング手法適用後のアンプＡＭＰ＿ｉの出力オフセットのσ値σ＿ｉ＿ａｖｅは、
σ＿ｉ＿ａｖｅ≒√［｛（σ＿ｉ−２）∧２＋（σ＿ｉ−１）∧２＋（σ＿ｉ×Ａ＿ｉ）∧２＋（σ＿ｉ−１）∧２＋（σ＿ｉ＋２）∧２｝／５］
となる。ここで、記号∧は２乗の演算を意味する。また、σ＿ｋは近傍のアンプＡＭＰ＿ｋ（ｋ＝ｉ−２、ｉ−１、ｉ＋１、ｉ＋２）の出力オフセットのσ値を表している。
【００１８】
アンプＡＭＰ＿ｉの出力オフセットのσ値σ＿ｉ＿ａｖｅは次のようになる。すなわち、アンプＡＭＰ＿ｉのアベレージング手法適用前の出力オフセットσ値は、上記のようにσ＿ｉ×Ａ＿ｉであるが、近傍のＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ−１，ＡＭＰ＿ｉ＋１，ＡＭＰ＿ｉ＋２は、図１５に示したように、出力オフセットのない理想的なアンプを想定しているので、σ＿ｋ（ｋ＝ｉ−２、ｉ−１、ｉ＋１、ｉ＋２）＝０である。その結果、σ＿ｉ＿ａｖｅは、
σ＿ｉ＿ａｖｅ≒√［（σ＿ｉ×Ａ＿ｉ）∧２／５］
となる。
【００１９】
つまり、アンプＡＭＰ＿ｉにおけるアベレージング手法適用後の出力オフセットのσ値は、適用前のσ値の１／√５倍に低減される。その結果、アンプＡＭＰ＿ｉでは、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆ＿ｉ＋入力ΔＶ＿ｏｆｆになってようやく出力電圧差は０になるが、入力オフセットΔＶ＿ｏｆｆのσ値はアベレージング適用前の１／√５倍に低減されるので、変換精度が向上する。
【００２０】
このアベレージング手法による出力オフセットのσ値低減効果は、近傍に存在するアンプの数によって変わる。ただし、近傍に存在するアンプであってもある条件を満たすアンプでなければ出力オフセットのσ値低減効果に寄与しない。すなわち、入力電圧Ｖｉｎが参照電圧Ｖｒｅｆ＿ｉと等しいときに対象とする近傍アンプの全てにおいて出力電圧差ΔＶが振り切れていないことが条件となる。
【００２１】
例えば、図１７に示した５つのアンプの入出力特性が図１８に示すようになっている場合、遠い方のアンプＡＭＰ＿ｉ−２、ＡＭＰ＿ｉ＋２では、出力電圧差ΔＶが振り切れているので、遠い方のアンプＡＭＰ＿ｉ−２、ＡＭＰ＿ｉ＋２はアベレージング手法による出力オフセットのσ値の低減に寄与しない。したがって、この場合には、アベレージング手法適用後のアンプＡＭＰ＿ｉの出力オフセットのσ値は、アベレージング手法適用前の１／√３倍にしかならない。
【００２２】
以上のことから、アベレージング手法による出力オフセットのσ値低減効果を高めるには、出力電圧差ΔＶが振り切れていない近傍アンプの数を増やすことが必要となる。アンプの入力段は、図１９に示すように、差動対の入力トランジスタＴｒ１，Ｔｒ２と電流源１８０１とを備えている。すなわち、入力トランジスタＴｒ１，Ｔｒ２のソース電極はそれぞれ負荷抵抗素子Ｒを介して電源Ｖｄｄに接続され、ドレイン電極がそれぞれ共通に電流源１８０１を介して接地（グランド）に接続されている。この構成では、入力トランジスタＴｒ１，Ｔｒ２に流れる電流の和は、電流源１８０１の電流Ｉに等しい。
【００２３】
このようなアンプでは、出力電圧差ΔＶが振り切れないようにするには、入力トランジスタＴｒ１，Ｔｒ２の飽和電圧Ｖｅｆｆを大きくする必要がある。飽和電圧Ｖｅｆｆは、Ｖｅｆｆ＝√（２×Ｉ／β）で表される電圧である。Ｉは、入力トランジスタを流れる電流である。また、βは、トランジスタのゲート幅に比例し、ゲート長に反比例する定数である。
【００２４】
つまり、アンプの入力トランジスタＴｒ１，Ｔｒ２の飽和電圧Ｖｅｆｆを大きくするには電流Ｉを増やすか、βを小さくする必要がある。ところが、βを小さくするとアンプのゲインや帯域が低下するので、通常電流Ｉを増やす方策が採用されている。
【００２５】
【特許文献１】
特開平１０−３３６０３１号公報（図１）
【特許文献２】
特開２００１−９４４２４号公報（図１）
【非特許文献１】
“Ａｎ  Ｅｍｂｅｄｅｄ  ２４０−ｍＷ  １０−ｂ  ５０−ＭＳ／ｓ  ＣＭＯＳ  ＡＤＣ  ｉｎ  １−ｍｍ２”（ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．３２，Ｎｏ．１２，Ｄｅｃ．１９９７．ｐｐ１８８７−１８８９）
【００２６】
【発明が解決しようとする課題】
しかしながら、上記のように、アベレージング手法によって出力オフセットのσ値低減効果を得るためにアンプの入力トランジスタの飽和電圧Ｖｅｆｆを大きくするには、そのアンプのバイアス電流を増やす必要があるので、Ａ／Ｄ変換器の精度を向上させるために、一律にバイアス電流を増やすと、Ａ／Ｄ変換器全体の消費電力が増加するという問題がある。
【００２７】
この発明は、上記に鑑みてなされたもので、複数のコンパレータを有するＡ／Ｄ変換器において、消費電力を増加させずにアベレージング手法による出力オフセットのσ値低減効果を上げることにより、変換精度の向上が図れるＡ／Ｄ変換器を得ることを目的とする。
【００２８】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるＡ／Ｄ変換器は、並列に入力されるアナログ信号電圧と個別に供給される参照電圧との大小比較を行う複数個のコンパレータを備えるＡ／Ｄ変換器において、前記複数個のコンパレータは、前記大小比較と増幅とを行う第１アンプと前記第１アンプの出力を増幅して出力する第２アンプとを備え、前記第１アンプと前記第２アンプの一方または双方において出力端同士がアベレージング用抵抗素子を介して接続されているとともに、前記第１アンプの出力電圧に基づき、自コンパレータに供給される参照電圧を中心に狭い変化範囲内の参照電圧が供給される所定数のコンパレータにおける前記第２アンプの入力段トランジスタのバイアス電流を増加させる制御手段を備えたことを特徴とする。
【００２９】
この発明によれば、複数個のコンパレータの中でアナログ入力電圧と参照電圧の電圧差が小さい領域に属するコンパレータだけを選択し、その選択した所定数のコンパレータにおいてのみそのアンプのバイアス電流を増加させ、その他のコンパレータでは、アンプのバイアス電流を増加させることはしない。したがって、選択した所定数のコンパレータにおいてのみ入力トランジスタの飽和電圧を大きくすることができ、アベレージング手法による出力オフセットのσ値低減効果を上げることができるので、消費電力の増加を最小限に抑制しつつＡ／Ｄ変換器の精度を向上させることができる。
【００３０】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるＡ／Ｄ変換器の好適な実施の形態を詳細に説明する。
【００３１】
実施の形態１．
図１は、この発明の実施の形態１であるＡ／Ｄ変換器の要部であるコンパレータ群の構成を示すブロック図である。図１に示す実施の形態１であるＡ／Ｄ変換器におけるコンパレータ群１００は、図１３に示したＡ／Ｄ変換器におけるコンパレータ群１３０２に代わるものである。したがって、実施の形態１であるＡ／Ｄ変換器は、参照電圧発生回路１３０１とコンパレータ群１００とエンコーダ１３０３とで構成されている。
【００３２】
図１に示すように、コンパレータ群１００における各コンパレータＣＭＰ＿ｉは、初段アンプ１０１と、２つのバッファ（以降「ＢＦ」と記す）１０２，１０３と、検出回路（以降「ＤＥＴ」と記す）１０４と、バイアス電流調整用信号発生回路（以降「５ＯＲ」と記す）１０５と、２段目アンプ１０６とによって構成されている。なお、各コンパレータＣＭＰ＿ｉの相互関係を説明する都合から、コンパレータＣＭＰ＿ｉから図１３に示したコンパレータＣＭＰ＿ｔｏｐに向かう方向を上流側と称し、図１３に示したコンパレータＣＭＰ＿ｂｏｔｔｏｍに向かう方向を下流側と称することとする。
【００３３】
この２段アンプ構成では、アベレーンジグ手法は、初段アンプ１０１の出力電圧に対して適用してもよく、２段目アンプ１０６の出力電圧に対して適用してもよく、さらには、初段アンプ１０１と２段目アンプ１０６双方の出力電圧に対してそれぞれ適用してもよいが、図１では、２段目アンプ１０６の２出力電圧にアベレージング手法が適用されている。すなわち、各２段目アンプ１０６の一方の出力端同士がアベレージング用抵抗素子１０７を介して接続され、各２段目アンプ１０６の他方の出力端同士がアベレージング用抵抗素子１０８を介して接続されている。
【００３４】
初段アンプ１０１は、図１９に示したように構成され、アナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ＿ｉとが入力される。一方、２段目アンプ１０６は、バイアス調整用端子Ｎｂを備え、後述する例えば図２に示すような構成によってバイアス電流が調整できるようになっている。
【００３５】
初段アンプ１０１は、アナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ＿ｉとの大小比較を行い、アナログ入力電圧Ｖｉｎ≧参照電圧Ｖｒｅｆ＿ｉのときは一方の出力電圧ｏｕｔｐが他方の出力電圧ｏｕｔｎよりも大きくなり、アナログ入力電圧Ｖｉｎ＜参照電圧Ｖｒｅｆ＿ｉのときは一方の出力電圧ｏｕｔｐが他方の出力電圧ｏｕｔｎよりも小さくなる。
【００３６】
初段アンプ１０１の一方の出力電圧ｏｕｔｐは、２段目アンプ１０６の一方の入力端とＢＦ１０２とに直接伝達される。また、初段アンプ１０１の他方の出力電圧ｏｕｔｎは、２段目アンプ１０６の他方の入力端とＢＦ１０３とに直接伝達される。
【００３７】
ＢＦ１０２は初段アンプ１０１の出力電圧ｏｕｔｐを増幅し、ＢＦ１０３は初段アンプ１０１の出力電圧ｏｕｔｎを増幅し、それぞれ、その増幅値が所定レベルを超えるとき“Ｈ”信号を出力し、所定レベルを超えないとき“Ｌ”信号を出力する。したがって、出力電圧ｏｕｔｐ＞出力電圧ｏｕｔｎのときは、ＢＦ１０２は“Ｈ”信号を出力し、ＢＦ１０３は“Ｌ”信号を出力する。また、出力電圧ｏｕｔｐ＜出力電圧ｏｕｔｎのときは、ＢＦ１０２は“Ｌ”信号を出力し、ＢＦ１０３は“Ｈ”信号を出力することになる。ＢＦ１０２，１０３の出力は、自コンパレータ内のＤＥＴ１０４と上流側に向かって隣接するコンパレータ内のＤＥＴ１０４とに伝達される。
【００３８】
ＤＥＴ１０４は、自コンパレータ内のＢＦ１０２，１０３からの２出力と、下流側に向かって隣接するコンパレータ内のＢＦ１０２，１０３からの２出力とを受けて、次の（１）〜（４）に示す手順でＨ／Ｌの切り替わりを判定する。
【００３９】
（１）ＤＥＴ１０４は、自コンパレータ内のＢＦ１０２の出力“Ｈ”信号（つまり自コンパレータ内の初段アンプ１０１の出力電圧ｏｕｔｐ＞出力電圧ｏｕｔｎ）で、下流側に向かって隣接するコンパレータ内のＢＦ１０２の出力が“Ｌ”信号（つまりそのコンパレータ内の初段アンプ１０１の出力電圧ｏｕｔｐ＜出力電圧ｏｕｔｎ）のときは、“Ｈ”信号を示す判定結果を出力する。
【００４０】
（２）ＤＥＴ１０４は、自コンパレータ内のＢＦ１０３の出力が“Ｌ”信号（つまり自コンパレータ内の初段アンプ１０１の出力電圧ｏｕｔｐ＜出力電圧ｏｕｔｎ）で、下流側に向かって隣接するコンパレータ内のＢＦ１０３の出力が“Ｈ”信号（つまりそのコンパレータ内の初段アンプ１０１の出力電圧ｏｕｔｐ＞出力電圧ｏｕｔｎ）のときは、“Ｈ”信号を示す判定結果を出力する。
【００４１】
（３）ＤＥＴ１０４は、自コンパレータ内のＢＦ１０２の出力と、下流側に向かって隣接するコンパレータ内のＢＦ１０２の出力とが共に“Ｈ”信号または“Ｌ”信号であるときは“Ｌ”信号を示す判定結果を出力する。
【００４２】
（４）ＤＥＴ１０４は、自コンパレータ内のＢＦ１０３の出力と、下流側に向かって隣接するコンパレータ内のＢＦ１０３の出力とが共に“Ｌ”信号または“Ｈ”信号であるときは“Ｌ”信号を示す判定結果を出力する。
【００４３】
このような“Ｈ”信号であるか“Ｌ”信号であるかを示す判定結果は、自コンパレータ内の５ＯＲ１０５と、上流側に向かって隣接するコンパレータ内の５ＯＲ１０５と、さらに上流側に向かって２つ目に存在するコンパレータ内の５ＯＲ１０５と、下流側に向かって隣接するコンパレータ内の５ＯＲ１０５と、さらに下流側に向かって２つ目に存在するコンパレータ内の５ＯＲ１０５とに伝達されている。
【００４４】
したがって、５ＯＲ１０５には、自コンパレータ内のＤＥＴ１０４からの判定結果と、上流側に存在する２つのコンパレータ内のＤＥＴ１０４からの２判定結果と、下流側に存在する２つのコンパレータ内のＤＥＴ１０４からの２判定結果との都合５つの判定結果が入力されている。５ＯＲ１０５は、これら５つの判定結果のうち、１つでも“Ｈ”信号を示すときは、その“Ｈ”信号を２段目アンプ１０６のバイアス調整用端子Ｎｂに与える一方、これら５つの判定結果のいずれもが“Ｌ”信号を示すときは、その“Ｌ”信号を２段目アンプ１０６のバイアス調整用端子Ｎｂに与える。
【００４５】
次に、図２を参照して、２段目アンプ１０６について説明する。なお、図２は、図１に示す２段目アンプの入力段の構成例を示す回路図である。２段目アンプ１０６の入力段は、差動対の入力トランジスタＴｒ１，Ｔｒ２と、２つの電流源Ｉｓ＿１，Ｉｓ＿２とを備えている。すなわち、入力トランジスタＴｒ１，Ｔｒ２のソース電極はそれぞれ負荷抵抗素子Ｒを介して電源Ｖｄｄに接続され、ドレイン電極がそれぞれ共通に電流源Ｉｓ＿１，Ｉｓ＿２を介して接地（グランド）に接続されている。
【００４６】
ここで、電流源Ｉｓ＿１は、バイアス電流Ｉを発生するための基準となる基準電流源である。一方、電流源Ｉｓ＿２は、バイアス電流値を調整するためのバイアス調整用電流源であり、バイアス電流調整用端子Ｎｂからのバイアス電流調整用信号が“Ｈ”信号のときはオン動作してバイアス調整電流Ｉ’を発生する一方、“Ｌ”信号のときはオフ動作するようになっている。
【００４７】
この構成によれば、バイアス電流調整用端子Ｎｂからのバイアス電流調整用信号が“Ｈ”信号であれば、電流源Ｉｓ＿２はオン動作して２段目アンプ１０６のバイアス電流を電流Ｉ＋Ｉ’まで増加させる。つまり、飽和電圧Ｖｅｆｆが高くなる。一方、バイアス電流調整用端子Ｎｂからのバイアス電流調整用信号が“Ｌ”であれば電流源Ｉｓ＿２はオフ動作して２段目アンプ１０６のバイアス電流は電流源Ｉｓ＿１による電流Ｉまで減少する。
【００４８】
次に、図１〜図４を参照して、以上のように構成されるコンパレータ群１００の動作について説明する。なお、図３は、図２示すバイアス調整用電流源をオフ動作させたときの２段目アンプの入出力特性図である。図４は、図２示すバイアス調整用電流源をオン動作させたときの２段目アンプの入出力特性図である。
【００４９】
図１において、あるコンパレータＣＭＰ＿ｉには参照電圧Ｖｒｅｆ＿ｉが印加され、下流側に隣接したコンパレータＣＭＰ＿ｉ−１には参照電圧Ｖｒｅｆ＿ｉ−１が印加されているとする。例えば、アナログ入力電圧Ｖｉｎが参照電圧Ｖｒｅｆ＿ｉと参照電圧Ｖｒｅｆ＿ｉ−１との間に相当する電圧（つまり参照電圧Ｖｒｅｆ＿ｉ−１≦アナログ入力電圧Ｖｉｎ＜参照電圧Ｖｒｅｆ＿ｉ）であるときの動作は、次のようになる。
【００５０】
すなわち、コンパレータＣＭＰ＿ｂｏｔｔｏｍからＣＭＰ＿ｉ−１までの初段アンプ１０１では、一方の出力電圧ｏｕｔｐが他方の出力電圧ｏｕｔｎよりも大きくなる。したがって、コンパレータＣＭＰ＿ｂｏｔｔｏｍからＣＭＰ＿ｉ−１までの各コンパレータにおけるＢＦ１０２，１０３では、ＢＦ１０２の出力が“Ｌ”信号となり、ＢＦ１０３の出力は“Ｌ”信号となる。
【００５１】
一方、コンパレータＣＭＰ＿ｉからＣＭＰ＿ｔｏｐまでの初段アンプ１０１では、一方の出力電圧ｏｕｔｐが他方の出力電圧ｏｕｔｎよりも小さくなる。したがって、コンパレータＣＭＰ＿ｉからＣＭＰ＿ｔｏｐまでの各コンパレータにおけるＢＦ１０２，１０３では、ＢＦ１０２の出力が“Ｌ”信号となり、ＢＦ１０３の出力は“Ｈ”信号となる。
【００５２】
コンパレータＣＭＰ＿ｉのＤＥＴ１０４では、自コンパレータＣＭＰ＿ｉにおけるＢＦ１０２の出力が“Ｌ”信号で、下流側に隣接したコンパレータＣＭＰ＿ｉ−１におけるＢＦ１０２の出力が“Ｈ”信号であるので、Ｈ”信号を出力する。または、コンパレータＣＭＰ＿ｉのＤＥＴ１０４では、自コンパレータＣＭＰ＿ｉにおけるＢＦ１０３の出力が“Ｈ”信号で、下流側に隣接したコンパレータＣＭＰ＿ｉ−１におけるＢＦ１０３の出力が“Ｌ”信号であるので“Ｈ”信号を出力する。一方、コンパレータＣＭＰ＿ｉ以外のコンパレータにおけるＤＥＴ１０４では“Ｌ”信号を出力する。
【００５３】
したがって、図１の例で言えば、コンパレータＣＭＰ＿ｉにおけるＤＥＴ１０４の出力が“Ｈ”信号になることによって、自コンパレータＣＭＰ＿ｉ、および下流側と上流側に近接して配置されるコンパレータＣＭＰ＿ｉ−１，ＣＭＰ＿ｉ−２，ＣＭＰ＿ｉ＋１，ＣＭＰ＿ｉ＋２における５ＯＲ１０５からそれぞれの２段目アンプ１０６のバイアス調整用端子Ｎｄにバイアス調整用の“Ｈ”信号が出力される。一方、上記した５つ以外のコンパレータにおける５ＯＲ１０５からそれぞれの２段目アンプ１０６のバイアス調整用端子Ｎｄにバイアス調整用の“Ｌ”信号が出力される。
【００５４】
その結果、コンパレータＣＭＰ＿ｉ，ＣＭＰ＿ｉ−１，ＣＭＰ＿ｉ−２，ＣＭＰ＿ｉ＋１，ＣＭＰ＿ｉ＋２における２段目アンプ１０６では、電流源Ｉｓ＿２がオン動作する。一方、それら５つ以外のコンパレータの２段目アンプ１０６では、電流源Ｉｓ＿２はオフ動作したままとなる。
【００５５】
電流源Ｉｓ＿２がオフ動作したままであると、その２段目アンプ１０６では、バイアス電流の増加はなく基準電流Ｉのままである。したがって、図３に示すように、自コンパレータＣＭＰ＿ｉにおける２段目アンプＡＭＰ＿ｉに近接して配置される４つのコンパレータにおける２段目アンプＡＭＰ＿ｉ−１，ＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ＋１，ＡＭＰ＿ｉ＋２のうち、遠方に位置する２段目アンプＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ＋２では、出力電圧差ΔＶが振り切れてしまうのでアベレージング手法による出力オフセットのσ値低減効果に寄与しない。
【００５６】
しかし、電流源Ｉｓ＿２がオン動作した２段目アンプ１０６では、バイアス電流が増加するので、入力トランジスタＴｒ１，Ｔｒ２の飽和電圧Ｖｅｆｆが大きくなる。したがって、図４に示すように、自コンパレータＣＭＰ＿ｉにおける２段目アンプＡＭＰ＿ｉに近接して配置される４つのコンパレータにおける２段目アンプＡＭＰ＿ｉ−１，ＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ＋１，ＡＭＰ＿ｉ＋２のうち、遠方に位置する２段目アンプＡＭＰ＿ｉ−２，ＡＭＰ＿ｉ＋２でも、出力電圧差ΔＶが振り切れてしまうことがなく、アベレージング手法による出力オフセットのσ値低減効果に寄与させることができる。
【００５７】
したがって、コンパレータＣＭＰ＿ｉにおける２段目アンプの出力オフセットのσ値が低減でき、Ａ／Ｄ変換器の精度を向上させることができる。このとき、複数のコンパレータの中でアナログ入力電圧と参照電圧の電圧差が小さい近接位置に配置される所定数のコンパレータだけを選択し、それらのコンパレータにおけるアンプのみバイアス電流を増加して入力トランジスタの飽和電圧を大きくするので、アンプのバイアス電流の増加を最低限に抑えることができ、Ａ／Ｄ変換器全体の消費電力の増加を少なくすることができる。
【００５８】
実施の形態２．
図５は、この発明の実施の形態２であるＡ／Ｄ変換器の要部であるコンパレータ群の構成を示すブロック図である。なお、図５では、図１に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態２に関わる部分を中心に説明する。
【００５９】
図５に示す実施の形態２であるＡ／Ｄ変換器におけるコンパレータ群５００における各コンパレータＣＭＰ＿ｉでは、図１に示した構成において、２段目アンプ１０６が省略され、初段アンプ１０１に代えてアンプ５０１が設けられている。アンプ５０１は、バイアス調整用端子Ｎｂを備え、前述した図２に示すような構成によってバイアス電流が調整できるようになっている。つまり、５ＯＲ１０５の出力信号がアンプ５０１のバイアス調整用端子Ｎｂに与えられる。
【００６０】
また、アンプ５０１の２出力電圧にアベレージング手法が適用されている。すなわち、各アンプ５０１の一方の出力電圧ｏｕｔｐの出力端同士がアベレージング用抵抗素子１０７を介して接続され、各アンプ５０１の他方の出力電圧ｏｕｔｎの出力端同士がアベレージング用抵抗素子１０８を介して接続されている。
【００６１】
以上の構成において、この実施の形態２におけるコンパレータ群５００での各コンパレータＣＭＰ＿ｉでは、比較動作が実施の形態１にて説明したのと同様の手順で行われるが、最初は粗い精度での比較動作が行われ、その結果に応じて幾つかのコンパレータにおいてアンプ５０１のバイアス電流が増加しアベレージングの効果が上がって途中から精度の良い比較動作に移って行くようになっている。
【００６２】
この実施の形態２によれば、実施の形態１と同様に、所定範囲内にある所定数コンパレータ内のアンプでのみ入力トランジスタの飽和電圧を大きくし、アベレージングに寄与できるアンプの数を増加させることができるので、出力オフセットのσ値低減効果が上がり、Ａ／Ｄ変換器の精度を向上させることができる。
【００６３】
このとき、この実施の形態２では、各コンパレータは１段アンプ構成であり、その１つのアンプについてバイアス電流を増やして入力トランジスタの飽和電圧を大きくする措置を採るので、Ａ／Ｄ変換器全体における消費電力の増加量は、２段アンプ構成である実施の形態１よりも少なくすることができる。
【００６４】
実施の形態３．
図６は、この発明の実施の形態３であるＡ／Ｄ変換器の要部であるコンパレータ群の構成を示すブロック図である。図６に示す実施の形態３であるＡ／Ｄ変換器におけるコンパレータ群６００は、図１３に示したＡ／Ｄ変換器におけるコンパレータ群１３０２に代わるものである。したがって、実施の形態３であるＡ／Ｄ変換器は、参照電圧発生回路１３０１とコンパレータ群６００とエンコーダ１３０３とで構成されている。
【００６５】
図６に示すように、コンパレータ群６００における各コンパレータＣＭＰ＿ｉは、初段アンプ６０１と、２つの電圧レベル検出回路（以降「ＶＤＥＴ」と記す）６０２，６０３と、２段目アンプ６０４とによって構成されている。
【００６６】
この２段アンプ構成では、アベレーンジグ手法は、初段アンプ６０１の出力電圧に対して適用してもよく、２段目アンプ６０４の出力電圧に対して適用してもよく、さらには、初段アンプ６０１と２段目アンプ６０４双方の出力電圧に対してそれぞれ適用してもよいが、図６では、２段目アンプ６０４の２出力電圧にアベレージング手法が適用されている。すなわち、各２段目アンプ６０４の一方の出力端同士がアベレージング用抵抗素子１０７を介して接続され、各２段目アンプ６０４の他方の出力端同士がアベレージング用抵抗素子１０８を介して接続されている。
【００６７】
初段アンプ６０１の一方の出力電圧ｏｕｔｐは、２段目アンプ６０４の一方の入力端とＶＤＥＴ６０２とに伝達される。また、初段アンプ６０１の他方の出力電圧ｏｕｔｎは、２段目アンプ６０４の他方の入力端とＶＤＥＴ６０３とに伝達される。そして、ＶＤＥＴ６０２の出力信号は２段目アンプ６０４のバイアス電流調整用端子Ｎｂ１に伝達され、ＶＤＥＴ６０３の出力信号は２段目アンプ６０４のバイアス電流調整用端子Ｎｂ２に伝達される。
【００６８】
図７は、図６に示す初段アンプ６０１の入出力特性図である。初段アンプ６０１は、アナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ＿ｉとの大小比較を行い、アナログ入力電圧Ｖｉｎと参照電圧Ｖｒｅｆ＿ｉの差に応じて図７に示すような入出力特性に則った出力電圧を発生するようになっている。図７において、初段アンプ６０１の一方の電圧出力ｏｕｔｐと他方の出力電圧ｏｕｔｎとは、電源電圧Ｖｄｄからある電圧差ΔＶｏｕｔだけ降下した電圧までの領域内において、入力電圧の差が０のときの出力電圧値であるコモン出力電圧Ｖｏｕｔ＿ｃｍｎを中心にほぼ対称的な電圧特性となっている。
【００６９】
図８は、図６に示す電圧レベル検出回路（ＶＤＥＴ）６０２，６０３の構成例を示す回路図である。図６に示すＶＤＥＴ６０２，６０３は、図８に示すように、電源Ｖｄｄと接地（グランド）との間に直列に配置された３つのトランジスタＴｒｐ＿１，Ｔｒｎ＿１，Ｔｒｎ＿２を備えている。
【００７０】
すなわち、図８において、ＰチャネルトランジスタＴｒｐ＿１のソース電極は電源Ｖｄｄに接続され、ドレイン電極はＮチャネルトランジスタＴｒｎ＿１のドレイン電極に接続されている。ＮチャネルトランジスタＴｒｎ＿１のソース電極はＮチャネルトランジスタＴｒｎ＿２のドレイン電極に接続され、ＮチャネルトランジスタＴｒｎ＿２のソース電極は接地（グランド）に接続されている。そして、ＰチャネルトランジスタＴｒｐ＿１とＮチャネルＴｒｎ＿１のゲート電極は、共通に接続されて入力端を構成している。また、ＮチャネルトランジスタＴｒｎ＿２のゲート電極は、ＮチャネルトランジスタＴｒｎ＿１とＮチャネルＴｒｎ＿２との接続端と共に出力端を構成している。
【００７１】
図９は、図６に示す電圧レベル検出回路（ＶＥＤＴ）６０２，６０３の入出力特性図である。図８に示す構成によれば、図６に示すＶＤＥＴ６０２，６０３は、図９に示すように、入力電圧の値が電源電圧Ｖｄｄ以下のある電位Ｖｔｈｒｅｓに近い値のときに、急峻に最高の出力電圧Ｖｏｕｔ＿ｔｏｐまで立ち上がり、それ以外では急峻に０レベルに向かって降下する入出力特性が得られる。なお、電位Ｖｔｈｒｅｓは、初段アンプ６０１の出力電圧のコモン電圧Ｖｏｕｔ＿ｃｍｎにほぼ等しくなるように設計されている。
【００７２】
図１０は、図６に示す２段目アンプの入力段の構成例を示す回路図である。２段目アンプ６０４の入力段は、図９に示すように、差動対の入力トランジスタＴｒ１，Ｔｒ２と、３つの電流源Ｉｓ＿１ｄ，Ｉｓ＿２ｄ１，Ｉｓ＿２ｄ２とを備えている。すなわち、入力トランジスタＴｒ１，Ｔｒ２のソース電極はそれぞれ負荷抵抗素子Ｒを介して電源Ｖｄｄに接続され、ドレイン電極がそれぞれ共通に電流源Ｉｓ＿１，Ｉｓ＿２ｄ１，Ｉｓ＿２ｄ２を介して接地（グランド）に接続されている。
【００７３】
ここで、電流源Ｉｓ＿１ｄは、バイアス電流Ｉを発生するための基準となる基準電流源である。一方、電流源Ｉｓ＿２ｄ１，Ｉｓ＿２ｄ２は、バイアス電流値を調整するためのバイアス調整用電流源であり、バイアス電流調整用端子Ｎｂ１，Ｎｂ２からのバイアス電流調整用信号が“Ｈ”信号のときはオン動作してバイアス調整電流Ｉ’を発生する一方、“Ｌ”信号のときはオフ動作するようになっている。
【００７４】
この構成によれば、バイアス電流調整用端子Ｎｂ１，Ｎｄ２の双方からのバイアス電流調整用信号が“Ｈ”信号であれば、電流源Ｉｓ＿２ｄ１，Ｉｓ＿２ｄ２の双方がオン動作して２段目アンプ６０４のバイアス電流を電流Ｉ＋２Ｉ’まで増加させる。つまり、飽和電圧Ｖｅｆｆが高くなる。一方、バイアス電流調整用端子Ｎｂ１，Ｎｄ２の双方からのバイアス電流調整用信号が“Ｌ”であれば電流源Ｉｓ＿２ｄ１，Ｉｓ＿２ｄ２の双方はオフ動作して２段目アンプ６０４のバイアス電流は電流源Ｉｓ＿１による電流Ｉまで減少する。
【００７５】
次に、図６〜図１０を参照して、以上のように構成されるコンパレータ群６００の動作について説明する。例えば、アナログ入力電圧Ｖｉｎが参照電圧Ｖｒｅｆ＿ｉ−１と参照電圧Ｖｒｅｆ＿ｉの間に相当する電圧（つまり参照電圧Ｖｒｅｆ＿ｉ−１≦アナログ入力電圧Ｖｉｎ＜参照電圧Ｖｒｅｆ＿ｉ）であるときの動作は次のようになる。
【００７６】
すなわち、コンパレータＣＭＰ＿ｂｏｔｔｏｍからＣＭＰ＿ｉ−３までのコンパレータでは、初段アンプ６０１の一方の出力電圧ｏｕｔｐは電源電圧Ｖｄｄとなり、他方の出力電圧ｏｕｔｎは電源電圧Ｖｄｄからある電圧差△Ｖｏｕｔだけ降下した電圧となる。
【００７７】
一方、コンパレータＣＭＰ＿ｉ＋３からＣＭＰ＿ｔｏｐまでのコンパレータでは、初段アンプ６０１の一方の出力電圧ｏｕｔｐは電源電圧Ｖｄｄからある電圧差ΔＶｏｕｔだけ降下した電圧となり、他方の出力電圧ｏｕｔｎは電源電圧Ｖｄｄとなる。
【００７８】
そして、コンパレータＣＭＰ＿ｉ−２からＣＭＰ＿ｉ＋２までのコンパレータでは、初段アンプ６０１の一方の出力電圧ｏｕｔｐと他方の出力電圧ｏｕｔｎとは、共にコモン出力電圧Ｖｏｕｔ＿ｃｍｍ付近の値になる。
【００７９】
その結果、コンパレータＣＭＰ＿ｉ−２からＣＭＰ＿ｉ＋２までのコンパレータにおけるＶＤＥＴ６０２，６０３では、初段アンプ６０１の出力電圧を受けて２段目アンプ６０４の電流源Ｉｓ＿２ｄ１とＩｓ＿２ｄ２を共にオン動作させる電圧を発生する。
【００８０】
一方、コンパレータＣＭＰ＿ｉ−２からＣＭＰ＿ｉ＋２までのコンパレータ以外のコンパレータにおけるＶＤＥＴ６０２，６０３では、出力電圧が０となって２段目アンプ６０４の電流源Ｉｓ＿２ｄ１とＩｓ＿２ｄ２はオフ動作したままである。
【００８１】
すなわち、コンパレータＣＭＰ＿ｉ−２からＣＭＰ＿ｉ＋２までのコンパレータにおける２段目アンプ６０４では、電流源Ｉｓ＿２ｄ１とＩｓ＿２ｄ２が共にオン動作し入力トランジスタの飽和電圧Ｖｅｆｆが大きくなるので、それら５つのコンパレータにおける２段目アンプ６０４の全てがアベレージグ手法による出力オフセットのσ値低減効果に寄与できるようになる。
【００８２】
したがって、コンパレータＣＭＰ＿ｉにおける２段目アンプのアベレージング手法による出力オフセットのσ値が低減でき、Ａ／Ｄ変換器の精度を向上させることができる。このとき、複数のコンパレータの中でアナログ入力電圧と参照電圧の電圧差が小さい近接位置に配置される所定数のコンパレータにおけるアンプのみバイアス電流を増加して入力トランジスタの飽和電圧を大きくするので、アンプのバイアス電流の増加を最低限に抑えることができ、Ａ／Ｄ変換器全体の消費電力の増加を少なくすることができる。
【００８３】
実施の形態４．
図１１は、この発明の実施の形態４であるＡ／Ｄ変換器の要部であるコンパレータ群の構成を示すブロック図である。なお、図１１では、図６に示した構成と同一ないしは同等である構成要素には、同一の符号が付されている。ここでは、この実施の形態４に関わる部分を中心に説明する。
【００８４】
図１１に示す実施の形態４であるＡ／Ｄ変換器におけるコンパレータ群１１００における各コンパレータＣＭＰ＿ｉでは、図６に示した構成において、２段目アンプ６０４が省略され、初段アンプ６０１に代えてアンプ１１０１が設けられている。アンプ１１０１は、バイアス調整用端子Ｎｂ１，Ｎｄ２を備え、前述した図１０に示すような構成によってバイアス電流が調整できるようになっている。つまり、ＶＤＥＴ６０２の出力信号がアンプ１１０１のバイアス調整用端子Ｎｂ１に与えられ、ＶＤＥＴ６０３の出力信号がアンプ１１０１のバイアス調整用端子Ｎｂ２に与えられる。
【００８５】
また、アンプ１１０１の２出力電圧にアベレージング手法が適用されている。すなわち、各アンプ１１０１の一方の出力電圧ｏｕｔｐの出力端同士がアベレージング用抵抗素子１０７を介して接続され、各アンプ１１０１の他方の出力電圧ｏｕｔｎの出力端同士がアベレージング用抵抗素子１０８を介して接続されている。
【００８６】
以上の構成において、この実施の形態４におけるコンパレータ群１１００での各コンパレータＣＭＰ＿ｉでは、比較動作が実施の形態３にて説明したのと同様の手順で行われるが、最初は粗い精度での比較動作が行われ、その結果に応じて幾つかのコンパレータにおいてのみアンプ１１０１のバイアス電流が増加しアベレージングの効果が上がって途中から精度の良い比較動作に移って行くようになっている。
【００８７】
この実施の形態４によれば、実施の形態３と同様に、所定範囲内にある所定数コンパレータ内のアンプでのみ入力トランジスタの飽和電圧を大きくし、アベレージングに寄与できるアンプの数を増加させることができるので、出力オフセットのσ値低減効果が上がり、Ａ／Ｄ変換器の精度を向上させることができる。
【００８８】
このとき、この実施の形態４では、各コンパレータは１段アンプ構成であり、その１つのアンプについてバイアス電流を増やして入力トランジスタの飽和電圧を大きくする措置を採るので、Ａ／Ｄ変換器全体における消費電力の増加量は、２段アンプ構成である実施の形態３よりも少なくすることができる。
【００８９】
実施の形態５．
図１２は、この発明の実施の形態５であるＡ／Ｄ変換器の要部構成を示すブロック図である。この実施の形態５では、コンパレータ群の前段に分解能の小さいＡ／Ｄ変換器を設けてコンパレータ群と並行して粗い精度で高速にＡ／Ｄ変換を行い、そのＡ／Ｄ変換結果に基づきコンパレータ群における所定数のコンパレータを選択し、その選択した所定数のコンパレータにおけるアンプ群のみのバイアス電流を増加するようにした構成例が示されている。
【００９０】
この構成によれば、コンパレータ群では、最初粗い精度での比較が行われ、分解能の小さいＡ／Ｄ変換器の変換結果に応じて選択された幾つかのコンパレータにおいてのみアンプのバイアス電流が増加し、アベレージング手法による出力オフセットのσ値低減効果が上がって途中から精度の良い比較に移っていく動作が行われる。以下、具体的な構成例を説明する。
【００９１】
すなわち、図１２に示す実施の形態５であるＡ／Ｄ変換器は、参照電圧発生回路１２０１とコンパレータ群１２０１と分解能の小さいＡ／Ｄ変換器（以降「ｓｕｂ＿ＡＤＣ」と記す）１２０３とスイッチ制御回路（以降「ＳＷ」と記す）１２０４とコンパレータ群１２０１の出力を受ける図１３に示したエンコーダ１３０３とで構成されている。
【００９２】
参照電圧発生回路１２０１は、上位電圧ＶＲＴと下位電圧ＶＲＢとの間をｓｕｂ＿ＡＤＣ１２０３の分解能で決まる数に分割した電圧範囲（レンジ）を示す参照電圧を発生する。この実施の形態５では、ｓｕｂ＿ＡＤＣ１２０３の分解能を２ビットとしているので、上位電圧ＶＲＴと下位電圧ＶＲＢとの間を４分割したレンジを示す参照電圧を発生するとしている。
【００９３】
すなわち、参照電圧発生回路１２０１は、上位電圧ＶＲＴと下位電圧ＶＲＢとに基づき、（１）参照電圧Ｖｒｅｆ＿１＿ｉ（Ｖｒｅｆ＿１＿ｂｏｔｔｏｍからＶｒｅｆ＿１＿ｔｏｐまでの参照電圧）と、（２）参照電圧Ｖｒｅｆ＿２＿ｉ（Ｖｒｅｆ＿２＿ｂｏｔｔｏｍからＶｒｅｆ＿２＿ｔｏｐまでの参照電圧）と、（３）参照電圧Ｖｒｅｆ＿３＿ｉ（Ｖｒｅｆ＿１＿ｂｏｔｔｏｍからＶｒｅｆ＿３＿ｔｏｐまでの参照電圧）と、（４）参照電圧Ｖｒｅｆ＿４＿ｉ（Ｖｒｅｆ＿４＿ｂｏｔｔｏｍからＶｒｅｆ＿４＿ｔｏｐまでの参照電圧）との４組の参照電圧を発生する。参照電圧の大きさの関係は、Ｖｒｅｆ＿１＿ｉ＜Ｖｒｅｆ＿２＿ｉ＜Ｖｒｅｆ＿３＿ｉ＜Ｖｒｅｆ＿４＿ｉとなっている
【００９４】
コンパレータ群１２０１は、各コンパレータが１つのアンプ１２１１，１２１３，１２１４を備えている。そして、各コンパレータにおけるアンプの２出力端同士間にアベレージング用抵抗素子１０７，１０８が実装される。アンプ１２１１，１２１３，１２１４は、それぞれ図２に示したように構成され、バイアス調整用端子Ｎｄを有している。
【００９５】
ここで、コンパレータ群１２０１は、（１）参照電圧Ｖｒｅｆ＿１＿ｉが入力されるコンパレータ（アンプ１２１４を備える）の複数個と、（２）参照電圧Ｖｒｅｆ＿２＿ｉが入力されるコンパレータ（アンプ１２１３を備える）の複数個と、（３）参照電圧Ｖｒｅｆ＿３＿ｉが入力されるコンパレータ（アンプ１２１２を備える）の複数個と、（４）参照電圧Ｖｒｅｆ＿４＿ｉが入力されるコンパレータ（アンプ１２１１を備える）の複数個とで構成されている。
【００９６】
ｓｕｂ＿ＡＤＣ１２０３は、アナログ入力電圧Ｖｉｎをデジタル信号に変換し、アナログ入力電圧Ｖｉｎが上位電圧ＶＲＴと下位電圧ＶＲＢとの間の範囲内においてどのレンジに属するかを示すデジタル信号を出力する。この実施の形態５では、ｓｕｂ＿ＡＤＣ１２０３は、２ビットの分解能を持っているので、アナログ入力電圧Ｖｉｎが上位電圧ＶＲＴと下位電圧ＶＲＢとの間を４分割した中のどのレンジに属するかを示すデジタル信号を出力する。
【００９７】
具体的には、ｓｕｂ＿ＡＤＣ１２０３は、アナログ入力電圧Ｖｉｎが最も低い側のレンジに属する場合は“００”のデジタル信号を出力する。アナログ入力電圧Ｖｉｎが１つ上のレンジに属する場合は“０１”のデジタル信号を出力する。アナログ入力電圧Ｖｉｎがもう１つ上側のレンジに属する場合は“１０”のデジタル信号を出力する。アナログ入力電圧Ｖｉｎが最も高い側のレンジに属する場合は“１１”のデジタル信号を出力する。
【００９８】
ＳＷ１２０４では、ｓｕｂ＿ＡＤＣ１２０３のデジタル出力を受けて、選択されたレンジの参照電圧が印加されているコンパレータにおけるアンプのバイアス電流調整用端子Ｎｂに“Ｈ”の信号を伝達する。それ以外のコンパレータのアンプのバイアス電流調整用端子Ｎｂには“Ｌ”の信号を印加する。
【００９９】
すなわち、ＳＷ１２０４は、ｓｕｂ＿ＡＤＣ１２０３の出力値が“００”であるときは、（１）参照電圧Ｖｒｅｆ＿１＿ｉが入力されるコンパレータの複数個におけるアンプ１２１４のバイアス電流調整用端子Ｎｂに“Ｈ”の信号を伝達する。ｓｕｂ＿ＡＤＣ１２０３の出力値が“０１”であるときは、（２）参照電圧Ｖｒｅｆ＿２＿ｉが入力されるコンパレータの複数個におけるアンプ１２１３のバイアス電流調整用端子Ｎｂに“Ｈ”の信号を伝達する。ｓｕｂ＿ＡＤＣ１２０３の出力値が“１０”であるときは、（３）参照電圧Ｖｒｅｆ＿３＿ｉが入力されるコンパレータのアンプ１２１２の複数個におけるバイアス電流調整用端子Ｎｂに“Ｈ”の信号を伝達する。ｓｕｂ＿ＡＤＣ１２０３の出力値が“１１”であるときは、（４）参照電圧Ｖｒｅｆ＿４＿ｉが入力されるコンパレータの複数個におけるアンプ１２１１のバイアス電流調整用端子Ｎｂに“Ｈ”の信号を伝達する。
【０１００】
アンプ１２１１，１２１２，１２１３，１２１４は、図２に示した回路構成を有している。したがって、バイアス電流調整用端子Ｎｂに“Ｈ”信号が印加されるアンプ群では、電流源Ｉｓ＿２がオン動作してそのアンプのバイアス電流を電流Ｉ＋Ｉ’まで増加させる。一方、バイアス電流調整用端子Ｎｂに“Ｌ”信号が印加されるアンプ群では、電流源Ｉｓ＿２はオフ動作してそのアンプのバイアス電流は電流源Ｉｓ＿１による電流Ｉまで減少する。
【０１０１】
したがって、電流源Ｉｓ＿２がオン動作したアンプ群では、入力トランジスタの飽和電圧Ｖｅｆｆが大きくなるので、アベレージングに寄与できるアンプの数を増加させることができる。その結果、出力オフセットのσ値低減効果が上がり、Ａ／Ｄ変換器の精度を向上させることができる。
【０１０２】
そして、複数のコンパレータの中でアナログ入力電圧と参照電圧の電圧差が小さい近接位置に配置される所定数のコンパレータにおけるアンプのみバイアス電流を増加して入力トランジスタの飽和電圧Ｖｅｆｆを大きくするので、アンプのバイアス電流の増加を最低限に抑えることができ、Ａ／Ｄ変換器全体の消費電力の増加を少なくすることができる。
【０１０３】
【発明の効果】
以上説明したように、この発明によれば、複数個のコンパレータの中でアナログ入力電圧と参照電圧の電圧差が小さい領域に属するコンパレータだけを選択し、その選択した所定数のコンパレータにおいてのみそのアンプのバイアス電流を増加させ、その他のコンパレータでは、アンプのバイアス電流を増加させることはしない。したがって、選択した所定数のコンパレータにおいてのみ入力トランジスタの飽和電圧を大きくすることができ、アベレージング手法による出力オフセットのσ値低減効果を上げることができるので、消費電力の増加を最小限に抑制しつつＡ／Ｄ変換器の精度を向上させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１であるＡ／Ｄ変換器の要部であるコンパレータ群の構成を示すブロック図である。
【図２】図１に示す２段目アンプの入力段の構成例を示す回路図である。
【図３】図２示すバイアス調整用電流源をオフ動作させたときの２段目アンプの入出力特性図である。
【図４】図２示すバイアス調整用電流源をオン動作させたときの２段目アンプの入出力特性図である。
【図５】この発明の実施の形態２であるＡ／Ｄ変換器の要部であるコンパレータ群の構成を示すブロック図である。
【図６】この発明の実施の形態３であるＡ／Ｄ変換器の要部であるコンパレータ群の構成を示すブロック図である。
【図７】図６に示す初段アンプの入出力特性図である。
【図８】図６に示す電圧レベル検出回路（ＶＤＥＴ）の構成例を示す回路図である。
【図９】図６に示す電圧レベル検出回路（ＶＤＥＴ）の入出力特性図である。
【図１０】図６に示す２段目アンプの入力段の構成例を示す回路図である。
【図１１】この発明の実施の形態４であるＡ／Ｄ変換器の要部であるコンパレータ群の構成を示すブロック図である。
【図１２】この発明の実施の形態５であるＡ／Ｄ変換器の要部構成を示すブロック図である。
【図１３】従来のＡ／Ｄ変換器の構成例を示すブロック図である。
【図１４】図１３に示すコンパレータが備えるコンパレータアンプのオフセット特性を説明する図である。
【図１５】図１３に示すＡ／Ｄ変換器におけるアナログ入力電圧と出力電圧差との関係図である。
【図１６】図１３に示すＡ／Ｄ変換器にアベレージング手法を適用する場合の説明図である。
【図１７】アベレージング手法を適用した場合のコンパレータアンプとアベレージング用抵抗素子との関係説明図である。
【図１８】アベレージング手法による出力オフセットのσ値低減効果を説明するアナログ入力電圧と出力電圧差との関係図である。
【図１９】コンパレータアンプの入力段の構成を説明する回路図である。
【符号の説明】
１００，５００，６００，１１００，１２０２  コンパレータ群、ＣＭＰ＿ｉ任意のコンパレータ、１０１，６０１  初段アンプ、１０２，１０３  バッファ（ＢＦ）、１０４  検出回路（ＤＥＴ）、１０５  バイアス電流調整用信号発生回路（５ＯＲ）、５０１，１１０１，１２１１〜１２１４  アンプ、１０６，６０４  ２段目アンプ、６０２，６０３  電圧レベル検出回路（ＶＤＥＴ）、１０７，１０８  アベレージング用抵抗素子、Ｔｒ１，Ｔｒ２  入力トランジスタ、Ｉｓ＿１  基準電流源、Ｉｓ＿２  バイアス調整用基準電流源、１２０１，１３０１  参照電圧発生回路、１２０３  Ａ／Ｄ変換器（ｓｕｂ＿ＡＤＣ）、１２０４  スイッチ制御回路（ＳＷ）、１３０３  エンコーダ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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