(57)【要約】【課題】配線基板上にインターポーザーを介してＦＣ法により半導体チップを搭載し、さらにアンダーフィル材で封止する際に、線膨張率のミスマッチにより配線基板や半導体チップに反りが発生し、チップの破損や外れ、異常動作の発生がないインターポーザーを提供すること。【解決手段】耐熱性及び絶縁性を有する無機材料からなる基体と、該基体を貫通するとともに貫通部に導体が充填されてなる導体埋め込みスルーホールとを有しており、かつ前記基体が、前記電子装置の製造過程で引き起こされる変形を補償し得るように、幅方向に変動した断面形状を有しているように構成する。【選択図】      図１
2004311574.tif 000002
【特許請求の範囲】
【請求項１】
配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーであって、
耐熱性及び絶縁性を有する無機材料からなる基体と、該基体を貫通するとともに貫通部に導体が充填されている導体埋め込みスルーホールとを有しており、かつ前記基体が、前記電子装置の製造過程で引き起こされる変形を補償し得るように、幅方向に変動した断面形状を有していることを特徴とするインターポーザー。
【請求項２】
（１）前記導体埋め込みスルーホールの端面に形成された電極パッドが、超音波接合のためのバンプをさらに有していること、
（２）前記電極パッドが、表面仕上げ層をさらに有していること、
（３）前記電極パッドが、前記インターポーザーの主たる表面から突出した突起部に形成されていること、及び
（４）前記基体の表面及び（又は）裏面に、一体的に作り込まれた追加の機能素子を薄膜の形でさらに有していること、
のいずれかを少なくとも特徴とする請求項１に記載のインターポーザー。
【請求項３】
前記基体の無機材料の線膨張率が、前記配線基板の線膨張率及び前記電子素子の線膨張率とほぼ同じであることを特徴とする請求項１又は２に記載のインターポーザー。
【請求項４】
前記基体の無機材料が、半導体材料又はガラスであることを特徴とする請求項１〜３のいずれか１項に記載のインターポーザー。
【請求項５】
前記基体がシリコンからなることを特徴とする請求項１〜４のいずれか１項に記載のインターポーザー。
【請求項６】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに矩形凹部を有していることを特徴とする請求項１〜５のいずれか１項に記載のインターポーザー。
【請求項７】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに、その厚さを幅方向に徐々に減少させた凹部を有していることを特徴とする請求項１〜５のいずれか１項に記載のインターポーザー。
【請求項８】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに、その厚さを幅方向に徐々に増加させた凸部を有していることを特徴とする請求項１〜５のいずれか１項に記載のインターポーザー。
【請求項９】
配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーであって、
耐熱性及び絶縁性を有する無機材料からなる基体と、該基体を貫通するとともに貫通部に導体が充填されている導体埋め込みスルーホールとを有しており、かつ前記導体埋め込みスルーホールの端面に、付形された電極パッドを有していることを特徴とするインターポーザー。
【請求項１０】
前記電極パッドが、
（１）前記インターポーザーの主たる表面から突出した突起部に形成されていること、及び（又は）
（２）端面に凹部を有していること
を特徴とする請求項９に記載のインターポーザー。
【請求項１１】
前記電極パッドが、
（３）超音波接合のためのバンプをさらに有していること、及び（又は）
（４）表面仕上げ層をさらに有していること、
をさらに特徴とする請求項９又は１０に記載のインターポーザー。
【請求項１２】
前記基体の表面及び（又は）裏面に、一体的に作り込まれた追加の機能素子を薄膜の形でさらに有していることを特徴とする請求項９〜１１のいずれか１項に記載のインターポーザー。
【請求項１３】
前記基体の無機材料の線膨張率が、前記配線基板の線膨張率及び前記電子素子の線膨張率とほぼ同じであることを特徴とする請求項９〜１２のいずれか１項に記載のインターポーザー。
【請求項１４】
前記基体の無機材料が、半導体材料又はガラスであることを特徴とする請求項９〜１３のいずれか１項に記載のインターポーザー。
【請求項１５】
前記基体がシリコンからなることを特徴とする請求項９〜１４のいずれか１項に記載のインターポーザー。
【請求項１６】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに矩形凹部を有していることを特徴とする請求項９〜１５のいずれか１項に記載のインターポーザー。
【請求項１７】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに、その厚さを幅方向に徐々に減少させた凹部を有していることを特徴とする請求項９〜１５のいずれか１項に記載のインターポーザー。
【請求項１８】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに、その厚さを幅方向に徐々に増加させた凸部を有していることを特徴とする請求項９〜１５のいずれか１項に記載のインターポーザー。
【請求項１９】
配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーであって、
耐熱性及び絶縁性を有する無機材料からなる基体と、該基体を貫通するとともに貫通部に導体が充填されている導体埋め込みスルーホールとを有しており、かつ前記導体埋め込みスルーホールの端面に形成された電極パッドが、超音波接合のためのバンプをさらに有していることを特徴とするインターポーザー。
【請求項２０】
前記電極パッドが、表面仕上げ層をさらに有していること、及び（又は）
前記インターポーザーの主たる表面から突出した突起部に形成されていること、
を特徴とする請求項１９に記載のインターポーザー。
【請求項２１】
前記基体の表面及び（又は）裏面に、一体的に作り込まれた追加の機能素子を薄膜の形でさらに有していることを特徴とする請求項１９又は２０に記載のインターポーザー。
【請求項２２】
前記基体の無機材料の線膨張率が、前記配線基板の線膨張率及び前記電子素子の線膨張率とほぼ同じであることを特徴とする請求項１９〜２１のいずれか１項に記載のインターポーザー。
【請求項２３】
前記基体の無機材料が、半導体材料又はガラスであることを特徴とする請求項１９〜２２のいずれか１項に記載のインターポーザー。
【請求項２４】
前記基体がシリコンからなることを特徴とする請求項１９〜２３のいずれか１項に記載のインターポーザー。
【請求項２５】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに矩形凹部を有していることを特徴とする請求項１９〜２４のいずれか１項に記載のインターポーザー。
【請求項２６】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに、その厚さを幅方向に徐々に減少させた凹部を有していることを特徴とする請求項１９〜２４のいずれか１項に記載のインターポーザー。
【請求項２７】
前記基体が非平板状の基体であり、その主たる表面の少なくとも１つに、その厚さを幅方向に徐々に増加させた凸部を有していることを特徴とする請求項１９〜２４のいずれか１項に記載のインターポーザー。
【請求項２８】
配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーを製造する方法であって、
耐熱性及び絶縁性を有する無機材料からなる基体を形成する工程と、
前記基体を加工して、前記電子装置の製造過程で引き起こされる変形を補償し得るように、幅方向に変動した断面形状を付与する工程と、
前記基体を貫通したスルーホールを形成する工程と、
前記スルーホールに導体を充填して導体埋め込みスルーホールを形成する工程とを含むことを特徴とするインターポーザーの製造方法。
【請求項２９】
（１）前記導体埋め込みスルーホールの端面に形成された電極パッドに、超音波接合のためのバンプをさらに形成する工程、
（２）前記電極パッドに、表面仕上げ層をさらに形成する工程、
（３）前記電極パッドを、前記インターポーザーの主たる表面から突出した突起部に形成する工程、及び（又は）
（４）前記基体の表面及び（又は）裏面に追加の機能素子を薄膜の形で一体的に作り込む工程、
をさらに含むことを特徴とする請求項２８に記載のインターポーザーの製造方法。
【請求項３０】
前記基体の形成工程において、前記配線基板の線膨張率及び前記電子素子の線膨張率とほぼ同じである線膨脹率をもった前記無機材料を使用することを特徴とする請求項２８又は２９に記載のインターポーザーの製造方法。
【請求項３１】
前記基体の形成工程において、前記無機材料として半導体材料又はガラスを使用することを特徴とする請求項２８〜３０のいずれか１項に記載のインターポーザーの製造方法。
【請求項３２】
前記基体がシリコンからなることを特徴とする請求項２８〜３１のいずれか１項に記載のインターポーザーの製造方法。
【請求項３３】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに矩形凹部を付与することを特徴とする請求項２８〜３２のいずれか１項に記載のインターポーザーの製造方法。
【請求項３４】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに、その厚さを幅方向に徐々に減少させた凹部を付与することを特徴とする請求項２８〜３２のいずれか１項に記載のインターポーザーの製造方法。
【請求項３５】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに、その厚さを幅方向に徐々に増加させた凸部を付与することを特徴とする請求項２８〜３２のいずれか１項に記載のインターポーザーの製造方法。
【請求項３６】
配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーを製造する方法であって、
耐熱性及び絶縁性を有する無機材料からなる基体を形成する工程と、
前記基体を貫通したスルーホールを形成する工程と、
前記スルーホールに導体を充填して導体埋め込みスルーホールを形成する工程と、
前記導体埋め込みスルーホールの端面に、付形された電極パッドを形成する工程とを含むことを特徴とするインターポーザーの製造方法。
【請求項３７】
前記電極パッド形成工程において、前記インターポーザーの主たる端面から突出させて前記電極パッドを形成すること及び（又は）前記電極パッドの端面に凹部を付与することを特徴とする請求項３６に記載のインターポーザーの製造方法。
【請求項３８】
前記電極パッドに、超音波接合のためのバンプをさらに形成する工程、及び（又は）前記電極パッドに、表面仕上げ層をさらに形成する工程をさらに含むことを特徴とする請求項３６又は３７に記載のインターポーザーの製造方法。
【請求項３９】
前記基体の表面及び（又は）裏面に追加の機能素子を薄膜の形で一体的に作り込む工程をさらに含むことを特徴とする請求項３６〜３８のいずれか１項に記載のインターポーザーの製造方法。
【請求項４０】
前記基体の形成工程において、前記配線基板の線膨張率及び前記電子素子の線膨張率とほぼ同じである線膨脹率をもった前記無機材料を使用することを特徴とする請求項３６〜３９のいずれか１項に記載のインターポーザーの製造方法。
【請求項４１】
前記基体の形成工程において、前記無機材料として半導体材料又はガラスを使用することを特徴とする請求項３６〜４０のいずれか１項に記載のインターポーザーの製造方法。
【請求項４２】
前記基体がシリコンからなることを特徴とする請求項３６〜４１のいずれか１項に記載のインターポーザーの製造方法。
【請求項４３】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに矩形凹部を付与することを特徴とする請求項３６〜４２のいずれか１項に記載のインターポーザーの製造方法。
【請求項４４】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに、その厚さを幅方向に徐々に減少させた凹部を付与することを特徴とする請求項３６〜４２のいずれか１項に記載のインターポーザーの製造方法。
【請求項４５】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに、その厚さを幅方向に徐々に増加させた凸部を付与することを特徴とする請求項３６〜４２のいずれか１項に記載のインターポーザーの製造方法。
【請求項４６】
配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーを製造する方法であって、
耐熱性及び絶縁性を有する無機材料からなる基体を形成する工程と、
前記基体を貫通したスルーホールを形成する工程と、
前記スルーホールに導体を充填して導体埋め込みスルーホールを形成する工程と、
前記導体埋め込みスルーホールの端面に形成された電極パッドに、超音波接合のためのバンプを形成する工程とを含むことを特徴とするインターポーザーの製造方法。
【請求項４７】
前記電極パッドに、表面仕上げ層をさらに形成する工程、及び（又は）
前記電極パッドを、前記インターポーザーの主たる表面から突出した突起部に形成する工程、
をさらに含むことを特徴とする請求項４６に記載のインターポーザーの製造方法。
【請求項４８】
前記基体の表面及び（又は）裏面に追加の機能素子を薄膜の形で一体的に作り込む工程をさらに含むことを特徴とする請求項４６又は４７に記載のインターポーザーの製造方法。
【請求項４９】
前記基体の形成工程において、前記配線基板の線膨張率及び前記電子素子の線膨張率とほぼ同じである線膨脹率をもった前記無機材料を使用することを特徴とする請求項４６〜４８のいずれか１項に記載のインターポーザーの製造方法。
【請求項５０】
前記基体の形成工程において、前記無機材料として半導体材料又はガラスを使用することを特徴とする請求項４６〜４９のいずれか１項に記載のインターポーザーの製造方法。
【請求項５１】
前記基体がシリコンからなることを特徴とする請求項４６〜５０のいずれか１項に記載のインターポーザーの製造方法。
【請求項５２】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに矩形凹部を付与することを特徴とする請求項４６〜５１のいずれか１項に記載のインターポーザーの製造方法。
【請求項５３】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに、その厚さを幅方向に徐々に減少させた凹部を付与することを特徴とする請求項４６〜５１のいずれか１項に記載のインターポーザーの製造方法。
【請求項５４】
前記基体の加工工程において、前記基体を非平板状の基体の形に加工し、かつ、その際、前記基体の主たる表面の少なくとも１つに、その厚さを幅方向に徐々に増加させた凸部を付与することを特徴とする請求項４６〜５１のいずれか１項に記載のインターポーザーの製造方法。
【請求項５５】
少なくとも１個の電子素子を備えた電子装置であって、
配線基板の上部に請求項１〜２７のいずれか１項に記載のインターポーザーを介して前記電子素子が搭載されていることを特徴とする電子装置。
【請求項５６】
前記電子素子が半導体素子であることを特徴とする請求項５５に記載の電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インターポーザーに関し、さらに詳しく述べると、配線基板と、該配線基板に搭載される電子素子（例えば、半導体チップ）との間に介挿されて半導体装置やその他の電子装置を構成するために用いられるインターポーザー（インターポーザー基板とも呼ばれる）に関する。本発明は、また、そのようなインターポーザーの製造方法と、そのようなインターポーザーを組み込んだ、半導体装置やその他の電子装置に関する。
【０００２】
【従来の技術】
周知の通り、半導体装置は、例えば多層回路基板のような配線基板（実装基板などとも呼ばれる）の上にＩＣチップ、ＬＳＩチップのような半導体チップを搭載して構成されている。また、配線基板と半導体チップを電気的に接続するため、ボンディングワイヤを接続手段として使用したワイヤボンディング法（ＷＢ法）が用いられている。
【０００３】
しかし、ＷＢ法の場合、接続手段として使用するボンディングワイヤが機械的強度に弱く、広い配線スペースを必要とするなどの欠点があり、最近における高密度配線やデバイスの小型化、薄型化などの要求に十分に対応できないという問題があった。このような問題を解決するため、最近では、図１９に示すように、多層回路基板のような配線基板１０１の上にＩＣチップ、ＬＳＩチップのような半導体チップ１０５をはんだバンプ１０３を介して搭載する方法が広く用いられている。この方法は、フリップチップ法（ＦＣ法）と呼ばれるもので、半導体チップ１０５にＦＣ接続用のはんだバンプ１０３を形成する方法としては、例えば、半導体チップ１０５の回路形成面のアルミニウム電極にはんだを盛り上げ、さらにそのはんだを加熱して半球状にバンプを形成する方法や、金ワイヤをアルミニウム電極にボンディングして小球状のバンプを形成する方法などが使用されている。また、配線基板１０１と半導体チップ１０５の間は、デバイスの機械的強度を上げ、耐水性を高めるため、例えばエポキシ樹脂のような絶縁性の封止樹脂（アンダーフィル材とも呼ばれる）１０７で封止されている。
【０００４】
しかしながら、ＦＣ法によって高密度に配線を形成した半導体装置にも欠点が残されている。すなわち、配線基板と半導体チップとははんだバンプによって接合されているだけであるので、半導体装置に下方や側面からストレスがかかった場合、たとえ樹脂封止していたとしても、配線基板から半導体チップが外れてしまうことがある。また、配線基板、半導体チップ、そしてアンダーフィル材は、それぞれ線膨張率を異にしているので、線膨張率のミスマッチにより配線基板や半導体チップに大きな反りが発生し、チップの破損や外れ、異常動作の発生が問題となっている。また、配線基板を硬質の材料から構成して反りの問題を防止することも考えられるが、最近の傾向として半導体チップの基板は脆い材料から形成されているので、配線基板の解決ですべての問題が解決できるわけでない。
【０００５】
これらの問題を解決するため、例えば以下に図２０及び図２１を参照して説明するように、配線基板と半導体チップの間にインターポーザー（インターポーザー基板とも呼ばれる）を介挿して半導体装置を構成する方法が提案されている。
【０００６】
例えば図２０に示す半導体装置では、半導体チップ１０５が配線基板（図示せず）から容易に外れるのを防止するため、はんだ付けのための電極１１９を下面に備えたインターポーザー１１０の上にはんだバンプ１０３を介して半導体チップ１０５を載置する方法を提案している（特許文献１）。この半導体装置の場合、インターポーザー１１０の側面に４つの角（端面）に、配線基板にはんだ付けが可能な電極１１１をさらに有していることを特徴とする。
【０００７】
また、図２１に示す半導体装置では、充填後のアンダーフィル材１３７の硬化時に半導体チップ１０５の表面（配線等）にダメージが与えられるのを防止するため、半導体チップ１０５をはんだバンプ１０３によりインターポーザー１１０と接続し、さらにインターポーザー１１０の電極パッド１２１を配線基板（図示せず）に接続する方法を提案している（特許文献２）。この半導体装置の場合、アンダーフィル材１３７をエポキシ樹脂系の封止樹脂１３１とそれに分散されたシリカ、アルミナ等の充填材１３２とから構成するとともに、充填材１３２の分布密度を、図示のように、インターポーザー１１０の側で「密」に、半導体チップ１０５の側で「疎」に調整していることを特徴とする。
【０００８】
【特許文献１】
特開平１１−２８８９７８号公報（特許請求の範囲、段落００１１〜００１５、図１）
【特許文献２】
特開２０００−３１３４５号公報（特許請求の範囲、段落００１９〜００２３、図１）
【０００９】
【発明が解決しようとする課題】
従来の方法では、上記したようにインターポーザーを配線基板と半導体チップの間に介挿して実装強度の向上やチップの外れ防止などを達成している。しかし、最近の傾向として、多機能化などによりチップそのもの大型化が進んでいるので、アンダーフィル材を多量に充填しなければならず、配線基板、半導体チップ、アンダーフィル材等の線膨張率のミスマッチにより配線基板や半導体チップに大きな反りが発生し、チップの破損や外れ、異常動作の発生が再度大きな問題となっている。使用するアンダーフィル材の線膨張率をそれに隣接する部材の線膨張率にあわせる解決策が考えられるが、アンダーフィル材が多量であり、デバイス構造が多様化しているため、線膨張率の調整は容易でない。また、インターポーザーを配線基板や半導体チップに接合する手段としては、上記したようにはんだバンプが多用されているが、接合強度のより一層の増加が望ましい。
【００１０】
本発明の目的は、上記した従来の技術の問題を解決して、例えば半導体チップの一辺の長さが約２５ｍｍもしくはそれ以上の長さを有する時でも、配線基板上にインターポーザーを介してＦＣ法により半導体チップを搭載し、さらにアンダーフィル材で封止する際に、線膨張率のミスマッチにより配線基板や半導体チップに反りが発生し、チップの破損や外れ、異常動作の発生がない半導体装置、あるいはその他の電子装置を製造するのに有用なインターポーザーを提供することにある。
【００１１】
本発明の目的は、また、半導体チップ等の搭載が容易であり、かつインターポーザーを配線基板や半導体チップに強固に接合できるインターポーザーを提供することにある。
【００１２】
本発明の目的は、さらに、インターポーザーそのものの機能に追加して、その他の機能を組み込み、半導体装置やその他の電子装置の多機能化に有用なインターポーザーを提供することにある。
【００１３】
また、本発明の目的は、上記したような高性能かつ高機能なインターポーザーを容易に製造する方法を提供することにある。
【００１４】
さらに、本発明の目的は、インターポーザーを搭載した高性能かつ高機能な電子装置を提供することにある。
【００１５】
本発明の上記したような目的やその他の目的は、以下の詳細な説明から容易に理解することができるであろう。
【００１６】
【課題を解決するための手段】
本発明は、その１つの面において、配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーであって、
耐熱性及び絶縁性を有する無機材料からなる基体と、該基体を貫通するとともに貫通部に導体が充填されている導体埋め込みスルーホールとを有しており、かつ前記基体が、前記電子装置の製造過程で引き起こされる変形を補償し得るように、幅方向に変動した断面形状を有していることを特徴とするインターポーザーにある。
【００１７】
また、本発明は、配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーであって、
耐熱性及び絶縁性を有する無機材料からなる基体と、該基体を貫通するとともに貫通部に導体が充填されている導体埋め込みスルーホールとを有しており、かつ前記導体埋め込みスルーホールの端面に、付形された電極パッドを有していることを特徴とするインターポーザーにある。
【００１８】
さらに、本発明は、配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーであって、
耐熱性及び絶縁性を有する無機材料からなる基体と、該基体を貫通するとともに貫通部に導体が充填されている導体埋め込みスルーホールとを有しており、かつ前記導体埋め込みスルーホールの端面に形成された電極パッドが、超音波接合のためのバンプをさらに有していることを特徴とするインターポーザーにある。
【００１９】
また、本発明は、そのもう１つの面において、配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーを製造する方法であって、
耐熱性及び絶縁性を有する無機材料からなる基体を形成する工程と、
前記基体を加工して、前記電子装置の製造過程で引き起こされる変形を補償し得るように、幅方向に変動した断面形状を付与する工程と、
前記基体を貫通したスルーホールを形成する工程と、
前記スルーホールに導体を充填して導体埋め込みスルーホールを形成する工程とを含むことを特徴とするインターポーザーの製造方法にある。
【００２０】
さらに、本発明は、配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーを製造する方法であって、
耐熱性及び絶縁性を有する無機材料からなる基体を形成する工程と、
前記基体を貫通したスルーホールを形成する工程と、
前記スルーホールに導体を充填して導体埋め込みスルーホールを形成する工程と、
前記導体埋め込みスルーホールの端面に、付形された電極パッドを形成する工程を含むことを特徴とするインターポーザーの製造方法にある。
【００２１】
さらにまた、本発明は、配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーを製造する方法であって、
耐熱性及び絶縁性を有する無機材料からなる基体を形成する工程と、
前記基体を貫通したスルーホールを形成する工程と、
前記スルーホールに導体を充填して導体埋め込みスルーホールを形成する工程と、
前記導体埋め込みスルーホールの端面に形成された電極パッドに、超音波接合のためのバンプを形成する工程とを含むことを特徴とするインターポーザーの製造方法にある。
【００２２】
これらの発明に加えて、本発明は、そのもう１つの面において、少なくとも１個の電子素子を備えた電子装置であって、
配線基板の上部にインターポーザーを介して前記電子素子が搭載されており、前記インターポーザーが、上述のような本発明のインターポーザーであることを特徴とする電子装置にある。
【００２３】
【発明の実施の形態】
本発明は、上記したように、配線基板と、該配線基板に搭載される電子素子との間に介挿されて電子装置を構成するために用いられるインターポーザーとその製造方法、そして本発明のインターポーザーを備えた電子装置にある。ここで、「配線基板」とは、広義で使用されていて、電子素子等を搭載することが意図されている各種の実装基板、例えば多層配線基板などのようにすでに配線が作り込まれている配線基板、半導体基板（例えば、シリコン基板等）、ガラス基板、絶縁性樹脂基板などのように、後段の工程で配線の形成が予定されている基板などを意味している。また、「電子素子」は、例えば半導体素子（例えば、ＩＣチップ、ＬＳＩチップ等）などの能動素子、キャパシタ、レジスタなどの受動素子、あるいはその他の電子部品を意味し、また、したがって、「電子装置」は、各種の電子素子を搭載した装置（電子デバイス）を意味し、その典型例が、以下に図面を参照して説明する半導体装置である。
【００２４】
以下、本発明の好ましい実施の形態を添付の図面を参照しながら説明する。なお、下記の形態は一例であって、本発明はこれらの形態に限定されるものではないことを理解されたい。
【００２５】
図１は、本発明による半導体装置の一例を示したものである。図示の半導体装置５０では、半導体素子（ここでは、ＬＳＩチップ）５がインターポーザー１０を介して配線基板１の上に搭載されている。半導体素子は、特にそのサイズが制限されることはないが、本発明の場合、一辺が２５ｍｍもしくはそれ以上の、従来の素子に較べて大きい半導体素子であっても、反りなどの不都合を伴うことなく搭載できるという点で、注目に値する。インターポーザー１０は、耐熱性及び絶縁性を有する無機材料から形成された基体１１からなり、その所定の位置には、半導体素子５と配線基板１の電気的導通をとるため、導体埋め込みスルーホール１４が形成されている。また、配線基板１の内部には、図面では示されていないが、配線層が予め定められたパターンで多層に形成されている。さらに、配線基板１の電極２には、インターポーザー１０の下面に形成された電極パッド１４ａがバンプ１６を介して接合され、一方、半導体素子５の下面に外部端子として予め形成されたバンプ３には、インターポーザー１０の上面に形成された電極パッド１４ａがバンプ１５を介して接合されている。バンプ１５は、常法に従って、はんだや金あるいはその他の材料から形成することができる。配線基板１とインターポーザー１０の間、そしてインターポーザー１０と半導体素子５の間には、それぞれ、絶縁性の封止樹脂（アンダーフィル材）７が充填されている。
【００２６】
図示の半導体装置について、その構成を具体的に説明する。
【００２７】
本発明によるインターポーザーにおいて、その主体を構成する基体は、通常、耐熱性及び絶縁性を有する無機材料から形成される。これは、本発明のインターポーザーは、半導体装置等の製造（例えば、スパッタリング工程）において一般的には高温環境にさらされることから、反りや変形の発生を防止するために、さらには、配線基板と電子素子の間の電気的な導通を確実なものとするために、最低限の要件として必要である。適当な基体材料としては、以下に列挙するものに限定されるわけではないけれども、例えばシリコン等の半導体材料、ガラスなどを挙げることができる。基体材料を選択するに当たっては、特に、基体の無機材料の線膨張率が、配線基板の線膨張率や電子素子の線膨張率とほぼ同じであるように考慮することが、電子素子などの反りや変形を防止する上で有効である。なお、加工の容易性などの面を考慮すると、シリコンから基体を形成するのがとりわけ有利である。
【００２８】
基体の大きさは、特に限定されるものではなく、所望とするインターポーザーの機能や大きさなどに応じて任意に変更することができる。基体の厚さは、通常、約０．０１〜０．８ｍｍの範囲であり、好ましくは、約０．０１〜０．２０ｍｍの範囲である。また、基体の大きさ（一辺の長さ）は、基体の主たる表面が正方形であると仮定して、通常、約２．０〜３０．０ｍｍの範囲である。なお、基体は、例えばシリコンウエハのような円板をダイシングなどで個々の小片に切り出すことによって容易に作製することができる。個々の基体の切り出しは、通常、シリコンウエハ上にインターポーザーの実質的な部分を形成した後、一括取りで有利に行われる。
【００２９】
導体埋め込みスルーホールは、半導体装置などの分野で一般的に使用されているいろいろな手法によって形成することができる。一例を示すと、例えば、基体の所定の位置に基体を貫通する細孔（スルーホール）を形成した後、そのスルーホールにめっきなどによって導体金属（例えば、銅、アルミニウム等）を充填する。例えば、基体としてシリコン基板を使用する場合には、ＹＡＧレーザあるいはエキシマレーザ等によりφ３０〜３００μｍ程度の大きさの複数個のスルーホールを所要パターンで形成する。シリコン基板の厚さは、特に制限されないが、一般的には５０μｍ程度であり、そのような厚さまで薄板化した後、ポリッシングにより表面を平滑化する。また、ガラス基板を使用する場合には、スルーホールは、マスクを用いてエッチングにより孔明け加工するか、マスクを用いてサンドブラストにより孔明け加工するとよい。ガラス基板の場合も、表面が平滑であることが好適である。
【００３０】
上記のようにしてスルーホールを形成した後、一般的には、スパッタリング、次いで電解めっきを行って、スルーホールの内壁を含む基体の表裏面に銅、アルミニウム等の導体金属を充填し、目的とする導体埋め込みスルーホールを形成する。形成された胴体埋め込みスルーホールの両端面、すなわち、基体の表裏面に露出した導体金属層（通常、めっき被膜）は、電極パッドの形に形成するか、あるいは形成後の導体金属層をパターニングして電極パッドを形成するのが好ましい。電極パッドの形は特に制限されないけれども、一般的にはランドの形に突出させることが好ましく、以下に具体的に説明するように、バンプ（例えば、はんだバンプ、金バンプ等）等を収納しやすいように受け皿形状に加工するのがとりわけ好ましい。
【００３１】
本発明のインターポーザーにおいて、基体は、平板状で使用してもよいけれども、従来のインターポーザーにおいてアンダーフィル材の熱収縮に原因して不可避的に発生した反りや変形の問題を予め回避するため、非平板状で使用するのが有利である。特に、基体が、前記電子装置の製造過程で引き起こされる反りや変形を補償し得るように、幅方向に変動した断面形状を有しているように、非平板状に基体を加工して使用するのが有利である。
【００３２】
本発明の実施において、基体は、それが非平板状の断面形状を有する限り、いろいろな形で使用することができる。
【００３３】
図２〜図４は、それぞれ、本発明に従い非平板状の基体１１を使用してインターポーザーを作製した例である。いずれの基体１１にも、表裏両面に電極パッド１４ａを備えた導体（Ｃｕ）埋め込みスルーホール１４が備わっている。
【００３４】
図２のインターポーザーの場合、基体１１の下面に矩形の凹部１３を有している。なお、本形態の場合、基体１１の周縁領域に突起部１２を形成することで凹部１３を形成したけれども、基体１１の下面を機械加工して凹部１３を形成してもよい。また、必要ならば、基体１１の上面にも凹部を形成してもよい。さらに、凹部の形状は、矩形に限定されるものではなく、必要ならば、円筒形などであってもよい。
【００３５】
図３のインターポーザーの場合、基体１１の下面にゆるい半球状の突起Ｒ１を有している。すなわち、本形態の場合、基体１１の下面において、その厚さを幅方向に徐々に増加させた凸部Ｒ１を有している。凸部Ｒ１は、必要ならば、基体１１の上面にも形成してもよい。さらに、凸部Ｒ１の形状は、図示の形に限定されるものではなく、任意に変更可能である。
【００３６】
図４のインターポーザーの場合、基体１１の下面の周縁部にゆるいカーブ（アール）Ｒ２を有している。すなわち、本形態の場合、基体１１の下面において、その厚さを幅方向に徐々に徐々に減少させた凹部Ｒ２を有している。凹部Ｒ２は、必要ならば、基体１１の上面にも形成してもよい。さらに、凹部Ｒ２の形状は、図示の形に限定されるものではなく、任意に変更可能である。
【００３７】
本発明のインターポーザーにおいて、基体に形成された導体埋め込みスルーホールは、その端面に電極パッドを形成してそのまま使用してもよいけれども、先に図１を参照して説明したように、バンプ（例えば、はんだバンプや金バンプあるいはその他の材料のバンプ）やその他の接合手段をさらに備えることが好ましい。バンプ等を介在させることによって、インターポーザーとその他の部品との接合をより確実にかつ強固に行うことができるからである。
【００３８】
本発明の実施では、特に、インターポーザーとその他の部品との接合を超音波接合によって行うのが有利であり、また、そのために、超音波接合の実施のために併用するバンプは、特に金やその合金などからなるのが好ましい。超音波接合法の使用は、半導体チップ等の搭載を容易にするといった効果もある。さらに、金バンプ等を使用して超音波接合を行う効果をさらに高めるため、通常は銅などからなる電極パッドの上にさらに、表面仕上げ層、例えば金系合金、例えばＮｉ／Ａｕなどのめっき層を施すのが有利である。
【００３９】
また、本発明のインターポーザーにおいて、基体の表裏面に電極パッドを形成してそのまま使用してもよいけれども、電極パッドをいろいろに改良した後で有利に使用することができる。例えば、電極パッドは、その形状を、半導体チップの外部接続端子などを受け入れやすくするため、基体１１の表面から突出したように形成してもよく、段差、円錐状凹部、受け皿などの形に加工してもよく、あるいは両者を組み合わせてもよい。
【００４０】
図５は、図示の形態に限定されるわけではないけれども、本発明の実施に有用な電極パッドの改良例を示したものである。図５（Ａ）のインターポーザーの場合、その基体１１の上面には図１のような手法で電極パッド１４ａが形成されているけれども、下面には、基体１１のスルーホール近傍を突出させて突起部１１ａを形成した後に、電極パッド１４ｂが形成されている。突起部１１ａは、例えば、基体１１の表面を選択的にエッチングすることで簡単に形成することができる。図５（Ｂ）のインターポーザーの場合、その基体１１の両面に突起部１１ａを形成した後に、それぞれの突起部に電極パッド１４ｂを形成している。また、図５（Ｃ）のインターポーザーは、図５（Ａ）のインターポーザーの１変形例であり、上面の電極パッドとして、今まで説明してきたランド状の電極パッド１４ａに代えて、円錐状の受け部を備えた電極パッド１４ｃを形成している。また、電極パッド１４ｃは、図５（Ｄ）に示すように、基体１１の表面に突起部１１ｄを形成した後に電極パッド１４ｃを形成してもよい。もちろん、これらの電極パッドや本発明によるその他の電極パッドは、所望とする効果などに応じて任意に組み合わせて使用することができる。
【００４１】
さらに、本発明のインターポーザーにおいて、基体の端面に電極パッドを形成してそのまま使用してもよいけれども、上述のように超音波接合用バンプを使用しない場合でもまた、表面仕上げ層を電極パッドの上に施すのが有利である。
【００４２】
図６は、図示の形態に限定されるわけではないけれども、本発明の実施に有用な表面仕上げ層の形成例を示したものである。図６（Ａ）のインターポーザーの場合、その基体１１の上面及び下面に形成された電極パッド１４ａに表面に表面仕上げ層１５ａが形成されている。ここで、表面仕上げ層１５ａは、Ｎｉ／Ａｕめっき層からなる。もちろん、表面仕上げ層１５ａは、半導体チップ等の接合に好適なその他の導体金属から、めっきやその他の薄膜形成手段によって形成してもよい。また、図６（Ｂ）のインターポーザーは、図５（Ｂ）のようにして電極パッド１４ｂを形成した後、図６（Ａ）と同様な手順に従って表面仕上げ層（Ｎｉ／Ａｕめっき層）１５ａを形成したものである。さらに、図６（Ｃ）のインターポーザーは、図６（Ａ）のようにして電極パッド１４ａの上に表面仕上げ層（Ｎｉ／Ａｕめっき層）１５ａを形成した後、その上にさらにもう１つの表面仕上げ層１５ｂを形成したものである。表面仕上げ層１５ｂは、Ｎｉ／Ａｕ／Ｓｎ／Ａｇのめっき層であるが、必要に応じて、その他のめっき層、例えばＳｎ／Ａｇ／Ｃｕなどから形成してもよい。表面仕上げ層をこのように二重構造とすることによって、インターポーザーに対する半導体チップなどの接合強度をさらに高めることができる。
【００４３】
さらに加えて、本発明のインターポーザーにおいて、基体の表面及び（又は）裏面に、一体的に作り込まれた追加の機能素子を薄膜の形で形成することが好ましい。ここで、機能素子は、例えば半導体素子などの能動素子であってもよく、さもなければ、キャパシタ、レジスタ、インダクタ等の受動素子であってもよい。また、機能素子は、例えば再配線層のような特定の配線などであってもよい。これらの機能素子は、単独で使用してもよく、２種以上を任意に組み合わせて使用してもよい。
【００４４】
図７は、本発明のインターポーザー１０において、その基体１１の上面の空きスペースに２個の薄膜積層型キャパシタ１７を作り込んだ例である。キャパシタ１７は、それぞれ、常用の薄膜形成技術を使用して、上下の電極層の間に誘電体層をサンドイッチすることによって容易に製造することができる。図示の形態の場合、インターポーザー１０に組み込まれたキャパシタ１７が半導体素子５の直下に位置して極めて近接していることから、デカップリングキャパシタとして極めて性能よく機能することができる。また、２個のキャパシタ１７が、インターポーザーの作製時に同時に作り込まれるから、製造コストの低減化も図れる。さらに、以下で説明するようにインターポーザー上に配線パターンにより再配線層を形成することによって、微細な配線パターンを得ることが可能となる。実際、再配線層の導入によって、多層配線基板からなる配線基板側の層を１層減らすことも可能となる。
【００４５】
図７に示した薄膜積層型キャパシタ１７は、常法に従って、例えば次のようにして製造することができる。
【００４６】
まず、基体１の上に、キャパシタ形成部位を含めた形で第１の導体層を形成し、次いでこれをフォトリソグラフィー法によりパターンニングして、キャパシタ用の下部電極層を形成する。次いで、下部電極層を覆って誘電体層を形成する。誘電体層には、例えば、ＳＴＯ（ストロンチウムチタンオキサイド）や、ＰＺＴ（鉛ジルコニウムチタン）等の強誘電体を用いることができる。誘電体層は、好ましくは、スパッタリング法によって形成することができる。次いで、所望とするキャパシタに合わせて誘電体層をパターンニングする。さらに続けて、下部電極層の形成と同様にして上部電極層を形成し、高容量の薄膜キャパシタが完成する。
【００４７】
得られる薄膜キャパシタにおいて、誘電体層の厚さは、薄い程キャパシタの容量を高容量のものにすることができる。下地となる下部電極層が凹凸のない平滑面に形成されていることから、薄い誘電体層であってもピンホール等のない薄い良好な膜に形成できる。また、誘電体層を隣接する配線パターンと接続すると、誘電体層を抵抗線としても用いることができる。
【００４８】
図８は、本発明のインターポーザー１０において、その基体１１の下面の空きスペースに１個のレジスタ１８を作り込んだ例である。レジスタ１８も、上記したキャパシタ１７と同様に、常用の薄膜形成技術を使用して、容易に製造することができる。
【００４９】
図９は、本発明のインターポーザーの再配線層を導入した例である。図示の半導体装置５０は、先に図１を参照して説明した半導体装置と同様な構成を有しているけれども、インターポーザー１０の上面に再配線層１９が２個所に形成されている点で相違する。それぞれの再配線層１９は、この技術分野で一般的な手法で形成することができる。半導体装置５０に再配線層１９を組み込んだことで、ピッチ変換や配線切換えが容易に可能となる。
【００５０】
【実施例】
引き続いて、本発明をその実施例を参照して説明する。なお、本発明は、これらの実施例によって限定されるものでないことは言うまでもない。例えば、下記の実施例では、インターポーザーの基体としてシリコンウエハを使用するけれども、これに代えてガラス基板を使用することもでき、その場合、シリコンウエハの熱酸化によってシリコン酸化膜を形成する工程を省略することができる。
実施例１
本例では、図１に示す半導体装置を、図１０及び図１１に順を追って示す方法を使用して製造するプロセスを説明する。
【００５１】
まず、図１０（Ａ）に示すように、所定のサイズをもったシリコンウエハ１１を用意する。なお、本例では平板状のウエハを使用したけれども、必要ならば、封止樹脂の熱収縮を考慮して非平板状に加工してもよい。
【００５２】
次いで、シリコンウエハ１１の表裏両面にエッチング耐性に優れたレジストを塗布し、硬化後にパターニングする。図１０（Ｂ）に示すように、レジストパターン３１を備えたシリコンウエハ１１が得られる。
【００５３】
レジストパターン３１の形成後、そのレジストパターンをマスクとして下地のシリコンウエハ１１をエッチングし、図１０（Ｃ）に示すように、微細の貫通孔（スルーホール）３２を形成する。エッチングには、シリコンウエハのエッチングに一般的に使用されている技術、例えばプラズマエッチング、スパッタエッチング、リアクティブイオンエッチング（ＲＩＥ）などを使用することができる。例えば、プラズマエッチングは、ＣＦ４やＳＦ６をエッチングガスとして使用して有利に実施することができる。また、このようなドライエッチングプロセスに代えて、エッチング液を使用したウエットエッチングプロセスを使用してもよい。さらに、例えばＣＯ２レーザやＹＡＧレーザを使用したレーザ加工によってスルーホールを形成してもよく、このような方法を使用すると上述のレジストプロセスも省略することができる。
【００５４】
スルーホール３２の形成に引き続いて、図１０（Ｄ）に示すように、マスクとして使用したレジストパターンを除去し、酸化性雰囲気中で加熱処理する。図示しないが、スルーホール３２を有するシリコンウエハ１１の表面に薄いシリコン酸化膜（ＳｉＯ２）が形成される。
【００５５】
次いで、図１０（Ｅ）に示すように、図１０（Ｂ）と同様な手法に従って、配線となる部分が露出したレジストパターン３３を形成する。なお、図示しないが、このレジストパターン３３を形成するに先がけて、銅の無電解めっきや、クロムと銅のスパッタリングによって電解めっきの際の給電層を形成する。
【００５６】
次いで、先の工程で形成した給電層（図示せず）から給電し、銅の電解めっきを行う。図１０（Ｆ）に示すように、金属層（銅埋め込みスルーホール）１４と、銅めっきからなる電極パッド（配線パターンのパッド）１４ａが形成される。
【００５７】
また、必要に応じて、電極パッド１４ａの部分に、ニッケルめっき、金めっき等の保護めっきを施してもよい。さらに、この時点で、半導体チップを搭載するためのはんだを、はんだめっきなどによって形成してもよい。
【００５８】
引き続いて、マスクとして使用したレジストパターン３３を除去する。図１０（Ｇ）に示すように、銅埋め込みスルーホール１４とその端面の電極パッド１４ａとが残留する。なお、図示していないが、シリコンウエハ１１の上には配線パターンも形成されている。また、配線パターンは、任意の公知な手法、例えばサブトラクティブ法、アディティブ法などによって形成することができる。
【００５９】
次いで、図１１（Ｈ）に示すように、シリコンウエハ１１の下面に形成された電極パッド１４ａに、配線基板との接合用のバンプ１６を形成する。バンプ１６は、例えば、ワイヤボンダーを使用して、金のスタッドバンプの形で形成することができる。なお、バンプ１６は、はんだボールを接合して形成してもよい。
【００６０】
さらに続けて、図１１（Ｉ）に示すように、シリコンウエハ１１の上面に形成された電極パッド１４ａに、半導体チップ搭載用のバンプ１５を形成する。バンプ１５は、例えば、はんだペーストをスクリーン印刷し、所定の温度でリフローすることによって形成することができる。なお、バンプ１５は、図１０（Ｆ）の工程ではんだめっきにより形成してもよく、さもなければ、金のスタッドバンプにより形成してもよい。バンプ１５の形成後、図に点線で示す部分でダイシングする。図１１（Ｊ）に示すように、個々に分離されたインターポーザー１０が得られる。
【００６１】
上記のような一連の工程でインターポーザー１０を形成した後、図１１（Ｋ）に示すように、配線基板１（電極２）とインターポーザー１０（電極パッド１４ａ）を位置合わせし、バンプ１６を介して超音波接合により接合する。配線基板１とその上のインターポーザー１０の間には、図示のように、封止樹脂（アンダーフィル材）７を充填し、封止する。
【００６２】
最後に、図１１（Ｌ）に示すように、配線基板１の上に搭載したインターポーザー１０の上にさらに半導体チップ５をバンプ３を介して搭載し、インターポーザー１０と半導体チップ５の間に封止樹脂（アンダーフィル材）７を充填する。
【００６３】
なお、図示していないが、上記のプロセスの順序を変更して、インターポーザーに半導体チップを搭載した後、半導体チップを搭載したインターポーザーを配線基板に接合してもよい。
実施例２
本例では、図１２に順を追って示す方法を使用して半導体装置を製造するプロセスを説明する。
【００６４】
まず、前記実施例１と同様な手法によって、図１２（Ａ）に示すように、銅埋め込みスルーホール１４とその端面の電極パッド１４ａとを備え、かつ配線パターン（図示せず）が形成されているシリコンウエハ１１を作製する。
【００６５】
次いで、図１２（Ｂ）に示すように、シリコンウエハ１１の表裏両面にエッチング耐性に優れたレジストを塗布し、硬化させる。レジスト膜３４が形成される。
【００６６】
次いで、電極パッド１４ａを被覆するようにレジスト膜３４をパターニングする。図１２（Ｃ）に示すように、レジストパターン３４ａを備えたシリコンウエハ１１が得られる。レジストパターン３４ａは、それぞれ、電極パッド１４ａの頭の上面を被覆している。
【００６７】
レジストパターン３４ａの形成後、そのレジストパターンをマスクとして下地のシリコンウエハ１１を所定の深さまでエッチングする。エッチングは、前記実施例１と同様にして行うことができる。図１２（Ｄ）に示すように、シリコンウエハ１１の銅埋め込みスルーホール１４の部分に突起部１１ａが形成される。
【００６８】
引き続いて、図１２（Ｅ）に示すように、使用済みのレジストパターンを除去し、図に点線で示す部分でダイシングする。図１２（Ｆ）に示すように、個々に分離されたインターポーザー１０が得られる。このインターポーザー１０の場合、電極パッド１４ｂを突出させた形状が得られる。
【００６９】
さらに続けて、前記実施例１と同様な手法によって配線基板１にインターポーザー１０及び半導体チップ５を搭載する。最後にインターポーザー１０と半導体チップ５の間に封止樹脂（アンダーフィル材）７を充填すると、図１２（Ｇ）に示すような半導体装置５０が得られる。
【００７０】
この半導体装置では、電極パッドが突出しているので、インターポーザーを配線基板や半導体チップに接合する作業を容易に、すばやく行うことができる。また、電極パッドが突出しているので、電極パッドにニッケルめっきと金めっきを施しておくことで、インターポーザーと配線基板や半導体チップとの超音波接合を容易に行うことができる。
実施例３
本例では、前記実施例２の変更例として、インターポーザーの片面のみに電極パッドが突出している半導体装置を製造するプロセスを説明する。
【００７１】
前記実施例２に記載の手法を繰り返して、図１３（Ａ）に示すように、シリコンウエハ１１の下面において、銅埋め込みスルーホール１４の部分に突起部１１ａを選択的に形成する。シリコンウエハ１１の上面では、図示のように、電極パッド１４ａに半導体チップ搭載用のバンプ１５を形成する。
【００７２】
引き続いて、図に点線で示す部分でシリコンウエハ１１をダイシングする。図１３（Ｂ）に示すように、個々に分離されたインターポーザー１０が得られる。
【００７３】
得られたインターポーザー１０を使用して、前記実施例２と同様な手法によって配線基板１にインターポーザー１０及び半導体チップ５を搭載し、さらに続けて封止樹脂（アンダーフィル材）７を充填する。図１３（Ｃ）に示すように、配線基板１の上にインターポーザー１０及び半導体チップ５を順次搭載してなる半導体装置５０が得られる。
実施例４
本例では、図１４に順を追って示す方法を使用して図１５の半導体装置を製造するプロセスを説明する。
【００７４】
まず、前記実施例１と同様な手法によって、図１４（Ａ）に示すように、
シリコンウエハ１１のエッチングによって微細な貫通孔（スルーホール）３２を形成する。
【００７５】
次いで、図１４（Ｂ）に示すようにシリコンウエハ１１の上面に薄いドライレジストフィルム３５を貼布し、さらにこれをパターニングする。図１４（Ｃ）に示すように、配線となる部分が露出したレジストパターン３５ａが形成される。
【００７６】
次いで、図１４（Ｄ）に示すように、露出したスルーホール３２の端部を等方性エッチングにより選択的に除去して、円錐状の凹部３６を形成する。
【００７７】
マスクとして使用したレジストパターン３５ａを除去した後、前記実施例１と同様な手法によって熱処理を行い、シリコンウエハの表面にシリコン酸化膜（図示せず）を形成する。また、このシリコン酸化膜の上に、銅の無電解めっきや、クロムと銅のスパッタリングによって電解めっきの際の給電層（図示せず）を形成する。
【００７８】
引き続いて、図１４（Ｅ）に示すように、前記実施例１と同様な手法に従って、配線となる部分が露出したレジストパターン３７を形成する。次いで、先の工程で形成した給電層から給電し、銅の電解めっきを行う。図示のように、金属層（銅埋め込みスルーホール）１４が形成される。また、シリコンウエハ１１の下面では、銅めっきからなるランド状の電極パッド（配線パターンのパッド）１４ａが形成され、一方、シリコンウエハ１１の上面では、すでに形成されている円錐状の凹部の形状を反映して、銅めっきからなる円錐窪み状の電極パッド１４ｃが形成される。
【００７９】
引き続いて、マスクとして使用したレジストパターン３７を除去する。図１４（Ｆ）に示すように、銅埋め込みスルーホール１４とその端面の電極パッド１４ａ及び１４ｃとが残留する。次いで、シリコンウエハ１１の下面に形成された電極パッド１４ａに配線基板との接合用のバンプ１６を形成し、また、上面に形成された電極パッド１４ｃに半導体チップ搭載用のバンプ１５を形成する。バンプ１５及び１６は、それぞれ、前記実施例１に記載の手法に従って有利に形成することができる。
【００８０】
バンプ１５及び１６の形成後、図１４（Ｆ）に点線で示す部分でダイシングする。図１４（Ｇ）に示すように、個々に分離されたインターポーザー１０が得られる。
【００８１】
上記のような一連の工程でインターポーザー１０を形成した後、前記実施例１と同様な手法によって配線基板１にインターポーザー１０及び半導体チップ５を搭載し、さらに続けて封止樹脂（アンダーフィル材）７を充填する。図１５に示すように、配線基板１の上にインターポーザー１０及び半導体チップ５を順次搭載してなる半導体装置５０が得られる。本例の場合、インターポーザー１０において、半導体チップ搭載側の電極パッド１４ｃに凹部が形成されているので、半導体チップ５のバンプ３を凹部内に位置させることにより、チップの位置決めと搭載を容易に実施することができる。
実施例５
本例では、図１６に順を追って示す方法を使用して図１７の半導体装置を製造するプロセスを説明する。
【００８２】
まず、前記実施例４と同様な手法によって、先に図１４（Ａ）〜図１４（Ｅ）を参照して説明したようにシリコンウエハ１１を加工する。すなわち、図１６（Ａ）に示すように、シリコンウエハ１にそれを貫通する金属層（銅埋め込みスルーホール）１４を形成するとともに、シリコンウエハ１１の下面では、銅めっきからなるランド状の電極パッド（配線パターンのパッド）１４ａを形成し、かつシリコンウエハ１１の上面では銅めっきからなる円錐窪み状の電極パッド１４ｃを形成する。
【００８３】
引き続いて、前記実施例２と同様な手法によって、図１６（Ａ）に示すように、シリコンウエハ１１の表裏両面にエッチング耐性に優れたレジストを塗布し、硬化させる。レジスト膜３４が形成される。
【００８４】
次いで、電極パッド１４ａ及び１４ｃのそれぞれを被覆するようにレジスト膜３４をパターニングする。図１６（Ｂ）に示すように、レジストパターン３４ａを備えたシリコンウエハ１１が得られる。
【００８５】
レジストパターン３４ａの形成後、そのレジストパターンをマスクとして下地のシリコンウエハ１１を所定の深さまでエッチングする。エッチングは、前記実施例２と同様にして行うことができる。図１６（Ｃ）に示すように、シリコンウエハ１１の下面の銅埋め込みスルーホール１４の部分に突起部１１ａが形成され、かつ上面の対応部分に突起部１１ｄが形成される。
【００８６】
引き続いて、図１４（Ｄ）に示すように、使用済みのレジストパターンを除去し、さらに続けて、シリコンウエハ１１の上面に形成された電極パッド１４ｃに半導体チップ搭載用のバンプ１５を形成する。その後、シリコンウエハ１１を図に点線で示す部分でダイシングする。図１６（Ｅ）に示すように、個々に分離されたインターポーザー１０が得られる。
【００８７】
上記のような一連の工程でインターポーザー１０を形成した後、前記実施例１と同様な手法によって配線基板１にインターポーザー１０及び半導体チップ５を搭載し、さらに続けて封止樹脂（アンダーフィル材）７を充填する。図１５に示すように、配線基板１の上にインターポーザー１０及び半導体チップ５を順次搭載してなる半導体装置５０が得られる。
実施例６
本例では、前記実施例５の変更例として、インターポーザーの片面のみに電極パッドが突出している半導体装置を製造するプロセスを説明する。
【００８８】
前記実施例５に記載の手法を繰り返して、図１８（Ａ）に示すように、シリコンウエハ１１の上面において、銅埋め込みスルーホール１４の部分に突起部１１ｄを選択的に形成し、また、その上に形成された円錐窪み状の電極パッド１４ｃに半導体チップ搭載用のバンプ１５を形成する。一方、シリコンウエハ１１の下面には、図示されるように、突起部を有しない電極パッド１４ａを形成した後、配線基板との接合用のバンプ１６をさらに形成する。
【００８９】
引き続いて、図１８（Ａ）に点線で示す部分でシリコンウエハ１１をダイシングする。図１８（Ｂ）に示すように、個々に分離されたインターポーザー１０が得られる。
【００９０】
得られたインターポーザー１０を使用して、前記実施例５と同様な手法によって配線基板１にインターポーザー１０及び半導体チップ５を搭載し、さらに続けて封止樹脂（アンダーフィル材）７を充填する。図１８（Ｃ）に示すように、配線基板１の上にインターポーザー１０及び半導体チップ５を順次搭載してなる半導体装置５０が得られる。
【００９１】
【発明の効果】
以上に詳細に説明したように、本発明によれば、例えば半導体チップの一辺の長さが約２５ｍｍもしくはそれ以上である時でも、配線基板上にインターポーザーを介してＦＣ法により半導体チップを搭載し、さらにアンダーフィル材で封止する際に、線膨張率のミスマッチにより配線基板や半導体チップに反りが発生し、チップの破損や外れ、異常動作の発生がない、半導体装置やその他の電子装置を製造するのに有用なインターポーザーを提供することができる。
【００９２】
また、本発明のインターポーザーを使用すると、半導体チップ等の搭載が容易であり、かつインターポーザーを配線基板や半導体チップに強固に接合することができる。さらに、本発明のインターポーザーは、インターポーザーそのものの機能に追加して、その他の機能、例えばキャパシタなどの受動素子としての機能あるいは再配線層などを組み込むことができ、半導体装置やその他の電子装置を多機能化、小型化することができる。に有用なインターポーザーを提供することにある。
【００９３】
また、本発明によれば、上記したような高性能かつ高機能な本発明のインターポーザーを容易にかつ歩留まりよく製造することができる。
【００９４】
さらに、本発明によれば、インターポーザーを搭載しているにもかかわらず、チップの破損や外れ、異常動作の発生等を伴わない高性能かつ高機能な電子装置を提供することができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の好ましい１形態を示した断面図である。
【図２】本発明のインターポーザーにおいて使用される基板の好ましい１形態を示した断面図である。
【図３】本発明のインターポーザーにおいて使用される基板のもう１つの好ましい形態を示した断面図である。
【図４】本発明のインターポーザーにおいて使用される基板のさらにもう１つの好ましい形態を示した断面図である。
【図５】本発明のインターポーザーに含まれる導体埋め込みスルーホールのいくつかの好ましい形態を示した断面図である。
【図６】本発明のインターポーザーに含まれる導体埋め込みスルーホールについて、そのスルーホールの端面処理にいくつかの好ましい形態を示した断面図である。
【図７】本発明によるインターポーザーの好ましい１形態を示した断面図である。
【図８】本発明によるインターポーザーのもう１つの好ましい形態を示した断面図である。
【図９】本発明による半導体装置のもう１つの好ましい形態を示した断面図である。
【図１０】本発明による半導体装置の好ましい製造方法（その１）を順を追って示した断面図である。
【図１１】本発明による半導体装置の好ましい製造方法（その２）を順を追って示した断面図である。
【図１２】本発明による半導体装置のもう１つの好ましい製造方法を順を追って示した断面図である。
【図１３】本発明による半導体装置のさらにもう１つの好ましい製造方法を順を追って示した断面図である。
【図１４】本発明による半導体装置のさらにもう１つの好ましい製造方法を順を追って示した断面図である。
【図１５】図１４の製造方法で製造された半導体装置の断面図である。
【図１６】本発明による半導体装置のさらにもう１つの好ましい製造方法を順を追って示した断面図である。
【図１７】図１６の製造方法で製造された半導体装置の断面図である。
【図１８】本発明による半導体装置のさらにもう１つの好ましい製造方法を順を追って示した断面図である。
【図１９】従来の半導体装置の一般的な例を示した断面図である。
【図２０】従来のインターポーザーの１例を示した断面図である。
【図２１】従来のインターポーザーのもう１つの例を示した断面図である。
【符号の説明】
１…配線基板
２…電極
３…バンプ
５…半導体素子
７…封止樹脂
１０…インターポーザー
１１…基板
１４…導体埋め込みスルーホール
１４ａ…電極パッド
１５…はんだバンプ
１６…はんだバンプ
１７…キャパシタ
１８…レジスタ
１９…再配線層
５０…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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