(57)【要約】【課題】ＣＭＯＳ回路の集積度を高め、かつＭＯＳトランジスタのゲート幅の変動を抑えることが可能な半導体集積回路を提供する。【解決手段】ＰＭＯＳ及びＮＭＯＳトランジスタ１個から成るインバータを構成するレイアウトとして、素子領域の中央付近にＮＭＯＳトランジスタ領域８が配置され、その上下に２分割された状態でＰＭＯＳトランジスタ領域１ａ及び１ｂが配置され、それぞれのトランジスタ領域１ａ及び１ｂと領域８にゲート電極３が延在するように配置されている。ＮＭＯＳトランジスタ領域８の位置にマスク合わせずれが生じたとしても、各トランジスタのゲート幅に変化がなく、特性を低下させずに集積度を向上させることができる。【選択図】  図１
2004311824.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタとを含むＣＭＯＳ論理ゲートを備える半導体集積回路であって、
前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、
前記第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の第１の辺、及びこの第１の辺に対向する第２の辺にそれぞれ接するように２分割されて配置された第２ａのＭＯＳトランジスタ領域及び第２ｂのＭＯＳトランジスタ領域と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第２ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第２ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第２ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第２ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第２ａのＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタ領域、前記第２ｂのＭＯＳトランジスタ領域の上部に、ゲート酸化膜を介してゲート電極が延在するように配置されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第２ａのＭＯＳトランジスタ領域における前記ソース領域に第１のコンタクトホールを介して接続され、第１の電圧が印加された第１の配線と、
前記第２ｂのＭＯＳトランジスタ領域における前記ソース領域に第２のコンタクトホールを介して接続され、前記第１の電圧が印加された第２の配線と、
前記第１のＭＯＳトランジスタ領域における前記ソース領域に第３のコンタクトホールを介して接続され、第２の電圧が印加された第３の配線と、
前記第１のＭＯＳトランジスタ領域における前記ドレイン領域、前記第２ａのＭＯＳトランジスタ領域における前記ドレイン領域、前記第２ｂのＭＯＳトランジスタ領域における前記ドレイン領域に第４のコンタクトホールを介して共通に接続された第４の配線と、
をさらに備えることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
セル領域内に、前記第１のＭＯＳトランジスタ領域、前記第２ａのＭＯＳトランジスタ領域、前記第２ｂのＭＯＳトランジスタ領域が配置されており、
前記セル領域の第１の辺に沿って配置された前記第１の電圧を供給する第１の電源線と、前記第１の辺に対向する第２の辺に沿って配置された前記第２の電圧を供給する第２の電源線とをさらに備え、
前記第１の配線及び前記第２の配線が前記第１の電源線に接続され、前記第３の配線が前記第２の電源線に接続されていることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記セル領域内に、前記第１の辺に沿う方向、あるいは前記第１の辺に直交する方向に沿って、前記第２ａのＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタ領域、前記第２ｂのＭＯＳトランジスタ領域が配置されていることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
セル領域内に、前記第１のＭＯＳトランジスタ領域、前記第２ａのＭＯＳトランジスタ領域、前記第２ｂのＭＯＳトランジスタ領域が配置されており、
前記セル領域の第１の辺に沿って配置された前記第１の電圧を供給する第１ａの電源線と、前記第１の辺に対向する第２の辺に沿って配置された前記第１の電圧を供給する第１ｂの電源線と、
前記第１のＭＯＳトランジスタ領域上に絶縁膜を介して配置された前記第２の電圧を供給する第２の電源線とをさらに備え、
前記第１の配線が前記第１ａの電源線に接続され、前記第２の配線が前記第１ｂの電源線に接続され、前記第３の配線が前記第２の電源線に接続されていることを特徴とする請求項３記載の半導体集積回路。
【請求項７】
第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタとを含むＣＭＯＳ論理ゲートを備える半導体集積回路であって、
前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、
前記第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の第１の辺に第１の辺が接するように配置された第２ａのＭＯＳトランジスタ領域、及び前記第１のＭＯＳトランジスタ領域の前記第１の辺に対向する第２の辺に第１の辺が接するように配置された第２ｂのＭＯＳトランジスタ領域と、
前記第１のＭＯＳトランジスタが形成され、前記第２ａのＭＯＳトランジスタ領域の前記第１の辺に対向する第２の辺に一方の辺が接するように配置された第３ａのＭＯＳトランジスタ領域、及び前記第２ｂのＭＯＳトランジスタ領域の前記第１の辺に対向する第２の辺に一方の辺が接するように配置された第３ｂのＭＯＳトランジスタ領域と、
を備えることを特徴とする半導体集積回路。
【請求項８】
第１導電型の第１及び第２のＭＯＳトランジスタと、第２導電型の第３及び第４のＭＯＳトランジスタとを含むＮＡＮＤゲートを備える半導体集積回路であって、
前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、
前記第３のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の第１の辺及びこの第１の辺に対向する第２の辺にそれぞれ接するように２分割されて配置された第３ａのＭＯＳトランジスタ領域及び第３ｂのＭＯＳトランジスタ領域と、
前記第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の前記第１の辺及びこの第１の辺に対向する前記第２の辺に直交する第３の辺に接するように配置された第２のＭＯＳトランジスタ領域と、
前記第４のＭＯＳトランジスタが形成され、前記第２のＭＯＳトランジスタ領域の第１の辺及び第２の辺にそれぞれ接するように２分割されて配置された第４ａのＭＯＳトランジスタ領域及び第４ｂのＭＯＳトランジスタ領域とを備え、
前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第３ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第３ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第３ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第３ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第４ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第４ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第４ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第４ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第３ａのＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタ領域、前記第３ｂのＭＯＳトランジスタ領域の上部に、ゲート酸化膜を介して第１のゲート電極が延在するように配置され、
前記第４ａのＭＯＳトランジスタ領域、前記第２のＭＯＳトランジスタ領域、前記第４ｂのＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して第２のゲート電極が延在するように配置されていることを特徴とする半導体集積回路。
【請求項９】
第１導電型の第１及び第２のＭＯＳトランジスタと、第２導電型の第３及び第４のＭＯＳトランジスタとを含むＮＡＮＤゲートと、前記第１の導電型の第５のＭＯＳトランジスタと、前記第２の導電型の第６のＭＯＳトランジスタとを含み、前記ＮＡＮＤゲートの出力端子に入力端子が接続されたインバータとを備える半導体集積回路であって、
前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、
前記第３のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の第１の辺及びこの第１の辺に対向する第２の辺にそれぞれ接するように２分割されて配置された第３ａのＭＯＳトランジスタ領域及び第３ｂのＭＯＳトランジスタ領域と、
前記第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の前記第１の辺及び前記第２の辺に直交する第３の辺に接するように配置された第２のＭＯＳトランジスタ領域と、
前記第４のＭＯＳトランジスタが形成され、前記第２のＭＯＳトランジスタ領域の第１の辺及びこの第１の辺に対向する第２の辺にそれぞれ接するように２分割されて配置された第４ａのＭＯＳトランジスタ領域及び第４ｂのＭＯＳトランジスタ領域と、
前記第５のＭＯＳトランジスタが形成され、前記第２のＭＯＳトランジスタ領域の前記第１の辺及び前記第２の辺に直交する第４の辺に接するように配置された第５のＭＯＳトランジスタ領域と、
前記第６のＭＯＳトランジスタが形成された第６のトランジスタ領域とを備え、
前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第３ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第３ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第３ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第３ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第４ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第４ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第４ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第４ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、
前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺及び前記第２の辺に直交する第３の辺と前記第５のＭＯＳトランジスタ領域におけるソース領域の１方の辺とが接しており、
前記第３ａのＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタ領域、前記第３ｂのＭＯＳトランジスタ領域の上部に、ゲート酸化膜を介して第１のゲート電極が延在するように配置され、
前記第４ａのＭＯＳトランジスタ領域、前記第２のＭＯＳトランジスタ領域、前記第４ｂのＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して第２のゲート電極が延在するように配置され、
前記第５のＭＯＳトランジスタ領域の上部に前記ゲート絶縁膜を介して第３のゲート電極が配置され、前記第６のＭＯＳトランジスタ領域の上部に前記ゲート絶縁膜を介して第４のゲート電極が配置され、前記第３のゲート電極と前記第４のゲート電極とが電気的に接続されていることを特徴とする半導体集積回路。
【請求項１０】
第１導電型の第１及び第２のＭＯＳトランジスタと、第２導電型の第３及び第４のＭＯＳトランジスタとを含むＮＡＮＤゲートを備える半導体集積回路であって、
前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、
前記第２のＭＯＳトランジスタが形成され、ソース領域が、前記第１のＭＯＳトランジスタ領域のソース領域に接するように配置された第２のＭＯＳトランジスタ領域と、
前記第３のＭＯＳトランジスタが形成され、ドレイン領域が、前記第２のＭＯＳトランジスタ領域のドレイン領域に接するように配置された第３のＭＯＳトランジスタ領域と、
前記第４のＭＯＳトランジスタが形成され、ドレイン領域が、前記第３のＭＯＳトランジスタ領域のソース領域に接するように配置された第４のＭＯＳトランジスタ領域とを備え、
前記第１のＭＯＳトランジスタ領域の上部に、ゲート酸化膜を介して第１のゲート電極が配置され、
前記第２のＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して第２のゲート電極が配置され、
前記第３のＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して、前記第１のゲート電極と電気的に接続された第３のゲート電極が配置され、
前記第４のＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して、前記第２のゲート電極と電気的に接続された第４のゲート電極が配置されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関する。
【０００２】
【従来の技術】
近年、半導体集積回路は素子の微細化によりその集積度が増大している。半導体集積回路では、低電力でかつ比較的少ない素子数で論理回路を実現できるＣＭＯＳ回路が多く用いられる。ＣＭＯＳ回路は第１導電型のＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ）と第２導電型のＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ）とを組み合わせた構成になっている。
【０００３】
図１１に、ＣＭＯＳ回路における基本ゲートであるインバータを実現する従来の平面レイアウトの一例を示す。半導体基板の表面部分にＰＭＯＳトランジスタ領域１０１とＮＭＯＳトランジスタ領域１０２とが配置されている。それぞれの領域１０１、１０２におけるチャネル領域上に、両者に跨るように多結晶シリコン膜等から成るゲート電極１０３が延在している。
【０００４】
領域１０１、１０２のソース、ドレイン領域上に図示されていない層間絶縁膜を隔てて、ＰＭＯＳトランジスタのソースを電源電圧Ｖｄｄ端子に接続するための配線１０４ａ、ＰＭＯＳ及びＮＭＯＳトランジスタのドレインから信号ＯＵＴを出力するための配線１０４ｂ、ＮＭＯＳトランジスタのソースを接地電圧Ｖｓｓ端子に接続するための配線１０４ｃ、ゲート電極１０３に信号ＩＮを入力するための配線１０４ｄが形成されている。
【０００５】
それぞれのソース又はドレイン不純物拡散層と配線１０４ａ〜１０４ｄとが、層間絶縁膜に形成されたコンタクトホール１０５によって接続されている。
【０００６】
ＰＭＯＳトランジスタ領域１０１とＮＭＯＳトランジスタ領域１０２との導電型を分離するためにウエル境界１０７が存在し、点線で囲まれた領域１０８の内側はＮ型不純物がイオン注入された領域であり、領域１０８の外側はＰ型不純物がイオン注入された領域である。
【０００７】
このように構成されたインバータにおいて、ＰＭＯＳトランジスタ領域１０１のソース側が電源電圧Ｖｄｄ端子に接続され、ＮＭＯＳトランジスタのソース側が接地電位Ｖｓｓ端子に接続され、ＰＭＯＳ及びＮＭＯＳトランジスタのゲート電極１０３に信号ＩＮ１００が入力され、ＰＭＯＳ及びＮＭＯＳトランジスタのドレイン側から信号ＯＵＴが出力される。
【０００８】
図１２に、ＣＭＯＳ構成によるＮＡＮＤ回路の回路構成を示す。ＰＭＯＳトランジスタ１２０１及び１２０２とＮＭＯＳトランジスタ１２０３及び１２０４とが用いられており、ＰＭＯＳトランジスタ１２０１及びＮＭＯＳトランジスタ１２０４のゲートに信号ＩＮ１が入力され、ＰＭＯＳトランジスタ１２０２及びＮＭＯＳトランジスタ１２０３のゲートに信号ＩＮ２が入力され、ＰＭＯＳトランジスタ１２０１及び１２０２のドレインから信号ＯＵＴが出力される。
【０００９】
このＮＡＮＤ回路を実現する従来のレイアウトの一例を図１３に示す。
【００１０】
ＰＭＯＳトランジスタ領域２０１及び２０２が設けられ、それぞれのチャネル領域上にゲート絶縁膜を介してゲート電極２０３ａ、２０３ｂが形成されている。
【００１１】
一方、ＮＭＯＳトランジスタ領域２０４及び２０３が設けられ、それぞれのチャネル領域上にゲート電極２０３ａ、２０３ｂが延在するように形成されている。
【００１２】
図中上下において一方向に沿って電源電圧Ｖｄｄ線２０４ａ、接地電圧Ｖｓｓ線２０４ｂが配置されている。ＰＭＯＳトランジスタ領域２０１及び２０２のソース領域上に配線２０４ｄ、２０４ｅが設けられて、共に電源電圧Ｖｄｄ線２０４ａに接続されている。ＰＭＯＳトランジスタ領域２０１及び２０２のドレイン領域上に共通に配線２０４ｆが形成され、これがＮＭＯＳトランジスタ２０３のドレイン領域上にも延在している。ＮＭＯＳトランジスタ２０４のソース領域上に設けられた配線２０４ｇが接地電圧Ｖｓｓ線２０４ｂに接続されている。
【００１３】
尚、従来技術を開示する公知文献として、以下のものが存在する。
【００１４】
【特許文献１】
米国出願公開第２００１／００１９１６２号公報
【特許文献２】
米国特許第６，１１４，９０３号
【特許文献３】
特開平０５−２５９３９８号公報
【特許文献４】
特開平０７−１３０９７１号公報
【００１５】
【発明が解決しようとする課題】
しかし、従来の半導体集積回路には次のような問題があった。
【００１６】
図１１に示されたＰＭＯＳトランジスタ領域１０１とＮＭＯＳトランジスタ領域１０２との間には距離１０９が存在し、同様に図１３に示されたＰＭＯＳトランジスタ領域２０１とＮＭＯＳトランジスタ領域２０４との間には距離２０９が存在する。図１１に示された距離１０９を例にとると、ＰＭＯＳトランジスタ領域１０１からウエル境界１０７までに必要な距離と、ＮＭＯＳトランジスタ領域１０２からウエル境界１０７までに必要な距離との和で決定される。
【００１７】
ウエル境界１０７には、ＰＭＯＳトランジスタ領域１０１が形成されるＮ型不純物拡散層と、ＮＭＯＳトランジスタ領域１０２が形成されるＰ型不純物拡散層とが接することにより、ＰＮ接合が形成されている。
【００１８】
従って、ウエル境界１０７付近はＰ型、Ｎ型不純物分布が共に一定ではなく濃度勾配が生じている。ウエル境界１０７と各トランジスタのチャネル領域とが濃度勾配の影響を受ける程度にまで接近すると、トランジスタの電気的特性の低下を招くことなる。従って、この距離はトランジスタ特性に影響を与えないように設定する必要がある。
【００１９】
また、ＰＭＯＳトランジスタ領域１０１におけるＰ型ソース・ドレイン領域、ＰＭＯＳトランジスタが形成されたＮ型不純物拡散層、ＮＭＯＳトランジスタが形成されたＰ型不純物拡散層、ＮＭＯＳトランジスタ領域１０２におけるＮ型ソース・ドレイン領域との間で、ＰＮＰＮサイリスタ構造が形成される。
【００２０】
トランジスタのソース・ドレイン領域とウエル境界１０７とが接近し過ぎると、このサイリスタが動作するような条件が成立し、電源電圧Ｖｄｄが与えられているＰＭＯＳトランジスタのソース領域から、接地電位Ｖｓｓが与えられているＮＭＯＳトランジスタのソース領域に常時電流が流れるラッチアップが発生し、回路動作の不良の原因となる。
【００２１】
この結果、ＣＭＯＳ回路においては、ラッチアップを防ぐためにＰＭＯＳトランジスタ領域１０１とＮＭＯＳトランジスタ領域１０２との距離を離す必要があり、高集積化の妨げとなっていた。このような事情は、図１３に示されたＮＡＮＤ回路においても同様である。
【００２２】
本発明は上記事情に鑑み、ＣＭＯＳ回路の集積度を高めると共に、トランジスタ特性の変動や低下を防止することが可能な半導体集積回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の半導体集積回路は、第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタとを含むＣＭＯＳ論理ゲートを備え、前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、前記第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の第１の辺、及びこの第１の辺に対向する第２の辺にそれぞれ接するように２分割されて配置された第２ａのＭＯＳトランジスタ領域及び第２ｂのＭＯＳトランジスタ領域とを備えることを特徴とする。
【００２４】
また本発明の半導体集積回路は、第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタとを含むＣＭＯＳ論理ゲートを備える半導体集積回路であって、前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、前記第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の第１の辺に第１の辺が接するように配置された第２ａのＭＯＳトランジスタ領域、及び前記第１のＭＯＳトランジスタ領域の前記第１の辺に対向する第２の辺に第１の辺が接するように配置された第２ｂのＭＯＳトランジスタ領域と、前記第１のＭＯＳトランジスタが形成され、前記第２ａのＭＯＳトランジスタ領域の前記第１の辺に対向する第２の辺に一方の辺が接するように配置された第３ａのＭＯＳトランジスタ領域、及び前記第２ｂのＭＯＳトランジスタ領域の前記第１の辺に対向する第２の辺に一方の辺が接するように配置された第３ｂのＭＯＳトランジスタ領域とを備えることを特徴とする。
【００２５】
また本発明の半導体集積回路は、第１導電型の第１及び第２のＭＯＳトランジスタと、第２導電型の第３及び第４のＭＯＳトランジスタとを含むＮＡＮＤゲートを備え、前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、前記第３のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の第１の辺及びこの第１の辺に対向する第２の辺にそれぞれ接するように２分割されて配置された第３ａのＭＯＳトランジスタ領域及び第３ｂのＭＯＳトランジスタ領域と、前記第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の前記第１の辺及びこの第１の辺に対向する前記第２の辺に直交する第３の辺に接するように配置された第２のＭＯＳトランジスタ領域と、前記第４のＭＯＳトランジスタが形成され、前記第２のＭＯＳトランジスタ領域の第１の辺及び第２の辺にそれぞれ接するように２分割されて配置された第４ａのＭＯＳトランジスタ領域及び第４ｂのＭＯＳトランジスタ領域とを備え、前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第３ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第３ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第３ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第３ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第４ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第４ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第４ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第４ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第３ａのＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタ領域、前記第３ｂのＭＯＳトランジスタ領域の上部に、ゲート酸化膜を介して第１のゲート電極が延在するように配置され、前記第４ａのＭＯＳトランジスタ領域、前記第２のＭＯＳトランジスタ領域、前記第４ｂのＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して第２のゲート電極が延在するように配置されていることを特徴とする。
【００２６】
あるいは本発明は、第１導電型の第１及び第２のＭＯＳトランジスタと、第２導電型の第３及び第４のＭＯＳトランジスタとを含むＮＡＮＤゲートと、前記第１の導電型の第５のＭＯＳトランジスタと、前記第２の導電型の第６のＭＯＳトランジスタとを含み、前記ＮＡＮＤゲートの出力端子に入力端子が接続されたインバータとを備える半導体集積回路であって、前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、前記第３のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の第１の辺及びこの第１の辺に対向する第２の辺にそれぞれ接するように２分割されて配置された第３ａのＭＯＳトランジスタ領域及び第３ｂのＭＯＳトランジスタ領域と、前記第２のＭＯＳトランジスタが形成され、前記第１のＭＯＳトランジスタ領域の前記第１の辺及び前記第２の辺に直交する第３の辺に接するように配置された第２のＭＯＳトランジスタ領域と、前記第４のＭＯＳトランジスタが形成され、前記第２のＭＯＳトランジスタ領域の第１の辺及びこの第１の辺に対向する第２の辺にそれぞれ接するように２分割されて配置された第４ａのＭＯＳトランジスタ領域及び第４ｂのＭＯＳトランジスタ領域と、前記第５のＭＯＳトランジスタが形成され、前記第２のＭＯＳトランジスタ領域の前記第１の辺及び前記第２の辺に直交する第４の辺に接するように配置された第５のＭＯＳトランジスタ領域と、前記第６のＭＯＳトランジスタが形成された第６のトランジスタ領域とを備え、前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第３ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第１のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第３ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第３ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第１のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第３ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺と前記第４ａのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第２の辺と前記第４ｂのＭＯＳトランジスタ領域におけるソース領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるドレイン領域の前記第１の辺と前記第４ａのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるドレイン領域の前記第２の辺と前記第４ｂのＭＯＳトランジスタ領域におけるドレイン領域の一方の辺とが接しており、前記第２のＭＯＳトランジスタ領域におけるソース領域の前記第１の辺及び前記第２の辺に直交する第３の辺と前記第５のＭＯＳトランジスタ領域におけるソース領域の１方の辺とが接しており、前記第３ａのＭＯＳトランジスタ領域、前記第１のＭＯＳトランジスタ領域、前記第３ｂのＭＯＳトランジスタ領域の上部に、ゲート酸化膜を介して第１のゲート電極が延在するように配置され、前記第４ａのＭＯＳトランジスタ領域、前記第２のＭＯＳトランジスタ領域、前記第４ｂのＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して第２のゲート電極が延在するように配置され、前記第５のＭＯＳトランジスタ領域の上部に前記ゲート絶縁膜を介して第３のゲート電極が配置され、前記第６のＭＯＳトランジスタ領域の上部に前記ゲート絶縁膜を介して第４のゲート電極が配置され、前記第３のゲート電極と前記第４のゲート電極とが電気的に接続されていることを特徴とする。
【００２７】
さらに本発明は、第１導電型の第１及び第２のＭＯＳトランジスタと、第２導電型の第３及び第４のＭＯＳトランジスタとを含むＮＡＮＤゲートを備える半導体集積回路であって、前記第１のＭＯＳトランジスタが形成された第１のＭＯＳトランジスタ領域と、前記第２のＭＯＳトランジスタが形成され、ソース領域が、前記第１のＭＯＳトランジスタ領域のソース領域に接するように配置された第２のＭＯＳトランジスタ領域と、前記第３のＭＯＳトランジスタが形成され、ドレイン領域が、前記第２のＭＯＳトランジスタ領域のドレイン領域に接するように配置された第３のＭＯＳトランジスタ領域と、前記第４のＭＯＳトランジスタが形成され、ドレイン領域が、前記第３のＭＯＳトランジスタ領域のソース領域に接するように配置された第４のＭＯＳトランジスタ領域とを備え、前記第１のＭＯＳトランジスタ領域の上部に、ゲート酸化膜を介して第１のゲート電極が配置され、前記第２のＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して第２のゲート電極が配置され、前記第３のＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して、前記第１のゲート電極と電気的に接続された第３のゲート電極が配置され、前記第４のＭＯＳトランジスタ領域の上部に、前記ゲート酸化膜を介して、前記第２のゲート電極と電気的に接続された第４のゲート電極が配置されていることを特徴とする。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて説明する。
【００２９】
（１）第１の実施の形態
図１に、本発明の第１の実施の形態による半導体集積回路として、ＣＭＯＳインバータ回路の平面レイアウトを示す。
【００３０】
半導体基板の表面部分に、ＰＭＯＳトランジスタ領域１ａ及び１ｂとＮＭＯＳトランジスタ領域２とが配置されている。トランジスタ領域全体の略中央にＮ型不純物がイオン注入されてＮ型不純物領域８が形成されており、他の領域はＰ型不純物がイオン注入されてＰ型不純物領域が形成されている。Ｎ型不純物領域８におけるＮＭＯＳトランジスタ領域２の図中上下両端に２分割された状態でＰ型不純物が注入されたＰＭＯＳトランジスタ領域１ａ及び１ｂが形成されている。
【００３１】
これらＰＭＯＳトランジスタ領域１ａ及び１ｂとＮＭＯＳトランジスタ領域２とは、それぞれの間に素子分離領域を有することなく、ソース領域同士、ドレイン領域同士が直接接しており、さらに各トランジスタ領域１ａ、１ｂ、２のチャネル領域上に図示されないゲート絶縁膜を介してゲート電極３が延在するように設けられている。
【００３２】
従来は、図１０を用いて説明したように、ラッチアップ等の現象を防止するためには、ＰＭＯＳトランジスタ領域１０１からウエル境界１０７までに必要な距離及びＮＭＯＳトランジスタ領域１０２からウエル境界１０７までに必要な距離との和で決定される距離１０９が必要であり、集積度の向上を妨げていたが、本実施の形態によればこのようなウエル境界が存在せず、集積度を向上させることができる。
【００３３】
即ち、配線４ｂで接続されたＰＭＯＳトランジスタ領域１ａのドレイン領域とＮＭＯＳトランジスタ領域８のドレイン領域とが素子分離で隔てることなく直接接触するように配置している。このためＮＭＯＳトランジスタ領域２の位置がずれたとしても、ＮＭＯＳトランジスタ領域２とＰＭＯＳトランジスタのドレイン領域１ａ、１ｂとは同電位であるためインバータとしての電気的特性に影響を与えることがない。
【００３４】
また、Ｎ型不純物領域８は、この領域８の形状を有するフォトマスクを用いることにより決定され、このマスクの位置は全体の素子領域に合わせて設定される。
【００３５】
従って、マスクの位置の合わせ精度により、製造過程によっては所望の位置からずれが生じる。しかし、Ｎ型不純物領域８の位置にずれが生じたとしても、ＮＭＯＳトランジスタ領域２におけるゲート幅には変化がない。さらに、ＮＭＯＳトランジスタ領域２の上下にＰＭＯＳトランジスタ領域１ａ、１ｂが配置されていることにより、領域２が上下にずれたとしても、２つのＮＭＯＳトランジスタ領域１ａ、１ｂにおけるゲート幅の合計値には変化がない。よって、マスクの合わせずれが発生したとしてもトランジスタ特性には影響を与えることがない。
【００３６】
ところで、本実施の形態また以下に説明する他の実施の形態におけるトランジスタは、図２に示されたような半導体基板３０１上に絶縁膜３０２を介して素子領域（Ｎ型不純物拡散層３０３、Ｐ型不純物拡散層３０４、Ｎ型不純物拡散層３０５）が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板であることが望ましい。これは、ＳＯＩ基板ではウエル領域が不要なため、図１０、図１２を用いて説明したようなＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間の素子分離がトランジスタとウエル境界との距離により決定されることがないためである。
【００３７】
上記第１の実施の形態では、ＮＭＯＳトランジスタ領域２の上下にＰＭＯＳトランジスタ領域１ａ、１ｂが分割されて配置されているが、これとは逆にＰＭＯＳトランジスタ領域の上下にＮＭＯＳトランジスタ領域が分割されて配置されていてもよい。
【００３８】
あるいはまた、上記第１の実施の形態では１つの素子領域においてほぼ中央に不純物拡散層２が１箇所設けられているが、このような不純物拡散層が複数設けられてもよい。例えば、Ｎ型不純物拡散層を２箇所設け、その間と上下にそれぞれ３分割してＰ型不純物拡散層を設けることで、上下方向に沿ってＰＭＯＳトランジスタ領域、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域、ＮＭＯＳトランジスタ領域、ＰＭＯＳトランジスタ領域というように配置してもよい。
【００３９】
（２）第２の実施の形態
本発明の第２の実施の形態による半導体集積回路について図３を用いて説明する。
【００４０】
本実施の形態は、上記第１の実施の形態によるインバータ回路をスタンダードセルに適用したものに相当する。上記第１の実施の形態と同一の要素には同一の番号を付して説明を省略する。
【００４１】
一点鎖線で示された境界で囲まれたセル領域１２内に、上記第１の実施の形態によるインバータ回路と、電源電圧Ｖｄｄ端子４ｅと接地電圧Ｖｓｓ端子４ｆとが配置されている。ここで、ＰＭＯＳトランジスタ領域１ａのソース領域上の配線４ａが電源電圧Ｖｄｄ線４ｅに接続するように延在して形成され、ＮＭＯＳトランジスタ領域２のソース領域上の配線４ｄが接地電圧Ｖｓｓ線４ｆに接続するように延在して形成されている。
【００４２】
このようなスタンダードセルが図中左右方向に複数個アレイ状に配置され、それぞれ電源電圧Ｖｄｄ線４ｅと接地電圧Ｖｓｓ線４ｆとに接続される。
【００４３】
本実施の形態においても上記第１の実施の形態と同様に、Ｎ型不純物領域８の位置にマスク合わせずれが生じたとしても、ＮＭＯＳトランジスタ領域２のゲート幅に変化がなく、またＰＭＯＳトランジスタ領域１ａ、１ｂのゲート幅の合計値にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。
【００４４】
（３）第３の実施の形態
本発明の第３の実施の形態は図４に示される構成を備えており、上記第２の実施の形態と電源電圧Ｖｄｄ線と接地電圧Ｖｓｓ線の配置が異なっている。ここで、上記第２の実施の形態と同一の要素には同一の符号を付して説明を省略する。
【００４５】
セル領域１２内において上端、下端に図中左右方向に沿って電源電圧Ｖｄｄ線４ｅ及び４ｇが設けられている。セル領域１２の略中央に左右方向に接地電圧Ｖｓｓ線１３が配置されている。
【００４６】
このインバータ回路の構成では、上下にＰＭＯＳトランジスタ領域１ａ、１ｂが配置されているので、ＰＭＯＳトランジスタ領域１ａ、１ｂのそれぞれのソース領域上の配線４ａ、４ｃは上下に配置された電源電圧Ｖｄｄ線４ｅ、４ｇに容易に接続することができる。そして、略中央に配置されたＮＭＯＳトランジスタ領域２のソース領域は、その上部に配置された接地電圧Ｖｓｓ線１３に容易に接続することができる。
【００４７】
このように、本実施の形態はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと電源電圧Ｖｄｄ線４ｅ及び４ｇ、接地電圧Ｖｓｓ線１３との接続が容易で、接続用の配線の面積を縮小することができる。
【００４８】
（４）第４の実施の形態
本発明の第４の実施の形態について、図５を用いて説明する。本実施の形態は、上記第２、第３の実施の形態におけるトランジスタ領域の配置を、電源電圧Ｖｄｄ線及び接地電圧Ｖｓｓ線に対して９０度回転させたものに相当する。
【００４９】
セル領域２６の上端、下端に図中左右方向に沿って共に電源電圧Ｖｄｄ線２４ａ及び接地電圧Ｖｓｓ線２４ｂが設けられている。
【００５０】
セル領域２６内において、略中央にＮ型不純物領域２８が形成され、その周囲にＰ型不純物領域が形成されている。Ｎ型不純物領域２８においてＮＭＯＳトランジスタ領域２２が形成され、その図中左右に２分割されてＰＭＯＳトランジスタ領域２１ａ及び２１ｂが形成されている。そして、ＰＭＯＳトランジスタ領域２１ａ及び２１ｂとＮＭＯＳトランジスタ領域２２のチャネル領域上にゲート絶縁膜を介してゲート電極２３が形成されている。ゲート電極２３には信号ＩＮが入力される。
【００５１】
ＰＭＯＳトランジスタ領域２１ａ及び２１ｂのソース領域上に配線２４ｄ及び２４ｅが配置され、共に電源電圧Ｖｄｄ線２４ａに接続されており、ドレイン領域はその上部の配線２４ｃによりＮＭＯＳトランジスタ領域２２のドレイン領域に接続されている。ＮＭＯＳトランジスタ領域２２のソース領域上に配線２４ｆが配置され、接地電圧Ｖｓｓ線２４ｂに接続されている。各々の配線とソース又はドレイン領域とは、コンタクトホール２５により接続されている。
【００５２】
本実施の形態においても、上記第２の実施の形態と同様に、Ｎ型不純物領域２８の位置にマスク合わせずれが生じたとしても、ＮＭＯＳトランジスタ領域２２のゲート幅に変化がなく、またＰＭＯＳトランジスタ領域２１ａ、２１ｂのゲート幅の合計値にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。また、上記第３の実施の形態と同様に、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと電源電圧Ｖｄｄ線２４ａ、接地電圧Ｖｓｓ線２４ｂとの接続が容易で、接続用の配線の面積を縮小することができる。
【００５３】
（５）第５の実施の形態
本発明の第５の実施の形態について図面を用いて説明する。本実施の形態は、図１０に示されたＮＡＮＤ回路をスタンダードセルに適用した場合に相当し、その平面レイアウトを図６に示す。
【００５４】
セル領域３６の上端、下端に図中左右方向に沿って共に電源電圧Ｖｄｄ線３４ａ及び接地電圧Ｖｓｓ線３４ｂが設けられている。
【００５５】
セル領域３６内にＮ型不純物領域３８が形成され、その周囲はＰ型不純物領域が形成されている。Ｎ型不純物領域３８においてＮＭＯＳトランジスタ領域３２ａ及び３２ｂが配置され、その図中左右に２分割されてＰＭＯＳトランジスタ領域３１ａ及び３１ｂと、３１ｃ及び３１ｄとが形成されている。ＰＭＯＳトランジスタ領域３１ａ及び３１ｂとＮＭＯＳトランジスタ領域３２ａのチャネル領域上にゲート絶縁膜を介してゲート電極３３ａが延在するように形成されている。同様に、ＰＭＯＳトランジスタ領域３１ｃ及び３１ｂとＮＭＯＳトランジスタ領域３２ｂのチャネル領域上にゲート絶縁膜を介してゲート電極３３ｂが延在するように形成されている。
【００５６】
ゲート電極３３ａに配線３４ｃが接続されて信号ＩＮ１が入力され、ゲート電極３３ｂに配線３４ｄが信号ＩＮ２が入力される。
【００５７】
ＰＭＯＳトランジスタ領域３１ａ及び３１ｂ、３１ｃ及び３１ｄのソース領域上に配線２４ｄ及び２４ｅが配置され、共に電源電圧Ｖｄｄ線３４ａに接続されており、ドレイン領域はその上部の配線３４ｇによりＮＭＯＳトランジスタ領域３２ａのドレイン領域と、信号ＯＵＴを出力する出力端子に接続されている。
【００５８】
ＮＭＯＳトランジスタ領域３２ｂのソース領域上に配線３４ｆが配置され、接地電圧Ｖｓｓ線３４ｂに接続されている。各々の配線とソース又はドレイン領域とは、コンタクトホール３５により接続されている。
【００５９】
本実施の形態によれば、ＮＭＯＳトランジスタ領域３２ａ、３２ｂの位置にマスク合わせずれが生じたとしても、ＮＭＯＳトランジスタ領域３２ａ、３２ｂのゲート幅に変化がなく、またＰＭＯＳトランジスタ領域３１ａ及び３１ｂ、３１ｃ及び３１ｄのゲート幅の合計値にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。また、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと電源電圧Ｖｄｄ線３４ａ、接地電圧Ｖｓｓ線３４ｂとの接続が容易で、接続用の配線の面積を縮小することができる。
【００６０】
（６）第６の実施の形態
本発明の第６の実施の形態について図７を用いて説明する。
【００６１】
本実施の形態は、図８に示されたＰＭＯＳトランジスタ１２０１及び１２０２とＮＭＯＳトランジスタ１２０３及び１２０４から成る２入力ＮＡＮＤゲートの出力に、ＰＭＯＳトランジスタ１３０１及びＮＭＯＳトランジスタ１３０２から成るインバータを接続した複合ゲートの平面レイアウトに関するものである。
【００６２】
図中上下方向に並列してゲート電極４３ａ〜４３ｄが配置されている。ゲート電極４３ａには配線４４ａが接続され入力信号ＩＮ１が入力され、ゲート電極４３ｂには配線４４ｂが接続され入力信号ＩＮ２が入力され、ゲート電極４３ｃ及び４３ｄは相互に接続されている。
【００６３】
ゲート電極４３ａ、４３ｂ、４３ｃが存在する部分にＮ型不純物領域４８が形成され、その周囲にＰ型不純物領域が形成されている。Ｎ型不純物領域４８において、ゲート電極４３ａ、４３ｂ、４３ｃのそれぞれ両側にソース領域、ドレイン領域が配置されたＮＭＯＳトランジスタ領域４２ａ、４２ｂ、４２ｃが形成されてＮＭＯＳトランジスタ１２０１、１２０２、１２０３を構成している。
【００６４】
またＮＭＯＳトランジスタ領域４２ａ、４２ｂの上下に２分割された状態で、ゲート電極４３ａ、４３ｂを共通にした状態で、ＰＭＯＳトランジスタ領域４１ａ及び４１ｂ、４１ｃ及び４１ｄが設けられて、ＰＭＯＳトランジスタ１２０３、１２０４を構成している。さらに、ゲート電極４３ｄをチャネル領域としてＰＭＯＳトランジスタ領域４１ｅが形成され、ＰＭＯＳトランジスタ１３０１を構成している。
【００６５】
ＰＭＯＳトランジスタ領域４１ａ及び４１ｂ、４１ｃ及び４１ｄ、４１ｅのドレイン領域が配線４４ｄを介して電源電圧Ｖｄｄを入力される。ＰＭＯＳトランジスタ領域４１ａ及び４１ｂ、４１ｃ及び４１ｄのドレイン領域と、ＮＭＯＳトランジスタ領域４２ａのドレイン領域とが、配線４４ｈにより共通に接続されている。
【００６６】
ＮＭＯＳトランジスタ領域４２ｃのソース領域が、配線４４ｆを介して接地電圧Ｖｓｓを入力される。さらに、ＰＭＯＳトランジスタ領域４１ｅのドレイン領域から信号ＯＵＴが出力される。
【００６７】
本実施の形態によれば、ＮＭＯＳトランジスタ領域４２ａ〜４２ｃの位置にマスク合わせずれが生じたとしても、ＮＭＯＳトランジスタのゲート幅に変化がなく、またＰＭＯＳトランジスタ領域４１〜４１ｅのゲート幅の合計値にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。
【００６８】
（７）第７の実施の形態
本発明の第７の実施の形態について図９を用いて説明する。
【００６９】
本実施の形態は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを２つずつ備えた２入力ＮＡＮＤゲートの平面レイアウトに関するものである。
【００７０】
セル領域５６の図中上端、下端において左右方向に電源電圧Ｖｄｄ線５４ａ、接地電圧Ｖｓｓ線５４ｂが配置されている。
【００７１】
配線５４ｃを介して信号ＩＮ１を入力されるゲート電極５３ａ、５３ｂと、配線５４ｄを介して信号ＩＮ２を入力されるゲート電極５３ｃ、５３ｄとが櫛形にそれぞれ対向するように配置されている。
【００７２】
ゲート電極５３ｂ及び５３ｄが存在する部分にＮ型不純物領域５８が形成され、他の領域はＰ型不純物領域となっている。
【００７３】
ゲート電極５３ａがチャネル領域上に配置されたＰＭＯＳトランジスタ領域５１ａ、ゲート電極５３ｃがチャネル領域上に配置されたＰＭＯＳトランジスタ領域５１ｂが形成され、さらにゲート電極５３ｂがチャネル領域上に配置されたＮＭＯＳトランジスタ領域５２ａ、ゲート電極５３ｄがチャネル領域上に配置されたＮＭＯＳトランジスタ領域５２ｂが形成されている。
【００７４】
ＰＭＯＳトランジスタ領域５１ａ及び５１ｂのソース領域が共に配線５４ｂを介して電源電圧Ｖｄｄ線５４ａに接続されている。
【００７５】
ＰＭＯＳトランジスタ領域５１ａのドレイン領域とＮＭＯＳトランジスタ領域５８ａのゲート電極５３ｂとが配線５４ｅにより接続されている。ＰＭＯＳトランジスタ領域５１ｂのドレイン領域及びＮＭＯＳトランジスタ領域５２ａのドレイン領域が直接接するように配置されており、共に配線５４ｆに接続されて信号ＯＵＴを出力する。
【００７６】
本実施の形態によれば、Ｎ型不純物領域５８の位置にマスク合わせずれが生じたとしても、ＮＭＯＳトランジスタ領域５２ａ、５２ｂのゲート幅に変化がなく、またＰＭＯＳトランジスタ領域５１ａ、５１ｂのゲート幅にも変化がないので、トランジスタ特性を低下させることなく集積度を向上させることができる。
【００７７】
上述した実施の形態はいずれも一例であって本発明を限定するものではない。上記第２〜第６の実施の形態では、ＮＭＯＳトランジスタ領域の上下に分割された状態でＰＭＯＳトランジスタ領域が配置されているが、これとは導電型を反転させてＰＭＯＳトランジスタ領域の上下にＮＭＯＳトランジスタ領域を配置してもよい。
【００７８】
また、上記第１〜第７の実施の形態では、一導電型トランジスタ領域の上下に逆導電型トランジスタ領域が２分割されているが、さらにその上下に一導電型トランジスタ領域が２分割された状態で配置されていてもよい。上記第１〜第７の実施の形態の変形例のレイアウトを、図１０に示す。
【００７９】
半導体基板の表面部分に、ＮＭＯＳトランジスタ領域２ａ、２ｂ及び２ｃと、ＰＭＯＳトランジスタ領域１ａ及び１ｂとが配置されている。トランジスタ領域全体の略中央にＮ型不純物がイオン注入されてＮ型不純物領域８ｂが形成されており、所定間隔を空けてさらにその上下にＮ型不純物領域８ａ、８ｃが形成されており、他の領域はＰ型不純物がイオン注入されてＰ型不純物領域が形成されている。
【００８０】
Ｎ型不純物領域８ｂにおけるＮＭＯＳトランジスタ領域２ｂの図中上下両端に２分割された状態でＰ型不純物が注入されたＰＭＯＳトランジスタ領域１ａ及び１ｂが形成されている。さらにその上下両端に２分割された状態で、ＮＭＯＳトランジスタ領域２ａ及び２ｂが形成されている。
【００８１】
これらＮＭＯＳトランジスタ領域２ａ、ＰＭＯＳトランジスタ領域１ａ、ＮＭＯＳトランジスタ領域２ｂ、ＰＭＯＳトランジスタ領域１ｂ、ＮＭＯＳトランジスタ領域２ｃとは、それぞれの間に素子分離領域を有することなく、ソース領域同士、ドレイン領域同士が直接接しており、さらに各トランジスタ領域２ａ、１ａ、２ｂ、１ｂ、２ｃのチャネル領域上に図示されないゲート絶縁膜を介してゲート電極３が延在するように設けられている。
【００８２】
このように配置することによっても、上記実施の形態と同様の効果を得ることができる。
【００８３】
あるいはまた、上記第１〜第７の実施の形態はインバータ回路又は／及びは２入力ＮＡＮＤゲート回路の組み合わせによる複合ゲートに相当するが、その他ＮＯＲゲート、ＥＯＲゲート、ＭＵＸゲート等さまざまなゲートを組み合わせた複合ゲートに本発明を適用することができる。
【００８４】
【発明の効果】
以上説明したように、本発明の半導体集積回路は第１導電型の第１のＭＯＳトランジスタと第２導電型の第２のＭＯＳトランジスタとを含むＣＭＯＳ論理ゲートを備え、第１のＭＯＳトランジスタ領域の第１、第２の辺にそれぞれ接するように２分割されて第２ａ、第２ｂのＭＯＳトランジスタ領域が配置されていることで、第１導電型、第２導電型の間を素子分離で隔てることなく直接接触するように配置することで、各ＭＯＳトランジスタの特性に影響を与えることなく集積度を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体集積回路としてインバータのレイアウトを示した平面図。
【図２】本発明の実施の形態において用いるＳＯＩ基板の構成を示した縦断面図。
【図３】本発明の第２の実施の形態による半導体集積回路としてインバータのレイアウトを示した平面図。
【図４】本発明の第３の実施の形態による半導体集積回路としてインバータのレイアウトを示した平面図。
【図５】本発明の第４の実施の形態による半導体集積回路としてインバータのレイアウトを示した平面図。
【図６】本発明の第５の実施の形態による半導体集積回路として２入力ＮＡＮＤ回路のレイアウトを示した平面図。
【図７】本発明の第６の実施の形態による半導体集積回路として２入力ＮＡＮＤ回路の出力にインバータを接続した回路のレイアウトを示した平面図。
【図８】２入力ＮＡＮＤ回路の出力にインバータを接続した回路の構成を示した回路図。
【図９】本発明の第７の実施の形態による半導体集積回路として２入力ＮＡＮＤ回路の出力にインバータを接続した回路のレイアウトを示した平面図。
【図１０】本発明の上記実施の形態の変形例による半導体集積回路のレイアウトを示した平面図。
【図１１】従来のインバータのレイアウトを示した平面図。
【図１２】２入力ＮＡＮＤ回路の構成を示した回路図。
【図１３】従来の２入力ＮＡＮＤ回路の構成を示した回路図。
【符号の説明】
Ｖｄｄ  電源電圧
Ｖｓｓ  接地電圧
ＩＮ、ＩＮ１、ＩＮ２  入力信号
ＯＵＴ  出力信号
１ａ、１ｂ、２１ａ〜２１ｂ、３１ａ〜３１ｄ、４１ａ〜４１ｇ、５１ａ〜５１ｃ  ＰＭＯＳトランジスタ領域
２、２ａ〜２ｃ、２２、３２、４２ａ〜４２ｃ、５２ａ〜５２ｂ  Ｎ型不純物領域
３、２３、３３ａ、３３ｂ、４３ａ〜４３ｄ、５３ａ〜５３ｄ  ゲート電極
４ａ〜４ｇ、１１、１３、２４ａ〜２４ｆ、３４ａ〜３４ｈ、４４ａ〜４４ｇ、５４ａ〜５４ｇ  配線
５、２５、３５、４５、５５  コンタクトホール
８、８ａ〜８ｃ、２８、３８、４８、５８  Ｎ型不純物領域
１２、２６、３６、５６  セル領域
【図１】
2004311824.tif 000003
【図２】
2004311824.tif 000004
【図３】
2004311824.tif 000005
【図４】
2004311824.tif 000006
【図５】
2004311824.tif 000007
【図６】
2004311824.tif 000008
【図７】
2004311824.tif 000009
【図８】
2004311824.tif 000010
【図９】
2004311824.tif 000011
【図１０】
2004311824.tif 000012
【図１１】
2004311824.tif 000013
【図１２】
2004311824.tif 000014
【図１３】
2004311824.tif 000015