(57)【要約】【課題】主電源配線の直下に入力保護回路全体を配置しても、静電耐圧が劣化しない半導体装置を提供する。【解決手段】主電源配線１４直下に配置した入力保護回路と、第１の接続配線１２と主電源配線１４とを電気的に接続するビアコンタクト１８と、第２の接続配線１３の一端に接続され、第１の配線層からなる引出し配線１６とを有した半導体装置を構成する。そして、引出し配線１６が第２の接続配線１３に接続されている端部と素子領域１１を挟んで対向する第１の接続配線１２の端部において、第１の接続配線１２の短辺から拡散層領域の配置ピッチの少なくとも２倍以内の領域にはビアコンタクト１８が形成されていない構成とする。【選択図】  図２
2004311670.tif 000002
【特許請求の範囲】
【請求項１】
長辺が互いに対向するように、基板上に等間隔で繰り返し配置された少なくとも５つ以上の拡散層領域と、
前記拡散層領域を含む外接四角形を境界とする素子領域と、
前記拡散層領域の繰り返し方向と平行に前記素子領域を挟んでその長辺が対向するように配置された第１の配線層からなる第１と第２の接続配線と、
前記拡散層領域が交互に前記第１の接続配線および前記第２の接続配線に電気的に接続されている入力保護回路と、
前記第１の接続配線上に形成された第１の絶縁層と、
前記第１の接続配線の上方に前記第１の絶縁層を挟んで形成された第２の配線層からなる第３の接続配線と、
前記第１の絶縁層中に形成され、前記第１の接続配線と前記第３の接続配線を電気的に接続するビアコンタクトと、
前記第２の接続配線の一端に接続され、前記第１の配線層からなる引出し配線とを有し、
前記第１の接続配線の短辺から前記拡散層領域の配置ピッチの少なくとも２倍以内の領域には前記ビアコンタクトが形成されていないことを特徴とする半導体装置。
【請求項２】
前記第３の接続配線は、前記第１の絶縁層を挟んで、前記入力保護回路全体を覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１および前記第２の接続配線と前記拡散層領域との電気的な接続は、
前記拡散層領域上に形成された第２の絶縁層と、
前記拡散層領域の上方に前記第２の絶縁層を挟んで形成された第１の配線層からなる接続端子と、
前記第２の絶縁層中に形成され、前記拡散層領域と前記接続端子とを接続するコンタクトとを有し、
前記接続端子の一端を前記第１の接続配線および前記第２の接続配線に交互に接続することにより構成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
長辺が互いに対向するように、基板上に等間隔で繰り返し配置された少なくとも７つ以上の拡散層領域と、
前記拡散層領域を含む外接四角形を境界とする素子領域と、
前記拡散層領域の繰り返し方向と平行に前記素子領域を挟んでその長辺が対向するように配置された第１の配線層からなる第１と第２の接続配線と、
前記拡散層領域が交互に前記第１の接続配線および前記第２の接続配線に電気的に接続されている入力保護回路と、
前記第１の接続配線上に形成された第１の絶縁層と、
前記第１の接続配線の上方に前記第１の絶縁層を挟んで形成された第２の配線層からなる第３の接続配線と、
前記第１の絶縁層中に形成され、前記第１の接続配線と前記第３の接続配線を電気的に接続するビアコンタクトと、
前記第２の接続配線の両端に接続され、前記第１の配線層からなる引出し配線とを有し、
前記第１の接続配線の両端から前記拡散層領域の配置ピッチの少なくとも２倍以内の領域には前記ビアコンタクトが形成されていないことを特徴とする半導体装置。
【請求項５】
前記第３の接続配線は、前記第１の絶縁層を挟んで、前記入力保護回路全体を覆うように形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１および前記第２の接続配線と前記拡散層領域との電気的な接続は、
前記拡散層領域上に形成された第２の絶縁層と、
前記拡散層領域の上方に前記第２の絶縁層を挟んで形成された第１の配線層からなる接続端子と、
前記第２の絶縁層中に形成され、前記拡散層領域と前記接続端子とを接続するコンタクトとを有し、
前記接続端子の一端を前記第１の接続配線および前記第２の接続配線に交互に接続することにより構成されていることを特徴とする請求項４または請求項５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラアクションを利用した入力保護回路を持った半導体装置に関し、特に、静電耐圧特性を向上させる保護回路に関する。
【０００２】
【従来の技術】
半導体装置の入力保護回路として、拡散層を対向させて配置し、この拡散層よりなる保護素子のバイポーラアクションを利用するものがある。これは、半導体装置のパッケージに帯電した静電気による高電圧が入力ピン間にかかったときに、保護素子のバイポーラアクションにより帯電した電荷を逃がすというものである。
【０００３】
図８は、入力保護回路を主電源配線の下に配置した従来のレイアウト図である。
【０００４】
図８に示すように、２層目の配線層（以下２ｎｄ−Ａｌという）からなる主電源配線１２０は、電源（以下、Ｖｃｃという）が供給されるＶｃｃパッド１２１に電気的に接続され、その直下に入力保護回路の全体が配置されている。入力保護回路の接続配線１０５、１０６は１層目の配線層（以下１ｓｔ−Ａｌという）で形成されている。
【０００５】
接続配線１０５と主電源配線１２０は、接続配線１０５上に形成されたビアコンタクト１２２で電気的に接続されている。接続抵抗を下げるため、通常、ビアコンタクト１２２は接続配線１０５の長手方向に沿って複数を等間隔で形成する。接続配線１０６は、１ｓｔ−Ａｌからなる引出し配線１２３により、主電源配線１２０の外部まで引き出され、さらに、そこから基準電位（以下、Ｖｓｓという）が供給されるＶｓｓパッド１２４に電気的に接続されている。引出し配線１２３は、接続配線１０６の長手方向の一端（以下、これを短辺近傍という）に接続されている。
【０００６】
図８では、図の繁雑さを避けるため、入力保護回路の素子領域１０１内部は示していないが、入力保護回路は、素子領域１０１に等間隔に配置された複数の拡散層領域、拡散層領域を覆うように形成された１ｓｔ−Ａｌからなる複数の接続端子１０３、拡散層領域と接続端子を電気的に接続するコンタクト、１ｓｔ−Ａｌからなる接続配線１０５と接続配線１０６、拡散層領域間にポリシリコンで形成されたゲート、および、接続配線１０５とゲートとを電気的に接続するゲートコンタクトから構成される。
【０００７】
対向する拡散層領域およびそれらの間のゲートにより、入力保護素子としてのＭＯＳトランジスタが形成される。
【０００８】
さらに、図には示していないが、素子領域１０１および接続配線１０５、１０６の外側は、濃いｐ型拡散層で取り囲まれている。このｐ型拡散層はコンタクト（以下、サブコンという）を介して別の１ｓｔ−Ａｌからなる配線に接続されている。
【０００９】
ところで、図８のような入力保護回路の配置およびその接続方法には、各ＭＯＳトランジスタ１２５にかかる電圧にアンバランスが生じ、特定のＭＯＳトランジスタ１２５ａに電界が集中するという危険がある。図９は、図８の等価回路をその位置関係も含めてイメージ的に表現したものである。
【００１０】
Ｖｃｃパッド１２１に電気的に接続された主電源配線１２０には、３つのビアコンタクト１２２が等間隔で接続され、それらは接続配線１０５に接続されている。接続配線１０５には、６つのＭＯＳトランジスタ１２５ａ〜１２５ｆのゲートと一方の拡散層領域が接続されている。ＭＯＳトランジスタ１２５ａ〜１２５ｆの他方の拡散層領域は接続配線１０６に接続され、接続配線１０６の一方の短辺近傍に引出し配線１２３が接続されている。引出し配線１２３は電気的にＶｓｓパッド１２４に接続されている。
【００１１】
このとき、Ｖｃｃパッド１２１とＶｓｓパッド１２４間に高電圧がかかり、６つのＭＯＳトランジスタ１２５ａ〜１２５ｆがバイポーラアクションを起こすと、配線が細くその長手方向の配線抵抗が無視できない接続配線１０６は、引出し配線１２３に近いところと遠いところで電位差が生じる。一方、等間隔に配置された３つのビアコンタクト１２２で太い主電源配線１２０に接続されている接続配線１０５は、その長手方向の位置に関係なくほぼ等電位を保つことができる。
結果的に、引出し配線１２３にもっとも近いＭＯＳトランジスタ１２５ａに電界が集中し、ここが静電破壊を起こすこととなる。
【００１２】
このような問題に対して、引出し配線１２３の数を増やしたり、接続配線１０６の長辺と同じ幅の引出し配線１２３で引き出したりすることも考えられるが、上述したように、接続配線１０５、１０６の外側は、サブコンを配置するために別の１ｓｔ−Ａｌの配線が取り囲んでおり、その修正は容易ではない。
【００１３】
また、電界が集中するＭＯＳトランジスタのコンタクト端点とゲートの距離を広くする対策も考えられている（例えば、特許文献１）。しかし、この特許文献１では、拡散層領域あるいはコンタクトなどの下層レイアウトからのレイアウト変更が必要であり、その修正は容易ではない。
【００１４】
特に、近年は、半導体装置のピン数が数１００になるものも珍しくなく、入力保護回路は、セルライブラリとして登録しておき、主電源配線の下に自動配置させる手法が取られることが多い。このため、これらを修正するとなると、ほぼ全層のレイアウト修正、マスク作成、およびチッブ製造の工程をやり直すこととなり、開発期間、開発費用に甚大な影響を及ぼす。
【００１５】
また、引出し配線１２３を改良するために、サブコンの一部を除去することは、その入力保護回路の配置の仕方、および、まわりの素子領域１０１との位置関係によっては、ラッチアップ耐性を劣化させるなどの副作用を生じさせる危険もある。
【００１６】
【特許文献１】
特開平７−４５８２９号公報（第３−４ページ、図２）
【００１７】
【発明が解決しようとする課題】
上述のごとく、従来の半導体装置は、入力保護回路を２層目の配線層からなる主電源配線の直下に配置した場合、引出し配線の接続配線への接続位置によって、静電耐圧が劣化する可能性があるという問題があった。
【００１８】
本発明は、上記問題点を解決するためになされたもので、主電源配線の直下に入力保護回路全体を配置しても、静電耐圧が劣化しない半導体装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、長辺が互いに対向するように、基板上に等間隔で繰り返し配置された少なくとも５つ以上の拡散層領域と、前記拡散層領域を含む外接四角形を境界とする素子領域１１と、前記拡散層領域の繰り返し方向と平行に前記素子領域１１を挟んでその長辺が対向するように配置された第１の配線層からなる第１と第２の接続配線と、前記拡散層領域が交互に前記第１の接続配線および前記第２の接続配線に電気的に接続されている入力保護回路と、前記第１の接続配線上に形成された第１の絶縁層と、前記第１の接続配線の上方に前記第１の絶縁層を挟んで形成された第２の配線層からなる第３の接続配線と、前記第１の絶縁層中に形成され、前記第１の接続配線と前記第３の接続配線を電気的に接続するビアコンタクトと、前記第２の接続配線の一端に接続され、前記第１の配線層からなる引出し配線とを有し、前記第１の接続配線の短辺から前記拡散層領域の配置ピッチの少なくとも２倍以内の領域には前記ビアコンタクトが形成されていないことを特徴としている。
【００２０】
本発明によれば、入力保護回路自体のレイアウトは変更せずに、主電源配線へのビアコンタクトの取り方を修正するだけで、チップの静電耐圧を向上させることができるので、修正による工程戻りを最小限に抑え、開発期間、開発費用のロスを最小限にすることができる半導体装置を実現することができる。
【００２１】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下実施形態という）を説明する。
【００２２】
図１は、本発明の実施形態に係わる半導体装置の入力保護回路の全体を示すレイアウト図である。
【００２３】
図１（ａ）は、入力保護回路のレイアウト図であり、また、図１（ｂ）は、その一部（Ａ−Ａ’部分）の断面図である。
【００２４】
入力保護回路は、図１（ａ）に示すように、素子領域１１に等間隔に配置された複数の拡散層領域１１ａ、主にアルミニウムを材料とする配線層で形成された接続端子１１ｂ、それらを電気的に接続するコンタクト１１ｃ、接続端子１１ｂと同じ配線層で形成された接続配線１２と１３、拡散層領域１１ａ間にポリシリコンで形成されたゲート１１ｄ、および、接続配線１２とゲート１１ｄを電気的に接続するゲートコンタクト１１ｅから構成される。
【００２５】
拡散層領域１１ａは、ｐ型基板上に形成されたｎ型領域であり、その長辺が互いに対向するように、平行に等間隔で繰り返し配置されている。対向する拡散層領域１１ａおよびそれらの間のゲート１１ｄにより、入力保護素子としてのＭＯＳトランジスタが形成されている。
【００２６】
接続端子１１ｂは、拡散層領域１１ａを覆うように、同様に等間隔で配置され、その一方の短辺が交互に接続配線１２および１３に接続されている。接続配線１２と１３は素子領域１１を挟んで互いに対抗するように配置されている。
【００２７】
コンタクト１１ｃは、図１（ｂ）の断面図に示すように、拡散層領域１１ａ上の絶縁層１１ｆ中に形成され、拡散層領域１１ａとその上方に形成された接続端子１１ｂとを接続している。ゲート１１ｄは、拡散層領域１１ａ間の基板上の絶縁層１１ｆ中に形成され、その直下の絶縁層１１ｆの厚さは、通常のＭＯＳトランジスタよりも厚くなっている。このため、通常の電源電圧程度では、ＭＯＳトランジスタとして動作することはない。
【００２８】
さらに、図１には示していないが、素子領域１１および接続配線１２、１３の外側は、濃いｐ型拡散層で取り囲まれている。このｐ型拡散層はサブコンを介して別の１ｓｔ−Ａｌ配線に接続されている。
【００２９】
このような構造の入力保護回路が電源（以下、Ｖｃｃという）と基準電位（以下、Ｖｓｓという）の間などに挿入され使用される。具体的には、例えば、接続配線１２にＶｃｃが、接続配線１３にＶｓｓが接続される。パッケージの帯電などにより、Ｖｃｃ−Ｖｓｓ間に高電圧が発生すると、対向する拡散層領域１１ａで構成されるＭＯＳトランジスタがバイポーラアクションを起こし、帯電している電荷を逃がし、ＶｃｃおよびＶｓｓに接続されている他の素子を静電破壊から保護する。
【００３０】
ところで、近年、多層配線が主流となっており、半導体装置のチッブサイズを抑える目的で、上述の入力保護回路を主電源配線の直下に配置することが多い。
主電源配線は、通常、１００μｍ程度の配線幅があり、入力保護回路全体をその直下に配置することができる。本発明は、入力保護回路を主電源配線の直下に配置し、かつ、ＭＯＳトランジスタを静電破壊から保護する構成を提供するもので、以下、各実施形態について説明する。
【００３１】
（第１の実施の形態）
図２は、本発明に係わる半導体装置の第１の実施形態における入力保護回路の配置を示すものである。この第１の実施形態では、２ｎｄ−Ａｌからなる主電源配線１４が、Ｖｃｃパッド１５に電気的に接続され、その主電源配線１４の直下に入力保護回路全体が配置されている。接続配線１３は、１ｓｔ−Ａｌからなる引出し配線１６により、主電源配線１４の外部まで引き出され、さらに、そこからＶｓｓパッド１７に電気的に接続されている。引出し配線１６は、接続配線１３の一方の短辺近傍（図では左端）に接続されている。
【００３２】
接続配線１２と主電源配線１４は、接続配線１２上の絶縁層中に形成されたビアコンタクト１８で電気的に接続されている。通常は、できるだけ接続抵抗を下げるため、複数のビアコンタクト１８を接続配線１２の長手方向に沿って等間隔で形成する。
【００３３】
しかし、本発明の入力保護回路では、その一部が省略されている。すなわち、図８あるいは図９では、ＭＯＳトランジスタ１２５ｂ、１２５ｄ、１２５ｆの３箇所で、主電源配線１２０と接続配線１０５とを接続するビアコンタクト１２２が形成されている。本発明では、図２に示したように、左端のビアコンタクト１８、つまり、左から２番目の接続端子の付根に形成されるはずのビアコンタクト１８が省略されている。
【００３４】
図３は、図２の等価回路をその位置関係も含めてイメージ的に表現したものである。
【００３５】
Ｖｃｃパッド１５に電気的に接続された主電源配線１４には、右側の２つのビアコンタクト１８を介して接続配線１２が接続されている。接続配線１２と接続配線１３の間には、入力保護素子として６つのＭＯＳトランジスタ２０ａ〜２０ｆが接続されている。
【００３６】
すなわち、接続配線１２には、６つのＭＯＳトランジスタ２０ａ〜２０ｆのゲートと一方の拡散層領域が接続され、接続配線１３には、ＭＯＳトランジスタ２０ａ〜２０ｆの他方の拡散層領域が接続されている。
【００３７】
また、接続配線１３の一方の短辺近傍に引出し配線１６が接続され、引出し配線１６は電気的にＶｓｓパッド１７に接続されている。
【００３８】
このように入力保護回路を接続することで、従来破壊されていた左端のＭＯＳトランジスタにかかる電界が緩和される。すなわち、Ｖｃｃパッド１５とＶｓｓパッド１７間に高電圧がかかると、ＭＯＳトランジスタがバイポーラアクションを起こし、配線が細くその長手方向の配線抵抗が無視できない接続配線１３は、引出し配線１６に近い左端と遠い右端とで電位差が生じる。一方、接続配線１２では、左端のビアコンタクト１８が省略されているため、中央のビアコンタクト１８近傍と左端とで、接続配線１３とは逆方向の電位差が生ずる。結果的に、引出し配線１６にもっとも近いＭＯＳトランジスタにかかる電界が緩和され、ここが静電破壊を起こす耐圧が向上する。
【００３９】
図４（ａ）は図２の引出し配線１６を接続配線１３の右端に接続した構成であり、その他は図２と同じ構成である。また、図４（ｂ）はその等価回路である。
【００４０】
すなわち、図４に示すように、２ｎｄ−Ａｌからなる主電源配線１４が、Ｖｃｃパッド１５に電気的に接続され、その主電源配線１４の直下に入力保護回路全体が配置されている。接続配線１３は、１ｓｔ−Ａｌからなる引出し配線１６により、主電源配線１４外部まで引き出され、さらに、そこからＶｓｓパッド１７に電気的に接続されている。引出し配線１６は、接続配線１３の右端近傍に接続されている。
【００４１】
接続配線１２と主電源配線１４は、接続配線１２上の絶縁層中に形成されたビアコンタクト１８で電気的に接続されている。引出し配線１６が接続されている接続配線１３の右端と素子領域１１を挟んで対向する接続配線１２の右端短辺から拡散層領域の配置ピッチの２倍以内には、ビアコンタクト１８は形成されていない。
【００４２】
上記第１の実施形態によれば、入力保護回路自体のレイアウトは変更せずに、主電源配線１４へのビアコンタクト１８の取り方を修正するだけで、チップの静電耐圧を向上させることができる。
【００４３】
なお、第１の実施形態の説明では、主電源配線１４をＶｃｃパッド１５に、引出し配線１６をＶｓｓパッド１７に接続しているが、バイポーラアクションを起こしたときの拡散層領域の動作は、ドレインとソースでほとんど差がないので、本発明はこれに限られるものではない。
【００４４】
（第２の実施の形態）
図５（ａ）は本発明に係わる半導体装置の第２の実施形態における入力保護回路の配置を示し、図５（ｂ）はその等価回路を示すものである。この第２の実施形態は、Ｖｓｓの主電源配線４４の直下に入力保護回路を配置している。
【００４５】
すなわち、図５に示すように、２ｎｄ−Ａｌからなる主電源配線４４が、Ｖｓｓパッド４５に電気的に接続され、その主電源配線４４の直下に入力保護回路全体が配置されている。接続配線４３は、１ｓｔ−Ａｌからなる引出し配線４６により、主電源配線４４外部まで引き出され、さらに、そこからＶｃｃパッド４７に電気的に接続されている。引出し配線４６は、接続配線４３の左端近傍に接続されている。
【００４６】
接続配線４２と主電源配線４４は、接続配線４２上の絶縁層中に形成されたビアコンタクト４８で電気的に接続されている。接続配線４２と接続配線４３の間には、入力保護素子として６つのＭＯＳトランジスタ５０ａ〜５０ｆが接続されている。
【００４７】
接続配線４２には、６つのＭＯＳトランジスタ５０ａ〜５０ｆのゲートと一方の拡散層領域が接続され、接続配線４３には、ＭＯＳトランジスタ５０ａ〜５０ｆの他方の拡散層領域が接続されている。
【００４８】
引出し配線４６が接続されている接続配線４３の左端と素子領域４１を挟んで対向する接続配線４２の左端短辺から拡散層領域の配置ピッチの２倍以内には、ビアコンタクト４８は形成されていない。
【００４９】
同様に、図６（ａ）は図５（ａ）の引出し配線４６を接続配線４３の右端に接続した構成であり、また、図６（ｂ）はその等価回路を示している。
【００５０】
すなわち、図６に示すように、２ｎｄ−Ａｌからなる主電源配線４４が、Ｖｓｓパッド４５に電気的に接続され、その主電源配線４４の直下に入力保護回路全体が配置されている。接続配線４３は、１ｓｔ−Ａｌからなる引出し配線４６により、主電源配線４４外部まで引き出され、さらに、そこからＶｃｃパッド４７に電気的に接続されている。引出し配線４６は、接続配線４３の右端近傍に接続されている。
【００５１】
接続配線４２と主電源配線４４は、接続配線４２上の絶縁層中に形成されたビアコンタクト４８で電気的に接続されている。引出し配線４６が接続されている接続配線４３の右端と素子領域４１を挟んで対向する接続配線４２の右端短辺から拡散層領域の配置ピッチの２倍以内には、ビアコンタクト４８は形成されていない。
【００５２】
なお、第１および第２の実施形態では、引出し配線１６および４６を接続配線１３および４３の端部に接続しているが、本発明はこれに限られるものではない。
【００５３】
例えば、図７（ａ）は引出し配線６６を接続配線６３の両端に接続した構成を示し、また、図７（ｂ）はその等価回路を示している。すなわち、図７に示すように、２ｎｄ−Ａｌからなる主電源配線６４が、Ｖｃｃパッド６５に電気的に接続され、その主電源配線６４の直下に入力保護回路全体が配置されている。接続配線６３は、１ｓｔ−Ａｌからなる引出し配線６６により、主電源配線６４外部まで引き出され、さらに、そこからＶｓｓパッド６７に電気的に接続されている。引出し配線６６は、接続配線６３の両端、それぞれの近傍に接続されている。
【００５４】
接続配線６２と主電源配線６４は、接続配線６２上の絶縁層中に形成されたビアコンタクト６８で電気的に接続されている。接続配線６２と接続配線６３の間には、入力保護素子として６つのＭＯＳトランジスタ７０ａ〜７０ｆが接続されている。
【００５５】
接続配線６２には、６つのＭＯＳトランジスタ７０ａ〜７０ｆのゲートと一方の拡散層領域が接続され、接続配線６３には、ＭＯＳトランジスタ７０ａ〜７０ｆの他方の拡散層領域が接続されている。
【００５６】
引出し配線６６が接続されている接続配線６３の両端と素子領域６１を挟んで対向する接続配線６２の両端から拡散層領域の配置ピッチの２倍以内には、ビアコンタクト６８は形成されていない。
【００５７】
さらに、上記実施形態の説明では、入力保護回路を電源間に挿入しているが、本発明はこれに限られるものではなく、入力ピンや出力ピンに適用することもできる。
【００５８】
さらに、上記実施形態の説明では、入力保護素子としてＭＯＳトランジスタを用いているが、本発明はこれに限られるものではなく、原理的にはどのような入力保護素子を用いた入力保護回路にも適用することができる。
【００５９】
さらに、上記実施形態の説明では、配線層を２層としたが、本発明はこれに限られるものではなく、３層以上の多層配線を用いた半導体装置にも適用できる。
【００６０】
【発明の効果】
以上説明したように本発明によれば、入力保護回路自体のレイアウトは変更せずに、主電源配線へのビアコンタクトの取り方を修正することでチップの静電耐圧を向上させることができるので、修正による工程戻りを最小限に抑え、開発期間、開発費用のロスを最小限に抑えることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に適用される入力保護回路全体を示すレイアウト図および構造断面図。
【図２】本発明の第１の実施形態に係わる半導体装置における入力保護回路の配置を示すレイアウト図。
【図３】本発明の第１の実施形態に係わる半導体装置における入力保護回路の等価回路を示す回路図。
【図４】本発明の第１の実施形態に係わる半導体装置における入力保護回路の別の配置を示すレイアウト図およびその等価回路図。
【図５】本発明の第２の実施形態に係わる半導体装置における入力保護回路の別の配置を示すレイアウト図およびその等価回路図。
【図６】本発明の第２の実施形態に係わる半導体装置における入力保護回路の別の配置を示すレイアウト図およびその等価回路図。
【図７】本発明の第１及び第２の実施形態に係わる半導体装置における入力保護回路の別の配置を示すレイアウト図およびその等価回路図。
【図８】従来の半導体装置におけるレイアウト図。
【図９】従来の半導体装置における図８の等価回路図。
【符号の説明】
１１、４１、６１  素子領域
１２、１３、４２、４３、６２、６３  接続配線
１４、４４、６４  主電源配線
１５、４７、６５  Ｖｃｃパッド
１６、４６、６６  引出し配線
１７、４５、６７  Ｖｓｓパッド
１８、４８、６８  ビアコンタクト
２０ａ〜２０ｆ、５０ａ〜５０ｆ、７０ａ〜７０ｆ  ＭＯＳトランジスタ
【図１】
2004311670.tif 000003
【図２】
2004311670.tif 000004
【図３】
2004311670.tif 000005
【図４】
2004311670.tif 000006
【図５】
2004311670.tif 000007
【図６】
2004311670.tif 000008
【図７】
2004311670.tif 000009
【図８】
2004311670.tif 000010
【図９】
2004311670.tif 000011