(57)【要約】【課題】ＳＯＩＬＳＩにおけるボディ電極をとるＦＥＴのボディ電極とチャネル下ボディ部との間に存在するＲＣ遅延に基づく信号遅延を減少させる。【解決手段】ボディ電極をとらないＳＯＩＦＥＴ１０Ａとボディ電極をとるＳＯＩＦＥＴ１０Ｂにて構成される回路を有するＬＳＩにおいて、ボディ電極をとるＦＥＴ１０Ａのボディ部５の膜厚を、ボディ電極をとらないＦＥＴのボディ部５の膜厚よりも厚くした。そのためボディ電極をとるＳＯＩＦＥＴのボディ部抵抗が低減し、ボディ電極とチャネル下ボディ部との間の信号遅延が低減する。そのため、薄膜ＳＯＩ・ＬＳＩ設計の容易化とそれに基づくコスト削減とが図れる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ボディ電極をとらないＳＯＩＦＥＴとボディ電極をとるＳＯＩＦＥＴにて構成される回路を有する半導体装置において、ボディ電極をとるＦＥＴのボディ部膜厚を、ボディ電極をとらないＦＥＴのボディ部膜厚よりも厚くした半導体装置。
【請求項２】
ボディ電極をとらないＳＯＩＦＥＴとボディ電極をとるＳＯＩＦＥＴにて構成される回路を有する半導体装置において、ボディ電極をとるＦＥＴのボディ部膜厚、およびソースドレイン部膜厚を、ボディ電極をとらないＦＥＴの各々該当部位の膜厚よりも厚くした半導体装置。
【請求項３】
ボディ電極をとるＦＥＴに関しＳＯＩ基板のＳｉ層に第一の素子分離領域を形成して膜厚ボディ部に相当するＳｉ層を形成すると共に、ボディ電極をとらないＦＥＴに関しＳＯＩ基板のＳｉ層に素子分離領域を形成して素子領域を形成し、
次いで、ボディ電極をとるＦＥＴに関して開口するマスキングを掛け、前記膜厚ボディ部に相当するＳｉ層をシードとして選択成長させ、
さらに、ボディ電極をとるＦＥＴに関して開口するマスキングを掛け、前記選択成長により形成されたＳｉ層に第二の素子分離領域を形成して局部的に厚膜ボデイ部を有する素子領域を形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
ボディ電極をとるＦＥＴに関しＳＯＩ基板のＳｉ層に第一の素子分離領域を形成して膜厚素子領域に相当するＳｉ層を形成すると共に、ボディ電極をとらないＦＥＴに関しＳＯＩ基板のＳｉ層に素子分離領域を形成して素子領域を形成し、
次いで、ボディ電極をとるＦＥＴに関して開口するマスキングを掛け、前記膜厚素子領域に相当するＳｉ層をシードとして選択成長させ、
さらに、ボディ電極をとるＦＥＴに関して開口するマスキングを掛け、前記選択成長により形成されたＳｉ層に第二の素子分離領域を形成してボディ電極をとるＦＥＴに関する厚膜素子領域を形成する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
ボディ電極をとらないＳＯＩＦＥＴとボディ電極をとるＳＯＩＦＥＴにて構成される回路を有する半導体装置において、ボディ電極をとるＦＥＴのボディ部不純物濃度を濃く、ボディ電極をとらないＦＥＴのボディ部不純物濃度を薄くした半導体装置。
【請求項６】
ボディ電極をとるＦＥＴのボディ部不純物注入領域をボディ部近傍のみに限定した請求項５に記載の半導体装置。
【請求項７】
ボディ部への不純物のイオン注入を複数方向からのイオン注入に分割し、低ボディ部不純物濃度のＦＥＴには、高ボディ部不純物濃度のＦＥＴよりも、シャドーイング効果によりイオン注入される不鈍物が少なくなるようにレイアウトされた一枚のマスクを使用し、複数方向からのイオン注入により、ボディ電極をとるＦＥＴのボディ部に不純物濃度を濃く注入し、ボディ電極をとらないＦＥＴのボディ部に不純物濃度を薄く注入する工程を有することを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩＬＳＩに混在するボディ電極をとるＳＯＩＦＥＴのボデイ抵抗を低減させることができる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）ＬＳＩにおいては、それを構成するＦＥＴの一部にボディ電極と呼ばれる外部端子を取り付ける必要がある場合がある。この端子は、チャネル部と電気的に連続であって、一般的にソース／ドレインとは絶縁されたボディ電極の拡散層にコンタクトをとることによって実現する。図７に、従来例としてボディ電極コンタクト９とアクティブ領域２に形成されたソース／ドレイン３、４とをＴ字型ゲート６により絶縁した例を示す。ボディ電極の拡散層は、Ｔ字型ゲート縦線部６ａの下部にある不純物を介してチャネル下ボディ部５と電気的に接続されている。また、ソース／ドレイン３、４に対してはＴ字型ゲート横線部６ｂによって絶縁がなされている。
【０００３】
【発明が解決しようとする課題】
上記ボディ電極とチャネル下ボディ部との間には、Ｔ字型ゲート縦線部下部のシート抵抗に相当する抵抗Ｒが存在する。ＳＯＩのトップＳｉ層の厚さは一般的に薄膜構造であるため、該当抵抗Ｒは無視しうるほどには小さくない。そのため、ボディ部の電位がチャージにより一時的に上昇するというヒストリー効果を抑制できないので、スイッチング速度が変化する。また、ボディ電極とチャネル下ボディ部との間には、ＲＣ遅延（Ｃ：寄生容量）に基づく信号遅延が存在し、ＬＳＩ回路設計を極めて困難なものとしている。すなわち、この信号遅延を詳細に検証した回路設計を行うと設計時間＝設計コストが増大し、また、この信号遅延を無視すると予期せぬ誤動作や歩留まり悪化につながり、製造コストが増大する。
【０００４】
本発明は、このような課題を解決すべくなされたものであり、ＳＯＩＬＳＩにおけるボディ電極をとるＦＥＴのボディ電極とチャネル下ボディ部との間に存在するＲＣ遅延に基づく信号遅延を減少させることができる半導体装置およびその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
（発明の原理１）
図１に本発明に係るＳＯＩＬＳＩの回路上に混在するボディ部厚みが異なるボディ電極をとるＦＥＴとボディ電極をとらないＦＥＴの構造を示す。図１（ｂ）に示すボディ電極をとらないＦＥＴのボディ部５とソース／１ドレイン部３、４は、ＳＯＩ基板のＳｉ層に形成されており、その厚みは同一である。そのＳｉ層の厚さはＦＥＴの特性設計で決まるボディ部の厚さに統一される。特に、完全空乏型ＳＯＩＦＥＴ、もしくは、それに近い部分空乏型ＳＯＩＦＥＴの場合、特性はこのボディ部厚さによって大きく左右されるため、この厚さ設計値はシビアに管理される。本発明は図１（ａ）に示すボディ電極をとるＦＥＴのみのボディ部５部分を、局所的に厚くすることによってボディ電極とチャネル下ボディ部との間の抵抗Ｒを低抵抗化することを図る。これによりＲＣ遅延に基づく信号遅延を小さくし、ＳＯＩＬＳＩの回路設計を容易にする。同時に、ソース／ドレイン電極の厚さも比較的任意に設計でき、この部分の寄生抵抗の低抵抗可も達成することができる。これにより、ＦＥＴの高駆動力化をも図る。
【０００６】
この原理に基づく本発明の半導体装置は、ボディ電極をとらないＳＯＩＦＥＴとボディ電極をとるＳＯＩＦＥＴにて構成される回路を有する半導体装置において、ボディ電極をとるＦＥＴのボディ部膜厚を、ボディ電極をとらないＦＥＴのボディ部膜厚よりも厚くしたことことを特徴とするものである。または、ボディ電極をとらないＳＯＩＦＥＴとボディ電極をとるＳＯＩＦＥＴにて構成される回路を有する半導体装置において、ボディ電極をとるＦＥＴのボディ部膜厚、およびソースドレイン部膜厚を、ボディ電極をとらないＦＥＴの各々該当部位の膜厚よりも厚くしたことを特徴とするものである。
【０００７】
【発明の原理２】
図５に本発明に係る半導体装置（ＳＯＩＬＳＩ）の回路上に混在するボデイ濃度が異なるボディ電極をとるＦＥＴとボディ電極をとらないＦＥＴの構造を示す。図５（ｂ）に示すボディ電極をとらないＦＥＴのボディ部濃度は、ＦＥＴの特性設計で決まるボディ部不純物濃度に設計される。特に、ＦＥＴのしきい値電圧はボディ部不鈍物濃度によって大きく左右されるため、この濃度設計はシビアに管理される。本発明はボディ電極をとるＦＥＴのボディ部不鈍物邊度を、局所的に濃くすることによってボディ電極とチャネル下ボディ部との間の抵抗Ｒを低抵抗化することを図る。これにより信号遅延を小さくし、回路設計を容易にする。
【０００８】
この原理に係る本発明の半導体装置は、ボディ電極をとらないＳＯＩＦＥＴとボディ電極をとるＳＯＩＦＥＴにて構成される回路を有する半導体装置において、ボディ電極をとるＦＥＴのボディ部不純物濃度を濃く、ボディ電極をとらないＦＥＴのボディ部不純物濃度を薄くしたことを特徴とするものである。
【０００９】
【発明の実施の形態】
（実施形態１）
本発明の実施形態１に係る半導体装置及びその製造法を説明する。図１は、実施形態１に係る半導体装置（ＳＯＩＬＳＩ）の回路上に混在する、膜厚ボデイ部を有するボディ電極をとるＦＥＴ１０Ａと、ボディ電極をとらないＦＥＴ１０Ｂの断面構造を示す。ボデイ電極なしＦＥＴ１０Ｂは、ＳＯＩ基板のＳｉ層にソース／ドレイン３、４およびボディ部５が形成され、ボディ部５の上にゲート絶縁膜を介してゲート６が設けられるている。すなわち、通常の薄膜ＳＯＩＦＥＴ同様に構成されている。一方、ボデイ電極ありＦＥＴ１０Ａは、そのボディ部５が局所的に厚く形成されされている。また、ソース／ドレイン３、４もＳＯＩ基板のＳｉ層よりは厚く形成されている。
【００１０】
以下に、図２を用いて図１の膜厚ボデイ部を有するボディ電極をとるＦＥＴ１０Ａと、ボディ電極をとらないＦＥＴ１０Ｂの製造方法を説明する。ここでは、横方向選択成長（ＥＬＯ：ｅｐｉｔａｘｉａｌ　１ａｔｅｒａ１　ｏｖｅｒｇｒｏｗｔｈ）を採用する例を示す。
（１）第１の素子分離形成
まず、図２（ａ）、（ｅ）に示すように、ＳＯ１基板の埋め込み酸化膜１１の上に形成されているＳｉ層１２にトレンチ法などによりＦＥＴ１０Ａに関する第一の素子分離領域１３の形成、およびＦＥＴ１０Ｂに関する素子分離領域１４の形成を行う。この素子分離よりボディ電極をとるＦＥＴ１０Ａに関しては、厚膜ボディ部に相当するＳｉ層１５を、ボディ電極を取らないＦＥＴ１０Ｂに関してはＦＥＴ素子領域（活性層）に相当する部分１６をパターニングする。
（２）選択成長
次に、図２（ｂ）、（ｆ）に示すように、ボディ電極ありＦＥＴ１０Ａに関しては、マスク１７が開口し、ボディ電極なしＦＥＴ１０Ｂに関しては、マスク１７で覆って、トップＳｉ層１２に対し、Ｓｉ横方向選択成長を施す。この場合、ＦＥＴ１０Ａに関しては、マスク１７が開口されていので、表出したＳｉ層１５をシードとしてＳｉ横方向選択成長（＝Ｓｉ堆積）が行われ、エピタキシャル成長層１８が形成される。一方、ＦＥＴ１０Ｂに関しては、エピタキシャル成長マスク１７で覆われているためＳｉ横方向選択成長は行われない。
（３）第２素子分離形成
次に、図２（ｃ）、（ｇ）に示すように、ボディ電極なしＦＥＴ１０Ｂに関してマスク２２で覆い、ボディ電極ありＦＥＴ１０Ａに関しては、選択成長したＳｉ層１８に対し、第二の素子分離領域２１の形成を行う。これによりＦＥＴ１０Ａに関するＳｉ層は断面逆凸字状のＳｉ層（素子領域）１９となる。ＦＥＴ１０Ｂに関しては引き続きマスキングを行っているため、第二の素子分離形成は行われない。
（４）トランジスタ形成
次に、図２（ｄ）、（ｈ）に示すように、ＦＥＴ１０Ａ及びＦＥＴ１０ＢのＳｉ層１９及び１６に、それぞれソース／ドレイン３、４、ボディ部５およびゲート電極６などＦＥＴに形成に必要な構造を作りこむ。この部分は、従来のＦＥＴの作製方法を用いて作成する。
（実施形態２）
実施形態１におけるボディ電極をとるＦＥＴは、ボディ電極とチャネル下ボディ部との間の抵抗Ｒを低抵抗化するため、ボディ部を局所的に厚く形成しているが、実施の形態２では図３に示すように、ボディ電極をとるＦＥＴ２０Ａのボディ及びソース／ドレイン共に厚く形成した。
【００１１】
以下に、図４を用いて図３のボディ電極をとるＦＥＴ２０Ａとボディ電極をとらないＦＥＴ２０Ｂの製造方法を説明する。
（１）第１の素子分離形成
まず、図４（ａ）、（ｅ）に示すように、ＳＯ１基板の埋め込み酸化膜１１の上に形成されているＳｉ層１２にトレンチ法などによりＦＥＴ２０Ａに関する第一の素子分離領域１３、およびＦＥＴ２０Ｂに関する素子分離領域１４の形成を行う。この素子分離によりＦＥＴ２０Ａ、ＦＥＴ２０Ｂに関して共にＦＥＴ素子領域（活性層）に相当する部分１６をパターニングする。
（２）選択成長
次に、図４（ｂ）、（ｆ）に示すように、ボディ電極ありＦＥＴ２０Ａに関しては、マスク１７が開口し、ボディ電極なしＦＥＴ２０Ｂに関しては、マスク１７で覆って、トップＳｉ層１２に対し、Ｓｉ横方向選択成長を施す。この場合、ＦＥＴ２０Ａに関しては、マスク１７が開口されていので、表出したＳｉ層１６をシードとしてＳｉ横方向選択成長（＝Ｓｉ堆積）が行われ、エピタキシャル成長層１８が形成される。一方、ＦＥＴ２０Ｂに関しては、マスク１７で覆割れているためＳｉ横方向選択成長は行われない。
（３）第２素子分離形成
次に、図４（ｃ）、（ｇ）に示すように、ボディ電極なしＦＥＴ２０Ｂに関してマスク２２で覆い、ボディ電極ありＦＥＴ２０Ａに関しては、選択成長したＳｉ層１８に対し、第二の素子分離領域２１の形成を行う。これによりＦＥＴ２０Ａに関するＳｉ層は、Ｓｉ層１６にＳｉ層１８が重なった厚いＳｉ層１９となる。ＦＥＴ２０Ｂに関しては引き続きマスキングを行っているため、第二の素子分離形成は行われない。
（４）トランジスタ形成
次に、図４（ｄ）、（ｈ）に示すように、ＦＥＴ２０ＡおよびＦＥＴ２０Ｂに関するＳｉ層１９及び１６に、それぞれソース／ドレイン３、４、ボディ部５およびゲート電極６などＦＥＴに形成に必要な構造を作りこむ。この部分は、従来のＦＥＴの作製方法を用いて作成する。
（実施形態３）
本発明の実施形態３に係る半導体装置及びその製造法を説明する。図５は、実施形態３に係る半導体装置（ＳＯＩＬＳＩ）の回路上に混在する、高不純物濃度のボデイ部を有するボディ電極をとるＦＥＴ３０Ａと、高不純物濃度のボデイ部を有するボディ電極をとらないＦＥＴ３０Ｂの断面構造を示す。ＦＥＴ３０ＡとＦＥＴ３０Ｂはアクティブ領域の厚みは同一で、ボディ部濃度みが相違している。
【００１２】
以下に、図６を用いて図５の高ボディ部濃度のボディ電極をとるＦＥＴ（低ボディ部濃度ＦＥＴ）３０Ａと低ボディ部濃度のボディ電極をとらないＦＥＴ（低ボディ部濃度ＦＥＴ）３０Ｂの製造方法を説明する。ここでは、ＦＥＴ３０Ａ及びＦＥＴ３０Ｂのボディ部５への不鈍物のイオン注入（インプラ）を縦方向と横方向との２方向に分けて行う場合の例を示す。
（１）マスクレイアウト図
図６（ａ１）、（ａ２）にＦＥＴ３０Ａ及びＦＥＴ３０Ｂのボディ部へインプラするためのマスク３１（３１ａ、３１ｂ）のレイアウトを示す。通常、ＦＥＴ３０Ａ、ＦＥＴ３０Ｂの素子領域にボディ部ンプラを施す段階では、ゲート電極６がまだ作製されていないが、理解を容易にする目的で図示した。図の点線ａ、ｂがマスク３１ａ、３１ｂ開口部を意味する。
【００１３】
ゲート電極６と垂直方向（ここでは横方向インプラと呼ぶ）と平行方向（ここでは縦方向インプラと呼ぶ）との２回に分けてインプラを施す。インプラ角度は、ウエハ面の法線方向から角度（仰角）を持たせる。高ボディ部濃度ＦＥＴ３０Ａのマスク３１ａは、横方向インプラ３２に対し、シャドーイングが起こらないように、十分にマスク３１ａの開口部を広く設計する。これにより、高ボディ部濃度ＦＥＴ３０Ａボディ部６には、横方向インプラ３２と縦方向インプラ３３との両方のインプラが施されることになる。よって、ＦＥＴ３０Ａのボディ部６は高不純物濃度に作製される。また、低ボディ部濃度ＦＥＴ３０Ｂのマスク３１ｂは、横方向インプラに対し、シャドーイングが起こるように、十分にマスク３１ｂの開口部を狭く設計する。これにより、低ボディ部濃度ＦＥＴ３０Ｂのボディ部５には、横方向インプラが入らず、結果として縦方向インプラのみが施されることになる。よって、ＦＥＴ３０Ｂのボディ部５は低不純物濃度に作製される。（２）横方向インプラ
図６（ｂ１）、（ｂ２）は、図６（ａ１）、（ａ２）のＢ−Ｂ’線方向の断面を示す。高ボディ部不純物濃度ＦＥＴ３０Ａのマスク開口部３１ａは、横方向インプラ３２に対し、シャドーイングが起こらないように、十分に広く設計してある。これにより、ボディ部５には、横方向インプラが施される。低ボディ部不鈍物竈度ＦＥＴのマスク開口部３１ｂは、横方向インプラに対し、シャドーイングがおこるように、十分にマスク間口部を狭く設計してある。これにより、ボディ部５には、横方向インプラが施されない。
（３）縦方向インプラ
図６（ｃ１）、（ｃ２ｃは、図６（ａ１）、（ａ２）のＣ−Ｃ’方向の断面を示す。Ｃ−Ｃ’方向に関しては、高ボディ部不純物濃度ＦＥＴ３０Ａ、低ボディ部不鈍物濃度ＦＥＴ３０Ｂ共にシャドーイングが起こらないようにマスク３１ａ、３１ｂ開口部は十分広く設計してある。これにより、ＦＥＴ３０Ａ、ＦＥＴ３０Ｂのボディ部５には、縦方向インプラ３３が施される。
【００１４】
上記のように、高ボディ部不純物濃度ＦＥＴ３０Ａに関しては、ボディ部５が横方向インプラ３２及び縦方向インプラ３３が施されるので、高不純物濃度のボディ部がえられる。また、低ボディ部不純物濃度ＦＥＴ３０Ｂに関しては、ボディ部５に縦方向インプラ３３のみが施されるので、低不純物濃度のボディ部５がえられる。
【００１５】
なお、高ボディ部不純物濃度ＦＥＴ３０Ａ及び低ボディ部不純物濃度ＦＥＴ３０Ｂを作成するためのインプラは、２枚のマスクを用いれば可能であるが、本発明の方法によれば、これを１杖のマスクにおいて達成することができるので、プロセスコストの削減を図れる。また、低ボディ部不純物濃度ＦＥＴのボディ部不鈍物注入領域をボディ部近傍に限定することにより、拡散層部分でのＮ／Ｐ型不鈍物の混在を避け、ＮＥＴ濃度の低下に基づく寄生抵抗の増大を抑制できるので、素子の駆動能力増大を図れる。
【００１６】
【発明の効果】
本発明は、ボディ電極をとらないＳＯＩＦＥＴとボディ電極をとるＳＯＩＦＥＴにて構成される回路を有する半導体装置において、ボディ電極をとるＳＯＩＦＥＴのボディ部膜厚またはボディ部膜厚及びソースドレイン膜厚を厚くした、または、ボディ電極をとるＳＯＩＦＥＴのボディ部の不純物濃度を濃くしたので、ボディ電極をとるＳＯＩＦＥＴのボディ部抵抗が低減する。そのため、ボディ電極とチャネル下ボディ部との間の信号遅延が低減し、薄膜ＳＯＩ・ＬＳＩ設計が容易化とそれに基づくコスト削減とが図れる。また、ソースドレイン寄生抵抗が低減するので、該当ＦＥＴの駆動能力を増大させることができ、回路の高速動作、もしくは、回路面積の縮小化を図ることができる。
【００１７】
また、本発明のボディ電極をとるＦＥＴのボディ部不純物濃度を濃く、ボディ電極をとらないＦＥＴのボディ部不純物濃度を薄くした半導体装置の製造方法は、一枚のマスクを使用し、複数方向からのイオン注入でボディ部不純物注入ができるので、従来、不純物濃度の高低を作りわけるのには２枚のマスクを必要とするところ、マスク数が一枚に削減するので、プロセスコストが削減する。
【図面の簡単な説明】
【図１】本発明の実施形態１にかかるボディ電極ありＦＥＴとボディ電極なしＦＥＴの要部断面図。
【図２】本発明の実施形態１にかかるボディ電極ありＦＥＴとボディ電極なしＦＥＴの製造工程説明図。
【図３】本発明の実施形態２にかかるボディ電極ありＦＥＴとボディ電極なしＦＥＴの要部断面図。
【図４】本発明の実施形態２にかかるボディ電極ありＦＥＴとボディ電極なしＦＥＴの製造工程説明図。
【図５】本発明の実施形態３にかかるボディ電極ありＦＥＴとボディ電極なしＦＥＴの要部断面図。
【図６】本発明の実施形態３にかかるボディ電極ありＦＥＴとボディ電極なしＦＥＴのボディ部不純物イオン注入方法説明図。
【図７】従来例に係るボディ電極ありＦＥＴの要部構造説明図。
【符号の説明】
１…埋め込み酸化膜、　２…アクティブ領域（素子領域）、　３…ソース、
４…ドレイン、　５…ボデイ部、　６…ゲート、　ゲート電極、
７…ソース（電極）コンタクト、　８…ドレイン（電極）コンタクト、
９…ボディ（電極）コンタクト、　１０Ａ…ボディ電極ありＦＥＴ、
１０Ｂ…ボディ電極なしＦＥＴ、　１１…埋め込み酸化膜、　１２…Ｓｉ層、
１３…第一の素子分離領域、　１４…素子分離領域、
１５…厚膜ボディ部に相当するＳｉ層、　１６…素子領域、
１７…エピタキシャル成長用マスク、　１８…エピタキシャル成長Ｓｉ層、
１９…素子領域、　２０Ａ…ボディ電極ありＦＥＴ、
２０Ｂ…ボディ電極なしＦＥＴ、　２１…第二の素子分離領域、
２２…素子分離形成用マスク、　３０Ａ…ボディ電極ありＦＥＴ、
３０Ｂ…ボディ電極なしＦＥＴ、　３１…インプラ用マスク、
３２…横方向インプラ（イオン注入）、　３３…縦方向インプラ、（イオン注入）、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004071664.tif 000009