(57)【要約】【課題】  スタンダードセル方式の集積回路において、集積度を高める。【解決手段】  論理回路を複数のセル領域Ａ，Ｂに分割し、最初に各セル領域毎に配線パターンを決定する。ここで、各集積回路上のセルの形状は、セル内またはセル外に対する配線状態によって決定される可変配線領域と、セル内またはセル外に対する配線態様に拘らずセルの種類に応じて決定される固定配線領域とから成る。図１０(a)に示すように配線パターン中、密度が「疎」である領域ＬＤが生じると、同図(b)に示すように、相互に嵌めあうように形状可変−配線領域１３６ａ，１３０ｂの形状が変形され、両セル領域Ａ，Ｂ間の間隔が短縮される。【選択図】  図１０
2004172594.tif 000002
【特許請求の範囲】
【請求項１】
(a)論理回路を構成するために必要な複数のセルの構成を各々指定するセル構成情報であって、前記各セルは、セル内またはセル外に対する配線状態によって形状および面積が決定される可変配線領域と、セル内またはセル外に対する配線態様に拘らずセルの種類に応じて形状および面積が決定される固定配線領域とから成るセル構成情報と、(b)前記各セル間の配線関係を指定する配線情報とを記憶装置から読み出す読出し過程と、
前記セル構成情報と前記配線情報とに基づいて、前記可変配線領域の形状を決定させつつ、自動的に当該可変配線領域内の配線パターンおよび複数の前記各セル間の配線パターンを決定する決定過程と
を処理装置に実行させることを特徴とする半導体集積回路装置製造方法。
【請求項２】
前記決定過程においては、前記各セルのうち相互に隣接する複数のセルの可変配線領域の形状が、相互に嵌めあう形状になるように決定されることを特徴とする請求項１記載の半導体集積回路装置製造方法。
【請求項３】
（ａ）回路データをセルに分割し、登録された標準セルライブラリから、配置データ及び接続データを含むセルデータを読み出すステップと、
（ｂ）半導体基板上の、複数の列にセルを配置するステップであり、前記各々の列は、各々が列方向に沿って配列された複数のセルを含み、前記各セルは、活性領域、前記活性領域上に配置された形状固定配線領域、及び前記活性領域の外側に配置された形状可変配線領域を含むステップと、
（ｃ）前記形状固定配線領域の配線の配置を指示するステップと、
（ｄ）前記形状可変配線領域の配線の配置を指示するステップと、
（ｅ）前記形状可変領域において一対のセル間の距離を縮小可能な配線可能変形例をチェックするステップと、
（ｆ）前記一対のセル間の距離が縮小できる変形例が存在する場合に、前記形状可変配置領域における配線の前記配置を再び指示するステップと
を処理装置に実行させることを特徴とする半導体集積回路装置製造方法。
【請求項４】
請求項１ないし３の何れかに記載の半導体集積回路装置製造方法を実行することを特徴とする半導体集積回路装置製造装置。
【請求項５】
請求項１ないし３の何れかに記載の半導体集積回路装置製造方法を実行することを特徴とするプログラム。
【請求項６】
各々が一連のセル領域を含む複数の列を定めた半導体基板と、
前記各列上に配置され、関連するセルの半導体素子を構成する複数の活性領域と、
各列の活性領域の外側の半導体基板上に定められ、列方向に向かって伸びた矩形状をなし、前記関連するセルに属する配線を含み、前記列方向に直交する方向に高さを有し、局所的に異なる高さを有する配線領域と
を有することを特徴とする半導体集積回路装置。
【請求項７】
（ａ）回路データをセルに分割し、登録された標準セルライブラリから、配置データ及び接続データを含むセルデータを読み出すステップと、
（ｂ）半導体基板上の、複数の列にセルを配置するステップであり、前記各々の列は、各々が列方向に沿って配列された複数のセルを含み、前記各セルは、活性領域、前記活性領域上に配置された形状固定配線領域、及び前記活性領域の外側に配置され且つ列方向とは垂直方向に沿って高さを有する形状可変配線領域を含むステップと、
（ｃ）前記形状固定配線領域の配線の配置を指示するステップと、
（ｄ）前記形状可変配線領域の配線の配置を指示するステップと、
（ｅ）前記形状可変領域において一対のセル間の距離を縮小可能な配線可能変形例をチェックするステップと、
（ｆ）前記一対のセル間の距離が縮小できる変形例が存続する場合に、前記形状可変配置領域における配線の前記配置を再び指示するステップと
を処理装置に実行させることを特徴とする半導体集積回路装置の自動配置指示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の自動配置配線に用いて好適な半導体集積回路装置製造方法、半導体集積回路装置製造装置、プログラム、半導体集積回路装置および半導体集積回路装置の自動配置指示方法に関する。
【背景技術】
【０００２】
少量多品種生産品の半導体集積回路装置は、短い開発期間が要求されているため、計算機等を用いた自動配置配線装置によって設計されることが行われている。自動配置配線方式については種々のものが知られているが、特許文献１、２においては、「スタンダードセル（標準セル）方式」と呼ばれている方式が開示されている。かかる方式においては、まず、基本ゲートや使用頻度の高い論理回路のパターンを予め標準セルとして登録しておく。そして、製造しようとする半導体集積回路装置の等価回路に基づき、標準セルの配置とセル間の配線により、自動配置設計を行う。セル内には、配線を行うための配線領域が準備される。尚、セル内の相互接続配線や電源配線等の一部の配線は予め準備されていてもよい。そして、これら配置・配線パターンに基づいてマスクが作成され、集積回路が生産される。
【０００３】
スタンダードセル方式の集積回路においては、ＣＭＯＳ集積回路の自動配置においては、ｎチャネルＭＯＳトランジスタを形成するためのｎ型活性領域とｐチャネルＭＯＳトランジスタを形成するためのｐ型活性領域とがそれぞれ幅方向に沿って列状に配置される。各セルは、幅（列）方向と直交する方向に一定の高さを有する「高さ」が固定されているため、基板上で無駄なスペースを生じさせ易く、基板面積の有効な利用を妨げることがあり、集積度を高めることが困難であるという欠点がある。このため、集積度を高めるための種々の技術が提案されている。例えば、  特許文献１、２においては、各セルの「高さ」を可変にすることにより、配置・配線パターンを最適化する技術が開示されている。
特許文献１は、セル内に設定されるセル間配線用の配線領域の高さを伸縮自在（可変）とし、セル配置を最適化することを提案している。配線領域は半導体活性領域の上、半導体活性領域とアイソレーション領域の上等に配置される。ｐ型活性領域上の配線領域とｎ型活性領域上の配線領域とを合体させて広い配線領域とすることや、その中に共通の配線を設けることも提案している。
特許文献２は、回路情報を、ｎチャネルトランジスタ、ｐチャネルトランジスタそれぞれにつき、単一トランジスタセルと、複数個のトランジスタを直列に接続した直列セルと、複数個のトランジスタを並列に接続した並列セルとの情報と、配線情報とに展開することを提案している。半導体チップ中央部に、ｎ型活性領域の列とｐ型活性領域の列とが交互に配列され、その間の領域は配線領域を構成する。チップ周辺部には周辺回路が配置される。異なるチャネル長のトランジスタを区別し、寸法（チャネル長）を可変とする。
【特許文献１】特開平６−８５０６２号公報
【特許文献２】特開平６−８５０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、上述した各特許文献に記載された技術においては、セルが配列した列の高さを可変とすることにより基板面積を有効に利用することが可能となるが、列内のセルにより配線数の多寡がある場合等には、基板面積内に無駄なスペースが生じてしまい、各セルが有する面積を充分に活かすことができず、その結果未だ充分な集積度を確保することは困難であった。
この発明は上述した事情に鑑みてなされたものであり、自動配置が可能で、かつ基板面積を有効に利用し、高い集積度を得ることができる半導体集積回路装置製造方法、半導体集積回路装置製造装置およびプログラムを提供することを第１の目的としている。
また、本発明の他の目的は、自動配置が可能で、かつ基板面積を有効に利用することができる半導体集積回路装置を提供することである。
本発明のさらに他の目的は、自動配置が可能で、かつ集積度を向上することのできる半導体集積回路装置を提供することである。
本発明のさらに他の目的は、集積度の高い半導体集積回路装置を自動配置する半導体集積回路装置製造方法を提供することである。
本発明のさらに他の目的は、自動配置により、無駄なスペースを極力排除して、基板面積を有効に利用できる半導体集積回路装置の製造方法を提供することである。
本発明のさらに他の目的は、集積度の高い半導体集積回路装置を自動配置する方法を提供することである。
本発明のさらに他の目的は、集積度の高い半導体集積回路装置の自動配置指示を行うプログラムを提供することである。
【課題を解決するための手段】
【０００５】
上記課題を解決するため本発明にあっては、下記構成を具備することを特徴とする。なお、括弧内は例示である。
請求項１記載の半導体集積回路装置製造方法にあっては、(a)論理回路を構成するために必要な複数のセルの構成を各々指定するセル構成情報であって、前記各セルは、セル内またはセル外に対する配線状態によって形状および面積が決定される可変配線領域と、セル内またはセル外に対する配線態様に拘らずセルの種類に応じて形状および面積が決定される固定配線領域とから成るセル構成情報と、(b)前記各セル間の配線関係を指定する配線情報とを記憶装置から読み出す読出し過程（ＳＰ２）と、前記セル構成情報と前記配線情報とに基づいて、前記可変配線領域の形状を決定させつつ、自動的に当該可変配線領域内の配線パターンおよび複数の前記各セル間の配線パターンを決定する決定過程とを処理装置に実行させることを特徴とする。
さらに、請求項２記載の構成にあっては、請求項１記載の半導体集積回路装置製造方法において、前記決定過程においては、前記各セルのうち相互に隣接する複数のセルの可変配線領域の形状が、相互に嵌めあう形状になるように決定されることを特徴とする。
また、請求項３記載の半導体集積回路装置製造方法にあっては、（ａ）回路データをセルに分割し、登録された標準セルライブラリから、配置データ及び接続データを含むセルデータを読み出すステップと、（ｂ）半導体基板上の、複数の列にセルを配置するステップであり、前記各々の列は、各々が列方向に沿って配列された複数のセルを含み、前記各セルは、活性領域、前記活性領域上に配置された形状固定配線領域、及び前記活性領域の外側に配置された形状可変配線領域を含むステップと、（ｃ）前記形状固定配線領域の配線の配置を指示するステップと、（ｄ）前記形状可変配線領域の配線の配置を指示するステップと、（ｅ）前記形状可変領域において一対のセル間の距離を縮小可能な配線可能変形例をチェックするステップと、（ｆ）前記一対のセル間の距離が縮小できる変形例が存在する場合に、前記形状可変配置領域における配線の前記配置を再び指示するステップとを処理装置に実行させることを特徴とする。
また、請求項４記載の半導体集積回路装置製造装置にあっては、請求項１ないし３の何れかに記載の半導体集積回路装置製造方法を実行することを特徴とする。
また、請求項５記載のプログラムにあっては、請求項１ないし３の何れかに記載の半導体集積回路装置製造方法を実行することを特徴とする。
また、請求項６記載の半導体集積回路装置にあっては、各々が一連のセル領域を含む複数の列を定めた半導体基板と、前記各列上に配置され、関連するセルの半導体素子を構成する複数の活性領域と、各列の活性領域の外側の半導体基板上に定められ、列方向に向かって伸びた矩形状をなし、前記関連するセルに属する配線を含み、前記列方向に直交する方向に高さを有し、局所的に異なる高さを有する配線領域とを有することを特徴とする。
また、請求項７記載の半導体集積回路装置の自動配置指示方法にあっては、（ａ）回路データをセルに分割し、登録された標準セルライブラリから、配置データ及び接続データを含むセルデータを読み出すステップと、（ｂ）半導体基板上の、複数の列にセルを配置するステップであり、前記各々の列は、各々が列方向に沿って配列された複数のセルを含み、前記各セルは、活性領域、前記活性領域上に配置された形状固定配線領域、及び前記活性領域の外側に配置され且つ列方向とは垂直方向に沿って高さを有する形状可変配線領域を含むステップと、（ｃ）前記形状固定配線領域の配線の配置を指示するステップと、（ｄ）前記形状可変配線領域の配線の配置を指示するステップと、（ｅ）前記形状可変領域において一対のセル間の距離を縮小可能な配線可能変形例をチェックするステップと、（ｆ）前記一対のセル間の距離が縮小できる変形例が存続する場合に、前記形状可変配置領域における配線の前記配置を再び指示するステップとを処理装置に実行させることを特徴とする。
【発明の効果】
【０００６】
このように本発明によれば、セル配置情報と配線情報とに基づいて、形状可変配線領域の形状を決定させつつ、自動的に配線パターンを決定するので、半導体集積回路装置の面積を有効に利用することができ、高い集積度を確保することができる。
【発明を実施するための最良の形態】
【０００７】
1．実施例のハードウエア構成
以下、この発明の一実施例の自動配置配線装置の構成を図１を参照し説明する。なお、本実施例の自動配置配線装置は、汎用コンピュータと、該コンピュータ上で動作するアプリケーションプログラムとによって構成されている。
図において、２は通信インタフェースであり、ローカルエリアネットワーク（図示せず）を介して他の機器との間で配置・配線データ等のやりとりを行う。４は入力装置であり、文字入力用キーボード、マウス、パターン作画用のデジタイザ等から構成されている。８はディスプレイであり、ユーザに対して各種情報を表示する。１０はＣＰＵであり、後述するプログラムに基づいて、論理演算を行い、バス１６を介して他の構成要素を制御する。１２はＲＯＭであり、自動配置配線装置のイニシャルプログラムローダ等が記憶されている。１８はリムーバルディスクドライブ装置であり、ＣＤ−ＲＯＭ、ＭＯ等のリムーバルディスク２０に対して読出し／書込みを行う。
【０００８】
２４はハードディスクであり、オペレーティングシステム、自動配置配線装置用のアプリケーションプログラム、配置・配線データ等が格納される。２６はレーザ作画装置であり、作成された配置・配線パターンを感光体上に描画する。この感光体は集積回路用のフォトレジストマスクを作成するレチクル又は原画であっても、レジストマスクそのものであってもよい。３０はＲＡＭであり、ＣＰＵ１０のワークメモリとして用いられる。
【０００９】
2．実施例の動作
次に、図１の自動配置配線装置を用いて、本実施例の動作、すなわち半導体集積回路装置の設計を行う手順を説明する。
実現すべき集積回路の回路データはハードディスク２４に記憶されているものとする。この回路データは、例えばインバータ等の基本的論理ゲートレベルの等価回路、またはトランジスタ等の半導体素子レベルの等価回路を記述したデータである。ハードディスク２４は登録された標準セルのセル配置情報を含むセル情報ライブラリも有する。セルとは例えばフリップフロップ、カウンタ等、一定の機能を有する論理回路のブロックである。
【００１０】
ユーザが入力装置４において所定の操作を行うと、図２に示すプログラムが実行される。図２において処理が開始すると、ステップＳＰ２において、回路データが読み出され、セル単位に分割される。分割されたセルに対応してセル配置が選択され、セル情報が形成される。セル情報は、各セル内やセル間のどのノードとどのノードとが接続されるかなどの配線接続情報を含む。
ここで、一例として、Ｄフリップフロップセルのセル配置の等価回路図を図３（ａ）に示しておく。同図（ａ）において２５０、２５２、２５４、２５６、２５７、２６０はインバータ、２３０，２３２はトランジスタであり、Ｄフリップフロップを構成している。
【００１１】
また、同図（ａ）に対応する半導体素子レベルの等価回路図を同図（ｂ）に示しておく。図３（ｂ）において２０２〜２２８、２３４〜２４８はトランジスタであり、これらによって上記インバータ２５０〜２６０が構成されるのである。
セル配置は、セル内の半導体素子の活性領域やゲート電極、及びローカルインタコネクト等の固定配線を特定して構成される。セル内の一部配線、セル間配線は、回路的な接続情報のみを有し、セルの配置は未だ特定されていない。これらは、セル情報として保持される。
【００１２】
図２に戻り、処理がステップＳＰ４に進むと、セルを半導体チップ上に配置する。半導体チップ中央部に、複数の列領域が確定され、各列は一連のセル領域を配置することができる。
ここで、一のセル領域の構成を図４を参照し説明する。図において１０４はＰ型拡散層、１０６はＮ型拡散層であり、半導体基板に相互に近接して配置される。図においては、Ｐ型拡散層１０４、Ｎ型拡散層１０６はそれぞれアイソレーション領域で分割された3個の領域を含んでいる。活性領域の数はセルに応じて任意に増減できる。なお、本実施例においては、Ｐ型拡散層とＮ型拡散層との間のアイソレーション領域の幅は、例えば配線用コンタクトを１つ確保できるように選択する。配線は拡散層より上に形成される。配線領域を、形状および面積が固定された形状固定−配線領域１３３と、形状および面積が可変な形状可変−配線領域１３０、１３６に分割する。形状固定−配線領域１３３には、電源配線等配線の一部を特定しておいてもよい。形状固定−配線領域１３３は、例えば両拡散層１０４、１０６を覆うように配置された１つの領域である。Ｐ型拡散層１０４とＮ型拡散層１０６上に別個に配置してもよい。形状可変−配線領域１３０、１３６は、デフォルトの状態では充分に広い矩形状の領域を有し、形状固定−配線領域の外側に配置される。形状可変−配線領域１３０、１３６の高さは、列内の各セルに共通の一定の高さとする。このような形状のセルが図中横方向に順次配列されて列を形成し、複数の列が縦方向に沿って配列される。
【００１３】
次に、処理がステップＳＰ６に進むと、形状固定−配線領域１３３内の配線パターンが決定される。セル間配線等を除き、形状固定−配線領域１３３内に配置する配線の少なくとも一部を予め決定しておき、ステップＳＰ６でこの情報を採用するようにしてもよい。集積回路装置で実現すべき回路は、トランジスタなどの半導体基板に形成される半導体素子とその上に形成される配線とで実現される。トランジスタなどの半導体素子は、半導体基板中に形成される拡散層を用いて形成される。拡散層の周囲は酸化シリコン等のアイソレーション領域で囲まれる。トランジスタを形成するには拡散層上にゲート絶縁層を形成し、その上に多結晶シリコン等でゲート電極を形成する。配線は、ゲート電極と同じ多結晶シリコン配線層、及びその上に絶縁層を介して配置される金属層で形成される。制限的ではないが、金属配線層は、ＡｌやＣｕを用いて形成され、たとえば３層から８層程度に配置される場合が多い。配線層は拡散層の上にもアイソレーション領域の上にも配置できる。配線は、セルが決まれば、当然必要な電源配線、信号配線などの必須の配線と、セルの組み合わせなどに応じて必要となる相互接続配線等の任意の配線を含む。これらの配線を配置する領域が予め準備される。配線領域は、寸法を含めた形状が固定されている形状固定−配線領域と、形状が可変な形状可変−配線領域に分割される。形状固定−配線領域は活性層を覆うように確定される。形状可変−配線領域は活性層外に列内で一定の高さを有するように確定される。
セルを形成する半導体基板上のセル配置、セル配置上の形状固定−配線領域の配線配置の列を図５（a）に示す。同図（a）において、Ｐ型拡散層１０４、Ｎ型拡散層１０６はそれぞれ３つの領域に分かれて配置されている。これらの領域上に、ゲート絶縁層を介して、ＭＯＳトランジスタのゲート電極を形成する多結晶シリコン配線層１００が形成される。
【００１４】
多結晶シリコン配線層１００上方に複数層の金属配線層が形成される。図においては、第１金属配線層１１０、第２金属配線層１０８が多結晶シリコン配線層１００上方に配置される。配線は、これらのみでなく、他の配線も含むがそれらの配置は未だ決定されていない。第１金属配線層１１０は、図中水平方向に配置された電源配線ＶＤＤ、ＶＳＳを含む。第１金属配線層を用いて他の配線を形成することもできるが、電源配線は水平方向に長く延在するので、第１金属配線層を用いて形成できる配線は、水平方向の配線か、電源配線と交差しない短い配線である。電源配線と交差する配線は第２金属配線層１０８を用いて形成される。たとえば、列間の配線は、第２金属配線層１０８で形成される。金属配線層と拡散領域または下層配線との接続部（コンタクト）は四角い領域で示す。図５（ｂ）は、形状固定−配線領域と共に、セル情報に含まれる接続配線情報を示す。形状固定−配線領域には、電源電圧を供給する電源配線ＶＤＤ、ＶＳＳが、第１金属配線層１１０で形成されている。又、セル内の一部の配線が第２金属配線層を用いて形成されている。形状可変−配線領域に点線で示した接続配線情報は、セル内のどのノードとどのノードとを接続すべきかを示すセルに帰属する配線情報であり、これらの配線を含めて所定機能を有するセルが構成される。これらの接続配線の具体的配置は未定であり、仮想配線である。実際の配線は、セル間配線を行う時に同時に行われる。
【００１５】
図２に戻り、処理がステップＳＰ８に進むと、形状可変−配線領域１３０、１３６の配線パターンが決定される。セル情報に含まれるセル内接続配線情報に基づき、具体的な配線の配置が決定される。最初にステップＳＰ８が実行される時点においては、形状可変−配線領域１３０、１３６として充分に広い領域が確保されている。通常の回路構成では特に問題なく配線パターンを決定することができる。図６は、実配線の例である、形状固定−配線領域１３３と形状可変−配線領域１３０、１３６における、多結晶シリコン配線層１００、第１金属配線層１１０、第２金属配線層１０８の具体的配線パターンを示す。セル内配線が、多結晶シリコン配線層１００と第２金属配線層１０８を用いて形成され、電源配線が第１金属配線層１１０で形成されている。なお、回路データに基づき、セル間配線もこのステップまでに決定される。セル間配線は形状固定−配線領域に配置しても形状可変−配線領域に配置してもよい。使用する金属配線層は2層に限らず3層以上であってもよい。
【００１６】
図６において、上右端及び下右側領域にセル内配線のない領域がある。これらの領域で、形状可変−配線領域は無駄に半導体基板面積を占領している。又、上左領域においては、2本の水平方向配線を第２金属配線層１０８で形成しているため、セル高さが高くなっている。図７（ａ）は、図５（ｂ）の構成を簡略化して示したものである。形状固定−配線領域はブロックＣで示し、形状可変−配線領域の仮想配線を破線で示す。なお、仮想配線においては、どの配線層で配線を実現するかは未定であり、配線層を区別せずに示している。図７（ｂ）は、隣接する列の仮想配線例を示す。第１列Ｒ１には、ブロックＣ１１、Ｃ１２、・・・が水平方向に配列されている。第２列Ｒ２には、ブロックＣ２１、Ｃ２２、・・・が水平方向に配列されている。なお、各セルは、ブロックＣ内の形状固定−配線領域１３３と上下の形状可変−配線領域１３０、１３６を含む領域である。この仮想配線に基づいて、配線の密度（例えば単位領域における配線数）、空き領域の分布等を推察することができる。これらを考慮して、具体的配線の配置が検討される。
【００１７】
図２のステップＳＰ１０において、縦方向に隣接する列のセルピッチ（ブロック間距離）を短縮可能であるか否かが判定される。まず、配線のない配線領域は省略しても何の問題もない。形状可変配線領域の高さを減少させ、無駄な面積を削除することによりセル高さを短縮できる。さらに、一般的に、各列において、比較的多数の配線が形成されている領域と、比較的配線数の少ない領域とが存在する。隣接列の対向する形状可変−配線領域の配線数が一方で多く、他方で少ない場合、列の高さを固定せず、対向する形状可変−配線領域を一方で広く、他方で狭くすることにより列間距離をさらに短縮可能となる。列全体としては形状可変−配線領域の高さが局所的に変化することになる。隣接する列の形状可変−配線領域が互いに入り込むように配置する。形状可変−配線領域の形状を変更し、高さを減少したり、互いに嵌め込み関係にすることなどにより列間距離が短縮可能か検討する。さらに、配線配置を変更することにより、対向セルを近づけられるかも検討する。場合によっては列を幅方向に移動することも考慮する。
【００１８】
図７（ｃ）は、各列の形状可変−配線領域の高さを固定せず、できるだけ隣接する列を近づけた場合の配線配置例を示す。第１列Ｒ１の下側の形状可変−配線領域１３６と第２列の上側の形状可変−配線領域１３０とは、固定された一定の高さに代えて局所的に可変な高さを有し、互いに入り込んだ配置となっている。図７（ｂ）と比較すると、列ピッチ（ブロックＣ間距離）がかなり短縮されたことが判る。以上の工程においてはセル間配線は別に設計されるものとして、考慮しなかった。
【００１９】
図８（ａ）、（ｂ）は、図７（ｂ）の配線にセル間配線を加入した構成を示す。セル間配線１４０が第３配線層を用いて形成される。図８（ｂ）は、配線層、コンタクトを識別した状態を示す。セル間配線が形状可変−配線領域に配置される場合、セル内配線と合わせて考慮することが可能である。金属配線層は、本実施例の場合３層である。異なる配線層を組み合わせると形状可変−配線領域の高さをさらに短縮できるものもある。さらに、近接するセルの形状可変−配線領域の配線との関係を考慮して配線の配置を変更するとさらにセル間を短くすることが可能な場合もある。以下、基板占有面積をさらに減少するための幾つかの変更例を説明する。
【００２０】
図８（ｃ）は、同一配線層の２本の配線１５１、１５２が並んで配置されている場合を示す。内側の配線１５２は、多結晶シリコン配線層に接続された局所的な短い配線であり、外側の配線１５１は、相対的に長く配置されている。隣接領域で外側の配線１５１が、セル高さを制限する原因になっているとする。図８（ｄ）は、変更例を示す。多結晶シリコン配線層を延長し、配線１５２をより外側に移す。空いた内側領域に配線１５１を配置することができる。隣接領域でセル高さを減少することが容易になる。２層以上の配線層を用いる場合、同様の変更が可能である。
【００２１】
図９（ａ）は、対向するセルの同一配線層（第２配線層）の配線１５３、１５４が対向配置されている場合を示す。配線間には一定以上の距離が必要である。図９（ｂ）は、配線層を変更して列間距離を短縮する場合を示す。配線１５３の配線１５４と対向する部分を第１金属配線層の代わりに第２金属配線層を用いて作成する。第２金属配線層は第１金属配線層の配線１５４と交差して配置することができる。隣接列間の距離を短縮することが可能となる。セルの一部領域で配線変更を行い、近隣セル間距離を短縮することも可能である。図9（ｃ）は、対向するセルの同一配線層の配線１５６、１５８が密な配線を形成し、その外側に配線１５７、１５９が配置されている。外側配線１５７、１５９の内側には配線の疎な領域が存在するが、外側配線が列間距離を制限している。このため、対向列間距離が大きくなる。
【００２２】
図9（ｄ）は、対象とした配線の少なくとも一部を異なる配線層に変更し、外側配線１５７、１５９を内側に配置換えした形態を示す。外側配線が内側に移った結果、上側列の配線は右側に配線の疎な領域が生じ、下側列の配線は左側に配線の疎な領域が生じている。このため、形状可変−配線領域を嵌め込み関係に配置することができ、列ピッチを大きく減少できている。本例においては、配線の疎な領域がある場合、その疎な領域を外側に移動できるか否かを検討することにより列ピッチ（列間距離）の減少を実現している。
【００２３】
図１０（ａ）は、最初にステップＳＰ８が実行された際に確保されたセル領域Ａ、Ｂの配置を示す。ここで、セル領域Ａ、Ｂは縦方向に隣接しており、セル領域Ａの形状可変−配線領域１３６ａとセル領域Ｂの形状可変−配線領域１３０ｂとが対向している。形状可変−配線領域１３６ａは、その左側部分の配線パターン領域ＬＤの密度が「疎」である。形状可変−配線領域１３０ｂは、その右側部分の配線パターン領域ＬＤの密度が「疎」である。図１０（ｂ）は、形状可変−配線領域１３６ａの左側部分の「高さ」を短縮し、形状可変−配線領域１３０ｂの右側部分の「高さ」を短縮して両可変配線領域を、相互に嵌めあうように結合した形態を示す。また、図１１は斜め方向に隣接するセル領域Ａ、Ｃの対向する２隅における配線パターン密度が「疎」の領域ＬＤを切り落とし形状可変−配線領域１３０ａ、１３６ｂを変形して結合した形態を示す。このように可変配線領域の面積を減少して、セル間隔を短縮し、占有面積を減少することが可能である。
【００２４】
以上述べたような様々な変形によってセル間隔を短縮することが可能であれば、ステップＳＰ１０において「ＹＥＳ」と判定され、処理はステップＳＰ８に戻る。ここでは、変形された可変配線領域について、各可変配線領域の配線パターンが再度決定される。勿論、各配線パターンを構成する層（多結晶シリコン配線層１００、第２金属配線層１０８、第１金属配線層１１０等）も必要に応じて再決定される。但し、変形が行われた場合であっても、セル間隔をさらに短縮することができる場合もある。従って、少なくとも何れか２つのセルのセル間隔の短縮が可能である限り、以下ステップＳＰ８、ＳＰ１０の処理が繰り返し実行することができる。予め準備された配線変更方法ではセル間隔の短縮が不可能になると、ステップＳＰ１０において「ＮＯ」と判定され、本ルーチンの処理が終了する。
【００２５】
このように、全セルに対する配線パターンを決定した後、ユーザが所定の操作を行うと、当該配線パターンを各層毎に描画したレチクルパターンがレーザ作画装置２６を介して出力される。最終製品である集積回路は、このレチクルマスクから作成したフォトレジストマスクを用いたエッチング処理等のプロセスによって製造される。
【００２６】
3．変形例
本発明は上述した実施例に限定されるものではなく、例えば以下のように種々の変形が可能である。
（１）上記実施例においては、コンピュータと、該コンピュータ上で動作するアプリケーションプログラムによって自動配置配線装置を構成したが、このアプリケーションプログラムのみをＣＤ−ＲＯＭ、フレキシブルディスク等の記録媒体に格納して頒布し、あるいは伝送路を通じて頒布することもできる。
（２）形状可変配線領域を配線層毎に変更可能としてもよい。配線層毎に隣接するセルの形状可変配線領域の境界を変更することにより、配線配置に自由度が増大し、セル間の距離をさらに短縮することが可能となる。
（３）配線の折れ曲がり位置や数を変更すること等により、配線の位置を変更することもできる。結果として配線長が長くなる場合には、寄生容量の増加を一定値以下に制限してもよい。
【００２７】
4．実施態様
本発明には、以下のような実施態様がある。
（１）対向する列の対向するセルの前記配線領域は、互いに嵌め込み形状をなしていることを特徴とする請求項６に記載の半導体集積回路装置。
（２）前記配線は異なる配線層の接続からなる配線を含むことを特徴とする請求項６に記載の半導体集積回路装置。
（３）（ｇ）前記ステップ（ｅ）及び前記ステップ（ｆ）を繰り返すステップ
をさらに有することを特徴とする請求項３記載の半導体集積回路装置製造方法。
（４）前記ステップ（ｂ）の前記形状可変配線領域は固定の高さの短形を有しており、前記ステップ（ｅ）及び（ｆ）の前記形状可変配線領域は、局所的に異なる高さを有することを特徴とする請求項３記載の半導体集積回路装置製造方法。
（５）前記配線は複数の配線層からなり、各配線層において、前記形状可変配線領域は局所的に異なる高さを有することを特徴とする実施態様（４）記載の半導体集積回路装置製造方法。
【００２８】
（６）前記ステップ（ｅ）は、前記形状可変配線領域における配線の密度分布をチェックすることを特徴とする請求項３記載の半導体集積回路装置製造方法。
（７）前記ステップ（ｆ）は、高さ方向において配線順序を変更することを特徴とする請求項３記載の半導体集積回路装置製造方法。
（８）前記ステップ（ｆ）は、異なる配線層で配線の少なくとも一部を変更することを含んでいることを特徴とする実施態様（７）記載の半導体集積回路装置製造方法。
【００２９】
（９）（ｇ）前記ステップ（ｅ）及び前記ステップ（ｆ）を繰り返すステップ
をさらに有することを特徴とする請求項７記載の半導体集積回路装置の自動配置指示方法。
（１０）前記ステップ（ｂ）の前記形状可変配線領域は固定の高さの矩形を有しており、前記ステップ（ｅ）及び（ｆ）の前記形状可変配線領域は、局所的に異なる高さを有することを特徴とする請求項７記載の半導体集積回路装置の自動配置指示方法。
（１１）前記配線は複数の配線層からなり、各配線層において、前記形状可変配線領域は局所的に異なる高さを有することを特徴とする実施態様（１０）記載の半導体集積回路装置の自動配置指示方法。
（１２）前記ステップ（ｅ）は、前記形状可変配線領域における配線の密度分布をチェックすることを特徴とする請求項７記載の半導体集積回路装置の自動配置指示方法。
【００３０】
（１３）前記ステップ（ｆ）は、高さ方向において配線順序を変更することを特徴とする請求項７記載の半導体集積回路装置の自動配置指示方法。
（１４）前記ステップ（ｆ）は、異なる配線層で配線の少なくとも一部を変更することを含んでいることを特徴とする実施態様（１３）記載の半導体集積回路装置の自動配置指示方法。
（１５）（ａ）回路データをセルに分割し、登録された標準セルライブラリから、配置データ及び接続データを含むセルデータを読み出すステップと、
（ｂ）半導体基板上の、複数の列にセルを配置するステップであり、前記各々の列は、各々が列方向に沿って配列された複数のセルを含み、前記各セルは、活性領域、前記活性領域上に配置された形状固定配置領域、及び前記活性領域の外側に配置され且つ列方向とは垂直方向に沿って高さを有する形状可変配線領域を含むステップと、
（ｃ）前記形状固定配線領域の配線の配置を指示するステップと、
（ｄ）前記形状可変配線領域の配線の配置を指示するステップと、
（ｅ）前記形状可変領域において一対のセル間の距離を縮小可能な配線可能変形例をチェックするステップと、
（ｆ）前記一対のセル間の距離が縮小できる変形例が存続する場合に、前記形状可変配置領域における配線の前記配置を再び指示するステップと
を有することを特徴とする半導体集積回路装置の自動配置指示を行うプログラム。 
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例の自動配置配線装置のブロック図である。
【図２】自動配置配線装置において実行される処理プログラムのフローチャートである。
【図３】「Ｄフリップフロップ」セルの回路図である。
【図４】一のセル領域の構成図である。
【図５】一のセル領域における配線パターンを示す図である。
【図６】図５に対応する実配線例を示す図である。
【図７】隣接する列の仮想配線例を示す図である。
【図８】図７に対応する実配線例およびその変形例を示す図である。
【図９】近隣セル間の距離を短縮する動作説明図である。
【図１０】近隣セル間の距離を短縮する動作説明図である。
【図１１】近隣セル間の距離を短縮する動作説明図である。
【符号の説明】
【００３２】
２：通信インタフェース、４：入力装置、８：ディスプレイ、１０：ＣＰＵ、１２：ＲＯＭ、１６：バス、１８：リムーバルディスクドライブ装置、２０：リムーバルディスク、２４：ハードディスク、２６：レーザ作画装置、３０：ＲＡＭ、１００：多結晶シリコン配線層、１０４：Ｐ型拡散層、１０６：Ｎ型拡散層、１０８：第２金属配線層、１１０：第１金属配線層、１３０，１３６：形状可変−配線領域、１４０：セル間配線、１５１〜１５６：配線、１５７：外側配線、２３０，２３２：トランジスタ、２５０〜２６０：インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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