(57)【要約】【課題】空きピンの存在を認識しやすく、空きピン処理の容易な半導体チップを実現する。【解決手段】各ピンＰＮ１〜ＰＮ８を介した信号の入出力を司る入出力制御部ＩＯＣ内の入出力バッファＢＦａにスイッチＳＷ４ａ，ＳＷ４ｂを設ける。そして、入出力バッファＢＦａでの信号の入出力制御の設定を記憶する設定記憶部ＳＴＭａ内のメモリテーブルに空きピン処理に関する設定項目を設けて、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に電源電位Ｖｄｄや接地電位ＧＮＤを与えられるよう構成する。【選択図】　　　　図１
2004071847.tif 000002
【特許請求の範囲】
【請求項１】
信号の入出力端子となる複数のピンと、
前記信号の処理または記憶を行うコア回路部と、
前記ピンを介した前記信号の入出力を制御する入出力制御部と
を備え、
前記複数のピンのうち一部が、使用されることのない空きピンであって、
前記入出力制御部は、前記信号の入出力制御の設定を記憶する記憶部を有し、
前記記憶部には、前記空きピンに所定の電位が与えられるべきか否かを設定する第１の項目が前記設定の一つとして設けられており、
前記第１の項目の内容に応じて前記空きピンに前記所定の電位を与えることが可能なスイッチをさらに有する
半導体チップ。
【請求項２】
請求項１に記載の半導体チップであって、
前記所定の電位は、接地電位または電源電位のいずれかであって、
前記記憶部には、前記空きピンに前記接地電位及び前記電源電位のいずれが与えられるべきかを設定する第２の項目が前記設定の他の一つとしてさらに設けられており、
前記スイッチは、前記第２の項目の内容に応じて前記接地電位及び前記電源電位のいずれかを与えることが可能なスイッチである
半導体チップ。
【請求項３】
請求項１に記載の半導体チップであって、
前記第１の項目は前記空きピンの全てに一括して前記所定の電位が与えられるべきか否かを設定する項目であって、
前記スイッチは前記空きピンの全てに一括して前記所定の電位を与えることが可能である
半導体チップ。
【請求項４】
請求項１に記載の半導体チップであって、
前記第１の項目は前記空きピンの個々に対応して設けられ、
前記スイッチも前記空きピンの個々に対応して設けられた
半導体チップ。
【請求項５】
請求項４に記載の半導体チップであって、
前記所定の電位は、接地電位または電源電位のいずれかであって、
前記記憶部には、前記空きピンに前記接地電位及び前記電源電位のいずれが与えられるべきかを設定する第２の項目が前記設定の他の一つとして、前記空きピンの個々に対応して、さらに設けられており、
前記スイッチは、前記第２の項目の内容に応じて前記接地電位及び前記電源電位のいずれかを与えることが可能なスイッチである
半導体チップ。
【請求項６】
請求項１に記載の半導体チップであって、
前記記憶部には、前記空きピンを、外部からの入力信号を受ける入力ピンとして機能させるか、外部への出力信号を取り出す出力ピンとして機能させるかを設定する第３の項目が前記設定のさらなる他の一つとして設けられており、
前記第３の項目の内容に応じて前記空きピンを前記出力ピンとして機能させる場合には、前記信号のうち前記コア回路部から出力されるものを前記空きピンに与え、
前記第３の項目の内容に応じて前記空きピンを前記入力ピンとして機能させる場合には、前記スイッチにより前記第１の項目の内容に応じて前記空きピンに前記所定の電位を与える
半導体チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、信号の入出力端子となるピンを複数有する半導体チップに関する。
【０００２】
【従来の技術】
図９は、ロジック回路やメモリ回路等を含む、一般的な半導体チップの構造を示す図である。この半導体チップＣＰ内には、ロジック機能やメモリ機能を司り、信号の処理または記憶を行うコア回路部ＣＲとともに、信号の入出力を司る入出力制御部ＩＯＣが設けられている。そして、半導体チップＣＰの周辺部には、信号の入出力端子となるピンＰＮが多数、設けられている。
【０００３】
入出力制御部ＩＯＣ内には、入出力バッファＢＦと設定記憶部ＳＴＭとが設けられている。入出力バッファＢＦは、コア回路部ＣＲへの入力信号Ｄｉｎおよびコア回路部ＣＲからの出力信号Ｄｏｕｔを、ピンＰＮとの間でタイミングをとりつつやりとりする。また、設定記憶部ＳＴＭは、入出力バッファＢＦでの信号の入出力制御の設定を記憶する記憶部であって、レジスタで構成される。
【０００４】
さて、半導体チップが樹脂などに封入されてパッケージ化される場合、半導体チップ上のピンの全てがパッケージの外部リード端子に接続される場合もあれば、そうでない場合もある。
【０００５】
図１０は、簡単な例としてピンを８個有する半導体チップＣＰａをパッケージ化するときに、ピンの全てをパッケージの外部リード端子に接続する場合を示した図である。一方、図１１は同じ半導体チップＣＰａについて、ピンの一部をパッケージの外部リード端子に接続しない場合を示した図である。
【０００６】
図１０においては、半導体チップＣＰａ上の各ピンＰＮ１〜ＰＮ８がそれぞれ、ボンディングワイヤＷＢ１〜ＷＢ８によりパッケージＰＫａの外部リード端子ＬＤ１〜ＬＤ８に接続されている。
【０００７】
一方、図１１においては、半導体チップＣＰａ上の各ピンＰＮ１〜ＰＮ３，ＰＮ６〜ＰＮ８がそれぞれ、ボンディングワイヤＷＢ１〜ＷＢ３，ＷＢ６〜ＷＢ８によりパッケージＰＫｂの外部リード端子ＬＤ１〜ＬＤ３，ＬＤ６〜ＬＤ８に接続されているものの、第４ピンＰＮ４および第５ピンＰＮ５については対応するボンディングワイヤおよび外部リード端子がパッケージＰＫｂに設けられていない。すなわち、第４ピンＰＮ４および第５ピンＰＮ５は、使用されることのない、いわゆる空きピンとなる。
【０００８】
このような空きピンは一般的に、半導体チップＣＰａの使用用途に応じてしばしば発生する。例えばある顧客の要求する仕様においては第４ピンＰＮ４および第５ピンＰＮ５が必須となるが、他の顧客の要求する仕様においては第４ピンＰＮ４および第５ピンＰＮ５は不要であるといった場合、同じ半導体チップＣＰａを、図１０のパッケージＰＫａおよび図１１のパッケージＰＫｂにそれぞれ封入して、それぞれの顧客に譲渡することがよく行われる。図１１のパッケージＰＫｂでは、不要な外部リード端子が設けられないので、図１０のパッケージＰＫａに比べて小サイズ化が図れる。
【０００９】
さて、半導体チップ上の各ピンを、外部からの入力信号を受ける入力ピンとして機能させるか、外部への出力信号を取り出す出力ピンとして機能させるかは、設定記憶部ＳＴＭに記憶された内容に基づいて入出力バッファＢＦが信号方向を設定することにより決定される。入出力バッファＢＦ内には、各ピンごとに信号方向の設定機構が設けられている。
【００１０】
図１２は、半導体チップＣＰａ上の各ピンＰＮ１〜ＰＮ８のうち第４ピンＰＮ４および第５ピンＰＮ５を例に採り、従来の入出力バッファＢＦｅにおける信号方向設定機構を示す図である。
【００１１】
例えば第４ピンＰＮ４の信号方向設定機構について説明すると、この信号方向設定機構は、３ステートバッファＴＢ４とトランスファゲートＴＧ４とを有している。
【００１２】
３ステートバッファＴＢ４においては、コア回路部ＣＲからの出力信号Ｄｏｕｔがその入力端に与えられ、その出力端が第４ピンＰＮ４に接続されている。そして、設定記憶部ＳＴＭｅ内の記憶内容が、信号ＳＧ４ｃとして３ステートバッファＴＢ４のイネーブル端に例えば論理反転して与えられる。
【００１３】
また、トランスファゲートＴＧ４においては、その入力端が第４ピンＰＮ４に接続され、その出力端がコア回路部ＣＲへの入力信号Ｄｉｎを出力する。トランスファゲートＴＧ４を構成するＮチャネルＭＯＳトランジスタのゲートには信号ＳＧ４ｃが与えられ、トランスファゲートＴＧ４を構成するＰチャネルＭＯＳトランジスタのゲートには、信号ＳＧ４ｃがインバータＩＶ４を介して与えられる。
【００１４】
このように信号ＳＧ４ｃを３ステートバッファＴＢ４およびトランスファゲートＴＧ４の両者に与えることで、信号ＳＧ４ｃのＨｉ，Ｌｏｗに応じて第４ピンＰＮ４を入力ピンとして機能させるか、出力ピンとして機能させるか決定することができる。すなわち、信号ＳＧ４ｃがＨｉであれば、第４ピンＰＮ４は入力ピンとして機能し、一方、信号ＳＧ４ｃがＬｏｗであれば、第４ピンＰＮ４は出力ピンとして機能する。
【００１５】
なお、第５ピンＰＮ５の信号方向設定機構についても同様に、３ステートバッファＴＢ５およびトランスファゲートＴＧ５が設けられ、設定記憶部ＳＴＭｅ内の記憶内容が信号ＳＧ５ｃとして両者に与えられる。また、図１２ではピンＰＮ４，ＰＮ５についてのみ信号方向設定機構を図示したが、もちろん他のピンＰＮ１〜ＰＮ３，ＰＮ６〜ＰＮ８についても同様の機構が設けられている（図示省略）。
【００１６】
図１３は、設定記憶部ＳＴＭｅ内に含まれるメモリテーブルＭＴｅに記憶された内容を示す図である。メモリテーブルＭＴｅには、半導体チップＣＰａ内に設けられた入出力制御用レジスタ（図示せず）の制御データ等の情報（図示せず）とともに、各ピンＰＮ１〜ＰＮ８の信号の入出力の方向のデータが記憶されている。なお、このようなメモリテーブルＭＴｅは、例えばＳＦＲ（Ｓｐｅｃｉａｌ　Ｆｕｎｃｔｉｏｎ　Ｒｅｇｉｓｔｅｒ）等と称されている。
【００１７】
例えば第４ピンＰＮ４の信号方向に関するデータＳＴ４においては、第４ピンＰＮ４が入力ピンとして機能する場合にフラグが立てられるビットデータＳｉｎ４、および、第４ピンＰＮ４が出力ピンとして機能する場合にフラグが立てられるビットデータＳｏｕｔ４が設けられている。第５ピンＰＮ５の信号方向に関するデータＳＴ５についても同様に、ビットデータＳｉｎ５，Ｓｏｕｔ５が設けられている。
【００１８】
そして、第４ピンＰＮ４の３ステートバッファＴＢ４およびトランスファゲートＴＧ４に与えられる信号ＳＧ４ｃは、ビットデータＳｉｎ４，Ｓｏｕｔ４のフラグ状態に応じてそのＨｉ，Ｌｏｗが決定される。すなわち、ビットデータＳｉｎ４のフラグが立てられ、ビットデータＳｏｕｔ４のフラグが降ろされておれば、信号ＳＧ４ｃはＨｉとなり、第４ピンＰＮ４は入力ピンとして機能する。一方、ビットデータＳｉｎ４のフラグが降ろされ、ビットデータＳｏｕｔ４のフラグが立てられておれば、信号ＳＧ４ｃはＬｏｗとなり、第４ピンＰＮ４は出力ピンとして機能する。
【００１９】
これらは第５ピンＰＮ５の信号ＳＧ５ｃについても同様であり、他のピンＰＮ１〜ＰＮ３，ＰＮ６〜ＰＮ８についても同様である。
【００２０】
このような信号方向設定機構が設けられることにより、各ピンＰＮ１〜ＰＮ８のそれぞれを入力ピンとするか、出力ピンとするかを設定することができる。
【００２１】
【発明が解決しようとする課題】
空きピンが発生した場合、その空きピンがもし入力ピンとして機能すると、その空きピンにおける電位が浮遊状態となるので信号がＨｉ，Ｌｏｗいずれになるか決定できず、コア回路部ＣＲでの誤動作を招きやすい。
【００２２】
そこで、空きピンが出力ピンとして機能するよう、図１３のメモリテーブルＭＴｅにおいてビットデータＳｉｎ４やＳｏｕｔ４のフラグが適宜設定されるべきである。出力ピンならば、コア回路部ＣＲにおいて生成された信号の電位（Ｈｉ，Ｌｏｗいずれかの電位）に固定されるからである。このような空きピンの電位制御は、一般に「空きピン処理」と称される。
【００２３】
ところが、メモリテーブルＭＴｅの各ピンＰＮ１〜ＰＮ８の信号の入出力方向のデータ設定は、半導体チップＣＰａの譲渡先である顧客が行っていた。このとき、図１０のパッケージＰＫａのような場合は、仮に第４ピンＰＮ４および第５ピンＰＮ５を空きピンとして利用するとしても、両者が空きピンであることを顧客が認識しやすい。外部リード端子ＬＤ４，ＬＤ５が設けられているので、半導体チップＣＰａ内の第４ピンＰＮ４および第５ピンＰＮ５の存在を顧客が認識しやすいからである。
【００２４】
一方、図１１のパッケージＰＫｂのような場合は、第４ピンＰＮ４および第５ピンＰＮ５が空きピンであることを顧客が認識しにくい。第４ピンＰＮ４および第５ピンＰＮ５に対応する外部リード端子が設けられていないので、半導体チップＣＰａ内の第４ピンＰＮ４および第５ピンＰＮ５の存在を顧客が認識しにくいからである。
【００２５】
よって、図１１のパッケージＰＫｂのような場合は特に、メモリテーブルＭＴｅの各ピンＰＮ１〜ＰＮ８の信号の入出力方向のデータ設定が不適切に行われる可能性が高い。半導体チップＣＰａ内の第４ピンＰＮ４および第５ピンＰＮ５の存在を顧客が認識しにくく、メモリテーブルＭＴｅ内に各ピンの信号入出力方向のデータ設定が設定項目として挙がっていたとしても、顧客が見落としたり、不本意な設定を行いがちであるからである。すると、上述のように空きピンが入力ピンとして機能し、コア回路部ＣＲの誤動作を招く可能性がある。
【００２６】
そこで、この発明の課題は、空きピンの存在を認識しやすく、空きピン処理の容易な半導体チップを実現することにある。
【００２７】
【課題を解決するための手段】
請求項１に記載の発明は、信号の入出力端子となる複数のピンと、前記信号の処理または記憶を行うコア回路部と、前記ピンを介した前記信号の入出力を制御する入出力制御部とを備え、前記複数のピンのうち一部が、使用されることのない空きピンであって、前記入出力制御部は、前記信号の入出力制御の設定を記憶する記憶部を有し、前記記憶部には、前記空きピンに所定の電位が与えられるべきか否かを設定する第１の項目が前記設定の一つとして設けられており、前記第１の項目の内容に応じて前記空きピンに前記所定の電位を与えることが可能なスイッチをさらに有する半導体チップである。
【００２８】
請求項２に記載の発明は、請求項１に記載の半導体チップであって、前記所定の電位は、接地電位または電源電位のいずれかであって、前記記憶部には、前記空きピンに前記接地電位及び前記電源電位のいずれが与えられるべきかを設定する第２の項目が前記設定の他の一つとしてさらに設けられており、前記スイッチは、前記第２の項目の内容に応じて前記接地電位及び前記電源電位のいずれかを与えることが可能なスイッチである半導体チップである。
【００２９】
請求項３に記載の発明は、請求項１に記載の半導体チップであって、前記第１の項目は前記空きピンの全てに一括して前記所定の電位が与えられるべきか否かを設定する項目であって、前記スイッチは前記空きピンの全てに一括して前記所定の電位を与えることが可能である半導体チップである。
【００３０】
請求項４に記載の発明は、請求項１に記載の半導体チップであって、前記第１の項目は前記空きピンの個々に対応して設けられ、前記スイッチも前記空きピンの個々に対応して設けられた半導体チップである。
【００３１】
請求項５に記載の発明は、請求項４に記載の半導体チップであって、前記所定の電位は、接地電位または電源電位のいずれかであって、前記記憶部には、前記空きピンに前記接地電位及び前記電源電位のいずれが与えられるべきかを設定する第２の項目が前記設定の他の一つとして、前記空きピンの個々に対応して、さらに設けられており、前記スイッチは、前記第２の項目の内容に応じて前記接地電位及び前記電源電位のいずれかを与えることが可能なスイッチである半導体チップである。
【００３２】
請求項６に記載の発明は、請求項１に記載の半導体チップであって、前記記憶部には、前記空きピンを、外部からの入力信号を受ける入力ピンとして機能させるか、外部への出力信号を取り出す出力ピンとして機能させるかを設定する第３の項目が前記設定のさらなる他の一つとして設けられており、前記第３の項目の内容に応じて前記空きピンを前記出力ピンとして機能させる場合には、前記信号のうち前記コア回路部から出力されるものを前記空きピンに与え、前記第３の項目の内容に応じて前記空きピンを前記入力ピンとして機能させる場合には、前記スイッチにより前記第１の項目の内容に応じて前記空きピンに前記所定の電位を与える半導体チップである。
【００３３】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態は、図９の設定記憶部ＳＴＭ内のメモリテーブルに空きピン処理に関する設定項目を設けて、全空きピンに一括して電源電位や接地電位を与えられるよう構成した半導体チップである。これにより、空きピンの存在を認識しやすく、空きピン処理の容易な半導体チップが実現できる。
【００３４】
図１は本実施の形態に係る半導体チップの一構成例を示す図である。なお、図１においては図１０〜図１２の場合と同様、簡単な例としてピンを８個（ＰＮ１〜ＰＮ８）有する半導体チップＣＰａを採用している。そして、第４ピンＰＮ４および第５ピンＰＮ５が空きピンであるとする。
【００３５】
また、図１では図示していないが、半導体チップＣＰａ内には図９の場合と同様、信号の処理または記憶を行うコア回路部ＣＲも設けられている。そして、半導体チップＣＰａ内には各ピンＰＮ１〜ＰＮ８を介した信号の入出力を司る入出力制御部ＩＯＣも設けられ、入出力制御部ＩＯＣ内には、入出力バッファＢＦａと設定記憶部ＳＴＭａとが設けられている。
【００３６】
入出力バッファＢＦａは、コア回路部ＣＲへの入力信号Ｄｉｎおよびコア回路部ＣＲからの出力信号Ｄｏｕｔを、各ピンＰＮ１〜ＰＮ８との間でタイミングをとりつつやりとりする。なお、図１では図示していないが、入出力バッファＢＦａには、図１２に示した各ピンの信号方向設定機構も設けられている。また、設定記憶部ＳＴＭａは、入出力バッファＢＦａでの信号の入出力制御の設定を記憶する記憶部であって、レジスタで構成される。
【００３７】
図１に示すように、本実施の形態の半導体チップＣＰａでは、例えば第６ピンＰＮ６に電源電位Ｖｄｄが与えられ、第７ピンＰＮ７に接地電位ＧＮＤが与えられている。なお、第６ピンＰＮ６から与えられた電源電位Ｖｄｄおよび第７ピンＰＮ７から与えられた接地電位ＧＮＤは、半導体チップＣＰａ内での各動作を行わせるための内部電源電位として機能する。そして、入出力バッファＢＦａ内にはスイッチＳＷ４ａ，ＳＷ４ｂが設けられており、チップ内部電位として機能する電源電位Ｖｄｄおよび接地電位ＧＮＤをそれぞれ、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に一括して与えることが可能である。
【００３８】
図２は、図１３と同様の、設定記憶部ＳＴＭａ内に含まれるメモリテーブルＭＴａに記憶された内容を示す図である。メモリテーブルＭＴａには、図１３に示したのと同様の各ピンの信号方向に関するデータＳＴ４，ＳＴ５が記憶されている。加えてメモリテーブルＭＴａには、空きピン処理に関する設定項目ＶＳＴが設けられている。なお、本実施の形態においていう「空きピン処理」とは、空きピンを入力ピンとして機能させて所定の電位を与えることを指す。
【００３９】
設定項目ＶＳＴには、空きピン処理を行う場合にフラグが立てられるビットデータＳＴａ、および、空きピン処理を行わない場合にフラグが立てられるビットデータＳＴｂが設けられている。
【００４０】
また、空きピン処理を行う場合には、さらなる設定項目として、空きピンに電源電位Ｖｄｄを与える場合にフラグが立てられるビットデータＳＴｖ、および、空きピンに接地電位ＧＮＤを与える場合にフラグが立てられるビットデータＳＴｇが設けられている。
【００４１】
なお、本実施の形態において空きピン処理を行う場合には、全空きピンの信号方向設定機構（図１では図示せず）は、入力方向に設定される。すなわち、ビットデータＳＴａのフラグが立てられ、ビットデータＳＴｂのフラグが降ろされておれば、例えば第４ピンＰＮ４の信号方向に関するデータＳＴ４においては、強制的にビットデータＳｉｎ４のフラグが立てられ、ビットデータＳｏｕｔ４のフラグが降ろされる。第５ピンＰＮ５の信号方向に関するデータＳＴ５においても同様である。
【００４２】
設定項目ＶＳＴ内の各ビットデータが設定されて空きピン処理が行われると、信号ＳＧ４ａまたは信号ＳＧ４ｂのいずれかがアクティブとなって、スイッチＳＷ４ａ，ＳＷ４ｂのいずれかを導通させる。
【００４３】
すなわち、ビットデータＳＴａ，ＳＴｖのフラグが立てられ、ビットデータＳＴｂ，ＳＴｇのフラグが降ろされておれば、スイッチＳＷ４ｂは導通しないもののスイッチＳＷ４ａが導通し、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に一括して電源電位Ｖｄｄが与えられる。また、ビットデータＳＴａ，ＳＴｇのフラグが立てられ、ビットデータＳＴｂ，ＳＴｖのフラグが降ろされておれば、スイッチＳＷ４ａは導通しないもののスイッチＳＷ４ｂが導通し、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に一括して接地電位ＧＮＤが与えられる。
【００４４】
本実施の形態に係る半導体チップによれば、設定記憶部ＳＴＭａに、空きピンに所定の電位が与えられるべきか否かを設定する設定項目ＶＳＴが設けられており、設定項目ＶＳＴの内容に応じてスイッチＳＷ４ａ，ＳＷ４ｂが空きピンに所定の電位を与えることが可能である。よって、図１１のパッケージＰＫｂのように、対応する外部リード端子が設けられていない空きピンが存在する場合であっても、設定項目ＶＳＴが設けられているので、半導体チップＣＰａの入出力制御の設定を行う者が空きピンの存在を認識しやすく、空きピン処理の容易な半導体チップが実現できる。
【００４５】
また、設定記憶部ＳＴＭａには、空きピンに接地電位ＧＮＤ及び電源電位Ｖｄｄのいずれが与えられるべきかを設定する設定項目（ビットデータＳＴｇ，ＳＴｖ）が、さらに設けられている。よって、空きピンに接地電位ＧＮＤまたは電源電位Ｖｄｄを与えて、空きピンの電位を固定することができる。
【００４６】
また、本実施の形態に係る半導体チップにおいては、設定項目ＶＳＴが空きピンの全てに一括して所定の電位が与えられるべきか否かを設定する項目であり、スイッチＳＷ４ａ，ＳＷ４ｂはともに、空きピンの全てに一括して所定の電位を与えることが可能である。よって、一つの設定項目ＶＳＴを設定するだけで、容易に空きピン処理が行える。
【００４７】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体チップの変形例である。実施の形態１においては空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に一括して所定の電位を与えていたのに対し、本実施の形態においては空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に個別に所定の電位を与える。
【００４８】
図３は本実施の形態に係る半導体チップの一構成例を示す図である。なお、図３において実施の形態１に係る半導体チップと同様の機能を有する要素については同一符号を付している。また、設定記憶部の符号についてはＳＴＭｂと、入出力バッファの符号についてはＢＦｂと符号を付け直している。
【００４９】
図３に示すとおり本実施の形態においては、入出力バッファＢＦｂ内に、スイッチＳＷ４ａ，ＳＷ４ｂに加えてスイッチＳＷ５ａ，ＳＷ５ｂも設けられている。そして、チップ内部電位たる電源電位Ｖｄｄおよび接地電位ＧＮＤをそれぞれ、第４ピンＰＮ４についてはスイッチＳＷ４ａ，ＳＷ４ｂを介して、第５ピンＰＮ５についてはスイッチＳＷ５ａ，ＳＷ５ｂを介して与えることが可能である。
【００５０】
図４は、図２と同様の、設定記憶部ＳＴＭｂ内に含まれるメモリテーブルＭＴｂに記憶された内容を示す図である。メモリテーブルＭＴｂには、図２に示したのと同様の各ピンの信号方向に関するデータＳＴ４，ＳＴ５が記憶されている。そして、メモリテーブルＭＴｂには、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５の個々に対応して空きピン処理に関する設定項目ＶＳＴ４，ＶＳＴ５が設けられている。なお、本実施の形態においても、「空きピン処理」とは空きピンを入力ピンとして機能させて所定の電位を与えることを指す。
【００５１】
設定項目ＶＳＴ４，ＶＳＴ５にはそれぞれ、空きピン処理を行う場合にフラグが立てられるビットデータＳＴ４ａ，ＳＴ５ａ、および、空きピン処理を行わない場合にフラグが立てられるビットデータＳＴ４ｂ，ＳＴ５ｂが設けられている。
【００５２】
また、空きピン処理を行う場合には、さらなる設定項目として、空きピンに電源電位Ｖｄｄを与える場合にフラグが立てられるビットデータＳＴ４ｖ，ＳＴ５ｖ、および、空きピンに接地電位ＧＮＤを与える場合にフラグが立てられるビットデータＳＴ４ｇ，ＳＴ５ｇが設けられている。
【００５３】
なお、本実施の形態において各空きピンの空きピン処理を行う場合は、各空きピンの信号方向設定機構（図３でも図示せず）は、入力方向に設定される。すなわち例えば、ビットデータＳＴ４ａのフラグが立てられ、ビットデータＳＴ４ｂのフラグが降ろされておれば、第４ピンＰＮ４の信号方向に関するデータＳＴ４においては、強制的にビットデータＳｉｎ４のフラグが立てられ、ビットデータＳｏｕｔ４のフラグが降ろされる。第５ピンＰＮ５の信号方向に関するデータＳＴ５においても同様である。
【００５４】
設定項目ＶＳＴ４内の各ビットデータが設定されて空きピン処理が行われると、信号ＳＧ４ａまたは信号ＳＧ４ｂのいずれかがアクティブとなって、スイッチＳＷ４ａ，ＳＷ４ｂのいずれかを導通させる。
【００５５】
すなわち、ビットデータＳＴ４ａ，ＳＴ４ｖのフラグが立てられ、ビットデータＳＴ４ｂ，ＳＴ４ｇのフラグが降ろされておれば、スイッチＳＷ４ｂは導通しないもののスイッチＳＷ４ａが導通し、空きピンたる第４ピンＰＮ４に電源電位Ｖｄｄが与えられる。また、ビットデータＳＴ４ａ，ＳＴ４ｇのフラグが立てられ、ビットデータＳＴ４ｂ，ＳＴ４ｖのフラグが降ろされておれば、スイッチＳＷ４ａは導通しないもののスイッチＳＷ４ｂが導通し、空きピンたる第４ピンＰＮ４に接地電位ＧＮＤが与えられる。
【００５６】
また、設定項目ＶＳＴ５内の各ビットデータが設定されて空きピン処理が行われると、信号ＳＧ５ａまたは信号ＳＧ５ｂのいずれかがアクティブとなって、スイッチＳＷ５ａ，ＳＷ５ｂのいずれかを導通させる。
【００５７】
すなわち、ビットデータＳＴ５ａ，ＳＴ５ｖのフラグが立てられ、ビットデータＳＴ５ｂ，ＳＴ５ｇのフラグが降ろされておれば、スイッチＳＷ５ｂは導通しないもののスイッチＳＷ５ａが導通し、空きピンたる第５ピンＰＮ５に電源電位Ｖｄｄが与えられる。また、ビットデータＳＴ５ａ，ＳＴ５ｇのフラグが立てられ、ビットデータＳＴ５ｂ，ＳＴ５ｖのフラグが降ろされておれば、スイッチＳＷ５ａは導通しないもののスイッチＳＷ５ｂが導通し、空きピンたる第５ピンＰＮ５に接地電位ＧＮＤが与えられる。
【００５８】
本実施の形態に係る半導体チップによれば、空きピン処理に関する設定項目が空きピンの個々に対応して設けられ、スイッチも空きピンの個々に対応して設けられる。よって、各空きピンごとの空きピン処理が行える。
【００５９】
また、設定記憶部ＳＴＭｂには、空きピンに接地電位ＧＮＤ及び電源電位Ｖｄｄのいずれが与えられるべきかを設定する設定項目（ビットデータＳＴ４ｇ，ＳＴ４ｖ，ＳＴ５ｇ，ＳＴ５ｖ）が、空きピンの個々に対応して、さらに設けられている。よって、個々の空きピンに接地電位ＧＮＤまたは電源電位Ｖｄｄを与えて、空きピンの電位を固定することができる。
【００６０】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る半導体チップの変形例である。実施の形態１に係る半導体チップにおいては、空きピンを入力ピンとして機能させ、電源電位Ｖｄｄまたは接地電位ＧＮＤを与えていたが、本実施の形態においては、空きピンを出力ピンとして機能させることも可能にした。
【００６１】
図５は本実施の形態に係る半導体チップの一構成例を示す図である。なお、図５において実施の形態１に係る半導体チップと同様の機能を有する要素については同一符号を付している。また、設定記憶部の符号についてはＳＴＭｃと、入出力バッファの符号についてはＢＦｃと符号を付け直している。
【００６２】
また、本実施の形態に係る半導体チップを示す図５においては、図１２に示した信号方向設定機構のうち空きピンＰＮ４，ＰＮ５に対応するものを明示している。すなわち、３ステートバッファＴＢ４とトランスファゲートＴＧ４とを有する信号方向設定機構が、入出力バッファＢＦｃ内に設けられている。なお、実施の形態１においては、全空きピンに一括して所定の電位を与えていたので、この信号方向設定機構は一組分設ければ充分である。
【００６３】
３ステートバッファＴＢ４においては、コア回路部ＣＲからの出力信号Ｄｏｕｔがその入力端に与えられ、その出力端が第４ピンＰＮ４および第５ピンＰＮ５に接続されている。そして、設定記憶部ＳＴＭｃ内の記憶内容が、信号ＳＧ４ｃとして３ステートバッファＴＢ４のイネーブル端に例えば論理反転して与えられる。
【００６４】
また、トランスファゲートＴＧ４においては、その入力端が第４ピンＰＮ４および第５ピンＰＮ５に接続され、その出力端がコア回路部ＣＲへの入力信号Ｄｉｎを出力する。トランスファゲートＴＧ４を構成するＮチャネルＭＯＳトランジスタのゲートには信号ＳＧ４ｃが与えられ、トランスファゲートＴＧ４を構成するＰチャネルＭＯＳトランジスタのゲートには、信号ＳＧ４ｃがインバータＩＶ４を介して与えられる。
【００６５】
このように信号ＳＧ４ｃを３ステートバッファＴＢ４およびトランスファゲートＴＧ４の両者に与えることで、信号ＳＧ４ｃのＨｉ，Ｌｏｗに応じて第４ピンＰＮ４および第５ピンＰＮ５を入力ピンとして機能させるか、出力ピンとして機能させるか決定することができる。すなわち、信号ＳＧ４ｃがＨｉであれば、第４ピンＰＮ４および第５ピンＰＮ５は入力ピンとして機能し、一方、信号ＳＧ４ｃがＬｏｗであれば、第４ピンＰＮ４および第５ピンＰＮ５は出力ピンとして機能する。
【００６６】
図６は、図２と同様の、設定記憶部ＳＴＭｃ内に含まれるメモリテーブルＭＴｃに記憶された内容を示す図である。メモリテーブルＭＴｃには、図２に示したのと同様の各ピンの信号方向に関するデータＳＴ４，ＳＴ５および空きピン処理に関する設定項目ＶＳＴが記憶されている。なお、本実施の形態においては、「空きピン処理」とは、空きピンを入力ピンとして機能させて所定の電位を与えること、または、空きピンを出力ピンとして機能させてコア回路部で発生した電位を与えることを指す。
【００６７】
設定項目ＶＳＴには、空きピン処理を行う場合にフラグが立てられるビットデータＳＴａ、および、空きピン処理を行わない場合にフラグが立てられるビットデータＳＴｂが設けられている。
【００６８】
また、空きピン処理を行う場合には、さらなる設定項目として、空きピンを入力ピンとして機能させる場合にフラグが立てられるビットデータＳＴｉ、および、出力ピンとして機能させる場合にフラグが立てられるビットデータＳＴｏが設けられている。そして、空きピンを入力ピンとして機能させる場合に、さらなる設定項目として、空きピンに電源電位Ｖｄｄを与える場合にフラグが立てられるビットデータＳＴｖ、および、空きピンに接地電位ＧＮＤを与える場合にフラグが立てられるビットデータＳＴｇが設けられている。
【００６９】
なお、本実施の形態において空きピンを出力ピンとして機能させつつ空きピン処理を行う場合には、図５の信号方向設定機構は、出力方向に設定される。すなわち、ビットデータＳＴａ，ＳＴｏのフラグが立てられ、ビットデータＳＴｂ，ＳＴｉのフラグが降ろされておれば、第４ピンＰＮ４の信号方向に関するデータＳＴ４においては、強制的にビットデータＳｏｕｔ４のフラグが立てられ、ビットデータＳｉｎ４のフラグが降ろされる。第５ピンＰＮ５の信号方向に関するデータＳＴ５においても同様である。これにより、信号ＳＧ４ｃがＬｏｗとなり、第４ピンＰＮ４および第５ピンＰＮ５は出力ピンとして機能する。
【００７０】
一方、空きピンを入力ピンとして機能させつつ空きピン処理を行う場合には、図５の信号方向設定機構は、入力方向に設定される。すなわち、ビットデータＳＴａ，ＳＴｉのフラグが立てられ、ビットデータＳＴｂ，ＳＴｏのフラグが降ろされておれば、第４ピンＰＮ４の信号方向に関するデータＳＴ４においては、強制的にビットデータＳｉｎ４のフラグが立てられ、ビットデータＳｏｕｔ４のフラグが降ろされる。第５ピンＰＮ５の信号方向に関するデータＳＴ５においても同様である。これにより、信号ＳＧ４ｃがＨｉとなり、第４ピンＰＮ４および第５ピンＰＮ５は入力ピンとして機能する。
【００７１】
本実施の形態に係る半導体チップによれば、設定記憶部ＳＴＭｃには、空きピンを入力ピンとして機能させるか、出力ピンとして機能させるかを設定する設定項目（ビットデータＳＴｉ，ＳＴｏ）が設けられている。よって、空きピンに所定の電位を与えるだけでなく、コア回路部ＣＲから出力される信号Ｄｏｕｔを空きピンに与えて電位固定することも可能である。
【００７２】
＜実施の形態４＞
本実施の形態は、実施の形態２および３を組み合わせたものであり、空きピンたる第４ピンＰＮ４および第５ピンＰＮ５に個別に所定の電位を与えつつ、各空きピンを出力ピンとして機能させることも可能にした半導体チップである。
【００７３】
図７は本実施の形態に係る半導体チップの一構成例を示す図である。なお、図７において実施の形態２に係る半導体チップと同様の機能を有する要素については同一符号を付している。また、設定記憶部の符号についてはＳＴＭｄと、入出力バッファの符号についてはＢＦｄと符号を付け直している。
【００７４】
また、本実施の形態に係る半導体チップを示す図７においては、図１２に示した各空きピンごとの信号方向設定機構を明示している。すなわち、３ステートバッファＴＢ４とトランスファゲートＴＧ４とを有する信号方向設定機構および３ステートバッファＴＢ５とトランスファゲートＴＧ５とを有する信号方向設定機構が、入出力バッファＢＦｄ内に設けられている。なお、実施の形態２においては、各空きピンに個別に所定の電位を与えていたので、この信号方向設定機構は各空きピンごとに設けられる必要がある。
【００７５】
３ステートバッファＴＢ４においては、コア回路部ＣＲからの出力信号Ｄｏｕｔがその入力端に与えられ、その出力端が第４ピンＰＮ４に接続されている。そして、設定記憶部ＳＴＭｄ内の記憶内容が、信号ＳＧ４ｃとして３ステートバッファＴＢ４のイネーブル端に例えば論理反転して与えられる。
【００７６】
また、トランスファゲートＴＧ４においては、その入力端が第４ピンＰＮ４に接続され、その出力端がコア回路部ＣＲへの入力信号Ｄｉｎを出力する。トランスファゲートＴＧ４を構成するＮチャネルＭＯＳトランジスタのゲートには信号ＳＧ４ｃが与えられ、トランスファゲートＴＧ４を構成するＰチャネルＭＯＳトランジスタのゲートには、信号ＳＧ４ｃがインバータＩＶ４を介して与えられる。
【００７７】
このように信号ＳＧ４ｃを３ステートバッファＴＢ４およびトランスファゲートＴＧ４の両者に与えることで、信号ＳＧ４ｃのＨｉ，Ｌｏｗに応じて第４ピンＰＮ４を入力ピンとして機能させるか、出力ピンとして機能させるか決定することができる。すなわち、信号ＳＧ４ｃがＨｉであれば、第４ピンＰＮ４は入力ピンとして機能し、一方、信号ＳＧ４ｃがＬｏｗであれば、第４ピンＰＮ４は出力ピンとして機能する。
【００７８】
３ステートバッファＴＢ５においては、コア回路部ＣＲからの出力信号Ｄｏｕｔがその入力端に与えられ、その出力端が第５ピンＰＮ５に接続されている。そして、設定記憶部ＳＴＭｄ内の記憶内容が、信号ＳＧ５ｃとして３ステートバッファＴＢ５のイネーブル端に例えば論理反転して与えられる。
【００７９】
また、トランスファゲートＴＧ５においては、その入力端が第５ピンＰＮ５に接続され、その出力端がコア回路部ＣＲへの入力信号Ｄｉｎを出力する。トランスファゲートＴＧ５を構成するＮチャネルＭＯＳトランジスタのゲートには信号ＳＧ５ｃが与えられ、トランスファゲートＴＧ５を構成するＰチャネルＭＯＳトランジスタのゲートには、信号ＳＧ５ｃがインバータＩＶ５を介して与えられる。
【００８０】
このように信号ＳＧ５ｃを３ステートバッファＴＢ５およびトランスファゲートＴＧ５の両者に与えることで、信号ＳＧ５ｃのＨｉ，Ｌｏｗに応じて第５ピンＰＮ５を入力ピンとして機能させるか、出力ピンとして機能させるか決定することができる。すなわち、信号ＳＧ５ｃがＨｉであれば、第５ピンＰＮ５は入力ピンとして機能し、一方、信号ＳＧ５ｃがＬｏｗであれば、第５ピンＰＮ５は出力ピンとして機能する。
【００８１】
図８は、図４と同様の、設定記憶部ＳＴＭｄ内に含まれるメモリテーブルＭＴｄに記憶された内容を示す図である。メモリテーブルＭＴｄには、図４に示したのと同様の各ピンの信号方向に関するデータＳＴ４，ＳＴ５および空きピン処理に関する設定項目ＶＳＴ４，ＶＳＴ５が記憶されている。なお、本実施の形態においても、「空きピン処理」とは、空きピンを入力ピンとして機能させて所定の電位を与えること、または、空きピンを出力ピンとして機能させてコア回路部で発生した電位を与えることを指す。
【００８２】
設定項目ＶＳＴ４，ＶＳＴ５には、空きピン処理を行う場合にフラグが立てられるビットデータＳＴ４ａ，ＳＴ５ａ、および、空きピン処理を行わない場合にフラグが立てられるビットデータＳＴ４ｂ，ＳＴ５ｂが設けられている。
【００８３】
また、空きピン処理を行う場合には、さらなる設定項目として、空きピンを入力ピンとして機能させる場合にフラグが立てられるビットデータＳＴ４ｉ，ＳＴ５ｉ、および、出力ピンとして機能させる場合にフラグが立てられるビットデータＳＴ４ｏ，ＳＴ５ｏが設けられている。そして、空きピンを入力ピンとして機能させる場合に、さらなる設定項目として、空きピンに電源電位Ｖｄｄを与える場合にフラグが立てられるビットデータＳＴ４ｖ，ＳＴ５ｖ、および、空きピンに接地電位ＧＮＤを与える場合にフラグが立てられるビットデータＳＴ４ｇ，ＳＴ５ｇが設けられている。
【００８４】
なお、本実施の形態において各空きピンを出力ピンとして機能させつつ空きピン処理を行う場合には、図７の各信号方向設定機構は、出力方向に設定される。すなわち、ビットデータＳＴ４ａ，ＳＴ４ｏのフラグが立てられ、ビットデータＳＴ４ｂ，ＳＴ４ｉのフラグが降ろされておれば、第４ピンＰＮ４の信号方向に関するデータＳＴ４においては、強制的にビットデータＳｏｕｔ４のフラグが立てられ、ビットデータＳｉｎ４のフラグが降ろされる。これにより、信号ＳＧ４ｃがＬｏｗとなり、第４ピンＰＮ４は出力ピンとして機能する。
【００８５】
また、ビットデータＳＴ５ａ，ＳＴ５ｏのフラグが立てられ、ビットデータＳＴ５ｂ，ＳＴ５ｉのフラグが降ろされておれば、第５ピンＰＮ５の信号方向に関するデータＳＴ５においては、強制的にビットデータＳｏｕｔ５のフラグが立てられ、ビットデータＳｉｎ５のフラグが降ろされる。これにより、信号ＳＧ５ｃがＬｏｗとなり、第５ピンＰＮ５は出力ピンとして機能する。
【００８６】
一方、各空きピンを入力ピンとして機能させつつ空きピン処理を行う場合には、図７の各信号方向設定機構は、入力方向に設定される。すなわち、ビットデータＳＴ４ａ，ＳＴ４ｉのフラグが立てられ、ビットデータＳＴ４ｂ，ＳＴ４ｏのフラグが降ろされておれば、第４ピンＰＮ４の信号方向に関するデータＳＴ４においては、強制的にビットデータＳｉｎ４のフラグが立てられ、ビットデータＳｏｕｔ４のフラグが降ろされる。これにより、信号ＳＧ４ｃがＨｉとなり、第４ピンＰＮ４は入力ピンとして機能する。
【００８７】
また、ビットデータＳＴ５ａ，ＳＴ５ｉのフラグが立てられ、ビットデータＳＴ５ｂ，ＳＴ５ｏのフラグが降ろされておれば、第５ピンＰＮ５の信号方向に関するデータＳＴ５においては、強制的にビットデータＳｉｎ５のフラグが立てられ、ビットデータＳｏｕｔ５のフラグが降ろされる。これにより、信号ＳＧ５ｃがＨｉとなり、第５ピンＰＮ５は入力ピンとして機能する。
【００８８】
本実施の形態に係る半導体チップによれば、空きピン処理に関する設定項目が空きピンの個々に対応して設けられ、スイッチも空きピンの個々に対応して設けられる。よって、各空きピンごとの空きピン処理が行える。加えて、設定記憶部ＳＴＭｄには、各空きピンを入力ピンとして機能させるか、出力ピンとして機能させるかを設定する設定項目（ビットデータＳＴ４ｉ，ＳＴ５ｉ，ＳＴ４ｏ，ＳＴ５ｏ）が設けられている。よって、各空きピンに所定の電位を与えるだけでなく、コア回路部ＣＲから出力される信号Ｄｏｕｔを各空きピンに与えて電位固定することも可能である。
【００８９】
【発明の効果】
請求項１に記載の発明によれば、入出力制御部内の記憶部には、空きピンに所定の電位が与えられるべきか否かを設定する第１の項目が設定の一つとして設けられており、第１の項目の内容に応じて空きピンに所定の電位を与えることが可能である。よって、空きピンの存在を認識しやすく、空きピン処理の容易な半導体チップが実現できる。
【００９０】
請求項２に記載の発明によれば、記憶部には、空きピンに接地電位及び電源電位のいずれが与えられるべきかを設定する第２の項目が設定の他の一つとしてさらに設けられている。よって、空きピンに接地電位または電源電位を与え、空きピンの電位を固定することが可能な半導体チップが実現できる。
【００９１】
請求項３に記載の発明によれば、第１の項目は空きピンの全てに一括して所定の電位が与えられるべきか否かを設定する項目であって、スイッチは空きピンの全てに一括して所定の電位を与えることが可能である。よって、一つの項目を設定するだけで、容易に空きピン処理が行える。
【００９２】
請求項４に記載の発明によれば、第１の項目は空きピンの個々に対応して設けられ、スイッチも空きピンの個々に対応して設けられる。よって、各空きピンごとの空きピン処理が行える。
【００９３】
請求項５に記載の発明によれば、記憶部には、空きピンに接地電位及び電源電位のいずれが与えられるべきかを設定する第２の項目が設定の他の一つとして、空きピンの個々に対応して、さらに設けられている。よって、個々の空きピンに接地電位または電源電位を与え、各空きピンの電位を固定することが可能な半導体チップが実現できる。
【００９４】
請求項６に記載の発明によれば、記憶部には、空きピンを入力ピンとして機能させるか、出力ピンとして機能させるかを設定する第３の項目が設定のさらなる他の一つとして設けられている。よって、空きピンに所定の電位を与えるだけでなく、コア回路部から出力される信号を空きピンに与えて電位固定することも可能である。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体チップを示す図である。
【図２】実施の形態１に係る半導体チップの設定記憶部内のメモリテーブルに記憶された内容を示す図である。
【図３】実施の形態２に係る半導体チップを示す図である。
【図４】実施の形態２に係る半導体チップの設定記憶部内のメモリテーブルに記憶された内容を示す図である。
【図５】実施の形態３に係る半導体チップを示す図である。
【図６】実施の形態３に係る半導体チップの設定記憶部内のメモリテーブルに記憶された内容を示す図である。
【図７】実施の形態４に係る半導体チップを示す図である。
【図８】実施の形態４に係る半導体チップの設定記憶部内のメモリテーブルに記憶された内容を示す図である。
【図９】一般的な半導体チップの構造を示す図である。
【図１０】ピンの全てをパッケージの外部リード端子に接続する場合を示した図である。
【図１１】ピンの一部をパッケージの外部リード端子に接続しない場合を示した図である。
【図１２】従来の半導体チップ内の入出力バッファにおける信号方向設定機構を示す図である。
【図１３】従来の半導体チップの設定記憶部内のメモリテーブルに記憶された内容を示す図である。
【符号の説明】
ＣＰ，ＣＰａ　半導体チップ、ＩＯＣ　入出力制御部、ＣＲ　コア回路部、ＰＮ，ＰＮ１〜ＰＮ８　ピン、ＢＦ，ＢＦａ〜ＢＦｅ　入出力バッファ、ＳＴＭ，ＳＴＭａ〜ＳＴＭｅ　設定記憶部、ＳＷ４ａ，ＳＷ４ｂ，ＳＷ５ａ，ＳＷ５ｂ　スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004071847.tif 000009
【図８】
2004071847.tif 000010
【図９】
2004071847.tif 000011
【図１０】
2004071847.tif 000012
【図１１】
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【図１２】
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【図１３】
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