(57)【要約】【課題】低温ポリシリコントランジスタを適用して構成される集積回路において、出力信号のスルーレートの低下を抑制しつつ、回路構成の小型化を図ることができ、また、集積回路として演算増幅器等に適用した場合であっても、良好な信号増幅特性を実現することができる半導体集積回路装置を提供する。【解決手段】ＣＭＯＳ演算増幅器１００は、第１の増幅回路部ＡＰＡと、第２の増幅回路部ＡＰＢが第１の入力端子Ｔｉ１及び第２の入力端子Ｔｉ２と、出力端子Ｔｏｕｔとの間に、並列に接続された構成を有している。また、第１の増幅回路部ＡＰＡ及び第２の増幅回路部ＡＰＢには、各々、電源電圧として高電位電圧Ｖｄｄと低電位電圧Ｖｓｓが印加され、これらの高電位電圧Ｖｄｄ及び低電位電圧Ｖｓｓとの間に、バイアス電圧設定部１０Ａ、１０Ｂと、差動増幅部２０Ａ、２０Ｂと、出力増幅部３０Ａ、３０Ｂが接続された構成を有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の入力信号に基づいて、第１の電源電圧に基づく第１の信号レベル及び第２の電源電圧に基づく第２の信号レベルを出力端子に供給する第１の出力レベル設定手段と、
前記第１の入力信号と前記出力端子に供給される信号レベルとの電位差を保持する第１の電圧保持手段と、
前記第１の入力信号と同一の信号極性を有する第２の入力信号に基づいて、前記第１の信号レベル及び前記第２の信号レベルを出力端子に供給する第２の出力レベル設定手段と、
前記第２の入力信号と前記出力端子に供給される信号レベルとの電位差を保持する第２の電圧保持手段と、を備え、
前記第１の入力信号及び前記第２の入力信号を同期して入力することにより、前記第１の信号レベル又は前記第２の信号レベルを、前記出力端子を介して、出力信号として選択的に出力することを特徴とする半導体集積回路装置。
【請求項２】
少なくとも、前記第１の出力レベル設定手段及び前記第１の出力レベル設定手段は、各々、チャネル極性が異なる多結晶シリコントランジスタを用いて構成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１の出力レベル設定手段は、前記出力信号として前記第１の信号レベルを出力する際の、前記第１の入力信号及び前記第２の入力信号に対する前記出力信号の応答特性を規定し、
前記第２の出力レベル設定手段は、前記出力信号として前記第２の信号レベルを出力する際の、前記第１の入力信号及び前記第２の入力信号に対する前記出力信号の応答特性を規定することを特徴とする請求項１又は２記載の半導体集積回路装置。
【請求項４】
前記第１の電源電圧は高電位電圧であり、前記第２の電源電圧は低電位電圧であって、
前記第１の出力レベル設定手段は、前記出力信号の信号レベルの立ち上がり特性を規定し、前記第２の出力レベル設定手段は、前記出力信号の信号レベルの立ち下がり特性を規定することを特徴とする請求項３記載の半導体集積回路装置。
【請求項５】
前記半導体集積回路装置は、各々、チャネル極性が異なる多結晶シリコントランジスタを用いて構成され、共通する所定の入力信号に基づいて、同一の信号極性を有する一対の制御信号を個別に出力する一対の演算手段を備え、
前記演算手段は、前記一対の制御信号を、各々、前記第１及の入力信号及び第２の入力信号として、前記第１の出力レベル設定手段及び第２の出力レベル設定手段に個別に供給することを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記演算手段は、各々、前記所定の入力信号を用いた差動増幅処理を実行する差動増幅機能を備え、該差動増幅処理の結果を、前記一対の制御信号として出力することを特徴とする請求項５記載の半導体集積回路装置。
【請求項７】
前記半導体集積回路装置は、各々、チャネル極性が異なる多結晶シリコントランジスタを用いて構成され、前記第１の電源電圧及び第２の電源電圧に基づいて、所定のバイアス電圧を生成する一対のバイアス電圧設定手段を備え、
前記バイアス電圧設定手段は、前記バイアス電圧を、少なくとも、前記第１の出力レベル設定手段及び前記第２の出力レベル設定手段に個別に供給することを特徴とする請求項５又は６記載の半導体集積回路装置。
【請求項８】
前記多結晶シリコントランジスタは、概ね５００℃以下の温度条件で形成した低温多結晶シリコンを用いた薄膜トランジスタであることを特徴とする請求項２乃至７のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、低温ポリシリコンからなる薄膜トランジスタを適用して構成される半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、単結晶シリコンに比較して製造プロセスが簡易かつ安価であり、また、アモルファスシリコンに比較してキャリヤ移動度が高い等の、種々の優位な特性を有する低温ポリシリコンが注目されている。このような低温ポリシリコンを適用した薄膜トランジスタ（低温ポリシリコントランジスタ）は、５００℃程度の低温環境で製造することができるため、液晶表示パネルや有機ＥＬパネル等の表示パネルに用いられるガラス基板上に形成することができ、従来、ガラス基板の外部に設けられていたドライバＩＣを、表示パネルと一体的に形成することができる。これにより、表示パネル（同一のガラス基板上に形成されたドライバＩＣを含む）外部との配線数を大幅に削減することができるとともに、キャリヤ移動度の上昇に伴って薄膜トランジスタを小さくすることができ、表示画質の高精細化や装置構成の小型軽量化、薄型化、低消費電力化等を図ることができる。
【０００３】
以下に、低温ポリシリコントランジスタを用いた半導体集積回路の一例について、図面を参照して説明する。
図８は、従来技術における低温ポリシリコントランジスタを用いた半導体集積回路の一例を示す回路構成図である。ここでは、半導体集積回路の一例として、ＣＭＯＳ演算増幅器（差動増幅回路）を示し、その構造について説明する。
ＣＭＯＳ演算増幅器は、例えば、図８に示すように、高電位電圧Ｖｄｄと接点ＮＰの間に、各々、ｐチャネル型の薄膜トランジスタＴｐ１とｎチャネル型の薄膜トランジスタＴｎ２からなる直列接続部、及び、ｐチャネル型の薄膜トランジスタＴｐ３とｎチャネル型の薄膜トランジスタＴｎ４からなる直列接続部が並列に接続され、また、接点ＮＰ１と低電位電圧Ｖｓｓ（例えば、接地電位Ｖｇｎｄ）の間に、ｎチャネル型の薄膜トランジスタＴｎ５が接続された構成を有している。
【０００４】
ここで、薄膜トランジスタＴｐ１とＴｐ３のゲート端子は相互に接続されるとともに、薄膜トランジスタＴｐ１とＴｎ２の接続接点ＮＰ２に接続されている。
また、薄膜トランジスタＴｎ２及びＴｎ４のゲート端子には、各々、入力信号Ｉｐ１、Ｉｐ２が入力され、薄膜トランジスタＴｎ５のゲート端子には、所定のバイアス電圧Ｖｂが印加されるように構成されている。薄膜トランジスタＴｐ３とＴｎ４の接続接点の電圧レベルは出力信号Ｏｐとして出力される。
【０００５】
このような構成を有するＣＭＯＳ演算増幅器においては、例えば、入力信号Ｉｐ１の電圧レベルが入力信号Ｉｐ２の電圧レベルよりも高くなると、薄膜トランジスタＴｎ２の電流駆動能力が薄膜トランジスタＴｎ４の電流駆動能力より大きくなることにより、薄膜トランジスタＴｎ２のドレイン電流が増加するとともに、薄膜トランジスタＴｎ４のドレイン電流が減少する。これにより、接点ＮＰ２の電圧レベルが低下して、薄膜トランジスタＴｐ３の電流駆動能力が増大してドレイン電流が増加することにより、高電位電圧Ｖｄｄに基づくハイレベルの出力信号Ｏｐが出力される。
【０００６】
一方、入力信号Ｉｐ１の電圧レベルが入力信号Ｉｐ２の電圧レベルよりも低くなると、薄膜トランジスタＴｎ４の電流駆動能力が薄膜トランジスタＴｎ２の電流駆動能力より大きくなることにより、薄膜トランジスタＴｎ４のドレイン電流が増加するとともに、薄膜トランジスタＴｎ２のドレイン電流が減少する。これにより、接点ＮＰ２の電圧レベルが上昇して、薄膜トランジスタＴｐ３の電流駆動能力が低下してドレイン電流が減少することにより、低電位電圧Ｖｓｓに基づくローレベルの出力信号Ｏｐが出力される。
すなわち、入力信号Ｉｐ１及びＩｐ２の電圧レベルの差分が検出されて出力信号Ｏｐとして出力される。なお、このようなＣＭＯＳ演算増幅器は、例えば、特許文献１や特許文献２等に、回路構成やその動作が記載されている。
【０００７】
【特許文献１】
特開２０００−２８６６９４号公報  （第４頁、図７）
【特許文献２】
特開２０００−１１４９５４号公報  （第３頁、図７）
【０００８】
【発明が解決しようとする課題】
しかしながら、上述したような半導体集積回路（例えば、ＣＭＯＳ演算増幅器）を、低温ポリシリコントランジスタを用いた構成した場合、一般に、同等の半導体集積回路を、単結晶シリコントランジスタを用いて構成した場合に比較して、トランジスタのキャリヤ移動度が比較的低く、駆動能力が不十分であるため、入力信号のレベル変化に対する出力信号の応答特性（信号電圧の立ち上がり及び立ち下がりの応答特性；スルーレート）が低いという問題を有していた。
【０００９】
また、上述したような半導体集積回路の装置構成を小型化するために、各低温ポリシリコントランジスタ（薄膜トランジスタ）のチャンネル幅Ｗｓを小さく設定すると、出力段の駆動能力が低下して、上述した出力信号のスルーレートが一層低下してしまう、という問題を有していた。
さらに、このような低温ポリシリコントランジスタを用いて、上述したようなＣＭＯＳ演算増幅器を構成した場合、出力信号の周波数帯域幅に対する利得の低下が顕著となるため、信号増幅特性を評価するための指標であるＧＢ積（Ｇａｉｎ  Ｂａｎｄ  ｗｉｄｔｈ  ｐｒｏｄｕｃｔ；利得と帯域幅の積）が劣化して、充分な信号増幅特性が得られないという問題を有していた。
【００１０】
そこで、本発明は、上述した問題点に鑑み、低温ポリシリコントランジスタを適用して構成される集積回路において、出力信号のスルーレートの低下を抑制しつつ、回路構成の小型化を図ることができ、また、集積回路として演算増幅器等に適用した場合であっても、良好な信号増幅特性（ＧＢ積の拡大）を実現することができる半導体集積回路装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置は、第１の入力信号に基づいて、第１の電源電圧に基づく第１の信号レベル及び第２の電源電圧に基づく第２の信号レベルを出力端子に供給する第１の出力レベル設定手段と、前記第１の入力信号と前記出力端子に供給される信号レベルとの電位差を保持する第１の電圧保持手段と、前記第１の入力信号と同一の信号極性を有する第２の入力信号に基づいて、前記第１の信号レベル及び前記第２の信号レベルを出力端子に供給する第２の出力レベル設定手段と、前記第２の入力信号と前記出力端子に供給される信号レベルとの電位差を保持する第２の電圧保持手段と、を備え、前記第１の入力信号及び前記第２の入力信号を同期して入力することにより、前記第１の信号レベル又は前記第２の信号レベルを、前記出力端子を介して、出力信号として選択的に出力することを特徴とする。
【００１２】
請求項２記載の半導体集積回路装置は、請求項１記載の半導体集積回路装置において、少なくとも、前記第１の出力レベル設定手段及び前記第１の出力レベル設定手段は、各々、チャネル極性が異なる多結晶シリコントランジスタを用いて構成されていることを特徴とする。
請求項３記載の半導体集積回路装置は、請求項１又は２記載の半導体集積回路装置において、前記第１の出力レベル設定手段は、前記出力信号として前記第１の信号レベルを出力する際の、前記第１の入力信号及び前記第２の入力信号に対する前記出力信号の応答特性を規定し、前記第２の出力レベル設定手段は、前記出力信号として前記第２の信号レベルを出力する際の、前記第１の入力信号及び前記第２の入力信号に対する前記出力信号の応答特性を規定することを特徴とする。
【００１３】
請求項４記載の半導体集積回路装置は、請求項３記載の半導体集積回路装置において、前記第１の電源電圧は高電位電圧であり、前記第２の電源電圧は低電位電圧であって、前記第１の出力レベル設定手段は、前記出力信号の信号レベルの立ち上がり特性を規定し、前記第２の出力レベル設定手段は、前記出力信号の信号レベルの立ち下がり特性を規定することを特徴とする。
【００１４】
請求項５記載の半導体集積回路装置は、請求項１乃至４のいずれかに記載の半導体集積回路装置において、前記半導体集積回路装置は、各々、チャネル極性が異なる多結晶シリコントランジスタを用いて構成され、共通する所定の入力信号に基づいて、同一の信号極性を有する一対の制御信号を個別に出力する一対の演算手段を備え、前記演算手段は、前記一対の制御信号を、各々、前記第１及の入力信号及び第２の入力信号として、前記第１の出力レベル設定手段及び第２の出力レベル設定手段に個別に供給することを特徴とする。
請求項６記載の半導体集積回路装置は、請求項５記載の半導体集積回路装置において、前記演算手段は、各々、前記所定の入力信号を用いた差動増幅処理を実行する差動増幅機能を備え、該差動増幅処理の結果を、前記一対の制御信号として出力することを特徴とする。
【００１５】
請求項７記載の半導体集積回路装置は、請求項５又は６記載の半導体集積回路装置において、前記半導体集積回路装置は、各々、チャネル極性が異なる多結晶シリコントランジスタを用いて構成され、前記第１の電源電圧及び第２の電源電圧に基づいて、所定のバイアス電圧を生成する一対のバイアス電圧設定手段を備え、前記バイアス電圧設定手段は、前記バイアス電圧を、少なくとも、前記第１の出力レベル設定手段及び前記第２の出力レベル設定手段に個別に供給することを特徴とする。
請求項８記載の半導体集積回路装置は、請求項２乃至７のいずれかに記載の半導体集積回路装置において、前記多結晶シリコントランジスタは、概ね５００℃以下の温度条件で形成した低温多結晶シリコンを用いた薄膜トランジスタであることを特徴とする。
【００１６】
すなわち、本発明に係る半導体集積回路装置は、チャネル極性が異なる低温ポリシリコントランジスタ（多結晶シリコントランジスタ）を適用して、同等の回路構成を有する一対の回路部（増幅回路部）を共通の入力端子及び出力端子間に並列に接続し、一方の回路部により出力信号の立ち上がり特性を規定するとともに、他方の回路部により出力信号の立ち下がり特性を規定することにより、各々の回路部において出力信号の個別の応答特性（スルーレート）を改善することができるので、高価かつ繁雑な製造プロセスを必要とする単結晶シリコントランジスタを用いることなく、簡易かつ安価な製造プロセスにより、良好な出力応答特性を有する集積回路（例えば、演算増幅器）を実現することができる。
【００１７】
また、この場合、集積回路を構成する低温ポリシリコントランジスタのサイズ（チャネル幅）を縮小した場合であっても、該集積回路における直流的な電位関係（出力利得）は変化しないので、集積回路の回路面積を小型化しつつ、利得が一定となる帯域幅を拡大させて、良好な信号増幅特性（ＧＢ積の拡大）を実現することができる。
【００１８】
【発明の実施の形態】
以下、本発明に係る半導体集積回路装置の実施の形態について、図面を参照しながら説明する。
図１は、本発明に係る半導体集積回路装置の一実施形態を示す概略図である。ここで、本実施形態においては、本発明に係る半導体集積回路装置を、ＣＭＯＳ演算増幅器に適用した場合について説明する。なお、図１に示すＣＭＯＳ演算増幅器を構成する薄膜トランジスタは、全て低温ポリシリコントランジスタを適用するものとする。
【００１９】
図１に示すように、本実施形態に係るＣＭＯＳ演算増幅器１００は、第１の増幅回路部ＡＰＡと、第２の増幅回路部ＡＰＢと、備え、これらの増幅回路部ＡＰＡ、ＡＰＢが第１の入力端子Ｔｉ１及び第２の入力端子Ｔｉ２と、出力端子Ｔｏｕｔとの間に、並列に接続された構成を有している。
また、第１の増幅回路部ＡＰＡ及び第２の増幅回路部ＡＰＢには、各々、電源電圧として高電位電圧（第１の電源電圧）Ｖｄｄと低電位電圧（第２の電源電圧；例えば、接地電位）Ｖｓｓが印加され、これらの高電位電圧Ｖｄｄ及び低電位電圧Ｖｓｓとの間に、バイアス電圧設定部１０Ａ、１０Ｂと、差動増幅部２０Ａ、２０Ｂと、出力増幅部３０Ａ、３０Ｂが接続された構成を有している。
【００２０】
バイアス設定部（バイアス電圧設定手段）１０Ａ、１０Ｂは、高電位電圧Ｖｄｄと低電位電圧Ｖｓｓ間の電位差を、所定の抵抗比で分圧して得られる信号電圧（直流信号）を、後段の差動増幅部２０Ａ、２０Ｂ及び出力増幅部３０Ａ、３０Ｂに対して、バイアス電圧として出力する。
具体的には、図１に示すように、第１の増幅回路部ＡＰＡにおけるバイアス設定部１０Ａは、高電位電圧Ｖｄｄと低電位電圧Ｖｓｓの間に、ｐチャネル型の薄膜トランジスタＭｐ１とｎチャネル型の薄膜トランジスタＭｎ２が直列に接続され、また、これらの薄膜トランジスタＭｐ１とＭｎ２の接続接点ＮＡ１が、各薄膜トランジスタＭｐ１及びＭｎ２のゲート端子に接続された構成を有し、当該接続接点ＮＡ１の信号電圧がバイアス電圧として差動増幅部２０Ａ及び出力増幅部３０Ａに出力されている。すなわち、高電位電圧Ｖｄｄと低電位電圧Ｖｓｓ間の電位差を、各薄膜トランジスタＭｐ１、Ｍｎ２の導通抵抗の比で分圧して得られた信号電圧（直流電圧）がバイアス電圧として出力される。
【００２１】
また、第２の増幅回路部ＡＰＢにおけるバイアス設定部１０Ｂにおいても、バイアス設定部１０Ａと同様に、低電位電圧Ｖｓｓと高電位電圧Ｖｄｄの間に、薄膜トランジスタＭｎ１と薄膜トランジスタＭｐ２が直列に接続され、また、これらの薄膜トランジスタＭｎ１とＭｐ２の接続接点ＮＢ１が、各薄膜トランジスタＭｎ１及びＭｐ２のゲート端子に接続された構成を有し、当該接続接点ＮＢ１の信号電圧がバイアス電圧として差動増幅部２０Ｂ及び出力増幅部３０Ｂに出力する構成を有している。
【００２２】
差動増幅部（演算手段）２０Ａ、２０Ｂは、周知の差動増幅回路と同様に、第１の入力端子Ｔｉ１及び第２の入力端子Ｔｉ２を介して入力される入力信号ＩＮ１、ＩＮ２の信号電圧の差を検出して増幅し、該検出信号を後段の出力増幅部３０Ａ、３０Ｂに出力する。
具体的には、第１の増幅回路部ＡＰＡにおける差動増幅部２０Ａは、図１に示すように、高電位電圧Ｖｄｄと接点ＮＡ２の間に、各々、ｐチャネル型の薄膜トランジスタＭｐ６とｎチャネル型の薄膜トランジスタＭｎ４からなる直列接続部、及び、ｐチャネル型の薄膜トランジスタＭｐ７とｎチャネル型の薄膜トランジスタＭｎ５からなる直列接続部が並列に接続され、また、接点ＮＡ２と低電位電圧Ｖｓｓの間に、ｎチャネル型の薄膜トランジスタＭｎ３が接続された構成を有している。
【００２３】
ここで、薄膜トランジスタＭｐ６及びＭｐ７のゲート端子は相互に接続され、薄膜トランジスタＭｐ６とＭｎ４との接続接点に接続されている。また、薄膜トランジスタＭｎ３のゲート端子には、上述したバイアス設定部１０Ａから出力されたバイアス電圧が印加され、薄膜トランジスタＭｎ４及びＭｎ５のゲート端子には、各々、入力端子Ｔｉ１を介して入力信号（第１の入力信号）ＩＮ１が、また、入力端子Ｔｉ２を介して入力信号（第２の入力信号）ＩＮ２が、入力されるように構成されている。そして、薄膜トランジスタＭｐ７とＭｎ５との接続接点に現れる信号電圧（差動出力；制御信号）が、検出信号として後段の出力増幅部３０Ａに出力される。
【００２４】
また、第２の増幅回路部ＡＰＢにおける差動増幅部２０Ｂにおいても同様に、低電位電圧Ｖｓｓと接点ＮＢ２の間に、各々、薄膜トランジスタＭｎ６とＭｐ４からなる直列接続部、及び、薄膜トランジスタＭｎ７とＭｐ５からなる直列接続部が並列に接続され、また、接点ＮＢ２と高電位電圧Ｖｄｄの間に、薄膜トランジスタＭｐ３が接続された構成を有している。
【００２５】
ここで、薄膜トランジスタＭｎ６及びＭｎ７のゲート端子は相互に接続され、薄膜トランジスタＭｎ６とＭｐ４との接続接点に接続されている。また、薄膜トランジスタＭｐ３のゲート端子には、上述したバイアス設定部１０Ｂから出力されたバイアス電圧が印加され、薄膜トランジスタＭｐ４及びＭｐ５のゲート端子には、各々、入力端子Ｔｉ１、Ｔｉ２を介して、入力信号ＩＮ１、ＩＮ２が入力されるように構成されている。そして、薄膜トランジスタＭｎ７とＭｐ５との接続接点に現れる信号電圧（差動出力；制御信号）が、検出信号として、後段の出力増幅部３０Ｂに出力される。
【００２６】
出力増幅部３０Ａ、３０Ｂは、差動増幅部２０Ａ、２０Ｂから出力される検出信号の信号レベルを反転して、高電位電圧Ｖｄｄ又は低電位電圧Ｖｓｓに基づく信号電圧に増幅し、出力端子を介して出力信号として出力する。
具体的には、第１の増幅回路部ＡＰＡにおける出力増幅部（第１の出力レベル設定手段）３０Ａは、図１に示すように、高電位電圧Ｖｄｄと低電位電圧Ｖｓｓの間に、ｐチャネル型の薄膜トランジスタＭｐ８とｎチャネル型の薄膜トランジスタＭｎ９が直列に接続され、また、これらの薄膜トランジスタの接続接点ＮＡ３が、コンデンサ（第１の電圧保持手段）Ｃｐａを介して薄膜トランジスタＭｐ８のゲート端子に接続されるとともに、出力接点Ｔｏｕｔを介して出力信号ＯＵＴとして出力する構成を有している。ここで、薄膜トランジスタＭｎ９のゲート端子には、上述したバイアス設定部１０Ａから出力されたバイアス電圧が印加されるように構成されている。
【００２７】
また、第２の増幅回路部ＡＰＢにおける出力増幅部（第２の出力レベル設定手段）３０Ｂにおいても同様に、低電位電圧Ｖｓｓと高電位電圧Ｖｄｄの間に、ｎチャネル型の薄膜トランジスタＭｎ８とｐチャネル型の薄膜トランジスタＭｐ９が直列に接続され、また、これらの薄膜トランジスタの接続接点ＮＢ３が、コンデンサ（第２の電圧保持手段）Ｃｐｂを介して薄膜トランジスタＭｎ８のゲート端子に接続されるとともに、出力接点Ｔｏｕｔを介して出力信号ＯＵＴとして出力する構成を有している。ここで、薄膜トランジスタＭｐ９のゲート端子には、上述したバイアス設定部１０Ｂから出力されたバイアス電圧が印加されるように構成されている。
すなわち、本実施形態に係る第１の増幅回路部ＡＰＡ及び第２の増幅回路部ＡＰＢは、各々、バイアス設定部１０Ａ、１０Ｂ、差動増幅部２０Ａ、２０Ｂ及び出力増幅部３０Ａ、３０Ｂがカスケード接続された構成を有している。
【００２８】
このような構成を有するＣＭＯＳ演算増幅器１００において、入力信号ＩＮ１の信号電圧が入力信号ＩＮ２の信号電圧よりも高い場合には、第１の増幅回路部ＡＰＡにおいては、差動増幅部２０Ａを構成する薄膜トランジスタＭｎ４の電流駆動能力が薄膜トランジスタＭｎ５よりも増大することにより、薄膜トランジスタＭｐ７の電流駆動能力が増大して、高電位電圧Ｖｄｄに基づくハイレベルの検出信号が出力増幅部３０Ａに出力される。
【００２９】
これにより、出力増幅部３０Ａを構成する薄膜トランジスタＭｐ８がオフ動作して、バイアス設定部１０Ａから供給されるバイアス電圧に基づいて電流駆動能力が設定される薄膜トランジスタＭｎ９を介して、低電位電圧Ｖｓｓに基づく信号電圧（ローレベル）が接続接点ＮＡ３に印加される。このとき、接続接点ＮＡ３の信号電圧と差動増幅部２０Ａの検出信号との電位差が、薄膜トランジスタＭｐ８のゲート−ドレイン間に接続されたコンデンサＣｐａに電圧成分として蓄積、保持される。
【００３０】
このとき、第２の増幅回路部ＡＰＢにおいては、差動増幅部２０Ｂを構成する薄膜トランジスタＭｐ５の電流駆動能力が薄膜トランジスタＭｐ４よりも増大することにより、高電位電圧Ｖｄｄに基づくハイレベルの検出信号が出力増幅部３０Ｂに出力される。
これにより、出力増幅部３０Ｂを構成する薄膜トランジスタＭｎ８がオン動作して、低電位電圧Ｖｓｓに基づく信号電圧（ローレベル）が接続接点ＮＢ３に印加される。このとき、接続接点ＮＢ３の信号電圧と差動増幅部２０Ｂの検出信号との電位差が、薄膜トランジスタＭｎ８のゲート−ドレイン間に接続されたコンデンサＣｐｂに電圧成分として蓄積、保持される。
【００３１】
一方、入力信号ＩＮ１の信号電圧が入力信号ＩＮ２の信号電圧よりも低い場合には、第１の増幅回路部ＡＰＡにおいては、差動増幅部２０Ａを構成する薄膜トランジスタＭｎ５の電流駆動能力が薄膜トランジスタＭｎ４よりも増大することにより、低電位電圧Ｖｓｓに基づくローレベルの検出信号が出力増幅部３０Ａに出力される。
これにより、出力増幅部３０Ａを構成する薄膜トランジスタＭｐ８がオン動作して、高電位電圧Ｖｄｄに基づく信号電圧（ハイレベル）が接続接点ＮＡ３に印加される。このとき、接続接点ＮＡ３の信号電圧と差動増幅部２０Ａの検出信号との電位差がコンデンサＣｐａに電圧成分として蓄積、保持される。
【００３２】
このとき、第２の増幅回路部ＡＰＢにおいては、差動増幅部２０Ｂを構成する薄膜トランジスタＭｐ４の電流駆動能力が薄膜トランジスタＭｐ５よりも増大することにより、薄膜トランジスタＭｎ７の電流駆動能力が増大して、低電位電圧Ｖｓｓに基づくローレベルの検出信号が出力増幅部３０Ｂに出力される。
これにより、出力増幅部３０Ｂを構成する薄膜トランジスタＭｎ８がオフ動作して、バイアス設定部１０Ｂから供給されるバイアス電圧に基づいて電流駆動能力が設定される薄膜トランジスタＭｐ９を介して、高電位電圧Ｖｄｄに基づく信号電圧（ハイレベル）が接続接点ＮＢ３に印加される。このとき、接続接点ＮＢ３の信号電圧と差動増幅部２０Ｂの検出信号との電位差がコンデンサＣｐｂに電圧成分として蓄積、保持される。
したがって、本実施形態に係るＣＭＯＳ演算増幅器においては、入力信号ＩＮ１の信号電圧が入力信号ＩＮ２の信号電圧よりも高い場合には、ローレベルの出力信号ＯＵＴが出力され、入力信号ＩＮ１の信号電圧が入力信号ＩＮ２の信号電圧よりも低い場合には、ハイレベルの出力信号ＯＵＴが出力される。
【００３３】
次いで、上述したような構成を有するＣＭＯＳ演算増幅器１００における出力特性（トランジスタサイズとスルーレートとの関係）について、図面を参照して具体的に説明する。ここでは、本実施形態に係るＣＭＯＳ演算増幅器の出力特性の説明に先立って、まず、該ＣＭＯＳ演算増幅器を構成する各増幅回路部における出力特性について説明し、本発明の優位性を検証する。
【００３４】
図２は、本実施形態に係るＣＭＯＳ演算増幅器を構成する第１の増幅回路部を示す回路構成図であり、図３は、本実施形態に係るＣＭＯＳ演算増幅器を構成する第２の増幅回路部を示す回路構成図である。また、図４乃至図６は、第１の増幅回路部及び第２の増幅回路部、並びに、本実施形態に係るＣＭＯＳ演算増幅部における出力特性（トランジスタサイズとスルーレートとの関係）を示す実験データである。
【００３５】
ここで、図２に示す第１の増幅回路部ＡＰＡ及び図３に示す第２の増幅回路部ＡＰＢ、並びに、図１に示したＣＭＯＳ演算増幅器１００における出力特性の比較検証を容易にするために、各薄膜トランジスタＭｐ１〜Ｍｐ９、Ｍｎ１〜Ｍｎ９は、表１及び表２に示すように、いずれもチャネル長４μｍとなるようにトランジスタサイズが設定されている。また、薄膜トランジスタＭｐ１〜Ｍｐ７及びＭｎ１〜Ｍｎ７は、いずれもチャネル幅Ｗが均等となるように構成され、薄膜トランジスタＭｐ８及びＭｎ８はチャネル幅Ｗｓを有し、薄膜トランジスタＭｐ９及びＭｎ９はチャネル幅Ｗｓ／５を有するように構成されている。
【００３６】
一方、ＣＭＯＳ演算増幅器１００を構成する各薄膜トランジスタＭｐ１〜Ｍｐ９、Ｍｎ１〜Ｍｎ９においても、表３に示すように、いずれもチャネル長４μｍとなるようにトランジスタサイズが設定されている。また、ＣＭＯＳ演算増幅器１００においては、上記第１の増幅回路部ＡＰＡ及び第２の増幅回路部ＡＰＢにおける回路面積と、駆動能力が同等となるように、各薄膜トランジスタＭｐ１〜Ｍｐ９、Ｍｎ１〜Ｍｎ９のチャンネル幅を、図２に示す第１の増幅回路部ＡＰＡ及び図３に示す第２の増幅回路部ＡＰＢを構成する各薄膜トランジスタＭｐ１〜Ｍｐ９、Ｍｎ１〜Ｍｎ９の半分（１／２）になるように設定している。
【００３７】
【表１】
2004343470.tif 000003
【００３８】
【表２】
2004343470.tif 000004
【００３９】
【表３】
2004343470.tif 000005
【００４０】
なお、表１乃至表３において、第１の増幅回路部ＡＰＡ（図２）及び第２の増幅回路部ＡＰＢ（図３）を構成する各薄膜トランジスタＭｐ１〜Ｍｐ７及びＭｎ１〜Ｍｎ７のチャネル幅Ｗを、Ｗ＝２５μｍとした場合、本実施形態に係るＣＭＯＳ演算増幅器１００（図１）を構成する各薄膜トランジスタＭｐ１〜Ｍｐ７及びＭｎ１〜Ｍｎ７に設定されるチャネル幅Ｗ／２を、１２μｍとしてサブミクロンオーダーの端数を切り捨てる。また、ＣＭＯＳ演算増幅器１００の各薄膜トランジスタＭｐ１〜Ｍｐ７及びＭｎ１〜Ｍｎ７に設定されるチャネル幅Ｗｓ／２を、１２μｍ又は３６μｍとした場合、該ＣＭＯＳ演算増幅器１００の薄膜トランジスタＭｎ９およびＭｐ９のチャンネル幅（Ｗｓ／２）／５は、２．４μｍ又は７．２μｍとなるため、これらの薄膜トランジスタＭｎ９およびＭｐ９のチャンネルサイズを、チャネル長とチャネル幅の比を保ったまま、チャンル長１０μｍ及びチャネル幅６μｍ（Ｗｓ／２＝１２μｍ）、又は、同様にチャンル長５μｍ及びチャネル幅９μｍ（Ｗｓ／２＝３６μｍ）に設定する。また、出力端子Ｔｏｕｔには２０ｐＦの容量成分を負荷容量として接続する。
【００４１】
以上のような条件に設定された第１の増幅回路部及び第２の増幅回路部について、ヴォルテージ・フォロワ回路を組み、入力信号に対する出力信号の応答特性を測定した。
図２に示した第１の増幅回路部ＡＰＡにおいては、入力信号ＩＮ１の信号電圧が入力信号ＩＮ２よりも高い状態から、入力信号ＩＮ１の信号電圧が入力信号ＩＮ２よりも低い状態に切り替わることにより、出力増幅部３０Ａからの出力信号ＯＵＴがローレベルからハイレベルに変化する立ち上がり時において、差動増幅部２０Ａからローレベルの検出信号が出力増幅部３０Ａに出力されて、薄膜トランジスタＭｐ８のゲート端子に印加されることにより、薄膜トランジスタＭｐ８がオン動作して高電位電圧Ｖｄｄから充電電流が流れて、接続接点ＮＡ３（出力端子Ｔｏｕｔ）に接続された負荷容量が充電され、出力信号ＯＵＴの信号レベルがハイレベルに設定される。
【００４２】
ここで、薄膜トランジスタＭｐ８の電流駆動能力は、薄膜トランジスタＭｐ８のゲート−ドレイン間に接続されたコンデンサＣｐａに保持される電圧成分により、上記入力信号（差動増幅部からの検出信号）の切り替わりに迅速に対応して電流駆動能力を増大させるので、図４乃至図６に特性曲線ＳＶａ（細実線）として示すように、上記負荷容量を充電する際の出力信号の応答特性、すなわち、立ち上がりのスルーレートが、チャネル幅Ｗやチャネル比Ｗｓ／Ｗに関わらず、向上する（出力信号の信号電圧が急峻に上昇する）。
【００４３】
一方、入力信号ＩＮ１の信号電圧が入力信号ＩＮ２よりも低い状態から、入力信号ＩＮ１の信号電圧が入力信号ＩＮ２よりも高い状態に切り替わる場合においては、出力増幅部３０Ａからの出力信号ＯＵＴがハイレベルからローレベルに変化する立ち下がり時に、差動増幅部２０Ａからハイレベルの検出信号が出力増幅部３０Ａに出力されて、薄膜トランジスタＭｐ８のゲート端子に印加されることにより、薄膜トランジスタＭｐ８がオフ動作して、所定のバイアス電圧に基づいてオン動作する薄膜トランジスタＭｎ９を介して、上記充電電流が低電位電圧Ｖｓｓへ放電され、出力信号ＯＵＴの信号レベルがローレベルに設定される。
【００４４】
ここで、薄膜トランジスタＭｎ９の電流駆動能力は、バイアス設定部１０Ａから供給されるバイアス電圧に基づく所定値に固定されるので、図４乃至図６に特性曲線ＳＶａとして示すように、上記充電電流を放電する際の出力信号の応答特性、すなわち、立ち下がりのスルーレートが、チャネル幅Ｗが小さく、かつ、チャネル比Ｗｓ／Ｗが小さくなるほど、顕著に劣化する（出力信号の信号電圧が緩やかに下降する）。
【００４５】
また、図３に示した第２の増幅回路部ＡＰＢにおいては、上述した場合と同様に、出力信号ＯＵＴがローレベルからハイレベルに変化する立ち上がり時において、差動増幅部２０Ｂからローレベルの検出信号が出力増幅部３０Ｂに出力されて、薄膜トランジスタＭｎ８のゲート端子に印加されることにより、薄膜トランジスタＭｐ８がオフ動作して、所定のバイアス電圧に基づいてオン動作する薄膜トランジスタＭｐ９を介して、高電位電圧Ｖｄｄから充電電流が流れて、接続接点ＮＢ３（出力端子Ｔｏｕｔ）に接続された負荷容量が充電され、出力信号ＯＵＴの信号レベルがハイレベルに設定される。
【００４６】
ここで、薄膜トランジスタＭｐ９の電流駆動能力は、バイアス設定部１０Ｂから供給されるバイアス電圧に基づく所定値に固定されるので、図４乃至図６に特性曲線ＳＶｂ（細点線）として示すように、上記充電電流を供給する際の出力信号の応答特性（立ち上がりのスルーレート）が、チャネル幅Ｗが小さく、かつ、チャネル比Ｗｓ／Ｗが小さくなるほど、顕著に劣化する（出力信号の信号電圧が緩やかに上昇する）。
【００４７】
一方、出力信号ＯＵＴがハイレベルからローレベルに変化する立ち下がり時においては、差動増幅部２０Ｂからハイレベルの検出信号が出力増幅部３０Ｂに出力されて、薄膜トランジスタＭｎ８のゲート端子に印加されることにより、薄膜トランジスタＭｎ８がオン動作して低電位電圧Ｖｓｓに充電電流が流れて、接続接点ＮＢ３（出力端子Ｔｏｕｔ）に接続された負荷容量が放電され、出力信号ＯＵＴの信号レベルがローレベルに設定される。
【００４８】
ここで、薄膜トランジスタＭｎ８の電流駆動能力は、薄膜トランジスタＭｐ８のゲート−ドレイン間に接続されたコンデンサＣｐｂに保持される電圧成分により、差動増幅部２０Ｂからの検出信号の切り替わりに迅速に対応して電流駆動能力を増大させるので、図４乃至図６に特性曲線ＳＶｂ（細点線）として示すように、上記負荷容量を放電する際の出力信号の応答特性（立ち下がりのスルーレート）が、チャネル幅Ｗやチャネル比Ｗｓ／Ｗに関わらず、向上する（出力信号の信号電圧が急峻に下降する）。
【００４９】
このように、第１の増幅回路部ＡＰＡにおいては、立ち上がりスルーレートに優れる一方、立ち下がりスルーレートに劣り、また、第２の増幅回路部ＡＰＢにおいては、立ち上がりスルーレートに劣る一方、立ち下がりスルーレートに優れる、という相反する出力特性を有している。したがって、これらの増幅回路部のいずれか一方を、単体でＣＭＯＳ演算増幅器に適用した場合、入力電圧Ｖｉｎ（図４乃至図６中、矩形信号ＳＶｉ（一点鎖線）として表示）に対する出力信号ＯＵＴの、立ち上がり及び立ち下がり双方の応答特性を良好に設定することができなくなる、という問題を有している。
【００５０】
そこで、本実施形態においては、図１に示したように、低温ポリシリコントランジスタによって構成した、相補構造を有する一対の増幅回路部（第１及び第２の増幅回路部）を、入力端子と出力端子間に並列に接続した構成を有している。
これによれば、出力信号ＯＵＴがローレベルからハイレベルに変化する立ち上がり時においては、上述したように、第１の増幅回路部（図２）において、差動増幅部２０Ａからのローレベルの検出信号が、出力増幅部３０Ａの薄膜トランジスタＭｐ８のゲート端子に印加されることにより、薄膜トランジスタＭｐ８がオン動作して電流駆動能力が増大し、出力端子Ｔｏｕｔに接続された負荷容量が迅速に充電されるので、図４乃至図６に特性曲線ＳＶｘ（太実線）として示すように、出力信号の応答特性（立ち上がりのスルーレート）が、チャネル幅Ｗやチャネル比Ｗｓ／Ｗに関わらず、向上する（出力信号の信号電圧が急峻に上昇する）ことが判明した。
【００５１】
一方、出力信号ＯＵＴがハイレベルからローレベルに変化する立ち下がり時においては、上述したように、第２の増幅回路部（図３）において、差動増幅部２０Ｂからのハイレベルの検出信号が、出力増幅部３０Ｂの薄膜トランジスタＭｎ８のゲート端子に印加されることにより、薄膜トランジスタＭｎ８がオン動作して電流駆動能力が増大し、出力端子Ｔｏｕｔに接続された負荷容量が迅速に放電されるので、図４乃至図６に特性曲線ＳＶｘ（太実線）として示すように、出力信号の応答特性（立ち下がりのスルーレート）が、チャネル幅Ｗやチャネル比Ｗｓ／Ｗに関わらず、向上する（出力信号の信号電圧が急峻に下降する）ことが判明した。
【００５２】
このように、本実施形態に係るＣＭＯＳ演算増幅器においては、立ち上がり及び立ち下がりのいずれのスルーレートにも優れた特性を示すことが確認された。また、チャネル幅Ｗやチャネル比Ｗｓ／Ｗを小さく設定した場合であっても、立ち上がり及び立ち下がりのスルーレートの劣化が少ないので、ＣＭＯＳ演算増幅器の回路面積を縮小して、装置構成を小型化した場合であっても、良好なスルーレート特性を実現することができる。
【００５３】
次いで、上述したような構成を有するＣＭＯＳ演算増幅器１００における出力特性（トランジスタサイズとＧＢ積との関係）について、図面を参照して具体的に説明する。
図７は、第１の増幅回路部及び第２の増幅回路部、並びに、本実施形態に係るＣＭＯＳ演算増幅部における出力特性（トランジスタサイズとＧＢ積との関係）を示す実験データ（交流解析結果）である。ここでは、上述した場合と同等の条件（表１乃至表３）に設定された第１の増幅回路部及び第２の増幅回路部、並びに、本実施形態に係るＣＭＯＳ演算増幅部について、増幅処理に係る信号周波数と利得との関係を測定した。
【００５４】
上述した第１及び第２の増幅回路部並びに本実施形態に係るＣＭＯＳ演算増幅器における信号周波数と利得との関係は、図７に示すように、いずれもほぼ同等の変化傾向を示し、信号周波数が比較的低い帯域においては、利得が略一定の傾向を示し、該信号周波数が上昇するにしたがって、利得が徐々に低下する傾向を示す結果が得られた。このことから、第１及び第２の増幅回路部並びにＣＭＯＳ演算増幅器を構成する薄膜トランジスタのチャネル幅Ｗに関わらず（すなわち、薄膜トランジスタのチャネル幅Ｗを変更した場合であっても）、利得の特性は略同等となることが観測された。なお、図７において、特性曲線ＳＧａ（細実線）は、第１の増幅回路部ＡＰＡにおける利得の変化を示し、特性曲線ＳＧｂ（細点線）は、第２の増幅回路部ＡＰＢにおける利得の変化を示し、特性曲線ＳＧｘ（太実線）は、本実施形態に係るＣＭＯＳ演算増幅器１００における利得の変化を示す。
【００５５】
また、図７（ａ）〜（ｃ）に示すように、出力信号の信号レベルを制御する薄膜トランジスタ（出力増幅部の薄膜トランジスタＭｐ８、Ｍｎ８）に対する他の薄膜トランジスタのチャネル幅の比（チャネル比）Ｗｓ／Ｗが減少するほど、信号周波数が比較的高い帯域まで略一定の利得が得られる（帯域幅が拡大する）ことが判明した。これにより、各増幅回路部を構成する薄膜トランジスタ（チャネル幅Ｗ）の直流的な電位関係を一定に保持したまま、出力増幅部の薄膜トランジスタＭｐ８、Ｍｎ８のチャネル幅Ｗｓを変化させることができ、このチャネル幅Ｗｓを制御することにより、帯域幅（遮断周波数）を変化させることができる。
【００５６】
したがって、本実施形態に係るＣＭＯＳ演算増幅回路においても、薄膜トランジスタのチャネル比Ｗｓ／Ｗを小さく設定することにより、ＧＢ積（利得と帯域幅の積）を改善することができ、信号増幅特性を向上させることができる。
また、このとき、ＣＭＯＳ演算増幅器全体の面積は、各薄膜トランジスタのチャンネル幅Ｗにほぼ比例するので、該チャンネル幅Ｗを小さくして装置構成（回路面積）を小型化することができるとともに、上述したように、良好なスルーレート特性を維持することができる。なお、図７（ｂ）、（ｃ）において、図中、特性曲線ＳＧｃ、ＳＧｄ（太点線）は、本実施形態に係るＣＭＯＳ演算増幅器における薄膜トランジスタＭｐ８、Ｍｎ８及びＭｎ９、Ｍｐ９のチャネル幅Ｗｓ／２を、各々、３６μｍ、１２μｍに設定した場合の利得特性を示す測定結果である。
【００５７】
なお、上述した実施形態においては、本発明が適用される半導体集積回路装置として、ＣＭＯＳ演算増幅器（差動増幅回路）を備えた構成を示したが、本発明はこの形態に限定されるものではなく、出力信号の遅延等、出力特性が単結晶シリコントランジスタを用いた場合よりも劣る、低温ポリシリコントランジスタを用いた半導体集積回路であれば、他の機能を有する集積回路であっても良好に適応することができる。
【００５８】
【発明の効果】
以上説明したように、本発明に係る半導体集積回路装置（ＣＭＯＳ演算増幅器）によれば、チャネル極性が異なる低温ポリシリコントランジスタを適用して、同等の回路構成を有する一対の回路部を共通の入力端子及び出力端子間に並列に接続し、一方の回路部により出力信号の立ち上がり特性を規定するとともに、他方の回路部により出力信号の立ち下がり特性を規定することにより、各々の回路部において出力信号の個別の応答特性を改善することができるので、高価かつ繁雑な製造プロセスを必要とする単結晶シリコントランジスタを用いることなく、簡易かつ安価な製造プロセスにより、良好な出力応答特性を有する集積回路（例えば、演算増幅器）を実現することができる。
【００５９】
また、この場合、集積回路を構成する低温ポリシリコントランジスタのサイズ（チャネル幅）を縮小した場合であっても、該集積回路における直流的な電位関係（出力利得）は変化しないので、集積回路の回路面積を小型化しつつ、利得が一定となる帯域幅を拡大させて、良好な信号増幅特性（ＧＢ積の拡大）を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置の一実施形態を示す概略図である。
【図２】本実施形態に係るＣＭＯＳ演算増幅器を構成する第１の増幅回路部を示す回路構成図である。
【図３】本実施形態に係るＣＭＯＳ演算増幅器を構成する第２の増幅回路部を示す回路構成図である。
【図４】第１の増幅回路部及び第２の増幅回路部、並びに、本実施形態に係るＣＭＯＳ演算増幅部における出力特性（トランジスタサイズとスルーレートとの関係）を示す実験データ（その１）である。
【図５】第１の増幅回路部及び第２の増幅回路部、並びに、本実施形態に係るＣＭＯＳ演算増幅部における出力特性（トランジスタサイズとスルーレートとの関係）を示す実験データ（その２）である。
【図６】第１の増幅回路部及び第２の増幅回路部、並びに、本実施形態に係るＣＭＯＳ演算増幅部における出力特性（トランジスタサイズとスルーレートとの関係）を示す実験データ（その３）である。
【図７】第１の増幅回路部及び第２の増幅回路部、並びに、本実施形態に係るＣＭＯＳ演算増幅部における出力特性（トランジスタサイズとＧＢ積との関係）を示す実験データ（交流解析結果）である。
【図８】従来技術における低温ポリシリコントランジスタを用いた半導体集積回路の一例を示す回路構成図である。
【符号の説明】
１００      ＣＭＯＳ演算増幅器
ＡＰＡ、ＡＰＢ    増幅回路部
１０Ａ、１０Ｂ    バイアス設定部
２０Ａ、２０Ｂ    差動増幅部
３０Ａ、３０Ｂ    出力増幅部
【図１】
2004343470.tif 000006
【図２】
2004343470.tif 000007
【図３】
2004343470.tif 000008
【図４】
2004343470.tif 000009
【図５】
2004343470.tif 000010
【図６】
2004343470.tif 000011
【図７】
2004343470.tif 000012
【図８】
2004343470.tif 000013