(57)【要約】【課題】オフダイキャッシュを使用する現在利用可能なキャッシュに比べて、高密度、大きな帯域幅、およびより良好な待ち時間を有するキャッシュを提供すること。【解決手段】処理システム(100)は、ダイ(116)上のプロセッサ(114)と、ダイの外部にあるキャッシュメモリ(126)と、プロセッサとキャッシュメモリとの間の高い帯域幅の相互接続(130)とを含む。キャッシュ(126)がDRAMである場合、従来のDRAMキャッシュ／プロセッサ構成よりも待ち時間が少なく、それでもなおSRAMキャッシュを使用した場合に利用できる密度よりも高い密度を提供することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
処理システム（１００）であって、
ダイ（１１６）上のプロセッサ（１１４）と、
前記ダイの外部にあるキャッシュメモリ（１２６）と、および
前記プロセッサと前記キャッシュメモリとの間の高い帯域幅の相互接続（１３０）とを備える、処理システム（１００）。
【請求項２】
前記キャッシュメモリ（１２６）がダイナミックランダムアクセスメモリからなる、請求項１記載の処理システム（１００）。
【請求項３】
処理システム（１００）であって、
プロセッサ（１１４）と、
ダイナミックランダムアクセスメモリからなるキャッシュメモリ（１２６）と、および
前記プロセッサと前記キャッシュメモリとの間のリンク相互接続（１３０）とを備える、処理システム（１００）。
【請求項４】
前記プロセッサ（１１４）が配置されているダイ（１１６）をさらに含み、前記キャッシュメモリ（１２６）が前記ダイの外部にある、請求項３記載の処理システム（１００）。
【請求項５】
前記相互接続（１３０）が、ポイントツーポイントの差動信号接続を含む、請求項１または３記載の処理システム（１００）。
【請求項６】
前記相互接続（１３０）が複数の差動信号対（１３２ａ、１３２ｂ）をさらに含む、請求項１または３記載の処理システム（１００）。
【請求項７】
前記相互接続（１３０）が複数の単方向信号接続（１３２ａ、１３２ｂ）を含む、請求項１または３記載の処理システム（１００）。
【請求項８】
前記相互接続（１３０）が、最大で約４Ｇｔｐｓの転送速度を含む、請求項１または３記載の処理システム（１００）。
【請求項９】
前記相互接続（１３０）が、シリアライザ／デシリアライザのリンクを含む、請求項１または３記載の処理システム（１００）。
【請求項１０】
別個のダイ（１１６）上のプロセッサ（１１４）と共に使用するように適合可能なキャッシュメモリ（１２６）であって、
ダイナミックランダムアクセスメモリと、および
前記キャッシュメモリ（１２６）に接続され、前記プロセッサ（１１４）と接続するように構成された高い帯域幅の相互接続（１３０）とを含み、
高い帯域幅が最大で約４Ｇｔｐｓを備える、キャッシュメモリ（１２６）。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して処理システムに関し、より具体的には、プロセッサの外部にあるキャッシュとプロセッサをリンクすることに関する。
【背景技術】
【０００２】
プロセッサおよび処理システムの性能は、大容量のキャッシュを使用してメモリから検索されたデータラインを保持することを通じて向上することができるということは広く知られている。ダイ上にない（off-die）キャッシュ（以降、オフダイキャッシュと称する）を提供することよりもプロセッサダイ上にワイヤを追加するほうが安価である可能性があるので、高い帯域幅のキャッシュをプロセッサと同じダイ上に製作することが有利であり得る。しかしながら、大容量のオンダイキャッシュは、ダイ上の多量のシリコン領域を占有する傾向がある。シリコン領域は、貴重な資源であり、加算器および乗算器などの他の機能ユニットおよび付加的な機能ユニットのために確保しておくことが好ましい場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
マルチチップの処理環境では、オフダイキャッシュは、特にＤＲＡＭ（ダイナミックランダムアクセスメモリ）技術が利用される場合、かなり大容量になることができるという点で有利である。ＤＲＡＭは一般的なＳＲＡＭ（スタティックランダムアクセスメモリ）よりもはるかに高密度であるので、ＤＲＡＭキャッシュはＳＲＡＭキャッシュと比較してかなり大容量になることができる。また、ＤＲＡＭキャッシュは、一般にＳＲＡＭキャッシュよりも１メガバイトあたりに消費する電力が小さい。しかしながら、オフチップキャッシュ（オフダイキャッシュ）を使用することの欠点は、キャッシュとプロセッサとの間に大容量の帯域幅を設けることが非常に費用のかかる可能性があるという事実である。これは、ワイヤの接続がプロセッサダイ上のみならず回路基板上でも配線される必要があるため費用のかかる可能性がある。現在利用可能なオフダイキャッシュを使用する現在利用可能なキャッシュに比べて、高密度、大きな帯域幅、およびより良好な待ち時間を有するキャッシュを提供することが望ましい。
【課題を解決するための手段】
【０００４】
一実施形態において、本発明は、ダイ上のプロセッサと、ダイの外部にあるキャッシュメモリと、プロセッサとキャッシュメモリとの間の高い帯域幅の相互接続とを含む処理システムを対象とする。
【０００５】
本発明のさらなる適用可能分野は、以下に提供される詳細な説明から明らかになるであろう。詳細な説明および具体的な例は、本発明の実施形態を示すが、例示のみを目的とすることを意図し、本発明の範囲を制限する意図はないことを理解されたい。
【０００６】
本発明は、詳細な説明および添付図面からより十分に理解されることになるであろう。
【発明の効果】
【０００７】
本発明によれば、相互接続により、貴重な処理システムのトランジスタの密度は、性能、信頼性、可用性、および保守性を改善するように利用されることが可能になる。大容量のオンダイキャッシュを設ける必要がもはやない場合に、プロセッサチップ上の貴重な空間を利用できるようにすることができる。本発明によって、プロセッサとともに構成されたＤＲＡＭキャッシュは、従来のＤＲＡＭキャッシュ／プロセッサ構成よりも待ち時間を短縮することができ、それでもなおＳＲＡＭキャッシュを使用した場合に利用できる密度よりも高い密度を提供することができる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態に関する以下の説明は、単なる一例でしかなく、本発明、本発明の用途、または使用法を限定する意図は決してない。本発明の実施形態は、マルチチップモジュール（ＭＣＭ）に関連して本明細書で説明されるが、本発明はマルチチップモジュールに限定されず、他の種類の処理システムに関連して実施され得る。
【０００９】
単純化された従来の処理システムが、図１において参照番号１０によって全体的に示される。プロセッサ１４は、プロセッサ１４と同じ速度（たとえば、０．５〜１ギガヘルツ）で動作する小容量（たとえば、１〜４メガバイト）の内部一次キャッシュ１８を有する。プロセッサ１４とキャッシュ１８との間の帯域幅は一般に、約８〜１６ギガバイト／秒である。したがって、プロセッサ１４およびキャッシュ１８は、互いと通信するために利用可能な高い程度の帯域幅を有する。プロセッサ１４およびその内部キャッシュはダイ２２上に設けられる。
【００１０】
一次キャッシュ１８と同じ速度で動作する上位レベルのキャッシュをプロセッサ１４と同じダイ上に設けることが望ましいかもしれないが、ダイ２２上の面積は一般的に高価であるため、一般に他のシステムコンポーネントのために利用される。したがって、プロセッサ１４は、プロセッサ１４および一次キャッシュ１８よりも容量が大きく、より低速で動作する外部のオフチップ上位レベルのキャッシュ２６を利用する。低い帯域幅の接続３０がプロセッサ１４と外部キャッシュ２６を接続する。プロセッサ１４とキャッシュ２６との間の帯域幅は、たとえば、約６．４ギガバイト／秒（約２００メガヘルツのＤＤＲ（ダブルデータレート）、または約４００Ｍｔｐｓ（mega-transfers per second）、および１６バイト幅の場合）である。キャッシュ１８および２６は、当技術分野において知られているように、プロセッサ１４による使用のために、メモリコントローラ３８を介してメインメモリ３４から検索されたデータラインを保持する。
【００１１】
本発明の一実施形態によるマルチチップモジュール（ＭＣＭ）は、図２において参照番号１００により全体的に示される。ＭＣＭ１００のチップまたはダイ１１６上にプロセッサ１１４が設けられ、プロセッサ１１４は、たとえば、内部一次キャッシュ（図示せず）を有する。ＭＣＭ１００のチップまたはダイ１２８上にキャッシュ１２６が設けられる。キャッシュ１２６は、たとえば、ＤＲＡＭから製作される。
【００１２】
キャッシュ１２６およびプロセッサ１１４は、全体的に参照番号１３０により示される高い帯域幅の相互接続、たとえばリンク相互接続を介して接続される。相互接続１３０は、最大で約４Ｇｔｐｓ（giga-transfers per second）の帯域幅を提供することができる。相互接続１３０は、たとえば、１つまたは複数の単方向差動信号対１３２ａが、論理ビットをプロセッサ１１４からキャッシュ１２６に伝送するように構成され、１つまたは複数の単方向差動信号対１３２ｂが、論理ビットをキャッシュ１２６からプロセッサ１１４に伝送するように構成されたポイントツーポイントの差動信号相互接続を含む。相互接続１３０は、たとえば、１６個の信号対１３２ａ（そのうちの１つを図２に示す）および１６個の信号対１３２ｂ（そのうちの１つを図２に示す）を有する。したがって、相互接続１３０は、プロセッサ１１４とキャッシュ１２６との間で１方向あたり毎秒約８ギガバイトの転送速度、合わせて毎秒約１６ギガバイトの帯域幅を提供することができる。デーライン１３２ａおよび１３２ｂは、たとえば、ソース同期クロッキング、または埋込み型クロッキングを使用してクロッキングされ得る。
【００１３】
他の実施形態では、他の信号タイプおよび／または他の数の信号対を使用することができる。また、様々なタイプの高い帯域幅の相互接続も使用され得る。たとえば、相互接続１３０がＳｅｒＤｅｓ（シリアライザ／デシリアライザ）リンクなどの高速リンクである実施形態が考えられる。
【００１４】
プロセッサ１１４は、メモリコントローラ１３８を介してメモリ１３４に接続される。メモリ１３４の少なくとも一部は、キャッシュメモリ１２６上へマッピングされる。プロセッサ１１４がメモリ１３４からのデータを要求すると、そのデータはキャッシュメモリ１２６へ書き込まれ得る。そして、プロセッサは、相互接続１３０を介してキャッシュ１２６のデータにアクセスすることができる。
【００１５】
相互接続１３０により、貴重な処理システムのトランジスタの密度は、性能、信頼性、可用性、および保守性を改善するように利用されることが可能になる。大容量のオンダイキャッシュを設ける必要がもはやない場合に、プロセッサチップ上の貴重な空間を利用できるようにすることができる。本発明の実施形態により、プロセッサとともに構成されたＤＲＡＭキャッシュは、従来のＤＲＡＭキャッシュ／プロセッサ構成よりも待ち時間を短縮することができ、それでもなおＳＲＡＭキャッシュを使用した場合に利用できる密度よりも高い密度を提供することができる。
【００１６】
本発明の説明は単なる一例にすぎず、したがって、本発明の主旨から逸脱しない変形態様は、本発明の範囲内にあるものと意図される。このような変形態様は、本発明の思想および範囲からの逸脱とみなされるべきではない。
【図面の簡単な説明】
【００１７】
【図１】従来の処理システムの図である。
【図２】本発明の一実施形態によるマルチチップモジュールの図である。
【符号の説明】
【００１８】
100  マルチチップモジュール
114  プロセッサ
126  キャッシュ
130  相互接続
【図１】
2004334868.tif 000003
【図２】
2004334868.tif 000004