(57)【要約】【課題】ゲイン及びその他の特性及び工程の制御性などを向上させるＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を提供する。【解決手段】所定の下部構造を有する半導体基板内に高電圧ディープウェル及びイオン注入工程を行う段階と、局部酸化工程を行う段階と、前記ＬＯＣＯＳ工程を行った前記半導体基板にＮベース及びＰベース工程を行う段階と、論理回路のＮウェル及びＰウェルを形成した後、論理回路のウェルを熱処理する工程を行う段階と、ポリゲートを形成してＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを順次的に形成する段階と、Ｎ＋／Ｐ＋ソース／ドレーンを形成した後、ソース／ドレーン熱処理を行って、ＣＯＮＴ  ＰＡＤ形成工程を順次的に行う段階とを含む。【選択図】図５
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【特許請求の範囲】
【請求項１】
所定の下部構造を有する半導体基板内にイオン注入を行い高電圧ディープウェルを形成する工程を行う段階と、
局部酸化工程を行う段階と、
前記局部酸化工程を行った前記半導体基板にＮベース及びＰベース工程を行う段階と、
論理回路のＮウェル及びＰウェルを形成した後、論理回路のウェルを熱処理する工程を行う段階と、
ポリゲートを形成してＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを順次的に形成する段階と、
Ｎ＋／Ｐ＋ソース／ドレーンを形成した後、ソース／ドレーン熱処理を行って、ＣＯＮＴ  ＰＡＤ形成工程を順次的に行う段階と、
を含むことを特徴とするＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法。
【請求項２】
請求項１に記載のＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法であって、
前記ポリゲートを形成してＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを順次的に形成する段階を行った後、選択的にＰＩＰ（Ｐｏｌｙ  Ｓｉｌｉｃｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ  Ｐｒｏｃｅｓｓ）かＨＲ−ポリ（Ｈｉｇｈ  Ｒｅｓｉｓｔａｎｃｅ  Ｐｏｌｙ  Ｐｒｏｃｅｓｓ）のうち、いずれかの工程を行う段階
を更に含むことを特徴とするＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法。
【請求項３】
所定の下部構造を有する半導体基板内に高電圧ディープウェル及びイオン注入工程を行う段階と、
局部酸化工程を行った後、ＮＭＯＳウェル及びＰＭＯＳウェルを形成して論理回路のウェルを熱処理する工程を行う段階と、
ポリゲートを形成してＮベース／Ｐベースを順次的に形成する段階と、
ＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを形成した後、Ｎ＋／Ｐ＋ソース／ドレーンを形成し、次にソース／ドレーン熱処理を行った後、ＣＯＮＴＰＡＤ形成工程を順次的に行う段階と、
を含むことを特徴とするＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法。
【請求項４】
請求項３に記載のＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法であって、
前記ポリゲートを形成してＮベース／Ｐベースを順次的に形成する段階以前に、選択的にＰＩＰかＨＲ−ポリのうち、いずれかの工程を行う段階
を更に含むことを特徴とするＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法に関し、より詳細には、アナログ、パワー、ＲＦ  ＩＣなどのシステムＩＣ設計に使用するためのＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法に関するものである。
【背景技術】
【０００２】
一般的に、バイポーラ接合トランジスター（Ｂｉｐｏｌａｒ  Ｊｕｎｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ、ＢＪＴ）はＭＯＳ（Ｍｅtａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスターに比べて電流性能、速度及びグレーン（ｇｒａｉｎ）の面において優れているため、アナログ、パワー、ＲＦ  ＩＣ設計で広く使用されている（例えば、特許文献１および特許文献２参照）。
【０００３】
ところが、ＢＪＴとＣＭＯＳプロセスの長所を利用した工程であって、論理回路部のバイポーラとＣＭＯＳ素子を電力素子のＤＭＯＳ（Ｄｏuｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）と集積化する電力集積化技術であるＢＣＤ（Ｂｉｐｏｌａｒ−ＣＭＯＳ−ＤＭＯＳ）工程は、その複雑性により製造コストが高い短所がある。ＤＭＯＳは二重拡散工程を利用して製作したＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を意味し、高電圧（高耐圧）電力素子の製作に一般的に使用する方法である。
【０００４】
図１ａないし図１ｂは従来の一般的なＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための断面図である。
【０００５】
まず、図１ａに示すように、ＰＮＰ構造は基板に垂直に形成され、コレクターはＰ型基板に形成されて、ベースとエミッターはＮ型ウェルに形成される。
【０００６】
そして、図１ｂに示すようにＮＰＮ構造は基板に水平的な構造としてエミッターと、ベースと、コレクターがＰ型ウェルに構成される。
【０００７】
次に、図２は従来のＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための工程フローチャートである。ここに示すように、ステップＳ１２で高電圧ディープウェル及びイオン注入（ｄｒｉｖｅ−ｉｎ）工程を行う。
【０００８】
続いて、ステップＳ１４において、局部酸化（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ、ＬＯＣＯＳ）工程を行う。
【０００９】
次に、ステップＳ１６及びＳ１８において、論理回路のＮウェル及びＰウェルを形成した後、論理回路のウェルを熱処理する工程を行う。
【００１０】
選択的工程としてステップＳ２０ではＰＩＰ、ＨＲ−ポリなどの工程を行うことができる。
【００１１】
続いて、ステップＳ２２及びステップＳ２４においてポリゲートを形成してＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを順次的に形成する。
【００１２】
次に、ステップＳ２６からステップＳ３０においてＮ＋／Ｐ＋ソース／ドレーンを形成した後、ソース／ドレーン熱処理を行って、ＣＯＮＴ  ＰＡＤ形成工程を行う。
【００１３】
【特許文献１】米国特許第６，３９２，２７５号公報
【特許文献２】米国特許第６，２４９，０３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
したがって、このような従来のＣＭＯＳプロセスを利用したＢＪＴトランジスターを製造する際においては、寄生形態のＢＪＴであるため、ゲインと安全性及びその他の特性が低下する。その結果、トランジスターの応用分野が非常に制限される問題点がある。
【００１５】
前述した従来技術の問題を解決するためになされた本発明は、ＣＭＯＳ論理回路のプロセス及び一般Ｐ型ウエハーをベースとしてＮベース、Ｐベースの工程を追加的に進行することによって、寄生ＢＪＴよりゲイン及びその他の特性及び工程の制御性などを向上させて応用範囲を拡大できるＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を提供することにその目的がある。
【００１６】
本発明の他の目的は、従来の寄生ＢＪＴとは異なりＮベース及びＰベースをイオン注入及び熱収支（ｈｅａｔ  ｂｕｄｇｅｔ）などを適正条件下で進行することによって、非常に安定して向上したＢＪＴ特性が得られるＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
前述の目的を達成するために、本発明のＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法は、所定の下部構造を有する半導体基板内に高電圧ディープウェル及びイオン注入工程を行う段階と、局部酸化工程を行う段階と、前記ＬＯＣＯＳ工程を行った前記半導体基板にＮベース及びＰベース工程を行う段階と、論理回路のＮウェル及びＰウェルを形成した後、論理回路のウェルを熱処理する工程を行う段階と、ポリゲートを形成してＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを順次的に形成する段階と、Ｎ＋／Ｐ＋ソース／ドレーンを形成した後、ソース／ドレーン熱処理を行って、ＣＯＮＴ  ＰＡＤ形成工程を順次的に行う段階と、を含むことを特徴とする。
【００１８】
ここで、前記ポリゲートを形成してＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを順次的に形成する段階を行った後には、選択的にＰＩＰかＨＲ−ポリのうち、いずれかの工程を行う段階を更に含むことが好ましい。
【００１９】
また、前述の他の目的を達成するために、本発明に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法は、所定の下部構造を有する半導体基板内に高電圧ディープウェル及びイオン注入工程を行う段階と、ＬＯＣＯＳ工程を行った後、ＮＭＯＳウェル及びＰＭＯＳウェルを形成して論理回路のウェルを熱処理する工程を行う段階と、ポリゲートを形成してＮベース／Ｐベースを順次的に形成する段階と、ＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを形成した後、Ｎ＋／Ｐ＋ソース／ドレーンを形成し、次にソース／ドレーン熱処理を行った後、ＣＯＮＴ  ＰＡＤ形成工程を順次的に行う段階と、を含むことを特徴とする。
【００２０】
更に、前記ポリゲートを形成してＮベース／Ｐベースを順次的に形成する段階以前に、選択的にＰＩＰ（Ｐｏｌｙ  Ｓｉｌｉｃｏｎ  Ｉｎｓｕｌａｔｏｒ  Ｐｏｌｙ  Ｓｉｌｉｃｏｎ  Ｐｒｏｃｅｓｓ）かＨＲ−ポリ（Ｈｉｇｈ  Ｒｅｓｉｓｔａｎｃｅ  Ｐｏｌｙ  Ｐｒｏｃｅｓｓ）のうち、いずれかの工程を行う段階を更に含むことが好ましい。
【発明の効果】
【００２１】
以上のように、本発明の寄生ＢＪＴによれば、その特性を改善しようとした場合にＢＪＴ以外のＭＯＳトランジスター特性にも変化をもたらしてしまう従来のＣＭＯＳプロセスを利用した寄生ＢＪＴよりＢＪＴ特性を著しく向上することができる。それに加え、ベース設定条件によって所要のゲイン及び主要変数の優れた特性を得ることができる。
【００２２】
したがって、本発明によれば、ＢＪＴ特性の向上によってＢＪＴの応用範囲を拡大することが可能であり、増幅素子、パワー素子、ＲＦＩＣ等に適用することが可能である。
【００２３】
また、ＣＭＯＳプロセスを基本工程で採択することによって、プロセス集積上ＢＣＤ工程と比較して製造費用を画期的に節減できる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照しながら本発明を実施するための最良の形態（以下、実施形態という）について説明する。またこれらの実施形態は本発明の権利範囲を限定するものではなく、例示として提示したものにすぎない。
【００２５】
図３から図７はそれぞれ、本発明の実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための平面図、工程フローチャート及び断面図である。
【００２６】
ここで、図３は本発明の実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための平面図であり、図４及び図５は各々、本発明の実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための断面図である。
【００２７】
本発明の実施形態によれば、コレクターには高電圧（高耐圧）プロセス適用によるハイディープ接合ウェルを使用することが好ましい。そして、ベースはレトログレードウェル（ｒｅｔｒｏｇｒａｄｅｄ  ｗｅｌｌ）イオン注入を実施した後、論理回路のウェルの熱収支を利用してベースの幅及び変化による影響を減らすと共に、標準論理回路のプロセスに影響がないようにプロセスを集積することによって、工程の単純化を図った。また、エミッターは、ロジックＬＤＤ（ｌｏｇｉｃ  ｌｉｇｈｔｌｙ  ｄｒｏｐｅｄ  ｄｒａｉｎ）及びＮ＋、Ｐ＋接合構造で形成した。
【００２８】
図６ａ及び図６ｂは本発明の実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための工程フローチャートである。
【００２９】
まず、図６ａに示すように、ステップＳ１０２において、高電圧（高耐圧）ディープウェル及びイオン注入工程を行う。
【００３０】
続いて、ステップＳ１０４において、局部酸化工程を行った後、ステップＳ１０６でＮベース及びＰベース工程を行う。
【００３１】
次に、ステップＳ１０８及びＳ１１０において、論理回路のＮウェル及びＰウェルを形成した後、論理回路のウェルを熱処理する工程を行う。
【００３２】
選択的工程としてステップＳ１１２では、ＰＩＰ、ＨＲ−ポリなどの工程を行うことができる。
【００３３】
次に、ステップＳ１１４及びステップＳ１１６において、ポリゲートを形成してＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを順次的に形成する。
【００３４】
続いて、ステップＳ１１８からステップＳ１２２において、Ｎ＋／Ｐ＋ソース／ドレーンを形成した後、ソース／ドレーン熱処理を行って、ＣＯＮＴ  ＰＡＤ形成工程を行う。ここで、ＣＯＮＴ  ＰＡＤ形成工程とは、トランジスタの各要素を電気的に接続する配線を形成する工程である。
【００３５】
一方、図６ｂに示すように、ステップＳ２０２において、高電圧（高耐圧）ディープウェル及びイオン注入工程を行う。
【００３６】
続いて、ステップＳ２０４において、ＬＯＣＯＳ工程を行った後、ステップＳ１０６ではＮＭＯＳウェル及びＰＭＯＳウェルを形成する工程を行う。
【００３７】
次に、ステップＳ２０８において、論理回路のウェルを熱処理する工程を行う。
【００３８】
選択的工程としてステップＳ２１０では、ＰＩＰ、ＨＲ−ポリなどの工程を行うことができる。
【００３９】
次に、ステップＳ２１２及びステップＳ２１４において、ポリゲートを形成してＮベース／Ｐベースを順次的に形成する。
【００４０】
続いて、ステップＳ２１６ないしステップＳ２２２において、ＮＭＯＳ／ＰＭＯＳ  ＬＤＤソース／ドレーンを形成した後、Ｎ＋／Ｐ＋ソース／ドレーンを形成し、次にソース／ドレーン熱処理を行った後、ＣＯＮＴ  ＰＡＤ形成工程を順次的に行う。
【００４１】
図６ｂに示す本発明の実施形態に係るプロセスは、ステップＳ２１０におけるＰＩＰ、ＨＲ−ポリなどのような選択的工程によるベース幅の変化の影響を与えることができるので、ベース幅の変化に敏感なゲイン特性等ＢＪＴ素子の均一性の特性を改善させる効果がある。
【００４２】
図７は図６ａ及び図６ｂに示す本発明の実施形態に係る工程によって形成されたＣＭＯＳロジック、高圧及びＢＪＴディバイスが併合された構造の半導体素子を説明するための断面図である。
【００４３】
一方、本明細書内で本発明をいくつかの好ましい実施例によって記述したが、当業者ならば、添付の特許請求の範囲に開示した本発明の範疇及び思想から外れずに、多くの変形及び修正がなされ得ることがわかるはずである。
【図面の簡単な説明】
【００４４】
【図１ａ】従来のＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための平面図である。
【図１ｂ】従来のＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための平面図である。
【図２】従来のＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための工程フローチャートである。
【図３】本発明の実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための平面図である。
【図４】本発明の実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための断面図である。
【図５】本発明の実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための断面図である。
【図６ａ】本発明の好ましい実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための工程フローチャートである。
【図６ｂ】本発明の実施形態に係るＣＭＯＳプロセスを利用したバイポーラトランジスターの製造方法を説明するための工程フローチャートである。
【図７】図７は、図６ａ及び図６ｂに示す本発明の好ましい実施形態に係る工程によって形成されたＣＭＯＳロジック、高圧及びＢＪＴディバイスが併合された構造の半導体素子を説明するための断面図である。
【図１ａ】
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【図１ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６ａ】
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【図６ｂ】
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【図７】
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