(57)【要約】【課題】銅配線における低抵抗化および高信頼性化が可能な半導体装置の製造方法を提供する。【解決手段】半導体基板上に第１絶縁膜を介して導電層を形成する。導電層上に第２絶縁膜を形成し、導電層上に第２絶縁膜を貫通する孔を形成する。この孔を大気に晒すことなく、半導体基板を１５０℃以上２５０℃未満の範囲の温度に加熱する。さらに、この孔を大気に晒すことなく、この孔の底に導電膜を形成する。【選択図】　　　図５
2004071956.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁膜を介して導電層を形成することと、
前記導電層上に第２絶縁膜を形成することと、
前記導電層上に前記第２絶縁膜を貫通する孔を形成することと、
前記孔を大気に晒すことなく、前記半導体基板を１５０℃以上２５０℃未満の範囲の温度に加熱することと、
前記孔を大気に晒すことなく、前記孔の底に導電膜を形成することを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電膜を形成することは、前記加熱することの後に連続して実行されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記加熱することでは、前記孔を、不活性ガス、還元性ガス又は不活性ガスと還元性ガスの混合ガス雰囲気中に配置することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記加熱することでは、前記孔を、減圧雰囲気中に配置することを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置の製造方法。
【請求項５】
前記不活性ガスは、アルゴン、窒素の１種類以上を含んでいることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記還元性ガスは、水素、アンモニア、三フッ化窒素の１種以上を含んでおり、前記還元性ガスの圧力が１．０Ｐａ以下であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項７】
前記減圧雰囲気の圧力が１ｘ１０−５Ｐａ以下であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項８】
前記導電膜を形成することでは、前記半導体基板の温度が２５０℃未満であることを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記導電膜が、タンタル膜、タンタル化合物膜、タンタル合金膜又はそれらの積層膜であることを特徴とする請求項１乃至８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記導電層が、銅又は銅合金を有することを特徴とする請求項１乃至９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層配線を有する半導体装置の製造方法に関し、特に、多層配線が銅（Ｃｕ）配線を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の配線における低抵抗化および高信頼性化を目的として、従来のアルミニウム（Ａｌ）配線から銅配線へと移行しつつある。銅配線は、ドライエッチングによる形成が困難なため、一般的にダマシン配線構造を有する。ダマシン配線構造では、導電層毎に配線を形成し多層化する。導電層の形成では、まず、層間絶縁膜上に配線パターンの溝を加工する。次に、この溝への埋め込みも含め層間絶縁膜上に銅膜を堆積させる。最後に、溝以外に堆積している銅をケミカルメカニカルポリッシング（ＣＭＰ）によって除去し各配線を分離し導電層を形成する。
【０００３】
銅配線は、アルミニウム配線に対して低抵抗化および高信頼性化を可能にするものの、銅配線における低抵抗化および高信頼性化の対策が明らかになっているわけではない。
【０００４】
【発明が解決しようとする課題】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、銅配線における低抵抗化および高信頼性化が可能な半導体装置の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記問題点を解決するための本発明の特徴は、半導体基板上に第１絶縁膜を介して導電層を形成することと、この導電層上に第２絶縁膜を形成することと、導電層上に第２絶縁膜を貫通する孔を形成することと、この孔を大気に晒すことなく半導体基板を１５０℃以上２５０℃未満の範囲の温度に加熱することと、この孔を大気に晒すことなく孔の底に導電膜を形成することを有する半導体装置の製造方法にある。
【０００６】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【０００７】
（ビアの信頼性を劣化させる新たな故障モードについて）
本発明者らは、銅配線における低抵抗化および高信頼性化の検討を行った結果、銅配線のビアにおいて低抵抗化および高信頼性化を劣化させる懸念がある故障モードをつきとめた。
【０００８】
この故障モードの故障発生に至る経過を説明する。まず、図１（ａ）に示すように、層間絶縁膜２をシリコン（Ｓｉ）基板１上に形成する。続いて層間絶縁膜２の表面に配線溝を形成する。次に、配線溝の内面を被覆するようにバリアメタル膜４を形成し、続いて銅膜７を形成する。次に、配線溝外部の銅膜７およびバリアメタル膜４を除去し、下層銅配線７を形成する。次に、バリア層８と層間絶縁膜９を形成し、層間絶縁膜９を加工し、ビアホール１０および配線溝１１を形成する。バリア層８を除去し下層銅配線７の表面２２を露出させる。
【０００９】
露出した銅配線７の表面２２は、大気に晒されるので、図１（ｂ）に示すバリアメタル膜１３を形成する前に、酸化してしまう。この酸化した表面２２を還元する目的で、バリアメタル膜１３を形成する前の前処理が行われる。酸化した表面２２には、酸化銅（ＣｕＯｘ）が存在する。酸化銅は、銅に比べ比抵抗が大きく、下層銅配線７と上層銅配線１６のコンタクト抵抗を増大させたり、シリコンウェーハ１面内のコンタクト抵抗のばらつきを増加させたりする。しかし、この酸化銅を前処理において加熱することによって還元し銅にすることが可能である。
【００１０】
この前処理において、銅配線７の表面２２を加熱するために、シリコン基板１を加熱すると、図１（ａ）に示すように、下層銅配線７が受ける圧縮応力が増大し、応力フリーなビアホール１０に向かう方向２３に銅原子が移動する。これは、下層銅配線７が圧縮応力により塑性変形してビアホール１０内に隆起することで応力を緩和するためであり、結果として高さＨの隆起部２１が形成される。
【００１１】
バリアメタル膜１３は、図１（ｂ）に示すように、隆起部２１の上に形成される。半導体装置は、バリアメタル膜１３が隆起部２１の上に形成された構造で完成する。この隆起部２１は、下層銅配線７に応力勾配を発生させる原因となる。バリアメタル膜１３が隆起部２１の上に形成された構造でこの半導体装置を使用していると、応力勾配はビアホール１０から下層銅配線７への方向２４に銅原子を移動させる。この方向２４の移動によりストレスボイド２５が形成されることが懸念される。ストレスボイド２５は、下層銅配線７とバリアメタル層１３との接触面積を減少させ、コンタクト抵抗を上昇させると考えられる。すなわち、隆起部２１の形成は、銅配線の信頼性を劣化させる懸念がある。
【００１２】
（実施例１）
実施例１の半導体装置の製造方法は、まず、図２（ａ）に示すように、層間絶縁膜２を図示しない素子などが形成されたシリコン基板１上に形成する。続いて、フォトリソグラフィおよび反応性イオンエッチング（ＲＩＥ）を用いて層間絶縁膜２の表面に配線溝３を形成する。
【００１３】
次に、図２（ｂ）に示すように、配線溝３の内面を被覆するように、バリアメタル（ＢＭ）膜４と銅めっきシード層５を、層間絶縁膜２上に連続して形成する。バリアメタル膜４としては、タンタルナイトライド（ＴａＮ）膜をスパッタ法により層間絶縁膜２の全面に形成する。銅めっきシード層５としては、スパッタ法により銅層を形成する。
【００１４】
次に、図３（ｃ）に示すように、配線溝３の内部を埋め込むように銅配線となる銅膜６を電解めっき法により全面に形成する。銅膜６は、純銅に限らず銅合金であってもよく、合金銅めっき膜、あるいは合金銅シード層などを用いて形成され得る。図３（ｃ）では、電解めっき法により形成した銅膜とスパッタ法により形成した銅めっきシード層５をまとめて１つの銅膜６として示している。これは、断面観察においても電解めっき法により形成した銅膜と銅めっきシード層５との境界面は観察されず一体となっている状況を表現するためである。以下も同様である。また、実施例２乃至４でも同様である。
【００１５】
次に、図３（ｄ）に示すように、ＣＭＰ法を用いて配線溝３外部の銅膜６およびバリアメタル膜４を除去するとともに、表面を平坦化して銅配線７を形成する。以下、バリアメタル膜４および銅配線７をまとめて下層導電層７、４という。
【００１６】
次に、図４（ｅ）に示すように、プラズマ化学気相成長（ＰＥＣＶＤ）法を用いて、バリア層８と層間絶縁膜９を全面に順次形成する。バリア層８としてはシリコン窒化膜またはシリコンカーバイド膜を用いることができる。バリア層８は、層間絶縁膜９のＲＩＥ時の下層導電層７、４の保護膜として機能する。
【００１７】
次に、図４（ｆ）に示すように、フォトリソグラフィおよびＲＩＥを用いて層間絶縁膜９を加工し、下層導電層７、４上に層間絶縁膜９を貫通するビアホール１０および配線溝１１を形成する。
【００１８】
この後、図５（ｇ）に示すように、バリア層８に対してＲＩＥを施し、下層導電層７、４の表面１２を露出させる。このとき、ビアホール１０の側壁および下層導電層７、４の表面にはＲＩＥで生成された反応生成物が堆積するため、アッシングやウエットエッチングによりこうした反応生成物を除去する。
【００１９】
そして、バリアメタル膜１３の成膜装置内で、バリアメタル膜１３の成膜の前処理を行う。前処理では、例えば、０．２Ｐａの水素（Ｈ２）ガスを含んだ雰囲気中で、シリコン基板１の温度を２００℃として３０秒間加熱保持する。加熱保持の機構としては、たとえば静電チャック付きホットプレートを用いる。
【００２０】
この前処理では、アッシングやウエットエッチング後に形成された下層導電層７、４の表面１２の酸化物を除去する。このことにより、上下配線層のコンタクト抵抗の増大やシリコン基板１の面内のコンタクト抵抗のばらつきの増加を抑制することができる。一方ここで、下層導電層７、４の表面１２が隆起し図１（ａ）に示したような隆起部２１が形成されるおそれがある。本実施例１では、抵抗増大などの抑制効果と隆起部の形成の状況を明らかにするために、０．２Ｐａの水素ガスを含んだ雰囲気中で３０秒間加熱するという条件は変えずに、シリコン基板１の温度を５０℃、１００℃、１３０℃、１５０℃、２００℃、２５０℃、３００℃と３５０℃に変化させて半導体装置を製造している。また、比較のために、前処理のみを省いて半導体装置を製造している。
【００２１】
この前処理では、下層導電層７、４の表面１２の酸化物での還元反応を促すため、ビアホール１０を大気に晒すことなくシリコン基板１を加熱する。加熱する際には、ビアホール１０の雰囲気を、不活性ガス、還元性ガス又は不活性ガスと還元性ガスの混合ガス雰囲気にする。不活性ガスとしては、アルゴン（Ａｒ）、窒素（Ｎ２）又はアルゴンと窒素の混合ガスを用いることができる。還元性ガスとしては、水素、アンモニア（ＮＨ３）や三フッ化窒素（ＮＦ３）、さらにこれらの混合ガスを用いることができる。なお、還元性ガスの雰囲気中の分圧は、１．０Ｐａ以下であることが望ましい。この圧力範囲であれば、還元反応によって表面１２が荒れることはない。
【００２２】
また、加熱する際には、ビアホール１０の雰囲気を減圧雰囲気にしてもよい。減圧雰囲気の圧力は、１ｘ１０−５Ｐａ以下であることが好ましい。この圧力範囲であれば、還元反応で生成した酸素（Ｏ２）を微細なビアホール１０内からでも容易に排気できる。
【００２３】
次に、ビアホール１０を前処理から大気に晒すことなく連続的に、図５（ｈ）に示すように、バリアメタル膜１３と銅めっきシード層１４を、ビアホール１０の底１２と側面と配線溝１１の底面と側面に、スパッタ法により順次成膜する。これらバリアメタル膜１３と銅めっきシード層１４を成膜する際のシリコン基板１の温度は、前処理の際のシリコン基板１の温度以下であることが好ましい。この温度範囲であれば、前処理の際に層間絶縁膜９等からのデガスが行われているので、さらに、バリアメタル膜１３の成膜中に層間絶縁膜９等からガスが放出されることはない。
【００２４】
バリアメタル膜１３は、膜厚１５ｎｍのタンタルナイトライド膜と膜厚１５ｎｍのタンタル（Ｔａ）膜の積層膜を、シリコン基板１の温度１５０℃で成膜する。なお、バリアメタル膜１３は、タンタル膜、タンタル化合物膜又はタンタル合金膜の単層膜やこれらの２種以上の積層膜であってもよい。
【００２５】
銅めっきシード膜１４は、膜厚６０ｎｍの銅膜をシリコン基板１の温度を−１５℃として成膜する。バリアメタル膜１３と銅めっきシード膜１４の成膜は、高指向性物理気相成長（ＰＶＤ）法であるバイアススパッタ法またはロングスロースパッタ法あるいはそれらの組み合わせにより行う。
【００２６】
次に、図６（ｉ）に示すように、膜厚８００ｎｍの銅めっき膜１５を電解めっき法により全面に形成し、配線溝１１およびビアホール１０を銅めっき膜１５で埋め込む。図６（ｉ）では、電解めっき法により形成した銅膜とスパッタ法により形成した銅めっきシード層１４をまとめて１つの銅膜１５として示している。実施例２乃至４でも同様の表現をしている。
【００２７】
次いで、図６（ｊ）に示すように、配線溝１１およびビアホール１０外部の銅膜１５およびバリアメタル膜１３をＣＭＰ法により除去するとともに、表面を平坦化することにより銅配線１６とビアプラグ１７を形成させる。そして、銅配線によるデュアルダマシン配線を有する半導体装置が完成する。
【００２８】
次に、バリアメタル膜１３の前処理のシリコン基板１の温度を変えて製造した半導体装置を測定した。図７（ａ）に示すように、横軸は前処理のシリコン基板１の温度であり、縦軸はビアコンタクト抵抗１つ当たりのビアチェーン抵抗である。半導体装置毎に、下層導電層７と上層導電層１６の間の抵抗であるビアコンタクト抵抗が複数個直列接続されたビアチェーン抵抗値を測定している。測定したビアチェーン抵抗値をビアコンタクト抵抗の個数で割った値が、ビアコンタクト抵抗１つ当たりのビアチェーン抵抗である。測定点のマークは、図７（ｂ）に示すように、前処理のシリコン基板１の温度の１条件毎について複数の半導体装置を測定したビアチェーン抵抗のバラツキを示している。測定点のマークの上端は測定値の最大値Ｄｍａｘを示している。上段のボックスの上辺はビアチェーン抵抗のバラツキを度数分布で表しその分布の半値幅を得る上端の値Ｄ＋ｄを示している。上段と下段のボックスの境界は平均値Ｄａｖｅを示している。下段のボックスの下辺は度数分布の半値幅を得る下端の値Ｄ−ｄを示している。マークの下端は測定値の最小値Ｄｍｉｎを示している。
【００２９】
これより、前処理なしの場合は、最大値Ｄｍａｘが２．９Ω／個に達しており、シリコン基板１の温度が１００℃以上の前処理をしたものと比較して大きい。また、前処理なしの場合は、上段と下段のボックスの大きさが、シリコン基板１の温度が１００℃以上の前処理をしたものと比較して大きい。これらより、シリコン基板１の温度が１００℃以上の前処理をすることにより、ビアコンタクト抵抗を低くすることができ、ビアコンタクト抵抗のばらつきも小さくすることができることがわかる。
【００３０】
前処理をする場合は、シリコン基板１の温度が１００℃から１５０℃までの範囲では、温度が上昇するにしたがってビアコンタクト抵抗が減少することがわかる。シリコン基板１の温度が１５０℃から３５０℃までの範囲では、温度が上昇してもビアコンタクト抵抗は２．０Ω／個程度で変化せず一定であることがわかる。
【００３１】
これより、シリコン基板１の温度が１００℃以上でビアコンタクト抵抗のばらつきを小さくすることができる。１５０℃以上ではビアコンタクト抵抗のばらつきを小さくすることができるだけでなく、ビアコンタクト抵抗自体を小さくすることができ、良好なコンタクト特性が得られる。
【００３２】
次に、半導体装置の下層導電層７の隆起部２１の隆起高さＨを測定した。図８に示すように、横軸は前処理のシリコン基板１の温度であり、縦軸は図１（ａ）に示す隆起部２１の隆起高さＨである。これより、前処理のシリコン基板１の温度が１５０℃未満では、隆起がほとんど発生していないことがわかる。前処理のシリコン基板１の温度が２００℃と２５０℃では、隆起高さＨは３ｎｍ程度である。前処理のシリコン基板１の温度が３００℃では、隆起高さＨは３３ｎｍ程度である。前処理のシリコン基板１の温度が３５０℃では、隆起高さＨは５５ｎｍ程度である。これより、前処理のシリコン基板１の温度が２５０℃を超えると、隆起高さＨが急激に増加することがわかる。したがって、隆起高さＨを低く抑えるためには、前処理のシリコン基板１の温度を２５０℃未満に設定すればよいことがわかる。
【００３３】
図７（ａ）のビアチェーン抵抗の結果と、図８の隆起高さＨの結果を合わせると、前処理のシリコン基板１の温度は、１５０℃以上２５０℃未満の範囲に設定すれば良いことが分かる。この範囲に設定することにより、銅配線の信頼性を損なうことなく、下層導電層７と上層導電層１６の良好なコンタクト特性を実現することができる。
【００３４】
（実施例２）
実施例２の半導体装置の製造方法は、まず、実施例１の半導体装置の製造方法と図５（ｇ）まで同じである。すなわち、図５（ｇ）に示すように、ビアホール１０と配線溝１１を形成し、シリコン窒化膜バリア層８にＲＩＥを施して下層導電層７の表面１２を露出させる。そして、アッシングまたはウエットエッチングあるいはその両方を行う。
【００３５】
次に、前処理として、バリアメタル膜１８および銅めっきシード膜１４のスパッタ装置内にて、１ｘ１０−６Ｐａの減圧雰囲気中で、シリコン基板１の温度を２３０℃として３０秒間加熱保持する。加熱保持の機構としては、たとえば静電チャック付きホットプレートあるいはランプ加熱を用いる。
【００３６】
引き続き、前処理として、大気に晒すことなく連続して、アルゴン（Ａｒ）による逆スパッタリングを施す。このとき、下層導電層７の表面１２から再スパッタリングされた銅がビアホール１０の側壁に堆積してデバイス特性を劣化させることのないように、逆スパッタリングはできるだけ低パワーかつ短時間であることが望ましい。
【００３７】
次に、大気に晒すことなく、図９に示すように、バリアメタル膜１８と銅めっきシード膜１４を真空を破らずに連続的に順次成膜する。バリアメタル膜１８として、膜厚５ｎｍのタンタルナイトライド膜と膜厚１０ｎｍのタンタル膜の積層膜を、シリコン基板１の温度１５０℃で成膜する。銅めっきシード膜１４は、膜厚６０ｎｍの銅膜をシリコン基板１の温度を−１５℃として成膜する。
【００３８】
次に、図１０（ａ）に示すように、膜厚８００ｎｍの銅めっき膜１５を電解めっき法で半導体装置の全面に形成し、配線溝１１およびビアホール１０を埋め込む。次いで、図１０（ｂ）に示すように、配線溝１１およびビアホール１０外部の銅めっき膜１５およびバリアメタル膜１８をＣＭＰ法により除去するとともに、表面を平坦化することにより銅配線１６と銅プラグ１７を有するデュアルダマシン配線が完成する。
【００３９】
実施例２でも銅配線の信頼性を損なうことなく、上下層導電層７と１６の良好なコンタクト特性を実現することができ、実際に得られたビアコンタクト抵抗のばらつきは、平均値Ｄａｖｅに対し最大値Ｄｍａｘと最小値Ｄｍｉｎが±１０％以内であった。また、バリアメタル層１８の厚さは、１５ｎｍであり、実施例１のバリアメタル層１３の厚さ３０ｎｍの半分程度の厚さである。このような厚さであっても、バリアメタル層１８と銅めっきシード膜１４を成膜後に下層導電層７が、バリアメタル層１８と銅めっきシード膜１４を介して酸化していないと考えられる。
【００４０】
（実施例３）
実施例３の半導体装置の製造方法は、まず、実施例１の半導体装置の製造方法と図４（ｅ）まで同じである。下層導電層７、４の上にバリア層８と層間絶縁膜１９を形成する。次に、図１１に示すように、フォトリソグラフィおよびＲＩＥによって、下層導電層７、４の上方に層間絶縁膜１９を貫通するビアホール１０を形成する。
【００４１】
この後、図１２（ａ）に示すように、バリア層８にＲＩＥを施し、下層導電層７の表面１２を露出させる。続いて、アッシングまたはウエットエッチングを行いＲＩＥ時に生成された反応生成物を除去する。次に、前処理として、バリアメタル膜１３および銅めっきシード膜１４のスパッタ装置内にて、１ｘ１０−６Ｐａの減圧雰囲気中で、シリコン基板１の温度を２３０℃として３０秒間加熱保持する。
【００４２】
次に、前処理後に大気に晒すことなく、図１２（ｂ）に示すように、バリアメタル膜１３と銅めっきシード膜１４を真空を破らずに連続的に順次成膜する。バリアメタル膜１３と銅めっきシード膜１４は、ビアホール１０の底１２と側壁と層間絶縁膜１９の上面に形成される。バリアメタル膜１３として、チタニウムシリコンナイトライド（ＴｉＳｉＮ）膜をＣＶＤ法により成膜する。銅めっきシード膜１４として、銅膜を高指向性ＰＶＤ法であるバイアススパッタ法またはロングスロースパッタ法あるいはその組み合わせにより成膜する。
【００４３】
次に、図１３（ｃ）に示すように、銅めっき膜１５を電解めっき法を用いて全面に形成し、ビアホール１０を埋め込む。最後に、図１３（ｄ）に示すように、ビアホール１０外部の銅膜１５およびバリアメタル膜１３をＣＭＰ法により除去するとともに、表面を平坦化する。このことにより銅プラグ１７が完成する。
【００４４】
実施例３によれば、銅配線の信頼性を損なうことなく、下層導電層７と銅プラグ１７の良好なコンタクト特性を実現することができ、実際に得られたビアコンタクト抵抗のばらつきは、平均値Ｄａｖｅに対し最大値Ｄｍａｘと最小値Ｄｍｉｎが±１０％以内であった。
【００４５】
（実施例４）
実施例４の半導体装置の製造方法は、実施例１の半導体装置の製造方法と比べて、前処理の前にデガス工程を実施する点が異なっている。図５（ｇ）に示すように、バリア層８を除去し下層導電層７、４の表面１２を露出させる。ビアホール１０と配線溝１１の表面にはＲＩＥで生成された反応生成物が堆積するため、アッシングやウエットエッチングにより除去する。
【００４６】
そして、バリアメタル膜１３の成膜装置内で、デガス工程を行う。デガス工程では、シリコン基板１を、１ｘ１０−５Ｐａ以下の減圧雰囲気中でシリコン基板１の温度を２３０℃として３０秒間加熱保持する。
【００４７】
このデガス工程に連続して、シリコン基板１を大気に晒すことなく、バリアメタル膜１３の成膜装置内で、バリアメタル膜１３の成膜の前処理を行う。前処理では、例えば、０．２Ｐａの水素（Ｈ２）ガスを含んだ雰囲気中で、シリコン基板１の温度を２００℃として３０秒間加熱保持する。
【００４８】
なお、デガス工程での基板温度は、前処理での基板温度より高く設定することが望ましい。このことにより、前処理中に層間絶縁膜９等からガスが発生しにくい。そして、以下の半導体装置の製造方法も実施例１と同じである。
【００４９】
実施例４によれば、銅配線の信頼性を損なうことなく、下層導電層７と上層導電層１６の良好なコンタクト特性を実現することができ、実際に得られたビアコンタクト抵抗のばらつきは、平均値Ｄａｖｅに対し最大値Ｄｍａｘと最小値Ｄｍｉｎが±１０％以内であった。
【００５０】
本発明は実施例１乃至４に限られない。実施例では、銅プラグの場合について説明したが、プラグはタングステン（Ｗ）プラグであってもよい。この場合、バリアメタル膜１３の成膜以降のプロセスが変わるだけで、バリアメタル膜の成膜の前処理までは変わらない。
【００５１】
また、シリコン基板１は、半導体基板であれば良い。半導体基板としては、シリコンオンインシュレイター（ＳＯＩ）基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶などの半導体基板であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、銅配線における低抵抗化および高信頼性化が可能な半導体装置の製造方法を提供できる。
【図面の簡単な説明】
【図１】ビアの信頼性を劣化させる新たな故障モードを説明するための図である。
【図２】実施例１に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その１）である。
【図３】実施例１に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その２）である。
【図４】実施例１に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その３）である。
【図５】実施例１に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その４）である。
【図６】実施例１に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その５）である。
【図７】実施例１に係る半導体装置のビアチェーン抵抗のバリアメタル成膜の前処理温度に対する依存性を示すグラフである。
【図８】実施例１に係る半導体装置のビア底の隆起高さのバリアメタル成膜の前処理温度に対する依存性を示すグラフである。
【図９】実施例２に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その１）である。
【図１０】実施例２に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その２）である。
【図１１】実施例３に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その１）である。
【図１２】実施例３に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その２）である。
【図１３】実施例３に係る半導体装置の製造方法を説明するための半導体装置の製造工程毎の断面図（その３）である。
【符号の説明】
１　シリコン基板
２　層間絶縁膜
３　配線溝
４　バリアメタル膜
５　シード層
６　銅膜
７　銅配線
８　バリア層
９　層間絶縁膜
１０　ビアホール
１１　配線溝
１２　銅配線の露出表面
１３　バリアメタル膜
１４　シード層
１５　銅膜
１６　銅配線
１７　銅プラグ
１８　バリアメタル膜
１９　層間絶縁膜
２１　銅配線のビアホール内の隆起部
２２　隆起した銅配線の露出表面
２３、２４　銅原子の移動方向
２５　ストレスボイド
【図１】
2004071956.tif 000003
【図２】
2004071956.tif 000004
【図３】
2004071956.tif 000005
【図４】
2004071956.tif 000006
【図５】
2004071956.tif 000007
【図６】
2004071956.tif 000008
【図７】
2004071956.tif 000009
【図８】
2004071956.tif 000010
【図９】
2004071956.tif 000011
【図１０】
2004071956.tif 000012
【図１１】
2004071956.tif 000013
【図１２】
2004071956.tif 000014
【図１３】
2004071956.tif 000015