(57)【要約】      （修正有）【課題】白金族系金属膜をＣＭＰ法によって研磨するための研磨用スラリー及び白金族系金属膜からなる下部電極を有する半導体装置において電気的信頼性の高い製造方法を提供する。【解決手段】プラグ１１が埋め込まれた絶縁体膜の上にＳｉＯ２膜１３を成膜する。ＳｉＯ２膜に穴（開口部）１４を形成した後、穴内部及びＳｉＯ２膜上に白金族系金属膜であるＲｕ膜１５を成膜する。過ヨウ素酸、ベンゾトリアゾール、シリカ砥粒を含有した研磨用スラリーを用いてＣＭＰを行い、開口部内に白金族系金属膜からなる下部電極を形成する。その後誘電体膜と、上部電極とを順次成膜する。下部電極の研磨面が極めて平滑に平坦化されるため、誘電体膜を流れるリーク電流が抑制され、キャパシタに蓄積される情報電荷の保持特性が非常に向上する。さらに情報電荷を蓄積する保持時間が増大して信頼性の高いキャパシタを得ることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
白金族系金属膜を化学機械的研磨法により研磨するための研磨用スラリーであって、研磨砥粒、酸化剤、エッチング抑制剤を含むことを特徴とする研磨用スラリー。
【請求項２】
前記白金族系金属膜はルテニウム膜であることを特徴とする請求項１に記載の研磨用スラリー。
【請求項３】
前記エッチング抑制剤がベンゾトリアゾールであることを特徴とする請求項１または請求項２に記載の研磨用スラリー。
【請求項４】
前記酸化剤が過ヨウ素酸であることを特徴とする請求項１または請求項２または請求項３に記載の研磨用スラリー。
【請求項５】
前記研磨砥粒がシリカであることを特徴とする請求項１または請求項２または請求項３または請求項４に記載の研磨用スラリー。
【請求項６】
接続用電極を有する下地上に該接続用電極に対応した領域に開口部を有するシリコン酸化膜を形成する工程と、前記開口部以外の領域の前記シリコン酸化膜上及び前記開口部内にキャパシタの下部電極となる白金族系金属膜を形成する工程と、請求項１〜５に記載の研磨用スラリーを用いた化学機械的研磨法により前記シリコン酸化膜をストッパーとして前記白金族系金属膜を前記シリコン酸化膜に対して選択的に研磨することにより、前記開口部内に前記白金族系金属膜を選択的に残置させる工程と、前記開口部内に残置した白金族系金属膜に対して選択的に除去する工程と、この酸化膜が除去された領域上及び前記白金族系金属膜上にキャパシタの誘電体膜を形成する工程と、この誘電体膜上にキャパシタの上部電極となる導電体膜を形成する工程とを有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は白金属系金属膜を化学機械的研磨（ＣＭＰ）法を用いて研磨する方法と、白金属系金属膜により構成される電極を有する半導体装置及びその製造技術に関する。
【０００２】
【従来の技術】
半導体記憶装置の一つとして、データの高速書き換えに特徴を持つＤＲＡＭがある。このＤＲＡＭのメモリセルは、１対のトランジスタとキャパシタとからなるものが構造的に簡単であり、半導体記憶装置の高集積化に最も適するものとして広く用いられている。この様なメモリセルは、半導体装置の高密度、高集積化に伴い回路構成素子の微細化が要求されており、微細化に伴う蓄積電荷量の減少を補う対策として、キャパシタを立体化することによって電極の面積を増加させ、蓄積電荷量を増加させる方法が採用されている。
【０００３】
しかし、メモリセルの微細化が更に進む２５６メガビット以降の大容量ＤＲＡＭの場合、キャパシタの立体化だけでは蓄積電荷量の減少を補うことが困難であると考えられている。そこで、メモリセルの一部を構成する容量絶縁膜の材料として、従来の酸化ケイ素（ＳｉＯ２）に替えて高誘電体（強誘電体）材料である酸化タンタル（Ｔａ２Ｏ５）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ジルコニウム鉛（ＰＺＴ）の適用が検討されている。
【０００４】
上記容量絶縁膜は金属酸化物であるため、その両面に接触する電極材料をも酸化してしまう傾向がある。そのため、電極材料として耐酸化性の大きいルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）等の白金族系金属膜の適用が検討されている。
【０００５】
また、上記白金族系金属は一般に化学的に安定であり、ウェットエッチング法やドライエッチング法による加工が困難であるため、キャパシタの下部電極の形成方法としてＣＭＰ法の適用が検討されている。ＣＭＰ法は化学的な研磨作用に機械的な研磨作用が加わるので、白金族系金属に対しても加工が可能になる。また、微細加工という点でウェットエッチング法やドライエッチング法に優る。
【０００６】
上記した電極金属のＣＭＰ法として、特許文献１〜２に記載の方法がある。
【０００７】
【特許文献１】
特開平１１−１２１４１１号公報
【特許文献２】
特開２００２−１６１２６７号公報
【０００８】
【発明が解決しようとする課題】
白金族系金属をＣＭＰ法で研磨するには、過ヨウ素酸（Ｈ５ＩＯ６）等の比較的強力な酸化剤を含有する研磨スラリーを用いる必要があるが、上記の特許文献１〜２に開示された研磨スラリーを用いた場合、研磨面に数十ｎｍの凹凸を生じる問題があった。これは研磨中に酸化剤によって過剰にエッチングが進行するためである。
【０００９】
表面に凹凸形状を有する白金族系金属膜をキャパシタの下部電極として用いた場合、凹凸部で電界が集中するようになるためキャパシタの容量絶縁膜を流れるリーク電流が増大する原因となり、キャパシタに蓄積される情報電荷の保持特性が悪くなる。さらに、ＤＲＡＭ等半導体デバイスの情報電荷を蓄積する保持時間は減少する。
【００１０】
本発明の目的は、白金族系金属をＣＭＰ法で研磨する場合に、研磨面の表面形状を平滑にすることが可能な研磨スラリーと、白金族系金属を下部電極としたキャパシタの電気特性を向上させる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明の研磨スラリーは添加剤としてベンゾトリアゾール（ＢＴＡ）が含まれていることを特徴とする。これによって研磨対象となる金属表面のエッチングが抑制され、極めて平滑な研磨面を得ることができる。
【００１２】
また、本発明の半導体装置では、半導体基板上に下部電極、高誘電率膜及び上部電極を順次積層して形成したキャパシタを有し、前記下部電極の上面の凹凸が除去され、平坦化されていることを特徴とする。ここで、上記下部電極は導電体膜であり、ＲｕまたはＲｕＯ２の単層膜もしくは積層膜あるいはＩｒまたはＩｒＯの単層膜もしくは積層膜である。または、前記下部電極はＯｓもしくはその酸化物、ＲｈあるいはＰｔである。
【００１３】
また、本発明の半導体装置の製造方法は、半導体基板上の絶縁膜表面にキャパシタの下部電極となる導電体膜を形成する工程と、前記ＢＴＡを含んだスラリーを用いたＣＭＰ法で研磨して前記導電体膜の上面の凹凸を平坦化する工程と、前記平坦化した導電体膜上に高誘電率膜と上部電極とを積層する工程を含む。
【００１４】
ここで、上記下部電極は導電体膜であり、ＲｕまたはＲｕＯ２の単層膜もしくは積層膜あるいはＩｒまたはＩｒＯの単層膜もしくは積層膜である。または、前記下部電極はＯｓもしくはその酸化物、ＲｈあるいはＰｔである。
【００１５】
また、上記の高誘電率膜は酸化タンタル（Ｔａ２Ｏ５）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ジルコニウム鉛（ＰＺＴ）の単層膜またはＴａ２Ｏ５とＡｌ２Ｏ３の積層膜あるいはＴａ２Ｏ５とＮｂ２Ｏ３の積層膜である。
【００１６】
また、上記導電体膜の上面の凹凸を平坦化する工程において前記導電体膜に剥がれが生じる場合、接着剤として上記絶縁膜と導電体膜との間にチタンを含む金属膜を形成することによって剥がれを抑制することができる。
【００１７】
このように高誘電率膜を有するキャパシタの下部電極上面の凹凸を除去し、平坦化することによってキャパシタの電極形状が向上し、信頼性の高いキャパシタを得ることができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
（実施形態１）
図１（ａ）〜（ｃ）は本発明に係わるキャパシタを形成する場合の製造工程順の断面図である。
１１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜１２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりＳｉＯ２膜１３を厚さ５００ｎｍ程度成膜する。そしてプラグ１１の上に直径１５０ｎｍ程度の穴１４（開口部）を形成する。続いてキャパシタの下部電極となるＲｕ膜１５をスパッタ法あるいはＣＶＤ法によって成膜し、穴１４を埋め込む（図１（ａ））。
【００１９】
次に、ＣＭＰ法によってＳｉＯ２膜１３をストッパーとしてＲｕ膜１５の研磨を行い、Ｒｕ膜１５からなる下部電極をセルごとに分離する（図１（ｂ））。ここで研磨スラリーとしては、シリカ粒子を分散させたものに、過ヨウ素酸（Ｈ５ＩＯ６）及びベンゾトリアゾール（ＢＴＡ）を添加した水溶液を用いる。シリカ粒子濃度は０．１〜５ｗｔ％、好ましくは０．５〜２ｗｔ％である。Ｈ５ＩＯ６濃度は０．５〜１５ｗｔ％、好ましくは１〜３ｗｔ％である。ＢＴＡ濃度は０．０１〜０．５ｗｔ％、好ましくは０．０５〜０．２ｗｔ％である。
【００２０】
次に、フッ酸またはフッ化アンモニウムもしくはフッ酸とフッ化アンモニウムの混合液を用いたウェットエッチング法により、ＳｉＯ２膜１３を除去する。続いてキャパシタの誘電体膜としてＴａ２Ｏ５膜１６をＣＶＤ法により成膜し、さらにアニール処理を施して結晶化させる。続いてキャパシタの上部電極としてＲｕ膜１７をスパッタ法あるいはＣＶＤ法によって成膜する（図１（ｃ））。
【００２１】
その後、Ｒｕ膜１７上に層間絶縁体膜（図示せず）を成膜し、この層間絶縁体膜の一部を開口してＲｕ膜１７と電気的接続をとるためのプラグ（図示せず）を形成することによってキャパシタが完成する。
【００２２】
（実施形態２）
図２（ａ）〜（ｃ）は本発明に係わるキャパシタを形成する場合の製造工程順の断面図である。
２１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜２２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりＳｉＯ２膜２３を厚さ５００ｎｍ程度成膜する。
【００２３】
そしてプラグ２１の上に直径１５０ｎｍ程度の穴２４（開口部）を形成する。続いてキャパシタの下部電極となるＲｕ膜２５をスパッタ法あるいはＣＶＤ法によって３０ｎｍ程度成膜した後、キャップ膜２８で穴２４を完全に埋め込む（図２（ａ））。
【００２４】
次に、ＣＭＰ法によってＳｉＯ２膜２３をストッパーとしてキャップ膜２８及びＲｕ膜２５の研磨を行い、Ｒｕ膜２５からなる下部電極をセルごとに分離する（図２（ｂ））。ここで研磨スラリーとしては、シリカ粒子を分散させたものに、過ヨウ素酸（Ｈ５ＩＯ６）及びベンゾトリアゾール（ＢＴＡ）を添加した水溶液を用いる。シリカ粒子濃度は０．１〜５ｗｔ％、好ましくは０．５〜２ｗｔ％である。Ｈ５ＩＯ６濃度は０．５〜１５ｗｔ％、好ましくは１〜３ｗｔ％である。ＢＴＡ濃度は０．０１〜０．５ｗｔ％、好ましくは０．０５〜０．２ｗｔ％である。
【００２５】
また、キャップ膜２８は研磨中に発生するダストが穴２４内のＲｕ膜２５に付着するのを防止する犠牲膜として機能する。
【００２６】
次に穴２４に残存したキャップ膜２８を除去する。続いてキャパシタの誘電体膜としてＴａ２Ｏ５膜２６をＣＶＤ法により成膜し、さらにアニール処理を施して結晶化させる。続いてキャパシタの上部電極としてＲｕ膜２７をスパッタ法あるいはＣＶＤ法によって成膜する（図３（ｃ））。
【００２７】
その後、Ｒｕ膜２７上に層間絶縁体膜（図示せず）を成膜し、この層間絶縁体膜の一部を開口してＲｕ膜２７と電気的接続をとるためのプラグ（図示せず）を形成することによってキャパシタが完成する。
【００２８】
（実施形態３）
図３（ａ）〜（ｃ）は本発明に係わるキャパシタを形成する場合の製造工程順の断面図である。
３１は電気的な接続をとるためのプラグであり、シリコン基板（図示せず）の主面側に形成された絶縁体膜３２中に埋め込まれている。このような下地上に、ＴＥＯＳを用いたプラズマＣＶＤ法によりＳｉＯ２膜３３を厚さ５００ｎｍ程度成膜する。そしてプラグ３１の上に直径１５０ｎｍ程度の穴３４（開口部）を形成する。続いてキャパシタの下部電極となるＲｕ膜３５をスパッタ法あるいはＣＶＤ法によって３０ｎｍ程度成膜した後、キャップ膜３８で穴３４を完全に埋め込む（図２（ａ））。
【００２９】
次に、ＣＭＰ法によってＳｉＯ２膜２３をストッパーとしてキャップ膜３８及びＲｕ膜３５の研磨を行い、Ｒｕ膜３５からなる下部電極をセルごとに分離する（図２（ｂ））。ここで研磨スラリーとしては、シリカ粒子を分散させたものに、過ヨウ素酸（Ｈ５ＩＯ６）及びベンゾトリアゾール（ＢＴＡ）を添加した水溶液を用いる。シリカ粒子濃度は０．１〜５ｗｔ％、好ましくは０．５〜２ｗｔ％である。Ｈ５ＩＯ６濃度は０．５〜１５ｗｔ％、好ましくは１〜３ｗｔ％である。ＢＴＡ濃度は０．０１〜０．５ｗｔ％、好ましくは０．０５〜０．２ｗｔ％である。
【００３０】
またキャップ膜３８は研磨中に発生するダストが穴３４内のＲｕ膜３５に付着するのを防止する犠牲膜として機能する。
【００３１】
次に穴３４に残存したキャップ膜３８を除去した後、フッ酸またはフッ化アンモニウムもしくはフッ酸とフッ化アンモニウムの混合液を用いたウェットエッチング法により、ＳｉＯ２膜３３を除去する。続いてキャパシタの誘電体膜としてＴａ２Ｏ５膜３６をＣＶＤ法により成膜し、さらにアニール処理を施して結晶化させる。続いてキャパシタの上部電極としてＲｕ膜３７をスパッタ法あるいはＣＶＤ法によって成膜する（図３（ｃ））。
【００３２】
その後、Ｒｕ膜３７上に層間絶縁体膜（図示せず）を成膜し、この層間絶縁体膜の一部を開口してＲｕ膜３７と電気的接続をとるためのプラグ（図示せず）を形成することによってキャパシタが完成する。
【００３３】
以上説明した実施形態１〜３における本発明の研磨スラリーの有効性を図４に示す。これは研磨スラリーに含まれる添加剤のＢＴＡの有無によるＲｕ平坦膜の表面形状の違いを示したＳＥＭ像である。
【００３４】
その結果、ＢＴＡを含有しない研磨スラリーを用いた場合は数十ｎｍの凹凸を生じている（図４（ａ））のに対して、本発明のＢＴＡを含有する研磨スラリーを用いた場合は、極めて平滑な研磨面が得られている（図４（ｂ））。
【００３５】
このように研磨面が平滑であるほどキャパシタにおける電界集中が緩和され、リーク電流が低減する。さらに同様の理由から誘電体膜の結晶性及び配向性が向上し、誘電率が向上する効果が得られる。
【００３６】
なお、以上説明した実施形態１〜３では研磨スラリーに含有される研磨粒子としてシリカを用いたが、アルミナあるいはセリア等の研磨粒子を含有させても良い。
【００３７】
また、キャパシタの下部電極としてＲｕを用いたが、本発明はＲｕに限定されるものではなく、Ｒｈ、Ｐｄ、Ｏｓ、Ｐｔ、Ｉｒ等の白金族元素で形成されても同様の効果が得られる。
【００３８】
そしてまた、誘電体膜としてはＴａ２Ｏ５膜を用いたが、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）、チタン酸ジルコニウム鉛（ＰＺＴ）の単層膜またはＴａ２Ｏ５とＡｌ２Ｏ３の積層膜あるいはＴａ２Ｏ５とＮｂ２Ｏ３の積層膜であっても同様の効果が得られる。
【００３９】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【００４０】
【発明の効果】
以上に説明したように、本発明によればベンゾトリアゾールを含有する研磨用スラリーを用いることにより、キャパシタの下部電極の研磨面を極めて平滑に平坦化することができる。このように平坦化した下部電極上に容量絶縁膜として高誘電率膜及び上部電極として導電体膜を順次積層してキャパシタを形成すると、容量絶縁膜を流れるリーク電流が抑制され、キャパシタに蓄積される情報電荷の保持特性が非常に向上する。さらに情報電荷を蓄積する保持時間が増大して信頼性の高いキャパシタとなり、半導体装置のさらなる高集積化及び高密度化が促進される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係わるキャパシタの製造方法を示した工程順の断面図である。
【図２】本発明の第２の実施形態に係わるキャパシタの製造方法を示した工程順の断面図である。
【図３】本発明の第３の実施形態に係わるキャパシタの製造方法を示した工程順の断面図である。
【図４】従来の研磨用スラリー及び本発明に係わる研磨用スラリーを用いて研磨したＲｕ表面のＳＥＭ写真である。
【符号の説明】
１１，２１，３１…プラグ、１２，２２，３２…絶縁体膜、１３，２３，３３…ＳｉＯ２膜、１４，２４，３４…穴、１５，２５，３５…下部電極（Ｒｕ膜）、１６，２６，３６…誘電体膜（Ｔａ２Ｏ５膜）、１７，２７，３７…上部電極（Ｒｕ膜）、２８，３８…キャップ膜
【図１】
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【図２】
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【図３】
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【図４】
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