(57)【要約】【課題】デコーダの占める面積を小さくし、チップサイズを小さくすること。【解決手段】単純マトリックス型構造の半導体記憶装置において、サブワードラインＳＷＬ１等に対応して設けられた複数のＹＳＥＬデコーダ２と、そのＹＳＥＬデコーダ２にゲートが個別に接続され、ＹＳＥＬデコーダ２から選択信号を取得すると当該ＹＳＥＬデコーダ２に対応するサブワードラインＳＷＬ１等にメインワードラインＭＷＬ１等を接続する第１ＭＯＳＦＥＴ１５とを備え、ＹＳＥＬデコーダ２は、同じ仮想的なワードラインを構成し且つ隣接する２つのサブワードラインＳＷＬ１等に共通に設けられ、第１ＭＯＳＦＥＴ１５は、前記２つのサブワードラインＳＷＬ１等に異なるメインワードラインＭＷＬ１等を接続するようにした。【選択図】    図３
2004355762.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に互いに平行に延びている複数の第１信号線と、前記第１の方向と交差する第２の方向に互いに平行に延びている複数の第２信号線と、前記第１信号線と前記第２信号線との交差部に設けられた複数のメモリセルとを備えた半導体記憶装置において、
前記第１信号線のそれぞれは、複数の第１副信号線で構成されており、そして、前記複数の第１副信号線に対応して設けられた複数の第１選択信号供給回路と、前記複数の第１選択信号供給回路に接続され、前記第１選択信号供給回路から選択信号を取得すると当該第１選択信号供給回路に対応する第１副信号線に第１選択用電圧供給線を接続する第１接続素子とを備え、
前記第１選択信号供給回路は、同じ第１信号線を構成する所定の複数の第１副信号線からなる第１グループ毎に設けられ、前記第１接続素子は、前記第１グループを構成する所定の複数の第１信号線に互いに異なる第１選択用電圧供給線を接続することを特徴とする半導体記憶装置。
【請求項２】
前記第１グループは、隣接する２つの第１副信号線から構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数の第１副信号線に対応して設けられた複数の第２選択信号供給回路と、前記複数の第２選択信号供給回路に接続され、前記第２選択信号供給回路から選択信号を取得すると当該第２選択信号供給回路に対応する第１副信号線に第１非選択用電圧供給線を接続する第２接続素子とを備え、前記第２選択信号供給回路は、同じ第１信号線を構成する所定の複数の第１副信号線からなる第２グループ毎に設けられていることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記第２グループは、隣接する２つの第１副信号線から構成されていることを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記第２信号線のそれぞれは、複数の第２副信号線で構成されており、そして、前記複数の第２副信号線に対応して設けられた複数の第３選択信号供給回路と、前記複数の第３選択信号供給回路に接続され、前記第３選択信号供給回路から選択信号を取得すると当該第３選択信号供給回路に対応する第２副信号線に第２選択用電圧供給線を接続する第３接続素子とを備え、
前記第３選択信号供給回路は、同じ第２信号線を構成する所定の複数の第２副信号線からなる第３グループ毎に設けられ、前記第３接続素子は、前記第３グループを構成する所定の複数の第２副信号線に互いに異なる第２選択用電圧供給線を接続することを特徴とする請求項１乃至請求項４のいずれかに記載の半導体記憶装置。
【請求項６】
前記第３グループは、隣接する２つの第２副信号線から構成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第２信号線のそれぞれは、複数の第２副信号線で構成されており、そして、前記複数の第２副信号線に対応して設けられた複数の第４選択信号供給回路と、前記複数の第４選択信号供給回路に接続され、前記第４選択信号供給回路から選択信号を取得すると当該第４選択信号供給回路に対応する第２副信号線に第２非選択用電圧供給線を接続する第４接続素子とを備え、
前記第４選択信号供給回路は、同じ第２信号線を構成する所定の複数の第２副信号線からなる第４グループ毎に設けられていることを特徴とする請求項１乃至請求項６のいずれかに記載の半導体記憶装置。
【請求項８】
前記第４グループは、隣接する２つの第２副信号線から構成されていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
第１の方向に互いに平行に延びている複数の第１信号線と、前記第１の方向と交差する第２の方向に互いに平行に延びている複数の第２信号線と、前記第１信号線と前記第２信号線との交差部に設けられた複数のメモリセルとを備えた半導体記憶装置において、
前記第１信号線のそれぞれは、複数の第１副信号線で構成されており、そして、前記複数の第１副信号線に対応して設けられた複数の第１選択信号供給回路と、前記複数の第１選択信号供給回路に接続され、前記第１選択信号供給回路から選択信号を取得すると当該第１選択信号供給回路に対応する第１副信号線に第１選択用電圧供給線を接続する第１接続素子と、前記複数の第１副信号線に対応して設けられた複数の第２選択信号供給回路と、前記複数の第２選択信号供給回路に接続され、前記第２選択信号供給回路から選択信号を取得すると当該第２選択信号供給回路に対応する第１副信号線に第１非選択用電圧供給線を接続する第２接続素子とを備え、
前記第２選択信号供給回路は、同じ第１信号線を構成する所定の複数の第１副信号線からなる第２グループ毎に設けられていることを特徴とする半導体記憶装置。
【請求項１０】
前記第２信号線のそれぞれは、複数の第２副信号線で構成されており、そして、前記複数の第２副信号線に対応して設けられた複数の第３選択信号供給回路と、前記複数の第３選択信号供給回路に接続され、前記第３選択信号供給回路から選択信号を取得すると当該第３選択信号供給回路に対応する第２副信号線に第２選択用電圧供給線を接続する第３接続素子と、前記複数の第２副信号線に対応して設けられた複数の第４選択信号供給回路と、前記複数の第４選択信号供給回路に接続され、前記第４選択信号供給回路から選択信号を取得すると当該第４選択信号供給回路に対応する第２副信号線に第２非選択用電圧供給線を接続する第４接続素子とを備え、
前記第４選択信号供給回路は、同じ第２信号線を構成する所定の複数の第２副信号線からなる第４グループ毎に設けられていることを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
ワードラインを構成する複数のサブワードラインと、ビットラインを構成する複数のサブビットラインと、それらサブワードラインとサブビットラインとの交差部に設けられた複数の強誘電体とを備えた単純マトリクス型の半導体記憶装置において、
前記複数のサブワードラインの一端に個別に配され、第１デコーダから選択信号を取得すると前記サブワードラインにメインワードラインを接続する複数の第１スイッチＭＯＳＦＥＴと、前記複数のサブワードラインの他端に個別に配され、第２デコーダから選択信号を取得すると前記サブワードラインに非選択電圧供給ラインを接続する複数の第２スイッチＭＯＳＦＥＴとを備え、
同じワードラインを構成し且つ隣接する２つのサブワードラインに配された第１スイッチＭＯＳＦＥＴは、互いに共通の第１デコーダに接続され、当該共通の第１デコーダから選択信号を取得すると、当該隣接するサブワードラインに互いに異なるメインワードラインを接続することを特徴とする半導体記憶装置。
【請求項１２】
前記複数のサブビットラインの一端に個別に配され、第３デコーダから選択信号を取得すると前記サブビットラインにメインビットラインを接続する複数の第３スイッチＭＯＳＦＥＴと、前記複数のサブビットラインの他端に個別に配され、第４デコーダから選択信号を取得すると前記サブワードラインに非選択電圧供給ラインを接続する複数の第４スイッチＭＯＳＦＥＴとを備え、
同じビットラインを構成し且つ隣接する２つのサブビットラインに配された第３スイッチＭＯＳＦＥＴは、互いに共通の第３デコーダに接続され、当該共通のＹＳＥＬデコーダから選択信号を取得すると、当該隣接するサブビットラインに異なるメインビットラインを接続することを特徴とする請求項１１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単純マトリクス型の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置としては、複数のワードラインと複数のビットラインとの交差部に強誘電体キャパシタ等でメモリセルを形成し、メモリセルの配置を可能な限り高密度化して高集積化を図るものが知られている。
ところで、このような半導体記憶装置にあっては、１つのワードラインやビットラインに多くの強誘電体キャパシタが接続され、各ラインのキャパシタンスが大きくなると、書き込み速度に大きな遅延を生じ、書き込み速度が大幅に低下してしまう。そのため、このような半導体記憶装置では、通常、図８に示すように、ワードラインやビットラインを複数のサブワードラインＳＷＬや複数のサブビットラインＳＢＬで構成し、それら複数のサブワードラインＳＷＬ等に対応する複数のＹＳＥＬデコーダ１０１や複数のＸＳＥＬデコーダ１０２を個別に設け、そのＹＳＥＬデコーダ１０１等から選択信号が供給されると前記複数のサブワードラインＳＷＬ等をメインワードラインＭＷＬやメインビットラインＭＢＬに接続する複数のスイッチＭＯＳＦＥＴ１０３を設けている。そして、メインワードラインＭＷＬ等に同時に接続される強誘電体キャパシタの数を制限し、各ラインのキャパシタンスを小さくすることで、書き込み速度の向上を図っている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開平１１−２９７９６７号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体記憶装置にあっては、複数のサブワードラインＳＷＬや複数のサブビットラインＳＢＬに対応する複数のＹＳＥＬデコーダ１０１や複数のＸＳＥＬデコーダ１０２を個別に設けるようにしたため、例えば、前記複数のサブワードラインＳＷＬ等の数が大きくなると、前記ＹＳＥＬデコーダ１０１等の数、つまり前記ＹＳＥＬデコーダ１０１等の占める面積が増大し、チップサイズが大きくなるという問題があった。
【０００５】
そこで、本発明は、上記従来の半導体記憶装置の未解決の問題を解決することを目的とするものであって、選択信号供給回路（デコーダ）の占める面積を小さくし、チップサイズを小さくできる半導体記憶装置を提供することを課題とする。
【０００６】
【課題を解決するための手段】
上記従来の課題を解決するため、本発明の半導体記憶装置は、第１の方向に互いに平行に延びている複数の第１信号線と、前記第１の方向と交差する第２の方向に互いに平行に延びている複数の第２信号線と、前記第１信号線と前記第２信号線との交差部に設けられた複数のメモリセルとを備えた半導体記憶装置において、前記第１信号線のそれぞれは、複数の第１副信号線で構成されており、そして、前記複数の第１副信号線に対応して設けられた複数の第１選択信号供給回路と、前記複数の第１選択信号供給回路に接続され、前記第１選択信号供給回路から選択信号を取得すると当該第１選択信号供給回路に対応する第１副信号線に第１選択用電圧供給線を接続する第１接続素子とを備え、前記第１選択信号供給回路は、同じ第１信号線を構成する所定の複数の第１副信号線からなる第１グループ毎に設けられ、前記第１接続素子は、前記第１グループを構成する所定の複数の第１信号線に互いに異なる第１選択用電圧供給線を接続することを特徴とするものである。なお、第１副信号線としては、サブワードラインやサブビットラインを挙げることができる。また、第１選択用電圧供給線としては、メインワードラインやメインビットラインを挙げることができる。
【０００７】
このように、第１選択信号供給回路が、同じ第１信号線を構成する所定の複数の第１副信号線からなる第１グループ毎に設けられている、つまりその第１グループを構成する第１副信号線に共通に設けられているため、前記第１選択信号供給回路の数を小さく、つまり前記第１選択信号供給回路の占める面積を小さくでき、チップサイズを小さくできる。
【０００８】
また、本発明に係る半導体記憶装置としては、前記第１グループは、隣接する２つの第１副信号線から構成されているものでもよい。
このように、第１グループが、隣接する２つの第１副信号線であるとすると、それら２つの第１副信号線の第１接続素子を隣接させて配することで、前記第１グループを構成する所定の複数の第１副信号線に対して第１選択信号供給回路を容易に共通のものとすることができる。
【０００９】
さらに、本発明に係る半導体記憶装置としては、前記複数の第１副信号線に対応して設けられた複数の第２選択信号供給回路と、前記複数の第２選択信号供給回路に接続され、前記第２選択信号供給回路から選択信号を取得すると当該第２選択信号供給回路に対応する第１副信号線に第１非選択用電圧供給線を接続する第２接続素子とを備え、前記第２選択信号供給回路は、同じ第１信号線を構成する所定の複数の第１副信号線からなる第２グループ毎に設けられているものでもよい。
【００１０】
このように、第２選択信号供給回路が、同じ第１信号線を構成する所定の複数の第１副信号線からなる第２グループ毎に設けられている、つまりその第２グループを構成する第１副信号線に共通に設けられているものとすると、前記第２選択信号供給回路の数を小さく、つまり前記第２選択信号供給回路の占める面積を小さくでき、チップサイズをより小さくできる。
【００１１】
また、本発明に係る半導体記憶装置としては、前記第２グループは、隣接する２つの第１副信号線から構成されているものでもよい。
このように、第２グループが、隣接する２つの第１副信号線から構成されているものとすると、それら２つの第１副信号線の第２接続素子を隣接させて配することで、前記第２グループを構成する所定の複数の第１副信号線に対して第２選択信号供給回路を容易に共通のものとすることができる。
【００１２】
さらに、本発明に係る半導体記憶装置としては、前記第２信号線のそれぞれは、複数の第２副信号線で構成されており、そして、前記複数の第２副信号線に対応して設けられた複数の第３選択信号供給回路と、前記複数の第３選択信号供給回路に接続され、前記第３選択信号供給回路から選択信号を取得すると当該第３選択信号供給回路に対応する第２副信号線に第２選択用電圧供給線を接続する第３接続素子とを備え、前記第３選択信号供給回路は、同じ第２信号線を構成する所定の複数の第２副信号線からなる第３グループ毎に設けられ、前記第３接続素子は、前記第３グループを構成する所定の複数の第２副信号線に互いに異なる第２選択用電圧供給線を接続するものでもよい。
【００１３】
このように、第３選択信号供給回路が、同じ第２信号線を構成する所定の複数の第２副信号線からなる第３グループ毎に設けられている、つまりその第３グループを構成する第２副信号線に共通に設けられているものとすると、前記第３選択信号供給回路の数を小さく、つまり前記第３選択信号供給回路の占める面積を小さくでき、チップサイズをより小さくできる。
【００１４】
また、本発明に係る半導体記憶装置としては、前記第３グループは、隣接する２つの第２副信号線から構成されているものでもよい。
このように、第３グループが、隣接する２つの第２副信号線であるとすると、それら２つの第２副信号線の第３接続素子を隣接させて配することで、前記第３グループを構成する所定の複数の第２副信号線に対して第３選択信号供給回路を容易に共通のものとすることができる。
【００１５】
さらに、本発明に係る半導体記憶装置としては、前記第２信号線のそれぞれは、複数の第２副信号線で構成されており、そして、前記複数の第２副信号線に対応して設けられた複数の第４選択信号供給回路と、前記複数の第４選択信号供給回路に接続され、前記第４選択信号供給回路から選択信号を取得すると当該第４選択信号供給回路に対応する第２副信号線に第２非選択用電圧供給線を接続する第４接続素子とを備え、前記第４選択信号供給回路は、同じ第２信号線を構成する所定の複数の第２副信号線からなる第４グループ毎に設けられているものでもよい。
【００１６】
このように、第４選択信号供給回路が、同じ第２信号線を構成する所定の複数の第２副信号線からなる第４グループ毎に設けられている、つまりその第４グループを構成する第２副信号線に共通に設けられているものとすると、前記第４選択信号供給回路の数を小さく、つまり前記第４選択信号供給回路の占める面積を小さくでき、チップサイズをより小さくできる。
【００１７】
また、本発明に係る半導体記憶装置としては、前記第４グループは、隣接する２つの第２副信号線から構成されているものでもよい。
このように、第４グループが、隣接する２つの第２副信号線から構成されているとすると、それら２つの第２副信号線の第４接続素子を隣接させて配することで、前記第４グループを構成する所定の複数の第２副信号線に対して第４選択信号供給回路を容易に共通のものとすることができる。
【００１８】
一方、上記従来の課題を解決するため、本発明の半導体記憶装置は、第１の方向に互いに平行に延びている複数の第１信号線と、前記第１の方向と交差する第２の方向に互いに平行に延びている複数の第２信号線と、前記第１信号線と前記第２信号線との交差部に設けられた複数のメモリセルとを備えた半導体記憶装置において、前記第１信号線のそれぞれは、複数の第１副信号線で構成されており、そして、前記複数の第１副信号線に対応して設けられた複数の第１選択信号供給回路と、前記複数の第１選択信号供給回路に接続され、前記第１選択信号供給回路から選択信号を取得すると当該第１選択信号供給回路に対応する第１副信号線に第１選択用電圧供給線を接続する第１接続素子と、前記複数の第１副信号線に対応して設けられた複数の第２選択信号供給回路と、前記複数の第２選択信号供給回路に接続され、前記第２選択信号供給回路から選択信号を取得すると当該第２選択信号供給回路に対応する第１副信号線に第１非選択用電圧供給線を接続する第２接続素子とを備え、前記第２選択信号供給回路は、同じ第１信号線を構成する所定の複数の第１副信号線からなる第２グループ毎に設けられていることを特徴とするものである。なお、第１副信号線としては、サブワードラインやサブビットラインを挙げることができる。また、第１選択用電圧供給線としては、メインワードラインやメインビットラインを挙げることができる。
【００１９】
このように、第２選択信号供給回路が、同じ第１信号線を構成する所定の複数の第１副信号線からなる第２グループ毎に設けられている、つまりその第２グループを構成する第１副信号線に共通に設けられているため、前記第２選択信号供給回路の数を小さく、つまり前記第２選択信号供給回路の占める面積を小さくでき、チップサイズを小さくできる。
【００２０】
また、本発明に係る半導体記憶装置としては、前記第２信号線のそれぞれは、複数の第２副信号線で構成されており、そして、前記複数の第２副信号線に対応して設けられた複数の第３選択信号供給回路と、前記複数の第３選択信号供給回路に接続され、前記第３選択信号供給回路から選択信号を取得すると当該第３選択信号供給回路に対応する第２副信号線に第２選択用電圧供給線を接続する第３接続素子と、前記複数の第２副信号線に対応して設けられた複数の第４選択信号供給回路と、前記複数の第４選択信号供給回路に接続され、前記第４選択信号供給回路から選択信号を取得すると当該第４選択信号供給回路に対応する第２副信号線に第２非選択用電圧供給線を接続する第４接続素子とを備え、前記第４選択信号供給回路は、同じ第２信号線を構成する所定の複数の第２副信号線からなる第４グループ毎に設けられているものでもよい。
【００２１】
このように、第４選択信号供給回路が、同じ第２信号線を構成する所定の複数の第２副信号線からなる第４グループ毎に設けられている、つまりその第４グループを構成する第１副信号線に共通に設けられているものとすると、前記第４選択信号供給回路の数を小さく、つまり前記第４選択信号供給回路の占める面積を小さくでき、チップサイズをより小さくできる。
【００２２】
一方、上記課題を解決するために、本発明に係る半導体記憶装置は、ワードラインを構成する複数のサブワードラインと、ビットラインを構成する複数のサブビットラインと、それらサブワードラインとサブビットラインとの交差部に設けられた複数の強誘電体とを備えた単純マトリクス型の半導体記憶装置において、前記複数のサブワードラインの一端に個別に配され、第１デコーダから選択信号を取得すると前記サブワードラインにメインワードラインを接続する複数の第１スイッチＭＯＳＦＥＴと、前記複数のサブワードラインの他端に個別に配され、第２デコーダから選択信号を取得すると前記サブワードラインに非選択電圧供給ラインを接続する複数の第２スイッチＭＯＳＦＥＴとを備え、同じワードラインを構成し且つ隣接する２つのサブワードラインに配された第１スイッチＭＯＳＦＥＴは、互いに共通の第１デコーダに接続され、当該共通の第１デコーダから選択信号を取得すると、当該隣接するサブワードラインに互いに異なるメインワードラインを接続することを特徴とするものである。
【００２３】
このように、同じワードラインを構成し且つ隣接する２つのサブワードラインに配された第１スイッチＭＯＳＦＥＴが、互いに共通の第１デコーダに接続されるものとすると、前記第１デコーダの数を小さく、つまり前記第１デコーダの占める面積を小さくでき、チップサイズを小さくできる。
また、本発明に係る半導体記憶装置は、前記複数のサブビットラインの一端に個別に配され、第３デコーダから選択信号を取得すると前記サブビットラインにメインビットラインを接続する複数の第３スイッチＭＯＳＦＥＴと、前記複数のサブビットラインの他端に個別に配され、第４デコーダから選択信号を取得すると前記サブワードラインに非選択電圧供給ラインを接続する複数の第４スイッチＭＯＳＦＥＴとを備え同じビットラインを構成し且つ隣接する２つのサブビットラインに配された第３スイッチＭＯＳＦＥＴは、互いに共通の第３デコーダに接続され、当該共通のＹＳＥＬデコーダから選択信号を取得すると、当該隣接するサブビットラインに異なるメインビットラインを接続するものでもよい。
【００２４】
このように同じビットラインを構成し且つ隣接する２つのサブビットラインに配された第３スイッチＭＯＳＦＥＴが、互いに共通の第３デコーダに接続されるものとすると、前記第３デコーダの数を小さく、つまり前記第３デコーダの占める面積を小さくでき、チップサイズを小さくできる。
【００２５】
【発明の実施の形態】
以下、本発明の半導体記憶装置の一実施形態を図面に基づいて説明する。
図１は、本発明に係る半導体記憶装置の第１実施形態の概略構成図である。図中、各回路ブロック及び回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成されている。
【００２６】
この半導体記憶装置には、図１に示すように、メモリアレイ領域１が中央に形成され、そのメモリアレイ領域１の平面視下側には、複数のＹＳＥＬデコーダ２と複数の／ＹＳＥＬデコーダ３とが配され、以下同様に、平面視右側には、複数のＸＳＥＬデコーダ４と複数の／ＸＳＥＬデコーダ５とが配され、左平面視上側と右平面視下側とには、ＭＷＬデコーダ７とＭＢＬデコーダ６とが配され、また、平面視上側には、書き込み／読み出し回路８が配されている。
【００２７】
メモリアレイ領域１には、８×８のアレイ状に複数のサブアレイ領域９、９’が形成されている。これらのサブアレイ領域９、９’からなる横方向の列（パート）には、図２に拡大して示すように、２種類のサブアレイ領域９、９’が交互に配され、縦方向の列（ブロック）には、同じ種類のサブアレイ領域９、９’が連続して形成されている。図３（ａ）には、所定のパートに配されている２種類のサブアレイ領域９、９’に対応した回路が代表として例示的に示されている。
【００２８】
これら２種類のサブアレイ領域９、９’のうち、一方のサブアレイ領域（第１セクタ）９には、図３（ａ）に示すように、４×４のアレイ状にメモリセルＱ１〜Ｑ１６が配されてなるサブアレイが中央に形成され、そのサブアレイの平面視左側と平面視右側とには、Ｙセレクタ領域１０と／Ｙセレクタ領域１１とが形成され、以下同様に、平面視上側と平面視下側とには、Ｘセレクタ領域１２と／Ｘセレクタ領域１３とが形成され、Ｘセレクタ領域１２の平面視上側には、ファーストセンスアンプ１４が配されている。なお、この図３（ａ）では、後述するサブワードラインＳＷＬ１〜ＳＷＬ４とサブビットラインＳＢＬ１〜ＳＢＬ４との交差点に配されている丸が、図３（ｂ）に拡大して示すように、強誘電体キャパシタＱ１〜Ｑ１６を表している。
【００２９】
Ｙセレクタ領域１０には、縦方向に延びている２本の第１アドレス選択線Ｙ１、Ｙ２にゲートが交互に接続された４つの第１スイッチＭＯＳＦＥＴ１５が配されている。すなわち、これら４つの第１スイッチＭＯＳＦＥＴ１５は、上側から数えて１番目にあるものと３番目にあるものとが第１アドレス選択線Ｙ１に接続され、２番目にあるものと４番目にあるものとが第１アドレス選択線Ｙ２に接続されている。また、これら４つの第１スイッチＭＯＳＦＥＴ１５のうち上側から数えて１番目にあるものと２番目にあるものの一端には、横方向に延びているメインワードラインＭＷＬ１が接続され、他端には、そのメインワードラインＭＷＬ１に平行に配された２つのサブワードラインＳＷＬ１、ＳＷＬ２の左端が個別に接続されている。同様に、上側から数えて３番目にあるものと４番目にあるものの一端には、横方向に延びているメインワードラインＭＷＬ２が接続され、他端には、そのメインワードラインＭＷＬ２に平行に配された２つのサブワードラインＳＷＬ３、ＳＷＬ４の左端が個別に接続されている。なお、各サブワードラインＳＷＬ１〜ＳＷＬ４は、同じパートにある他のサブアレイ領域９、９’に配されている各サブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜ＳＷＬ４’それぞれと同じ直線上に配され、横方向に互いに平行に延びている仮想的なワードラインを構成している。また、第１アドレス選択線Ｙ１、Ｙ２は、第１セクタ９からなるブロックの第１スイッチＭＯＳＦＥＴ１５とそのブロックの左隣にあるブロックの第１スイッチＭＯＳＦＥＴ１５とに対して共通に設けられている。つまり、第１アドレス選択線Ｙ１、Ｙ２は、同じ仮想的なワードラインを構成するサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜ＳＷＬ４’のうち互いに隣り合うものに対して共通に設けられている。また、メインワードラインＭＷＬ１、ＭＷＬ２は、同じパートにある第１セクタ９に対して共通に設けられている。
【００３０】
また、第１アドレス選択線Ｙ１、Ｙ２には、ＹＳＥＬデコーダ２が接続されている。このＹＳＥＬデコーダ２は、図示しない制御回路から出力されるアドレス信号に基づいて、第１アドレス選択線Ｙ１、Ｙ２に選択信号を出力する。そして、第１スイッチＭＯＳＦＥＴ１５が第１アドレス選択線Ｙ１から選択信号を取得すると、サブワードラインＳＷＬ１、ＳＷＬ３がそれぞれメインワードラインＭＷＬ１、ＭＷＬ２に接続される。また、第１スイッチＭＯＳＦＥＴ１５が第１アドレス選択線Ｙ２から選択信号を取得するとサブワードラインＳＷＬ２、ＳＷＬ４がそれぞれメインワードラインＭＷＬ１、ＭＷＬ２に接続される。
【００３１】
また、／Ｙセレクタ領域１１には、縦方向に延びている２本の第２アドレス選択線／Ｙ１、／Ｙ２にゲートが交互に接続された４つの第２スイッチＭＯＳＦＥＴ１６が配されている。すなわち、これら４つの第２スイッチＭＯＳＦＥＴ１６は、上側から数えて１番目にあるものと３番目にあるものとが第２アドレス選択線／Ｙ１に接続され、２番目にあるものと４番目にあるものとが第２アドレス選択線／Ｙ２に接続されている。また、これら４つの第２スイッチＭＯＳＦＥＴ１６の一端には、縦方向に延びている非選択用電圧供給ライン１７が共通に接続され、他端には、第１スイッチＭＯＳＦＥＴ１５から延びているサブワードラインＳＷＬ１〜ＳＷＬ４の右端が個別に接続されている。そして、それらサブワードラインＳＷＬ１〜ＳＷＬ４で、強誘電体キャパシタＱ１〜Ｑ１６の一方の電極が構成される。なお、第２アドレス選択線／Ｙ１、／Ｙ２は、第１セクタ９からなるブロックの第２スイッチＭＯＳＦＥＴ１６とそのブロックの右隣にあるブロック９’の第２スイッチＭＯＳＦＥＴ１６’とに対して共通に設けられている。また、非選択用電圧供給ライン１７は、同じブロックにあるサブアレイ領域９、９’とそのブロックの右隣にあるブロックに対して共通に設けられている。
【００３２】
また、第２アドレス選択線／Ｙ１、／Ｙ２には、／ＹＳＥＬデコーダ３が接続されている。この／ＹＳＥＬデコーダ３は、図示しない制御回路から出力されるアドレス信号に基づいて、第２アドレス選択線／Ｙ１、／Ｙ２に選択信号を出力する。そして、第２スイッチＭＯＳＦＥＴ１６が第２アドレス選択線／Ｙ１から選択信号を取得するとサブワードラインＳＷＬ１、ＳＷＬ３が非選択用電圧供給ライン１７に接続される。また、第２スイッチＭＯＳＦＥＴ１６が第２アドレス選択線／Ｙ２から選択信号を取得するとサブワードラインＳＷＬ２、ＳＷＬ４が非選択用電圧供給ライン１７に接続される。
【００３３】
また、Ｘセレクタ領域１２には、横方向に延びている２本の第３アドレス選択線Ｘ１、Ｘ２にゲートが交互に接続された４つの第３スイッチＭＯＳＦＥＴ１８が配されている。すなわち、これら４つの第３スイッチＭＯＳＦＥＴ１８は、左側から数えて１番目にあるものと３番目にあるものとが第３アドレス選択線Ｘ１に接続され、２番目にあるものと４番目にあるものとが第３アドレス選択線Ｘ２に接続されている。また、これら４つの第３スイッチＭＯＳＦＥＴ１８のうち左側から数えて１番目にあるものと２番目にあるものの一端には、縦方向に延びているメインビットラインＭＢＬ１が接続され、他端には、そのメインビットラインＭＢＬ１に平行に配された２つのサブビットラインＳＢＬ１、ＳＢＬ２の上端が個別に接続されている。同様に、左側から数えて３番目にあるものと４番目にあるものの一端には、縦方向に延びているメインビットラインＭＢＬ２が接続され、他端には、そのメインビットラインＭＢＬ２に平行に配された２つのサブビットラインＳＢＬ３、ＳＢＬ４の上端が個別に接続されている。なお、各サブビットラインＳＢＬ１〜ＳＢＬ４は、同じブロックにある他のサブアレイ領域９に配されている各サブビットラインＳＢＬ１〜ＳＢＬ４それぞれと同じ直線上に配され、縦方向に互いに平行に延びている仮想的なビットラインを構成している。また、第３アドレス選択線Ｘ１、Ｘ２は、同じパートにあるサブアレイ領域９、９’の第３スイッチＭＯＳＦＥＴ１８に対して共通に設けられている。つまり、第３アドレス選択線Ｘ１、Ｘ２は、同じ仮想的なワードラインを構成するサブビットラインＳＢＬ１〜ＳＢＬ４、ＳＢＬ１’〜ＳＢＬ４’のうち互いに隣り合うものに対して共通に設けられている。また、メインビットラインＭＢＬ１、ＭＢＬ２は、同じブロックにある第１セクタ９に対して共通に設けられている。
【００３４】
また、第３アドレス選択線Ｘ１、Ｘ２には、ＸＳＥＬデコーダ４が接続されている。このＸＳＥＬデコーダ４は、図示しない制御回路から出力されるアドレス信号に基づいて、第３アドレス選択線Ｘ１、Ｘ２に選択信号を出力する。そして、第３スイッチＭＯＳＦＥＴ１８が第３アドレス選択線Ｘ１から選択信号を取得するとサブビットラインＳＢＬ１、ＳＢＬ３がそれぞれメインビットラインＭＢＬ１、ＭＢＬ２に接続される。また、第３スイッチＭＯＳＦＥＴ１８が第３アドレス選択線Ｘ２から選択信号を取得するとサブビットラインＳＢＬ２、ＳＢＬ４がそれぞれメインビットラインＭＢＬ１、ＭＢＬ２に接続される。
【００３５】
また、／Ｘセレクタ領域１３には、横方向に延びている２本の第４アドレス選択線／Ｘ１、／Ｘ２にゲートが交互に接続された４つの第４スイッチＭＯＳＦＥＴ１９が配されている。すなわち、これら４つの第４スイッチＭＯＳＦＥＴ１９は、左側から数えて１番目にあるものと３番目にあるものとが第４アドレス選択線／Ｘ１に接続され、２番目にあるものと４番目にあるものとが第４アドレス選択線／Ｘ２に接続されている。また、これら４つの第４スイッチＭＯＳＦＥＴ１９の一端には、横方向に延びている非選択用電圧供給ライン２０が共通に接続され、他端には、第３スイッチＭＯＳＦＥＴ１８から延びているサブビットラインＳＢＬ１〜ＳＢＬ４の下端が個別に接続されている。なお、第４アドレス選択線／Ｘ１、／Ｘ２は、同じパートにあるサブアレイ領域９、９’の第４スイッチＭＯＳＦＥＴ１９に対して共通に設けられている。また、非選択用電圧供給ライン２０は、同じパートにあるサブアレイ領域９、９’に対して共通に設けられている。そして、それらサブビットラインＳＢＬ１〜ＳＢＬ４で、強誘電体キャパシタＱ１〜Ｑ１６の他方の電極が構成される。
【００３６】
また、第４アドレス選択線／Ｘ１、／Ｘ２には、／ＸＳＥＬデコーダ５が接続されている。この／ＸＳＥＬデコーダ５は、図示しない制御回路から出力されるアドレス信号に基づいて、第４アドレス選択線／Ｘ１、／Ｘ２に選択信号を出力する。そして、第４スイッチＭＯＳＦＥＴ１９が第４アドレス選択線／Ｘ１から選択信号を取得するとサブビットラインＳＢＬ１、ＳＢＬ３が非選択用電圧供給ライン２０に接続される。また、第４スイッチＭＯＳＦＥＴ１９が第４アドレス選択線／Ｘ２から選択信号を取得するとサブビットラインＳＢＬ２、ＳＢＬ４が非選択用電圧供給ライン２０に接続される。
【００３７】
また、他方のサブアレイ領域（第２セクタ）９’には、４×４のアレイ状にメモリセルＱ１’〜Ｑ１６’が配されてなるサブアレイが中央に形成され、そのサブアレイの平面視左側と平面視右側とに／Ｙセレクタ領域１１’とＹセレクタ領域１０’とが形成され、平面視上側と平面視下側とにＸセレクタ領域１２’と／Ｘセレクタ領域１３’とが形成されている。すなわち、第１セクタ９ではサブアレイの平面視左側にＹＳＥＬ領域１０が形成され且つ平面視右側に／Ｙセレクタ領域１１が形成されているのに対し、第２セクタ９’ではＹセレクタ領域１０’と／Ｙセレクタ領域１１’とがサブアレイを挟んで左右対称に配置されている。そして、第１セクタ９のＹセレクタ領域１０と第２セクタ９’のＹセレクタ領域１０’とが互いに対向し、第１セクタ９の／Ｙセレクタ領域１１と第２セクタ９’の／Ｙセレクタ領域１１’とが互いに対向している。また、Ｘセレクタ領域１２’の平面視上側には、第１セクタと同様に、ファーストセンスアンプ１４’が配されている。
【００３８】
Ｙセレクタ領域１０’には、右隣にある第１セクタ９と共通の第１アドレス選択線Ｙ１’、Ｙ２’にゲートが交互に接続された４つの第１スイッチＭＯＳＦＥＴ１５’が配されている。すなわち、これら４つの第１スイッチＭＯＳＦＥＴ１５’は、上側から数えて１番目にあるものと３番目にあるものとが第１アドレス選択線Ｙ１’に接続され、２番目にあるものと４番目にあるものとが第１アドレス選択線Ｙ２’に接続されている。また、これら４つの第１スイッチＭＯＳＦＥＴ１５’のうち上側から数えて１番目にあるものと２番目にあるものの一端には、横方向に延びているメインワードラインＭＷＬ１’が接続され、他端には、そのメインワードラインＭＷＬ１’に平行に配された２つのサブワードラインＳＷＬ１’、ＳＢＬ２’の右端が個別に接続されている。同様に、上側から数えて３番目にあるものと４番目にあるものの一端には、横方向に延びているメインワードラインＭＷＬ２’が接続され、他端には、そのメインワードラインＭＷＬ２’に平行に配された２つのサブワードラインＳＷＬ３’、ＳＷＬ４’の右端が個別に接続されている。つまり、隣接する２つのサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜  ＳＷＬ４’に共通の第１アドレス選択線Ｙ１、Ｙ２が設けられ、それら２つのサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜  ＳＷＬ４’の第１スイッチＭＯＳＦＥＴ１５、１５’が隣接して配されるため、それら第１スイッチＭＯＳＦＥＴ１５、１５’のゲートをポリ配線等で接続することで、前記２つのサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜  ＳＷＬ４’に対してＹＳＥＬデコーダ２を容易に共通のものとすることができる。
【００３９】
そして、第１スイッチＭＯＳＦＥＴ１５’が第１アドレス選択線Ｙ１’から選択信号を取得するとサブワードラインＳＷＬ１’、ＳＷＬ３’がそれぞれメインワードラインＭＷＬ１’、ＭＷＬ２’に接続される。また、第１スイッチＭＯＳＦＥＴ１５’が第１アドレス選択線Ｙ２’から選択信号を取得するとサブワードラインＳＷＬ２’、ＳＷＬ４’がメインワードラインＭＷＬ１’、ＭＷＬ２’に接続される。なお、メインワードラインＭＷＬ１’、ＭＷＬ２’は、同じパートにある第２セクタ９’に対して共通に設けられている。
【００４０】
また、／Ｙセレクタ領域１１’には、左隣にある第１セクタ９と共通の第２アドレス選択線／Ｙ１、／Ｙ２にゲートが交互に接続された４つの第２スイッチＭＯＳＦＥＴ１６’が配されている。すなわち、これら４つの第２スイッチＭＯＳＦＥＴ１６’は、上側から数えて１番目にあるものと３番目にあるものとが第２アドレス選択線／Ｙ１に接続され、２番目にあるものと４番目にあるものとが第２アドレス選択線／Ｙ２に接続されている。また、これら４つの第２スイッチＭＯＳＦＥＴ１６’の一端には、前記非選択用電圧供給ライン１７が共通に接続され、他端には、第１スイッチＭＯＳＦＥＴ１５’から延びているサブワードラインＳＷＬ１’〜ＳＷＬ４’の左端が個別に接続されている。つまり、隣接する２つのサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜  ＳＷＬ４’に共通の第２アドレス選択線／Ｙ１、／Ｙ２が設けられ、それら２つのサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜  ＳＷＬ４’の第２スイッチＭＯＳＦＥＴ１６、１６’が隣接して配されるため、それら第２スイッチＭＯＳＦＥＴ１６、１６’のゲートをポリ配線等で接続することで、前記２つのサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜  ＳＷＬ４’に対して／ＹＳＥＬデコーダ３を容易に共通のものとすることができる。
【００４１】
そして、第２スイッチＭＯＳＦＥＴ１６’が第２アドレス選択線／Ｙ１から選択信号を取得するとサブワードラインＳＷＬ１’、ＳＷＬ３’が非選択用電圧供給ライン１７に接続される。また、第２スイッチＭＯＳＦＥＴ１６’が第２アドレス選択線／Ｙ２から選択信号を取得するとサブワードラインＳＷＬ２’、ＳＷＬ４’が非選択用電圧供給ライン１７に接続される。そして、それらのサブワードラインＳＷＬ１’〜ＳＷＬ４’で、強誘電体キャパシタＱ１’〜Ｑ１６’の一方の電極が構成される。
【００４２】
また、Ｘセレクタ領域１２’には、同じパートにあるサブアレイ領域９、９’と共通の前記２本の第３アドレス選択線Ｘ１、Ｘ２にゲートが交互に接続された４つの第３スイッチＭＯＳＦＥＴ１８’が配されている。すなわち、これら４つの第３スイッチＭＯＳＦＥＴ１８’は、左側から数えて１番目にあるものと３番目にあるものとが第３アドレス選択線Ｘ１に接続され、２番目にあるものと４番目にあるものとが第３アドレス選択線Ｘ２に接続されている。また、これら４つの第３スイッチＭＯＳＦＥＴ１８’のうち左側から数えて１番目にあるものと２番目にあるものの一端には、縦方向に延びているメインビットラインＭＢＬ１’が接続され、他端には、そのメインビットラインＭＢＬ１’に平行に配された２つのサブビットラインＳＢＬ１’、ＳＢＬ２’の上端が個別に接続されている。同様に、左側から数えて３番目にあるものと４番目にあるものの一端には、縦方向に延びているメインビットラインＭＢＬ２’が接続され、他端には、そのメインビットラインＭＢＬ２’に平行に配された２つのサブビットラインＳＢＬ３’、ＳＢＬ４’の上端が個別に接続されている。なお、メインビットラインＭＢＬ１’、ＭＢＬ２’は、同じブロックにある第２セクタ９’に対して共通に設けられている。
【００４３】
また、／Ｘセレクタ領域１３’には、同じパートにあるサブアレイ領域９、９’と共通の前記２本の第４アドレス選択線／Ｘ１、／Ｘ２にゲートが交互に接続された４つの第４スイッチＭＯＳＦＥＴ１９’が配されている。すなわち、これら４つの第４スイッチＭＯＳＦＥＴ１９’は、平面視左側から数えて１番目にあるものと３番目にあるものとが第４アドレス選択線／Ｘ１に接続され、２番目にあるものと４番目にあるものとが第４アドレス選択線／Ｘ２に接続されている。また、これら４つの第４スイッチＭＯＳＦＥＴ１９’の一端には、前記非選択用電圧供給ライン２０が共通に接続され、他端には、第３スイッチＭＯＳＦＥＴ１８’から延びているサブビットラインＳＢＬ１’〜ＳＢＬ４’の下端が個別に接続されている。そして、それらサブビットラインＳＢＬ１’〜ＳＢＬ４’で、強誘電体キャパシタＱ１’〜Ｑ１６’の他方の電極が構成される。
【００４４】
ここで、強誘電体キャパシタＱ１等は、それ自体で１つのメモリセルを構成するものであり、２つの電極ＳＷＬ１等及びＳＢＬ１等で強誘電体キャパシタを挟んで直交するように配置するだけで形成できる。すなわち、電極ＳＷＬ１等及び電極ＳＢＬ１等を異なる層に配置し、両電極ＳＷＬ１等が交差する場所、つまり両電極ＳＷＬ１等の間に強誘電体キャパシタＱ１等を設けることで、強誘電体キャパシタからなるメモリセルを高密度に配置することができる。しかし、メモリアクセスのためのＹＳＥＬデコーダ２等の回路サイズや配置を考えると、メモリセルだけを高密度に配置できても意味がなく、ＹＳＥＬデコーダ２等とのレイアウト上の整合性がとれたものでなくてはならない。つまり、ＹＳＥＬデコーダ２等とメモリアレイとの整合性が悪く、メモリセルアレイの集積度が著しく小さいと、半導体記憶装置の集積度が低下し、チップサイズが大きくなってしまう。
【００４５】
そのため、本実施形態では、同じ仮想的なワードラインを構成し且つ隣接する２つのサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜ＳＷＬ４’に対してＹＳＥＬデコーダ２を共通に設けた。また、同じ仮想的なワードラインを構成し且つ隣接するサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜ＳＷＬ４’に対して／ＹＳＥＬデコーダ３を共通に設けた。このような構成とすると、図１に示すように、ＹＳＥＬデコーダ２や／ＹＳＥＬデコーダ３の数が半分になり、それらＹＳＥＬデコーダ２等間に空きスペースが生じるため、その空きスペースに図示しないブロックデコーダやパートデコーダ等を配することで、半導体記憶装置の集積度を大きくでき、チップサイズを小さくできる。
【００４６】
また、メインビットラインＭＢＬ１、ＭＢＬ２、ＭＢＬ１’、ＭＢＬ２’には、ＭＢＬデコーダ６が接続されている。このＭＢＬデコーダ６は、図示しない制御回路から出力されるアドレス信号に基づいて、メインビットラインＭＢＬ１、ＭＢＬ２、ＭＢＬ１’、ＭＢＬ２’のいずれかを選択する。そして、ＭＷＬデコーダ７でメインワードラインＭＷＬ１等が選択されると、そのメインワードラインＭＷＬ１等に書き込み電圧Ｖｏ又は読み出し電圧“０”が供給され、残りのメインワードラインＭＷＬ１等にバイアス電圧Ｖｏ／２が供給される。なお、強誘電体キャパシタＱ１等は、書き込み電圧（読み出し電圧）Ｖｏが印加されると分極の反転を生じるが、バイアス電圧Ｖｏ／２が印加されても分極の反転を生じないものとする。
【００４７】
また、メインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ１’、ＭＷＬ２’には、ＭＷＬデコーダ７が接続されている。このＭＷＬデコーダ７は、図示しない制御回路から出力されるアドレス信号に基づいて、メインワードラインＭＷＬ１、ＭＷＬ２のいずれかを選択する。そして、ＭＢＬデコーダ６でメインビットラインＭＢＬ１等が選択するとそのメインビットラインＭＢＬ１等に書き込み／読み出し回路８から書き込み電圧“０”又は読み出し電圧Ｖｏが供給され、残りのメインビットラインＭＢＬ１等にバイアス電圧Ｖｏ／２が供給される。
【００４８】
図４は、図３（ａ）のサブアレイ領域９をＡ−Ａ線で破断した断面図である。図中、最下層となる第１層目には、複数のサブワードラインＳＷＬ１〜ＳＷＬ４が形成され、第２層目には、強誘電体層が形成されサブワードラインＳＷＬ１〜ＳＷＬ４とサブビットラインＳＢＬ１〜ＳＢＬ４の交差する複数の領域に強誘電体キャパシタＱ１等が配置され、第３層目には、それら複数のサブワードラインＳＷＬ１〜ＳＷＬ４と交差するようにサブビットラインＳＢＬ１が形成されている。また、第４層目には、第１層目のサブワードラインＳＷＬ１等に対応する位置にメインワードラインＭＷＬ１、ＭＷＬ２、ＭＷＬ１’、ＭＷＬ２’が形成され、第５層目には、メインビットラインＭＢＬ１、ＭＢＬ２、ＭＢＬ１’、ＭＢＬ２’が形成されている。なお、本実施形態では、サブワードラインＳＷＬ１等とメインワードラインＭＷＬ１等とを異なる層に形成し、そのサブワードラインＳＷＬ１等に対応する位置にメインワードラインＭＷＬ１等を形成するため、メインワードラインＭＷＬ１等の占める面積によってチップサイズが大きくなってしまうことが回避される。
【００４９】
次に、本発明の半導体記憶装置の書き込み（読み出し）動作を説明する。ここでは、図３（ａ）に示す第１セクタ９の左上隅に形成された強誘電体キャパシタＱ１に対して書き込み（読み出し）を行う例を示すものとする。
まず、図示しない制御回路にアドレス信号を出力させることで、ＹＳＥＬデコーダ２に第１アドレス選択線Ｙ１に対する選択信号を出力させ、／ＹＳＥＬデコーダ３に第２アドレス選択線／Ｙ２に対する選択信号を出力させ、また、ＭＷＬデコーダ６にメインワードラインＭＷＬ１を選択させる。そして、第１スイッチＭＯＳＦＥＴ１５が第１アドレス選択線Ｙ１から選択信号を取得すると、サブワードラインＳＷＬ１、ＳＷＬ３がそれぞれメインワードラインＭＷＬ１、ＭＷＬ２に接続され、第２スイッチＭＯＳＦＥＴ１６が第２アドレス選択線／Ｙ２から選択信号を取得すると、サブワードラインＳＷＬ２、ＳＷＬ４が非選択用電圧供給ライン１７に接続される。また、ＭＷＬデコーダ７でメインワードラインＭＷＬ１が選択されることで、その選択されたメインワードラインＭＷＬ１に書き込み信号Ｖｏ（又は読み出し電圧“０”）が供給され、残りのメインビットラインＭＷＬ２にバイアス電圧Ｖｏ／２が供給される。
【００５０】
また同時に、図示しない制御回路がアドレス信号を出力させることで、ＸＳＥＬデコーダ４に第３アドレス選択線Ｘ１に対する選択信号を出力させ、／ＸＳＥＬデコーダ５に第４アドレス選択線／Ｘ２に対する選択信号を出力させ、また、ＭＢＬデコーダ６にメインビットラインＭＢＬ１を選択させる。そして、第３スイッチＭＯＳＦＥＴ１８が第３アドレス選択線Ｘ１から選択信号を取得すると、サブビットラインＳＢＬ１、ＳＢＬ３がそれぞれメインビットラインＭＢＬ１、ＭＢＬ２に接続され、第４スイッチＭＯＳＦＥＴ１９が第４アドレス選択線／Ｘ２から選択信号を取得すると、サブビットラインＳＢＬ２、ＳＢＬ４が非選択用電圧供給ライン２０に接続される。また、ＭＢＬデコーダ６でメインビットラインＭＢＬ１が選択されることで、その選択されたメインビットラインＭＢＬ１に書き込み／読み出し回路８から書き込み電圧“０”（又は読み出し電圧Ｖｏ）が供給され、残りのメインビットラインＭＢＬ２にバイアス電圧Ｖｏ／２が供給される。
【００５１】
これにより、図３（ａ）に示す第１セクタ９の左上隅に形成された強誘電体キャパシタＱ１の両電極間に対して、電圧Ｖｏが印加されて分極の反転が可能にされる。もちろん、強誘電体キャパシタＱ１において保持状態の分極の向きと同じならその状態を維持する。これに対して、第１セクタ９においては、前記選択されたサブワードラインＳＷＬ１と非選択のサブビットラインＳＢＬ２〜ＳＢＬ４とからなる非選択の強誘電体キャパシタＱ２〜Ｑ４には、Ｖｏ／２の電圧しか印加されないので元の分極の状態が保持される。同様に、前記選択されたサブビットラインＳＢＬ１と非選択のサブワードラインＳＷＬ２〜ＳＷＬ４とからなる強誘電体キャパシタＱ５、Ｑ９、Ｑ１３もＶｏ／２の電圧しか印加されないので元の分極の状態が保持される。前記非選択のサブビットラインＳＢＬ２〜ＳＢＬ４と、前記非選択のサブワードラインＳＷＬ２〜ＳＷＬ４とからなる強誘電体キャパシタＱ６〜Ｑ８、Ｑ１０〜Ｑ１２、Ｑ１４〜Ｑ１６にあっては、両電極間に与えられる電圧がＶｏ／２の同電位となって分極の反転が生じないばかりか、Ｖｏ／２のようなストレスの原因となる電圧も印加されない。
【００５２】
また、第２セクタ９’においては、サブワードラインＳＷＬ１’、ＳＷＬ３’が他方の電極を構成する強誘電体キャパシタＱ１’〜Ｑ４’、Ｑ９’〜Ｑ１２’にあっては、両電極間に与えられる電圧が“０”となって分極の反転を生じないので元の分極の状態が保持される。前記選択のサブビットラインＳＢＬ１’、ＳＢＬ３’と非選択のサブワードラインＳＷＬ２’、ＳＷＬ４’とからなる強誘電体キャパシタＱ５’、Ｑ７’、Ｑ１３’、Ｑ１５’はＶｏ／２の電圧しか印加されないので元の分極の状態が保持される。非選択のサブビットラインＳＢＬ２’、ＳＢＬ４’と、非選択のサブワードラインＳＷＬ２’、ＳＷＬ４’とからなる強誘電体キャパシタＱ６’、Ｑ８’、Ｑ１４’、Ｑ１６’にあっては、両電極間に与えられる電圧がＶｏ／２の同電位となって分極の反転が生じないばかりか、Ｖｏ／２のようなストレスの原因となる電圧も印加されない。
【００５３】
図５は、本発明に係る半導体記憶装置の第２実施形態の概略構成図であり、図６は、図５のメモリアレイ領域の要部拡大図である。
本実施形態は、図６に示すように、各ブロックにも、２種類のサブアレイ領域９、９”又は９’、９’’’が交互に形成されている点が前記第１実施形態とは異なる。図７には、それら合計４種類のサブアレイ領域９、９’、９”、９’’’に対応した回路が代表として例示的に示されている。
【００５４】
これら４種類のサブアレイ領域９、９’、９”、９’’’のうち、第１セクタ９のあるブロックに形成された他のサブアレイ領域（第３セクタ）９”には、４×４のアレイ状にメモリセルＱ１”〜Ｑ１６”が配されてなるサブアレイが中央に形成され、そのサブアレイの平面視左側と平面視右側とには、Ｙセレクタ領域１０”と／Ｙセレクタ領域１１”とが形成され、平面視上側と平面視下側とには、／Ｘセレクタ領域１３”とＸセレクタ領域１２”とが形成されている。すなわち、第１セクタ９ではサブアレイの平面視上側にＸＳＥＬ領域１２が形成され且つ平面視下側に／ＸＳＥＬ領域１３が形成されているのに対し、第３セクタ９”ではＸセレクタ領域１２”と／Ｘセレクタ領域１３”とがサブアレイを挟んで上下対称に配されている。そして、第１セクタ９のＸセレクタ領域１２と第３セクタ９”のＸセレクタ領域１２”とが互いに対向している。また、／Ｘセレクタ領域１３”の平面視上側には、ファーストセンスアンプ１４”が配されている。なお、本実施形態では、第１セクタ９のファーストセンスアンプ１４は、／Ｘセレクタ領域１３の平面視下側に配されている。
【００５５】
Ｙセレクタ領域１０”には、左隣にある第４セクタ９’’’と共通の第１アドレス選択線Ｙ１、Ｙ２にゲートが交互に接続された４つの第１スイッチＭＯＳＦＥＴ１５”が配されている。すなわち、これら４つの第１スイッチＭＯＳＦＥＴ１５”は、上側から数えて１番目にあるものと３番目にあるものとが第１アドレス選択線Ｙ１に接続され、２番目にあるものと４番目にあるものとが第１アドレス選択線Ｙ２に接続されている。また、これら４つの第１スイッチＭＯＳＦＥＴ１５”のうち上側から数えて１番目にあるものと２番目にあるものの一端には、横方向に延びているメインワードラインＭＷＬ１”が接続され、他端には、そのメインワードラインＭＷＬ１”に平行に配された２つのサブワードラインＳＷＬ１”、ＳＷＬ２”の左端が個別に接続されている。同様に、上側から数えて３番目にあるものと４番目にあるものの一端には、横方向に延びているメインワードラインＭＷＬ２”が接続され、他端には、そのメインワードラインＭＷＬ２”に平行に配された２つのサブワードラインＳＷＬ３”、ＳＷＬ４”の左端が個別に接続されている。そして、第１スイッチＭＯＳＦＥＴ１５”が第１アドレス選択線Ｙ１から選択信号を取得するとサブワードラインＳＷＬ１”、ＳＷＬ３”がそれぞれメインワードラインＭＷＬ１”、ＭＷＬ２”に接続される。また、第１スイッチＭＯＳＦＥＴ１５”が第１アドレス選択線Ｙ２”から選択信号を取得するとサブワードラインＳＷＬ２”、ＳＷＬ４”がメインワードラインＭＷＬ１”、ＭＷＬ２”に接続される。なお、第１アドレス選択線Ｙ１、Ｙ２は、同じ仮想的なワードラインを構成するサブワードラインＳＷＬ１”〜ＳＷＬ４”、ＳＷＬ１’’’〜ＳＷＬ４’’’のうち互いに隣り合うものに対して共通に設けられている。また、メインワードラインＭＷＬ１”、ＭＷＬ２”は、同じパートにある第３セクタ９”に対して共通に設けられている。
【００５６】
また、／Ｙセレクタ領域１１”には、右隣にある第４セクタ９’’’と共通の第２アドレス選択線／Ｙ１、／Ｙ２にゲートが交互に接続された４つの第２スイッチＭＯＳＦＥＴ１６”が配されている。すなわち、これら４つの第２スイッチＭＯＳＦＥＴ１６”は、上側から数えて１番目にあるものと３番目にあるものとが第２アドレス選択線／Ｙ１に接続され、２番目にあるものと４番目にあるものとが第２アドレス選択線／Ｙ２に接続されている。また、これら４つの第２スイッチＭＯＳＦＥＴ１６”の一端には、前記非選択用電圧供給ライン１７が共通に接続され、他端には、第１スイッチＭＯＳＦＥＴ１５”から延びているサブワードラインＳＷＬ１”〜ＳＷＬ４”の右端が個別に接続されている。そして、第２スイッチＭＯＳＦＥＴ１６”が第２アドレス選択線／Ｙ１から選択信号を取得するとサブワードラインＳＷＬ１”、ＳＷＬ３”が非選択用電圧供給ライン１７に接続される。また、第２スイッチＭＯＳＦＥＴ１６”が第２アドレス選択線／Ｙ２から選択信号を取得するとサブワードラインＳＷＬ２”、ＳＷＬ４”が非選択用電圧供給ライン１７に接続される。また、それらのサブワードラインＳＷＬ１”〜ＳＷＬ４”で、強誘電体キャパシタＱ１”〜Ｑ１６”の一方の電極が構成される。
【００５７】
また、Ｘセレクタ領域１２”には、下隣にある第１セクタ９と共通の第３アドレス選択線Ｘ１、Ｘ２にゲートが交互に接続された４つの第３スイッチＭＯＳＦＥＴ１８”が配されている。すなわち、これら４つの第３スイッチＭＯＳＦＥＴ１８”は、左側から数えて１番目にあるものと３番目にあるものとが第３アドレス選択線Ｘ１に接続され、２番目にあるものと４番目にあるものとが第３アドレス選択線Ｘ２に接続されている。つまり、第３セクタ９”の第３アドレス選択線Ｘ１、Ｘ２は、下隣にある第１セクタ９の第３アドレス選択線Ｘ１、Ｘ２と互いに接続されている。また、これら４つの第３スイッチＭＯＳＦＥＴ１８”のうち左側から数えて１番目にあるものと２番目にあるものの一端には、縦方向に延びているメインビットラインＭＢＬ１”が接続され、他端には、そのメインビットラインＭＢＬ１”に平行に配された２つのサブビットラインＳＢＬ１”、ＳＢＬ、９”の下端が個別に接続されている。同様に、左側から数えて３番目にあるものと４番目にあるものの一端には、縦方向に延びている２本のメインビットラインＭＢＬ２”が接続され、他端には、そのメインビットラインＭＢＬ２”に平行に配された２つのサブビットラインＳＢＬ３”、ＳＢＬ４”の下端が個別に接続されている。つまり、隣接する２つのサブビットラインＳＢＬ１〜ＳＢＬ４、ＳＢＬ１”〜  ＳＢＬ４”に共通の第３アドレス選択線Ｘ１、Ｘ２が設けられ、それら２つのサブワードラインサブビットラインＳＢＬ１〜ＳＢＬ４、ＳＢＬ１”〜  ＳＢＬ４”の第３スイッチＭＯＳＦＥＴ１８、１８”が隣接して配されるため、それら第３スイッチＭＯＳＦＥＴ１８、１８”のゲートをポリ配線等で接続することで、前記２つのサブビットラインＳＢＬ１〜ＳＢＬ４、ＳＢＬ１”〜  ＳＢＬ４”に対してＸＳＥＬデコーダ４を容易に共通のものとすることができる。
【００５８】
そして、第３スイッチＭＯＳＦＥＴ１８”が第３アドレス選択線Ｘ１から選択信号を取得するとサブビットラインＳＢＬ１”、ＳＢＬ３”がそれぞれメインビットラインＭＢＬ１”、ＭＢＬ２”に接続される。また、第３スイッチＭＯＳＦＥＴ１８”が第３アドレス選択線Ｘ２から選択信号を取得するとサブビットラインＳＢＬ２”、ＳＢＬ４”がそれぞれメインビットラインＭＢＬ１”、ＭＢＬ２”に接続される。なお、第３アドレス選択線Ｘ１、Ｘ２は、同じ仮想的なワードラインを構成するサブビットラインＳＢＬ１”〜ＳＢＬ４”、ＳＢＬ１’’’〜ＳＢＬ４’’’のうち互いに隣り合うものに対して共通に設けられている。また、メインビットラインＭＢＬ１”、ＭＢＬ２”は、同じブロックにある第３セクタ９”に対して共通に設けられている。
【００５９】
また、／Ｘセレクタ領域１３”には、横方向に延びている２本の第４アドレス選択線／Ｘ１’、／Ｘ２’にゲートが交互に接続された４つの第４スイッチＭＯＳＦＥＴ１９”が配されている。すなわち、これら４つの第４スイッチＭＯＳＦＥＴ１９”は、左側から数えて１番目にあるものと３番目にあるものとが第４アドレス選択線／Ｘ１’に接続され、２番目にあるものと４番目にあるものとが第４アドレス選択線／Ｘ２’に接続されている。また、これら第４スイッチＭＯＳＦＥＴ１９”の一端には、非選択用電圧供給ライン２０’が共通に接続され、他端には、第３スイッチＭＯＳＦＥＴ１８”から延びているサブビットラインＳＢＬ１”〜ＳＢＬ４”の上端が個別に接続されている。そして、第４スイッチＭＯＳＦＥＴ１９”が第４アドレス選択線／Ｘ１から選択信号を取得するとサブビットラインＳＢＬ１”、ＳＢＬ３”が非選択用電圧供給ライン２０’に接続される。また、第４スイッチＭＯＳＦＥＴ１９”が第４アドレス選択線／Ｘ２から選択信号を取得するとサブビットラインＳＢＬ２”、ＳＢＬ４”が非選択用電圧供給ライン２０’に接続される。また、それらのサブビットラインＳＢＬ１”〜ＳＢＬ４”で、強誘電体キャパシタＱ１”〜Ｑ１６”の他方の電極が構成される。
【００６０】
一方、第２セクタ９’のあるブロックに形成された他のサブアレイ領域（第４セクタ）９’’’には、４×４のアレイ状にメモリセルＱ１’’’〜Ｑ１６’’’が配されてなるサブアレイが中央に形成され、そのサブアレイの平面視左側と平面視右側とには、／Ｙセレクタ領域１１’’’とＹセレクタ領域１０’’’とが形成され、平面視上側と平面視下側とには、／Ｘセレクタ領域１３’’’とＸセレクタ領域１２’’’とが形成されている。すなわち、第２セクタ９’ではサブアレイの平面視上側にＸＳＥＬ領域１２’が形成され且つ平面視下側に／ＸＳＥＬ領域１３’が形成されているのに対し、第４セクタ９’’’ではＸセレクタ領域１２’’’と／Ｘセレクタ領域１３’’’とがサブアレイを挟んで上下対称に配され、第２セクタ９’のＸセレクタ領域１２’と第４セクタ９’’’のＸセレクタ領域１２’’’とが互いに対向している。また、第３セクタ９”ではサブアレイの平面視左側にＹＳＥＬ領域１０”が形成され且つ平面視右側に／ＹＳＥＬ領域１１”が形成されているのに対し、第４セクタ９’’’ではＹセレクタ領域１０’’’と／Ｙセレクタ領域１１’’’とがサブアレイを挟んで左右対称に配されている。そして、第２セクタ９”のＹセレクタ領域１０”と第４セクタ９’’’のＹセレクタ領域１０’’’とが互いに対向し、第２セクタ９”の／Ｙセレクタ領域１１”と第４セクタ９’’’の／Ｙセレクタ領域１１’’’とが互いに対向している。また、／Ｘセレクタ領域１３’’’の平面視上側には、ファーストセンスアンプ１４’’’が配されている。なお、本実施形態では、第２セクタ９’のファーストセンスアンプ１４’は／Ｘセレクタ領域１３’の平面視下側に配されている。
【００６１】
Ｙセレクタ領域１０’’’には、右隣にある第３セクタ９”（下隣にある第２セクタ９’）と共通の第１アドレス選択線Ｙ１’、Ｙ２’にゲートが交互に接続された４つの第１スイッチＭＯＳＦＥＴ１５’’’が配されている。すなわち、これら４つの第１スイッチＭＯＳＦＥＴ１５’’’は、上側から数えて１番目にあるものと３番目にあるものとが第１アドレス選択線Ｙ１’に接続され、２番目にあるものと４番目にあるものとが第１アドレス選択線Ｙ２’に接続されている。また、これら４つの第１スイッチＭＯＳＦＥＴ１５’’’のうち上側から数えて１番目にあるものと２番目にあるものの一端には、横方向に延びている２本のメインワードラインＭＷＬ１’’’が接続され、他端には、そのメインワードラインＭＷＬ１’’’に平行に配された２つのサブワードラインＳＷＬ１’’’、ＳＷＬ２’’’の右端が個別に接続されている。同様に、上側から数えて３番目にあるものと４番目にあるものの一端には、横方向に延びているメインワードラインＭＷＬ２’’’が接続され、他端には、そのメインワードラインＭＷＬ２’’’に平行に配された２つのサブワードラインＳＷＬ３’’’、ＳＷＬ４’’’の左端が個別に接続されている。なお、メインワードラインＭＷＬ１’’’、ＭＷＬ２’’’は、同じパートにある第３セクタ９’’’に対して共通に設けられている。
【００６２】
また、／Ｙセレクタ領域１１’’’には、左隣にある第３セクタ９”（下隣にある第２セクタ９’）の第２アドレス選択線／Ｙ１、／Ｙ２に接続されたポリシリコン製の選択信号供給線にゲートが交互に接続された４つの第２スイッチＭＯＳＦＥＴ１６’’’が配されている。すなわち、これら４つの第２スイッチＭＯＳＦＥＴ１６’’’は、上側から数えて１番目にあるものと３番目にあるものとが第２アドレス選択線／Ｙ１に接続され、２番目にあるものと４番目にあるものとが第２アドレス選択線／Ｙ２に接続されている。また、これら４つの第２スイッチＭＯＳＦＥＴ１６’’’の一端には、前記非選択用電圧供給ライン１７が共通に接続され、他端には、第１スイッチＭＯＳＦＥＴ１５’’  ’から延びているサブワードラインＳＷＬ１’’’〜ＳＷＬ４’’’の左端が個別に接続されている。そして、それらのサブワードラインＳＷＬ１’’’〜ＳＷＬ４’’’で、強誘電体キャパシタＱ１’’’〜Ｑ１６’’’の一方の電極が構成される。
【００６３】
また、  Ｘセレクタ領域１２’’’には、下隣にある第２セクタ９’の第３アドレス選択線Ｘ１、Ｘ２にポリシリコン製の第３選択信号供給線にゲートが交互に接続された４つの第３スイッチＭＯＳＦＥＴ１８’’’が配されている。すなわち、これら４つの第３スイッチＭＯＳＦＥＴ１８’’’は、左側から数えて１番目にあるものと３番目にあるものとが第３アドレス選択線Ｘ１に接続され、２番目にあるものと４番目にあるものとが第３アドレス選択線Ｘ２に接続されている。また、これら４つの第３スイッチＭＯＳＦＥＴ１８’’’のうち左側から数えて１番目にあるものと２番目にあるものの一端には、縦方向に延びているメインビットラインＭＢＬ１’’’が接続され、他端には、そのメインビットラインＭＢＬ１’’’に平行に配された２つのサブビットラインＳＢＬ１’’’、ＳＢＬ２’’’の下端が個別に接続されている。同様に、左側から数えて３番目にあるものと４番目にあるものの一端には、縦方向に延びているメインビットラインＭＢＬ２’’’が接続され、他端には、そのメインビットラインＭＢＬ２’’’に平行に配された２つのサブビットラインＳＢＬ３’’’、ＳＢＬ４’’’の下端が個別に接続されている。つまり、隣接する２つのサブビットラインＳＢＬ１’〜ＳＢＬ４  ’、ＳＢＬ１’’’〜ＳＢＬ４’’’に共通の第３アドレス選択線Ｘ１、Ｘ２が設けられ、それら２つのサブワードラインサブビットラインＳＢＬ１’〜ＳＢＬ４  ’、ＳＢＬ１’’’〜  ＳＢＬ４’’’の第３スイッチＭＯＳＦＥＴ１８’、１８’’’が隣接して配されるため、それら第３スイッチＭＯＳＦＥＴ１８’、１８’’’のゲートをポリ配線等で接続することで、前記２つのサブビットラインＳＢＬ１’〜ＳＢＬ４  ’、ＳＢＬ１’’’〜  ＳＢＬ４’’’に対してＸＳＥＬデコーダ４を容易に共通のものとすることができる。
【００６４】
そして、第３アドレス選択線Ｘ１がサブビットラインＳＢＬ１’’’、ＳＢＬ３’’’に対応し、第３スイッチＭＯＳＦＥＴ１８’’’が第３アドレス選択線Ｘ１から選択信号を取得するとサブビットラインＳＢＬ１’’’等がメインビットラインＭＢＬ１’’’に接続される。また、第３アドレス選択線Ｘ２がサブビットラインＳＢＬ２’’’、ＳＢＬ４’’’に対応し、第３スイッチＭＯＳＦＥＴ１８’’’が第３アドレス選択線Ｘ２から選択信号を取得するとサブビットラインＳＢＬ２’’’等がメインビットラインＭＢＬ２’’’に接続される。なお、メインビットラインＭＢＬ１  ’’’、ＭＢＬ２  ’’’は、同じブロックにある第３セクタ９”に対して共通に設けられている。
【００６５】
また、／Ｘセレクタ領域１３’’’には、前記第４アドレス選択線／Ｘ１’、／Ｘ２’にゲートが交互に接続された４つの第４スイッチＭＯＳＦＥＴ１９’’’が配されている。すなわち、これら４つの第４スイッチＭＯＳＦＥＴ１９’’’は、左側から数えて１番目にあるものと３番目にあるものとが第４アドレス選択線／Ｘ１’に接続され、２番目にあるものと４番目にあるものとが第４アドレス選択線／Ｘ２’に接続されている。また、これら４つの第４スイッチＭＯＳＦＥＴ１９’’’の一端には、前記非選択用電圧供給ライン２０’が共通に接続され、他端には、第３スイッチＭＯＳＦＥＴ１８’’’から延びているサブビットラインＳＢＬ１’’’〜ＳＢＬ４’’’の上端が個別に接続されている。そして、第４スイッチＭＯＳＦＥＴ１９’’’が第４アドレス選択線／Ｘ１’から選択信号を取得するとサブビットラインＳＢＬ１’’’、ＳＢＬ３’’’が非選択用電圧供給ライン２０’に接続される。また、それらのサブビットラインＳＢＬ１’’’〜ＳＢＬ４’’’で、強誘電体キャパシタＱ１’’’〜Ｑ１６’’’の他方の電極が構成される。
【００６６】
このように、本実施形態では、同じ仮想的なビットラインを構成し且つ隣接する２つのサブビットラインＳＢＬ１〜ＳＢＬ４、ＳＢＬ１”〜ＳＢＬ４”に対して共通のＸＳＥＬデコーダ４を設けた。このような構成とすると、図５に示すように、ＸＳＥＬデコーダ４の数を小さくでき、それらＸＳＥＬデコーダ４間に空きスペースが生じるため、その空きスペースに図示しないブロックデコーダやパートデコーダ等を配することで、半導体記憶装置の集積度を大きくでき、チップサイズを小さくできる。
【００６７】
なお、上記実施の形態においては、横方向が第１の方向に対応し、縦方向が第２の方向に対応し、仮想的なワードラインが第１信号線に対応し、仮想的なビットラインが第２信号線に対応し、強誘電体キャパシタＱ１〜Ｑ１６がメモリセルに対応し、サブワードラインＳＷＬ１〜ＳＷＬ４が第１副信号線に対応し、ＹＳＥＬデコーダ２が第１選択信号供給回路及び第１デコーダに対応し、メインワードラインＭＷＬ１、ＭＷＬ２が第１選択用電圧供給ラインに対応し、第１スイッチＭＯＳＦＥＴ１５が第１接続素子に対応し、／ＹＳＥＬデコーダ３が第２選択信号供給回路及び第２デコーダに対応し、非選択用電圧供給ライン１７が第１非選択用電圧供給線に対応し、第２スイッチＭＯＳＦＥＴ１６が第２接続素子に対応し、サブビットラインＳＢＬ１〜ＳＢＬ４が第２副信号線に対応し、ＸＳＥＬデコーダ４が第３選択信号供給回路及び第３デコーダに対応し、メインビットラインＭＢＬ１、ＭＢＬ２が第２選択用電圧供給線に対応し、第３スイッチＭＯＳＦＥＴ１８が第３接続素子に対応する。
【００６８】
また、上記実施の形態は、本発明の半導体記憶装置の一例を示したものであり、装置の構成等を限定するものではない。
例えば、上記実施の形態では、同じ仮想的なビットラインを構成し且つ隣接する２つのサブビットラインＳＢＬ１〜ＳＢＬ４、ＳＢＬ１”〜ＳＢＬ２”に対して共通にＸＳＥＬデコーダ４を設けた例を示したが、これに限られるものではなく、例えば、同じ仮想的なビットラインを構成する所定の複数のサブビットラインＳＢＬ１等に対して／ＸＳＥＬデコーダ５を共通に設けてもよい。そのようにすると、／ＸＳＥＬデコーダ５の数を小さく、つまり／ＸＳＥＬデコーダ５の占める面積を小さくでき、チップサイズをより小さくできる。
【００６９】
また、同じ仮想的なビットラインを構成する所定の複数のサブビットラインＳＢＬ１等に対して／ＸＳＥＬデコーダ５を共通に設けるときには、その所定の複数のサブビットラインＳＢＬ１等を、隣接する２つのサブビットラインＳＢＬ１等から構成してもよい。そのようにすると、それら２つのサブビットラインＳＢＬ１等の第４スイッチＭＯＳＦＥＴ１９’、１９”のゲートを隣接して配することで、第４スイッチＭＯＳＦＥＴ１９’、１９”のゲートをポリ配線等で接続することで、前記２つのサブビットラインＳＢＬ１等に対して／ＸＳＥＬデコーダ５を容易に共通のものとすることができる。
【００７０】
また、同じ仮想的なワードラインを構成し且つ隣接する２つのサブワードラインＳＷＬ１〜ＳＷＬ４、ＳＷＬ１’〜ＳＷＬ４’に対してＹＳＥＬデコーダ２と／ＹＳＥＬデコーダ３とを共通に設ける例を示したが、これに限られるものではなく、例えば、／ＹＳＥＬデコーダ３だけを共通に設けるようにしてもよい。また同時に、同じ仮想的なビットラインを構成し且つ隣接するサブビットラインＳＢＬ１等に対して／ＸＳＥＬデコーダ５だけを共通に設けるようにしてもよい。
【００７１】
なお、本発明の実施の形態の説明においては強誘電体を用いた半導体記憶装置を例に説明をしたが、本発明の趣旨を逸脱しないかぎり強誘電体を用いた記憶装置に限定されるわけではない。単純マトリックス型の半導体記憶装置としては、強誘電体を用いた記憶装置だけでなく、ＭＲＡＭ（磁気メモリー）やヒューズＲＯＭ等も含まれる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の第１実施形態を示す構成図である。
【図２】図１のサブアレイ領域を拡大して示す要部拡大図である。
【図３】図１のサブアレイ領域を拡大して示す要部拡大図である。
【図４】図３をＡ−Ａ線で破断して示す断面図である。
【図５】本発明の半導体記憶装置の第２実施形態を示す構成図である。
【図６】図５のサブアレイ領域を拡大して示す要部拡大図である。
【図７】図５のサブアレイ領域を拡大して示す要部拡大図である。
【図８】従来の半導体記憶装置を示す概略構成図である。
【符号の説明】
Ｑ１〜Ｑ１６は強誘電体キャパシタ（メモリセル）、ＳＷＬ１〜ＳＷＬ４はサブワードライン（第１副信号線）、２はＹＳＥＬデコーダ（第１選択信号供給回路、第１デコーダ）、ＭＷＬ１、ＭＷＬ２はメインワードライン（第１選択用電圧供給ライン）、１５は第１スイッチＭＯＳＦＥＴ（第１接続素子）、３は／ＹＳＥＬデコーダ（第２選択信号供給回路、第２デコーダ）、１７は非選択用電圧供給ライン（第１非選択用電圧供給線）、１６は第２スイッチＭＯＳＦＥＴ（第２接続素子）、ＳＢＬ１〜ＳＢＬ４はサブビットライン（第２副信号線）、４はＸＳＥＬデコーダ（第３選択信号供給回路、第３デコーダ）、ＭＢＬ１、ＭＢＬ２はメインビットライン（第２選択用電圧供給線）、１８は第３スイッチＭＯＳＦＥＴ（第３接続素子）
【図１】
2004355762.tif 000003
【図２】
2004355762.tif 000004
【図３】
2004355762.tif 000005
【図４】
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【図５】
2004355762.tif 000007
【図６】
2004355762.tif 000008
【図７】
2004355762.tif 000009
【図８】
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