(57)【要約】【課題】入力電源電圧および出力電流の広範囲に亘る変化にも対応して確実にゼロ電圧スイッチングを行えるようにし、また、力率を大幅に改善したスイッチング電源装置を提供する。【解決手段】第１のスイッチ回路Ｓ１のオン期間に電源入力部Ｐｉｎから第１のスイッチ回路Ｓ１およびインダクタＬに流れる電流の経路に第１の転流インダクタＬ１を挿入し、Ｓ１のオフ期間にインダクタＬに流れる電流の経路に第２の転流インダクタＬ２を挿入し、第１・第２の転流インダクタＬ１・Ｌ２およびインダクタＬを第１の接続点Ｐ１に接続し、第２のスイッチ回路Ｓ２と直列キャパシタＣｒを直列に含むクランプ用直列回路１０の一端をＬ１とＳ１の接続点Ｐ２に接続し、他端を、Ｌ１・Ｌ２・Ｃｒで共振回路を構成するように接続する。これにより第１・第２のスイッチ素子Ｑ１・Ｑ２をゼロ電圧でターンオンさせる。【選択図】  図１
2004343923.tif 000002
【特許請求の範囲】
【請求項１】
電源入力部からの供給電力を断続する第１のスイッチ回路と、該第１のスイッチ回路を介して入力される電力の蓄積および出力部への放出を行うインダクタと、出力部への電流を整流する整流ダイオードと、出力部の電圧を平滑する平滑用キャパシタとを備えたスイッチング電源装置において、
第１のスイッチ回路のオン期間に電源入力部から第１のスイッチ回路およびインダクタに流れる電流の経路に第１の転流インダクタを挿入し、
第１のスイッチ回路のオフ期間に前記インダクタに流れる電流の経路に第２の転流インダクタを挿入し、
前記インダクタと第１の転流インダクタと第２の転流インダクタとを第１の接続点に接続し、
直列に接続された第２のスイッチ回路と直列キャパシタとを含むクランプ用直列回路を構成するとともに、第１の転流インダクタと第２の転流インダクタと前記直列キャパシタとで共振回路を構成するように、第１の転流インダクタと第１のスイッチ回路とを接続する第２の接続点に前記クランプ用直列回路の一端を接続し、
第１のスイッチ回路を第１のスイッチ素子、第１のダイオード、および第１のキャパシタの並列回路で構成し、
第２のスイッチ回路を第２のスイッチ素子、第２のダイオード、および第２のキャパシタの並列回路で構成し、
第１のスイッチ素子と第２のスイッチ素子が共にオフする期間を挟んで交互にオンオフするスイッチング制御回路を設けてなるスイッチング電源装置。
【請求項２】
前記クランプ用直列回路を、第１・第２の転流インダクタの直列回路に対して並列接続した請求項１に記載のスイッチング電源装置。
【請求項３】
第２のスイッチ回路と前記直列キャパシタを直列に含む前記クランプ用直列回路の一端を第２の接続点に接続するとともに、前記クランプ用直列回路の他端を前記電源入力部、前記出力部またはグランドのいずれかに接続した請求項１に記載のスイッチング電源装置。
【請求項４】
第１の転流インダクタと第２の転流インダクタとを磁気的に結合させた請求項１〜３のいずれかに記載のスイッチング電源装置。
【請求項５】
第２のスイッチ素子に対し直列に、該第２のスイッチ素子に流れる電流を検出し、該電流が所定値に達したとき、第２のスイッチ素子をオフして、第２のスイッチ素子に流れる電流のピーク電流値を抑制し、第１・第２の転流インダクタの磁気飽和を抑制する過電流保護回路を設けた請求項１〜４のいずれかに記載のスイッチング電源装置。
【請求項６】
第２のスイッチ素子に比べて逆回復時間が短くて、第２のスイッチ素子に対する電流の逆流を防止する第３のダイオードを前記クランプ用直列回路に設け、第２のスイッチ回路を含む直列回路に対して並列に、第２のスイッチ素子の導通方向に対する逆方向に第４のダイオードを接続した請求項５に記載のスイッチング電源装置。
【請求項７】
前記直列キャパシタに対して並列に、該直列キャパシタへの逆電圧の印加を防止する向きに第５のダイオードを接続した請求項１〜６のいずれかに記載のスイッチング電源装置。
【請求項８】
商用交流電源からの入力を全波整流する全波整流回路を設けるとともに、該全波整流回路と前記電源入力部との間に、商用交流電源の周波数成分を通過させ、第１・第２のスイッチ素子のスイッチング周波数およびその高調波成分を遮断するローパスフィルタを挿入した請求項１〜７のいずれかに記載のスイッチング電源装置。
【請求項９】
前記スイッチング制御回路は、商用交流電源電圧を整流して得られる全波整流電圧信号に略比例した電圧に出力電圧または該出力電圧を分圧した直流電圧を乗算して、入力電流と出力電圧の双方を制御する電流誤差増幅器用の基準信号を求め、この基準信号に基づいて、第１・第２のスイッチ素子に対する制御信号のパルス幅を制御する手段を備えた請求項１〜８のいずれかに記載のスイッチング電源装置。
【請求項１０】
第１のスイッチ回路および第２のスイッチ回路の少なくとも一方が電界効果トランジスタである請求項１〜９のいずれかに記載のスイッチング電源装置。
【請求項１１】
前記スイッチング制御回路は、第１のスイッチ素子または第２のスイッチ素子の両端に印加される電圧がゼロ電圧またはゼロ電圧付近まで降下してから、当該第１のスイッチ素子または第２のスイッチ素子をターンオンさせるタイミング制御手段を備えた請求項１〜１０のいずれかに記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力電源からの供給電力を断続すると共にインダクタにより電力変換を行って所定の直流電圧を出力するスイッチング電源装置に関するものである。
【０００２】
【従来の技術】
従来、スイッチング電源装置の低損失化を図るため、スイッチ素子を、その印加電圧が略ゼロ電圧である時にスイッチングするようにしたスイッチング電源装置が特許文献１、特許文献２に開示されている。
【０００３】
図１１は特許文献１に示されているスイッチング電源装置の回路図である。ここでインダクタＬＳ−スイッチ素子Ｓの接続点と、ダイオードＤ−平滑キャパシタＣＦの接続点とに対して、スイッチ素子Ｓ１とキャパシタＣＣの直列回路（クランプ回路）が接続されている。また、このクランプ回路がインダクタＬＳとダイオードＤの直列回路に対して並列に接続されている。
【０００４】
この図１１に示したスイッチング電源装置では、スイッチ素子Ｓが導通するオン期間にインダクタＬＳにエネルギーが蓄積され、スイッチ素子Ｓのオフ期間においてキャパシタＣｃが充電され、その後放電状態に変化し、放電期間中にスイッチ素子Ｓ１をターンオフすることによって、スイッチ素子Ｓの寄生容量の両端に蓄えられた電荷を放電して、スイッチ素子両端の電圧がゼロ電圧の状態でオンする動作（以下、「ゼロ電圧スイッチング」という。）を行うようにしている。
【０００５】
図１２は特許文献２に示されているスイッチング電源装置の回路図である。この回路では、インダクタＬ２−スイッチ素子Ｓ１の接続点と第５のダイオードＤ５との間にインダクタＬ２が接続されている。この構成により、スイッチ素子Ｓ２とキャパシタＣ３との直列回路（クランプ回路）がインダクタＬ２の両端に接続されて、スイッチ素子Ｓ１のオフ期間にインダクタＬ２にエネルギーを蓄積し、スイッチ素子Ｓ１のゼロ電圧スイッチングを行うようにしている。
【０００６】
【特許文献１】
米国特許５，７３６，８４２号明細書
【特許文献２】
国際公開第９５／２２０９２号パンフレット
【０００７】
【発明が解決しようとする課題】
図１１に示した特許文献１に示されているスイッチング電源装置においては、入力電圧や出力電流が大きく変動する場合に、インダクタＬＳに蓄積する転流エネルギーが変化し、幅広い入力電圧および負荷電流範囲においてゼロ電圧スイッチングを行うことが困難であった。特に高調波電流規制機能を有するスイッチング電源装置においては、交流入力電源電圧を整流し平滑することなくスイッチングを行うため、入力電圧が大きく変動する。例えば商用交流電源電圧がＡＣ２６４Ｖの場合では、その商用交流電源周波数で入力電圧が０Ｖから３７３Ｖまで大きく変化する。その為、ゼロ電圧スイッチングが確実に行われない事による損失の増加が顕著となる。
【０００８】
また、インダクタＬＳに流れるピーク電流および実効電流は入力電源電圧の変動と共に大きく変化するため、ゼロ電圧スイッチングに必要な転流エネルギーの蓄積とインダクタＬＳによる導通損失の低減を両立させることが困難であった。
【０００９】
更に、インダクタＬＳとスイッチ素子Ｓとの接続点と、安定電位（例えば平滑キャパシタＣＦの両端電位）とをクランプ回路で接続した場合、軽負荷時では、インダクタＬに流れる電流が不連続とならずに連続して流れ、入力に電流が回生される電流回生モードとなり、インダクタＬやスイッチ素子Ｓによる導通損失が増大し、軽負荷時の効率が大幅に悪化するという問題もあった。
【００１０】
図１２に示した特許文献２のスイッチング電源装置においては、入力電源電圧や負荷への出力電流が大きく変動する場合、インダクタＬ２に蓄積する転流エネルギーが変化し、幅広い入力電源電圧および出力電流範囲においてゼロ電圧スイッチングを行うことは困難であった。またゼロ電圧スイッチングに必要な転流エネルギーの蓄積とインダクタＬ２による導通損失の低減を両立させることは困難であった。
【００１１】
そこで本発明の目的は、上述の問題を解消して入力電源電圧および出力電流の広範囲に亘る変化にも対応して確実にゼロ電圧スイッチングを行えるようにした低損失なスイッチング電源装置を提供することにある。
【００１２】
また、本発明の他の目的は、入力電源電圧の広範囲に亘る変化に対応してゼロ電圧スイッチングを行えるようにして、力率を大幅に改善したスイッチング電源装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明は、電源入力部からの供給電力を断続する第１のスイッチ回路と、該第１のスイッチ回路を介して入力される電力の蓄積および出力部への放出を行うインダクタと、出力部への電流を整流する整流ダイオードと、出力部の電圧を平滑する平滑用キャパシタとを備えたスイッチング電源装置において、
第１のスイッチ回路のオン期間に電源入力部から第１のスイッチ回路およびインダクタに流れる電流の経路に第１の転流インダクタを挿入し、
第１のスイッチ回路のオフ期間に前記インダクタに流れる電流の経路に第２の転流インダクタを挿入し、
前記インダクタと第１の転流インダクタと第２の転流インダクタとを第１の接続点に接続し、
直列に接続された第２のスイッチ回路と直列キャパシタとを含むクランプ用直列回路を構成するとともに、第１の転流インダクタと第２の転流インダクタと前記直列キャパシタとで共振回路を構成するように、第１の転流インダクタと第１のスイッチ回路とを接続する第２の接続点に前記クランプ用直列回路の一端を接続し、
第１のスイッチ回路を第１のスイッチ素子、第１のダイオード、および第１のキャパシタの並列回路で構成し、
第２のスイッチ回路を第２のスイッチ素子、第２のダイオード、および第２のキャパシタの並列回路で構成し、
第１のスイッチ素子と第２のスイッチ素子が共にオフする期間を挟んで交互にオンオフするスイッチング制御回路を設けたことを特徴としている。
【００１４】
このように第１・第２のスイッチ回路のオン期間とオフ期間の両期間において第１・第２の転流インダクタにエネルギーを蓄積し、ゼロ電圧スイッチングを可能とし、入力電源電圧および出力電流が大きく変動した場合でもゼロ電圧スイッチングを維持してスイッチング損失を大幅に低減する。
【００１５】
また、本発明は、前記クランプ用直列回路を、第１・第２の転流インダクタの直列回路に対して並列接続したことを特徴としている。
この構成により、出力が軽負荷となって第１・第２の転流インダクタに流れる電流が小さい場合に、直列インダクタに流れる電流が不連続となる所謂電流不連続モードで動作し、回生電流に伴う導通損失を低減する。
【００１６】
また本発明は、第２のスイッチ回路と前記直列キャパシタを直列に含む前記クランプ用直列回路の一端を第２の接続点に接続するとともに、前記クランプ用直列回路の他端を前記電源入力部、前記出力部またはグランドのいずれかに接続したことを特徴としている。
この構成により、出力が軽負荷の場合に、直列インダクタを介して電源入力側に電源供給される回生モードになって直列インダクタに所定の電流が流れ続けるようにし、軽負荷時におけるスイッチング電源装置の出力電圧の安定性および応答特性を高める。
【００１７】
また、本発明は、第１の転流インダクタと第２の転流インダクタとを磁気的に結合させたことを特徴としている。
これにより、第１・第２の転流インダクタによる総合インダクタンスを第１のインダクタと第２のインダクタとを個別に設けた場合に比べて大きくし、コアに対する巻き線のターン数を少なくし、インダクタの小型化および巻き線による導通損失を低減する。
【００１８】
また、本発明は、第２のスイッチ素子に対し直列に、該第２のスイッチ素子に流れる電流を検出し、該電流が所定値に達したとき、第２のスイッチ素子をオフして、第２のスイッチ素子に流れる電流のピーク電流値を抑制し、第１・第２の転流インダクタの磁気飽和を抑制する過電流保護回路を設けたことを特徴としている。
この構成により、第２のスイッチ素子に流れる電流ピーク値を抑制して、第１・第２の転流インダクタの磁気飽和を防止し、磁気飽和による過電流で第２のスイッチ素子が破壊されるのを防止する。
【００１９】
また、本発明は、第２のスイッチ素子に比べて逆回復時間が短くて、第２のスイッチ素子に対する電流の逆流を防止する第３のダイオードを前記クランプ用直列回路に設け、第２のスイッチ回路を含む直列回路に対して並列に、第２のスイッチ素子の導通方向に対する逆方向に第４のダイオードを接続したことを特徴としている。
このように第３・第４のダイオードにより第２のスイッチ素子の寄生ダイオードでの逆回復時間による第１のスイッチ素子のスイッチング損失を低減し、また、第４のダイオードにより第２のスイッチ素子に流れる電流を検出するための回路による損失を低減する。
【００２０】
また、本発明は、前記直列キャパシタに対して並列に、該直列キャパシタへの逆電圧の印加を防止する向きに第５のダイオードを接続したことを特徴としている。
これにより、直列キャパシタに対する逆電圧の印加を防止するとともに、過電圧印加時に第５のダイオードを短絡させ直列キャパシタの破壊を防止する。
【００２１】
また、本発明は商用交流電源からの入力を全波整流する全波整流回路を設けるとともに、該全波整流回路と前記電源入力部との間に、商用交流電源の周波数成分を通過させ、第１・第２のスイッチ素子のスイッチング周波数およびその高調波成分を遮断するローパスフィルタを挿入したことを特徴としている。
これにより、第１・第２のスイッチ素子のスイッチングによるパルス電流がローパスフィルタで遮断され、全波整流回路へ流れないようにし、全波整流回路での損失を低減する。
【００２２】
また、本発明は、前記スイッチング制御回路が、商用交流電源電圧を整流して得られる全波整流電圧信号に略比例した電圧に出力電圧または該出力電圧を分圧した直流電圧を乗算して、入力電流と出力電圧の双方を制御する電流誤差増幅器用の基準信号を求め、この基準信号に基づいて、第１・第２のスイッチ素子に対する制御信号のパルス幅を制御する手段を備えたことを特徴としている。
このようにして入力電源からの入力電流波形を制御することによって、入力電流における高調波電流を抑制する。
【００２３】
また、本発明は第１のスイッチ回路または第２のスイッチ回路を電界効果トランジスタとしたことを特徴としている。
これにより電界効果トランジスタの寄生ダイオードおよび寄生容量を回路素子として利用し、部品点数の削減および小型軽量化を図る。
【００２４】
また、本発明は、前記スイッチング制御回路が、第１のスイッチ素子または第２のスイッチ素子の両端に印加される電圧がゼロ電圧またはゼロ電圧付近まで降下してから、当該第１のスイッチ素子または第２のスイッチ素子をターンオンさせるタイミング制御手段を備えたことを特徴としている。
このように第１・第２のスイッチ素子のゼロ電圧スイッチングにより、スイッチング損失を大幅に低減し、スイッチングサージの発生を抑制し、スイッチング電源装置の高効率化および小型軽量化を図る。
【００２５】
【発明の実施の形態】
第１の実施形態に係るスイッチング電源装置について、図１〜図３を基に説明する。図１はスイッチング電源装置の回路図、図２・図３はその各部の波形図である。
図１において、Ｖｉｎは商用交流電源、ＤＢはそれを全波整流するダイオードブリッジである。ＬＰＦは商用交流電源の周波数（約５０〜６０Ｈｚ）を通過させ、スイッチング周波数（例えば１００ｋＨｚ程度）を遮断するローパスフィルタである。このローパスフィルタＬＰＦはインダクタＬｆとキャパシタＣｆ１，Ｃｆ２から構成している。Ｌで示すインダクタは電力変換用インダクタ、Ｌ１・Ｌ２は第１・第２の転流インダクタである。Ｓ１は第１のスイッチ回路であり、第１のスイッチ素子Ｑ１、第１のダイオードＤ１、および第１のキャパシタＣ１の並列回路で構成している。第１のスイッチ回路Ｓ１としてＭＯＳＦＥＴを用いれば、その寄生ダイオードと寄生キャパシタを第１のダイオードＤ１と第１のキャパシタＣ１としてそれぞれ利用できる。この第１のスイッチ回路Ｓ１のオン期間に電源入力部Ｐｉｎから第１のスイッチ回路Ｓ１およびインダクタＬに流れる電流経路に第１の転流インダクタＬ１を挿入している。
【００２６】
第１のスイッチ回路Ｓ１のオフ期間にインダクタＬに流れる電流の経路に第２の転流インダクタＬ２を挿入している。そして、インダクタＬと第１の転流インダクタＬ１と第２の転流インダクタＬ２とを第１の接続点Ｐ１に接続している。
【００２７】
出力部には整流ダイオードＤｓと出力部の電圧を平滑する平滑用キャパシタＣｏを備えている。キャパシタＣｓは整流ダイオードＤｓの寄生キャパシタである。
【００２８】
Ｓ２は第２のスイッチ回路であり、第２のスイッチ素子Ｑ２と、第２のダイオードＤ２、および第２のキャパシタＣ２の並列回路で構成している。第２のスイッチ回路Ｓ２も第１のスイッチ回路Ｓ１と同様にＭＯＳＦＥＴを用いれば、その寄生ダイオードと寄生キャパシタを第２のダイオードＤ２と第２のキャパシタＣ２としてそれぞれ利用できる。この第２のスイッチ回路Ｓ２と直列キャパシタＣｒとを直列に含む直列回路をクランプ用直列回路１０として構成している。
【００２９】
第１・第２の転流インダクタＬ１・Ｌ２と直列キャパシタＣｒとで共振回路を構成するように、第１の転流インダクタＬ１と第１のスイッチ回路Ｓ１とを接続する第２の接続点Ｐ２に上記クランプ用直列回路１０の一端を接続し、第２の転流インダクタＬ２と整流ダイオードＤｓとを接続する第３の接続点Ｐ３にクランプ用直列回路の他端を接続している。また、この例では第１・第２の転流インダクタＬ１・Ｌ２の直列回路に対してクランプ用直列回路１０を並列に接続している。
【００３０】
第１・第２の転流インダクタＬ１・Ｌ２は同一のコアに巻き線を券回したものであり、両者を磁気的に結合させている。一般に、インダクタのインダクタンスは巻き線の巻き数の２乗に比例する。例えば第１・第２の転流インダクタＬ１・Ｌ２を同一のコアに構成し、それぞれ巻き数を５ターンとすると、磁気的な結合が無い場合の総合インダクタンスは（５２  ）＊Ａ＋（５２  ）＊Ａ＝５０Ａであるのに対し、磁気的結合がある場合の総合インダクタンスは、（（５＋５）２  ）＊Ａ＝１００Ａとなり、２倍のインダクタンスを得ることができる。ここで、Ａは一般にＡｌ−Ｖｌｕｅ（インダクション係数）と呼ばれる値であり、コアの材質、実効断面積および磁路長などで決定される。従って同じインダクタンスを確保するための巻き線のターン数を少なくでき、第１・第２の転流インダクタの小型軽量化および巻線の導通損失の低減が可能となる。
【００３１】
第２のスイッチ素子Ｑ２には、その第２のスイッチ素子Ｑ２に流れる電流を検出するための抵抗Ｒ２を直列に接続し、また抵抗Ｒ２による降下電圧がベース−エミッタ間に印加され、コレクタ−エミッタ間の導通により第２のスイッチ素子Ｑ２のゲート−ソース間を短絡するようにトランジスタＴｒ１を接続している。
【００３２】
抵抗Ｒ３，Ｒ４は、出力電流Ｖｏを一定比率で分圧する抵抗分圧回路を構成している。抵抗Ｒ１は、第１のスイッチ回路Ｓ１に流れる電流Ｉｄ１を電圧信号として取り出すための抵抗である。
スイッチング制御回路１１において、電圧誤差増幅器Ａ１は、抵抗分圧回路を構成する抵抗Ｒ３，Ｒ４による分圧値と基準電圧Ｖｒとを比較し、直流電圧信号を出力する。乗算器ＭＵＬは、電圧誤差増幅器Ａ１の出力と電源入力部Ｐｉｎの全波整流電圧信号とを乗算して全波整流電圧波形状の信号を出力する。電流誤差増幅器Ａ２は乗算器ＭＵＬの出力電圧を基準信号とし、この基準信号と抵抗Ｒ１の降下電圧信号（すなわち、第１のスイッチ回路Ｓ１に流れる電流Ｉｄ１に比例した電圧信号）との誤差増幅を行い、パルス幅変調発振器ＰＷＭＯＳＣへ与える。ＰＷＭＯＳＣは、電流誤差増幅器Ａ２の出力電圧に応じて第１・第２のスイッチ素子Ｑ１・Ｑ２のゲートに対してスイッチング制御信号を与える。このＰＷＭＯＳＣは、スイッチング周期における第１のスイッチ素子Ｑ１のオン時間比率（時比率）を制御する。その際、後に示すように、第１・第２のスイッチ素子Ｑ１・Ｑ２を共にオフする期間を挟んで交互にオンオフさせる。
【００３３】
図２は図１に示した各部の波形図である。ここでＶｇｓ１は第１のスイッチ素子Ｑ１のゲート−ソース間電圧、Ｖｇｓ２は第２のスイッチ素子Ｑ２のゲート−ソース間電圧である。Ｖｄｓ１は第１のスイッチ素子Ｑ１のドレイン−ソース間電圧、Ｖｄｓ２は第２のスイッチ素子Ｑ２のドレイン−ソース間電圧である。Ｉｄ１は第１のスイッチ素子第１のスイッチ素子Ｑ１のドレイン電流、Ｉｄ２は第２のスイッチ素子Ｑ２のドレイン電流である。更にＩｓは整流ダイオードＤｓに流れる電流である。各状態での回路動作は次のとおりである。
【００３４】
〈状態１〉ｔ１−ｔ２
第１のスイッチ素子Ｑ１は導通状態、第２のスイッチ素子Ｑ２および整流ダイオードＤｓは共にオフ状態にある。入力電圧ＶｉｎがインダクタＬと転流インダクタＬ１の直列接続回路に印加され、第１のスイッチ素子Ｑ１のドレイン電流Ｉｄ１が流れる。この電流Ｉｄ１は時間経過に伴い直線的に増大する。第２のスイッチ素子Ｑ２のドレイン−ソース間には、直列キャパシタＣｒの電圧Ｖｃが印加され、整流ダイオードＤｓの両端には出力電圧Ｖｏが印加される。その後、時刻ｔ２で第１のスイッチ素子Ｑ１がターンオフされて状態２へ移行する。
【００３５】
〈状態２〉ｔ２−ｔ３
第１のスイッチ素子Ｑ１がターンオフすると、インダクタＬと転流インダクタＬ１に流れていた電流により第１のキャパシタＣ１が充電され、第２のキャパシタＣ２，Ｃｓが共に放電される。時刻ｔ２にて第２のスイッチ素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２および整流ダイオードＤｓの電圧Ｖｓがゼロ電圧となると、第２のスイッチ素子Ｑ２の第２のダイオードＤ２および整流ダイオードＤｓが共に導通する。
【００３６】
〈状態３〉ｔ３−ｔ４
第２のスイッチ素子Ｑ２の第２のダイオードＤ２が導通すると、第１・第２の転流インダクタＬ１・Ｌ２の直列回路に対して直列キャパシタＣｒの電圧Ｖｃが印加される。直列キャパシタＣｒは十分大きく設定していて、Ｃｒの充電電圧Ｖｃは略一定で、第２のスイッチ素子Ｑ２のドレイン電流Ｉｄ２は時間経過に伴い略直線的に増大する。ここで、第２のダイオードＤ２に流れる電流が０になる前に第２のスイッチ素子Ｑ２をターンオンすることにより第２のスイッチ素子Ｑ２のゼロ電圧スイッチングが行われる。すなわち第２のダイオードＤ２に電流が流れている期間（図２におけるＴ２の期間）は第２のスイッチ素子Ｑ２のドレイン−ソース間電圧がゼロ電圧であるので、その期間内でＶｇｓ２をハイレベルにすることによって第２のスイッチ素子Ｑ２のゼロ電圧スイッチングが可能となる。その後、時刻ｔ４にて第２のスイッチ素子Ｑ２をターンオフさせることによって状態４へ移行する。
【００３７】
〈状態４〉ｔ４−ｔ５
第２のスイッチ素子Ｑ２がターンオフすると、第１・第２の転流インダクタＬ１・Ｌ２に流れていた電流により第１のキャパシタＣ１の電荷が放電され、第２のキャパシタＣ２は充電される。第１のスイッチ素子Ｑ１のドレインーソース間電圧Ｖｄｓ１がゼロ電圧に達すると、第１のスイッチ素子Ｑ１の第１のダイオードＤ１が導通し、状態５へ移行する。
【００３８】
〈状態５〉ｔ５−ｔ６
第１のダイオードＤ１が導通すると、第１・第２の転流インダクタＬ１・Ｌ２の直列回路に出力電圧Ｖｏが印加される。ドレイン電流Ｉｄ１は直線的に増大する。ここで、第１のスイッチ素子Ｑ１のドレイン電流Ｉｄ１が０になるまでの期間、すなわち第１のダイオードＤ１が導通している期間（図２におけるＴ１の期間）にＶｇｓ１をハイレベルにして第１のスイッチ素子Ｑ１をターンオンすることによって第１のスイッチ素子Ｑ１のゼロ電圧スイッチングが行われる。その後、時刻ｔ６でドレイン電流Ｉｄ１がインダクタＬに流れている電流と等しくなり、整流ダイオードＤｓの電流Ｉｓが０となって、整流ダイオードＤｓの逆回復時間である状態６へ移行する。
【００３９】
〈状態６〉ｔ６−ｔ７
整流ダイオードＤｓの逆回復時間において、整流ダイオードＤｓの電圧Ｖｓはゼロ電圧で逆方向に電流Ｉｓが流れる。その後、整流ダイオードＤｓの遷移時間となると、整流ダイオードＤｓの両端電圧Ｖｓは上昇をはじめ、これと共に第２のスイッチ素子Ｑ２のドレイン−ソース間電圧Ｖｄｓ２が下降し、直列キャパシタＣｒの電圧Ｖｃと第１・第２の転流インダクタＬ１・Ｌ２からなる直列回路の印加電圧とが等しくなる。
【００４０】
以上の〈状態１〉〜〈状態６〉を繰り返す。
【００４１】
図３は図１に示した入力電流ＩｉｎとインダクタＬに流れる電流ＩＬとの関係を示している。この入力電流ＩｉｎはインダクタＬに流れる電流ＩＬの電流信号を図１に示したローパスフィルタＬＰＦでフィルタリングしたものに等しい。電源入力部Ｐｉｎの電圧が０ボルトから全波整流電圧波形のピーク電圧まで大幅に変化しても、広い範囲で第１・第２のスイッチ素子Ｑ１・Ｑ２のゼロ電圧スイッチングが可能で、入力電流Ｉｉｎは商用交流電源電圧に略等しい波形を示す。このことは、商用交流電源から見てこのスイッチング電源装置およびその出力部に繋がる負荷を含めた全体が抵抗負荷であるかのように作用していることと等価であり、力率が略１．０の負荷として動作する。すなわち大きな力率改善効果が得られる。
【００４２】
なお、第１・第２のスイッチ素子Ｑ１・Ｑ２にそれぞれ並列に接続された第１・第２のダイオードＤ１・Ｄ２と第１・第２のキャパシタＣ１・Ｃ２はいずれもＭＯＳＦＥＴの寄生ダイオードと寄生キャパシタとし、また整流ダイオードＤｓに並列に接続されたキャパシタＣｓを寄生キャパシタとして説明したが、ダイオードの必要な電流容量や、キャパシタの必要な静電容量に応じて、寄生ではない独立した部品としてのダイオードやキャパシタを積極的に付加するようにしてもよい。
【００４３】
次に、第２の実施形態に係るスイッチング電源装置の回路を図４に示す。このスイッチング電源装置は、図１に示したスイッチング電源装置に対して第３・第４・第５のダイオードＤ３・Ｄ４・Ｄ５を付加したものである。
【００４４】
この例では、第２のスイッチ回路Ｓ２と直列キャパシタＣｒを含む直列回路に第３のダイオードＤ３を第２のスイッチ素子Ｑ２に対する電流の逆流を防止する方向に接続している。
【００４５】
また、第２のスイッチ回路Ｓ２を含む直列回路に対して並列に、第２のスイッチ素子Ｑ２の導通方向に対して逆方向に第４のダイオードＤ４を接続している。この第４のダイオードＤ４は、抵抗Ｒ２を逆方向に流れようとする電流をバイパスして、抵抗Ｒ２などによる導通損失を低減する。また、この第４のダイオードＤ４は、第２のダイオードＤ２に比べて逆回復時間が短くて、第２のダイオードＤ２を機能させなくし、第４のダイオードＤ４により逆回復電流を低減する。
【００４６】
直列キャパシタＣｒには、このＣｒへの逆電圧の印加を防止する向きに第５のダイオードＤ５を並列に接続している。これにより、直列キャパシタＣｒとして極性を有するコンデンサ部品の使用を可能としている。また、この第５のダイオードＤ５としてツェナーダイオードを用いることにより、ツェナー電圧を超える電圧が直列キャパシタＣｒの両端に印加されたときその両端電圧をクランプまたは短絡して、直列キャパシタＣｒの破壊による故障の拡大を防止するようにしている。
【００４７】
次に、第３の実施形態に係るスイッチング電源装置について図５・図６を基に説明する。
第１・第２の実施形態では昇圧コンバータ方式としたが、同様にして降圧コンバータ方式または昇降圧コンバータ方式を採ることもできる。図５は降圧コンバータ方式とした例、図６は昇降圧コンバータ方式とした例である。この図５・図６では、第１・第２のスイッチ素子Ｑ１・Ｑ２の並列のキャパシタや並列のダイオード、整流ダイオードＤｓの寄生キャパシタについては図示を省略している。更に第１・第２のスイッチ素子Ｑ１・Ｑ２のゲートに対してスイッチング制御信号を与えるスイッチング制御回路についても図示を省略している。
【００４８】
図５に示す例では、電源入力部Ｐｉｎと第２の接続点Ｐ２との間に第１のスイッチ素子Ｑ１を設け、第３の接続点Ｐ３とグランドＧＮＤとの間に整流ダイオードＤｓを設け、更に第１の接続点Ｐ１と出力部Ｖｏｕｔとの間にインダクタＬを設けている。
【００４９】
図６に示す例では、第１のスイッチ素子Ｑ１を電源入力部Ｐｉｎと第２の接続点Ｐ２との間に設け、第１の接続点Ｐ１とグランドＧＮＤとの間にインダクタＬを設け、第３の接続点Ｐ３と出力部Ｖｏｕｔとの間に整流ダイオードＤｓを設けている。
【００５０】
図５・図６のいずれも、第１のスイッチ素子Ｑ１のオン期間に第１のスイッチ素子Ｑ１とインダクタＬを流れる電流の経路に第１の転流インダクタＬ１を挿入し、第１のスイッチ素子Ｑ１のオフ期間にインダクタＬに流れる電流の経路に第２の転流インダクタＬ２を挿入している。また、第２のスイッチ素子Ｑ２を備える第２のスイッチ回路と直列キャパシタＣｒとを直列に含むクランプ用直列回路１０を構成するとともに、第１・第２の転流インダクタＬ１・Ｌ２と直列キャパシタＣｒとで共振回路を構成するように、このクランプ用直列回路１０を第２の接続点Ｐ２と第３の接続点Ｐ３に接続している。更に、クランプ用直列回路１０を第１・第２の転流インダクタＬ１・Ｌ２の直列回路に対して並列接続している。これらの構成は図１および図４に示した昇圧コンバータの場合と同様である。
【００５１】
このような構成によって第１・第２のスイッチ素子Ｑ１・Ｑ２をゼロ電圧スイッチングするとともに、電源入力部Ｐｉｎに入力される電圧がより広い範囲で安定した直流電圧を出力することができる。
【００５２】
次に、第４の実施形態に係るスイッチング電源装置について図７〜図１０を基に説明する。
図７は昇圧コンバータを構成する３つのタイプについて示している。図８は降圧コンバータを構成する３つのタイプについて示している。さらに図９は昇降圧コンバータを構成する３つのタイプについて示している。
【００５３】
図７〜図９において、Ｖｉは電源入力部Ｐｉｎから電源の入力側を見た回路に相当する入力電源である。この図７〜図９では、第１・第２のスイッチ素子Ｑ１・Ｑ２の並列のキャパシタや並列のダイオード、整流ダイオードＤｓの寄生キャパシタについては図示を省略している。また、第１・第２のスイッチ素子Ｑ１・Ｑ２のゲートに対してスイッチング制御信号を与えるスイッチング制御回路についても図示を省略している。
【００５４】
図７〜図９の何れも、第１のスイッチ素子Ｑ１のオン期間に電源入力部Ｐｉｎから第１のスイッチ素子Ｑ１およびインダクタＬに流れる電流経路に第１の転流インダクタＬ１を挿入し、第１のスイッチ素子Ｑ１のオフ期間に第１の転流インダクタＬ１に流れる電流の経路に第２の転流インダクタＬ２を挿入し、インダクタＬ，第１・第２の転流インダクタＬ１・Ｌ２を第１の接続点Ｐ１に接続し、第２のスイッチ素子Ｑ２と直列キャパシタＣｒを直列に含むクランプ用直列回路１０を構成するとともに、第１・第２の転流インダクタＬ１・Ｌ２と直列キャパシタＣｒで共振回路で構成するように、第１の転流インダクタＬ１と第１のスイッチ素子Ｑ１とを接続する第２の接続点Ｐ２にクランプ用直列回路１０の一端を接続している。
【００５５】
図７〜図９において（Ａ）は何れもクランプ用直列回路１０の他端を出力部Ｖｏｕｔに接続している。（Ｂ）では、クランプ用直列回路１０の他端をグランドＧＮＤに接続している。また（Ｃ）ではクランプ用直列回路１０の他端を電源入力部Ｐｉｎに接続している。
【００５６】
図７〜図９においてＬ１，Ｌ２，Ｃｒを含む共振回路の共振電流経路は次の通りである。
図７（Ａ）Ｃｒ→Ｑ２→Ｌ１→Ｌ２→Ｄｓ→Ｃｒ
図７（Ｂ）Ｃｒ→Ｑ２→Ｌ１→Ｌ２→Ｄｓ→Ｃｏ→Ｃｒ
図７（Ｃ）Ｃｒ→Ｑ２→Ｌ１→Ｌ２→Ｄｓ→Ｃｏ→Ｖｉ→Ｃｒ
図８（Ａ）Ｃｒ→Ｃｏ→Ｄｓ→Ｌ２→Ｌ１→Ｑ２→Ｃｒ
図８（Ｂ）Ｃｒ→Ｄｓ→Ｌ２→Ｌ１→Ｑ２→Ｃｒ
図８（Ｃ）Ｃｒ→Ｖｉ→Ｄｓ→Ｌ２→Ｌ１→Ｑ２→Ｃｒ
図９（Ａ）Ｃｒ→Ｄｓ→Ｌ２→Ｌ１→Ｑ２→Ｃｒ
図９（Ｂ）Ｃｒ→Ｃｏ→Ｄｓ→Ｌ２→Ｌ１→Ｑ２→Ｃｒ
図９（Ｃ）Ｃｒ→Ｖｉ→Ｃｏ→Ｄｓ→Ｌ２→Ｌ１→Ｑ２→Ｃｒ
図１、図４、図５、図６に示した回路が何れもクランプ用直列回路１０の両端を第２・第３の接続点Ｐ２・Ｐ３に接続することとし、第３の接続点Ｐ３を第２の転流インダクタＬ２と整流ダイオードＤｓとの接続点としたので、軽負荷時において連続モードから所謂不連続モードに移行する。これに対し、図７〜図９に示したスイッチング電源装置では、クランプ用直列回路１０の一端を第２の接続点Ｐ２に接続するとともに、他端を電源入力部Ｐｉｎ、出力部ＶｏｕｔまたはグランドＧＮＤのいずれかに接続しているので、軽負荷時において所謂回生モードに移行する。
【００５７】
図１０はその様子について示している。ここで（Ａ）は上記不連続モードに移行する場合の第１のスイッチ素子Ｑ１のドレイン電流Ｉｄ１の波形図、（Ｂ）は上記回生モードに移行する場合の第１のスイッチ素子Ｑ１のドレイン電流Ｉｄ１の波形図である。入力電圧と出力電圧が一定であるとすると、出力電流が増大する程、第１のスイッチ素子Ｑ１のドレイン電流Ｉｄ１は増大する。
【００５８】
図１０において、ａはある負荷状態での第１のスイッチ素子Ｑ１のドレイン電流であり、負荷が軽くなってＩｄ１が小さくなるに従ってＩｄ１の傾きが一定のままその高さが低くなる。不連続モードに移行するスイッチング電源装置であれば、ｂに示す状態（臨界モード）から更に出力電力が減少すると、ｃで示すように第１のスイッチ素子Ｑ１のオン期間の途中で第１のスイッチ素子Ｑ１がオフして不連続モードとなる。すなわちインダクタＬに流れる電流が０になる期間ＴＬが生じる。
【００５９】
一方、回生モードに移行するスイッチング電源装置であれば、図１０の（Ｂ）のように、臨界モードｂから更に軽負荷となったときＩｄ１が負から始まる回生モードとなる。その結果、軽負荷時においてもインダクタＬに電流が流れつづけることになる。
【００６０】
上記不連続モードになれば、インダクタＬおよび第１の転流インダクタＬ１での導通損失が抑えられ、軽負荷時におけるスイッチング電源装置の損失が低減できる。また回生モードになる構成であれば、軽負荷時においてもインダクタＬに所定の電流が流れるので、出力電圧の安定性や出力変動に対する応答特性の改善が可能である。
【００６１】
なお、図１や図４に示した例では、ダイオードブリッジＤＢと電源入力部Ｐｉｎとの間にローパスフィルタＬＰＦを挿入したが、このローパスフィルタＬＰＦは全波整流を行うダイオードブリッジＤＢの入力側に挿入してもよい。その場合には、スイッチング動作によるパルス電流がダイオードブリッジＤＢに流れ、ダイオードブリッジＤＢがフィルタ効果を有するため、ローパスフィルタＬＰＦを小型にできる、という効果を奏する。
【００６２】
【発明の効果】
本発明によれば、第１・第２のスイッチ回路のオン期間とオフ期間の両期間において第１・第２の転流インダクタＬ１・Ｌ２にエネルギーが蓄積され、入力電源電圧および出力電流が大きく変動した場合でもゼロ電圧スイッチングが維持でき、スイッチング損失が大幅に低減できる。
【００６３】
また、本発明によれば、クランプ用直列回路１０を、第１・第２の転流インダクタＬ１・Ｌ２の直列回路に対して並列接続したことにより、出力が軽負荷となって第１・第２の転流インダクタＬ１・Ｌ２に流れる電流が小さい場合に、インダクタＬに流れる電流が不連続となる不連続モードで動作し、回生電流に伴う導通損失が低減できる。
【００６４】
また、本発明によれば、第２のスイッチ回路と直列キャパシタＣｒを直列に含むクランプ用直列回路の一端を第２の接続点Ｐ２に接続するとともに、クランプ用直列回路の他端を前記電源入力部、前記出力部またはグランドに接続したことにより、出力が軽負荷の場合に、インダクタＬを介して電源入力側に電源供給される回生モードになって、インダクタＬに所定の電流が流れ続けるため、軽負荷時におけるスイッチング電源装置の安定性・応答性が高まる。
【００６５】
また、本発明によれば、第１・第２の転流インダクタＬ１・Ｌ２同士を磁気的に結合させたことより、第１・第２の転流インダクタＬ１・Ｌ２による総合インダクタンスは第１・第２の転流インダクタＬ１，Ｌ２を個別に設けた場合に比べて大きくなり、コアに対する巻き線のターン数が少なくて済み、インダクタの小型化および巻き線の導通損失が低減できる。
【００６６】
また、本発明によれば、第２のスイッチ素子Ｑ２に流れる電流が所定値に達したとき第２のスイッチ素子Ｑ２をオフして、第２のスイッチ素子Ｑ２に流れる電流のピーク電流値を抑制するようにしたので、第１・第２の転流インダクタＬ１・Ｌ２の磁気飽和が抑制され、磁気飽和による過電流で第２のスイッチ素子Ｑ２が破壊されることがない。
【００６７】
また、本発明によれば、第２のスイッチ素子Ｑ２に対する電流の逆流を防止する第３のダイオードＤ３をクランプ用直列回路に設け、第２のスイッチ回路Ｓ２を含む直列回路に対して並列に、第２のスイッチ素子Ｑ２の導通方向に対する逆方向に、第２のスイッチ素子Ｑ２に並列接続するダイオードＤ２に比べて逆回復時間が短い第４のダイオードＤ４を接続したことにより、第２のスイッチ素子Ｑ２の並列の第２のダイオードＤ２の逆回復時間による第１のスイッチ素子Ｑ１のスイッチング損失が低減できる。また、第４のダイオードＤ４により第２のスイッチ素子Ｑ２に流れる電流を検出するための回路による損失が低減できる。
【００６８】
また、本発明によれば、直列キャパシタＣｒに対して並列に、該直列キャパシタＣｒへの逆電圧の印加を防止する向きに第５のダイオードＤ５を接続したことにより、直列キャパシタＣｒに対する逆電圧の印加を防止するとともに過電圧印加時に第５のダイオードＤ５により過電圧が印加されるのを防止してが短絡して直列キャパシタＣｒの破壊を防止することができる。
【００６９】
また、本発明によれば、商用交流電源からの入力を全波整流する全波整流回路を設けるとともに、該全波整流回路と電源入力部との間に、商用交流電源の周波数成分を通過させ、第１・第２のスイッチ素子Ｑ１・Ｑ２のスイッチング周波数成分を遮断するローパスフィルタを挿入したことにより、第１・第２のスイッチ素子Ｑ１・Ｑ２のスイッチングによるパルス電流がローパスフィルタで遮断され、全波整流回路へ流れないので、全波整流回路での損失が低減できる。
【００７０】
また、本発明によれば、スイッチング制御回路が、商用交流電源電圧を整流して得られる全波整流電圧信号に略比例した電圧に出力電圧または該出力電圧を分圧した直流電圧を乗算して、入力電流と出力電圧の双方を制御する電流誤差増幅器用の基準信号を求め、この基準信号に基づいて、第１・第２のスイッチ素子Ｑ１・Ｑ２に対する制御信号のパルス幅を制御する手段を備え、入力電源からの入力電流波形を制御することによって、入力電流における高調波電流を抑制することができる。
【００７１】
また、本発明によれば、第１のスイッチ素子Ｑ１または第２のスイッチ素子Ｑ２を電界効果トランジスタとしたことにより、電界効果トランジスタの寄生ダイオードおよび寄生容量を回路素子として利用して、部品点数の削減および小型軽量化が図れる。
【００７２】
また、本発明によれば、スイッチング制御回路が、第１のスイッチ素子Ｑ１または第２のスイッチ素子Ｑ２の両端に印加される電圧が０またはゼロ電圧付近まで降下してから、当該第１のスイッチ素子Ｑ１または第２のスイッチ素子Ｑ２をターンオンさせるタイミング制御手段を備えたことにより、第１・第２のスイッチ素子Ｑ１・Ｑ２のゼロ電圧スイッチングにより、スイッチング損失が大幅に低減され、スイッチングサージの発生が抑制され、スイッチング電源装置の高効率化および小型軽量化が図れる。
【図面の簡単な説明】
【図１】第１の実施形態に係るスイッチング電源装置の回路図
【図２】同回路における各部の波形図
【図３】入力電流ＩｉｎおよびインダクタＬに流れる電流ＩＬの波形図
【図４】第２の実施形態に係るスイッチング電源装置の回路図
【図５】第３の実施形態に係るスイッチング電源装置の回路図
【図６】第３の実施形態に係るスイッチング電源装置の回路図
【図７】第４の実施形態に係るスイッチング電源装置の主要部の回路図
【図８】第４の実施形態に係るスイッチング電源装置の主要部の回路図
【図９】第４の実施形態に係るスイッチング電源装置の主要部の回路図
【図１０】軽負荷時に不連続モードに移行する場合と回生モードに移行する場合の第１のスイッチ素子Ｑ１のドレイン電流の波形図
【図１１】従来のスイッチング電源装置の回路図
【図１２】従来のスイッチング電源装置の回路図
【符号の説明】
Ｉｉｎ−入力電流
Ｖｉｎ−商用交流電源の入力電圧
ＤＢ−ダイオードブリッジ（全波整流回路）
ＬＰＦ−ローパスフィルタ
Ｌ−インダクタ
Ｌ１−第１の転流インダクタ
Ｌ２−第２の転流インダクタ
Ｑ１−第１のスイッチ素子
Ｄ１−第１のダイオード
Ｃ１−第１のキャパシタ
Ｑ２−第２のスイッチ素子
Ｄ２−第２のダイオード
Ｃ２−第２のキャパシタ
Ｓ１−第１のスイッチ回路
Ｓ２−第２のスイッチ回路
Ｄ３−第３のダイオード
Ｄ４−第４のダイオード
Ｄ５−第５のダイオード
Ｃｒ−直列キャパシタ
Ｐｉｎ−電源入力部
Ｐ１−第１の接続点
Ｐ２−第２の接続点
Ｄｓ−整流ダイオード
ＧＮＤ−グランド
Ｖｏｕｔ−出力部
Ｖｉ−入力電源
１０−クランプ用直列回路
１１−スイッチング制御回路
【図１】
2004343923.tif 000003
【図２】
2004343923.tif 000004
【図３】
2004343923.tif 000005
【図４】
2004343923.tif 000006
【図５】
2004343923.tif 000007
【図６】
2004343923.tif 000008
【図７】
2004343923.tif 000009
【図８】
2004343923.tif 000010
【図９】
2004343923.tif 000011
【図１０】
2004343923.tif 000012
【図１１】
2004343923.tif 000013
【図１２】
2004343923.tif 000014