(57)【要約】【課題】ヘテロ接合バイポーラトランジスタ、例えば、ＩｎＰエミッタ層を有するヘテロ接合バイポーラトランジスタにおいて、該エミッタ面積に関して優れた制御性で選択的なエッチング加工が可能な素子構造と、その製造プロセスを提供する。【解決手段】（００１）面を主表面とする基板上に形成されたＩｎＰエミッタ層を、目的とする［１１０］方向、［１１０］方向に辺を有する長方形にエッチング加工する際、ＩｎＰ層に対するエッチングレートの大きい、［０１０］方向、［１００］方向またはこれと等価な方向の該長方形の角部に対して、該角部を保護する形状のエッチングマスク材１４を形成した上で、選択的なエッチング加工を行うことで、不必要に大きなアンダーカットの無い、長方形形状のＩｎＰエミッタ層５を形成する。【選択図】　　図８
2004071701.tif 000002
【特許請求の範囲】
【請求項１】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも第１の半導体層と第２の半導体層とがこの順、又はこの逆順に積層されてなる半導体素子において、
前記第１の半導体層を第２の半導体層に対して選択的にエッチングする際、該第１の半導体層が、膜面内におけるエッチング速度に、結晶方位により異方性を有する膜であり、該第１の半導体層をエッチングする際のエッチングマスクが、前記エッチング速度の結晶方位による差異を緩和するよう所定の方位に突起を有する形状であり、
前記第１の半導体層が前記エッチングマスクによりエッチングされ形成されていることを特徴とする半導体素子。
【請求項２】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも第１の半導体層と第２の半導体層とがこの順、又はこの逆順に積層されてなる半導体素子において、
前記第１の半導体層／前記第２の半導体層が、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、又はＩｎＧａＰ／ＩｎＧａＡｓのいずれかであり、
前記第１の半導体層を第２の半導体層に対して選択的にエッチングする際、エッチングマスクを、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するマスクとし、該マスクにより前記第１の半導体層がエッチング形成されていることを特徴とする半導体素子。
【請求項３】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、第１の半導体層と第２の半導体層とをこの順、又はこの逆順に積層形成してなる工程と、
前記積層形成した半導体層上にエッチングマスクを形成する工程と、
該エッチングマスクにより前記第１の半導体層を前記第２の半導体層に対して選択的にエッチングする工程と、
を少なくとも含む半導体素子の製造方法であって、
前記第１の半導体層を前記第２の半導体層に対して選択的にエッチングする際、前記第１の半導体層が、膜面内におけるエッチング速度に、結晶方位により異方性を有する膜であり、前記第１の半導体層をエッチングする際の前記エッチングマスクがエッチング速度の結晶方位による異方性を緩和するよう所定の方位に突起を有する形状であり、
前記第１の半導体層が前記エッチングマスクによるエッチングにより形成されていることを特徴とする半導体素子の製造方法。
【請求項４】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも第１の半導体層と第２の半導体層とを、この順、又はこの逆順に積層形成してなる工程と、
前記積層形成した半導体層上にエッチングマスクを形成する工程と、
該エッチングマスクにより前記第１の半導体層を前記第２の半導体層に対して選択的にエッチングする工程と、
を少なくとも含む半導体素子の製造方法であって、
前記第１の半導体層／前記第２の半導体層が、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、又はＩｎＧａＰ／ＩｎＧａＡｓのいずれかであり、
前記エッチングマスクが、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又は、これら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するマスクであり、
前記第１の半導体層が前記エッチングマスクによるエッチングにより形成されていることを特徴とする半導体素子の製造方法。
【請求項５】
前記エッチングマスクが、［１１０］方向および［１１０］方向、あるいは、これら方向から膜面内で１０°以内傾いた方向に平行な辺を有する長方形を基礎とする形状であり、前記［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造が前記長方形の頂点部に形成されていること特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層と、ベース層と、エミッタ層とがこの順、またはこの逆順に積層形成されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が前記ベース層とヘテロ接合されており、
前記エミッタ層を前記ベース層に対して選択的にエッチングする際、該エミッタ層が膜面内における結晶方位によりエッチング速度に異方性を有する膜であり、該エミッタ層をエッチングする際、結晶方位によるエッチング速度の影響を緩和するように、所定方向に突起形状を有するエッチングマスクを用いてエッチング形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項７】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とがこの順に積層形成され、かつ前記ベース層と前記エミッタ層との間にヘテロ接合が形成されてなるヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層上にさらにエミッタ電極が形成され、該エミッタ電極が［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有した構造であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項８】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とがこの順に積層形成され、かつ前記ベース層と前記エミッタ層との間にヘテロ接合が形成されてなるヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層上にさらにエミッタ電極が形成され、該エミッタ電極が［１１０］方向および［１１０］方向、あるいはこれら方向から膜面内で１０°以内傾いた方向に平行な辺を有する長方形形状で、かつ、該長方形の頂点部の少なくも１つに［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれかの方向に張り出した突起構造を有した構造であることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項９】
前記突起構造が矩形状であり、前記エミッタ電極の形状が前記長方形形状の全ての頂点部に４角形の矩形部が付加された１６角形の形状であることを特徴とする請求項８に記載のヘテロ接合バイポーラトランジスタ。
【請求項１０】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とがこの順に積層形成され、かつ前記ベース層と前記エミッタ層との間にヘテロ接合が形成されてなるヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が、エッチング・メサ形状であり、
該エッチング・メサ形状が、前記エミッタ層上部の層に［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有したレジストを設け、該レジストをマスクとしたエッチングにより形成されたことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項１１】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、エミッタ層、ベース層、コレクタ層とがこの順に積層形成され、かつ前記ベース層と前記エミッタ層との間にヘテロ接合が形成されてなるヘテロ接合バイポーラトランジスタにおいて、前記エミッタ層が、エッチング・メサ形状であり、
該エッチング・メサ形状が、前記エミッタ層上部の層に［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造となるようレジストを設け、該レジストをマスクとしたエッチングにより形成されたことを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項１２】
前記コレクタ層、ベース層、エミッタ層が、ＩＩＩ−Ｖ族化合物半導体であることを特徴とする請求項６乃至１１のいずれか一項に記載のヘテロ接合バイポーラトランジスタ。
【請求項１３】
前記エミッタ層／前記ベース層が、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、又はＩｎＧａＰ／ＩｎＧａＡｓのいずれかであることを特徴とする請求項６乃至１２のいずれか一項に記載のヘテロ接合バイポーラトランジスタ。
【請求項１４】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層と、ベース層と、エミッタ層とがこの順、またはこの逆順に積層形成されたヘテロ接合バイポーラトランジスタの製造方法であって、
前記エミッタ層が前記ベース層とヘテロ接合されており、
前記エミッタ層を前記ベース層に対して選択的にエッチングする際、該エミッタ層が膜面内における結晶方位によりエッチング速度に異方性を有する膜であり、該エミッタ層をエッチングする際、結晶方位によるエッチング速度の影響を緩和するように、所定方向に突起形状を有するエッチングマスクを前記エミッタ層上部に設け、該エッチングマスクにより前記エミッタ層がエッチングされることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１５】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層とをこの順に積層形成する工程と、
前記エミッタ層上部に、該エミッタ層に電流を供給するエミッタ電極を形成する工程と、
該エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極をマスクとして前記エミッタ層をエッチングする工程とを少なくと含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記エミッタ電極をパターニングする際、エミッタ電極の形状が少なくとも［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するようにパターニングされていることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１６】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層と、キャップ層とをこの順に積層形成する工程と、
前記キャップ層上部に、前記エミッタ層に電流を供給するエミッタ電極を形成する工程と、
前記エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極をマスクとして、前記キャップ層をエッチング形成する工程と、
該エッチング形成されたキャップ層をマスクとして、前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記エミッタ電極をパターニングする工程において、エミッタ電極の形状が少なくとも［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するようにパターニングされていることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１７】
前記エミッタ電極をパターニングする際、［１１０］方向および［１１０］方向、あるいはこれら方向から膜面内で１０°以内傾いた方向に平行な辺を有する長方形形状とし、かつ、該長方形の頂点部の少なくも１つに［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれかの方向に張り出した突起構造を有するようパターニングされていることを特徴とする請求項１５又は１６に記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項１８】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層とをこの順に積層形成する工程と、
前記エミッタ層上部に、該エミッタ層に電流を供給するエミッタ電極を形成する工程と、
該エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極に所定形状のレジストを設ける工程と、
該レジストと前記パターニングされたエミッタ電極とをマスクとして前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記パターニングされたエミッタ電極にレジストを設ける工程において、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するように前記エミッタ電極にレジストが形成されていることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項１９】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層と、キャップ層とをこの順に積層形成する工程と、
前記キャップ層上部に、前記エミッタ層に電流を供給するエミッタ電極を形成する工程と、
該エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極に所定形状のレジストを設ける工程と、
該レジストと前記パターニングされたエミッタ電極とをマスクとして前記キャップ層をエッチングする工程と、
該エッチングにより形成されたキャップ層をマスクとして、前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記パターニングされたエミッタ電極にレジストを設ける工程において、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するように前記エミッタ電極にレジストが形成されることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２０】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層と、キャップ層とをこの順に積層形成する工程と、
前記キャップ層上部に、前記エミッタ層に電流を供給するエミッタ電極を形成する工程と、
該エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極をマスクとして前記キャップ層をエッチングし、その後、前記パターニングされたエミッタ電極に所定形状のレジストを設ける工程と、
該レジストと前記パターニングされたエミッタ電極とをマスクとして前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記パターニングされたエミッタ電極にレジストを設ける工程において、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するように前記エミッタ電極にレジストが形成されることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２１】
前記エミッタ電極をパターニングする工程において、前記エミッタ電極の形状が［１１０］方向および［１１０］方向、あるいはこれら方向から膜面内で１０°以内傾いた方向に平行な辺を有する長方形形状にパターニングされることを特徴とする請求項１８乃至２０のいずれか一項に記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項２２】
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、エミッタ層と、該エミッタ層とヘテロ接合を形成するベース層と、コレクタ層とをこの順に積層形成する工程と、
前記コレクタ層上部に、該コレクタ層に電流を供給するコレクタ電極を形成する工程と、
該コレクタ電極をマスクとして前記コレクタ層の所定領域をエッチングする工程と、
前記エッチングにより露呈した前記ベース層上に、該ベース層に電流を供給するベース電極を形成する工程と、
該ベース電極に所定形状のレジストを設ける工程と、
該レジストと前記ベース電極とをマスクとして、前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記ベース電極に所定形状のレジストを設ける際、前記ベース電極が、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するようにレジストを設けることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２３】
前記ベース電極の形状が、［１１０］方向および［１１０］方向、あるいはこれら方向から１０°以内傾いた方向に平行な辺を有する長方形形状に形成され、該長方形の頂点部に前記突起構造が設けられていることを特徴とする請求項２２に記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項２４】
前記コレクタ層、ベース層、エミッタ層が、ＩＩＩ−Ｖ族化合物半導体であることを特徴とする請求項１４乃至２３のいずれか一項に記載のヘテロ接合バイポーラトランジスタの製造方法。
【請求項２５】
前記エミッタ層／前記ベース層がＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、又はＩｎＧａＰ／ＩｎＧａＡｓのいずれかであることを特徴とする請求項１４乃至２４のいずれか一項に記載のヘテロ接合バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子、特に、ヘテロ接合バイポーラトランジスタとその製造方法に関し、より具体的には、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体を利用するヘテロ接合バイポーラトランジスタと、その製造方法に関する。
【０００２】
【従来の技術】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ；ＨｅｔｅｒｏｊｕｎｃｔｉｏｎＢｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）では、例えば、ＮＰＮ型バイポーラトランジスタの構成において、ｎ型エミッタにｐ型ベースよりもバンドギャップの大きな半導体材料を用い、かかる接合面をヘテロ接合とすることにより、ｐ型ベースの低抵抗化のためドープするｐ型不純物濃度を高くした際にも、エミッタ注入効率の低下を起こさず、大きな電流増幅率が得られること、加えて、ベース抵抗を低く抑えられることなど、トランジスタの高性能化に有利な特徴を多く有している。
【０００３】
特に、ヘテロ接合の形成にＩＩＩ−Ｖ族化合物半導体材料を用いると、ベース等に優れた電子輸送特性を有する半導体材料を選択できる、また、ヘテロ接合を形成する材料の選択によりヘテロ接合におけるハンド不連続を種々に設計できるなど、ヘテロ接合の組み合わせが広がること、さらには、同一基板上に、電子デバイスのみならず、光デバイスをも集積するなど、電子デバイスと光デバイスとの融合も可能となる。ＩＩＩ−Ｖ族化合物半導体を用いたＨＢＴの中でも、ヘテロ接合の組み合わせにＩｎＧａＡｓ層とＩｎＰ層とを採用するＨＢＴは、特に、ＩｎＧａＡｓ層は電子輸送特性が優れ、かつ、これら材料系のバンドギャップエネルギーは、光デバイスとも良く適合するという利点を持っている。
【０００４】
ヘテロ接合を形成するｎ型エミッタとｐ型ベースに、ＩｎＰ層とＩｎＧａＡｓ層とを用いたＨＢＴの一般的な構造は、ケイ・クリシマ他によって、「アイイーイーイー　トランザクション　オブ　エレクトロン　デバイス　１９９４年　４１巻、１３１９〜１３２６頁（Ｋ．　Ｋｕｒｉｓｈｉｍａ　ｅｔ　ａｌ．，　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，ｖｏｌ．　４１，　１９９４，　ｐｐ．　１３１９−１３２６）」に報告されている（図１４参照）。この報告例に示されるように、立方晶系の化合物半導体を利用するＨＢＴでは、一般に、エピタキシャル成長法を利用して、（００１）面を主表面とする半導体基板上に所望の半導体層を積層形成した後、エッチングによってメサ構造を形成して、エミッタ層、ベース層、コレクタ層の各層を作製する。次いで、各層それぞれに電極用のオーミック・コンタクトを設けて、ＨＢＴが形成される。
【０００５】
前述のＨＢＴにおいて、その寄生抵抗、寄生容量を低減し、高速化を図るため、または、高集積化、低消費電力化を図るためには、トランジスタ寸法の微細化が必要となり、素子構造上、セルフアラインＨＢＴが有利である。このセルフアラインＨＢＴの製造プロセスの中でも、エミッタ電極をマスクとして、エミッタを構成する半導体層をウェットエッチングによりエッチング加工し、かつ適当なサイドエッチングを施すことにより、アンダーカット領域を形成した上で、このアンダーカット形状を利用して、ベース電極をエミッタ電極に対してセルフアライン的に形成する製造方法が広く用いられている。また、その際、エミッタ電極の形状は、長方形とし、その辺の方位を、［１１０］方向ならびに［１１０］方向と平行に選択するのが一般的である。なお、結晶学的慣習では、結晶方位を表す指数に関して、「負の指数」については、「数字の上にバー（−）表示を付す」表記法が用いられるが、本明細書中では、例えば、［ｘｙｚ］の表記のように、「数字の上にバー（−）表示を付す」表記に代えて、「数字の下に下線を付す」表記形式で代用している。
【０００６】
前述の例のように、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体材料を用いるＨＢＴでは、エミッタ層材料として、ＩｎＰが広く用いられるが、ＩｎＰのウェットエッチングには、通常、塩酸系のエッチャントが用いられる。塩酸系のエッチャントを利用すると、ＩｎＧａＡｓ層に対してＩｎＰ層を選択的にエッチングすることが可能であり、ベース層として、ＩｎＧａＡｓを用いた際、エミッタ層にアンダーカット領域を形成する工程において、ＩｎＧａＡｓ層の面出しを容易に行うことができるという利点を有する。しかし、塩酸系のエッチャントを用いる場合、ＩｎＰのエッチングレートは、［０１０］方向、［１００］方向、ならびにそれと等価な［０１０］方向、［１００］方向に対して、他方向のエッチングレートと比較して極めて大きい。そのために、仮に、マスクとして利用する、エミッタ電極形状が、辺が［１１０］方向ならびに［１１０］方向を向く長方形であっても、前記アンダーカット領域を形成した後には、長方形の角部分に大幅なアンダーカットが生じ、ＩｎＰエミッタ層の形状が六角形になることが、ワイ・マツオカ他によって「ジャパニーズ　ジャーナル　オブ　アプライド　フィジックス　１９９６年　３５巻、５６４６〜５６５４頁（Ｙ．　Ｍａｔｓｕｏｋａ　ｅｔ　ａｌ．，　Ｊｐｎ．　Ｊ．　Ａｐｐｌ．　Ｐｈｙｓ．，　ｖｏｌ．３５，　１９９６，　ｐｐ．　５６４６−５６５４）」に報告されている。
【０００７】
前記塩酸系のエッチャントにおける、ＩｎＰ層のエッチングレートの異方性を考慮した従来技術の一例として、特開平０８−１３９１０１や特開平１０−２４２１６１に掲載された発明がある。具体的には、塩酸系のエッチャントを利用して、ＩｎＰエミッタ層をエッチング加工する際、［０１０］方向、［０１０］方向の大きいエッチングレートに対処すべく、マスクとして利用するエミッタ電極を予め六角形とすることで（図２０参照）、過度のアンダーカット発生を回避し、結果的に、ベース抵抗およびコレクタ容量増大の抑制に対して一定の改善効果を目指したり、アンダーカット部の端面に（１１０）面などの特定の結晶面が表出することを抑えたりするものである。
【０００８】
また、特開平１１−１３５５１６に掲載された発明は、ベースのｐ＋−ＩｎＧａＡｓ層の下層に、ｎ−ＩｎＧａＡｓ第一コレクタ層３１とｎ−ＩｎＰ第二コレクタ層３２とを設ける構成とし、ベース電極１２をマスクとして、ベースのｐ＋−ＩｎＧａＡｓ層とｎ−ＩｎＧａＡｓ第一コレクタ層３１とを選択的にエッチング加工した後、塩酸系のエッチャントを用いてｎ−ＩｎＰ第二コレクタ層３２をエッチング加工する際、その［０１０］方向、［１００］方向の大きいエッチングレートを活用して、アンダーカットを形成させてｎ−ＩｎＰ第二コレクタ層３２面積の縮小を図り、結果的にコクレタ容量の低減を目的としたものである（図２２参照）。
【０００９】
【発明が解決しようとする課題】
図１５に、従来例のＩｎＰ／ＩｎＧａＡｓ　ＨＢＴの製造工程を示す概略的に示す。図１５に示す工程例では、ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、ＩｎＧａＡｓキャップ層６が順次形成され、さらにエミッタ電極１１が形成されている。まず、エミッタ電極１１をパターニング加工後（図１５（ａ））、これをマスクとしてＩｎＧａＡｓキャップ層６をエッチングすることにより、ＩｎＧａＡｓキャップ層６の形状はエミッタ電極１１を縮小したものとなる（図１５（ｂ））。続いて、ＩｎＰエミッタ層５は、通常、このＩｎＧａＡｓキャップ層６をマスクとして塩酸系のエッチャントでエッチング加工される。塩酸系のエッチャントを利用することにより、ＩｎＰエミッタ層５を、下層のＩｎＧａＡｓベース層４に対して選択的にエッチング除去することが可能であるという利点があるからである。
【００１０】
しかし、塩酸系のエッチャントを用いてＩｎＰ層をエッチングする場合、深さ方向のエッチングレートがおよそ０．２μｍ／分であるのに対し、［１１０］方向、［１１０］方向またはそれと等価な方向（［１１０］方向、［１１０］方向）では、ＩｎＧａＡｓキャップ層６によるピンニング効果のためにサイド・エッチングが進まないのに対し、［０１０］方向、［１００］方向、またはそれと等価な方向（［０１０］方向、［１００］方向）のＩｎＰに対するエッチングレートは、ＩｎＧａＡｓキャップ層６が存在するにもかかわらず、およそ０．５μｍ／分と大きいために、ＩｎＰエミッタ層５の平面形状は当初長方形であっても、八角形を経て（図１５（ｃ））、さらには六角形となる（図１５（ｄ）、（ｅ））。
【００１１】
エッチングの進行に伴う、ＩｎＰエミッタ層５の平面形状、すなわち、エミッタ面積Ｓｅの変化は、図１６に示す通りとなる。このエミッタ面積Ｓｅの変化を以下に説明する。図１７にも示す通り、エミッタ面積Ｓｅの変化分は、［０１０］方向、［１００］方向のＩｎＰが単位時間にエッチングされる量と、エッチングされる領域の幅ｄとの積ΔＬ・ｄに比例するが、幅ｄはエッチング進行とともに大きくなり、ＩｎＰエミッタ層５の平面形状が六角形になるまで単調に増加する。六角形に達した後は、幅ｄは一定となり、従って、積ΔＬ・ｄも一定となる。
【００１２】
すなわち、エッチング深さが増すとともに、積ΔＬ・ｄが単調に増加し、下層のＩｎＧａＡｓベース層４に達した後、平面形状が六角形に達するまでかかる傾向が維持され、それ以降は、積ΔＬ・ｄは一定となる結果、図１６に示すエミッタ面積の変化が得られることになる。ＩｎＰエミッタ層５に対して、所望の深さのエッチングがなされた時点ｔＩｎＰ０では、ＩｎＰエミッタ層５の平面形状は、八角形である領域ＩＩＩにあっても、ＩｎＰエミッタ層５に対して必要なオーバーエッチングを施す間に、ＩｎＰエミッタ層５の平面形状は六角形となるため、ＩｎＰエミッタ層５の全エッチング工程を完了する時点ｔＩｎＰでは、エミッタ面積の変化率が大きくなり、全エッチング時間ｔＩｎＰのバラツキに起因して、エミッタ面積の制御性が悪くなる。あるいは、集積回路形成時には、基板内でのエミッタ面積のバラツキに付随して、図１８に示すように、各ＨＢＴの立ち上がり電圧にバラツキが生じるという問題も引き起こされる。
【００１３】
さらに、ＨＢＴの高周波特性を示す指標の一つである最大発振周波数ｆｍａｘは、下記式（１）：
【００１４】
【数１】
2004071701.tif 000003
ｆＴ：電流利得遮断周波数、ＲＢ：ベース抵抗、ＣＢＣ：コレクタ容量
と表され、高周波特性を向上させる上では、ｆＴの向上に加えて、ＲＢＣＢＣ積の低減も必要となる。上述の図１５に示す製造プロセスで作製される従来例のＨＢＴでは、図１９に示すように、エミッタ層５の面積と比較し、エミッタ電極１１の面積が広くなり、それに付随してベース電極１２を設けるため、ベース層４の面積も広くなっており、結果的に、ＲＢＣＢＣ積が大きくなる。そのため、得られるＨＢＴの高周波特性、具体的には、最大発振周波数ｆｍａｘを制約する大きな要因となるという問題もある。
【００１５】
つまり、図１９に示すように、ベース電極１２は、エミッタ電極１１の外周を囲む領域に形成せざるを得なくなり、エミッタ層５のサイズと比較すると、ベース電極１２の外周サイズは、必要以上に大きなものとなる。つまり、ベース電極１２の外周サイズに合わせて、ベース層４の領域も大きくなり、更には、コレクタ層３の領域も大きくなる結果、ベース・コレクタ間容量ＣＢＣが大きくなる。また、大きなアンダーカットを有するため、エミッタ層５からベース電極１２までの距離も大きくなるので、ベース抵抗ＲＢが大きくなる。これらの結果、図１９に示す構造においては、ＲＢＣＢＣ積が大きくなり、高周波特性が損なわれることになる。
【００１６】
前述の特開平０８−１３９１０１や特開平１０−２４２１６１に掲載された発明では、例えば、図２０に示すように、ＩｎＰエミッタ層５の、［０１０］方向、［０１０］方向の大きいエッチングレートに対応して、予めエミッタ電極１１の形状を六角形とすることで、ＲＢおよびＣＢＣの増大を抑えることを目的としたり、アンダーカットの端面に、［１１０］方向およびそれと等価な方向の結晶面を出さないことを目的としたりするものである。なお、六角形のエミッタ電極１１をマスクとしているために、ＩｎＰエミッタ層５のエッチング工程におけるエミッタ面積Ｓｅの変化は、図２１に示すように、エッチング当初からエミッタ面積Ｓｅの変化率が大きなものとなる。その結果、エミッタ面積Ｓｅの制御性という観点では、なんらの向上、効果は期待できない。
【００１７】
一方、特開平１１−１３５５１６に掲載された発明では、ベース・コレクタ間容量ＣＢＣの低減を図るため、図２２に示すように、ＩｎＰ第二コレクタ層３２の面積削減に、ＩｎＰの［０１０］方向、［１００］方向の大きいエッチングレートを活用している。なお、図２２に示す形状のベース電極１２をマスクとして、［０１０］方向、［１００］方向にｎ−ＩｎＰ第二コレクタ層３２をエッチングするため、エッチング工程中のｎ−ＩｎＰ第二コレクタ層３２の面積変化率は大きく、コレクタ面積の制御性の観点では、やはり、向上、効果は期待できない。
【００１８】
本発明は前記の課題を解決するもので、本発明の目的は、半導体基板上に積層形成された半導体層複数に対して、エッチングによりパターニング加工する工程において、その一つの半導体層のエッチング加工では、その面内の特定方向に対するエッチング速度が有意に高い、結晶方位に対する高い異方性を有するエッチング法を採用する際、前記面内の特定方向に対する高いエッチング速度に由来するサイド・エッチングに付随する、パターニング後の該半導体層の面積制御性の低下を回避可能な素子構造を有する半導体素子、ならびにかかる半導体層の面積制御性の低下を回避可能な素子構造を作製する製造方法、
例えば、積層形成されたエミッタ層、ベース層、コレクタ層を少なくとも有し、そのエミッタ層またはコレクタ層を構成する半導体材料をエッチングによりパターニング加工する工程において、その面内の特定方向に対するエッチング速度が有意に高い、結晶方位に対する高い異方性を有するエッチング法を採用する際、前記面内の特定方向に対する高いエッチング速度に由来するサイド・エッチングに付随する、エミッタまたはコレクタの横断面積制御性の低下を回避可能な素子構造を有するヘテロ接合バイポーラトランジスタ、ならびに、前記エミッタまたはコレクタの横断面積制御性の低下を回避可能な素子構造を作製する製造方法を提供することにある。より具体的には、本発明の目的は、エミッタまたはコレクタの横断面積制御性の低下を回避することで、エミッタまたはコレクタの面積を高い再現性、ならびに、基板内における高い均一性でパターニング加工し、素子特性の均一性および再現性に優れたヘテロ接合バイポーラトランジスタを高い歩留まりで製造可能な製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明者らは、上記の課題を解決すべく鋭意研究を進めたところ、立方晶系をとる半導体を使用する半導体素子において、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも二種の半導体材料からなる半導体層を積層形成し、かかる二種の半導体層を互いに選択的にエッチングし、それぞれ所望の平面形状を有するようにパターニング加工をする際、その一つの半導体層は、選択的なエッチング条件において、その膜面内におけるエッチング速度に、結晶方位により異方性を有する場合、このエッチング速度の結晶方位による差異に起因して、不必要なサイド・エッチングが進行して、目的とする平面形状のパターニングが達成できない欠点を補う手段として、利用するエッチングマスクの形状を、エッチング速度の結晶方位による差異に起因する不必要なサイド・エッチングが最終の平面形状に与える影響を緩和するように、予め所定の結晶方位に突起状の付加的なマスク領域を有する形状とすることで、かかる突起状の付加的なマスク領域下の半導体層は、前記のサイド・エッチングにより消失した時点で、目的とする平面形状のパターニングを達成できることを見出した。本発明にかかる半導体素子は、前記の手段を利用することで、目的とする平面形状のパターニングがなされた半導体層を有する素子構造を有するものであり、対応する本発明にかかる半導体素子の製造方法は、目的とする平面形状のパターニングがなされた半導体層を前記の手段を利用すること、エッチング・パターニングする工程を有するものである。
【００２０】
すなわち、本発明にかかる半導体素子は、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも第１の半導体層と第２の半導体層とがこの順、又はこの逆順に積層されてなる半導体素子において、
前記第１の半導体層を第２の半導体層に対して選択的にエッチングする際、該第１の半導体層が、膜面内におけるエッチング速度に、結晶方位により異方性を有する膜であり、該第１の半導体層をエッチングする際のエッチングマスクが、前記エッチング速度の結晶方位による差異を緩和するよう所定の方位に突起を有する形状であり、
前記第１の半導体層が前記エッチングマスクによりエッチングされ形成されていることを特徴とする半導体素子である。例えば、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも第１の半導体層と第２の半導体層とがこの順、又はこの逆順に積層されてなる半導体素子において、
前記第１の半導体層／前記第２の半導体層が、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、又はＩｎＧａＰ／ＩｎＧａＡｓのいずれかであり、
前記第１の半導体層を第２の半導体層に対して選択的にエッチングする際、エッチングマスクを、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するマスクとし、該マスクにより前記第１の半導体層がエッチング形成されていることを特徴とする半導体素子とできる。
【００２１】
対応して、本発明にかかる半導体素子の製造方法は、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、第１の半導体層と第２の半導体層とをこの順、又はこの逆順に積層形成してなる工程と、
前記積層形成した半導体層上にエッチングマスクを形成する工程と、
該エッチングマスクにより前記第１の半導体層を前記第２の半導体層に対して選択的にエッチングする工程と、
を少なくとも含む半導体素子の製造方法であって、
前記第１の半導体層を前記第２の半導体層に対して選択的にエッチングする際、前記第１の半導体層が、膜面内におけるエッチング速度に、結晶方位により異方性を有する膜であり、前記第１の半導体層をエッチングする際の前記エッチングマスクがエッチング速度の結晶方位による異方性を緩和するよう所定の方位に突起を有する形状であり、
前記第１の半導体層が前記エッチングマスクによるエッチングにより形成されていることを特徴とする半導体素子の製造方法である。例えば、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも第１の半導体層と第２の半導体層とを、この順、又はこの逆順に積層形成してなる工程と、
前記積層形成した半導体層上にエッチングマスクを形成する工程と、
該エッチングマスクにより前記第１の半導体層を前記第２の半導体層に対して選択的にエッチングする工程と、
を少なくとも含む半導体素子の製造方法であって、
前記第１の半導体層／前記第２の半導体層が、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、又はＩｎＧａＰ／ＩｎＧａＡｓのいずれかであり、
前記エッチングマスクが、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又は、これら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するマスクであり、
前記第１の半導体層が前記エッチングマスクによるエッチングにより形成されていることを特徴とする半導体素子の製造方法とできる。その際、前記エッチングマスクが、［１１０］方向および［１１０］方向、あるいは、これら方向から膜面内で１０°以内傾いた方向に平行な辺を有する長方形を基礎とする形状であり、前記［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造が前記長方形の頂点部に形成されていることが好ましい。
【００２２】
本発明をヘテロ接合バイポーラトランジスタに応用する際には、本発明にかかるヘテロ接合バイポーラトランジスタは、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層と、ベース層と、エミッタ層とがこの順、またはこの逆順に積層形成されたヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が前記ベース層とヘテロ接合されており、
前記エミッタ層を前記ベース層に対して選択的にエッチングする際、該エミッタ層が膜面内における結晶方位によりエッチング速度に異方性を有する膜であり、該エミッタ層をエッチングする際、結晶方位によるエッチング速度の影響を緩和するように、所定方向に突起形状を有するエッチングマスクを用いてエッチング形成されていることを特徴とするヘテロ接合バイポーラトランジスタとなる。例えば、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とがこの順に積層形成され、かつ前記ベース層と前記エミッタ層との間にヘテロ接合が形成されてなるヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層上にさらにエミッタ電極が形成され、該エミッタ電極が［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有した構造であることを特徴とするヘテロ接合バイポーラトランジスタとできる。あるいは、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とがこの順に積層形成され、かつ前記ベース層と前記エミッタ層との間にヘテロ接合が形成されてなるヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層上にさらにエミッタ電極が形成され、該エミッタ電極が［１１０］方向および［１１０］方向、あるいはこれら方向から膜面内で１０°以内傾いた方向に平行な辺を有する長方形形状で、かつ、該長方形の頂点部の少なくも１つに［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれかの方向に張り出した突起構造を有した構造であることを特徴とするヘテロ接合バイポーラトランジスタとすることもできる。その際、前記突起構造が矩形状であり、前記エミッタ電極の形状が前記長方形形状の全ての頂点部に４角形の矩形部が付加された１６角形の形状であることが好ましい。
【００２３】
加えて、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とがこの順に積層形成され、かつ前記ベース層と前記エミッタ層との間にヘテロ接合が形成されてなるヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が、エッチング・メサ形状であり、
該エッチング・メサ形状が、前記エミッタ層上部の層に［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有したレジストを設け、該レジストをマスクとしたエッチングにより形成されたことを特徴とするヘテロ接合バイポーラトランジスタとすることもできる。あるいは、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、エミッタ層、ベース層、コレクタ層とがこの順に積層形成され、かつ前記ベース層と前記エミッタ層との間にヘテロ接合が形成されてなるヘテロ接合バイポーラトランジスタにおいて、
前記エミッタ層が、エッチング・メサ形状であり、
該エッチング・メサ形状が、前記エミッタ層上部の層に［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造となるようレジストを設け、該レジストをマスクとしたエッチングにより形成されたことを特徴とするヘテロ接合バイポーラトランジスタとすることもできる。
【００２４】
上述のヘテロ接合バイポーラトランジスタでは、例えば、前記コレクタ層、ベース層、エミッタ層が、ＩＩＩ−Ｖ族化合物半導体であるものとでき、その際、前記エミッタ層／前記ベース層が、ＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、又はＩｎＧａＰ／ＩｎＧａＡｓのいずれかであるものとすることができる。
【００２５】
対応して、本発明の製造方法を、ヘテロ接合バイポーラトランジスタに適用する際には、本発明にかかるヘテロ接合バイポーラトランジスタの製造方法は、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層と、ベース層と、エミッタ層とがこの順、またはこの逆順に積層形成されたヘテロ接合バイポーラトランジスタの製造方法であって、
前記エミッタ層が前記ベース層とヘテロ接合されており、
前記エミッタ層を前記ベース層に対して選択的にエッチングする際、該エミッタ層が膜面内における結晶方位によりエッチング速度に異方性を有する膜であり、該エミッタ層をエッチングする際、結晶方位によるエッチング速度の影響を緩和するように、所定方向に突起形状を有するエッチングマスクを前記エミッタ層上部に設け、該エッチングマスクにより前記エミッタ層がエッチングされることを特徴とするヘテロ接合バイポーラトランジスタの製造方法である。例えば、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層とをこの順に積層形成する工程と、
前記エミッタ層上部に、該エミッタ層に電流を供給するエミッタ電極を形成する工程と、
該エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極をマスクとして前記エミッタ層をエッチングする工程とを少なくと含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記エミッタ電極をパターニングする際、エミッタ電極の形状が少なくとも［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するようにパターニングされていることを特徴とするヘテロ接合バイポーラトランジスタの製造方法とできる。あるいは、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層と、キャップ層とをこの順に積層形成する工程と、
前記キャップ層上部に、前記エミッタ層に電流を供給するエミッタ電極を形成する工程と、
前記エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極をマスクとして、前記キャップ層をエッチング形成する工程と、
該エッチング形成されたキャップ層をマスクとして、前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記エミッタ電極をパターニングする工程において、エミッタ電極の形状が少なくとも［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するようにパターニングされていることを特徴とするヘテロ接合バイポーラトランジスタの製造方法とすることもできる。加えて、前記エミッタ電極をパターニングする際、［１１０］方向および［１１０］方向、あるいはこれら方向から膜面内で１０°以内傾いた方向に平行な辺を有する長方形形状とし、かつ、該長方形の頂点部の少なくも１つに［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれかの方向に張り出した突起構造を有するようパターニングされていることが好ましい。
【００２６】
加えて、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層とをこの順に積層形成する工程と、
前記エミッタ層上部に、該エミッタ層に電流を供給するエミッタ電極を形成する工程と、
該エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極に所定形状のレジストを設ける工程と、
該レジストと前記パターニングされたエミッタ電極とをマスクとして前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記パターニングされたエミッタ電極にレジストを設ける工程において、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するように前記エミッタ電極にレジストが形成されていることを特徴とするヘテロ接合バイポーラトランジスタの製造方法とすることもできる。また、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層と、キャップ層とをこの順に積層形成する工程と、
前記キャップ層上部に、前記エミッタ層に電流を供給するエミッタ電極を形成する工程と、
該エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極に所定形状のレジストを設ける工程と、
該レジストと前記パターニングされたエミッタ電極とをマスクとして前記キャップ層をエッチングする工程と、
該エッチングにより形成されたキャップ層をマスクとして、前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記パターニングされたエミッタ電極にレジストを設ける工程において、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するように前記エミッタ電極にレジストが形成されることを特徴とするヘテロ接合バイポーラトランジスタの製造方法とすることもできる。あるいは、（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、
少なくとも、コレクタ層と、ベース層と、該ベース層とヘテロ接合を形成するエミッタ層と、キャップ層とをこの順に積層形成する工程と、
前記キャップ層上部に、前記エミッタ層に電流を供給するエミッタ電極を形成する工程と、
該エミッタ電極をパターニングする工程と、
該パターニングされたエミッタ電極をマスクとして前記キャップ層をエッチングし、その後、前記パターニングされたエミッタ電極に所定形状のレジストを設ける工程と、
該レジストと前記パターニングされたエミッタ電極とをマスクとして前記エミッタ層をエッチングする工程とを少なくとも含むヘテロ接合バイポーラトランジスタの製造方法であって、
前記パターニングされたエミッタ電極にレジストを設ける工程において、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、又はこれら方向から膜面内で１０°以内傾いた方向のいずれか１つ以上の方向に張り出した突起構造を有するように前記エミッタ電極にレジストが形成されることを特徴とするヘテロ接合バイポーラトランジスタの製造方法としてもよい。
【００２７】
加えて、前記エミッタ電極をパターニングする工程において、前記エミッタ電極の形状が［１１０］方向および［１１０］方向、あるいはこれら方向から膜面内で１０°以内傾いた方向に平行な辺を有する長方形形状にパターニングされることが好ましい。その際、前記ベース電極の形状が、［１１０］方向および［１１０］方向、あるいはこれら方向から１０°以内傾いた方向に平行な辺を有する長方形形状に形成され、該長方形の頂点部に前記突起構造が設けられていることができる。
【００２８】
上述するヘテロ接合バイポーラトランジスタの製造方法では、例えば、前記コレクタ層、ベース層、エミッタ層が、ＩＩＩ−Ｖ族化合物半導体であることができ、例えば、前記エミッタ層／前記ベース層がＩｎＰ／ＩｎＧａＡｓ、ＩｎＧａＰ／ＧａＡｓ、又はＩｎＧａＰ／ＩｎＧａＡｓのいずれかであることができる。
【００２９】
【発明の実施の形態】
以下に、本発明に関して、より詳しく説明する。
【００３０】
本発明者らは、一例として、立方晶系をとるＩＩＩ−Ｖ族化合物半導体において、例えば、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体材料膜をエッチングによりパターニング加工する工程において、膜厚方向（深さ方向）に対するエッチング速度に比較し、その面内の特定方向に対するエッチング速度が有意に高い、結晶方位に対する高い異方性を有するエッチング法を採用する際、その面内方向に対するエッチング速度が有意に高い方向とは異なる、二つの直交する方位に対しては、サイド・エッチング速度は相対的に低くなっており、その際、この二つの直交する方位に平行な両辺を持つ長方形形状の頂点に対して、前記エッチング速度が有意に高い結晶方位の方向に突起構造の付加された、頂点部に付加的な突起構造を有する長方形様の形状を示すエッチングマスクを利用すると、膜厚方向（深さ方向）に所望のエッチング量を達成する間に、付加した突起構造は高いエッチング速度により消滅し、最終的に目標とする長方形にパターニング加工できることを見出した。その際、目標とする長方形となる前後では、サイド・エッチングに伴い、縮小した突起構造が僅かに残る、あるいは、長方形の頂点が僅かに欠失する状態とはなるものの、その間での平面形状全体の面積変化率は極めて小さくなることも見出した。本発明者らは、これらの知見に基づき、積層形成されたエミッタ層、ベース層、コレクタ層を少なくとも有し、そのエミッタ層またはコレクタ層を構成する半導体材料をエッチングによりパターニング加工する工程において、積層方向（深さ方向）に対するエッチング速度に比較し、その面内の特定方向に対するエッチング速度が有意に高い、結晶方位に対する高い異方性を有するエッチング法を採用する際、目標とする平面形状を上記のように両辺の方向を選択する長方形とした上で、利用するエッチングマスクとして、頂点部に付加的な突起構造を有する長方形様の形状を選択することにより、前記面内の特定方向に対する高いエッチング速度に由来するサイド・エッチングに付随する、エミッタまたはコレクタの横断面積制御性の低下を有効に回避できることを確認した。
【００３１】
従って、上述する本発明について、その典型的な形態をより具体的に示すと、下記する形態を典型例として、挙げることができる。すなわち、典型的な形態において、本発明にかかるヘテロ接合バイポーラトランジスタは、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とが積層形成されてなる、エミッタ・アップ型ヘテロ接合バイポーラトランジスタにおいて、
少なくとも、前記ベース層とエミッタ層との間にヘテロ接合が形成され、
エミッタ電極の平面形状は、基礎となる［１１０］方向、［１１０］方向と平行な辺を有する第一の長方形に対して、その四つの頂点に、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出した突起構造を付加してなる、頂点部に付加的な突起構造を有する長方形様の形状であり、
前記エミッタ層は、エミッタ電極の平面形状の基礎である前記第一の長方形と比較し、両辺の長さが短縮された、類似形状を有する第二の長方形型の横断面形状にエッチング加工されており、
エミッタ電極の平面形状の基礎でなる前記第一の長方形と、前記エミッタ層横断面形状の前記第二の長方形とは、両者の（００１）面内の相対的位置は、両者の重心が実質的に一致するように選択されている
ことを特徴とするヘテロ接合バイポーラトランジスタである。
【００３２】
その際、前記エミッタ電極の平面形状は、
基礎となる［１１０］方向、［１１０］方向と平行な辺と有する第一の長方形に対して、それぞれ［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に張り出した４種の突起構造が、それぞれ対応する頂点に対して付加され、
前記４種の突起構造は、いずれも矩形状の突起であり、かつ、前記の各矩形は、それぞれ辺は、対応する［１００］方向、［０１０］方向、［１００］方向、［０１０］方向の一つに平行とされ、
全体として、１６角形の形状に構成されていることを特徴とするヘテロ接合バイポーラトランジスタとすることもできる。
【００３３】
あるいは、本発明にかかるヘテロ接合バイポーラトランジスタは、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とが積層形成されてなる、エミッタ・アップ型ヘテロ・バイポーラトランジスタにおいて、
少なくとも、前記ベース層とエミッタ層との間にヘテロ接合が形成され、
エミッタ電極の平面形状は、［１１０］方向、［１１０］方向と平行な辺を有する第一の長方形の形状であり、
前記エミッタ層は、エミッタ電極の平面形状である前記第一の長方形を基礎として、その四つの頂点に、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出した突起構造を付加してなる、頂点部に付加的な突起構造を有する長方形様の形状を示すエッチングマスクを利用して、選択的なエッチング加工が施され、
前記エミッタ層の横断面形状は、基礎となる前記第一の長方形と比較し、両辺の長さが短縮された、類似形状を有する第二の長方形型の横断面形状であり、
エミッタ電極平面形状の前記第一の長方形と、前記エミッタ層横断面形状の前記第二の長方形とは、両者の（００１）面内の相対的位置は、両者の重心が実質的に一致するように選択されている
ことを特徴とするヘテロ接合バイポーラトランジスタである。
【００３４】
加えて、本発明にかかるヘテロ接合バイポーラトランジスタの製造方法の一形態は、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とが積層形成されてなる、エミッタ・アップ型ヘテロ接合バイポーラトランジスタを製造する方法であって、
（００１）面を主表面とする半導体基板上に、コレクタ層を構成する第一の半導体層を形成する工程と、
前記第一の半導体層上に、ベース層を構成する第二の半導体層を形成する工程と、
前記第二の半導体層上に、エミッタ層を構成する第三の半導体層を形成する工程と、
前記エミッタ層に電流を供給するエミッタ電極を、前記エミッタ層の上部に形成する工程と、
エミッタ層を構成する前記第三の半導体層を、エッチングマスクを利用して、エッチング加工する工程とを少なくとも有し、
前記第三の半導体層と第二の半導体層との界面にヘテロ接合を形成し、
前記エミッタ層の横断面形状は、長方形形状に選択し、
前記エミッタ電極の平面形状は、前記エミッタ層の長方形形状に対して、少なくとも、前記エミッタ層の長方形形状の長辺、短辺とそれぞれ平行な辺を有する長方形であり、その両辺の長さはより大きい基準となる第一の長方形を包含する形状に選択し、
前記第三の半導体層のエッチングには、膜厚方向である［００１］方向に対するエッチング速度と比較して、その膜面内の［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に対するエッチング速度が有意に高い、結晶方位に依る異方性を有するエッチング方法を用い、
前記エミッタ層の長方形形状を、［１１０］方向、［１１０］方向と平行な辺を有する第二の長方形とし、
前記エッチングマスクの平面形状を、［１１０］方向、［１１０］方向と平行な辺を有し、前記第二の長方形の大きさを下回らず、かつ前記第一の長方形の大きさを超えることのない長方形を基礎とし、その四つの頂点に、張り出した突起構造を付加してなる、頂点部に付加的な突起構造を有する長方形様の形状とし、前記第三の半導体層に選択的なエッチングを施す
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法である。
【００３５】
その際、前記エッチングマスクの平面形状に設ける、張り出した突起構造は、その基礎となる長方形の四つの頂点に対して、それぞれ［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出した突起構造とすることができる。
【００３６】
また、本発明にかかるヘテロ接合バイポーラトランジスタの製造方法の他の形態は、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とが積層形成されてなる、エミッタ・アップ型ヘテロ接合バイポーラトランジスタを製造する方法であって、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、コレクタ層を構成する第一の半導体層を形成する工程と、前記第一の半導体層上に、ベース層を構成する第二の半導体層を形成する工程と、
前記第二の半導体層上に、エミッタ層を構成する第三の半導体層を形成する工程と、
前記エミッタ層に電流を供給するエミッタ電極を、前記エミッタ層の上部に形成する工程と、
エミッタ層を構成する前記第三の半導体層を、エッチングマスクを利用して、エッチング加工する工程とを少なくとも有し、
前記第三の半導体層と第二の半導体層との界面にヘテロ接合を形成し、
前記第三の半導体層のエッチングには、膜厚方向である［００１］方向に対するエッチング速度と比較して、その膜面内の［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に対するエッチング速度が有意に高い、結晶方位に依る異方性を有するエッチング方法を用い、
前記エミッタ層の横断面形状を、［１１０］方向、［１１０］方向と平行な辺を有する長方形とし、
前記エッチングマスクの平面形状を、［１１０］方向、［１１０］方向と平行な辺を有し、前記エミッタ層横断面形状の長方形の大きさよりも僅かに大きい長方形を基礎とし、その四つの頂点に、それぞれ対応する［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出した突起構造を付加してなる、頂点部に付加的な突起構造を有する長方形様の形状とし、該エッチングマスクを利用して、前記第三の半導体層に選択的なエッチングを施し、かつ、前記第二の半導体層の上面を露呈させることを特徴とするヘテロ接合バイポーラトランジスタの製造方法である。その際、前記エッチングマスクの少なくとも一部にエミッタ電極を利用することができる。
【００３７】
さらには、本発明にかかるヘテロ接合バイポーラトランジスタの製造方法の他の形態は、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とが積層形成されてなる、エミッタ・アップ型ヘテロ接合バイポーラトランジスタを製造する方法であって、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、コレクタ層を構成する第一の半導体層を形成する工程と、前記第一の半導体層上に、ベース層を構成する第二の半導体層を形成する工程と、
前記第二の半導体層上に、エミッタ層を構成する第三の半導体層を形成する工程と、
前記エミッタ層に電流を供給するエミッタ電極を、前記エミッタ層の上部に形成する工程と、
エミッタ層を構成する前記第三の半導体層を、エッチングマスクを利用して、エッチング加工する工程とを少なくとも有し、
前記第三の半導体層と第二の半導体層との界面にヘテロ接合を形成し、
前記第三の半導体層のエッチングには、膜厚方向である［００１］方向に対するエッチング速度と比較して、その膜面内の［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に対するエッチング速度が有意に高い、結晶方位に依る異方性を有するエッチング方法を用い、
前記エミッタ層の横断面形状を、［１１０］方向、［１１０］方向と平行な辺を有する第二の長方形に選択し、
前記エミッタ電極の平面形状は、［１１０］方向、［１１０］方向と平行な辺を有し、前記エミッタ層横断面形状の第二の長方形に対して、少なくとも、その両辺の長さはより大きい第一の長方形に選択し、
前記エミッタ電極平面形状の第一の長方形に対して、その四つの頂点に、それぞれ対応する［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出した形態で配置される、マスク材を付加し、
前記長方形形状のエミッタ電極ならびに、その四つの頂点に配置されるマスク材とをエッチングマスクとして利用し、前記第三の半導体層に選択的なエッチングを施し、かつ、前記第二の半導体層の上面を露呈させることを特徴とするヘテロ接合バイポーラトランジスタの製造方法である。
【００３８】
あるいは、本発明にかかるヘテロ接合バイポーラトランジスタの製造方法の他の形態の変形として、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とが積層形成されてなる、エミッタ・アップ型ヘテロ接合バイポーラトランジスタを製造する方法であって、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、コレクタ層を構成する第一の半導体層を形成する工程と、前記第一の半導体層上に、ベース層を構成する第二の半導体層を形成する工程と、
前記第二の半導体層上に、エミッタ層を構成する第三の半導体層を形成する工程と、
前記第三の半導体層上に、前記エミッタ層と同一の導電性を有する第四の半導体層を形成する工程と、
前記エミッタ層に電流を供給するエミッタ電極を、前記第四の半導体層上に形成する工程と、
エミッタ層を構成する前記第三の半導体層を、エッチングマスクを利用して、エッチング加工する工程と、
前記第三の半導体層のエッチング加工に先立ち、前記第四の半導体層をエッチング加工する工程とを少なくとも有し、
前記第三の半導体層と第二の半導体層との界面にヘテロ接合を形成し、
前記第三の半導体層のエッチングには、膜厚方向である［００１］方向に対するエッチング速度と比較して、その膜面内の［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に対するエッチング速度が有意に高い、結晶方位に依る異方性を有するエッチング方法を用い、
前記エミッタ層の横断面形状を、［１１０］方向、［１１０］方向と平行な辺を有する第二の長方形に選択し、
エッチング加工後の前記第四の半導体層平面形状は、［１１０］方向、［１１０］方向と平行な辺を有し、前記エミッタ層横断面形状の第二の長方形に対して、少なくとも、その両辺の長さはより大きい第三の長方形に選択し、
前記第四の半導体層平面形状の第三の長方形に対して、その四つの頂点に、それぞれ対応する［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出した形態で配置される、マスク材を付加し、
前記長方形形状の第四の半導体層ならびに、その四つの頂点に配置されるマスク材とをエッチングマスクとして利用し、前記第三の半導体層に選択的なエッチングを施し、かつ、前記第二の半導体層の上面を露呈させることを特徴とするヘテロ接合バイポーラトランジスタの製造方法とすることもできる。
【００３９】
その他、本発明にかかるヘテロ接合バイポーラトランジスタの製造方法の更なる形態は、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、コレクタ層、ベース層、エミッタ層とが積層形成されてなる、エミッタ・アップ型ヘテロ接合バイポーラトランジスタを製造する方法であって、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、コレクタ層の下層として、サブコレクタ層用半導体層を形成する工程と、
前記サブコレクタ層用半導体層上に、コレクタ層の一部を構成する第二コレクタ層用半導体層を形成する工程と、
前記第二コレクタ層用半導体層上に、コレクタ層の残る一部を構成する第一コレクタ層用半導体層を形成する工程と、
前記第一コレクタ層用半導体層上に、ベース層を構成する第二の半導体層を形成する工程と、
前記第二コレクタ層用半導体層を、エッチングマスクを利用して、エッチング加工する工程と、
前記第二コレクタ層用半導体層のエッチング加工に先立ち、前記第二の半導体層ならびに第一コレクタ層用半導体層をエッチング加工する工程とを少なくとも有し、
前記第二コレクタ層用半導体層と第一コレクタ層用半導体層との界面にヘテロ接合を形成し、
前記第二コレクタ層用半導体層のエッチングには、膜厚方向である［００１］方向に対するエッチング速度と比較して、その膜面内の［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に対するエッチング速度が有意に高い、結晶方位に依る異方性を有するエッチング方法を用い、
前記第二コレクタ層用半導体層の横断面形状を、［１１０］方向、［１１０］方向と平行な辺を有する第四の長方形に選択し、
エッチング加工後の前記第二の半導体層ならびに第一コレクタ層用半導体層平面形状は、［１１０］方向、［１１０］方向と平行な辺を有し、前記第二コレクタ層用半導体層の第四の長方形に対して、少なくとも、その両辺の長さはより大きい第五の長方形に選択し、
前記エッチングマスクは、第一コレクタ層用半導体層平面形状である、前記第五の長方形の四頂点に、それぞれ対応する［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出した形態で突起構造の付加された外形形状とし、
エッチングマスクとして利用し、前記第二コレクタ層用半導体層に選択的なエッチングを施し、かつ、前記サブコレクタ層用半導体層の上面を露呈させることを特徴とするヘテロ接合バイポーラトランジスタの製造方法である。その際、例えば、前記エッチングマスクの少なくとも一部には、前記第一コレクタ層用半導体層、第二の半導体層、第二の半導体層上に形成されるベース電極、または、それらの上面に設けられる絶縁物マスク材が利用されることも可能である。
【００４０】
加えて、本発明をコレクタ・アップ型ヘテロ接合バイポーラトランジスタへと応用する形態は、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、少なくとも、エミッタ層、ベース層、コレクタ層とが積層形成されてなる、コレクタ・アップ型ヘテロ接合バイポーラトランジスタを製造する方法であって、
（００１）面、または（００１）面より５°以内の傾きを有する面を主表面とする半導体基板上に、エミッタ層の下層として、キャップ層用半導体層を形成する工程と、
前記キャップ層用半導体層上に、エミッタ層を構成する第三の半導体層を形成する工程と、
前記第三の半導体層上に、ベース層を構成する第二の半導体層を形成する工程と、
前記第三の半導体層を、エッチングマスクを利用して、エッチング加工する工程と、
前記第三の半導体層のエッチング加工に先立ち、前記第二の半導体層をエッチング加工する工程とを少なくとも有し、
前記第二の半導体層と第三の半導体層との界面にヘテロ接合を形成し、
前記第三の半導体層のエッチングには、膜厚方向である［００１］方向に対するエッチング速度と比較して、その膜面内の［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に対するエッチング速度が有意に高い、結晶方位に依る異方性を有するエッチング方法を用い、
前記第三の半導体層の横断面形状を、［１１０］方向、［１１０］方向と平行な辺を有する第二の長方形に選択し、
エッチング加工後の前記第二の半導体層平面形状は、［１１０］方向、［１１０］方向と平行な辺を有し、前記第三の半導体層の第二の長方形に対して、少なくとも、その両辺の長さはより大きい第五の長方形に選択し、
前記エッチングマスクは、前記第二の半導体層平面形状である、前記第五の長方形の四頂点に、それぞれ対応する［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出した形態で突起構造の付加された外形形状とし、
エッチングマスクとして利用し、前記第三の半導体層に選択的なエッチングを施し、かつ、前記キャップ層用半導体層の上面を露呈させることを特徴とするヘテロ接合バイポーラトランジスタの製造方法である。この際には、前記エッチングマスクの少なくとも一部には、前記第二の半導体層、第二の半導体層上に形成されるベース電極、または、それらの上面に設けられる絶縁物マスク材が利用されることも可能である。
【００４１】
すなわち、本発明にかかるヘテロ接合バイポーラトランジスタは、ベース層として、エミッタ層から注入される少数キャリアが高い移動度を示す材料を選択し、優れた高周波特性を達成することを目標とするものである。同時に、ベース層中の多数キャリアがエミッタ層へと注入される現象を回避するため、少なくとも、ベース層／エミッタ層の間にヘテロ接合を設ける構成とされている。
【００４２】
加えて、ヘテロ接合バイポーラトランジスタ自体、エッチング・メサ形状を利用する縦型トランジスとし、その際、少なくとも、ベース層／エミッタ層の間にヘテロ接合を構成する二種の半導体材料として、互いに、選択的なエッチングが可能な材料を選択するものである。ＩＩＩ−Ｖ族化合物半導体、特には、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体においては、ベース層／エミッタ層の組み合わせとして、ＩｎＧａＡｓ／ＩｎＰが挙げられ、その他、ＧａＡｓ系ＩＩＩ−Ｖ族化合物半導体においては、ベース層／エミッタ層の組み合わせとして、ＧａＡｓ（ＩｎＧａＡｓ）／ＩｎＧａＰが挙げられる。これらＩＩＩ−Ｖ族化合物を構成する元素のうち、Ｖ族元素が相違する材料の組み合わせにおいては、互いに、選択的なエッチングが可能となる。具体的には、ＩｎＧａＡｓ／ＩｎＰの組み合わせでは、ＩｎＧａＡｓに対するエッチング液として、リン酸：過酸化水素水：水系の混合液、ＩｎＰに対するエッチング液として、塩酸：リン酸系の混合液、あるいは、ＧａＡｓ（ＩｎＧａＡｓ）／ＩｎＧａＰの組み合わせでは、ＧａＡｓ（ＩｎＧａＡｓ）に対するエッチング液として、リン酸：過酸化水素水：水系の混合液、ＩｎＧａＰに対するエッチング液として、塩酸：リン酸系の混合液、これらのエッチング液を利用することで、互いに、選択的なエッチングが可能となる。
【００４３】
本発明にかかるヘテロ接合バイポーラトランジスタは、上述するヘテロ接合構成の選択、例えば、ＩＩＩ−Ｖ族化合物半導体、特には、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体を採用することで、ＩｎＧａＡｓの有する高い電子移動度を利用して、優れた高周波特性を達成することを目標とするものである。従って、バイポーラトランジスタをＮＰｎ型構成とし、Ｎ−エミッタ、Ｂ−ベース、ｎ−コレクタのうち、Ｐ−ベースとｎ−コレクタ部に、ＩｎＧａＡｓを利用し、一方、Ｎ−エミッタには、Ｐ−ベースに利用するＩｎＧａＡｓと比較して、禁制帯幅Ｅｇのより大きな半導体材料を利用することで、Ｎ−エミッタ／Ｐ−ベース間にヘテロ接合を有する形態とする。さらに、Ｐ−ベースからＮ−エミッタへの正孔注入を抑制する目的で、Ｎ−エミッタに用いる半導体材料と、Ｐ−ベースのＩｎＧａＡｓとの間で、価電子帯のバンド不連続ΔＥＶも十分となる要請から、Ｎ−エミッタにＩｎＰを利用することがより好ましい。
【００４４】
上記の観点から、本発明にかかるヘテロ接合バイポーラトランジスタに関して、ＮＰｎ型構成、すなわち、Ｎ−エミッタ、Ｐ−ベース、ｎ−コレクタとして、ｎ−ＩｎＰ、ｐ＋−ＩｎＧａＡｓ、ｎ−−ＩｎＧａＡｓを利用する形態を例に採り、以下により詳しく説明する。なお、一旦ｎ−−ＩｎＧａＡｓのｎ−コレクタへと注入された電子に対しては、その後、ｎ−−ＩｎＧａＡｓ／ｎ−ＩｎＰのヘテロ接合を通過する際、その伝導帯のバンド不連続ΔＥＣに因る影響は緩和される。下記の説明には、ｎ−コレクタ層を、ｎ−−ＩｎＧａＡｓ／ｎ−ＩｎＰの二層構成とする形態も含まれる。
【００４５】
本発明にかかるヘテロ接合バイポーラトランジスタでは、上記のヘテロ接合を構成するｎ−ＩｎＰ／ｐ＋−ＩｎＧａＡｓ／ｎ−−ＩｎＧａＡｓ構造を利用することに伴い、（００１）面を主表面とする半導体基板１上に、少なくとも、エミッタ層５、ベース層４、コレクタ層３とを積層形成し、エミッタ層５、ベース層４、コレクタ層３の各層をそれぞれメサ形状にエッチング加工した、エミッタ・アップ型ヘテロ接合バイポーラトランジスタ、あるいは、その逆のコレクタ・アップ型ヘテロ接合バイポーラトランジスタの構成とされる。より具体的には、エミッタ・アップ型ヘテロ接合バイポーラトランジスタとする際には、エミッタ電極１１に対して、ベース層４上に形成するベース電極１２を、自己整合的に形成する素子形態とする。従って、エミッタ電極１１下のエミッタ層５には、アンダーカットを有する形状にメサ・エッチング加工を施し、ベース電極１２は、エミッタ・メサと接しない形態とされる。一方、コレクタ・アップ型ヘテロ接合バイポーラトランジスタとする際には、コレクタ電極１３に対して、ベース層４上に形成するベース電極１２を、自己整合的に形成する素子形態とする。
【００４６】
エミッタ・アップ型ヘテロ接合バイポーラトランジスタの構成では、ｎ−ＩｎＰエミッタ層５の上層に、ｎ＋−ＩｎＧａＡｓキャップ層を設け、かかるｎ＋−ＩｎＧａＡｓ上に、エミッタ電極１１を形成し、そのコンタクト抵抗の低減を図る。同様に、ｎ−−ＩｎＧａＡｓコレクタ層３の下層に、ｎ＋−ＩｎＧａＡｓサブコレクタ層２を設け、かかるｎ＋−ＩｎＧａＡｓ上に、コレクタ電極１３を形成し、そのコンタクト抵抗の低減を図る。
【００４７】
一方、高濃度ドーピングされている、ｐ＋−ＩｎＧａＡｓベース層４上に形成されるベース電極１２の面積ＳＢＥは、エミッタ電極１１に対して、自己整合的に形成されるため、メサ・エッチング加工されたベース層４の横断面積ＳＢ（ここで、横断面とは、ＨＢＴの積層方向に垂直な面で切った断面を意味する）と、エミッタ電極１１の面積ＳＥＥとの差分（ＳＢ−ＳＥＥ）により制限される。また、コレクタ電流ＩＣは、ｎ−ＩｎＰエミッタ層５の横断面積Ｓｅに比例する。そのため、本発明にかかるエミッタ・アップ型のヘテロ接合バイポーラトランジスタでは、エミッタ電極１１と比較し、不必要に大きなアンダーカットの発生を回避することにより、相対比率ＳＥＥ／Ｓｅの不必要な増大を抑制する効果を有する。同時に、相対比率（ＳＢ−ＳＥＥ）／Ｓｅの不必要な減少を回避しつつ、メサ・エッチング加工されたベース層４の横断面積ＳＢを抑制することを可能とする。
【００４８】
その際、本発明にかかるエミッタ・アップ型ヘテロ接合バイポーラトランジスタにおいては、ｎ−ＩｎＰエミッタ層５のメサ・エッチング加工の際、その下層のｐ＋−ＩｎＧａＡｓベース層４、ならびに、上層のｎ＋−ＩｎＧａＡｓキャップ層６に対しては、エッチングが進行せず、ｎ−ＩｎＰエミッタ層５のみを選択的にエッチング除去可能なエッチング条件を利用する。一方、上層のｎ＋−ＩｎＧａＡｓキャップ層６、あるいは、ｐ＋−ＩｎＧａＡｓベース層４に対するエッチング加工には、ｎ−ＩｎＰエミッタ層５に対しては、エッチングが進行せず、ｎ＋−ＩｎＧａＡｓキャップ層６、あるいは、ｐ＋−ＩｎＧａＡｓベース層４のみを選択的にエッチング除去可能なエッチング条件を利用する。具体的には、ｎ−ＩｎＰエミッタ層５のエッチングには、塩酸系のエッチング液、例えば、ＨＣｌ：Ｈ３ＰＯ４の混合組成のエッチング液を使用し、ｎ＋−ＩｎＧａＡｓキャップ層６、あるいは、ｐ＋−ＩｎＧａＡｓベース層４のエッチングには、リン酸と過酸化水素水系エッチング液、例えば、Ｈ３ＰＯ４：Ｈ２Ｏ２：Ｈ２Ｏの混合組成のエッチング液を使用する。その他、ＩｎＧａＡのエッチングには、硫酸／過酸化水素水／水系の混合液、クエン酸／過酸化水素水／水系の混合液等を選択し、また、ＩｎＰのエッチングには、塩酸／水系の混合液、あるいは、塩酸に代えて、臭化水素酸を利用する、臭化水素酸／リン酸系の混合液、臭化水素酸／水系の混合液等を選択することができる。なお、ＩｎＧａＡに対するエッチング条件は、膜厚方向（［００１］方向）に対するエッチング速度が４００〜１０００Å／分の範囲に、ＩｎＰに対するエッチング条件は、膜厚方向（［００１］方向）に対するエッチング速度が１０００〜３０００Å／分の範囲に、それぞれ選択することが好ましい。前記のエッチング速度を選択することで、例えば、前記上層のｎ＋−ＩｎＧａＡｓキャップ層６のエッチング加工に際し、若干のサイド・エッチングを生じさせるが、そのエッチング時間の制御性を確保し、結果的にサイド・エッチング量のバラツキを抑制できる。
【００４９】
（００１）面上のＩｎＰ層に対して、塩酸系のエッチング液を用いると、膜厚方向（［００１］方向）にエッチングする間に、その膜面内でのサイド・エッチングも進行するものの、結晶方位による異方性を示し、［１１０］方向、［１１０］方向（または、等価な［１１０］方向、［１１０］方向）に対するエッチング速度は遅いが、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に対するエッチング速度は特異的に高い。本発明にかかるエミッタ・アップ型ヘテロ接合バイポーラトランジスタでは、前記の塩酸系のエッチング液における結晶方位による異方性を応用して、［１１０］方向、［１１０］方向（または、等価な［１１０］方向、［１１０］方向）に対するサイド・エッチング量が極度に少ない利点が発揮できるように、ｎ−ＩｎＰエミッタ層５の横断面形状を、［１１０］方向、［１１０］方向に平行な両辺を有する長方形に選択する。その際、ｎ−ＩｎＰエミッタ層５のエッチング加工に利用するエッチングマスクの形状を、目標とする長方形に対して、その頂点に、例えば、図３に例示するように、突起構造が、それぞれ［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に張り出して付加されている形状とする。例えば、この図３に例示するように、突起構造部を矩形状とし、その辺は、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかとなるように選択すると、基礎となる長方形の［１１０］方向、［１１０］方向と平行な辺では、サイド・エッチングは実質的に進行しないが、突起構造部の辺では、サイド・エッチングが進行し、その１６角形の平面形状の突起部が、主に減少する。そして、突起構造部が消滅すると、図１７に例示するように、基礎となる長方形の頂点が、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向にサイド・エッチングを受けて欠損し、八角形の形状となる。
【００５０】
この間の、ｎ−ＩｎＰエミッタ層５の横断面積Ｓｅの変化を模式的に図示すると、図４に示すような経時的な変化となる。その際、サイド・エッチングの進行によって、上記突起構造が完全に消滅するに要する時間ｔＩｎＰと比較し、膜厚方向（［００１］方向）にｎ−ＩｎＰエミッタ層５の膜厚ＷＩｎＰのエッチングを行うに要する時間ｔＩｎＰ０が短くなるように、突起構造のサイズを設定する。その場合、エッチング時間をｔＩｎＰに選択すると、ｎ−ＩｎＰエミッタ層５の横断面形状は、目標とする長方形となり、この長方形のエミッタ層５の下部に位置するベース層４を除いた部分では、下層のｐ＋−ＩｎＧａＡｓベース層４を完全に露呈することができる。
【００５１】
例えば、前記する基礎となる長方形の頂点に付加される突起構造を、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出す矩形状とする際、その突起構造のサイズは、幅ａ、頂点先端からの長さｂで表記する際、時間ｔＩｎＰの間に、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に進行するサイド・エッチング量Δｌ（ｔＩｎＰ）を基準として、幅ａをΔｌ（ｔＩｎＰ）の２倍、長さｂをΔｌ（ｔＩｎＰ）以上に選択すると、時間ｔＩｎＰが経過した時点で、突起構造が消滅し、基礎となる長方形となるまでサイド・エッチングが進行する。
【００５２】
突起構造を矩形状に代えて、円形状とする際にも、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向に優先的にサイド・エッチングが進行する結果、突起構造の形状は、次第に、矩形状に変移して、同様に、突起構造が消滅し、基礎となる長方形となる。その際、突起構造のサイズは、前記矩形状の場合に例示する幅ａ、長さｂの要件に基づき、同程度のサイズに選択するとよい。
【００５３】
加えて、図４に例示する通り、基礎となる長方形となる時間ｔＩｎＰの前後では、ｎ−ＩｎＰエミッタ層５の横断面積Ｓｅの変化率は、極めて小さくなっており、エッチング終了時間のバラツキが若干存在しても、得られるｎ−ＩｎＰエミッタ層５の横断面積Ｓｅのバラツキは極僅かなものとなっている。
【００５４】
ｎ−ＩｎＰエミッタ層５の横断面形状を、［１１０］方向、［１１０］方向に平行な両辺を有する長方形とする際、ベース電極１２を自己整合的に形成するためには、エミッタ電極の平面形状は、前記エミッタ層５横断面形状の長方形と比較し、若干辺の長さが長く、オーバーハング状となるように選択する。換言すると、エミッタ電極の平面形状に対して、ｎ−ＩｎＰエミッタ層５の横断面形状は若干のアンダーカットを有する形態に選択する。
【００５５】
例えば、エミッタ電極１１の平面形状を、図３に例示するように、基礎となる長方形の頂点に、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出す矩形状の突起構造を付加した１６角形とし、このエミッタ電極１１の形状のエッチングマスクを利用し、等方的なエッチング液、例えば、上記のリン酸と過酸化水素水系エッチング液を用いて、ｎ＋−ＩｎＧａＡｓキャップ層６を選択的にエッチングし、その際、若干サイド・エッチングが生じた状態とする。次いで、得られた１６角形の平面形状を有するｎ＋−ＩｎＧａＡｓキャップ層６をエッチングマスクとして利用するとともに、ｎ−ＩｎＰエミッタ層５に対して、上記の結晶方位に依存する異方性を示す塩酸系エッチング液による、選択的なエッチングを施すことで、ｎ−ＩｎＰエミッタ層５の横断面形状は、目標とする長方形であり、若干のアンダーカットを有する形態となる。
【００５６】
あるいは、エミッタ電極１１の形状自体は、基礎となる長方形とし、次いで、その長方形の頂点部に対して、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出す形態で矩形状のマスク材、例えば、レジストパターンを付加して、全体として１６角形とした上で、ｎ＋−ＩｎＧａＡｓキャップ層６を選択的にエッチングし、その際、若干サイド・エッチングが生じた状態とする。次いで、得られた１６角形の平面形状を有するｎ＋−ＩｎＧａＡｓキャップ層６をエッチングマスクとして利用することで、同様に、選択的なエッチングを施すことで、ｎ−ＩｎＰエミッタ層５の横断面形状は、目標とする長方形であり、若干のアンダーカットを有する形態となる。
【００５７】
さらには、エミッタ電極１１の形状自体は、基礎となる長方形とし、加えて、このエミッタ電極１１の長方形形状のエッチングマスクを利用し、ｎ＋−ＩｎＧａＡｓキャップ層６を選択的にエッチングし、平面形状は長方形であり、若干サイド・エッチングが生じた状態とする。次いで、その長方形の頂点部に対して、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出す形態で矩形状のマスク材、例えば、レジストパターンを付加して、全体として１６角形とした上で、同様に、選択的なエッチングを施すことでも、ｎ−ＩｎＰエミッタ層５の横断面形状は、目標とする長方形であり、若干のアンダーカットを有する形態となる。なお、その際、長方形の頂点部に付加するマスク材、例えば、レジストパターンは、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出す形態であれば、矩形状に代えて、円形状のものを用いても、同等の効果が達成できることは、上で説明した通りである。
【００５８】
更に、本発明にかかるエミッタ・アップ型ヘテロ接合バイポーラトランジスタにおいては、ヘテロ接合を構成するｎ−ＩｎＰ／ｐ＋−ＩｎＧａＡｓ／ｎ−−ＩｎＧａＡｓ構造に加えて、コレクタ部を、ｎ−−ＩｎＧａＡｓ第一コレクタ層３１とｎ−ＩｎＰ第二コレクタ層３２とからなる二層構造とすることもできる。その際、ｎ−ＩｎＰ第二コレクタ層３２の下層に、ｎ＋−ＩｎＧａＡｓサブコレクタ層２を設け、かかるｎ＋−ＩｎＧａＡｓ上に、コレクタ電極１３を形成し、そのコンタクト抵抗の低減を図る。一方、ｎ−ＩｎＰ第二コレクタ層３２自体は、メサ・エッチング加工を施し、横断面形状を、［１１０］方向、［１１０］方向に平行な両辺を有する長方形とする。その工程では、例えば、ｐ＋−ＩｎＧａＡｓベース層４とｎ−−ＩｎＧａＡｓ第一コレクタ層３１とを、予めメサ・エッチング加工を施し、その横断面形状を、［１１０］方向、［１１０］方向に平行な両辺を有する長方形とする。次いで、ｐ＋−ＩｎＧａＡｓベース層４とｎ−−ＩｎＧａＡｓ第一コレクタ層３１の横断面形状の長方形を基礎とし、その頂点に［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出す形態で突起構造を付加した形状を有するエッチングマスクを利用することで、同様に、選択的なエッチングを施すことで、ｎ−ＩｎＰ第二コレクタ層３２の横断面形状を、目標とする長方形とすることができる。かかるｎ−ＩｎＰ第二コレクタ層３２のメサ・エッチング加工法を採用することで、上述するｎ−ＩｎＰエミッタ層５におけるメサ・エッチング加工と同様に、設定されるエッチング終了時の前後では、横断面積の変化率は、極めて小さくなっており、エッチング終了時間のバラツキが若干存在しても、得られるｎ−ＩｎＰ第二コレクタ層３２の横断面積のバラツキは極僅かなものとなっている。
【００５９】
一方、本発明にかかるコレクタ・アップ型ヘテロ接合バイポーラトランジスタにおいては、ヘテロ接合を構成するｎ−ＩｎＰ／ｐ＋−ＩｎＧａＡｓ／ｎ−−ＩｎＧａＡｓ構造のうち、ｎ−ＩｎＰ／ｐ＋−ＩｎＧａＡｓ部分、ｐ＋−ＩｎＧａＡｓベース層４とその下層のｎ−ＩｎＰエミッタ層５に関して、メサ・エッチング加工を施し、それらの横断面形状を、［１１０］方向、［１１０］方向に平行な両辺を有する長方形とする。その工程では、例えば、ｐ＋−ＩｎＧａＡｓベース層４を、予めメサ・エッチング加工を施し、その横断面形状を、［１１０］方向、［１１０］方向に平行な両辺を有する長方形とする。次いで、ｐ＋−ＩｎＧａＡｓベース層４の横断面形状の長方形を基礎とし、その頂点に［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のいずれかの方向に張り出す形態で突起構造を付加した形状を有するエッチングマスクと利用することで、同様に、選択的なエッチングを施すことで、ｎ−ＩｎＰエミッタ層５の横断面形状を、目標とする長方形とし、その下層のｎ＋−ＩｎＧａＡｓキャップ層６の表面を露呈することができる。かかるコレクタ・アップ型の構成における、ｎ−ＩｎＰエミッタ層５のメサ・エッチング加工法を採用することで、上述するエミッタ・アップ型の構成における、ｎ−ＩｎＰエミッタ層５におけるメサ・エッチング加工と同様に、設定されるエッチング終了時の前後では、横断面積の変化率は、極めて小さくなっており、エッチング終了時間のバラツキが若干存在しても、得られるｎ−ＩｎＰエミッタ層５の横断面積Ｓｅのバラツキは極僅かなものとなっている。
【００６０】
本発明によるヘテロ接合バイポーラトランジスタは、（００１）を主表面とする半導体基板上に少なくとも、コレクタ領域、ベース領域、エミッタ領域とが形成され、また、自己整合的に形成されるベース電極１２を採用している縦型ヘテロ接合バイポーラトランジスタとする際、上述するように、ヘテロ接合を構成する半導体層を有するエミッタ領域、あるいは、コレクタ領域について、該ヘテロ接合を構成する半導体層を目的とする長方形形状の横断面形状に選択的なメサ・エッチング加工を施す工程では、その表面側に、その長方形の頂点部に、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向のうち少なくとも１つ以上の方向に突起構造を有する形状のエッチングマスクを設け、結晶方位に依存する異方性を有するエッチング液を利用して、選択的なエッチング処理をすることを特徴としている。
【００６１】
そして、かかる特異な形状のエッチングマスク材を用いるとともに、結晶の異方的性質により結晶方位によってエッチング速度の異なるエッチング法を利用して、エミッタ層またはコレクタ層をエッチングし、さらに、エッチングマスク材の形状を適切に選択することにより、得られるエミッタ層およびコレクタ層のエッチング形状およびエッチング量を制御することに、本発明にかかる製造方法の特徴がある。
【００６２】
なお、本発明の有する作用は、例えば、エミッタ電極１１の形状を、［１１０］方向、［１１０］方向に平行な両辺を有する長方形を基礎として、その頂点部に、［１００］方向、［０１０］方向、［１００］、［０１０］方向に張り出した矩形状の突起構造が付加された１６角形形状とした上で、これをエッチングマスクとして、エミッタ電極１１に続くｎ＋−ＩｎＧａＡｓキャップ層６のエッチングを行うと、サイド・エッチングによりエミッタ電極１１の形状をやや縮小した対応する１６角形形状のｎ＋−ＩｎＧａＡｓキャップ層６が得られる。引き続き、この１６角形形状のｎ＋−ＩｎＧａＡｓキャップ層をエッチングマスクとして、ｎ−ＩｎＰエミッタ層６をエッチングすると、上記の異方性を示すエッチング条件を用いる際、［１１０］方向、［１１０］方向またはそれと等価な方向では、上層のｎ＋−ＩｎＧａＡｓキャップ層６によるピンニング効果も寄与して、サイド・エッチングが進まず、一方、［０１０］方向、［１００］方向、またはそれと等価な方向では、ＩｎＰに対するエッチング速度は大きく、サイド・エッチングは進行するものの、予め、矩形状の突起構造を頂点部に設けることより、前記サイド・エッチングに伴い、突起構造が消滅するまで、基礎となる「長方形」の頂点を損なうサイド・エッチングは回避でき、目標とする「長方形」の頂点自体は保護される。その上、突起部の消滅を引き起こすサイド・エッチングは、［０１０］方向、［１００］方向、またはそれと等価な方向のＩｎＰに対する大きなエッチング速度を利用するため、上で説明したように、突起部サイズ・形状を適当に選択すると、ｎ−ＩｎＰエミッタ層６の膜厚のエッチングに加えて、下層のｐ＋−ＩｎＧａＡｓベース層４表面の露呈を確実に達成するに適当なオーバーエッチングを終了する時点において、矩形状の突起構造がちょうど消滅し、横断面形状が長方形のｎ−ＩｎＰエミッタ層５のメサ構造を得ることができる。
【００６３】
加えて、頂点部に設ける突起構造は、予め、［０１０］方向、［１００］方向、またはそれと等価な方向の辺を有する矩形状とは異なり、例えば、円形状としても、［０１０］方向、［１００］方向、またはそれと等価な方向では、ＩｎＰに対するエッチング速度は大きいため、エッチングの初期には、［１００］方向および［０１０］方向およびそれと等価な方向の結晶面が出現し、サイズの縮小とともに、矩形状に変移して行く。従って、頂点部に設ける突起構造は、矩形状に加えて、円形状、さらには、任意な多角形形状としても、エッチングの進行とともに、同様の形態となる。そのサイズを上記の要件を満たすように選択する、マスクパターンの工夫により、エッチング終了時には、［１００］方向および［０１０］方向およびそれと等価な方向の結晶面は自己消滅する。なお、工程上のバラツキにより、エッチング時間がやや不足する、あるいは、やや超過する場合であっても、得られるｎ−ＩｎＰエミッタ層５の形状は、微小な突起が残留する１６角形や、頂点部が僅かに欠損した八角形とはなるものの、図４に例示するように、目標エッチング時間の前後、すなわち、長方形となる前後では、エミッタ面積変化率が小さくなる領域があるため、突起構造を設けない場合と比較して、エミッタ面積の制御性を格段に向上させることが可能となる。
【００６４】
なお、本発明においては、基礎とする長方形の四つの頂点全てに、それぞれ対応する［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す突起構造を設けていることで、最良の効果が達成されるが、仮に、突起構造を設けている頂点数を減じた場合にも、全くかかる突起構造を設けない従来型と比較すると、本発明の効果は若干低下するものの、なお、その頂点数に対応する効果が得られる。
【００６５】
加えて、本発明では、基礎とする長方形は、例えば、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる形態を選択することもできるが、短辺は［１１０］方向に、長辺は［１１０］方向に平行とされる形態を選択する際にも、全く同様の効果が得られることは勿論のことである。また、長方形に代えて、正方形としても、全く同様の効果が得られることは勿論のことである。
【００６６】
また、本発明にかかるヘテロ接合バイポーラトランジスタでは、例えば、エミッタ・アップ型ヘテロ接合バイポーラトランジスタとした際、エミッタ電極１１の平面形状に対して、エミッタ層５の横断面形状を不必要なアンダーカットを持たない長方形とでき、さらに、その横断面積を高い制御性で作製することが可能となる。従って、エミッタ面積のバラツキに伴う、ＩＣ−ＶＢＥ特性等のバラツキを抑制することが可能となる。加えて、エミッタ電極１１の平面形状に対して、エミッタ層５の横断面形状を不必要なアンダーカットを持たない長方形とできることにともない、自己整合的に形成するベース電極１２の電極面積を確保しつつ、ベース層４自体の面積を相対的に小さくできるため、ベース層４の面積に依存するベース・コレクタ間容量ＣＢＣ、ならびにベース抵抗ＲＢも、相対的に小さくできる。従って、高周波特性の低下をも回避できる効果を持つ。
【００６７】
さらには、本発明にかかるヘテロ接合バイポーラトランジスタにおいては、上述するように、エッチング・メサを形成する半導体層、例えば、ＩｎＰ層において、そのエッチング速度が、結晶方位に強く依存するエッチング条件を選択しており、（００１）面を主表面とする半導体基板を用いる際に、最も端的にその効果が発揮されるものの、用いる半導体基板の面方位が、（００１）面からの傾斜角が５°以内の範囲では、その効果は遜色の無いものとできる。
【００６８】
加えて、前記結晶方位に強く依存するエッチング条件として、エッチング・メサを形成する半導体層、例えば、ＩｎＰ層において、その深さ方向（［００１］方向）に対するエッチング速度と比較して、面内の［０１０］方向、［１００］方向、またはそれと等価な方向（［０１０］方向、［１００］方向）に対するエッチング速度が大幅に大きい条件を選択することに伴い、エッチング・メサ形状の基礎とする長方形の辺は、［１１０］方向、［１１０］方向に平行とされる形態を選択すると、最も顕著にその効果が発揮されるものの、エッチング・メサ形状の基礎とする長方形の辺を、それぞれ［１１０］方向、［１１０］方向に対して、角度θの傾きを有する方向に選択しても、効果の程度は、傾き角θが増すとともに顕著さは損なわれるものの、なお、有意な効果を示す。例えば、図２３に一例として、基礎とする長方形に対して、四つの頂点全てに矩形の張り出す突起構造を設けている１６各形のマスクを利用する際、［１１０］方向、［１１０］方向に対して、基礎とする長方形を角度θ傾けた場合の、エッチング時間に対するエミッタ層５の横断面積Ｓｅを示すが、例えば、傾き角θを１０°とする際においては、図４に例示するＳｅの変化率（θ＝０°の場合）と同様に、エッチング時間ｔＩｎＰの前後では、ｎ−ＩｎＰエミッタ層５の横断面積Ｓｅの変化率は、緩やかなものとなる。従って、工程上のバラツキにより、エッチング時間がやや不足する、あるいは、やや超過する場合であっても、得られるｎ−ＩｎＰエミッタ層５の形状は、微小な突起が残留する１６角形や、頂点部が僅かに欠損した八角形とはなるものの、図２３に例示するように、目標エッチング時間の前後、すなわち、長方形となる前後では、エミッタ面積変化率が小さくなる領域があるため、突起構造を設けない場合と比較して、エミッタ面積の制御性を格段に向上させることが可能となる。一方、基礎とする長方形の傾き角θが増すと、その辺方向に対するサイド・エッチング量も徐々に増すため、目標エッチング時間において得られるエミッタ面積Ｓｅは、徐々に減少することになる。本発明においては、目標エッチング時間において得られるエミッタ面積Ｓｅを、エミッタ電極１１の面積と比較して、一定以上の比率に保つことが望ましいため、基礎とする長方形の傾き角θは、［１１０］方向、［１１０］方向に対して１０°以下の範囲に選択することが好ましい。
【００６９】
さらに、図２４には、［１１０］方向、［１１０］方向に平行な辺を有する長方形を基礎とし、その頂点部に［０１０］方向、［１００］方向、［０１０］方向、［１００］方向の矩形の突起（４角形の突起）を設けた構成に加えて、この矩形の突起を設ける方向を、各々［０１０］方向、［１００］方向、［０１０］方向、［１００］方向から膜面内方向に角度θ傾けた構成のマスクを用いた場合における、エミッタ層の面積Ｓｅとエッチング時間との関係も示している。この頂点部に設ける矩形の突起の向きを傾ける場合においても、傾き角θとして、１０°以下の範囲に選択することが好ましく、この範囲では、図４に例示するＳｅの変化率（θ＝０°の場合）と同様に、エッチング時間ｔＩｎＰの前後では、ｎ−ＩｎＰエミッタ層５の横断面積Ｓｅの変化率は、緩やかなものとなる。従って、この場合も、上記と同様、エミッタ面積の制御性を格段に向上させることが可能となる。
【００７０】
その他、上記本発明の実施の形態に関する説明では、長方形という用語を用いているが、長方形の短辺と長辺との長さが一致する形態は、正方形となり、かかる特異的な条件を選択する際にも、本発明により得られる効果に全く差異がないことは、説明を要しない。すなわち、本発明は、正方形をも、長方形において、その短辺と長辺との長さが一致する特異的な形態として、包含するものである。
【００７１】
【実施例】
以下に、実施例を挙げて、本発明をより具体的に説明する。なお、これらの実施例は、本発明にかかる最良の実施形態の一例ではあるものの、本発明はかかる具体的な態様に限定されるものではない。
【００７２】
（第一の実施例）
図１に、本発明に係るヘテロ接合バイポーラトランジスタの第一の例を示し、この第一の実施例のＨＢＴ素子構造における、主要部分の平面形状を平面図に、その中央を横断する面Ａ−Ａ’における断面形状を断面図にそれぞれ模式的に示す。図１に示す、第一の実施例のＨＢＴにおいて、（００１）面を主表面とする半導体基板として、半絶縁性ＩｎＰ基板１を利用し、その主表面上にエピタキシャル成長法により、ｎ＋−ＩｎＧａＡｓサブコレクタ層２、ｎ−−ＩｎＧａＡｓコレクタ層３、ｐ＋−ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、ｎ＋−ＩｎＧａＡｓキャップ層６の各層が順次積層形成され、エミッタ・アップ型ヘテロ接合バイポーラトランジスタに構成されている。ｎ＋−ＩｎＧａＡｓキャップ層６上にエミッタ電極１１が、ｐ＋−ＩｎＧａＡｓベース層４上にベース電極１２、ｎ＋−ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３が、それぞれ設けられている。
【００７３】
エミッタ電極１１の平面形状は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形を基礎とし、その頂点に矩形状の突起構造が付加された１６角形とされている。また、前記矩形状の突起構造は、その辺は、［０１０］方向あるいは［１００］方向と平行とされ、従って、各矩形状の突起構造は、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態となっている。また、ＩｎＰエミッタ層５の平面形状は、図１中、斜線を付して表示してあり、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形であり、エミッタ電極１１平面形状の基礎となる長方形と比較して、両辺の長さが均等に短縮された、実質的に類似形状を有する長方形とされている。その際、両長方形の重心（中心）の（００１）面内の相対的配置は、略一致している。
【００７４】
なお、長方形形状のＩｎＰエミッタ層５に対して、対象的な形状にベース電極１２が、それを囲うようにコレクタ電極１３が、それぞれ作製されている。ｐ＋−ＩｎＧａＡｓベース層４と、その下層のｎ−−ＩｎＧａＡｓコレクタ層３とは、実質的に同一の横断面形状（ここで、横断面とは膜面内方向、換言すれば、ＨＢＴの積層方向に垂直な方向に切った断面を意味する）を有する、メサ・エッチング加工がなされている。加えて、ｎ＋−ＩｎＧａＡｓサブコレクタ層２にも、メサ・エッチング加工を施し、素子分離がなされている。
【００７５】
この第一の実施例のＨＢＴを製造するプロセスを以下に述べる。
【００７６】
図２に、図１に示す、第一の実施例のＨＢＴ素子構造中、エミッタ・メサ構造を形成する部分工程を概略的に示す。図４に、前記エミッタ・メサ構造を形成する部分工程以降の、一連の工程を概略的に示す。なお、図２において、ｐ＋−ＩｎＧａＡｓベース層４より下層部分は、図示を省略してある。
【００７７】
先ず、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上に、厚さ５００ｎｍのｎ＋−ＩｎＧａＡｓサブコレクタ層２、厚さ３００ｎｍのｎ−ＩｎＧａＡｓコレクタ層３、厚さ５０ｎｍのｐ＋−ＩｎＧａＡｓベース層４、厚さ１００ｎｍのＩｎＰエミッタ層５、厚さ１００ｎｍのｎ＋−ＩｎＧａＡｓキャップ層６を、順次エピタキシャル成長する（図１参照）。
【００７８】
続いて、ｎ＋−ＩｎＧａＡｓキャップ層６上に、電極材料として、例えば、ＷＳｉを堆積し、さらに、不要部分を除去することでパターニングして、長方形を基礎とし、その頂点に矩形状の突起構造が、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態で付加された１６角形状のエミッタ電極１１を形成する（図２（ａ）参照）。さらに、このエミッタ電極１１をマスクとして、ｎ＋−ＩｎＧａＡｓキャップ層６のみを選択的にエッチングする。例えば、エッチング液として、リン酸と過酸化水素水とを含む水溶液を用いることで、ｎ＋−ＩｎＧａＡｓキャップ層６のみを選択的にエッチングでき、下層のＩｎＰエミッタ層５表面が表出する。図２（ｂ）に示すように、このキャップ層エッチング工程では、サイド・エッチングによって、マスクとするエミッタ電極１１をやや縮小した形状のＩｎＧａＡｓキャップ層６が得られる。
【００７９】
次いで、この１６角形状を保持するｎ＋−ＩｎＧａＡｓキャップ層６をマスクとして、エッチング液として、塩酸を含む水溶液を用いることで、ほぼＩｎＰエミッタ層５のみを選択的にエッチングする。このエミッタ層エッチング工程において、Ａ−Ａ’の断面では、図２（ｃ）に示すように、［１１０］方向、［１１０］方向またはそれと等価な方向では、ＩｎＧａＡｓキャップ層６によるピンニング効果によって、実質的にサイド・エッチングは進行しない。一方、塩酸系エッチング液では、ＩｎＰに対する膜厚方向（［００１］方向）のエッチング速度と比較し、［０１０］方向、［１００］方向、またはそれと等価な方向のエッチング速度は大きいために、１６角形状を構成する、基礎となる長方形の頂点に付加されている矩形状の突起構造部分では、その辺に沿ってＩｎＰ層のサイド・エッチングが進行する結果、エッチング時間の経過とともに突起部分が縮小する。
【００８０】
ＩｎＰエミッタ層５の厚みＷＩｎＰ（本第一の実施例では１００ｎｍ）のエッチングを行い、下層のｐ＋−ＩｎＧａＡｓベース層４を表出させるため、例えば、１０％（ｖ／ｖ）程度塩酸を含有するエッチャントを用いて、オーバーエッチングを含めて、エッチング時間を約１分間とすると、この間に、［０１０］方向、［１００］方向、またはそれと等価な方向のＩｎＰは、約０．５μｍの幅でサイド・エッチングを受ける。従って、図３に示すように、例えば、エミッタ電極１１の［１１０］方向の幅が２．０μｍ、ｎ＋−ＩｎＧａＡｓキャップ層６のサイドエッチ量は０．２μｍである場合、図３中に示す、ｎ＋−ＩｎＧａＡｓキャップ層６に残されている矩形状の突起構造部分について、ａ、ｂの長さを、それぞれ１．０μｍ、０．５μｍとなるように設定することで、上記１分間のエッチングが終了した時点で、サイド・エッチングを受けて、ＩｎＰエミッタ層５ではかかる矩形状の突起部は消滅する。結果的に、得られるＩｎＰエミッタ層５の形状は、理想的な長方形をなす（図２（ｄ））。
【００８１】
なお、エッチング時間が不足した場合、あるいは、多すぎた場合には、ＩｎＰエミッタ層５の形状は、前記長方形の頂点に僅かに突起部が残留した１６角形、あるいは、前記長方形の頂点が僅かに欠損した八角形となるものの（図２（ｅ）参照）、実質的には長方形と見なせるものとなっている。加えて、図４に示すように、ＩｎＰエミッタ層５が長方形となる前後では、エミッタ面積Ｓｅの変化率は小さくなる領域となっているため、エミッタ面積Ｓｅの制御性を、従来例よりも格段に向上させることが可能となる。
【００８２】
次いで、エミッタ層のエッチング加工工程を終えた後に、表出しているｐ＋−ＩｎＧａＡｓベース層４上の所望の領域に開口部を設けたレジスト膜を形成し、この開口部を設けたレジスト膜と、エミッタ電極１１とをマスクとして利用することで、ＰｔとＡｕとを含む金属を、ｐ＋−ＩｎＧａＡｓベース層４上の所望の領域に堆積する（図５（ａ）参照）。ｎ＋−ＩｎＧａＡｓキャップ層６とＩｎＰエミッタ層５には僅かにサイド・エッチングが施されている結果、このベース電極形成工程では、エミッタ電極１１に対して、自己整合的にベース電極１２の形成がなされる。
【００８３】
次いで、ベース電極１２の外周形状に合わせて、エッチングマスクを施し、ｐ＋−ＩｎＧａＡｓベース層４の不要なベース領域と、ｎ−ＩｎＧａＡｓコレクタ層３の不要部分とを、選択的にエッチング除去する（図５（ｂ）参照）。この不要ベース層エッチング工程では、下層のｎ＋−ＩｎＧａＡｓサブコレクタ層２の表面が露呈する時点で、エッチングを終了するように、エッチング時間を調節する。
【００８４】
さらに、露出させたｎ＋−ＩｎＧａＡｓサブコレクタ層２上の所望の領域にコレクタ電極１３を形成する（図５（ｃ）参照）。このコレクタ電極形成工程に引き続き、ＨＢＴ素子領域以外のｎ＋−ＩｎＧａＡｓサブコレクタ層２の不要部分を、半絶縁性ＩｎＰ基板１に達するまでエッチング除去し（図５（ｄ）参照）、素子間の絶縁分離を図る。この素子絶縁エッチング工程を完了した時点で、図１に示す、本第一の実施例のＨＢＴが作製される。
【００８５】
本第一の実施例では、エミッタ電極１１の形状は、長方形を基礎とし、その頂点に矩形状の突起構造が、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態で付加された１６角形状としたが、各頂点部に付加する突起構造は、［０１０］方向、［１００］方向、またはそれと等価な方向のエッチングに対して、図２（ｅ）に例示するような各頂点での欠損に対する保護効果が達成できるならば、必ずしも、矩形状の突起構造である必要はない。例えば、円形の突起構造としても、［０１０］方向、［１００］方向、またはそれと等価な方向のエッチング速度は大きいため、サイド・エッチングが進むとともに、かかる領域下のＩｎＰエミッタ層５の横断面形状は、次第に［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に平行な辺を示す矩形状を呈するものとなる。また、矩形状の突起構造を採用する際にも、エッチングマスクとなる、ｎ＋−ＩｎＧａＡｓキャップ層６に残されている矩形状の突起構造部分について、幅ａが、［０１０］方向、［１００］方向、またはそれと等価な方向のＩｎＰに対するサイド・エッチング量（本第一の実施例では、約０．５μｍ）を基準として、その２倍（本第一の実施例では、１μｍ）であり、また、長さｂが、サイド・エッチング量と等しい値（本第一の実施例では、０．５μｍ）以上であれば、適当なオーバーエッチングとなる時間ｔＩｎＰに達した際、幅ａに相当するサイド・エッチングがなされ、長さｂが長くとも、突起部は消失することとなる。また、矩形状の突起構造に代えて、対応する大きさの円形状の突起構造を選択しても、図４に示すエミッタ面積Ｓｅの経時的変化と同様に、適当なオーバーエッチングとなる時間ｔＩｎＰの前後では、その変化率は極めて小さくなっており、エミッタ面積Ｓｅの制御性を、従来例よりも格段に向上させることが可能となる。勿論、矩形状、円形状の典型的な形状に加えて、その中間的な各種の多角形形状や楕円形状であっても、上記と同様の効果が達成でき、特に、その大きさが、上記の幅ａ、長さｂに関する要件に対応するものであれば、より効果的に本発明の効果を発揮できる。
【００８６】
また、本第一の実施例では、基礎とする長方形の四つの頂点全てに、それぞれ対応する［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す突起構造を設けているため、最良の効果が達成されているが、仮に、突起構造を設けている頂点数を減じた場合にも、全くかかる突起構造を設けない従来型と比較すると、本発明の効果は若干低下するものの、なお、その頂点数に対応する効果が得られる。
【００８７】
また、上記第一の実施例では、エミッタ層のエッチングマスクに関して、マスクに利用するエミッタ電極の基礎となる形状を長方形としたが、これに限定されるものではなく、例えば、５角形や６角形の形状でも良い。また、突起を設ける部分も、上記第一の実施例では、長方形の頂点部（上記第一の実施例における長方形では、その頂点部に設ける場合が最も効果が大であるため、頂点部に設けている）に設けたが、頂点部に設けなくとも良く、エッチングする際、その膜面内方向におけるエッチング速度の違いを緩和するように、基本となる形状に応じて、突起部を設ければ本発明と同様の効果が期待できる。
【００８８】
さらに、本第一の実施例では、基礎とする長方形は、長辺が［１１０］方向に、短辺が［１１０］方向に平行とされる形態を選択しているが、長方形の向きを、この方向から傾けた場合でも、突起構造を設けることによる効果が得られる。図２３には、エミッタ電極の基礎となる長方形形状を［１１０］方向、［１１０］方向から角度θ傾けた状態における、エミッタ面積Ｓｅとエッチング時間との関係を示している。この図２３に示すように、エミッタ電極の基礎となる長方形形状の辺を、［１１０］方向、［１１０］から１０°傾けた形状で形成した場合でも、エッチング時間がｔＩｎＰの前後では、エミッタ層の面積Ｓｅの変化は穏やかであり、従って、突起構造を設けない従来の方法よりも、格段に制御性良くエミッタ層を形成できることがわかる。
【００８９】
加えて、図２４には、エミッタ電極の基礎となる長方形形状の頂点部に設ける突起形状を、［０１０］方向、［１００］方向、［０１０］方向、［１００］方向からそれぞれ角度θ傾いた方向に設けた場合における、エミッタ層の面積Ｓｅとエッチング時間との関係を示している。この図２４に示すように、設ける突起形状の向きを、［０１０］方向、［１００］方向、［０１０］方向、［１００］方向からそれぞれ１０°傾いた状態に選択した場合でも、エッチング時間がｔＩｎＰの前後では、エミッタ層の面積Ｓｅの変化が穏やかになり、従って、突起構造を設けない従来の方法よりも、格段に制御性良くエミッタ層を形成できることがわかる。
【００９０】
加えて、本第一の実施例では、基礎とする長方形は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる形態を選択しているが、短辺は［１１０］方向に、長辺は［１１０］方向に平行とされる形態を選択する際にも、全く同様の効果が得られることは勿論のことである。
【００９１】
以上に説明した通り、本発明にかかるエミッタ電極に特徴を有する実施形態を利用することにより、作製されるＨＢＴのエミッタ面積の制御性が高まり、その結果、基板全体に複数のＨＢＴを作製する場合に、基板内における素子特性の均一性・制御性の優れたＨＢＴの作製が可能となる。
【００９２】
（第二の実施例）
図６に、本発明に係るヘテロ接合バイポーラトランジスタの第二の例を示し、この第二の実施例のＨＢＴ素子構造における、主要部分の平面形状を平面図に、その中央を横断する面Ａ−Ａ’における断面形状を断面図にそれぞれ模式的に示す。図６に示す、第二の実施例のＨＢＴにおいても、（００１）面を主表面とする半導体基板として、半絶縁性ＩｎＰ基板１を利用し、その主表面上にエピタキシャル成長法により、ｎ＋−ＩｎＧａＡｓサブコレクタ層２、ｎ−−ＩｎＧａＡｓコレクタ層３、ｐ＋−ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、ｎ＋−ＩｎＧａＡｓキャップ層６の各層が順次積層形成され、エミッタ・アップ型ヘテロ接合バイポーラトランジスタに構成されている。ｎ＋−ＩｎＧａＡｓキャップ層６上にエミッタ電極１１が、ｐ＋−ＩｎＧａＡｓベース層４上にベース電極１２、ｎ＋−ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３が、それぞれ設けられている。
【００９３】
エミッタ電極１１の平面形状は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形である。ｎ＋−ＩｎＧａＡｓキャップ層６の平面形状は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形を基礎とし、その頂点に矩形状の突起構造が付加された１６角形とされている。また、前記矩形状の突起構造は、その辺は、［０１０］方向あるいは［１００］方向と平行とされ、従って、各矩形状の突起構造は、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態となっている。また、ＩｎＰエミッタ層５の平面形状は、図６中、斜線を付して表示してあり、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形であり、前記ｎ＋−ＩｎＧａＡｓキャップ層６平面形状の基礎となる長方形と比較して、両辺の長さが実質的に等しい長方形とされている。
【００９４】
その際、ｎ＋−ＩｎＧａＡｓキャップ層６平面形状の基礎である長方形は、エミッタ電極１１平面形状の長方形と比較して、両辺の長さが均等に短縮された、実質的に類似形状を有する長方形とされている。さらに、両長方形の重心（中心）の（００１）面内の相対的配置は、ほぼ一致するように形成されている。
【００９５】
この第二の実施例のＨＢＴを製造するプロセスを以下に述べる。
【００９６】
図７に、図６に示す、第二の実施例のＨＢＴ素子構造中、エミッタ・メサ構造を形成する部分工程を概略的に示す。
【００９７】
先ず、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上に、厚さ５００ｎｍのｎ＋−ＩｎＧａＡｓサブコレクタ層２、厚さ３００ｎｍのｎ−ＩｎＧａＡｓコレクタ層３、厚さ５０ｎｍのｐ＋−ＩｎＧａＡｓベース層４、厚さ１００ｎｍのＩｎＰエミッタ層５、厚さ１００ｎｍのｎ＋−ＩｎＧａＡｓキャップ層６を、順次エピタキシャル成長する（図６参照）。
【００９８】
続いて、ｎ＋−ＩｎＧａＡｓキャップ層６上に、電極材料として、例えば、ＷＳｉを堆積し、さらに、不要部分を除去することでパターニングして、長方形のエミッタ電極１１を形成する（図７（ａ）参照）。このエミッタ電極形成工程後、長方形のエミッタ電極１１に対して、その長方形の頂点に、矩形状のレジスト１４を、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態で被覆・付加する。また、前記矩形状のレジスト１４は、その辺は、［０１０］方向あるいは［１００］方向と平行とされている。その結果、長方形のエミッタ電極１１と、その頂点に位置する矩形状のレジスト１４とで構成される外形は、全体として、上記の第一の実施例に用いたエミッタ電極形状と同様に１６角形状となる（図７（ｂ）参照）。
【００９９】
レジストパターン形成工程に続き、このエミッタ電極１１とレジスト１４をマスクとして、ｎ＋−ＩｎＧａＡｓキャップ層６のみを選択的にエッチングする。例えば、エッチング液として、リン酸と過酸化水素水とを含む水溶液を用いることで、ｎ＋−ＩｎＧａＡｓキャップ層６のみを選択的にエッチングでき、下層のＩｎＰエミッタ層５表面が表出する。その後、レジスト１４を剥離する。図７（ｃ）に示すように、このキャップ層エッチング工程では、サイド・エッチングによって、前記１６角形状のマスクをやや縮小した形状のＩｎＧａＡｓキャップ層６が得られる。すなわち、ＩｎＧａＡｓキャップ層６の形状は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形を基礎とし、その頂点に、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態の矩形状の突起構造が付加された１６角形とされている。なお、前記矩形状の突起構造は、レジスト１４と同じく、その辺は、［０１０］方向あるいは［１００］方向と平行となっている。
【０１００】
さらに、この１６角形状を保持するｎ＋−ＩｎＧａＡｓキャップ層６をマスクとして、エッチング液として、塩酸を含む水溶液を用いることで、ＩｎＰエミッタ層５のみを選択的にエッチングする。このエミッタ層エッチング工程において、Ａ−Ａ’の断面では、図７（ｄ）に示すように、［１１０］方向、［１１０］方向またはそれと等価な方向では、ＩｎＧａＡｓキャップ層６によるピンニング効果によって、実質的にサイド・エッチングは進行しない。一方、塩酸系エッチング液では、ＩｎＰに対する膜厚方向（［００１］方向）のエッチング速度と比較し、［０１０］方向、［１００］方向、またはそれと等価な方向のエッチング速度は大きいために、１６角形状を構成する、基礎となる長方形の頂点に付加されている矩形状の突起構造部分では、［０１０］方向あるいは［１００］方向と平行な形態を保ちつつ、その辺に沿ってＩｎＰ層のサイド・エッチングが進行する結果、エッチング時間の経過とともに突起部分が縮小する。
【０１０１】
ＩｎＰエミッタ層５の厚みＷＩｎＰ（本第二の実施例では１００ｎｍ）のエッチングを行い、下層のｐ＋−ＩｎＧａＡｓベース層４を表出させるため、上記の第一の実施例と同様のエッチング条件、適度なオーバーエッチングを含めて、エッチング時間を設定すると、ＩｎＰエミッタ層５では、サイド・エッチングを受けて、各頂点より張り出す矩形状の突起部は縮小し、所定のエッチング時間ｔＩｎＰが経過した時点で消滅する。結果的に、得られるＩｎＰエミッタ層５の形状は、理想的な長方形をなす（図７（ｅ））。
【０１０２】
なお、エッチング時間が不足した場合、あるいは、多すぎた場合には、ＩｎＰエミッタ層５の形状は、前記長方形の頂点に僅かに突起部が残留した１６角形、あるいは、前記長方形の頂点が僅かに欠損した八角形となるものの、実質的には長方形と見なせるものとなっている。加えて、上記第一の実施例でも説明したように、ＩｎＰエミッタ層５が長方形となる前後では、エミッタ面積Ｓｅの変化率は小さくなる領域となっているため、エミッタ面積Ｓｅの制御性を、従来例よりも格段に向上させることが可能となる。
【０１０３】
このエミッタ層のエッチング加工工程を終えた後、ベース電極形成工程〜素子絶縁エッチング工程までの一連の工程を、上記第一の実施例に記載する手順に準じて行うことにより、図６に示す、本第二の実施例のＨＢＴを作製することができる。
【０１０４】
本第二の実施例では、ｎ＋−ＩｎＧａＡｓキャップ層６のみを選択的にエッチングする際、マスクとして利用するエミッタ電極１１とレジスト１４について、長方形のエミッタ電極１１の頂点に付加するレジスト１４は、矩形状で、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態で付加されているが、このレジスト１４の付加で設けられる張り出し部の形状は、上記の第一の実施例に利用するエミッタ電極の張り出し部と同様に、必ずしも、矩形状である必要はない。例えば、円形状としてもよい。そして、その際、エミッタ層エッチング工程において、エッチングマスクとする、ｎ＋−ＩｎＧａＡｓキャップ層６に残されている各頂点部の突起構造部分が、サイド・エッチングに起因する、各頂点での欠損に対する保護効果が達成できる大きさの要件、具体的には、上述の第一の実施例において示す、上記の幅ａ、長さｂに関する要件を満足するならば、矩形状、円形状の典型的な形状に加えて、その中間的な各種の多角形形状であっても、本発明の効果が好適に達成できる。
【０１０５】
また、本第二の実施例では、エミッタ層エッチング工程において、エッチングマスクとなるｎ＋−ＩｎＧａＡｓキャップ層６の形状が、基礎とする長方形の四つの頂点全てに、それぞれ対応する［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す突起構造を設けたものとしているため、最良の効果が達成されているが、仮に、レジスト１４を被覆、付加する頂点数を減じた場合にも、全くかかる突起構造を設けない従来型と比較すると、本発明の効果は若干低下するものの、なお、その頂点数に対応する効果が得られる。
【０１０６】
さらに、本第二の実施例では、基礎とする長方形を［１１０］方向と［１１０］方向に平行とされる形態としたが、長方形の向きを、この方向から１０°以内の範囲で傾けても、本発明のエミッタ面積の制御性向上の効果は十分に達成できる。同様に、頂点部に設ける突起形状の方向も、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に完全に一致させる必要はなく、これなの方向から１０°以内の範囲で傾けた場合でも、本発明の効果は達成できる。
【０１０７】
加えて、本第二の実施例では、基礎とする長方形は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる形態を選択しているが、短辺は［１１０］方向に、長辺は［１１０］方向に平行とされる形態を選択する際にも、全く同様の効果が得られることは勿論のことである。
【０１０８】
以上に説明した通り、本発明にかかるｎ＋−ＩｎＧａＡｓキャップ層の形状に特徴を有する実施形態を利用することにより、作製されるＨＢＴのエミッタ面積の制御性が高まり、その結果、基板全体に複数のＨＢＴを作製する場合に、基板内における素子特性の均一性・制御性の優れたＨＢＴの作製が可能となる。
【０１０９】
（第三の実施例）
図８に、本第三の実施例のＨＢＴ素子構造中、エミッタ・メサ構造を形成する部分工程を概略的に示す。この第三の実施例のＨＢＴにおいても、（００１）面を主表面とする半導体基板として、半絶縁性ＩｎＰ基板１を利用し、その主表面上にエピタキシャル成長法により、ｎ＋−ＩｎＧａＡｓサブコレクタ層２、ｎ−−ＩｎＧａＡｓコレクタ層３、ｐ＋−ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、ｎ＋−ＩｎＧａＡｓキャップ層６の各層が順次積層形成され、エミッタ・アップ型ヘテロ接合バイポーラトランジスタに構成されている。ｎ＋−ＩｎＧａＡｓキャップ層６上にエミッタ電極１１が、ｐ＋−ＩｎＧａＡｓベース層４上にベース電極１２、ｎ＋−ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３が、それぞれ設けられている。
【０１１０】
エミッタ電極１１の平面形状は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形である。ｎ＋−ＩｎＧａＡｓキャップ層６の平面形状も、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形であり、エミッタ電極１１の平面形状の長方形と比較して、両辺の長さが均等に短縮された、実質的に類似形状を有する長方形とされている。また、ＩｎＰエミッタ層５の平面形状は、図６中、斜線を付して表示してあり、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形であり、前記ｎ＋−ＩｎＧａＡｓキャップ層６平面形状の長方形と比較して、両辺の長さが実質的に等しい長方形とされている。その際、ｎ＋−ＩｎＧａＡｓキャップ層６、エミッタ電極１１、ＩｎＰエミッタ層５の各平面形状の長方形は、それら長方形の重心（中心）の（００１）面内の相対的配置は、ほぼ一致している。
【０１１１】
この第三の実施例のＨＢＴを製造するプロセスを以下に述べる。
【０１１２】
先ず、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上に、厚さ５００ｎｍのｎ＋−ＩｎＧａＡｓサブコレクタ層２、厚さ３００ｎｍのｎ−ＩｎＧａＡｓコレクタ層３、厚さ５０ｎｍのｐ＋−ＩｎＧａＡｓベース層４、厚さ１００ｎｍのＩｎＰエミッタ層５、厚さ１００ｎｍのｎ＋−ＩｎＧａＡｓキャップ層６を、順次エピタキシャル成長する。
【０１１３】
続いて、ｎ＋−ＩｎＧａＡｓキャップ層６上に、電極材料として、例えば、ＷＳｉを堆積し、さらに、不要部分を除去することでパターニングして、長方形のエミッタ電極１１を形成する（図８（ａ）参照）。このエミッタ電極形成工程後、このエミッタ電極１１をマスクとして、ｎ＋−ＩｎＧａＡｓキャップ層６のみを選択的にエッチングする。例えば、エッチング液として、リン酸と過酸化水素水とを含む水溶液を用いることで、ｎ＋−ＩｎＧａＡｓキャップ層６のみを選択的にエッチングでき、下層のＩｎＰエミッタ層５表面が表出する（図８（ｂ）参照）。このキャップ層エッチング工程では、サイド・エッチングによって、前記エミッタ電極１１の長方形をやや縮小した形状のＩｎＧａＡｓキャップ層６が得られる。すなわち、ＩｎＧａＡｓキャップ層６の形状は、両辺の長さが均等に短縮され、実質的にエミッタ電極１１と類似形状を有する長方形となる。
【０１１４】
このキャップ層エッチング工程後、最表面の長方形形状のエミッタ電極１１に対して、その長方形の頂点に、矩形状のレジスト１４を、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態で被覆・付加する。また、前記矩形状のレジスト１４は、その辺は、［０１０］方向あるいは［１００］方向と平行とされている。その結果、長方形のエミッタ電極１１と、その頂点に位置する矩形状のレジスト１４とで構成される外形は、全体として、上記の第一の実施例に用いたエミッタ電極形状と同様に１６角形状となる（図８（ｃ）参照）。
【０１１５】
このレジストパターン形成工程を終えた際、ＩｎＰエミッタ層５表面は、長方形のＩｎＧａＡｓキャップ層６と、その頂点に付加された矩形状のレジスト１４とで部分的に被覆され、かかる被覆部全体の外形は、概ね上記の第一の実施例に用いたエミッタ電極形状と同様に１６角形状となる（図８（ｄ）参照）。さらに、このｎ＋−ＩｎＧａＡｓキャップ層６とレジスト１４とをマスクとして、エッチング液として、塩酸を含む水溶液を用いることで、ＩｎＰエミッタ層５のみを選択的にエッチングする。このエミッタ層エッチング工程において、Ａ−Ａ’の断面では、図８（ｄ）に示すように、［１１０］方向、［１１０］方向またはそれと等価な方向では、被覆しているＩｎＧａＡｓキャップ層６によるピンニング効果によって、実質的にサイド・エッチングは進行しない。一方、塩酸系エッチング液では、ＩｎＰに対する膜厚方向（［００１］方向）のエッチング速度と比較し、［０１０］方向、［１００］方向、またはそれと等価な方向のエッチング速度は大きいために、長方形の頂点部に付加されている矩形状の突起構造のレジスト１４で被覆されている部分では、［０１０］方向あるいは［１００］方向と平行な形態を保ちつつ、その辺に沿ってＩｎＰ層のサイド・エッチングが進行する結果、エッチング時間の経過とともに突起部分が縮小する。
【０１１６】
ＩｎＰエミッタ層５の厚みＷＩｎＰ（本第二の実施例では１００ｎｍ）のエッチングを行い、下層のｐ＋−ＩｎＧａＡｓベース層４を表出させるため、上記の第一の実施例と同様のエッチング条件、適度なオーバーエッチングを含めて、エッチング時間を設定すると、ＩｎＰエミッタ層５では、サイド・エッチングを受けて、各頂点より張り出す矩形状の突起部は縮小し、所定のエッチング時間ｔＩｎＰが経過した時点で消滅する。結果的に、得られるＩｎＰエミッタ層５の形状は、理想的な長方形をなす（図８（ｅ））。
【０１１７】
なお、エッチング時間が不足した場合、あるいは、多すぎた場合には、ＩｎＰエミッタ層５の形状は、前記長方形の頂点に僅かに突起部が残留した１６角形、あるいは、前記長方形の頂点が僅かに欠損した八角形となるものの、実質的には長方形と見なせるものとなっている。加えて、上記第一の実施例でも説明したように、ＩｎＰエミッタ層５が長方形となる前後では、エミッタ面積Ｓｅの変化率は小さくなる領域となっているため、エミッタ面積Ｓｅの制御性を、従来例よりも格段に向上させることが可能となる。
【０１１８】
このエミッタ層のエッチング加工工程を終えた後、ベース電極形成工程〜素子絶縁エッチング工程までの一連の工程を、上記第一の実施例に記載する手順に準じて行うことにより、本第三の実施例のＨＢＴを作製することができる。
【０１１９】
本第三の実施例では、ＩｎＰエミッタ層５のみを選択的にエッチングする際、マスクとして利用するｎ＋−ＩｎＧａＡｓキャップ層６とレジスト１４について、長方形の四頂点に付加するレジスト１４は、矩形状で、それぞれ［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す形態で付加されているが、このレジスト１４の付加で設けられる張り出し部の形状は、上記の第一の実施例に利用するエミッタ電極の張り出し部と同様に、必ずしも、矩形状である必要はない。例えば、図９に示すように、レジスト１４を円形状としても、サイド・エッチングの進行とともに、エッチング速度の異方性のため、次第に、ＩｎＰエミッタ層５に残留する突起状部分は、矩形状を呈するものとなる。すなわち、エミッタ層エッチング工程において、レジスト１４でマスクとする、各頂点部の突起構造の領域は、サイド・エッチングに起因する、各頂点での欠損に対する保護効果が達成できる大きさの要件、具体的には、上述の第一の実施例において示す、上記の幅ａ、長さｂに関する要件を満足するならば、矩形状、円形状の典型的な形状に加えて、その中間的な各種の多角形形状であっても、同様の効果が達成できる。
【０１２０】
また、本第三の実施例では、エミッタ層エッチング工程において、ｎ＋−ＩｎＧａＡｓキャップ層６と併せてエッチングマスクとして利用するレジスト１４による被覆部形状は、基礎とする長方形の四つの頂点全てに、それぞれ対応する［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す突起状に設けたものとしているため、最良の効果が達成されているが、仮に、レジスト１４を被覆、付加する頂点数を減じた場合にも、全くかかる突起状被覆部を設けない従来型と比較すると、本発明の効果は若干低下するものの、なお、その頂点数に対応する効果が得られる。
【０１２１】
加えて、本第三の実施例では、基礎とする長方形は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる形態を選択しているが、短辺は［１１０］方向に、長辺は［１１０］方向に平行とされる形態を選択する際にも、全く同様の効果が得られることは勿論のことである。
【０１２２】
以上に説明した通り、本発明にかかるエッチング工程で得られるＩｎＰエミッタ層の形状に特徴を有する実施形態を利用することにより、作製されるＨＢＴのエミッタ面積の制御性が高まり、その結果、基板全体に複数のＨＢＴを作製する場合に、基板内における素子特性の均一性・制御性の優れたＨＢＴの作製が可能となる。
【０１２３】
（第四の実施例）
図１０に、本発明に係るヘテロ接合バイポーラトランジスタの第四の例を示し、この第四の実施例のＨＢＴ素子構造における、主要部分の平面形状を平面図に、その中央を横断する面Ａ−Ａ’における断面形状を断面図にそれぞれ模式的に示す。図１０に示す、第四の実施例のＨＢＴにおいては、（００１）面を主表面とする半導体基板として、半絶縁性ＩｎＰ基板１を利用し、その主表面上にエピタキシャル成長法により、ｎ＋−ＩｎＧａＡｓサブコレクタ層２、ｎ−ＩｎＰ第二コレクタ層３２、ｎ−−ＩｎＧａＡｓ第一コレクタ層３１、ｐ＋−ＩｎＧａＡｓベース層４、ＩｎＰエミッタ層５、ｎ＋−ＩｎＧａＡｓキャップ層６の各層が順次積層形成され、エミッタ・アップ型ヘテロ接合バイポーラトランジスタに構成されている。ｎ＋−ＩｎＧａＡｓキャップ層６上にエミッタ電極１１が、ｐ＋−ＩｎＧａＡｓベース層４上にベース電極１２、ｎ＋−ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３が、それぞれ設けられている。
【０１２４】
エミッタ電極１１の平面形状は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形である。ｎ＋−ＩｎＧａＡｓキャップ層６の平面形状も、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形であり、エミッタ電極１１平面形状の長方形と比較して、両辺の長さが均等に短縮された、実質的に類似形状を有する長方形とされている。また、ＩｎＰエミッタ層５の平面形状は、図１０中、斜線を付して表示してあり、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形であり、前記ｎ＋−ＩｎＧａＡｓキャップ層６平面形状の長方形と比較して、両辺の長さが実質的に等しい長方形とされている。その際、ｎ＋−ＩｎＧａＡｓキャップ層６、エミッタ電極１１、ＩｎＰエミッタ層５の各平面形状の長方形は、それら長方形の重心（中心）の（００１）面内の相対的配置は、ほぼ一致している。
【０１２５】
ｐ＋−ＩｎＧａＡｓベース層４とｎ−−ＩｎＧａＡｓ第一コレクタ層３１とは、同一の横断面形状を有し、それぞれ［１１０］方向と［１１０］方向に平行とされる辺を有する長方形とされている。また、ｎ−−ＩｎＧａＡｓ第１コレクタ層３１の下層のｎ−ＩｎＰ第二コレクタ層３２は、ｎ−−ＩｎＧａＡｓ第一コレクタ層３１平面形状の長方形と比較して、両辺の長さが実質的に等しい長方形とされている。結果として、ｐ＋−ＩｎＧａＡｓベース層４と、ｎ−−ＩｎＧａＡｓ第一コレクタ層３１とｎ−ＩｎＰ第二コレクタ層３２とは、実質的に等しい形状の長方形が積層された状態とされる。
【０１２６】
この第四の実施例のＨＢＴを製造するプロセスを以下に述べる。
【０１２７】
図１１に、図１０に示す、第四の実施例のＨＢＴ素子構造中、ベース・コレクタ部のメサ構造を形成する部分工程を概略的に示す。
【０１２８】
先ず、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上に、厚さ５００ｎｍのｎ＋−ＩｎＧａＡｓサブコレクタ層２、厚さ２００ｎｍのｎ−ＩｎＰ第二コレクタ層３２と、厚さ１００ｎｍのｎ−−ＩｎＧａＡｓ第一コレクタ層３１、厚さ５０ｎｍのｐ＋−ＩｎＧａＡｓベース層４、厚さ１００ｎｍのＩｎＰエミッタ層５、厚さ１００ｎｍのｎ＋−ＩｎＧａＡｓキャップ層６を、順次エピタキシャル成長する（図１０参照）。
【０１２９】
引き続き、エミッタ電極形成工程〜エミッタ層エッチング工程までを、前記第三の実施例に記載するエミッタ・メサ形成の部分プロセスに準じて行い、長方形形状のエミッタ電極１１、ｎ＋−ＩｎＧａＡｓキャップ層６、ＩｎＰエミッタ層５のパターニング加工を行う。エミッタ・メサ加工後、同じくセルフ・アライン法により、ベース電極１２の形成を行う（図１１（ａ）参照）。
【０１３０】
次いで、ベース電極１２の外周形状に合わせて、長方形形状のエッチングマスクを施し、ｐ＋−ＩｎＧａＡｓベース層４の不要なベース領域と、ｎ−−ＩｎＧａＡｓ第一コレクタ層３１の不要部分とを、選択的にエッチング除去する（図５（ｂ）参照）。この不要ベース層エッチング工程では、下層のｎ−ＩｎＰ第二コレクタ層３２の表面が露呈する時点で、エッチングを終了するように、エッチング時間を調節する。
【０１３１】
次いで、ベース電極１２外周形状の長方形の各頂点に対して、張り出した形態となるように、円形状のレジスト１４を付加し、ｎ−ＩｎＰ第二コレクタ層３２の表面上、長方形の各頂点部に保護用マスクを形成する（図１１（ｃ）参照）。このレジスト１４とｎ−−ＩｎＧａＡｓ第一コレクタ層３１とをマスクとして、エッチング液として、塩酸を含む水溶液を用いることで、ｎ−ＩｎＰ第二コレクタ層３２のみを選択的にエッチングする。
【０１３２】
その際、図１１（ｄ）に示すように、［１１０］方向、［１１０］方向またはそれと等価な方向では、被覆しているｎ−−ＩｎＧａＡｓ第一コレクタ層３１によるピンニング効果によって、実質的にサイド・エッチングは進行しない。一方、塩酸系エッチング液では、ＩｎＰに対する膜厚方向（［００１］方向）のエッチング速度と比較し、［０１０］方向、［１００］方向、またはそれと等価な方向のエッチング速度は大きいために、長方形の頂点部に付加されている円形状のレジスト１４で被覆されている部分では、エッチングの進行とともに、［０１０］方向あるいは［１００］方向と平行な辺を有する矩形状の形態となり、その後は、かかる矩形形状を保ちつつ、その辺に沿ってＩｎＰ層のサイド・エッチングが進行する。その結果、エッチング時間の経過とともに、この矩形状の突起部分も縮小する。
【０１３３】
上記の第三の実施例に説明したように、長方形の頂点部に設ける付加的なレジスト１４によるマスクの大きさを、第一の実施例に開示する要件に従って、ｎ−ＩｎＰ第二コレクタ層３２の膜厚、それにより定まるエッチング時間、サイド・エッチング量に応じて、適正に選択することで、ｎ−ＩｎＰ第二コレクタ層３２のエッチング終了し、ｎ＋−ＩｎＧａＡｓサブコレクタ層２が露出した時点では前記突起は消滅し、結果的に、得られるｎ−ＩｎＰ第二コレクタ層３２の形状は、理想的な長方形をなす（図１１（ｅ））。
【０１３４】
なお、エッチング時間が不足した場合、あるいは、多すぎた場合には、ｎ−ＩｎＰ第二コレクタ層３２の形状は、前記長方形の頂点に僅かに突起部が残留した１６角形、あるいは、前記長方形の頂点が僅かに欠損した八角形となるものの、実質的には長方形と見なせるものとなっている。加えて、上記第一の実施例でも説明したように、ｎ−ＩｎＰ第二コレクタ層３２が長方形となる前後では、コレクタ面積の変化率は小さくなる領域となっているため、コレクタ面積の制御性を、従来例よりも格段に向上させることが可能となる。
【０１３５】
ＩｎＰ第二コレクタ層エッチング工程を完了した後、第一の実施例と同様に、コレクタ電極形成工程、素子絶縁エッチング工程を実施することで、本第四の実施例のＨＢＴを作製することができる。
【０１３６】
本第四の実施例では、ｎ−ＩｎＰ第二コレクタ層３２のみを選択的にエッチングする際、マスクとして利用するｎ−−ＩｎＧａＡｓ第一コレクタ層３１とレジスト１４について、長方形の四頂点に付加するレジスト１４は、円形状とされているが、このレジスト１４の付加で設けられる張り出し部の形状は、上記の第三の実施例において、ＩｎＰエミッタ層のエッチング工程に利用する矩形状のレジストとすることもできる。さらには、ｎ−ＩｎＰ第二コレクタ層エッチング工程において、レジスト１４でマスクとする、各頂点部の突起構造の領域は、サイド・エッチングに起因する、各頂点での欠損に対する保護効果が達成できる大きさの要件、具体的には、上述の第一の実施例において示す、上記の幅ａ、長さｂに関する要件を満足するならば、矩形状、円形状の典型的な形状に加えて、その中間的な各種の多角形形状や楕円形形状であっても、同様の効果が達成できる。
【０１３７】
また、本第四の実施例では、ｎ−ＩｎＰ第二コレクタ層エッチング工程において、ｎ−−ＩｎＧａＡｓ第一コレクタ層３１と併せてエッチングマスクとして利用するレジスト１４による被覆部形状は、基礎とする長方形の四つの頂点全てに、それぞれ対応する［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す突起状に設けたものとしているため、最良の効果が達成されているが、仮に、レジスト１４を被覆、付加する頂点数を減じた場合にも、全くかかる突起状被覆部を設けない従来型と比較すると、本発明の効果は若干低下するものの、なお、その頂点数に対応する効果が得られる。
【０１３８】
加えて、本第四の実施例では、基礎とする長方形は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる形態を選択しているが、短辺は［１１０］方向に、長辺は［１１０］方向に平行とされる形態を選択する際にも、全く同様の効果が得られることは勿論のことである。
【０１３９】
以上に説明した通り、本発明にかかるエッチング工程で得られるＩｎＰエミッタ層、ｎ−ＩｎＰ第二コレクタ層の形状に特徴を有する実施形態を利用することにより、作製されるＨＢＴのエミッタ面積、コレクタ面積の制御性が高まり、その結果、基板全体に複数のＨＢＴを作製する場合に、基板内における素子特性の均一性・制御性の優れたＨＢＴの作製が可能となる。
【０１４０】
（第五の実施例）
図１２に、本発明に係るヘテロ接合バイポーラトランジスタの第五の例を示し、この第五の実施例のＨＢＴ素子構造における、主要部分の平面形状を平面図に、その中央を横断する面Ａ−Ａ’における断面形状を断面図にそれぞれ模式的に示す。図１２に示す、第五の実施例のＨＢＴにおいては、（００１）面を主表面とする半導体基板として、半絶縁性ＩｎＰ基板１を利用し、その主表面上にエピタキシャル成長法により、ｎ＋−ＩｎＧａＡｓキャップ層６、ＩｎＰエミッタ層５、ｐ＋−ＩｎＧａＡｓベース層４、ｎ−−ＩｎＧａＡｓコレクタ層３、ｎ＋−ＩｎＧａＡｓサブコレクタ層２、の各層が順次積層形成され、コレクタ・アップ型ヘテロ接合バイポーラトランジスタに構成されている。ｎ＋−ＩｎＧａＡｓキャップ層６上にエミッタ電極１１が、ｐ＋−ＩｎＧａＡｓベース層４上にベース電極１２、ｎ＋−ＩｎＧａＡｓサブコレクタ層２上にコレクタ電極１３が、それぞれ設けられている。
【０１４１】
コレクタ電極１３の平面形状は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形である。ｎ＋−ＩｎＧａＡｓサブコレクタ層とｎ−−ＩｎＧａＡｓコレクタ層３の平面形状も、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる長方形であり、コレクタ電極１３平面形状の長方形と比較して、両辺の長さが均等に短縮された、実質的に類似形状を有する長方形とされている。
【０１４２】
一方、ｐ＋−ＩｎＧａＡｓベース層４の平面形状は、図１２中に、破線で示す外縁を有し、［１１０］方向と、［１１０］方向とに平行な辺を持つ長方形である。また、ＩｎＰエミッタ層５の平面形状は、前記ｐ＋−ＩｎＧａＡｓベース層４平面形状の長方形と比較して、両辺の長さが実質的に等しい長方形とされている。なお、ｐ＋−ＩｎＧａＡｓベース層４の上面に設けられるベース電極１２の外縁形状は、［１１０］方向と、［１１０］方向とに平行な辺を持つ長方形とされる。このベース電極１２外縁形状の長方形と比較して、ｐ＋−ＩｎＧａＡｓベース層４平面形状の長方形は、両辺の長さが均等に短縮された、実質的に類似形状を有する長方形とされている。従って、ベース電極１２外縁形状、ｐ＋−ＩｎＧａＡｓベース層４、エミッタ電極１１、ＩｎＰエミッタ層５の各平面形状の長方形は、それら長方形の重心（中心）の（００１）面内の相対的配置は、一致している。
【０１４３】
この第五の実施例のＨＢＴを製造するプロセスを以下に述べる。
【０１４４】
図１３に、図１２に示す、第五の実施例のＨＢＴ素子構造中、ベース・エミッタ部のメサ構造を形成する部分工程を概略的に示す。
【０１４５】
先ず、（００１）面を主表面とする半絶縁性ＩｎＰ基板１上に、１００ｎｍのｎ＋−ＩｎＧａＡｓキャップ層６と、１００ｎｍのｎ−ＩｎＰエミッタ層５と、５０ｎｍのｐ＋−ＩｎＧａＡｓベース層４と、３００ｎｍのｎ−ＩｎＧａＡｓコレクタ層３と、５００ｎｍのｎ＋−ＩｎＧａＡｓサブコレクタ層１とを、順次エピタキシャル成長する（図１２参照）。
【０１４６】
続いて、ｎ＋−ＩｎＧａＡｓサブコレクタ層１上の所定領域に、例えば、Ｔｉ、Ｐｔ、Ａｕを堆積し、パターニングすることにより、長方形の平面形状を有するコレクタ電極１３を形成する。次いで、コレクタ電極１３をマスクとして、ｎ＋−ＩｎＧａＡｓサブコレクタ層１およびｎ−ＩｎＧａＡｓコレクタ層３の不要領域を、例えば、リン酸と過酸化水素水とからなる水溶液を用いてエッチングする。その際、エッチング時間を調整することにより、ｐ＋−ＩｎＧａＡｓベース層４が露呈した時点で、エッチングを停止する。かかるｎ＋−ＩｎＧａＡｓサブコレクタ層１およびｎ−ＩｎＧａＡｓコレクタ層３のエッチング除去工程において、サイド・エッチングは僅かに進み、図１２に示すように、コレクタ電極１３平面形状と比較し、ｎ＋−ＩｎＧａＡｓサブコレクタ層１およびｎ−ＩｎＧａＡｓコレクタ層３は若干のアンダーカットを示す形状となる。
【０１４７】
その後、ｎ−ＩｎＧａＡｓコレクタ層３を除去して露出したｐ＋−ＩｎＧａＡｓベース層４上の所定領域に、例えば、Ｐｔ、Ｔｉ、Ｐｔ、Ａｕを堆積することにより、コレクタ電極１３に対して自己整合的にパターニングされた、ベース電極１２を形成する（図１３（ａ）参照）。ベース電極形成工程に引き続き、ベース電極１２の外形と一致するエッチングマスクを利用し、ｐ＋−ＩｎＧａＡｓベース層４の不要領域を、例えば、リン酸と過酸化水素水とからなる水溶液を用いて、選択的にエッチング除去し、ｎ−ＩｎＰエミッタ層５を露出させる（図１３（ｂ）参照）。このＩｎＧａＡｓベース層エッチング工程において、ｎ−ＩｎＰエミッタ層５表面を露呈する際、若干のオーバーエチング時間を設ける結果、若干のサイド・エッチングが生じる。すなわち、ベース電極１２外縁の長方形と比較し、サイド・エッチングに伴い、ｐ＋−ＩｎＧａＡｓベース層４の平面形状は、両辺の長さが均等に短縮された、実質的に類似形状を有する長方形となる。
【０１４８】
次いで、ベース電極１２外周の長方形の四頂点に対して、張り出した形態となるように、円形状のレジスト１４を付加し、ｎ−ＩｎＰエミッタ層５の表面上、長方形の各頂点部に保護用マスクを形成する（図１３（ｃ）参照）。このレジスト１４とｐ＋−ＩｎＧａＡｓベース層４とをマスクとして、エッチング液として、塩酸を含む水溶液を用いることで、ｎ−ＩｎＰエミッタ層５のみを選択的にエッチングする。
【０１４９】
その際、図１３（ｄ）に示すように、［１１０］方向、［１１０］方向またはそれと等価な方向では、被覆しているｐ＋−ＩｎＧａＡｓベース層４によるピンニング効果によって、実質的にサイド・エッチングは進行しない。一方、塩酸系エッチング液では、ＩｎＰに対する膜厚方向（［００１］方向）のエッチング速度と比較し、［０１０］方向、［１００］方向、またはそれと等価な方向のエッチング速度は大きいために、長方形の頂点部に付加されている円形状のレジスト１４で被覆されている部分では、エッチングの進行とともに、［０１０］方向あるいは［１００］方向と平行な辺を有する矩形状の形態となり、その後は、かかる矩形形状を保ちつつ、その辺に沿ってＩｎＰ層のサイド・エッチングが進行する。その結果、エッチング時間の経過とともに、この矩形状の突起部分も縮小する。
【０１５０】
上記の第三の実施例に説明したと同様ように、長方形の頂点部に設ける付加的なレジスト１４によるマスクの大きさを、第一の実施例に開示する要件に従って、ｎ−ＩｎＰエミッタ層５の膜厚、それにより定まるエッチング時間、サイド・エッチング量に応じて、適正に選択することで、ｎ−ＩｎＰエミッタ層５のエッチング終了し、ｎ＋−ＩｎＧａＡｓキャップ層６が露出した時点では前記突起は消滅し、結果的に、得られるｎ−ＩｎＰエミッタ層５の形状は、理想的な長方形をなす（図１３（ｅ））。結果的に、サイド・エッチングは僅かに進み、図１２に示すように、ベース電極１２外周形状と比較し、ｐ＋−ＩｎＧａＡｓベース層４およびｎ−ＩｎＰエミッタ層５は若干のアンダーカットを示す形状となる。
【０１５１】
なお、エッチング時間が不足した場合、あるいは、多すぎた場合には、ｎ−ＩｎＰエミッタ層５の形状は、前記長方形の頂点に僅かに突起部が残留した１６角形、あるいは、前記長方形の頂点が僅かに欠損した八角形となるものの、実質的には長方形と見なせるものとなっている。加えて、上記第一の実施例でも説明したように、ｎ−ＩｎＰエミッタ層５が長方形となる前後では、コレクタ面積の変化率は小さくなる領域となっているため、コレクタ面積の制御性を、従来例よりも格段に向上させることが可能となる。
【０１５２】
さらに、ｎ＋−ＩｎＧａＡｓキャップ層６上の所定領域に、例えば、Ｔｉ、Ｐｔ、Ａｕを堆積し、パターニングを行って、エミッタ電極１１を形成する。エミッタ電極形成工程に続いて、ｎ＋−ＩｎＧａＡｓキャップ層６の不要領域を、例えば、リン酸と過酸化水素水とからなる水溶液を用いてエッチング除去し、半絶縁性ＩｎＰ基板１を露呈させる。この素子絶縁エッチングによって、素子間分離を終えて、コレクタ・アップ型である、本第五の実施例のＨＢＴを作製することができる。
【０１５３】
本第五の実施例では、ｎ−ＩｎＰエミッタ層５のみを選択的にエッチングする際、マスクとして利用するベース電極１２（ｐ＋−ＩｎＧａＡｓベース層４）とレジスト１４について、長方形の四頂点に付加するレジスト１４は、円形状とされているが、このレジスト１４の付加で設けられる張り出し部の形状は、上記の第三の実施例において、ＩｎＰエミッタ層のエッチング工程に利用する矩形状のレジストとすることもできる。さらには、ｎ−ＩｎＰエミッタ層エッチング工程において、レジスト１４でマスクとする、各頂点部の突起構造の領域は、サイド・エッチングに起因する、各頂点での欠損に対する保護効果が達成できる大きさの要件、具体的には、上述の第一の実施例において示す、上記の幅ａ、長さｂに関する要件を満足するならば、矩形状、円形状の典型的な形状に加えて、その中間的な各種の多角形形状や楕円形状であっても、同様の効果が達成できる。
【０１５４】
また、本第五の実施例では、ｎ−ＩｎＰエミッタ層５エッチング工程において、ｐ＋−ＩｎＧａＡｓベース層４と併せてエッチングマスクとして利用するレジスト１４による被覆部形状は、基礎とする長方形の四つの頂点全てに、それぞれ対応する［０１０］方向、［１００］方向、［０１０］方向、［１００］方向に張り出す突起状に設けたものとしているため、最良の効果が達成されているが、仮に、レジスト１４を被覆、付加する頂点数を減じた場合にも、全くかかる突起状被覆部を設けない従来型と比較すると、本発明の効果は若干低下するものの、なお、その頂点数に対応する効果が得られる。
【０１５５】
加えて、本第五の実施例では、基礎とする長方形は、長辺は［１１０］方向に、短辺は［１１０］方向に平行とされる形態を選択しているが、短辺は［１１０］方向に、長辺は［１１０］方向に平行とされる形態を選択する際にも、全く同様の効果が得られることは勿論のことである。
【０１５６】
以上に説明した通り、本発明にかかるエッチング工程で得られるＩｎＰエミッタ層の形状に特徴を有する実施形態を利用することにより、作製されるＨＢＴのエミッタ面積の制御性が高まり、その結果、基板全体に複数のＨＢＴを作製する場合に、基板内における素子特性の均一性・制御性の優れたＨＢＴの作製が可能となる。
【０１５７】
なお、以上に説明した第一から第五の実施例は、全てＨＢＴへの応用例であるが、本発明は、ＨＢＴに限定されるものではない。即ち、複数の層が積層された半導体層において、特定の層を選択的にエッチングする際、その膜面内でのエッチング速度が、その結晶方位によって差異があるような場合、本発明の製造技術を適用することで、かかる層（膜）の平面形状を、エッチングによって制御性良く作製することができる。従って、本発明の技術は、このような制御性の良いエッチング・パターニング加工が必要な半導体層を有する半導体素子全般に適用できる。例えば、ＩｎＰ層を含むダイオード（例えば、窓層としてＩｎＰ層を利用するｐ−ｉ−ｎホトダイオード、アバランシェ型ホトダイオードやｐ−ｎダイオード）や、ＩｎＰ層をショットキー層として用いるショットキーダイオード、ＩｎＰ層をショットキー層またはチャネル層として用いる電界効果トランジスタにも適用できる。
【０１５８】
【発明の効果】
以上に説明するように、本発明にかかるＨＢＴの素子構造、ならびにその製造プロセスを利用することにより、エミッタまたはコレクタに利用される半導体材料層をエッチングし、所望の平面形状にパターニング加工する工程に、深さ方向のエッチング速度と比較して、その面内の特定結晶方位に対するエッチング速度が有意に高い、結晶方位に異方性を有するエッチング方法を採用する際、そのエミッタ面積あるいはコレクタ面積の制御性を高くすることが可能となり、従って、得られるＨＢＴ素子特性の再現性、均一性が高くできる。さらには、エミッタまたはコレクタの平面形状は、不必要に大きなアンダーカットを示さないものとでき、本発明にかかるＨＢＴの素子構造、ならびにその製造プロセスによると、高速・低消費電力回路への適用にも好適なＨＢＴが高い歩留まり、再現性で製造できる。より具体的には、ＩｎＰ系ＩＩＩ−Ｖ族化合物半導体を利用するＨＢＴにおいて、例えば、ＩｎＰ／ＩｎＧａＡｓヘテロ接合を形成する、エミッタ層またはコレクタ層に含まれるＩｎＰ層を選択的にエッチング加工する際、その深さ方向（［００１］方向）に対するエッチング速度と比較して、その面内の特定の結晶方位、例えば、［０１０］方向、［１００］方向またはこれと等価な方向に対するエッチング速度が大幅に高い、ウェット・エッチング法を適用した上、前記の［０１０］方向、［１００］方向またはこれと等価な方向ではなく、［１１０］方向と、［１１０］方向とに平行な辺を有する長方形（または正方形）の平面形状へとエッチング加工する場合に、利用するエッチングマスクを、目標の長方形形状を基礎とし、その頂点に［０１０］方向、［１００］方向またはこれと等価な方向に張り出して付加される突起構造を有する形状とすることで、［０１０］方向、［１００］方向またはこれと等価な方向のサイド・エッチング進行に伴い、前記突起構造を消滅させ、結果的に目標とする長方形形状を高い再現性で形成することが可能となる。さらには、かかるエッチング加工により形成される、ＩｎＰ層で構成されるエミッタ層またはコレクタ層の形状および面積に対する制御性が格段に向上し、不必要に大きなアンダーカットに由来する寄生抵抗および寄生容量の増大を回避・抑制でき、高周波特性に優れた、高速・低消費電力回路への適用にも好適なＨＢＴを作製することができる。
【図面の簡単な説明】
【図１】本発明にかかる、第一の実施例のＨＢＴにおける素子構成を模式的に示す断面図と平面図である。
【図２】本発明にかかる、第一の実施例のＨＢＴを製造するプロセス中、エミッタメサ構造のエッチング形成に関連する部分工程の概略を示す図である。
【図３】本発明にかかる、第一の実施例のＨＢＴ製造プロセス中、エミッタ層エッチング工程でマスクとして利用される、ｎ＋−ＩｎＧａＡｓキャップ層の形状と、その上のエミッタ電極の形状に特徴的な、矩形状突起構造部分のサイズの関係を模式的に示す図である。の第１の実施例におけるエミッタ層エッチング中
【図４】本発明にかかる、第一の実施例のＨＢＴ製造プロセス中、エミッタ層エッチング工程における、ＩｎＰエミッタ層のエッチング深さと、エミッタ面積の経時的変化を模式的に示す図である。
【図５】本発明にかかる、第一の実施例のＨＢＴ製造プロセス中、エミッタ層エッチング工程に続く、ベース電極形成工程〜素子絶縁エッチング工程の概略を示す図である。
【図６】本発明にかかる、第二の実施例のＨＢＴにおける素子構成を模式的に示す断面図と平面図である。
【図７】本発明にかかる、第二の実施例のＨＢＴを製造するプロセス中、エミッタメサ構造のエッチング形成に関連する部分工程の概略を示す図である。
【図８】本発明にかかる、第三の実施例のＨＢＴを製造するプロセス中、エミッタメサ構造のエッチング形成に関連する部分工程の概略を示す図である。
【図９】本発明にかかる、第三の実施例のＨＢＴを製造するプロセスに利用可能な、別の保護レジスト形態を利用する、エミッタメサ構造のエッチング形成に関連する部分工程の概略を示す図である。
【図１０】本発明にかかる、第四の実施例のＨＢＴにおける素子構成を模式的に示す断面図と平面図である。
【図１１】本発明にかかる、第四の実施例のＨＢＴを製造するプロセス中、ベース・コレクタメサ構造のエッチング形成に関連する部分工程の概略を示す図である。
【図１２】本発明にかかる、第五の実施例のＨＢＴにおける素子構成を模式的に示す断面図と平面図である。
【図１３】本発明にかかる、コレクタ・アップ型である、第五の実施例のＨＢＴを製造するプロセス中、ベース・エミッタメサ構造のエッチング形成に関連する部分工程の概略を示す図である。
【図１４】従来の製造プロセスにより、エミッタメサ構造のエッチングを行った、エミッタ・アップ型のＨＢＴにおける素子構成の一例を模式的に示す断面図と平面図である。
【図１５】図１４に例示する従来のエミッタ・アップ型のＨＢＴを製造するプロセス中、エミッタメサ構造のエッチング形成に関連する部分工程の概略を示す図である。
【図１６】図１４に例示する、エミッタメサ構造の従来のエッチング形成工程における、ＩｎＰエミッタ層のエッチング深さと、エミッタ面積の経時的変化を模式的に示す図である。
【図１７】図１４に例示する、エミッタメサ構造の従来のエッチング形成工程における、ＩｎＰエミッタ層のサイド・エッチングに起因するエミッタ面積の減少過程を模式的に示す図である。
【図１８】図１４に例示する従来のエミッタ・アップ型のＨＢＴにおける、エミッタ面積のバラツキに起因する、所望のコレクタ電流ＩＣを与える、ベース・エミッタ電圧ＶＢＥの変移を模式的に示す図である。
【図１９】図１４に例示する従来のエミッタ・アップ型のＨＢＴにおける高周波特性に関与する、寄生ベース抵抗ＲＢ、ならびに、寄生ベース・コレクタ間容量ＣＢＣを模式的に示す図である。
【図２０】従来の製造プロセスにより、エミッタメサ構造のエッチングを行った、エミッタ・アップ型ＨＢＴの他の一例を示し、エミッタメサ構造エッチング工程時に生じるエミッタのサイド・エッチング進行過程を模式的に示す図である。
【図２１】図２０に例示する、エミッタメサ構造の従来のエッチング形成工程における、ＩｎＰエミッタ層のエッチング深さと、エミッタ面積の経時的変化を模式的に示す図である。
【図２２】従来の製造プロセスにより作製される、エミッタ・アップ型ＨＢＴの更なる一例を示し、ベース下に、ＩｎＧａＡｓコレクタ層とＩｎＰコレクタ層との積層部を設け、そのＩｎＰコレクタ層に対するサイド・エッチング進行過程を模式的に示す図である。
【図２３】本発明にかかるＨＢＴ製造プロセス中、エミッタ電極形成方向の［１１０］方向、［１１０］方向からの傾斜角θに依存する、エミッタ層エッチング工程における、ＩｎＰエミッタ層のエッチング深さと、エミッタ面積の経時的変化の差異を模式的に示す図である。
【図２４】本発明にかかるＨＢＴ製造プロセス中、［１１０］方向、［１１０］方向に平行な長方形型エミッタ電極に付する突起構造の方向の、［１００］方向、［０１０］方向、［１００］方向、［０１０］方向、方向からの傾斜角θに依存する、エミッタ層エッチング工程における、ＩｎＰエミッタ層のエッチング深さと、エミッタ面積の経時的変化の差異を模式的に示す図である。
【符号の説明】
１　半絶縁性ＩｎＰ基板
２　ｎ＋−ＩｎＧａＡｓサブコレクタ層
３　ｎ−ＩｎＧａＡｓコレクタ層
３１　ｎ−−ＩｎＧａＡｓ第一コレクタ層
３２　ｎ−ＩｎＰ第二コレクタ層
４　ｐ＋−ＩｎＧａＡｓベース層
５　ＩｎＰエミッタ層
６　ｎ＋−ＩｎＧａＡｓキャップ層
１１　エミッタ電極
１２　ベース電極
１３　コレクタ電極
１４　レジスト
１５　ＩｎＰ層の異方的なサイド・エッチング進行方向
１６　サイド・エッチング進行に伴う、単位時間あたりのエミッタ面積減少領域
１７　エミッタ面積が大きい素子の電流―電圧特性曲線
１８　エミッタ面積が小さい素子の電流―電圧特性曲線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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