(57)【要約】【課題】本発明は、固体撮像装置（画素領域）の汚染除去に効果的なゲッタリング技術を提示することを目的とする。【解決手段】本発明は、入射光に応じて信号電荷を生成する単位画素を半導体基板に複数備えた固体撮像装置である。この固体撮像装置の単位画素間には、トレンチ分離領域が形成される。このトレンチ分離領域の溝には、１Ｅ１９ｃｍ−３以上の不純物濃度を示す非晶質または多結晶の物質が埋め込まれる。このような構造のトレンチ分離領域は、ゲッタリング領域として働き、固体撮像装置（特に画素領域）の金属汚染を顕著に除去する。その結果、高Ｓ／Ｎの固体撮像装置を実現することができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
入射光に応じて信号電荷を生成する単位画素を半導体基板に複数備えた固体撮像装置であって、
前記単位画素間にトレンチ分離領域が形成され、前記トレンチ分離領域の溝に、１Ｅ１９ｃｍ−３以上の不純物濃度を示す非晶質または多結晶の物質が埋め込まれている
ことを特徴とする固体撮像装置。
【請求項２】
請求項１に記載の固体撮像装置において、前記トレンチ分離領域に埋め込む前記物質は、不純物としてボロン、リン、砒素、およびアンチモンのうち少なくとも１種類の元素を含むことを特徴とする固体撮像装置。
【請求項３】
請求項１ないし請求項２のいずれか１項に記載の固体撮像装置において、
前記トレンチ分離領域の溝の内壁には、埋め込まれた前記物質と同じ導電型の拡散層が形成されている
ことを特徴とする固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、固体撮像装置に関する。より詳しくは、本発明は、暗電流を低減する構造を実現した固体撮像装置に関する。
【０００２】
【従来の技術】
従来、半導体ウェハの裏面にゲッタリング層を形成し、ウェハ内の金属汚染を裏面側に集めて捕捉するゲッタリング技術が知られている。その他、一般的なゲッタリング技術については、下記の非特許文献１に記載されている。
また、固体撮像装置にゲッタリング技術を適用した従来例として、下記の特許文献１が開示されている。
【０００３】
図５は、この特許文献１に準拠したＸＹアドレス型の固体撮像装置１００の概略断面図である。図６は、この固体撮像装置１００の単位画素ＰＸＬの回路構成図である。
以下、図５および図６に基づいて、この固体撮像装置１００の構成を説明する。
半導体基板１０１ａの上には、エピタキシャル層１０１ｂが層形成される。このエピタキシャル層１０１ｂは、画素領域１００Ａと周辺回路領域１００Ｂとに区分される。
【０００４】
この画素領域１００Ａには、ｐウェル領域２ａが形成される。このｐウェル領域２ａには、複数の単位画素ＰＸＬがアレイ状に配置される。これら単位画素ＰＸＬの一つ一つは、ホトダイオードＰＤ、転送スイッチＱｔ、リセットスイッチＱｒ、増幅素子Ｑａ、選択スイッチＱｓを備えて構成される。
一方、周辺回路領域１００Ｂには、上記の単位画素ＰＸＬを制御する垂直走査回路や水平走査回路および信号処理回路などが、ＣＭＯＳ回路として形成される。このＣＭＯＳ回路のｎＭＯＳトランジスタＴｎは、ｐウェル領域２ｂ内に、ｎ型ソース／ドレイン領域２５、ゲート酸化膜２６、ゲート電極２７、およびｎＭＯＳトランジスタＴｎの閾値を制御するためのチャネルドープ領域２８を備えて構成される。一方、ＣＭＯＳ回路のｐＭＯＳトランジスタＴｐは、ｎウェル領域３内に、ｐ型ソース／ドレイン領域２１、ゲート酸化膜２２、ゲート電極２３、およびｐＭＯＳトランジスタＴｐの閾値を制御するためのチャネルドープ領域２４を備えて構成される。
【０００５】
これらの各素子の間には、フィールド酸化膜４が適宜に形成され、各素子を分離・絶縁する。この内、ｐウェル領域２ａ、２ｂに接するフィールド酸化膜４の下部には、分離領域２ｃが形成されている。
さらに、所定の部分が開口されるようにパターニングされた層間絶縁膜５が形成され、その上に上述した各素子の導電領域と電気的に接続される配線６がパターニングされる。
【０００６】
このような固体撮像装置１００では、ｐウェル領域２ａの下側に接するように、高不純物濃度のゲッタリング層１０２が形成されている。このゲッタリング層１０２は、リン（Ｐ）やボロン（Ｂ）などの不純物を、１Ｅ１７〜１Ｅ１９ｃｍ−３の高濃度で導入することによって形成される。
さらに、固体撮像装置１００には、ｐウェル領域２ａを囲むようにｎ型の分離用高不純物濃度領域１０３が形成されている。この分離用高不純物濃度領域１０３は、リン（Ｐ）を１Ｅ１８〜１Ｅ１９ｃｍ−３の高濃度で導入することによって形成される。
これらのゲッタリング層１０２および分離用高不純物濃度領域１０３は、暗電流の発生源となるＣｒ、Ｆｅ、Ｎｉ、Ｃｏ、Ｃｕ、Ａｕなどの重金属類あるいは微小欠陥を捕捉する。その結果、固体撮像装置の暗電流を低減することができる。
【０００７】
【特許文献１】
特開２００２−４３５５７号公報
【非特許文献１】
電子通信学会編”ＬＳＩハンドブック”第１版第１刷，
３５８頁〜３６４頁，オーム社発行
【０００８】
【発明が解決しようとする課題】
上述した固体撮像装置１００では、ｐウェル領域２ａの下側にゲッタリング層１０２を配置する。このような構造の場合、ｐウェル領域２ａを形成する前に、ゲッタリング層１０２を形成しておかなければならない。
すなわち、ゲッタリング層１０２を半導体基板１０１ａに形成した後、ゲッタリング層１０２の上にエピタキシャル層１０１ｂを層形成しなければならなかった。
その結果、固体撮像装置１００の製造には、エピタキシャル成長の工程が必須となり、固体撮像装置１００の製造コストが高くなるという問題点があった。
【０００９】
さらに、このエピタキシャル成長工程では、原料ガスとしてＳｉＣｌ４、ＳｉＨＣｌ３、ＳｉＨ２Ｃｌ２、ＳｉＨ４などが使用される。これらの原料ガスはいずれも金属不純物を比較的多量に含むため、金属汚染が発生しやすい。したがって、ゲッタリング層１０２を形成するために採用したエピタキシャル成長工程によって、固体撮像装置１００が重金属類にかえって汚染されてしまうという問題点があった。
【００１０】
また、ゲッタリング層１０２とホトダイオードＰＤ等との間隔は実質的に遠いため、ゲッタリング層１０２では、ホトダイオードＰＤのリーク電流（すなわち暗電流）を誘発する金属汚染を十分に除去することが困難であった。
さらに、分離用高不純物濃度領域１０３は、画素領域１００Ａの周囲に形成されるため、画素領域１００Ａの中央部分の単位画素ＰＸＬに対してはゲッタリング能力が不足しやすいという問題点もあった。
【００１１】
通常、固体撮像装置の素子微細化に伴って製造プロセスを低温化すると、ゲッタリング能力が全般に低下する。そのため、高解像度の固体撮像装置ほど、上述した問題点は顕著に現れる。
そこで、本発明は、上述した問題点に鑑みて、固体撮像装置（画素領域）の汚染除去に効果的なゲッタリング技術を提示することを目的とする。
【００１２】
【課題を解決するための手段】
以下、本発明について説明する。
《請求項１》
請求項１に記載の発明は、入射光に応じて信号電荷を生成する単位画素を半導体基板に複数備えた固体撮像装置である。この固体撮像装置の単位画素間には、トレンチ分離領域が形成される。このトレンチ分離領域の溝には、１Ｅ１９ｃｍ−３以上の不純物濃度を示す非晶質または多結晶の物質が埋め込まれる。
《請求項２》
請求項２に記載の発明は、請求項１に記載の固体撮像装置において、トレンチ分離領域に埋め込む物質には、不純物としてボロン、リン、砒素、アンチモンのうち少なくとも１種類の元素が含まれる。
《請求項３》
請求項３に記載の発明は、請求項１ないし請求項２のいずれか１項に記載の固体撮像装置において、トレンチ分離領域の溝の内壁には、埋め込まれた物質と同じ導電型の拡散層が形成されている。
【００１３】
【発明の実施の形態】
以下、図面に基づいて本発明にかかる実施形態を説明する。
【００１４】
《第１の実施形態》
第１の実施形態は、請求項１〜３に対応する実施形態である。
図１は、第１の実施形態における固体撮像装置１０の画素領域の概略平面図である。図２は、図１に示したＣ１−Ｃ１ラインの断面図である。なお、図１および図２に示す構成要素の内、前述した図５および図６と同等の構成要素には、同一の参照符号を付与し、ここでの説明を省略する。
【００１５】
以下、図１および図２を用いて、固体撮像装置１０の構成を説明する。
まず、半導体基板１は、画素領域１００Ａと周辺回路領域１００Ｂとに区分される。この画素領域１００Ａには、ｐウェル領域２ａが形成される。このｐウェル領域２ａには、複数の単位画素ＰＸＬがアレイ状に配置される。
一方、周辺回路領域１００Ｂには、単位画素ＰＸＬを制御するための垂直走査回路、水平走査回路、および信号処理回路が、ＣＭＯＳ回路として形成される。
【００１６】
このＣＭＯＳ回路のｎＭＯＳトランジスタＴｎは、半導体基板１のｐウェル領域２ｂに形成される。一方、ｐＭＯＳトランジスタ回路Ｔｐは、半導体基板１のｎウェル領域３に形成される。
さらに、所定の部分が開口されるようにパターニングされた層間絶縁膜５が形成され、その上に上述した各素子の導電領域と電気的に接続される配線６がパターニングされる。
【００１７】
この配線６の上には、さらに層間絶縁膜７が形成される。この層間絶縁膜７上には、金属等からなる遮光膜８が形成される。この遮光膜８には、ホトダイオードＰＤに対応する箇所のみ開口部が設けられる。
また、単位画素ＰＸＬの間にはフィールド酸化膜４が形成される。このフィールド酸化膜４の下には、トレンチ分離領域９が形成される。
このトレンチ分離領域９の溝には、ポリシリコン１０ｃが埋め込まれる。このポリシリコン１０ｃは、ボロン（Ｂ）を１Ｅ１９ｃｍ−３以上の高濃度で含む。
このようなトレンチ分離領域９の形成方法としては、例えば、次の手順が好ましい。
【００１８】
（１）まず、フィールド酸化膜４を形成する以前に異方性エッチングを実施し、トレンチ分離領域９の溝を形成する。この溝の深さは、ｐウェル領域２ａ、２ｂの厚みとほぼ同程度にすることが好ましい。
（２）続いて、ボロンがドープされたポリシリコン１０ｃを、減圧ＣＶＤ法を用いて、トレンチ分離領域９の溝に堆積させる。
（３）トレンチ分離領域９の溝以外に堆積したポリシリコン１０ｃは、ウエハ全面をドライエッチングすることによって除去される。
（４）その後の熱処理工程（例えばフィールド酸化等）において、トレンチ分離領域９の溝の内壁には、ポリシリコン１０ｃからボロンが拡散し、拡散層９ａが形成される。（なお、このボロン拡散では、ポリシリコン１０ｃのボロン濃度はほとんど変化しない。）
【００１９】
（第１の実施形態の効果など）
本実施形態のトレンチ分離領域９は、溝に埋め込まれたポリシリコン１０ｃおよび拡散層９ａによって、暗電流の原因となる重金属類をゲッタリングすることができる。
以下、このトレンチ分離領域９のゲッタリング機能の特徴点を説明する。
【００２０】
（Ａ）トレンチ分離領域９は、単位画素ＰＸＬ間の隙間に設けられる。したがって、上述した従来例よりも、ゲッタリング領域と単位画素ＰＸＬとの間隔が近く、単位画素ＰＸＬに対して強いゲッタリング効果を発揮することができる。したがって、単位画素ＰＸＬの暗電流を一段と強力に抑制することが可能になり、固体撮像装置１０の信号Ｓ／Ｎを顕著に高めることができる。
【００２１】
（Ｂ）トレンチ分離領域９は、単位画素ＰＸＬが存在するｐウェル領域２ａの内部に存在する。したがって、ｐウェル領域２ａの内部から単位画素ＰＸＬに直に作用する。その点からもより高いゲッタリング効果を得ることができる。
【００２２】
（Ｃ）トレンチ分離領域９は、ホトダイオードＰＤ周囲の空乏化領域と略等しい深さに形成される。したがって、ホトダイオードＰＤ周囲の空乏化領域に対して高いゲッタリング効果を得ることができる。その結果、ホトダイオードＰＤの空乏化領域に存在する汚染金属を顕著に除去し、この空乏化領域内で発生する暗出力を顕著に低減することが可能になる。その点からも、固体撮像装置１０のＳ／Ｎを確実に高めることが可能になる。
【００２３】
（Ｄ）トレンチ分離領域９は、遮光膜８によって遮光された箇所に設けられている。そのため、固体撮像装置１０が光照射下にあっても、トレンチ分離領域９は暗状態に保たれる。通常、ゲッタリングされた重金属のドナーは、白色光の照射によって一部が乖離する。しかしながら、本実施形態では、トレンチ分離領域９が暗状態に置かれるため、捕捉した金属の乖離が少なく、より安定したゲッタリング効果を持続的に得ることが可能になる。
【００２４】
（Ｅ）高不純物濃度のポリシリコン１０ｃは、不規則な格子構造であるため、非晶質の性質も有する。そのため、ポリシリコン１０ｃには多数の格子欠陥が存在する。この格子欠陥はその不規則的な構造から周囲の結晶に格子歪を及ぼす。この格子歪みは、重金属類のゲッタリング中心として働く。したがって、トレンチ分離領域９は、ポリシリコン１０ｃ内部の格子歪が有するゲッタリング作用によって、金属汚染を更に有効に捕捉することが可能になる。
【００２５】
（Ｆ）トレンチ分離領域９は、ｐウェル領域２ａを形成した後に形成できる。そのため、従来例とは異なり、エピタキシャル層を改めて形成する必要が特にない。したがって、エピタキシャル成長工程によって固体撮像装置１０が金属汚染されるといった事態を回避することができる。また、エピタキシャル成長工程を不要とした分だけ、固体撮像装置１０の製造時間や製造コストを低減することも可能になる。
【００２６】
（Ｇ）単位画素ＰＸＬの境界にトレンチ分離領域９を形成したことにより、各単位画素ＰＸＬを確実に分離することができる。したがって、信号電荷の隣接クロストークを顕著に抑え、良質な画像信号を得ることが可能になる。
【００２７】
（Ｈ）固体撮像装置１０では、周辺回路領域１００Ｂのｐウェル領域２ｂ内にも、トレンチ分離領域９と同様の構造が形成される。その結果、ＣＭＯＳ回路のリーク電流を抑えることが可能になり、周辺回路領域１００Ｂの歩留まりを確実に高めることが可能になる。
次に、別の実施形態について説明する。
【００２８】
《第２の実施形態》
第２の実施形態は、請求項１〜３に対応する実施形態である。
図３は、第２の実施形態における固体撮像装置２０の画素領域の概略平面図である。
図３に示すように、固体撮像装置２０の画素領域２０ａには単位画素２０ＰＸＬがアレイ状に形成される。これらの単位画素２０ＰＸＬは、ホトダイオード２０ＰＤ、および垂直ＣＣＤ３３の１段分を備えて構成される。
一方、固体撮像装置２０の周辺回路領域２０ｂには、水平ＣＣＤ３９および出力部４０が設けられる。
【００２９】
図４は、図３に示したＣ２−Ｃ２ラインの画素断面図である。
図４に示すように、ｎ型半導体基板３１には、ｐウェル領域３２が設けられる。このｐウェル領域３２には、埋め込み型のホトダイオード２０ＰＤ、ｐ型高濃度表面層３４、および垂直ＣＣＤ３３のＣＣＤ拡散層３３ａが形成される。このＣＣＤ拡散層３３ａの上には、信号電荷転送用の電極３５がゲート酸化膜３７を介して形成される。これらの各素子は、シリコンの酸化物あるいは窒化物からなる平坦化膜３８で覆われている。
【００３０】
さらに、単位画素２０ＰＸＬの境界間には、ｐウェル領域３２を分断するように、トレンチ分離領域３６が設けられる。（ただし、ＣＣＤ拡散層３３ａにはトレンチ分離領域３６を設けない。）
このトレンチ分離領域３６の溝には、ポリシリコン３６ａが埋め込まれている。このポリシリコン３６ａは、ボロン（Ｂ）を１Ｅ１９ｃｍ−３以上の高濃度で含む。
【００３１】
また、トレンチ分離領域３６の溝の内壁には、ポリシリコン３６ａ内のボロンが拡散することにより、拡散層３６ｂが形成される。なお、このようなボロンの拡散では、高不純物濃度のポリシリコン３６ａのボロン濃度はほとんど変化しない。なお、このトレンチ分離領域３６の形成方法については、第１の実施形態と同様であるため、説明を省略する。
【００３２】
（第２の実施形態の効果など）
本実施形態のトレンチ分離領域３６は、溝に埋め込まれたポリシリコン３６ａおよび拡散層３６ｂによって、暗電流の原因となる重金属類をゲッタリングすることができる。
したがって、ホトダイオード２０ＰＤの近傍に存在する重金属類は、トレンチ分離領域３６によって確実に除去することができる。したがって、ホトダイオード２０ＰＤのリーク電流すなわち暗電流を効果的に抑制し、高Ｓ／Ｎの画像信号を得ることが可能になる。
また、単位画素２０ＰＸＬの境界間にトレンチ分離領域３６を設けたので、画素間の信号クロストークを効果的に抑えることも可能になる。
【００３３】
《実施形態の補足事項》
なお、上述した実施形態では、不純物としてボロンを導入した物質をトレンチ分離領域に埋め込んでいる。特に、ボロンは、画素領域の主たる汚染物質である鉄をゲッタリングする上で高い効果を発揮する。しかしながら、本発明は、ボロンに限定されるものではない。例えば、不純物としては、ボロン、リン、砒素、およびアンチモンの少なくとも１種類が好ましい。
【００３４】
【発明の効果】
以上説明したように、本発明の固体撮像装置では、トレンチ分離領域の溝に、高不純物濃度の非晶質または多結晶の物質を埋め込む。このような構造のトレンチ分離領域は、ゲッタリング機能を発揮するため、単位画素の金属汚染を適切に除去することができる。
【００３５】
特に、本発明では、従来例のゲッタリング層１０２や分離用高不純物濃度領域１０３よりも、単位画素に近い位置から金属類を捕捉することができる。その結果、一段と高いゲッタリング効果を得ることができる。
したがって、本発明を採用した固体撮像装置では、単位画素に発生する暗電流を確実に低減し、高Ｓ／Ｎの画像信号を生成することが可能になる。
【図面の簡単な説明】
【図１】第１の実施形態における固体撮像装置１０の画素領域の概略平面図である。
【図２】固体撮像装置１０の断面図である。
【図３】第２の実施形態における固体撮像装置２０の画素領域の概略平面図である。
【図４】固体撮像装置２０の画素断面図である。
【図５】従来の固体撮像装置１００の概略断面図である。
【図６】従来の固体撮像装置１００の単位画素ＰＸＬの回路構成図である。
【符号の説明】
ＰＸＬ，２０ＰＸＬ  単位画素
Ｔｐ  ｐＭＯＳトランジスタ
Ｔｎ  ｎＭＯＳトランジスタ
ＰＤ，２０ＰＤ  ホトダイオード
Ｑｔ  転送スイッチ
Ｑｒ  リセットスイッチ
Ｑａ  増幅素子
Ｑｓ  選択スイッチ
１  半導体基板
２ａ，３２  ｐウェル領域
２ｂ  ｐウェル領域
２ｃ  分離領域
３  ｎウェル領域
４  フィールド酸化膜
５  層間絶縁膜
６  配線
７  層間絶縁膜
８  遮光膜
９，３６  トレンチ分離領域
９ａ，３６ｂ  拡散層
１０，２０  固体撮像装置
１０ｃ，３６ａ  ポリシリコン
３１  ｎ型半導体基板
３３  垂直ＣＣＤ
３３ａ  ＣＣＤ拡散層
３４  ｐ型高濃度表面層
３５  電極
３７  ゲート酸化膜
３８  平坦化膜
３９  水平ＣＣＤ
４０  出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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