(57)【要約】【課題】  超微細チャンネルを有するＳＯＩ  ＭＯＳＦＥＴ素子及びその製造方法を提供する。【解決手段】  相異なる不純物でドーピングされた第１及び第２シリコン酸化膜を用いてソース／ドレーン領域を構成する浅い拡張領域及び深い接合領域を同時に形成するＭＯＳＦＥＴ素子の製造方法である。第２不純物がドーピングされた第２シリコン酸化膜の厚さ及びエッチング量を調節することによって素子の実効チャンネル長を縮められる。ゲート電極を形成する前にソース／ドレーン領域を基板にあらかじめ形成するので、チャンネルでの不純物分布の制御が容易である。ソース／ドレーン領域の不純物活性化工程が省略できるので素子のスレショルド電圧変動を防止でき、固体状態で不純物を拡散させるために基板の決定欠陥が発生せず、よって接合を通じた漏れ電流を減らせる。【選択図】  図１２
2004311953.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板表面の単結晶シリコン層に形成されたチャンネル領域と、
前記単結晶シリコン層に形成された深い接合領域及び浅い拡張領域で構成されるソース／ドレーン領域と、
前記深い接合領域と接するように前記単結晶シリコン層上に形成され、第１導電型の第１不純物が第１濃度でドーピングされた第１シリコン酸化膜パターンと、
前記浅い拡張領域と接するように前記単結晶シリコン層上に形成され、第１導電型の第２不純物が前記第１濃度とは異なる第２濃度でドーピングされた第２シリコン酸化膜スペーサと、
前記チャンネル領域上に形成され、ほぼＴ字形の断面を有するゲート電極と、前記チャンネル領域と前記ゲート電極との間に介在されているゲート絶縁膜と、
を含むことを特徴とするＭＯＳＦＥＴ素子。
【請求項２】
前記第２シリコン酸化膜スペーサは、前記第１シリコン酸化膜パターンの側壁に接するように形成されたことを特徴とする請求項１に記載のＭＯＳＦＥＴ素子。
【請求項３】
前記第２シリコン酸化膜スペーサは、前記チャンネル領域の長さを限定する外側壁を有することを特徴とする請求項１に記載のＭＯＳＦＥＴ素子。
【請求項４】
前記ゲート電極は、第１シリコン酸化膜パターン及び第２シリコン酸化膜スペーサ上に形成されていることを特徴とする請求項１に記載のＭＯＳＦＥＴ素子。
【請求項５】
前記第１濃度は、前記第２濃度よりさらに高いことを特徴とする請求項１に記載のＭＯＳＦＥＴ素子。
【請求項６】
前記第１不純物及び前記第２不純物は、相異なる種類の不純物よりなることを特徴とする請求項１に記載のＭＯＳＦＥＴ素子。
【請求項７】
前記第１不純物はＰであり、前記第２不純物はＡｓであることを特徴とする請求項６に記載のＭＯＳＦＥＴ素子。
【請求項８】
前記ゲート絶縁膜は、前記第１シリコン酸化膜パターンと前記ゲート電極との間、及び前記第２シリコン酸化膜スペーサと前記ゲート電極との間まで延びていることを特徴とする請求項１に記載のＭＯＳＦＥＴ素子。
【請求項９】
上面に単結晶シリコン層が露出されているＳＯＩ基板上に、前記単結晶シリコン層の一部領域を露出するホールを有し、第１導電型の第１不純物が第１濃度でドーピングされている第１シリコン酸化膜パターンを形成する段階と、
前記第１シリコン酸化膜パターンの側壁に、第１導電型の第２不純物が前記第１濃度とは異なる第２濃度でドーピングされた第２シリコン酸化膜スペーサを形成する段階と、
前記第１シリコン酸化膜パターン及び前記第２シリコン酸化膜スペーサから前記第１不純物及び第２不純物を各々拡散させて、前記単結晶シリコン層に深い接合領域及び浅い拡張領域で構成されるソース／ドレーン領域を形成する段階と、
前記単結晶シリコン層の露出された一部領域上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にほぼＴ字状の断面を有するゲート電極を形成する段階と、
を含むことを特徴とするＭＯＳＦＥＴ素子の製造方法。
【請求項１０】
前記第２シリコン酸化膜スペーサは、前記第１シリコン酸化膜パターンより低い濃度の第２不純物でドーピングされたことを特徴とする請求項９に記載のＭＯＳＦＥＴ素子の製造方法。
【請求項１１】
前記第２シリコン酸化膜スペーサを形成する段階は、
前記第１シリコン酸化膜パターンの上面及び側壁と前記単結晶シリコン層の露出された一部領域とを完全に覆うように、前記第２不純物が前記第２濃度でドーピングされた第２シリコン酸化膜を形成する段階と、
前記第２シリコン酸化膜スペーサが残るように前記第２シリコン酸化膜の一部をドライエッチング法によって除去する段階と、
を含むことを特徴とする請求項９に記載のＭＯＳＦＥＴ素子の製造方法。
【請求項１２】
前記ソース／ドレーン領域を形成する段階は、前記第１不純物及び第２不純物を拡散させるために前記第１シリコン酸化膜パターン及び前記第２シリコン酸化膜スペーサを急速熱処理方法で熱処理することを特徴とする請求項９に記載のＭＯＳＦＥＴ素子の製造方法。
【請求項１３】
前記ゲート絶縁膜は、前記単結晶シリコン層の露出された一部領域から前記第２シリコン酸化膜スペーサの上部及び前記第１シリコン酸化膜パターンの上部まで延びるように形成されることを特徴とする請求項９に記載のＭＯＳＦＥＴ素子の製造方法。
【請求項１４】
前記第１シリコン酸化膜パターンを形成した後、前記単結晶シリコン層の露出された一部領域を第１導電型と反対である第２導電型の不純物でドーピングして、スレショルド電圧調節用イオン注入領域を形成する段階をさらに含むことを特徴とする請求項９に記載のＭＯＳＦＥＴ素子の製造方法。
【請求項１５】
前記スレショルド電圧調節用イオン注入領域を形成する段階は、前記第１シリコン酸化膜パターン上に形成されたフォトレジストパターンをイオン注入マスクとして使用して、前記第２導電型の不純物イオンを注入することを特徴とする請求項１４に記載のＭＯＳＦＥＴ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、超微細チャンネルを有するＳＯＩ−ＭＯＳＦＥＴ素子及びその製造方法に関する。
【背景技術】
【０００２】
シリコン半導体素子技術の発展につれて低電力化、高集積化及び超高速動作特性を得るために半導体素子のサイズが次第に小型化されている。特に、シリコン半導体素子の大部分を占めている金属／絶縁膜／半導体（ＭＯＳ：metal-oxide-semiconductor field effect transistor）素子技術は、チャンネル長の短縮、ソース及びドレーン接合深さの減少、そしてゲート絶縁膜厚さの減少が必要である。また、同一サイズの素子でも駆動電流の増加と漏れ電流の減少とを通じた素子特性の高性能化を達成しなければならない。
【０００３】
既存の工程によって製作される微細サイズのトランジスタは、チャンネル長を縮めるために非常に厳格な工程条件と高価の工程装備を必要とする。すなわち、ナノミリメートルサイズの伝導チャンネルを形成するためには、従来のフォトリソグラフィ工程では不可能なので、電子線直接描画方法、ＥＵＶ露光方法、またはＸ線露光方法のような新しいパターン形成技術を使用しなければならない。したがって、シリコン素子の製造コストが上がり、量産に難点がある。そして、従来の技術でソース及びドレーンを形成するために用いたイオン注入またはプラズマドーピングのような技術は、非常に浅い接合形成に難点がありかつイオン注入に係る基板欠陥が引き起こされるので素子の特性が劣化され、高価の接合形成装備が必要となる。また、素子サイズの小型化によってゲート絶縁膜も薄くなり、これによって増加するゲート漏れ電流も大きな問題となっている。
【０００４】
【特許文献１】米国特許第６，０３３，９６３号明細書
【特許文献２】米国特許第６，２２５，１７３Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような問題を解決するために高誘電物質をゲート絶縁膜として使用しようとする研究が進行しつつあるが、従来のトランジスタ素子の製造技術ではゲート絶縁膜が先に形成され、その後にソース及びドレーンが形成されるために後続の活性化熱処理工程が制限される。また、ＳＯＩ（silicon-on-insulator）基板でない単結晶シリコン材料を用いてナノミリメートルサイズの微細素子を製作する場合には、ソース及びドレーンの浅い接合形成に難点があり、素子の信頼性確保及び素子間の電気的な分離確保、不純物拡散層のドーピング濃度の濃化による接合容量の増加のような深刻な問題点がある。
【０００６】
これにより、１つの代案として特許文献１では、代替ゲート工程を用いてＣＭＯＳ素子のメタルゲートを形成する方法が提案された。しかし、代替ゲート構造はその製造工程が非常に複雑で、ゲートとソース／ドレーンのセルフアライン工程に難点がある。
【０００７】
ＭＯＳＦＥＴ素子を製造するための他の従来技術の例として、特許文献２にはダマシン工程を用いてソース／ドレーン極浅接合を有するＭＯＳＦＥＴを製造する方法が開示されている。しかし、この特許では絶縁膜を除去するためにＣＭＰ工程を用いるなど工程が複雑で高価のコストが要求される短所がある。
【０００８】
したがって、このような問題を解決して高集積度及び高性能の集積回路を実現するための新しい微細素子の製造工程が要求される。
【０００９】
本発明の目的は、超微細素子の製造時に発生する従来技術の問題点を解決するためのものであって、高い信頼性及び集積度を有する超微細チャンネルを有するＭＯＳＦＥＴ素子を提供するところにある。
【００１０】
本発明の他の目的は、素子間の電気的分離特性に優れたＳＯＩ基板材料を用いて高い信頼性及び集積度を有する超微細チャンネルを有するＭＯＳＦＥＴ素子を製造する方法を提供するところにある。
【課題を解決するための手段】
【００１１】
このような目的を達成するために、本発明に係るＭＯＳＦＥＴ素子は、ＳＯＩ基板表面の単結晶シリコン層に形成されたチャンネル領域と、前記単結晶シリコン層に形成された深い接合領域及び浅い拡張領域で構成されるソース／ドレーン領域とを含む。前記単結晶シリコン層上には前記深い接合領域と接するように第１シリコン酸化膜パターンが形成されている。前記第１シリコン酸化膜パターンは第１導電型の第１不純物が第１濃度でドーピングされている。また、前記単結晶シリコン層上には前記浅い拡張領域と接するように第２シリコン酸化膜スペーサが形成されている。前記第２シリコン酸化膜スペーサは第１導電型の第２不純物が前記第１濃度とは異なる第２濃度でドーピングされている。前記チャンネル領域上にはほぼＴ字状の断面を有するゲート電極が形成されており、前記チャンネル領域と前記ゲート電極との間にはゲート絶縁膜が介在されている。前記第１濃度は前記第２濃度より大きい。
【００１２】
前記第２シリコン酸化膜スペーサは前記第１シリコン酸化膜パターンの側壁に接するように形成されており、前記チャンネル領域の長さを限定する外側壁を有する。
【００１３】
前記ゲート電極は第１シリコン酸化膜パターン及び第２シリコン酸化膜スペーサ上に形成されている。
【００１４】
望ましくは、前記第１不純物及び前記第２不純物は相異なる種類の不純物よりなる。
【００１５】
他の目的を達成するために、本発明に係るＭＯＳＦＥＴ素子の製造方法では、上面に単結晶シリコン層が露出されているＳＯＩ基板上に前記単結晶シリコン層の一部領域を露出させるホールを有し、第１導電型の第１不純物が第１濃度でドーピングされている第１シリコン酸化膜パターンを形成する。前記第１シリコン酸化膜パターンの側壁に第１導電型の第２不純物が前記第１濃度とは異なる第２濃度でドーピングされた第２シリコン酸化膜スペーサを形成する。前記第１シリコン酸化膜パターン及び前記第２シリコン酸化膜スペーサから前記第１不純物及び第２不純物を各々拡散させて前記単結晶シリコン層に深い接合領域及び浅い拡張領域で構成されるソース／ドレーン領域を形成する。前記単結晶シリコン層の露出された一部領域上にゲート絶縁膜を形成する。前記ゲート絶縁膜上にほぼＴ字状の断面を有するゲート電極を形成する。
【００１６】
前記第２シリコン酸化膜スペーサは前記第１シリコン酸化膜パターンより低い濃度の第２不純物でドーピングされる。
【００１７】
前記第２シリコン酸化膜スペーサを形成するために、まず前記第１シリコン酸化膜パターンの上面及び側壁と前記単結晶シリコン層の露出された一部領域を完全に覆うように前記第２不純物が前記第２濃度でドーピングされた第２シリコン酸化膜を形成する。その後、前記第２シリコン酸化膜スペーサが残るように前記第２シリコン酸化膜の一部をドライエッチング方法によって除去する。
【００１８】
前記ソース／ドレーン領域を形成する段階では前記第１不純物及び第２不純物を拡散させるために前記第１シリコン酸化膜パターン及び前記第２シリコン酸化膜スペーサを急速熱処理する。
【００１９】
本発明に係るＭＯＳＦＥＴ素子の製造方法では、前記第１シリコン酸化膜パターンを形成した後、前記単結晶シリコン層の露出された一部領域を第１導電型と反対である第２導電型の不純物でドーピングしてスレショルド電圧調節用イオン注入領域を形成する段階をさらに含むことができる。前記スレショルド電圧調節用イオン注入領域を形成する段階では前記第１シリコン酸化膜パターン上に形成されたフォトレジストパターンをイオン注入マスクで使用して前記第２導電型の不純物イオンを注入する。
【発明の効果】
【００２０】
本発明によれば、固体状態の拡散源で不純物を拡散させて浅い拡張領域及び深い接合領域で構成されるソース／ドレーン領域を形成するので、基板の結晶欠陥が全く発生せず、接合を通じた漏れ電流を減らせる。また、ゲート絶縁膜形成以後の後続熱処理工程温度を低めることによって、チャンネルでの不純物濃度の変化を最小化させて素子のスレショルド電圧変動を減らせる。したがって、短チャンネル効果による素子特性の劣化を抑制でき、素子の信頼性を確保しうる。また、本発明に係るＭＯＳＦＥＴ製造方法では後続熱処理工程の低温化が可能なので高誘電定数を有する絶縁膜を適用するのに有利であり、多結晶シリコンのみならず金属よりなるゲート電極を形成するのに非常に有利である。
【発明を実施するための最良の形態】
【００２１】
次に例示する実施例は多様な他の形に変形でき、本発明の範囲が後述する実施例に限定されるものではない。本発明の実施例は当業者に本発明をさらに完全に説明するために提供されるものである。添付図面で膜または領域の大きさまたは厚さは明細書の明確性のために誇張されたものである。また、何れの膜が他の膜または基板の「上」にあると記載された場合、何れの膜が他の膜の上に直接存在しても、その間に第３の他の膜が介在されても良い。
【００２２】
図１ないし図１２は、本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程順によって示す断面図である。図１を参照すれば、単結晶基板１０上に埋没酸化層１２及び単結晶シリコン層１４が形成されているＳＯＩ基板を準備する。図２を参照すれば、ＳＯＩ基板の単結晶シリコン層１４上に第１導電型、例えばｎ型の第１不純物を高濃度でドーピングさせた第１シリコン酸化膜２０を蒸着する。第１不純物として、例えば燐（Ｐ）を使用する。第１シリコン酸化膜２０の形成方法としてＣＶＤ（chemical vapor deposition）、スパッタリング、スピンコーティング法などを使用しうる。
【００２３】
図３を参照すれば、第１シリコン酸化膜２０上にフォトレジストパターン２２を形成してチャンネルが形成される部分を定義し、フォトレジストパターン２２をエッチングマスクとしてドライエッチング方法によって第１シリコン酸化膜２０をエッチングし、単結晶シリコン層１４の一部領域を露出させるホール２４を有する第１シリコン酸化膜パターン２０ａを形成する。ホール２４を通じて単結晶シリコン層１４でチャンネルが形成される部分が露出される。第１シリコン酸化膜２０のドライエッチング工程は、シリコン膜に対する酸化膜のエッチング選択比が優秀な条件下で非等方性エッチングが可能なドライエッチング法で実施する。この際、エッチングガスとして、例えばＣＦ４、ＣＨＦ３、Ｈ２などを使用しうる。
【００２４】
図４を参照すれば、フォトレジストパターン２２をイオン注入マスクとして単結晶シリコン層１４に第１導電型と反対である第２導電型の不純物３０、例えばｐ型不純物をイオン注入してホール２４を通じて露出される単結晶シリコン層１４の一部領域に局部的に第２導電型の不純物３０でドーピングされたイオン注入領域３２を形成する。イオン注入領域３２は、スレショルド電圧調節及び短チャンネル効果を抑制するために形成したものである。
【００２５】
図５を参照すれば、フォトレジストパターン２２を除去した後、第１シリコン酸化膜パターン２０ａより低い不純物濃度を有するように第１導電型の第２不純物を低濃度でドーピングさせた第２シリコン酸化膜４０を形成する。第２シリコン酸化膜４０は、第１シリコン酸化膜パターン２０ａの上面及び側壁と単結晶シリコン層１４の露出された一部領域を完全に覆うように形成される。第２シリコン酸化膜４０にドーピングされる第２不純物として第１不純物とは相異なるものを使用する。例えば、第２不純物として砒素（Ａｓ）を使用する。第２シリコン酸化膜４０の厚さｄは、素子の所望の動作特性と後続工程で形成しようとするチャンネル長を考慮して決定する。
【００２６】
図６を参照すれば、第２シリコン酸化膜４０の一部をエッチバック方法によって除去して、第１シリコン酸化膜パターン２０ａの側壁に第２シリコン酸化膜スペーサ４０ａを形成する。第２シリコン酸化膜スペーサ４０ａの幅Ｗは、素子の所望の動作特性を考慮して決定する。第２シリコン酸化膜スペーサ４０ａの外側壁４０ｂによってイオン注入領域３２内でのチャンネル領域長が限定される。第２シリコン酸化膜４０のエッチング工程は、シリコン膜に対する酸化膜のエッチング選択比が優秀な条件下で非等方性エッチングが可能なドライエッチング方法で実施する。ここで、エッチングガスとして、例えばＣＦ４、ＣＨＦ３、Ｈ２などを使用できる。
【００２７】
図７を参照すれば、急速熱処理工程を用いて第１シリコン酸化膜パターン２０ａ及び第２シリコン酸化膜スペーサ４０ａを熱処理する。その結果、第１シリコン酸化膜パターン２０ａ及び第２シリコン酸化膜スペーサ４０ａから第１不純物及び第２不純物が各々広がって単結晶シリコン層１４にソース／ドレーン領域を構成する深い接合領域４２及び浅い拡張領域４４が同時に形成される。この際、イオン注入領域３２に注入された不純物イオンがアクティブされ、素子のスレショルド電圧が決定される。
【００２８】
図８を参照すれば、ソース／ドレーン領域が形成された結果物全面に絶縁物質を蒸着してイオン注入領域３２から第２シリコン酸化膜スペーサ４０ａの上部及び第１シリコン酸化膜パターン２０ａの上部まで延びる絶縁膜５０を形成する。絶縁膜５０は、イオン注入領域３２に接するゲート絶縁膜５０ａを構成することになる。ゲート絶縁膜５０ａは、低温で熱酸化されたシリコン酸化膜、オゾン酸化膜、ＣＶＤ法で形成されたシリコン窒化膜、ＣＶＤ法で形成されたシリコン酸化膜、及びこの技術分野で広く知られている高誘電膜を含むあらゆる絶縁材料のうち選択される物質で形成しうる。
【００２９】
図９を参照すれば、ゲート絶縁膜５０ａ上にゲート電極形成用導電層６０を形成する。導電層６０は、例えば導電性の多結晶シリコン層または金属層よりなる。
【００３０】
図１０を参照すれば、フォトリソグラフィ工程によって導電層６０をパターニングしてゲート電極６０ａを形成する。その結果、図１０に示したように、ゲート電極６０ａは、第１シリコン酸化膜パターン２０ａ及び第２シリコン酸化膜スペーサ４０ａ上でほぼＴ字状の断面を有することになる。そして、ゲート絶縁膜５０ａは、第１シリコン酸化膜パターン２０ａとゲート電極６０ａとの間、及び第２シリコン酸化膜スペーサ４０ａとゲート電極６０ａとの間まで延びている。
【００３１】
図１１を参照すれば、ゲート電極６０ａが形成された結果物上に層間絶縁膜７０を形成してトランジスタの上部に形成される他の素子または配線間を分離させた後、フォトリソグラフィ工程により層間絶縁膜７０、絶縁膜５０及び第１シリコン酸化膜パターン２０ａを順次にエッチングしてソース／ドレーン領域及びゲート電極６０ａを各々露出させるコンタクトホール７２、７４を形成する。
【００３２】
図１２を参照すれば、コンタクトホール７２、７４内に導電物質を充填して配線８２、８４を形成することによって超微細チャンネルを有するＳＯＩ  ＭＯＳＦＥＴ素子を完成する。
【００３３】
本発明に係るＭＯＳＦＥＴ素子の製造方法では、相異なる不純物でドーピングされた第１及び第２シリコン酸化膜を用いてソース／ドレーン領域を構成する浅い拡張領域及び深い接合領域をあらかじめ形成した後、ゲート電極を形成する。したがって、フォトマスク及びリソグラフィ工程に負担を与えずともナノミリメートルサイズを有する微細チャンネルを容易に形成しうる。すなわち、第２不純物がドーピングされた第２シリコン酸化膜の厚さ及びエッチング量を調節することによって素子の実効チャンネル長を縮められる。また、第１シリコン酸化膜パターン及び第２シリコン酸化膜スペーサから第１不純物及び第２不純物を急速熱処理方法によって各々拡散させることによって浅い拡張領域及び深い接合領域で構成されるソース／ドレーン領域を形成するので極浅接合及び深いコンタクト接合を同時に形成しうる。
【００３４】
従来のイオン注入方法によるソース／ドレーン形成方法では、基板に結晶欠陥発生を招いて漏れ電流に係る深刻な問題を引き起こすが、本発明では固体状態の拡散源で不純物を拡散させるために基板の結晶欠陥が全く発生せず、よって接合を通じた漏れ電流を減らせる。
【００３５】
また、本発明に係るＭＯＳＦＥＴ素子の製造方法では、ゲート絶縁膜形成以後の後続熱処理工程温度を下げることによってチャンネルでの不純物濃度の変化を最小化させて素子のスレショルド電圧変動を減らせる。したがって、短チャンネル効果による素子特性の劣化を抑制でき、素子の信頼性を確保しうる。そして、後続熱処理工程の低温化が可能なので高誘電定数を有する絶縁膜を適用するのに有利であり、多結晶シリコンだけでなく金属よりなるゲート電極を形成するのに非常に好適な素子構造を有する。
【００３６】
本発明によるＭＯＳＦＥＴ素子及びその製造方法は、低電力及び高速動作が必要な高性能、高集積の超微細チャンネルを有するＳＯＩ電界効果トランジスタ素子及び回路を具現するのに非常に有利に適用されうる。
【００３７】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は実施例に限定されず、本発明の技術的思想の範囲内で当業者によって多様な変形が可能である。
【産業上の利用可能性】
【００３８】
本発明によるＭＯＳＦＥＴ素子及びその製造方法は、低電力及び高速動作が必要な高性能、高集積の超微細チャンネルを有するＳＯＩ電界効果トランジスタ素子及び回路を具現するのに非常に有利に適用されうる。
【図面の簡単な説明】
【００３９】
【図１】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程１を示す断面図である。
【図２】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程２を示す断面図である。
【図３】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程３を示す断面図である。
【図４】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程４を示す断面図である。
【図５】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程５を示す断面図である。
【図６】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程６を示す断面図である。
【図７】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程７を示す断面図である。
【図８】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程８を示す断面図である。
【図９】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程９を示す断面図である。
【図１０】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程１０を示す断面図である。
【図１１】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程１１を示す断面図である。
【図１２】本発明の望ましい実施例に係るＭＯＳＦＥＴ素子の製造方法を説明するために工程１２を示す断面図である。
【符号の説明】
【００４０】
１０    単結晶基板
１２    埋没酸化層
１４    単結晶シリコン層
２０ａ    第１シリコン酸化膜パターン
３２    イオン注入領域
４０    第２シリコン酸化膜
４０ａ    シリコン酸化膜スペーサ
４２    深い接合領域
４４    浅い拡張領域
５０    絶縁膜
５０ａ    ゲート絶縁膜
６０    ゲート電極形成用導電層
６０ａ    ゲート電極
７０    層間絶縁膜
８２，８４    配線
【図１】
2004311953.tif 000003
【図２】
2004311953.tif 000004
【図３】
2004311953.tif 000005
【図４】
2004311953.tif 000006
【図５】
2004311953.tif 000007
【図６】
2004311953.tif 000008
【図７】
2004311953.tif 000009
【図８】
2004311953.tif 000010
【図９】
2004311953.tif 000011
【図１０】
2004311953.tif 000012
【図１１】
2004311953.tif 000013
【図１２】
2004311953.tif 000014