(57)【要約】【課題】製造条件、電源電圧値、使用温度のばらつきに対し、テスト工数、テスト時間の増加要因を除去するとともに歩留まりを向上する。【解決手段】クロック信号ｘを生成する発振回路１と、クロック信号ｘを分配し４つの周辺回路５１、５２、５３、５４の各々の周辺クロック信号ａ、ｂ、ｃ、ｄを生成するクロックツリー部４と、周辺回路５１、５２、５３、５４と、検出イネーブル信号ｔの供給に応答して周辺クロック信号ｄとテスト端子ＴＴ１から入力したテストパルスＰＴの立ち上がりエッジと比較して周辺クロック信号ｄの遅延を検出し対応する選択信号ｓを出力する遅延検出部２と、選択信号ｓに基づきクロック信号ｘに所定の遅延値を付加して遅延値を補正した遅延補正クロック信号ｅを出力する遅延クロック作成部３とを備える。【選択図】　　　図１
2004023376.tif 000002
【特許請求の範囲】
【請求項１】
複数の周辺回路に供給する周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、
テスト時に前記クロックツリー部の遅延量を検出し遅延量検出信号を出力する遅延検出部と、
前記遅延量検出信号に基づき前記クロックツリー部に入力する前記クロック信号の遅延量を補正するための遅延補正クロックを作成する遅延クロック作成部とを備えることを特徴とする半導体集積回路。
【請求項２】
Ｎ（Ｎは正の整数）個の周辺回路に供給する第１〜第Ｎの周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、
前記クロック信号を生成する発振回路と、
前記クロック信号を分配し、前記Ｎ個の前記周辺回路の各々に供給する前記第１〜第Ｎの周辺クロック信号を生成する前記クロックツリー部と、
検出イネーブル信号の供給に応答して前記クロックツリー部の出力する前記第１〜第Ｎの周辺クロック信号の１つである代表周辺クロック信号とテスト端子から入力したテストパターンの立ち上がりエッジと比較して前記代表周辺クロック信号の遅延量を検出し対応する選択信号を出力する遅延検出部と、
前記選択信号に基づき前記クロック信号に所定の遅延量を付加して遅延量を補正した遅延補正クロック信号を出力する遅延クロック作成部とを備えることを特徴とする半導体集積回路。
【請求項３】
前記遅延検出部が、最初段に前記代表周辺クロック信号の供給を受けそれぞれ一定遅延量遅延し第１〜第Ｎ−１の遅延信号の各々を出力する縦続接続された第１〜第Ｎ−１の遅延素子と、
テストパルスの立ち上がりに応答して前記第１〜第Ｎ−１の遅延信号の各々のレベルの状態を遅延値としてラッチ・保持し前記検出イネーブル信号のアクティブレベルのとき保持した前記第１〜第Ｎ−１の遅延信号をエンコードした前記選択信号を出力し、前記検出イネーブル信号のインアクティブレベルのとき前記第１〜第Ｎ−１の遅延信号の値に関係なく前記クロック信号が直接前記遅延補正クロック信号として出力するように制御する前記選択信号を出力する比較回路とを備え、
前記遅延クロック作成部が、最初段に前記クロック信号の供給を受けそれぞれ一定遅延量遅延し第１〜第Ｎ−１の補正遅延信号の各々を出力する縦続接続された第１〜第Ｎ−１の補正用遅延素子と、
前記選択信号の状態によって排他的に前記クロック信号と前記第１〜第Ｎ−１の補正遅延信号のうちから一つを選択し遅延補正クロック信号として出力するマルチプレクサとを備えることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記遅延検出部と前記遅延クロック作成部のそれぞれ対応する第１〜第Ｎ−１の遅延素子及び第１〜第Ｎ−１の補正用遅延素子同士の各々が、それぞれ同一遅延量となるように設計することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記Ｎが４であり、前記比較回路が、クロック端子に前記テストパルスの供給を受け入力端子に前記第１〜第３の遅延信号の各々の供給を受け出力端子から前記第１〜第３の遅延信号の各々のレベル値に対応する第１〜第３のラッチ信号の各々を出力する第１〜第３のラッチと、
前記第１〜第３のラッチ信号及び前記検出イネーブル信号との論理積をとり第１の選択信号を生成する第１の論理回路と、
前記第１，第２のラッチ信号と第３のラッチ信号の各反転値及び前記検出イネーブル信号との論理積をとり第２の選択信号を生成する第２の論理回路と、
前記第１のラッチ信号と前記第２，第３のラッチ信号の各反転値及び前記検出イネーブル信号との論理積をとり第３の選択信号を生成する第３の論理回路と、
前記第１〜第３のラッチ信号の各反転値の論理積と前記検出イネーブル信号の反転値との論理和をとり第４の選択信号を生成する第４の論理回路とを備えることを特徴とする請求項３記載の半導体集積回路。
【請求項６】
前記Ｎが４であり、前記マルチプレクサが、前記クロック信号と前記選択信号を構成する第１の選択信号との論理積をとり第１の遅延補正クロック信号を出力する第１の論理回路と、
前記第１の補正遅延信号と前記選択信号を構成する第２の選択信号との論理積をとり第２の遅延補正クロック信号を出力する第２の論理回路と、
前記第２の補正遅延信号と前記選択信号を構成する第３の選択信号との論理積をとり第３の遅延補正クロック信号を出力する第３の論理回路と、
前記第３の補正遅延信号と前記選択信号を構成する第４の選択信号との論理積をとり第４の遅延補正クロック信号を出力する第４の論理回路と、
前記第１〜第４の遅延補正クロック信号の論理和をとり前記遅延補正クロック信号を出力する第５の論理回路とを備えることを特徴とする請求項３記載の半導体集積回路。
【請求項７】
請求項１又は２の半導体集積回路と同一構成のそれぞれ独立したクロック系統の複数の回路ブロックを備えることを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に、クロックツリーシンセシス（ＣＴＳ）によるクロックツリーを有する半導体集積回路に関する。
【０００２】
【従来の技術】
クロックツリーシンセシス（Ｃｌｏｃｋ　Ｔｒｅｅ　Ｓｙｎｓｅｓｉｓ：以下ＣＴＳ）は、クロック配線網に遅延量を均等化するためのバッファを最適に挿入し、ツリー状にレイアウトしたクロックツリーにより、クロック信号をフリップフロップ等のクロック使用回路に分配する設計手法である。このようなＣＴＳは、マイクロコンピュータ等の半導体集積回路の設計に広く用いられている。
【０００３】
ＣＴＳによるクロックツリーを有する一般的な半導体集積回路をブロックで示す図７を参照して説明する。この従来の半導体集積回路は、水晶発振器等で構成されクロック信号ｘを生成する発振回路１と、周辺回路５１、５２、５３、５４と、発振回路１と周辺回路５１、５２、５３、５４の間に設けられ、前記クロック信号ｘを分配し複数、ここでは、説明の便宜上４つのクロック信号（以下、周辺クロック信号）ａ、ｂ、ｃ、ｄを生成するクロックツリー部４とを備える。
【０００４】
発振回路１は、クロック信号ｘをクロックツリー部４に供給する。クロックツリー部４は、クロック信号ｘを分配し、分配されたクロック信号のタイミングを一致させて周辺クロック信号ａ、ｂ、ｃ、ｄを出力し、各周辺回路５１、５２、５３、５４に供給する。周辺回路５１、５２、５３、５４の各々は、供給を受けた周辺クロック信号ａ、ｂ、ｃ、ｄに基づき動作する。これら分配された周辺クロック信号ａ、ｂ、ｃ、ｄは、クロックツリー部４の遅延回路により発振回路１からのクロック信号ｘに対して必ずある一定の遅延値を有する。
【０００５】
ところが、上記構成の半導体集積回路の遅延値は、半導体集積回路の製造条件、電源電圧値、使用温度によりばらつきが生じるため、検査段階で良品を不良品として誤判定してしまう場合が生じ得る。
【０００６】
この問題を解決するために、分配後の各クロックの遅延値を測定し、その遅延が許容値内であるか比較することで誤判定を防止する半導体集積回路のテスト方法を特開平１１−３３７６２５号公報で開示している。
【０００７】
しかしながら、この従来の半導体集積回路のテスト方法ではファンクション動作時のテストパターンの一致を取ることは出来ないため、テスト時におけるクロック信号入力点（以下、ストローブポイント）のデバッグ、　また、テストプログラムにおけるクロック信号（以下、ストローブ）のサーチが必要であるという問題点は解決できない。
【０００８】
さらに、従来のテスト方法における各信号タイミングをタイムチャートで示す図８を参照して、従来の半導体集積回路のテスト方法の動作について詳細に説明する。一般に、マイクロコンピュータ等でクロックツリーを有する回路をテストする場合、シミュレーションよりテストパターンを作成する。ここで、上述の従来の周辺回路５１〜５４を有し、対応する周辺クロック信号ａ〜ｄを供給する半導体集積回路を例として説明する。この場合、テストパターンは周辺クロック信号ａ〜ｄに対して作成され、その各々のストローブポイントは固定である。
【０００９】
図８（Ａ）を参照すると、周辺クロック信号ａ〜ｄがクロック信号ｘに対し製造条件、電源電圧値、使用温度のばらつきによって所定のタイミングより早くなった場合、本来想定していた周辺クロック信号ａ〜ｄの遅延値Ｄ０がＤ１のように小さくなる。この場合、周辺回路５１〜５４の動作は、周辺クロック信号ａ〜ｄ対応の遅延値Ｄ０を設定してあるテストパターンのストローブＰによる周辺回路５１〜５４の動作と比べ（Ｄ０−Ｄ１）分速い動作をしてしまう。従って、正常なテスト結果を得るには、クロック信号ｘを（Ｄ０−Ｄ１）分遅らせるか、ストローブポイントを（Ｄ０−Ｄ１）分早くする必要がある。
【００１０】
図８（Ｂ）を参照すると、上記の場合とは逆に、周辺クロック信号ａ〜ｄがクロック信号ｘに対し製造条件、電源電圧値、使用温度のばらつきによって所定のタイミングより遅くなった場合、本来想定していた周辺クロック信号ａ〜ｄの遅延値Ｄ０がＤ２のように小さくなる。このとき、周辺回路５１〜５４の動作は、テストパターンのストローブＰによる周辺回路５１〜５４の動作と比べ（Ｄ２−Ｄ０）分遅い動作をしてしまう。従って、正常なテスト結果を得るには、クロック信号ｘを（Ｄ２−Ｄ０）分早くするか、ストローブポイントを（Ｄ２−Ｄ０）分遅くする必要がある。
【００１１】
テスト時のテストパターン（及びストローブポイント）は、予め決まっているが、上述したように、製造条件、電源電圧値、使用温度のばらつきによりクロック信号ｘのタイミングから、クロックａ〜ｄの各々のタイミングまでの遅延値が変動する。これにより、以下の問題が発生する。
【００１２】
第１に、クロック信号入力点（ストローブポイント）のデバッグが必要であること、第２に、テストプログラムにおいて、クロック信号（ストローブ）のサーチが必要であることである。
【００１３】
このため、テストをパスさせるためには、まず、テスタにて予め手動でクロック信号入力（ストローブポイント）の最適値のデバッグが必要となり、このための工数がかかる。また、上記最適値を求めた後テストプログラムにおいて拡散ばらつきを考慮してクロック信号（ストローブ）をサーチさせるシーケンスが必要になる。
【００１４】
上記サーチはテスト時間にそのまま跳ね返るので半導体集積回路の製造コスト高につながる。また、テスト時間短縮のために、クロックサーチ、サーチ範囲、サーチステップの各削除を行うと、本来の良品を不良としてしまうので歩留まりの悪化につながる。
【００１５】
【発明が解決しようとする課題】
上述した従来の半導体集積回路は、テスト時のテストパターン及びストローブポイントは固定であるため、製造条件、電源電圧値、使用温度のばらつきにより、発振回路のクロック信号のタイミングから、分配先の周辺回路のクロックの各々のタイミングまでの遅延値が変動することにより、テスタにて予め手動でストローブポイントの最適値のデバッグが必要となり、このための工数がかかるという欠点があった。
【００１６】
また、上記最適値を求めた後テストプログラムにおいて拡散ばらつきを考慮してクロック信号（ストローブ）をサーチさせるシーケンスが必要になり、テスト時間に跳ね返るのでコスト高につながるという欠点があった。
【００１７】
さらに、テスト時間短縮のために、クロックサーチ、サーチ範囲、サーチステップの各削除を行うと、本来の良品を不良としてしまうので歩留まりが悪化するという欠点があった。
【００１８】
本発明の目的は、上記欠点を解消し、製造条件、電源電圧値、使用温度のばらつきに対し、テスト工数、テスト時間の増加要因を除去するとともに歩留まりを向上する半導体集積回路を提供することにある。
【００１９】
【課題を解決するための手段】
本発明の半導体集積回路は、複数の周辺回路に供給する周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、テスト時に前記クロックツリー部の遅延量を検出し遅延量検出信号を出力する遅延検出部と、前記遅延量検出信号に基づき前記クロックツリー部に入力する前記クロック信号の遅延量を補正するための遅延補正クロックを作成する遅延クロック作成部とを備えて構成されている。
【００２０】
また、本発明の半導体集積回路は、Ｎ（Ｎは正の整数）個の周辺回路に供給する第１〜第Ｎの周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを最適に挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、前記クロック信号を生成する発振回路と、前記クロック信号を分配し、前記Ｎ個の前記周辺回路の各々に供給する前記第１〜第Ｎの周辺クロック信号を生成する前記クロックツリー部と、検出イネーブル信号の供給に応答して前記クロックツリー部の出力する前記第１〜第Ｎの周辺クロック信号の１つである代表周辺クロック信号とテスト端子から入力したテストパターンの立ち上がりエッジと比較して前記代表周辺クロック信号の遅延量を検出し対応する選択信号を出力する遅延検出部と、前記選択信号に基づき前記クロック信号に所定の遅延量を付加して遅延量を補正した遅延補正クロック信号を出力する遅延クロック作成部とを備えて構成されている。
【００２１】
さらに本発明の半導体集積回路は、前記遅延検出部が、最初段に前記代表周辺クロック信号の供給を受けそれぞれ一定遅延量遅延し第１〜第Ｎ−１の遅延信号の各々を出力する縦続接続された第１〜第Ｎ−１の遅延素子と、テストパルスの立ち上がりに応答して前記第１〜第Ｎ−１の遅延信号の各々のレベルの状態を遅延値としてラッチ・保持し前記検出イネーブル信号のアクティブレベルのとき保持した前記第１〜第Ｎ−１の遅延信号をエンコードした前記選択信号を出力し、前記検出イネーブル信号のインアクティブレベルのとき前記第１〜第Ｎ−１の遅延信号の値に関係なく前記クロック信号が直接前記遅延補正クロック信号として出力するように制御する前記選択信号を出力する比較回路とを備え、前記遅延クロック作成部が、最初段に前記クロック信号の供給を受けそれぞれ一定遅延量遅延し第１〜第Ｎ−１の補正遅延信号の各々を出力する縦続接続された第１〜第Ｎ−１の補正用遅延素子と、前記選択信号の状態によって排他的に前記クロック信号と前記第１〜第Ｎ−１の補正遅延信号のうちから一つを選択し遅延補正クロック信号として出力するマルチプレクサとを備えて構成されている。
【００２２】
また、本発明の半導体集積回路は、前記遅延検出部と前記遅延クロック作成部のそれぞれ対応する第１〜第Ｎ−１の遅延素子及び第１〜第Ｎ−１の補正用遅延素子同士の各々が、それぞれ同一遅延量となるように設計することを特徴とする。
【００２３】
また、本発明の半導体集積回路は、前記Ｎが４であり、前記比較回路が、クロック端子に前記テストパルスの供給を受け入力端子に前記第１〜第３の遅延信号の各々の供給を受け出力端子から前記第１〜第３の遅延信号の各々のレベル値に対応する第１〜第３のラッチ信号の各々を出力する第１〜第３のラッチと、前記第１〜第３のラッチ信号及び前記検出イネーブル信号との論理積をとり第１の選択信号を生成する第１の論理回路と、前記第１、第２のラッチ信号と第３のラッチ信号の各反転値及び前記検出イネーブル信号との論理積をとり第２の選択信号を生成する第２の論理回路と、前記第１のラッチ信号と前記第２、第３のラッチ信号の各反転値及び前記検出イネーブル信号との論理積をとり第３の選択信号を生成する第３の論理回路と、前記第１〜第３のラッチ信号の各反転値の論理積と前記検出イネーブル信号の反転値との論理和をとり第４の選択信号を生成する第４の論理回路とを備えて構成されている。
【００２４】
さらにまた、本発明の半導体集積回路は、前記Ｎが４であり、前記マルチプレクサが、前記クロック信号と前記選択信号を構成する第１の選択信号との論理積をとり第１の遅延補正クロック信号を出力する第１の論理回路と、前記第１の補正遅延信号と前記選択信号を構成する第２の選択信号との論理積をとり第２の遅延補正クロック信号を出力する第２の論理回路と、前記第２の補正遅延信号と前記選択信号を構成する第３の選択信号との論理積をとり第３の遅延補正クロック信号を出力する第３の論理回路と、前記第３の補正遅延信号と前記選択信号を構成する第４の選択信号との論理積をとり第４の遅延補正クロック信号を出力する第４の論理回路と、前記第１〜第４の遅延補正クロック信号の論理和をとり前記遅延補正クロック信号を出力する第５の論理回路とを備えて構成されている。
【００２５】
また、本発明の半導体集積回路は、複数の周辺回路に供給する周辺クロック信号を生成するため、クロック信号を分配するクロック配線網に遅延を均等化するためのバッファを挿入し、ツリー状にレイアウトしたクロックツリーシンセシスによるクロックツリー部を有する半導体集積回路において、テスト時に前記クロックツリー部の遅延量を検出し遅延量検出信号を出力する遅延検出部と、前記遅延量検出信号に基づき前記クロックツリー部に入力する前記クロック信号の遅延量を補正するための遅延補正クロックを作成する遅延クロック作成部とを備える半導体集積回路と同一構成のそれぞれ独立したクロック系統の複数の回路ブロックを備えて構成されている。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００２７】
本発明の実施の形態を図１を参照して説明する。なお、図１は、前述した従来技術を示す図７と共通の構成要素には共通の参照文字／数字を付している。
【００２８】
本実施の形態の半導体集積回路は、クロック信号を生成する発振回路１と、クロック信号が供給される複数の周辺回路、この実施の形態では４つの周辺回路５１、５２、５３、５４と、これら周辺回路５１、５２、５３、５４の各々へ供給するクロック信号（以下、周辺クロック信号）ａ、ｂ、ｃ、ｄを生成するクロックツリー部４と、テスト時にクロックツリー部４の遅延量を検出し遅延量検出信号ｓを出力する遅延検出部２と、遅延量検出信号ｓに基づきクロックツリー部４に入力するクロック信号ｅの遅延を補正するための遅延補正クロックを作成する遅延クロック作成部３とを備え、クロックツリー部４が出力する周辺クロック信号の遅延量をフィードバックし、周辺クロック信号にその遅延量を遅延補正量として付加することにより、実際の周辺クロック信号によってもテストパターンと一致した周辺回路の動作を得るように構成している。
【００２９】
さらに詳細に説明すると、本実施の形態の半導体集積回路は、水晶発振器等で構成されクロック信号ｘを生成する発振回路１と、４つの周辺回路５１、５２、５３、５４と、クロック信号ｘを分配し複数、ここでは、４つの周辺回路５１、５２、５３、５４の各々の周辺クロック信号ａ、ｂ、ｃ、ｄを生成するクロックツリー部４と、検出イネーブル信号ｔの供給に応答してクロックツリー部４の出力する周辺クロック信号ａ、ｂ、ｃ、ｄのうちの１つを代表周辺クロックとして、ここでは説明の便宜上周辺クロック信号ｄとテスト端子ＴＴ１から入力したテストパルスＰＴの立ち上がりエッジと比較して周辺クロック信号ｄの遅延を検出し対応する選択信号ｓを出力する遅延検出部２と、選択信号ｓに基づきクロック信号ｘに所定の遅延値を付加して遅延値を補正した遅延補正クロック信号ｅを出力する遅延クロック作成部３とを備える。
【００３０】
遅延検出部２は、最初段に周辺クロック信号ｄの供給を受けそれぞれ一定遅延量遅延し遅延信号ｄ１、ｄ２、ｄ３の各々を出力する縦続接続された３段の遅延素子２１、２２、２３と、テストパルスＰＴの立ち上がりに応答して遅延信号ｄ１、ｄ２、ｄ３の各々のレベルの状態を遅延値としてラッチ・保持し検出イネーブル信号ｔのアクティブレベルのとき保持した遅延信号ｄ１、ｄ２、ｄ３をエンコードした選択信号ｓを出力し検出イネーブル信号ｔのインアクティブレベルのとき遅延信号ｄ１、ｄ２、ｄ３の値に関係なくクロック信号ｘが直接遅延補正クロック信号ｅとして出力するように制御する選択信号ｓを出力する比較回路２４と、テストパルスＰＴを入力するテスト端子ＴＴ１を備える。従って、遅延素子２１は周辺クロック信号ｄの供給を受け、遅延信号ｄ１を出力する。遅延素子２２は遅延信号ｄ１の供給を受け、遅延信号ｄ２を出力する。遅延素子２３は遅延信号ｄ２の供給を受け、遅延信号ｄ３を出力する。
【００３１】
遅延クロック作成部３は、最初段にクロック信号ｘの供給を受けそれぞれ一定遅延量遅延し遅延信号ｘ１、ｘ２、ｘ３の各々を出力する縦続接続された３段の遅延素子３１、３２、３３と、選択信号ｓの状態によって排他的にクロック信号ｘ、ｘ１、ｘ２、ｘ３のうちから一つを選択し遅延補正クロック信号ｅとして出力するマルチプレクサ３４とを備える。従って、遅延素子３１はクロック信号ｘの供給を受け、遅延信号ｘ１を出力する。遅延素子３２は遅延信号ｘ１の供給を受け、遅延信号ｘ２を出力する。遅延素子３３は遅延信号ｘ２の供給を受け、遅延信号ｘ３を出力する。
【００３２】
なお、遅延検出部２と遅延クロック作成部３のそれぞれ対応する遅延素子同士、すなわち、遅延素子２１と３１、遅延素子２２と３２、及び遅延素子２３と３３はそれぞれ同一遅延量となるように設計する。
【００３３】
次に、比較回路２４及びマルチプレクサ３４の各々の構成及び接続関係の詳細を図２に示す。比較回路２４はラッチＦ２１、Ｆ２２、Ｆ２３と、論理回路Ｇ２１〜Ｇ２３を有する。３つのラッチＦ２１、Ｆ２２、Ｆ２３の各クロック端子ＣＫはテスト端子ＴＴ１からのテストパルスＰＴの供給を受け、また、入力端子Ｄは遅延信号ｄ１、ｄ２、ｄ３の各々の供給を受けることにより出力端子Ｑから遅延信号ｄ１、ｄ２、ｄ３の各々のレベル値に対応するラッチ信号ｆ１、ｆ２、ｆ３の各々を出力する。論理回路Ｇ２１は、ラッチ信号ｆ１、ｆ２、ｆ３及び検出イネーブル信号ｔの論理積（ＡＮＤ）をとり選択信号ｓ１を生成する４入力ＡＮＤ回路である。また、論理回路Ｇ２２は、ラッチ信号ｆ１、ｆ２と反転ラッチ信号ｆ３Ｂ及び検出イネーブル信号ｔの論理積をとり選択信号ｓ２を生成する３入力＋１反転入力ＡＮＤ回路である。また、論理回路Ｇ２３は、ラッチ信号ｆ１と反転ラッチ信号ｆ２Ｂ、ｆ３Ｂ及び検出イネーブル信号ｔの論理積をとり選択信号ｓ３を生成する２入力＋２反転入力ＡＮＤ回路である。さらに、論理回路Ｇ２４は、反転ラッチ信号ｆ１Ｂ、ｆ２Ｂ、ｆ３Ｂの論理積と反転検出イネーブル信号ｔＢとの論理和をとり選択信号ｓ４を生成する３反転入力ＡＮＤ回路と１入力＋１反転入力ＯＲ回路とを複合したＡＮＤ−ＯＲ回路である。ここで、例えば、３入力＋１反転入力ＡＮＤ回路とは、ＡＮＤ回路の４入力端子のうちの３つが正入力端子であり、１つが反転入力端子であることを示す。また、選択信号ｓ１〜ｓ４を総称して選択信号ｓと呼ぶ。図３は、選択信号ｓ１、ｓ２、ｓ３、ｓ４の真理値を真理値表形式で示した説明図である。
【００３４】
マルチプレクサ３４は、クロック信号ｘと選択信号ｓ４との論理積をとりクロック信号ｅ１を出力するＡＮＤ回路である論理回路Ｇ３１と、クロック信号ｘ１と選択信号ｓ３との論理積をとりクロック信号ｅ２を出力するＡＮＤ回路である論理回路Ｇ３２と、クロック信号ｘ２と選択信号ｓ２との論理積をとりクロック信号ｅ３を出力するＡＮＤ回路である論理回路Ｇ３３と、クロック信号ｘ３と選択信号ｓ１との論理積をとりクロック信号ｅ４を出力するＡＮＤ回路である論理回路Ｇ３４と、クロック信号ｅ１、ｅ２、ｅ３、ｅ４の論理和をとりクロック信号ｅを出力するＯＲ回路である論理回路Ｇ３５とを備える。
【００３５】
次に、図１、図２、及び図３を参照して本実施の形態の動作について説明する。
【００３６】
まず、通常動作時には、遅延検出部２に供給する検出イネーブル信号ｔを“０”に固定する。そのため、比較回路２４の出力する選択信号ｓ１、ｓ２、ｓ３、ｓ４の各値は選択信号ｓ４のみ“１”となり、選択信号ｓ１、ｓ２、ｓ３の値は“０”である。従って、遅延クロック作成部３のマルチプレクサ３４は、クロックｘ対応のクロック信号ｅ１を遅延補正クロック信号ｅとして選択し、この遅延補正クロック信号ｅを論理回路Ｇ３５を経由して出力し、クロックツリー部４に供給する。クロックツリー部４は遅延補正クロック信号ｅを分配・遅延しクロックａ、ｂ、ｃ、ｄを出力し、対応する周辺回路５１、５２、５３、５４の各々に供給する。
【００３７】
次に、テストモード時の各部信号波形をタイムチャートで示す図４及び図５を併せて参照してテストモード時の動作について説明する。このテストモード全体の動作は、遅延値検出期間とテストパタン実行期間から構成される。遅延値検出期間では、製造条件、電源電圧値、使用温度により変動する、クロックツリー部４の遅延値を検出する。一方、テストパターン実行期間では、クロックツリー４にクロック信号ｅを入力し周辺回路５１、５２、５３、５４が正常に動作するかを検査する。
【００３８】
製造条件、電源電圧値、使用温度のばらつきによるクロックツリー部４の遅延量が小さい場合のテストモード時の動作をタイムチャートで示す図４を参照して、クロックツリー部４の遅延値検出期間の動作について説明すると、まず、検出イネーブル信号ｔ及びテストパルスＰＴの設定値を“０”に固定した状態で、タイミングＴ０でクロック信号ｅとして１パルス入力する。検出イネーブル信号ｔの値は“０”であるので、真理値表から比較回路２４の出力する選択信号ｓ１、ｓ２、ｓ３、ｓ４の値はそれぞれ“０００１”となる。このため、遅延クロック作成部３では、マルチプレクサ３４の論理回路Ｇ３１が選択され、通常動作と同様に、クロックｘ対応のクロック信号ｅ１を遅延補正クロック信号ｅとして選択し、この遅延補正クロック信号ｅを論理回路Ｇ３５を経由して出力し、クロックツリー部４に供給する。クロックツリー部４は、このクロックツリー部４の遅延量Ｔｘｄの周辺クロックｄを出力し、遅延検出部２に供給する。遅延検出部２の遅延素子２１、２２、２３は遅延信号ｄ１、ｄ２、ｄ３として遅延量Ｔｘｄに遅延素子２１、２２、２３の各々の遅延量が順次付加された遅延量を有するパルスを出力する。
【００３９】
この状態において、タイミングＴ１でテスト端子ＴＴ１からテストパルスＰＴとして“１”を入力する。このタイミングＴ１は、クロック信号ｅの立ち上がりであるタイミングＴ０からの遅延量を考慮して決定する。テストパルスＰＴが立ち上がると、ラッチＦ２１、Ｆ２２、Ｆ２３はその時点の遅延信号ｄ１、ｄ２、ｄ３のレベル値“１１１”を保持する。このラッチＦ２１、Ｆ２２、Ｆ２３の値はクロックツリー部４の補正すべき遅延量対応のディジタル化した遅延値を意味する。
【００４０】
次に、テストパタン実行期間では、検出イネーブル信号ｔの値を“１”に設定する。真理値表より選択信号ｓ１は“１”、選択信号ｓ２、ｓ３、ｓ４は“０”となる。この結果、マルチプレクサ３４は、クロック信号ｘ、ｘ１、ｘ２、ｘ３のうち、一番遅延の大きいｘ３を選択し、遅延補正クロック信号ｅとして出力する。従って、この場合の遅延補正クロック信号ｅの遅延量Ｔｘｄ２は、Ｔｘｄ＋Ｔｄ１＋Ｔｄ２＋Ｔｄ３となる。ここで、Ｔｄ１、Ｔｄ２、Ｔｄ３はそれぞれ遅延信号ｄ１、ｄ２、ｄ３の遅延量を示す。
【００４１】
次に、製造条件、電源電圧値、使用温度のばらつきによるクロックツリー部４の遅延量が大きい場合のテストモード時の動作をタイムチャートで示す図５を参照すると、説明の便宜上、この場合、クロックツリー部４の遅延によるタイミングＴ１のとき遅延信号ｄ１、ｄ２、ｄ３の各々の値が“１”、“０”、“０”（以下“１００”）であるもとする。上述の遅延値が小さい場合と同様に、タイミングＴ１でテスト端子ＴＴ１からテストパルスＰＴとして“１”を入力する。クロックツリー部４の遅延量が大きくなっているため、ラッチＦ２１、Ｆ２２、Ｆ２３はこの場合の遅延信号ｄ１、ｄ２、ｄ３の値“１００”を保持する。
【００４２】
テストパターン実行期間では、真理値表より選択信号ｓ２は“１”、選択信号ｓ１、ｓ３、ｓ４は“０”となる。この結果、マルチプレクサ３４は、クロック信号ｘ、ｘ１、ｘ２、ｘ３のうち、遅延素子３２を経由したクロック信号ｘ２を選択し、遅延補正クロック信号ｅとして出力する。従って、この場合の遅延補正クロック信号ｅの遅延量Ｔｘｄ２は、Ｔｘｄ＋Ｔｄ１となる。
【００４３】
以上説明したように、製造条件、電源電圧値、使用温度による遅延量のばらつきを補正することにより、外部から供給されるクロック信号ｘに対して一定の範囲に周辺クロック信号を同期化出来る。
【００４４】
従って、本実施の形態の半導体集積回路では、クロック信号ｘの立ち上がりに対しテストパルスＰＴの立ち上がりに同期して遅延量を合わせ込むので、以下の効果を有する。
【００４５】
第１の効果として、クロック信号入力点、すなわち、ストローブポイントのデバッグが不要になる。
【００４６】
第２の効果として、テストプログラムにおけるクロック信号（ストローブ）のサーチを短縮できる。（例えば、０．５〜１．０ｓかかっていサーチが１ｍｓ以下に短縮）このため、量産でのテスト時間を大幅に削減出来るため、製造コストを低減出来る。
【００４７】
第３の効果として、クロック調整不備による良品の誤判定防止が出来る。
【００４８】
次に、本発明の第２の実施の形態を図１と共通の構成要素には共通の参照文字／数字を付して同様にブロックで示す図６を参照すると、この図に示す本実施の形態の半導体集積回路は、第１の実施の形態の半導体集積回路と同一構成のそれぞれ独立したクロック系統の回路ブロック１００、２００、３００を備える。
【００４９】
回路ブロック１００は、高速クロック、ここでは１ＧＨｚのクロック系統の回路ブロックであり、説明の便宜上、第１の実施の形態と同一の符号を付し、水晶発振器より成る発振回路１と、遅延検出部２と、遅延クロック作成部３と、クロックツリー部４と、テスト端子ＴＴ１とを備える。
【００５０】
回路ブロック２００は、低速クロック、ここでは３２ＫＨｚのクロック系統の回路ブロックであり、発振回路１Ａと、遅延検出部２Ａと、遅延クロック作成部３Ａと、クロックツリー部４Ａと、テスト端子ＴＴ２とを備える。
【００５１】
回路ブロック３００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）用クロック、ここでは１２ＭＨｚのクロック系統の回路ブロックであり、発生用の発振回路１Ｂと、遅延検出部２Ｂと、遅延クロック作成部３Ｂと、クロックツリー部４Ｂと、テスト端子ＴＴ３とを備える。
【００５２】
これら、回路ブロック１００、２００、３００の各々の動作は、上述の第１の実施の形態と同様であるので説明を省略する。
【００５３】
本実施の形態では、クロックツリー部４、４Ａ、４Ｂの各々の遅延補正クロック信号ｅ、ｇ、ｈを独立してコントロールすることが出来るため、テストパターンで想定したタイミングが各クロックツリー部系統で得ることが出来る。
【００５４】
通常クロック系統が違うユニットのテストを実施する場合、各クロックツリー部系統でのタイミング調整とクロックツリー部間のタイミング調整の必要があり、その合わせ込みに多大な時間が必要になる。
【００５５】
本実施の形態では、回路ブロック１００、２００、３００の各々のユニット間での非同期系の動作もテストパターンと一致した動作を得ることが出来るため、非同期テストパターンのデバッグも容易となるという新たな効果を有する。
【００５６】
【発明の効果】
以上説明したように、本発明の半導体集積回路は、テスト時に上記クロックツリー部の遅延量を検出し遅延量検出信号を出力する遅延検出部と、上記遅延量検出信号に基づき上記クロックツリー部に入力するクロック信号の遅延量を補正するための遅延補正クロックを作成する遅延クロック作成部とを備え、製造条件、電源電圧値、使用温度による遅延量のばらつきを補正することにより、外部から供給されるクロック信号に対して一定の範囲に周辺クロック信号を同期化出来るため、外部クロック信号の立ち上がりに対しテストパターンの立ち上がりに同期して遅延値を合わせ込むので、クロック信号入力点、すなわち、ストローブポイントのデバッグが不要になるという効果がある。
【００５７】
また、テストプログラムにおけるクロック信号（ストローブ）のサーチを短縮でき、量産でのテスト時間を大幅に削減出来るため、製造コストを低減出来るという効果がある。
【００５８】
さらに、クロック調整不備による良品の誤判定防止が出来るという効果がある。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の第１の実施の形態を示すブロック図である。
【図２】図１の比較回路及びマルチプレクサの各々の構成及び接続関係の詳細を示すブロック図である。
【図３】各選択信号の真理値を表形式で示した説明図である。
【図４】本実施の形態における動作の第１の例を示すタイムチャートである。
【図５】本実施の形態における動作の第２の例を示すタイムチャートである。
【図６】本発明の半導体集積回路の第２の実施の形態を示すブロック図である。
【図７】従来の半導体集積回路の一例を示すブロック図である。
【図８】従来の半導体集積回路における動作の一例を示すタイムチャートである。
【符号の説明】
１、１Ａ、１Ｂ　　発振回路
２、２Ａ、２Ｂ　　遅延検出部
３、３Ａ、３Ｂ　　遅延クロック作成部
４、４Ａ、４Ｂ　　クロックツリー部
２１、２２、２３、３１、３２、３３　　遅延素子
２４　　比較回路
３４　　マルチプレクサ
５１、５２、５３、５４　　周辺回路
１００、２００、３００　　回路ブロック
Ｆ２１、Ｆ２２、Ｆ２３　　ラッチ
Ｇ２１、Ｇ２２、Ｇ２３、Ｇ２４、Ｇ３１、Ｇ３２、Ｇ３３、Ｇ３４、Ｇ３５
論理回路
ＴＴ１、ＴＴ２、ＴＴ３　　テスト端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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