(57)【要約】【課題】昇圧回路の消費電流を削減する。【解決手段】昇圧回路本体３０に接続される負荷に応じて昇圧回路本体３０のスイッチング用のＦＥＴのサイズを実質的に変更する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
制御クロックを発生する制御回路と、該制御回路からの制御クロックを入力して複数のＦＥＴをスイッチング動作させチャージポンプ方式で電圧を昇圧させて出力する昇圧回路本体とを具備する昇圧回路において、
前記昇圧回路本体に接続される負荷に応じて前記ＦＥＴのサイズを実質的に変更するＦＥＴサイズ変更手段を設けたことを特徴とする昇圧回路。
【請求項２】
請求項１に記載の昇圧回路において、
前記ＦＥＴサイズ変更手段は、前記昇圧回路本体の出力電圧が低いときは前記ＦＥＴのサイズを実質的に大きくし、高いときは小さくすることを特徴とする昇圧回路。
【請求項３】
請求項２に記載の昇圧回路において、
前記ＦＥＴはドレインとソースを共通接続した複数のＦＥＴにより構成され、前記出力電圧が高いときは該複数のＦＥＴの内の選択されたＦＥＴがスイッチングを行うとともに他のＦＥＴはオフに固定され、低いときは前記複数のＦＥＴが同期してスイッチングを行うようにしたことを特徴とする昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳ半導体装置を使用した昇圧回路に係り、特に負荷の軽い場合に低消費電流となるようにしたチャージポンプ方式の昇圧回路に関するものである。
【０００２】
【従来の技術】
従来のチャージポンプ方式の昇圧回路の構成を図５に示す。チャージポンプ方式の昇圧回路では、発振回路１０で生成されるクロックＣＫを制御回路２０’で各昇圧用ＦＥＴに供給する互いに逆相のクロックＣＫ１、ＣＫ２に変換し、そのクロックで昇圧回路本体３０’のＦＥＴをオン／オフすることで容量に充電／放電を行い、所望の昇圧電圧を得る（特許文献１）。
【０００３】
図６に２倍昇圧用の場合の昇圧回路本体３０’の構成例を示す。この昇圧回路本体３０’は、ＰＭＯＳＦＥＴ３１，３２，３３、ＮＭＯＳＦＥＴ３４、およびキャパシタ３５，３６からなる。昇圧動作は、互いに逆相のクロックＣＫ１、ＣＫ２を供給することにより行う。クロックＣＫ１が「Ｈ」、ＣＫ２が「Ｌ」のときは、ＦＥＴ３２，３４がオンし、他のＦＥＴがオフすることによって、キャパシタ３５に電源端子３７の電圧ＶＤＤが充電される。クロックＣＫ１が「Ｌ」、ＣＫ２が「Ｈ」のときは、ＦＥＴ３１，３３がオンし、他のＦＥＴがオフすることにより、キャパシタ３５への充電電圧ＶＤＤに電源端子３７の電圧ＶＤＤを加算した２ＶＤＤの電圧がキャパシタ３６に充電される。以上の動作が繰り返されることにより、出力端子３８には２ＶＤＤの電圧が出力される（特許文献１）。
【０００４】
【特許文献１】特開２０００−２７０５４０号公報
【発明が解決しようとする課題】
ところが上記のような回路構成では、使用状況の最大負荷を想定して、発振回路１０のクロックＣＫの周波数や昇圧回路３０’のスイッチング用のＦＥＴサイズ（ＦＥＴのゲート幅）等の回路定数を決定している。このため、負荷の小さいときでも最大負荷を想定した条件下で動作することになり、消費電流（昇圧回路本体３０’での自己消費分）が大きくなるという問題があった。
【０００５】
昇圧回路本体３０’のＦＥＴサイズはかなり大きくなるため、その部分の消費電流の占める割合は大きく、携帯電話機等の消費電流を抑える要請の強い製品では、その消費電流を抑制する要請は大きかった。
【０００６】
本発明の目的は、負荷状態が軽いときは昇圧回路本体のＦＥＴによる消費電流が抑制されるようにして消費電流削減を図った昇圧回路を提供することである。
【０００７】
【課題を解決するための手段】
請求項１にかかる発明は、制御クロックを発生する制御回路と、該制御回路からの制御クロックを入力して複数のＦＥＴをスイッチング動作させチャージポンプ方式で電圧を昇圧させて出力する昇圧回路本体とを具備する昇圧回路において、前記昇圧回路本体に接続される負荷に応じて前記ＦＥＴのサイズを実質的に変更するＦＥＴサイズ変更手段を設けたことを特徴とする昇圧回路とした。
【０００８】
請求項２にかかる発明は、請求項１に記載の昇圧回路において、前記ＦＥＴサイズ変更手段は、前記昇圧回路本体の出力電圧が低いときは前記ＦＥＴのサイズを実質的に大きくし、高いときは小さくすることを特徴とする昇圧回路とした。
【０００９】
請求項３にかかる発明は、請求項２に記載の昇圧回路において、前記ＦＥＴはドレインとソースを共通接続した複数のＦＥＴにより構成され、前記出力電圧が高いときは該複数のＦＥＴの内の選択されたＦＥＴがスイッチングを行うとともに他のＦＥＴはオフに固定され、低いときは前記複数のＦＥＴが同期してスイッチングを行うようにしたことを特徴とする昇圧回路とした。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態の昇圧回路について説明する。図１は昇圧回路の構成を示すブロック図であり、クロックＣＫを発生する発振回路１０、その発振回路１０で発生したクロックＣＫを取り込み複数のクロックを発生する制御回路２０、その制御回路２０から出力する複数のクロックによってＦＥＴがオン／オフされチャージポンプ方式の昇圧を行う昇圧回路本体３０、および昇圧回路本体３０で昇圧された出力電圧ＶＯＵＴを検知して制御回路２０のクロック出力を制御する電圧検知回路４０からなる。
【００１１】
制御回路２０で発生するクロックは、クロックＣＫと同相のクロックＣＫ１，ＣＫ１Ａ，ＣＫ３Ａ、クロックＣＫと逆相のＣＫ２，ＣＫ２Ａの合計５個であり、電圧検知回路４０で検知される出力電圧ＶＯＵＴがある電圧Ｖａ未満のときは重負荷と判断して５個のクロックＣＫ１，ＣＫ２，ＣＫ１Ａ，ＣＫ２Ａ，ＣＫ３Ａを出力するが、ある電圧Ｖａ未満のときは軽負荷と判断してクロックＣＫ１Ａ，ＣＫ２Ａを「Ｈ」に固定し、クロックＣＫ３Ａを「Ｌ」に固定にする。
【００１２】
図２は昇圧回路本体３０の回路図である。３１，３１Ａ，３２，３２Ａ，３３，３３ＡはＰＭＯＳＦＥＴ、３４，３４ＡはＮＭＯＳＦＥＴ、３５，３６はキャパシタ、３７は電源端子、３８は出力端子である。ＦＥＴ３１と３１Ａ、ＦＥＴ３２と３２Ａ、ＦＥＴ３３と３３Ａ、ＦＥＴ３４と３４Ａはそれぞれドレインとソースが共通接続された対のＦＥＴを構成し、それぞれは並列動作するときはＦＥＴの実質的サイズが大きい場合と等価となる。また、ＦＥＴ３１，３３，３４はクロックＣＫ１で制御され、ＦＥＴ３２はクロックＣＫ２で制御される。さらに、ＦＥＴ３１Ａ，３３ＡはクロックＣＫ１Ａで制御され、３２ＡはクロックＣＫ２Ａで制御され、ＦＥＴ３４ＡはクロックＣＫ３Ａで制御される。電圧検知回路４０、制御回路２０、昇圧回路本体３０のＦＥＴ選択部分等は「ＦＥＴサイズ変更手段」を構成する。
【００１３】
さて、軽負荷時は、電圧検知回路４０の検知信号によって制御回路２０からクロックＣＫ１，ＣＫ２のみが出力され、クロックＣＫ１Ａ，ＣＫ２Ａは「Ｈ」、クロックＣＫ３Ａは「Ｌ」に固定されるので、昇圧回路本体３０ではＦＥＴ３１Ａ，３２Ａ，３３Ａ，３４Ａはオフ状態にある。クロックＣＫ１が「Ｈ」、ＣＫ２が「Ｌ」になると、ＦＥＴ３２，３４がオン、ＦＥＴ３１，３３がオフしてキャパシタ３５に電源電圧ＶＤＤが充電される。クロックＣＫ１が「Ｌ」、ＣＫ２が「Ｈ」になると、ＦＥＴ３２，３４がオフ、ＦＥＴ３１，３３がオンしてキャパシタ３５の充電電圧ＶＤＤに電源端子３７の電圧ＶＤＤを加算した２ＶＤＤの電圧がキャパシタ３６に充電される。この動作の繰り返しにより、出力端子３８には２ＶＤＤの安定した昇圧電圧ＶＯＵＴが出力する。このときは、上記のようにドレインとソースが共通接続された対のＦＥＴの一方のみが動作するのでＦＥＴのサイズが小さくなったと等価になり、昇圧回路本体３０での消費電流が少なくなる。
【００１４】
一方、重負荷時は、電圧検知回路４０の検知信号によって制御回路２０からクロックＣＫ１，ＣＫ２，ＣＫ１Ａ，ＣＫ２Ａ，ＣＫ３Ａが出力する。クロックＣＫ１，ＣＫ１Ａ，ＣＫ３Ａが「Ｈ」、クロックＣＫ２，ＣＫ２Ａが「Ｌ」になると、ＦＥＴ３２，３４，３２Ａ，３４Ａがオン、ＦＥＴ３１，３３，３１Ａ，３３Ａがオフしてキャパシタ３５に電源電圧ＶＤＤが充電される。クロックＣＫ１、ＣＫ１Ａ、ＣＫ３Ａが「Ｌ」、クロックＣＫ２、ＣＫ２Ａが「Ｈ」になると、ＦＥＴ３２，３４，３２Ａ，３４Ａがオフ、ＦＥＴ３１，３３，３１Ａ，３３Ａがオンしてキャパシタ３５の充電電圧ＶＤＤに電源端子３７の電圧ＶＤＤを加算した２ＶＤＤの電圧がキャパシタ３６に充電される。この動作の繰り返しにより、出力端子３８には２ＶＤＤの安定した昇圧電圧ＶＯＵＴが出力する。このときは、上記のようにドレインとソースが共通接続された対のＦＥＴが同期してスイッチングするのでＦＥＴのサイズが大きくなったと等価になり、昇圧回路本体３０内での消費電流が増えるが、重負荷の要求する大きな電流を供給することができる。
【００１５】
図３に昇圧電圧と負荷電流の特性を示す。Ａ，Ｂ，Ｃ，Ｄは昇圧回路本体３０内のＦＥＴの実質的サイズの違いを表し、ＢはＡの２倍、ＣはＡの３倍、ＤはＡの４倍の場合である。所望の昇圧電圧を得るには負荷電流が大きくなるほど大きなＦＥＴサイズが必要となることがわかる。
【００１６】
図４に昇圧回路本体３０内のＦＥＴの実質的サイズを変えた場合の消費電流（無負荷時＝自己消費分）の特性を示す。Ａ〜Ｄは図３と同じＦＥＴサイズである。ＦＥＴサイズが大きいほど、自己消費分の消費電流が大きいことがわかる。
【００１７】
以上から、負荷の軽重に応じてＦＥＴサイズを切り替えることで、消費電流抑制効果があることがわかる。なお、図１，２の昇圧回路では２倍の昇圧電圧を得る場合の例について説明したが、Ｎ（Ｎ≧２）倍の昇圧電圧を得る昇圧回路に適用できることは勿論である。また、ＦＥＴサイズを変える方法としては、図２に示す対をなすＦＥＴのそれぞれのサイズを同一あるいは異なるサイズとする方法の他、３個以上のＦＥＴを並列接続し、その全部を並列動作させたり一部を動作させたりすることでＦＥＴの実質的サイズを変更することも可能である。後者の場合も、並列接続されたＦＥＴのそれぞれのサイズは同一あるいは異なるサイズとすることができる。
【００１８】
【発明の効果】
以上説明したように、本発明によれば昇圧回路本体のスイッチング用のＦＥＴの実質的サイズを負荷の軽重に応じて変化させるので、昇圧回路本体内での消費電流の低減を図ることができる利点がある。
【図面の簡単な説明】
【図１】本発明の１つの実施形態の昇圧回路のブロック図である。
【図２】図１の昇圧回路本体の回路図である。
【図３】ＦＥＴサイズを変えた場合の負荷電流と昇圧電圧の関係を示す特性図である。
【図４】ＦＥＴサイズと消費電流との関係を示す特性図である。
【図５】従来の昇圧回路のブロック図である。
【図６】図５の昇圧回路本体の回路図である。
【符号の説明】
１０：発振回路
２０、２０’：制御回路
３０，３０’：昇圧回路本体、３１，３１Ａ，３２，３２Ａ，３３，３３Ａ：ＰＭＯＳＦＥＴ、３４，３４Ａ：ＮＭＯＳＦＥＴ、３５，３６：キャパシタ、３７：電源端子、３８：出力端子
４０：電圧検知回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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