(57)【要約】【課題】プロセスコストを上昇させることなく、Ｑ値の改善を図ることの可能な半導体装置及びその製造方法を提供すること。【解決手段】半導体基板１に形成された第１のＤＴＩ２により素子分離されたトランジスタ領域３と、第２のＤＴＩ４上に形成されたインダクタ領域５を備え、前記第１のＤＴＩ内をシリコン酸化膜６とポリシリコン７により充填し、前記第２のＤＴＩ内はシリコン酸化膜６により充填している。【選択図】　図１
2004071940.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された第１のＤＴＩにより素子分離されたトランジスタ領域と、第２のＤＴＩ上に形成されたインダクタ領域を備え、前記第１のＤＴＩ内はシリコン酸化膜とポリシリコンにより充填され、前記第２のＤＴＩ内はシリコン酸化膜により充填されていることを特徴とする半導体装置。
【請求項２】
前記第１のＤＴＩ内のシリコン酸化膜厚ｄは、前記第２のＤＴＩ幅をＸ２としたとき、
ｄ≧Ｘ２／２
であることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上にトランジスタ領域を形成する工程と、
所定位置に第１の溝及び第２の溝を形成する工程と、
前記第１の溝の壁面に所定の膜厚のシリコン酸化膜を形成するとともに、前記第２の溝をシリコン酸化膜で充填して第１のＤＴＩを形成する工程と、
前記第１の溝内部にポリシリコンを充填して第２のＤＴＩを形成する工程と、前記第１のＤＴＩ上にインダクタ領域を形成する工程を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にインダクタを混載したＢｉＣＭＯＳ−ＬＳＩ等の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、受動素子を混載するＢｉＣＭＯＳ−ＬＳＩの開発が進められており、混載デバイスとしての特性向上が要求されている。一般に、ＢｉＣＭＯＳにおいては、その寄生容量の低減のため、素子分離にＤＴＩ（Ｄｅｅｐ　ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）が用いられている。そして、このようなＤＴＩにシリコン酸化膜とポリシリコンを充填することにより、応力による結晶欠陥を抑制することができる。
【０００３】
図１３に従来のインダクタを混載したＢｉＣＭＯＳ−ＬＳＩの構造を示す。図に示すように、Ｐ型基板１中に形成されたＤＴＩ２により素子分離されたＮＰＮトランジスタ部３と、表面に形成されたインダクタ５が混載された構成になっており、ＤＴＩ２には順次シリコン酸化膜６とポリシリコン膜７が形成、充填されている。そして、このようなインダクタを混載したＢｉＣＭＯＳ−ＬＳＩは、図１４（ａ）に示すように、ＮＰＮトランジスタ部の形成される領域を取り囲むように、通常のパターニングにより溝２’を形成し、図１４（ｂ）、（ｃ）に示すように、シリコン酸化膜とポリシリコン膜を順次形成、充填してＤＴＩを形成、素子領域を形成した後、ＮＰＮトランジスタの１ｓｔＡＬ配線３６、２ｎｄＡＬ配線３８を形成すると同時に、ＶＩＡと２ｎｄＡＬ配線を用いてインダクタ５を形成した後、ＴＯＰパッシベーション膜を形成することにより、形成される。
【０００４】
【発明が解決しようとする課題】
このような従来のインダクタを混載したＢｉＣＭＯＳ−ＬＳＩにおいて、以下のような問題があった。図１５にインダクタ等価回路を示すように、配線の寄生抵抗（Ｒ１）、インダクタンス（Ｌ）、配線と基板間の寄生容量（Ｃ）、基板寄生抵抗（Ｒ２）からなる。インダクタの性能指標としてＱ値、すなわち、インピーダンスのＲＥＡＬ、とＩＭＡＧＩＮＡＲＹの比、を用いるが、Ｒ１、Ｃが大きいほど、Ｑ値が劣化する。従来技術では、配線〜基板間の層間膜厚＝２．２μｍであり、Ｑ値＝６．５と低いことが回路上問題となっていた。
【０００５】
このような問題を解決するために、インダクタの下部にＤＴＩを設け、インダクタと基板間の寄生容量を下げる試みがなされている。しかしながら、混載される他の素子の製造プロセスと独立したプロセスで形成されるため、プロセスコストが上昇するという問題があった。
【０００６】
そこで、本発明は、従来の半導体装置及びその製造方法における欠点を取り除き、プロセスコストを上昇させることなく、Ｑ値の改善を図ることの可能な半導体装置及びその製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板に形成された第１のＤＴＩにより素子分離されたトランジスタ領域と、第２のＤＴＩ上に形成されたインダクタ領域を備え、前記第１のＤＴＩ内はシリコン酸化膜とポリシリコンにより充填され、前記第２のＤＴＩ内はシリコン酸化膜により充填されていることを特徴とするものである。
【０００８】
また、本発明の半導体装置において、前記第１のＤＴＩ内のシリコン酸化膜厚ｄは、前記第２のＤＴＩ幅をＸ２としたとき、
ｄ≧Ｘ２／２
であることを特徴としている。
【０００９】
そして、本発明の半導体装置の製造方法は、半導体基板上にトランジスタ領域を形成する工程と、所定位置に第１の溝及び第２の溝を形成する工程と、前記第１の溝の壁面に所定の膜厚のシリコン酸化膜を形成するとともに、前記第２の溝をシリコン酸化膜で充填して第１のＤＴＩを形成する工程と、前記第１の溝内部にポリシリコンを充填して第２のＤＴＩを形成する工程と、前記第１のＤＴＩ上にインダクタ領域を形成する工程を備えることを特徴とするものである。
【００１０】
【発明の実施の形態】
以下本発明の実施形態について、図を参照して説明する。
【００１１】
図１に本発明のインダクタを混載したＢｉＣＭＯＳ−ＬＳＩの構造を示す。図に示すように、Ｐ型基板１中に形成されたＤＴＩ２により素子分離されたＮＰＮトランジスタ部３と、ＤＴＩ４上に形成されたインダクタ５が混載された構成になっている。ＮＰＮトランジスタ部３のＤＴＩ２には順次シリコン酸化膜６とポリシリコン膜７が形成、充填されており、インダクタ５のＤＴＩ４はシリコン酸化膜６のみで充填されている。そして、このように構成されるインダクタを混載したＢｉＣＭＯＳ−ＬＳＩは以下のように形成される。
【００１２】
先ず、図２（ａ）に示すように、面方位（１００）、比抵抗＝１０（ｏｈｍ・ｃｍ）のＰ型シリコン基板１を酸化し、シリコン酸化膜８を形成する。
【００１３】
そして、図２（ｂ）に示すように、フォトレジスト９の開口を設け、ＮＰＮトランジスタのコレクタＮ＋埋め込み層を形成する領域に、Ｎ＋不純物のＡｓを加速電圧＝５０ＫＶ、ドーズ＝８×１０１５ｃｍ−２の条件でイオン注入する。
【００１４】
フォトレジスト９の剥離の後、図２（ｃ）に示すように、Ｎ２雰囲気、１０００℃、６０分のアニールを行い、Ｎ＋層１０を形成し、さらに、１０２５℃、Ｏ２＋Ｈ２雰囲気で９分酸化を行い、Ｎ＋層１０上に２００ｎｍの酸化膜８’を形成する。このときＡｓをイオン注入していない部分の酸化膜は薄くつき、Ｎ＋境界部に、Ｓｉ基板段差が４０ｎｍ程形成され、後のフォトレジストパターニングの際に基準に用いる。さらに、１１９０℃、Ｎ２雰囲気、２５分のアニールにより、Ａｓを十分拡散し、酸化膜８’を除去した後、図２（ｄ）に示すように、リンを１×１０１６ｃｍ−３添加したエピタキシャル層１１を、厚さ＝１．１μｍ成長させる。このエピタキシャル成長は、たとえば、ガス＝ＳｉＨ４、不純物ガス＝ＰＨ３、圧力＝４０００Ｐａ、温度＝１０５０℃の条件で行う。
【００１５】
次に、図３（ａ）に示すように、シリコン酸化膜１２を８５０℃の熱酸化で２５ｎｍ成膜するとともに、Ｎ＋層１０’を形成する。　一方、ＣＭＯＳトランジスタのＰＷＥＬＬを形成する領域には、フォトレジストの開口を設け、イオン注入により、ＰＷＥＬＬの不純物注入を行う。イオン注入条件は、イオン種＝Ｂ＋、加速電圧＝１６０ｋＶ、ドーズ＝１．１×１０１３ｃｍ−２とする。そして、フォトレジストの剥離の後、今度はＮＷＥＬＬを形成する領域に、フォトレジストの開口を設け、イオン注入により、ＮＷＥＬＬの不純物注入を行う。イオン注入条件は、イオン種＝Ｐ＋、加速電圧＝１６０ｋＶ、ドーズ＝３．４×１０１２ｃｍ−２とする。フォトレジストの剥離の後、１０８０℃、Ｎ２雰囲気、１８０分のアニールにより、ＰＷＥＬＬ、ＮＷＥＬＬを形成する。
【００１６】
そして、図３（ｂ）に示すように、ポリシリコン膜１３を３９０ｎｍ、シリコン酸化膜１４を３００ｎｍそれぞれ減圧ＣＶＤ法により、成膜し、図３（ｃ）に示すように、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）形成のため、フォトレジストのパターニングとＲＩＥ法などによる異方性エッチングによりシリコン酸化膜１４、ポリシリコン１３、シリコン酸化膜１２をパターニングし、フォトレジストを剥離する。そして、図３（ｄ）に示すように、シリコン酸化膜１４をマスクとし、ＲＩＥ法などによる異方性エッチングによりエピタキシャル層１１を０．５μｍの深さにエッチングする。
【００１７】
次に、図４（ａ）に示すように、減圧ＣＶＤ法などにより、シリコン酸化膜１５を堆積し、ＤＴＩ形成のため、ＮＰＮトランジスタ部３を形成する領域を取り囲むように、開口幅（Ｘ１）＝１．５μｍのフォトレジストパターンを形成し、同時に、インダクタの形成される領域には、開口幅（Ｘ２）＝０．４μｍのフォトレジストの開口を格子状に設け、図４（ｂ）に示すように、ＲＩＥ法によりシリコン酸化膜１５の開口部を形成し、フォトレジストを剥離する。そして、図４（ｃ）に示すように、パターニングされたシリコン酸化膜１５をマスクとしたＲＩＥ法などによる異方性エッチングにより、例えば深さ５μｍになるよう開口幅Ｘ１の溝２’、開口幅Ｘ２の溝４’を形成した後、図４（ｄ）に示すように、イオン種ボロン、加速電圧３５ＫｅＶ、ドーズ５×１０１３ｃｍ−２の条件でイオン注入を行い、溝の底に溝間の分離耐圧を高めるためのＰ型高濃度領域１６を形成する。
【００１８】
次に、図５（ａ）に示すように、ＮＨ４Ｆなどによるエッチングによりシリコン酸化膜１５を除去し、図５（ｂ）に示すように、１０００℃の酸化により溝内壁を含めた全面にシリコン酸化膜１７を３５ｎｍ成膜した後、図５（ｃ）に示すように、減圧ＣＶＤ法などにより溝内壁を含めた全面にシリコン酸化膜１８を２００ｎｍ成膜して、シリコン酸化膜厚を合わせてｄ＝２３０ｎｍすると、インダクタの形成される領域の溝４’には、完全にシリコン酸化膜が充填され、ＮＰＮトランジスタ部３周辺の溝２’には完全に充填されていない状態となる。そして、図５（ｄ）に示すように、減圧ＣＶＤ法などによりポリシリコン膜１９を１．４μｍ堆積した後、溝２’のみにポリシリコンが充填され残るように　ＣＤＥ（Ｃｈｅｍｉｃａｌ　Ｄｒｙ　Ｅｔｃｈｉｎｇ）法などによりをエッチングする。
【００１９】
次に、図６（ａ）に示すように、減圧ＣＶＤ法などにより、シリコン酸化膜２０を６５０ｎｍ成膜し、図６（ｂ）に示すように、これをＣＭＰ法（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）を用いた研磨エッチングにより、ポリシリコン１３の表面まで均一にエッチングした後、図６（ｃ）に示すように、ＣＤＥ法などによりポリシリコン１３をエッチングする。そして、図６（ｄ）に示すように、フォトレジストのパターニングにより、ＮＰＮトランジスタのコレクタ部のみに、たとえば、イオン種＝Ｐ＋、加速電圧＝５０ｋＶ、ドーズ＝１．５×１０１５ｃｍ−２の条件でイオン注入を行い、フォトレジストを剥離した後、９５０℃、Ｎ２雰囲気、６０分のアニールにより、十分拡散させ、コレクタ部引き出しＮ＋型層２１を形成する。
一方、図示してないが、ＮＭＯＳのチャネル領域にフォトレジストの開口を設け、イオン注入により、ＮＭＯＳチャネル領域のチャネル不純物の注入を行う。イオン注入条件は、イオン種＝Ｂ＋、加速電圧＝１２０ｋＶ，ドーズ＝８×１０１２ｃｍ−２、及び、イオン種＝Ｂ＋、加速電圧＝２５ｋＶ、ドーズ＝２．８×１０１２ｃｍ−２で行う。同様にＰＭＯＳチャネル領域にフォトレジストの開口を設け、ＰＭＯＳチャネルの不純物注入を行う。イオン注入条件は、イオン種＝Ｐ＋＋、加速電圧＝１５０ｋＶ、ドーズ＝１．６×１０１３ｃｍ−２、及び、イオン種＝Ａｓ＋＋、加速電圧＝１５０ｋＶ、ドーズ＝１．８×１０１３ｃｍ−２、及び、イオン種＝Ｂ＋、加速電圧＝２０ｋＶ、ドーズ＝４．８×１０１２ｃｍ−２で行う。
次に、図７（ａ）に示すように、ＮＨ４Ｆなどによるエッチングによりシリコン酸化膜１２をエッチングし、８５０℃の酸化によりシリコン酸化膜２２を１５ｎｍ成膜し、図７（ｂ）に示すように、全面にＣＭＯＳのゲート電極に用いるポリシリコン膜２３をＬＰＣＶＤなどで２００ｎｍ堆積し、たとえばイオン種＝Ａｓ＋、加速電圧＝４０ＫＶ、ドーズ＝１×１０１５ｃｍ−２の条件でイオン注入を行う。そして、この上に５０ｎｍ程度のシリコン酸化膜を常圧ＣＶＤ法などで堆積し、Ｎ２雰囲気、９５０℃、３０秒のアニールでポリシリコン膜２３を低抵抗化した後、シリコン酸化膜をＮＨ４Ｆなどで剥離し、図７（ｃ）に示すように、ポリシリコン膜２３をパターニングしてＣＭＯＳゲート電極（図示せず）を形成する。そして、図７（ｄ）に示すように、フォトレジストのパターニングにより、ＮＰＮトランジスタコレクタ引き出し部に開口を設け、イオン種＝Ａｓ＋、加速電圧＝５０ＫＶ、ドーズ＝５×１０１５ｃｍ−２の条件でイオン注入し、Ｎ＋層２４を形成する。同時にＮＭＯＳソースドレイン部と、ＮＷＥＬＬ引き出し部にもイオン注入する。フォトレジストの剥離の後、同様に、ＰＭＯＳソースドレイン部と、ＰＷＥＬＬ引き出し部に、フォトレジストの開口を設け、イオン種＝ＢＦ２、加速電圧＝３５ｋＶ、ドーズ＝３．０×１０１５ｃｍ−２の条件で、イオン注入行い、フォトレジストを剥離する。
次に、図８（ａ）に示すように、ＣＭＯＳ保護膜となるシリコン酸化膜２５を２００ｎｍ程ＣＶＤ法で堆積し、フォトレジストのパターニングとＮＨ４ＦなどによるエッチングによりＮＰＮバイポーラの素子領域のシリコン酸化膜２５、２２を同時に取り除き、フォトレジストを剥離し、図８（ｂ）に示すように、エピタキシャル成長によりエピタキシャル層１１の表面が露出している部分に選択的に単結晶シリコンのエピタキシャル層が形成され、エピタキシャル層１１が露出していない部分にはポリシリコン層が形成されるように、例えば６５０℃でＳｉＨ４、Ｂ２Ｈ６ガスを用いて、不純物ボロン添加量を２×１０１８ｃｍ−３、膜厚１００ｎｍのエピタキシャルベース層２６、ポリシリコン膜２７を形成する。そして、図８（ｃ）に示すように、ＣＶＤ法などでシリコン酸化膜を堆積、パターニングし、ＮＰＮの真性バイポーラ領域にシリコン酸化膜２８を形成し、図８（ｄ）に示すように、その上に、ＣＶＤ法などでポリシリコン膜２９を２００ｎｍ程度堆積する。
次に、図９（ａ）に示すように、フォトレジストのパターニングとＲＩＥ法などによるエッチングにより、ポリシリコン膜２９、エピタキシャルベース層２６、ポリシリコン膜２７を同時にパターニングし、フォトレジストを剥離し、図９（ｂ）に示すように、ＣＶＤ法などでシリコン酸化膜３０、シリコン窒化膜３１をそれぞれ１００ｎｍ程度堆積する。そして、図９（ｃ）に示すように、フォトレジストのパターニングとＲＩＥ法などによるエッチングにより、エミッタ部のシリコン窒化膜３１、シリコン酸化膜３０、ポリシリコン膜２９を連続してエッチングし、フォトレジストを剥離し、図９（ｄ）に示すように、減圧ＣＶＤ法などでシリコン窒化膜を１００ｎｍ程度堆積し、ＲＩＥ法を用いた全面エッチングにより、シリコン窒化膜の側壁３２を形成する。
【００２０】
次に、図１０（ａ）に示すように、次に、ＮＨ４Ｆなどを用いたエッチングにより、開口部のシリコン酸化膜２８をエッチングし、図１０（ｂ）に示すように、ＣＶＤ法などでポリシリコン膜３３を２００ｎｍ程度堆積し、Ａｓを加速電圧＝５０ｋＶ、ドーズ＝１×１０１６ｃｍ−２の条件でイオン注入した後、ＣＶＤ法などでシリコン酸化膜（図示せず）を堆積し、例えば９００℃、Ｎ２雰囲気、１０分のアニールにより不純物の拡散と活性化を行いエミッタＮ＋層３４を形成した後、ポリシリコン膜３３上に堆積されたシリコン酸化膜をＮＨ４Ｆエッチングなどで剥離する。そして、図１０（ｃ）に示すように、フォトレジストのパターニングとＲＩＥ法などによるエッチングにより、ポリシリコン膜３３をパターニングし、フォトレジストを剥離する。
次に、図１１（ａ）に示すように、ＣＶＤ法などでシリコン酸化膜３５を堆積し、レジスト塗布とＲＩＥの全面エッチングにより平坦化し、コンタクト開口、１ｓｔＡＬ配線３６を形成し、図１１（ｂ）に示すように、シリコン酸化膜３７を堆積し、レジスト塗布とＲＩＥの全面エッチングにより平坦化する。
そして、図１１（ｃ）に示すように、フォトレジストのパターニングとＲＩＥエッチングにより、ＶＩＡホールを形成し、２ｎｄＡＬ配線３８を形成する。このとき、図１２に上面図を示すように、１ｓｔＡＬ配線３６、２ｎｄＡＬ配線３８よりインダクタ５が形成される。さらに、周知の工程を用いて、ＴＯＰパッシベーション膜３９を形成して、図１に示すインダクタを混載したＢｉＣＭＯＳ−ＬＳＩが形成される。
このように作成されたＬＳＩにおいて、インダクタの下部に、誘電率の低いシリコン酸化膜を埋め込んだＤＴＩを格子状に形成しているため、インダクタの配線と基板間の寄生容量（Ｃ）が大幅に削減される。このことにより、従来技術のＱ値＝６．５が、本発明により９．５に改善された。
【００２１】
本実施形態において、シリコン酸化膜を埋め込んだＤＴＩを格子状に形成したが、ＤＴＩ幅が一定であれば、その配置形態は特に限定されるものではなく、例えば、ストライプ状、ドット状などでも良い。また、インダクタの面積に対して、シリコン酸化膜を埋め込んだＤＴＩの占有率は、その効果、製造メリットを考えると３０〜７５％程度が適当である。尚、インダクタ下部のＤＴＩ中にシリコン酸化膜を埋め込むためには、溝２’内のシリコン酸化膜厚ｄは、溝４’幅をＸ２としたとき、ｄ≧Ｘ２／２であることが必要であり、ＮＰＮトランジスタ部のＤＴＩ中にポリシリコンを充填するためには、ＮＰＮトランジスタ部のＤＴＩ幅Ｘ１は、Ｘ１≧２ｄであることが必要である。
【００２２】
尚、本願発明において、インダクタ下部のＤＴＩには、ポリシリコンが充填されていないため、ＤＴＩ付近に若干の結晶欠陥が発生するものの、インダクタの性能に影響するものではない。
【００２３】
【発明の効果】
本発明によれば、プロセスコストを上昇させることなく、Ｑ値の改善を図ることの可能な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す図。
【図２】本発明の半導体装置の製造工程を示す図。
【図３】本発明の半導体装置の製造工程を示す図。
【図４】本発明の半導体装置の製造工程を示す図。
【図５】本発明の半導体装置の製造工程を示す図。
【図６】本発明の半導体装置の製造工程を示す図。
【図７】本発明の半導体装置の製造工程を示す図。
【図８】本発明の半導体装置の製造工程を示す図。
【図９】本発明の半導体装置の製造工程を示す図。
【図１０】本発明の半導体装置の製造工程を示す図。
【図１１】本発明の半導体装置の製造工程を示す図。
【図１２】本発明の半導体装置の製造工程を示す図。
【図１３】従来の半導体装置を示す図。
【図１４】従来の半導体装置の製造工程を示す図。
【図１５】インダクタ等価回路を示す図。
【符号の説明】
１　Ｐ型基板
２、４　ＤＴＩ
２’、４’　溝
３　ＮＰＮトランジスタ部
５　インダクタ
６、８、８’、１２、１４、１７、１８、２０、２２、２５、２８、３０、３５、１５、３７　シリコン酸化膜
７、１３、１９、２３、２７、２９、３３　ポリシリコン膜
９　レジスト
１０、１０’、２４、３４　Ｎ＋層
１１、２６　エピタキシャル層
１６　Ｐ型高濃度領域
２１　コレクタ部引き出しＮ＋型層
３１　シリコン窒化膜
３２　側壁（シリコン窒化膜側壁）
３６　１ｓｔＡＬ配線
３８　２ｎｄＡＬ配線
３９　ＴＯＰパッシベーション膜
【図１】
2004071940.tif 000003
【図２】
2004071940.tif 000004
【図３】
2004071940.tif 000005
【図４】
2004071940.tif 000006
【図５】
2004071940.tif 000007
【図６】
2004071940.tif 000008
【図７】
2004071940.tif 000009
【図８】
2004071940.tif 000010
【図９】
2004071940.tif 000011
【図１０】
2004071940.tif 000012
【図１１】
2004071940.tif 000013
【図１２】
2004071940.tif 000014
【図１３】
2004071940.tif 000015
【図１４】
2004071940.tif 000016
【図１５】
2004071940.tif 000017