(57)【要約】【課題】外部電源電圧の影響を防止し、かつ、半導体記憶装置の安定動作が可能な内部電源電圧を生成する電源回路を内蔵した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、電源回路７０を備える。電源回路７０は、参照電圧ＶＲＥＦＤを生成する参照電圧発生回路７２と、参照電圧ＶＲＥＦＤを用いて外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨを生成する昇圧回路７１と、参照電圧ＶＲＥＦＰを生成する参照電圧発生回路７３と、内部電源電圧ＶＤＤＨを参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成するＶＤＣ回路７４とを含む。そして、生成された内部電源電圧ＶＤＤ４は、ＤＬＬへ供給され、ＤＬＬは、内部電源電圧ＶＤＤ４の電圧レベルに応じた位相を有する周期信号を生成する。【選択図】　　　　図３
2004071095.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルアレイと、
外部電源電圧の電圧レベルを変更して第１の内部電源電圧を生成し、その生成した第１の内部電源電圧の電圧レベルを変更して第２の内部電源電圧を生成する電源回路と、
前記電源回路から供給された前記第２の内部電源電圧の電圧レベルに応じた位相を有する周期信号を生成する周期信号生成回路と、
前記メモリセルアレイから読み出された読出データを前記周期信号に同期して外部へ出力する出力回路とを備える半導体記憶装置。
【請求項２】
前記電源回路は、前記外部電源電圧を昇圧して前記第１の内部電源電圧を生成し、その生成した第１の内部電源電圧を降圧して前記第２の内部電源電圧を生成する、請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイに含まれるワード線を選択的に活性化するワード線ドライバをさらに備え、
前記電源回路は、
前記ワード線を活性化する昇圧電圧として前記外部電源電圧を昇圧して前記第１の内部電源電圧を生成する昇圧電圧生成回路と、
前記第１の内部電源電圧を降圧して前記第２の内部電源電圧を生成する降圧回路とを含み、
前記昇圧電圧生成回路は、前記生成した第１の内部電源電圧を前記ワード線ドライバおよび前記降圧回路へ供給する、請求項２に記載の半導体記憶装置。
【請求項４】
参照電圧を外部から受けるパッドをさらに備え、
前記降圧回路は、前記第１の内部電源電圧を前記パッドから供給された参照電圧まで降圧して前記第２の内部電源電圧を生成する、請求項２に記載の半導体記憶装置。
【請求項５】
前記電源回路は、前記第１の内部電源電圧に基づいて参照電圧を生成し、前記第１の内部電源電圧を前記参照電圧まで降圧して前記第２の内部電源電圧を生成する、請求項２に記載の半導体記憶装置。
【請求項６】
前記電源回路は、
前記外部電源電圧を昇圧して前記第１の内部電源電圧を生成する昇圧回路と、前記第１の内部電源電圧を降圧して前記参照電圧を発生する参照電圧発生回路と、
前記昇圧回路から供給された前記第１の内部電源電圧を前記参照電圧発生回路から供給された参照電圧まで降圧して前記第２の内部電源電圧を生成する降圧回路とを含む、請求項５に記載の半導体記憶装置。
【請求項７】
前記電源回路は、
前記外部電源電圧を昇圧して前記第１の内部電源電圧を生成する昇圧回路と、
参照電圧を発生する参照電圧発生回路と、
前記第２の内部電源電圧よりも電圧レベルが低い第３の内部電源電圧を生成し、その生成した第３の内部電源電圧の電圧レベルが前記参照電圧の電圧レベルになるように前記昇圧回路からの前記第１の内部電源電圧を降圧して前記第２の内部電源電圧を生成する電源電圧生成回路とを含む、請求項２に記載の半導体記憶装置。
【請求項８】
前記電源電圧生成回路は、
前記第２の内部電源電圧を降圧して第３の内部電源電圧を生成するレベルシフト回路と、
前記第３の内部電源電圧を前記参照電圧と比較し、前記第３の内部電源電圧が前記参照電圧になるように前記第１の内部電源電圧を降圧して前記第２の内部電源電圧を生成する降圧回路とを含む、請求項７に記載の半導体記憶装置。
【請求項９】
前記電源回路は、前記外部電源電圧を昇圧して前記第１の内部電源電圧よりも電圧レベルが高い第３の内部電源電圧を生成し、その生成した第３の内部電源電圧を複数回降圧して前記第２の内部電源電圧を生成する、請求項２に記載の半導体記憶装置。
【請求項１０】
前記電源回路は、前記第３の内部電源電圧に基づいて前記降圧回数に応じた複数の参照電圧を生成し、その生成した複数の参照電圧を用いて前記第３の内部電源電圧を複数回降圧し、前記第２の内部電源電圧を生成する、請求項９に記載の半導体記憶装置。
【請求項１１】
前記電源回路は、
前記外部電源電圧を昇圧して前記第１の内部電源電圧よりも電圧レベルが高い第３の内部電源電圧を生成する昇圧回路と、
前記第３の内部電源電圧を降圧して第１の参照電圧を発生する第１の参照電圧発生回路と、
前記第３の内部電源電圧を前記第１の参照電圧まで降圧して前記第１の内部電源電圧を生成する第１の降圧回路と、
前記第１の内部電源電圧を降圧して第２の参照電圧を発生する第２の参照電圧発生回路と、
前記第１の内部電源電圧を前記第２の参照電圧まで降圧して前記第２の内部電源電圧を生成する第２の降圧回路とを含む、請求項９に記載の半導体記憶装置。
【請求項１２】
前記電源回路は、指令信号の種類に応じて昇圧レベルを変えて前記第１の内部電源電圧を生成する、請求項２に記載の半導体記憶装置。
【請求項１３】
前記電源回路は、当該半導体記憶装置に供給される電流が通常動作時の電流よりも少ないとき第１の電圧レベルを有する第１の参照電圧を用いて第３の電圧レベルを有する前記第１の内部電源電圧を生成し、当該半導体記憶装置に供給される電流が通常動作時の電流であるとき前記第１の電圧レベルよりも高い第２の電圧レベルを有する第２の参照電圧を用いて前記第３の電圧レベルよりも高い第４の電圧レベルを有する前記第１の内部電源電圧を生成する、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記電源回路は、
各々電圧レベルが異なる複数の参照電圧を発生し、その発生した複数の参照電圧の中から前記指令信号の種類に応じた参照電圧を選択して出力する参照電圧発生回路と、
前記参照電圧発生回路から受けた参照電圧まで前記外部電源電圧を昇圧して前記第１の内部電源電圧を生成する昇圧回路と、
前記昇圧回路からの前記第１の内部電源電圧を降圧して前記第２の内部電源電圧を生成する降圧回路とを含む、請求項１２に記載の半導体記憶装置。
【請求項１５】
前記第２の内部電源電圧は、前記外部電源電圧の電圧レベルよりも高い電圧レベルを有する、請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、電圧レベルが安定した内部電源電圧を生成する電源回路を内蔵した半導体記憶装置に関するものである。
【０００２】
【従来の技術】
高容量で、かつ、高速にデータを入出力する半導体記憶装置としてＤＤＲ−ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｒｏｎｏｕｓ　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が実用化されている。
【０００３】
このＤＤＲ−ＳＤＲＡＭは、周期信号の立上りと立下りとに同期してデータを入出力する半導体記憶装置である。そのため、ＤＤＲ−ＳＤＲＡＭは、周期信号を生成するためのＤＬＬ（Ｄｅｌａｙ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路を内蔵している。
【０００４】
ＤＤＲ−ＳＤＲＡＭは、相互に１８０度の位相差を有する相補なクロックＣＬＫ，／ＣＬＫを外部から受ける。そして、ＤＬＬ回路は、クロックＣＬＫ，／ＣＬＫをバッファリングしたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを受け、その受けたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを用いて周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを発生する。
【０００５】
図２７を参照して、周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎの発生について説明する。ＤＤＲ−ＳＤＲＡＭは、ＶＤＣ（Ｖｏｌｔａｇｅ　Ｄｏｗｎ　Ｃｏｎｖｅｒｔｅｒ）回路１０００と、ＤＬＬ回路１１００とを備える。
【０００６】
ＶＤＣ回路１０００は、ＤＤＲ−ＳＤＲＡＭの外部から供給された外部電源電圧ＥＸＴＶＤＤを、ＤＤＲ−ＳＤＲＡＭの内部で生成された参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成し、その生成した内部電源電圧ＶＤＤ４をＤＬＬ回路１１００へ供給する。
【０００７】
ＤＬＬ回路１１００は、ＤＤＲ−ＳＤＲＡＭの外部から入力され、バッファリングされたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫと、内部電源電圧ＶＤＤ４とを受け、内部電源電圧ＶＤＤ４の電圧レベルに応じた位相を有する周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを発生する。周期信号ＤＬＬＣＬＫ＿Ｐは、周期信号ＤＬＬＣＬＫ＿Ｎと１８０度の位相差を有する。ＤＬＬ回路１１００は、通常、外部クロックＥＸＴＣＬＫにロックした場合、外部クロックＥＸＴＣＬＫに対して、毎回、同じタイミングで周期信号ＤＬＬＣＬＫ＿Ｐを発生する。
【０００８】
そして、ＤＤＲ−ＳＤＲＡＭにおいては、周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎに同期してデータが入出力される。
【０００９】
【発明が解決しようとする課題】
しかし、外部電源電圧ＥＸＴＶＤＤの電圧レベルは変動するものであり、外部電源電圧ＥＸＴＶＤＤにノイズが重畳されたとき、内部電源電圧ＶＤＤ４の電圧レベルが外部電源電圧ＥＸＴＶＤＤの電圧レベルに対して十分に低ければ問題ないが、内部電源電圧ＶＤＤ４の電圧レベルが外部電源電圧ＥＸＴＶＤＤの電圧レベルに近い場合には、ノイズが内部電源電圧ＶＤＤ４にも伝達される。その結果、周期信号ＤＬＬＣＬＫ＿Ｐの立上りタイミングが外部クロックＥＸＴＣＬＫの立上りタイミングからずれる。
【００１０】
すなわち、図２８に示すように、外部電源電圧ＥＸＴＶＤＤにノイズが重畳されていない領域では、周期信号ＤＬＬＣＬＫ＿Ｐは、外部クロックＥＸＴＣＬＫの各立上りタイミングに対して、毎回、同じタイミングで立上がる。しかし、外部電源電圧ＥＸＴＶＤＤにノイズが重畳されたタイミングｔ１からタイミングｔ２までの領域では、ノイズが内部電源電圧ＶＤＤ４にも重畳され、周期信号ＤＬＬＣＬＫ＿Ｐの各立上りタイミングが外部クロックＥＸＴＣＬＫの各立上りタイミングからずれるという問題が生じる。
【００１１】
そうすると、ＤＤＲ−ＳＤＲＡＭにおいては、一定のタイミングでデータを入出力することが困難である。
【００１２】
一方、外部電源電圧ＥＸＴＶＤＤの電圧レベルの変動による周期信号ＤＬＬＣＬＫ＿Ｐの位相ずれを防止するには、内部電源電圧ＶＤＤ４の電圧レベルを外部電源電圧ＥＸＴＶＤＤの電圧レベルよりも十分に低くすればよいが、内部電源電圧ＶＤＤ４の電圧レベルを十分に低くすると、ＤＬＬ回路における遅延量が長くなり、ピコ秒（ｐｓ）オーダーの微小なコントロールが困難であり、動作マージンが減少するという問題が生じる。したがって、ＤＬＬ回路へ供給する内部電源電圧ＶＤＤ４の電圧レベルを十分に低くすることは困難である。
【００１３】
なお、特開２０００−４０３９４号公報は、２つの異なる電源回路を備えるＤＲＡＭについての発明を開示する。この発明においては、一方の電源回路が第１の電源電圧を発生し、他方の電源回路が第１の電源電圧よりも電圧レベルが高い第２の電源電圧を発生する。
【００１４】
そして、第２の電源電圧の電圧レベルが低下したとき、第１の電源電圧の電圧レベルが第２の電源電圧の電圧レベルよりも低くなるように第１の電源電圧の電圧レベルが低下される。
【００１５】
第１の電源電圧を上述した内部電源電圧ＶＤＤ４とみなし、第２の電源電圧を上述した外部電源電圧ＥＸＴＶＤＤとみなして、外部電源電圧ＥＸＴＶＤＤの低下に伴って内部電源電圧ＶＤＤ４を低下させることを行なうと、上述したように動作マージンが減少し、ＤＤＲ−ＳＤＲＡＭの安定動作を妨げるという問題が発生する。
【００１６】
また、特開２０００−４０３９４号公報に開示された発明は、第１の電源電圧の電圧レベルを第２の電源電圧の電圧レベルに応じて制御するものであり、一方の電源電圧の電圧レベルを安定させるものではない。
【００１７】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、外部電源電圧の影響を防止し、かつ、半導体記憶装置の安定動作が可能な内部電源電圧を生成する電源回路を内蔵した半導体記憶装置を提供することである。
【００１８】
【課題を解決するための手段および発明の効果】
この発明によれば、半導体記憶装置は、データを記憶するメモリセルアレイと、外部電源電圧の電圧レベルを変更して第１の内部電源電圧を生成し、その生成した第１の内部電源電圧の電圧レベルを変更して第２の内部電源電圧を生成する電源回路と、電源回路から供給された第２の内部電源電圧の電圧レベルに応じた位相を有する周期信号を生成する周期信号生成回路と、メモリセルアレイから読み出された読出データを周期信号に同期して外部へ出力する出力回路とを備える。
【００１９】
この発明による半導体記憶装置においては、周期信号生成回路において使用される第２の内部電源電圧は、外部電源電圧の電圧レベルを変更して生成される。
【００２０】
したがって、この発明によれば、外部電源電圧に重畳されたノイズの影響を受けにくい電圧レベルが安定した内部電源電圧を生成できる。
【００２１】
好ましくは、電源回路は、外部電源電圧を昇圧して第１の内部電源電圧を生成し、その生成した第１の内部電源電圧を降圧して第２の内部電源電圧を生成する。
【００２２】
外部電源電圧を昇圧し、その昇圧した電圧を降圧して第２の内部電源電圧が生成される。
【００２３】
したがって、この発明によれば、外部電源電圧に重畳されたノイズを殆ど除去した内部電源電圧を生成できる。
【００２４】
好ましくは、半導体記憶装置は、メモリセルアレイに含まれるワード線を選択的に活性化するワード線ドライバをさらに備え、電源回路は、ワード線を活性化する昇圧電圧として外部電源電圧を昇圧して第１の内部電源電圧を生成する昇圧電圧生成回路と、第１の内部電源電圧を降圧して第２の内部電源電圧を生成する降圧回路とを含み、昇圧電圧生成回路は、生成した第１の内部電源電圧をワード線ドライバおよび降圧回路へ供給する。
【００２５】
外部電源電圧を昇圧する回路がワード線を活性化するための電圧を生成する電源回路と共用される。
【００２６】
したがって、この発明によれば、電源回路の面積効率を高くできる。
好ましくは、半導体記憶装置は、参照電圧を外部から受けるパッドをさらに備え、降圧回路は、第１の内部電源電圧をパッドから供給された参照電圧まで降圧して第２の内部電源電圧を生成する。
【００２７】
外部電源電圧を昇圧して生成した第１の内部電源電圧を降圧するときの参照電圧が外部から供給される。
【００２８】
したがって、この発明によれば、電圧レベルが安定した参照電圧を外部から供給することによって第２の内部電源電圧を安定して生成できる。
【００２９】
好ましくは、電源回路は、第１の内部電源電圧に基づいて参照電圧を生成し、第１の内部電源電圧を参照電圧まで降圧して第２の内部電源電圧を生成する。
【００３０】
外部電源電圧を昇圧して生成した第１の内部電源電圧を降圧するときの参照電圧が第１の外部電源電圧に基づいて生成される。
【００３１】
したがって、この発明によれば、参照電圧は外部電源電圧に重畳されたノイズの影響を受けにくく、第２の内部電源電圧を安定して生成できる。
【００３２】
好ましくは、電源回路は、外部電源電圧を昇圧して第１の内部電源電圧を生成する昇圧回路と、第１の内部電源電圧を降圧して参照電圧を発生する参照電圧発生回路と、昇圧回路から供給された第１の内部電源電圧を参照電圧発生回路から供給された参照電圧まで降圧して前記第２の内部電源電圧を生成する降圧回路とを含む。
【００３３】
外部電源電圧を昇圧して生成した第１の内部電源電圧を降圧するときの参照電圧が第１の外部電源電圧を降圧して生成される。
【００３４】
したがって、この発明によれば、外部電源電圧に重畳されたノイズは参照電圧に殆ど伝達されず、第２の内部電源電圧を安定して生成できる。
【００３５】
好ましくは、電源回路は、外部電源電圧を昇圧して第１の内部電源電圧を生成する昇圧回路と、参照電圧を発生する参照電圧発生回路と、第２の内部電源電圧よりも電圧レベルが低い第３の内部電源電圧を生成し、その生成した第３の内部電源電圧の電圧レベルが参照電圧の電圧レベルになるように昇圧回路からの第１の内部電源電圧を降圧して第２の内部電源電圧を生成する電源電圧生成回路とを含む。
【００３６】
第２の内部電源電圧よりも電圧レベルが低い第３の内部電源電圧と参照電圧とを用いて第１の内部電源電圧が降圧される。
【００３７】
したがって、この発明によれば、第２の内部電源電圧を安定して生成できる。好ましくは、電源電圧生成回路は、第２の内部電源電圧を降圧して第３の内部電源電圧を生成するレベルシフト回路と、第３の内部電源電圧を参照電圧と比較し、第３の内部電源電圧が参照電圧になるように第１の内部電源電圧を降圧して第２の内部電源電圧を生成する降圧回路とを含む。
【００３８】
降圧回路は、第２の内部電源電圧よりも電圧レベルが低い第３の内部電源電圧を参照電圧と比較し、その比較結果に応じて第１の内部電源電圧を降圧する。
【００３９】
したがって、この発明によれば、降圧回路の動作を安定させることができる。好ましくは、電源回路は、外部電源電圧を昇圧して第１の内部電源電圧よりも電圧レベルが高い第３の内部電源電圧を生成し、その生成した第３の内部電源電圧を複数回降圧して第２の内部電源電圧を生成する。
【００４０】
外部電源電圧をより高く昇圧し、その昇圧した電圧の降圧幅を大きくして第２の内部電源電圧が生成される。
【００４１】
したがって、この発明によれば、外部電源電圧から第２の内部電源電圧へのノイズの伝達を殆ど防止できる。
【００４２】
好ましくは、電源回路は、第３の内部電源電圧に基づいて降圧回数に応じた複数の参照電圧を生成し、その生成した複数の参照電圧を用いて第３の内部電源電圧を複数回降圧し、第２の内部電源電圧を生成する。
【００４３】
外部電源電圧を昇圧して生成された電圧を降圧する際の参照電圧は、外部電源電圧を昇圧した電圧に基づいて生成される。
【００４４】
したがって、この発明によれば、降圧動作を安定させることができる。
好ましくは、電源回路は、外部電源電圧を昇圧して第１の内部電源電圧よりも電圧レベルが高い第３の内部電源電圧を生成する昇圧回路と、第３の内部電源電圧を降圧して第１の参照電圧を発生する第１の参照電圧発生回路と、第３の内部電源電圧を第１の参照電圧まで降圧して第１の内部電源電圧を生成する第１の降圧回路と、第１の内部電源電圧を降圧して第２の参照電圧を発生する第２の参照電圧発生回路と、第１の内部電源電圧を第２の参照電圧まで降圧して第２の内部電源電圧を生成する第２の降圧回路とを含む。
【００４５】
外部電源電圧を昇圧した電圧を、２回降圧して第２の内部電源電圧が生成される。また、第１および第２の参照電圧は、外部電源電圧を昇圧した電圧を降圧して生成される。
【００４６】
したがって、この発明によれば、降圧回路における動作を安定させることができる。その結果、第２の内部電源電圧を安定して生成できる。
【００４７】
好ましくは、電源回路は、指令信号の種類に応じて昇圧レベルを変えて第１の内部電源電圧を生成する。
【００４８】
指令信号によって指令された動作に応じて外部電源電圧を昇圧する昇圧レベルが変えられる。
【００４９】
したがって、この発明によれば、各動作において外部電源電圧に重畳されたノイズの影響を小さくできる。
【００５０】
好ましくは、電源回路は、当該半導体記憶装置に供給される電流が通常動作時の電流よりも少ないとき第１の電圧レベルを有する第１の参照電圧を用いて第３の電圧レベルを有する第１の内部電源電圧を生成し、当該半導体記憶装置に供給される電流が通常動作時の電流であるとき第１の電圧レベルよりも高い第２の電圧レベルを有する第２の参照電圧を用いて第３の電圧レベルよりも高い第４の電圧レベルを有する第１の内部電源電圧を生成する。
【００５１】
外部から供給される電流が多いモードでは、外部電源電圧は、参照電圧の電圧レベルを高くして、より高く昇圧され、外部から供給される電流が少ないモードでは、外部電源電圧は、参照電圧の電圧レベルを低くして、外部から供給される電流が多いモードよりも低く昇圧される。
【００５２】
したがって、この発明によれば、いずれのモードにおいても、外部電源電圧に重畳されたノイズの影響を少なくできる。
【００５３】
好ましくは、電源回路は、各々電圧レベルが異なる複数の参照電圧を発生し、その発生した複数の参照電圧の中から指令信号の種類に応じた参照電圧を選択して出力する参照電圧発生回路と、参照電圧発生回路から受けた参照電圧まで外部電源電圧を昇圧して第１の内部電源電圧を生成する昇圧回路と、昇圧回路からの第１の内部電源電圧を降圧して第２の内部電源電圧を生成する降圧回路とを含む。
【００５４】
指令信号によって指令された動作に応じた電圧レベルを有する参照電圧が選択され、その選択された参照電圧を用いて外部電源電圧が昇圧される。そして、外部電源電圧を昇圧した第１の内部電源電圧を降圧して第２の内部電源電圧が生成される。
【００５５】
したがって、この発明によれば、指令信号によって指令された各動作において、外部電源電圧に重畳されたノイズの影響を少なくできる。
【００５６】
好ましくは、第２の内部電源電圧は、外部電源電圧の電圧レベルよりも高い電圧レベルを有する。
【００５７】
外部電源電圧の電圧レベルを昇圧し、その昇圧した昇圧電圧を降圧して外部電源電圧の電圧レベルよりも高い電圧レベルを有する第２の内部電源電圧が生成される。
【００５８】
したがって、この発明によれば、外部電源電圧を昇圧するのみによって内部電源電圧を生成する場合に比べ、第２の内部電源電圧の電圧レベルを安定させることができる。
【００５９】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００６０】
［実施の形態１］
図１を参照して、実施の形態１による半導体記憶装置１００は、アドレスバッファ１０と、クロックバッファ２０と、制御信号バッファ３０と、制御回路４０と、モードレジスタ５０と、メモリセルアレイ６０と、電源回路７０と、ＤＬＬ８０と、Ｉ／Ｏバッファ９０と、ＱＳバッファ１１０と、データバスＢＳ１，２とを備える。メモリセルアレイ６０は、バンク６１〜６４を含む。
【００６１】
アドレスバッファ１０は、アドレスＡ０〜Ａ１２およびバンクアドレスＢＡ１，２を受け、その受けたアドレスＡ０〜Ａ１２およびバンクアドレスＢＡ１，２を、クロックバッファ２０から受けたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。
【００６２】
クロックバッファ２０は、クロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥを外部から受け、その受けたクロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥをバッファリングする。そして、クロックバッファ２０は、バッファリングしたクロックＢＵＦＦＣＬＫ，ＢＵＦＦ／ＣＬＫをアドレスバッファ１０、制御信号バッファ３０および制御回路４０へ出力し、クロックイネーブル信号ＣＫＥを制御回路４０へ出力する。
【００６３】
制御信号バッファ３０は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭを外部から受け、その受けたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭをバッファリングして制御回路４０へ出力する。
【００６４】
制御回路４０は、クロックバッファ２０から受けたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＨ（論理ハイ）レベルであるとき、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫの次の立上りを有効と見なす。また、制御回路４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りにおいてクロックイネーブル信号ＣＫＥがＬ（論理ロー）レベルであるとき、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫの次の立上りを無効と見なす。
【００６５】
そして、制御回路４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを有効と見なしたとき、制御信号バッファ３０から受けたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびデータマスク信号ＤＭに基づいて半導体記憶装置１００を制御する。
【００６６】
より具体的には、制御回路４０は、Ｌレベルのチップセレクト信号／ＣＳに基づいて半導体記憶装置１００が選択されたことを認識し、Ｈレベルのチップセレクト信号／ＣＳに基づいて半導体記憶装置１００が選択されなかったことを認識する。また、制御回路４０は、アドレスバッファ１０からのバンクアドレスＢＡ０，１に基づいてバンク６１〜６４のいずれかまたは全てを選択する。さらに、制御回路４０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａ１２をロウアドレスと見なし、そのロウアドレスをクロックバッファ２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してバンク６１〜６４のいずれかまたは全てに出力する。
【００６７】
さらに、制御回路４０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から受けたアドレスＡ０〜Ａ１２をコラムアドレスと見なし、そのコラムアドレスをクロックバッファ２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期してバンク６１〜６４のいずれかまたは全てに出力する。
【００６８】
さらに、制御回路４０は、ライトイネーブル信号／ＷＥに基づいてデータの書込モードまたは読出モードを認識する。そして、制御回路４０は、書込モード時、入出力端子ＤＱ０〜ＤＱ７から入力された書込データをＱＳバッファ１１０からのデータストローブ信号ＤＱＳに同期してバンク６１〜６４へ入力するようにＩ／Ｏバッファ９０を制御し、外部から入力されたデータストローブ信号ＤＱＳをＩ／Ｏバッファ９０へ出力するようにＱＳバッファ１１０を制御する。また、制御回路４０は、読出モード時、バンク６１〜６４からデータバスＢＳ２を介して読出された読出データをＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿ＰまたはＤＬＬＣＬＫ＿Ｎに同期して入出力端子ＤＱ０〜ＤＱ７へ出力するようにＩ／Ｏバッファ９０を制御し、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿ＰまたはＤＬＬＣＬＫ＿Ｎを外部へ出力するようにＱＳバッファ１１０を制御する。
【００６９】
さらに、制御回路４０は、データマスク信号ＤＭに基づいてＩ／Ｏバッファ９０を制御する。より具体的には、制御回路４０は、書込モード時、Ｈレベルのデータマスク信号ＤＭに基づいて、データマスク信号ＤＭがＨレベルである期間の書込データをバンク６１〜６４に書込まないようにＩ／Ｏバッファ９０を制御し、Ｌレベルのデータマスク信号ＤＭに基づいて全ての書込データをバンク６１〜６４に書込むようにＩ／Ｏバッファ９０を制御する。また、制御回路４０は、読出モード時、Ｈレベルのデータマスク信号ＤＭに基づいてＩ／Ｏバッファ９０を不活性化し、Ｌレベルのデータマスク信号ＤＭに基づいてＩ／Ｏバッファ９０を活性化する。
【００７０】
さらに、制御回路４０は、モードレジスタ５０によって設定されたキャスレイテンシＣＬに基づいてデータの読出動作を指示されてから実際にデータが読出されるまでのタイミングを制御し、モードレジスタ５０からの指示に従ってＤＬＬ８０を活性化または不活性化する。
【００７１】
モードレジスタ５０は、キャスレイテンシＣＬを設定し、その設定したキャスレイテンシＣＬを制御回路４０へ出力する。また、モードレジスタ５０は、ＤＬＬ８０の活性化または不活性化を制御回路４０に指示する。
【００７２】
メモリセルアレイ６０は、バンク６１〜６４を含み、データを記憶する。電源回路７０は、外部から入力された外部電源電圧ＥＸＴＶＤＤに基づいて、後述する方法によって電圧レベルが安定した内部電源電圧ＶＤＤ４を生成し、その生成した内部電源電圧ＶＤＤ４をＤＬＬ８０へ出力する。
【００７３】
ＤＬＬ８０は、クロックバッファ２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫと電源回路７０からの内部電源電圧ＶＤＤ４とを受け、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに基づいて、内部電源電圧ＶＤＤ４の電圧レベルに応じた位相を有する周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成し、その生成した周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿ＮをＩ／Ｏバッファ９０およびＱＳバッファ１１０へ出力する。
【００７４】
Ｉ／Ｏバッファ９０は、書込モード時、入出力端子ＤＱ０〜ＤＱ７から入力された書込データをＱＳバッファ１１０からのデータストローブ信号ＤＱＳに同期してバンク６１〜６４に書込む。また、Ｉ／Ｏバッファ９０は、読出モード時、バンク６１〜６４からデータバスＢＳ２を介して読出された読出データをＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎに同期して入出力端子ＤＱ０〜ＤＱ７へ出力する。
【００７５】
ＱＳバッファ１１０は、書込モード時、外部から入力されたデータストローブ信号ＤＱＳをＩ／Ｏバッファ９０へ出力する。また、ＱＳバッファ１１０は、読出モード時、ＤＬＬ８０から受けた周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを外部へ出力する。
【００７６】
データバスＢＳ１は、制御回路４０からのアドレスＡ０〜Ａ１２およびロウアドレスストローブ信号／ＲＡＳ等の制御信号をバンク６１〜６４のいずれかまたは全てに入力する。また、データバスＢＳ２は、バンク６１〜６４のいずれかまたは全てとＩ／Ｏバッファ９０との間で書込データまたは読出データをやり取りする。
【００７７】
なお、ＤＬＬ８０は、周期信号生成回路を構成し、Ｉ／Ｏバッファ９０は、出力回路を構成する。
【００７８】
図２を参照して、バンク６１〜６４の各々は、ロウデコーダ６１０と、ワード線ドライバ６２０と、コラムデコーダ６３０と、センスアンプ６４０と、メモリアレイ６５０とを含む。
【００７９】
ロウデコーダ６１０は、制御回路４０から受けたロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ６２０へ出力する。ワード線ドライバ６２０は、ロウデコーダ６１０から受けたロウアドレスによって指定されたワード線（ワード線ＷＬ１〜ＷＬｎのいずれか、ｎは自然数）を活性化する。
【００８０】
コラムデコーダ６３０は、制御回路４０から受けたコラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたビット線対（ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれか、ｍは自然数）を活性化する。センスアンプ６４０は、書込モード時、Ｉ／Ｏバッファ９０からの書込データを、活性化されたビット線対（ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれか）に書込む。また、センスアンプ６４０は、読出モード時、活性化されたビット線対（ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれか）上の読出データを増幅し、その増幅した読出データをＩ／Ｏバッファ９０へ出力する。
【００８１】
メモリアレイ６５０は、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍと、複数のワード線ＷＬ１〜ＷＬｎと、複数のイコライズ回路６５１〜６５ｍと、ｎ×ｍ個のメモリセルＭＣとを含む。複数のイコライズ回路６５１〜６５ｍは、複数のビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍに対応して設けられる。そして、複数のイコライズ回路６５１〜６５ｍの各々は、メモリセルＭＣへのデータの書込前または読出前に、対応するビット線対（ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのいずれか）を所定の電圧ＶＢＬ（＝ＥＸＴＶＤＤ／２）にプリチャージする。
【００８２】
ｎ×ｍ個のメモリセルＭＣの各々は、ビット線（ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍのいずれか）とワード線（ワードＷＬ１〜ＷＬｎのいずれか）との交点に配置される。
【００８３】
したがって、メモリアレイ６５０においては、活性化されたワード線（ワード線ＷＬ１〜ＷＬｎのいずれか）と活性化されたビット線（ビット線ＢＬ１〜ＢＬｍ，／ＢＬ１〜／ＢＬｍのいずれか）との交点に配置されたメモリセルＭＣにデータが入出力される。
【００８４】
図３を参照して、電源回路７０は、昇圧回路７１と、参照電圧発生回路７２，７３と、ＶＤＣ回路（降圧回路）７４とを含む。
【００８５】
昇圧回路７１は、外部から受けた外部電源電圧ＥＸＴＶＤＤと参照電圧発生回路７２から受けた参照電圧ＶＲＥＦＤとに基づいて、外部電源電圧ＥＸＴＶＤＤを昇圧した内部電源電圧ＶＤＤＨを生成し、その生成した内部電源電圧ＶＤＤＨをＶＤＣ回路７４へ出力する。
【００８６】
参照電圧発生回路７２は、外部から受けた外部電源電圧ＥＸＴＶＤＤに基づいて参照電圧ＶＲＥＦＤを発生し、その発生した参照電圧ＶＲＥＦＤを昇圧回路７１へ出力する。
【００８７】
参照電圧発生回路７３は、外部から受けた外部電源電圧ＥＸＴＶＤＤに基づいて参照電圧ＶＲＥＦＰを発生し、その発生した参照電圧ＶＲＥＦＰをＶＤＣ回路７４へ出力する。
【００８８】
ＶＤＣ回路７４は、昇圧回路７１からの内部電源電圧ＶＤＤＨを参照電圧発生回路７３からの参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成し、その生成した内部電源電圧ＶＤＤ４をＤＬＬ８０へ出力する。
【００８９】
なお、外部電源電圧ＥＸＴＶＤＤは、２．３〜２．５Ｖの範囲であり、内部電源電圧ＶＤＤＨは、３．０Ｖ以上であり、内部電源電圧ＶＤＤ４は、１．９〜２．１Ｖの範囲である。
【００９０】
図４を参照して、昇圧回路７１は、ＰチャネルＭＯＳトランジスタ７１１，７１２，７１７，７１８，７３１，７３２と、ＮチャネルＭＯＳトランジスタ７１３，７１４と、ＡＮＤゲート７２０と、インバータ７２１〜７２ｋ（ｋは奇数の自然数）と、キャパシタ７３０とを含む。
【００９１】
ＰチャネルＭＯＳトランジスタ７１１およびＮチャネルＭＯＳトランジスタ７１３は、電源ノードＶＤＤ１と接地ノードＧＮＤとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ７１２およびＮチャネルＭＯＳトランジスタ７１４は、電源ノードＶＤＤ１と接地ノードＧＮＤとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ７１１およびＮチャネルＭＯＳトランジスタ７１３は、ＰチャネルＭＯＳトランジスタ７１２およびＮチャネルＭＯＳトランジスタ７１４に対して並列に接続される。
【００９２】
ＰチャネルＭＯＳトランジスタ７１１，７１２は、ノード７１５上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７１３は、参照電圧発生回路７２からの参照電圧ＶＲＥＦＤをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７１４は、ノード７１９上の電圧ＶＤＤＨＤをゲート端子に受ける。電源ノードＶＤＤ１は、外部から供給された外部電源電圧ＥＸＴＶＤＤを受ける。
【００９３】
ＰチャネルＭＯＳトランジスタ７１７，７１８は、電源ノードＶＤＤ２とノード７１９との間に直列に接続される。また、ＰチャネルＭＯＳトランジスタ７１７，７１８は、ダイオード接続される。電源ノードＶＤＤ２は、昇圧回路７１が生成した内部電源電圧ＶＤＤＨを受ける。
【００９４】
したがって、ＰチャネルＭＯＳトランジスタ７１７，７１８は、抵抗として機能し、電源ノードＶＤＤ２に供給された内部電源電圧ＶＤＤＨの電圧レベルを低下させた電圧ＶＤＤＨＤをノード７１９へ出力する。
【００９５】
ＰチャネルＭＯＳトランジスタ７１１，７１２およびＮチャネルＭＯＳトランジスタ７１３，７１４は、カレントミラー型の差動増幅回路ＤＦＡ１を構成し、内部電源電圧ＶＤＤＨの電圧レベルを低下した電圧ＶＤＤＨＤを参照電圧発生回路７２からの参照電圧ＶＲＥＦＤと比較し、その比較結果に応じた電圧から成る信号ＲＩＮＧをノード７１６からＡＮＤゲート７２０の他方端子へ出力する。
【００９６】
この場合、電圧ＶＤＤＨＤの電圧レベルが参照電圧ＶＲＥＦＤの電圧レベルよりも高いとき、差動増幅回路ＤＦＡ１は、Ｌレベルの信号ＲＩＮＧをＡＮＤゲート７２０の他方端子へ出力し、電圧ＶＤＤＨＤの電圧レベルが参照電圧ＶＲＥＦＤの電圧レベルよりも低いとき、差動増幅回路ＤＦＡ１は、Ｈレベルの信号ＲＩＮＧをＡＮＤゲート７２０の他方端子へ出力する。
【００９７】
したがって、差動増幅回路ＤＦＡ１は、内部電源電圧ＶＤＤＨの電圧レベルを低下した電圧ＶＤＤＨＤを参照電圧ＶＲＥＦＤと比較することによって電圧ＶＤＤＨＤの電圧レベルを検出する。そして、電圧ＶＤＤＨＤの電圧レベルを検出することは、内部電源電圧ＶＤＤＨの電圧レベルを検出することに相当する。
【００９８】
ＡＮＤゲート７２０は、インバータ７２ｋ−１の出力信号を一方端子に受け、信号ＲＩＮＧを他方端子に受ける。そして、ＡＮＤゲート７２０は、受けた２つの信号の論理積を演算し、その演算結果をインバータ７２１へ出力する。
【００９９】
インバータ７２１〜７２ｋは、奇数個からなり、直列に接続される。そして、インバータ７２ｋ−１は、入力信号を反転して出力信号をＡＮＤゲート７２０の一方端子とインバータ７２ｋとへ出力する。また、インバータ７２１〜７２ｋ−２は、入力信号を反転して出力信号をそれぞれインバータ７２２〜７２ｋ−１へ出力する。インバータ７２ｋは、インバータ７２ｋ−１の出力信号を反転して信号ＰＵＭＰをキャパシタ７３０へ出力する。
【０１００】
ＡＮＤゲート７２０およびインバータ７２１〜７２ｋは、発振器ＯＳＣを構成する。発振器ＯＳＣは、差動増幅器ＤＦＡ１からＨレベルの信号ＲＩＮＧを受けると、Ｌレベルの信号ＰＵＭＰをキャパシタ７３０へ出力し、差動増幅器ＤＦＡ１からＬレベルの信号ＲＩＮＧを受けると、Ｈレベルの信号ＰＵＭＰをキャパシタ７３０へ出力する。
【０１０１】
キャパシタ７３０は、インバータ７２ｋとノード７３３との間に接続される。ＰチャネルＭＯＳトランジスタ７３１，７３２は、電源ノードＶＤＤ１とノード７３４との間に直列に接続される。また、ＰチャネルＭＯＳトランジスタ７３１，７３２は、ダイオード接続される。
【０１０２】
Ｌレベルの信号ＰＵＭＰが発振器ＯＳＣから出力されると、キャパシタ７３０の一方の電極には負の電荷が蓄積され、ノード７３３側のキャパシタ７３０の電極には正の電荷が誘起されるので、キャパシタ７３０は、電源ノードＶＤＤ１から正の電荷をＰチャネルＭＯＳトランジスタ７３１を介してノード７３３へ蓄積する。そうすると、ノード７３３上の電圧は上昇し、ノード７３３上の正の電荷は、ＰチャネルＭＯＳトランジスタ７３２を介してノード７３４へ流れる。そして、ノード７３４への正の電荷の蓄積は、キャパシタ７３０が発振器ＯＳＣからＬレベルの信号ＰＵＭＰを受けている期間、継続される。そして、ノード７３４は、外部電源電圧ＥＸＴＶＤＤを昇圧した内部電源電圧ＶＤＤＨを出力する。
【０１０３】
一方、キャパシタ７３０が発振器ＯＳＣからＨレベルの信号ＰＵＭＰを受けると、キャパシタ７３０の一方の電極には正の電荷が蓄積されるため、キャパシタ７３０は、電源ノードＶＤＤ１からＰチャネルＭＯＳトランジスタ７３１を介してノード７３３へ流す電流量を減少する。その結果、ノード７３３からＰチャネルＭＯＳトランジスタ７３２を介してノード７３４へ流れる電流量は減少し、内部電源電圧ＶＤＤＨの電圧レベルが低下する。
【０１０４】
内部電源電圧ＶＤＤＨの電圧レベルが低下し、電圧ＶＤＤＨＤの電圧レベルが参照電圧ＶＲＥＦＤの電圧レベルよりも低くなると、差動増幅回路ＤＦＡ１は、Ｈレベルの信号ＲＩＮＧをＡＮＤゲート７２０の他方端子へ出力する。そうすると、発振器ＯＳＣは、Ｌレベルの信号ＰＵＭＰをキャパシタ７３０へ出力するため、電源ノードＶＤＤ１からＰチャネルＭＯＳトランジスタ７３１，７３２を介してノード７３４へ流れる電流は増加し、内部電源電圧ＶＤＤＨの電圧レベルが上昇する。
【０１０５】
また、内部電源電圧ＶＤＤＨの電圧レベルが上昇し、電圧ＶＤＤＨＤの電圧レベルが参照電圧ＶＲＥＦＤの電圧レベルよりも高くなると、差動増幅回路ＤＦＡ１は、Ｌレベルの信号ＲＩＮＧをＡＮＤゲート７２０の他方端子へ出力する。そうすると、発振器ＯＳＣは、Ｈレベルの信号ＰＵＭＰをキャパシタ７３０へ出力するため、電源ノードＶＤＤ１からＰチャネルＭＯＳトランジスタ７３１，７３２を介してノード７３４へ流れる電流は減少し、内部電源電圧ＶＤＤＨの電圧レベルが低下する。
【０１０６】
このように、昇圧回路７１は、生成した内部電源電圧ＶＤＤＨの電圧レベルを参照電圧ＶＲＥＦＤを用いて検出し、その検出した内部電源電圧ＶＤＤＨの電圧レベルに応じて、電源ノードＶＤＤ１からノード７３４へ供給される電流量を制御し、外部電源電圧ＥＸＴＶＤＤを昇圧した内部電源電圧ＶＤＤＨの電圧レベルを一定に保持する。
【０１０７】
図５を参照して、参照電圧発生回路７２，７３の各々は、ＰチャネルＭＯＳトランジスタ７３５とＮチャネルＭＯＳトランジスタ７３６とを含む。ＰチャネルＭＯＳトランジスタ７３５およびＮチャネルＭＯＳトランジスタ７３６は、電源ノードＶＤＤ１と接地ノードＧＮＤとの間に直列に接続される。
【０１０８】
ＰチャネルＭＯＳトランジスタ７３５は、ダイオード接続され、ノード７３７上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７３６は、電源ノードＶＤＤ１に供給される外部電源電圧ＥＸＴＶＤＤをゲート端子に受ける。
【０１０９】
したがって、ＰチャネルＭＯＳトランジスタ７３５およびＮチャネルＭＯＳトランジスタ７３６は、電源ノードＶＤＤ１に供給される外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下した参照電圧ＶＲＥＦＤまたは参照電圧ＶＲＥＦＰをノード７３８から出力する。
【０１１０】
ＰチャネルＭＯＳトランジスタ７３５およびＮチャネルＭＯＳトランジスタ７３６のサイズによって参照電圧ＶＲＥＦＤ，ＶＲＥＦＰの各々の電圧レベルが決定される。そして、参照電圧ＶＲＥＦＤの電圧レベルは、参照電圧ＶＲＥＦＰの電圧レベルと異なるため、ＰチャネルＭＯＳトランジスタ７３５およびＮチャネルＭＯＳトランジスタ７３６は、参照電圧発生回路７２に用いられる場合と、参照電圧発生回路７３に用いられる場合とでは、そのサイズが異なる。
【０１１１】
図６を参照して、ＶＤＣ回路７４は、ＰチャネルＭＯＳトランジスタ７４１，７４２と、ＮチャネルＭＯＳトランジスタ７４３，７４４，７４７とを含む。
【０１１２】
ＰチャネルＭＯＳトランジスタ７４１およびＮチャネルＭＯＳトランジスタ７４３は、電源ノードＶＤＤ２と接地ノードＧＮＤとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ７４２およびＮチャネルＭＯＳトランジスタ７４４は、電源ノードＶＤＤ２と接地ノードＧＮＤとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ７４１およびＮチャネルＭＯＳトランジスタ７４３は、ＰチャネルＭＯＳトランジスタ７４２およびＮチャネルＭＯＳトランジスタ７４４に対して並列に接続される。
【０１１３】
ＰチャネルＭＯＳトランジスタ７４１，７４２は、ノード７４５上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７４３は、参照電圧発生回路７３からの参照電圧ＶＲＥＦＰをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ７４４は、ノード７４８上の内部電源電圧ＶＤＤ４をゲート端子に受ける。電源ノードＶＤＤ２は、昇圧回路７１によって生成された内部電源電圧ＶＤＤＨを受ける。
【０１１４】
ＰチャネルＭＯＳトランジスタ７４１，７４２およびＮチャネルＭＯＳトランジスタ７４３，７４４は、カレントミラー型の差動増幅回路ＤＦＡ２を構成する。そして、差動増幅回路ＤＦＡ２は、内部電源電圧ＶＤＤ４を参照電圧ＶＲＥＦＰと比較し、その比較結果に応じた電圧レベルから成る電圧ＶＣＭＰをノード７４６からＮチャネルＭＯＳトランジスタ７４７のゲート端子へ出力する。
【０１１５】
より具体的には、差動増幅回路ＤＦＡ２は、内部電源電圧ＶＤＤ４が参照電圧ＶＲＥＦＰよりも低いとき、基準電圧ＶＳＴＤの電圧レベルよりも高い電圧レベルから成る電圧ＶＣＭＰをノード７４６から出力する。また、差動増幅回路ＤＦＡ２は、内部電源電圧ＶＤＤ４が参照電圧ＶＲＥＦＰ以上のとき、基準電圧ＶＳＴＤの電圧レベルよりも低い電圧レベルから成る電圧ＶＣＭＰをノード７４６から出力する。なお、基準電圧ＶＳＴＤとは、内部電源電圧ＶＤＤ４が所定の電圧レベルになるときにＮチャネルＭＯＳトランジスタ７４７のゲート端子に印加される電圧である。
【０１１６】
ＮチャネルＭＯＳトランジスタ７４７は、電源ノードＶＤＤ２とノード７４８との間に接続される。そして、ＮチャネルＭＯＳトランジスタ７４７は、差動増幅回路ＤＦＡ２から受けた電圧ＶＣＭＰの電圧レベルに応じて、電源ノードＶＤＤ２からノード７４８へ電流を流す。そして、ＶＤＣ回路７４は、電源ノードＶＤＤ２に供給された内部電源電圧ＶＤＤＨを降圧した内部電源電圧ＶＤＤ４を生成する。
【０１１７】
なお、ＮチャネルＭＯＳトランジスタ７４７は、ドライバ回路を構成する。
内部電源電圧ＶＤＤ４の電圧レベルが参照電圧ＶＲＥＦＰの電圧レベルよりも低くなると、差動増幅回路ＤＦＡ２は、基準電圧ＶＳＴＤの電圧レベルよりも高い電圧レベルから成る電圧ＶＣＭＰをノード７４６からＮチャネルＭＯＳトランジスタ７４７のゲート端子へ出力する。そして、ＮチャネルＭＯＳトランジスタ７４７は、電源ノードＶＤＤ２からノード７４８へ流す電流を増加し、ノード７４８上の内部電源電圧ＶＤＤ４の電圧レベルを上昇させる。
【０１１８】
また、内部電源電圧ＶＤＤ４の電圧レベルが参照電圧ＶＲＥＦＰの電圧レベル以上になると、差動増幅回路ＤＦＡ２は、基準電圧ＶＳＴＤの電圧レベルよりも低い電圧レベルから成る電圧ＶＣＭＰをＮチャネルＭＯＳトランジスタ７４７のゲート端子へ出力する。そして、ＮチャネルＭＯＳトランジスタ７４７は、電源ノードＶＤＤ２からノード７４８へ流す電流を減少し、ノード７４８上の内部電源電圧ＶＤＤ４の電圧レベルを低下させる。
【０１１９】
このようにして、ＶＤＣ回路７４は、内部電源電圧ＶＤＤＨを降圧して内部電源電圧ＶＤＤ４を生成し、内部電源電圧ＶＤＤ４の電圧レベルを参照電圧ＶＲＥＦＰの電圧レベルに一致するように制御する。
【０１２０】
図７を参照して、電源回路７０の動作について説明する。なお、外部電源電圧ＥＸＴＶＤＤと内部電源電圧ＶＤＤ４との電圧差はΔＶである。
【０１２１】
外部電源電圧ＥＸＴＶＤＤが外部から供給されると、電源回路７０の参照電圧発生回路７２は、上述した動作に従って、外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下した参照電圧ＶＲＥＦＤを生成し、その生成した参照電圧ＶＲＥＦＤを昇圧回路７１へ出力する。そして、昇圧回路７１は、外部電源電圧ＥＸＴＶＤＤと参照電圧ＶＲＥＦＤとを受け、上述した動作に従って外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨを生成し、その生成した内部電源電圧ＶＤＤＨをＶＤＣ回路７４へ出力する。
【０１２２】
この場合、外部電源電圧ＥＸＴＶＤＤにノイズが重畳されていると、その重畳されたノイズは、内部電源電圧ＶＤＤＨに伝達されるが、内部電源電圧ＶＤＤＨに伝達されたノイズのレベルは、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズのレベルよりも低くなる。
【０１２３】
また、参照電圧発生回路７３は、外部電源電圧ＥＸＴＶＤＤを受け、上述した動作に従って、外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下した参照電圧ＶＲＥＦＰを生成し、その生成した参照電圧ＶＲＥＦＰをＶＤＣ回路７４へ出力する。そうすると、ＶＤＣ回路７４は、内部電源電圧ＶＤＤＨと参照電圧ＶＲＥＦＰとを受け、上述した動作に従って、内部電源電圧ＶＤＤＨを参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成し、その生成した内部電源電圧ＶＤＤ４をＤＬＬ８０へ出力する。
【０１２４】
そして、内部電源電圧ＶＤＤＨを降圧して内部電源電圧ＶＤＤ４を生成することによって、内部電源電圧ＶＤＤＨに伝達されたノイズは、内部電源電圧ＶＤＤ４に伝達されず、内部電源電圧ＶＤＤ４は、安定した電圧レベルを有する。
【０１２５】
その結果、ＤＬＬ８０は、クロックバッファ２０から受けたクロックＢＵＦＦ＿ＣＬＫに基づいて、外部クロックＥＸＴＣＬＫに対して一定のタイミングを有する周期信号ＤＬＬＣＬＫ＿Ｐを生成する。すなわち、ＤＬＬ８０は、クロックＢＵＦＦ＿ＣＬＫに基づいて、内部電源電圧ＶＤＤ４の電圧レベルに応じた一定の位相を有する周期信号ＤＬＬＣＬＫ＿Ｐを生成する。
【０１２６】
なお、ＤＬＬ８０は、クロックバッファ２０からのクロックＢＵＦＦ＿／ＣＬＫに基づいて、周期信号ＤＬＬＣＬＫ＿Ｐと１８０度の位相差を有する周期信号ＤＬＬＣＬＫ＿Ｎも生成する。
【０１２７】
このように、電源回路７０は、外部から供給された外部電源電圧ＥＸＴＶＤＤにノイズが重畳されていても、そのノイズを除去した内部電源電圧ＶＤＤ４を生成し、その生成した内部電源電圧ＶＤＤ４をＤＬＬ８０へ供給するので、ＤＬＬ８０は、外部クロックＥＸＴＣＬＫに対して一定のタイミングを有する周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成することができる。その結果、読出データは、半導体記憶装置１００から一定のタイミングで出力される。
【０１２８】
再び、図１および図２を参照して、半導体記憶装置１００へデータを書込／読出する動作について説明する。なお、ビット線対ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍは所定の電圧ＶＢＬにプリチャージされていることを前提として説明する。
【０１２９】
まず、半導体記憶装置１００へデータを書込む動作について説明する。
クロックバッファ２０は、外部から供給されたクロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥをバッファリングし、そのバッファリングしたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫをアドレスバッファ１０、制御信号バッファ３０、制御回路４０およびＤＬＬ８０へ出力する。また、クロックバッファ２０は、バッファリングしたクロックイネーブル信号ＣＫＥを制御回路４０へ出力する。
【０１３０】
そうすると、制御回路４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りでクロックイネーブル信号ＣＫＥがＨレベルかＬレベルかを判定し、Ｌレベルであれば、半導体記憶装置１００を停止状態にする。制御回路４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りでクロックイネーブル信号ＣＫＥがＨレベルであると判定すると、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを有効と見なし、半導体記憶装置１００を動作状態にする。
【０１３１】
モードレジスタ５０は、書込モード時、ＤＬＬ８０を不活性化するように制御回路４０に指示し、制御回路４０は、ＤＬＬ８０を不活性化する。アドレスバッファ１０は、バンクアドレスＢＡ０，１およびアドレスＡ０〜Ａ１２を外部から受け、その受けたバンクアドレスＢＡ０，１およびアドレスＡ０〜Ａ１２をクロックバッファ２０から供給されたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。そして、制御信号バッファ３０は、外部からＬレベルのチップセレクト信号／ＣＳ、Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳおよびＬレベルのライトイネーブル信号／ＷＥを受け、その受けたＬレベルのチップセレクト信号／ＣＳ、Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳおよびＬレベルのライトイネーブル信号／ＷＥをバッファリングして制御回路４０へ出力する。
【０１３２】
そうすると、制御回路４０は、Ｌレベルのチップセレクト信号／ＣＳに応じて半導体記憶装置１００が選択されたことを認識し、バンクアドレスＢＡ０，１によって指定されたバンク（バンク６１〜６４のいずれか）を選択する。また、制御回路４０は、Ｌレベルのライトイネーブル信号／ＷＥに応じて半導体記憶装置１００を書込モードへ移行させる。
【０１３３】
そして、制御回路４０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から入力されたアドレスＡ０〜Ａ１２をロウアドレスと見なし、そのロウアドレスを選択されたバンク（バンク６１〜６４のいずれか）へクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して出力する。また、制御回路４０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から入力されたアドレスＡ０〜Ａ１２をコラムアドレスと見なし、そのコラムアドレスを選択されたバンク（バンク６１〜６４のいずれか）へクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して出力する。
【０１３４】
一方、ＱＳバッファ１１０は、外部からデータストローブ信号ＤＱＳを受け、その受けたデータストローブ信号ＤＱＳをバッファリングしてＩ／Ｏバッファ９０へ出力する。また、Ｉ／Ｏバッファ９０は、書込データを入出力端子ＤＱ０〜ＤＱ７から受け、その受けた書込データを選択されたバンク（バンク６１〜６４のいずれか）へデータストローブ信号ＤＱＳに同期して出力する。
【０１３５】
そうすると、選択されたバンク（バンク６１〜６４のいずれか）において、ロウデコーダ６１０は、ロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ６２０へ出力する。そして、ワード線ドライバ６２０は、デコードされたロウアドレスによって指定されたワード線ＷＬｉ（ｉは、１≦ｉ≦ｎを満たす自然数）を活性化する。
【０１３６】
一方、コラムデコーダ６３０は、コラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたビット線対ＢＬｊ，／ＢＬｊ（ｊは、１≦ｊ≦ｍを満たす自然数）を活性化する。そして、センスアンプ６４０は、Ｉ／Ｏバッファ９０から受けた書込データを活性化されたビット線対ＢＬｊ，／ＢＬｊに書込む。これによって、活性化されたワード線ＷＬｉと活性化されたビット線対ＢＬｊ，／ＢＬｊとの交点に配置されたメモリセルＭＣに書込データが書込まれる。そして、半導体記憶装置１００へデータを書込む動作が終了する。
【０１３７】
次に、半導体記憶装置１００からデータを読出す動作について説明する。
外部電源電圧ＥＸＴＶＤＤが外部から供給されると、電源回路７０は、上述した動作に従って、電圧レベルが安定した内部電源電圧ＶＤＤ４を生成し、その生成した内部電源電圧ＶＤＤ４をＤＬＬ８０へ供給する。クロックバッファ２０は、外部から供給されたクロックＣＬＫ，／ＣＬＫおよびクロックイネーブル信号ＣＫＥをバッファリングし、そのバッファリングしたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫをアドレスバッファ１０、制御信号バッファ３０、制御回路４０およびＤＬＬ８０へ出力する。また、クロックバッファ２０は、バッファリングしたクロックイネーブル信号ＣＫＥを制御回路４０へ出力する。
【０１３８】
そうすると、制御回路４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りでクロックイネーブル信号ＣＫＥがＨレベルかＬレベルかを判定し、Ｌレベルであれば、半導体記憶装置１００を停止状態にする。制御回路４０は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのある立上りでクロックイネーブル信号ＣＫＥがＨレベルであると判定すると、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫを有効と見なし、半導体記憶装置１００を動作状態にする。
【０１３９】
また、モードレジスタ５０は、キャスレイテンシＣＬを設定し、その設定したキャスレイテンシＣＬを制御回路４０へ出力する。そして、制御回路４０は、モードレジスタ５０によって設定されたキャスレイテンシＣＬに従って読出データの出力タイミングを調整する。
【０１４０】
一方、ＤＬＬ８０は、クロックバッファ２０からのクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに基づいて、電源回路７０からの内部電源電圧ＶＤＤ４の電圧レベルに応じた位相を有する周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成し、その生成した周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿ＮをＩ／Ｏバッファ９０およびＱＳバッファ１１０へ出力する。
【０１４１】
アドレスバッファ１０は、バンクアドレスＢＡ０，１およびアドレスＡ０〜Ａ１２を外部から受け、その受けたバンクアドレスＢＡ０，１およびアドレスＡ０〜Ａ１２をクロックバッファ２０から供給されたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して制御回路４０へ出力する。そして、制御信号バッファ３０は、外部からＬレベルのチップセレクト信号／ＣＳ、Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳおよびＬレベルのライトイネーブル信号／ＷＥを受け、その受けたＬレベルのチップセレクト信号／ＣＳ、Ｌレベルのロウアドレスストローブ信号／ＲＡＳ、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳおよびＨレベルのライトイネーブル信号／ＷＥをバッファリングして制御回路４０へ出力する。
【０１４２】
そうすると、制御回路４０は、Ｌレベルのチップセレクト信号／ＣＳに応じて半導体記憶装置１００が選択されたことを認識し、バンクアドレスＢＡ０，１によって指定されたバンク（バンク６１〜６４のいずれか）を選択する。また、制御回路４０は、Ｈレベルのライトイネーブル信号／ＷＥに応じて半導体記憶装置１００を読出モードへ移行させる。
【０１４３】
そして、制御回路４０は、ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から入力されたアドレスＡ０〜Ａ１２をロウアドレスと見なし、そのロウアドレスを選択されたバンク（バンク６１〜６４のいずれか）へクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して出力する。また、制御回路４０は、コラムアドレスストローブ信号／ＣＡＳがＨレベルからＬレベルに切換わるタイミングでアドレスバッファ１０から入力されたアドレスＡ０〜Ａ１２をコラムアドレスと見なし、そのコラムアドレスを選択されたバンク（バンク６１〜６４のいずれか）へクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して出力する。
【０１４４】
そうすると、選択されたバンク（バンク６１〜６４のいずれか）において、ロウデコーダ６１０は、ロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ６２０へ出力する。そして、ワード線ドライバ６２０は、デコードされたロウアドレスによって指定されたワード線ＷＬｉを活性化する。
【０１４５】
一方、コラムデコーダ６３０は、コラムアドレスをデコードし、そのデコードしたコラムアドレスによって指定されたビット線対ＢＬｊ，／ＢＬｊを活性化する。そして、活性化されたワード線ＷＬｉと活性化されたビット線対ＢＬｊ，／ＢＬｊとの交点に配置されたメモリセルＭＣからデータが読出され、センスアンプ６４０は、ビット線対ＢＬｊ，／ＢＬｊ上の読出データを増幅してＩ／Ｏバッファ９０へ出力する。
【０１４６】
Ｉ／Ｏバッファ９０は、選択されたバンク（バンク６１〜６４のいずれか）のセンスアンプ６４０から受けた読出データを、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎに同期して入出力端子ＤＱ０〜ＤＱ７へ出力する。また、ＱＳバッファ１１０は、ＤＬＬ８０からの周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを外部へ出力する。これによって、半導体記憶装置１００からデータを読出す動作が終了する。
【０１４７】
実施の形態１によれば、半導体記憶装置は、外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨを生成し、その生成した内部電源電圧ＶＤＤＨを外部電源電圧ＥＸＴＶＤＤの電圧レベルよりも低い電圧レベルを有する内部電源電圧ＶＤＤ４を生成する電源回路を備えるので、外部電源電圧にノイズが重畳されていても、そのノイズを除去した内部電源電圧ＶＤＤ４を生成することができる。その結果、外部電源電圧にノイズが重畳されていてもＤＬＬにおいて生成される周期信号の立上りタイミングを外部クロックの立上りタイミングに対して一定に保持できる。そして、半導体記憶装置は、読出データを同じタイミングで出力できる。
【０１４８】
［実施の形態２］
図８を参照して、実施の形態２による半導体記憶装置１００Ａは、半導体記憶装置１００の電源回路７０を電源回路７０Ａに代えたものであり、その他は半導体記憶装置１００と同じである。
【０１４９】
図９を参照して、電源回路７０Ａは、電源回路７０の昇圧回路７１をＶＰＰ回路７１Ａに代えたものであり、その他は、電源回路７０と同じである。ＶＰＰ回路７１Ａは、電源回路７０の昇圧回路７１と同じ回路構成から成る（図４参照）。
【０１５０】
ＶＰＰ回路７１Ａにおいて、電源ノードＶＤＤ２は、外部電源電圧ＥＸＴＶＤＤを昇圧した電圧ＶＰＰを受ける。そして、ＶＰＰ回路７１Ａは、昇圧回路７１の動作と同じ動作に従って外部電源電圧ＥＸＴＶＤＤを昇圧して電圧ＶＰＰを生成し、その生成した電圧ＶＰＰをＶＤＣ回路７４およびバンク６１〜６４に含まれるワード線ドライバ６２０へ出力する。電圧ＶＰＰは、ワード線ＷＬｉを活性化するための電圧である。
【０１５１】
したがって、電源回路７０Ａは、電源回路７０の昇圧回路７１をＶＰＰ回路７１Ａに代えることによって、ワード線ＷＬｉを活性化するための電圧ＶＰＰを用いて電圧レベルが安定した内部電源電圧ＶＤＤ４を生成する。
【０１５２】
なお、ＶＰＰ回路は、昇圧電圧生成回路を構成する。
電源回路７０Ａにおける動作は、実施の形態１における電源回路７０の動作において、昇圧回路７１をＶＰＰ回路７１Ａに読替え、内部電源電圧ＶＤＤＨを電圧ＶＰＰに読替えればよい。
【０１５３】
その結果、図１０に示すように、外部電源電圧ＥＸＴＶＤＤにノイズが重畳されていても、電圧ＶＰＰに伝達されるノイズのレベルが減少し、電圧ＶＰＰを降圧して内部電源電圧ＶＤＤ４を生成することによって内部電源電圧ＶＤＤ４は、ノイズが除去された電圧になる。そして、ＤＬＬ８０は、外部電源電圧ＥＸＴＶＤＤにノイズが重畳されていても、外部クロックＥＸＴＣＬＫの立上りタイミングに対して一定の位相差を有する周期信号ＤＬＬＣＬＫ＿Ｐを生成する。
【０１５４】
その他は、実施の形態１と同じである。
実施の形態２によれば、半導体記憶装置は、ワード線を活性化するための昇圧電圧を生成するＶＰＰ回路を含み、外部電源電圧ＥＸＴＶＤＤを昇圧して電圧ＶＰＰを生成し、その生成した電圧ＶＰＰを外部電源電圧ＥＸＴＶＤＤの電圧レベルよりも低い電圧レベルまで降圧して内部電源電圧ＶＤＤ４を生成する電源回路を備えるので、外部電源電圧にノイズが重畳されていても、ノイズが除去された内部電源電圧ＶＤＤ４を生成することを半導体記憶装置に配置される電源回路の面積効率を高くして実現できる。
【０１５５】
［実施の形態３］
図１１を参照して、実施の形態３による半導体記憶装置１００Ｂは、半導体記憶装置１００の電源回路７０を電源回路７０Ｂに代え、パッド１２０を追加したものであり、その他は半導体記憶装置１００と同じである。
【０１５６】
パッド１２０は、外部から参照電圧ＥＸＴＶＲＥＦＰを受け、その受けた参照電圧ＥＸＴＶＲＥＦＰを電源回路７０Ｂへ出力する。
【０１５７】
図１２を参照して、電源回路７０Ｂは、電源回路７０の参照電圧発生回路７３を削除したものであり、その他は電源回路７０と同じである。なお、電源回路７０Ｂにおいては、ＶＤＣ回路７４は、パッド１２０から参照電圧ＥＸＴＶＲＥＦＰを受ける。
【０１５８】
電源回路７０Ｂにおける動作について説明する。昇圧回路７１が内部電源電圧ＶＤＤＨを生成するまでの動作は、電源回路７０における動作と同じである。内部電源電圧ＶＤＤＨが生成されると、ＶＤＣ回路７４は、昇圧回路７１から内部電源電圧ＶＤＤＨを受け、その受けた内部電源電圧ＶＤＤＨをパッド１２０から受けた参照電圧ＥＸＴＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成する。
【０１５９】
このように、電源回路７０Ｂは、外部から供給された参照電圧ＥＸＴＶＲＥＦＰを用いて内部電源電圧ＶＤＤＨを降圧して内部電源電圧ＶＤＤ４を生成するので、電圧レベルが安定した参照電圧ＥＸＴＶＲＥＦＰに基づいて、電圧レベルがさらに安定した内部電源電圧ＶＤＤ４を生成できる。
【０１６０】
その他は、実施の形態１と同じである。
実施の形態３によれば、半導体記憶装置は、外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨを生成し、その生成した内部電源電圧ＶＤＤＨを外部電源電圧ＥＸＴＶＤＤの電圧レベルよりも低い電圧レベルまで降圧して内部電源電圧ＶＤＤ４を生成する電源回路と、内部電源電圧ＶＤＤＨを降圧する際の参照電圧ＥＸＴＶＲＥＦＰを外部から受けるパッドとを備えるので、安定した参照電圧ＥＸＴＶＲＥＦＰに基づいて、電圧レベルがさらに安定した内部電源電圧ＶＤＤ４を生成することができる。
【０１６１】
［実施の形態４］
図１３を参照して、実施の形態４による半導体記憶装置１００Ｃは、半導体記憶装置１００の電源回路７０を電源回路７０Ｃに代えたものであり、その他は、半導体記憶装置１００と同じである。
【０１６２】
図１４を参照して、電源回路７０Ｃは、電源回路７０の参照電圧発生回路７３を参照電圧発生回路７５に代えたものであり、その他は、電源回路７０と同じである。
【０１６３】
参照電圧発生回路７５は、外部電源電圧ＥＸＴＶＤＤではなく、昇圧回路７１によって生成された内部電源電圧ＶＤＤＨの電圧レベルを低下して参照電圧ＶＲＥＦＰを生成し、その生成した参照電圧ＶＲＥＦＰをＶＤＣ回路７４へ出力する。
【０１６４】
参照電圧発生回路７５は、参照電圧発生回路７２と同じ回路構成から成る（図５参照）。ただし、図５に示す回路が参照電圧発生回路７５に適用される場合、電源ノードＶＤＤ１は、昇圧回路７１が生成した内部電源電圧ＶＤＤＨを受ける。
【０１６５】
参照電圧発生回路７５は、内部電源電圧ＶＤＤＨの電圧レベルを低下した参照電圧ＶＲＥＦＰを生成するので、外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下して参照電圧ＶＲＥＦＰを生成する場合に比べ、参照電圧ＶＲＥＦＰの電圧レベルをより安定させることができる。
【０１６６】
すなわち、図１５に示すように、外部電源電圧ＥＸＴＶＤＤを昇圧した内部電源電圧ＶＤＤＨは、外部電源電圧ＥＸＴＶＤＤよりもノイズレベルが低いので、内部電源電圧ＶＤＤＨの電圧レベルを低下して生成した参照電圧ＶＲＥＦＰには、ノイズが殆ど伝達されない。したがって、参照電圧発生回路７５は、電圧レベルがより安定した参照電圧ＶＲＥＦＰを生成できる。
【０１６７】
そうすると、ＶＤＣ回路７４は、電圧レベルがより安定した参照電圧ＶＲＥＦＰと、ノイズレベルが減少した内部電源電圧ＶＤＤＨとに基づいて、電圧レベルがさらに安定した内部電源電圧ＶＤＤ４を生成できる。
【０１６８】
なお、実施の形態４においては、図１４に示す昇圧回路７１の代わりに図９に示すＶＰＰ回路７１Ａを用いてもよい。
【０１６９】
その他は、実施の形態１と同じである。
実施の形態４によれば、半導体記憶装置は、外部電源電圧を昇圧して内部電源電圧ＶＤＤＨを生成する昇圧回路と、内部電源電圧ＶＤＤＨの電圧レベルを低下して参照電圧ＶＲＥＦＰを生成する参照電圧発生回路と、内部電源電圧ＶＤＤＨを参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成するＶＤＣ回路とを含む電源回路を備えるので、電圧レベルがさらに安定した内部電源電圧を生成できる。
【０１７０】
［実施の形態５］
図１６を参照して、実施の形態５による半導体記憶装置１００Ｄは、半導体記憶装置１００の電源回路７０を電源回路７０Ｄに代えたものであり、その他は、半導体記憶装置１００と同じである。
【０１７１】
図１７を参照して、電源回路７０Ｄは、電源回路７０にレベルシフト回路７６を追加したものであり、その他は、電源回路７０と同じである。レベルシフト回路７６は、内部電源電圧ＶＤＤ４を受け、その受けた内部電源電圧ＶＤＤ４の電圧レベルを低くした電圧ＶＤＤ４Ｌを生成し、その生成した電圧ＶＤＤ４ＬをＶＤＣ回路７４へ出力する。
【０１７２】
また、電源回路７０Ｄの参照電圧発生回路７３は、電源回路７０の参照電圧発生回路７３が生成する参照電圧ＶＲＥＦＰよりも電圧レベルの低い参照電圧ＶＲＥＦＰＬを生成してＶＤＣ回路７４へ出力する。
【０１７３】
電源回路７０ＤのＶＤＣ回路７４は、内部電源電圧ＶＤＤ４に代えてレベルシフト回路７６からの電圧ＶＤＤ４Ｌを受け、参照電圧ＶＲＥＦＰに代えて参照電圧ＶＲＥＦＰＬを受ける。そして、ＶＤＣ回路７４は、電圧ＶＤＤ４Ｌを参照電圧ＶＲＥＦＰＬと比較し、電圧ＶＤＤ４Ｌが参照電圧ＶＲＥＦＰＬになるように内部電源電圧ＶＤＤＨを降圧して内部電源電圧ＶＤＤ４を生成する。
【０１７４】
なお、ＶＤＣ回路７４およびレベルシフト回路７６は、電源電圧生成回路を構成する。
【０１７５】
図１８を参照して、レベルシフト回路７６は、抵抗７６１，７６２を含む。抵抗７６１，７６２は、ＶＤＣ回路７４のノード７４８と、接地ノードＧＮＤとの間に直列に接続される。そして、内部電源電圧ＶＤＤＨが電源ノードＶＤＤ２に供給される。
【０１７６】
そして、レベルシフト回路７６は、ノード７４８上の内部電源電圧ＶＤＤ４を受け、その受けた内部電源電圧ＶＤＤ４を抵抗７６１，７６２によって分圧し、その分圧した電圧ＶＤＤ４Ｌをノード７６３からＶＤＣ回路７４のＮチャネルＭＯＳトランジスタ７４４のゲート端子へ出力する。
【０１７７】
差動増幅回路ＤＦＡ２は、電圧ＶＤＤ４Ｌを参照電圧ＶＲＥＦＰＬと比較し、その比較結果に応じて電圧レベルから成る電圧ＶＣＭＰをＮチャネルＭＯＳトランジスタ７４７のゲート端子へ出力する。その他は、図６において説明したとおりである。
【０１７８】
図１９を参照して、電源回路７０Ｄにおける動作について説明する。昇圧回路７１が内部電源電圧ＶＤＤＨを生成するまでの動作は電源回路７０における動作と同じである。
【０１７９】
参照電圧発生回路７３は、外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下して参照電圧ＶＲＥＦＰＬを生成し、その生成した参照電圧ＶＲＥＦＰＬをＶＤＣ回路７４へ出力する。そして、レベルシフト回路７６は、内部電源電圧ＶＤＤ４の電圧レベルを低下して電圧ＶＤＤ４Ｌを生成し、その生成した電圧ＶＤＤ４ＬをＶＤＣ回路７４へ出力する。
【０１８０】
ＶＤＣ回路７４は、昇圧回路７１からの内部電源電圧ＶＤＤＨと、参照電圧発生回路７３からの参照電圧ＶＲＥＦＰＬと、レベルシフト回路７６からの電圧ＶＤＤ４Ｌとを受ける。そして、ＶＤＣ回路７４は、電圧ＶＤＤ４Ｌを参照電圧ＶＲＥＦＰＬと比較し、電圧ＶＤＤ４Ｌの電圧レベルが参照電圧ＶＲＥＦＰＬの電圧レベルに一致するように内部電源電圧ＶＤＤＨを降圧して内部電源電圧ＶＤＤ４を生成する。
【０１８１】
このように、電源回路７０ＤのＶＤＣ回路７４は、内部電源電圧ＶＤＤ４よりも電圧レベルが低い電圧ＶＤＤ４Ｌを、参照電圧ＶＲＥＦＰよりも電圧レベルが低い参照電圧ＶＲＥＦＰＬと比較するので、電源回路７０Ｄにおける差動増幅回路ＤＦＡ２は、より安定した動作が可能である。
【０１８２】
なお、上記においては、レベルシフト回路７６は２つの抵抗７６１，７６２から構成されるとして説明したが、この発明においては、これに限らず、レベルシフト回路７６は、一般に複数の抵抗から構成されていればよい。そして、レベルシフト回路７６から出力されるＶＤＤ４Ｌの電圧レベルが低いほど、差動増幅回路ＤＦＡ２における動作がより安定する。
【０１８３】
また、実施の形態５においては、図１７に示す昇圧回路７１に代えて図９に示すＶＰＰ回路７１Ａを用いてもよく、図１７に示す参照電圧発生回路７３を削除してＶＤＣ回路７４で使用される参照電圧ＶＲＥＦＰＬを図１２に示すパッド１２０を介して外部から供給するようにしてもよい。また、図１７に示す参照電圧発生回路７３に代えて図１４に示す参照電圧発生回路７５を適用し、昇圧回路７１またはＶＰＰ回路７１Ａが生成した内部電源電圧ＶＤＤＨまたは電圧ＶＰＰに基づいて参照電圧ＶＲＥＦＰＬを生成するようにしてもよい。
【０１８４】
その他は、実施の形態１と同じである。
実施の形態５によれば、半導体記憶装置は、外部電源電圧を昇圧して内部電源電圧ＶＤＤＨを生成する昇圧回路と、参照電圧ＶＲＥＦＰよりも電圧レベルが低い参照電圧ＶＲＥＦＰＬを生成する参照電圧発生回路と、内部電源電圧ＶＤＤ４の電圧レベルを低下して電圧ＶＤＤ４Ｌを生成するレベルシフト回路と、電圧ＶＤＤ４Ｌの電圧レベルが参照電圧ＶＲＥＦＰＬの電圧レベルに一致するように内部電源電圧ＶＤＤＨを降圧して内部電源電圧ＶＤＤ４を生成するＶＤＣ回路とを含む電源回路を備えるので、ＶＤＣ回路をより安定して動作させて、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズを除去した内部電源電圧ＶＤＤ４を生成できる。
【０１８５】
［実施の形態６］
図２０を参照して、実施の形態６による半導体記憶装置１００Ｅは、半導体記憶装置１００の電源回路７０を電源回路７０Ｅに代えたものであり、その他は、半導体記憶装置１００と同じである。
【０１８６】
図２１を参照して、電源回路７０Ｅは、昇圧回路７７と、参照電圧発生回路７８，７９，８２と、ＶＤＣ回路８１，８３とを含む。
【０１８７】
参照電圧発生回路７８は、外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下して参照電圧ＶＲＥＦＤを発生し、その発生した参照電圧ＶＲＥＦＤを昇圧回路７７へ出力する。
【０１８８】
昇圧回路７７は、参照電圧ＶＲＥＦＤを用いて外部電源電圧ＥＸＴＶＤＤを昇圧して、内部電源電圧ＶＤＤＨよりも電圧レベルが高い内部電源電圧ＶＤＤＨＨを生成する。そして、昇圧回路７７は、生成した内部電源電圧ＶＤＤＨＨを参照電圧発生回路７９およびＶＤＣ回路８１へ出力する。
【０１８９】
参照電圧発生回路７９は、昇圧回路７７からの内部電源電圧ＶＤＤＨＨを受け、その受けた内部電源電圧ＶＤＤＨＨの電圧レベルを低下して参照電圧ＶＲＥＦＰＨを生成し、その生成した参照電圧ＶＲＥＦＰＨをＶＤＣ回路８１へ出力する。
【０１９０】
ＶＤＣ回路８１は、内部電源電圧ＶＤＤＨＨを参照電圧ＶＲＥＦＰＨまで降圧して内部電源電圧ＶＤＤＨを生成し、その生成した内部電源電圧ＶＤＤＨを参照電圧発生回路８２およびＶＤＣ回路８３へ出力する。
【０１９１】
参照電圧発生回路８２は、ＶＤＣ回路８１からの内部電源電圧ＶＤＤＨを受け、その受けた内部電源電圧ＶＤＤＨの電圧レベルを低下した参照電圧ＶＲＥＦＰを生成する。そして、参照電圧発生回路８２は、生成した参照電圧ＶＲＥＦＰをＶＤＣ回路８３へ出力する。
【０１９２】
ＶＤＣ回路８３は、ＶＤＣ回路８１からの内部電源電圧ＶＤＤＨを参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成する。
【０１９３】
昇圧回路７７は、昇圧回路７１と同じ回路構成から成る（図４参照）。この場合、図４に示す電源ノードＶＤＤ２は、内部電源電圧ＶＤＤＨＨを受ける。
【０１９４】
参照電圧発生回路７８，７９，８２は、参照電圧発生回路７２，７３と同じ回路構成から成る（図５参照）。図５に示す回路を参照電圧発生回路７９に適用する場合、電源ノードＶＤＤ１は、昇圧回路７７からの内部電源電圧ＶＤＤＨＨを受ける。また、図５に示す回路を参照電圧発生回路８２に適用する場合、電源ノードＶＤＤ１は、ＶＤＣ回路８１からの内部電源電圧ＶＤＤＨを受ける。
【０１９５】
ＶＤＣ回路８１，８３は、ＶＤＣ回路７４と同じ回路構成から成る（図６参照）。図６に示す回路をＶＤＣ回路８１に適用する場合、電源ノードＶＤＤ２は、昇圧回路７７からの内部電源電圧ＶＤＤＨＨを受ける。また、図６に示す回路をＶＤＣ回路８３に適用する場合、電源ノードＶＤＤ２は、ＶＤＣ回路８１からの内部電源電圧ＶＤＤＨを受ける。
【０１９６】
図２２を参照して、電源回路７０Ｅにおける動作について説明する。参照電圧発生回路７８は、外部電源電圧ＥＸＴＶＤＤを外部から受け、その受けた外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下して参照電圧ＶＲＥＦＤを生成する。そして、参照電圧発生回路７８は、生成した参照電圧ＶＲＥＦＤを昇圧回路７７へ出力する。
【０１９７】
そうすると、昇圧回路７７は、参照電圧ＶＲＥＦＤを用いて外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨＨを生成し、その生成した内部電源電圧ＶＤＤＨＨを参照電圧発生回路７９およびＶＤＣ回路８１へ出力する。そして、参照電圧発生回路７９は、昇圧回路７７からの内部電源電圧ＶＤＤＨＨの電圧レベルを低下して参照電圧ＶＲＥＦＰＨを生成し、その生成した参照電圧ＶＲＥＦＰＨをＶＤＣ回路８１へ出力する。
【０１９８】
ＶＤＣ回路８１は、昇圧回路７７からの内部電源電圧ＶＤＤＨＨを参照電圧ＶＲＥＦＰＨまで降圧して内部電源電圧ＶＤＤＨを生成し、その生成した内部電源電圧ＶＤＤＨを参照電圧発生回路８２およびＶＤＣ回路８３へ出力する。そして、参照電圧発生回路８２は、ＶＤＣ回路８１からの内部電源電圧ＶＤＤＨの電圧レベルを低下して参照電圧ＶＲＥＦＰを生成し、その生成した参照電圧ＶＲＥＦＰをＶＤＣ回路８３へ出力する。
【０１９９】
そうすると、ＶＤＣ回路８３は、ＶＤＣ回路８１からの内部電源電圧ＶＤＤＨを参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成する。
【０２００】
電源回路７０Ｅにおいては、参照電圧発生回路７９は、外部電源電圧ＥＸＴＶＤＤではなく、昇圧回路７７によって生成された内部電源電圧ＶＤＤＨＨの電圧レベルを低くして参照電圧ＶＲＥＦＰＨを生成する。また、参照電圧発生回路８２は、外部電源電圧ＥＸＴＶＤＤではなく、ＶＤＣ回路８１によって生成された内部電源電圧ＶＤＤＨの電圧レベルを低くして参照電圧ＶＲＥＦＰを生成する。
【０２０１】
そうすると、外部電源電圧ＥＸＴＶＤＤにノイズが重畳されていても内部電源電圧ＶＤＤＨＨに伝達されるノイズレベルは、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズレベルよりも低い。また、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズは、内部電源電圧ＶＤＤＨＨを降圧して生成された内部電源電圧ＶＤＤＨには伝達されない。したがって、参照電圧ＶＲＥＦＰＨ，ＶＲＥＦＰは、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズが伝達されず、より安定した電圧レベルを有する。その結果、ＶＤＣ回路８１は、電圧レベルが安定した参照電圧ＶＲＥＦＰＨを用いて電圧レベルが安定した内部電源電圧ＶＤＤＨＨを生成でき、ＶＤＣ回路８３は、電圧レベルが安定した参照電圧ＶＲＥＦＰを用いて電圧レベルが安定した内部電源電圧ＶＤＤ４を生成できる。
【０２０２】
なお、上記においては、外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨＨを生成し、その生成した内部電源電圧ＶＤＤＨＨを２回降圧して内部電源電圧ＶＤＤ４を生成すると説明したが、この発明においては、これに限らず、一般的に、生成した内部電源電圧ＶＤＤＨＨを複数回降圧して内部電源電圧ＶＤＤ４を生成するようにしてもよい。
【０２０３】
この場合、電源回路７０Ｅは、降圧回数に応じた複数の参照電圧を生成する複数の参照電圧発生回路を含む。
【０２０４】
その他は、実施の形態１と同じである。
実施の形態６によれば、半導体記憶装置は、外部電源電圧を昇圧して内部電源電圧ＶＤＤＨＨを生成する昇圧回路と、内部電源電圧ＶＤＤＨＨの電圧レベルを低下して参照電圧ＶＲＥＦＰＨを生成する参照電圧発生回路と、内部電源電圧ＶＤＤＨＨを参照電圧ＶＲＥＦＰＨまで降圧して内部電源電圧ＶＤＤＨを生成するＶＤＣ回路と、内部電源電圧ＶＤＤＨの電圧レベルを低下して参照電圧ＶＲＥＦＰを生成するもう１つの参照電圧発生回路と、内部電源電圧ＶＤＤＨを参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成するもう１つのＶＤＣ回路とを含む電源回路を備えるので、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズをさらに除去し、電圧レベルがさらに安定した内部電源電圧ＶＤＤ４を生成できる。
【０２０５】
［実施の形態７］
図２３を参照して、実施の形態７による半導体記憶装置１００Ｆは、半導体記憶装置１００の電源回路７０を電源回路７０Ｆに代え、制御回路４０を制御回路４１に代え、ロウアドレスカウンタ１３０を追加したものであり、その他は、半導体記憶装置１００と同じである。
【０２０６】
制御回路４１は、制御回路４０の機能に加え、次の機能を有する。制御回路４１は、アドレスバッファ１０から受けたバンクアドレスＢＡ０，１およびアドレスＡ０〜Ａ１２と、クロックバッファ２０から受けたクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫおよびクロックイネーブル信号ＣＫＥと、制御信号バッファ３０から受けたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびコラムアドレスストローブ信号／ＣＡＳとに基づいて、半導体記憶装置１００Ｆに入力されたコマンドの種類を判定し、その判定したコマンドの種類に応じた論理レベルを有する選択信号ＳＥＬを電源回路７０Ｆへ出力する。
【０２０７】
表１は、半導体記憶装置１００Ｆに入力されるコマンドと、バンクアドレスＢＡ０，１、アドレスＡ０〜Ａ１２、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥとの関係を示す。
【０２０８】
【表１】
2004071095.tif 000003
【０２０９】
コマンドＤＥＳＥＬは、半導体記憶装置１００Ｆを不選択にするためのコマンドであり、コマンドＮＯＰは、半導体記憶装置１００Ｆを停止状態にするためのコマンドである。また、コマンドＡＣＴは、ワード線ＷＬｉを活性化するためのコマンドであり、コマンドＰＲＥは、ワード線ＷＬｉの電圧を０Ｖに低下し、かつ、センスアンプ６４０を停止してプリチャージ状態にするためのコマンドであり、コマンドＰＲＥＡは、バンク６１〜６４の全てに含まれるワード線ＷＬｉの電圧を０Ｖに低下し、かつ、センスアンプ６４０を停止してプリチャージ状態にするためのコマンドである。
【０２１０】
さらに、コマンドＷＲＩＴＥは、メモリセルＭＣへのデータの書込を指示するためのコマンドであり、コマンドＷＲＩＴＥＡは、書込動作後にワード線ＷＬｉの電圧を０Ｖに低下し、かつ、センスアンプ６４０を停止してプリチャージ状態にするためのコマンドである。
【０２１１】
さらに、コマンドＲＥＡＤは、メモリセルＭＣからのデータの読出を指示するためのコマンドであり、コマンドＲＥＡＤＡは、読出動作後にワード線ＷＬｉの電圧を０Ｖに低下し、かつ、センスアンプ６４０を停止してプリチャージ状態にするためのコマンドである。
【０２１２】
さらに、コマンドＲＥＦＡは、バンク６１〜６４の全てに含まれるメモリセルＭＣをリフレッシュするためのコマンドであり、コマンドＲＥＦＳは、セルフリフレッシュを指示するためのコマンドである。
【０２１３】
表１において、”Ｈ”は、論理ハイを意味し、”Ｌ”は、論理ローを意味し、”Ｖ”は、有効を意味し、”Ｘ”は、無効を意味し、”ｎ”は、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫのｎ番目の成分を意味する。
【０２１４】
したがって、クロックＢＵＦＦ＿ＣＬＫのｎ−１番目およびｎ番目の成分の立上りにおいてクロックイネーブル信号ＣＫＥがＨレベルであり、チップセレクト信号／ＣＳおよびロウアドレスストローブ信号／ＲＡＳがＬレベルであり、／コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥがＨレベルであり、バンクアドレスＢＡ０，１およびアドレスＡ０〜Ａ１２が有効であるとき、制御回路４１は、コマンドＡＣＴが入力されたことを認識する。
【０２１５】
その他のコマンドＤＥＳＥＬ，ＮＯＰ，ＰＲＥ，ＰＲＥＡ，ＷＲＩＴＥ，ＷＲＩＴＥＡ，ＲＥＡＤ，ＲＥＡＤＡ，ＲＥＦＡ，ＲＥＦＳと、バンクアドレスＢＡ０，１、アドレスＡ０〜Ａ１２、クロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥの論理レベルとの関係は表１に示すとおりである。
【０２１６】
また、制御回路４１は、セルフリフレッシュを指示されたとき、すなわち、コマンドＲＥＦＳが入力されたとき、ロウアドレスカウンタ１３０を活性化する。ロウアドレスカウンタ１３０は、制御回路４１によって活性化されると、ロウアドレスをカウントし、そのカウントしたロウアドレスをバンク６１〜６４の全てに出力する。セルフリフレッシュにおいては、制御回路４１は、内蔵したタイマーに基づいてリフレッシュの間隔を制御する。
【０２１７】
この実施の形態７においては、半導体記憶装置１００Ｆに入力されるコマンドの種類に応じて、電源回路７０Ｆにおいて生成される参照電圧ＶＲＥＦを参照電圧ＶＲＥＦＤＨまたはＶＲＥＦＤＬに切換える。なお、参照電圧ＶＲＥＦＤＨは、参照電圧ＶＲＥＦＤＬの電圧レベルよりも高い電圧レベルを有する。たとえば、参照電圧ＶＲＥＦＤＬは、３．０Ｖであり、参照電圧ＶＲＥＦＤＨは、３．３Ｖである。
【０２１８】
つまり、外部から半導体記憶装置１００Ｆに供給される電流が通常動作時の電流量であるとき、参照電圧ＶＲＥＦＤＨが選択され、外部から半導体記憶装置１００Ｆに供給される電流が通常動作時の電流量よりも少ないとき参照電圧ＶＲＥＦＤＬが選択される。
【０２１９】
表１に示すように、コマンドＤＥＳＥＬ，ＮＯＰ，ＷＲＩＴＥ，ＲＥＦＳが半導体記憶装置１００Ｆに入力されたとき、制御回路４１は、参照電圧ＶＲＥＦＤＬを選択するためのＬレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力する。また、コマンドＡＣＴ，ＰＲＥ，ＰＲＥＡ，ＷＲＩＴＥＡ，ＲＥＡＤ，ＲＥＡＤＡ，ＲＥＦＡが半導体記憶装置１００Ｆに入力されたとき、制御回路４１は、参照電圧ＶＲＥＦＤＨを選択するためのＨレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力する。
【０２２０】
コマンドＤＥＳＥＬ，ＮＯＰ，ＷＲＩＴＥ，ＲＥＦＳが半導体記憶装置１００Ｆに入力されたときに、電圧レベルが低い参照電圧ＶＲＥＦＤＬを選択することにしたのは、これらのコマンドが入力されたとき、半導体記憶装置１００Ｆにおいて消費される電流は、２ｍＡ程度であり、外部から半導体記憶装置１００Ｆに供給される電流は少ないので、外部電源電圧ＥＸＴＶＤＤにノイズが重畳されていても、そのノイズの影響が少ないからである。
【０２２１】
また、コマンドＡＣＴ，ＰＲＥ，ＰＲＥＡ，ＷＲＩＴＥＡ，ＲＥＡＤ，ＲＥＡＤＡ，ＲＥＦＡが半導体記憶装置１００Ｆに入力されたときに、電圧レベルが高い参照電圧ＶＲＥＦＤＨを選択することにしたのは、これらのコマンドが入力されたとき、半導体記憶装置１００Ｆにおいて消費される電流は、１５０〜３００ｍＡ程度であり、外部から半導体記憶装置１００Ｆに供給される電流が多いので、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズの影響を除去する必要があるからである。
【０２２２】
図２４を参照して、電源回路７０Ｆは、電源回路７０の参照電圧発生回路７２を参照電圧発生回路８４に代えたものであり、その他は、電源回路７０と同じである。
【０２２３】
参照電圧発生回路８４は、外部から供給された外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下した参照電圧ＶＲＥＦＤＨ，ＶＲＥＦＤＬを生成する。そして、参照電圧発生回路８４は、制御回路４１からのＬレベルの選択信号ＳＥＬに応じて参照選択ＶＲＥＦＤＬを選択して昇圧回路７１へ出力し、制御回路４１からのＨレベルの選択信号ＳＥＬに応じて参照電圧ＶＲＥＦＤＨを選択して昇圧回路７１へ出力する。
【０２２４】
なお、電源回路７０Ｆにおいては、昇圧回路７１は、参照電圧ＶＲＥＦＤＨに応じて内部電源電圧ＶＤＤＨＨを生成し、参照電圧ＶＲＥＦＤＬに応じて内部電源電圧ＶＤＤＨＬ（＜ＶＤＤＨＨ）を生成する。
【０２２５】
また、ＶＤＣ回路７４は、昇圧回路７１からの内部電源電圧ＶＤＤＨＨ，ＶＤＤＨＬを参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成する。つまり、ＶＤＣ回路７４は、昇圧回路７１から内部電源電圧ＶＤＤＨＨを受けた場合、および昇圧回路７１から内部電源電圧ＶＤＤＨＬを受けた場合、共に、電圧レベルが同じ内部電源電圧ＶＤＤ４を生成する。
【０２２６】
したがって、内部電源電圧ＶＤＤＨＨを降圧して内部電源電圧ＶＤＤ４を生成する方が、内部電源電圧ＶＤＤＨＬを降圧して内部電源電圧ＶＤＤ４を生成するよりも、内部電源電圧ＶＤＤ４の電圧レベルはより安定する。内部電源電圧ＶＤＤＨＨに基づいて内部電源電圧ＶＤＤ４を生成する方が降圧幅が大きいからである。
【０２２７】
図２５を参照して、参照電圧発生回路８４は、ＰチャネルＭＯＳトランジスタ８４１，８４５，８４９，８５０と、ＮチャネルＭＯＳトランジスタ８４２，８４６，８５１，８５２と、インバータ８５３とを含む。
【０２２８】
ＰチャネルＭＯＳトランジスタ８４１およびＮチャネルＭＯＳトランジスタ８４２は、電源ノードＶＤＤ１と接地ノードＧＮＤとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ８４１は、ダイオード接続され、ノード８４３上の電圧をゲート端子に受ける。また、ＮチャネルＭＯＳトランジスタ８４２は、電源ノードＶＤＤ１に供給される外部電源電圧ＥＸＴＶＤＤをゲート端子に受ける。
【０２２９】
ＰチャネルＭＯＳトランジスタ８４１およびＮチャネルＭＯＳトランジスタ８４２は、電源ノードＶＤＤ１に供給された外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下して参照電圧ＶＲＥＦＤＬをノード８４４から出力する。
【０２３０】
ＰチャネルＭＯＳトランジスタ８４５およびＮチャネルＭＯＳトランジスタ８４６は、電源ノードＶＤＤ１と接地ノードＧＮＤとの間に直列に接続される。ＰチャネルＭＯＳトランジスタ８４５は、ダイオード接続され、ノード８４７上の電圧をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ８４６は、電源ノードＶＤＤ１に供給される外部電源電圧ＥＸＴＶＤＤをゲート端子に受ける。
【０２３１】
ＰチャネルＭＯＳトランジスタ８４５およびＮチャネルＭＯＳトランジスタ８４６は、電源ノードＶＤＤ１に供給された外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下して参照電圧ＶＲＥＦＤＨをノード８４８から出力する。
【０２３２】
ＰチャネルＭＯＳトランジスタ８４５およびＮチャネルＭＯＳトランジスタ８４６によって出力される参照電圧ＶＲＥＦＤＨは、ＰチャネルＭＯＳトランジスタ８４１およびＮチャネルＭＯＳトランジスタ８４２によって出力される参照電圧ＶＲＥＦＤＬよりも高い電圧レベルを有するので、ＰチャネルＭＯＳトランジスタ８４５およびＮチャネルＭＯＳトランジスタ８４６は、ＰチャネルＭＯＳトランジスタ８４１およびＮチャネルＭＯＳトランジスタ８４２よりも大きいサイズを有する。
【０２３３】
ＰチャネルＭＯＳトランジスタ８４９およびＮチャネルＭＯＳトランジスタ８５１は、トランスファゲートＴＧ１を構成し、ノード８４４から出力された参照電圧ＶＲＥＦＤＬを受ける。ＰチャネルＭＯＳトランジスタ８４９は、制御回路４１からの選択信号ＳＥＬをゲート端子に受ける。ＮチャネルＭＯＳトランジスタ８５１は、インバータ８５３の出力信号をゲート端子に受ける。
【０２３４】
ＰチャネルＭＯＳトランジスタ８５０およびＮチャネルＭＯＳトランジスタ８５２は、トランスファゲートＴＧ２を構成し、ノード８４８から出力された参照電圧ＶＲＥＦＤＨを受ける。ＰチャネルＭＯＳトランジスタ８５０は、インバータ８５３の出力信号をゲート端子に受ける。ＮチャネルＭＯＳトランジスタ８５２は、制御回路４１からの選択信号ＳＥＬをゲート端子に受ける。
【０２３５】
インバータ８５３は、制御回路４１からの選択信号ＳＥＬを反転し、その反転した出力信号をＰチャネルＭＯＳトランジスタ８５０およびＮチャネルＭＯＳトランジスタ８５１のゲート端子へ出力する。
【０２３６】
制御回路４１がＬレベルの選択信号ＳＥＬを出力すると、インバータ８５３は、Ｌレベルの選択信号ＳＥＬを反転してＨレベルの信号をＰチャネルＭＯＳトランジスタ８５０およびＮチャネルＭＯＳトランジスタ８５１のゲート端子へ出力する。また、ＰチャネルＭＯＳトランジスタ８４９およびＮチャネルＭＯＳトランジスタ８５２は、Ｌレベルの選択信号ＳＥＬを受ける。
【０２３７】
そうすると、ＰチャネルＭＯＳトランジスタ８４９およびＮチャネルＭＯＳトランジスタ８５１はオンされ、ＰチャネルＭＯＳトランジスタ８５０およびＮチャネルＭＯＳトランジスタ８５２はオフされる。そして、トランスファゲートＴＧ１は、ノード８４４から出力された参照電圧ＶＲＥＦＤＬをノード８５４へ出力し、参照電圧発生回路８４は、参照電圧ＶＲＥＦＤＬをノード８５４から昇圧回路７１へ出力する。
【０２３８】
また、制御回路４１がＨレベルの選択信号ＳＥＬを出力すると、インバータ８５３は、Ｈレベルの選択信号ＳＥＬを反転してＬレベルの信号をＰチャネルＭＯＳトランジスタ８５０およびＮチャネルＭＯＳトランジスタ８５１のゲート端子へ出力する。また、ＰチャネルＭＯＳトランジスタ８４９およびＮチャネルＭＯＳトランジスタ８５２は、Ｈレベルの選択信号ＳＥＬを受ける。
【０２３９】
そうすると、ＰチャネルＭＯＳトランジスタ８４９およびＮチャネルＭＯＳトランジスタ８５１はオフされ、ＰチャネルＭＯＳトランジスタ８５０およびＮチャネルＭＯＳトランジスタ８５２はオンされる。そして、トランスファゲートＴＧ２は、ノード８４８から出力された参照電圧ＶＲＥＦＤＨをノード８５４へ出力し、参照電圧発生回路８４は、参照電圧ＶＲＥＦＤＨをノード８５４から昇圧回路７１へ出力する。
【０２４０】
このように、参照電圧発生回路８４は、外部電源電圧ＥＸＴＶＤＤに基づいて参照電圧ＶＲＥＦＤＬ，ＶＲＥＦＤＨを生成し、制御回路４１からの選択信号ＳＥＬの論理レベルに応じて参照電圧ＶＲＥＦＤＬ，ＶＲＥＦＤＨのいずれかを選択して昇圧回路７１へ出力する。
【０２４１】
図２６を参照して、電源回路７０Ｆの動作について説明する。参照電圧発生回路８４は、外部電源電圧ＥＸＴＶＤＤに基づいて参照電圧ＶＲＥＦＤＬ，ＶＲＥＦＤＨを生成し、制御回路４１からの選択信号ＳＥＬの論理レベルに応じて参照電圧ＶＲＥＦＤＬ，ＶＲＥＦＤＨのいずれかを選択し、その選択した参照電圧ＶＲＥＦＤＬまたはＶＲＥＦＤＨを昇圧回路７１へ出力する。
【０２４２】
そして、昇圧回路７１は、参照電圧発生回路８４から参照電圧ＶＲＥＦＤＬを受けると、参照電圧ＶＲＥＦＤＬを用いて外部電源電圧ＥＸＴＶＤＤを昇圧し、内部電源電圧ＶＤＤＨＬを生成する。また、昇圧回路７１は、参照電圧発生回路８４から参照電圧ＶＲＥＦＤＨを受けると、参照電圧ＶＲＥＦＤＨを用いて外部電源電圧ＥＸＴＶＤＤを昇圧し、内部電源電圧ＶＤＤＨＨを生成する。
【０２４３】
一方、参照電圧発生回路７３は、外部電源電圧ＥＸＴＶＤＤの電圧レベルを低下して参照電圧ＶＲＥＦＰを生成し、その生成した参照電圧ＶＲＥＦＰをＶＤＣ回路７４へ出力する。
【０２４４】
そうすると、ＶＤＣ回路７４は、昇圧回路７１から供給された内部電源電圧ＶＤＤＨＬ，ＶＤＤＨＨを参照電圧ＶＲＥＦＰまで降圧して内部電源電圧ＶＤＤ４を生成し、その生成した内部電源電圧ＶＤＤ４をＤＬＬ８０へ出力する。
【０２４５】
このように、電源回路７０Ｆは、コマンドＤＥＳＥＬ，ＮＯＰ，ＷＲＩＴＥ，ＲＥＦＳが半導体記憶装置１００Ｆに入力されたとき、電圧レベルが低い参照電圧ＶＲＥＦＤＬを用いて外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨＬを生成し、その生成した内部電源電圧ＶＤＤＨＬを降圧して内部電源電圧ＶＤＤ４を生成する。また、電源回路７０Ｆは、コマンドＡＣＴ，ＰＲＥ，ＰＲＥＡ，ＷＲＩＴＥＡ，ＲＥＡＤ，ＲＥＡＤＡ，ＲＥＦＡが半導体記憶装置１００Ｆに入力されたとき、電圧レベルが高い参照電圧ＶＲＥＦＤＨを用いて外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨＨを生成し、その生成した内部電源電圧ＶＤＤＨＨを降圧して内部電源電圧ＶＤＤ４を生成する。
【０２４６】
したがって、外部から半導体記憶装置１００Ｆに多くの電流が供給される場合、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズを除去した内部電源電圧ＶＤＤ４をＤＬＬ８０に供給することができる。その結果、外部クロックＥＸＴＣＬＫの各立上りタイミングに対して同じタイミングで立上る周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成できる。
【０２４７】
再び、図２３を参照して、半導体記憶装置１００Ｆの動作について説明する。コマンドＤＥＳＥＬが半導体記憶装置１００Ｆに入力されると、制御回路４１は、半導体記憶装置１００Ｆを停止状態にする。この場合、制御回路４１は、Ｌレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力し、電源回路７０Ｆは、上述したように、電圧レベルが低い参照電圧ＶＲＥＦＤＬを用いて外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨＬを生成し、その生成した内部電源電圧ＶＤＤＨＬに基づいて内部電源電圧ＶＤＤ４を生成する。しかし、この場合、ＤＬＬ８０は、制御回路４１によって不活性化されているので、内部電源電圧ＶＤＤ４を受けても周期信号ＤＫＫＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成しない。
【０２４８】
コマンドＮＯＰが半導体記憶装置１００Ｆに入力された場合も、コマンドＤＥＳＥＬが半導体記憶装置１００Ｆに入力されたときと同じ動作である。
【０２４９】
コマンドＡＣＴが半導体記憶装置１００Ｆに入力されると、制御回路４１は、Ｈレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力する。そして、電源電圧７０Ｆは、Ｈレベルの選択信号ＳＥＬに応じて、電圧レベルが高い参照電圧ＶＲＥＦＤＨを用いて外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨＨを生成し、その生成した内部電源電圧ＶＤＤＨＨを降圧して内部電源電圧ＶＤＤ４を生成する。
【０２５０】
ＤＬＬ８０は、電源回路７０Ｆからの内部電源電圧ＶＤＤ４を受け、内部電源電圧ＶＤＤ４の電圧レベルに応じた位相を有する周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎを生成し、周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿ＮをＩ／Ｏバッファ９０およびＱＳバッファ１１０へ出力する。
【０２５１】
また、制御回路４１は、バンクアドレスＢＡ０，１に基づいて、バンク６１〜６４のいずれかを選択し、Ｌレベルのロウアドレスストローブ信号／ＲＡＳに基づいて、入力されたアドレスＡ０〜Ａ１２をロウアドレスと見なす。そして、制御回路４１は、選択したバンク（バンク６１〜６４のいずれか）にロウアドレスをクロックＢＵＦＦ＿ＣＬＫ，ＢＵＦＦ＿／ＣＬＫに同期して出力する。
【０２５２】
ロウデコーダ６１０は、ロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ６２０へ出力する。そして、ワード線ドライバ６２０は、デコードされたロウアドレスによって指定されたワード線ＷＬｉを活性化する。これによって、コマンドＡＣＴが入力されたときの動作が終了する。
【０２５３】
コマンドＰＲＥが半導体記憶装置１００Ｆに入力されたとき、コマンドＡＣＴが半導体記憶装置１００Ｆに入力されたときの動作と殆ど同じ動作が行なわれ、コマンドＡＣＴが入力されたときに選択されたバンク（バンク６１〜６４のいずれか）に含まれるワード線ドライバ６２０は、全てのワード線ＷＬ１〜ＷＬｎの電圧を０Ｖに低下し、制御回路４１は、センスアンプ６４０を停止する。これによってコマンドＰＲＥが半導体記憶装置１００Ｆに入力されたときの動作が終了する。
【０２５４】
コマンドＰＲＥＡが半導体記憶装置１００Ｆに入力されると、制御回路４１は、Ｈレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力し、電源回路７０ＦおよびＤＬＬ８０は、コマンドＡＣＴが入力されたときと同じ動作を行なう。また、制御回路４１は、バンク６１〜６４の全てを選択し、全てのバンク６１〜６４に含まれるワード線ドライバ６２０は、全てのワード線ＷＬ１〜ＷＬｎの電圧を０Ｖに低下し、制御回路４１は、全てのバンク６１〜６４に含まれるセンスアンプ６４０を停止する。これによって、コマンドＰＲＥＡが入力されたときの動作が終了する。
【０２５５】
コマンドＷＲＩＴＥが半導体記憶装置１００Ｆに入力されると、制御回路４１は、Ｌレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力し、電源回路７０ＦおよびＤＬＬ８０は、コマンドＤＥＳＥＬが入力されたときと同じ動作を行なう。そして、書込データがメモリセルＭＣに書込まれる動作は実施の形態１において説明したとおりである。
【０２５６】
コマンドＷＲＩＴＥＡが半導体記憶装置１００Ｆに入力されると、制御回路４１は、Ｈレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力し、電源回路７０ＦおよびＤＬＬ８０は、コマンドＡＣＴが入力されたときと同じ動作を行なう。そして、制御回路４１は、データの書込みの対象となったバンク（バンク６１〜６４のいずれか）を選択する。
【０２５７】
選択されたバンクに含まれるワード線ドライバ６２０は、全てのワード線ＷＬ１〜ＷＬｎの電圧を０Ｖに低下し、制御回路４１は、センスアンプ６４０を停止する。これによってコマンドＷＲＩＴＥＡが半導体記憶装置１００Ｆに入力されたときの動作が終了する。
【０２５８】
コマンドＲＥＡＤが半導体記憶装置１００Ｆに入力されると、制御回路４１は、Ｈレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力し、電源回路７０ＦおよびＤＬＬ８０は、コマンドＡＣＴが入力されたときと同じ動作を行なう。そして、メモリセルＭＣからデータを読出し、その読出した読出データを半導体記憶装置１００Ｆの外部へ出力する動作は実施の形態１において説明したとおりである。
【０２５９】
コマンドＲＥＡＤＡが半導体記憶装置１００Ｆに入力されると、制御回路４１は、Ｈレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力し、電源回路７０ＦおよびＤＬＬ８０は、コマンドＡＣＴが入力されたときと同じ動作を行なう。そして、制御回路４１は、データの読出しの対象となったバンク（バンク６１〜６４のいずれか）を選択する。
【０２６０】
選択されたバンクに含まれるワード線ドライバ６２０は、全てのワード線ＷＬ１〜ＷＬｎの電圧を０Ｖに低下し、制御回路４１は、センスアンプ６４０を停止する。これによってコマンドＲＥＡＤＡが半導体記憶装置１００Ｆに入力されたときの動作が終了する。
【０２６１】
コマンドＲＥＦＡが半導体記憶装置１００Ｆに入力されると、制御回路４１は、Ｈレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力し、電源回路７０ＦおよびＤＬＬ８０は、コマンドＡＣＴが入力されたときと同じ動作を行なう。そして、制御回路４１は、バンク６１〜６４の全てを選択し、バンク６１〜６４に含まれる全てのメモリセルＭＣがリフレッシュされる。
【０２６２】
コマンドＲＥＦＳが半導体記憶装置１００Ｆに入力されると、制御回路４１は、Ｌレベルの選択信号ＳＥＬを生成して電源回路７０Ｆへ出力し、電源回路７０ＦおよびＤＬＬ８０は、コマンドＤＥＳＥＬが入力されたときと同じ動作を行なう。そして、制御回路４１は、ロウアドレスカウンタ１３０を活性化し、ロウアドレスカウンタ１３０は、ロウアドレスをカウントし、そのカウントしたロウアドレスをバンク６１〜６４の全てに出力する。
【０２６３】
そうすると、バンク６１〜６４の各々に含まれるロウデコーダ６１０は、ロウアドレスカウンタ１３０からのロウアドレスをデコードし、そのデコードしたロウアドレスをワード線ドライバ６２０へ出力する。ワード線ドライバ６２０は、デコードされたロウアドレスによって指定されたワード線ＷＬｉを活性化する。そして、活性化されたワード線ＷＬｉに接続されたメモリセルＭＣがリフレッシュされる。
【０２６４】
ロウアドレスカウンタ１３０は、カウントしたロウアドレスをバンク６１〜６４のロウデコーダ６１０へ次々と出力し、バンク６１〜６４の全てに含まれるワード線ＷＬ１〜ＷＬｎの全てが活性化され、全てのメモリセルがリフレッシュされる。これによって、コマンドＲＥＦＳが入力されたときの動作が終了する。
【０２６５】
なお、上記においては、各種のコマンドに対して、参照電圧発生回路８４が生成する参照電圧の種類を２種類として説明したが、この発明は、これに限らず、コマンドの種類に応じて３種類以上の参照電圧を生成し、その生成した複数の参照電圧の中からコマンドの種類に応じた参照電圧を選択して外部電源電圧を昇圧するようにしてもよい。たとえば、コマンドＡＣＴ，ＰＲＥ，ＰＲＥＡ，ＷＲＩＴＥＡ，ＲＥＡＤ，ＲＥＡＤＡ，ＲＥＦＡが半導体記憶装置１００Ｆに入力されたとき、半導体記憶装置１００Ｆにおいて消費される電流は１５０〜３００ｍＡの範囲であるが、この消費される電流量に応じて、さらに参照電圧の電圧レベルを変化させて外部電源電圧を昇圧するようにしてもよい。
【０２６６】
また、上述した実施の形態２〜実施の形態６のいずれかを適用して半導体記憶装置１００Ｆにおける電源回路を構成してもよい。
【０２６７】
その他は、実施の形態１と同じである。
実施の形態７によれば、半導体記憶装置は、入力されたコマンドの種類に応じて、すなわち、外部から供給される電流が少ないモードでは、外部電源電圧ＥＸＴＶＤＤを昇圧するときの参照電圧の電圧レベルを低くして外部電源電圧ＥＸＴＶＤＤを昇圧した内部電源電圧ＶＤＤＨＬを生成し、その生成した内部電源電圧ＶＤＤＨＬを降圧して内部電源電圧ＶＤＤ４を生成し、外部から供給される電流が多いモードでは、外部電源電圧ＥＸＴＶＤＤを昇圧するときの参照電圧の電圧レベルを高くして外部電源電圧ＥＸＴＶＤＤを昇圧した内部電源電圧ＶＤＤＨＨを生成し、その生成した内部電源電圧ＶＤＤＨＨを降圧して内部電源電圧ＶＤＤ４を生成する電源回路を備えるので、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズの影響を効果的に除去できる。
【０２６８】
その結果、外部クロックの立上りタイミングに対して一定のタイミングで立上る周期信号を生成できる。
【０２６９】
なお、上記においては、外部電源電圧ＥＸＴＶＤＤを昇圧して内部電源電圧ＶＤＤＨ（またはＶＤＤＨＨ，ＶＤＤＨＬ）を生成し、その生成した内部電源電圧ＶＤＤＨ（またはＶＤＤＨＨ，ＶＤＤＨＬ）を降圧して内部電源電圧ＶＤＤ４を生成すると説明したが、この発明は、これに限らず、外部電源電圧ＥＸＴＶＤＤを降圧し、その降圧した電圧を昇圧して内部電源電圧ＶＤＤ４を生成するようにしてもよい。
【０２７０】
また、この発明においては、外部電源電圧ＥＸＴＶＤＤを複数回降圧して内部電源電圧ＶＤＤ４を生成するようにしてもよい。このように、外部電源電圧ＥＸＴＶＤＤを複数回降圧することにより、従来に比べ、内部電源電圧ＶＤＤ４の電圧レベルをより安定させることができる。
【０２７１】
さらに、内部電源電圧ＶＤＤ４の電圧レベルは、外部電源電圧ＥＸＴＶＤＤの電圧レベルよりも高い。このように、外部電源電圧ＥＸＴＶＤＤを昇圧し、その昇圧した昇圧電圧を降圧して外部電源電圧ＥＸＴＶＤＤの電圧レベルよりも高い電圧レベルを有する内部電源電圧ＶＤＤ４を生成することにより、外部電源電圧ＥＸＴＶＤＤを１回だけ昇圧して内部電源電圧ＶＤＤ４を生成する場合に比べ、外部電源電圧ＥＸＴＶＤＤに重畳されたノイズの影響を受けにくく、電圧レベルが安定した内部電源電圧ＶＤＤ４を生成することができる。また、外部電源電圧ＥＸＴＶＤＤよりも電圧レベルが高い内部電源電圧ＶＤＤ４をＤＬＬ８０へ供給することにより、ＤＬＬ８０において生成された周期信号ＤＬＬＣＬＫ＿Ｐ，ＤＬＬＣＬＫ＿Ｎの位相を微細に調整できる。
【０２７２】
さらに、図６および図１８に示すドライバトランジスタ（ＮチャネルＭＯＳトランジスタ７４７）は、好ましくは、ＰチャネルＭＯＳトランジスタにより構成される。
【０２７３】
さらに、上記においては、ＤＤＲ−ＳＤＲＡＭを例にして説明したが、この発明は、ＤＤＲ−ＳＤＲＡＭに限らず、周期信号に同期してデータを入出力するフラッシュメモリおよびＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）にも適用可能である。
【０２７４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】実施の形態１による半導体記憶装置の概略ブロック図である。
【図２】図１に示すメモリセルアレイのブロック図である。
【図３】図１に示す電源回路のブロック図である。
【図４】図３に示す昇圧回路の回路図である。
【図５】図３に示す参照電圧発生回路の回路図である。
【図６】図３に示すＶＤＣ回路の回路図である。
【図７】図１に示す電源回路において使用される電圧およびＤＬＬにおいて使用される信号のタイミングチャートである。
【図８】実施の形態２による半導体記憶装置の概略ブロック図である。
【図９】図８に示す電源回路のブロック図である。
【図１０】図８に示す電源回路において使用される電圧およびＤＬＬにおいて使用される信号のタイミングチャートである。
【図１１】実施の形態３による半導体記憶装置の概略ブロック図である。
【図１２】図１１に示す電源回路のブロック図である。
【図１３】実施の形態４による半導体記憶装置の概略ブロック図である。
【図１４】図１３に示す電源回路のブロック図である。
【図１５】図１３に示す電源回路において使用される電圧およびＤＬＬにおいて使用される信号のタイミングチャートである。
【図１６】実施の形態５による半導体記憶装置の概略ブロック図である。
【図１７】図１６に示す電源回路のブロック図である。
【図１８】図１７に示すＶＤＣ回路およびレベルシフト回路の回路図である。
【図１９】図１６に示す電源回路において使用される電圧およびＤＬＬにおいて使用される信号のタイミングチャートである。
【図２０】実施の形態６による半導体記憶装置の概略ブロック図である。
【図２１】図２０に示す電源回路のブロック図である。
【図２２】図２０に示す電源回路において使用される電圧およびＤＬＬにおいて使用される信号のタイミングチャートである。
【図２３】実施の形態７による半導体記憶装置の概略ブロック図である。
【図２４】図２３に示す電源回路のブロック図である。
【図２５】図２４に示す参照電圧発生回路の回路図である。
【図２６】図２３に示す電源回路において使用される電圧およびＤＬＬにおいて使用される信号のタイミングチャートである。
【図２７】従来のＤＤＲ−ＳＤＲＡＭに搭載されたＶＤＣ回路およびＤＬＬ回路を示すブロック図である。
【図２８】従来の問題点を説明するための電圧および信号のタイミングチャートである。
【符号の説明】
１０　アドレスバッファ、２０　クロックバッファ、３０　制御信号バッファ、４０，４１　制御回路、５０　モードレジスタ、６０　メモリセルアレイ、６１〜６４　バンク、７０，７０Ａ，７０Ｂ，７０Ｃ，７０Ｄ，７０Ｅ，７０Ｆ　電源回路、７１，７７　昇圧回路、７１Ａ　ＶＰＰ回路、７２，７３，７５，７８，７９，８２，８４　参照電圧発生回路、７４，８１，８３，１０００　ＶＤＣ回路、７６　レベルシフト回路、８０　ＤＬＬ、９０　Ｉ／Ｏバッファ、１００，１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ，１００Ｆ　半導体記憶装置、１１０　ＱＳバッファ、１２０　パッド、１３０　ロウアドレスカウンタ、６１０　ロウデコーダ、６２０　ワード線ドライバ、６３０　コラムデコーダ、６４０　センスアンプ、６５０　メモリアレイ、６５１〜６５ｍ　イコライズ回路、７１１，７１２，７１７，７１８，７３１，７３２，７３５，７４１，７４２，８４１，８４５，８４９，８５０　ＰチャネルＭＯＳトランジスタ、７１３，７１４，７３６，７４３，７４４，７４７，８４２，８４６，８５１，８５２　ＮチャネルＭＯＳトランジスタ、７１５，７１６，７１９，７３３，７３４，７３７，７３８，７４５，７４６，７４８，８４３，８４４，８４７，８４８，８５４　ノード、７２０　ＡＮＤゲート、７２１〜７２ｋ，８５３　インバータ、７３０　キャパシタ、７６１，７６２　抵抗、１１００　ＤＬＬ回路、ＢＳ１，２　データバス、ＤＦＡ１，ＤＦＡ２　差動増幅回路、ＯＳＣ　発振器、ＴＧ１，ＴＧ２　トランスファゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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