(57)【要約】【課題】出力振幅を確保しつつ更なる貫通電流を削減することができる増幅回路を提供する。【解決手段】入力信号を増幅して出力する増幅器と、この増幅器の出力に応答して信号を出力する第１の出力回路と、増幅器の出力に応答して信号を出力する第２の出力回路で、前記増幅回路の出力とこの第２の出力回路をイネーブルにする信号とを制御信号によって切り替えるスイッチを有する増幅回路。【選択図】      図１
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【特許請求の範囲】
【請求項１】
入力信号を増幅して出力する増幅回路において、
前記入力信号を増幅して出力する増幅器と、
この増幅器の出力に応答して信号を出力する第１の出力回路と、
前記増幅器の出力に応答して信号を出力する第２の出力回路で、前記増幅回路の出力とこの第２の出力回路をイネーブルにする信号とを制御信号によって切り替えるスイッチを有することを特徴とする増幅回路。
【請求項２】
前記増幅器は第１および第２の増幅器からなる特許請求の範囲第１項記載の増幅回路。
【請求項３】
前記第１出力回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタから構成される特許請求の範囲第１項記載の増幅回路。
【請求項４】
前記第２出力回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタから構成される特許請求の範囲第１項記載の増幅回路。
【請求項５】
前記スイッチは、３端子スイッチである特許請求の範囲第１項記載の増幅回路。
【請求項６】
前記増幅器の出力は、バッファを介して前記第２出力回路に入力される特許請求の範囲第１項記載の増幅回路。
【請求項７】
前記増幅器は前記第１出力回路専用の第１の増幅器と、前記第２出力回路専用の第２の増幅器とからなる特許請求の範囲第１項記載の増幅回路。
【請求項８】
前記第１の増幅器はダミースイッチを介して前記第１出力回路に接続される特許請求の範囲第１項記載の増幅回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、増幅回路に関するもので、特に、ＡＢ級プッシュプル型アンプ回路において出力貫通電流を削減させた出力回路に関するものである。
【０００２】
【従来の技術】
ＡＢ級プッシュプル型アンプ回路をＣＭＯＳプロセスで製造した場合、ＭＯＳＦＥＴのオーバードライブ要素を抑えつつ出力振幅を確保するために、出力段のＭＯＳＦＥＴのゲート幅およびゲート長の比率（以下Ｗ／Ｌ比という）を大きくしている。しかしながら、このＷ／Ｌ比が大きいと非動作時に出力段で諸費される貫通電流が大きくなってしまう。
【０００３】
【特許文献１】特開平１１−２７４８６０
【０００４】
この問題を解決する一手段として上記特許文献１がある。この文献においては、駆動部にカスコード型カレントミラー回路を配置して駆動部の出力ゲインを高め、高効率な出力を得ている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上述の例では、図２からわかるように出力電位Ｖ２の電位は一定ゲインになり、貫通電流はこのときが最小値である。すなわち、この最小値以上の貫通電流の削減は行えないという問題があった。
この発明は、上述の問題を解決する事を目的にしたもので、出力振幅を確保しつつ更なる貫通電流を削減することができる増幅回路を提供する事を目的とする。
【０００６】
【課題を解決するための手段】
この発明の増幅回路は、入力信号を増幅して出力する増幅器と、この増幅器の出力に応答して信号を出力する第１の出力回路と、増幅器の出力に応答して信号を出力する第２の出力回路で、前記増幅回路の出力とこの第２の出力回路をイネーブルにする信号とを制御信号によって切り替えるスイッチを有することを特徴とする。
【０００７】
【発明の実施の形態】
この発明の第１実施例に係る増幅回路を図１に示す。以下、この発明の第１実施例を図１を参照しつつ説明する。
この発明の第１実施例の増幅回路は、２つの差動増幅器１、２を有している。第１差動増幅器１は、電源ＶＤＤおよび接地ＧＮＤ間に形成されており、参照信号ＶＲＥＦと第１の入力信号ＩＮ＿Ａが入力される。第２差動増幅器２は、電源ＶＤＤおよび接地ＧＮＤ間に形成されており、参照信号ＶＲＥＦと第２の入力信号ＩＮ＿Ｂが入力される。
【０００８】
２つの差動増幅器１、２の出力は第１の出力部１０に接続される。第１の出力部１０は、電源ＶＤＤおよび接地ＧＮＤ間に直列に接続された第１のＰＭＯＳトランジスタ３と第１のＮＭＯＳトランジスタ４とから構成される。
第１の差動増幅器１の出力は、第１のＰＭＯＳトランジスタ３のゲートに接続される。第１のＰＭＯＳトランジスタ３のソースおよびバックゲートは電源ＶＤＤに接続され、ドレインは出力ノードＯＵＴに接続されている。
第２の差動増幅器２の出力は、第１のＮＭＯＳトランジスタ４のゲートに接続される。第１のＮＭＯＳトランジスタ４のソースおよびバックゲートは接地ＧＮＤに接続され、ドレインは出力ノードＯＵＴに接続されている。
【０００９】
さらに、この発明の第１実施例に係る増幅回路は、第２の出力部２０を有している。第２の出力部２０は、第１および第２の３端子スイッチ５、６および電源ＶＤＤおよび接地ＧＮＤ間に直列に接続された第２のＰＭＯＳトランジスタ７と第２のＮＭＯＳトランジスタ８とから構成される。
第１の３端子スイッチ５は、第１の差動増幅器１の出力と第２のＰＭＯＳトランジスタ７のゲートまたは電源ＶＤＤと第２のＰＭＯＳトランジスタ７のゲートとを選択的に接続する。第２の３端子スイッチ６は、第２の差動増幅器２の出力と第２のＮＭＯＳトランジスタ８のゲートまたは接地ＧＮＤと第２のＮＭＯＳトランジスタ８のゲートとを選択的に接続する。
第２のＰＭＯＳトランジスタ７のソースおよびバックゲートは電源ＶＤＤに接続され、ドレインは出力ノードＯＵＴに接続されている。第２のＮＭＯＳトランジスタ８のソースおよびバックゲートは接地ＧＮＤに接続され、ドレインは出力ノードＯＵＴに接続されている。
【００１０】
図２は第１の３端子スイッチ５の具体的回路図である。
第１の３端子スイッチ５は、第３および第４のＰＭＯＳトランジスタ２１、２２と、第１および第２のインバータ２３、２４とから構成される。第１のインバータ２３は制御信号ＨＡＬＦを受け取り、その反転信号を第３のＰＭＯＳトランジスタ２１のゲートおよび第２のインバータ２４へ出力する。第２のインバータ２４は、第４のＰＭＯＳトランジスタ２２のゲートに信号を出力する。
第３のＰＭＯＳトランジスタ２１はソースが電源ＶＤＤに接続され、ドレインが第１の差動増幅器１の出力に接続されている。第４のＰＭＯＳトランジスタ２２は、第１の差動増幅器１の出力と第２のＰＭＯＳトランジスタ７のゲートとの間をスイッチングするよう接続されている。
【００１１】
図３は第２の３端子スイッチ６の具体的回路図である。
第２の３端子スイッチ６は、第３および第４のＮＭＯＳトランジスタ３１、３２と、第３および第４のインバータ３３、３４とから構成される。第３のインバータ３３は制御信号ＨＡＬＦを受け取り、その反転信号を第４のＮＭＯＳトランジスタ３２のゲートへ出力する。
第３のＮＭＯＳトランジスタ３１はソースが接地ＧＮＤに、ドレインが第２の差動増幅器２の出力に接続され、ゲートは第３のインバータ３３で反転された信号をさらに第４のインバータ３４で反転した制御信号ＨＡＬＦを受け取っている。第４のＮＭＯＳトランジスタ３２は、第２の差動増幅器２の出力と第２のＮＭＯＳトランジスタ８のゲートとの間をスイッチングするよう接続されている。
【００１２】
図４（Ａ）および図４（Ｂ）は、第１の実施例における貫通電流の量および制御信号ＨＡＬＦをシミュレーションした図である。第１実施例の増幅回路の動作を図１、図４（Ａ）および図４（Ｂ）を参照しつつ説明する。
ここで、第１および第２の入力信号ＩＮ＿Ａ、ＩＮ＿Ｂは、第１および第２のＰＭＯＳトランジスタ３、７および第１および第２のＮＭＯＳトランジスタ４、８がプッシュ動作とプル動作を交互に行えるように同相となっている。また、制御信号ＨＡＬＦは、消費電力を少なくしたい期間であるカレントリトルモードの間は高電位（Ｈ）レベルとなる信号である。
図４（Ａ）に示すように、通常の状態であるノーマルモードにおいては、制御信号ＨＡＬＦは低電位（Ｌ）レベル（具体的には０Ｖ）である。したがって、第１および第２の３端子スイッチ５、６は第２のＰＭＯＳトランジスタ７のゲートおよび第２のＮＭＯＳトランジスタ８ゲートにそれぞれ第１の差動増幅回路１および第２の差動増幅回路２の出力を接続する。これにより、第１および第２の出力部１０、２０がともに動作することになる。したがって、出力信号は第１および第２の出力部１０、２０によって駆動されるため駆動能力は大きいが、図４（Ｂ）からわかるように貫通電流も大きい。
【００１３】
一方、図４（Ａ）に示すように、カレントリトルモードでは制御信号ＨＡＬＦはＨレベル（具体的には３Ｖ）になる。これにより、第１および第２の３端子スイッチ５、６は第２のＰＭＯＳトランジスタ７のゲートおよび第２のＮＭＯＳトランジスタ８ゲートと電源ＶＤＤおよび接地ＧＮＤをそれぞれ接続する。したがって、第２の出力部２０は動作しなくなり、第１の出力部１０のみが動作することになる。すなわち、出力信号は第１の出力部１０によってのみ駆動されるため駆動能力は小さいが、図４（Ｂ）からわかるように貫通電流はノーマルモードに比べて半分程度と小さい。
【００１４】
この発明の第２実施例に係る増幅回路を図５に示す。なお、図５において、図１と同一部分には同一符号を付してその説明を省略する。以下、この発明の第２実施例を図５を参照しつつ説明する。
前述した第１の実施例では、第１の出力部１０および第２の出力部２０には共通の信号が入力されていた。すなわち、第１差動増幅器１の出力信号は第１のＰＭＯＳトランジスタ３のゲートおよび第１の３端子スイッチ５に入力され、第２差動増幅器２の出力信号は第１のＮＭＯＳトランジスタ４のゲートおよび第２の３端子スイッチ６に入力されていた。このような構成にすると、第１および第２の３端子スイッチ５、６のスイッチ動作時のノイズが第１の出力部１０の入力端子に直接伝播し、ポップノイズが発生する。
【００１５】
そこで、この発明の第２実施例の増幅回路においては、第１差動増幅器１の出力信号は第１のＰＭＯＳトランジスタ３のゲートに直接入力されるとともに、第１の３端子スイッチ５には第１のバッファ５１を介してその出力信号が入力される。同様に、第２差動増幅器２の出力信号は第１のＮＭＯＳトランジスタ４のゲートに直接入力されるとともに、第２の３端子スイッチ６には第２のバッファ５２を介してその出力信号が入力される。
【００１６】
図６（Ａ）および図６（Ｂ）は、それぞれ制御信号ＨＡＬＦおよび出力信号のシミュレーションを示す図である。
図６（Ａ）に示すように、制御信号ＨＡＬＦがカレントリトルモードからノーマルモードに切り替わる時点でポップノイズが発生する。このとき、第１の実施例の回路においては図６（Ｂ）に示すように、約１９３ｍＶｐｐのノイズが発生している。いっぽう、第２の実施例の回路においては、図６（Ｂ）に示すように、約２５ｍＶｐｐのノイズが発生しており、第１の実施例の回路に比べて、ポップノイズが約１／８レベルに抑えられたことがわかる。
【００１７】
この発明の第３実施例に係る増幅回路を図７に示す。なお、図７において、図１と同一部分には同一符号を付してその説明を省略する。以下、この発明の第３実施例を図７を参照しつつ説明する。
前述の第２の実施例では、ポップノイズを削減することができた。しかしながら、第１および第２の出力回路１０、２０の間に第１および第２のバッファ５１、５２を設けたため、第１および第２の出力回路１０、２０の入力信号には信号遅延が生じることとなる。このような信号遅延が存在する場合、信号遅延の差の正弦項に比例した出力電流の減少が観察される。このことは、増幅回路の出力振幅を狭くすることにつながり、出力全高調波歪（Ｔｏｔａｌ  Ｈａｒｍｏｎｉｃ  Ｄｉｓｔｏｒｔｉｏｎ：  ＴＨＤ）特性の劣化を招くことになる。したがって、この発明の第３の実施例においては、第１および第２の出力回路１０、２０の入力信号を共通化させずに、信号遅延を減少させる回路を提供する。
【００１８】
この発明の第３実施例に係る増幅回路は、第１および第２の駆動回路７１、７２を有している。第１の駆動回路７１は、第１の差動増幅器１に加えて、第３の差動増幅器７３を有している。ここで、第１の増幅器１は第１の出力回路１０（第１のＰＭＯＳトランジスタ３のゲート）のみに信号を出力している。一方、第３の差動増幅器７３は、第１の差動増幅器１と同様に電源ＶＤＤおよび接地ＧＮＤ間に形成されており、参照信号ＶＲＥＦと第１の入力信号ＩＮ＿Ａが入力される。第３の差動増幅器７３は、第２の出力回路２０（第１の３端子スイッチ５）のみに信号を出力している。
また、第２の駆動回路７２は、第２の差動増幅器２に加えて、第４の差動増幅器７４を有している。ここで、第２の増幅器２は第１の出力回路１０（第１のＮＭＯＳトランジスタ４のゲート）のみに信号を出力している。一方、第４の差動増幅器７４は、第２の差動増幅器２と同様に電源ＶＤＤおよび接地ＧＮＤ間に形成されており、参照信号ＶＲＥＦと第２の入力信号ＩＮ＿Ｂが入力される。第４の差動増幅器７４は、第２の出力回路２０（第２の３端子スイッチ６）のみに信号を出力している。
【００１９】
以上説明したように、この発明の第３実施例に係る増幅回路は、第１および第２の出力回路１０、２０への入力信号を共通化させずに、かつその入力信号の信号遅延を減少させているため、ポップノイズ削減に加えて、出力ＴＨＤ特性の劣化を招くことを防止している。
【００２０】
この発明の第４実施例に係る増幅回路を図８に示す。なお、図８において、図７と同一部分には同一符号を付してその説明を省略する。以下、この発明の第４実施例を図８を参照しつつ説明する。
上述の第３の実施例では、第１および第２の出力回路１０、２０への入力信号を共通化させずに、信号遅延を減少させると説明した。しかしながら、実際に第２の出力回路２０の第２のＰＭＯＳトランジスタ７および第２のＮＭＯＳトランジスタ８のゲートには、第１および第２の３端子スイッチ５、６を介して入力信号が入力されている。すなわち、図２および図３から理解できるように、入力信号は第４のＰＭＯＳトランジスタ２２または第４のＮＭＯＳトランジスタ３２を介して第２のＰＭＯＳトランジスタ７および第２のＮＭＯＳトランジスタ８のゲートに入力されている。
【００２１】
そこで、この発明の第４実施例に係る増幅回路においては、第１および第２の差動増幅器１、２の出力をそれぞれ第１および第２のダミースイッチ８１、８２を介して、第１および第２の出力回路１０、２０に接続している。第１および第２のダミースイッチ８１、８２の回路構成は、図９（Ａ）および図９（Ｂ）に示してある。すなわち、第１のダミースイッチ８１は、ゲートが電源ＶＤＤに接続され、バックゲートが接地ＧＮＤに接続されたＮＭＯＳトランジスタで構成され、第２のダミースイッチ８２は、ゲートが接地ＧＮＤに接続され、バックゲートが電源ＶＤＤに接続されたＰＭＯＳトランジスタで構成されており、それぞれは通常状態でＯＮ状態になっている。
以上のように、この発明の第４実施例に係る増幅回路では、より入力信号の信号遅延を減少させることができる。
【００２２】
【発明の効果】
以上詳細に説明したように、この発明の増幅回路においては、出力振幅を確保しつつ貫通電流を削減することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例に係る増幅回路の回路図
【図２】第１の３端子スイッチ５の具体的回路図
【図３】第２の３端子スイッチ６の具体的回路図
【図４】第１の実施例における貫通電流の量および制御信号ＨＡＬＦをシミュレーションした図
【図５】この発明の第２の実施例に係る増幅回路の回路図
【図６】第２の実施例における制御信号ＨＡＬＦおよび出力信号をシミュレーションした図
【図７】この発明の第３の実施例に係る増幅回路の回路図
【図８】この発明の第４の実施例に係る増幅回路の回路図
【図９】第１および第２のダミースイッチ８１、８２の回路図
【符号の説明】
１、２  差動増幅器
３、７  ＰＭＯＳトランジスタ
４、８  ＮＭＯＳトランジスタ
５、６  ３端子スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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