(57)【要約】【課題】  工程数削減によるコスト低減とチップサイズの縮小を達成する。【解決手段】  領域Ａには、閾値が０．７Ｖ程度のＥ（エンハンスメント）タイプＭＯＳトランジスタが形成され、領域Ｂには、閾値が０．１Ｖ程度のＩタイプＭＯＳトランジスタが形成される。ＥタイプＭＯＳトランジスタは、ウェル領域１５中に形成される。フィ−ルド酸化膜１９の直下には、チャネルストッパとして機能するウェル領域１５が形成される。つまり、ＥタイプＭＯＳトランジスタ用のウェル領域１５とチャネルストッパ用のウェル領域１５は、同時に形成され、深さもほぼ同じである。【選択図】    図２
2004172633.tif 000002
【特許請求の範囲】
【請求項１】
第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２トランジスタとを具備し、前記ウェル領域は、前記第２トランジスタを取り囲むように配置され、前記ウェル領域と前記第２トランジスタのソース・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れていることを特徴とする半導体装置。
【請求項２】
第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの複数の第１トランジスタと、前記半導体基板中に形成される第２導電タイプの複数の第２トランジスタとを具備し、前記ウェル領域は、前記複数の第２トランジスタを取り囲むように配置され、前記ウェル領域と各々の第２トランジスタのソース・ドレイン領域とは、各々の第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れていることを特徴とする半導体装置。
【請求項３】
前記複数の第１トランジスタは、前記ウェル領域中に規則的に配置されることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記複数の第２トランジスタは、前記半導体基板中に規則的に配置されることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記ウェル領域の一部は、格子に形成され、各々の第２トランジスタは、前記格子の間に配置されることを特徴とする請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
半導体の分野においては、チップ内の素子の高密度化、ＬＳＩ（半導体装置）の低価格化という市場要求は、現在においても依然として存在する。特に、不揮発性メモリなどの半導体メモリでは、素子の高密度化によるメモリ容量の増大、チップサイズの縮小と共に、プロセスの簡略化による製造コストの低減が、至急の検討課題となっている。
【０００３】
そこで、まず、不揮発性メモリを例に、チップサイズの縮小を達成するために、従来、どのような工夫がなされているかについて述べる。
【０００４】
不揮発性メモリでは、デ−タの書き込み時及び消去時に高電圧が使用される。この高電圧は、一般に、ＬＳＩの内部において、チャ−ジポンピング技術に基づいた昇圧回路を用いて、外部電源電圧を昇圧させることにより得られる（参考文献１：  編者  飯塚「ＣＭＯＳ超ＬＳＩの設計」培風館ｐｐ．１９２，１９３  参照）。
【０００５】
しかし、昇圧回路は、極めて高い電圧を生成しなければならないため、大きな容量のキャパシタ素子から構成しなければならない。キャパシタ素子の容量を大きくするということは、一般に、キャパシタ面積、即ち、キャパシタ素子自体を大きくすることを意味する。よって、チップ内において昇圧回路が占める面積が大きくなり、チップサイズやコストの増大を招く。
【０００６】
従来、このような問題を解決するために、不揮発性メモリでは、閾値が０．１Ｖ程度と極めて低く、バックゲ−トバイアス効果が小さいＭＯＳトランジスタ  （以後、Ｉ (intrinsic)タイプＭＯＳトランジスタと称する）により昇圧回路を構成し、昇圧効率を向上させるようにしている。
【０００７】
ＩタイプのＮチャネルＭＯＳトランジスタは、閾値制御用の不純物が素子領域（ＭＯＳトランジスタのチャネル部）に何ら導入されていないもので、約２×１０16ｃｍ-3の不純物濃度を有するＰタイプシリコン基板に形成することができる（参考文献２：  著者  Ｓ．Ｍ．ジィ−「半導体デバイス」南日，川辺，長谷川  訳  産業図書ｐｐ．２２０，２２１  参照）。
【０００８】
即ち、ＩタイプＭＯＳトランジスタは、そのチャネル部に閾値制御用の不純物が導入されない点において、チャネル部に閾値制御用の不純物が導入される通常のＥ（エンハンスメント）タイプＭＯＳトランジスタと相違し、かつ、ＥタイプＭＯＳトランジスタと比べてバックゲ−トバイアス効果が小さいという特徴を有する（参考文献３：  監修  武石，原「ＭＯＳ集積回路の基礎」近代科学社ｐｐ．１２，１３  参照）。
【０００９】
このように、チャ−ジポンピング技術に基づく昇圧回路をＩタイプＭＯＳトランジスタにより構成することにより、高電圧を生成するに際して、キャパシタ素子の容量を極力抑えることができるため、チップサイズの縮小に貢献することができる。
【００１０】
ところで、半導体の分野においては、ＬＳＩの低価格化を達成するために、プロセスの簡略化（削減）による製造コストの低減が必要不可欠である。そこで、従来のいくつかの製造方法について説明する。
【００１１】
ｉ．  第１例
まず、図３２及び図３３に示すように、Ｐタイプシリコン基板１１上にシリコン酸化膜１２を形成する。ＰＥＰ（フォトエッチングプロセス）により、シリコン酸化膜１２上にレジストパタ−ン１３を形成する。
【００１２】
このレジストパタ−ン１３をマスクにして、イオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）１４をシリコン基板１１中に導入する。この後、レジストパタ−ン１３は、剥離される。
【００１３】
次に、図３４及び図３５に示すように、長時間の高温熱拡散を行い、シリコン基板１１中に導入されたボロンイオンを拡散させることにより、Ｐタイプのウェル領域１５を形成する（このプロセスを「ウェル拡散プロセス」という）。
【００１４】
この後、例えば、ＬＰＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化膜１６を形成する。また、ＰＥＰ（フォトエッチングプロセス）により、シリコン窒化膜１６上にレジストパタ−ン１７を形成する。
【００１５】
このレジストパタ−ン１７をマスクにして、例えば、ＲＩＥ（反応性イオンエッチング）法により、シリコン窒化膜１６をパタ−ニングする。また、レジストパタ−ン１７をマスクにして、イオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）１８をシリコン基板１１中に導入する。この後、レジストパタ−ン１７は、剥離される。
【００１６】
次に、図３６に示すように、シリコン窒化膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリコン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化膜１９が形成されると共に、フィ−ルド酸化膜１９の直下には、Ｐタイプの拡散領域（チャネルストッパ）２０が形成される。この後、シリコン窒化膜１６は、剥離される。
【００１７】
次に、図３７及び図３８に示すように、ＰＥＰ（フォトエッチングプロセス）により、シリコン酸化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ−ン２１を形成する。このレジストパタ−ン２１は、通常のＥタイプＭＯＳトランジスタが形成される素子領域上に開口が設けられ、ＩタイプＭＯＳトランジスタが形成される素子領域上を覆うようなパタ−ンを有している。
【００１８】
このレジストパタ−ン２１をマスクにして、イオン注入法により、ＭＯＳトランジスタの閾値を制御するためのＰタイプの不純物（例えば、ボロンイオン）２２をシリコン基板１１中に導入する。この後、レジストパタ−ン２１及びシリコン酸化膜１２は、剥離される。
【００１９】
次に、図３９に示すように、例えば、熱酸化法により、フィ−ルド酸化膜１９に取り囲まれた素子領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２３上には、ゲ−ト電極２４が形成される。
【００２０】
この後、ゲ−ト電極２４をマスクにして、Ｎタイプの不純物（例えば、リン）が、セルフアラインにより、シリコン基板１１中に導入される。
【００２１】
最後に、熱酸化法により、ゲ−ト電極２４の表面にシリコン酸化膜３０を形成すると、これと同時に、シリコン基板１１中の不純物が活性化され、ソ−ス・ドレイン領域２５が形成される。
【００２２】
以上の製造プロセスにより、シリコン基板１１上に半導体素子（ＭＯＳトランジスタ）が形成される。
【００２３】
図４０は、上記製造プロセスの主要部を簡単に示すものである。この製造プロセスの特徴は、ウェル拡散プロセスが存在する点と、３回のＰＥＰが存在する点にある。即ち、ウェル拡散プロセスは、長時間の熱拡散プロセスであるため、ウェル領域１５のためのイオン注入と、閾値制御又はチャネルストッパのためのイオン注入を同時に行うことができない問題がある。
【００２４】
ii．  第２例
近年、１６０ｋｅＶを越えるような高い加速エネルギ−を用いた高エネルギ−イオン注入技術が開発されている。このイオン注入技術によれば、シリコン基板中の深い位置に不純物（イオン）を導入することができるため、上述の第１例に示す“ウェル拡散プロセス”を省略することができる。以下、高エネルギ−イオン注入技術を用いた製造プロセスについて説明する。
【００２５】
まず、図４１及び図４２に示すように、例えば、熱酸化法により、Ｐタイプのシリコン基板１１上にシリコン酸化膜１２を形成する。また、例えば、ＬＰＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化膜１６を形成する。この後、ＰＥＰ（フォトエッチングプロセス）により、シリコン窒化膜１６上にレジストパタ−ン１７を形成する。
【００２６】
また、レジストパタ−ン１７をマスクにして、例えば、ＲＩＥ（反応性イオンエッチング）法により、シリコン窒化膜１６をパタ−ニングする。この後、レジストパタ−ン１７は、剥離される。
【００２７】
次に、図４３に示すように、シリコン窒化膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリコン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化膜１９が形成される。この後、シリコン窒化膜１６は、剥離される。
【００２８】
次に、図４４及び図４５に示すように、ＰＥＰ（フォトエッチングプロセス）により、フィ−ルド酸化膜１９上に開口を有し、シリコン酸化膜１２上を覆うようなレジストパタ−ン２６を形成する。
【００２９】
このレジストパタ−ン２６をマスクにして、２５０ｋｅＶ程度の高い加速エネルギ−を用いたイオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）２７をフィ−ルド酸化膜１９直下のシリコン基板１１中に導入する。この後、レジストパタ−ン２６は、剥離される。
【００３０】
次に、図４６及び図４７に示すように、ＰＥＰ（フォトエッチングプロセス）により、シリコン酸化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ−ン２１を形成する。このレジストパタ−ン２１は、通常のＥタイプＭＯＳトランジスタが形成される素子領域上に開口が設けられ、ＩタイプＭＯＳトランジスタが形成される素子領域上を覆うようなパタ−ンを有している。
【００３１】
このレジストパタ−ン２１をマスクにして、例えば、４００ｋｅＶ及び３００ｋｅＶ程度の異なる複数の加速エネルギ−を用いた高エネルギ−イオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）２８をシリコン基板１１中の深い位置に導入する。
【００３２】
また、レジストパタ−ン２１をマスクにして、例えば、４０ｋｅＶ程度の低い加速エネルギ−を用いたイオン注入法により、ＭＯＳトランジスタの閾値を制御するためのＰタイプの不純物（例えば、ボロンイオン）２９をシリコン基板１１中に導入する。
【００３３】
この後、レジストパタ−ン２１及びシリコン酸化膜１２は、剥離される。
【００３４】
次に、図４８に示すように、例えば、熱酸化法により、フィ−ルド酸化膜１９に取り囲まれた素子領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２３上には、ゲ−ト電極２４が形成される。
【００３５】
この後、ゲ−ト電極２４をマスクにして、Ｎタイプの不純物（例えば、リン）が、セルフアラインにより、シリコン基板１１中に導入される。
【００３６】
最後に、熱酸化法により、ゲ−ト電極２４の表面にシリコン酸化膜３０を形成すると、これと同時に、シリコン基板１１中の不純物が活性化され、Ｐタイプのウェル領域１５、Ｐタイプの拡散領域（チャネルストッパ）２０及びソ−ス・ドレイン領域２５がそれぞれ形成される。
【００３７】
以上の製造プロセスにより、シリコン基板１１上に半導体素子（ＭＯＳトランジスタ）が形成される。
【００３８】
図４９は、上記製造プロセスの主要部を簡単に示すものである。この製造プロセスの特徴は、高い加速エネルギ−を用いて、シリコン基板中の深い位置に不純物を導入し、この不純物を活性化させることによりウェル領域を形成している点にある。
【００３９】
このような製造プロセスによれば、長時間のウェル拡散プロセスが不要であるため、製造時間の短縮による製造コストの低減に貢献できる。また、ＭＯＳトランジスタの閾値制御とウェル形成のためのイオン注入を同じマスクを用いて実行できるようになるため、ＰＥＰの削減によるコストの低減にも貢献できる。
【００４０】
iii.  第３例
この例は、上述の第２例の変形例である。
【００４１】
まず、図５０及び図５１に示すように、例えば、熱酸化法により、Ｐタイプのシリコン基板１１上にシリコン酸化膜１２を形成する。また、例えば、ＬＰＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化膜１６を形成する。
【００４２】
この後、ＰＥＰ（フォトエッチングプロセス）により、シリコン窒化膜１６上にレジストパタ−ン１７を形成する。このレジストパタ−ン１７をマスクにして、例えば、ＲＩＥ（反応性イオンエッチング）法により、シリコン窒化膜１６をパタ−ニングする。
【００４３】
また、レジストパタ−ン１７をマスクにして、イオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）１８をシリコン基板１１中に導入する。この後、レジストパタ−ン１７は、剥離される。
【００４４】
次に、図５２に示すように、シリコン窒化膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリコン基板１１上に膜厚が約５００ｎｍのフィ−ルド酸化膜１９が形成されると共に、フィ−ルド酸化膜１９の直下には、Ｐタイプの拡散領域（チャネルストッパ）２０が形成される。この後、シリコン窒化膜１６は、剥離される。
【００４５】
次に、図５３及び図５４に示すように、ＰＥＰ（フォトエッチングプロセス）により、シリコン酸化膜１２上及びフィ−ルド酸化膜１９上にレジストパタ−ン２１を形成する。このレジストパタ−ン２１は、通常のＥタイプＭＯＳトランジスタが形成される素子領域上に開口が設けられ、ＩタイプＭＯＳトランジスタが形成される素子領域上を覆うようなパタ−ンを有している。
【００４６】
このレジストパタ−ン２１をマスクにして、例えば、４００ｋｅＶ及び３００ｋｅＶ程度の異なる複数の加速エネルギ−を用いた高エネルギ−イオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）２８をシリコン基板１１中の深い位置に導入する。
【００４７】
また、レジストパタ−ン２１をマスクにして、例えば、４０ｋｅＶ程度の低い加速エネルギ−を用いたイオン注入法により、ＭＯＳトランジスタの閾値を制御するためのＰタイプの不純物（例えば、ボロンイオン）２９をシリコン基板１１中に導入する。
【００４８】
この後、レジストパタ−ン２１及びシリコン酸化膜１２は、剥離される。
【００４９】
次に、図５５に示すように、例えば、熱酸化法により、フィ−ルド酸化膜１９に取り囲まれた素子領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２３上には、ゲ−ト電極２４が形成される。
【００５０】
この後、ゲ−ト電極２４をマスクにして、Ｎタイプの不純物（例えば、リン）が、セルフアラインにより、シリコン基板１１中に導入される。
【００５１】
最後に、熱酸化法により、ゲ−ト電極２４の表面にシリコン酸化膜３０を形成すると、これと同時に、シリコン基板１１中の不純物が活性化され、Ｐタイプのウェル領域１５及びソ−ス・ドレイン領域２５がそれぞれ形成される。
【００５２】
以上の製造プロセスにより、シリコン基板１１上に半導体素子（ＭＯＳトランジスタ）が形成される。
【００５３】
図５６は、上記製造プロセスの主要部を簡単に示すものである。この製造プロセスの特徴は、高い加速エネルギ−を用いて、シリコン基板中の深い位置に不純物を導入し、この不純物を活性化させることによりウェル領域を形成している点にある。
【００５４】
このような製造プロセスによれば、長時間のウェル拡散プロセスが不要であるため、製造時間の短縮による製造コストの低減に貢献できる。また、ＭＯＳトランジスタの閾値制御とウェル形成のためのイオン注入を同じマスクを用いて実行できるようになるため、ＰＥＰの削減によるコストの低減にも貢献できる。
【００５５】
また、Ｐタイプの拡散領域（チャネルストッパ）２０を形成するためのイオン注入の際に用いるマスクパタ−ン（レジストパタ−ン１７）と、フィ−ルド酸化膜１９を形成するために用いるマスク（シリコン窒化膜１６）のパタ−ンが同じであるため、全体として、ＰＥＰを１回分だけ減らすことができる。
【特許文献１】特開平６−２９５９８８号公報
【特許文献２】特開平７−３２１２１２号公報
【特許文献３】特開平６−１６３８４４号公報
【特許文献４】特開昭６３−３０５５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００５６】
このように、半導体の分野においては、チップ内の素子の高密度化によるチップサイズの縮小や、製造プロセスの簡略化による製造コストの低減が、市場要求として強く存在する。
【００５７】
例えば、不揮発性メモリの場合には、チップ内の昇圧回路の面積を縮小し、チップサイズの縮小を図るために、昇圧回路をＩタイプのＭＯＳトランジスタにより構成し、また、製造プロセスの簡略化による製造コストの低減を図るために、高エネルギ−イオン注入法を用いてＰＥＰの回数を減らしている。
【００５８】
しかし、ＥタイプのＭＯＳトランジスタとＩタイプのＭＯＳトランジスタが混在しているＬＳＩ（半導体装置）の製造プロセスを、ＩタイプのＭＯＳトランジスタを有しないＬＳＩにそのまま適用すると、プロセスに無駄が生じる場合がある。
【００５９】
また、ＭＯＳトランジスタを有するＬＳＩの全てに適用でき、かつ、チップ内の素子の高密度化によるチップサイズの縮小と製造プロセスの簡略化による製造コストの低減を同時に達成できる技術の開発が望まれている。
【００６０】
本発明は、上記欠点を解決するためになされたもので、その目的は、ＭＯＳトランジスタを有するＬＳＩ（半導体装置）において、チップサイズの縮小及び製造コストの低減を同時に達成できる半導体装置を提供することである。
【課題を解決するための手段】
【００６１】
本発明の例に関わる半導体装置は、第１導電タイプの半導体基板と、前記半導体基板中に形成される第１導電タイプのウェル領域と、前記ウェル領域中に形成される第２導電タイプの第１トランジスタと、前記半導体基板中に形成される第２導電タイプの第２トランジスタとを備え、前記ウェル領域は、前記第２トランジスタを取り囲むように配置され、前記ウェル領域と前記第２トランジスタのソース・ドレイン領域とは、前記第２トランジスタのチャネル幅方向において所定のオフセット幅だけ互いに離れている。
【発明の効果】
【００６２】
本発明の例に関わる半導体装置によれば、高い加速エネルギ−を用いて、シリコン基板中の深い位置に不純物を導入し、この不純物を活性化させることによりウェル領域を形成しているため、長時間のウェル拡散プロセスが不要となり、製造時間の短縮による製造コストの低減に貢献できる。
【００６３】
また、ＭＯＳトランジスタの閾値制御とウェル領域形成のためのイオン注入を同じマスクを用いて実行しているため、ＰＥＰの回数（マスクの数）が従来よりも削減され、製造コストの低減に貢献できる。
【００６４】
なお、チャネルストッパは、ウェル領域形成のためのイオン注入時に、同時に、フィ−ルド酸化膜直下にイオンを注入することにより形成できる。
【００６５】
また、チャネルストッパのためのイオン注入は、ＰチャネルＭＯＳトランジスタのソ−ス・ドレイン領域のイオン注入と同時に行ってもよい。この場合、チャネルストッパは、フィ−ルド酸化膜の間に形成される。
【発明を実施するための最良の形態】
【００６６】
以下、図面を参照しながら、本発明の例に関わる半導体装置について詳細に説明する。
【００６７】
図１は、本発明の第１実施の形態に関わる半導体装置を示している。図２は、図１のＩＩ−ＩＩ線に沿う断面図である。
【００６８】
この実施の形態においては、イオン注入により閾値（０．７Ｖ程度）が制御されるＥ（エンハンスメント）タイプのＭＯＳトランジスタと、閾値が０．１Ｖ程度のＩタイプのＭＯＳトランジスタとを有する半導体装置（例えば、フラッシュＥＥＰＲＯＭなど）について説明する。
【００６９】
Ｐタイプのシリコン基板１１上の領域は、Ｅタイプ又はＤ（デプレッション）タイプのＭＯＳトランジスタが形成される領域Ａと、ＩタイプのＭＯＳトランジスタが形成される領域Ｂとから構成されている。
【００７０】
領域Ａにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、例えば、ＥタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、Ｐタイプのウェル領域１５中に形成されている。
【００７１】
ウェル領域１５は、素子領域直下の深い部分と、フィ−ルド酸化膜１９直下の浅い部分とから構成されている。ウェル領域１５の浅い部分は、チャネルストッパとして機能するが、深い部分と一体形成されている（不純物濃度がほぼ同じ）点において、従来のフィ−ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違している。
【００７２】
領域Ａ中のＭＯＳトランジスタは、ゲ−ト酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレイン領域２５を有している。また、ゲ−ト電極２４の表面には、シリコン酸化膜３０が形成されている。
【００７３】
領域Ｂにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、シリコン基板１１中に直接形成されている。
【００７４】
領域Ｂのフィ−ルド酸化膜１９の直下には、チャネルストッパとして機能するウェル領域１５が形成されている。領域Ｂのウェル領域１５は、領域Ａのウェル領域１５と一体形成され（不純物濃度がほぼ同じ）、かつ、その深さは、領域Ａのウェル領域１５の浅い部分とほぼ同じになっている。
【００７５】
領域Ｂのウェル領域１５は、上述のように、フィ−ルド酸化膜１９の直下にチャネルが形成されることを防止するチャネルストッパとして機能するが、領域Ａのウェル領域１５と一体形成されている点において、従来のフィ−ルド酸化膜直下のみに設けるＰタイプの拡散領域と相違している。
【００７６】
領域Ｂ中のＭＯＳトランジスタは、ゲ−ト酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレイン領域２５を有している。また、ゲ−ト電極２４の表面には、シリコン酸化膜３０が形成されている。
【００７７】
上記構成の半導体装置によれば、ＩタイプのＭＯＳトランジスタが領域Ｂに形成されており、このＭＯＳトランジスタを、チャ−ジポンピング技術による昇圧回路などに使用すれば、チップサイズの縮小に貢献することができる。
【００７８】
また、フィ−ルド酸化膜１９の直下には、チャネルストッパとして機能するウェル領域１５が形成され、かつ、このウェル領域１５は、Ｅタイプ又はＤタイプのＭＯＳトランジスタが形成されるウェル領域１５と一体形成されている。
【００７９】
つまり、本実施の形態の半導体装置の場合、従来のように、ウェル領域とチャネルストッパとしての拡散領域とを別個に作る必要がないため、製造工程の簡略化が可能であり、製造コストの低減に貢献できる。
【００８０】
図３は、上述の第１実施の形態に関わる半導体装置の領域Ｂのみを示している。図４は、図３のＩＶ−ＩＶ線に沿う断面図である。
【００８１】
第１の実施の形態では、ウェル領域１５とソ−ス・ドレイン領域２５が、一定のオフセット幅（例えば、１μｍ程度）Ｓだけ互いに離れるように構成している。このオフセット幅Ｓは、ＩタイプＭＯＳトランジスタの閾値のばらつきや、ナロ−チャネル効果（チャネル幅が狭くなる効果）を防止するために設けられる。
【００８２】
図５は、本発明の第２実施の形態に関わる半導体装置を示している。図６は、図５のＶＩ−ＶＩ線に沿う断面図である。
【００８３】
この実施の形態の半導体装置は、上述の第１実施の形態の変形例に関する。即ち、上述の第１の実施の形態では、ウェル領域１５とソ−ス・ドレイン領域２５が一定のオフセット幅Ｓだけ互いに離れるように構成されるが、本実施の形態では、ウェル領域１５とソ−ス・ドレイン領域２５の間のオフセット幅Ｓは、零に設定されている。
【００８４】
この実施の形態は、ウェル領域１５中の不純物がＭＯＳトランジスタのチャネル領域に進入することによるＭＯＳトランジスタの閾値のばらつきや、ナロ−チャネル効果が無視できるような、大きなゲ−ト幅、ゲ−ト長を有するＭＯＳトランジスタから構成される半導体装置に有効である。
【００８５】
図７は、本発明の第３実施の形態に関わる半導体装置を示している。図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図である。
【００８６】
この実施の形態では、ＭＯＳトランジスタのチャネル幅方向については、ウェル領域１５とソ−ス・ドレイン領域２５が一定のオフセット幅Ｓだけ互いに離れるように設定し、ＭＯＳトランジスタのチャネル長方向については、ウェル領域１５とソ−ス・ドレイン領域２５のオフセット幅Ｓが零となるように設定している。
【００８７】
つまり、チャネル幅方向については、ウェル領域１５とソ−ス・ドレイン領域２５との間にオフセット幅Ｓを設けることにより、ＭＯＳトランジスタの閾値のばらつきやナロ−チャネル効果を有効に防止できる。また、チャネル長方向については、ウェル領域１５とソ−ス・ドレイン領域２５との間にオフセット幅Ｓを設けないことにより、素子（ＭＯＳトランジスタ）の高密度化に貢献することができる。
【００８８】
図９は、本発明の第４実施の形態に関わる半導体装置を示している。図１０は、図９のＸ−Ｘ線に沿う断面図である。
【００８９】
この実施の形態は、ＭＯＳトランジスタのチャネル幅方向及びチャネル長方向の双方について、ウェル領域１５とソ−ス・ドレイン領域２５のオフセット幅Ｓを零に設定したものである。
【００９０】
この場合、チャネル幅方向については、ウェル領域１５中の不純物がＭＯＳトランジスタのチャネル内に進入し、ＭＯＳトランジスタの閾値のばらつきや、チャネル幅がＣ１からＣ２へと狭くなるナロ−チャネル効果を生じさせる。
【００９１】
よって、本実施の形態は、素子の高密度化が要求され、かつ、ＭＯＳトランジスタの閾値のばらつきや、ナロ−チャネル効果が無視できるような、大きなゲ−ト幅、ゲ−ト長を有するＭＯＳトランジスタから構成される半導体装置に有効である。
【００９２】
図１１は、本発明の第５実施の形態に関わる半導体装置を示している。図１２は、図１１のＸＩＩ−ＸＩＩ線に沿う断面図である。
【００９３】
この実施の形態の半導体装置は、上述の第１実施の形態の変形例に関する。即ち、上述の第１の実施の形態では、素子分離膜として、ＬＯＣＯＳ法によるフィ−ルド酸化膜を用いたが、本実施の形態では、素子分離膜として、ＳＴＩ（shallow trench isolation）構造の酸化膜を用いている。
【００９４】
この実施の形態においても、例えばＥタイプのＭＯＳトランジスタが形成される領域Ａにおいては、素子分離膜１９´の直下及び素子領域に、それぞれＰタイプのウェル領域１５が形成され、ＩタイプのＭＯＳトランジスタが形成される領域Ｂにおいては、素子分離膜１９´の直下に、Ｐタイプのウェル領域１５が形成される。
【００９５】
次に、本発明の半導体装置の製造方法について説明する。
【００９６】
この製造方法は、上述の第１乃至第４の実施の形態に関わる半導体装置の全てに適用可能である。また、素子分離膜の形成方法を除いて、上述の第５の実施の形態に関わる半導体装置にも適用できる。
【００９７】
まず、図１３及び図１４に示すように、例えば、熱酸化法により、Ｐタイプのシリコン基板１１上にシリコン酸化膜１２を形成する。また、例えば、ＬＰＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化膜１６を形成する。この後、ＰＥＰ（フォトエッチングプロセス）により、シリコン窒化膜１６上にレジストパタ−ン１７を形成する。
【００９８】
また、レジストパタ−ン１７をマスクにして、例えば、ＲＩＥ（反応性イオンエッチング）法により、シリコン窒化膜１６をパタ−ニングする。この後、レジストパタ−ン１７は、剥離される。
【００９９】
次に、図１５に示すように、シリコン窒化膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリコン基板１１上に膜厚が約６００ｎｍのフィ−ルド酸化膜１９が形成される。
【０１００】
この後、シリコン窒化膜１６及びシリコン酸化膜１２が除去される。
【０１０１】
なお、ＳＴＩ構造の素子分離膜を用いる場合は、シリコン基板１１中に溝を形成し、例えば、ＬＰＣＶＤ法及びＣＭＰ（化学的機械的研磨）法を用いて、この溝内にシリコン酸化膜を埋め込めばよい。
【０１０２】
次に、図１６及び図１７に示すように、熱酸化法により、フィ−ルド酸化膜１９に取り囲まれた素子領域に、約２０ｎｍのシリコン酸化膜１２´を新たに形成する。
【０１０３】
また、ＰＥＰ（フォトエッチングプロセス）により、フィ−ルド酸化膜１９上及び一部の素子領域（Ｅタイプ又はＤタイプのＭＯＳトランジスタが形成される領域）上にそれぞれ開口を有し、他の一部の素子領域（ＩタイプのＭＯＳトランジスタが形成される領域）上を覆うようなレジストパタ−ン３１を形成する。
【０１０４】
このレジストパタ−ン３１をマスクにして、まず、４０ｋｅＶ程度の低い加速エネルギ−を用いたイオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）３２を、ド−ズ量約２．５×１０13ｃｍ-2の条件でシリコン基板１１中に注入する。
【０１０５】
このイオン注入（ＭＯＳトランジスタの閾値制御用）は、加速エネルギ−が小さいため、不純物３２は、シリコン基板１１の一部の素子領域の表面部のみに注入される。
【０１０６】
続けて、レジストパタ−ン３１をマスクにして、３００ｋｅＶ程度及び４００ｋｅＶ程度の高い加速エネルギ−を用いたイオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）３３を、ド−ズ量約２×１０13ｃｍ-2の条件でシリコン基板１１中に注入する。
【０１０７】
このイオン注入（ウェル領域形成用）は、加速エネルギ−が大きいため、不純物３３は、シリコン基板１１の一部の素子領域の深い部分、及びフィ−ルド酸化膜１９直下のシリコン基板１１中に注入される。
【０１０８】
なお、高エネルギ−イオン注入において、不純物（イオン）の加速エネルギ−は、２種類用いたが、当然に、１種類でも、又は３種類以上であってもよい。また、閾値制御用のイオン注入とウェル領域形成用のイオン注入の順序は、どちらが先であってもよい。
【０１０９】
この後、レジストパタ−ン３１及びシリコン酸化膜１２´は、剥離される。
【０１１０】
次に、図１８に示すように、例えば、熱酸化法により、フィ−ルド酸化膜１９に取り囲まれた素子領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２３上には、ゲ−ト電極２４が形成される。
【０１１１】
この後、ゲ−ト電極２４をマスクにして、Ｎタイプの不純物（例えば、砒素）３４が、セルフアラインにより、加速エネルギ−約６０ｋｅＶ、ド−ズ量約４．０×１０15ｃｍ-2の条件で、シリコン基板１１中に導入される。
【０１１２】
最後に、図１９に示すように、酸素雰囲気中において、温度約８５０℃、時間４０分の熱酸化を行うと、ゲ−ト電極２４の表面にシリコン酸化膜３０が形成され、これと同時に、シリコン基板１１中の不純物が活性化され、Ｐタイプのウェル領域１５及びソ−ス・ドレイン領域２５がそれぞれ形成される。
【０１１３】
以上の製造プロセスにより、シリコン基板１１上に半導体素子（ＭＯＳトランジスタ）が形成される。
【０１１４】
図２０は、上記製造プロセスの主要部を簡単に示すものである。
【０１１５】
この製造プロセスの第一の特徴は、高い加速エネルギ−を用いて、シリコン基板中の深い位置に不純物を導入し、この不純物を活性化させることによりウェル領域を形成している点にある。これにより、長時間のウェル拡散プロセスが不要となり、製造時間の短縮による製造コストの低減に貢献できる。
【０１１６】
また、上述の製造プロセスの第二の特徴は、ＭＯＳトランジスタの閾値制御とウェル形成のためのイオン注入を同じマスクを用いて実行している点にある。これにより、ＰＥＰの回数（マスクの数）が従来よりも削減され、製造コストの低減に貢献できる。
【０１１７】
また、上述の製造プロセスの第三の特徴は、Ｅタイプ又はＤタイプのＭＯＳトランジスタのためのウェル領域と、フィ−ルド酸化膜直下のチャネルストッパとしてのウェル領域が、一度の高エネルギ−イオン注入により、同時に形成される点にある。これにより、ＰＥＰの回数（マスクの数）が従来よりも削減され、製造コストの低減に貢献できる。
【０１１８】
図２１は、本発明の第６実施の形態に関わる半導体装置を示している。図２２は、図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図である。
【０１１９】
この実施の形態においては、イオン注入により閾値（０．７Ｖ程度）が制御されるＥ（エンハンスメント）タイプのＭＯＳトランジスタと、閾値が０．１Ｖ程度のＩタイプのＭＯＳトランジスタとを有するＣＭＯＳタイプの半導体装置（例えば、フラッシュＥＥＰＲＯＭなど）について説明する。
【０１２０】
Ｐタイプのシリコン基板１１上の領域は、Ｅタイプ又はＤタイプのＮチャネル、ＰチャネルＭＯＳトランジスタが形成される領域Ａと、ＩタイプのＮチャネルＭＯＳトランジスタが形成される領域Ｂとから構成されている。
【０１２１】
領域Ａにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、例えば、ＥタイプのＮチャネルＭＯＳトランジスタ及びＥタイプのＰチャネルＭＯＳトランジスタが形成されている。ＮチャネルＭＯＳトランジスタは、Ｐタイプのウェル領域１５中に形成され、ＰチャネルＭＯＳトランジスタは、Ｎタイプのウェル領域１５´中に形成されている。
【０１２２】
領域Ａ中のＮチャネルＭＯＳトランジスタは、ゲ−ト酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレイン領域２５を有している。また、領域Ａ中のＰチャネルＭＯＳトランジスタは、ゲ−ト酸化膜２３´、ゲ−ト電極２４´、ソ−ス・ドレイン領域２５´を有している。ゲ−ト電極２４，２４´の表面には、シリコン酸化膜３０が形成されている。
【０１２３】
領域Ｂにおいて、フィ−ルド酸化膜１９に取り囲まれた素子領域には、ＩタイプのＮチャネルＭＯＳトランジスタが形成されている。このＭＯＳトランジスタは、シリコン基板１１中に直接形成されている。
【０１２４】
領域Ｂにおいては、素子領域と素子領域の間に、チャネルストッパとして機能するＰタイプの拡散領域３５が設けられている。この拡散領域３５は、フィ−ルド酸化膜１９の直下に形成されるのではなく、フィ−ルド酸化膜１９の間に形成されている。
【０１２５】
但し、必要に応じて、高エネルギ−又は低エネルギ−でのイオン注入技術を用いて、フィ−ルド酸化膜１９の直下にも、チャネルストッパとしてのＰタイプの拡散領域を設けても構わない。
【０１２６】
Ｐタイプの拡散領域３５の深さは、領域Ａに形成されるＰチャネルＭＯＳトランジスタのソ−ス・ドレイン領域２５´の深さと同じである。即ち、Ｐタイプの拡散領域３５とＰチャネルＭＯＳトランジスタのソ−ス・ドレイン領域２５´は、同時に形成される。
【０１２７】
領域Ｂ中のＩタイプのＮチャネルＭＯＳトランジスタは、ゲ−ト酸化膜２３、ゲ−ト電極２４、ソ−ス・ドレイン領域２５を有している。また、ゲ−ト電極２４の表面には、シリコン酸化膜３０が形成されている。
【０１２８】
上記構成の半導体装置によれば、ＩタイプのＭＯＳトランジスタが領域Ｂに形成されており、このＭＯＳトランジスタを、チャ−ジポンピング技術による昇圧回路などに使用すれば、チップサイズの縮小に貢献することができる。
【０１２９】
また、チャネルストッパとして機能する拡散領域３５は、フィ−ルド酸化膜１９直下ではなく、フィ−ルド酸化膜１９の間の新たな領域に形成されている。つまり、この拡散領域３５は、ＰチャネルＭＯＳトランジスタのソ−ス・ドレイン領域の形成と同時に形成できるため、拡散領域３５のためのＰＥＰ（マスクの形成）は、不要である。
【０１３０】
よって、本実施の形態の半導体装置によれば、製造工程が簡略化でき、製造コストの低減に貢献できる。
【０１３１】
図２３は、本発明の第７実施の形態に関わる半導体装置を示している。図２４は、図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。
【０１３２】
この実施の形態の半導体装置は、上述の第６実施の形態の変形例に関する。即ち、上述の第６の実施の形態では、素子分離膜として、ＬＯＣＯＳ法によるフィ−ルド酸化膜を用いたが、本実施の形態では、素子分離膜として、ＳＴＩ（shallow trench isolation）構造の酸化膜を用いている。
【０１３３】
この実施の形態においても、例えばＥタイプのＭＯＳトランジスタが形成される領域Ａにおいては、素子分離膜１９´の直下及び素子領域に、Ｐタイプのウェル領域１５又はＮタイプのウェル領域１５´が形成され、ＩタイプのＭＯＳトランジスタが形成される領域Ｂにおいては、素子分離膜１９´の間に、素子領域を取り囲むようなＰタイプの拡散領域３５が形成される。
【０１３４】
次に、本発明の半導体装置の製造方法について説明する。
【０１３５】
この製造方法は、上述の第６の実施の形態に関わる半導体装置に適用可能である。但し、ここでは、説明の簡略化のため、Ｅタイプ又はＤタイプのＭＯＳトランジスタが形成される領域に関し、ＮチャネルＭＯＳトランジスタについてだけを示すものとする。
【０１３６】
また、この製造方法は、素子分離膜の形成方法を除いて、上述の第７の実施の形態に関わる半導体装置にも適用できる。
【０１３７】
まず、図２５及び図２６に示すように、例えば、熱酸化法により、Ｐタイプのシリコン基板１１上にシリコン酸化膜１２を形成する。また、例えば、ＬＰＣＶＤ法により、シリコン酸化膜１２上にシリコン窒化膜１６を形成する。この後、ＰＥＰ（フォトエッチングプロセス）により、シリコン窒化膜１６上にレジストパタ−ン１７を形成する。
【０１３８】
また、レジストパタ−ン１７をマスクにして、例えば、ＲＩＥ（反応性イオンエッチング）法により、シリコン窒化膜１６をパタ−ニングする。この後、レジストパタ−ン１７は、剥離される。
【０１３９】
次に、図２７に示すように、シリコン窒化膜１６をマスクにして、ＬＯＣＯＳ酸化を行うと、シリコン基板１１上に膜厚が約６００ｎｍのフィ−ルド酸化膜１９が形成される。
【０１４０】
この後、シリコン窒化膜１６及びシリコン酸化膜１２が除去される。
【０１４１】
なお、ＳＴＩ構造の素子分離膜を用いる場合は、シリコン基板１１中に溝を形成し、例えば、ＬＰＣＶＤ法及びＣＭＰ（化学的機械的研磨）法を用いて、この溝内にシリコン酸化膜を埋め込めばよい。
【０１４２】
次に、図２８及び図２９に示すように、熱酸化法により、フィ−ルド酸化膜１９に取り囲まれた素子領域に、約２０ｎｍのシリコン酸化膜１２´を新たに形成する。
【０１４３】
また、ＰＥＰ（フォトエッチングプロセス）により、Ｅタイプ又はＤタイプのＭＯＳトランジスタが形成される領域Ａ上に開口を有し、ＩタイプのＭＯＳトランジスタが形成される領域Ｂ上を覆うレジストパタ−ン３６を形成する。
【０１４４】
このレジストパタ−ン３１をマスクにして、まず、４０ｋｅＶ程度の低い加速エネルギ−を用いたイオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）３７を、ド−ズ量約２．５×１０13ｃｍ-2の条件でシリコン基板１１中に注入する。
【０１４５】
このイオン注入（ＭＯＳトランジスタの閾値制御用）は、加速エネルギ−が小さいため、不純物３７は、領域Ａにおいてシリコン基板１１の素子領域の表面部のみに注入される。
【０１４６】
続けて、レジストパタ−ン３６をマスクにして、３００ｋｅＶ程度及び４００ｋｅＶ程度の高い加速エネルギ−を用いたイオン注入法により、Ｐタイプの不純物（例えば、ボロンイオン）３８を、ド−ズ量約２×１０13ｃｍ-2の条件でシリコン基板１１中に注入する。
【０１４７】
このイオン注入（ウェル領域形成用）は、加速エネルギ−が大きいため、不純物３８は、シリコン基板１１の一部の素子領域の深い部分、及びフィ−ルド酸化膜１９直下のシリコン基板１１中に注入される。
【０１４８】
なお、高エネルギ−イオン注入において、不純物（イオン）の加速エネルギ−は、２種類用いたが、当然に、１種類でも、又は３種類以上であってもよい。また、閾値制御用のイオン注入とウェル領域形成用のイオン注入の順序は、どちらが先であってもよい。
【０１４９】
この後、レジストパタ−ン３６及びシリコン酸化膜１２´は、剥離される。
【０１５０】
次に、図３０及び図３１に示すように、例えば、熱酸化法により、フィ−ルド酸化膜１９に取り囲まれた素子領域上にゲ−ト酸化膜２３を形成する。ゲ−ト酸化膜２３上には、ゲ−ト電極２４が形成される。
【０１５１】
この後、ＰチャネルＭＯＳトランジスタが形成される領域をフォトレジスト  （図示せず）で覆い、ゲ−ト電極２４をマスクにして、Ｎタイプの不純物（例えば、砒素）が、セルフアラインにより、加速エネルギ−約６０ｋｅＶ、ド−ズ量約４．０×１０15ｃｍ-2の条件で、シリコン基板１１中に導入される。
【０１５２】
また、ＮチャネルＭＯＳトランジスタが形成される領域をフォトレジスト（図示せず）で覆い、ゲ−ト電極をマスクにして、Ｐタイプの不純物（例えば、ボロン）が、セルフアラインにより、加速エネルギ−約６０ｋｅＶ、ド−ズ量約４．０×１０15ｃｍ-2の条件で、シリコン基板１１中に導入される。
【０１５３】
この時、Ｐタイプの不純物は、領域Ｂにおいてフィ−ルド酸化膜１９の間のシリコン基板１１中にも導入される。
【０１５４】
最後に、酸素雰囲気中において、温度約８５０℃、時間４０分の熱酸化を行うと、ゲ−ト電極２４の表面にシリコン酸化膜３０が形成され、これと同時に、シリコン基板１１中の不純物が活性化され、Ｐタイプのウェル領域１５、ソ−ス・ドレイン領域２５及びＰタイプの拡散領域（チャネルストッパ）３５がそれぞれ形成される。
【０１５５】
以上の製造プロセスにより、シリコン基板１１上に半導体素子（ＭＯＳトランジスタ）が形成される。
【０１５６】
この製造プロセスの第一の特徴は、高い加速エネルギ−を用いて、シリコン基板中の深い位置に不純物を導入し、この不純物を活性化させることによりウェル領域を形成している点にある。これにより、長時間のウェル拡散プロセスが不要となり、製造時間の短縮による製造コストの低減に貢献できる。
【０１５７】
また、上述の製造プロセスの第二の特徴は、ＭＯＳトランジスタの閾値制御とウェル形成のためのイオン注入を同じマスクを用いて実行している点にある。これにより、ＰＥＰの回数（マスクの数）が従来よりも削減され、製造コストの低減に貢献できる。
【０１５８】
また、上述の製造プロセスの第三の特徴は、フィ−ルド酸化膜１９の間に形成される拡散領域（チャネルストッパ）３５のイオン注入は、シリコン基板１１上のＰチャネルＭＯＳトランジスタのソ−ス・ドレイン領域のイオン注入と同時に行われる点にある。これにより、ＰＥＰの回数（マスクの数）が従来よりも削減され、製造コストの低減に貢献できる。
【０１５９】
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
【産業上の利用可能性】
【０１６０】
本発明の例は、閾値制御用のイオン注入が必要なＥタイプのＭＯＳトランジスタと閾値制御用のイオン注入が不要なＩタイプのＭＯＳトランジスタが混載された半導体装置に適用すると、チップサイズの縮小及びコストの低減という効果が最も顕著に現れる。
【図面の簡単な説明】
【０１６１】
【図１】本発明の第１実施の形態に関わる半導体装置を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１の半導体装置の一部を詳細に示す平面図。
【図４】図３のＩＶ−ＩＶ線に沿う断面図。
【図５】本発明の第２実施の形態に関わる半導体装置を示す平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】本発明の第３実施の形態に関わる半導体装置を示す平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】本発明の第４実施の形態に関わる半導体装置を示す平面図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】本発明の第５実施の形態に関わる半導体装置を示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】本発明の半導体装置の製造方法の一工程を示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】本発明の半導体装置の製造方法の一工程を示す断面図。
【図１６】本発明の半導体装置の製造方法の一工程を示す平面図。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿う断面図。
【図１８】本発明の半導体装置の製造方法の一工程を示す断面図。
【図１９】本発明の半導体装置の製造方法の一工程を示す断面図。
【図２０】本発明の製造方法の主要部を簡略的に示す図。
【図２１】本発明の第６実施の形態に関わる半導体装置を示す平面図。
【図２２】図２１のＸＸＩＩ−ＸＸＩＩ線に沿う断面図。
【図２３】本発明の第７実施の形態に関わる半導体装置を示す平面図。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】本発明の半導体装置の製造方法の一工程を示す平面図。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿う断面図。
【図２７】本発明の半導体装置の製造方法の一工程を示す断面図。
【図２８】本発明の半導体装置の製造方法の一工程を示す平面図。
【図２９】図２８のＸＸＩＸ−ＸＸＩＸ線に沿う断面図。
【図３０】本発明の半導体装置の製造方法の一工程を示す平面図。
【図３１】図３０のＸＸＸＩ−ＸＸＸＩ線に沿う断面図。
【図３２】従来の半導体装置の製造方法の一工程を示す平面図。
【図３３】図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ線に沿う断面図。
【図３４】従来の半導体装置の製造方法の一工程を示す平面図。
【図３５】図３４のＸＸＸＶ−ＸＸＸＶ線に沿う断面図。
【図３６】従来の半導体装置の製造方法の一工程を示す断面図。
【図３７】従来の半導体装置の製造方法の一工程を示す平面図。
【図３８】図３７のＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩ線に沿う断面図。
【図３９】従来の半導体装置の製造方法の一工程を示す断面図。
【図４０】従来の製造方法の主要部を簡略的に示す図。
【図４１】従来の半導体装置の製造方法の一工程を示す平面図。
【図４２】図４１のＸＬＩＩ−ＸＬＩＩ線に沿う断面図。
【図４３】従来の半導体装置の製造方法の一工程を示す断面図。
【図４４】従来の半導体装置の製造方法の一工程を示す平面図。
【図４５】図４４のＸＬＶ−ＸＬＶ線に沿う断面図。
【図４６】従来の半導体装置の製造方法の一工程を示す平面図。
【図４７】図４６のＸＬＶＩＩ−ＸＬＶＩＩ線に沿う断面図。
【図４８】従来の半導体装置の製造方法の一工程を示す断面図。
【図４９】従来の製造方法の主要部を簡略的に示す図。
【図５０】従来の半導体装置の製造方法の一工程を示す平面図。
【図５１】図５０のＬＩ−ＬＩ線に沿う断面図。
【図５２】従来の半導体装置の製造方法の一工程を示す断面図。
【図５３】従来の半導体装置の製造方法の一工程を示す平面図。
【図５４】図５３のＬＩＶ−ＬＩＶ線に沿う断面図。
【図５５】従来の半導体装置の製造方法の一工程を示す断面図。
【図５６】従来の製造方法の主要部を簡略的に示す図。
【符号の説明】
【０１６２】
１１  ：Ｐタイプシリコン基板、  １２，３０  ：シリコン酸化膜、  １３，１７，２１，２６，３１，３６  ：レジストパタ−ン、  １４，１８，２２，２７〜２９，３２，３３，３７，３８  ：不純物（ボロンイオン）、  １５  ：Ｐタイプウェル領域、  １６：シリコン窒化膜、  １９：フィ−ルド酸化膜、  １９´：ＳＴＩ酸化膜、  ２０，３５：Ｐタイプ拡散領域（チャネルストッパ）、  ２３：ゲ−ト酸化膜、  ２４：ゲ−ト電極、  ２５：ソ−ス・ドレイン領域、  ３４  ：不純物（砒素イオン）。
【図１】
2004172633.tif 000003
【図２】
2004172633.tif 000004
【図３】
2004172633.tif 000005
【図４】
2004172633.tif 000006
【図５】
2004172633.tif 000007
【図６】
2004172633.tif 000008
【図７】
2004172633.tif 000009
【図８】
2004172633.tif 000010
【図９】
2004172633.tif 000011
【図１０】
2004172633.tif 000012
【図１１】
2004172633.tif 000013
【図１２】
2004172633.tif 000014
【図１３】
2004172633.tif 000015
【図１４】
2004172633.tif 000016
【図１５】
2004172633.tif 000017
【図１６】
2004172633.tif 000018
【図１７】
2004172633.tif 000019
【図１８】
2004172633.tif 000020
【図１９】
2004172633.tif 000021
【図２０】
2004172633.tif 000022
【図２１】
2004172633.tif 000023
【図２２】
2004172633.tif 000024
【図２３】
2004172633.tif 000025
【図２４】
2004172633.tif 000026
【図２５】
2004172633.tif 000027
【図２６】
2004172633.tif 000028
【図２７】
2004172633.tif 000029
【図２８】
2004172633.tif 000030
【図２９】
2004172633.tif 000031
【図３０】
2004172633.tif 000032
【図３１】
2004172633.tif 000033
【図３２】
2004172633.tif 000034
【図３３】
2004172633.tif 000035
【図３４】
2004172633.tif 000036
【図３５】
2004172633.tif 000037
【図３６】
2004172633.tif 000038
【図３７】
2004172633.tif 000039
【図３８】
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【図３９】
2004172633.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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