(57)【要約】【課題】本発明は、読出時におけるデータの劣化及び破壊を防止し、かつデータの読出速度を向上出来る、強誘電体キャパシタを用いた非破壊読出型のメモリ装置を提供する。【解決手段】本発明のメモリ装置は、強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、前記出力された電圧信号を保持する電圧保持部と、保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部と、前記メモリセルの出力部と電圧保持部との間の電圧信号伝送路中に挿入されたスイッチング素子とから成り、当該スイッチング素子を、メモリセルからの電圧信号の出力時に導通状態とし、判定部が判定するまでに非導通状態とする。【選択図】  図１
2004355679.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、
強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、
前記出力された電圧信号を保持する電圧保持部と、
保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部とを備えたメモリ装置であって、
前記メモリセルの出力部と電圧保持部との間の電圧信号伝送路中に、スイッチング素子が挿入され、当該スイッチング素子は、メモリセルからの電圧信号の出力時に導通状態とされ、判定部が判定するまでに非導通状態に遷移されることを特徴とするメモリ装置。
【請求項２】
前記読み出し駆動部は、前記スイッチング素子が非導通状態に遷移した後に、前記電圧信号伝送路を接地または低電圧源に接続し、前記読み出し電圧の印加を停止する
ことを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記メモリセルは、１対の強誘電体キャパシタの分極パターンで１ビットの２進符号を記憶する構成とされ、
前記読み出し駆動部は、各強誘電体キャパシタと直列接続された電界効果トランジスタと、読み出し電圧を前記直列回路に印加する電圧印加部とから成り、
読み出し電圧印加時に電界効果トランジスタのゲートに、強誘電体キャパシタの分極状態に応じた電圧が印加され、ソース・ドレイン間に流れる電流を制御する構成とされ、
前記電圧保持部は、前記１対の電界効果トランジスタのソース電圧を前記電圧信号伝送路を通じて得て、当該電圧に基づき動作するセンスアンプ回路であり、
前記判定部は、前記電圧保持部の保持する２つの電圧信号の大小から、１対の強誘電体キャパシタの分極パターンに対応した２進符号を判定する回路であることを特徴とする請求項１に記載のメモリ装置。
【請求項４】
強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、
強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、
前記出力された電圧信号を保持する電圧保持部と、
保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部と、
前記メモリセルの出力部と前記電圧保持部との間の電圧信号伝送路中に挿入されたスイッチング素子と
を備えたメモリ装置に用いられるメモリ制御方法であって、
前記スイッチング素子を、メモリセルからの電圧信号の出力時に導通状態とする接続ステップと、
前記導通状態のスイッチング素子を、前記判定部が判定するまでに非導通状態とする切断ステップと
を含むことを特徴とするメモリ制御方法。
【請求項５】
情報処理を行う情報処理装置と、当該情報処理装置からの指示に従い２進符号を記憶するメモリ装置とから構成される情報処理システムであって、
前記情報処理装置は、２進符号の入出力要求を前記メモリ装置に送信し、
前記メモリ装置は、
強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、
出力要求を受信した場合に、前記強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、
前記出力された電圧信号を保持する電圧保持部と、
保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部と、
前記メモリセルの出力部と電圧保持部との間の電圧信号伝送路中に挿入されたスイッチング素子と、
前記スイッチング素子を、前記メモリセルからの電圧信号の出力時に導通状態とし、判定部が判定するまでに非導通状態とする制御部と
を備える
ことを特徴とする情報処理システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシタを用いたメモリ装置であって、特に記憶内容の非破壊読み出しに関する。
【０００２】
【従来の技術】従来、強誘電体キャパシタを用いた非破壊読出型のメモリ装置において、記憶しているデータの読み出しには、主に、強誘電体キャパシタに読出電圧を与え、ビット線に生じた電位を検出回路で読みとりデータが２値のいずれかを判別する方式が使用されている（特許文献１参照）。
【０００３】
【特許文献１】特開２００２−１５７８７８号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、読出時においては、前記ビット線電位が上昇した場合、前記ビット線と、前記強誘電体キャパシタの電極および電極とつながった配線とのカップリングにより、前記強誘電体キャパシタの電極の電圧が上昇しており、この状態で前記読出電圧を取り除くと、強誘電体キャパシタに読み出し電圧と逆の電圧が印加されることとなり、記録された強誘電体キャパシタの分極量を減少させ、データの劣化或いは破壊が生じる。
【０００５】
また、検出回路において２値データを判別し、出力回路へ転送するまでは、読出電圧の除去、ビット線のプリチャージといったメモリセルのリセット処理を行うことが出来ないため、メモリ回路としてのデータ読出時間を短縮する妨げとなっている。
上記の問題に鑑み、本発明は、読出時におけるデータの劣化及び破壊を防止し、データの読出速度を向上出来る、強誘電体キャパシタを用いた非破壊読出型のメモリ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明は、強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、前記出力された電圧信号を保持する電圧保持部と、保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部とを備えたメモリ装置であって、前記メモリセルの出力部と電圧保持部との間の電圧信号伝送路中に、スイッチング素子が挿入され、当該スイッチング素子は、メモリセルからの電圧信号の出力時に導通状態とされ、判定部が判定するまでに非導通状態に遷移されることを特徴とする。
【０００７】
上記課題を解決するために本発明は、情報処理を行う情報処理装置と、当該情報処理装置からの指示に従い２進符号を記憶するメモリ装置とから構成される情報処理システムであって、前記情報処理装置は、２進符号の入出力要求を前記メモリ装置に送信し、前記メモリ装置は、強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、出力要求を受信した場合に、前記強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、前記出力された電圧信号を保持する電圧保持部と、保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部と、前記メモリセルの出力部と電圧保持部との間の電圧信号伝送路中に挿入されたスイッチング素子と、前記スイッチング素子を、前記メモリセルからの電圧信号の出力時に導通状態とし、判定部が判定するまでに非導通状態とする制御部とを備える。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態に係る情報処理システムについて、図面を参照しながら説明する。
＜１．  構成＞
図１は、本発明の実施の形態に係るメモリシステムの構成を示す図である。
【０００９】
メモリ装置１０は、処理を要求する情報処理装置２０と電気的に接続している。
情報処理装置２０は、ハードウェアとしてはコンピュータであり、ＣＰＵ、ＲＯＭ、ディスプレイ、ハードディスク、キーボード等から構成され、ＲＯＭには、コンピュータプログラムが記憶され、前記ＣＰＵが前記コンピュータプログラムに従って動作することにより、その機能を実現する。
【００１０】
メモリ装置１０は、アドレスとして値「０」を割り振ったメモリセル１０５と、値「１」を割り振ったメモリセル１０６を備える。
メモリセル１０５は、制御部１０７からの制御により、２値情報を記憶する。
同様に、メモリセル１０６は、制御部１０７からの制御により、２値情報を記憶する。
【００１１】
情報処理装置２０は、メモリ装置１０に対しデータ処理の要求をするため、コマンドを送信する。
前記コマンドには、書込コマンド、読出コマンドがある。
前記書込コマンドは、書込指示と、前記アドレスと、書き込みを要望する２値の何れかである書込データから成る。
【００１２】
メモリ装置１０は、前記書込コマンドを受信した場合、前記書込データを、前記アドレスに対応するメモリセルに記憶する。
前記読出コマンドは、読出指示と、前記アドレスとから成る。
メモリ装置１０は、前記読出コマンドを受信した場合、前記アドレスに対応するメモリセルが記憶しているデータを読出し、情報処理装置２０に送信する。
＜１．１．メモリ装置１０＞
＜１．１．１．強誘電体キャパシタ＞
強誘電体キャパシタ１０１乃至１０４は、強誘電体膜を電極で包み込んでキャパシタを形成したものであり、電圧が印加されると、ヒステリシスを持った分極特性を示す。
【００１３】
強誘電体キャパシタ１０１乃至１０４は、個体差を除き分極特性が同じであるので、強誘電体キャパシタ１０１についてのみ説明する。
前記制御部１０７は、制御信号を操作することにより、強誘電体キャパシタに電圧を印加し、強誘電体キャパシタ１０１の分極を制御する。
図２は、電圧印加に対する強誘電体キャパシタ１０１の分極特性を示す図である。
【００１４】
ヒステリシス曲線２０１は、ヒステリシス曲線である。
前記制御部が、強誘電体キャパシタ１０１へ印加する電圧をＶＣＰＷから０へ、０から−ＶＲＳＴへ、−ＶＲＳＴから０へ、０からＶＲＳＴへと移行させていくと、強誘電体キャパシタ１０１の分極状態が、ヒステリシス曲線２０１に沿って、点２１１から点２１２へ、点２１２から点２１３へ、点２１３から点２１４へ、点２１４から点２１１へと移行する。
【００１５】
点２１２が、２値データのうちの値「１」を示し、点２１４が、値「０」を示すものとする。
＜１．１．２．メモリセル＞
メモリセル１０５は、強誘電体キャパシタ１０１及び１０２、電界効果トランジスタ（以下ＦＥＴと称す）１１３及び１１４から成る。
【００１６】
メモリセル１０６は、強誘電体キャパシタ１０３及び１０４、ＦＥＴ１１５及び１１６から成る。
メモリセル１０５及び１０６は、それぞれが２値を記憶する。
メモリセル１０５は、２値を記憶するために強誘電体キャパシタを２つ用いた構成であり、メモリセル１０５が、値「１」を記憶している状態とは、強誘電体キャパシタ１０１が値「１」に応じた分極を行い、強誘電体キャパシタ１０２が値「０」に応じた分極を行っている状態である。
【００１７】
同様に、メモリセル１０５が、値「０」を記憶している状態とは、強誘電体キャパシタ１０１が値「０」に応じた分極を行い、強誘電体キャパシタ１０２が値「１」に応じた分極を行っている状態である。
＜１．１．３．制御部１０７＞
制御部１０７は、メモリセル１０５及び１０６に対し、データの書込み或いはデータの読出しの制御を行うために、ＷＬ１、ＷＬ２、ＲＥ、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢ、ＳＳ、ＳＡＰ、ＳＡＮの各信号を制御する。
【００１８】
ＷＬ１、ＷＬ２、ＲＥ、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢ、ＳＳ、ＳＡＰ、ＳＡＮ、ＢＰの各信号は、それぞれワード線１７１、ワード線１７２、読出選択線１７３、プレート制御線１７４、プレート制御線１７５、リセット制御線１７６、リセット制御線１７７、スイッチ制御線１７８、スイッチ制御線１７９、スイッチ制御線１８０、信号線１９０により伝送される。
【００１９】
図１中のＶＤＤ、ＶＣＰＷ、ＶＣＰＲはそれぞれ１．８ボルトとし、ＶＲＳＴは１．０ボルトとする。
ＶＣＰＲは、１．８ボルトに限るものではなく、強誘電体膜に対し、読出時に印加した電圧を、読出終了後に印加停止した場合に、強誘電体膜が読出前の分極状態に戻る電圧であればよい。
【００２０】
プレート線１８３に現れる信号ＣＰ１は、制御部１０７がＲＥとＴＣＰ１を制御することにより、変化する。
インバータ１３９は、ＲＥを反転して出力する。
制御部１０７がＴＣＰ１をハイレベルにした場合、ＦＥＴ１３１がオフし、ＦＥＴ１３２がオンするため、ＣＰ１はグランド電位となる。
【００２１】
制御部１０７がＴＣＰ１をローレベルにした場合、ＦＥＴ１３１がオンし、ＦＥＴ１３２がオフするため、ＣＰ１はＲＥにより定まる。
制御部１０７がＴＣＰ１をローレベルにし、ＲＥをハイレベルにする場合、ＦＥＴ１３７と１３８がオンし、ＦＥＴ１３５と１３６がオフするため、ＣＰ１はＶＣＰＷとなる。
【００２２】
制御部１０７がＴＣＰ１をローレベルにし、ＲＥをローレベルにする場合、ＦＥＴ１３７と１３８がオフし、ＦＥＴ１３５と１３６がオンするため、ＣＰ１はＶＣＰＲとなる。
プレート線１８４に現れる信号ＣＰ２は、制御部１０７がＲＥとＴＣＰ２を制御することにより、変化する。
【００２３】
制御部１０７がＴＣＰ２をハイレベルにした場合、ＦＥＴ１３３がオフし、ＦＥＴ１３４がオンするため、ＣＰ２はグランド電位となる。
制御部１０７がＴＣＰ２をローレベルにした場合、ＦＥＴ１３３がオンし、ＦＥＴ１３４がオフするため、ＣＰ２はＲＥにより定まる。
制御部１０７がＴＣＰ２をローレベルにし、ＲＥをハイレベルにする場合、ＦＥＴ１３７と１３８がオンし、ＦＥＴ１３５と１３６がオフするため、ＣＰ２はＶＣＰＷとなる。
【００２４】
制御部１０７がＴＣＰ２をローレベルにし、ＲＥをローレベルにする場合、ＦＥＴ１３７と１３８がオフし、ＦＥＴ１３５と１３６がオンするため、ＣＰ２はＶＣＰＲとなる。
リセット線１８５に現れる信号ＲＳＴＴは、制御部１０７が、ＴＲＳＴＴを制御することにより変化する。
【００２５】
制御部１０７がＴＲＳＴＴをローレベルにした場合、ＦＥＴ１４１がオンし、ＦＥＴ１４２がオフするため、ＲＳＴＴはＶＲＳＴとなる。
制御部１０７がＴＲＳＴＴをハイレベルにした場合、ＦＥＴ１４１がオフし、ＦＥＴ１４２がオンするため、ＲＳＴＴはグランド電位となる。
リセット線１８６に現れる信号ＲＳＴＢは、制御部１０７が、ＴＲＳＴＢを制御することにより変化する。
【００２６】
制御部１０７がＴＲＳＴＢをローレベルにした場合、ＦＥＴ１４３がオンし、ＦＥＴ１４４がオフするため、ＲＳＴＴはＶＲＳＴとなる。
制御部１０７がＴＲＳＴＢをハイレベルにした場合、ＦＥＴ１４３がオフし、ＦＥＴ１４４がオンするため、ＲＳＴＴはグランド電位となる。
＜１．１．４．センスアンプ１０８＞
センスアンプ１０８は、ビット線１８１とビット線１８２とのそれぞれに出力された電圧の差を増幅し、保持する。
【００２７】
センスアンプ１０８は、ＦＥＴ１５１乃至１５６を図１に示すように接続したものである。
ＦＥＴ１５２乃至１５５は、ゲートに閾電圧である０．６５ボルト以上の電圧が印加された場合にオンする。
センスアンプ１０８は、ＦＥＴ１５１がオンし、ビット線１８１に閾電圧以上の電圧が印加されており、ビット線１８２に閾電圧未満の電圧が印加されている状態で、ＦＥＴ１５６をオンすることにより、ビット線１８１にＶＤＤが現れ、ビット線１８２にグランド電位が現れる。
＜２．  動作＞
＜２．１．  書込動作＞
メモリセル１０５へのデータの書込動作について説明する。
【００２８】
図３は、メモリセル１０５に値「１」を記憶させる場合の、処理部１０７が制御する信号のタイミングを示す図である。
図３中のｔ１乃至ｔ５は時刻であり、図面右方ほど遅い時刻を表している。
図３において、信号名横の括弧内の数字は、図１に示す番号であり、当該信号を伝送する信号線を示す。
【００２９】
制御部１０７は、ＷＬ１、ＷＬ２、ＲＥ１、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢ、ＳＳ、ＳＡＰ、ＳＡＮ、ＢＰを制御する。
ｔ１より前の時刻において、制御部１０７は、ＲＥとＴＣＰ１とＴＣＰ２とＴＲＳＴとＴＲＳＴＢとＳＡＰとをハイレベルにし、ＷＬ１とＷＬ２とＳＳとＳＡＮとＢＰがローレベルとする。
【００３０】
この結果、ＳＢＬＴ、ＳＢＬＢ、ＢＬＴＣ、ＢＬＢＣは、それぞれローレベルとなり、ＢＬＴＭ、ＢＬＢＭはハイレベルとなる。
また、強誘電体キャパシタ１０１及び１０２に印加される電圧であるＶＦＥＴ及びＶＦＥＢはそれぞれ０ボルトである。
ｔ１において、制御部１０７は、ＷＬ１をハイレベルにする。
【００３１】
これにより、ＦＥＴ１１３とＦＥＴ１１４がオンする。
ｔ２において、制御部１０７は、ＴＣＰ１をローレベルにする。
ＲＥがハイレベルであり、ＴＣＰ１がローレベルとなるので、ＣＰ１はＶＣＰＷとなり、強誘電体キャパシタ１０１及び１０２にかかる電圧は、ＶＣＰＷへと上昇し、強誘電体キャパシタ１０１及び１０２は、点２１１の状態となる。
【００３２】
ｔ３において、制御部１０７は、ＴＣＰ１をハイレベルにする。
ＲＥがハイレベルであり、ＴＣＰ１がハイレベルとなるので、ＣＰ１はグランド電位となり、強誘電体キャパシタ１０１及び１０２にかかる電圧は、０ボルトに下降していき、強誘電体キャパシタ１０１及び１０２は、点２１２の状態へと移行する。
【００３３】
ｔ４において、制御部１０７は、ＴＲＳＴＢをローレベルにする。
ＴＲＳＴＢがローレベルとなることにより、ＳＢＬＢの電位がＶＲＳＴに上昇し、強誘電体キャパシタ１０２にかかる電圧が、−ＶＲＳＴへと下降し、強誘電体キャパシタ１０２は、点２１３の状態へと移行する。
ｔ５において、制御部１０７は、ＴＲＳＴＢをハイレベルにする。
【００３４】
ＲＥがハイレベルであり、ＴＣＰ１がハイレベルとなるので、ＣＰ１はグランド電位となり、強誘電体キャパシタ１０２は電圧無印加状態となり、強誘電体キャパシタ１０２は、点２１４の状態へと移行する。
以上のように、ｔ５以降は、強誘電体キャパシタ１０１が値「１」を表し、強誘電体キャパシタ１０２が値「０」を表す状態となり、よってメモリセル１０５としては、値「１」を記憶している状態となっている。
【００３５】
図４は、メモリセル１０５に値「０」を記憶させる場合の、処理部１０７が制御する信号のタイミングを示す図である。
図４中のｔ１１乃至ｔ１５は時刻であり、図面右方ほど遅い時刻を表している。
図４において、信号名横の括弧内の数字は、図１に示す番号であり、当該信号を伝送する信号線を示す。
【００３６】
ｔ１１より前の時刻において、制御部１０７は、ＲＥとＴＣＰ１とＴＣＰ２とＴＲＳＴとＴＲＳＴＢとＳＡＰとをハイレベルにし、ＷＬ１とＷＬ２とＳＳとＳＡＮとＢＰとをローレベルとする。
この結果、ＳＢＬＴ、ＳＢＬＢ、ＢＬＴＣ、ＢＬＢＣは、それぞれローレベルとなり、ＢＬＴＭ、ＢＬＢＭはハイレベルとなる。
【００３７】
また、強誘電体キャパシタ１０１及び１０２に印加される電圧であるＶＦＥＴ及びＶＦＥＢはそれぞれ０ボルトである。
ｔ１１において、制御部１０７は、ＷＬ１をハイレベルにする。
これにより、ＦＥＴ１１３とＦＥＴ１１４がオンする。
ｔ１２において、制御部１０７は、ＴＣＰ１をローレベルにする。
【００３８】
ＲＥがハイレベルであり、ＴＣＰ１がローレベルとなるので、ＣＰ１はＶＣＰＷとなり、強誘電体キャパシタ１０１及び１０２にかかる電圧は、ＶＣＰＷへと上昇し、強誘電体キャパシタ１０１及び１０２は、点２１１の状態となる。
ｔ１３において、制御部１０７は、ＴＣＰ１をハイレベルにする。
ＲＥがハイレベルであり、ＴＣＰ１がハイレベルとなるので、ＣＰ１はグランド電位となり、強誘電体キャパシタ１０１及び１０２にかかる電圧は、０ボルトに下降していき、強誘電体キャパシタ１０１及び１０２は、点２１２の状態へと移行する。
【００３９】
ｔ１４において、制御部１０７は、ＴＲＳＴＴをローレベルにする。
ＴＲＳＴＴがローレベルとなることにより、ＳＢＬＴの電位がＶＲＳＴに上昇し、強誘電体キャパシタ１０１にかかる電圧が、−ＶＲＳＴへと下降し、強誘電体キャパシタ１０１は、点２１３の状態へと移行する。
ｔ１５において、制御部１０７は、ＴＲＳＴＴをハイレベルにする。
【００４０】
ＲＥがハイレベルであり、ＴＣＰ１がハイレベルとなるので、ＣＰ１はグランド電位となり、強誘電体キャパシタ１０１は電圧無印加状態となり、強誘電体キャパシタ１０１は、点２１４の状態へと移行する。
以上のように、ｔ１５以降は、強誘電体キャパシタ１０１が値「０」を表し、強誘電体キャパシタ１０２が値「１」を表す状態となり、よってメモリセル１０５としては、値「０」を記憶している状態となっている。
＜２．２．  読出動作＞
次に、メモリセル１０５からのデータの読出動作について説明する。
【００４１】
図５は、メモリセル１０５から、値を読み出す場合の、処理部１０７が制御する信号のタイミングを示す図である。
図５中のｔ２１乃至ｔ２７は時刻であり、図面右方ほど遅い時刻を表している。
図５において、信号名横の括弧内の数字は、図１に示す番号であり、当該信号を伝送する信号線を示す。
【００４２】
制御部１０７は、ＷＬ１、ＷＬ２、ＲＥ１、ＴＣＰ１、ＴＣＰ２、ＴＲＳＴＴ、ＴＲＳＴＢ、ＳＳ、ＳＡＰ、ＳＡＮ、ＢＰを制御する。
ｔ２１より前の時刻においては、制御部１０７は、ＲＥとＴＣＰ１とＴＣＰ２とＴＲＳＴＴとＴＲＳＴＢとＳＡＰとがハイレベルにし、ＷＬ１とＷＬ２とＳＳとＳＡＮとＢＰがローレベルとする。
【００４３】
この結果、ＳＢＬＴ、ＳＢＬＢ、ＢＬＴＣ、ＢＬＢＣは、それぞれローレベルとなり、ＢＬＴＭ、ＢＬＢＭはハイレベルとなる。
また、強誘電体キャパシタ１０１及び１０２に印加される電圧であるＶＦＥＴ及びＶＦＥＢはそれぞれ０ボルトである。
ｔ２１において、制御部１０７は、ＷＬ１とＳＳとをハイレベルにする。
【００４４】
ＷＬ１がハイレベルになることにより、ＦＥＴ１１３及び１１４がオンする。
ＳＳがハイレベルになることにより、ＦＥＴ１５７及び１５８がオンする。
ＦＥＴ１５７がオンすることにより、ビット線１８１とビット線１８７が電気的に接続し、ＢＬＴＣがＶＤＤに上昇する。
ＦＥＴ１５８がオンすることにより、ビット線１８２とビット線１８８が電気的に接続し、ＢＬＢＣがＶＤＤに上昇する。
【００４５】
ｔ２２において、制御部１０７は、ＲＥとＳＡＰとをローレベルにし、ＢＰをハイレベルにする。
ＲＥがローレベルになることにより、ＦＥＴ１１７とＦＥＴ１１８がオフする。
また、ＲＥがローレベルになることにより、ＦＥＴ１３５ととＦＥＴ１３６がオンし、ＦＥＴ１３７とＦＥＴ１３８とがオフする。
【００４６】
ＳＡＰがローレベルになることにより、ＦＥＴ１５１がオンする。
ＢＰがハイレベルになることにより、ＦＥＴ１５９及び１６０がオフする。
ｔ２３において、制御部１０７は、ＴＣＰ１をローレベルにする。
ＴＣＰ１がローレベルになることにより、ＣＰ１は、ＶＣＰＲに上昇する。
ＣＰ１がＶＣＰＲとなることにより、強誘電体キャパシタ１０１と、読出トランジスタ１１１のゲート容量とが直列に接続されたことになり、ＣＰ１の電圧が、強誘電体キャパシタ１０１の容量値と、読出トランジスタ１１１のゲート容量値とに応じて分割されてなる電圧が、読出トランジスタ１１１のゲート電極に印加される。
【００４７】
同様に、ＣＰ１がＶＣＰＲとなることにより、強誘電体キャパシタ１０２と、読出トランジスタ１１２のゲート容量とが直列に接続されたことになり、ＣＰ１の電圧が、強誘電体キャパシタ１０２の容量値と、読出トランジスタ１１２のゲート容量値とに応じて分割されてなる電圧が、読出トランジスタ１１２のゲート電極に印加される。
【００４８】
強誘電体キャパシタに値「１」が保存されている場合と値「０」が保存されている場合とでは、強誘電体キャパシタの強誘電体膜の分極の方向が異なるため、ヒステリシス線の形状が異なるので、読み出しトランジスタのゲート電極に印加される電圧の大きさが異なる。
従って、保存されているデータによって、読み出しトランジスタのゲート電位が異なる。
【００４９】
以下、このことを図６を参照しながら説明する。
図６は、強誘電体キャパシタと読み出しトランジスタが直列接続された直列回路に読み出し電圧を加えた場合の、強誘電体キャパシタと、読み出しトランジスタのゲート容量とのそれぞれの分圧の関係を説明する図である。
横軸は、強誘電体キャパシタに掛かる電圧である。
【００５０】
縦軸は、強誘電体キャパシタと、読み出しトランジスタのゲート容量とのそれぞれの分極量を示す。
曲線６１１は、図２におけるヒステリシス曲線２０１の、値「１」に対応する一部分である。
曲線６１２は、図２におけるヒステリシス曲線２０１の、値「０」に対応する一部分である。
【００５１】
負荷線６０１は、値「１」に対応する、読出トランジスタのゲート容量の、強誘電体キャパシタに掛かる電圧と、当該ゲート容量の分極量との関係を示す負荷線である。
負荷線６０２は、値「０」に対応する、読出トランジスタのゲート容量の、強誘電体キャパシタに掛かる電圧と、当該ゲート容量の分極量との関係を示す負荷線である。
【００５２】
強誘電体キャパシタに値「１」が保存されており、ＣＰ１がＶＣＰＲである１．８ボルトになった場合、強誘電体キャパシタに印加される電圧と、ゲート電極に印加される電圧との配分は、曲線６１１と、ゲート容量に対応する負荷線６０１との交点６２１より求められる。
交点６２１は、約１．２ボルトに対応するので、ゲート電極に印加される電圧は、交点６２５と交点６２３の間の電圧である０．６ボルトとなる。
【００５３】
このとき、強誘電体キャパシタに印加される電圧は、１．２ボルトである。
同様に、強誘電体キャパシタに値「０」が保存されており、ＣＰ１がＶＣＰＲである１．８ボルトになった場合、強誘電体キャパシタに印加される電圧と、ゲート電極に印加される電圧との配分は、曲線６１２と、ゲート容量に対応する負荷線６０２との交点６２２より求められる。
【００５４】
交点６２２は、約１．１ボルトに対応するので、ゲート電極に印加される電圧は、交点６２５と交点６２４の間の電圧である０．７ボルトとなる。
このとき、強誘電体キャパシタに印加される電圧は、１．１ボルトである。
以上より、信号線１９１上の信号であるＳＢＬＴは、前記分割されてなる電圧である０．６ボルトへ上昇を始める。
【００５５】
ＳＢＬＴの電位が上昇するに従い、読出トランジスタ１１１のドレインとソース間に電流が流れ始め、ＢＬＴＣ及びＢＬＴＭは、下降を始める。
また、信号線１９２上の信号であるＳＢＬＢは、前記分割されてなる電圧である０．７ボルトへ上昇を始める。
ＳＢＬＢの電位が上昇するに従い、読出トランジスタ１１２のドレインとソース間に電流が流れ始め、ＢＬＢＣ及びＢＬＢＭは、下降を始める。
【００５６】
強誘電体キャパシタ１０１及び１０２は、２値のうちお互いに異なる値に対応した分極を示しており、読出トランジスタ１１１と、読出トランジスタ１１２とのそれぞれのゲート電極に印加される電圧が異なる。
よって、読出トランジスタ１１１に流れる電流の大きさと、読出トランジスタ１１２に流れる電流の大きさとが異なるため、ビット線１８１と、ビット線１８２との間には、電位差が生じる。
【００５７】
ｔ２４は、ＢＬＴＭ、ＢＬＢＭの一方が前記閾電圧以上であり、他方が前記閾電圧未満となる時刻である。
ｔ２４において、制御部１０７は、ＳＳをローレベルとし、ＳＡＮをハイレベルとする。
ＳＳがローレベルになることにより、ＦＥＴ１５７及び１５８がオフとなり、ビット線１８１とビット線１８７とが電気的に切断し、ビット線１８２とビット線１８８とが電気的に切断する。
【００５８】
ＳＡＮがハイレベルとなることにより、ＦＥＴ１５６がオンとなる。
ＦＥＴ１５６がオンすることにより、センスアンプ１０８が動作し、前記閾電圧以上であるＢＬＴＭがＶＤＤとなり、前記閾電圧未満であるＢＬＢＭが０ボルトとなる。
制御部１０７は、ＢＬＴＭとＢＬＢＭを比較し、ＢＬＴＭがＢＬＢＭよりも大きい場合、メモリセル１０５が記憶する値が「１」であると判断する。
【００５９】
逆に、ＢＬＴＭがＢＬＢＭよりも小さい場合であれば、制御部１０７は、メモリセル１０５が記憶する値が「０」であると判断する。
制御部１０７はメモリセル１０５が記憶している値を判断した後、当該値を情報処理装置２０に送信する。
ｔ２５において、制御部１０７は、ＴＣＰ１をハイレベルにする。
【００６０】
ＴＣＰ１がハイレベルになることにより、ＣＰ１は０ボルトとなり、ＳＢＬＴ、ＳＢＬＢ、ＶＦＥＴ、ＶＦＥＢはそれぞれ０ボルトへと下降する。
ｔ２６において、制御部１０７は、ＲＥ、ＳＡＰをハイレベルとし、ＳＡＮ、ＢＰをローレベルとする。
これにより、ＳＢＬＴ、ＳＢＬＢ、ＢＬＴＣ、ＢＬＢＣ、ＢＬＴＭ、ＢＬＢＭは、ｔ２１における状態となる。
【００６１】
ｔ２７において、制御部１０７は、ＷＬ１をローレベルにする。
ＷＬ１がローレベルになることにより、ＷＬ１、ＷＬ２、ＲＥ、ＣＰ１、ＣＰ２、ＲＳＴＴ、ＲＳＴＢ、ＳＳ、ＳＡＰ、ＳＡＮ、ＢＰ、ＳＢＬＴ、ＳＢＬＢ、ＢＬＴＣ、ＢＬＢＣ、ＢＬＴＭ、ＢＬＢＭ、ＶＦＥＴ、ＶＦＥＢの状態は、読出動作実行前であるｔ２１以前の状態に戻る。
＜３．まとめ＞
以上説明したように、メモリセルからのデータの読出動作の際、ＦＥＴ１５７及び１５８をオフにすることにより、メモリセル側と信号増幅器側とを電気的に切り離している。
【００６２】
よって、信号増幅器側におけるデータを判定する動作と、メモリセル側における読み出し後の処理とを同時に行うことができ、メモリ装置としてのデータ読出処理を高速に行うことができる。
また、信号増幅器側におけるデータの判定動作の前に、前記切り離しの動作を行っているので、メモリセルに係るビット線１８７と１８８とにかかる電圧がＶＤＤと０ボルト間で振幅することが無くなり、メモリセルへのノイズを低減できる。
【００６３】
また、ビット線１８７及び１８８にＶＤＤが印加すると、当該ビット線と信号線１９１及び１９２とのカップリングにより、強誘電体キャパシタに読出電圧と逆の電圧がかかり、強誘電体キャパシタに蓄積している分極量の減少等の悪影響を与えるが、前記切り離しの動作により当該影響がなくなり、データ保持不良を低減することができる。
＜４．その他の変形例＞
本発明は、上述の実施例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
（１）２値情報を記憶するメモリセルにおいて、強誘電体キャパシタを２個使用する構成としたが、その他の構成、例えば１Ｔ１Ｃ（１トランジスタ１キャパシタ）構成等としてもよい。
【００６４】
この場合、センスアンプは、２本のビット線ではなく、１本のビット線に現れる電圧を閾電圧と比較し、ビット線に現れる電圧が閾電圧以上であればビット線の電圧信号をＶＤＤに引き上げ、ビット線に現れる電圧が閾電圧未満であればビット線の電圧信号をグランド電位に引き下げる構成とする。
（２）メモリ装置は、メモリセル２つを用いた構成に限らず、２以上である複数個のメモリセルを用いた構成としてもよい。
【００６５】
この場合には、ワード線、プレート制御線、リセット制御線等の制御用線をメモリセルの個数に基づき増減する。
（３）トランジスタスイッチはＦＥＴに限らず、バイポーラトランジスタ等、制御によって電気的に接続と切断とが選択可能なスイッチであればよい。
（４）本実施形態では、ＶＤＤ、ＶＣＰＲ、ＶＣＰＷを１．８ボルト、ＶＲＳＴを１．０ボルトと設定しているが、これらの電圧値に制限するものではなく、強誘電体キャパシタを用いたメモリセルに対し、実施形態で示した機能を実現できる電圧値であればよい。
（５）情報処理装置は、コンピュータに限らず、ワークステーション、ディジタル放送受信機、ディジタルカメラ、携帯電話機、ＰＤＡ等の、本発明のメモリ装置を使用する装置であってもよい。
【００６６】
【発明の効果】
（１）本発明のメモリ装置は、強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、前記出力された電圧信号を保持する電圧保持部と、保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部とを備えたメモリ装置であって、前記メモリセルの出力部と電圧保持部との間の電圧信号伝送路中に、スイッチング素子が挿入され、当該スイッチング素子は、メモリセルからの電圧信号の出力時に導通状態とされ、判定部が判定するまでに非導通状態に遷移される。
【００６７】
この構成によれば、読み出し電圧を印加することによりメモリセルから出力する強誘電体キャパシタの分極状態に応じた電圧信号を電圧保持部により保持してから、スイッチング素子を非導通状態とするため、判定部における２進符号の判定動作と、メモリセルにおける読み出し電圧の印加停止動作とが相互に影響を及ぼすことなく、平行して実行できるため、データの劣化及び破壊を防止し、データの読出速度を向上出来る。
【００６８】
（２）また、前記（１）のメモリ装置において、前記読み出し駆動部は、前記スイッチング素子が非導通状態に遷移した後に、前記電圧信号伝送路を接地または低電圧源に接続し、前記読み出し電圧の印加を停止してもよい。
この構成によれば、電圧信号伝送路を接地することにより、前記電圧信号伝送路と強誘電体キャパシタの電極および電極とつながった配線とのカップリングの影響をなくしてから、読み出し電圧を取り除くため、強誘電体キャパシタに読み出し電圧と逆の電圧が印加されることがなくなり、記録された強誘電体キャパシタの分極量が減少せず、データの劣化或いは破壊を防止できる。
【００６９】
（３）また、前記（１）のメモリ装置において、前記メモリセルは、１対の強誘電体キャパシタの分極パターンで１ビットの２進符号を記憶する構成とされ、前記読み出し駆動部は、各強誘電体キャパシタと直列接続された電界効果トランジスタと、読み出し電圧を前記直列回路に印加する電圧印加部とから成り、読み出し電圧印加時に電界効果トランジスタのゲートに、強誘電体キャパシタの分極状態に応じた電圧が印加され、ソース・ドレイン間に流れる電流を制御する構成とされ、前記電圧保持部は、前記１対の電界効果トランジスタのソース電圧を前記電圧信号伝送路を通じて得て、当該電圧に基づき動作するセンスアンプ回路であり、前記判定部は、前記電圧保持部の保持する２つの電圧信号の大小から、１対の強誘電体キャパシタの分極パターンに対応した２進符号を判定する回路であってもよい。
【００７０】
この構成によれば、２つの電圧信号の大小から２進符号を判定するため、２進符号の判定が容易であり、かつ、読み出し電圧を印加することによりメモリセルから出力する強誘電体キャパシタの分極状態に応じた電圧信号を電圧保持部により保持してから、スイッチング素子を非導通状態とするため、判定部における２進符号の判定動作と、メモリセルにおける読み出し電圧の印加停止動作とが相互に影響を及ぼすことなく、平行して実行できるため、データの劣化及び破壊を防止し、データの読出速度を向上出来る。
【００７１】
（４）本発明のメモリ制御方法は、強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、前記出力された電圧信号を保持する電圧保持部と、保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部と、前記メモリセルの出力部と前記電圧保持部との間の電圧信号伝送路中に挿入されたスイッチング素子とを備えたメモリ装置に用いられるメモリ制御方法であって、前記スイッチング素子を、メモリセルからの電圧信号の出力時に導通状態とする接続ステップと、前記導通状態のスイッチング素子を、前記判定部が判定するまでに非導通状態とする切断ステップとを含む。
【００７２】
この構成によれば、スイッチング素子を導通状態とし、読み出し電圧を印加することによりメモリセルから出力する強誘電体キャパシタの分極状態に応じた電圧信号を電圧保持部により保持してから、スイッチング素子を非導通状態とするため、判定部における２進符号の判定動作と、メモリセルにおける読み出し電圧の印加停止動作とを相互に影響を及ぼすことなく平行して実行でき、データの劣化及び破壊を防止し、データの読出速度を向上出来る。
【００７３】
（５）本発明の情報処理システムは、情報処理を行う情報処理装置と、当該情報処理装置からの指示に従い２進符号を記憶するメモリ装置とから構成される情報処理システムであって、前記情報処理装置は、２進符号の入出力要求を前記メモリ装置に送信し、前記メモリ装置は、強誘電体キャパシタの分極状態によって２進符号の記憶を行うメモリセルと、出力要求を受信した場合に、前記強誘電体キャパシタに読み出し電圧を印加して、分極状態に応じた電圧信号をメモリセルから出力する読み出し駆動部と、前記出力された電圧信号を保持する電圧保持部と、保持されている電圧信号をモニターし、メモリセルが記憶している２進符号を判定する判定部と、前記メモリセルの出力部と電圧保持部との間の電圧信号伝送路中に挿入されたスイッチング素子と、前記スイッチング素子を、前記メモリセルからの電圧信号の出力時に導通状態とし、判定部が判定するまでに非導通状態とする制御部とを備える。
【００７４】
この構成によれば、情報処理装置が２進符号の入出力要求を送信し、メモリ装置が当該要求に基づき、スイッチング素子を導通状態とし、読み出し電圧を印加することによりメモリセルから出力する強誘電体キャパシタの分極状態に応じた電圧信号を電圧保持部により保持してから、スイッチング素子を非導通状態とするため、判定部における２進符号の判定動作と、メモリセルにおける読み出し電圧の印加停止動作とが相互に影響を及ぼすことなく、平行して実行できるため、データの劣化及び破壊を防止し、データの読出速度を向上出来る。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るメモリシステムの構成を示す図である。
【図２】電圧印加に対する強誘電体キャパシタの分極特性を示す図である。
【図３】メモリセルに値「１」を記憶させる場合の、処理部が制御する信号のタイミングを示す図である。
【図４】メモリセルに値「０」を記憶させる場合の、処理部が制御する信号のタイミングを示す図である。
【図５】メモリセルから、値を読み出す場合の、処理部が制御する信号のタイミングを示す図である。
【図６】強誘電体キャパシタと読み出しトランジスタが直列接続された直列回路に読み出し電圧を加えた場合の、強誘電体キャパシタと、読み出しトランジスタのゲート容量とのそれぞれの分圧の関係を説明する図である。
【符号の説明】
１０      メモリ装置
２０      情報処理装置
１０１乃至１０４  強誘電体キャパシタ
１０５、１０６  メモリセル
１０７    制御部
１０８    センスアンプ
１１１乃至１１２  読出トランジスタ
１１３乃至１１８  電界効果トランジスタ（ＦＥＴ）
１３１乃至１３８  電界効果トランジスタ（ＦＥＴ）
１３９    インバータ
１４１乃至１４４  電界効果トランジスタ（ＦＥＴ）
１５１乃至１６０  電界効果トランジスタ（ＦＥＴ）
１７１、１７２  ワード線
１７３    読出選択線
１７４、１７５  プレート制御線
１７６、１７７  リセット制御線
１７８乃至１８０  スイッチ制御線
１８１、１８２  ビット線
１８３、１８４  プレート線
１８５、１８６  リセット線
１８７、１８８  ビット線
１９０乃至１９２  信号線
２０１    ヒステリシス曲線
６０１、６０２  負荷線
６１１、６１２  曲線
６２１乃至６２５  交点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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