(57)【要約】【課題】方向性結合器をマザーボードに構成する構造では層数も多く、配線密度も高いためマザーボードの価格を抑えることが困難であった。【解決手段】方向性結合器を別基板とし、メモリコントローラ１０−１とメモリ１０−２〜１０−５間のデータ転送に、４層のマザーボード１とこれに実装された高誘電体材料でできた方向性結合器を有する結合器基板１００を用いる。これによりメモリシステムの実装面積を狭くでき、システムを安価に提供することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
バスシステムであって、
マザーボードに搭載されたメモリコントローラと、
メモリが搭載されたメモリモジュールと、
主結合線路と、当該主結合線路に電磁気的に結合される副結合線路とを備え、前記メモリコントローラと前記メモリモジュールと電気的に接続する方向性結合器とを有し、
前記方向性結合器は、前記マザーボードと着脱可能に構成されることを特徴とするバスシステム。
【請求項２】
請求項１記載のバスシステムであって、
前記メモリコントローラは、前記主結合線路に接続され、前記メモリモジュールは、前記副結合線路に接続されることで、前記メモリコントローラと前記メモリ間でデータ転送を可能とすることを特徴とするバスシステム。
【請求項３】
請求項１記載のバスシステムであって、
前記方向性結合器基板の比誘電率は、前記マザーボードの比誘電率よりも大きいことを特徴とするバスシステム。
【請求項４】
請求項１記載のバスシステムであって、
前記メモリモジュールは、前記マザーボード上に配置されていることを特徴とするバスシステム。
【請求項５】
請求項１記載のバスシステムにおける前記方向性結合器基板であって、
前記メモリコントローラに接続される前記主結合線路の特性インピーダンスが、前記メモリコントローラに接続される前記マザーボード上の主結合線路の特性インピーダンスと等しいことを特徴とする方向性結合器基板。
【請求項６】
請求項５記載の方向性結合器基板であって、
前記方向性結合器基板内で前記主結合線路が折り返され、前記副結合線路は、該折り返された主結合線路に対して電磁気的に結合するように隣接配線されることを特徴とする方向性結合器基板。
【請求項７】
請求項５記載の方向性結合器基板であって、
前記主結合線路と前記副結合線路とで構成される該方向性結合器の結合長が、該主結合線路の前記メモリコントローラに近い信号入手力端子側では短く、遠い側では長くなるように構成されることを特徴とする方向性結合器基板。
【請求項８】
バスシステムであって、
マザーボードに搭載されたメモリコントローラと、
メモリが搭載されたメモリモジュールが接続された方向性結合器とを有し
前記方向性結合器は、主結合線路と、当該主結合線路に電磁気的に結合される副結合線路とを備え、
前記方向性結合器基板は、第１のコネクタを介して前記メモリコントローラと電気的に接続され、第２のコネクタを介して前記メモリモジュールと電気的に接続されることで、前記メモリコントローラと前記メモリ間でデータ転送を可能とすることを特徴とするバスシステム。
【請求項９】
請求項８記載のバスシステムであって、
前記方向性結合器基板の比誘電率は、前記マザーボードの比誘電率よりも大きいことを特徴とするバスシステム。
【請求項１０】
請求項８記載のバスシステムであって、
前記方向性結合器基板は、前記マザーボードに対して垂直の方向に設置されることを特徴とするバスシステム。
【請求項１１】
請求項８記載のバスシステムにおける前記方向性結合器基板であって、
前記方向性結合器基板内で前記主結合線路が折り返され、前記副結合線路は、該折り返された主結合線路に対して電磁気的に結合するように隣接配線されることを特徴とする方向性結合器基板。
【請求項１２】
請求項８記載のバスシステムにおける前記方向性結合器基板であって、
前記主結合線路と前記副結合線路とで構成される該方向性結合器の結合長が、該主結合線路の前記メモリコントローラに近い信号入手力端子側では短く、遠い側では長くなるように構成されることを特徴とする方向性結合器基板。
【請求項１３】
データ転送を行うバスシステムであって、
メモリコントローラと、メモリが搭載されるメモリモジュールとが接続されるマザーボードと、
主結合線路と、当該主結合線路に電磁気的に結合される副結合線路とを備え、前記メモリコントローラと前記メモリモジュールと電気的に接続する方向性結合器とを有し、
前記方向性結合器は、
前記主結合線路の両端の端子を介して前記マザーボード上の該メモリコントローラに電気的に接続され、
前記副結合線路の一方の端子を介して前記マザーボード上の前記メモリモジュールに電気的に接続されることを特徴とするバスシステム。
【請求項１４】
請求項１３記載のバスシステムであって、
前記マザーボードには、結合長が同じ長さの方向性結合器が複数個接続されることを特徴とするバスシステム。
【請求項１５】
請求項１３に記載のバスシステムに用いられる方向性結合器基板であって、
前記副結合線路の一方の端は終端されていることを特徴とする方向性結合器基板。
【請求項１６】
データ転送を行うバスシステムであって、
メモリコントローラが搭載されるマザーボードと、
メモリが搭載されるメモリモジュールが接続され、主結合線路と、当該主結合線路に電磁気的に結合される副結合線路とを備え、前記メモリコントローラと前記メモリモジュールと電気的に接続する方向性結合器とを有し、
前記方向性結合器は、
前記主結合線路の両端の端子を介して前記マザーボード上の該メモリコントローラに電気的に接続され、
前記副結合線路の一方の端子を介して前記メモリモジュールに電気的に接続されることを特徴とするバスシステム。
【請求項１７】
請求項１６記載のバスシステムに用いられる方向性結合器基板であって、
前記方向性結合器基板は高い誘電体材質で構成され、内部に方向性結合器を有し、前記方向性結合器を構成する前記主結合線路と前記副結合線路の２つの配線の内、前記副結合線路の一方の端は前記メモリモジュールに接続され、他方の端は終端され、前記主結合線路の両方の端は前記方向性結合器基板の一方の面に設けられたことを特徴とする方向性結合器基板。
【請求項１８】
データ転送を行うバスシステムであって、
マザーボード上に、メモリコントローラと、方向性結合器基板を搭載し、
前記方向性結合器基板にはメモリが搭載された複数のメモリモジュールと、データ転送するための複数の方向性結合器を有し、
前記マザーボードと前記方向性結合器基板は２つのコネクタで接続され、
前記メモリコントローラからの主結合配線は前記２つのコネクタのいずれか一方のコネクタを介して前記方向性結合器基板へと配線され終端され、
前記主結合線路は前記メモリモジュールに接続された副結合線路と方向性結合器を構成し、
前記方向性結合器基板内で前記２つのコネクタの内いずれかを介して布線された複数の前記主結合線路は交互に布線されたことを特徴とするバスシステム。
【請求項１９】
請求項１８のバスシステムに用いられる方向性結合器基板であって、
前記方向性結合器基板は高い誘電体材質で構成され、内部に方向性結合器を有し、前記方向性結合器を構成する主結合線路と副結合線路の２つの配線の内、副結合線路の一方の端は前記メモリモジュールに接続され、他方の端は終端され、主結合線路の一方の端は終端され、他方の端は前記方向性結合器基板に設けられた２つのコネクタのうちいずれかに接続されたことを特徴とする方向性結合器基板。
【請求項２０】
請求項８記載のバスシステムであって、
前記メモリコントローラから前記方向性結合器基板の接続端子までの前記マザーボード上の主結合線路は最短になるように布線され、
前記方向性結合器基板上の主結合線路は、前記メモリコントローラから前記メモリモジュールまでの伝搬遅延時間が同じになるように、前記マザーボードとの接続端子から前記メモリモジュールまでの配線長をビット毎に調整したことを特徴とするバスシステム。
【請求項２１】
請求項２０記載の方向性結合器基板であって、
前記方向性結合器基板上の主結合線路は、前記マザーボードとの接続端子部から第１の前記メモリモジュールまでの前記主結合線路長がビット毎に異なり、前記線路長は前記方向性結合器基板の中心部ほど長く、端部ほど短くなるように配線したことを特徴とする方向性結合器基板。
【請求項２２】
請求項８記載のバスシステムであって、
前記メモリコントローラから前記方向性結合器基板の接続端子までの前記マザーボード上の主結合線路は等長になるように布線され、
前記方向性結合器基板上の主結合線路は、前記メモリコントローラから前記メモリモジュールまでの伝搬遅延時間が同じになるように、前記マザーボードとの接続端子から前記メモリモジュールまでの配線長をビット毎に調整したことを特徴とするバスシステム。
【請求項２３】
請求項２２記載のバスシステムであって、
前記マザーボードと前記方向性結合器基板との信号用接続端子を、円弧状であって、かつ信号順に配置したことを特徴とするバスシステム。
【請求項２４】
請求項２２及び２３のいずれか記載のバスシステムに用いられる方向性結合器基板であって、
前記方向性結合器基板は高い誘電体材質で構成され、内部に方向性結合器を有し、前記方向性結合器を構成する主結合線路と副結合線路の２つの配線の内、副結合線路の一方の端は前記メモリモジュールに接続され、他方の端は終端され、主結合線路の一方の端は終端され、他方の端は前記マザーボードとの接続端子に接続され、
前記接続端子が円弧状に配置されることを特徴とする方向性結合器基板。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
パソコンなどの情報処理機器において、内部の機能回路同士を接続するためのバス接続技術、及び、その構成要素に関する。
【０００２】
【従来の技術】
プリント基板に方向性結合器を用いてデータ転送する技術として特許文献１がある。本方式では方向性結合器をマザーボードの信号層に形成していた。このため、マザーボードの信号層は方向性結合器とその折り返しにより信号配線層数を多く取らなければならなかった。
【０００３】
また、特許文献２の様に方向性結合器をメモリコントローラから見て遠端で折り返すことで、ＤＩＭＭの間隔を狭める方式も提案されている。
【０００４】
また、方向性結合器をマザーボード内に構成する場合、方向性結合器の結合度を２０％など一定値以上に保つためにその特性インピーダンスは７５Ωとなり、一般的な配線の特性インピーダンス５０Ωに比べて大きな値となっていた。すなわち、方向性結合器の部位と、その他の信号の部位で特性インピーダンス（Ｚｏ）が異なっており、設計上の配線の難しさ、層厚の選択の難しさ、製造上のプロセスのバラツキが課題となっていた。
【０００５】
図１６に従来技術のマザーボードの例を示す。１はＰＣなどの情報処理機器に用いられるマザーボードで、プロセッサ１０−０、メモリコントローラ（あるいはブリッジ）１０−１、ＰＣＩコントローラ１０−９を有する。メモリコントローラ１０−１にはメモリモジュール２−２〜２−４が接続され、これらがメモリバス７１を構成している。
【０００６】
メモリバス７１が方向性結合器を用いてデータ転送する場合、方向性結合器はマザーボード１に構成されていた。方向性結合器は結合度をかせぐため例えばその特性インピーダンスが７５Ωと他の配線の典型的な特性インピーダンス５０Ωに対して高かった。
【０００７】
また、メモリバス７１は、マザーボード１に方向性結合器を構成するため、ストリップライン型の配線で６層以上の多層基板を用いていた。更に、メモリバス７１部では配線密度が他のバスに比べて高い。なぜなら、方向性結合器の結合度を高めるために隣接配線間隔を狭くし、また、方向性結合器を構成するために２本の信号線が１ビットに必要であるためである。
【０００８】
すなわち、マザーボード１に方向性結合器を構成する場合、メモリバス７１部のみ特殊な技術（多い配線層、高い配線密度、狭い配線間隔、７５Ωと高いインピーダンス）を用いていたわけである。これに対して、マザーボード１の残りの部分は、クロストークノイズを低減するために配線間隔を広くし、高くない配線密度で、５０Ωの特性インピーダンスで構成している。本明細書では、この「残りの部分」に用いられている基板製造技術を「通常技術」と呼ぶことにする。
【０００９】
このように、マザーボード１の面積に対してメモリバス７１の占める割合は多くても１／４程度であり、そのためマザーボード１を製造する場合、面積の小さなメモリバス部７１に高い技術を用い、その他の広い面積を通常技術で製造することになっていた。
【００１０】
【特許文献１】
特開平０７−１４１０７９号公報
【特許文献２】
特開２００１−０２７９８７号公報
【特許文献３】
特開２００２−３１２０８７号公報
【００１１】
【発明が解決しようとする課題】
従来例のマザーボードは上記のような構成をしていたため、マザーボード１の製造には６層以上の多層基板で、インピーダンスが５０Ωと７５Ω、高密度の配線とそれほど高くない密度の配線が混在し、高いコストがかかっていた。また、設計時においても５０Ωと７５Ωを同一信号層内に構成する場合配線幅もそれぞれに異なり、この設計と製造時の配線をエッチングするときのプロセス管理に負荷が掛かっていた。これは歩留まりの低下を意味し、コスト高をまねいていた。
【００１２】
本発明が解決する第１の課題は、マザーボードに構成された方向性結合器を別部品とすることで、マザーボード全体を通常技術で均一に製造でき、信号線層の数を減らすことでマザーボードの値段を下げることにある。
【００１３】
本発明が解決する第２の課題は、マザーボードに構成された方向性結合器を結合器基板として別部品とし、結合器基板を高誘電体で構成することで方向性結合器の結合長を短くし、メモリモジュールの間隔を縮めてメモリバスを高密度実装することにある。
【００１４】
本発明は、上記課題のうち少なくともひとつを解決するものである。
【００１５】
【課題を解決するための手段】
第１の課題を解決するための手段として、方向性結合器をマザーボード内に構成するのではなく、データ転送に必要な方向性結合器を有する結合器基板（以下、結合器基板）を用い、これをマザーボードに接続する。このため、結合器基板には高誘電体を用いた多層で高密度の配線を用いるが面積が小さいので値段を上げることを最小にでき、かつマザーボードでは表面層のみを用いて配線できるので４層基板以上の層数は必要でなく、通常技術を用いて均一に、安価に作成できる。
【００１６】
第２の課題を解決するための手段として、マザーボードに構成された方向性結合器を結合器基板として別部品とし、結合器基板を高誘電体で構成することで方向性結合器の結合長を短くし、あるいは、主結合線路を折り返して、メモリモジュールの間隔を縮めることでメモリバスを高密度実装することができる。
【００１７】
【発明の実施の形態】
（第１の実施例）
第１の実施例として図１を用いて説明する。
【００１８】
本実施例では、方向性結合器をマザーボードではなく、専用の結合器基板に組み込んでこれをマザーボードに接続することを特徴とする。
【００１９】
メモリコントローラ１０−１がマザーボード１に接続されている。また、ＤＲＡＭ１０−２〜１０−５をそれぞれ搭載したメモリモジュール２−２〜２−５がコネクタ２０−２〜２０−５を介してマザーボード１に接続されている。
【００２０】
メモリコントローラ１０−１と各ＤＲＡＭ１０−２〜１０−５間でデータ転送を行うための配線１−１ａがメモリコントローラ１０−１からマザーボード１上に配線されている。更に、方向性結合器を複数搭載した結合器基板１００がマザーボード１に接続される。
【００２１】
結合器基板１００にはメモリコントローラに接続される配線１−１ｂと、これを主結合線路とし、これと方向性結合器を構成する副結合配線１−２〜１−５が構成されており、各配線は一方を終端抵抗で整合終端され、この端での反射ノイズはない。また、他方をマザーボード接続用の端子に接続されている。図１では、分かり易さのためにマザーボード１と結合器基板１００は離して記載してあるが、実際の機器では点線で接続された白丸同士が電気的に接続される。この白丸は半田ボールでも良いしコネクタなどの構造のピンであっても良い。
【００２２】
図２に図１の等価回路を示す。メモリコントローラ１０−１は配線１−１ａ、１−１ｂを主結合線路とし１−２〜１−５を副結合線路とする方向性結合器によりデータ転送を行う。点線で囲った部分が結合器基板１００に対応する。この結合器基板１００内には主結合線路１−１ｂと副結合線路１−２〜１−５とそれぞれの終端抵抗を含む。
【００２３】
結合器基板１００は、マザーボード１に比べて高誘電体絶縁物質で構成されている。電磁気の教える所によると電磁波の伝搬速度（Ｖｐ）はその媒質の誘電定数（ε）と透磁率（μ）で決まり、
2004355063.tif 000003
と表される。ここでｃは真空中の光の伝搬速度であり、εｒは配線を取り囲んでいる絶縁体の比誘電率である。また、一般的なプリント基板では透磁率μは真空中のそれに等しい。このため、高誘電体媒質中では電磁波の伝搬速度は、その平方根の逆数に比例して遅くなることになる。そのため、マザーボード１に比べて結合器基板１００中では信号は遅く進み、少ない方向性結合器の結合長でマザーボード１と同じ信号を生成することができることになる。この意味で高誘電体中の電磁波の遅延は「波長短縮効果」とも呼ばれる。
【００２４】
結合器基板１００の絶縁物質にはマザーボードのそれに比べて高誘電体材料が用いられており波長短縮の効果がある。図には示していないが、結合器基板１００は多層基板であり、すべての信号線は特性インピーダンス（Ｚｏ）が一定になるようなストリップ型あるいはマイクロストリップ型線路構造を取る。
【００２５】
更に、主結合線路１−１ｂの一方の端はマザーボード１の配線１−１ａに接続され、他方の端は結合器基板１００上で終端抵抗により整合終端される。また、副結合線路１−２〜１−５の配線長はメモリコントローラ１０−１から近い方からＬ２≦Ｌ３≦Ｌ４≦Ｌ５と長くなっている。これは、主結合線路１−１ａ、１−１ｂを伝搬する際に波形なまりが生じて方向性結合器の生成信号電圧が伝搬に従って小さくなっていくためにこれを補正する目的で結合長を段々に長くしている。この配線長を段々に長くする構成は、メモリコントローラ１０−１からデータを出力するライトモード動作でも、あるいはメモリ１０−２〜１−５からのリードモード動作でも同じように波形生成量が一定になるという効果がある。
【００２６】
マザーボード１は４層基板で構成されている。その層構成は、裏面を含む２つの表面層が信号層で内層がグランド・電源層である。これはパソコンなどで用いられている低価格な多層基板の構成と同じである。このためマザーボードでは表面層のみを用いて配線できるので４層基板以上の層数は必要でなく、通常技術を用いて均一に、安価に作成できる。
【００２７】
他方、結合器基板１００は方向性結合器を含む高密度、高多層基板である。これは主結合線路１−１ｂ、副結合線路１−２〜１−５で特性インピーダンス（Ｚｏ）が一定であるため反射が無く、主結合線路１−１ｂと副結合線路１−２〜１−５からなる方向性結合器にて信号伝送に必要にして充分な信号量を生成し、かつ、信号ビット間でクロストークノイズが少ないように構成されているためである。この意味で、特許文献１の様にマザーボードで構成された方向性結合器部位と同じ目的・構成であるが誘電率に関する「波形短縮の効果」により配線長は短くなっている。また、高誘電体でできているため特性インピーダンス（Ｚｏ）は低くなるが、これも例えば５０Ωなどマザーボード１の特性インピーダンスに合わせることができる。また、結合器基板１００も、その特性インピーダンスを５０Ωと配線密度は狭く特殊であるが均一な技術を用いることができるので、設計時のあるいは製造時のプロセス管理は混在する場合に比べて容易になり歩留まりが向上する。このため、結合器基板１００の製造においてもコストを低減できる。
【００２８】
結合器基板１００は、高誘電体材料で出来ているが、配線の特性インピーダンスはマザーボード１のそれと同じである。配線の特性インピーダンス（Ｚｏ）は次式で与えられる。
【００２９】
Ｚｏ＝√（Ｌ／Ｃ）                        （２）
ここでＬは配線の持つ単位長さ当たりのインダクタンスであり、Ｃは単位長さ当たりの容量である。
【００３０】
高誘電体を用いる場合、同じ断面の構造では容量Ｃが比誘電率に比例して大きくなるが、信号の伝搬速度とは異なり、特性インピーダンスの場合は配線の断面構造をインダクタンスＬが容量Ｃの増加分と同じ割合で増加するように構成することで比誘電率に関係なく特性インピーダンスを制御することができる。
【００３１】
この様に結合器基板１００の配線の特性インピーダンスＺｏをマザーボード１のそれと同じにすることで特性インピーダンスのミスマッチが無くノイズを低く抑えてデータ転送を可能とした。
【００３２】
マザーボード１に比べて伝搬信号の波長が短縮する。このため、マザーボード１で方向性結合器を構成した場合に比べて、短い方向性結合器の結合長で同じ信号量を生成できる。このため、結合器基板１００に高誘電体を用いることでモジュール間隔Ｌ１を短くすることができ、高密度化が可能となる。
【００３３】
また、結合器基板１００内の方向性結合器は図３の様に構成してもモジュール間隔Ｌ１を狭めることができる。
【００３４】
図３の左端の白丸の端子から引き出された主結合線路１−１ｂは結合器基板１００内で折り返されるが、折り返される前の配線で副結合線路１−２、１−３と方向性結合器を構成し、後ろの配線と副結合線路１−４、１−５とで方向性結合器を構成する。順番であるがそれぞれの副結合線路の端子は、図１のメモリモジュール２−２〜２−５と同じ順に接続される。このため、メモリコントローラ１０−１から見て各メモリには１０−２、１０−４、１０−５、１０−３の順で信号が伝搬することになる。また、副結合線路１−２〜１−５の配線長は図１と同じくメモリコントローラ１０−１から近い方からＬ２≦Ｌ３≦Ｌ４≦Ｌ５と長くなっている。
【００３５】
この場合でも、結合器基板１００が高誘電体で構成されているのでマザーボード１に構成する場合に比べて更に短い結合器の長さで構成することができ、高密度化が可能である。
【００３６】
これらの構成を用いることで以下の効果が生まれる。
【００３７】
第１の効果として、マザーボード１上のメモリ部が専有する面積を狭くすることができる。なぜならば、メモリモジュール１０−２〜１０−５の間隔は方向性結合器の結合長で決まるが、（１）結合器基板１００に高誘電体を用いていること、（２）主結合線路１−１ｂに折り返し配線を用いていることによる。
【００３８】
第２の効果として、一方の結合器基板１００には、面積は小さいが多層で高密度な高い技術を用いた方向性結合器を設け、他方のマザーボード１には面積は大きいが低層数で配線間隔が広いなど低価格な技術を用いることで、データ伝送に必要な信号を生成と伝達ができ、かつ、システム全体として高性能でありながら安価にできるという効果がある。
（第２の実施例）
第２の実施例を図４を用いて説明する。この実施例においてもマザーボード１は４層と少ない層構成で構成できる。第１の実施例と同じ構成、記号の物は説明を略する。
【００３９】
本実施例は第１の実施例に比べてマザーボードにメモリモジュールを搭載するのではなく、結合器基板１０１にメモリモジュール２−２〜２−５及びこれらを接続するためのコネクタを含んだ構成である。
結合器基板１０１には、メモリモジュール２−２〜２−５を搭載するためのコネクタ２０−２〜２０−５と、信号伝達用の方向性結合器を含んでいる。また、結合器基板１０１はマザーボード１と電気的及び機械的に接続するためのコネクタ２０−１を含んでいる。
【００４０】
第１の実施例のように、結合器基板１０１は多層で高密度の配線構造を持つ。メモリコントローラ１０−１からの配線１−１ａ、はコネクタ２０−１を介して結合器基板１０１内の配線１−１ｂに接続される。配線１−１ｂは主結合線路となり、副結合線路１−２〜１−５と結合して方向性結合器を構成している。それぞれの配線は結合器基板１０１上で整合終端されている。
【００４１】
この実施例の等価回路を図５に示す。
【００４２】
点線で示した部位が結合器基板１０１に対応する。メモリコントローラ１０−１とメモリ１０−２〜１０−５間でデータ転送を行っており、マザーボード１とコネクタ２０−１で結合器基板１０１が接続される。コネクタ２０−２〜２０−５は結合器基板１０１とメモリ１０−２〜１０−５をそれぞれ接続している。マザーボード１上の主結合線路１−１ａと結合器基板１０１上の主結合線路１−１ａの特性インピーダンスは同じでありこの部分での反射はない。
【００４３】
第２の実施例の第１の実施例に対するの構成上の最大の差異は、マザーボード１にはメモリコントローラ１０−１と配線１−１ａのみで、他の信号伝送に掛かる要素である方向性結合器用副結合配線１−２〜１−５、コネクタ２０−２〜２０−５は結合器基板１０１に持たせたことにある。
【００４４】
このため、マザーボード１を更に低価格に提供できる。なぜならば、結合器基板１０１はメモリコントローラ１０−１と主結合線路１−１ａ、１−１ｂにかかる配線以外はすべてのメモリシステムを含んでいることになる。このためマザーボード１の結合器基板１０１に対峙する部位には他の信号配線、他の回路を搭載したり、あるいは基板そのものを切り取って小さくすることができる。このため、第１の実施例と同様に４層基板や緩い配線ルールなど低価格の技術を用いてマザーボード１を構成できるためである。
【００４５】
更に、結合器基板１０１にメモリモジュール２−２〜２−５を搭載することでマザーボード１の設計の自由度が大幅に増え、さまざまな筐体に本メモリシステムを適応することができるという効果が生まれる。
【００４６】
この応用例として、図６のように結合器基板１０１を構成しても良い。この例では、メモリサブシステムである結合器基板１０１はマザーボード１に対して１枚の結合器基板１０１が図面上垂直方向に構成した例である。この様に構成されているので装置設計の自由度が増す。結合器基板１０１を縦方向あるいは横方向に構成することで放熱特性を決める風の流れの制御、筺体内の部品間の干渉を無くす配置が可能となる。
【００４７】
なお、方向性結合器は、第１の実施例のようにメモリコントローラ１０−１からみて近い側ほど結合長が短く、配線長に依存する信号伝搬の減衰を補償する。これにより信号量を等しくしている。
【００４８】
また、図７のように主結合線路を折り曲げてメモリモジュールの搭載間隔を狭めても良い。主結合線路１−１ｂを図３のようにコネクタ２０−１から見て約半分の位置で折り返し、これに対して副結合線路１−２〜１−５を近接配線することで方向性結合器を構成させる。もちろん、方向性結合器の結合長はコネクタ２０−１に近いほど短く、遠くなるほど長い。これにより、信号の等化をはかっている。
【００４９】
このように構成する場合の効果は第１の実施例で説明した図３の効果と同じであり、更にマザーボード１と結合器基板１０１との接続がコネクタ２０−１のみなので設計度の自由度の向上がはかれる。
（第３の実施例）
第３の実施例として図８と図９を用いて説明する。
【００５０】
図９は図８の等価回路である。図９の点線で示された部位が図８の結合器基板２２〜２５に対応する。この実施例においてもマザーボード１は４層と少ない層構成で構成できる。
【００５１】
本実施例の特徴は、方向性結合器をメモリモジュール毎に別々に構成することにある。図中２２〜２５は高誘電体で構成され、多層基板で高密度配線技術を用いられた結合器基板である。結合器基板２２〜２５内にはそれぞれメモリモジュール２−２〜２−５にデータ転送される方向性結合器を有している。メモリコントローラ１０−１から引き出された主結合線路１−１ａは、白丸で表された接続端子を介して結合器基板２２内の主結合線路１０１−２に接続され、副結合線路１−２と方向性結合器を構成した後、再びマザーボード１上の主結合線路に接続される。これ以降同様に主結合線路は結合器基板２３〜２５と、マザーボード１上の配線とを行って戻る配線がなされている。そして、主結合線路は遠端にて整合終端されている。
【００５２】
また、結合器基板２２〜２５はメモリコントローラ１０−１に近い位置に実装される方が結合長が短い。これは実施例１、２と同様に主結合線路上を信号が伝搬する過程での波形なまりを補償（等化）する目的のものである。
【００５３】
もちろん、同じ長さの方向性結合器を持つ結合器基板であってもよい。この場合は、１種類の結合器基板で方向性結合器を構成することができる。また、結合器基板をＤＩＭＭ２−２〜２−５に１対１に対応して構成することができ、結合器基板のサイズを実施例１、２のそれに比べて小さくでき、マザーボード１に搭載される他の部品並の大きさとできるので、結合器基板２２〜２５を表面実装部品として容易に半田付けすることができる。
【００５４】
この様な、高誘電体の結合器基板２２〜２５により、マザーボード１内に方向性結合器を構成した場合に比べて、方向性結合器の結合長を短くでき、安価な技術を用いたマザーボード１であってもメモリモジュール１０−２〜１０−５の占める領域を狭めることができるので高密度実装が可能となる。
（第４の実施例）
実施例４として、図１０と図１１を用いて説明する。この実施例においてもマザーボード１は４層と少ない層構成で構成できる。図１０の実装を示す回路は図９の変形例であり、図１１はその等価回路である。
【００５５】
結合器基板２２〜２５にメモリモジュール２−２〜２−５を接続するためのコネクタ２０−２〜２０−５を搭載した例である。図１１では点線で示した部位が結合器基板２２〜２５に対応する。マザーボード１にはコネクタ２０−２〜２０−５を搭載する必要が無く、主結合線路の配線、接続端子と終端抵抗のみ持つ。
【００５６】
このため、マザーボード１の単価を実施例３のマザーボード１に比べても安価にできる。更に、結合器基板２２〜２５は高誘電体で構成され、多層基板、高密度配線技術を用いているのでコネクタ２０−２〜２０−５の接続に関してもマザーボード１に対して高い技術を用いることができる。これはメモリシステムを小さくできることを意味し、システムとして小さい筐体に高性能なメモリシステムを搭載することができるという効果がある。結合器基板２２〜２５は面積はマザーボード１に比べて遙かに小さいので高い技術のプロセスを用いた場合であっても、マザーボード１に適用する場合に比べてシステム全体としても安価にできるという効果は同じである。
（第５の実施例）
第５の実施例として、図１２を用いて説明する。
【００５７】
本実施例は、結合器基板１０２の両側にコネクタ３１、３２を設けてビット間のノイズを低減する効果を狙ったものである。この効果は、特許文献３に同じである。すなわち、主結合線路の配線方向が１ビット毎に反対方向であるので方向性結合器で生成される隣接ビットの主結合線路からのノイズを巧くキャンセルすることができる。
【００５８】
本実施例の具体的な構成は以下の通りである。
【００５９】
マザーボード１には、メモリコントローラ１０−１が裏面に実装されている。結合器基板１０２はコネクタ２０−２〜２０−５を介してメモリモジュール１０−２〜１０−５に実装されているメモリとデータ転送するための方向性結合器を内蔵する。そして、結合器基板１０２は両側にコネクタ３１、３２を有し、このコネクタ３１、３２にはメモリコントローラ１からの信号配線が接続されている。メモリコントローラ１からの主結合線路１−１ａ、１−１ｂはマザーボード１上を左右に配線されコネクタ３１、３２に接続される。
【００６０】
別の信号である主結合線路１−１ａ、１−１ｃはコネクタ３１、３２をそれぞれ通過して結合器基板１００内の配線１−１ｂと１−１ｄに接続される。主結合線路１−１ｃ、１−ｄは副結合線路と方向性結合器を構成した後、整合終端される。ここで、図面に対して右側のメモリモジュール２−２〜２−５からの配線は、時計回りの主結合線路１−１ｃと結合し、左側のメモリモジュール２−２〜２−５からの配線は、反時計回りの主結合線路１−１ｄと結合して方向性結合器を構成する。このように構成することで信号伝搬方向が反対である主結合線路１−１ｃ、１−１ｄが１ビット毎に交互に並ぶのでビット間のクロストークノイズを最小にできる。この原理は、特許文献３に記載のとおりである。すなわち、ストリップライン構造の場合クロストークノイズは後方にしか生成されないので交互に信号の伝搬方向が異なる配置ではクロストークは終端抵抗側に伝搬し信号に対してノイズと成らない。
【００６１】
この様な構成を取るので、先の従来例と同様に通常技術を用いて均一で層数が少ないマザーボード１を安価に製造できる。更に、結合器基板１００は高誘電体で構成され、多層基板、高密度配線技術を用いているのでメモリシステムを小さくできる。これによりシステムとして小さい筐体に高性能なメモリシステムを搭載することができるという効果がある。結合器基板２２〜２５は面積はマザーボード１に比べて遙かに小さいので高い技術のプロセスを用いた場合であっても、マザーボード１に適用する場合に比べてシステム全体としても安価にできるという効果は同じである。
【００６２】
更に、結合器基板１０２の直下には部品がないのでコネクタ３１、３２以下の高さで有れば他の信号用の部品を搭載するなどメモリシステム以外の用途にマザーボード１を使える。もちろん、メモリコントローラ１０−１をマザーボード１と結合器基板１０２の間に入れることも可能である。このため第１の実施例に比べても実装効率が優れている。
（第６の実施例）
第６の実施例として、図１３、１４を用いて説明する。
【００６３】
図１３は図１の結合器基板１００と同じ構成で、図面はその上面図である。図１と異なるのは結合器基板１００内の主結合線路１−１ｂの配線方法であり、メモリコントローラ１０−１から各メモリモジュールまでのタイミングを同じにしながらマザーボード１上の配線を単純な直線状としマザーボード１の配線領域を少なくしている。図ではメモリモジュール用のコネクタ２０−２〜２０−４は３つしか書かれていないがそれ以上でもそれ以下であってもよい。
【００６４】
マザーボード１に実装されたメモリコントローラ１０−１に対して、主結合線路１−１ａが斜め配線で最短に引き出され白丸で書かれた接続端子を介して点線で示された結合器基板１００内の主結合線路１−１ｂに接続される。メモリコントローラ１０−１からのメモリ用信号は結合器基板１００に搭載されるメモリモジュールの幅よりも大幅に狭いためマザーボード１上の主結合線路１−１ａの配線は中央部と端部で配線長が異なる。例として、メモリコントローラ１０−１の一辺のサイズは３０〜４０ｍｍ程度であり、メモリモジュールの幅は１５０〜２００ｍｍ程度ある。
【００６５】
一般的にメモリコントローラ１から引き出される配線は、これはメモリアクセスのタイミングが各メモリに対して同じになるようにメモリモジュール端子まで等長にひかれている。この等長配線がメモリアクセスのタイミングのスキューを最低に抑えているわけである。このため、マザーボード１上の主結合線路１−１ａはミアンダラインの様な波を打った形状は必要なくなり、マザーボード１上の配線のための領域を狭めることができる。すなわち、層数を４層と少なくできる以上にタイミングもメモリコントローラ１０−１から各メモリモジュール用コネクタ０−２〜２０−４までの伝搬時間を同じにしている。
【００６６】
これに対して本実施例では、マザーボード１上の主結合線路１−１ａはメモリコントローラ１０−１から最短で結合器基板１００の接続端子まで配線されている。このため、本実施例では結合器基板１００内の主結合線路１−１ｂは端部での信号はミアンダラインなしにストレートに配線されるが、中央部ではメモリコントローラ１からメモリモジュールまでの信号伝搬遅延時間が同じになるようにミアンダラインとなっている。
【００６７】
結合器基板１００では高誘電体材料を用いており、多層基板も用いていることもありミアンダラインもマザーボード１上に構成する場合と比べて短くその分少ない面積で配線することができる。このために低価格に高密度でメモリシステムを構成することができる。
（第７の実施例）
第７の実施例として、図１４、図１５を用いて説明する。
【００６８】
本実施例はマザーボード１上のメモリコントローラ１０−１から結合器基板１００の接続端子５０までの配線も等長になっている。これは次のような状態を想定した場合に備えたものである。
【００６９】
結合器基板１００を製造するメーカとマザーボード１を製造するメーカが異なる場合、互いの合意に基づく受け入れ検査が必要である。その場合、受け入れ検査のタイミングに関する規定では、テスティングの効率から信号のタイミングを端子部で規定するのが自然である。すなわち、結合器基板１００の検査は接続端子において同一位相を持つパルスに対するアクセス時間で規定されることが検査の効率化に不可欠である。
【００７０】
このため、本実施例では、マザーボード１上の主結合線路１−１ａは結合器基板１００との接続部である接続端子５０まで等長である。ここで、接続端子５０はマザーボード１においても結合器基板１００においても同じ位置に配置される。
【００７１】
点線で示されている結合器基板１００の接続端子５０は、結合器基板１００上で実線で囲まれたブロック６０毎に円弧状に配列されている。ここで、ブロック６０とは１バイト（８ビット）の連続する信号やその他の数の信号の単位で、このブロック毎に信号端子５０が円弧状に並んでいる。図１５では８ビット分の信号が配置されている。ハッチングの掛かった部位５１は、接続端子５０が入る最小の長方形領域に同じで、後で述べるように機械的強度も持たせるための接続端子部である。
【００７２】
図１５は１ブロックの信号接続端子５０の配置例を示している。白丸は信号用の端子でＤＱ０〜ＤＱ７と示した。黒丸は給電系の端子で、これらが交互に並んでいる。そして、その並びは例えば１ｍｍの正方格子状配列である。信号ＤＱ０〜ＤＱ７の端子の並びは信号の番号が増えるに従って順に一方向に位置を変えていく。図１５では右と下の方向に並んでいる。一般的なメモリコントローラでは信号の番号順にピンが配置しているので、マザーボード１上でメモリコントローラ１０−１の信号順と結合器基板１００の信号順が一致していると言うことは重要である。一致していない場合、全信号が捻れてしまい等長配線は４層基板で実現するのは難しいからである。
【００７３】
図１４のように、結合器基板１００上の信号端子５０は円弧状に配列しているのでマザーボード１上の主結合線路１−１ａは等長配線が可能となる。結合器基板１００上でも同様に信号端子５０からメモリモジュールに対して等長に配線されている。このため、メモリコントローラ１０−１から各メモリまでの信号伝搬遅延時間がいずれの信号に対しても同じにでき、また、結合器基板１００上の配線も接続端子５０から各モジュール２０−１〜２０−３の端子までの信号伝搬遅延時間を同じにできるので、テスト時に信号端子５０でどの信号に対しても時間を規定できる。このため、テスティングを容易に行うことができると言う効果もある。
【００７４】
また、実装の観点からは円弧状に配列した信号端子５０以外に、半田付け（リフロー）時の接続性、機械強度の観点で基板応力が一定にするための端子５１が設けられている。図１４では斜線でハッチングした部分である。ピンピッチはＤＱ０〜７と同じである。この端子に給電系に割り当てても良いし、何も接続しなくても良い。もちろん電源に接続した方が電源の安定性は向上するであろう。
【００７５】
この様にブロック毎に分けられたデータ信号の接続端子５０を円弧状に配列し、中央部はミアンダ配線にすることで結合器基板１００においても等長となるように構成することで、信号端子５０の位置で信号時間を同位相で規定できる。このため、テスティング時に結合器基板１００のタイミングの検査が容易にできる。また、端子５１により製造時の安定接続並びに機械的強度を確保することができる。
【００７６】
以上より、本実施例を用いることで、結合器基板をマザーボードとは独立に構成することができるので、面積が広く、配線ピッチや配線幅、層数を安価に抑えた技術をマザーボード全体に均一に用いることで安く製造でき、このため歩留まりも向上し安価に供給できる。また、結合器基板に高誘電体を用いたので信号の波長短縮効果によりマザーボード上のメモリモジュール間隔を狭めることができた。このため、高密度実装が可能となった。
【００７７】
【発明の効果】
本発明によれば、メモリシステムの実装面積を狭くでき、システムを安価に提供することができる。
【図面の簡単な説明】
【図１】第１の実施例を説明する方向性結合器式バスシステム
【図２】第１の実施例の等価回路
【図３】第１の実施例の結合器基板
【図４】第２の実施例を説明する方向性結合器式バスシステム
【図５】第２の実施例の等価回路
【図６】第２の実施例の変形例
【図７】第２の実施例の結合器基板
【図８】第３の実施例の方向性結合器式バスシステム
【図９】第３の実施例の等価回路
【図１０】第４の実施例の方向性結合器式バスシステム
【図１１】第４の実施例の等価回路
【図１２】第５の実施例の方向性結合器式バスシステム
【図１３】第６の実施例の変形例
【図１４】第７の実施例の結合器基板
【図１５】第７の実施例のブロック
【図１６】従来の技術
【符号の説明】
１                      マザーボード
１−１ａ、１−１ｂ      主結合線路（主結合線路）
１−２〜１−５          副結合線路（サブライン）
２−２〜２−５          メモリモジュール
１０−０                プロセッサ
１０−１                メモリコントローラ
１０−２〜１０−５      メモリ
１０−９                ＰＣＩコントローラ
２０−２〜２０−５      コネクタ
２２〜２５              １種類の方向性結合器を有する結合器基板
３１、３２              結合器基板用コネクタ
７１                    マザーボード１上のメモリバス部
１００、１０１、１０２  複数の種類の方向性結合器を有する結合器基板
Ｌ１〜Ｌ４              方向性結合器の結合長
【図１】
2004355063.tif 000004
【図２】
2004355063.tif 000005
【図３】
2004355063.tif 000006
【図４】
2004355063.tif 000007
【図５】
2004355063.tif 000008
【図６】
2004355063.tif 000009
【図７】
2004355063.tif 000010
【図８】
2004355063.tif 000011
【図９】
2004355063.tif 000012
【図１０】
2004355063.tif 000013
【図１１】
2004355063.tif 000014
【図１２】
2004355063.tif 000015
【図１３】
2004355063.tif 000016
【図１４】
2004355063.tif 000017
【図１５】
2004355063.tif 000018
【図１６】
2004355063.tif 000019