(57)【要約】【課題】クロストークエラーを修正すると、修正面積増および消費電力増を起こす。【解決手段】クロストーク修正方法に、バッファ分割候補作成手順Ｓ３またはセル移動候補作成手順Ｓ３ａまたはビクティムネットの論理合成手順Ｓ３ｂを設けることにより、バッファの分割、セルの移動または論理の分解によるエレメント数の増加、論理の反転およびファンアウト数の変更を通じてクロストークを修正する。【選択図】  図１
2004172373.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路レイアウト設計において、
クロストークについての許容並行配線長データとレイアウトデータを入力し、これら両データに基づいて並行配線長違反情報を抽出する第１の並行配線長チェック手順と、
セル面積情報を入力し、前記並行配線長違反情報に記載された違反配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
前記違反配線部分の駆動バッファまたは次段駆動バッファから分割する複数のインバータをクロストーク修正候補として抽出するバッファ分割候補作成手順と、
前記クロストーク修正候補のインバータを前記空きスペース情報に記載された空きスペースに配置し配線する配置配線手順と、
新たに配置したインバータについて並行配線長違反をチェックする第２の並行配線長チェック手順とを含むことを特徴とするクロストーク修正方法。
【請求項２】
半導体集積回路レイアウト設計において、
クロストークについての許容並行配線長データとレイアウトデータを入力し、これら両データに基づいて並行配線長違反情報を抽出する第１の並行配線長チェック手順と、
セル面積情報を入力し、前記並行配線長違反情報に記載された違反配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
前記違反配線部分の駆動セルまたは次段駆動セルのうち移動するセルをクロストーク修正候補として抽出するセル移動候補作成手順と、
前記クロストーク修正候補のセルを前記空きスペース情報に記載された空きスペースに配置し配線する配置配線手順と、
新たに配置したセルについて並行配線長違反をチェックする第２の並行配線長チェック手順とを含むことを特徴とするクロストーク修正方法。
【請求項３】
半導体集積回路レイアウト設計において、
クロストークについての許容並行配線長データとレイアウトデータを入力し、これら両データに基づいて並行配線長違反情報を抽出する第１の並行配線長チェック手順と、
セル面積情報を入力し、前記並行配線長違反情報に記載された違反配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
論理接続情報を入力し、前記論理接続情報に基づいて並行配線長違反がある配線を含むネット部分について再論理合成を行ってクロストーク違反修正のため配置エレメント数の増加またはファンアウト変更のクロストーク修正候補を抽出するビクティムネット論理合成手順と、
前記クロストーク修正候補に基づき前記空きスペース情報に記載された空きスペースにセルを配置し配線する配置配線手順と、
修正された新たな回路について並行配線長違反をチェックする第２の並行配線長チェック手順とを含むことを特徴とするクロストーク修正方法。
【請求項４】
半導体集積回路レイアウト設計において、
論理接続情報、ＲＣ情報、解析制約情報、遅延ライブラリおよびクロストーク解析用ライブラリを入力し、これら入力した情報等に基づいて、タイミングウィンドウから同時遷移によるクロストーク遅延変動を考慮した遅延計算とタイミング解析を行い、クロストーク発生配線が記載されたクロストーク違反情報およびタイミングウィンドウデータを抽出するクロストーク解析手順と、
セル面積情報を入力し、前記クロストーク違反情報に記載されたクロストーク発生箇所の隣接配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
前記空きスペース情報と前記タイミングウィンドウデータを参照し、前記クロストーク発生配線ネットの影響を与える側または影響を受ける側の論理を分解し同時の同相遷移を逆相遷移へと反転または逆相遷移を同相遷移へと反転させ、遅延変動をタイミング制約に対して余裕のある方に変更するクロストーク修正候補を抽出するアグレッサ・ビクティム両ネットの論理合成手順と、
前記クロストーク修正候補に基づきセルを配置し配線する配置配線手順と、
修正された新たな回路についてクロストーク違反をチェックする第２のクロストーク解析手順とを含むことを特徴とするクロストーク修正方法。
【請求項５】
半導体集積回路レイアウト設計において、
論理接続情報、ＲＣ情報、解析制約情報、遅延ライブラリおよびクロストーク解析用ライブラリを入力し、これら入力した情報等に基づいて、タイミングウィンドウから同時遷移によるクロストーク遅延変動を考慮した遅延計算とタイミング解析を行い、タイミング制約に対する違反情報が記載されたスラックデータおよびタイミングウィンドウデータを抽出するクロストーク解析手順と、
前記スラックデータに記載されたタイミング制約違反パス上のネットから、隣接配線との間に規定値以上のカップリング容量を有する修正対象ネット情報を抽出する修正対象ネット抽出手順と、
セル面積情報を入力し、前記修正対象ネット情報に記載されたカップリング容量を有する配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
前記空きスペース情報と前記タイミングウィンドウデータを参照し、隣接する配線を含むネットの論理を分解するかファンアウト数を変更する論理合成を行い、隣接する配線間の信号遷移を同時に、且つホールド違反の場合は同相に、セットアップ違反の場合は逆相に遷移するようにするクロストーク修正候補を抽出するタイミング制約違反パスの論理合成手順と、
前記クロストーク修正候補に基づきセルを配置し配線する配置配線手順と、
修正された新たな回路についてクロストーク違反をチェックする第２のクロストーク解析手順とを含むことを特徴とするクロストーク修正方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路設計のレイアウト設計において、配線間クロストークを無害化するためのレイアウト修正であるクロストーク修正方法に関するものである。
【０００２】
【従来の技術】
近年、半導体製造技術の微細化に伴い、半導体集積回路において隣接した配線の信号が遷移することにより、それら配線間のカップリング容量を介して影響を与えるクロストークが無視できなくなった。この現象により遅延が変動しタイミング制約違反が発生したり、論理が反転するファンクション・エラーが発生したりする。
【０００３】
従って、半導体集積回路設計のレイアウト設計において、クロストークの発生を検出するとともに、クロストークによるタイミング制約違反や論理反転を起こさないようにレイアウトを修正するクロストーク修正を施す必要がある。
【０００４】
以下、従来のクロストーク修正方法について説明する。
【０００５】
従来のクロストーク修正方法は、クロストーク発生によって影響を受けるネットにリピータバッファを挿入して、その配線を分割し、配線間カップリング容量を低減することにより、発生するクロストークを小さく抑えるようにしている（バッファ挿入。例えば、特許文献１参照）。
【０００６】
また、クロストークの発生によって影響を受ける配線の片側もしくは両側に一定電圧に固定したシールド配線を施すことにより、影響を与える配線とのカップリング容量を低減している（シールディング）。
【０００７】
さらに、クロストークにより影響を受けるネットを駆動するセルの電流駆動能力を上げて隣接配線の信号遷移による影響を受けにくくしたり（セルサイジング）、クロストーク発生箇所を避けて配線を迂回させる手法が用いられているものもある（配線迂回。非特許文献１参照）。
【０００８】
以上のような従来のクロストーク修正方法について、以下に、その動作を説明する。
【０００９】
バッファ挿入によるクロストーク修正の従来例を図１１で説明する。図１１（ａ）は、ビクティムネットの駆動セル２００、被駆動セル２０１および配線２０２と、アグレッサネットの駆動セル２０３、被駆動セル２０４および配線２０５と、空きスペース２０６と、既存セル２０７からなるレイアウトを示す。ここで、ビクティムネットが修正対象とされた場合、ビクティムネットの配線２０２の経路上に空きスペースを検索し、図１１（ｂ）に示すように、クロストークによる影響が問題とならないだけの駆動能力を持つリピータバッファ２０８を挿入する。
【００１０】
シールディングによるクロストーク修正の従来例を図１２で説明する。図１２（ａ）は、ビクティムネットの駆動セル２００、被駆動セル２０１および配線２０２と、アグレッサネットの駆動セル２０３、被駆動セル２０４および配線２０５と、カップリング容量２０９からなるレイアウトを示す。ここで、ビクティムネットが修正対象とされた場合、配線間に配線可能なスペースを検索し、図１２（ｂ）に示すようにシールド配線２１０を施す。シールド後のカップリング容量２１１は元のカップリング容量２０９と比べて極めて小となる。
【００１１】
セルサイジングによるクロストーク修正の従来例を図１３で説明する。図１３（ａ）は、ビクティムネットの駆動セル２００、被駆動セル２０１および配線２０２と、アグレッサネットの駆動セル２０３、被駆動セル２０４および配線２０５と、カップリング容量２０９からなるレイアウトを示す。ここで、ビクティムネットが修正対象とされた場合、配置可能なスペースがあるのであれば、図１３（ｂ）に示すように、ビクティムネットの駆動セル２００のセルサイズを大きくする。ビクティムネットのスルーレートは小となり、アグレッサネットとビクティムネットの信号遷移が同時の場合、遅延変動は小となる。また、ビクティムネットの動作が静止しているときにアグレッサネットが遷移した場合に、ビクティムネットの駆動セル２００のトランジスタ抵抗が小となるため、発生するグリッチ（ひげ状のパルス）は小となる。
【００１２】
配線迂回によるクロストーク修正の従来例を図１４で説明する。図１４（ａ）は、ビクティムネットの駆動セル２００、被駆動セル２０１および配線２０２と、アグレッサネットの駆動セル２０３、被駆動セル２０４および配線２０５と、カップリング容量２０９からなるレイアウトを示す。ここで、ビクティムネットが修正対象とされた場合、配線可能なスペースを検索し、図１４（ｂ）のビクティムネット配線２０２のように配線を迂回する。アグレッサネット配線２０５とのカップリングは無視できるようになる。
【００１３】
【特許文献１】
特許第３１７５６５３号公報（第９−１０頁、図６−図７）
【非特許文献１】
Ｓｙｎｏｐｓｙｓ，  Ｉｎｃ．、「Ａｓｔｒｏ入門ａｓｔｒｏによるタイミング最適化の紹介（ＡｓｔｒｏＰｒｉｍｅｒ  Ｉｎｔｒｏｄｕｃｔｉｏｎ  ｔｏ  Ａｓｔｒｏ  Ｔｉｍｉｎｇ  Ｏｐｔｉｍｉｚｅｄ  Ｌａｙｏｕｔ  Ｒｅｌｅａｓｅ  ２００１．２）」、ユーザーズマニュアル、米国、ＳｙｎｏｐｓｙｓＣｏｒｐｏｒａｔｉｏｎ、２００１年２月、ｐ１３−２０
【００１４】
【発明が解決しようとする課題】
しかしながら、上記従来のクロストーク防止法では、バッファ挿入、セルランクアップおよびシールド配線挿入のためにレイアウト資源を消費し、面積が増大したり、容量の増加および電流駆動能力の大きなセルを使うために消費電力が増加するという問題があった。また、配線迂回は迂回先で別な配線との間に別のカップリング容量を生み出し、新たなクロストークを引き起こし、タイミング設計の収束性を悪化させるという問題があった。
【００１５】
本発明は上記従来の問題点を解決するもので、面積および消費電力の増加を招くことなく、クロストークによるタイミング制約違反およびファンクションエラーを修正できるクロストーク修正方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の課題を解決するために、基本論理セルあるいは機能マクロブロックをセル間配線で接続し構成される半導体集積回路レイアウト設計において、本発明は次のような手段を講じる。
【００１７】
第１の解決手段として、本発明によるクロストーク修正方法は、
クロストークについての許容並行配線長データとレイアウトデータを入力し、これら両データに基づいて並行配線長違反情報を抽出する第１の並行配線長チェック手順と、
セル面積情報を入力し、前記並行配線長違反情報に記載された違反配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
前記違反配線部分の駆動バッファまたは次段駆動バッファから分割する複数のインバータをクロストーク修正候補として抽出するバッファ分割候補作成手順と、
前記クロストーク修正候補のインバータを前記空きスペース情報に記載された空きスペースに配置し配線する配置配線手順と、
新たに配置したインバータについて並行配線長違反をチェックする第２の並行配線長チェック手順とを含むものである。
【００１８】
上記の許容並行配線長データは、配線層と配線間幅とネット駆動セル駆動能力に応じて異なるクロストークによる遅延変動と論理反転に対応したものであり、上記の並行配線長違反情報は、クロストークによって問題が発生する違反配線のリストであり、上記の空きスペース検索手順は、違反配線経路上に新たなエレメントが配置可能かを検索することである（以下同じ）。
【００１９】
そして、上記において、前記バッファ分割候補作成手順は、空きスペース情報に記載された空きスペースにおいて、違反配線部分の駆動バッファまたは次段駆動バッファを複数のインバータに分割して配置することにより並行配線部分を短くすれば、クロストーク違反を修正することが可能なクロストーク修正候補を抽出するものである。
【００２０】
第１の解決手段によれば、許容並行配線長以上の並行配線の駆動バッファまたは次段駆動バッファを複数のインバータの組に分割し、並行配線経路上に配置することにより、許容値以上のクロストーク遅延変動および論理反転の発生を防止することができる。その結果、面積および消費電力の増加を招くことなく、クロストークによるタイミング制約違反およびファンクションエラーを修正することができる。
【００２１】
第２の解決手段として、本発明によるクロストーク修正方法は、
クロストークについての許容並行配線長データとレイアウトデータを入力し、これら両データに基づいて並行配線長違反情報を抽出する第１の並行配線長チェック手順と、
セル面積情報を入力し、前記並行配線長違反情報に記載された違反配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
前記違反配線部分の駆動セルまたは次段駆動セルのうち移動するセルをクロストーク修正候補として抽出するセル移動候補作成手順と、
前記クロストーク修正候補のセルを前記空きスペース情報に記載された空きスペースに配置し配線する配置配線手順と、
新たに配置したセルについて並行配線長違反をチェックする第２の並行配線長チェック手順とを含むものである。
【００２２】
上記において、前記セル移動候補作成手順は、空きスペース情報に記載された空きスペースにおいて、違反配線部分の駆動セルまたは次段駆動セルを移動して配置することにより並行配線部分を短くすれば、クロストーク違反を修正することが可能なクロストーク修正候補を抽出するものである。この場合、セル移動距離の、移動セル前段の配線長および移動セル後段の配線長に対する割合を所定値以下とするのが好ましい。
【００２３】
第２の解決手段によれば、許容並行配線長以上の並行配線の駆動セルまたは次段駆動セルを並行配線経路上に移動することにより、許容値以上のクロストーク遅延変動および論理反転の発生を防止することができる。その結果、面積および消費電力の増加を招くことなく、クロストークによるタイミング制約違反およびファンクションエラーを修正することができる。
【００２４】
第３の解決手段として、本発明によるクロストーク修正方法は、
クロストークについての許容並行配線長データとレイアウトデータを入力し、これら両データに基づいて並行配線長違反情報を抽出する第１の並行配線長チェック手順と、
セル面積情報を入力し、前記並行配線長違反情報に記載された違反配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
論理接続情報を入力し、前記論理接続情報に基づいて並行配線長違反がある配線を含むネット部分について再論理合成を行ってクロストーク違反修正のため配置エレメント数の増加またはファンアウト変更のクロストーク修正候補を抽出するビクティムネット論理合成手順と、
前記クロストーク修正候補に基づき前記空きスペース情報に記載された空きスペースにセルを配置し配線する配置配線手順と、
修正された新たな回路について並行配線長違反をチェックする第２の並行配線長チェック手順とを含むものである。
【００２５】
上記において、前記ビクティムネット論理合成手順は、再論理合成での配置エレメント数の増加により、またはファンアウト変更に伴うスルーレート（信号遷移時間）の減少によって、クロストーク違反を修正するためのものである。
【００２６】
第３の解決手段によれば、再論理合成により許容並行配線長以上の並行配線の駆動セルまたは次段駆動セルを論理分解し、またはファンアウト数を変更して違反配線上のエレメント数を増やすことにより、許容値以上のクロストーク遅延変動および論理反転の発生を防止することができる。その結果、面積および消費電力の増加を招くことなく、クロストークによるタイミング制約違反およびファンクションエラーを修正することができる。
【００２７】
第４の解決手段として、本発明によるクロストーク修正方法は、
論理接続情報、ＲＣ情報、解析制約情報、遅延ライブラリおよびクロストーク解析用ライブラリを入力し、これら入力した情報等に基づいて、タイミングウィンドウから同時遷移によるクロストーク遅延変動を考慮した遅延計算とタイミング解析を行い、クロストーク発生配線が記載されたクロストーク違反情報およびタイミングウィンドウデータを抽出するクロストーク解析手順と、
セル面積情報を入力し、前記クロストーク違反情報に記載されたクロストーク発生箇所の隣接配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
前記空きスペース情報と前記タイミングウィンドウデータを参照し、前記クロストーク発生配線ネットの影響を与える側または影響を受ける側の論理を分解し同時の同相遷移を逆相遷移へと反転または逆相遷移を同相遷移へと反転させ、遅延変動をタイミング制約に対して余裕のある方に変更するクロストーク修正候補を抽出するアグレッサ・ビクティム両ネットの論理合成手順と、
前記クロストーク修正候補に基づきセルを配置し配線する配置配線手順と、
修正された新たな回路についてクロストーク違反をチェックする第２のクロストーク解析手順とを含むものである。
【００２８】
上記のＲＣ情報とは寄生素子情報のことである。また、上記の解析制約情報には、タイミング解析のためのクロック設定や動作モード設定などが記載されている。上記のタイミングウィンドウは、サイクルタイムに対する信号遷移のタイミングを示すものであり、上記のクロストーク発生配線は、クロストークによりタイミング違反が発生しているパスの配線のことである（以下同じ）。
【００２９】
上記のアグレッサ・ビクティム両ネットの論理合成手順は、発生していたクロストークにより速くなる（または遅くなる）遅延変動を、タイミング制約に対して余裕のある方に変更することにより、クロストークの影響を無害化するためのものである。
【００３０】
第４の解決手段によれば、クロストークによりタイミング制約違反を起こしているパスに対して、再論理合成により信号の遷移方向を反転させ、クロストークの遅延変動を発生させないようにするか、発生するとしても無害な方向へ変動させることことができる。その結果、面積および消費電力の増加を招くことなく、クロストークによるタイミング制約違反およびファンクションエラーを修正することができる。
【００３１】
第５の解決手段として、本発明によるクロストーク修正方法は、
論理接続情報、ＲＣ情報、解析制約情報、遅延ライブラリおよびクロストーク解析用ライブラリを入力し、これら入力した情報等に基づいて、タイミングウィンドウから同時遷移によるクロストーク遅延変動を考慮した遅延計算とタイミング解析を行い、タイミング制約に対する違反情報が記載されたスラックデータおよびタイミングウィンドウデータを抽出するクロストーク解析手順と、
前記スラックデータに記載されたタイミング制約違反パス上のネットから、隣接配線との間に規定値以上のカップリング容量を有する修正対象ネット情報を抽出する修正対象ネット抽出手順と、
セル面積情報を入力し、前記修正対象ネット情報に記載されたカップリング容量を有する配線経路上に前記セル面積情報を参照して空きスペースを検索し、空きスペース情報を抽出する空きスペース検索手順と、
前記空きスペース情報と前記タイミングウィンドウデータを参照し、隣接する配線を含むネットの論理を分解するかファンアウト数を変更する論理合成を行い、隣接する配線間の信号遷移を同時に、且つホールド違反の場合は同相に、セットアップ違反の場合は逆相に遷移するようにするクロストーク修正候補を抽出するタイミング制約違反パスの論理合成手順と、
前記クロストーク修正候補に基づきセルを配置し配線する配置配線手順と、
修正された新たな回路についてクロストーク違反をチェックする第２のクロストーク解析手順とを含むものである。
【００３２】
上記のスラックデータにはタイミング制約に対する違反情報が記載される。
【００３３】
第５の解決手段によれば、タイミング制約違反を起こしているパスに対して、再論理合成により信号遷移の方向を反転させるか、または、ファンアウト変更により負荷を変動させるかによって、タイミング違反の逆方向に遅延が変動するクロストークの遅延変動を発生させて、クロストーク遅延変動によりタイミング違反を解消することができる。その結果、面積および消費電力の増加を招くことなく、クロストークによるタイミング制約違反およびファンクションエラーを修正することができる。
【００３４】
【発明の実施の形態】
以下、本発明にかかわるクロストーク修正方法の実施の形態について図面を参照しながら説明する。
【００３５】
（実施の形態１）
図１は本発明の実施の形態１におけるクロストーク修正方法（バッファ分割）のフローを表す図、図２はその具体例を表す図である。
【００３６】
図１において、Ｓ１は第１の並行配線長チェック手順、Ｓ２は配線経路上の空きスペース検索手順、Ｓ３はバッファ分割候補作成手順、Ｓ４は配置配線手順、Ｓ５は第２の並行配線長チェック手順、１は許容並行配線長データ、２はレイアウトデータ、３はセル面積情報、４は並行配線長違反情報、５は空きスペース情報、６はクロストーク修正候補である。
【００３７】
図２において、１０１はビクティムネットの駆動セル、１０２は空きスペース、１０３は既存セル、１０４はビクティムネットの次段駆動セル、１０５は隣接配線、１０６は分割されたインバータ前段、１０７は分割されたインバータ後段である。
【００３８】
以上のように構成された本実施の形態のクロストーク修正方法について、以下に、その動作を説明する。
【００３９】
図１において、第１の並行配線長チェック手順Ｓ１は、入力された許容並行配線長データ１を参照し、入力されたレイアウトデータ２上で許容値以上の並行部分を持つ違反配線のリストである並行配線長違反情報４を抽出する。許容並行配線長データ１はあらかじめＳＰＩＣＥ等の回路シミュレータにより、配線層と配線間幅とネット駆動セル駆動能力に応じて異なるクロストークによる遅延変動と論理反転をシミュレーションし、求められたものである。
【００４０】
経路上の空きスペース検索手順Ｓ２は、入力されたレイアウトデータ２および入力されたセル面積情報３を参照して、並行配線長違反情報４に記載された違反配線経路上に新たなエレメントを配置可能か検索し、配置可能な空きスペース情報５を抽出する。
【００４１】
バッファ分割候補作成手順Ｓ３は、並行配線長違反情報４に記載された違反配線部分を駆動するセルまたは次段駆動セルがバッファである場合、空きスペース情報５に記載された空きスペースに、違反配線部分の駆動バッファまたは次段駆動バッファを２つのインバータの組み合わせに分割して、配線経路上に配置する変更候補であるクロストーク修正候補６を抽出する。分割で加えられたインバータにより、違反した並行配線部分が分割されて並行配線長が短くなり、並行配線長違反を抑える。
【００４２】
配置配線手順Ｓ４は、クロストーク修正候補６に従ってバッファから分割されたインバータの組を配置し、配線をセル入力ピンに接続する。
【００４３】
第２の並行配線長チェック手順Ｓ５は、変更を加えた部分が新たに並行配線長違反を起こしていないかチェックする。違反が発生している場合は、配置配線手順Ｓ４に戻り、配置配線をやり直す。
【００４４】
以上のように動作する本実施の形態のクロストーク修正方法について、以下、その具体例について説明する。
【００４５】
図２（ａ）は、ビクティムネットに隣接配線１０５があり、ビクティムネットの駆動セル１０１の駆動能力に対して、その隣接配線１０５との並行配線長が、図１の許容並行配線長データ１に記載された値より大であって、並行配線長違反が生じている場合が示されている。この場合、セル配置可能な空きスペース１０２を配線経路上に検索し、配置可能なスペースがあるので、ビクティムネットの駆動セル１０１または次段駆動セル１０４をインバータに分割して配置する。
【００４６】
図２（ｂ）では、ビクティムネットの駆動セル１０１を２つのインバータ１０６，１０７に分割して配置配線している。
【００４７】
図２（ｃ）では、ビクティムネットの次段駆動セル１０４を２つのインバータ１０６，１０７に分割して配置配線している。
【００４８】
以上のように本実施形態によれば、許容並行配線長以上の並行配線の駆動バッファまたは次段駆動バッファをインバータの組に分割し、並行配線経路上に配置することにより、許容値以上のクロストーク遅延変動および論理反転の発生を防止することができる。
【００４９】
（実施の形態２）
図３は本発明の実施の形態２におけるクロストーク修正方法（セル移動）のフローを表す図、図４はその具体例を表す図である。
【００５０】
図３において、Ｓ１は第１の並行配線長チェック手順、Ｓ２は配線経路上の空きスペース検索手順、Ｓ３ａはセル移動候補作成手順、Ｓ４は配置配線手順、Ｓ５は第２の並行配線長チェック手順、１は許容並行配線長データ、２はレイアウトデータ、３はセル面積情報、４は並行配線長違反情報、５は空きスペース情報、６はクロストーク修正候補である。
【００５１】
図４において、１０１はビクティムネットの駆動セル、１０２は空きスペース、１０３は既存セル、１０４はビクティムネットの次段駆動セルである。
【００５２】
以上のように構成された本実施の形態のクロストーク修正方法について、以下に、その動作を説明する。
【００５３】
図３において、第１の並行配線長チェック手順Ｓ１は、入力された許容並行配線長データ１を参照し、並行配線長違反情報４を抽出する。
【００５４】
空きスペース検索手順Ｓ２は、入力されたレイアウトデータ２および入力されたセル面積情報３を参照して、並行配線長違反情報４に記載された違反配線経路上に新たなエレメントを配置可能か検索し、配置可能な空きスペース情報５を抽出する。
【００５５】
セル移動候補作成手順Ｓ３ａは、空きスペース情報５に記載された空きスペースに、違反配線部分の駆動セルまたは次段駆動セルを移動して配置したとき、セル移動距離の、移動セル前段の配線長および移動セル後段の配線長に対する割合が所定値以下であることを条件に、空きスペースに、違反配線部分の駆動セルまたは次段駆動セルを移動して配置し、並行配線部分を短くすることによってクロストーク違反を修正するクロストーク修正候補６を抽出する。セルの移動により、違反した並行配線部分は短くなり、並行配線長違反を抑える。上記の所定値は、セルの移動によって前段ネットおよび後段ネットの遅延値の変動を抑えるためのものであり、テクノロジ、レイアウトおよび回路に依存し、予めＳＰＩＣＥなどのシミュレーションで求める。
【００５６】
配置配線手順Ｓ４は、クロストーク修正候補６に従ってセルを移動して配置し、配線をセル入力ピンに接続する。
【００５７】
第２の並行配線長チェック手順Ｓ５は、変更を加えた部分が新たに並行配線長違反を起こしていないかチェックする。違反が発生している場合は、配置配線手順Ｓ４に戻り、配置配線をやり直す。
【００５８】
以上のように動作する本実施の形態のクロストーク修正方法について、以下、その具体例について説明する。
【００５９】
図４（ａ）は、ビクティムネットに隣接配線１０５があり、ビクティムネットの駆動セル１０１の駆動能力に対して、その隣接配線１０５との並行配線長が、図３の許容並行配線長データ１に記載された値より大であって、並行配線長違反が生じている場合が示されている。この場合、セル配置可能な空きスペース１０２を配線経路上に検索し、配置可能なスペースがあるので、ビクティムネットの駆動セル１０１または次段駆動セル１０４を配置したとき、セル移動距離の、移動セル前段ネットの配線長および後段ネットの配線長に対する割合が予め求めた所定値以下であることを条件に、ビクティムネットの駆動セル１０１または次段駆動セル１０４を移動して配置する。
【００６０】
図４（ｂ）では、ビクティムネットの駆動セル１０１を右方向に移動させて配置配線している。
【００６１】
図４（ｃ）では、ビクティムネットの次段駆動セル１０４を左方向に移動させて配置配線している。
【００６２】
以上のように本実施形態によれば、許容並行配線長以上の並行配線の駆動セルまたは次段駆動セルを並行配線経路上に移動することにより、許容値以上のクロストーク遅延変動および論理反転の発生を防止することができる。
【００６３】
（実施の形態３）
図５は本発明の実施の形態３におけるクロストーク修正方法（ビクティムネット再論理合成）のフローを表す図、図６はその具体例を表す図である。
【００６４】
図５において、Ｓ１は第１の並行配線長チェック手順、Ｓ２は配線経路上の空きスペース検索手順、Ｓ３ｂはビクティムネット論理合成手順、Ｓ４は配置配線手順、Ｓ５は第２の並行配線長チェック手順、１は許容並行配線長データ、２はレイアウトデータ、３はセル面積情報、４は並行配線長違反情報、５は空きスペース情報、６はクロストーク修正候補、７は論理接続情報である。
【００６５】
図６において、１１１はビクティムネット＃１の駆動セルのＡＮＤゲート、１１２はビクティムネット＃１の配線、１１３はビクティムネット＃２の駆動セル、１１４はビクティムネット＃２のファンアウト￥１の配線、１１５はビクティムネット＃２のファンアウト￥２の配線、１１６はファンアウト￥１の次段駆動セル、１１７はファンアウト￥２の次段駆動セル、１１８はアグレッサネット§１の駆動セル、１１９はアグレッサネット§１の配線、１２０はアグレッサネット§１の次段駆動セル、１２１はアグレッサネット§２の駆動セル、１２２はアグレッサネット§２の配線、１２３はアグレッサネット§２の次段駆動セル、１２４はＡＮＤゲート１１１から分割されたＮＡＮＤゲート、１２５はＡＮＤゲート１１１から分割されたインバータ、１２６は駆動セル１１３が配線１１４上にファンアウト分割されたバッファ、１２７は駆動セル１１３が配線１１５上にファンアウト分割されたバッファである。
【００６６】
以上のように構成された本実施の形態のクロストーク修正方法について、以下に、その動作を説明する。
【００６７】
図５において、第１の並行配線長チェック手順Ｓ１は、入力された許容並行配線長データ１を参照し、並行配線長違反情報４を抽出する。
【００６８】
空きスペース検索手順Ｓ２は、入力されたレイアウトデータ２および入力されたセル面積情報３を参照して、並行配線長違反情報４に記載された違反配線経路上に新たなエレメントを配置可能か検索し、配置可能な空きスペース情報５を抽出する。
【００６９】
ビクティムネット論理合成手順Ｓ３ｂは、入力された論理接続情報７から並行配線長違反がある配線を含むネットの部分を再論理合成して、クロストーク修正候補を抽出する。この場合に、論理分解によりエレメント数を増やし、分割されたセルを空きスペースに配置することにより配線の並行部分を短くする。あるいは、ネットのファンアウトを変更し、ビクティムネットのスルーレート（信号遷移時間）を小さくする。これにより、違反した並行配線部分は短くなり、並行配線長違反を抑える。
【００７０】
配置配線手順Ｓ４はクロストーク修正候補６に従ってセルを配置し、配線をセル入力ピンに接続する。
【００７１】
第２の並行配線長チェック手順Ｓ５は、変更を加えた部分が新たに並行配線長違反を起こしていないかチェックする。違反が発生している場合は、配置配線手順Ｓ４に戻り、配置配線をやり直す。
【００７２】
以上のように動作する本実施の形態のクロストーク修正方法について、以下、その具体例について説明する。
【００７３】
図６（ａ）は、ビクティムネット＃１の配線１１２に対してアグレッサネット§１の配線１１９の並行配線が存在し、ビクティムネット＃２のファンアウト￥１の配線１１４に対してアグレッサネット§１の配線１１９の並行配線が存在し、ビクティムネット＃２のファンアウト￥２の配線１１５に対してアグレッサネット§２の配線１２２の並行配線が存在し、それぞれの並行配線長が、図５の許容並行配線長データ１に記載された値より大であって、許容並行配線長違反が生じている場合が示されている。この場合、セル配置可能な空きスペースを配線経路上に検索する。
【００７４】
次いで、図５のビクティムネット論理合成手順Ｓ３ｂでビクティムネット＃１の駆動セルのＡＮＤゲート１１１をＮＡＮＤゲート１２４とインバータ１２５に論理分解し、ビクティムネット＃２の駆動セル１１３をバッファ１２６とバッファ１２７に分けてファンアウト分割する。そして、空きスペースに分割されたセルを配置配線する。
【００７５】
以上のように本実施形態によれば、再論理合成により許容並行配線長以上の並行配線の駆動セルまたは次段駆動セルを論理分解し、またファンアウト数を変更して違反配線上のエレメント数を増やすことにより、許容値以上のクロストーク遅延変動および論理反転の発生を防止することができる。
【００７６】
（実施の形態４）
図７は本発明の実施の形態４におけるクロストーク修正方法（アグレッサ・ビクティム両ネットの再論理合成）のフローを表す図、図８はその具体例を表す図である。
【００７７】
図７において、Ｓ１ａは第１のクロストーク解析手順、Ｓ２は配線経路上の空きスペース検索手順、Ｓ３ｃはアグレッサ・ビクティム両ネットの論理合成手順、Ｓ４は配置配線手順、Ｓ５ａは第２のクロストーク解析手順、２はレイアウトデータ、３はセル面積情報、５は空きスペース情報、６はクロストーク修正候補、７は論理接続情報、８はＲＣ情報、９は解析制約情報、１０は遅延ライブラリ、１１はクロストーク解析用ライブラリ、１２はタイミングウィンドウデータ、１３はクロストーク違反情報である。
【００７８】
図８において、実施の形態３の図６におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。１２８，１２９は論理反転されたインバータである。
【００７９】
以上のように構成された本実施の形態のクロストーク修正方法について、以下に、その動作を説明する。
【００８０】
図７において、第１のクロストーク解析手順Ｓ１ａは、入力された論理接続情報７、ＲＣ情報８、解析制約情報９、遅延ライブラリ１０およびクロストーク解析用ライブラリ１１より、タイミングウィンドウを保持して同時遷移によるクロストーク遅延変動を考慮した遅延計算とタイミング解析を行い、クロストークによりタイミング違反が発生しているパスのクロストーク発生配線が記載されたクロストーク違反情報１３およびタイミングウィンドウデータ１２を抽出する。
【００８１】
空きスペース検索手順Ｓ２は、入力されたレイアウトデータ２およびセル面積情報３を参照して、クロストーク違反情報１３に記載されたクロストークにより遅延変動を起こしているクロストーク発生配線経路上に新たなエレメントを配置可能か検索し、配置可能な空きスペース情報５を抽出する。
【００８２】
アグレッサ・ビクティム両ネットの論理合成手順Ｓ３ｃは、空きスペース情報５とタイミングウィンドウデータ１２を参照し、クロストーク発生配線ネットの影響を与える側または影響を受ける側の論理を分解し、同時の同相遷移を逆相遷移（または逆相遷移を同相遷移）へと反転させ、発生していたクロストークにより速くなる（または遅くなる）遅延変動をタイミング制約に対して余裕のある方に変更することにより、クロストークの影響を無害化するクロストーク修正候補６を抽出する。
【００８３】
配置配線手順Ｓ４は、クロストーク修正候補６に基づきセルを配置し配線する。
【００８４】
第２のクロストーク解析手順Ｓ５ａは、修正された新たな回路がクロストークによる違反を発生させていないかをチェックする。違反が発生している場合は、配置配線手順Ｓ４に戻り、配置配線をやり直す。
【００８５】
以上のように動作する本実施の形態のクロストーク修正方法について、以下、その具体例について説明する。
【００８６】
図８（ａ）に示す回路において、図７の第１のクロストーク解析手順Ｓ１ａは、論理接続情報７、ＲＣ情報８、解析制約情報９、遅延ライブラリ１０およびクロストーク解析用ライブラリ１１を用いて、まず、クロストークによる遅延変動を考慮しない遅延計算をしてタイミング解析を行い、タイミングウィンドウデータを抽出する。次いで、カップリング容量を有し且つ同時遷移しているネット間でクロストークによる遅延変動が発生したとして、そのネットに関してクロストークを考慮した遅延計算をしてタイミング解析を行い、タイミングウィンドウデータを更新する（図８（ｂ）参照）。この更新はタイミングウィンドウデータの変化が発生しなくなるまで行う。
【００８７】
図８（ａ）のビクティムネット＃２のファンアウト￥１の次段駆動セル１１６およびファンアウト￥２の次段駆動セル１１７を含むパスがセットアップ違反を起こしているとする。図８（ｂ）のタイミングウィンドウデータより、アグレッサネット§１とビクティムネット＃１，＃２とはタイミングウィンドウが一致しており、クロストークが発生している。これに対して、アグレッサネット§２とビクティムネット＃２とはタイミングウィンドウが一致しておらず、クロストークは発生していない。従って、クロストーク解析手順は、アグレッサネット§１とビクティムネット＃１、および、アグレッサネット§１とビクティムネット＃２を修正対象とし、クロストーク違反情報に記載する。
【００８８】
図７の空きスペース検索手順Ｓ２で、アグレッサネット§１の配線１１９とビクティムネット＃１の配線１１２とビクティムネット＃２のファンアウト￥１の配線１１４の経路上の空きスペースを検索し、空きスペース情報５に記載する。
【００８９】
空きスペース情報５とタイミングウィンドウデータ１２より、図７のアグレッサ・ビクティム両ネットの論理合成手順Ｓ３ｃで論理を分解するか、論理を反転するか、または、ファンアウト数を変更するかについて検討し、アグレッサネット§１の論理を反転する候補を選択する。図８（ｃ）に示す回路のように、アグレッサネット§１において、バッファ１１８をインバータ１２８に変更し、バッファ１２０をインバータ１２９に変更する。アグレッサネットの論理が反転すれば、アグレッサネット§１とビクティムネット＃１、および、アグレッサネット§１とビクティムネット＃２の同時遷移が同相遷移から逆相遷移に変更され、クロストークによる遅延変動は遅くなる方から速くなる方になり、セットアップ違反に対してタイミングが改善される。
【００９０】
以上のように本実施形態によれば、クロストークによりタイミング制約違反を起こしているパスに対して、再論理合成により信号遷移のタイミングを変更し、信号の遷移方向を反転させるか、または、ファンアウト変更により負荷を変動させるかによって、クロストークの遅延変動を発生させないようにし、あるいは、発生するとしても無害な方向へ変動させることにより、クロストーク遅延変動によるタイミング制約違反の発生を防止することができる。
【００９１】
（実施の形態５）
図９は本発明の実施の形態５におけるクロストーク修正方法（再論理合成によるタイミング制約違反修正）のフローを表す図、図１０はその具体例を表す図である。
【００９２】
図９において、Ｓ１ａは第１のクロストーク解析手順、Ｓ１ｂは修正対象ネット抽出手順、Ｓ２は経路上の空きスペース検索手順、Ｓ３ｄはタイミング制約違反パスの論理合成手順、Ｓ４は配置配線手順、Ｓ５ａは第２のクロストーク解析手順、２はレイアウトデータ、３はセル面積情報、５は空きスペース情報、６はクロストーク修正候補、７は論理接続情報、８はＲＣ情報、９は解析制約情報、１０は遅延ライブラリ、１１はクロストーク解析用ライブラリ、１２はタイミングウィンドウデータ、１４はスラックデータ、１５は修正対象ネット情報である。
【００９３】
図１０において、１１１はビクティムネット＃１の駆動セルのＡＮＤゲート、１１２はビクティムネット＃１の配線、１１３はビクティムネット＃２の駆動セル、１１４はビクティムネット＃２のファンアウト￥１の配線、１１５はビクティムネット＃２のファンアウト￥２の配線、１１６はファンアウト￥１の次段駆動セル、１１７はファンアウト￥２の次段駆動セル、１１８はアグレッサネット§１の駆動セル、１１９はアグレッサネット§１の配線、１２０はアグレッサネット§１の次段駆動セル、１２４はＡＮＤゲート１１１から分割されたＮＡＮＤゲート、１３０はファンアウト位置を変更するために移動したバッファ、１３１はビクティムネット＃１のファンアウト￥１の配線、１３２はビクティムネット＃１のファンアウト￥２の次段ネット配線、１３３はビクティムネット＃１のファンアウト￥１の次段ネットの駆動インバータ、１３４はホールド違反、１３５はセットアップ違反、１３６はリピータバッファ、１３７はサイズダウンされたリピータバッファである。
【００９４】
以上のように構成された本実施の形態のクロストーク修正方法について、以下に、その動作を説明する。
【００９５】
図９において、第１のクロストーク解析手順Ｓ１ａは、入力された論理接続情報７、ＲＣ情報８、解析制約情報９、遅延ライブラリ１０およびクロストーク解析用ライブラリ１１より、タイミングウィンドウを保持して同時遷移によるクロストーク遅延変動を考慮した遅延計算とタイミング解析を行い、タイミング違反が発生しているパスが記載されたスラックデータ１４およびタイミングウィンドウデータ１２を抽出する。
【００９６】
修正対象ネット抽出手順Ｓ１ｂは、スラックデータ１４に記載されたタイミング制約違反を起こしているパス上のネットから、隣接する配線との間に規定値以上のカップリング容量を有するネットである修正対象ネット情報１５を抽出する。ここでのカップリング容量に対する規定値は、スラック値、配線総容量に対する隣接配線とのカップリング容量比の関数であり、スラック値に対して、遅延変動により改善し得る値を予めシミュレーションにより求めておくものである。
【００９７】
空きスペース検索手順Ｓ２は、入力されたレイアウトデータ２およびセル面積情報３を参照して、修正対象ネット情報１５に記載されたタイミング違反を起こしているパス上の配線で且つ隣接配線との間に規定値以上のカップリング容量を有している配線経路上に新たなエレメントを配置可能か検索し、配置可能な空きスペース情報５を抽出する。
【００９８】
タイミング制約違反パスの論理合成手順Ｓ３ｄは、空きスペース情報５とタイミングウィンドウデータ１２を参照し、隣接する配線部分を含むそれぞれのネットの論理を分解するかファンアウト数を変更する論理合成を行い、隣接する配線間の信号遷移を同時に、且つ、ホールド違反の場合は同相に、セットアップ違反の場合は逆相に遷移するようにし、クロストークによって遅延が速くなる（または遅くなる）遅延変動を発生させるクロストーク修正候補６を抽出する。
【００９９】
配置配線手順Ｓ４は、クロストーク修正候補６に基づきセルを配置し配線する。
【０１００】
第２のクロストーク解析手順Ｓ５ａは、修正された新たな回路がクロストークによる違反を発生させていないかをチェックする。違反が発生している場合は、配置配線手順Ｓ４に戻り、配置配線をやり直す。
【０１０１】
以上のように動作する本実施の形態のクロストーク修正方法について、以下、その具体例について説明する。
【０１０２】
図１０（ａ）に示す回路において、ビクティムネット＃１の配線１１２に対してアグレッサネット§１の配線１１９の並行配線が存在し、ビクティムネット＃２のファンアウト￥１の配線１１４に対してアグレッサネット§１の配線１１９の並行配線が存在している。図９の第１のクロストーク解析手順Ｓ１ａで入力された論理接続情報７、ＲＣ情報８、解析制約情報９、遅延ライブラリ１０およびクロストーク解析用ライブラリ１１を用いてクロストークによる遅延変動を考慮した遅延計算とタイミング解析を行い、解析対象パスすべてに関して図１０（ｂ）のスラックデータ、および、図１０（ａ）の回路部分に関しては図１０（ｃ）のタイミングウィンドウデータ１２を抽出する。
【０１０３】
第１のクロストーク解析手順Ｓ１ａは、まず、クロストークによる遅延変動を考慮しない遅延計算をしてタイミング解析を行い、タイミングウィンドウデータを抽出する。次いで、カップリング容量を有し且つ同時遷移しているネット間でクロストークによる遅延変動が発生したとして、そのネットに関してクロストークを考慮した遅延計算をしてタイミング解析を行い、タイミングウィンドウデータ１２を更新する。この更新はタイミングウィンドウデータ１２の変化が発生しなくなるまで行う。
【０１０４】
図１０（ａ）のビクティムネット＃２のファンアウト￥１の次段駆動セル１１６およびビクティムネット＃２のファンアウト￥２の次段駆動セル１１７を含むパスがホールド違反を起こしているとする。すなわち図１０（ｂ）のスラックデータではこれらのパスは領域１３４に含まれる。
【０１０５】
図９の空きスペース検索手順Ｓ２でアグレッサネットおよびビクティムネットを含むパス経路上の空きスペースを検索する。
【０１０６】
図９の修正対象ネット抽出手順Ｓ１ｂで、スラックデータの中からカップリング容量を持つビクティムネット＃１、ビクティムネット＃２およびアグレッサネット§１が抽出される。このときのそれぞれのネットにおける信号遷移を示すタイミングウィンドウデータ１２は図１０（ｃ）で示される。アグレッサネット§１とビクティムネット＃１の信号遷移タイミングは一致していない。
【０１０７】
図９の空きスペース検索手順Ｓ２でアグレッサネット§１とビクティムネット＃１とビクティムネット＃２を含むパスの配線経路上の空きスペースを検索し、空きスペース情報５に記載する。
【０１０８】
空きスペース情報５とタイミングウィンドウデータ１２より図９のタイミング制約違反パスの論理合成手順Ｓ３ｄで、アグレッサネット§１がタイミング的に問題がない場合、アグレッサネット§１のタイミングを変更するか、アグレッサネットかビクティムネットの論理を反転させるか、または、ファンアウト数を変更するかについて検討し、アグレッサネット§１を含むパス上のリピータバッファ１３６のセルサイズを小さくしてリピータバッファ１３７とし、ＡＮＤゲート１１１をＮＡＮＤセル１２４に変更するとともに、ビクティムネット＃２のファンアウト￥１の次段駆動セル１１６をインバータ１３３に変更して、ビクティムネット＃１の論理を反転させ、ビクティムネット＃２の駆動セル１１３を１３０で示す箇所に移動して、ビクティムネット＃２のファンアウト数を変更する候補を選択する。変更後の回路を図１０（ｅ）に示す。この変更により、図１０（ｄ）に示すように、アグレッサネット§１とビクティムネット＃１の信号が同時且つ同相に遷移するようになり、遅延が速くなるクロストークが発生する。
【０１０９】
以上のように本実施形態によれば、タイミング制約違反を起こしているパスに対して論理合成により信号遷移のタイミングを変更し、信号の遷移方向を反転させるか、または、ファンアウト変更により負荷を変動させるかによって、タイミング違反の逆方向に遅延が変動するクロストークの遅延変動を発生させて、クロストーク遅延変動によりタイミング違反を解消することができる。
【０１１０】
【発明の効果】
以上のように本発明によれば、バッファの分割手順、セルの移動手順、論理合成手順を設けることにより、面積および消費電力の増加を招くことなく、クロストークによるタイミング制約違反およびファンクションエラーを修正することができる優れたクロストーク修正方法を実現する。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるクロストーク修正方法（バッファ分割）のフローを表す図
【図２】本発明の実施の形態１におけるクロストーク修正方法のバッファ分割の具体例を表す図（（ａ）は実施前、（ｂ）はネット駆動バッファの分割例、（ｃ）は次段駆動バッファの分割例）
【図３】本発明の実施の形態２におけるクロストーク修正方法（セル移動）のフローを表す図
【図４】本発明の実施の形態２におけるクロストーク修正方法のセル移動の具体例を表す図（（ａ）は実施前、（ｂ）はネット駆動セルの移動例、（ｃ）は次段駆動セルの移動例）
【図５】本発明の実施の形態３におけるクロストーク修正方法（ビクティムネット再論理合成）のフローを表す図
【図６】本発明の実施の形態３におけるクロストーク修正方法のビクティムネット再論理合成の具体例を表す図（（ａ）は実施前、（ｂ）は実施後）
【図７】本発明の実施の形態４におけるクロストーク修正方法（アグレッサ・ビクティム両ネットの再論理合成）のフローを表す図
【図８】本発明の実施の形態４におけるクロストーク修正方法のアグレッサ・ビクティム両ネットの論理合成の具体例を表す図（（ａ）は実施前、（ｂ）はタイミングウィンドウを示す図、（ｃ）は実施後）
【図９】本発明の実施の形態５におけるクロストーク修正方法（再論理合成によるタイミング制約違反修正）のフローを表す図
【図１０】本発明の実施の形態５におけるクロストーク修正方法の再論理合成によるタイミング制約違反修正の具体例を表す図（（ａ）は実施前、（ｂ）はスラックを示す図、（ｃ）は実施前のタイミングウィンドウを示す図、（ｄ）は実施後のタイミングウィンドウを示す図、（ｅ）は実施後）
【図１１】従来のクロストーク修正方法であるバッファ挿入を表す図（（ａ）はバッファ挿入前、（ｂ）はバッファ挿入後）
【図１２】従来のクロストーク修正方法であるシールディングを表す図（（ａ）はシールド挿入前、（ｂ）はシールド挿入後）
【図１３】従来のクロストーク修正方法であるセルサイジングを表す図（（ａ）はセルサイズアップ前、（ｂ）はセルサイズアップ後）
【図１４】従来のクロストーク修正方法である配線迂回を表す図（（ａ）は配線迂回前、（ｂ）は配線迂回後）
【符号の説明】
Ｓ１  第１の並行配線長チェック手順
Ｓ１ａ  第１のクロストーク解析手順
Ｓ１ｂ  修正対象ネット抽出手順
Ｓ２  空きスペース検索手順
Ｓ３  バッファ分割候補作成手順
Ｓ３ａ  セル移動候補作成手順
Ｓ３ｂ  ビクティムネット論理合成手順
Ｓ３ｃ  アグレッサ・ビクティム両ネットの論理合成手順
Ｓ３ｄ  タイミング制約違反パスの論理合成手順
Ｓ４  配置配線手順
Ｓ５  第２の並行配線長チェック手順
Ｓ５ａ  第２のクロストーク解析手順
１  許容並行配線長データ
２  レイアウトデータ
３  セル面積情報
４  並行配線長違反情報
５  空きスペース情報
６  クロストーク修正候補
７  論理接続情報
８  ＲＣ情報
９  解析制約情報
１０  遅延ライブラリ
１１  クロストーク解析用ライブラリ
１２  タイミングウィンドウデータ
１３  クロストーク違反情報
１４  スラックデータ
１５  修正対象ネット情報
【図１】
2004172373.tif 000003
【図２】
2004172373.tif 000004
【図３】
2004172373.tif 000005
【図４】
2004172373.tif 000006
【図５】
2004172373.tif 000007
【図６】
2004172373.tif 000008
【図７】
2004172373.tif 000009
【図８】
2004172373.tif 000010
【図９】
2004172373.tif 000011
【図１０】
2004172373.tif 000012
【図１１】
2004172373.tif 000013
【図１２】
2004172373.tif 000014
【図１３】
2004172373.tif 000015
【図１４】
2004172373.tif 000016