(57)【要約】【課題】小規模かつ簡単な回路構成で、各ステージにおけるゲインエラーを補正しリニアリティ特性の劣化を抑制することができるパイプライン型Ａ／Ｄ変換回路を提供する。【解決手段】複数段のステージのうち、少なくとも１つのステージが、利得が可変である演算回路２１０と、演算回路２１０の利得を調整する利得制御部２２５を備えた。【選択図】        図２
2004343163.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号を所定のレファレンス信号に基づいて判定しデジタル信号に変換するとともに、そのデジタル信号に基づいて前記入力されたアナログ信号を演算増幅し出力するステージを複数段縦列接続したパイプライン型Ａ／Ｄ変換回路において、
前記複数段のステージのうち、少なくとも１つのステージが前記演算増幅の利得を調整する利得調整手段を有することを特徴とするパイプライン型Ａ／Ｄ変換回路。
【請求項２】
前記少なくとも１つのステージは、前記利得調整手段を制御する利得制御部をさらに有することを特徴とする請求項１記載のパイプライン型Ａ／Ｄ変換回路。
【請求項３】
前記少なくとも１つのステージは、複数のキャパシタアレイとこれら複数のキャパシタアレイの一端が共通に入力される演算増幅器から構成される演算回路と、利得制御部とを備え、
前記演算回路は、前記入力されたアナログ信号、レファレンス信号および前記演算増幅器の出力をそれぞれサンプリングステップおよびホールドステップ時にスイッチを切り換えて各キャパシタアレイの他端へ入力することによりチャージ分配して演算増幅を行なうものであって、
前記利得制御部は、前記複数のキャパシタアレイを構成する個々のキャパシタの増減を制御することにより前記演算回路の利得を調整するものであることを特徴とする請求項１記載のパイプライン型Ａ／Ｄ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたアナログ信号のデジタル信号への変換を部分的に受け持つサブＡ／Ｄコンバータを含むステージを複数段備え、それら複数段のステージで順次に、あるステージに入力されてきた入力アナログ信号と所定のレファレンス信号Ｖｒｅｆとに基づいてその入力アナログ信号上位側をデジタル信号に変換するとともに下位側のデジタル信号を得るためのアナログ信号を生成して次段のステージに渡すことにより、複数段のステージ全体で、入力されたアナログ信号を最下位ビットまで含むデジタル信号に変換するパイプライン型Ａ／Ｄ変換回路に関する。
【０００２】
【従来の技術】
従来より、上述のようなパイプライン型Ａ／Ｄ変換回路が知られている。
【０００３】
図１は従来から使用されているパイプライン型Ａ／Ｄ変換回路の全体的な構成の一例を示すブロック図である。ここで、これから説明する従来のパイプライン型Ａ／Ｄ変換回路の全体的な構成と、後述する本発明のパイプライン型Ａ／Ｄ変換回路の全体的な構成は同一であり、共に図１に示すブロック図で表わされる。ここでは、まず、従来のパイプライン型Ａ／Ｄ変換回路と本発明のパイプライン型Ａ／Ｄ変換回路とで同一である全体的な構成について図１に示すブロック図を参照して説明する。
【０００４】
図１に示すパイプライン型Ａ／Ｄ変換回路１０は、アナログ信号Ａｉｎをサンプルホールドするサンプルホールド回路１１と、サンプルホールド回路１１の後段に接続されている複数段のステージ１２１，１２２，…，１２ｎ−１，１２ｎと、上記のアナログ信号Ａｉｎをサンプルホールドした結果このサンプルホールド回路１１から出力されたアナログ信号Ａに対応するデジタル信号を複数段のステージ１２１，１２２，…，１２ｎ−１，１２ｎそれぞれから出力されるデジタル信号Ｄ１，Ｄ２，…，Ｄｎ−１，Ｄｎに基づいて生成するデジタル信号出力回路１３とを備えている。
【０００５】
サンプルホールド回路１１は、入力されたアナログ信号Ａｉｎを予め設定された時間間隔でサンプルホールドする。ある時間にサンプルホールド回路１１がサンプルホールドし出力するアナログ信号Ａは、第１ステージ１２１に入力される。第１ステージ１２１は、入力されてきたアナログ信号Ａと図示しない回路部分から入力される所定のレファレンス信号とに基づいてこのアナログ信号Ａの上位側をデジタル信号Ｄ１に変換し、このデジタル信号Ｄ１をデジタル信号出力回路１３に出力する。さらに、第１ステージ１２１は、第２ステージ１２２が下位側のデジタル信号Ｄ２を生成するためのアナログ信号Ａ１を生成し、第２ステージ１２２に渡す。このような処理が、複数段のステージ１２１，１２２，…，１２ｎ−１，１２ｎで順次実行される。ただし、最終段である第ｎステージ１２ｎは、前段の第ｎ−１ステージ１２ｎ−１からのアナログ信号Ａｎ−１に基づいてデジタル信号Ｄｎを生成し、デジタル信号出力回路１３に出力するのみで、アナログ信号の生成は実施しない。ここで、第１ステージから第ｎ−１ステージ１２１，１２２，…，１２ｎ−１は互いに同一の回路構成を有している。デジタル信号出力回路１３は、各ステージ１２１，１２２，…，１２ｎ−１，１２ｎからのデジタル信号Ｄ１，Ｄ２，…，Ｄｎ−１，Ｄｎの全てに基づいて、サンプルホールド回路１１が出力したアナログ信号Ａをデジタル信号Ｄに変換し、出力する。図１に示すパイプライン型Ａ／Ｄ変換回路１０は、このような処理をサンプルホールド回路１１によるサンプルホールドとともに、予め設定された時間間隔で繰り返すことにより、入力されたアナログ信号Ａｉｎを上記のデジタル信号Ｄに変換する回路である。
【０００６】
次に、図１に示す第１ステージから第ｎ−１ステージ１２１，１２２，…，１２ｎ−１として、従来から利用されている回路について図５を参照して説明する。
【０００７】
図５は、図１に示す第１ステージから第ｎ−１ステージとして従来から利用されている回路の一例を示す図である。
【０００８】
図５に示す回路４００は、レファレンス信号生成部４４０、演算回路４１０およびサブＡ／Ｄコンバータ４３０を備えている。
【０００９】
レファレンス信号生成部４４０は、演算回路４１０およびサブＡ／Ｄコンバータ４３０で使用される、レファレンス信号およびそのレファレンス信号から導出される信号群を生成する部分である。ここで、図５に示すレファレンス信号生成部４４０で生成される信号群は、所望の値のレファレンス信号Ｖｒｅｆと反転レファレンス信号−Ｖｒｅｆ、およびこれら２つのレファレンス信号の１／４の値である２つの閾値Ｖｒｅｆ／４，−Ｖｒｅｆ／４である。
【００１０】
演算回路４１０は、入力アナログ信号Ｖｉｎおよび、レファレンス信号生成部４４０で生成された２つのレファレンス信号Ｖｒｅｆ，−Ｖｒｅｆに基づいて、出力アナログ信号Ｖｏｕｔを生成する部分である。
【００１１】
また、サブＡ／Ｄコンバータ４３０は、上記の入力アナログ信号Ｖｉｎおよび、レファレンス信号生成部４４０で生成された２つの閾値Ｖｒｅｆ／４，−Ｖｒｅｆ／４に基づいて、図１に示すデジタル信号出力回路１３に出力するデジタル信号Ｄｏｕｔを生成する部分である。
【００１２】
上記の演算回路４１０において、演算増幅器４１１のマイナス入力端子４１１ａは第１スイッチ４１４を経由してグラウンドＳＧに接続されるよう構成され、プラス入力端子４１１ｂは直接グラウンドＳＧに接続されている。さらに演算増幅器４１１の出力端子４１１ｃはアナログ出力端子４１０ａに接続されている。第１キャパシタ４１２の一端は演算増幅器４１１のマイナス入力端子４１１ａに接続されている。また、第１キャパシタ４１２の他端は第３スイッチ４１６を経由してアナログ入力端子４１０ｂに接続されるとともに、第２スイッチ４１５を経由して演算増幅器４１１の出力端子４１１ｃに接続されるよう構成されている。また、第２キャパシタ４１３の一端は演算増幅器４１１のマイナス入力端子４１１ａに接続されている。また、第２キャパシタ４１３の他端は第４スイッチ４１７を経由してアナログ入力端子４１０ｂに接続されるとともに、第５スイッチ４１８を経由してレファレンス信号入力端子４１０ｃに、第６スイッチ４１９を経由してグラウンドＳＧに、第７スイッチ４２０を経由して反転レファレンス信号入力端子４１０ｄにそれぞれ接続されるよう構成されている。そして、アナログ入力端子４１０ｂに前段の回路から出力された信号が入力アナログ信号Ｖｉｎとして、またレファレンス信号入力端子４１０ｃにレファレンス信号Ｖｒｅｆが、反転レファレンス信号入力端子４１０ｄに反転レファレンス信号−Ｖｒｅｆがそれぞれ入力される。また、出力アナログ信号Ｖｏｕｔは後段のステージに入力される。
【００１３】
また、上記のサブＡ／Ｄコンバータ４３０において、コンパレータ４３１の第１入力端子４３０ａに上記の閾値Ｖｒｅｆ／４が、第３入力端子４３０ｃに上記の反転閾値−Ｖｒｅｆ／４がそれぞれ入力される。さらにコンパレータ４３１の第２入力端子４３０ｂは上記のアナログ入力端子４１０ｂに接続され、この第２入力端子４３０ｂに入力アナログ信号Ｖｉｎが入力される。コンパレータ４３１では、入力アナログ信号Ｖｉｎと上記の２つの閾値Ｖｒｅｆ／４，−Ｖｒｅｆ／４とが比較され、この比較結果を表す信号がデコーダ４３２とレファレンス・スイッチ制御回路４７０に供給される。そして、デコーダ４３２はこの比較結果をデコードし出力デジタル信号Ｄｏｕｔとして、デジタル出力端子４３０ｄから図１に示すデジタル信号出力回路１３に出力する。また、レファレンス・スイッチ制御回路４７０は、上記の比較結果に応じて３つのスイッチ４１８，４１９，４２０のいずれかをオンする。また、この３つのスイッチ４１８，４１９，４２０以外のスイッチ４１４，４１５，４１６，４１７は制御回路４８０によりオンオフ制御される。
【００１４】
ここで、以下の説明では、入力アナログ信号Ｖｉｎをサンプリングする期間をサンプリングステップ、入力アナログ信号Ｖｉｎに基づいて出力アナログ信号Ｖｏｕｔを生成する期間をホールドステップと呼ぶ。図５に示す回路４００では、上記のサンプリングステップにおいて２つのキャパシタ４１２，４１３に電荷が蓄積され、このサンプリングステップに蓄積された電荷は、上記のホールドステップ中保持される。
【００１５】
上記のサンプリングステップ中は、第１スイッチ４１４、第３スイッチ４１６、第４スイッチ４１７が制御回路４８０の指示によりオンしている。また、これら以外のスイッチは全てオフしている。
【００１６】
従って、サンプリングステップ中に上記の２つのキャパシタ４１２，４１３に蓄積される電荷量Ｑｓａｍは、第１キャパシタ４１２の容量をＣｆ、第２キャパシタ４１３の容量をＣｓ、上記の入力アナログ信号電圧をＶｉｎとすると以下の式のように表わされる。
【００１７】
Ｑｓａｍ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ）………（１）
また、このサンプリングステップ中に、サブＡ／Ｄコンバータ４３０のコンパレータ４３１は、入力アナログ信号Ｖｉｎと、２つの閾値Ｖｒｅｆ／４，−Ｖｒｅｆ／４とを比較し、比較結果に応じた信号をレファレンス・スイッチ制御回路４７０に出力する。さらに、デコーダ４３２はこの比較結果をデコードしデジタル信号Ｄｏｕｔを出力する。図５に示す回路４００においてコンパレータ４３１は、入力アナログ信号Ｖｉｎと上記の２つの閾値Ｖｒｅｆ／４，−Ｖｒｅｆ／４との大小関係が、Ｖｉｎ＞Ｖｒｅｆ／４の時にデジタル信号（１１）を、−Ｖｒｅｆ／４≦Ｖｉｎ≦Ｖｒｅｆ／４の時にデジタル信号（０１）を、Ｖｉｎ＜−Ｖｒｅｆ／４の時にデジタル信号（００）を、比較結果として出力する。次に、デコーダ４３２はこれらコンパレータ４３１の出力を各々デコードし、デジタルデータ（１０），（０１），（００）を出力する。
【００１８】
次に、上記のホールドステップ中は、第１スイッチ４１４、第３スイッチ４１６、第４スイッチ４１７が制御回路４８０の指示によりオフしており、第２スイッチ４１５がオンしている。また、上記のサンプリングステップ中にサブＡ／Ｄコンバータ４３０のコンパレータ４３１における入力アナログ信号Ｖｉｎと上記の２つの閾値Ｖｒｅｆ／４，−Ｖｒｅｆ／４との比較結果に応じた信号に基づいたレファレンス・スイッチ制御回路４７０からの指示により、第５スイッチ４１８、第６スイッチ４１９、第７スイッチ４２０のいずれかがオンしている。すなわち、Ｖｉｎ＞Ｖｒｅｆ／４の時は第５スイッチ４１８がオン状態に、−Ｖｒｅｆ／４≦Ｖｉｎ≦Ｖｒｅｆ／４の時は第６スイッチ４１９がオン状態に、Ｖｉｎ＜−Ｖｒｅｆ／４の時は第７スイッチ４２０がオン状態にある。その結果、ホールドステップ中には、レファレンス信号Ｖｒｅｆ、グラウンドレベルＳＧ、反転レファレンス信号−Ｖｒｅｆのいずれかが選択されて第２キャパシタ４１３の前述した他端に供給される。
【００１９】
この結果、ホールドステップ中に上記の２つのキャパシタ４１２，４１３に保持される電荷量Ｑｈｏｌは、演算増幅器４１１から出力される出力アナログ信号電圧をＶｏｕｔ、２つのキャパシタ４１２，４１３の容量をＣｆ，Ｃｓ、ホールドステップ中に選択的に第２キャパシタ４１３に供給されるレファレンス信号Ｖｒｅｆ、グラウンドレベルＳＧ、反転レファレンス信号−Ｖｒｅｆのいずれかの電圧をＲｅｆとすると、以下の式のように表わされる。
【００２０】
Ｑｈｏｌ＝Ｃｆ×Ｖｏｕｔ＋Ｃｓ×Ｒｅｆ………（２）
ここで、電荷保存測により、サンプリングステップ中に２つのキャパシタ４１２，４１３に蓄積される電荷量Ｑｓａｍと、ホールドステップ中に２つのキャパシタ４１２，４１３で保持される電荷量Ｑｈｏｌとは等しく、Ｑｓａｍ＝Ｑｈｏｌが成り立つ。従って、上記の２式（１）および（２）により、出力アナログ信号電圧Ｖｏｕｔを求めると以下の式のようになる。
【００２１】
Ｖｏｕｔ＝（１＋Ｃｓ／Ｃｆ）×Ｖｉｎ−（Ｃｓ／Ｃｆ）×Ｒｅｆ………（３）
この式が図５に示す回路４００の入出力特性である。
【００２２】
ここで、説明の便宜上、図１に示す第１ステージから第ｎ−１ステージ１２１，１２２，…，１２ｎ−１として、図５に示す回路４００を利用しているパイプライン型Ａ／Ｄ変換回路を従来のパイプライン型Ａ／Ｄ変換回路と呼ぶ。
【００２３】
このような従来のパイプライン型Ａ／Ｄ変換回路では、各ステージにおける上記の式で表わされる入出力特性即ち利得（ゲイン）は、各ステージに備えられている２つのキャパシタの容量Ｃｆ，Ｃｓの比によって決定される。
【００２４】
しかしながら、図５に示す回路４００は、この回路４００に備えられる２つのキャパシタの容量Ｃｆ，Ｃｓの比Ｃｓ／Ｃｆが所望の比（例えば１／１）になるように設計したとしても、キャパシタ単体毎の製造誤差などに起因して、所望の入出力特性が得られなくなる可能性があるという問題がある。
【００２５】
従来のパイプライン型Ａ／Ｄ変換回路では、各ステージに備えられる２つのキャパシタの容量Ｃｆ，Ｃｓの比によって各ステージの入出力特性が決定されるが、これらのキャパシタのミスマッチによって、各ステージに利得誤差（以下ゲインエラーと呼ぶ）が生じる。各ステージ内でゲインエラーが生じた場合には、パイプライン型Ａ／Ｄ変換回路の後段のステージになるにつれ変換誤差が大きくなり、パイプライン型Ａ／Ｄ変換回路の直線性（以下リニアリティと呼ぶ）特性を劣化させる原因となる。
【００２６】
そこで、パイプライン型Ａ／Ｄ変換回路の各ステージから出力された出力デジタル信号に所定のデジタル補正信号を加算することにより上記のゲインエラーを補正する補正方法や、上記のレファレンス信号にアナログ的な補正を施すことにより上記のゲインエラーを補正する補正方法が提案されている（例えば、特許文献１参照。）。
【００２７】
【特許文献１】
特開２００１−３１３５６５号公報  （段落番号０００２−０１２２
、第１図，第１２図）
【００２８】
【発明が解決しようとする課題】
しかしながら、上述の各ステージから出力された出力デジタル信号に所定のデジタル補正信号を加算してゲインエラーを補正する補正方法は、各ステージごとに上記のデジタル補正信号を記憶しておくためのメモリ回路を備えた補正回路が必要になる。また、上記のレファレンス信号にアナログ的な補正を施すことによりゲインエラーを補正する補正方法は、補正用のＤ／Ａコンバータを備えた補正回路が必要になる。つまり、両者の補正方法とも、ゲインエラーを補正するために、回路規模が大きく構成が複雑な補正回路を必要とするという問題がある。
【００２９】
本発明は、上記事情に鑑み、小規模かつ簡単な回路構成で、各ステージにおけるゲインエラーを補正しリニアリティ特性の劣化を抑制することができるパイプライン型Ａ／Ｄ変換回路を提供することを目的とする。
【００３０】
【課題を解決するための手段】
上記目的を達成する本発明のパイプライン型Ａ／Ｄ変換回路は、入力されたアナログ信号を所定のレファレンス信号に基づいて判定しデジタル信号に変換するとともに、そのデジタル信号に基づいて上記入力されたアナログ信号を演算増幅し出力するステージを複数段縦列接続したパイプライン型Ａ／Ｄ変換回路において、
上記複数段のステージのうち、少なくとも１つのステージが上記演算増幅の利得を調整する利得調整手段を有することを特徴とする。
【００３１】
本発明のパイプライン型Ａ／Ｄ変換回路によれば、例えば、各ステージの入出力特性が、所望の入出力特性とは異なっており、そのままではゲインエラーが生じてしまう可能性がある場合、パイプライン型Ａ／Ｄ変換回路にＡ／Ｄ変換を実行させる前に、各ステージにおいて所望の入出力特性が得られるように上記利得調整手段により各ステージの利得を調整することによりゲインエラーを補正することができる。このように各ステージのゲインエラーを補正することにより、リニアリティ特性の劣化を抑制することができる。
【００３２】
ここで、本発明のパイプライン型Ａ／Ｄ変換回路において、上記少なくとも１つのステージは、前記利得調整手段を制御する利得制御部をさらに有することが好ましい。
【００３３】
このような利得制御部を備えることにより、各ステージの利得を調整することによりゲインエラーを補正することができる。
【００３４】
また、本発明のパイプライン型Ａ／Ｄ変換回路において、上記少なくとも１つのステージは、複数のキャパシタアレイとこれら複数のキャパシタアレイの一端が共通に入力される演算増幅器から構成される演算回路と、利得制御部とを備え、
上記演算回路は、上記入力されたアナログ信号、レファレンス信号および上記演算増幅器の出力をそれぞれサンプリングステップおよびホールドステップ時にスイッチを切り換えて各キャパシタアレイの他端へ入力することによりチャージ分配して演算増幅を行なうものであって、
上記利得制御部は、上記複数のキャパシタアレイを構成する個々のキャパシタの増減を制御することにより上記演算回路の利得を調整するものであることが好ましい。
【００３５】
上記演算回路および上記利得制御部を備えるステージの利得は、この演算回路の利得であり、その利得は、上記利得制御部により上記複数のキャパシタアレイの各容量値を制御することにより調整される。これにより、上記演算回路および上記利得制御部を備えるステージのゲインエラーを補正することにより、リニアリティ特性の劣化を抑制することができる。
【００３６】
【発明の実施の形態】
以下、本発明の実施形態について説明する。
【００３７】
ここで、これから説明する本発明のパイプライン型Ａ／Ｄ変換回路の一実施形態とは、図１に示すパイプライン型Ａ／Ｄ変換回路１０の第１ステージから第ｎ−１ステージ１２１，１２２，…，１２ｎ−１として、後述する図２に示す回路２００を用いたパイプライン型Ａ／Ｄ変換回路である。
【００３８】
図２は、本発明のパイプライン型Ａ／Ｄ変換回路が備えている各ステージの回路の一例を示す図である。
【００３９】
図２に示す回路２００は、図１に示すブロック図における前段の回路（サンプルホールド回路１１あるいは前段のステージ）からの入力アナログ信号Ｖｉｎと、この入力アナログ信号Ｖｉｎと絶対値が同一で符号が反転している反転アナログ信号−Ｖｉｎと、絶対値が相互に同一で符号が相互に反転している２つのレファレンス信号Ｖｒｅｆ，−Ｖｒｅｆを用い、後述する入出力特性に従って後段のステージに出力アナログ信号Ｖｏｕｔを出力する演算回路２１０を備えている。ここで、入力アナログ信号Ｖｉｎは、図１に示すブロック図における前段の回路（サンプルホールド回路１１あるいは前段のステージ）からの出力であり、出力アナログ信号Ｖｏｕｔは後段のステージに入力される。また、上記の反転アナログ信号−Ｖｉｎは、上記の入力アナログ信号Ｖｉｎの符号を反転回路２３０で反転させることにより生成される。
【００４０】
ここで、図２に示す回路２００が備えているレファレンス信号生成部は、図５を参照して説明した従来のパイプライン型Ａ／Ｄ変換回路のステージの回路４００が備えているレファレンス信号生成部４４０と同様に、レファレンス信号Ｖｒｅｆ、反転レファレンス信号−Ｖｒｅｆ、閾値Ｖｒｅｆ／４、反転閾値−Ｖｒｅｆ／４を生成する部分である。また、この他に、図２に示す回路２００の構成要素の中で、図５に示す回路４００の対応する構成要素と同様の働きをするものは、サブＡ／Ｄコンバータと、サブＡ／Ｄコンバータのコンパレータからの出力信号に応じて後述する３つのスイッチ２２２，２２３，２２４をオンオフ制御するレファレンス・スイッチ制御回路である。そこで、図２ではこれらの構成要素には図５と同一の符号を付し、以下の説明では詳細な説明を省略する。
【００４１】
図２に示す演算回路２１０において、演算増幅器２１１のマイナス入力端子２１１ａは第１スイッチ２１５を経由してグラウンドＳＧに接続するよう構成され、プラス入力端子２１１ｂは直接グラウンドＳＧに接続されている。さらに演算増幅器２１１の出力端子２１１ｃはアナログ出力端子２１０ａに接続されている。
【００４２】
キャパシタ２１２の一端は演算増幅器２１１のマイナス入力端子２１１ａに接続され、他端は第３スイッチ２１７を経由してアナログ入力端子２１０ｂに、また第２スイッチ２１６を経由して演算増幅器２１１の出力端子２１１ｃに接続するよう構成されている。
【００４３】
ここで、図２に示す回路２００の他の部分を説明する前に、演算増幅器２１１のマイナス入力端子２１１ａと第４スイッチ２１８との間に接続されている第１キャパシタアレイ２１３の構成について図３を参照して説明する。また、演算増幅器２１１のマイナス入力端子２１１ａと第７スイッチ２２１との間に接続されている第２キャパシタアレイ２１４の構成は第１キャパシタアレイ２１３の構成と同一であるので、その第２キャパシタアレイ２１４の構成についての説明を省略する。
【００４４】
図３は、図２に示す第１キャパシタアレイを示す図である。
【００４５】
図３に示すように、第１キャパシタアレイ２１３は、相互に直列接続されたスイッチとサブキャパシタとで構成された複数のキャパシタユニット２１３１，２１３２…２１３ｎを、第１端子２１３ａと第２端子２１３ｂの間に相互に並列接続することにより構成されている。そして、この第１キャパシタアレイ２１３の容量値は、上記の複数のキャパシタユニット２１３１，２１３２…２１３ｎのうち何個のキャパシタユニットのスイッチがオンしているかによって決定される。ここで、これら複数のキャパシタユニットがそれぞれ備えているスイッチは、後述する利得制御部２２５（図２参照）から第３端子２１３ｃに入力される制御信号によりオンオフ制御され、これにより、第１キャパシタアレイ２１３の容量値が調整される。
【００４６】
ここで、再び図２を参照し、図２に示す回路２００を説明する。
【００４７】
第１キャパシタアレイ２１３の第１端子２１３ａは演算増幅器２１１のマイナス入力端子２１１ａに接続され、第２端子２１３ｂは第４スイッチ２１８を経由してアナログ入力端子２１０ｂに接続されるよう構成されている。また、第１キャパシタアレイ２１３の第２端子２１３ｂとアナログ入力端子２１０ｂとの間には、第４スイッチ２１８に対して並列に第５スイッチ２１９が接続されている。さらに、第１キャパシタアレイ２１３の第２端子２１３ｂは、第６スイッチ２２０を経由して反転アナログ入力端子２１０ｃに接続するよう構成されている。
【００４８】
第２キャパシタアレイ２１４の第１端子２１４ａは演算増幅器２１１のマイナス入力端子２１１ａに接続され、第２端子２１４ｂは第７スイッチ２２１を経由してアナログ入力端子２１０ｂに接続するよう構成されている。さらに、第２キャパシタアレイ２１４の第２端子２１４ｂは、第８スイッチ２２２を経由してレファレンス信号入力端子２１０ｄに、第９スイッチ２２３を経由してグラウンドＳＧに、第１０スイッチ２２４を経由して反転レファレンス信号入力端子２１０ｅにそれぞれ接続するよう構成されている。
【００４９】
ここで、図３を参照して説明した第１キャパシタアレイ２１３と第２キャパシタアレイ２１４がそれぞれ備えている複数のスイッチと、後述する２つのスイッチ２１９，２２０は利得制御部２２５によりオンオフ制御される。
【００５０】
さらに、演算回路２１０が備えている第１から第４スイッチ２１５，２１６，２１７，２１８および第７スイッチ２２１は、制御回路２４０によりオンオフ制御される。
【００５１】
図２に示す演算回路２１０において、アナログ入力端子２１０ｂには、図１に示すブロック図において前段の回路（サンプルホールド回路１１あるいは前段のステージ）の出力がアナログ入力信号Ｖｉｎとして入力され、反転アナログ入力端子２１０ｃには上記の反転回路２３０からアナログ入力信号Ｖｉｎと絶対値が同一で符号が反転した反転アナログ入力信号−Ｖｉｎが入力される。また、レファレンス信号入力端子２１０ｄにはレファレンス信号Ｖｒｅｆが、反転レファレンス信号入力端子２１０ｅにはレファレンス信号Ｖｒｅｆと絶対値が同一で符号が反転した反転レファレンス信号−Ｖｒｅｆが、それぞれレファレンス信号生成部４４０から入力される。
【００５２】
ここで、以下の説明ではキャパシタ２１２、第１キャパシタアレイ２１３、第２キャパシタアレイ２１４に電荷を蓄積（サンプリング）する期間をサンプリングステップ、これらの容量素子に蓄えられた電荷を保持（ホールド）する期間をホールドステップと呼ぶ。
【００５３】
まず、サンプリング，ホールドを行うにあたり、第１キャパシタアレイ２１３と第２キャパシタアレイ２１４がそれぞれ備えている複数のスイッチのうち、指示信号Ｓ１，Ｓ２に応じた利得制御部２２５の指示により所定のスイッチがオンすることにより、それぞれのキャパシタアレイの容量を所望の値に設定しておく。
【００５４】
次に、サンプリングステップ中は、制御回路２４０の指示により、第１スイッチ２１５と第３スイッチ２１７と第４スイッチ２１８と第７スイッチ２２１とをオンとする。
【００５５】
図２に示す演算回路の、上記以外の全てのスイッチはサンプリングステップ中オフしている。
【００５６】
この結果、サンプリングステップ中は、キャパシタ２１２と第１キャパシタアレイ２１３と第２キャパシタアレイ２１４のアナログ入力端子２１０ｂ側に、入力アナログ信号Ｖｉｎが供給される。このとき、サンプリングステップ中にキャパシタ２１２と第１キャパシタアレイ２１３と第２キャパシタアレイ２１４に蓄積される全電荷量Ｑｓａｍは、入力アナログ信号電圧をＶｉｎ、キャパシタ２１２の容量をＣｆ、第１キャパシタアレイ２１３の容量をＣｓ１、第２キャパシタアレイ２１４の容量をＣｓ２とすると、以下の式のようになる。
【００５７】
Ｑｓａｍ＝Ｖｉｎ×（Ｃｆ＋Ｃｓ１＋Ｃｓ２）………（４）
また、このサンプリングステップ中に、図２に示すサブＡ／Ｄコンバータ４３０のコンパレータ４３１は、入力アナログ信号Ｖｉｎと、２つの閾値Ｖｒｅｆ／４，−Ｖｒｅｆ／４とを比較し、比較結果に応じた信号をレファレンス・スイッチ制御回路４７０に出力する。さらに、この比較結果に応じた信号をデコーダ４３２によりデコードしデジタル信号Ｄｏｕｔとして出力する。
【００５８】
次に、上記のホールドステップ中は、制御回路２４０の指示により、第１スイッチ２１５と第３スイッチ２１７と第４スイッチ２１８と第７スイッチ２２１とをオフとし、第２スイッチ２１６をオンとする。ここで、第１キャパシタアレイ２１３と第２キャパシタアレイ２１４がそれぞれ備えている複数のスイッチそれぞれのオンオフ状態は、上記のサンプリングステップ中の状態がそのまま維持されている。さらに、ホールドステップ中は図５に示す回路４００と同様、レファレンス・スイッチ制御回路４７０の指示により第８スイッチ２２２、第９スイッチ２２３、第１０スイッチ２２４のいずれかがオンしている。また、ホールドステップ中は、利得制御部２２５の指示により、第５スイッチ２１９と第６スイッチ２２０のうちのどちらかがオンしている。ここで、第５スイッチ２１９と第６スイッチ２２０のオンオフ制御については後述する。
【００５９】
この結果、ホールドステップ中は、キャパシタ２１２の前述した他端（アナログ入力端子２１０ｂ側）に第２スイッチ２１６を介して回路２００のアナログ出力端子２１０ａから出力アナログ信号Ｖｏｕｔが供給され、第１キャパシタアレイ２１３の第２端子２１３ｂ（アナログ入力端子２１０ｂ側）に第５スイッチ２１９と第６スイッチ２２０のオンオフ状態に応じて入力アナログ信号Ｖｉｎと反転アナログ信号−Ｖｉｎのいずれかが供給される。さらに、ホールドステップ中は、第２キャパシタアレイ２１４の第２端子２１４ｂ（アナログ入力端子２１０ｂ側）に、第８スイッチ２２２と第９スイッチ２２３と第１０スイッチ２２４のオンオフ状態に応じてレファレンス信号Ｖｒｅｆ、グラウンドレベル、反転レファレンス信号−Ｖｒｅｆのいずれかが供給される。このとき、出力アナログ信号電圧をＶｏｕｔ、キャパシタ２１２の容量をＣｆ、第１キャパシタアレイ２１３の容量をＣｓ１、第２キャパシタアレイ２１４の容量をＣｓ２、ホールドステップ中に選択的に第２キャパシタアレイ２１４に供給される、レファレンス信号Ｖｒｅｆとグラウンドレベルと反転レファレンス信号−Ｖｒｅｆのうちのいずれかの電圧をＲｅｆ、ホールドステップ中に選択的に第１キャパシタアレイ２１３に供給される、入力アナログ信号電圧をＶｉｎ、反転アナログ信号電圧を−Ｖｉｎとすると、キャパシタ２１２と第１キャパシタアレイ２１３と第２キャパシタアレイ２１４に保持されている電荷量Ｑｈｏｌは、第１キャパシタアレイ２１３に入力アナログ信号電圧Ｖｉｎが供給されたときには以下の式のように表わされる。
【００６０】
Ｑｈｏｌ＝Ｖｏｕｔ×Ｃｆ＋Ｒｅｆ×Ｃｓ２＋Ｖｉｎ×Ｃｓ１………（５）
また、上記の電荷量Ｑｈｏｌは、第１キャパシタアレイ２１３に反転入力アナログ信号電圧−Ｖｉｎが供給されたときには以下の式のように表わされる。
【００６１】
Ｑｈｏｌ＝Ｖｏｕｔ×Ｃｆ＋Ｒｅｆ×Ｃｓ２−Ｖｉｎ×Ｃｓ１………（６）
ここで、電荷保存則が成り立つのでＱｓａｍ＝Ｑｈｏｌとなる。従って出力アナログ信号電圧Ｖｏｕｔは、第１キャパシタアレイ２１３に入力アナログ信号電圧Ｖｉｎが供給されたときには、上記の（４），（５）式から以下の式のように表わされる。
【００６２】
Ｖｏｕｔ＝（１＋（Ｃｓ１＋Ｃｓ２）／Ｃｆ−Ｃｓ１／Ｃｆ）×Ｖｉｎ−（Ｃｓ２／Ｃｆ）×Ｒｅｆ………（７）
また、上記の出力アナログ信号電圧Ｖｏｕｔは、第１キャパシタアレイ２１３に反転入力アナログ信号電圧−Ｖｉｎが供給されたときには、上記の（５），（７）式から以下の式のように表わされる。
【００６３】
Ｖｏｕｔ＝（１＋（Ｃｓ１＋Ｃｓ２）／Ｃｆ＋Ｃｓ１／Ｃｆ）×Ｖｉｎ−（Ｃｓ２／Ｃｆ）×Ｒｅｆ………（８）
ここで、本実施形態では、第１キャパシタアレイ２１３の容量Ｃｓ１と第２キャパシタアレイ２１４の容量Ｃｓ２は、両者の和Ｃｓがキャパシタ２１２の容量Ｃｆと等しくなるように設定されている。即ち、Ｃｓ１＋Ｃｓ２＝Ｃｓ＝Ｃｆである。そこで、（７）式および（８）式はそれぞれ以下の（９）式および（１０）式のようになる。
【００６４】
Ｖｏｕｔ＝（２−Ｃｓ１／Ｃｓ）×Ｖｉｎ−（Ｃｓ２／Ｃｓ）×Ｒｅｆ………（９）
Ｖｏｕｔ＝（２＋Ｃｓ１／Ｃｓ）×Ｖｉｎ−（Ｃｓ２／Ｃｓ）×Ｒｅｆ………（１０）
これらの式のうち（９）式は、ホールドステップ中に図２に示す利得制御部２２５によって第５スイッチ２１９がオンされるように制御されたときの出力アナログ信号電圧Ｖｏｕｔを示す式であり、（１０）式は第６スイッチ２２０がオンされるように制御されたときの出力アナログ信号電圧Ｖｏｕｔを示す式である。
【００６５】
（９）式および（１０）式から明らかなように、本実施形態では、まず、第１キャパシタアレイ２１３と第２キャパシタアレイ２１４を構成するキャパシタユニットのスイッチの制御によるこれら各キャパシタアレイの容量値を変更し、かつ第５スイッチ２１９と第６スイッチ２２０の制御を行うことにより、演算回路２１０の利得補正を行うことが可能となる。
【００６６】
図４は、図２に示す第１キャパシタアレイの容量と第２キャパシタアレイの容量に応じた、図２に示す回路の入出力特性を示す表である。
【００６７】
図４に示す表１には、図２に示す第１キャパシタアレイ２１３の容量Ｃｓ１と第２キャパシタアレイ２１４の容量Ｃｓ２として３つの例をあげ、それぞれ、上記のホールドステップ中に図２に示す第５スイッチ２１９をオンする場合と第６スイッチ２２０をオンする場合の、図２に示す回路２００の入出力特性が記載されている。
【００６８】
ここで、本実施形態では、設計時に、図２に示す第１キャパシタアレイ２１３の容量Ｃｓ１と第２キャパシタアレイ２１４の容量Ｃｓ２は、図４に示す表１におけるケース３の容量に（Ｃｓ１＝０，Ｃｓ２＝Ｃｓ）設定されている。さらに、図２に示す第５スイッチ２１９が上記のホールドステップ中にオンするように設定されている。
【００６９】
このとき、例えば、製造誤差などに起因してキャパシタ２１２の容量Ｃｆが、設計時に予定していた容量とは異なる容量（例えば１．２５Ｃｓ）になってしまっているとする。
【００７０】
このような場合、本実施形態では、図２に示す回路２００の現在の入出力特性（上記の例では、１．８×Ｖｉｎ−０．８Ｒｅｆ）を補正し、設計時に予定していた、図３に示す表１におけるケース３の入出力特性（２×Ｖｉｎ−Ｒｅｆ）に設定し直す。
【００７１】
この補正では、まずユーザは、図２に示す第１キャパシタアレイ２１３の容量Ｃｓ１と第２キャパシタアレイ２１４の容量Ｃｓ２を変更し（上記の例では、Ｃｓ１を０から０．２５Ｃｓ、Ｃｓ２をＣｓから０．７５Ｃｓに変更）、図２に示す第５スイッチ２１９と第６スイッチ２２０のホールドステップ中のオンオフ状態を適宜変更（上記の例では、ホールドステップ中にオンするスイッチを、第５スイッチ２１９から第６スイッチ２２０に変更）する。
【００７２】
ここまでの補正で得られる入出力特性（上記の例では、２×Ｖｉｎ−０．６Ｒｅｆ）では、レファレンス信号のレベル（上記の例では、−０．６Ｒｅｆ）が、設計時に予定していたレベル（本実施形態では、−Ｒｅｆ）とは異なっている。そこで、図２に示すレファレンス信号Ｖｒｅｆおよび反転レファレンス信号−Ｖｒｅｆの値をレファレンス信号生成部４４０により適宜変更（上記の例では、レファレンス信号Ｖｒｅｆの値をＶｒｅｆ／０．６、反転レファレンス信号−Ｖｒｅｆの値を−Ｖｒｅｆ／０．６に変更）する。
【００７３】
本実施形態では、図１に示すパイプライン型Ａ／Ｄ変換回路１０が備えている、図２に示す回路構成の第１ステージから第ｎ−１ステージ１２１，１２２，…，１２ｎ−１のうちで、入出力特性が、設計時に予定していた所望の入出力特性と異なっているものに対して、パイプライン型Ａ／Ｄ変換回路１０にＡ／Ｄ変換を実行させる前に、上記のような処理を施し各ステージの入出力特性を所望の入出力特性に設定し直すことにより、各ステージのゲインエラーを補正し、パイプライン型Ａ／Ｄ変換回路１０のリニアリティの劣化を抑制することができる。
【００７４】
尚、ここまでに説明した実施形態では、シングルエンド方式のアナログ信号を処理するパイプライン型Ａ／Ｄ変換回路を例に挙げて説明したが、これに限るものではなく、本発明は、差動方式のアナログ信号を処理するパイプライン型Ａ／Ｄ変換回路にも適用できる。
【００７５】
ここで、上記の実施形態において、パイプライン型Ａ／Ｄ変換回路を構成する各ステージの回路は、図２に示すように、キャパシタ２１２および２つのキャパシタアレイ２１３，２１４を用いた回路２００である。また、前述したように、従来のパイプライン型Ａ／Ｄ変換回路を構成する各ステージの回路の一例としては、図５に示すように、第１および第２キャパシタ４１２，４１３を用いた回路４００が挙げられる。ここで、図２に示す回路２００と図５に示す回路４００とを比較すると、図２に示す回路２００は、図５に示す回路４００を構成する要素のうち、第２キャパシタ４１３を２つのキャパシタアレイ２１３，２１４（図２参照）に置き換えて構成した例であることがわかる。しかし、本発明のパイプライン型Ａ／Ｄ変換回路を構成する各ステージの回路は、このような実施形態に限られるものではなく、図５に示す回路４００を構成する要素のうち、第１キャパシタ４１２をキャパシタアレイに置き換えて構成してもよい。
【００７６】
【発明の効果】
以上説明したように、本発明のパイプライン型Ａ／Ｄ回路によれば、小規模かつ簡単な回路構成で、各ステージにおけるゲインエラーを補正しリニアリティ特性の劣化を抑制することができる。
【図面の簡単な説明】
【図１】図１はパイプライン型Ａ／Ｄ変換回路の全体的な構成の一例を示すブロック図である。
【図２】図２は、本発明のパイプライン型Ａ／Ｄ変換回路が備えている各ステージの回路の一例を示す図である。
【図３】図３は、図２に示す第１キャパシタアレイを示す図である。
【図４】図４は、図２に示す第１キャパシタアレイの容量と第２キャパシタアレイの容量に応じた、図２に示す回路の入出力特性を示す表である。
【図５】図５は、図１に示す第１ステージから第ｎ−１ステージとして従来から利用されている回路の一例を示す図である。
【符号の説明】
１０    パイプライン型Ａ／Ｄ変換回路
１１    サンプルホールド回路
１２１，１２２，…，１２ｎ−１，１２ｎ    ステージ
１３    デジタル信号出力回路
２００，４００    回路
２１０，４１０    演算回路
２１０ａ，４１０ａ    アナログ出力端子
２１０ｂ，４１０ｂ    アナログ入力端子
２１０ｃ    反転アナログ入力端子
２１０ｄ，４１０ｃ    レファレンス信号入力端子
２１０ｅ，４１０ｄ    反転レファレンス信号入力端子
２１１，４１１    演算増幅器
２１１ａ，４１１ａ    マイナス入力端子
２１１ｂ，４１１ｂ    プラス入力端子
２１１ｃ，４１１ｃ    出力端子
２１２    キャパシタ
２１３    第１キャパシタアレイ
２１３ａ，２１４ａ    第１端子
２１３ｂ，２１４ｂ    第２端子
２１３ｃ    第３端子
２１３１，２１３２，…，２１３ｎ    キャパシタユニット
２１４    第２キャパシタアレイ
２１５，４１４    第１スイッチ
２１６，４１５    第２スイッチ
２１７，４１６    第３スイッチ
２１８，４１７    第４スイッチ
２１９，４１８    第５スイッチ
２２０，４１９    第６スイッチ
２２１，４２０    第７スイッチ
２２２    第８スイッチ
２２３    第９スイッチ
２２４    第１０スイッチ
２２５    利得制御部
２３０    反転回路
２４０，４８０    制御回路
４１２    第１キャパシタ
４１３    第２キャパシタ
４３０    サブＡ／Ｄコンバータ
４３０ａ    第１入力端子
４３０ｂ    第２入力端子
４３０ｃ    第３入力端子
４３０ｄ    デジタル出力端子
４３１    コンパレータ
４３２    デコーダ
４４０    レファレンス信号生成部
４７０    レファレンス・スイッチ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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