(57)【要約】【課題】間隔が狭いゲート電極間を層間絶縁膜で確実に埋め込み、半導体装置の信頼性を向上させる。【解決手段】半導体基板１上にゲート電極５ａ，５ｂを形成し、ゲート電極５ａ，５ｂの側壁上にサイドウォール７ａ，７ｂを形成する。それから、高密度プラズマＣＶＤ法を用いて、隣り合うゲート電極５ａ，５ｂのサイドウォール７ａ，７ｂ間を埋めるように、アンドープの酸化シリコン膜からなる絶縁膜１２ａを形成し、その上に高密度プラズマＣＶＤ法を用いてリンをドープした酸化シリコン膜からなる絶縁膜１２ｂを形成して、２層構造の層間絶縁膜を形成する。【選択図】    図３
2004172451.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１ゲート電極および第２ゲート電極を形成する工程、
（ｃ）高密度プラズマＣＶＤ法を用いて、前記第１ゲート電極と前記第２ゲート電極との間を埋めるように、アンドープの酸化シリコン膜からなる第１絶縁膜を形成する工程、
（ｄ）前記第１絶縁膜上に、前記第１絶縁膜とは異なる酸化シリコン膜からなる第２絶縁膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１ゲート電極および第２ゲート電極を形成する工程、
（ｃ）高密度プラズマＣＶＤ法を用いて、前記第１ゲート電極と前記第２ゲート電極との間を埋めるように、アンドープの酸化シリコン膜からなる第１絶縁膜を形成する工程、
（ｄ）高密度プラズマＣＶＤ法を用いて、前記第１絶縁膜上に不純物をドープした酸化シリコン膜からなる第２絶縁膜を形成する工程、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に第１ゲート電極および第２ゲート電極を形成する工程、
（ｃ）高密度プラズマＣＶＤ法を用いて、前記第１ゲート電極と前記第２ゲート電極との間を埋めるように、アンドープの酸化シリコン膜からなる第１絶縁膜を形成する工程、
（ｄ）高密度プラズマＣＶＤ法を用いて、前記第１絶縁膜上にリンをドープした酸化シリコン膜からなる第２絶縁膜を形成する工程、
を有し、
前記（ｃ）工程において前記第１ゲート電極と前記第２ゲート電極との間の前記第１絶縁膜で埋めるべき領域の幅が０．０７μｍ以下であることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に形成された第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間に形成された、アンドープの酸化シリコン膜からなる第１絶縁膜と、
前記第１絶縁膜上に形成された、不純物をドープした酸化シリコン膜からなる第２絶縁膜と、
を有することを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された第１ゲート電極および第２ゲート電極と、
前記第１ゲート電極の前記第２ゲート電極に対向する側壁上に形成された第１側壁絶縁膜と、
前記第２ゲート電極の前記第１ゲート電極に対向する側壁上に形成された第２側壁絶縁膜と、
前記第１側壁絶縁膜と前記第２側壁絶縁膜との間に形成された、アンドープの酸化シリコン膜からなる第１絶縁膜と、
前記第１絶縁膜上に高密度プラズマＣＶＤ法を用いて形成された、リンをドープした酸化シリコン膜からなる第２絶縁膜と、
を有し、
前記第１側壁絶縁膜と前記第２側壁絶縁膜との間における前記第１絶縁膜の厚みが、前記第１側壁絶縁膜および前記第２側壁絶縁膜の高さよりも小さいことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術および半導体装置に関し、特に、絶縁膜によるゲート電極間の埋込みに適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、半導体基板にＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を形成した後、ＭＩＳＦＥＴのゲート電極を覆うように、層間絶縁膜が形成される。この際、隣り合うゲート電極間は層間絶縁膜の材料で埋め込まれる。
【０００３】
近年、半導体装置の小型化、高集積化に伴い、半導体基板に形成される集積回路パターンの微細化が進んでいる。このため、層間絶縁膜で埋め込むべきゲート電極間の間隔（スペース）が小さく（狭く）なってきている。
【０００４】
【発明が解決しようとする課題】
ゲート電極間のスペースが狭くなってくると、層間絶縁膜を形成する際に、ゲート電極間が層間絶縁膜の材料で完全には満たされなくなる。層間絶縁膜によるゲート電極間の埋込みが不完全（不十分）であると、製造される半導体装置の信頼性が低下してしまう。例えば、層間絶縁膜にコンタクトホールを形成してプラグを埋め込む場合、ゲート電極間の層間絶縁膜による埋込みが不完全な領域にプラグ形成用の導電体材料が侵入し、隣り合うプラグ間がショートしてしまう恐れがある。
【０００５】
本発明の目的は、絶縁膜によるゲート電極間の埋込み性を向上できる半導体装置の製造方法および半導体装置を提供することにある。
【０００６】
本発明の他の目的は、信頼性を向上できる半導体装置の製造方法および半導体装置を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、隣り合うゲート電極間に高密度プラズマＣＶＤ法を用いてアンドープの酸化シリコン膜を形成し、その上に他の酸化シリコン膜を形成したものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１１】
本実施の形態の半導体装置の製造工程および半導体装置を図面を参照して説明する。
【００１２】
図１〜図５は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【００１３】
まず、図１に示されるように、例えばｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１に、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などにより、素子分離領域２を形成する。
【００１４】
次に、半導体基板１に、その主面から所定の深さに渡ってｐ型ウエル３を形成する。ｐ型ウエル３は、ホウ素などの不純物をイオン注入することなどによって形成される。
【００１５】
次に、ｐ型ウエル３の表面に、薄い酸化膜などからなるゲート絶縁膜４を、例えば熱酸化法などによって形成する。
【００１６】
次に、ゲート絶縁膜４上にゲート電極５ａ，５ｂを形成する。ゲート電極５ａ，５ｂは、例えば、ゲート絶縁膜４上に低抵抗の多結晶シリコン膜を形成し、フォトレジスト法などを用いて多結晶シリコン膜をパターン化することにより形成することができる。ゲート電極５ａ，５ｂ上には保護膜（キャップ絶縁膜）を形成することもできる。ゲート電極５ａ，５ｂは、図１の紙面に垂直な方向に延在している。
【００１７】
次に、ｐ型ウエル３のゲート電極５ａ，５ｂの両側の領域にリンなどの不純物をイオン注入して、低不純物濃度のｎ−型の半導体領域６を形成する。
【００１８】
次に、ゲート電極５ａ，５ｂの側壁上に、窒化シリコンまたは酸化シリコンなどからなる側壁スペーサ（ｓｉｄｅ  ｗａｌｌ  ｓｐａｃｅｒ）またはサイドウォール（側壁絶縁膜）７ａ，７ｂを形成する。このとき、ゲート電極５ａ（第１ゲート電極）の側壁上にサイドウォール（第１側壁絶縁膜）７ａが形成され、ゲート電極５ｂ（第２ゲート電極）の側壁上にサイドウォール（第２側壁絶縁膜）７ｂが形成される。サイドウォール７ａ，７ｂは、例えば、半導体基板１上にゲート電極５ａ，５ｂを覆うように酸化シリコン膜などを形成し、その酸化シリコン膜をエッチバックすることなどにより形成することができる。
【００１９】
次に、ｐ型ウエル３のゲート電極５ａ，５ｂおよびサイドウォール７ａ，７ｂの両側の領域にリンなどの不純物をイオン注入することにより、ｎ＋型の半導体領域８（ソース、ドレイン）を形成する。
【００２０】
このようにして、２個のｎチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）９ａ，９ｂが形成される。
【００２１】
次に、必要に応じて、半導体基板１の露出部（ｎ＋型の半導体領域８）とゲート電極５上に、コバルトシリサイドやチタンシリサイドなどの金属シリサイド層１０を形成する。以降の説明では、ゲート電極５ａ，５ｂには、その上部の金属シリサイド層１０を含むものとする。
【００２２】
次に、半導体基板１の全面上に、ゲート電極５ａ，５ｂを覆うように、相対的に薄い窒化シリコン膜からなる絶縁膜１１を形成する。絶縁膜１１は後述するコンタクトホールの形成工程でエッチングストッパ膜として機能する。また、絶縁膜１１の厚みは薄いので、ゲート電極５ａ，５ｂの間を完全に埋めることはない。これにより、図１に示される構造が得られる。絶縁膜１１は不要であれば、その形成は省略することもできる。
【００２３】
次に、図２に示されるように、半導体基板１の全面上に、すなわち絶縁膜１１上に、ゲート電極５ａ，５ｂの間（のスペース）を埋める（満たす）ように酸化シリコンなどからなる相対的に厚い層間絶縁膜１２を形成する。図３は、図２のゲート電極５ａ，５ｂ近傍の領域の部分拡大図（断面図）に対応する。理解を簡単にするために、図３においては、半導体基板１のｎ−型の半導体領域６、ｎ＋型の半導体領域８および金属シリサイド層１０などについては図示を省略している。
【００２４】
本実施の形態では、層間絶縁膜１２は、下層の絶縁膜１２ａと上層の絶縁膜１２ｂとの積層膜（２層構造）からなる。絶縁膜１２ａは、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成されたノンドープまたはアンドープ（ｕｎｄｏｐｅ）の酸化シリコン膜、ここではＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜からなる。絶縁膜１２ｂは、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ：Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成された、不純物（例えばリン（Ｐ））をドープ（添加）した酸化シリコン膜、ここではＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜からなる。なお、本実施の形態では、アンドープの酸化シリコン膜（不純物をドープしない酸化シリコン膜）とは、特定の不純物を意図的には添加しない酸化シリコン膜を言うが、意図しない不純物が原材料中の微量な不純物や製造装置などからの混入物として含まれていてもよい。また、不純物をドープした酸化シリコン膜とは、特定の不純物を意図的に添加した酸化シリコン膜を言う。
【００２５】
次に、図４に示されるように、フォトリソグラフィ法などを用いることにより、層間絶縁膜１２にコンタクトホール１３を形成する。コンタクトホール１３の底部では、半導体基板１の主面の一部、例えばｎ＋型の半導体領域８の一部、やゲート電極５ａ，５ｂの一部などが、金属シリサイド層１０を介して露出される。コンタクトホール１３は、例えば次のようにして形成することができる。まず、層間絶縁膜１２上に図示しないフォトレジストパターンを形成し、そのフォトレジストパターンをエッチングマスクとして酸化シリコン膜からなる層間絶縁膜１２をドライエッチングしてコンタクトホール１３を形成する。この際、窒化シリコン膜からなる絶縁膜１１がエッチングストッパ膜として機能する。それから、コンタクトホール１３の底部で露出する絶縁膜１１をドライエッチングして、コンタクトホール１３が完成する。そして、コンタクトホール形成後の前洗浄処理（例えばフッ酸（ＨＦ）と水の混合液などによる洗浄（ウェットエッチング）処理）を行って、コンタクトホール１３の底部の自然酸化膜などを除去する。
【００２６】
次に、コンタクトホール１３を窒化チタン（ＴｉＮ）膜などかなるバリア膜１４ａを介して埋め込むプラグ１４を形成する。プラグ１４は、タングステン（Ｗ）などからなり、例えば次のようにして形成できる。コンタクトホール１３の内部を含む層間絶縁膜１２上に窒化チタン膜をスパッタリング法などによって形成した後、窒化チタン膜上にタングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によってコンタクトホール１３を埋めるように形成し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法などによって層間絶縁膜１２の上面が露出するようにタングステン膜および窒化チタン膜を除去することによってバリア膜１４ａおよびプラグ１４が形成される。
【００２７】
次に、図５に示されるように、プラグ１４が埋め込まれた層間絶縁膜１２上に、チタン膜１５ａ、窒化チタン膜１５ｂ、アルミニウム膜１５ｃ、チタン膜１５ｄおよび窒化チタン膜１５ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法などを用いてパターン化して、配線（第１層配線）１５を形成する。アルミニウム膜１５ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線１５はプラグ１４を介して、ｎ＋型の半導体領域８またはゲート電極５ａ，５ｂなどと電気的に接続する。
【００２８】
次に、層間絶縁膜１２上に、配線１５を覆うように、層間絶縁膜１６が形成される。その後、図示は省略するが、必要に応じて、コンタクトホール１３と同様にして層間絶縁膜１６に配線１５の一部を露出するスルーホールが形成され、プラグ１４や配線１５と同様にして、スルーホールを埋めるプラグや、プラグを介して配線１５に電気的に接続する第２層配線が形成され、層間絶縁膜１６上に、第２層配線を覆うように層間絶縁膜が形成される。
【００２９】
以上のように構成される半導体装置の製造工程および半導体装置のうち、本実施の形態の特徴である層間絶縁膜１２についてより詳細に説明する。
【００３０】
本実施の形態では、上記のように、層間絶縁膜１２は、高密度プラズマＣＶＤ法を用いて形成されたアンドープの（不純物を添加しない）酸化シリコン膜、ここでは高密度プラズマＣＶＤ法を用いて形成されたＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（以下ＨＤＰ−ＵＳＧ膜という）、からなる絶縁膜１２ａと、高密度プラズマＣＶＤ法を用いて形成された不純物（例えばリン）をドープした酸化シリコン膜、ここでは高密度プラズマＣＶＤ法を用いて形成されたＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（以下ＨＤＰ−ＰＳＧ膜という）、からなる絶縁膜１２ｂとの積層膜からなる。
【００３１】
隣り合うゲート電極５ａ，５ｂ間の間隔（スペース、距離）が小さく（狭く）なってくると、層間絶縁膜（酸化シリコン膜）材料によるゲート電極５ａ，５ｂ間の完全な埋め込みは難しくなってくる。ＨＤＰ−ＵＳＧ膜は、埋込み性に優れており、比較的狭い間隔のゲート電極間を埋め込むことが可能である。しかしながら、本発明者の実験によれば、層間絶縁膜１２をＨＤＰ−ＵＳＧ膜だけで形成した場合、ゲート電極の間隔が狭くなってくると、ゲート電極間の上方にボイドが発生しやすくなる。図６は、層間絶縁膜１２に対応する層間絶縁膜をＨＤＰ−ＵＳＧ膜２１だけで形成した場合の比較例の要部断面図であり、図３に対応する領域が示されている。
【００３２】
図６に示されるように、ゲート電極５ａ，５ｂ（サイドウォール７ａ，７ｂ）間をＨＤＰ−ＵＳＧ膜２１で埋めた後もＨＤＰ−ＵＳＧ膜２１の成膜を続けると、ゲート電極５ａ，５ｂ間の上方領域においてボイド２２が発生する。ボイド２２の発生は、ゲート電極５ａ，５ｂおよびその側壁に形成したサイドウォール７ａ，７ｂ（からなる凸型構造体）の断面形状がテーパ形状を有し、ゲート電極５ａ，５ｂ間のＨＤＰ−ＵＳＧ膜２１を埋め込むべき領域がテーパ状の溝となっていることに起因する。アスペクト比が高くテーパ形状の溝にＨＤＰ−ＵＳＧ膜を埋め込むと、溝の上方にボイドが発生しやすい。
【００３３】
このようなボイド２２が生じると、製造される半導体装置の信頼性が低下する。例えば、図６の構造において、ＨＤＰ−ＵＳＧ膜２１にコンタクトホール１３を形成してプラグを埋め込むと、ボイド２２内にもプラグ形成用の導電材料（例えばタングステン）が埋め込まれる恐れがある。これは隣り合うプラグ（ゲート電極５ａ，５ｂ間に形成され、図６の紙面に垂直な方向に隣り合うプラグ）間のショートを引き起こす。このようなボイド２２の発生を防ぐには、成膜中のスパッタ成分を増大させてＨＤＰ−ＵＳＧ膜２１の埋込み性をより向上させることが考えられるが、その場合、絶縁膜１１やサイドウォール７ａ，７ｂの肩部が（スパッタエッチなどにより）削られてしまい、次工程（コンタクトホール１３を形成する工程）におけるドライエッチングでのプロセスマージンが確保できないという問題が発生してしまう。
【００３４】
また、ＨＤＰ−ＰＳＧ膜も埋込み性に優れており、比較的狭い間隔のゲート電極間を埋めることが可能である。このため、層間絶縁膜１２をＨＤＰ−ＰＳＧ膜（すなわち絶縁膜１２ｂ）だけで形成することも考えられる。図７は、層間絶縁膜１２に対応する層間絶縁膜をＨＤＰ−ＰＳＧ膜２３だけで形成した場合の比較例の要部断面図であり、図３に対応する領域が示されている。
【００３５】
本発明者の実験によれば、リンなどの不純物をドープすることで上記のようなボイド２２の発生を抑制できることが分かった。このため、図７のように層間絶縁膜１２をＨＤＰ−ＰＳＧ膜２３だけで形成した場合、上記のようなボイド２２は形成されない。しかしながら、図７に示されるゲート電極５ａ，５ｂ（サイドウォール７ａ，７ｂ）間の底部領域２４において、ゲート電極５ａ，５ｂ間を埋めるＨＤＰ−ＰＳＧ膜２３の膜質が弱くなり（例えば比較的ポーラスな膜が形成され）、ウェットエッチングに弱い（エッチングされやすい）構造となってしまう。このため、次工程（コンタクトホール１３を形成する工程）におけるウェットエッチング工程（コンタクトホール１３を開口した後に自然酸化膜などを除去するために行われるフッ酸などを用いる前洗浄処理）において、溝底部（ゲート電極５ａ，５ｂ間の底部領域２４）のウェットエッチレートが大きくなり、ショート不良が発生する恐れがある。例えば、ゲート電極５ａ，５ｂ間に形成したコンタクトホール（図７の紙面に垂直な方向に隣り合うコンタクトホール）同士が、上記ウェットエッチング工程（前洗浄処理）によってゲート電極５ａ，５ｂ間の底部領域２４において貫通し、各コンタクトホールに埋め込んだプラグ間がショートしてしまう恐れがある。
【００３６】
それに対して、本実施の形態では、図３に示されるように、まずＨＤＰ−ＵＳＧ膜からなる絶縁膜１２ａを形成してゲート電極５ａ，５ｂ（サイドウォール７ａ，７ｂ）間（のスペース）をある程度埋込み、その後ＨＤＰ−ＰＳＧ膜からなる絶縁膜１２ｂを形成して、絶縁膜１２ａおよび絶縁膜１２ｂの積層膜からなる層間絶縁膜１２を形成する。
【００３７】
下層として絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａを形成するので、ゲート電極５ａ，５ｂ間を適切な（ウェットエッチングに弱くない）膜質の絶縁膜（ＨＤＰ−ＵＳＧ膜）で的確に埋めることができる。ゲート電極５ａ，５ｂ間を埋めた後も絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａの成膜を継続すれば上記のようにボイド２２が発生するが、本実施の形態では、ゲート電極５ａ，５ｂ間を絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａで埋めた後は、ボイド発生点（ボイド２２が発生する領域）に到達する前に、絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａの成膜を終了して絶縁膜（ＨＤＰ−ＰＳＧ膜）１２ｂを成膜する。このため、上記のようなボイド２２が発生することはない。このため、ボイド２２の発生に起因するショート不良を防止することができる。また、絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａの成膜工程はボイドの発生を気にする必要がなくなるので、スパッタエッチを抑えたボトムアップデポジション中心の成膜工程（成膜条件）とすることができ、絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａの成膜工程中に絶縁膜１１やサイドウォール７ａ，７ｂの肩部が（スパッタエッチなどにより）削られるのを防止することができる。このため、コンタクトホール１３形成工程におけるドライエッチングでのプロセスマージンあるいはＳＡＣ（Ｓｅｌｆ  Ａｌｉｇｎ  Ｃｏｎｔａｃｔ）工程におけるプロセスマージンを確保することが可能となる。また、下層は絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａからなるので、図７の構造とは異なり、上記ウェットエッチング工程（コンタクトホール１３を開口した後の前洗浄処理）で、ゲート電極５ａ，５ｂ間の底部領域において下層の絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａが過剰にエッチングされることはなく、ショート不良の発生などを防止することができる。
【００３８】
従って、本実施の形態では、ゲート電極５ａ，５ｂ（サイドウォール７ａ，７ｂ）間を適切な膜質の絶縁膜（酸化シリコン膜）でボイドの発生なしに確実に埋めるようにして層間絶縁膜１２を形成することができる。このため、ショート不良の発生などを防止でき、半導体装置の信頼性を向上することができる。
【００３９】
また、本実施の形態では、絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａは、隣り合うゲート電極５ａ，５ｂ間を埋めるように（すなわちゲート電極５ａ，５ｂの互いに対向する側壁上に形成されたサイドウォール７ａ，７ｂ間を埋めるように）形成されているが、ゲート電極５ａ，５ｂ（サイドウォール７ａ，７ｂ）間の絶縁膜１２ａの成膜厚み（厚み）Ｔ１は、ゲート電極５ａ，５ｂの対向する側壁上に形成されたサイドウォール（側壁絶縁膜）７ａ，７ｂの高さ（半導体基板１の主面に垂直な方向の高さ）Ｈ１より小さい（Ｔ１＜Ｈ１）ことが好ましい。すなわち、ゲート電極５ａ，５ｂ間における絶縁膜１２ａと絶縁膜１２ｂの界面の高さ位置（半導体基板１の主面に垂直な方向の高さ位置）が、ゲート電極５ａ，５ｂ上における絶縁膜１１の上面の高さ位置（絶縁膜１１の形成が省略される場合はゲート電極５ａ，５ｂの上面の高さ位置あるいはゲート電極５ａ，５ｂ上の保護膜の上面の高さ位置）よりも低いことが好ましい。これにより、ボイド発生点（ボイド２２が発生する領域）に到達する前に、絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａの成膜を終了することができ、図６に示されるようなボイド２２の発生を的確に防止することができる。
【００４０】
本実施の形態では、絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａと絶縁膜（ＨＤＰ−ＰＳＧ膜）１２ｂとからなる層間絶縁膜１２は、例えば次のようにして形成することができる。図１の構造が得られた後、高密度プラズマＣＶＤ装置を用いて半導体基板１の全面上に絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａを成膜する。絶縁膜１２ａが所定の厚みになった段階で、高密度プラズマＣＶＤ装置の成膜室へのＰＨ３（フォスフィン）ガスの導入を開始する。絶縁膜１２ａの膜厚の制御は、絶縁膜１２ａの成膜時間を調整することなどにより行うことができる。ＰＨ３ガスを導入したことにより、形成される膜は、ＨＤＰ−ＵＳＧ膜からＨＤＰ−ＰＳＧ膜に変化する。そして、絶縁膜（ＨＤＰ−ＰＳＧ膜）１２ｂが所定の厚みになった段階で、高密度プラズマＣＶＤ装置による成膜を終了する。これにより、絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａと絶縁膜（ＨＤＰ−ＰＳＧ膜）１２ｂとからなる層間絶縁膜１２が形成される。同じ成膜装置（高密度プラズマＣＶＤ装置）を用い、導入ガスを途中で切換える（導入ガスにＰＨ３ガスを追加する）だけで、絶縁膜（ＨＤＰ−ＵＳＧ膜）１２ａと絶縁膜（ＨＤＰ−ＰＳＧ膜）１２ｂとを連続的に成膜することができるので、半導体装置の製造時間や製造工程数が増加することはない。このため、半導体装置の製造コストを低減できる。絶縁膜１２ａおよび絶縁膜１２ｂの成膜方法の他の形態として、高密度プラズマＣＶＤ装置を用いて絶縁膜１２ａを成膜し、その後、別の高密度プラズマＣＶＤ装置を用いて絶縁膜１２ｂを成膜することもできる。
【００４１】
本実施の形態では、層間絶縁膜１２を積層膜とし、下層の絶縁膜１２ａをＨＤＰ−ＵＳＧ膜、上層の絶縁膜１２ｂをＨＤＰ−ＰＳＧ膜としたが、下層の絶縁膜１２ａをＨＤＰ−ＵＳＧ膜とすれば、狭い間隔のゲート電極５ａ，５ｂ間を埋めることができるので、上層の絶縁膜１２ｂは、下層の絶縁膜１２ａほど埋め込み性がよくなくともよい。このため、他の形態として、下層の絶縁膜１２ａにＨＤＰ−ＵＳＧ膜を用い、上層の絶縁膜１２ｂにＨＤＰ−ＵＳＧ膜以外の（ＨＤＰ−ＵＳＧ膜とは異なる）酸化シリコン膜（酸化シリコンをベースとした膜）を用いた構成とすることができ、ゲート電極５ａ，５ｂ間の埋込み性を向上する効果を得ることができる。例えば、下層の絶縁膜１２ａにＨＤＰ−ＵＳＧ膜を用い、上層の絶縁膜１２ｂに高密度プラズマＣＶＤ法を用いて形成したＳｉＯＦ膜（フッ素を添加または含有した酸化シリコン膜）あるいはｐ−ＴＥＯＳ酸化膜（ＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）ガスを用いたプラズマＣＶＤ法で形成された酸化シリコン膜）を用いた構成とすることができる。
【００４２】
また、本実施の形態は、比較的間隔が狭いゲート電極間を層間絶縁膜材料で埋め込む場合に適用すればより効果が大きい。例えば、隣り合うゲート電極５ａ，５ｂ間の層間絶縁膜１２で埋めるべき領域（溝状領域）の幅（半導体基板１の主面に平行でゲート電極５ａ，５ｂの延在方向に垂直な方向の幅）Ｗ１が０．０７μｍ（７０ｎｍ）以下（Ｗ１≦０．０７μｍ）である場合に本実施の形態を適用すれば効果が大きく、上記幅Ｗ１が０．０５μｍ（５０ｎｍ）以下（Ｗ１≦０．０５μｍ）である場合に本実施の形態を適用すれば更に効果が大きい。なお、上記幅Ｗ１は、図３の構造の場合は、サイドウォール７ａ，７ｂの外面上に形成された絶縁膜１１の対向面間の距離（最短距離）に対応する。図３の構造において絶縁膜１１の形成が省略される場合や、絶縁膜１１の厚みが薄い場合には、上記幅Ｗ１は、隣り合うゲート電極５ａ，５ｂの対向する側壁に形成されたサイドウォール７ａ，７ｂ間の距離（最短距離）に対応する。また、サイドウォール７ａ，７ｂの形成も省略される場合は、上記幅Ｗ１は、隣り合うゲート電極５ａ，５ｂの対向する側壁間の距離（最短距離）に対応する。そのように狭い間隔のゲート電極間は絶縁膜材料で埋め込むことが困難であったが、本実施の形態によれば、そのようにゲート電極の間隔が狭い場合でも、ゲート電極間を層間絶縁膜１２の材料で的確に埋め込むことが可能となる。
【００４３】
また、本実施の形態は、比較的ゲート電極間の間隔が狭いＳＲＡＭのメモリセルなどに適用しても好適である。ゲート電極の間隔が狭い場合でも、ゲート電極間のスペースを層間絶縁膜１２で的確に埋め込むことができるので、ＳＲＡＭの信頼性を向上できる。
【００４４】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４６】
隣り合うゲート電極間に高密度プラズマＣＶＤ法を用いてアンドープの酸化シリコン膜を形成し、その上に他の酸化シリコン膜を形成したので、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２の部分拡大図である。
【図４】図２に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】比較例の半導体装置の製造工程中の要部断面図である。
【図７】他の比較例の半導体装置の製造工程中の要部断面図である。
【符号の説明】
１  半導体基板（半導体ウエハ）
２  素子分離領域
３  ｐ型ウエル
４  ゲート絶縁膜
５ａ，５ｂ  ゲート電極
６  ｎ−型の半導体領域
７ａ，７ｂ  サイドウォール
８  ｎ＋型の半導体領域
９ａ，９ｂ  ＭＩＳＦＥＴ
１０  金属シリサイド層
１１  絶縁膜
１２  層間絶縁膜
１２ａ  絶縁膜（ＨＤＰ−ＵＳＧ膜）
１２ｂ  絶縁膜（ＨＤＰ−ＰＳＧ膜）
１３  コンタクトホール
１４  プラグ
１４ａ  バリア膜
１５  配線
１５ａ  チタン膜
１５ｂ  窒化チタン膜
１５ｃ  アルミニウム膜
１５ｄ  チタン膜
１５ｅ  窒化チタン膜
１６  層間絶縁膜
２１  ＨＤＰ−ＵＳＧ膜
２２  ボイド
２３  ＨＤＰ−ＰＳＧ膜
２４  底部領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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