(57)【要約】【課題】ダマシン配線を利用した半導体素子の製造方法を提供する。【解決手段】基板１０上に下部絶縁膜１２と上部絶縁膜とを積層した後、上部絶縁膜をエッチングしてラインタイプパターンを形成する。ラインタイプパターン間をマスク膜で覆ってマスク膜を平坦化する。ラインタイプパターンとマスク膜とを同時にパターニングして下部絶縁膜１２上にラインタイプパターン１５ａと直交する配線用溝を形成する。配線用溝の内壁にスペーサ２７を形成した後、導電層を埋込んでダマシン配線３０を形成する。配線３０上をキャッピング膜３５で覆ってキャッピング膜３５を平坦化させる。次いで、マスク膜を選択的に除去して配線３０と自動的に整列されたコンタクトホールを形成する。コンタクトホールの下にある下部絶縁膜１２を除去してコンタクトホールを延ばした後、コンタクトホール４０ａに導電物質を充填してコンタクトプラグ４５を形成する。【選択図】　図６
2004023098.tif 000002
【特許請求の範囲】
【請求項１】
基板上に下部絶縁膜及び上部絶縁膜を積層する段階と、
前記上部絶縁膜をエッチングしてラインタイプパターンを形成する段階と、
前記ラインタイプパターン間を完全に充填するようにマスク膜で覆い、そのマスク膜を前記ラインタイプパターンが現れるまで平坦化する段階と、
前記ラインタイプパターン及び前記マスク膜を同時にパターニングして、前記下部絶縁膜上に前記ラインタイプパターンと直交する配線用溝を形成する段階と、
前記配線用溝の内壁にスペーサを形成した後、導電層を一部さらに高く埋込んでダマシン配線を形成する段階と、
前記ダマシン配線上をキャッピング膜で覆い、そのキャッピング膜を前記パターニングされたマスク膜が現れるまで平坦化する段階と、
前記キャッピング膜が形成された結果物から前記パターニングされたマスク膜を選択的に除去して、前記ダマシン配線と自動的に整列されたコンタクトホールを形成する段階と、
前記コンタクトホールの下にある下部絶縁膜を除去して前記コンタクトホールを延ばす段階と、
前記コンタクトホールに導電物質を充填してコンタクトプラグを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記マスク膜は、前記上部絶縁膜及び前記キャッピング膜に対するエッチング選択性がある膜質で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記マスク膜は窒化膜であり、前記上部絶縁膜及び前記キャッピング膜は酸化膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記マスク膜を平坦化する方法はエッチバックまたはＣＭＰであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記キャッピング膜を平坦化する方法はエッチバックまたはＣＭＰであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記コンタクトホールを形成する段階以後、前記コンタクトホールの内壁にスペーサを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
基板上にゲートスタック及びソース／ドレインを形成する段階と、
前記ゲートスタック間の空間を充填するように第１絶縁膜で覆い、その第１絶縁膜を平坦化する段階と、
前記第１絶縁膜を貫通して各ソースに連結される第１セルパッド、ならびに前記第１絶縁膜を貫通して各ドレインに連結される第２セルパッドを形成する段階と、
前記第１絶縁膜上、前記第１セルパッド上及び前記第２セルパッド上に第２絶縁膜を形成する段階と、
前記第２絶縁膜を貫通して前記第２セルパッドに接するビットラインコンタクトプラグを形成する段階と、
前記第２絶縁膜上及び前記ビットラインコンタクトプラグ上に第３絶縁膜を形成する段階と、
前記第３絶縁膜をエッチングして、ストレージノードコンタクトプラグが形成される部位を露出させかつ前記ゲートスタックと平行なラインタイプパターンを形成する段階と、
前記ラインタイプパターンの間を完全に充填するようにマスク膜で覆い、そのマスク膜を前記ラインタイプパターンが現れるまで平坦化する段階と、
前記ラインタイプパターン及び前記マスク膜を同時にパターニングして、ビットラインを埋込む溝を限定するリバースパターンを形成する段階と、
前記リバースパターンの側壁に第１スペーサを形成する段階と、
前記第１スペーサが形成された前記リバースパターン間に導電層を一部さらに高く埋込んでダマシンビットラインを形成する段階と、
前記ダマシンビットライン上を前記リバースパターン間を完全に充填するキャッピング膜で覆い、そのキャッピング膜を前記リバースパターンが現れるまで平坦化する段階と、
前記キャッピング膜が形成された結果物における前記パターニングされたマスク膜を選択性のあるようにウェットエッチングして、その下部の第２絶縁膜を露出させるストレージノードコンタクトホールを形成する段階と、
前記露出した第２絶縁膜をドライエッチングすることによって前記ストレージノードコンタクトホールを延ばす段階と、
前記ストレージノードコンタクトホールに導電物質を埋込んでストレージノードコンタクトプラグを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項８】
前記第３絶縁膜の厚さは５００〜７０００Åであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項９】
前記マスク膜は前記第３絶縁膜、前記第１スペーサ及び前記キャッピング膜に対するウェットエッチング選択性がある膜質であることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１０】
前記マスク膜は窒化膜であり、前記第３絶縁膜、前記第１スペーサ及び前記キャッピング膜は酸化膜であることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１１】
前記マスク膜は厚さ５００〜１００００Åに形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１２】
前記マスク膜を平坦化する方法はエッチバックまたはＣＭＰであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１３】
前記第１スペーサの厚さは１００〜２０００Åであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１４】
前記キャッピング膜は厚さ１００〜５０００Åに形成されることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１５】
前記キャッピング膜を平坦化する方法はエッチバックまたはＣＭＰであることを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１６】
前記マスク膜を選択性のあるようにウェットエッチングして、その下部の第２絶縁膜を露出させるストレージノードコンタクトホールを形成する段階以後、
前記ストレージノードコンタクトホールの内壁に第２スペーサを形成し、前記キャッピング膜及び前記第２スペーサをエッチングマスクとして前記露出した第２絶縁膜をドライエッチングすることにより前記ストレージノードコンタクトホールを延ばす段階を行うことを特徴とする請求項７に記載の半導体素子の製造方法。
【請求項１７】
前記ストレージノードコンタクトホールを延ばす段階以後、前記ストレージノードコンタクトホールの内壁に第３スペーサを形成する段階をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、より詳細にはダマシン配線を形成して半導体素子を製造する方法に関する。
【０００２】
【従来の技術】
半導体素子の集積度が高まっていることに伴い、素子の間隔が狭くなっており、各素子が形成される領域も狭くなっている。このような結果はコンタクト領域を狭めてフォトリソグラフィー工程での整列マージンを縮めるので、コンタクト不良の発生を誘発する。
公知のように、いままでの半導体工程では所望のパターン具現はフォトリソグラフィー工程を通じて実施されてきた。しかし、デザインルールが急激に減少するにつれて、フォトリソグラフィーによって所望のパターンを形成し難い状態になった。
【０００３】
ＤＲＡＭのような半導体素子のビットラインを形成する時にもこのような問題がある。例えば、デザインルール０．１μｍでビットラインサイズが１００ｎｍであると仮定した場合、誤整列マージン４０ｎｍを考慮すればストレージノードコンタクトの大きさは４０ｎｍにならなければならない。これは露光装備の限界であるためコンタクトパターンを形成できない。また、ストレージノードコンタクトのサイズを大きくすれば誤整列マージンがそれだけ損になるので、ストレージノードコンタクトプラグとビットライン間の短絡に脆弱な工程となる。
【０００４】
フォトリソグラフィー工程マージンを確保しながら高集積半導体素子のコンタクトを形成する方法として、自己整列コンタクト（Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｃｏｎｔａｃｔ；以下、自己整列コンタクトを「ＳＡＣ」という）を形成する方法が広く使われている。ストレージノードコンタクト形成工程もＳＡＣのような工程に取り替えている実情である。例えば、特許文献１には、半導体基板上部にビットラインコンタクトプラグが設けられた第１層間絶縁膜を形成した後、コンタクトプラグと第１層間絶縁膜とを含む全体構造の表面上部に酸化膜系列のパッド絶縁膜を形成し、パッド絶縁膜上にビットラインを形成する。その後、ビットライン上部にＳＡＣ方式のストレージノードコンタクトホールが設けられた第２層間絶縁膜を形成してから、ストレージノードコンタクトホールにストレージノードコンタクトプラグを形成する工程を提示している。しかし、ＳＡＣを形成するにおいても相変らずフォトリソグラフィー工程は行わねばならないので、デザインルールが益々小さくなるにつれて下部層との誤整列マージンは非常に重要に管理されねばならない。
【０００５】
したがって、ビットラインとストレージノードコンタクトホールとを形成する時、さらにある任意の配線とコンタクトホールとを形成する時において、フォトリソグラフィー工程の限界の克服、及び誤整列マージンの確保がより重要な問題となっている。
【０００６】
【特許文献１】
特開２００１−３６０４４号公報
【０００７】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、ある配線とコンタクトホールとを形成するにおいて、誤整列マージンを確保できる半導体素子の製造方法を提供することである。
本発明が解決しようとする他の技術的課題は、ＤＲＡＭのビットラインとストレージノードコンタクトホールとを形成するにおいて、誤整列マージンを十分に確保できる半導体素子の製造方法を提供することである。
【０００８】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明による半導体素子の製造方法では、まず基板上に下部絶縁膜と上部絶縁膜とを積層した後、上部絶縁膜をエッチングしてラインタイプパターンを形成する。前記ラインタイプパターン間を完全に充填するようにマスク膜で覆って、そのマスク膜を前記ラインタイプパターンが現れるまで平坦化する。前記ラインタイプパターンとマスク膜とを同時にパターニングして前記下部絶縁膜上に前記ラインタイプパターンと直交する配線用溝を形成し、前記配線用溝の内壁にスペーサを形成した後、導電層を一部さらに高く埋込んでダマシン配線を形成する。前記配線上をキャッピング膜で覆って、そのキャッピング膜を前記パターニングされたマスク膜が現れるまで平坦化する。前記キャッピング膜が形成された結果物から前記パターニングされたマスク膜を選択的に除去して、前記配線と自動的に整列されたコンタクトホールを形成する。前記コンタクトホールの下にある下部絶縁膜を除去して前記コンタクトホールを延ばす。前記コンタクトホールに導電物質を充填してコンタクトプラグを形成する。
【０００９】
望ましくは、前記マスク膜は、前記上部絶縁膜及びキャッピング膜に対してエッチング選択性がある膜質で形成する。例えば、前記マスク膜は窒化膜であり、前記上部絶縁膜及びキャッピング膜は酸化膜である。
前記の方法により、比較的誤整列問題が少ないようにコンタクトホールが形成される領域をあらかじめ確保した後で、ダマシン配線を形成する。配線を形成した後では、フォトリソグラフィーでコンタクトホールを形成する従来の方法に比べて十分な誤整列マージンが確保されるので、配線とコンタクトプラグとが短絡されることなく半導体素子を製造できる。
【００１０】
前記他の技術的課題を達成するために、本発明による他の半導体素子の製造方法では、ストレージノードコンタクトホールの領域をあらかじめ確保した後でビットラインをダマシン方法で形成する。この方法では、まず基板上にゲートスタックとソース／ドレインとを形成する。前記ゲートスタック間の空間を充填するように第１絶縁膜で覆って、その第１絶縁膜を平坦化する。前記第１絶縁膜を貫通して前記各ソースに連結される第１セルパッドと、前記第１絶縁膜を貫通して前記各ドレインに連結される第２セルパッドとを形成する。前記第１絶縁膜上と第１及び第２セルパッド上に第２絶縁膜を形成する。前記第２絶縁膜を貫通して前記第２セルパッドに接するビットラインコンタクトプラグを形成する。前記第２絶縁膜上とビットラインコンタクトプラグ上に第３絶縁膜を形成する。前記第３絶縁膜をエッチングして、ストレージノードコンタクトプラグが形成される部位を露出させながら前記ゲートスタックと平行なラインタイプパターンを形成する。前記ラインタイプパターンの間を完全に充填するようにマスク膜で覆って、そのマスク膜を前記ラインタイプパターンが現れるまで平坦化する。前記ラインタイプパターンとマスク膜とを同時にパターニングして、ビットラインを埋込む溝を限定するリバースパターンを形成する。前記リバースパターン側壁に第１スペーサを形成する。前記第１スペーサが形成された前記リバースパターン間に導電層を一部さらに高く埋込んでダマシンビットラインを形成する。前記ビットライン上を前記リバースパターン間を完全に充填するキャッピング膜で覆って、そのキャッピング膜を前記リバースパターンが現れるまで平坦化する。前記キャッピング膜が形成された結果物における前記パターニングされたマスク膜を選択性のあるようにウェットエッチングして、その下部の第２絶縁膜を露出させるストレージノードコンタクトホールを形成する。前記露出した第２絶縁膜をドライエッチングすることによってストレージノードコンタクトホールを延ばす。前記ストレージノードコンタクトホールに導電物質を埋込んでストレージノードコンタクトプラグを形成する。
【００１１】
活性領域は前記ゲートスタックと直交して配置されたものである。場合によっては、前記活性領域は前記ゲートスタックと鋭角に配置されたダイアゴナル構造である場合もある。
前記マスク膜は前記第３絶縁膜、第１スペーサ及びキャッピング膜に対してウェットエッチング選択性がある膜質であることが望ましい。例えば、前記マスク膜は窒化膜であり、前記第３絶縁膜、第１スペーサ及びキャッピング膜は酸化膜である。
【００１２】
前記マスク膜を選択性のあるようにウェットエッチングして、その下部の第２絶縁膜を露出させるストレージノードコンタクトホールを形成する段階以後に、前記ストレージノードコンタクトホールの内壁に第２スペーサを形成し、前記キャッピング膜と第２スペーサとをエッチングマスクとして前記露出した第２絶縁膜をドライエッチングすることにより前記ストレージノードコンタクトホールを延ばす段階を行う。
前記ストレージノードコンタクトホールを延ばす段階以後、その内壁に第３スペーサを形成する段階をさらに含むこともある。
【００１３】
前記の方法によれば、ストレージノードコンタクトホールが形成される領域を比較的誤整列の問題なしにあらかじめ確保した後でダマシン法でビットラインを形成する。ビットラインを形成した後では、フォトリソグラフィーによってストレージノードコンタクトホールを形成する場合よりストレージノードコンタクトホールを所望の位置に正確に整列して形成できる。したがって、ビットラインとストレージノードコンタクトプラグとが短絡されることなく半導体素子を製造できる。
【００１４】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明の実施例は色々な他の形態に変形でき、本発明の範囲が後述する実施例により限定されると解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。図面での要素の形状はより明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。
【００１５】
（第１実施例）
図１から図６は、本発明の第１実施例による半導体素子の製造方法を説明するための工程別斜視図である。
図１に示すように、基板１０上に下部絶縁膜１２を形成してその上に上部絶縁膜を形成する。上部絶縁膜をエッチングしてラインタイプパターン１５を形成する。下部絶縁膜１２がエッチングされることを防止するためには上部絶縁膜をエッチングする時間を調節する。または、下部絶縁膜１２と上部絶縁膜との間にエッチング止め膜を追加して形成した後、このエッチング止め膜で上部絶縁膜のエッチングを終了させる。
【００１６】
図２に示すように、ラインタイプパターン１５の間を完全に充填するようにマスク膜２０で覆って、マスク膜２０をラインタイプパターン１５が現れるまで平坦化する。マスク膜２０を平坦化する方法にはエッチバックまたはＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）がある。望ましくは、マスク膜２０は上部絶縁膜に対してエッチング選択性がある膜質で形成する。例えば、上部絶縁膜は酸化膜で形成し、マスク膜２０は窒化膜で形成する。
【００１７】
図３に示すように、ラインタイプパターン１５とマスク膜２０とを同時にパターニングして、ラインタイプパターン１５と直交する配線用溝２５を前記下部絶縁膜１２上に形成する。参照番号１５ａおよび２０ａは各々パターニングされたラインタイプパターン１５およびマスク膜２０を示す。本発明によれば、パターニングされたマスク膜２０ａを後続的に除去してパターニングされたマスク膜２０ａがあったところにコンタクトホールを形成する。したがって、所望の位置にのみコンタクトホールを形成するためには図３の段階でその所望の位置にのみマスク膜２０ａを残さねばならない。したがって、形成しようとするコンタクトホールの位置をあらかじめ考慮してラインタイプパターン１５を形成し、かつ配線用溝２５を形成する。
【００１８】
図４に示すように、配線用溝２５の内壁にスペーサ２７を形成した後、配線用溝２５に導電層を一部さらに高く埋込んでダマシン配線３０を形成する。スペーサ２７は後続工程でマスク膜２０ａをエッチングで除去する時に配線３０をエッチングから保護するために形成するものである。したがって、スペーサ２７はマスク膜２０ａに対してエッチング選択性がある膜質で形成する。したがって、スペーサ２７は上部絶縁膜と同種の酸化膜で形成できる。
【００１９】
次に、配線３０の上をキャッピング膜３５で覆って、キャッピング膜３５をマスク膜２０ａが現れるまで平坦化する。キャッピング膜３５を平坦化する方法にはエッチバックまたはＣＭＰがある。キャッピング膜３５もマスク膜２０ａに対してエッチング選択性がある膜質で形成する。したがって、キャッピング膜３５も上部絶縁膜と同種の酸化膜で形成できる。
【００２０】
図５に示すように、図４の結果物からマスク膜２０ａを選択的に除去して、配線３０と自動的に整列されたコンタクトホール４０を形成する。マスク膜２０ａは酸化膜である上部絶縁膜、スペーサ２７及びキャッピング膜３５と違って窒化膜で形成するので、図４の結果物に燐酸ストリップを適用すれば、マスク膜２０ａだけ選択的に除去できる。スペーサ２７はマスク膜２０ａを除去する時に配線３０を保護する。
【００２１】
このように、本実施例ではコンタクトホール４０がフォトリソグラフィーで形成されず、配線３０を形成する前にコンタクトホールをあらかじめ確保するために残しておいたマスク膜２０ａを除去したその部位にコンタクトホール４０が自動的に形成される。したがって、従来の、配線を形成した後でフォトリソグラフィーによってコンタクトホールを形成する工程に比べて誤整列による影響を回避できる。
【００２２】
図６に示すように、コンタクトホール４０の下にある下部絶縁膜１２を除去してコンタクトホール４０を延ばす。参照番号４０ａは延びたコンタクトホールを示す。ここに導電物質を充填してコンタクトプラグ４５を形成する。導電物質を充填する前に、コンタクトホール４０ａの内壁にスペーサを形成する段階をさらに含むこともある。スペーサを形成する場合にはコンタクトプラグ４５と配線３０との間の絶縁特性がさらに優れる。
【００２３】
以上説明したように、本実施例ではコンタクトホールが形成される領域をマスク膜で覆ってあらかじめ確保した後でダマシン配線を形成し、マスク膜を除去してコンタクトホールを形成する。配線を形成してフォトリソグラフィーでコンタクトホールを形成する従来の方法に比べて、十分な誤整列マージンが確保されるので、配線とコンタクトプラグとが短絡されることなく半導体素子を製造できる。したがって、高集積化に有利に対応できる。
【００２４】
（第２実施例）
本実施例ではＤＲＡＭのビットラインをダマシン法で形成した後、ストレージノードコンタクトプラグのためのコンタクトホールを形成する場合を説明する。図７は、本発明の実施例で具現しようとするＤＲＡＭセルのレイアウトである。図８、図１０、図１３、図１６、図１９及び図２２は図７のａ−ａ≡断面に対応するものであって、本発明の第２実施例による半導体素子の製造方法の工程を順次に示す断面図である。図９、図１１、図１４、図１７、図２０及び図２３は図２のｂ−ｂ≡断面に対応するものであって、本発明の第２実施例による半導体素子の製造方法の工程を順次に示す断面図である。図１２、図１５、図１８、図２１及び図２４は本発明の第２実施例による半導体素子の製造方法の工程を順次に示す上面図である。
【００２５】
まず図７に示すように、長軸と短軸とを有する活性領域１１５が基板上に行及び列に沿って反復的に配置される。活性領域１１５以外の部分は絶縁物質よりなる素子分離膜１１０である。活性領域１１５の短軸方向に延びるゲートスタック１２０が活性領域１１５と直交して活性領域１１５一つ当り２つずつ配置される。ゲートスタック１２０両側の活性領域１１５にはソース１２５ａ／ドレイン１２５ｂが形成される。ソース１２５ａ／ドレイン１２５ｂには各々セルパッド１３５ａ、１３５ｂによるコンタクト領域が設けられる。ドレイン１２５ｂに接するセルパッド１３５ｂ上にはビットラインコンタクトプラグ１４５が形成され、ビットラインコンタクトプラグ１４５上にはゲートスタック１２０の延長方向に垂直にビットラインスタック１８０が配置される。ソース１２５ａに接するセルパッド１３５ａ上にはストレージノードコンタクトプラグ１９５によるコンタクト領域が設けられる。
【００２６】
さて、図８及び図９に示すように、基板１０５上に図７の活性領域１１５を限定する素子分離膜１１０をＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法で形成する。素子分離膜１１０が形成された基板１０５上にゲートスタック１２０およびソース１２５ａ／ドレイン１２５ｂを形成する。
ゲートスタック１２０はゲート絶縁膜１１２、ゲート導電層１１４及びハードマスク膜１１６を形成してこれをパターニングした後、パターニングされたハードマスク膜１１６、ゲート導電層１１４及びゲート絶縁膜１１２の側壁にゲートスペーサ１１８を形成することによって得られる。ゲートスタック１２０両側の基板１０５内に不純物を注入してソース１２５ａ／ドレイン１２５ｂを形成する。
【００２７】
次に、ゲートスタック１２０間の空間を充填するように第１絶縁膜１３０で覆って、第１絶縁膜１３０をハードマスク膜１１６をストッパーとするＣＭＰ工程によって平坦化する。第１絶縁膜１３０には、ハードマスク膜１１６及びゲートスペーサ１１８とエッチング選択性が相異なる物質を選択する。
次いで、ソース１２５ａ／ドレイン１２５ｂが露出するように第１絶縁膜１３０の所定部分をエッチングする。この時、ゲート導電層１１４はハードマスク膜１１６とゲートスペーサ１１８とによって取り囲まれており、第１絶縁膜１３０がハードマスク膜１１６及びゲートスペーサ１１８とエッチング選択性が相異なるので、ハードマスク膜１１６およびゲートスペーサ１１８の側面に沿ってＳＡＣ方式でホールが形成される。このホールに導電層を充填して、ソース１２５ａに連結される第１セルパッド１３５ａ、およびドレイン１２５ｂに連結される第２セルパッド１３５ｂを形成する。
【００２８】
続いて、第１絶縁膜１３０と第１及び第２セルパッド１３５ａ、１３５ｂ上に第２絶縁膜１４０を形成した後、第２絶縁膜１４０を貫通して第２セルパッド１３５ｂに接するビットラインコンタクトプラグ１４５を形成する。
このようにビットラインコンタクトプラグ１４５が設けられた第２絶縁膜１４０上にダマシンビットラインを形成するために厚さ５００〜７０００Åの第３絶縁膜１５０を形成する。第２絶縁膜１４０と第３絶縁膜１５０との間にエッチング止め膜を形成することもある。
【００２９】
図１０から図１２に示すように、第３絶縁膜１５０をエッチングして図７のレイアウトと同じくストレージノードコンタクトプラグ１９５が形成される部位を露出させてゲートスタック１２０と平行なラインタイプパターン１５０ａを形成する。この時のパターニングサイズはゲートスタック１２０のＣＤより大きいので、ゲート絶縁膜１１２、ゲート導電層１１４及びハードマスク膜１１６をパターニングする程度のフォトリソグラフィー工程水準であればこの工程を実施するのに何の問題もない。
【００３０】
第２絶縁膜１４０と第３絶縁膜１５０との間にエッチング止め膜を形成した場合には、エッチング止め膜が露出するまで第３絶縁膜１５０をエッチングした後、エッチング止め膜を除去して第２絶縁膜１４０を露出させる。そうでない場合には、第３絶縁膜１５０をエッチングする時間を調節して第３絶縁膜１５０だけエッチングし、第２絶縁膜１４０のエッチングは抑制する。
【００３１】
次に、ラインタイプパターン１５０ａの間をマスク膜１６０で完全に充填して、マスク膜１６０をラインタイプパターン１５０ａが現れるまで平坦化する。マスク膜１６０は厚さ５００〜１００００Åに充填される。このような厚さで形成されたマスク膜１６０を平坦化する方法にはエッチバックまたはＣＭＰがある。この時、マスク膜１６０は第３絶縁膜１５０に対してウェットエッチング選択性が高い膜でなければならない。例えば、第３絶縁膜１５０が酸化膜であればマスク膜１６０は窒化膜とする。
【００３２】
図１３から図１５に示すように、ラインタイプパターン１５０ａとマスク膜１６０とを同時にパターニングして、ビットラインを埋込む溝を限定するリバースパターン１７０を形成する。リバースパターン１７０はパターニングされたラインタイプパターン１５０ｂとパターニングされたマスク膜１６０ａとよりなる。パターニングされたマスク膜１６０ａは図７のレイアウトのようにストレージノードコンタクトプラグ１９５が形成される部分上にのみ位置することが分かる。
【００３３】
図１６から図１８に示すように、リバースパターン１７０の側壁に厚さ１００〜２０００Åの第１スペーサ１７２を形成する。このためには、リバースパターン１７０が形成された結果物の全面にスペーサ用絶縁膜を覆ってエッチバックする。この時に使用するスペーサ用絶縁膜もマスク膜１６０ａに対してエッチング選択性が高いものでなければならない。したがって、第１スペーサ１７２のためのスペーサ用絶縁膜は第３絶縁膜１５０と同じ種類のものを使用すればよい。この第１スペーサ１７２は後続のウェットエッチング時にビットラインを保護する役割をする。
【００３４】
その後、リバースパターン１７０の間に導電層を一部さらに高く埋込んでビットライン１７４を形成する。このためには、第１スペーサ１７２が形成された結果物の全面に導電層を覆ってエッチバックして、リバースパターン１７０内へ導電層を押し込む。導電層は、例えば、ポリシリコン膜または金属膜（例えば、タングステン）で形成する。導電層として金属膜を形成する場合にはその前にＴｉ／ＴｉＮ膜などのバリアー膜（図示せず）をさらに形成する。
【００３５】
次に、ビットライン１７４上をリバースパターン１７０間を完全に充填するキャッピング膜１７６で覆って、キャッピング膜１７６をリバースパターン１７０が現れるまで平坦化する。キャッピング膜１７６は厚さ１００〜５０００Åに形成され、キャッピング膜１７６を平坦化する方法はエッチバックまたはＣＭＰである。キャッピング膜１７６もマスク膜１６０ａに対してエッチング選択性が高いものでなければならない。したがって、第３絶縁膜１５０と同種のものを使用すればよい。これにより、図７のレイアウトと同じ位置にダマシン法でビットラインスタック１８０が形成される。ビットラインスタック１８０は各々ビットライン１７４と、その上部のキャッピング膜１７６と、それら側壁の第１スペーサ１７２とからなる。
特に、図１８を参照すれば、結果物の上面にはキャッピング膜１７６及び第３絶縁膜１５０ｂと、エッチング選択性が高いマスク膜１６０ａとが共存し、ストレージノードコンタクトプラグが入るところにのみマスク膜１６０ａが残っていることが分かる。
【００３６】
さて、図１９から図２１に示すように、マスク膜１６０ａを選択性のあるようにウェットエッチングして、その下部の第２絶縁膜１４０を露出させるストレージノードコンタクトホール１９０を形成する。マスク膜１６０ａは窒化膜であり、第３絶縁膜１５０ｂ、第１スペーサ１７２及びキャッピング膜１７６は酸化膜であるため、燐酸ストリップによってマスク膜１６０ａだけを選択的に除去できる。
【００３７】
このように本実施例では、ストレージノードコンタクトホールが形成される領域をマスク膜で覆ってあらかじめ確保した後でダマシンビットラインを形成し、マスク膜を除去してストレージノードコンタクトホールを形成する。ビットラインを形成した後でフォトリソグラフィーでストレージノードコンタクトホールを形成する従来の方法に比べて、十分な誤整列マージンが確保される。したがって、ストレージノードコンタクトプラグとビットラインとが短絡されることなく工程を実施できる。そして、従来に比べてストレージノードコンタクトホールのオープンサイズが大きくなる。
【００３８】
図２２から図２４に示すように、露出した第２絶縁膜１４０をドライエッチングすることによってビットラインスタック１８０と自動的に整列されたストレージノードコンタクトホール１９０を延ばす。参照番号１９０ａは延びて整列されたストレージノードコンタクトホールを示す。前記の図１９から図２１を参照して説明した段階でオープンされた部分をそのままエッチバックすれば、第２絶縁膜１４０がエッチングされて正しくアラインされたストレージノードコンタクトホール１９０ａが形成される。続いて、ストレージノードコンタクトホール１９０ａに導電物質を埋込んでストレージノードコンタクトプラグ１９５を形成する。
【００３９】
（第３実施例）
本実施例は前記第２実施例と図１９から図２１を参照して説明した段階までは同一である。
図２５及び図２６に示すように、マスク膜１６０ａを選択性のあるようにウェットエッチングしてその下部の第２絶縁膜１４０を露出させるストレージノードコンタクトホール１９０を形成する段階以後、ストレージノードコンタクトホール１９０の側壁に第２スペーサ１９２を形成し、第３絶縁膜１５０ｂと第２スペーサ１９２とをエッチングマスクとして第２絶縁膜１４０をドライエッチングすることによりストレージノードコンタクトホール１９０を延ばす。参照番号１９０ｂは延びたストレージノードコンタクトホールを示す。続いて、ストレージノードコンタクトホール１９０ｂに導電物質を埋込んでストレージノードコンタクトプラグ１９５を形成する。第２スペーサ１９２を形成することによって、ストレージノードコンタクトプラグ１９５とビットライン１７４との間の絶縁特性がさらに良くなる。
【００４０】
（第４実施例）
本実施例は前記第２実施例と図１９から図２１を参照して説明した段階までは同一である。
図２７及び図２８に示すように、マスク膜１６０ａを選択性のあるようにウェットエッチングしてその下部の第２絶縁膜１４０を露出させるストレージノードコンタクトホール１９０を形成した後、露出した第２絶縁膜１４０をドライエッチングすることによってビットラインスタック１８０と自動的に整列されたストレージノードコンタクトホール１９０を延ばす。参照番号１９０ａは延びて整列されたストレージノードコンタクトホールを示す。図１９から図２１を参照して説明した段階でオープンされた部分をそのままエッチバックすれば、第２絶縁膜１４０がエッチングされて正しくアラインされたストレージノードコンタクトホール１９０ａが形成される。
【００４１】
次に、ストレージノードコンタクトホール１９０ａの内壁に第３スペーサ１９４を形成した後、導電物質で充填してストレージノードコンタクトプラグ１９５を形成する。第３スペーサ１９４によって、ストレージノードコンタクトプラグ１９５とビットライン１７４との絶縁特性がさらに良くなる。
【００４２】
以上説明したような第２から第４実施例では、従来のビットライン形成フォトリソグラフィー工程、絶縁膜蒸着、及びストレージノードコンタクトホール形成フォトリソグラフィー工程の順に進行される工程の代りに、簡単なストレージノードコンタクトホール形成フォトリソグラフィー工程を先に実施した後でビットライン形成フォトリソグラフィー工程を実施する。これによって、ストレージノードコンタクトプラグとビットラインとの間に短絡問題がない工程となる。そして、従来の方法通りにすれば誤整列マージンが足りないおそれがあるストレージノードコンタクトホール形成フォトリソグラフィー工程を、本実施例ではビットライン形成工程より前に実施するので誤整列マージンがさらに確保される長所がある。ストレージノードコンタクトホールのオープンサイズが大きくなるので接触抵抗が改善される長所もある。
【００４３】
【発明の効果】
前述した本発明によれば、任意のコンタクトホールまたはストレージノードコンタクトホールを形成するなどの誤整列マージンが足りない工程を配線またはビットライン形成工程の前に実施するので、誤整列マージンが確保される長所がある。したがって、コンタクトのサイズを大きくして接触抵抗を改善できる。
【００４４】
フォトリソグラフィーを省略して下部層のパターンに沿ってそのままエッチングすれば、自動的にコンタクトホールまたはストレージノードコンタクトホールが形成されて、配線またはビットラインとの誤整列マージンを考える必要がなくコンタクトホールまたはストレージノードコンタクトホールを形成できる。したがって、任意のコンタクトプラグと配線間、ストレージノードコンタクトプラグとビットライン間が短絡されることなく工程を進行できる。
【００４５】
工程が単純化されて誤整列マージンを考慮しなくてもよいので、急速なデザインルール減少に対応可能になって、半導体素子の集積度を高めるのに寄与できる。十分なコンタクトマージンを確保できて工程の複雑性を回避でき、かつ半導体素子の収率を改善できる。
【００４６】
以上、本発明を望ましい実施例により詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想内で当業者によって多くの変形が可能である。例えば、前記実施例では活性領域がゲートスタックと直交して配置された場合のレイアウトを例として説明したが、場合によって活性領域はゲートスタックと鋭角をなして配置されたダイアゴナル構造であることもある。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体素子の製造方法を説明するための工程別斜視図である。
【図２】本発明の第１実施例による半導体素子の製造方法を説明するための工程別斜視図である。
【図３】本発明の第１実施例による半導体素子の製造方法を説明するための工程別斜視図である。
【図４】本発明の第１実施例による半導体素子の製造方法を説明するための工程別斜視図である。
【図５】本発明の第１実施例による半導体素子の製造方法を説明するための工程別斜視図である。
【図６】本発明の第１実施例による半導体素子の製造方法を説明するための工程別斜視図である。
【図７】本発明の実施例で具現しようとするＤＲＡＭセルのレイアウト図である。
【図８】図７のａ−ａ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図９】図７のｂ−ｂ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図１０】図７のａ−ａ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図１１】図７のｂ−ｂ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図１２】本発明の第２実施例による半導体素子の製造方法の工程を示す上面図である。
【図１３】図７のａ−ａ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図１４】図７のｂ−ｂ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図１５】本発明の第２実施例による半導体素子の製造方法の工程を示す上面図である。
【図１６】図７のａ−ａ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図１７】図７のｂ−ｂ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図１８】本発明の第２実施例による半導体素子の製造方法の工程を示す上面図である。
【図１９】図７のａ−ａ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図２０】図７のｂ−ｂ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図２１】本発明の第２実施例による半導体素子の製造方法の工程を示す上面図である。
【図２２】図７のａ−ａ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図２３】図７のｂ−ｂ’断面に対応する断面図であって、本発明の第２実施例による半導体素子の製造方法の工程を示す断面図である。
【図２４】本発明の第２実施例による半導体素子の製造方法の工程を示す上面図である。
【図２５】図７のａ−ａ’断面に対応する断面図であって、本発明の第３実施例による半導体素子の製造方法の工程を示す断面図である。
【図２６】図７のｂ−ｂ’断面に対応する断面図であって、本発明の第３実施例による半導体素子の製造方法の工程を示す断面図である。
【図２７】図７のａ−ａ’断面に対応する断面図であって、本発明の第４実施例による半導体素子の製造方法の工程を示す断面図である。
【図２８】図７のｂ−ｂ’断面に対応する断面図であって、本発明の第４実施例による半導体素子の製造方法の工程を示す断面図である。
【符号の説明】
１０　基板
１２　下部絶縁膜
１５、１５０ａ　ラインタイプパターン
２０、１６０ａ　マスク膜
２５　配線用溝
２７　スペーサ
３０　ダマシン配線
３５　キャッピング膜
４０　コンタクトホール
４５　コンタクトプラグ
１４０　第２絶縁膜
１４５　ビットラインコンタクトプラグ
１７０　リバースパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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