(57)【要約】【課題】バリスタ電圧のばらつきが小さく、またバリスタ電圧と静電容量とを独立して調整可能な積層型セラミック電子部品を提供する。【解決手段】セラミック材料からなる基材部１内に、この基材部１の一方の端部に形成される第１の外部電極５に電気的に接続される第１の内部電極２と、基材部１の他方の端部に形成される第２の外部電極６に電気的に接続され、その一部が、第１の内部電極２の一部と対向するように配置された第２の内部電極３と、第１の外部電極５に電気的に接続され、その一部が、第２の内部電極３の一部と対向するように配置された第３の内部電極４とを形成した積層型セラミック電子部品。【選択図】  図１
2004172366.tif 000002
【特許請求の範囲】
【請求項１】
セラミック材料からなる基材部内に、この基材部の一方の端部に形成される第１の外部電極に電気的に接続される第１の内部電極と、前記基材部の他方の端部に形成される第２の外部電極に電気的に接続され、その一部が、前記第１の内部電極の一部と対向するように配置された第２の内部電極と、前記第１の外部電極に電気的に接続され、その一部が、前記第２の内部電極の一部と対向するように配置された第３の内部電極とを形成したことを特徴とする積層型セラミック電子部品。
【請求項２】
前記第３の内部電極は、前記第１の内部電極に対して前記第２の内部電極とは反対側に配置されていることを特徴とする請求項１記載の積層型セラミック電子部品。
【請求項３】
バリスタ特性を示すセラミック材料で構成された基材部と、前記基材部の両端部に設けられた第１及び第２の外部電極と、前記第１の外部電極に電気的に接続され前記基材部内に設けられた第１の内部電極と、前記第２の外部電極に電気的に接続され前記基材部内に設けられ前記第１の内部電極と前記基材部の一部を介して対向した第２の内部電極と、前記第１の外部電極に電気的に接続されるとともに、前記基材部の一部を介して前記第１の内部電極と対向する部分と前記基材部の一部を介して前記第２の内部電極のみと対向する部分を有した第３の内部電極とを備え、前記第１の内部電極と前記第２の内部電極間で所定以上の電圧が加わった際に電流が流れるとともに、前記第２の内部電極と前記第３の内部電極の間に前記第１の内部電極が配置されたことを特徴とする積層型セラミック電子部品。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば電気回路における過電圧に対する保護のために用いられる積層型バリスタ等の積層型セラミック電子部品に関する。
【０００２】
【従来の技術】
積層型セラミック電子部品の一例である積層型バリスタは、最近の電子機器の超小型化、省電力化の推進等により機器の低電圧化が進むなか、高電圧サージからの保護だけでなく、静電気による機器搭載ＩＣ等の誤動作や破壊の防止が重要課題となっている。
【０００３】
携帯電話やノートパソコンあるいは携帯型情報端末機器といった電子機器は、外部からの信号を受けるための様々な入出力端子を持つため、インターフェースケーブルの接続時等の静電気放電が直接、内部回路に損傷を与える。さらに携帯電話の場合、入出力端子だけでなく、アンテナ部分からの静電気放電も問題になってきている。
【０００４】
このような信号回路、またはアンテナ回路等の静電気放電対策用部品であるバリスタは、低電圧駆動回路に対応できるとともに、その信号ラインへの影響をできるだけ小さくするために静電容量が数ｐＦからせいぜい十数ｐＦといった小さなものであることが望ましい。
【０００５】
図７は、従来の一般的な積層型バリスタの構造を示す一部切欠斜視図である。この図に示されているように、従来の積層型バリスタは、セラミック層１００の内部に長方形状の内部電極層１０１ａと１０１ｂとを所定の間隔を隔てて交互に、かつ内部電極層１０１ａ，１０１ｂとが相対向する端面に露出するように積層し、積層体の両端面に外部電極１０２を形成したものである。図７には、内部電極層１０１ａ，１０１ｂをそれぞれ１つのみ図示しているが、実際には、複数の内部電極層１０１ａ，１０１ｂを交互に複数配置することもある。
【０００６】
バリスタの電気特性を表すものとして、バリスタ電圧Ｖ１ｍＡ（バリスタに１ｍＡの電流が流れるときの印加電圧）と静電容量Ｃがある。バリスタは、電極にかかる電圧がバリスタ電圧Ｖ１ｍＡ以下の電圧では静電容量Ｃのコンデンサとして動作し、バリスタ電圧Ｖ１ｍＡを境として、それ以上では急激に電流が流れる抵抗として動作する。ちなみに、バリスタ電圧Ｖ１ｍＡ以下の場合のバリスタの静電容量Ｃは、次式で表される。
【０００７】
Ｃ＝ε０εｒＳ／ｔ      ・・・・（式１）
ここで、ε０は真空の誘電率、εｒは誘電材料の比誘電率、Ｓは内部電極層の重なりの部分の面積（内部電極の対が２以上の場合はそれらの重なりの部分の面積の総和）、ｔは内部電極層の重なりの部分の間隙の寸法である。
【０００８】
前記の図７に示したような構成の積層型バリスタは、セラミック層１００の材料として比較的比誘電率の小さい酸化亜鉛セラミックを使ったものでも、その静電容量Ｃは数十〜数百ｐＦになる。
【０００９】
上述したように、最近の電子機器に搭載される回路の低電圧化に伴って、バリスタの静電容量Ｃを小さくすることが課題となっているが、前記の従来の構造であれば、内部電極層１０１ａ、１０１ｂの対の数を減らすか、内部電極層１０１ａ，１０１ｂに挟まれたセラミック層１００（以下、有効層という）の厚みを大きくするか、もしくは内部電極層１０１ａ、１０１ｂの面積を小さくするしかない。
【００１０】
しかし、内部電極層１０１ａ，１０１ｂが長方形の形状では静電気容量を数ｐＦにするために内部電極層の面積を単純に小さくすれば、積層ずれによる内部電極層の重なり部分の面積変化が大きくなり、静電容量のばらつきが大きくなる。また、有効層の厚みを大きくすれば、その電圧は有効層厚みに比例して大きくなるため、同時にバリスタ電圧も高くなり低電圧駆動回路の保護に対応することが困難となる。
【００１１】
このような問題を解消するため、特開平１１−２０４３０９号公報（特許文献１）には、互いに対となる一対の内部電極とバリスタ層とを積層し、各内部電極を外部電極と電気的に接続した積層型バリスタにおいて、前記対となる内部電極を互いに所定の距離だけ離間させて対向面を持たない内部電極として形成した積層型バリスタが開示されている。
【００１２】
このような構成とすることにより、従来と同等なバリスタ電圧を保ちながら静電容量を小さく設定した積層型バリスタが得られる。
【００１３】
また、本願出願人において、図６に示すように、バリスタセラミックからなる基体部１００の内部に、同一平面上に第１の外部電極１０４に電気的に接続される第１の内部電極１０１と、第２の外部電極１０５に電気的に接続される第２の内部電極１０２と、第１および第２の内部電極１０１，１０２とは異なる平面上にあって、第２の外部電極１０５に電気的に接続される第３の内部電極１０３を設けた積層型バリスタを発明した。この構成において、第１の内部電極１０１と第２の内部電極１０２との間のギャップによりバリスタ電圧を調整し、第１の内部電極１０１と第３の内部電極１０３との対向面の重なりの広さで静電容量を調整する。
【００１４】
【特許文献１】
特開平１１−２０４３０９号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、前掲の（特許文献１）のように、対となる内部電極を同一平面上に配置する手法では、バリスタ電圧のばらつきは内部電極の印刷精度に影響されることになる。内部電極の印刷精度は、電極ペーストの粘度管理や印刷パターン精度で決定されるため、管理するのが難しく、バリスタ電圧のばらつきが大きかった。内部電極を同一平面上に配置すると、バリスタ電圧と静電容量が一意的に決まるため、バリスタ電圧と静電容量を独立して調整することができなかった。
【００１６】
また、先に本出願人が提案した図６に示す構造においても、静電容量の調整はバリスタ電圧と独立して行えるものの、第１の内部電極と第２の内部電極が同一平面上に形成されているため、同様にバリスタ電圧のばらつきが大きいという問題があった。
【００１７】
本発明は、バリスタ電圧のばらつきが小さく、またバリスタ電圧と静電容量とを独立して調整可能な積層型セラミック電子部品を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の積層型セラミック電子部品においては、セラミック材料からなる基材部内に、この基材部の一方の端部に形成される第１の外部電極に電気的に接続される第１の内部電極と、前記基材部の他方の端部に形成される第２の外部電極に電気的に接続され、その一部が、前記第１の内部電極の一部と対向するように配置された第２の内部電極と、前記第１の外部電極に電気的に接続され、その一部が、前記第２の内部電極の一部と対向するように配置された第３の内部電極とを形成したものである。
【００１９】
この発明によれば、バリスタ電圧のばらつきが小さく、またバリスタ電圧と静電容量とを独立して調整可能な積層型セラミック電子部品が得られる。
【００２０】
【発明の実施の形態】
本発明の請求項１に記載の発明は、セラミック材料からなる基材部内に、この基材部の一方の端部に形成される第１の外部電極に電気的に接続される第１の内部電極と、前記基材部の他方の端部に形成される第２の外部電極に電気的に接続され、その一部が、前記第１の内部電極の一部と対向するように配置された第２の内部電極と、前記第１の外部電極に電気的に接続され、その一部が、前記第２の内部電極の一部と対向するように配置された第３の内部電極とを形成したことを特徴とする積層型セラミック電子部品としたものであり、第１の内部電極と第２の内部電極の対向部の重なりの面積によりバリスタ電圧が決まり、第２の内部電極と第３の内部電極の対向部の重なりの面積により静電容量が決まるため、バリスタ電圧のばらつきが小さく、またバリスタ電圧と静電容量とを独立して調整できるという作用を有する。
【００２１】
請求項２に記載の発明は、前記第３の内部電極は、前記第１の内部電極に対して前記第２の内部電極とは反対側に配置されていることを特徴とする請求項１記載の積層型セラミック電子部品としたものであり、バリスタ電圧を規定する第１の内部電極と第２の内部電極の対向部の重なり面積および間隔が、静電容量を規定する第３の内部電極の対向部の重なり面積および間隔に影響されにくいという作用を有する。
【００２２】
請求項３に記載の発明は、バリスタ特性を示すセラミック材料で構成された基材部と、前記基材部の両端部に設けられた第１及び第２の外部電極と、前記第１の外部電極に電気的に接続され前記基材部内に設けられた第１の内部電極と、前記第２の外部電極に電気的に接続され前記基材部内に設けられ前記第１の内部電極と前記基材部の一部を介して対向した第２の内部電極と、前記第１の外部電極に電気的に接続されるとともに、前記基材部の一部を介して前記第１の内部電極と対向する部分と前記基材部の一部を介して前記第２の内部電極のみと対向する部分を有した第３の内部電極とを備え、前記第１の内部電極と前記第２の内部電極間で所定以上の電圧が加わった際に電流が流れるとともに、前記第２の内部電極と前記第３の内部電極の間に前記第１の内部電極が配置されたことを特徴とする積層型セラミック電子部品であり、第１の内部電極と第２の内部電極の対向部の重なりの面積によりバリスタ電圧が決まり、第２の内部電極と第３の内部電極の対向部の重なりの面積により静電容量が決まるため、バリスタ電圧のばらつきが小さく、またバリスタ電圧と静電容量とを独立して調整できるという作用を有する。
【００２３】
以下、本発明の実施の形態について、図１から図５を用いて説明する。
【００２４】
（実施の形態１）
図１は本発明の実施の形態１に係る積層型バリスタの構造を示す透視図、図２はその断面図、図３は本発明の実施の形態１の製造工程を示すフローチャート、図４は本発明の実施の形態１における積層前の成形体シートの構成を示す分解斜視図である。
【００２５】
図１および図２において、積層型バリスタ１０は、セラミック材料からなる基材部１と、基材部１内に配置された第１の内部電極２、第２の内部電極３および第３の内部電極４と、基材部１の両端面に形成され、第１の内部電極２および第３の内部電極４の端部と電気的に接続される第１の外部電極５と、第２の内部電極３の端部と電気的に接続される第２の外部電極６とから構成されている。
【００２６】
また、第３の内部電極４の先端は、第１の内部電極２の先端よりも第２の外部電極６側に伸びた構成となっており、この構成とすることで、第１の内部電極２を介さずに、第３の内部電極４を基材部１の一部を介して第２の内部電極３と対向する部分を設けたことによって、容量調整の精度などを向上させることができる。
【００２７】
基材部１を形成するバリスタセラミックとしては、ＺｎＯ−Ｐｒ６Ｏ１１−ＣｏＯ、ＺｎＯ−Ｂｉ２Ｏ３−ＣｏＯ等を使用することができる。
【００２８】
第１および第２の外部電極５，６は、基材部１の両端面にＡｇ５ａの膜を形成し、その上にＮｉ５ｂの膜、Ｓｎ５ｃの膜をメッキすることで形成される。
【００２９】
バリスタ電圧Ｖ１ｍＡは、第１の内部電極２と第２の内部電極３のギャップｔ１とその対向面の重なり面積Ｓ１およびその間のバリスタセラミックの材質によって規定される。
【００３０】
静電容量Ｃは、前掲の（式１）に基づき、第１の内部電極２と第２の内部電極３のギャップｔ１とその対向面の重なり面積Ｓ１およびその間のバリスタセラミックの比誘電率εｒに基づく容量Ｃ１＝ε０εｒＳ１／ｔ１と、第２の内部電極３と第３の内部電極４のギャップｔ２とその対向面の重なり面積Ｓ２およびその間のバリスタセラミックの比誘電率εｒに基づく容量Ｃ２＝ε０εｒＳ２／ｔ２との和にほぼ等しくなる。
【００３１】
したがって、これらの第１、第２、第３の内部電極２〜４のギャップと重なりの面積を調整することで、バリスタ電圧と静電容量を独立して調整することが可能となる。
【００３２】
次に、本実施の形態１の積層型バリスタ１０の製造方法を、図３および図４を用いて説明する。なお、図４には積層型バリスタ１０の１個分の構成を示しているが、実際には、広い成形体シートに多数個分を同時に形成して途中の工程で積層型バリスタ単体に切断する。
ステップＳ１：配合
所定量のセラミック原料と精製水を秤量し、粉砕用玉石入りのプラスチック容器に投入する。セラミック原料は、ＺｎＯを主成分とし、これに微量のＰｒ６Ｏ１１とＣｏＯおよびＣａＣＯ３を加えたものとする。
ステップＳ２：混合
セラミック原料と精製水の入ったプラスチック容器を、回転台を用いて回転混合し、セラミック原料を粉砕する。
ステップＳ３：乾燥
混合終了後に、粉砕用玉石を残し、セラミック原料と精製水が混合されたスラリーのみをステンレス製容器に移す。スラリーの入ったステンレス製容器を乾燥機にかけ、水分を蒸発、乾燥させる。
ステップＳ４：混練
所定量の乾燥したセラミック混合原料と有機溶剤および有機バインダーを粉砕用玉石入りプラスチック容器に投入し、混練する。有機溶剤としては、酢酸ブチル、ブトキシエタノールを用いる。有機バインダーとしては、ビヒクル、ブチルベンジルフタレート（ＢＢＰ）を用いた。
ステップＳ５：脱泡
セラミック混合原料と有機溶剤および有機バインダーを混練したスラリーをプラスチック容器に移し、低回転数で回転し、脱泡する。
ステップＳ６：成形体シート成形
ドクターブレード装置を用いて、シート厚み０．９ｍｍの成形体シートを形成する。
ステップＳ７：シート切断
成形体シートを１５０ｍｍ×１５０ｍｍに切断する。
ステップＳ８：内部電極印刷
図４に示すグリーンシート１２，１４，１６に、印刷機を用いてＰｔの内部電極パターン１２ａ，１４ａ，１６ａを印刷する。
ステップＳ９：シート積層
積層機で、電極印刷なしのグリーンシート１１，１３，１５，１７と、内部電極印刷を行ったグリーンシート１２，１４，１６を積層する。
ステップＳ１０：チップ切断
切断機を用いて、積層した成形体シートを所定のチップ形状に切断する。
ステップＳ１１：面取り
切断したチップ積層体のエッジの角を取るために、プラスチック容器にチップ積層体を入れ、プラスチック容器を回転させ、チップ積層体同士をぶつけ合わせることで面取りを行う。
ステップＳ１２：脱バインダ
面取り加工したチップ積層体を６００℃で１時間程度焼成し、チップ積層体を構成する成形体シートに含まれる有機バインダを分解除去する。
ステップＳ１３：焼成
蓋付きの焼成容器に脱バインダしたチップ積層体を入れ、１２５０〜１３５０℃の温度で１時間程度焼成する。
ステップＳ１４：外部電極形成
焼成したチップ積層体に電極塗布治具を用いて、焼成により成形体シート素材が収縮したことにより内部電極が露出した２つの端面にＡｇペーストを塗布し、６００〜８００℃の焼き付け温度で焼成した後、メッキにてＮｉ、Ｓｎ膜をＡｇの上に形成する。
ステップＳ１５：特性選別
出来上がった積層型バリスタの特性を測定し、バリスタ電圧、静電容量等の大きさで分別する。
【００３３】
以上の工程により、図１および図２に示す積層型バリスタ１０が得られる。
【００３４】
なお、グリーンシートは、内部電極間のギャップの寸法に応じて、枚数を増減することができる。
【００３５】
（実施の形態２）
図５は本発明の実施の形態２に係る積層バリスタ２０の構造を示す透視図である。この実施の形態では、単一の基材部１に、複数組（図面では２組）の第１の内部電極２Ａ，２Ｂ、第２の内部電極３Ａ，３Ｂ、第３の内部電極４Ａ，４Ｂ、第１の外部電極５Ａ，５Ｂ、第２の外部電極６Ａ，６Ｂを設けて、複数の電気回路に使用することができるようにしている。
【００３６】
その製造方法については、図３のフローチャートにおいて、ステップＳ１０のチップ切断時に２個分を単位に切断し、ステップＳ１４の外部電極形成時に、内部電極それぞれに個別の外部電極を形成することで、同様に製造することができる。
【００３７】
【発明の効果】
以上のように本発明の請求項１に記載の発明によれば、第１の内部電極と第２の内部電極の対向部の重なりの面積によりバリスタ電圧を規定することができ、また第２の内部電極と第３の内部電極の対向部の重なりの面積により静電容量を規定することができるため、バリスタ電圧のばらつきを小さく、またバリスタ電圧と静電容量とを独立して調整することができる。
【００３８】
請求項２に記載の発明によれば、第３の内部電極を、第１の内部電極に対して第２の内部電極とは反対側に配置することにより、バリスタ電圧を規定する第１の内部電極と第２の内部電極の対向部の重なり面積および間隔が、静電容量を規定する第３の内部電極の対向部の重なり面積および間隔に影響されにくく、これらのバリスタ特性の調整を容易に行うことができる。
【００３９】
請求項３に記載の発明によれば、第２の内部電極と第３の内部電極の間に第１の内部電極を配置したことにより、第１の内部電極と第２の内部電極の対向部の重なりの面積によりバリスタ電圧が決まり、第２の内部電極と第３の内部電極の対向部の重なりの面積により静電容量が決まるため、バリスタ電圧のばらつきが小さく、またバリスタ電圧と静電容量とを独立して調整することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る積層型バリスタの構造を示す透視図
【図２】本発明の実施の形態１に係る積層型バリスタの構造を示す断面図
【図３】本発明の実施の形態１の製造工程を示すフローチャート
【図４】本発明の実施の形態１における積層前の成形体シートの構成を示す分解斜視図
【図５】本発明の実施の形態２の構造を示す透視図
【図６】本出願人の先の提案による積層型バリスタの構造を示す透視図
【図７】従来の一般的な積層型バリスタの構造を示す一部切欠斜視図
【符号の説明】
１  基材部
２，２Ａ，２Ｂ  第１の内部電極
３，３Ａ，３Ｂ  第２の内部電極
４，４Ａ，４Ｂ  第３の内部電極
５，５Ａ，５Ｂ  第１の外部電極
５ａ  Ａｇ
５ｂ  Ｎｉ
５ｃ  Ｓｎ
６，６Ａ，６Ｂ  第２の外部電極
１０，２０  積層型バリスタ
１１〜１７  グリーンシート
１２ａ，１４ａ，１６ａ  内部電極パターン
【図１】
2004172366.tif 000003
【図２】
2004172366.tif 000004
【図３】
2004172366.tif 000005
【図４】
2004172366.tif 000006
【図５】
2004172366.tif 000007
【図６】
2004172366.tif 000008
【図７】
2004172366.tif 000009