(57)【要約】【課題】配線基板或いは半導体素子を積層位置関係で配置するとき、積層状態の厚さ寸法をより薄く構成して、高密度な積層構造の半導体装置を提供すること。【解決手段】半導体装置１は、配線層２ａを設けた配線基板２と、第１半導体素子３と、第２半導体素子４とで主に構成される。配線基板２の所定位置には第２半導体素子４が配置される積層厚さ調整部となる開口部２ｂが形成されている。配線基板２の厚み寸法はＡμｍ、第１半導体素子３の厚み寸法はＢμｍ、第２半導体素子４の厚み寸法は例えば配線基板２の厚み寸法より薄いＣμｍ、突起電極５の直径寸法はＤμｍに設定されている。半導体装置１では、厚み寸法がＣμｍの第２半導体素子４が配線基板２に形成された開口部２ｂ内に配置される。このため、この第２半導体素子４の厚み寸法が、半導体装置１の積層位置における厚み寸法（Ｘ）に反映されない。つまり、Ｘ＝（Ａ＋Ｂ＋Ｄ）μｍになる。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線層を設けた配線基板に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の１つ又は配線層を設けた配線基板の少なくとも一方に、実際の積層状態の厚さ寸法を、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくさせる積層厚さ調整部を設けたことを特徴とする半導体装置。
【請求項２】
前記積層厚さ調整部は、前記配線基板の所定位置に設けた開口部であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記積層厚さ調整部は、一半導体素子に形成した所定深さ寸法の凹部であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
配線層を設けた半導体素子に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の１つに積層厚さ調整部となる凹部を形成したことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体素子を配線基板に対して積層位置関係で実装した半導体装置に関する。
【０００２】
【従来の技術】
近年、電子機器に使用される配線基板は、機器本体の小型化に伴い、半導体素子、各種電子部品の高密度実装化及び小型化が図られている。
【０００３】
例えば、特許  第２８４１８２５号公報の混成集積回路には半導体素子の実装密度を高めるために、複数個の半導体素子が配線基板に搭載されてなる混成集積回路において、少なくとも１個の半導体素子がワイヤボンディング技術で配線基板の片面に搭載され、前記配線基板反対側の面に他の少なくとも１個の半導体素子がフリップチップ技術により搭載されている構造が示されている。
【０００４】
【特許文献１】特許  第２８４１８２５号公報  （頁２、図１及び図２）
【０００５】
【発明が解決しようとする課題】
しかしながら、前記特許  第２８４１８２５号公報の混成集積回路では、単位面積当たりの実装密度は向上するが、より高密度な積層を実現しようとした場合、配線基板自体の厚みや半導体素子の厚みが高密度化の障害になってしまう。
【０００６】
本発明は上記事情に鑑みてなされたものであり、配線基板或いは半導体素子を積層位置関係で配置するとき、積層状態の厚さ寸法をより薄く構成して、高密度な積層構造の半導体装置を提供することを目的にしている。
【０００７】
【課題を解決するための手段】
第１の発明による半導体装置は、配線層を設けた配線基板に対して、複数の半導体素子を積層位置関係に搭載した半導体装置であって、
積層位置関係で配置される半導体素子の１つ又は配線層を設けた配線基板の少なくとも一方に、実際の積層状態の厚さ寸法を、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくさせる積層厚さ調整部を設けている。
この構成によれば、積層厚さ調整部を設けて、配線基板上に複数の半導体素子を積層配置させることにより、この積層配置状態で構成された半導体装置の厚さ寸法が、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値より小さくなる。
【０００８】
第２の発明による半導体装置は前記第１の発明による半導体装置において、前記積層厚さ調整部は、前記配線基板の所定位置に設けた開口部である。
この構成によれば、一半導体素子を前記配線基板の開口部を塞ぐようにこの配線基板の一面側に配置し、他半導体素子を前記開口部内に配置して、複数の半導体素子を配線基板に対して積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さい。
【０００９】
第３の発明による半導体装置は前記第１の発明による半導体装置において、前記積層厚さ調整部は、一半導体素子に形成した所定深さ寸法の凹部である。
この構成によれば、一半導体素子の凹部内に他の半導体素子を配置した状態で、これら複数の半導体素子を配線基板に積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さい。
【００１０】
第４の発明による半導体装置は、配線層を設けた半導体素子に対して、複数の半導体素子を積層位置関係に搭載した半導体装置であって、
積層位置関係で配置される半導体素子の１つに積層厚さ調整部となる凹部を形成している。
この構成によれば、一半導体素子の凹部内に他の半導体素子を配置した状態で、これら複数の半導体素子を配線層を設けた半導体素子上に積層配置状態にすると、この積層配置状態で構成された半導体装置の厚さ寸法は、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくなる。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（第１実施形態）
図１ないし図３は本発明の第１実施形態に係り、図１は積層厚さ調整部として配線基板に開口部を形成した半導体装置を説明する図、図２は配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図、図３は半導体装置の他の構成例を説明する図である。
【００１２】
なお、図３（ａ）は貫通スルーホールによる電気的接続部とフリップチップ接続とを組み合わせた半導体装置を示す図、図３（ｂ）はフリップチップ接続とワイヤボンディングによる接続とを組み合わせた半導体装置を示す図、図３（ｃ）は配線領域を設けてのフリップチップ接続とワイヤボンディング接続とを組み合わせた半導体装置を示す図、図３（ｄ）は配線領域を設けてのフリップチップ接続による半導体装置を示す図、図３（ｅ）はワイヤボンディングによる接続とフリップチップ接続とを組み合わせた半導体装置を示す図、図３（ｆ）はワイヤボンディングによる接続を行った半導体装置を示す図、図３（ｇ）は光学部材を配置した半導体装置を示す図、図３（ｈ）は３つの半導体素子を備え、ワイヤボンディングによる接続とフリップチップ接続とを組み合わせた半導体装置を示す図である。
【００１３】
図１に示すように本実施形態の半導体装置１は、例えば面部に図示しない配線パターンによる配線層２ａを片面又は両面に設けた配線基板２と、この配線基板２の配線層２ａに対して電気的に接続される第１半導体素子３と、この第１半導体素子３に対して電気的に接続される第２半導体素子４とで主に構成されている。前記配線基板２の所定位置には前記第２半導体素子４が配置される積層厚さ調整部となる所定形状の開口部２ｂが形成されている。
【００１４】
前記配線基板２に設けられている配線層２ａと前記第１半導体素子３との電気的接続及び前記第１半導体素子３と第２半導体素子４との電気的接続は、例えば、金、半田で形成した突起電極５を介したフリップチップ接続によって行われている。そして、前記フリップチップ接続部の固着を接着剤９で行っている。
【００１５】
なお、前記配線基板２の厚み寸法はＡμｍ、前記第１半導体素子３の厚み寸法はＢμｍ、前記第２半導体素子４の厚み寸法は例えば前記配線基板２の厚み寸法より薄いＣμｍ、前記突起電極５の直径寸法はＤμｍに設定されている。
【００１６】
上述のように構成した半導体装置１の厚み寸法（Ｘ）について説明する。
図２に示すように積層厚さ調整部となる開口部を設けていない厚み寸法がＡμｍの配線基板２Ａの両面側に積層位置関係で前記第１半導体素子３及び前記第２半導体素子４を配置して半導体装置２０を構成した場合、積層位置における厚み寸法（Ｙ）はそれぞれの部材の厚み寸法を合算した値になる。なお、符号６はワイヤボンディングのための金属細線で形成されたワイヤである。
つまり、Ｙ＝（Ａ＋Ｂ＋Ｃ＋Ｄ）μｍになる。
【００１７】
これに対して、本実施形態の前記図１に示した半導体装置１では、厚み寸法がＣμｍに設定されている第２半導体素子４が配線基板２に形成されている開口部２ｂ内に配置される。このため、この第２半導体素子４の厚み寸法が、半導体装置１の積層位置における厚み寸法（Ｘ）に反映されない。
【００１８】
つまり、Ｘ＝（Ａ＋Ｂ＋Ｄ）μｍになる。
【００１９】
したがって、本実施形態の半導体装置１の積層位置における厚み寸法（Ｘ）は、前記半導体装置２０の積層位置の厚み寸法（Ｙ）に比べて薄く形成される。
【００２０】
このように、配線基板に積層厚さ調整部として開口部を設け、その開口部内に積層位置関係で配置される半導体素子の１つを配置させたことにより、積層配置して構成された半導体装置の厚さ寸法を、複数の半導体素子と配線基板とを合算した値よりも小さくすることができる。このことによって、配線基板の構造を複雑にすることなく、積層構造の半導体装置を小型、薄型にして高密度実装を図れる。
【００２１】
なお、本実施形態においては、配線基板２と第１半導体素子３との電気的接続及び第１半導体素子３と第２半導体素子４との電気的接続を、突起電極５を介したフリップチップ接続としているが、電気的な接続はフリップチップ接続に限定されるものではなく、以下に示す電気的な接続を行って半導体装置を構成するようにしてもよい。このことによって、積層構造の半導体装置を小型、薄型にして高密度実装を図れる。
【００２２】
図３（ａ）に示す半導体装置１Ａでは、第１半導体素子３に、素子表面から素子裏面に至る貫通スルーホール３ａを設け、突起電極５を介して前記貫通スルーホール３ａと前記配線層２ａとを電気的に接続する一方、第１半導体素子３と第２半導体素子４とを突起電極５を介したフリップチップ接続によって電気的に接続している。そして、フリップチップ接続部の固着を接着剤９で行っている。
【００２３】
図３（ｂ）に示す半導体装置１Ｂでは、第１半導体素子３に貫通スルーホール３ａを設け、突起電極５を介して前記貫通スルーホール３ａと前記配線層２ａとを電気的に接続する一方、第２半導体素子４と配線基板２との電気的接続を金属細線であるワイヤ６を介したワイヤボンディングで行っている。
【００２４】
なお、本図に示す半導体装置１Ｂでは突起電極５を介して貫通スルーホール３ａと配線層２ａとを接続する際、超音波、熱圧着、半田などを用いて電気的、機械的な接続を行っている。また、第１半導体素子３と第２半導体素子４とを背中合わせの関係にして、絶縁性、又は導電性の接着剤９でダイボンドしている。そして、第２半導体素子４のダイボンド及び第１半導体素子３と配線基板２との接着剤９による固着を同時に行い、その後、第２半導体素子４をワイヤーボンディングによって配線基板２に電気的に接続している。
【００２５】
図３（ｃ）に示す半導体装置１Ｃでは、第１半導体素子３に素子表面から素子側面を通過して素子裏面に至る配線領域３ｂを設けている。そして、突起電極５を介して前記配線領域３ｂと前記配線層２ａとをフリップチップ接続する一方、第２半導体素子４と配線基板２とを前記ワイヤ６を介したワイヤボンディングによって電気的な接続を行っている。
【００２６】
なお、図３（ｄ）の半導体装置１Ｄに示すように前記配線領域３ｂを第２半導体素子４の配置位置まで延長させて、前記配線領域３ｂと前記配線層２ａとの電気的接続及び前記第１半導体素子３と第２半導体素子４との電気的接続を、共に突起電極５を介したフリップチップ接続で行うようにしてもよい。
【００２７】
図３（ｅ）に示す半導体装置１Ｅでは、第１半導体素子３を配線基板２の配線層２ａにワイヤ６を介したワイヤボンディングによって電気的に接続する一方、第２半導体素子４と第１半導体素子３との電気的接続をフリップチップ接続で行っている。
【００２８】
図３（ｆ）に示す半導体装置１Ｆでは、第１半導体素子３と配線基板２の配線層２ａとの電気的接続及び第２半導体素子４と配線基板２の配線層２ａとの電気的接続をワイヤ６を介したワイヤボンディングによって行っている。
【００２９】
なお、本図の半導体装置１Ｆでは、配線基板２に対して第１半導体素子３を絶縁性、又は導電性の接着剤９でダイボンドした後、第２半導体素子４を開口部２ｂに落とし込み、前記第１半導体素子３の裏面に第２半導体素子４を絶縁性、又は導電性の接着剤９でダイボンドする。そして、第１半導体素子３及び第２半導体素子４をそれぞれワイヤ６を介したワイヤボンディングによって電気的に接続している。
【００３０】
図３（ｇ）に示す半導体装置１Ｇでは、第１半導体素子３上、又は前記配線基板２の少なくとも一方に、光学部材７を配置している。このとき、前記第１半導体素子３を具体的に撮像素子にした場合、光学部材７はガラスリッド、レンズ、フィルター、プリズムなどの光学部品となる。そして、本実施形態においては、第２半導体素子４と配線基板２の配線層２ａとの電気的接続をワイヤ６を介したワイヤボンディングで行っているため、このワイヤ６が光学部材７に接触することを防止するため、配線基板２に接触防止用の所定高さ寸法の段部２ｃが設けている。
【００３１】
図３（ｈ）に示す半導体装置１Ｈでは、第１半導体素子３上に第３半導体素子８を配置し、段部２ｃを有する配線基板２に光学部材７を配置している。そして、第１半導体素子３と配線基板２の配線層２ａとの電気的接続をフリップチップ接続で行い、第３半導体素子８と配線基板２の配線層２ａとの電気的接続をワイヤ６を介したワイヤボンディングで行っている。
【００３２】
なお、本図の半導体装置１Ｈでは半導体素子を３つ使用した３チップ構成であり、この３チップを配線基板表面からのスタック構造にしている。そして、前記配線基板２に第１半導体素子３をフリップチップ接続によって電気的に接続した後、この第１半導体素子３の裏面に第２半導体素子４を接着剤９でダイボンドする。このとき、第１半導体素子３のフリップチップ接続部の固着を前記接着剤９が兼用する。そして、前記第２半導体素子４と配線基板２とをワイヤ６を介したワイヤボンディングによって電気的に接続し、更に、第１半導体素子３の上面に第３半導体素子８をダイボンドによって積層配置した後、この第３半導体素子８を配線基板２にワイヤ６を介したワイヤボンディングによって電気的に接続する。
また、配線基板裏面からのスタック構造にして、３チップ構成をとるようにしてもよい。
【００３３】
（第２実施形態）◎
図４ないし図７は本発明の第２実施形態にかかり、図４は積層厚さ調整部として半導体素子に凹部を設けた半導体装置を説明する図、図５は配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図、図６は他の構成の半導体装置を説明する図、図７は別の構成の半導体装置を説明する図である。
なお、図４（ａ）は配線基板に積層厚さ調整部である開口部を設けた半導体装置を示す図、図４（ｂ）は積層厚さ調整部の形成されていない配線基板に複数の半導体素子を積層位置関係で配置した半導体装置を示す図である。
図４（ａ）に示すように本実施形態の半導体装置１０は、例えば表面に図示しない配線パターンによる配線層２ａ及び開口部２ｂを設けた厚み寸法がＡμｍの配線基板２と、この配線基板２の配線層２ａにワイヤ６を介したワイヤボンディングによって電気的に接続される厚み寸法がＥμｍの第１半導体素子１１と、前記配線基板２の配線層２ａにワイヤ６を介してのワイヤボンディングによって電気的に接続される厚み寸法がＦμｍの第２半導体素子１２とで主に構成されている。
【００３４】
前記第１半導体素子１１の所定位置には前記第２半導体素子１２が接着剤９によってダイボンドされる積層厚さ調整部となる深さ寸法を所定寸法ｂμｍに設定した凹部１１ａが例えばエッチングによって形成されている。
【００３５】
上述のように構成した半導体装置１０の厚み寸法について説明する。
まず、図５に示すように積層厚さ調整部となる開口部及び凹部を設けていない厚み寸法がＡμｍの配線基板２Ａの両面側に積層位置関係で前記第１半導体素子１１及び前記第２半導体素子１２を配置して半導体装置２０Ａを構成した場合、積層位置における厚み寸法（ＹＡ）はそれぞれの部材の厚み寸法を合算した値になる。
【００３６】
つまり、ＹＡ＝（Ａ＋Ｅ＋Ｆ）μｍになる。
【００３７】
これに対して、本実施形態の半導体装置１０では、前記図４（ａ）で示したように、厚み寸法がＦμｍの第２半導体素子１２が第１半導体素子１１に形成されている深さ寸法がｂμｍの凹部１１ａの底面に固着されるとともに、この状態で開口部２ｂ内に配置されている。
【００３８】
したがって、前記第１半導体素子１１の凹部１１ａに固着された状態の第２半導体素子１２が開口部２ｂから突出することなく配置される。このことによって、第２半導体素子１２の厚み寸法が半導体装置１０の積層位置関係の厚み寸法（以下、ＸＡと表す）に反映されない。
つまり、ＸＡ＝（Ａ＋Ｅ）μｍになる。
このことによって、本実施形態の半導体装置１０の積層位置における厚み寸法（ＸＡ）は、半導体装置２０Ａの積層位置における厚み寸法（ＹＡ）に比べて薄く形成される。
【００３９】
このように、積層位置関係で構成される半導体素子の１つに積層厚さ調整部として所定深さ寸法の凹部を設け、その凹部の底面に他方の半導体素子を固着配置させることによって、積層配置状態で構成される半導体装置の厚さ寸法を、複数の半導体素子と配線基板とを合算した値よりも小さくすることができる。
【００４０】
なお、図４（ｂ）に示すように配線基板２に開口部２ｂを設けない構成の場合であっても、第１半導体素子１１に所定深さ寸法の凹部１１ａを形成して、この凹部１１ａ内に第２半導体素子１２を配置して半導体装置１０Ａを構成することによって、この半導体装置１０Ａの積層位置における厚み寸法（ＸＢ）に、前記第２半導体素子１２の厚み寸法Ｆが反映されないので、この半導体装置１０Ａの積層位置における厚み寸法（ＸＢ）を、複数の半導体素子と配線基板等を合算した値よりも小さくすることができる。
【００４１】
また、配線基板に複数の半導体素子を搭載して半導体装置を構成する代わりに、図６に示すように第３半導体素子１３の少なくとも一面側に、例えばポリイミド樹脂等を用いた絶縁樹脂層からなる再配線層１４を設けておく。そして、前記第２半導体素子１２と第３半導体素子１３とを突起電極５を介して電気的、機械的に接続するとともに、この第２半導体素子１２を第１半導体素子１１の凹部１１ａ内に配置させた状態にして、この第１半導体素子１１を前記第３半導体素子１３に突起電極５を介して電気的、機械的に接続して半導体装置１０Ｂを構成する。
このことによって、この半導体装置１０Ｂの積層位置における厚み寸法を、複数の半導体素子と配線基板等を合算した値よりも小さくすることができる。
【００４２】
なお、前記第１半導体素子１１と前記第３半導体素子１３とを、前記第２半導体素子１２を第３半導体素子１３に搭載後に、ウエハー同士で接続するようにしてもよい。
【００４３】
また、前記第１実施形態及び第２実施形態において、例えば、図７に示すように第２半導体素子４、１２に再配線層１４を予め形成して、この第２半導体素子４、１２に対してセラミックコンデンサ、抵抗、インダクタ、発振子等の周辺回路部品１５を搭載して半導体装置１０Ｃを構成するようにしてもよい。このことによって、半導体装置の小型化、薄型化、組立工数の削減、部品点数の削減を図ることができる。
【００４４】
尚、本発明は、以上述べた実施形態のみに限定されるものではなく、発明の要旨を逸脱しない範囲で種々変形実施可能である。
【００４５】
［付記］
以上詳述したような本発明の上記実施形態によれば、以下の如き構成を得ることができる。
【００４６】
（１）配線層を設けた配線基板に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の１つ又は配線層を設けた配線基板の少なくとも一方に、実際の積層状態の厚さ寸法を、複数の半導体素子の厚み寸法と配線基板の厚み寸法とを合算した値よりも小さくさせる積層厚さ調整部を設けた半導体装置。
【００４７】
（２）前記積層厚さ調整部は前記配線基板の所定位置に設けた開口部である付記１に記載の半導体装置。
【００４８】
（３）前記積層厚さ調整部は一半導体素子に形成した凹部である付記１に記載の半導体装置。
【００４９】
（４）配線層を設けた半導体素子に対して、複数の半導体素子を積層位置関係に搭載した半導体装置において、
積層位置関係で配置される半導体素子の１つに積層厚さ調整部となる凹部を形成した半導体装置。
【００５０】
（５）前記半導体素子と前記配線基板との電気的接続又は前記半導体同士の電気的接続をリップチップ接続で行う付記１ないし付記４のいずれかに記載の半導体装置。
【００５１】
（６）前記半導体素子と前記配線基板との電気的接続をワイヤボンディング接続で行う付記１ないし付記４のいずれかに記載の半導体装置。
【００５２】
（７）前記半導体素子に、半導体素子表面から半導体素子裏面に至る貫通スルーホールを設け、前記配線基板と半導体素子との電気的接続を突起電極を介して行う付記１ないし付記５のいずれかに記載の半導体装置。
【００５３】
（８）前記半導体素子に、半導体素子表面から半導体素子側面を通過して半導体素子裏面に至る配線領域を設け、前記配線基板と半導体素子との電気的接続を突起電極を介して行う付記１ないし付記５のいずれかに記載の半導体装置。
【００５４】
（９）前記半導体素子又は前記配線基板に、光学部品又は周辺回路部品を搭載した付記５ないし付記８のいずれかに記載の半導体装置。
【００５５】
【発明の効果】
以上説明したように本発明によれば、配線基板或いは半導体素子を積層位置関係で配置するとき、積層状態の厚さ寸法をより薄く構成して、高密度な積層構造の半導体装置を提供することができる。
【図面の簡単な説明】
【図１】図１ないし図３は本発明の第１実施形態に係り、図１は積層厚さ調整部として配線基板に開口部を形成した半導体装置を説明する図
【図２】配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図
【図３】半導体装置の他の構成例を説明する図
【図４】図４ないし図７は本発明の第２実施形態にかかり、図４は積層厚さ調整部として半導体素子に凹部を設けた半導体装置を説明する図
【図５】配線基板及び半導体素子に積層厚さ調整部を設けることなく積層配置したときの構成例を説明する図
【図６】他の構成の半導体装置を説明する図
【図７】別の構成の半導体装置を説明する図
【符号の説明】
１…半導体装置
２…配線基板
２ａ…配線層
２ｂ…開口部
３…第１半導体素子
４…第２半導体素子
【図１】
2004311785.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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