(57)【要約】【課題】リセット要因の発生に伴なう適正なリセット動作を行うことができる不揮発性メモリのテスト制御方法を提供する。【解決手段】テスト信号が立ち下がると、書き込みデータを入力した後にデータ書き込み動作を行う。テスト信号が立ち下がった後において書き込みデータ入力開始前にノイズが入った場合にはリセットする。書き込みデータ入力開始後にノイズが入った場合にはリセットしない。【選択図】　　　　図３
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【特許請求の範囲】
【請求項１】
データ書き込みテスト開始のための信号を入力すると、書き込みデータを入力した後にデータ書き込み動作を行うようにした不揮発性メモリのテスト制御方法であって、
前記データ書き込みテスト開始のための信号を入力した後において書き込みデータ入力開始前にリセット要因が発生した場合にはリセットするとともに、書き込みデータ入力開始後にリセット要因が発生した場合にはリセットしないようにしたことを特徴とする不揮発性メモリのテスト制御方法。
【請求項２】
前記リセット要因の発生は、信号線にノイズが入ったとき、または電源電圧が変動したときである請求項１に記載の不揮発性メモリのテスト制御方法。
【請求項３】
前記信号線は、クロック信号線、テスト信号線、データイン信号線のうちの少なくともいずれかである請求項２に記載の不揮発性メモリのテスト制御方法。
【請求項４】
テストモード設定終了信号とリセット要因発生検出信号を入力するアンドゲートの出力に基づいてリセット信号を生成するようにした請求項１〜３のいずれか１項に記載の不揮発性メモリのテスト制御方法。
【請求項５】
テスト対象の不揮発性メモリはＥＥＰＲＯＭである請求項１〜４のいずれか１項に記載の不揮発性メモリのテスト制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性メモリのテスト制御方法に関するものである。
【０００２】
【従来の技術】
特開平５−１２８８９７号公報において、ノイズ等によって誤ってテストモードに入っても自動的に正常状態へ復帰する技術が開示されている。この考え方、つまり、テストモード中にノイズによる不具合を回避すべくリセットをかけるという考え方をＥＥＰＲＯＭ等の不揮発性メモリの書き込みテストモードに応用すると、以下の問題が発生する。ＥＥＰＲＯＭのデータ書き込みテストモードにおいては該当する場所への書き込みデータを入力した後にデータ書き込み動作を行う。そのため、単に、テスト時においてノイズが入ったときにリセットする方式を採用すると、中途半端な状態で書き込みが終了してしまう場合がある。
【０００３】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、リセット要因の発生に伴なう適正なリセット動作を行うことができる不揮発性メモリのテスト制御方法を提供することにある。
【０００４】
【課題を解決するための手段】
請求項１に記載の発明によれば、データ書き込みテスト開始のための信号を入力した後において書き込みデータ入力開始前にリセット要因が発生した場合にはリセットするとともに、書き込みデータ入力開始後にリセット要因が発生した場合にはリセットしない。
【０００５】
よって、書き込みデータ入力開始前にリセット要因が発生した場合にはリセットして以後のデータ書き込み動作が禁止されるので、誤書き込みを防止することができる。また、書き込みデータ入力開始後にリセット要因が発生した場合にはリセットせずにそのままデータ書き込み動作が行われるので、中途半端な状態で書き込みが終了してしまうのを防止することができる。
【０００６】
その結果、リセット要因の発生に伴なう適正なリセット動作を行うことができる。
ここで、請求項２に記載のように、リセット要因の発生は、信号線にノイズが入ったとき、または電源電圧が変動したときであり、特に、請求項３に記載のように、信号線は、クロック信号線、テスト信号線、データイン信号線のうちの少なくともいずれかであるものとすることができる。
【０００７】
また、請求項４に記載のように、テストモード設定終了信号とリセット要因発生検出信号を入力するアンドゲートの出力に基づいてリセット信号を生成するようにするとよい。
【０００８】
さらに、請求項５に記載のように、テスト対象の不揮発性メモリはＥＥＰＲＯＭであるとよい。
【０００９】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
本実施形態においてはＥＥＰＲＯＭに具体化している。つまり、テスト対象の不揮発性メモリとしてＥＥＰＲＯＭを想定している。図１には、ＥＥＰＲＯＭを備えたＩＣのブロック図を示す。
【００１０】
符号１で示すＩＣにおいて、メモリブロック２とシリアル／パラレル変換回路３とテストモード認識回路４とオアゲート５，６，７とリセットブロック８とアンドゲート９を備えている。また、符号１で示すＩＣは電源（電池）１０により駆動する。
【００１１】
テスト信号線（ＴＥＳＴ）とクロック信号線（ＣＬＫ）にシリアル／パラレル変換回路３が接続され、シリアル／パラレル変換回路３は各信号線を通してＩＣの外部からテスト信号とクロック信号を入力する。シリアル／パラレル変換回路３はシリアルデータをパラレルデータに変換して、データバス信号線を通してメモリブロック２に送出する。
【００１２】
また、テスト信号線とクロック信号線にテストモード認識回路４が接続され、テストモード認識回路４も各信号線を通してＩＣの外部からテスト信号とクロック信号を入力する。テストモード認識回路４はテスト時においてオアゲート５を介してアドレス信号をメモリブロック２に送出する。また、メモリブロック２はテスト以外の時にはＥＥＰＲＯＭアドレス信号をオアゲート５を介して入力する。テストモード認識回路４はテスト時においてオアゲート６を介して書き込み信号をメモリブロック２に送出する。また、メモリブロック２はテスト以外の時にはＥＥＰＲＯＭ書き込み信号をオアゲート６を介して入力する。テストモード認識回路４はテスト時においてオアゲート７を介して読み出し信号をメモリブロック２に送出する。また、メモリブロック２はテスト以外の時にはＥＥＰＲＯＭ読み出し信号をオアゲート７を介して入力する。
【００１３】
テストモード認識回路４はテスト信号線とクロック信号線にノイズが入ったか否かを検出する機能を有している。テストモード認識回路４はノイズによるリセット信号をアンドゲート９の一方の入力端子に送出する。また、テストモード認識回路４は前記アンドゲート９のもう一方の入力端子にテストモード設定終了信号を送出する。アンドゲート９は、反転したテストモード設定終了信号と、ノイズによるリセット信号との論理積をとる。アンドゲート９の出力端子はリセットブロック８と接続されている。リセットブロック８はアンドゲート９からの信号に加え、パワーオンリセット信号等を入力する。リセットブロック８はこれらの信号に基づいてメモリブロック２に対しリセット信号を送出する。
【００１４】
次に、このように構成したＩＣ（ＥＥＰＲＯＭ）の作用を説明する。
図２には、書き込みテスト時における通常時（ノイズが無い時）のタイミングチャートを示す。図２において、上から、テスト信号、クロック信号、アンドゲート９へのテストモード設定終了信号、アンドゲート９へのノイズによるリセット信号、アンドゲート９の出力信号、リセットブロック８の出力信号、メモリブロック２への書き込み信号を示す。
【００１５】
図２のｔ１のタイミングにおいてテスト信号が立ち下がるとテストモード設定期間の開始となる。このテストモード設定期間において、テストモード認識回路４はクロック信号の立ち下がりエッジにおけるテスト信号のレベルによりどこに書き込むかのデータを取り込む。図２の場合には、「０１０１０１」の６ビットのデータを得ている。そして、図２のｔ２がテストモード設定期間の終了タイミングであり、テストモード設定終了信号が立ち上がる。
【００１６】
図２のｔ２〜ｔ３の期間がＥＥＰＲＯＭ書き込みデータの入力期間であり、この期間において、シリアル／パラレル変換回路３はクロック信号の立ち下がりエッジにおけるテスト信号のレベルにより書き込むデータ（図２では８ビットのデータ）を取り込む。
【００１７】
その後のｔ３が書き込み実行の開始タイミングであり、書き込み信号が立ち上がる。この書き込み信号の立ち上がりによって、メモリブロック２は書き込み動作を実行する。
【００１８】
このように、ＥＥＰＲＯＭの書き込みテスト制御方法として、図２のｔ１のタイミングにてデータ書き込みテスト開始のための信号を入力すると（テスト信号の立ち下がりエッジを入力すると）、ｔ２〜ｔ３の期間において書き込みデータを入力した後に、ｔ３のタイミング以降においてデータ書き込み動作を行う。
【００１９】
そして、このようにして書き込みテストモードにてＥＥＰＲＯＭでの所望の場所にデータを書き込んだ後は以下のようになる。ＩＣを所定の環境下で所定時間放置する。その後、読み出しテストモードにおいてデータを読み出し、書き込んだデータと読み出したデータを比較する（一致するか否か判定する）。これにより最終的なテスト結果を得る。
【００２０】
次に、前述の書き込みテストモードにおいてノイズが入った場合について、図２に代わる図３〜図５のタイミングチャートを用いて説明する。
まず、図３において、ｔ１０のタイミング、即ち、テストモード設定期間中においてクロック信号線にノイズが入った場合について述べる。
【００２１】
ノイズが入ると、テストモード認識回路４によりノイズが検出され、同回路４からアンドゲート９に対しノイズによるリセット信号としてパルス信号が送出される。このとき、テストモード設定終了信号は立ち上がっておらずＬレベルなので、アンドゲート９においては、反転したＨレベルのテストモード設定終了信号と、ノイズによるリセット信号（パルス信号）との論理積をとることになる。よって、アンドゲート９の出力としてパルス信号が送出される。リセットブロック８はこのパルス信号を入力して出力信号レベルをＨレベルにする。つまり、メモリブロック２にリセット信号を送出する。
【００２２】
このリセットブロック８からメモリブロック２へのリセット信号の送出により、図３のｔ３の書き込み実行期間になっても書き込み動作は行われない。つまり、テストモード設定期間において、図１のテストモード認識回路４でノイズを検出した場合は、ノイズによるリセット信号（パルス信号）を、アンドゲート９を介してリセットブロック８に送りＩＣをリセットさせる。
【００２３】
このようにして、ノイズによって書き込みテストモードをリセット（中断）することにより正常状態へ復帰させている。これにより、間違った場所へのデータ書き込みを防止することができる。
【００２４】
図３においてはｔ１０のタイミングでクロック信号線にノイズが入った場合について説明したが、図４のようにｔ１１のタイミング、即ち、クロック信号の立ち下がりエッジでテスト信号線にノイズが入った場合についても動作としては同じである。
【００２５】
図５は、テストモード設定期間を過ぎた後のｔ２０のタイミングでクロック信号線にノイズが入った場合である。
ノイズが入ると、テストモード認識回路４によりノイズが検出され、同回路４からアンドゲート９に対しノイズによるリセット信号としてパルス信号が送出される。このとき、テストモード設定終了信号は立ち上がっておりＨレベルなので、アンドゲート９においては、反転したＬレベルのテストモード設定終了信号と、ノイズによるリセット信号（パルス信号）との論理積をとることになる。よって、アンドゲート９の出力レベルは変わらない（パルス信号が送出されない）。アンドゲート９の出力レベルが変わらないので、リセットブロック８はメモリブロック２にリセット信号を送出しない。
【００２６】
このようにしてリセットブロック８からメモリブロック２へはリセット信号が送出されないので、図５のｔ３の書き込み実行期間になると書き込み動作が実行される。つまり、ＥＥＰＲＯＭ書き込みデータ入力期間において図１のテストモード認識回路４でノイズを検出した場合は、ノイズによるリセット信号（パルス信号）はアンドゲート９にてリセットブロック８へは送られずＥＥＰＲＯＭの書き込みを中断させない。
【００２７】
即ち、正しく書き込みテストモードの設定が行われたため（どこへデータを書き込むかの設定が行われたため）、ノイズによって書き込みテストモードを中断させずテストモードが終了するまで書き込みを続ける。そのため、ＥＥＰＲＯＭの書き込み途中でリセットされて中途半端な状態で書き込みが終了することが無い。
【００２８】
以上説明してきたように、ＥＥＰＲＯＭのテスト制御方法として、図２のｔ１〜ｔ２の期間、つまり、データ書き込みテスト開始のための信号を入力した後において書き込みデータ入力開始前にリセット要因が発生した場合（クロック信号線またはテスト信号線にノイズが入ったとき）にはリセットするとともに、書き込みデータ入力開始後（図２のｔ２以後）にリセット要因が発生した場合にはリセットしないようにした。
【００２９】
よって、書き込みデータ入力開始前にリセット要因が発生した場合にはリセットして以後のデータ書き込み動作が禁止されるので、誤書き込み（間違った場所への書き込み）を防止することができる。また、書き込みデータ入力開始後にリセット要因が発生した場合にはリセットせずにそのままデータ書き込み動作が行われるので、中途半端な状態で書き込みが終了してしまうのを防止することができる。その結果、リセット要因の発生に伴なう適正なリセット動作を行うことができる。
【００３０】
つまり、ＥＥＰＲＯＭ書き込みテストモードの途中でノイズが入った場合のうち、テストモード設定期間中にノイズが入った場合のみ自動的に正常状態へ復帰させ、また、テストモード設定期間を過ぎた期間でノイズが入った場合は書き込みテストモードの設定は意識的に行われたと判断し、そのままテストモードを実施する。このようにすることにより、書き込みテストモードの途中で書き換えを中断させず、中途半端な状態で書き込みが終了してしまうことを回避することができる。
【００３１】
ここで、図１において、アンドゲート９は、テストモード認識回路４から出力されるテストモード設定終了信号とリセット要因発生検出信号（ノイズによるリセット信号）を入力し、このアンドゲート９の出力に基づいてリセットブロック８にてリセット信号を生成する。
【００３２】
次に、別例を説明する。
図１に代わり図６に示す構成としてもよい。
図６は、テスト信号線（ＴＥＳＴ）とクロック信号線（ＣＬＫ）に加えデータイン信号線（Ｄ／Ｉ）をテストモード認識回路４に接続した構成となっている。また、クロック信号線とデータイン信号線をシリアル／パラレル変換回路３に接続している。
【００３３】
図７には、書き込みテスト時における通常時（ノイズが無い時）のタイミングチャートを示す。
図７のｔ３０のタイミングにおいてテスト信号が立ち下がるとテストモード設定期間の開始となる。ここで、データを書き込む場所は予め決められており、次のクロック信号の立ち上がり（ｔ３１のタイミング）にてテストモード設定期間が終了してＥＥＰＲＯＭ書き込みデータ入力期間となる。そして、この期間においてシリアル／パラレル変換回路３はクロック信号の立ち下がりエッジにおけるデータイン信号のレベルにより書き込むデータ（８ビットのデータ）を取り込む。その後のｔ３２が書き込み実行の開始タイミングであり、書き込み信号が立ち上がる。この書き込み信号の立ち上がりによって、メモリブロック２は書き込み動作を実行する。
【００３４】
次に、ノイズが入った場合について、図３に代わる図８のタイミングチャートを用いて説明する。
図８のｔ４０のタイミング、即ち、テストモード設定期間中においてクロック信号線にノイズが入った場合、テストモード認識回路４によりノイズが検出され、同回路４からアンドゲート９に対しノイズによるリセット信号としてパルス信号が送出される。このとき、テストモード設定終了信号は立ち上がっておらずＬレベルなので、アンドゲート９においては、反転したＨレベルのテストモード設定終了信号と、ノイズによるリセット信号（パルス信号）との論理積をとることになる。よって、アンドゲート９の出力としてパルス信号が送出される。リセットブロック８はこの信号を入力して出力信号レベルをＨレベルにする。つまり、メモリブロック２にリセット信号を送出する。このリセットブロック８からメモリブロック２へのリセット信号の送出により、図８のｔ３２の書き込み実行期間になっても書き込み動作は行われない。
【００３５】
また、図７のｔ３１以降、即ち、テストモード設定期間後にノイズが入った場合はテストモード設定終了信号が立ち上がっており（Ｈレベルとなっており）、図５と同様にリセットされない。
【００３６】
なお、クロック信号線ではなくデータイン信号線やテスト信号線にノイズが入った場合も同様である。
その他の実施形態について以下に述べる。
【００３７】
リセット要因としてノイズが入る信号線は、要は、クロック信号線、テスト信号線、データイン信号線のうちの少なくともいずれかである。また、リセット要因の発生は信号線にノイズが入ったときとしたが、図１，６の電源１０の電圧が変動（例えば低下）したときとし、この電源電圧が変動したときにリセットをかける方式とした場合に適用してもよい。
【００３８】
また、図１，６において、リセットブロック８から送出するリセット信号はメモリブロック２に送るようにしたが、テストモード認識回路４に送り、テストモード認識回路４から書き込み信号を送出しないようにしてもよい。
【００３９】
また、テスト対象の不揮発性メモリとしてＥＥＰＲＯＭを想定したが、フラッシュメモリやＥＰＲＯＭであってもよい。
【図面の簡単な説明】
【図１】実施の形態におけるＥＥＰＲＯＭを備えたＩＣのブロック図。
【図２】作用を説明するためのタイミングチャート。
【図３】作用を説明するためのタイミングチャート。
【図４】作用を説明するためのタイミングチャート。
【図５】作用を説明するためのタイミングチャート。
【図６】別例のＥＥＰＲＯＭを備えたＩＣのブロック図。
【図７】作用を説明するためのタイミングチャート。
【図８】作用を説明するためのタイミングチャート。
【符号の説明】
１…ＩＣ、２…メモリブロック、３…シリアル／パラレル変換回路、４…テストモード認識回路、５，６，７…オアゲート、８…リセットブロック、９…アンドゲート、１０…電源。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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