(57)【要約】【課題】モジュールに分割して論理合成を行うための境界条件の生成において、論理合成の処理時間の短縮を図るとともに、レイアウト設計でクロック遅延を同一にするための余分な素子を不要とすることを可能にする論理合成の境界条件処理装置を実現する。【解決手段】元となる論理回路１０２とタイミング制約１０１をデータ入力部１１で読み込み、クロック遅延推定部１１３でモジュール毎のクロック遅延を推定し、パス遅延推定部１１２でモジュール間のパス遅延を推定し、境界条件生成部１１４にてクロック遅延とパス遅延に基づき各モジュールの境界条件を決定する。データ出力部１１７では、決定した境界条件に基づき、各モジュールの遅延ライブラリ１０３とタイミング制約１０４を出力する。【選択図】        図１
2004355447.tif 000002
【特許請求の範囲】
【請求項１】
レジスタ転送レベルで記述された論理回路のモジュール間の境界条件を生成する論理合成の境界条件処理装置であって、
前記レジスタ転送レベルの論理回路と前記論理回路のタイミング制約を入力する入力手段と、
前記論理回路を構成する各モジュールに含まれるレジスタ数からクロック遅延を推定するクロック遅延推定手段と、
前記モジュールのポートを含むパスの遅延を推定するパス遅延推定手段と、
前記クロック遅延推定手段で推定したクロック遅延と前記パス遅延推定手段で推定したパス遅延とに基づき前記モジュールの境界条件を生成する境界条件生成手段と、
前記境界条件生成手段で生成された前記境界条件を出力する出力手段とを設けたことを特徴とする論理合成の境界条件処理装置。
【請求項２】
レジスタ転送レベルで記述された論理回路のモジュール間の境界条件を生成する論理合成の境界条件処理装置であって、
前記レジスタ転送レベルの論理回路と前記論理回路のタイミング制約を入力する入力手段と、
前記論理回路を構成するモジュールのポートを含むパスの遅延を推定するパス遅延推定手段と、
前記パス遅延推定手段で推定したパス遅延に基づきタイミング解析を行い、所定の基準パス遅延より大きいパス数を算出し、前記パス数を少なくするように前記モジュールのクロック遅延を決定するパス数算出手段と、
前記パス数算出手段で決定したクロック遅延と前記パス遅延推定手段で推定したパス遅延とに基づき前記モジュールの境界条件を生成する境界条件生成手段と、
前記境界条件生成手段で生成された前記境界条件を出力する出力手段とを設けたことを特徴とする論理合成の境界条件処理装置。
【請求項３】
前記境界条件生成手段で生成されるモジュールの境界条件は、前記モジュールの遅延ライブラリと前記モジュールのタイミング制約とからなることを特徴とする請求項１または請求項２記載の論理合成の境界条件処理装置。
【請求項４】
前記論理回路のタイミング制約と前記境界条件生成手段で生成されるモジュールの境界条件とを対応付けて表示する表示手段を設けたことを特徴とする請求項１または請求項２記載の論理合成の境界条件処理装置。
【請求項５】
前記境界条件生成手段で生成された境界条件から特定のパスに対し、所定のクロック遅延もしくは所定のパス遅延比率に従い前記境界条件を修正する境界条件修正手段を設けたことを特徴とする請求項１または請求項２記載の論理合成の境界条件処理装置。
【請求項６】
前記論理回路から所定の組み合わせ回路と一致する部分回路をリピータとして識別し、前記リピータとした部分回路を前記モジュール間配線に変換するリピータ識別手段を設けたことを特徴とする請求項１または請求項２記載の論理合成の境界条件処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レジスタ転送レベルの論理回路を論理合成する場合に必要な各モジュールの境界条件を生成する論理合成の境界条件処理装置に関する。
【０００２】
【従来の技術】
レジスタ転送レベルの論理回路を論理合成によりゲートレベルの論理回路に変換する際、対象とする論理回路が巨大な場合、一度に論理合成処理を行えないため、論理回路を複数のモジュールに分割し、モジュール毎に論理合成を行っている。
【０００３】
論理合成を行う場合、論理回路に対するタイミング制約が必要であるが、元々の論理回路に対しては仕様としてのタイミング制約が存在しているが、論理合成のために分割されたモジュールに対してはタイミング制約が存在していない。このため複数のモジュールに分割し論理合成を行う場合、元々の論理回路に対するタイミング制約から各モジュール間の境界条件を推定し、各モジュールに対するタイミング制約を作成する必要がある。
【０００４】
例えば、特許文献１で開示されている論理回路の最適化装置においては、モジュールをまたがるパスでタイミング違反が存在する場合、最適化可能性に基づき遅延制約を分配し、論理最適化を行っている。また、例えば、特許文献２では、モジュール間のパスの遅延を、ブール式を表す論理演算子から正規化された遅延から推定し、特定の重み付けによる比率から境界条件を抽出している。
【０００５】
【特許文献１】
特開平９−２１２５３３号公報
【特許文献２】
特開平１０−１８７７８７号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、これまでの従来技術においては、同期設計を前提としているため、各モジュールのクロックタイミングを同一として、パス遅延のみから境界条件を抽出している。このため、レイアウト設計でクロックの遅延を同一とする必要があり、遅延を生成するための余分な素子が必要であった。
【０００７】
また、最終的には、クロック遅延とパス遅延を含めてタイミング解析を行うが、境界条件を生成する段階ではパス遅延しか分割されていないため、論理合成での遅延改善対象が限定され、遅延改善が厳しい箇所が増加し、論理合成の処理時間が増加していた。
【０００８】
本発明の目的は、論理合成の処理時間の短縮を図るとともに、レイアウト設計でクロック遅延を同一にするための余分な素子を不要とすることを可能にする論理合成の境界条件処理装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明の請求項１記載の論理合成の境界条件処理装置は、レジスタ転送レベルで記述された論理回路のモジュール間の境界条件を生成する論理合成の境界条件処理装置であって、レジスタ転送レベルの論理回路と論理回路のタイミング制約を入力する入力手段と、論理回路を構成する各モジュールに含まれるレジスタ数からクロック遅延を推定するクロック遅延推定手段と、モジュールのポートを含むパスの遅延を推定するパス遅延推定手段と、クロック遅延推定手段で推定したクロック遅延とパス遅延推定手段で推定したパス遅延とに基づきモジュールの境界条件を生成する境界条件生成手段と、境界条件生成手段で生成された境界条件を出力する出力手段とを設けたことを特徴とする。
【００１０】
この請求項１記載の構成によれば、クロック遅延とパス遅延に基づき、境界条件を生成することで、論理合成において遅延改善に余裕のある境界条件を生成でき、論理合成の処理時間を短縮できる。また、従来のようなレイアウト設計でクロック遅延を同一にするために、余分な素子を挿入することを削減できる。
【００１１】
本発明の請求項２記載の論理合成の境界条件処理装置は、レジスタ転送レベルで記述された論理回路のモジュール間の境界条件を生成する論理合成の境界条件処理装置であって、レジスタ転送レベルの論理回路と論理回路のタイミング制約を入力する入力手段と、論理回路を構成するモジュールのポートを含むパスの遅延を推定するパス遅延推定手段と、パス遅延推定手段で推定したパス遅延に基づきタイミング解析を行い、所定の基準パス遅延より大きいパス数を算出し、このパス数を少なくするようにモジュールのクロック遅延を決定するパス数算出手段と、パス数算出手段で決定したクロック遅延とパス遅延推定手段で推定したパス遅延とに基づきモジュールの境界条件を生成する境界条件生成手段と、境界条件生成手段で生成された境界条件を出力する出力手段とを設けたことを特徴とする。
【００１２】
この請求項２記載の構成によれば、クロック遅延とパス遅延に基づき、境界条件を生成することで、論理合成において遅延改善に余裕のある境界条件を生成でき、論理合成処理時間を短縮できる。また、従来のようなレイアウト設計でクロック遅延を同一にするために、余分な素子を挿入することを削減できる。また、所定の基準パス遅延より大きいパス数を少なくするようにクロック遅延を決定するため、遅延改善が厳しいパス数を削減し、論理合成の処理時間がより削減可能となる。
【００１３】
本発明の請求項３記載の論理合成の境界条件処理装置は、請求項１または請求項２記載の論理合成の境界条件処理装置において、境界条件生成手段で生成されるモジュールの境界条件は、モジュールの遅延ライブラリとモジュールのタイミング制約とからなることを特徴とする。
【００１４】
本発明の請求項４記載の論理合成の境界条件処理装置は、請求項１または請求項２記載の論理合成の境界条件処理装置において、論理回路のタイミング制約と境界条件生成手段で生成されるモジュールの境界条件とを対応付けて表示する表示手段を設けたことを特徴とする。
【００１５】
この請求項４記載の構成によれば、論理合成の結果、タイミングミート困難なパスが発生した場合、該当パスに対する境界条件（タイミング制約）の元となるタイミング制約が明確になるため、フィードバック期間が短くなる。また、モジュール間に渡るパスが改善困難な場合、タイミングレポートから該当パスが特定可能になる。
【００１６】
本発明の請求項５記載の論理合成の境界条件処理装置は、請求項１または請求項２記載の論理合成の境界条件処理装置において、境界条件生成手段で生成された境界条件から特定のパスに対し、所定のクロック遅延もしくは所定のパス遅延比率に従い境界条件を修正する境界条件修正手段を設けたことを特徴とする。
【００１７】
本発明の請求項６記載の論理合成の境界条件処理装置は、請求項１または請求項２記載の論理合成の境界条件処理装置において、論理回路から所定の組み合わせ回路と一致する部分回路をリピータとして識別し、リピータとした部分回路をモジュール間配線に変換するリピータ識別手段を設けたことを特徴とする。
【００１８】
この請求項６記載の構成によれば、リピータ部分を配線に変換することで、余分な境界条件を削減し、論理合成処理時間をさらに短縮できる。
【００１９】
【発明の実施の形態】
（第１の実施の形態）
図１は第１の実施の形態における論理合成の境界条件処理装置の構成を表す。この境界条件処理装置は、データ入力部１１１とクロック遅延推定部１１３とパス遅延推定部１１２と境界条件生成部１１４とデータ出力部１１７と境界条件表示部１１５と境界条件修正部１１６とから構成される。
【００２０】
データ入力部１１１では、論理回路１０２と、論理回路１０２に対するタイミング制約１０１とを読み込む。論理回路１０２は、ＨＤＬ等の言語により記述されたレジスタ転送レベルの回路もしくは、ゲートレベルのネットリストで表現された回路である。また、論理回路１０２は、複数のモジュールから構成され、モジュールは複数のレジスタと組み合わせ回路から構成される。
【００２１】
クロック遅延推定部１１３では、論理回路１０２に含まれるレジスタ数よりクロックツリーを推定し、クロック遅延を推定する。
【００２２】
パス遅延推定部１１２では、論理回路１０２のモジュールのポートを含む各レジスタ間のパス遅延を推定するか、もしくは、各回路素子にアノテートされた遅延値よりパス遅延を算出する。
【００２３】
境界条件生成部１１４では、各レジスタ間のパス遅延とクロック遅延より各モジュールに対する境界条件を生成する。
【００２４】
境界条件修正部１１６では、指定された条件を満たすように境界条件を修正する。
【００２５】
データ出力部１１７では、境界条件より得られるタイミング制約１０４と境界条件より生成される遅延ライブラリ１０３を出力する。
【００２６】
境界条件表示部１１５では、入力となるタイミング制約１０１と出力となるタイミング制約１０４を対応付けて表示する。
【００２７】
図２は境界条件処理装置の動作を示すフローチャートである。
【００２８】
回路読み込みステップ２０１では、データ入力部１１１が入力となる論理回路１０２を読み込む。
【００２９】
タイミング制約読み込みステップ２０２では、データ入力部１１１が入力となる論理回路１０２に対するタイミング制約１０１を読み込む。
【００３０】
レジスタ数算出ステップ２０３では、クロック遅延推定部１１３が入力となる論理回路１０２を構成するモジュール毎に、モジュール内に含まれるレジスタ数をクロック系統毎に算出する。
【００３１】
クロック遅延推定ステップ２０４では、クロック遅延推定部１１３が、レジスタ数算出ステップ２０３で算出したレジスタ数を基に、クロックツリーを推定し、クロック遅延を推定する。
【００３２】
パス抽出ステップ２０５では、パス遅延推定部１１２がモジュールの入出力端子となるポートを抽出し、これらのポートを含むパスを抽出する。
【００３３】
パス遅延推定ステップ２０６では、パス遅延推定部１１２がこれらのパスの遅延をパスに含まれる論理回路より推定する。
【００３４】
遅延分割ステップ２０７では、１つのパスに対する各モジュール内でのパス遅延とクロック遅延の差分からモジュール毎のパス遅延比率を決定する。パス抽出ステップ２０５で抽出した全てのパスに対し、遅延分割ステップ２０７を繰り返す。
【００３５】
ライブラリ作成ステップ２０８では、モジュール毎に、パス遅延比率より各ポートの遅延値を決定し、遅延ライブラリを作成する。
【００３６】
遅延分割ステップ２０７およびライブラリ作成ステップ２０８は、境界条件生成部１１４が行う。
【００３７】
境界条件出力ステップ２０９では、データ出力部１１７が、モジュール毎に、タイミング制約と遅延ライブラリを出力する。
【００３８】
なお、以上の説明では、境界条件修正部１１６と境界条件表示部１１５の動作については述べていない。これらの動作は後で述べる。
【００３９】
さらに図３を参照して、具体的な動作について説明する。なお、ここでも境界条件修正部１１６と境界条件表示部１１５の動作については述べない。
【００４０】
図３は回路読み込みステップ２０１で入力された論理回路１０２である。タイミング制約読み込みステップ２０２で論理回路に対するタイミング制約１０１として、クロック周期が１０ｎｓとして与えられる。
【００４１】
レジスタ数算出ステップ２０３で、各モジュール３０１、３０２、３０３に含まれるレジスタ数がそれぞれ１００，  １００，  １５０個と算出される。クロック遅延推定ステップ２０４にて、各モジュール３０１、３０２、３０３のクロック遅延が２ｎｓ，  ２ｎｓ，  ３ｎｓと推定される。
【００４２】
パス抽出ステップ２０５で、各モジュール３０１、３０２、３０３のポート３２１、３２２、３２３、３２４、３２５を含むパスＰＡＴＨ１，  ＰＡＴＨ２，  ＰＡＴＨ３が抽出され、パス遅延推定ステップ２０６で、各モジュール内でのパス遅延がそれぞれ４ｎｓ，  ５ｎｓ，  ７ｎｓ，  ９ｎｓと推定される。
【００４３】
遅延分割ステップ２０７では、パスＰＡＴＨ１について、モジュールＡ３０１でのクロック遅延とモジュールＣ３０３でのクロック遅延差分が＋１ｎｓとなり、パス遅延比率４：７からクロック周期１０ｎｓとクロック遅延差分＋１ｎｓの合計１１ｎｓをパス遅延比率４：７で分割し、各ポート３２１（Ｐ１），３２３（Ｐ３）に対する境界条件を４ｎｓ，  ７ｎｓとする。
【００４４】
他のパスＰＡＴＨ２，  ＰＡＴＨ３においても同様の処理を行い、すべてのポートについて境界条件を生成する。
【００４５】
ライブラリ作成ステップ２０８では、境界条件に基づき、モジュールＡ，  Ｂ，  Ｃの遅延ライブラリを図４（ａ）に示すポート毎の遅延として作成する。
【００４６】
境界条件出力ステップ２０９では、図４（ａ）に示す遅延ライブラリ１０３と図４（ｂ）  に示すタイミング制約１０４とを出力する。
【００４７】
次に、図５を参照して、境界条件表示部１１５について説明する。
【００４８】
タイミング制約５０１は、入力となるタイミング制約１０１であり、タイミング制約５０２は、出力となるタイミング制約１０４である。図５中の「Ｃｌｏｃｋ  Ｐｅｒｉｏｄ：１０」はクロック周期が１０ｎｓであることを示す。
【００４９】
境界条件表示部１１５は、元になるタイミング制約５０１と生成された境界条件５０２を表示する。境界条件表示部１１５において、タイミング制約５１１を指定した場合、タイミング制約５１１から生成されたタイミング制約５２１とタイミング制約５２２を表示する。また、タイミング制約５２３を指定した場合、タイミング制約５２３を生成する元になるタイミング制約５１２を表示する。
【００５０】
次に、図６を参照して、境界条件修正部１１６について説明する。
【００５１】
図６（ａ）は、読み込まれた論理回路１０２と境界条件生成部１１４で生成された境界条件を示す図である。
【００５２】
ポート３２２に対して生成された境界条件６２１が５ｎｓである。これにより生成されたポート３２２に対するタイミング制約は６ｎｓとなる。
【００５３】
実際に論理合成を行いパス６２１の遅延が６．５ｎｓであった場合、パス６２１はタイミング違反となる。ここで、境界条件修正部１１６にて、モジュール３０２のクロック遅延６２２を３ｎｓとすると、ポート３２２（Ｐ２）に対するタイミング制約は７ｎｓとなり、図６（ｂ）の境界条件を生成する。
【００５４】
以上のように第１の実施の形態によれば、クロック遅延推定部１１３でクロック遅延を推定し、パス遅延推定部１１２でパス遅延を推定し、境界条件生成部１１４でクロック遅延推定部１１３で推定したクロック遅延を考慮し、かつパス遅延推定部１１２で推定したパス遅延の比率によりモジュールの境界条件を生成するようにしている。このように、クロック遅延とパス遅延に基づき、境界条件を生成することで、論理合成において遅延改善に余裕のある境界条件を生成でき、論理合成の処理時間を短縮できる。また、従来のようなレイアウト設計でクロック遅延を同一にするために、余分な素子を挿入することを削減できる。
【００５５】
また、境界条件表示部１１５を設けているため、論理合成の結果、タイミングミート困難なパスが発生した場合、該当パスに対するタイミング制約の元となるタイミング制約が明確になるため、フィードバック期間が短くなる。また、モジュール間に渡るパスが改善困難な場合、タイミングレポートから該当パスが特定可能になる。
【００５６】
（第２の実施の形態）
図７は第２の実施の形態における論理合成の境界条件処理装置の構成を表す。この境界条件処理装置は、データ入力部７１１とパス遅延推定部７１２とパス数算出部７１３と境界条件生成部７１４とデータ出力部７１７と境界条件表示部７１５と境界条件修正部７１６とから構成される。
【００５７】
データ入力部７１１とパス遅延推定部７１２とデータ出力部７１７と境界条件表示部７１５と境界条件修正部７１６は、第１の実施の形態と同一であり、これらの詳しい説明は省略する。
【００５８】
パス数算出部７１３では、パス遅延推定部７１２で推定されたパス遅延とタイミング制約７０１よりタイミング解析を行い、所定の基準よりパス遅延の大きいパス数をカウントする。さらに、パス数を削減するようにクロック遅延を決定する。
【００５９】
次に図８を参照して、第２の実施の形態における境界条件処理装置の動作について説明する。この第２の実施の形態における動作フローは、図２から、クロック遅延推定部１１３が行っていたレジスタ数算出ステップ２０３とクロック遅延推定スイッチ２０４とが削除され、パス遅延推定ステップ２０６の次にパス数算出部７１３の行うパス数算出ステップが挿入されたフローとなる。
【００６０】
図８は回路読み込みステップ２０１で入力された論理回路である。タイミング制約読み込みステップ２０２で論理回路に対するタイミング制約として、クロック周期が１０ｎｓとして与えられる。
【００６１】
パス数算出ステップでは、パス数算出部７１３がモジュール毎のクロック遅延を変更しながら、基準パス遅延より大きいパス数を算出する。このパス数が最小になるクロック遅延をモジュールのクロック遅延として決定する。モジュール８０１、８０２、８０３の決定されたクロック遅延がそれぞれ０ｎｓ，  ０ｎｓ，  １ｎｓとなる。
【００６２】
クロック遅延決定後は、第１の実施の形態と同様に境界条件を生成し、出力する。
【００６３】
以上のように第２の実施の形態によれば、パス遅延推定部７１２でパス遅延を推定し、パス数算出部７１３でクロック遅延を決定し、境界条件生成部７１４でパス数算出部７１３で決定したクロック遅延を考慮し、かつパス遅延推定部７１２で推定したパス遅延の比率によりモジュールの境界条件を生成するようにしている。このように、クロック遅延とパス遅延に基づき、境界条件を生成することで、論理合成において遅延改善に余裕のある境界条件を生成でき、論理合成の処理時間を短縮できる。また、従来のようなレイアウト設計でクロック遅延を同一にするために、余分な素子を挿入することを削減できる。
【００６４】
また、パス数算出部７１３では所定の基準パス遅延より大きいパス数を少なくするようにクロック遅延を決定するため、遅延改善が厳しいパス数を削減し、論理合成の処理時間がより削減可能となる。
【００６５】
境界条件表示部７１５および境界条件修正部７１６を設けたことによる効果は第１の実施の形態と同様である。
【００６６】
（第３の実施の形態）
図９は第３の実施の形態における論理合成の境界条件処理装置の構成を表す。この境界条件処理装置は、データ入力部９１１とパス遅延推定部９１２とリピータ識別部９１８とクロック遅延推定部９１３と境界条件生成部９１４とデータ出力部９１７と境界条件表示部９１５と境界条件修正部９１６から構成される。
【００６７】
データ入力部９１１とパス遅延推定部９１２とクロック遅延推定部９１３と境界条件生成部９１４とデータ出力部９１７と境界条件表示部９１５と境界条件修正部９１６は、第１の実施の形態と同一であり、これらの詳しい説明は省略する。
【００６８】
リピータ識別部９１８は、モジュールにまたがるパスにおいて、１つのモジュール内に含まれる組み合わせ回路が所定の回路と一致した場合にリピータとして抽出し、リピータを経由しない回路に変更し、リピータの遅延分を配線遅延とする。
【００６９】
次に第３の実施の形態における境界条件処理装置の動作について説明する。この第３の実施の形態における動作フローは、図２において、タイミング制約読みこみステップ２０２の次に、リピータ識別部９１８の行うステップが挿入されたフローとなる。
【００７０】
リピータ識別部９１８の行うステップについて、図１０、図１１を用いて説明する。図１０（ａ）は読み込まれた元の論理回路であり、図１０（ｂ）はリピータ経由を削除した論理回路である。
【００７１】
図１０（ａ）の論理回路において、モジュールＤに含まれる素子１０１１は、所定のリピータ回路と一致するため、リピータと認識される。
【００７２】
リピータと認識されるパスの論理回路を、リピータを経由しない論理回路に変換する。
【００７３】
リピータ１０１１の遅延が１ｎｓであり、この遅延と同一の遅延を配線１０２１の遅延とする（図１０（ｂ））。
【００７４】
上記のように論理回路と配線遅延変更後、第１の実施の形態と同様に境界条件を生成し、図１１に示す境界条件を出力する。
【００７５】
この第３の実施の形態によれば、第１の実施の形態と同様の効果が得られる他、リピータ識別部９１８によりリピータ部分を配線に変換することで、余分な境界条件を削減し、論理合成処理時間をさらに短縮できる。
【００７６】
なお、ここでは、第１の実施の形態にリピータ識別部９１８を付加した形態で説明したが、第２の実施の形態に同様に付加することにより同様の効果を得ることができる。
【００７７】
【発明の効果】
以上のように、本発明によれば、クロック遅延とパス遅延に基づき、境界条件を生成することで、論理合成において遅延改善に余裕のある境界条件を生成でき、論理合成の処理時間を短縮できる。また、従来のようなレイアウト設計でクロック遅延を同一にするために、余分な素子を挿入することを削減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における境界条件処理装置の構成図
【図２】本発明の第１の実施の形態における動作フローチャート
【図３】本発明の第１の実施の形態における論理回路例を示す図
【図４】本発明の第１の実施の形態における遅延ライブラリおよびタイミング制約の例を示す図
【図５】本発明の第１の実施の形態におけるタイミング制約の表示例を示す図
【図６】本発明の第１の実施の形態における論理回路例および境界条件例を示す図
【図７】本発明の第２の実施の形態における境界条件処理装置の構成図
【図８】本発明の第２の実施の形態における論理回路例を示す図
【図９】本発明の第３の実施の形態における境界条件処理装置の構成図
【図１０】本発明の第３の実施の形態におけるリピータ識別部の動作説明のための論理回路例を示す図
【図１１】本発明の第３の実施の形態における境界条件例を示す図
【符号の説明】
１０１，７０１，９０１  タイミング制約
１０２，７０２，９０２  論理回路
１０３，７０３，９０３  遅延ライブラリ
１０４，７０４，９０４  タイミング制約
１１１，７１１，９１１  データ入力部
１１２，７１２，９１２  パス遅延推定部
１１３，９１３  クロック遅延推定部
１１４，７１４，９１４  境界条件生成部
１１５，７１５，９１５  境界条件表示部
１１６，７１６，９１６  境界条件修正部
１１７，７１７，９１７  データ出力部
７１３  パス数算出部
【図１】
2004355447.tif 000003
【図２】
2004355447.tif 000004
【図３】
2004355447.tif 000005
【図４】
2004355447.tif 000006
【図５】
2004355447.tif 000007
【図６】
2004355447.tif 000008
【図７】
2004355447.tif 000009
【図８】
2004355447.tif 000010
【図９】
2004355447.tif 000011
【図１０】
2004355447.tif 000012
【図１１】
2004355447.tif 000013