(57)【要約】【課題】スタック型キャパシタ構造を有し、コンタクトプラグが酸化されることを確実に防止し得る構造を有する強誘電体型不揮発性半導体メモリを提供する。【解決手段】強誘電体型不揮発性半導体メモリは、選択用トランジスタＴＲ、層間絶縁層１６、コンタクトプラグ１８Ａ、拡散バリア層２０、下部電極２１、強誘電体層２２、及び、上部電極２３から成り、下部電極２１の側壁は第１の酸素バリア層４０で被覆されており、下部電極２１の下端部と層間絶縁層１６の表面との近傍に位置する第１の酸素バリア層４０の部分の上には、第２の酸素バリア層４１が形成されている。【選択図】  図８
2004172330.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）少なくともコンタクトプラグの頂面に形成され、パターニングされた拡散バリア層、
（Ｅ）少なくとも拡散バリア層上に形成され、パターニングされた下部電極、
（Ｆ）下部電極上に形成された強誘電体層、及び、
（Ｇ）強誘電体層上に形成された上部電極、
から成る強誘電体型不揮発性半導体メモリであって、
下部電極の側壁は酸素バリア層で被覆されており、該酸素バリア層は層間絶縁層上を延在していることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２】
拡散バリア層は、コンタクトプラグの頂面から層間絶縁層上に亙って形成されており、
拡散バリア層と下部電極とは、略同一の平面形状を有し、
下部電極及び拡散バリア層の側壁は酸素バリア層で被覆されていることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項３】
下部電極が形成されていない層間絶縁層の部分には、絶縁膜が形成されていることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項４】
酸素バリア層は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯＸ、ＴａＯＸ及びＡｌＮから成る群から選択された少なくとも１種類の材料から成ることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項５】
下部電極は酸素拡散防止能を有する導電性材料から成ることを特徴とする請求項１に記載の強誘電体型不揮発性半導体メモリ。
【請求項６】
下部電極は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物から成ることを特徴とする請求項５に記載の強誘電体型不揮発性半導体メモリ。
【請求項７】
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）少なくともコンタクトプラグの頂面に形成され、パターニングされた拡散バリア層、
（Ｅ）少なくとも拡散バリア層上に形成され、パターニングされた下部電極、
（Ｆ）下部電極上に形成された強誘電体層、及び、
（Ｇ）強誘電体層上に形成された上部電極、
から成る強誘電体型不揮発性半導体メモリであって、
下部電極の側壁は第１の酸素バリア層で被覆されており、
下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分の上には、第２の酸素バリア層が形成されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項８】
拡散バリア層は、コンタクトプラグの頂面から層間絶縁層上に亙って形成されており、
拡散バリア層と下部電極とは、略同一の平面形状を有し、
下部電極及び拡散バリア層の側壁は第１の酸素バリア層で被覆されていることを特徴とする請求項７に記載の強誘電体型不揮発性半導体メモリ。
【請求項９】
第１の酸素バリア層は層間絶縁層上を延在していることを特徴とする請求項７に記載の強誘電体型不揮発性半導体メモリ。
【請求項１０】
下部電極が形成されていない層間絶縁層の部分には、絶縁膜が形成されていることを特徴とする請求項７に記載の強誘電体型不揮発性半導体メモリ。
【請求項１１】
第１の酸素バリア層は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯＸ、ＴａＯＸ及びＡｌＮから成る群から選択された少なくとも１種類の材料から成ることを特徴とする請求項７に記載の強誘電体型不揮発性半導体メモリ。
【請求項１２】
第２の酸素バリア層はＳｉＮから成ることを特徴とする請求項７に記載の強誘電体型不揮発性半導体メモリ。
【請求項１３】
下部電極は酸素拡散防止能を有する導電性材料から成ることを特徴とする請求項７に記載の強誘電体型不揮発性半導体メモリ。
【請求項１４】
下部電極層は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物から成ることを特徴とする請求項１３に記載の強誘電体型不揮発性半導体メモリ。
【請求項１５】
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）少なくともコンタクトプラグの頂面に形成され、パターニングされた拡散バリア層、
（Ｅ）少なくとも拡散バリア層上に形成され、パターニングされた下部電極、
（Ｆ）下部電極上に形成された強誘電体層、及び、
（Ｇ）強誘電体層上に形成された上部電極、
から成る強誘電体型不揮発性半導体メモリであって、
下部電極の側壁は酸素バリア層で被覆されており、
開口部の上端部から下部電極側壁下端部までの水平方向最短距離をＬ０、下部電極の厚さ方向に沿った下部電極の側壁の長さをＬ１としたとき、Ｌ１≧０．２５Ｌ０を満足することを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項１６】
Ｌ１≧０．５Ｌ０を満足することを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項１７】
Ｌ１≧５×１０−８ｍを満足することを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項１８】
Ｌ１≧１×１０−７ｍを満足することを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項１９】
拡散バリア層は、コンタクトプラグの頂面から層間絶縁層上に亙って形成されており、
拡散バリア層と下部電極とは、略同一の平面形状を有し、
下部電極及び拡散バリア層の側壁は酸素バリア層で被覆されていることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項２０】
酸素バリア層は層間絶縁層上を延在していることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項２１】
下部電極下端部と層間絶縁層表面との近傍に位置する酸素バリア層の部分の上には、第２の酸素バリア層が形成されていることを特徴とする強誘電体型不揮発性半導体メモリ。
【請求項２２】
第２の酸素バリア層はＳｉＮから成ることを特徴とする請求項２１に記載の強誘電体型不揮発性半導体メモリ。
【請求項２３】
酸素バリア層は層間絶縁層上を延在していることを特徴とする請求項２１に記載の強誘電体型不揮発性半導体メモリ。
【請求項２４】
下部電極が形成されていない層間絶縁層の部分には、絶縁膜が形成されていることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項２５】
酸素バリア層は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯＸ、ＴａＯＸ及びＡｌＮから成る群から選択された少なくとも１種類の材料から成ることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項２６】
下部電極は酸素拡散防止能を有する導電性材料から成ることを特徴とする請求項１５に記載の強誘電体型不揮発性半導体メモリ。
【請求項２７】
下部電極は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物から成ることを特徴とする請求項２６に記載の強誘電体型不揮発性半導体メモリ。
【請求項２８】
（ａ）半導体基板に選択用トランジスタを形成する工程と、
（ｂ）全面に層間絶縁層を形成する工程と、
（ｃ）層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、
（ｄ）少なくともコンタクトプラグの頂面に、パターニングされた拡散バリア層と、パターニングされた下部電極との積層構造を形成する工程と、
（ｅ）下部電極の側壁を酸素バリア層で被覆し、且つ、該酸素バリア層を層間絶縁層上を延在させる工程と、
（ｆ）下部電極上に強誘電体層を形成する工程と、
（ｇ）強誘電体層上に上部電極を形成する工程、
から成ることを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項２９】
前記工程（ｄ）において、拡散バリア層をコンタクトプラグの頂面から層間絶縁層上に亙って形成し、また、拡散バリア層と下部電極とが略同一の平面形状を有する積層構造を形成し、
前記工程（ｅ）において、下部電極及び拡散バリア層の側壁を酸素バリア層で被覆することを特徴とする請求項２８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３０】
前記工程（ｅ）は、全面に酸素バリア層を形成し、次いで、酸素バリア層上に絶縁膜を形成し、その後、下部電極上の絶縁膜及び酸素バリア層を除去する工程から成ることを特徴とする請求項２９に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３１】
絶縁膜はＳｉＯ２から成り、高密度プラズマＣＶＤ法にて形成することを特徴とする請求項３０に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３２】
絶縁膜を形成した後、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて絶縁膜及び酸素バリア層に熱処理を施すことを特徴とする請求項３０に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３３】
前記工程（ｄ）と工程（ｅ）の間において、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて下部電極及び拡散バリア層に熱処理を施すことを特徴とする請求項２８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３４】
酸素バリア層をＥＣＲスパッタリング法にて形成することを特徴とする請求項２８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３５】
酸素バリア層は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯＸ、ＴａＯＸ及びＡｌＮから成る群から選択された少なくとも１種類の材料から成ることを特徴とする請求項２８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３６】
下部電極は酸素拡散防止能を有する導電性材料から成ることを特徴とする請求項２８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３７】
下部電極は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物から成ることを特徴とする請求項３６に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項３８】
（ａ）半導体基板に選択用トランジスタを形成する工程と、
（ｂ）全面に層間絶縁層を形成する工程と、
（ｃ）層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、
（ｄ）少なくともコンタクトプラグの頂面に、パターニングされた拡散バリア層と、パターニングされた下部電極との積層構造を形成する工程と、
（ｅ）下部電極の側壁を第１の酸素バリア層で被覆し、併せて、下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分の上に、第２の酸素バリア層を形成する工程と、
（ｆ）下部電極上に強誘電体層を形成する工程と、
（ｇ）強誘電体層上に上部電極を形成する工程、
から成ることを特徴とする強誘電体型不揮発性半導体メモリの製造方法。
【請求項３９】
前記工程（ｄ）において、拡散バリア層をコンタクトプラグの頂面から層間絶縁層上に亙って形成し、また、拡散バリア層と下部電極とが略同一の平面形状を有する積層構造を形成し、
前記工程（ｅ）において、下部電極及び拡散バリア層の側壁を第１の酸素バリア層で被覆することを特徴とする請求項３８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４０】
前記工程（ｅ）は、全面に第１の酸素バリア層を形成した後、下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分の上に第２の酸素バリア層を形成し、次いで、全面に絶縁膜を形成した後、下部電極上の絶縁膜及び第１の酸素バリア層を除去する工程から成ることを特徴とする請求項３９に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４１】
絶縁膜はＳｉＯ２から成り、高密度プラズマＣＶＤ法にて形成することを特徴とする請求項４０に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４２】
絶縁膜を形成した後、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて絶縁膜、第１の酸素バリア層及び第２の酸素バリア層に熱処理を施すことを特徴とする請求項４０に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４３】
前記工程（ｄ）と工程（ｅ）の間において、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて下部電極及び拡散バリア層に熱処理を施すことを特徴とする請求項３８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４４】
酸素バリア層をＥＣＲスパッタリング法にて形成することを特徴とする請求項３８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４５】
第１の酸素バリア層は、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯＸ、ＴａＯＸ及びＡｌＮから成る群から選択された少なくとも１種類の材料から成ることを特徴とする請求項３８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４６】
第２の酸素バリア層はＳｉＮから成ることを特徴とする請求項３８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４７】
下部電極は酸素拡散防止能を有する導電性材料から成ることを特徴とする請求項３８に記載の強誘電体型不揮発性半導体メモリの製造方法。
【請求項４８】
下部電極層は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物から成ることを特徴とする請求項４７に記載の強誘電体型不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所謂ＦｅＲＡＭとも呼ばれる強誘電体型不揮発性半導体メモリ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置の高集積化が進んでおり、これに伴いキャパシタ部の小面積化が要求されている。しかしながら、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に代表される半導体記憶装置では、従来からキャパシタ材料に用いられてきたＳｉＯ２やＳｉ３Ｎ４は誘電率が低いが故に、小面積化が進むにつれてデータの記憶に必要なキャパシタ容量の確保が困難になりつつある。このような問題を解決するために、ＢａＴｉＯ３（チタン酸バリウム）や（Ｂａ，Ｓｒ）ＴｉＯ３（チタン酸バリウムストロンチウム）等の高誘電体材料をキャパシタ材料として用いる検討が進められている。
【０００３】
また、キャパシタ材料として、ＳｒＢｉ２Ｔａ２Ｏ９（以下、ＳＢＴと称する場合がある）やＰｂ（Ｚｒ，Ｔｉ）Ｏ３（以下、ＰＺＴと称する場合がある）等の強誘電体材料を使用した強誘電体型不揮発性半導体メモリ（ＦｅＲＡＭ，Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の新規半導体記憶装置の開発も活発に行われている。
【０００４】
この強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと呼ぶ場合がある）の等価回路図を図１４の（Ａ）に示す。尚、図１４の（Ａ）においては、２つの不揮発性メモリを図示する。この不揮発性メモリは、強誘電体層を有し、強誘電体層の高速分極反転とその残留分極を利用したキャパシタ部の蓄積電荷量の変化を検出する方式の、高速書き換えが可能な不揮発性メモリであり、基本的には、キャパシタ部ＦＣ１，ＦＣ２と選択用トランジスタＴＲ１，ＴＲ２とから構成されている。そして、選択用トランジスタＴＲ１，ＴＲ２の一方のソース／ドレイン領域はキャパシタ部ＦＣ１，ＦＣ２の一端に接続され、キャパシタ部ＦＣ１，ＦＣ２の他端はプレート線ＰＬ１，ＰＬ２に接続されている。また、選択用トランジスタＴＲ１，ＴＲ２の他方のソース／ドレイン領域はビット線ＢＬに接続され、選択用トランジスタＴＲ１，ＴＲ２のゲート電極はワード線ＷＬ１，ＷＬ２に接続されている。
【０００５】
そして、この不揮発性メモリにおけるデータの書込みや読出しは、図１４の（Ｂ）に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐｒ、マイナス方向の外部電界が印加されたとき−Ｐｒとなる。ここで、残留分極が＋Ｐｒの状態（図１４の（Ｂ）の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐｒの状態（図１４の（Ｂ）の「Ａ」参照）の場合を「１」とする。
【０００６】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図１４の（Ｂ）の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、キャパシタ部の蓄積電荷量に差が生じる。選択された不揮発性メモリの選択用トランジスタをオンにすることで、この蓄積電荷を信号電流として検出する。データの読出し後、外部電界を０にすると、データが「０」のときでも「１」のときでも、強誘電体層の分極状態は図１４の（Ｂ）の「Ｄ」の状態となってしまう。即ち、読出し時、データ「１」は、一旦、破壊されてしまう。それ故、データが「１」の場合、マイナス方向の外部電界を印加して、「Ｄ」、「Ｅ」という経路で「Ａ」の状態とし、データ「１」を再度書き込む。
【０００７】
これらの各種の半導体記憶装置の高集積化には、そのセル面積の縮小と併せて、選択用トランジスタを層間絶縁層で覆い、この層間絶縁層上にキャパシタ部を形成する、所謂スタック型キャパシタ構造が必須とされる。
【０００８】
従来の不揮発性メモリにおいては、図１２の（Ａ）に模式的な一部断面図を示すように、キャパシタ部は、具体的には、下部電極２１と、その上に形成された強誘電体層２２と、強誘電体層２２上に形成された上部電極２３から構成されている。下部電極２１は層間絶縁層１６上に形成され、下部電極２１と層間絶縁層１６との間には拡散バリア層２０が形成されている。また、選択用トランジスタの一方のソース／ドレイン領域１５Ａと下部電極２１とを接続するために、層間絶縁層１６にはコンタクトプラグ１８Ａが形成されている。このコンタクトプラグ１８Ａは、通常、多結晶シリコンやタングステン等の導電性材料から構成されている。尚、図１２の（Ａ）中、参照番号２４は絶縁層、参照番号１０は半導体基板、参照番号１１は素子分離領域、参照番号１２はゲート絶縁膜、参照番号１３はゲート電極、参照番号１４はゲートサイドウオール、参照番号１５Ｂは他方のソース／ドレイン領域、参照番号１８Ｄはビット線ＢＬと他方のソース／ドレイン領域１５Ｂを接続する接続孔、符号ＷＬはワード線である。
【０００９】
ところで、上述の高誘電体材料や強誘電体材料は主に酸化物であり、例えば、強誘電体層２２の結晶化のために、高温酸素ガス雰囲気での熱処理が必要とされる。
【００１０】
そして、このような熱処理によって下部電極２１を構成する材料の原子とコンタクトプラグ１８Ａを構成する材料の原子との相互拡散が生じると、不揮発性メモリの特性や信頼性が低下してしまう。それ故、相互拡散を抑制するために、ＴｉＮやＴａＮ、ＴｉＡｌＮから成る拡散バリア層２０を設けている。また、このような熱処理において、酸素が下部電極２１を通してコンタクトプラグ１８Ａにまで達すると、下部電極２１とコンタクトプラグ１８Ａの境界領域近傍のコンタクトプラグ１８Ａの部分が酸化して不導通となるといった問題や、下部電極２１とコンタクトプラグ１８Ａとの間の密着低下といった問題が生じる。更には、拡散バリア層２０を構成する上述の材料も、酸化されると、導電性を失うといった問題や、下部電極２１と拡散バリア層２０との間の密着低下、層間絶縁層１６と拡散バリア層２０との間の密着低下といった問題が生じる。
【００１１】
そのため、下部電極２１を、高温酸素ガス雰囲気中でも安定であり、しかも、酸素バリア性を有する材料から構成する必要があり、一般には、ＩｒやＩｒＯ２等の貴金属系材料が用いられる。尚、このような背景から、高誘電体材料や強誘電体材料をスタック型キャパシタ構造に適用する場合、酸素バリア性を有する下部電極２１と拡散バリア層２０とを組み合わせた積層構造を採用することが多い。
【００１２】
更に半導体記憶装置の集積度を上げるための方法として、フォトリソグラフィー工程における各層の合わせマージンを極力排除することが挙げられるが、これは、予めパターニングした下部電極２１上に強誘電体層２２を形成する、所謂台座型（ペデステル型）電極構造を採用することで可能となる。この台座型電極構造の形成プロセスは、半導体記憶装置の一層の微細化が進められた際に、キャパシタ部の蓄積電荷量を確保するためＤＲＡＭ等で行われている立体キャパシタ構造にもつながるプロセスである。
【００１３】
以上のような理由から、半導体記憶装置の高集積化を進めるためには、台座型電極構造を有するスタック型キャパシタ構造を採用することが有効である。
【００１４】
また、従来、台座型電極構造を利用したキャパシタ部の形成にあっては、下部電極２１を形成した後、下部電極２１の間のギャップをＳｉＯ２等の絶縁膜３１で埋めて、全体を平坦化した後、下部電極２１上に強誘電体層２２を形成している。
【００１５】
【発明が解決しようとする課題】
しかしながら、ＢＳＴやＰＺＴ、ＳＢＴといった高温酸素ガス雰囲気中で結晶化させる必要のあるキャパシタ材料を用いて、上記の台座型電極構造をスタック型キャパシタ構造に適用した場合、図１２の（Ｂ）に示すように、強誘電体層２２の高温酸素ガス雰囲気中での結晶化の際、絶縁膜３１と下部電極２１の間から酸素が侵入し、拡散バリア層２０の側壁が酸化される。更には、拡散バリア層２０の内部に侵入した酸素がコンタクトプラグ１８Ａに達し、コンタクトプラグ１８Ａが酸化され、選択用トランジスタと下部電極２１との間の導通がとれなくなるという問題が生じる。尚、コンタクトプラグ１８Ａの酸化された部分を、参照番号１８ａで示す。
【００１６】
そのため、例えば、特開２００１−６０６７０に開示されているように、酸化アルミニウム、酸化ジルコニウム、酸化イリジウム、酸化ロジウム、酸化ルテニウムといった酸素バリア性を有する金属酸化物１００Ａから成るサイドウオール１００を下部電極２１及び拡散バリア層２０の側壁に配し、コンタクトプラグ１８Ａの酸化を防ぐ試みが行われている。尚、このような構造の模式的な一部断面図を、図１３の（Ａ）に示す。
【００１７】
しかしながら、たとえこのようなサイドウオールを台座型電極構造の側壁に配しても、金属酸化物１００Ａをスパッタリング法にて成膜した場合、図１３の（Ｂ）に模式的な一部断面図を示すように、拡散バリア層２０の下端部と層間絶縁層１６の表面との近傍に位置する金属酸化物１００Ａの部分にシーム部１００Ｂが生成し、最終的に得られたサイドウオール１００にもシーム部１００Ｂが残存し、このシーム部１００Ｂから酸素が侵入する結果、拡散バリア層２０やコンタクトプラグ１８Ａが酸化されてしまうという問題が生じる。
【００１８】
また、不揮発性メモリの製造時、選択用トランジスタやキャパシタ部だけでなく、各種の周辺回路も形成するが、強誘電体層２２の高温酸素ガス雰囲気中での結晶化の際、周辺回路を構成する材料が酸化される虞がある。また、不揮発性メモリの製造時、フォトマスクの位置合わせのために合わせマークを形成するが、強誘電体層２２の高温酸素ガス雰囲気中での結晶化の際、合わせマークが酸化されてしまい、合わせマークが消滅する虞もある。
【００１９】
従って、本発明の第１の目的は、スタック型キャパシタ構造を有し、コンタクトプラグが酸化されることを確実に防止することができ、しかも、各種の周辺回路や合わせマークが酸化されることを確実に防止し得る構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法を提供することにある。
【００２０】
また、本発明の第２の目的は、スタック型キャパシタ構造を有し、コンタクトプラグが酸化されることを確実に防止し得る構造を有する強誘電体型不揮発性半導体メモリ及びその製造方法を提供することにある。
【００２１】
【課題を解決するための手段】
上記の第１の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）少なくともコンタクトプラグの頂面に形成され、パターニングされた拡散バリア層、
（Ｅ）少なくとも拡散バリア層上に形成され、パターニングされた下部電極、
（Ｆ）下部電極上に形成された強誘電体層、及び、
（Ｇ）強誘電体層上に形成された上部電極、
から成る強誘電体型不揮発性半導体メモリであって、
下部電極の側壁は酸素バリア層で被覆されており、該酸素バリア層は層間絶縁層上を延在していることを特徴とする。
【００２２】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリにおいては、拡散バリア層はコンタクトプラグの頂面のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、下部電極及び拡散バリア層の側壁は酸素バリア層で被覆されている構成とすることが好ましい。即ち、拡散バリア層がコンタクトプラグの頂面のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸素バリア層で被覆されている。一方、拡散バリア層がコンタクトプラグの頂面から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし（この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸素バリア層で被覆されている）、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、下部電極及び拡散バリア層の側壁は酸素バリア層で被覆されている場合もある。
【００２３】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリ、あるいは、後述する本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、下部電極の側壁（場合によっては、加えて、拡散バリア層の側壁）は酸素バリア層で被覆されており、この酸素バリア層は層間絶縁層上を延在しているが故に、コンタクトプラグが酸化されることを確実に防止することができ、しかも、各種の周辺回路及び／又は合わせマークが酸化されることを確実に防止することができる。
【００２４】
上記の第２の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）少なくともコンタクトプラグの頂面に形成され、パターニングされた拡散バリア層、
（Ｅ）少なくとも拡散バリア層上に形成され、パターニングされた下部電極、
（Ｆ）下部電極上に形成された強誘電体層、及び、
（Ｇ）強誘電体層上に形成された上部電極、
から成る強誘電体型不揮発性半導体メモリであって、
下部電極の側壁は第１の酸素バリア層で被覆されており、
下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分の上には、第２の酸素バリア層が形成されていることを特徴とする。
【００２５】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリにおいては、拡散バリア層はコンタクトプラグの頂面のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、下部電極及び拡散バリア層の側壁は第１の酸素バリア層で被覆されている構成とすることが好ましい。即ち、拡散バリア層がコンタクトプラグの頂面のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が第１の酸素バリア層で被覆されている。一方、拡散バリア層がコンタクトプラグの頂面から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし（この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が第１の酸素バリア層で被覆されている）、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、下部電極及び拡散バリア層の側壁は第１の酸素バリア層で被覆されている場合もある。
【００２６】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリにおいて、第１の酸素バリア層は層間絶縁層上を延在している構成とすることもできる。
【００２７】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリ、あるいは、後述する本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分の上には、第２の酸素バリア層が形成されているが故に、たとえ、下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分にシーム部が生成したとしても、このシーム部は第２の酸素バリア層によって被覆されているが故に、コンタクトプラグや拡散バリア層が酸化されることを確実に防止することができる。
【００２８】
上記の第２の目的を達成するための本発明の第３の態様に係る強誘電体型不揮発性半導体メモリは、
（Ａ）半導体基板に形成された選択用トランジスタ、
（Ｂ）選択用トランジスタを覆う層間絶縁層、
（Ｃ）層間絶縁層に形成された開口部内に設けられ、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグ、
（Ｄ）少なくともコンタクトプラグの頂面に形成され、パターニングされた拡散バリア層、
（Ｅ）少なくとも拡散バリア層上に形成され、パターニングされた下部電極、
（Ｆ）下部電極上に形成された強誘電体層、及び、
（Ｇ）強誘電体層上に形成された上部電極、
から成る強誘電体型不揮発性半導体メモリであって、
下部電極の側壁は酸素バリア層で被覆されており、
開口部の上端部から下部電極側壁下端部までの水平方向最短距離をＬ０、下部電極の厚さ方向に沿った下部電極の側壁の長さをＬ１としたとき、Ｌ１≧０．２５Ｌ０を満足することを特徴とする。
【００２９】
本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｌ１≧０．５Ｌ０を満足することが望ましい。あるいは又、Ｌ１≧５×１０−８ｍ、好ましくはＬ１≧１×１０−７ｍを満足することが望ましい。
【００３０】
本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、拡散バリア層はコンタクトプラグの頂面のみに形成されていてもよいが、拡散バリア層はコンタクトプラグの頂面から層間絶縁層上に亙って形成されており、拡散バリア層と下部電極とは略同一の平面形状を有し、下部電極及び拡散バリア層の側壁は酸素バリア層で被覆されている構成とすることが好ましい。即ち、拡散バリア層がコンタクトプラグの頂面のみに形成されている場合、拡散バリア層は下部電極で覆われており、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸素バリア層で被覆されている。一方、拡散バリア層がコンタクトプラグの頂面から層間絶縁層上に亙って形成されている場合、拡散バリア層は下部電極で覆われている場合もあるし（この場合、拡散バリア層の平面形状と下部電極の平面形状とは異なり、下部電極の側壁が酸素バリア層で被覆されている）、拡散バリア層の平面形状と下部電極の平面形状とが略一致し、下部電極及び拡散バリア層の側壁は酸素バリア層で被覆されている場合もある。
【００３１】
また、本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、酸素バリア層は層間絶縁層上を延在している構成とすることもできる。あるいは又、下部電極下端部と層間絶縁層表面との近傍に位置する酸素バリア層の部分の上には第２の酸素バリア層が形成されている構成とすることもでき、更には、この場合にも、酸素バリア層は層間絶縁層上を延在している構成とすることができる。
【００３２】
本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｌ１≧０．２５Ｌ０を満足するが故に、下部電極の側壁と酸素バリア層との間から（場合によっては、加えて、拡散バリア層の側壁と酸素バリア層との間から、あるいは又、拡散バリア層を経由して）酸素が侵入してきた場合であっても、酸素がコンタクトプラグまで到達することがなく、コンタクトプラグが酸化されることを確実に防止することができる。
【００３３】
本発明の第１の態様〜第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、下部電極が形成されていない層間絶縁層の部分には絶縁膜が形成されている構成とすることが、平坦面に強誘電体層を形成することができるといった観点から望ましい。絶縁膜を構成する材料として、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【００３４】
上記の第１の目的を達成するための本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
（ａ）半導体基板に選択用トランジスタを形成する工程と、
（ｂ）全面に層間絶縁層を形成する工程と、
（ｃ）層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、
（ｄ）少なくともコンタクトプラグの頂面に、パターニングされた拡散バリア層と、パターニングされた下部電極との積層構造を形成する工程と、
（ｅ）下部電極の側壁を酸素バリア層で被覆し、且つ、該酸素バリア層を層間絶縁層上を延在させる工程と、
（ｆ）下部電極上に強誘電体層を形成する工程と、
（ｇ）強誘電体層上に上部電極を形成する工程、
から成ることを特徴とする。
【００３５】
ここで、工程（ｄ）においては、パターニングされた拡散バリア層を形成した後、拡散バリア層上にパターニングされた下部電極を形成してもよいし、拡散バリア層を形成した後、拡散バリア層上に下部電極を形成し、次いで、下部電極及び拡散バリア層をパターニングしてもよく、どちらの形態も本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法に包含される。
【００３６】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、前記工程（ｄ）において、拡散バリア層をコンタクトプラグの頂面から層間絶縁層上に亙って形成し、また、拡散バリア層と下部電極とが略同一の平面形状を有する積層構造を形成し、前記工程（ｅ）において、下部電極及び拡散バリア層の側壁を酸素バリア層で被覆する構成とすることが好ましい。そして、この場合、前記工程（ｅ）は、全面に酸素バリア層を形成し、次いで、酸素バリア層上に絶縁膜を形成し、その後、下部電極上の絶縁膜及び酸素バリア層を除去する工程から成ることが、強誘電体層を平坦面に形成するといった観点から望ましい。更には、絶縁膜は酸化シリコン（ＳｉＯ２）から成り、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて形成することが好ましく、また、全面に絶縁膜を形成した後、下部電極の頂面を露出させるために、下部電極上の絶縁膜及び酸素バリア層を除去するが、その前に、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて絶縁膜及び酸素バリア層に熱処理を施すことが、絶縁膜による応力を緩和するといった観点から好ましい。尚、絶縁膜は、酸化シリコン（ＳｉＯ２）に限定するものではなく、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯから構成することもできる。
【００３７】
また、前記工程（ｄ）と工程（ｅ）の間において、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて下部電極及び拡散バリア層に熱処理を施すことが、下部電極及び拡散バリア層による応力を緩和するといった観点から好ましい。あるいは又、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、前記工程（ｅ）と工程（ｆ）の間において、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて酸素バリア層に熱処理を施すことが、酸素バリア層による応力を緩和するといった観点から好ましい。
【００３８】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、限定するものではないが、緻密な膜質を有する酸素バリア層を形成するために、酸素バリア層をＥＣＲスパッタリング法あるいはアトミック・レイヤー・デポジッション（ＡＬＤ）法にて形成することが好ましい。
【００３９】
上記の第２の目的を達成するための本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法は、
（ａ）半導体基板に選択用トランジスタを形成する工程と、
（ｂ）全面に層間絶縁層を形成する工程と、
（ｃ）層間絶縁層に開口部を形成した後、選択用トランジスタの一方のソース／ドレイン領域に接続されたコンタクトプラグを該開口部内に形成する工程と、
（ｄ）少なくともコンタクトプラグの頂面に、パターニングされた拡散バリア層と、パターニングされた下部電極との積層構造を形成する工程と、
（ｅ）下部電極の側壁を第１の酸素バリア層で被覆し、併せて、下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分の上に、第２の酸素バリア層を形成する工程と、
（ｆ）下部電極上に強誘電体層を形成する工程と、
（ｇ）強誘電体層上に上部電極を形成する工程、
から成ることを特徴とする。
【００４０】
ここで、工程（ｄ）においては、パターニングされた拡散バリア層を形成した後、拡散バリア層上にパターニングされた下部電極を形成してもよいし、拡散バリア層を形成した後、拡散バリア層上に下部電極を形成し、次いで、下部電極及び拡散バリア層をパターニングしてもよく、どちらの形態も本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法に包含される。
【００４１】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、前記工程（ｄ）において、拡散バリア層をコンタクトプラグの頂面から層間絶縁層上に亙って形成し、また、拡散バリア層と下部電極とが略同一の平面形状を有する積層構造を形成し、前記工程（ｅ）において、下部電極及び拡散バリア層の側壁を第１の酸素バリア層で被覆する構成とすることが好ましい。そして、この場合、前記工程（ｅ）は、全面に第１の酸素バリア層を形成した後、下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分の上に第２の酸素バリア層を形成し、次いで、全面に絶縁膜を形成した後、下部電極上の絶縁膜及び第１の酸素バリア層を除去する工程から成ることが、強誘電体層を平坦面に形成するといった観点から好ましい。このような工程を経ることで、第１の酸素バリア層は層間絶縁層上に延在する。ここで、絶縁膜は酸化シリコン（ＳｉＯ２）から成り、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて形成することが好ましい。尚、全面に絶縁膜を形成した後、下部電極の頂面を露出させるために、下部電極上の絶縁膜及び第１の酸素バリア層を除去するが、その前に、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて絶縁膜、第１の酸素バリア層及び第２の酸素バリア層に熱処理を施すことが、絶縁膜による応力を緩和するといった観点から好ましい。絶縁膜は、酸化シリコン（ＳｉＯ２）に限定するものではなく、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯから構成することもできる。
【００４２】
また、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、前記工程（ｄ）と工程（ｅ）の間において、前記工程（ｆ）における強誘電体層の形成と略同じ温度にて下部電極及び拡散バリア層に熱処理を施すことが、下部電極及び拡散バリア層による応力を緩和するといった観点から好ましい。
【００４３】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法においては、限定するものではないが、緻密な膜質を有する酸素バリア層を形成するために、酸素バリア層をＥＣＲスパッタリング法あるいはアトミック・レイヤー・デポジッション（ＡＬＤ）法にて形成することが好ましい。
【００４４】
本発明の第１の態様若しくは第３の態様に係る強誘電体型不揮発性半導体メモリ、あるいは、本発明の第１の態様に係る強誘電体型不揮発性半導体メモリの製造方法における酸素バリア層、あるいは又、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法における第１の酸素バリア層は、下部電極及び酸素バリア層との密着性に優れた材料から成ることが望ましく、具体的には、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯＸ、ＴａＯＸ、ＡｌＮ及びＩｒＮＸから成る群から選択された少なくとも１種類の材料から成ることが好ましい。
【００４５】
本発明の第２の態様に係る強誘電体型不揮発性半導体メモリあるいはその製造方法、あるいは、本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいて、第２の酸素バリア層はＳｉＮから成ることが好ましいが、これに限定するものではなく、要は酸素拡散防止能を有する材料から構成すればよい。尚、第２の酸素バリア層は、ＣＶＤ法等の段差被覆性に優れた成膜方法にて形成することが望ましい。
【００４６】
本発明の第１の態様〜第３の態様に係る強誘電体型不揮発性半導体メモリ、あるいは、本発明の第１の態様〜第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）において、強誘電体層は下部電極上に形成されているが、強誘電体層は酸素バリア層上を延在していてもよいし、場合によっては、更に、絶縁膜上に延在していてもよい。
【００４７】
本発明において、下部電極は、酸素拡散防止能を有する導電性材料から成ることが好ましく、具体的には、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。上部電極も、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｄ、Ｐｔから成る群より選ばれた少なくとも１種の貴金属、又は、その化合物、あるいは、これらの貴金属若しくは化合物の積層構造から成ることが好ましい。下部電極あるいは上部電極を構成する材料として、より具体的には、例えば、Ｉｒ、ＩｒＯ２−Ｘ、ＩｒＯ２−Ｘ／Ｉｒ、ＳｒＩｒＯ３、Ｉｒ／Ｉｒ−Ｈｆ、Ｒｕ、ＲｕＯ２−Ｘ、ＳｒＲｕＯ３、Ｐｔ、Ｐｔ／ＩｒＯ２−Ｘ、Ｐｔ／ＲｕＯ２−Ｘ、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ０．５Ｓｒ０．５ＣｏＯ３（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ２Ｃｕ３Ｏ７を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が強誘電体層と接する。下部電極と上部電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。下部電極あるいは上部電極を形成するためには、下部電極を構成する導電材料層あるいは上部電極を構成する導電材料層を形成した後の工程において、導電材料層をパターニングすればよい。導電材料層の形成は、例えばスパッタリング法、反応性スパッタリング法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった導電材料層を構成する材料に適した方法にて適宜行うことができる。また、導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。尚、下部電極は、所謂ダマシン構造を有していてもよい。即ち、層間絶縁層上に形成された下部電極の周りを絶縁材料層が取り囲む構造を有していてもよい。
【００４８】
本発明においては、拡散バリア層を構成する材料として、ＴｉＮ、ＴａＮ、ＴｉＡｌＮを例示することができる。
【００４９】
本発明の第１の態様若しくは第２の態様に係る強誘電体型不揮発性半導体メモリの製造方法にあっては、前記工程（ｄ）において、下部電極及び拡散バリア層をエッチングすることによって拡散バリア層及び下部電極との積層構造を形成する場合、拡散バリア層がサイドエッチングされない条件にてエッチングを行うことが好ましい。拡散バリア層がサイドエッチングされると、サイドエッチングされた拡散バリア層の部分を酸素バリア層あるいは第１の酸素バリア層で被覆することが困難になる虞がある。尚、このようなエッチングは、例えば、Ｃｌ２／Ａｒを主成分とするエッチングガスを用いて行えばよい。
【００５０】
本発明における強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ２Ｏ２）２＋（Ａｍ−１ＢｍＯ３ｍ＋１）２−で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００５１】
あるいは又、強誘電体層を構成する材料は、
（ＢｉＸ，Ｓｒ１−Ｘ）２（ＳｒＹ，Ｂｉ１−Ｙ）（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉＸＳｒＹＴａ２Ｏｄ  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉＸ，Ｓｒ１−Ｘ）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒＹ，Ｂｉ１−Ｙ）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００５２】
あるいは又、強誘電体層を構成する材料は、
ＢｉＸ（Ｓｒ，Ｃａ，Ｂａ）Ｙ（ＴａＺ，Ｎｂ１−Ｚ）２Ｏｄ  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、例えば、Ｂｉ２ＳｒＴａ２Ｏ９（タンタル酸ストロンチウムビスマス）、Ｂｉ２ＳｒＮｂ２Ｏ９（ニオブ酸ストロンチウムビスマス）、Ｂｉ２ＢａＴａ２Ｏ９（タンタル酸バリウムビスマス）、Ｂｉ２ＢａＮｂ２Ｏ９（ニオブ酸バリウムビスマス）、Ｂｉ２Ｓｒ（Ｔａ，Ｎｂ）２Ｏ９（ニオブ酸タンタル酸ストロンチウムビスマス）等を挙げることができる。あるいは又、強誘電体材料として、Ｂｉ４ＳｒＴｉ４Ｏ１５（チタン酸ストロンチウムビスマス）、Ｂｉ３ＴｉＮｂＯ９（ニオブ酸ビスマスチタン）、Ｂｉ３ＴｉＴａＯ９（タンタル酸ビスマスチタン）、Ｂｉ４Ｔｉ３Ｏ１２（チタン酸ビスマス）、（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（チタン酸ランタンビスマス）、Ｂｉ２ＰｂＴａ２Ｏ９（タンタル酸ビスマス鉛）等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００５３】
あるいは又、強誘電体材料として、ＰｂＴｉＯ３（チタン酸鉛）、ＢａＴｉＯ３（チタン酸バリウム）、ＬｉＮｂＯ３（ニオブ酸リチウム）、ＬｉＴａＯ３（タンタル酸リチウム）、ＹＭｎＯ３（マンガン酸イットリウム）、ペロブスカイト型構造を有するＰｂＺｒＯ３とＰｂＴｉＯ３の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ１−ｙ，Ｔｉｙ）Ｏ３（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ［（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３（チタン酸ジルコン酸ランタン鉛）］、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴ、ＰＺＴにストロンチウム（Ｓｒ）を添加した金属酸化物であるＰＳＺＴ［（Ｐｂ，Ｓｒ）（ＺｒＸ，ＴｉＹ）Ｏ３］、これらの混合物を挙げることができる。
【００５４】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００５５】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、ビスマス−酸素結合を有するビスマス有機金属化合物（ビスマスアルコキシド化合物）を原料としたＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ）法、ＬＳＭＣＤ（Ｌｉｑｕｉｄ  Ｓｏｕｒｃｅ  Ｍｉｓｔ  Ｃｈｅｍｉｃａｌ  Ｄｅｐｏｓｉｔｉｏｎ）法、パルスレーザアブレーション法、スパッタリング法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適した方法にて適宜行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００５６】
選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。選択用トランジスタと下部電極との接続のためのコンタクトプラグは、層間絶縁層に形成された開口部に、例えば、タングステンや不純物をドーピングされたポリシリコンを埋め込むことによって形成することができる。層間絶縁層は、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯから構成することができる。
【００５７】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。
【００５８】
（実施の形態１）
実施の形態１は、本発明の第１の態様及び第３の態様に係る強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）、及び、本発明の第１の態様に係る不揮発性メモリの製造方法に関する。
【００５９】
実施の形態１の不揮発性メモリは、模式的な一部断面図を図１の（Ａ）に示すように、選択用トランジスタＴＲ、層間絶縁層１６、コンタクトプラグ１８Ａ、拡散バリア層２０、下部電極２１、強誘電体層２２、上部電極２３から構成されている。ここで、選択用トランジスタＴＲはシリコン半導体基板から成る半導体基板１０に形成されており、ＳｉＯ２から成る層間絶縁層１６は選択用トランジスタＴＲを含む全面を覆っている。また、タングステンから構成されたコンタクトプラグ１８Ａは、層間絶縁層１６に形成された開口部１７Ａ内に設けられ、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されている。ＴｉＮから成る拡散バリア層２０は、少なくともコンタクトプラグ１８Ａの頂面に、より具体的には、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されており、しかも、パターニングされている。更には、酸素拡散防止能を有する導電性材料（より具体的にはＩｒ／Ｉｒ−Ｈｆ）から成る下部電極２１は、拡散バリア層２０上に形成され、しかも、拡散バリア層２０と略同形にパターニングされている。ＳＢＴから成る強誘電体層２２は下部電極２１上に形成されており、白金（Ｐｔ）から成る上部電極２３は強誘電体層２２上に形成されている。
【００６０】
そして、下部電極２１の側壁、より具体的には、下部電極２１及び拡散バリア層２０の側壁は、Ａｌ２Ｏ３から成る酸素バリア層３０で被覆されており、この酸素バリア層３０は層間絶縁層１６上を延在している。更には、図示していないが、この酸素バリア層３０は、合わせマーク及び／又は周辺回路を覆っている。従って、コンタクトプラグ１８Ａが酸化されることを確実に防止することができるだけでなく、各種の周辺回路及び／又は合わせマークが酸化されることを確実に防止することができる。
【００６１】
また、下部電極２１が形成されていない層間絶縁層１６の部分には、絶縁膜３１が形成されている。
【００６２】
更には、拡散バリア層２０、下部電極２１、コンタクトプラグ１８Ａ等の部分的な拡大図を図１の（Ｂ）に示すように、開口部１７Ａの上端部１７ａから下部電極２１の側壁２１Ａの下端部２１ａまでの水平方向最短距離をＬ０、下部電極２１の厚さ方向に沿った下部電極２１の側壁２１Ａの長さをＬ１としたとき、Ｌ１≧０．２５Ｌ０を満足する。具体的には、Ｌ０＝０．４μｍ、Ｌ１＝０．２２μｍである。尚、Ｌ１≧０．２５Ｌ０の関係は、不揮発性メモリの大きさ（セルサイズ）によって変化し得る。
【００６３】
以下、半導体基板等の模式的な一部断面図である図２〜図４を参照して、実施の形態１の不揮発性メモリの製造方法を説明する。
【００６４】
［工程−１００］
先ず、選択用トランジスタＴＲとして機能するＭＯＳ型トランジスタをシリコン半導体基板から成る半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線ＷＬを兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ２層を形成した後、このＳｉＯ２層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール１４を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１５Ａ，１５Ｂを形成する。
【００６５】
［工程−１１０］
次いで、全面に厚さ約１μｍのＳｉＯ２から成る層間絶縁層をＣＶＤ法にて形成した後、化学的／機械的研磨法（ＣＭＰ法）にて層間絶縁層を研磨し、厚さ約０．３５μｍの層間絶縁層１６を得る。
【００６６】
［工程−１２０］
その後、ソース／ドレイン領域１５Ａ，１５Ｂの上方の層間絶縁層１６に開口部１７Ａ，１７ＢをＲＩＥ法にて形成した後、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されたコンタクトプラグ１８Ａを開口部１７Ａ内に形成する。併せて、選択用トランジスタＴＲの他方のソース／ドレイン領域１５Ｂに接続された接続孔１８Ｂを開口部１７Ｂ内に形成する。こうして、図２の（Ａ）に示す構造を得ることができる。コンタクトプラグ１８Ａ、接続孔１８Ｂの頂面は層間絶縁層１６の表面と略同じ平面に存在している。タングステンにて開口部１７Ａ，１７Ｂを埋め込み、コンタクトプラグ１８Ａ、接続孔１８Ｂを形成する条件を、以下の表１に例示する。尚、タングステンにて開口部１７Ａ，１７Ｂを埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタリング法にて開口部１７Ａ，１７Ｂ内を含む層間絶縁層１６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。図面においては、Ｔｉ層及びＴｉＮ層の図示は省略している。層間絶縁層１６上のタングステン層、ＴｉＮ層、Ｔｉ層は、化学的／機械的研磨法（ＣＭＰ法）にて除去してもよい。また、タングステンの代わりに、不純物がドーピングされたポリシリコンを用いることもできる。
【００６７】
［表１］
Ｔｉ層（厚さ：５ｎｍ）のスパッタリング条件
プロセスガス：Ａｒ＝３５ｓｃｃｍ
圧力        ：０．５２Ｐａ
ＲＦパワー  ：２ｋＷ
基板の加熱  ：無し
ＴｉＮ層（厚さ：５０ｎｍ）のスパッタリング条件
プロセスガス：Ｎ２／Ａｒ＝１００／３５ｓｃｃｍ
圧力        ：１．０Ｐａ
ＲＦパワー  ：６ｋＷ
基板の加熱  ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ６／Ｈ２／Ａｒ＝４０／４００／２２５０ｓｃｃｍ
圧力    ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス  ：ＳＦ６／Ａｒ／Ｈｅ＝１１０：９０：５ｓｃｃｍ
圧力      ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス  ：Ａｒ／Ｃｌ２＝７５／５ｓｃｃｍ
圧力      ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００６８】
［工程−１３０］
次に、少なくともコンタクトプラグ１８Ａ、接続孔１８Ｂの頂面に、より具体的には、コンタクトプラグ１８Ａ、接続孔１８Ｂの頂面から層間絶縁層１６上に亙って、ＴｉＮから成り、パターニングされた拡散バリア層２０と、パターニングされた下部電極２１との積層構造を形成する。
【００６９】
拡散バリア層２０の形成方法として、例えば、ＤＣマグネトロンスパッタリング法に基づき全面に厚さ３０ｎｍのＴｉ層を成膜した後、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法によって７５０゜Ｃの窒素ガス雰囲気中で３０秒間、このＴｉ層に対して熱処理を施し、Ｔｉ層を窒化してＴｉＮ層とする方法を挙げることができるが、このような方法に限定するものではない。即ち、ＴｉＮ層を、例えば反応性スパッタリング法やＣＶＤ法等によって成膜してもよい。更には、拡散バリア層２０を構成する材料もＴｉＮに限られず、ＴａＮやＴｉＡｌＮ等、強誘電体層２２を形成する温度での相互拡散バリア効果を有する材料であればよい。
【００７０】
また、下部電極２１の形成方法として、Ｈｆを１５ａｔｏｍ％添加したＩｒ−Ｈｆ膜を２０ｎｍ、その上にＩｒ膜を２００ｎｍ、それぞれＤＣマグネトロンスパッタリング法によって形成する方法を例示することができる。尚、Ｉｒ−Ｈｆ膜は密着層として機能する。図面においては、下部電極２１を１層で表した。
【００７１】
次いで、下部電極２１及び拡散バリア層２０の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、後述する強誘電体層２２の形成（結晶化）と同じ温度である。
【００７２】
その後、リソグラフィ技術及びドライエッチング技術に基づき、下部電極２１及び拡散バリア層２０をパターニンする（図２の（Ｂ）参照）。下部電極２１と拡散バリア層２０とは、略同じ平面形状を有する。エッチング条件によってはエッチングの等方性が強くなり拡散バリア層２０のサイドエッチングが生じるが、これは、その後の酸素バリア層形成時に酸素バリア層にシーム部（図１３の（Ｂ）参照）が生成する原因となってしまう。そのため、Ｃｌ２／Ａｒを主とするエッチングガスでＣｌ２：Ａｒ＝９：１〜１：９、ガス圧０．７〜４Ｐａ（５〜３０ｍＴｏｒｒ）、入力パワー３０〜２００Ｗのエッチング条件で異方性の強いエッチングを行い、拡散バリア層２０のサイドエッチングを防止することが好ましい。勿論、他の異方性の強いエッチング条件を用いてもよい。
【００７３】
［工程−１４０］
その後、ＥＣＲスパッタリング法により厚さ５０ｎｍのＡｌ２Ｏ３から成る酸素バリア層３０を全面に形成する（図３の（Ａ）参照）。こうして、下部電極２１及び拡散バリア層２０の側壁を酸素バリア層で被覆し、且つ、酸素バリア層３０を層間絶縁層１６上を延在させる。尚、この酸素バリア層３０は、熱的に安定で、しかも、下部電極２１を構成する材料と密着性の良い他の材料を用いてもよく、また、成膜方法もＥＣＲスパッタリング法に限らず、緻密な膜を形成する方法であればよく、例えばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を採用することもできる。
【００７４】
［工程−１５０］
次いで、酸素バリア層３０上に絶縁膜３１を形成する。具体的には、先ず、厚さ５０ｎｍのＳｉＯ２膜をプラズマ−ＴＥＯＳ  ＣＶＤ法にて成膜し、その後、高密度プラズマＣＶＤ法（ＨＤＰ−ＣＶＤ法）にて厚さ約０．６μｍのＳｉＯ２膜を形成する。
【００７５】
次に、ＣＭＰ法によって平坦化処理を行い、その後、絶縁膜３１及び酸素バリア層３０の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、後述する強誘電体層２２の形成（結晶化）と同じ温度である。
【００７６】
その後、下部電極２１を構成する材料と選択比のある条件を用いたエッチバック法に基づき、下部電極２１上の絶縁膜３１及び酸素バリア層３０を除去し、図３の（Ｂ）に示す台座型電極構造を得ることができる。尚、図面においては、絶縁膜３１を１層で表した。
【００７７】
［工程−１６０］
次いで、厚さ１２０ｎｍのＳＢＴから成る強誘電体層２２をゾル−ゲル法にて形成する。具体的には、ＳＢＴ前駆体溶液をスピン・オン法により塗布し、結晶化のために７００゜Ｃの酸素ガス雰囲気中で熱処理を３０分間行うという工程を３回繰り返すことで、強誘電体層２２を得ることができる。
【００７８】
［工程−１７０］
次に、全面に、ＤＣマグネトロンスパッタリング法により厚さ１００ｎｍのＰｔから成る上部電極２３を成膜する。そして、上部電極２３、強誘電体層２２を、順次、２段階のリソグラフィー技術及びドライエッチング技術に基づきパターニングすることで、図４に示すキャパシタ構造を得ることができる。尚、ハードマスク等を用いて、上部電極２３及び強誘電体層２２を一括してエッチングしてもよい。その後、パターニングによる強誘電体層２２の特性劣化を回復するため、酸素ガス雰囲気中で７００゜Ｃ、３０分の熱処理を行うことが好ましい。
【００７９】
［工程−１８０］
その後、厚さ約０．３μｍのＳｉＯ２から成る絶縁層２４をプラズマ−ＴＥＯＳ  ＣＶＤ法にて全面に形成し、次いで、接続孔１８Ｂ及び上部電極２３の上方の絶縁層２４に、リソグラフィー技術及びドライエッチング技術に基づき開口部を形成する。そして、開口部内を含む絶縁層２４上に、配線層として、ＴｉＮ（厚さ２０ｎｍ）／Ｔｉ（厚さ２０ｎｍ）の積層膜（図示せず）を、更に、その上に、Ｓｉを１ａｔｏｍ％添加した厚さ約０．６μｍのＡｌ−Ｓｉ層を、それぞれＤＣマグネトロンスパッタリング法により形成する。最後に、リソグラフィー技術及びドライエッチング技術に基づき配線層をパターニングして、接続孔１８Ｂ，１８Ｃを介してソース／ドレイン領域１５Ｂに接続されたビット線ＢＬ、及び、上部電極２３に接続されたプレート線ＰＬを得ることができる。その後、全面にパッシベーション膜（図示せず）を形成して、図１に示す不揮発性メモリを完成させる。
【００８０】
尚、接続孔１８Ｃは、絶縁層２４に形成された、従来の不揮発性メモリと比較して小さなアスペクト比の開口部内に形成すればよいので、高い信頼性を有する接続孔１８Ｃを得ることができる。しかも、絶縁層２４に開口部を形成するまで、接続孔１８Ｂは酸素バリア層３０にて被覆されているので、接続孔１８Ｂが［工程−１６０］において酸化されることを確実に防止することができるし、接続孔１８Ｃを形成するために絶縁層２４に開口部を設けるときのエッチングストッパ層としても酸素バリア層３０は機能する。
【００８１】
下部電極２１とコンタクトプラグ１８Ａとの間のコンタクト抵抗を公知のケルビン４端子法、及び、下部電極２１とコンタクトプラグ１８Ａとを直列に数十個〜数千個並べたコンタクトチェーンにより測定したところ、共に線型なＩ−Ｖ特性を示し、直径０．２５μｍのコンタクトプラグ１８Ａのコンタクト抵抗は約１８０Ω／（直径０．２５μｍのコンタクトプラグ）という値が得られ、実施の形態１のスタック型キャパシタ構造は十分な耐熱性・耐酸化性を有していることが明らかとなった。また、強誘電体層２２の残留分極も２Ｐｒ＝１９μＣ／ｃｍ２と良好な値を示した。
【００８２】
例えば、ＭＯＤ法やＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料から成る強誘電体層２２を形成してもよい。例えば、ＳｒＢｉ２Ｔａ２Ｏ９から成る強誘電体層２２のＭＯＣＶＤ法に基づく形成条件を以下の表２に例示する。尚、表２中、「ｔｈｄ」は、テトラメチルヘプタンジネートの略である。また、表２に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００８３】
2004172330.tif 000003
【００８４】
あるいは又、ＳｒＢｉ２Ｔａ２Ｏ９から成る強誘電体層２２をパルスレーザアブレーション法、上述のようにゾル−ゲル法、あるいはＲＦスパッタリング法にて全面に形成することもできる。これらの場合の形成条件を、それぞれ、以下の表３、表４、表５に例示する。尚、ゾル−ゲル法によって厚い強誘電体層２２を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００８５】
［表３］
パルスレーザアブレーション法による形成
ターゲット：ＳｒＢｉ２Ｔａ２Ｏ９
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度  ：４００〜８００゜Ｃ
酸素濃度  ：３Ｐａ
【００８６】
2004172330.tif 000004
【００８７】
［表５］
ＲＦスパッタリング法による形成
ターゲット：ＳｒＢｉ２Ｔａ２Ｏ９セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ２
雰囲気圧力：０．２〜１．３Ｐａ
形成温度  ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ２の流量比＝２／１〜９／１
【００８８】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタリング法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表６に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタリング法、電子ビーム蒸着法、ゾル−ゲル法、又は、ＭＯＣＶＤ法にて形成することもできる。
【００８９】
［表６］
ターゲット  ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ２＝９０体積％／１０体積％
圧力        ：４Ｐａ
パワー      ：５０Ｗ
形成温度    ：５００゜Ｃ
【００９０】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表７に例示する。
【００９１】
［表７］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ２）
形成温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【００９２】
以上に説明した各種の強誘電体層２２の形成方法は、以下に説明する実施の形態においても適用することができる。
【００９３】
高温での強誘電体層２２の形成において、下部電極２１と酸素バリア層３０との界面からの酸素拡散を完全に防ぐことは容易ではないものの、コンタクトプラグ１８Ａの酸化を防止し、下部電極２１とコンタクトプラグ１８Ａとの間のコンタクト抵抗の上昇を防ぐことができれば、不揮発性メモリの動作上、実質的に問題は生じない。この界面経由の酸素拡散の問題について、本発明者らは、複雑な測定パターンを形成することなく、簡便に評価できる評価方法を見出した。この評価方法に基づき、下部電極２１の厚さ（より正確には、下部電極２１の厚さ方向に沿った下部電極２１の側壁２１Ａの長さＬ１）を設定することで、コンタクトプラグ１８Ａの酸化を防止することができる。
【００９４】
この評価手法は、例えば、拡散バリア層２０を構成するＴｉＮやＴａＮは、酸化によって体積膨張を伴うことを応用している。即ち、［工程−１６０］において強誘電体層２２を形成した後、走査型電子顕微鏡（ＳＥＭ）等を用いて拡散バリア層２０の酸化状態を観察する。即ち、拡散バリア層２０の膨張状態を観察する。この状態を、図５の（Ａ）に模式的に図示する。尚、拡散バリア層２０の酸化による膨張に伴い、下部電極２１、強誘電体層２２の形状も変化するが、図５の（Ａ）には、これらの変化の図示を省略した。これを、下部電極２１の厚さ方向に沿った下部電極２１の側壁２１Ａの長さＬ１、及び、［工程−１６０］における強誘電体層２２の結晶化のための熱処理温度をパラメータとして、拡散バリア層２０の側壁２１Ａからどのくらいの距離まで拡散バリア層２０が酸化したかを評価する。下部電極２１の厚さ方向に沿った下部電極２１の側壁２１Ａの長さＬ１と、酸化された拡散バリア層２０の領域１２０の拡散バリア層２０の側壁からの距離Ｌは、図５の（Ｂ）に模式的に示すような関係にある。即ち、長さＬ１の値が大きいほど距離Ｌの値は小さくなる。
【００９５】
距離Ｌの値が、開口部１７Ａの上端部１７ａから下部電極２１の側壁２１Ａの下端部２１ａまでの水平方向最短距離Ｌ０の値よりも小さければ（あるいは十分に小さければ）、コンタクトプラグ１８Ａが酸化されることはない。例えば、下部電極２１をＩｒから構成し、酸素バリア層３０としてＡｌ２Ｏ３を用いた場合、ＳＢＴのように結晶化温度が７００゜Ｃ程度と高温を要する場合、距離Ｌを０．４μｍ以下に抑制するためには、下部電極２１の厚さ方向に沿った下部電極２１の側壁２１Ａの長さＬ１を１５０ｎｍ以上とすればよいことが、各種の試験の結果、判明した。また、ＰＺＴのようにのように結晶化温度が６００゜Ｃ程度である場合、距離Ｌを０．４μｍ以下に抑制するためには、下部電極２１の厚さ方向に沿った下部電極２１の側壁２１Ａの長さＬ１を８０ｎｍ以上とすればよいことが、各種の試験の結果、判明した。そして、このようにして見積もられた下部電極２１の厚さ方向に沿った下部電極２１の側壁２１Ａの長さＬ１に加え、リソグラフィー技術の合わせ精度を考慮して決定した長さＬ１（実施の形態１においては、０．２２μｍ）を適用して実施の形態１のとおり不揮発性メモリを製造し、下部電極２１とコンタクトプラグ１８Ａとの間のコンタクト抵抗を測定したところ、上述のように酸化による導通不良のない信頼性の高い台座型電極構造を得ることができた。
【００９６】
（実施の形態２）
実施の形態２は実施の形態１の変形である。実施の形態１においては、拡散バリア層２０は、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されている。一方、実施の形態２においては、図６に模式的な一部断面図を示すように、拡散バリア層２０Ａは、コンタクトプラグ１８Ａの頂面にのみ形成されている。そして、下部電極２１の側壁は酸素バリア層３０で被覆されている。これらの点を除き、実施の形態２の不揮発性メモリは、実施の形態１にて説明した不揮発性メモリと同じ構造を有しているので、詳細な説明は省略する。
【００９７】
実施の形態２の不揮発性メモリは、以下の方法で製造することができる。即ち、実施の形態１の［工程−１２０］と同様の工程において、コンタクトプラグ１８Ａ、接続孔１８Ｂを形成した後、コンタクトプラグ１８Ａ、接続孔１８ＢのＲＩＥ法に基づくエッチバックを行うことで、開口部１７Ａ，１７Ｂ内のコンタクトプラグ１８Ａ、接続孔１８Ｂの頂部を除去する。次いで、実施の形態１の［工程−１３０］と同様の工程において、コンタクトプラグ１８Ａ、接続孔１８Ｂの頂面から層間絶縁層１６上に亙って、ＴｉＮから成る拡散バリア層２０を形成した後、層間絶縁層１６上の拡散バリア層２０を、例えばＣＭＰ法にて除去すればよい。
【００９８】
あるいは又、図７に模式的な一部断面図を示すように、拡散バリア層２０Ｂがコンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されており、拡散バリア層２０Ｂは下部電極２１で覆われている構造とすることもできる。この場合、拡散バリア層２０Ｂの平面形状と下部電極２１の平面形状とは異なり、下部電極２１の側壁は酸素バリア層３０で被覆されている。このような構造は、実施の形態１の［工程−１３０］と同様の工程において、コンタクトプラグ１８Ａ、接続孔１８Ｂの頂面から層間絶縁層１６上に亙って、ＴｉＮから成る拡散バリア層２０Ｂを形成した後、拡散バリア層２０Ｂをパターニングし、次いで、全面に下部電極２１を形成した後、下部電極２１をパターニングすればよい。
【００９９】
（実施の形態３）
実施の形態３は、本発明の第２の態様及び第３の態様に係る不揮発性メモリ、及び、本発明の第２の態様に係る不揮発性メモリの製造方法に関する。
【０１００】
模式的な一部断面図を図８に示すように、実施の形態３の不揮発性メモリも、選択用トランジスタＴＲ、層間絶縁層１６、コンタクトプラグ１８Ａ、拡散バリア層２０、下部電極２１、強誘電体層２２、上部電極２３から構成されている。ここで、選択用トランジスタＴＲはシリコン半導体基板から成る半導体基板１０に形成されており、ＳｉＯ２から成る層間絶縁層１６は選択用トランジスタＴＲを含む全面を覆っている。また、タングステンから構成されたコンタクトプラグ１８Ａは、層間絶縁層１６に形成された開口部１７Ａ内に設けられ、選択用トランジスタＴＲの一方のソース／ドレイン領域１５Ａに接続されている。ＴｉＮから成る拡散バリア層２０は、少なくともコンタクトプラグ１８Ａの頂面に、より具体的には、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されており、しかも、パターニングされている。更には、酸素拡散防止能を有する導電性材料（より具体的にはＩｒ／Ｉｒ−Ｈｆ）から成る下部電極２１は、拡散バリア層２０上に形成され、しかも、拡散バリア層２０と略同形にパターニングされている。ＳＢＴから成る強誘電体層２２は下部電極２１上に形成されており、白金（Ｐｔ）から成る上部電極２３は強誘電体層２２上に形成されている。
【０１０１】
そして、下部電極２１の側壁、より具体的には、下部電極２１及び拡散バリア層２０の側壁は、Ａｌ２Ｏ３から成る第１の酸素バリア層４０で被覆されており、この第１の酸素バリア層４０は層間絶縁層１６上を延在している。更には、図示していないが、この第１の酸素バリア層４０は、合わせマーク及び／又は周辺回路を覆っている。また、下部電極２１の下端部と層間絶縁層１６の表面との近傍に位置する第１の酸素バリア層４０の部分の上には、第２の酸素バリア層４１が形成されている。
【０１０２】
更には、下部電極２１が形成されていない層間絶縁層１６の部分には、絶縁膜３１が形成されている。
【０１０３】
また、開口部１７Ａの上端部から下部電極２１の側壁の下端部までの水平方向最短距離をＬ０、下部電極２１の厚さ方向に沿った下部電極２１の側壁の長さをＬ１としたとき（図１の（Ｂ）参照）、Ｌ１≧０．２５Ｌ０を満足する。具体的には、Ｌ０＝０．４μｍ、Ｌ１＝０．２２μｍである。尚、Ｌ１≧０．２５Ｌ０の関係は、不揮発性メモリの大きさ（セルサイズ）によって変化し得る。
【０１０４】
以下、半導体基板等の模式的な一部断面図である図９を参照して、実施の形態３の不揮発性メモリの製造方法を説明する。
【０１０５】
［工程−３００］
先ず、実施の形態１の［工程−１００］と同様にして、選択用トランジスタＴＲとして機能するＭＯＳ型トランジスタをシリコン半導体基板から成る半導体基板１０に形成する。次いで、実施の形態１の［工程−１１０］と同様にして、全面に層間絶縁層１６を形成する。その後、実施の形態１の［工程−１２０］と同様に、コンタクトプラグ１８Ａ、接続孔１８Ｂを開口部１７Ａ，１７Ｂ内に形成する。
【０１０６】
［工程−３１０］
次に、実施の形態１の［工程−１３０］と同様に、少なくともコンタクトプラグ１８Ａ、接続孔１８Ｂの頂面に、より具体的には、コンタクトプラグ１８Ａ、接続孔１８Ｂの頂面から層間絶縁層１６上に亙って、ＴｉＮから成り、パターニングされた拡散バリア層２０と、パターニングされた下部電極２１との積層構造を形成する。尚、実施の形態１と同様に、下部電極２１及び拡散バリア層２０の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。この温度は、強誘電体層２２の形成（結晶化）と同じ温度である。
【０１０７】
［工程−３２０］
その後、実施の形態１の［工程−１４０］と同様に、ＥＣＲスパッタリング法により厚さ５０ｎｍのＡｌ２Ｏ３から成る第１の酸素バリア層４０を全面に形成する。こうして、下部電極２１及び拡散バリア層２０の側壁を第１の酸素バリア層４０で被覆し、且つ、第１の酸素バリア層４０を層間絶縁層１６上を延在させる。尚、第１の酸素バリア層４０を選択的に除去して、層間絶縁層１６上には第１の酸素バリア層４０を残さなくともよい。
【０１０８】
［工程−３３０］
次に、段差被覆性に優れたプラズマＣＶＤ法により厚さ８０ｎｍのＳｉＮ層を全面に成膜する。その後、ＲＩＥ法によってＳｉＮ層のエッチバックを行い、下部電極２１の下端部と層間絶縁層１６の表面との近傍に位置する第１の酸素バリア層４０の部分（所謂シーム部）の上に、ＳｉＮから成り、サイドウオール状の第２の酸素バリア層４１を形成する。尚、第２の酸素バリア層４１を構成する材料は、酸素バリア性を有するのであれば他の材料でもよいが、第１の酸素バリア層４０のシーム部を補強する観点から、カバレッジの良い成膜方法を用いることが好ましい。こうして、図９の（Ａ）に示す構造を得ることができる。
【０１０９】
［工程−３４０］
次いで、実施の形態１の［工程−１５０］と同様に、第１の酸素バリア層４０上に絶縁膜３１を形成する。そして、ＣＭＰ法によって平坦化処理を行い、その後、絶縁膜３１、第１の酸素バリア層４０及び第２の酸素バリア層４１の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施すことが好ましい。尚、この温度は、強誘電体層２２の形成（結晶化）と同じ温度である。その後、下部電極２１を構成する材料と選択比のある条件を用いたエッチバック法に基づき、下部電極２１上の絶縁膜３１及び第１の酸素バリア層４０を除去し、図９の（Ｂ）に示す台座型電極構造を得ることができる。尚、図面においては、絶縁膜３１を１層で表した。
【０１１０】
［工程−３５０］
次いで、実施の形態１の［工程−１６０］〜［工程−１８０］と同様の工程を実行することによって、図８に示した不揮発性メモリを完成させる。
【０１１１】
尚、［工程−３３０］においてＳｉＮ層を全面に成膜し、ＳｉＮ層のエッチバックを行うことなく、［工程−３４０］においてＳｉＮ層上に絶縁膜３１を形成し、その後、ＣＭＰ法によって平坦化処理を行い、更に、絶縁膜３１、ＳｉＮ層、第１の酸素バリア層４０及び第２の酸素バリア層４１の緻密化と応力緩和のために、７００゜Ｃの窒素ガス雰囲気中で３０分の熱処理を施した後、下部電極２１を構成する材料と選択比のある条件を用いたエッチバック法に基づき、下部電極２１上の絶縁膜３１、ＳｉＮ層及び第１の酸素バリア層４０を除去して、下部電極２１の下端部と層間絶縁層１６の表面との近傍に位置する第１の酸素バリア層４０の部分（所謂シーム部）の上に、ＳｉＮから成る第２の酸素バリア層４１を形成してもよい。尚、この場合、第２の酸素バリア層４１は、層間絶縁層１６上を延在する第１の酸素バリア層４０上にも残される。
【０１１２】
実施の形態３にあっては、下部電極２１の下端部と層間絶縁層１６の表面との近傍（具体的には、例えばシーム部）に位置する第１の酸素バリア層４０の部分の上には第２の酸素バリア層４１が形成されているが故に、コンタクトプラグ１８Ａや拡散バリア層２０が酸化されることを確実に防止することができる。
【０１１３】
下部電極２１とコンタクトプラグ１８Ａとの間のコンタクト抵抗を公知のケルビン４端子法、及び、下部電極２１とコンタクトプラグ１８Ａとを直列に数十個〜数千個並べたコンタクトチェーンにより測定したところ、共に線型なＩ−Ｖ特性を示し、直径０．２５μｍのコンタクトプラグ１８Ａのコンタクト抵抗は約１８０Ωという値が得られ、実施の形態３のスタック型キャパシタ構造は十分な耐熱性・耐酸化性を有していることが明らかとなった。また、強誘電体層２２の残留分極も２Ｐｒ＝１８μＣ／ｃｍ２と良好な値を示した。
【０１１４】
（実施の形態４）
実施の形態４は実施の形態３の変形である。実施の形態３においては、拡散バリア層２０は、コンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されている。一方、実施の形態４においては、図１０に模式的な一部断面図を示すように、拡散バリア層２０Ａは、コンタクトプラグ１８Ａの頂面にのみ形成されている。そして、下部電極２１の側壁は酸素バリア層３０で被覆されている。これらの点を除き、実施の形態４の不揮発性メモリは、実施の形態３にて説明した不揮発性メモリと同じ構造を有しているので、詳細な説明は省略する。
【０１１５】
実施の形態４の不揮発性メモリは、以下の方法で製造することができる。即ち、実施の形態１の［工程−１２０］と同様の工程において、コンタクトプラグ１８Ａ、接続孔１８Ｂを形成した後、コンタクトプラグ１８Ａ、接続孔１８ＢのＲＩＥ法に基づくエッチバックを行うことで、開口部１７Ａ，１７Ｂ内のコンタクトプラグ１８Ａ、接続孔１８Ｂの頂部を除去する。次いで、実施の形態１の［工程−１３０］と同様の工程において、コンタクトプラグ１８Ａ、接続孔１８Ｂの頂面から層間絶縁層１６上に亙って、ＴｉＮから成る拡散バリア層２０を形成した後、層間絶縁層１６上の拡散バリア層２０を、例えばＣＭＰ法にて除去すればよい。
【０１１６】
あるいは又、図１１に模式的な一部断面図を示すように、拡散バリア層２０Ｂがコンタクトプラグ１８Ａの頂面から層間絶縁層１６上に亙って形成されており、拡散バリア層２０Ｂは下部電極２１で覆われている構造とすることもできる。この場合、拡散バリア層２０Ｂの平面形状と下部電極２１の平面形状とは異なり、下部電極２１の側壁は第１の酸素バリア層４０で被覆されている。このような構造は、実施の形態１の［工程−１３０］と同様の工程において、コンタクトプラグ１８Ａ、接続孔１８Ｂの頂面から層間絶縁層１６上に亙って、ＴｉＮから成る拡散バリア層２０Ｂを形成した後、拡散バリア層２０Ｂをパターニングし、次いで、全面に下部電極２１を形成した後、下部電極２１をパターニングすればよい。
【０１１７】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、使用した材料、各種の形成条件等は例示であり、適宜変更することができる。例えば、場合によっては、プレート線の形成を省略し、上部電極がプレート線を兼ねる構成とすることができる。
【０１１８】
本発明における強誘電体層をＢａＴｉＯ３（チタン酸バリウム）や、ＳｒＴｉＯ３（チタン酸ストロンチウム）、（Ｂａ，Ｓｒ）ＴｉＯ３（チタン酸バリウムストロンチウム）等の高誘電体材料から成る高誘電体層と置き換えれば、ＤＲＡＭ及びその製造方法に適用することが可能である。また、また、本発明の強誘電体型不揮発性半導体メモリをＤＲＡＭに適用することもできる。この場合には、強誘電体層の分極を、分極反転の起きない付加電圧の範囲で利用する。即ち、外部電界による最大（飽和）分極Ｐｍａｘと外部電界が０の場合の残留分極Ｐｒとの差（Ｐｍａｘ−Ｐｒ）が、電源電圧に対して一定の関係（ほぼ比例する関係）を有する特性を利用する。強誘電体層の分極状態は、常に飽和分極（Ｐｍａｘ）と残留分極（Ｐｒ）の間にあり、反転しない。データはリフレッシュによって保持される。
【０１１９】
【発明の効果】
本発明の第１の態様に係る強誘電体型不揮発性半導体メモリ及びその製造方法にあっては、下部電極の側壁（場合によっては、加えて、拡散バリア層の側壁）は酸素バリア層で被覆されており、この酸素バリア層は層間絶縁層上を延在しているが故に、コンタクトプラグが酸化されることを確実に防止することができると共に、各種の周辺回路及び／又は合わせマークが酸化されることを確実に防止することができる。また、本発明の第２の態様に係る強誘電体型不揮発性半導体メモリ及びその製造方法にあっては、下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分の上には第２の酸素バリア層が形成されているが故に、たとえ、下部電極下端部と層間絶縁層表面との近傍に位置する第１の酸素バリア層の部分にシーム部が生成したとしても、このシーム部は第２の酸素バリア層によって被覆されているが故に、コンタクトプラグや拡散バリア層が酸化されることを確実に防止することができる。更には、本発明の第３の態様に係る強誘電体型不揮発性半導体メモリにおいては、Ｌ１≧０．２５Ｌ０を満足するが故に、下部電極の側壁と酸素バリア層との間から酸素が侵入してきた場合であっても、酸素がコンタクトプラグまで到達することがなく、コンタクトプラグが酸化されることを確実に防止することができる。そして、本発明にあっては、スタック型キャパシタ構造におけるコンタクトプラグに導通不良が発生したり、下部電極とコンタクトプラグとの間の密着低下、下部電極と拡散バリア層との間の密着低下、層間絶縁層と拡散バリア層との間の密着低下といった問題が生じることが無く、高い信頼性を有する強誘電体型不揮発性半導体メモリを得ることができる。
【図面の簡単な説明】
【図１】図１の（Ａ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの模式的な一部断面図であり、図１の（Ｂ）は、拡散バリア層、下部電極、コンタクトプラグ等の部分的な拡大図である。
【図２】図２の（Ａ）及び（Ｂ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図３】図３の（Ａ）及び（Ｂ）は、図２の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図４】図４は、図３の（Ｂ）に引き続き、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図５】図５の（Ａ）は、強誘電体層を形成した後の拡散バリア層の酸化状態を模式的に示す図であり、図５の（Ｂ）は、下部電極の厚さ方向に沿った下部電極の側壁の長さＬ１と、酸化された拡散バリア層の領域の拡散バリア層の側壁からの距離Ｌの関係を模式的に示すグラフである。
【図６】図６は、発明の実施の形態２の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図７】図７は、発明の実施の形態２の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図８】図８は、発明の実施の形態３の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図９】図９の（Ａ）及び（Ｂ）は、発明の実施の形態１の強誘電体型不揮発性半導体メモリの製造方法を説明するための、半導体基板等の模式的な一部断面図である。
【図１０】図１０は、発明の実施の形態４の強誘電体型不揮発性半導体メモリの模式的な一部断面図である。
【図１１】図１１は、発明の実施の形態４の強誘電体型不揮発性半導体メモリの変形例の模式的な一部断面図である。
【図１２】図１２の（Ａ）は、従来の強誘電体型不揮発性半導体メモリの模式的な一部断面図であり、図１２の（Ｂ）は、従来の強誘電体型不揮発性半導体メモリにおける問題点を説明するための強誘電体型不揮発性半導体メモリの製造途中における模式的な一部断面図である。
【図１３】図１３の（Ａ）は、特開２００１−６０６７０に開示された強誘電体型不揮発性半導体メモリの模式的な一部断面図であり、図１３の（Ｂ）は、特開２００１−６０６７０に開示された強誘電体型不揮発性半導体メモリにおける問題点を説明するための強誘電体型不揮発性半導体メモリの製造途中における模式的な一部断面図である。
【図１４】図１４の（Ａ）は、強誘電体型不揮発性半導体メモリの等価回路図であり、図１４の（Ｂ）は、強誘電体のＰ−Ｅヒステリシスループを模式的に示す図である。
【符号の説明】
１０・・・シリコン半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４・・・ゲートサイドウオール、１５Ａ，１５Ｂ・・・ソース／ドレイン領域、１６・・・層間絶縁層、１７Ａ，１７Ｂ・・・開口部、１８Ａ・・・コンタクトプラグ、１８Ｂ，１８Ｃ・・・接続孔、２０，２０Ａ，２０Ｂ・・・拡散バリア層、２１・・・下部電極、２２・・・強誘電体層、２３・・・上部電極、２４・・・絶縁層、３０・・・酸素バリア層、３１・・・絶縁膜、４０・・・第１の酸素バリア層、４１・・・第２の酸素バリア層、３１・・・絶縁膜、ＢＬ・・・ビット線、ＰＬ・・・プレート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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