(57)【要約】【課題】コンフィグレーションデータの更新において、システムの停止を必要とせず、コストを抑えたＦＰＧＡを用いたハードウェアを提供する。【解決手段】機能の異なる複数のＦＰＧＡを扱うハードウェア構成において、各ＦＰＧＡのコンフィグレーションデータをひとつのフラッシュメモリにエリアを分散して格納し、ＦＰＧＡ毎に必要であったＰＲＯＭの数を減らすことでハードウェアの小型化を図り、セクタイレーズタイプのフラッシュメモリを使用することでＦＰＧＡ毎にコンフィグレーションデータの更新を可能とする。また、ＣＰＵとコンフィグレーション制御部とがバッファを介してワイアードＯＲ接続になることで、フラッシュメモリへのアクセスを制御する。この制御のもと、ＦＰＧＡのコンフィグレーション完了後にフラッシュメモリへのＣＰＵの接続を可能にすることで本ハードウェアを実装したシステムにおいてシステムの運用を停止させずにコンフィグレーションデータの更新を可能とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数の互いに並列に接続されたＦＰＧＡと、２つのバッファと、フラッシュＲＯＭと、ＣＰＵと、前記ＦＰＧＡのコンフィグレーションを制御するコンフィグレーション制御部とを有し、
各ＦＰＧＡ、第１のバッファ及び前記フラッシュＲＯＭが直列に接続された構造を有することを特徴とするコンフィグレーション装置。
【請求項２】
前記ＣＰＵ、前記フラッシュＲＯＭ及びＦＰＧＡが第２のバッファを介して接続された構造を更に有することを特徴とする請求項１に記載のコンフィグレーション装置。
【請求項３】
前記コンフィグレーション制御部からの出力と前記第２のバッファからの出力とがワイアードＯＲ接続になっていることを特徴とする請求項１に記載のコンフィグレーション装置。
【請求項４】
前記ワイアードＯＲ接続は、前記コンフィグレーション制御部からの制御信号により前記第２のバッファの出力を制御することを特徴とする請求項３に記載のコンフィグレーション装置。
【請求項５】
前記フラッシュＲＯＭはセクタイレーズタイプであることを特徴とする請求項１に記載のコンフィグレーション装置。
【請求項６】
前記コンフィグレーション制御部はＦＰＧＡのコンフィグレーションを許可する信号をシーケンス制御することを特徴とする請求項１に記載のコンフィグレーション装置。
【請求項７】
複数の互いに並列に接続されたＦＰＧＡと、複数のバッファと、フラッシュＲＯＭと、ＣＰＵと、前記ＦＰＧＡのコンフィグレーションを制御するコンフィグレーション制御部とを有し、各ＦＰＧＡ、前記バッファ及び前記フラッシュＲＯＭが直列に接続された構造を有するコンフィグレーション装置において、
前記コンフィグレーション制御部からの信号で前記バッファの出力を制御し、前記ＣＰＵから前記フラッシュＲＯＭへのアクセスを不可とするアクセス禁止工程と、
前記ＦＰＧＡのコンフィグレーションを行うコンフィグレーション工程と、
前記コンフィグレーション制御部からの信号で前記バッファの出力を制御し、前記ＣＰＵから前記フラッシュＲＯＭへのアクセスを可とするアクセス許可工程とを有することを特徴とするコンフィグレーション方法。
【請求項８】
前記アクセス許可工程の後に、前記フラッシュＲＯＭに保持されるコンフィグレーションデータの更新を行う工程を更に有することを特徴とする請求項７記載のコンフィグレーション方法。
【請求項９】
前記コンフィグレーション工程は、
前記コンフィグレーション制御部からコンフィグレーション開始の信号を前記ＦＰＧＡに送信する工程と、
前記フラッシュＲＯＭからコンフィグレーションデータを読み出す工程と、
前記コンフィグレーションデータを前記ＦＰＧＡに書き込む工程とを有することを特徴とする請求項７に記載のコンフィグレーション方法。
【請求項１０】
複数の互いに並列に接続されたＦＰＧＡと、複数のバッファと、フラッシュＲＯＭと、ＣＰＵと、前記ＦＰＧＡのコンフィグレーションを制御するコンフィグレーション制御部とを有し、各ＦＰＧＡ、前記バッファ及び前記フラッシュＲＯＭが直列に接続された構造を有するコンフィグレーション装置であって、
前記コンフィグレーション制御部からの信号で前記バッファの出力を制御し、前記ＣＰＵから前記フラッシュＲＯＭへのアクセスを許可した後に、前記フラッシュＲＯＭに保持されるコンフィグレーションデータの更新を行う処理をコンピュータに実行させるためのコンフィグレーションプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＦＰＧＡのコンフィグレーションを行うコンフィグレーション装置、方法及びプログラムに関する。
【０００２】
【従来の技術】
図１１は従来のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ  ）を用いたハードウェアの構造を示したものである。
従来のハードウェアでは、ＦＰＧＡ毎にコンフィグレーションデータを格納したＰＲＯＭが対となって実装されている。ＦＰＧＡ４０３からＣＣＬＫ信号とＤＯＮＥ信号とＩＮＩＴ信号がＰＲＯＭ４０２に接続され、データはパラレルバスにて構成されている。ＰＲＯＧＢ信号にはハードウェアのリセット信号が接続されている。
【０００３】
ＦＰＧＡと対になっているＰＲＯＭはコンフィグレーションデータを書き込むためのＪＴＡＧインタフェース４０１を有し、それぞれデイジーチェーン接続されている。
【０００４】
ハードウェア起動時、ＦＰＧＡ４０３はＤＯＮＥ信号を「Ｌ」レベルにアサート（ａｓｓｅｒｔ）し、ＰＲＯＧＢ信号がネゲート（ｎｅｇａｔｅ）されるとＦＰＧＡの内部コンフィグレーション回路初期化後にＩＮＩＴ信号をネゲートする。ＰＲＯＭ４０２はＤＯＮＥ信号のアサートとＩＮＩＴ信号のネゲートを検出すると内部に格納されているコンフィグレーションデータをＣＣＬＫ信号に同期してパラレルデータバスに出力する。ＦＰＧＡのコンフィグレーション完了後、ＤＯＮＥ信号はネゲートされる。
【０００５】
ＰＲＯＭにコンフィグレーションデータを書き込むには一度ハードウェアの動作を停止させて、ＪＴＡＧインタフェース４０１を介して専用のツールを接続し、各ＦＰＧＡに必要なコンフィグレーションデータをツール上で設定してから行う。
【０００６】
以下にＦＰＧＡのコンフィグレーションに関する文献を挙げる。
特許文献１は複数の回路情報の中から１つの回路情報を任意に選択し、所望のＦＰＧＡにおいて再コンフィグレーションを行うＦＰＧＡ用コンフィグレーションインタフェースを提供する。
【０００７】
特許文献２はＦＰＧＡに複数のフラッシュロムを接続し、ＦＰＧＡの動作に非同期で外部からコンフィグレーションデータを取り込み、システムを停止させることなく、ＦＰＧＡの機能を更新するコンピュータシステムを提供する。
【０００８】
【特許文献１】
特開２０００−２７８１１６号公報
【特許文献２】
特開２００１−２９０７５８号公報
【０００９】
【発明が解決しようとする課題】
ところが、従来技術には次のような問題点があった。
第１の問題点は、従来のハードウェアを実装したシステムにおいて、システムの運用を停止させなくてはＦＰＧＡのコンフィグレーションデータの更新ができないということである。
その理由は、コンフィグレーションデータの更新をするためにはＪＴＡＧインタフェースを持つツールと接続する必要があり、そのためにハードウェアを一度動作停止する必要があったためである。このためＦＰＧＡのコンフィグレーションデータを更新する度にシステムの運用を停止しなければならなかった。
【００１０】
第２の問題点は、ハードウェアのコストが上がるということである。
その理由は、ＦＰＧＡ毎にコンフィグレーションデータを格納するＰＲＯＭが必要となり、かつコンフィグレーションデータ書き込み用のＪＴＡＧインタフェースをハードウェアに準備しなければならないためである。
【００１１】
上記問題点に鑑み、本発明は、ハードウェアの小型化を図り、また、システムを停止させずにコンフィグレーションデータの更新を行うことを目的とする。
【００１２】
【課題を解決するための手段】
上記問題点を解決する為に、請求項１に記載の発明であるコンフィグレーション装置は、複数の互いに並列に接続されたＦＰＧＡと、２つのバッファと、フラッシュＲＯＭと、ＣＰＵと、前記ＦＰＧＡのコンフィグレーションを制御するコンフィグレーション制御部とを有し、各ＦＰＧＡ、第１のバッファ及びフラッシュＲＯＭが直列に接続された構造を有することを特徴とする。
【００１３】
請求項２に記載の発明は、請求項１に記載のコンフィグレーション装置であって、ＣＰＵ、ＦＲＯＭ及びＦＰＧＡが第２のバッファを介して接続された構造を更に有することを特徴とする。
【００１４】
請求項３に記載の発明は、請求項１に記載のコンフィグレーション装置であって、コンフィグレーション制御部からの出力と第２のバッファからの出力とがワイアードＯＲ接続になっていることを特徴とする。
【００１５】
請求項４に記載の発明は、請求項３に記載のコンフィグレーション装置であって、ワイアードＯＲ接続は、コンフィグレーション制御部からの制御信号により第２のバッファの出力を制御することを特徴とする。
【００１６】
請求項５に記載の発明は、請求項１に記載のコンフィグレーション更新装置であって、フラッシュＲＯＭはセクタイレーズタイプであることを特徴とする。
【００１７】
請求項６に記載の発明は、請求項１に記載のコンフィグレーション装置であって、コンフィグレーション制御部はＦＰＧＡのコンフィグレーションを許可する信号をシーケンス制御することを特徴とする。
【００１８】
請求項７に記載の発明であるコンフィグレーション方法は、複数の互いに並列に接続されたＦＰＧＡと、複数のバッファと、フラッシュＲＯＭと、ＣＰＵと、ＦＰＧＡのコンフィグレーションを制御するコンフィグレーション制御部とを有し、各ＦＰＧＡ、バッファ及びフラッシュＲＯＭが直列に接続された構造を有するコンフィグレーション装置において、コンフィグレーション制御部からの信号でバッファの出力を制御し、ＣＰＵからフラッシュＲＯＭへのアクセスを不可とするアクセス禁止工程と、ＦＰＧＡのコンフィグレーションを行うコンフィグレーション工程と、コンフィグレーション制御部からの信号でバッファの出力を制御し、ＣＰＵからフラッシュＲＯＭへのアクセスを可とするアクセス許可工程とを有することを特徴とする。
【００１９】
請求項８に記載の発明は、請求項７記載のコンフィグレーション方法であって、アクセス許可工程の後に、フラッシュＲＯＭに保持されるコンフィグレーションデータの更新を行う工程を更に有することを特徴とする。
【００２０】
請求項９に記載の発明は、請求項７に記載のコンフィグレーション方法であって、コンフィグレーション工程は、コンフィグレーション制御部からコンフィグレーション開始の信号をＦＰＧＡに送信する工程と、フラッシュＲＯＭからコンフィグレーションデータを読み出す工程と、コンフィグレーションデータをＦＰＧＡに書き込む工程とを更に有することを特徴とする。
【００２１】
請求項１０に記載の発明であるコンフィグレーションプログラムは、複数の互いに並列に接続されたＦＰＧＡと、複数のバッファと、フラッシュＲＯＭと、ＣＰＵと、前記ＦＰＧＡのコンフィグレーションを制御するコンフィグレーション制御部とを有し、各ＦＰＧＡ、前記バッファ及び前記フラッシュＲＯＭが直列に接続された構造を有するコンフィグレーション装置において、コンフィグレーション制御部からの信号でバッファの出力を制御し、ＣＰＵからフラッシュＲＯＭへのアクセスを許可した後に、フラッシュＲＯＭに保持されるコンフィグレーションデータの更新を行う処理をコンピュータに実行させることを特徴とする。
【００２２】
【発明の実施の形態】
本実施例の構成について図１を参照して詳細に説明する。
＜構成＞
本発明は、ハードウェアの制御を司るＣＰＵ１０１と、ＦＰＧＡ１０６及び１０７のコンフィグレーションデータを格納するセクタイレーズが可能なＦＲＯＭ（Ｆｌａｓｈ  ＲＯＭ）１０２と、ＦＰＧＡ１０６及び１０７のコンフィグレーションをコントロールするコンフィグレーション制御部１０５と、ＣＰＵ１０１とＦＲＯＭ１０２のアドレスバス中継を担い、コンフィグレーション制御部１０５及びＦＲＯＭ１０２とワイアードＯＲ接続を形成するバッファ１０３と、ＣＰＵ１０１とＦＲＯＭ１０２のデータバス中継及び、ＦＲＯＭ１０２とＦＰＧＡ１０６及び１０７へのデータバス中継を担うバッファ１０４と、機能の異なるＦＰＧＡ１０６とＦＰＧＡ１０７とを有する。
【００２３】
ＣＰＵ１０１のアドレスバスはバッファ１０３を介してＦＲＯＭ１０２に接続され、バッファ１０３の出力はコンフィグレーション制御部１０５からのＣＮＦＯＥ信号が「Ｌ」レベルのときに許可される。コンフィグレーション制御部１０５からもＦＲＯＭ１０２へアドレスバスが接続され、ＦＰＧＡがコンフィグレーション中のときにのみＦＲＯＭ１０２に対する出力が許可され、ＣＰＵ１０１からのアドレスバスとのワイアードＯＲ接続を実現する。
【００２４】
ＣＰＵ１０１のデータバスはバッファ１０４を介してＦＲＯＭ１０２に接続され、バッファ１０４はコンフィグレーション制御部１０５からのＣＮＦＯＥ信号が「Ｌ」レベルのときにＣＰＵ１０１とＦＲＯＭ１０２間のバスアクセスを許可する。また、コンフィグレーション制御部１０５からのＣＮＦＯＥ信号が「Ｈ」レベルのときにバッファ１０４を介してＦＲＯＭ１０２のデータバスがＦＰＧＡ１０６とＦＰＧＡ１０７に接続される。
【００２５】
ＣＰＵ１０１からＦＲＯＭ１０２へのＷＥ信号はＦＲＯＭ１０２へのライト時に使用される信号で、バッファ１０３を介してＦＲＯＭ１０２に接続される。ＣＮＦＯＥ信号が「Ｌ」レベルのときにバッファ１０３からの出力が許可される。
【００２６】
ＣＰＵ１０１からのＣＥ信号はＦＲＯＭ１０２へのリード時およびライト時に使用される信号で、バッファ１０３を介してＦＲＯＭ１０２に接続され、ＣＮＦＯＥ信号が「Ｌ」レベルのときにバッファ１０３からの出力が許可される。コンフィグレーション制御部１０５からＦＲＯＭ１０２へのＣＥ信号は、ＦＰＧＡのコンフィグレーションデータをリードするときに使用される信号で、コンフィグレーション中にのみ出力が許可されてＣＰＵ１０１からのＣＥ信号とのワイアードＯＲ接続を実現する。
【００２７】
すなわち、バッファ１０３をＣＰＵ１０１とＦＲＯＭ１０２との間に設置することで、ＣＰＵ１０１とコンフィグレーション制御部１０５が同時にＦＲＯＭ１０２にアクセスできないようにしている。
【００２８】
ＣＰＵ１０１からのＯＥ信号はＦＲＯＭ１０２へのリード時に使用される信号で、バッファ１０３を介してＦＲＯＭ１０２に接続され、ＣＮＦＯＥ信号が「Ｌ」レベルの時にバッファ１０３からの出力が許可される。コンフィグレーション制御部１０５からＦＲＯＭ１０２へのＯＥ信号はＦＰＧＡのコンフィグレーションデータをリードする時に使用される信号で、コンフィグレーション中にのみ出力が許可されてＣＰＵ１０１からのＯＥ信号とのワイアードＯＲ接続を実現する。
【００２９】
ＩＮＩＴ信号はＦＰＧＡから出力されるコンフィグレーションイニシャライズおよびコンフィグレーション失敗を示す信号で、ワイアードＯＲ接続されてコンフィグレーション制御部に入力される。
【００３０】
ＤＯＮＥ１信号はＦＰＧＡ１０６から出力されるコンフィグレーション完了を示す信号で、コンフィグレーション制御部に入力され、「Ｌ」レベルはコンフィグレーション中を示す。
【００３１】
ＣＳ１信号はコンフィグレーション制御部から出力されるＦＰＧＡ１０６のコンフィグレーション許可信号で、「Ｌ」レベルはコンフィグレーション許可中を示す。
【００３２】
ＤＯＮＥ２信号はＦＰＧＡ１０７から出力されるコンフィグレーション完了を示す信号で、コンフィグレーション制御部１０５に入力され、「Ｌ」レベルはコンフィグレーション中を示す。
【００３３】
ＣＳ２信号はコンフィグレーション制御部１０５から出力されるＦＰＧＡ１０７のコンフィグレーション許可信号で、「Ｌ」レベルはコンフィグレーション許可中を示す。
【００３４】
ＣＣＬＫ信号はコンフィグレーション制御部１０５から出力されるコンフィグレーションデータ転送用クロックで、ＦＰＧＡ１０６とＦＰＧＡ１０７に入力される。
【００３５】
ＷＲＩＴＥＢ信号はコンフィグレーション制御部１０５から出力される、ＦＰＧＡにコンフィグレーションデータを読み込ませる為の信号で、ＦＰＧＡ１０６とＦＰＧＡ１０７に入力される。
【００３６】
ＰＲＯＧＢ信号はハードウェアのリセット信号であり、本信号が入力されることでコンフィグレーション制御部１０５とＦＰＧＡ１０６とＦＰＧＡ１０７は初期化され、コンフィグレーションが開始される。
【００３７】
＜動作＞
以下、図を用いて本発明の動作を説明する。
図２はＦＲＯＭ１０２へ格納されるＦＰＧＡコンフィグレーションデータを示したものである。機能の異なるＦＰＧＡを使用する場合、ＦＰＧＡのコンフィグレーションデータは別々に用意しエリアを分けて格納する。コンフィグレーションデータ毎の更新を考慮し、セクタイレーズ可能なＦＲＯＭを使用する。本発明では２つのＦＰＧＡのコンフィグレーションデータをひとつのＦＲＯＭに格納する一例を挙げている。
【００３８】
図３は本発明のＦＰＧＡコンフィグレーション動作の一例を示したものである。ＰＲＯＧＢ信号はハードウェアのリセット信号であり、起動時およびリセット時に「Ｌ」レベルにアサートされ、コンフィグレーション制御部とＦＰＧＡ１０６とＦＰＧＡ１０７の内部コンフィグレーション回路を初期化する。
【００３９】
また、ハードウェアの起動時には必ずＦＰＧＡのコンフィグレーションが開始される為、コンフィグレーション制御部はＣＮＦＯＥ信号を「Ｈ」レベルにすることでバッファ１０３とバッファ１０４の出力を制御し、ＣＰＵ１０１からＦＲＯＭ１０２へアクセスできない状態（ＦＰＧＡコンフィグレーションバス優先）とする。
【００４０】
ＩＮＩＴ信号はＰＲＯＧＢ信号のネゲート後、ＦＰＧＡの内部コンフィグレーション回路の初期化中はＦＰＧＡにより「Ｌ」レベルにアサートされ、初期化完了後は「Ｈ」レベルとなる（ＣＣＬＫ−１参照）。
【００４１】
ＩＮＩＴ信号が「Ｈ」レベルになると、コンフィグレーション制御部１０５はＦＲＯＭ１０２に対してアドレスとＣＥ信号とＯＥ信号をＣＣＬＫに同期させて出力し、ＦＲＯＭ１０２のリードサイクルを実施する（ＣＣＬＫ０参照）。リードサイクルを実施されたＦＲＯＭ１０２からはＦＰＧＡのコンフィグレーションデータが順次出力される。図３中でＦＰＧＡ１０６用のコンフィグレーションデータはＦ１、ＦＰＧＡ１０７用のコンフィグレーションデータはＦ２と示している。
【００４２】
一方、ＦＰＧＡ１０６とＦＰＧＡ１０７からコンフィグレーション中を示すＤＯＮＥ１およびＤＯＮＥ２信号がハードウェア起動時から入力され、コンフィグレーション制御部１０５は各ＦＰＧＡに対してコンフィグレーションを開始するようにＣＳ１信号とＣＳ２信号とＷＲＩＴＥＢ信号をアサートする。
【００４３】
ＷＥＩＴＥＢ信号はＩＮＩＴ信号のネゲート後に「Ｌ」レベルにアサートされ（ＣＣＬＫ０参照）、２つのＦＰＧＡのコンフィグレーション完了後にネゲートされる（ＣＣＬＫＮ＋２参照）。
【００４４】
ＦＲＯＭ１０２にはＦＰＧＡ１０６用のコンフィグレーションデータとＦＰＧＡ１０７用のコンフィグレーションデータが別々のエリアに格納されているため、他のＦＰＧＡのコンフィグレーションデータを誤って読み込ませないように、コンフィグレーション制御部は各ＦＰＧＡに対するＣＳ信号をシーケンス制御する。
【００４５】
本実施例では、ＦＰＧＡ１０６の後にＦＰＧＡ１０７をコンフィグレーションされる構成を例にしている。コンフィグレーション制御部１０５はＰＲＯＧＢ信号解除後にＤＯＮＥ１信号を検出してＣＳ１信号をアサート（ＣＣＬＫ−１参照）する。コンフィグレーション制御部はＤＯＮＥ１信号のネゲートによりＦＰＧＡ１０６のコンフィグレーション完了を検出し、ＣＳ１信号をネゲートする（ＣＣＬＫＭ＋１参照）。
【００４６】
次にＤＯＮＥ１信号のネゲートとＤＯＮＥ１信号のネゲートとＤＯＮＥ２信号のアサートを検出すると、コンフィグレーション制御部１０５はＣＳ２信号をアサート（ＣＣＬＫＭ＋１参照）する。コンフィグレーション制御部１０５はＤＯＮＥ２信号のネゲートにより、ＦＰＧＡ１０７のコンフィグレーション完了を検出し、ＣＳ２信号をネゲートする（ＣＣＬＫＭ＋１参照）。
【００４７】
ＦＰＧＡ１０７のコンフィグレーションが完了したところで、コンフィグレーション制御部１０５はＤＯＮＥ１信号とＤＯＮＥ２信号のネゲートを検出し、ＣＮＦＯＥ信号の制御をＣＰＵバス優先の状態とし（ＣＣＬＫＮ＋２参照）、ＣＰＵ１０１からＦＲＯＭ１０２へのアクセスを可能とする。
【００４８】
ＦＰＧＡのコンフィグレーションデータの更新をするときにはＣＰＵ１０１を介して行う。これはＦＰＧＡのコンフィグレーション完了後にＣＰＵ１０１のバスをＦＲＯＭ１０２へ接続可能にした状態で行なわれる。例としてＦＰＧＡ１０６用のコンフィグレーションデータを更新する場合を示す。
【００４９】
本ハードウェアを実装したシステムが運用中のときに、ＣＰＵ１０１からＦＲＯＭ１０２に格納されているＦＰＧＡ１０６用の古いコンフィグレーションデータを削除し、その後でＦＰＧＡ１０６用の新しいコンフィグレーションデータの書き込みを行う。このときセクタイレーズタイプのＦＲＯＭ１０２を使用しているので、ＦＲＯＭ１０２に格納されているＦＰＧＡ１０７用のコンフィグレーションデータを壊すことがない。
【００５０】
本実施例では機能の異なるＦＰＧＡを２つ使用している例ではあるが、２つ以上のＦＰＧＡを扱う場合においても、コンフィグレーション制御部の扱う信号を増やしたり、容量の大きいＦＲＯＭを使用したりすることで実現が可能である。
【００５１】
【発明の効果】
第１の効果は、本発明のハードウェアを実装したシステムにおいて、システムの運用を停止させることなくＦＰＧＡのコンフィグレーションデータの更新ができるということである。
その理由は、コンフィグレーションデータを格納しているＦＲＯＭに対して、ＦＰＧＡのコンフィグレーション終了後にＣＰＵがアクセスできるので、ハードウェアを動作停止させる必要がないためである。このため、システムの運用を停止させることなくＦＰＧＡのコンフィグレーションデータの更新ができる。
【００５２】
第２の効果は、ハードウェアのコスト的なメリットが期待できることである。その理由は、２つのＦＰＧＡにそれぞれ必要であった２つのＰＲＯＭをひとつのＦＲＯＭに集約することで部品数を減らすことができるためである。
【００５３】
第３の効果は、第２の効果に加えてハードウェアの小型化を図ることが期待できることである。その理由は、第２の効果の理由と同じである。
【００５４】
第４の効果は、ＦＰＧＡ毎にコンフィグレーションデータの更新ができることである。
その理由は、セクタイレーズタイプのＦＲＯＭを使用しているために、更新したいところだけのエリアを削除し、書き込むことが可能だからである。
【図面の簡単な説明】
【図１】本発明の構成を示す回路図である。
【図２】本発明のＦＲＯＭの格納状況を示す図である。
【図３】本発明のコンフィグレーション方法を示すタイミングチャートである。
【図４】従来のＦＰＧＡを用いたハードウェアの構成を示す回路図である。
【符号の説明】
１０１  ＣＰＵ
１０２  ＦＲＯＭ（Ｆｌａｓｈ  ＲＯＭ）
１０３及び１０４  バッファ
１０５  コンフィグレーション制御部
１０６及び１０７  ＦＰＧＡ
【図１】
2004343158.tif 000003
【図２】
2004343158.tif 000004
【図３】
2004343158.tif 000005
【図４】
2004343158.tif 000006