(57)【要約】【課題】  データを密かに見つけ出すことがより困難なシフタを提供すること。【解決手段】  複数のデータ入力とデータ出力と制御入力とを有する、カスケード接続され制御入力に存在する信号によってデータ入力とデータ出力との接続の対応を規定する少なくとも２つのマルチプレクサと、マルチプレクサのデータ出力は下流に接続されたマルチプレクサのデータ入力の１つと接続され、これによりカスケードを通って伸びるデータパスが形成されることと、各データ入力および各データ出力はデュアルレール信号を印加するための２つの端子を有することと、制御信号で駆動され得る少なくとも１つのプリチャージユニットが提供されることであって、プリチャージユニットは、マルチプレクサの１つのデータ出力またはデータ入力と接続され、かつ、計算動作を実行する前にマルチプレクサのデータ出力／入力をプリチャージ状態にすることとを特徴とする集積回路を提示する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
集積回路であって、
各々が、複数のデータ入力（ａｒ、ａｒｑ；ａ０、ａ０ｑ；ａｌ、ａｌｑ）と、データ出力（ｚ、ｚｑ）と、制御入力（ｓｒ、ｓ０、ｓｌ）とを有する、少なくとも２つのカスケード接続されたマルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）であって、該制御入力に存在する信号（ｓｈｊ＜２：０＞、ｊ＝１、２、４）によって、該データ入力のどれが該データ出力と接続されるかを規定する、マルチプレクサと、
マルチプレクサの該データ出力（ｚ、ｚｑ）は、下流に接続された該マルチプレクサの該データ入力（ａ０、ａ０ｑ）の１つと接続され、これにより、該カスケードを通って伸びるデータパスが形成されることと、
各データ入力および各データ出力は、デュアルレール信号を印加するための２つの端子を有することと、
制御信号（ＰｒＳｈＱ）で駆動され得る少なくとも１つのプリチャージユニット（ＶＥ）が提供されることであって、該プリチャージユニットは、該マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）の１つの該データ出力または該データ入力と接続され、かつ、計算動作を実行する前に、該マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）の該データ出力（ｚ、ｚｑ）および／またはデータ入力（ａ０、ａ０ｑ）をプリチャージ状態にすることができることとを特徴とする、集積回路。
【請求項２】
前記プリチャージユニットは、前記集積回路の供給電位端子（ＶＰ）または前記基準電位端子（ＢＰ）と、該集積回路の前記データパスとの間に接続される、請求項１に記載の回路。
【請求項３】
前記プリチャージユニットは、前記集積回路の前記データ出力を表す前記カスケードの最後のマルチプレクサ（Ｍｕｘ１）の前記データ出力と接続される、請求項１または２に記載の回路。
【請求項４】
前記プリチャージユニットは、前記集積回路の前記データ入力を表す前記カスケードの第１のマルチプレクサ（Ｍｕｘ４）の前記データ入力と接続される、請求項１〜３の１つに記載の回路。
【請求項５】
前記プリチャージユニットは、前記マルチプレクサの１つの前記データ出力と、下流に接続されたマルチプレクサの前記データ入力との間に接続される、請求項１〜４の１つに記載の回路。
【請求項６】
前記集積回路の前記データ出力に接続されたプリチャージユニット（ＶＥ）によって、前記マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）の各々の前記データ出力（ｚ、ｚｑ）にプリチャージ信号が印加され得る、請求項１〜５の１つに記載の回路。
【請求項７】
前記集積回路の前記データ入力に接続されたプリチャージユニット（ＶＥ）によって、前記マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）の各々の前記データ入力（ａ、ａｑ）にプリチャージ信号が印加され得る、請求項１〜６の１つに記載の回路。
【請求項８】
前記データパスに保持回路（ＨＳ）が接続され、該保持回路（ＨＳ）は、マルチプレクサの前記データ出力にデュアルレール信号が存在する場合、それぞれの信号値を前記供給電位端子または前記基準電位端子（ＢＰ、ＶＰ）に接続させる、請求項１〜７の１つに記載の回路。
【請求項９】
前記保持回路（ＨＳ）は、前記プリチャージユニット（ＶＥ）に接続される、請求項８に記載の回路。
【請求項１０】
前記保持回路（ＨＳ）は、前記集積回路の前記データ出力に設けられる、請求項８または９に記載の回路。
【請求項１１】
前記保持回路（ＨＳ）は、２つの交差接続されたトランジスタを有し、かつ、該回路の前記データ出力と、前記供給電位端子または前記基準電位端子（ＶＰ）との間に接続される、請求項８、９または１０に記載の回路。
【請求項１２】
前記集積回路は、対数シフタである、請求項１〜１１の１つに記載の回路。
【請求項１３】
前記マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ３）および前記プリチャージユニット（ＶＥ）に駆動回路（ＡＳ）が接続され、該駆動回路は、該マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ３）の前記制御信号（ｓｈｊ＜２：０＞）と該プリチャージユニット（ＶＥ）の前記制御信号（ＰｒＳｈＱ）との時間的同期を実行する、請求項１〜１２の１つに記載の回路。
【請求項１４】
請求項１〜１３の１つに記載の集積回路を動作させる方法であって、
計算ステップ、特に、シフト動作の実行の前に、マルチプレクサカスケードのデータパスにおけるデータ入力（ａｒ、ａｒｑ；ａ０、ａ０ｑ；ａ１、ａｌｑ）およびデータ出力（ｚ、ｚｑ）にプリチャージ信号が印加される、方法。
【請求項１５】
プリチャージ信号を印加するために、
第１の位相（Ｔ１）において、制御信号（ｓｈｊ＜２：０＞、ｊ＝１、２、４）が、前記カスケードの前記すべてのマルチプレクサに印加され、これにより、それぞれのマルチプレクサのデータ入力とデータ出力との間に導通する接続が存在せず、前記プリチャージユニット（ＶＥ）に制御信号（ＰｒＳｈＱ）が印加され、これにより、該プリチャージユニットに接続されたデータパスの部分がプリチャージ状態にされる、請求項１４に記載の方法。
【請求項１６】
プリチャージ信号を印加するために、
第２の位相（Ｔ２）において、前記マルチプレクサの少なくともいくつかに制御信号が印加され、これにより、該マルチプレクサの場合、前記データ入力の前記データ出力への導通する接続が生成され、その結果、前記データパスのさらなる部分は、プリチャージ状態にされる、請求項１５に記載の方法。
【請求項１７】
プリチャージ信号を印加するために、
第３の位相（Ｔ３）において、制御信号（ｓｈｊ＜２：０＞、ｊ＝１、２、４）が前記カスケードの前記すべてのマルチプレクサに印加され、これにより、それぞれのマルチプレクサのデータ入力とデータ出力との間に導通する接続がもはや存在せず、前記プリチャージユニット（ＶＥ）を不活性化する制御信号（ＰｒＳｈＱ）が該プリチャージユニットに印加される、請求項１６に記載の方法。
【請求項１８】
前記プリチャージ位相の終了後、前記計算ステップを実行するために、
前記第３の位相（Ｔ３）において、前記計算動作のために必要とされる制御信号が、前記カスケードの前記第１のマルチプレクサ（Ｍｕｘ４）に印加される、請求項１７に記載の方法。
【請求項１９】
前記計算ステップを実行するために、
第４の位相（Ｔ４）において、前記計算動作のために必要とされる制御信号が、前記カスケードの前記さらなるマルチプレクサ（Ｍｕｘ１、Ｍｘ２）に印加される、請求項１８に記載の方法。
【請求項２０】
前記プリチャージユニット（ＶＥ）が前記集積回路の前記データ出力に接続され、
前記第２の位相（Ｔ２）において、前記カスケードの前記第１のマルチプレクサ（Ｍｕｘ４）を除く、すべてのさらなるマルチプレクサ（Ｍｕｘ１、Ｍｕｘ２）に制御信号が印加され、これにより、該マルチプレクサの場合に前記データ入力の前記データ出力への導通する接続が生成される、請求項１６〜１９の１つに記載の方法。
【請求項２１】
前記第２の位相（Ｔ２）における前記カスケードの前記第１のマルチプレクサ（Ｍｕｘ４）の前記データ入力に、該マルチプレクサと接続されたプリチャージユニットによってプリチャージ信号が印加される、請求項２０に記載の方法。
【請求項２２】
前記プリチャージユニット（ＶＥ）は、前記集積回路の前記データ入力と接続され、
前記第２の位相（Ｔ２）において、前記カスケードの最後のマルチプレクサ（Ｍｕｘ４）を除く、前記すべてのさらなるマルチプレクサ（Ｍｕｘ１、Ｍｕｘ３）に制御信号が印加され、これにより、該マルチプレクサの場合に該データ入力の該データ出力への導通する接続が生成される、請求項１６〜１９の１つに記載の方法。
【請求項２３】
前記プリチャージ信号は、第２の位相（Ｔ２）において、前記カスケードの前記最後のマルチプレクサ（Ｍｕｘ４）の前記データ出力に、該マルチプレクサの該データ出力と接続されたプリチャージユニットによって印加される、請求項２２に記載の方法。
【請求項２４】
下流に接続された前記マルチプレクサの前記データ入力に該マルチプレクサの前記データ出力を接続することによって形成された前記マルチプレクサカスケードの内部ノードが、前記集積回路の前記データ入力および前記データ出力に設けられたプリチャージユニットによってプリチャージされる、請求項１６〜１９の１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、集積回路、特に、対数シフタに関し、かつ、集積回路を動作させる方法に関する。
【背景技術】
【０００２】
最近のマイクロプロセッサおよびマイクロコントローラ（「中央演算装置」（ＣＰＵ））における処理ユニットの中心に配置されるのは、データを処理するすべての機能ユニットの相互接続を表すデータパスである。相互接続は、ラインの束（「データバス」）を介して行われ、特に、マルチプレクサ、演算論理ユニット（ＡＬＵ）、シフタおよびレジスタファイル等の機能ユニットを備える。データパスの機能ユニットの設計および双方向通信は、当業者に周知であるので、これ以上の詳細な説明は省略する。
【０００３】
シフタは、ビット操作のため、すなわち、通常、制御信号を介してプログラム可能な数ｎのビット位置だけ右または左へバイナリデータワードをシフトさせるために利用される。例えば、シフタは、値ｎのプログラム可能な範囲∈［−７、７］を有し、すなわち、シフタの入力におけるデータワード（十分な幅を想定）が、最大７ビット位置まで右または左にシフトされ得る。
【０００４】
種々のシフタの実現形態、すなわち、いわゆるバレルシフタ、および対数シフタがある。Ｍ＝１５の異なったシフト動作（Ｍは、パワーとも呼ばれる）を処理することができなければならないバレルシフタについての上述の例の単段の実現形態の場合、データビットごとに１５から１を取り出すマルチプレクサを必要とする。このマルチプレクサは、対応する数のデータおよび制御入力を有する必要がある。対数シフタを用いた多段の対数実現形態の場合、例えば、＋４、０または−４ビットのシフトが第１のステージで行われ、例えば、＋１、０または−１のシフトが下流に接続された第２のステージで行われ、例えば、＋２、０または−２ビットのシフトが後続の第３のステージで行われる。カスケード接続された３つの３から１を取り出すマルチプレクサ回路および最大９の制御入力に関して、これは、必要とされるスイッチングエレメントの数、ならびに、原理的に、配線および面積需要に関する著しく有利な解決を意味する。
【０００５】
一般に、バレルシフタは、Ｍの値が小さい場合にのみ適切であるといえる。Ｍの値が比較的大きい場合、論理シフタが、需要およびスイッチング時間の両方に関してはるかに実効的かつ効率的である。これに関する基礎的な情報は、非特許文献１から収集され得る。
【０００６】
最近のマイクロプロセッサおよびマイクロコントローラにおけるデータパスは、通常、「シングルレール」回路を用いて設計される。このデータパスの場合、処理されるべき情報の各ビットは、物理的に単一の電気ノードによって表される。従って、単一の電気ノードは、状態ビットの論理値に対応する。
【０００７】
シングルレール技術の不利な点は、回路設計または回路内で処理された信号が、容易に密かに見つけ出され得るという事実である。セキュリティアプリケーションにおいて、回路を攻撃し、その感度を評価する最も重要な方法の１つは、電力差分解析（ＤＰＡ）である。この方法は、例えば、パスワードまたは暗号鍵等の秘匿性情報を密かに見つけ出すために攻撃を加える際に用いられる。
【０００８】
この場合、統計的方法を用いて測定される電流プロファイルが、所与のプログラムまたは所与のアルゴリズムに関して評価される。特に、１つ以上のクロックサイクルにわたって計算された電荷積分が評価され、この場合、（プログラムが多数回実行された場合）、系統的データ変動とそれぞれの電荷積分との相関関係から保護されるべき情報が逆推理され得る。
【０００９】
従って、例えば、スマートカード等の保護されるべき集積回路は、電力差分解析ができないように、処理されるべきデータに関係なく同じ電流プロファイルを供給するようなタイプである必要がある。
【００１０】
シングルレールデータパスはこのようなタイプではない。回路の状態の時間プロファイルと関連する電荷積分は、変換される電荷を有するノードまたは電気容量の関数である。従って、時間プロファイルは、処理されるべきデータの時間の経過とともに起こる変動に大幅に依存する。
【００１１】
公知のシフタのある不利な点は、これらがシングルレール技術を用いて具現化され、従って、これらのシフタを通じて搬送されるデータが密かに見つけ出され得ることである。
【非特許文献１】Ｊａｎ  Ｍ．Ｒａｂａｅｙ，「ＤＩＧＩＴＡＬ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ−Ａ  Ｄｅｓｉｇｎ  Ｐｅｒｓｐｅｃｔｉｖｅ」，Ｐｒｅｎｔｉｃｅ  Ｈａｌｌ，１９９６年，Ｃｈａｐｔｅｒ７
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、本発明の目的は、集積回路、特に、データを密かに見つけ出すことがより困難なシフタを明らかにすることである。さらに、電力差分解析を失敗させるために、一定の電荷積分を有するこの集積回路を動作させる方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明により、集積回路であって、各々が、複数のデータ入力（ａｒ、ａｒｑ；ａ０、ａ０ｑ；ａｌ、ａｌｑ）と、データ出力（ｚ、ｚｑ）と、制御入力（ｓｒ、ｓ０、ｓｌ）とを有する、少なくとも２つのカスケード接続されたマルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）であって、該制御入力に存在する信号（ｓｈｊ＜２：０＞、ｊ＝１、２、４）によって、該データ入力のどれが該データ出力と接続されるかを規定する、マルチプレクサと、マルチプレクサの該データ出力（ｚ、ｚｑ）は、下流に接続された該マルチプレクサの該データ入力（ａ０、ａ０ｑ）の１つと接続され、これにより、該カスケードを通って伸びるデータパスが形成されることと、各データ入力および各データ出力は、デュアルレール信号を印加するための２つの端子を有することと、制御信号（ＰｒＳｈＱ）で駆動され得る少なくとも１つのプリチャージユニット（ＶＥ）が提供されることであって、該プリチャージユニットは、該マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）の１つの該データ出力または該データ入力と接続され、かつ、計算動作を実行する前に、該マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）の該データ出力（ｚ、ｚｑ）および／またはデータ入力（ａ０、ａ０ｑ）をプリチャージ状態にすることができることとを特徴とする、集積回路が提供され、これにより上記目的が達成される。
【００１４】
前記プリチャージユニットは、前記集積回路の供給電位端子（ＶＰ）または前記基準電位端子（ＢＰ）と、該集積回路の前記データパスとの間に接続されてもよい。
【００１５】
前記プリチャージユニットは、前記集積回路の前記データ出力を表す前記カスケードの最後のマルチプレクサ（Ｍｕｘ１）の前記データ出力と接続されてもよい。
【００１６】
前記プリチャージユニットは、前記集積回路の前記データ入力を表す前記カスケードの第１のマルチプレクサ（Ｍｕｘ４）の前記データ入力と接続されてもよい。
【００１７】
前記プリチャージユニットは、前記マルチプレクサの１つの前記データ出力と、下流に接続されたマルチプレクサの前記データ入力との間に接続されてもよい。
【００１８】
前記集積回路の前記データ出力に接続されたプリチャージユニット（ＶＥ）によって、前記マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）の各々の前記データ出力（ｚ、ｚｑ）にプリチャージ信号が印加されてもよい。
【００１９】
前記集積回路の前記データ入力に接続されたプリチャージユニット（ＶＥ）によって、前記マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４）の各々の前記データ入力（ａ、ａｑ）にプリチャージ信号が印加されてもよい。
【００２０】
前記データパスに保持回路（ＨＳ）が接続され、該保持回路（ＨＳ）は、マルチプレクサの前記データ出力にデュアルレール信号が存在する場合、それぞれの信号値を前記供給電位端子または前記基準電位端子（ＢＰ、ＶＰ）に接続させてもよい。
【００２１】
前記保持回路（ＨＳ）は、前記プリチャージユニット（ＶＥ）に接続されてもよい。
【００２２】
前記保持回路（ＨＳ）は、前記集積回路の前記データ出力に設けられてもよい。
【００２３】
前記保持回路（ＨＳ）は、２つの交差接続されたトランジスタを有し、かつ、該回路の前記データ出力と、前記供給電位端子または前記基準電位端子（ＶＰ）との間に接続されてもよい。
【００２４】
前記集積回路は、対数シフタであってもよい。
【００２５】
前記マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ３）および前記プリチャージユニット（ＶＥ）に駆動回路（ＡＳ）が接続され、該駆動回路は、該マルチプレクサ（Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ３）の前記制御信号（ｓｈｊ＜２：０＞）と該プリチャージユニット（ＶＥ）の前記制御信号（ＰｒＳｈＱ）との時間的同期を実行してもよい。
【００２６】
本発明により、上記の集積回路を動作させる方法であって、計算ステップ、特に、シフト動作の実行の前に、マルチプレクサカスケードのデータパスにおけるデータ入力（ａｒ、ａｒｑ；ａ０、ａ０ｑ；ａ１、ａｌｑ）およびデータ出力（ｚ、ｚｑ）にプリチャージ信号が印加される、方法が提供され、これにより上記目的が達成される。
【００２７】
プリチャージ信号を印加するために、第１の位相（Ｔ１）において、制御信号（ｓｈｊ＜２：０＞、ｊ＝１、２、４）が、前記カスケードの前記すべてのマルチプレクサに印加され、これにより、それぞれのマルチプレクサのデータ入力とデータ出力との間に導通する接続が存在せず、前記プリチャージユニット（ＶＥ）に制御信号（ＰｒＳｈＱ）が印加され、これにより、該プリチャージユニットに接続されたデータパスの部分がプリチャージ状態にされてもよい。
【００２８】
プリチャージ信号を印加するために、第２の位相（Ｔ２）において、前記マルチプレクサの少なくともいくつかに制御信号が印加され、これにより、該マルチプレクサの場合、前記データ入力の前記データ出力への導通する接続が生成され、その結果、前記データパスのさらなる部分は、プリチャージ状態にされてもよい。
【００２９】
プリチャージ信号を印加するために、第３の位相（Ｔ３）において、制御信号（ｓｈｊ＜２：０＞、ｊ＝１、２、４）が前記カスケードの前記すべてのマルチプレクサに印加され、これにより、それぞれのマルチプレクサのデータ入力とデータ出力との間に導通する接続がもはや存在せず、前記プリチャージユニット（ＶＥ）を不活性化する制御信号（ＰｒＳｈＱ）が該プリチャージユニットに印加されてもよい。
【００３０】
前記プリチャージ位相の終了後、前記計算ステップを実行するために、前記第３の位相（Ｔ３）において、前記計算動作のために必要とされる制御信号が、前記カスケードの前記第１のマルチプレクサ（Ｍｕｘ４）に印加されてもよい。
【００３１】
前記計算ステップを実行するために、第４の位相（Ｔ４）において、前記計算動作のために必要とされる制御信号が、前記カスケードの前記さらなるマルチプレクサ（Ｍｕｘ１、Ｍｘ２）に印加されてもよい。
【００３２】
前記プリチャージユニット（ＶＥ）が前記集積回路の前記データ出力に接続され、前記第２の位相（Ｔ２）において、前記カスケードの前記第１のマルチプレクサ（Ｍｕｘ４）を除く、すべてのさらなるマルチプレクサ（Ｍｕｘ１、Ｍｕｘ２）に制御信号が印加され、これにより、該マルチプレクサの場合に前記データ入力の前記データ出力への導通する接続が生成されてもよい。
【００３３】
前記第２の位相（Ｔ２）における前記カスケードの前記第１のマルチプレクサ（Ｍｕｘ４）の前記データ入力に、該マルチプレクサと接続されたプリチャージユニットによってプリチャージ信号が印加されてもよい。
【００３４】
前記プリチャージユニット（ＶＥ）は、前記集積回路の前記データ入力と接続され、
前記第２の位相（Ｔ２）において、前記カスケードの最後のマルチプレクサ（Ｍｕｘ４）を除く、前記すべてのさらなるマルチプレクサ（Ｍｕｘ１、Ｍｕｘ３）に制御信号が印加され、これにより、該マルチプレクサの場合に該データ入力の該データ出力への導通する接続が生成されてもよい。
【００３５】
前記プリチャージ信号は、第２の位相（Ｔ２）において、前記カスケードの前記最後のマルチプレクサ（Ｍｕｘ４）の前記データ出力に、該マルチプレクサの該データ出力と接続されたプリチャージユニットによって印加されてもよい。
【００３６】
下流に接続された前記マルチプレクサの前記データ入力に該マルチプレクサの前記データ出力を接続することによって形成された前記マルチプレクサカスケードの内部ノードが、前記集積回路の前記データ入力および前記データ出力に設けられたプリチャージユニットによってプリチャージされてもよい。
【００３７】
上記目的は、請求項１の特徴を有する集積回路によって、および、請求項１３の特徴を有する方法によって達成される。有利な改良点は、それぞれの従属請求項から明らかになる。
【００３８】
本発明による回路は、各々が、複数のデータ入力と、データ出力と、制御入力とを有する、少なくとも２つのカスケード接続されたマルチプレクサであって、制御入力に存在する信号によって、データ入力のどれがデータ出力と接続されるかを規定する、マルチプレクサと、マルチプレクサのデータ出力は、下流に接続されたマルチプレクサのデータ入力の１つと接続され、これにより、カスケードを通って伸びるデータパスが形成されることと、各データ入力および各データ出力は、デュアルレール信号を印加するための２つの端子を有することと、制御信号で駆動され得る少なくとも１つのプリチャージユニットが提供されることであって、プリチャージユニットは、マルチプレクサの１つのデータ出力またはデータ入力と接続され、かつ、計算動作を実行する前に、マルチプレクサのデータ出力および／またはデータ入力をプリチャージ状態にすることができることとを特徴とする
本発明は、いわゆるデュアルレール技術を用いることによって、電荷積分が変更されることを防止し得るという考え方に基づく。データまたは信号パス内の各ビットが、スイッチングネットワークまたはスイッチングメカニズムの正確に１つの電気ノードｋによって物理的に表される従来のシングルレール技術と対照的に、デュアルレール技術での実現において、各ビットは、２つのノードｋおよびｋｑで表され、ｋがこのビットの正しい論理値ｂに対応し、ｋｑが相補的値ｂｎ＝ｎｏｔ（ｂ）に対応する場合、このビットは、有効な論理値を有する。
【００３９】
電荷積分における所望の不変性は、この場合、有効な論理値（ｂ、ｂｎ）＝（１、０）または（０、１）を有する２つの状態間にいわゆる「プリチャージ」状態が挿入されることによって達成される。このプリチャージ状態において、ノードｋもノードｋｑも同じ電位に帯電され、従って、論理的に無効な値（１、１）または（０、０）をとり、状態シーケンスは、
（１、１）、（０、１）、（１、１）、（１、０）、（１、１）、（１、０）、（１、１）、（０、１）．．．
であり得る。
【００４０】
このような状態シーケンスのいずれについても、（１、１）から（ｂ、ｂｎ）に遷移するたびに、正確に１つのノードの電荷が１から０に変換され、（ｂ、ｂｎ）から（１，１）へのすべての状態は、正確に１つのノードの電荷が０から１に変換されるといえる。これは、それぞれの状態ビットの論理的に有効な値ｂとは関係がないといえる。当然、プリチャージ状態（０、０）を有する状態シーケンスにも同じことが当てはまる。
【００４１】
従って、この状態シーケンスに対応する電荷積分は、論理的に有効な値のシーケンス（ｂ、ｂｎ）に依存する。ノードｋおよびｋｑが、同じ電気容量を有することを保証することだけが必要である。従って、このようにして実現されたデータパスのパワープロファイルは、処理されるべきデータの時間にともなう変動とはもはや関係がない。従って、デュアルレール技術を用いて設計された回路は、電力差分解析に対する耐性を有する。
【００４２】
従って、本発明は、集積回路の動作中、コンピュータ計算をするステップ、特に、シフト動作を実行する前に、マルチプレクサカスケードのデータパスにおけるデータ入力およびデータ出力にプリチャージ信号を印加するという発想に基づく。
【００４３】
ある好ましい改良点において、供給電池端子または基準電位端子と、集積回路のデータパスとの間にプリチャージユニットが接続される。供給電位端子に接続されるか、または基準電位端子に接続されるのかは、用いられるトランジスタのタイプに依存する。例えば、ｐ型チャネルトランジスタが用いられた場合、プリチャージユニットは、供給電位端子に接続される。
【００４４】
さらなる改良点において、プリチャージユニットは、カスケードの最後のマルチプレクサのデータ出力と接続される。このデータ出力は、同時に集積回路のデータ出力を表す。この変形の場合、マルチプレクサのデータ出力を下流に接続されたマルチプレクサのデータ入力と接続することによって形成される、マルチプレクサカスケードの内部ノードをプリチャージすることが可能である。これは、集積回路のデータ出力に配置されたプリチャージユニットによって行われる。さらに、これは、カスケードの第１のマルチプレクサを除いたすべてのさらなるマルチプレクサに制御信号を印加することによって行われ、これにより、これらのマルチプレクサの場合にデータ入力のデータ出力への導通する接続が生成される。好ましくは、この変形の場合、カスケードの第１のマルチプレクサのデータ入力に、これに接続されたプリチャージユニットによってプリチャージ信号が印加される。
【００４５】
さらなる好ましい改良点において、集積回路のデータ入力を表すカスケードの第１のマルチプレクサのデータ入力にプリチャージユニットが接続される。この変形の場合、回路のデータ入力からのマルチプレクサカスケードの内部ノードにプリチャージ信号を印加することが可能である。これは、カスケードの最後のマルチプレクサを除くすべての他のマルチプレクサに制御信号を印加することによって行われ、これにより、データ入力のデータ出力への導通する接続がこれらのマルチプレクサの場合に生成される。この場合、好ましくは、カスケードの最後のマルチプレクサのデータ出力にこれに接続されたプリチャージユニットによってプリチャージ信号が印加される。
【００４６】
さらなる改良点において、プリチャージユニットは、マルチプレクサの１つのデータ出力と、下流に接続されたマルチプレクサのデータ入力との間に接続される。これは、マルチプレクサのカスケードの内部ノードにプリチャージユニットが接続されることを意味するに他ならない。上述の手順と同様に、この場合も、マルチプレクサに制御信号が印加され、これにより、プリチャージ信号が、マルチプレクサカスケードのデータパスに印加され得る。各場合について、集積回路のデータ入力およびデータ出力にさらなるプリチャージユニットを提供することが考えられ、このプリチャージユニットは、データパスのそれぞれのノードにプリチャージ信号を提供する。
【００４７】
さらなる好ましい改良点において、データパスに接続された保持回路が提供され、これは、マルチプレクサのデータ出力に存在するデュアルレール信号の場合、それぞれの信号値を供給電位端子または基準電位端子に接続する。保持回路は、デュアルレール信号のうちの１つの信号が低電位にされるとすぐにそれぞれの相補的ノードが高電位に保持されることを保証する。保持回路は、この場合、自己制御（ｓｅｌｆ−ｒｅｇｕｌａｔｉｎｇ）する。
【００４８】
好ましくは、保持回路は、プリチャージユニットに接続される。保持回路が集積回路のデータ出力に配置されることがさらに好ましい。ある改良点において、保持回路は、２つの交差接続したトランジスタを有し、かつ、回路のデータ出力と、供給電位端子または基準電位端子との間に接続される。
【００４９】
さらなる改良点において、マルチプレクサおよびプリチャージユニットに接続された駆動回路が提供される、この駆動回路は、マルチプレクサの制御信号とプリチャージユニットの制御信号との時間的同期を実行する。このドライブ回路を動作させる方法は、以下においてより詳細に説明される集積回路を動作させる方法から明らかになる。
【００５０】
本発明の考え方によると、プリチャージ信号は、コンピュータ計算するステップを実行する前、特に、シフト動作の前に、マルチプレクサカスケードのデータパスにおけるデータ入力およびデータ出力に印加される。
【００５１】
プリチャージ信号を印加するために、第１の位相において、カスケードのすべてのマルチプレクサに制御信号が印加され、これにより、それぞれのマルチプレクサのデータ入力とデータ出力との間には導通する接続が存在せず、かつ、プリチャージユニットに制御信号が印加され、これにより、プリチャージユニットに接続されたデータパスの部分がプリチャージ状態にされる。この手順は、まず、プリチャージユニットの活性化を表すに他ならない。
【００５２】
第２の位相において、マルチプレクサの少なくともいくつかに制御信号が印加され、これにより、データ出力へのデータ入力の導通する接続がこれらのマルチプレクサの場合に生成され、その結果、データパスのさらなる選択がプリチャージ状態にされる。この場合、カスケードのすべてのマルチプレクサに制御信号を印加することが可能であり、これにより、それぞれのデータ入力がデータ出力に接続される。しかしながら、いくつかのマルチプレクサが、好ましくは、隣接して配置されたマルチプレクサが上述の意味合いで駆動されることも考えられる。
【００５３】
第３の位相において、カスケードのすべてのマルチプレクサに制御信号が印加され、これにより、それぞれのマルチプレクサのデータ入力とデータ出力との間に導通する接続がもはや存在せず、プリチャージユニットを不活性化する制御信号がプリチャージユニットに印加される。従って、それぞれのデータ線に存在するプリチャージ状態は、容量的にのみ保持される。
【００５４】
プリチャージ位相が終了した後、コンピュータ計算するステップを実行するために、第３の位相において、コンピュータ計算するために必要とされる制御信号が、カスケードの第１のマルチプレクサに印加される。
【００５５】
さらに、コンピュータ計算のステップを実行するために、第４の位相において、コンピュータ計算動作のために必要とされる制御信号が、カスケードのさらなるマルチプレクサに印加される。
【００５６】
コンピュータ計算動作が完了した後、プリチャージ信号が、次のコンピュータ計算動作が実行される前に、上述の手順に従って再びデータパスに印加される。従って、集積回路を動作させる本発明による方法は、電荷中性動作を可能にし、その結果、電力差分解析によりデータを密かに見つけ出すか、コンピュータ計算動作をすることがもはや不可能になる。後述されるように、この位相シーケンスは、データパスに電荷中性を提供するだけでなく、制御信号シーケンスに対応する電荷積分が不変であることも意味する。
【００５７】
３つの信号を有する信号バーストが、マルチプレクサを駆動するために提供される。シフト動作が、左へ、右へ、またはゼロだけ実行されるかが、信号バーストのどの信号がアクティブであるかに応じて決定される。カスケードの第１のマルチプレクサのデータ入力を用いる場合、信号バースト内の３つのそれぞれの信号のうち、正確に１つが供給電位から基準電位へと放電され、正確に１つが基準電位から供給電位へと充電され、残りのマルチプレクサの残りのすべての駆動信号のうち正確に１つが第１の位相の開始とともに放電され、正確に１つが第２および第３の位相の開始とともに再び充電および放電され、最後に、正確に１つが第４の位相において充電される。これにより、信号バーストに対応するそれぞれ３つのノードが同じ電気容量を有することが保証されるように注意が払われた場合、制御信号の電荷積分が不変になる。
【００５８】
本発明のさらなる特徴、利点、および実用性は、以下の図から明らになる。
【発明の効果】
【００５９】
本発明により、データを密かに見つけ出すことがより困難なシフタを提供することができる。さらに、電力差分解析を失敗させるために、一定の電荷積分を有するこの集積回路を動作させることができる。
【発明を実施するための最良の形態】
【００６０】
特に明示されない限り、すべての図において、同じ機能に同じ参照符号が提供される。
【００６１】
本発明は、以下において、バイナリデータワードのプログラム可能なシフトの整数の値の範囲を有する対数シフタに基づいて記載される。この場合、プログラム可能なｎの値の範囲∈［−７、７］を用いてすでに説明された例にさかのぼる。これは、対数シフタの入力のデータワード（十分な幅を想定）が、７ビット位置まで右または左にシフトされ得る。
【００６２】
図１は、データパス（「ビットスライス」とも呼ばれる）の１つのビットの３段マルチプレクサカスケードを示す。各マルチプレクサは、３つのデータ入力、データ出力、および３つの制御入力を有する。各データ入力および各データ出力は、デュアルレール信号を印加するための２つの端子を有する。データ入力は、（ａｒ、ａｒｑ）、（ａ０、ａ０ｑ）および（ａｌ、ａ０ｑ）と一致させて示される。データ出力は、（ｚ、ｚｑ）で示され、制御入力に記号（ｓｒ、ｓ０、ｓｌ）が提供される。
【００６３】
信号（ａ、ａｑ）、（ａｌ、ａｌｑ）、（ａｒ、ａｒｑ）、（ａｊｒ、ａｊｒｑ）、および（ａｊｌ、ａｊｌｑ）（ただし、ｊ＝１、２）は、マルチプレクサＭｕｘ４、Ｍｕｘ１、Ｍｕｘ２のデータ入力の各々に印加される。
【００６４】
カスケードの第１の段は、マルチプレクサＭｕｘ４によって形成され、そのデータ出力（ｚ、ｚｑ）は、下流に接続されたマルチプレクサＭｕｘ１のデータ入力（ａ０、ａ０ｑ）に接続される。マルチプレクサＭｕｘ２は、次に、マルチプレクサＭｕｘ１の下流に接続される。マルチプレクサＭｕｘ２のデータ入力（ａ０、ａ０ｑ）は、これに対応して、マルチプレクサＭｕｘ１のデータ出力（ｚ、ｚｑ）に接続される。マルチプレクサＭｕｘ４のデータ入力は、集積回路のデータ入力を形成する。マルチプレクサＭｕｘ２のデータ出力（ｚ、ｚｑ）は、集積回路のデータ出力を形成する。
【００６５】
３つの制御信号ｓｈｊ＜２：０＞（ただし、ｊ＝１、２、４）は、マルチプレクサＭｕｘ１、Ｍｕｘ２、Ｍｕｘ４の各制御入力に印加され得、これにより、どのデータ入力がデータ出力に接続されるかを決定する。この場合、位置マーカｊは、それぞれのマルチプレクサＭｕｘ１、Ｍｕｘ２またはＭｕｘ４を表す。アクティブ制御信号ｓｈｊ＜０＞が制御入力ｓｒに印加された場合、データ入力（ａｒ、ａｒｑ）は、データ出力（ｚ、ｚｑ）に接続される。これに対応して、アクティブ制御信号ｓｈｊ＜ｌ＞が制御入力ｓ０またはｓ１にそれぞれ印加された場合、データ入力（ａ０、ａ０ｑ）または（ａｌ、ａｌｑ）は、データ出力（ｚ、ｚｑ）に接続される。
【００６６】
カスケードの第１の段、すなわちマルチプレクサＭｕｘ４において、データ入力に存在するビットは、位置が＋４、０または−４だけシフトされ、下流に接続された第２の段（マルチプレクサＭｕｘ１）において、データ入力に存在するビットは、位置が＋１、０または−１シフトされ、次の第３の段（マルチプレクサＭｕｘ２）において、データ入力に存在するビットは、位置が＋２、０または−２シフトされる。これらのシフトは、３つの代表的な制御信号ｓｈｊ＜２：０＞（ｊ＝４、１、２）のうちのどれが活性化されるかに依存する。
【００６７】
プリチャージユニットＶＥおよび保持回路ＨＳは、さらに、図１における集積回路のデータ出力に接続される。
【００６８】
プリチャージユニットＶＥは、２つのｐ型チャネルトランジスタを備え、これらのトランジスタの制御端子は互いに接続され、これらの制御端子に信号ＰｒＳｈＱを印加することが可能である。トランジスタＴｒ１のメイントランジスタは、集積回路の供給電位端子ＶＰとデータ出力ｚとの間に接続される。他のトランジスタＴｒ２のメイン端子は、集積回路の供給電位端子ＶＰとデータ出力ｚｑとの間に接続される。集積回路のデータ出力には、プリチャージユニットＶＥによってプリチャージ信号（１、１）が提供され得る。
【００６９】
同様にｐ導電型である２つのトランジスタＴｒ３、Ｔｒ４を有する保持回路ＨＳは、有効なデュアルレール信号（０、１）または（１、０）の場合、それぞれのデータ出力（ｚ、ｚｑ）を対応する電位ＶＰに接続し、かつ、これらを保持するために利用される。
【００７０】
プリチャージユニットＶＥおよび保持回路ＨＳのトランジスタが、ｎ導電型トランジスタで形成された場合、プリチャージユニットＶＥおよび保持回路ＨＳは、さらに、基準電位端子ＢＰに接続され得る。対応する必要な回路変更は、当業者に明らかであり、これ以上詳細に説明されない。
【００７１】
図１に示される対数シフタは例示にすぎないことに再び触れておく。カスケードは、これよりも多いか少ない数のマルチプレクサを有し得る。同様に、ビットは、カスケードの第１の段において１つの位置だけ、例えば、第２の段において２つの位置だけ、第３の段において４つの位置だけシフトされ得るにすぎない。構成は、当業者により任意に構成される。
【００７２】
図２は、マルチプレクサＭｕｘ１、Ｍｕｘ２、Ｍｕｘ４の可能な実現を示す。各マルチプレクサは、６つのトランジスタＮ０、Ｎ１、Ｎ２、Ｎ４、Ｎ５、Ｎ６から形成される。これらのトランジスタの負荷パスは、それぞれ、データ入力（ａｒ、ａｒ）、（ａ０、ａ０ｑ）、（ａｌ、ａｌｑ）とデータ出力（ｚ、ｚｑ）との間にそれぞれ接続される。上述の入力の１つに接続されたそれぞれ２つのトランジスタの制御端子は、制御入力（ｓ１、ｓ０、ｓｒ）に接続される。示される相互接続は、さらに、パストランジスタ回路の名称でも知られる。
【００７３】
図２に示される回路構成から、制御入力（ｓ１、ｓ０、ｓｒ）の１つの最大値のみが、特定の時点でいつもアクティブになることが許されるが、他の２つの制御入力は、不活性でなければならず、これにより、これらに割り当てられた対応するトランジスタがオフにされることが直接明らかになる。そうでなければ回路の正確な機能が危うくなる。
【００７４】
図１において、第１の段、マルチプレクサＭｕｘ４は、データ入力（ａｒ、ａｒｑ）、（ａ、ａｑ）および（ａｌ、ａｌｑ）に接続され、ここで、（ａ、ａｑ）は、シフタのすぐ上流側のデータパス内の考察中のスライスに対応するビットを示す。同様に、（ａｒ、ａｒｑ）および（ａｌ、ａ１ｑ）は、考察中のビットスライスよりも４ビット位置高い、および低いマルチプレクサのすぐ上流側のデータパス内のビットを示す。
【００７５】
制御信号ｓ４＜２：０＞＝０１０：０ビット位置シフトする。（ａ、ａｑ）は、トランジスタＮ１、Ｎ５（図２）を介してマルチプレクサＭｕｘ４のデータ出力（ｚ、ｚｑ）と導通するように接続される。
【００７６】
制御信号Ｓ４＜２：０＞＝００１：−４ビット位置シフトする。（ａｌ、ａｒｑ）は、トランジスタＮ０、Ｎ４（図２）を介してマルチプレクサＭｕｘ４のデータ出力（ｚ、ｚｑ）と導通するように接続される。
【００７７】
制御信号Ｓ４＜２：０＞＝１００：＋４ビット位置シフトする。（ａｌ、ａｌｑ）は、トランジスタＮ２、Ｎ６（図２）を介してマルチプレクサＭｕｘ４のデータ出力（ｚ、ｚｑ）と導通するように接続される。
【００７８】
同様に、マルチプレクサＭｕｘ１およびＭｕｘ２にも同じことが当てはまり、この場合、マルチプレクサの直前のデータパスにおける、当該のビットスライスよりもｊビット位置高いか、または低いビットは、（ａｒｊ、ａｊｒｑ）および（ａｊ１、ａｊｌｑ）（ただし、ｊ＝１、２）と示される。
【００７９】
図３は、図１からの対数シフタのデータ入力および制御信号の本発明による時間シーケンスを示す。図４から図１１は、制御信号ｓｈｊ＜２：０＞およびＰｒＳｈＱを必要かつ有利な時間的挙動で生成する回路によって満たされるべき原理を説明する。
【００８０】
図３に示され得るように、対数シフタの各動作サイクルは、４つの連続的位相Ｔ１、Ｔ２、Ｔ３およびＴ４を含み、図３において＜Ｔ１、Ｔ２、Ｔ３、Ｔ４＞で示される。
【００８１】
第１の位相Ｔ１の開始とともに、マルチプレクサＭｕｘ１、Ｍｕｘ２、Ｍｕｘ４に存在するすべての制御信号ｓｈｊ＜２：０＞（ただし、ｊ＝１、２、４）は不活性となり、これは、ｓｈｊ＜２：０＞＝０００を意味する。従って、カスケードのマルチプレクサＭｕｘ１、Ｍｕｘ２、Ｍｕｘ４の各々のすべてのトランジスタＮ０．．．Ｎ６（図２）は、オフにされる。さらに、位相Ｔ１の間、集積回路のデータ出力におけるプリチャージユニットＶＥの制御信号ＰｒＳｈＱはアクティブになり、すなわち、ＰｒＳｈＱ＝０である。従って、集積回路のデータ出力（ｚ、ｚｑ）は、基準電位ＶＤＤにプリチャージされ、換言すると、プリチャージ信号（１、１）がこれに印加される。
【００８２】
第２の位相Ｔ２の開始とともに、マルチプレクサＭｕｘ１、Ｍｕｘ２の制御信号は、ｓｈｊ＜２：０＞、ｊ＝０１０、ｊ＝１、２とプログラムされる。従って、データ入力（ａ、ａｑ）、（ａｒ、ａｒｑ）および（ａ１、ａ１ｑ）に接続された、カスケードの第１の段を形成するマルチプレクサは、オフされた状態にとどまる一方で、すべての残りのマルチプレクサは、「ゼロシフトする」にプログラムされる。従って、マルチプレクサカスケード内に位置するすべてのノード（これは、下流に接続されたマルチプレクサのデータ入力へのマルチプレクサのデータ出力の接続によって形成される（ここで、これは（ｚ４、ｚ４Ｑ）および（ｚ１、ｚ１ｑ））は、集積回路のデータ出力によってプリチャージされ得る。カスケードの出力におけるプリチャージユニットＶＥは、ＰｒＳｈＱ＝０でアクティブの状態にとどまる。達成された電位は、ＶＤＤ−Ｖｔｈであり、ここで、Ｖｔｈは、マルチプレクサＭｕｘ１、Ｍｕｘ２におけるｎ型チャネルトランジスタの閾値電圧である。
【００８３】
第３の位相Ｔ３の開始とともに、最初に、マルチプレクサＭｕｘ１、Ｍｕｘ２、Ｍｕｘ４のすべての制御信号ｓｈｊ＜２：０＞、ｊ＝４、２、１が不活性、すなわち、ｓｈｊ＜２：０＞、ｊ＝０００になる。従って、マルチプレクサＭｕｘ１、Ｍｕｘ２、Ｍｕｘ４の各々のすべてのトランジスタＮ０．．．Ｎ６はオフにされる。さらに、Ｔ３の間、対数シフタの出力のプリチャージユニットＶＥの制御信号ＰｒＳｈＱが不活性になり、すなわち、ＰｒＳｈＱ＝１である。従って、データ出力（ｚ、ｚｑ）は、基準電位ＶＤＤから絶縁される。
【００８４】
これに続いて、実際のシフト動作が開始される。この目的で、最初に、データ入力（ａｒ、ａｒｑ）、（ａ、ａｑ）および（ａｌ、ａｌｑ）に接続されたマルチプレクサＭｕｘ４の制御信号ｓ４＜２：０＞は、所望の値に切替えられる。例えば、図３に示された第１の動作サイクルの場合、ｓ４＜２：０＞＝０１０、すなわち、マルチプレクサＭｕｘ４「ゼロシフトする」である一方で、第２の動作サイクルにおいて、ｓ４＜２：０＞＝００１で、４位置右へ、および第３の動作サイクルにおいて、ｓ４＜２：０＞＝１００で、４位置左へシフトされる。
【００８５】
最後に、位相Ｔ４の開始とともに、さらに、カスケードのすべての他のマルチプレクサＭｕｘ１、Ｍｕｘ２が、適切な制御信号ｓｋ＜２：０＞（ただし、ｋ＝１、２）を用いて所望の値に切替えられる。
【００８６】
従って、ゼロのシフトは、図３に示される第１の動作サイクルにおいて行われ、合計７ビット位置右へのシフトは、第２の動作サイクルにおいて行われ、７ビット位置左へのシフトは、第３の動作サイクルにおいて行われる。
【００８７】
この上述の＜Ｔ１、Ｔ２、Ｔ３、Ｔ４＞の位相シーケンスは、ここで、対数シフタのデュアルレールデータパスにおける中性を変更するために提供されるのみでなく、制御信号シーケンスに対応する電荷積分が不変であることを意味する。なぜなら、信号バーストｓｈｊ＜２：０＞内の３つのそれぞれの信号のうち、データ入力（ａｒ、ａｒｑ）、（ａ、ａｑ）および（ａ１、ａ１ｑ）と接続されたマルチプレクサＭｕｘ４の場合、制御信号ｓ４＜２：０＞の正確に１つが供給電位ＶＤＤから基準電位ＶＳＳへ放電され、正確に１つ（同一または別の）が基準電位ＶＳＳから供給電位ＶＤＤに充電されるからである。すべての残りの制御信号ｓｈｊ＜２：０＞（ただし、ｊ＝１、２）のうち、位相Ｔ１の開始とともに、正確に１つ、すなわち、サイクルにおける位相Ｔ４にて予め充電されたものが放電される。位相Ｔ２およびＴ３の開始とともに、ｓｈｊ＜１＞を常に充電し、再び放電し、最後に、制御信号の正確に１つが位相Ｔ４にて充電される。制御信号の電荷積分の不変性が、この直後に続く。しかしながら、信号ｓｈｊ＜２：０＞に対応するそれぞれ３つのノードが、同じ電気容量を有することに留意されたい。
【００８８】
上述の例示的実施形態において、カスケードの第１の段を形成するマルチプレクサＭｕｘ４のトランジスタＮ０．．．Ｎ６は、位相Ｔ１からＴ３の範囲内のある点までの間はオフにされ、すなわち、そのトランジスタのデータ入力は、残りのデータパスから電気的に絶縁される。これらのデータ入力は、対数シフタの外側のプリチャージユニット（図１に図示されず）によってプリチャージ信号でプリチャージされ得る。従って、これは、図１に示されるプリチャージユニットＶＥによって、すべての残りのノードのプリチャージと関係なく行われる。さらに、プリチャージ動作が、時間的に、集積回路のデータ出力の前に（例えば、位相Ｔ２において）終了したと仮定した場合、この構成は、残りのマルチプレクサＭｕｘ１、Ｍｕｘ２のプリチャージ動作とかち合うことなく、マルチプレクサＭｕｘ４のデータ入力が、すでに１つの新しい、有効なデュアルレール信号をとることを可能にする。これは、集積回路の素子を適切に駆動する駆動回路ＡＳの制御ロジックとの独立性を可能にする。
【００８９】
対数シフタの制御信号のこの可能な時間的シーケンスと比較して、以下におけるさらなる代替案も考えられる。
【００９０】
マルチプレクサカスケードの第１の段のデータ入力は、さらに、データ出力におけるプリチャージユニットによってプリチャージされ、すなわち、第１の段を表すマルチプレクサの制御信号が、すべての他の時間的挙動と同じものを有する。これは、すべてのｓｈｊ＜２：０＞が、同じ時間的挙動を有することを意味する。第１のマルチプレクサ（図１におけるＭｕｘ４）のデータ入力への印加は、短絡電流を避けるために、データパスのプリチャージ動作が終了した場合にのみ切替えられることが可能である。
【００９１】
これは、マルチプレクサカスケードの内部ノードが集積回路のデータ出力から、および、データ入力からプリチャージされるさらなる変形にも当てはまる。
【００９２】
集積回路のカスケードの内部ノード、および、データ出力は、集積回路のデータ入力からプリチャージされることも考えられる。
【００９３】
マルチプレクサカスケードの内部および外部ノードのプリチャージは、さらに、内部ノードの少なくとも１つ、すなわち、２つのマルチプレクサ間に配置されたプリチャージユニットの１つによってサポートされ得る。
【００９４】
図４〜図１１は、プリチャージユニットＶＥの制御信号ｓｈｊ＜２：０＞および駆動信号ＰｒＳｈＱの回路実施例および信号プロファイルを示す。図４および図６は、制御情報の変換および入力側のクロッキングインのための回路を示し、図５、図７、および図８は、それぞれの関連した信号の時間的挙動を示す。最後に、図９〜図１１は、図６に示された回路ブロックの部分を示す。
【００９５】
上述の例に関する以下の表は、入力側の制御情報ｓｈ＿ｐｏｓ＜２：０＞と、ｓｈ＿ｄｉｒと、ｓｈ４＜２：０＞と、ここから生成され得るｓｈ２＜２：０＞、ｓｈ１＜２：０＞との間の論理的関係を規定する。
【００９６】
【表１】
2004355631.tif 000003
信号ｓｈ＿ｐｏｓ＜２：０＞は、シフトされるビット位置の数のバイナリ符号化された絶対値を示す。信号ｓｈ＿ｄｉｒは、シフトされる方向を示す。例えば、ｓｈ＿ｐｏｓ＜２：０＞＝１０１およびｓｈ＿ｄｉｒ＝１については、組み合わせｓ４＜２：０＞＝００１、ｓ２＜２：０＞＝０１０、ｓ１＜２：０＞＝００１になる。これは、５ビット位置右へシフトされることを意味する。この論理関係は、破線で輪郭が描かれた回路ＤＳ１（デコードｓｈ４）およびＤＳ２（デコードｓｈ２１）を復号化することによって実現される。
【００９７】
制御信号ｓｈｊ＜２：０＞の本発明の特定の時間的挙動は、
ＲＳフリップフロップＲＳＦ１（ＲＳ−Ｓｈ４ＥｎＮ）、ＲＳＦ２（ＲＳ−ＰｒＳｈ２１Ｑ）およびＲＳＦ３（ＲＳ−ＰｒＳｈＱ）によって生成されたマスキング信号と、
信号ＰｒＳｈＱからＲＳフリップフロップＲＳＦ１およびＲＳＦ２へのフィードバック、信号ｓ４＜２：０＞の復号回路ＤＳ２へのフィードバック、および信号ｓｈ２＜１＞、ｓｈ１＜１＞のＲＳフリップフロップＲＳＦ３へのフィードバック（これらの関係は、図５における「因果性矢印（ｃａｕｓａｌｉｔｙ  ａｒｒｏｗｓ）」によって示される）と、
デュアルレールデコーダ入力（ｓｈ＿ｄｉｒ、ｓｈ＿ｄｉｒ＿ｑ）、（ｓｈ−ｄｉｒ＿ｎ、ｓｈ＿ｄｉｒ＿ｑｎ）および（ｓｈ＿ｐｏｓ＜２：０＞、ｓｈ＿ｐｏｓ＜２：０＞）ならびに信号ＳｈｆｔＥｎ（シフトイネーブル）の時間的挙動（図５に示される）と
によって達成され、この時間的挙動の立ち上がりエッジは、位相Ｔ２から位相Ｔ３への遷移を示す。なぜなら、このエッジは、データパスのプリチャージを終了し、従って、位相Ｔ３および位相Ｔ４における実際のシフト動作を引き起こすからである。しかしながら、最初に、信号ｓｈ２＜１＞およびｓｈ１＜１＞は、スイッチオフされ、ここから、信号ＰｒＳｈＱの立ち上がりエッジが導出される。
【００９８】
図６は、マスターラッチＭＬおよびスレーブラッチＳＬ（図１０）における主要制御情報ｓｈ＿ｐｏｓ＿ｉ＜２：０＞およびｓｈ＿ｄｉｒ＿ｉのクロックインに加えて、主要シングルレールのデュアルレール信号（図１１）への遷移をさらに示し、かつ、上述の信号ＳｈｆｔＥｎの生成もまた示す。これの意味、および制御信号ｓｈｊ＜２：０＞の時間的挙動へのその効果は、図４の説明においてすでに示された。
【００９９】
信号ＳｈｆｔＥｎの生成は、ここで、図６〜図８を参照して以下に示される。
【０１００】
ＳｈｆｔＥｎは、図６からのＲＳフリップフロップＲＳＦ４（ＲＳ−ＳｈｆｔＥｎ）のデータ出力において存在し、そのセット入力ＳｈＥｎＳｑにおける低レベル（基準電位ＶＳＳ）によってセットされる。ＳｈｆｔＥｎは、その後、供給電位ＶＤＤに位置し、すなわちＳｈｆｔＥｎの立ち上がりエッジが、ＳｈＥｎＳｑの立下りエッジから導出される。ＳｈＥｎＳｑが不活性であると仮定して、ＳｈｆｔＥｎの低レベルへのリセットは、リセット入力ＳｈＥｎＲｑにおける低レベルから導き出される。これは、以下に明確になるように、常に保証される。ＳｈｆｔＥｎにおける低レベルにより、デュアルレールデコーダ入力（Ｓｈ＿ｄｉｒ、ｓｈ＿ｄｉｒ＿ｑ）、（ｓｈ＿ｄｉｒ＿ｑｎ、ｓｈ＿ｄｉｒ＿ｒ）および（ｓｈ＿ｐｏｓ＜２：０＞、ｓｈ＿ｐｏｓ＜２：０＞のプリチャージが行われ、これは、それ自体、位相Ｔ１を開始させ、すなわち、対数シフタのすべての制御信号ｓｈｊ＜２：０＞（ｊ＝４、２、１）が不活性になり、ｓｈｊ＜２：０＞＝０００である。従って、マルチプレクサＭｕｘ１、Ｍｕｘ２、Ｍｕｘ４を有するマルチプレクサカスケードのすべてのトランジスタＮ０．．．Ｎ６がオフにされる。
【０１０１】
図８から見出され得るように、ＳｈＥｎＲｑは、図６における破線によって輪郭が描かれる回路ＰｌｓＧｅｎによって外部から供給されたシステムクロックｃｌｋの立ち上がりエッジから導出された瞬間のパルスである。システムリセットｒｓｔが低レベルの場合、ＳｈｆｔＥｎは、ｃｌｋとは関係なく低レベルに引張られる。概して、アクティブシステムリセットの場合、対数シフタは、プリチャージされた状態であるか、または、この状態にされる（さらに、図４における回路のシステムリセット挙動も参照）といえる。
【０１０２】
ＳｈＥｎＳｑの立下りエッジ（および、結果として生じたＳｈｆｔＥｎの立ちあがりエッジ）が、２つの異なった方法で取得され得る。
【０１０３】
まず、ＳｈＥｎＳｑは、クロック信号ｃｌｋと等しくされ得る。これは、ｃｌｋが高レベルにある間、位相Ｔ１とＴ２とがある期間に一致することを意味する。同様に、クロック信号ｃｌｋが低レベルにある間、位相Ｔ３とＴ４とがある期間と一致する。この手順の利点は、その単純さである。不利な点は、位相Ｔ４の間の実際のシフト動作のために、期間ＴＣＬよりもわずかな時間しか利用可能でないということ、かつ、この位相Ｔ４の持続時間は、外部から供給されたシステムクロックに依存し、従って、対数シフタ内の条件に最適に適合され得ないということである。
【０１０４】
このことは、データパスのプリチャージ位相が終了する条件からＳｈＥｎＳｑが導出された場合に可能である。これは、位相Ｔ１およびＴ２において、対数シフタのデータ入力（ａ、ａｑ）およびそのデータ出力（ｚ、ｚｑ）の両方が高電位レベルにプリチャージされたか、または、されていることを意味する。例えば、ＳｈＥｎＳｑは、トリプルＮＡＮＤゲートにより形成され得、その第１の入力は、データ入力（ａ、ａｑ）の最低速のプリチャージ動作が、Ｔ１またはＴ２において終了し、そのさらなる入力は、データパスにおけるデータ出力（ｚ、ｚｑ）の最低速であることを示す。さらに、これらと直列に接続されたインバータチェーンまたは、ＳｈＥｎＳｑを遅延させるための別の手段を用いて、（ｚ、ｚｑ）に対して、後から行われるカスケードのマルチプレクサ回路間に位置するノードのプリチャージが対応した態様で考慮に入れられることが保証され得る。
【０１０５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【０１０６】
【図１】図１は、３つのマルチプレクサを備えるカスケードを有する本発明による対数シフタの基本回路図を示す。
【図２】図２は、図１に示されるマルチプレクサの回路構成を示す。
【図３】図３は、図１からの回路のデータ信号および駆動信号の時間的挙動を示す。
【図４】図４は、マルチプレクサカスケードおよびプリチャージユニットの駆動信号を生成する回路の実現の例を示す。
【図５】図５は、図４からの関連する信号の時間的挙動を示す。
【図６】図６は、図１からの本発明による対数シフタの制御信号を生成する駆動回路のさらなる部分的領域を示す。
【図７】図７は、図６からの回路構成の関連する信号の時間的挙動を示す。
【図８】図８は、図６からの回路構成の関連する信号の時間的挙動を示す。
【図９】図９は、図６からのパルス発生器の可能な回路実現を示す。
【図１０】図１０は、図６からのマスターラッチの可能な回路実現を示す。
【図１１】図１１は、図６からの変換回路の可能な回路実現を示す。
【符号の説明】
【０１０７】
Ｍｕｘ１、Ｍｕｘ２、Ｍｕｘ４            マルチプレクサ
（ａ、ａｑ）                            データ入力または信号
（ａｒ、ａｒｑ）                        データ入力または信号
（ａｌ、ａｌｑ）                        データ入力または信号
（ａｊ、ａｊｑ）、ｊ＝１、２、４        データ入力または信号
（ａｊｒ、ａｊｒｑ）、ｊ＝１、２、４    データ入力または信号
（ａｊ１、ａｊｌｑ）、ｊ＝１、２、４    データ入力または信号
（ｚ、ｚｑ）                            データ出力または信号
ｓｌ、ｓ０、ｓｒ                        制御入力
Ｓｈｊ＜２：０＞ただし、ｊ＝１、２、４  制御信号
ＶＥ                                    プリチャージユニット
ＰｒＳｈＱ                              制御信号
ＨＳ                                    保持回路
Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４          トランジスタ
Ｎ０、Ｎ１、Ｎ２                        トランジスタ
Ｎ４、Ｎ５、Ｎ６                        トランジスタ
ＶＰ                                    供給電位端子
ＢＰ                                    基準電位端子
Ｔ１、Ｔ２、Ｔ３、Ｔ４                  時間位相
ＤＳ１（デコード−ｓｈ４）              復号回路
ＤＳ２（デコード−ｓｈ２１）            復号回路
ＲＳＦ１（ＲＳ−Ｓｈ４ＥｎＮ）          ＲＳ  フリップフロップ
ＲＳＦ２（ＲＳ−ＰｒＳｈ２１Ｑ）        ＲＳ  フリップフロップ
ＲＳＦ３（ＲＳ−ＰｒＳｈＱ）            ＲＳ  フリップフロップ
ＲＳＦ４（ＲＳ−ＳｈｆｔＥｎ）          ＲＳ  フリップフロップ
ＭＬ                                    マスターラッチ
ＳＬ                                    スレーブラッチ
ＳＴ                                    信号変換
ＳｈｆｔＥｎ                            信号
ＳｈＥｎＳｑ                            セット入力
ＳｈＥｎＳｑ                            リセット入力
（ｓｈ＿ｄｉｒ、ｓｈ＿ｄｉｒ＿ｑ）      デュアルレールデコーダ入力
（ｓｈ＿ｐｏｓ＜２：０＞、ｓｈ＿ｐｏｓ＜２：０＞  デュアルレールデコーダ入力
（ｓｈ＿ｄｉｒ＿ｑｎ、ｓｈ＿ｄｉｒ＿ｎ）            デュアルレールデコーダ入力
ＰＧ                                    パルス生成用回路
Ｃｌｋ                                  クロック信号
Ｒｓｔ                                  リセット信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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