(57)【要約】【課題】表示装置において、最適なエッチング時間による加工を行うことにより、仕上がり寸法のばらつきの少ない良質な表示装置を得ることが可能である。【解決手段】基板５表面上に表示装置のパターンを形成するために、複数のレジスト膜厚を設ける写真製版工程において、表示領域以外の領域１３に、前記複数のレジスト膜厚のうち、最も厚いレジスト以外の厚さを有するレジスト層２をパターン形成する工程を含むことを特徴とする表示装置の製造方法。レジストパターン形成に引き続いて行われるエッチング時の発光信号強度を高くすることが可能となり、的確な終点判断により基板ごとに最適なエッチング時間による加工を行うことができるため、仕上がり寸法のばらつきの少ない良質な表示装置を得ることが可能である。【選択図】        図１
2004311520.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、チャネルを有する能動素子のパターンを形成するために、複数の膜厚を備えるレジスト膜をパターニングするための工程において、表示領域以外の一部領域であって、前記表示領域と回路的に接続される素子が形成されない領域に、前記複数のレジスト膜厚のうち最も厚い膜厚以外の厚さを有するレジスト膜をパターン形成する工程を含むことを特徴とする表示装置の製造方法。
【請求項２】
前記一部領域が、パネル形成領域内または基板周辺部であることを特徴とする請求項１記載の表示装置の製造方法。
【請求項３】
前記複数の膜厚は２種類からなり、薄い方のレジスト膜厚を有する領域の総面積が、基板全体の面積の２．５％以上５０％以下であることを特徴とする請求項１または２記載の表示装置の製造方法。
【請求項４】
前記複数の膜厚は２種類からなり、薄い方のレジスト膜厚を有する領域の総面積が、基板全体の面積の５％以上１０％以下であることを特徴とする請求項１または２記載の表示装置の製造方法。
【請求項５】
基板上に、絶縁層、半導体層、不純物を添加した半導体層、導電層の順に成膜する工程と、
前記導電層上に写真製版処理を行い、チャネル上でソース電極とドレイン電極とが分離されかつ対向する領域と、表示領域以外の一部領域であって前記表示領域と回路的に接続される素子が形成されない領域とにレジスト膜厚を薄くパターニングし、前記ドレイン電極と前記ソース電極の領域にはレジスト膜厚を厚くパターニングした後に、露出している前記導電層を除去する工程と、
前記導電層を除去した後に露出する前記半導体層および前記不純物を添加した半導体層の除去とレジスト膜厚を薄くパターニングした領域のレジスト膜の除去とをドライエッチングで行う工程と、を含む表示装置の製造方法。
【請求項６】
前記一部領域が、パネル形成領域内または基板周辺部であることを特徴とする請求項５記載の表示装置の製造方法。
【請求項７】
前記レジスト膜厚を薄くパターニングした領域の面積が、基板全体の面積の２．５％以上５０％以下であることを特徴とする請求項５または６記載の表示装置の製造方法。
【請求項８】
前記レジスト膜厚を薄くパターニングした領域の面積が、基板全体の面積の５％以上１０％以下であることを特徴とする請求項５または６記載の表示装置の製造方法。
【請求項９】
基板上にチャネルを有する能動素子を形成するために、複数の膜厚を備えるレジスト膜をパターニングするための工程において、表示領域外の一部領域に、前記複数の膜厚のうち最も厚い厚さ以外の厚さを有するレジスト膜をパターン形成する工程を含み、前記最も厚い厚さ以外の厚さを有するレジスト膜をパターニングした領域の面積が、基板全体の面積の２．５％以上５０％以下であることを特徴とする表示装置の製造方法。
【請求項１０】
前記最も厚い厚さ以外の厚さを有するレジスト膜をパターニングした領域の面積が、基板全体の面積の５％以上１０％以下であることを特徴とする請求項９に記載の表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は表示装置の製造方法に関し、特に、複数の膜厚を有するレジスト膜形成工程を含む表示装置の製造方法に関する。本発明は、例えば、液晶表示素子に用いられる薄膜トランジスタ（以後、ＴＦＴと称する）を配したアクティブマトリクス基板の製造に好適である。
【０００２】
【従来の技術】
液晶表示装置の市場が成熟するのに伴い、低価格化の要求はますます高まっており、その方策の一つとして写真製版工程で使用するマスク枚数を削減することが行われている。その手法としては、膜厚を２種類以上設定したレジストパターンをアクティブマトリクス面内に形成する方法が知られている（例えば、特許文献１参照）。以下、その手法について、図１０Ａ〜１０Ｄを用いて簡単に説明する。まず、図１０Ａに示すように、基板１上の下層４と上層３との積層上に、写真製版により、レジスト膜２の膜厚が厚い部分（以下、領域Ｉ）と薄い部分（以下、領域ＩＩ）とが混在する第１のレジストパターンを形成する。ここで、第１のエッチングを行い、上層３の露出部をエッチングにより除去したのが図１０Ｂである。さらに、露出した下層４をエッチング除去する処理と領域ＩＩのレジスト膜２を完全に除去する処理とを行うと、図１０Ｃに示すように、領域ＩＩには新しく上層３が露出されるのと同時に、レジスト膜２のパターン形状も領域Ｉ＋領域ＩＩから、領域Ｉへと縮小することになる。
【０００３】
ここで、変化した後の第２のレジストパターン形状（すなわち領域Ｉ）を用いて、領域ＩＩで露出した上層３について選択的なエッチングを行った状況を図１０Ｄに示す。以上、図１０Ａ〜１０Ｄに示す処理により、写真製版回数は１回にもかかわらず、エッチング形状が異なる２種類のレジストパターン、すなわち、下層４のパターニングに関しては領域Ｉ＋領域ＩＩにレジストパターンが形成され、上層３のパターニングに関しては領域Ｉにレジストパターンが形成されたことになる。同様の原理で、レジスト膜の膜厚を３種類以上とすることも可能である。
上記のようなパターニング、エッチングを量産に適用した場合、第２のレジストパターン形状の寸法に厳しい再現性が要求されることがある。そのような場合、以下のような困難を伴う。通常、レジスト膜２のエッヂ断面は完全な垂直ではなく、エッチングの異方性も完全ではない。領域Ｉと領域ＩＩとの境界の現実的な断面を図１１Ａ〜１１Ｄに示す。図１１Ａは、下層４のエッチング前のレジスト膜２の断面形状を示している。図１１Ｂは下層４の露出部がエッチングされた後の断面図であり、特にエッチング時間が最適な場合のレジスト膜２の断面形状を示している。図１１Ｂにおいては、レジスト膜２の断面エッヂ部は、領域Ｉと領域ＩＩとの境界に一致している。
【０００４】
ここで、領域ＩＩのレジスト膜厚と、図１１Ａから図１１Ｂに相当するエッチング時のレジスト減少速度との再現性が低い場合、最適なエッチング時間の再現性も低くなるため、常に最適時間でエッチング処理できるとは限らないことになる。エッチング時間が長すぎたり、レジストエッチング速度が速すぎたりした場合の断面図を示したのが図１１Ｃである。図１１Ｃにおいて、レジストパターンのエッヂ部は、あらかじめ設定しておいた領域Ｉと領域ＩＩとの境界から大きくずれることになる。そのため、この状態で上層３のエッチングを行った場合、図１１Ｄに示すように、上層３のエッヂも領域Ｉと領域ＩＩとの境界からずれることになり、再現性よく同一寸法で仕上げることは非常に困難である。以上の困難性は、レジスト厚が３種類以上の場合において、少なくとも１層でも加工寸法に厳しい再現性が求められた場合も同様である。再現性を向上させ、各基板ごとに最適な時間でエッチングを行うには、領域ＩＩのレジスト膜２が消失して領域ＩＩの上層３が露出するタイミングを見極めることが重要であり、そのためには上層３が露出した時に発生するドライエッチング発光信号を検出するのがよい。
【０００５】
しかし、上記のような発光信号の検出を行う場合、以下の課題が存在する。基板面積に比して領域ＩＩの面積が著しく小さい写真製版を行った基板に対し、エッチングとともに領域ＩＩのレジスト膜２のみ消失するような処理を行った場合、エッチング中に領域ＩＩの上層３が露出する面積も自ずと小さいことになるため、上層３の露出に伴う発光強度の変化も少なく、検出に必要な程度の発光強度の変化が得られないという問題があった。
【０００６】
【特許文献１】
特開  ２０００−１１１９５８号公報
【０００７】
【発明が解決しようとする課題】
本発明は、上記のような問題点を解決するためになされたものであって、２種類以上のレジスト膜厚が混在する場合に、最も厚いレジスト膜厚以外のより薄い個所のレジストを除去する際に、再現性あるいは制御性の高い加工が可能なパターニング方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の態様にかかる表示装置の製造方法は、基板上に、チャネルを有する能動素子のパターンを形成するために、複数の膜厚を備えるレジスト膜をパターニングするための工程において、表示領域以外の一部領域であって、前記表示領域と回路的に接続される素子が形成されない領域に、前記複数のレジスト膜厚のうち、最も厚い膜厚以外の厚さを有するレジスト膜をパターン形成する工程を含むことを特徴とするものである。
【０００９】
上記表示装置の製造方法において、前記一部領域が、パネル形成領域内または基板周辺部であることができる。
【００１０】
上記表示装置の製造方法において、前記複数の膜厚は２種類からなり、薄い方のレジスト膜厚を有する領域の総面積が、基板全体の面積の２．５％以上５０％以下であることが好ましい。さらに好ましくは、薄い方のレジスト膜厚を有する領域の総面積が、基板全体の面積の５％以上１０％以下である。
【００１１】
本発明の第２の態様にかかる表示装置の製造方法は、基板上に、絶縁層、半導体層、不純物を添加した半導体層、導電層の順に成膜する工程と、前記導電層上に写真製版処理を行い、チャネル上でソース電極とドレイン電極とが分離されかつ対向する領域と、表示領域以外の一部領域であって前記表示領域と回路的に接続される素子が形成されない領域とにレジスト膜厚を薄くパターニングし、前記ドレイン電極と前記ソース電極の領域にはレジスト膜厚を厚くパターニングした後に、露出している前記導電層を除去する工程と、前記導電層を除去した後に露出する前記半導体層および前記不純物を添加した半導体層の除去とレジスト膜厚を薄くパターニングした領域のレジストの除去とをドライエッチングで行う工程と、を含むものである。
【００１２】
本発明の第３の態様にかかる表示装置の製造方法は、基板上にチャネルを有する能動素子を形成するために、複数の膜厚を備えるレジスト膜をパターニングするための工程において、表示領域外の一部領域に、前記複数の膜厚のうち最も厚い厚さ以外の厚さを有するレジスト膜をパターン形成する工程を含み、前記最も厚い厚さ以外の厚さを有するレジスト膜をパターニングした領域の面積が、基板全体の面積の２．５％以上５０％以下であることを特徴とするものである。
【００１３】
上記第３の態様にかかる表示装置の製造方法において、前記最も厚い厚さ以外の厚さを有するレジスト膜をパターニングした領域の面積が、基板全体の面積の５％以上１０％以下であることが好ましい。
【００１４】
【発明の実施の形態】
本発明における実施の形態について、図１〜９を用いて説明する。図１〜９は、本形態におけるアレイ基板製造工程の一部を示している。まず、図１に示す断面形状に至る過程について説明する。基板５上に、第１の導電層をＰＶＤ法（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜する。第１の導電層は、クロム、チタン、モリブデン等の高融点金属やアルミ合金膜、またはそれらの積層からなり、膜厚２００〜４００ｎｍ程度に成膜される。この導電膜をパターニングして、ゲート電極６、ゲート電極６と接続するゲート配線（図示せず）、ゲート端子部（図示せず）を形成する。パターニングは写真製版技術とエッチング技術により行う。エッチングは、エッチング液を用いるＷＥＴ法でも、ドライエッチングでもよい。次に、ゲート絶縁膜となる絶縁膜７の下層部分を基板５、ゲート電極６、ゲート配線、ゲート端子上に成膜する。続いて、絶縁膜７の上層部分、半導体膜８、不純物を添加した半導体膜９をＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）により成膜する。以上の３層成膜は連続的にかつ大気にさらすことなく行うのが望ましい。絶縁膜７は、ＳｉＮ、ＳｉＯ２等を用いるのがよいが、ゲート電極６の表面を酸化させた膜を用いても良い。半導体膜８は、非晶質シリコン膜を用いるが、多結晶シリコン膜でもよい。不純物を添加した半導体膜９の不純物はリン、ボロンがよい。
【００１５】
次に、第２導電層１０をＰＶＤ法により成膜する。なお、ここでは、絶縁膜７、半導体膜８、不純物を添加した半導体膜９の３層成膜と第２導電層１０の成膜を分けて記載したが、絶縁膜７、半導体膜８、不純物を添加した半導体膜９、第２の導電層１０の４層成膜を連続して、大気にさらすことなく行ってもよい。第２導電層１０は、クロム、モリブデン、チタンなどの高融点金属やその合金、アルミ合金膜、または、これらの積層からなり、典型的には、膜厚３００〜５００ｎｍ程度に成膜される。次に、レジスト塗布・露光・レジスト現像の各処理を含む写真製版工程により、レジスト膜２膜のパターニングを行う。写真製版工程は、様々な方法を適用することが可能であり、例えば、露光源として、その工程に応じて、可視光、紫外線あるいは電子線などを使用することができる。ソース配線、ソース端子、ソース電極１４、ドレイン電極１５が形成される領域には、引き続いて行うエッチングによっても完全に消失しない程度の厚さを有するレジスト膜２を形成する。一方、ゲート電極６上でソース電極１４とドレイン電極１５とが分離され、かつ対向するチャネル領域１１には、引き続いて行うエッチングにともなって完全に消失しうる程度の薄さを有するレジスト膜２を形成する。レジスト膜２の膜厚の具体的な値は、引き続いて行うエッチング条件にも依存するが、前者の厚い領域で１．５〜２．２μｍ、後者の薄い領域で０．４〜１．２μｍ程度である。
【００１６】
ここで、通常の場合は、表示領域以外の領域にレジスト膜を残す必要は無いが、本実施形態においては、あえてレジスト膜厚が薄い領域を表示領域以外の領域にも形成する。以上の工程を経ることによって、図１に示す構成を形成することができる。図１は、この時点でのＴＦＴと、表示領域以外の領域との断面図を示している。ここで、表示領域とは、複数の画素によって形成される領域であって、目視で見ることが可能な映像画面に相当する領域を指しており、表示領域の外側周辺の領域であって、表示領域と電気的に接続する配線や端子が形成される領域は含んでいない。一方、表示領域に加えて、表示領域の外側周辺にあって表示に寄与する配線や端子が形成される領域を含む領域は、パネル形成領域と呼ぶことにする。パネル形成領域の外周において基板から切り出すことによって、一つの液晶表示パネル用の一つのアレイ基板が得られる。表示領域以外の領域において膜厚が薄いレジスト膜が形成される領域を、表示領域以外の領域１３として図８に示す。図８は、表示領域以外の領域１３の一例として、表示領域１２、パネル形成領域１８とともに、基板１面内に配置されている例を示している。図８は１枚の基板１から複数のアレイ基板を形成する例を示している。この図８において、表示領域以外の領域１３はパネル形成領域１８から離れた個所に配置されているが、パネル形成領域１８内の領域であって、表示領域１２を除いた領域でもよい。ＴＦＴについては完成した時点での上面図を図９に示す。
【００１７】
図１に続いて、レジスト膜２を消失させないような条件で、最表面で露出している第２導電層１０をエッチング除去する。この時点で、第２導電層１０は、レジスト膜２で被覆されている箇所、すなわち、ソース電極１４、ドレイン電極１５、ソース配線、ソース端子、ゲート電極６上でソース電極１４とドレイン電極１５とが分離され、かつ対向するチャネル領域１１、および、表示領域以外の領域１３のみ残っている。この時点での断面図を図２に示す。なお、このエッチングは、ＷＥＴ法でも良いし、ドライエッチングでも良いが、ドライエッチングを適用する場合は、特にレジスト膜２が消失しないように留意することが重要である。
【００１８】
図２以後、ドライエッチング処理により、チャネル領域１１のレジスト膜厚が薄い領域のレジスト膜２を消失させることによる第２導電層１０の露出と、半導体膜８と不純物を添加した半導体膜９を除去することによるゲート絶縁膜７の露出とを行う。露出後の断面形状を図３に示す。図２から図３に変化する間に、レジスト膜厚が薄い領域のレジスト膜２が完全に消失するため、レジスト膜２の下地である第２導電層１０が露出するのにしたがって、発光を伴った反応が発生する。通常、チャネル領域１１上のレジスト膜厚が薄い領域が基板５に占める面積比率は１％以下であるため、発光信号の強度は検出するのに十分とはいえない。
また、膜厚が薄い領域のレジスト膜２が完全に消失する際のレジスト面積の縮小量も小さいため、レジストに起因する発光強度の変化量についても、検出するのに十分とはいえない。
【００１９】
本実施形態においては、図２に示すように、レジスト膜２の膜厚が薄い領域を表示領域１２の外の領域１３にも形成しているため、ドライエッチング中の第２導電層１０の露出面積が増大し、発光信号の強度も増大することになる。したがって、第２導電層１０が露出する時期を各基板ごとに正確に知ることができるので、エッチングを的確なタイミングで終了させることができる。具体的には、第２導電層１０としてＭｏもしくはＭｏ−Ｎｂ等の合金を使用し、エッチングガスとして酸素にＳＦ６またはＣＦ４を添加したガスを使用することができる。酸素をベースとしたエッチングではレジストを高速にエッチングすることが可能で、比較的短時間で薄いレジスト膜２を完全に除去できる。このとき、レジスト膜２が除去されるに従い、下地のＭｏ膜が露出し始めるが、本実施例においては、ＳＦ６，ＣＦ４といったフッ素系のガスを添加しているため、Ｍｏ膜もごくわずかにエッチングされる。そのため、Ｍｏ膜のエッチング反応に起因する発光スペクトル（例えば、７０４ｎｍの発光信号）が存在する。本実施形態においては、レジスト膜２の膜厚が薄い領域を表示領域以外の領域１３にも形成しているため、Ｍｏ膜の露出面積が十分広大であり、したがってＭｏ膜からの発光信号を検出することが可能な強度まで増大させることが可能である。
【００２０】
上記説明においては、エッチングの終点を検出する発光として、第２導電層１０に起因する発光を使用したが、レジストに起因する発光を使用してもよい。本発明では、レジスト膜厚が薄い領域の面積が通常に比べて大きいため、膜厚が薄い領域のレジスト膜２の消失前後では、レジストとプラズマとの反応から生じる発光の強度も大きく異なる。したがって、この発光強度をモニターすることによって、最適なエッチング終点時期を把握することができる。この方法は、例えば、エッチングガスが酸素、酸素と不活性ガス、もしくは酸素とＳＦ６またはＣＦ４等のフッ素系ガスとの混合ガスでフッ素系ガスが５％以下である場合のように、一般に第２導電層１０からの発光が弱くなってしまう場合に特に有効である。
【００２１】
さらに、上記説明では、膜厚が薄い領域のレジスト膜２を消失させることによる第２導電層１０の露出と、半導体膜８と不純物を添加した半導体膜９を除去することによるゲート絶縁膜７の露出とを同時に行う場合について記載したが、別々に行っても良い。酸素または酸素と不活性ガスもしくは酸素にＳＦ６またはＣＦ４等のフッ素系ガスを添加したガスを使用して膜厚が薄い領域のレジスト膜２をエッチング除去した後に、半導体膜８と不純物を添加した半導体膜９との除去を例えばＳＦ６とＨＣＬとを含む混合ガスを用いたドライエッチングで行っても良い。この場合は、半導体膜８の下地であるゲート絶縁膜７との選択比を向上させることができるという利点がある。また、前後を入れ替えて、半導体膜８の除去を行った後に、膜厚が薄い領域のレジスト膜２を除去してもよい。膜厚が薄い領域のレジスト膜２を除去する際のエッチングガスとして、酸素とフッ素系ガスとを含む混合ガスを使用する場合、酸素に添加するフッ素系ガスが多いとゲート絶縁膜７のエッチング量が増大するという問題があるので、フッ素系ガス比率を５％以下（ゼロを含む）に抑制する必要がある。
【００２２】
図３以後、レジスト膜２が消失したことにより露出した第２導電層１０をエッチングにより除去することにより、チャネル領域１１上において、ソース電極１４とドレイン電極１５とを分離する。本実施形態においては、表示領域１２内のチャネル領域１１以外にも、表示領域以外の領域１３において第２導電層１０が露出するため、該領域の第２導電層１０も除去されることになる。第２導電層１０除去後の断面図を図４に示す。図３から図４に示す第２導電層１０の除去方法は、ＷＥＴエッチングでも、ドライエッチングでもよい。なお、このときドライエッチングを用いた場合、第２導電層１０は表示領域以外の領域１３においても露出しているため、第２導電層１０に起因する活性種の発光信号強度は、十分強く、的確なエッチング終点検出を判断することが可能である。
【００２３】
例えば、第２導電層１０として、Ｍｏを使用した場合、ドライエッチング中に７０４ｎｍで検出される発光信号をモニターし、その強度がゼロに収束した時点でもってエッチングが完了したとみなすことができる。この検出は、第２導電層１０の下地である不純物添加の半導体層９のエッチング量が過剰に増大するのを抑制する効果も有する。またＷＥＴエッチングにおいても、表示領域以外の領域１３にある第２導電層１０のパターンをモニターすることにより、エッチング終点の検出が可能であり、この検出により、エッチング時間の過不足によるサイドエッチの増大やエッチング不足といった問題を回避することができる。
【００２４】
図４以後、チャネル領域１１で露出した不純物添加の半導体膜９の除去と、レジスト膜２の除去を行う。除去後の状況を図５に示す。このとき、表示領域以外の領域１３に残存している前記不純物を添加した半導体膜９も共に除去されるが、半導体膜８は残ることになる。なお、以上の説明において、第２導電層１０形成後の写真製版により前記レジスト膜２を形成した後に行われる複数のエッチング工程を個別に記載したが、複数のエッチング工程は連続して行ってもよい。例えば、複数のチャンバを持つドライエッチング装置や、ドライエッチング用のチャンバとＷＥＴエッチング槽と基板水洗装置と基板乾燥手段とを単数または複数有する連続処理装置にて複数のエッチング工程を順番に行っても良いし、単一のチャンバ内で順番にエッチングを行っても良い。また、ドライエッチング装置とＷＥＴエッチング装置と表面改質装置と基板洗浄装置と基板乾燥手段とのうち少なくとも１つの装置と、レジスト厚を２種類以上有するレジスト膜をレジスト塗布・露光・現像により形成する写真製版装置とが基板搬送手段により連結された設備で連続的に処理を行っても良い。
【００２５】
図５以後は、ＣＶＤ法により、基板５全面にＳｉＮ，ＳｉＯ２等の保護膜１６を形成した後、写真製版によるパターニング、エッチングにより、ドレイン電極１５の一部、および、各配線端子（図示せず）の一部上に穴を開口する。この時に、図６に示すように、表示領域以外の領域１３にて半導体膜８が残存している部分も開口すると、保護膜１６のエッチング時に半導体膜８も完全に除去することが可能である。表示領域以外の領域１３が、表示装置として基板から切り離されない部分、例えばパネル形成領域１８内の端子部近傍に位置している場合、半導体膜８を残しておくことは短絡などの不具合につながるため、上記の方法で完全に除去した方がよい。その後、第３導電層を基板５全面に形成し、画素電極１７とともに、ゲート端子部パッド、ソース端子部パッド、共通配線パッドなどの必要な箇所（図示せず）にパターン形成し、ＴＦＴが形成されたアレイ基板が完成する。画素電極１７には、ＩＴＯなどの透明導電材料、または、アルミ、高融点金属等の金属を使用する。図７に、ＴＦＴ部と、表示領域以外の領域１３との断面図を示す。完成したＴＦＴの上面図を図９に示す。ＴＦＴが完成した基板５をカラーフィルタ基板（図示しない）と貼り合わせて、内部に液晶を収め、駆動回路（図示しない）をゲート端子パッド、ソース端子パッドと接続して、筐体（図示しない）内に収めることにより、液晶表示装置が完成する。
【００２６】
薄いレジストパターンを形成した表示領域以外の領域１３においては、上記に説明した通り、半導体膜８が残るか、または絶縁膜７の厚さが薄くなるため、表示領域以外の領域１３は、アレイ工程以降の工程上、支障が無い場所を選別する必要がある。例えば、表示領域１２周辺部で、かつパネル形成領域１８内にある配線や端子に何らかのチャネルや抵抗を形成する場合は、レジスト膜２の膜厚が薄い領域を該当箇所にも形成する必要がある。このような基板において、付加的に薄い膜厚のレジストパターンを形成する場合、表示領域以外の領域１３は、チャネルや抵抗を形成する箇所以外の領域となる。従って、薄いレジストパターンは、表示領域内の回路と回路的に接続される素子が形成されない領域に、付加的に形成される。この場合に、膜厚が薄いレジスト膜２を付加的に形成する領域としては、パネル形成領域１８内よりも、パネル形成領域１８以外の領域が、配線や端子の形成に影響を与えないという点では、より好ましい。この場合、表示領域以外の領域１３は、実質的にパネル形成領域１８以外の領域と言い換えても良い。また、本実施例の適用有無により、被エッチング膜の露出面積が大きく異なるため、形成領域の位置や面積については、被エッチング膜のエッチングの均一性や速度等への影響も勘案して決定するのがよい。ここで、露出面積とは、レジスト膜２の膜厚を薄く形成した領域、すなわち、本実施の形態で言うところのチャネル領域１１と表示領域以外の領域１３との和の面積としている。エッチング終了時点を判断するために十分な発光強度を得るには、露出面積と基板５全体の面積比は少なくとも２．５％以上は必要である。２．５％未満の場合は、エッチング終了時点を判断するに足る十分な発光強度を得ることは困難である。一方、露出面積と基板５全体の面積比の増大はエッチング均一性の悪化を引き起こすことがあるため、最大でも５０％以下にしておくのがよい。
【００２７】
露出面積と基板５全体の面積比が、５〜１０％の範囲であれば、エッチング自体に悪影響を及ぼすことなく、エッチング終了時点をより確実に判断可能な程度の強度を有する発光信号を得ることができる。また、表示領域以外の領域１３については、素子が形成されている表示領域１２からなるべく離れた位置に形成する方が、表示領域１２内の素子形成にかかわるエッチングの均一性を確保するためには都合がよく、さらに、表示素子完成後に基板から切り落とされる箇所に形成するのがよい。望ましくは、基板５の基板端の四辺に沿った周辺部が良い。例えば、基板寸法が４１０ｘ５２０ｍｍの場合、基板端から３〜１０ｍｍの幅をもった環状の領域に設定することにより、表示領域外の領域のみで２．６％〜８．５％の面積比が得られることになる。さらに、基板寸法が１８００ｘ２０００ｍｍの場合、基板端から１２．５〜４０ｍｍの幅を持った環状の領域に設定することにより、表示領域外の領域のみで２．６％〜８．３％の面積比が得られることになる。なお、第１の実施の形態においては、液晶を用いた表示装置のＴＦＴについての説明を行っているが、液晶を用いた表示装置に限定されることなく、エレクトロルミネセンス素子などを用いたものであっても適用可能である。
【００２８】
【発明の効果】
本発明の製造方法は、基板表面上に表示装置のパターンを形成するために、複数のレジスト膜厚を設ける写真製版工程において、表示領域以外の領域に、前記複数のレジスト膜厚のうち、最も厚いレジスト以外の厚さを有するレジスト層を形成する工程を含むことを特徴とするパターン形成方法を含む表示装置の製造方法であるので、引き続いて行われるエッチング時の発光信号強度を高くすることが可能となり、的確な終点判断により基板ごとに最適なエッチング時間による加工を行うことができるため、仕上がり寸法のばらつきの少ない良質な表示装置を得ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるレジストパターン形成後の断面図である。
【図２】図１の状態から、第２導電層をエッチング除去した後の断面図である。
【図３】図２の状態から、半導体膜と不純物を添加した半導体膜とをエッチング除去し、表示領域以外の領域とチャネル領域とに形成していた薄いレジストを完全に除去した後の断面図である。
【図４】図３の状態から、第２導電層をエッチング除去した後の断面図である。
【図５】図４の状態から、不純物を添加した半導体膜とレジストをエッチング除去した後の断面図である。
【図６】図５の状態から、保護膜を成膜し、開口部を形成した後の断面図である。
【図７】図６の状態から、第３の導電層を形成し、画素電極としてパターニング形成した後の断面図である。
【図８】基板上に、表示装置の表示領域と、表示領域以外の領域とを配置した例である。
【図９】表示装置の表示領域内に形成する薄膜トランジスタの上面図である。
【図１０】図１０ＡからＤは、２種類の膜厚を有するレジストでパターン形成した場合のエッチング加工を示した断面図である。
【図１１】図１１ＡからＤは、２種類の膜厚境界部にテーパを有するレジストでパターン形成した場合のエッチング加工を示した断面図である。
【符号の説明】
１  基板
２  レジスト
３  上層
４  下層
５  基板
６  ゲート電極
７  絶縁膜
８  半導体膜
９  不純物を添加した半導体膜
１０  第２導電層
１１  チャネル領域
１２  表示領域
１３  表示領域以外の領域
１４  ソース電極
１５  ドレイン電極
１６  保護膜
１７  画素電極
１８  パネル形成領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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