(57)【要約】【課題】アーキングが発生し難い電子デバイスを提供すること。【解決手段】基板Ｗ上に、上から順に少なくともマスク層５、誘電性層４、導電性層３が形成され、マスク層５のパターンに対応して誘電性層４がプラズマエッチングされて、導電性層３が露出する工程を経て製造される電子デバイスであって、導電性層３は、その一部または全部がＴｉと同等以上の導電率を有する高導電性材料で形成されるとともに、電気的に絶縁された第１の部分３ａと第２の部分３ｂとを少なくとも有し、第１の部分３ａが露出するエッチング部位６は、そのアスペクト比が４．５以上であって、第２の部分３ｂが露出するエッチング部位７のアスペクト比よりも大きく設定される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上に、上から順に少なくともマスク層、誘電性層、導電性層が形成され、前記マスク層のパターンに対応して前記誘電性層がプラズマエッチングされて、前記導電性層が露出する工程を経て製造される電子デバイスであって、
前記導電性層は、その一部または全部がＴｉと同等以上の導電率を有する高導電性材料で形成されるとともに、電気的に絶縁された第１の部分と第２の部分とを少なくとも有し、前記第１の部分が露出するエッチング部位は、そのアスペクト比が前記第２の部分が露出するエッチング部位のアスペクト比よりも大きく設定されることを特徴とする電子デバイス。
【請求項２】
前記高導電性材料は、Ｔｉ、Ｗ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、およびドープトポリシリコンのいずれか、またはこれらのうち少なくとも１つを含む材料であることを特徴とする請求項１に記載の電子デバイス。
【請求項３】
前記導電性層は、前記高導電性材料と、Ｔｉよりも導電率の低い低導電性材料との積層構造であることを特徴とする請求項１または請求項２に記載の電子デバイス。
【請求項４】
前記導電性層の第１の部分および第２の部分は、互いの距離が０．０７μｍ以上、５μｍ未満であることを特徴とする請求項１から請求項３のいずれか１項に記載の電子デバイス。
【請求項５】
基板上に、上から順に少なくともマスク層、誘電性層、導電性層が形成され、前記マスク層のパターンに対応して前記誘電性層がプラズマエッチングされて、前記導電性層が露出する工程を経て製造される電子デバイスであって、
前記導電性層は、互いの距離が５μｍ以上でありかつ電気的に絶縁された第１の部分と第２の部分とを少なくとも有し、前記第１の部分が露出するエッチング部位は、そのアスペクト比が前記第２の部分が露出するエッチング部位のアスペクト比よりも大きく設定されることを特徴とする電子デバイス。
【請求項６】
基板上に、上から順に少なくともマスク層、誘電性層、導電性層が形成され、前記マスク層のパターンに対応して前記誘電性層がプラズマエッチングされて、前記導電性層が露出する工程を経て製造される電子デバイスであって、
前記誘電性層は、スピン塗布で形成された多孔質材料からなり、
前記導電性層は、電気的に絶縁された第１の部分と第２の部分とを少なくとも有し、前記第１の部分が露出するエッチング部位は、そのアスペクト比が前記第２の部分が露出するエッチング部位のアスペクト比よりも大きく設定されることを特徴とする電子デバイス。
【請求項７】
前記導電性層の第１の部分および第２の部分は、互いの距離が０．０７μｍ以上、５μｍ未満であることを特徴とする請求項６に記載の電子デバイス。
【請求項８】
前記導電性層は、その一部または全部がＴｉよりも導電率の低い低導電性材料で形成されていることを特徴とする請求項５から請求項７のいずれか１項に記載の電子デバイス。
【請求項９】
前記低導電性材料は、ＴｉＮ、ＴａＮ、ＷＮ、ドープトポリシリコンのいずれか、またはこれらのうち少なくとも１つを含む材料であることを特徴とする請求項８に記載の電子デバイス。
【請求項１０】
前記導電性層は、前記低導電性材料と、Ｔｉと同等以上の導電率を有する高導電性材料との積層構造であることを特徴とする請求項８または請求項９に記載の電子デバイス。
【請求項１１】
前記第１の部分が露出するエッチング部位は、そのアスペクト比が４．５以上であることを特徴とする請求項１から請求項１１のいずれか１項に記載の電子デバイス。
【請求項１２】
前記プラズマエッチングは、前記基板の中央部の磁場強度が６０００μＴより大きい有磁場平行平板型エッチング装置でなされることを特徴とする請求項１から請求項１１のいずれか１項に記載の電子デバイス。
【請求項１３】
基板上に、上から順に少なくともマスク層、誘電性層、導電性層が形成された構造を準備し、前記マスク層のパターンに対応して前記誘電性層をプラズマエッチングして、前記導電性層を露出させ、請求項１から請求項１１のいずれかの電子デバイスを製造することを特徴とする電子デバイスの製造方法。
【請求項１４】
前記プラズマエッチングは、前記基板の中央部の磁場強度が６０００μＴより大きい有磁場平行平板型エッチング装置でなされることを特徴とする請求項１３に記載の電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板のような基板上にプラズマエッチングにより所定のパターンが形成された電子デバイスおよびその製造方法に関する。
【０００２】
【従来の技術】
半導体デバイスの製造プロセスにおいては、被処理基板である半導体ウエハ（以下、単にウエハと記す）に対して、プラズマによりエッチングを施すプラズマエッチングが多用されている。プラズマエッチング装置としては、種々のものが用いられているが、その中でも容量結合型平行平板プラズマ処理装置が主流である。また、このような容量結合型平行平板プラズマ処理装置に永久磁石を配置し、永久磁石により形成した磁場を半導体ウエハに対して水平に印加するとともに、これに直交する高周波電界を印加して、その際に生じる電子のドリフト運動を利用して極めて高効率でエッチングするマグネトロンプラズマ処理装置も用いられている。（例えば、特許文献１，２）。
【０００３】
【特許文献１】
特開平６−２０７９４号公報
【特許文献２】
特開平８−１２４９１２号公報
【０００４】
【発明が解決しようとする課題】
ところで、エッチングの際には、プラズマシース近傍のレジスト膜の部分はマイナスに帯電しているため、プラズマからの電子は横方向の運動量のほうが大きくなり、アスペクト比が大きいホールが形成されている部分では電子はホール内に到達しにくくなるが、プラスイオンはプラズマシースによって加速されてホールに到達するため、ホール内の底部がプラスに帯電するようになる。一方、ホールが形成されていないスペース部分やトレンチ部分には、困難性を伴うことなく電子とイオンとが到達する。この結果、これらの間に大きな電位差が生じる。これをシェーディング効果という。また、プラズマとの間の直流電位Ｖｄｃは、ウエハ上の部位によって相違し、それによっても半導体ウエハに大きな電位差が生じる。
【０００５】
このようなＶｄｃの差やシェーディング効果等に起因する大きな電位差が生じている状態では水平方向に大きな電界が形成される。したがって、エッチングが下地層に到達した瞬間にこのような大きな電界が生じてウエハ上にアーキングが発生する。例えば、Ｓｉウエハ上に、上から順にＳｉＯ２等からなる誘電性層と、ＴｉＮ等からなる導電性層と、ＳｉＯ２等からなる誘電性層とを上から順に積層した後、ホールおよびトレンチエッチングを行う際には、エッチングが導電性層に達した瞬間にホールが形成された導電性層部分とトレンチが形成された導電性層部分とに大きな電位差が生じ、両者間に大きな電界が形成されてアーキングが発生する。このようにウエハ上にアーキングが発生すると、ウエハ上に形成された回路が破壊され、チップ歩留まりの低下、およびパーティクル発生の原因となる。
【０００６】
本発明はかかる事情に鑑みてなされたものであって、アーキングが発生し難い電子デバイスおよびその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の観点では、基板上に、上から順に少なくともマスク層、誘電性層、導電性層が形成され、前記マスク層のパターンに対応して前記誘電性層がプラズマエッチングされて、前記導電性層が露出する工程を経て製造される電子デバイスであって、前記導電性層は、その一部または全部がＴｉと同等以上の導電率を有する高導電性材料で形成されるとともに、電気的に絶縁された第１の部分と第２の部分とを少なくとも有し、前記第１の部分が露出するエッチング部位は、そのアスペクト比が前記第２の部分が露出するエッチング部位のアスペクト比よりも大きく設定されることを特徴とする電子デバイスを提供する。
【０００８】
このように、導電性層が電気的に絶縁された第１の部分および第２の部分を少なくとも有し、第１の部分に形成されたエッチング部位のアスペクト比が第２の部分に形成されたエッチング部位のアスペクト比よりも大きい電子デバイスについて、導電性層の一部または全部をＴｉと同等以上の導電率を有する高導電性材料で構成することにより、導電性層の第１の部分と第２の部分との間の電位差を小さくすることができ、これらの間の距離が、従来のデバイスと同等の０．０７μｍ以上、５μｍ未満であっても、基板上でのアーキングを抑制することができる。従来は、この種の導電性層として比較的抵抗の高いＴｉＮが多用されていたが、ＴｉＮでは導電性層の第１の部分と第２の部分との間が通常の距離の場合にはこれらの電位差が大きく、両者間に大きな電界が生じてアーキングが発生しやすかった。これに対して、Ｔｉと同等以上の導電率を有する高導電性材料を用いることにより、このような不都合が解消される。
【０００９】
この場合に、前記高導電性材料は、Ｔｉ、Ｗ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、およびドープトポリシリコンのいずれか、またはこれらのうち少なくとも１つを含む材料であることを特徴とする請求項１に記載の電子デバイス。
【００１０】
また、前記導電性層は全部が上記高導電性材料で形成されていることが好ましいが、その一部が前記高導電性材料、典型的には前記高導電性材料と、Ｔｉよりも導電率の低い低導電性材料との積層構造であっても、その量比を調整することにより上記効果を得ることができる。
【００１１】
本発明の第２の観点では、基板上に、上から順に少なくともマスク層、誘電性層、導電性層が形成され、前記マスク層のパターンに対応して前記誘電性層がプラズマエッチングされて、前記導電性層が露出する工程を経て製造される電子デバイスであって、前記導電性層は、互いの距離が５μｍ以上でありかつ電気的に絶縁された第１の部分と第２の部分とを少なくとも有し、前記第１の部分が露出するエッチング部位は、そのアスペクト比が前記第２の部分が露出するエッチング部位のアスペクト比よりも大きく設定されることを特徴とする電子デバイスを提供する。
【００１２】
このように、導電性層が電気的に絶縁された第１の部分および第２の部分を少なくとも有し、第１の部分に形成されたエッチング部位のアスペクト比が第２の部分に形成されたエッチング部位のアスペクト比よりも大きい電子デバイスについて、導電性層の第１の部分と第２の部分との間を従来よりも広い５μｍ以上とすることにより、これらの間の電界強度を小さくすることができ、基板上でのアーキングを抑制することができる。すなわち、電界強度∝電位差／距離であるから、導電性層の第１の部分と第２の部分との電位差が大きくても、このように距離を大きくすることにより電界強度を小さくすることにより、基板上でのアーキングを抑制することができるのである。したがって、この場合の導電性層としては、その一部または全部を従来のＴｉＮのようなＴｉよりも導電率が低い材料を用いてもアーキングが生じ難い。
【００１３】
本発明の第３の観点では、基板上に、上から順に少なくともマスク層、誘電性層、導電性層が形成され、前記マスク層のパターンに対応して前記誘電性層がプラズマエッチングされて、前記導電性層が露出する工程を経て製造される電子デバイスであって、前記誘電性層は、スピン塗布で形成された多孔質材料からなり、前記導電性層は、電気的に絶縁された第１の部分と第２の部分とを少なくとも有し、前記第１の部分が露出するエッチング部位は、そのアスペクト比が前記第２の部分が露出するエッチング部位のアスペクト比よりも大きく設定されることを特徴とする電子デバイスを提供する。
【００１４】
このように、導電性層が電気的に絶縁された第１の部分および第２の部分を少なくとも有し、第１の部分に形成されたエッチング部位のアスペクト比が第２の部分に形成されたエッチング部位のアスペクト比よりも大きい電子デバイスについて、前記誘電性層を、スピン塗布で形成された多孔質材料で構成することにより、導電性層の第１の部分と第２の部分との間の電位差を小さくすることができ、これらの間の距離が、従来のデバイスと同等の０．０７μｍ以上、５μｍ未満であっても、基板上でのアーキングを抑制することができる。すなわち、基板上のアーキングの一つの原因は、誘電性層を構成する誘電性材料は本質的にチャージを保持しやすく、また、このような誘電性層は従来からチャージが発生しやすいＣＶＤにより形成されるためＣＶＤ時のチャージが残存していることに起因する。このような多くのチャージが存在している状態でエッチングが導電性層に到達すると、その瞬間に極めて大きな電界が発生し、アーキングが生じるのである。このため、誘電性層をスピン塗布で形成された多孔質材料で構成することにより、チャージの残存を少なくした。つまり、スピン塗布の場合には成膜段階でＣＶＤのようなチャージが存在せず、また多孔質材料とすることによりチャージが逃げやすいので、残存するチャージを少なくすることができ、基板上でのアーキングを抑制することができる。したがって、この場合にも導電性層として、その一部または全部を従来のＴｉＮのようなＴｉよりも導電率が低い材料を用いてもアーキングが生じ難い。
【００１５】
上記第２および第３の観点において、前記導電性層は、その一部または全部がＴｉよりも導電率の低い低導電性材料であってもよい。また、前記低導電性材料は、ＴｉＮ、ＴａＮ、ＷＮ、ドープトポリシリコンのいずれか、またはこれらのうち少なくとも１つを含む材料を用いることができる。さらに、前記導電性層は、前記低導電性材料と、Ｔｉと同等以上の導電率を有する高導電性材料との積層構造であってもよい。
【００１６】
上記第１から第３の観点において、前記第１の部分が露出するエッチング部位が、そのアスペクト比が４．５以上であるホールに対応する形状の場合に特に有効である。
【００１７】
本発明の第４の観点では、基板上に、上から順に少なくともマスク層、誘電性層、導電性層が形成された構造を準備し、前記マスク層のパターンに対応して前記誘電性層をプラズマエッチングして、前記導電性層を露出させ、上記いずれかの電子デバイスを製造することを特徴とする電子デバイスの製造方法を提供する。
【００１８】
また、本発明において、プラズマエッチングは、前記基板の中央部の磁場強度が６０００μＴより大きい有磁場平行平板型エッチング装置で行うことができる。
【００１９】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態について説明する。
図１は本発明の一実施形態に係る電子デバイスを形成するための層構成を有する積層構造を示す断面図、図２は本発明の一実施形態に係る電子デバイスの構造をエッチングにより形成した状態を示す断面図である。
【００２０】
図１の積層構造は、Ｓｉ基板１上に誘電性層２が形成され、その上にストッパ層や電極として機能する導電性層３が形成され、その上に層間絶縁層として機能する誘電性層４が形成されている。そして、さらにその上にマスク層として、フォトリソグラフィー技術によりパターン形成されたレジスト膜５が形成されている。導電性層３は、ホールが形成される第１部分３ａとトレンチが形成される第２部分３ｂとに分離され、これらの間は誘電性層４により分離されている。
【００２１】
このような図１の積層膜について、レジスト膜５をマスクとして、導電性層３の第１の部分３ａに達するホール６と第２の部分３ｂに達するトレンチ７を同時に導電性層３に達するまでエッチングして、図２に示す電子デバイスを得る。
【００２２】
次に、この際のエッチングについて説明する。
図３は、このようなエッチングを行うためのエッチング装置の概略構成を示す図である。ここでは、マグネトロンＲＩＥプラズマエッチング装置を例示する。
【００２３】
このエッチング装置は、気密に構成された例えばアルミニウムからなるチャンバー１１を有している。このチャンバー１１内には、図１の層構成を有するＳｉウエハ（以下、単に「ウエハ」と記す）Ｗを水平に支持する支持テーブル１２が設けられている。支持テーブル１２は例えばアルミニウムで構成されている。チャンバー１１の底部には、排気ポート１３が形成されており、この排気ポート１３には排気装置１４が接続されている。この排気装置１４によりチャンバー１１内を所定の真空度まで減圧することができるようになっている。支持テーブル１２には、整合器１５を介してプラズマ形成用の高周波電源１６が接続されており、この高周波電源１６から１３．５６ＭＨｚ以上の所定の周波数（例えば、１３．５６ＭＨｚ、４０ＭＨｚ）の高周波電力が支持テーブル１２に供給されるようになっている。一方、支持テーブル１２に対向してその上方にはシャワーヘッド２０が互いに平行に設けられている。したがって、支持テーブル１２およびシャワーヘッド２０は一対の電極として機能する。シャワーヘッド２０は、その下面に多数のガス吐出孔２１が設けられており、かつその上部にガス導入部２０ａを有している。ガス導入部２０ａにはガス供給配管２２が接続されており、このガス供給配管２２の他端には、エッチングガスを供給するエッチングガス供給系２３が接続されている。エッチングガス供給系２３から供給されるエッチングガスとしては、ハロゲン系のガス、Ｏ２ガス、Ａｒガス等、通常この分野で用いられるガスを用いることができる。
【００２４】
一方、チャンバー１１の周囲には、同心状に、ダイポールリング磁石３０が配置されている。ダイポールリング磁石３０は、図４の水平断面図に示すように、複数の異方性セグメント柱状磁石３１がリング状の磁性体のケーシング３２に取り付けられて構成されている。この例では、円柱状をなす１６個の異方性セグメント柱状磁石３１がリング状に配置されている。図４中、異方性セグメント柱状磁石３１の中に示す矢印は磁化の方向を示すものであり、この図に示すように、複数の異方性セグメント柱状磁石３１の磁化の方向を少しずつずらして全体として一方向に向かう一様な水平磁界Ｂが形成されるようになっている。
【００２５】
したがって、支持テーブル１２とシャワーヘッド２０との間の空間には、図３に示すように、高周波電源１６により鉛直方向の電界Ｅが形成され、かつダイポールリング磁石３０により水平磁界Ｂが形成され、このように形成された直交電磁界によりマグネトロン放電が生成される。これによって高エネルギー状態のエッチングガスのプラズマが形成され効率良く所定の膜をエッチングすることができる。
【００２６】
このようなマグネトロンＲＩＥプラズマエッチング装置においては、まず、図示しないゲートバルブを開いて図１の構造のウエハＷをチャンバー１１内に搬入し、支持テーブル１２に載置する。次いで、排気装置１４によりチャンバー１１内を排気し、所定の真空度とする。この状態でチャンバー１１内にエッチングガス供給系２３から所定のエッチングガスを導入し、この状態で高周波電源１６から支持テーブル１２に、周波数が例えば１３．５６ＭＨｚ、パワーが例えば１０００〜５０００Ｗの高周波電力を供給する。これにより上部電極であるシャワーヘッド２０と下部電極である支持テーブル１２との間には電界Ｅが形成される。一方、チャンバー１１にはダイポールリング磁石３０により水平磁界Ｂが形成されているから、ウエハＷが存在する処理空間には電子のドリフトによりマグネトロン放電が生じ、それによって形成されたエッチングガスのプラズマにより、レジスト膜５をマスクとして、誘電性層４がエッチングされる。この場合に、ウエハＷの中央部の磁場強度が６０００μＴより大きいことが好ましい。
【００２７】
ここで、エッチングの際には、図５に示すように、プラズマＰとウエハＷとの間のプラズマシースＳ近傍のレジスト膜５の部分はマイナスに帯電しているため、プラズマＰからの電子は横方向の運動量のほうが大きくなり、アスペクト比が４．５以上と大きいホール６内には電子は到達しにくくなるが、プラスイオンはプラズマシースによって加速されてホール６に到達するため、ホール６内の底部がプラスに帯電する。一方、アスペクト比が小さいトレンチ７には、困難性を伴うことなく電子とイオンとが到達する。
【００２８】
したがって、ホール６およびトレンチ７のエッチングが導電性層３に達した瞬間に、シェーディング効果により、導電性層３のホール６が形成された第１の部分３ａとトレンチ７が形成された第２の部分３ｂとの間には大きな電位差が生じそれに起因して水平方向に電界が生じ、この水平方向の電界強度が所定値以上の場合には、ウエハＷ上にアーキングが発生する。
【００２９】
従来は、導電性層３としてＣＶＤによるＴｉＮが多用されており、第１の部分３ａと第２の部分３ｂとの距離は、一般的に０．０７μｍ以上、５μｍ未満であり、誘電性層２，４としてＳｉＯ２や有機系の低誘電率材料がＣＶＤにより形成されており、アーキングが多発していた。
【００３０】
そこで、本発明の第１の実施形態では、第１の部分３ａと第２の部分３ｂとの距離は０．０７μｍ以上、５μｍ未満のままとし、導電性層３をＴｉと同等以上の導電率を有する高導電性材料で構成するようにする。
【００３１】
ＴｉＮの体積抵抗率が約４００×１０−６Ω・ｃｍであるのに対し、Ｔｉの体積抵抗率は４２．０×１０−６Ω・ｃｍであり、Ｔｉの抵抗率はＴｉＮの１／１０程度であるから、Ｔｉの導電率はＴｉＮの１０倍程度である。このように導電性層３をＴｉと同等以上の導電率を有する高導電性材料で構成することにより、従来よりも帯電量が減少して導電性層３の第１の部分３ａと第２の部分３ｂとの間の電位差を小さくすることができ、これらの間の距離が、従来のデバイスと同等の０．０７μｍ以上、５μｍ未満であっても、ウエハＷ上でのアーキングを抑制することができる。ただし、もちろんデバイス設計上このような材料を許容する場合に限られる。
【００３２】
高導電性材料としては、Ｔｉ、Ｗ、Ａｌ、Ｃｕ、Ｐｔ、Ａｕ、Ａｇ、およびドープトポリシリコンのいずれか、またはこれらのうち少なくとも１つを含む材料が例示される。
【００３３】
このような効果を奏するためには、導電性層３の全部が上記高導電性材料で形成されていることが好ましいが、その一部が高導電性材料、典型的には高導電性材料と、Ｔｉよりも導電率の低い低導電性材料との積層構造であっても、その量比を調整することによりアーキングを抑制することができる。例えば、ＴｉＮの形成が必須の場合には、Ｔｉ層の上にＴｉＮ層を適切な厚み比で形成することができる。
【００３４】
また、本発明の第２の実施形態では、第１の部分３ａと第２の部分３ｂとの距離を５μｍ以上と従来よりも大きくする。電界強度∝電位差／距離であるから、第１の部分３ａと第２の部分３ｂとの間に大きな電位差が生じても、このように距離を大きくすることにより電界強度を小さくすることができ、導電性層３の材料として、従来から用いられていたＴｉＮ等のＴｉよりも導電率の低い材料を用いた場合であっても、ウエハＷ上でのアーキングを抑制することができる。ただし、もちろんデバイスの設計上許容される場合に限られる。
【００３５】
適用可能な低導電率性材料としては、ＴｉＮ、ＴａＮ、ＷＮ、ドープトポリシリコンのいずれか、またはこれらのうち少なくとも１つを含む材料を挙げることができる。導電性層３は、全てがこのような低導電率性材料で形成されている必要はなく、例えばこのような低導電率性材料と上記のような高導電性材料との積層構造であってもよい。
【００３６】
さらに、本発明の第３の実施形態では、第１の部分３ａと第２の部分３ｂとの距離は０．０７μｍ以上、５μｍ未満のままとし、誘電性層４を、スピン塗布により多孔質材料として構成する。
【００３７】
ウエハＷ上のアーキングの一つの原因は、従来から誘電性層４を構成していた誘電性材料は本質的にチャージを保持しやすく、また、誘電性層は従来からＣＶＤにより形成されるためＣＶＤ時のチャージが残存していることに起因し、このような多くのチャージが存在している状態でエッチングが導電性層３に到達すると、その瞬間に極めて大きな電界が発生し、アーキングが生じる。そのため、誘電性層４をチャージが発生しないスピン塗布で形成し、チャージが逃げやすい多孔質材料で構成することにより、残存するチャージを少なくすることができ、基板上でのアーキングを抑制することができる。したがって、従来のデバイスと同等の０．０７μｍ以上、５μｍ未満であっても、また、導電性層３の材料としてＴｉＮ等のＴｉより導電率の低い低導電率材料を用いた場合でも、ウエハＷ上でのアーキングを抑制することができる。
【００３８】
本実施形態においても適用可能な低導電率性材料としては、ＴｉＮ、ＴａＮ、ＷＮ、ドープトポリシリコンのいずれか、またはこれらのうち少なくとも１つを含む材料を挙げることができる。この場合にも、導電性層３は、全てがこのような低導電率性材料で形成されている必要はなく、例えばこのような低導電率性材料と上記のような高導電性材料との積層構造であってもよい。また、スピン塗布による多孔質の誘電性層４としては、有機系の低誘電率材料（Ｌｏｗ−ｋ材料）が好適である。
【００３９】
なお、これら第１〜第３の実施形態が単独であってもアーキング発生を有効に抑制することができるが、これらを２以上組み合わせることにより、より一層有効にアーキング発生を抑制することができる。
【００４０】
次に、各実施形態についてアーキングの生じやすさを確認した実験を行った結果について説明する。
【００４１】
（１）第１の実施形態に対応する実験
図６の（ａ）に示すように、厚さ１７００ｎｍのＢＰＳＧからなる誘電性層４１を形成し、その上にＴｉとＴｉＮとの比率を変化させた導電性層４２を成膜し、その上にさらに厚さ４００ｎｍのＰ−ＳｉＯ２（ＴＥＯＳ）からなる誘電性層４３および厚さ８０ｎｍのＢＡＲＣ層４４を成膜し、最後に厚さ７００ｎｍの所定パターンのフォトレジスト層４５を成膜し、フォトレジスト層４５をマスクとして図６の（ｂ）に示すように０．２５μｍ幅のホール４６（アスペクト比４．７２に相当）を導電性層４２に達するまでエッチングし、０．５μｍ幅のトレンチ４７をＢＰＳＧからなる誘電性層４１までエッチングした。トレンチのエッチングがＢＰＳＧからなる誘電性層４１に達すると、導電性層４２はホール形成部分とトレンチ形成部分とに分離されることとなり、図２と等価の状態が実現される。
【００４２】
ここでは、上層のＴｉＮを２０ｎｍ、下層のＴｉを１５ｎｍとしたサンプル１、上層のＴｉＮを８０ｎｍ、下層のＴｉを２０ｎｍとしたサンプル２、厚さ２０ｎｍのＴｉのみで導電性層４２を構成したサンプル３、および厚さ８０ｎｍのＴｉＮのみで導電性層４３を構成したサンプル４の４つのサンプルについて実験を行った。
【００４３】
エッチング条件は、ＢＡＲＣ層４４のエッチングの際には、圧力：５．４５Ｐａ、高周波パワー：６００Ｗ、ガス流量ＣＦ４／Ａｒ／Ｏ２＝４０／２００／１０ｍＬ／ｍｉｎとし、その下の誘電性層４３、導電性層４２および誘電性層４１層のエッチングの際には、圧力：５．４５Ｐａ、高周波パワー：１７００Ｗ、ガス流量Ｃ４Ｆ８／ＣＯ／Ａｒ／Ｏ２＝１０／５０／２５０／５ｍＬ／ｍｉｎとし、ウエハ温度はいずれも６０℃とした。
【００４４】
各条件のサンプルを２枚ずつ実験した結果、トレンチ４７のエッチングが誘電性層４１に達した瞬間に、導電性層４２がＴｉで構成されたサンプル３では２枚ともアーキングが発生していないのに対し、他のサンプルについては２枚ともアーキングが発生した。この結果から、導電性層を導電率の低いＴｉＮから導電率の高いＴｉに変えることにより、アーキングの発生が抑制されることが確認された。ただし、サンプル１，２，４については、アーキングの程度が異なり、ＴｉＮのみの場合には激しいアーキングが生じていたが、ＴｉＮの厚さが減少するにしたがってアーキングの程度は軽減され、サンプル１ではアーキングは軽微なものであった。このことから、ＴｉＮが積層されていても、その比率が低ければ有効にアーキングを抑制できる可能性があることが推測される。
【００４５】
（２）第２の実施形態に対応する実験
図７の（ａ）に示すように、厚さ１７００ｎｍのＢＰＳＧからなる誘電性層５１を形成し、その上に上層の厚さ４０ｎｍのＴｉＮと下層の厚さ２０ｎｍのＴｉとの積層膜からなる導電性層５２を成膜し、その上にさらに厚さ４００ｎｍのＰ−ＳｉＯ２（ＴＥＯＳ）からなる誘電性層５３および厚さ８０ｎｍのＢＡＲＣ層５４を成膜し、最後に厚さ７００ｎｍの所定パターンのフォトレジスト層５５を成膜し、フォトレジスト層５５をマスクとして図７の（ｂ）に示すように０．２５μｍ幅のホール５６（アスペクト比４．７２に相当）を導電性層５２に達するまでエッチングし、トレンチ５７の幅Ａを変化させて誘電性層５１までエッチングし、図６の（ｂ）のデバイスと同様のデバイスとした。
【００４６】
ここでは、トレンチ５７の幅Ａを０．５μｍにしたサンプル５、１．０μｍにしたサンプル６および５．０μｍにしたサンプル７の３つのサンプルについて実験を行った。なお、エッチング条件は上記第１の実施形態に対応する実験と同様にした。
【００４７】
各条件のサンプルを２枚ずつ実験した結果、トレンチ５７のエッチングが誘電性層５１に達した瞬間に、トレンチ５７の幅Ａが５μｍのサンプル７では２枚ともアーキングが発生していないのに対し、トレンチ５７の幅を０．５μｍにしたサンプル５では２枚ともアーキングが発生した。また、トレンチ５７の幅を１．０μｍにしたサンプル６では、その程度は幾分軽減されたものの、やはり２枚ともアーキングが発生していた。この結果から、導電性層の分離部分の幅を５μｍ以上にすることにより、アーキングの発生が抑制されることが確認された。
【００４８】
（３）第３の実施形態に対応する実験
図８の（ａ）に示すように、厚さ１７００ｎｍのＢＰＳＧからなる誘電性層６１を形成し、その上に上層の厚さ４０ｎｍのＴｉＮと下層の厚さ２０ｎｍのＴｉとの積層膜からなる導電性層６２を成膜し、その上に厚さ４００ｎｍのＳｉＯＣＨ系（ＳｉＯ２のＯの一部をＣＨで置き換えたＬｏｗ−ｋ材料）の種々の材料またはＰ−ＳｉＯ２を用いた誘電性層６３および厚さ８０ｎｍのＢＡＲＣ層６４を成膜し、最後に厚さ７００ｎｍの所定パターンのフォトレジスト層６５を成膜し、フォトレジスト層６５をマスクとして図８の（ｂ）に示すように０．２５μｍ幅のホール６６（アスペクト比４．７２に相当）を導電性層６２に達するまでエッチングし、０．５μｍ幅のトレンチ６７を誘電性層６１までエッチングし、図６の（ｂ）のデバイスと同様のデバイスとした。
【００４９】
ここでは、誘電性層６３を緻密質ＳｉＯＣＨ系材料であるＣｏｒｒａｌ（商品名）を用いてＣＶＤにより形成したサンプル８、緻密質ＳｉＯＣＨ系材料であるＬＫＤ２７（商品名）を用いてスピンコートにより形成したサンプル９、多孔質ＳｉＯＣＨ材料であるＬＫＤ５１０９（商品名）を用いてスピンコートにより形成したサンプル１０、および比較材として通常の材料であるＰ−ＳｉＯ２を用いてＣＶＤにより形成したサンプル１１の４つのサンプルについて実験を行った。なお、エッチング条件は上記第１の実施形態に対応する実験と同様にした。また、ウエハ中心の磁場強度を６０００μＴ、９０００μＴ、１２０００μＴと変化させた。
【００５０】
各条件のサンプルを２枚ずつ実験した結果、ウエハ中心の磁場強度が６０００μＴの場合には、いずれのサンプルについても、トレンチ６７のエッチングが誘電性層６１に達した瞬間にアーキングは発生しなかった。９０００μＴおよび１２０００μＴの場合には、誘電性層６４として多孔質のＳｉＯＣＨ材料であるＬＫＤ５１０９をスピンコートしたものを用いたサンプル１０では２枚ともアーキングが発生しなかったのに対し、他のサンプルについては２枚ともアーキングが発生した。この結果から、誘電性層６４をスピンコートで多孔質の膜とすることにより、アーキングの発生が抑制されることが確認された。
【００５１】
なお、本発明は上記実施の形態に限定されることなく種々変更可能である。例えば、上記実施形態では、マグネトロンＲＩＥエッチング装置を用いてエッチングした場合を示したが、これに限らず他のいかなるプラズマエッチング装置によるエッチングに対しても本発明の半導体装置は有効である。また、上記実施形態における半導体装置は例示に過ぎず、シェーディング効果やＶｄｃの差に起因して大きな電位差が生じる可能性がある場合の全てに有効である。さらに、上記実施形態では半導体デバイスを例にとって説明したが、他の電子デバイスにも適用可能である。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、導電性層の一部または全部をＴｉと同等以上の導電率を有する高導電性材料で構成することにより、導電性層の第１の部分と第２の部分との間の電位差を小さくすることができ、これらの間の距離が、従来のデバイスと同等の０．０７μｍ以上、５μｍ未満であっても、基板上でのアーキングを抑制することができる。
【００５３】
また、本発明によれば、導電性層の第１の部分と第２の部分との間を従来よりも広い５μｍ以上としたので、これらの間の電位差が大きくても、電界強度を小さくすることができ、基板上でのアーキングを抑制することができる。
【００５４】
さらに、本発明によれば、誘電性層をスピン塗布で形成された多孔質材料で構成したので、成膜段階でＣＶＤのようなチャージが存在せず、またチャージが逃げやすく、残存するチャージを少なくすることができ、基板上でのアーキングを抑制することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電子デバイスを形成するための層構成を有する積層構造を示す断面図。
【図２】本発明の一実施形態に係る電子デバイスの構造をプラズマエッチングにより形成した状態を示す断面図。
【図３】本発明の電子デバイスのエッチングを行うためのエッチング装置の一例を示す概略構成図。
【図４】図３のエッチング装置におけるダイポールリング磁石とチャンバー内部の状態を模式的に示す断面図。
【図５】図２の半導体装置をエッチングしている際の帯電状態を模式的に示す図。
【図６】第１の実施形態に対応する実験を説明するための図。
【図７】第２の実施形態に対応する実験を説明するための図。
【図８】第３の実施形態に対応する実験を説明するための図。
【符号の説明】
１；Ｓｉ基板
２，４；誘電性層
３；導電性層
５；レジスト膜
６；ホール
７；トレンチ
Ｗ；半導体ウエハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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