(57)【要約】【課題】回路変更前に実行したテストパターンを用いて回路変更後の論理シミュレーションを行う場合、回路変更により論理に影響を受ける箇所のみを抽出して論理シミュレーションを行い、論理シミュレーションの実行時間を短縮する論理シミュレーション装置を得ること。【解決手段】回路接続情報比較部２は、変更前の回路接続情報と変更後の回路接続情報とを比較して変更されたセルを探索する。回路探索部４は、変更後の回路接続情報から変更されたセルにより影響を受けるロジックコーンを探索する。割付処理部６は、変更されたセルにより影響を受けるロジックコーン内のセルにのみ、遅延値、イベント伝達情報およびタイミングチェック値を割り付け、シミュレーション実行部８は、遅延値、イベント伝達情報およびタイミングチェック値を割り付けられたセルのみを対象として論理シミュレーションを行う。【選択図】      図１
2004334795.tif 000002
【特許請求の範囲】
【請求項１】
セルの論理情報、セル固有のセル遅延値および状態保持機能を有するセルであるレジスタのタイミング情報が定義されているライブラリと、半導体集積回路の各外部入力ピンに印加する信号および印加する時刻が定義されているテストパターンとに基づいて、半導体集積回路の機能を実現するための各セルのセル情報とセル間の接続を示すセルの接続情報とが定義されている回路接続情報の論理シミュレーションを行う論理シミュレーション装置において、
回路変更前の回路接続情報と回路変更後の回路接続情報とを比較して、該回路変更後の回路接続情報に追加されたセル、削除されたセルおよび変更されたセルを全て探索して、これら探索したセルの情報である変更箇所情報を生成する回路接続情報比較部と、
前記変更箇所情報に基づいて、前記回路変更後の回路接続情報の中で前記変更箇所情報内のセルにより影響を受けるロジックコーンを探索する回路探索部と、
前記ライブラリに基づいて、前記影響を受けるロジックコーン内のセルにのみ、遅延値、イベント伝達情報およびタイミングチェック値を割り付ける割付処理部と、
前記テストパターンに基づいて前記回路変更後の回路接続情報の論理シミュレーションを行う際に、前記割付処理部において遅延値、イベント伝達情報およびタイミングチェック値を割り付けられたセルのみを対象として論理シミュレーションを行うシミュレーション実行部と、
前記論理シミュレーションの結果を所定のフォーマットで出力するシミュレーション結果出力部と、
を備えることを特徴とする論理シミュレーション装置。
【請求項２】
前記回路探索部は、
前記回路変更後の回路接続情報内のセルの中でレジスタまたは外部出力ピンを始点として、レジスタまたは外部入力ピンに到達するまで前記回路変更後の回路接続情報のセルの接続情報をバックトレースして、前記回路変更後の回路接続情報を前記始点となるレジスタまたは外部出力ピンの論理を決定する組み合わせ回路の集合であるロジックコーンに分割する分割処理部と、
前記各ロジックコーンの中から、前記変更箇所情報内のセルが含まれているロジックコーンを探索して、探索したロジックコーンを前記変更箇所情報内のセルにより影響を受けるロジックコーンとしてシミュレーション対象のロジックコーンに決定する第１の探索部と、
前記各ロジックコーンの中から、前記シミュレーション対象のロジックコーンの入力に影響を与えるロジックコーンおよび前記シミュレーション対象のロジックコーンが影響を与えるロジックコーンを探索して、探索したロジックコーンを前記変更箇所情報内のセルにより影響を受けるロジックコーンとしてシミュレーション対象のロジックコーンに決定する第２の探索部と、
を備えたことを特徴とする請求項１に記載の論理シミュレーション装置。
【請求項３】
前記回路変更前の回路接続情報の論理シミュレーションを実行した際に出力された該回路変更前の回路接続情報に含まれる全てのレジスタのタイミングチェックの実行状況およびその結果、該回路変更前の回路接続情報に含まれる全てのレジスタのイベント変化情報、または該回路変更前の回路接続情報に含まれる全ての外部入力ピンのイベント変化情報を含むシミュレーション結果を読み込むシミュレーション情報入力部、
をさらに備えたことを特徴とする請求項１または２に記載の論理シミュレーション装置。
【請求項４】
前記割付処理部は、
前記読み込んだシミュレーション結果に前記タイミングチェックの実行状況およびその結果が含まれる場合には、前記前記変更箇所情報内のセルにより影響を受ける各ロジックコーンの中で、前記変更箇所情報内のセルを含むロジックコーンに影響を与えるロジックコーンのレジスタには、遅延値およびイベント伝達情報のみを割り付けることを特徴とする請求項３に記載の論理シミュレーション装置。
【請求項５】
前記割付処理部は、
前記読み込んだシミュレーション結果にレジスタのイベント変化情報が含まれる場合には、前記前記変更箇所情報内のセルにより影響を受ける各ロジックコーンの中で、前記変更箇所情報内のセルを含むロジックコーンに影響を与えるロジックコーンのレジスタには、遅延値、イベント伝達情報およびタイミングチェック値を割り付けず、
前記シミュレーション実行部は、
前記前記変更箇所情報内のセルを含むロジックコーンのレジスタのイベント変化に前記読み込んだシミュレーション結果のイベント変化情報を用いることを特徴とする請求項３または４に記載の論理シミュレーション装置。
【請求項６】
前記シミュレーション結果出力部は、
前記読み込んだシミュレーション結果に外部出力ピンのイベント変化情報が含まれていた場合には、前記半導体集積回路の外部出力ピンの中で、前記シミュレーション実行部から出力されたシミュレーション結果に含まれていない外部出力ピンのイベント変化については、前記読み込んだシミュレーション結果に含まれる外部出力ピンのイベント変化情報を用いて、半導体集積回路の全ての外部出力ピンのシミュレーション結果を出力することを特徴とする請求項３〜５の何れか一つに記載の論理シミュレーション装置。
【請求項７】
前記割付処理部は、
イベント伝達処理の設定と遅延値の設定を行ったセルの動作スイッチを動作を抑止しないように設定し、イベント伝達処理の設定と遅延値の設定を行なわなかったセルの動作スイッチを動作を抑制するように設定し、
前記シミュレーション実行部は、
前記動作スイッチが動作を抑止しない設定であるセルに対してのみシミュレーションを実行することを特徴とする請求項１〜６の何れか一つに記載の論理シミュレーション装置。
【請求項８】
前記回路変更後の回路接続情報から、前記回路探索部において探索された前記変更箇所情報内のセルにより影響を受けるロジックコーンの回路接続情報を抽出して、論理シミュレーションを行う必要のある回路部分だけの回路接続情報を生成する回路接続情報生成部、
をさらに備え、
前記割付処理部は、
前記論理シミュレーションを行う必要のある回路部分だけの回路接続情報に含まれるセルに対して論理シミュレーション時のイベント伝達処理の設定、遅延値の設定、タイミングチェック値の割り付けを行い、
前記シミュレーション実行部は、
前記回路接続情報生成部において生成された回路接続情報に基づいて論理シミュレーションを実行することを特徴とする請求項１〜６の何れか一つに記載の論理シミュレーション装置。
【請求項９】
前記前記変更箇所情報内のセルにより影響を受けるロジックコーンに含まれる外部入力ピンには前記テストパターンで定義されている信号を印加し、前記前記変更箇所情報内のセルにより影響を受けるロジックコーンに含まれない外部入力ピンには信号を印加しないように制御するテストパターン入力部、
をさらに備えたことを特徴とする請求項１〜６の何れか一つに記載の論理シミュレーション装置。
【請求項１０】
セルの論理情報、セル固有のセル遅延値および状態保持機能を有するセルのタイミング情報が定義されているライブラリと、半導体集積回路の各外部入力ピンに印加する信号および印加する時刻とが定義されているテストパターンとに基づいて、半導体集積回路の機能を実現するための各セルのセル情報とセル間の接続を示すセルの接続情報とが定義されている回路接続情報の論理シミュレーションを行う論理シミュレーション装置において、
変更前のライブラリと変更後のライブラリとを比較して、前記セル遅延値または前記状態保持機能を有するセルのタイミング情報が変更されたセルを全て探索して、これら探索したセルの情報である変更箇所情報を生成するライブラリ用の回路接続情報比較部と、
前記変更箇所情報に基づいて、前記回路接続情報の中で前記変更箇所情報内のセルにより影響を受けるロジックコーンを探索するライブラリ用の回路探索部と、
前記変更後のライブラリに基づいて、前記変更箇所情報内のセルにより影響を受けるロジックコーン内のセルにのみ、遅延値、イベント伝達情報およびタイミングチェック値を割り付ける割付処理部と、
前記テストパターンに基づいて前記回路接続情報の論理シミュレーションを行う際に、前記割付処理部において遅延値、イベント伝達情報およびタイミングチェック値を割り付けられたセルのみを対象として論理シミュレーションを行うシミュレーション実行部と、
前記論理シミュレーションの結果を所定のフォーマットで出力するシミュレーション結果出力部と、
を備えることを特徴とする論理シミュレーション装置。
【請求項１１】
セルの論理情報、セル固有のセル遅延値および状態保持機能を有するセルのタイミング情報が定義されているライブラリと、半導体集積回路の各外部入力ピンに印加する信号および印加する時刻とが定義されているテストパターンとに基づいて、半導体集積回路の機能を実現するための各セルとセル間の接続を示すセルの接続情報とが定義されている回路接続情報の論理シミュレーションを行う論理シミュレーション装置において、
変更前のテストパターンと変更後のテストパターンとを比較して、前記外部入力ピンに印加する信号または印加する時刻が変更された外部入力ピンに接続されているセルを全て探索して、これら探索したセルの情報である変更箇所情報を生成するテストパターン用の回路接続情報比較部と、
前記変更箇所情報に基づいて、前記回路接続情報の中で前記変更箇所情報内のセルにより影響を受けるロジックコーンを探索するテストパターン用の回路探索部と、
前記変更後のテストパターンに基づいて、前記変更箇所情報内のセルにより影響を受けるロジックコーン内のセルにのみ、遅延値、イベント伝達情報およびタイミングチェック値を割り付ける割付処理部と、
前記テストパターンに基づいて前記回路接続情報の論理シミュレーションを行う際に、前記割付処理部において遅延値、イベント伝達情報およびタイミングチェック値を割り付けられたセルのみを対象として論理シミュレーションを行うシミュレーション実行部と、
前記論理シミュレーションの結果を所定のフォーマットで出力するシミュレーション結果出力部と、
を備えることを特徴とする論理シミュレーション装置。
【請求項１２】
セルの論理情報、セル固有のセル遅延値および状態保持機能を有するセルのタイミング情報が定義されているライブラリと、半導体集積回路の各外部入力ピンに印加する信号および印加する時刻とが定義されているテストパターンと、セル間接続の配線遅延を定義する遅延情報とに基づいて、半導体集積回路の機能を実現するための各セルのセル情報とセル間の接続を示す接続情報とが定義されている回路接続情報の論理シミュレーションを行う論理シミュレーション装置において、
変更前の遅延情報と変更後の遅延情報とを比較して、前記配線遅延が変更されているセルを全て探索して、これら探索したセルの情報である変更箇所情報を生成する遅延用の回路接続情報比較部と、
前記変更箇所情報に基づいて、前記回路接続情報の中で前記変更箇所情報内のセルにより影響を受けるロジックコーンを探索する遅延用の回路探索部と、
前記テストパターンおよび前記変更後の遅延情報に基づいて、前記変更箇所情報内のセルにより影響を受けるロジックコーン内のセルにのみ、遅延値、イベント伝達情報およびタイミングチェック値を割り付ける割付処理部と、
前記テストパターンに基づいて前記回路接続情報の論理シミュレーションを行う際に、前記割付処理部において遅延値、イベント伝達情報およびタイミングチェック値を割り付けられたセルのみを対象として論理シミュレーションを行うシミュレーション実行部と、
前記論理シミュレーションの結果を所定のフォーマットで出力するシミュレーション結果出力部と、
を備えることを特徴とする論理シミュレーション装置。
【請求項１３】
前記回路探索部は、
前記回路接続情報内のセルの中で状態保持機能を有するレジスタまたは外部出力ピンを始点として、レジスタまたは外部入力ピンに到達するまで前記回路接続情報のセルの接続情報をバックトレースして、前記回路接続情報を前記始点となるレジスタまたは外部出力ピンの論理を決定する組み合わせ回路の集合であるロジックコーンに分割する分割処理部と、
前記各ロジックコーンの中から、前記変更箇所情報内のセルが含まれているロジックコーンを探索して、探索したロジックコーンを前記変更箇所情報内のセルにより影響を受けるロジックコーンとしてシミュレーション対象のロジックコーンに決定する第１の探索部と、
前記各ロジックコーンの中から、前記シミュレーション対象のロジックコーンの入力に影響を与えるロジックコーンおよび前記シミュレーション対象のロジックコーンが影響を与えるロジックコーンを探索して、探索したロジックコーンを前記変更箇所情報内のセルにより影響を受けるロジックコーンとしてシミュレーション対象のロジックコーンに決定する第２の探索部と、
を備えたことを特徴とする請求項１０〜１２の何れか一つに記載の論理シミュレーション装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の論理を検証するための論理シミュレーション装置に関するものであり、特に、すでに一度論理シミュレーションを実行した後、回路変更が生じた場合に論理シミュレーションを行う場合に、論理シミュレーション時間を短縮する論理シミュレーション装置に関するものである。
【０００２】
【従来の技術】
近年、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の１チップの搭載ゲート規模も大きくなり、高性能・高機能の半導体集積回路が１チップで実現可能となっている。そのため、設計工程において半導体集積回路の回路記述が所望の機能を実現しているかを検証するためのテストパターン数も増加し、論理シミュレーションにかかる時間も膨大なものとなっている。
【０００３】
回路記述の論理シミュレーションを行う場合、複数のテストパターンを用いて論理シミュレーションを行う。そして、全てのテストパターンで期待通りの出力を得られたかを確認する。ここで、あるテストパターンで期待通りの出力を得られなかった場合には、その原因を解析して、回路記述の修正を行う。回路記述を修正した場合には、修正した個所により他の回路に影響が無いかを確認するために、再度全てのテストパターンで論理シミュレーションを行わなければならず、非常に時間がかかってしまうという問題があった。
【０００４】
このような問題を改善するために、従来技術では、論理シミュレーションにおいて回路記述に変更を加えた場合、回路記述内の変更箇所をロジックコーン単位で自動的に特定し、複数のテストパターンを変更箇所と関係するものとしないものとに分類して、２回目以降の論理シミュレーションは、全てのテストパターンを用いずに、変更箇所と関係するテストパターンのみを用いて行うようにしている（たとえば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−１４３７１号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、回路変更後の論理シミュレーションにおいてテストパターンの数を限定することで全体の論理シミュレーション時間を短縮することはできるが、変更箇所に関係するテストパターンの実行時間を短縮することはできないという問題があった。
【０００７】
また、上記従来技術では、ライブラリ、遅延情報またはテストパターンの一部に変更があった場合には、すべてのテストパターンを用いて論理シミュレーションをやり直さなければならないという問題があった。
【０００８】
この発明は上記に鑑みてなされたもので、回路変更前に実行したテストパターンを用いて回路変更後の論理シミュレーションを行う場合、ライブラリ、遅延情報またはテストパターンの変更により論理シミュレーションを行う場合に、これらの変更により論理に影響を受ける箇所のみを抽出して論理シミュレーションを実行することで、変更後のシミュレーションの実行時間を短縮する論理シミュレーション装置を得ることを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかる論理シミュレーション装置は、セルの論理情報、セル固有のセル遅延値および状態保持機能を有するセルであるレジスタのタイミング情報が定義されているライブラリと、半導体集積回路の各外部入力ピンに印加する信号および印加する時刻が定義されているテストパターンとに基づいて、半導体集積回路の機能を実現するための各セルのセル情報とセル間の接続を示すセルの接続情報とが定義されている回路接続情報の論理シミュレーションを行う論理シミュレーション装置において、回路変更前の回路接続情報と回路変更後の回路接続情報とを比較して、該回路変更後の回路接続情報に追加されたセル、削除されたセルおよび変更されたセルを全て探索して、これら探索したセルの情報である変更箇所情報を生成する回路接続情報比較部と、前記変更箇所情報に基づいて、前記回路変更後の回路接続情報の中で前記変更箇所情報内のセルにより影響を受けるロジックコーンを探索する回路探索部と、前記ライブラリに基づいて、前記影響を受けるロジックコーン内のセルにのみ、遅延値、イベント伝達情報およびタイミングチェック値を割り付ける割付処理部と、前記テストパターンに基づいて前記回路変更後の回路接続情報の論理シミュレーションを行う際に、前記割付処理部において遅延値、イベント伝達情報およびタイミングチェック値を割り付けられたセルのみを対象として論理シミュレーションを行うシミュレーション実行部と、前記論理シミュレーションの結果を所定のフォーマットで出力するシミュレーション結果出力部とを備えることを特徴とする。
【００１０】
この発明によれば、回路変更前の回路接続情報から回路変更後の回路接続情報への変更箇所により影響を受けるロジックコーンを探索して、探索した変更箇所により影響を受けるロジックコーン内の各セルだけを論理シミュレーションの対象として論理シミュレーションを実行するようにしている。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかる論理シミュレーション装置の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１および図２を用いてこの発明の実施の形態１を説明する。図１は、この発明における実施の形態１の論理シミュレーション装置の構成を示すブロック図である。この発明における実施の形態１の論理シミュレーション装置は、回路接続情報入力処理部１、回路接続情報比較部２、変更箇所情報格納部３、回路探索部４、回路接続情報格納部５、割付処理部６、テストパターン入力部７、シミュレーション実行部８およびシミュレーション結果出力部９を備えている。
【００１３】
回路接続情報入力処理部１は、回路変更前の回路接続情報および回路変更後の回路接続情報を、たとえば、リスト構造など論理シミュレーション装置内で処理可能なデータ構造に変換して、変換した内部データ構造を格納する。回路接続情報とは、所望の機能を実現させるために用いる各セルのセル情報とセル間の接続を示すセルの接続情報とが定義されている、いわゆる、ネットリストである。
【００１４】
回路接続情報比較部２は、回路接続情報入力処理部１において入力処理が行われた回路変更前の回路接続情報と回路変更後の回路接続情報とを比較して、回路変更前の回路接続情報に追加、削除または変更されたセルの情報を探索する。
【００１５】
変更箇所情報格納部３は、回路接続情報比較部２において探索された追加、削除または変更されたセルの情報である変更箇所情報を格納する。
【００１６】
回路探索部４は、変更箇所情報格納部３に格納されている変更箇所情報に基づいて、変更箇所情報内のセルが回路変更後の回路接続情報のどの部分であるかを特定し、変更箇所情報内のセルにより影響を受ける回路を探索する。
【００１７】
回路接続情報格納部５は、回路探索部４において探索された変更箇所情報内のセルにより影響を受ける回路の接続情報を格納する。
【００１８】
割付処理部６は、回路接続情報入力処理部１に格納されている回路変更後の回路接続情報の内部データ構造と回路接続情報格納部５に格納されている変更箇所情報内のセルにより影響を受ける回路の接続情報とライブラリに基づいて、各セルに対して論理シミュレーション時のイベント伝達処理の設定、遅延値の設定、タイミングチェック値の割り付けを行う。ライブラリには、セルの論理情報とセル固有のセル遅延値と状態保持機能を有するセルであるレジスタのタイミング情報（セットアップタイム、ホール・タイム、リカバリータイムなど）とが定義されている。
【００１９】
テストパターン入力部７は、回路変更後の回路接続情報の論理シミュレーションを行うテストパターンを読み込む。
【００２０】
シミュレーション実行部８は、テストパターン入力部７において読み込まれたテストパターンと、回路接続情報入力処理部１に格納されている内部データ構造の回路変更後の回路接続情報と、割付処理部６で割り付けられたイベント伝達処理の設定、遅延値の設定、タイミングチェック値とに基づいて、論理シミュレーションを実行する。
【００２１】
シミュレーション結果出力部９は、シミュレーション実行部８において実行された論理シミュレーションの結果を所定のフォーマットに変換して出力する。
【００２２】
つぎに、図２を参照して、この実施の形態１における論理シミュレーション装置の動作を説明する。図２は、回路変更前の半導体集積回路２０と回路変更後の半導体集積回路２０ａとを示している回路変更前の半導体集積回路２０は、回路２１〜２６構成され、回路変更後の半導体集積回路２０ａは、回路２１〜２４，２５ａ，２６で構成されている。すなわち、半導体集積回路２０の回路２５に回路変更が施され、回路２５ａになっている。なお、回路２１〜２６，２５ａは、後述するロジックコーンと呼ばれる組み合わせ回路の集合である。
【００２３】
回路接続情報入力処理部１は、回路変更前の回路接続情報として半導体集積回路２０の回路接続情報を、回路変更後の回路接続情報として半導体集積回路２０ａの回路接続情報を読み込み、それぞれの回路接続情報を論理シミュレーション装置内部で処理可能な内部データ構造に変換して格納する。
【００２４】
回路接続情報比較部２は、内部データ構造に変換された回路変更前の論理接続情報と回路変更後の論理接続情報とを比較して、回路変更前の回路接続情報に対して、回路変更後の回路接続情報に追加されているセル、削除されているセルまたは変更されているセルの情報を探索する。ここでは、回路２５に対して、回路２５ａに追加されているセル、削除されているセルまたは変更されているセルの情報が全て探索される。回路接続情報比較部２は、探索したセルの情報を内部データ構造に対応させて変更箇所情報として変更箇所情報格納部３に格納する。
【００２５】
回路探索部４は、変更箇所情報格納部３に格納されている変更箇所情報内のセルの個々の情報に基づいて、変更箇所情報内のセルが回路変更後の回路接続情報のどの部分であるかを特定し、その変更箇所情報内のセルにより影響を受ける回路をすべて探索する。そして、探索した変更箇所情報内のセルにより影響を受ける回路の接続情報を回路接続情報格納部５に格納する。半導体集積回路２０ａの場合、回路２５ａが変更されているので、回路２５ａの出力と接続されている回路２６と、回路２５ａの入力に影響を与える回路２２，２３が探索され、これらの回路の接続情報が回路接続情報格納部５に格納される。なお、回路探索部４の詳細な探索動作については、実施の形態２で説明する。
【００２６】
割付処理部６は、回路接続情報入力処理部１において内部データ構造に変換された回路変更後の回路接続情報と、回路接続情報格納部５に格納されている変更箇所情報内のセルにより影響を受ける回路の接続情報とを読み出す。そして、変更箇所情報内のセルにより影響を受ける回路の接続情報に基づいて、回路変更後の回路接続情報内の変更箇所情報内のセルにより影響を受ける全てのセルに対して、論理シミュレーションに必要な遅延値の割り付け、イベント伝播処理の設定およびタイミングチェックが必要なセルに対してのタイミングチェック値の割り付けを行う。半導体集積回路２０ａの場合は、回路２２，２３，２５ａ，２６内のセルに対して、遅延値の割り付け、イベント伝播処理の設定およびタイミングチェックが必要なセルに対してのタイミングチェック値の割り付けを行う。
【００２７】
割付処理部６は、回路変更後の回路接続情報内の変更箇所情報内のセルにより影響を受けないセルに対しては、遅延値の割り付け、イベント伝播処理の設定およびタイミングチェック値の割り付けを行わない。半導体集積回路２０ａの場合は、回路２１，２４内のセルに対しては、遅延値の割り付け、イベント伝播処理の設定およびタイミングチェックが必要なセルに対してのタイミングチェック値の割り付けを行わない。
【００２８】
また、回路変更後の回路接続情報に定義されている全てのセルに対して、シミュレーション実行部８においてセルの動作を抑止する、しないを切り替える動作スイッチが設けられており、割付処理部６は、遅延値の割り付け、イベント伝達処理の設定およびタイミングチェック値の割り付けを行ったセルの動作スイッチは動作の抑止を行わないように、遅延値の割り付け、イベント伝達処理の設定およびタイミングチェック値の割り付けを行わなかったセルの動作スイッチは動作の抑止を行うように設定する。半導体集積回路２０ａの場合、割付処理部６は、回路２１，２４内のセルの動作スイッチを動作を抑止するように設定し、回路２２，２３，２５ａ，２６内のセルの動作スイッチを動作を抑止しないように設定する。
【００２９】
テストパターン入力部７は、テストパターンを読み込み、シミュレーション実行部８がシミュレーション実行可能なフォーマットに変換して、シミュレーション実行部８に出力する。
【００３０】
シミュレーション実行部８は、テストパターン入力部７から印加される外部入力ピンの信号を回路接続情報入力処理部１に格納されている内部データ構造の回路変更後の回路接続情報の外部入力ピンに印加して、動作スイッチが動作を抑止しないように設定されているセルに対してのみ、割り付けられている遅延値およびタイミングチェック値、イベント伝達設定に基づいて論理シミュレーションを実行する。そして、論理シミュレーション結果をシミュレーション結果出力部９に出力する。シミュレーション結果出力部９は、論理シミュレーション結果を所定のフォーマットで出力する。半導体集積回路２０ａの場合、シミュレーション実行部８は、回路２２，２３，２５ａ，２６に対して論理シミュレーションを実行し、シミュレーション結果出力部９は、回路２６から出力されるシミュレーション結果を所定のフォーマットで出力する。
【００３１】
このようにこの実施の形態１では、回路変更前の回路接続情報から回路変更後の回路接続情報への変更箇所により影響を受けるロジックコーンを探索して、探索した変更箇所情報内のセルにより影響を受けるロジックコーン内の各セルだけを論理シミュレーションの対象として論理シミュレーションを実行するようにしているため、論理シミュレーションの実行時間を短縮することができる。
【００３２】
実施の形態２．
図３〜図６を用いて本発明の実施の形態２を説明する。この実施の形態２では、実施の形態１の回路探索部４について詳細に説明する。
【００３３】
図３は、図１に示した実施の形態１の回路探索部４の構成を示すブロック図である。この実施の形態２における論理シミュレーション装置の回路探索部４は、変更箇所情報入力部４１、分割処理部４２、第１の探索部４３および第２の探索部４４を備えている。
【００３４】
変更箇所情報入力部４１は、変更箇所情報格納部３に格納されている変更箇所情報を読み出して、第１の探索部４３に出力するインターフェース機能を備えている。
【００３５】
分割処理部４２は、回路接続情報入力処理部１に格納されている内部データ構造の回路変更後の回路接続情報をロジックコーン単位に分割する。
【００３６】
第１の探索部４３は、変更箇所情報入力部４１において読み出した変更箇所情報に基づいて、変更箇所情報内のセルがロジックコーン単位に分割された回路変更後の回路接続情報のどのロジックコーンに含まれているかを探索する。そして、探索した変更箇所情報内のセルが含まれるロジックコーンをシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する。
【００３７】
第２の探索部４４は、回路接続情報格納部５に格納されたシミュレーション対象のロジックコーンに影響を与えるロジックコーンおよびシミュレーション対象のロジックコーンが影響を与えるロジックコーンを探索する。そして、探索したロジックコーンをシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する。
【００３８】
なお、第１の探索部４３および第２の探索部４４において探索されたシミュレーション対象のロジックコーンは、変更箇所情報内のセルにより影響を受けるロジックコーンであり、実施の形態１でいうところの変更箇所情報内のセルにより影響を受ける回路に対応する。
【００３９】
図４および図５，図６のフローチャートを参照して、この実施の形態２における論理シミュレーション装置の回路探索部４の動作を説明する。
【００４０】
分割処理部４２は、回路接続情報入力処理部１に格納されている内部データ構造の回路変更後の回路接続情報を読み込み、回路変更後の回路接続情報をロジックコーン単位に分割する。たとえば、回路変更後の回路接続情報の回路内のレジスタ、外部入力ピンおよび外部出力ピンを全て探索し、探索した各レジスタおよび各外部出力ピンを始点として、レジスタまたは外部入力ピンに到達するまで、回路変更後の回路接続情報をバックトレースして、始点となるレジスタまたは外部出力ピンの論理を決定する組み合わせ回路を探索する。具体的には、レジスタまたは外部出力ピンを始点として、レジスタの入力ピンに接続されているセル、または、外部出力ピンに接続されているセルを探索し、探索したセルの入力ピンが接続されているセルを探索して、レジスタまたは外部入力ピンに達するまで繰り返し、レジスタまたは外部出力ピンからレジスタまたは外部入力ピンに到達するまで探索した組み合わせ回路をロジックコーンとして登録する。ロジックコーンを登録する際には、ロジックコーンに対応してそのロジックコーンの入力となるレジスタまたは外部入力ピンおよびロジックコーンの終点となるレジスタまたは外部出力ピンも登録する。分割処理部４２は、回路変更後の回路接続情報の全ての外部出力ピンおよびレジスタに対して、このような検索動作を行って、回路変更後の回路接続情報の回路をロジックコーンに分割して、分割したロジックコーンを登録する。
【００４１】
分割処理部４２は、図４に示す半導体集積回路２０ｂの場合、外部出力ピン６０を探索の始点としてロジックコーン５３、外部出力ピン６１を探索の始点としたロジックコーン５６、レジスタＲ１を検索の始点としたロジックコーン５２、レジスタＲ２を検索の始点としたロジックコーン５５、レジスタＲ３を検索の始点としたロジックコーン５７、レジスタＲ４を検索の始点としたロジックコーン５１およびレジスタＲ５を検索の始点としたロジックコーン５４の７つのロジックコーン単位に分割する。そして、入力が外部入力ピン６３，６４であり終点がレジスタＲ４であるロジックコーン５１、入力がレジスタＲ４であり終点がレジスタＲ１であるロジックコーン５２、入力がレジスタＲ１であり終点が外部出力ピン６０であるロジックコーン５３、入力が外部入力ピン６５，６６であり終点がレジスタＲ５であるロジックコーン５４、入力がレジスタＲ５であり終点がレジスタＲ２であるロジックコーン５５、入力がレジスタＲ２，Ｒ３であり終点が外部出力ピン６１であるロジックコーン５６および入力が外部入力ピン６７であり終点がレジスタＲ３であるロジックコーン５７を登録する。
【００４２】
変更箇所情報入力部４１において読み出した変更箇所情報には、回路変更前の回路接続情報から回路変更後の回路接続情報の変更箇所として、回路変更前の回路接続情報から削除されたセル、追加されたセルおよび変更されたセルの情報が含まれている。第１の探索部４３は、これらのセルが分割処理部４２において登録したロジックコーンのどのロジックコーンに含まれているかを探索する。そして、探索したロジックコーンをシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する。図４の場合は、回路変更のあった変更箇所７０は、ロジックコーン５５に含まれているので、第１の探索部４３は、ロジックコーン５５をシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する。
【００４３】
第２の探索部４４は、回路接続情報格納部５に格納されたシミュレーション対象のロジックコーンに影響を与えるロジックコーンおよびシミュレーション対象のロジックコーンが影響を与えるロジックコーンを探索する。そして、探索したロジックコーンをシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する。
【００４４】
図５のフローチャートを参照して、回路接続情報格納部５に格納されているシミュレーション対象のロジックコーンが影響を与えるロジックコーンの探索処理について詳細に説明する。第２の探索部４４は、シミュレーション対象のロジックコーンの終点であるレジスタを得る（ステップＳ１１）。図４の場合は、ロジックコーン５５がシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納されているので、ロジックコーン５５の終点となるレジスタＲ２を得る。
【００４５】
第２の探索部４４は、分割処理部４２において登録されたロジックコーンの中から、ロジックコーンの終点であるレジスタをロジックコーンの入力とするロジックコーンを探索する。そして、探索したロジックコーンをシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する（ステップＳ１２）。図４の場合、第２の探索部４４は、ロジックコーン５１〜５４，５６，５７の中から、レジスタＲ２を入力とするロジックコーン５６を探索する。そして、ロジックコーン５６をシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する。
【００４６】
第２の探索部４４は、探索したロジックコーンの終点が外部出力ピンとなるまで、探索したロジックコーンの終点を入力とするロジックコーンを分割処理部４２において登録されたロジックコーンの中から探索して、探索したロジックコーンをシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する動作を繰り返す（ステップＳ１２，Ｓ１３）。
【００４７】
探索したロジックコーンの終端が外部出力ピンになるロジックコーンまで到達すると、第２の探索部４４は、他にシミュレーション対象となっているロジックコーンがあるかを判断して、シミュレーション対象となっているロジックコーン全てに対して、シミュレーション対象となっているロジックコーンの終点を入力とするロジックコーンを探索して、探索したロジックコーンをシミュレーション対象となるロジックコーンとして回路接続情報格納部５に格納する動作を行う（ステップＳ１１〜Ｓ１４）。図４の場合は、ロジックコーン５６の終点が外部出力ピン６１であるので、第２の探索部４４は、ロジックコーン５６を探索してシミュレーション対象として回路接続情報格納部５に格納されたロジックコーンが影響を与えるロジックコーンの探索処理を終了する。
【００４８】
つぎに、図６のフローチャートを参照して、シミュレーション対象として登録されたロジックコーンに影響を与えるロジックコーンの探索処理について詳細に説明する。第２の探索部４４は、シミュレーション対象として登録されたロジックコーンの入力であるレジスタを得る（ステップＳ１２）。図４の場合は、ロジックコーン５５，５６がシミュレーション対象のロジックコーンとして登録されている。まず、ロジックコーン５５の入力となるレジスタＲ５を得る。
【００４９】
第２の探索部４４は、分割処理部４２において登録されたロジックコーンの中から、ロジックコーンの入力を終点とするロジックコーンを探索して、探索したロジックコーンをシミュレーション対象のロジックコーンとして登録する（ステップＳ２２）。図４の場合、第２の探索部４４は、ロジックコーン５１〜５４，５６，５７の中から、レジスタＲ５を終点とするロジックコーン５４を探索する。そして、ロジックコーン５４をシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する。
【００５０】
第２の探索部４４は、探索したロジックコーンの入力が外部入力ピン二到達するまで、探索したロジックコーンの入力を終点とするロジックコーンを分割処理部４２において登録されたロジックコーンの中から探索して、探索したロジックコーンをシミュレーション対象のロジックコーンとして回路接続情報格納部５に格納する動作を繰り返す（ステップＳ２２，Ｓ２３）。
【００５１】
探索したロジックコーンの入力が外部入力ピンとなるロジックコーンまで到達すると、第２の探索部４４は、他にシミュレーション対象となっているロジックコーンがあるかを判断して、シミュレーション対象となっているロジックコーン全てに対して、シミュレーション対象となっているロジックコーンの入力を終点とするロジックコーンを探索して、探索したロジックコーンをシミュレーション対象となるロジックコーンとして回路接続情報格納部５に格納する動作を行う（ステップＳ２１〜Ｓ２４）。図４の場合、第２の探索部４４は、ロジックコーン５４をシミュレーション対象のロジックコーンとして登録した後、ロジックコーン５６の入力となるレジスタＲ３を得て、レジスタＲ３を終点とするロジックコーン５７を探索する。そして、ロジックコーン５７をシミュレーション対象のロジックコーンとして登録する。ロジックコーン５７の入力は外部入力ピン６７であり、シミュレーション対象として登録されているロジックコーンは他に存在しないので、第２の探索部４４は、シミュレーション対象として回路接続情報格納部５に格納されたロジックコーンに影響を与えるロジックコーンの探索処理を終了する。
【００５２】
このようにこの実施の形態２では、回路変更後の回路接続情報をレジスタまたは外部入力ピンを始点としてレジスタまたは外部出力ピンの論理を決定する組み合わせ回路の集合であるロジックコーンに分割して、分割したロジックコーンの中から変更箇所を含むロジックコーンを探索する。そして、ロジックコーン単位で、変更箇所により影響を受けるロジックコーンおよび変更箇所を含むロジックコーンに影響を与えるロジックコーンを探索して、論理シミュレーションを行う必要のあるロジックコーンを決定するようにしているため、効率よく回路変更後の回路接続情報に定義されているセルの中から、論理シミュレーションを行う必要のあるセルを特定することができる。
【００５３】
実施の形態３．
図７を用いて本発明の実施の形態３を説明する。図７は、この発明における実施の形態３の論理シミュレーション装置の構成を示すブロック図である。この発明における実施の形態３の論理シミュレーション装置は、図１に示した実施の形態１の論理シミュレーション装置に、シミュレーション情報入力部１０が追加されている。実施の形態１と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
【００５４】
シミュレーション結果出力部９は、シミュレーション実行部８において実行された論理シミュレーションの結果を所定のフォーマットに変換して出力するとともに、回路接続情報に含まれる全ての状態保持機能を有するセルであるレジスタのタイミングチェックの実行状況およびその結果をシミュレーション結果として出力する。
【００５５】
シミュレーション情報入力部１０は、シミュレーション結果出力部９により出力されたシミュレーション結果を読み込むインターフェース機能を有する。
【００５６】
つぎに、この実施の形態３の論理シミュレーション装置の動作を説明する。なお、回路接続情報入力処理部１が回路変更前の回路接続情報および回路変更後の回路接続情報を読み込み、回路接続情報比較部２が回路変更前の回路接続情報および回路変更後の回路接続情報を比較して変更箇所情報を変更箇所情報格納部３に格納し、回路探索部４が変更箇所情報格納部３に格納されている変更箇所情報に基づいてシミュレーション対象となるロジックコーンを回路接続情報格納部５に格納する動作については、実施の形態１および実施の形態２と同様の動作となるので、ここではその説明を省略する。
【００５７】
また、論理シミュレーション装置のシミュレーション実行部８は、図２に示したように、テストパターン３０を用いて回路変更前の半導体集積回路２０の回路接続情報に通常の論理シミュレーションを実行し、シミュレーション結果出力部９は、半導体集積回路２０の回路接続情報に含まれる全ての各レジスタのタイミングチェックの実行状況およびその結果をシミュレーション結果３１として出力しているものとする。
【００５８】
シミュレーション情報入力部１０は、テストパターン３０を用いて回路変更前の半導体集積回路２０に対して論理シミュレーションを行った結果であるシミュレーション結果３１を読み込み、割付処理部６に出力する。
【００５９】
割付処理部６は、回路接続情報格納部５に格納されているシミュレーション対象となるロジックコーンの中から、回路探索部４の第１の探索部４３において探索された変更箇所情報内のセルを含むロジックコーンの終点となるレジスタに影響を受けないロジックコーンを全て探索する。図４の場合、第１の探索部４３において変更箇所７０を含むロジックコーン５５により影響を受けるロジックコーンとして探索されたロジックコーンはロジックコーン５５であり、回路接続情報格納部５に格納されているシミュレーション対象となるロジックコーンは、ロジックコーン５４〜５７である。ロジックコーン５４〜５７の中で、ロジックコーン５５のレジスタにより影響を受けるロジックコーンはロジックコーン５６だけである。ロジックコーン５４は、ロジックコーン５５に影響を与えるロジックコーンであり、ロジックコーン５７は、ロジックコーン５６に影響を与えるロジックコーンである。したがって、割付処理部６は、変更箇所情報内のセルを含むロジックコーンの終点となるレジスタに影響を受けないロジックコーンとして、ロジックコーン５４，５７を探索する。
【００６０】
シミュレーション実行部８は、テストパターン入力部７より入力されたテストパターン３０に基づいて論理シミュレーションを行う際に、割付処理部６において探索された変更箇所情報内のセルを含むロジックコーンの終点となるレジスタに影響を受けないロジックコーンのレジスタに対しては、タイミングチェックを行わずに、シミュレーション情報入力部１０において読み込まれたシミュレーション結果内の各レジスタのタイミングチェックの実行状況およびその結果をいてシミュレーションを行う。図２の場合は、レジスタＲ５とレジスタＲ３のタイミングチェックを行わない。
【００６１】
このようにこの実施の形態３では、シミュレーション対象となっているロジックコーンの中で、テストパターンを印加した場合に、回路変更前と同一のタイミングで動作するレジスタに対しては、回路変更前のタイミングチェックの実行状況およびその結果を用いるようにしているため、論理シミュレーションの実行時間を短縮することができる。
【００６２】
実施の形態４．
実施の形態３では、回路変更前の半導体集積回路の論理シミュレーションを行う際に、シミュレーション結果として、各レジスタのタイミングチェックの実行状況およびその結果を出力しておき、回路変更後の半導体集積回路の論理シミュレーションを行う際に、回路変更により影響を受けないレジスタに対するタイミングチェックを行わずに、タイミングチェックの実行情報およびその結果を用いるようにしたが、この実施の形態４では、回路変更前の半導体集積回路の論理シミュレーションを行う際に、シミュレーション結果として、各レジスタの出力のイベント変化の情報を出力しておく。
【００６３】
割付処理部６は、実施の形態３で説明したように、回路接続情報格納部５に格納されているシミュレーション対象となるロジックコーンの中から、回路探索部４の第１の探索部４３において探索された変更箇所情報内のセルを含むロジックコーンの終点となるレジスタに影響を受けないロジックコーンを全て探索する。
【００６４】
シミュレーション実行部８は、レストパターン入力部より入力されたテストパターンに基づいて論理シミュレーションを行う際に、割付処理部６において探索された変更箇所情報内のセルを含むロジックコーンの終点となるレジスタに影響を受けないロジックコーンのレジスタのイベント変化については、シミュレーション情報入力部１０において読み込まれたシミュレーション結果内のイベント変化を用いて論理シミュレーションを行う。すなわち、外部入力ピンから変更箇所情報内のセルを含むロジックコーンの終点となるレジスタに影響を受けないロジックコーンのレジスタまでは、テストパターンにより外部入力ピンに印加された信号を回路変更後の回路接続情報のセルの接続順にイベント変化を伝播させるイベント処理を行うことなく、変更箇所情報内のセルを含むロジックコーンの終点となるレジスタに影響を受けないロジックコーンのレジスタからイベント変化を伝播して論理シミュレーションを行う。
【００６５】
図２の場合には、変更箇所情報内のセルを含むロジックコーン５５の終点となるレジスタＲ２に影響を受けないロジックコーンは、ロジックコーン５４，５７である。したがって、シミュレーション実行部８は、ロジックコーン５４の入力である外部入力ピン６５，６６からロジックコーン５４の終点であるレジスタＲ５までの組合せ回路についてはイベント変化を伝達するイベント処理を行わずに、シミュレーション情報入力部１０において読み込まれたシミュレーション結果内のレジスタＲ５のイベント変化を用いる。ロジックコーン５７についても、ロジックコーン５７の入力である外部入力ピン６７からロジックコーン５７の終点であるレジスタＲ３までの組合せ回路についてはイベント変化を伝達するイベント処理を行わずに、シミュレーション情報入力部１０において読み込まれたシミュレーション結果内のレジスタＲ３のイベント変化を用いる。
【００６６】
このようにこの実施の形態４では、シミュレーション対象となっているロジックコーンの中で、変更箇所情報内のセルを含むロジックコーンに影響を与えるロジックコーンは、回路変更前の回路接続情報でシミュレーションを行ったテストパターンを印加した場合に、シミュレーション対象となっているロジックコーンの中で、変更箇所情報内のセルを含むロジックコーンに影響を与えるロジックコーンは、回路変更前と同じイベント変化を伝達することに着目して、変更箇所情報内のセルを含むロジックコーンの入力となるレジスタに外部入力ピンからのイベント変化を伝達するのではなく、回路変更前のイベント変化を利用するようにしているため、論理シミュレーションの実行時間を短縮することができる。
【００６７】
実施の形態５．
図８を用いてこの発明の実施の形態５を説明する。実施の形態３では、回路変更前の半導体集積回路の論理シミュレーションを行う際に、論理シミュレーション結果として、各レジスタのタイミングチェックの実行状況およびその結果を出力しておき、回路変更後の半導体集積回路の論理シミュレーションを行う際に、回路変更により影響を受けないレジスタに対するタイミングチェックを行わずに、タイミングチェックの実行情報およびその結果を用いるようにしたが、この実施の形態５では、回路変更前の半導体集積回路の論理シミュレーションを行う際に、論理シミュレーション結果として、外部出力ピンのイベント変化の情報を出力しておく。そして、回路変更があった場合、論理シミュレーション装置は、回路変更により影響のある回路のみの論理シミュレーションを行い、論理シミュレーション結果を出力する際に、論理シミュレーションを行わなかった回路に駆動される外部出力ピンについてはミュレーション結果内の外部出力ピンのイベント変化を用いて回路変更後の半導体集積回路の外部出力ピン全ての論理シミュレーション結果を出力するものである。
【００６８】
論理シミュレーション装置のシミュレーション実行部８は、図８に示したように、テストパターン３０を用いて回路変更前の半導体集積回路２０の回路接続情報に対して通常の論理シミュレーションを実行し、シミュレーション結果出力部９は、半導体集積回路２０の回路接続情報に含まれる外部出力ピンのイベント変化の情報をシミュレーション結果３１として出力しておく。一般的にテストパターンは複数あるので、図８の場合、テストパターンに対応させてシミュレーション結果を保存するシミュレーション結果データベース３２を作成している。
【００６９】
ここで、回路変更前の半導体集積回路２０の回路２５に回路変更が生じ、テストパターン３０を用いて回路変更後の半導体集積回路２０ａの論理シミュレーションを行うとする。論理シミュレーション装置は、実施の形態１で説明したように回路変更により影響のある回路のみの論理シミュレーションを実行する。図８の場合、シミュレーション実行部８は、回路変更のあった箇所である回路２５ａと回路２５ａの回路変更により影響を受ける回路２２，２３，２６の論理シミュレーションを実行する。
【００７０】
シミュレーション結果出力部９は、回路変更後の回路接続情報に定義されている外部出力ピンの中で、シミュレーション実行部８において論理シミュレーションを行った結果に含まれていない外部出力ピンを探索する。そして、シミュレーション情報入力部１０において読み込まれたシミュレーション結果の中から、探索した外部出力ピンのイベント変化を抽出する。
【００７１】
シミュレーション結果出力部９は、論理シミュレーションを行った結果の外部出力ピンのイベント変化と、シミュレーション情報入力部１０において読み込まれたシミュレーション結果から抽出した外部出力ピンのイベント変化とを、時間軸を合わせて合成して、回路変更後の回路接続情報に定義されている外部出力ピンのイベント変化をシミュレーション結果として出力する。図８に示した回路変更後の半導体集積回路２０ａの場合、シミュレーション結果出力部９は、回路２６により駆動される外部出力ピンに対してはシミュレーション実行部８において実行した今回のシミュレーション結果３４を出力し、回路変更により影響を受けない回路２４により駆動される外部出力ピンおよび回路２１により駆動される外部出力ピンに対しては前回のシミュレーション結果３３を出力して、回路変更後の半導体集積回路２０ａ全体のシミュレーション結果３５を出力する。
【００７２】
このようにこの実施の形態５では、変更箇所情報内のセルにより影響を受けるロジックコーン内の各セルだけを論理シミュレーションの対象として論理シミュレーションを実行し、論理シミュレーションを実行しなかったシミュレーション対象外のロジックコーンは、回路変更前の回路接続情報でシミュレーションを行ったテストパターンを印加した場合に、回路変更前と同じイベント変化を伝達することに着目して、回路変更前のシミュレーション結果のイベント変化を利用するようにしているため、シミュレーション実行時間を短縮して、半導体集積回路の全ての外部出力ピンのシミュレーション結果を得ることができる。
【００７３】
なお、回路変更前の半導体集積回路の論理シミュレーションを行う際に、論理シミュレーション結果として、各セルのイベント変化の情報を出力しておくことにより、たとえば、シミュレーション対象のロジックコーン内のセルとシミュレーション対象外のロジックコーン内のセルとをモニタする場合など、シミュレーション結果内のイベント変化を用いることが可能となる。
【００７４】
実施の形態６．
図９を用いて本発明の実施の形態６を説明する。実施の形態１〜５では、回路変更後の回路接続情報に定義されている各セルに動作スイッチを設け、論理シミュレーション実行時に動作スイッチが動作を抑止する設定であるか否かを判定して、イベント変化を伝達するかを決定していた。しかし、半導体集積回路の規模が大きくなると回路接続情報に定義されるセルの数も膨大なものとなり、判断処理に時間がかかってしまう。
【００７５】
このような問題を改善するために、この実施の形態６では、回路変更後の回路接続情報からシミュレーション対象となるロジックコーンの回路接続情報を抽出して、論理シミュレーションを行う必要のある回路部分だけの回路接続情報を生成して論理シミュレーションを行うものである。
【００７６】
図９は、この発明における実施の形態６の論理シミュレーション装置の構成を示すブロック図である。この発明における実施の形態６の論理シミュレーション装置は、図１に示した実施の形態１の論理シミュレーション装置に、回路接続情報生成部１１が追加されている。実施の形態１と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
【００７７】
回路接続情報生成部１１は、回路接続情報入力処理部１に格納されている内部データ構造の回路変更後の回路接続情報および回路接続情報格納部５に格納されているシミュレーション対象となるロジックコーンに基づいて、シミュレーションを行う必要のある回路部分の回路接続情報を生成する。
【００７８】
つぎに、この発明における実施の形態６の論理シミュレーション装置の動作を説明する。なお、回路接続情報入力処理部１が回路変更前の回路接続情報および回路変更後の回路接続情報を読み込み、回路接続情報比較部２が回路変更前の回路接続情報および回路変更後の回路接続情報を比較して変更箇所情報を変更箇所情報格納部３に格納し、回路探索部４が変更箇所情報格納部３に格納されている変更箇所情報に基づいてシミュレーション対象となるロジックコーンを回路接続情報格納部５に格納する動作については、実施の形態１および実施の形態２と同様の動作となるので、ここではその説明を省略する。
【００７９】
回路接続情報生成部１１は、回路接続情報格納部５に格納されているシミュレーション対象となるロジックコーンおよび回路接続情報入力処理部１に格納されている内部データ構造の回路変更後の回路接続情報を読み込む。そして、シミュレーション対象となるロジックコーンのセル情報およびセル接続情報を、回路変更後の回路接続情報の中から抽出して、シミュレーション対象となるロジックコーンの回路接続情報を生成する。
【００８０】
図４の場合、回路接続情報生成部１１は、半導体集積回路２０ｂの回路接続情報である回路変更後の回路接続情報の中から、外部入力ピン６５〜６７と、ロジックコーン５４〜５７の組み合わせ回路とレジスタＲ２，Ｒ３，Ｒ５と、外部出力ピン６１とのセル定義およびセル接続情報を抽出して、論理シミュレーションに用いる回路接続情報を生成する。すなわち、回路変更のあった変更箇所７０の影響を受けない外部入力ピン６３，６４と、ロジックコーン５１〜５３の組み合わせ回路と、レジスタＲ１，Ｒ４と、外部出力ピン６０のセル定義およびセル接続情報を回路変更後の回路接続情報から削除する。
【００８１】
割付処理部６は、回路接続情報生成部１１において生成された回路接続情報に対して、論理シミュレーション時のイベント伝達処理の設定、遅延値の設定、タイミングチェック値の割り付けを行う。
【００８２】
シミュレーション実行部８は、回路接続情報生成部１１において生成された回路接続情報と割付処理部６において割り付けられたイベント伝達処理の設定、遅延値の設定、タイミングチェック値とに基づいて、論理シミュレーションを実行する。
【００８３】
このようにこの実施の形態６では、シミュレーション対象のロジックコーンだけの回路接続情報を新たに生成して、論理シミュレーションを実行するようにしているため、動作スイッチを判断してイベント伝達を行うかなどの判断することなくシミュレーションを実行することができ、シミュレーション実行時間を短縮することができる。
【００８４】
実施の形態７．
図１０を用いて本発明の実施の形態７を説明する。実施の形態６では、回路変更後の回路接続情報からシミュレーション対象となるロジックコーンの回路接続情報を抽出して、論理シミュレーションを行う必要のある回路部分だけの回路接続情報を生成して論理シミュレーションを行うようにしたが、この実施の形態７では、シミュレーション対象外のロジックコーンの外部入力ピンにテストパターンを印加しないことでシミュレーション対象外のロジックコーン内のイベント変化を抑制して、各セルの動作スイッチを判定することなく、シミュレーション対象のロジックコーンのみの論理シミュレーションを行うようにするものである。
【００８５】
図７は、この発明における実施の形態７の論理シミュレーション装置の構成を示すブロック図である。この発明における実施の形態７の論理シミュレーション装置は、図１に示した実施の形態１の論理シミュレーション装置のテストパターン入力部７の変わりに、テストパターン入力部７ａを備えている。実施の形態１と同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
【００８６】
テストパターン入力部７ａは、回路変更後の回路接続情報の論理シミュレーションを行うテストパターンを読み込む。そして、回路接続情報格納部５に格納されているシミュレーション対象のロジックコーンの情報に基づいて、読み込んだテストパターンの中から、テストパターンを印加する外部入力ピンおよび印加しない外部出力ピンを決定する。
【００８７】
つぎに、この発明における実施の形態７の論理シミュレーション装置の動作を説明する。なお、回路接続情報入力処理部１が回路変更前の回路接続情報および回路変更後の回路接続情報を読み込み、回路接続情報比較部２が回路変更前の回路接続情報および回路変更後の回路接続情報を比較して変更箇所情報を変更箇所情報格納部３に格納し、回路探索部４が変更箇所情報格納部３に格納されている変更箇所情報に基づいてシミュレーション対象となるロジックコーンを回路接続情報格納部５に格納し、割付処理部６が、回路接続情報格納部５に格納されているシミュレーション対象となるロジックコーン内のセルに対してイベント伝達処理の設定、遅延値の設定、タイミングチェック値の割り付ける動作については、実施の形態１および実施の形態２と同様の動作となるので、ここではその説明を省略する。
【００８８】
テストパターン入力部７ａは、回路変更後の回路接続情報の論理シミュレーションを行うテストパターンを読み込む。また、テストパターン入力部７ａは、回路接続情報格納部５に格納されているシミュレーション対象のロジックコーンの中から、外部入力ピンを始点としているロジックコーンを探索して、論理シミュレーションに必要な外部入力ピンを抽出する。そして、読み込んだテストパターンの外部出力ピンを抽出した論理シミュレーションに必要な外部入力ピンと、それ以外の論理シミュレーションに必要のない外部入力ピンとに分類する。
【００８９】
テストパターン入力部７ａは、論理シミュレーションに必要のない外部入力ピンについては読み込んだテストパターンを印加せず、論理シミュレーションに必要な外部入力ピンに対してのみ読み込んだテストパターンを印加する。
【００９０】
図４の場合、テストパターン入力部７ａは、ロジックコーン５４の入力である外部入力ピン６５，６６と、ロジックコーン５７の入力である外部入力ピン６７とを抽出して、外部入力ピン６５〜６７に対してのみテストパターンを印加する。
【００９１】
シミュレーション実行部８は、テストパターン入力部７ａから印加される外部入力ピンの信号を回路接続情報入力処理部１に格納されている内部データ構造の回路変更後の回路接続情報の外部入力ピンに印加して、割り付けられている遅延値およびタイミングチェック値、イベント伝達設定に基づいて論理シミュレーションを実行する。図４の場合、外部入力ピン６３，６４には信号が印加されないのでイベントが変化しないため、ロジックコーン５１〜５３内の各セルに対してイベント伝達処理を行う必要がない。
【００９２】
このようにこの実施の形態７では、イベントに変化が生じなければイベント伝達処理を行う必要がないことに着目して、シミュレーション対象外のロジックコーンの外部入力ピンには、テストパターンにより印加される信号を入力しないようにすることで、動作スイッチを判断してイベント伝達を行うかなどの判断することなくシミュレーション対象となる回路部分のみのシミュレーションを実行することができ、シミュレーション実行時間を短縮することができる。
【００９３】
実施の形態８．
図１１は、この発明における実施の形態８の論理シミュレーション装置の構成を示すブロック図である。この発明における実施の形態８の論理シミュレーション装置は、遅延情報入力処理部７１、遅延情報比較部７２、遅延用回路探索部７３、遅延用回路接続情報格納部７４、ライブラリ情報入力処理部７５、ライブラリ情報比較部７６、ライブラリ用回路探索部７７、ライブラリ用回路接続情報格納部７８、テストパターン入力処理部７９、テストパターン比較部８０、テストパターン用回路探索部８１、テストパターン用回路接続情報格納部８２、回路接続情報入力処理部８３、割付処理部８４、シミュレーション実行部８５およびシミュレーション結果出力部８６を備えている。
【００９４】
回路接続情報入力処理部８３は、回路接続情報を読み込み、たとえば、リスト構造など論理シミュレーション装置内で処理可能なデータ構造に変換して、変換した内部データ構造を格納する。
【００９５】
遅延情報入力処理部７１は、遅延変更前の遅延情報および遅延変更後の遅延情報を読み込む。遅延情報とは、回路接続情報に定義されているセル間接続の配線遅延を、セルの出力ピンが接続されているセルに付加した情報である。
【００９６】
遅延情報比較部７２は、遅延情報入力処理部７１において読み込んだ遅延変更前の遅延情報と遅延変更後の遅延情報とを比較して、遅延値が変更されているセルを探索する。
【００９７】
遅延用回路探索部７３は、図３に示した回路探索部４と同じ構成であり、遅延情報比較部７２において探索された遅延値が変更されているセルが、回路接続情報のどの部分であるかを特定し、遅延値が変更されたことにより影響を受けるロジックコーンを探索する。
【００９８】
遅延用回路接続情報格納部７４は、遅延用回路探索部７３において探索されたロジックコーンの接続情報を格納する。
【００９９】
ライブラリ情報入力処理部７５は、変更前のライブラリおよび変更後のライブラリを読み込む。
【０１００】
ライブラリ情報比較部７６は、ライブラリ情報入力処理部７５において読み込んだ変更前のライブラリと変更後のライブラリとを比較して、ライブラリに変更のあったセルを探索する。
【０１０１】
ライブラリ用回路探索部７７は、図３に示した回路探索部４と同じ構成であり、ライブラリ情報比較部７６において探索されたライブラリに変更のあったセルが、回路接続情報のどの部分であるかを特定し、ライブラリが変更になったことにより影響を受けるロジックコーンを探索する。
【０１０２】
ライブラリ用回路接続情報格納部７８は、ライブラリ用回路探索部７７において探索されたロジックコーンの接続情報を格納する。
【０１０３】
テストパターン入力処理部７９は、変更前のテストパターンおよび変更後のテストパターン、または、論理シミュレーションを行うテストパターンを読み込む。
【０１０４】
テストパターン比較部８０は、テストパターン入力処理部７９において読み込まれた変更前のテストパターンと変更後のテストパターンとを比較して、テストパターンが変更された外部入力ピンを探索する。
【０１０５】
テストパターン用回路探索部８１は、図３に示した回路探索部４と同じ構成であり、テストパターン比較部８０で探索された外部入力ピンが、回路接続情報の度の部分に影響を与えるかを特定し、テストパターンの変更により影響を受けるロジックコーンを探索する。
【０１０６】
テストパターン用回路接続情報格納部８２は、テストパターン用回路探索部８１において探索されたロジックコーンの接続情報を格納する。
【０１０７】
割付処理部８４は、回路接続情報入力処理部８３に格納されている回路接続情報の内部データ構造と、遅延用回路接続情報格納部７４、ライブラリ用回路接続情報格納部７８またはテストパターン用回路接続情報格納部８２に格納されている変更により影響を受けるロジックコーンの接続情報とに基づいて、各セルに対して論理シミュレーション時のイベント伝達処理の設定、遅延値の設定、タイミングチェック値の割り付けを行う。
【０１０８】
シミュレーション実行部８５は、テストパターン入力処理部７９において読み込まれたテストパターンと、回路接続情報入力処理部８３に格納されている内部データ構造の回路接続情報と、割付処理部８４で割り付けられたイベント伝達処理の設定、遅延値の設定、タイミングチェック値とに基づいて、論理シミュレーションを実行する。
【０１０９】
シミュレーション結果出力部８６は、シミュレーション実行部８５において実行された論理シミュレーションの結果を所定のフォーマットに変換して出力する。
【０１１０】
つぎに、この発明における論理シミュレーション装置の動作を説明する。まず、遅延情報に変更があった場合の論理シミュレーション装置の動作を説明する。なお、遅延用回路探索部７３は、図３に示した実施の形態２の回路探索部４と同様のものであるので、詳細な動作の説明は省略する。
【０１１１】
回路接続情報入力処理部８３は、回路接続情報を読み込み、たとえば、リスト構造など論理シミュレーション装置内で処理可能なデータ構造に変換して、変換した内部データ構造を格納する。
【０１１２】
遅延情報入力処理部７１は、遅延変更前の遅延情報および遅延変更後の遅延情報を読み込む。遅延情報比較部７２は、遅延情報入力処理部７１において読み込んだ遅延変更前の遅延情報と遅延変更後の遅延情報とを比較して、遅延値が変更されているセルを探索する。
【０１１３】
遅延用回路探索部７３は、遅延情報比較部７２において探索されたセルが、回路接続情報入力処理部８３に格納されている内部データ構造の回路接続情報のどの部分であるかを特定し、探索された遅延値が変更されたセルにより影響を受けるロジックコーンを探索する。そして、探索したロジックコーンの接続情報を遅延用回路接続情報格納部７４に格納する。
【０１１４】
割付処理部８４は、回路接続情報入力処理部８３に格納された内部データ構造の回路接続情報と、遅延用回路接続情報格納部７４に格納されている遅延値が変更されたセルにより影響を受けるロジックコーンの接続情報とを読み出す。そして、遅延値が変更されたセルにより影響を受けるロジックコーンの接続情報に基づいて、内部データ構造の回路接続情報内の遅延値が変更されたセルにより影響を受けるロジックコーンのセルに対して、論理シミュレーションに必要な遅延値の割り付け、イベント伝播処理の設定およびタイミングチェックが必要なセルに対してのタイミングチェック値の割り付けを行うとともに、各セルの動作スイッチを動作の抑止を行わないように設定する。
【０１１５】
割付処理部８４は、回路接続情報内の遅延値が変更されたセルにより影響を受けないロジックコーンのセルに対しては、遅延値の割り付け、イベント伝播処理の設定およびタイミングチェック値の割り付けを行わずに、各セルの動作スイッチを動作の抑止を行うように設定する。
【０１１６】
テストパターン入力処理部７９は、テストパターンを読み込み、シミュレーション実行部８５が論理シミュレーション実行可能なフォーマットに変換して、シミュレーション実行部８５に出力する。
【０１１７】
シミュレーション実行部８５は、テストパターン入力処理部７９から印加される外部入力ピンの信号を回路接続情報入力処理部８３に格納されている内部データ構造の回路接続情報の外部入力ピンに印加して、動作スイッチが動作を抑止しないように設定されているセルに対してのみ、割り付けられている遅延値およびタイミングチェック値、イベント伝達設定に基づいて論理シミュレーションを実行する。そして、論理シミュレーション結果をシミュレーション結果出力部８６に出力する。シミュレーション結果出力部８６は、論理シミュレーション結果を所定のフォーマットで出力する。
【０１１８】
つぎに、ライブラリに変更があった場合の論理シミュレーション装置の動作を説明する。なお、ライブラリ用回路探索部７７は、図３に示した実施の形態２の回路探索部４と同様のものであるので、詳細な動作の説明は省略する。
【０１１９】
回路接続情報入力処理部８３は、回路接続情報を読み込み、たとえば、リスト構造など論理シミュレーション装置内で処理可能なデータ構造に変換して、変換した内部データ構造を格納する。
【０１２０】
ライブラリ情報入力処理部７５は、変更前のライブラリおよび変更後のライブラリを読み込む。ライブラリ情報比較部７６は、ライブラリ情報入力処理部７５において読み込んだ変更前のライブラリと変更後のライブラリとを比較して、ライブラリ情報に変更のあったセルを探索する。たとえば、セル固有のセル遅延値や状態保持機能を有するセルであるレジスタのセットアップタイム、ホール・タイム、リカバリータイムなどが変更されているセルを探索する。
【０１２１】
ライブラリ用回路探索部７７は、ライブラリ情報比較部７６において探索されたセルが、回路接続情報入力処理部８３に格納されている内部データ構造の回路接続情報のどの部分であるかを特定し、探索されたライブラリ情報が変更されたセルにより影響を受けるロジックコーンを探索する。そして、探索したロジックコーンの接続情報をライブラリ用回路接続情報格納部７８に格納する。
【０１２２】
割付処理部８４は、回路接続情報入力処理部８３に格納された内部データ構造の回路接続情報と、ライブラリ用回路接続情報格納部７８に格納されているライブラリ情報が変更されたセルにより影響を受けるロジックコーンの接続情報とを読み出す。そして、ライブラリ情報が変更されたセルにより影響を受けるロジックコーンの接続情報に基づいて、内部データ構造の回路接続情報内のライブラリ情報が変更されたセルにより影響を受けるロジックコーンのセルに対して、論理シミュレーションに必要な遅延値の割り付け、イベント伝播処理の設定およびタイミングチェックが必要なセルに対してのタイミングチェック値の割り付けを行うとともに、各セルの動作スイッチを動作の抑止を行わないように設定する。
【０１２３】
割付処理部８４は、回路接続情報内のライブラリ情報が変更されたセルにより影響を受けないロジックコーンのセルに対しては、遅延値の割り付け、イベント伝播処理の設定およびタイミングチェック値の割り付けを行わずに、各セルの動作スイッチを動作の抑止を行うように設定する。
【０１２４】
テストパターン入力処理部７９は、テストパターンを読み込み、シミュレーション実行部８５が論理シミュレーション実行可能なフォーマットに変換して、シミュレーション実行部８５に出力する。
【０１２５】
シミュレーション実行部８５は、テストパターン入力処理部７９から印加される外部入力ピンの信号を回路接続情報入力処理部８３に格納されている内部データ構造の回路接続情報の外部入力ピンに印加して、動作スイッチが動作を抑止しないように設定されているセルに対してのみ、割り付けられている遅延値およびタイミングチェック値、イベント伝達設定に基づいて論理シミュレーションを実行する。そして、論理シミュレーション結果をシミュレーション結果出力部８６に出力する。シミュレーション結果出力部８６は、論理シミュレーション結果を所定のフォーマットで出力する。
【０１２６】
つぎに、テストパターンに変更があった場合の論理シミュレーション装置の動作を説明する。なお、テストパターン用回路探索部８１は、図３に示した実施の形態２の回路探索部４と同様のものであるので、詳細な動作の説明は省略する。
【０１２７】
回路接続情報入力処理部８３は、回路接続情報を読み込み、たとえば、リスト構造など論理シミュレーション装置内で処理可能なデータ構造に変換して、変換した内部データ構造を格納する。
【０１２８】
テストパターン入力処理部７９は、変更前のテストパターンおよび変更後のテストパターンを読み込む。テストパターン比較部８０は、テストパターン入力処理部７９において読み込まれた変更前のテストパターンと変更後のテストパターンとを比較して、テストパターンが変更された外部入力ピンを探索する。具体的には、変更前のテストパターンで各外部入力ピンに印加する信号の値および印加する時刻と、変更後のテストパターンで各外部入力ピンに印加する信号の値および印加する時刻とを外部入力ピン毎に比較して、テストパターンが変更された外部入力ピンを探索する。そして、回路接続情報入力処理部８３に格納されている内部データ構造の回路接続情報の中から、探索した外部入力ピンが接続されているセルを探索する。
【０１２９】
テストパターン用回路探索部８１は、テストパターン比較部８０において探索されたテストパターンが変更された外部入力ピン接続されているセルが、回路接続情報入力処理部８３に格納されている内部データ構造の回路接続情報のどの部分であるかを特定し、探索された外部入力ピンにより影響を受けるロジックコーンを探索する。そして、探索したロジックコーンの接続情報をテストパターン用回路接続情報格納部８２に格納する。
【０１３０】
割付処理部８４は、回路接続情報入力処理部８３に格納された内部データ構造の回路接続情報と、テストパターン用回路接続情報格納部８２に格納されているテストパターンが変更された外部入力ピンにより影響を受けるロジックコーンの接続情報とを読み出す。そして、テストパターンが変更された外部入力ピンにより影響を受けるロジックコーンの接続情報に基づいて、内部データ構造の回路接続情報内のテストパターンが変更された外部入力ピンにより影響を受けるロジックコーンのセルに対して、論理シミュレーションに必要な遅延値の割り付け、イベント伝播処理の設定およびタイミングチェックが必要なセルに対してのタイミングチェック値の割り付けを行うとともに、各セルの動作スイッチを動作の抑止を行わないように設定する。
【０１３１】
割付処理部８４は、回路接続情報内のテストパターンが変更された外部入力ピンにより影響を受けないロジックコーンのセルに対しては、遅延値の割り付け、イベント伝播処理の設定およびタイミングチェック値の割り付けを行わずに、各セルの動作スイッチを動作の抑止を行うように設定する。
【０１３２】
テストパターン入力処理部７９は、テストパターンを読み込み、シミュレーション実行部８５が論理シミュレーション実行可能なフォーマットに変換して、シミュレーション実行部８５に出力する。
【０１３３】
シミュレーション実行部８５は、テストパターン入力処理部７９から印加される外部入力ピンの信号を回路接続情報入力処理部８３に格納されている内部データ構造の回路接続情報の外部入力ピンに印加して、動作スイッチが動作を抑止しないように設定されているセルに対してのみ、割り付けられている遅延値およびタイミングチェック値、イベント伝達設定に基づいて論理シミュレーションを実行する。そして、論理シミュレーション結果をシミュレーション結果出力部８６に出力する。シミュレーション結果出力部８６は、論理シミュレーション結果を所定のフォーマットで出力する。
【０１３４】
このようにこの実施の形態８では、ライブラリ、遅延情報またはテストパターンに変更があった場合に、これらの変更により影響を受ける影響を受けるロジックコーンを探索して、探索した変更箇所情報内のセルにより影響を受けるロジックコーン内の各セルだけを論理シミュレーションの対象として論理シミュレーションを実行するようにしているため、論理シミュレーションの実行時間を短縮することができる。
【０１３５】
なお、テストパターン用回路探索部８１の第一の探索部は、テストパターン比較部において探索したテストパターンが変更された外部入力ピンを入力とするロジックコーンをシミュレーション対象のロジックコーンとするようにしてもよい。
【０１３６】
【発明の効果】
以上説明したように、この発明にかかる論理シミュレーション装置によれば、回路変更前の回路接続情報から回路変更後の回路接続情報への変更箇所により影響を受けるロジックコーンを探索して、探索した変更箇所により影響を受けるロジックコーン内の各セルだけを論理シミュレーションの対象として論理シミュレーションを実行するようにしているため、論理シミュレーションの実行時間を短縮することができる。
【図面の簡単な説明】
【図１】この発明における実施の形態１の論理シミュレーション装置の構成を示すブロック図である。
【図２】回路変更前の半導体集積回路および回路変更後の半導体集積回路を示す概略図である。
【図３】図１に示した回路探索部の構成を示すブロック図である。
【図４】回路探索部の動作を説明するための半導体集積回路の図である。
【図５】第２の探索部の動作を説明するためのフローチャートである。
【図６】第２の探索部の動作を説明するためのフローチャートである。
【図７】この発明における実施の形態３の論理シミュレーション装置の構成を示すブロック図である。
【図８】この発明における実施の形態３の論理シミュレーション装置の動作を説明するための図である。
【図９】この発明における実施の形態６の論理シミュレーション装置の構成を示すブロック図である。
【図１０】この発明における実施の形態７の論理シミュレーション装置の構成を示すブロック図である。
【図１１】この発明における実施の形態８の論理シミュレーション装置の構成を示すブロック図である。
【符号の説明】
１，８３  回路接続情報入力処理部、２  回路接続情報比較部、３  変更箇所情報格納部、４  回路探索部、５  回路接続情報格納部、６，８４  割付処理部、７，７ａ  テストパターン入力部、８，８５  シミュレーション実行部、９，８６  シミュレーション結果出力部、１０  シミュレーション情報入力部、１１回路接続情報生成部、２０，２０ａ，２０ｂ  半導体集積回路、２１，２２，２３，２４，２５，２５ａ，２６  回路、３０  テストパターン、３１，３５  シミュレーション結果、３２  シミュレーション結果データベース、３６  前回のシミュレーション結果，３４  今回のシミュレーション結果、４１  変更箇所情報入力部、４２  分割処理部、４３  第１の探索部、４４  第２の探索部、５１，５２，５３，５４，５５，５６，５７  ロジックコーン、６０，６１  外部出力ピン、６３，６４，６５，６６，６７  外部入力ピン、７１  遅延情報入力処理部、７２  遅延情報比較部、７３  遅延用回路探索部、７４  遅延用接続情報格納部、７５  ライブラリ情報入力処理部、７６  ライブラリ情報比較部、７７  ライブラリ用回路探索部、７８  ライブラリ用接続情報格納部、７９  テストパターン入力処理部、８０  テストパターン比較部、８１  テストパターン用回路探索部、８２  テストパターン用接続情報格納部。
【図１】
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【図２】
2004334795.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004334795.tif 000009
【図８】
2004334795.tif 000010
【図９】
2004334795.tif 000011
【図１０】
2004334795.tif 000012
【図１１】
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