(57)【要約】【課題】ドミノ回路装置において、プリチャージ及びディスチャージトランジスタ間に直流電流が流れるのを防止する。【解決手段】ドミノ回路装置１００は、プリチャージトランジスタ１２６と、プリチャージトランジスタ１２６に連結されたディスチャージトランジスタ１２０とを含む。プリチャージトランジスタ１２６とディスチャージトランジスタ１２０９は同時期にオン状態にあることがない。【選択図】      図３
2004173273.tif 000002
【特許請求の範囲】
【請求項１】
プリチャージトランジスタと、
前記プリチャージトランジスタに連結されたディスチャージトランジスタと、
前記プリチャージトランジスタをターンオフするために使用されるプリチャージディスエーブルトランジスタと、
前記プリチャージディスエーブルトランジスタに連結され且つ前記プリチャージトランジスタをターンオンするために使用されるプリチャージイネーブルトランジスタと、
を具備し、前記プリチャージトランジスタと前記ディスチャージトランジスタとは同時期にオン状態にあることがないことを特徴とするドミノ回路装置。
【請求項２】
プリチャージトランジスタと、
前記プリチャージトランジスタに連結されたディスチャージトランジスタと、
前記プリチャージトランジスタをターンオフするために使用されるプリチャージディスエーブルトランジスタと、
前記プリチャージディスエーブルトランジスタに連結され且つ前記プリチャージトランジスタをターンオンするために使用されるプリチャージイネーブルトランジスタと、
前記プリチャージイネーブルトランジスタ及び前記プリチャージディスエーブルトランジスタに入力される、前記ディスチャージトランジスタのプリチャージを制御するためのプリチャージ制御信号と、
を具備し、前記プリチャージトランジスタと前記ディスチャージトランジスタとは同時期にオン状態にあることがないことを特徴とするドミノ回路装置。
【請求項３】
第１のディスチャージトランジスタと、前記第１のディスチャージトランジスタに連結された第１のプリチャージトランジスタと、を含む第１のドミノ回路と、
第２のディスチャージトランジスタと、前記第２のディスチャージトランジスタに連結された第２のプリチャージトランジスタと、を含み、前記第２のディスチャージトランジスタと前記第２のプリチャージトランジスタとは同時期にオン状態にあることがない第２のドミノ回路と、
を具備することを特徴とするドミノ回路装置。
【請求項４】
ディスチャージトランジスタ対と、前記ディスチャージトランジスタ対に連結された第１のプリチャージトランジスタと、を含む第１のドミノ回路と、
ディスチャージトランジスタと、前記ディスチャージトランジスタに連結された第２のプリチャージトランジスタと、を含み、前記ディスチャージトランジスタと前記第２のプリチャージトランジスタとは同時期にオン状態にあることがない第２のドミノ回路と、
を具備することを特徴とするドミノ回路装置。
【請求項５】
ディスチャージトランジスタ対と、前記ディスチャージトランジスタ対に連結された第１のプリチャージトランジスタと、を含む第１のドミノ回路と、
ディスチャージトランジスタと、前記ディスチャージトランジスタに連結された第２のプリチャージトランジスタと、を含む第２のドミノ回路と、
前記第２のプリチャージトランジスタをターンオフするために使用されるプリチャージディスエーブルトランジスタと、
前記プリチャージディスエーブルトランジスタに連結され且つ前記第２のプリチャージトランジスタをターンオンするために使用されるプリチャージイネーブルトランジスタと、
を具備し、前記ディスチャージトランジスタと前記第２のプリチャージトランジスタとは同時期にオン状態にあることがないことを特徴とするドミノ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドミノ回路に関し、特にディスチャージトランジスタに連結されたプリチャージトランジスタを有するドミノ回路に関し、ここで、プリチャージトランジスタ及びディスチャージトランジスタは同時期にオン状態にあることがない。
【背景技術】
【０００２】
ドミノ回路は集積回路の記憶装置として広く使われている。ドミノ回路は２つの異なった段階のうちの１つで動く。第１の段階（プリチャージ段階と呼ばれている）において、ノードが第１のポテンシャルにプリチャージされる。第２の段階（ディスチャージ段階と呼ばれている）において、上記ノードがディスチャージされる。第２の段階において、ドミノ論理回路から出る信号出力がドミノ回路に含まれるメモリセルの状態を表す。ドミノ回路には、プリチャージ及びディスチャージを夫々制御するプリチャージトランジスタ及びディスチャージトランジスタが含まれる。
【０００３】
図１は、ある従来技術のドミノ回路装置１０を示す図であり、これは第１のドミノ回路１２及び第２のドミノ回路１４を示す。第１のドミノ回路は、８つのメモリセル１６（８つのメモリセルのうちの１つだけを示す）と、８つのディスチャージトランジスタ対１８（８つの読み出しトランジスタ対のうちの１つだけを示す）と、第１のプリチャージトランジスタ２４とを含む。トランジスタ対１８の夫々は、リードイネーブルトランジスタ２０と、メモリセルトランジスタ２２とを含む。第２のドミノ回路は、８つのディスチャージトランジスタ２６と、第２のプリチャージトランジスタ２８とを含む。
【０００４】
図１はまた、さまざまなデジタル信号が、ドミノ回路装置に入力される、内在する、或いはドミノ回路装置から出力されることを示す。図１において、信号rwl0は、メモリセル１６からのデータの読み出しを可能にするために用いられる制御信号である。信号rwl0_bufは、第１のバッファ３０を通過した後の信号rwl0である。信号rwl0_bufは、リードイネーブルトランジスタ２０のゲート３２に入力され、これにより、メモリセルからのデータの読み出しを制御する。
【０００５】
信号lblpch_bは、プリチャージ信号lbl に利用される制御信号である。信号lblpch_buf_bは、第２のバッファ３６を通過した後の信号lblpch_bである。信号lblpch_buf_bは、第１のプリチャージトランジスタ２４のゲート３８に入力され、これにより、信号lblpch_buf_bが、信号lbl を介して第１のドミノ回路１２のプリチャージを制御する。ここで、信号lbl は、リードイネーブルトランジスタ２０のドレイン４０に入力されると共に、第１のインバータ４４の入力４２にも入力される。信号lbl は、第１のインバータを通過した後に信号lbl_b になる。信号lbl_b は、ディスチャージトランジスタ２６のゲート３４に入力される。ディスチャージトランジスタ２６は、信号lbl_b が、「ロー」即ち「論理レベル０」から「ハイ」即ち「論理レベル１」へ移行する時、ターンオンする。これに相応して、ディスチャージトランジスタ２６は、信号lbl_b が論理レベル１から論理レベル０へ移行する時、ターンオフする。
【０００６】
信号gblpch_bは、ディスチャージトランジスタ２６のドレイン４６に入力されるプリチャージ信号gbl に利用される制御信号である。信号gblpch_bは、第３のバッファ４８を通過した後に信号gbl_b になる。信号gbl_b は、第２のプリチャージトランジスタ２８のゲート５０に入力され、これにより、信号gbl_b が、信号gbl を介して第２のドミノ回路１４のプリチャージを制御する。ここで、信号gbl は、第２のプリチャージトランジスタのソース５２から出力されると共に、ディスチャージトランジスタのドレイン４６に入力される。ドミノ回路装置１０から出力されるデジタル信号が信号出力となる。
【０００７】
図２は、各々のデジタル信号のための波形と、波形間のタイミング関係とを示すタイミングダイアグラムである。図２において、Tr_dly1 は、信号rwl0及びrwl0_bufの夫々の立ち上がりエッジ６０、６２間の時間遅延、信号lblpch_b及びlblpch_buf_bの夫々の立ち上がりエッジ６４、６６間の時間遅延、及び信号gblpch_b及びgbl_b の夫々の立ち上がりエッジ６８、７０間の時間遅延である。同様に、Tf_dly1 は、信号rwl0及びrwl0_bufの夫々の立ち下がりエッジ７２、７４間の時間遅延、信号lblpch_b及びlblpch_buf_bの夫々の立ち下がりエッジ７６、７８間の時間遅延、及び信号gblpch_b及びgbl_b の夫々の立ち下がりエッジ８０、８２間の時間遅延である。
【０００８】
Tf_dly_lblは、信号lblpch_buf_bの立ち上がりエッジ６６と信号lbl の立ち下がりエッジ８４との間の時間遅延である。同様に、Tr_dly_lblは、信号lblpch_buf_bの立ち下がりエッジ７８と信号lbl の立ち上がりエッジ８６との間の時間遅延である。Tr_dly2 は、信号lbl の立ち下がりエッジ８４と信号lbl_b の立ち上がりエッジ８８との間の時間遅延である。Tf_dly2 は、信号lbl の立ち上がりエッジ８６と信号lbl_b の立ち下がりエッジ９０との間の時間遅延である。Tf_dly_rwl02gbl は、信号rwl0及びlbl_b の夫々の立ち上がりエッジ６０、８８間の時間遅延である。Tr_dly_lblpch_b2gbl は、信号rwl0及びlbl_b の夫々の立ち下がりエッジ７２、９０間の時間遅延である。
【０００９】
図１に戻り、図１図示のドミノ回路装置１０は次のように動作する。信号rwl0が論理レベル１である時、信号lblpch_bが論理レベル１であると、メモリセル１６の状態が読み込み可能となる。第１のプリチャージトランジスタ２４は、信号lblpch_buf_bが論理レベル１から論理レベル０に移行する時にターンオンし、信号lblpch_buf_bが論理レベル０から論理レベル１に移行する時にターンオフする。一方、第２のプリチャージトランジスタ２８は、信号gbl_b が論理レベル１から論理レベル０に移行する時にターンオンし、信号gbl_b が論理レベル０から論理レベル１に移行する時にターンオフする。ディスチャージトランジスタ２６は、信号lbl_b が論理レベル０から論理レベル１に移行する時にターンオンし、信号gbl_b が論理レベル１から論理レベル０に移行する時にターンオフする。
【００１０】
しかし、Tf_dly1 （信号gblpch_bの後側エッジ８０から信号gbl_b の後側エッジ８２までの時間遅延）は、Tr_dly_lblpch_b2gbl （信号lblpch_bの後側エッジ７６から信号lbl_b の後側エッジ９０までの時間遅延）よりも短いため、プリチャージトランジスタ２８及びディスチャージトランジスタ２６の両者は、図２に示すように同時期にオン状態にある。その結果、図１中に太字矢印９２によって示される経路で、直流電流が第２のプリチャージトランジスタ及びディスチャージトランジスタを通して流れる。第２のプリチャージトランジスタ及びディスチャージトランジスタに直流電流が流れると、電源が非効率となる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って、プリチャージ及びディスチャージトランジスタ間に直流電流が流れるのを防止するドミノ回路装置が求められている。
【課題を解決するための手段】
【００１２】
本発明の第１の視点に係るドミノ回路装置は、ディスチャージトランジスタに連結されたプリチャージトランジスタを含み、前記プリチャージトランジスタと前記ディスチャージトランジスタとは同時期にオン状態にあることがない。
【００１３】
本発明の第２の視点に係るドミノ回路装置は、第１のドミノ回路と第２のドミノ回路とを含む。前記第１のドミノ回路は、第１のディスチャージトランジスタに連結された第１のプリチャージトランジスタを含む。前記第２のドミノ回路は、第２のディスチャージトランジスタに連結された第２のプリチャージトランジスタを含み、前記第２のディスチャージトランジスタと前記第２のプリチャージトランジスタとは同時期にオン状態にあることがない。
【００１４】
本発明の第３の視点に係るドミノ回路装置は、第１のドミノ回路と第２のドミノ回路とを含む。前記第１のドミノ回路は、ディスチャージトランジスタ対に連結された第１のプリチャージトランジスタを含む。前記第２のドミノ回路は、ディスチャージトランジスタに連結された第２のプリチャージトランジスタを含み、前記ディスチャージトランジスタと前記第２のプリチャージトランジスタとは同時期にオン状態にあることがない。
【００１５】
本発明の第４の視点に係るドミノ回路装置をプリチャージ及びディスチャージする方法は、プリチャージトランジスタに連結されたディスチャージトランジスタをターンオフした後にのみ前記プリチャージトランジスタをターンオンする工程と、前記プリチャージトランジスタをターンオフした後にのみ前記ディスチャージトランジスタをターンオンする工程と、を含む。
【００１６】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１７】
本発明によれば、ドミノ回路装置において、プリチャージ及びディスチャージトランジスタ間に直流電流が流れるのを防止することができる。
【発明を実施するための最良の形態】
【００１８】
図３は、本発明の実施の形態に係るドミノ回路装置１００を示す概略図であり、これは第１のドミノ回路１０２及び第２のドミノ回路１０４を含む。図３図示のドミノ回路装置はまた、第１のバッファ１０６と、第２のバッファ１０８と、第３のバッファ１１０とを含む。更に、このドミノ回路装置は、リードイネーブルトランジスタ１１４及びメモリセルトランジスタ１１６を含むディスチャージトランジスタ対１１２と、第１のプリチャージトランジスタ１１８と、ディスチャージトランジスタ１２０と、プリチャージイネーブルトランジスタ１２２と、プリチャージディスエーブルトランジスタ１２４と、第２のプリチャージトランジスタ１２６とを含む。この実施の形態はまた、メモリセル１２８と、第１のインバータ１３０と、第２のインバータ１３２と、ＮＡＮＤゲート１３４とを含む。図３に示される構成要素の全てまたは一部は、単一の電子チップ（図示せず）内に構成することができる。他の実施の形態において、構成要素の一つ若しくは複数は、個々の電子チップ（図示せず）に含まれる。
【００１９】
図３に示すように、第１のドミノ回路１０２は、８つのｌｂｌブロック１３６と、第１のプリチャージトランジスタ１１８と、第１のインバータ１３０とを含む。各々のｌｂｌブロックは、第１のｌｂｌブロック１３８で例示されるように、メモリセル１２８と、ディスチャージトランジスタ対１１２とを含む。ディスチャージトランジスタ対１１２はリードイネーブルトランジスタ１１４（第１のディスチャージトランジスタ１１４ともいう）と、これに連結されたメモリセルトランジスタ１１６とを含む。リードイネーブルトランジスタのソース１４０は、メモリセルトランジスタのドレイン１４２に連結される。メモリセルトランジスタのソース１４４は、グラウンド電位１４６に連結される。リードイネーブルトランジスタのゲート１４８は、第１のバッファ１６０の出力１５０に連結される。メモリセルトランジスタのゲート１５２は、メモリセルの出力１５４に連結される。
【００２０】
図３に示すように、８つのｇｂｌブロック１５６が配置される。各々のｌｂｌブロック１３８は、ｇｂｌブロックのうちの１つに含まれる。各々のｇｂｌブロックもまた、第１のプリチャージトランジスタ１１８と、第１のインバータ１３０と、ディスチャージトランジスタ１２０（第２のディスチャージトランジスタ１２０ともいう）とを含む。第１のプリチャージトランジスタのゲート１５８は、第２のバッファ１０８の出力１６０に連結される。第１のプリチャージトランジスタのドレイン１６１は、論理レベル１を代表する電位１６２に連結される。第１のプリチャージトランジスタのソース１６４は、第１のインバータの入力１６６及びリードイネーブルトランジスタのドレイン１６８に連結される。第１のインバータ１３０の出力１７０は、ディスチャージトランジスタのゲート１７２に連結される。ディスチャージトランジスタのソース１７４は、グラウンド電位１７６に連結される。第２のドミノ回路１０４は、８つのｇｂｌブロックの夫々について、ディスチャージトランジスタ１２０を含む。
【００２１】
ドミノ回路装置１００の第３のバッファ１１０は、プリチャージイネーブルトランジスタ１２２及びプリチャージディスエーブルトランジスタ１２４の夫々のゲート１８０、１８３に連結された出力１７８を有する。プリチャージイネーブルトランジスタのドレイン１８４は、論理レベル１を代表する電位１８６に連結される。プリチャージイネーブルトランジスタのソース１８８は、プリチャージディスエーブルトランジスタのドレイン１９０及び第２のインバータの入力１９２に連結される。プリチャージディスエーブルトランジスタのソース１９４は、グラウンド電位１９６に連結される。第２のインバータの出力１９８は、第２のプリチャージトランジスタのゲート２００に連結される。第２のプリチャージトランジスタのドレイン２０２は、論理レベル１を代表する電位２０４に連結される。第２のプリチャージトランジスタのソース２０６は、ＮＡＮＤゲート１３４の入力２０８及びディスチャージトランジスタのドレイン２１０に連結される。
【００２２】
図３に示すように、さまざまなデジタル信号が、ドミノ回路装置１００に入力される、内在する、或いはドミノ回路装置から出力される。入力信号は、第１、第２、及び第３のバッファ１０６、１０８、１１０に夫々入力される信号rwl0、lblpch_b、gblpch_bを含む。信号rwl0_buf、lblpch_buf_b、gblpch_buf_bは、第１、第２、及び第３のバッファによって夫々が時間遅延され且つ出力された信号である。
【００２３】
信号rwl0_bufは、メモリセル１２８に記憶されるデータの読み取りを可能にするために用いられる制御信号である。信号rwl0_bufは、リードイネーブルトランジスタのゲート１４８に入力される。リードイネーブルトランジスタ１１４は、信号rwl0_bufが論理レベル０から論理レベル１に移行する時にターンオンし、信号rwl0_bufが論理レベル１から論理レベル０に移行する時にターンオフする。同様に、メモリセルトランジスタ１１６は、メモリセルからメモリセルトランジスタのゲート１５２への信号出力が論理レベル１である時、オン状態にある。一方、メモリセルからメモリセルトランジスタのゲートへの信号出力が論理レベル０である時、メモリセルトランジスタはオフ状態にある。
【００２４】
同様に、信号lblpch_buf_bは第１のプリチャージ制御信号であり、これは第１のプリチャージトランジスタ１１８のゲート１５８に入力される。第１のプリチャージトランジスタは、信号lblpch_buf_bが論理レベル０から論理レベル１に移行する時にターンオフし、信号lblpch_buf_bが論理レベル１から論理レベル０に移行する時にターンオンする。第１のプリチャージトランジスタのドレイン１６１は、論理レベル１を代表する電位１６２に接続される。第１のプリチャージトランジスタ１１８がオン状態にあり、且つリードイネーブルトランジスタ１１４がオフ状態にある時、第１のプリチャージトランジスタのソース１６４をリードイネーブルトランジスタのドレイン１６８及び第１のインバータの入力１６６に連結するコンダクタ上に、論理レベル１を代表する電位が設定され、従って、信号lbl が論理レベル１にセットされる。このように、信号lblpch_bは、信号lbl を論理レベル１とすると共に、ディスチャージトランジスタ対１１２をプリチャージするために用いられる制御信号である。
【００２５】
その後、第１のプリチャージトランジスタがオフ状態にあり、且つリードイネーブルトランジスタ１１４及びメモリセルトランジスタ１１６がオン状態にある時、第１のプリチャージトランジスタのソースをリードイネーブルトランジスタのドレイン及び第１のインバータの入力に連結する上記コンダクタ上に生じた電荷が、リードイネーブルトランジスタ及びメモリセルトランジスタを通してグラウンド１４６に流れ、これにより信号lbl が論理レベル０側へ引っ張られる。信号lbl は、第１のインバータ１３０によって反転されると共に時間遅延され、これにより得られた信号lbl_b が、第１のインバータから出力されてディスチャージトランジスタのゲート１７２に入力される。ディスチャージトランジスタ１２０は、信号lbl_b が論理レベル０から論理レベル１に移行する時にターンオンし、信号lbl_b が論理レベル１から論理レベル０に移行する時にターンオフする。
【００２６】
信号gblpch_bは、第３のバッファ１１０に入力され、ここで時間遅延されて信号gblpch_buf_bとして第３のバッファから出力される。信号gblpch_buf_bは第２のプリチャージ制御信号であり、これはプリチャージイネーブルトランジスタ１２２及びプリチャージディスエーブルトランジスタ１２４の夫々のゲート１８０、１８２に入力される。プリチャージイネーブルトランジスタは、信号gblpch_buf_bが論理レベル０から論理レベル１に移行する時にターンオフし、信号gblpch_buf_bが論理レベル１から論理レベル０に移行する時にターンオンする。一方、プリチャージディスエーブルトランジスタは、信号gblpch_buf_bが論理レベル０から論理レベル１に移行する時にターンオンし、信号gblpch_buf_bが論理レベル１から論理レベル０に移行する時にターンオフする。
【００２７】
プリチャージイネーブルトランジスタがオン状態にあり、且つプリチャージディスエーブルトランジスタがオフ状態にある時、プリチャージイネーブルトランジスタのソース１８８をプリチャージディスエーブルトランジスタのドレイン１９０及び第２のインバータの入力１９２に連結するコンダクタ上に、論理レベル１を代表する電位が設定され、信号gblpchが論理レベル１にセットされる。しかし、プリチャージイネーブルトランジスタがオフ状態にあり、且つプリチャージディスエーブルトランジスタがオン状態にある時、プリチャージイネーブルトランジスタのソースをプリチャージディスエーブルトランジスタのドレイン及び第２のインバータの入力に連結する上記コンダクタ上に生じた電荷が、プリチャージディスエーブルトランジスタを通してグラウンド１９６に流れ、これにより信号gblpchが論理レベル０側へ引っ張られる。
【００２８】
信号gbl_b は、信号gblpchが反転され且つ時間遅延されたバージョンである。信号gbl_b は、第２のインバータ１３２から出力されて第２のプリチャージトランジスタのゲート２００に入力される。第２のプリチャージトランジスタ１２６は、信号gbl_b が論理レベル０から論理レベル１に移行する時にターンオフし、信号gbl_b が論理レベル１から論理レベル０に移行する時にターンオンする。第２のプリチャージトランジスタのソース２０６、ディスチャージトランジスタのドレイン２１０、及びＮＡＮＤゲート１３４への入力２０８には、信号gbl が設定される。第２のプリチャージトランジスタがオン状態にあり、且つディスチャージトランジスタ１２０がオフ状態にある時、第２のプリチャージトランジスタのソースをディスチャージトランジスタのドレイン及びＮＡＮＤゲートの入力に連結するコンダクタ上に、論理レベル１を代表する基準電位が設定され、信号gbl が論理レベル１にセットされる。
【００２９】
一方、第２のプリチャージトランジスタがオフ状態にあり、且つディスチャージトランジスタ１２０がオン状態にある時、第２のプリチャージトランジスタのソースをディスチャージトランジスタのドレイン２１０及びＮＡＮＤゲートの入力に連結する上記コンダクタ上に蓄積された電荷が、ディスチャージトランジスタ１２０を通してグラウンドに流れ、信号gbl が論理レベル０側へ引っ張られる。このように、入力信号gblpch_bは、信号gbl のプリチャージを制御するために用いられる。信号出力はＮＡＮＤゲートからの出力であると共に、信号gbl がＮＡＮＤゲートを通して伝搬された後の、信号gbl が反転され且つ時間遅延されたバージョンである。
【００３０】
図４は、上記ドミノ回路装置に入力される、該回路装置から出力される、或いは該回路装置に内在する各々の信号のための波形と、波形間のタイミング関係とを示すタイミングダイアグラムである。図４において、Tr_dly1 は、信号rwl0及びrwl0_bufの夫々の立ち上がりエッジ２２０、２２２間の時間遅延、信号lblpch_b及びlblpch_buf_bの夫々の立ち上がりエッジ２２４、２２６間の時間遅延、及び信号gblpch_b及びgblpch_buf_bの立ち上がりエッジ２２８、２３０間の時間遅延である。Tf_dly1 は、信号rwl0及びrwl0_bufの夫々の立ち下がりエッジ２３２、２３４間の時間遅延、信号lblpch_b及びlblpch_buf_bの夫々の立ち下がりエッジ２３６、２３８間の時間遅延、及び信号gblpch_b及びgblpch_buf_bの夫々の立ち下がりエッジ２４０、２４２間の時間遅延である。Tr_dly1 及びTf_dly1 は、第１、第２、または第３のバッファ１０６、１０８、１１０の１つを通る、立ち上がりエッジ、立ち下がりエッジの伝搬に夫々固有の遅延時間である。
【００３１】
Tf_dly_lblは、信号lblpch_buf_bの立ち上がりエッジ２２６と信号lbl の立ち下がりエッジ２４４との間の時間遅延である。時間遅延Tf_dly_lblは、信号lbl が伝達されるコンダクタの抵抗値に加えられるトランジスタ対１１２の抵抗値に、信号lbl が伝達されるコンダクタの容量値と合計される、全８つのトランジスタ対のドレイン１１８（１つのみ図示）の拡散容量値を掛けることによって算出される。Tr_dly_lblは信号lblpch_buf_bの立ち下がりエッジ２３８と信号lbl の立ち上がりエッジ２４６との間の時間遅延である。時間遅延Tr_dly_lblは、信号lbl が伝達されるコンダクタの抵抗値に加えられるトランジスタ対の抵抗値に、信号lbl が伝達されるコンダクタの容量値と合計される、全８つのトランジスタ対のドレイン（１つのみ図示）の拡散容量値を掛けることによって算出される。
【００３２】
Tr_dly2 は、信号lbl の立ち下がりエッジ２４４と信号lbl_b の立ち上がりエッジ２４８との間の時間遅延である。Tf_dly2 は、信号lbl の立ち上がりエッジ２４６と信号lbl_b の立ち下がりエッジ２５０との間の時間遅延である。Tr_dly2 及びTf_dly2 は、第１のインバータ１３０を通る信号の伝搬に固有の遅延時間である。
【００３３】
Tf_dly_gblpch は、信号gblpch_buf_bの立ち上がりエッジ２３０と信号gblpchの立ち下がりエッジ２５２との間の時間遅延である。時間遅延Tf_dly_gblpch は、プリチャージディスエーブルトランジスタ１２４の抵抗値に、第２のインバータの入力１９２の容量値を掛けることによって算出される。Tr_dly_gblpch は、信号gblpch_buf_bの立ち下がりエッジ２４２と信号gblpchの立ち上がりエッジ２５４との間の時間遅延である。時間遅延Tr_dly_gblpch は、プリチャージイネーブルトランジスタの抵抗値に、第２のインバータの入力の容量値を掛けることによって算出される。信号gblpchが伝達されるコンダクタの長さは短いので、このコンダクタの容量値及び抵抗値は無視することができる。
【００３４】
Tr_dly_gbl_bは、信号gblpchの立ち下がりエッジ２５２と信号gbl_b の立ち上がりエッジ２５６との間の時間遅延である。Tf_dly_gbl_bは、信号gblpchの立ち上がりエッジ２５４と信号gbl_b の立ち下がりエッジ２５８との間の時間遅延である。Tr_dly_gbl_b及びTf_dly_gbl_bは、第２のインバータ１３２を通る信号の伝搬に固有の遅延時間である。
【００３５】
Tr_dly_gblpch_b2gbl は、信号gblpch_bの立ち上がりエッジ２２８と信号gbl_b の立ち上がりエッジ２５６との間の時間遅延である。遅延時間Tr_dly_gblpch_b2gbl は、遅延時間Tr_dly1 、Tf_dly_gblpch 、及びTr_dly_gbl_bの合計に等しい。Tf_dly_gblpch_b2gbl は、信号gblpch_bの立ち下がりエッジ２４０と信号gbl_b の立ち下がりエッジ２５８との間の時間遅延である。遅延時間Tf_dly_gblpch_b2gbl は、遅延時間Tf_dly1 、Tr_dly_gblpch 、及びTf_dly_gbl_bの合計に等しい。
【００３６】
遅延時間Tf_dly_gblpch は遅延時間Tf_dly_lblよりも速くなるように設計され、これはプリチャージディスエーブルトランジスタ１２４の抵抗値がディスチャージトランジスタ対１１２の抵抗値より小さいことによる。プリチャージディスエーブルトランジスタのチャネル（図示せず）の幅が、リードイネーブルトランジスタ１１４、及びディスチャージトランジスタ対１１２を具備するメモリセルトランジスタ１１６のためのチャネル（図示せず）の幅より大きいため、プリチャージディスエーブルトランジスタの抵抗値はディスチャージトランジスタ対の抵抗値より小さい。
【００３７】
一方、遅延時間Tr_dly_gblpch は遅延時間Tr_dly_lblよりも遅くなるように設計され、これはプリチャージイネーブルトランジスタ１２２の抵抗値が第１のプリチャージトランジスタ１１８の抵抗値よりも大きいことによる。プリチャージイネーブルトランジスタのチャネル（図示せず）の幅が、第１のプリチャージトランジスタのチャネル（図示せず）の幅より小さいため、プリチャージイネーブルトランジスタの抵抗値が第１のプリチャージトランジスタの抵抗値より大きい。
【００３８】
信号gblpch_b及びgbl_b 間の遅延時間が信号rwl0及びlbl_b 間の遅延時間より速いため、第２のプリチャージトランジスタ１２６がターンオフした後に、ディスチャージトランジスタ１２０がターンオンする。また、信号gblpch_bからgbl_b への遅延時間が信号lblpch_bからlbl_b への遅延時間より長いため、第２のプリチャージトランジスタがターンオンにする前に、ディスチャージトランジスタ１２０がターンオフする。
【００３９】
このように、都合よく、ドミノ回路装置１００のディスチャージトランジスタ１２０及び第２のプリチャージトランジスタは同時期にオン状態にあることがない。その結果、ドミノ回路装置は、第２のプリチャージトランジスタ及びディスチャージトランジスタ１２０間に直流電流が流れるのを防止することができる。電源の非効率性を減少させるのに加えて、本発明は、第２のプリチャージトランジスタ及びディスチャージトランジスタ１２０間の直流電流の流れから生じる電気的ノイズを減少させる。従って、本発明は、低消費電力及び低電気的ノイズをもたらす。
【００４０】
別の実施の形態において、電子ラッチ（図示せず）の入力が、ＮＡＮＤゲートの出力２６０に連結される。このラッチは、ドミノ回路装置１００の他の構成要素を含む電子チップ内に含まれるか、或いは、別の電子部品（図示せず）として具現化されることが可能である。このラッチにはまた、クロック信号（図示せず）が入力される。このラッチからは、ＮＡＮＤゲート１３４から出力される信号及びクロック信号に依存して、信号が出力される。
【００４１】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。なお、課題を解決するための手段に記載の装置及び方法は、下記のように構成することができる。
【００４２】
（１）第１の視点の装置において、プリチャージディスエーブルトランジスタに連結されたプリチャージイネーブルトランジスタを更に具備し、前記プリチャージイネーブルトランジスタは前記プリチャージトランジスタをターンオンするために使用され、前記プリチャージディスエーブルトランジスタは前記プリチャージトランジスタをターンオフするために使用される。
【００４３】
（２）上記（１）の装置において、前記プリチャージイネーブルトランジスタ及び前記プリチャージディスエーブルトランジスタに入力される、前記ディスチャージトランジスタのプリチャージを制御するためのプリチャージ制御信号を更に具備する。
【００４４】
（３）上記（１）の装置において、前記プリチャージトランジスタと、前記プリチャージイネーブルトランジスタ及び前記プリチャージディスエーブルトランジスタとの間に連結されたインバータを更に具備する。
【００４５】
（４）第１の視点の装置において、前記プリチャージトランジスタ及び前記ディスチャージトランジスタは、１つの電子チップ内に収容される。
【００４６】
（５）第３の視点の装置において、前記ディスチャージトランジスタ対は、リードイネーブルトランジスタ及びメモリセルトランジスタを具備する。
【００４７】
（６）上記（５）の装置において、前記リードイネーブルトランジスタに入力されるリード制御信号を更に具備する。
【００４８】
（７）上記（５）の装置において、前記メモリセルトランジスタに連結されたメモリセルを更に具備する。
【００４９】
（８）第３の視点の装置において、前記第１のプリチャージトランジスタに入力される、前記第１のドミノ回路のプリチャージを制御するための第１のプリチャージ制御信号を更に具備する。
【００５０】
（９）第３の視点の装置において、前記第１のプリチャージトランジスタと前記ディスチャージトランジスタとの間に連結された第１のインバータを更に具備する。
【００５１】
（１０）第３の視点の装置において、プリチャージディスエーブルトランジスタに連結されたプリチャージイネーブルトランジスタを更に具備し、前記プリチャージイネーブルトランジスタは前記第２のプリチャージトランジスタをターンオンするために使用され、前記プリチャージディスエーブルトランジスタは前記第２のプリチャージトランジスタをターンオフするために使用される。
【００５２】
（１１）上記（１０）の装置において、前記プリチャージディスエーブルトランジスタの抵抗値は、前記ディスチャージトランジスタ対の抵抗値より小さい。
【００５３】
（１２）上記（１０）の装置において、前記プリチャージイネーブルトランジスタの抵抗値は、前記第１のプリチャージトランジスタの抵抗値より大きい。
【００５４】
（１３）上記（１０）の装置において、前記プリチャージイネーブルトランジスタ及び前記プリチャージディスエーブルトランジスタに入力される、前記第２のドミノ回路のプリチャージを制御するための第２のプリチャージ制御信号を更に具備する。
【００５５】
（１４）上記（１０）の装置において、前記第２のプリチャージトランジスタと、前記プリチャージイネーブルトランジスタ及び前記プリチャージディスエーブルトランジスタとの間に連結された第２のインバータを更に具備する。
【００５６】
（１５）上記（１０）の装置において、前記プリチャージディスエーブルトランジスタのチャネルの幅は、前記ディスチャージトランジスタ対のチャネルの幅より大きい。
【００５７】
（１６）上記（１５）の装置において、前記プリチャージイネーブルトランジスタのチャネルの幅は、前記第１のプリチャージトランジスタのチャネルの幅より小さい。
【００５８】
（１７）第３の視点の装置において、前記第２のプリチャージトランジスタ及び前記ディスチャージトランジスタに連結されたＮＡＮＤゲートを更に具備する。
【００５９】
（１８）上記（１７）の装置において、前記ＮＡＮＤゲートの出力に連結されたラッチを更に具備し、前記ラッチは入力クロック信号を受信する。
【００６０】
（１９）第３の視点の装置において、前記第１のドミノ回路及び前記第２のドミノ回路は１つの電子チップ内に収納される。
【００６１】
（２０）第４の視点の方法において、前記プリチャージトランジスタをターンオンするように、前記プリチャージトランジスタに連結されたプリチャージイネーブルトランジスタをターンオンする工程を更に具備する。
【００６２】
（２１）第４の視点の方法において、前記プリチャージトランジスタをターンオフするように、前記プリチャージトランジスタに連結されたプリチャージディスエーブルトランジスタをターンオンする工程を更に具備する。
【００６３】
（２２）第４の視点の方法において、前記ディスチャージトランジスタのプリチャージを制御するためのプリチャージ制御信号を入力する工程を更に具備する。
【産業上の利用可能性】
【００６４】
本発明によれば、プリチャージ及びディスチャージトランジスタ間に直流電流が流れるのを防止することができる、ドミノ回路装置及びドミノ回路装置をプリチャージ及びディスチャージする方法を提供することができる。
【図面の簡単な説明】
【００６５】
【図１】ある従来技術のドミノ回路装置を示す概略図。
【図２】図１図示のドミノ回路装置の動作を示すタイミングダイアグラム。
【図３】本発明の実施の形態に係るドミノ回路装置を示す概略図。
【図４】図３図示のドミノ回路装置の動作を示すタイミングダイアグラム。
【符号の説明】
【００６６】
１００…ドミノ回路装置、１０２…第１のドミノ回路、１０４…第２のドミノ回路、１０６…第１のバッファ、１０８…第２のバッファ、１１０…第３のバッファ、１１２…ディスチャージトランジスタ対、１１４…リードイネーブルトランジスタ、１１６…メモリセルトランジスタ、１１８…第１のプリチャージトランジスタ、１２０…ディスチャージトランジスタ、１２２…プリチャージイネーブルトランジスタ、１２４…プリチャージディスエーブルトランジスタ、１２６…第２のプリチャージトランジスタ、１２８…メモリセル、１３０…第１のインバータ、１３２…第２のインバータ、１３４…ＮＡＮＤゲート、１３６…ｌｂｌブロック、１４６…グラウンド電位、１５６…ｇｂｌブロック、１６２…論理レベル１を代表する電位、１７６…グラウンド電位、１８６…論理レベル１を代表する電位、１９６…グラウンド電位、２０４…論理レベル１を代表する電位。
【図１】
2004173273.tif 000003
【図２】
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【図３】
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【図４】
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