(57)【要約】【課題】ジッタの発生を抑制することができるＡＰＣ回路を得ることを目的とする。【解決手段】外部ドットクロックがＨレベルにある期間中、リングオシレータ３により発振された高速クロックの個数を格納するリロードラッチ５を設け、水平同期信号Ｈｓｙｎｃが入力されるとＬレベルのレベル信号の出力を開始し、リロードラッチ５に格納されている個数だけリングオシレータ３からクロックが発振されると、そのレベル信号を反転する。これにより、ジッタの発生を抑制して、画面上の表示の乱れを防止することができる効果を奏する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
外部ドットクロック又は水平同期信号を入力すると、その外部ドットクロック又は水平同期信号より高周波のクロックを発振するクロック発振手段と、上記クロック発振手段に入力された外部ドットクロックが所定レベルにある期間中、上記クロック発振手段により発振されたクロックの個数を記憶する記憶手段と、上記クロック発振手段に水平同期信号が入力されると所定のレベル信号の出力を開始し、上記記憶手段に記憶されている個数だけ上記クロック発振手段からクロックが発振されると、そのレベル信号を反転する内部ドットクロック出力手段とを備えたＡＰＣ回路。
【請求項２】
内部ドットクロック出力手段は、反転後のレベル信号を出力したのち、記憶手段に記憶されている個数だけクロック発振手段からクロックが発振されると、そのレベル信号を再反転することを特徴とする請求項１記載のＡＰＣ回路。
【請求項３】
記憶手段に記憶されている個数を変更する変更手段を設けたことを特徴とする請求項１記載のＡＰＣ回路。
【請求項４】
変更手段は、記憶手段に記憶されている個数をＮ倍又はＮ分の１倍することを特徴とする請求項３記載のＡＰＣ回路。
【請求項５】
クロック発振手段は、外部ドットクロックとしてマイコンが使用している既存のクロックを入力することを特徴とする請求項１記載のＡＰＣ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、テレビ画面上に文字を表示するＯＳＤ（Ｏｎ  Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ）回路が画素位置を決定する際に使用するドットクロックを生成するＡＰＣ（Ａｕｔｏ  Ｐｈａｓｅ  Ｃｏｎｔｒｏｌ）回路に関するものである。
【０００２】
【従来の技術】
従来のＡＰＣ回路は、水平同期信号Ｈｓｙｎｃに同期したドットクロックを発振するＶＣＯを搭載しているが、そのＶＣＯの発振周波数は、キャパシタとコイルから構成されたＬＣ発振回路により決定される。
【０００３】
【特許文献１】
特開平５−２９２４３２号公報（段落番号［０００４］から［０００５］、図１、図２）
【０００４】
【発明が解決しようとする課題】
従来のＡＰＣ回路は以上のように構成されているので、ＬＣ発振回路を構成するキャパシタとコイルの製造時のばらつきによりＶＣＯの発振周波数が変化する特性がある。したがって、コイルの電荷の状態によっては、チップ動作時にドットクロックにジッタが発生して画面上の表示が乱れることがある課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、ジッタの発生を抑制することができるＡＰＣ回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るＡＰＣ回路は、クロック発振手段に入力された外部ドットクロックが所定レベルにある期間中、そのクロック発振手段により発振されたクロックの個数を記憶する記憶手段を設け、そのクロック発振手段に水平同期信号が入力されると所定のレベル信号の出力を開始し、その記憶手段に記憶されている個数だけクロック発振手段からクロックが発振されると、そのレベル信号を反転するようにしたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるＡＰＣ回路を示す構成図であり、図において、外部発振回路１はＬＣ発振によって例えば２５ＭＨｚの外部ドットクロックを発生する。セレクタ２は外部発振回路１から発生された外部ドットクロック又は水平同期信号Ｈｓｙｎｃを入力し、リングオシレータ３はセレクタ２から外部ドットクロック又は水平同期信号Ｈｓｙｎｃを受けると、外部ドットクロック又は水平同期信号Ｈｓｙｎｃより高周波の高速クロック（例えば、１ＧＨｚのクロック）を発振する。なお、セレクタ２及びリングオシレータ３からクロック発振手段が構成されている。
【０００８】
計数回路４はリングオシレータ３に入力された外部ドットクロックがＨレベルにある期間中、リングオシレータ３により発振された高速クロックの個数をカウントして、その個数をリロードラッチ５に格納する一方、リングオシレータ３に水平同期信号Ｈｓｙｎｃが入力されると例えば“０”値をＴ−ＦＦ６に格納し、リロードラッチ５に格納されている個数だけリングオシレータ３から高速クロックが発振されると、例えば“１”値をＴ−ＦＦ６に格納する計数回路、Ｔ−ＦＦ６は計数回路４により“０”値が格納されるとＬレベルの信号を出力し、“１”値が格納されるとＨレベルの信号を出力する。
なお、計数回路４及びリロードラッチ５から記憶手段が構成され、計数回路４及びＴ−ＦＦ６から内部ドットクロック出力手段が構成されている。
【０００９】
次に動作について説明する。
まず、外部発振回路１は、水平同期信号Ｈｓｙｎｃを入力すると、その水平同期信号Ｈｓｙｎｃに同期して、例えば２５ＭＨｚの外部ドットクロックを発生するが、図２に示すように、外部発振回路１はキャパシタＬとコイルＣから為るＬＣ発振回路から構成されているため、コイルＣの電荷の状態によっては、インバータの入力波形Ａが変化する（図３を参照）。
このため、水平同期信号ＨｓｙｎｃがＨレベルになったとき、直ちに外部ドットクロックを発生する場合（▲１▼の状態）と、しばらくしてから外部ドットクロックを発生する場合（▲２▼の状態）とが生じる。
【００１０】
水平同期信号Ｈｓｙｎｃを入力する毎に上記の動作を繰り返すが、常に▲１▼の状態、または、▲２▼の状態を維持すれば、外部ドットクロックにジッタが発生しないので、ＯＳＤ回路が画素位置を決定する際、この外部ドットクロックを使用することができる。しかし、▲１▼の状態が生じたり、▲２▼の状態が生じたりすると、外部ドットクロックにジッタが発生し、ＯＳＤ回路がこの外部ドットクロックを使用することができない。
図４はＯＳＤ回路が外部ドットクロックを使用したときの画面上のラインを示し、図中、右側はＬＩＮＥ２からＬＩＮＥ３に移るとき、ジッタが発生して画面上の表示に乱れが生じている。
この実施の形態１では、上記のような画面上の表示の乱れを防止するため、常に▲１▼の状態、または、▲２▼の状態を維持するＡＰＣ回路を設けている。
【００１１】
まず、ＡＰＣ回路のセレクタ２は、外部発振回路１から外部ドットクロックを入力し、その外部ドットクロックをリングオシレータ３に出力する。
リングオシレータ３は、セレクタ２から外部ドットクロックを受けると、その外部ドットクロックより高周波の高速クロック（例えば、１ＧＨｚのクロック）を発振する。なお、図５はリングオシレータ３の内部構成を示す一例である。
【００１２】
計数回路４は、上記のようにしてリングオシレータ３が高速クロックの発振を開始すると、図６に示すように、リングオシレータ３に入力された外部ドットクロックがＨレベルにある期間中、リングオシレータ３により発振された高速クロックの個数（パルス数）をカウントして、そのカウント値をリロードラッチ５に格納する。
【００１３】
次に、セレクタ２は、外部ドットクロックから水平同期信号Ｈｓｙｎｃに切り替えられると、その水平同期信号Ｈｓｙｎｃを入力し、その水平同期信号Ｈｓｙｎｃをリングオシレータ３に出力する。
リングオシレータ３は、セレクタ２から水平同期信号Ｈｓｙｎｃを受けると、その水平同期信号Ｈｓｙｎｃより高周波の高速クロック（例えば、１ＧＨｚのクロック）を発振する。
【００１４】
計数回路４は、上記のようにしてリングオシレータ３が高速クロックの発振を開始すると、図７に示すように、Ｔ−ＦＦ６からＬレベルの信号を出力させるために、例えば“０”値をＴ−ＦＦ６に格納する。Ｔ−ＦＦ６は“０”値が格納されると内部ドットクロックの一部を構成するＬレベルの信号を出力する。
また、計数回路４は、リロードラッチ５に格納されているカウント値をロードし、リングオシレータ３から高速クロックを受ける毎に、そのカウント値のダウンカウントを実施する。ダウンカウントの実施によってアンダーフローが発生すると、Ｔ−ＦＦ６からＨレベルの信号を出力させるために、例えば“１”値をＴ−ＦＦ６に格納する。Ｔ−ＦＦ６は“１”値が格納されると内部ドットクロックの一部を構成するＨレベルの信号を出力する。
【００１５】
計数回路４は、上記のようにして内部ドットクロックを反転させると、再度、リロードラッチ５に格納されているカウント値をロードし、リングオシレータ３から高速クロックを受ける毎に、そのカウント値のダウンカウントを実施する。ダウンカウントの実施によってアンダーフローが発生すると、Ｔ−ＦＦ６からＬレベルの信号を出力させるために、例えば“０”値をＴ−ＦＦ６に格納する。Ｔ−ＦＦ６は“０”値が格納されると内部ドットクロックの一部を構成するＬレベルの信号を出力する。
以後、上記の動作を繰り返し実施することにより、常に同一周期の内部ドットクロックを出力する。
【００１６】
以上で明らかなように、この実施の形態１によれば、リングオシレータ３に入力された外部ドットクロックがＨレベルにある期間中、リングオシレータ３により発振された高速クロックの個数を格納するリロードラッチ５を設け、そのリングオシレータ３に水平同期信号Ｈｓｙｎｃが入力されるとＬレベルのレベル信号の出力を開始し、リロードラッチ５に格納されている個数だけリングオシレータ３からクロックが発振されると、そのレベル信号を反転するように構成したので、ジッタの発生を抑制して、画面上の表示の乱れを防止することができる効果を奏する。
【００１７】
実施の形態２．
図８はこの発明の実施の形態２によるＡＰＣ回路を示す構成図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ＣＰＵ７はリロードラッチ５に格納されているカウント値を変更する変更手段を構成している。
【００１８】
次に動作について説明する。
ＡＰＣ回路は、上記実施の形態１と同様にして、常に同一周期の内部ドットクロックを出力するが、ＣＰＵ７がリロードラッチ５に格納されているカウント値をリードする。
そして、ＣＰＵ７は、例えば、外部ドットクロックが２５ＭＨｚで発振されていることが既知である場合において、そのカウント値が“２０”であるとき、そのカウント値を“１０”に書き換えれば、外部ドットクロックの２倍の周波数の内部ドットクロック（５０ＭＨｚの内部ドットクロック）を発振することができる。
逆に、そのカウント値を“４０”に書き換えれば、外部ドットクロックの１／２倍の周波数の内部ドットクロック（１２．５ＭＨｚの内部ドットクロック）を発振することができる。
【００１９】
ここでは、ＣＰＵ７がカウント値をＮ倍又はＮ分の１倍するものについて示したが、プロセスや温度や電圧など、外界の条件が変化することにより、リロードラッチ５に格納されるカウント値にばらつきが生じる場合などに、ＣＰＵ７がカウント値を適宜変更するようにすれば、安定した任意の周波数の内部ドットクロックを発振することができる。
いずれにしても、この実施の形態２によれば、安定した任意の周波数の内部ドットクロックを発振することができる効果を奏する。
【００２０】
実施の形態３．
上記実施の形態１，２では、外部発振回路１から外部ドットクロックを入力するものについて示したが、外部ドットクロックとして、Ｘｉｎなどマイコンが使用している既存のクロックを入力するようにしてもよい。
これにより、ＯＳＤ回路から外部発振回路１を削除することができる効果を奏する。
【００２１】
【発明の効果】
以上のように、この発明によれば、クロック発振手段に入力された外部ドットクロックが所定レベルにある期間中、そのクロック発振手段により発振されたクロックの個数を記憶する記憶手段を設け、そのクロック発振手段に水平同期信号が入力されると所定のレベル信号の出力を開始し、その記憶手段に記憶されている個数だけクロック発振手段からクロックが発振されると、そのレベル信号を反転するように構成したので、ジッタの発生を抑制して、画面上の表示の乱れを防止することができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１によるＡＰＣ回路を示す構成図である。
【図２】外部発振回路の内部構成を示す構成図である。
【図３】ジッタの発生を説明する波形図である。
【図４】ＯＳＤ回路が外部ドットクロックを使用したときの画面上のラインを示す説明図である。
【図５】リングオシレータの内部構成の一例を示す構成図である。
【図６】計数回路のカウント処理を説明する説明図である。
【図７】内部ドットクロックの発振処理を説明する説明図である。
【図８】この発明の実施の形態２によるＡＰＣ回路を示す構成図である。
【符号の説明】
１  外部発振回路、２  セレクタ（クロック発振手段）、３  リングオシレータ（クロック発振手段）、４  計数回路（記憶手段、内部ドットクロック出力手段）、５  リロードラッチ（記憶手段）、６  Ｔ−ＦＦ（内部ドットクロック出力手段）、７  ＣＰＵ（変更手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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