(57)【要約】【課題】アナログ信号歪みが少なく、省電力可能な高電圧入力トレラントレシーバを提供する。【解決手段】パッド２から入力される外部信号φＣが３．６Ｖ未満の場合、ＰチャネルＭＯＳトランジスタＰ１０はオフとなる。その結果、制御信号φＥは０Ｖとなり、ＰチャネルＭＯＳトランジスタＰ１はオンされる。このときクランプ回路３から出力される中間信号φＤは外部信号φＣと等しくなり、歪まない。一方、外部信号φＣが３．６Ｖを超えると、ＰチャネルＭＯＳトランジスタＰ１０がオンされ、差動増幅回路９から出力される制御信号φＦは０Ｖとなる。その結果、ＰチャネルＭＯＳトランジスタＰ１はオフされ、レベルキーパ６が動作を開始する。レベルキーパ６は外部信号が３．６Ｖを越えるまで動作しないため、レベルキーパ６を流れる電流の発生を抑制できる。【選択図】        図１
2004343452.tif 000002
【特許請求の範囲】
【請求項１】
内部素子の耐圧よりも高い電位と接地電位との間で変化する外部信号を受け、前記内部素子の耐圧よりも低い電位と接地電位との間で変化する内部信号を出力する高電圧入力トレラントレシーバであって、
前記外部信号を受けるパッドと、
前記パッドから入力された外部信号を受け、第１の電位よりも前記外部信号が高いときに第１及び第２の制御信号を出力する制御手段と、
前記パッドから入力された外部信号を受け、前記外部信号と等しい中間信号を出力し、前記第１の制御信号を受けたとき、前記中間信号を前記第１の電位よりも低い第２の電位にクランプする第１のクランプ手段と、
前記第２の制御信号を受けたとき、前記中間信号を前記第１の電位以下である第３の電位に引き上げるレベルキープ手段と、
前記中間信号を受け、前記内部信号を出力するバッファ手段とを備えることを特徴とする高電圧入力トレラントレシーバ。
【請求項２】
請求項１に記載の高電圧入力トレラントレシーバであって、
前記第１のクランプ手段は、
前記第３の電位を受けるゲートを有し、前記外部信号を受ける第１のＮチャネルトランジスタと、
前記第１のＮチャネルトランジスタと並列に接続され、前記第１の制御信号を受けるゲートを有する第１のＰチャネルトランジスタとを含むことを特徴とする高電圧入力トレラントレシーバ。
【請求項３】
請求項１又は請求項２に記載の高電圧入力トレラントレシーバであって、
前記バッファ手段は、前記中間信号を受けるインバータを含み、
前記レベルキープ手段は、
前記第３電位を受けるソースと、前記第２の制御信号を受けるゲートとを有する第２のＰチャネルトランジスタと、
前記第２のＰチャネルトランジスタのドレインと前記第１のクランプ手段の出力ノードとの間に接続され、前記インバータの出力信号を受けるゲートを有する第３のＰチャネルトランジスタとを含むことを特徴とする高電圧入力トレラントレシーバ。
【請求項４】
請求項１〜請求項３のいずれか１項に記載の高電圧入力トレラントレシーバであって、
前記制御手段は、
前記外部信号が前記第１の電位よりも高いとき前記外部信号と等しい前記第１の制御信号を出力するスイッチ手段と、
前記第１の制御信号を受けたとき、前記第１の制御信号を前記第１の電位よりも低い電位にクランプする第２のクランプ手段と、
前記クランプされた第１の制御信号を受け、前記第２の制御信号を出力する差動増幅回路とを含むことを特徴とする高電圧入力トレラントレシーバ。
【請求項５】
請求項４に記載の高電圧入力トレラントレシーバであって、前記スイッチ手段は、前記外部信号を受けるソースを有し、前記外部信号が前記第１の電位よりも高いときにオンされる第４のＰチャネルトランジスタを含むことを特徴とする高電圧入力トレラントレシーバ。
【請求項６】
請求項４又は請求項５に記載の高電圧入力トレラントレシーバであって、
前記第２のクランプ手段は、前記第３の電位を受けるゲートを有し、前記第１の制御信号を受ける第２のＮチャネルトランジスタを含むことを特徴とする高電圧入力トレラントレシーバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧入力トレラントレシーバに関し、さらに詳しくは、内部素子の耐圧よりも高い電位と接地電位との間で変化する外部信号を受け、内部素子の耐圧よりも低い電位と接地電位との間で変化する内部信号を出力する高電圧入力トレラントレシーバに関する。
【０００２】
【従来の技術】
５Ｖ駆動素子から３．３Ｖ駆動素子へのインターフェースとして図３に示す高電圧入力トレラントレシーバがある。図３を参照して、従来の高電圧入力トレラントレシーバ１００は、パッド２と、クランプ回路３１と、レベルキーパ６０と、バッファ回路１５と、ヒステリシス回路５とを含む。クランプ回路３１はパッド２の出力ノードとバッファ回路１５内のインバータＩＶ１の入力ノードとの間に接続され、そのゲートに３．３Ｖ電源電位ノード１０が接続されたＮチャネルＭＯＳトランジスタＮ１を含む。また、レベルキーパ６０はＰチャネルＭＯＳトランジスタＰ９を含む。ＰチャネルＭＯＳトランジスタＰ９は３．３Ｖ電源電位ノード１０とインバータＩＶ１の入力ノードとの間に接続され、そのゲートにインバータＩＶ１の出力信号を受ける。バッファ回路１５ではインバータＩＶ１〜ＩＶ４が直列に接続され、インバータＩＶ４から内部信号φＢが出力される。
【０００３】
パッド２から入力される外部信号φＣが３．３Ｖ−ＶｔｈＮ１未満の場合、クランプ回路３１は外部信号φＣと等しい中間信号φＤを出力する。ここで、ＶｔｈＮ１はＮチャネルＭＯＳトランジスタＮ１のしきい値電圧である。外部信号φＣが３．３Ｖ−ＶｔｈＮ１を越える場合、クランプ回路３１は中間信号φＤを３．３Ｖ−ＶｔｈＮ１にクランプする。そのため、高電圧入力トレラントレシーバ１００の内部素子は耐圧（３．６Ｖ）より高い信号を受けず、破壊されない。
【０００４】
中間信号φＤが３．３Ｖ−ＶｔｈＮ１にクランプされると、レベルキーパ６０内のＰチャネルＭＯＳトランジスタＰ９はオンされ、インバータＩＶ１に入力される中間信号φＤを３．３Ｖに引き上げる。その結果、インバータＩＶ１に貫通電流が流れるのを防ぐ。
【０００５】
図４は外部信号φＣを０Ｖから５．５Ｖまで周期的に変化させた場合の、中間信号φＤ及び内部信号φＢの変化並びにレベルキーパ６０から流れる電流Ｉ１の変化を示した図である。
【０００６】
図４を参照して、時刻ｔ１０からｔ２０において、外部信号φＣは０Ｖから３．３Ｖ−ＶｔｈＮ１へと変化する。このとき、クランプ回路３１から出力される中間信号φＤは外部信号φＣと等しい。時刻ｔ２０以降、外部信号φＣは３．３Ｖ−ＶｔｈＮ１を越える。その結果、クランプ回路３１は中間信号φＤを３．３Ｖ−ＶｔｈＮ１にクランプする。クランプされた中間信号φＤと接地電位ＧＮＤとの電位差がＮチャネルＭＯＳトランジスタＮ２のしきい値電圧ＶｔｈＮ２を越えるため、インバータＩＶ１内のＮチャネルＭＯＳトランジスタＮ２に電流が流れ、ＮチャネルＭＯＳトランジスタＮ２はオンされる。その結果、インバータＩＶ１は０Ｖの信号を出力する。このとき、インバータＩＶ１の０Ｖの出力信号と３．３Ｖ電源電位との電位差がＰチャネルＭＯＳトランジスタＰ９のしきい値電圧Ｖｔｈｐ９よりも大きくなるため、ＰチャネルＭＯＳトランジスタＰ９がオンされる。よって、レベルキーパ６０により中間信号φＤは引き上げられ、時刻ｔ３０には３．３Ｖとなる。中間信号φＤが３．３Ｖまで引き上げられれば、インバータＩＶ１内のＮチャネルＭＯＳトランジスタＮ２のみが動作するため、貫通電流も抑制される。
【０００７】
時刻ｔ４０以降、外部信号φＣは低下し、時刻ｔ５０で中間信号φＤよりも低くなるが、レベルキーパ６０は動作しているため、時刻ｔ５０以降でも中間信号φＤは３．３Ｖを維持する。外部信号φＣの低下にレベルキーパ６０が耐えきれなくなった時刻ｔ６０でＰチャネルＭＯＳトランジスタＰ９はオフとなり、その結果、時刻ｔ６０直後に中間信号φＤは外部信号φＣと同じになる。
【０００８】
高電圧入力トレラントレシーバ１００はクランプ回路３１により３．３Ｖ駆動素子を保護することができ、レベルキーパ６０によりインバータＩＶ１の貫通電流を抑制できるが、以下のような問題が生じていた。
【０００９】
（１）高電圧入力トレラントレシーバ内でアナログ信号が歪む
高電圧入力トレラントレシーバ１００では外部信号φＣが３．３Ｖ−ＶｔｈＮ１よりも高いとき、中間信号φＤが３．３Ｖ−ＶｔｈＮ１にクランプされる。よって、中間信号φＤは外部信号φＣと一致せず、歪みが生じる。外部信号φＣがデジタル信号である場合は問題ないが、アナログ信号である場合は、高電圧入力トレラントレシーバ１００に入力されたアナログ信号が歪むという問題が生じる。
【００１０】
（２）高電圧入力トレラントレシーバを用いたリセット回路でリセットが機能しない
図５に示すリセット回路２００でドライバ３００の駆動能力が低い場合、ドライバ３００からＬ（論理ロー）レベルの信号が出力されても、完全に０Ｖとはならない。高電圧入力トレラントレシーバ１００はヒステリシス回路５を有しているため、高電圧入力トレラントレシーバ１００の入力信号（つまり外部信号φＣ）がヒステリシス回路５により決定されたＬレベルのしきい値電圧Ｖｉｌ以下にならなければ、高電圧入力トレラントレシーバ１００は入力信号をＨレベルと判断する。その結果、レベルキーパ６０は動作し続け、高電圧入力トレラントレシーバ１００はＨレベルの信号を出力し続け、リセットされない。ドライバ３００に流入するシンク電流が、プルアップ抵抗Ｒ１００に流れる電流Ｉ２と高電圧入力トレラントレシーバ１００内のレベルキーパ６０から流れる電流Ｉ１との和よりも小さい場合にこの問題が生じる。
【００１１】
（３）レベルキーパ６０から不要な電流Ｉ１が流れる。
図４中における時刻ｔ２０から時刻ｔ３０までの間と、時刻ｔ６０以降において、レベルキーパ６０から外部へ電流Ｉ１が流れる。その結果、不要な消費電力が発生する。
【００１２】
【特許文献１】
特開２０００−２７８１１３号公報
【００１３】
【発明が解決しようとする課題】
本発明の目的は、アナログ信号歪みが少ない高電圧入力トレラントレシーバを提供することである。
【００１４】
本発明の他の目的は、省電力が可能な高電圧入力トレラントレシーバを提供することである。
【００１５】
【課題を解決するための手段】
本発明による高電圧入力トレラントレシーバは、内部素子の耐圧よりも高い電位と接地電位との間で変化する外部信号を受け、内部素子の耐圧よりも低い電位と接地電位との間で変化する内部信号を出力する高電圧入力トレラントレシーバであって、パッドと、制御手段と、第１のクランプ手段と、レベルキープ手段と、バッファ手段とを備える。パッドは外部信号を受ける。制御手段はパッドから入力された外部信号を受け、第１の電位よりも外部信号が高いときに第１及び第２の制御信号を出力する。第１のクランプ手段はパッドから入力された外部信号を受け、外部信号と等しい中間信号を出力し、第１の制御信号を受けたとき中間信号を第１の電位よりも低い第２の電位にクランプする。レベルキープ手段は第２の制御信号を受けたとき、中間信号を第１の電位以下である第３の電位に引き上げる。バッファ手段は中間信号を受け、内部信号を出力する。
【００１６】
本発明による高電圧入力トレラントレシーバでは、外部信号が内部素子の耐圧以下である第１の電位よりも低いときは、制御手段から第１及び第２の制御信号が出力されない。このとき、レベルキープ手段は動作せず、第１のクランプ手段はパッドから入力された外部信号をそのまま中間信号として出力する。よって外部信号が第１の電位以下の場合は外部信号がアナログ信号であっても本高電圧入力トレラントレシーバ内で歪まない。
【００１７】
また、外部信号が第１の電位よりも高い場合、中間信号は第１のクランプ手段により第２の電位にクランプされ、さらにレベルキープ手段により第３の電位まで引き上げられた後、バッファ手段に入力される。これにより内部素子の耐圧よりも高い外部信号が高電圧入力トレラントレシーバに入力された場合でもバッファ手段に入力される中間信号は内部素子の耐圧以下となるため、内部素子は破壊されない。さらに、第１のクランプ手段は外部信号が第１の電位よりも高くなったとき動作を行うため、レベルキープ手段の電流量を抑えることができ、高電圧入力トレラントレシーバの消費電力を低減できる。
【００１８】
好ましくは、第１のクランプ手段は、第１のＮチャネルトランジスタと、第１のＰチャネルトランジスタとを含む。第１のＮチャネルトランジスタは第３の電位を受けるゲートを有し、外部信号を受ける。第１のＰチャネルトランジスタは第１のＮチャネルトランジスタと並列に接続され、第１の制御信号を受けるゲートを有する。
【００１９】
外部信号が第１の電位以下の場合であってさらに、第１のＰチャネルトランジスタのしきい値電圧未満のとき、第１のＰチャネルトランジスタはオフされる。しかしながら、第１のＮチャネルトランジスタのゲート電圧からソース電圧（外部信号）を差し引いた値が第１のＮチャネルトランジスタのしきい値電圧よりも大きいため、第１のＮチャネルトランジスタは完全にオンされる。一方、外部信号が第１のＰチャネルトランジスタのしきい値電圧を越えたとき、第１のＰチャネルトランジスタのソース電圧（外部信号）からゲート電圧を差し引いた値がしきい値を越えるため、第１のＰチャネルトランジスタは完全にオンされる。
【００２０】
以上の結果、外部信号が第１の電位以下である場合、第１のクランプ手段内の第１のＮチャネルトランジスタ及び第１のＰチャネルトランジスタのいずれかがオンされた状態を保持する。よって中間信号は外部信号と等しくなる。
【００２１】
さらに、外部信号が第１の電位よりも大きくなる場合、第１のＰチャネルトランジスタは第１の制御信号をゲートに受ける。その結果、第１のＰチャネルトランジスタはオフされる。その結果、中間信号は第１のＮチャネルトランジスタにより第２の電位にクランプされ、バッファ手段は第１の電位より高い信号を受けない。よって、高電圧入力トレラントレシーバの内部素子の破壊を防止できる。
【００２２】
好ましくは、バッファ手段は、中間信号を受けるインバータを含み、レベルキープ手段は、第２のＰチャネルトランジスタと、第３のＰチャネルトランジスタとを含む。第２のＰチャネルトランジスタは第３の電位を受けるソースと、第２の制御信号を受けるゲートとを有する。第３のＰチャネルトランジスタは第２のＰチャネルトランジスタのドレインと第１のクランプ手段の出力ノードとの間に接続され、インバータの出力信号を受けるゲートを有する。
【００２３】
この場合、外部信号が第１の電位よりも高くなった場合、第２のＰチャネルトランジスタは第２の制御信号を受け、オンされる。さらに、第３のＰチャネルトランジスタもオンされる。よって、レベルキープ手段は第２の電位にクランプされた中間信号を第３の電位に引き上げる。一方、外部信号が第１の電位未満の場合、第２のＰチャネルトランジスタはオフとなり、レベルキープ手段は動作しない。その結果、従来と比較してレベルキープ手段の電流量は減少し、高電圧入力トレラントレシーバの省電力化が可能となる。
【００２４】
好ましくは、制御手段は、スイッチ手段と、第２のクランプ手段と、差動増幅回路とを含む。スイッチ手段は外部信号が第１の電位よりも高いとき外部信号と等しい第１の制御信号を出力する。第２のクランプ手段は第１の制御信号を受けたとき、第１の制御信号を第１の電位よりも低い電位にクランプする。差動増幅回路はクランプされた第１の制御信号を受け、第２の制御信号を出力する。
【００２５】
この場合、スイッチ手段は外部信号が第１の電位よりも高くなるまで第１の制御信号を出力しない。外部信号が第１の電位よりも高くなった場合、スイッチ手段は外部信号と等しい第１の制御信号を第１のクランプ手段に出力する。その結果、第１のクランプ手段は外部信号が第１の電位よりも高くなった場合に外部信号を第２の電位にクランプできる。
【００２６】
また、第２のクランプ手段は、受けた第１の制御信号を第２の電位にクランプして差動増幅回路に出力する。その結果、差動増幅回路は第１電位よりも高い信号を受けず、内部素子の破壊を防止できる。
【００２７】
差動増幅回路は第２のクランプ手段によりクランプされた第１の制御信号を受け、第２の制御信号を出力する。そのため、外部信号が第１の電位よりも高いときにだけレベルキープ手段を動作させることができる。よって、レベルキープ手段の電流量は減少する。
【００２８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。図中同一又は相当部分には同一符号を付してその説明を援用する。
【００２９】
［高電圧入力トレラントレシーバの構成］
図１を参照して、高電圧入力トレラントレシーバ１は、パッド２と、クランプ回路３と、レベルキーパ６と、制御回路４と、動作回路７と、ヒステリシス回路５と、バッファ回路１５と、出力ノード８とを備える。
【００３０】
クランプ回路３はパッド２とバッファ回路１５の入力ノードとの間に接続される。クランプ回路３はＮチャネルＭＯＳトランジスタＮ１とＰチャネルＭＯＳトランジスタＰ１とを含む。ＮチャネルＭＯＳトランジスタＮ１とＰチャネルＭＯＳトランジスタＰ１とは並列に接続される。ＮチャネルＭＯＳトランジスタＮ１のゲートは３．３Ｖ電源電位ノード１０に接続される。ＰチャネルＭＯＳトランジスタＰ１のゲートは制御回路４に接続される。クランプ回路３はパッド２から入力された外部信号φＣを受け、中間信号φＤを出力する。
【００３１】
制御回路４は、スイッチ回路１４と、クランプ回路１２と、差動増幅回路９とを含む。スイッチ回路１４はＰチャネルＭＯＳトランジスタＰ１０を含む。ＰチャネルＭＯＳトランジスタＰ１０はパッド２と動作回路７との間に接続され、そのゲートは電圧Ｖｇを受ける。スイッチ回路１４は外部信号φＣを受け、制御信号φＥを出力する。外部信号φＣが高電圧入力トレラントレシーバ１の内部素子の耐圧である３．６Ｖを越えるとＰチャネルＭＯＳトランジスタＰ１０はオンされ、制御信号φＥは外部信号φＣと同じになる。電圧Ｖｇは外部信号φＣが３．６Ｖを越えたときＰチャネルＭＯＳトランジスタＰ１０がオンされるように設定される。ＰチャネルＭＯＳトランジスタＰ１０のしきい値電圧が１．６４Ｖの場合、電圧Ｖｇは１．９６Ｖに設定される。制御信号φＥはクランプ回路１２及びクランプ回路３内のＰチャネルＭＯＳトランジスタＰ１のゲートに出力される。
【００３２】
クランプ回路１２はＮチャネルＭＯＳトランジスタＮ８を含む。ＮチャネルＭＯＳトランジスタＮ８はスイッチ回路１４とＰチャネルＭＯＳトランジスタＰ１３のゲートとの間に接続され、そのゲートは３．３Ｖ電源電位ノード１０を受ける。クランプ回路１２は制御信号φＥを受け、信号φＧを出力する。制御信号φＥが３．３Ｖ−ＶｔｈＮ８よりも大きい場合、クランプ回路１２は信号φＧを３．３Ｖ−ＶｔｈＮ８にクランプする。ここで、ＶｔｈＮ８はＮチャネルＭＯＳトランジスタＮ８のしきい値電圧である。
【００３３】
差動増幅回路９はＰチャネルＭＯＳトランジスタＰ１１〜Ｐ１４とＮチャネルＭＯＳトランジスタＮ９，Ｎ１０と抵抗素子Ｒ１とを含む。ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２と抵抗素子Ｒ１とは定電流源を構成する。ＰチャネルＭＯＳトランジスタＰ１１とＰ１２とはカレントミラーを構成する。ＰチャネルＭＯＳトランジスタＰ１１及びＰ１２のソースはともに３．３Ｖ電源電位ノード１０に接続される。抵抗素子Ｒ１はＰチャネルＭＯＳトランジスタＰ１１のドレインと接地電位ノード３０との間に接続される。ＰチャネルＭＯＳトランジスタＰ１３及びＰ１４のソースはともにＰチャネルＭＯＳトランジスタＰ１２のドレインに接続される。ＮチャネルＭＯＳトランジスタＮ９はＰチャネルＭＯＳトランジスタＰ１３と接地電位ノード３０との間に接続され、ＮチャネルＭＯＳトランジスタＮ１０はＰチャネルＭＯＳトランジスタＰ１４と接地電位ノード３０との間に接続される。ＮチャネルＭＯＳトランジスタＮ９とＮ１０とはカレントミラーを構成する。ＰチャネルＭＯＳトランジスタＰ１４のゲートは基準電位Ｖｒｅｆ（＝１．６５Ｖ）を受ける。一方、ＰチャネルＭＯＳトランジスタＰ１３のゲートはクランプ回路１２からの出力信号φＧを受ける。差動増幅回路９は出力ノード１１から制御信号φＦを出力する。
【００３４】
バッファ回路１５はインバータＩＶ１〜ＩＶ４を含む。インバータＩＶ１〜ＩＶ４はクランプ回路３と出力ノード８との間に直列に接続される。インバータＩＶ１は３．３Ｖ電源電位ノード１０と接地電位ノード３０との間に直列に接続されたＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２とを含む。インバータＩＶ２は３．３Ｖ電源電位ノード１０と接地電位ノード３０との間に直列に接続されたＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ３とを含む。インバータＩＶ３は内部電源電位Ｖｄｄノード２０と接地電位ノード３０との間に直列に接続されたＰチャネルＭＯＳトランジスタＰ４とＮチャネルＭＯＳトランジスタＮ４とを含む。インバータＩＶ４は内部電源電位Ｖｄｄノード２０と接地電位ノード３０との間に直列に接続されたＰチャネルＭＯＳトランジスタＰ５とＮチャネルＭＯＳトランジスタＮ５とを含む。インバータＩＶ４は内部信号φＢを出力ノード８に出力する。
【００３５】
レベルキーパ６は、直列に接続されたＰチャネルＭＯＳトランジスタＰ８及びＰ９を含む。ＰチャネルＭＯＳトランジスタＰ８のソースは３．３Ｖ電源電位ノード１０に接続され、そのゲートは制御回路４から出力された制御信号φＦを受ける。ＰチャネルＭＯＳトランジスタＰ９のドレインはクランプ回路３の出力ノードとインバータＩＶ１の入力ノードとに接続され、そのゲートはインバータＩＶ１の出力信号を受ける。
【００３６】
ヒステリシス回路５はノイズ対策で設けられた回路である。ヒステリシス回路５は直列に接続されたインバータＩＶ５及びＩＶ６を含む。また、動作回路７は高電圧入力トレラントレシーバ１を起動させるための回路である。動作回路７はＮチャネルＭＯＳトランジスタＮ１１及びＮ１２を含み、それらのゲートには高電圧入力トレラントレシーバ１を動作させるためのレシーバイネーブル信号ＲＥが入力される。
【００３７】
［高電圧入力トレラントレシーバの動作］
外部信号φＣを０Ｖから５．５Ｖまで周期的に変化させた場合の高電圧入力トレラントレシーバ１の動作について図２を参照して説明する。なお、図２の動作中、動作回路７内に入力されるレシーバイネーブル信号ＲＥはＨ（論理ハイ）レベルであり、高電圧入力トレラントレシーバ１は起動している。
【００３８】
時刻ｔ１では、パッド２から入力される外部信号φＣは０Ｖである。
【００３９】
クランプ回路３は外部信号φＣと同じ０Ｖの中間信号φＤを出力する。具体的には、クランプ回路３内のＮチャネルＭＯＳトランジスタＮ１のゲート電圧（３．３Ｖ）からソース電圧（＝外部信号φＣ）を差し引いた値はＮチャネルＭＯＳトランジスタＮ１のしきい値電圧ＶｔｈＮ１よりも大きい。よって、ＮチャネルＭＯＳトランジスタＮ１は完全にオンされ、その出力信号（＝中間信号φＤ）は外部信号φＣと同じ０Ｖとなる。
【００４０】
スイッチ回路１４は０Ｖの制御信号φＥを出力する。ＰチャネルＭＯＳトランジスタＰ１０のソース電圧（φＣ＝０Ｖ）からゲート電圧Ｖｇ（＝１．９６Ｖ）を差し引きした値はＰチャネルＭＯＳトランジスタＰ１０のしきい値電圧ＶｔｈＰ１０（＝１．６４Ｖ）よりも小さくなる。よって、ＰチャネルＭＯＳトランジスタＰ１０はオフとなる。ＮチャネルＭＯＳトランジスタＮ１１及びＮ１２はオンになっているため、ＰチャネルＭＯＳトランジスタＰ１０から出力される制御信号φＥは０Ｖである。
【００４１】
制御回路４中のＮチャネルＭＯＳトランジスタＮ８はゲートに３．３Ｖを受け、ソースに０Ｖの制御信号φＥを受ける。その結果、ゲートソース電圧がＮチャネルＭＯＳトランジスタＮ８のしきい値電圧ＶｔｈＮ８を越え、ＮチャネルＭＯＳトランジスタＮ８は完全にオンされる。よって、ＮチャネルＭＯＳトランジスタＮ８から出力される信号φＧは制御信号φＥと同じ０Ｖとなる。
【００４２】
差動増幅回路９はＰチャネルＭＯＳトランジスタＰ１３のゲートに０Ｖの信号φＧを受ける。信号φＧは基準電圧Ｖｒｅｆ（＝１．６５Ｖ）よりも小さいため、出力ノード１１から出力される制御信号φＦはＨレベル（＝３．３Ｖ）となる。Ｈレベルの制御信号φＦを受けたＰチャネルＭＯＳトランジスタＰ８はオフとなるため、レベルキーパ６は動作しない。
【００４３】
時刻ｔ１から外部信号φＣが３．６Ｖとなる時刻ｔ２までの間、外部信号φＣは単位時間当たり一定の割合で増加する。この間、外部信号φＣは３．６Ｖよりも小さいため、ＰチャネルＭＯＳトランジスタＰ１０のソース電圧（外部信号φＣ）からゲート電圧Ｖｇ（＝１．９６Ｖ）を差し引いた値はしきい値電圧ＶｔｈＰ１０（＝１．６４Ｖ）を越えない。そのため、ＰチャネルＭＯＳトランジスタＰ１０はオフのままであり、制御信号φＥは０Ｖのままである。０Ｖの信号φＥを受け、クランプ回路１２は０Ｖの信号φＧを出力する。差動増幅回路９は０Ｖの信号φＧを受けるため、Ｈレベルの制御信号φＦを出力する。レベルキーパ６はＨレベルの制御信号φＦを受けるため、動作しない。
【００４４】
時刻ｔ１から時刻ｔ２までの間、クランプ回路３から出力される中間信号φＤは外部信号φＣと同じになる。具体的には、外部信号φＣがＰチャネルＭＯＳトランジスタＰ１のしきい値電圧ＶｔｈＰ１未満のとき、ＰチャネルＭＯＳトランジスタＰ１はオフされるが、ＮチャネルＭＯＳトランジスタＮ１のゲートソース電圧（＝３．３Ｖ−外部信号φＣ）がしきい値電圧ＶｔｈＮ１よりも大きいため、ＮチャネルＭＯＳトランジスタＮ１は完全にオンされる。
【００４５】
一方、外部信号φＣがしきい値電圧ＶｔｈＰ１を越えたとき、ＰチャネルＭＯＳトランジスタＰ１のソース電圧（＝外部信号φＣ）からゲート電圧（＝制御信号φＥ＝０Ｖ）を差し引いた値がしきい値ＶｔｈＰ１を越えるため、ＰチャネルＭＯＳトランジスタＰ１は完全にオンされる。
【００４６】
以上の結果、時刻ｔ１からｔ２までの間では、クランプ回路３内のＮチャネルＭＯＳトランジスタＮ１及びＰチャネルＭＯＳトランジスタＰ１のいずれかがオンされた状態を保持する。よって中間信号φＤは外部信号φＣと等しくなり、外部信号φＣがアナログ信号であっても、高電圧入力トレラントレシーバ１内で歪まない。
【００４７】
時刻ｔ２以降で外部信号φＣは３．６Ｖを超える。このとき、ＰチャネルＭＯＳトランジスタＰ１０において、ソース電圧（＝外部信号φＣ）からゲート電圧Ｖｇ（＝１．９６Ｖ）を差し引いた値がしきい値電圧ＶｔｈＰ１０（＝１．６４Ｖ）を越えるため、ＰチャネルＭＯＳトランジスタＰ１０は完全にオンされる。そのため、制御信号φＥは外部信号φＣと等しくなる。
【００４８】
クランプ回路３内のＰチャネルＭＯＳトランジスタＰ１はソースに外部信号φＣを受け、ゲートに外部信号φＣと等しい制御信号φＥを受ける。そのため、ＰチャネルＭＯＳトランジスタＰ１はオフされる。一方、ＮチャネルＭＯＳトランジスタＮ１はドレインに外部信号φＣを受け、ゲートに３．３Ｖを受けるため、３．３Ｖ−ＶｔｈＮ１のクランプされた信号を出力する。その結果、クランプ回路３から出力される中間信号φＤは３．３Ｖ−ＶｔｈＮ１でクランプされる。ただし、後述するように、中間信号φＤはレベルキーパ６により３．３Ｖに引き上げられるため、図２中には３．３Ｖ−ＶｔｈＮ１でクランプされた中間信号φＤは表れない。
【００４９】
制御回路４内のＮチャネルＭＯＳトランジスタＮ８はゲートに３．３Ｖを受け、ドレインに制御信号φＥを受けるため、信号φＧを３．３Ｖ−ＶｔｈＮ８にクランプする。クランプ回路１２が信号φＧをクランプすることで、差動増幅回路９のＰチャネルＭＯＳトランジスタＰ１３に耐圧よりも高い信号φＧを出力しない。よってＰチャネルＭＯＳトランジスタＰ１３のゲート酸化膜の信頼性は確保でき、差動増幅回路９は破壊されない。３．３Ｖ−ＶｔｈＮ８の信号φＧを受け、差動増幅回路９は出力ノード１１からＬレベル（０Ｖ）の制御信号φＦを出力する。
【００５０】
レベルキーパ６内のＰチャネルＭＯＳトランジスタＰ８はゲートに０Ｖの制御信号φＦを受け、ソースに３．３Ｖを受けるため、ソース電圧からゲート電圧を差し引いた値がしきい値電圧ＶｔｈＰ８を越える。そのため、ＰチャネルＭＯＳトランジスタＰ８は完全にオンされる。ＰチャネルＭＯＳトランジスタＰ９はゲートにインバータＩＶ１の出力信号を受ける。時刻ｔ１以降であって外部信号φＣがＮチャネルＭＯＳトランジスタＮ２のしきい値電圧ＶｔｈＮ２を越えたときからインバータＩＶ１の出力信号は０Ｖとなる。よって、時刻ｔ２でＰチャネルＭＯＳトランジスタＰ９はそのゲートに０Ｖの出力信号を受けており、オンされる。ＰチャネルＭＯＳトランジスタＰ８及びＰ９がともにオンされるため、レベルキーパ６は中間信号φＤを３．３Ｖに引き上げる。
【００５１】
以上の動作により、外部信号φＣが３．６Ｖを越えた後、中間信号φＤは３．３Ｖに固定される。このときノード１３からレベルキーパ６へ電流Ｉ１が流れるが、従来のレベルキーパ６０と比較して、電流Ｉ１の流れる量は小さく抑えることができる。レベルキーパ６はインバータＩＶ１の出力信号がＬレベルのときに動作するのではなく、外部信号φＣが３．６Ｖを越えたときに動作するためである。
【００５２】
時刻ｔ３以降、外部信号φＣは単位時間当たり一定の割合で５．５Ｖから減少する。外部信号φＣが３．６Ｖ以下となった時刻ｔ４以降で、ＰチャネルＭＯＳトランジスタＰ１０のソース電圧（外部信号φＣ）からゲート電圧Ｖｇを差し引いた値がしきい値ＶｔｈＰ１０よりも小さくなる。そのためＰチャネルＭＯＳトランジスタＰ１０はオフとなり、制御信号φＥは急速に低下する。ＰチャネルＭＯＳトランジスタＰ１のソース電圧（外部信号φＣ）からゲート電圧（制御信号φＥ）を差し引いた値がしきい値電圧ＶｔｈＰ１を越えたとき、ＰチャネルＭＯＳトランジスタＰ１は再びオンされる。そのため、クランプ回路３から出力される中間信号φＤは外部信号φＣと再び等しくなる。
【００５３】
制御回路４内のＮチャネルＭＯＳトランジスタＮ８はゲートソース電圧がしきい値電圧ＶｔｈＮ８よりも大きくなるため、制御信号φＥと等しい信号φＧを出力する。信号φＧが基準電圧Ｖｒｅｆ（＝１．６５Ｖ）よりも低くなる時刻ｔ５で差動増幅回路９は３．３Ｖの制御信号φＦを出力する。このときレベルキーパ６内のＰチャネルＭＯＳトランジスタＰ８のソース電圧（３．３Ｖ）からゲート電圧（３．３Ｖ）を差し引いた値は０となり、しきい値電圧ＶｔｈＰ８より小さくなるため、ＰチャネルＭＯＳトランジスタＰ８はオフされる。レベルキーパ６はその動作を停止し、中間信号φＤを引き上げないため、中間信号φＤは外部信号φＣと同じになる。レベルキーパ６が動作を停止するまでの間にレベルキーパ６からノード１３に電流Ｉ１が流れる。しかしながら時刻ｔ５でレベルキーパ６の動作を停止させることで、従来の電流量よりも小さく抑えることができる。
【００５４】
なお、本実施の形態では、高電圧入力トレラントレシーバ１の内部素子の耐圧を３．６Ｖと想定して、外部信号φＣが３．６Ｖを越えたとき制御回路４内のＰチャネルＭＯＳトランジスタＰ１０が完全にオンされるようにゲート電圧Ｖｇを１．９６Ｖと設定した。内部素子の耐圧より大きい外部信号φＣが高電圧入力トレラントレシーバ１に入力されることで、内部素子が破壊されるのを防止するためである。よって内部素子の耐圧が３．６Ｖでなく、他の値であっても、高電圧入力トレラントレシーバ１の内部素子の耐圧に基づいてＰチャネルＭＯＳトランジスタＰ１０のゲート電圧Ｖｇを決定すればよい。また、３．３Ｖ電源電位も内部素子の耐圧よりも低い電源電位であれば他の値であってもよい。
【００５５】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態による高電圧入力トレラントレシーバの全体構成を示す回路図である。
【図２】図１に示した高電圧入力トレラントレシーバの動作を示すタイミング図である。
【図３】従来の高電圧入力トレラントレシーバの全体構成を示す回路図である。
【図４】図３に示した高電圧入力トレラントレシーバの動作を示すタイミング図である。
【図５】リセット回路の全体構成を示す回路図である。
【符号の説明】
１，１００  高電圧入力トレラントレシーバ
２  パッド
３，３０  クランプ回路
４  制御回路
６，６０  レベルキーパ
９  バッファ回路
１２  クランプ回路
１４  スイッチ回路
【図１】
2004343452.tif 000003
【図２】
2004343452.tif 000004
【図３】
2004343452.tif 000005
【図４】
2004343452.tif 000006
【図５】
2004343452.tif 000007