(57)【要約】【課題】消費電力を抑制し、昇圧能力の劣化を低減しつつ、複数の昇圧倍率を設定可能な昇圧回路を提供する。【解決手段】端子配置９００では、複数の昇圧電圧出力端子９０１（ＶＯＵＴ）、９０２（ＶＯＵＴ）が設けられ、そのうち一方の端子９０２（ＶＯＵＴ）は、コンデンサ接続端子群９０３の間（例えば、端子ＣＡＰ５＋及び端子ＣＡＰ４＋の間等）に設けられ、他方の端子９０１（ＶＯＵＴ）は、コンデンサ接続端子群９０３と電源電圧端子９０４（ＶＤＤ）との間に設けられる。さらに、接続するコンデンサの発生電圧の高い順に、コンデンサ接続端子を昇圧電圧出力端子（ＶＯＵＴ）の両隣に順に配置する。【選択図】  図９
2004343893.tif 000002
【特許請求の範囲】
【請求項１】
制御信号に基づいてチャージポンプ動作を行い、第１〜第ｎ−１のコンデンサにより入力電圧をそれぞれ２倍〜ｎ倍に昇圧する、最大昇圧倍率ｎ倍の昇圧回路であって、
前記第１〜第ｎ−１のコンデンサをそれぞれ接続する第１〜第ｎ−１のコンデンサ接続端子と、
昇圧電圧を出力する少なくとも１つの昇圧電圧出力端子と、
を具備し、
前記昇圧電圧出力端子のうち少なくとも１つの両側に前記第１〜第ｎ−１のコンデンサ接続端子のうちいずれかが配置されることを特徴とする昇圧回路。
【請求項２】
前記昇圧電圧出力端子のうち少なくとも１つは、第ｎ−１のコンデンサ接続端子と第ｎ−２のコンデンサ接続端子との間に配置されることを特徴とする請求項１に記載の昇圧回路。
【請求項３】
前記昇圧電圧出力端子のうち少なくとも１つの両側の当該昇圧電圧出力端子に近い方から、第ｎ−１〜第１の順に前記コンデンサ接続端子が配置されることを特徴とする請求項１に記載の昇圧回路。
【請求項４】
前記制御信号により制御されるスイッチング素子を有することを特徴とする請求項１から請求項３までのいずれかに記載の昇圧回路。
【請求項５】
前記最大昇圧倍率ｎ倍の昇圧回路は、最大昇圧倍率６倍、最大昇圧倍率７倍、最大昇圧倍率８倍の昇圧回路のうち少なくともいずれかを含むことを特徴とする請求項１から請求項４までのいずれかに記載の昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、コンデンサを使用するチャージポンプ方式の昇圧回路等に関する。より詳細には、昇圧回路におけるコンデンサの接続端子のレイアウト等に関する。
【従来の技術】
従来、外部コンデンサ（昇圧用コンデンサ、平滑用コンデンサ等）を使用するチャージポンプ式の昇圧回路をＬＳＩ、ＩＣ等のデバイスに組み込む場合、外部コンデンサの接続用にそれぞれ接続端子が設けられる。
昇圧回路の昇圧倍率に関しては、昇圧倍率が固定されている昇圧回路や、汎用性を考慮して昇圧倍率が変更可能な昇圧回路がある。昇圧倍率を変更可能な昇圧回路では、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）インタフェースからの設定命令、外部コンデンサの接続態様等により、昇圧倍率を変更することができる。
【０００２】
ＣＰＵインタフェースからの設定命令により昇圧回路の動作制御を行うことができる場合、設定命令により昇圧倍率を変更し、必要なコンデンサを接続することにより、所定の昇圧倍率の昇圧回路を構成することができる。
一方、ＣＰＵインタフェースからの設定命令によらずに昇圧回路の昇圧倍率を変更する場合、必要なコンデンサを接続するだけでなく、昇圧電圧出力端子（平滑用コンデンサ接続端子）と一部の昇圧用コンデンサ接続端子とを短絡（ショート）することにより、所定の昇圧倍率の昇圧回路を構成することができる。
【０００３】
図１３は、従来のチャージポンプ式昇圧回路（最大昇圧倍率６倍）の端子配置１３００を示す図である。
端子配置１３００では、昇圧電圧出力端子１３０１（ＶＯＵＴ）、昇圧用コンデンサ接続端子群１３０２（ＣＡＰ２＋、ＣＡＰ２−、ＣＡＰ４＋、ＣＡＰ５＋、ＣＡＰ３＋、ＣＡＰ１−、ＣＡＰ１＋）、電源電圧入力端子１３０３（ＶＤＤ）の各端子が設けられる。
尚、昇圧電圧出力端子１３０１は、１本である。また、昇圧用コンデンサ接続端子群１３０２は、昇圧電圧出力端子１３０１の片側に配置される。
【０００４】
図１４は、従来のチャージポンプ式昇圧回路（最大昇圧倍率６倍）における、昇圧倍率変更時のコンデンサ接続１４００を示す図である。
【０００５】
コンデンサ接続１４０１は、最大昇圧倍率６倍の昇圧回路を昇圧倍率６倍として用いる場合のコンデンサ接続を示す。コンデンサ接続１４０１では、全ての昇圧用コンデンサ接続端子（ＣＡＰ２＋、ＣＡＰ２−、ＣＡＰ４＋、ＣＡＰ５＋、ＣＡＰ３＋、ＣＡＰ１−、ＣＡＰ１＋）に、昇圧用コンデンサＣ１〜昇圧用コンデンサＣ５の正極あるいは負極が接続される。
【０００６】
コンデンサ接続１４０２は、最大昇圧倍率６倍の昇圧回路を昇圧倍率５倍として用いる場合のコンデンサ接続を示す。コンデンサ接続１４０２では、短絡配線１４０６により昇圧用コンデンサ接続端子（ＣＡＰ５＋）と昇圧電圧出力端子（ＶＯＵＴ）とを短絡し、短絡した昇圧用コンデンサ接続端子について昇圧用コンデンサを非接続として、最大昇圧倍率６倍の昇圧回路を昇圧倍率５倍として用いる。
【０００７】
同様にして、図１４のコンデンサ接続１４０３〜コンデンサ接続１４０５に示すように、短絡配線１４０７〜短絡配線１４０９により昇圧用コンデンサ接続端子と昇圧電圧出力端子（ＶＯＵＴ）とを短絡し、短絡した昇圧用コンデンサ接続端子についてコンデンサを非接続として、最大昇圧倍率６倍の昇圧回路を昇圧倍率４倍、３倍、２倍として用いる。
【０００８】
ここで、チャージポンプ式昇圧回路は、直流的なロス電流を流す必要がなく、ロスは回路を構成するスイッチング素子（ＣＭＯＳトランジスタ等）の寄生容量に係る僅少な充放電電流に限られるので高効率であるが、一方、コンデンサに充電される電荷を転送することにより電流を発生させるので、電流値の大きさによっては出力電圧が低下してしまうという問題点がある。
【０００９】
そこで、消費電力の低減を図る昇圧回路がいくつか提案されており、所定の期間中、スイッチング素子間の制御端子を短絡させることにより、消費電力の低減を図る昇圧回路が提案されている（例えば、［特許文献１］参照。）。
また、所定の期間中、スイッチング素子をオンオフ制御する制御信号の電圧振幅を変換することにより、消費電力の低減を図る昇圧回路が記載されている（例えば、［特許文献２］参照。）。
また、昇圧回路が発生する昇圧電圧と所定の電圧との比較結果に基づいて、昇圧回路が用いるクロック信号を調整あるいは固定することにより、消費電力の低減を図る昇圧回路が記載されている（例えば、［特許文献３］参照。）。
【００１０】
【特許文献１】
特開２０００−３３３４４４号公報
【特許文献２】
特開２０００−３３００８５号公報
【特許文献３】
特開２００１−２１１６３５号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の昇圧回路における端子配置は、短絡配線の引き廻しについて一切考慮されていないので、昇圧電圧出力端子（平滑用コンデンサ接続端子）と一部の昇圧用コンデンサ接続端子とを短絡（ショート）することにより昇圧倍率を変更するため、液晶基板上に短絡配線として透明配線を形成する場合、透明配線の抵抗により消費電力が生じて昇圧能力が劣化するという問題点がある。
【００１２】
昇圧回路を備える液晶駆動（ドライバ）ＩＣ等をガラス基板、フィルム基板等の液晶表示パネルの液晶基板上に設ける場合（ＣＯＧ：Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ、ＣＯＦ：Ｃｈｉｐ  Ｏｎ  Ｆｉｌｍ）、外部コンデンサ基板と液晶駆動ＩＣ間は、液晶基板上の透明配線、液晶基板−コンデンサ基板間の配線テープ等を介して接続される。
透明配線は、例えば、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）配線等であり、配線テープは、例えば、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）配線等である。
【００１３】
ＩＴＯは、酸化インジウムすずの透明導電膜である。一方、ＴＡＢテープは、ポリイミド樹脂フィルムの上に銅箔にてリードを形成したものであり、金属配線である。従って、ＩＴＯ配線は、金属配線、ＴＡＢ配線と比較して、高抵抗、高消費電力である。
【００１４】
また、端子幅を大きくすることにより配線抵抗を減ずることも理論上可能であるが、膜厚、基板専有面積の軽減等の要請により実用上の限界があるという問題点がある。
【００１５】
また、ＣＰＵインタフェースからの設定命令により昇圧倍率を変更する場合、接続する外部コンデンサ接続態様と整合しない昇圧倍率の設定命令は、動作不良の原因となるという問題点がある。さらに、昇圧倍率設定用の信号入力回路等を用意する必要があるという問題点がある。
【００１６】
近年、液晶表示パネルの表示容量が増大するに伴い、液晶駆動用のドライバＩＣにおける消費電流が増加する傾向にある。しかしながら、表示容量が大きくなっても消費電力の増加は許容されず、逆にさらなる低消費電力化が要求される状況である。この低消費電力化の要求は、特に、携帯電話、携帯情報端末等の携帯機器において顕著である。
【００１７】
本発明は、以上の問題点に鑑みてなされたものであり、消費電力を抑制し、昇圧能力の劣化を低減しつつ、複数の昇圧倍率を設定可能な昇圧回路を提供することを目的とする。
【００１８】
【課題を解決するための手段】
前述した目的を達成するために第１の発明は、制御信号に基づいてチャージポンプ動作を行い、第１〜第ｎ−１のコンデンサにより入力電圧をそれぞれ２倍〜ｎ倍に昇圧する、最大昇圧倍率ｎ倍の昇圧回路であって、前記第１〜第ｎ−１のコンデンサをそれぞれ接続する第１〜第ｎ−１のコンデンサ接続端子と、昇圧電圧を出力する少なくとも１つの昇圧電圧出力端子と、を具備し、前記昇圧電圧出力端子のうち少なくとも１つの両側に前記第１〜第ｎ−１のコンデンサ接続端子のうちいずれかが配置されることを特徴とする昇圧回路である。
【００１９】
第１の発明では、最大昇圧倍率ｎ倍の昇圧回路は、１または複数の昇圧電圧出力端子（平滑用コンデンサ接続端子）を有し、昇圧電圧出力端子のうち少なくとも１つの両側に昇圧用コンデンサ接続端子が配置される。すなわち、昇圧電圧出力端子は、昇圧用コンデンサ接続端子群の間に配置される。
【００２０】
また、前記昇圧電圧出力端子のうち少なくとも１つは、第ｎ−１のコンデンサ接続端子と第ｎ−２のコンデンサ接続端子との間に配置するようにしてもよい。また、前記昇圧電圧出力端子のうち少なくとも１つの両側の当該昇圧電圧出力端子に近い方から、第ｎ−１〜第１の順に前記コンデンサ接続端子が配置するようにしてもよい。
【００２１】
第１の発明の昇圧回路では、昇圧電圧出力端子（平滑用コンデンサ接続端子）が昇圧用コンデンサ接続端子群の間に設けられるので、従来の昇圧回路の場合と比較して、昇圧倍率を変更する際の短絡配線の引き廻し長を減ずることができる。
すなわち、短絡配線の引き廻し長を短くした分、配線抵抗を軽減することができ、ひいては、昇圧能力の低下、消費電力を抑制することができる。昇圧倍率変更のための短絡配線を基板上のＩＴＯ配線等により形成する場合、この効果は特に顕著である。
【００２２】
また、昇圧電圧出力端子（ＶＯＵＴ）を昇圧用コンデンサ接続端子群の間に設けることにより、短絡配線の引き廻し長を減ずることができるが、さらに、引き廻し長を減ずるように、昇圧用コンデンサ接続端子を配置することもできる。
【００２３】
この場合、昇圧電圧出力端子を、最大昇圧倍率の電圧を発生する昇圧用コンデンサの接続端子と最大昇圧倍率の電圧の前段階の電圧を発生する昇圧用コンデンサの接続端子との間に配置するようにしてもよい。
さらに、昇圧用コンデンサ接続端子を昇圧電圧出力端子の両隣に、接続する昇圧用コンデンサの発生電圧の高い順に配置して、短絡配線の引き廻し長縮小を図るようにしてもよい。この場合、種々の昇圧倍率に設定して用いる場合であっても、短絡配線の引き廻し長を最適に縮小することができる。
【００２４】
【発明の実施の形態】
以下、添付図面を参照しながら、本発明に係る昇圧回路等の好適な実施形態について詳細に説明する。なお、以下の説明及び添付図面において、略同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略することにする。
【００２５】
最初に、図１を参照しながら、液晶表示装置の概略構成を説明する。
図１は、液晶駆動ＩＣを基板上に備える液晶表示装置１００の概略構成図である。
液晶表示装置１００は、液晶基板１０１上に液晶表示パネル１０２、液晶駆動ＩＣ１０３等が設けられて構成される。
【００２６】
液晶基板１０１は、ガラス基板、フィルム基板等の基材である。
液晶表示パネル１０２は、表示装置であり、例えば、画素（液晶表示素子）がマトリクス上に配列されて構成されるＬＣＤディスプレイ等である。
この場合、格子状に配列された画素に対して、縦方向の電極（セグメント電極、信号電極）、横方向の電極（コモン電極、走査電極）が配される。液晶駆動装置（液晶駆動回路）により電極を選択して電圧を印加し、縦横の電極が共に選択され所定の電圧が印加されると、対応する画素が駆動する。
【００２７】
液晶駆動ＩＣ１０３は、液晶表示パネル１０２の液晶表示素子を駆動し、ビットマップ表示を行うＩＣ等のデバイスである。液晶駆動ＩＣ１０３は、電源回路、表示ＲＡＭ、セグメント駆動回路、コモン駆動回路、ＣＰＵインタフェース回路等が組み込まれる。
【００２８】
液晶駆動ＩＣ１０３の端子１０４（セグメント駆動出力端子、コモン駆動出力端子等）と液晶表示パネル１０２の電極（セグメント電極、コモン電極）とは、液晶基板１０１上にパターン形成される透明配線１０５により接続される。
【００２９】
また、液晶駆動ＩＣ１０３に昇圧回路を有する電源回路を設ける場合、端子１０４（コンデンサ接続端子等）とコンデンサ基板１０８上に設けられる昇圧用あるいは平滑用の外部コンデンサとは、液晶基板１０１上にパターン形成される透明配線１０６、配線テープ１０７等を介して接続される。
【００３０】
透明配線１０５、透明配線１０６は、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）配線等である。
配線テープ１０７は、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）配線等である。
【００３１】
次に、図２を参照しながら、液晶駆動ＩＣの概略構成を説明する。
図２は、液晶駆動ＩＣ１０３の概略構成図である。
液晶駆動ＩＣ１０３は、電源回路２０１、セグメント駆動回路２０２、コモン駆動回路２０３、ＲＡＭ２０４、発振回路２０５、ＣＰＵインタフェース２０６等を有する。
【００３２】
電源回路２０１は、セグメント駆動回路２０２及びコモン駆動回路２０３に駆動電圧を供給する。電源回路２０１は、昇圧回路２１１、電圧レギュレータ回路２１２、電圧フォロア回路２１３等から構成される。
【００３３】
昇圧回路２１１は、電源電圧ＶＤＤを昇圧して昇圧電圧ＶＯＵＴを出力する。昇圧回路については、図４等において後述する。
電圧レギュレータ回路２１２は、昇圧電圧ＶＯＵＴが入力されると、液晶駆動電圧Ｖ０を出力する。電圧レギュレータ回路については、図５において後述する。
電圧フォロア回路２１３は、液晶駆動電圧Ｖ０を分圧、バッファし、セグメント駆動回路２０２、コモン駆動回路２０３に入力する。電圧フォロア回路２１３については、図６において後述する。
【００３４】
セグメント駆動回路２０２は、ＲＡＭ２０４から入力される表示データ、発振回路２０５から入力される制御信号等に基づいて、セグメント端子（ＳＥＧ０、ＳＥＧ１、…）にセグメント電極への印加電圧を出力する。
コモン駆動回路２０３は、発振回路２０５から入力される制御信号等に基づいて、コモン端子（ＣＯＭ０、ＣＯＭ１、…）にコモン電極への印加電圧を出力する。
【００３５】
ＲＡＭ２０４は、ＣＰＵインタフェース２０６を介して入力された画素毎の表示データを一時的に保持する。
発振回路２０５は、セグメント駆動回路２０２、コモン駆動回路２０３、昇圧回路２１１等を制御するための制御信号を出力する。
ＣＰＵインタフェース２０６は、ＣＰＵ（図示しない）と液晶駆動ＩＣ１０３との間の通信を媒介し、各種回路の動作制御を行う。
【００３６】
次に、図３及び図４を参照しながら、チャージポンプ式の昇圧回路の概略構成及び概略動作について説明する。
図３は、昇圧倍率が６倍の昇圧回路３００（昇圧回路２１１）の概略構成図である。
【００３７】
昇圧回路３００には、高電位側の電源電圧ＶＤＤを入力する電源電圧端子ＶＤＤ、低電位側の基準電圧ＶＳＳを入力する基準電圧端子ＶＳＳが設けられる。基準電圧端子ＶＳＳは、接地されたりする。
【００３８】
端子ＶＤＤと端子ＶＳＳとの間には、ＰチャネルトランジスタＱ１ＰとＮチャネルトランジスタＱ１Ｎが直列に接続され、これと平行して、ＰチャネルトランジスタＱ２ＰとＮチャネルトランジスタＱ２Ｎが直列に接続される。
【００３９】
トランジスタＱ１ＰとトランジスタＱ１Ｎとの間には、外部コンデンサ（昇圧用コンデンサ）接続用のコンデンサ接続端子ＣＡＰ１−が設けられる。
トランジスタＱ２ＰとトランジスタＱ２Ｎとの間には、外部コンデンサ（昇圧用コンデンサ）接続用のコンデンサ接続端子ＣＡＰ２−が設けられる。
【００４０】
また、端子ＶＤＤには、ＰチャネルトランジスタＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８が直列に接続され、各トランジスタ間には、外部コンデンサ（昇圧用コンデンサ）接続用のコンデンサ接続端子ＣＡＰ１＋、ＣＡＰ２＋、ＣＡＰ３＋、ＣＡＰ４＋、ＣＡＰ５＋が設けられる。
また、トランジスタＱ８のソースには、昇圧電圧ＶＯＵＴを出力し、平滑用コンデンサ接続端子である、昇圧電圧出力端子ＶＯＵＴが設けられる。
【００４１】
端子ＣＡＰ１−と、端子ＣＡＰ１＋、端子ＣＡＰ３＋、端子ＣＡＰ５＋との間には、それぞれ、昇圧用のコンデンサＣ１、Ｃ３、Ｃ５が接続される。
端子ＣＡＰ２−と、端子ＣＡＰ２＋、端子ＣＡＰ４＋との間には、それぞれ、昇圧用のコンデンサＣ２、Ｃ４が接続される。
端子ＶＯＵＴと端子ＶＤＤとの間には、平滑用のコンデンサＣが接続される。
【００４２】
尚、端子ＣＡＰ１＋、端子ＣＡＰ２＋、端子ＣＡＰ３＋、端子ＣＡＰ４＋、端子ＣＡＰ５＋には、コンデンサの正極が接続され、端子ＣＡＰ１−、端子ＣＡＰ２−には、コンデンサの負極が接続される。
【００４３】
トランジスタＱ１Ｐ、Ｑ１Ｎ、Ｑ２Ｐ、Ｑ２Ｎ、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ７、Ｑ８は、スイッチング素子として機能し、それぞれ、クロック信号（制御信号）ＣＬ１Ｐ、ＣＬ１Ｎ、ＣＬ２Ｐ、ＣＬ２Ｎ、ＣＬ３、ＣＬ４、ＣＬ５、ＣＬ６、ＣＬ７、ＣＬ８によりオンオフ制御される。
【００４４】
図４は、昇圧回路３００に入力されるクロック信号（制御信号）の波形を示す図である。
【００４５】
クロック信号４０１は、トランジスタＱ１Ｐ、Ｑ１Ｎのゲートに入力されるクロック信号ＣＬ１Ｐ、ＣＬ１Ｎの波形を示す。
クロック信号４０２は、トランジスタＱ２Ｐ、Ｑ２Ｎのゲートに入力されるクロック信号ＣＬ２Ｐ、ＣＬ２Ｎの波形を示す。
尚、クロック信号４０１と、クロック信号４０２とは、逆相である。また、クロック信号４０１、クロック信号４０２は、電源電圧ＶＤＤと基準電圧ＶＳＳとの間で遷移する。
【００４６】
クロック信号４０３は、トランジスタＱ３、Ｑ５、Ｑ７のゲートに入力されるクロック信号ＣＬ３、ＣＬ５、ＣＬ７の波形を示す。
クロック信号４０４は、トランジスタＱ４、Ｑ６、Ｑ８のゲートに入力されるクロック信号ＣＬ４、ＣＬ６、ＣＬ８の波形を示す。
尚、クロック信号４０３と、クロック信号４０４とは、逆相である。また、クロック信号４０３、クロック信号４０４は、昇圧電圧ＶＯＵＴと基準電圧ＶＳＳとの間で遷移する。
【００４７】
トランジスタＱ１〜Ｑ８は、クロック信号ＣＬ１〜ＣＬ８に応じてオンオフ動作を行う。トランジスタＱ１〜Ｑ８のオンオフ動作に伴って昇圧用のコンデンサにおいて充電及び放電が繰り返され、電源電圧ＶＤＤ（基準電圧ＶＳＳ）が昇圧電圧ＶＯＵＴに昇圧される。
【００４８】
次に、図５を参照しながら、電圧レギュレータ回路の概略構成を説明する。
図５は、電圧レギュレータ回路２１２の概略構成図である。
電圧レギュレータ回路２１２は、電子ボリューム回路５０１、増幅回路５０２等により構成される。
【００４９】
電子ボリューム回路５０１は、基準電圧ＶＲＥＦが入力されると、コントラスト制御電圧ＶＣＯＮを出力する。
増幅回路５０２は、コントラスト制御電圧ＶＣＯＮが入力されると、抵抗ＲＡ、抵抗ＲＢの比に応じて、液晶駆動電圧Ｖ０に増幅する。
【００５０】
次に、図６を参照しながら、電圧フォロア回路の概略構成を説明する。
図６は、電圧フォロア回路２１３の概略構成図である。
電圧フォロア回路２１３は、負帰還をかけた増幅回路６０１〜６０４、抵抗Ｒ１〜Ｒ４等から構成される。
電圧フォロア回路２１３は、液晶駆動電圧Ｖ０を分圧し、４つの液晶駆動バイアス電圧Ｖ１、Ｖ２、Ｖ３、Ｖ４を安定化させて出力し、セグメント駆動回路２０２、コモン駆動回路２０３に入力する。
【００５１】
次に、図７及び図８を参照しながら、昇圧回路の昇圧倍率の変更について説明する。
図７は、最大昇圧倍率６倍の昇圧回路３００において、昇圧倍率５倍の昇圧回路として使用する場合における、昇圧回路７００の概略構成図である。
図８は、最大昇圧倍率６倍の昇圧回路３００において、昇圧倍率４倍の昇圧回路として使用する場合における、昇圧回路８００の概略構成図である。
【００５２】
図３に示すように、最大昇圧倍率６倍の昇圧回路を昇圧倍率６倍の昇圧回路として使用する場合、全ての昇圧用コンデンサ接続端子に昇圧用コンデンサが接続される。
【００５３】
一方、図７に示すように、この最大昇圧倍率６倍の昇圧回路を昇圧倍率５倍の昇圧回路として使用する場合、短絡配線７０１により端子ＶＯＵＴと端子ＣＡＰ５＋とを短絡し、端子ＣＡＰ５＋以外の全ての昇圧用コンデンサ接続端子に昇圧用コンデンサを接続することにより（不要部分７０２については配線せず、昇圧用コンデンサの接続も行わない。）、昇圧倍率５倍の昇圧回路と等価な回路を構成することができる。
【００５４】
また、図８に示すように、この最大昇圧倍率６倍の昇圧回路を昇圧倍率４倍の昇圧回路として使用する場合、短絡配線８０１により端子ＶＯＵＴと端子ＣＡＰ５＋及び端子ＣＡＰ４＋とを短絡し、端子ＣＡＰ５＋及び端子ＣＡＰ４＋以外の全ての昇圧用コンデンサ接続端子に昇圧用コンデンサを接続することにより（不要部分８０２については配線せず、昇圧用コンデンサの接続も行わない。）、昇圧倍率４倍の昇圧回路と等価な回路を構成することができる。
【００５５】
次に、図９及び図１０を参照しながら、本発明の実施の形態に係る昇圧回路における端子配置について説明する。
図９は、本発明の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率６倍）の端子配置９００を示す図である。
【００５６】
端子配置９００では、複数の昇圧電圧出力端子９０１（ＶＯＵＴ）、９０２（ＶＯＵＴ）が設けられ、そのうち一方の端子９０２（ＶＯＵＴ）は、昇圧用コンデンサ接続端子群９０３の間（例えば、端子ＣＡＰ５＋及び端子ＣＡＰ４＋の間等）に設けられ、他方の端子９０１（ＶＯＵＴ）は、昇圧用コンデンサ接続端子群９０３と電源電圧端子９０４（ＶＤＤ）との間に設けられる。
【００５７】
図１０は、本発明の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率６倍）における、昇圧倍率変更時のコンデンサ接続１０００を示す図である。
【００５８】
コンデンサ接続１００１は、最大昇圧倍率６倍の昇圧回路を昇圧倍率６倍として用いる場合のコンデンサ接続を示す。コンデンサ接続１００１では、全ての昇圧用コンデンサ接続端子（ＣＡＰ２＋、ＣＡＰ２−、ＣＡＰ４＋、ＣＡＰ５＋、ＣＡＰ３＋、ＣＡＰ１−、ＣＡＰ１＋）に、昇圧用コンデンサＣ１〜昇圧用コンデンサＣ５の正極あるいは負極が接続される。
【００５９】
コンデンサ接続１００２は、最大昇圧倍率６倍の昇圧回路を昇圧倍率５倍として用いる場合のコンデンサ接続を示す。コンデンサ接続１００２では、短絡配線１００６により昇圧用コンデンサ接続端子（ＣＡＰ５＋）と昇圧電圧出力端子（ＶＯＵＴ）とを短絡し、短絡した昇圧用コンデンサ接続端子について昇圧用コンデンサを非接続として、最大昇圧倍率６倍の昇圧回路を昇圧倍率５倍として用いる。
【００６０】
同様にして、図１０のコンデンサ接続１００３〜コンデンサ接続１００５に示すように、短絡配線１００７〜短絡配線１００９により昇圧用コンデンサ接続端子と昇圧電圧出力端子（ＶＯＵＴ）とを短絡し、短絡した昇圧用コンデンサ接続端子について昇圧用コンデンサを非接続として、最大昇圧倍率６倍の昇圧回路を昇圧倍率４倍、３倍、２倍として用いる。
【００６１】
ここで、図１０に示す本発明の実施の形態に係る昇圧回路における短絡配線１００６〜短絡配線１００９（最大昇圧倍率６倍）と、図１４に示す従来の昇圧回路における短絡配線１４０６〜短絡配線１４０９（最大昇圧倍率６倍）とを比較する。
【００６２】
本発明の実施の形態に係る昇圧回路では、昇圧電圧出力端子（ＶＯＵＴ）が昇圧用コンデンサ接続端子群の間に設けられるので、従来の昇圧回路の場合と比較して、短絡配線の引き廻し長を減ずることができる。すなわち、短絡配線の引き廻し長を短くした分、配線抵抗を軽減することができ、ひいては、昇圧能力の低下、消費電力を抑制することができる。
【００６３】
ＩＴＯ配線等の透明配線は、金属配線と比較して抵抗が大きい。従って、昇圧倍率変更のための短絡配線を基板上のＩＴＯ配線等により形成する場合、上記の効果は特に顕著である。
この場合、例えば、図１の透明配線１０６に起因する抵抗増加を抑制することができる。
【００６４】
また、短絡配線により昇圧倍率を変更する場合、ＣＰＵインタフェースからの設定命令等は特に必要ないので、設定命令とコンデンサ接続態様との不整合による動作不良を防止することができる。
また、昇圧倍率設定用の信号入力回路等を用意する必要もない。
【００６５】
また、昇圧電圧出力端子（ＶＯＵＴ）を昇圧用コンデンサ接続端子群の間に設けることにより、短絡配線の引き廻し長を減ずることができるが、さらに、引き廻し長を減ずるように、昇圧用コンデンサ接続端子を配置することもできる。
【００６６】
この場合、昇圧電圧出力端子（ＶＯＵＴ）を、最大昇圧倍率の電圧を発生する昇圧用コンデンサの接続端子と最大昇圧倍率の電圧の前段階の電圧を発生する昇圧用コンデンサの接続端子との間に配置するようにしてもよい。
さらに、昇圧用コンデンサ接続端子を昇圧電圧出力端子（ＶＯＵＴ）の両隣に、接続する昇圧用コンデンサの発生電圧の高い順に配置して、短絡配線の引き廻し長縮小を図るようにしてもよい。この場合、種々の昇圧倍率に設定して用いる場合であっても、短絡配線の引き廻し長を最適に縮小することができる。
【００６７】
例えば、図３に示す最大昇圧倍率６倍の昇圧回路の場合、最大昇圧倍率の電圧を発生する昇圧用コンデンサ（Ｃ５）の昇圧用コンデンサ接続端子（ＣＡＰ５＋）と最大昇圧倍率の電圧の前段階の電圧を発生する昇圧用コンデンサ（Ｃ４）の昇圧用コンデンサ接続端子（ＣＡＰ４＋）との間に昇圧電圧出力端子（ＶＯＵＴ）を配置するようにしてもよい。
さらに、図９に示すように、端子ＶＯＵＴの両隣に、端子ＣＡＰ５＋、ＣＡＰ４＋、ＣＡＰ３＋、ＣＡＰ２＋、ＣＡＰ１＋を順に配置することにより、短絡配線の引き廻し長をより小さくすることができる。
【００６８】
上述の本発明の実施の形態において、最大昇圧倍率６倍の昇圧回路の場合について説明したが、昇圧回路の最大昇圧倍率はこれに限られない。
以下、図１１及び図１２、図１５及び図１６を参照しながら、最大昇圧倍率が７倍あるいは８倍の場合について説明する。
【００６９】
図１１は、本発明の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率７倍）における、昇圧倍率変更時のコンデンサ接続１１００を示す図である。
【００７０】
コンデンサ接続１１０１は、最大昇圧倍率７倍の昇圧回路を昇圧倍率７倍として用いる場合のコンデンサ接続を示す。コンデンサ接続１１０１では、全ての昇圧用コンデンサ接続端子（ＣＡＰ２＋、ＣＡＰ２−、ＣＡＰ４＋、ＣＡＰ６＋、ＣＡＰ５＋、ＣＡＰ３＋、ＣＡＰ１−、ＣＡＰ１＋）に、昇圧用コンデンサＣ１〜昇圧用コンデンサＣ６の正極あるいは負極が接続される。
【００７１】
図１０について説明した最大昇圧倍率６倍の場合と同様にして、図１１のコンデンサ接続１１０２〜コンデンサ接続１１０６に示すように、短絡配線１１０７〜短絡配線１１１１により昇圧用コンデンサ接続端子と昇圧電圧出力端子（ＶＯＵＴ）とを短絡し、短絡した昇圧用コンデンサ接続端子について昇圧用コンデンサを非接続として、最大昇圧倍率７倍の昇圧回路を昇圧倍率６倍、５倍、４倍、３倍、２倍として用いる。
【００７２】
図１２は、本発明の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率８倍）における、昇圧倍率変更時のコンデンサ接続１２００を示す図である。
【００７３】
コンデンサ接続１２０１は、最大昇圧倍率８倍の昇圧回路を昇圧倍率８倍として用いる場合のコンデンサ接続を示す。コンデンサ接続１２０１では、全ての昇圧用コンデンサ接続端子（ＣＡＰ２＋、ＣＡＰ２−、ＣＡＰ４＋、ＣＡＰ６＋、ＣＡＰ７＋、ＣＡＰ５＋、ＣＡＰ３＋、ＣＡＰ１−、ＣＡＰ１＋）に、昇圧用コンデンサＣ１〜昇圧用コンデンサＣ７の正極あるいは負極が接続される。
【００７４】
図１０について説明した最大昇圧倍率６倍の場合と同様にして、図１２のコンデンサ接続１２０２〜コンデンサ接続１２０７に示すように、短絡配線１２０８〜短絡配線１２１３により昇圧用コンデンサ接続端子と昇圧電圧出力端子（ＶＯＵＴ）とを短絡し、短絡した昇圧用コンデンサ接続端子について昇圧用コンデンサを非接続として、最大昇圧倍率８倍の昇圧回路を昇圧倍率７倍、６倍、５倍、４倍、３倍、２倍として用いる。
【００７５】
図１５は、従来のチャージポンプ式昇圧回路（最大昇圧倍率７倍）における、昇圧倍率変更時のコンデンサ接続１５００を示す図である。
図１５に示すように、従来の昇圧回路（最大昇圧倍率７倍）についても同様に、コンデンサ接続１５０１〜コンデンサ接続１５０６とすることにより、昇圧倍率を６倍、５倍、４倍、３倍、２倍とする。
【００７６】
図１６は、従来のチャージポンプ式昇圧回路（最大昇圧倍率８倍）における、昇圧倍率変更時のコンデンサ接続１６００を示す図である。
図１６に示すように、従来の昇圧回路（最大昇圧倍率８倍）についても同様に、コンデンサ接続１６０１〜コンデンサ接続１６０７とすることにより、昇圧倍率を７倍、６倍、５倍、４倍、３倍、２倍とする。
【００７７】
ここで、図１１及び図１２に示す本発明の実施の形態に係る昇圧回路における、短絡配線１１０７〜短絡配線１１１１（最大昇圧倍率７倍）、短絡配線１２０８〜短絡配線１２１３（最大昇圧倍率８倍）と、図１５及び図１６に示す従来の昇圧回路における、短絡配線１５０７〜短絡配線１５１１（最大昇圧倍率７倍）、短絡配線１６０８〜短絡配線１６１３（最大昇圧倍率８倍）とを比較する。
【００７８】
この場合も、最大昇圧倍率６倍の場合と同様に、本発明の実施の形態に係る昇圧回路では、昇圧電圧出力端子（ＶＯＵＴ）が昇圧用コンデンサ接続端子群の間に設けられるので、従来の昇圧回路の場合と比較して、短絡配線の引き廻し長を減ずることができる。すなわち、短絡配線の引き廻し長を短くした分、配線抵抗を軽減することができ、ひいては、昇圧能力の低下、消費電力を抑制することができる。
【００７９】
次に、本発明の他の実施の形態に係るチャージポンプ式昇圧回路について説明する。
図１７は、本発明の他の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率６倍）の端子配置１７００を示す図である。
【００８０】
端子配置１７００では、昇圧電圧出力端子１７０１（ＶＯＵＴ）及び電圧出力端子（ＶＤＤ）は、昇圧用コンデンサ接続端子群１７０３の間（例えば、端子ＣＡＰ５＋及び端子ＣＡＰ４＋の間等）に設けられる。
尚、昇圧電圧出力端子（ＶＯＵＴ）は、１本のみ設けられる。
【００８１】
この場合も、上記図９〜図１２について説明したのと同様に、昇圧電圧出力端子（ＶＯＵＴ）が昇圧用コンデンサ接続端子群の間に設けられるので、従来の昇圧回路の場合と比較して、短絡配線の引き廻し長を減ずることができる。すなわち、短絡配線の引き廻し長を短くした分、配線抵抗を軽減することができ、ひいては、昇圧能力の低下、消費電力を抑制することができる。
【００８２】
このように、昇圧電圧出力端子（ＶＯＵＴ）を１本とした場合であっても、昇圧電圧出力端子（ＶＯＵＴ）を昇圧用コンデンサ接続端子群の間に設けることにより、従来の昇圧回路の場合と比較して、短絡配線の引き廻し長を減ずることができる（図１７参照。）。
尚、昇圧電圧出力端子（ＶＯＵＴ）を複数として、そのうちの少なくとも１本の端子を昇圧用コンデンサ接続端子群の間に配置するようにしてもよい（図９等参照。）。
【００８３】
以上、添付図面を参照しながら、本発明にかかる昇圧回路等の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、本願で開示した技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【００８４】
【発明の効果】
以上、詳細に説明したように本発明によれば、消費電力を抑制し、昇圧能力の劣化を低減しつつ、複数の昇圧倍率を設定可能な昇圧回路を提供することができる。
【図面の簡単な説明】
【図１】液晶駆動ＩＣを基板上に備える液晶表示装置１００の概略構成図
【図２】液晶駆動ＩＣ１０３の概略構成図
【図３】昇圧倍率が６倍の昇圧回路３００（昇圧回路２１１）の概略構成図
【図４】昇圧回路３００に入力されるクロック信号（制御信号）の波形を示す図
【図５】電圧レギュレータ回路２１２の概略構成図
【図６】電圧フォロア回路２１３の概略構成図
【図７】最大昇圧倍率６倍の昇圧回路３００において、昇圧倍率５倍の昇圧回路として使用する場合における、昇圧回路７００の概略構成図
【図８】最大昇圧倍率６倍の昇圧回路３００において、昇圧倍率４倍の昇圧回路として使用する場合における、昇圧回路８００の概略構成図
【図９】本発明の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率６倍）の端子配置９００示す図
【図１０】本発明の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率６倍）における、昇圧倍率変更時のコンデンサ接続１０００を示す図
【図１１】本発明の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率７倍）における、昇圧倍率変更時のコンデンサ接続１１００を示す図
【図１２】本発明の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率８倍）における、昇圧倍率変更時のコンデンサ接続１２００を示す図
【図１３】従来のチャージポンプ式昇圧回路（最大昇圧倍率６倍）の端子配置１３００を示す図
【図１４】従来のチャージポンプ式昇圧回路（最大昇圧倍率６倍）における、昇圧倍率変更時のコンデンサ接続１４００を示す図
【図１５】従来のチャージポンプ式昇圧回路（最大昇圧倍率７倍）における、昇圧倍率変更時のコンデンサ接続１５００を示す図
【図１６】従来のチャージポンプ式昇圧回路（最大昇圧倍率８倍）における、昇圧倍率変更時のコンデンサ接続１６００を示す図
【図１７】本発明の他の実施の形態に係るチャージポンプ式昇圧回路（最大昇圧倍率６倍）の端子配置１７００を示す図
【符号の説明】
１００………液晶表示装置
１０１………液晶基板
１０２………液晶表示パネル
１０３………液晶駆動ＩＣ
１０４………端子
１０５、１０６………透明配線
１０７………配線テープ
１０８………コンデンサ基板
２０１………電源回路
２１１………昇圧回路
３００………昇圧回路
７００、８００………昇圧回路
７０１、８０１………短絡配線
７０２、８０２………不要部分
９００、１７００………端子配置
１００１〜１００５………コンデンサ接続（最大昇圧倍率６倍）
１００６〜１１０９………短絡配線（最大昇圧倍率６倍）
１１０１〜１１０６………コンデンサ接続（最大昇圧倍率７倍）
１１０７〜１１１１………短絡配線（最大昇圧倍率７倍）
１２０１〜１２０７………コンデンサ接続（最大昇圧倍率８倍）
１２０８〜１２１３………短絡配線（最大昇圧倍率８倍）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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