(57)【要約】【課題】半導体ウエハの各部位での電界メッキ膜の膜厚のばらつきを低減する。【解決手段】半導体ウエハＷの上部の配線Ｍ上に、第１パッド部ＰＡＤ１に開口部を有するパッシベーション膜ＰＶおよびポリイミド樹脂膜４３を形成した後、半導体ウエハの全面にシード層４５を形成し、その上部のレジスト膜Ｒに長溝（再配線パターン）４７を形成する際、チップ領域ＣＡのみならず、その外周部である禁止領域ＯＵＴにも長溝４７を形成し、この長溝４７内に、Ｃｕ膜４９ａおよびＮｉ膜４９ｂを電界メッキにより形成し、レジスト膜Ｒを除去した後、これらの膜をマスクにシード層４５をエッチングすることにより再配線を形成する。このように、半導体ウエハＷの外周部である禁止領域ＯＵＴにも、Ｃｕ膜４９ａ等を電界メッキ成長させたので、禁止領域ＯＵＴとの境界近傍に位置するチップ領域の電界が緩和され電界メッキ膜の膜厚のばらつきを低減することができる。【選択図】　　図８
2004018964.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部と、を有する半導体ウエハであって、
（ｂ）前記チップ領域および外周部の上部に形成された導電性膜と、
（ｃ）前記チップ領域上の前記導電性膜上に形成された第１メッキ膜と、
（ｄ）前記外周部上の前記導電性膜上に形成された、前記第１メッキ膜と同層の膜である第２メッキ膜と、
を有することを特徴とする半導体ウエハ。
【請求項２】
（ａ）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部と、を有する半導体ウエハであって、
（ｂ）前記チップ領域および外周部の上部に形成された導電性膜と、
（ｃ）前記チップ領域上の前記導電性膜上に形成された第１メッキ膜と、
（ｄ）前記外周部上の前記導電性膜上に形成された、前記第１メッキ膜と同層の膜である第２メッキ膜と、
（ｅ）前記第１および第２メッキ膜上に形成された絶縁膜であって、前記外周部上に、前記複数のチップ領域を囲むよう形成され、前記第１メッキ膜上のパッド領域および前記スクライブ領域上が開口した絶縁膜と、
を有することを特徴とする半導体ウエハ。
【請求項３】
（ａ）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部と、を有する半導体ウエハの上部に、導電性膜を形成する工程と、
（ｂ）前記チップ領域の前記導電性膜の上部に、開口部を有する絶縁膜を形成する工程であって、前記外周部の前記導電性膜の上部にも、前記チップ領域上の前記絶縁膜に対応する形状の前記絶縁膜を形成する工程と、
（ｃ）前記導電性膜上に電位を印加し、前記チップ領域および前記外周部の前記絶縁膜の開口部内に、金属膜をメッキ成長させる工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部と、を有する半導体ウエハの上部に、導電性膜を形成する工程と、
（ｂ）前記チップ領域の前記導電性膜の上部に、開口部を有する絶縁膜を形成する工程であって、前記外周部の前記導電性膜の上部にも、前記チップ領域上の前記絶縁膜に対応する形状の前記絶縁膜を形成する工程と、
（ｃ）前記導電性膜上に電位を印加し、前記チップ領域および前記外周部の前記絶縁膜の開口部内に、金属膜をメッキ成長させる工程と、
（ｄ）金属膜上に第３絶縁膜を形成した後、前記半導体ウエハの端部からある一定の幅の領域上の前記第３絶縁膜は残存させ、前記チップ領域の金属膜上のパッド領域および前記スクライブ領域上の前記第３絶縁膜を除去する工程と、
（ｅ）前記半導体ウエハの表面の前記第３絶縁膜上にテープを形成した後、前記半導体ウエハの表面を下側とし、前記半導体ウエハの裏面を研磨する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部と、を有する半導体ウエハを準備する工程と、
（ｂ）前記半導体ウエハのチップ領域に半導体素子を形成する工程と、
（ｃ）前記半導体ウエハの上部に、第１導電性膜を形成する工程と、
（ｄ）前記第１導電性膜上に、前記第１導電性膜上の第１パッド領域を開口した第１絶縁膜を形成する工程と、
（ｅ）前記第１パッド領域および第１絶縁膜上を含む前記半導体ウエハ上に、第２導電性膜を形成する工程と、
（ｆ）前記第２導電性膜上に第２絶縁膜を形成する工程と、
（ｇ）前記チップ領域上の前記第２絶縁膜上にパターンを転写する工程であって、前記チップ領域の外周部の前記第２導電性膜にも前記パターンを転写する工程と、
（ｈ）前記パターンに対応する前記第２絶縁膜を除去することにより溝を形成する工程と、
（ｉ）前記溝内に金属膜を電界メッキにより成長させる工程と、
（ｊ）前記金属膜上に第３絶縁膜を形成する工程と、
（ｋ）前記半導体ウエハの端部からある一定の幅の領域上の前記第３絶縁膜は残存させつつ、前記チップ領域の金属膜上のパッド領域および前記スクライブ領域上の前記第３絶縁膜を除去する工程と、
（ｌ）前記半導体ウエハの表面の前記第３絶縁膜上にテープを接着する工程と、
（ｍ）前記（ｌ）工程の後、前記半導体ウエハの表面を下側とし、前記半導体ウエハの裏面を研磨する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハおよび半導体装置の製造技術に関し、特に、電界メッキ法を用いて形成される金属を有する半導体装置の製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子やそれらを接続する配線は、種々の導電性膜と絶縁膜等により構成されるが、この導電性膜、特に、金属膜の形成方法として、メッキ法が採用されている。
【０００３】
このメッキ法は、安価に金属膜を形成できる方法として、種々の工程で使用されている。この金属膜は、例えば、半導体基板（半導体ウエハ）上に、あらかじめ配線等のパターンに対応した配線溝（開口部）を有する絶縁膜を形成し、半導体基板をメッキ液に浸漬することにより、開口部内に金属を析出させることにより形成する。
【０００４】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置（半導体装置）の研究・開発に従事しており、半導体装置を構成する配線を電界メッキ法を用いて形成することを検討している。
【０００５】
しかしながら、電界メッキ法により金属メッキ膜を形成した結果、半導体ウエハの部位によって金属メッキ膜の膜厚がばらつくことが判明した。即ち、追って詳細に説明するが、半導体ウエハのチップ領域のうち、外側に位置するチップ領域の金属メッキ膜の膜厚が、半導体ウエハの内側に位置するチップ領域の金属メッキ膜の膜厚より大きくなることが分かった。
【０００６】
配線等として機能するためには、定められた最低限の膜厚を維持する必要があるため、金属メッキ膜が薄く形成される領域でも一定の膜厚が確保できるよう、メッキ時間等の処理条件を調整する必要がある。
【０００７】
しかしながら、メッキの処理条件の調整を行っても、半導体ウエハの各部位での金属メッキ膜の膜厚のばらつきは是正することができず、以降の工程においても、種々の問題が生じ得る。
【０００８】
即ち、配線を構成する金属メッキ膜上は、絶縁膜で覆われる。従って、すべての金属メッキ膜上を一定の膜厚以上の絶縁膜で覆うためには、薄い金属メッキ膜は厚い絶縁膜で覆われることとなる。
【０００９】
特に、配線が最上層配線や後述する再配線の場合には、その上部は、ポリイミド樹脂等の保護膜で覆われる。このポリイミド膜は、高価であるため、その使用量が多くなることにより、コスト高となる。
【００１０】
また、この保護膜には、配線を外部に引き出すためのパッド部を露出させるため、開口部（開孔部）が形成される。この開口部の形成の際にも、保護膜の膜厚にばらつきがあると、開口不良や開口領域が大きくなる等の不具合が生じる。
【００１１】
本発明の目的は、半導体ウエハの各部位での電界メッキ膜の膜厚のばらつきを低減するものである。
【００１２】
また、本発明の他の目的は、電界メッキ膜の膜厚のばらつきを低減することにより、半導体装置の特性を向上させるものである。また、半導体装置の製造コストを低減するものである。また、半導体装置のＴＡＴ（ｔｕｒｎ　ａｒｏｕｎｄ　ｔｉｍｅ）の短縮を図るものである。
【００１３】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
（１）本発明の半導体ウエハは、（ａ）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部と、を有する半導体ウエハであって、（ｂ）前記チップ領域、スクライブ領域および外周部の上部に形成された導電性膜と、（ｃ）前記チップ領域上の前記導電性膜上に形成された第１メッキ膜と、（ｄ）前記外周部上の前記導電性膜上に形成された、前記第１メッキ膜と同層の膜である第２メッキ膜と、を有するものである。
【００１６】
この第１、第２メッキ膜は、電界メッキ膜である。また、外周部上に、前記複数のチップ領域を囲むよう形成され、前記第１メッキ膜上のパッド領域および前記スクライブ領域上が開口した絶縁膜を形成してもよい。複数のチップ領域を囲む絶縁膜は、例えば、半導体ウエハの端部からある一定の幅の領域上に形成される。
【００１７】
（２）本発明の半導体装置の製造方法は、（ａ）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部と、を有する半導体ウエハの上部に、導電性膜を形成する工程と、（ｂ）前記チップ領域の前記導電性膜の上部に、開口部を有する絶縁膜を形成する工程であって、前記外周部の前記導電性膜の上部にも、前記チップ領域上の前記絶縁膜に対応する形状の前記絶縁膜を形成する工程と、（ｃ）前記導電性膜上に電位を印加し、前記チップ領域および前記外周部の前記絶縁膜の開口部内に、金属膜をメッキ成長させる工程と、を有するものである。前記絶縁膜は、半導体ウエハの端部からある一定の幅の領域上に形成せず、前記導電性膜を露出させてもよい。この場合、この露出領域を介し、前記導電性膜に電位を印加し、電界メッキを行う。また、前記チップ領域と外周部には、複数のチップ領域分のパターンが描かれたレチクルを、半導体ウエハの領域に関係なく、順次転写していくことにより、形成することができる。また、前記（ｃ）工程の後に、（ｄ）金属膜上に第３絶縁膜を形成した後、前記半導体ウエハの端部からある一定の幅の領域上の第３絶縁膜は残存させ、前記チップ領域の金属膜上のパッド領域および前記スクライブ領域上の第３絶縁膜を除去し、（ｅ）前記半導体ウエハの表面の第３絶縁膜上にテープを形成した後、前記半導体ウエハの表面を下側とし、前記半導体ウエハの裏面を研磨してもよい。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
以下、本実施の形態を、図１〜図１０を参照しながら詳細に説明する。
【００２０】
図１に、本実施の形態の半導体装置が形成される半導体ウエハの要部平面図を示す。
【００２１】
図１に示すように、半導体ウエハＷは、略円状であり、略矩形状のチップ領域ＣＡを複数有する。チップ領域ＣＡ間には、スクライブ領域ＳＡが形成され、この領域に沿って、切断することにより、チップ領域ＣＡが分離される。また、この半導体ウエハＷの外周部（複数のチップ領域ＣＡの外側の部分）は、半導体素子等の形成が禁止される禁止領域ＯＵＴである。また、半導体ウエハＷの切りかき部は、オリフラＯＦである。
【００２２】
なお、チップ領域ＣＡやスクライブ領域ＳＡは、半導体装置の製造前に外見上、明確になっている必要はない。このチップ領域ＣＡには、種々の半導体素子や配線等が形成される。
【００２３】
図２〜図１０は、本実施の形態の半導体装置の製造方法を示す半導体ウエハの要部断面図もしくは要部平面図である。ＣＡは、チップ領域、ＳＡは、スクライブ領域、ＯＵＴは、禁止領域を示す。
【００２４】
図２に示すように、酸化シリコン膜１１および配線Ｍが形成された半導体基板１（半導体ウエハＷ）を準備する。なお、酸化シリコン膜１１中には、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子や配線Ｍより下層の配線、素子と配線との間や配線間を接続するプラグ等が形成されているが、その図示は省略する。また、半導体基板１中には、適宜酸化シリコン膜等よりなる素子分離が形成されているがその図示を省略する。また、この配線Ｍは、例えば、Ａｌ（アルミニウム）膜よりなる。
【００２５】
次いで、図３に示すように、配線Ｍ上に、窒化シリコン膜および酸化シリコン膜を例えばＣＶＤ法で順次堆積し、これらの積層膜よりなるパッシベーション膜ＰＶを形成する。なお、パッシベーション膜ＰＶを単層で構成してもよい。
【００２６】
次いで、パッシベーション膜ＰＶの上層に、所望の位置に開口部を有するポリイミド樹脂膜４３を形成する。このポリイミド樹脂膜４３を形成するには、まず、感光性ポリイミド樹脂膜をスピン塗布し、熱処理（プリベーク）を施す。次いで、ポリイミド樹脂膜を露光、現像して開口した後、熱処理（ポストベーク）を施し、ポリイミド樹脂膜を硬化（キュア）させる。この際、スクライブ領域ＳＡや禁止領域ＯＵＴも開口する。
【００２７】
次に、上記ポリイミド樹脂膜４３をマスクにして下層のパッシベーション膜ＰＶをドライエッチングし、配線Ｍのパッド部（第１パッド部）ＰＡＤ１を露出させる。この際、スクライブ領域ＳＡや禁止領域ＯＵＴのパッシベーション膜ＰＶもドライエッチングにより除去する。これにより、図１を参照しながら説明したスクライブ領域ＳＡが明確になる。
【００２８】
次いで、図４に示すように、半導体基板１の表面の全面にシード層（給電層）４５を形成する。このシード層４５は、例えば、Ｃｒ（クロム）膜とＣｕ（銅）膜との積層膜よりなり、例えば、ポリイミド樹脂膜４３等の上部にスパッタリング法で薄いＣｒ膜を堆積し、続いてこのＣｒ膜の上部にスパッタリング法でＣｕ膜を堆積することにより形成する。次に、シード層４５の上部にレジスト膜Ｒを形成する。
【００２９】
この後、図５に示すように、レジスト膜Ｒに再配線パターンＰを転写する。即ち、レジスト膜Ｒが形成された半導体ウエハＷを、図１１に示すような露光装置（ステッパ）のステージ１１６上に搭載し、その上部に配置されたレチクルのパターンＰを半導体ウエハＷ上に順次転写していく。ステージ１１６は、ＸＹ方向に移動可能である。また、１１１は、光源である。
【００３０】
この際、例えば、レチクル１１３上には、縦２×横３のチップ領域ＣＡに対応するパターンが描かれており、一回の転写（ワンショット）で、６個（縦２×横３）のチップ領域ＣＡにパターンが転写される。
【００３１】
ここで、本実施の形態においては、半導体ウエハのチップ領域ＣＡか、その外周部の禁止領域ＯＵＴかに関係なく、転写を繰り返す。図６に、半導体ウエハＷと、転写が行われた領域の関係を示す。
【００３２】
従って、図５および図６に示すように、半導体ウエハの禁止領域ＯＵＴにも、再配線のパターンＰが転写され、後述する再配線（４９）が形成される。
【００３３】
このように、本実施の形態においては、チップ領域ＣＡかその外周部の禁止領域ＯＵＴかに関係なく、複数個のチップ領域に対応するパターンを転写したので、転写の回数が低減でき、短時間で露光を行うことができる。
【００３４】
即ち、図１を参照しながら説明したように、半導体ウエハＷの禁止領域ＯＵＴには、半導体素子を形成しないのであるから、再配線のパターンＰを形成する必要はない。一方、半導体ウエハ上には、チップの取得数をできるだけ多くできるようチップ領域ＣＡが配置される。従って、一回の転写（ワンショット）で転写できる領域（ここでは、６個（縦２×横３））の整数倍とはなり得ず、特に、半導体ウエハの外側に配置されたチップ領域ＣＡに対しては、別途、１個のチップ領域に対応するレチクルを準備し、１個ずつ転写を繰り返す必要がある（図１２）。従って、トータルの転写数（ショット数）が大きくなり、露光工程に時間がかかる。例えば、図１２に示す場合には、６個のチップ領域に対応するレチクルで、３８ショット、１個のチップ領域に対応するレチクルで、４８ショット必要であり、計８６ショットとなる。これに対し、本実施の形態の図６の場合は、６４ショットである。
【００３５】
このように、本実施の形態においては、露光工程に要する時間の低減を図ることができる。
【００３６】
次いで、半導体ウエハの端部からある一定の幅Ｘ１の領域上のレジスト膜Ｒを除去するため、例えば、光を照射すると溶けやすくなる、ポジ型レジストを用いた場合には、半導体ウエハＷを回転させながら、その端部に光りを照射する。
【００３７】
次いで、図７に示すように、レジスト膜Ｒを現像することにより、レジスト膜Ｒ中に、第１パッド部ＰＡＤ１の上部から後述する第２パッド部（ＰＡＤ２）形成領域まで延在する長溝（配線溝）４７を有するレジスト膜Ｒを形成し、また、半導体ウエハの端部からある一定の幅Ｘ１の領域上のレジスト膜Ｒを除去する。
【００３８】
ここで、この長溝４７は、半導体ウエハの外周部の禁止領域ＯＵＴにも形成される。また、半導体ウエハの端部からある一定の幅Ｘ１の領域には、シード層４５が露出している。この露出したシード層４５を利用して、半導体ウエハＷを挟持し、また、電界メッキを行うための電位を印加する。
【００３９】
次に、図８に示すように、長溝４７の内部に電解メッキ法でＣｕ膜４９ａを形成する。Ｃｕ膜４９ａを形成するには、半導体基板１を留め具４８挟持し、Ｃｕ用のメッキ液に浸漬してシード層４５をマイナス（−）電極に固定し、レジスト膜Ｒで覆われていない長溝４７の底部のシード層４５の表面にＣｕ膜４９ａを析出させる。
【００４０】
さらに、この後、長溝４７の内部のＣｕ膜４９ａ上にＮｉ（ニッケル）膜４９ｂを電界メッキ法で形成する。Ｎｉ膜４９ｂを形成するには、同様に、基板１をＮｉ用のメッキ液に浸漬してシード層４５をマイナス（−）電極に固定し、レジスト膜Ｒで覆われていない長溝４７の底部のＣｕ膜４９ａの表面にＮｉ膜４９ｂを析出させる。
【００４１】
ここで、本実施の形態においては、半導体ウエハの禁止領域ＯＵＴの長溝４７内にもＣｕ膜４９ａやＮｉ膜４９ｂを形成したので、これらの金属メッキ膜の膜厚のばらつきを抑えることができる。
【００４２】
即ち、半導体ウエハの禁止領域ＯＵＴに、長溝を形成しない場合には、かかる領域はレジスト膜Ｒで覆われ、金属メッキ膜は成長しない。
【００４３】
従って、図１３に示すように、半導体ウエハＷの禁止領域ＯＵＴに隣接するチップ領域ＣＡ（図１３中の斜線部）においては、電流密度が高くなり金属の析出が促進される。これに対して半導体ウエハの内部の一のチップ領域においては、隣接するチップ領域が存在するため電流密度はさほど高くならない。
【００４４】
図１４は、（ａ）半導体ウエハの位置と金属メッキ膜の膜厚（ＴＯＰ）との関係を示すグラフである。ＯＦは、半導体ウエハのオリフラ端、Ｌｅｆｔは、オリフラ端ＯＦに対して左側、Ｒｉｇｈｔは、右側を表す。図１４に示すように、半導体ウエハの外側に位置するチップ領域ＣＡほど、金属メッキの膜厚（ＴＯＰ）が大きい。
【００４５】
これに対して、本実施の形態のように、（ｂ）半導体ウエハの禁止領域に、長溝を形成した場合は、図１５に示すように、半導体ウエハのチップ領域ＣＡの金属メッキの膜厚（トップ）のばらつきを低減できた。また、金属メッキ膜の膜厚を均一化できた。
【００４６】
なお、前述の（ａ）の場合と（ｂ）の場合のメッキ膜厚の均一性Ａ（％）を、Ａ＝（３σ／２Ａｖｅ）の関係式で評価した結果、（ａ）では、１４．８％、（ｂ）では、２．３％であった。なお、σは標準偏差、Ａｖｅは金属メッキ膜の平均である。
【００４７】
また、前述の（ａ）の場合は、１ロット（２５枚）のメッキ処理工程に４〜５時間かかった。これに対し、（ｂ）の場合は、１ロット（２５枚）のメッキ処理工程の時間が、３〜４時間程度であった。
【００４８】
このように、本実施の形態においては、半導体ウエハの外周部である禁止領域にも長溝を形成し、金属メッキ膜を形成したので、金属メッキ膜の膜厚のばらつきを抑え、半導体装置の特性を向上させることができる。
【００４９】
次いで、図９に示すように、レジスト膜Ｒを除去した後、Ｃｕ膜４９ａおよびＮｉ膜４９ｂをマスクにしたウェットエッチングで不要となったシード層４５を除去する。その結果、シード層４５、Ｃｕ膜４９ａとＮｉ膜４９ｂとの積層膜で構成される再配線４９が形成される。
【００５０】
このように、本実施の形態によれば、再配線４９の膜厚のばらつきを低減することができる。
【００５１】
なお、この再配線は、例えば、チップ領域ＣＡの周りに密に形成された第１パッド部ＰＡＤ１上に、バンプ電極を形成するのは困難であるため、チップ領域ＣＡの全面に渡りバンプ電極を第１パッド部ＰＡＤ１より広い間隔で配置する際の、第１パッド部ＰＡＤ１とバンプ電極（後述する第２パッド部ＰＡＤ２）とを接続する役割を果たす。また、再配線は、間隔の狭い第１パッド部ＰＡＤ１をより間隔の広い第２パッド部ＰＡＤ２に再配置するための配線とも言える。もしくは、パッド部間の間隔を変えるための配線と言える。
【００５２】
ここで、Ｃｕ膜４９ａ上にＮｉ膜４９ｂを積層するのは、後述する半田バンプ電極（５５）とＣｕ膜４９ａが接触することにより不所望な生成物が形成されることを防止するためである。また、Ｎｉ膜は、この後形成されるポリイミド樹脂膜に対する接着性が良いからである。なお、Ｎｉの他、Ｃｒ、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、ＷＮなどを用いてもよい。
【００５３】
次に、再配線４９上の第２パッド部ＰＡＤ２およびスクライブ領域ＳＡを開口したポリイミド樹脂膜５１を形成する。このポリイミド樹脂膜５１は、ポリイミド樹脂膜４３と同様に形成することができる。即ち、感光性ポリイミド樹脂膜をスピン塗布し、熱処理（プリベーク）を施す。次いで、ポリイミド樹脂膜を露光、現像して第２パッド部ＰＡＤ２およびスクライブ領域ＳＡを開口した後、熱処理（ポストベーク）を施し、ポリイミド樹脂膜を硬化（キュア）させる。
【００５４】
ここで、本実施の形態によれば、再配線４９の膜厚のばらつきを低減することができるため、この再配線４９を覆うポリイミド樹脂膜５１の膜厚を最適化でき、ポリイミド樹脂の使用量を低減することができる。また、ポリイミド樹脂膜５１の膜厚が均一化されるため、精度良く開口部を設けることができる。
【００５５】
即ち、再配線４９の膜厚が大きいチップ領域が存在すると（図１４参照）、この膜厚の大きい再配線を基準にその表面を覆うポリイミド樹脂膜の膜厚を決定する必要がある。従って、膜厚の小さい再配線４９上は、厚いポリイミド樹脂膜５１で覆われることとなり、半導体装置の製造コストが高くなる。
【００５６】
また、ポリイミド樹脂膜５１を禁止領域ＯＵＴに設けることにより、半導体ウエハの表面を保護するため接着されるテープを、強固に接着させることができる。即ち、禁止領域にポリイミド樹脂膜５１を形成しない場合には、このようなテープが剥離しやすく、表面保護が充分にできない。このようなテープは、例えば、半導体ウエハの裏面の研削時に使用され、例えば、研削水の侵入を防止する。なお、半導体ウエハの薄膜化の工程については実施の形態２において詳細に説明するためここではその説明を省略する。
【００５７】
次に、ポリイミド樹脂膜５１の開口部（第２パッド部ＰＡＤ２）に露出したＮｉ膜４９ｂ上に、無電解メッキ法で薄いＡｕ膜５３を析出させる。このＡｕ膜５３は、第２パッド部ＰＡＤ２上に形成される半田バンプ電極５５の濡れ性を向上させる等のために形成される。この「濡れ性」とは、例えば、合金半田を第２パッド部ＰＡＤ２上に搭載する際、合金半田とＡｕ膜との馴染みの程度をいう。
【００５８】
次いで、第２パッド部ＰＡＤ２の表面のＡｕ膜５３上に、合金半田よりなるバンプ電極５５を接続する。このバンプ電極５５は、例えば印刷法もしくはボール転写法で形成する。なお、図中には、説明を分かり易くするため、Ａｕ膜５３を表記してあるが、Ａｕ膜５３は半田中に吸収される。
【００５９】
この後、半導体ウエハＷを、スクライブ領域ＳＡに沿って切断し、複数のチップＣＡとする。次いで、例えば、図１０に示すように、チップＣＡを実装基板６０に実装する。図１０は、チップＣＡを実装基板６０に実装した状態を示す基板の要部断面図である。
【００６０】
図示するように、その表面に印刷配線（図示せず）が形成された、実装基板６０上にチップのバンプ電極５５と前記印刷配線が合うようフェイスダウンボンディングし、バンプ電極５５を加熱リフローする。次いで、チップＣＡと実装基板６０との隙間にアンダフィル樹脂６２を充填する。このようなパッケージの形態はＣＳＰ（チップサイズパッケージ）と呼ばれる。なお、この他のパッケージ方法を用いても良いことは言うまでもない。
【００６１】
（実施の形態２）
実施の形態１において、半導体ウエハをその裏面より研磨し薄膜化した後、実装してもよい。
【００６２】
このように、半導体基板１を薄膜化することにより半導体装置の放熱性が良くなる。また、パッケージを薄型化できる。さらに、実装後にチップへ加わる応力を緩和することができる。また、パワーＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌｏｒ　Ｔｒａｎｓｉｓｔｏｒ）のような基板に対し縦方向に電流が流れる半導体素子においては、基板の抵抗を下げるため基板を薄くする必要がある。
【００６３】
このような基板の薄膜化は、ウエハ状態で行われ、ここでは、実施の形態１の金膜５３の形成後に、半導体基板１（半導体ウエハ）の裏面研磨を行う場合について、以下に説明する。
【００６４】
なお、再配線４９の形成工程までは、図１から図８等を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【００６５】
まず、図１６に示すように、再配線４９上に、ポリイミド樹脂膜５１を塗布する。この後、第２パッド部ＰＡＤ２およびスクライブ領域ＳＡに開口部を形成するのであるが、この際、半導体ウエハの端部から一定の幅Ｘ２の領域上のポリイミド樹脂膜５１は開口しない（図１７、図１８参照）。
【００６６】
即ち、ポリイミド樹脂膜５１は、ネガ型であるため、光が照射された部分が溶けにくくなり、残存する。従って、第２パッド部ＰＡＤ２およびスクライブ領域ＳＡ以外の領域に光りを照射した後、さらに、半導体ウエハＷの端部からある一定の幅Ｘ２の領域に光を照射する。例えば、半導体ウエハを回転させながら、その端部に光りを照射する（露光する）。
【００６７】
次いで、ポリイミド樹脂膜を現像し、熱処理（ポストベーク）を施した後、ポリイミド樹脂膜５１を硬化（キュア）させる。
【００６８】
その結果、図１７に示すように、第２パッド部ＰＡＤ２およびスクライブ領域ＳＡ上が開口するとともに、半導体ウエハの端部にダム部５１ａが形成される（図１８）。図１８は、ポリイミド樹脂膜５１の形成後の半導体ウエハの要部平面図である。このダム部５１ａは、複数のチップ領域ＣＡを囲むように形成される。
【００６９】
次いで、実施の形態１と同様に、ポリイミド樹脂膜５１の開口部（第２パッド部ＰＡＤ２）に露出したＮｉ膜４９ｂ上に、無電解メッキ法で薄いＡｕ膜５３を析出させる（図１９参照）。
【００７０】
次いで、半導体ウエハをその裏面から研削（研磨、バックグラインド）するのであるが、この際、半導体ウエハの表面が研削テーブルと接触するため、ウエハ表面に形成された素子や配線が傷つかないよう、図１９に示すように、半導体ウエハの表面にテープ（表面保護テープ）Ｔを貼る。
【００７１】
次いで、図２０に示すように、半導体ウエハをその表面（テープ付着面）を下側として研削テーブル２０３に固定し、その表面をダイヤモンド等よりなる砥石２０１によって研削する。この研削は、半導体ウエハの表面に研削水をかけながら行われる。
【００７２】
ここで、本実施の形態によれば、半導体ウエハの端部に、ダム部５１ａを残存させたので、テープＴがダム部５１ａに密着し、半導体ウエハのスクライブ領域ＳＡに研削水が侵入することを防止できる。また、図１８に示すように、チップ領域ＣＡ上と同様に、禁止領域ＯＵＴ上にもポリイミド樹脂膜５１を残存させれば、かかる領域においてもテープＴが接着され、テープの接着強度が向上する。
【００７３】
即ち、図２３に示すようにダム部を設けない場合には、半導体ウエハの端部まで延在するスクライブ領域ＳＡ上のポリイミド樹脂膜５１が除去されることとなり、図２４に示すようにスクライブ領域ＳＡとテープＴとの間に隙間が生じる。図２４は、図２３のＢ−Ｂ部の断面図である。このような状態で、半導体ウエハＷの裏面を研削すると、研削水が半導体ウエハの内部に侵入し半導体装置の特性の劣化を招く。
【００７４】
これに対し、本実施の形態によれば、ダム部５１ａを設けたので、図２１に示すように、研削水の侵入を防止することができる。従って、半導体装置の特性や、歩留まりを向上させることができる。図２１は、図１８および図１９のＡ−Ａ部の断面に対応する。
【００７５】
次いで、テープＴを剥離し、実施の形態１の場合と同様に、第２パッド部ＰＡＤ２の表面のＡｕ膜５３上に、合金半田よりなるバンプ電極５５を形成する（図２２）。
【００７６】
この後、実施の形態１と同様に半導体ウエハをダイシングする。さらに、実施の形態１と同様に実装する（図１０参照）。
【００７７】
このように、本実施の形態によれば、半導体基板を裏面研磨したので、パッケージを薄型化することができる。
【００７８】
なお、図２４および図２３に示すようにダム部５１ａを形成しない場合には、例えば、テープＴの接着部を、スクライブ領域ＳＡの窪みより厚く、例えば４０〜５０μｍ以上とし、テープＴをスクライブ領域の底部まで圧着し、その隙間（図２４参照）を塞ぐことにより、研削水の侵入を防止してもよい。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８０】
特に、前記実施の形態においては、再配線を例に説明したが、電界メッキ法により形成される金属膜を有する半導体装置に広く適用可能である。
【００８１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８２】
（１）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部とを有する半導体ウエハであって、その上部に導電性膜が形成された半導体ウエハの、前記チップ領域上の前記導電性膜上の第１メッキ膜の他、前記外周部上の前記導電性膜上にも、前記第１メッキ膜と同層の膜である第２メッキ膜を形成したので、半導体ウエハの各部位での電界メッキ膜の膜厚のばらつきを低減することができる。また、半導体装置の特性を向上させることができる。また、半導体装置の製造コストを低減することができる。また、半導体装置のＴＡＴの短縮を図ることができる。
【００８３】
（２）複数の略矩形状のチップ領域と、前記チップ領域間に位置するスクライブ領域と、前記複数のチップ領域の外周部と、を有する半導体ウエハの上部に、導電性膜を形成し、前記チップ領域の前記導電性膜の上部に、開口部を有する絶縁膜を形成する工程であって、前記外周部の前記導電性膜の上部にも、前記チップ領域上の前記絶縁膜に対応する形状の前記絶縁膜を形成し、前記導電性膜上に電位を印加し、前記チップ領域および前記外周部の前記絶縁膜の開口部内に、金属膜をメッキ成長させたので、半導体ウエハの各部位での電界メッキ膜の膜厚のばらつきを低減することができる。また、半導体装置の特性を向上させることができる。また、半導体装置の製造コストを低減することができる。また、半導体装置のＴＡＴの短縮を図ることができる。
【図面の簡単な説明】
【図１】本発明の本実施の形態１の半導体装置が形成される半導体ウエハの要部平面図である。
【図２】本発明の本実施の形態１である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図３】本発明の本実施の形態１である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図４】本発明の本実施の形態１である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図５】本発明の本実施の形態１である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図６】本発明の本実施の形態１である半導体装置の製造方法を示す半導体ウエハの要部平面図である。
【図７】本発明の本実施の形態１である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図８】本発明の本実施の形態１である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図９】本発明の本実施の形態１である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１０】本発明の本実施の形態１である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体装置の製造方法に用いられる露光装置の概略図である。
【図１２】本発明の実施の形態１の効果を説明するための半導体ウエハの要部平面図である。
【図１３】本発明の実施の形態１の効果を説明するための半導体ウエハの要部平面図である。
【図１４】半導体ウエハの位置と金属メッキ膜の膜厚（ＴＯＰ）との関係を示すグラフである。
【図１５】半導体ウエハの位置と金属メッキ膜の膜厚（ＴＯＰ）との関係を示すグラフである。
【図１６】本発明の本実施の形態２である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１７】本発明の本実施の形態２である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図１８】本発明の本実施の形態２である半導体装置の製造方法を示す半導体ウエハの要部平面図である。
【図１９】本発明の本実施の形態２である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図２０】本発明の本実施の形態２である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図２１】本発明の本実施の形態２である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図２２】本発明の本実施の形態２である半導体装置の製造方法を示す半導体ウエハの要部断面図である。
【図２３】本発明の本実施の形態２の効果を説明するための半導体ウエハの要部平面図である。
【図２４】本発明の本実施の形態２の効果を説明するための半導体ウエハの要部断面図である。
【符号の説明】
１　　半導体基板
１１　　酸化シリコン膜
４３　　ポリイミド樹脂膜
４５　　シード層
４７　　長溝
４８　　留め具
４９　　再配線
４９ａ　　Ｃｕ膜
４９ｂ　　Ｎｉ膜
５１　　ポリイミド樹脂膜
５１ａ　　ダム部
５３　　Ａｕ膜
５５　　バンプ電極
６０　　実装基板
６２　　アンダフィル樹脂
１１１　光源
１１２　コンデンサレンズ
１１３　レチクル
１１４　縮小レンズ
１１６　ステージ
２０１　砥石
２０３　研削テーブル
ＣＡ　　チップ領域（チップ）
Ｍ　　配線
ＯＦ　　オリフラ
ＯＵＴ　　禁止領域
Ｐ　配線パターン
ＰＡＤ１　　第１バッド部
ＰＡＤ２　　第２パッド部
ＰＶ　　パッシベーション膜
Ｒ　　レジスト膜
ＳＡ　　スクライブ領域
Ｓｔ　　ステージ
Ｔ　　テープ
Ｗ　　半導体ウエハ
Ｘ１　　幅
Ｘ２　　幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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