(57)【要約】【課題】本発明は、Ｈｉｇｈ−Ｋ絶縁膜の比誘電率を高い状態で維持することにより、特性の良好な半導体装置を提供すること。また、Ｈｉｇｈ−Ｋ絶縁膜の比誘電率を高い状態で維持可能な半導体装置の製造方法を提供すること。【解決手段】本発明に係る半導体装置は、シリコン基板と；ゲート電極層と；前記シリコン基板と前記ゲート電極層との間に配置されたゲート絶縁膜とを備える。そして、前記ゲート絶縁膜を、メタルとシリコンの混合物を窒化処理してなる高比誘電率（ｈｉｇｈ−ｋ）膜とする。すなわち、Ｈｉｇｈ−Ｋ膜自体を窒化物にすることにより、ＳｉＯ２の発生を防止することが可能となる。【選択図】  図１
2004311562.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と；
ゲート電極層と；
前記シリコン基板と前記ゲート電極層との間に配置されたゲート絶縁膜とを備え、
前記ゲート絶縁膜は、メタルとシリコンの混合物を窒化処理してなる高比誘電率（ｈｉｇｈ−ｋ）膜であることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜はプラズマＣＶＤ技術によって成膜されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記シリコン基板と前記ゲート絶縁膜との間に、バリア層としてシリコン窒化膜を配置することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記シリコン窒化膜はプラズマによる直接窒化技術によって形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート絶縁膜の上にシリコン窒化膜を配置することを特徴とする請求項１，２，３又は４に記載の半導体装置。
【請求項６】
前記シリコン基板上において、シリコン窒化膜と前記ゲート絶縁膜とを交互に配置形成した多層構造とすることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記シリコン基板と前記ゲート絶縁膜との間に、バッファー層を形成することを特徴とする請求項１又は２に記載の半導体装置。
【請求項８】
前記シリコン基板と前記ゲート絶縁膜との間に、アルミナ（Ａｌ２Ｏ３）単結晶膜を形成することを特徴とする請求項１又は２に記載の半導体装置。
【請求項９】
前記アルミナ単結晶膜は、プラズマＣＶＤ技術による形成されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ゲート絶縁膜は、以下から選択される組成を有することを特徴とする請求項１，２，３，４，５，６，７，８又は９に記載の半導体装置。
Ｍ３Ｓｉ６Ｎ１１  （Ｍ＝Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ）
Ｍ２Ｓｉ５Ｎ８    （Ｍ＝Ｃａ，Ｓｒ，Ｂａ，Ｅｕ）
ＭＹｂＳｉ４Ｎ７  （Ｍ＝Ｓｒ，Ｂａ，Ｅｕ）
ＢａＳｉ４Ｎ７
Ｂａ２Ｎｄ７Ｓｉ１１Ｎ２３
【請求項１１】
シリコン基板上に、メタルとシリコンの混合物を窒化処理してなる高比誘電率（ｈｉｇｈ−ｋ）膜からなるゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極層を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜は、プラズマＣＶＤ技術によって成膜されることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記シリコン基板と前記ゲート絶縁膜との間に、バリア層としてシリコン窒化膜を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記シリコン窒化膜は、プラズマによる直接窒化技術によって形成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記ゲート絶縁膜の上にシリコン窒化膜を配置することを特徴とする請求項１１，１２，１３又は１４に記載の半導体装置の製造方法。
【請求項１６】
前記シリコン基板上において、シリコン窒化膜と前記ゲート絶縁膜とを交互に積層形成した多層構造とすることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記シリコン基板と前記ゲート絶縁膜との間に、バッファー層を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１８】
前記シリコン基板と前記ゲート絶縁膜との間に、アルミナ（Ａｌ２Ｏ３）単結晶膜を形成することを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１９】
前記アルミナ単結晶膜は、プラズマＣＶＤ技術による形成されることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記ゲート絶縁膜は、以下から選択される組成を有することを特徴とする請求項１１，１２，１３，１４，１５，１６，１７，１８又は１９に記載の半導体装置の製造方法。
Ｍ３Ｓｉ６Ｎ１１  （Ｍ＝Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ）
Ｍ２Ｓｉ５Ｎ８    （Ｍ＝Ｃａ，Ｓｒ，Ｂａ，Ｅｕ）
ＭＹｂＳｉ４Ｎ７  （Ｍ＝Ｓｒ，Ｂａ，Ｅｕ）
ＢａＳｉ４Ｎ７
Ｂａ２Ｎｄ７Ｓｉ１１Ｎ２３
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜として高比誘電率（ｈｉｇｈ−ｋ）膜を用いた半導体装置の改良に関する。
【０００２】
【従来の技術】
従来、シリコン基板上に形成される電極材料としてはポリシリコン（Ｐｏｌｙ−Ｓｉ）が主流であった。また、シリコン基板とポリシリコン電極材料との間に配置されるゲート絶縁膜としては、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）、窒化シリコン（Ｓｉ３Ｎ４）が用いられていた。ところで、ゲート絶縁膜の容量（∝ε／ｄ：ε：誘電率、ｄ：膜厚）を大きくするために、従来は、ゲート絶縁膜（ＳｉＯ２（ε＝３．９））の膜厚を薄くして対応していた。
【０００３】
特開２０００−２９４５５０号公報には、プラズマを用いて前記ウエハＷ表面に直接に酸化、窒化、又は酸窒化を施して酸化膜相当換算膜厚で１ｎｍ以下の絶縁膜を形成する方法が開示されている。
【０００４】
一方、ゲート絶縁膜の膜厚を薄くするにも限界があるため、現在では比誘電率の大きな材料（Ｈｉｇｈ−Ｋ  Ｋはεと同義語）を用い、物理的な膜厚をある程度厚くできる方法が提案されている。
【０００５】
【特許文献１】特開２０００−２９４５５０号
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のＨｉｇｈ−Ｋ膜は酸化物で成形されているため、酸化物を形成するときに酸化種が必ず存在する。また、酸化物の結晶性を安定化させるために、酸化種あるいは不活性ガス種の雰囲気中で高温熱処理工程が必要である。その結果、ＳｉＯ２（あるいはＳｉとＯとＨｉｇｈ−Ｋを構成するメタルの混合物）がＳｉ表面あるいは、酸化物系Ｈｉｇｈ−Ｋ膜表面にできてしまい、誘電率が低い膜が直列に形成されてしまい、容量の増加という本来の目的を達成できないこととなる。
【０００７】
そこで、シリコン窒化膜（ε＝７程度）をＳｉとＨｉｇｈ−Ｋ材料の間に挟むことにより、ＳｉＯ２膜を形成し難くする方法も提案されているが、やはり、Ｈｉｇｈ−Ｋ膜形成中にシリコン窒化膜が酸化され、誘電率の高い膜のみを形成するのが困難であった。
【０００８】
本発明は、上記のような状況に鑑みてなされたものであり、Ｈｉｇｈ−Ｋ絶縁膜の比誘電率を高い状態で維持することにより、特性の良好な半導体装置を提供することを目的とする。また、Ｈｉｇｈ−Ｋ絶縁膜の比誘電率を高い状態で維持可能な半導体装置の製造方法を提供することを他の目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の態様に係る半導体装置は、シリコン基板と；ゲート電極層と；前記シリコン基板と前記ゲート電極層との間に配置されたゲート絶縁膜とを備える。そして、前記ゲート絶縁膜を、メタルとシリコンの混合物を窒化処理してなる高比誘電率（ｈｉｇｈ−ｋ）膜とする。すなわち、Ｈｉｇｈ−Ｋ膜自体を窒化物にすることにより、ＳｉＯ２の発生を防止することが可能となる。
【００１０】
前記ゲート絶縁膜はプラズマＣＶＤ技術によって成膜することが好ましい。また、前記シリコン基板と前記ゲート絶縁膜との間に、バリア層としてシリコン窒化膜を配置した場合には、Ｈｉｇｈ−Ｋ材料形成中に膜厚増加が起き難くなり、容量低下を抑制できる。これは、シリコン窒化膜が酸化膜に比べ膜厚が増加し難いという事実に基づく。なお、前記シリコン窒化膜はプラズマによる直接窒化技術によって形成することができる。
【００１１】
また、前記ゲート絶縁膜の上にシリコン窒化膜を配置することにより、ゲート電極との反応を抑制できる。
【００１２】
また、前記シリコン基板上において、シリコン窒化膜と前記ゲート絶縁膜とを交互に積層形成した多層構造とすれば、より安定した絶縁膜が得られる。
【００１３】
また、前記シリコン基板と前記ゲート絶縁膜との間に、バッファー層を形成することにより、界面特性が向上し、良好なＦＥＴ特性が得られる。
【００１４】
前記シリコン基板と前記ゲート絶縁膜との間に、アルミナ（Ａｌ２Ｏ３）単結晶膜を形成することにより、バッファー層の誘電率を９程度まで上げられるので、さらに容量を増加できる。なお、前記アルミナ単結晶膜は、プラズマＣＶＤ技術による形成することができる。
【００１５】
上述したゲート絶縁膜としては、以下から選択される組成のものを採用することができる。
Ｍ３Ｓｉ６Ｎ１１  （Ｍ＝Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ）
Ｍ２Ｓｉ５Ｎ８    （Ｍ＝Ｃａ，Ｓｒ，Ｂａ，Ｅｕ）
ＭＹｂＳｉ４Ｎ７  （Ｍ＝Ｓｒ，Ｂａ，Ｅｕ）
ＢａＳｉ４Ｎ７
Ｂａ２Ｎｄ７Ｓｉ１１Ｎ２３
【００１６】
【発明の実施の形態】
図１は、本発明に用いられるプラズマ処理装置１０の概略構成の例を示す。プラズマ処理装置１０は、被処理基板としてのシリコンウエハＷを保持する基板保持台１２が備えられた処理容器１１を有する。処理容器１１内の気体（ガス）は排気ポート１１Ａおよび１１Ｂから図示されない排気ポンプを介して排気される。なお、基板保持台１２は、シリコンウエハＷを加熱するヒータ機能を有している。基板保持台１２の周囲には、アルミニウムからなるガスバッフル板（仕切り板）２６が配置されている。ガスバッフル板２６の上面には石英あるいはＳｉＣカバー２８が設けられている。
【００１７】
処理容器１１の装置上方には、基板保持台１２上のシリコンウエハＷに対応して開口部が設けられている。この開口部は、石英やＡｌ２Ｏ３、ＡｌＮ，Ｓｉ３Ｎ４からなる誘電体板１３により塞がれている。誘電体板１３の上部（処理容器１１の外側）には、平面アンテナ１４が配置されている。この平面アンテナ１４には、導波管から供給された電磁波が透過するための複数のスロットが形成されている。平面アンテナ１４の更に上部（外側）には、波長短縮板１５と導波管１８が配置されている。波長短縮板１５の上部を覆うように、冷却プレート１６が処理容器１１の外側に配置されている。冷却プレート１６の内部には、冷媒が流れる冷媒路１６ａが設けられている。
【００１８】
処理容器１１の内部側壁には、プラズマ処理の際にガスを導入するためのガス供給口２２が設けられている。このガス供給口２２は、導入されるガス毎に設けられていても良い。この場合、図示されないマスフローコントローラが流量調整手段として供給口ごとに設けられている。一方、導入されるガスが予め混合されて送られ、供給口２２は一つのノズルとなっていても良い。この場合も図示されないが、導入されるガスの流量調整は、混合段階に流量調整弁などで為される。また、処理容器１１の内壁の内側には、容器全体を囲むように冷媒流路２４が形成されている。
【００１９】
本発明に用いられるプラズマ基板処理装置１０には、プラズマを励起するための数ギガヘルツの電磁波を発生する図示されない電磁波発生器が備えられている。この電磁波発生器で発生したマイクロ波が、導波管１５を伝播し処理容器１１に導入される。
【００２０】
図２は、本発明に係る半導体装置（ＭＩＳＦＥＴ）の構造を示す断面図である。本発明は、ゲート絶縁膜５０の組成、構造に関するものであり、各実施例については後に詳述する。図２において、１００がシリコン基板；５０がゲート絶縁膜；５２がゲート電極；５４がソース／ドレイン層（拡散層）；５６がサイドウォールを示す。
【００２１】
以下、図３〜図８を参照して、本発明の第１〜第５実施例に係るゲート絶縁膜構造について説明する。なお、各図は概ね図２の破線部分に対応する。
【００２２】
図３は、本発明の第１実施例に係る半導体装置の要部の構造を示す概略図である。本実施例の半導体装置においては、シリコン基板１００上に窒化物系のＨｉｇｈ−Ｋ膜１０４をゲート絶縁膜（５０）として形成する。シリコン基板１００とＨｉｇｈ−Ｋ膜１０４との間には、シリコン窒化膜（Ｓｉ３Ｎ４層）１０２が形成される。また、Ｈｉｇｈ−Ｋ膜１０４の上には、ゲート電極（５２）としてのＴａＮ層１０６がスパッタリングによって形成される。Ｈｉｇｈ−Ｋ膜１０４は、上述したプラズマ処理装置１０を用い、プラズマＣＶＤ技術によって成膜される。シリコン窒化膜１０２は、同様のプラズマ処理装置１０を用い、直接ラジカル窒化処理によって成膜されるものであり、シリコン基板１００表面の界面準位を下げる役割を果たす。
【００２３】
Ｈｉｇｈ−Ｋ膜１０４としては、例えば、以下の組成のものを採用することができる。
Ｍ３Ｓｉ６Ｎ１１  （Ｍ＝Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｓｍ）
Ｍ２Ｓｉ５Ｎ８    （Ｍ＝Ｃａ，Ｓｒ，Ｂａ，Ｅｕ）
ＭＹｂＳｉ４Ｎ７  （Ｍ＝Ｓｒ，Ｂａ，Ｅｕ）
ＢａＳｉ４Ｎ７
Ｂａ２Ｎｄ７Ｓｉ１１Ｎ２３
【００２４】
図１に示すプラズマ処理装置１０を用いて、第１実施例に係る構造を形成する際には、まず、処理対象となるシリコン基板１００を処理容器１１内に導入し、基板保持台１２上にセットする。その後、排気ポート１１Ａ，１１Ｂを介して処理容器１１内部の空気の排気が行われ、処理容器１１の内部が所定の処理圧に設定される。次に、ガス供給口２２から、窒素ガス及び不活性ガスを処理容器１１内に導入する。
【００２５】
一方、電磁波発生器で発生された数ＧＨｚの周波数のマイクロ波は、導波管１５を通って処理容器１１に供給される。平面アンテナ１４、誘電体板１３を介して、このマイクロ波が処理容器１１中に導入される。このマイクロ波によりプラズマが励起され、窒素ラジカルが生成される。この様に生成されたプラズマ処理時のウエハ温度は５００℃以下である。処理容器１１内でのマイクロ波励起によって生成された高密度プラズマは、シリコン基板１００の表面に窒化膜Ｓｉ３Ｎ４を形成させる。
【００２６】
Ｓｉ３Ｎ４膜１０２が形成されたシリコン基板１００は、処理容器１１から取り出される。その後、Ｈｉｇｈ−Ｋ膜１０４を形成する際には、再び基板を処理容器１１内にセットし、周知のＣＶＤ技術によって窒化物系膜１０４を形成する。
【００２７】
図４は、本発明の第２実施例に係る半導体装置の要部の構造を示す概略図である。図４において、図３と同一又は対応する構成要素については、同一の参照符号を付し、重複した説明は省略する。本実施例の構造においては、上述した第１実施例と同様に、Ｈｉｇｈ−Ｋ膜１０４とシリコン基板１００との間にＳｉ３Ｎ４層１０２ａを形成するとともに、Ｈｉｇｈ−Ｋ膜１０４とＴａＮ層１０６との間にもＳｉ３Ｎ４層１０２ｂを形成する。これにより、ゲート電極（ＴａＮ層１０６）との反応性が抑制され安定な膜が形成できる。
【００２８】
図５は、本発明の第３実施例に係る半導体装置の要部の構造を示す概略図である。図５において、図３及び図４と同一又は対応する構成要素については、同一の参照符号を付し、重複した説明は省略する。本実施例の構造においては、上述したシリコン基板１００とゲート電極層（ＴａＮ層）との間にＨｉｇｈ−Ｋ膜１０４を形成するが、シリコン基板１００とＨｉｇｈ−Ｋ膜１０４との間やＨｉｇｈ−Ｋ膜とＴａＮ層１０６との間には、Ｓｉ３Ｎ４層等の他の層を形成しない。
【００２９】
図６は、本発明の第４実施例に係る半導体装置の要部の構造を示す概略図である。図６において、図３〜図５と同一又は対応する構成要素については、同一の参照符号を付し、重複した説明は省略する。本実施例の構造においては、上述したシリコン基板１００とＨｉｇｈ−Ｋ膜１０４との間にバッファー層１１０を形成している。なお、Ｈｉｇｈ−Ｋ膜とＴａＮ層１０６との間には、Ｓｉ３Ｎ４層等の他の層を形成されない。
【００３０】
バッファー層１１０は、Ｈｉｇｈ−Ｋ膜１０４の形成と同じプロセスの中で、処理容器１１内に供給されるガス組成を変えることによって形成される。バッファー層１１０は、Ｓｉ３Ｎ４層よりも誘電率が高く、且つ、界面準位を低くできるというメリットがある。
【００３１】
図７は、本発明の第５実施例に係る半導体装置の要部の構造を示す概略図である。図７において、図３〜図６と同一又は対応する構成要素については、同一の参照符号を付し、重複した説明は省略する。本実施例の構造は、シリコン基板１００上において、３層のＳｉ３Ｎ４層１０２ａ，１０２ｂ，１０２ｃと２層のＨｉｇｈ−Ｋ膜１０４ａ，１０４ｂとを交互に積層している。これにより、
より安定した絶縁膜が得られる。
【００３２】
図８は、本発明の第６実施例に係る半導体装置の要部の構造を示す概略図である。図８において、図３〜図６と同一又は対応する構成要素については、同一の参照符号を付し、重複した説明は省略する。本実施例の構造では、シリコン基板１００とＨｉｇｈ−Ｋ膜１０４との間に、Ｓｉ３Ｎ４よりも誘電率が高いアルミナ（Ａｌ２Ｏ３）単結晶膜１１４を形成している。アルミナ（Ａｌ２Ｏ３）単結晶膜１１４は、図１に示す装置を用い、プラズマＣＶＤ技術によって成膜することができる。
【００３３】
以上、本発明の実施の形態例及び実施例について幾つかの例に基づいて説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【００３４】
【図面の簡単な説明】
【図１】図１は、本発明に係るプラズマ処理装置の構成の一例を示す概略図（断面図）である。
【図２】図２は、本発明に係る半導体装置の構造を示す断面図である。
【図３】図３は、本発明の第１実施例に係る半導体装置の要部の構造を示す概略図である。
【図４】図４は、本発明の第２実施例に係る半導体装置の要部の構造を示す概略図である。
【図５】図５は、本発明の第３実施例に係る半導体装置の要部の構造を示す概略図である。
【図６】図６は、本発明の第３実施例に係る半導体装置の要部の構造を示す概略図である。
【図７】図７は、本発明の第４実施例に係る半導体装置の要部の構造を示す概略図である。
【図８】図８は、本発明の第５実施例に係る半導体装置の要部の構造を示す概略図である。
【符号の説明】
１０    プラズマ処理装置
１１    プラズマ処理容器
１８    導波管
２２    ガス供給口
１００    Ｓｉ基板
１０２    Ｓｉ３Ｎ４膜
１０４    窒化物系膜
１０６    ＴａＮ膜
１１４    Ａｌ２Ｏ３膜
【図１】
2004311562.tif 000003
【図２】
2004311562.tif 000004
【図３】
2004311562.tif 000005
【図４】
2004311562.tif 000006
【図５】
2004311562.tif 000007
【図６】
2004311562.tif 000008
【図７】
2004311562.tif 000009
【図８】
2004311562.tif 000010