(57)【要約】【課題】  小型で高速動作が可能な半導体装置の静電破壊防止保護回路を提供すること。【解決手段】半導体装置の静電破壊防止保護回路において、例えば、ＰＭＯＳ保護トランジスタ１０２のソースと出力用電源線１１０との接続箇所の近傍と、インバータのＰＮＯＳトランジスタ１０５のソースと内部用電源線１１１との接続箇所の近傍とを、抵抗体１０９ａを介して短絡し、ＮＭＯＳ保護トランジスタ１０３のソースと出力用接地線１２０との接続箇所の近傍と、インバータ１３０のＮＮＯＳトランジスタ１０６のソースと内部用接地線１２１との接続箇所の近傍とを、抵抗体１０９ｂを介して短絡する。【選択図】    図７
2004172634.tif 000002
【特許請求の範囲】
【請求項１】
出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第１の電源線と内部回路のインバータが接続される第２の電源線との間に第１の保護トランジスタを有し、出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第１の接地線と内部回路のインバータが接続される第２の接地線との間に第２の保護トランジスタを有する半導体装置において、
一端が前記出力トランジスタまたは前記入力端子に設けられた前記保護トランジスタの近傍において前記第１の電源線に接続され、他端が前記内部回路の前記インバータ近傍において前記第２の電源線に接続された第１の抵抗体、及び―端が前記出力トランジスタまたは前記入力端子に設けられた前記保護トランジスタの近傍において前記第１の接地線に接続され、他端が前記内部回路の前記インバータ近傍において前記第２の接地線に接続された第２の抵抗体のうち少なくとも一方の抵抗体を含むことを特徴とする半導体装置の静電破壊防止保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力トランジスタ駆動用の専用電源線及び専用接地線と、論理回路用の専用電源線及び接地線とを別々に備えた半導体装置の静電破壊防止保護回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路装置（以降、半導体デバイス又はデバイスと記すことがある）では、出力トランジスタを駆動するための電源線（以下、出力用電源線）と、論理回路を動作させるための電源線（以下、内部用電源線）とを分離して用いている。両者を分離せずに用いると、出力トランジスタがオンして大電流が流れたときに、電源線の電圧が降下し、これがそのまま論理回路側の電源線に伝わり、論理回路が正常に動作しなくなる場合があるためである。このような半導体デバイスでは、通常、接地線も出力トランジスタを駆動する接地線（以下、出力用接地線）と、論理回路を動作させるための接地線（以下、内部用接地線）とに分離されている。このようなデバイスでは、静電破壊を起こし易いという問題がある。入出力端子を例に、その理由を説明する。
【０００３】
図９に、従来の半導体装置の静電破壊防止保護回路（入出力端子の回路図）を示す。入出力線１０１と出力用電源線１１０との間にＰチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＰＭＯＳという）出力トランジスタ１０２が接続され、入出力線１０１と出力用接地線１２０との間にＮチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＮＭＯＳという）出力トランジスタ１０３が接続され、入出力線１０１は保護抵抗１０４を介して、ＰＭＯＳ１０５とＮＭＯＳ１０６で構成されるインバータ１３０のＰＭＯＳトランジスタ１０５及びＮＭＯＳトランジスタのゲートへと接続されている。ＰＭＯＳトランジスタ１０５のソースは内部用電源線１１１に、ＮＭＯＳ１０６のソースは内部用接地線１２１に接続されている。ＰＭＯＳ１０５のドレインとＮＭＯＳ１０６のドレインは短絡されている。このような入出力回路に於いて、入出力線１０１と出力用電源線１１０との間に静電気サージが印加された場合は、ＰＭＯＳ出力トランジスタ１０２が保護トランジスタとして振舞う。即ち、静電サージは出力トランジスタと保護トランジスタとを兼ねるＰＭＯＳ出力トランジスタ１０２介してサージ電流が流れるため、インバータ１３０のＰＭＯＳトランジスタ１０５及びＮＭＯＳトランジスタ１０６のゲート（酸化膜）は容易には破壊されない（これ以降、ＰＭＯＳ出力トランジスタをＰＭＯＳ保護トランジスタ１０２と記載する）。保護抵抗１０４は、サージ電流がＰＭＯＳ保護トランジスタ１０２を流れ切るまでの間に、過渡的にインバータ１３０のＰＭＯＳトランジスタ１０５及びＮＭＯＳトランジスタ１０６のゲートにサージ電圧が掛かるのを防いでいる。入出力線１０１と出力用接地線１２０との間に静電気サージが印加された場合も、ＮＭＯＳ出力トランジスタ１０３を介してサージ電流が流れるため、インバータ１３０のＰＭＯＳトランジスタ１０５及びＮＭＯＳトランジスタ１０６のゲートは破壊されない。ＮＭＯＳ出力トランジスタ１０３も出力トランジスタと保護トランジスタとを兼ねるため、これ以降、ＮＭＯＳ保護トランジスタ１０３と記載する。
【０００４】
ところが、入出力線１０１と内部用電源線１１１との間に静電気サージが印加された場合は、サージ電流を流す経路が無いため、インバータのＰＭＯＳトランジスタ１０５のゲートが容易に破壊されてしまう。入出力線１０１と内部用接地線１２１との間に静電気サージが印加された場合も、同様に、インバータ１３０のＮＭＯＳトランジスタ１０６のゲートが破壊されてしまう。
【０００５】
このような問題を解決するために、図１０に示すような改良型保護回路が用いられている。即ち、出力用電源線１１０と内部用電源線１１１との間にＰＭＯＳ保護トランジスタ１０７を、出力用接地線１２０と内部用接地線１２１との間にＮＭＯＳ保護トランジスタ１０８を配置している。ＰＭＯＳ保護トランジスタ１０７を設置したことによって、入出力線１０１と内部用電源線１１１との間に静電気サージが印加された場合にも、サージ電流は、ＰＭＯＳ保護トランジスタ１０２とＰＭＯＳ保護トランジスタ１０７を介して流れるので、インバータ１３０のＰＭＯＳトランジスタ１０５のゲート破壊を防止できるようになる。入出力線１０１と内部用接地線１２１との間に静電気サージが印加された場合も、サージ電流は、ＮＭＯＳ保護トランジスタ１０３とＮＭＯＳ保護トランジスタ１０８を介して流れるので、インバータ１３０のＮＭＯＳトランジスタ１０６のゲート破壊を防止できる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、この方法では、ＰＭＯＳ保護トランジスタ１０７及びＮＭＯＳ保護トランジスタ１０８の静電気サージに対する応答性を確保する必要性から、一般に保護トランジスタ面積が大きくなる。また、この方法では、サージ電流が、ＰＭＯＳ保護トランジスタ１０２とＰＭＯＳ保護トランジスタ１０７、或いはＮＭＯＳ保護トランジスタ１０３とＰＭＯＳ保護トランジスタ１０８のように２つの素子を介して流れるため、サージ電流が２つの素子間を流れ切るまでの間に、インバータ１３０のＰＭＯＳトランジスタ１０５及びＮＭＯＳトランジスタ１０６のゲートにサージ電圧が掛からないようにする保護抵抗１０４の抵抗値を大きくする必要がある。ＰＭＯＳ保護トランジスタ１０７及びＮＭＯＳ保護トランジスタ１０８が大きくなることは保護素子占有面積が増大するため、パターンレイアウト上の制限が増える、チップコストの上昇を招くなどのデメリットがあり、保護抵抗１０４の抵抗値の増大は高速動作にとってマイナスとなる。
【０００７】
従って、本発明は、このような改良型保護回路において、保護素子面積が増えることと、ゲート保護抵抗値が増えることを工程変更を伴わずに改善し、小型で高速動作が可能な半導体装置の静電破壊防止保護回路を提供することである。
【課題を解決するための手段】
【０００８】
上記課題は、以下の手段により解決される。即ち、本発明は、
（１）出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第１の電源線と内部回路のインバータが接続される第２の電源線との間に第１の保護トランジスタを有し、出力トランジスタまたは入力端子に設けられた保護トランジスタが接続される第１の接地線と内部回路のインバータが接続される第２の接地線との間に第２の保護トランジスタを有する半導体装置において、
一端が前記出力トランジスタまたは前記入力端子に設けられた前記保護トランジスタの近傍において前記第１の電源線に接続され、他端が前記内部回路の前記インバータ近傍において前記第２の電源線に接続された第１の抵抗体、及び―端が前記出力トランジスタまたは前記入力端子に設けられた前記保護トランジスタの近傍において前記第１の接地線に接続され、他端が前記内部回路の前記インバータ近傍において前記第２の接地線に接続された第２の抵抗体のうち少なくとも一方の抵抗体を含むことを特徴とする半導体装置の静電破壊防止保護回路。
【発明の効果】
【０００９】
以上、本発明によれば、小型で高速動作が可能な半導体装置の静電破壊防止保護回路を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【００１１】
（参考例）
図１は、参考例に係る半導体装置の静電破壊防止保護回路を示す回路図である。図２は、参考例に係る半導体装置の静電破壊防止保護回路における保護トランジスタを示す平面図である。図３は、参考例に係る半導体装置の静電破壊防止保護回路における他の保護トランジスタを示す平面図である。
【００１２】
図１に示すように、参考例に係る半導体装置の静電破壊防止保護回路は、入出力端子の回路であり、入出力線１０１と出力用電源線１１０（第１の電源線）との間に、出力トランジスタと保護トランジスタとを兼ねるＰチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＰＭＯＳという）保護トランジスタ１０２（他の保護トランジスタ：本明細書では、出力トランジスタとしてよりも、保護トランジスタとしての動作を言及するため、ＰＭＯＳ保護トランジスタ１０２と記載する）が接続され、入出力線１０１と出力用接地線１２０（第１の接地線）との間に、出力トランジスタと保護トランジスタとを兼ねるＮチャンネルＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、以下、ＮＭＯＳという）保護トランジスタ１０３（他の保護トランジスタ：本明細書では、出力トランジスタとしてよりも、保護トランジスタとしての動作を言及するため、ＮＭＯＳ保護トランジスタ１０３と記載する）が接続され、入出力線１０１は保護抵抗１０４を介して、ＰＭＯＳトランジスタ１０５とＮＭＯＳトランジスタ１０６で構成されるインバータ１３０のＰＭＯＳトランジスタ１０５及びＮＭＯＳトランジスタ１０６のゲートへと接続されている。ＰＭＯＳトランジスタ１０５のソースは内部用電源線１１１（第２の電源線）に、ＮＭＯＳトランジスタ１０６のソースは内部用接地線１２１（第２の接地線）に接続されている。ＰＭＯＳトランジスタ１０５のドレインとＮＭＯＳトランジスタ１０６のドレインは短絡されている。ここで、出力用電源線１１０と内部用電源線１１１の電位は等しく、出力用接地線１２０と内部用接地線１２１の電位も等しい。更に、出力用電源線１１０と内部用電源線１１１との間に、ＰＭＯＳ保護トランジスタ１０７（第１の保護トランジスタ）を設け、出力用接地線１２０と内部用接地線１２１との間に、ＮＭＯＳ保護トランジスタ１０８（第２の保護トランジスタ）を設けている。
【００１３】
参考例に係る保護回路において、図２に示すように、ＰＭＯＳ保護トランジスタ１０７におけるソース及びドレインとしての不純物拡散層１０７ｓｄと金属配線とを接続するコンタクトホール（接続口）１０７ｈからゲート１０７ｇまでの距離をＰＤ１とし、ＮＭＯＳ保護トランジスタ１０８におけるソース及びドレインとしての不純物拡散層１０８ｓｄと金属配線とを接続するコンタクトホール（接続口）１０８ｈからゲート１０８ｇまでの距離をＮＤ１とし、一方、図３に示すように、ＰＭＯＳ保護トランジスタ１０２におけるソース及びドレインとしての不純物拡散層１０２ｓｄと金属配線とを接続するコンタクトホール（接続口）１０２ｈからゲート１０２ｇまでの距離をＰＤ２とし、ＮＭＯＳ保護トランジスタ１０３におけるソース及びドレインとしての不純物拡散層１０３ｓｄと金属配線とを接続するコンタクトホール（接続口）１０３ｈからゲート１０３ｇまでの距離をＮＤ２としたとき、ＰＤ２＞ＰＤ１、且つＮＤ２＞ＮＤ２の関係を満たすように各トランジスタを形成する。
【００１４】
特に、このような関係を満たすためには、ＭＯＳ保護トランジスタ１０７及びＮＭＯＳ保護トランジスタ１０８におけるソース及びドレインとしての不純物拡散層１０７ｓｄ（１０８ｓｄ）と金属配線とを接続するコンタクトホール（接続口）１０７ｈ（１０８ｈ）からゲート１０７ｇ（１０８ｇ）までの距離は、製造プロセス上の最小値で形成させることが好適である。
【００１５】
ここで、製造プロセス上の最小値とは、ゲート（電極）とコンタクトホールとを離間させて形成できる最小値のことで、ゲート（電極）形成用マスク及びコンタクトホール形成用マスクの合わせ余裕と、それぞれのマスクに描画された図形と、シリコンウエハ上に転写され実際に形成されるパターンと、の寸法差（マスク変換差）から決定される。この値は、製造プロセスごとに異なり、加工寸法が小さい（微細化が進んだ）プロセスになる程、小さくできる。
【００１６】
また、このような保護回路において、図２に示すように、ＰＭＯＳ保護トランジスタ１０７におけるゲート１０７ｇ幅をｌP1、ソース及びドレインとしての不純物拡散層１０７ｓｄ領域の長さ（ゲートに沿った長さ）をＷP1とし、ＮＭＯＳ保護トランジスタ１０８におけるゲート１０８ｇ幅をｌN1、ソース及びドレインとしての不純物拡散層１０８ｓｄ領域の長さ（ゲートに沿った長さ）ＷN1とし、、一方、図３に示すように、ＰＭＯＳ保護トランジスタ１０２におけるゲート１０２ｇ幅をｌP2、ソース及びドレインとしての不純物拡散層１０２ｓｄ領域の長さ（ゲートに沿った長さ）をＷP2とし、ＮＭＯＳ保護トランジスタ１０３におけるゲート１０３ｇ幅をｌN2、ソース及びドレインとしての不純物拡散層１０３ｓｄ領域の長さ（ゲートに沿った長さ）をＷN2としたとき、［ＷP1／（ｌP1＋２×ＰＤ１）］＞［ＷP2／（ｌP2＋２×ＰＤ２）］、且つ［ＷN1／（ｌN1＋２×ＮＤ１）］＞［ＷN2／（ｌN2＋２×ＮＤ２）］を満たすように各トランジスタを形成することが好適である。
【００１７】
ここで、［ＷP1／（ｌP1＋２×ＰＤ１）］はＰＭＯＳ保護トランジスタ１０７が静電気サージを流す時の流れ易さを表している。［ＷP2／（ｌP2＋２×ＰＤ２）］がＰＭＯＳ保護トランジスタ１０２、［ＷN1／（ｌN1＋２×ＮＤ１）］がＮＭＯＳ保護トランジスタ１０８、［ＷN2／（ｌN2＋２×ＮＤ２）］がＮＭＯＳ保護トランジスタ１０３の静電気サージの流れ易さをそれぞれ表している。［ＷP1／（ｌP1＋２×ＰＤ１）］をｒ107、［ＷP2／（ｌP2＋２×ＰＤ２）］をｒ102、［ＷN1／（ｌN1＋２×ＮＤ１）］がｒ108、［ＷN2／（ｌN2＋２×ＮＤ２）］をｒ103として、その理由を以下説明する。
【００１８】
図４に示すように、一般に、抵抗体の抵抗値Ｒは、式Ｒ＝Ａ×（Ｗ／Ｌ）［Ａは係数］で表され、抵抗幅Ｗに比例し、抵抗長さＬに反比例する。ＰＭＯＳ保護トランジスタ１０７，１０２、及びＮＭＯＳ保護トランジスタ１０８，１０３が静電気サージを流す時にも抵抗として振る舞う。保護トランジスタを抵抗として扱う際に、抵抗幅Ｗに相当するのが、それぞれ図２〜図３に於けるＷP1，ＷP2，ＷN1，ＷN2であり、抵抗長さＬに相当するのが図２〜図３に於ける、［ＩP1＋２×ＰＤ１］，［ＩP2＋２×ＰＤ２］，［ＩN1＋２×ＮＤ１］，［ＩN2＋２×ＮＤ２］である。従って、ＰＭＯＳ保護トランジスタ１０７の静電気サージの流し易さを、ｒ107＝ＷP1／［ＩP1＋２×ＰＤ１］、以下同様にｒ102＝ＷP2／［ＩP2＋２×ＰＤ２］，ｒ108＝ＷN1／［ＩN1＋２×ＮＤ１］，ｒ103＝ＷN2／［ＩN2＋２×ＮＤ２］と表すことができる。
【００１９】
次に、保護トランジスタを抵抗体に置き換えた時の静電気サージの流れ易さ、即ち、静電気サージへの応答性と抵抗値との関係について説明する。
図５に、図１に示す静電破壊防止保護回路おいて、ＰＭＯＳ保護トランジスタ１０７，１０２を抵抗ｒ107，ｒ102に置き換え、静電気サージを電圧Ｖ0に充電された容量Ｃからの放電とした等価回路を示す。スイッチを閉じた後に回路を流れる電流値は、時間の関数として下記式（１）で表される。
【００２０】
【数１】
2004172634.tif 000003
【００２１】
上記式（１）を、（ア）ｒ107がｒ102と等しい場合、（イ）ｒ107がｒ102より十分に小さい場合の２つのケースについて考える。
【００２２】
（ア）の時、ｒ107＝ｒ102＝Ｒと置くと式（１）は下記式（１，ａ）と表せる。
【００２３】
【数２】
2004172634.tif 000004
【００２４】
（イ）の時、ｒ107≪ｒ102なのでｒ107＋ｒ102＝Ｒと近似できるので、式（１）は下記式（１，ｂ）と表せる。
【００２５】
【数３】
2004172634.tif 000005
【００２６】
（ア）の時、回路を流れる電流ｉ1（ｔ）と（イ）の時に回路を流れる電流ｉ2（ｔ）を時間を横軸にとってグラフ化すると図６の様になる。
【００２７】
図６に示すように、ｉ2はｉ1に比べて初期電流値は２倍流れるが、その後の減衰時間が短い。このことは、ｒ107を小さくすることで、サージ電流が回路を流れている時間を短く、即ち、サージに対する応答性が良くなることを表している。ゲートとコンタクトホールとの距離を短くすることは［２×ＰＤ１］，［２×ＮＤ１］を小さくすることに相当するのでｒ107及びｒ108を下げることになる。
【００２８】
ｉ2はｉ1に比べて初期電流は２倍流れることは、その分だけ急激なサージ電流にさらされることを意味しており、保護トランジスタが破壊され易い。逆に云えば、適度に抵抗を増やすことで、初期電流を低減させ、破壊しにくくすることが出来る（反面、応答性は悪くなる）。
【００２９】
このように、耐性を持たせる必要のあるＰＭＯＳ保護トランジスタ１０２とＮＭＯＳ保護トランジスタ１０３には適度の抵抗を付与し、サージに対する応答性を優先させれば良いＰＭＯＳ保護トランジスタ１０７とＮＭＯＳ保護トランジスタ１０８は抵抗が最小となるようにするのである。
【００３０】
この関係を数式化したものが［ＷP1／ＩP1＋２×ＰＤ１］＞［ＷP2／ＩP2＋２×ＰＤ２］かつ［ＷN1／ＩN1＋２×ＮＤ１］＞［ＷN2／ＩN2＋２×ＮＤ２］である。
【００３１】
以上説明したように、保護トランジスタは、ゲートとコンタクトホールとの距離が短いと、応答性がよくなるが、サージ電流が急激に流れてトランジスタが破竣されやすくなり、一方、ゲートとコンタクトホールの距離を広げると、サージ電流を適度に制限できるが、静電気サージに対する応答性が悪くなる。特に、当該距離を製造プロセス上の最小値を用いると応答性が最大限発揮されることとなる。
【００３２】
従って、参考例に係る保護回路では、ＰＭＯＳ保護トランジスタ１０７及びＮＭＯＳ保護トランジスタ１０８におけるコンタクトホール（接続口）１０７ｈ（１０８ｈ）からゲート１０７ｇ（１０８ｇ）までの距離は、ＰＭＯＳ保護トランジスタ１０２及びＮＭＯＳ保護トランジスタ１０３におけるコンタクトホール（接続口）１０２ｈ（１０３ｈ）からゲート１０２ｇ（１０３ｇ）までの距離よりも短くする、即ち、応答性の悪いトランジスタを使用することが不可欠なＰＭＯＳ保護トランジスタ１０２及びＮＭＯＳ保護トランジスタ１０３は、それ自身の破壊耐性をを確保するためにゲートとコンタクトホールとの距離を広くし、もう一方のＰＭＯＳ保護トランジスタ１０７及びＮＭＯＳ保護トランジスタ１０８は応答性をよくするためにゲートとコンタクトホールとの距離を短くする（特に、この距離をプロセス上の最小値させ応答性を最大限に発揮させることが好適である）。入出力線１０１と内部用電源線１１１との間に静電気サージが印加された場合、ＰＭＯＳ保護トランジスタ１０２の破壊耐性を良くし、ＰＭＯＳ保護トランジスタ１０７の応答性を良くすることで、保護トランジスタとしての破壊耐性を持たせつつ、インバータ１３０にサージ電流を流す経路の応答性を向上させ、静電気サージが流れきるまでにインバータ１３０の各トランジスタのゲートにサージ電圧が掛からないようにする保護抵抗１０４に掛かるサージ電圧が低下し、インバータ１３０のＰＭＯＳトランジスタ１０５のゲート破壊が防止される。また、同様に、入出力線１０１と内部用接地線１２１との間に静電気サージが印加された場合も、ＮＭＯＳ保護トランジスタ１０３の破壊耐性を良くし、ＮＭＯＳ保護トランジスタ１０８の応答性を良くすることで、インバータ１３０のＮＭＯＳトランジスタ１０６のゲート破壊も防止される。
【００３３】
上述のように、ＰＭＯＳ保護トランジスタ１０７とＮＭＯＳ保護トランジスタ１０８は、ＰＭＯＳ保護トランジスタ１０２及びＮＭＯＳ保護トランジスタ１０３よりも、コンタクトホール（接続口）からゲートまでの距離を短くし、応答性を良くさせ、特に当該距離に製造プロセス上の最小値を用いて、応答性を最大限に発揮させるようにすることで、この保護抵抗１０４の抵抗値の増大を抑えつつ、インバータ１３０の各トランジスタのゲートの破壊が防止される。また、ＰＭＯＳ保護トランジスタ１０７とＮＭＯＳ保護トランジスタ１０８のゲートとをコンタクトホールとの距離に短くする（特に製造プロセス上の最小値を用いる）ことで、保護トランジスタ面積を小さくできる。
【００３４】
尚、ＰＭＯＳ保護トランジスタ１０７とＮＭＯＳ保護トランジスタ１０８自身は、仮に破壊されたとしても、出力用電源線１１０と内部用電源線１１１の電位が等しく、出力用接地線１２０と内部用接地線１２１の電位も等しいので電気的な不良とはならない。影響があるとすれば、出力トランジスタのスイッチングノイズによる内部回路の誤動作マージンの減少が考えられるが、静電破壊によって電気的に不良となることに比べれば、その影響は軽微である。
【００３５】
（第１の実施の形態）
図７は、第１の実施の形態に係る半導体装置の静電破壊防止保護回路を示す回路図である。図８は、第１の実施の形態に係る半導体装置の静電破壊防止保護回路のレイアウトイメージ図である。
【００３６】
第１の実施の形態に係る半導体装置の静電破壊防止保護回路では、参考例と共通する部分は説明を省略する。第１の実施の形態に係る半導体装置の静電破壊防止保護回路は、図７〜図８に示すように、参考例におけるＰＭＯＳ保護トランジスタ１０７及びＮＭＯＳ保護トランジスタ１０８を設けずに、ＰＭＯＳ保護トランジスタ１０２のソースと出力用電源線１１０との接続箇所の近傍と、インバータのＰＮＯＳトランジスタ１０５のソースと内部用電源線１１１との接続箇所の近傍とを、抵抗体１０９ａを介して短絡し、ＮＭＯＳ保護トランジスタ１０３のソースと出力用接地線１２０との接続箇所の近傍と、インバータ１３０のＮＮＯＳトランジスタ１０６のソースと内部用接地線１２１との接続箇所の近傍とを、抵抗体１０９ｂを介して短絡している。但し、図８において、入出力線１０１、保護抵抗１０４や各部の詳細な接続は省略している。
【００３７】
第１の実施の形態に係る保護回路では、入出力線１０１と内部用電源線１１１との間に静電気サージが印加された時に、サージ電流は、ＰＭＯＳ保護トランジスタ１０２と新たに設けた抵抗体１０９ａを介して流れる。参考例におけるＰＭＯＳ保護トランジスタ１０７を抵抗体１０９ａに置き換えることで、ＰＭＯＳ保護トランジスタ１０７がサージ電流を流せる様になるまでの時間的な遅延が解消される。また、ＰＭＯＳ保護トランジスタ１０７がサージ電流を流す時には、（１）ＰＭＯＳ保護トランジスタがパンチスルーを起こすか、（２）ゲート下が反転して、チャネルが形成されるかのどちらかの状態となる必要がある。どちらの場合もドレイン又はゲートからの電界によってゲート下（チャネル領域）が空乏化することが不可欠であり、この空乏化に僅かながらでも時間が掛かるので純抵抗体でバイパスする方が、サージ電流に対する応答性が改善される。このため、静電気サージが流れきるまでにインバータ１３０の各トランジスタのゲートにサージ電圧が掛からないようにする保護抵抗１０４に掛かるサージ電圧がより低下し、インバータ１３０のＰＭＯＳトランジスタ１０５のゲート破壊を一層効果的に防止できる。同様に、入出力線１０１と内部用接地線１２１との間に静電気サージが印加された時は、サージ電流は、ＮＭＯＳ保護トランジスタ１０３と新たに設けた抵抗体１０９ｂを介して流れるので、インバータ１３０のＮＭＯＳトランジスタ１０６のゲート破壊を防止できる。
【００３８】
上述のように、参考例におけるＰＭＯＳ保護トランジスタ１０７を抵抗体１０９ａに、ＮＭＯＳ保護トランジスタ１０８を抵抗体１０９ｂ置き換えることで、保護抵抗１０４の抵抗値の増大を抑えつつ、インバータ１３０の各トランジスタのゲートの破壊を防止できる。また、出力用電源線１１０と内部用電源線１１１、及び、出力用接地線１２０と内部用接地線１２１を、抵抗体を介して短絡するだけなので、パターン面積を大幅に縮小できる。
【００３９】
尚、第１の実施の形態でも、保護トランジスタのスイッチングノイズによる誤動作マージンの減少が考えられるが、静電破壊によって電気的に不良となることと比較すれば、その影響は軽微である。また、抵抗体１０９ａ、１０９ｂは、静電破壊耐性を確保しつつ、スイッチングノイズによる影響を最小に抑えられるような最適な抵抗値を選ぶことも可能である。
【００４０】
上記第１の実施の形態は、何れもＣＭＯＳ入出力端子を例に説明したが、ＰＭＯＳまたはＮＭＯＳの一方のトランジスタしか持たない、いわゆるオープンドレイン型の入出力端子にも適用できる。また、出力回路を持たないＣＭＯＳ入力端子やオープンドレイン型入力端子にも適用可能である。更に、第１の実施の形態の何れも、電源線側だけ、或いは接地線側だけに適用しても良い。
【図面の簡単な説明】
【００４１】
【図１】参考例に係る半導体装置の静電破壊防止保護回路を示す回路図である。
【図２】参考例に係る半導体装置の静電破壊防止保護回路における保護トランジスタを示す平面図である。
【図３】参考例に係る半導体装置の静電破壊防止保護回路における他の保護トランジスタを示す平面図である。
【図４】抵抗体の抵抗値Ｒにおける抵抗幅Ｗと、抵抗長さＬとの関係を説明する概要図である。
【図５】図１に示す静電破壊防止保護回路おいて、ＰＭＯＳ保護トランジスタ１０７，１０２を抵抗ｒ107，ｒ102に置き換え、静電気サージを電圧Ｖ0に充電された容量Ｃからの放電とした等価回路を示す回路図である。
【図６】図５に示す等価回路を流れる電流ｉ1（ｔ）及び電流ｉ2（ｔ）と時間との関係を示すグラフである。
【図７】第１の実施の形態に係る半導体装置の静電破壊防止保護回路を示す回路図である。
【図８】第１の実施の形態に係る半導体装置の静電破壊防止保護回路のレイアウトイメージ図である。
【図９】従来の半導体装置の静電破壊防止保護回路（入出力端子の回路図）を示す。
【図１０】従来の改良型半導体装置の静電破壊防止保護回路（入出力端子の回路図）を示す。
【符号の説明】
【００４２】
１０１ 入出力線
１０２、１０３ 保護トランジスタ（他の保護トランジスタ）
１０４ 保護抵抗
１０５、１０６ インバータのトランジスタ
１０７、１０８ 保護トランジスタ（第１、第２の保護トランジスタ）
１０９ａ、１０９ｂ 抵抗体
１１０ 出力用電源線
１１１ 内部用電源線
１２０ 出力用接地線
１２１ 内部用接地線
１３０ インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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