(57)【要約】【課題】ソース、ドレイン領域に纏わる接合容量を低減することができる半導体装置を提供する。【解決手段】ゲート電極１０３に対して素子分離領域１０９を自己整合的に形成している。ゲート電極１０３と素子分離領域１０９との間の最短距離は、アライメント精度である（Ｆ／３）以下である。ここで、Ｆは最小加工寸法である。つまり、ソース、ドレイン領域１０３の活性層幅は、Ｆ／３以下である。また、ソース、ドレイン領域１１２の積み上げ拡散層１１２１の幅がゲート電極１０３と素子分離領域１０９との間の距離よりも大きくなるようにしている。【選択図】  図１
2004311764.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に、直接または間接に、活性領域と、素子分離領域と、ソース領域と、ドレイン領域を設け、上記活性領域上にゲート絶縁膜を設け、このゲート絶縁膜上にゲート電極を設けた半導体装置において、
最小加工寸法をＦとすると、上記ゲート電極と上記素子分離領域との間の最短距離がＦ／３以下であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記ソース領域及び上記ドレイン領域は、夫々、上記活性領域と上記ゲート絶縁膜との間の界面よりも上方に位置するように、活性領域の上及び上記素子分離領域の一部の上に形成された導電体を含むことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
上記ゲート電極近傍の上記導電体の領域の厚さが、上記導電体の他の領域の厚さよりも薄いことを特徴とする半導体装置。
【請求項４】
請求項２または３に記載の半導体装置において、
上記導電体は多結晶シリコン膜からなる積み上げ拡散層であることを特徴とする半導体装置。
【請求項５】
請求項１乃至４の何れか１つに記載の半導体装置において、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、上記素子分離領域によって区分された第２導電型の浅いウェル領域とを備え、
上記活性領域は上記浅いウエル領域内に設けられており、
上記ゲート電極と上記第２導電型の浅いウェル領域とが電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
上記ゲート電極の長手方向の両端部の２箇所において、上記ゲート電極と上記浅いウェル領域とが電気的に接続されていることを特徴とする半導体装置。
【請求項７】
半導体基板上に、ゲート絶縁膜と、ゲート電極と、ゲート電極上の絶縁膜を順次形成する工程と、
上記ゲート電極の側方に、上記ゲート電極側から順次位置する第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜を形成する工程と、
上記ゲート電極上の絶縁膜、第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜をマスクとして用いて、上記半導体基板をエッチングして溝を形成する工程と、
上記溝に絶縁膜を埋め込んで素子分離領域を形成する工程と、
上記第２のゲート電極側壁絶縁膜を除去する工程と、
上記ゲート絶縁膜と活性領域との界面よりも上方に位置するように、活性領域及び素子分離領域の上の一部に多結晶シリコン膜を形成する工程と、
上記ゲート電極の長手方向の両端部における上記多結晶シリコン膜の一部を除去する工程と、
上記多結晶シリコン膜が除去された領域における活性領域上に絶縁膜を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法において、
上記多結晶シリコン膜を形成する工程は、
上記ゲート電極と上記素子分離領域との距離よりも厚い膜厚の多結晶シリコン膜を全面に被着する工程と、
上記ゲート電極上の上記多結晶シリコン膜が無くなるまでエッチングする工程と
からなることを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載の半導体装置の製造方法において、
上記多結晶シリコン膜を形成する工程は、
多結晶シリコン膜を全面に被着する工程と、
上記多結晶シリコン膜の上にレジストを平坦に塗布する工程と、
上記レジストの膜厚を上記ゲート電極領上の上記絶縁膜が露出するように薄くする工程と、
上記レジストをパターニングする工程と、
上記レジストをマスクにして上記ゲート電極近傍の上記多結晶シリコン膜の領域が、その多結晶シリコン膜の被着されたときの膜厚よりも薄くなるまでエッチングする工程と
からなることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７に記載の半導体装置の製造方法において、
上記多結晶シリコン膜を形成した後に、上記ゲート電極を形成するためのゲート電極領域の長手方向の両端部における上記ゲート電極領域の一部を除去して上記ゲート電極を形成する工程と、
上記多結晶シリコン膜の一部を除去すると共に、上記ゲート電極と上記第２導電型の浅いウェル領域を接続するためのコンタクト領域を形成する工程と、
全面に層間絶縁膜を堆積する工程と、
上記ゲート電極の一部の上の上記層間絶縁膜、及び、上記コンタクト領域上の上記層間絶縁膜の一部を除去して、上記ゲート電極と上記コンタクト領域とにまたがるコンタクト孔を形成する工程と、
上記コンタクト孔に導電物を埋設する工程と
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。より具体的には、ソース、ドレイン領域（ソース領域またはドレイン領域を一般的にソース、ドレイン領域と言う。）の接合面積を小さくして接合容量を低減できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩ（大規模集積回路）の高集積化は留まることなく進展し、ＬＳＩを構成するＭＯＳトランジスタは、ますます微細化されてきている。ＭＯＳトランジスタの微細化に伴って、短チャネル効果によるパンチスルーやオフリーク電流の増大といった特性劣化が問題になっている。このような問題を解決する方法の一つとして、トランジスタのチャネル領域に隣接するソース、ドレイン領域の接合深さを浅くする方法がある。この浅い接合を実現するため、特開２０００−８２８１５号公報（特許文献１）には、ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、チャネル領域よりも上方に積み上げられたソース、ドレイン領域（積み上げ拡散層）を形成した構造のトランジスタが提案されている。
【０００３】
この半導体装置の概略構造を図２７に示す。図２７（ａ）は、その平面レイアウトを示し、図２７（ｂ）は、図２７（ａ）におけるＢ−Ｂ’線方向の断面を示している。半導体基板３０１内に素子分離領域３０２が形成され、半導体基板３０１上にはゲート絶縁膜３０３及びゲート電極３０４が順次形成されている。このゲート電極３０４の両側に、ゲート電極側壁絶縁膜３０５を介して、半導体基板３０１表面よりも上方に半導体層３０８１が積み上げられている。この積み上げられた半導体層３０８１内に不純物が注入された後、この不純物が熱処理により半導体基板３０１中に拡散されて、この半導体基板３０１中に基板内拡散層３０８２が形成される。このようにして、上記基板内拡散層３０８２を形成することによって、浅い接合を制御性良く形成できる、すなわち、短チャネル効果を防止できる構造を形成することができるのである。上記ゲート電極３０４及び積み上げられた半導体層３０８１上には高融点シリサイド膜３０９が形成されている。上記ゲート電極３０４の長手方向とは垂直の方向の積み上げられた半導体層３０８２の幅は、ゲート電極側壁絶縁膜３０５と素子分離領域３０２との間の距離、すなわち、半導体基板３０１とゲート絶縁膜３０３とが接する面の、ソース、ドレイン領域３０８の活性層領域の幅よりも大きく形成されている。したがって、コンタクト孔３１１と高融点シリサイド膜３０９との接触面積を小さくすること無く、すなわち、コンタクト抵抗を増大させることなく、コンタクト孔３１１を形成すると共に、接合面積を小さくして接合容量を低減することができるのである。
【０００４】
【特許文献１】
特開２０００−８２８１５号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置によれば、以下に示す問題があった。
【０００６】
図２（ｂ）を用いて上記問題を説明する。この図２（ｂ）は、上記従来の半導体装置の半導体基板３０１中に形成されたソース、ドレイン領域３０８を拡大して示す図である。最小加工寸法をＦ、ゲート電極側壁絶縁膜３０５の幅をｂとすると、ゲート電極３０４と素子分離領域３０２との距離ａは、アライメント精度である（Ｆ／３）を考慮して、ａ＞ｂ＋Ｆ／３が成り立つように設計されていた。したがって、ソース、ドレイン領域３０８の接合容量が大きくなるという問題があった。これは、上記素子分離領域３０２がゲート電極３０４に対して自己整合的に形成されていないため、ソース、ドレイン電極３０８において電流が流れる領域を確保するためにアライメント精度である（Ｆ／３）を考慮して、その寸法だけゲート電極３０４と素子分離領域３０２との間の距離を大きく設計する必要があったためである。
【０００７】
本発明は、上記問題を解決するべくなされたものであり、その目的は、ソース、ドレイン領域の接合容量を低減した半導体装置及びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため、この発明の半導体装置は、
半導体基板内に、直接または間接に、活性領域と、素子分離領域と、ソース領域と、ドレイン領域を設け、上記活性領域上にゲート絶縁膜を設け、このゲート絶縁膜上にゲート電極を設けた半導体装置において、
最小加工寸法をＦとすると、上記ゲート電極と上記素子分離領域との間の最短距離がＦ／３以下であることを特徴としている。
【０００９】
ここで、半導体基板とは、狭義の半導体基板のみならず、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板等の絶縁基板上に薄膜半導体が形成されてなる広義の半導体基板をも含めて半導体基板と言う。
【００１０】
また、ここで、「半導体基板内に、直接または間接に、活性領域と、素子分離領域と、ソース領域と、ドレイン領域を設け、」とは、半導体基板内に直接的にそれらを設けることと、半導体基板内に設けたウエル領域にそれらを設けることによって半導体基板に間接的にそれらを設けることとを意味する。
【００１１】
また、最小加工寸法Ｆとは、微細レジストパターンを形成するプロセス装置の性能（精度など）、その微細レジストパターンをマスクとして基板をエッチングするときのエッチング装置の精度等で決まるもので、２００３年４月では、１３０ｎｍから１８０ｎｍであり、当業者にとっては、一般的に年代毎に一義的に定まるものである。言うまでもないことであるが、この最小加工寸法Ｆとは、当時の技術水準で定まるものであって、固定的なものではなくて、時代が進むにつれて、小さくなることに注意すべきである。
【００１２】
上記構成の半導体装置によれば、上記ゲート電極と上記素子分離領域との間の最短距離がＦ／３以下であるので、従来の半導体装置と比してソース、ドレイン領域の接合面積を小さくすることができる。したがって、ソース、ドレイン領域の接合容量を低減することができる。
【００１３】
また、１実施の形態では、上記ソース領域及び上記ドレイン領域は、夫々、上記活性領域と上記ゲート絶縁膜との間の界面よりも上方に位置するように、上記活性領域の上及び上記素子分離領域の一部の上に形成された導電体を含む。
【００１４】
上記実施の形態によれば、上記導電体によってトランジスタの寄生抵抗が小さくなって素子のスピードが向上する。
【００１５】
また、１実施の形態では、上記ゲート電極近傍の上記導電体の領域の厚さが、上記導電体の他の領域の厚さよりも薄い。
【００１６】
上記実施の形態によれば、上記ゲート電極と導電体とが対向する面積が小さくなる。したがって、上記ゲート電極と、ソース領域、ドレイン領域とに纏わる容量を小さくすることができる。
【００１７】
また、１実施の形態では、上記導電体は多結晶シリコン膜からなる積み上げ拡散層である。
【００１８】
上記実施の形態によれば、上記導電体は多結晶シリコン膜からなるので、不純物の拡散係数が大きい。したがって、上記多結晶シリコン膜の厚さがプロセス揺らぎでばらついても、上記積み上げ拡散層から半導体基板やウエル領域へ制御性良く同じ深さに不純物を拡散させることができて、同じ接合深さの基板内拡散層を形成することができる。
【００１９】
また、１実施の形態は、上記半導体基板内に形成された第１導電型の深いウェル領域と、上記第１導電型の深いウェル領域内に形成され、上記素子分離領域によって区分された第２導電型の浅いウェル領域とを備え、
上記活性領域は上記浅いウエル領域内に設けられており、
上記ゲート電極と上記第２導電型の浅いウェル領域とが電気的に接続されている。
【００２０】
本明細書では、第１導電型とは、Ｐ型またはＮ型のことを言い、第１導電型がＰ型であるときは、第２導電型はＮ型であり、第１導電型がＮ型であるときは、第２導電型はＰ型であることを意味する。
【００２１】
上記実施の形態は、上記ゲート電極と浅いウェル領域とを電気的に接続したいわゆるＤＴＭＯＳＦＥＴ（動的しきい値（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ）ＭＯＳＦＥＴ）構造になっている。したがって、高速で低消費電力の半導体装置を実現できる。
【００２２】
また、１実施の形態では、上記ゲート電極の長手方向の両端部の２箇所において、上記ゲート電極と上記浅いウェル領域とが電気的に接続されている。
【００２３】
上記実施の形態によれば、２箇所でゲート電極と浅いウェル領域が接続されているので、より高速な半導体装置を実現できる。
【００２４】
この発明の半導体装置の製造方法は、
半導体基板上に、ゲート絶縁膜と、ゲート電極と、ゲート電極上の絶縁膜を順次形成する工程と、
上記ゲート電極の側方に、上記ゲート電極側から順次位置する第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜を形成する工程と、
上記ゲート電極上の絶縁膜、第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜をマスクとして用いて、上記半導体基板をエッチングして溝を形成する工程と、
上記溝に絶縁膜を埋め込んで素子分離領域を形成する工程と、
上記第２のゲート電極側壁絶縁膜を除去する工程と、
上記ゲート絶縁膜と活性領域との界面よりも上方に位置するように、活性領域及び素子分離領域の上の一部に多結晶シリコン膜を形成する工程と、
上記ゲート電極の長手方向の両端部における上記多結晶シリコン膜の一部を除去する工程と、
上記多結晶シリコン膜が除去された領域における活性領域上に絶縁膜を形成する工程と
を備えることを特徴としている。
【００２５】
この発明の半導体装置の製造方法によれば、特に特殊な製造装置を用いることなく、上記第１の側壁絶縁膜及び第２の側壁絶縁膜を利用することにより、上記ゲート電極に対して素子分離領域を自己整合的に形成することができる。このため、ソース領域、ドレイン領域の活性領域の面積を小さくすることができる。したがって、接合容量の小さい半導体装置を容易に形成することができる。また、上記多結晶シリコン膜の一部を除去した活性領域上に絶縁膜を形成している。したがって、ソース領域とドレイン領域とのショート、及び、ソース、ドレイン領域とウェル領域（半導体基板）とのショートを防止できる。
【００２６】
また、１実施の形態では、上記多結晶シリコン膜を形成する工程は、
上記ゲート電極と上記素子分離領域との距離よりも厚い膜厚の多結晶シリコン膜を全面に被着する工程と、上記ゲート電極上の上記多結晶シリコン膜が無くなるまでエッチングする工程とからなる。
【００２７】
上記実施の形態によれば、、特に特殊な製造装置を用いることなく、積み上げ拡散層を有する半導体装置を形成することができる。
【００２８】
また、１実施の形態では、上記多結晶シリコン膜を形成する工程は、多結晶シリコン膜を全面に被着する工程と、上記多結晶シリコン膜の上にレジストを平坦に塗布する工程と、上記レジストの膜厚を上記ゲート電極領上の上記絶縁膜が露出するように薄くする工程と、上記レジストをパターニングする工程と、上記レジストをマスクにして上記ゲート電極近傍の上記多結晶シリコン膜の領域が、その多結晶シリコン膜の被着されたときの膜厚よりも薄くなるまでエッチングする工程とからなる。
【００２９】
上記実施の形態によれば、特に特殊なプロセス装置を用いることなく、上記ゲート電極近傍の積み上げ拡散層の厚さが薄い半導体装置を制御性良く形成することができる。
【００３０】
また、１実施の形態は、上記多結晶シリコン膜を形成した後に、上記ゲート電極を形成するためのゲート電極領域の長手方向の両端部における上記ゲート電極領域の一部を除去して上記ゲート電極を形成する工程と、上記多結晶シリコン膜の一部を除去すると共に、上記ゲート電極と上記第２導電型の浅いウェル領域を接続するためのコンタクト領域を形成する工程と、全面に層間絶縁膜を堆積する工程と、上記ゲート電極の一部の上の上記層間絶縁膜、及び、上記コンタクト領域上の上記層間絶縁膜の一部を除去して、上記ゲート電極と上記コンタクト領域とにまたがるコンタクト孔を形成する工程と、上記コンタクト孔に導電物を埋設する工程とを備える。
【００３１】
上記実施の形態によれば、、特に特殊なプロセス装置を用いることなく、上記ゲート電極と浅いウェル領域を短絡したＤＴＭＯＳＦＥＴを制御性良く形成することができる。
【００３２】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００３３】
（実施の形態１）
本実施の形態１は、ソース、ドレイン領域の活性領域の面積を小さくして、接合容量を低減した半導体装置及びその製造方法を提供するものである。
【００３４】
まず、図１（ａ）、（ｂ）、（ｃ）により、本実施の形態１の半導体装置の構成を説明する。図１（ａ）は、その平面レイアウトを示し、図１（ｂ）は、図１（ａ）におけるＢ−Ｂ’線方向の断面を、図１（ｃ）は、図１（ａ）におけるＣ−Ｃ’線方向の断面を夫々示している。
【００３５】
第１導電型の半導体基板１０１内には、素子分離領域１０９が形成されている。上記半導体基板１０１上には、ゲート絶縁膜１０２を介してゲート電極１０３が形成されている。このゲート電極１０３は、本半導体装置のチャネル領域１３０上に位置すると共に、第２導電型にドープされた半導体膜からなる第１のゲート電極部分１０３１と、上記チャネル領域１３０上にはなくて、上部配線（図示せず）とのコンタクト孔１１６を設ける領域１２０上に位置して不純物がドープされていない半導体層からなる第２のゲート電極部分１０３２とからなる。上記ゲート電極１０３の長手方向と垂直な方向の両側にはシリコン酸化膜１０６とシリコン窒化膜１０７からなるゲート電極側壁絶縁膜１６０が形成されている。上記ゲート電極側壁絶縁膜１６０はこの例に限らず、絶縁膜であればよい。
【００３６】
上記ゲート電極１０３の両側に、ゲート電極側壁絶縁膜１６０を介して、半導体基板１０１表面よりも上方に半導体層１１２１が積み上げられている。この積み上げられた半導体層１１２１内に不純物が注入された後、熱処理を行って積み上げ拡散層１１２１が形成されると共に、上記不純物が熱処理により半導体基板１０１中に拡散されて、この半導体基板１０１中に基板内拡散層１１２２が形成される。上記積み上げ拡散層１１２１と基板内拡散層１１２２は、ソース、ドレイン領域１１２を構成する。上記積み上げ拡散層１１２１は導電体の一例である。
【００３７】
このようにして、上記基板内拡散層１１２２を形成することによって、浅い接合を制御性良く形成できて、短チャネル効果を防止できる。また、上記積み上げ拡散層１１２１の存在によって、素子の寄生抵抗が小さくなって、素子のスピードが向上する。
【００３８】
また、図１（ｃ）及び図２（ａ）に示すように、上記積み上げ拡散層１１２１は、その幅が第１のゲート電極部分１０３１と素子分離領域１０９との間の距離よりも大きくて、素子分離領域１０９上に渡って形成されている。したがって、ソース、ドレイン電極へのコンタクト孔１１６と積み上げ拡散層１１２１との接触面積が大きく保つことができるので、コンタクト抵抗を小さくすることができる。もし、積み上げ拡散層１１２１が存在しないとすると、ゲート電極１０３と素子分離領域１０９との距離が非常に小さいために幅の小さなソース、ドレイン活性領域上にコンタクトを設けることになって、このコンタクトとソース、ドレイン活性領域との接触面積が小さくなって、コンタクト抵抗が大きくなってしまうのである。
【００３９】
本実施の形態１では、第１のゲート電極部分１０３１と素子分離領域１０９との間の距離よりも大きな幅を持った積み上げ拡散層１１２１を形成しているので、コンタクト抵抗を増加させることなく接合容量の小さな半導体装置を実現できるのである。
【００４０】
図１（ａ）、（ｂ）、（ｃ）に示すように、上記ゲート電極１０３及び積み上げ拡散層１１２１上には、そのゲート電極１０３の長手方向の両端から、夫々アライメント精度（Ｆ／３）だけ内側の全域にわたり金属膜１１４が形成されている。なお、Ｆは、最小加工寸法である。上記金属膜１１４は、例えば、タングステン、チタン、チタンナイトライド、タンタルなどの高融点金属膜、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金シリサイドなどの高融点金属シリサイド膜、または、アルミ、銅や、これらの合金か、もしくはこれらの金属や合金にシリコンやパラジウムなどの不純物が添加されたものであればよい。上記ゲート電極１０３、ソース、ドレイン領域１１２には上部配線（図示せず）と接続するために所望の位置にコンタクト孔１１６が形成されている。
【００４１】
上記ゲート電極１０３と素子分離領域１０９との間の距離は、最小加工寸法をＦとすると、Ｆ／３以下になるように設定されている。図２（ａ）、（ｂ）は、ゲート電極１０３，３０４と素子分離領域１０９，３０２との位置関係を説明するもので、半導体基板１０１，３０１中の基板内拡散層１１２２，３０８２付近を拡大したものである。図２（ａ）は本実施の形態１の半導体装置を、図２（ｂ）は従来例である特開２０００−８２８１５号公報の半導体装置を夫々示している。図２（ｂ）に示す従来の半導体装置では、素子分離領域３０２を形成した後に、ゲート電極３０４を形成しているため、そのゲート電極３０４に対して素子分離領域３０２が自己整合的に形成されていない。したがって、上記素子分離領域３０２に対するゲート電極３０４のアライメント精度である（Ｆ／３）を考慮して、ゲート電極３０４と素子分離領域３０２との距離ａは、ａ＝（ｂ＋Ｆ／３＋α）となる。ここで、ｂはゲート電極側壁絶縁膜３０５の幅である。αは、最大のアライメントズレＦ／３が起こってゲート電極側壁絶縁膜３０５が素子分離領域３０２に迫っても、ソース、ドレイン領域３０８を電極として機能させるために、上記ソース、ドレイン領域３０８におけるゲート電極側壁絶縁膜３０５と素子分離領域３０２との間の最小限に必要な距離であり、１０ｎｍ以上あればよい。最小加工寸法Ｆを１８０ｎｍとして、ゲート電極側壁絶縁膜３０５の幅ｂを５０ｎｍ、αを３０ｎｍに設計すると、上記従来の半導体装置のゲート電極３０４と素子分離領域３０２との距離ａは、ａ＝（ｂ＋Ｆ／３＋α）＝（５０＋１８０／３＋３０）＝１４０ｎｍとなる。また、上記ソース、ドレイン領域３０８におけるゲート電極側壁絶縁膜３０５と素子分離領域３０２との間の寸法（以下、ソース、ドレイン活性層幅と言う。）は、Ｆ／３＋α＝１８０／３＋３０＝９０ｎｍと算出される。
【００４２】
一方、本実施の形態１の半導体装置は、製造方法を説明するときに後述するが、ゲート電極１０３に対して素子分離領域１０９を自己整合的に形成しているため、素子分離領域１０９に対するゲート電極１０３のアライメント精度を考慮する必要がない。したがって、図２（ａ）に示すように、ソース、ドレイン領域１１２の活性層幅をソース、ドレイン領域１１２を電極として機能させるために最低限必要な幅のα＝３０ｎｍで形成することができる。具体的には、シリコン酸化膜１０６及びシリコン窒化膜１０７の膜厚を夫々１０ｎｍに設定すると、ゲート電極側壁絶縁膜１６０の幅ｂはｂ＝２０ｎｍになる。したがって、上記ゲート電極１０３と素子分離領域１０９との距離ａは、ａ＝ｂ＋α＝５０ｎｍとなり、アライメント精度のＦ／３（６０ｎｍ）以下に形成することができる。このように本実施の形態１の半導体装置は、ソース、ドレイン領域１１２の活性層幅を小さくすることができる。したがって、上記従来の半導体装置（特開２０００−８２８１５号公報）と比して約１／３に接合容量を小さくすることができる。
【００４３】
次に、本実施の形態１の半導体装置を形成する手順を、図３から図８を用いて説明する。図３から図８において、各分図（ａ）は平面レイアウト図であり、各分図（ｂ）は対応する分図（ａ）の切断面線Ｂ−Ｂ’からみた断面図、各分図（ｃ）は対応する分図（ａ）の切断面線Ｃ−Ｃ’からみた断面図である。
【００４４】
まず、図３（ａ）、（ｂ）、（ｃ）に示す半導体基板１０１中には、図示はしていないが、しきい値調整のための不純物注入を行っている。次に、図３（ｂ）、（ｃ）に示すように、上記半導体基板１０１上に、ゲート絶縁膜１０２、ゲート電極となる多結晶シリコン膜１０３、シリコン酸化膜１０４、シリコン窒化膜１０５を順次形成する。次に、シリコン酸化膜１０６を１０ｎｍ、シリコン窒化膜１０７を１０ｎｍ程堆積した後、それらをエッチバックすることにより、上記シリコン酸化膜１０６とシリコン窒化膜１０７とからなる第１のゲート電極側壁絶縁膜１６０を形成する。次に、シリコン酸化膜１０８を３０ｎｍ程堆積後、これもまたエッチバックして、第２のゲート側壁絶縁膜１０８を形成する。
【００４５】
次に、図３（ｃ）に示すシリコン窒化膜１０５、第１のゲート電極側壁絶縁膜１６０及び第２のゲート電極側壁絶縁膜１０８で覆われた半導体基板１０１の領域以外の領域をエッチングして、図４（ａ），（ｂ），（ｃ）に示すように、素子分離領域１０９を形成するために、２００〜７００ｎｍの深さの溝を形成する。このとき、上記シリコン酸化膜１０６，１０８やシリコン窒化膜１０７に対して半導体基板１０１のエッチング速度が非常に大きい、すなわち選択比の大きいエッチング条件を用いているので、シリコン窒化膜１０５やシリコン酸化膜１０８などはほとんどエッチングされない。
【００４６】
次に、ＣＶＤ（化学的気相成長）法により、上記溝に酸化膜を埋め込む。次に、ゲート電極領域１０３’上のシリコン窒化膜１０５をストッパーとしてＣＭＰ（化学機械研磨：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、上記酸化膜を研磨する。その後、その酸化膜をフッ酸によりその表面が半導体基板１０１表面付近に近づくまでエッチングする。このとき、第２のゲート電極側壁絶縁膜であるシリコン酸化膜１０８は完全に除去されて、後の工程でソース、ドレイン領域となる活性層（図２においてαと定義した領域）が露出する。上記第１のゲート電極側壁絶縁膜１６０のうちのシリコン酸化膜１０６は上部が若干エッチングされるが、幅が１０ｎｍと非常に小さいのでフッ酸に対するレートは素子分離領域１０９に埋め込まれた酸化膜１０９やシリコン酸化膜１０８より十分に小さいため、上部が若干除去されるだけでそのほとんどがサイドウォールとして残る。このようにして、素子分離領域１０９がゲート電極領域１０３’に対して自己整合的に形成される。
【００４７】
次に、図５（ａ），（ｂ），（ｃ）に示すように、図１に示すソース、ドレイン積み上げ拡散層１１２の材料として、多結晶シリコン膜をＬＰＣＶＤ（低圧化学的気相成長）法により全面に形成した後、異方性のエッチバックを行って多結晶シリコン膜サイドウォール１１０を形成する。このサイドウォール１１０の幅はソース、ドレイン領域１１２の活性層幅よりも大きくなるように多結晶シリコン膜の堆積膜厚とエッチバック条件を調整している。この多結晶シリコン膜からなるサイドウォール１１０を形成するときは、シリコン基板１０１の表面との界面に自然酸化膜が成長しないように形成することが重要となる。上記半導体基板のソース、ドレイン領域の活性層表面と、堆積した多結晶シリコン膜との界面に自然酸化膜が成長すると、後の工程でイオン注入により多結晶シリコン膜中にドナー、もしくはアクセプタとなる不純物を導入した後、熱処理により不純物を半導体基板中へ熱拡散させて接合を形成する際に、この自然酸化膜が不純物の拡散バリアとなり均一な不純物拡散が阻害される。このため、ソース、ドレイン領域の接合深さが不均一になり、トランジスタ特性がばらつく原因となる。
【００４８】
本実施の形態１では、図示しない予備真空排気室と、露点が常に−１００℃以下に保たれた窒素パージ室と、堆積炉とを備えたＬＰＣＶＤ（低圧気相成長）装置により多結晶シリコン膜１１０を形成するので、自然酸化膜が成長しないように、多結晶シリコン膜１１０を成長させることが可能となっている。
【００４９】
具体的には、多結晶シリコン膜１１０を形成する直前に、ウェーハをフッ酸系の溶液で洗浄し、自然酸化膜を一旦除去した後、上記予備真空排気室に搬送する。この搬送の前に、上記予備真空排気室は、大気雰囲気を一旦真空排気した後、窒素雰囲気に置換している。次ぎに、ウェーハを露点が−１００℃以下に保たれた窒素パージ室に搬送する。ここで、上記予備真空排気室の役割は、搬送時の大気を窒素パージ室に混入させないことである。ほんの僅かな大気であっても大気が窒素パージ室に混入すると、−１００℃以下の雰囲気まで回復させるのに数日の時間がかかり、非常にスループットが悪化してしまう。また、窒素パージ室の役割は、ウエハ表面に吸着した水分子を窒素パージにより完全に除去することである。ウエハ表面に吸着した水分子は窒素パージにより完全に除去できることが実験により確認されている。
【００５０】
通常のＬＰＣＶＤ装置では、このような除去しきれない水分子をウエハ表面に吸着させたまま堆積炉へ搬送される。通常の多結晶シリコン膜は５５０℃から６５０℃程度の温度で形成しているため、この温度に保たれている堆積炉にウエハを搬送する際に、吸着している水分子及び大気中の酸素がシリコンウエハと反応して、多結晶シリコン膜を形成する前に自然酸化膜が成長してしまう。これにより、多結晶シリコン膜からなるサイドウォール１１０と半導体基板１０１との界面に自然酸化膜が成長してしまう。しかし、本実施の形態１のＬＰＣＶＤ装置では、上述したように露点が常に−１００℃以下に保たれた窒素パージ室にて吸着している水分子を完全に除去した後に、堆積炉へ搬送するシステムになっているため、自然酸化膜を成長させることなく多結晶シリコン膜１１０を形成することが可能となっている。したがって、不純物が半導体基板１０１へ円滑に拡散して均一なソース、ドレイン領域の接合を制御性良く形成することができる。
【００５１】
次に、図５（ｂ）に示すシリコン窒化膜１０５とシリコン酸化膜１０４を、図６（ａ）、（ｂ）、（ｃ）に示すように、除去する。このとき、上記ゲート電極側壁絶縁膜１６０を構成しているシリコン窒化膜１０７も少しエッチングされるが、幅が数十ｎｍ程度と小さいため上部が若干エッチングされるのみで、そのほとんどが側壁絶縁膜として残る。
【００５２】
次に、上記多結晶シリコン膜１１０による、ソース電極とドレイン電極のショートを防止するために、周知のリソグラフィー技術と加工技術を用いて、ゲート電極領域１０３’の長手方向の両端部に形成されているチャネル領域１３０から離れた位置の多結晶シリコン膜１１０の一部を除去する。このとき、その領域の多結晶シリコン膜１１０のみを除去すればよいが、本実施の形態１では、それに伴いゲート電極領域１０３’の両端部も一部、ゲート電極長手方向に対してＦ／３程除去している。これを以下に説明する。
【００５３】
上記多結晶シリコン膜１１０を除去するためのレイアウトは、ゲート電極領域１０３’に対して必ずＦ／３程度のアライメントズレを起こすことを考慮して行われるべきである。何故なら、アライメントズレにより多結晶シリコン膜１１０が残存することを回避するためである。このように、多結晶シリコン膜１１０を除去するためのフォトレジストは、予めゲート電極領域１０３’の長手方向のゲート電極領域１０３’の両端から内側方向にＦ／３程入った面より、ゲート電極領域１０３’の長手方向の外側方向に除去する領域が設定されるようにレイアウトされる必要がある。したがって、結果として、ゲート電極領域１０３’の両端がＦ／３程除去されることになるのである。また、ゲート電極領域１０３’の両端部がエッチングされることにより、特に素子の特性劣化を引き起こすことは無い。このようにして、多結晶シリコン膜１１０が除去された領域１４０ａ、１４０ｂ及びゲート電極領域１０３’の両端部が除去された領域１４５ａ、１４５ｂの半導体基板１０１表面が露出する。
【００５４】
次に、上記ゲート電極領域１０３’及びソース、ドレイン領域に第２導電型の不純物を注入するためにレジスト１５０のパターニングを行い、このレジスト１５０をマスクとして第２導電型の不純物１１１を注入する。このとき、不純物１１１の横方向への拡散を考慮して、レジスト１５０はゲート電極長手方向に対して、チャネル領域１３０両端から１００ｎｍから２００ｎｍ程内側の領域に不純物が注入されるようにパターニングされる。次に、ソース、ドレイン領域１１２を形成するために第２導電型不純物１１１のイオン注入を行う。本実施の形態１では、ソース、ドレイン領域１１２を形成するための多結晶シリコン膜サイドウォール１１０へのドーピングと同時にゲート電極領域１０３’へのドーピングを行っている。
【００５５】
上記多結晶シリコン膜からなるゲート電極領域１０３’の膜厚は２００から２５０ｎｍ、多結晶シリコン膜からなるサイドウォール１１０のゲート電極近傍の高さは２００から３００ｎｍで形成した。このため、イオン注入条件は、Ｎチャネルトランジスタに関しては、燐イオンを２０ＫｅＶから８０ＫｅＶ程度のエネルギーで２×１０１５から１×１０１６／ｃｍ２程度の注入量で行った。Ｐチャネルトランジスタに関しては、ボロンイオンを１０ＫｅＶから３０ＫｅＶ程度のエネルギーで２×１０１５から１×１０１６／ｃｍ２程度の注入量で行った。ここで、図示はしていないが、不純物注入時の汚染物（コンタミネーション）除去を目的に、不純物を注入する前に５〜３０ｎｍのスクリーン酸化膜を全面に形成しても良い。また、不純物注入のエネルギーは多結晶シリコン膜サイドウォール１１０中のみに不純物が注入されるように設定されている。
【００５６】
次に、図７（ｂ）、（ｃ）に示すように、上記ゲート電極領域１０３’及びサイドウォール１１０注入した不純物１１１の活性化させると共に、その不純物１１１をシリコン基板１０１中に拡散させるために、熱処理を行う。これにより、積み上げ拡散層１１２１及び基板内拡散層１１２２からなるソース、ドレイン領域１１２が形成される。この熱処理の条件としては、８００℃から９５０℃程度の温度で１０分から６０分程度の熱処理、もしくは、９００℃から１１００℃程度の温度で１０秒から６０秒程度の急速熱処理を行い、注入した不純物１１１を活性化すると共に、多結晶シリコン膜からなるサイドウォール１１０からシリコン基板１０１中まで固相拡散させて接合を形成する。このようにして、不純物イオン１１１を、チャネル領域１３０よりも高く積み上げられた多結晶シリコン膜からなるサイドウォール１１０中に注入して、そのサイドウォール１１０からシリコン基板１０１中へ不純物を固相拡散させて接合を形成する。つまり、不純物１１１を直接シリコン基板１０１中へ注入しないので、結晶欠陥に起因する接合リーク電流が発生しなくて、接合リーク電流を低減することができる。ここで、上記熱処理条件の目安であるが、ソース、ドレイン領域１１２に形成した横方向の接合位置が、ゲート電極領域１０３’（チャネル領域１３０）に対して離間しない程度まで拡散させる必要がある。具体的には、上記シリコン酸化膜１０６とシリコン窒化膜１０７から構成されるゲート電極側壁絶縁膜１６０の幅以上は横方向に拡散させる必要がある。トランジスタの性能を向上させるためには、短チャネル効果を抑制するために接合深さを極力浅くし、かつ、高い駆動電流を得るためにゲート電極に対してオフセットしないようにソース、ドレイン領域１１２を形成する必要がある。例えば、ゲート電極側壁絶縁膜１６０の幅が２０ｎｍである場合において、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタの不純物拡散を一度の熱処理で行うとき、８００℃、６０分程度から８７５℃、１０分程度が最適であることを実験から見いだしている。このようにして、基板内拡散層１１２２及び不純物ドープされた第１のゲート電極部分１０３１が形成される。ここで、この第１のゲート電極部分１０３１及び基板内拡散層１１２２はチャネル領域１３０のみに形成されて、チャネル領域１３０以外の領域１２０には不純物がドープされていない第２のゲート電極部分１０３２及び積み上げ層１１０が残る。上記第１のゲート電極部分１０３１と第２のゲート電極部分１０３２とでゲート電極１０３を構成する。したがって、上記領域１２０では、上記ゲート電極１０３とソース、ドレイン領域１１２との間にほとんど容量が発生しないので、従来例と比して、ゲート電極１０３とソース、ドレイン領域１１２とに纏わる容量を小さくすることができる。
【００５７】
次に、図７（ｂ）に示すように、ＣＶＤ法により５０〜１００ｎｍ程度の膜厚のシリコン酸化膜１１３を形成する。次に、前工程にてソース電極とドレイン電極とのショートを防止するために多結晶シリコン膜１１０が除去されて露出した活性層領域１４０ａ、１４０ｂ、及び、ゲート電極領域１０３’の両端部が除去されて露出した活性領域１４５ａ、１４５ｂがシリコン酸化膜１１３により完全に覆われるように、このシリコン酸化膜１１３をパターニングする。
【００５８】
具体的には、周知のリソグラフィー技術と加工技術を用いて、上記ゲート電極１０３の長手方向の両端１４１ａ、１４１ｂからＦ／３程内側のゲート電極１０３の長手方向とは垂直方向の面からゲート電極１０３の内側方向の領域のシリコン酸化膜１１３を除去する。すなわち、上記ゲート電極１０３の長手方向の両端１４１ａ、１４１ｂからゲート電極１０３の長手方向内側方向へアライメント精度であるＦ／３程まで、上記シリコン酸化膜１１３がゲート電極１０３にオーバーラップして形成されるように、このシリコン酸化膜１１３はレイアウトされる。このため、上記ゲート電極１０３の長手方向へアライメントズレが起きても、活性領域１４０ａ、１４０ｂ及び活性領域１４５ａ、１４５ｂをシリコン酸化膜１１３により確実に覆うことができる。
【００５９】
この工程は本実施の形態では非常に重要な工程である。図９（ａ）、（ｂ）はシリコン酸化膜１１３を用いなかった場合にゲート電極１０３及びソース、ドレイン領域１１２と半導体基板１０１がショートする様子を説明するものである。図９（ａ）は、図７（ａ）においてシリコン酸化膜１１３を形成しない場合の平面レイアウト図を、図９（ｂ）は、図９（ａ）におけるゲート電極長手方向にソース、ドレイン領域１１２の活性層領域に沿った切断面線Ｂ−Ｂ’からみた断面図である。この図９（ａ）、（ｂ）に示したように、活性領域１４０ａ、１４０ｂ及び活性領域１４５ａ、１４５ｂがシリコン酸化膜１１３により覆われていないため、金属膜１１４が活性領域１４０ａ、１４０ｂ、１４５ａ、１４５ｂに形成される。このため、例えば、図９（ｂ）のように、活性領域１４０ａにおいてソース、ドレイン領域１１２と半導体基板１０１が、また、活性領域１４５ｂにおいてゲート電極１０３と半導体基板１０１とが、夫々金属膜１１４によりショートしてしまう。
【００６０】
本実施の形態１の半導体装置は、素子分離領域１０９に対してゲート電極１０３が自己整合的に形成されるため、ゲート電極１０３の周辺には必ずこのような活性領域１４０ａ、１４０ｂが形成される。このため、ゲート電極の長手方向の両端部に素子分離領域が形成されている従来例とは異なり、ゲート電極１０３の両端部において、このような活性領域１４０ａ、１４０ｂ、１４５ａ、１４５ｂをシリコン酸化膜１１３などの絶縁膜で覆わないと、ゲート電極１０３、ソース、ドレイン領域１１２が金属膜１１４により半導体基板１０１とショートしてしまうのである。
【００６１】
以上のように、シリコン酸化膜１１３を形成することにより、この活性領域１４０ａ、１４０ｂ及び活性領域１４５ａ、１４５ｂの表面に金属膜１１４が形成されることがない。したがって、上記ゲート電極１０３と半導体基板１０１とがショートすることがなく、また、ソース、ドレイン領域１１２と半導体基板１０１とがショートすることがない。
【００６２】
次に、周知のサリサイド工程により、上記ゲート電極１０３及びソース、ドレイン領域１１２のシリコン酸化膜１１３が形成されていない領域の上に、高融点金属膜の一例としてチタンシリサイド膜１１４を選択的に形成する。本実施例では、高融点金属膜としてチタン金属によるチタンシリサイド膜１１４を用いたが、これに限るものではなく、他の高融点金属膜として、コバルト、ニッケル、白金等を用いた高融点膜でも良い。また、タングステン、チタン、チタンナイトライド、タンタル等の高融点金属膜、または、アルミ、銅や、これらの合金か、もしくはこれらの金属や合金にシリコンやパラジウムなどの不純物が添加されたものでもよい。
【００６３】
次に、図８（ａ）、（ｂ）、（ｃ）に示すように、周知の方法で層間絶縁膜１１５を形成した後、この層間絶縁膜１１５の所定の位置にコンタクト孔１１６を開口する。図示はしていないが、周知の方法によりコンタクトプラグ及び上部配線を形成すれば、本実施の形態１の半導体装置が完成する。
【００６４】
以上のように、本実施の形態１の半導体装置の製造方法では、ゲート電極１０３に対して素子分離領域１０９が自己整合的に形成される。このため、図２（ａ）に示すように、ゲート電極１０３と素子分離領域１０９との間の距離ａは、アライメントズレ（Ｆ／３）以下の寸法にすることが可能である。すなわち、図２（ｂ）に示した従来例のように、ゲート電極３０４に対する素子分離領域３０２のアライメントズレ（Ｆ／３）を考慮してゲート電極３０４と素子分離領域３０２の位置をレイアウトする必要がない。したがって、図２（ｂ）に示した従来例と比して、本実施の形態１では、ソース、ドレイン領域１１２の活性層領域の幅（基板中拡散層１１２２の積み上げ拡散層１１２１に連なる上端の幅）をＦ／３程に小さくできるので、ソース、ドレイン領域１１２に纏わる接合容量を小さくすることができる。具体的には、最小加工寸法（デザインルールやテクノロジーノードに対応）Ｆが１８０ｎｍのとき、図２（ｂ）にしめす従来例の半導体装置では、アライメントズレ（Ｆ／３）は約６０ｎｍ、ソース、ドレイン領域３０８を電極として機能させるのに最低限必要な電流を流す活性領域（基板中拡散層）の幅αを３０ｎｍとすると、ソース、ドレイン領域３０８の活性領域（基板中拡散層）３０８２の幅はＦ／３＋α＝９０ｎｍ程必要であるが、本発明の実施の形態１の半導体装置では、図２（ａ）に示すように、ソース、ドレイン領域１１２を電極として機能させるのに最低限必要な電流を流す活性層領域の幅α＝３０ｎｍの幅で、ソース、ドレイン領域１１２の活性層領域（基板中拡散層）１１２２を形成することができる。したがって、本発明の実施の形態１の半導体装置では、従来例と比して１／３のソース、ドレイン領域１１２の活性領域の幅ａを持った半導体装置を実現できる。したがって、従来例と比して、ソース、ドレイン領域１１２に纏わる接合容量を１／３程度に低減することができる。
【００６５】
一方、ゲート電極に対して素子分離領域を自己整合的に形成する方法では、上述したように、ゲート電極両端部における、ゲート電極と半導体基板とのショート、及び、ソース、ドレイン領域と半導体基板とのショートが問題になるが、そのゲート電極１０３の両端部をシリコン酸化膜１１３で覆うことによりこの問題を防止することができる。
【００６６】
現在では、ロジック回路とアナログ回路などを混載した集積回路が多く生産されるようになっている。上記アナログ回路はゲート電極上に金属膜を形成しないための保護膜を形成しているが、この保護膜を形成するためのマスクと、ロジック回路を構成する本実施の形態１の半導体装置のシリコン酸化膜１１３を形成するためのマスクを兼ねることができるので、マスク数が増えることがない。したがって、コストを増大させることなく、本実施の形態１の半導体装置を含むロジック回路とアナログ回路を混載した集積回路を形成することができる。さらに、これらの製造工程を特殊なプロセス装置を用いることなく製造することができる。
【００６７】
（実施の形態２）
本実施の形態２は、実施の形態１の半導体装置と同様に、ソース、ドレイン領域の活性領域の面積を小さくして、接合容量を低減した構造を有する半導体装置及びその製造方法を提供するものである。また、これに加えて、実施の形態１の半導体装置と比して、ゲート電極とソース、ドレイン電極との間の容量を低減した半導体装置及びその製造方法を提供するものである。
【００６８】
まず、図１４（ａ）、（ｂ）、（ｃ）により本実施の形態２の半導体装置の構成を説明する。図１４（ａ）は、その平面レイアウトを示し、図１４（ｂ）は、図１４（ａ）におけるＢ−Ｂ’方向の断面を、図１４（ｃ）は、図１４（ａ）におけるＣ−Ｃ’方向の断面を夫々示している。
【００６９】
本実施の形態２の半導体装置は、実施の形態１の半導体装置とはソース、ドレイン領域の積み上げ拡散層の構造と、そのソース、ドレイン領域への上部配線とのコンタクト孔を設ける位置が異なるだけで、その他の構造は同じである。したがって、ここでは主にソース、ドレイン積み上げ拡散層の構造について説明する。なお、実施の形態１の半導体装置の構成部と同一構成部については、実施の形態１の半導体装置の構成部と同一参照番号を付して、詳しい説明は省略する。
【００７０】
図１４（ｃ）に示すように、ソース、ドレイン領域１７１の積み上げ拡散層１７１１は、実施の形態１の半導体装置と同様に、ソース、ドレイン活性層領域（基板中拡散層１７１２の積み上げ拡散層１７１１に連なる表面）上及び素子分離領域１０９上にわたって形成されている。本実施の形態２の半導体装置では、積み上げ拡散層１７１１におけるゲート電極１０３近傍の領域１８０は、他の領域１８１におけるよりも薄く、上記ゲート電極１０３近傍の領域１８０の幅はその他の領域１８１における積み上げ拡散層１７１１の厚みとほぼ同じである。このように、本実施の形態２の半導体装置は、実施の形態１の半導体装置と比して、ゲート電極１０３に対するソース、ドレイン領域１７１の積み上げ拡散層１７１１の対向面積が小さい。したがって、上記ゲート電極１０３とソース、ドレイン領域１７１とに纏わる容量を低減することができる。
【００７１】
次に、本実施の形態２の半導体装置を作製する手順を、図１０（ａ）、（ｂ）、（ｃ）から図１４（ａ）、（ｂ）、（ｃ）を用いて説明する。図１０（ａ）、（ｂ）、（ｃ）から図１４（ａ）、（ｂ）、（ｃ）において、各分図（ａ）は平面レイアウトを示す図であり、各分図（ｂ）は対応する各分図（ａ）の切断面線Ｂ−Ｂ’からみた断面図、各分図（ｃ）は対応する各分図（ａ）の切断面線Ｃ−Ｃ’からみた断面図である。
【００７２】
本実施の形態２の半導体装置の製造方法は、ソース、ドレイン領域の積み上げ拡散層の製造方法以外は全て実施の形態１と同じなので、ここでは積み上げ拡散層の製造方法を中心に、ゲート電極側壁絶縁膜の形成以降の工程について説明する。
【００７３】
まず、図１０（ｂ）、（ｃ）に示すように、実施の形態１の製造方法と同様に、半導体基板１０１上にゲート絶縁膜１０２、ゲート電極領域１０３’、シリコン酸化膜１０６とシリコン窒化膜１０７から構成されるゲート電極側壁絶縁膜１６０、素子分離領域１０９を形成する。
【００７４】
次に、積み上げ拡散層を形成するための多結晶シリコン膜１７０を、この多結晶シリコン膜１７０と半導体基板１０１表面との界面に自然酸化膜が成長しない方法を用いて、５０〜２００ｎｍ程堆積する。
【００７５】
次に、表面全体にレジスト１６５を塗布した後に、ゲート電極領域１０３’上の多結晶シリコン膜１７０が露出するまで現像処理を行う。上記ゲート電極領域１０３’の膜厚は２００〜３００ｎｍ、このゲート電極１０３’上のシリコン窒化膜１０５の膜厚は５０〜２００ｎｍなので、上記ゲート電極領域１０３’が形成されている箇所はその回りの箇所に対して２５０〜５００ｎｍの段差を有している。このため、上記レジスト１６５の現像処理条件（時間が重要なパラメータ）を適切な条件に設定することにより、上記ゲート電極領域１０３’が形成されている箇所以外の箇所にレジスト１６５が残るように、上記レジスト１６５をパターニングすることができる。
【００７６】
ここで、上記レジスト１６５のパターニングに関して詳しく説明する。上記レジスト１６５を、下地段差の影響を受けにくく平坦に塗布するために、このレジスト１６５として低粘度（４．５ｃｐ）の化学増幅系ネガレジストＴＤＵＲ−Ｎ９０８（東京応化工業株式会社製）を用いて、１０００〜３０００ｒｐｍの低回転で塗布した後、プリベーク（塗布後ベーク）を８０〜１３０℃、９０秒の条件で行った。そうすると、図示はしていないが、レジスト１６５が平坦に塗布される。上記レジスト１６５の粘度は５ｃｐ以下であれば、下地段差の影響を受けずに平坦に塗布できるが、できるだけ低粘度のレジストを用いる方が平坦化の観点からは好ましい。次に、通常の現像工程で使用される濃度よりも低い濃度の現像液である、テトラメチルアンモニウムハイドロオキサイド（ＴＭＡＨ、住友化学工業株式会社製）の０．１Ｎ水溶液によりレジストを現像（エッチング）する。通常より濃度を低く設定したのは、エッチングレートを小さくすることにより制御性良くレジストのパターニングを行うためである。この現像液のレジスト１６５に対するエッチングレートは一分間に９ｎｍなので、エッチング時間を制御することにより、ゲート電極領域１０３’上の多結晶シリコン膜１７０が露出するまでエッチングすると、図１０（ｃ）に示すように、ゲート電極領域１０３’が形成されている以外の箇所にレジスト１６５が残るようにパターニングされる。本実施の形態２では、レジスト１６５のエッチングに現像処理を用いたが、これに限るものではなく、ドライエッチング法を用いても良い。しかしながら、現像処理は、塗布装置と同一の装置を用いることができること、及び、真空装置を使わないことなどの理由から、ドライエッチングより低コストなので有効な方法である。
【００７７】
次に、図１１（ｂ）、（ｃ）に示すように、レジスト１６５をマスクとして露出しているゲート電極領域１０３’上の多結晶シリコン膜１７０をレジスト１６５の表面付近までエッチングする。このエッチングをレジスト１６５表面付近で留めておくのは、後の工程でシリコン窒化膜１０５を除去する際に、ゲート電極側壁絶縁膜１６０を構成しているシリコン窒化膜１０７が除去されてしまうのを防ぐためである。このエッチングには異方性に加工可能なＲＩＥ（反応性イオンエッチング：Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いた。しかし、これに限ることはなく、ケミカルドライエッチング法を用いても良い。次に、シリコン窒化膜１０５を除去する。このとき、ゲート電極側壁絶縁膜１６０の一部を構成しているシリコン窒化膜１０７も少しエッチングされるが、そのほとんどの表面（この場合はほとんどが側面）が多結晶シリコン膜１７０で覆われていることと、その幅が数十ｎｍ程度と小さいこととのため、上部が若干エッチングされるのみで、シリコン窒化膜１０７はそのほとんどがゲート電極側壁絶縁膜１６０の一部として残る。
【００７８】
次に、図１２（ａ）、（ｂ）、（ｃ）に示すように、上記ゲート電極側壁絶縁膜１６０の周りの多結晶シリコン膜１７０を除去して、ゲート電極領域１０３’近傍の薄い領域１８０を有する積み上げ拡散層に対応する多結晶シリコン膜１７０を形成する。このエッチング条件は上記領域１８０の上記多結晶シリコン膜１７０の膜厚が堆積時と等しいか、それよりも薄くなるように設定された。この領域１８０の幅は、形成方法であるＬＰＣＶＤ法の特徴から当初堆積した多結晶シリコン膜１７０の膜厚と等しくなる。何故なら、ＬＰＣＶＤ法によって形成される多結晶シリコン膜１７０は、段差被覆性に非常に優れているため、ゲート電極側壁絶縁膜１６０と素子分離領域１０９上に夫々形成される多結晶シリコン膜１７０の膜厚がほとんど等しくなって、このゲート電極側壁絶縁膜１６０上の多結晶シリコン膜１７０を、厚さ方向の全体にわたって、このゲート電極側壁絶縁膜１６０の延びる方向にエッチングして上記領域１８０を形成するからである。次に、レジスト１６５を除去する。
【００７９】
次に、図１３（ａ）、（ｂ）、（ｃ）に示すように、実施の形態１と同様に、ソース領域とドレイン領域とのショートを防止するために、周知のリソグラフィー技術と加工技術を用いて、ゲート電極領域１０３’の長手方向の両端部に形成されている多結晶シリコン膜１７０の一部を除去する。また、同時にゲート電極領域１０３’の長手方向とは垂直な方向の多結晶シリコン膜１７０のパターニングも同時に行われる。このとき、その領域の多結晶シリコン膜１７０のみを除去すればよいが、本実施の形態２の半導体装置においても実施の形態１の半導体装置と同様に、ゲート電極領域１０３’の両端部の一部もゲート電極領域１０３’の長手方向にＦ／３程除去している。これを以下に説明する。
【００８０】
上記多結晶シリコン膜１７０を除去するためのレイアウトは、ゲート電極領域１０３’に対して必ずＦ／３程度のアライメントズレを起こすことを考慮して行われるべきである。このアライメントズレにより多結晶シリコン膜１７０が残存することを回避するために、多結晶シリコン膜１７０を除去するためのフォトレジストは、予めゲート電極領域１０３’の長手方向のゲート電極領域１０３’の両端から内側方向にＦ／３程入った面より、ゲート電極領域１０３’の長手方向の外側方向に除去する領域が設定されるようにレイアウトされる必要がある。このようにすると、ゲート電極領域１０３’の両端がＦ／３程除去されることになる。また、ゲート電極領域１０３’の両端がエッチングされることにより、特に素子の特性劣化を引き起こすことは無い。
【００８１】
次に、図１４（ａ）、（ｂ）、（ｃ）に示すように、実施の形態１の半導体装置と同様に、ゲート電極１０３、基板内拡散層１７１２、高融点シリサイド膜１１４、層間絶縁膜１１５及びコンタクト孔１１６を形成する。図示はしていないが、上部配線を形成すれば本実施の形態の半導体装置は完成する。
【００８２】
以上のように、本実施の形態２の半導体装置の製造方法では、特殊なプロセス装置を用いることなく、実施の形態１の半導体装置と比して、ゲート電極１０３とソース、ドレイン領域１７１とに纏わる容量を低減した半導体装置を作製することができる。
【００８３】
図１に示す実施の形態１の半導体装置では、多結晶シリコン膜１１０の堆積膜厚以上の幅の積み上げ拡散層１１２１は得ることができないが、図１４に示す本実施の形態２では、ゲート電極１０３の長手方向とは垂直方向の多結晶シリコン膜１７０のパターニングをリソグラフィー技術により自由に行うことができる。図１に示す実施の形態１の半導体装置では、ソース、ドレイン領域１１２の積み上げ拡散層１１２１の幅は堆積された多結晶シリコン膜１１０の膜厚程度と限定されていたので、ソース、ドレイン領域１１２の積み上げ拡散層１１２１とコンタクトとの接触面積の減少によるコンタクト抵抗の増大を防止するために、コンタクト孔１１６をゲート電極１０３に近づけて形成する必要があった。しかしながら、図１４に示す本実施の形態２の半導体装置では、ソース、ドレイン領域１７１の積み上げ拡散層１７１１の幅を自由にレイアウトすることができるので、実施の形態１の半導体装置よりもコンタクト孔１１６をゲート電極１０３に対して十分離れた位置にしかも好きな位置に形成することができる。したがって、ゲート電極１０３とソース、ドレイン領域１７１とに纏わる容量を低減することができる。
【００８４】
また、特に直列トランジスタを形成した場合に、本実施の形態２の半導体装置は実施の形態１の半導体装置と比して大きな効果がある。それを以下に説明する。
【００８５】
図１５（ａ）、（ｂ）は、直列トランジスタを形成した際のゲート電極長手方向とは垂直方向の断面図を示している。図１５（ａ）は実施の形態１の半導体装置を、図１５（ｂ）は、本実施の形態２の半導体装置を夫々示している。図１５（ａ）のように実施の形態１の半導体装置では、多結晶シリコン膜１１０（図５参照）の幅を堆積膜厚以上には形成できないので、隣接するゲート電極１０３，１０３間の距離が多結晶シリコン膜１１０の堆積膜厚の２倍よりも大きいトランジスタの場合、図１５（ａ）に示すように、積み上げ拡散層１１２１，１１２１が直接接続されないため、金属コンタクトプラグ１１８やメタル配線１１９から構成される上部配線により接続するしかない。したがって、例えば隣接するドレイン領域（電極）１１２，１１２を接続するためにメタル配線を一層使う必要がある。一方、図１５（ｂ）に示した本実施の形態２の半導体装置では、多結晶シリコン膜１７０（図１２参照）を自由にレイアウト可能なため、上部配線を用いなくても隣接するトランジスタの例えばドレイン領域１７１、１７１を接続することができる。したがって、上部配線を隣接するドレイン領域１７１，１７１の接続に使用しなくても良いために自由度が向上するので、微細な半導体素子を形成することができる。
【００８６】
（実施の形態３）
本実施の形態３の半導体装置は、実施の形態１の半導体装置とは、基本的には構造が類似しているが、ゲート電極とウェル領域とを接続したＤＴ（Ｄｙｎａｍｉｃ  Ｔｈｒｅｓｈｏｌｄ：動的閾値）ＭＯＳＦＥＴとして電流駆動能力を向上させた点が相違する。
【００８７】
まず、図１６（ａ）、（ｂ）、（ｃ）により本実施の形態３の半導体装置の構成を説明する。本実施の形態３の半導体装置は、実施の形態１の半導体装置のゲート電極と浅いウェル領域とを電気的に接続したものである。図１６（ａ）は、その平面レイアウトを示し、図１６（ｂ）は、図１６（ａ）におけるＢ−Ｂ’方向の断面を、図１６（ｃ）は、図１６（ａ）におけるＣ−Ｃ’方向の断面を夫々示している。なお、図１６（ａ）の平面レイアウト図では、ゲート電極２０５、ソース、ドレイン領域２１４の積み上げ拡散層２１４１やコンタクト領域２４０ａ、２４０ｂなどとコンタクト孔２１７との位置関係を明確にするために、上部メタル配線２１９と金属プラグ２１８は省略している。
【００８８】
第１導電型の半導体基板２０１内には、第２導電型の深いウェル領域２０２と第１導電型の浅いウェル領域２０３が形成されていて、浅いウェル領域２０３は素子分離領域２１２により素子毎に電気的に分離されている。ここで、第１導電型とはＮ型またはＰ型を言い、第１導電型がＮ型の場合は、第２導電型はＰ型を意味し、第１導電型がＰ型の場合は、第２導電型はＮ型を意味する。
【００８９】
上記浅いウェル領域２０３上の一部の領域にはゲート絶縁膜２０４を介して第２導電型にドープされた半導体膜からなるゲート電極２０５が形成されている。また、上記浅いウェル領域２０３上には、上記ゲート電極２０５の長手方向の両端部に位置するコンタクト領域２４０ａ、２４０ｂが形成されている。このコンタクト領域２４０ａ、２４０ｂ上には、上記ゲート絶縁膜２０４及びゲート電極が除去されて存在しない。このコンタクト領域２４０ａ、２４０ｂは、ゲート電極２０５と浅いウェル領域２０３とを接続するためのものである。上記コンタクト領域２４０ａ、２４０ｂの各々を包含する第１導電型の高濃度拡散層領域２１３ａ、２１３ｂが形成されていて、この第１導電型の高濃度拡散層領域２１３ａ、２１３ｂによって金属プラグ２１８と浅いウェル領域２０３とがオーミック接続できるようになっている。ここで、図１６（ｂ）では、上記高濃度拡散層領域２１３ａ、２１３ｂはコンタクト領域２４０ａ、２４０ｂ全域を包含するように形成されているが、これに限るものではなく、少なくても金属プラグ２１８が浅いウェル領域２０３と接している領域に形成されていればよい。なぜなら、上記ゲート電極２０５と浅いウェル領域２０３とは金属プラグ２１８を介して接続されるが、この金属プラグ２１８と浅いウェル領域２０３が接触する領域全てがショットキー接合にならないように高濃度拡散層領域２１３ａ、２１３ｂが形成されていれば良いからである。なお、上記高濃度拡散層領域２１３ａ、２１３ｂの第１導電型の不純物の濃度は、１×１０２０〜１×１０２１／ｃｍ３程度である。また、上記高濃度拡散層領域２１３ａ、２１３ｂを形成するための第１導電型の不純物はゲート電極２０５にドープされていない。したがって、上記ゲート電極２０５内の第２導電型の不純物と上記第１導電型の不純物が相殺されて実効チャネル幅が減少することがないので、駆動電流の低減を防止することができる。
【００９０】
上記ゲート電極２０５及びソース、ドレイン領域２１４と、上部メタル配線２１９とを接続するために、層間絶縁膜２１６の所定の位置にコンタクト孔を開口して金属プラグ２１８が形成されている。このとき、上記ゲート電極２０５と上部メタル配線２１９を接続するためのコンタクト孔は、図１６（ｂ）に示すように、上記ゲート電極２０５とコンタクト領域２４０ａ、２４０ｂをまたぐように形成されて、そのコンタクト孔内は金属プラグ２１８が埋め込まれている。これにより、上記ゲート電極２０５と上部メタル配線２１９を接続すると共に、金属プラグ２１８を介してゲート電極２０５と浅いウェル領域２０３を確実に接続することができる。また、上記ゲート電極２０５の長手方向の両端部の２箇所のコンタクト領域２４０ａ、２４０ｂにおいてゲート電極２０５と浅いウェル領域２０３は接続されている。したがって、一箇所でゲート電極と浅いウェル領域を接続する場合より、ゲート電極２０５に印加された電圧を２箇所から効率的に浅いウェル領域２０３に伝えることができるので、浅いウェル領域２０３内を伝わる電圧の遅延が小さくなって高速動作が可能となる。
【００９１】
上記ソース、ドレイン領域２１４は、実施の形態１の半導体装置と同様に、ゲート電極側壁絶縁膜２１０に隣接し、そのほとんどがゲート絶縁膜２０４と浅いウェル領域２０３表面との界面よりも上方に位置している。上記ソース、ドレイン領域２１４は、ゲート絶縁膜２０４と浅いウェル領域２０３表面との界面よりも上方に位置している積み上げ拡散層２１４１と、浅いウエル領域２０３内にある浅いウエル領域内拡散層（以下、基板内拡散層と言う。）２１４２とからなる。上記ゲート電極２０５上及び積み上げ拡散層２１４１上には、そのゲート電極２０５の長手方向の両端から夫々Ｆ／３だけ内側の全域にわたり金属膜２１５が形成されている。ここで、Ｆは最小加工寸法である。上記金属膜２１５は、例えば、タングステン、チタン、チタンナイトライド、タンタルなどの高融点金属膜、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、白金シリサイドなどの高融点金属シリサイド膜、または、アルミ、銅や、これらの合金か、もしくはこれらの金属や合金にシリコンやパラジウムなどの不純物が添加されたもの等であれば良い。
【００９２】
上記ゲート電極２０５と素子分離領域２１２との距離は、最小加工寸法をＦとすると、Ｆ／３以下になるように設定されている。したがって、本実施の形態３の半導体装置は、図２（ａ）、（ｂ）を用いて説明した実施の形態１の半導体装置と同様に、ソース、ドレイン領域２１４の基板内拡散層２１４２の活性層幅を小さくすることができる。したがって、従来例（特開２０００−８２８１５号公報）の半導体装置の接合容量と比して約１／３に接合容量を小さくすることができる。
【００９３】
本実施の形態３の半導体装置のように、上記ゲート電極２０５と浅いウェル領域２０３とを接続したＤＴＭＯＳＦＥＴにおいて、ソース、ドレイン領域２１４の基板内拡散層２１４２の容量（活性層容量）を低減する効果は非常に大きい。何故なら、ＤＴＭＯＳはゲート電極２０５と浅いウェル領域２０３とを接続しているため、ゲート電極２０５に電圧を印可したときソース領域（電極）２１４と浅いウェル領域２０３間、及び、ドレイン領域（電極）２１４と浅いウェル領域２０３間に夫々接合容量が発生する。特に、ドレイン電極２１４と浅いウェル領域２０３間にはトランジスタのスイッチング動作時にミラー効果によりソース電極２１４と浅いウェル領域２０３間の２倍の容量が発生する。これは合計で、ＤＴＭＯＳでない通常構造のトランジスタの接合容量の３倍になる。したがって、ＤＴＭＯＳにとって接合容量を低減する、すなわち接合面積を低減することは素子の高速化にとって非常に重要なのである。
【００９４】
次に、本実施の形態３の半導体装置の製造方法を、図１７から図２５を用いて説明する。図１７から図２５において、各分図（ａ）は平面レイアウトを示す図であり、各分図（ｂ）は対応する分図（ａ）の切断面線Ｂ−Ｂ’からみた断面図であり、各分図（ｃ）は対応する分図（ａ）の切断面線Ｃ−Ｃ’からみた断面図である。
【００９５】
まず、図１７（ｂ）、（ｃ）に示すように、半導体基板２０１中に第２導電型の深いウェル領域２０２及び第１導電型の浅いウェル領域２０３を形成する。このとき、上記浅いウェル領域２０３の表面付近は所望のしきい値電圧が得られるように不純物濃度が調整されている。次に、上記浅いウェル領域２０３上に、ゲート絶縁膜２０４、ゲート電極領域となる多結晶シリコン膜２０５’、シリコン酸化膜２０６、シリコン窒化膜２０７を順次形成し、その後、フォトリソグラフィ技術とエッチングによりゲート電極領域２０５’等をパターンニングする。次に、シリコン酸化膜２０８を１０ｎｍ、シリコン窒化膜２０９を１０ｎｍ程堆積した後、エッチバックすることにより第１のゲート電極側壁絶縁膜２１０を形成する。次に、第２のゲート側壁絶縁膜のためのシリコン酸化膜２１１を３０ｎｍ程堆積後、これもまたエッチバックすることにより、第２のゲート側壁絶縁膜２１１を形成する。
【００９６】
次に、図１８（ｂ）、（ｃ）に示すように、上記シリコン窒化膜２０７、第１のゲート電極側壁絶縁膜２１０や第２のゲート電極側壁絶縁膜２１１で覆われた半導体２０１の領域以外の表面が露出している半導体基板２０１の領域をエッチングして３００〜７００ｎｍの溝を形成する。このとき、この溝の底部が浅いウェル領域２０３と深いウェル領域２０２との間に位置し、浅いウェル領域２０３は溝により完全に分離でき、しかも、深いウェル領域２０２は溝により分離されないようにエッチング条件は設定されている。このエッチング条件は、シリコン酸化膜やシリコン窒化膜に対して半導体基板２０１のエッチング速度が非常に大きい、すなわち選択比の大きいエッチング条件を用いている。したがって、シリコン窒化膜２０７やシリコン酸化膜２０８などはほとんどエッチングされない。次に、ＣＶＤ法により、その溝にシリコン酸化膜を埋め込んで、素子分離領域２１２を形成する。次に、上記ゲート電極２０５上のシリコン窒化膜２０７をストッパーとしてＣＭＰ（化学機械研磨：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により、上記シリコン酸化膜を研磨する。その後、フッ酸により、上記シリコン酸化膜の表面が半導体基板２０１表面付近に近づくまで、そのシリコン酸化膜をエッチングする。このとき、第２のゲート電極側壁絶縁膜であるシリコン酸化膜２１１は完全に除去され、シリコン酸化膜２１１があった領域の活性層が露出する。その活性層の一部分は後の工程でソース、ドレイン領域の一部となる。第１のゲート電極側壁絶縁膜２１０の一部であるシリコン酸化膜２０８は上部が若干エッチングされるが、幅が１０ｎｍと非常に小さいのでフッ酸に対するレートは素子分離領域２１２に埋め込まれたシリコン酸化膜やシリコン酸化膜２１１より十分小さいため、上部が若干除去されるだけで全てが消失することはない。このようにして、ゲート電極領域２０５’に対して素子分離領域２１２が自己整合的に形成される。
【００９７】
次に、積み上げ拡散層２１４（図２３（ｃ）参照）の材料としての多結晶シリコン膜をＬＰＣＶＤ法により全面に形成した後、異方性のエッチバックを行って、図１９（ａ）、（ｂ）、（ｃ）に示すように、多結晶シリコン膜からなるサイドウォール２２０を形成する。このサイドウォール２２０の幅はソース、ドレイン領域の活性領域幅よりも大きくなるように、上記多結晶シリコン膜の堆積膜厚とエッチバック条件を調整している。この多結晶シリコン膜からなるサイドウォール２２０を形成するときは、そのサイドウォール２２０と浅いウエル領域２０３の表面との界面に自然酸化膜が成長しないように形成することが重要となる。上記浅いウエル領域２０３のソース、ドレイン領域の活性領域表面と、堆積した多結晶シリコン膜との界面に自然酸化膜が成長すると、後の工程でイオン注入により多結晶シリコン膜からなるサイドウォール２２０中にドナーもしくはアクセプタとなる不純物を導入した後、熱処理により不純物を浅いウエル領域２０３中へ熱拡散させて接合を形成する際に、この自然酸化膜が不純物の拡散バリアとなり均一な不純物拡散が阻害される。このため、ソース、ドレイン領域の接合深さが不均一になり、トランジスタ特性がばらつく原因となる。
【００９８】
本実施の形態３では、予備排気室と、露点が常に−１００℃以下に保たれた窒素パージ室と、堆積炉とを備えたＬＰＣＶＤ装置により上記サイドウォール２２０用の多結晶シリコン膜を形成するので、自然酸化膜が成長しないように、上記多結晶シリコン膜を成長させることが可能となっている。具体的な方法については、実施の形態１の半導体装置を形成する際と同じなので、ここでは省略する。
【００９９】
次に、図２０に示すように、シリコン窒化膜２０７とシリコン酸化膜２０６（図１９（ｂ）参照）を除去する。このとき、ゲート電極側壁絶縁膜２１０を構成しているシリコン窒化膜２０９も少しエッチングされるが、幅が数十ｎｍ程度と小さいため上部が若干エッチングされるのみで、そのほとんどが側壁絶縁膜として残る。次に、ソース領域（ソース電極）とドレイン領域（ドレイン電極）のショートを防止するために、周知のリソグラフィー技術と加工技術を用いて、ゲート電極領域２０５’の長手方向の両端部に形成されている多結晶シリコン膜２２０の一部を除去する。また、ゲート電極長手方向の両端部のゲート電極２０５の一部を除去してゲート電極２０５（図１６（ｂ）参照）と浅いウェル領域２０３とを接続するコンタクト領域２４０ａ、２４０ｂを形成する。
【０１００】
次に、図２１（ａ）、（ｂ）、（ｃ）に示すように、上記ゲート電極領域２０５’及びソース、ドレイン領域の積み上げ拡散層２１４（図１６（ｂ）参照）となるサイドウォール２２０に第２導電型の不純物を注入するために、レジスト２５０のパターニングを行い、このレジスト２５０をマスクとして上記ゲート電極領域２０５’及びサイドウォール２２０に第２導電型の不純物２６０を注入する。このとき、上記第２導電型の不純物の横方向への拡散を考慮して、上記レジスト２５０はゲート電極領域２０５’の長手方向の両端２４１ａ、２４１ｂから１００ｎｍから２００ｎｍ程内側の領域に不純物が注入されるようにパターニングされる。本実施形態３では、ソース、ドレイン領域２１４を形成するための多結晶シリコン膜からなるサイドウォール２２０への第２導電型の不純物のドーピングと同時に、ゲート電極２０５（図１６（ｂ）参照）を形成するためにゲート電極領域２０５’への第２導電型の不純物のドーピングを行っている。
【０１０１】
次に、図２２（ｂ）に示すように、上記ゲート電極２０５と浅いウェル領域２０３を接続するためのコンタクト領域２４０ａ、２４０ｂに、オーミック接続するための第１導電型の拡散層２１３ａ、２１３ｂ（図２３（ｂ）参照）を形成するために、第１導電型の不純物２６１の注入を行う。図２２（ｂ）に示すように、レジスト２５１を、ゲート電極領域２０５’のゲート電極端２４１ａ、２４１ｂからコンタクト領域２４０ａ、２４０ｂ方向へＦ／３だけ離れた位置からゲート電極領域２０５の全てを覆うように、パターニングを行って、コンタクト領域２４０ａ、２４０ｂのゲート電極領域２０５’から離れた部分に第１導電型の不純物２６１を注入する。このように、上記ゲート電極端２４１ａ、２４１ｂからアライメント精度に相当するＦ／３程の距離だけコンタクト領域２４０ａ、２４０ｂ方向へ離れた位置からゲート電極領域２０５’から遠ざかる領域に第１導電型の不純物２６１を注入することによって、プロセス揺らぎなどによりアライメントズレが起きても、この第１導電型の不純物２６１がゲート電極領域２０５’内にドープされることがない。したがって、上記ゲート電極２０５（図１６（ｂ）、図２３（ｂ）参照）中の第２導電型の不純物と相殺されないので素子の駆動力が劣化するのを防止することができる。
【０１０２】
本実施の形態３では、ＣＭＯＳＦＥＴ（相補型ＭＯＳＦＥＴ）を形成するため、Ｎチャネル型素子のソース、ドレイン、ゲート電極へのドナー不純物注入の際に、Ｐチャネル型素子のゲート電極とＮ型導電型の浅いウェル領域と接続させるためのコンタクト領域へのドナー不純物注入を同時に行い、Ｐチャネル型素子のソース、ドレイン、ゲート電極へのアクセプタ不純物注入の際に、Ｎチャネル型素子のゲート電極とＰ型導電型の浅いウェル領域とを接続するためのコンタクト領域へのアクセプタ不純物注入を同時に行う工程を行う。このため、新たに工程を付加することなく、ゲート電極と浅いウェル領域を接続するためのイオン注入工程を行うことが可能である。
【０１０３】
上記多結晶シリコン膜からなるゲート電極領域２０５’の膜厚は２００から２５０ｎｍ、上記多結晶シリコン膜からなるサイドウォール２２０のゲート電極近傍の高さは２００から３００ｎｍで形成した。このため、イオン注入条件は、Ｎチャネルトランジスタに関しては、燐イオンを２０ＫｅＶから８０ＫｅＶ程度のエネルギーで２×１０１５から１×１０１６／ｃｍ２程度の注入量で行った。Ｐチャネルトランジスタに関しては、ボロンイオンを１０ＫｅＶから３０ＫｅＶ程度のエネルギーで２×１０１５から１×１０１６／ｃｍ２程度の注入量で行った。ここで、図示はしていないが、不純物注入時の汚染物（コンタミネーション）除去を目的に、不純物を注入する前に５〜３０ｎｍのスクリーン酸化膜を全面に形成しても良い。また、不純物注入のエネルギーは多結晶シリコン膜からなるサイドウォール２２０中のみに不純物が注入されるように設定されている。
【０１０４】
次に、図２３（ｂ）、（ｃ）に示すように、上記ゲート電極領域２０５’及びサイドウォール２２０に注入した不純物２６０を活性化させると共に、上記不純物２６０を浅いウエル領域２０３中に拡散させるために、熱処理を行う。これにより、積み上げ拡散層２１４１と、浅いウエル２０３中の拡散層である基板中拡散層２１４２とからなるソース、ドレイン領域２１４が形成される。このとき、高濃度拡散層領域２１３ａ、２１３ｂを形成するために浅いウエル領域２０３に注入した不純物２６１も、活性化すると共に、拡散する。上記熱処理の条件としては、８００℃から９５０℃程度の温度で１０分から６０分程度の熱処理、もしくは、９００℃から１１００℃程度の温度で１０秒から６０秒程度の急速熱処理を行い、注入した不純物を活性化すると共に、多結晶シリコン膜からなるサイドウォール２２０から浅いウエル領域２０３中まで固相拡散させて接合を形成する。このようにして、不純物イオンをチャネル領域よりも高く積み上げられた多結晶シリコン膜からなるサイドウォール２２０中に注入して、そのサイドウオール２２０から浅いウエル領域２０３へ不純物を固相拡散させ接合を形成する。つまり、不純物を直接浅いウエル領域２０３中へ注入しないので、結晶欠陥に起因する接合リーク電流が発生しなくて、接合リーク電流を低減することができる。ここで、熱処理条件の目安であるが、ソース、ドレイン領域２１４に形成した横方向の接合位置が、ゲート電極２０５（チャネル領域）に対して離間しない程度まで拡散させる必要がある。具体的には、上記シリコン酸化膜２０８とシリコン窒化膜２０９から構成されるゲート電極側壁絶縁膜２１０の幅以上は横方向に拡散させる必要がある。トランジスタの性能を向上させるためには、短チャネル効果を抑制するために接合深さを極力浅くし、かつ、高い駆動電流を得るためにゲート電極２０５に対してオフセットしないように、ソース、ドレイン領域２１４を形成する必要がある。例えば、ゲート電極側壁絶縁膜２１０の幅が２０ｎｍである場合において、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタの不純物拡散を一度の熱処理で行うとき、８００℃、６０分程度から８７５℃、１０分程度が最適であることを実験から見いだしている。このようにして、基板内拡散層２１４２及び不純物ドープされたゲート電極２０５が形成される。
【０１０５】
次に、図２３（ｂ）に示すように、ＣＶＤ法により５０〜１００ｎｍ程度の膜厚のシリコン酸化膜２７０を形成する。次に、前工程にてソース領域２１４（ソース電極）とドレイン領域２１４（ドレイン電極）とのショートを防止するために多結晶シリコン膜２２０が除去されたコンタクト領域２４０ａ、２４０ｂをシリコン酸化膜２７０により完全に覆う。
【０１０６】
具体的には、周知のリソグラフィー技術と加工技術を用いて、上記ゲート電極２０５の長手方向の両端２４１ａ、２４１ｂからＦ／３程内側のゲート電極２０５の長手方向とは垂直方向の面からゲート電極２０５の内側方向の領域のシリコン酸化膜２７０を除去する。そうすると、ソース電極とドレイン電極とのショートを防止するために多結晶シリコン膜２２０が除去されたコンタクト領域２４０ａ、２４０ｂが完全にシリコン酸化膜２７０で覆われる。上記ゲート電極端２４１ａ、２４１ｂから内側にアライメント精度であるＦ／３程の長さの領域の上に、シリコン酸化膜２７０が形成されるようにレイアウトされるため、上記ゲート電極２０５の長手方向にアライメントズレが発生しても、ソース電極とドレイン電極とのショートを防止するために多結晶シリコン膜２２０が除去されコンタクト領域２４０ａ、２４０ｂをシリコン酸化膜２７０により確実に覆うことができる。この工程はソース、ドレイン領域２１４と浅いウェル領域２０３とのショートを防止するために非常に重要な工程であるが、詳細な説明は実施の形態１にて図９（ａ）、（ｂ）を用いて説明しているので、ここでは省略する。
【０１０７】
次に、周知のサリサイド工程により、上記シリコン酸化膜２７０が除去されたゲート電極２０５の部分、及び、ソース、ドレイン領域２１４上に高融点金属膜としてチタンシリサイド膜２１５を選択的に形成する。本実施の形態３では、高融点金属膜としてチタン金属によるシリサイドを用いたが、これに限るものではなく、他の材料として、コバルト、ニッケル、白金等を用いても良い。また、タングステン、チタン、チタンナイトライド、タンタルなどの高融点金属膜、または、アルミ、銅や、これらの合金か、もしくはこれらの金属や合金にシリコンやパラジウムなどの不純物が添加されたものでもよい。
【０１０８】
次に、図２４（ａ）、（ｂ）、（ｃ）に示すように、周知の方法で層間絶縁膜２１６を形成した後、この層間絶縁膜２１６の所定の位置にコンタクト孔２１７を開口する。このとき、ゲート電極２０５へのコンタクト孔２１７は、そのゲート電極２０５の長手方向の両端の一部分とコンタクト領域２４０ａ、２４０ｂをまたぐように形成される。そうすることにより、後に形成される金属プラグ２１８（図２５ｂ参照）を介してゲート電極２０５と浅いウェル領域２０３とを確実に接続することができる。
【０１０９】
次に、図２５（ａ）、（ｂ）、（ｃ）に示すように、周知の方法によりコンタクト金属プラグ２１８及び上部メタル配線２１９を形成して、本実施の形態３の半導体装置を完成する。
【０１１０】
（実施の形態４）
図２６（ａ）、（ｂ）、（ｃ）により、本実施の形態４の半導体装置の構成を説明する。
【０１１１】
本実施の形態４の半導体装置は、実施の形態２の半導体装置のゲート電極と浅いウェル領域を電気的に接続させたものである。図２６（ａ）は、その平面レイアウトを示し、図２６（ｂ）は、図２６（ａ）におけるＢ−Ｂ’方向の断面を、図２６（ｃ）は、図２６（ａ）におけるＣ−Ｃ’方向の断面を夫々示している。なお、図２６（ａ）の平面レイアウト図は、ゲート電極２０５、ソース、ドレイン領域１７１やコンタクト領域２４０ａ、２４０ｂなどとコンタクト孔２１７との位置関係を明確にするために、上部メタル配線２１９と金属プラグ２１８は省略している。
【０１１２】
本実施の形態４の半導体装置は、本実施の形態３の半導体装置と比して、ソース、ドレイン領域１７１、積み上げ拡散層１７１１、基板内拡散層１７１２及びソース、ドレイン領域１７１へのコンタクト孔を設ける位置が異なるだけで、その他は全て同じ構造である。したがって、図２６（ａ）、（ｂ）、（ｃ）において、図１６（ａ）、（ｂ）、（ｃ）に示す実施の形態２の構成要素と同じ構成要素は、同じ参照番号を付して説明を省略する。ここでは、ソース、ドレイン領域１７１の構造及びその上に設けたコンタクト孔の位置関係についてのみ説明する。
【０１１３】
上記ソース、ドレイン領域１７１は、本実施の形態２の半導体装置と同様に、積み上げ拡散層１７１１と、基板内拡散層１７１２とからなる。上記積み上げ拡散層１７１１は、上記基板内拡散層１７１２のソース、ドレイン活性領域上及び素子分離領域２１２上にわたって形成されている。本実施の形態４の半導体装置では、上記積み上げ拡散層１７１１の厚さがゲート電極２０５近傍の領域１８０が他の領域よりも薄く、上記領域１８０の幅はその他の領域における積み上げ拡散層１７１１の厚みとほぼ同じである。このように、本実施の形態４の半導体装置は、本実施の形態３の半導体装置と比して、ゲート電極２０５に対する積み上げ拡散層１７１１の対向面積が小さい。したがって、上記ゲート電極２０５とソース、ドレイン領域１７１とに纏わる容量を低減することができる。
【０１１４】
本実施の形態４の半導体装置の製造方法は、本実施の形態３の半導体装置の製造方法とはソース、ドレイン領域１７１の積み上げ拡散層１７１１を形成する手順のみが異なるだけなので、詳しい説明は省略する。
【０１１５】
実施の形態３の半導体装置の作製手順に、実施の形態２において説明したソース、ドレイン領域１１７の積み上げ拡散層１１７１を形成する作製手順を組み合わせれば、実施の形態４の半導体装置は製造可能である。
【０１１６】
【発明の効果】
以上より明らかなように、この発明の半導体装置によれば、ゲート電極と素子分離領域との間の最短距離がＦ／３以下であるので、従来の半導体装置と比してソース、ドレイン領域の接合面積を小さくすることができ、したがって、ソース、ドレイン領域の接合容量を低減することができる。
【０１１７】
また、この発明の半導体装置の製造方法によれば、特に特殊な製造装置を用いることなく、第１の側壁絶縁膜及び第２の側壁絶縁膜の存在により、ゲート電極に対して素子分離領域を自己整合的に形成することができる。したがって、ソース領域、ドレイン領域の活性層面積を小さくすることができて、接合容量の小さい半導体装置を容易に形成することができる。また、多結晶シリコン膜の一部を除去した活性領域上に絶縁膜を形成しているので、ソース領域とドレイン領域とのショート、及び、ソース、ドレイン領域とウェル領域（半導体基板）とのショートを確実に防止できる。
【図面の簡単な説明】
【図１】図１（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を説明する図である。
【図２】図２（ａ）及び（ｂ）は本発明の実施の形態１の半導体装置と従来の半導体装置のソース、ドレイン領域の活性層幅を説明する図である。
【図３】図３（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を作製する手順を説明する図である。
【図４】図４（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を作製する手順を説明する図である。
【図５】図５（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を作製する手順を説明する図である。
【図６】図６（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を作製する手順を説明する図である。
【図７】図７（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を作製する手順を説明する図である。
【図８】図８（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態１の半導体装置を作製する手順を説明する図である。
【図９】図９（ａ）及び（ｂ）は本発明の実施の形態１の半導体装置を作製する手順におけるシリコン酸化膜の必要性を説明する図である。
【図１０】図１０（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作製する手順を説明する図である。
【図１１】図１１（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作製する手順を説明する図である。
【図１２】図１２（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作製する手順を説明する図である。
【図１３】図１３（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置を作製する手順を説明する図である。
【図１４】図１４（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態２の半導体装置及びその作製する手順を説明する図である。
【図１５】図１５（ａ）及び（ｂ）は本発明の実施の形態１及び実施の形態２の半導体装置にて直列トランジスタを形成した場合を説明する図である。
【図１６】図１６（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を説明する図である。
【図１７】図１７（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図１８】図１８（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図１９】図１９（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図２０】図２０（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図２１】図２１（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図２２】図２２（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図２３】図２３（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図２４】図２４（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図２５】図２５（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態３の半導体装置を作製する手順を説明する図である。
【図２６】図２６（ａ）、（ｂ）及び（ｃ）は本発明の実施の形態４の半導体装置を説明する図である。
【図２７】図２７（ａ）及び（ｂ）は従来の半導体装置を説明する図である。
【符号の説明】
１０１、２０１  シリコン半導体基板
１０２、２０４  ゲート絶縁膜
１０４、１０６、１０８、１０９、１１３、２０６、２０８、２１１、２１２、２７０  シリコン酸化膜
１０３’  不純物がドープされていないゲート電極領域
１０３、２０５  ゲート電極
１０５、１０７、２０７、２０９  シリコン窒化膜
１１０、１７０、２２０  多結晶シリコン膜
１１１、２６０  第２導電型の不純物
１１２、１７１、２１４  積み上げ拡散層
１１４、２１５  高融点金属シリサイド膜
１１５、２１６  層間絶縁膜
１１６、２１７  コンタクト孔
１１８、２１８  金属プラグ
１１９、２１９  上部メタル配線
１３０  チャネル領域
１５０、１６５、２５０、２５１  レジスト
１８０、２２５  積み上げ層の膜厚が薄い領域
２０２  第２導電型の深いウェル領域
２０３  第１導電型の浅いウェル領域
２１３ａ、２１３ｂ  第１導電型の高濃度拡散層領域
２４０ａ、２４０ｂ  コンタクト領域
２６１  第１導電型の不純物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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