(57)【要約】【課題】ウェハ間又はロット間において、ＳＴＩ段差のバラツキを低減する、半導体装置の製造方法を提供する。【解決手段】ＳＴＩ形成工程において、絶縁膜６を堆積した後、ストッパ膜が露出するまで研磨を行う。次に、ストッパ膜の膜厚測定を行い、膜厚測定結果から、ウェハ毎、若しくはロット毎のストッパ膜の膜厚平均値を算出する。その後、事前に作成しておいた、窒化膜厚の平均値と絶縁膜エッチング時間の対応表１５に基づき、ストッパ膜の膜厚に応じて絶縁膜６のウェットエッチング時間を選択する。その結果、ウェハ間又はロット間において、ＳＴＩ段差１２のバラツキが減少し、併せてＳＴＩ段差１２の発生を抑制出来るため、歩留まり及び信頼性の高い半導体装置を提供することが出来る。【選択図】　図３
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【特許請求の範囲】
【請求項１】
トランジスタ形成予定領域が疎密、若しくは幅広または幅狭である場合において、
前記トランジスタ形成領域上にストッパ膜を形成する工程と、
前記トランジスタ形成予定領域の間に溝を形成する工程と、
前記トランジスタ形成領域上に絶縁膜を堆積し、前記溝中に絶縁膜を埋め込む工程と、
前記ストッパ膜が露出するまで、前記絶縁膜を研磨する工程と、
前記溝中に埋め込まれた前記絶縁膜の上部をエッチングにより除去する工程と、を備えた半導体装置の製造方法において、
前記研磨工程後の前記ストッパ膜の膜厚を測定する工程と、
前記測定したストッパ膜の膜厚により、前記溝中の絶縁膜上部のエッチング量を決定する工程と、を備えた半導体装置の製造方法。
【請求項２】
前記溝中の絶縁膜上部のエッチング量は、ロット毎にエッチング量を決定する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記溝中の絶縁膜上部のエッチング量は、ウェハ毎にエッチング量を決定する、請求項１記載の半導体装置の製造方法。
【請求項４】
上記トランジスタ形成予定領域に、ゲート電極と、
前記半導体基板内に不純物を導入して形成された部分を有するウェハと、
前記ゲート電極の両側に前記半導体基板内に、不純物を導入して形成されたソース・ドレイン領域と、を有することを特徴とする、請求項１記載の半導体装置の製造方法。
【請求項５】
装置本体内に、ウェハ研磨部と、研磨後のスラリー除去部と、膜厚測定部と、ストッパ膜厚及び絶縁膜のエッチング量の計算部と、絶縁膜をエッチングするエッチング部とを備え、
前記ストッパ膜厚測定部では、前記半導体基板上に形成されたトランジスタ形成領域上のストッパ膜厚を測定し、
前記計算部では、前記膜厚の測定結果に基づいて、前記絶縁膜のエッチング量を算出し、
前記エッチング部では、前記エッチング量に従い前記絶縁膜をエッチングすることを特徴とする、半導体装置の製造装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、超ＬＳＩの製造においてトランジスタ同士を電気的に絶縁する溝分離を備えた、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
素子分離技術として溝分離技術（以下、ＳＴＩと呼ぶ）が広く実用化されている。例えば、Ｂ．Ｄａｖａｒｉ　ｅｔ　ａｌ．，ＩＥＤＭ　Ｔｅｃｈ．Ｄｉｇｅｓｔ，９２，（１９９８）などが挙げられる。
【０００３】
このＳＴＩ形成過程には、ＣＭＰ工程によって余分に堆積した膜を除去し、膜表面を平坦化する工程が含まれる。このＣＭＰ工程が不安定であるために、従来方法では、凹部に埋め込んだ絶縁膜を研磨し、ストッパ膜が露出した時点で研磨の終点を検知する、エンドポイント機能を備えた研磨装置を用いていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、近年のトランジスタの微細化に伴い、エンドポイント機能を備えた研磨装置で研磨した場合であっても、ウェハ間又はロット間でのストッパ膜厚のバラツキが発生する場合がある。
【０００５】
ウェハ上には、トランジスタ形成領域が疎密な領域、又はトランジスタ形成領域が幅広若しくは幅狭の領域が存在する。
【０００６】
具体的には、以下のようにＳＴＩ間で段差が発生する。
【０００７】
まず、図６（ａ）に示すように、ＳＴＩを有する半導体基板１上に、トランジスタ形成領域表面にあるシリコン酸化膜２、及び溝４表面にシリコン酸化膜５が堆積されており、シリコン酸化膜２の上にはシリコン窒化膜３が堆積され、ＳＴＩを完全に埋め込むように絶縁膜６が半導体基板上全体に堆積されている。
【０００８】
ここで、トランジスタ形成領域の幅が、狭いか広いかによって、上に堆積される絶縁膜６の膜厚が大きく異なってくる。例えば、トランジスタ形成領域の幅が狭い場合は、上に堆積される絶縁膜６の厚さは薄く、トランジスタ形成領域の幅が広い場合は、上に堆積される絶縁膜６の厚さは厚くなっている。
【０００９】
この状態で研磨を行うと、図６（ｂ）に示すように、先に絶縁膜が薄く堆積されたところからストッパ膜が露出し、厚く絶縁膜が堆積されたトランジスタ形成領域におけるストッパ膜３との間で、膜厚にバラツキが発生する。
【００１０】
その結果、図６（ｃ）に示すように、ストッパ膜３を除去すると、絶縁膜の埋め込まれたＳＴＩの最上面と半導体基板１上のシリコン酸化膜２の最上面の高さが異なる、ＳＴＩ段差１２が発生する。
【００１１】
ここで、このＳＴＩ段差１２の高さについて、ウェハ間、又はロット間でバラツキが発生する。それは、絶縁膜６を除去する際に、たとえ均一な条件設定で研磨を行ったとしても、膜表面の平坦度はウェハ間又はロット間において、必ずしも均一ではないためである。特に、トランジスタ形成領域の疎密の程度や幅広、若しくは幅狭である領域の程度が異なっているウェハでは、絶縁膜６研磨後に発生するストッパ膜厚のバラツキは、ウェハ間又はロット間で異なり、ウェハ間又はロット間においてＳＴＩ段差１２のバラツキが発生する。
【００１２】
よって本発明の目的は、ウェハ間又はロット間において、ストッパ膜厚のバラツキが発生した場合であっても、ウェハ間又はロット間でのＳＴＩ段差のバラツキを抑制することが出来る、半導体装置の製造方法及び製造装置を提供することである。
【００１３】
【課題を解決するための手段】
課題を解決するために本発明では、トランジスタ形成予定領域が疎密、若しくは幅広または幅狭である場合において、トランジスタ形成領域上にストッパ膜を形成する工程と、トランジスタ形成予定領域の間に溝を形成する工程と、トランジスタ形成領域上に絶縁膜を堆積し、溝中に絶縁膜を埋め込む工程と、ストッパ膜が露出するまで、絶縁膜を研磨する工程と、溝中に埋め込まれた絶縁膜の上部をエッチングにより除去する工程と、を備えた半導体装置の製造方法において、研磨工程後のストッパ膜の膜厚を測定する工程と、測定したストッパ膜の膜厚により溝中の絶縁膜上部のエッチング量を決定する工程と、を備えた半導体装置の製造方法とする。
【００１４】
その結果、ウェハ間若しくはロット間においてＳｉＮの膜厚を測定してエッチング量を変えるため、ウェハ間又はロット間において発生するＳＴＩ段差のバラツキを抑えることが出来、ストッパ膜若しくは絶縁膜の膜厚にバラツキが発生した場合であっても、歩留まり及び信頼性の高い半導体装置の製造方法及び製造装置を提供することが出来る。
【００１５】
【発明の実施の形態】
本発明の実施形態について、図面を参照しながら説明する。
【００１６】
（実施形態１）
実施形態１は、ＣＭＰ工程後のウェットエッチング量の決定方法に特徴がある。まず、図面を参照しながら、ＳＴＩを備えたトランジスタ形成方法について説明する。
【００１７】
図１（ａ）に示すように、半導体基板（シリコン基板）１上に第１シリコン酸化膜２、シリコン窒化膜３を順次堆積した後、レジスト１４を用いたリソグラフィー法により、トランジスタ形成領域１６上でレジストのパターニングを行う。
【００１８】
次に、図１（ｂ）に示すように、ドライエッチングによりストッパ膜３となるシリコン窒化膜をエッチングし、続いてストッパ膜３をマスクとしてドライエッチングによりシリコン基板１をエッチングして、後の工程においてＳＴＩとなる溝４を形成する。
【００１９】
その後、図１（ｃ）に示すように、溝４の表面に第２のシリコン酸化膜５を形成した後、溝４が完全に埋め込まれるように、絶縁膜６を溝４に堆積する。ここで、絶縁膜６としては、ＣＶＤ法を用いて堆積することが出来るＮＳＧ膜、ＴＥＯＳ膜、のようなシリコン酸化膜等が用いられる。
【００２０】
続いて、図２（ａ）に示すように、絶縁膜６をアニール処理した後、先に溝４に埋め込んだ絶縁膜６を、化学的機械研磨（以下ＣＭＰ）法によりストッパ膜３が露出するまで研磨する。
【００２１】
次に、図２（ｂ）に示すように、絶縁膜６の高さを抑えるために、例えばウェットエッチングにより絶縁膜６の上表面を除去する。このエッチング量を決定する工程に、本発明の特徴があり、その工程については後ほど詳述する。
【００２２】
その後、図２（ｃ）に示すように、ストッパ膜３をリン酸等により選択的に除去することにより、ＳＴＩ段差１２の発生を抑えたＳＴＩを形成する。
【００２３】
最後に、図２（ｄ）に示すように、ゲート電極７及びサイドウォール８、ソース９、ドレイン１０を順次形成することにより、トランジスタを完成する。
【００２４】
次に本実施形態の特徴である、絶縁膜６のエッチング量の決定方法について、図面を参照しながら説明する。
【００２５】
まず、図３（ａ１）は図２（ａ）と等しく、ＣＭＰ工程において絶縁膜６の大きな段差を除去し、ストッパ膜３の上面が露出した様子を示している。この段差は、トランジスタ形成領域が粗密に配置されている場合や、トランジスタ形成領域の幅広い領域と、素子分離幅の狭い領域とが混在した場合により大きく形成される。
【００２６】
次に、図３（ａ２）に示すように、事前に同一レイアウトのウェハにおける特定の２５ポイントについて、ストッパ膜３の膜厚ｄを測定し、その測定結果から求められる膜厚平均値ｄａと、溝４中の絶縁膜６上部のエッチング時間ｔを対比させた、対応表１５を作成する。
【００２７】
この対応表１５から、シリコン窒化膜３の膜厚がｄ（ｎｍ）であった場合に、絶縁膜６をｔ（ｓ）ウェットエッチングすると、ＳＴＩ段差１２があまり大きくならない範囲で絶縁膜６の高さを調節することが出来る。
【００２８】
具体的には、先で述べたトランジスタ形成方法に従い、対応表１５作成用のテストパターンを用いて、以下のようにして対応表１５を作成する。
【００２９】
まず、ウェハ上のストッパ膜３であるＳｉＮ膜表面が全て露出するところまで、絶縁膜６であるＮＳＧ膜を研磨する。
【００３０】
次に、この段階における粗密部分のストッパ膜３の膜厚ｄを測定する。例えば、１ウェハ内２５ポイントにおけるストッパ膜３の膜厚ｄを測定し、その平均値ｄａ（ｎｍ）を求める。
【００３１】
その後、先で求めたストッパ膜３の膜厚平均値ｄａ（ｎｍ）に基づいて、ＳＴＩ段差１２があまり大きくならない範囲でウェットエッチングを終了させる。そのためには、絶縁膜６をどれぐらい除去すればよいか、つまり除去したい膜厚を事前に決定しておく必要がある。具体的には、図３（ａ１）に示すように、ストッパ膜３の膜厚ｄａ（ｎｍ）分絶縁膜６をウェットエッチングすれば、基板１表面と、絶縁膜６が埋め込まれたＳＴＩ表面の間で高さに大きなズレは発生せず、ＳＴＩ段差１２があまり大きくならない範囲でウェットエッチングを終了させることが出来る。
【００３２】
よって、このストッパ膜３の膜厚平均値ｄａ（ｎｍ）に基づき、絶縁膜６のウェットエッチングの終点を決め、そこまで絶縁膜６をウェットエッチングするにはどの程度の時間ｔ（ｓ）が必要か、各ストッパ膜３の膜厚に応じて決定する。その結果、ストッパ膜３の膜厚平均値ｄａ（ｎｍ）と絶縁膜６のウェットエッチング時間ｔ（ｓ）についてまとめると、対応表１５が完成する。
【００３３】
その後、図３（ｂ）のステップにおいて、ウェハ間での膜厚のバラツキを調べるために、ＣＭＰ工程後のウェハ１において、ストッパ膜３の膜厚測定を膜厚測定器によりウェハ面内の複数箇所で行う。ここで、ウェハ間のバラツキを制御するために、各ウェハ全てについて測定を行い、ウェハ毎にエッチング量を決定する必要がある。
【００３４】
続いて、図３（ｃ）のステップにおいて、その膜厚測定結果からウェハ面内のストッパ膜３の膜厚平均値ｄａ（ｎｍ）を算出する。具体的には、「ウェハ毎」のバラツキを抑えたいので、各ウェハ面内の測定値の平均を求める。
【００３５】
次に、図３（ｄ）のステップにおいて、「ウェハ毎」に対応表１５とストッパ膜３の膜厚平均値ｄａ（ｎｍ）の比較をすることにより、次工程で絶縁膜６の上部をエッチングする時間ｔ（ｓ）を決定する。
【００３６】
例えば、図３（ａ２）の対応表１５より、ストッパ膜３の膜厚平均値が５５ｎｍであるならば、絶縁膜６のエッチング時間は６０ｓ、ストッパ膜３の膜厚平均値が６０ｎｍであるならば、絶縁膜６のエッチング時間は７０ｓ、というように設定する。
【００３７】
その後、図３（ｅ）のステップにおいて、ウェットエッチング装置１７を用いて、図３（ｄ）のステップで決めたエッチング時間ｔ（ｓ）により絶縁膜６上表面のエッチングを行う。その結果、ＳＴＩ段差１２を所望の高さに調整出来、ウェハ間でのＳＴＩ段差１２のバラツキが、ほとんど発生しない構造を形成することが出来る。
【００３８】
なお、同様の方法を用いて、「ロット間」におけるＳＴＩ段差のバラツキも抑えることが出来る。
【００３９】
この場合は、図３（ｂ）の膜厚測定を行う際に、１ロット中の複数枚についてウェハ面内の複数箇所でストッパ膜３の膜厚測定を行う。例えば、１ロット２５枚中の５枚を抜き出して、これら５枚に対して、１ウェハについて２５ポイントを測定する。その後、このウェハ５枚に関する測定結果の平均値から、１ロットのウェットエッチング量を決定する。ここで、その同じロットについては、全てのウェハに対してそのウェットエッチング量でウェットエッチングを行う。
【００４０】
その後、図３（ｃ）において、各測定の膜厚平均値ｄａ（ｎｍ）を「１ロット毎」に算出し、対応表１５を用いて絶縁膜６のウェットエッチング時間ｔを決定する。
【００４１】
その結果、「ロット毎」のストッパ膜厚平均値ｄａに基づいてウェットエッチング時間ｔを決定するため、ロット間におけるＳＴＩ段差１２のバラツキを抑えることが出来る。
【００４２】
以上のように本実施形態において、ウェハ間又はロット間での、トランジスタ形成領域の疎密の程度や幅広若しくは幅狭である領域の程度により変化するストッパ膜３の膜厚ｄを測定し、絶縁膜６のウェットエッチング量の最適化を行うことにより、ウェハ間又はロット間におけるＳＴＩ段差１２の高さのバラツキを最小限に抑えることが出来る。
【００４３】
ここで、本発明は、ストッパ膜の測定値に基づいてエッチング量を決定する点に特徴があり、ＳＴＩ底部の高さが、ウェハ間、若しくはロット間においてばらつく場合に、特に効果的である。
【００４４】
具体的には、図４（ａ）に示すように、ＳＴＩ底部のバラツキの平均値が２０ｎｍであるウェハ１とウェハ２がある場合に、ウェハ１では、ＳＴＩ−ＣＭＰ工程後のストッパ膜（ＳｉＮ膜）平均値は６５ｎｍ、ＳＴＩ溝に埋め込まれた絶縁膜の厚さは３８５ｎｍ、ウェハ２では、ＳＴＩ−ＣＭＰ工程後のストッパ膜（ＳｉＮ膜）平均値は８５ｎｍ、ＳＴＩ溝に埋め込まれた絶縁膜の厚さは３８５ｎｍとする。ここで、ＳＴＩ底部の段差（例えば、２０ｎｍ）がストッパ膜の膜厚に影響し、ＳＴＩ底部に段差があるウェハ２のストッパ膜厚はＳＴＩ底部の段差分厚くなり（８５ｎｍ）、ウェハ２のストッパ膜厚は、ウェハ１のストッパ膜厚（６５ｎｍ）より大きくなる。
【００４５】
よって、本発明の方法に従って、ストッパ膜の膜厚を測定すると、ストッパ膜であるＳＩＮ膜の膜厚を測定してエッチング量を決定するため、図４（ｂ）に示すように、ストッパ膜厚に現れるＳＴＩ底部の段差（２０ｎｍ）の分も膜厚調整することが出来、よりウェハ間、若しくはロット間においてＳＴＩ段差のバラツキを抑えることが出来る。
【００４６】
一方、ＳＴＩに埋め込まれた絶縁膜の膜厚には、ＳＴＩ底部の段差が反映されない。よって、ＳＴＩ底部がばらついている場合でも、ウェハ１の絶縁膜の膜厚、例えば３８５ｎｍ、ウェハ２の絶縁膜の膜厚、例えば３８５ｎｍとほぼ等しくなる場合がある。その結果、図４（ｃ）に示すように、ＳＴＩ底部がばらついていたとしても、絶縁膜の膜厚を測定してエッチング量を決めると、ウェハ１とウェハ２でのエッチング量は等しくなり、ウェハ間のバラツキは解消されない。
【００４７】
以上より、本実施形態によると図４（ｂ）に示すように、ＳＴＩ底部がばらついている場合であっても、ＳＴＩ底部のバラツキが反映されるストッパ膜厚を測定して絶縁膜のエッチング量を決定することにより、より正確にＳＴＩ段差のバラツキを抑制することが出来る。
【００４８】
尚、本実施形態ではストッパ膜３としてＳｉＮ膜を用いたが、溝部４に埋め込まれた絶縁膜６に対して研磨レートが低い膜であり、かつストッパ膜を除去する際、溝部４に埋め込まれた絶縁膜６に対して十分にエッチングレートが早い膜であれば、ＳｉＮ膜以外の膜でも良い。
【００４９】
（実施形態２）
本実施形態では、本発明の半導体製造装置１００の具体的な構成例を、図５を参照しながら説明する。
【００５０】
半導体製造装置１００は、研磨装置１０１が設置されている研磨ブロックＡと、研磨後にウェハ表面及び裏面のスラリーを除去する洗浄ブロックＢと、研磨装置１０１で研磨されたウェハ上のストッパ膜の膜厚を測定する測定ブロックＣと、膜厚測定結果を記憶し、溝４中の絶縁膜６のエッチング量を決定する演算ブロックＤと、前記決定時間で絶縁膜６のエッチングを行うエッチングブロックＥと、研磨する必要があるウェハを保管する保管ブロックＦとから構成されている。またそれぞれのブロックは、ウェハ搬送に必要な穴部を除いて、透明プラスチック製の壁１０２で仕切られている。
【００５１】
測定ブロックＣには、研磨装置１０１で研磨されたウェハ上のストッパ膜の膜厚を測定する光学膜厚測定器１０３が設置されている。なお、光学膜厚測定器１０３は、研磨中の振動による影響を防ぐために防振処理が施されている。
【００５２】
演算ブロックＤには、エッチングブロックＥに設置されたエッチング装置１０４を制御するコンピュータ１０５が設置されており、コンピュータ内のメモリには事前に膜厚測定結果と絶縁膜のエッチング時間の相関をつけたデータ１５を記憶させておく。
【００５３】
保管ブロックＦには、研磨する必要があるウェハを多数保管しておくウェハカセット１０６が設置されている。
【００５４】
以下から、本実施形態の半導体製造装置１００の動作について説明する。
【００５５】
まず、ウェハカセット１０６から取り出されたウェハは、キャリアヘッド１０７に保持され、研磨パッド１０８上へ移動する。
【００５６】
その後、研磨装置１０１においてウェハの研磨が行われる。ここで図１（ｃ）に示すように、ウェハは溝４に絶縁膜６が埋め込まれた状態にあり、これに対して研磨が行われる。このウェハの研磨終了後、ウェハは洗浄ブロックＢに搬送され、表面及び裏面のスラリーが除去される。ここでは、ウェハは図２（ａ）に示したような状態にある。
【００５７】
続いて、ウェハは測定ブロックＣに搬送され、光学膜厚測定器１０３によって所定領域のストッパ膜３の膜厚を測定する。この測定結果は、演算ブロックＤに設置されたコンピュータ１０５内のメモリに記憶され、コンピュータ１０５内のプロセッサによって瞬時に絶縁膜６のエッチング時間ｔが決定される。
【００５８】
次に、ウェハはエッチングブロックＥに搬送され、設置されているエッチング装置１０４によって、先に決定した時間だけ絶縁膜６のエッチング処理を行う。その結果、図２（ｃ）に示すような、ＳＴＩ段差のバラツキがほとんどない、半導体装置が形成される。
【００５９】
最後に、ウェハは先に取り出されたウェハカセット１０６の同じ個所に戻り、処理が終了する。
【００６０】
なお、測定ブロックＣに設置された光学膜厚測定器１０３は、パターン付きのウェハを測定することが多いため、アライメント機能を備えていることが好ましい。
【００６１】
また本実施形態では、研磨後にウェハ表面及び裏面のスラリーを除去する洗浄ブロックＢと、絶縁膜のエッチングを行うエッチングブロックＥを分けて設置したが、同一の装置でスラリー除去と絶縁膜のエッチングを行うことができれば、これらを共通化し１つのブロックとする方が好ましい。
【００６２】
以上本発明によると、ＳＴＩ段差のバラツキを調整する工程とＳＴＩを形成する一連の処理を１つの装置内で行うことが出来、ＴＡＴが短縮され、かつ生産性を向上させることが出来る。
【００６３】
【発明の効果】
本発明によると、ストッパ膜の膜厚を測定することによりウェットエッチング条件を調整し、ウェハ間又はロット間におけるＳＴＩ段差のバラツキだけでなく、ＳＴＩ段差の発生も最小限に抑えることが出来る。その結果、ゲート酸化膜の耐圧性は低下せず、またはトランジスタにおける特性不良の発生も低減されるため、歩留まり及び信頼性の高い半導体装置を製造することが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態１の工程断面図
【図２】同実施形態１の工程断面図
【図３】同実施形態１の工程を示す図
【図４】同実施形態１の効果を説明する図
【図５】本発明の実施形態２の半導体装置を示す図
【図６】従来方法の問題点を示す断面図
【符号の説明】
１　シリコン基板
２　第１シリコン酸化膜
３　シリコン窒化膜
４　溝部
５　第２シリコン酸化膜
６　絶縁膜
７　ゲート電極
８　サイドウォール
９　ソース領域
１０　ドレイン領域
１１　レジスト膜厚差
１２　ＳＴＩ段差
１３　　ゲート酸化膜
１４　　レジスト
１５　ストッパ膜の膜厚平均値とウェットエッチ時間の対応表
１６　トランジスタ形成領域
１００　本発明の半導体製造装置
１０１　研磨装置
１０２　壁
１０３　光学膜厚測定器
１０４　エッチング装置
１０５　コンピュータ
１０６　ウェハカセット
１０７　キャリアヘッド
１０８　研磨パッド
【図１】
2004071862.tif 000003
【図２】
2004071862.tif 000004
【図３】
2004071862.tif 000005
【図４】
2004071862.tif 000006
【図５】
2004071862.tif 000007
【図６】
2004071862.tif 000008