(57)【要約】【課題】共振周波数を選択的に設定することができ、大きなインピーダンスが得られる積層インダクタを提供すること【解決手段】絶縁膜１と導体パターン２を適宜な順に積層し、当該内部に導体パターン２が螺旋状に繋がったコイル２０を内蔵するチップ本体３を形成する。コイル２０の軸線に沿う対向２面に外部電極４，４を形成して縦巻き型の積層インダクタ１０にする。実装は横に倒してコイル軸が基板に対して平行になる姿勢でもよい。チップ本体３の内部に、外部電極４に接続する電極導体５を設ける。電極導体５は略長方形状に形成し、コイル層の外側の層に配置してコイルパターン形状の全域に重畳する設定にする。電極導体５の接続は近辺の導体パターン２の接続側とは逆側の外部電極４に接続する。このため、コイル２０との間に静電容量を生じ、当該素子は容量性負荷が並列に接続した共振回路と等価になる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
セラミック等の絶縁膜と導体パターンを適宜な順に積層することで当該内部に前記導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を備え、当該チップ本体の対向２面に、前記コイルの端部とそれぞれ接続する外部電極を設けた積層インダクタにおいて、
前記チップ本体内に、前記外部電極に接続する電極導体を設け、当該電極導体の接続は近辺の導体パターンの接続側とは逆側の外部電極に接続することを特徴とする積層インダク夕。
【請求項２】
前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、
前記コイルをなすパターン形状の全域あるいは内側空域を部分的に覆う領域に重畳することを特徴とする請求項１に記載の積層インダクタ。
【請求項３】
前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、
前記コイルをなすパターン形状に重畳することを特徴とする請求項１に記載の積層インダクタ。
【請求項４】
前記電極導体は、前記コイルの巻き端の付近に配置することを特徴とする請求項１に記載の積層インダクタ。
【請求項５】
前記電極導体は、前記コイルをなすパターン層の内側の層間に配置することを特徴とする請求項１に記載の積層インダクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、積層インダクタに関するもので、より具体的には、チップ本体内に導体パターンが螺旋状に繋がったコイルを内蔵する積層インダクタの導体パターンの改良に関する。
【０００２】
【発明の背景】
周知のように、チップ部品と呼ばれる電子部品は、面実装に使用するためリード端子を設けることなく小片形状に小型化しており、その一つにインダクタンス素子である積層インダクタがある。
【０００３】
積層インダクタは、絶縁膜と導体パターンを適宜な順に積層することで当該内部に導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を形成し、さらにそのチップ本体の対向２面に、内蔵コイルの両端とそれぞれ接続する外部電極を設けた構成になっている。
【０００４】
絶縁膜には例えばセラミック材料を用い、チップ本体は積層を完了した後に所定温度で焼き固める。外部電極は、例えばディッピングにより形成する。つまり銀等の導体ペーストの中にチップ本体の該当部分を浸けることで形成し、これにより外部電極は電極面に隣接する４面にも導電膜が所定に覆い被さる状態に成膜され、隣接４面に回り込む周縁部を有する形態となる。これにより、隣接４面の何れの面が下でも面実装することができ、チップ本体が横倒しになって取り付け面が変わっても基板に取り付けができるので、自動化実装において部品を挿入するフィード工程を簡略化できる。
【０００５】
チップ本体（積層体）を形成する方法には、絶縁シートに導体パターンを形成して積み重ねていくシート積層法や、絶縁ペーストと導電ペーストとを交互に塗り重ねていく印刷積層法などがあり、何れにしても積層体の内部に、螺旋状に繋がったコイルパターン及びそれの引き出しパターンを形成することになる。
【０００６】
また、外部電極はチップ本体の対向２面に設けるので、内蔵コイルとの関係に方向性を有する。すなわち、その内蔵コイルの軸線に沿う対向２面に形成する縦巻き型と、コイル軸に対立する対向２面に形成する横巻き型があり、縦巻き型では実装時にコイル軸が基板に対して縦に向き、横巻き型はコイル軸が横に向くことになる。なお、縦巻き型ではチップ本体を横倒しにするとコイル軸も倒れて横に向くので、磁場の向きに関して基板上で制限がある実装には注意を要する。
【０００７】
ところで、そうした積層インダクタにおいて、共振周波数を適宜に変更したいという要求がある。つまり、適用する回路の動作条件等から当該インダクタンス素子において共振周波数を選択的に設定したい。しかし、この共振周波数は物理的に素子を形成することで固有値を取ることから対策が求められていた。
【０００８】
また、積層インダクタはインダクタンス素子ではあるが、適用する回路の動作条件等から当該素子において大きなインピーダンスＺを発現させたいという要求がある。ここで、インピーダンスＺを大きく得るにはインダクタンスＬを大きくする方法があるが、インダクタンスＬを上げるため巻数を多くすることは、小型化要求があるチップ部品では製作が難しい。
【０００９】
本発明は、上記した背景に鑑みてなされたもので、その目的とするところは、上記した問題を解決し、共振周波数を選択的に設定することができ、大きなインピーダンスが得られる積層インダクタを提供することにある。
【００１０】
【課題を解決するための手段】
上記した目的を達成するために、本発明に係る積層インダクタでは、セラミック等の絶縁膜と導体パターンを適宜な順に積層することで当該内部に前記導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を備え、当該チップ本体の対向２面に、前記コイルの端部とそれぞれ接続する外部電極を設ける積層インダクタを前提とする。そして、前記チップ本体内に、前記外部電極に接続する電極導体を設け、当該電極導体の接続は近辺の導体パターンの接続側とは逆側の外部電極に接続するようにした。
【００１１】
また、前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、前記コイルをなすパターン形状の全域あるいは内側空域を部分的に覆う領域に重畳するように構成することもできる。
【００１２】
さらには、前記電極導体は、前記コイルをなすパターン層の外側の層に配置し、前記コイルをなすパターン形状に重畳するようにしたり、前記コイルの巻き端の付近に配置したり、前記コイルをなすパターン層の内側の層間に配置したりすることもできる。
【００１３】
したがって本発明では、チップ本体内に、外部電極に接続する電極導体を設けて、これを近辺の導体パターンの接続側とは逆側の外部電極に接続するので、コイルとの間に静電容量を生じ、これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスＬ，キャパシタンスＣの並列共振回路と等価となり、電極導体の面積を適宜に設定することで静電容量の値を調整できる。
【００１４】
また、別の解決手段としては、セラミック等の絶縁膜と導体パターンを適宜な順に積層することで当該内部に前記導体パターンが螺旋状に繋がったコイルを内蔵する矩形状のチップ本体を備えて、当該チップ本体には前記コイルの軸線に沿う対向２面に、前記コイルの端部とそれぞれ接続する外部電極を設ける積層インダクタにおいて、前記コイルの軸線に対立する対向２面に、方向表示のための方向性マーカを設けるように構成できる。
【００１５】
そして、上記した別の解決手段を前提として、前記コイルをなすパターン層の外側の層に、シールドのための導体膜をそれぞれ設け、当該導体膜は、前記コイルをなすパターン形状の全域あるいは少なくとも内側空域を覆う領域に重畳する。また、前記導体膜は前記チップ本体の表層近くに配置することもできる。係る構成にすると、コイルの両端を電極導体で覆うことになるので、コイルの磁束をシールドできる。
【００１６】
【発明の実施の形態】
図１は、本発明の第１の実施の形態を示している。本実施の形態において、積層インダクタ１０は、略矩形状に形成したチップ本体３にコイル２０を内蔵するとともに、そのチップ本体３の対向２面に、内蔵コイル２０の端部とそれぞれ接続する外部電極４，４を設けた構成であり、外部電極４，４，は内蔵コイル２０の軸線に沿う対向２面に形成し、いわゆる縦巻き型を採る。なお、本実施の形態では、実装は横に９０度回転させてコイル軸が基板に対して平行になる状態を想定しており、図１にはコイル軸を横に倒した姿勢を示す。
【００１７】
チップ本体３は、セラミック等の絶縁膜１と導体パターン２を適宜な順に積層し、これにより当該内部に導体パターン２が螺旋状に繋がったコイル２０を形成し、積層を完了した後に所定温度で焼き固める。
【００１８】
外部電極４，４はディッピングにより形成する。つまり銀等の導電ペーストの中にチップ本体３の該当部分を浸けることにより、外部電極４，４は、本来の電極面に隣接する４面にも導電膜が所定長さ分だけ覆い被さる状態に成膜し、隣接４面に回り込む周縁部４０を有する形態となる。
【００１９】
コイル２０をなす導体パターン２は、最初と最後の層ではコイルパターンの端部から引き出し導体６を該当側の縁に延長して形成し、この引き出し導体６を介して外部電極４に対する電気的な接続を行う構成を採っている。
【００２０】
そして、本発明では、チップ本体３の内部に、外部電極４に接続する電極導体５を設け、コイル２０との間に静電容量を生じさせる構成にしている。つまり、電極導体５は略長方形状に形成し、コイル２０をなすパターン層の外側の層に配置し、図２（ｂ）に示すように、コイル２０をなすパターン形状の全域に電極導体５が重畳する設定にする。電極導体５の接続は、図２（ａ）に示すように、近辺の導体パターン２の外部導体４への接続側とは逆側の外部電極４に接続するようにしている。
【００２１】
このように、チップ本体３内に、外部電極４に接続する電極導体５を設けるとともに、これを近辺の導体パターン２の接続側とは逆側の外部電極４に接続するので、コイル２０との間に静電容量を生じる。これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスＬ，キャパシタンスＣの並列共振回路と等価となり、電極導体５の面積を適宜に設定することで静電容量の値を調整でき、共振周波数を選択的に設定できて適宜に下げられる。この場合、コイル２０の巻き数が少なくても、そのインダクタンスＬに対してキャパシタンスＣを意図的に付加した並列共振なので従来よりも大きなインピーダンスを得ることができる。
【００２２】
また、コイル２０の両端を電極導体５，５で覆うことになるので、コイル２０の磁束をシールドでき、基板上で他の部品と干渉することを防止できるという副次的効果も奏する。
【００２３】
（測定結果）
本発明の効果を確認するため第１の実施の形態について周波数特性を測定した。このとき、比較例として電極導体５を設けない構成のものを用意し、同一条件でＱ（Ｑｕａｌｉｔｙ　ｆａｃｔｏｒ）を測定した。図３に示すグラフはＱ−周波数特性であり、比較例の測定値は想像線ｐで示し、第１の実施の形態の測定値は実線ｒで示す。また、コイルの巻数は５ターンで製作してあり、インダクタンス値が１０ｍＨになった。
【００２４】
その結果、共振周波数は比較例が３７００ＭＨｚとなり第１の実施の形態では２０００ＭＨｚになった。そして、この２０００ＭＨｚの共振周波数特性は通常構成の２２ｎＨのものと同等であることを確認できた。
【００２５】
したがって、静電容量の値を調整でき、共振周波数を適宜に下げ得ることは明らかであり、インダクタンスＬにキャパシタンスＣを付加した並列共振による大きなインピーダンスが得られる。
【００２６】
電極導体５の構成は、上記した第１の実施の形態に限ることはなく、例えば図４〜図７の各図に示すようにも構成できる。すなわち、図４（ａ），（ｂ）は本発明の第２の実施の形態を示している。この第２の実施の形態では、電極導体５はコイル２０をなすパターン層の外側の層に配置し、コイル２０をなすパターン形状の内側空域を部分的に覆う領域に重畳する構成を採る。このように、電極導体５がコイル２０の内側空域を部分的に覆うので、覆う領域を調整することにより磁束のシールドを適宜に行える。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【００２７】
図５（ａ），（ｂ）は本発明の第３の実施の形態を示している。この第３の実施の形態では、電極導体５はコイル２０をなすパターン層の外側の層に配置し、さらにコイル２０をなすパターン形状に重畳する構成を採る。この場合、電極導体５がコイルパターン形状に沿うので、コイル２０の内側空域には覆いがないので、磁束をシールドしない状態で静電容量の成分を付加できる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【００２８】
図６（ａ），（ｂ）は本発明の第４の実施の形態を示している。この第４の実施の形態では、電極導体５はコイル２０の巻き端の付近に配置する構成を採る。ここでは電極導体５はコイル２０に対して重ならない設定となっているが、巻き端の付近に配置するので両者の間には静電容量が生じることになり、静電容量の値を適宜に設定できる。
【００２９】
この電極導体５は、コイル２０の巻き端パターンの形成層と同一層に設けることになるので、製造では両者を同一工程で形成できて工程が増えず、このためコスト面で有利になる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【００３０】
図７（ａ），（ｂ）は本発明の第５の実施の形態を示している。この第５の実施の形態では、電極導体５はコイル２０をなすパターン層の内側の層間に配置する構成を採る。このように、電極導体５はコイル２０の内側に配置してもよく、コイルパターンの相互間でも静電容量が得られる。なお、その他の構成並びに作用効果は、上記した実施の形態と同様であるので、対応する部材に同一符号を付し、その詳細な説明を省略する。
【００３１】
また、図８は別の例を示している。この例では、方向表示のための方向性マーカを設ける構成を採る。すなわち、この積層インダクタ１０は、図１に示す第１の実施の形態と同様に、略矩形状に形成したチップ本体３にコイル２０を内蔵するとともに、そのチップ本体３の対向２面に、内蔵コイル２０の端部とそれぞれ接続する外部電極４，４を設けた構成をとる。そして、外部電極４，４，は内蔵コイル２０の軸線に沿う対向２面に形成し、いわゆる縦巻き型を採り、実装は横に９０度回転させてコイル軸が基板に対して平行になる状態を想定していて、このため、コイル２０の軸線に対立する対向２面に、方向表示のための方向性マーカ７，７を設ける。
【００３２】
次に、この形態の製造方法について説明する。積層体であるチップ本体３の形成はシート積層法では、セラミック材料（誘電体）からなる絶縁シートに、導体パターンを形成して積み重ねていくものであり、導体パターンの形成には、導体ペーストを刷り出すスクリーン印刷を行う。チップ部品の製造では、ワークとしては生産性の面からチップ部品複数枚分の大きさのワーク積層体を製作し、そのワーク積層体を十分に乾燥させた後に各単体に切断して焼成する。なお、積層体の形成には、絶縁ペーストと導体ペーストとを交互に塗り重ねていく印刷積層法でもよい。
【００３３】
具体的には図９に示す工程手順を採り、まず、方向性マーカ７を形成し（図９（ａ））、この上に、絶縁シートを積み重ねてダミー層（絶縁膜１）を形成する（図９（ｂ））。
【００３４】
次に、一方の縁に延びる延長部を有するコイルパターンの版を用いて導体ペーストを塗って引き出し導体６とコイルパターン２６を形成する（図９（ｃ））。そして、絶縁シートを積み重ねて絶縁層（絶縁膜１）を形成し、下層のコイルパターン先端に重なる所定位置に第１スルーホール８１を設け（図９（ｄ））、当該層に導体ペーストを塗って第１パターン２１を形成し、これはスルーホール８１から延びて２つ角を折れ曲がる略コ字形状とする（図９（ｅ））。
【００３５】
さらに、絶縁シートを積み重ねて絶縁層（絶縁膜１）を形成し、下層のコイルパターン先端に重なる所定位置に第３スルーホール８３を設け（図９（ｆ））、当該層に導体ペーストを塗って第３パターン２３を形成し、これは第３スルーホール８３から延びて２つ角を折れ曲がる略コ字形状とする（図９（ｇ））。
【００３６】
そして、絶縁シートを積み重ねて絶縁層（絶縁膜１）を形成し、下層のコイルパターン先端に重なる所定位置に第２スルーホール８２を設け（図９（ｈ））、当該層に導体ペーストを塗って第２パターン２２を形成し、これは第２スルーホール８２から延びて１つ角を折れ曲がる略Ｌ字形状とする（図９（ｉ））。
【００３７】
さらに再び工程（ｄ）に戻りこれら各工程（ｄ）〜（ｉ）を繰り返し行って所定巻きターンに延長したコイル２０を得る。
【００３８】
そして今度はコイル２０の逆側について同様に各層を形成し、つまり、第２スルーホール８２を形成した後に（図９（ｈ））、他方の縁に延びる延長部を有するコイルパターンの版を用いて導体ペーストを塗って引き出し導体６とコイルパターン２６を形成する（図９（ｊ））。さらには絶縁シートを積み重ねてダミー層（絶縁膜１）を形成し（図９（ｋ））、この上に方向性マーカ７を形成する（図９（ｌ））。
【００３９】
この後、乾燥させたワーク積層体を各単体チップに切断し、脱脂した後に焼成し、バリを削る。そして次に、焼成後のチップ本体３の端面にディッピングを施して、隣接する４面にも導電膜が所定に覆い被さる状態に成膜させ、Ｎｉメッキ及びＳｕメッキを順次に施して外部電極４，４を形成し、積層インダクタ１０を得る。
【００４０】
このように、方向表示のための方向性マーカ７，７はコイル２０の軸線に対立する対向２面に設けるので、方向性マーカ７，７がない面が天地となる姿勢が正常な実装姿勢であり、製品の検査工程など方向性の整列工程では、取り得る姿勢が２つに１つとなって自然に整列する確率が高くなる。その結果、省力化が図れる。
【００４１】
また、当該素子の整列には方向性マーカ７，７がない面を天地に向ければよいので方向整列が容易であり、このとき方向性マーカ７，７はチップ本体３の該当面（側面）に単に存在すればよく、その位置や大きさ等には精度がいらない。このため、形成が容易に行えてコスト面で有利性がある。
【００４２】
さらに、図７に示した例の変形例としては、図１０，図１１に示すようにも構成できる。まず、図１０（ａ），（ｂ）に示すように、コイル２０をなすパターン層の外側の層に、シールドのための導体膜９，９をそれぞれ設ける。そして、それら導体膜９，９は、図１０（ｂ）に示すように、コイル２０をなすパターン形状の全域に重畳する構成を採る。
【００４３】
このように、コイル２０の両端にそれぞれ導体膜９，９を配置するので、磁束が外部に漏れることを遮断でき、磁気シールドが行える。従って、これを実装した基板上では周辺からの影響や周辺への影響を抑え得る。もちろん、導体膜９，９の形状は適宜に設定してよいが、磁気シールドの面からは、コイル２０をなすパターン形状の少なくとも内側空域を覆う領域に重畳する設定が好ましい。
【００４４】
図１１はさらに別の変形例を示している。この例では、導体膜９，９はチップ本体３の表層近くに配置する構成を採る。この場合、磁気シールドのための導体膜９，９をチップ本体３の表層近くに配置するので、コイル２０の磁場に対する干渉，遮断を抑制しつつ磁気シールドすることができ、このためＱ値が低減する悪化を抑え得る。
【００４５】
また、チップ本体３の表層近くに配置した導体膜９，９は、外からその形状，色が見えるようになり、このためそれら導体膜９，９を方向性マーカに利用することができ、専用の方向性マーカを設けなくてよくなりコスト面で有利性がある。
【００４６】
このように、コイルの軸線に対立する対向２面に方向表示のための方向性マーカを設けることでは、方向性マーカがない面が天地となる姿勢が正常な実装姿勢になり、製品の検査工程など方向性の整列工程において取り得る姿勢が２つに１つになって自然に整列する確率が高くなる。また、当該素子の整列には方向性マーカがない面を天地に向ければよいので方向整列が容易であり、方向性マーカは該当面（側面）に単に存在すればよく、その位置や大きさ等には精度がいらない。このため、形成が容易に行えてコスト面で有利性がある。その結果、省力化が図れる。
【００４７】
さらに、コイルパターン層の外側の層にシールドのための導体膜をそれぞれ設けることでは、磁束が外部に漏れることを遮断でき、磁気シールドが行えて、これを実装した基板上では周辺からの影響や周辺への影響を抑え得る。
【００４８】
さらにまた磁気シールドのための導体膜をチップ本体の表層近くに配置することでは、コイルの磁場に対する干渉，遮断を抑制しつつ磁気シールドすることができ、このためＱ値が低減する悪化を抑え得る。
【００４９】
また、チップ本体の表層近くに配置した導体膜は、外からその形状，色が見えるようになり、このためそれら導体膜を方向性マーカに利用することができ、専用の方向性マーカを設けなくてよくなりコスト面で有利性がある。
【００５０】
【発明の効果】
以上のように、本発明に係る積層インダクタでは、チップ本体内に、外部電極に接続する電極導体を設けて、これを近辺の導体パターンの接続側とは逆側の外部電極に接続するので、コイルとの間に静電容量を生じ、これは当該インダクタンス素子に並列に接続する負荷容量になる。このため当該素子はインダクタンスＬ，キャパシタンスＣの並列共振回路と等価となり、電極導体の面積を適宜に設定することで静電容量の値を調整できる。したがって、共振周波数を選択的に設定することができ、適宜に下げられる。この場合、コイルの巻き数が少なくても、そのインダクタンスＬに対してキャパシタンスＣを意図的に付加した並列共振なので従来よりも大きなインピーダンスを得ることができる。
【００５１】
また、コイルの両端を電極導体で覆うことになるので、コイルの磁束をシールドでき、基板上で他の部品と干渉することを防止できる。
【００５２】
さらにまた、コイルパターン形状の内側空域を電極導体により部分的に覆う構成を採ると、覆う領域を調整することで磁束のシールドを適宜に行える。また、コイルパターン形状に電極導体を重畳する構成を採ると、磁束をシールドしない状態で静電容量の成分を付加できる。さらには、電極導体をコイルの巻き端の付近に配置することでは、当該巻き端との間に静電容量が生じるので、その値を適宜に設定でき、パターン形成を同一工程で行える。また、コイルパターン層の内側の層間に電極導体を配置することでも静電容量が得られる。
【図面の簡単な説明】
【図１】第１の実施の形態を示す積層インダクタの斜視図である。
【図２】（ａ）は、図１に示す積層インダクタの断面図である。
（ｂ）は、電極導体の平面図である。
【図３】周波数特性を示すグラフ図である。
【図４】（ａ）は、第２の実施の形態を示す積層インダクタの断面図である。
（ｂ）は、電極導体の平面図である。
【図５】（ａ）は、第３の実施の形態を示す積層インダクタの断面図である。
（ｂ）は、電極導体の平面図である。
【図６】（ａ）は、第４の実施の形態を示す積層インダクタの断面図である。
（ｂ）は、電極導体の平面図である。
【図７】（ａ）は、第５の実施の形態を示す積層インダクタの断面図である。
（ｂ）は、電極導体の平面図である。
【図８】積層インダクタの一例を示す斜視図である。
【図９】図８の積層インダクタを製造する工程を順に示す平面図である。
【図１０】（ａ）は、積層インダクタの別の例を示す断面図である。
（ｂ）は、シールド導体の平面図である。
【図１１】積層インダクタのさらに別の例を示す断面図である。
【符号の説明】
１　絶縁膜
２　導体パターン
３　チップ本体
４　外部電極
５　電極導体
６　引き出し導体
７　方向性マーカ
９　導体膜
１０　積層インダクタ
２０　内蔵コイル
２１　第１パターン
２２　第２パターン
２３　第３パターン
２６　コイルパターン
４０　周縁部
８１　第１スルーホール
８２　第２スルーホール
８３　第３スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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