(57)【要約】【課題】ジッタに対応するクロック再生回路１００に関し、周期的に発生するジッタを有するデータを確定する。【解決手段】最適位相判定回路２０が複数の位相の異なるクロックから成る多相クロック信号８００の中から、入力データ７００を確定するための最適なクロックを判定し、ジッタ解析回路３０が、予め入力データ７００の周期的なジッタを解析し、該解析結果に基づき、クロックの選択順を指定すると共に、該クロックの出力タイミングを調整して、該多相クロックの選択順を指定する固定パターン選択信号８２０を発生し、この信号８２０に基づき、クロック選択回路４０が、該多相クロック信号８００の中から選択したクロックを出力し、このクロックに基づき、ラッチ回路５０が入力データ７００から出力データ７１０を確定する。【選択図】      図１
2004172742.tif 000002
【特許請求の範囲】
【請求項１】
複数の位相の異なるクロックから成る多相クロックの中から、入力データを確定するための最適なクロックを判定する最適位相判定回路と、
該最適なクロックを順次記憶し、該入力データのジッタの周期を解析し、該解析結果に基づき、該多相クロックの選択順を指定する選択順指定信号を発生するジッタ解析回路と、
該選択順指定信号に基づき、該多相クロックの中から選択したクロックを出力するクロック選択回路と、
該選択したクロックに基づき、該入力データから出力データを確定するラッチ回路と、
を備えたことを特徴とするクロック再生回路。
【請求項２】
請求項１において、
該出力データが正しいか否かを判定してその結果をタイミング指定信号を出力する受信データ確認回路をさらに備え、
該ジッタ解析回路が、該出力データが正しいことを該タイミング指定信号が示すまで該選択順指定信号の出力タイミングを調整することを特徴としたクロック再生回路。
【請求項３】
請求項１において、
該ジッタ解析回路が、
複数の該最適なクロックを順次記憶するメモリと、
該最適なクロック列の周期を求め、１周期分の最適クロックの番号から成る最適クロック番号列を出力する解析回路と、
該多相クロックを該最適クロック番号列順に繰り返し指定する該選択順指定信号を発生するタイミング調整回路と、
を備えていることを特徴としたクロック再生回路。
【請求項４】
請求項１において、
該最適位相判定回路が判定した該最適なクロックを指定するクロック選択信号を出力する選択信号生成回路と、
該クロック選択回路を第１のクロック選択回路としたとき、該クロック選択信号に基づき、該多相クロックの中から該最適クロックを選択して出力する第２のクロック選択回路と、
該ジッタ解析回路からの選択信号に基づき、該第１及び第２のクロック選択回路からの出力クロックの内のいずれか１つを選択して該ラッチ回路に与える第３のクロック選択回路と、
をさらに備えたことを特徴とするクロック再生回路。
【請求項５】
請求項４において、
該ジッタ解析回路は、該第１及び該第２のクロック選択回路が選択したクロックの位相が異なるとき、該第１のクロック選択回路の選択を該第３のクロック選択回路に指示することを特徴としたクロック再生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はクロック再生回路に関し、特にジッタに対応するクロック再生回路に関するものである。
近年、回路技術及び通信技術の発達に伴い、送受信装置又は送受信回路間で伝送されるデータの伝送速度はますます高速化している。このような高速データ伝送においては、受信装置（回路）が、送信装置（回路）及び伝送路で発生するジッタを有する受信データに同期したクロックを高速で生成することがますます重要になって来ている。
【０００２】
【従来の技術】
従来のデータ伝送においては、データの同期クロックをデータ伝送と共に並信させ、この同期クロックを用いて受信回路でデータを確定させる方式が主流であった。
【０００３】
しかしながら、データ伝送速度の高速化に伴い、減衰等の要因により、クロックの伝送が困難になりつつある。そこで、現在はクロックを伝送せずに、受信回路内で生成したクロックでデータを確定する方式が主流となりつつある。
この方式の場合、受信したデータのジッタと受信回路内部で生成したクロックは互いに独立した関係にある。したがって、受信回路は、安定してデータを確定させるためには内部生成クロックをデータのジッタに追従させる必要がある。
【０００４】
図６は、データ伝送時に発生するジッタを示している。同図（１）はジッタの無い入力データ７００を示し、同図（２）は周期性の無い低速ジッタを有する入力データ７００、同図（３）は周期的ジッタ（例えば、高速ジッタ）を有する入力データ７００を示している。
【０００５】
このように、ジッタには、データを送受信する送受信装置及び伝送路に特性に対応した種々のジッタがある。
図７は、従来のクロック再生回路１１０の構成例を示している。この回路１１０は、受信側で多相のクロック信号を発生し、この中から最適なタイミングクロックを選択し、選択したクロックで受信データを確定する。
【０００６】
クロック再生回路１１０は、多相クロック信号８００を発生する多相クロック発生器１０と、多相クロック信号８００と入力データ７００とを入力して最適な位相のクロックを特定する最適位相判定回路２０と、特定されたクロックを選択するための制御信号８２０を出力する選択信号生成回路９１と、クロック選択信号８２０ａに基づき多相クロック信号８００の中から最適クロックを選択したラッチタイミング信号８３０ａを出力するクロック選択回路４０と、入力データ７００をラッチタイミング信号８３０ａのタイミングで抽出して最終的な出力データ７１０を確定するラッチ回路５０とで構成されている。
【０００７】
すなわち、多相クロック発生器１０は、低速の内部参照クロックを逓倍し、異なる位相の複数のクロック信号８００＿１〜８００＿ｎ（図示せず。）から成る多相クロック信号８００を発生する。
最適位相判定回路２０は、それぞれ、クロック信号８００＿１〜８００＿ｎで入力データ７００からデータを確定し、その結果から入力データの変化点に当たる、例えばクロック信号８００＿５を検出する。
【０００８】
さらに、最適位相判定回路２０は、検出したクロック信号８００＿５より任意の値だけ位相がずれているクロック信号８００＿７を最適な位相のクロックと判定し、その情報８１０ａを選択信号生成回路９１に与える。ここで、最適な位相とはデータの変化点に対して十分のセットアップ／ホールドマージンを確保できる位相を指す。
【０００９】
選択信号生成回路９１は、最適位相クロック信号８１０ａに基づき最終的にデータを確定するクロック信号８００＿７を選択するクロック選択信号８２０ａをクロック選択回路４０に与える。クロック選択回路４０は、選択したクロック信号８００＿７をラッチ回路５０のクロック端子に与える。
【００１０】
ラッチ回路５０は、クロック信号８００＿７に基づき入力データ７００から最終的な出力データ７１０を確定する。
また、従来から開示されているビット同期回路には、基準クロックから互いに異なる位相の複数のクロックを生成するクロック生成手段と、前記位相のいずれか１つを指定する抽出位相値に基づいて前記複数のクロックから択一的にクロックを選択するクロック選択手段と、入力データをこのクロック選択手段によって選択されたクロックでラッチするラッチ手段と、前記入力データの変化点を検出する変化点検出手段と、この変化点検出手段によって検出された変化点を累積して位相情報として記憶する記憶手段と、この記憶手段によって累積的に記憶された位相情報からジッタ範囲の正側端及び負側端を検出するジッタ範囲検出手段と、このジッタ範囲検出手段によって検出されたジッタ範囲の正側端及び負側端からアイパターンの中心位相を算出する中心位相算出手段と、この中心位相算出手段によって算出されたアイパターンの中心位相とその時点における前記抽出位相値との比較結果に応じて前記抽出位相値を更新する抽出位相値更新手段を具備している（例えば、特許文献１参照）。
【００１１】
すなわち、ビット同期回路は、入力データの変化点を累積して位相情報として記憶し、この位相情報に基づきジッタの範囲を検出し、このジッタ範囲からアイパターンの中心位相を算出し、この中心位相で入力データをラッチする。
【００１２】
【特許文献１】
特開２０００−３３２７３６号公報（第４−５頁、図２）
【００１３】
【発明が解決しようとする課題】
このような従来のクロック再生回路においては、例えば、伝送路長のバラツキによるスキュー（Ｓｋｅｗ）に対処することを主な目的としており、高い周期（例えば、１ＭＨｚ以上）を持ったジッタに追従するようには設計されていない。
【００１４】
また、デジタル信号の伝送系においては、任意数のサイクルに１回発生するような位相の変動が高い頻度で発生するが、これに従来のタイミング同期装置は対応できない。
従来のクロック再生回路は、最適な位相の判定は毎サイクル行なわれており、この結果を用いれば１サイクルの中でクロックを追従させることも理論上は可能である。
【００１５】
しかしながら、実際は生成回路、選択回路等の複数段の論理回路が必要となり、そのタイミング設計は非常に困難であり実現性は低い。
従って本発明は、ジッタに対応するクロック再生回路において、周期的に発生するジッタを有するデータを確定することを課題とする。
【００１６】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係るクロック再生回路は、複数の位相の異なるクロックから成る多相クロックの中から、入力データを確定するための最適なクロックを判定する最適位相判定回路と、該最適なクロックを順次記憶し、該入力データのジッタの周期を解析し、該解析結果に基づき、該多相クロックの選択順を指定する選択順指定信号を発生するジッタ解析回路と、該選択順指定信号に基づき、該多相クロックの中から選択したクロックを出力するクロック選択回路と、該選択したクロックに基づき、該入力データから出力データを確定するラッチ回路と、を備えたことを特徴としている。
【００１７】
図１は、本発明のクロック再生回路１００の原理を示している。このクロック再生回路１００において、最適位相判定回路２０は、多相クロック発生器１０が出力する多相クロック信号（複数の異なる位相のクロック信号８００＿１〜８００＿ｎから成る。）８００の中から、入力データを確定するために最適なクロック信号を判定する。
【００１８】
ジッタ解析回路３０は、該最適なクロック信号を順次記憶し、該入力データの周期的なジッタを解析する。そして、ジッタ解析回路３０は、該解析結果を予測値として用い、クロック信号の選択順を指定する選択順指定信号（固定パターン選択信号）８２０を発生する。
【００１９】
クロック選択回路４０は、該多相クロック信号の中から該選択順指定信号８２０に基づいて選択したクロック信号を出力する。ラッチ回路５０は、該選択されたクロック信号に基づき、該入力データから出力データを確定する。
すなわち、予想されるジッタに対してクロックの選択を変えることによって安定した出力データを確定する。これにより、周期的に発生するジッタを有するデータを確定することが可能になる。
【００２０】
また、本発明では、上記の本発明において、該出力データが正しいか否かを判定してその結果をタイミング指定信号として出力する受信データ確認回路をさらに備え、該ジッタ解析回路が、該出力データが正しいことを該タイミング指定信号が示すまで該選択順指定信号の出力タイミングを調整することが可能である。
【００２１】
すなわち、入力データに含まれるジッタ発生タイミングと、選択順指定信号が指定するクロック信号のタイミングとが、合っていない可能性がある。
そこで、受信データ確認回路（図示せず）は、該出力データが正しいか否かを判定してその結果をタイミング指定信号としてジッタ解析回路３０に与える。
【００２２】
ジッタ解析回路は、出力データが正しいことをタイミング指定信号が示すまで選択順指定信号の出力タイミングを調整する。
これにより、入力データのジッタ発生タイミングと選択順指定信号が指定するクロック信号のタイミングを合わせることが可能になる。
【００２３】
また、本発明では、上記の本発明において、該ジッタ解析回路が、現時点の該入力データのジッタのタイミングと該選択順指定信号に対応するジッタのタイミングとが合うように該選択順指定信号の出力タイミングを調整することができる。
【００２４】
すなわち、ジッタ解析回路は、現時点の入力データのジッタのタイミングを解析する。この解析されたジッタのパターンは、例えば、他の周期的でないジッタの発生が少ない場合、選択順指定信号に対応するジッタのパターンと同じである。
【００２５】
そこで、ジッタ解析回路は、現時点の該入力データのジッタのタイミングと該選択順指定信号に対応するジッタのタイミングとが合うように該選択順指定信号の出力タイミングを調整する。
これによっても、入力データのジッタ発生タイミングと選択順指定信号が指定するクロック信号のタイミングを合わせることが可能になる。
【００２６】
また、本発明では、上記の本発明において、該ジッタ解析回路が、複数の該最適なクロックを順次記憶するメモリと、該最適なクロック列の周期を求め、１周期分の最適クロックの番号から成る最適クロック番号列を出力する解析回路と、該多相クロックを該最適クロック番号列順に繰り返し指定する該選択順指定信号を発生するタイミング調整回路と、を備えることができる。
【００２７】
すなわち、該ジッタ解析回路は、メモリ、解析回路、及びタイミング調整回路で構成することができる。メモリは、複数の最適なクロックを順次記憶し、解析回路は、最適なクロック列の周期を求め、１周期分の最適クロックの番号から成る最適クロック番号列を出力する。タイミング調整回路は、該多相クロックを該最適クロック番号列順に繰り返し指定する該選択順指定信号を発生する。
【００２８】
また、本発明では、上記の本発明において、該最適位相判定回路が判定した該最適なクロックを指定するクロック選択信号を出力する選択信号生成回路と、該クロック選択回路を第１のクロック選択回路としたとき、該クロック選択信号に基づき、該多相クロックの中から該最適クロックを選択して出力する第２のクロック選択回路と、該ジッタ解析回路からの選択信号に基づき、該第１及び第２のクロック選択回路からの出力クロックの内のいずれか１つを選択して該ラッチ回路に与える第３のクロック選択回路と、をさらに備えることができる。
【００２９】
すなわち、クロック再生回路は、図７に示した従来のクロック再生回路を構成する選択信号生成回路及び第２のクロック選択回路をさらに備える。そして、第３のクロック選択回路は、該ジッタ解析回路からの選択信号に基づき、従来のクロック選択信号と本発明のクロック選択信号の内のいずれか１つを選択して該ラッチ回路に与える。
【００３０】
これにより、周期的でないジッタに対応することが可能になる。
また、本発明は、上記の本発明において、該ジッタ解析回路は、周期的ジッタが発生していないと解析したとき、該第２のクロック選択回路の選択を第３のクロック選択回路に指示することができる。
【００３１】
また、本発明では、上記の本発明において、該ジッタ解析回路は、該第１及び該第２のクロック選択回路が選択したクロックの位相が同じとき、該第１又は該第２のクロック選択回路の選択を第３のクロック選択回路に指示することができる。
【００３２】
また、本発明では、上記の本発明において、該ジッタ解析回路は、該第１及び該第２のクロック選択回路が選択したクロックの位相が異なるとき、該第１のクロック選択回路の選択を第３のクロック選択回路に指示することを特徴としている。
【００３３】
これにより、例えば、高速な周期的ジッタと低速ジッタが混在する場合、優先的に高速な周期的ジッタに対応することが可能になる。
さらに、本発明では、上記の本発明において、該ジッタ解析回路は、該第１及び該第２のクロック選択回路が選択したクロックの位相が異なるとき、該第２のクロック選択回路の選択を第３のクロック選択回路に指示することができる。
【００３４】
これにより、例えば、高速な周期的ジッタと低速ジッタが混在する場合、第２のクロック選択回路に対応する優先的に低速ジッタに対応してもよい。
【００３５】
【発明の実施の形態】
実施例（１）
図２は、本発明に係るクロック再生回路１００の実施例（１）を示している。この実施例（１）が図１に示した従来のクロック再生回路１１０と異なる点は、選択信号生成回路９１の代わりにジッタ解析回路３０を備えていることと、受信データ確認回路６０が、ラッチ回路５０の出力側に接続され、タイミング指定信号８４０がジッタ解析回路３０にフィードバックされていることである。
【００３６】
ジッタ解析回路３０は、最適位相判定回路２０からの最適クロック番号８１０を順次記憶するメモリ３１と、このメモリ３１に記憶された最適クロック情報を解析する解析回路３２と、解析結果を記憶するレジスタ３３と、レジスタ３３に記憶された解析結果に基づき、固定パターンの最適クロック列を繰り返し指定する固定パターン選択信号８２０をクロック選択回路４０に与えるタイミング調整回路３４とで構成されている。
【００３７】
最適位相判定回路２０、クロック選択回路４０、及びラッチ回路５０の動作は、それぞれ、図７に示した最適位相判定回路２０ａ、クロック選択回路４０ａ、及びラッチ回路５０と同様である。
図３は、クロック再生回路１００における最適位相判定回路２０の動作タイミング例を示している。この最適位相判定回路２０は、入力データ７００を確定するのに最適な位相のクロックを検出する。この検出は毎サイクル行なわれ、最適と判断された最適クロック番号８１０が出力される。
【００３８】
図１を参照して最適位相判定回路２０の動作タイミングを以下に説明する。
同図（１）は、周期的なジッタを有する入力データ７００を示している。データＤ１，Ｄ２，…，Ｄ１１…が、最適位相判定回路２０に順次入力される。同図（２）〜（９）は、それぞれ、多相クロック信号８００を構成するクロック信号８００＿１〜８００＿８を示しており、クロック信号８００＿１〜８００＿８は、例えばクロック信号８００＿１を基準として、順次、１／８周期だけ位相が遅れたクロック信号である。また、クロック信号８００＿１〜８００＿８には、それぞれ、クロック番号１〜クロック番号８が付けられている。
【００３９】
最適位相判定回路２０は、入力データ７００とクロック信号８００＿１〜８００＿８との位相差を比較し、入力データ７００の変化点に対応する最適なクロック位相を示す最適クロック番号８１０（…，２，５，５，２，２，５，５，２，２，…）を出力する（同図（１０）参照）。この最適クロック番号８１０の変動が、入力データ７００のジッタを示している。
【００４０】
なお、最適クロック番号８１０を検出する技術は従来から知られているものを用いればよい。
また、同図（１０）では、最適クロック番号８１０が入力データ７００のデータＤ１〜Ｄ１１と同じタイミングで示されているが、最適クロック番号８１０が判定されるタイミングはデータＤ１〜Ｄ１１のタイミングよりも遅れている。これは、最適クロック番号８１０が入力データ７００の変化点に基づき決定されるためである。
【００４１】
同図（１０）では、最適クロック番号８１０とデータＤ１〜Ｄ１１との対応関係を示すため便宜上、同一のタイミング位置で示されている。
同図（１１）は、クロック選択回路４０が選択したクロック信号を示している。
図４は、クロック再生回路１００の動作手順を示している。同図には特にジッタ解析回路３０及び受信データ確認回路６０の動作手順が詳細に示されている。この動作手受を以下に説明する。
【００４２】
ステップＳ２１０：ジッタ解析回路３０において、メモリ３１は最適位相判定回路２０から受信した最適クロック番号８１０を順次記憶し、周期ジッタの周期より長い最適クロック番号列＝“５５５５２２５５５５５５２２５５５５５５２２５５…”を記憶する。この最適クロック番号列の長さは、ジッタの解析を行なうに当たって十分に長くなければならない。
【００４３】
ステップＳ２２０：解析回路３２は、連続数が最大の最適クロック番号＝“５”とその最大連続回数＝“６”を特定する。
ステップＳ２３０，Ｓ２４０：解析回路３２は、最大連続部の先頭＝“５”と先頭の周期＝“８”を求め、先頭から１周期分の最適クロック番号列＝“５５５５５５２２”をレジスタ３３に送信する。すなわち、ジッタの周期性と位相の変動量をレジスタ３３に通知する。
【００４４】
ステップＳ２５０：レジスタ３３は、最適クロック番号列＝“５５５５５５２２”を記憶し、この番号列＝“５５５５５５２２”を繰り返した固定パターン選択信号８２０をタイミング調整回路３４に与える。
ステップＳ２６０：タイミング調整回路３４は、順次、予測値である最適クロック番号列＝“５５５５５５２２”で示されるクロック番号をクロック選択回路４０に与える。
【００４５】
この時点では、現時点の入力データ７００のジッタの発生するタイミングと最適クロック番号列のジッタパターンのタイミングが一致していない可能性がある。そこで、タイミング調整回路３４は、受信データ確認回路６０からのタイミング指定信号８４０が“エラーなし”を示すまで、レジスタ３３の出力タイミングを１クロック分づつずらし続け、タイミング指定信号８４０が“エラーなし”になったとき、そのタイミングを固定する。
【００４６】
そして、タイミング調整回路３４は、最適クロック番号列を繰り返しクロック選択回路４０に与え続ける。
クロック選択回路４０は、最適クロック番号列で指定されたクロック信号を選択したラッチタイミング信号８３０をラッチ回路５０に与える。ラッチ回路５０は、ラッチタイミング信号８３０で入力データ７００をラッチした出力データ７１０を出力する。
【００４７】
ステップＳ２７０：一方、受信データ確認回路６０は、テスト時、送信側が送信するデータ＝入力データ７００とその送信タイミングとを知っている。そこで、受信データ確認回路６０は、ラッチ回路５０からの出力データ７１０の正誤を確認し、正しい場合“エラーなし”を示すタイミング指定信号８４０をタイミング調整回路３４に送信する。
【００４８】
これにより、周期的に発生するジッタ及びその発生タイミングを特定し、安定して出力データを確定することが可能になる。
なお、受信データ確認回路６０は、タイミング調整回路３４が最適クロック番号列の出力タイミングを固定した後は必要でないが、周期的に送信側がテストデータを送信し、受信データ確認回路６０はテストデータに基づき受信データの正誤判定を行い、タイミング調整回路が最適クロック番号列の調整を行ってもよい。
【００４９】
実施例（１）の変形例
また、実施例（１）においては、受信データ確認回路６０を用いて、入力データ７００のタイミングと固定パターン選択信号８２０のタイミングを合わせて固定したが、受信データ確認回路６０の代わりに、解析回路３２が、予め最適クロック番号列を求めると共に、現時点で受信している入力データ７００のジッタのパターンが示す最適クロック番号列のタイミングに基づき、固定パターン選択信号８２０の送出タイミングを決定することも可能である。これは、周期的なジッタ以外のジッタが少ない場合に有効である。
【００５０】
実施例（２）
図５は、本発明のクロック再生回路１００の実施例（２）を示している。この実施例（２）が実施例（１）と異なる点は、図７に示した従来のジッタ対応部９０ａと同様の低速ジッタ対応部９０をさらに備えていることである。
【００５１】
そして、この低速ジッタ対応部９０のラッチタイミング信号８３０ａと、本発明における周期ジッタ対応部８０のラッチタイミング信号８３０と、のいずれかを選択信号８５０に基づき選択するクロック選択回路７０をさらに備えていることも異なっている。
【００５２】
なお、同図には、図２の実施例（１）で示した受信データ確認回路６０は図を簡略するため示されていない。
例えば、ジッタ解析回路３０は、クロック選択信号８２０ａを入力し（図５の破線の信号線）、クロック選択信号８２０ａが示すクロック番号と固定パターン選択信号８２０が示すクロック番号とを比較し、同じ場合、その最適クロック番号のクロック信号をラッチ回路に与えるような選択信号８５０を出力する。
【００５３】
異なる場合、ジッタ解析回路３０は、ラッチタイミング信号８３０の選択を指示する選択信号８５０を出力して、高速ジッタに対応することが可能である。
同様に異なる場合、逆に、ジッタ解析回路３０は、ラッチタイミング信号８３０ａの選択を指示する選択信号８５０を出力して、優先的に低速ジッタに対応することが可能である。
【００５４】
さらに、ジッタ解析回路３０は、例えば、周期ジッタが無いと判定した場合、ラッチタイミング信号８３０ａの選択を指示する選択信号８５０をクロック選択回路７０に与え、低速ジッタのみに対応してもよい。
これにより、例えば、低速の周期性のないジッタと高速の周期的ジッタの変動の両方に対応できるクロック再生回路１００を提供することができる。
（付記１）
複数の位相の異なるクロックから成る多相クロックの中から、入力データを確定するための最適なクロックを判定する最適位相判定回路と、
該最適なクロックを順次記憶し、該入力データのジッタの周期を解析し、該解析結果に基づき、該多相クロックの選択順を指定する選択順指定信号を発生するジッタ解析回路と、
該選択順指定信号に基づき、該多相クロックの中から選択したクロックを出力するクロック選択回路と、
該選択したクロックに基づき、該入力データから出力データを確定するラッチ回路と、
を備えたことを特徴とするクロック再生回路。
（付記２）上記の付記１において、
該出力データが正しいか否かを判定してその結果をタイミング指定信号を出力する受信データ確認回路をさらに備え、
該ジッタ解析回路が、該出力データが正しいことを該タイミング指定信号が示すまで該選択順指定信号の出力タイミングを調整することを特徴としたクロック再生回路。
（付記３）上記の付記１において、
該ジッタ解析回路が、現時点の該入力データのジッタのタイミングと該選択順指定信号に対応するジッタのタイミングとが合うように該選択順指定信号の出力タイミングを調整することを特徴としたクロック再生回路。
（付記４）上記の付記１において、
該ジッタ解析回路が、
複数の該最適なクロックを順次記憶するメモリと、
該最適なクロック列の周期を求め、１周期分の最適クロックの番号から成る最適クロック番号列を出力する解析回路と、
該多相クロックを該最適クロック番号列順に繰り返し指定する該選択順指定信号を発生するタイミング調整回路と、
を備えていることを特徴としたクロック再生回路。
（付記５）上記の付記１において、
該最適位相判定回路が判定した該最適なクロックを指定するクロック選択信号を出力する選択信号生成回路と、
該クロック選択回路を第１のクロック選択回路としたとき、該クロック選択信号に基づき、該多相クロックの中から該最適クロックを選択して出力する第２のクロック選択回路と、
該ジッタ解析回路からの選択信号に基づき、該第１及び第２のクロック選択回路からの出力クロックの内のいずれか１つを選択して該ラッチ回路に与える第３のクロック選択回路と、
をさらに備えたことを特徴とするクロック再生回路。
（付記６）上記の付記５において、
該ジッタ解析回路は、周期的ジッタが発生していないと解析したとき、該第２のクロック選択回路の選択を該第３のクロック選択回路に指示することを特徴としたクロック再生回路。
（付記７）上記の付記５において、
該ジッタ選択回路は、該第１及び該第２のクロック選択回路が選択したクロックの位相が同じとき、該第１又は該第２のクロック選択回路の選択を該第３のクロック選択回路に指示することを特徴としたクロック再生回路。
（付記８）上記の付記５において、
該ジッタ解析回路は、該第１及び該第２のクロック選択回路が選択したクロッの位相が異なるとき、該第１のクロック選択回路の選択を該第３のクロック選択回路に指示することを特徴としたクロック再生回路。
（付記９）上記の付記５において、
該ジッタ解析回路が、該第１及び該第２のクロック選択回路が選択したクロックの位相が異なるとき、該第２のクロック選択回路の選択を該第３のクロック選択回路に指示することを特徴としたクロック再生回路。
【００５５】
【発明の効果】
以上説明したように、本発明に係るクロック再生回路によれば、ジッタ解析回路が、予め該入力データの周期的なジッタを解析し、該解析結果に基づき、クロックの選択順を指定すると共に、該クロックの出力タイミングを調整するようにしたので、周期的に発生する位相（ジッタ）のずれを特定し、安定してデータを確定することが可能になる。
【００５６】
すなわち、本発明においては、最適クロックの検出と同じサイクルでクロックエッジの追従を実行するのではなく、過去の任意サイクルから周期的に起こる位相の変動を求め、これを固定クロック選択パターンとして用いクロックの追従を行なうため、追従の処理にかかる時間が少なく、タイミング設計も容易であり、実現性が高い。
【００５７】
また、デジタル伝送系において最も問題となる任意周期に１回発生する位相の変動に対して取りこぼすことなくデータの確定を行なうことが可能となり、高速システムの開発に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明に係るクロック再生回路の原理を示したブロック図である。
【図２】本発明に係るクロック再生回路の実施例（１）を示したブロック図である。
【図３】本発明に係るクロック再生回路における最適位相判定回路の動作タイミング例を示した図である。
【図４】本発明に係るクロック再生回路における動作手順例を示したフローチャート図である。
【図５】本発明に係るクロック再生回路の実施例（２）を示したブロック図である。
【図６】一般的な受信データにおけるジッタ例を示した図である。
【図７】従来のクロック再生回路の構成を示したブロック図である。
【符号の説明】
１００，１１０    クロック再生回路
１０  多相クロック発生器                        ２０，２０ａ    最適位相判定回路
３０  ジッタ解析回路                                ３１  メモリ
３２  解析回路                                            ３３  レジスタ
３４  タイミング調整回路                        ４０，４０ａ    クロック選択回路
５０  ラッチ回路                                        ６０  受信データ確認回路
７０  クロック選択回路                            ８０  周期ジッタ対応部
９０，９０ａ    低速ジッタ対応部                  ９１    選択信号生成回路
７００，Ｄ１〜Ｄ１１    入力データ                    ７１０    出力データ
８００    多相クロック信号                          ８００＿１〜８００＿８    クロック信号
８１０    最適クロック番号                          ８１０ａ    最適位相クロック信号
８１１〜８１３    信号
８２０    固定パターン選択信号、選択順指定信号
８２０ａ  クロック選択信号                        ８３０，８３０ａ  ラッチタイミング信号
８４０    タイミング指定信号                      ８５０  選択信号
８６０    ラッチタイミング信号
図中、同一符号は同一又は相当部分を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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