(57)【要約】  【課題】  誘導性負荷を高速遮断し、高い電圧のバッテリにも使用可能なハイサイドスイッチ用半導体装置を提供する。  【解決手段】  誘導性負荷４０を駆動するハイサイドスイッチとして使用するパワーＭＯＳＦＥＴ１を遮断するために、第１グランドライン３４に接続されたＭＯＳＦＥＴ２と第２グランド（出力端子３３）に接続されたＭＯＳＦＥＴ３とを用いる。ＭＯＳＦＥＴ３の駆動には、ＭＯＳＦＥＴ４を用いる。出力端子３３の電圧をグランド端子３０から十分負電位に下げられる構成とすることにより、誘導性負荷を高速遮断させる。また、制御用ＭＯＳＦＥＴ２，３，４として高耐圧素子を用いることにより高いバッテリ電圧への適用を可能にする。【選択図】  図１
2004173292.tif 000002
【特許請求の範囲】
【請求項１】
ドレインが電源端子に接続され、ソースが出力端子に接続されたパワーＭＯＳＦＥＳＴと、
前記パワーＭＯＳＦＥＳＴのゲートと制御回路用グランドとの間に配置されて入力端子の電圧に基づいて前記パワーパワーＭＯＳＦＥＳＴをオフする第１のＭＯＳＦＥＳＴと、
前記パワーＭＯＳＦＥＳＴのゲートと前記出力端子との間に配置されて前記入力端子の電圧に基づいて前記パワーＭＯＳＦＥＳＴをオフする第２のＭＯＳＦＥＳＴと、
前記パワーＭＯＳＦＥＳＴのゲートに接続されて前記入力端子の電圧に基づいて前記パワーＭＯＳＦＥＳＴをオンするゲート充電回路とを有し、
前記第１のＭＯＳＦＥＳＴと前記第２のＭＯＳＦＥＳＴの各々は、前記パワーＭＯＳＦＥＳＴのドレイン領域であるｎ型層で分離されたｐ型領域内に形成された半導体装置。
【請求項２】
請求項１において、
前記第２のＭＯＳＦＥＳＴが形成されるｐ型領域は、前記パワーＭＯＳＦＥＳＴのソースと接続されることを特徴とする半導体装置。
【請求項３】
第１導電型の同一半導体基板上に縦型パワーＭＯＳＦＥＳＴと該ＭＯＳＦＥＳＴのゲートを制御する制御回路とを少なくとも有する半導体装置であって、
前記パワーＭＯＳＦＥＳＴの領域は、基板側から順に、第１導電型の第１半導体層と該第１半導体層よりも低濃度の、第１導電型の第２半導体層とを有すると共にパワーＭＯＳＦＥＳＴ領域の周辺部に表面から前記第１半導体層まで達する前記第２半導体層より高濃度の第１導電型の第３半導体層を有し、
前記制御回路領域は、基板側から順に、第２導電型の第４半導体層と第１導電型の前記第２半導体層とを有すると共に、前記第２半導体層を島状に分離して複数の島状領域を構成するために、表面から第４半導体層に達する該第４半導体層より高濃度の第２導電型の第５半導体層を有する半導体装置において、
少なくとも１つの前記島状領域を他の島状領域とから分離するように、表面から前記半導体基板まで達する前記第２半導体層より高濃度の第１導電型の第６半導体層を設けたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワーＭＯＳＦＥＴを出力段にソースフォロア形態で用いた半導体装置に係り、特に誘導性負荷を高速駆動するハイサイドスイッチ用に好適な半導体装置に関する。
【背景技術】
【０００２】
この種のハイサイドスイッチ用の回路については、例えば米国特許第４，９２８，０５３号（特許文献１参照）に開示された構成が知られている。この従来のハイサイドスイッチ回路（ソースフォロア回路）の要部の構成を図１１に示す。図１１において、参照符号７０はパワーＭＯＳＦＥＴを示し、パワーＭＯＳＦＥＴ７０のドレインは電源端子ＶDDに接続されると共にソースは出力端子ＯＵＴを介して誘導性負荷７１に接続されている。パワーＭＯＳＦＥＴ７０のゲートとソース間には、パワーＭＯＳＦＥＴ７０を遮断するためのＮチャネルＭＯＳＦＥＴ７２のドレインとソースが各々接続され、このＮチャネルＭＯＳＦＥＴ７２のゲートは回路のグランドに接続されている。また、ＰチャネルＭＯＳＦＥＴ７５のドレインとゲートは、それぞれパワーＭＯＳＦＥＴ７０のゲートと回路のグランドに接続されている。電源端子ＶDDとパワーＭＯＳＦＥＴ７０のゲートとの間には、パワーＭＯＳＦＥＴ７０を遮断したときの出力端子ＯＵＴの電圧の最小値を決めるクランプダイオード７４と、逆方向電圧による電流阻止用ダイオード７３との直列回路が接続される。
【０００３】
このように構成されるハイサイドスイッチ回路は、次のように動作する。
ＰチャネルＭＯＳＦＥＴ７５のソースの電位ＶSを低電位から高電位にすることによりＰチャネルＭＯＳＦＥＴ７５がオンしてパワーＭＯＳＦＥＴ７０のゲートが駆動されてパワーＭＯＳＦＥＴ７０が導通し、電源端子ＶDDからパワーＭＯＳＦＥＴ７０のドレイン・ソースを介して誘導性負荷７１に電流が供給される。
【０００４】
一方、ＰチャネルＭＯＳＦＥＴ７５のソースの電位ＶSを高電位から低電位にして、ＰチャネルＭＯＳＦＥＴ７５に内蔵する寄生ダイオード（破線で示す）を順バイアスさせることにより、パワーＭＯＳＦＥＴ７０のゲートから電荷が引き抜かれてパワーＭＯＳＦＥＴ７０が遮断状態となる。パワーＭＯＳＦＥＴ７０を遮断させると、誘導性負荷７１に逆起電圧が発生してパワーＭＯＳＦＥＴ７０のソース（出力端子ＯＵＴ）はグランド電位以下に下がり、パワーＭＯＳＦＥＴ７０のソースが負電圧になった後は、ＮチャネルＭＯＳＦＥＴ７２がオンすることにより、パワーＭＯＳＦＥＴ７０を遮断させ続ける。その後、クランプダイオード７４で決まる負の出力電圧値（以下、これを負出力維持電圧と称する）となると、パワーＭＯＳＦＥＴ７０はオンして出力電圧の低下は止まる。こうして負荷電流が遮断するまで、誘導性負荷７１に蓄積されていたエネルギが放出され続ける。ここで、誘導性負荷７１に供給する電流を高速に遮断するためには、出力電圧をできるだけグランド電圧より下げるようにする必要がある。
【０００５】
【特許文献１】米国特許第４９２８０５３号明細書
【０００６】
【非特許文献１】ＰＣＩＭ’８８のプロシーディングズ、第３２〜４０頁（PCIM'88 PROCEEDINGS, pp.32-40）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前述した従来の回路構成によれば、出力電圧の下限値はＮチャネルＭＯＳＦＥＴ７２のゲート・ソース間耐圧（通常は２０Ｖ程度）により制限される。さらに、電源としてバッテリを使用する場合にはバッテリの充電レベルにより電源電圧変動（５Ｖ程度）があるため、従来の回路構成ではこのマージンを見込む必要があり、負出力維持電圧は−１５Ｖ程度が限界であった。このため、誘導性負荷の遮断速度を高速化することは難しいという問題があった。
【０００８】
また、従来の回路構成では、ＰチャネルＭＯＳＦＥＴ７５のゲートはグランドと接続され、ドレインはパワーＭＯＳＦＥＴのゲートと接続されているためパワーＭＯＳＦＥＴのゲートとグランド間に印加する電圧（バッテリ電圧＋８Ｖ程度）を、ＰチャネルＭＯＳＦＥＴ７５のゲート・ソース間耐圧より低くする必要がある。このため、例えば２４Ｖのような電圧が高いバッテリを用いる場合には使用できないという問題があった。
【０００９】
さらに、従来のハイサイドスイッチ回路においては、バッテリが誤って逆接続された場合にパワーＭＯＳＦＥＴを駆動する制御回路に過電流が流れた場合に対する対策がなされていなかった。
【００１０】
また、本発明の他の目的は、２４Ｖ以上の高い電圧のバッテリを用いることが可能なハイサイドスイッチ用の半導体装置を提供することにある。さらに、本発明の他の目的は、バッテリを誤って逆接続した場合にも破壊することがないハイサイドスイッチ用の半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る半導体装置は、例えば図１に示すように、ドレインが電源端子３１に接続されると共にソースが出力端子３３に接続されたパワーＭＯＳＦＥＴ１と、パワーＭＯＳＦＥＴ１のゲートと制御回路用グランドすなわちグランドライン３４との間に配置されて入力端子３２の電圧に基づいてパワーＭＯＳＦＥＴ１をオフする第１のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ２と、パワーＭＯＳＦＥＴ１のゲートと前記出力端子３３との間に配置されて前記入力端子３２の電圧に基づいてパワーＭＯＳＦＥＴ１をオフする第２のＭＯＳＦＥＴすなわちＭＯＳＦＥＴ３と、パワーＭＯＳＦＥＴ１のゲートに接続されて前記入力端子３２の電圧に基づいてパワーＭＯＳＦＥＴ１をオンするゲート充電回路すなわち昇圧回路１９と、から少なくとも構成されることを特徴とするものである。
【００１２】
前記半導体装置において、前記パワーＭＯＳＦＥＴのゲートと制御回路用グランドとの間に、前記第１のＭＯＳＦＥＴのドレイン・ソース間に存在する寄生ダイオードを介して流れる電流を阻止するためのダイオード、すなわち図１に示すようにダイオード８を接続配置すれば好適である。
【００１３】
また、前記第２のＭＯＳＦＥＴをオンする第３のＭＯＳＦＥＴ、すなわち図１に示すようにＭＯＳＦＥＴ４と、前記ＭＯＳＦＥＴ３のゲート・ソース間に接続されて前記ＭＯＳＦＥＴ３をオフするための抵抗１７とを更に設ければ好適である。
【００１４】
また、前記第２のＭＯＳＦＥＴをオンする第３のＭＯＳＦＥＴと、前記第２のＭＯＳＦＥＴのゲートとソースの間に接続されて前記第２のＭＯＳＦＥＴをオフするための第４のＭＯＳＦＥＴ、すなわち図４に示すようにＭＯＳＦＥＴ２３を前記抵抗１７の代わりに設けてもよい。
【００１５】
更に、電源電圧から所定の定電圧を得る定電圧電源、例えば図３に示すように電圧レギュレータ２０を設け、該電圧レギュレータ２０と前記ＭＯＳＦＥＴ３のゲートとの間に、前記ＭＯＳＦＥＴ４と、ＭＯＳＦＥＴ４のドレイン・ソース間に存在する寄生ダイオードを介して流れる電流を阻止するダイオード９との直列回路を設けることができる。
【００１６】
また、前記パワーＭＯＳＦＥＴのゲートと、電源端子及び／又は定電圧電源との間に、クランプ用ダイオード、例えば図１或いは図４に示すように、クランプ用ダイオード１３及び／又は１４を更に設ければ好適である。
【００１７】
また、前記パワーＭＯＳＦＥＴのゲートと電源端子との間に接続した第１のダイオードと第５のＭＯＳＦＥＴの直列回路、例えば図５に示すように、ダイオード１２とＭＯＳＦＥＴ６の直列回路を設け、ＭＯＳＦＥＴ６のゲートとソースとの間に抵抗１８を設け、前記パワーＭＯＳＦＥＴ１のゲートから前記のＭＯＳＦＥＴ６のゲートを経由して前記電源端子３１に至る間に第２のクランプ用ダイオードすなわちダイオード１３を設け、電源端子３１に印加される電源電圧から所定の定電圧を得る定電圧電源すなわち電圧レギュレータ２０を設け、前記パワーＭＯＳＦＥＴ１のゲートから前記ＭＯＳＦＥＴ６のゲートを経由して前記電圧レギュレータ２０に至る間に第３のクランプ用ダイオードすなわちダイオード１４を設けてもよい。
【００１８】
この場合、前記第５のＭＯＳＦＥＴのゲートとソースとの間に設けた抵抗すなわち抵抗１８の代わりに、ドレインとゲートをダイオード接続した第６のＭＯＳＦＥＴ、すなわち図６に示すように、ＭＯＳＦＥＴ２８を前記ＭＯＳＦＥＴ６のゲートとソースとの間に設けることができる。
【００１９】
また、前記パワーＭＯＳＦＥＴのゲートと前記第１のＭＯＳＦＥＴとの間にゲートが出力端子に接続された第７のＭＯＳＦＥＴ、すなわち図７に示すように、ＭＯＳＦＥＴ５を更に設けてもよい。
【００２０】
更に、ドレインをグランド端子に接続し、ソースとボディを前記制御回路用グランドに接続し、ゲートを前記電源端子もしくはこの電源端子と同極性の電圧を有する部分に接続した第８のＭＯＳＦＥＴ、すなわち図８で言えばＭＯＳＦＥＴ７を接続すれば好適である。
【００２１】
また、本発明に係る半導体装置は、第１導電型の同一半導体基板、例えば図９に示すように、半導体基板１０１上に縦型パワーＭＯＳＦＥＴ１と該パワーＭＯＳＦＥＴ１のゲートを制御する制御回路とを少なくとも有する半導体装置であって、前記パワーＭＯＳＦＥＴ１の領域は、基板１０１側から順に、第１導電型すなわちＮ型の第１半導体層と該第１半導体層よりも低濃度の第１導電型の第２半導体層すなわちＮ型エピタキシャル層１０５ａとを有すると共にパワーＭＯＳＦＥＴ領域の周辺部に表面から前記第１半導体層まで達する前記第２半導体層より高濃度の第１導電型の第３半導体層すなわち高濃度Ｎ型半導体領域１０７ａを有し、前記制御回路領域は、基板側１０１から順に、第２導電型の第４半導体層すなわちＰ型エピタキシャル層１０３ａ，１０３ｂと第１導電型の前記第２半導体層１０５ｂ〜１０５ｄとを有すると共に、この第２半導体層を島状に分離して複数の島状領域１０５ｂ〜１０５ｄを構成するために、表面からＰ型エピタキシャル層に達するこのＰ型エピタキシャル層より高濃度の第２導電型の第５半導体層すなわち高濃度Ｐ型拡散層１０８ａ，１０８ｂを有する半導体装置において、少なくとも１つの前記島状領域を他の島状領域とから分離するように、表面から前記半導体基板１０１まで達する前記Ｎ型エピタキシャル層より高濃度の第１導電型の第６半導体層、すなわち図９の場合、高濃度Ｎ型半導体領域１０７ａと高濃度Ｎ型埋込み層１０２ａと１０４ａとからなる半導体層を設けたことを特徴とする。
【００２２】
この場合、前記第４半導体層の所要部分の表面に、前記第２半導体層より高濃度の第１導電型の第７半導体層、すなわち図９に示すように高濃度Ｎ型埋込み層１０４ｂ〜１０４ｄ、を設けてもよい。
【００２３】
また、前記第１半導体層は、前記半導体基板に前記第４半導体層形成前に設けた第１導電型の不純物のわき上がり層、すなわち図９に示すように高濃度Ｎ型埋込み層１０２ａと、高濃度Ｎ型埋込み層１０４ａとから構成すれば好適である。
【００２４】
また、前記第６半導体層は、前記わき上がり層、すなわち図９に示すように高濃度Ｎ型埋込み層１０２ａと、高濃度Ｎ型埋込み層１０４ａと、高濃度Ｎ型半導体領域１０７ａとから構成することができる。
【００２５】
更に、前記制御回路領域の第６半導体層、すなわち図９に示すように、高濃度Ｎ型埋込み層１０２ａ，１０４ａ及び高濃度Ｎ型領域１０７ａにより分離された少なくとも１つの島状領域のＰ型エピタキシャル層１０３ａと高濃度Ｐ型拡散層１０８ａをパワーＭＯＳＦＥＴ領域に形成したパワーＭＯＳＦＥＴ１のソース電位に電気的に接続し、第６半導体層により分離された他の少なくとも１つの島状領域のＰ型エピタキシャル層１０３ｂと高濃度Ｐ型拡散層１０８ｂを制御回路のグランドに電気的に接続すれば好適である。
【００２６】
また、前記第６半導体層により分離された他の少なくとも１つの島状領域であって、前記第４半導体層と第５半導体層が制御回路のグランドに接続された島状領域に、ドレインが外部電源の接続されるグランド端子、すなわち図８で言えばグランド端子３０、に電気的に接続され、ソースとボディが前記制御回路のグランド、すなわち図８で言えばグランドライン３４であって図１０の島状領域で言えば制御回路のグランドに接続されるＰ型エピタキシャル層１０３ｂと高濃度Ｐ型拡散層１０８ｂに電気的に接続に接続され、ゲートが外部電源の接続される電源端子すなわち図８で言えば電源端子３１もしくはこの電源端子と同極性の電圧を有する部分に接続されるＭＯＳＦＥＴ７を設ければ好適である。
【発明の効果】
【００２７】
前述した実施例から明らかなように、本発明によれば、パワーＭＯＳＦＥＴのゲートと制御回路用グランド間に接続され、パワーＭＯＳＦＥＴのゲート電圧がグランド電圧以上でパワーＭＯＳＦＥＴの遮断動作をする第１のＭＯＳＦＥＴと、パワーＭＯＳＦＥＴのゲートと出力端子間に接続され、パワーＭＯＳＦＥＴのゲート電圧が電源電圧以下で遮断動作をし、出力端子電圧が負電圧になっても遮断動作をする第２のＭＯＳＦＥＴとを用いることにより、誘導性負荷を駆動するパワーＭＯＳＦＥＴを高速に遮断することができる。
【００２８】
また、パワーＭＯＳＦＥＴのゲート電圧が前記第１および第２のＭＯＳＦＥＴのゲート耐圧により制限されない回路構成であるため、第１および第２のＭＯＳＦＥＴに６０Ｖ以上の高耐圧ＭＯＳＦＥＴを使用できる結果、バッテリ電圧も２４Ｖ以上の高い電圧を使用することができる。
【００２９】
更に、制御回路用グランドとグランド端子との間に設けた第８のＭＯＳＦＥＴが、バッテリが逆接続された場合にオフ状態となり、制御回路用グランドとグランド端子とを切り離すので、制御回路用グランドと電源端子間に存在する寄生ダイオードが動作せず半導体装置の破壊を防止できる。
【発明を実施するための最良の形態】
【００３０】
本発明に係る半導体装置によれば、誘導性負荷を駆動するパワーＭＯＳＦＥＴのゲートと制御回路用グランドとの間に配置された第１のＭＯＳＦＥＴは、パワーＭＯＳＦＥＴのゲート電圧がグランド端子よりも高い電圧でパワーＭＯＳＦＥＴの遮断動作を行い、パワーＭＯＳＦＥＴのゲートと出力端子との間に配置された第２のＭＯＳＦＥＴは、前記第１のＭＯＳＦＥＴによりパワーＭＯＳＦＥＴがオフしてパワーＭＯＳＦＥＴのゲート電圧が電源電圧に近い電圧となってからパワーＭＯＳＦＥＴの遮断動作を行うと共に出力端子がグランド端子の電圧以下の負電圧になってもパワーＭＯＳＦＥＴの遮断動作を行い、パワーＭＯＳＦＥＴをオンするゲート充電回路は、入力電圧を電源電圧以上に昇圧してパワーＭＯＳＦＥＴのゲートを駆動する。
【００３１】
また、パワーＭＯＳＦＥＴのゲートと制御回路用グランドとの間に、第１のＭＯＳＦＥＴのドレイン・ソース間に存在する寄生ダイオードを介して流れる電流を阻止するために設けたダイオードにより、パワーＭＯＳＦＥＴのゲート電圧がグランド電圧以下すなわち負電圧となるのを可能にする。ここで、パワーＭＯＳＦＥＴのゲート電圧の上限を制限するのは第１のＭＯＳＦＥＴのドレイン・ソース間耐圧であるが、高耐圧の縦型ＭＯＳＦＥＴを使用する場合には６０Ｖ以上の耐圧が容易に得られるため２４Ｖ以上のバッテリを使用することが可能となる。
【００３２】
また、第３のＭＯＳＦＥＴのオンにより第２のＭＯＳＦＥＴをオンし、第３のＭＯＳＦＥＴのオフにより第２のＭＯＳＦＥＴをオフし、第２のＭＯＳＦＥＴのゲート・ソース間に接続された抵抗により第２のＭＯＳＦＥＴをオフする際のゲート電荷を放電させるようにした。これにより、第２のＭＯＳＦＥＴのゲート電圧はグランド電圧より下げられるため、負出力維持電圧の絶対値は第２のＭＯＳＦＥＴのゲート・ソース間耐圧により制限されない大きな値にできる。このため、誘導性負荷の遮断速度を高速化できる。ここで、第２のＭＯＳＦＥＴを遮断する際の上記抵抗の代わりに、第４のＭＯＳＦＥＴを第２のＭＯＳＦＥＴのゲートとソースの間に接続して用いることもできる。
【００３３】
また、定電圧電源は電源電圧から所定の定電圧が得られ、この定電圧電源と第２のＭＯＳＦＥＴのゲートとの間に設けたダイオードは第３のＭＯＳＦＥＴのドレイン・ソース間に存在する寄生ダイオードを介して流れる電流を阻止する。
【００３４】
また、パワーＭＯＳＦＥＴのゲートと電源端子との間に設けたクランプ用ダイオードは負出力維持電圧を決定すると共に、バッテリ電圧が規格以上に増加した場合にパワーＭＯＳＦＥＴのドレイン・ソース間に高電圧が印加されることを防止する。
【００３５】
また、パワーＭＯＳＦＥＴのゲートと定電圧電源との間に設けたクランプ用ダイオードは負出力維持電圧を決定するが、定電圧電源と接続したことにより、電源端子に接続されるバッテリの電圧変化に起因する誘導性負荷の遮断速度の変動を防止できる。
【００３６】
また、前記パワーＭＯＳＦＥＴのゲートと電源端子との間に接続した第１のダイオードと第５のＭＯＳＦＥＴの直列回路の第１のダイオードは、前記ゲート充電回路すなわち昇圧回路により電源電圧よりもゲート電位が高くなることを可能にし、第５のＭＯＳＦＥＴは負出力維持電圧を保つための電流を供給する。第５のＭＯＳＦＥＴのゲート・ソース間に設けた抵抗は、出力端子電圧が負出力維持電圧よりも高いときに第５のＭＯＳＦＥＴをオフするように動作する。第２のクランプ用ダイオードは、パワーＭＯＳＦＥＴのゲートと電源端子との間に設けた前記クランプ用ダイオードと同様に、負出力維持電圧を決定すると共に、バッテリ電圧が規格以上に増加した場合にパワーＭＯＳＦＥＴのドレイン・ソース間に高電圧が印加されることを防止する。第３のクランプ用ダイオードは、パワーＭＯＳＦＥＴのゲートと定電圧電源との間に設けた前記クランプ用ダイオードと同様に、負出力維持電圧を決定するが、定電圧電源と接続したことにより、電源端子に接続されるバッテリの電圧変化に起因する誘導性負荷の遮断速度の変動を防止する。また、第５のＭＯＳＦＥＴが、負出力維持電圧を保つためのパワーＭＯＳＦＥＴのゲート電流を供給するので、第２及び第３のクランプ用ダイオードの素子サイズを小さくできる。
【００３７】
また、前記第５のＭＯＳＦＥＴのゲート・ソース間の抵抗の代わりに設けたダイオード接続の第６のＭＯＳＦＥＴは、第５のＭＯＳＦＥＴとカレントミラーを構成するので、前記第２及び第３のクランプ用ダイオードの素子サイズを小さくできる。
【００３８】
また、前記パワーＭＯＳＦＥＴのゲートと前記第１のＭＯＳＦＥＴとの間に第７のＭＯＳＦＥＴを設けたことにより、第１のＭＯＳＦＥＴは第７のＭＯＳＦＥＴのしきい電圧分だけパワーＭＯＳＦＥＴの遮断動作を速く終了するため、ターンオフがソフトになり、低雑音のスイッチングを行える。
【００３９】
更に、ドレインをグランド端子に接続し、ソースとボディを前記制御回路用グランドに接続し、ゲートを前記電源端子もしくはこの電源端子と同極性の電圧を有する部分に接続した第８のＭＯＳＦＥＴは、電源端子とグランド端子間に正常にバッテリが接続された場合にはオン状態となり制御回路用グランドとグランド端子を接続し、バッテリが逆接続された場合にはオフ状態となり、制御回路用グランドとグランド端子を切離し、制御回路用グランドと電源端子間に存在する寄生ダイオードを介して流れる電流を阻止する。
【００４０】
また、本発明に係る半導体装置では、パワーＭＯＳＦＥＴの領域は、基板１０１側から順に第１導電型の第１半導体層と該第１半導体層よりも低濃度の第１導電型の第２半導体層としたことにより、パワーＭＯＳＦＥＴのドレイン端子を基板側から取り出すことを可能にし、パワーＭＯＳＦＥＴ領域の周辺部に表面から前記第１半導体層まで達する高濃度の第１導電型の第３半導体層は、同一半導体基板上の制御回路領域の第２導電型の半導体層と、パワーＭＯＳＦＥＴのボディおよび第４半導体層との間のリーク電流のストッパとして働く。制御回路領域の第２導電型の第４の半導体層と第５の半導体層で囲まれる第１導電型の第１の半導体層の複数の島状領域はそれぞれ制御回路用素子形成部となり、表面から前記半導体基板まで達する第１導電型の第６半導体層は、前記島状領域の各々を更に電気的に分離することを可能にする。
【００４１】
第４半導体層の所要部分の表面に設けた高濃度の第１導電型の第７半導体層は、制御回路用素子の低抵抗埋込み層として働くので素子特性が向上する。
【００４２】
また、前記第１半導体層を、半導体基板に第４半導体層形成前に設けた第１導電型の不純物のわき上がり層と、前記第７半導体層とから構成することにより、パワーＭＯＳＦＥＴ領域に形成された第４半導体層を第１導電型の層で容易に貫通することができ、第２半導体層と基板との間の導通が取れる。
【００４３】
更に、前記制御回路領域の第６半導体層により分離された少なくとも１つの島状領域の第４半導体層と第５半導体層をパワーＭＯＳＦＥＴ領域に形成したパワーＭＯＳＦＥＴのソース電位に電気的に接続し、第６半導体層により分離された他の少なくとも１つの島状領域の第４半導体層と第５半導体層を制御回路のグランドに電気的に接続することにより、前者の島状領域は負電位への変化が可能となり、パワーＭＯＳＦＥＴのソースと共に電位が変化するプルダウン素子用として好適に使用でき、負出力維持電圧の絶対値を大きくでき誘導性負荷を高速に遮断できる。
【００４４】
また、前記制御回路領域の第６半導体層により分離された少なくとも１つの島状領域であって、第４半導体層と第５半導体層とを制御回路のグランドに電気的に接続した島状領域に、ドレインがグランド端子に接続され、ソースとボディが制御回路のグランドに接続され、ゲートが電源端子に接続されたＭＯＳＦＥＴを設けることにより、このＭＯＳＦＥＴはバッテリ逆接続した場合にオフ動作し、正常に接続した場合にオンするバッテリ逆接続保護動作を行うことができる。
【００４５】
次に、本発明に係る半導体装置の実施例につき、添付図面を参照しながら以下詳細に説明する。
【実施例１】
【００４６】
図１は本発明に係る半導体装置の第１の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図であり、図２は図１に示した駆動回路の入出力波形図である。図１において、参照符号５０は本発明の半導体装置を示し、この半導体装置５０の電源端子３１にはバッテリ４１の一方の端子が接続され、バッテリ４１の他方の端子はグランド端子３０に接続されると共に、ソレノイドやモータ等の誘導性負荷４０を介して出力端子３３に接続される。
【００４７】
また、本実施例の半導体装置５０の内部回路は、ハイサイドスイッチとして使用するパワーＭＯＳＦＥＴ１と、このパワーＭＯＳＦＥＴ１のゲートを制御する制御回路とを備えている。すなわち、半導体装置５０の内部回路は、電源端子３１にドレインが接続されると共にソースが出力端子３３に接続されたＮチャネルのパワーＭＯＳＦＥＴ１と、パワーＭＯＳＦＥＴ１のゲート・ソース間にそれぞれドレインとソースが接続されたＮチャネルＭＯＳＦＥＴ３と、ドレインがパワーＭＯＳＦＥＴ１のゲートにダイオード８を介して接続されると共にソースが制御回路のグランドライン（第１グランドライン）３４を介してグランド端子３０に接続されたＮチャネルＭＯＳＦＥＴ２と、出力がＭＯＳＦＥＴ２のゲートに接続されたインバータ２１と、ソースとドレインが電源端子３１とＭＯＳＦＥＴ３のゲートにそれぞれ接続されたＰチャネルＭＯＳＦＥＴ４と、パワーＭＯＳＦＥＴ１のゲートに接続された昇圧回路１９と、電源端子３１とパワーＭＯＳＦＥＴ１のゲートとの間にアノード同士が接続されたダイオード１２，１３の直列回路と、出力端子３３に接続される第２グランドライン３６とパワーＭＯＳＦＥＴ１のゲートとの間にカソード同士が接続されたダイオード２６，２７の直列回路と、ＭＯＳＦＥＴ３のゲート・ソース間に接続された抵抗１７と、入力側が入力端子３２に接続されると共に出力側が昇圧回路の入力とＭＯＳＦＥＴ４のゲートとインバータ２１の入力に接続された入力信号処理回路３５と、から構成される。なお、入力信号処理回路３５には、図示しないが、レベルシフト回路、過熱保護回路、過電流保護回路、等が内蔵されている。
【００４８】
このように、半導体装置５０はパワーＭＯＳＦＥＴ１をソースフォロア接地にしたハイサイドスイッチと、これを制御するＭＯＳＦＥＴ２，３，４や昇圧回路１９等からなる制御回路とで構成され、図２に示すような入出力特性を有する。なお、図２は図１に示したように誘導性負荷４０と電圧ＶDDのバッテリ４１を接続した半導体装置５０の、入力端子３２における入力電圧波形と出力端子３３における出力電圧波形とを示す入出力特性図である。すなわち、図２に示すように入力端子３２に例えば５Ｖの電圧を印加すると、入力信号処理回路３５を介して昇圧回路１９に入力された電圧は、昇圧回路１９によってバッテリ４１の電源電圧ＶDD以上に昇圧されてパワーＭＯＳＦＥＴ１のゲートに印加され、パワーＭＯＳＦＥＴ１をオン状態にする。電源電圧ＶDD以上の十分高いゲート電圧で駆動するため、パワーＭＯＳＦＥＴ１は１００ｍΩ程度以下の低いオン抵抗となり、出力端子３３はほぼ電源電圧ＶDDと同じ電圧になる。なお、昇圧回路１９の具体的回路構成例としては、例えば、ＰＣＩＭ’８８のプロシーディングズ、第３２〜４０頁(PCIM'88 PROCEEDINGS, pp.32-40（非特許文献１参照）)の中に記載されているチャージポンプ回路を好適に使用することができる。図１において、ダイオード１２はパワーＭＯＳＦＥＴ１のゲートが電源端子３１の電圧ＶDD以上に昇圧できるようにするために設けてあり、ダイオード２６，２７はパワーＭＯＳＦＥＴ１のゲート保護ダイオードである。
【００４９】
パワーＭＯＳＦＥＴ１をオフするためには、図２に示すように入力端子３２の入力電圧ＶINを０Ｖに下げて、昇圧回路１９の動作を停止させる。この時、ＭＯＳＦＥＴ２のゲートに入力信号処理回路３５及びインバータ２１を介して高電位（例えば５Ｖ）が印加されるためＭＯＳＦＥＴ２がオンする。また、入力信号処理回路３５を介してＭＯＳＦＥＴ４のゲートは低電位（例えば０Ｖ）になるため、ＭＯＳＦＥＴ４がオンしてＭＯＳＦＥＴ３を駆動するので、ＭＯＳＦＥＴ３もオンする。
【００５０】
ここで、出力端子３３の立ち下げのためにＭＯＳＦＥＴ２とＭＯＳＦＥＴ３を使用するのは、以下の理由による。出力端子３３の電圧ＶOUTが、ＭＯＳＦＥＴ２に関しては式(1)の範囲において、ＭＯＳＦＥＴ３に関しては式(2)の範囲において、パワーＭＯＳＦＥＴ１を遮断できなくなるためである。
【００５１】
【数１】
2004173292.tif 000003
上式において、ＶDDは電源端子３１の電圧、Ｖth(1)とＶth(3)は各々パワーＭＯＳＦＥＴ１とＭＯＳＦＥＴ３のしきい電圧、Ｖf(8)はダイオード８の順方向電圧、Ｖon(2)とＶon(4)はＭＯＳＦＥＴ２とＭＯＳＦＥＴ４のオン電圧である。
【００５２】
更に詳細に説明すれば、以下の通りである。ＭＯＳＦＥＴ２がオンしてもパワーＭＯＳＦＥＴ１のゲート電圧をほぼグランド端子３０の電位となる電圧（Ｖon(2)＋Ｖf(8)）までしか下げられないので、出力端子３３の電圧ＶOUTが逆起電力によってこのグランド端子の電圧すなわち接地に近い電圧（Ｖon(2)＋Ｖf(8)）よりもＶth(1)低い電位に低下するとパワーＭＯＳＦＥＴ１がオンするため、ＭＯＳＦＥＴ２では遮断できなくなる。
【００５３】
また、ＭＯＳＦＥＴ３のソース電位は、パワーＭＯＳＦＥＴ１がオン状態のときに出力端子３３の電圧すなわちほぼ電源電圧ＶDDとなっているので、ＭＯＳＦＥＴ４をオンにしてもＭＯＳＦＥＴ３のゲート電位はＶDD−Ｖon(4)と、ＭＯＳＦＥＴ３のソース電位よりも低く、ＭＯＳＦＥＴ３をオンできない。ＭＯＳＦＥＴ３がオンするためには、ソース電位はゲート電位よりもＶth(3)以上低くなければならない。従って、ＭＯＳＦＥＴ３は出力端子３３の電圧ＶOUTが電源電圧に近い電圧（ＶDD−Ｖon(4)−Ｖth(3)）よりも高いとパワーＭＯＳＦＥＴ１を遮断できなくなる。
【００５４】
すなわち、ＭＯＳＦＥＴ２はパワーＭＯＳＦＥＴ１をオン状態からオフにし、出力端子電圧ＶOUTが低下して上記のグランド端子電圧に近い電圧までの範囲でパワーＭＯＳＦＥＴ１を遮断し続ける動作を実行でき、ＭＯＳＦＥＴ３はＭＯＳＦＥＴ２によってパワーＭＯＳＦＥＴ１がオフしてから出力端子電圧ＶOUTが上記電源電圧に近い電圧となってから動作し、そして出力端子電圧ＶOUTがグランド端子レベル以下の負電圧になってもパワーＭＯＳＦＥＴ１をオフし続ける動作を実行できる。なお、ダイオード８は、パワーＭＯＳＦＥＴ１のゲート電位が負電圧になった場合にグランド端子３０からＭＯＳＦＥＴ２のソース・ドレイン間に存在する寄生ダイオードを介して流れる電流を阻止して、パワーＭＯＳＦＥＴ１のゲート電圧が出力端子電圧に従って負電圧となることを可能にするためのものであり、ＭＯＳＦＥＴ２のソース側にダイオード８を接続してもよい。
【００５５】
次に、負出力維持電圧について説明する。本実施例の半導体装置５０の負荷が誘導性負荷４０であるため、パワーＭＯＳＦＥＴ１を遮断すると誘導性負荷４０の両端に逆起電力が発生する。このため誘導性負荷４０に流れる出力電流ＩOUTは流れ続け、図２に示すように出力端子３３の電圧ＶOUTはクランプ用ダイオード１３が降伏しパワーＭＯＳＦＥＴ１がオンするまで低下する。この時の出力電圧が負出力維持電圧ＶSUSとなり、ダイオード１３の降伏電圧をＢＶ(13)、ダイオード１２の順方向電圧をＶf(12)とすると、次式で表される。
【００５６】
【数２】
2004173292.tif 000004
この後、誘導性負荷４０を流れる出力電流ＩOUTは減少し、この電流が流れなくなると出力端子電圧ＶOUTはゼロボルトになる。ここで、誘導性負荷４０のインダクタンス成分をＬL、抵抗成分をＲLとすると、誘導性負荷４０に流れる出力電流ＩOUTの遮断時間ｔoffは、式(4)で表されるため、負出力維持電圧ＶSUSが大きいほど、遮断時間ｔoffを小さくすることができる。
【００５７】
【数３】
2004173292.tif 000005
図１１に示した従来回路では、本実施例のＭＯＳＦＥＴ３に相当するＮチャネルＭＯＳＦＥＴ７２のゲートが本実施例の第１グランドライン３４に相当するグランドに接続されていたため、負出力維持電圧ＶSUSをＭＯＳＦＥＴ７２のゲート・ソース間耐圧よりも大きくすることができなかった。このため、遮断時間ｔoffの短縮が制限されていた。これに対して本実施例では、ＭＯＳＦＥＴ３のゲートは抵抗１７を介して出力端子３３に接続されているため、ＭＯＳＦＥＴ３のゲート電圧を第１グランドライン３４の電圧より低くできる分だけ負出力維持電圧ＶSUSの値を大きくすることができる。このため、遮断速度の高速化が可能となる。例えば、本実施例の場合、バッテリ４１の電圧ＶDD＝１２Ｖ、ダイオード１３の降伏電圧ＢＶ(13)＝４４Ｖ、ダイオード１２の順方向電圧Ｖf(12)＝０．６Ｖ、パワーＭＯＳＦＥＴ１のしきい電圧Ｖth(1)＝２Ｖとすると、式(3)より負出力維持電圧ＶSUSは約−３５Ｖと大きい値にできる。このため、パルス幅変調駆動を行う場合には、パルス幅の最小値の制約を受けてパルス幅の制御範囲が制限されるという問題を解決することができる。
【００５８】
また、従来回路では、パワーＭＯＳＦＥＴ７０のゲートとグランドの間に制御用のＰチャネルＭＯＳＦＥＴ７５のソースとゲートが接続されていたため、パワーＭＯＳＦＥＴ７０のゲート電圧は制御用ＭＯＳＦＥＴ７５のゲート耐圧（通常２０Ｖ程度）により制限されていた。このため、電源電圧ＶDDとして２４Ｖ以上のバッテリを使用し、かつ、パワーＭＯＳＦＥＴ７０のオン抵抗を小さくするためにパワーＭＯＳＦＥＴ７０のゲートを更に２４Ｖ以上の高電圧で駆動するということはできなかった。これに対して、本実施例の半導体装置５０ではパワーＭＯＳＦＥＴ１のゲート電圧はＭＯＳＦＥＴ２，３のゲート耐圧により制限されないので、ＭＯＳＦＥＴ２，３としてドレイン・ソース間耐圧が７０Ｖ程度の高耐圧ＭＯＳＦＥＴを使用できる。このため、バッテリ４１に２４Ｖ以上の高い電圧を使用でき、しかも、パワーＭＯＳＦＥＴ１のゲート電圧は昇圧回路１９により電源端子３１の電圧より８Ｖ程度昇圧した電圧を印加できるので、パワーＭＯＳＦＥＴ１のオン抵抗も小さくできるという利点がある。
【００５９】
尚、図１の回路例では、ダイオード１２，１３をアノード同士が接続された直列回路としたが、順番を入れ替えてカソード同士が接続された直列回路としてもよい。また、クランプ用ダイオード１３は所望の耐圧が得られるように複数のダイオードを直列接続して構成したものを用いてもよい。
【００６０】
ここで図９に、本実施例の半導体装置５０を構成するパワーＭＯＳＦＥＴ１及びＭＯＳＥＦＥＴ２，３，４等の主要素子の断面構造を示す。尚、図９において参照符号の番号が同じでアルファベットが異なる半導体層領域は、同じ製造プロセス工程で形成されるけれども電気的に分離されている領域であることを示し、参照符号の番号が同じでもアルファベットが付いていない半導体層は、同じ製造プロセス工程で形成されることだけを示している。
【００６１】
本実施例の半導体装置５０は、アンチモン又は砒素を不純物とした抵抗率０．０２Ω・ｃｍ〜０．００２Ω・ｃｍ程度の高濃度Ｎ型半導体基板１０１上に、抵抗率３Ω・ｃｍ程度のＰ型エピタキシャル層１０３ａ，１０３ｂを２０μｍ程度形成し、この上に抵抗率１Ω・ｃｍ程度のＮ型エピタキシャル層１０５ａ〜１０５ｄを１２μｍ程度形成し、前記Ｐ型エピタキシャル層を１０３ａと１０３ｂの領域に分離するために、Ｐ型エピタキシャル層の形成前に５×１０14ｃｍ-2程度のリンを半導体基板１０１の所定領域にホトレジストマスク等を用いて選択的にイオン打込みして形成した高濃度Ｎ型埋込み層１０２ａと、Ｐ型エピタキシャル層を形成後にＰ型エピタキシャル層の所定領域に選択的に拡散形成したアンチモンを不純物とした層抵抗２０Ω／□程度の高濃度Ｎ型埋込み層１０４ａとを更に熱拡散を行って接続する。或いは、高濃度Ｎ型埋込み層１０４ａを熱拡散で形成時に同時に高濃度Ｎ型埋込み層１０２ａと接続するようにしてもい。また、前記Ｎ型エピタキシャル層を１０５ａ〜１０５ｄの領域に分離するために、層抵抗３Ω／□程度の高濃度Ｐ型拡散層１０８ａと１０８ｂを、半導体表面からＰ型エピタキシャル層１０３ａと１０３ｂに各々到達するように形成することにより、パワーＭＯＳＦＥＴ１と分離された制御回路用の複数の島領域を形成することができる。
【００６２】
図９において、高濃度Ｎ型半導体領域１０１，１０２ａ，１０４ａ，１０７ａにより分離され、Ｐ型エピタキシャル層１０３ｂと高濃度Ｐ型拡散層１０８ｂで構成されるＰ型半導体領域を図１に示した第１グランドライン３４の領域とし、Ｐ型エピタキシャル層１０３ａと高濃度Ｐ型拡散層１０８ａで構成されるＰ型半導体領域を図１に示した出力端子３３に接続される第２グランドライン３６の領域とし、パワーＭＯＳＦＥＴ１は高濃度Ｎ型半導体領域１０１と高濃度Ｎ型埋込み層１０２ａ，１０４ａ並びにＮ型エピタキシャル層領域１０５ａをドレイン、多結晶シリコン層１１０をゲート電極、Ｎ型拡散層１１３をソース、Ｐ型拡散層１１１をチャネル拡散層（ボディ）とすることにより形成し、パワーＭＯＳＦＥＴ１のソース用アルミ電極１１４ａは第２グランド領域となる高濃度Ｐ型拡散層１０８ａにも接続する。また、ＭＯＳＦＥＴ２とＭＯＳＦＥＴ３は、それぞれＮ型拡散層１１３をソース、Ｐ型拡散層１１１をチャネル拡散層、Ｎ型エピタキシャル層１０５ｃ，１０５ｂをドレインとする縦型の高耐圧ＮチャネルＭＯＳＦＥＴであり、ＭＯＳＦＥＴ２はＰ型エピタキシャル層１０３ｂと高濃度Ｐ型拡散層１０８ｂからなる第１グランド領域により素子分離され、ＭＯＳＦＥＴ３はＰ型エピタキシャル層１０３ａと高濃度Ｐ型拡散層１０８ａからなる第２グランド領域により素子分離される。ＭＯＳＦＥＴ４はＰ型拡散層１１２をソースとドレイン、低濃度Ｐ型拡散層１１５を高耐圧化用のオフセットドレイン領域とする横型の高耐圧ＰチャネルＭＯＳＦＥＴであり、ＭＯＳＦＥＴ１０は図１の要部回路には示していないが同一チップ上で必要に応じて使用でき、Ｎ型拡散層１１３をソースとドレインとする横型のＮチャネルＭＯＳＦＥＴでＣＭＯＳ回路に使用する。なお、参照符号１０６は酸化膜等の絶縁膜である。
【００６３】
このような断面構造を有することにより、本実施例の半導体装置５０では、ＭＯＳＦＥＴ３を素子分離している第２グランド領域のＰ型半導体層領域１０３ａ，１０８ａの電位が、パワーＭＯＳＦＥＴ１のソース（図１の出力端子３３）の電位と一緒に変動するため、第１グランド領域（図１の制御回路用グランドライン３４）を構成するＰ型半導体層領域１０３ｂ，１０８ｂよりも出力端子３３の電位が下がってもパワーＭＯＳＦＥＴ１を遮断させるようにＭＯＳＦＥＴ３をオン状態に保つことができる。
【００６４】
また、第２グランド領域（図１の出力端子３３に接続される第２グランドライン３６）とパワーＭＯＳＦＥＴ１のドレインである導体基板１０１（図１の電源端子３１に接続される）との耐圧は、高濃度の拡散層同士が接していないため８０Ｖ以上の高耐圧設計ができ、更に、第１グランド領域と第２グランド領域との間には、これらのグランド領域よりも高い電位（図１の電源端子３１の電圧）に保たれた高濃度のＮ型領域１０１，１０２ａ，１０４ａ，１０７ａが存在するため、Ｐ型層領域１０３ａ，１０８ａからなる第２グランド領域は、半導体基板１０１に対しても８０Ｖ以上低い電位に設定できる。従って、第２グランド領域は、Ｐ型層領域１０３ｂ，１０８ｂからなる第１グランド領域よりも高電位になっても低電位になっても、両グランド領域間に存在する寄生トランジスタが動作することはない。
【００６５】
また、ＭＯＳＦＥＴ４は、ドレイン側に低濃度のＰ型オフセット領域１１５を設けてあるので、ドレイン・ソース間耐圧を４０Ｖ以上に容易に設定することができる。例えば、負出力維持電圧ＶSUSを図１で試算したように−３５Ｖとするには、電源端子電圧が１２Ｖの場合、ＭＯＳＦＥＴ４の耐圧は４７Ｖ以上の耐圧に設定することにより実現することができる。ＭＯＳＦＥＴ２およびＭＯＳＦＥＴ３は、図９に示したように高耐圧化が容易な縦型ＭＯＳＦＥＴを用いることができるため、ドレイン・ソース間耐圧は７０Ｖ以上が容易に得られる。従ってバッテリ４１として、車載用に通常用いられる１２Ｖ或いは２４Ｖのバッテリを使用する場合、パワーＭＯＳＦＥＴ１のゲート電圧はＭＯＳＦＥＴ２，３のドレイン・ソース間耐圧によって制限されずに昇圧することが可能である。
【００６６】
なお、上記製造プロセスの条件の数値は一例であって、これに限るものではなく、必要とする耐圧に応じて適宜変更可能であることは言うまでもない。
【実施例２】
【００６７】
図３は本発明に係る半導体装置の第２の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図３において実施例１の図１に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では電源端子３１に接続された電圧レギュレータ２０が設けられ、この電圧レギュレータ２０の定電圧出力ライン３９とパワーＭＯＳＦＥＴ１のゲート間にアノード同士が接続されたダイオード１２，１４の直列回路が接続される点と、ＰチャネルＭＯＳＦＥＴ４のソースが電圧レギュレータ２０の定電圧出力ライン３９に接続されると共にドレインがダイオード９を介してＭＯＳＦＥＴ３のゲートに接続されている点とが実施例１の構成と相違する。
【００６８】
このように本実施例の半導体装置５１は、電圧レギュレータ２０により例えば５Ｖの定電圧を発生させ、この定電圧出力ライン３９に、負出力維持電圧ＶSUSを決定するクランプ用ダイオード１４のカソードを接続しているため、負出力維持電圧ＶSUSの値が変動せずに安定する。また、ＭＯＳＦＥＴ４のソースを定電圧出力ライン３９に接続しているため、ＭＯＳＦＥＴ３がパワーＭＯＳＦＥＴ１を遮断することができなくなる出力端子電圧ＶOUTの範囲は、定電圧出力ライン３９の電圧をＶDD0とすると、前述した式(2)の代わりに次式のようになる。
【００６９】
【数４】
2004173292.tif 000006
なお、本実施例でＭＯＳＦＥＴ４のソースとＭＯＳＦＥＴ３のゲート間に設けたダイオード９は、出力端子３３が定電圧出力ライン３９の電圧ＶDD0より高くなる場合に、ＭＯＳＦＥＴ４のドレイン・ボディ間に存在する寄生ダイオードが順バイアスされて出力端子３３から抵抗１７を通り定電圧出力ライン３９に電流が流入することを防止する働きをする。
【００７０】
また、本実施例ではＭＯＳＦＥＴ４のソースが電源端子３１より電圧が低い定電圧出力ライン３９に接続してあるため、負出力維持電圧ＶSUSの絶対値を大きくするために必要なＭＯＳＦＥＴ４のドレイン・ソース間耐圧ＢＶDSS(4)が小さくてすむという利点がある。すなわち、図１の構成では負出力維持電圧ＶSUSの絶対値は式(6)を満足する必要があったが、本実施例では式(7)を満足すればよい。従って、本実施例での負出力維持電圧ＶSUSは式(8)となる。
【００７１】
【数５】
2004173292.tif 000007
さらに、電圧ＶDD0は定電圧出力ライン３９の電圧であるため、実施例１のようにバッテリ４１の電圧ＶDDを直接使用する場合に比べて負出力維持電圧ＶSUSの変動が低減され、遮断速度の変動が小さくなるという利点がある。その他の点に関しては、図１の実施例と同様の効果があることは勿論である。
【００７２】
なお、負出力維持電圧ＶSUSを決定するクランプ用ダイオード１４と逆流防止用ダイオード１２の直列回路は、グランド端子３０と出力端子３３の間に接続配置することも可能である。この場合の負出力維持電圧ＶSUSは、上式(8)においてＶDD0＝０Ｖとして設計できる。
【００７３】
また、負出力維持電圧を決定するダイオード１４，１２を図３のように定電圧出力ライン３９とパワーＭＯＳＦＥＴ１のゲートとの間に接続配置し、さらに図１のように電源端子３１とパワーＭＯＳＦＥＴ１のゲートとの間にアノード同士が接続されたダイオード１２とクランプ用ダイオード１３の直列回路を接続配置した場合には、通常の負出力維持電圧ＶSUSの値はクランプ用ダイオード１４により一定に保ち、なおかつ、クランプ用ダイオード１３により電源端子３１と出力端子３３の間に過電圧が印加されてもパワーＭＯＳＦＥＴ１が破壊することがないように保護することが可能となる。尚、それぞれのクランプ用ダイオード１３，１４の耐圧は所望の値のものを用いればよい。例えば、定電圧出力ライン３９の電圧を５Ｖ、バッテリ４１の電圧を１２Ｖ、負出力維持電圧ＶSUSを−３５Ｖ、パワーＭＯＳＦＥＴ１の耐圧を７０Ｖ程度とすれば、クランプ用ダイオード１４の耐圧は３７．４Ｖに、クランプ用ダイオード１３の耐圧は６５Ｖに設定すればよい。また、クランプ用ダイオード１３，１４は、所望の必要耐圧を得られるように複数のダイオードを直列接続してクランプ用ダイオードとして構成したものを用いてもよい。
【００７４】
また、ＭＯＳＦＥＴ４のソースは５Ｖの定電圧出力ライン３９に接続されているので、ＭＯＳＦＥＴ４の耐圧は、電源端子電圧が１２Ｖの場合で、負出力電圧ＶSUSを−３５Ｖを実現するのに、実施例１の場合と異なり４０Ｖ程度の低い耐圧に設定すればよい。
尚、本実施例の半導体装置５１の断面構造に関しては、実施例１と同様であるので説明を省略する。
【実施例３】
【００７５】
図４は本発明に係る半導体装置の第３の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図４において実施例１の図１に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では入力信号処理回路３５に更に追加の１出力を設け、この追加の１出力を入力とするインバータ２２と、ゲートがインバータ２２の出力に接続されると共にソースが電源端子３１に接続されるＰチャネルＭＯＳＦＥＴ２５と、ＭＯＳＦＥＴ３のゲート・ソース間の抵抗１７の代わりにドレインがＭＯＳＦＥＴ３のゲートに接続されると共にソースがＭＯＳＦＥＴ３のソースに接続されたＮチャネルＭＯＳＦＥＴ２３と、このＭＯＳＦＥＴ２３のゲート・ソース間に接続された抵抗２４と、が設けられ、かつ、ＭＯＳＦＥＴ２５のドレインがＭＯＳＦＥＴ２３のゲートに接続された構成となっている点が実施例１の構成と相違する。
【００７６】
このように構成される本実施例の半導体装置５２では、図１に示した抵抗１７の代わりに設けたＭＯＳＦＥＴ２３が次のように動作してＭＯＳＦＥＴ３を遮断する。入力端子３２が高電位になると、入力信号処理回路３５の追加の１出力がインバータ２２を介して低電位となって、ＭＯＳＦＥＴ２５のゲートに印加される。このためＭＯＳＦＥＴ２５がオンしてＭＯＳＦＥＴ２３のゲートを駆動するので、ＭＯＳＦＥＴ２３がオンし、ＭＯＳＦＥＴ３を遮断する。また、入力端子３２が低電位になると、入力信号処理回路３５とインバータ２２を介してＭＯＳＦＥＴ２５に印加されるゲート電圧は高電位となるため、ＭＯＳＦＥＴ２５がオフし、ＭＯＳＦＥＴ２３のゲートに蓄積された電荷は抵抗２４を介して放電されるのでＭＯＳＦＥＴ２３もオフする。一方、この時ＭＯＳＦＥＴ４のゲートに印加される入力信号処理回路３５の出力は低電位であるため、ＭＯＳＦＥＴ４がオンしてＭＯＳＦＥＴ３のゲートを駆動するので、ＭＯＳＦＥＴ３もオンする。その他の点に関しては、図１で示した実施例１と同じ構成および半導体構造であるため、同様の作用および効果があることは勿論である。
【実施例４】
【００７７】
図５は本発明に係る半導体装置の第４の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図４において実施例２の図３に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではドレインが電源端子３１に接続されると共にソースが逆流防止用のダイオード１２のアノードに接続されたＮチャネルＭＯＳＦＥＴ６と、カソード同士が接続されたダイオード１４，１５と、カソードが電源端子３１に接続されると共にアノードがダイオード１５のアノードに接続されたダイオード１３と、カソードがダイオード１３のアノードに接続されると共にアノードが電圧レギュレータ２０の定電圧出力ライン３９に接続されたダイオード１６と、ＭＯＳＦＥＴ６のゲート・ソース間に接続された抵抗１８と、を設け、クランプ用ダイオード１４のアノードがＭＯＳＦＥＴ６のゲートに接続配置されている点が実施例３の構成と相違する。
【００７８】
このように構成した本実施例の半導体装置５３では、ＭＯＳＦＥＴ６によって負出力維持電圧ＶSUSを保つための電流が供給されるので、ダイオード１３，１４，１５，１６の素子サイズを小さくすることができる。なお、抵抗１８は出力端子電圧ＶOUTが負出力維持電圧ＶSUS以上のときにＭＯＳＦＥＴ６をオフにする働きをする。
【００７９】
本実施例での通常の負出力維持電圧ＶSUSは、クランプ用ダイオード１４が降伏する電圧値により決まり、式(9)で表される。ただし、バッテリ４１の電源電圧が高くなり過ぎ、パワーＭＯＳＦＥＴ１の耐圧よりも、電源端子３１に印加される電源電圧ＶDDと負出力維持電圧ＶSUSとの差が大きくなった場合に、パワーＭＯＳＦＥＴ１を保護するために最大負出力維持電圧ＶSUSmaxを式(10)のように設定している。
その他の点に関しては、図３の実施例と同様の効果があることは勿論である。
【００８０】
【数６】
2004173292.tif 000008
【実施例５】
【００８１】
図６は本発明に係る半導体装置の第５の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図６において実施例４の図５に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例では図５における抵抗１８の代わりにＮチャネルＭＯＳＦＥＴ２８を使用している点が相違する。このＭＯＳＦＥＴ２８は、チャネル幅ＷがＭＯＳＦＥＴ６よりも小さく、そのドレイン及びゲートをＭＯＳＦＥＴのゲートに接続すると共にソースをＭＯＳＦＥＴ６のソースに接続してＭＯＳＦＥＴ６とのカレントミラーを構成している。
【００８２】
このように構成した本実施例の半導体装置５４では、ダイオード１３，１４，１５，１６に流れるブレークダウン電流が図５の構成よりも少なく、この少ないブレークダウン電流で所望の負出力維持電圧ＶSUSを得ることができる。従って、実施例４よりもダイオード１３，１４，１５，１６の素子サイズを更に小さくできるという利点がある。
【実施例６】
【００８３】
図７は本発明に係る半導体装置の第６の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図７において実施例４の図５に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではソースをパワーＭＯＳＦＥＴ１のゲートに、ドレインをダイオード８のアノードに、ゲートを出力端子３３にそれぞれ接続したＰチャネルＭＯＳＦＥＴ５を新たに設けている点が実施例４と相違する。
【００８４】
このように構成した本実施例の半導体装置５５では、パワーＭＯＳＦＥＴ１のゲート・ソース間電圧がＭＯＳＦＥＴ５のしきい電圧以下になると、ＭＯＳＦＥＴ２によるパワーＭＯＳＦＥＴ１の遮断動作は終了するため、パワーＭＯＳＦＥＴ１のターンオフ特性がソフトになり雑音が小さくなるという効果がある。
【００８５】
尚、ＭＯＳＦＥＴ２がパワーＭＯＳＦＥＴ１のゲート電荷を放電することによりパワーＭＯＳＦＥＴ１の遮断動作ができなくなる出力端子３３の電圧ＶOUTの範囲は、本実施例の場合、実施例１で述べた式(1)の範囲ではなく、式(11)の範囲となる。但し、式(11)においてＶon(5)はＭＯＳＦＥＴ５のオン電圧である。
【００８６】
【数７】
2004173292.tif 000009
また、本実施例の場合、出力端子３３と電源端子３１との間で短絡不良が発生すると、ＭＯＳＦＥＴ５がオフするためＭＯＳＦＥＴ２に電流が流れなくなる。従って、ＭＯＳＦＥＴ２が過電流かつ過電圧の状態になって素子破壊に至ることを防止できるという効果がある。
【実施例７】
【００８７】
図８は本発明に係る半導体装置の第７の実施例を示し、誘導性負荷を駆動する駆動回路の要部回路図である。尚、説明の便宜上、図８において実施例６の図７に示した構成部分と同一の構成部分については、同一の参照符号を付してその詳細な説明は省略する。すなわち、本実施例ではドレインがグランド端子３０に、ソースが第１グランドライン３４に、ゲートが電源端子３１にそれぞれ接続されたオン抵抗の低い（例えば１０Ω程度）ＭＯＳＦＥＴ７を新たに設けている点が相違する。尚、図中に示したダイオード２９は寄生ダイオードであり、第１グランドライン３４と電源端子３１との間に構造上必ず入る素子で、これまでの実施例１〜６の半導体装置においても存在するものである。この寄生ダイオード２９は、図９において示したＰ型層１０３ｂ，１０８ｂからなる第１グランド領域と、Ｎ型領域１０１，１０２ａ，１０４ａ，１０７ａとの間で形成される。
【００８８】
このように構成された本実施例の半導体装置５６は、バッテリ４１が図８に示すように正常に接続されている場合にはＭＯＳＦＥＴ７がオン状態となるため、第１グランドライン３４とグランド端子３０は同電位となり、図７の実施例と同じ動作をする。これに対し、ユーザがバッテリ４１を誤って逆接続した場合にはＭＯＳＦＥＴ７のゲートに負電圧が印加されることになるのでオフ状態となり、グランド端子３０と第１グランドライン３４との間が切り離されるので、グランド端子３０から寄生ダイオード２９を通って過電流が流れることはない。このため、バッテリ４１の逆接続に起因する過電流による素子破壊を防止することができる。なお、バッテリ４１が逆接続された場合には、出力端子３３からパワーＭＯＳＦＥＴ１のドレイン・ボディ間に存在する寄生ダイオードを通って電源端子３１に流れる電流も存在するが、この電流は誘導性負荷４０に存在する寄生抵抗により抑えられるため、本実施例においては問題とならない。従って、本実施例の誘導性負荷を駆動する半導体装置５６は、バッテリの逆接続保護を実現することができる。
【００８９】
ここで、図８に示したバッテリの逆接続保護を行なうためのＭＯＳＦＥＴ７と、第１グランド３４との半導体構造を、図１０に断面構造図で示す。尚、その他の断面構造に関しては図９と同じであり、製造プロセス条件も同じである。図１０に示すように、ＭＯＳＦＥＴ７は図９におけるＭＯＳＦＥＴ２，３と同じ縦型ＭＯＳＦＥＴである。ＭＯＳＦＥＴ７のソース１１３ａとボディ１１１ａとをアルミ電極１１４ｄを用いて、第１グランド領域となるＰ型層領域１０８ｂに接続し、ＭＯＳＦＥＴ７のドレイン電極１１４ｅは図８の半導体装置５６のグランド端子３０に接続（不図示）し、ＭＯＳＦＥＴ７のゲート電極となる多結晶シリコン層１１０ａは図８の電源端子３１またはこれと同極性の電圧ラインに接続（不図示）する。
【００９０】
このように接続することにより、バッテリが正しい極性で半導体装置５６に接続されている場合には、ＭＯＳＦＥＴ７はオン状態となりグランド端子３０の電位と第１グランド領域の電位とは等しい。これに対して、バッテリが逆接続された場合には、ゲートに負電圧が印加されるのでＭＯＳＦＥＴ７はオフ状態となり、グランド端子３０と第１グランド領域とは切り離される。本実施例の場合、ＭＯＳＦＥＴ７のドレイン・ソース間耐圧は７０Ｖ以上であるため、バッテリの逆接続保護電圧も７０Ｖ程度以上が得られる。
【００９１】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定するものではなく、例えば前記実施例では、ＭＯＳＦＥＴ２，３，７等は高耐圧が容易に達成できる縦型ＭＯＳＦＥＴを用いて説明したが、横型のＭＯＳＦＥＴやバイポーラトランジスタ（この場合、ドレインはコレクタ、ゲートはベース、ソースはエミッタと置き換える）を用いても同様の効果が得られ、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。
【図面の簡単な説明】
【００９２】
【図１】本発明に係る半導体装置の第１の実施例を示す誘導性負荷駆動回路図である。
【図２】図１に示した誘導性負荷駆動回路の入出力特性を示す波形図である。
【図３】本発明に係る半導体装置の第２の実施例を示す誘導性負荷駆動回路図である。
【図４】本発明に係る半導体装置の第３の実施例を示す誘導性負荷駆動回路図である。
【図５】本発明に係る半導体装置の第４の実施例を示す誘導性負荷駆動回路図である。
【図６】本発明に係る半導体装置の第５の実施例を示す誘導性負荷駆動回路図である。
【図７】本発明に係る半導体装置の第６の実施例を示す誘導性負荷駆動回路図である。
【図８】本発明に係る半導体装置の第７の実施例を示す誘導性負荷駆動回路図である。
【図９】図１に示した半導体装置の要部断面構造図である。
【図１０】図８に示した半導体装置の要部断面構造図である。
【図１１】従来の誘導性負荷駆動回路を示す要部回路図である。
【符号の説明】
【００９３】
１…パワーＭＯＳＦＥＴ、
２，３，６，７，１０，２３，２８…ＮチャネルＭＯＳＦＥＴ、
４，５，２５…ＰチャネルＭＯＳＦＥＴ、
８，９，１２，１３，１４，１５，１６，２６，２７…ダイオード、
１７，１８，２４…抵抗、
１９…昇圧回路、
２０…レギュレータ、
２９…寄生ダイオード、
２１，２２…インバ−タ、
３０…グランド端子、
３１…バッテリ電源端子、
３２…入力端子、
３３…出力端子、
３４…制御回路のグランドライン（第１グランドライン）、
３５…入力信号処理回路、
３６…第２グランドライン
３９…定電圧出力ライン、
４０…誘導性負荷、
４１…バッテリ、
１０１…高濃度Ｎ形シリコン基板、
１０２ａ，１０４ａ〜１０４ｅ…Ｎ形埋込層、
１０３ａ，１０３ｂ…Ｐ形エピタキシャル層、
１０５ａ〜１０５ｅ…Ｎ形エピタキシャル層、
１０６…絶縁膜、
１０７ａ〜１０７ｄ，１１３，１１３ａ…Ｎ型拡散層、
１０８ａ，１０８ｂ，１０９，１１１，１１１ａ，１１２…Ｐ形拡散層、
１１５…低濃度Ｐ型拡散層、
１１０，１１０ａ…多結晶シリコン層、
１１４，１１４ａ…アルミ電極層、
１１４ｃ，１１４ｄ…アルミ電極層（第１グランド）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成16年1月7日(2004.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドレインが電源端子に接続され、ソースが出力端子に接続された縦型パワーＭＯＳＦＥＴと、
前記パワーＭＯＳＦＥＴのゲートと制御回路用グランドとの間に配置されて入力端子の電圧に基づいて前記パワーＭＯＳＦＥＴをオフするための第１のＭＯＳＦＥＴと、
前記パワーＭＯＳＦＥＴのゲートと前記出力端子との間に配置されて前記入力端子の電圧に基づいて前記パワーＭＯＳＦＥＴをオフするための第２のＭＯＳＦＥＴと、
前記パワーＭＯＳＦＥＴのゲートに接続されて前記入力端子の電圧に基づいて前記パワーＭＯＳＦＥＴをオンするゲート充電回路とを有し、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとは、前記パワーＭＯＳＦＥＴのドレイン領域である第１導電型の半導体層で分離された第２導電型の半導体領域にそれぞれ形成された半導体装置。
【請求項２】
請求項１において、
前記第２のＭＯＳＦＥＴが形成される第２導電型の半導体領域は、前記パワーＭＯＳＦＥＴのソースと接続されることを特徴とする半導体装置。
【請求項３】
請求項１または２において、
前記出力端子は、前記制御回路用グランドに対して正または負の電圧を出力しうることを特徴とする半導体装置。
【請求項４】
第１導電型の第１半導体領域と、
前記第１半導体領域上に形成された第２乃至第４半導体領域とを有し、
前記第１半導体領域をドレインとし、前記第２半導体領域に形成された第１導電型の第５半導体領域をソースとしてパワーＭＯＳＦＥＴが形成され、
前記パワーＭＯＳＦＥＴのゲートと制御回路用グランドとの間に配置され、前記パワーＭＯＳＦＥＴをオフするための第１のＭＯＳＦＥＴが前記第２半導体領域に形成され、
前記パワーＭＯＳＦＥＴのゲートとソースとの間に配置され、前記パワーＭＯＳＦＥＴをオフするための第２のＭＯＳＦＥＴが前記第３半導体領域に形成され、
前記第２半導体領域と前記第３半導体領域とは、前記第１半導体領域と電気的に接続された第１導電型の第６半導体領域により分離された半導体装置。
【請求項５】
請求項４において、
前記第３半導体領域は、前記第５半導体領域と接続されることを特徴とする半導体装置。
【請求項６】
請求項３または４において、
前記パワーＭＯＳＦＥＴのソースは、前記制御回路用グランドに対して正または負の電圧を出力しうることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記第１導電型はｎ型であり、第２導電型はｐ型であることを特徴とする半導体装置。
【請求項８】
第１導電型の同一半導体基板上に縦型パワーＭＯＳＦＥＴと該ＭＯＳＦＥＴのゲートを制御する制御回路とを少なくとも有する半導体装置であって、
前記パワーＭＯＳＦＥＴの領域は、基板側から順に、第１導電型の第１半導体層と該第１半導体層よりも低濃度の、第１導電型の第２半導体層とを有すると共にパワーＭＯＳＦＥＴ領域の周辺部に表面から前記第１半導体層まで達する前記第２半導体層より高濃度の第１導電型の第３半導体層を有し、
前記制御回路領域は、基板側から順に、第２導電型の第４半導体層と第１導電型の前記第２半導体層とを有すると共に、前記第２半導体層を島状に分離して複数の島状領域を構成するために、表面から第４半導体層に達する該第４半導体層より高濃度の第２導電型の第５半導体層を有する半導体装置において、
少なくとも１つの前記島状領域を他の島状領域とから分離するように、表面から前記半導体基板まで達する前記第２半導体層より高濃度の第１導電型の第６半導体層を設けたことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
2004173292.tif 000024
【図５】
2004173292.tif 000025
【図６】
2004173292.tif 000026
【図７】
2004173292.tif 000027
【図８】
2004173292.tif 000028
【図９】
2004173292.tif 000029
【図１０】
2004173292.tif 000030
【図１１】
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