(57)【要約】    【課題】  電力消費を最小化できるデジタル遅延固定ループを提供すること。    【解決手段】  ソースクロック、遅延モニタリングクロック、基準クロックを生成するクロック生成手段と、複数の単位遅延を備え、前記ソースクロック及び遅延モニタリングクロックを遅延させる遅延グループを備える第1及び第2遅延ラインと、該第2遅延ラインの出力を入力とし、実際のクロック経路の遅延成分をモデリングする遅延モデルと、該遅延モデルからのフィードバッククロックの位相と前記基準クロックの位相とを比較する位相比較手段と、該位相比較手段の比較結果に応じて前記第1及び第2遅延ラインの遅延量を制御する遅延制御手段と、前記遅延制御手段の出力に応じて、前記ソースクロック及び遅延モニタリングクロックを前記第1及び第2遅延ラインの前記遅延グループのうちの各々いずれか1つに選択的に提供する第1及び第2クロック入力制御手段とを備える。【選択図】  図5
2004364252.tif 000002
【特許請求の範囲】
【請求項１】
ソースクロック、遅延モニタリングクロック、基準クロックを生成するクロック生成手段と、
分離された複数のクロックラインに対応してグループ化されたプログラム可能な複数の単位遅延を備え、前記ソースクロック及び遅延モニタリングクロックを遅延させる遅延グループを備えた第1遅延ライン及び第2遅延ラインと、
該第2遅延ラインの出力を入力とし、実際のクロック経路の遅延成分をモデリングする遅延モデルと、
該遅延モデルから出力されるフィードバッククロックの位相と前記基準クロックの位相とを比較する位相比較手段と、
該位相比較手段の比較結果に応じて前記第1及び第2遅延ラインの遅延量を制御する遅延制御手段と、
該遅延制御手段の出力に応じて、前記ソースクロック及び前記遅延モニタリングクロックを、前記第1遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する第1クロック入力制御手段、及び第2遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する第2クロック入力制御手段と
を備えていることを特徴とするデジタル遅延固定ループ。
【請求項２】
前記第1クロック入力制御手段が、
各々の前記遅延グループに対応する前記遅延制御手段の出力を論理和演算して遅延グループ選択信号を生成する複数の論理和ロジックと、
前記遅延グループ選択信号に応じて、前記ソースクロックを前記第1遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する複数の第1制御ロジックとを備えていることを特徴とする請求項1に記載のデジタル遅延固定ループ。
【請求項３】
前記第2クロック入力制御手段が、
各々の前記遅延グループに対応する前記遅延制御手段の出力を論理和演算して遅延グループ選択信号を生成する複数の論理和ロジックと、
前記遅延グループ選択信号に応じて、前記遅延モニタリングクロックを前記第2遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する複数の第1制御ロジックとを備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。
【請求項４】
前記第1クロック入力制御手段が、
リード区間信号に応じて、前記ソースクロックを前記第1制御ロジックの入力端に提供する第2制御ロジックをさらに備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。
【請求項５】
前記第2制御ロジックが、
前記リード区間信号及び前記ソースクロックを入力とするNANDゲートと、
該NANDゲートの出力を入力とするインバータとを備えていることを特徴とする請求項4に記載のデジタル遅延固定ループ。
【請求項６】
前記第1制御ロジックが、
該当する遅延グループに対応する前記遅延グループ選択信号及び前記ソースクロックを入力とするNANDゲートと、
該NANDゲートの出力を入力とするインバータとを備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。
【請求項７】
前記論理和ロジックが、
該当する遅延グループに対応する前記遅延制御手段の出力を入力とするNORゲートと、
該NORゲートの出力を反転させるインバータとを備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。
【請求項８】
前記論理和ロジックが、
電源電圧及び充/放電ノードの間に接続され、リセット信号をゲート入力とするPMOSトランジスタと、
前記充/放電ノード及び接地の間に接続され、該当する遅延グループに対応する前記遅延制御手段の出力を入力とする複数のNMOSトランジスタと、
前記充/放電ノードに接続されたラッチとを備えていることを特徴とする請求項2に記載のデジタル遅延固定ループ。
【請求項９】
前記論理和ロジックが、
各々の前記遅延グループに対応する前記遅延制御手段の出力とともに、前記各々の遅延グループに隣接する遅延グループに対応する前記遅延制御手段の境界出力値とをさらに論理和演算することを特徴とする請求項2、7、または8のうちのいずれかの項に記載のデジタル遅延固定ループ。
【請求項１０】
前記遅延制御手段が、
前記位相比較手段の比較結果に応じて、シフト制御信号を生成するシフトレジスタ制御器と、
前記シフト制御信号に応じて、前記第1及び第2遅延ラインの遅延量を決定するシフトレジスタとを備えていることを特徴とする請求項1に記載のデジタル遅延固定ループ。
【請求項１１】
前記第1クロック入力制御手段が、
該当する遅延グループの下位グループに対応するシフトレジスタの特定位置のラッチ値及び該当する遅延グループの上位グループに対応するシフトレジスタの特定位置のラッチ値を排他的論理和演算し、前記遅延グループ選択信号を生成する複数の排他的論理和ロジックと、
前記遅延グループ選択信号に応じて、前記ソースクロックを前記第1遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する複数の第3制御ロジックとを備えていることを特徴とする請求項10に記載のデジタル遅延固定ループ。
【請求項１２】
前記排他的論理和ロジックが、
前記上位グループに対応する前記シフトレジスタの特定位置のラッチ値を入力とする第1インバータと、
該第1インバータの出力及び前記下位グループに対応する前記シフトレジスタの特定位置のラッチ値を入力とするNANDゲートと、
該NANDゲートの出力を入力とする第2インバータとを備えていることを特徴とする請求項11に記載のデジタル遅延固定ループ。
【請求項１３】
前記シフトレジスタの前記特定位置のラッチ値が、該当する前記遅延グループの前記上位グループ又は下位グループに対応する前記シフトレジスタのラッチのうち、境界に存在するラッチを除外したラッチのラッチ値であることを特徴とする請求項11または請求項12に記載のデジタル遅延固定ループ。
【請求項１４】
複数の前記排他的論理和ロジックのうち、最下位の前記遅延グループに対応する前記排他的論理和ロジックが、一方の入力端に電源電圧が印加され、
複数の前記排他的論理和ロジックのうち、最上位の前記遅延グループに対応する前記排他的論理和ロジックが、一方の入力端に接地電圧が印加されることを特徴とする請求項11または請求項12に記載のデジタル遅延固定ループ。
【請求項１５】
前記クロック生成手段が、
外部クロックをバッファし、前記外部クロックの立ち上がりエッジ又は立ち下がりエッジに同期した前記ソースクロックを生成するクロックバッファと、
前記ソースクロックを分周し、前記遅延モニタリングクロック及び前記基準クロックを生成するクロック分周器とを備えていることを特徴とする請求項1に記載のデジタル遅延固定ループ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路の遅延固定ループ(delay locked loop；以下、DLLとも記す)に関し、特にデジタルDLL(digital DLL)に関する。
【背景技術】
【０００２】
通常、システムや回路においてクロックは動作タイミングを合わせるためのレファレンスとして用いられ、エラーなく、より速い動作を保証するためにも用いられる。外部から入力されるクロックが内部で用いられるときに内部回路による時間遅延(クロックスキューという)が生じるが、こうした時間遅延を補償して内部クロックが外部クロックと同じ位相を有するようにするために、DLLが用いられる。
【０００３】
一方、DLLは従来の位相固定ループ(PLL)に比べて、雑音の影響を受け難いという長所から、SDRAM(Synchronous DRAM)、DDR SDRAM(Double Data Rate Synchronous DRAM）をはじめとする同期式半導体メモリにおいて広く用いられており、とりわけデジタルDLLの一種であるレジスタ制御DLL(register controlled DLL)が最も一般的に用いられている。
【０００４】
同期式半導体メモリ素子において、レジスタ制御DLLは基本的に、外部クロックを受信してクロック経路及びデータ経路の遅延成分を補償し、予めネガティブ遅延を反映させることによって、データの出力を外部クロックと同期させるように機能する。
【０００５】
図1は従来技術に係るSDRAMのレジスタ制御DLLを示すブロック図である。
【０００６】
図1に示したように、従来技術に係るSDRAMのレジスタ制御DLLは、外部クロックCLKをバッファして外部クロックCLKの立ち上がりエッジ(または立ち下がりエッジ)に同期したソースクロックclkを生成するクロックバッファ10と、ソースクロックclkを1/M(Mは正数であり、通常M=8)に分周して遅延モニタリングクロックfb＿div及び基準クロックrefを生成するクロック分周器11と、ソースクロックclkが入力され、プログラム可能な複数の単位遅延を備えた遅延ライン12と、遅延モニタリングクロックfb＿divが入力され、プログラム可能な複数の単位遅延を備えた、遅延ライン12と同様の構成のダミー遅延ライン13と、遅延ライン12及びダミー遅延ライン13の遅延量を決定するシフトレジスタ17と、ダミー遅延ライン13の出力が入力され、実際のクロック経路の遅延成分をモデリングする遅延モデル15と、遅延モデル15から出力されたフィードバッククロックfb＿dmの位相と基準クロックrefの位相とを比較する位相比較器16と、位相比較器16の比較結果に応じてシフトレジスタ17のシフト方向を制御するシフトレジスタ制御器18とを備えている。
【０００７】
ここで、遅延モデル15は、実際のクロックバッファ10、データ出力バッファ(図示せず)、クロック信号ライン(図示せず)などの遅延時間または経路と同じ遅延条件を有する。
【０００８】
以下、上記のように構成された従来技術に係るレジスタ制御DLLの動作の概略を説明する。
【０００９】
まず、クロック分周器11は、ソースクロックclkを1/Mに分周し、外部クロックCLKのM番目のクロック毎に同期する基準クロックref及び遅延モニタリングクロックfb＿divを生成する。基準クロックref及び遅延モニタリングクロックfb＿divは、通常、互いに反対の位相を有するが、必ずしもそうでなくてもよい。一方、クロック分周器11は、DLLの電流消費を減らし、動作周波数の増大による制御ロジックの複雑化を回避するために用いられたものであって、DLLでは必ずしも使用しなくてもよい。
【００１０】
初期動作時に遅延モニタリングクロックfb＿divは、ダミー遅延ライン13の単位遅延1つのみ(シフトレフトを基本とする方式の場合)を通過した後、遅延モデル15を経由し、所定の遅延量だけ遅延されて出力される。
【００１１】
一方、位相比較器16は基準クロックrefの立ち上がりエッジと遅延モデル15の出力クロックfb＿dmの立ち上がりエッジとを比較し、シフトレジスタ制御器18は位相比較器16の比較結果に応じて、シフトレジスタ17のシフト方向を制御するシフト制御信号SR、SLを出力する。
【００１２】
そして、シフトレジスタ17は、シフト制御信号SR、SLに応じて、遅延ライン12及びダミー遅延ライン13を構成する複数の単位遅延のうちの1つの単位遅延をイネーブルさせることによって、遅延ライン12及びダミー遅延ライン13による遅延量を決定する。この場合、シフト制御信号SR(shift right)がイネーブルされると、シフトレジスタの値を1ビットずつ右に移動させ、シフト制御信号SL(shift left)がイネーブルされると、シフトレジスタの値を1ビットずつ左に移動させる。
【００１３】
その後、続けて遅延モデル15の出力クロックfb＿dmと基準クロックrefとを比較しながら、2つのクロックが最小のジッタを有する瞬間に遅延固定がなされる。この場合、DLLドライバ14から出力されるDLLクロックclk＿dllは、外部クロックCLKに同期してデータ出力をイネーブルさせることができる。
【００１４】
図2は図1の遅延ライン12の内部構成を示す回路図である。図1のダミー遅延ライン13も同様の構成を有する。
【００１５】
図2に示したように、遅延ライン12はn個の単位遅延UD1、…、UDnを備えて構成されている。各単位遅延UDiは、入力クロックclk＿inを一方の入力とし、シフトレジスタ17から出力される遅延選択信号Reg＿1、…、Reg＿n-3、Reg＿n-2、Reg＿n-1、Reg＿nのそれぞれを他方の入力とする第1NANDゲートNAND100と、第1NANDゲートNAND100の出力を一方の入力とし、前段の単位遅延UDi-1の出力を他方の入力とする第2NANDゲートNAND101と、第2NANDゲートNAND101の出力を入力とするインバータINV100とから構成されている。ただし、最初の単位遅延DU1には、前段に単位遅延がないため、前段の単位遅延の出力の代りに供給電源電圧VDDが入力される。
【００１６】
単位遅延UD4を例として説明すると、遅延選択信号Reg＿n-3が論理レベルハイである場合、第1NANDゲートNAND100は、イネーブルされて入力クロックclk＿inを反転させて出力し、第2NANDゲートNAND101及びインバータINV100が入力クロックclk＿inを一定時間の間遅延させて出力する。一方、遅延選択信号Reg＿n-3が論理レベルローである場合、第1NANDゲートNAND100がディスエーブルされて入力クロックclk＿inを遮断し、第1NANDゲートNAND100の出力は論理レベルハイを維持するため、第2NANDゲートNAND101及びインバータINV100は、前段の単位遅延UD3の出力を一定時間の間遅延させて出力する。
【００１７】
図3は図1のシフトレジスタ17の内部構成を示す回路図である。
【００１８】
図3に示したように、シフトレジスタ17はn個のステージから構成される。図3には4つのステージのみを示す。遅延選択信号Reg＿2を生成するステージを例に説明すると、各ステージはNANDゲートNAND102及びインバータINV101から構成された反転ラッチLと、シフト信号sre、sro、slo、sleによって制御されて反転ラッチLにラッチされた値を変更するスイッチ部Sと、対応するステージの反転ラッチLの正出力Qと前段のステージの反転ラッチの負出力/Qとを論理演算する論理演算部Cとを備える。
【００１９】
ここで、ラッチLは初期化信号であるリセット信号resetbを一方の入力とし、負出力/Qを他方の入力とするNANDゲートNAND102と、NANDゲートNAND102の出力である正出力Qを入力として負出力/Qを出力するインバータINV101とから構成されている。初期化時の全ての反転ラッチLの正出力Qは論理レベルハイである。
【００２０】
スイッチ部Sは、反転ラッチLの正出力端Qに接続され、前段のステージの反転ラッチLの負出力/Qをゲート入力とするNMOSトランジスタM4と、反転ラッチLの負出力端/Qに接続され、次段のステージの反転ラッチLの負出力/Qをゲート入力とするNMOSトランジスタM3と、奇数シフトライト信号sroに制御されてNMOSトランジスタM3とともに反転ラッチLの負出力端/Qと接地との間に選択的に経路を生成するNMOSトランジスタM1と、偶数シフトレフト信号sleに制御されてMOSトランジスタM4とともに反転ラッチLの正出力端Qと接地との間に選択的に経路を生成するNMOSトランジスタM2とを備えている。一方、前段のステージ及び次段のステージのスイッチ部Sは、シフト信号sre、sro、slo、sleのうちの偶数シフトライト信号sre及び奇数シフトレフト信号sloによって制御される。
【００２１】
そして、論理演算部Cは対応するステージの反転ラッチLの正出力Qを一方の入力とし、前段のステージのラッチの負出力/Qを他方の入力とするNANDゲートNAND103と、NANDゲートNAND103の出力を入力とするインバータINV102とから構成されている。
【００２２】
上記のように構成されているシフトレジスタ17は、初期化動作時にリセット信号resetbによって全ステージの反転ラッチLの値が論理レベルハイに設定され、これによって、遅延選択信号Reg＿1、Reg＿2、…、Reg＿nは「1、0、…、0」の形態で現れ（1、0はそれぞれ論理レベルハイ、ローを表す）、その後シフト動作を行なって、いずれか1つの遅延選択信号Reg＿iを論理レベルハイで出力する。
【００２３】
従って、図2に示す遅延ライン12においては、いずれか1つの単位遅延のみイネーブルされて意味のある入力クロックclk＿inが入力され、残りの単位遅延は入力されたクロックclk＿inに対して負荷として作用する。
【００２４】
図4は、従来技術に係るシフトレジスタ17、遅延ライン12及びダミー遅延ライン13を模式的に示すブロック図である。
【００２５】
図4において、シフトレジスタ17から出力された遅延選択信号Reg＿7が論理レベルハイ（H）であり、残りの遅延選択信号Reg＿i（i≠7）はいずれも論理レベルロー（L）であると仮定すると、遅延ライン12及びダミー遅延ライン13の単位遅延のうち、7番目の単位遅延UD7がイネーブルされ、ソースクロックclk及び遅延モニタリングクロックfb＿divはそれぞれ単位遅延UD7に入力され、それぞれ遅延ライン12及びダミー遅延ライン13を通過する。
【００２６】
この場合、単位遅延UD7を除外した残りの単位遅延UDi（i≠7）は、遅延選択信号がいずれも論理レベルローの状態であるため、クロック信号clk及び遅延モニタリングクロックfb＿divに対する負荷として作用する。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
上記した負荷による電力消費は、256M DDR SDRAMの場合、100〜200MHzクロックの正常動作領域において、2〜4mAの電流増加が生じるという問題がある。
【００２８】
一方、同期式メモリ素子において、レジスタ制御DLLは主にデータの出力動作と関係が深いが、従来のレジスタ制御DLLの場合、リード動作でないときにも遅延ラインが駆動されるため、不要な電力消費が発生するという問題があった。
【００２９】
また、従来のレジスタ制御DLLは上記のような電力消費の問題以外にもシグナルインテグリティ(signal integrity)が不十分である問題がある。すなわち、クロックバッファ10が非常に大きい負荷を駆動しなければならないため、クロックバッファ10の出力信号が、電源電圧の変化によって大きく変化するという問題があった。
【００３０】
こうした問題は、レジスタ制御DLLのみならず、他の方式のデジタルDLLにおいても発生する。
【００３１】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、電力消費を最小化できるデジタル遅延固定ループを提供することにある。
【課題を解決するための手段】
【００３２】
上記目的を達成するために、本発明に係るデジタル遅延固定ループは、ソースクロック、遅延モニタリングクロック、基準クロックを生成するクロック生成手段と、分離された複数のクロックラインに対応してグループ化されたプログラム可能な複数の単位遅延を備え、前記ソースクロック及び遅延モニタリングクロックを遅延させる遅延グループを備える第1遅延ライン及び第2遅延ラインと、該第2遅延ラインの出力を入力とし、実際のクロック経路の遅延成分をモデリングする遅延モデルと、該遅延モデルから出力されるフィードバッククロックの位相と前記基準クロックの位相とを比較する位相比較手段と、該位相比較手段の比較結果に応じて前記第1及び第2遅延ラインの遅延量を制御する遅延制御手段と、該遅延制御手段の出力に応じて、前記ソースクロック及び前記遅延モニタリングクロックを、前記第1遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する第1クロック入力制御手段、及び第2遅延ラインの前記遅延グループのうちのいずれか1つに選択的に提供する第2クロック入力制御手段とを備えていることを特徴とする。
【発明の効果】
【００３３】
遅延ラインの全ての単位遅延にクロックが入力されると、常に全ての単位遅延はクロックバッファが駆動しなければならない負荷として作用し、これによって不要な電流消費が増加するのに対して、本発明によれば、遅延ラインを複数の遅延グループに分け、遅延制御部の出力を利用して複数の遅延グループのうちのいずれか1つを選択的に駆動せしめることができ、クロックバッファが駆動しなければならない負荷を減らすことができる。一方、ソースクロックを入力される遅延ラインは、実質的にリード動作時にのみ必要であるので、本発明では、リード区間信号によって制御されてソースクロックを遅延ラインに伝達することができる制御ロジックをさらに配置することによって、電流消費をさらに減らすことができる。
【００３４】
以上のように、本発明によれば、デジタルDLLの不要な電流消費を大きく低減することができ、これによって、同期式半導体メモリをはじめとする半導体チップの電力消費を減らす効果を奏する。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の最も好ましい実施の形態を添付する図面を参照して説明する。
【００３６】
図5は本発明の実施の形態に係るSDRAMのデジタル遅延固定ループ（以下、デジタルDLLと記す）の構成を示すブロック図である。
【００３７】
図5に示したように、本実施の形態に係るデジタルDLLは、クロックバッファ20、クロック分周器21、遅延ライン22、ダミー遅延ライン23、遅延モデル25、位相比較器26、遅延制御部27、第1クロック入力制御部28、及び第2クロック入力制御部29を備えている。ここで、クロックバッファ20は、外部クロックCLKをバッファして外部クロックCLKの立ち上がりエッジ(または立ち下がりエッジ)に同期したソースクロックclkを生成し、クロック分周器21は、ソースクロックclkを1/M(Mは正数であり、通常M=8)に分周して遅延モニタリングクロックfb＿div及び基準クロックrefを生成する。遅延ライン22は、分離された複数のクロックラインに対応してグループ化されたプログラム可能な複数の単位遅延を備え、ソースクロックclkを遅延させ、ダミー遅延ライン23は、遅延ライン22と同様に構成されており、分離された複数のクロックラインに対応してグループ化されたプログラム可能な複数の単位遅延を備え、遅延モニタリングクロックfb＿divを遅延させる。遅延モデル25は、ダミー遅延ライン23の出力を入力とし、実際のクロック経路の遅延成分をモデリングし、位相比較器26は、遅延モデル25から出力されたフィードバッククロックfb＿dmの位相と基準クロックrefの位相とを比較する。遅延制御部27は、位相比較器26の比較結果に応じて遅延ライン22及びダミー遅延ライン23の遅延量を制御し、第1クロック入力制御部28は、遅延制御部27の出力に応じてソースクロックclkを遅延ライン22の遅延グループのうちのいずれか1つに選択的に提供し、第2クロック入力制御部29は、遅延制御部27の出力に応じて遅延モニタリングクロックclkを遅延ライン22の遅延グループのうちのいずれか1つに選択的に提供する。
【００３８】
図5に示すデジタルDLLがレジスタ制御DLLである場合、遅延制御部27は、位相比較器26の比較結果によって、シフト制御信号SL、SRを生成するシフトレジスタ制御器31と、シフト制御信号SL、SRに応じて遅延ライン22及びダミー遅延ライン23の各単位遅延に対する遅延選択信号を出力して遅延ライン22及びダミー遅延ライン23の遅延量を決定するシフトレジスタ30とによって構成される。
【００３９】
一方、基準クロックref及び遅延モニタリングクロックfb＿divは、通常、互いに反対の位相を有するが、必ずしもそうでなくてもよい。そして、クロック分周器21はDLLの電流消費を減らし、動作周波数の増加による制御ロジックの複雑化を回避するために用いられるものであって、デジタルDLLでは必ずしも使用しなくてもよい。
【００４０】
そして、遅延ライン22及びダミー遅延ライン23は、それぞれi個の遅延グループDG1〜DGiからなり、各遅延グループDGk（k=1〜i）は、第1及び第2クロック入力制御部28、29から出力された各クロックを伝送する各クロックラインに接続された複数の単位遅延から構成されている。
【００４１】
図6は、図5の遅延ライン22と第1クロック入力制御部28の一部を示す回路図である。ダミー遅延ライン23及び第2クロック入力制御部29の構成も同様である。
【００４２】
図6に示したように、遅延ライン22は図2に示した従来技術と同じ数の単位遅延UDから構成され、各単位遅延UDの内部構成も図2に示した従来技術と同様である。もちろん、単位遅延UDを図2と異なるように構成してもよい。そして、遅延ライン22はi個の遅延グループDG1、…DGi-1、DGiから構成され、各遅延グループDG1〜DGiはj個の単位遅延UDから構成されている。ここで、1つの遅延グループDGkに属する単位遅延UDは全て1つのクロックラインClk＿kに接続され、遅延グループDGk（k=1〜i）毎に別のクロックラインClk＿k（k=1〜i）が存在する。
【００４３】
一方、第1クロック入力制御部28は、遅延グループ制御信号C<1:i>に応じて、入力クロックclk＿inを1つの遅延グループDGk（k=1〜i）のクロックラインに提供する制御ロジック60をi個だけ備えている。例えば、最後の遅延グループDGiに対応する制御ロジック60は、遅延グループ制御信号Ci及び入力クロックclk＿inを入力とするNANDゲートNAND104と、NANDゲートNAND104の出力を入力とするインバータINV103とを備えている。もし、遅延グループ制御信号Ciが論理レベルハイに活性化されると、入力クロックclk＿inはNANDゲートNAND104及びインバータINV103を経由してCLK＿iとして出力されてi番目の遅延グループDGiのクロックラインに供給される。この場合、他の遅延グループに対応する制御ロジックは、いずれもディスエーブルされて入力クロックclk＿inが遅延グループに伝達されない。遅延グループ制御信号C<1:i>については後述する。
【００４４】
図7は、図5の遅延ライン22、ダミー遅延ライン23、遅延制御部27、第1及び第2クロック入力制御部28、29を概念的に示す回路図であって、遅延ライン22及びダミー遅延ライン23はそれぞれ12個の単位遅延UDから構成され、これらを3つの遅延グループにグループ化した場合を例示するものである。
【００４５】
図7に示したように、通常、遅延制御部27の出力は、いずれか1つの単位遅延に対応する値のみが論理レベルハイHとなり、他の値は論理レベルローLとなる。遅延制御部27の出力は、第1ないし第3論理和ロジック71、72、73に分かれて出力され、第1ないし第3論理和ロジック71、72、73はそれぞれ入力された信号を論理和演算して遅延グループ制御信号C1、C2、C3として出力する。
【００４６】
一方、遅延グループ制御信号C1、C2、C3は、遅延ライン22及びダミー遅延ライン23の各遅延グループに対応する制御ロジック60a、60bに入力されて特定の遅延グループを選択する。制御ロジック60a、60bは図6の制御ロジック60に相当するため、その説明は省略する。
【００４７】
図7は右から6番目の単位遅延UD6が選択される場合を示しており、この場合遅延グループ制御信号C2が論理レベルハイに活性化され、残りの遅延グループ制御信号C1、C3は論理レベルローに不活性化される。これによって、遅延グループ制御信号C2によって制御される制御ロジックがイネーブルされ、該当する遅延グループDG2のクロックラインを駆動し、残りの制御ロジックはディスエーブルされて該当する遅延グループDG1、DG3のクロックラインにはクロックが伝達されない。
【００４８】
結局、単位遅延UD6を介してクロックclk、fb＿divが入力され、遅延ライン22及びダミー遅延ライン23を通過するが、この場合、遅延グループDG1及びDG3のクロックラインにはクロックclk、fb＿divが伝達されないため、クロック信号に対して負荷として作用することはない。これによって、電流消費を減らすことができる。また、クロックバッファ20によって駆動すべき負荷が減り、クロックバッファ20の出力信号が電源電圧の変化によって大きく変化することを防止し、シグナルインテグリティを確保できる。
【００４９】
一方、前述した本回路による電流消費の低減効果は、遅延ライン22の単位遅延UDの数が多いほど、そして遅延グループDGの数が多いほど増大する。例えば、遅延ライン22を100個の単位遅延UDから構成し、これを10個の遅延グループDGに分けた場合、10個の制御ロジック60aが必要である。従って、クロックバッファ20が10個の制御ロジック60aを駆動し、またこの10個の制御ロジック60aが計10個の単位遅延UDを駆動するため、充/放電を誘発する負荷キャパシタは計20個となる。これは従来に比べて、負荷キャパシタが1/5に減少されたことを意味し、電流消費も従来の1/5に減少されることを意味する。
【００５０】
そして、第1ないし第3論理和ロジック71、72、73において、各々の遅延グループに対応する遅延制御部27の出力値のみならず、下位の遅延グループの境界出力値をさらに論理和演算しているが、これは遅延グループの境界で遅延制御部27の出力値が変化したときに現れる誤動作を防止するためである。
【００５１】
一方、第1クロック入力制御部28には、リード区間信号rdに応答してソースクロックclkを選択的に通過させるための制御ロジック70をさらに備えてもよい。制御ロジック70はソースクロックclkとリード区間信号rdを入力とするNANDゲートNAND105と、NANDゲートNAND105の出力を入力とするインバータINV104とによって構成される。
【００５２】
もし、メモリチップにリード命令が入力されてリード区間信号rdが論理レベルハイに活性化されると、NANDゲートNAND105がイネーブルされてインバータとして動作し、インバータINV104を介してソースクロックclkがそのまま出力される。一方、リード区間信号rdが論理レベルローにディスエーブルされると、NANDゲートNAND105がディスエーブルされ、即ちNANDゲートNAND105の出力が常にハイレベルとなってインバータINV104の出力は常にローレベルになり、ソースクロックclkは遮断される。
【００５３】
従って、遅延ライン22はDLLクロックclk＿dllが必要なリード動作時にのみ駆動され、DLLクロックclk＿dllが実質的に不要な区間では駆動されないため、不要な電流消費を減らすことができる。一方、ダミー遅延ライン23はリード動作と関係なく、常にジッタをモニタし、再びリード命令が入力された場合にも遅延固定状態が維持される。
【００５４】
第1クロック入力制御部28に、上記した制御ロジック70を追加しない場合には、第1及び第2クロック入力制御部28、29は同じ構成となるので、第1ないし第3論理和ロジック71、72、73を共用することができる。
【００５５】
図8は図7の第1ないし第3論理和ロジック71、72、73の第1の具体例を示す回路図であって、第1ないし第3論理和ロジック71、72、73はいずれも同じ回路で具体化できる。
【００５６】
図8に示した論理和ロジックは、遅延制御部27から出力された遅延グループの遅延選択信号Reg＿i*j、Reg＿i*j-1、…、Reg＿i*(j-1)+1を入力とするNORゲートNOR100と、NORゲートNOR100の出力を反転させて遅延グループ選択信号Ciを出力するインバータINV105とから構成されている。もちろん、これはORゲートを用いて具体化することもできる。
【００５７】
図9は、図7の第1ないし第3論理和ロジック71、72、73の第2の具体例を示す回路図であって、第1ないし第3論理和ロジック71、72、73はいずれも同じ回路で具体化できる。
【００５８】
図9に示した論理和ロジックは、電源電圧Vdd及びノードN1の間に接続され、リセット信号resetbをゲート入力とするPMOSトランジスタと、ノードN1及び接地Vssの間に接続され、それぞれ遅延選択信号Reg＿i*j、Reg＿i*j-1、…、Reg＿i*(j-1)+1をゲート入力とする複数のNMOSトランジスタと、2つのインバータINV106、INV107から構成されてノードN1の電位を格納する反転ラッチとを備えている。
【００５９】
リセット信号resetbが論理レベルローに活性化されると、反転ラッチに格納された値が論理レベルローに初期化され、この状態で遅延選択信号Reg＿i*j、Reg＿i*j-1、…、Reg＿i*(j-1)+1のうちのいずれか1つでも論理レベルハイに活性化されると、ノードN1が放電されて遅延選択信号Ciは論理レベルハイに活性化される。
【００６０】
図10は遅延選択信号Ciを生成する回路の一例を示す回路図であって、第1ないし第3論理和ロジック71、72、73を用いず、他の手段で遅延選択信号Ciを生成する場合を示している。
【００６１】
この手段は、他のデジタルDLLには適用されず、レジスタ制御DLLにのみ適用される。レジスタ制御DLLの場合、図5に示したように、遅延制御部27がシフトレジスタ制御器31及びシフトレジスタ30によって構成される。また、本発明において、シフトレジスタ30の構成は図3に示したシフトレジスタ17と同様である。
【００６２】
図10に示した回路は、遅延制御部27の出力を用いず、シフトレジスタ30のラッチ値を用いている。シフトレジスタ30のラッチ101は、正出力端Qと負出力端/Qを有する(図3と同様)。初期状態で全てのラッチの負出力端/Qは論理レベルローLの状態を示し、シフトレフト動作が始まると1ビットずつ論理レベルハイ値が左にシフトされる。図10は右から9番目のラッチまでシフトレフトが行なわれた状態を示しており、この場合は10番目の単位遅延が選択される。
【００６３】
このように、シフトレジスタ30のラッチ値は、連続的な状態を示すため、遅延ラインの遅延グループに対応するように、シフトレジスタ30のラッチをグループ化し、前段の遅延グループの特定位置のラッチ値と次段の遅延グループの特定位置のラッチ値とを排他的論理和演算することによって、ラッチ値が変わる遅延グループを選択することができる。
【００６４】
また、図10では遅延グループ選択信号C2が活性化される場合を示しており、排他的論理和ロジック100によって下位グループの「最上位ラッチ−１」のラッチ値と上位グループの「最下位ラッチ＋１」のラッチ値とを排他的論理和演算する場合を示している。このように、各グループの境界ラッチ値を使用しないのはシフトレジスタ30の相互に隣接するラッチ値によって遅延選択信号が決定されるため、境界ラッチ値を用いる場合、所望しない遅延グループが選択され、所望の遅延グループが選択されない場合が発生し得るためである。
【００６５】
例えば、排他的論理和ロジック100は、上位グループの特定位置のラッチ値を入力とするインバータINV108と、インバータINV108の出力及び下位グループの特定位置のラッチ値を入力とするNANDゲートNAND106と、NANDゲートNAND106の出力を入力とするインバータINV109とによって構成できる。このような排他的論理和ロジック100は簡易的な排他的論理和ロジックであって、正確な排他的論理和ロジックではないが、初期動作時にシフトレジスタ30がシフトレフトを行なう特性を利用して本回路では排他的論理和ゲートと同じ動作を行わせることができる。一方、最下位グループに対応する排他的論理和ロジックの場合は、下位グループがないため、NANDゲートの一方の入力端に電源電圧Vddを印加し、最上位グループに対応する排他的論理和ロジックの場合は、上位グループがないため、NANDゲートの一方の入力端に接地電圧Vssを印加すればよい。
【００６６】
尚、本発明は、本実施の形態に限定されるものではない。本発明の趣旨から逸脱しない範囲内で種々の変更を実施することが可能である。
【００６７】
例えば、前述した実施の形態ではレジスタ制御DLLの場合を一例として説明したが、本発明は他の方式のデジタルDLLにも適用できる。
【００６８】
また、前述した実施の形態ではSDRAMのデジタルDLLを一例として説明したが、本発明のデジタルDLLは他の同期式半導体メモリやその他の同期式ロジックにも適用できる。例えば、DDR SDRAMのデジタルDLLの場合には、正外部クロックCLKと負外部クロック/CLKを両方とも用いるため、クロックバッファ、遅延ライン、クロック入力制御部を1つずつさらに備えて構成すればよい。
【図面の簡単な説明】
【００６９】
【図１】従来技術に係るSDRAMのレジスタ制御DLLを示すブロック図である。
【図２】図1の遅延ラインを示す回路図である。
【図３】図1のシフトレジスタを回路図である。
【図４】従来技術に係るシフトレジスタ及び遅延ラインを模式的に示すブロック図である。
【図５】本発明の実施の形態に係るSDRAMのデジタルDLLを示すブロック図である。
【図６】図5の遅延ライン及びクロック入力制御部の一部を示す回路図である。
【図７】図5の遅延ライン、ダミー遅延ライン、遅延制御部、第1及び第2クロック入力制御部の概略構成を示す回路図である。
【図８】図7の第1ないし第3論理和ロジックの第1の例を示す回路図である。
【図９】図7の第1ないし第3論理和ロジックの第2の例を示す回路図である。
【図１０】遅延選択信号Ciを生成する回路の一例を示す回路図である。
【符号の説明】
【００７０】
20      クロックバッファ
21      クロック分周器
22      遅延ライン
23      ダミー遅延ライン
25      遅延モデル
26      位相比較器
27      遅延制御部
28      第1クロック入力制御部
29      第2クロック入力制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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