(57)【要約】【課題】半導体装置のＬＤＤを形成する方法を提供する。【解決手段】第１領域及び第２領域を有するポリシリコン層を上に有する基板を設ける。前記第１領域を露出し、前記第２領域を覆うパターン化フォトレジスト層を前記ポリシリコン層上に形成する。前記第２領域を覆うフォトレジスト層は中央部分及び縁部分を具え、前記中央部分を前記エッジ部分より厚くする。次に、前記ポリシリコン層の第１領域におけるソース／ドレインと、前記フォトレジスト層のエッジ部分の下の前記第２領域におけるＬＤＤとを形成するマスクとして前記フォトレジスト層を使用し、イオンインプランテーションプロセスを行う。【選択図】図４Ｂ
2004343034.tif 000002
【特許請求の範囲】
【請求項１】
低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、
第１領域及び第２領域を具えるポリシリコン層を有する基板を設けるステップと、
前記第１領域を露出し、前記第２領域を覆うパターン化フォトレジスト層を前記ポリシリコン上に形成するステップであって、前記第２領域を覆うパターン化フォトレジスト層が中央部分及び縁部分を具え、前記中央部分が前記縁部分より厚い、ステップと、
前記フォトレジスト層を、前記ポリシリコン層の第１領域におけるソース／ドレインと、前記パターン化フォトレジスト層の縁部分の下の前記ポリシリコン層におけるＬＤＤとを同時に形成するマスクとして使用することによってイオンインプランテーションステップを行うステップとを含むことを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項２】
請求項１に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記フォトレジスト層の中央部分の厚さが約１ないし５μｍであり、前記フォトレジスト層の縁部分の厚さが約０．１ないし１μｍであることを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項３】
請求項１に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記ＬＤＤの幅が約０．１ないし１μｍであることを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項４】
請求項１に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記ポリシリコン層を形成するステップが、
前記基板上にアモルファスシリコン層を形成するステップと、
前記アモルファスシリコン層をポリシリコン層に変換するレーザアニール処理プロセスを行うステップと、
前記ポリシリコン層を規定するフォトリソグラフィプロセス及びエッチングプロセスを行うステップとを含むことを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項５】
請求項１に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記ソース／ドレインにおけるイオン濃度が約１×１０１４ないし１×１０１５イオン／ｃｍ２であり、前記ＬＤＤにおけるイオン濃度が約１×１０１２ないし１×１０１４イオン／ｃｍ２であることを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項６】
低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、第１領域及び第２領域を具えるポリシリコン層を上に有する基板を設けるステップと、
前記ポリシリコン層上にフォトレジスト層を形成するステップと、
非露出領域、露出領域及び部分露出領域を具えるマスクを前記フォトレジスト層上に配置するステップと、
パターン化フォトレジスト層を形成するフォトリソグラフィプロセス及びエッチングプロセスを行うステップであって、前記ポリシリコン層の第１領域を露出し、前記ポリシリコン層の第２領域を前記パターン化フォトレジスト層によって覆い、前記第２領域を覆うパターン化フォトレジスト層の部分が中央部分及び縁部分を具え、前記中央部分が前記縁部分より厚く、前記フォトレジスト層の中央部分及び縁部分を、前記非露出領域及び部分露出領域を通じて異なった厚さにおいて形成する、ステップと、
前記パターン化フォトレジスト層を、前記ポリシリコン層の第１領域におけるソース／ドレインと、前記パターン化フォトレジスト層の縁部分の下の前記ポリシリコン層におけるＬＤＤとを同時に形成するマスクとして使用することによってイオンインプランテーションプロセスを行うステップとを含むことを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項７】
請求項６に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記マスクの部分露出領域が複数の長いストリップのパターンを具えることを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項８】
請求項７に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記長いストリップの幅が約０．０５ないし０．５μｍであり、２つの隣接する前記長いストリップ間の距離が約０．０５ないし０．５μｍであることを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項９】
請求項６に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記フォトレジスト層の中央部分の厚さが約１ないし５μｍであり、前記フォトレジスト層の縁部分の厚さが約０．１ないし１μｍであることを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項１０】
請求項６に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記ＬＤＤの幅が約０．１ないし１μｍであることを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項１１】
請求項６に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記ポリシリコン層を形成するステップが、
前記基板上にアモルファスシリコン層を形成するステップと、
前記アモルファスシリコン層をポリシリコン層に変換するレーザアニール処理プロセスを行うステップと、
前記ポリシリコン層を規定するフォトリソグラフィプロセス及びエッチングプロセスを行うステップとを含むことを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項１２】
請求項６に記載の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記ソース／ドレインにおけるイオン濃度が約１×１０１４ないし１×１０１５イオン／ｃｍ２であり、前記ＬＤＤにおけるイオン濃度が約１×１０１２ないし１×１０１４イオン／ｃｍ２であることを特徴とする、低温ポリシリコンＴＦＴのＬＤＤを形成する方法。
【請求項１３】
半導体装置のＬＤＤを形成する方法において、
第１領域及び第２領域を具える基板を設けるステップと、
前記基板上にフォトレジスト層を形成するステップと、
非露出領域、露出領域及び部分露出領域を具えるマスクを前記フォトレジスト層上に配置するステップと、
パターン化フォトレジスト層を形成するフォトリソグラフィプロセス及びエッチングプロセスを行うステップであって、前記基板の第１領域を露出し、前記基板の第２領域を前記パターン化フォトレジスト層の一部によって覆い、前記第２領域を覆うパターン化フォトレジスト層の部分が中央部分及び縁部分を具え、前記中央部分が前記縁部分より厚く、前記フォトレジスト層の中央部分及び縁部分を、前記非露出領域及び部分露出領域を通じて異なった厚さにおいて形成する、ステップと、
前記フォトレジスト層を、前記基板の第１領域におけるソース／ドレインと、前記フォトレジスト層の縁部分の下の前記基板におけるＬＤＤとを同時に形成するマスクとして使用することによってイオンインプランテーションプロセスを行うステップとを含むことを特徴とする、半導体装置のＬＤＤを形成する方法。
【請求項１４】
請求項１３に記載の半導体装置のＬＤＤを形成する方法において、前記マスクの部分露出領域が複数の長いストリップのパターンを具えることを特徴とする、半導体装置のＬＤＤを形成する方法。
【請求項１５】
請求項１４に記載の半導体装置のＬＤＤを形成する方法において、前記長いストリップの幅が約０．００５ないし０．０５μｍであり、２つの隣接する前記長いストリップ間の距離が約０．００５ないし０．０５μｍであることを特徴とする、半導体装置のＬＤＤを形成する方法。
【請求項１６】
請求項１３に記載の半導体装置のＬＤＤを形成する方法において、前記フォトレジスト層の中央部分の厚さが約１ないし５μｍであり、前記フォトレジスト層の縁部分の厚さが約０．１ないし１μｍであることを特徴とする、半導体装置のＬＤＤを形成する方法。
【請求項１７】
請求項１３に記載の半導体装置のＬＤＤを形成する方法において、前記ＬＤＤの幅が約０．１ないし１μｍであることを特徴とする、半導体装置のＬＤＤを形成する方法。
【請求項１８】
請求項１３に記載の半導体装置のＬＤＤを形成する方法において、前記ソース／ドレインにおけるイオン濃度が約１×１０１３ないし１×１０１６イオン／ｃｍ２であり、前記ＬＤＤにおけるイオン濃度が約１×１０１２ないし１×１０１５イオン／ｃｍ２であることを特徴とする、半導体装置のＬＤＤを形成する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の軽ドープ領域（ＬＤＤ）を形成する方法に関する。特に、本発明は、低温ポリシリコン薄膜トランジスタ（ＴＦＴ）のＬＤＤを形成する方法と、金属酸化物半導体（ＭＯＳ）トランジスタのＬＤＤを形成する方法とに関する。
【背景技術】
【０００２】
慣例的なアモルファスシリコンＴＦＴと区別できる、低温ポリシリコンＴＦＴは、約２００ｃｍ２／Ｖ秒の電子移動度を有することができる。したがって、より小さいサイズ及びより高い開口率のＴＦＴ装置を形成することができ、表示パネルの明るさを増し、電力消費を減少することができる。加えて、増大した電子移動度により、駆動回路の一部をＴＦＴと同時にガラス基板上に形成することができ、液晶ディスプレイ（ＬＣＤ）パネルの特性及び信頼性を改善し、ＬＣＤパネルの製造コストを著しくより低くすることができる。したがって、低温ポリシリコンＴＦＴパネルの製造コストは、アモルファスシリコンＴＦＴパネルより大幅に低い。さらに、特徴として厚さが薄く、重さが軽く、解像度が高い低温ポリシリコンＴＦＴパネルは、軽量で小型で電力を節約する携帯端末製品を形成するのに特に好適である。
【０００３】
低温ポリシリコンＴＦＴパネルを形成するより初期のプロセスは、固相晶析法（ＳＰＣ）による半導体装置を使用することを含む。このようなプロセスは１０００℃に及ぶ高温において行われるため、高い融点を持つ水晶基板を使用しなければならない。ガラス基板と比べてより高い水晶基板の費用とサイズ制限とによって、水晶基板を有するパネルを２ないし３インチのサイズにおいてしか形成することができず、したがって、小さいパネルしか過去には開発されなかった。より最近では、レーザ技術の発達により、レーザ結晶化又はエキシマレーザアニール処理の方法を使用し、アモルファスシリコン層をポリシリコン層に変換する。レーザ走査のプロセスにおいて、アモルファスシリコンを再結晶化し、６００℃未満の温度においてポリシリコンを形成する。このように、ガラス基板を使用し、より大きいＴＦＴ  ＬＣＤパネルを形成することができる。
【０００４】
図１Ａないし１Ｄは、慣例的な低温ポリシリコンＴＦＴを形成するプロセスのステップを説明する断面図である。
【０００５】
図１Ａを参照し、パターン化ポリシリコン層１０２を基板１００上に形成する。ポリシリコン層１０２を形成するプロセスにおいて、基板１００上に堆積されたアモルファスシリコン層（図示せず）を、最初にレーザアニール処理によってポリシリコンに変換し、次にフォトリソグラフィプロセス及びエッチングプロセスによって規定し、ポリシリコン層１０２を形成する。
【０００６】
図１Ｂを参照し、パターン化フォトレジスト層を基板１００上に形成し、フォトレジスト層１０４は、ソース／ドレインを形成するように予め規定された領域を露出する。次に、イオンインプランテーションプロセス１０６を、フォトレジスト層１０４をマスクとして使用することによって行い、フォトレジスト層１０４によって覆われていないポリシリコン層１０２中にイオンを注入する。
【０００７】
図１Ｃを参照し、フォトレジスト層１０４を除去した後、絶縁層１０８を基板１００上に形成し、ソース／ドレイン１０２ａ／１０２ｂを覆う。次に、ゲート１１０を絶縁層１０８上に形成する。
【０００８】
図１Ｄを参照し、パターン化フォトレジスト層１１２を絶縁層１０８上に形成し、ゲート１１０と、ＬＤＤを形成するように予め規定された領域とを露出する。次に、イオンインプランテーションプロセス１１４を、フォトレジスト層１１２及びゲート１１０をマスクとして使用することによって行い、フォトレジスト層１１２及びゲート１１０によって覆われていない部分中にイオンを注入し、ＬＤＤ１０３を形成する。ソース／ドレイン１０２ａ／１０２ｂとＬＤＤ１０３との間に位置する部分は、前記装置のチャネル領域１０２ｃである。
【０００９】
したがって、低温ポリシリコンＴＦＴのＬＤＤを形成する慣例的な方法は、２つのマスキングステップと２つのイオンプランテーションステップとを必要とし、プロセスはやや複雑になる。特に、２つのマスキングステップにおけるマスク位置を制御するのは容易ではなく、不整合が生じるかもしれず、したがって、ＬＤＤの幅を正確に制御するのはやや困難である。２つのマスキングステップ間のマスク位置におけるどのような変化も、ソース／ドレインとＬＤＤとの間の中間面においてソース／ドレインとＬＤＤとの不連続を招き、前記装置の電気的特性に悪影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、上記に照らして、本発明のある目的は、低温ポリシリコンＴＦＴのＬＤＤを形成するのに２つのマスキングステップと２つのイオンインプランテーションステップとを必要とする複雑な慣例的な方法を簡単にする目的で半導体装置のＬＤＤを形成する方法を提供することである。
【００１１】
本発明の他の目的は、２つのマスキングステップ間のマスク不整合の結果として生じる問題を解決する、半導体装置のＬＤＤを形成する方法を提供することである。
【００１２】
本発明のさらに他の目的は、１つのマスキングステップと１つのイオンインプランテーションステップとを行うことによってソース／ドレインとＬＤＤとの双方を形成することができる、半導体装置のＬＤＤを形成する方法を提供することである。
【課題を解決するための手段】
【００１３】
上記目的及び他の利点によれば、ここに具体化し、広く説明したように、本発明は、低温ポリシリコンＴＦＴのＬＤＤを形成する方法と、ＭＯＳトランジスタのＬＤＤを形成する方法とを提供する。ポリシリコン層を上に有する基板を設ける。前記ポリシリコン層は、第１領域及び第２領域を具える。好適には、前記ポリシリコン層を形成する方法は、アモルファスシリコン層を前記基板上に堆積するステップと、前記アモルファスシリコン層をレーザアニール処理によってポリシリコン層に変換するステップと、前記ポリシリコン層をフォトリソグラフィプロセス及びエッチングプロセスによって規定するステップとを含む。前記ポリシリコン層の形成後、フォトレジスト層を前記ポリシリコン層上に形成する。非露出領域と、露出領域と、部分的露出領域とを有するマスクを、前記フォトレジスト層上に配置する。本発明において、前記マスクの部分的露出領域は、複数の長いストリップを具える。次に、フォトリソグラフィックプロセスを行い、前記フォトレジスト層を、前記ポリシリコン層の第１領域を露出すると共に第２領域を覆うようにパターン化する。前記第２領域を覆うフォトレジスト層は、中央部分及び縁部分を具え、前記中央部分は前記縁部分より厚い。前記フォトレジスト層の中央部分及び縁部分を、前記非露出領域及び部分的露出領域を通じて異なった厚さにおいて形成する。次に、前記ポリシリコン層の第１領域におけるソース／ドレインを形成し、同時に、前記フォトレジスト層の縁部分によって覆われた前記ポリシリコン層におけるＬＤＤを形成するマスクとして前記パターン化フォトレジスト層を使用することによって、インプランテーションプロセスを行う。
【００１４】
半導体装置のＬＤＤを形成する方法において、第１領域及び第２領域を上に有する基板を設ける。次に、フォトレジスト層を前記基板上に形成する。マスクを前記フォトレジスト層上に配置する。前記マスクは、非露出領域と、露出領域と、部分的露出領域とを具える。本発明において、前記マスクの部分露出領域は、複数の長いストリップのパターンを具える。次に、フォトリソグラフィックプロセスを行い、前記フォトレジスト層を、前記ポリシリコン層の第１領域を露出すると共に第２領域を覆うようにパターン化する。前記第２領域を覆うフォトレジスト層は、中央部分及び縁部分を具え、前記中央部分は前記縁部分より厚い。前記フォトレジスト層の中央部分及び縁部分を、各々前記マスクの前記非露出領域及び部分的露出領域を通じて異なった厚さにおいて形成する。次に、前記基板の第１領域におけるソース／ドレインを形成し、同時に、前記フォトレジスト層の縁部分によって覆われた前記基板におけるＬＤＤを形成するマスクとして前記パターン化フォトレジスト層を使用することによって、インプランテーションプロセスを行う。
【発明の効果】
【００１５】
本発明の方法は、前記装置のソース／ドレインとＬＤＤの双方を本発明における１つのイオンインプランテーションステップにおいて形成するため、先行技術と比べてはるかに簡単である。
【００１６】
本発明の一態様によれば、前記装置のソース／ドレインとＬＤＤを、１つのマスキングステップ及び１つのイオンインプランテーションステップを行うことによって形成し、したがって、前記慣例的な方法において説明したような２つのマスキングステップ間のマスク不整合の結果として生じる問題を有効に回避することができる。
【００１７】
本発明の他の態様によれば、前記マスクの部分露出領域のパターン設計を利用し、前記パターン化フォトレジスト層の厚さを制御することができる。さらに、露出後ベーキング温度を利用し、前記フォトレジスト層の密度を制御し、さらに前記ＬＤＤにおけるイオンドーピング濃度を制御することができる。
【００１８】
上記の一般的な説明と、以下の詳細な説明の双方は好例であり、請求した本発明の説明を与えるためのものであることを理解すべきである。
【発明を実施するための最良の形態】
【００１９】
図２Ａを参照し、ポリシリコン層２０２を上に有する基板２００を設ける。ポリシリコン層２０２は、第１領域２０１ａ及び第２領域２０１ｂを具える。本発明の好適実施例において、ポリシリコン層２０２を形成する方法は、アモルファスシリコン層（図示せず）を基板２００上に堆積するステップと、前記アモルファスシリコン層をレーザアニール処理によってポリシリコン層に変換するステップと、さらにポリシリコン層２０２をフォトリソグラフィックプロセス及びエッチングプロセスによって規定するステップとを含む。
【００２０】
図２Ｂ及び２Ｃを参照し、ポリシリコン層２０２を形成した後、フォトレジスト層２０４をポリシリコン層２０２上に形成する。マスク２０６をフォトレジスト層２０４上に配置し、マスク２０６は、非露出領域２０６ａと、露出領域２０６ｃと、部分露出領域２０６ｂとを具える。
【００２１】
本発明の好適実施例において、図３に示すように、マスク２０６の部分露出領域２０６ｂは、複数の長いストリップのパターンを具える。マスク２０６の部分露出領域２０６ｂは、ＬＤＤを形成するように予め規定された領域に対応する。部分露出領域２０６ｂにおいて、前記パターン化された長いストリップの幅を、例えば０．０５ないし０．５μｍとし、２つの隣接する前記パターン化された長いストリップ間の距離を、例えば０．０５ないし０．５μｍとする。マスク２０６の非露出領域２０６ａは、チャネル領域を形成するように予め規定された領域に対応する。露出領域２０６ｃは、ソース／ドレインを形成するように予め規定された領域に対応する。
【００２２】
図２Ｃを参照し、フォトリソグラフィプロセス及びエッチングプロセスを行い、フォトレジスト層２０４をパターン化し、パターン化フォトレジスト層２０５を形成し、ポリシリコン層２０２の領域２０１ａ及び２０１ｃが露出され、ポリシリコン層２０２の領域２０１ｂがパターン化フォトレジスト層２０５によって覆われたままになるようにする。第２領域２０１ｂを覆うパターン化フォトレジスト層２０５の部分は、中央部分２０５ａ及び縁部分２０５ｂを具え、中央部分２０５ａは縁部分２０５ｂより厚い。フォトレジスト層２０５の中央部分２０５ａ及び縁部分２０５ｂを、マスク２０６の非露出領域２０６ａ及び部分露出領域２０６ｂを通じて異なった厚さにおいて形成する。フォトレジスト層２０５の中央部分２０５ａの厚さを、例えば１ないし５μｍとし、フォトレジスト層２０５のエッジ部分２０５ｂの厚さを、例えば０．１ないし１μｍとする。
【００２３】
図２Ｄを参照し、各々ポリシリコン層２０２の領域２０１ａ及び２０１ｃにおけるソース２０２ａ及びドレイン２０２ｂを形成するマスクとしてフォトレジスト層２０５を使用することによって、インプランテーションプロセス２０８を行い、同時に、ＬＤＤ２０３をポリシリコン層２０２において、フォトレジスト層２０５の縁部分２０５ｂの下に形成する。前記ポリシリコン層の、ソース／ドレイン２０２ａ／２０２ｂとＬＤＤ２０３との間の部分は、前記装置のチャネル領域２０２ｃである。本実施例において、ソース／ドレイン２０２ａ／２０２ｂにおけるイオン濃度を、例えば１×１０１４ないし１×１０１５イオン／ｃｍ２とし、ＬＤＤ２０３におけるイオン濃度を、例えば１×１０１２ないし１×１０１４イオン／ｃｍ２とし、ＬＤＤ２０３の幅を、例えば０．１ないし１μｍとする。
【００２４】
次に、フォトレジスト層２０５を除去し、低温ポリシリコンＴＦＴを形成するために、ゲート絶縁層と、ゲートと、ソース／ドレイン金属線とを含むゲート構造を、チャネル領域２０３ｃ上に形成する。
【００２５】
ＬＤＤを形成する本発明の方法において、部分露出領域を有するマスクを利用し、種々の厚さを有するパターン化フォトレジスト層を形成し、前記パターン化フォトレジスト層を、以下に詳細に説明する論理回路における半導体装置を形成するのに使用することができる。
【００２６】
図４Ａないし４Ｄを参照し、第１領域３０１ａ及び第２領域３０１ｂを上に有する基板３００を設ける。次に、フォトレジスト層３０２を基板３００上に形成する。マスク３０６をフォトレジスト層３０２上に配置する。マスク３０６は、非露出領域３０６ａと、露出領域３０６ｃと、部分露出領域３０６ｂとを具える。本実施例において、マスク３０６の部分露出領域３０６ｂは、複数の長いストリップのパターンを具える。各々の前記パターン化された長いストリップの幅を、例えば０．００５ないし０．０５μｍとし、２つの隣接する前記長いストリップ間の距離を、例えば０．００５ないし０．０５μｍとする。
【００２７】
さらに、フォトリソグラフィプロセス及びエッチングプロセスを行い、フォトレジスト層３０２をパターン化し、パターン化フォトレジスト層３０５を形成し、基板３００の第１領域３０１ａが露出され、基板３００の第２領域３０１ｂがパターン化フォトレジスト層３０５によって覆われたままになるようにする。第２領域３０１ｂを覆うパターン化フォトレジスト層３０５は、中央領域３０５ａ及び縁部分３０５ｂを具え、中央部分３０５
ａを縁部分３０５ｂより厚くする。本発明の好適実施例において、フォトレジスト層３０５の中央部分３０５ａの厚さを、例えば０．１ないし１μｍとし、フォトレジスト層３０５の縁部分３０５ｂの厚さを、例えば０．０１ないし０．２μｍとする。フォトレジスト層３０５の中央部分３０５ａ及び縁部分３０５ｂを、マスク２０６の非露出領域３０６ａ及び部分露出領域３０６ｂを通じて異なった厚さにおいて形成することに注意すべきである。
【００２８】
図４Ｃを参照し、基板３００の第１領域３０１ａにおけるソース３１０ａ及びドレイン３１０ｂを形成するマスクとしてフォトレジスト層３０５を使用することによってインプランテーションプロセス３０８を行い、同時に、ＬＤＤ３１２を基板３００においてパターン化フォトレジスト層３０５の縁部分３０５ｂの下に形成する。本発明の好適実施例において、ソース／ドレイン３０２ａ／３０２ｂにおけるイオン濃度を、例えば１×１０１３ないし１×１０１６イオン／ｃｍ２とし、ＬＤＤ３１２におけるイオン濃度を、例えば１×１０１２ないし１×１０１５イオン／ｃｍ２とし、ＬＤＤ３１２を、例えば０．０１ないし０．１μｍの幅において形成する。
【００２９】
図４Ｄを参照し、フォトレジスト層３０５を除去した後、ゲート絶縁層３１４を基板３００上に形成し、次にゲート３１６をゲート絶縁層３１４上に形成し、ＭＯＳ半導体装置を形成する。
【００３０】
本発明の低温ポリシリコンＴＦＴのＬＤＤを形成する方法において、前記装置のソース／ドレインとＬＤＤの双方を、１つのマスキングステップと１つのイオンインプランテーションステップとを行うことによって形成する。したがって、プロセスを簡単にできるだけでなく、先行技術の２つのマスキングステップ間の不整合を回避するためにマスク位置を制御する困難さを有効に回避することもできる。加えて、前記ＭＯＳ装置のソース／ドレイン及びＬＤＤの双方を１つのイオンインプランテーションステップによって形成し、したがって前記ソース／ドレイン及びＬＤＤが互いに連続するため、前記装置の信頼性を効果的に向上させることができる。特に、本発明の方法は、前記マスクの部分露出領域のパターンを使用し、前記パターン化フォトレジスト層の厚さを制御し、さらに前記ＬＤＤにおけるイオンドーピング濃度を制御する。さらに、前記露出後ベーキング温度を使用し、前記フォトレジスト層の密度を制御し、さらに前記ＬＤＤにおけるイオンドーピング濃度を制御する。
【００３１】
上記を考慮して、本発明の方法は、例えば以下の利点を有する。
【００３２】
１．本発明の方法は、前記装置のソース／ドレイン及びＬＤＤの双方を１つのイオンプランテーションステップにおいて同時に形成するため、従来技術と比べて著しく簡単である。
【００３３】
２．前記装置のソース／ドレイン及びＬＤＤを１つのマスキングステップ及び１つのイオンインプランテーションステップにおいて同時に形成するため、先行技術の２つのマスキングステップ間でマスクの不整合を回避するためにマスク位置を制御する困難さを有効に排除することができる。
【００３４】
３．前記マスクの部分露出領域を使用し、異なった厚さを有するパターン化フォトレジスト層を形成することができ、結果として前記ソース／ドレイン及びＬＤＤを１つのイオンインプランテーションステップにおいて形成することができる。さらに、前記パターン化フォトレジスト層の厚さを制御し、前記ＬＤＤのドーピング濃度を制御することができる。さらに、前記露出後ベーキング温度を変化させ、前記パターン化フォトレジスト層の密度を制御し、さらに、前記ＬＤＤのイオンドーピング濃度を制御することができる。
【００３５】
本発明の範囲及び精神から逸脱することなく本発明の特長に対して種々の変形及び変更を行うことができることは、当業者には明らかであろう。上記を考慮して、本発明は、請求項及びこれらの等価物の範囲内に入る限り、本発明の変更及び変形をカバーすることを意図する。
【図面の簡単な説明】
【００３６】
【図１Ａ】先行技術による低温ポリシリコンＴＦＴのＬＤＤを形成するプロセスにおけるステップを説明する断面図である。
【図１Ｂ】先行技術による低温ポリシリコンＴＦＴのＬＤＤを形成するプロセスにおけるステップを説明する断面図である。
【図１Ｃ】先行技術による低温ポリシリコンＴＦＴのＬＤＤを形成するプロセスにおけるステップを説明する断面図である。
【図１Ｄ】先行技術による低温ポリシリコンＴＦＴのＬＤＤを形成するプロセスにおけるステップを説明する断面図である。
【図２Ａ】本発明の好適実施例による低温ポリシリコンＴＦＴのＬＤＤを形成するプロセスにおけるステップを説明する断面図である。
【図２Ｂ】本発明の好適実施例による低温ポリシリコンＴＦＴのＬＤＤを形成するプロセスにおけるステップを説明する断面図である。
【図２Ｃ】本発明の好適実施例による低温ポリシリコンＴＦＴのＬＤＤを形成するプロセスにおけるステップを説明する断面図である。
【図２Ｄ】本発明の好適実施例による低温ポリシリコンＴＦＴのＬＤＤを形成するプロセスにおけるステップを説明する断面図である。
【図３】図２におけるマスクの上面図である。
【図４Ａ】本発明の好適実施例による半導体装置を形成するプロセスにおけるステップを説明する断面図である。
【図４Ｂ】本発明の好適実施例による半導体装置を形成するプロセスにおけるステップを説明する断面図である。
【図４Ｃ】本発明の好適実施例による半導体装置を形成するプロセスにおけるステップを説明する断面図である。
【図４Ｄ】本発明の好適実施例による半導体装置を形成するプロセスにおけるステップを説明する断面図である。
【符号の説明】
【００３７】
１００、２００、３００  基板
１０２、２０２、３０２  ポリシリコン層
１０２ａ、２０２ａ、３１０ａ  ソース
１０２ｂ、２０２ｂ、３１０ｂ  ドレイン
１０２ｃ、２０２ｃ  チャネル領域
１０３、２０３、３１２  ＬＤＤ
１０４、２０４  フォトレジスト層
１０６、１１４、２０８、３０８  イオンインプランテーションプロセス
１０８  絶縁層
１１０  ゲート
１１２、２０５、３０５  パターン化フォトレジスト層
２０１ａ、３０１ａ  第１領域
２０１ｂ、３０１ｂ  第２領域
２０５ａ、３０５ａ  中央部分
２０５ｂ、３０５ｂ  縁部分
２０６  マスク
２０６ａ、３０６a  非露出領域
２０６ｂ、３０６ｂ  部分露出領域
２０６ｃ、３０６ｃ  露出領域
３１４  ゲート絶縁層
３１６  ゲート
【図１Ａ】
2004343034.tif 000003
【図１Ｂ】
2004343034.tif 000004
【図１Ｃ】
2004343034.tif 000005
【図１Ｄ】
2004343034.tif 000006
【図２Ａ】
2004343034.tif 000007
【図２Ｂ】
2004343034.tif 000008
【図２Ｃ】
2004343034.tif 000009
【図２Ｄ】
2004343034.tif 000010
【図３】
2004343034.tif 000011
【図４Ａ】
2004343034.tif 000012
【図４Ｂ】
2004343034.tif 000013
【図４Ｃ】
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【図４Ｄ】
2004343034.tif 000015