(57)【要約】【課題】複数のバンク内のセクタを消去するとき、その消去時間を短くすることができるフラッシュメモリを提供する。【解決手段】不揮発性メモリセルを有するフラッシュメモリにおいて、複数のセクタがそれぞれ設けられた複数のバンクと、消去電圧発生回路と、書き込み電圧発生回路とを有し、第１のバンク内の消去対象セクタに消去パルスを印加して消去制御を行う間に、第２のバンク内の消去対象セクタに書き込みパルスを印加して前書き込み制御を平行して行うことを特徴とする。消去動作に必要な前書き込み制御と消去制御のうち、前書き込み制御が他のバンクの消去制御と同時に行われる。従って、第１のバンク内の消去対象セクタの消去制御が終了した時点で、第２のバンク内の消去対象セクタの前書き込みが終了している又は部分的に終了しているので、第１及び第２のバンクの消去動作時間が短くなる。【選択図】図４
2004071092.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルを有するフラッシュメモリにおいて、
複数のセクタがそれぞれ設けられた複数のバンクを有し、
消去対象セクタに対する消去動作が、書き込みパルスを印加する前書き込み制御とその後消去パルスを印加する消去制御とを有し、第１のバンク内の消去対象セクタに前記消去制御を行う間に、第２のバンク内の消去対象セクタに前記前書き込み制御を平行して行うことを特徴とするフラッシュメモリ。
【請求項２】
請求項１において、
更に、前記書き込みパルスの電圧を発生する書き込み電圧発生回路と、前記消去パルスの電圧を発生する消去電圧発生回路とを有することを特徴とするフラッシュメモリ。
【請求項３】
請求項１において、
更に、前記書き込み制御及び消去動作時に、前記セクタからの出力をベリファイするベリファイ回路を有し、
前記前書き込み制御では、前記書き込みパルス印加とその後のベリファイとがメモリセルに対して順次行われ、前記第２のバンクの消去対象セクタでの前書き込み制御中に、前記第１のバンクの消去対象セクタでの消去パルス印加後のベリファイが行われる時は、当該第２のバンクでの前書き込み制御が中断されることを特徴とするフラッシュメモリ。
【請求項４】
請求項３において、
前記前書き込み制御時において、前記メモリセルを選択するアドレスを生成するアドレス生成回路と、
前記前書き込み制御が中断されるとき、前記アドレス生成回路のアドレスを記憶する書き込みレジスタ回路とを有することを特徴とするフラッシュメモリ。
【請求項５】
請求項１において、
前記第１のバンク内での消去制御が終了した後に、前書き込みが終了した第２のバンク内の消去対象セクタにおいて前記消去制御が開始されることを特徴とするフラッシュメモリ。
【請求項６】
請求項１において、
前記消去制御では、消去パルスが印加され、その後消去ベリファイが行れ、前記前書き込み制御では、書き込みパルスが印加され、その後書き込みベリファイが行われ、
前記第２のバンクでの前書き込み制御が、前記消去制御の消去パルス印加中に行われることを特徴とするフラッシュメモリ。
【請求項７】
請求項６において、
前記第１のバンク内の消去対象セクタの消去ベリファイが開始されるとき、前記第２のバンクでの消去対象セクタの前書き込み制御が中断されることを特徴とするフラッシュメモリ。
【請求項８】
不揮発性メモリセルを有するフラッシュメモリにおいて、
複数のセクタがそれぞれ設けられた複数のバンクを有し、
消去対象セクタに対する消去動作が、書き込みパルスを印加する前書き込み制御とその後消去パルスを印加する消去制御とを有し、
第１のバンク内の消去対象セクタに前記前書き込み制御が行われた後、前記消去制御が行われる最中に、第２のバンク内の消去対象セクタに前記前書き込み制御が平行して行われ、前記第１のバンクでの前記消去制御が終了し且つ前記第２のバンクでの前記書き込み制御が終了した後に、当該第２のバンク内の消去対象セクタに前記消去制御が行われることを特徴とするフラッシュメモリ。
【請求項９】
請求項８において、
前記前書き込み制御では、前記書き込みパルスの印加と書き込みベリファイとが消去対象セクタのメモリセルに対して順次行われ、前記消去制御では、前記消去パルスの印加が前記消去対象セクタに対して行われ、消去ベリファイが当該消去対象セクタのメモリセルに対して順次行われ、
前記第２のバンクでの前記消去パルス印加中に、前記第１のバンクでの前記書き込み制御が行われ、前記第２のバンクでの消去ベリファイの時に、前記第１のバンクでの前記書き込み制御が中断されることを特徴とするフラッシュメモリ。
【請求項１０】
請求項９において、
前記前書き込み制御時及び前記消去制御時において、前記メモリセルを選択するアドレスを生成するアドレス生成回路と、
前記前書き込み制御が中断されるとき、前記アドレス生成回路のアドレスを記憶する書き込みレジスタ回路と、
前記消去ベリファイ後に消去パルスが印加されるとき、前記アドレス生成回路のアドレスを記憶する消去レジスタ回路とを有することを特徴とするフラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のバンク構成のフラッシュメモリに関し、特に消去動作時間を短くしたフラッシュメモリメモリに関する。
【０００２】
【従来の技術】
半導体不揮発性メモリであるフラッシュメモリは、電源がオフになってもデータを保持することができ、省電力が要求される携帯電話や携帯情報端末、デジタルカメラなどで広く使用されている。従来のフラッシュメモリは、メモリセルアレイとデコーダとからなるメモリコアが複数のバンク構成になっておらず、データの書き込み動作中や消去動作中に、書き込みや消去の対象になっていないメモリセルに対して読み出し動作を行うことができない。従って、書き込み動作中や消去動作中の読み出し要求は受け付けられないのが一般的であった。
【０００３】
一方、近年において、複数バンク構成にしたフラッシュメモリが提案されている。このフラッシュメモリは、メモリセルアレイとデコーダとをそれぞれ有するバンクを複数有し、一つのバンクへの書き込み動作または消去動作中でも、他のバンク内のメモリセルへの読み出しを行うことができる。従って、デュアルオペレーション型フラッシュメモリと呼ばれる。
【０００４】
図１は、従来のデュアルオペレーション型フラッシュメモリの構成図である。このフラッシュメモリは、４つのバンクＢＮＫＡ〜ＢＮＫＤを有し、各バンク内には、図示しない外部からの入力アドレスをデコードするデコーダとメモリセルアレイを有する。メモリセルアレイ内には、フローティングゲートまたはトラップゲートを有するメモリセルトランジスタがマトリクス状に配置される。ステートマシン１０が、読み出し、書き込み、消去の各動作を制御する。また、ポンプ回路ＰＮＰは、書き込み時の昇圧電圧や消去時の昇圧電圧及び負電圧を生成して、選択されたバンクにそれらの生成した電圧を供給する。
【０００５】
読み出し動作では、選択されたバンクに図示しない外部からのアドレスが供給され、読み出し対象のメモリセルが選択される。そして、ステートマシン１０からの読み出し選択信号ＲＳＥＬに応答して、セレクタ１２は、選択されたバンクからの読み出し信号をリード用センスアンプＲＳＡに供給し、そこで検出されたリード出力ＲＳＡＯＵＴが、リード用センスアンプＲＳＡから出力される。
【０００６】
一方、書き込み動作では、選択されたバンク内のメモリセルに対して、書き込み用の昇圧電圧が印加され、所定のメモリセルに対して書き込みが行われる。ライトベリファイ時に、ステートマシン１０からの書き込み選択信号ＷＳＥＬに応じて、セレクタ１４がそのメモリセルからのベリファイ読み出し信号をベリファイ用センスアンプＶＳＡに供給し、ベリファイ制御信号ＶＥＲＩＦＹに応答して、ベリファイ用センスアンプＶＳＡがライトベリファイし、ベリファイ出力ＶＳＡＯＵＴ
を出力する。
【０００７】
消去動作では、データ１の消去状態のメモリセルに前書き込みが行われて、データ０のプログラム状態にされ、更に、消去セクタ内の全メモリセルに消去パルスが印加されて、データ１の消去状態にされる。上記の動作において、ポンプ回路ＰＮＰが書き込み電圧や消去電圧を対象のバンクに供給し、更に、上記前書き込み動作時及び消去動作時それぞれにおいて、対応するベリファイ動作が行われる。即ち、一連の消去動作は、前書き込みと、そのプログラムベリファイ、消去パルス印加と、その後の過消去是正ベリファイ、過消去是正、消去ベリファイからなる。従って、ベリファイ動作時においては、アドレス生成回路ＡＤＧから、ベリファイ用アドレスが生成され、選択されたバンクに供給される。
【０００８】
【発明が解決しようとする課題】
図２は、図１の従来のフラッシュメモリにおけるチップ消去動作の一例を示す図である。チップ内の４つのバンク全てが消去されるとすると、消去動作では、まずバンクＡ，Ｂ，Ｃ，Ｄに対して順番に前書き込みが行われる。つまり、各バンク内の消去状態のメモリセルに書き込みが行われ、プログラム状態にされる。全てのバンクに対して前書き込みが終了してから、各バンク内のセクタに対して消去パルスが印加され、プログラム状態の全メモリセルが消去状態にされる。
【０００９】
従って、消去動作では、消去対象のバンク内のセクタにおいて前書き込みをメモリセルに対して順次行い、更に、消去対象のバンク内のセクタに一斉消去を順次行う。このように、消去動作は、メモリセル単位の前書き込みとセクタ単位の消去とからなり、消去動作時間が長くなる傾向にある。例えば、６４Ｋバイトの容量のセクタを消去するのに要する時間は、例えば数秒もかかり、従って、バンク内にある複数のセクタを消去したり、チップ内の全てのバンクを消去したりすると、その分消去時間が長くなり、システムのパフォーマンス低下を招く。
【００１０】
そこで、本発明の目的は、消去動作時間を短くしたフラッシュメモリを提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一つの側面は、不揮発性メモリセルを有するフラッシュメモリにおいて、複数のセクタがそれぞれ設けられた複数のバンクと、消去電圧発生回路と、書き込み電圧発生回路とを有し、第１のバンク内の消去対象セクタに消去パルスを印加して消去制御を行う間に、第２のバンク内の消去対象セクタに書き込みパルスを印加して前書き込み制御を平行して行うことを特徴とする。
【００１２】
上記の発明の側面によれば、消去動作に必要な前書き込みと消去のうち、前書き込み制御が他のバンクの消去制御と同時に行われる。従って、第１のバンク内の消去対象セクタの消去制御が終了した時点で、第２のバンク内の消去対象セクタの前書き込み制御が終了している又は部分的に終了しているので、第１及び第２のバンクの消去動作時間が短くなる。
【００１３】
上記の発明の側面において、好ましい実施の形態では、ベリファイ用センスアンプを更に有し、前書き込み制御では、書き込みパルス印加とその後のベリファイとがメモリセルに対して順次行われ、第２のバンクの消去対象セクタでの前書き込み制御中に、第１のバンクの消去対象セクタでの消去パルス印加後のベリファイが行われる時は、当該第２のバンクでの前書き込み制御が中断される。即ち、第１のバンクで消去パルスが印加されている間に、第２のバンク内の消去対象セクタに対して、前書き込みパルスの印加とその後のベリファイがメモリセルに対して順次行われるが、第１のバンクでの消去パルス印加後のベリファイを行う時は、第２のバンク内の消去対象セクタでのベリファイが中断され、それに伴い前書き込み制御が中断される。従って、共通のベリファイ用センスアンプであっても、消去動作の消去制御と前書き込み制御とを平行して行うことができる。
【００１４】
一般に、消去パルスの印加時間に対して、書き込みパルスの印加時間は１桁程度短い。従って、非常に印加時間が長い消去パルス印加期間中に、別のバンクにおいて、書き込みパルス印加とその後のベリファイとをメモリセルに対して順次行うことで、共通のベリファイ用センスアンプを有効に利用することができる。
【００１５】
上記の発明の側面において、好ましい実施の形態では、第１のバンク内での消去制御が終了した後に、前書き込みが終了した第２のバンク内の消去対象セクタにおいて消去制御が開始される。第１のバンク内において印加時間が長い消去パルス印加中に、別の第２のバンク内において印加時間が短い書き込みパルス印加を伴う前書き込み制御が行われるので、多くの場合は、第１のバンクの消去制御中に第２のバンクでの前書き込み制御が終了する。しかし、異なるバンクでの消去制御は平行して行われない。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、本発明の保護範囲は、以下の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。
【００１７】
図３は、本実施の形態におけるチップ消去の概略タイミングチャート図である。バンクＡ、Ｂ、Ｃ、Ｄの順に消去動作が行われるとすると、最初にバンクＡの前書き込み制御が行われ、バンクＡ内の全てのセクタ内のセルトランジスタが書き込み状態にされる。つまり、セルトランジスタのフローティングゲートやトラップゲートに電子が注入され、閾値が高い状態である。次に、バンクＡ内のセクタに対して、消去パルスを印加しながら消去制御が行われる。このとき、バンクＡの消去制御に平行して、バンクＢ内のセクタに対して前書き込み制御が行われる。より詳しくは、バンクＡ内のセクタに消去パルスを印加している間に、バンクＢ内のセクタ内において、消去状態のセルトランジスタに順次プログラムパルスが印加され、ベリファイによりそれが書き込み状態になったことが確認される。但し、バンクＡ内での消去パルス後のベリファイを行う時は、バンクＢ内の前書き込み制御が中断される。
【００１８】
消去パルス印加時間はプログラムパルスに比べて比較的長いので、多くの場合で、バンクＡの消去パルスの印加を伴う消去制御中に、バンクＢ内の前書き込み制御は終了する。但し、バンクＢ内の前書き込み制御は、バンクＢ内の消去状態のセルトランジスタの数が多い場合は、長い時間を要するので、場合によってはバンクＡの消去制御中に終了しない場合もある。やがて、バンクＡの消去制御が終了して全てのセルトランジスタが消去状態になると、その後バンクＢへの消去制御が開始する。バンクＢの前書き込み制御がバンクＡの消去制御中に終了しない場合は、バンクＢの前書き込み制御が終了してから、バンクＢの消去制御が開始する。そして、その消去制御に平行して、次のバンクＣへの前書き込み制御が開始する。このバンクＢでの消去制御とバンクＣへの前書き込み制御とは、上記と同様にして平行に行われる。
【００１９】
図３に示されるとおり、本実施の形態の消去動作では、バンクＡ，Ｂ，Ｃの消去制御中にそれぞれバンクＢ、Ｃ、Ｄの前書き込みが並行して行われるので、全体では、図２の従来例と比較するとバンクＢ、Ｃ、Ｄの前書き込みに要する時間が短くなっている。
【００２０】
図４は、本実施の形態例における４バンク構成のフラッシュメモリの構成図である。図１と同じ引用番号が与えられている。４つのバンクＢＮＫＡ〜ＢＮＫＤは、それぞれ内部に複数のセクタを有し、各セクタは、複数のセルトランジスタを有するセルアレイと、そのセルアレイ内のワード線やビット線を選択するデコーダとを有する。また、各バンクの出力は、セレクタ１２を介してリード用センスアンプＲＳＡに接続され、同様に、セレクタ１４を介してベリファイ用センスアンプＶＳＡに接続される。
【００２１】
セルトランジスタは、前述したとおり、ドレインとソースの間のチャネル領域上に絶縁膜を介してフローティングゲートまたはトラップゲートを有し、更にその上に絶縁膜を介してコントロールゲートを有する構成になっている。各コントロールゲートは、ワード線に接続され、ソースはソース線に、ドレインはビット線にそれぞれ接続される。
【００２２】
フローティングゲートまたはトラップゲートに電子を注入しない状態は、消去状態であり、データ１の状態であり、閾値電圧が低くなっている。また、フローティングゲートまたはトランジスタに電子を注入した状態は書き込み状態またはプログラム状態であり、データ０の状態であり、閾値電圧が高くなっている。
【００２３】
昇圧電圧を発生するポンプ回路は、書き込み時のプログラム用電圧ＶＰＧＭを生成するプログラム用ポンプ回路ＰＮＰ−１と、消去時の消去用電圧ＶＥＲと過消去是正用電圧ＶＯＥとを生成する消去用ポンプ回路ＰＮＰ−２とを有する。各ポンプ回路は、制御装置であるステートマシン１０からのプログラムパルス制御信号ＰＧＭＰＬＳと、消去パルス制御信号ＥＲＰＬＳとに応じて、所定の生成電圧を選択されたバンクに供給する。
【００２４】
更に、前書き込み制御及び消去制御における各ベリファイ動作に必要なアドレスは、アドレス生成回路ＡＤＧにより生成される。但し、本実施の形態では、一つのバンクでの前書き込み制御中に、他のバンクでの消去パルス印加後の過消去是正及びベリファイ動作（過消去是正ベリファイ、更に消去ベリファイ）が行われる時、当該前書き込み制御が中断され、そのアドレスを一旦待避させる必要がある。そのために、プログラム用レジスタ１６が設けられている。そして、ステートマシンからのプログラムレジスタ信号ＰＧＭＲＥＧに応答して、アドレス生成回路ＡＤＧ内のアドレスが、プログラム用レジスタ１６に待避される。
【００２５】
また、消去制御では、消去パルスの印加と消去ベリファイとが交互に繰り返し行われるので、その消去ベリファイでのアドレスも、消去パルス印加中に待避され、消去パルス印加中に他のバンクでの前書き込み制御を可能にする。そのために、消去用レジスタ１８が設けられ、ステートマシン１０からの消去レジスタ信号ＥＲＲＥＧに応答して、アドレス生成回路ＡＤＧ内のアドレスが、消去用レジスタ１８に待避される。
【００２６】
両レジスタ１６，１８に待避されたアドレスは、前書き込み制御が再開される時や、消去パルス印加が再開される時に、アドレス生成回路ＡＤＧに戻され、再度ベリファイ動作と共にインクリメントされる。
【００２７】
図５，６は、バンクＡ，Ｂのセクタを消去する場合の消去動作のフローチャート図である。最初に、外部からバンクＡ，Ｂ内の複数のセクタを消去する消去コマンドが入力される（Ｓ０）。この消去コマンドに応答して、バンクＡ内の指定されたセクタの消去動作が開始される（Ｓ１）。消去動作は、前述したとおり、セクタ内の消去状態にあるセルトランジスタへの前書き込み制御と、その後のセクタ内の全てのセルトランジスタへの消去制御とを有し、それぞれの制御はステートマシン１０により行われる。書き込み制御には、書き込みパルスの印加とそのベリファイが含まれ、消去制御には、消去パルスの印加とそのベリファイ、更に過消去是正パルスの印加と過消去是正ベリファイなどが含まれる。
【００２８】
バンクＡ内のセクタの消去動作が開始されると、セクタ内の消去状態にあるセルトランジスタへの前書き込みが行われる。図５に示されるとおり、最初にアドレス生成回路ＡＤＧがセクタ内のアドレスを初期値にし、書き込みベリファイが行われる（Ｓ２）。つまり、セルトランジスタが書き込み状態か否かがベリファイされる。このベリファイをフェイルすると、そのセルトランジスタは未だ書き込み状態になっていないことを意味するので、そのセルトランジスタに前書き込みが行われる（Ｓ３）。具体的には、プログラム用ポンプ回路ＰＮＰ−１で生成されたプログラム用電圧ＶＰＧＭのプログラムパルスがセルトランジスタのワード線に印加され、セルトランジスタのフローティングゲートやトラップゲートに電子が注入される。
【００２９】
プログラムパルス（又は書き込みパルス）が印加されて、そのセルトランジスタが書き込み状態になると、書き込みベリファイをパスする。この書き込みベリファイＳ２と前書き込みのプログラムパルス印加Ｓ３とが、アドレス生成回路ＡＤＧによりアドレスをインクリメントするたびに繰り返される（Ｓ５）。やがて、最終アドレスまで書き込みベリファイをパスすると、そのセクタでの前書き込み制御が終了する（Ｓ４）。そして、同じ前書き込み制御が、残りのセクタに対しても繰り返される（Ｓ６，Ｓ７）。工程Ｓ７では、セクタ数ｍがインクリメントされ、全セクタが終了したかのチェックに利用される。工程Ｓ１〜Ｓ７が、前書き込み制御である。これを終了すると、バンクＡの選択セクタ内の全てのセルトランジスタが書き込み状態になる。
【００３０】
図６に移り、バンクＡの選択されたセクタの前書き込み制御が全て終了すると、そのバンクＡのセクタの消去制御が行われる。消去制御は、図６の工程Ｓ１０〜Ｓ２１である。バンクＡの消去制御が始まると、それに平行してバンクＢ内のセクタの消去動作における前書き込み制御が開始される（Ｓ３０）。この前書き込み制御は、図５に示したのと同じである。
【００３１】
バンクＡのセクタの消去制御は次の通りである。まず、選択されているセクタｍの消去ベリファイが行われる（Ｓ１０）。セクタ内の全てのセルトランジスタが消去状態になっていれば、ベリファイをパスして工程Ｓ２１でセクタｍがインクリメントされる。前書き込みが終了した時点では、バンクＡ内のセクタのセルトランジスタは書き込み状態であり、消去ベリファイはパスしない。
【００３２】
そこで、最初に消去パルスがセクタ内の全てのセルトランジスタに同時に印加される。消去パルスは、消去用ポンプ回路ＰＮＰ−２により生成される消去用電圧ＶＥＲの消去パルスが、セルトランジスタのソースまたはチャネルと、ワード線に印加される（Ｓ１１）。具体的には、ソース又はチャネルに９Ｖのパルスが、ワード線には−９Ｖのパルスが印加され、フローティングゲートやトラップゲート内の電子が引き抜かれる。そして、工程Ｓ１２、Ｓ１３，Ｓ１４の過消去是正プロセスが行われる。この過消去是正プロセスは、消去パルス印加後の自動プログラムパルス印加動作であり、消去パルスを印加したことにより、過消去のために閾値電圧が低くなりすぎたセルトランジスタに、プログラムパルスを印加して、過消去状態を是正するプロセスである。
【００３３】
つまり、過消去是正ベリファイＳ１２をフェイルしたセルトランジスタに、過消去是正用パルス（プログラムパルス）が印加され（Ｓ１３）、過消去が是正されたことがベリファイされる（Ｓ１４）。従って、この過消去是正プロセスでは、消去用ポンプ回路ＰＮＰ−２により生成される過消去是正用電圧ＶＯＥを利用して、パルスが生成される。
【００３４】
この過消去是正パルス印加及び過消去是正ベリファイは、全てのワード線を非選択レベル（０Ｖ）またはそれより若干高いレベルに制御し、ビット線を選択して、そのビット線にリーク電流が発生するか否かにより行われる。従って、工程Ｓ１２，Ｓ１３，Ｓ１４は、コラムアドレスをインクリメントしながら行われる（Ｓ１５、Ｓ１６）。
【００３５】
過消去是正プロセスが終了すると、消去ベリファイが行われる（Ｓ１７）。この消去ベリファイは、アドレス生成回路ＡＤＧが生成するアドレスＡＤＤにしたがってセクタ内のセルトランジスタを順に選択し、そのセルトランジスタの閾値電圧が消去状態まで下がった否かをチェックすることにより行われる。従って、消去ベリファイＳ１７は、セクタ内のアドレスＡＤＤをインクリメントしながら最終アドレスのセルトランジスタの消去ベリファイがパスするまで行われる（Ｓ１８，Ｓ１９）。
【００３６】
セクタ内の全てのセルトランジスタが消去ベリファイをパスするまで、上記の消去パルスの印加（Ｓ１１）と、過消去是正プロセス（Ｓ１２〜Ｓ１６）が繰り返される。そして、セクタ消去制御が終了すると、次のセクタの消去制御が行われる（Ｓ２０，Ｓ２１）。バンクＡ内の全てのセクタの消去制御が終了すると、バンクＡの消去動作は完了する。
【００３７】
図７は、本実施の形態における複数バンクの消去動作の一例を示す図である。また、図８は、その消去動作の詳細タイミングチャート図である。図７の例では、バンクＡ、バンクＢがそれぞれ８つのセクタ（セクタ番号０〜１７）を有し、バンクＡのセクタ６が消去対象セクタに、バンクＢのセクタ９，１０，１１が消去対象セクタにそれぞれ選択された例である。この場合の消去動作の詳細を、図８を参照して説明する。図８には、図５，６の工程番号が与えられて、時間を示す横軸に対して、バンクＡとＢとでそれぞれどのような制御が行われるかを示す。
【００３８】
制御回路であるステートマシン１０は、まず、バンクＡ内の消去セクタ６に対する前書き込み制御（Ｓ２−Ｓ７）を行う。前書き込み制御内のプログラムパルス印加時間は、比較的短く、消去セクタ６内の全てのセルトランジスタが書き込み状態にされる。
【００３９】
バンクＡ内の前書き込み制御が終了すると、時刻ｔ０にて、バンクＡの消去セクタ６に対する消去ベリファイＳ１０が一旦行われる。前述のとおり、最初の消去ベリファイではベリファイをフェイルする。そして、時刻ｔ１で、消去セクタ６内の全てのセルトランジスタに消去パルスが印加され（Ｓ１１）、消去制御が開始される。この消去パルスの印加Ｓ１１に並行して、バンクＢにおいて消去セクタ９、１０、１１に対して前書き込み制御が順番に行われる。
【００４０】
図８には、バンクＡのセクタ６への消去制御中に、バンクＢのセクタ９、１０の前書き込み制御が完了し、更にセクタ１１の前書き込み制御中に、バンクＡのセクタ６の消去ベリファイ処理Ｓ１２−Ｓ１７が発生した状態を示す。即ち、バンクＡのセクタ６への消去パルス印加Ｓ１１中にバンクＢのセクタ１１への前書き込み制御Ｓ２−Ｓ７が並行して行われるが、バンクＡのセクタ６での消去パルスの印加が一旦終了して、その過消去是正処理や消去ベリファイ（Ｓ１２―Ｓ１７）が行われる時（時刻ｔ２）に、ベリファイセンスアンプＶＳＡ、及びアドレス生成回路ＡＤＧを利用するために、セクタ１１での前書き込み制御が中断される。つまり、これらの回路は、前書き込み制御でも使用されれば、消去パルス印加後の過消去是正処理や消去ベリファイでも使用される。従って、より時間を要する消去制御中のバンクＡ側にこれらの回路の使用が優先されて、バンクＢでの前書き込みが中断される。
【００４１】
この中断に伴い、時刻ｔ２で、アドレス生成回路ＡＤＧ内の前書き込み用のアドレスがプログラム用レジスタ１６に一旦退避される。そして、バンクＡのセクタ６での消去ベリファイ用のアドレスが、消去用レジスタ１８からアドレス生成回路ＡＤＧにロードされ、インクリメント動作が再開される。セクタ６において、過消去是正処理Ｓ１２−Ｓ１７が行われ、更に、消去ベリファイＳ１７が、アドレスをインクリメントしながら行われる。
【００４２】
いずれかのアドレスで消去ベリファイがフェイルすると、時刻ｔ３でバンクＡ内のセクタ６への消去パルス印加Ｓ１１が再度行われる。そしてそれと並行して、バンクＢのセクタ１１への前書き込み制御が再開される。この時刻ｔ３では、アドレス生成回路ＡＤＧ内の消去ベリファイ用アドレスが消去用レジスタ１８に一旦退避され、プログラム用レジスタ１６内の前書き込み用アドレスがアドレス生成回路ＡＤＧにロードされる。
【００４３】
図８の例では、時刻ｔ４でセクタ１１への前書き込み制御Ｓ２−Ｓ７が終了している。そして、その後は、バンクＡのセクタ６への消去パルス印加Ｓ１１とその後の過消去是正処理と消去ベリファイＳ１２−Ｓ１７とが繰り返される。時刻ｔ６で、セクタ６内の最終アドレスまで消去ベリファイがパスすると、バンクＡのセクタ６への消去制御は終了し、バンクＡのセクタ６の消去動作は終了する。そして、時刻ｔ６以降は、バンクＢ内のセクタ９，１０，１１への消去制御が行われる。この消去制御は、セクタ９，１０，１１の順番に行われる。或いは、セクタ９，１０，１１に対して同時に消去制御されることもある。いずれの消去制御かは、フラッシュメモリのデバイス仕様によって異なる。
【００４４】
以上のとおり、バンクＡで消去パルスが印加されている間に、バンクＢ内の消去対象セクタに対して、前書き込みパルスの印加とその後のベリファイがメモリセルに対して順次行われるが、バンクＡでの消去パルス印加後のベリファイを行う時は、バンクＢ内の消去対象セクタでのベリファイが中断され、それに伴いその前書き込み制御が中断される。従って、ベリファイ用センスアンプＶＳＡが複数のバンクに共通に１個設けられた構成であっても、バンクＡの消去動作の消去制御とバンクＢの前書き込み制御とを平行して行うことができる。
【００４５】
図９は、本実施の形態におけるアドレス生成回路の一例を示す回路図である。アドレス生成回路ＡＤＧは、複数のシフトフリップフロップＳＦを複数段（ｎ段）に接続したカウンタ回路である。クロックＣＬＫに同期して、アドレス生成回路ＡＤＧのカウンタ値Ａ０−Ａ（ｎ−１）がインクリメントされる。また、プログラム用レジスタ回路１６と、消去用レジスタ回路１８は、共にｎビットのラッチ回路ＬＡ０〜ＬＡｎ−１で構成される。
【００４６】
そして、前書き込み制御中断時に供給される第１のプログラムレジスタ制御信号ＰＧＭＲＥＧ１に応答して、アドレス生成回路ＡＤＧ内のアドレスＡ０−Ａ（ｎ−１）がプログラム用レジスタ回路１６に転送される。また、前書き込み制御再開時に供給される第２のプログラムレジスタ制御信号ＰＧＭＲＥＧ２に応答して、プログラム用レジスタ回路１６に退避されたアドレスが、アドレス生成回路ＡＤＧにロードされる。
【００４７】
同様に、消去パルス印加開始時に第１の消去レジスタ制御信号ＥＲＲＥＧ１に応答して、アドレス生成回路ＡＤＧ内のアドレスＡ０−Ａ（ｎ−１）が消去用レジスタ回路１８に転送される。また、消去ベリファイ再開時に供給される第２の消去レジスタ制御信号ＥＲＲＥＧ２に応答して、消去用レジスタ回路１８に退避されたアドレスが、アドレス生成回路ＡＤＧにロードされる。
【００４８】
上記の実施の形態において、アドレス生成回路ＡＤＧが前書き込み制御時の書き込みベリファイ用アドレスと、消去制御時の消去ベリファイ用アドレスとを生成したが、それぞれのアドレスを生成するアドレス生成回路を別々に設けても良い。その場合は、アドレスを退避させるレジスタ１６，１８を設ける必要はない。
【００４９】
更に、ベリファイ用センスアンプＶＳＡを共通に設けて、前書き込み制御と消去ベリファイとが重ならないように、前書き込み制御を一時中断して消去ベリファイを行っている。この場合も、書き込みベリファイ用のセンスアンプと消去ベリファイ用のセンスアンプとを別々に設ければ、前書き込み制御の一時中断は必要ない。
【００５０】
また、書き込み用ポンプ回路と消去用ポンプ回路とを別々に設けたが、共通のポンプ回路によって、書き込み用の電圧と消去用の電圧が同時に生成されるようにしても良い。
【００５１】
以上、実施の形態をまとめると以下の付記の通りである。
【００５２】
（付記１）不揮発性メモリセルを有するフラッシュメモリにおいて、
複数のセクタがそれぞれ設けられた複数のバンクを有し、
消去対象セクタに対する消去動作が、書き込みパルスを印加する前書き込み制御とその後消去パルスを印加する消去制御とを有し、第１のバンク内の消去対象セクタに前記消去制御を行う間に、第２のバンク内の消去対象セクタに前記前書き込み制御を平行して行うことを特徴とするフラッシュメモリ。
【００５３】
（付記２）付記１において、
更に、前記書き込みパルスの電圧を発生する書き込み電圧発生回路と、前記消去パルスの電圧を発生する消去電圧発生回路とを有することを特徴とするフラッシュメモリ。
【００５４】
（付記３）付記１において、
更に、前記書き込み制御及び消去動作時に、前記セクタからの出力をベリファイするベリファイ回路を有し、
前記前書き込み制御では、前記書き込みパルス印加とその後のベリファイとがメモリセルに対して順次行われ、前記第２のバンクの消去対象セクタでの前書き込み制御中に、前記第１のバンクの消去対象セクタでの消去パルス印加後のベリファイが行われる時は、当該第２のバンクでの前書き込み制御が中断されることを特徴とするフラッシュメモリ。
【００５５】
（付記４）付記３において、
前記前書き込み制御時において、前記メモリセルを選択するアドレスを生成するアドレス生成回路と、
前記前書き込み制御が中断されるとき、前記アドレス生成回路のアドレスを記憶する書き込みレジスタ回路とを有することを特徴とするフラッシュメモリ。
【００５６】
（付記５）付記１において、
前記第１のバンク内での消去制御が終了した後に、前書き込みが終了した第２のバンク内の消去対象セクタにおいて前記消去制御が開始されることを特徴とするフラッシュメモリ。
【００５７】
（付記６）付記１において、
前記消去制御では、消去パルスが印加され、その後消去ベリファイが行れ、前記前書き込み制御では、書き込みパルスが印加され、その後書き込みベリファイが行われ、
前記第２のバンクでの前書き込み制御が、前記消去制御の消去パルス印加中に行われることを特徴とするフラッシュメモリ。
【００５８】
（付記７）付記６において、
前記第１のバンク内の消去対象セクタの消去ベリファイが開始されるとき、前記第２のバンクでの消去対象セクタの前書き込み制御が中断されることを特徴とするフラッシュメモリ。
【００５９】
（付記８）不揮発性メモリセルを有するフラッシュメモリにおいて、
複数のセクタがそれぞれ設けられた複数のバンクを有し、
消去対象セクタに対する消去動作が、書き込みパルスを印加する前書き込み制御とその後消去パルスを印加する消去制御とを有し、
第１のバンク内の消去対象セクタに前記前書き込み制御が行われた後、前記消去制御が行われる最中に、第２のバンク内の消去対象セクタに前記前書き込み制御が平行して行われ、前記第１のバンクでの前記消去制御が終了し且つ前記第２のバンクでの前記書き込み制御が終了した後に、当該第２のバンク内の消去対象セクタに前記消去制御が行われることを特徴とするフラッシュメモリ。
【００６０】
（付記９）付記８において、
前記前書き込み制御では、前記書き込みパルスの印加と書き込みベリファイとが消去対象セクタのメモリセルに対して順次行われ、前記消去制御では、前記消去パルスの印加が前記消去対象セクタに対して行われ、消去ベリファイが当該消去対象セクタのメモリセルに対して順次行われ、
前記第２のバンクでの前記消去パルス印加中に、前記第１のバンクでの前記書き込み制御が行われ、前記第２のバンクでの消去ベリファイの時に、前記第１のバンクでの前記書き込み制御が中断されることを特徴とするフラッシュメモリ。
【００６１】
（付記１０）付記９において、
更に、前記書き込み制御及び消去制御時に、前記セクタからの出力をベリファイするベリファイ回路を有することを特徴とするフラッシュメモリ。
【００６２】
（付記１１）付記９において、
前記前書き込み制御時及び前記消去制御時において、前記メモリセルを選択するアドレスを生成するアドレス生成回路と、
前記前書き込み制御が中断されるとき、前記アドレス生成回路のアドレスを記憶する書き込みレジスタ回路と、
前記消去ベリファイ後に消去パルスが印加されるとき、前記アドレス生成回路のアドレスを記憶する消去レジスタ回路とを有することを特徴とするフラッシュメモリ。
【００６３】
（付記１２）付記８において、
更に、前記書き込みパルスの電圧を発生する書き込み電圧発生回路と、前記消去パルスの電圧を発生する消去電圧発生回路とを有することを特徴とするフラッシュメモリ。
【００６４】
【発明の効果】
以上、本発明によれば、複数のバンク内のセクタを消去するとき、その消去時間を短くすることができる。
【図面の簡単な説明】
【図１】従来のデュアルオペレーション型フラッシュメモリの構成図である。
【図２】図１の従来のフラッシュメモリにおけるチップ消去動作の一例を示す図である。
【図３】本実施の形態におけるチップ消去の概略タイミングチャート図である。
【図４】本実施の形態例における４バンク構成のフラッシュメモリの構成図である。
【図５】バンクＡ，Ｂのセクタを消去する場合の消去動作のフローチャート図である。
【図６】バンクＡ，Ｂのセクタを消去する場合の消去動作のフローチャート図である。
【図７】本実施の形態における複数バンクの消去動作の一例を示す図である。
【図８】図７の消去動作の詳細タイミングチャート図である。
【図９】本実施の形態におけるアドレス生成回路の一例を示す回路図である。
【符号の説明】
ＢＮＫＡ−ＢＮＫＤ　　　　バンク
ＰＮＰ−１　　　　　　　　　　　　書き込み電圧発生回路、プログラム用ポンプ回路
ＰＮＰ−２　　　　　　　　　　　　消去電圧発生回路、消去用ポンプ回路
ＲＳＡ　　　　　　　　　　　　　　リード用センスアンプ
ＶＳＡ　　　　　　　　　　　　　　ベリファイ用センスアンプ
ＡＤＧ　　　　　　　　　　　　　　アドレス生成回路
１０　　　　　　　ステートマシン、制御回路
１６　　　　　　　書き込み用レジスタ、プログラム用レジスタ
１８　　　　　　　消去用レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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