(57)【要約】【課題】バイポーラトランジスタの利得を低下させず、かつ従来よりも薄く形成可能なトランジスタ。【解決手段】ベース（３２）と、コレクタ（４２）と、ＩＩＩ／ＶＩ族半導体からなるエミッタ（３６）を含むトランジスタを提供する。また、少なくとも１つの金属酸化膜半導体（ＭＯＳ）トランジスタ（８０Ｂ）と、上述のトランジスタ（３０、８０Ａ）を含む超小型回路を提供する。さらに、上述のトランジスタ（３０）とＢｉＭＯＳ超小型回路を製造するための工程も提供する。【選択図】図６
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【特許請求の範囲】
【請求項１】
ベースと、
コレクタと、
ＩＩＩ／ＶＩ族半導体からなるエミッタと、
を含むトランジスタ。
【請求項２】
前記ＩＩＩ／ＶＩ族半導体は、ＧａＳ、ＧａＳｅ、ＧａＴｅ、ＩｎＳ、ＩｎＳｅ、ＩｎＴｅおよびＴｌＳからなるグループから選択される請求項１に記載のトランジスタ。
【請求項３】
前記ベースはｐ型半導体材料からなり、
前記コレクタはｎ型半導体材料からなる、請求項１に記載のトランジスタ。
【請求項４】
前記ＩＩＩ／ＶＩ族半導体はｐ型半導体として振舞うようにドーピングされ、
前記ベースはｎ型半導体からなり、
前記コレクタはｐ型半導体からなる、請求項１に記載のトランジスタ。
【請求項５】
前記コレクタは埋め込まれたコレクタである請求項１に記載のトランジスタ。
【請求項６】
少なくとも１つの金属酸化膜半導体（ＭＯＳ）トランジスタと、
請求項１ないし５のいずれか１項に記載のトランジスタと、
を含む超小型回路。
【請求項７】
ＢｉＭＯＳ超小型回路を製造するための工程であって、
第１の半導体材料からなる埋込み層を形成し、
少なくとも１つのＭＯＳトランジスタのためのゲート酸化膜を形成し、
前記ゲート酸化膜上にポリシリコン層を形成し、
第２の半導体材料からなるベースを形成し、
第３の半導体材料からなる、前記ＭＯＳトランジスタのためのソースおよびドレインを形成し、
前記ベース上にＩＩＩ／ＶＩ族半導体からなるエミッタを形成することを含む工程。
【請求項８】
シリコンベースの半導体と、該シリコンベースの半導体に接続される電気コンタクトとの間の機械的応力を軽減する方法であって、
前記シリコンベースの半導体と前記電気コンタクトの間にＩＩＩ／ＶＩ族半導体を結合することを含む方法。
【請求項９】
ベースと、
コレクタと、
１．１電子ボルトより大きいバンドギャップを持つエミッタを設けるための手段と、
を含むトランジスタ。
【請求項１０】
シリコン材料から形成されるベースと、
コレクタと、
前記エミッタと前記ベースの間の格子不整合を軽減するための柔軟な構造を有する非シリコンベースのエミッタを設けるための手段と、
を含むトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＩＩＩ／ＶＩ族エミッタを備えるトランジスタに関する。
【０００２】
【従来の技術】
電気通信装置等の電子装置の多くはその設計および動作に半導体を使用している。半導体は金属および絶縁体と区別される。所与の材料内の価電子、すなわち非束縛電子の挙動によって、その材料が金属として振舞うのか、それとも絶縁体または半導体として振舞うのかを決定することができる。材料内の電子は、温度等の要因および外部から印加される電位の有無に応じて、異なる量子状態すなわちエネルギー状態を占める。所与の材料に対してその材料が０Ｋであるときに電子によって占められる最大のエネルギー量子状態は、フェルミエネルギーＥＦとして知られている。
【０００３】
金属では、フェルミエネルギーＥＦは、エネルギーの間隔が近い許容される量子状態のバンドの中央に位置する。結果として、これは、非常に小さな電圧によって低い側のエネルギー量子状態から高い側のエネルギー量子状態に電子が励起（ｐｒｏｍｏｔｅ）されることを意味する。従って、電子は金属内を自由に動くことができる。材料内の電子の移動を容易にする能力によって、金属は電流を流すことができる。このように、金属は優れた導体である。
【０００４】
絶縁体では、フェルミエネルギーＥＦは、間隔の広く離れた量子エネルギー状態の間に位置する。結果として、よりエネルギーの高いレベルに電子を励起するためには、金属と比較して相対的に大きな電圧が必要となる。絶縁体内の電子はほとんど移動できず、所与の電圧に対して金属に比べるとわずかな電流しか流すことができない。
【０００５】
半導体は、フェルミエネルギーＥＦが間隔の離れた量子エネルギー状態の間に位置するという点で絶縁体に似ている。しかし、半導体内のこれらエネルギー状態間の間隔は絶縁体のそれよりも狭い。このため、半導体内の電子は、外部エネルギーによって、低エネルギーの価電子帯内の量子状態から高エネルギーの価電子帯内の量子状態に励起することができる。半導体内の電子がある量子状態から別の量子状態に励起できる能力は、電流を流すために必要な電子の移動度を与える。
【０００６】
電子の励起（ｐｒｏｍｏｔｉｏｎ）により、負に帯電した移動性の伝導帯電子すなわち自由電子と、正に帯電した正孔とが価電子帯内に生成される。自由電子および正孔はいずれも電流を流す移動性の電荷キャリアである。半導体内の正または負の電荷キャリアの密度は、イオン化された不純物すなわちドーパントを半導体に添加することで増加させることができる。添加不純物のない半導体材料は真性半導体と呼ばれる。ドーパントが添加された半導体材料は不純物半導体と呼ばれる。正の電荷キャリアすなわち正孔の密度を高めた不純物半導体はｐ型半導体と呼ばれる。負の電荷キャリアすなわち自由電子の密度を高めた不純物半導体はｎ型半導体と呼ばれる。
【０００７】
トランジスタおよび他の半導体素子は、異なる特性の異なる半導体材料間の接合に基づいている。ヘテロ接合では、異なるバルク半導体材料の領域が境界面で接合される。例えば、ｎ型半導体がｐ型半導体と接合される。ホモ接合では、異なる半導体パラメータを生成するためにできる限り異なるレベルまたはタイプのドーパントをそれぞれ有する同一のバルク半導体の領域（全てｎ型、または全てｐ型）が境界面で接合される。
【０００８】
境界面、すなわち２つの半導体材料間の接合部では、ｎ型領域から隣接するｐ型領域に自由電子が動くことで空乏領域が形成され、そこで自由電子が正孔と結合する。これにより自由電子と正孔とが効果的に結合されて、束縛価電子となる。これら空乏領域内の束縛価電子は、ｎ型材料からｐ型材料へとさらに自由電子が移動するのを妨げるポテンシャルエネルギー障壁を形成する。
【０００９】
ｐ型材料に電圧の正端子を接続し、ｎ型材料に電圧の負端子を接続することで、半導体材料に順バイアスをかけることができる。順バイアスを増加させると、空乏領域が狭くなり、最終的には消滅する。この時点で、電圧をさらに増加していくと、半導体材料間に電流が流れ始める。順バイアスを取り除くか、または空乏領域が再び現れる点まで低下させると、半導体材料間に電流は流れなくなる。
【００１０】
【発明が解決しようとする課題】
半導体は超小型回路素子を構成する際に組み込まれることが多い。超小型回路には、例えばバイポーラトランジスタ、金属酸化膜半導体（ＭＯＳ）トランジスタ、ダイオード、抵抗またはこれらの任意の組み合わせが含まれる。バイポーラトランジスタは少なくとも３つの半導体領域を有する。すなわち、第１のタイプの半導体材料からなるベースと、第２のタイプの半導体材料からなるコレクタおよびエミッタである。バイポーラトランジスタを組み込む超小型回路は、シリコン（Ｓｉ）ベースの材料およびプロセスを用いて製造されることが多い。Ｓｉベースのバイポーラトランジスタの性能を最大にすることは、Ｓｉ集積回路産業の目標である。この目標に向かうべく、バイポーラトランジスタの垂直方向の寸法が短縮され続けている。寸法を小さくしていくと、何らかの素子動作限界に帰結しうる。例えば、ベース厚を短縮する場合、空乏領域を制御しかつ低ベース抵抗を維持するために、ドーピングレベルを増加しなければならない。不都合なことに、ベースのドーピングレベルを増加すると、バイポーラトランジスタの利得（従って、その有用性）が低下するという問題がある。
【００１１】
【課題を解決するための手段】
本発明の一形態は、ベースと、コレクタと、ＩＩＩ／ＶＩ族半導体を含むエミッタを含むトランジスタを提供する。
【００１２】
【発明の実施の形態】
図１は、層状ＩＩＩ／ＶＩ族半導体ヘテロ接合バイポーラトランジスタ（ＨＢＴ）の一実施形態を示す。図１は寸法通りには描かれていない。ＩＩＩ／ＶＩ族半導体の名称は、周期表上のＩＩＩ族からの元素および周期表上のＶＩ族からの元素の組み合わせからなる半導体を意味する。ＩＩＩ／ＶＩ族半導体の適当な組み合わせの例には、ＧａＳ、ＧａＳｅ、ＧａＴｅ、ＩｎＳ、ＩｎＳｅ、ＩｎＴｅおよびＴｌＳが含まれる。簡単のために、層状ＩＩＩ／ＶＩ族半導体ＨＢＴの実施形態の説明においてはＩｎＳｅを用いる。
【００１３】
図１の実施形態に示すヘテロ接合バイポーラトランジスタ（ＨＢＴ）３０は、ｐ型材料から構成されるベース３２を有し、このベースはベースコンタクト３４と、ＩＩＩ／ＶＩ族半導体（ＩｎＳｅとして示す）の１つの層から構成されるエミッタ３６に接続される。ＩｎＳｅエミッタ３６は真性ｎ型半導体であり、この能力内で使用することができる。または、ＩｎＳｅエミッタ３６にｎ型不純物をドーピングし、ほぼ純粋のＩｎＳｅエミッタ３６よりも多くの自由電子を有するｎ型材料にすることもできる。ＩｎＳｅエミッタ３６はエミッタコンタクト３８に接続される。
【００１４】
ｎ型半導体層４０はベース３２に接続される。埋め込まれたコレクタ４２は、エンハンスメント型ｎ型半導体層、すなわちＮ＋型半導体から構成され、コレクタコンタクト４４およびｎ型半導体層４０に接続される。コレクタ４２は埋め込まれることが好ましいが、ＨＢＴは、埋め込まれたコレクタ４２を用いずに構成することもできる。この場合、ｎ型半導体層４０がコレクタとして機能し、ベース３２およびコレクタコンタクト４４に接続される。図１に示すように、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）３０のこの実施形態は、エミッタがｎ型半導体であり、ベースがｐ型半導体であり、コレクタがｎ型半導体であるので、ｎ型素子である。
【００１５】
ＩＩＩ／ＶＩ族エミッタＨＢＴ３０をｐ型素子として構成することも可能である。このためには、ＩｎＳｅエミッタ３６に、ｐ型材料として振舞うまでｐ型不純物をドーピングしなければならない。ベース３２はｎ型材料から構成される。ｎ型半導体層４０はｐ型半導体層で置き換えられ、埋め込まれたコレクタ４２はエンハンスメント型Ｐ＋型材料で置き換えられる。ＩＩＩ／ＶＩ族エミッタＨＢＴ３０のｐ型の形態も実現可能であるが、説明上、本明細書全体を通してｎ型の形態を用いる。しかしながら、本明細書はｎ型およびｐ型の両方の素子を包含する。
【００１６】
ベース３２、ｎ型半導体層４０および埋め込まれた導体４２は、上述のようにｎ型不純物またはｐ型不純物がドーピングされているシリコン（Ｓｉ）ベースの材料から構成されることが好ましい。ＩｎＳｅエミッタ３６は、Ｓｉベースのベース３２上にエピタキシャル成長させることができる。ＩｎＳｅは、従来のＳｉベースのエミッタにおける０．８ｅＶ〜１．１ｅＶのエネルギーバンドギャップと比べると、価電子の許容可能な量子エネルギー状態の間に広いエネルギーバンドギャップ（１．４エレクトロンボルト（ｅＶ）〜１．９ｅＶまたはそれ以上）を持つことができるので、ＩｎＳｅエミッタ３６およびベース３２は、ベース３２とエミッタ３６との間に小さな空乏領域を維持しつつ、かつバイポーラ利得を低減することなく、より薄く形成することができる。また、エピタキシャル成長させたＩｎＳｅエミッタ３６は、ＧａＰ、半絶縁性ポリシリコン薄膜、酸素をドーピングされたＳｉエピタキシャル薄膜、ＳｉＣおよびホスフェートをドーピングされた水素化（ｈｙｄｒｏｇｅｎａｔｅｄ）微結晶性Ｓｉ等の他の高バンドギャップ材料と比べて、温度要件が比較的低く、バルク抵抗およびコンタクト抵抗が低く、さらに後の配線工程ステップ中の安定性が良好であるという利点を有する。
【００１７】
表１に、ＩｎＳｅエミッタ３６を有するＨＢＴ３０の一実施形態のシミュレーション値を示す。
【００１８】
【表１】
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【００１９】
図２は、表１で現されたＨＢＴ３０についてのコレクタ電流（ＩＣ）‐コレクタ電圧（ＶＣ）曲線４８を示す。図３は表１で現された値についてのコレクタ電流（ＩＣ）５０およびベース電流（ＩＢ）５２をベース電圧（ＶＢ）５４の関数として示したものである。所与のベース電圧５４におけるベース電流５２からコレクタ電流５０への相対的な電流利得を示すために、利得５６も描かれている。図４は、コレクタ電流の関数として示すカットオフ周波数曲線５８である。図２〜図４は、表１のパラメータによって規定されるＨＢＴ３０が、適度な利得および周波数応答を持つことを示している。ＨＢＴ３０の性能は、ベースの厚さを変更して、ベースのドーピングレベルを変化させて、および／またはエミッタのドーピングレベルを変化させて、特定の利得基準および周波数応答基準を満たすように変更することができる。そのような変更は当業者の能力の範囲内にあり、表１に示した値は限定を意図したものではない。
【００２０】
原子格子レベルでは、ＩｎＳｅエミッタ３６は層状の半導体化合物である。層は互いにファンデルワールス力により相互作用し、層内では、原子価力によって原子が束縛される。ファンデルワールス力は原子価力よりも小さく、よって層間の屈曲（ｆｌｅｘ）を可能にする。ＩｎＳｅエミッタ３６のこの柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ：屈曲性）は、Ｓｉベース３２およびエミッタ３６の不整合の格子構造間の緩衝として機能する。他の非シリコンのエミッタおよびＩＩＩ／ＶＩ族以外のエミッタはシリコン基板上で成長させることが困難な格子構造を有するが、層状ＩＩＩ／ＶＩ族エミッタ３６の柔軟性は製造上の問題の影響を受けにくい。１つの集積回路、マイクロチップまたは超小型回路上に複数のＨＢＴ３０を形成することができ、ＩｎＳｅエミッタ３６は、５００℃未満の温度でのエピタキシャル成長により良好に製造することができる。この比較的低いサーマルバジェット（ｔｈｅｒｍａｌ　ｂｕｄｇｅｔ）によって、ＩＩＩ／ＶＩ族の高バンドギャップエミッタＨＢＴ３０は集積回路産業にとって魅力あるものとなる。なぜなら、上述の利点を有するこのようなＨＢＴ３０は、ＭＯＳ（金属酸化膜半導体）工程と協調して形成可能であるからである。バイポーラトランジスタおよびＭＯＳトランジスタの両方を有する超小型回路は、ＢｉＭＯＳ素子として知られる。ＢｉＭＯＳ素子は、アナログ信号コンディショニング用にバイポーラトランジスタを必要とし、デジタル信号コンディショニング及び処理のためにＭＯＳトランジスタを必要とするアプリケーションにおいて特に有用である。
【００２１】
図５（ａ）〜（ｄ）及び図６は、少なくとも１つのＩＩＩ／ＶＩ族エミッタＨＢＴ３０を有するＢｉＭＯＳ素子すなわち超小型回路５９の構造の一実施形態を示す。説明を簡単にするために、ＩＩＩ／ＶＩ族エミッタの一例としてＩｎＳｅを用いるが、上述のように他のＩＩＩ／ＶＩ族の組み合わせも使用可能である。
【００２２】
超小型回路５９のこの実施形態の出発点は埋込み層の形成である。図５（ａ）は、半導体グレードＳｉのスライスの側断面図を示している。ｎ型不純物を拡散させるか、Ｓｉのシード層からエピタキシャル成長させてｎ型不純物を含ませるか、またはｎ型不純物をイオン注入して、ｎ型埋込み半導体層６０を形成する。ｎ型埋込み層６０は、第１の側面６２と第２の側面６４を有する。その後、ｎ型埋込み層６０の第１の側面６２上にＳｉＯ２の保護層６６を形成することができる。
【００２３】
図５（ａ）〜（ｄ）及び図６に記載されるステップ全体を通して、ある特定の作業では、超小型回路上のいくつかの領域の選択的なコーティング、エピタキシャル成長、エッチング、絶縁処理、拡散またはイオン注入が必要とされ、その他はそのままとされる場合がある。この選択的な処理は、当業者に周知のマスキング技術を用いて達成される。このようなマスキング技術は、例えば、フォトリソグラフィフィルム、フォトレジストの使用、および導電性フィルムを含む。このマスキング技術は、選択的な堆積、拡散、成長、絶縁処理、エッチングまたは封止処理を行うときには製造工程に不可欠であるが、説明を簡単にするために、また、所望の応用形態に基づいていくつかあるマスキング技術の中から使用すべき１つまたは複数の技術を選択することは当業者の能力の範囲内にあるので、各ステップ毎に説明はしない。
【００２４】
図５（ｂ）に示すように、保護層６６を貫通してｎ型埋込み層６０内にトレンチ６８をエッチングすることができる。図５（ｃ）に示すように、トレンチ６８が酸化され、新たな保護ＳｉＯ２層７０が形成される。これは、第２の側面６４の反対側に新たな第１の側面７２を生成する。多結晶シリコン支持層７４が保護層７０に当接して第１の側面７２上に形成され、トレンチ６８を塞ぐ。多結晶シリコン支持層７４は、超小型回路素子５９に強度を与える。支持層７４の追加により、既存の第２の側面６４の反対側に新たな第１の側面７６ができる。図５（ｃ）には切断線７８が示されている。そして、超小型回路素子５９は、図５（ｄ）に示すように第１の側面７６が下側になるように反転される。切断、研削、エッチングまたは研磨工程により、超小型回路５９は切断線７８に沿って切断される。図５（ｄ）に示すように、これは、絶縁保護ＳｉＯ２層７０によって分離された、ｎ型埋込み層６０の電気的に分離されたポケット８０を形成する。図５（ｂ）〜図５（ｄ）に示した上記の分離工程は、ウエル形成ステップとともに用いることができ、これによりｐ型不純物のエリアがｎ型埋込み層６０内に導入され、ｎ型ＭＯＳトランジスタまたはｐ−ｎ−ｐ型バイポーラトランジスタを構成するエリアが形成される。Ｐ型ＭＯＳトランジスタおよびｎ−ｐ−ｎ型バイポーラトランジスタを図示のｎ型埋込み層６０内に形成することもできるが、簡単のために、この実施形態はウエル形成を含まない。しかしながら、ウエル形成は本明細書の実施形態およびその等価物と両立することを理解されたい。
【００２５】
超小型回路素子５９を構築する際の残りの作業について図６を参照して述べる。図６は、２つの分離されたポケット８０Ａおよび８０Ｂを示す、拡大された側断面図である。ポケット８０Ａ内にヘテロ接合バイポーラトランジスタ（ＨＢＴ）が形成され、ポケット８０Ｂ内にＭＯＳトランジスタが形成される。拡散またはイオン注入を用いて、深いＮ＋コレクタ８２が形成される。Ｎ＋コレクタ８２は、ｎ型埋込み層６０よりも多くのｎ型不純物を有する。
【００２６】
超小型回路素子５９を適当な温度および大気条件に選択的に暴露して、ＭＯＳゲートを有するべきポケット８０Ｂ上にＳｉＯ２の層を形成することによって、ゲート酸化膜８４が形成される。適当な酸化技術は当業者に周知である。ゲート酸化膜８４の上側に、エピタキシーによってポリシリコン層８６が形成される。次に、埋込み層６０内にｐ型不純物を拡散またはイオン注入することによって、ポケット８０Ａの埋込み層６０内にＨＢＴベース８８が形成される。ここでは、ＳｉＯ２からなる絶縁層９０がポケット８０Ａおよび８０Ｂの上側に形成され、必要に応じて、半導体材料との接点用の開口部が残される。
【００２７】
次に、Ｐ＋ソースおよびドレイン形成の比較的高温の工程が約９００℃の温度で行われる。ソース９２およびドレイン９４は、ポケット８０Ｂの埋込み層６０内に形成される。Ｐ＋半導体は、標準的なｐ型半導体よりも多くのｐ型不純物を有する。酸化物９６、９７をそれぞれ、ソース９２およびドレイン９４の露出されたエリア上に形成することができる。
【００２８】
次の作業はＨＢＴエミッタ９８を形成することである。エミッタ９８は、ＩＩＩ／ＶＩ族材料、ここではＩｎＳｅから形成される。ＩｎＳｅは、１．４ｅＶ〜１．９ｅＶまたはそれ以上の範囲の大きなバンドギャップで成長させることができる、層状の半導体化合物である。上述のように、ＩｎＳｅエミッタ９８はファンデルワールス力により相互作用する層を有し、その層内では、原子価力によって原子が束縛される。この層状のエミッタ９８は、ベース８８とエミッタ９８のの間の格子不整合によって発生する歪みを軽減するための緩衝としての役割を果たす。ＩｎＳｅは、バイポーラエミッタ９８として、Ｓｉ上に５００℃未満の温度でエピタキシャル成長させることができる。これにより、ＩｎＳｅエミッタ９８等のＩＩＩ／ＶＩ族エミッタは、シリコン集積回路産業にとって魅力的なものとなる。なぜなら、高バンドギャップおよび比較的低い温度要件によって、標準的なＭＯＳ工程の後に、サーマルバジェットの影響を最小にしつつ、ＢｉＭＯＳ超小型回路素子５９上により小さな垂直方向寸法のＨＢＴ素子を形成することができるからである。
【００２９】
最終的な作業は、同じ超小型回路５９上に他の半導体素子と電気的に連続するためのコンタクト、または外部環境に相互接続するためのコンタクトを形成することを含む。ベース８８上の保護層９０内のギャップにベースコンタクト１００が形成される。ＩｎＳｅエミッタ９８上にエミッタコンタクト１０２が形成される。コレクタ８２上の保護層９０内のギャップにコレクタコンタクト１０４が形成される。ソースコンタクト１０６がソース酸化物９６上に形成され、ドレインコンタクト１０８がドレイン酸化物９７上に形成され、ゲートコンタクト１１０がポリシリコンゲート境界面８６上に形成される。
【００３０】
図７は、超小型回路素子５９等のＢｉＭＯＳ素子（同じ超小型回路上にバイポーラトランジスタおよびＭＯＳ形トランジスタの両方を有する素子）を構築するために用いることができる作業の一実施形態を示す。マスキングステップは省略されるが、必要に応じて当業者によって実施されることができる。その構築すなわち製造は埋込み層の形成（１１２）で開始する。次に、埋込み層の個別の領域への分離（１１４）が行われる。ＨＢＴコレクタが深いＮ＋形成（１１６）によって形成される。ＭＯＳゲート酸化膜が形成され（１１８）、各ＭＯＳゲート酸化膜上にポリシリコン層が形成される（１２０）。埋込み層内に適当に不純物を拡散またはイオン注入することにより、ＨＢＴベースが形成される（１２２）。拡散またはイオン注入によって、ＭＯＳ領域のソースエリアおよびドレインエリアが形成される（１２４）。ＩＩＩ／ＶＩ族半導体をエピタキシャル成長させ、ＨＢＴベース上にエミッタが形成される（１２６）。最後に、半導体素子を互いに接続するため、および／または超小型回路に相互接続を設けるために、コンタクト形成１２８が行われる。
【００３１】
適当なＩＩＩ／ＶＩ族半導体の一例として主にＩｎＳｅを使用したが、他のＩＩＩ／ＶＩ族半導体も使用可能であり、特許請求の範囲内のものであることは明らかである。本明細書で説明した実施形態は、ＩＩＩ／ＶＩ族エミッタを備えるｎ型ＨＢＴについて述べた。ｎ型ベース、ｐ型コレクタを使用し、ｐ型不純物をＩｎＳｅエミッタにドープすることにより、ｐ型ＨＢＴも実現可能である。説明した製造の実施形態は、ＩＩＩ／ＶＩ族エミッタを備えるＨＢＴの構築、またはＩＩＩ／ＶＩ族エミッタを備える少なくとも１つのＨＢＴを有するＢｉＭＯＳ素子の構築の例示である。接合分離等の他の分離方法も使用することができ、また、所望により、ウエル形成またはＬＤＤ形成（コレクタ性能を最適化するため）等の他のステップを含む場合もある。実施形態において示したようなｎ型ＨＢＴおよびｐ型ＭＯＳトランジスタのほかに、ダイオードおよびｎ型ＭＯＳトランジスタ等の他の半導体素子をＢｉＭＯＳ超小型回路上に形成することも可能である。ＩＩＩ／ＶＩ族エミッタの比較的低いサーマルバジェットは、ＭＯＳ工程との優れた適合性を示す。可能であれば構築ステップの順序を変更可能であり、一旦ＩＩＩ／ＶＩ族層を形成した後はそのサーマルバジェット以下のままになる。さらに、種々の他の構造上および機能上の等価な変更形態および代替形態を用いて、特定の実施形体に応じて、本明細書に包含される概念に従ってＩＩＩ／ＶＩ族エミッタＨＢＴまたはＩＩＩ／ＶＩ族エミッタを持つＨＢＴを含むＢｉＭＯＳ素子の実施形態を実施することもできる。
【図面の簡単な説明】
【図１】ＩＩＩ／ＶＩ族半導体ヘテロ接合バイポーラトランジスタ（ＨＢＴ）の一実施形態を示す概略図である。
【図２】ＩＩＩ／ＶＩ族半導体ＨＢＴの一実施形態のサンプル性能を示す図である。
【図３】ＩＩＩ／ＶＩ族半導体ＨＢＴの一実施形態のサンプル性能を示す図である。
【図４】ＩＩＩ／ＶＩ族半導体ＨＢＴの一実施形態のサンプル性能を示す図である。
【図５】（ａ）〜（ｄ）は、超小型回路素子の一実施形態における埋込み層の形成および分離の実施形態を示す図である。
【図６】図５と同じ超小型回路素子の実施形態の上に形成されたＩＩＩ／ＶＩ族半導体ＨＢＴおよび金属酸化膜半導体（ＭＯＳ）トランジスタの実施形態を示す図である。
【図７】ＩＩＩ／ＶＩ族半導体ＨＢＴおよびＭＯＳトランジスタの両方を有するＢｉＭＯＳ素子の製造工程の一実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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