(57)【要約】【課題】半導体記憶装置の製造方法に関し、ミラーフラッシュメモリとして優れた性能を実現させるアルミナを用いた多層ゲート絶縁膜でありながら、ゲートを微細化した場合でも、ソース側及びドレイン側に電荷を確実に分離してトラップすることが可能であるようにする。【解決手段】基板１上にトンネル絶縁膜２、分離絶縁膜３、トップ絶縁膜４を順に積層形成し、トップ絶縁膜４上にゲート電極５を形成し、トップ絶縁膜４をエッチングして分離絶縁膜３の一部を表出し、分離絶縁膜３をエッチングしてゲート電極５の下方に食い込む凹所を形成し、凹所内を埋めて展延するトラップ絶縁膜７を形成して分離絶縁膜３で分離された分離型トラップ絶縁膜７Ａを実現する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
基板上に第１の酸化シリコン膜、窒化シリコン膜、第２の酸化シリコン膜を順に積層形成する工程と、
次いで、第２の酸化シリコン膜上にゲート電極を形成する工程と、
次いで、第２の酸化シリコン膜をエッチングして前記窒化シリコン膜の一部を表出する工程と、
次いで、前記窒化シリコン膜をエッチングして前記ゲート電極の下方に食い込む凹所を形成する工程と、
次いで、前記凹所内を埋めて展延するアルミニウムを含む酸化物から選択された少なくとも１種の化合物膜を形成して前記窒化シリコン膜で分離された分離型トラップ絶縁膜とする工程と
が含まれてなることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＡＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ａｌｕｍｉｎａ  ｏｘｉｄｅ  ｓｉｌｉｃｏｎ）型メモリなどからなる不揮発性の半導体記憶装置を製造するのに好適な方法に関する。
【０００２】
【従来の技術】
近年、不揮発性の半導体記憶装置として不揮発性フラッシュメモリが多用されていて、その不揮発性フラッシュメモリの一つとしてＭＯＮＯＳ型メモリが知られている。
【０００３】
一般に、フラッシュメモリは、任意の番地での書き込み、消去、また、一括消去が可能であり、しかも、電源を遮断しても記憶内容が消えない不揮発性の半導体記憶装置である。
【０００４】
前記機能の実現を可能にしているのは、ゲート絶縁膜として、ＳｉＮ膜、並びに、それを挟むＳｉＯ２  膜からなる積層膜（ＯＮＯ膜）を用い、中間にあるＳｉＮ膜に電荷を蓄積（トラップ）するＭＯＮＯＳ構造になっていることに依る。
【０００５】
ＭＯＮＯＳ型メモリは、ゲート電極に高電圧を印加した場合、ゲート電極直下の領域を挟んでソース側及びドレイン側のＳｉＮ膜中及びＳｉＮ膜とＳｉＯ２  膜との界面に独立して電荷をトラップすることができ、従って、１セルで２ビットのメモリ機能をもつ多ビット動作のミラーフラッシュメモリを構成することができる。
【０００６】
図５はＭＯＮＯＳ型ミラーフラッシュメモリの概略を表す要部切断側面図であり、図に於いて、１１はシリコン半導体基板、１２は素子間分離絶縁膜、１３はトンネル絶縁膜、１４はトラップ絶縁膜、１４Ａは電荷蓄積領域、１５はトップ絶縁膜、１６はゲート電極、１７はサイド・ウォール絶縁膜をそれぞれ示している。
【０００７】
このようなミラーフラッシュメモリに於いて、電荷を深くトラップすることで書き込み容量を増大させることが可能で、且つ、従来のゲート絶縁膜に於ける中間に在るＳｉＮ膜、即ち、トラップ絶縁膜に比較して記憶保持特性が高いアルミナなどを用いたＯＡＯ構造のゲート絶縁膜を用いて構成したＭＯＡＯＳ型ミラーフラッシュメモリの開発が盛んに行なわれている。
【０００８】
然しながら、従来のＭＯＮＯＳ型やＭＯＡＯＳ型のミラーフラッシュメモリに於いて、多層のゲート絶縁膜を用いた場合、将来、微細化の為にゲート長を短くした場合、ソース側とドレイン側とに分離して電荷をトラップすることが困難になると予想される。
【０００９】
【発明が解決しようとする課題】
本発明は、ミラーフラッシュメモリとして優れた性能を実現させるアルミナを用いた多層ゲート絶縁膜でありながら、ゲートを微細化した場合でも、ソース側及びドレイン側に電荷を確実に分離してトラップすることが可能であるようにする。
【００１０】
【課題を解決するための手段】
本発明に依る半導体記憶装置の製造方法に於いては、基板上に第１の酸化シリコン膜、窒化シリコン膜、第２の酸化シリコン膜を順に積層形成する工程と、次いで、第２の酸化シリコン膜上にゲート電極を形成する工程と、次いで、第２の酸化シリコン膜をエッチングして前記窒化シリコン膜の一部を表出する工程と、次いで、前記窒化シリコン膜をエッチングして前記ゲート電極の下方に食い込む凹所を形成する工程と、次いで、前記凹所内を埋めて展延するアルミニウムを含む酸化物から選択された少なくとも１種の化合物膜を形成して前記窒化シリコン膜で分離された分離型トラップ絶縁膜とする工程とが含まれてなることを特徴とする。
【００１１】
前記手段を採ることに依り、ゲート長が微細化された場合であっても、ソース側とドレイン側とに確実に分離して電荷をトラップすることができるミラーフラッシュメモリとして動作する半導体記憶装置を容易に実現することができ、その実現には、従来の製造プロセスを実施することで充分に可能であり、何らの特殊技法も要しない。
【００１２】
【発明の実施の形態】
図１乃至図４は本発明に於ける一実施の形態を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図であり、以下、これ等の図を参照しつつ説明する。尚、この実施の形態では、ＭＯＡＯＳ型ミラーフラッシュメモリを対象としている。
【００１３】
図１（Ａ）参照
（１）
Ｓｉ半導体基板１をウエット洗浄し、次いで、熱酸化法を適用することに依り、Ｓｉ半導体基板１上に厚さが７〔ｎｍ〕のＳｉＯ２  からなるトンネル絶縁膜２を温度８００〔℃〕として成膜する。
【００１４】
（２）
ＬＰＣＶＤ法を適用することに依り、トンネル絶縁膜２上に厚さが１０〔ｎｍ〕のＳｉ３  Ｎ４  からなる分離絶縁膜３を温度８００〔℃〕として成膜する。
【００１５】
（３）
ＬＰＣＶＤ法を適用することに依り、分離絶縁膜３上に厚さが１０〔ｎｍ〕のＳｉＯ２  からなるトップ絶縁膜４を温度８００〔℃〕として成膜する。
【００１６】
図１（Ｂ）参照
（４）
ＬＰＣＶＤ法を適用することに依り、トップ絶縁膜４上に厚さが１８０〔ｎｍ〕のノンドープ多結晶Ｓｉ膜を温度６００〔℃〕として成膜する。
【００１７】
（５）
リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、ゲート電極パターンのレジスト膜６を形成する。
【００１８】
（６）
エッチング・ガスをＨＢｒ＋Ｏ２  とするドライ・エッチング法を適用することに依り、レジスト膜６をマスクとしてノンドープ多結晶Ｓｉ膜をエッチングしてゲート長が３５０〔ｎｍ〕であるゲート電極５を形成する。尚、このエッチングは、ＳｉＯ２  からなるトップ絶縁膜４がエッチング・ストッパとなるので、自動的に停止する。
【００１９】
図２（Ａ）参照
（７）
エッチング・ガスをＣＦ４  ＋Ａｒ＋ＣＨＦ３  とするドライ・エッチング法を適用することに依り、ゲート電極５をマスクとしてＳｉＯ２  からなるトップ絶縁膜４をエッチングする。
【００２０】
図２（Ｂ）参照
（８）
引き続いて、トップ絶縁膜４のエッチングと同じ条件で、Ｓｉ３  Ｎ４  からなる分離絶縁膜３のエッチングを行なう。
【００２１】
（９）
エッチング液を１５０〔℃〕に昇温したＨ３  ＰＯ４  とするウエット・エッチング法を適用することに依り、Ｓｉ３  Ｎ４  からなる分離絶縁膜３を等方性エッチングしてトップ絶縁膜４のエッジから内側に６０〔ｎｍ〕食い込む凹所３Ａを形成する。この場合の分離絶縁膜３のエッチング量は、ゲート電極５のゲート長に対応して適切に選択して良い。尚、Ｓｉ３  Ｎ４  を昇温Ｈ３  ＰＯ４  でエッチングした場合、そのエッチング速度はＳｉＯ２  に比較して約１０倍も速いことが知られている。
【００２２】
図３（Ａ）参照
（１０）
ＭＯＣＶＤ法を適用することに依り、厚さが６０〔ｎｍ〕のＡｌ２  Ｏ３  からなるトラップ絶縁膜７を形成する。尚、トラップ絶縁膜７は、前記工程（９）で説明した凹所３Ａを埋めた部分が電荷蓄積領域である分離型トラップ絶縁膜７Ａとなる。
【００２３】
トラップ絶縁膜７の構成材料は、Ａｌ２  Ｏ３  に限られることなく、Ａｌを含む酸化物、例えば、ＡｌＨｆＯ、ＡｌＺｒＯ、ＡｌＴａＯ、ＡｌＴｉＯなどから選択された少なくとも１種の化合物であって良い。
【００２４】
図３（Ｂ）参照
（１１）
エッチング・ガスをＣＦ４  ＋Ａｒ＋ＣＨＦ３  とするドライ・エッチング法を適用することに依り、トラップ絶縁膜７に対して６０〔ｎｍ〕のエッチバックを行なう。
【００２５】
図４（Ａ）参照
（１２）
エッチャントをＨＦ（０．５〔重量％〕）：Ｈ２  Ｏ＝１：１００とするウエット・エッチング法を適用することに依り、ゲート電極５及びその他の側壁に被着されたトラップ絶縁膜７の一部であるＡｌ２  Ｏ３  膜を除去してから、ＬＰＣＶＤ法を適用することに依り、厚さ５０〔ｎｍ〕のＳｉＯ２  からなるサイド・ウォール用絶縁膜８を形成する。
【００２６】
図４（Ｂ）参照
（１３）
エッチング・ガスをＣＦ４  ＋Ａｒ＋ＣＨＦ３  とするとするドライ・エッチング法を適用することに依り、ＳｉＯ２  からなるサイド・ウォール用絶縁膜８を異方性エッチングしてサイド・ウォール絶縁膜８Ｓを形成する。尚、この際、サイド・ウォール絶縁膜８Ｓから外側に在るトンネル絶縁膜２も同時に異方性エッチングされる。
【００２７】
尚、サイド・ウォール絶縁膜８Ｓは、分離型トラップ絶縁膜７Ａの拡散を防止し、短チャネル効果を抑制する働きをする。
【００２８】
【発明の効果】
本発明に依る半導体記憶装置の製造方法に於いては、基板上に第１の酸化シリコン膜、窒化シリコン膜、第２の酸化シリコン膜を順に積層形成する工程と、次いで、第２の酸化シリコン膜上にゲート電極を形成する工程と、次いで、第２の酸化シリコン膜をエッチングして前記窒化シリコン膜の一部を表出する工程と、次いで、前記窒化シリコン膜をエッチングして前記ゲート電極の下方に食い込む凹所を形成する工程と、次いで、前記凹所内を埋めて展延するアルミニウムを含む酸化物から選択された少なくとも１種の化合物膜を形成して前記窒化シリコン膜で分離された分離型トラップ絶縁膜とする工程とが含まれる。
【００２９】
前記構成を採ることに依り、ゲート長が微細化された場合であっても、ソース側とドレイン側とに確実に分離して電荷をトラップすることができるミラーフラッシュメモリとして動作する半導体記憶装置を容易に実現することができ、その実現には、従来の製造プロセスを実施することで充分に可能であり、何らの特殊技法も要しない。
【図面の簡単な説明】
【図１】本発明に於ける一実施の形態を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図２】本発明に於ける一実施の形態を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図３】本発明に於ける一実施の形態を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図４】本発明に於ける一実施の形態を説明する為の工程要所に於ける半導体記憶装置を表す要部切断側面図である。
【図５】ＭＯＮＯＳ型ミラーフラッシュメモリの概略を表す要部切断側面図である。
【符号の説明】
１  Ｓｉ半導体基板
２  トンネル絶縁膜
３  分離絶縁膜
３Ａ  凹所
４  トップ絶縁膜
５  ゲート電極
６  レジスト膜
７  トラップ絶縁膜
７Ａ  分離型トラップ絶縁膜
８  サイド・ウォール用絶縁膜
８Ｓ  サイド・ウォール絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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