(57)【要約】【課題】ベリファイ用の多電圧を容易に生成できる回路をもつ多値メモリ回路を実現する。【解決手段】電源電圧の１／ｎのステップでｎステップ上昇しｎステップ下降しこれを繰り返す電圧を発生する階段状電圧発生回路を具備し、該階段状電圧発生回路で発生した０〜ｎステップの電圧の内の特定のステップの電圧をメモリセルのベリファイ用の電圧とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ｎ（≧３）値のしきい値を持つメモリセルを有する多値メモリ回路において、
電源電圧の１／ｎのステップでｎステップ上昇しｎステップ下降しこれを繰り返す電圧を発生する電荷再利用型の階段状電圧発生回路を具備し、該階段状電圧発生回路で発生した０〜ｎステップの電圧の内の特定のステップの電圧を前記メモリセルのワード線に印加することを特徴とする多値メモリ回路。
【請求項２】
請求項１に記載の多値メモリ回路において、
前記階段状電圧発生回路は、
一端が接地に接続された第１〜第ｎ−１のタンクキャパシタと、
前記各タンクキャパシタの他端に一端が個々に接続された第１〜第ｎ−１のスイッチ素子と、
一端が電源端子に接続され他端が前記第１〜第ｎ−１のスイッチ素子の他端に接続された第ｎのスイッチ素子と、
一端が前記第１〜第ｎのスイッチ素子の他端に接続され他端が接地された第ｎ＋１のスイッチ素子と、
からなり、
前記スイッチ素子を、第ｎ＋１、第１、第２、・・・、第ｎの正順序でそれぞれ所定時間ずつオンさせ、次にそれと逆順序でそれぞれ所定時間ずつオンさせ、前記正順序から前記逆順序への折り返しを繰り返すことにより前記電源端子の電圧の１／ｎでステップ状に変化する階段状電圧を発生する、
ことを特徴とする多値メモリ回路。
【請求項３】
請求項２に記載の多値メモリ回路において、
前記階段状電圧発生回路は、前記スイッチ素子を前記正順序でオンさせるとき又は前記逆順序でオンさせるとき、前記第１〜第ｎ＋１のスイッチ素子の内の特定のスイッチ素子のオン時間を他のスイッチのオン時間より長く設定し、該特定のスイッチ素子がオンしているとき発生する電圧を前記ワード線に印加することを特徴とする多値メモリ回路。
【請求項４】
請求項２に記載の多値メモリ回路において、
前記階段状電圧発生回路は、前記階段状電圧の発生の後に、第１〜第ｎ＋１のスイッチ素子の内の特定のスイッチ素子で前記正順序から前記逆順序に折り返しを行い、該特定スイッチ素子のオン時間を他のスイッチ素子のオン時間よりも長く設定し、該特定のスイッチ素子がオンしているとき発生する電圧を前記ワード線に印加することを特徴とする多値メモリ回路。
【請求項５】
請求項２に記載の多値メモリ回路において、
前記階段状電圧発生回路は、前記階段状電圧の発生の後に、前記第１〜第ｎ＋１のスイッチ素子の内の特定のスイッチ素子のみを所定時間だけオンさせ、そのとき発生する電圧を前記ワード線に印加することを特徴とする多値メモリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多値メモリセルの読出用の多電圧を発生する回路を具備する多値メモリ回路に関するものである。
【０００２】
【従来の技術】
従来から知られている２値のフラッシュメモリおよび多値のフラッシュメモリの動作について説明する。フラッシュメモリは、コントロールゲートとフローティングゲートを有し電気的に一括消去可能な不揮発性記憶素子をメモリセルとしたもので、フローティングゲートへの電荷注入はトンネル電流を利用するものやホットエレクトロンを用いるものがあり、「書き込み」ではフローティングゲートに電子を注入してしきい値を高い電圧値に設定し、「消去」ではフローティングゲートから電子を放出させてしきい値を低い電圧値に設定する。
【０００３】
図６（ａ）は、通常の２値のフラッシュメモリのメモリセルに設定されたしきい値分布を示している。ワード線（図示せず）の電圧が０Ｖの時に、しきい値が“１”であればメモリセルに電流が流れ、“０”であれば電流が流れない。このように電流が流れるか流れないかによって、メモリセルの“１”と“０”のしきい値を判別している。したがって、１個のメモリセルは１ビットのデータを記憶している。
【０００４】
次に、図６（ｂ）に１個のメモリセルに２ビットのデータを記憶した多値しきい値分布を示す。これは“１１”、“１０”、“０１”、“００”の４つのデータ（４値）に対応したしきい値分布の例である。さらに、図６（ｃ）に１個のメモリセルに３ビットのデータを記憶した多値しきい値分布を示す。これは８つのデータ（８値）に対応したしきい値分布の例である。
【０００５】
次に、データの読み出し方について説明する。図７は１個のメモリーセルに４値のデータをもつ場合のしきい値の分布図である。この例では、０Ｖ以下に“１１”、０〜１Ｖの領域に“１０”、１〜２Ｖの領域に“０１”、２〜３Ｖの領域に“００”に対応したしきい値分布を持つ。したがって、“１１”の状態は読出電圧を０Ｖに設定することにより、“１０”の状態は読出電圧を１Ｖに設定することにより、“０１”の状態は読出電圧を２Ｖに設定することにより、“００”の状態は読出電圧を３Ｖに設定することにより、それぞれ電流が流れる。
【０００６】
図８は、書き込みと上記した読み出しによるベリファイ（検証）を実行するときのワード線の電圧波形の一例を示すものである。あるメモリセルについて２０Ｖにより書き込みを実行してから０Ｖの電圧を当該メモリセルのワード線に印加して読み出された電圧を検出し、次に同じメモリセルについて２０Ｖにより書き込みを実行してから１Ｖの電圧を当該メモリセルのワード線に印加して読み出された電圧を検出し、次に同じメモリセルについて２０Ｖにより書き込みを実行してから２Ｖの電圧を当該メモリセルのワード線に印加して読み出された電圧を検出し、次に同じメモリセルについて２０Ｖにより書き込みを実行してから３Ｖの電圧を当該メモリセルのワード線に印加して読み出された電圧を検出し、これらによって、所望のしきい値電圧になっているかどうかをベリファイしている。また、書き込む必要のない時には、書き込み禁止状態にすることはいうまでもない。図８のベリファイにおいては、０Ｖ→１Ｖ→２Ｖ→３Ｖのようにワード線電圧が印加されており、この状態を「０１２３」とすると、実際のベリファイでは、「００１１２２３３」や「００００１１１１２２２２３３３３」のようになることもあり、これ以外のパターンもある。
【０００７】
このように読出用の電圧を変化させるときは、１Ｖ、２Ｖ、３Ｖの電圧を生成する必要がある。一般的に電圧を降圧する回路として、図９に示すチャージポンプ回路が知られている。このチャージポンプ回路９は、スイッチＳＷ１，ＳＷ２と、キャパシタＣｐ，Ｃｂならなり、スイッチＳＷ１とＳＷ２を連動させてａ→ｂ→ａ→ｂ→ａのように接点を切り替えてこれを繰り返すことにより、接点ａ側に切り替わったときはキャパシタＣｐ，Ｃｂが電源に直列接続されて電源電圧Ｖの１／２の電圧がそれぞれ印加され、接点ｂ側に切り替わったときに両キャパシタＣｐ，Ｃｂが電源から分離されるとともに並列接続されるので、キャパシタＣｂの両端から電源電圧Ｖの１／２の電圧を取り出すことができる。ところが、この図９のチャージポンプ回路を複数組み合わせただけでは、電源電圧をｎ等分して多電圧を生成することは容易ではない。
【０００８】
そこで、電源電圧Ｖをｎ等分してＶ／ｎ、２Ｖ／ｎ、・・・、（ｎ−１）Ｖ／ｎの多電圧を発生させる方法として、図１０に示すように、電圧Ｖの電源端子と接地間に同値の抵抗Ｒをｎ個直列接続する回路構成が知られている（非特許文献１）。
【０００９】
【非特許文献１】加藤浩太郎編著、「ＬＳＩ技術の基礎」、電気通信協会、オーム社、１９９２年、２２２頁
【発明が解決しようとする課題】
しかし、この方法では、常時、電源端子から接地に対して電流が流れ続けるために、消費電力が大きくなるという欠点がある。
【００１０】
本発明の目的は、読出用の多電圧を容易に生成でき、さらに消費電力が少なくなるようにした多値メモリ回路を提供することである。
【００１１】
【課題を解決するための手段】
請求項１にかかる発明は、ｎ（≧３）値のしきい値を持つメモリセルを有する多値メモリ回路において、電源電圧の１／ｎのステップでｎステップ上昇しｎステップ下降しこれを繰り返す電圧を発生する電荷再利用型の階段状電圧発生回路を具備し、該階段状電圧発生回路で発生した０〜ｎステップの電圧の内の特定のステップの電圧を前記メモリセルのワード線に印加することを特徴とする多値メモリ回路とした。
【００１２】
請求項２にかかる発明は、請求項１に記載の多値メモリ回路において、前記階段状電圧発生回路は、一端が接地に接続された第１〜第ｎ−１のタンクキャパシタと、前記各タンクキャパシタの他端に一端が個々に接続された第１〜第ｎ−１のスイッチ素子と、一端が電源端子に接続され他端が前記第１〜第ｎ−１のスイッチ素子の他端に接続された第ｎのスイッチ素子と、一端が前記第１〜第ｎのスイッチ素子の他端に接続され他端が接地された第ｎ＋１のスイッチ素子と、からなり、前記スイッチ素子を、第ｎ＋１、第１、第２、・・・、第ｎの正順序でそれぞれ所定時間ずつオンさせ、次にそれと逆順序でそれぞれ所定時間ずつオンさせ、前記正順序から前記逆順序への折り返しを繰り返すことにより前記電源端子の電圧の１／ｎでステップ状に変化する階段状電圧を発生する、ことを特徴とする多値メモリ回路とした。
【００１３】
請求項３にかかる発明は、請求項２に記載の多値メモリ回路において、前記階段状電圧発生回路は、前記スイッチ素子を前記正順序でオンさせるとき又は前記逆順序でオンさせるとき、前記第１〜第ｎ＋１のスイッチ素子の内の特定のスイッチ素子のオン時間を他のスイッチのオン時間より長く設定し、該特定のスイッチ素子がオンしているとき発生する電圧を前記ワード線に印加することを特徴とする多値メモリ回路とした。
【００１４】
請求項４にかかる発明は、請求項２に記載の多値メモリ回路において、前記階段状電圧発生回路は、前記階段状電圧の発生の後に、第１〜第ｎ＋１のスイッチ素子の内の特定のスイッチ素子で前記正順序から前記逆順序に折り返しを行い、該特定スイッチ素子のオン時間を他のスイッチ素子のオン時間よりも長く設定し、該特定のスイッチ素子がオンしているとき発生する電圧を前記ワード線に印加することを特徴とする多値メモリ回路とした。
【００１５】
請求項５にかかる発明は、請求項２に記載の多値メモリ回路において、前記階段状電圧発生回路は、前記階段状電圧の発生の後に、前記第１〜第ｎ＋１のスイッチ素子の内の特定のスイッチ素子のみを所定時間だけオンさせ、そのとき発生する電圧を前記ワード線に印加することを特徴とする多値メモリ回路とした。
【００１６】
【発明の実施の形態】
本実施形態では、電荷再利用型のスイッチトキャパシタ回路を用いて、電源電圧の１／ｎでステップ状に上昇下降を繰り返して変化する階段状電圧を生成し、その内の所望のステップの電圧を読出用電圧としてワード線に印加して多値メモリセルの読み出し（ベリファイ）を行う。
【００１７】
図１は電荷再利用型のスイッチトキャパシタ回路の回路図である。Ｃ１，Ｃ２，Ｃ３は同一容量のタンクキャパシタ、ＣＬは出力キャパシタ、Ｔ０，Ｔ１，Ｔ２，Ｔ３，Ｔ４はＭＯＳトランジスタである。この回路では、図２の波形図に示すように、ＭＯＳトランジスタをＴ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４の順序（正順序）で所定時間ずつオンさせ、次にその逆順序で所定時間ずつオンさせ、その正順序から逆順序への折り返しを繰り返すことによって、電源電圧Ｖの１／４ステップずつ変化（０、Ｖ／４、Ｖ／２、３Ｖ／４、Ｖ）して上昇下降を繰り返す階段状の電圧Ｖｏｕｔを生成させることができる。ｎステップの階段状の電圧を発生するには、一般にタンクキャパシタを「ｎ−１」個、ＭＯＳトランジスタを「ｎ＋１」個を使用すればよい。
【００１８】
図３（ａ）は上記したスイッチトキャパシタ回路を使用して生成した４ステップの階段状の電圧波形の例であり、図３（ｂ）〜（ｄ）はこの階段状電圧を変形して発生させた読出用の電圧である。
【００１９】
まず、図３（ｂ）は前記正順序時のＭＯＳトランジスタＴ１のオン時間を他のＭＯＳトランジスタのオン時間よりも長く設定して、１ステップ目の電圧Ｖ／４の期間を長くしたものである。
【００２０】
図３（ｃ）は前記正順序時のＭＯＳトランジスタＴ２のオン時間を他のＭＯＳトランジスタのオン時間よりも長く設定して、２ステップ目の電圧Ｖ／２の期間を長くしたものである。
【００２１】
図３（ｄ）は前記正順序時のＭＯＳトランジスタＴ３のオン時間を他のＭＯＳトランジスタのオン時間よりも長く設定して、３ステップ目の電圧３Ｖ／４の期間を長くしたものである。
【００２２】
以上のようにして作成された各ステップの電圧は、図４（ａ）に示す４値メモリ回路のセレクタＳＥＬの端子ＰＣＫに入力させることにより、ワード線ＷＬ１〜ＷＬ４や選択信号線ＳＧ１，ＳＧ２を所望の電圧に設定して、読出用やパス用とすることが可能である。図４において、ＢＬ１，ＢＬ２はビット線である。各セレクタＳＥＬは図４（ｂ）に示すように、１個のインバータＩＮＶと２個のアナログスイッチＡＳＷからなり、セレクト信号Ｓによって、０Ｖと上記１〜３ステップ目の電圧を入力するＰＣＫ端子のいずれかをセレクトする。
【００２３】
図４（ａ）では、しきい値電圧を図７に示すように“１１”，“１０”，“０１”，“００”の内のいずれかとした場合において、メモリセルＭ１に書き込んだしきい値を読み出す場合を示しており、ストリング選択信号線ＳＧ１、ＳＧ２にストリング選択用の電圧として３Ｖを、ワード線ＷＬ１，ＷＬ３，ＷＬ４にパス用の電圧として３Ｖをそれぞれ印加して、ワード線ＷＬ２に０Ｖ，１Ｖ，２Ｖ，又は３Ｖの読出用電圧を印加することにより、そのメモリセルＭ１のしきい値を読み出し、これによりベリファイを行うことができる。例えば、０Ｖでビット線ＢＬ１に電流が流れればしきい値は“１１”、１Ｖでビット線ＢＬ１に電流が流れればしきい値は“１０”、２Ｖでビット線ＢＬ１に電流が流れればしきい値は“０１”、３Ｖでビット線ＢＬ１に電流が流れればしきい値は“００”であるとベリファイできる。
【００２４】
図５（ａ）は、階段状電圧の上昇時の２ステップ目の電圧および３ステップ目の電圧によりベリファイする時のワード線の電圧波形の様子を示したものである。このベリファイの電圧波形は図１のスイッチトキャパシタ回路により生成したものである。この場合は、２ステップ目の電圧を発生させるＭＯＳトランジスタＴ２のオン時間を他のＭＯＳトランジスタのオン時間よりも長くする。次のベリファイでは、３ステップ目の電圧を発生させるＭＯＳトランジスタＴ３のオン時間を他のＭＯＳトランジスタのオン時間よりも長くする。なお、書き込んだしきい値に応じて、実際には０Ｖの電圧や、１ステップ目の電圧でもベリファイが行われるがここでは省略した。
【００２５】
図５（ｂ）も図５（ａ）と同様に階段状電圧の２ステップ目の電圧および３ステップ目の電圧によりベリファイする時のワード線の電圧波形を示している。しかしこの場合は、図３（ａ）に示すような４ステップの階段状電圧を一旦発生させた後に、２ステップ目の電圧を使用するときは１ステップ目を発生させるＭＯＳトランジスタＴ１は通常通りのオン時間とし、２ステップ目を発生させるＭＯＳトランジスタＴ２は長いオン時間とし、３ステップ目、４ステップ目を発生させるＭＯＳトランジスタＴ３、Ｔ４はオンさせない。次のベリファイのために３ステップ目の電圧を使用するときは、１ステップ目、２ステップ目を発生させるＭＯＳトランジスタＴ１，Ｔ２は通常通りのオン時間とし、３ステップ目を発生させるＭＯＳトランジスタＴ３は長いオン時間とし、第４ステップ目を発生させるＭＯＳトランジスタＴ４はオンさせない。
【００２６】
図５（ｃ）も図５（ａ）、（ｂ）と同様に２ステップ目の電圧および３ステップ目の電圧によりベリファイする時のワード線の電圧波形を示している。しかしこの場合は、図３（ａ）に示すような４ステップの階段状電圧を一旦発生させた後に、２ステップ目に相当するＭＯＳトランジスタＴ２だけを長い時間オンさせる。次のベリファイでは、３ステップ目に相当するＭＯＳトランジスタＴ３だけを長い時間オンさせる。
【００２７】
以上のように読み出し電圧の設定方法は、自由に変えることができる。これら以外の方法でも良い事は言うまでもない。
【００２８】
【発明の効果】
以上から本発明によれば、ｎ値のしきい値をもつメモリセルの読出用電圧として電源電圧をｎ等分したｎステップの多電圧を容易に生成できる。特に、電荷再利用型のスイッチトキャパシタ回路を使用するので、低消費電力で容易に多電圧を発生でき、低消費電力の多値メモリ回路を実現できる。
【図面の簡単な説明】
【図１】本発明の多値メモリ回路の読出用電圧の生成用のスイッチトキャパシタ回路の回路図である。
【図２】図１のスイッチトキャパシタ回路の動作の波形図である。
【図３】（ａ）は階段状電圧の波形図、（ｂ）〜（ｄ）は読出用電圧の波形図である。
【図４】（ａ）はＮＡＮＤ型フラッシュメモリの回路図、（ｂ）はセレクタの具体的回路図である。
【図５】（ａ）〜（ｃ）は書き込みとベリファイの電圧波形図である。
【図６】（ａ）は２値のしきい値を有するメモリセルのしきい値分布の説明図、（ｂ）は４値のしきい値を有するメモリセルのしきい値分布の説明図、（ｃ）は８値のしきい値を有するメモリセルのしきい値分布の説明図である。
【図７】４値のしきい値を有するメモリセルの具体的なしきい値分布の説明図である。
【図８】書き込みとベリファイの電圧波形図である。
【図９】電源電圧の１／２の電圧を生成する電圧降下回路の回路図である。
【図１０】電源電圧の１／ｎのステップ電圧を生成する電圧分圧回路の回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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