(57)【要約】【課題】消費電流を低減し得る半導体集積装置を提供する。【解決手段】ビット情報を保持するメモリセル２０と、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線と、前記メモリセルからの出力を一方のビット線および他方のビット線を介してラッチし、前記一方のビット線から取得する前記ビット情報を前記メモリセルの読出し結果として出力する出力部１００とを備え、前記メモリセルへのアクセスに先立ち、前記ビット線対にプリチャージを行う半導体集積装置において、前記メモリセル２０は、該メモリセルで保持するビット情報が読み出されるとき、プリチャージされた電圧が前記他方のビット線へ開放されることを遮断する遮断回路（Ｎ２４）を有することを特徴とする。【選択図】        図１
2004355712.tif 000002
【特許請求の範囲】
【請求項１】
ビット情報を保持するメモリセルと、該メモリセルと接続され、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線と、前記メモリセルからの出力を一方のビット線および他方のビット線を介してラッチし、前記一方のビット線から取得する前記ビット情報を前記メモリセルの読出し結果として出力する出力部とを備え、前記メモリセルへのアクセスに先立ち、前記ビット線対にプリチャージを行う半導体集積装置において、
前記メモリセルは、該メモリセルで保持するビット情報が読み出されるとき、プリチャージされた電圧が前記他方のビット線へ開放されることを遮断する遮断回路を有することを特徴とする半導体集積装置。
【請求項２】
前記遮断回路はスイッチであり、該スイッチは前記メモリセルへの書込みにおいて、プリチャージの終了と同期してオフし、前記メモリセルに対する次の書込みを行うときプリチャージの開始と同期してＯＮするためのスイッチ制御信号に基づいて動作することを特徴とする請求項１記載の半導体集積装置。
【請求項３】
ビット情報を保持するメモリセルと、該メモリセルと接続され、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線と、前記ビット線対を介して前記メモリセルで保持する前記ビット情報を外部へ出力するための出力部とを備え、前記メモリセルへのアクセスに先立ち、前記ビット線対にプリチャージを行う半導体集積装置において、
前記半導体集積装置は、新たなビット情報を前記メモリセルに書き込むべくプリチャージしたビット線対と前記出力部との接続を次の書込みまで遮断する遮断部を備えることを特徴とする半導体集積装置。
【請求項４】
ビット情報を保持するメモリセルと、該メモリセルと接続され、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線とを備え、前記メモリセルへのアクセスのために前記ビット線対に対しプリチャージを行う半導体集積装置において、
前記半導体集積装置は、メモリセルで保持するビット情報を２周期連続の読出しにおいて、始めの読出しでプリチャージが行われたビット線対をプリチャージの電位供給端から遮断し、次の読出しで遮断によりビット線対に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする半導体集積装置。
【請求項５】
ビット情報を保持するメモリセルと、該メモリセルと接続され、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線とを備え、前記メモリセルへのアクセスのために前記ビット線対に対し、プリチャージを行う半導体集積装置において、
前記半導体集積装置は、メモリセルへの２周期連続のアクセスにおいて、始めのアクセスでプリチャージが行われたビット線対をプリチャージの電位供給端から遮断し、次のアクセスで遮断により前記ビット線対に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする半導体集積装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積装置に関し、特にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と称される記憶装置に関する。
【０００２】
【従来の技術】
半導体集積装置としてのＳＲＡＭは、複数のメモリセルを備えており、該各メモリセルにはビット線対が接続されている。該ビット線対を介して電位の有無を示すビット情報が前記メモリセルへ書き込まれたり、該メモリセルで保持するビット情報が読み出されたりする。メモリセルに対するこのような書込みや読出しなどのアクセスは、予め前記ビット線対に対しプリチャージと称される電位を印加した後、行われる。プリチャージが行われることにより、メモリセルに対して高速にアクセスすることができる。前記したようにプリチャージが行われた後、前記メモリセルから読み出されたビット情報が出力部を介して出力される。このような半導体集積装置が、特許文献１および特許文献２に示されている。
【０００３】
【特許文献１】
特開平１１−８６５６１号公報
【特許文献２】
特開平１１−３５３８８０号公報
【０００４】
【発明が解決しようとする課題】
ところが、従来の半導体集積装置は、例えばメモリセルからビット情報を読み出すとき、一方のビット線がＨｉを示すビット情報を伝送すると、他方のビット線はＬｏを示すビット情報を伝送する。つまり、予めプリチャージしたビット線対のうち、何れか一方のビット線に印加されている電荷を放電すべく電位が開放される。従って、メモリセルに対する次のアクセスを行うとき、予め行うプリチャージにより電荷を再度印加する必要があった。
前記したように、ビット線対に対する充電および放電が繰り返されることから、半導体集積装置が消費する電力の低減が望まれていた。また前記メモリセルに対するビット情報の書込みにも係らず、前記出力部が作動して消費電流が増加することも問題である。
前記した課題に鑑み、本発明の目的は消費電流を低減し得る半導体集積装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
ビット情報を保持するメモリセルと、該メモリセルと接続され、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線と、前記メモリセルからの出力を一方のビット線および他方のビット線を介してラッチし、前記一方のビット線から取得する前記ビット情報を前記メモリセルの読出し結果として出力する出力部とを備え、前記メモリセルへのアクセスに先立ち、前記ビット線対にプリチャージを行う半導体集積装置において、前記メモリセルは、該メモリセルで保持するビット情報が読み出されるとき、プリチャージされた電圧が前記他方のビット線へ開放されることを遮断する遮断回路を有することを特徴とする。
【０００６】
前記遮断回路はスイッチであり、該スイッチは前記メモリセルへの書込みにおいて、プリチャージの終了と同期してオフし、前記メモリセルに対する次の書込みを行うときプリチャージの開始と同期してＯＮするためのスイッチ制御信号に基づいて動作することができる。
【０００７】
ビット情報を保持するメモリセルと、該メモリセルと接続され、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線と、前記ビット線対を介して前記メモリセルで保持する前記ビット情報を外部へ出力するための出力部とを備え、前記メモリセルへのアクセスに先立ち、前記ビット線対にプリチャージを行う半導体集積装置において、前記半導体集積装置は、新たなビット情報を前記メモリセルに書き込むべくプリチャージしたビット線対と前記出力部との接続を次の書込みまで遮断する遮断部を備えることを特徴とする。
【０００８】
ビット情報を保持するメモリセルと、該メモリセルと接続され、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線とを備え、前記メモリセルへのアクセスのために前記ビット線対に対しプリチャージを行う半導体集積装置において、前記半導体集積装置は、メモリセルで保持するビット情報を２周期連続の読出しにおいて、始めの読出しでプリチャージが行われたビット線対をプリチャージの電位供給端から遮断し、次の読出しで遮断によりビット線対に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする。
【０００９】
ビット情報を保持するメモリセルと、該メモリセルと接続され、所定の周期に基づいて前記ビット情報を入出力するための一対のビット線とを備え、前記メモリセルへのアクセスのために前記ビット線対に対し、プリチャージを行う半導体集積装置において、前記半導体集積装置は、メモリセルへの２周期連続のアクセスにおいて、始めのアクセスでプリチャージが行われたビット線対をプリチャージの電位供給端から遮断し、次のアクセスで遮断により前記ビット線対に保持されている電位を前記各ビット線に均等化するイコライズ部を備えることを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図を用いて詳細に説明する。
〈具体例１〉
本発明の半導体集積装置１０は、メモリセル２０を備えており、該メモリセル２０を構成する回路が図１に示されている。本発明の半導体集積装置１０は、例えばデジタルフィルタで処理するデータを一時的に保持するためのＳＲＡＭなどの記憶装置であり、その構成が回路機能ブロックとして図２に示されている。
図２に示す本発明の半導体集積装置１０は、上位装置からアドレス信号の供給される複数のアドレス線（以降、単にＡｉｎと称す）をデコードして第１のワード信号（以降、単にＷＬと称す）および第２のワード信号（以降、単にＷＷＬと称す）を出力するワード線デコード部３０と、該ワード線デコード部３０から出力されるワード線に基づいて、複数のメモリセルから所望のメモリセルを選択し、選択したメモリセルに対し、電位の有無を示すビット情報の書込みや読出しなどのアクセスを行うメモリアレイ部４０と、該メモリアレイ部４０のメモリセルにビット情報を入出力すべく、プリチャージ信号（以降、単にＰＲＣＢ＿ＩＮと称す）を受け入れて、後述するプリチャージの制御を行う第１のプリチャージ制御信号（以降、単にＰＲＣＢ１と称す）および第２のプリチャージ制御信号（以降、単にＰＲＣＢ２と称す）を生成し、該各信号をメモリアレイ部４０へ出力するプリチャージ制御信号生成部５０と、ビット情報をメモリセル２０に書き込む期間を示す信号（以降、単にＷＲ＿ＩＮと称す）およびＷＲ＿ＩＮがイネーブル（ｅｎａｂｌｅ）期間中に書込み許可を示す信号（以降、単にＷＲＥＮと称す）を受け入れて、メモリセル２０にビット情報を書き込むための制御を行う第１の書込み制御信号（以降、単にＷと称す）および第２の書込み制御信号（以降、単にＷＢと称す）を生成し、該各信号をメモリアレイ部４０へ出力する書込み制御信号生成部６０と、メモリセルが配列する２列のカラムから、何れか一方のカラムを選択するための第１の選択信号（以降、単にＹ０と称す）および第２の選択信号（以降、単にＹ１と称す）を生成し、該各信号をメモリアレイ部４０へ出力する選択信号生成部７０と、メモリセルへ書き込むビット情報のためのバッファアンプであるアンプ８０とを備える。
【００１１】
前記ワード線デコード部３０は、図３に示すように複数のＡｉｎ（一番目の信号を０とし、０からｎまで）と、プリチャージのスタートを示す信号（以降、ＰＲＣＢ＿ＳＴと称す）と、ＷＲ＿ＩＮとを受け入れて、ＷＬ（一番目の信号を０とし、０からｍまで）およびＷＷＬ（一番目の信号を０とし、０からｍまで）を出力すべく、複数のインバータと複数のＮＡＮＤ回路とで構成されている。
インバータは、Ａｉｎ０を受け入れて反転信号（以降、単にＡ０ｂと称す）をＮＡＮＤ回路に出力する。該ＮＡＮＤ回路には、前記したＡ０ｂの他に、複数のアドレス線に基づく信号と、プリチャージ信号と同期したＰＲＣＢ＿ＳＴとを受け入れて論理演算を行い、その結果をインバータへ出力する。演算結果を受け入れたインバータはその結果を反転することにより、プリチャージ信号に同期して複数のメモリセルから所望のメモリセルにアクセスするための信号、つまりＷＬ０を生成する。
【００１２】
このＷＬ０を生成するために用いたアドレス線は、他のＮＡＮＤ回路にも供給されている。該ＮＡＮＤ回路は、これらのアドレス線の他にプリチャージ信号と同期したＰＲＣＢ＿ＳＴと、書込み期間を示すＷＲ＿ＩＮとを受け入れて、論理演算を行い、その結果をインバータへ出力する。演算結果を受け入れたインバータはその結果を反転する。これにより、ＷＬ０と同じメモリセルにアクセスし、かつ該メモリセルに対する書込み期間中のプリチャージ期間を示す信号、つまりＷＷＬ０が生成される。
【００１３】
プリチャージ制御信号生成部５０は、上位装置からのＰＲＣＢ＿ＩＮを受け入れる４段のインバータと、ＷＢを分岐した信号をインバータを介して受け入れ、かつ前記４段のインバータからの出力を受け入れるＮＯＲ回路と、該ＮＯＲ回路からの出力を２分岐し、各分岐信号を反転出力する２つのインバータとを備える。
ここで、ＰＲＣＢ＿ＩＮを詳細に説明する。該ＰＲＣＢ＿ＩＮは、メモリセルに対する書込みおよび読出しなどのアクセスに先立ち行われるプリチャージの期間を示す信号であり、ＰＲＣＢ＿ＩＮの１周期はメモリセルに対する１アクセスの期間を示す。つまり、ＰＲＣＢ＿ＩＮがアンネーブル（ｕｎｎａｂｌｅ）でプリチャージを行うための期間を示し、イネーブルでメモリセルに対するアクセスを行うための期間を示す。これらの二つの期間を組み合わせて１周期とする。従ってメモリセルに対するアクセスとプリチャージとが同時に起きることはない。
【００１４】
前記したＰＲＣＢ＿ＩＮを受け入れる４段インバータは、前段の２段インバータの出力を分岐して、一方をＰＲＣＢ＿ＳＴとしてワード線デコード部３０へ出力し、他方を後段の２段インバータへ供給する。ＰＲＣＢ＿ＳＴは、ＰＲＣＢ＿ＩＮを１番目のインバータで反転し、その反転した信号を更に２番目のインバータで反転した信号であるから、位相が元に戻っておりＰＲＣＢ＿ＩＮと同じである。しかし、ＰＲＣＢ＿ＳＴは複数のインバータを介すことで、若干の遅延が生じている。
ＰＲＣＢ＿ＩＮを受け入れた４段のインバータが出力する信号と、書込みの制御を示すＷＢを分岐した信号とを受け入れたＮＯＲ回路は論理演算を行う。その演算結果が２分岐され、分岐された信号がそれぞれインバータを介してＰＲＣＢ１およびＰＲＣＢ２として生成される。ＰＲＣＢ１およびＰＲＣＢ２は、２分岐した信号を共にインバータを介して反転出力した信号であることから、実質的に同一である。このＰＲＣＢ１およびＰＲＣＢ２は、ＰＲＣＢ＿ＩＮが複数のインバータなどを経て遅延した信号である。従って、この遅延した信号に基づいてプリチャージの制御を行うことにより、プリチャージの開始が少し遅れる。これによりメモリセルへのアクセスでビット線対の電位がプリチャージの電位で変化することを防ぐことができる。
【００１５】
書込み制御信号生成部６０は、イネーブル状態でメモリセルに対する書込み期間を示すＷＲ＿ＩＮと、前記期間内における書込み許可をイネーブル状態で示すＷＲＥＮとを受け入れるＮＡＮＤ回路と、該ＮＡＮＤ回路からの出力を反転するインバータと、該インバータから出力される信号が２分岐され、その一方を受け入れて反転信号をＷＢとして生成するインバータとで構成されている。２分岐される他方の信号は、Ｗとして出力される。
ＷＢはインバータを経て生成された信号であり、Ｗは前記インバータを介することなく出力された信号であることから、イネーブル状態とアンネーブル状態とが逆の関係にあり、ＷおよびＷＢはメモリセルに対する書込み期間内における書込み許可期間を示す。この許可期間は、複数のインバータなどを介することによりＷＲＥＮより若干の遅延が生じた信号である。
【００１６】
選択信号生成部７０は、上位装置からアンネーブルのＹ＿ＩＮを受け入れるインバータと、該インバータの出力を２分岐した一方を受け入れて反転信号をＹ１として出力するインバータとを備えている。
選択信号生成部７０に入力するＹ＿ＩＮは、２列単位で複数のメモリセルが配列するメモリアレイ部において、２列の何れか一方の列を選択するための信号であり、この信号で選択された列（カラム）にアクセス対象のメモリセルが存在する。つまり選択信号生成部７０は、Ｙ＿ＩＮに基づいて、メモリセルが配列している２カラムから、何れか一方のカラムを選択するためのＹ０およびＹ１を生成する。
【００１７】
アンプ８０は、ビット情報を並列的に供給する上位装置の出力端子の数に応じて設けられており、例えば上位装置の出力端子の第１番目の出力端子を０としてｘまで設けられているとき、アンプ８０の数は、前記出力端子と同様に第１番目のアンプを０とし、０からｘまで設けられている。
前記した各アンプ８０は、上位装置の第１番目の出力端子からのビット情報（以降、Ｄ０＿ＩＮと称す）を増幅し、増幅したビット情報（以降、Ｄ０と称す）をメモリアレイ部４０へ供給し、第ｘ番目の出力端子からのビット情報（以降、Ｄｘ＿ＩＮと称す）を増幅し、増幅したビット情報（以降、Ｄｘと称す）をメモリアレイ部４０へ供給する。
前記した各部３０、５０、６０、７０で生成された信号と、アンプ８０を介して増幅されたビット情報とがメモリアレイ部４０に供給される。
【００１８】
次に、各メモリセルが配列するメモリアレイ部４０の回路図を図４に示し、詳細に説明する。
図４には、第１番目のメモリセル群としてのメモリセル群Ａと、第ｘ番目のメモリセル群としてのメモリセル群Ｘとが示されている（メモリセル群Ａとメモリセル群Ｘとの間のメモリセル群は、図中に略されている）。
各メモリセル群は２列単位で配列しており、一方が第１のカラム、他方が第２のカラムである。前記第１のカラムは、前記したＷＬ０からＷＬｍまでのそれぞれを受け入れるメモリセルが配列している（ＷＬ０とＷＬｍとの間のメモリセルは、図中に略されている）。該各メモリセルは、０からｍまで対応したＷＷＬをそれぞれ受け入れている。
例えばメモリセル群Ａの第１カラムにおいて、ＷＬ０を受け入れるメモリセル４１とＷＬｍを受け入れるメモリセル４２とが示されており、それらのメモリセルが第１のビット線（ＢＬＭ０で表記）および第２のビット線（ＢＬＭ０ｂで表記）で接続されている。
【００１９】
メモリセル４１に入力されるＷＬ０およびＷＷＬ０は、前記したメモリセル４１を経てメモリセル群Ａの第２カラムの同じ行のメモリセル４３にも接続されており、前記したＷＬｍおよびＷＷＬｍは、前記したメモリセル４２をメモリセル群Ａの第２カラムの同じ行のメモリセル４４に接続されている。この行方向の接続は、メモリセル群Ｘにもおよび、例えばメモリセル群Ｘの第１カラムには、ＷＬ０およびＷＷＬ０が接続されるメモリセル４５とＷＬｍおよびＷＷＬｍが接続されるメモリセル４６とが示されており、メモリセル群Ｘの第２カラムには、ＷＬ０およびＷＷＬ０が接続されるメモリセル４７とＷＬｍおよびＷＷＬｍが接続されるメモリセル４８とが示されている。
【００２０】
前記した各メモリセルには、ビット情報を読み書きするためのビット線対が接続されており、例えばメモリセル群Ａの第１カラムに配列しているメモリセル４１と、メモリセル４２とがビット線対で接続されている。
第２のカラムも、前記したように同じ列に配列しているメモリセルがビット線対で接続されており、メモリセル群Ｘも同様にビット線対で各メモリセルが接続されている。
【００２１】
メモリセル４１、４３、４５および４７に接続するビット線対の一端は、プリチャージを行うための電源（以降、ＶＤＤと称す）に接続されており、各ビット線には、ＰＲＣＢ１に基づいて制御されるスイッチが設けられている。このスイッチは、ＰＭＯＳであり、例えばメモリセル４１に接続する第１のビット線（以降、ＢＬと称す）には前記スイッチとしてのＰＭＯＳ（以降、Ｐ１と称す）が設けられており、第２のビット線（以降、ＢＬｂと称す）にはスイッチとしてのＰＭＯＳ（以降、Ｐ２と称す）が設けられている。同様にメモリセル４３のＢＬにＰ３が設けられており、ＢＬｂにＰ４が設けられている。以降、同様にメモリセル４５およびメモリセル４７にも同様なスイッチが設けられている。このようにメモリセル群Ｘの構成は、メモリセル群Ａと同じであることから、以降、メモリセル群Ｘの説明は省略する。
【００２２】
メモリセル４２およびメモリセル４４にＢＬを介してＶＤＤが印加されており、同様にメモリセル４２およびメモリセル４４にＢＬｂ（ＢＬ０ｂと表記）を介してＶＤＤが印加されている。前記した各ＶＤＤは、ＰＲＣＢ２に基づいて動作するスイッチにより制御される。このスイッチは、ＰＭＯＳであり、例えばメモリセル４２および４４にＶＤＤを供給するためのＢＬ（ＢＬ０と表記）にはＰＭＯＳ（以降、Ｐ５と称す）が設けられており、他のＶＤＤを供給するＢＬｂにもＰＭＯＳ（以降、Ｐ６と称す）が設けられている。
【００２３】
メモリセル４２のＢＬおよびＢＬｂには、Ｙ０に基づいて第１カラムを選択するためのスイッチが設けられている。例えばメモリセル４２のＢＬにはスイッチとしてのＮＭＯＳ（以降、Ｎ１と称す）が設けられており、ＢＬｂにはスイッチとしてのＮＭＯＳ（以降、Ｎ２と称す）が設けられている。
メモリセル４４のＢＬおよびＢＬｂには、Ｙ０のイネーブルとアンネーブルとが逆の関係にあるＹ１に基づいて第２カラムに配列するメモリセルを選択するためのスイッチが設けられている。例えばメモリセル４４のＢＬにはＮＭＯＳ（以降、Ｎ３と称す）が設けられており、ＢＬｂにはＮＭＯＳ（以降、Ｎ４と称す）が設けられている。
前記したようにイネーブルとアンネーブルの関係にあるＹ０およびＹ１に基づいて動作するスイッチを設けることにより、第１のカラムまたは第２のカラムの何れか一方を確実に選択することができる。
【００２４】
メモリセル４２および４４のＢＬおよびＢＬｂには、アンプからのＤ０をＷおよびＷＢの制御に基づいてメモリセルに伝送するための伝送部９０が接続されている。
該伝送部９０は、Ｄ０を反転するインバータと、反転したＤ０をＢＬｂに伝送するための制御スイッチをＮＭＯＳおよびＰＭＯＳで構成した第１のトランスファーゲートと、前記反転したＤ０を更に反転し元に戻したＤ０を取得するためのインバータと、該インバータから出力するＤ０をＢＬに伝送するための制御スイッチをＮＭＯＳおよびＰＭＯＳで構成した第２のトランスファーゲートとを備えている。
前記各トランスファーゲートのＮＭＯＳはＷに基づいて制御され、Ｗとイネーブルとアンネーブルが逆の関係にあるＷＢに基づいてＰＭＯＳが制御される。ＰＭＯＳおよびＮＭＯＳで構成されるトランスファーゲートにより、従来から知られたＮＭＯＳの閾値電圧による電圧低下を防ぐことができる。
【００２５】
メモリセル４２および４４のＢＬおよびＢＬｂには、メモリセルで保持するビット情報をラッチして出力するための出力部１００が接続されている。
出力部１００は、メモリセル４２および４４からのＢＬを受け入れる第１のＮＯＲ回路と、該ＮＯＲ回路からの演算結果を２分岐し、その一方を受け入れ、かつメモリセル４２および４４からのＢＬｂを受け入れて、その演算結果を前記第１のＮＯＲ回路へ出力する第２のＮＯＲ回路と、前記２分岐した他方を受け入れ、反転した結果を読み出したビット情報（以降、ＤＯ０と称する）として出力するインバータとを備えており、ＢＬおよびＢＬｂの何れか一方からの信号をラッチし次第、ＢＬに基づくビット情報を読出し結果として出力する。
【００２６】
前記した出力部１００は、例えばＢＬからＨｉが、ＢＬｂからＬｏが供給されるとＨｉをＤＯ０として出力し、ＢＬからＬｏが、ＢＬｂからＨｉが供給されるとＬｏをＤＯ０として出力する。更に、前記した出力部１００は、ＢＬからＨｉが、ＢＬｂからもＨｉが供給されても、ＨｉをＤＯ０として正しく出力する。
【００２７】
ここで、メモリアレイ部４０に配列するメモリセルを図１を用いて説明する。メモリアレイ部４０の各メモリセル４１、４２、４３、４４、４５、４６、４７の内部構成は、図１に示すメモリセル２０と同じである。
メモリセル２０は、２個のインバータ２７および２８と、遮断回路としてのスイッチ、つまり２個のＮＭＯＳ（以降、単位Ｎ２３およびＮ２４と称す）とを備える。
インバータ２７の入力はＮ２３が設けられたＢＬに接続しており、該ＢＬにはインバータ２８からの出力が接続している。インバータ２７からの出力は、Ｎ２４が設けられたＢＬｂに接続しており、該ＢＬｂはインバータ２８の入力に接続している。ＢＬに設けられたＮ２３のゲートは、ＷＬに接続されており、ＢＬｂに設けられたＮ２４のゲートは、ＷＷＬに接続されている。
【００２８】
前記ビット線対（ＢＬおよびＢＬｂ）は、メモリセル２０にアクセスするとき、つまり該メモリセルで保持するビット情報の読出しや、該メモリセルへのビット情報の書込みを行うとき、何れか一方のビット線がイネーブルのとき、他方のビット線がアンネーブルとなる。例えば、Ｈｉを伝送するＢＬに対し、ＢＬｂはＬｏを伝送する。
ＷＬは、イネーブルおよびアンネーブルで構成される１周期の信号であって、メモリセルに対するアクセスに応じて、その都度生成される。
ＷＬがイネーブル状態にあるとき、つまりメモリセルにアクセスするとき、該ＷＬがゲートに接続しているＮ２３がＯＮすることにより、ＢＬとインバータ２８の出力との遮断が解除される。一方、ＷＬがアンネーブル状態にあるとき、Ｎ２３がＯＦＦすることにより、ＢＬとインバータ２８の出力とが遮断される。
【００２９】
ＷＷＬは、メモリセルに書込みを行うときのみイネーブルとなる。ＷＷＬがイネーブル状態にあるとき、該ＷＷＬがゲートに接続しているＮ２４がＯＮし、ＢＬｂと、インバータ２８の入力およびインバータ２７の出力との遮断が解除され、ＷＷＬがアンネーブル状態にあるとき、Ｎ２３がＯＦＦし、ＢＬｂと、インバータ２８の入力およびインバータ２７の出力とが遮断される。
一方のインバータ２７に接続するＢＬを遮断し、他方のインバータ２８に接続するＢＬｂも遮断することにより、一方のインバータ２７と他方のインバータ２８とで構成されるセルにビット情報が保持される。
【００３０】
このように動作するメモリセル２０において、予めＬｏをビット情報として保持しているメモリセル２０に対し、Ｈｉをビット情報として書込みした後、書込みしたビット情報を読み出す動作を図５に示すタイミングチャートを用いて説明する。
メモリセルの書込みに先立ち、各ビット線（ＢＬおよびＢＬｂ）にプリチャージが行われる。このとき、ＰＲＣＢ＿ＩＮがアンネーブル状態となり、プリチャージ制御信号生成部５０でアンネーブル状態のＰＲＣＢ１およびＰＲＣＢ２が生成され、該ＰＲＣＢ１の制御を受けた図４に示されているＰ１およびＰ２がＯＮし、ＰＲＣＢ２の制御を受けるＰ５およびＰ６もＯＮしプリチャージのためのＶＤＤがビット線対（ＢＬＭ０およびＢＬＭ０ｂ、ＢＬ０およびＢＬ０ｂ）に供給される。
【００３１】
このとき、ワード線デコード部３０で生成されるＷＬおよびＷＷＬはアンネーブル状態であり、これらの信号に基づいて制御されるＮ２３およびＮ２４はＯＦＦしている。従って、ビット線対に印加されるプリチャージの電位をセルから遮断することができ、セルで保持するビット情報がプリチャージで書き換えられることはない。
プリチャージ後、ＷＬおよびＷＷＬがイネーブル状態となり、書込みに先立ちメモリセル２０に保持しているビット情報が前記ビット線対に伝送され、これにより図５に示す半導体集積装置で消費される電流（以降、ＩＤＤと称す）が上昇する。その後、ＷＲ＿ＩＮおよびＷＲＥＮがイネーブル状態になると、書込み制御信号生成部６０は、イネーブル状態のＷと、アンネーブル状態のＷＢとを伝送部９０へ出力する。該信号を受け入れた伝送部９０は、Ｄ０＿ＩＮがアンプ８０で増幅されたＤ０に基づいて、Ｈｉを示すビット情報をＢＬ０に供給しＢＬ０ｂにＬｏを示すビット情報を供給する。この供給によりＩＤＤが再び増加する。
【００３２】
このとき、図１に示すメモリセル２０において、Ｈｉを示すビット情報がＢＬを介してメモリセル２０に供給される。また、メモリセル２０のＮ２３がＷＬに基づいてＯＮし遮断が解除され、ＢＬを介してセルの一方へＨｉが供給される。
該Ｈｉを示すビット情報は、第１のカラムおよび第２のカラムから何れか一方を選択するための制御を行うＹ０およびＹ１に基づいてＮ１およびＮ２とＮ３およびＮ４とが動作することにより、ＮＭＯＳの閾値（以降、Ｖｔと称す）だけ電圧降下している。
【００３３】
一方、Ｌｏを示すビット情報がＢＬｂを介してメモリセル２０に供給されるとき、ＷＷＬに基づいてＮ２４がＯＮし遮断が解除され、ＢＬｂを介してセルの他方へＬｏが供給される。Ｌｏがセルの他方から供給されることにより、該信号を受け入れたインバータ２８からＨｉが出力され、セルの一方へ供給されるＨｉを示すビット情報と同じとなり、このＨｉを示すビット情報をセルの一方に接続されたＢＬを介して出力することで、セルに保持しているビット情報を読み出すことができる。
【００３４】
ビット情報がセルに保持されると、読出しに先立つプリチャージを行うためにＷＬ、ＷＷＬがアンネーブル状態となり、Ｎ２３およびＮ２４が遮断される。その後、ビット線対にプリチャージが行われ、これに伴いＩＤＤが上昇する。
遮断期間中に、ＢＬおよびＢＬｂにプリチャージが行われた後、イネーブル状態のＷＬがＮ２３に供給される。これにより、Ｎ２３がＯＮしてセルに保持するＨｉを示すビット情報がＢＬを介して出力される。このとき、ＷＷＬは、アンネーブル状態のままであり、つまりＮ２４はＢＬｂを遮断した状態であり、読出しに先立ちプリチャージされた電位がＢＬｂにそのまま保持されている。
つまり、メモリセル２０へＨｉを示すビット情報を書込みした後、このビット情報を読み出すとき、一方のＢＬからＨｉを示す電位が出力され、他方のＢＬｂもＨｉを示す電位が図４の出力部１００へ出力されている。
【００３５】
ＢＬおよびＢＬｂを介して、共にＨｉを示す信号を受け入れる出力部１００は、前記したようにＢＬがＨｉおよびＢＬｂがＨｉの信号を受け入れても、正しくＨｉを示すビット情報を読出し結果として出力する。従って、メモリセル２０にＨｉを示すビット情報を書込みした後、該ビット情報を読み出すとき、Ｎ２４がＢＬｂの遮断を解除しなくとも、つまりＢＬｂを開放しなくとも、メモリセルに保持しているＨｉを示すビット情報を正しく読み出すことができる。またＢＬｂを開放しないことから、ビット情報を読み出すときにＢＬｂの電位が降下することで生じる電流の消費を低減することができる。
【００３６】
前記したように、読出しに先立ちＢＬｂにプリチャージされた電位はＢＬｂが開放されないことから保持されたままである。従って、メモリセルに対し次のアクセス（図５のタイミングチャートでは、１つまりＬｏを示すビット情報の書込み）に先立つプリチャージで、ＢＬｂに電圧を印加することができない。これにより、ＢＬｂには、電位を印加するための電流が消費されず、消費電流量を低減することができる。
【００３７】
前記したように、具体例１の半導体集積装置１０によれば、Ｈｉを示すビット情報を読み出すとき、ＢＬｂが接続されるメモリセルで電位の開放がＷＬに基づいて遮断されることにより、充放電の回数を抑えることができ電流消費を低減することができる。
【００３８】
〈具体例２〉
次に、出力部１００への不必要な動作を招く信号を遮断する遮断部１１２を設けたメモリアレイ部１１０を備えた半導体集積装置を説明する。
具体例２の半導体集積装置は、図２に示した具体例１の構成に、遮断制御信号生成部６１を新たに設けた構成である。具体例１では、書込み制御信号生成部６０で生成されるＷＢを用いてメモリアレイ部を制御したが、該ＷＢに代えて具体例２では、遮断制御信号生成部６１で生成される遮断制御信号（以降、ＷＳと称す）を用いてメモリアレイ部１１０の制御を行う。
【００３９】
遮断制御信号生成部６１は、図９に示すようにＮＡＮＤ回路であり、プリチャージの制御を行うＰＲＣＢ２と、書込み期間を示すＷＲ＿ＩＮとを受け入れ、演算を行いその結果をＷＳとして出力する。従って、ＷＳは、図７のタイミングチャートに示すように、プリチャージの制御を示す期間と同期し、かつその期間はメモリセルに対する書込み期間だけアンネーブルとなる。このアンネーブル状態の信号に基づいて遮断部１１２がビット線対を遮断する。
【００４０】
該遮断部１１２が設けられたメモリアレイ部１１０を図を用いて説明する。メモリアレイ部１１０は、図６に示されているように、複数のメモリセル群で構成されているが、その他のメモリセル群も構成が同じであることから、メモリセル群Ａのみを説明する。
メモリセル群Ａは、具体例１と同様にビット線対（ＢＬＭ０およびＢＬＭ０ｂとＢＬ０およびＢＬ０ｂ）を介して配列するメモリセルと、ビット線対を介して読み出されたビット情報をラッチして出力する出力部１００と、該出力部に接続するビット線対をＷＳに基づいて遮断する遮断部１１２と、前記した具体例１の伝送部９０に代わる新たな入力部１１１とで構成されている。具体例２のメモリセル２１は、図８に示すように２個のインバータで構成されるセルの一方に接続するＢＬを遮断するためのＮＭＯＳ（以降、Ｎ１０と称す）と、セルの他方に接続するＢＬｂを遮断するためのＮＭＯＳ（以降、Ｎ１１と称す）とが共にＷＬ信号のみで制御されており、従来からよく知られたメモリセルである。
【００４１】
遮断部１１２は、ＷＳに基づいてＢＬｂを遮断するＮＭＯＳ（以降、Ｎ５と称す）と、ＷＳに基づいてＢＬを遮断するＮＭＯＳ（以降、Ｎ６と称す）とで構成されている。
図７には、遮断部１１２により遮断される出力部１００側のＢＬをＢＬＯ０とし、同様にＢＬｂをＢＬＯ０ｂとする該各ビット線が図示されている。
遮断部１１２は、ＷＳに基づく制御が行われることにより、プリチャージの制御を示す期間と同期し、かつその期間はメモリセルに対する書込み期間だけ出力部１００へ接続するＢＬおよびＢＬｂを遮断する。これにより、書込み期間中にＢＬおよびＢＬｂに基づいて出力部がラッチ動作することを防ぐことができる。
【００４２】
入力部１１１は、Ｄ０を受け入れて反転信号を生成する第１のインバータと、該インバータからの出力が二分され、一方がＮＭＯＳ（以降、Ｎ８と称す）を介してＢＬｂ（図６にＢＬｂ０と表記）に接続され、他方を受け入れて反転し、つまり反転信号からＤ０を出力する第２のインバータと、該インバータからの信号を２分岐して、その一方がＮＭＯＳ（以降、Ｎ７と称す）を介してＢＬ（図６にＢＬ０と表記）に接続され、他方がＮＭＯＳ（以降、Ｎ９と称す）を介してＢＬ（図６にＢＬＯ０と表記）に接続されている。
前記したＮ７、Ｎ８およびＮ９は、Ｗに基づいて制御される。つまり、Ｗがイネーブル状態のとき、Ｎ７、Ｎ８およびＮ９の遮断が解除され、メモリセルへ書き込むためのビット情報が各ビット線対に供給される。
【００４３】
このような構成を有するメモリアレイ部１１０を備えた半導体集積装置において、予めＬｏをビット情報として保持しているメモリセル２０に対し、Ｈｉをビット情報として書き込みした後、書き込みしたビット情報を読み出す動作を図６を参照しながら説明する。
Ｈｉを示すビット情報の書込みに先立ち、前記した具体例１と同様にプリチャージ後、ＷＬがイネーブル状態となり、書込みに先立ちメモリセル２１に保持しているビット情報が前記ビット線対に伝送される。
しかし、このとき遮断部１１２が、アンネーブル状態のＷＳ信号に基づいてビット線対を遮断することにより、出力部１００に信号が入力されず、信号をラッチするための出力部１００は作動しない。従って、遮断部１１２の制御により、出力部１００が不必要に作動しないことから、ＩＤＤが低減される。
【００４４】
その後、Ｗがイネーブル状態になり、ビット線対にビット情報が供給され、メモリセル２１にＨｉを示すビット情報が保持される。このときも、ＷＳ信号がアンネーブル状態にあり、該ＷＳ信号に基づいて遮断部１１２がビット線対を遮断する。これにより、出力部１００は不必要な作動を行わないことから、ＩＤＤが低減される。
【００４５】
メモリセル２１にＨｉを示すビット情報が保持された後、該ビット情報の読出しに先立ち、ＰＲＣＢ１およびＰＲＣＢ２がアンネーブル状態となりプリチャージが行われる。このとき、入力部１１１のＮ７、Ｎ８およびＮ９はアンネーブル状態のＷ信号の制御を受けてＯＦＦとなる。従って、入力部１１１内にプリチャージのための電圧の印加を防ぐことができ、電圧印加で生じるＩＤＤの増加を抑えることができる。
プリチャージが終了すると、ＷＬがイネーブルとなり、メモリセル２１に保持するビット情報が前記した具体例１と同様に出力部１００を介して読み出される。
【００４６】
具体例２の半導体集積装置によれば、出力部１００が無駄に作動することを防止する遮断部１１２を設けることにより、メモリセルに対する書込み実行期間だけ、信号が出力部１００へ供給されることから、出力部１００が不必要に動作することがなく、消費電流を低減することができる。
【００４７】
〈具体例３〉
プリチャージの電位供給端からビット線対を遮断し、この遮断でビット線対に保持される電位を均等化するイコライズ部１１３を新たに設けた半導体集積装置を説明する。
具体例３のメモリアレイ部１２０は、図１０に示すように、具体例１のメモリアレイ部１１０の構成にプリチャージの制御を行う第３のプリチャージ制御信号（以降、単にＰＲＣＢ３と称す）に基づいて動作するイコライズ部１１３が設けられている。
【００４８】
イコライズ部１１３は、ＰＲＣＢ３に基づいて、ＢＬを介して供給されるプリチャージのためのＶＤＤを遮断制御する第１のＰＭＯＳ（以降、Ｐ１と称す）と、ＢＬｂを介して供給されるプリチャージのためのＶＤＤを遮断制御する第２のＰＭＯＳ（以降、Ｐ２と称す）と、ＰＲＣＢ１に基づいて、前記ＢＬと前記ＢＬｂとの電気的接続を遮断制御するＰＭＯＳ（以降、Ｐ７と称す）とを備える。
前記イコライズ部１１３は、ＰＲＣＢ３がアンネーブル状態にあるとき、遮断を解除してＶＤＤをＢＬおよびＢＬｂに供給し、その後ＰＲＣＢ３がイネーブル状態になるとＶＤＤの供給を停止する。このとき、プリチャージされたビット線対（ＢＬおよびＢＬｂ）と、メモリセル２１との間でプリチャージの電位が保持される。このビット線対に保持される電位は、アンネーブル状態のＰＲＣＢ１に基づいて動作するＰ７によりＢＬおよびＢＬｂ間の遮断が解除され、均等化される。
【００４９】
ＰＲＣＢ３を生成するＰＲＣＢ３生成部６２は、図１１に示すように、ＰＲＣＢ＿ＩＮをクロックとして受け入れ、反転リセット入力端子（以降、ＲＢと称す）を備えたＤフリップフロップと、ＲＢに信号を供給するＮＯＲ回路と、前記Ｄフリップフロップで生成した信号を受け入れるＮＡＮＤ回路とを備える。
前記ＮＯＲ回路は、イネーブル状態で半導体集積装置の電源ダウンを示す信号（以降、ＰＤと称す）とＷＲＥＮとを受け入れた演算結果を出力する。
前記ＮＡＮＤ回路は、ＰＲＣＢ＿ＩＮの逆相を示す信号（以降、ＰＲＣと称す）と前記Ｄフリップフロップの反転出力端子（以降、ＱＢと称す）からの出力とを受け入れた演算結果を、図１２に示すＰＲＣＢ３として出力する。これにより、ＰＲＣＢ３は、連続する読出し周期において、第１回目の読出しに先立つプリチャージ期間でアンネーブル状態となり、第１回目の読出し期間にイネーブル状態となる。その後、第２回目の読出しに先立つプリチャージ期間もイネーブル状態を保持し続け、第２回目の読出し期間の終了でアンネーブルとなる。
【００５０】
図１２（ａ）は、Ｌｏを示すビット情報を保持するメモリセルにＨｉを示すビット情報を書き込み、該情報を読み出した後、Ｌｏを示すビット情報を書き込み、該情報を読み出すタイミングチャートである。このとき、ＰＲＣＢ３は、ＰＲＣＢ１およびＰＲＣＢ２と同様な周期で出力される。
一方、図１２（ｂ）は、例えば図１０のメモリセル２１からＨｉを示すビット情報を読み出し、次にメモリセル２３からＬｏを示すビット情報を読み出し、その後メモリセル２１からＨｉを示すビット情報を読み出すタイミング、つまり連続読出しのタイミングチャートを示している。アンネーブル状態をプリチャージ期間としイネーブル状態を読出し期間とするＰＲＣＢ１およびＰＲＣＢ２の周期構成と異なり、ＰＲＣＢ３は３連続読出しのとき２回目のプリチャージ期間がイネーブル状態の信号である。このイネーブル期間をイコライズ期間と称し、該イコライズ期間における半導体集積装置の動作を中心に説明する。
【００５１】
メモリアレイ部１２０を備えた半導体集積装置において、図１２（ａ）に示されているように、ビット情報を書き込みした後、該情報を読み出す動作は、具体例２と同じであることから説明を割愛し、図１２（ｂ）に示されているように、３連続の読出し動作を説明する。
メモリセルからビット情報を読み出す動作は、前記した具体例と同様にＰＲＣＢ１、ＰＲＣＢ２およびＰＲＣＢ３がアンネーブル状態のとき、プリチャージが行われ、その後メモリセルに保持するビット情報がビット線対を介して出力部１００へ出力され、該情報をラッチした出力部１００は、読み出したビット情報を出力する。
【００５２】
ＰＲＣＢ３がイネーブル状態を保持したまま次のビット情報の読出しが行われ、ＰＲＣＢ３に基づいて動作するイコライズ部１１３のＰ１およびＰ２は、ＶＤＤの供給を遮断し続ける。これによりビット情報の読出しで、ＢＬ（図１２（ｂ）ではＢＬＭ０と表記）にメモリセルから供給された電位（ビット情報）が保持される。このとき、ＰＲＣＢ１がアンネーブル状態になり、該信号に基づいて動作するイコライズ部１１３のＰ７がＢＬおよびＢＬｂ（図１２（ｂ）ではＢＬＭ０ｂと表記）間の遮断を解除する。これにより、ＢＬに保持している電位がＢＬへ分配され、ＢＬおよびＢＬｂの電位が均等化される。
【００５３】
この均等化された電位は、プリチャージのためのＶＤＤの約１／２である。この１／２ＶＤＤの電位をプリチャージ電圧として、メモリセルからビット情報を読み出す。これにより、イコライズ部１１３で均等化された１／２ＶＤＤレベルをプリチャージとしてビット情報を読み出すことにより、ＶＤＤレベルまでプリチャージの電位を上げる必要がなく、消費電流の量を低減することができる。
【００５４】
具体例３の半導体集積装置によれば、イコライズ部１１３を設けることにより、連続読出しの２回に１回はプリチャージのための電位をＢＬおよびＢＬｂ間で均等化した電位により、該電位をプリチャージとしてビット情報を読み出すことから、消費電流を低減することができる。
【００５５】
〈具体例４〉
次に、具体例３のイコライズ部１１３において、プリチャージの電位供給端に接続するビット線対を遮断するＰＭＯＳに代えて、ＮＭＯＳを用いてビット線対を遮断するイコライズ部１１４を設けたメモリアレイ部１３０を備えた半導体集積装置を説明する。
具体例４のメモリアレイ部１３０は、図１３に示すように、プリチャージの制御を行う制御信号（以降、単にＰＲＣ１と称す）に基づいて、プリチャージの電位供給端に接続するＢＬを遮断するＮＭＯＳ（以降、Ｎ１０と称す）および電位供給端に接続するＢＬｂを遮断するＮＭＯＳ（以降、Ｎ１１と称す）と、ＰＲＣＢ１に基づく制御によりＢＬおよびＢＬｂ間を遮断するＰ７とで構成されたイコライズ部１１４を備えている。
【００５６】
Ｎ１０およびＮ１１の制御を行うＰＲＣ１は、図１４に示されているＰＲＣ１生成部６３で生成される。
ＰＲＣ１生成部６３は、図１４に示すように、ＰＲＣＢ＿ＩＮをクロックとして受け入れ、ＲＢを備えたＤフリップフロップと、ＲＢへＰＤの反転信号を出力するためのインバータと、前記Ｄフリップフロップで生成した信号およびＰＲＣを受け入れるＮＡＮＤ回路と、該ＮＡＮＤ回路から出力された信号を反転出力するインバータとを備える。ＰＲＣ１生成部６３は、図１５に示すように、メモリセルに対するアクセス２周期において、前段のアクセス周期内のプリチャージ期間だけイネーブル状態となり、その後アンネーブル状態が続くＰＲＣ１を生成する。
【００５７】
次に、イコライズ部１１４を設けたメモリアレイ部１３０の動作を説明する。Ｌｏを示すビット情報を保持するメモリセルにＨｉを示すビット情報を書き込み、該情報を読み出した後、Ｌｏを示すビット情報を書き込み、該情報を読み出すタイミングチャートが図１５に示されている。
書込みに先立つプリチャージが行われるべく、イネーブル状態のＰＲＣ１に基づいてイコライズ部１１４のＮ１０はプリチャージ電位の供給端に接続するＢＬの遮断を解除し、該ＰＲＣ１に基づいてイコライズ部１１４のＮ１１はプリチャージ電位の供給端に接続するＢＬｂの遮断を解除する。
【００５８】
このとき、ＰＲＣＢ１はアンネーブル状態であり、該信号に基づいてイコライズ部１１４のＰ７は、ＢＬおよびＢＬｂ間の遮断を解除する。その後、ＰＲＣＢ１がイネーブル状態となり、ＢＬおよびＢＬｂ間が遮断され、ＰＲＣ１がアンネーブル状態になりプリチャージの供給端からＢＬおよびＢＬｂが遮断された後、メモリセル２１にＨｉを示すビット情報が書き込まれる。このとき、ＷＳに基づき動作する遮断部１１２により、出力部１００に接続するビット線対からの供給を遮断することから、出力部１００の動作を停止することができ、消費する電流量を低減することができる。
【００５９】
その後、ビット情報を読み出すためのプリチャージを行うべく、ＰＲＣＢ１がアンネーブル状態となり、ＢＬおよびＢＬｂ間の遮断が解除される。このとき、ＰＲＣ１は、アンネーブル状態を保持しており、プリチャージの供給端からＢＬおよびＢＬｂが遮断された状態が保持されている。これにより、ＢＬ（図１５にＢＬＭ０で表記）に印加されているＶＤＤ−ｖｔ（ｖｔは、ＮＭＯＳの閾値）で示される電位がＢＬおよびＢＬｂ（図１５にＢＬＭ０ｂで表記）に分配される。これにより、ＢＬおよびＢＬｂには、１／２（ＶＤＤ−ｖｔ）レベルの電位で均等化が行われ、該電位をプリチャージとしてビット情報を読み出す。これにより、プリチャージの電位をＶＤＤレベルまで上げることなく、低消費電流でもってビット情報を読み出すことができる。
【００６０】
Ｈｉを示すビット情報の読出し後、Ｌｏを示すビット情報を書き込み、該情報を読み出すときも前記したと同様にイコライズが行われ、低消費電流での書込み読出しが行われる。
従って、具体例４の半導体集積装置によれば、ＰＲＣ１およびＰＲＣＢ１に基づいて動作するイコライズ部１１４により、プリチャージとイコライズとを交互に繰り返すことから、消費する電流量を低減することができる。
更に、具体例４の半導体集積装置によれば、イコライズ部１１４の構成にＮＭＯＳを用いることにより、ＰＭＯＳと比較して集積に要する面積を低減することができ、半導体集積装置のパッケージサイズを小型化することができる。
【００６１】
【発明の効果】
前記したように、本発明の半導体集積装置によれば、ビット情報を読み出すとき、ビット線への出力を遮断する遮断回路を設けることにより、ビット線の充放電の回数を低減することができ、消費電流を低減することができる。
前記したように、本発明の半導体集積装置によれば、ビット情報を出力する出力部に接続されたビット線対に遮断部を設けることにより、読出し時以外に前記出力部への信号供給が遮断されることから、不必要に出力部が作動することを防ぐことができ、消費電流を低減することができる。
更に、本発明の半導体集積装置によれば、プリチャージしたビット線を遮断し、遮断で保持される電位を対均等化するイコライズ部により、均等化した電位でもってメモリセルに対しアクセスを行うことから、プリチャージを高電位に行うことを回避することができ、消費電流を低減することができる。
【図面の簡単な説明】
【図１】具体例１のメモリセルを示す回路図である。
【図２】本発明の半導体集積装置を示す回路および機能ブロック図である。
【図３】ワード線デコード部の回路図である。
【図４】具体例１のメモリアレイ部を示す回路図である。
【図５】具体例１のタイミングチャートである。
【図６】具体例２のメモリアレイ部を示す回路図である。
【図７】具体例２のタイミングチャートである。
【図８】メモリセルの回路図である。
【図９】遮断制御信号生成部を示す回路図である。
【図１０】具体例３のメモリアレイ部を示す回路図である。
【図１１】ＰＲＣＢ３生成部を示す回路図である。
【図１２】具体例３のタイミングチャートである。
【図１３】具体例４のメモリアレイ部を示す回路図である。
【図１４】ＰＲＣ１生成部を示す回路図である。
【図１５】具体例４のタイミングチャートである。
【符号の説明】
２０  メモリセル
２７  インバータ
２８  インバータ
【図１】
2004355712.tif 000003
【図２】
2004355712.tif 000004
【図３】
2004355712.tif 000005
【図４】
2004355712.tif 000006
【図５】
2004355712.tif 000007
【図６】
2004355712.tif 000008
【図７】
2004355712.tif 000009
【図８】
2004355712.tif 000010
【図９】
2004355712.tif 000011
【図１０】
2004355712.tif 000012
【図１１】
2004355712.tif 000013
【図１２】
2004355712.tif 000014
【図１３】
2004355712.tif 000015
【図１４】
2004355712.tif 000016
【図１５】
2004355712.tif 000017