(57)【要約】【課題】内蔵メモリテスト回路の占有面積を低減する。【解決手段】メモリ回路の複数出力データビット（Ｄ［３：０］）に対し、不良ビットの検出を行ないその検出結果を１ビット信号に縮退して出力する比較回路（１５）を設け、この比較回路（１５）の出力信号をフリップフロップ（２０）に格納する。フリップフロップ（２０）がシリアルスキャンパスを形成し、順次テスト結果を転送する。【選択図】        図２
2004334930.tif 000002
【特許請求の範囲】
【請求項１】
Ｎビットの並列出力を有する内部回路、および
前記Ｎビット並列出力に対応して配置される複数のスキャンフリップフロップ回路を含むテスト回路を備え、前記テスト回路は、直列転送パスを形成してデータを直列に転送するシフトモードと前記内部回路からの対応のデータに所定の処理を行なう内部回路テストモードとで動作可能であり、
各前記スキャンフリップフロップ回路は、
前記シフトモード時、前段のスキャンフリップフロップ回路の出力信号を受けるシリアル入力端子と、
期待値を受ける期待値入力端子と、
前記内部回路の対応の出力データビットを受ける、前記Ｎビット以下２以上のＭビットのデータ入力端子と、
与えられた信号を格納するフリップフロップと、
前記期待値と前記Ｍビットのデータとを比較し該比較結果を前記フリップフロップへ転送する比較回路とを備え、
前記比較回路は、
前記Ｍビットの値がすべて同じであるかを判定する第１の判定回路と、
前記期待値と前記第１の判定回路の判定結果とに従って、前記Ｍビットと前記期待値との一致／不一致を少なくとも判定する第２の判定回路とを備える、半導体集積回路装置。
【請求項２】
前記第１の判定回路は、
前記Ｍビットのデータがすべて第１の論理レベルのときに第１の論理レベルの信号を出力する第１の論理ゲートと、
前記Ｍビットのデータがすべて第２の論理レベルのときに第１の論理レベルの信号を出力する第２の論理ゲートとを含み、
前記第２の判定回路は、前記期待値が前記第１の論理レベルのときに前記第１の論理ゲートの出力信号に従って出力信号を生成し、かつ前記期待値が前記第２の論理レベルのときには前記第２の論理ゲートの出力信号に従って該出力信号を生成する、請求項１記載の半導体集積回路装置。
【請求項３】
前記第２の判定回路は、
前記期待値と前記第１の判定回路の出力信号とに従って前記Ｍビットのデータの論理レベルがすべて前記期待値と同じである、前記Ｍビットのデータの論理レベルがすべて前記期待値と異なる、および前記Ｍビットデータにおいて互いに異なる論理レベルのビットが存在するのいずれかであるかの判定を行なう、請求項１記載の半導体集積回路装置。
【請求項４】
前記内部回路の隣接する２ビットのデータは、それぞれ異なるスキャンフリップフロップ回路へ与えられるように前記内部回路と前記スキャンフリップフロップ回路とは結合される、請求項１記載の半導体集積回路装置。
【請求項５】
各前記スキャンフリップフロップ回路は、同一半導体チップ上に搭載されるロジックをテストするロジックテストモードで動作可能であり、
各前記スキャンフリップフロップ回路は、さらに、前記ロジックテストモード時には前記フリップフロップの出力信号を選択し、かつ、前記内部回路テストモード時には、前記内部回路からのＭビットの出力データを選択するＭビットのセレクタを備える、請求項１記載の半導体集積回路装置。
【請求項６】
各前記スキャンフリップフロップ回路は、同一半導体チップ上に搭載されるロジックをテストするロジックテストモードで動作可能であり、かつ、各前記スキャンフリップフロップ回路は、さらに、
前記内部回路のＭビットのデータ入力端子に結合されるＭビットデータ入力端子と、
前記ロジックテストモード時には前記Ｍビットのデータ入力端子の前記内部回路のＭビット入力データを選択し、前記内部回路テストモード時には、前記内部回路からのＭビットの出力データを選択するＭビットのセレクタを備える、請求項１記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に関し、特に、内部回路をテストするテスト回路を内蔵する半導体集積回路装置に関する。より特定的には、この発明は、スキャン方式に従ってメモリ回路のテストデータの不良判定を行ないかつテストデータおよび判定結果の出力を行なうテスト回路を内蔵する半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置においては、種々の回路が半導体チップ上に配置される。このような半導体集積回路装置においては、外部ピン端子に接続されない内部回路の機能などを試験するために、フリップフロップをシリアルに接続し、信号／データを転送して内部状態を外部で観測可能とするスキャンパスが一般に用いられる。
【０００３】
システムＬＳＩ等のメモリ回路を内蔵する半導体集積回路装置においても、このメモリ回路は通常、外部ピン端子には接続されず、同一半導体チップ上のロジック等とデータの授受を行なうことが多い。このようなメモリ回路を試験するためにも、スキャン方式に従って回路が利用される。スキャン方式の回路を利用するメモリテスト回路は、例えば、特許文献１（特開平２００２−２７９７９９号公報）、特許文献２（特開２０００−３３１４９９号公報）、特許文献３（特開２００２−３２３５３７号公報）、特許文献４（米国特許６２７５９６３号）、および特許文献５（米国特許５８１５５１２号）に開示されている。
【０００４】
特許文献１に示される構成においては、メモリ回路の複数のデータ入力端子ごとにフリップフロップを設け、このフリップフロップの格納データを対応のデータ入力端子群に共通に与える。出力データビットについては、入力フリップフロップの格納データに対応する期待値データを出力用フリップフロップに格納する。期待値データと対応の出力データとの一致判定を行ない、該判定結果を全出力データビットについて縮退して１段のフリップフロップを介して、その縮退結果を出力する。
【０００５】
特許文献２に示される構成においては、メモリ回路の出力データビットごとに期待値ビットと対応のデータ出力ビットとの一致を判定する一致検出回路と、各一致検出回路の出力信号を保持してシリアルにテスト出力端子を介して出力する出力レジスタ回路とが設けられる。アドレス信号および入力データは外部からテスト端子を介して設定される。
【０００６】
特許文献３に示される構成においては、メモリ回路に対し、半導体集積回路装置全体のスキャンパスの一部を構成するフリップフロップをテスト回路内に配置する。メモリ回路のデータ入力端子に対しては、セレクタをデータ入力端子と１対１対応で配置し、またスキャン機能を有するフリップフロップ（スキャンフリップフロップ）を複数のデータ入力端子ごとに配置する。各入力セレクタは、対応のスキャンフリップフロップの出力データビットと内部ロジックからの対応の入力データビットの一方を選択する。
【０００７】
メモリ回路のデータ出力端子については、各データ出力端子に対してスキャンフリップフロップおよび出力セレクタの組を配置する。各出力セレクタは、対応の出力データビットと対応の入力データビットの一方を選択して対応のスキャンフリップフロップへ与える。ロジックの試験時には、メモリ回路をバイパスし、テスト回路内のスキャンフリップフロップを用いてスキャンパスを構成し、外部のスキャンパスとともに、半導体集積回路装置全体に対するスキャンデータを転送するスキャンパスを構成する。
【０００８】
特許文献４は、メモリ回路の出力データビットそれぞれにスキャンフリップフロップ回路を配置するテスト回路を開示している。各スキャンフリップフロップ回路において対応の出力データビットと期待値ビットとの一致判定を行ない、その判定結果をフリップフロップに格納して、シリアルにスキャンフリップフロップ回路を介して転送して出力する。このフリップフロップの前段には対応の出力データビットと判定結果指示信号の一方を選択するセレクタが配置される。
【０００９】
この特許文献４は、また、所定数の出力データビット単位でメモリ回路の出力データビットをグループ化し、各グループごとにスキャンフリップフロップ回路を配置するテスト回路を開示している。各スキャンフリップフロップ回路において出力データビットそれぞれと対応の期待値ビットとの一致判定を行ない、これらの判定結果を１ビット判定結果指示信号に縮退する。１ビット判定結果指示信号は、セレクタを介してフリップフロップに格納される。このセレクタは、シリアル入力信号と１ビット判定結果指示信号の一方を選択してフリップフロップに伝達する。これらのフリップフロップは、スキャンパスを構成する。
【００１０】
特許文献５に示されるテスト回路においては、出力データビットと期待値ビットとの一致／不一致を検出する一致検出回路と、出力データビットとシリアル入力データビットの一方を選択するセレクタと、セレクタの出力信号を格納するフリップフロップとが、各出力データビットに対応して設けられる。フリップフロップはテスト動作モード時、セット状態に初期設定され、一致検出回路の不一致検出時にリセットされる。このフリップフロップがシリアルスキャンパスを構成し、テスト動作時、全アドレスについてテストを行った後に判定結果をシリアルに転送する。判定結果を見ることにより、不良ビットの位置を特定する。
【００１１】
上述のようなスキャン方式のテスト回路を利用することにより、外部ピン端子と分離されたメモリ回路等の内部回路の状態を、外部で観測することができる。
【００１２】
【特許文献１】
特開平２００２−２７９７９９号公報
【００１３】
【特許文献２】
特開２０００−３３１４９９号公報
【００１４】
【特許文献３】
特開２００２−３２３５３７号公報
【００１５】
【特許文献４】
米国特許６２７５９６３号
【００１６】
【特許文献５】
米国特許５８１５５１２号
【００１７】
【発明が解決しようとする課題】
ＡＳＩＣ（特定用途向けＩＣ）に搭載されるＲＡＭ（ランダム・アクセス・メモリ）などのメモリ回路は、年々増加している。これは、集積化される回路の規模が大きくなってきたという理由の他に、以下の理由が挙げられる。
【００１８】
（ｉ）チップ外部に設けられていた汎用ＲＡＭを、半導体チップ内部に搭載し、チップ上配線を用いて高速でビット幅の広いデータを転送する、および
（ｉｉ）レジスタファイルなどのフリップフロップを消費電力を低減するためにＲＡＭに置き換える。
【００１９】
この外部に設けられていたＲＡＭをチップ上に搭載する混載メモリの場合、その記憶容量が大きく、ワード数は大きく、一方、１ワードのビット数が小さい傾向がある。一方、フリップフロップと置換されるＲＡＭは、元のレジスタファイル等においては、格納するデータワード数が少ないものの、１ワードのビット数が大きいため、記憶容量が小さく、ワード数が小さく、一方、１ワードのビット数が大きい傾向がある。
【００２０】
従来のテスト回路において、メモリ出力部に配置される回路部分は、その面積は、総記憶容量数には依存せず、ＲＡＭの出力データビット数に依存する。したがって、混載メモリに対するテスト回路よりも、フリップフロップ置換ＲＡＭに対するテスト回路の方が、面積が大きくなる傾向にある。
【００２１】
混載メモリは、その記憶容量が大きく、回路規模が大きいため、動作速度が遅い。したがって高速で出力データを転送するため、出力データ端子にフリップフロップを設け、クロック信号に同期してデータビットを転送することが多い。したがってこのような混載メモリ（ＲＡＭ）に対するテスト回路としては、セレクタによりメモリテスト結果とメモリ回路の出力データビットの一方を選択してフリップフロップにセットする構成が利用される特許文献４または５に示される構成が利用されることが多い。
【００２２】
一方、フリップフロップ置換メモリ回路は、回路規模が小さいために動作速度が速く、高速でデータを出力することができるため、その出力端子にフリップフロップを配置することは特に要求されない。したがって、この場合、特許文献１から３に示される構成が利用されることが多い。
【００２３】
一般に、ＡＳＩＣにおいては、種々の記憶容量および語構成のＲＡＭが配置される。これらのメモリ回路を同一の製造プロセスで製造する場合、単位面積あたりの故障発生確率は同じである。フリップフロップ置換ＲＡＭの場合、記憶容量が小さく、面積が小さいため、記憶容量が大きく面積の大きな混載メモリ等のメモリ回路に較べて、不良発生確率は小さいと考えられる。従って、混載メモリのような大記憶容量のメモリ回路に対しては、不良解析を行なって、不良位置および原因を特定して歩留まりを改善し、一方、小記憶容量のメモリ回路に対しては、テストパターン作成の負荷を軽減するために、不良解析は行なわれない。
【００２４】
特許文献１に示される構成においては、通常動作モード時においては、メモリ回路の出力データは、直接、ロジック回路等へ転送される。したがって、この特許文献１に示される構成は、フリップフロップ置換ＲＡＭに対して適用することができる。この特許文献１においては、テスト時のシフト回数を低減するために、出力データビットと期待値との比較結果を全ビットについて縮退して、１つのフリップフロップに格納している。したがって、不良ビットが存在する場合、不良ビットの位置を特定することができない。従って、不良解析を必要としないメモリ回路に対しては、この特許文献１のテスト回路の構成は適用可能である。しかしながら、出力データと期待値との一致判定時に、２ビット単位で一致判定を行ない、その後に期待値との比較を行ない、最終的に比較結果を１ビット信号に縮退しており、テスト回路の規模が大きくなり、占有面積を低減することが出来ないという問題が生じる。
【００２５】
特許文献２に示される構成においては、全出力データビットついて、対応の期待値ビットと比較を行ない、その比較結果を縮退することなくシリアルに転送している。したがって、出力データビット数が多い場合、テスト回路の規模が大きくなり、転送回路の占有面積が大きくなるという問題が生じる。
【００２６】
特許文献３に示される構成においてはフリップフロップを、メモリ回路内でスキャンパスを構成するように配置している。セレクタを用いて出力データビットとフリップフロップの出力を選択している。したがって、この場合、フリップフロップにより構成されるシリアルスキャンパスを、他のロジック等の回路のスキャンテストに利用することができる。しかしながら、このメモリ回路の出力データビットすべてをシリアルにシリアルスキャンパスを介して出力するだけであり、何ら出力データビットについてのテストは行なっていない。したがって外部のテスト回路において各データビットについて良／不良判定を行なう必要があり、テスト時間が長くなるという問題が生じる。
【００２７】
また、従来のテスト回路の構成においては、テスト動作時においてのみ使用され、通常動作モード時には使用されない回路が必然的に存在する。半導体チップの占有面積低減の観点からは、テスト動作モード時において使用され、通常動作モード時においては使用されない回路の数はできるだけ低減するのが好ましい。特にワード数が小さくかつデータビット幅の大きな小占有面積のメモリ回路に対しては、テストのために利用される回路の占有面積をできるだけ低減することが要求される。
【００２８】
それゆえ、この発明の目的は、面積が低減されたテスト回路を備える半導体集積回路装置を提供することである。
【００２９】
この発明の他の目的は、記憶容量が小さく、ワード数が小さく、かつ１ワードのビット数が大きいＲＡＭのテスト回路の占有面積を低減することのできる半導体集積回路装置を提供することである。
【００３０】
【課題を解決するための手段】
この発明に係る半導体集積回路装置は、Ｎビットの並列出力を有する内部回路と、これらＮビット並列出力に対応して配置され、直列転送パスを形成してそれぞれ与えられたデータを転送するシフトモードと、この内部回路から対応のデータに所定の処理を行なうテストモードとで動作可能な複数のスキャンフリップフロップ回路を含むテスト回路とを含む。
【００３１】
各スキャンフリップフロップ回路は、シフトモード時前段のスキャンフリップフロップ回路の出力信号を受けるシリアル入力端子と、期待値を受ける期待値入力端子と、内部回路の出力ビットを受けるＮビット以下２ビット以上のＭビットのデータ入力端子と、フリップフロップと、期待値とＭビットデータとの一致を検出し該検出結果をフリップフロップへ転送する比較回路とを含む。
【００３２】
この比較回路は、Ｍビットのデータの値がすべて同じ値であるかを判定する第１の判定回路と、期待値と第１の判定回路の判定結果とに従って、Ｍビットと期待値との一致／不一致を少なくとも判定する第２の判定回路とを含む。
【００３３】
Ｍビットのデータ出力端子ごとにスキャンフリップフロップ回路を設ける。スキャンフリップフロップ回路においては、１つのフリップフロップが設けられる。したがって、各データ出力端子ごとにスキャンフリップフロップ回路を配置する構成に比べてテスト回路の占有面積を低減することができる。また、スキャンフリップフロップ回路の数を低減することができ、シフト回数が少なく高速でテスト結果を出力することができる。
【００３４】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従うテスト回路を内蔵する半導体集積回路装置の構成を概略的に示す図である。図１において、この半導体集積回路装置は、メモリ回路（ＲＡＭ）１と、メモリ回路１の出力ノードＤＯ［１５：０］に対応して配置されるテスト回路２と、テスト回路２の動作を制御するテスト制御回路３を含む。
【００３５】
メモリ回路（ＲＡＭ）１は、半導体集積回路装置に含まれており、図示しないロジック回路に対しその出力データＤＯ［１５：０］をデータＱ［１５：０］として転送する。このメモリ回路１からのデータＱ［１５：０］は、テスト回路２を介することなくロジック回路へ転送される。
【００３６】
なお、端子とその端子を介して転送される信号／データを、同一の参照符号で示す。
【００３７】
テスト回路２は、メモリ回路１の所定数の出力データビット群それぞれに対応して配置されるスキャンフリップフロップ回路５ａ−５ｄを含む。図１に示す構成においては、これらのスキャンフリップフロップ回路５ａ−５ｄは、それぞれ、メモリ回路１の４ビットの出力データを受けるデータ入力端子Ｄ［３：０］を有する。すなわち、スキャンフリップフロップ回路５ａ−５ｄは、それぞれ、メモリ回路１の出力データビットＤＯ［３：０］、ＤＯ［７：４］、ＤＯ［１１：８］およびＤＯ［１５：１２］を受ける。
【００３８】
これらのスキャンフリップフロップ回路５ａ−５ｄは、データ転送モード時、直列スキャンパスを構成し、図示しない経路を介して伝達されるシリアルインデータ出力ＳＩＤＯをタイミング信号Ｔに従って、そのシフトイン端子ＳＩおよびシフトアウト端子ＳＯを介して順次転送してシリアル出力データＳＯＤＯを出力する。これらのシリアルデータＳＩＤＯおよびＳＯＤＯは、図示しない直列スキャンパスを介して転送されてもよく、また外部のシリアルデータ入出力端子を介してそれぞれ出力されてもよい。
【００３９】
スキャンフリップフロップ回路５ａ−５ｄは、それぞれ同一構成を有するため、図１においては、スキャンフリップフロップ回路５ｄに対し、テスト制御回路３から与えられる制御信号を示す。これらのスキャンフリップフロップ回路５ａ−５ｄに対しては、共通にテスト制御回路３から、テストモードシフトイン信号ＴＭＳＩ、テストモードフィードバック信号ＴＭＦＢ、第１および第２の比較制御信号ＣＭＰ０ＬおよびＣＭＰ１Ｌが与えられる。タイミング信号Ｔは、テストモード時に外部から与えられる。
【００４０】
テスト制御回路３は、外部のテスタまたは内蔵のＢＩＳＴ（ビルトイン・セルフ・テスト）回路から与えられる各種テストモード制御信号ＡＮＤＳＩ、ＳＭ、ＴＭ１、およびＣＭＰと期待値信号ＥＸＰとに従って上述の制御信号ＴＭＳＩ、ＴＭＦＢ、ＣＭＰ０Ｌ、およびＣＭＰ１Ｌを生成する。このテスト制御回路３の構成に付いては後に説明する。
【００４１】
スキャンフリップフロップ回路５ａ−５ｄそれぞれにおいては、１つのフリップフロップが配置される。対応の４ビットの出力データと期待値との一致／不一致を判定し、その判定結果をフリップフロップに格納する。したがって、複数ビットの出力データに対し、同時にテストを行なっており、各出力データビット個々に一致判定を行なう構成に比べて、その占有面積を低減することができる。
【００４２】
図２は、図１に示すスキャンフリップフロップ回路５ａ−５ｄの構成の一例を示す図である。これらのスキャンフリップフロップ回路５ａ−５ｄは同一構成を有するため、図２においては、スキャンフリップフロップ回路５をこれらのスキャンフリップフロップ回路５ａ−５ｄの代表として示す。
【００４３】
図２において、スキャンフリップフロップ回路５は、データ入力端子に与えられる４ビットデータＤ［３：０］の論理レベルの一致／不一致および期待値との一致／不一致を判定する比較回路１５と、シフトイン入力端子に与えられるシフトイン信号ＳＩとテストモードシフトイン信号ＴＭＳＩとを受けるＯＲゲート１６と、テストモードフィードバック端子に与えられるテストモードフィードバック信号ＴＭＦＢとフリップフロップ２０の出力Ｑからの信号を受けるＯＲゲート１７と、ＯＲゲート１６および１７の出力信号を受けるＡＮＤゲート１８と、比較回路１５の出力信号とＡＮＤゲート１８の出力信号とを受け、その出力信号をフリップフロップ２０のデータ入力ノードＤへ与えるＡＮＤゲート１９を含む。
【００４４】
フリップフロップ２０は、クロック入力端子Ｔに与えられるタイミング信号Ｔに従ってＡＮＤゲート１９の出力信号を取込みかつラッチし（キャプチャし）、該ラッチデータをタイミング信号Ｔに従ってシフトアウト端子を介してシフトアウトデータＳＯとして出力する。このフリップフロップ２０は、たとえば、特許文献４または５に示されるフリップフロップと同一の構成を有する。
【００４５】
なお、図２においては、個別的に配置されるように示すが、ＯＲゲート１６および１７とＡＮＤゲート１８は、１つの複合ゲートで構成されてもよい。
【００４６】
比較回路１５は、４ビットのデータ入力端子Ｄ［３：０］に与えられるメモリ回路の対応の４ビットデータをそれぞれ受けるＮＯＲゲート２１およびＡＮＤゲート２２と、ＮＯＲゲート２１の出力信号ｄ０と第１の比較制御信号ＣＭＰ０Ｌとを受けるＯＲゲート２３と、ＡＮＤゲート２２の出力信号ｄ１と第２の比較制御信号ＣＮＰ１Ｌを受けるＯＲゲート２４と、ＯＲゲート２３および２４の出力信号を受けるＡＮＤゲート２５を含む。このＡＮＤゲート２５から、比較回路１５の出力信号が生成される。ゲート回路２３−２５は、１つの複合ゲートで構成されてもよい。
【００４７】
ＮＯＲゲート２１は、与えられた４ビットデータが全て“０”のときに“１”の信号を出力し、ＡＮＤゲート２２は、与えられた４ビットデータが全て“１”のときに“１”の信号を出力する。これらのＮＯＲゲート２１およびＡＮＤゲート２２の出力信号ｄ０およびｄ１がともに“０”のときには、与えられた４ビットデータに”１”および”０”が混在していると判定することが出来る。４ビットデータ全てが反転しているときには、期待値に基いて生成される比較制御信号ＣＭＰ０ＬおよびＣＭＰ１Ｌにより、与えられたデータ４ビット全ての論理値が期待値と一致しているかを検出する。
【００４８】
図３は、図１に示すテスト回路２の動作モードと各モードにおける制御信号の論理を一覧にして示す図である。以下、図３を参照して、図１および図２に示す回路の動作について説明する。
【００４９】
通常動作モード
通常動作モードＮＯＲＭＡＬにおいては、図１に示すテスト制御回路３へ与えられる制御信号の論理レベルはＸ（ドントケア状態）である。この通常動作モードＮＯＲＭＡＬにおいては、図１に示すテスト回路２は動作しない。メモリ回路（ＲＡＭ）１の出力データＤＯ［１５：０］は、出力データＱ［１５：０］として、図示しないロジックなどの別の回路へ与えられる。
【００５０】
この通常動作モード時においては、テスト制御回路３へ与えられる制御信号は、ドントケア状態Ｘで特に問題は生じない。しかしながら、消費電力および従来回路との互換性との観点からは、このテスト制御回路３へ与えられる信号は、通常動作モードＮＯＲＭＡＬ時すべて“０”に設定するのが望ましい。この場合には、テスト制御回路３の出力信号において、テストモードシフトイン信号ＴＭＳＩ、テストモードフィードバック信号ＴＭＦＢ、第１の比較制御信号ＣＭＰ０Ｌが、“１”となり、一方第２の比較制御信号ＣＭＰ１Ｌは、“０”となる。
【００５１】
データ保持モード：
スキャンフリップフロップ回路５においてデータを保持する保持モードＨＯＬＤを設定する場合には、シフトモード信号ＳＭが“１”に設定され、比較活性化信号ＣＭＰ、テストモード信号ＴＭ１および判定セット信号ＡＮＤＳＩが“０”に設定される。期待値ＥＸＰは、このホールドモードＨＯＬＤにおいては、用いられないため、この論理レベルは、任意であるが、本実施の形態においては“０”に設定される。
【００５２】
このホールドモードＨＯＬＤにおいては、テスト制御回路３からのテストモードシフトイン信号ＴＭＳＩ、比較制御信号ＣＭＰ０ＬおよびＣＭＰ１Ｌが“１”に設定され、一方フィードバック信号ＴＭＦＢが“０”に設定される。
【００５３】
この状態においては、図２に示すスキャンフリップフロップ回路５において、ＯＲゲート１６、２３および２４の出力信号がＨ（“１”）レベルとなり、応じて比較回路１５の出力信号がＨレベル（“１”）となる。フィードバック信号ＴＭＦＢは、Ｌレベル（“０”）であるため、ＯＲゲート１７の出力信号が、フリップフロップ２０の出力データ、すなわち保持データに応じた論理レベルに設定され、応じてＡＮＤゲート１８および１９の出力信号が、フリップフロップ２０の保持データに応じた論理レベルに設定される。
【００５４】
この状態において、タイミング信号Ｔをトグルしても、このフリップフロップ２０のラッチデータがＯＲゲート１７およびＡＮＤゲート１８および１９を介してフリップフロップ２０のデータ入力Ｄにフィードバックされて再びラッチされる。したがって、このホールドモードＨＯＬＤにおいては、フリップフロップ２０の格納データが保持され続ける。
【００５５】
シフトモード：
スキャンフリップフロップ回路５ａ−５ｄを介してデータをシリアルに転送するシフトモードＳＨＩＦＴにおいては、テスト制御回路３において、シフトモード信号ＳＭが“１”に設定され、他の制御信号ＣＭＰ、ＴＭ１およびＡＮＤＳＩは“０”に設定される。このシフトモードＳＨＩＦＴにおいても、期待値データＥＸＰは使用されないため、その状態はＸであるが、消費電力の観点から、“０”に設定される。
【００５６】
このシフトモードＳＨＩＦＴの場合には、スキャンフリップフロップ回路（５ａ−５ｄ）に対しては、テストモードシフトイン信号ＴＭＳＩが“０”に設定され、残りの信号ＴＭＦＢ、ＣＭＰ０ＬおよびＣＭＰ１Ｌはそれぞれ、“１”に設定される。したがって、図２に示すスキャンフリップフロップ回路５において、ＯＲゲート１７、２３および２４の出力信号が“１”となり、一方、ＯＲゲート１６の出力信号が、シフトインデータＳＩに応じた論理レベルとなる。したがって、ＡＮＤゲート１９の出力信号も、シフトインデータＳＩに応じた論理レベルとなる。タイミング信号Ｔをトグルすることにより、フリップフロップ２０を介してシフトアウト端子ＳＯへ、シフトアウトデータＳＯが出力される。
【００５７】
フリップフロップ２０は、図１に示すように、シフトイン端子ＳＩとシフトアウト端子がシリアルに接続されており、図１に示すシフトインデータＳＩＤＯが、テスト回路２のフリップフロップ２０を介してシリアルに転送される。
【００５８】
メモリテストモード：
メモリ回路１のテストを行なうメモリテストモードＲＡＭＴＥＳＴの場合には、信号ＳＭ、ＣＭＰおよびＴＭ１が“１”に設定され、判定セット信号ＡＮＤＳＩが“０”に設定される。このとき、また期待値信号ＥＸＰが、書込データに対応する期待値ビットｅｘｐに設定される。
【００５９】
この場合、テスト制御回路３からスキャンフリップフロップ回路５ａ−５ｄに与えられる制御信号においては、テストモードシフトイン信号ＴＭＳＩが“１”に設定され、テストモードフィードバック信号ＴＭＦＢが“０”に設定される。第１の比較制御信号ＣＭＰ０Ｌが、期待値ビットｅｘｐと同じ論理レベルに設定され、一方、第２の比較制御信号ＣＭＰ１Ｌは、この期待値ビットｅｘｐと相補なビットｚｅｘｐに設定される。
【００６０】
このメモリテストモードＲＡＭＴＥＳＴ時のスキャンフリップフロップ回路５の比較回路１５の動作を真理値表の形態で図４に示す。以下、さらに図４を参照して、このメモリテストモードＲＡＭＴＥＳＴにおける図２に示す比較回路１５の判定動作について説明する。
【００６１】
メモリ回路１から読出された４ビットデータＤ［３：０］において、全ビットが“１”のときには、ＡＮＤゲート２２の出力信号ｄ１が“１”となり、それ以外においてはＡＮＤゲート２２の出力信号ｄ１は“０”となる。データＤ［３：０］の全ビットが“０”のときには、ＮＯＲゲート２１の出力信号ｄ０が“１”となり、それ以外においては、ＮＯＲゲート２１の出力信号ｄ０が“０”となる。
【００６２】
期待値ビットｅｘｐが“１”のときには、第１の比較制御信号ＣＭＰ０Ｌが“１”、第２の比較制御信号ＣＭＰ１Ｌが“０”となる。したがって、この場合には、ＡＮＤゲート２２の出力信号ｄ１に従ってＡＮＤゲート２５の出力信号の論理レベルが決定される。従って、データＤ「３：０」が全て期待値と同じ“１”のときにのみ、比較回路１５の出力信号は“０”となる。従って、全ビットが反転し、ＮＯＲゲート２１の出力信号ｄ０が“１”となっても、この比較制御信号ＣＭＰ０ＬおよびＣＭＰ１Ｌを期待値に応じてその論理レベルを設定することにより、その全ビット反転状態を正確に識別することが出来る。
【００６３】
期待値ビットｅｘｐが“０”のときには、比較制御信号ＣＭＰ０Ｌが“０”に設定され、比較制御信号ＣＭＰ１Ｌが“１”に設定される。従って、ＯＲゲート２４の出力信号が“１”に設定され、比較回路１５の出力信号は、ＮＯＲゲート２１の出力信号Ｄ０により決定される。データＤ「３：０」の全ビットが、“０”のときには、“１”が比較回路１５から出力され、それ以外のときには、比較回路１５から”０”が出力される。この場合においても、データＤ［３：０］の全ビットが反転し、ＡＮＤゲート２２の出力信号ｄ１が“１”となっても、ＡＮＤゲート２５の出力信号は、比較制御信号ＣＭＰ０ＬおよびＣＭＰ１Ｌにより、ＮＯＲゲーと２１の出力信号ｄ０により決定されるため、全ビット反転状態を正確に識別することが出来る。
【００６４】
テストモードフィードバック信号ＴＭＦＢが“０”であり、テストモードシフトイン信号ＴＭＳＩが“１”である。このメモリテストモードＲＡＭＴＥＳＴにおいては、予めシフトモードＳＨＩＦＴにより、フリップフロップ２０には、“１”が設定される。この状態で、比較回路１５の出力信号が“１”であれば、ＡＮＤゲート１９の出力信号は“１”であり、フリップフロップ２０には、“１”が保持される。
【００６５】
したがって、与えられたデータＤ［３：０］の全ビットの論理レベルが、期待値ビットと一致している場合には、フリップフロップ２０においては、“１”が保持される。一方、データＤ［３：０］のビットに１ビットでも期待値ビットと異なるビットが存在する場合には、ＡＮＤゲート２５の出力信号は“０”となり、フリップフロップ２０に“０”が格納される。
【００６６】
上述の様に、期待値ビットｅｘｐが“１”および“０”いずれの場合であっても、不良ビットの存在時においては、比較回路１５の出力信号が“０”となり、ＡＮＤゲート１９を介して、フリップフロップ２０には、“０”が保持される。したがって、このフリップフロップ２０の保持データの論理レベルを見ることにより、メモリ回路１から読出されたデータＤＯ［４ｉ＋３：４ｉ］（ｉ＝０−３）全体についての良／不良を判定することができる。
【００６７】
この不良判定時においては、各アドレス毎に判定結果をシフトアウトしてもよく、また、全アドレスについてデータを読み出し、その後に判定結果をシフトアウトしてもよい。
【００６８】
セットモード：
フリップフロップ２０に“１”をセットするセットモードＳＥＴ１においては、シフトモード信号ＳＭ、期待値信号ＥＸＰおよび判定セット信号ＡＮＤＳＩがともに“１”に設定され、比較値信号ＣＭＰおよびテストモード信号ＴＭ１は“０”に設定される。この状態において、図２に示すスキャンフリップフロップ回路５においては、テストモードシフトイン信号ＴＭＳＩ、テストモードフィードバック信号ＴＭＦＢ、比較制御信号ＣＭＰ０ＬおよびＣＭＰ１Ｌがすべて“１”に設定される。したがって、ＯＲ回路１６、１７、２３および２４の出力信号がすべて“１”となり、応じてＡＮＤゲート１９の出力信号“１”となる。したがって、タイミング信号Ｔ２を与えることにより、フリップフロップ２０には、“１”が格納される。
【００６９】
このセットモードＳＥＴ１を利用することにより、メモリテストモードＲＡＭＴＥＳＴにおいて、図１に示すスキャンフリップフロップ回路５ａ−５ｄのフリップフロップ２０すべてに、同時に“１”をセットすることができ、初期設定のためのサイクルを短縮することが出来る。不良ビット存在時に、対応のフリップフロップをリセットすることにより、不良ビットの存在を検出することができる。
【００７０】
このテスト回路２においては、メモリ回路１のテストを行なう前に、セットモードＳＥＴ１により、すべてのフリップフロップ２０に“１”をセットする。次いで、メモリテストモードＲＡＭＴＥＳＴに従って、期待値ビットｅｘｐを設定し、メモリ回路１からのデータとの比較を行ない、その比較結果に応じてフリップフロップ２０を、不良ビット存在時にリセットする。このデータを、図１に示すテスト回路２のスキャンフリップフロップ回路５ａ−５ｄを介して順次読出し、メモリ回路１からの１６ビットの出力データＤ０［１５：０］において４ビット単位で不良ビットの存在の有無を判定する。
【００７１】
この判定動作時においては、メモリ回路１の１アドレスについて判定結果を読出したのち、セットモードＳＥＴ１に従ってフリップフロップ２０に“１”を再度格納した後、メモリテストモードＲＡＭＴＥＳＴに従ってメモリ回路から次のアドレスのデータを読出してもよく、セットモードＳＥＴ１による初期設定後、期待値との照合を全アドレスについて順次行ない、各判定結果をフリップフロップ２０に格納し、全アドレスに対する判定動作完了後にフリップフロップ２０の格納されたデータをシフトモードＳＨＩＦＴを利用して読出ても良い。
【００７２】
通常動作モード時においては、メモリ回路１の出力データＤＯ［１５：０］は、出力データＱ［１５：０］として、図示しないロジック回路等へ伝達される。
【００７３】
この図２に示すスキャンフリップフロップ回路５においては、４ビットデータについて期待値との一致／不一致を判定し、その判定結果を順次転送している。期待値との一致検出に用いられる２入力ＥＸＯＲ回路のレイアウト面積は、４入力ＮＯＲゲート２１および４入力ＡＮＤゲート２２の合計面積とほぼ同程度である。したがって、メモリ回路１の出力データビットＤＯ［ｊ］それぞれに対して、比較回路１５を設ける構成に比べて、スキャンフリップフロップ回路５（５ａ−５ｄ）の占有面積を大幅に低減することができる。
【００７４】
この図２に示す構成の場合、メモリ回路１の出力ビットそれぞれに判定回路を設ける構成に比べてテスト回路の占有面積を、実質的に１／４以下に低減することができる。この場合、スキャンフリップフロップ回路５へ与えられるデータビット数が８ビットとすると、８ビットデータについての判定結果を１ビット信号に縮退してフリップフロップに格納する場合には、より面積を低減することができる。
【００７５】
図５は、図１に示すテスト制御回路３の構成の一例を示す図である。図５において、テスト制御回路３は、テストモード信号ＴＭ１を受けてテストモードフィードバック信号ＴＭＦＢを生成するインバータ３１と、テストモード信号ＴＭ１とシフトモード信号ＳＭと判定セット信号ＡＮＤＳＩと比較活性化信号ＣＭＰとを受ける３入力ＡＮＤゲート３３と、テストモード信号ＴＭ１と比較活性化信号ＣＭＰと期待値信号ＥＸＰとを受ける３入力ＮＯＲゲート３２と、ＮＯＲゲート３２およびＡＮＤゲーと３３の出力信号とシフトモード信号ＳＭとを受けて、テストモードシフトイン信号ＴＭＳＩを生成する複合ゲート３４とを含む。
【００７６】
複合ゲート３４は、等価的に、ＮＯＲゲート３２およびＡＮＤゲート３３の出力信号を受けるＯＲゲートと、このＯＲゲートの出力信号とシフトモード信号ＳＭとを受けてテストモードシフトイン信号ＴＭＳＩを生成するＮＡＮＤゲートを含む。
【００７７】
テスト制御回路３は、期待値信号ＥＸＰト比較活性化信号ＣＭＰとを受けて、第１の比較制御信号ＣＭＰ０Ｌを生成するゲート回路３５と、期待値信号ＥＸＰと比較活性化信号ＣＭＰとを受けるＮＡＮＤゲート３５と、期待値信号ＥＸＰと比較活性化信号ＣＭＰとを受けるＮＡＮＤゲート３６と、シフトモード信号ＳＭと期待値信号ＥＸＰと比較活性化信号ＣＭＰとを受ける３入力ＯＲゲート３７と、ＮＡＮＤゲート３６の出力信号とＯＲゲート３７の出力信号とを受けて第２の比較制御信号ＣＭＰ１Ｌを生成するＡＮＤゲート３８を含む。
【００７８】
ゲート回路３５は、比較活性化信号ＣＭＰが“０”であるかまたは、期待値信号ＥＸＰが“１”のときに、第１の比較制御信号ＣＭＰ０Ｌを“１”に設定し、それ以外のとき、すなわち、比較活性化信号ＣＭＰが“１”でありかつ期待値信号ＥＸＰが“０”のときには、第１の比較制御信号ＣＭＰ０Ｌを“０”に設定する。
【００７９】
テストモードフィードバック信号ＴＭＦＢは、テストモード信号ＴＭ１を反転して生成される。したがって、図３に示すように、テストモードフィードバック信号ＴＭＦＢは、各モードにおいて、その論理レベルが、テストモード信号ＴＭ１の論理レベルを反転した論理レベルとなる。
【００８０】
テストモードシフトイン信号ＴＭＳＩは、シフトモード信号ＳＭが“０”のときには、“１”に設定される。シフトモード信号ＳＭが“１”に設定されるとテストモードの各動作モードに応じて設定される信号の状態に応じて、テストモードシフトイン信号ＴＭＳＩの状態が設定される。判定セット信号ＡＮＤＳＩが“０”のときには、ＡＮＤゲート３３の出力信号が“０”となる。この状態において、テストモード信号ＴＭ１、期待値信号ＥＸＰおよび比較活性化信号ＣＭＰが全て“０”のときには、ＮＯＲゲート３２の出力信号が“１”となり、応じて、複合ゲート３４からのテストモードシフトイン信号ＴＭＳＩが“０”となる。一方、期待値信号ＥＸＰ、比較活性化信号ＣＭＰおよびテストモード信号ＴＭ１のいずれかが、“１”であれば、ＮＯＲゲート３２の出力信号が“０”となり、テストモードシフト信号ＴＭＳＩが“１”となる。
【００８１】
セットモードＳＥＴの設定のために、判定セットモード信号ＡＮＤＳＩを“１”に設定すると、このときには、比較活性化信号ＣＭＰが“０”であり、また、期待値信号ＥＸＰが“１”に設定されるため、ＮＯＲゲート３２の出力信号が“０”に設定され、応じて、複合ゲート３４からのテストモードシフトインターフェイス回路信号ＴＭＳＩが“１”となる。
【００８２】
第１の比較制御信号ＣＭＰ０Ｌは、比較活性化信号ＣＭＰが“０”のときには、ゲート回路３５により“１”に設定される。メモリテストモードＲＡＭＴＥＳＴにおいて、比較活性化信号ＣＭＰが“１”に設定されると、このゲート回路３５がバッファ回路として動作し、第１の比較制御信号ＣＭＰ０Ｌは、期待値信号ＥＸＰの論理レベルと同じ論理レベルに設定される。
【００８３】
第２の比較制御信号ＣＭＰ１Ｌについては、テストモード時には、シフトモード信号ＳＭに従って、ＯＲゲート３７の出力信号が“１”に設定され、応じて、ＡＮＤゲート３８がバッファ回路として動作する。メモリテストモード時においては比較活性化信号ＣＭＰが“１”に設定され、ＮＡＮＤゲート３６がインバータとして動作する。従って、このメモリテストモードＲＡＭＴＥＳＴにおいては、第２の比較制御信号ＣＭＰ１Ｌは、期待値データＥＸＰの論理レベルを反転した論理レベルを有する。比較活性化信号ＣＭＰが“０”のときには、ＮＡＮＤゲート３６の出力信号が“１”となり、ＡＮＤゲート３８はテストモード時においてはバッファ回路として動作しているため、第２の比較制御信号ＣＭＰ１Ｌが、“１”となる。
【００８４】
この図５に示すテスト制御回路３を利用することにより、図３に示す真理値を実現するように、動作制御信号を生成することができる。
【００８５】
以上のように、この発明の実施の形態１に従えば、複数の出力ビットに対し、複数ビットデータについて期待値データとの一致／不一致を検出する回路を設け、この判定結果をスキャンパスを構成するフリップフロップに格納しており、テスト回路の占有面積を低減することができる。
【００８６】
なお、図１に示すテスト回路２の構成の場合、期待値信号ＥＸＰは、１ビットであり、１６ビットデータＤＯ［１５：０］に対し共通の期待値データビットが与えられる。したがって、全ビットに同一論理レベルのデータが書込まれるテストに対応することができる。規模の小さいメモリ回路（ＲＡＭ）に限定した場合、必ずしも、データ出力ビットごとに任意の期待値を与える必要はなく、正確にデータの書込／読出が行なわれているかが判定されればよい。したがって、このような規模の小さなメモリ回路に対しては、十分に、実施の形態１のテスト回路を利用することができる。
【００８７】
また、４ビットデータについての良／不良の判定結果を１ビットの信号に縮退しており、この４ビットデータのうちにおいて不良ビットを特定することはできないものの、規模の小さな面積の小さいメモリ回路および歩留まりの高いプロセスで形成されるメモリ回路に限定した場合、不良発生の確率も小さく、特に不良ビットの位置を特定して不良解析を行なう必要がなく、十分に、実施の形態１のテスト回路を用いてメモリ回路のテストを行なうことができる。
【００８８】
また、上述の構成においては、４ビットごとにスキャンフリップフロップ回路を配置している。しかしながら、８ビット単位またはそれ以上のデータビット単位でスキャンフリップフロップ回路が配置されてもよい。
【００８９】
［実施の形態２］
図６は、この発明の実施の形態２に従う半導体集積回路装置の要部の構成を概略的に示す図である。この図６に示す構成においては、テスト回路２に含まれるスキャンフリップフロップ回路４５ａ−４５ｄには、それぞれ、メモリ回路１の偶数ビットおよび奇数ビットがグループ化されて与えられる。すなわち、スキャンフリップフロップ回路４５ａは、メモリ回路１の出力する偶数ビットＤＯ［０］、Ｄ０［２］、ＤＯ［４］およびＤＯ［６］を受ける。スキャンフリップフロップ回路４５ｂは、奇数ビットメモリ回路１の出力する奇数ビットＤＯ［１］、Ｄ０［３］、ＤＯ［５］およびＤＯ［７］を受ける。
【００９０】
スキャンフリップフロップ回路４５ｃは、メモリ回路１の出力する偶数ビットＤＯ［８］、Ｄ０［１０］、ＤＯ［１２］およびＤＯ［１４］を受ける。スキャンフリップフロップ回路４５ｄは、メモリ回路１の出力する奇数ビットＤＯ［９］、Ｄ０［１１］、ＤＯ［１３］およびＤＯ［１５］を受ける。
【００９１】
これらの偶数ビットおよび奇数ビットに対して異なる論理レベルの期待値データを生成するために、テスト制御回路４０に対して２つの期待値信号ＥＸＰＡおよびＥＸＰＢが与えられる。テスト制御回路４０は、期待値信号ＥＸＰＡに従って比較制御信号ＣＭＰ１ＬＡおよびＣＭＰ０ＬＡを生成し、または期待値信号ＥＸＰＢに基づいて比較制御信号ＣＭＰ０ＬＢおよびＣＭＰ１ＬＢを生成する。
【００９２】
比較制御信号ＣＭＰ０ＬＡおよびＣＭＰ１ＬＡが、偶数ビットデータを受けるスキャンフリップフロップ回路４５ａおよび４５ｃに与えられ、比較制御信号ＣＭＰ０ＬＢおよびＣＭＰ１ＬＢが、奇数ビットデータを受けるスキャンフリップフロップ回路４５ｂおよび４５ｄに与えられる。
【００９３】
スキャンフリップフロップ回路４５ａ−４５ｄの構成は、図２に示すスキャンフリップフロップ回路５の構成と同じである。連続して隣接する４ビットデータでなく、１ビット間を置いたデータビットが各スキャンフリップフロップ回路へ与えられる。
【００９４】
テストデータとして、“１０”パターンおよび“０１”パターンを順次書込むことができる。したがって、メモリ回路１における隣接ビット（ビット線または内部データ線）間の短絡およびメモリ回路１の外部データ線における隣接ビット間の短絡を検出することができる。
【００９５】
偶数ビットおよび奇数ビットに異なる論理レベルのテストデータを書込んだ場合、出力データにおいて短絡を生じた隣接ビットの論理レベルが同じとなり、一方のビットが期待値と異なる論理レベルのデータビットとなる。
【００９６】
スキャンフリップフロップ回路４５ａ−４５ｄにおいては、それぞれ、４ビットの奇数データまたは４ビット偶数データと対応の期待値との一致／不一致を識別する。したがって、隣接ビット間において短絡が生じている場合、この短絡により論理レベルが変化したデータビットを受けるスキャンフリップフロップ回路において不良ビットの存在が識別される。これにより、隣接ビット間の短絡の存在を検出することができる。
【００９７】
また、このメモリ回路１の出力データＱ［１５：０］を転送するバス（メモリバス）の物理配置が、メモリ回路１の内部データ線の配置またはメモリセルの配置に対応している場合には、メモリ回路１内における隣接ビット間の短絡を検出することができる。
【００９８】
図７は、図６に示すテスト制御回路４０の構成の一例を示す図である。この図７に示すテスト制御回路４０においては、図５に示すテスト制御回路３の構成に加えて、２つの期待値データＥＸＰＡおよびＥＸＰＢに従って比較制御信号を生成するために、期待値データＥＸＰＡおよびＥＸＰＢそれぞれに対応して、第１および第２の比較制御信号を生成する回路の組が配置される。テストモードシフトイン信号ＴＭＳＩおよびテストモードフィードバック信号ＴＭＦＢを生成する回路部分の構成は、図５に示すテスト制御回路３の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９９】
図７に示すテスト制御回路４０において、比較制御信号ＣＭＰ０ＬＡとＣＭＰ１ＬＢの組および比較制御信号ＣＭＰ０ＬＢとＣＭＰ１ＬＡの組をそれぞれ生成する回路部分の構成は、図２に示すテスト制御回路３の比較制御信号ＣＭＰ０ＬおよびＣＭＰ１Ｌを生成する部分の構成と同じであり、対応する部分には、末尾の添字ａおよびｂを除いて同一参照番号を付す。この図７に示す参照番号の末尾に付されるａおよびｂは、それぞれ、比較制御信号ＣＭＰ０ＬＡとＣＭＰ１ＬＡの組および比較制御信号ＣＭＰ０ＬＢとＣＭＰ１ＬＢの組を識別する。
【０１００】
したがって、図２に示すテスト制御回路の構成と同様、メモリテストモード時、比較活性化信号ＣＭＰを“１”に設定することにより、期待値データＥＸＰＡから、比較制御信号ＣＭＰ０ＬＡおよびＣＭＰ１ＬＡが生成され、期待値データＥＸＰＢから、比較制御信号ＣＭＰ０ＬＢおよびＣＭＰ１ＬＢが生成される。これらの期待値データＥＸＰＡおよびＥＸＰＢの論理レベルを個々に設定することにより、チェッカボードパターンなどの“１０”または“０１”のテストパターンを用いてメモリ回路１のテストを行なうことができる。
【０１０１】
以上のように、この発明の実施の形態２に従えば、メモリ回路の出力データにおいて隣接データビットを異なるスキャンフリップフロップ回路に与え、各スキャンフリップフロップ回路において、期待値と対応のデータビットとの一致／不一致の判定を行なっている。したがって、実施の形態１のテスト回路の効果に加えて、隣接データビット間の短絡を検出することができ、製品の信頼性を改善することができる。
【０１０２】
［実施の形態３］
図８は、この発明の実施の形態３に従うスキャンフリップフロップ回路の構成を示す図である。この図８に示すスキャンフリップフロップ回路５０は、図２に示すスキャンフリップフロップ回路５の構成に加えて、さらに、データ入力端子Ｄ［３：０］それぞれに対応して配置されるセレクタ５２ａ−５２ｂを含む。これらのセレクタ５２ａ−５２ｄは、それぞれ、データ入力端子Ｄ［３：０］に与えられるデータビットＤ［０］−Ｄ［３］とスキャンフリップフロップ回路５に含まれるフリップフロップ２０の出力信号の一方を、テストモード指定信号ＴＦＦに従って選択する。これらのセレクタ５２ａ−５２ｄの出力データビットＱ［０］−Ｑ［３］は、同一半導体チップ上に形成される図示しないロジックへ転送される。
【０１０３】
スキャンフリップフロップ回路５０は、その構成は、図２に示すスキャンフリップフロップ回路の構成と同じであり、対応する部分には同一参照番号を付す。すなわち、このスキャンフリップフロップ回路５０においては、データ入力端子Ｄ［３：０］に与えられるデータビットＤ［０］−Ｄ［３］俄然ビット論理レベルが一致しているかの判定を行ない、さらに一致している場合には、これらの一致している論理レベルと期待値データとの一致／不一致を判定し、その判定結果をフリップフロップ２０に格納する。
【０１０４】
セレクタ５２ａ−５２ｄを、テストモード指示信号ＴＦＦに従ってフリップフロップ２０の出力信号を選択する状態に設定することにより、テスト回路のスキャンフリップフロップ回路５０を介してシリアルに転送されるデータをロジックへ転送することができ、このロジックのスキャンテストを行なうことができる。
【０１０５】
データ入力端子Ｄ［３：０］に与えられるデータビットＤ［０］−Ｄ［３］は、メモリ回路の出力データの隣接する４ビットであってもよく、また出力データの奇数ビットの組または出力データの偶数ビットの組であってもよい。
【０１０６】
図９は、この発明の実施の形態３に従う半導体集積回路装置の構成を概略的に示す図である。図９において、テスト回路２は、それぞれ偶数ビットおよび奇数ビットの組に対応して配置されるスキャンフリップフロップ回路５０ａ−５０ｄを含む。これらのスキャンフリップフロップ回路５０ａ−５０ｄは、それぞれ、図８に示すスキャンフリップフロップ回路５０と同じ構成を備える。これらのスキャンフリップフロップ回路５０ａ−５０ｄへは、テスト制御回路４０からの信号信号が与えられる。
【０１０７】
スキャンフリップフロップ回路５０ａは、メモリ回路１の偶数の出力データビットＤＯ［０］、ＤＯ［２］、ＤＯ［４］、およびＤＯ［６］を受け、シフトアウトビットＳＯ［０］を出力しかつ内部のセレクタを介してデータビットＱ［０］、Ｑ［２］、Ｑ［４］およびＱ［６］を出力する。
【０１０８】
スキャンフリップフロップ回路５０ｂは、メモリ回路１の奇数の出力データビットＤＯ［１］、ＤＯ［３］、ＤＯ［５］、およびＤＯ［７］を受け、シフトアウトビットＳＯ［１］を出力しかつロジックに対するデータビットＱ［１］、Ｑ［３］、Ｑ［５］およびＱ［７］を出力する。
【０１０９】
スキャンフリップフロップ回路５０ｃは、メモリ回路１の偶数出力データビットＤＯ［８］、ＤＯ［１０］、ＤＯ［１２］、およびＤＯ［１４］を受け、シフトアウトビットＳＯ［２］およびデータビットＱ［８］、Ｑ［１０］、Ｑ［１２］およびＱ［１４］を出力する。
【０１１０】
スキャンフリップフロップ回路５０ｄは、メモリ回路１からの奇数出力データビットＤＯ［９］、ＤＯ［１１］、ＤＯ［１３］、およびＤＯ［１５］を受け、シフトアウトビットＳＯ［３］とロジックに対するデータビットＱ［９］、Ｑ［１１］、Ｑ［１３］およびＱ［５］を出力する。
【０１１１】
したがって、これらのスキャンフリップフロップ回路５０ａ−５０ｄに、シフトモードを設定して、シフトインデータＳＩＤＯを順次設定することにより、４ビット単位で、データをロジックに供給して、ロジックをテストすることができる。
【０１１２】
図１０は、この発明の実施の形態３に従う半導体集積回路装置の全体の構成の一例を概略的に示す図である。図１０において、この半導体集積回路装置は、メモリ回路（ＲＡＭ）１に格納されるデータに処理を行なうロジック６０を含む。このロジック６０を取囲むように、シリアルスキャン回路７０が配置される。出力テスト回路２の入力前段に、メモリ回路（ＲＡＭ）１のテストを行なうために同一集積回路装置（チップ）に配置されるＲＡＭＢＩＳＴ（ＢＵＩＬＴ−ＩＮ  ＳＥＬＦ  ＴＥＳＴ）からのデータとシリアルスキャン回路７０の転送データの一方を選択するセレクタ（ＭＵＸ）７２が配置される。出力テスト回路２の出力データＳＯＤＯは、ＲＡＭＢＩＳＴに転送される。従って、メモリ回路（ＲＡＭ）１のテスト時においては、出力テスト回路２に対してＲＡＭＢＩＳＴからの期待値データが与えられる。また、制御回路４０に対しても、同様、ＲＡＭＢＩＳＴにより各制御信号が与えられる。
【０１１３】
このシリアルスキャン回路７０は、ロジック６０のテスト時においては、セレクタ７２により、出力テスト回路２とシリアルにデータを転送するシリアルスキャンパスを構成するように配置される。しかしながら、出力テスト回路２とシリアルスキャンパス回路７０は、別のスキャンパスを構成するように配置されてもよい。
【０１１４】
このシリアルスキャン回路７０におけるデータ転送／取込／保持動作を制御するために、外部からのテスト制御信号ＴＥＸに従って必要な制御信号を生成する主テスト制御回路７５が設けられる。
【０１１５】
シリアルスキャン回路７０は、出力テスト回路２に含まれるスキャンフリップフロップ回路とシリアルにデータを転送するシリアルスキャンパスを構成する。このロジック６０に対して、出力テスト回路２を介してデータＱ［１５：０］が与えられる。シリアルスキャン回路７０は、たとえだ、標準化されたバウンダリスキャンレジスタ（ＢＳＲ）で構成され、各データ入出力端子に対するスキャンレジスタが配置される構成であってもよい。またこれに代えて、フリップフロップがロジック６０の入出力ノードに対応して配置される構成であってもよい。バウンダリスキャンレジスタを利用する場合、主テスト制御回路７５は、通常ＴＡＰ（テストアクセスポート）で構成され、外部からのテスト制御信号ＴＸに含まれるコマンドに従ってテスト動作に必要な制御信号を生成して、シリアルスキャン回路７０の動作を制御する。このシリアルスキャン回路７０および出力テスト回路２を介してシフトインデータＳＩおよびシフトアウトデータＳＯが入出力される。
【０１１６】
したがって、この図１０に示すように、出力テスト回路２のフリップフロップ（２０）をシリアルスキャン回路７０と共にシリアルにデータを転送するシリアルスキャンパスを構成することにより、ロジック６０の内部ノードまたは入出力ノードをシリアルにスキャンして、その内部状態を設定して、ロジック６０を動作させて、その結果を外部でロジック６０の状態を観察することができる。この場合、テスト回路２に含まれるスキャンフリップフロップ回路をロジック６０に対するシリアルスキャンパスと共用しており、シリアルスキャン回路７０の構成要素数を低減することができる。
【０１１７】
また、この図１０に示す半導体集積回路装置の構成において、ロジック６０に対してシリアルスキャン回路７０が配置されず、ロジック６０の入出力端子が、外部からすべてアクセス可能な構成であってもよい。この場合においては、ロジック６０に対するメモリ回路１からの出力データを、出力テスト回路２においてシリアルスキャンモードで設定して、ロジック６０が正常に動作するかを識別する。
【０１１８】
なお、メモリ回路１に対する入力データは、シリアルスキャンパスを介して設定されてもよく、また、特許文献２に示されるように、専用のテストポートに対応して配置されるテストインターフェイス回路を用いて、テスト入力データが設定されてもよい。
【０１１９】
以上のように、この発明の実施の形態３に従えば、スキャンフリップフロップ回路においてセレクタを設け、メモリ回路からの対応データビットおよびフリップフロップの出力データの一方を選択してロジックに転送するように構成しており、スキャンフリップフロップ回路にロジックの処理データをシリアルスキャン態様で設定して、ロジックをテストすることができる。
【０１２０】
なお、図９に示す構成においては、メモリ回路１の奇数ビットおよび偶数ビットをグループ化して、それぞれ別々にスキャンフリップフロップ回路に与えている。しかしながら、これらのスキャンフリップフロップ回路５０ａ−５０ｂへは、隣接４ビットの出力データがそれぞれ与えられてもよい。
【０１２１】
［実施の形態４］
図１１は、この発明の実施の形態４に従う半導体集積回路装置の構成を概略的に示す図である。図１１においては、メモリ回路（ＲＡＭ）１に対し、入力テスト回路１００および出力テスト回路１１０が設けられる。入力テスト回路１００は、シリアル入力データＳＩＤＩをテストモード時シリアルに転送するフリップフロップを含み、メモリ回路１のテストデータ書込時、前段のロジックから与えられるデータに代えてシリアルに転送されて設定されたテストデータをメモリ回路１に書込む。この入力テスト回路および出力テスト回路１１０は、シリアルにデータを転送するシリアルスキャンパスを構成する。
【０１２２】
出力テスト回路１１０は、ロジックのテストモード時、入力テスト回路１００がメモリ回路１へ与えられる入力データＤＩを選択してロジックへ与える。したがって、次段のロジックは、入力テスト回路１００に設定されたテストデータに従って所定の処理動作を行なうため、このメモリ回路１に対する入力データＤＩをさまざまなパターンに変更して、ロジックをスキャンモードでテストすることができる。
【０１２３】
図１２は、図１１に示す入力テスト回路１００に含まれる１ビットのスキャン回路の構成を概略的に示す図である。図１２において、入力フリップフロップ回路は、テストデータを格納するレジスタ１１１と、レジスタ１１１の出力データとロジックからの入力データビットＤＩＮ［ｉ］の一方を選択してメモリ回路への書込データビットＤＩ［ｉ］を生成するセレクタ１１２を含む。
【０１２４】
レジスタ１１１は、テストモードシフトイン信号ＴＭＳＩおよびテストモードフィードバック信号ＴＭＦＢに従ってシリアルな転送およびデータ保持（入力データビットＤｉｎ［ｉ］の取りこみ保持）を行なう。このレジスタ回路１１１は、図２に示すスキャンフリップフロップ回路５の構成において、ＯＲゲート１６、および１７とＡＮＤゲート１８とこのＡＮＤゲート１８の出力信号を受けるフリップフロップ２０とで構成される。この入力フリップフロップ回路は、メモリ回路１の各入力データビットに対応して配置される。したがって、ロジックのテスト動作モード時、入力データＤＩ［１５：０］をさまざまなパターンに設定して、ロジックのテストを行なうことができる。
【０１２５】
図１３は、この発明の実施の形態４に従う出力テスト回路１１０に含まれるスキャンフリップフロップ回路１２０の構成を示す図である。この図１３に示すスキャンフリップフロップ回路１２０においては、図２に示すスキャンフリップフロップ回路５の構成に加えて、さらに、選択信号ＴＦＦに従って４ビットの入力データＤＩ［３：０］と４ビットのメモリ回路１からの出力データＤ［３：０］の一方を選択して４ビットの対応の出力データＱ［３：０］を生成するセレクタ１２５が設けられる。このセレクタ１２５の出力データＱ［３：０］が、図示しない次段のロジックへ与えられる。
【０１２６】
図２に示すスキャンフリップフロップ回路５においては、４ビットの出力データＤ［３：０］と期待値データとの一致／不一致を判定し、該判定結果を示す信号を出力する比較回路１５と、比較回路１５の出力信号またはシリアルにシフトインされたデータの一方を格納するフリップフロップ２０が設けられる。一方、この図１３に示す選択機能付きスキャンフリップフロップ回路１２０の構成においては、通常動作モード時には、メモリ回路からのデータＤ［３：０］がセレクタ１２５より選択されて出力データＱ［３：０］としてロジックへ与えられる。メモリ回路のテスト動作時においては、この比較回路１５の判定結果が出力テスト回路１１０のフリップフロップ２０を介して順次転送される。
【０１２７】
ロジックをスキャンモードでテストする場合には、セレクタ１２５が、メモリ回路１に対する入力データＤＩ［３：０］を選択する。これらの入力データＤＩ［３：０］のビットパターンは種々に設定することができ、ロジックをさまざまなテストパターンでテストすることができ、ロジックの故障検出率を改善することができる。
【０１２８】
図１４は、この発明の実施の形態４に従う半導体集積回路装置の主要部の構成をより具体的に示す図である。入力テスト回路１００は、４ビットデータそれぞれに対応して設けられる入力スキャンフリップフロップ回路１５０ａ−１５０ｄを含む。これらの入力スキャンフリップフロップ回路１５０ａ−１５０ｄは、それぞれ図１２に示すフリップフロップ回路を、各入力データビットに対応して有する。入力スキャンフリップフロップ回路１５０ａは、偶数入力データビットＤＩ［０］、ＤＩ［２］、ＤＩ［４］、ＤＩ［６］を生成する。入力スキャンフリップフロップ回路１５０ｂは、奇数入力データビットＤＩ［１］、ＤＩ［３］、ＤＩ［５］およびＤＩ［７］を生成する。入力スキャンフリップフロップ回路１５０ｃは、偶数入力データビットＤＩ［８］、ＤＩ［１０］、ＤＩ［１２］およびＤＩ［１４］を生成する。入力スキャンフリップフロップ回路１５０ｄは、奇数入力データビットＤＩ［９］、ＤＩ［１１］、ＤＩ［１３］およびＤＩ［１５］を生成する。
【０１２９】
出力テスト回路１１０は、４ビットの入力データおよび４ビットの出力データに対応して配置される出力スキャンフリップフロップ回路１２０ａ−１２０ｄを含む。出力スキャンフリップフロップ回路１２０ａ−１２０ｄは、それぞれ、図１３に示す出力スキャンフリップ回路１２０と同様の構成を備え、対応するビット１の入力データＤＩ［ｉ］および出力データビットＤＯ［ｉ］に基づいて出力データビットＱ［ｉ］を生成する。たとえば、出力データビットＱ［０］、Ｑ［２］、Ｑ［４］およびＱ［６］は、出力スキャンフリップフロップ回路１２０ａにより、データ入力ビットＤＩ［０］、ＤＩ［２］、ＤＩ［４］およびＤＩ［６］と出力データビットＤＯ［０］およびＤＯ［２］、ＤＯ［４］およびＤＯ［６］とに基づいて生成される。
【０１３０】
テストモード時においては、メモリ回路１に対する４ビットの奇数入力データに基づいて次段のロジックに対する４ビットの奇数データが生成され、またメモリ回路１に対する４ビットの偶数入力データに基づいて、次段ロジックに対する４ビットの偶数データが生成される。
【０１３１】
テスト制御回路４０は、図７に示すテスト制御回路と同一の構成を備え、期待値信号ＥＸＰＡおよびＥＸＰＢに基づいて奇数データビットおよび偶数データビットそれぞれに対する期待値信号（比較制御信号）を生成する。
【０１３２】
したがって、出力スキャンフリップフロップ回路１２０ａ−１２０ｄにおいて、スキャンフリップフロップ回路５のフリップフロップ２０に、テスト判定結果が格納される場合においても、セレクタ１２５により、データ入力端子ＤＩ［３：０］に与えられるデータビットを選択してロジックへ与えることにより、この入力スキャンフリップフロップ回路１５０ａ−１５０ｄにおいてシフト動作により、設定されたデータをロジックへ与え、ロジックをスキャンモードで動作させることができる。
【０１３３】
図１５は、この発明の実施の形態４におけるロジックのテスト動作時のデータの流れを示す図である。この図１５に示す構成においては、メモリ回路（ＲＡＭ）１の入力に対して、テスト回路１００が前段ロジック１９０に対するスキャンパスを構成する。テスト時においては、入力側のスキャンパス回路１００においてデータをシリアルに設定して前段のロジック１９０および次段のロジック１９２を動作させる。この入力側のテスト回路１００に設定されたデータが、メモリ回路の出力側のキャンパスを構成するテスト回路１１０をバイパスして次段ロジック１９２へ転送される。テスト動作完了後に、前段のロジック１９０の出力データをテスト回路１００内の入力フリップフロップ（ＦＦ）に取りこんだ後、外部へ転送する。次段ロジック１９２については、対応して配置されるスキャンパスを介してその出力データが外部へ転送される。この場合、テスト回路１００のシリアル転送経路と次段ロジック１９２に対するシリアルスキャンパスとは別系統であってもよく同一系統であってもよい。
【０１３４】
図１６は、この発明の実施の形態４におけるロジックのテスト時のデータの他の流れを示す図である。この図１６に示す構成においては、メモリ回路１の入力段においては、メモリテストデータを設定するためのスキャンパス回路は配置されない。メモリ回路のテスト時においては、専用のテストインターフェイス回路を介してメモリテストデータが設定される。
【０１３５】
この構成の場合には、ロジックのテスト時には、前段のロジック１９０の出力データがメモリ回路出力側のテスト回路１１０の出力スキャンフリップフロップ回路（ＦＦ）を介して次段のロジックへ転送される。
【０１３６】
いずれの構成においても、ロジックのテストモード時においてはメモリ回路１はバイパスされてデータの転送が行なわれる。従って、実施の形態４のテスト回路１１０の配置は、図１５および図１６に示す構成のいずれにも対応することが出来る。
【０１３７】
以上のように、この発明の実施の形態４に従えば、ロジックのスキャンテストモード時、メモリ回路１に与えられるデータビットを防ぐテスト回路のスキャンフリップフロップ回路において選択して与えるように構成しており、正確に、タイミング信号Ｔに従って、ロジックを様々なデータパターンを用いてスキャンモードでテストすることができる。
【０１３８】
［実施の形態５］
図１７は、この発明の実施の形態５に従う半導体集積回路装置の構成を概略的に示す図である。この図１７に示す構成においては、半導体集積回路装置において、内蔵メモリ回路ブロックとして、３つのＲＡＭマクロ２１０、２２０および２３０が設けられる。ＲＡＭマクロ２１０は、１Ｋワード×１６ビット構成のメモリ回路（ＲＡＭ）２１２と、このメモリ回路２１２の出力データについてテストを行なう出力テスト回路２１４を含む。ＲＡＭマクロ２２０は、１Ｋワード×１６ビットの記憶容量を有するメモリ回路（ＲＭ）２２２と、このメモリ回路２２２の出力データビットについてテストを行なうテスト回路２２４を含む。これらのテスト回路２１４および２２４は、１６ビットの出力データそれぞれに対応して配置されるテスト機能付きスキャンフリップフロップ回路を有する。
【０１３９】
ＲＡＭマクロ２３０は、８ワード×１２８ビットの記憶容量を有するメモリ回路（ＲＭ）２３２と、このメモリ回路２３２の出力データビットを４ビット単位でテストする出力テスト回路２３４を含む。
【０１４０】
メモリ回路２１２および２２２は、１Ｋワード×１６ビットと記憶容量が大きく、また、ワード数が大きいため、不良が発生する確率が比較的高い。したがって、不良ビットの位置を特定して、不良解析を行なうことが要求される。したがって、これらのメモリ回路２１２および２２２においては、各ビット毎に期待値との一致／不一致を判定する機能を有するスキャンフリップフロップ回路を配置する。
【０１４１】
一方、メモリ回路２３２は、８ワード×１２８ビットの記憶容量であり、面積も小さく、また、ワード数が少ないため、特に、不良発生の確率が小さく、不良解析は要求されない。したがって、このメモリ回路２３２に対しては、本実施の形態１から４において示した出力テスト回路２３４を配置し、４ビットなどの複数ビット単位でテストを行なう。
【０１４２】
メモリテスト回路（ＲＡＭＢＩＳＴ：ＲＡＭビルトインセルフテスト回路）２００は、３２ビットのテストデータを伝達する。ＲＡＭマクロ２１０および２２０に対し、それぞれ１６ビットのデータが入出力され、一方、ＲＡＭマクロ２３０においては、メモリ回路２３２において３２ビットのテストデータが入出力される。これらのメモリ回路２１２，２２２および２３２を並行してテストする。
【０１４３】
ＲＡＭマクロ２３０においては、３２ビットデータが、入力側の図示しないテスト回路により１２８ビットのテストデータに拡張されてメモリ回路２３２に入力され、また出力側のテスト回路２３４においては、メモリ回路２３２からの１２８ビットの出力データが、４ビット単位で一致判定動作が行なわれ、３２ビットのテスト結果に縮退される。したがって、この場合、テスト回路２３４において出力されるのは、３２ビットのテスト判定結果データである。これらのメモリ回路２１２、２２２および２３０に対し同じテストアルゴリズムで同一テストパターンを用いてテストすることができる。
【０１４４】
出力テスト回路２１４および２２４の構成としては、前述の特許文献等において用いられている回路が利用されればよく、期待値データと対応の出力データビットとを一致／不一致を検出する２入力ＥＸＯＲ回路が、各出力データビットに対して図２に示す比較回路に代えて配置される。
【０１４５】
したがって、出力テスト回路の構成をメモリ回路の構成に応じて変更しても、同一のテストアルゴリズムおよびテストパターンを使用することができ、新たに出力テスト回路２３４のためにテストアルゴリズムを変更する必要がなく、テストに要する費用の増大を抑制することができる。
【０１４６】
なお、ＲＡＭマクロ２１０、２２０および２３４が個々に試験される場合、メモリテスト回路（ＲＭＢＩＳＴ）２００は、１６ビットのデータを転送する。この場合、ＲＡＭマクロ２３０のメモリ回路２３２のテスト時においては、３２ビットのデータを転送することが要求されるため、同一テストパターンの１６ビットデータを２回転送する。この場合でも、単にメモリ回路２３０のテスト時に、データのビット幅の拡張が行なわれるだけであり、データのパターンは同一であり、同一のテストアルゴリズムおよびテストパターンを使用することができる。テスト回路２３４において、８ビット単位で比較回路が設けられて８ビット単位で一致／不一致検出が行なわれる場合には、その入出力データビットも、１６ビットとなり、全く同一のテストアルゴリズムおよびテストパターンをこれらのＲＡＭマクロ２１０、２２０および２３０のテスト時に使用することができる。
【０１４７】
以上のように、この発明の実施の形態５に従えば、メモリの語構成に応じて出力テスト回路の構成を変更しており、複数ビット単位でテストする回路をワードのビット幅の広いメモリ回路に適用し、ワードのビット幅の少ないメモリ回路に対して各ビット毎にテストする出力テスト回路を配置することにより、同一テストアルゴリズムおよび同一テストパターンを用いてメモリ回路のテストを行なうことができる。
【０１４８】
【発明の効果】
以上のように、この発明に従えば、複数ビット単位でメモリ回路の出力データの不良判定を行ない、該判定結果を順次シリアルにフリップフロップを介して転送している。したがって、各出力データビット毎にシリアルスキャン用フリップフロップを配置する必要がなく、出力テスト回路の占有面積を低減することができる。また、シリアルスキャン用フリップフロップの数が低減されるため、テスト時の判定結果転送のシフト回数も低減され、テスト時間が短縮される。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う出力テスト回路の構成を概略的に示す図である。
【図２】図１に示す出力スキャンフリップフロップ回路の構成を示す図である。
【図３】図２に示す出力スキャンフリップフロップ回路の動作を真理値表の形態で示す図である。
【図４】図１に示す出力スキャンフリップフロップ回路の判定動作の論理を一覧にして示す図である。
【図５】図１に示すテスト制御回路の構成の一例を示す図である。
【図６】この発明の実施の形態２に従う出力テスト回路の構成を概略的に示す図である。
【図７】図６に示すテスト制御回路の構成の一例を示す図である。
【図８】この発明の実施の形態３に従う出力スキャンフリップフロップ回路の構成を概略的に示す図である。
【図９】この発明の実施の形態３に従う出力テスト回路の構成を概略的に示す図である。
【図１０】この発明の実施の形態３に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１１】この発明の実施の形態４に従うメモリ回路に対するテスト回路の配置を概略的に示す図である。
【図１２】図１１に示す入力テスト回路の１ビットのスキャンフリップフロップ回路の構成を概略的に示す図である。
【図１３】この発明の実施の形態４に従う出力スキャンフリップフロップ回路の構成を概略的に示す図である。
【図１４】この発明の実施の形態４におけるテスト回路の配置を概略的に示す図である。
【図１５】この発明の実施の形態４に従う半導体集積回路装置におけるロジックテスト時のデータの流れを概略的に示す図である。
【図１６】この発明の実施の形態４に従う半導体集積回路装置のロジックのテスト時の他のデータの流れを概略的に示す図である。
【図１７】この発明の実施の形態５に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【符号の説明】
１  メモリ回路、２  出力テスト回路、３  テスト制御回路、５，５ａ−５ｄ出力スキャンフリップフロップ回路、１５  比較回路、２０  フリップフロップ、４０  テスト制御回路、４５ａ−４５ｄ  出力スキャンフリップフロップ回路、５０，５０ａ−５０ｄ  出力スキャンフリップフロップ回路、１００  入力テスト回路、１２０，１２０ａ−１２０ｄ  出力スキャンフリップフロップ回路、１１０  出力テスト回路、１２５  セレクタ、１５０ａ−１５０ｄ  入力スキャンフリップフロップ回路、２００  メモリテスト回路、２１０，２２０，２３０  ＲＡＭマクロ、２１２，２２２，２３２  メモリ回路、２１４，２２４，２３４  出力テスト回路。
【図１】
2004334930.tif 000003
【図２】
2004334930.tif 000004
【図３】
2004334930.tif 000005
【図４】
2004334930.tif 000006
【図５】
2004334930.tif 000007
【図６】
2004334930.tif 000008
【図７】
2004334930.tif 000009
【図８】
2004334930.tif 000010
【図９】
2004334930.tif 000011
【図１０】
2004334930.tif 000012
【図１１】
2004334930.tif 000013
【図１２】
2004334930.tif 000014
【図１３】
2004334930.tif 000015
【図１４】
2004334930.tif 000016
【図１５】
2004334930.tif 000017
【図１６】
2004334930.tif 000018
【図１７】
2004334930.tif 000019