(57)【要約】【課題】使用されるシリコン領域を減少させると共に、低ノイズで良好な回路設計を行うためにＳＯＩ上にデキャップ・トレンチ・キャパシタ（ＤＴＣ）を組み込む。【解決手段】ＳＯＩのためのＤＴＣデバイスは、シリコン基板２１上に埋め込み酸化物層２２を備え、埋め込み酸化物層２２の上を覆ってシリコン層２３を備える。ＳＴＩは、シリコン層２３において埋め込み酸化物層２２まで延びる。第１のトレンチはＳＴＩに形成され、埋め込み酸化物層２２を突き抜けてシリコン基板２１の中へ延びる。第１のトレンチは、その壁に酸化物絶縁層が形成され、次に、ポリシリコンで充填され、ＤＴＣを形成する。第２のトレンチは、第１のトレンチに隣接するシリコン層２３に形成され、埋め込み酸化物層２２を突き抜けてシリコン基板２１の中へ延びる。第２のトレンチは、ポリシリコンで充填され、ＤＴＣのための基板コンタクトを形成する。【選択図】図１６
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【特許請求の範囲】
【請求項１】
シリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタであって、
シリコン基板上に埋め込み酸化物層を備え、
前記埋め込み酸化物層を覆うシリコン層を備え、前記シリコン層は、その中に前記埋め込み酸化物層まで延びるシャロー・トレンチ・インシュレーションを有し、
前記シャロー・トレンチ・インシュレーション内に形成され、前記埋め込み酸化物層を突き抜けて前記シリコン基板の中へ延びる第１のトレンチを備え、前記第１のトレンチは、その壁に酸化物絶縁層が形成され、次にポリシリコンで充填されたデカップリング・キャパシタを有し、
前記第１のトレンチに隣接する前記シリコン層に形成され、前記埋め込み酸化物層を突き抜けて前記シリコン層の中へ延びる第２のトレンチを備え、前記第２のトレンチは、ポリシリコンで充填され、前記デカップリング・キャパシタのための基板コンタクトを形成する、
シリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタ。
【請求項２】
前記第１のトレンチの幅と深さは、所定のキャパシタンスを与えるように選択される請求項１に記載のキャパシタ。
【請求項３】
シリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタを形成する方法であって、
シリコン基板に酸素を注入し、高温でアニールして前記シリコン基板上の埋め込み酸化物層上にシリコン層を形成する工程と、
前記シリコン層を覆って薄い酸化物層を付着させ、前記薄い酸化物層を覆って窒化シリコン層を付着させる工程と、
前記窒化シリコン層を覆ってフォトレジスト層を付着させ、前記フォトレジスト層を露光および現像してエッチングのパターンを形成する工程と、
前記パターンを用いて前記埋め込み酸化物層まで延びるシャロー・トレンチをエッチングにより形成し、前記シャロー・トレンチをシリコン酸化物で充填してシャロー・トレンチ・インシュレーションを形成する工程と、
前記シャロー・トレンチ・インシュレーションに、前記埋め込み酸化物層を突き抜けて前記シリコン基板の中へ延びる第１のトレンチを形成する工程と、
前記第１のトレンチの壁に酸化物絶縁層を形成し、次にポリシリコンで充填して前記デカップリング・キャパシタを形成する工程と、
前記第１のトレンチに隣接する前記シリコン層に、前記埋め込み酸化物層を突き抜けて前記シリコン基板の中へ延びる第２のトレンチを形成する工程と、
前記第２のトレンチにポリシリコンを充填して前記デカップリング・キャパシタのための基板コンタクトを形成する工程と、
前記窒化シリコン層を除去する工程と、
を含むシリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタを形成する方法。
【請求項４】
前記第１のトレンチの幅と深さは、所定のキャパシタンスを与えるように選択された寸法に形成される請求項３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型金属酸化膜半導体（ＣＭＯＳ）回路の集積回路（ＩＣ）構造体に関し、特に、超高性能ＣＭＯＳマイクロプロセッサのシリコン・オン・インシュレータ（ＳＯＩ）またはバルク・ウエハに、埋め込み型の高キャパシタンスで低漏洩のデカップリング・キャパシタを組み込む新規な方法に関する。
【背景技術】
【０００２】
半導体設計者の目標は、絶えず増大する機能要件を有し、かつ電力消費を最低にする、高い信頼性のある、超高性能ＣＭＯＳマイクロプロセッサを設計することにある。このことは、バッテリー動作寿命が極めて重大である低電力バッテリー動作のデバイスにとって更に重要となる。
【０００３】
この低電力動作モードにおいては、回路設計者は、チップおよび半導体パッケージ内で高い信号完全性を確保するために多くの挑戦に取り組んでいる。入出力（Ｉ／Ｏ）ピンによる同時スイッチングは、特定時間内に電流“ノイズ”スパイクδＩを生じ、信号完全性を著しく低下させる。信号完全性は、電源ラインと信号ラインとの間を結合するキャパシタンスによる電源面および接地面上のノイズによって主に危険にさらされる。これらのノイズは、クロック周波数またはＩ／Ｏピン数が増加するにつれて更に激しくなる。
【０００４】
このような有害な影響に対してシステム信頼性を確保するために、デキャップ（Ｄｅｃａｐ）として知られるデカップリング・キャパシタが、ノイズに交流接地を与え、安定した直流電圧を与えるために電源面および接地面に追加される。デキャップの値は、通常、
デカップリング・キャプ（デキャップ）
＝電流スパイクδＩ×時間／（δＶ電圧ノイズ）
によってモデル化される。
【０００５】
一般に、マイクロプロセッサにデキャップを埋め込む方法は、半導体処理フローにおいて、利用可能な構造体、すなわち、Ｎ型電界効果トランジスタ（ＮＦＥＴ）、Ｐ型電界効果トランジスタ（ＰＦＥＴ）またはキャパシタ（これらの全ては、上記の式で予測される必要キャパシタンスを満たすために用いられるゲート酸化膜（Ｔｏｘ）の厚さに強く依存する）を用いることである。酸化膜の厚さが薄くなると、予め設定されたシリコン・アクティブ領域においてキャパシタンス値を増加させるために、ゲート漏洩電流は、次第に増加する。ゲート漏洩電流が、１オングストローム（１Å）のゲート酸化膜付着毎に２．５−３倍に増加することは、実験によって確認された。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ゲート・キャパシタンスを増加させ、電力浪費を低減するために、そして処理の複雑さとコストの増大を犠牲にして、多様なゲート酸化膜を用いて処理を組み立てることができる。多様なゲート酸化膜は、
・高性能ＮＦＥＴおよびＰＦＥＴデバイスの“薄いゲート酸化膜”、
・電力浪費を低減するがキャパシタンスを低減する、制限された漏洩値を有するデキャップ・キャパシタンスのための他の“厚いゲート酸化膜”、および
・さらに他の可能な方法として導入されたゲート酸化膜であって、ゲート漏洩の増加を犠牲にして、ゲート・キャパシタンスの増加をバランスさせる第３の“中間厚さ”ゲート酸化膜、
を与える。最新技術のマイクロプロセッサ・デキャップは、０．５センチメータ平方面積（０．５ｃｍ2 ）につき１マイクロ・ファラド（１μＦ）程を必要とする。ウエハ上に配置されるチップの低減された数、およびこれと関連する低減された利点から見て、必要とされるシリコン実占有領域は、かなりの大きさである。
【０００７】
表１は、種々の薄い酸化膜値および厚い酸化膜値を用いて、１μＦのデキャップ条件を得るために用いることができる利用可能なマイクロプロセッサ表面領域の例を示す。一例として、ＤＧは、２２Åの“厚いゲート酸化膜”、１２Åの“薄いゲート酸化膜”、または“薄い”ゲート酸化膜と“厚い”ゲート酸化膜と１５Åの“中間厚さ”ゲート酸化膜の結合領域を表す。
【０００８】
【表１】
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【０００９】
図１は、一般的な高性能マイクロプロセッサ設計における０．５４ｃｍ2 の利用可能領域のための、ナノメータ単位のゲート酸化膜厚さの関数としての、計算されたデキャップ値をマイクロ・ファラド（μＦ）で示す。良好な信号完全設計のために、１μＦのデキャップ・キャパシタンスが必要であり、０．６〜０．８μＦのデキャップ・キャパシタンスだけが、現在のプレーナ・ゲート酸化膜デキャップ方法および限定して設定されたセット・シリコン領域を用いて与えられることに注意すべきである。
【００１０】
図２は、キャパシタの下部プレートを形成するシリコン・ウエハ上の薄いゲート酸化膜から開始する、ＳＯＩ上にプレーナ・デキャップを形成する現在の標準方法を示す。本発明の目的は、シリコン・オン・インシュレータ（ＳＯＩ）形成自体ではないが、本発明の好ましい実施例の理解を明瞭にするためにここに説明する。このようなＳＯＩ基板ウエハを形成する１つの方法は、シリコン基板に酸素を深く埋め込むように高エネルギーで酸素種を注入するものであり、酸素レベルの上部に酸素の無いシリコン層３を残す。この後、高温でのアニール工程に続き、シリコン基板１上で、かつシャロー・シリコン層（層３）の下に埋め込みシリコン酸化物（ＢＯＸ）層２を形成する。
【００１１】
シリコン層３は、シャロー・トレンチ・インシュレーション（ＳＴＩ）４によって複数の領域に分割され、従来技術において周知のフォトレジストを用いたパターニング処理とドーピング処理によって、それぞれの領域は、図に示すように、ｎ型領域またはｐ型領域となるように作られる。次に、構造体は、ウエット洗浄され、厚いゲート酸化膜５が形成される。次に、フォトレジストが、厚いゲート酸化膜を保護するためにスピン塗布され、パターニングされ、現像される。露出した領域は、次に、保護されていない厚いゲート酸化膜を取り除くためにウエット・エッチングされる。次に、フォトレジストは除去され、薄いゲート酸化膜６を成長させる。
【００１２】
図３は、キャパシタの上部プレートを形成するためのゲート相互接続ポリシリコン付着の標準方法を示す。特に、減圧化学気相成長法（ＬＰＣＶＤ）を用いてポリシリコン７は、全構造体を１５０ｎｍの厚さまで覆う。次に、プラズマ化学気相成長法（ＰＥＣＶＤ）によって、５０ｎｍの厚さのゲート・キャパシタ酸化膜８が付着される。反射防止膜（ＡＲＣ）９が、９０ｎｍの厚さまで付着され、続いて、フォトレジスト層１０が、２４０ｎｍの厚さまで付着される。フォトレジスト層１０は、幅７０ｎｍのレジスト・ラインの形にマスクを形成するためにパターニングされ、露光され、現像される。
【００１３】
図４は、プレーナ・デキャップ・ポリシリコン・リソグラフィック・パターンを示す。明瞭にするためにポリシリコンのただ１つのフィンガー（ｆｉｎｇｅｒ）が示されているが、実際には、デキャップは、欠陥を予定してポリシリコン・ラインの多数のフィンガーで構成されなければならない。厚いゲート酸化膜５および薄いゲート酸化膜６までエッチ・バックされた後に、フォトレジスト１０および反射防止膜９は除去され、ポリシリコン・ライン１１を残す。
【００１４】
図５および図６の左側は、それぞれ、図２、図３および図４に関連して説明された処理によって形成されたプレーナ・デキャップ構造体を概略的に示す平面図および側面図である。比較的に大きなアクティブ領域がプレーナ・デキャップ構造体によって必要とされることが図５から直ちに分かるであろう。
【課題を解決するための手段】
【００１５】
したがって、本発明の目的は、従来のプレーナ・デキャップ・キャパシタよりも小さいアクティブ・シリコン領域でキャパシタンスの増加を与えるデキャップ・トレンチ・キャパシタ（ＤＴＣ）を形成するための新規な構造体と処理を与えることにある。
【００１６】
本発明の他の目的は、使用されるアクティブ・シリコン領域を減少させると共に、低ノイズで良好な回路設計を行うために、ＳＯＩ上にデキャップ・トレンチ・キャパシタを組み込む新規な方法を与えることにある。
【００１７】
本発明の１つの態様によれば、使用されるシリコン領域を減少させると共に、低ノイズで良好な回路設計を行うために、ＳＯＩ上に組み込まれる新規な半導体デキャップ・トレンチ・キャパシタ（ＤＴＣ）が与えられる。ＳＯＩデバイスのためのＤＴＣは、シリコン基板上に埋め込み酸化物層を備え、埋め込み酸化物層の上を覆ってシリコン層を備える。シャロー・トレンチ・インシュレーションは、シリコン層において埋め込み酸化物層まで延びる。第１のトレンチは、シャロー・トレンチ・インシュレーションに形成され、埋め込み酸化物層を突き抜けてシリコン基板の中へ延びる。第１のトレンチは、その壁にキャパシタの誘電体として利用できる酸化物絶縁層が形成され、次に、このトレンチは、ポリシリコンで充填され、ＤＴＣを形成する。第２のトレンチは、第１のトレンチに隣接するシリコン層に形成され、埋め込み酸化物層を突き抜けてシリコン基板の中へ延びる。第２のトレンチは、ポリシリコンで充填され、ＤＴＣのための基板コンタクトを形成する。
【００１８】
ＤＴＣは、ＳＯＩ基板の上部にマスクを形成する第１のリソグラフィ工程で製造が開始しされ、キャパシタ領域と基板コンタクト領域を画成するために、埋め込み酸化物ＢＯＸ層を突き抜けて種々の深さのトレンチを形成するエッチング工程に続く。基板コンタクト領域内の注入工程は、基板に対するコンタクト抵抗を低くするために行われる。続いて、望ましいキャパシタのための誘電体の基礎を形成するためにウエハの表面とトレンチの内側に薄い酸化膜を形成する酸化工程または付着工程が行われる。第２のリソグラフィ工程は、キャパシタ領域を画成し、基板コンタクト領域を露出するために行われる。ウエット・エッチング工程は、キャパシタ領域内の酸化膜をエッチングすることなく、基板コンタクト領域内に成長しまたは付着した酸化膜をエッチングするために用いられる。導電性材料（すなわちポリシリコン）の最上層は、キャパシタ領域および基板コンタクト領域を充填するために付着され、続いて化学的／機械的研磨が行われる。ポリシリコン面は、キャパシタの上部プレートを形成すると共に、キャパシタの基板下部プレートに対するコンタクトを形成する。
【発明を実施するための最良の形態】
【００１９】
図５および図６は、左側に、シリコン・オン・インシュレータ（ＳＯＩ）型ウエハにプレーナ・デキャップを形成する標準方法で形成されたデキャップを示し、右側に、ＳＯＩ型ウエハにトレンチ・デキャップを用いて新規な改良された方法で形成されたデキャップを示す平面図および断面図である。図５の右の図から明らかなように、トレンチ・デキャップ構造体は、従来のプレーナ・デキャップ構造体よりも、シリコン実占有領域の内のかなり小さなアクティブ領域を占める。
【００２０】
図７は、新規な改良された埋め込みＤＴＣを用いて与えられるデキャップ値の範囲を示す。例えば、４ｎｍのゲート酸化膜および０．７５μｍのトレンチ・キャパシタ深さおよび０．２８μｍのトレンチ・キャパシタ幅で、１．３μＦのデキャップ値は、ゲート漏洩による電力浪費を増大させることなく容易に製造できる。更に深いトレンチは、１．５μＦ以上のデキャップで容易に処理できる。
【００２１】
図８は、ゲート酸化膜厚さの関数として示される、デキャップを形成するプレーナ方法で与えられるデキャップと、ＤＴＣデキャップを形成する新規な方法で与えられるデキャップとの対比を示す。新規な方法は、ゲート酸化膜厚さに依存の少ない優れたキャパシタンス値を明瞭に示す。
【００２２】
図９〜図１６は、本発明によるＤＴＣデキャップ・キャパシタを形成する方法を示す。図２および図３に示す従来のプレーナ・デキャップ方法と同じように、処理は、シリコン基板２１から始まり、シリコン基板２１に埋め込み酸化物（ＢＯＸ）層２２を形成し、薄いシリコン層２３を残してシリコン・オン・インシュレータ（ＳＯＩ）デバイスを形成する。
【００２３】
図９は、シャロー・トレンチ・インシュレーション（ＳＴＩ）の形成を示す。最初に、パッド酸化物２４は、９００℃の温度でシリコン層２３を覆って８ｎｍの厚さまで形成される。減圧化学気相成長法（ＬＰＣＶＤ）を用いて７８５℃の温度で、窒化シリコン（Ｓｉ3 Ｎ4 ）層２５は、次に８０ｎｍの厚さに形成される。全構造体は、次にフォトレジストを塗布され、リソグラフィを用いてパターニングされる。フォトレジストは、次にマスクを形成するために現像される。反応性イオン・エッチング（ＲＩＥ）を用いて、マスクの開口領域は、トレンチ２６を形成するために埋め込み酸化物層２２までエッチングされる。フォトレジストは、除去され、酸化物ライナー２７は、トレンチ２６内に１０ｎｍの厚さまで形成される。
【００２４】
図１０は、シャロー・トレンチを充填する処理を示す。ＴＥＯＳと略されるテトラエトキシシラン（Ｓｉ（ＯＣ2 Ｈ5 ））の高密度プラズマ化学気相成長法（ＨＤＰＣＶＤ）を用いて、トレンチ２６は、埋め込み酸化物層２２の上方に全厚さ１８０ｎｍまで延びるＳｉＯ2 で充填される。シャロー・トレンチ酸化物２８は、窒素雰囲気中で９００℃の温度でアニールされる。構造体は、窒化シリコン層２５のレベルまで余分な酸化物を取り除くため化学的／機械的研磨（ＣＭＰ）を受ける必要がある。
【００２５】
図１１は、デキャップ・キャパシタおよび基板コンタクトの形成を示す。構造体は、フォトレジストを塗布され、リソグラフィを用いてパターニングされ、マスクを形成するために現像される。露出した領域は、反応性イオン・エッチング（ＲＩＥ）を用いて、２つのトレンチまたはホール２９，３０を形成するためにエッチングされる。ホール２９は、酸化物２８、酸化物ライナー２７、埋め込み酸化物層２２を突き抜けて基板２１の中へ延びる。このホールは、デキャップ・キャパシタを形成するために用いられる。もう１つのホール３０は、窒化シリコン層２５、パッド酸化物２４、シリコン層２３、埋め込み酸化物層２２を突き抜けて基板２１の中へ延びる。このホールは、基板コンタクトを形成するために用いられる。エッチング後、フォトレジスト・マスクは除去される。これらのホール２９、３０の大きさおよび深さは、デキャップ・キャパシタの望ましいキャパシタンスに依存する（図３および図４を参照）。
【００２６】
図１２は、デキャップ・キャパシタ・ゲート酸化物３１の形成を示す。この酸化物層は、デキャップ・キャパシタの誘電体として利用できる。酸化物層３１の形成後、層の厚さは調整される。ホール３０のみを露出するようにリソグラフィを用いてパターニングされ、現像されるフォトレジストを用いて、マスクは形成される。構造体は、ホール３０内の基板コンタクト領域の酸化物を洗浄し、エッチングするためにフッ化水素酸に浸される。
【００２７】
図１３は、ホール２９，３０のポリシリコン充填物３２を示す。これは、減圧化学気相成長法（ＬＰＣＶＤ）を用いて６２０℃の温度で構造体の表面より上に３００ｎｍの厚さまで行われる。
【００２８】
図１４は、パッド窒化シリコン２５までポリシリコンを取り除くため化学的／機械的研磨（ＣＭＰ）を受けた後の構造体を示す。この後、反応性イオン・エッチング（ＲＩＥ）および希釈されたフッ化水素酸による酸化物ウエット・エッチングが５４０秒間行われる。
【００２９】
図１５は、窒化シリコン・パッドの除去を示す。これは、熱いリン酸を用いて１２０秒間行われる。窒化シリコンが除去された後、パッド酸化物の厚さは調整される。処理のこの時点で、デキャップ・トレンチ・キャパシタ・ポリシリコン・コンタクト３３および基板ポリシリコン・コンタクト３４は、構造体の上面から盛り上がった状態にある。
【００３０】
処理のこの時点で、薄いゲート酸化膜およびポリシリコン相互接続を有するＮ−チャネルおよびＰ−チャネル・デバイスを形成するために使用される標準ＣＭＯＳ処理が実行できることは、当業者によって理解されるであろう。しかし、これらの処理は、本発明の一部を構成しないので、ここでは説明しない。
【００３１】
図１６は、ゲート犠牲酸化物の形成を示す。最初に、パッド酸化物２４が除去され、構造体が洗浄される。次に、犠牲酸化物３５が形成される。犠牲酸化物の形成は、標準デバイス構造体のための処理であり、本発明とは関係がないが、一連の処理として使用される。欠陥を改善するために、表面を酸化し、ウエット・エッチングすることによってシリコン表面を洗浄することは、本発明の好ましい実施例で行われた。
【００３２】
本発明は、１つの好ましい実施例について説明したが、当業者は、本発明が、本発明の趣旨と範囲を逸脱することなく変更して実行できることを理解するであろう。
【００３３】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）シリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタであって、
シリコン基板上に埋め込み酸化物層を備え、
前記埋め込み酸化物層を覆うシリコン層を備え、前記シリコン層は、その中に前記埋め込み酸化物層まで延びるシャロー・トレンチ・インシュレーションを有し、
前記シャロー・トレンチ・インシュレーション内に形成され、前記埋め込み酸化物層を突き抜けて前記シリコン基板の中へ延びる第１のトレンチを備え、前記第１のトレンチは、その壁に酸化物絶縁層が形成され、次にポリシリコンで充填されたデカップリング・キャパシタを有し、
前記第１のトレンチに隣接する前記シリコン層に形成され、前記埋め込み酸化物層を突き抜けて前記シリコン層の中へ延びる第２のトレンチを備え、前記第２のトレンチは、ポリシリコンで充填され、前記デカップリング・キャパシタのための基板コンタクトを形成する、
シリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタ。
（２）前記第１のトレンチの幅と深さは、所定のキャパシタンスを与えるように選択される上記（１）に記載のキャパシタ。
（３）シリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタを形成する方法であって、
シリコン基板に酸素を注入し、高温でアニールして前記シリコン基板上の埋め込み酸化物層上にシリコン層を形成する工程と、
前記シリコン層を覆って薄い酸化物層を付着させ、前記薄い酸化物層を覆って窒化シリコン層を付着させる工程と、
前記窒化シリコン層を覆ってフォトレジスト層を付着させ、前記フォトレジスト層を露光および現像してエッチングのパターンを形成する工程と、
前記パターンを用いて前記埋め込み酸化物層まで延びるシャロー・トレンチをエッチングにより形成し、前記シャロー・トレンチをシリコン酸化物で充填してシャロー・トレンチ・インシュレーションを形成する工程と、
前記シャロー・トレンチ・インシュレーションに、前記埋め込み酸化物層を突き抜けて前記シリコン基板の中へ延びる第１のトレンチを形成する工程と、
前記第１のトレンチの壁に酸化物絶縁層を形成し、次にポリシリコンで充填して前記デカップリング・キャパシタを形成する工程と、
前記第１のトレンチに隣接する前記シリコン層に、前記埋め込み酸化物層を突き抜けて前記シリコン基板の中へ延びる第２のトレンチを形成する工程と、
前記第２のトレンチにポリシリコンを充填して前記デカップリング・キャパシタのための基板コンタクトを形成する工程と、
前記窒化シリコン層を除去する工程と、
を含むシリコン・オン・インシュレータ・デバイスのオン・チップ・デカップリング・トレンチ・キャパシタを形成する方法。
（４）前記第１のトレンチの幅と深さは、所定のキャパシタンスを与えるように選択された寸法に形成される上記（３）に記載の方法。
【図面の簡単な説明】
【００３４】
【図１】インバーションのゲート酸化膜厚さの関数としてのプレーナ・ゲート酸化膜デキャップを示す図である。
【図２】標準プレーナ・デキャップを形成する方法を示す断面図である。
【図３】標準プレーナ・デキャップを形成する方法を示す断面図である。
【図４】標準プレーナ・デキャップを形成する方法を示す断面図である。
【図５】プレーナおよびトレンチ・キャパシタ・デキャップの比較を示す平面図および断面図である。
【図６】プレーナおよびトレンチ・キャパシタ・デキャップの比較を示す平面図および断面図である。
【図７】ゲート酸化膜、トレンチ深さおよびトレンチ幅の関数としてのシャロー・トレンチ・デキャップ・キャパシタ（ＳＴＣ）を示す図である。
【図８】ＳＴＣとプレーナ・キャパシタの比較を示す図である。
【図９】本発明によるＳＴＣを形成する方法を示す図である。
【図１０】本発明によるＳＴＣを形成する方法を示す図である。
【図１１】本発明によるＳＴＣを形成する方法を示す図である。
【図１２】本発明によるＳＴＣを形成する方法を示す図である。
【図１３】本発明によるＳＴＣを形成する方法を示す図である。
【図１４】本発明によるＳＴＣを形成する方法を示す図である。
【図１５】本発明によるＳＴＣを形成する方法を示す図である。
【図１６】本発明によるＳＴＣを形成する方法を示す図である。
【符号の説明】
【００３５】
１，２１  シリコン基板
２  埋め込みシリコン酸化物層
３，２３  シリコン層
４  シャロー・トレンチ・インシュレーション（ＳＴＩ）
５  厚いゲート酸化膜
６  薄いゲート酸化膜
７  ポリシリコン
８  ゲート・キャパシタ酸化膜
９  反射防止膜（ＡＲＣ）
１０  フォトレジスト層
１１  ポリシリコン・ライン
２２  埋め込み酸化物層
２４  パッド酸化物
２５  窒化シリコン層
２６  トレンチ
２７  酸化物ライナー
２８  シャロー・トレンチ酸化物
２９，３０  ホール
３１  デキャップ・キャパシタ・ゲート酸化物
３２  ポリシリコン充填物
３３  デキャップ・トレンチ・キャパシタ・ポリシリコン・コンタクト
３４  基板ポリシリコン・コンタクト
３５  犠牲酸化物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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