(57)【要約】【課題】従来、インバータ等を使用したバッファでは、信号の劣化を回避するためにはバッファの数を増やさなければならず、電力効率が低く、また、速度の面でも問題があった。【解決手段】入力信号の第１遷移エッジに応答して第１パルスを生成する第１パルス生成器１２０と、前記第１パルスに応答して前記第１パルス生成器をオフ状態にする第１パルスループ信号を生成する第１パルスループ生成器１２２と、前記入力信号の第２遷移エッジに応答して第２パルスを生成する第２パルス生成器１４０と、前記第２パルスに応答して前記第２パルス生成器をオフ状態にする第２パルスループ信号を生成する第２パルスループ生成器１４５と、前記バッファ回路の出力信号として、前記第１パルスの持続時間において第１論理値の出力を、前記第２パルスの持続時間において第２論理値の出力を生成する出力段１１５と、を備えるように構成する。【選択図】　　　図１
2004023788.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受信し出力信号を供給するバッファ回路であって、
前記入力信号を受信するべく接続され、前記入力信号の第１遷移エッジに応答して第１パルスを生成するように構成された第１パルス生成器と、
前記第１パルス生成器から前記第１パルスを受信するべく接続され、前記第１パルスに応答して前記第１パルス生成器をオフ状態にする第１パルスループ信号を生成するように構成された第１パルスループ生成器と、
前記入力信号を受信するべく接続され、前記入力信号の第２遷移エッジに応答して第２パルスを生成するように構成された第２パルス生成器と、
前記第２パルス生成器から前記第２パルスを受信するべく接続され、前記第２パルスに応答して前記第２パルス生成器をオフ状態にする第２パルスループ信号を生成するように構成された第２パルスループ生成器と、
前記第１および第２パルスを受信するべく接続され、前記バッファ回路の出力信号として、前記第１パルスの持続時間において第１論理値の出力を、前記第２パルスの持続時間において第２論理値の出力を生成するように構成された出力段と、を備えることを特徴とするバッファ回路。
【請求項２】
請求項１に記載のバッファ回路において、さらに、
前記第１パルスループ生成器と前記第１パルス生成器間の前記第１パルスループ信号を傍受するべく接続され、前記第１パルスループ信号の受信に応答して前記第１パルス生成器をオフ状態にし、これによって、後続のパルスループ信号が前記第１パルス生成器に到達することを阻止するように構成された第１ループ保持器回路と、
前記入力信号を受信し前記入力信号の立ち下がりエッジに応答して第１リセット信号を出力するべく接続されたリセット生成器と、
前記リセット生成器から前記第１リセット信号を受信し、この前記第１ループ保持器回路をオフ状態にするべく構成されたリセット信号に応答し、前記入力信号における後続の立ち上がりエッジに応答するように前記第１パルス生成器をリセットするべく接続された第１パルスリセットと、を備えることを特徴とするバッファ回路。
【請求項３】
請求項１に記載のバッファ回路において、さらに、
前記第２パルスループ生成器から前記第２パルスループ信号を受信するべく接続され、前記第２パルスループ信号の受信に応答して前記第２パルス生成器をオフ状態にし、これによって、後続のパルスループが前記第２パルス生成器に到達することを阻止するように構成された第２ループ保持器回路と、
前記入力信号を受信し前記入力信号の立ち上がりエッジに応答して第２リセット信号を出力するべく接続されたリセット生成器と、
前記リセット生成器から前記第２リセット信号を受信し、この前記第２ループ保持器回路をオフ状態にするべく構成されたリセット信号に応答し、前記入力信号における後続の立ち下がりエッジに応答するように前記第２パルス生成器をリセットするべく接続された第２パルスリセットと、を備えることを特徴とするバッファ回路。
【請求項４】
請求項１に記載のバッファ回路において、前記バッファ回路は、第１データ分配回路から前記入力信号を受信し、前記出力信号を第２データ分配回路に供給することを特徴とするバッファ回路。
【請求項５】
バッファ回路において、
入力信号を受信する段階と、
前記入力信号における遷移に応答してパルス信号をターンオンする段階と、
前記パルス信号に応答して信号を生成する段階と、
前記パルス信号を遅延させて遅延パルス信号を生成する段階と、
前記遅延パルス信号に応答して前記パルス信号をターンオフする段階と、を備えることを特徴とする方法。
【請求項６】
入力信号を受信し出力信号を供給するバッファ回路であって、
前記入力信号を受信するべく接続され、前記入力信号における立ち上がりエッジに応答して立ち上がりエッジパルスを生成し、前記立ち上がりエッジパルスの遅延バージョンを受信し、前記遅延立ち上がりエッジパルスに応答して前記立ち上がりエッジパルスを終了させるように構成された立ち上がりエッジパルス生成器と、
前記入力信号を受信するべく接続され、前記入力信号における立ち下がりエッジに応答して立ち下がりエッジパルスを生成し、前記立ち下がりエッジパルスの遅延バージョンを受信し、前記遅延立ち下がりエッジパルスに応答して前記立ち下がりエッジパルスを終了させるように構成された立ち下がりエッジパルス生成器と、
前記立ち上がりエッジパルスおよび前記立ち下がりエッジパルスを受信するべく接続され、前記バッファ回路からの前記出力信号として、前記第１パルスの持続時間において第１論理値を、前記第２パルスの持続時間において第２論理値を出力するように構成された出力段と、を備えることを特徴とするバッファ回路。
【請求項７】
請求項６に記載のバッファ回路において、さらに、
前記入力信号を受信するべく接続され、前記入力信号における立ち下がりエッジに応答して前記立ち上がりエッジパルス生成器を有効にする立ち上がりエッジリセット信号を生成するように構成され、前記入力信号における立ち上がりエッジに応答して前記立ち下がりエッジパルス生成器を有効にする立ち下がりエッジリセット信号を生成するように構成されたリセット生成器を備えることを特徴とするバッファ回路。
【請求項８】
請求項６に記載のバッファ回路において、前記バッファ回路は、第１データ分配回路から前記入力信号を受信し、前記出力信号を第２データ分配回路に供給する請求項２４記載のバッファ回路。
【請求項９】
入力信号を受信する入力手段と、
前記入力信号における遷移に応答してパルス信号をターンオンするパルス生成手段と、
前記パルス信号に応答して信号を出力する出力手段と、
前記パルス信号を遅延させて遅延パルス信号を生成する遅延手段と、
前記遅延パルス信号に応答して前記パルス生成手段をターンオフするループ手段と、を備えることを特徴とするバッファ回路。
【請求項１０】
コンプリメントリセットバッファのルートを最適化する方法であって、
デバイス幅およびワイヤ長パラメータの組に関連するバッファレイテンシーデータを収集する段階と、
所望のバッファレイテンシーに対応するデバイス幅およびワイヤ長パラメータのサブセットを選択する段階と、
バッファルートの合計領域を最小化するデバイス幅とワイヤ長のペアを前記サブセットから選択する段階と、を備えることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，集積回路内の「ロングワイヤ（ｌｏｎｇ　ｗｉｒｅ）」に沿ってデータ信号を分配するシステムおよび方法に関する。
【０００２】
【従来の技術】
１キガヘルツを上回るクロックサイクル周波数を有するマイクロプロセッサなどの高速マイクロプロセッサに対する関心が益々高まっている。これらのマイクロプロセッサでは、可能な限り迅速にデータ信号を通信することが望ましい。しかしながら、クロックサイクル周波数が高くなればなるほど遷移時間（立ち上がりおよび立ち下がり時間）が重要になり、接地から論理「１」（および、この逆方向）に可能な限り高速で遷移するデータ信号を持つことが有利である。遷移時間が短いほど、受信ロジックがデータ信号の処理に利用できる時間が多くなり、これが高周波数を有する全体的に高速のシステムに結び付くからである。
【０００３】
従来の集積回路では、長い距離を伝送するとデータ信号が劣化する。この劣化は、遷移時間の低速化という形で表れ、データ信号がかなり広がることになる。しかし、信号のブーストやその他の伝送面での支援なしに、本来伝送可能な距離よりも遠くへデータを伝送しなければならない場合がしばしば存在する。データの完全性と速度を維持するために、ロングワイヤに沿って伝播する際、バッファ（または、リピータ）を使用してデータ信号をブーストおよび増幅している。これはデータ信号に比較的高速の遷移時間を維持するのに有用である。
【０００４】
なお、従来、クロック信号情報を立ち上がりエッジ信号および立ち下がりエッジ信号として供給するクロック分配システムが提案されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００３−１２２４４６号公報
【０００６】
【発明が解決しようとする課題】
従来の集積回路において、バッファは、直列接続された１つまたは２つのインバータとして実装される。従来のＣＭＯＳ設計トポロジーによれば、インバータは、それぞれ論理「１」の電力バスと接地（論理「０」）間に直列接続されたＮチャネル型ＦＥＴ（ＮＦＥＴ）およびＰチャネル型ＦＥＴ（ＰＦＥＴ）から形成されている。これら従来のバッファは、ロングワイヤに沿ってデータ信号を支援するのに有効ではあるが、基本的な非効率性を有している。設計が単純であり、短い遷移時間内で長いラインに沿ってデータ信号を伝播させるのに十分な電流を供給するべく、それぞれのインバータ内の両トランジスタはかなり大きくなければならない。しかしながら、このような従来の設計では、１つのＦＥＴがスイッチオンしもう１つのＦＥＴがスイッチオフする際に、遷移の周辺でＮＦＥＴおよびＰＦＥＴの両方がオン状態になる期間が存在している。この両方がオン状態になる期間においては、１つのＦＥＴがもう１つのＦＥＴの寄生負荷として作用し、電力と接地間をショートさせると共に、そのスイッチング速度を低下させる。このショートは、一般にクローバ電流（ｃｒｏｗｂａｒ　ｃｕｒｒｅｎｔ）と呼ばれているものであり、このクローバ電流と寄生負荷のために、論理「０」から論理「１」（および、この逆方向）への遷移におけるインバータの速度が低下する。この結果、立ち上がりおよび立ち下がり時間が大きくなり、システムにレイテンシーを加えることになる。また、これはエネルギー使用効率の観点でも非効率的である。
【０００７】
その他の従来のバッファトポロジーの中には、入力データ信号の各エッジ用のインバータパルス生成器と出力信号を駆動するための直列接続されたＰＦＥＴおよびＮＦＥＴを含むスプリットドライブバッファを使用するものが存在している。例えば、パルス生成器の１つは、論理「０」から論理「１」への遷移の認識に焦点を合わせており、迅速に反応して出力ＰＦＥＴを駆動する。一方、第２のインバータパルス生成器は、論理「１」から論理「０」への遷移に焦点を合わせており、出力ＮＦＥＴを駆動する。そして、それぞれのパルス生成器は、インバータによる遅延によってパルスを終了させている。従って、各パルス生成器は、その関連するＰＦＥＴまたはＮＦＥＴを短時間だけターンオンし、パルス制御された出力を生成する。パルスを利用することにより、ＰＦＥＴおよびＮＦＥＴが同時にスイッチオンすることを防止しており、この結果、前述の単一またはダブルインバータバッファに存在している寄生負荷とクローバ電流に伴う非効率性が除去される。ＦＥＴがターンオンされるのは短時間のみであるため、バッファからの出力は通常トライステート（三状態）であり、保持器回路を使用して、バッファがトライステートにある場合に出力を安定化できる回路も存在している。
【０００８】
この設計を変更したものの１つが、大電流を供給してＰＦＥＴおよびＮＦＥＴを迅速にターンオンするべく、パルス生成器の後にスキュー利得チェーン（ｓｋｅｗｅｄ　ｇａｉｎ　ｃｈａｉｎ）を使用するものである。しかしながら、いずれの構成の場合にも、インバータパルス生成器によってシステムにそれなりの遅延ペナルティが導入されることになる。また、インバータパルス生成器により、大きな入力電力要件に関連する大きな入力静電容量が生成される。このため、静電容量の追加と電力要件による過度なデータ信号の劣化を回避するべく、長いデータ信号経路においてバッファ同士を近くに配置することが必要になる。最後に、インバータパルス生成器は、低速の入力エッジ速度では（すなわち、立ち上がりおよび立ち下がり時間が長い場合には）動作することができない。このため、前述のように、バッファの有効性がさらに制限され、且つ、遷移時間がバッファの遷移応答能力を上回らないようにロングワイヤ上に配置するバッファを増やすことが必要になる。
【０００９】
そのため、（１）遷移時間を減少させ、（２）エネルギー効率が高く、（３）長い遷移時間を有するデータ信号に正しく応答することができ、そして、（４）所与のロングワイヤ長に対して設置を要するバッファ数が少ないデータ信号バッファが要望されている。
【００１０】
【課題を解決するための手段】
本発明は、長いラインや高増幅率を必要とする場合に使用するコンプリメントリセットバッファ（ｃｏｍｐｌｅｍｅｎｔ　ｒｅｓｅｔ　ｂｕｆｆｅｒ）であり、このバッファは、立ち上がりエッジパルス生成器、立ち上がりエッジループパルス生成器、立ち上がりエッジループ保持器回路、立ち上がりエッジリセット、立ち下がりエッジパルス生成器、立ち下がりエッジループパルス生成器、立ち下がりエッジループ保持器回路、立ち下がりエッジリセット、リセット生成器、および、出力段を備えている。
【００１１】
このバッファはデータ信号を受信し、立ち上がりエッジパルス生成器がデータ信号内の立ち上がりエッジに応答して立ち上がりエッジパルスを生成する。立ち上がりエッジパルスは、入力と同様の論理値に出力を駆動するべく出力段に供給される。立ち上がりエッジパルスは、立ち上がりエッジループパルス生成器にも供給され、この立ち上がりエッジループパルス生成器によってパルスが遅延される。遅延したパルスは立ち上がりエッジループ保持器回路に供給され、このエッジループ保持器回路により、遅延パルスが立ち上がりエッジパルス生成器に中継される。そして、遅延パルスが立ち上がりエッジパルス生成器をトリガしてパルスを終了させ、立ち上がりエッジループ保持器回路をトリガして立ち上がりエッジパルス生成器を無効にする。リセット生成器は、立ち上がりエッジリセットに対し、データ信号における立ち下がりエッジ（相補（コンプリメント））に対応するリセット信号を供給する。立ち上がりエッジリセットは、入力データにおける後続の立ち上がりエッジに遅滞なく応答させるべく、立ち上がりエッジループ保持器回路を無効にすると共に、立ち上がりエッジパルス生成器を再度有効にする。
【００１２】
立ち下がりエッジ生成器は、データ信号における立ち下がりエッジに応答して立ち下がりエッジパルスを生成し、関連する各立ち下がりエッジ素子と協働して立ち上がりエッジ回路と類似の機能を提供する。リセットするために、立ち下がりエッジリセットは、データ入力における立ち上がりエッジに対応するリセット信号をリセット生成器から受信する。
【００１３】
一実施例においては、一連の低速インバータに入力を通すことにより、生成器によるパルス生成の終了後に出力を入力と一致した状態に維持することができる。他の実施例においては、出力ラインにアサートされた最新の論理値をパルス生成器からの信号によってオーバードライブされるまで保持するための出力保持器回路を出力段に含むことができる。
【００１４】
一実施例において、バッファは、レベルイン／レベルアウト（ｌｅｖｅｌ−ｉｎ−ｌｅｖｅｌｏｕｔ）バッファであるかも知れない。他の実施例において、バッファは、パルスイン／レベルアウト（ｐｕｌｓｅ−ｉｎ−ｌｅｖｅｌ−ｏｕｔ）バッファであるかも知れない。他の実施例において、バッファは、レベルイン／パルスアウト（ｌｅｖｅｌ−ｉｎ−ｐｕｌｓｅ−ｏｕｔ）バッファであってもよい。他の実施例において、バッファは、パルスイン／パルスアウト（ｐｕｌｓｅ−ｉｎ−ｐｕｌｓｅ−ｏｕｔ）バッファであってもよい。
【００１５】
本発明によれば、コンプリメントリセットバッファは、電力効率を約５％改善し、且つ、従来のバッファに比べて速度を約１３％向上させると共に、データにおける遷移時間を減少させる。
【００１６】
【発明の実施の形態】
本発明は、ロングワイヤにおけるデータ信号の伝播を円滑に実行するために集積回路内で使用するコンプリメントリセットバッファに関するものである。従来の集積回路技術では、ロングワイヤを伝播するデータ信号は、通常、ファンアウト、抵抗、静電容量および電力問題によって劣化し、データ信号の立ち上がりおよび立ち下がりエッジの遷移時間が大きくなる。遷移時間が大きくなると、システムは、データ信号を完全に遷移させて有効なデータを処理できるように低クロック速度で動作しなければならない。従来の集積回路技術では、１ｍｍを上回る長さのワイヤは「長い（ロング）」と見なされており、これは特に高クロック速度で動作するシステムにおいて顕著である。データの完全性を保持し且つ受容可能な遷移時間を維持するために、しばしば、データ信号を増幅すると共に高速の遷移時間を維持するべくバッファ（または、リピータ）がロングワイヤに沿って一定の間隔で配置される。
【００１７】
図１は、本発明の一実施例１００の概略ブロック図を示している。バッファ１００は、通常、入力１１２からパルスを生成するパルス段１１０と、これらのパルスを使用して入力１１２に対応する出力１１７を生成する出力段１１５とを含む。パルス段１１０は、２つの別個の回路に分割することもできる。第１回路は、入力１１２の立ち上がりエッジに反応し、出力１１７において遷移をトリガするべく出力段１１５に対して立ち上がりエッジパルスを出力するように構成されている。この立ち上がりエッジパルスは、入力１１２に立ち下がりエッジが出現する前に終了する。そして、第２回路は、入力１１２の立ち下がりエッジに反応し、出力１１７において遷移をトリガするべく出力段１１５に対して立ち下がりエッジパルスを出力するように構成されている。この第２回路は、入力１１２に立ち上がりエッジが出現する前に立ち下がりエッジパルスを終了させる。
【００１８】
以下の説明においては、「コンプリメント（ｃｏｍｐｌｅｍｅｎｔ：相補）」という用語を使用してこれら第１および第２回路、並びに立ち上がりおよび立ち下がりエッジを区別することにする。この「コンプリメント」という用語は、特定の論理値を示すものではなく、単にバッファ１００内の２つの回路の動作を説明するのに便利な方法を提供するものに過ぎない。
【００１９】
第１回路は、立ち上がりエッジパルス生成器１２０、立ち上がりエッジパルスループ生成器１２２、立ち上がりエッジループ保持器１３５、および、立ち上がりエッジパルスリセット１２５を含む。さらに、第１回路は、リセット生成器１３０からリセット信号を受信する。
【００２０】
第１回路は、動作の際、第１入力１１８で入力１１２のデータを受信し、立ち上がりエッジを検出すると、立ち上がりエッジパルスを出力して出力段１１５を駆動する。クローバ電流およびその他の従来のバッファに伴う問題点を回避するべく、立ち上がりエッジパルスは、入力１１２に立ち下がりエッジが検出される（この時点で第２回路が動作する）前に終了しなければならない。第１回路では、立ち上がりエッジパルスを遮断するために、立ち上がりエッジパルスループ生成器１２２および立ち上がりエッジループ保持器回路１３５を介して、立ち上がりエッジパルス生成器１２０の第２入力１３７に立ち上がりエッジパルスをループバックしている。生成器１２０は、このループバックされたパルスを受信すると、立ち上がりエッジパルスの出力を停止する。立ち上がりエッジパルスループ生成器１２２は、立ち上がりエッジパルスの幅を設定するべく、立ち上がりエッジパルスを受信して該パルスを生成器１２０にループバックする前に遅延させるように構成されている。
【００２１】
このパルスループを使用することにより、従来のインバータに基づいたパルス生成器と比べて利点が提供される。前述のように、インバータに基づいたパルス生成器は、低速の遷移時間を有するデータに対して十分に応答することができない。これは、主として、インバータに基づいたパルス生成器の場合、遮断信号が入力から生成されており、遮断信号がパルスの生成が完了する前に生成器に到達してしまうという事実によるものである。しかしながら、本発明の場合には、有利なことに、遮断信号（すなわち、ループされたパルス）はパルス生成器１２０の出力から生成されており、低速の遷移時間に反応するのに十分な時間を生成器１２０が確保できるようになっている。さらに、生成器と、入力に結び付いたインバータの両方を有するインバータに基づいたパルス生成器と比べ、第１回路が入力１１２上に有する能動デバイスは１つだけである。第１回路は、入力１１２上の構成要素数を減らすことにより、通常、インバータに基づいたパルス生成器に伴うファンアウト（ｆａｎ−ｏｕｔ）および雑音問題を回避しているのである。
【００２２】
パルスループの使用は、広範囲の遷移時間を有する様々な信号の受信に有利であるが、データ入力１１２が高レベル（Ｈｉｇｈ）の際に生成器１２０が発振しないように注意しなければならない。立ち上がりエッジループ保持器回路１３５の機能は、ワンショットパルス生成器を効果的に実現することである。この機能は、最初の遅延パルスがループ保持器回路１３５を通過した後にパルスループを切断することによって実行される。この後、ループ保持器回路１３５は、さらなるパルスを出力しないよう生成器１２０を維持する値に生成器１２０の第２入力１３７を保持する。通常、入力１１２に到来する全ての立ち上がりエッジに反応する第１回路を有することが好ましい。従って、立ち上がりエッジパルスリセット１２５は、リセット生成器１３０からリセット信号を受信するように構成されており、このリセット信号は、立ち上がりエッジパルスリセット１２５をトリガして立ち上がりエッジループ保持器回路１３５を解除し、データ入力１１２の後続の立ち上がりエッジに反応できるようにする値を生成器１２０の第２入力１３７に出力させる。
【００２３】
通常、バッファは、入力１１２のデータ内のそれぞれの立ち上がりまたは立ち下がりエッジに一度だけ反応するように構成されている。従って、リセット生成器１３０は、立ち下がりエッジ（すなわち、立ち上がりエッジのコンプリメント）を待った後に、立ち上がりエッジパルスリセット１２５用のリセット信号を生成するように構成されている。リセット生成器１３０は、有利なことに、入力１１２上のコンプリメントを使用し、データ入力が論理「０」の状態になるまで立ち上がりエッジパルス生成器１２０がリセットされないようにしている。本発明は、コンプリメントを使用してリセットをトリガすることにより、リセットを実装するための外部制御やクロック信号を不要にしている。さらに、この場合、データ自体がそれぞれの遷移においてバッファを効果的にリセットするため、このバッファは、データのどのような稼動速度においても動作可能である。さらに、この回路の有効電力は、データの動きがゼロになるとゼロになり、これは、電力の制約が伴うアプリケーションに有利である。
【００２４】
第２回路は、第１回路のコンプリメントとして機能するものであり、入力１１２の立ち下がりエッジに反応するように構成されている。この第２回路の全般的な動作と構造は、第１回路の動作および構造に類似している。第２回路は、第１入力１４２で入力１１２を受信し、入力１１２上で検出された立ち下がりエッジに応答して、出力段１１５と立ち下がりエッジパルスループ生成器１４５に対して立ち下がりエッジパルスを出力する立ち下がりエッジパルス生成器１４０を含んでいる。立ち下がりエッジパルスループ生成器１４５は、立ち下がりエッジパルスを遅延させ、立ち下がりエッジループ保持器回路１５５に遅延した立ち下がりエッジパルスを出力する。そして、立ち下がりエッジループ保持器回路１５５は、遅延した立ち下がりエッジパルスを立ち下がりエッジパルス生成器１４０の第２入力１５７に送信することによってループを完成させる。立ち下がりエッジループ保持器回路１５５が、遅延した立ち下がりエッジパルスによってトリガされ、立ち下がりエッジパルス生成器１４０におけるさらなるパルスの生成を効果的に遮断する。立ち下がりエッジパルスリセット１５０は、リセット生成器１３０からリセット信号を受信し、入力１１２で検出された後続の立ち下がりエッジに生成器１４０が応答できるよう、立ち下がりエッジループ保持器回路１５５と立ち下がりエッジパルス生成器１４０をリセットする。リセット生成器１３０は、第２回路のデータコンプリメント（すなわち、入力１１２上の論理「１」）の持続時間内に、リセット信号を立ち下がりエッジパルスリセット１５０に供給する。
【００２５】
図２は、本発明によるバッファ２００の概略図を示している。このバッファ２００は、図１のバッファ１００をそれぞれの要素の具体的な構造によって示したものである。この図２には、後で図１３を参照して説明する際の検討対象となる回路内の箇所を示す参照符号「Ａ」〜「Ｅ」および「Ｂ’」〜「Ｄ’」が含まれている。さらに、図２内の構成要素には、「Ｓ」、「Ｎ」または「Ｐ」という標識も付加されている。「Ｓ」という標識が付加されたインバータは「小さな」インバータを示しており、これらは低速であって多くの電力やバッファ２００内のスペースを消費しないものである。そして、「Ｎ」という標識が付加されたデバイスは、信号内の立ち上がりエッジに迅速に反応するように適合されたデバイスを示している。通常、これらのデバイスの立ち下がりエッジに対する反応は低速である。逆に、「Ｐ」という標識が付加されたデバイスは、信号内の立ち下がりエッジに迅速に反応するべく適合されており、立ち上がりエッジに対する反応は迅速ではない。
【００２６】
この実施例においては、立ち上がりエッジパルス生成器１２０は、「Ｎ」適合されたＮＡＮＤゲート２０５を含んでいる。前述のように、ＮＡＮＤゲート２０５は、データ入力１１２内の立ち上がりエッジに迅速に反応するように適合されている。ＮＡＮＤゲート２０５は、第１入力１１８と第２入力１３７を有している。第１入力１１８は、入力１１２からデータを受信し、第２入力１３７は、最終的に立ち上がりエッジループ保持器回路１３５からループされたパルスを受信する。
【００２７】
立ち上がりエッジパルスループ生成器１２２は、パルスを受信するべくＮＡＮＤゲート２０５の出力に接続されると共にＮＦＥＴトランジスタ２１５のゲートにも接続された「小さな（ｓｍａｌｌ）」インバータ２１０を含んでいる。ＮＦＥＴ２１５は、ドレインが集積回路の接地面に接続されており、ソースは立ち上がりエッジループ保持器回路１３５とＮＡＮＤゲート２０５の第２入力１３７に接続されている。この実施例において、ループ生成器１２２は、まず小さなインバータ２１０でパルスを反転および遅延させた後、該パルスをＮＦＥＴ２１５によって再度反転および遅延させる。この回路を慎重に検討した結果、完全なインバータの代わりにＮＦＥＴ２１５のみを使用することにより、ＮＡＮＤゲート２０５からの出力が論理「１」のとき、常にパルスループが切断されることが判明した。すなわち、ＮＡＮＤゲート２０５が立ち上がりエッジを検出して論理「０」を生成すると、ループバックしてＮＡＮＤゲート２０５の第２入力１３７に論理「０」が入力され、この結果「オフ」になって論理「１」が生成される。そして、この論理「１」が、ＮＦＥＴ２１５をターンオフすることによってループが切断される。ここで、立ち上がりエッジパルスリセット１２５がオン状態でなければ、ＮＡＮＤゲート２０５の第２入力１３７は不確定レベルで浮遊することになる。
【００２８】
ループが切断された際にＮＡＮＤゲート２０５の第２入力１３７を論理「０」に維持するべく、立ち上がりエッジループ保持器回路１３５が提供される。この立ち上がりエッジループ保持器回路１３５は、入力がＮＦＥＴ２１５のソースに接続され出力がＮＦＥＴトランジスタ２２５のゲートに接続された「小さな」インバータ２２０を含む。ＮＦＥＴ２２５のドレインは接地されており、ソースはインバータ２２０の入力に再度接続されると共にＮＡＮＤゲート２０５の第２入力１３７にも接続されている。論理「０」がパルスループ生成器１２２内のＮＦＥＴ２１５のソース上で（立ち上がりエッジを検出したＮＡＮＤゲート２０５に応答して）アサートされると、保持器回路１３５はターンオンし、リセットされるまでＮＡＮＤゲート２０５の第２入力１３７上に論理「０」を維持する。保持器回路１３５は、通常、システム内のその他の構成要素（すなわち、パルスリセット１２５）によってオーバードライブされるように「弱い（ｗｅａｋ）」構成要素を有している。
【００２９】
立ち上がりエッジパルスリセット１２５の機能は、次の立ち上がりエッジ用に第１回路をリセットするべく保持器インバータ２２０の入力に論理「１」をアサートすることである。論理「１」をアサートすることにより、保持器回路がオーバードライブされてターンオフし、ＮＡＮＤゲート２０５の第２入力１３７がパルスリセット１２５の制御下に残される。パルスリセット１２５は、ソースが論理「１」に接続されドレインがインバータ２２０の入力とＮＡＮＤゲート２０５の第２入力１３７に接続されたＰＦＥＴトランジスタ２３０を有している。このＰＦＥＴ２３０のゲートはリセット生成器１３０の出力に接続されており、ＰＦＥＴ２３０はリセット生成器１３０から論理「０」を受信した場合にターンオンする。この論理「０」のリセット信号は、データ入力１１２におけるコンプリメントの立ち下がりエッジ状態に対応している。前述のように、パルスリセット１２５は、立ち下がりエッジの後であり且つ次の立ち上がりエッジがＮＦＥＴ２１５をオン状態にする前の第２回路がオン状態にある場合に、ＮＡＮＤゲート２０５上に論理「１」をアサートする。
【００３０】
リセット生成器１３０は２つの小さなインバータ２３５、２４０を有しており、これらのインバータは直列接続され、インバータ２３５がデータ入力１１２から入力を受信してインバータ２４０の入力に反転信号を供給し、インバータ２４０が再反転信号を立ち上がりエッジパルスリセット１２５および立ち下がりエッジパルスリセット１５０に供給するようになっている。従って、この実施例においては、リセット生成器１３０は、パルスリセット１２５、１５０をオン状態およびオフ状態にする入力信号をその経路において遅延させるべく機能している。
【００３１】
なお、過度な遅延とクローバ電流を回避するために、リセット生成器１３０を通過する入力１１２のレイテンシーは、ＮＡＮＤゲート２０５およびインバータ２１０を通過する入力１１２のレイテンシーよりも小さくするべきである。「Ｅ」における持続時間の短いトライステート状態は受容可能であり、漏れの時間は「Ｅ」の電圧を大幅に変化させるほどにはならない。これは、ＤおよびＢが略同時に遷移することを示すタイミング図９００の９３０によって示されている。
【００３２】
第２回路は第１回路と類似の構造になっているが、全てのトランジスタがそれぞれの相補（コンプリメント）になっており（例えば、ＰＦＥＴはＮＦＥＴになっており、この逆も同様）、立ち下がりエッジパルス生成器１４０には２入力ＮＯＲゲート２４５が利用されている。具体的に、この実施例では、ＮＯＲゲート２４５は、データ入力１１２における立ち下がりエッジに迅速に反応するべく「Ｐ」適合されている。このＮＯＲゲート２４５の第１入力１４２は入力１１２からデータを受信し、第２入力１５７は最終的に立ち下がりエッジループ保持器回路１５５からループしたパルスを受信する。
【００３３】
立ち下がりエッジパルスループ生成器１４５は、パルスを受信するべくＮＯＲゲート２４５の出力に接続されると共に、ＰＦＥＴトランジスタ２５５のゲートに接続された「小さな」インバータ２５０を含んでいる。そして、ＰＦＥＴ２５５は、ソースが論理「１」を表す電源に接続され、ドレインは立ち下がりエッジループ保持器回路１５５とＮＯＲゲート２４５の第２入力１５７に出力されている。この実施例において、ループ生成器１４５は、まず、小さなインバータ２５０においてパルスを反転および遅延させた後、該パルスをＰＦＥＴ２５５によって再度反転および遅延させる。この回路を慎重に検討した結果、完全なインバータの代わりにＰＦＥＴ２５５のみを使用することにより、ＮＯＲゲート２４５からの出力が論理「０」のとき、常にパルスループが切断されることが判明した。すなわち、ＮＯＲゲート２４５が立ち下がりエッジを検出して論理「１」を生成すると、ループバックしてＮＯＲゲート２４５の第２入力１５７上に論理「１」が供給され、この結果「オフ」になって、論理「０」が生成される。そして、この論理「０」によってループが切断される。ここで、立ち下がりエッジパルスリセット１５０がオン状態でなければ、ＮＯＲゲート２４５の第２入力１５７は不確定レベルで浮遊することになる。
【００３４】
ループが切断されたとき、ＮＯＲゲート２４５の第２入力１５７を論理「１」に維持するために、立ち下がりエッジループ保持器回路１５５が提供されている。この立ち下がりエッジループ保持器回路１５５は、入力がＰＦＥＴ２５５のドレインに接続され出力がＰＦＥＴトランジスタ２６５のゲートに接続された「小さな」インバータ２６０を含む。ＰＦＥＴ２６５のソースは論理「１」に接続されており、ドレインはインバータ２６０の入力に再度接続されると共にＮＯＲゲート２４５の第２入力１５７にも接続されている。論理「１」がパルスループ生成器１４５内のＰＦＥＴ２５５のドレイン上で（立ち下がりエッジを検出したＮＯＲゲート２４５に応答して）アサートされると、保持器回路１５５がターンオンし、リセットされるまでＮＯＲゲート２４５の第２入力１５７上に論理「１」を維持する。この保持器回路１５５は、通常、システム内のその他の構成要素によってオーバードライブされるよう、「弱い」構成要素を有している。
【００３５】
立ち下がりエッジパルスリセット１５０の機能は、次の立ち下がりエッジ用に第２回路をリセットするべく保持器インバータ２６０の入力に論理「０」をアサートすることである。論理「０」をアサートすることにより、保持器回路１５５はオーバードライブされてターンオフし、ＮＯＲゲート２４５の第２入力１５７がパルスリセット１５０の制御下に残される。パルスリセット１５０は、ドレインが接地されソースがインバータ２６０の入力とＮＯＲゲート２４５の第２入力１５７に接続されたＮＦＥＴトランジスタ２７０を有している。ＮＦＥＴ２７０のゲートはリセット生成器１３０の出力に接続されており、ＮＦＥＴ２７０はリセット生成器１３０から論理「１」を受信した際にターンオンする。この論理「１」のリセット信号は、データ入力１１２における立ち上がりエッジ状態に対応している。前述のように、パルスリセット１５０は、立ち上がりエッジの後であり且つ次の立ち下がりエッジがＰＦＥＴ２７０をオン状態にする前の第１回路がオン状態である場合にのみＮＯＲゲート２４５上に論理「０」をアサートする。
【００３６】
出力段１１５は、ＰＦＥＴトランジスタ２７５、ＮＦＥＴトランジスタ２８０、および、弱い保持器バッファ２８５を含んでいる。ＰＦＥＴ２７５は、ソースが論理「１」に接続されており、ゲートはＮＡＮＤゲート２０５の出力に、そして、ドレインは出力１１７とＮＦＥＴ２８０のソースに接続されている。ＮＦＥＴ２８０は、ゲートが立ち下がりエッジパルスを受信するべくＮＯＲゲート２４５に接続されており、ドレインは接地されている。これらＦＥＴ２７５、２８０は、第１または第２回路がそれぞれオン状態であってパルスを生成した場合にスイッチオンされる。前述のように、両方のＦＥＴ２７５、２８０が同時に「オン」になると、クローバ電流が形成されてバッファの性能と効率が劣化する。これを回避するために、パルスの幅は、それぞれのＦＥＴ２７５、２８０をオン状態にするのに十分な長さを有すると共に、両方のＦＥＴ２７５、２８０が同時にオン状態になるほどには長くない。パルスとそのコンプリメントパルスの間においては、両方のＦＥＴ２７５、２８０がオフ状態であり、出力１１７は駆動されない。トライステート状態を回避するために、入力１１２を低速で出力１１７に転送し、スイッチオンしたＦＥＴ２７５および２８０のいずれかによってオーバードライブされるまでそこで保持するべく、小さなバッファ２８５が提供されている。このバッファ２８５は、理想的には、オン状態のＦＥＴ２７５または２８０がスイッチオフする前に入力１１２の値をアサートする。
【００３７】
従って、出力段１１５の動作は、２段におけるものと見なすことができる。第１段は、ＦＥＴ２７５および２８０に関連するものであり、可能な限り迅速に入力信号１１２を出力１１７に転送するべく構成されており、利得が高く遷移が高速である。前述のように、この第１段は、遷移間ではアイドル状態にならなければならない。そして、弱いバッファ２８５を有する第２段は、第１段から引き継いで、新しい遷移が発生するまで出力１１７上に入力信号１１２を維持する。この結果、このバッファは、ＦＥＴ２７５、２８０がスイッチオフした際にトライステート状態を回避すると共に、迅速な応答と出力１１７における改善された遷移時間を実現することができる。
【００３８】
バッファ２００は、単一入力１１２および単一出力１１７を利用している。このバッファ方式は、レベルイン／レベルアウト（ＬＩＬＯ：Ｌｅｖｅｌ−Ｉｎ−Ｌｅｖｅｌ−Ｏｕｔ）バッファと呼ばれており、略全てのＶＬＳＩ論理回路がこのＬＩＬＯである。ＬＩＬＯの場合、回路間で論理信号を搬送するのに必要なワイヤ数が１つだけである。さらに、ＬＩＬＯでは、最終的に雑音パルスが減衰し最終的に正しいレベルが回路の出力に現れるため、雑音に強い。また、ＬＩＬＯは、論理状態のそれぞれの変化ごとに存在する遷移が１つだけであり、低エネルギーである。このスタイルのバッファは、一般に単一ワイヤのデータ伝送用に使用されている。
【００３９】
図１３は、図２のバッファに関連する信号のタイミング図９００を示している。このタイミング図９００には、９つの波形「Ａ」〜「Ｆ」および「Ｂ’」〜「Ｅ’」が示されており、縦軸は電圧を表し、横軸は時間を表している。これらのそれぞれの波形は、図２に示すバッファ内の地点「Ａ」〜「Ｆ」および「Ｂ’」〜「Ｅ’」に存在する信号を表している。具体的には、「Ａ」は入力１１２であり、「Ｆ」は出力１１７であり、「Ｂ」はリセット生成器１３０からのリセット信号であり、「Ｃ」および「Ｃ’」はパルス生成器１２０、１４０からのパルスであり、「Ｄ」および「Ｄ’」はパルスループ生成器１２２、１４５内の小さなインバータ２１０、２５０からの出力であり、「Ｅ」および「Ｅ’」はパルス生成器１２０、１５０の第２入力１３７、１５７である。
【００４０】
図１４は、バッファ２００の動作に関連するプロセスフローであり、以下、図１３と共に説明する。タイミング図９００には、時間軸上の３つの時点９０７（１）、９０７（２）、９０７（３）が示されており、これらはバッファの安定した状態を表している。この安定した状態は、全ての内部遷移が終了し、パルスが停止し、且つ、出力１１７がバッファ２８５によって保持されている場合に発生する。時点９０７（１）において、バッファの出力は、信号「Ｆ」に示されているように論理「０」である。これは、論理「０」である入力信号「Ａ」に対応している。リセット信号「Ｂ」も入力信号「Ａ」を反映しており、立ち上がりエッジパルスリセット１２５をトリガしてＮＡＮＤゲート２０５の第２入力「Ｅ」に論理「１」をアサートする。この結果、入力「Ａ」の立ち上がりエッジ遷移に応答するべくＮＡＮＤゲート２０５の準備が整う。さらに、「Ｃ」は、立ち上がりエッジパルスがオン状態ではないことを示す論理「１」である。立ち上がりエッジパルスは、アクティブロー（ａｃｔｉｖｅ−ｌｏｗ：オン状態−低レベル）であるＰＦＥＴ２７５に供給されるため、アクティブローである。同様に、「Ｃ’」は、アクティブハイ（ａｃｔｉｖｅ−ｈｉｇｈ：オン状態−高レベル）の立ち下がりエッジパルスがオン状態ではないことを示す論理「０」である。「Ｄ」は、「Ｃ」を反転させ、従って、ＮＦＥＴ２１５をターンオフした論理「０」である。同様に、「Ｄ’」は「Ｃ’」を反転させ、ＰＦＥＴ２５５をターンオフさせた論理「１」である。ＮＯＲ２４５の第２入力「Ｅ’」も高レベルに保持されており、ＮＯＲ２４５を効果的にターンオフすることに留意されたい。「Ｅ’」は、立ち下がりエッジループ保持器回路１５５によって高レベルに保持されている。また、「Ｂ」および「Ｄ’」の両方がそれぞれのＦＥＴ２５５および２７０をターンオフしていることにも留意されたい。
【００４１】
「Ａ」における立ち上がりエッジ遷移９１０によって、第１回路のオン状態がトリガされる９４７。前述のように、第１回路は入力１１２における立ち上がりエッジに反応する。遷移９１０により、ＮＡＮＤ２０５は、「Ｃ」に論理「０」を生成する９５２。そして、「Ｃ」は、ＰＦＥＴ２７５がオン状態であり「Ｆ」をプルアップするため、「Ｆ」を高レベルに駆動する９５４。パルスは、小さなインバータ２１０を通過し９５６、論理「１」になってＮＦＥＴ２１５をスイッチオンする。
【００４２】
ＮＡＮＤゲート２０５の第２入力「Ｅ」は、「Ｄ」における遷移に従って低レベルになる。「Ｅ」は、ＮＦＥＴ２１５のレイテンシーによって遅延する。同様に、「Ｅ’」は、リセット生成器１３０が「Ｂ」を高レベルに設定しＮＦＥＴ２７０を切り替えて「Ｅ’」を論理「０」に駆動するため、低レベルになる。この結果、後続の立ち下がりエッジ遷移９２０用にＮＯＲゲート２４５がリセットされる９６２。「Ｅ」が低レベルになると、ＮＡＮＤゲート２０５は、「Ｃ」を再度高レベルに駆動することによってパルスを遮断する。インバータ２１０およびＮＦＥＴ２１５に関連する遅延によって、「Ｃ」のパルス幅が決定されることを認識されたい。「Ｃ」が高レベルに駆動される時点まで、「Ｂ」の信号は、バッファ２８５に伝播して出力「Ｆ」を入力「Ａ」と同一に維持する。この結果、出力「Ｆ」上にトライステート状態を引き起こすことなく、高レベルになった「Ｃ」に応答してＰＦＥＴ２７５がターンオフされる９６０。バッファ２８５があまりに低速の場合には、ＰＦＥＴ２７５がスイッチオフすると９６０、バッファは、新しい入力が伝播するまで以前の立ち下がりエッジ動作の継続として論理「０」をアサートし、この結果、出力「Ｆ」の不適切な遷移が発生する。
【００４３】
「Ｃ」における変化もインバータ２１０に伝播して「Ｄ」を低レベルに駆動し、この結果、ＮＦＥＴ２１５が遮断される。しかしながら、「Ｅ」は、立ち上がりエッジループ保持器回路１３５が論理「０」を維持するために低レベルに維持される。「Ｅ’」は、立ち下がりエッジパルスリセット１５０によって継続的に駆動されなければならない。ここまで動作した時点で、バッファは、第２の安定状態である時点９０７（２）に到達しており、この状態は、立ち下がりエッジ遷移９２０で「Ａ」が低レベルに遷移する９４９まで続く。上述の説明から、立ち下がりエッジパルス信号の生成を開始し９６４、「Ｆ」に低レベルを出力させ９６６、立ち下がりエッジループ生成器１４５によって立ち下がりエッジパルス信号を遅延させ９６８、立ち下がりエッジパルス信号の生成を終了させ９７０、ＮＦＥＴ２８０の出力をターンオフし９７２、立ち上がりエッジパルス生成器をリセットする９７４という、立ち下がりエッジが第２回路をトリガする９４９方法についても認識されるであろう。
【００４４】
なお、保持器回路１３５の構造は、「Ｅ」に論理「０」を維持するだけのものであり、パルスリセット１２５が「Ｅ」を高レベルに駆動すると、完全に遮断されることに留意されたい。同様に、立ち下がりエッジループ保持器回路１５５は、「Ｅ’」を論理「１」に維持するのみであり、立ち下がりエッジパルスリセット１５０が「Ｅ’」を論理「０」に設定すると、遮断される。他の実施例においては、それぞれのＦＥＴ２２５、２６５を小さなインバータに置換することによって両保持器回路１３５、１５５を構築することが可能である。インバータによってＦＥＴを置換することにより、保持器回路が論理「１」または論理「０」を維持することが可能になり、「Ａ」から「Ｂ」への遷移に必要な遅延が縮小する。ただし、この置換の結果、バッファの消費電力とサイズが増大する。
【００４５】
図３は、本発明によるレベルイン／レベルアウトバッファ３００の概略図を示している。このバッファ３００は、図２に示すバッファ２００のトランジスタの詳細を示すものである。ＮＡＮＤゲート２０５およびＮＯＲゲート２４５がＦＥＴの集合として表されている。具体的に、ＮＡＮＤゲート２０５は、ゲートが入力１１２に接続された第１ＮＦＥＴ２０５（３）を有している。ドレインは第２ＮＦＥＴ２０５（４）のソースに接続されており、ソースは第１ＰＦＥＴ２０５（１）のドレインに接続されている。ＮＦＥＴ２０５（３）のソースからは、ＮＡＮＤゲート２０５の出力パルスも供給されている。第２ＮＦＥＴ２０５（４）は、ループ保持器１３５、パルスリセット１２５、および、パルスループ生成器１２２から「Ｅ」をゲートに受信しており、ドレインは接地されている。第１ＰＦＥＴ２０５（１）は、ゲートが「Ｅ」に接続されており、ソースは論理「１」に接続されている。最後に、ＮＡＮＤゲート２０５には、第２ＰＦＥＴ２０５（２）も含まれる。ＰＦＥＴ２０５（２）のソースは論理「１」に接続されており、ドレインはＮＦＥＴ２０５（３）のソースに接続され、ゲートは入力１１２に接続されている。これらの４つのＦＥＴ２０５（１）〜２０５（４）は、従来の方法によって協働しＮＡＮＤ論理機能を提供している。動作シーケンスのため、ＰＦＥＴ２０５（２）は「Ｃ」を高レベルに切り替えない。この代わりに、「Ｃ」は、ＰＦＥＴ２０５（１）によって高レベルに切り替えられる。ＰＦＥＴ２０５（２）は、入力１１２に雑音余裕を提供するものであり、ＮＦＥＴ２０５（３）、２０５（４）の組み合わせに対するＰＦＥＴ２０５（２）の比率によってスイッチングのしきい値、従ってＮＡＮＤ２０５の雑音余裕が設定される。他の実施例においては、ＰＦＥＴ２０５（２）を省略することも可能である。この結果、「Ａ」から「Ｃ」への遅延が改善されるが、入力１１２の雑音余裕は低下する。
【００４６】
同様に、ＮＯＲゲート２４５は、ゲートが入力１１２に接続された第１ＰＦＥＴ２４５（２）を有している。ソースは第２ＰＦＥＴ２４５（１）のドレインに接続されており、ドレインは第１ＮＦＥＴ２４５（３）のソースに接続されている。ＰＦＥＴ２４５（２）のドレインからは、ＮＯＲゲート２４５の出力パルスも供給されている。第２ＰＦＥＴ２４５（１）は、ループ保持器１５５、パルスリセット１５０、および、パルスループ生成器１４５から「Ｅ’」をゲートに受信しており、ソースは論理「１」を表す電源に接続されている。第１ＮＦＥＴ２４５（３）は、ゲートが「Ｅ’」に接続されており、ドレインは接地に接続されている。最後に、ＮＯＲゲート２４５には、第２ＮＦＥＴ２０５（４）も含まれる。ＰＦＥＴ２０５（２）のドレインは接地されており、ソースはＰＦＥＴ２４５（１）のドレインに接続され、ゲートは入力１１２に接続されている。これらの４つのＦＥＴ２４５（１）〜２４５（４）は、従来の方法によって協働しＮＯＲ論理機能を提供している。動作シーケンスのため、ＮＦＥＴ２４５（４）は「Ｃ」を高レベルに切り替えない。この代わりに、これはＮＦＥＴ２４５（３）によって行われる。ＮＦＥＴ２４５（４）は、入力１１２に雑音余裕を提供するものであり、ＰＦＥＴ２４５（１）、２４５（２）の組み合わせに対するＮＦＥＴ２４５（４）の比率によってスイッチングのしきい値、従って、ＮＯＲ２４５の雑音余裕が設定される。他の実施例においては、ＮＦＥＴ２４５（４）を省略することも可能である。この結果、「Ａ」から「Ｃ’」への遅延が改善されるが、入力１１２の雑音余裕は低下する。
【００４７】
バッファ３００には、立ち上がりエッジパルスループ経路内に２つのさらなる小さなインバータ２１０（１）、２１０（２）が含まれている。これらは、互いに直列に接続され、インバータ２１０の出力とＮＦＥＴ２１５のゲート間に挿入されている。これら２つのインバータ２１０（１）、２１０（２）は、小利得増幅器および遅延デバイスとして機能している。従って、「Ｄ」は、ＮＦＥＴ２１５に到達する前にさらに遅延することになる。ＮＦＥＴ２１５は、インバータ２１０（２）の改善された遷移時間によって高速の遷移を有するようになるが、全体としての効果は、ＮＦＥＴ２１５の遷移時間を遅延させることにある。この結果、ＰＦＥＴ２７５によって出力１１７に印加されるパルス幅が大きくなる。同様に２つのさらなるインバータ２５０（１）および２５０（２）が同じようにインバータ２５０とＰＦＥＴ２５５間の立ち下がりエッジパルスループラインに挿入されている。これらループにおけるパルス幅の拡大により、入力１１２の低速の遷移時間と個別トランジスタのパラメータの大きなプロセス変動に対する安定した回路の動作が可能となる。
【００４８】
バッファ３００では、有利なことに、第１回路または第２回路のクリティカルパスに存在するデバイスの数を最小化している。さらに、バッファ３００において、クリティカルパス内の全てのデバイスは「大きく」且つ高速であり、残りのデバイスは小さく、従って、低速になっている。一実施例においては、最良の性能を発揮するべく全てのトランジスタが最小限のチャネル長を有することを前提にしている。「大きい」および「小さい」という用語は、トランジスタのチャネル幅を意味するものである。トランジスタの電流容量はこの幅に比例している。この趣旨で、「大きい」という用語は、入力１１２を駆動するインピーダンスまたは出力１１７上の負荷のインピーダンスに類似のインピーダンスを提供するチャネル幅を有するデバイスを意味している。このインピーダンス整合により、クリティカルパス上の遅延が最小限のものになる。これとは対照的に、「小さい」という用語は、クリティカルパスのトランジスタよりも格段に小さな幅を意味している。従って、「小さな」トランジスタによって生成されるクリティカルパス上の寄生容量負荷のクリティカルパスの遅延に対する影響は小さなものである。クリティカルパスに大きなデバイスを提供することによって、バッファ３００は、入力１１２のデータにおける遷移に迅速に応答することができる。
【００４９】
立ち上がり遷移の場合のクリティカルパスは、以下の通りである。経路は、入力１１２から始まりＮＦＥＴ２０５（３）に伝播する。クリティカルパス上の残りのデバイスは、出力段におけるＰＦＥＴ２７５のみであり、これが出力１１７を高レベルに駆動する。図１３を参照して前述したように、ＮＡＮＤゲート２０５の一部であるＮＦＥＴ２０５（３）とＰＦＥＴ２７５は、いずれも遷移期間の開始部分においてのみスイッチオンされる。従って、これらのそれぞれは、遷移に迅速に応答するべく大きくなっているが、その後、電力を節約すると共にクローバ電流と寄生負荷による雑音と遅延を防止するべく、これらはターンオフされる。
【００５０】
第２回路にも同様のクリティカルパスが存在しており、この場合には、入力１１２はＰＦＥＴ２４５（２）とＮＦＥＴ２８０を通って伝播する。第１および第２回路内の残りのデバイスは「小さい」ものであり、高速の反応時間または大量の電力を必要とはしていない。従って、クリティカルパスに大きなデバイスを使用し、残りの回路に小さなデバイスを使用することにより、バッファ３００は、電力消費とサイズにおける経済性を維持しつつ、立ち上がりまたは立ち下がりエッジに非常に迅速に反応する能力を維持しているのである。
【００５１】
クリティカルパス上の大きな素子に加え、ＮＦＥＴ２０５（４）およびＰＦＥＴ２４５（１）も大きく設計されている。図２に示されているように、ＮＡＮＤゲート２０５はＮ適合するべく設計されており、従って、立ち下がりエッジよりも立ち上がりエッジに対する応答性が高くなっている。ＮＦＥＴ２０５（４）は、第２回路の動作期間中にパルスリセット１２５から論理「１」を受信する。ＮＦＥＴ２０５（４）をＮＦＥＴ２０５（３）と同程度に大きくすることにより、ＮＦＥＴ２０５（３）のゲート上の立ち上がり遷移に対するＮＡＮＤゲート２０５の応答が高速になる。同様の理由により、ＮＯＲゲート２４５内のＰＦＥＴ２４５（１）も、ＰＦＥＴ２４５（２）のゲート上の立ち下がり遷移に対するＮＯＲゲートの応答を高速にするべく大きく設計されている。なお、前述のように、ＰＦＥＴ２０５（２）およびＮＦＥＴ２４５（４）は、雑音余裕を提供するための小さなトランジスタであり、クリティカルパスのスイッチングの一部を構成するものではない。
【００５２】
図４は、デバイスの合計幅（Ｙ軸上のＷｄｅｖｉｃｅ）、ワイヤの合計長（Ｘ軸上のＬｗｉｒｅ）、および、バッファによる遷移時間面（等傾曲線（ｉｓｏｃｌｉｎｅｓ）で表されている）間の関係を示すグラフである。ワイヤ長は第１矢印４１０の方向に大きくなっており、デバイス幅は第２矢印４２０の方向に大きくなっている。デバイス幅とワイヤ長の変化に応答し、等傾曲線によって表される時間面は、第３矢印４３０の方向に大きくなっている。このグラフからわかるように、ワイヤ長が大きくなるに伴って、通常、レイテンシーも大きくなる。デバイス幅が所与のワイヤ長に対して小さ過ぎる場合には、遷移時間が劇的に大きくなり、このグラフにおいては、この領域が点線４４０で強調表示されている。
【００５３】
この現象は、バッファに過度に重い負荷がかかっているか、或いは、データ入力信号の遷移時間がバッファのパルス幅を超過している場合に常に発生する。バッファに過度な負荷がかかっている場合には（すなわち、ワイヤが長過ぎて、バッファが小さ過ぎる場合には）、バッファの遷移時間が大きくなる。そして、遷移時間が大きくなり過ぎると、出力段のＦＥＴが早期にスイッチオフし、小さなバッファ２８５を介して（存在する場合）出力段に入力信号が伝播するまで出力がトライステートモードに残されることになる。この結果、バッファの内部パルス幅が最長予測入力遷移時間（ｌｏｎｇｅｓｔ　ｅｘｐｅｃｔｅｄ　ｉｎｐｕｔ　ｔｒａｎｓｉｔｉｏｎ　ｔｉｍｅ）を上回る。このようにならないときには、２つの障害モードが生じることになる。図３のように、保持バッファ２８５を有する実施例の場合に生じるのは、周波数障害である。この場合、バッファは最終的に正しい出力状態を実現するが、遅延が格段に長くなる。この結果、予測を下回る低い動作周波数を余儀なくされる。一方、図６、図８および図１０（後で詳細に説明する）のように、出力保持器２８５を使用する実施例の場合には、機能障害が発生し、バッファは最終的に以前の出力状態に戻る。
【００５４】
バッファは、大きなデバイスとして使用した場合にその構造が最も効果を発揮する。電力および速度における利点は、クリティカルパス上の素子を小さなトランジスタで形成すると、その程度が低下する。従って、クリティカルパス以外の素子は、相対的に小さなものにしなければならないが、その場合にも、プロセスによって設定される最小限のデバイスサイズよりも大きなものでなければならない。従って、デバイス全体が小さくなるに従って、大きなデバイスと小さなデバイス間のサイズ比が少する。この結果、小さなデバイスの寄生の影響が顕著になり、全体回路の遅延特性が劣化することになる。
【００５５】
バッファは、大きなデバイスとして最もその効力を発揮するため、ロングワイヤによる通信や大きな増幅度のアプリケーションに最適である。本発明のバッファ２００は、ロングワイヤにおける従来のバッファを直接置換することができる。従来のダブルインバータバッファを同じサイズのＬＩＬＯバッファ２００で置換することにより、電力と速度を大幅に節約することができる。この場合、通常、１３％のレイテンシーの削減と５％の電力効率の向上が得られる。この代わりに、集積回路とロングワイヤルートをＬＩＬＯバッファ２００の速度を十分に活用するべく設計した場合には、従来のバッファに比べ、速度が２３％向上するが、所要電力が１５％増大する。
【００５６】
バッファ２００の動作特性を十分に活用するべく、ＬＩＬＯバッファ２００の最適なサイズと間隔を決定する際に使用可能なワイヤ長とデバイス幅間のトレードオフがいくつか存在する。図５は、ＬＩＬＯバッファの最適なサイズを決定するための好ましい方法を示している。この図５に示すグラフでは、第１矢印４５０に沿ってワイヤ長が大きくなり、第２矢印４６０に沿ってデバイス幅が大きくなっている。図５に示す等傾曲線は、レイテンシー時間面を表している。レイテンシー時間は、等傾曲線の中心において最も小さく、第３矢印４７０に沿って拡大しながら外に向かって広がっている。この等傾曲線に加え、複数の一定のＭｅｒｉｔＲライン４８０（すなわち、領域ライン）が次の式に従ってプロットされている。
【００５７】
ＭｅｒｉｔＲ＝Ｗｄｅｖｉｃｅ／Ｌｗｉｒｅ
所与のレイテンシー等傾曲線における最適点は、等傾曲線に接する「最も小さな」一定のＭｅｒｔＲラインによって見出すことができる。この接点は、ワイヤ長とデバイス幅間の最適なトレードオフを表している。合計領域（すなわち、ＭｅｒｉｔＲ）が所与のレイテンシー等傾曲線について最小化されるこの最小領域基準を利用することにより、バッファ２００は、所与の速度で最小のサイズに最適化され、従来のダブルインバータバッファに比べ、約２３％の速度の向上が得られる。
【００５８】
本発明のこのコンプリメントリセットトポロジーとパルスループは、その他のタイプのバッファを形成するのにも使用可能である。図６および図７は、本発明によるパルスイン／レベルアウト（ＰＩＬＯ：Ｐｕｌｓｅ−Ｉｎ−Ｌｅｖｅｌ−Ｏｕｔ）バッファ５００の概略図およびタイミング図５０１を示している。これら図６および図７には、図２および図１３と同様の方法でＰＩＬＯバッファ５００が示されており、信号を示す「Ａ」〜「Ｆ」および「Ｃ’」〜「Ｅ’」が含まれている。追加の２つの信号「Ａ’」および「Ｂ’」も示されており、「Ａ’」は、２線式パルス通信システム（ｔｗｏ　ｗｉｒｅ　ｐｕｌｓｅ　ｃｏｍｍｕｎｉｃａｔｉｏｎ　ｓｙｓｔｅｍ）によって供給される負の入力に対応している。パルス通信システムにおいては、単一のデータ信号入力１１２が２つのパルス信号１１２（１）および１１２（２）に変換される。パルス信号１１２（１）は、データ入力１１２において立ち上がりエッジが検出された場合に高レベルにパルス化される。そして、パルス信号１１２（２）は、データ入力１１２が立ち下がりエッジを有している場合に低レベルにパルス化される。これらのパルス１１２（１）および１１２（２）のリーディングエッジ（ｌｅａｄｉｎｇ　ｅｄｇｅ）は入力１１２の情報を搬送しており、システムによって使用されるが、トレーリングエッジ（ｔｒａｉｌｉｎｇ　ｅｄｇｅ）は情報を搬送しておらず、システムによって使用されない。パルス通信方式は、それぞれの遷移ごとに別個の信号を維持することにより、それぞれの情報を有する遷移をロングワイヤにおいて可能な限り高速化するのに有用である。この結果、それぞれの通信ラインは、低いクリティカルエッジレイテンシーに適合されたバッファを使用することができる。バッファ５００は、パルス入力「Ａ」および「Ａ’」を受信してレベル出力「Ｆ」を出力する。すなわち、バッファ５００は、データ信号をバッファ処理およびブーストすると共に、「Ａ」および「Ａ’」を単一の出力「Ｆ」に組み合わせることによって信号のパルスからレベル通信システムへの変換をも実行する。
【００５９】
パルス段５１０は、以下の相違点を除き、動作に関して図２に示すパルス段１１０と類似している。まず第１に、リセット信号「Ｂ」が２つの別個の信号「Ｂ」および「Ｂ’」として生成される。これは、「Ａ」およびその相補（コンプリメント）である「Ａ’」が別個に供給されており、直交していないために必要となる。このため、リセット生成器１３０に対する変更が必要であり、リセット生成器には、２つの追加のインバータ２３５’および２４０’が含まれる。これら追加のインバータは直列接続されており、インバータ２３５’の入力は入力１１２（２）から「Ａ’」を受信し、２４０’の出力である「Ｂ’」は、立ち上がりエッジパルスリセット１２５（具体的には、ＰＦＥＴ２３０）用のリセット信号として機能する。インバータ２３５は、入力１１２（１）から「Ａ」の入力を受信するが、この場合には、インバータ２４０の出力は、立ち下がりエッジパルスリセット１５０のＮＦＥＴ２７０用のリセット信号「Ｂ」としてのみ機能する。
【００６０】
リセット方法は、前述のバッファ２００と同一である。パルス段５１０のそれぞれの回路は、コンプリメント回路の動作中にリセットされる。ただし、この場合には、「Ａ」および「Ａ’」はそれぞれパルスの形式であり、前述のループ保持器回路１３５および１５５を前述の単一のトランジスタトポロジーの代わりに一対のインバータから形成しなければならない。具体的に、立ち上がりエッジループ保持器回路はインバータ２２０によって形成され、ＮＦＥＴ２２５がインバータ５２５によって置換されている。この結果、回路保持器１３５は、論理「１」または論理「０」を保持可能になり、オン状態に維持するためのＰＦＥＴ２３０のリセット信号が不要になる。同様に、ＰＦＥＴ２６５がインバータ５６５によって置換されている。「Ａ」および「Ａ’」がパルス化されているため、リセット信号「Ｂ」および「Ｂ’」もパルス化されることになり、これがタイミング図５０１の５８０および５９０に示されている。
【００６１】
パルス段５１０を採用したバッファにおけるトライステート出力を防止するため、出力段１１５のバッファ２８５は、２つのインバータ２８５（１）および２８５（２）によって置換されている。実施例５００では、バッファ２８５が信号を取得する単一入力１１２が存在していないため、代わりに、出力１１７上の保持器回路を利用している。具体的に、インバータ２８５（２）の入力は出力１１７に接続され、インバータ２８５（２）の出力がインバータ２８５（１）の入力に接続されるよう、インバータ２８５（１）および２８５（２）が配列されている。そして、インバータ２８５（１）の出力は、出力１１７に再度接続されている。従って、２つのインバータ２８５（１）および２８５（２）は、ＦＥＴ２７５および２８５によってアサートされた最新の値を維持するべく機能する。インバータ２８５（１）、２８５（２）は、ＦＥＴ２７５、２８０の出力をオーバーライドしないよう、十分に弱いものである。他の実施例においては、バッファ２８５をセット−リセットラッチによって駆動可能であり、このラッチはパルス入力１１２（１）および１１２（２）によって駆動される。
【００６２】
図８および図９は、本発明によるパルスイン／パルスアウト（ＰＩＰＯ：Ｐｕｌｓｅ−Ｉｎ−Ｐｕｌｓｅ−Ｏｕｔ）バッファ６００の概略図およびタイミング図６０１を示している。これら図８および図９には、図６および図７と同様の方法でＰＩＰＯバッファ６００が示されており、信号を示すＡ〜ＦおよびＡ’〜Ｅ’が含まれている。ＰＩＬＯバッファ５００と同様に、ＰＩＰＯバッファ６００は、正および負のパルス信号「Ａ」、「Ａ’」を受信するが、入力信号「Ａ」および「Ａ’」を単一の信号「Ｆ」に組み合わせる代わりに、バッファ６００の場合には、パルスのフォーマットを保持し、それぞれ正および負のパルス入力「Ａ」および「Ａ’」に対応する２つの信号「Ｆ」および「Ｆ’」を出力する。
【００６３】
ＰＩＰＯバッファ６００は、前述の図６に示すＰＩＬＯバッファ５００と同一のパルス段５１０を採用している。ただし、パルス出力「Ｆ」および「Ｆ’」を生成するべく出力段１１５が変更されている。２つの別個の出力「Ｆ」、「Ｆ’」が存在するため、出力段１１５は２つのトランジスタペア６０５、６０７に分かれている。それぞれのトランジスタペアは、図２のＬＩＬＯバッファ２００に関連して説明した出力段１１５と同様に動作する。１つの主要な相違点は、トランジスタペア６０５が大きなＰＦＥＴ２７５を含み、トランジスタペア６０７が大きなＮＦＥＴ２８０を含んでいることであり、これらは、以前の実施例では、レベル出力「Ｆ」を出力すべく一緒に接続されていたものである。
【００６４】
大きなＰＦＥＴ２７５は、この場合にも、第１回路のＮＡＮＤゲート２０５からゲートにパルスを受信し、論理「１」を表す電源にソースが接続されている。このＰＦＥＴ２７５のドレインは、小さなＮＦＥＴ６８０のソースに接続されている。これらＰＦＥＴ２７５とＮＦＥＴ６８０間の接合部は、出力１１７（１）（すなわち、正のパルス出力「Ｆ」）としても機能している。そして、この出力は、第１インバータ２８５（１）および第２インバータ２８５（２）から形成された保持器回路にも接続されている。インバータ２８５（１）は、出力１１７（１）から入力を受信して反転信号をインバータ２８５（２）に供給し、インバータ２８５（２）が再反転信号を出力１１７（１）に再度供給しており、この結果、トランジスタペア６０５がトライステートモードに入った場合に出力が保持される。なお、トランジスタペア６０５がトライステートモードに入る場合の一例がタイミング図６０１のライン６３０によって示されている。
【００６５】
再び、トランジスタペア６０５を参照すると、ＮＦＥＴ６８０のドレインは接地され、ゲートはライン６２０に接続されている。ライン６２０はインバータ２５５に接続され、「Ｃ’」のバッファ処理されたバージョンに対応するパルス信号「ＣＣ’」を受信する。このパルス信号「ＣＣ’」は、正のパルス出力「Ｆ」を遮断する。ただし、エネルギーを節約するため、並びに、パルス通信システムにおいて、正のパルスの立ち下がりエッジは通常使用されないという事実に基づき、ＮＦＥＴ６８０は非常に小さくすることができる。ＮＦＥＴ６８０を小さくすることにより、消費電力が減少し、タイミング図６０１の６４０に示されているように、立ち下がりエッジが大きな遷移時間を有するようになる。しかしながら、前述のように、このシステムは出力「Ｆ」の立ち下がりエッジを使用していないため、低速の立ち下がりエッジ６４０は許容し得る。「Ｃ’」から直接ＮＦＥＴ６８０を駆動すると、クリティカルパスが減速する。ＮＦＥＴ６８０の重要性は高くないため、これに代えて、「Ｃ’」にさらなる負荷を加えることなく「Ｃ’」から生成された「ＣＣ’」によって駆動する。
【００６６】
トランジスタペア６０７も同様に構成される。大きなＮＦＥＴ２８０は、この場合にも、第２回路のＮＯＲゲート２４５からパルスをゲートに受信しており、ドレインは接地されている。そして、ＮＥＦＴ２８０のソースは、小さなＰＦＥＴ６７５のドレインに接続されている。ＮＦＥＴ２８０とＰＦＥＴ６７５間の接合部は、出力１１７（２）（すなわち、負のパルス出力「Ｆ’」）としても機能する。そして、この出力は、第１インバータ２８５（３）および第２インバータ２８５（４）から形成された保持器回路にも接続される。インバータ２８５（３）は、出力１１７（２）から入力を受信して反転信号をインバータ２８５（４）に出力し、インバータ２８５（４）が再反転信号を出力１１７（２）に再度供給しており、この結果、トランジスタペア６０７がトライステートモードに入った場合に出力が保持される。なお、トランジスタペア６０７がトライステートモードに入る場合の一例がタイミング図６０１のライン６５０によって示されている。
【００６７】
再び、トランジスタペア６０７を参照すると、ＰＦＥＴ６７５は、ソースが論理「１」を表す電源に接続されており、ゲートはライン６１０に接続されている。ライン６１０はインバータ２１０に接続されており、「Ｃ」のバッファ処理されたバージョンに対応するパルス信号「ＣＣ」を受信する。このパルス信号「ＣＣ」が負のパルス出力「Ｆ’」を遮断する。ただし、エネルギーを節約するため、並びに、パルス通信システムにおいて、負のパルスの立ち上がりエッジは通常使用しないという事実に基づき、ＰＦＥＴ６７５は非常に小さくすることができる。ＰＦＥＴ６７５を小さくすることにより、消費電力が減少し、タイミング図６０１の６６０に示されているように、立ち上がりエッジが大きな遷移時間を有するようになる。前述のように、このシステムは、出力「Ｆ’」の立ち上がりエッジを使用しないため、低速の立ち上がりエッジ６６０は受容可能である。「Ｃ」から直接ＰＦＥＴ６７５を駆動すると、クリティカルパスが減速する。ＰＦＥＴ６７５の重要性は高くないため、これに代えて、「Ｃ」にさらなる負荷を加えることなく「Ｃ」から生成された「ＣＣ」によって駆動している。
【００６８】
図１０および図１１は、本発明によるレベルイン／パルスアウト（ＬＩＰＯ：Ｌｅｖｅｌ−Ｉｎ−Ｐｕｌｓｅ−Ｏｕｔ）バッファ７００の概略図およびタイミング図を示している。このＬＩＰＯバッファ７００は、ＰＩＬＯバッファ５００と反対の機能を実行する。ＬＩＰＯバッファ７００は、レベル入力「Ａ」を受信し、データを正および負のパルス出力「Ｆ」および「Ｆ’」にそれぞれ分割する。このバッファ７００では、図２に示すパルス段に類似したパルス段の配列を有しており、このパルス段が図８に示す出力段１１５と組み合わせられている。そして、これら２つの段を組み合わせるために小規模な変更も加えられている。図６のＰＩＬＯバッファ５００に関連して説明したように、立ち上がりエッジループ保持器回路１３５と立ち下がりエッジループ保持器回路１５５が変更され、それぞれのＦＥＴ２２５、２６５が第２インバータ５２５、５６５で置換されている。この置換により、保持器回路１３５、１５５は、論理「１」または論理「０」を保持可能であり、オン状態に維持するリセット信号「Ｂ」に依存してはいない。この変更は必要なものではないが、図２で説明した構造に対する代替案として提示したものである。パルス段１１５に対する第２の小規模な変更には、図８で説明したライン６１０および６２０の追加が含まれている。これらのラインは、出力段が別個の正および負のパルス出力「Ｆ」および「Ｆ’」を生成できるようにするべく、含まれているものである。
【００６９】
前述のように、本発明は、速度、効率およびロングワイヤ距離を処理する能力を必要とするアプリケーションに適している。マイクロプロセッサの内部では、これは、通常、信号分配グリッドに相当する。これらのバッファは、高速であると共に同期動作を必要としないため、有利なことに、集積回路内のクロックスキューを軽減しつつクロックの分配を高速化するのに使用するか、或いは、キャッシュメモリのアクセス時間を減少させるのに使用することができる（すなわち、Ｌ２ルートやＬ３ルートといったワイヤ）。さらに、このバッファは、有利なことに、その大きな増幅度を使用して位相ロックループ（ＰＬＬ）出力を駆動し、オフチップドライバ（ＯＣＤ）、増幅器およびその他の大きな負荷を構築することができる。
【００７０】
図１２は、本発明の様々な実施例を利用するクロック分配システム８００の概略ブロック図を示している。分配システム８００は、ＰＬＬクロック８１０信号を受信し、この信号を複数のブランチ８２０に分配して最終的にクロック信号をクロック負荷８３０に供給するシステムを提供する。標準的なクロック分配システムの場合、システムは、大きな増幅度を必要とするマルチデバイスファンアウト並びにチップ間のロングワイヤルートに対処できなければならない。類似のクロック分配システム関する詳細な説明は、２００１年１２月２８日付けで出願された「低レイテンシーのクロック分配（Ｌｏｗ　Ｌａｔｅｎｃｙ　Ｃｌｏｃｋ　Ｄｉｓｔｒｉｂｕｔｉｏｎ）」という名称のロバートＰ．マスレイド（Ｒｏｂｅｒｔ　Ｐ．　Ｍａｓｌｅｉｄ）による米国特許出願第１０／０４０，７５０号（日本国特開２００３−１２２４４６号公報に対応）の明細書に示されており、この引用によってその全てが本明細書に包含される。図１２には、レベルおよびパルス通信が本発明によってどのように１つの分配システムに統合されるのかについても示されている。いくつかの段はレベル信号であってよく、その他はパルス信号であってよい。パルス段では、本発明のバッファ、或いは、必要に応じてまたはサイズおよび電力の制約に基づいて適合されたインバータを使用することができる。
【００７１】
ＰＬＬクロック８１０からのクロック信号は、ＬＩＰＯバッファ７００によって受信される。そして、ＬＩＰＯバッファ７００は、このクロック信号に対応する正および負のパルス信号を出力する。正のパルス信号は交互に適合されたインバータを有する適合増幅器８４０に出力される。図示のように、この適合増幅器８４０は、立ち上がりエッジに適合されたもの８４６および立ち下がりエッジに適合されたもの８４２の２つの適合インバータを含んでいる。付加されている抵抗器およびコンデンサ（例えば、８４８）は、インバータ間の配線の影響を表すものである。
【００７２】
適合インバータ８４０は、非反転クロック信号をＰＩＰＯバッファ６００に供給する。このＰＩＰＯバッファ６００は、その他のクロック負荷および増幅器への分配グリッドブランチ８２０の前に配置されている。それぞれのブランチごとに、ＰＩＰＯバッファ６００は、正のパルス信号を第２適合増幅器８４５に供給するが、この増幅器は増幅器８４０と同様に形成されている。第２適合増幅器８４５は、正のパルス信号をＰＩＬＯバッファ５００に供給する。類似の方法で、ＬＩＰＯバッファ７００からの負のパルス信号は、第３適合増幅器８５０を通過し、ＰＩＰＯバッファ６００および最後の第４適合増幅器８５５を通過し、ＰＩＬＯバッファ５００に到達する。ＰＩＬＯバッファ５００は、適合増幅器８４５および８５５から正および負のパルスを受信し、この信号をブーストしてレベル信号に組み合わせる。そして、この信号がクロック負荷８３０に供給される。
【００７３】
従って、コンプリメントリセットバッファは、長いライン上で使用される従来のバッファと比べ、電力を節約しつつ反復データにおける高速の遷移と低レイテンシーを提供する。コンプリメントリセットバッファにおいて、有利なことに、パルス生成器のそれぞれの出力から生成されたパルスループを使用して関連するパルス出力を終了させている。この結果、このバッファは、低速遷移の処理を実現すると共に、迅速な応答時間をも実現している。さらに、それぞれのパルス生成器は、パルス生成器が接続されているデータエッジのコンプリメントによってリセットされている。データコンプリメントを使用してそれぞれの回路をリセットすることにより、外部制御を必要としないバッファの動作を可能にしている。このバッファは、周囲の回路要件に応じて、ＬＩＬＯ、ＰＩＬＯ、ＬＩＰＯ、またはＰＩＰＯとして形成することができる。最後に、様々な構成の１つまたは複数のバッファを利用し、システムのいくつかの段においてはレベル信号を利用しその他の段においてはパルス信号を利用するデータ伝送システムを構築することができる。
【００７４】
（付記１）　入力信号を受信し出力信号を供給するバッファ回路であって、
前記入力信号を受信するべく接続され、前記入力信号の第１遷移エッジに応答して第１パルスを生成するように構成された第１パルス生成器と、
前記第１パルス生成器から前記第１パルスを受信するべく接続され、前記第１パルスに応答して前記第１パルス生成器をオフ状態にする第１パルスループ信号を生成するように構成された第１パルスループ生成器と、
前記入力信号を受信するべく接続され、前記入力信号の第２遷移エッジに応答して第２パルスを生成するように構成された第２パルス生成器と、
前記第２パルス生成器から前記第２パルスを受信するべく接続され、前記第２パルスに応答して前記第２パルス生成器をオフ状態にする第２パルスループ信号を生成するように構成された第２パルスループ生成器と、
前記第１および第２パルスを受信するべく接続され、前記バッファ回路の出力信号として、前記第１パルスの持続時間において第１論理値の出力を、前記第２パルスの持続時間において第２論理値の出力を生成するように構成された出力段と、を備えることを特徴とするバッファ回路。
【００７５】
（付記２）　付記１に記載のバッファ回路において、さらに、
前記第１パルスループ生成器と前記第１パルス生成器間の前記第１パルスループ信号を傍受するべく接続され、前記第１パルスループ信号の受信に応答して前記第１パルス生成器をオフ状態にし、これによって、後続のパルスループ信号が前記第１パルス生成器に到達することを阻止するように構成された第１ループ保持器回路と、
前記入力信号を受信し前記入力信号の立ち下がりエッジに応答して第１リセット信号を出力するべく接続されたリセット生成器と、
前記リセット生成器から前記第１リセット信号を受信し、この前記第１ループ保持器回路をオフ状態にするべく構成されたリセット信号に応答し、前記入力信号における後続の立ち上がりエッジに応答するように前記第１パルス生成器をリセットするべく接続された第１パルスリセットと、を備えることを特徴とするバッファ回路。
【００７６】
（付記３）　付記１に記載のバッファ回路において、さらに、
前記第２パルスループ生成器から前記第２パルスループ信号を受信するべく接続され、前記第２パルスループ信号の受信に応答して前記第２パルス生成器をオフ状態にし、これによって、後続のパルスループが前記第２パルス生成器に到達することを阻止するように構成された第２ループ保持器回路と、
前記入力信号を受信し前記入力信号の立ち上がりエッジに応答して第２リセット信号を出力するべく接続されたリセット生成器と、
前記リセット生成器から前記第２リセット信号を受信し、この前記第２ループ保持器回路をオフ状態にするべく構成されたリセット信号に応答し、前記入力信号における後続の立ち下がりエッジに応答するように前記第２パルス生成器をリセットするべく接続された第２パルスリセットと、を備えることを特徴とするバッファ回路。
【００７７】
（付記４）　付記１に記載のバッファ回路において、前記出力段は、前記第１および第２パルス間で前記出力信号を一定に保持するべく構成された保持器回路を備えることを特徴とするバッファ回路。
【００７８】
（付記５）　付記１に記載のバッファ回路において、前記第１および第２パルス生成器並びに前記出力段は、大きなデバイスとなるように構成されていることを特徴とするバッファ回路。
【００７９】
（付記６）　付記１に記載のバッファ回路において、前記第１パルスの幅は、前記第１パルスを生成する前記第１パルス生成器と前記第１パルスループ信号を生成する前記第１パルスループ生成器間の遅延量によって決定されることを特徴とするバッファ回路。
【００８０】
（付記７）　付記１に記載のバッファ回路において、前記第２パルスの幅は、前記第２パルスを生成する前記第２パルス生成器と前記第２パルスループ信号を生成する前記第２パルスループ生成器間の遅延量によって決定されることを特徴とするバッファ回路。
【００８１】
（付記８）　付記１に記載のバッファ回路において、前記第１および第２パルス生成器は前記入力信号からレベル信号を受信するべく構成され、前記出力段は前記出力としてレベル信号を生成するべく構成されていることを特徴とするバッファ回路。
【００８２】
（付記９）　付記１に記載のバッファ回路において、
前記入力信号は、正のパルス入力と負のパルス入力を備え、
前記第１パルス生成器は、前記正のパルス入力を受信するべく構成されており、
前記第２パルス生成器は、前記負のパルス入力を受信するべく構成されており、且つ、
前記出力段は、前記出力信号としてレベル信号を生成するべく構成されていることを特徴とするバッファ回路。
【００８３】
（付記１０）　付記１に記載のバッファ回路において、
前記入力信号は、正のパルス入力と負のパルス入力を備え、
前記第１パルス生成器は、前記正のパルス入力を受信するべく構成されており、
前記第２パルス生成器は、前記負のパルス入力を受信するべく構成されており、且つ、
前記出力段は、前記正のパルス入力に応答して正のパルス出力を生成し、前記負のパルス入力に応答して負のパルス出力を生成するべく構成されていることを特徴とするバッファ回路。
【００８４】
（付記１１）　付記１に記載のバッファ回路において、
前記第１および第２パルス生成器は、前記入力信号からレベル信号を受信するべく構成されており、且つ、
前記出力段は、前記入力信号における立ち上がりエッジに応答して正のパルス出力を生成し、前記入力信号における立ち下がりエッジに応答して負のパルス出力を生成するべく構成されていることを特徴とするバッファ回路。
【００８５】
（付記１２）　付記１に記載のバッファ回路において、前記バッファ回路は、第１データ分配回路から前記入力信号を受信し、前記出力信号を第２データ分配回路に供給することを特徴とするバッファ回路。
【００８６】
（付記１３）　付記１２に記載のバッファ回路において、前記第１データ分配システムは、レベル信号クロック分配システムを備え、前記入力信号はレベル入力であることを特徴とするバッファ回路。
【００８７】
（付記１４）　付記１２に記載のバッファ回路において、前記第２データ分配システムは、レベル信号クロック分配システムを備え、前記出力信号はレベル入力であることを特徴とするバッファ回路。
【００８８】
（付記１５）　付記１２に記載のバッファ回路において、前記第１データ分配システムは、パルス信号クロック分配システムを備え、前記入力信号はパルス入力であることを特徴とするバッファ回路。
【００８９】
（付記１６）　付記１２に記載のバッファ回路において、前記第２データ分配システムは、パルス信号クロック分配システムを備え、前記出力信号はパルス入力であることを特徴とするバッファ回路。
【００９０】
（付記１７）　付記１２に記載のバッファ回路において、前記データ分配システムは、キャッシュメモリルートを備えることを特徴とするバッファ回路。
【００９１】
（付記１８）　付記１７に記載のバッファ回路において、前記キャッシュメモリルートは、レベル２キャッシュルートまたはレベル３キャッシュルートで構成されることを特徴とするバッファ回路。
【００９２】
（付記１９）　バッファ回路において、
入力信号を受信する段階と、
前記入力信号における遷移に応答してパルス信号をターンオンする段階と、
前記パルス信号に応答して信号を生成する段階と、
前記パルス信号を遅延させて遅延パルス信号を生成する段階と、
前記遅延パルス信号に応答して前記パルス信号をターンオフする段階と、を備えることを特徴とする方法。
【００９３】
（付記２０）　付記１９に記載の方法において、さらに、
前記入力信号におけるコンプリメント遷移に応答し、前記方法の実行を反復するべく前記バッファ回路をリセットする段階を備えることを特徴とする方法。
【００９４】
（付記２１）　付記１９に記載の方法において、さらに、
前記入力信号におけるコンプリメント遷移に応答して第２パルス信号をターンオンする段階と、
前記第２パルス信号に応答して信号を生成する段階と、
前記第２パルス信号を遅延させて第２遅延パルス信号を生成する段階と、
前記第２遅延パルス信号に応答して前記第２パルス信号をターンオフする段階と、を備えることを特徴とする方法。
【００９５】
（付記２２）　付記１９に記載の方法において、前記遅延段階の持続時間によって前記第１パルス信号の幅が決定されることを特徴とする方法。
【００９６】
（付記２３）　付記２１に記載の方法において、前記第２パルス信号を遅延させる段階の持続時間によって前記第２パルス信号の幅が決定されることを特徴とする方法。
【００９７】
（付記２４）　入力信号を受信し出力信号を供給するバッファ回路であって、前記入力信号を受信するべく接続され、前記入力信号における立ち上がりエッジに応答して立ち上がりエッジパルスを生成し、前記立ち上がりエッジパルスの遅延バージョンを受信し、前記遅延立ち上がりエッジパルスに応答して前記立ち上がりエッジパルスを終了させるように構成された立ち上がりエッジパルス生成器と、
前記入力信号を受信するべく接続され、前記入力信号における立ち下がりエッジに応答して立ち下がりエッジパルスを生成し、前記立ち下がりエッジパルスの遅延バージョンを受信し、前記遅延立ち下がりエッジパルスに応答して前記立ち下がりエッジパルスを終了させるように構成された立ち下がりエッジパルス生成器と、
前記立ち上がりエッジパルスおよび前記立ち下がりエッジパルスを受信するべく接続され、前記バッファ回路からの前記出力信号として、前記第１パルスの持続時間において第１論理値を、前記第２パルスの持続時間において第２論理値を出力するように構成された出力段と、を備えることを特徴とするバッファ回路。
【００９８】
（付記２５）　付記２４に記載のバッファ回路において、さらに、
前記入力信号を受信するべく接続され、前記入力信号における立ち下がりエッジに応答して前記立ち上がりエッジパルス生成器を有効にする立ち上がりエッジリセット信号を生成するように構成され、前記入力信号における立ち上がりエッジに応答して前記立ち下がりエッジパルス生成器を有効にする立ち下がりエッジリセット信号を生成するように構成されたリセット生成器を備えることを特徴とするバッファ回路。
【００９９】
（付記２６）　付記２５に記載のバッファ回路において、さらに、
前記立ち上がりエッジパルス生成器から前記立ち上がりエッジパルスを受信するべく接続され、遅延した立ち上がりエッジパルスを生成するように構成された立ち上がりエッジパルスループ生成器と、
前記遅延立ち上がりエッジパルスを受信するべく接続され、前記立ち上がりエッジパルスを阻止し前記立ち上がりエッジパルス生成器を無効にするように構成された立ち上がりエッジループ保持器回路と、
前記立ち上がりエッジリセット信号を受信するべく接続され、前記立ち上がりエッジリセット信号に応答して前記立ち上がりエッジループ保持器回路を無効にし前記立ち上がりエッジパルス生成器を再度有効にするように構成された立ち上がりエッジパルスリセットと、を備えることを特徴とするバッファ回路。
【０１００】
（付記２７）　付記２５に記載のバッファ回路において、さらに、
前記立ち下がりエッジパルス生成器から前記立ち下がりエッジパルスを受信するべく接続され、遅延した立ち下がりエッジパルスを生成するように構成された立ち下がりエッジパルスループ生成器と、
前記遅延した立ち下がりエッジパルスを受信するべく接続され、前記立ち下がりエッジパルスを阻止し前記立ち下がりエッジパルス生成器を無効にするように構成された立ち下がりエッジループ保持器回路と、
前記立ち下がりエッジリセット信号を受信するべく接続され、前記立ち下がりエッジリセット信号に応答して前記立ち下がりエッジループ保持器回路を無効にし前記立ち下がりエッジパルス生成器を再度有効にするように構成された立ち下がりエッジパルスリセットと、を備えることを特徴とするバッファ回路。
【０１０１】
（付記２８）　付記２４に記載のバッファ回路において、前記出力段は、前記立ち上がりエッジパルスと前記立ち下がりエッジパルス間で前記出力信号を一定に保持するように構成された保持器回路を備えることを特徴とするバッファ回路。
【０１０２】
（付記２９）　付記２４に記載のバッファ回路において、前記立ち上がりエッジパルス生成器、前記立ち下がりエッジパルス生成器および前記出力段は、大きなデバイスになるように構成されたことを特徴とするバッファ回路。
【０１０３】
（付記３０）　付記２６に記載のバッファ回路において、前記立ち上がりエッジパルスの幅は、前記立ち上がりエッジパルスを生成する前記立ち上がりエッジパルス生成器と前記遅延立ち上がりエッジパルス信号を生成する前記立ち上がりエッジパルスループ生成器間の遅延量によって決定されることを特徴とするバッファ回路。
【０１０４】
（付記３１）　付記２７に記載のバッファ回路において、前記第２パルスの幅は、前記立ち下がりエッジパルスを生成する前記立ち下がりエッジパルス生成器と前記遅延立ち下がりエッジパルス信号を生成する前記立ち下がりエッジパルスループ生成器間の遅延量によって決定されることを特徴とするバッファ回路。
【０１０５】
（付記３２）　付記２４に記載のバッファ回路において、前記立ち上がりエッジパルス生成器および前記立ち下がりエッジパルス生成器は、前記入力信号からレベル信号を受信するように構成されており、前記出力段は、前記出力信号としてレベル信号を生成するように構成されていることを特徴とするバッファ回路。
【０１０６】
（付記３３）　付記２４に記載のバッファ回路において、
前記入力信号は、正のパルス入力と負のパルス入力を備え、
前記立ち上がりエッジパルス生成器は、前記正のパルス入力を受信するべく構成されており、
前記立ち下がりエッジパルス生成器は、前記負のパルス入力を受信するべく構成されており、且つ、
前記出力段は、前記出力信号としてレベル信号を生成するべく構成されていることを特徴とするバッファ回路。
【０１０７】
（付記３４）　付記２４に記載のバッファ回路において、
前記入力信号は、正のパルス入力と負のパルス入力を備え、
前記立ち上がりエッジパルス生成器は、前記正のパルス入力を受信するべく構成されており、
前記立ち下がりエッジパルス生成器は、前記負のパルス入力を受信するべく構成されており、且つ、
前記出力段は、前記正のパルス入力に応答して正のパルス出力を生成し、前記負のパルス入力に応答して負のパルス出力を生成するように構成されていることを特徴とするバッファ回路。
【０１０８】
（付記３５）　付記２４に記載のバッファ回路において、
前記立ち上がりエッジパルス生成器および前記立ち下がりエッジパルス生成器は、前記入力信号からレベル信号を受信するように構成されており、且つ、
前記出力段は、前記入力信号における立ち上がりエッジに応答して正のパルス出力を生成し、前記入力信号における立ち下がりエッジに応答して負のパルス出力を生成するようように構成されていることを特徴とするバッファ回路。
【０１０９】
（付記３６）　付記２４に記載のバッファ回路において、前記バッファ回路は、第１データ分配回路から前記入力信号を受信し、前記出力信号を第２データ分配回路に供給する付記２４記載のバッファ回路。
【０１１０】
（付記３７）　付記３６に記載のバッファ回路において、前記第１データ分配システムは、レベル信号クロック分配システムを備え、前記入力信号はレベル入力であることを特徴とするバッファ回路。
【０１１１】
（付記３８）　付記３６に記載のバッファ回路において、前記第２データ分配システムは、レベル信号クロック分配システムを備え、前記出力信号はレベル入力であることを特徴とするバッファ回路。
【０１１２】
（付記３９）　付記３６に記載のバッファ回路において、前記第１データ分配システムは、パルス信号クロック分配システムを備え、前記入力信号はパルス入力であることを特徴とするバッファ回路。
【０１１３】
（付記４０）　付記３６に記載のバッファ回路において、前記第２データ分配システムは、パルス信号クロック分配システムを備え、前記出力信号はパルス入力であることを特徴とするバッファ回路。
【０１１４】
（付記４１）　付記３６に記載のバッファ回路において、前記データ分配システムは、キャッシュメモリルートを備えることを特徴とするバッファ回路。
【０１１５】
（付記４２）　付記４１に記載のバッファ回路において、前記キャッシュメモリルートは、レベル２キャッシュルートまたはレベル３キャッシュルートで構成されることを特徴とするバッファ回路。
【０１１６】
（付記４３）　入力信号を受信する入力手段と、
前記入力信号における遷移に応答してパルス信号をターンオンするパルス生成手段と、
前記パルス信号に応答して信号を出力する出力手段と、
前記パルス信号を遅延させて遅延パルス信号を生成する遅延手段と、
前記遅延パルス信号に応答して前記パルス生成手段をターンオフするループ手段と、を備えることを特徴とするバッファ回路。
【０１１７】
（付記４４）　付記４３に記載のバッファ回路において、さらに、前記入力信号における後続の遷移に応答するように前記バッファ回路をリセットするリセット手段を備え、前記リセット手段は前記入力信号におけるコンプリメント遷移に応答して機能することを特徴とするバッファ回路。
【０１１８】
（付記４５）　付記４３に記載のバッファ回路において、前記遅延手段によって生成される前記遅延の持続期間は、前記第１パルス信号の幅を決定することを特徴とするバッファ回路。
【０１１９】
（付記４６）　付記４３に記載のバッファ回路において、さらに、
前記入力信号におけるコンプリメント遷移に応答して第２パルス信号をターンオンする第２パルス生成手段と、
前記第２パルス信号を遅延させて第２遅延パルス信号を生成する第２遅延手段と、
前記第２遅延パルス信号に応答して前記第２パルス生成手段をターンオフする第２ループ手段と、を備え、前記出力手段は、前記第２パルス信号に応答して信号を生成するように構成されていることを特徴とするバッファ回路。
【０１２０】
（付記４７）　付記４６に記載のバッファ回路において、前記第２遅延手段によって生成される遅延の持続時間は、前記第２パルス信号の幅を決定することを特徴とするバッファ回路。
【０１２１】
（付記４８）　コンプリメントリセットバッファのルートを最適化する方法であって、
デバイス幅およびワイヤ長パラメータの組に関連するバッファレイテンシーデータを収集する段階と、
所望のバッファレイテンシーに対応するデバイス幅およびワイヤ長パラメータのサブセットを選択する段階と、
バッファルートの合計領域を最小化するデバイス幅とワイヤ長のペアを前記サブセットから選択する段階と、を備えることを特徴とする方法。
【０１２２】
（付記４９）　付記４８に記載の方法において、前記領域は、デバイス幅をワイヤ長で除算した商として規定されることを特徴とする方法。
【０１２３】
【発明の効果】
以上、詳述したように、本発明に係るコンプリメントリセットバッファによれば、電力効率を改善し、且つ、従来のバッファよりも速度を向上させると共に、データにおける遷移時間を減少させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例の概略ブロック図である。
【図２】本発明によるレベルイン／レベルアウトバッファの概略図である。
【図３】本発明によるレベルイン／レベルアウトバッファの概略図である。
【図４】ワイヤ長とデバイス幅に対してプロットされた遷移時間のグラフを示す図である。
【図５】ワイヤ長とデバイス幅に対してプロットされたレイテンシー時間のグラフを示す図である。
【図６】本発明によるパルスイン／レベルアウトバッファの概略図である。
【図７】本発明によるパルスイン／レベルアウトバッファのタイミング図である。
【図８】本発明によるパルスイン／パルスアウトバッファの概略図である。
【図９】本発明によるパルスイン／パルスアウトバッファのタイミング図である。
【図１０】本発明によるレベルイン／パルスアウトバッファの概略図である。
【図１１】本発明によるレベルイン／パルスアウトバッファのタイミング図である。
【図１２】本発明によるバッファを使用するアプリケーションの概略ブロック図である。
【図１３】図２のバッファの動作に関連する信号を示すタイミング図である。
【図１４】図２のバッファに関連する動作イベントを示すプロセスフローチャートである。
【符号の説明】
１００，２００…バッファ
１１０…パルス段
１１２…入力
１１５…出力段
１１７…出力
１２０…立ち上がりエッジパルス生成器
１２２…立ち上がりエッジパルスループ生成器
１２５…立ち上がりエッジパルスリセット
１３０…リセット生成器
１３５…立ち上がりエッジループ保持器
１３７…立ち上がりエッジパルス生成器の第２入力
１４０…立ち下がりエッジパルス生成器
１４２…第２回路の第１入力
１４５…立ち下がりエッジパルスループ生成器
１５０…立ち下がりエッジパルスリセット
１５５…立ち下がりエッジループ保持器回路
１５７…立ち下がりエッジパルス生成器の第２入力
３００…レベルイン／レベルアウト（ＬＩＬＯ）バッファ
５００…パルスイン／レベルアウト（ＰＩＬＯ）バッファ
６００…パルスイン／パルスアウト（ＰＩＰＯ）バッファ
７００…レベルイン／パルスアウト（ＬＩＰＯ）バッファ
８００…クロック分配システム
８１０…ＰＬＬマクロ（ＰＬＬクロック）
８２０…複数のブランチ
８３０…クロック負荷８３０
８４０，８４５，８５０，８５５…適合増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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