(57)【要約】【課題】抵抗率の温度特性を小さくできる抵抗素子を備えた半導体装置を提供する。【解決手段】抵抗素子をＧｅ原子の含有量が２０〜５０％で、かつ抵抗率が３×１０−２〜３×１０−１Ω・ｃｍになるように不純物が導入されている多結晶ＳｉＧｅ薄膜により形成する。抵抗率が３×１０−１Ω・ｃｍ以下の領域では、多結晶ＳｉＧｅ（Ｇｅ：２０％）の方が多結晶Ｓｉよりも抵抗率温度依存係数（ＴＣＲ）が小さいので、抵抗素子の抵抗率の温度特性を小さくできる。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
Ｇｅ原子の含有量が２０〜５０％で、かつ抵抗率が３×１０−２〜３×１０−１Ω・ｃｍになるように不純物が導入されている多結晶ＳｉＧｅ薄膜からなる抵抗素子を備えた半導体装置。
【請求項２】
ＭＯＳトランジスタをさらに備え、前記ＭＯＳトランジスタのゲート電極は前記抵抗素子を構成する多結晶ＳｉＧｅ薄膜と同じ材料からなり、不純物が前記抵抗素子よりも多く導入されている請求項１に記載の半導体装置。
【請求項３】
検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、前記分割抵抗からの分割電圧と前記基準電圧源からの基準電圧を比較するための比較回路を備えたアナログ回路を備え、前記分割抵抗を構成する抵抗回路は、請求項１又は２に記載の抵抗素子を備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関し、特に多結晶ＳｉＧｅ薄膜からなる抵抗素子を備えた半導体装置に関するものである。そのような抵抗素子は、アナログ回路などに用いられ、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスやＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ　ＣＭＯＳ）プロセスに適用される。
【０００２】
【従来の技術】
従来、半導体装置における抵抗素子として、金属皮膜の他に、ＭＯＳトランジスタ（ゲート絶縁型電界効果トランジスタ）のゲート電極に用いる材料としての多結晶Ｓｉ（シリコン）薄膜に適当な量の不純物導入を行なって利用してきた。
しかし、多結晶Ｓｉは単結晶とは異なり、小さな結晶の集合体構造をしているために結晶の境（グレインバウンダリー）に未結合手（ダングリングボンド）が多く存在する。これが主たる原因となって、多結晶Ｓｉでは例えば単結晶に比べて抵抗率の温度特性（温度変動時の抵抗率の変化）を著しく悪化させている。
【０００３】
従来技術において、グレインバウンダリーの制御のために、結晶粒径を小さくすることにより、抵抗素子に含まれる結晶粒の数を安定させてグレインバウンダリーの抵抗値への影響が変動しにくくしたり（例えば特開平７−１１５１７２号公報参照）、ダングリングボンドを終端する水素の量が抵抗素子内で変動しないようにブロック層を設けたり（例えば特開平６−８５１７５号公報参照）、ダングリングボンドを予め水素で十分に終端してダングリングボンドの抵抗値への影響をなくしたりするなど（例えば特開平９−５５３８１号公報参照）、様々な工夫がなされている。
【０００４】
従来材料である多結晶Ｓｉにおいてグレインバウンダリーはトラップとして働く（”Ｔｈｅ　Ｅｌｅｃｔｒｉｃａｌ　Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ　Ｓｉｌｉｃｏｎ　Ｆｉｌｍｓ，”　Ｊ．　Ｙ．　Ｓｅｔｏ，　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ，　ｖｏｌ．　４６，　ｐ．５２４７，　Ｄｅｃ．　１９７５（引用文献１）参照）。グレインバウンダリーがトラップとして働き、そこにトラップされるキャリアが温度特性をもつことで抵抗率が温度特性をもつ。
【０００５】
上記従来技術はこの本質的な特性が抵抗素子の特性に如何に悪影響を与えないようにするかという観点で工夫を凝らしたものであるが、材料の本質的特性の改善を行なっているものではない。
【０００６】
さらに、特開平７−１１５１７２号公報又は特開平６−８５１７５号公報に開示された従来技術は、抵抗値のばらつきを低減することを目的としているが、抵抗率の温度特性改善の効果は必ずしも十分ではない。
【０００７】
また、特開平９−５５３８１号公報に開示された従来技術は、抵抗率の温度特性の改善が予想されるがＳｉと水素の結合力はさほど強くなく、温度変化や経時変化により水素が離脱して抵抗値が変動するという問題があった。
【０００８】
【発明が解決しようとする課題】
本発明は抵抗率の温度特性を小さくできる抵抗素子を備えた半導体装置を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
本発明は、Ｇｅ原子の含有量が２０〜５０％で、かつ抵抗率が３×１０−２〜３×１０−１Ω・ｃｍになるように不純物が導入されている多結晶ＳｉＧｅ薄膜からなる抵抗素子を備えた半導体装置である。
【００１０】
図１に多結晶Ｓｉ薄膜中のＧｅ（ゲルマニウム）原子含有量が０％（多結晶Ｓｉ、破線）、２０％（多結晶ＳｉＧｅ（Ｇｅ：２０％）、実線）の２条件の多結晶薄膜材料について、抵抗率と抵抗率温度依存係数（ＴＣＲ：Ｔｅｍｐｅｒａｔｕｒｅ　Ｃｏｅｆｆｉｃｉｅｎｔ　ｏｆ　Ｒｅｓｉｓｔｉｖｉｔｙ）の関係を示す。縦軸はＴＣＲ（ｐｐｍ／℃）を示し、横軸は抵抗率（Ω・ｃｍ）を示す。多結晶薄膜材料としては膜厚が５０００Å（オングストローム）、線幅が１．５μｍ（マイクロメートル）のものを用い、抵抗率制御用の不純物としてボロンを用いた。
【００１１】
抵抗率が３×１０−１Ω・ｃｍ以下の領域において、多結晶ＳｉＧｅ（Ｇｅ：２０％）の方が多結晶Ｓｉよりも抵抗率の温度特性が小さい特性を示していることが分かる。抵抗率が３×１０−１Ω・ｃｍよりも高い領域になると、多結晶ＳｉＧｅ（Ｇｅ：２０％）と多結晶Ｓｉについて抵抗率の温度特性が逆転し、多結晶ＳｉＧｅ（Ｇｅ：２０％）の方が多結晶Ｓｉよりも抵抗率の温度特性が大きくなる。ここで、抵抗率が低すぎると抵抗素子として使用するには適当ではないので、抵抗率の下限は３×１０−２Ω・ｃｍであることが好ましい。
【００１２】
また、多結晶Ｓｉ薄膜中のＧｅ原子含有量が１０％（多結晶ＳｉＧｅ（Ｇｅ：１０％））と４０％（多結晶ＳｉＧｅ（Ｇｅ：４０％））について抵抗率の温度特性を調べた結果、多結晶ＳｉＧｅ（Ｇｅ：１０％）は多結晶Ｓｉと同程度の特性を示し、多結晶ＳｉＧｅ（Ｇｅ：４０％）は多結晶ＳｉＧｅ（Ｇｅ：２０％）と同程度の特性を示すことが分かった。
【００１３】
また、Ｇｅ原子含有量が５２％以上になるとＧｅ原子含有量が２６％の場合に比べて抵抗率が逆転する現象が知られている（Ｔ．　Ｊ．　Ｋｉｎｇ，　ｅｔ　ａｌ．，　ＩＥＥＥ　Ｔｒａｎｓ．　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ，　ｖｏｌ．　４１，　Ｎｏ．　２，　ｐ．　２２８，　Ｆｅｂ．　１９９４（引用文献２）参照）に示されている。したがって、Ｇｅ原子含有量の上限としては５０％が好ましい。
【００１４】
このように、多結晶Ｓｉ薄膜中のＧｅ原子含有量が２０〜５０％であれば、抵抗率が３×１０−２〜３×１０−１Ω・ｃｍの領域において抵抗率の温度特性を小さくする効果は十分である。
【００１５】
図２に、多結晶Ｓｉ（破線）と多結晶ＳｉＧｅ（Ｇｅ：２０％）（実線）の２条件の多結晶薄膜材料について、抵抗率とグレインバウンダリーのバリアハイトの関係を示す。縦軸はバリアハイト（ｅＶ）を示し、横軸は抵抗率（Ω・ｃｍ）を示す。多結晶薄膜材料としては膜厚が５０００Å、線幅が１．５μｍのものを用い、抵抗率制御用の不純物としてボロンを用いた。ここでバリアハイトとは、トラップサイトにトラップされたキャリアによって生じるものであり、バリアハイトが高いということはキャリアが多くトラップされ温度変化によるキャリアのデトラップの影響を受けやすくなって抵抗率の変化も大きくなることを意味する。バリアハイトは図１の抵抗率の温度特性から上記引用文献１のトラップングモデルを用いて算出した。
【００１６】
図２に示すように、多結晶ＳｉＧｅ（Ｇｅ：２０％）のバリアハイトは低抵抗率領域（５×１０−１Ω・ｃｍ程度以下の領域）では多結晶Ｓｉよりも小さく、高抵抗率領域（５×１０−１Ω・ｃｍ程度よりも大きい領域）では逆転して多結晶Ｓｉよりも大きくなっている。これが抵抗率の温度特性を支配し、多結晶Ｓｉと多結晶ＳｉＧｅ（Ｇｅ：２０％）において、ある抵抗率で温度特性の逆転現象を起こしている要因である。
【００１７】
Ｇｅを含有する多結晶Ｓｉ（多結晶ＳｉＧｅ）のバリアハイトが小さい理由は２つ考えられる。一つはグレインバウンダリーの最表面がＳｉではなくＧｅで多く覆われていることである。もう一つはＧｅと水素の化学結合エネルギーがＳｉと水素の化学結合エネルギー（３．１０ｅＶ）に比べて３．３３ｅＶと大きいことである。
【００１８】
したがって、多結晶Ｓｉの物性とは異なる多結晶ＳｉＧｅの物性を把握し、適切な条件（Ｇｅ含有率及び抵抗率）を選ぶことにより、同じ抵抗率の抵抗体を作製する場合、従来の多結晶Ｓｉよりも抵抗率の温度特性が小さい抵抗素子を実現することができる。
【００１９】
例えば抵抗率の温度特性がない抵抗素子を得ようとした場合、多結晶Ｓｉでは抵抗率を２×１０−２Ω・ｃｍ程度まで下げる必要があるが、多結晶ＳｉＧｅ（例えば含有率２０％）では４×１０−２Ω・ｃｍ程度の抵抗率で実現することが可能となる（図１参照）。
【００２０】
多結晶ＳｉＧｅの不純物としては、上記引用文献２において多結晶ＳｉＧｅがＮ型の導電型、Ｐ型の導電型となる不純物について検討されており、多結晶Ｓｉと異なる利点が現れるのは多結晶ＳｉＧｅがＰ型の導電型となる不純物の場合である。ここではＰ型の導電型となる不純物の一例としてボロンの検討結果を示したが、抵抗値制御用の不純物はボロンに限定されるものではない。
【００２１】
本発明の半導体装置において、ＭＯＳトランジスタをさらに備え、上記ＭＯＳトランジスタのゲート電極は上記抵抗素子を構成する多結晶ＳｉＧｅ薄膜と同じ材料からなり、不純物が上記抵抗素子よりも多く導入されていることが好ましい。その結果、抵抗素子とＭＯＳトランジスタを備えた半導体装置において製造工程を増加させることなく、本発明を構成する抵抗素子を形成することができる。
【００２２】
本発明の半導体装置を構成する抵抗素子が適用されるアナログ回路の一例として、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、上記分割抵抗からの分割電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備えたものを挙げることができる。そのアナログ回路において、上記分割抵抗を構成する抵抗回路として本発明の半導体装置を構成する抵抗素子を備えたものを用いることにより、本発明を構成する抵抗素子では抵抗率の温度特性を小さくできるので、分割抵抗からの分割電圧の精度を向上させることができる。
【００２３】
【発明の実施の形態】
図３は一実施例を示す断面図である。
半導体基板１表面に素子分離のためのフィールド酸化膜３が４０００〜１００００Å、例えば５０００Åの膜厚で形成されている。フィールド酸化膜３上に、膜厚が３０００〜５０００Å、例えば５０００Åの多結晶ＳｉＧｅ薄膜からなる抵抗素子５が形成されている。抵抗素子５を構成する多結晶ＳｉＧｅ薄膜のＧｅ原子の含有量は２０〜５０％であり、抵抗率が３×１０−２〜３×１０−１Ω・ｃｍになるように不純物としてのボロンが導入されている。抵抗素子５の両端側に隣接して、不純物が高濃度に導入された多結晶ＳｉＧｅ薄膜からなる低抵抗部７が抵抗素子５と同じ膜厚で形成されている。低抵抗部７を構成する多結晶ＳｉＧｅ薄膜は抵抗素子５と同時に形成された多結晶ＳｉＧｅ薄膜に不純物が高濃度に導入されたものである。
【００２４】
フィールド酸化膜３で囲まれた活性領域の半導体基板１の表面にＭＯＳトランジスタのゲート酸化膜９が５０〜１０００Å、例えば２００Åの膜厚で形成されている。ゲート酸化膜９上に不純物が高濃度に導入された多結晶ＳｉＧｅ薄膜からなるゲート電極１１が抵抗素子５と同じ膜厚で形成されている。ゲート電極１１を構成する多結晶ＳｉＧｅ薄膜は抵抗素子５と同時に形成された多結晶ＳｉＧｅ薄膜に不純物が高濃度に導入されたものである。活性領域の半導体基板１にはゲート電極１１を挟んで、ＭＯＳトランジスタのソース及びドレインを構成する２つの不純物拡散層１３が形成されている。
【００２５】
抵抗素子５、低抵抗部７及びゲート電極１１を構成する多結晶ＳｉＧｅ薄膜の製造方法の一例について説明する。基本的にはＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法で製膜した。
まず、次工程で形成する多結晶ＳｉＧｅ層を平坦に製膜するために、多結晶Ｓｉ層を従来方式で５０〜１００Åの膜厚に製膜した。
【００２６】
続いて、ＣＶＤ法により、製膜温度５００〜６００℃、２５０〜３５０ｍｔｏｒｒ（ミリトル）、ＳｉＨ４ガスとＧｅＨ４ガスを１０：１〜１０：４の比で反応チューブ内に導入して、多結晶ＳｉＧｅ層の製膜を行なった。製膜温度は粒径を、ガス比はＧｅ原子濃度を制御する目的で適宜変更して製膜する。ここでは多結晶Ｓｉ層と多結晶ＳｉＧｅ層からなる多結晶ＳｉＧｅ薄膜のトータル膜厚は３０００〜５０００Åとした。
【００２７】
製膜した多結晶ＳｉＧｅ薄膜に、イオン注入法により、抵抗値制御用の不純物、例えばボロンを抵抗率が３×１０−２〜３×１０−１Ω・ｃｍの目的の値になるように注入した。例えば多結晶ＳｉＧｅ薄膜の膜厚が５０００Åの場合、イオン注入量は目的の抵抗率に応じて１．４×１０１４／ｃｍ２程度以上のドーズ量から任意の値を選定する。
【００２８】
ボロンを導入した多結晶ＳｉＧｅ薄膜の抵抗素子５の形成領域を覆った状態でさらに不純物の導入を行なって抵抗素子５の形成領域以外の領域を低抵抗化し、多結晶ＳｉＧｅ薄膜をパターニングして抵抗素子５、低抵抗部７及びゲート電極１１を形成する。
このように、抵抗素子５を構成する多結晶ＳｉＧｅ薄膜と同じ材料からＭＯＳトランジスタのゲート電極１１を形成することにより、製造工程を増加させることなく抵抗素子５を形成することができる。
【００２９】
図４は、アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
直流電源１４からの電源を負荷１５に安定して供給すべく、定電圧発生回路１７が設けられている。定電圧発生回路１７は、直流電源１４が接続される入力端子（Ｖｂａｔ）１９、基準電圧源としての基準電圧発生回路（Ｖｒｅｆ）２１、演算増幅器２３、出力ドライバを構成するＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと略記する）２５、分割抵抗Ｒ１，Ｒ２及び出力端子（Ｖｏｕｔ）２７を備えている。
【００３０】
定電圧発生回路１７の演算増幅器２３では、出力端子がＰＭＯＳ２５のゲート電極に接続され、反転入力端子に基準電圧発生回路２１から基準電圧Ｖｒｅｆが印加され、非反転入力端子に出力電圧Ｖｏｕｔを分割抵抗Ｒ１とＲ２で分割した電圧が印加され、分割抵抗Ｒ１，Ｒ２からの分割電圧が基準電圧Ｖｒｅｆに等しくなるように制御される。
【００３１】
定電圧発生回路１７において、分割抵抗Ｒ１，Ｒ２を構成する抵抗素子としては、本発明を構成する抵抗素子が用いられる。本発明を構成する抵抗素子では、抵抗率の温度特性を下げることができるので、分割抵抗Ｒ１，Ｒ２からの分割電圧の精度を向上させることができる。
【００３２】
図５は、アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
電圧検出回路２９において、２３は演算増幅器で、その反転入力端子に基準電圧発生回路２１が接続され、基準電圧Ｖｒｅｆが印加される。入力端子（Ｖｓｅｎｓ）３１から入力される測定すべき端子の電圧が分割抵抗Ｒ１とＲ２によって分割されて演算増幅器２３の非反転入力端子に入力される。演算増幅器２３の出力は出力端子（Ｖｏｕｔ）３３を介して外部に出力される。
【００３３】
電圧検出回路２９において、測定すべき端子の電圧が高く、分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆよりも高いときは演算増幅器２３の出力がＨを維持し、測定すべき端子の電圧が降下してきて分割抵抗Ｒ１とＲ２により分割された電圧が基準電圧Ｖｒｅｆ以下になってくると演算増幅器２３の出力がＬになる。
【００３４】
電圧検出回路３７において、分割抵抗Ｒ１，Ｒ２を構成する抵抗素子として、本発明を構成する抵抗素子が用いられる。本発明を構成する抵抗素子では、抵抗率の温度特性を下げることができるので、分割抵抗Ｒ１，Ｒ２からの分割電圧の精度を向上させることができる。
【００３５】
以上、本発明の実施例を説明したが、本発明はこれに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００３６】
【発明の効果】
請求項１に記載された半導体装置では、Ｇｅ原子の含有量が２０〜５０％で、かつ抵抗率が３×１０−２〜３×１０−１Ω・ｃｍになるように不純物が導入されている多結晶ＳｉＧｅ薄膜からなる抵抗素子を備えているようにしたので、抵抗素子の抵抗率の温度特性を下げることができ、同じ抵抗率の抵抗素子を作製する場合、多結晶Ｓｉを用いた抵抗素子よりも温度特性が小さい抵抗素子を実現することができる。さらに、例えば温度特性がない抵抗素子を得る場合には、多結晶Ｓｉを用いた抵抗素子よりも高い抵抗率で実現することが可能である。
【００３７】
請求項２に記載された半導体装置では、ＭＯＳトランジスタをさらに備え、上記ＭＯＳトランジスタのゲート電極は上記抵抗素子を構成する多結晶ＳｉＧｅ薄膜と同じ材料からなるようにしたので、抵抗素子とＭＯＳトランジスタを備えた半導体装置において製造工程を増加させることなく、本発明を構成する抵抗素子を形成することができる。
【００３８】
請求項３に記載された半導体装置では、検出すべき電圧を分割して分割電圧を供給するための分割抵抗と、基準電圧を供給するための基準電圧源と、上記分割抵抗からの分割電圧と上記基準電圧源からの基準電圧を比較するための比較回路を備え、上記分割抵抗を構成する抵抗回路は本発明の半導体装置を構成する抵抗素子を備えているようにしたので、本発明を構成する抵抗素子では抵抗率の温度特性を下げることができるので、分割抵抗からの分割電圧の精度を向上させることができる。
【図面の簡単な説明】
【図１】多結晶ＳｉＧｅ（Ｇｅ：２０％）と多結晶Ｓｉについて、抵抗率と抵抗率温度依存係数の関係を示す図である。
【図２】多結晶ＳｉＧｅ（Ｇｅ：２０％）と多結晶Ｓｉについて、抵抗率とグレインバウンダリーのバリアハイトの関係を示す図である。
【図３】一実施例を示す断面図である。
【図４】アナログ回路である定電圧発生回路を備えた半導体装置の一実施例を示す回路図である。
【図５】アナログ回路である電圧検出回路を備えた半導体装置の一実施例を示す回路図である。
【符号の説明】
１　　　半導体基板
３　　　フィールド酸化膜
５　　　抵抗素子
７　　　低抵抗部
９　　　ゲート酸化膜
１１　　　ゲート電極
１３　　　不純物拡散層
【図１】
2004023016.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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