(57)【要約】【課題】冗長構成を有する半導体記憶装置において救済効率を上げるとともに、冗長構成に伴なう回路面積の増大を抑制する。【解決手段】シフタ回路１０Ａは、不良メモリセルＭＣＡを含むノーマルカラムブロックＮＣ１を特定する上位アドレスＦＡ＜３：２＞とスペアカラムブロックイネーブル信号ＦＡＥとから生成された制御信号ＳＡ０〜ＳＡ３に応じてグローバルデータ入出力線ＧＩＯＱとＧＩＯＮおよびＧＩＯＳ０との接続関係を制御し、シフトリダンダンシによる救済を行なう。シフタ回路１０Ｂは、不良スペアメモリセルＳＭＣＢを含むビット線ＢＬＮ１を特定する下位アドレスＦＢ＜１：０＞とスペアカラムイネーブル信号ＦＢＥとから生成された制御信号ＳＢ０〜ＳＢ３に応じてビット線ＢＬＮおよびスペアビット線ＢＬＳ０とビット線ＢＬＱとの接続関係を制御することによって、不良スペアメモリセルの救済を行なう。【選択図】        図１
2004355744.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数の正規メモリセルと、
行列状に配置された複数の冗長メモリセルを有し、前記複数の正規メモリセルの中に生じた不良メモリセルを列ブロック単位で置換救済するための第１の冗長回路と、
前記第１の冗長回路の中に生じた不良冗長メモリセルを列単位で置換救済するための第２の冗長回路と、
前記不良メモリセルがアクセス対象に指定された場合に、前記第１の冗長回路を活性化させるための第１の冗長制御回路と、
前記第１の冗長回路が活性状態のときにおいて、前記不良冗長メモリセルがアクセス対象に指定された場合に、前記第２の冗長回路を活性化させるための第２の冗長制御回路とを備え、
前記第１の冗長制御回路は、前記第１の冗長回路に対応して配置され、前記不良メモリセルを特定するアドレス情報のうち、上位のアドレスを記憶する第１のプログラム回路を含み、前記第１のプログラム回路の記憶する前記不良メモリセルの上位アドレスが前記アクセス対象に指定された場合に、前記第１の冗長回路を活性化し、
前記第２の冗長制御回路は、前記第２の冗長回路に対応して配置され、前記不良冗長メモリセルを特定するアドレス情報のうち、下位のアドレスを記憶する第２のプログラム回路を含み、前記第１の冗長回路が活性状態であって、前記第２のプログラム回路の記憶する前記不良冗長メモリセルの下位アドレスが前記アクセス対象に指定されると、前記第２の冗長回路を活性化させる、半導体記憶装置。
【請求項２】
前記第１のプログラム回路は、
前記不良メモリセルの上位アドレスを構成する不良アドレスビットを特定するアドレス情報を不揮発的に記憶するための第１のプログラム素子と、
前記第１の冗長回路を活性化させるためのイネーブル信号を不揮発的に記憶するための第２のプログラム素子とを備え、
前記第２のプログラム回路は、
前記不良冗長メモリセルの下位アドレスを構成する不良アドレスビットを特定するアドレス情報を不揮発的に記憶するための第３のプログラム素子と、
前記第２の冗長回路を活性化させるためのイネーブル信号を不揮発的に記憶するための第４のプログラム素子とを備える、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１および第２のプログラム回路は、さらに、リセット期間において、前記第１〜４のプログラム素子の記憶内容を初期化するためのリセット信号を前記第１〜４のプログラム素子のそれぞれに入力する手段とを備え、
前記リセット信号は、前記リセット期間においては第１の論理レベルとなって、前記第１〜４のプログラム素子の記憶内容を初期化し、前記リセット期間経過後においては第２の論理レベルとなって通常動作状態に移行し、
前記第１および第３のプログラム素子は、前記第２の論理レベルのリセット信号に応答して、前記不良アドレスビットを特定するアドレス情報を記憶し、
前記第２および第４のプログラム素子は、前記第２の論理レベルのリセット信号に応答して、前記第１および第２の冗長回路を活性化するイネーブル信号をそれぞれ出力する、請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、
前記複数の正規メモリセルのブロックにそれぞれ対応して設けられたＭ本（Ｍは２以上の整数）の正規データ入出力線と、
前記第１の冗長回路の冗長メモリセルの列に対応して設けられた冗長データ入出力線と、
前記Ｍ本の正規データ入出力線および前記冗長データ入出力線と外部端子との間でデータの授受を実行するデータ入出力回路とをさらに備え、
前記第１の冗長制御回路は、
前記第１のプログラム回路に記憶される前記不良メモリセルの上位アドレスと前記第１の冗長回路を活性化するイネーブル信号とに基づいて、第１の制御信号を生成する第１の制御信号生成回路と、
前記Ｍ本の正規データ入出力線および冗長データ入出力線のうち、前記第１の制御信号によって選択されるＭ本のデータ入出力線と前記データ入出力回路との間を接続する第１のシフタ回路とをさらに含み、
前記第１のシフタ回路は、順番に配列された前記Ｍ本の正規データ入出力線および冗長データ入出力線の隣接する２本のデータ入出力線の間にそれぞれ配置され、各々が、対応する２本のデータ入出力線の一方と前記データ入出力回路との間を接続するための複数の第１のスイッチ回路を有し、
各前記複数の第１のスイッチ回路の接続は、前記第１の制御信号に応答して、前記不良メモリセルに対応する正規データ入出力線を前記データ入出力回路と非接続とし、残りの正規データ入出力線および冗長データ入出力線と前記データ入出力回路とを接続するように制御される、請求項３に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、
前記第１の冗長回路の前記冗長メモリセルの列にそれぞれ対応して設けられるＮ本（Ｎは２以上の自然数）のビット線と、前記第２の冗長回路の前記冗長メモリセルの列に対応して設けられる冗長ビット線と、前記Ｎ本のビット線および冗長ビット線のうち列選択結果に応じて選択される１本との間でデータの授受を実行するローカルデータ入出力回路とをさらに備え、
前記第２の冗長制御回路は、
前記第２のプログラム回路に記憶される前記不良冗長メモリセルの下位アドレスと前記第２の冗長回路を活性化するイネーブル信号とに基づいて、第２の制御信号を生成する第２の制御信号生成回路と、
前記Ｎ本のビット線および冗長ビット線のうち、前記第２の制御信号によって選択されるＮ本のビット線と前記ローカルデータ入出力回路との間を接続する第２のシフタ回路とをさらに含み、
前記第２のシフタ回路は、順番に配列された前記Ｎ本のビット線および冗長ビット線の隣接する２本のビット線の間にそれぞれ配置され、各々が、対応する２本のビット線の一方と前記ローカルデータ入出力回路との間を接続するための複数の第２のスイッチ回路を有し、
各前記複数の第２のスイッチ回路の接続は、前記第２の制御信号に応答して、前記不良冗長メモリセルに対応するビット線を前記ローカルデータ入出力回路と非接続とし、残りのビット線および冗長ビット線と前記ローカルデータ入出力回路とを接続するように制御される、請求項４に記載の半導体記憶装置。
【請求項６】
前記半導体記憶装置は、
前記第１の冗長回路の前記冗長メモリセルの列にそれぞれ対応して設けられる複数のビット線と、前記第２の冗長回路の前記冗長メモリセルの列に対応して設けられる冗長ビット線と、前記複数のビット線および冗長ビット線のうち列選択結果に応じて選択される１本との間でデータの授受を実行するローカルデータ入出力回路とをさらに備え、
前記第２の冗長制御回路は、
前記下位アドレスと前記アクセス対象を示すためのアドレス信号との一致比較に基づいて、前記不良冗長メモリセルが選択されたかどうかを判定する判定回路をさらに含み、
前記判定回路は、前記下位アドレスと前記アクセス対象を示すためのアドレス信号との一致比較動作を行ない、一致／不一致の判定信号を出力する比較回路と、前記一致／不一致の判定信号を受けて、前記第１および第２の冗長回路の活性化／非活性化を選択する選択回路と有し、前記選択回路は、前記比較回路から一致判定信号を受けると、前記第１の冗長回路を非活性するとともに、前記第２の冗長回路を活性化させる、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、欠陥メモリセルを救済するための冗長構成を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と呼ばれる半導体記憶装置では、メモリセルアレイの一部に欠陥が生じた場合、その欠陥部分をチップ上に予め設けられた冗長回路で置き換えて救済する。
【０００３】
救済方法としては、メモリセルに予備（スペア）の行または列を予め設けておいて、欠陥により不良となったメモリセルを行または列単位でスペアのメモリセルと置き換える方法が主流である。
【０００４】
具体的には、不良メモリセルのアドレス情報は、冗長回路にプログラムされて、内部に不揮発的に記憶されており、使用時において、当該不良メモリセルへのアクセスが要求された場合には、不良メモリセルに代えて、冗長回路を用いてデータ読出およびデータ書込が実行される。
【０００５】
このような構成とすることにより、製造欠陥により不良メモリセルが生じた場合においても、スペアメモリセルで構成される冗長回路を用いて半導体記憶装置全体を正常に動作させることができる。これにより、製品歩留まりの確保が可能となる。
【０００６】
しかしながら、上記に示す従来の救済方法では、正規のメモリセルの不良に対してはスペアメモリセルによって救済できる一方で、スペアメモリセルに欠陥が発生した場合は救済する手段がなかった。
【０００７】
したがって、不良のあるスペアメモリセルに置き換えられた半導体記憶装置には、依然として不良があるために正常動作ができず、歩留まりの確保を困難なものとしていた。
【０００８】
かかる問題を解決する手段として、従来、例えば、特許文献１に記載される半導体記憶装置が提案されている。
【０００９】
特許文献１の記載によれば、該半導体記憶装置は、主メモリセルと、主メモリセルに発生した不良メモリセルと置換される冗長メモリセルと、外部アドレス信号が不良メモリセルを選択したときに不良メモリセルに代えて冗長メモリセルを選択する冗長セル切換回路とを備える。
【００１０】
冗長セル切換回路は、外部アドレス信号と予め記憶している不良メモリセルのアドレスとが一致したときに活性化する冗長セル選択信号を出力する複数の冗長セル選択回路と、不良冗長メモリセルを選択する冗長セル選択信号を非活性化させる冗長セル多重切換回路とを含んでおり、不良メモリセルと置換された冗長メモリセルが不良冗長メモリセルを含んでいるときにおいて、他の冗長メモリセルを指定することができる。
【００１１】
【特許文献１】
特開平５−１５１７９８号公報（第１図）
【００１２】
【発明が解決しようとする課題】
しかしながら、上記の従来の半導体記憶装置は、同等の構成からなる複数の冗長メモリセルと、各冗長メモリセルに対応して個別に同等のアドレス記憶回路および冗長セル選択回路とを有しており、一方の選択回路の判定信号によって他方の選択回路を非活性化する構成となっている。したがって、一方の冗長メモリセル内の一部を救済するために同等の構成からなる冗長回路を必要とすることから、回路規模が大きくなってしまうという問題がある。
【００１３】
そこで、本発明はかかる問題を解決するためになされたものであり、この発明の目的は、冗長構成を有する半導体記憶装置において救済効率を上げるとともに、冗長構成に伴なう回路面積の増大を抑制することが可能な半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明のある局面によれば、行列状に配置された複数の正規メモリセルと、行列状に配置された複数の冗長メモリセルを有し、複数の正規メモリセルの中に生じた不良メモリセルを列ブロック単位で置換救済するための第１の冗長回路と、第１の冗長回路の中に生じた不良冗長メモリセルを列単位で置換救済するための第２の冗長回路と、不良メモリセルがアクセス対象に指定された場合に、第１の冗長回路を活性化させるための第１の冗長制御回路と、第１の冗長回路が活性状態のときにおいて、不良冗長メモリセルがアクセス対象に指定された場合に、第２の冗長回路を活性化させるための第２の冗長制御回路とを備える。第１の冗長制御回路は、第１の冗長回路に対応して配置され、不良メモリセルを特定するアドレス情報のうち、上位のアドレスを記憶する第１のプログラム回路を含み、第１のプログラム回路の記憶する不良メモリセルの上位アドレスが前記アクセス対象に指定された場合に、第１の冗長回路を活性化し、第２の冗長制御回路は、第２の冗長回路に対応して配置され、不良冗長メモリセルを特定するアドレス情報のうち、下位のアドレスを記憶する第２のプログラム回路を含み、第１の冗長回路が活性状態であって、第２のプログラム回路の記憶する不良冗長メモリセルの下位アドレスがアクセス対象に指定されると、第２の冗長回路を活性化させる。
【００１５】
【発明の実施の形態】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置の構成を概略的に示す図である。
【００１７】
図１を参照して、半導体記憶装置は、各々が行列状に配置された複数の正規のメモリセル（以下、「正規メモリセル」とも称する）ＭＣを有するノーマルカラムブロックＮＣ０〜ＮＣ３と、欠陥が生じた正規メモリセルＭＣ（以下、「不良メモリセル」とも称する）を救済するためのスペアメモリセルＳＭＣで構成されたスペアカラムブロックＳＣＡと、スペアカラムブロックＳＣＡ内の欠陥が生じたスペアメモリセルＳＭＣ（以下、「不良スペアメモリセル」とも称する）を救済するためのスペアメモリセルＳＭＣで構成されたスペアコラムＳＣＣとを含む。なお、スペアメモリセルＳＭＣは、正規メモリセルＭＣと同様の構成および特性を有するように設計される。また、以下においては、ノーマルカラムブロックＮＣ０〜ＮＣ３の各々を総括的に表記する場合には、符号ＮＣを用いることとする。
【００１８】
ノーマルカラムブロックＮＣにおいて、正規メモリセルＭＣの列にそれぞれ対応してビット線ＢＬ０〜ＢＬ３が配置される。ビット線ＢＬ０〜ＢＬ３は、ノーマルカラムブロックＮＣ０〜ＮＣ３にそれぞれ対応して配置される、ローカルデータ入出力（Ｉ／Ｏ）回路３０−０〜３０−３に結合される。なお、以下においては、ビット線ＢＬ０〜ＢＬ３およびローカルデータＩ／Ｏ回路３０−０〜３０−３の各々を総括的に表記する場合には、符号ＢＬおよび３０を用いることとする。
【００１９】
ビット線ＢＬ０〜ＢＬ３とローカルデータＩ／Ｏ回路３０との間には、さらに、トランスファゲートＴＧ０〜ＴＧ３がそれぞれ配置される。トランスファゲートＴＧ０〜ＴＧ３は、図示しない列デコーダにおけるカラムアドレスのデコード結果に対応して、そのうちの１つが選択状態に活性化されると、対応するビット線ＢＬとローカルデータＩ／Ｏ回路３０とを結合する。
【００２０】
ノーマルカラムブロックＮＣに対するデータ読出およびデータ書込は、ローカルデータＩ／Ｏ回路３０−０〜３０−３のそれぞれに対応して設けられるノーマルグローバルデータ入出力線ＧＩＯＮ０〜ＧＩＯＮ３を介して実行される。以下においては、ノーマルグローバルデータ入出力線ＧＩＯＮ０〜ＧＩＯＮ３については、単に、グローバルデータ入出力線ＧＩＯＮ０〜ＧＩＯＮ３とも称する。
【００２１】
スペアカラムブロックＳＣＡにおいて、スペアメモリセルＳＭＣの列にそれぞれ対応してビット線ＢＬＮ０〜ＢＬＮ３が配置される。ビット線ＢＬＮ０〜ＢＬＮ３は、後述するシフタ回路１０Ｂを介してビット線ＢＬＱ０〜ＢＬＱ３にそれぞれ結合される。
【００２２】
ビット線ＢＬＱ０〜ＢＬＱ３は、スペアカラムブロックＳＣＡに対して設けられるローカルデータＩ／Ｏ回路３０−Ｓ０に結合される。なお、以下においては、ビット線ＢＬＮ０〜ＢＬＮ３，ＢＬＱ０〜ＢＬＱ３の各々を総括的に表記する場合には、符号ＢＬＮおよびＢＬＱを用いることとする。
【００２３】
ビット線ＢＬＱ０〜ＢＬＱ３とローカルデータＩ／Ｏ回路３０−Ｓ０との間には、さらに、スペアトランスファゲートＳＴＧ０〜ＳＴＧ３がそれぞれ配置される。スペアトランスファゲートＳＴＧ０〜ＳＴＧ３は、図示しない列デコーダにおけるカラムアドレスの下位アドレスのデコード結果に対応して、そのうちの１つが選択状態に活性化されると、対応するビット線ＢＬＱとローカルデータＩ／Ｏ回路３０−Ｓ０とを結合する。
【００２４】
スペアカラムブロックＳＣＡに対するデータ読出およびデータ書込は、ローカルデータＩ／Ｏ回路３０−Ｓ０に対して設けられるスペアグローバルデータ入出力線ＧＩＯＳ０を介して実行される。
【００２５】
半導体記憶装置は、さらに、シフタ回路１０Ａ，１０Ｂと、データＩ／Ｏ回路２０−０〜２０−３と、アドレスプログラム回路４０Ａ，４０Ｂと、制御信号生成回路５０Ａ，５０Ｂとを備える。なお、以下においては、データＩ／Ｏ回路２０−０〜２０−３を総括的に表記する場合には、符号２０を用いることとする。
【００２６】
データＩ／Ｏ回路２０−０〜２０−３は、グローバルデータ入出力線ＧＩＯＮ０〜ＧＩＯＮ３のそれぞれに対応して設けられる、グローバルデータ入出力線ＧＩＯＮＱ０〜ＧＩＯＮＱ３を介して、ノーマルカラムブロックＮＣに対するデータ読出および書込を行なう。なお、以下においては、グローバルデータ入出力線ＧＩＯＱ０〜ＧＩＯＱ３を総括的に表記する場合には、符号ＧＩＯＱを用いることとする。
【００２７】
グローバルデータ入出力線ＧＩＯＮおよびスペアグローバル入出力線ＧＩＯＳ０とグローバルデータ入出力線ＧＩＯＱとの間には、シフタ回路１０Ａが配置される。
【００２８】
シフタ回路１０Ａは、グローバルデータ入出力線ＧＩＯＮおよびスペアグローバルデータ入出力線ＧＩＯＳ０とグローバルデータ入出力線ＧＩＯＱとの接続関係を、不良メモリセルを含むノーマルカラムブロックＮＣを特定する制御信号ＳＡ０〜ＳＡ３に応じて制御することによって、不良メモリセルの救済を行なう。
【００２９】
具体的には、図１に示すように、不良メモリセルＭＣＡを示すための不良アドレスＦＡ＜３：０＞（＝ＦＡ（３）〜ＦＡ（０））の上位アドレスＦＡ＜３：２＞で指定されるノーマルカラムブロックＮＣ１においては、グローバルデータ入出力線ＧＩＯＱ１は、不良メモリセルＭＣＡを含むノーマルカラムブロックＮＣ１に対応するグローバルデータ入出力線ＧＩＯＮ１を、隣接するグローバルデータ入出力線ＧＩＯＮ０に置換して接続され、データの読出またはデータ書込が実行される。
【００３０】
このとき、隣接するグローバルデータ入出力線ＧＩＯＱ０は、対応するグローバルデータ入出力線ＧＩＯＮ０がグローバルデータ入出力線ＧＩＯＱ１と接続されたことを受けて、隣接するスペアグローバルデータ入出力線ＧＩＯＳ０に置換して接続される。このように、本実施の形態では、不良メモリセルを含むノーマルカラムブロックＮＣを隣接カラムブロックで置換するとともに、以降のカラムブロックを順にシフトしてスペアカラムブロックＳＣＡを使用するという、いわゆる「シフトリダンダンシ」を適用した冗長構成を採用する。
【００３１】
なお、不良メモリセルに対してブロック単位で置換する構成としたのは、個々のメモリセルをそれぞれ救済するような冗長構成とすると、各構成ごとに冗長デコーダが必要となり、回路面積が増大してしまうことによる。
【００３２】
また、図１のように、ビット線冗長構成では、一般的に、スペア列はメモリブロックの最端部に配置される。したがって、不良列をスペア列で直接置換する場合には、不良列と他のメモリセル列との間でアクセスタイム差が大きくなってしまう。これに対して、不良列を含むノーマルカラムブロックＮＣをブロック単位で隣接カラムブロックＮＣに置換する本実施の形態の冗長構成では、不良列選択時のアクセスタイム差を軽減することができる。
【００３３】
さらに、シフトリダンダンシ方式を用いる冗長構成では、不良メモリセルＭＣを含むノーマルカラムブロックＮＣの位置に応じて、スペアカラムブロックＳＣＡおよびノーマルカラムブロックＮＣのシフト状態が予め決定可能であるため、冗長デコーダが不要になり、アクセスごとに冗長判定を実行する必要がなくなるという利点が生じる。この結果、シフトリダンダンシ構成を用いずに冗長デコーダを用いる構成と比較して、メモリアクセスの高速化が図られる。
【００３４】
アドレスプログラム回路４０Ａは、不良メモリセルを含むノーマルカラムブロックＮＣを特定するために、不良アドレスＦＡ＜３：０＞のうちの上位アドレスに相当するＦＡ＜３：２＞をプログラム情報として不揮発的に記憶する。
【００３５】
アドレスプログラム回路４０Ａは、さらに、ノーマルカラムブロックＮＣ内に不良メモリセルが存在する場合に、スペアカラムブロックＳＣＡを活性化させて置換救済するためのイネーブル信号ＦＡＥを不揮発的に記憶する。
【００３６】
制御信号生成回路５０Ａは、通常動作時において、不良メモリセルを含むノーマルカラムブロックＮＣを特定するアドレス情報ＦＡ＜３：２＞とスペアカラムブロックＳＣＡのイネーブル信号ＦＡＥとに基づいて、制御信号ＳＡ０〜ＳＡ３を生成する。
【００３７】
図２は、図１のアドレスプログラム回路４０Ａおよび制御信号生成回路５０Ａの一例の詳細を示す回路図である。
【００３８】
図２を参照して、アドレスプログラム回路４０Ａは、不良メモリセルの上位のアドレス情報ＦＡ＜３：２＞の各アドレスビットをプログラミングするためのヒューズラッチ回路ＦＬＡ２，ＦＬＡ３と、スペアカラムブロックのイネーブル信号ＦＡＥをプログラミングするためのヒューズラッチ回路ＦＬＡＥとを有する。
【００３９】
ヒューズラッチ回路ＦＬＡ２，ＦＬＡ３は、不良アドレスビットＦＡ（２），ＦＡ（３）のそれぞれに対応して設けられており、各不良アドレスビットのアドレス情報をプログラムするためのヒューズ素子ＦＳを備える。
【００４０】
ヒューズラッチ回路ＦＬＡ２は、入力ノードがヒューズラッチ回路ＦＬＡ２の初期化を行なうリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードが制御信号生成回路５０Ａのインバータ５１ａの入力ノードおよび２入力ＮＡＮＤ回路５４ａ，５６ａの第１の入力ノードに接続される。
【００４１】
ヒューズラッチ回路ＦＬＡ３は、入力ノードがヒューズラッチ回路ＦＬＡ３の初期化を行なうリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードが制御信号生成回路５０Ａのインバータ５２ａの入力ノードおよび２入力ＮＡＮＤ回路５５，５６の第１の入力ノードに接続される。
【００４２】
ヒューズラッチ回路ＦＬＡＥは、入力ノードがリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードが制御信号生成回路５０Ａの２入力ＮＯＲ回路５７ａ〜６０ａの第２の入力ノードに接続される。
【００４３】
ここで、リセット信号ＳＦＣは、ヒューズラッチ回路ＦＬＡ２，ＦＬＡ３，ＦＬＡＥの記憶内容を初期化するための信号であり、一例として、図示しないパワーオンリセット回路の出力するパワーオンリセット信号を基にリセット信号発生回路（図示せず）にて生成される。また、他の例として、外部に設けたリセット信号発生回路から直接入力される。
【００４４】
リセット信号ＳＦＣは、外部電源投入後の一定の期間（以下、「リセット期間」とも称する）においては、「Ｌ」（論理ロー）レベルを示し、通常動作期間においては、「Ｈ」（論理ハイ）レベルを示す。
【００４５】
したがって、ヒューズラッチ回路ＦＬＡ２，ＦＬＡ３は、通常動作期間において「Ｈ」レベルのリセット信号ＳＦＣが入力されると、それぞれヒューズ素子ＦＳの切断／未切断を選択することによって、１ビットのプログラム情報を不揮発的に記憶し、当該プログラム情報に応じたレベルのプログラム信号ＦＡ２，ＦＡ３を生成する。
【００４６】
一方、ヒューズラッチ回路ＦＬＡＥは、「Ｈ」レベルのリセット信号ＳＦＣが入力されると、ヒューズ素子ＦＳの切断／未切断の選択によってスペアカラムブロックＳＣＡにて置換救済を行なうか否かの情報を不揮発的に記憶し、プログラム信号ＦＡＥを生成する。
【００４７】
図３は、図２のヒューズラッチ回路ＦＬＡ２の一例の詳細を示す回路図である。なお、ヒューズラッチ回路ＦＬＡ２，ＦＬＡ３，ＦＬＡＥは、いずれも同一の構成であることから、代表的にヒューズラッチ回路ＦＬＡ２について説明する。
【００４８】
図３を参照して、ヒューズラッチ回路ＦＬＡ２は、パルス発生回路４１と、ヒューズ素子ＦＳと、ＰチャネルＭＯＳトランジスタ４２と、ＮチャネルＭＯＳトランジスタ４３と、トランスファゲート４４と、インバータ４５〜４９とを有する。
【００４９】
ヒューズラッチ回路ＦＬＡ２の入力ノードは、パルス発生回路４１の入力ノードに接続される。パルス発生回路４１の出力ノードは、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４３のゲート電極に接続される。
【００５０】
ＰチャネルＭＯＳトランジスタ４２は、ソースが電源ノードＶＤＤに接続され、ドレインがＮチャネルＭＯＳトランジスタ４３のドレインに接続される。ＮチャネルＭＯＳトランジスタ４３のソースと接地ノードとの間には、ヒューズ素子ＦＳが接続される。
【００５１】
ヒューズ素子ＦＳは、初期状態においては未切断であって導通状態にあり、外部からのブロー入力等によって切断されると、非可逆的に非導通状態に変化する。このため、ヒューズ素子ＦＳが未切断のときには、ＮチャネルＭＯＳトランジスタ４３のソースは接地ノードと電気的に結合され、ヒューズ素子ＦＳが切断されると、ＮチャネルＭＯＳトランジスタ４３のソースは接続ノードと電気的に切離される。
【００５２】
ＰチャネルＭＯＳトランジスタ４２およびＮチャネルＭＯＳトランジスタ４３の接続ノードとインバータ４７，４８で構成されるラッチ回路の入力ノードとの間には、トランスファゲート４４が結合される。トランスファゲート４４は、パルス発生回路４１の出力信号ＩＳＦＣのインバータ４５を介する反転信号と、インバータ４５，４６を介する出力信号ＩＳＦＣとに応じて、ＣＭＯＳインバータの出力ノードとラッチ回路の入力ノードとを電気的に結合する。
【００５３】
インバータ４７，４８からなるラッチ回路の出力ノードは、インバータ４９の入力ノードに接続され、インバータ４９の出力ノードは、ヒューズラッチ回路ＦＬＡ２の出力ノードに接続される。
【００５４】
以上の構成において、リセット信号ＳＦＣがパルス発生回路４１に入力されると、ワンショットのパルス波形ＩＳＦＣが生成されてパルス発生回路４１から出力される。
【００５５】
次に、出力信号ＩＳＦＣは、後段のＣＭＯＳインバータに入力されると、論理レベルが反転された信号Ｎ１となって出力される。
【００５６】
さらに、トランスファゲート４４が「Ｌ」レベルの出力信号ＩＳＦＣに応じてオンされると、信号Ｎ１は、ラッチ回路へと伝達される。
【００５７】
最後に、ラッチ回路の出力信号は、インバータ４９を介して論理レベルが反転されると、プログラム信号ＦＡ２として図示しないヒューズラッチ回路ＦＬＡ２の出力ノードから出力される。
【００５８】
図４は、図３のヒューズラッチ回路ＦＬＡ２における各出力信号の動作波形図である。
【００５９】
図４を参照して、ヒューズラッチ回路ＦＬＡ２に入力されるリセット信号ＳＦＣ（ａ）と、パルス発生回路４１にて生成される信号ＩＳＦＣ（ｂ）と、信号ＩＳＦＣがＣＭＯＳインバータを介して出力される信号Ｎ１（ｃ），（ｅ）と、信号Ｎ１がトランスファゲート４４からラッチ回路およびインバータ４９を介して出力されるプログラム信号ＦＡ２（ｄ），（ｆ）との波形を示す。
【００６０】
図４（ａ）のリセット信号ＳＦＣがリセット期間（「Ｌ」レベルに相当）から通常動作状態（「Ｈ」レベルに相当）に変化したことを受けて、パルス発生回路４１の出力信号ＩＳＦＣは、リセット期間では「Ｈ」レベルであった電圧レベルに１つのパルスが発生し、所定の期間「Ｌ」レベルに立ち下がった後に再び「Ｈ」レベルに遷移する（図４（ｂ））。
【００６１】
これを受けて、信号Ｎ１は、図４（ｃ）に示すように、リセット期間においては、「Ｈ」または「Ｌ」レベルのいずれかであるが、「Ｌ」レベルに遷移した信号ＩＳＦＣが後段のＣＭＯＳインバータによって論理レベルが反転されることにより、「Ｈ」レベルに遷移する。
【００６２】
さらに、信号Ｎ１は、「Ｌ」レベルの信号ＩＳＦＣが入力されてオンとなったトランスファゲート４４を通過し、ラッチ回路において「Ｈ」レベルに保持される。
【００６３】
ここで、信号ＩＳＦＣにおけるパルスの電位が「Ｌ」レベルから「Ｈ」レベルに遷移したとき、信号Ｎ１の電圧レベルの変化は、ヒューズ素子ＦＳの切断／未切断に依存して以下に示す２通りの経過を辿ることとなる。
【００６４】
ヒューズ素子ＦＳが未切断であって導通状態である場合は、「Ｈ」レベルに保持された信号Ｎ１の電位は、電荷がＣＭＯＳインバータのＮチャネルＭＯＳトランジスタ４３とヒューズ素子ＦＳとを介して接地ノードに引き抜かれることから、図４（ｃ）で示すように「Ｌ」レベルに遷移する。
【００６５】
このとき、インバータ４９の出力ノードを介して出力されるプログラム信号ＦＡ２は、信号Ｎ１の電位の遷移を受けて、「Ｈ」レベルから「Ｌ」レベルに遷移する（図４（ｄ））。
【００６６】
一方、ヒューズ素子ＦＳが外部からのブロー入力等によって切断されて導通状態から非導通状態へと変化している場合は、「Ｈ」レベルに保持された信号Ｎ１の電位は、ヒューズ素子ＦＳの切断によって接地ノードと切離されたＮチャネルＭＯＳトランジスタ４３からは電荷を引き抜かれることがないため、図４（ｅ）に示すように「Ｈ」レベルを保持する。
【００６７】
インバータ４９の出力ノードを介して出力されるプログラム信号ＦＡ２も、これを受けて、「Ｈ」レベルを保持する（図４（ｆ））。
【００６８】
この結果、ヒューズラッチ回路ＦＬＡ２から出力されるプログラム信号ＦＡ２は、通常動作状態において、ヒューズ素子ＦＳの切断によって「Ｈ」レベルを保持し、ヒューズ素子ＦＳの未切断によって「Ｌ」レベルを保持することとなる。
【００６９】
以上の動作は、図２に示すヒューズラッチ回路ＦＬＡ３，ＦＬＡＥにおいても、同様に行なわれる。したがって、プログラム信号ＦＡ３，ＦＡＥは、ヒューズ素子ＦＳの切断によって「Ｈ」レベルを保持し、ヒューズ素子ＦＳの未切断によって「Ｌ」レベルを保持する信号となる。
【００７０】
各ヒューズラッチ回路ＦＬＡ２，ＦＬＡ３，ＦＬＡＥにおいて生成されたプログラム信号ＦＡ２，ＦＡ３，ＦＡＥは、図２の制御信号生成回路５０Ａに入力される。例えば、図１に示す不良メモリセルＭＣＡの上位のアドレス情報ＦＡ＜３：２＞をプログラミングする場合は、ヒューズラッチ回路ＦＬＡ２のヒューズ素子ＦＳを切断し、ヒューズラッチ回路ＦＬＡ３のヒューズ素子ＦＳを未切断とする。これにより、プログラム信号ＦＡ２，ＦＡ３は、それぞれ「Ｈ」，「Ｌ」を保持する。このとき、ヒューズラッチ回路ＦＬＡＥにおいては、不良メモリセルＭＣＡの置換救済を行なうべく、ヒューズ素子ＦＳを未切断として「Ｌ」レベルのスペアカラムブロックイネーブル信号ＦＡＥを生成する。
【００７１】
再び図２を参照して、制御信号生成回路５０Ａは、インバータ５１ａ，５２ａと、２入力ＮＡＮＤ回路５３ａ〜５６ａと、２入力ＮＯＲ回路５７ａ〜６０ａとを有する。
【００７２】
ヒューズラッチ回路ＦＬＡ２から出力されるプログラム信号ＦＡ２は、２入力ＮＡＮＤ回路５３ａ〜５６ａの第１の入力ノードに入力される。なお、２入力ＮＡＮＤ回路５３ａ，５５ａについては、インバータ５１ａを介した反転信号が入力される。
【００７３】
ヒューズラッチ回路ＦＬＡ３から出力されるプログラム信号ＦＡ３は、２入力ＮＡＮＤ回路５３ａ〜５６ａの第２の入力ノードに入力される。なお、２入力ＮＡＮＤ回路５３ａ，５４ａについては、インバータ５２ａを介した反転信号が入力される。
【００７４】
２入力ＮＡＮＤ回路５３ａ〜５６ａは、それぞれ２つのプログラム信号ＦＡ２，ＦＡ３の論理積の演算結果を出力する。このように、インバータ５１ａ，５２ａと２入力ＮＡＮＤ回路５３ａ〜５６ａとは、２ビットのプログラム信号ＦＡ２，ＦＡ３を４ビットの出力信号に変換する２−４デコーダとして機能する。
【００７５】
ここで、図１の不良メモリセルＭＣＡの置換救済においては、上記のアドレスプログラム回路４０Ａから出力される２ビットのプログラム信号（ＦＡ２，ＦＡ３）＝（「Ｈ」，「Ｌ」）は、４ビットの出力信号（「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」）にデコードされる。
【００７６】
２入力ＮＡＮＤ回路５３ａ〜５６ａの出力信号は、それぞれ２入力ＮＯＲ回路５７ａ〜６０ａの第１の入力ノードに入力される。一方、２入力ＮＯＲ回路５７ａ〜６０ａの第２の入力ノードには、スペアカラムブロックイネーブル信号ＦＡＥが入力される。
【００７７】
２入力ＮＯＲ回路５７ａ〜６０ａは、それぞれ対応する２入力ＮＡＮＤ回路５３ａ〜５６ａの出力信号とスペアカラムブロックイネーブル信号ＦＡＥとの論理和を演算し、演算結果として制御信号ＳＡ０〜ＳＡ３を出力する。
【００７８】
制御信号ＳＡ０〜ＳＡ３は、アドレスプログラム回路４０Ａから出力される「Ｌ」レベルのスペアカラムブロックイネーブル信号ＦＡＥによって、２入力ＮＡＮＤ回路５３ａ〜５６ａの出力信号の反転信号となる。
【００７９】
したがって、図１の不良メモリセルＭＣＡを置換救済する場合は、上記のアドレスプログラム回路４０Ａから出力される２ビットのプログラム信号（ＦＡ２，ＦＡ３）＝（「Ｈ」，「Ｌ」）は、制御信号（ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３）＝（「Ｌ」，「Ｈ」，「Ｌ」，「Ｌ」）となってシフタ回路１０Ａへと出力される。
【００８０】
図５は、シフタ回路１０Ａの構成の一例の詳細を示す回路図である。
図５を参照して、シフタ回路１０Ａは、グローバルデータ入出力線ＧＩＯＱと対応するグローバルデータ入出力線ＧＩＯＮと隣接するグローバルデータ入出力線ＧＩＯＮとを選択的に結合するための接続スイッチとして、グローバルデータ入出力線ＧＩＯＱ０〜ＧＩＯＱ３のそれぞれに対応して配置される、ＮチャネルＭＯＳトランジスタＴＡ０，ＴＡ０Ｃ，ＴＡ１，ＴＡ１Ｃ，ＴＡ２，ＴＡ２Ｃ，ＴＡ３，ＴＡ３Ｃを備える。
【００８１】
より詳細には、グローバルデータ入出力線ＧＩＯＱ３と対応するグローバルデータ入出力線ＧＩＯＮ３との間には、ＮチャネルＭＯＳトランジスタＴＡ３Ｃが結合される。一方、グローバルデータ入出力線ＧＩＯＱ３とグローバルデータ入出力線ＧＩＯＮ３に隣接するグローバルデータ入出力線ＧＩＯＮ２との間には、ＮチャネルＭＯＳトランジスタＴＡ３が結合される。
【００８２】
ＮチャネルＭＯＳトランジスタＴＡ３，ＴＡ３Ｃのゲート電極は、２入力ＯＲ回路１４Ａの出力ノードに接続される。２入力ＯＲ回路１４Ａは、制御信号生成回路５０Ａからの制御信号ＳＡ３を第１の入力ノードに受け、接地電位（「Ｌ」レベルに相当）を第２の入力ノードに受けると、これらの２信号の論理和の演算結果として信号ＳＡＯ３を出力する。信号ＳＡＯ３は、ＮチャネルＭＯＳトランジスタＴＡ３のゲート電極に入力される。信号ＳＡＯ３は、さらに、インバータ１８Ａを介して論理レベルが反転された信号ＳＡＯ３Ｃとなって、ＮチャネルＭＯＳトランジスタＴＡ３Ｃのゲート電極に入力される。
【００８３】
同様に、グローバルデータ入出力線ＧＩＯＱ２とグローバルデータ入出力線ＧＩＯＮ２，ＧＩＯＮ１との間には、ＮチャネルＭＯＳトランジスタＴＡ２Ｃ，ＴＡ２がそれぞれ結合される。
【００８４】
２入力ＯＲ回路１３Ａは、制御信号ＳＡ２および２入力ＯＲ回路１４Ａの出力信号ＳＡＯ３を第１，２の入力ノードにそれぞれ受けると、これらの２信号の論理和の演算結果を示す信号ＳＡＯ２と信号ＳＡＯ２に相補の信号ＳＡＯ２ＣとをＮチャネルＭＯＳトランジスタＴＡ２，ＴＡ２Ｃのゲート電極にそれぞれ入力する。
【００８５】
同様に、グローバルデータ入出力線ＧＩＯＱ１とグローバルデータ入出力線ＧＩＯＮ１，ＧＩＯＮ０との間には、ＮチャネルＭＯＳトランジスタＴＡ１Ｃ，ＴＡ１がそれぞれ結合される。
【００８６】
２入力ＯＲ回路１２Ａは、制御信号ＳＡ１および２入力ＯＲ回路１３Ａの出力信号ＳＡＯ２を第１，２の入力ノードにそれぞれ受けると、これらの２信号の論理和の演算結果を示す信号ＳＡＯ１と信号ＳＡＯ１に相補の信号ＳＡＯ１ＣをＮチャネルＭＯＳトランジスタＴＡ１，ＴＡ１Ｃのゲート電極にそれぞれ入力する。
【００８７】
さらに、グローバルデータ入出力線ＧＩＯＱ０とグローバルデータ入出力線ＧＩＯＮ０およびスペアグローバルデータ入出力線ＧＩＯＳ０との間には、ＮチャネルＭＯＳトランジスタＴＡ０Ｃ，ＴＡ０がそれぞれ結合される。
【００８８】
２入力ＯＲ回路１１Ａは、制御信号ＳＡ０および２入力ＯＲ回路１２Ａの出力信号ＳＡＯ１を第１，２の入力ノードにそれぞれ受けると、これらの２信号の論理和の演算結果を示す信号ＳＡＯ０と信号ＳＡＯ０に相補の信号ＳＡＯ０ＣをＮチャネルＭＯＳトランジスタＴＡ０，ＴＡ０Ｃのゲート電極にそれぞれ入力する。
【００８９】
以上の構成において、ＮチャネルＭＯＳトランジスタＴＡｎ（ｎは０以上３以下の整数）とＮチャネルＭＯＳトランジスタＴＡｎＣとは、制御信号ＳＡｎと制御信号ＳＡｎ＋１，ＳＡｎ＋２・・・の論理和との演算結果である信号ＳＡＯｎ＋１との論理和に応じて、相補的にオン／オフ状態となる。
【００９０】
制御信号ＳＡｎおよび信号ＳＡＯｎ＋１のいずれもが「Ｌ」レベルのとき、すなわち、制御信号ＳＡｎ，ＳＡｎ＋１，・・・のすべてが「Ｌ」レベルのとき（ノーマルカラムブロックＮＣｎ，ＮＣｎ＋１・・・が不良メモリセルを含まないときに相当）には、信号ＳＡＯｎが「Ｌ」となり、信号ＳＡＯｎＣが「Ｈ」となる。ＮチャネルＭＯＳトランジスタＴＡｎは「Ｌ」レベルの信号ＳＡＯｎに応じてオフ状態となるとともに、ＮチャネルＭＯＳトランジスタＴＡｎＣは「Ｈ」レベルの信号ＳＡＯｎに応じてオン状態となる。
【００９１】
この結果、グローバルデータ入出力線ＧＩＯＱｎは、対応するグローバルデータ入出力線ＧＩＯＮｎに電気的に結合される。したがって、図示しないノーマルカラムブロックＮＣｎのデータ読出またはデータ書込は、グローバルデータ入出力線ＧＩＯＮｎ，ＧＩＯＱｎを介して実行される。
【００９２】
一方、制御信号ＳＡｎが「Ｌ」レベルであって、信号ＳＡＯｎ＋１が「Ｈ」レベルのとき、すなわち、制御信号ＳＡｎが「Ｌ」であり、制御信号ＳＡｎ＋１，・・・のいずれかが「Ｈ」のとき（ノーマルカラムブロックＮＣｎが不良メモリセルを含まないが、ノーマルカラムブロックＮＣｎ＋１，ＮＣｎ＋２・・・のいずれかに不良メモリセルが含まれるときに相当）には、信号ＳＡＯｎが「Ｈ」となり、信号ＳＡＯｎＣが「Ｌ」となる。ＮチャネルＭＯＳトランジスタＴＡｎは、「Ｈ」レベルの信号ＳＡＯｎに応じてオン状態となるとともに、ＮチャネルＭＯＳトランジスタＴＡｎＣは、「Ｌ」レベルの信号ＳＡＯｎＣに応じてオフ状態となる。この結果、グローバルデータ入出力線ＧＩＯＱｎは、対応するグローバルデータ入出力線ＧＩＯＮｎに隣接するグローバルデータ入出力線ＧＩＯＮｎ−１に電気的に結合される。
【００９３】
このとき、制御信号ＳＡｎ，ＳＡｎ＋１を受ける２入力ＯＲ回路の「Ｈ」レベルの出力信号ＳＡＯｎは、隣接する２入力ＯＲ回路にも入力される。したがって、該２入力ＯＲ回路からは、「Ｈ」レベルの信号ＳＡＯｎ−１が出力される。ＮチャネルＭＯＳトランジスタＴＡｎ−１は、「Ｈ」レベルの信号ＳＡＯｎ−１に応じてオン状態となるとともに、ＮチャネルＭＯＳトランジスタＴＡｎＣは、「Ｌ」レベルの信号ＳＡＯｎに応じてオフ状態となる。この結果、グローバルデータ入出力線ＧＩＯＱｎ−１は、対応するグローバルデータ入出力線ＧＩＯＮｎ−１に隣接するグローバルデータ入出力線ＧＩＯＮｎ−２に電気的に結合される。
【００９４】
このように、グローバルデータ入出力線ＧＩＯＱｎが対応するグローバルデータ入出力線ＧＩＯＮｎに隣接するグローバルデータ入出力線ＧＩＯＮｎ−１に電気的に結合されると、グローバルデータ入出力線ＧＩＯＱｎ以降のグローバルデータ入出力線ＧＩＯＱｎ−１・・・は、順次シフトされて、グローバルデータ入出力線ＧＩＯＮｎ−２・・・に結合される。最終的にグローバルデータ入出力線ＧＩＯＱ０は、スペアグローバルデータ入出力線ＧＩＯＳ０に電気的に結合されることにより、シフトリダンダンシ方式による置換救済が実行される。
【００９５】
なお、制御信号ＳＡｎが「Ｈ」レベルであって、信号ＳＡＯｎ＋１が「Ｌ」レベルのとき、すなわち、制御信号ＳＡｎが「Ｈ」であり、制御信号ＳＡｎ＋１，・・・のすべてが「Ｌ」のとき（ノーマルカラムブロックＮＣｎが不良メモリセルを含み、ノーマルカラムブロックＮＣｎ＋１，ＮＣｎ＋２・・・に不良メモリセルが含まれないときに相当）には、信号ＳＡＯｎが「Ｈ」となり、信号ＳＡＯｎＣが「Ｌ」となる。したがって、このときにおいても、グローバルデータ入出力線ＧＩＯＱｎがグローバルデータ入出力線ＧＩＯＮｎ−１に電気的に結合されると、グローバルデータ入出力線ＧＩＯＱｎ以降のグローバルデータ入出力線ＧＩＯＱｎ−１・・・は、順次シフトされて、グローバルデータ入出力線ＧＩＯＮｎ−２・・・とスペアグローバルデータ入出力線ＧＩＯＳ０とにそれぞれ結合され、シフトリダンダンシ方式による置換救済が実行される。
【００９６】
例えば、図１に示す不良メモリセルＭＣＡの置換救済においては、制御信号（ＳＡ０，ＳＡ１，ＳＡ２，ＳＡ３）＝（「Ｌ」，「Ｈ」，「Ｌ」，「Ｌ」）に応答して、グローバルデータ入出力線ＧＩＯＱ０とスペアグローバルデータ入出力線ＧＩＯＳ０とが結合され、グローバルデータ入出力線ＧＩＯＱ１とグローバルデータ入出力線ＧＩＯＮ０とが結合され、グローバルデータ入出力線ＧＩＯＱ２とグローバルデータ入出力線ＧＩＯＮ２とが結合され、グローバルデータ入出力線ＧＩＯＱ３とグローバルデータ入出力線ＧＩＯＮ３とが結合される。
【００９７】
ここで、再び図１を参照して、シフトリダンダンシ方式により置換されたスペアカラムブロックＳＣＡにおいて、不良スペアメモリセルＳＭＣＢが含まれている場合は、以上の冗長構成では、依然として不良があるために正常動作を行なうことができないという問題が残る。
【００９８】
そこで、不良スペアメモリセルを含むスペアメモリセル列をさらにスペアカラムＳＣＣに置換することにより、救済効率の一層の向上を図ることとする。
【００９９】
なお、本実施の形態では、スペアカラムブロックＳＣＡにおける不良スペアメモリセルの置換救済は、ノーマルカラムブロックＮＣにおける不良メモリセルの置換救済と同様に、シフトリダンダンシ方式による冗長構成を採用する。
【０１００】
図１を参照して、ビット線ＢＬＮとビット線ＢＬＱとの間には、シフタ回路１０Ｂが配置される。
【０１０１】
シフタ回路１０Ｂは、ビット線ＢＬＮおよびスペアビット線ＢＬＳ０とビット線ＢＬＱとの接続関係を、不良スペアメモリセルを含むビット線ＢＬＮを特定する制御信号ＳＢ０〜ＳＢ３に応じて制御することによって、不良スペアメモリセルの救済を行なう。具体的には、図１に示すように、不良スペアメモリセルＳＭＣＢを示すための不良アドレスＦＢ＜３：０＞（＝ＦＢ（３）〜ＦＢ（０））の下位アドレスＦＢ＜１：０＞で指定されるビット線ＢＬＮ１においては、ビット線ＢＬＱ１は、不良スペアメモリセルＳＭＣＢを含むビット線ＢＬＮ１を、隣接するビット線ＢＬＮ０に置換して接続され、データの読出またはデータ書込が実行される。
【０１０２】
このとき、隣接するビット線ＢＬＱ０は、対応するビット線ＢＬＮ０がビット線ＢＬＱ１と接続されたことを受けて、隣接するスペアビット線ＢＬＳ０に置換して接続される。このように、本実施の形態では、不良スペアメモリセルを含むスペアビット線を隣接スペアビット線で置換するとともに、以降のスペアビット線を順にシフトしてスペアカラムＳＣＣを使用するというシフトリダンダンシを適用した冗長構成を採用する。
【０１０３】
アドレスプログラム回路４０Ｂは、不良スペアメモリセルを含むスペアメモリセル列を特定する、不良アドレスＦＢ＜３：０＞の下位アドレスに相当するＦＢ＜１：０＞をプログラム情報として不揮発的に記憶する。
【０１０４】
アドレスプログラム回路４０Ｂは、さらに、スペアカラムブロックＳＣＡ内に不良スペアメモリセルが存在する場合に、スペアカラムＳＣＣを活性化させて置換救済するためのイネーブル信号ＦＢＥを不揮発的に記憶する。
【０１０５】
制御信号生成回路５０Ｂは、通常動作時において、不良スペアメモリセルを特定するアドレス情報ＦＢ＜１：０＞とスペアカラムＳＣＣのイネーブル信号ＦＢＥとに基づいて、制御信号ＳＢ０〜ＳＢ３を生成する。
【０１０６】
図６は、図１のアドレスプログラム回路４０Ｂおよび制御信号生成回路５０Ｂの一例の詳細を示す回路図である。
【０１０７】
図６を参照して、アドレスプログラム回路４０Ｂは、不良スペアメモリセルの下位のアドレス情報ＦＢ＜１：０＞（＝ＦＢ（０），ＦＢ（１））の各アドレスビットをプログラミングするためのヒューズラッチ回路ＦＬＢ０，ＦＬＢ１と、スペアカラムのイネーブル信号ＦＢＥをプログラミングするためのヒューズラッチ回路ＦＬＢＥとを有する。
【０１０８】
ヒューズラッチ回路ＦＬＢ０，ＦＬＢ１は、不良アドレスビットＦＢ（０），ＦＢ（１）のそれぞれに対応して設けられており、各不良アドレスビットのアドレス情報をプログラムするためのヒューズ素子ＦＳを備える。
【０１０９】
ヒューズラッチ回路ＦＬＢ０は、入力ノードがリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードが制御信号生成回路５０Ｂのインバータ５１ｂの入力ノードおよび２入力ＮＡＮＤ回路５４ｂ，５６ｂの第１の入力ノードに接続される。
【０１１０】
ヒューズラッチ回路ＦＬＢ１は、入力ノードがリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードが制御信号生成回路５０Ｂのインバータ５５２ｂの入力ノードおよび２入力ＮＡＮＤ回路５５ｂ，５６ｂに接続される。
【０１１１】
ヒューズラッチ回路ＦＬＢＥは、入力ノードがリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードが制御信号生成回路５０Ｂの２入力ＮＯＲ回路５７から６０の第２の入力ノードに接続される。なお、ヒューズラッチ回路ＦＬＢ０，ＦＬＢ１，ＦＬＢＥの具体的な回路構成は、図３のヒューズラッチ回路ＦＬＡ２と同一であるため、詳細な説明は省略する。
【０１１２】
ヒューズラッチ回路ＦＬＢ０，ＦＬＢ１は、通常動作期間において「Ｈ」レベルのリセット信号ＳＦＣが入力されると、それぞれヒューズ素子ＦＳの切断／未切断を選択することによって、１ビットのプログラム情報を不揮発的に記憶し、当該プログラム情報に応じたレベルのプログラム信号ＦＢ０，ＦＢ１を生成する。
【０１１３】
一方、ヒューズラッチ回路ＦＬＢＥは、「Ｈ」レベルのリセット信号ＳＦＣが入力されると、ヒューズ素子ＦＳの切断／未切断の選択によってスペアカラムＳＣＣにて置換救済を行なうか否かの情報を不揮発的に記憶し、プログラム信号ＦＢＥを生成する。
【０１１４】
各ヒューズラッチ回路ＦＬＢ０，ＦＬＢ１，ＦＬＢＥにおいて生成されたプログラム信号ＦＢ０，ＦＢ１，ＦＢＥは、制御信号生成回路５０Ｂに入力される。例えば、図１に示す不良スペアメモリセルＳＭＣＢの下位のアドレス情報ＦＢ＜１：０＞をプログラミングする場合は、ヒューズラッチ回路ＦＬＢ０のヒューズ素子ＦＳを切断し、ヒューズラッチ回路ＦＬＢ１のヒューズ素子ＦＳを未切断とする。これにより、プログラム信号ＦＢ０，ＦＢ１は、それぞれ「Ｈ」，「Ｌ」を保持する。このとき、ヒューズラッチ回路ＦＬＢＥにおいては、不良スペアメモリセルＳＭＣＢの置換救済を行なうべく、ヒューズ素子ＦＳを未切断として「Ｌ」レベルのスペアカラムイネーブル信号ＦＢＥを生成する。
【０１１５】
制御信号生成回路５０Ｂは、図２の制御信号生成回路５０Ａと同様の構成であり、２ビットのプログラム信号ＦＢ０，ＦＢ１を４ビットの出力信号に変換する２−４デコーダとして機能する。したがって、上記のアドレスプログラム回路４０Ｂから出力される２ビットのプログラム信号（ＦＢ０，ＦＢ１）＝（「Ｈ」，「Ｌ」）は、４ビットの出力信号（「Ｈ」，「Ｌ」，「Ｈ」，「Ｈ」）にデコードされると、「Ｌ」レベルのスペアカラムイネーブル信号ＦＢＥによって反転され、最終的には制御信号（ＳＢ０，ＳＢ１，ＳＢ２，ＳＢ３）＝（「Ｌ」，「Ｈ」，「Ｌ」，「Ｌ」）となってシフタ回路１０Ｂへと出力される。
【０１１６】
図７は、図１のシフタ回路１０Ｂの構成の一例の詳細を示す回路図である。
図７を参照して、シフタ回路１０Ｂは、ビット線ＢＬＱと対応するビット線ＢＬＮと隣接するビット線ＢＬＮとを選択的に結合するための接続スイッチとして、ビット線ＢＬＱ０〜ＢＬＱ３のそれぞれに対応して配置される、ＮチャネルＭＯＳトランジスタＴＢ０，ＴＢ０Ｃ，ＴＢ１，ＴＢ１Ｃ，ＴＢ２，ＴＢ２Ｃ，ＴＢ３，ＴＢ３Ｃを備える。
【０１１７】
より詳細には、ビット線ＢＬＱ３と対応するビット線ＢＬＮ３との間には、ＮチャネルＭＯＳトランジスタＴＢ３Ｃが結合される。一方、ビット線ＢＬＱ３とビット線ＢＬＮ３に隣接するビット線ＢＬＮ２との間には、ＮチャネルＭＯＳトランジスタＴＢ３が結合される。
【０１１８】
ＮチャネルＭＯＳトランジスタＴＢ３，ＴＢ３Ｃのゲート電極は、２入力ＯＲ回路１４Ｂの出力ノードに接続される。２入力ＯＲ回路１４Ｂは、制御信号生成回路５０Ｂからの制御信号ＳＢ３を第１の入力ノードに受け、接地電位を第２の入力ノードに受けると、これらの２信号の論理和の演算結果として信号ＳＢＯ３を出力する。信号ＳＢＯ３は、ＮチャネルＭＯＳトランジスタＴＢ３のゲート電極に入力される。信号ＳＢＯ３は、さらに、インバータ１８Ｂを介して論理レベルが反転された信号ＳＢＯ３Ｃとなって、ＮチャネルＭＯＳトランジスタＴＢ３Ｃのゲート電極に入力される。
【０１１９】
同様に、ビット線ＢＬＱ２とビット線ＢＬＮ２，ＢＬＮ１との間には、ＮチャネルＭＯＳトランジスタＴＢ２Ｃ，ＴＢ２がそれぞれ結合される。
【０１２０】
２入力ＯＲ回路１３Ｂは、制御信号ＳＢ２および２入力ＯＲ回路１４Ｂの出力信号ＳＢＯ３を第１，２の入力ノードにそれぞれ受けると、これらの２信号の論理和の演算結果を示す信号ＳＢＯ２と信号ＳＢＯ２に相補の信号ＳＢＯ２ＣとをＮチャネルＭＯＳトランジスタＴＢ２，ＴＢ２Ｃのゲート電極にそれぞれ入力する。このときの信号ＳＢＯ２は、制御信号ＳＢ３と制御信号ＳＢ２との論理和の演算結果に相当する。
【０１２１】
同様に、ビット線ＢＬＱ１とビット線ＢＬＮ１，ＢＬＮ０との間には、ＮチャネルＭＯＳトランジスタＴＢ１Ｃ，ＴＢ１がそれぞれ結合される。
【０１２２】
２入力ＯＲ回路１２Ｂは、制御信号ＳＢ１および２入力ＯＲ回路１３Ｂの出力信号ＳＢＯ２を第１，２の入力ノードにそれぞれ受けると、これらの２信号の論理和の演算結果を示す信号ＳＢＯ１と信号ＳＢＯ１に相補の信号ＳＢＯ１ＣをＮチャネルＭＯＳトランジスタＴＢ１，ＴＢ１Ｃのゲート電極にそれぞれ入力する。このときの信号ＳＢＯ１は、制御信号ＳＢ３〜ＳＢ１の論理和の演算結果に相当する。
【０１２３】
さらに、ビット線ＢＬＱ０とビット線ＢＬＮ０およびスペアビット線ＢＬＳ０との間には、ＮチャネルＭＯＳトランジスタＴＢ０Ｃ，ＴＢ０がそれぞれ結合される。
【０１２４】
２入力ＯＲ回路１１Ｂは、制御信号ＳＢ０および２入力ＯＲ回路１２Ｂの出力信号ＳＢ１を第１，２の入力ノードにそれぞれ受けると、これらの２信号の論理和の演算結果を示す信号ＳＢＯ０と信号ＳＢＯ０に相補の信号ＳＢＯ０ＣをＮチャネルＭＯＳトランジスタＴＢ０，ＴＢ０Ｃのゲート電極にそれぞれ入力する。このときの信号ＳＢＯ０は、制御信号ＳＢ３〜ＳＢ０の論理和の演算結果に相当する。
【０１２５】
以上の構成において、ＮチャネルＭＯＳトランジスタＴＢｎ（ｎは０以上３以下の整数）とＮチャネルＭＯＳトランジスタＴＢｎＣとは、制御信号ＳＢｎと制御信号ＳＢｎ＋１，・・・ＳＢ３の論理和との演算結果である信号ＳＢＯｎ＋１との論理和に応じて、相補的にオン／オフ状態となる。
【０１２６】
制御信号ＳＢｎおよび信号ＳＢＯｎ＋１のいずれもが「Ｌ」レベルのとき、すなわち、制御信号ＳＢｎ，ＳＢｎ＋１，・・・のすべてが「Ｌ」レベルのとき（ビット線ＢＬＮｎ，ＢＬＮｎ＋１・・・が不良スペアメモリセルを含まないときに相当）には、信号ＳＢＯｎが「Ｌ」となり、信号ＳＢＯｎＣが「Ｈ」となる。ＮチャネルＭＯＳトランジスタＴＢｎは「Ｌ」レベルの信号ＳＢＯｎに応じてオフ状態となるとともに、ＮチャネルＭＯＳトランジスタＴＢｎＣは「Ｈ」レベルの信号ＳＢＯｎＣに応じてオン状態となる。
【０１２７】
この結果、ビット線ＢＬＱｎは、対応するビット線ＢＬＮｎに電気的に結合される。したがって、ビット線ＢＬＮｎのデータ読出またはデータ書込は、ビット線ＢＬＱｎを介してローカルデータＩ／Ｏ回路３０−Ｓ０にて実行される。
【０１２８】
一方、制御信号ＳＢｎが「Ｌ」レベルであって、信号ＳＢＯｎ＋１が「Ｈ」レベルのとき、すなわち、制御信号ＳＢｎが「Ｌ」であり、制御信号ＳＢｎ＋１，・・・のいずれかが「Ｈ」のとき（ビット線ＢＬＮｎが不良メモリセルを含まないが、ビット線ＢＬＮｎ＋１，ＢＬＮｎ＋２・・・のいずれかに不良メモリセルが含まれるときに相当）には、信号ＳＢＯｎが「Ｈ」となり、信号ＳＢＯｎＣが「Ｌ」となる。ＮチャネルＭＯＳトランジスタＴＢｎは、「Ｈ」レベルの信号ＳＢＯｎに応じてオン状態となるとともに、ＮチャネルＭＯＳトランジスタＴＢｎＣは、「Ｌ」レベルの信号ＳＢＯｎＣに応じてオフ状態となる。この結果、ビット線ＢＬＱｎは、対応するビット線ＢＬＮｎに隣接するビット線ＢＬＮｎ−１に電気的に結合される。
【０１２９】
このとき、制御信号ＳＢｎに対応する２入力ＯＲ回路の「Ｈ」レベルの出力信号ＳＢＯｎは、隣接する２入力ＯＲ回路にも入力される。したがって、隣接する２入力ＯＲ回路からは、「Ｈ」レベルの信号ＳＢＯｎ−１が出力される。ＮチャネルＭＯＳトランジスタＴＢｎ−１は、「Ｈ」レベルの信号ＳＢＯｎ−１に応じてオン状態となるとともに、ＮチャネルＭＯＳトランジスタＴＢｎＣは、「Ｌ」レベルの信号ＳＢＯｎＣに応じてオフ状態となる。この結果、ビット線ＢＬＱｎ−１は、対応するビット線ＢＬＮｎ−１に隣接するビット線ＢＬＮｎ−２に電気的に結合される。
【０１３０】
このように、ビット線ＢＬＱｎが対応するビット線ＢＬＮｎに隣接するビット線ＢＬＮｎ−１に電気的に結合されると、ビット線ＢＬＱｎ以降のビット線ＢＬＱｎ−１・・・は、順次シフトされて、ビット線ＢＬＮｎ−２・・・に結合される。最終的にビット線ＢＬＱ０は、スペアビット線ＢＬＳ０に電気的に結合されることにより、シフトリダンダンシ方式による置換救済が実行される。
【０１３１】
なお、制御信号ＳＢｎが「Ｈ」レベルであって、信号ＳＢＯｎ＋１が「Ｌ」レベルのとき、すなわち、制御信号ＳＢｎが「Ｈ」であり、制御信号ＳＢｎ＋１，・・・のすべてが「Ｌ」のとき（ビット線ＢＬＮｎが不良スペアメモリセルを含み、ビット線ＢＬＮｎ＋１，ＢＬＮｎ＋２・・・に不良スペアメモリセルが含まれないときに相当）には、信号ＳＢＯｎが「Ｈ」となり、信号ＳＢＯｎＣが「Ｌ」となる。したがって、このときにおいても、ビット線ＢＬＱｎがビット線ＢＬＮｎ−１に電気的に結合されると、ビット線ＢＬＱｎ以降のビット線ＢＬＱｎ−１・・・は、順次シフトされて、ビット線ＢＬＮｎ−２・・・とスペアビット線ＢＬＳ０とにそれぞれ結合され、シフトリダンダンシ方式による置換救済が実行される。
【０１３２】
例えば、図１に示す不良スペアメモリセルＳＭＣＢの置換救済においては、制御信号（ＳＢ０，ＳＢ１，ＳＢ２，ＳＢ３）＝（「Ｌ」，「Ｈ」，「Ｌ」，「Ｌ」）に応答して、ビット線ＢＬＱ０とスペアビット線ＢＬＳ０とが結合され、ビット線ＢＬＱ１とビット線ＢＬＮ０とが結合され、ビット線ＢＬＱ２とビット線ＢＬＮ２とが結合され、ビット線ＢＬＱ３とビット線ＢＬＮ３とが結合される。
【０１３３】
この結果、スペアカラムブロックＳＣＡの不良スペアメモリセルは、シフトリダンダンシ方式によってスペアカラムＳＣＣに置換されることから、救済効率の確保が実現される。
【０１３４】
以上のように、この発明の実施の形態１に従えば、不良メモリセルを置換救済するためのスペアカラムブロックに欠陥セルが生じているときは、この不良スペアメモリセルをさらにスペアカラムによって置換救済することから、救済効率を向上することが可能となり、歩留りを確保することができる。
【０１３５】
また、スペアカラムブロックに対応するアドレスプログラム回路とスペアカラムに対応するアドレスプログラム回路は、それぞれ不良メモリセルの上位のアドレスおよび不良スペアメモリセルの下位のアドレスのみを記憶すればよいことから、救済回路の回路規模を小さくすることができ、冗長構成に伴なう回路規模の増加を抑えることができる。
【０１３６】
また、スペアカラムブロックおよびスペアカラムによる置換救済をシフトリダンダンシ方式による冗長構成によって行なうことにより、不良列選択時のアクセスタイム差を軽減することができるとともに、スペアカラムブロックおよびスペアカラムのシフト状態が予め決定可能であるため、冗長デコーダが不要になり、アクセスごとに冗長判定を実行する必要がなくなることから、メモリアクセスの高速化が図られる。
【０１３７】
［実施の形態２］
図８は、この発明の実施の形態２に従う半導体記憶装置の構成を概略的に示す図である。
【０１３８】
図８を参照して、半導体記憶装置は、各々が行列状に配置された複数の正規メモリセルＭＣを有するノーマルカラムブロックＮＣ０〜ＮＣ３と、欠陥が生じた正規メモリセルＭＣを救済するためのスペアメモリセルＳＭＣで構成されたスペアカラムブロックＳＣＡと、スペアカラムブロックＳＣＡ内の欠陥が生じたスペアメモリセルＳＭＣを救済するためのスペアメモリセルＳＭＣで構成されたスペアカラムＳＣＣとを含む。
【０１３９】
ノーマルカラムブロックＮＣにおいて、正規メモリセルＭＣの列にそれぞれ対応してビット線ＢＬ０〜ＢＬ３が配置される。ビット線ＢＬ０〜ＢＬ３は、ノーマルカラムブロックＮＣ０〜ＮＣ３にそれぞれ対応して配置される、ローカルデータＩ／Ｏ回路３０−０〜３０−３に結合される。
【０１４０】
ビット線ＢＬ０〜ＢＬ３とローカルデータＩ／Ｏ回路３０との間には、さらに、トランスファゲートＴＧ０〜ＴＧ３がそれぞれ配置される。トランスファゲートＴＧ０〜ＴＧ３は、ゲート電極が２入力ＡＮＤ回路Ｓ０〜Ｓ３の出力ノードにそれぞれ接続される。２入力ＡＮＤ回路Ｓ０〜Ｓ３の入力ノードには、カラムアドレス信号（Ａ１，Ａ１Ｃ，Ａ０，Ａ０Ｃ）が入力される。したがって、トランスファゲートＴＧ０〜ＴＧ３は、カラムアドレス信号のデコード結果に応じてオン／オフ状態となり、対応するビット線ＢＬ０〜ＢＬ３とローカルデータＩ／Ｏ回路３０とを電気的に結合／分離する。
【０１４１】
ノーマルカラムブロックＮＣに対するデータ読出およびデータ書込は、ローカルデータＩ／Ｏ回路３０−０〜３０−３のそれぞれに対応して設けられるノーマルグローバルデータ入出力線ＧＩＯＮ０〜ＧＩＯＮ３を介して実行される。
【０１４２】
スペアカラムブロックＳＣＡにおいて、スペアメモリセルＳＭＣの列にそれぞれ対応してビット線ＢＬＮ０〜ＢＬＮ３が配置される。ビット線ＢＬＮ０〜ＢＬＮ３は、スペアカラムブロックＳＣＡに対して設けられるローカルデータＩ／Ｏ回路３０−Ｓ０に結合される。
【０１４３】
ビット線ＢＬＮ０〜ＢＬＮ３とローカルデータＩ／Ｏ回路３０−Ｓ０との間には、スペアトランスファゲートＳＴＧ０〜ＳＴＧ３がそれぞれ配置される。スペアトランスファゲートＳＴＧ０〜ＳＴＧ３は、ゲート電極が３入力ＡＮＤ回路ＳＡ０〜ＳＡ３の出力ノードにそれぞれ接続される。３入力ＡＮＤ回路ＳＡ０〜ＳＡ３の入力ノードには、カラムアドレス信号Ａ＜１：０＞＝（Ａ１，Ａ１Ｃ，Ａ０，Ａ０Ｃ）とアドレス判定回路６０Ｂからのスペアイネーブル信号ＦＳＥとが入力される。したがって、スペアトランスファゲートＳＴＧ０〜ＳＴＧ３は、これらの信号の論理積の演算結果に応じてオン／オフ状態となり、対応するビット線ＢＬＮ０〜ＢＬＮ３とローカルデータＩ／Ｏ回路３０−Ｓ０とを電気的に結合／分離する。
【０１４４】
スペアカラムブロックＳＣＣに含まれるビット線ＢＬＳ０とローカルデータＩ／Ｏ回路３０−Ｓ０との間には、スペアトランスファゲートＳＳＴＧ０が配置される。スペアトランスファゲートＳＳＴＧ０のゲート電極は、インバータＳＩ０を介して、アドレス判定回路６０Ｂに接続される。スペアトランスファゲートＳＳＴＧ０は、アドレス判定回路６０Ｂからのスペアイネーブル信号ＦＳＥの反転信号に応じてオン／オフ状態となり、スペアビット線ＢＬＳ０とローカルデータＩ／Ｏ回路３０−Ｓ０とを電気的に結合／分離する。
【０１４５】
半導体記憶装置は、さらに、シフタ回路１０Ａと、データＩ／Ｏ回路２０−０〜２０−３と、アドレスプログラム回路４０Ａ，４０Ｂと、制御信号生成回路５０Ａと、アドレス判定回路６０Ｂとを備える。
【０１４６】
データＩ／Ｏ回路２０−０〜２０−３は、グローバルデータ入出力線ＧＩＯＮ０−ＧＩＯＮ３のそれぞれに対応して設けられる、グローバルデータ入出力線ＧＩＯＮＱ０−ＧＩＯＮＱ３を介して、ノーマルカラムブロックＮＣに対するデータ読出および書込を行なう。
【０１４７】
グローバルデータ入出力線ＧＩＯＮおよびスペアグローバル入出力線ＧＩＯＳ０とグローバルデータ入出力線ＧＩＯＱとの間には、シフタ回路１０Ａが配置される。
【０１４８】
シフタ回路１０Ａは、グローバルデータ入出力線ＧＩＯＮおよびスペアグローバルデータ入出力線ＧＩＯＳ０とグローバルデータ入出力線ＧＩＯＱとの接続関係を、不良メモリセルを含むノーマルカラムブロックＮＣを特定する制御信号ＳＡ０〜ＳＡ３に応じて制御することによって、不良メモリセルの救済を行なう。
【０１４９】
本実施の形態においても、実施の形態１と同様に、不良メモリセルを含むノーマルカラムブロックＮＣを隣接カラムブロックで置換するとともに、以降のカラムブロックを順にシフトしてスペアカラムブロックＳＣＡを使用する、シフトリダンダンシを適用した冗長構成を採用する。なお、シフタ回路１０Ａとシフタ回路１０Ａの制御信号ＳＡ０〜ＳＡ３を生成するためのアドレスプログラム回路４０Ａおよび制御信号生成回路５０Ａとの詳細な回路構成およびその救済動作については、実施の形態１の図２〜５で説明したものと同一であることから、本実施の形態では、その詳細な説明を省略する。
【０１５０】
次に、ノーマルカラムブロックＮＣを置換救済するためのスペアカラムブロックＳＣＡに含まれる不良スペアメモリセルに対する置換救済について説明する。
【０１５１】
図９は、図８のアドレスプログラム回路４０Ｂおよびアドレス判定回路６０Ｂの一例の詳細を示す回路構成図である。
【０１５２】
図９を参照して、アドレスプログラム回路４０Ｂは、不良スペアメモリセルの下位のアドレス情報ＦＢ＜１：０＞（＝ＦＢ（０），ＦＢ（１））の各アドレスビットをプログラミングするためのヒューズラッチ回路ＦＬＢ０，ＦＬＢ１と、スペアカラムのイネーブル信号ＦＢＥをプログラミングするためのヒューズラッチ回路ＦＬＢＥとを有する。
【０１５３】
本実施の形態のアドレスプログラム回路４０Ｂは、実施の形態１の図６において示したアドレスプログラム回路４０Ｂと同一の構成からなり、ヒューズラッチ回路ＦＬＢ０，ＦＬＢ１，ＦＬＢＥの構成および動作についても同様である。したがって、回路構成および動作について重複する部分についての詳細な説明は繰り返さない。
【０１５４】
ヒューズラッチ回路ＦＬＢ０，ＦＬＢ１は、入力ノードがヒューズラッチ回路ＦＬＢ０，ＦＬＢ１の初期化を行なうリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードがアドレス判定回路６０Ｂの２入力ＥＸＮＯＲ回路６１，６２の入力ノードにそれぞれ接続される。
【０１５５】
ヒューズラッチ回路ＦＬＢＥは、入力ノードがリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードがアドレス判定回路６０Ｂのインバータ６３を介して３入力ＮＡＮＤ回路６４の第２の入力ノードに接続される。
【０１５６】
ヒューズラッチ回路ＦＬＢ０，ＦＬＢ１は、通常動作期間において「Ｈ」レベルのリセット信号ＳＦＣが入力されると、それぞれヒューズ素子ＦＳの切断／未切断を選択することによって、１ビットのプログラム情報を不揮発的に記憶し、当該プログラム情報に応じたレベルのプログラム信号ＦＢ０，ＦＢ１を生成する。
【０１５７】
一方、ヒューズラッチ回路ＦＬＢＥは、「Ｈ」レベルのリセット信号ＳＦＣが入力されると、ヒューズ素子ＦＳの切断／未切断の選択によってスペアカラムＳＣＣにて置換救済を行なうか否かの情報を不揮発的に記憶し、プログラム信号ＦＢＥを生成する。
【０１５８】
例えば、図８に示す不良スペアメモリセルＳＭＣＢの下位のアドレス情報ＦＢ＜１：０＞をプログラミングする場合は、ヒューズラッチ回路ＦＬＢ０のヒューズ素子ＦＳを切断し、ヒューズラッチ回路ＦＬＢ１のヒューズ素子ＦＳを未切断とする。これにより、プログラム信号ＦＢ０，ＦＢ１は、それぞれ「Ｈ」，「Ｌ」を保持する。このとき、ヒューズラッチ回路ＦＬＢＥにおいては、不良スペアメモリセルＳＭＣＢの置換救済を行なうべく、ヒューズ素子ＦＳを未切断として「Ｌ」レベルのスペアカラムイネーブル信号ＦＢＥを生成する。
【０１５９】
図９を参照して、アドレス判定回路６０Ｂは、２入力ＥＸＮＯＲ回路６１，６２と、インバータ６３と、３入力ＮＡＮＤ回路６４とからなる。
【０１６０】
２入力ＥＸＮＯＲ回路６１は、不良スペアメモリセルの下位のアドレスＦＢ（０）に対応するプログラム信号ＦＢ０を第１の入力ノードに受け、カラムアドレス信号Ａ０を第２の入力ノードに受けると、これらの２信号の一致比較動作を実行する。
【０１６１】
２入力ＥＸＮＯＲ回路６１の出力ノードからは、一致比較結果として、カラムアドレス信号Ａ０と不良スペアメモリセルのアドレスＦＢ（０）とが一致するときには「Ｈ」レベルの信号が出力され、不一致のときには「Ｌ」レベルの信号が出力される。
【０１６２】
同様に、２入力ＥＸＮＯＲ回路６２は、不良スペアメモリセルの下位アドレスＦＢ（１）に対応するプログラム信号ＦＢ１を第１の入力ノードに受け、カラムアドレス信号Ａ１を第２の入力ノードに受けると、これらの２信号の一致比較動作を実行する。
【０１６３】
２入力ＥＸＮＯＲ回路６２の出力ノードからは、一致比較結果として、カラムアドレス信号Ａ１と不良スペアメモリセルのアドレスＦＢ（１）とが一致するときには「Ｈ」レベルの信号が出力され、不一致のときには「Ｌ」レベルの信号が出力される。
【０１６４】
３入力ＮＡＮＤ回路６４は、第１および第２の入力ノードに２入力ＥＸＮＯＲ回路６１，６２からの一致比較結果信号をそれぞれ受け、第３の入力ノードにスペアカラムイネーブル信号ＦＢＥをインバータ６３を介して受けると、これらの３信号の論理積の演算結果として、スペアイネーブル信号ＦＳＥを出力する。
【０１６５】
すなわち、不良スペアメモリセルの下位アドレスＦＢ＜１：０＞とカラムアドレスＡ＜１：０＞とが一致し、かつスペアカラムイネーブル信号ＦＢＥが「Ｌ」レベルのときにおいてのみ、３入力ＮＡＮＤ回路６４の出力ノードからは「Ｌ」レベルのスペアイネーブル信号ＦＳＥが出力される。
【０１６６】
図１０は、図９のアドレス判定回路６０Ｂにて生成されるスペアイネーブル信号ＦＳＥの真理値表である。なお、該真理値表は、図８に示すように、スペアカラムブロックＳＣＡのビット線ＢＬＮ１に欠陥が生じていると仮定したときのものである。
【０１６７】
図１０から明らかなように、アドレスプログラム回路４０Ｂにプログラムされている不良スペアメモリセル列ＢＬＮ１を特定するアドレス情報ＦＢ＜１：０＞にカラムアドレスＡ＜１：０＞が一致するとき、すなわち、（Ａ０，Ａ１）＝（「Ｈ」，「Ｌ」）のときにおいて、「Ｌ」レベルのスペアイネーブル信号ＦＳＥがアドレス判定回路６０Ｂから出力される。一方、カラムアドレスＡ＜１：０＞が（Ａ０，Ａ１）＝（「Ｌ」，「Ｌ」），（「Ｌ」，「Ｈ」），（「Ｈ」，「Ｈ」）のときには、不一致であることを示す「Ｈ」レベルのスペアイネーブル信号が出力されることとなる。スペアイネーブル信号ＦＳＥは、図８に示す３入力ＡＮＤ回路ＳＡ０〜ＳＡ３とインバータＳＩ０とに入力される。
【０１６８】
図１１は、図９のアドレス判定回路６０Ｂからのスペアイネーブル信号ＦＳＥに応じて実行される不良スペアメモリセルの置換救済を説明するための真理値表である。
【０１６９】
アドレス判定回路６０Ｂからのスペアイネーブル信号ＦＳＥとカラムアドレス信号Ａ＜１：０＞（＝（Ａ０，Ａ０Ｃ，Ａ１，Ａ１Ｃ））との論理積の演算結果として、３入力ＡＮＤ回路ＳＡ０〜ＳＡ３の各々の出力信号は、対応するスペアトランスファゲートＳＴＧ０〜ＳＴＧ３に入力される。このとき、スペアカラムＳＣＣにおいては、スペアイネーブル信号ＦＳＥが反転されて、スペアトランスファゲートＳＳＴＧ０に入力される。
【０１７０】
図１１に示すように、スペアイネーブル信号ＦＳＥが「Ｈ」のとき、すなわち、カラムアドレス信号Ａ＜１：０＞が不良スペアメモリセル列を特定するアドレス情報ＦＢ＜１：０＞と一致しないとき、またはスペアカラムブロックＳＣＡに不良スペアメモリセルが含まれないときは、カラムアドレス信号（Ａ０，Ａ０Ｃ，Ａ１，Ａ１Ｃ）に応じて３入力ＡＮＤ回路ＳＡ０〜ＳＡ３のうちＳＡｎ（ｎは０以上３以下の整数）の出力信号のみが「Ｈ」レベルとなり、対応するスペアトランスファゲートＳＴＧｎをオンして、ビット線ＢＬＮｎとローカルＩ／Ｏ回路３０−Ｓ０とを結合する。このとき、インバータＳＩ０の出力信号も「Ｌ」レベルとなり、スペアカラムＳＣＣは非選択状態となる。
【０１７１】
一方、スペアイネーブル信号ＦＳＥが「Ｌ」のとき、すなわち、カラムアドレス信号Ａ＜１：０＞と不良スペアメモリセル列を特定するアドレス情報ＦＢ＜１：０＞とが一致するときは、３入力ＡＮＤ回路ＳＡ０〜ＳＡ３の出力信号はすべて「Ｌ」となり、スペアカラムブロックＳＣＡのビット線ＢＬＮ０〜ＢＬＮ３はいずれも非選択状態となる。このとき、インバータＳＩ０の出力信号が「Ｈ」レベルとなることから、スペアカラムＳＣＣのビット線ＢＬＳ０が選択されて、ローカルＩ／Ｏ回路３０−Ｓ０に結合される。これにより、不良スペアメモリセルは、スペアカラムＳＣＣに置換救済される。
【０１７２】
以上のように、この発明の実施の形態２に従えば、不良メモリセルを置換救済するためのスペアカラムブロックに欠陥セルが生じているときは、この不良スペアメモリセルをさらにスペアカラムによって置換救済することから、救済効率を向上することが可能となり、歩留りを確保することができる。
【０１７３】
また、スペアカラムブロックに対応するアドレスプログラム回路とスペアカラムに対応するアドレスプログラム回路は、それぞれ不良メモリセルの上位アドレスおよび不良スペアメモリセルの下位アドレスのみを記憶すればよいことから、救済回路の回路規模を小さくすることができ、冗長構成に伴なう回路規模の増加を抑えることができる。
【０１７４】
［実施の形態３］
図１２は、この発明の実施の形態３に従う半導体記憶装置の構成を概略的に示す図である。
【０１７５】
図１２を参照して、半導体記憶装置は、各々が行列状に配置された複数の正規メモリセルＭＣを有するノーマルカラムブロックＮＣ０〜ＮＣ３と、欠陥が生じた正規メモリセルＭＣを救済するためのスペアメモリセルＳＭＣで構成されたスペアカラムブロックＳＣＡ，ＳＣＢと、スペアカラムブロックＳＣＡ，ＳＣＢ内の欠陥が生じたスペアメモリセルＳＭＣを救済するためのスペアメモリセルＳＭＣで構成されたスペアコラムＳＣＣとを含む。
【０１７６】
ノーマルカラムブロックＮＣにおいて、正規メモリセルＭＣの列にそれぞれ対応してビット線ＢＬ０〜ＢＬ３が配置される。ビット線ＢＬ０〜ＢＬ３は、ノーマルカラムブロックＮＣ０〜ＮＣ３にそれぞれ対応して配置される、ローカルデータＩ／Ｏ回路３０−０〜３０−３に結合される。
【０１７７】
ローカルデータＩ／Ｏ回路３０は、内部に図示しない列デコーダと列選択ゲートとを含む。カラムアドレス信号（Ａ１，Ａ１Ｃ，Ａ０，Ａ０Ｃ）のデコード結果に対応して、ビット線ＢＬ０〜ＢＬ３のうちの１つが選択状態に活性化されると、対応するビット線ＢＬとローカルデータＩ／Ｏ回路３０とを結合する。
【０１７８】
ノーマルカラムブロックＮＣに対するデータ読出およびデータ書込は、ローカルデータＩ／Ｏ回路３０−０〜３０−３のそれぞれに対応して設けられるノーマルグローバルデータ入出力線ＧＩＯＮ０〜ＧＩＯＮ３を介して実行される。
【０１７９】
スペアカラムブロックＳＣＡ，ＳＣＢにおいて、スペアメモリセルＳＭＣの列にそれぞれ対応してビット線ＢＬＮ０〜ＢＬＮ３が配置される。ビット線ＢＬＮ０〜ＢＬＮ３は、スペアカラムブロックＳＣＡ，ＳＣＢの各々に対して設けられるローカルデータＩ／Ｏ回路３０−Ｓ０，３０−Ｓ１に結合される。
【０１８０】
ローカルデータＩ／Ｏ回路３０−Ｓ０，３０−Ｓ１とは、内部に図示しないスペア列デコーダとスペア列選択ゲートとを含み、カラムアドレス信号のデコード結果に応じてビット線ＢＬＮ０〜ＢＬＮ３のうちの１つが選択状態に活性化されると、対応するビット線ＢＬＮとローカルデータＩ／Ｏ回路３０−Ｓ０，３０−Ｓ１とを結合する。
【０１８１】
スペアカラムブロックＳＣＡ，ＳＣＢに対するデータ読出およびデータ書込は、ローカルデータＩ／Ｏ回路３０−Ｓ０，３０−Ｓ１の各々に対して設けられるスペアグローバルデータ入出力線ＧＩＯＳ０，ＧＩＯＳ１を介して実行される。
【０１８２】
半導体記憶装置は、さらに、シフタ回路１０Ｃと、データＩ／Ｏ回路２０−０，２０−１と、アドレスプログラム回路４０Ａ０，４０Ａ１，４０Ｃと、制御信号生成回路５０Ａ０，５０Ａ１と、アドレス判定回路６０Ｃとを備える。
【０１８３】
データＩ／Ｏ回路２０−０，２０−１は、グローバルデータ入出力線ＧＩＯＮ０−ＧＩＯＮ３に対応して設けられる、グローバルデータ入出力線ＧＩＯＮＱ０−ＧＩＯＮＱ３を介して、ノーマルカラムブロックＮＣに対するデータ読出および書込を行なう。
【０１８４】
グローバルデータ入出力線ＧＩＯＮおよびスペアグローバル入出力線ＧＩＯＳ０とグローバルデータ入出力線ＧＩＯＱとの間には、シフタ回路１０Ｃが配置される。
【０１８５】
シフタ回路１０Ｃは、グローバルデータ入出力線ＧＩＯＮおよびスペアグローバルデータ入出力線ＧＩＯＳ０，ＧＩＯＳ１とグローバルデータ入出力線ＧＩＯＱとの接続関係を、不良メモリセルを含むノーマルカラムブロックＮＣを特定する制御信号ＳＡ０〜ＳＡ３に応じて制御することによって、不良メモリセルの救済を行なう。
【０１８６】
例として、図１２に示すように、不良メモリセルＭＣＡ１，ＭＣＡ２がそれぞれノーマルカラムブロックＮＣ１，ＮＣ０に含まれている場合の救済について説明する。
【０１８７】
不良メモリセルＭＣＡ１を特定する不良アドレスＦＡ１＜３：０＞の上位アドレスＦＡ１＜３：２＞で指定されるノーマルカラムブロックＮＣ１においては、グローバルデータ入出力線ＧＩＯＱ１は、不良メモリセルＭＣＡ１を含むノーマルカラムブロックＮＣ１に対応するグローバルデータ入出力線ＧＩＯＮ１を、スペアグローバルデータ入出力線ＧＩＯＳ１に置換して接続され、データの読出またはデータ書込が実行される。
【０１８８】
同様に、不良メモリセルＭＣＡ０を特定する不良アドレスＦＡ０＜３：０＞の上位アドレスＦＡ０＜３：２＞で指定されるノーマルカラムブロックＮＣ０においては、グローバルデータ入出力線ＧＩＯＱ０は、不良メモリセルＭＣＡ０を含むノーマルカラムブロックＮＣ０に対応するグローバルデータ入出力線ＧＩＯＮ０を、スペアグローバルデータ入出力線ＧＩＯＳ０に置換して接続され、データの読出またはデータ書込が実行される。このように、本実施の形態においても、不良メモリセルを含むノーマルカラムブロックＮＣに隣接するカラムブロックを順にシフトしてスペアカラムブロックＳＣＡ，ＳＣＢを使用するという、シフトリダンダンシを適用した冗長構成を採用する。
【０１８９】
アドレスプログラム回路４０Ａ１，４０Ａ０は、不良メモリセルを含むメモリセル列を特定する、不良アドレスＦＡ＜３：０＞の上位アドレスＦＡ＜３：２＞をプログラム情報として不揮発的に記憶する。図１２では、不良アドレスＦＡ１＜３：２＞とＦＡ０＜３：２＞とがアドレスプログラム回路４０Ａ１，４０Ａ０にそれぞれ記憶される。
【０１９０】
アドレスプログラム回路４０Ａ１，４０Ａ０は、さらに、ノーマルカラムブロックＮＣ内に不良メモリセルが存在する場合に、スペアカラムブロックＳＣＡ，ＳＣＢを活性化させて置換救済するためのイネーブル信号ＦＡＥ１，ＦＡＥ０をそれぞれ不揮発的に記憶する。
【０１９１】
制御信号生成回路５０Ａ１は、通常動作時において、不良メモリセルを含むノーマルカラムブロックＮＣを特定するアドレス情報ＦＡ１＜３：２＞とスペアカラムブロックＳＣＡ，ＳＣＢのイネーブル信号ＦＡＥ１とに基づいて、制御信号ＳＡ１０〜ＳＡ１３を生成する。制御信号生成回路５０Ａ０も同様に、通常動作時において、不良メモリセルを含むノーマルカラムブロックＮＣを特定するアドレス情報ＦＡ０＜３：２＞とスペアカラムブロックＳＣＡ，ＳＣＢのイネーブル信号ＦＡＥ０とに基づいて、制御信号ＳＡ００〜ＳＡ０３を生成する。なお、アドレスプログラム回路４０Ａ１，４０Ａ０および制御信号生成回路５０Ａ１，５０Ａ０の具体的な構成と動作については、実施の形態１の図２で示したアドレスプログラム回路４０Ａと制御信号生成回路５０Ａとの構成および動作と同様であるため、詳細な説明は繰り返さない。
【０１９２】
図１２の不良メモリセルＡ１を置換救済するときには、アドレスプログラム回路４０Ａ１から出力される２ビットのプログラム信号（ＦＡ１＜２＞，ＦＡ１＜３＞）＝（「Ｈ」，「Ｌ」）は、制御信号（ＳＡ１０，ＳＡ１１，ＳＡ１２，ＳＡ１３）＝（「Ｌ」，「Ｈ」，「Ｌ」，「Ｌ」）となってシフタ回路１０Ｃへと出力される。
【０１９３】
同様に、不良メモリセルＡ０を置換救済するときには、アドレスプログラム回路４０Ａ０から出力される２ビットのプログラム信号（ＦＡ０＜２＞，ＦＡ０＜３＞）＝（「Ｌ」，「Ｌ」）は、制御信号（ＳＡ００，ＳＡ０１，ＳＡ０２，ＳＡ０３）＝（「Ｈ」，「Ｌ」，「Ｌ」，「Ｌ」）となってシフタ回路１０Ｃへと出力される。
【０１９４】
図１３は、図１２のシフタ回路１０Ｃの構成の一例の詳細を示す回路図である。
【０１９５】
図１３を参照して、シフタ回路１０Ｃは、グローバルデータ入出力線ＧＩＯＱと対応するグローバルデータ入出力線ＧＩＯＮと隣接するグローバルデータ入出力線ＧＩＯＮとを選択的に結合するための接続スイッチとして、グローバルデータ入出力線ＧＩＯＱ０〜ＧＩＯＱ３のそれぞれに対応して配置される、ＮチャネルＭＯＳトランジスタ（ＴＣ００，ＴＣ１０，ＴＣ０Ｃ），（ＴＣ０１，ＴＣ１１，ＴＣ１Ｃ），（ＴＣ０２，ＴＣ１２，ＴＣ２Ｃ），（ＴＣ０３，ＴＣ１３，ＴＣ３Ｃ）を備える。
【０１９６】
シフタ回路１０Ｃは、さらに、制御信号（ＳＡ１０，ＳＡ１１，ＳＡ１２，ＳＡ１３）と制御信号（ＳＡ００，ＳＡ０１，ＳＡ０２，ＳＡ０３）とから、ＮチャネルＭＯＳトランジスタ（ＴＣ００，ＴＣ１０，ＴＣ０Ｃ）〜（ＴＣ０３，ＴＣ１３，ＴＣ３Ｃ）のオン／オフを制御する信号（ＳＯ００，ＳＯ１０，ＳＯ０Ｃ），（ＳＯ０１，ＳＯ１１，ＳＯ１Ｃ），（ＳＯ０２，ＳＯ１２，ＳＯ２Ｃ），（ＳＯ０３，ＳＯ１３，ＳＯ３Ｃ）を生成するための論理回路を備える。
【０１９７】
より詳細には、グローバルデータ入出力線ＧＩＯＱ３と対応するグローバルデータ入出力線ＧＩＯＮ３との間には、ＮチャネルＭＯＳトランジスタＴＣ３Ｃが結合される。一方、グローバルデータ入出力線ＧＩＯＱ３とグローバルデータ入出力線ＧＩＯＮ３に隣接するグローバルデータ入出力線ＧＩＯＮ２との間には、ＮチャネルＭＯＳトランジスタＴＣ１３が結合される。さらに、グローバルデータ入出力線ＧＩＯＱ３とグローバルデータ入出力線ＧＩＯＮ２に隣接するグローバルデータ入出力線ＧＩＯＮ１との間には、ＮチャネルＭＯＳトランジスタＴＣ０３が結合される。ＮチャネルＭＯＳトランジスタＴＣ０３，ＴＣ１３，ＴＣ３Ｃは、それぞれ信号ＳＯ０３，ＳＯ１３，ＳＯ３Ｃに応じてオン／オフされると、グローバルデータ入出力線ＧＩＯＱ３と対応するグローバルデータ入出力線ＧＩＯＮ１，ＧＩＯＮ２，ＧＩＯＮ３とを電気的に結合／分離する。
【０１９８】
同様に、グローバルデータ入出力線ＧＩＯＱ１と対応するグローバルデータ入出力線ＧＩＯＮ１との間には、ＮチャネルＭＯＳトランジスタＴＣ１Ｃが結合される。一方、グローバルデータ入出力線ＧＩＯＱ１とグローバルデータ入出力線ＧＩＯＮ１に隣接するグローバルデータ入出力線ＧＩＯＮ０との間には、ＮチャネルＭＯＳトランジスタＴＣ１１が結合される。さらに、グローバルデータ入出力線ＧＩＯＱ１とグローバルデータ入出力線ＧＩＯＮ０に隣接するスペアグローバルデータ入出力線ＧＩＯＳ１との間には、ＮチャネルＭＯＳトランジスタＴＣ０１が結合される。ＮチャネルＭＯＳトランジスタＴＣ０１，ＴＣ１１，ＴＣ１Ｃは、それぞれ信号ＳＯ０１，ＳＯ１１，ＳＯ１Ｃに応じてオン／オフされ、グローバルデータ入出力線ＧＩＯＱ１と対応するグローバルデータ入出力線ＧＩＯＮ１，ＧＩＯＮ０，スペアグローバルデータ入出力線ＧＩＯＳ１とを電気的に結合／分離する。
【０１９９】
さらに、グローバルデータ入出力線ＧＩＯＱ０と対応するグローバルデータ入出力線ＧＩＯＮ０との間には、ＮチャネルＭＯＳトランジスタＴＣ０Ｃが結合される。一方、グローバルデータ入出力線ＧＩＯＱ０とグローバルデータ入出力線ＧＩＯＮ０に隣接するスペアグローバルデータ入出力線ＧＩＯＳ１との間には、ＮチャネルＭＯＳトランジスタＴＣ１０が結合される。さらに、グローバルデータ入出力線ＧＩＯＱ０とスペアグローバルデータ入出力線ＧＩＯＳ１に隣接するスペアグローバルデータ入出力線ＧＩＯＳ０との間には、ＮチャネルＭＯＳトランジスタＴＣ００が結合される。ＮチャネルＭＯＳトランジスタＴＣ００，ＴＣ１０，ＴＣ０Ｃはそれぞれ信号ＳＯ００，ＳＯ１０，ＳＯ０Ｃに応じてオン／オフされ、グローバルデータ入出力線ＧＩＯＱ０と対応するグローバルデータ入出力線ＧＩＯＮ０，スペアグローバルデータ入出力線ＧＩＯＳ１，ＧＩＯＳ０とを電気的に結合／分離する。
【０２００】
以上の構成において、グローバルデータ入出力線ＧＩＯＱｎ（ｎは０以上３以下の整数）は、制御信号ＳＡ０ｎ，ＳＡ１ｎに応じて３つのＮチャネルＭＯＳトランジスタＴＣ０ｎ，ＴＣ１ｎ，ＴＣｎＣのうちの１つがオンされると、対応するグローバルデータ入出力線ＧＩＯＮ、これに隣接するグローバルデータ入出力線ＧＩＯＮおよび、さらにこれに隣接するグローバルデータ入出力線ＧＩＯＮのうちのいずれかと電気的に結合される。これに応じて、グローバルデータ入出力線ＧＩＯＱｎ以降のグローバルデータ入出力線ＧＩＯＱｎ−１・・・は、順次シフトされて、グローバルデータ入出力線ＧＩＯＮｎ−２・・・に結合される。最終的にグローバルデータ入出力線ＧＩＯＱ０は、スペアグローバルデータ入出力線ＧＩＯＳ１もしくはＧＩＯＳ０に電気的に結合されることにより、シフトリダンダンシ方式による置換救済が実行される。
【０２０１】
次に、シフタ回路１０Ｃにおいて実行されるシフト動作について詳細に説明する。
【０２０２】
図１３を参照して、グローバルデータ入出力線ＧＩＯＱ３について、制御信号ＳＡ０３，ＳＡ１３は、それぞれ２入力ＯＲ回路１４Ｃ０，１４Ｃ１の第１の入力ノードに入力される。一方、２入力ＯＲ回路１４Ｃ０，１４Ｃ１の第２の入力ノードには接地電位が入力される。
【０２０３】
２入力ＯＲ回路１４Ｃ０は、２つの入力信号の論理和の演算結果を、３入力ＡＮＤ回路４Ｃ０の第１の入力ノードと２入力ＯＲ回路８Ｃ１，１３Ｃ０の第１の入力ノードとに出力する。
【０２０４】
２入力ＯＲ回路１４Ｃ１は、２つの入力信号の論理和の演算結果を、３入力ＡＮＤ回路４Ｃ０の第３の入力ノードと２入力ＡＮＤ回路４Ｃ１の第２の入力ノードとに出力する。
【０２０５】
３入力ＡＮＤ回路４Ｃ０は、さらに制御信号ＳＡ０２を第２の入力ノードに受けると、これらの３入力の論理積の演算結果として、信号ＳＯ１３を出力する。信号ＳＯ１３は、ＮチャネルＭＯＳトランジスタＴＣ１３のゲートに入力されるとともに、２入力ＮＯＲ回路８Ｃ０の第１の入力ノードと２入力ＯＲ回路１３Ｃ１の第２の入力ノードとに入力される。
【０２０６】
２入力ＡＮＤ回路４Ｃ１は、さらに、制御信号ＳＡ０２を第１の入力ノードに受けると、論理積の演算結果を２入力ＯＲ回路８Ｃ１の第２の入力ノードに出力する。２入力ＯＲ回路８Ｃ１は、２入力信号の論理和の演算結果として、信号ＳＯ０３を出力する。信号ＳＯ０３は、ＮチャネルＭＯＳトランジスタＴＣ０３のゲートに入力されるとともに、２入力ＮＯＲ回路８Ｃ０の第２の入力ノードに入力される。２入力ＮＯＲ回路８Ｃ０は、信号ＳＯ１３と信号ＳＯ０３との論理和の演算結果として、信号ＳＯ３ＣをＮチャネルＭＯＳトランジスタＴＣ３Ｃのゲートに入力する。
【０２０７】
本実施の形態では、制御信号ＳＡ０３，ＳＡ１３，ＳＡ０２のいずれもが「Ｌ」であることから、以上の論理回路において信号ＳＯ３Ｃのみが「Ｈ」となり、グローバルデータ入出力線ＧＩＯＱ３とグローバルデータ入出力線ＧＩＯＮ３とが電気的に結合されることとなる。
【０２０８】
グローバルデータ入出力線ＧＩＯＱ２についても、上記のグローバルデータ入出力線ＧＩＯＱ３と同様の回路構成からなる論理回路において、制御信号（ＳＡ０３，ＳＡ１３，ＳＡ０２，ＳＡ１２，ＳＡ０１）の演算結果として信号ＳＯ０２，ＳＯ１２，ＳＯ２Ｃが生成される。本実施の形態では、制御信号（ＳＡ０３，ＳＡ１３，ＳＡ０２，ＳＡ１２，ＳＡ０１）のいずれもが「Ｌ」レベルであることから、信号ＳＯ２Ｃのみが「Ｈ」となり、グローバルデータ入出力線ＧＩＯＱ２とグローバルデータ入出力線ＧＩＯＮ２とが電気的に結合される。
【０２０９】
グローバルデータ入出力線ＧＩＯＱ１についても、上記のグローバルデータ入出力線ＧＩＯＱ２，３と同様の回路構成からなる論理回路によって、制御信号（ＳＡ０３，ＳＡ１３，ＳＡ０２，ＳＡ１２，ＳＡ０１，ＳＡ１１，ＳＡ００））の演算結果から信号ＳＯ０１，ＳＯ１１，ＳＯ１Ｃが生成される。本実施の形態では、制御信号（ＳＡ１１，ＳＡ００）＝（「Ｈ」，「Ｈ」）であることから、信号ＳＯ０１のみが「Ｈ」となり、グローバルデータ入出力線ＧＩＯＱ１とスペアグローバルデータ入出力線ＧＩＯＳ１とが電気的に結合される。
【０２１０】
グローバルデータ入出力線ＧＩＯＱ０については、制御信号ＳＡ００，ＳＡ１０は、それぞれ２入力ＯＲ回路１１Ｃ０，１１Ｃ１の第１の入力ノードに入力される。一方、２入力ＯＲ回路１１Ｃ０の第２の入力ノードには、２入力ＯＲ回路１２Ｃ０の出力信号が入力され、２入力ＯＲ回路１１Ｃ１の第２の入力ノードには、３入力ＡＮＤ回路２Ｃ０の出力信号が入力される。
【０２１１】
２入力ＯＲ回路１１Ｃ０は、上記の２入力信号の論理和の演算結果を、信号ＳＯ００として、ＮチャネルＭＯＳトランジスタＴＣ００のゲートに入力するとともに、２入力ＡＮＤ回路１Ｃ０の第１の入力ノードと２入力ＮＯＲ回路５Ｃ０の第２の入力ノードとに入力する。
【０２１２】
２入力ＯＲ回路１１Ｃ１は、２つの入力信号の論理和の演算結果を、２入力ＡＮＤ回路１Ｃ０の第２の入力ノードに入力する。
【０２１３】
２入力ＡＮＤ回路１Ｃ０は、３入力信号の論理積の演算結果として、信号ＳＯ１０を出力する。信号ＳＯ１０は、ＮチャネルＭＯＳトランジスタＴＣ１０のゲートに入力されるとともに、２入力ＮＯＲ回路５Ｃ０の第１の入力ノードに入力される。
【０２１４】
２入力ＮＯＲ回路５Ｃ０は、信号ＳＯ１０と信号ＳＯ００との論理和の演算結果として、信号ＳＯ０ＣをＮチャネルＭＯＳトランジスタＴＣ０Ｃのゲートに入力する。
【０２１５】
本実施の形態では、制御信号（ＳＡ００，ＳＡ１１）＝（「Ｈ」，「Ｈ」）であることから、以上の論理回路において信号ＳＯ００のみが「Ｈ」となり、グローバルデータ入出力線ＧＩＯＱ０とスペアグローバルデータ入出力線ＧＩＯＳ０とが電気的に結合されることとなる。
【０２１６】
以上の結果、ノーマルカラムブロックＮＣ１，ＮＣ０に含まれる不良メモリセルＭＣＡ１，ＭＣＡ０は、それぞれスペアカラムブロックＳＣＡ，ＳＣＢによって、シフトリダンダンシ方式による置換救済がなされる。
【０２１７】
次に、ノーマルカラムブロックＮＣを置換救済するためのスペアカラムブロックＳＣＡ，ＳＣＢに含まれる不良スペアメモリセルに対する置換救済について説明する。
【０２１８】
再び図１２を参照して、半導体記憶装置は、スペアグローバルデータ入出力線ＧＩＯＳ０とスペアカラムブロックＳＣＡとの間に配されるトランスファゲートＳＮＡと、スペアグローバルデータ入出力線ＧＩＯＳ０とスペアカラムＳＣＣとの間に配されるトランスファゲートＳＳＮＡとをさらに備える。
【０２１９】
トランスファゲートＳＮＡ，ＳＳＮＡには、アドレス判定回路６０Ｃから出力されるスペアイネーブル信号ＦＳＥＡＣが入力される。このとき、トランスファゲートＳＮＡには、インバータＳＩ０によって反転された信号が入力される。したがって、トランスファゲートＳＮＡ，ＳＳＮＡは、スペアイネーブル信号ＦＳＥＡＣに応答して相補的にオン状態となり、スペアグローバルデータ入出力線ＧＩＯＳ０とスペアカラムブロックＳＣＡおよびスペアカラムＳＣＣのいずれか一方とを選択的に結合する。
【０２２０】
半導体記憶装置は、さらに、スペアグローバルデータ入出力線ＧＩＯＳ１とスペアカラムブロックＳＣＢとの間に配されるトランスファゲートＳＮＢと、スペアグローバルデータ入出力線ＧＩＯＳ１とスペアカラムＳＣＣとの間に配されるトランスファゲートＳＳＮＢとをさらに備える。
【０２２１】
トランスファゲートＳＮＢ，ＳＳＮＢには、アドレス判定回路６０Ｃから出力されるスペアイネーブル信号ＦＳＥＢＣが入力される。このとき、トランスファゲートＳＮＢには、インバータＳＩ１によって反転された信号が入力される。したがって、トランスファゲートＳＮＢ，ＳＳＮＢは、スペアイネーブル信号ＦＳＥＢＣに応答して相補的にオン状態となり、スペアグローバルデータ入出力線ＧＩＯＳ１とスペアカラムブロックＳＣＢおよびスペアカラムＳＣＣのいずれか一方とを選択的に結合する。
【０２２２】
図１４は、図１２のアドレスプログラム回路４０Ｃおよびアドレス判定回路６０ＢＣ一例の詳細を示す回路構成図である。
【０２２３】
図１４を参照して、アドレスプログラム回路４０Ｃは、不良スペアメモリセルの下位のアドレス情報ＦＣ＜１：０＞（＝ＦＣ（０），ＦＣ（１））の各アドレスビットをプログラミングするためのヒューズラッチ回路ＦＬＣ０，ＦＬＣ１と、スペアカラムブロックＳＣＡを救済するためのスペアカラムイネーブル信号ＦＣＥＡをプログラミングするヒューズラッチ回路ＦＬＣＥＡと、スペアカラムブロックＳＣＢを救済するためのスペアカラムイネーブル信号ＦＣＥＢをプログラミングするヒューズラッチ回路ＦＬＣＥＢとを有する。
【０２２４】
アドレスプログラム回路４０Ｃにおいて、ヒューズラッチ回路ＦＬＣ０，ＦＬＣ１，ＦＬＣＥＡ，ＦＬＣＥＢの回路構成および動作は、いずれも実施の形態１の図３，４で示したものと同様であり、内包するヒューズ素子ＦＳの切断／未切断に応じて、「Ｌ」／「Ｈ」レベルのプログラム情報を不揮発的に記憶する。したがって、回路構成および動作について重複する部分についての詳細な説明は繰り返さない。
【０２２５】
ヒューズラッチ回路ＦＬＣ０，ＦＬＣ１は、入力ノードがヒューズラッチ回路ＦＬＣ０，ＦＬＣ１の初期化を行なうリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードがアドレス判定回路６０Ｃの２入力ＥＸＮＯＲ回路６１，６２の入力ノードにそれぞれ接続される。
【０２２６】
ヒューズラッチ回路ＦＬＣＥＡ，ＦＬＣＥＢは、入力ノードがリセット信号ＳＦＣの発生回路（図示せず）に接続され、出力ノードがアドレス判定回路６０Ｃのインバータ６３，６５を介して３入力ＮＡＮＤ回路６４，６６の第３の入力ノードにそれぞれ接続される。
【０２２７】
ヒューズラッチ回路ＦＬＣ０，ＦＬＣ１は、通常動作期間において「Ｈ」レベルのリセット信号ＳＦＣが入力されると、それぞれヒューズ素子ＦＳの切断／未切断を選択することによって、１ビットのプログラム情報を不揮発的に記憶し、当該プログラム情報に応じたレベルのプログラム信号ＦＣ０，ＦＣ１を生成する。
【０２２８】
一方、ヒューズラッチ回路ＦＬＣＥＡ，ＦＬＣＥＢは、「Ｈ」レベルのリセット信号ＳＦＣが入力されると、ヒューズ素子ＦＳの切断／未切断の選択によってスペアカラムＳＣＣにて置換救済を行なうか否かの情報を不揮発的に記憶し、プログラム信号ＦＣＥＡ，ＦＣＥＢをそれぞれ生成する。
【０２２９】
例えば、図１２に示すように、スペアカラムブロックＳＣＡに不良スペアメモリセルＳＭＣＢが含まれている場合において、不良スペアメモリセル列を特定する下位のアドレス情報ＦＣ＜１：０＞をプログラミングするときには、ヒューズラッチ回路ＦＬＣ０のヒューズ素子ＦＳを未切断とし、かつヒューズラッチ回路ＦＬＣ１のヒューズ素子ＦＳを未切断とする。これにより、プログラム信号ＦＣ０，ＦＣ１は、それぞれ「Ｌ」，「Ｌ」を保持する。このとき、ヒューズラッチ回路ＦＬＣＥＡにおいては、不良スペアメモリセルＳＭＣＢの置換救済を行なうべく、ヒューズ素子ＦＳを切断して「Ｈ」レベルのスペアカラムイネーブル信号ＦＣＥＡを生成する。一方、ヒューズラッチ回路ＦＬＣＥＢにおいては、スペアカラムブロックＳＣＢに対する置換救済を要しないため、ヒューズ素子ＦＳを未切断として「Ｌ」レベルのスペアカラムイネーブル信号ＦＣＥＢを生成する。
【０２３０】
図１４を参照して、アドレス判定回路６０Ｃは、２入力ＥＸＮＯＲ回路６１，６２と、インバータ６７，６８と、３入力ＮＡＮＤ回路６４，６６とからなる。
【０２３１】
２入力ＥＸＮＯＲ回路６１は、不良スペアメモリセルの下位のアドレスＦＣ（０）に対応するプログラム信号ＦＣ０を第１の入力ノードに受け、カラムアドレス信号Ａ０を第２の入力ノードに受けると、これらの２信号の一致比較動作を実行する。
【０２３２】
２入力ＥＸＮＯＲ回路６１の出力ノードからは、一致比較結果として、カラムアドレス信号Ａ０と不良スペアメモリセルのアドレスＦＣ（０）とが一致するときには「Ｈ」レベルの信号が出力され、不一致のときには「Ｌ」レベルの信号が出力される。
【０２３３】
同様に、２入力ＥＸＮＯＲ回路６２は、不良スペアメモリセルの下位アドレスＦＣ（１）に対応するプログラム信号ＦＣ１を第１の入力ノードに受け、カラムアドレス信号Ａ１を第２の入力ノードに受けると、これらの２信号の一致比較動作を実行する。
【０２３４】
２入力ＥＸＮＯＲ回路６２の出力ノードからは、一致比較結果として、カラムアドレス信号Ａ１と不良スペアメモリセルのアドレスＦＣ（１）とが一致するときには「Ｈ」レベルの信号が出力され、不一致のときには「Ｌ」レベルの信号が出力される。
【０２３５】
３入力ＮＡＮＤ回路６４は、第１および第２の入力ノードに２入力ＥＸＮＯＲ回路６１，６２からの一致比較結果信号をそれぞれ受け、第３の入力ノードにスペアカラムイネーブル信号ＦＣＥＡを受けると、これらの３信号の論理積の演算結果をインバータ６７を介して論理を反転し、スペアイネーブル信号ＦＳＥＡＣとして出力する。
【０２３６】
すなわち、不良スペアメモリセルの下位アドレスＦＣ＜１：０＞とカラムアドレスＡ＜１：０＞とが一致し、かつスペアカラムイネーブル信号ＦＣＥＡが「Ｈ」レベルのときにおいてのみ、「Ｈ」レベルのスペアイネーブル信号ＦＳＥＡＣが出力される。
【０２３７】
一方、３入力ＮＡＮＤ回路６６は、第１および第２の入力ノードに２入力ＥＸＮＯＲ回路６１，６２からの一致比較結果信号をそれぞれ受け、第３の入力ノードにスペアカラムイネーブル信号ＦＣＥＢを受けると、これらの３信号の論理積の演算結果をインバータ６８を介して論理を反転し、スペアイネーブル信号ＦＳＥＢＣとして出力する。
【０２３８】
すなわち、不良スペアメモリセルの下位アドレスＦＣ＜１：０＞とカラムアドレスＡ＜１：０＞とが一致し、かつスペアカラムイネーブル信号ＦＣＥＢが「Ｈ」レベルのときにおいてのみ、「Ｈ」レベルのスペアイネーブル信号ＦＳＥＢＣが出力される。
【０２３９】
図１５は、図１４のアドレス判定回路６０Ｃにて生成されるスペアイネーブル信号ＦＳＥＡＣ，ＦＳＥＢＣの真理値表である。なお、該真理値表は、図１２に示すように、スペアカラムブロックＳＣＡのビット線ＢＬＮ０に欠陥が生じていると仮定したときのものである。
【０２４０】
図１５から明らかなように、アドレスプログラム回路４０Ｃにプログラムされている不良スペアメモリセル列ＢＬＮ０を特定するアドレス情報ＦＣ＜１：０＞にカラムアドレスＡ＜１：０＞が一致するとき、すなわち、（Ａ０，Ａ１）＝（「Ｌ」，「Ｌ」）のときにおいて、「Ｈ」レベルのスペアイネーブル信号ＦＳＥＡＣがアドレス判定回路６０Ｃから出力される。このとき、不良スペアメモリセルを含まないスペアカラムブロックＳＣＢに対応するスペアイネーブル信号ＦＳＥＢＣは、「Ｌ」レベルを示す。
【０２４１】
また、カラムアドレスＡ＜１：０＞が（Ａ０，Ａ１）＝（「Ｈ」，「Ｌ」），（「Ｌ」，「Ｈ」），（「Ｈ」，「Ｈ」）のときには、不良スペアメモリセル列ＢＬＮ０を特定するアドレス情報ＦＣ＜１：０＞とは一致しないことを示す「Ｌ」レベルのスペアイネーブル信号ＦＳＥＡＣ，ＦＳＥＢＣが出力されることとなる。スペアイネーブル信号ＦＳＥＡＣ，ＦＳＥＢＣは、図１２に示すトランスファゲートＳＳＮＡ，ＳＳＮＢのゲートにそれぞれ入力されると同時に、インバータＳＩ０，ＳＩ１を介して、トランスファゲートＳＮＡ，ＳＮＢのゲートにそれぞれ入力される。
【０２４２】
図１６は、図１４のアドレス判定回路６０Ｃからのスペアイネーブル信号ＦＳＥＡＣ，ＦＳＥＢＣに応じて実行される不良スペアメモリセルの置換救済を説明するための真理値表である。
【０２４３】
アドレス判定回路６０Ｃからのスペアイネーブル信号ＦＳＥＡＣ，ＦＳＥＢＣは、対応するトランスファゲートＳＳＮＡ，ＳＳＮＢに入力される。このとき、スペアイネーブル信号ＦＳＥＡＣ，ＦＳＥＢＣは、論理が反転されてトランスファゲートＳＮＡ，ＳＮＢに入力される。
【０２４４】
図１６に示すように、スペアイネーブル信号ＦＳＥＡＣが「Ｈ」のとき、すなわち、カラムアドレス信号Ａ＜１：０＞がスペアカラムブロックＳＣＡに含まれる不良スペアメモリセル列を特定するアドレス情報ＦＣ＜１：０＞と一致するときは、トランスファゲートＳＳＮＡがオン状態となり、かつトランスファゲートＳＮＡがオフ状態となる。したがって、スペアグローバルデータ入出力線ＧＩＯＳ０は、不良スペアメモリセル列を含むスペアカラムブロックＳＣＡに隣接するスペアカラムＳＣＣと電気的に結合されることから、不良スペアメモリセルは、スペアカラムＳＣＣに置換救済される。
【０２４５】
このとき、スペアイネーブル信号ＦＳＥＢＣは「Ｌ」レベルであることから、トランスファゲートＳＳＮＢがオフ状態となり、かつトランスファゲートＳＮＢがオン状態となる。したがって、スペアグローバルデータ入出力線ＧＩＯＳ１は、スペアカラムブロックＳＣＢと電気的に結合される。
【０２４６】
以上のように、この発明の実施の形態３に従えば、不良メモリセルを置換救済するためのスペアカラムブロックに欠陥セルが生じているときは、この不良スペアメモリセルをさらにスペアカラムによって置換救済することから、救済効率を向上することが可能となり、歩留りを確保することができる。
【０２４７】
また、スペアカラムブロックに対応するアドレスプログラム回路とスペアカラムに対応するアドレスプログラム回路は、それぞれ不良メモリセルの上位アドレスおよび不良スペアメモリセルの下位アドレスのみを記憶すればよいことから、救済回路の回路規模を小さくすることができ、冗長構成に伴なう回路規模の増加を抑えることができる。
【０２４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４９】
【発明の効果】
以上のように、この発明によれば、不良メモリセルを置換救済するためのスペアカラムブロックに欠陥セルが生じているときは、この不良スペアメモリセルをさらにスペアカラムによって置換救済することから、救済効率を向上することが可能となり、歩留りを確保することができる。
【０２５０】
また、スペアカラムブロックに対応するアドレスプログラム回路とスペアカラムに対応するアドレスプログラム回路は、それぞれ不良メモリセルの上位のアドレスおよび不良スペアメモリセルの下位のアドレスのみを記憶すればよいことから、救済回路の回路規模を小さくすることができ、冗長構成に伴なう回路規模の増加を抑えることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従う半導体記憶装置の構成を概略的に示す図である。
【図２】図１のアドレスプログラム回路４０Ａおよび制御信号生成回路５０Ａの一例の詳細を示す回路図である。
【図３】図２のヒューズラッチ回路ＦＬＡ２の一例の詳細を示す回路図である。
【図４】図３のヒューズラッチ回路ＦＬＡ２における各出力信号の動作波形図である。
【図５】図１のシフタ回路１０Ａの構成の一例の詳細を示す回路図である。
【図６】図１のアドレスプログラム回路４０Ｂおよび制御信号生成回路５０Ｂの一例の詳細を示す回路図である。
【図７】図１のシフタ回路１０Ｂの構成の一例の詳細を示す回路図である。
【図８】この発明の実施の形態２に従う半導体記憶装置の構成を概略的に示す図である。
【図９】図８のアドレスプログラム回路４０Ｂおよびアドレス判定回路６０Ｂの一例の詳細を示す回路構成図である。
【図１０】図９のアドレス判定回路６０Ｂにて生成されるスペアイネーブル信号ＦＳＥの真理値表である。
【図１１】図９のアドレス判定回路６０Ｂからのスペアイネーブル信号ＦＳＥに応じて実行される不良スペアメモリセルの置換救済を説明するための真理値表である。
【図１２】この発明の実施の形態３に従う半導体記憶装置の構成を概略的に示す図である。
【図１３】図１２のシフタ回路１０Ｃの構成の一例の詳細を示す回路図である。
【図１４】図１２のアドレスプログラム回路４０Ｃおよびアドレス判定回路６０ＢＣ一例の詳細を示す回路構成図である。
【図１５】図１４のアドレス判定回路６０Ｃにて生成されるスペアイネーブル信号ＦＳＥＡＣ，ＦＳＥＢＣの真理値表である。
【図１６】図１４のアドレス判定回路６０Ｃからのスペアイネーブル信号ＦＳＥＡＣ，ＦＳＥＢＣに応じて実行される不良スペアメモリセルの置換救済を説明するための真理値表である。
【符号の説明】
１Ｃ０〜４Ｃ０，６Ｃ１〜８Ｃ１  ２入力ＯＲ回路、２Ｃ１〜４Ｃ１  ２入力ＡＮＤ回路、５Ｃ０〜８Ｃ０  ２入力ＮＯＲ回路、１０Ａ，１０Ｂ，１０Ｃ  シフタ回路、１１Ａ〜１４Ａ，１１Ｂ〜１４Ｂ，１１Ｃ０，１１Ｃ１〜１４Ｃ０，１４Ｃ１  ２入力ＯＲ回路、１５Ａ〜１８Ａ，１５Ｂ〜１８Ｂ，４５〜４９，５１ａ，５１ｂ，５２ａ，５２ｂ，６７，６８  インバータ、ＴＡ０，ＴＡ０Ｃ，ＴＡ１，ＴＡ１Ｃ，ＴＡ２，ＴＡ２Ｃ，ＴＡ３，ＴＡ３Ｃ，ＴＢ０，ＴＢ０Ｃ，ＴＢ１，ＴＢ１Ｃ，ＴＢ２，ＴＢ２Ｃ，ＴＢ３，ＴＢ３Ｃ，ＴＣ００，ＴＣ１０，ＴＣ１Ｃ，ＴＣ０１，ＴＣ１１，ＴＣ１Ｃ，ＴＣ０２，ＴＣ１２，ＴＣ２Ｃ，ＴＣ０３，ＴＣ１３，ＴＣ３Ｃ  ＮチャネルＭＯＳトランジスタ、２０−０〜２０−３  データＩ／Ｏ回路、３０−０〜３０−３，３０−Ｓ０  ローカルデータＩ／Ｏ回路、４０Ａ，４０Ａ１，４０Ａ０，４０Ｂ，４０Ｃ  アドレスプログラム回路、４１  パルス発生回路、４２  ＰチャネルＭＯＳトランジスタ、４３  ＮチャネルＭＯＳトランジスタ、４４  トランスファゲート、５０Ａ，５０Ａ１，５０Ａ０，５０Ｂ  制御信号生成回路、５３ａ〜５６ａ，５３ｂ〜５６ｂ  ２入力ＮＡＮＤ回路、５７ａ〜６０ａ，５７ｂ〜６０ｂ  ２入力ＮＯＲ回路、６０Ｂ，６０Ｃ  アドレス判定回路、６１，６２  ２入力ＥＸＮＯＲ回路、６４，６６  ３入力ＮＡＮＤ回路、ＭＣ  メモリセル、ＳＭＣ  スペアメモリセル、ＢＬ０〜ＢＬ３，ＢＬＮ０〜ＢＬＮ３，ＢＬＳ０，ＢＬＱ０〜ＢＬＧ３  ビット線、ＮＣ０〜ＮＣ３  ノーマルカラムブロック、ＳＣＡ，ＳＣＢ  スペアカラムブロック、ＳＣＣ  スペアカラム、ＧＩＯＱ０〜ＧＩＯＱ３，ＧＩＯＮ０〜ＧＩＯＮ３  グローバルデータ入出力線、ＧＩＯＳ０，ＧＩＯＳ１  スペアグローバルデータ入出力線、ＴＧ０〜ＴＧ３，ＳＮＡ，ＳＮＢ，ＳＳＮＡ，ＳＳＮＢ  トランスファゲート、ＳＩ０，ＳＩ１  インバータ、ＳＴＧ０〜ＳＴＧ３  スペアトランスファゲート、ＦＬＡ０，ＦＬＡ１，ＦＬＡＥ，ＦＬＢ０，ＦＬＢ１，ＦＬＢＥ，ＦＬＣ０，ＦＬＣ１，ＦＬＣＥＡ，ＦＬＣＥＢ  ヒューズラッチ回路、ＦＳ
ヒューズ素子、ＳＦＣ  リセット信号。
【図１】
2004355744.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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