(57)【要約】【課題】補聴器に用いるデータメモリ部の低コスト化，信頼性の向上，小型化を図ることを課題とする。【解決手段】複数の半導体記憶素子からなるデータメモリ部を備えた補聴器であって、前記半導体記憶素子が、半導体基板上および半導体基板の内部に設けられたウェル領域又は絶縁体の上に配置された半導体膜と、前記半導体膜の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された単一のゲート電極と、前記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、前記単一のゲート電極下に形成されたチャネル形成領域と、前記チャネル形成領域の両側に配置されたソース／ドレイン拡散領域とを備え、前記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、前記ゲート電極に電圧を印加した際に前記一方のソース／ドレイン拡散領域から他方のソース／ドレイン拡散領域に流れる電流量を変化させるように構成されてなることを特徴とする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
複数の半導体記憶素子からなるデータメモリ部を備え、
前記半導体記憶素子が、
半導体基板上又は半導体基板の内部に設けられたウエル領域上若しくは絶縁体の上に配置された半導体膜上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成された単一のゲート電極と、
前記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、
前記単一のゲート電極下に形成されたチャネル形成領域と、
前記チャネル形成領域の両側に配置された第１拡散領域とからなり、かつ
前記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、前記ゲート電極に電圧を印加した際に前記一方の第１拡張領域から他方の第１拡張領域に流れる電流量を変化させるように構成されてなることを特徴とする補聴器。
【請求項２】
データメモリ部と論理回路部とが１つの半導体基板上に配置された半導体装置を備え、
前記データメモリ部が半導体記憶素子により形成され、
前記論理回路部が半導体スイッチング素子により形成され、
前記半導体記憶素子および半導体スイッチング素子が、
前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極下に形成されたチャネル形成領域と、
前記チャネル形成領域の両側に配置され、チャネル形成領域と逆導電型を有する一対の第１拡散領域と、
前記ゲート電極の側壁に、電荷を保持する機能を有する電荷保持部と電荷の散逸を抑制する機能を有する散逸防止絶縁体とから成るメモリ機能体とを備え、
前記半導体記憶素子においては、前記メモリ機能体に保持された電荷の多寡により、前記ゲート電極に電圧を印加した際に一方の第１拡散領域から他方の第１拡散領域に流れる電流量を変化させるように構成されてなることを特徴とする補聴器。
【請求項３】
前記データメモリ部が、補聴特性を決定する複数の群のパラメータを記憶し、
前記論理回路に入力された入力信号を解析し、前記複数の群のパラメータのうち補聴特性を決定するために用いる一群のパラメータを選択する制御部を備えたことを特徴とする請求項１または２に記載の補聴器。
【請求項４】
前記１つの半導体記憶素子に、２ビットの情報を記憶させることを特徴とする請求項１または２に記載の補聴器。
【請求項５】
前記メモリ機能体は、第１の絶縁体、第２の絶縁体、第３の絶縁体からなり、
前記第１の絶縁体は電荷を蓄積する機能を有するとともに第２の絶縁体と第３の絶縁体とに挟まれた構造を有し、
前記第１の絶縁体は、シリコン窒化物からなり、
前記第２及び第３の絶縁体は、シリコン酸化物からなることを特徴とする請求項１または２に記載の補聴器。
【請求項６】
前記チャネル形成領域上における前記第２の絶縁体からなる膜の厚さが、前記ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上であることを特徴とする請求項５に記載の補聴器。
【請求項７】
前記チャネル形成領域上における前記第２の絶縁体からなる膜の厚さが、前記ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下であることを特徴とする請求項５に記載の補聴器。
【請求項８】
前記第１の絶縁体からなる膜が、ゲート絶縁膜の表面と略平行な表面を有する部分を含むことを特徴とする請求項５に記載の補聴器。
【請求項９】
前記第１の絶縁体からなる膜が、ゲート電極側面と略並行に延びた部分を含むことを特徴とする請求項８に記載の補聴器。
【請求項１０】
前記メモリ機能体の一部または全部が、前記第１拡散領域の一部にオーバーラップするように形成されていることを特徴とする請求項１又は２に記載の補聴器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、補聴器に関する。より詳しくは、電荷量又は分極の変化を電流量に変換する機能を有する電界効果トランジスタからなる半導体記憶素子を備えた補聴器に関し、その特性を使用者及び使用環境に合わして、調整することのできる補聴器に関する。
【０００２】
【従来の技術】
図２６に、従来から用いられているデジタル信号処理機能を有する補聴器の構成を示す。この補聴器５０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）部５６、データメモリ部５７、デジタル処理回路５３、Ａ／Ｄ変換器５２、Ｄ／Ａ変換器５４、増幅回路５５、出力回路５８、マイク５１及びスピーカ５９を備えている。マイク５１から音が入力されると、マイク５１から出力される音信号を増幅回路５５で増幅し、Ａ／Ｄ変換器５２が音信号をアナログからデジタルに変換し、デジタル処理回路５３が使用者の特性に合うよう音信号を処理し、Ｄ／Ａ変換器５４が音信号をデジタルからアナログに変換し、出力回路５８を介して音信号をスピーカ５９に出力する。また、データメモリ部５７に記憶されている補聴特性を決定する一群のパラメータに基づいてＣＰＵ部５６がデジタル処理回路５３を制御する。このような補聴器５０において、デジタル処理回路５３は、周波数帯域毎に入力レベルに対する出力レベルを変換する。
【０００３】
近年の補聴器の高性能化に伴い使用者の使用環境に合わせた調整が可能となり、補聴器をパソコンに接続し、調整データをパソコンから補聴器に転送することにより調整する調整方法も提案されている。
図２６では調整に伴う外部調整装置（パソコン等）との接続に要する部分は、省略しているが、たとえば電池接点にパソコンから延びる端子を接続し、パソコンと、図２６のＣＰＵとを接続する。
【０００４】
このような補聴器を調整する際、パソコン側で調整データを作成し、使用者の特性に合うよう補聴器の特性を調整する調整データをパソコンから補聴器に転送する。補聴器に転送された調整データは、データメモリ部５７に記憶され、このデータメモリ部５７に記憶された調整データに基づいてＣＰＵ部５６がデジタル処理回路５３を制御する。デジタル処理回路５３が使用者の特性に合うよう音信号を処理するので、補聴器の使用者は自身の特性に合った音を聴くことができる。
データメモリ部５７は、書換え可能な半導体記憶素子からなり、一般的にはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）が用いられることが多い。関連する技術を開示した文献としては、たとえば、次のような特許文献があげられる。
【０００５】
【特許文献１】
特許第２６３８５６３号
【特許文献２】
特開２００１−１４８８９９号公報
【０００６】
【発明が解決しようとする課題】
しかし、補聴器は、上記したようなデジタル処理回路等を備えると、大型化又は高コスト化をもたらす。特に、補聴器を構成する部品のなかでも、データメモリ部５７はコストの大部分を占めるので、このデータメモリ部の高コスト化が大きな問題点となっている。
そこで、この発明は、補聴器の低コスト化を図ることを課題とする。
【０００７】
【課題を解決するための手段】
この発明は、複数の半導体記憶素子からなるデータメモリ部を備えた補聴器であって、前記半導体記憶素子が、半導体基板上又は半導体基板の内部に設けられたウエル領域上若しくは絶縁体の上に配置された半導体膜上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された単一のゲート電極と、前記単一のゲート電極側壁の両側に形成された２つのメモリ機能体と、前記単一のゲート電極下に形成されたチャネル形成領域と、前記チャネル形成領域の両側に配置された第１拡散領域とからなり、前記メモリ機能体に保持された電荷の多寡若しくは分極ベクトルにより、前記ゲート電極に電圧を印加した際に前記一方の第１拡散領域から他方の第１拡散領域に流れる電流量を変化させるように構成されてなることを特徴とする補聴器を提供するものである。
【０００８】
上記構成の補聴器における半導体記憶素子によれば、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶素子の微細化が容易となり、ビット単価の低減が可能となる。そこで、複数の上記半導体記憶素子からなる上記データメモリ部のコストを削減できる。したがって、上記データメモリ部を備えた補聴器のコストを削減できる。
ここで、第１拡散領域とは、ソース／ドレイン拡散領域を意味し、通常電界効果トランジスタのソース拡散領域及びドレイン拡散領域、又は、ソース拡散領域若しくはドレイン拡散領域を示しているものである。
また、前記半導体膜は、（１）半導体基板の上か、（２）半導体基板の内部に設けられたウェル領域の上か、あるいは（３）絶縁体の上に配置されるが、前記ゲート絶縁膜は、半導体膜上に形成される。
【０００９】
また、この発明は、データメモリ部と論理回路部とが１つの半導体基板上に配置された半導体装置を備え、前記データメモリ部が半導体記憶素子により形成され、前記論理回路部が半導体スイッチング素子により形成され、前記半導体記憶素子および半導体スイッチング素子が、前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に形成されたチャネル形成領域と、前記チャネル形成領域の両側に配置され、チャネル形成領域と逆導電型を有する一対の第１拡散領域と、前記ゲート電極の側壁に、電荷を保持する機能を有する電荷保持部と電荷の散逸を抑制する機能を有する散逸防止絶縁体とから成るメモリ機能体とを備え、前記半導体記憶素子においては、前記メモリ機能体に保持された電荷の多寡により、前記ゲート電極に電圧を印加した際に一方の第１拡散領域から他方の第１拡散領域に流れる電流量を変化させるように構成されてなることを特徴とする補聴器を提供するものである。
【００１０】
この第２の発明の補聴器によれば、電荷保持部がゲート絶縁膜の働きを担う領域に形成されておらず、ゲート電極の側壁部に形成されているため、半導体記憶素子と半導体スイッチング素子を混載したデバイスにおける製造工程の増加が飛躍的に低減される。つまり、半導体記憶素子は、半導体スイッチング素子の構造とほぼ同様の構造を有しており、異なるのは、半導体記憶素子のみ読出し電流量が必要な程度変化するように構成してなる点であり、それによる従来のＥＥＰＲＯＭと論理回路の混載にみられるような大幅な工程の増加は招来されない。よって、従来のＥＥＰＲＯＭと半導体スイッチング素子との混載と比較して飛躍的に製造コストを削減する事が可能となる。
【００１１】
一実施の形態では、上記データメモリ部と上記論理回路部は１つのチップ上に形成されていることを特徴としている。
上記実施の形態によれば、上記データメモリ部と上記論理回路部は１つのチップ上に形成されているから、補聴器に内蔵されるチップの数が減少してコストが削減される。更には、上記データメモリ部を構成する上記半導体記憶素子を形成するプロセスと、上記論理回路部を構成する素子を形成するプロセスとは非常に似ているから、両素子の混載が特に容易である。したがって、上記論理回路部と上記データメモリ部を１つのチップ上に形成することによるコスト削減効果を特に大きくすることができる。
【００１２】
また、一実施の形態では、上記データメモリ部は上記論理回路部の動作を規定するプログラム及び補聴特性を決定する一群のパラメータを記憶することができ、上記プログラムは、上記一群のパラメータを使用し、そのプログラム及びパラメータは外部から書き換え可能であることを特徴としている。
上記実施の形態によれば、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜圧を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶素子の微細化が容易となり、ビット単価の低減が可能となる。そこで、複数の上記半導体記憶素子からなる上記データメモリ部のコストを削減できる。したがって、上記データメモリ部を備えた補聴器のコストが削減される。さらに、プログラムの使用するパラメータは外部から書き換え可能であるから、必要に応じて上記パラメータを書き換えることにより、例えば使用者毎の特性にあわせた信号増幅を行う等が可能となり、補聴器の機能を飛躍的に高くすることができる。さらにプログラムを書き換え可能なため、新規高機能のプログラムが作成された際に、新たに補聴器を買い換えることなく新しいプログラムに書き換えることにより、使用することができる。
【００１３】
また、前記データメモリ部が、補聴特性を決定する複数の群のパラメータを記憶し、前記論理回路に入力された入力信号を解析し、前記複数の群のパラメータのうち補聴特性を決定するために用いる一群のパラメータを選択する制御部を備えたことを特徴とする補聴器を提供するものである。
これによれば、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶素子の微細化が容易となり、ビット単価の低減が可能となり、複数の上記半導体記憶素子からなる上記データメモリ部のコストを削減できる。また、上記データメモリ部を備えた補聴器のコストを削減できる。さらに上記一群のパラメータは入力信号により適宜選択されるため、例えば騒音の大きい環境では騒音を低減し会話音や警告音を増幅したり、特定の会話音が入力される事によりそれを増幅するといった異なる補聴特性のパラメータを環境に応じて使用することが可能となり、補聴器の機能をさらに飛躍的に高くすることができる。
【００１４】
また、１つの半導体記憶素子に、２ビットの情報を記憶させるようにしてもよい。
これによれば、１ビット当りの素子面積は１／２となって、上記データメモリ部の面積を更に小さくすることができる。したがって、補聴器のコストを更に削減できる。
【００１５】
また、前記メモリ機能体は、第１の絶縁体、第２の絶縁体、第３の絶縁体からなり、前記第１の絶縁体は電荷を蓄積する機能を有するとともに第２の絶縁体と第３の絶縁体とに挟まれた構造を有し、前記第１の絶縁体は、シリコン窒化物からなり、前記第２及び第３の絶縁体は、シリコン酸化物からなるようにしてもよい。
これによれば、第１の絶縁体がシリコン窒化物からなるため保持電荷のリークが少ないため保持特性がよく信頼性が高く、更に第２及び第３の絶縁体がシリコン酸化物からなるため現在のＬＳＩプロセスとの相性がよく簡易に低コストの半導体記憶素子を提供できる。この半導体記憶素子を使用した補聴器の信頼性の向上と、低コスト化を図ることができる。
【００１６】
また、前記チャネル形成領域上における前記第２の絶縁体からなる膜の厚さが、前記ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上となるようにしてもよい。
これによれば、補聴器の電源電圧を低くすることができるので、低消費電力化することが可能となる。
【００１７】
また、前記チャネル形成領域上における前記第２の絶縁体からなる膜の厚さが、前記ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下となるようにしてもよい。
これによれば、補聴器のデータメモリ部の記憶容量を大きくして機能を向上させ、又は製造コストを削減することが可能となる。
【００１８】
また、前記第１の絶縁体からなる膜が、ゲート絶縁膜の表面と略平行な表面を有する部分を含むようにしてもよい。
これによれば、補聴器の信頼性を向上させることができる。
【００１９】
また、前記第１の絶縁体からなる膜が、ゲート電極側面と略並行に延びた部分を含むようにしてもよい。
これによれば、補聴器のパラメータの書き換え時間を短縮することが可能となる。
【００２０】
また、前記メモリ機能体の一部または全部が、前記第１拡散領域の一部にオーバーラップするように形成されるようにしてもよい。
これによれば、補聴器の低消費電力化が可能となる。
【００２１】
【発明の実施の形態】
以下、図面を使用して本発明の実施の形態を説明する。なお、以下の実施例の記載によって、この発明が限定されるものではない。
本発明の補聴器は、ブロック図で見れば図２６に示した従来と同じ構成を備えたものであり、使用者の特性に合うように調整する機能を有する点も同様である。ただし、この発明は、上記課題を解決するために、特にデータメモリ部について特有の内部構成を備える。
【００２２】
まず、本発明の補聴器のデータメモリ部５７に用いられる半導体記憶素子について説明する。図１に、本発明の半導体記憶素子の構成の概略を示す。
この実施の形態の半導体装置を構成する半導体記憶素子は、２ビットの記憶が可能な半導体記憶素子であり、図１に示したように、半導体基板１上に、ゲート絶縁膜２を介して、ゲート電極３が形成されており、ゲート絶縁膜２及びゲート電極３よりなるゲートスタック８の側壁に、サイドウォール形状のメモリ機能体１１が形成されている。また、メモリ機能体１１の下に、ソース／ドレイン拡散領域１３が形成されており、このソース／ドレイン拡散領域１３は、ゲート電極３端部に対してオフセットされている。
このソース／ドレイン拡散領域１３は、前記した第１拡散領域に相当する。
【００２３】
つまり、半導体基板１表面のチャネル方向において、ソース／ドレイン拡散領域はゲート電極３の下部には無く、オフセット領域２０の幅だけ、ゲート電極の端部とソース／ドレイン拡散領域は間隔を有している。言い換えれば、ソースとドレイン領域の間のチャネル領域１９は、半導体基板１表面において、オフセット領域２０の幅だけ、メモリ機能体１１の下部に配置されている。これにより、メモリ機能体１１への電子の注入、および、正孔の注入が効率的に行われ、書き込み消去速度の速い半導体記憶素子を形成できる。
【００２４】
また、ソース／ドレイン拡散領域１３がゲート電極３からオフセットされていることにより、ゲート電極３に電圧を印加したときのメモリ機能体１１下のオフセット領域の反転しやすさを、メモリ機能体１１に蓄積された電荷量によって大きく変化させることができ、メモリ効果を増大させることが可能となる。さらに、半導体スイッチング素子と比較して、短チャネル効果を強力に防止することができ、より一層のゲート長の微細化を図ることができる。また、構造的に短チャネル効果抑制に適しているため、ロジックトランジスタと比較して膜厚の厚いゲート絶縁膜を採用することができ、信頼性を向上させることも可能となる。
【００２５】
また、半導体記憶素子のメモリ機能体１１は、ゲート絶縁膜２とは独立して形成されている。したがって、メモリ機能体１１が担うメモリ機能と、ゲート絶縁膜２が担うトランジスタ動作機能とは分離されているため、薄膜化による低電圧化および微細化が可能となる。また、メモリ機能体１１としてメモリ機能に適した材料を選択して形成することができる。
【００２６】
ここで、メモリ機能体及びその各部の名称を以下のように定義する。
図１の（ａ）から（ｄ）に示すようにメモリ機能体１１とは、ゲート電極３の側方に形成された電荷を蓄積する機能を有する領域を指す。メモリ機能体は次のように、電荷保持部及び散逸防止絶縁体から成る。図１の（ｃ）又は（ｄ）に示すようにメモリ機能体１１は電荷を蓄積できる領域である電荷保持部３１と電荷の散逸を防止することのできる第１の絶縁体３２ａとから構成され得るし、また、図１の（ｄ）に示すように、メモリ機能体はさらに電荷を保持することができる部分である電荷保持部３１と電荷の散逸を防止することのできる第１の絶縁体３２ａ及び第２の絶縁体３２ｂとから構成され得る。
【００２７】
ただし、第１の絶縁体３２ａと第２の絶縁体３２ｂに特に境界を必要とするわけではなく、便宜上境界を分けているだけである。つまり、同様の材料で形成されている場合は実質上はそれらは区別できないものであるが、そうであっても本発明の効果を遜色なく奏すことができることは言うまでもない。第１の絶縁体、又は第１の絶縁体及び第２の絶縁体からなる部分を散逸防止絶縁体と呼ぶ。
【００２８】
また、図１の（ｃ）、（ｄ）に示すように第１の絶縁体は均一な膜厚となるわけではなく、上部が下部に比べて厚くなる場合がある。また、その逆もある。そうなった場合も本発明の効果を遜色なく奏すことができることは言うまでもない。ただし、上部が下部に比べて厚くなる場合は、均一な膜に比べて上部でのゲート電極からの余分な電荷の注入が抑制され、かつ、オフセット領域に保持電荷が及ぼす影響が強くなるように下部では絶縁膜が薄くなる効果が奏される。
【００２９】
また、本半導体記憶素子部分の実施の態様を、以下に示す。
本発明の半導体記憶素子は、主として、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成されたメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置されたソース／ドレイン拡散領域と、ゲート電極下に配置されたチャネル形成領域とから構成される。
この半導体記憶素子は、１つのメモリ機能体に２値又はそれ以上の情報を記憶することにより、４値又はそれ以上の情報を記憶する半導体記憶素子として機能する。しかしながら、この半導体記憶素子は、必ずしも４値又はそれ以上の情報を記憶して機能させる必要はなく、例えば、２値の情報を記憶して機能させてもよい。
【００３０】
本発明の半導体記憶素子は、半導体基板上、好ましくは半導体基板内に形成された第１導電型のウェル領域上に形成されることが好ましい。
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体による基板、ＳＯＩ基板又は多層ＳＯＩ基板等の種々の基板、を用いることができる。ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面半導体層としてシリコン層が形成されたＳＯＩ基板が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３１】
この半導体基板上又は半導体層上には、素子分離領域が形成されていることが好ましく、更にトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができる。半導体基板は、Ｐ型又はＮ型の導電型を有していてもよく、半導体基板には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体基板及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体基板としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル形成領域下にボディ領域を有していてもよい。
【００３２】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広）で形成されていてもよい。
【００３３】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状で形成されている。ゲート電極は、実施の形態のなかで特に指定がない限り、特に限定されるものではなく、導電膜、例えば、ポリシリコン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下には、チャネル形成領域が形成されるが、チャネル形成領域は、ゲート電極下のみならず、ゲート電極とゲート長方向におけるゲート端の外側を含む領域下に形成されていることが好ましい。このように、ゲート電極で覆われていないチャネル形成領域が存在する場合には、そのチャネル形成領域は、ゲート絶縁膜又は後述するメモリ機能体で覆われていることが好ましい。
【００３４】
メモリ機能体は、少なくとも、電荷を保持するか、電荷を蓄え、保持する機能を有するか、電荷をトラップする機能を有する膜又は領域を含んで構成される。これらの機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；金属等が挙げられる。メモリ機能体は、例えば、シリコン窒化膜を含む絶縁体膜；導電膜もしくは半導体層を内部に含む絶縁体膜；導電体もしくは半導体ドットを１つ以上含む絶縁体膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３５】
シリコン窒化膜などの電荷保持機能を有する絶縁膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。更には、複数の半導体記憶素子を配列する場合、半導体記憶素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。また、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、半導体記憶素子の微細化が容易となる。
さらに記憶保持に関する信頼性を高めるためには、電荷を保持する機能を有する絶縁膜は、必ずしも膜状である必要はなく、電荷を保持する機能を有する絶縁体が絶縁膜に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に分散していることが好ましい。
【００３６】
また、導電膜もしくは半導体層を内部に含む絶縁体膜をメモリ機能体として用いることにより、導電体もしくは半導体中への電荷の注入量を自由に制御できるため、多値化しやすい効果がある。
【００３７】
さらに、導電体もしくは半導体ドットを１つ以上含む絶縁体膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化の効果がある。
つまり、メモリ機能体は、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜をさらに含むことが好ましい。電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００３８】
メモリ機能体は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全てを覆うように形成されていてもよいし、一部を覆うように形成されてもよい。電荷保持膜として導電膜を用いる場合には、電荷保持膜が半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３９】
メモリ機能体は、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。電荷を蓄積する第１の絶縁体が膜状であるから、電荷の注入により短い時間で第１の絶縁体内の電荷密度を上げ、また、電荷密度を均一にすることができる。電荷を蓄積する第１の絶縁体内の電荷分布が不均一であった場合、保持中に第１の絶縁体内を電荷が移動して半導体記憶素子の信頼性が低下する恐れがある。また、電荷を蓄積する第１の絶縁体は、導電体部（ゲート電極、ソース／ドレイン拡散領域、半導体基板）とは他の絶縁膜で隔てられているので、電荷の漏れが抑制されて十分な保持時間を得ることができる。
【００４０】
したがって、上記サンドウィッチ構造を有する場合、半導体記憶素子の高速書換え、信頼性の向上、十分な保持時間の確保が可能となる。上記条件を満たすメモリ機能体としては、上記第１の絶縁体をシリコン窒化膜とし、第２及び第３の絶縁体をシリコン酸化膜とするのが特に好ましい。シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができる。また、シリコン酸化膜およびシリコン窒化膜は共にＬＳＩプロセスでごく標準的に用いられる材料であるため、好ましい。また、第１の絶縁体として、窒化シリコンのほかに、酸化ハフニウム、タンタルオキサイド、イットリウムオキサイドなどを用いることができる。更には、第２及び第３の絶縁体として、酸化シリコンのほかに、酸化アルミニウなどを用いることができる。なお、上記第２及び第３の絶縁体は、異なる物質であってもよいし同一の物質であってもよい。
【００４１】
メモリ機能体は、ゲート電極の両側に形成されており、また、半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域）上に配置している。
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に形成されており、また、直接、ゲート絶縁膜又は絶縁膜を介して半導体基板（ウェル領域、ボディ領域又はソース／ドレイン拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００４２】
ゲート電極は、メモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、半導体記憶素子の微細化が容易となる。また、このような単純な配置を有する半導体記憶素子は製造が容易であり、歩留まりを向上することができる。
【００４３】
ソース／ドレイン拡散領域は、半導体基板又はウェル領域と逆導電型の拡散層領域として、メモリ機能体のゲート電極と反対側のそれぞれに配置されている。ソース／ドレイン拡散領域と半導体基板又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。ソース／ドレイン拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶素子の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、ソース／ドレイン拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４４】
ソース／ドレイン拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、の電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、ソース・ドレイン間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量つまり、ゲート長方向における一方のゲート電極端から近い方のソース／ドレイン拡散領域までの距離は短い方が好ましい。
【００４５】
特に重要なことは、メモリ機能体中の電荷蓄積領域の少なくとも一部が、拡散層領域であるソース／ドレイン拡散領域の一部とオーバーラップしていることである。一部でもオーバーラップさせることにより、オーバーラップしていない場合と比較して、飛躍的に駆動電流を増大させることができる。それにより、相対的に低電圧化が可能となり、低消費電力の半導体記憶素子を提供できる。
したがって、オフセット量はメモリ効果と駆動電流の双方が適切な値となるように決定すればよい。
【００４６】
ソース／ドレイン拡散領域は、その一部が、チャネル形成領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成されたソース／ドレイン拡散領域上に、このソース／ドレイン拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体基板に比べて非常に大きいために、半導体基板内におけるソース／ドレイン拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、このソース／ドレイン拡散領域の一部は、ゲート電極とともに、電荷保持膜の少なくとも一部を挟持するように配置することが好ましい。
【００４７】
本発明の半導体記憶素子は、ゲート絶縁膜上に形成された単一のゲート電極、ソース領域、ドレイン領域及び半導体基板を４個の端子として、この４個の端子のそれぞれに所定の電位を与えることにより、書込み、消去、読出しの各動作を行なう。具体的な動作原理及び動作電圧の例は、後述する。本発明の半導体記憶素子をアレイ状に配置してメモリセルアレイを構成した場合、単一の制御ゲートで各メモリセルを制御できるので、ワード線の本数を少なくすることができる。
【００４８】
本発明の半導体記憶素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に積層構造の半導体記憶素子サイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、絶縁膜（第２の絶縁体）／電荷蓄積膜（第１の絶縁体）／絶縁膜（第２の絶縁体）の積層膜を形成し、適当な条件下でエッチバックしてこれらの膜を半導体記憶素子サイドウォールスペーサ状に残す方法が挙げられる。このほか、所望のメモリ機能体の構造に応じて、適宜サイドウォール形成時の条件や堆積物を選択すればよい。
【００４９】
以下に、本発明の補聴器に用いられる半導体記憶素子について、詳細な具体例を示す。
【００５０】
（実施の形態１）
この実施の形態の半導体記憶素子は、図５に示すように、メモリ機能体１６１、１６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）から構成される。例えば、ＯＮＯ構造を有している。すなわち、シリコン酸化膜１４１とシリコン酸化膜１４３との間にシリコン窒化膜１４２が挟まれ、メモリ機能体１６１、１６２を構成している。ここで、シリコン窒化膜は電荷を保持する機能を果たす。また、シリコン酸化膜１４１、１４３はシリコン窒化膜中に蓄えられた電荷を逃げにくくする機能を有する膜の役割を果たす。
【００５１】
また、メモリ機能体１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、ソース／ドレイン拡散領域１１２、１１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、ソース／ドレイン拡散領域１１２、１１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜１４２）の少なくとも一部が存在することを意味する。なお、１１１は半導体基板、１１４はゲート絶縁膜、１１７はゲート電極、１７１は（ゲート電極とソース／ドレイン拡散領域との）オフセット領域である。図示しないが、ゲート絶縁膜１１４下であって半導体基板１１１最表面部はチャネル形成領域となる。
【００５２】
メモリ機能体１６１、１６２における電荷を保持する領域１４２とソース／ドレイン拡散領域１１２、１１３とがオーバーラップすることによる効果を説明する。
図６は、図５の右側のメモリ機能体１６２周辺部の拡大図である。Ｗ１はゲート電極１１４とソース／ドレイン拡散領域１１３とのオフセット量を示す。また、Ｗ２はゲート電極のチャネル長方向の切断面におけるメモリ機能体１６２の幅を示しているが、メモリ機能体１６２のうちシリコン窒化膜１４２のゲート電極１１７と離れた側の端が、ゲート電極１１７から離れた側のメモリ機能体１６２の端と一致しているため、メモリ機能体１６２の幅をＷ２として定義した。メモリ機能体１６２とソース／ドレイン拡散領域１１３とのオーバーラップ量はＷ２−Ｗ１で表される。特に重要なことは、メモリ機能体１６２のうちシリコン窒化膜１４２が、ソース／ドレイン拡散領域１１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００５３】
なお、図７に示すように、メモリ機能体１６２ａのうちシリコン窒化膜１４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体１６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
図８は、図６の構造において、メモリ機能体１６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体１６２を消去状態（正孔が蓄積されている）とし、ソース／ドレイン拡散領域１１２、１１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。
【００５４】
図８から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜１４２とソース／ドレイン拡散領域１１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜１４２とソース／ドレイン拡散領域１１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、電荷を保持する機能を有する膜であるシリコン窒化膜１４２の少なくとも一部とソース／ドレイン拡散領域とがオーバーラップすることが好ましい。
【００５５】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２とソース／ドレイン拡散領域１１２、１１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できないことが分かった。また、製造ばらつきまで考慮した場合、Ｗ２−Ｗ１＞１０ｎｍであることがより好ましいことが判明した。
【００５６】
メモリ機能体１６１（領域１８１）に記憶された情報の読み出しは、実施の形態１と同様に、ソース／ドレイン拡散領域１１２をソース電極とし、ソース／ドレイン拡散領域１１３をドレイン領域としてチャネル形成領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル形成領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体１６２の記憶状況の如何にかかわらず、メモリ機能体１６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００５７】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
なお、図５には図示していないが、半導体基板１１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル形成領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００５８】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜１４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜１４１、１４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。さらに、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができる。電荷保持膜の体積を適度に小さくすることにより電荷保持膜内での電荷の移動を制限し、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００５９】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むこと、言い換えると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図９に示したように、メモリ機能体１６２の電荷保持膜１４２ａが、ゲート絶縁膜１１４表面と略平行な面を有している。言い換えると、電荷保持膜１４２ａは、ゲート絶縁膜１１４表面に対応する高さから、均一な高さに形成されることが好ましい。メモリ機能体１６２中に、ゲート絶縁膜１１４表面と略平行な電荷保持膜１４２ａがあることにより、電荷保持膜１４２ａに蓄積された電荷の多寡によりオフセット領域１７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、電荷保持膜１４２ａをゲート絶縁膜１１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、電荷保持膜１４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００６０】
さらに、メモリ機能体１６２は、ゲート絶縁膜１１４の表面と略平行な電荷保持膜１４２ａとチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜１４４のうちオフセット領域１７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良い半導体記憶素子を得ることができる。
【００６１】
なお、電荷保持膜１４２ａの膜厚を制御すると共に、電荷保持膜１４２ａ下の絶縁膜（シリコン酸化膜１４４のうちオフセット領域１７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、電荷保持膜１４２ａ下の絶縁膜の最小膜厚値から、電荷保持膜１４２ａ下の絶縁膜の最大膜厚値と電荷保持膜１４２ａの最大膜厚値との和までの間に制御することができる。これにより、電荷保持膜１４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、半導体記憶素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【００６２】
（実施の形態２）
この実施の形態は、メモリ機能体１６２の電荷保持膜１４２が、図１０に示すように、略均一な膜厚で、ゲート絶縁膜１１４の表面と略平行に配置され（矢印１８１）、さらに、ゲート電極１１７側面と略平行に配置された（矢印１８２）形状を有している。
【００６３】
ゲート電極１１７に正電圧が印加された場合には、メモリ機能体１６２中での電気力線は矢印１８３のように、シリコン窒化膜１４２を２回（矢印１８２及び矢印１８１が示す部分）通過する。なお、ゲート電極１１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜１４２の比誘電率は約６であり、シリコン酸化膜１４１、１４３の比誘電率は約４である。したがって、矢印１８１で示す電荷保持膜のみが存在する場合よりも、電気力線１８３方向におけるメモリ機能体１６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域１７１における電界を強くするために使われることになる。
【００６４】
書換え動作時に電荷がシリコン窒化膜１４２に注入されるのは、発生した電荷がオフセット領域１７１における電界により引き込まれるためである。したがって、矢印１８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体１６２に注入される電荷が増加し、書換え速度が増大する。
なお、シリコン酸化膜１４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜１１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【００６５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル形成領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【００６６】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、半導体記憶素子の信頼性を向上させることができる。
【００６７】
さらに、実施の形態１と同様に、電荷保持膜１４２下の絶縁膜（シリコン酸化膜１４１のうちオフセット領域１７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜１４１のうちゲート電極１１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、電荷保持膜１４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【００６８】
（実施の形態３）
この実施の形態は、ゲート電極、メモリ機能体及びソース／ドレイン拡散領域間距離の最適化に関する。
図１１に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン拡散領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【００６９】
まず、Ｂ＜Ｃであることが好ましい。チャネル形成領域のうちゲート電極１１７下の部分とソース／ドレイン拡散領域１１２、１１３との間にはオフセット領域１７１が存する。Ｂ＜Ｃにより、メモリ機能体１６１、１６２（シリコン窒化膜１４２）に蓄積された電荷により、オフセット領域１７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【００７０】
また、ゲート電極１１７とソース／ドレイン拡散領域１１２、１１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。ただし、メモリ効果が発現する限りにおいては、必ずしも存在する必要はない。オフセット領域１７１がない場合においても、ソース／ドレイン拡散領域１１２、１１３の不純物濃度が十分に薄ければ、メモリ機能体１６１、１６２（シリコン窒化膜１４２）においてメモリ効果が発現し得る。
したがって、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【００７１】
（実施の形態４）
この実施の形態の半導体記憶素子は、図１２に示すように、実施の形態１における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
この半導体記憶素子は、半導体基板１８６上に埋め込み酸化膜１８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内にはソース／ドレイン拡散領域１１２、１１３が形成され、それ以外の領域はボディ領域１８７となっている。
【００７２】
この半導体記憶素子によっても、実施の形態３の半導体記憶素子と同様の作用効果を奏する。さらに、ソース／ドレイン拡散領域１１２、１１３とボディ領域１８２との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【００７３】
（実施の形態５）
この実施の形態の半導体記憶素子は、図１３に示すように、実施の形態１において、Ｎ型のソース／ドレイン拡散領域１１２、１１３のチャネル側に隣接して、Ｐ型高濃度領域１９１を追加した以外は、実質的に同様の構成を有する。
すなわち、Ｐ型高濃度領域１９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域１９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域１９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域１９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【００７４】
このように、Ｐ型高濃度領域１９１を設けることにより、ソース／ドレイン拡散領域１１２、１１３と半導体基板１１１との接合が、メモリ機能体１６１、１６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域１９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速な半導体記憶素子を得ることができる。
【００７５】
また、図１３において、ソース／ドレイン拡散領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域１９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域１９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。
【００７６】
一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル形成領域（領域１９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域１９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域１９１をメモリ機能体の下であってソース／ドレイン拡散領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込時と消去時での閾値の差）を著しく増大させることができる。
【００７７】
（実施の形態６）
この実施の形態の半導体記憶素子は、図１４に示すように、実施の形態１において、電荷保持膜（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄いこと以外は、実質的に同様の構成を有する。
ゲート絶縁膜１１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、絶縁膜の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【００７８】
本実施の形態の半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。本実施の形態の半導体記憶素子においては、電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜は、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていない。つまり、電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜がゲート電極下にまで延在する構成となっていない。そのため、電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜には、ゲート電極とチャネル形成領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用する程度である。そのため、ゲート絶縁膜に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になるのである。一方、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル形成領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル形成領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、半導体記憶素子の機能の最適化が阻害されるのである。
【００７９】
以上より明らかなように、本実施の形態の半導体記憶素子において電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていないことが、Ｔ１の自由度を高くする本質的な理由となっている。
【００８０】
Ｔ１を薄くすることにより、メモリ機能体への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル形成領域又はウェル領域に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【００８１】
ところで、メモリ機能体中での電気力線は、図１０の矢印１８４で示すように、シリコン窒化膜１４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜１４２が図の下側に移動し、矢印１８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線１８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極１１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。
【００８２】
なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバーＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、ゲート酸化膜を薄膜化することができない。前記液晶ドライバーＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明の半導体記憶素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できている。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース／ドレイン拡散領域がオフセットしているためである）。
【００８３】
（実施の形態７）
この実施の形態の半導体記憶素子は、図１５に示すように、実施の形態１において、電荷保持膜（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実質的に同様の構成を有する。
【００８４】
ゲート絶縁膜１１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【００８５】
本実施の形態の半導体記憶素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル形成領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になるのである。
【００８６】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【００８７】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、前記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。本発明の半導体記憶素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【００８８】
例えば、本発明では、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しない半導体記憶素子を実現した。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由はゲート電極に対して、ソース／ドレイン拡散領域がオフセットしているためである。また、本発明のメモリセルはゲート電極に対して、ソース／ドレイン拡散領域がオフセットしているため、通常のロジックトランジスタと比較しても更に微細化を容易にしている。
【００８９】
以上要約すると、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル形成領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル形成領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するだけである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリセルの実現が可能になるのである。
【００９０】
（実施の形態８）
この実施の形態は、半導体記憶素子の動作方法に関する。
まず、半導体記憶素子の書込み動作原理を、図１６及び図１７を用いて説明する。図中、２０３はゲート絶縁膜、２０４はゲート電極、ＷＬはワード線、ＢＬ１は第１のビット線、ＢＬ２は第２のビット線を夫々示している。なお、ここではメモリ機能体１３１ａ、１３１ｂが電荷を保持する機能を有する場合について説明する。
【００９１】
ここで、書込みとは、半導体記憶素子がＮチャネル型である場合にはメモリ機能体２３１ａ、２３１ｂに電子を注入することを指すこととする。以後、半導体記憶素子はＮチャネル型であるとして説明する。
第２のメモリ機能体２３１ｂに電子を注入する（書込む）ためには、図１６に示すように、第１のソース／ドレイン拡散領域２０７ａ（Ｎ型の導電型を有する）をソース電極に、第２のソース／ドレイン拡散領域２０７ｂ（Ｎ型の導電型を有する）をドレイン電極とする。例えば、第１のソース／ドレイン拡散領域２０７ａ及びＰ型ウェル領域２０２に０Ｖ、第２のソース／ドレイン拡散領域２０７ｂに＋５Ｖ、ゲート電極２０４に＋５Ｖを印加すればよい。
【００９２】
このような電圧条件によれば、反転層２２６が、第１のソース／ドレイン拡散領域２０７ａ（ソース電極）から伸びるが、第２のソース／ドレイン拡散領域２０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２のソース／ドレイン拡散領域２０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体２３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体２３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
このようにして、第２のメモリ機能体２３１ｂに電子を注入して、書込みを行なうことができる。
【００９３】
一方、第１のメモリ機能体２３１ａに電子を注入する（書込む）ためには、図１７に示すように、第２のソース／ドレイン拡散領域２０７ｂをソース電極に、第１のソース／ドレイン拡散領域２０７ａをドレイン電極とする。例えば、第２のソース／ドレイン拡散領域２０７ｂ及びＰ型ウェル領域２０２に０Ｖ、第１のソース／ドレイン拡散領域２０７ａに＋５Ｖ、ゲート電極２０４に＋５Ｖを印加すればよい。このように、第２のメモリ機能体２３１ｂに電子を注入する場合とは、ソース／ドレイン拡散領域を入れ替えることにより、第１のメモリ機能体２３１ａに電子を注入して、書込みを行なうことができる。
【００９４】
次に、前記半導体記憶素子の消去動作原理を図１８及び図１９で説明する。
第１のメモリ機能体２３１ａに記憶された情報を消去する第１の方法では、図１８に示すように、第１のソース／ドレイン拡散領域２０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域２０２に０Ｖを印加して、第１のソース／ドレイン拡散領域２０７ａとＰ型ウェル領域２０２とのＰＮ接合に逆方向バイアスをかけ、更にゲート電極２０４に負電圧（例えば、−５Ｖ）を印加すればよい。このとき、前記ＰＮ接合のうちゲート電極２０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域２０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体２３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体２３１ａの消去が行なわれる。このとき第２のソース／ドレイン拡散領域２０７ｂには０Ｖを印加すればよい。
【００９５】
第２のメモリ機能体２３１ｂに記憶された情報を消去する場合は、前記において第１のソース／ドレイン拡散領域と第２のソース／ドレイン拡散領域の電位を入れ替えればよい。
【００９６】
第１のメモリ機能体２３１ａに記憶された情報を消去する第２の方法では、図１９に示すように、第１のソース／ドレイン拡散領域２０７ａに正電圧（例えば、＋４Ｖ）、第２のソース／ドレイン拡散領域２０７ｂに０Ｖ、ゲート電極２０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域２０２に正電圧（例えば、＋０．８Ｖ）を印加すればよい。この際、Ｐ型ウェル領域２０２と第２のソース／ドレイン拡散領域２０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域２０２に電子が注入される。注入された電子は、Ｐ型ウェル領域２０２と第１のソース／ドレイン拡散領域２０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。
【００９７】
すなわち、Ｐ型ウェル領域２０２と第２のソース／ドレイン拡散領域２０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域２０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極２０４方向に引きこまれ、その結果、第１のメモリ機能体２３１ａに正孔注入が行なわれる。
【００９８】
この第２の方法によれば、Ｐ型ウェル領域と第１のソース／ドレイン拡散領域２０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２のソース／ドレイン拡散領域２０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、ソース／ドレイン拡散領域とゲート電極とがオフセットしている場合は、負の電位が印加されたゲート電極により前記ＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいのであるが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００９９】
なお、第１のメモリ機能体２３１ａに記憶された情報を消去する場合、第１の消去方法では、第１のソース／ドレイン拡散領域２０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによる半導体記憶素子の劣化を抑制することができる。
【０１００】
何れの消去方法によっても、本発明の半導体記憶素子は過消去が起きにくいという特徴を有している。過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。本発明の半導体記憶素子においては、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル形成領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくいのである。
【０１０１】
次に、前記半導体記憶素子の読み出し動作原理を、図２０を用いて説明する。第１のメモリ機能体２３１ａに記憶された情報を読み出す場合、図２０に示すように、第１のソース／ドレイン拡散領域２０７ａをソース電極に、第２のソース／ドレイン拡散領域２０７ｂをドレイン電極とし、トランジスタを飽和領域動作させる。
【０１０２】
例えば、第１のソース／ドレイン拡散領域２０７ａ及びＰ型ウェル領域２０２に０Ｖ、第２のソース／ドレイン拡散領域２０７ｂに＋１．８Ｖ、ゲート電極２０４に＋２Ｖを印加すればよい。この際、第１のメモリ機能体２３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体２３１ａに電子が蓄積している場合は、第１のメモリ機能体２３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体２３１ａの記憶情報を読み出すことができる。このとき、第２のメモリ機能体２３１ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に影響を与えない。
【０１０３】
第２のメモリ機能体２３１ｂに記憶された情報を読み出す場合、第２のソース／ドレイン拡散領域２０７ｂをソース電極に、第１のソース／ドレイン拡散領域２０７ａをドレイン電極とし、トランジスタを飽和領域動作させる。例えば、第２のソース／ドレイン拡散領域２０７ｂ及びＰ型ウェル領域２０２に０Ｖ、第１のソース／ドレイン拡散領域２０７ａに＋１．８Ｖ、ゲート電極２０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体２３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン拡散領域を入れ替えることにより、第２のメモリ機能体２３１ｂに記憶された情報の読出しを行なうことができる。
【０１０４】
なお、ゲート電極２０４で覆われないチャネル形成領域が残されている場合、ゲート電極２０４で覆われないチャネル形成領域においては、メモリ機能体２３１ａ、２３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域の幅を決定することが好ましい。
【０１０５】
ソース／ドレイン拡散領域２０７ａ，２０７ｂがゲート電極２０４端に達している場合、つまり、ソース／ドレイン拡散領域２０７ａ，２０７ｂとゲート電極２０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）した。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、ソース／ドレイン拡散領域２０７ａ、２０７ｂとゲート電極２０４とがオーバーラップしていないほうが好ましい。
【０１０６】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、半導体記憶素子のゲート電極２０４にワード線ＷＬを、第１のソース／ドレイン拡散領域２０７ａに第１のビット線ＢＬ１を、第２のソース／ドレイン拡散領域２０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、半導体記憶素子を配列することにより、メモリセルアレイを構成することができる。
【０１０７】
また、前記動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極を固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン拡散領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン拡散領域に接続されるビット線の本数を半減することができる。
【０１０８】
以上の説明から明らかなように、前記半導体記憶素子によれば、メモリ機能体はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能体とは分離されているので、ゲート絶縁膜を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶素子の微細化が容易となる。
【０１０９】
（実施の形態９）
この実施の形態は、半導体記憶素子の書換えを行ったときの電気特性の変化に関する。
【０１１０】
図２１は、Ｎチャネル型半導体記憶素子のメモリ機能体中の電荷量が変化したときの、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）の特性（実測値）である。図２１から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなっている。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、ＥＥＰＲＯＭの場合（図２２）と大きく異なる。
【０１１１】
このような特性の出現は、ゲート電極とソース／ドレイン拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。半導体記憶素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１１２】
一方、半導体記憶素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。なおかつ、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
以上のことから明らかなように、本発明の半導体記憶素子を構成する半導体記憶素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。以下に、上記実施の形態１〜７に記載した半導体記憶素子を備えたこの発明の補聴器の実施例を記す。
【０１１３】
（実施の形態１０）
本発明の補聴器の一実施例を、図２を用いて説明する。
図２（ａ）に、この発明の補聴器の構成ブロック図を示す。図２（ｂ）に、この半導体記憶素子からなるセルをアレイ状にしたときの、図２（ａ）のデータメモリ部５７の部分の回路図の一実施例を示す。
なお、図２（ａ）の実施の形態の補聴器５０は、図２６に示した従来の補聴器と同様な構成を有しているので、説明は省略する。
本実施の形態の補聴器５０が従来の補聴器と異なる点は、データメモリ部５７に、微細化が可能なゆえに製造コストを削減することが可能な半導体記憶素子（実施の形態１〜７に記載）を用いていることである。
【０１１４】
上記半導体記憶素子からなるデータメモリ部５７と、図示していない通常のロジックトランジスタからなる論理回路部とを１つのチップ上に混載する場合は、データメモリ部５７の半導体記憶素子は、ゲートスタックの側壁にメモリ機能体を有しているため、混載プロセスが非常に簡単になる。半導体記憶素子と通常のロジックトランジスタとの混載プロセスが極めて容易なために、本発明の補聴器の製造コスト低減効果がさらに大きくなる。
【０１１５】
この実施形態において、ＭＯＳＦＥＴからなる論理回路部と、半導体記憶素子からなるデータメモリ部５７とを、同一のチップ上に混載する手順を示す。具体的には、半導体記憶素子形成の工程にフォトリソグラフィー工程を加え、所謂ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散領域を形成する領域と形成しない領域を分ける。これにより、同一基板上で並行して、論理回路部等における半導体スイッチング素子と、半導体記憶素子を作製することができる。図２４，図２５に、この素子の製造工程の説明図を示す。
【０１１６】
まず、図２４の（ａ）に示すように、ｐ型の導電型を有する半導体基板１上にＭＯＳ（金属―酸化膜―半導体）形成プロセスを経た、ＭＯＳ構造を有するゲート絶縁膜２及びゲート電極３、つまりゲートスタック８を形成する。
代表的なＭＯＳ形成プロセスは、次のようなものである。
【０１１７】
ｐ型の半導体領域を有する半導体基板１に既知の方法により素子分離領域を形成する。素子分離領域は隣り合ったデバイス間において、基板を通じてリーク電流が流れることを防止するためのものである。ただし、隣り合ったデバイス間においても、ソース／ドレイン拡散領域を共通にするデバイス間においては、このような素子分離領域を形成しなくても良い。既知の素子分離領域形成方法とは、既知のロコス酸化膜を用いたものでも、既知のトレンチ分離領域を用いたものでも、その他の既知の方法を用いて素子を分離するという目的を達成することができるものであれば良い。当素子分離領域は、特に図示はしていない。
【０１１８】
次に半導体領域を覆うように絶縁膜を形成する。この絶縁膜はＭＯＳＦＥＴのゲート絶縁膜２となるため、Ｎ２Ｏ酸化や、ＮＯ酸化、酸化後の窒化処理等を含んだ工程を用いること等により、ゲート絶縁膜２としての性能の良い膜を形成することが望まれる。ゲート絶縁膜２としての性能の良い膜とは、ＭＯＳＦＥＴの短チャネル効果の抑制、ゲート絶縁膜２を不必要に流れる電流であるリーク電流の抑制、ゲート電極の不純物の空乏化を抑制しつつＭＯＳＦＥＴのチャネル領域へのゲート電極不純物の拡散を抑制する等々の、ＭＯＳＦＥＴの微細化や高性能化を進めるに当たってのあらゆる不都合な要因を抑制することができる絶縁膜のことである。代表的な膜および、膜厚の例として熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜において、膜厚は１から６ｎｍの範囲内であることが適当である。
【０１１９】
次に、上記絶縁膜上にゲート電極材料を形成する。ゲート電極材料とは、ポリシリコン、ドープドポリシリコン等の半導体や、Ａｌ、Ｔｉ、Ｗ等の金属や、これらの金属とシリコンとの化合物等、ＭＯＳＦＥＴとしての性能を有することのできる材料であればどんな材料を用いることも可能である。
【０１２０】
次に、ゲート電極材料上に、フォトリソグラフィー工程により、所望のフォトレジストパターンを形成し、そのフォトレジストパターンをマスクとして、ゲートエッチを行い、ゲート電極材料および、ゲート絶縁膜２をエッチングすることにより、図２４（ａ）の構造を形成する。図示はしないが、この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【０１２１】
また、次に示すような方法で、ゲートスタック８を形成しても良い。ｐ型の半導体領域を有する半導体基板１を覆うように上記同様の機能を有するゲート絶縁膜２を形成する。次に、該ゲート絶縁膜２上に上記同様の機能を有するゲート電極材料を形成する。次に該ゲート電極材料上に酸化膜、窒化膜、酸窒化膜等のマスク絶縁膜を形成する。次に、該マスク絶縁膜上に上記同様の機能を有するフォトレジストパターンを形成し、該マスク絶縁膜をエッチングする。次にフォトレジストパターンを除去し、該マスク絶縁膜をエッチングマスクとしてゲート電極材料をエッチングする。次に、該マスク絶縁膜、および、ゲート絶縁膜の露出部をエッチングすることによって、図２４（ａ）の構造を形成する。図示はしないが、この時、ゲート絶縁膜２はエッチングしなくても良い。エッチングせずに次工程である不純物注入時に注入保護膜として利用した場合、注入保護膜を形成する工程を簡略化することができる。
【０１２２】
次に、図２４（ｂ）に示すように、図２４（ａ）の論理回路領域４のみにＬＤＤ領域６を形成する。この際、メモリ領域５には、フォトレジスト７が形成されており、ＬＤＤ領域は形成されない。ここで、メモリ領域５にはＬＤＤ領域６が形成されずに、通常構造のトランジスタを形成する論理回路領域４にＬＤＤ領域を形成することができた。該フォトレジストは、注入を阻止するものであり、選択的に除去できるものであれば良く、窒化膜等の絶縁膜であっても良い。
【０１２３】
次に、図２４（ｃ）に示すように、フォトレジストを除去し、該ゲートスタック８および該半導体基板１を覆うように第１絶縁膜１５を略均一に形成する。この第１絶縁膜１５は、電子が通過する絶縁膜となるため、耐圧が高く、リーク電流が少なく、信頼性の高い膜が良い。例えば、上記ゲート絶縁膜２材料と同様に、熱酸化膜、Ｎ２Ｏ酸化膜、ＮＯ酸化膜等の酸化膜を用いる。該酸化膜を用いた場合、膜厚は１から２０ｎｍ程度が良い。更に、該絶縁膜をトンネル電流が流れる程度に薄く形成した場合は、電荷の注入／消去に必要とする電圧を低くすることができ、それによって、低消費電力化ができる。その場合の典型的な膜厚は、１〜５ｎｍ程度が良い。
【０１２４】
ここで第１絶縁膜１５を形成することにより、電荷保持部は、半導体基板およびゲート電極に絶縁膜を介して接することになるので、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０１２５】
次に、窒化膜１０を略均一に堆積する。材料は電子、および、ホール等の電荷を有する物質を保持することができる窒化膜、酸窒化膜や電荷トラップを有する酸化膜のような材料や、分極等の現象により電荷保持部の表面に電荷を誘起することができる強誘電体のような材料や、酸化膜中にフローティングのポリシリコンやシリコンドットのような電荷を保持できる物質を有している構造をもつ材料等であり、電荷を保持、誘起できるような材料であれば良い。窒化膜厚は、２〜１００ｎｍ程度であれば良い。さらに、第２絶縁膜１６を略均一に形成する。該第２絶縁膜はＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）等のＣＶＤ（Ｃａｍｉｃａｌ  Ｖａｐｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）をもちいたステップカバレッジの良い膜を用いると良い。ＨＴＯ膜を用いた場合、膜厚は５〜１００ｎｍ程度であれば良い。
【０１２６】
次に、図２５（ｄ）に示すように、第２絶縁膜１６を異方性エッチングすることにより、ゲートスタック８の側壁に第１絶縁膜１５および窒化膜１０を介して第２の絶縁体３２ｂを形成する。該エッチングは第２絶縁膜１６を選択的にエッチングでき、窒化膜１０とのエッチング選択比の大きな条件で行うと良い。
ただし、電荷保持部の材料として導体もしくは半導体等の、電気的に導電性を有する物質を含む材料を用いた場合、電荷保持部３１形成後に、左右の電荷保持部３１を電気的に絶縁する必要がある。
【０１２７】
次に、図２５（ｅ）に示すように、窒化膜１０を、第２の絶縁体３２ｂをエッチングマスクにして、等方性エッチングすることにより、ゲートスタック８の側壁に第１絶縁膜を介して電荷保持部３１を形成する。この場合、該エッチングは窒化膜１０を選択的にエッチングでき、第１絶縁膜１５、および、第２の絶縁体３２ｂとのエッチング選択比の大きな条件で行うと良い。
【０１２８】
次に、第１絶縁膜を異方性エッチングすることにより、ゲートスタック８の側壁に第１の絶縁体３２ａを形成する。この場合、該エッチングは第１の絶縁体３２ａを選択的にエッチングでき、第２の絶縁体３２ｂ、電荷保持部３１、ゲート電極３、および、半導体基板１とのエッチング選択比の大きな条件で行うと良い。
【０１２９】
ただし、第１の絶縁体３２ａ、および、第２の絶縁体３２ｂがともに酸化膜というような同じ材料で形成されている場合があり、その場合は大きなエッチング選択比を得ることができない。そこでこの場合は、第１絶縁膜をエッチングする際の第２の絶縁体のエッチング量を考慮し、第２の絶縁体形成の際のエッチング量をその分適宜減らしておくことが必要である。
【０１３０】
また、図２４（ｃ）の構造から、図２５（ｅ）の構造まで、１工程で進めてもよい。つまり、第１絶縁膜１５、第２絶縁膜１６および窒化膜１０をともに選択的にエッチングでき、ゲート電極３材料、および、半導体基板１材料とのエッチング選択比の大きな条件を用いた異方性エッチングを行うことにより、通常３工程必要なところを１工程で進めることができるため、工程数を減少させることができる。ただし、その場合、電荷保持部の材料として導体もしくは半導体等の、電気的に導電性を有する物質を含む材料を用いた場合、左右の電荷保持部３１を電気的に絶縁する必要がある。
【０１３１】
次に、図２５（ｆ）に示すようにゲート電極３、第１の絶縁体３２ａ、第２の絶縁体３２ｂ、および、電荷保持部３１からなるソース／ドレイン注入マスク領域１４をマスクとして、ソース／ドレイン注入を行い、さらに所定の熱処理を行うことにより、ソース／ドレイン拡散領域１３をに形成することができる。
【０１３２】
以上のプロセスを用いることにより、論理回路部等に用いるＬＤＤを形成した半導体スイッチング素子、および、メモリ領域に用いる半導体記憶素子を、同様の工程を経ながら、同一基板上で自動的に、特別複雑な工程を用いることなく簡易な工程を追加するだけで、容易に形成することができる。
また、電荷保持部に電荷を保持した場合に、チャネル領域の一部が電荷による影響を強く受けるため、ドレイン電流値が変化する。それにより電荷の有無を区別する半導体記憶素子が形成される。
【０１３３】
また、ゲート絶縁膜２と電荷保持部３１とを分離して配置させることにより、半導体スイッチング素子と同じ製造工程で、同時に、同じ程度かそれ以上の短チャネル効果の抑制効果を有するメモリセル半導体記憶素子を形成できる。それゆえ、メモリ周辺回路等の論理回路とメモリセルアレイとの混載プロセスを非常に簡単に実施することができる。
この半導体記憶素子によれば、１トランジスタ当り２ビットの記憶を実現しながら、短チャネル効果が極めて抑制され、微細化が可能となる。また、高速動作と低消費電力化が可能である。
【０１３４】
また、電荷保持部は、半導体基板およびゲート電極に絶縁膜を介して接しているため、保持電荷のリークをこの絶縁膜により抑制することができる。それにより、電荷保持特性がよく、長期信頼性の高い半導体記憶素子が形成される。
【０１３５】
また、構造的に電荷保持部がＬ字型になっており、第２の実施の形態の電荷保持部と比較して、電荷蓄積部をより微小化することができる。よって、電荷保持部をチャネル近傍に形成できるため、書き込みによって注入した電子を消去によって除去しやすくなる。それゆえ、消去不良を防止できる。また、電荷蓄積部を微小化することにより、効率的に電荷の消去を行うことができ、読み出しと消去スピードが早く信頼性の高い半導体記憶素子が形成できる。
【０１３６】
また、電荷保持部として導電体や半導体を用いた場合、ゲート電極に正電位を印加すると、電荷保持部内で分極し、ゲート電極側壁部付近に電子が誘起され、チャネル領域近傍の電子が減少する。それによって、基板もしくはソース／ドレイン拡散領域からの電子の注入を促進させることができ、書き込みのスピードが早く信頼性の高い半導体記憶素子が形成できる。
【０１３７】
上記工程から分かるように、上記半導体記憶素子を形成するための手順は、半導体スイッチング素子形成プロセスと非常に親和性の高いものとなっている。つまり、上記半導体記憶素子の構成は、公知の一般的な半導体スイッチング素子に近い。上記一般的な半導体スイッチング素子を上記半導体記憶素子に変更するためには、例えば、公知の一般的な半導体スイッチング素子のサイドウォールスペーサにメモリ機能体としての機能を有する材料を用いて、ＬＤＤ領域を形成しないだけでよい。上記論理回路部等を構成する半導体スイッチング素子のサイドウォールスペーサがメモリ機能体としての機能をもっていたとしても、サイドウォールスペーサ幅が適切であって、書き換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことが無い。従って、半導体スイッチング素子と半導体記憶素子とは、共通のサイドウォールスペーサを用いることができる。
【０１３８】
また、上記論理回路部等を構成する半導体スイッチング素子と上記半導体記憶素子とを混載させるためには、更に、上記論理回路部等のみＬＤＤ構造を形成する必要がある。ＬＤＤ構造を形成するためには、上記ゲート電極を形成した後であって、上記メモリ機能体を構成する材料を堆積するまえに、ＬＤＤ領域形成のための不純物注入を行えばよい。従って、上記ＬＤＤ形成のための不純物注入を行う際に、上記データメモリ部５のみフォトレジスト７でマスクするだけで、上記半導体記憶素子と上記論理回路部等を構成する半導体スイッチング素子とを容易に混載することが可能である。さらに、上記半導体記憶素子と上記論理回路部等を構成する半導体スイッチング素子によってＳＲＡＭを構成すれば、メモリ、論理回路、ＳＲＡＭを容易に混載することができる。
【０１３９】
ところで、上記半導体記憶素子において、上記論理回路部およびＳＲＡＭ部等で許容されるよりも、高い電圧を印加する必要がある場合、高耐圧ウエル形成用マスク及び高耐圧ゲート絶縁膜形成用マスクを標準半導体スイッチング素子形成用マスクに追加するだけでよい。従来、ＥＥＰＲＯＭ（書き込み消去が電気的に可能なプログラブルＲＯＭ）と論理回路部とを１つのチップ上に混載するプロセスは標準半導体スイッチング素子プロセスと大きく異なり、必要マスク枚数、プロセス工数が著しく増大した。ゆえに、ＥＥＰＲＯＭと論理回路部等の回路と混載した従来の場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することが可能になる。従って、論理回路部等の半導体スイッチング素子と半導体記憶素子とを混載したチップの歩留まりが向上し、コストが削減される。
【０１４０】
この半導体記憶素子によれば、１トランジスタ当り２ビットの記憶を実現することができる。ここで、１トランジスタ当り２ビットの記憶を実現するための、書き込み／消去、読み出しの方法の原理を以下に示す。ここでは、半導体記憶素子がＮチャネル型である場合を説明する。そこで、半導体記憶素子がＰチャネル型の場合は電圧の符号を逆にして同様に適応すれば良い。なお、印加電圧を特に指定していないノード（ソース、ドレイン、ゲート、基板）においては、接地電位を与えれば良い。
【０１４１】
半導体記憶素子に書き込みを行う場合には、ゲートに正電圧を、ドレインにゲートと同程度かそれ以上の正電圧を加える。この時ソースから供給された電荷（電子）は、ドレイン端付近で加速され、ホットエレクトロンとなってドレイン側のメモリ機能体に注入される。このとき、ソース側に存在するメモリ機能体には電子は注入されない。このようにして特定の側のメモリ機能体に書き込みをすることができる。また、ソースとドレインを入れ替えることで、容易に２ビットの書き込みを行うことができる。
【０１４２】
半導体記憶素子に書き込まれた情報を消去するためには、ホットホール注入を利用する。消去したいメモリ機能体のある側の拡散層領域（ソース／ドレイン）に正電圧を、ゲートに負電圧をくわえればよい。このとき、半導体基板と正電圧を与えられた拡散層領域におけるＰＮ接合において、バンド間トンネルにより正孔が発生し、負電位をもつゲートに引き寄せられて、消去したいメモリ機能体に注入される。このようにして、特定の側の情報を消去することができる。なお、反対の側のメモリ機能体に書き込まれた情報を消去するためには、反対側のメモリ機能体に正電圧を加えればよい。
【０１４３】
次に半導体記憶素子に書き込まれた情報を読み出すためには、読み出したいメモリ機能体の側のソース／ドレイン拡散領域をソースとし、反対側のソース／ドレイン拡散領域をドレインとする。すなわち、ゲートに正電圧を、ドレイン（書き込みの時はソースとしていた）にゲートと同程度かそれ以上の正電圧を与えればよい。ただし、このときの電圧は書き込みが行われないよう充分小さくしておく必要がある。メモリ機能体に蓄積された電荷の多寡により、ドレイン電流が変化し、記憶情報を検出することができる。なお、反対側のメモリ機能体に書き込まれた情報を読み出すためには、ソースとドレインを入れ替えればよい。
【０１４４】
上記書き込み消去と読み出しの方法は、メモリ機能体に窒化膜を用いた場合の１例であり、それ以外の方法を用いることができる。さらにまた、それ以外の材料を用いた場合であっても、上記方法かもしくは異なる書き込みと消去の方法を用いることができる。
【０１４５】
さらに、メモリ機能体が、ゲート電極下ではなく、ゲート電極の両側に配置されるため、ゲート絶縁膜をメモリ機能体として機能させる必要がなく、ゲート絶縁膜を、メモリ機能体とは分離して、単純にゲート絶縁膜としての機能のみに使用することが可能となり、ＬＳＩのスケーリング則に応じた設計を行うことが可能となる。このため、フラッシュメモリのようにフローティングゲートをチャネルとコントロールゲートの間に挿入する必要がなく、さらに、ゲート絶縁膜としてメモリ機能をもたせたＯＮＯ膜を採用する必要がなく、微細化に応じたゲート絶縁膜を採用することが可能となるとともに、ゲート電極の電界がチャネルに及ぼす影響が強くなり、短チャネル効果に強いメモリ機能を有する半導体記憶素子を実現することができる。よって、微細化して集積度を向上させることができるとともに、安価な半導体記憶素子を提供することができる。
【０１４６】
上記半導体記憶素子によれば、メモリ機能体はゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されている。そのため、２ビット動作が可能である。更には、各メモリ機能体はゲート電極により分離されているので書換え時の干渉が効果的に抑制される。また、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶素子の微細化が容易となる。
【０１４７】
図２（ｂ）は、上記半導体記憶素子を配列して構成したメモリセルアレイの一例の回路図である。図２（ｂ）中、Ｗｍはｍ番目のワード線（したがって、Ｗ１は１番目のワード線）、Ｂ１ｎはｎ番目の第１ビット線、Ｂ２ｍはｍ番目の第２ビット線、Ｍｍｎはｍ番目のワード線（ｍ番目の第２ビット線）とｎ番目の第１ビット線に接続されたメモリセルをそれぞれあらわしている。メモリセルアレイの配列は上記の例に限らず、第１ビット線と第２ビット線を平行に配置したものや、第２ビット線を全て接続して共通ソース線としたものなどでもよい。
【０１４８】
上記半導体記憶素子は微細化が容易であり、かつ２ビット動作が可能であるから、これを配列したメモリセルアレイの面積を縮小するのも容易となる。したがって、メモリセルアレイのコストを削減することができる。このメモリセルアレイを補聴器のデータメモリ部５７に用いれば、補聴器のコストが削減される。
【０１４９】
本発明の補聴器に用いる半導体記憶素子のメモリ機能体は、例えば、図５に示した半導体記憶素子のように、電荷を蓄積する第１の絶縁体からなる膜が、第２の絶縁体からなる膜と第３の絶縁体からなる膜とで挟まれたサンドウィッチ構造を有するのが好ましい。このとき、上記第１の絶縁体とはシリコン窒化物であり、上記第２及び第３の絶縁膜とはシリコン酸化物である場合が特に好ましい。このようなメモリ機能体を有する半導体記憶素子は、高速書換え、高信頼性、十分な保持特性を有している。したがって、このような半導体記憶素子を本発明の補聴器に用いれば、保持特性が良好なので補聴器の信頼性を向上させることが可能となり、しかも通常のシリコンプロセスと相性が良いため、低コストの補聴器を提供できる。
【０１５０】
また、本発明の補聴器に用いる半導体記憶素子は、実施の形態６の半導体記憶素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このような半導体記憶素子は、書込み動作及び消去動作が低電圧で行なわれ、又は書込み動作及び消去動作が高速である。更には、半導体記憶素子のメモリ効果が大きい。したがって、このような半導体記憶素子を本発明の補聴器に用いれば、補聴器の電源電圧を低くし、又は動作速度を向上させることが可能となる。
【０１５１】
また、本発明の補聴器に用いる半導体記憶素子は、実施の形態７の半導体記憶素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜１４２）とチャネル形成領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このような半導体記憶素子は、半導体記憶素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、高集積化しても十分な記憶保持性能を得ることができる。したがって、このような半導体記憶素子を本発明の補聴器に用いれば、データメモリ部５７の記憶容量を大きくして機能を向上させ、又は製造コストを削減することが可能となる。
【０１５２】
また、本発明の補聴器に用いる半導体記憶素子は、実施の形態１に記述したように、メモリ機能体１６１、１６２における電荷を保持する領域（シリコン窒化膜１４２）は、ソース／ドレイン拡散領域１１２、１１３とそれぞれオーバーラップするのが好ましい。このような半導体記憶素子は、読出し速度を十分に高速にすることができ、さらにオーバーラップしていない場合と比較して駆動電流が飛躍的に増大するため、同程度の駆動電流を確保したい場合は、オーバーラップしている方が低消費電力化することができる。したがって、このような半導体記憶素子を本発明の補聴器に用いれば、補聴器を低消費電力化することが可能となる。
【０１５３】
また、本発明の補聴器に用いる半導体記憶素子は、実施の形態１に記述したように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。このような半導体記憶素子は、半導体記憶素子のメモリ効果のばらつきを小さくすることができるので、読出し電流ばらつきを抑えることができる。更には、記憶保持中の半導体記憶素子の特性変化を小さくすることができるので記憶保持特性が向上する。したがって、このような半導体記憶素子を本発明の補聴器に用いれば、補聴器の信頼性を向上させることができる。
【０１５４】
また、本発明の補聴器に用いる半導体記憶素子は、実施の形態２に記述したように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含み、かつ、ゲート電極側面と略並行に延びた部分を含むことが好ましい。このような半導体記憶素子は、書換え動作が高速である。したがって、このような半導体記憶素子を本発明の補聴器に用いれば、補聴器のパラメータの書き換えを時間の短縮をすることが可能となる。
【０１５５】
（実施の形態１１）
本実施の形態の補聴器を、図３および図４を用いて説明する。
図３および図４は、図２（ａ）の補聴器の構成の一部分を、１つの半導体チップ上に形成したものを示している。
図３の補聴器の構成が、実施の形態１０の図２（ａ）補聴器の構成と異なるのは、データメモリ部５７、ＣＰＵ部５６及びデジタル処理回路５３を１つの半導体チップ６０上に形成し、データメモリ部５７を混載している点である。
【０１５６】
また、図４の補聴器が図３の補聴器と異なるのは、さらに、増幅回路５５、Ａ／Ｄ変換器５２、Ｄ／Ａ変換器５４及び出力回路５８を通常の半導体スイッチング素子を用いた論理回路等（ここで、論理回路等とは半導体スイッチング素子を用いたデバイスをいう）で形成し、１つの半導体チップ６１上に混載した点である。
【０１５７】
このような構成は、すでに実施の形態１０で示したような混載の効果を有する。例えばデータメモリ部を構成する半導体記憶素子は、ＣＰＵ部及びデジタル処理回路の論理回路部を構成する素子と形成プロセスが非常に似ているために、両素子を混載するのが非常に容易である。ＣＰＵ部及びデジタル処理回路部にデータメモリ部を内蔵し、１つのチップ上に形成すれば、補聴器のコストを大きく低減することができる。また、データメモリ部に上記半導体記憶素子を用いているので、例えばＥＥＰＲＯＭを用いた場合に比べて混載プロセスが著しく簡略化される。
【０１５８】
したがって、ＣＰＵ部、デジタル処理回路部及びデータメモリ部を１つのチップ上に形成することによるコスト削減効果が特に大きくなるのである。さらには配線遅延が低減されることによる高速化が図られる。ここで、混載する論理回路は適宜選択すればよく、図３のように必ずしもデジタル処理回路までを混載しなければならない訳ではない。ＣＰＵとデータメモリ部を混載することにより、上記した本発明の半導体スイッチング素子と半導体記憶素子を混載した場合の効果を奏する事により、補聴器における縮小化、低コスト化の効果も奏することとなる。
また、図４に示すように多くの回路を混載する事により、より微細化、低コスト化、さらには配線遅延が低減されることによる高速化が図られる事になる。
【０１５９】
（実施の形態１２）
ここでは、この発明の補聴器の制御方法について説明する。
まず、従来の補聴器では、データメモリ部はコストが高く、また補聴器内に収まる大きさで充分な記憶容量を確保することが難しかった。さらに、補聴器を制御するプログラムは充分な記憶容量が確保できないので、書き換えができなかった。
これに対して、本実施の形態の補聴器は、そのデータメモリ部５７には上記の半導体記憶素子を採用することにより、データメモリ部５７に、実施の形態１１に記載の論理回路の動作を規定するプログラム及び補聴特性を決定する一群のパラメータを記憶することが可能となる。また、ＣＰＵ部５６は、プログラムに基づいて制御部として機能し、記憶された一群のパラメータを使用して補聴器を制御する。さらに、プログラム及びパラメータは外部から書き換え可能であることを特徴とする。
図３に示したマイク５１からの入力されたアナログ信号は、増幅回路５５とＡ／Ｄ変換器５２を通過してデジタル信号に変換され、デジタル処理回路５７にて補聴器の使用者に合った補聴特性を得るために、デジタル処理される。このデジタル処理では、データメモリ部５７に記憶された補聴特性に応じた一群のパラメータを用いて、周波数帯域ごとに入力レベルに対する出力レベルを変換し、ノイズや雑音の低減された音を生成する。そしてこの音がＤ／Ａ変換器５４等を介してスピーカ５９から出力される。ここで、ＣＰＵ５６は、プログラムに基づいて、デジタル処理回路５３の動作を制御する。また、補聴特性を決定する一群のパラメータとは、たとえば、入力周波数帯ごとの増幅率を決めるもの、入力音圧帯ごとの増幅率を決めるもの（音圧とは音の大きさをいう）、ノイズレベルを特定するもの等がある。ただし、パラメータは、これに限られたものではなく、これ以外の既知のパラメータや今後の研究開発で利用可能となりうるパラメータを用いてもよい。
【０１６０】
この実施の形態において、データメモリ部５７が上記の実施例に記載された半導体記憶装置から成るため、次のような効果を奏する。まず、メモリ機能体が、従来のＥＥＰＲＯＭとは異なり、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶素子の微細化が容易となり、高容量化及びビット単価の低減が可能となる。また、複数の上記半導体記憶素子からなるデータメモリ部５７のコストを削減でき、データメモリ部５７を備えた補聴器のコストを削減できる。更には、記半導体記憶素子を形成するプロセスと、上記論理回路部を構成する素子を形成するプロセスとは非常に似ているから、両素子の混載が容易で、コスト増を最小限に抑えることができる。
【０１６１】
さらに、プログラムで使用されるパラメータは外部から書き換え可能であるので、必要に応じて上記パラメータを書き換えることにより、例えば使用者毎の特性にあわせた信号増幅を行う等が可能となり、補聴器の機能を飛躍的に高くすることができる。さらにプログラムも書き換え可能であるので、新規高機能のプログラムが作成された際に、新たに補聴器を買い換えることなく新しいプログラムに書き換えることにより、継続して使用することができる。
【０１６２】
また、データメモリ部５７に上記論理回路部の動作を規定することができる補聴特性を決定する一群のパラメータを、複数組記憶してもよい。この場合、マイク５１を通して入力された入力信号の特徴（たとえば最大音圧や最大音圧の周波数帯や特定周波数帯の音圧等）を抽出することにより、複数群のパラメータのうち、上記プログラムが使用する一群のパラメータを選択するようにすればよい。
【０１６３】
プログラムで利用する一群のパラメータを入力信号により適宜選択するようにすれば、例えば騒音の大きい環境では騒音を低減し会話音や警告音を増幅したり、特定の会話音が入力された場合にはそれを増幅することが可能となり、異なる補聴特性のパラメータを環境に応じて使用することができ、補聴器の機能をさらに飛躍的に高くすることができる。
【０１６４】
【発明の効果】
第１に、この発明の補聴器によれば、データメモリ部を構成する半導体記憶素子は、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているので、各メモリ機能体はゲート電極により分離されている。したがって書き換え時の干渉が効果的に抑制される。また、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とは分離されているので、ゲート絶縁膜厚を薄膜化して短チャネル効果を抑制することができる。したがって半導体記憶素子の微細化が容易となる。
【０１６５】
半導体記憶素子は微細化が容易であり、複数の上記半導体記憶素子からなる上記データメモリ部の面積を縮小することができる。それゆえ、データメモリ部のコストを削減することができる。したがって、データメモリ部を備えた補聴器の小型化とコスト削減ができる。
【０１６６】
また、第２に、この発明の補聴器によれば、データメモリ部は複数の半導体記憶素子からなるので、上記コスト削減等の作用効果を奏し、さらに論理回路部を備えるので、補聴器に、単なる記憶機能にとどまらず、様々な機能を与えることが可能となる。
【０１６７】
また、この発明によれば、データメモリ部および論理回路部は１つの半導体基板上に形成されるので、補聴器に内蔵されるチップの数が減少してコストが削減される。さらに、データメモリ部を構成する半導体記憶素子を形成するプロセスと、論理回路部を構成する素子を形成するプロセスとは非常に似ているので、両素子の混載が特に容易である。
【０１６８】
また、この発明によれば、データメモリ部は外部から書き換え可能であるので、必要に応じて上記プログラムを書き換えることにより、補聴器の機能を飛躍的に高くすることができる。さらに、半導体記憶素子は微細化が容易であるから、例えばマスクＲＯＭを上記半導体記憶素子で置き換えてもチップ面積の増大を最小限に留めることができる。
【０１６９】
また、この発明の１つの半導体記憶素子は２ビットの情報を記憶することが可能であるので、１ビット当りの素子面積は１／２となって、データメモリ部の面積を更に小さくすることができる。したがって、補聴器のコストを更に削減できる。
また、前記メモリ機能体を、第１の絶縁体、第２の絶縁体、第３の絶縁体から構成し、前記第１の絶縁体は電荷を蓄積する機能を有するとともに第２の絶縁体と第３の絶縁体とに挟まれた構造を有し、前記第１の絶縁体に、シリコン窒化物を用い、前記第２及び第３の絶縁体に、シリコン酸化物を用いた場合には、電荷のリークが抑制されるので、補聴器の信頼性を向上し、低コスト化することが可能となる。
【０１７０】
また、チャネル形成領域上における第２の絶縁体からなる膜の厚さを、ゲート絶縁膜の厚さよりも薄く、かつ０．８ｎｍ以上とした場合には、補聴器の電源電圧を低くし、動作速度を向上させることが可能となる。
また、チャネル形成領域上における第２の絶縁体からなる膜の厚さを、ゲート絶縁膜の厚さよりも厚く、かつ２０ｎｍ以下とした場合には、補聴器のデータメモリ部の記憶容量を大きくして機能を向上させ、製造コストを削減することが可能となる。
【０１７１】
また、第１の絶縁体からなる膜が、ゲート絶縁膜の表面と略平行な表面を有する部分を含むので、補聴器の信頼性を向上させることができる。
また、第１の絶縁体からなる膜が、ゲート電極側面と略並行に延びた部分を含むので、補聴器のパラメータやプログラムの書き換え時間を短縮することが可能となる。
また、メモリ機能体の一部または全部が、ソース／ドレイン拡散領域の一部にオーバーラップするように形成されているので、補聴器を低消費電力化することが可能となる。
【図面の簡単な説明】
【図１】本発明の補聴器に用いられる半導体記憶素子の一実施形態の概略断面図である。
【図２】本発明の補聴器の概略ブロック図と、補聴器に用いられる半導体記憶素子をセルアレイ状に配列した一実施例の回路図である。
【図３】本発明の補聴器の一実施例の構成ブロック図である。
【図４】本発明の補聴器の一実施例の構成ブロック図である。
【図５】本発明の補聴器に用いられる半導体記憶素子（実施の形態１）の要部の概略断面図である。
【図６】図５の要部の拡大概略断面図である。
【図７】図５の変形の要部の拡大概略断面図である。
【図８】本発明の補聴器に用いられる半導体記憶素子（実施の形態１）の電気特性を示すグラフである。
【図９】本発明の補聴器に用いられる半導体記憶素子（実施の形態１）の変形の要部の概略断面図である。
【図１０】本発明の補聴器に用いられる半導体記憶素子（実施の形態２）の要部の概略断面図である。
【図１１】本発明の補聴器に用いられる半導体記憶素子（実施の形態３）の要部の概略断面図である。
【図１２】本発明の補聴器に用いられる半導体記憶素子（実施の形態４）の要部の概略断面図である。
【図１３】本発明の補聴器に用いられる半導体記憶素子（実施の形態５）の要部の概略断面図である。
【図１４】本発明の補聴器に用いられる半導体記憶素子（実施の形態６）の要部の概略断面図である。
【図１５】本発明の補聴器に用いられる半導体記憶素子（実施の形態７）の要部の概略断面図である。
【図１６】本発明の補聴器に用いられる半導体記憶素子の書込み動作を説明する図である。
【図１７】本発明の補聴器に用いられる半導体記憶素子の書込み動作を説明する図である。
【図１８】本発明の補聴器に用いられる半導体記憶素子の第１の消去動作を説明する図である。
【図１９】本発明の補聴器に用いられる半導体記憶素子の第２の消去動作を説明する図である。
【図２０】本発明の補聴器に用いられる半導体記憶素子の読出し動作を説明する図である。
【図２１】本発明の補聴器に用いられる半導体記憶素子の電気特性を示すグラフである。
【図２２】従来技術であるＥＥＰＲＯＭの電気特性を示すグラフである。
【図２３】標準ロジック部を構成するトランジスタを示す概略断面図である。
【図２４】本発明の半導体記憶素子と半導体スイッチング素子の混載の製造工程を示す概略断面図である。
【図２５】本発明の半導体記憶素子と半導体スイッチング素子の混載の製造工程を示す概略断面図である。
【図２６】従来の補聴器の構成ブロック図である。
【符号の説明】
５０  補聴器
５１  マイク
５２  Ａ／Ｄ変換器
５３  デジタル処理回路
５４  Ｄ／Ａ変換器
５５  増幅回路
５６  ＣＰＵ部
５７  データメモリ部
５８  出力回路
５９  スピーカ
【図１】
2004343536.tif 000003
【図２】
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【図３】
2004343536.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004343536.tif 000010
【図９】
2004343536.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
2004343536.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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