(57)【要約】【課題】ワード線と半導体基板との間の電気的短絡を防止し、電気的信頼性の高い不揮発性記憶回路を備えた半導体装置及びその製造方法を提供する。【解決手段】不揮発性記憶回路を備えた半導体装置において、第１のトレンチ３０とその内部を埋設する分離用充填材３１とを有する素子分離領域３と、ゲート幅方向に隣接するメモリセルＭの浮遊電極５間に表面部分に比べて深い部分のトレンチ幅が小さい第２のトレンチ２０と、第２のトレンチ内部２０に一部が埋設されたワード線７ＷＬとを備える。【選択図】      図１
2004172488.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上において浮遊電極を有するメモリセルを行列状に配列したメモリセルアレイと、
ゲート幅方向に隣接する前記メモリセル間において前記半導体基板の表面から深さ方向に向かって配設された第１のトレンチとこの第１のトレンチ内部を埋設する分離用充填材とを有する素子分離領域と、
前記ゲート幅方向に隣接する前記メモリセルの浮遊電極間において前記素子分離領域の分離用充填材の表面からその深さ方向に向かって配設され、表面部分に比べて深い部分のトレンチ幅が小さい第２のトレンチと、
前記メモリセルに接続され、前記第２のトレンチ内部に埋設されるとともに前記ゲート幅方向に延在するワード線と
を有する不揮発性記憶回路を備えたことを特徴とする半導体装置。
【請求項２】
前記第２のトレンチは、前記ゲート幅方向に隣接する前記メモリセルの浮遊電極間の寄生容量を減少させる機能を有することを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項３】
前記第２のトレンチの断面形状は、Ｖ字型形状であることを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項４】
前記第２のトレンチの断面形状は、逆台形形状であることを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項５】
前記第２のトレンチの断面形状は、Ｕ字型形状であることを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項６】
前記メモリセルは浮遊電極上にゲート絶縁膜を介在させて制御電極を備え、
前記ワード線は前記制御電極と同一層で一体的に形成されていることを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項７】
前記第２のトレンチ内部は、前記ゲート絶縁膜と同一層の絶縁膜を介在させてワード線が埋設されたことを特徴とする請求項６に記載の不揮発性記憶回路を備えた半導体装置。
【請求項８】
前記ゲート絶縁膜には、少なくともシリコン窒化膜が含まれることを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項９】
前記第１のトレンチの表面部分のトレンチ幅と深さ部分のトレンチ幅の比率に対して、第２のトレンチの表面部分のトレンチ幅と深さ部分のトレンチ幅の比率が大きいことを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項１０】
前記第２のトレンチは、第１のトレンチよりも浅く、前記半導体基板の表面よりも深いことを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項１１】
前記不揮発性記憶回路は、ＮＡＮＤ型又はＮＯＲ型電気的消去可能な読出し専用メモリであることを特徴とする請求項１に記載の不揮発性記憶回路を備えた半導体装置。
【請求項１２】
ゲート幅方向に隣接するメモリセル形成領域間において半導体基板の表面から深さ方向に向かって第１のトレンチを形成し、前記第１のトレンチ内部に分離用充填材を埋設して素子分離領域を形成する工程と、
前記メモリセル形成領域において前記半導体基板の表面上にゲート幅寸法が決定された浮遊電極を形成する工程と、
前記ゲート幅方向に隣接する浮遊電極間において前記素子分離領域の分離用充填材の表面から深さ方向に向かい、表面部分に比べて深い部分のトレンチ幅が小さい第２のトレンチを形成する工程と、
前記第２のトレンチ内部に埋設されるとともに前記ゲート幅方向に延在するワード線を形成する工程と
を備えたことを特徴とする不揮発性記憶回路を有する半導体装置の製造方法。
【請求項１３】
前記第２のトレンチを形成する工程は、Ｖ字型断面形状を有するトレンチを形成する工程であることを特徴とする請求項１２に記載の不揮発性記憶回路を備えた半導体装置の製造方法。
【請求項１４】
前記第２のトレンチを形成する工程は、逆台形の断面形状を有するトレンチを形成する工程であることを特徴とする請求項１２に記載の不揮発性記憶回路を有する半導体装置の製造方法。
【請求項１５】
前記第２のトレンチを形成する工程は、Ｕ字型断面形状を有するトレンチを形成する工程であることを特徴とする請求項１２に記載の不揮発性記憶回路を有する半導体装置の製造方法。
【請求項１６】
前記第２のトレンチを形成する工程は、前記浮遊電極に対して自己整合で第２のトレンチを形成する工程であることを特徴とする請求項１２に記載の不揮発性記憶回路を有する半導体装置の製造方法。
【請求項１７】
メモリセル形成領域において半導体基板上にゲート幅寸法が決定された浮遊電極を形成する工程と、
ゲート幅方向に隣接する前記浮遊電極間において、前記浮遊電極に対して自己整合により、半導体基板の表面から深さ方向に向かって第１のトレンチを形成する工程と、
前記第１のトレンチ内部に分離用充填材を埋設して素子分離領域を形成する工程と、
前記分離用充填材の表面上において前記浮遊電極の側壁にこの浮遊電極に対して自己整合によりサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサをマスクとして前記分離用充填材の表面から深さ方向に向かい第２のトレンチを形成する工程と、
前記第２のトレンチ内部に埋設されるとともに前記ゲート幅方向に延在するワード線を形成する工程と
を備えたことを特徴とする不揮発性記憶回路を有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に不揮発性記憶回路を備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型電気的消去可能なプログラマーブルリードオンリーメモリ（以下、単にＥＥＰＲＯＭという。）の断面構造を図２１に示す。図２１はメモリセルアレイにおいてワード線方向に沿って切断した時の断面図である。ＮＡＮＤ型ＥＥＰＲＯＭは、シリコン単結晶からなる半導体基板１００と、この半導体基板１００の主面部において規則的に行列状に配列されたメモリセルＭと、メモリセルＭ間に配設された素子分離領域１１０とを備えている。
【０００３】
メモリセルＭは浮遊電極（フローティングゲート電極）１２１を有する１個のトランジスタにより構成されている。すなわち、メモリセルＭは、半導体基板１００の表面部分に配設されたウエル領域１０１の表面上のゲート絶縁膜１２０と、ゲート絶縁膜１２０上の浮遊電極１２１と、浮遊電極１２１上のゲート絶縁膜１２２と、ゲート絶縁膜１２２上の制御電極（コントロールゲート電極）１２３と、図示しないがソース領域及びドレイン領域とを備えている。ゲート絶縁膜１２０はトンネル絶縁膜として使用されている。ソース及びドレイン領域は、紙面に対して垂直方向（ゲート長方向又はビット線方向）に配列されており、このゲート長方向に隣接して配列された他のメモリセルＭのドレイン領域又はソース領域に一体に形成されている。
【０００４】
ワード線方向すなわちゲート幅方向において隣接するメモリセルＭの制御電極１２３は、一体に形成され、ワード線１２３ＷＬを構成するようになっている。ワード線１２３ＷＬ上にはビット線１３０が配設されている。複数個のメモリセルＭ、例えば８個（８ビット）又は１６個（１６ビット）のメモリセルＭはメモリセルユニットを構築し、ビット線１３０はこのメモリセルユニット毎にユニット選択用トランジスタ（図示しない。）を介して接続されている。
【０００５】
素子分離領域１１０にはシャロートレンチアイソレーション（ＳＴＩ）構造が採用される傾向にある。すなわち、素子分離領域１１０は、ウエル領域１０１（半導体基板１００）の表面から深さ方向に向かって形成されたトレンチ（溝）１１１と、このトレンチ１１１内部に埋設されたシリコン酸化膜１１２とを備えている。ＳＴＩ構造においては、例えば選択酸化技術により形成された素子分離領域に比べて、素子分離領域１１０の占有面積を縮小することができるので、ＮＡＮＤ型ＥＥＰＲＯＭの高集積化及び大容量化を実現することができる。
【０００６】
さらに、素子分離領域１１０のシリコン酸化膜１１２には、表面から深さ方向に向かって均一なトレンチ幅を有する、トレンチ１１５が配設されている。トレンチ１１５内壁にはメモリセルＭのゲート絶縁膜１２２と同一層の絶縁膜１１２Ａが形成され、トレンチ１１５内部にはこの絶縁膜１１２Ａを介してワード線１２３ＷＬの一部が埋設されている。
【０００７】
トレンチ１１５の製造方法は以下の通りである（図２１参照。）。
【０００８】
（１）まず、ウエル領域１０１の主面部に素子分離領域１１０を形成する。この素子分離領域１１０の製造工程とほぼ同一製造工程において、メモリセルＭの形成領域におけるウエル領域１０１の表面上にゲート絶縁膜１２０を形成し、ゲート絶縁膜１２０上に第１層目のシリコン多結晶膜（浮遊電極１２１の下層部分）を形成する。
【０００９】
（２）次に、第１層目のシリコン多結晶膜上に第２層目のシリコン多結晶膜（浮遊電極１２１の上層部分）を形成する。引き続き、第２層目のシリコン多結晶膜上にフォトリソグラフィ技術によりエッチングマスクを形成する。このエッチングマスクを使用し、ドライエッチングにより、第２層目及び第１層目のシリコン多結晶膜をパターンニングし、浮遊電極１２１を形成する。エッチングマスクは素子分離領域１１０に対してアライメントされているので、ゲート幅方向において、浮遊電極１２１の両端は素子分離領域１１０上に重複して形成される。
【００１０】
（３）浮遊電極１２１をエッチングマスクとして利用し、素子分離領域１１０のシリコン酸化膜１１２にドライエッチングを行い、トレンチ幅が均一なトレンチ１１５を形成する。トレンチ１１５は結果的に浮遊電極１２１に対して自己整合により形成される。
【００１１】
（４）浮遊電極１２１上にゲート絶縁膜１２２を形成し、同一製造工程においてトレンチ１１５内壁に絶縁膜１２２Ａを形成する。
【００１２】
（５）ゲート絶縁膜１２２上に制御電極１２３を形成し、メモリセルＭを完成させる。さらに、制御電極１２３の製造工程と同一製造工程においてゲート幅方向に延在するワード線１２３ＷＬを形成する。このワード線１２３ＷＬの一部はトレンチ１１５内部に絶縁膜１２２Ａを介して埋設される。
【００１３】
上記トレンチ１１５は、メモリセルＭ間、詳細には浮遊電極１２１間に本来生じる寄生容量に加えて、浮遊電極１２１を一方の電極、シリコン酸化膜１１２及びトレンチ１１５内部の絶縁膜１２２Ａを誘電体膜、トレンチ１１５内部のワード線１２３ＷＬを他方の電極とする寄生容量を並列的に付加せしめ、メモリセルＭ間に生じる合計の寄生容量を減少する機能を有している。従って、情報書き込み動作時において、選択メモリセルＭのゲート幅方向に隣接する非選択メモリセルＭに対する、誤書き込みを防止することができるので、ＮＡＮＤ型ＥＥＰＲＯＭの動作性能を向上することができる。
【００１４】
なお、この種のＮＡＮＤ型ＥＥＰＲＯＭに関しては、特許文献１及び特許文献２に開示されている。
【００１５】
【特許文献１】
特開２０００−１７４１４５号公報
【００１６】
【特許文献２】
特開２００２−８３８８４号公報
【００１７】
【発明が解決しようとする課題】
しかしながら、前述のＮＡＮＤ型ＥＥＰＲＯＭにおいては、以下の点について配慮がなされていなかった。
【００１８】
（１）ＮＡＮＤ型ＥＥＰＲＯＭの製造上、素子分離領域１１０に対して浮遊電極１２１にアライメントずれが生じ、この浮遊電極１２１をエッチングマスクとして利用している（実際には浮遊電極１２１をパターンニングするエッチングマスクを使用している）ので、素子分離領域１１０に対してトレンチ１１５にアライメントずれが生じる。このアライメントずれにより、ゲート幅方向において、トレンチ１１５とウエル領域１０１との間の一方の離間距離Ｌ１（図２１参照。）は増大するものの、他方の離間距離Ｌ２は減少し、この部分において絶縁耐圧不足が生じる。すなわち、情報書き込み動作時（又は情報消去動作時）、ワード線１２３ＷＬには例えば２４Ｖの高電圧（書き込み電圧）が印加されるので、ワード線１２３ＷＬとウエル領域１０１との間に電気的短絡が発生する恐れがあり、ＮＡＮＤ型ＥＥＰＲＯＭの電気的信頼性が低下してしまう。
【００１９】
（２）さらに、均一なトレンチ幅によりトレンチ１１５が形成されることから、トレンチ１１５内壁と底面との間に鋭い形状の角部Ｃ（図２１参照。）が形成される。この角部Ｃは電界集中を生じ易く、上記と同様に、ワード線１２３ＷＬとウエル領域１０１との間に電気的短絡が発生する恐れがあり、ＮＡＮＤ型ＥＥＰＲＯＭの電気的信頼性が低下してしまう。
【００２０】
本発明は上記課題を解決するためになされたものである。従って、本発明の目的は、ワード線と半導体基板（又はウエル領域）との間の電気的短絡を防止し、電気的信頼性の高い不揮発性記憶回路を備えた半導体装置を提供することである。
【００２１】
さらに、本発明の目的は、上記目的を達成することができる、不揮発性記憶回路を備えた半導体装置の製造方法を提供することである。
【００２２】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の特徴は、半導体基板上において浮遊電極を有するメモリセルを行列状に配列したメモリセルアレイと、ゲート幅方向に隣接するメモリセル間において半導体基板の表面から深さ方向に向かって配設された第１のトレンチとこの第１のトレンチ内部を埋設する分離用充填材とを有する素子分離領域と、ゲート幅方向に隣接するメモリセルの浮遊電極間において素子分離領域の分離用充填材の表面からその深さ方向に向かって配設され、表面部分に比べて深い部分のトレンチ幅が小さい第２のトレンチと、メモリセルに接続され、第２のトレンチ内部に埋設されるとともにゲート幅方向に延在するワード線とを有する不揮発性記憶回路を備えた半導体装置としたことである。
【００２３】
本発明の第２の特徴は、ゲート幅方向に隣接するメモリセル形成領域間において半導体基板の表面から深さ方向に向かって第１のトレンチを形成し、第１のトレンチ内部に分離用充填材を埋設して素子分離領域を形成する工程と、メモリセル形成領域において半導体基板の表面上にゲート幅寸法が決定された浮遊電極を形成する工程と、ゲート幅方向に隣接する浮遊電極間において素子分離領域の分離用充填材の表面から深さ方向に向かい、表面部分に比べて深い部分のトレンチ幅が小さい第２のトレンチを形成する工程と、第２のトレンチ内部に埋設されるとともにゲート幅方向に延在するワード線を形成する工程とを備えた不揮発性記憶回路を有する半導体装置の製造方法としたことである。
【００２４】
本発明の第３の特徴は、メモリセル形成領域において半導体基板上にゲート幅寸法が決定された浮遊電極を形成する工程と、ゲート幅方向に隣接する浮遊電極間において、浮遊電極に対して自己整合により、半導体基板の表面から深さ方向に向かって第１のトレンチを形成する工程と、第１のトレンチ内部に分離用充填材を埋設して素子分離領域を形成する工程と、分離用充填材の表面上において浮遊電極の側壁にこの浮遊電極に対して自己整合によりサイドウォールスペーサを形成する工程と、サイドウォールスペーサをマスクとして分離用充填材の表面から深さ方向に向かい第２のトレンチを形成する工程と、第２のトレンチ内部に埋設されるとともにゲート幅方向に延在するワード線を形成する工程とを備えた不揮発性記憶回路を有する半導体装置の製造方法としたことである。
【００２５】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態に係る不揮発性記憶回路を備えた半導体装置及びその製造方法を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００２６】
（第１の実施の形態）
［不揮発性記憶回路を備えた半導体装置の構造］
本発明の第１の実施の形態は、ＮＡＮＤ型ＥＥＰＲＯＭを備えた半導体装置を説明するものである。ここで、半導体装置とは、ＮＡＮＤ型ＥＥＰＲＯＭだけの機能を有する半導体記憶装置、ＮＡＮＤ型ＥＥＰＲＯＭに加えて論理回路等の他の回路を同一基板上に備えた半導体装置が少なくとも含まれる意味で使用される。
【００２７】
図１乃至図３に示すように、本発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭは、半導体基板１（又はウエル領域２）上において浮遊電極（フローティングゲート電極）５を有するメモリセルＭを行列状に配列したメモリセルアレイＭＡと、ゲート幅方向（ワード線延在方向）に隣接するメモリセルＭ間において半導体基板１（又はウエル領域２）の表面から深さ方向に向かって配設された第１のトレンチ３０とこの第１のトレンチ３０内部を埋設する分離用充填材３１とを有する素子分離領域３と、ゲート幅方向に隣接するメモリセルＭの浮遊電極５間において素子分離領域３の分離用充填材３１の表面からその深さ方向に向かって配設され、表面部分に比べて深い部分のトレンチ幅が小さい第２のトレンチ２０と、メモリセルＭに接続され、第２のトレンチ２０内部に埋設されるとともにゲート幅方向に延在するワード線７ＷＬとを備えている。
【００２８】
半導体基板１には例えばｎ型シリコン単結晶基板を実用的に使用することができる。ウエル領域２は、ｐ型ウエル領域であり、少なくともメモリセルアレイＭＡの領域において、半導体基板１の主面部に配設されている。
【００２９】
本発明の第１の実施の形態において、メモリセルＭは、浮遊電極５を有する１トランジスタ構造により構成され、１ビットの情報を保持できる。さらに、メモリセルＭは、合計８個を電気的に直列に接続し、１バイトの情報を有するメモリセルユニットＭＵを構築するようになっている。なお、メモリセルユニットＭＵのメモリセルＭの接続個数は、１６個、３２個、…等であってもよい。
【００３０】
メモリセルＭは、ゲート幅寸法を規定する部分を素子分離領域３により囲み、ゲート幅方向に隣接する他のメモリセルＭに対して電気的に分離された状態において、ウエル領域２（半導体基板１）の表面部分に配設されている。すなわち、メモリセルＭは、チャネル形成領域として使用されるウエル領域２と、ウエル領域２上の第１のゲート絶縁膜４と、第１のゲート絶縁膜４上の浮遊電極５と、浮遊電極５上の第２のゲート絶縁膜６と、第２のゲート絶縁膜６上の制御電極（コントロールゲート電極）７と、ソース領域及びドレイン領域として使用される一対のｎ型半導体領域８とを備えている。
【００３１】
第１のゲート絶縁膜４はトンネル絶縁膜として使用されている。この第１のゲート絶縁膜４には、例えばシリコン酸化膜、シリコン窒化膜等の単層膜、又はそれらを組み合わせた複合膜を実用的に使用することができる。
【００３２】
浮遊電極５は、情報となる電荷の蓄積部として使用され、例えばシリコン多結晶膜により形成されている。この浮遊電極５のゲート幅方向の両端部分は、素子分離領域３に対する製造上のアライメントずれを防止するために、素子分離領域３上に重複（オーバーラップ）して配置されている。
【００３３】
第２のゲート絶縁膜６には、高電圧による情報書き込み動作及び情報消去動作と、低電圧による情報読み出し動作とを効率良く実施するために、誘電率が高く、かつ絶縁耐圧が高い、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸化膜のそれぞれを順次積層した複合膜（ＯＮＯ誘電体膜）を実用的に使用することができる。
【００３４】
制御電極７には、製造上の安定性、低抵抗値性等を考慮し、シリコン多結晶膜上に高融点金属シリサイド膜を積層した複合膜を実用的に使用することができる。本発明の第１の実施の形態において、制御電極７には、シリコン多結晶膜上にタングステンシリサイド膜を積層した複合膜（ポリサイド膜）が使用されている。
【００３５】
メモリセルユニットＭＵにおいて、メモリセルＭのソース領域として使用される半導体領域８と、ゲート長方向（ビット線延在方向）に隣接する他のメモリセルＭのドレイン領域として使用される半導体領域８とは、素子分離領域３を介在させずに、一体的に形成され、かつ兼用されている。
【００３６】
ゲート幅方向において隣接するメモリセルＭの制御電極７間は相互に電気的に接続され、メモリセルアレイＭＡにおいてゲート幅方向に延在するワード線７ＷＬを構成している。このワード線７ＷＬはゲート長方向にメモリセルＭの配列ピッチに合わせて複数本配列されている。ワード線７ＷＬは制御電極７と同一ゲート電極層により形成され、同一材料により形成されている。換言すれば、ワード線７ＷＬは、メモリセルＭにおいて制御電極７として使用されている。
【００３７】
ワード線７ＷＬ上には、層間絶縁膜９Ａ及び９Ｂを介在し、ゲート長方向に延在し、かつゲート幅方向に複数本配列されたビット線１１が配設されている。ビット線１１は、層間絶縁膜９Ａ及び９Ｂに形成された接続孔９Ｄ及び９Ｃを通してユニット選択トランジスタＭＳ１に接続され、このユニット選択トランジスタＭＳ１を通してメモリセルユニットＭＵの初段のメモリセルＭに電気的に接続されている。
【００３８】
メモリセルユニットＭＵの終段のメモリセルＭは、ユニット選択トランジスタＭＳ２を通してソース線１０に接続されている。ソース線１０は、層間絶縁膜９Ａ上においてゲート幅方向に延在し、層間絶縁膜９Ａに形成された接続孔９Ｄを通してユニット選択トランジスタＭＳ２に接続されている。
【００３９】
本発明の第１の実施の形態において、ソース線１０は、第１層目の配線層により形成され、例えばアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｃｕ−Ｓｉ等）により形成されている。一方、ビット線１１は、第２層目の配線層により形成され、例えば第１層目の配線層と同様の材料により形成される。なお、本発明の第１の実施の形態においては、ビット線１１は第１層目の配線層として形成し、ソース線は半導体領域（拡散層）により形成しもよい。
【００４０】
素子分離領域３にはＳＴＩ構造が採用され、図１及び図３に示すように、素子分離領域３は、メモリセルアレイＭＡにおいて、メモリセルＭ（トランジスタ）のゲート幅寸法を決定し、ゲート長方向に延在している。素子分離領域３の第１のトレンチ３０は、基本的には、ウエル領域２の表面から深さ方向に向かってほぼ均一なトレンチ幅を有している。必ずしもこの数値に限定されるものではないが、本発明の第１の実施の形態において、第１のトレンチ３０は、例えば０．１３μｍ〜０．１６μｍのトレンチ幅とウエル領域２の表面から０．２０μｍ〜０．２５μｍの深さに設定されている。
【００４１】
素子分離領域３０の分離用充填材３１にはシリコン酸化膜を実用的に使用することができる。また、分離用充填材３１には、シリコン窒化膜や、シリコン酸化膜とシリコン多結晶膜とを組み合わせた充填材を使用することができる。
【００４２】
素子分離領域３０に配設された第２のトレンチ２０は、本発明の第１の実施の形態において、図１に示すようにＶ字型形状の断面形状を有する。ゲート幅方向に隣接するメモリセルＭの浮遊電極５間の寄生容量を減少するために、第２のトレンチ２０の深さは、第１のトレンチ３０の深さよりも浅く、ウエル領域２の表面と同等か若しくは深いことが好ましい。例えば、第２のトレンチ２０は、０．０５μｍ〜０．０８μｍのトレンチ幅と分離用充填材３１の表面から０．０８μｍ〜０．１０μｍの深さに設定されている。さらに、第２のトレンチ２０の表面部分のトレンチ幅と底部分のトレンチ幅との比率は、Ｖ字型形状の断面形状とすることで、第１のトレンチ３０の表面部分のトレンチ幅と底部分のトレンチ幅との比率よりも大きくなる。
【００４３】
ユニット選択トランジスタＭＳ１、ＭＳ２は、図２及び図３に示すように、チャネル形成領域として使用されるウエル領域２と、ウエル領域２上のゲート絶縁膜４Ａと、ゲート絶縁膜４Ａ上のゲート電極７Ａと、ソース領域及びドレイン領域として使用される一対のｎ型半導体領域８とを備えている。ゲート電極７ＡはメモリセルＭの制御電極７と同一導電層により形成されている。ゲート電極７Ａには、ワード線７ＷＬと同一方向に延在し、かつ同一導電層により形成されたセレクト線７ＳＬが電気的に接続されている。
【００４４】
このように、表面部分に比べて底面部分のトレンチ幅を小さくした第２のトレンチ２０を備えることにより、図１に示すように、第２のトレンチ２０の底面部分とウエル領域２との間の離間寸法Ｌ１及びＬ２を長くすることができる。従って、第２のトレンチ２０内部に埋設されたワード線７ＷＬとウエル領域２との間の絶縁耐圧を向上することができ、たとえ第２のトレンチ２０が素子分離領域３に対してゲート幅方向にアライメントずれを生じても、ワード線７ＷＬとウエル領域２との間の電気的な短絡を防止することができる。
【００４５】
さらに、第２のトレンチ２０の底面部分の電界集中が発生しやすい部分Ｃにおいても、ウエル領域２との間の離間寸法Ｌ１及びＬ２を長くすることができるので、ワード線７ＷＬとウエル領域２との間の電気的な短絡を防止することができる。
【００４６】
結果的に、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、第２のトレンチ２０を備えたことにより、メモリセルＭ間の寄生容量を減少して誤書き込み動作を防止することができるとともに、ワード線７ＷＬとウエル領域２との間の短絡を防止して電気的信頼性を向上することができる。
【００４７】
［不揮発性記憶回路を備えた半導体装置の製造方法］
次に、図４乃至図１１を用い、本発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭを備えた半導体装置の製造方法を説明する。
【００４８】
（１）ウエル領域２の形成工程
まず、シリコン単結晶基板からなる半導体基板１を準備し、図４に示すように、半導体基板１の表面部分にウエル領域２を形成する。
【００４９】
（２）素子分離領域３の形成工程
ウエル領域２上に、１０ｎｍの膜厚のシリコン酸化膜５０、６０ｎｍの膜厚のシリコン多結晶膜５１、シリコン窒化膜５２、シリコン酸化膜５３のそれぞれを順次堆積する。シリコン酸化膜５０は第１のゲート絶縁膜４として使用され、シリコン多結晶膜５１は浮遊電極５の下層部分として使用される。引き続き、最上層のシリコン酸化膜５３上に、フォトリソグラフィ技術により、素子分離領域３の形成領域が開口されたフォトレジストマスク５４を形成する。フォトレジストマスク５４を使用し、反応性イオンエッチング（ＲＩＥ：  ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）により、図５に示すように、シリコン酸化膜５３、シリコン窒化膜５２をパターンニングする。
【００５０】
半導体基板１をＯ２プラズマ中に曝し、フォトレジストマスク５４を除去する。このフォトレジストマスク５４の除去により露出されたシリコン酸化膜５３をエッチングマスクとして使用し、ＲＩＥにより、シリコン多結晶膜５１、シリコン酸化膜５０を順次パターンニングする。さらに、図６に示すように、ウエル領域２の表面から深さ方向に向かって第１のトレンチ３０を形成する。
【００５１】
次に、Ｏ２雰囲気において加熱し、第１のトレンチ３０の内壁上及び底面上に６ｎｍの膜厚のシリコン酸化膜５５を形成する。この後、高密度プラズマ（ＨＤＰ：  ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）法により、図７に示すように、少なくとも第１のトレンチ３０を埋設するシリコン酸化膜５６を形成する。本発明の第１の実施の形態においては、第１のトレンチ３０内部に形成されるシリコン酸化膜５５及び５６が分離用充填材３１として使用される。
【００５２】
ケミカルメカニカルポリッシング（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）法により、シリコン酸化膜５６の表面を平坦化する。この平坦化は、シリコン窒化膜５２に到達するか、到達前まで行われる。引き続き、窒素ガス雰囲気中においてシリコン酸化膜５６の表面、残存するシリコン酸化膜５３を窒化する。ＮＨ４Ｆ溶液に浸した後、１５０℃の温度においてリン酸処理を行い、半導体基板１上のすべてのシリコン窒化膜５２等を除去し、図８に示すように、第１のトレンチ３０に分離用充填材３１（シリコン酸化膜５５及び５６）が充填された素子分離領域３を完成させることができる。
【００５３】
（３）浮遊電極５の第１の形成工程
メモリセルＭ形成領域のシリコン多結晶膜５１上及び素子分離領域３の分離用充填材３１上を含む半導体基板１の全面に、減圧ＣＶＤ法によりｎ型不純物としてＰが添加されたシリコン多結晶膜５８とシリコン酸化膜５９（図９参照。）とを順次堆積する。フォトリソグラフィ技術により、ゲート幅方向に隣接するメモリセルＭ形成領域間が少なくとも開口されたフォトレジストマスク（図示しない。）を形成する。このフォトレジストマスクを使用し、ＲＩＥ法によりシリコン酸化膜５９をパターンニングする。Ｏ２プラズマ中に半導体基板１を曝し、フォトレジストマスクを除去する。
【００５４】
シリコン酸化膜５９上、このシリコン酸化膜５９の開口内壁及び開口内に露出するシリコン多結晶膜５８上を含む半導体基板１の全面に、減圧ＣＶＤ法により、シリコン酸化膜６０を堆積する。このシリコン酸化膜６０の堆積した膜厚に相当する分、このシリコン酸化膜６０をエッチバックし、シリコン酸化膜５９の開口内壁にのみシリコン酸化膜６０を残す。
【００５５】
シリコン酸化膜５９及びその開口内壁に形成されたシリコン酸化膜６０をエッチングマスクとして利用し、ＲＩＥ法により、図９に示すように、シリコン多結晶膜５８をパターンニングする。このパターンニングにより、浮遊電極５のゲート幅方向の寸法が決定され、シリコン多結晶膜５８のゲート幅方向の両端部分は、製造上のアライメントずれに相当する分、素子分離領域３上に重複して形成される。
【００５６】
（４）第２のトレンチ２０の形成工程
引き続き、シリコン酸化膜５９及び６０をエッチングマスクとして利用し、ＲＩＥ法により、図１０に示すように、素子分離領域３の分離用充填材３１にその表面から深さ方向に向かって第２のトレンチ２０を形成する。ＲＩＥは、例えば以下の条件により行う。
【００５７】
ａ．エッチング時間＝２９秒
ｂ．エッチング圧力＝７．９８Ｐａ
ｃ．エッチングパワー＝６００Ｗ
ｄ．エッチングガス流量Ｃ４Ｆ８／Ｏ２／Ａｒ
＝２０ｓｃｃｍ／５ｓｃｃｍ／５０ｓｃｃｍ
ｅ．エッチングチャンバ内の上部温度／側壁温度／底部温度
＝６０℃／６０℃／２０℃
ｆ．静電チャックの印加電圧＝１．２ｋＶ
ｇ．バックヘリウム圧力＝９３１Ｐａ／５３２０Ｐａ
このような条件下において、第２のトレンチ２０は、エッチングマスク６１すなわち浮遊電極５に対して自己整合により形成され、Ｖ字断面形状により形成される。この結果、素子分離領域３に対して第２のトレンチ２０に製造上のアライメントずれが生じても、第２のトレンチ２０の内壁の傾斜角度が第１のトレンチ３０の内壁の傾斜角度に対して大きいので、第２のトレンチ２０の内壁とウエル領域２との間の離間距離Ｌ１及びＬ２を充分に確保することができる。
【００５８】
さらに、シリコン多結晶膜５８すなわち浮遊電極５を形成するエッチングマスク（シリコン酸化膜５９及び６０）を利用して第２のトレンチ２０を形成することができるので、マスク形成工程を省略し、製造工程数を削減することができる。
【００５９】
第２のトレンチ２０を形成した後、薄いＮＨ４Ｆ溶液に半導体基板１を浸し、シリコン酸化膜５９及び６０を除去する。
【００６０】
（５）第２のゲート絶縁膜６の形成工程
次に、半導体基板１を薄いＮＨＦ４溶液に浸す。この後、少なくともシリコン多結晶膜５８上を含む半導体基板１の全面に、減圧ＣＶＤ法により、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜のそれぞれを順次堆積し、酸化雰囲気中において熱処理を行うことにより、ＯＮＯ構造を有する第２のゲート絶縁膜６を形成する。この工程と同一製造工程において、第２のトレンチ２０内壁に沿って同一構造を有する絶縁膜６Ａが形成される。
【００６１】
（６）浮遊電極５の第２の形成工程及び制御電極７の形成工程
次に、少なくとも第２のゲート絶縁膜６上を含む半導体基板１の全面に、減圧ＣＶＤ法により、シリコン多結晶膜７０を堆積する。引き続きシリコン多結晶膜７０上にＰＶＤ法によりタングステンシリサイド膜７１を堆積する。
【００６２】
タングステンシリサイド膜７１上に、減圧ＣＶＤにより、２０ｎｍの膜厚のシリコン酸化膜（図示しない。）を形成する。引き続き、このシリコン酸化膜上に、フォトリソグラフィ技術により、制御電極７の形成領域及びワード線７ＷＬの形成領域にパターンを有するフォトレジストマスク（図示しない。）を形成する。このフォトレジストマスクを使用し、ＲＩＥ法により、シリコン酸化膜をパターンニングし、このシリコン酸化膜からなるエッチングマスク６２（図１１参照。）を形成する。この後、フォトレジストマスクは剥離する。
【００６３】
エッチングマスク６２を使用し、ＲＩＥにより、タングステンシリサイド膜７１、シリコン多結晶膜７０、第２のゲート絶縁膜６、シリコン多結晶膜５８のそれぞれを順次パターンニングする。このパターンニングにより、図１１に示すように、シリコン多結晶膜７０とタングステンシリサイド膜７１とからなる制御電極７及びワード線７ＷＬが形成され、さらにシリコン多結晶膜５１と５８とからなる浮遊電極５が形成される。また、同一製造工程により、素子分離領域３に形成された第２のトレンチ２０内部には、絶縁膜６Ａを介在してワード線７ＷＬの少なくともシリコン多結晶膜７０の一部が埋設される。
【００６４】
（７）ソース領域及びドレイン領域の形成工程
エッチングマスク６２を使用し、ウエル領域２の主面部に、イオン注入法によりｎ型不純物を注入し、ソース領域及びドレイン領域として使用されるｎ型半導体領域８を形成する（図２参照。）。この後、エッチングマスク６２は除去される。
【００６５】
この半導体領域８を形成することにより、メモリセルＭを完成させることができる。また、このメモリセルＭとほぼ同一製造工程により、ユニット選択トランジスタＭＳ１及びＭＳ２を完成させることができる。
【００６６】
（８）ソース線１０及びビット線１１の形成工程
制御電極７上、ワード線７ＷＬ上等を含む半導体基板１の全面に層間絶縁膜９Ａを形成する。ユニット選択用トランジスタＭＳ２のソース領域となる半導体領域８上において、この層間絶縁膜９Ａに接続孔９Ｄを形成する。この接続孔９Ｄを通して半導体領域８に接続するように、層間絶縁膜９Ａ上にソース線１０を形成する。
【００６７】
ソース線１０上を含む半導体基板１の全面に層間絶縁膜９Ｂを形成する。ユニット選択用トランジスタＭＳ１のドレイン領域となる半導体領域８上において、層間絶縁膜９Ｂに接続孔９Ｃを形成する。この接続孔９Ｃ及び９Ｄを通して半導体領域８に接続するように層間絶縁膜９Ｂ上にビット線１１を形成する。
【００６８】
これら一連の製造工程が終了すると、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置を完成させることができる。
【００６９】
このような本発明の第１の実施の形態に係る半導体装置の製造方法においては、加工条件を適正に選定することにより、Ｖ字型形状の断面形状を有する第２のトレンチ２０を簡単に形成することができる。さらに、素子分離領域３に対して第２のトレンチ２０に製造上のアライメントずれを生じても、第２のトレンチ２０内壁とウエル領域２との間の離間距離Ｌ１及びＬ２を充分に確保することができる。
【００７０】
従って、前述のＮＡＮＤ型不揮発性記憶回路を備えた半導体装置を簡易に製造することができる。
【００７１】
（第２の実施の形態）
本発明の第２の実施の形態は、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置において、第２のトレンチ２０の断面形状を代えた例を説明するものである。
【００７２】
本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置は、図１２に示すように、素子分離領域３の分離用充填材３１に、Ｕ字型の断面形状を有する第２のトレンチ２１を備えている。すなわち、本発明の第１の実施の形態に係る第２のトレンチ２０と同様に、第２のトレンチ２１は、ゲート幅方向において表面部分のトレンチ幅に対して深さ部分のトレンチ幅を小さく形成している。従って、第２のトレンチ２１の特に底部の側壁とウエル領域２との間の離間距離Ｌ１及びＬ２を充分に確保することができ、ワード線７ＷＬとウエル領域２との間の絶縁耐圧を向上することができる。
【００７３】
さらに、第２のトレンチ２１の深さ部分の断面形状が曲面により形成されているので、この部分での電界集中の発生を防止することができ、より一層、ワード線７ＷＬとウエル領域２との間の絶縁耐圧を向上することができる。
【００７４】
第２のトレンチ２１の形成方法は、前述の本発明の第１の実施の形態に係る第２のトレンチ２０のエッチング条件を若干変更するだけで、また異方性エッチングと等方性エッチングとを組み合わせることにより、簡易に実現することができる。
【００７５】
このように構成される本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置においては、前述の本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置により得られる効果と同様の効果を得ることができる。
【００７６】
（第３の実施の形態）
本発明の第３の実施の形態は、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置において、第２のトレンチ２０の断面形状を代えた例を説明するものである。
【００７７】
本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置は、図１３に示すように、素子分離領域３の分離用充填材３１に、逆台形形状の断面形状を有する第２のトレンチ２２を備えている。すなわち、本発明の第１の実施の形態に係る第２のトレンチ２０と同様に、第２のトレンチ２２は、ゲート幅方向において表面部分のトレンチ幅に対して深さ部分のトレンチ幅を小さく形成している。従って、第２のトレンチ２２の特に底部の側壁とウエル領域２との間の離間距離Ｌ１及びＬ２を充分に確保することができ、ワード線７ＷＬとウエル領域２との間の絶縁耐圧を向上することができる。
【００７８】
さらに、第２のトレンチ２２の側壁と底面とのなす角度が９０度よりも大きくなっているので、この部分での電界集中の発生を防止することができ、より一層、ワード線７ＷＬとウエル領域２との間の絶縁耐圧を向上することができる。
【００７９】
第２のトレンチ２２の形成方法は、前述の本発明の第１の実施の形態に係る第２のトレンチ２０のエッチング条件を若干変更するだけで、特にサイドエッチング量を若干大きめに制御することにより、簡易に実現することができる。
【００８０】
このように構成される本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置においては、前述の本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置により得られる効果と同様の効果を得ることができる。
【００８１】
（第４の実施の形態）
本発明の第４の実施の形態は、本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性記憶回路を備えた半導体装置において、素子分離領域３の第１のトレンチ３０に対して第２のトレンチを自己整合（セルフアライメント）により形成した例を説明するものである。
【００８２】
［不揮発性記憶回路を備えた半導体装置の製造方法］
以下、図１４乃至図２０を用い、本発明の第４の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭを備えた半導体装置の製造方法を説明する。
【００８３】
（１）ウエル領域２の形成工程
まず、シリコン単結晶基板からなる半導体基板１を準備する。この後、本発明の第１の実施の形態に係る不揮発性記憶回路を備えた半導体装置の製造方法の図４に示す工程と同様に、半導体基板１の表面部分にウエル領域２を形成する。
【００８４】
（２）浮遊電極５の第１の形成工程
ウエル領域２上に、１０ｎｍの膜厚のシリコン酸化膜５０、１５０ｎｍの膜厚のシリコン多結晶膜５１、シリコン窒化膜５２、シリコン酸化膜５３のそれぞれを順次堆積する。シリコン酸化膜５０は第１のゲート絶縁膜４として使用され、シリコン多結晶膜５１は浮遊電極５として使用される。ここで、浮遊電極５の最終的な膜厚はこのシリコン多結晶膜５１の膜厚により決定される。
【００８５】
引き続き、最上層のシリコン酸化膜５３上に、フォトリソグラフィ技術により、素子分離領域３の形成領域が開口されたフォトレジストマスク５４を形成する。フォトレジストマスク５４を使用し、ＲＩＥにより、図１４に示すように、シリコン酸化膜５３、シリコン窒化膜５２をパターンニングする。
【００８６】
半導体基板１をＯ２プラズマ中に曝し、フォトレジストマスク５４を除去する。このフォトレジストマスク５４の除去により露出されたシリコン酸化膜５３をエッチングマスクとして使用し、ＲＩＥにより、図１５に示すように、シリコン多結晶膜５１、シリコン酸化膜５０を順次パターンニングする。このパターンニングにより、シリコン多結晶膜５１により、ゲート幅寸法が決定された浮遊電極５を形成することができる。
【００８７】
（３）素子分離領域３の形成工程
引き続き、シリコン酸化膜５３をエッチングマスクとして使用し、ＲＩＥにより、図１６に示すように、ウエル領域２の表面から深さ方向に向かって第１のトレンチ３０を形成する。第１のトレンチ３０は、浮遊電極５（シリコン多結晶膜５１）と同一のエッチングマスクにより形成されているので、浮遊電極５に対して自己整合により形成される。
【００８８】
次に、Ｏ２雰囲気において加熱し、第１のトレンチ３０の内壁上及び底面上に６ｎｍの膜厚のシリコン酸化膜５５を形成する。この後、ＨＤＰ法により、図１７に示すように、少なくとも第１のトレンチ３０を埋設するシリコン酸化膜５６を形成する。本発明の第４の実施の形態においては第１のトレンチ３０内部に形成されるシリコン酸化膜５５及び５６が分離用充填材３１として使用される。
【００８９】
次に、ＣＭＰ法によりシリコン酸化膜５６の表面を平坦化する。この平坦化はシリコン窒化膜５２に到達する前まで行われる。引き続き、窒素ガス雰囲気中で熱処理を施し、分離用充填材３１を緻密化する。引き続き、シリコン窒化膜５２をエッチングマスクとして、ＲＩＥ法又はＮＨ４Ｆにより、分離充填材３１の上部を取り除く。このエッチングにより、分離充填材３１の上面は、ウエル領域２の表面から０．０３μｍ〜０．０５μｍの高さに設定され、逆にシリコン多結晶膜５１の上面より低くなるように設定される。引き続き、１５０℃の温度においてリン酸処理を行い、図１８に示すように、半導体基板１上のすべてのシリコン窒化膜５２を除去する。この工程が終了した時点において、同図１８に示すように、浮遊電極５に対して自己整合により形成された第１のトレンチ３０とこの第１のトレンチ３０の内部に浮遊電極５に対して自己整合より埋設された分離用充填材３１とにより、素子分離領域３をほぼ完成せることができる。
【００９０】
（４）第２のトレンチ２３の形成工程
シリコン多結晶膜５１上及び素子分離領域３の分離用充填材３１上を含む半導体基板１上の全面にＣＶＤ法によりシリコン酸化膜５７を堆積する。シリコン酸化膜５７は、シリコン多結晶膜５１の上面及び側面並びに分離用充填材３１の上面に均一な膜厚で堆積され、ゲート幅方向に隣接する浮遊電極５（シリコン多結晶膜５１）間が堆積した膜厚以上に厚くならないように形成される。
【００９１】
次に、ＲＩＥ法等の異方性エッチングにより、少なくとも堆積した膜厚に相当する分、シリコン酸化膜５７をエッチングバックし、図１９に示すように、浮遊電極５の側壁にサイドウォールスペーサ５９Ｓを形成する。このサイドウォールスペーサ５９Ｓは、結果的に浮遊電極５及び素子分離領域３の第１のトレンチ３０に対して自己整合により形成される。さらに、サイドウォールスペーサ５９Ｓの、浮遊電極５の側面からの厚さｔは、実質的にシリコン酸化膜５７の成膜量に対応し、高い精度により制御できる。
【００９２】
次に、サイドウォールスペーサ５９Ｓ及び浮遊電極５をエッチングマスクとして使用し、ＲＩＥ法により、図２０に示すように、ゲート幅方向に隣接するサイドウォールスペーサ５９Ｓ間の分離用充填材３１の表面から深さ方向に向かって第２のトレンチ２３を形成する。第２のトレンチ２３の底面はウエル領域２の表面と同等か又は表面よりも深い位置に形成される。この第２のトレンチ２３は、サイドウォールスペーサ５９Ｓに対して自己整合により形成され、結果的に浮遊電極５及び素子分離領域３の第１のトレンチ３０に対して自己整合により形成される。
【００９３】
このような本発明の第４の実施の形態に係る不揮発性記憶回路を備えた半導体装置の製造方法においては、浮遊電極５に対して第１のトレンチ３０及び第２のトレンチ２３を自己整合により形成することより、ゲート幅方向において第１のトレンチ３０の側壁と第２のトレンチ２３の側壁との間の離間寸法Ｌ１及びＬ２を製造上のアライメントずれに影響されずに同一寸法で形成することができる。すなわち、本発明の第１の実施の形態乃至本発明の第３の実施の形態に係る不揮発性記憶回路を備えた半導体装置の第２のトレンチ２０〜２２のような断面形状を備えていなくても、離間寸法Ｌ１及びＬ２のばらつきが根本的になくなるので、設計通りの充分な絶縁耐圧を確保することができる。
【００９４】
さらに、浮遊電極５、第１のトレンチ３０は第２のトレンチ２３は、最初に浮遊電極５を形成したマスク（シリコン酸化膜５２）により形成することができるので、マスク枚数を削減し、製造工程数を減少することができる。
【００９５】
なお、本発明の第４の実施の形態に係る不揮発性記憶回路を備えた半導体装置の製造方法においては、第２のトレンチ２３の形成後に半導体基板１をＮＨ４Ｆ溶液に浸し、サイドウォールスペーサ５９Ｓを剥離する。
【００９６】
（５）第２のゲート絶縁膜６の形成工程及び以降の形成工程
第２のゲート絶縁膜６の形成工程並びにそれ以降の形成工程は、本発明の第１の実施の形態に係る不揮発性記憶回路を備えた半導体装置の製造方法と同一であるので、ここでの説明は省略する。
【００９７】
（その他の実施の形態）
本発明は上記複数の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９８】
例えば、前述の実施の形態はＮＡＮＤ型不揮発性記憶回路を備えた半導体装置について説明したが、本発明はＮＯＲ型不揮発性記憶回路を備えた半導体装置に適用することができる。
【００９９】
また、前述の実施の形態は１トランジスタ構造を有するメモリセルについて説明したが、本発明は２トランジスタ構造を有するメモリセルを備えた不揮発性記憶回路に適用してもよい。
【０１００】
さらに、前述の第１の実施の形態乃至第３の実施の形態に係る不揮発性記憶回路を備えた半導体装置と第４の実施の形態に係る不揮発性記憶回路を備えた半導体装置とを組み合わせることができる。すなわち、本発明は、浮遊電極及び第１のトレンチに対して第２のトレンチを自己整合により形成するとともに、この第２のトレンチの断面形状をＶ字型、Ｕ字型又は逆台形形状により形成してもよい。
【０１０１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１０２】
【発明の効果】
本発明によれば、情報書き込み動作における誤書き込みを防止することができるとともに、ワード線と半導体基板との間の電気的短絡を防止し、電気的信頼性の高い不揮発性記憶回路を備えた半導体装置を提供することができる。
【０１０３】
さらに、本発明によれば、上記効果を得ることができる、不揮発性記憶回路を備えた半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性記憶回路を備えた半導体装置の要部の断面構造図（図３に示すＦ１−Ｆ１切断面線で切った断面図）である。
【図２】本発明の第１の実施の形態に係る不揮発性記憶回路を備えた半導体装置の要部の断面構造図（図３に示すＦ２−Ｆ２切断面線で切った断面図）である。
【図３】本発明の第１の実施の形態に係る不揮発性記憶回路を備えた半導体装置の要部の平面図である。
【図４】本発明の第１の実施の形態に係る不揮発性記憶回路を備えた半導体装置の第１の工程断面図である。
【図５】図４に続く、第２の工程断面図ある。
【図６】図５に続く、第３の工程断面図である。
【図７】図６に続く、第４の工程断面図である。
【図８】図７に続く、第５の工程断面図である。
【図９】図８に続く、第６の工程断面図である。
【図１０】図９に続く、第７の工程断面図である。
【図１１】図１０に続く、第８の工程断面図である。
【図１２】本発明の第２の実施の形態に係る不揮発性記憶回路を備えた半導体装置の要部の断面構造図である。
【図１３】本発明の第３の実施の形態に係る不揮発性記憶回路を備えた半導体装置の要部の断面構造図である。
【図１４】本発明の第４の実施の形態に係る不揮発性記憶回路を備えた半導体装置の第１の工程断面図である。
【図１５】図１４に続く、第２の工程断面図ある。
【図１６】図１５に続く、第３の工程断面図である。
【図１７】図１６に続く、第４の工程断面図である。
【図１８】図１７に続く、第５の工程断面図である。
【図１９】図１８に続く、第４の工程断面図である。
【図２０】図１９に続く、第５の工程断面図である。
【図２１】本発明の先行技術に係るＮＡＮＤ型ＥＥＰＲＯＭの要部の断面構造図である。
【符号の説明】
１  半導体基板
２  ウエル領域
３  素子分離領域
３０  第１のトレンチ
３１  分離用充填材
４  ゲート絶縁膜
５  浮遊電極
６  ゲート絶縁膜
６Ａ  絶縁膜
７  制御電極
７ＷＬ  ワード線
８  半導体領域
１０  ソース線
１１  ビット線
２０，２１，２２，２３  第２のトレンチ
Ｍ  メモリセル
【図１】
2004172488.tif 000003
【図２】
2004172488.tif 000004
【図３】
2004172488.tif 000005
【図４】
2004172488.tif 000006
【図５】
2004172488.tif 000007
【図６】
2004172488.tif 000008
【図７】
2004172488.tif 000009
【図８】
2004172488.tif 000010
【図９】
2004172488.tif 000011
【図１０】
2004172488.tif 000012
【図１１】
2004172488.tif 000013
【図１２】
2004172488.tif 000014
【図１３】
2004172488.tif 000015
【図１４】
2004172488.tif 000016
【図１５】
2004172488.tif 000017
【図１６】
2004172488.tif 000018
【図１７】
2004172488.tif 000019
【図１８】
2004172488.tif 000020
【図１９】
2004172488.tif 000021
【図２０】
2004172488.tif 000022
【図２１】
2004172488.tif 000023
【手続補正書】
【提出日】平成15年12月8日(2003.12.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上において浮遊電極を有するメモリセルを行列状に配列したメモリセルアレイと、
ゲート幅方向に隣接する前記メモリセル間において前記半導体基板の表面から深さ方向に向かって配設された第１のトレンチとこの第１のトレンチ内部を埋設する分離用充填材とを有する素子分離領域と、
前記ゲート幅方向に隣接する前記メモリセルの浮遊電極間において前記素子分離領域の分離用充填材の表面からその深さ方向に向かって配設され、表面部分に比べて深い部分のトレンチ幅が小さい第２のトレンチと、
前記メモリセルに接続され、前記第２のトレンチ内部に埋設されるとともに前記ゲート幅方向に延在するワード線と
を有する不揮発性記憶回路を備えたことを特徴とする半導体装置。
【請求項２】
前記第２のトレンチは、前記ゲート幅方向に隣接する前記メモリセルの浮遊電極間の寄生容量を減少させる機能を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のトレンチの断面形状は、Ｖ字型形状であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ゲート幅方向に隣接するメモリセル形成領域間において半導体基板の表面から深さ方向に向かって第１のトレンチを形成し、前記第１のトレンチ内部に分離用充填材を埋設して素子分離領域を形成する工程と、
前記メモリセル形成領域において前記半導体基板の表面上にゲート幅寸法が決定された浮遊電極を形成する工程と、
前記ゲート幅方向に隣接する浮遊電極間において前記素子分離領域の分離用充填材の表面から深さ方向に向かい、表面部分に比べて深い部分のトレンチ幅が小さい第２のトレンチを形成する工程と、
前記第２のトレンチ内部に埋設されるとともに前記ゲート幅方向に延在するワード線を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
メモリセル形成領域において半導体基板上にゲート幅寸法が決定された浮遊電極を形成する工程と、
ゲート幅方向に隣接する前記浮遊電極間において、前記浮遊電極に対して自己整合により、半導体基板の表面から深さ方向に向かって第１のトレンチを形成する工程と、
前記第１のトレンチ内部に分離用充填材を埋設して素子分離領域を形成する工程と、
前記分離用充填材の表面上において前記浮遊電極の側壁にこの浮遊電極に対して自己整合によりサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサをマスクとして前記分離用充填材の表面から深さ方向に向かい第２のトレンチを形成する工程と、
前記第２のトレンチ内部に埋設されるとともに前記ゲート幅方向に延在するワード線を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。