(57)【要約】【課題】耐外部応力性を有しつつ、小型で低製造コストの多層配線型半導体装置を提供する。【解決手段】Ｎ型エピタキシャル層１（半導体基板）のＮＰＮトランジスタ５（半導体素子）を含む素子領域１４上にパッド１３（外部接続用端子）が設けられた半導体装置２０であって、パッド１３（外部接続用端子）の下部にストライプ形状を有する配線８が形成されており、該ストライプ形状を有する配線８によって、パッド１３（外部接続用端子）の表面が凹凸をなしている。【選択図】  図１
2004311787.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の半導体素子を含む素子領域上に外部接続用端子が設けられた半導体装置であって、
上記外部接続用端子の下部にストライプ形状を有する配線が形成されており、
該ストライプ形状を有する配線によって、上記外部接続用端子表面が凹凸をなしていることを特徴とする半導体装置。
【請求項２】
上記ストライプ形状を有する配線が、上記半導体素子間を電気的に接続する配線と同一の配線層に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記ストライプ形状を有する配線が、電気信号の伝達に用いられないダミー配線を含んでいることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
上記半導体素子にバイポーラ型トランジスタが含まれていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、素子領域上に外部接続用端子が設けられた半導体装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路は、搭載される電子機器の高機能化および高性能化の進展に伴い、集積度（１つのチップ上に集積される半導体素子の数）の向上が求められている。また、同時に半導体集積回路を搭載したパッケージの小型化も求められている。そこで、加工寸法の微細化（デザインルールの縮小化）や新たな配線構造が模索されている。
【０００３】
さて、半導体集積回路のチップは、チップ内部の動作領域（素子領域）と、チップ表面に形成されるボンディングパッド領域とに大別できる。動作領域は、トランジスタ等の回路素子が形成された領域と回路素子間を繋ぐ配線（金属配線）の領域である。ボンディングパッド領域は、信号の入出力等のために半導体集積回路と外部とを接続する端子であるボンディングパッド（以下、パッドと称する）が形成されている領域である。パッドは、金の細線等を用いたワイヤボンディングにて外部と接続されており、通常、半導体基板の動作領域と重なる領域を避けてチップの周縁部に設けられている。これは、ボンディングを行う際に、パッドに加わる機械的な圧力等によってパッドに発生する応力が、回路素子が形成された動作領域へ印加されないようにするためである。
【０００４】
上記したような近年の半導体集積回路の高機能化や集積度の増大に伴い、上記動作領域では、回路素子間を繋ぐ配線が複雑かつ長くなっている。また、パッド領域では、配線の複雑化に伴って、パッドの数が数百個から千個近くにも増え、チップ表面におけるパッド領域の占める面積が増大している。
【０００５】
このような状況を背景に、層間絶縁膜を介して複数の配線層を積層する多層配線構造が提案されている。この多層配線構造によって、配線の自由度が増し、半導体集積回路の機能・性能、集積度の向上、あるいはチップの縮小化が可能となる。
【０００６】
さらにこの多層配線構造において、上記パッド領域を、従来のようなチップ周縁部ではなく、半導体基板の動作領域と重なる領域（動作領域の上部）に設け、さらなるチップの縮小化を図る手法が提案されている。
【０００７】
このようにパッド直下に回路素子や配線を配置する場合、ボンディング等の際にパッド上に加わる外部応力によってパッド直下の絶縁膜にクラックが発生し、パッドと直下の配線間にリークが発生したり、パッド直下のトランジスタ等の特性が変化するなどの問題がある。
【０００８】
この問題に関する従来技術として、特許文献１（特開２００２−３１９５８７号公報）がある。図６（ａ）〜（ｃ）に半導体装置における、従来のパッド形成部位の構成を示す。図６（ａ）はＮＰＮトランジスタ上に配線層を積層した半導体装置における、１つのパッド形成部位の平面図、図６（ｂ）は図６（ａ）に示すパッド形成部位の平面透過図、図６（ｃ）は図６（ａ）・（ｂ）に示すＣ−Ｃ’矢視断面図である。
【０００９】
図６（ｃ）に示すように、半導体装置４０は、ＮＰＮトランジスタ２５が形成されたＮ型エピタキシャル層２１、第１絶縁層２７、第１配線層２８、中間絶縁層３３、中間配線層３４、第２絶縁層２９、第２配線層３０、パッシベーション膜３１の積層構造を有する。
【００１０】
ＮＰＮトランジスタ２５は、Ｐ型拡散層２２（ベース）、半導体基板であるＮ型エピタキシャル層２１（コレクタ）、高濃度Ｎ型拡散層２３（エミッタ）を備えている。（図６（ｃ）参照）。また、ベース電極のオーム性接触を得るための高濃度Ｐ型拡散層２４、コレクタ電極のオーム性接触を得るための高濃度Ｎ型拡散層３５（図６（ｂ）参照）を備えている。なお、Ｎ型エピタキシャル層２１の上面に形成されたフィールド酸化膜２６は、ＮＰＮトランジスタ２５を他の半導体素子（トランジスタ等）から電気的に分離するためのものである。
【００１１】
このＮＰＮトランジスタ２５の上部には、第１絶縁層２７を介して第１配線層２８が積層されている。第１絶縁層２７は、ＮＰＮトランジスタ２５と第１配線層２８とを電気的に絶縁するものである。ＮＰＮトランジスタ２５のベース（Ｐ型拡散層２２）と第１配線層２８の配線の一部２８ｂとはコンタクトホール３８ｂを介して接続されており、同様に、エミッタ（高濃度Ｎ型拡散層２３）と第１配線層２８の配線の一部２８ｅとはコンタクトホール３８ｅによって接続され、コレクタ（Ｎ型エピタキシャル層２１）と第１配線２８の配線の一部２８ｃ（図６（ｂ）参照）とはコンタクトホール３８ｃによって接続されている。
【００１２】
また、第１配線層２８の上部には、中間絶縁層３３を介して中間配線層３４が積層されている。中間絶縁層３３は、第１配線層２８と中間配線層３４とを電気的に絶縁するものである。ただし、第１配線層２８の配線の一部２８ｅと中間配線層３４の配線とは、コンタクトホール３９ｅを介して接続されている。
【００１３】
また、中間配線層３４の上部には、第２絶縁層２９を介して第２配線層３０が積層されている。ここで、中間配線層３４に形成される配線パターンは、図６（ａ）〜（ｃ）に示すように格子状をなしている。このため、中間配線層３４上に形成される第２絶縁層２９および第２配線層３０の表面は凹凸をなす。
【００１４】
第２配線層３０の上部にはパッシベーション膜３１（図６（ｃ）参照）が形成されている。パッシベーション膜３１の一部には、パッド開口部３２が設けられており、外部に露出した第２配線層３０の表面がパッド４３となっている。
【００１５】
このように、パッド４３に凹凸をもたせることで、ボンディングの際などにかかる外部応力の作用面積を広げ、該外部応力を緩和することができる。
【００１６】
【特許文献１】
特開２００２−３１９５８７号公報（公開日：２００２年１０月３１日）
【００１７】
【発明が解決しようとする課題】
しかしながら、以上の従来の構成では、以下の課題がある。
すなわち、▲１▼中間配線層３４の配線パターンが格子状であるため、格子を形成する配線はすべて等電位となり、配線としての利用は１つの信号用に限定されてしまう。したがって、中間配線層３４は、配線層としての機能が低く、その上部のパッドに凹凸を持たせ、外部応力を緩和するためだけの特別な配線層となっている。そして換言すれば、上記従来の構成は、外部応力を緩和するために、特別な配線層（中間配線層３４）を設けた構成ともいえ、製造コストの増加を招来するものである。
【００１８】
また、▲２▼格子状のパターンでは、格子の内側、つまり格子の開口となる部分にエッチング液やエッチングガスが浸透しにくく、所望の格子状に形成することが困難という問題がある。また、エッチング液が残存しやすく、配線層が腐食する問題もある。これらの問題は、不良製品を増加させ、製造コストの増加を招来する。
【００１９】
本発明は、上記課題を解決するためになされたものであり、その目的は、耐外部応力性を有しつつ、小型で低製造コストの半導体装置を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の半導体装置は、上記課題を解決するために、半導体基板の半導体素子を含む素子領域上に外部接続用端子が設けられた半導体装置であって、上記外部接続用端子の下部領域にストライプ形状を有する配線が形成されており、該ストライプ形状を有する配線によって、上記外部接続用端子表面が凹凸をなしていることを特徴としている。
【００２１】
まず、半導体素子とは、トランジスタやダイオード等の能動素子である。また、外部接続用端子（以下、パッドと称する）とは、半導体装置とその外部とを電気的に接続する端子である。
【００２２】
上記構成によれば、半導体基板には半導体素子を含む素子領域が形成されており、この素子領域上にストライプ形状を有する配線が形成され、さらに該ストライプ形状を有する配線の上部領域に、パッドが設けられている。
【００２３】
このように、パッドの下部領域にはストライプ形状を有する配線が形成されていることから、パッド表面は凹凸を有している。このように、表面に凹凸のあるパッドは、平坦なパッドと比較して、外部から応力がかかった場合に、この応力の作用面積を大きくし、パッドにかかる圧力を小さくする。これにより、パッドにかかる外部応力（例えば、ボンディングやプロービングの際にかかる圧力）が緩和されることになり、配線や半導体素子に伝わる外部応力を低減することができる。
【００２４】
また、ストライプ形状の配線は、従来のような格子状の配線と異なり、複数の電位を接続することができるため、複数の信号用として利用できる。これにより、外部応力を緩和するためのストライプ形状の配線が有効な回路構成要素となり、半導体装置（チップ）の高集積化および製造工程の簡略化、製造コストの低減化を実現することができる。
【００２５】
また、エッチング工程において、ストライプ形状のパターンは、格子状のパターンに比較して、エッチング液やエッチングガスを内部（ストライプ間）に浸透させやすく、またストライプ間から排出することも容易である。したがって、所望のストライプ形状の配線を容易に形成することができる。また、エッチング液等が残存するおそれも少ないため、配線層の腐食等の問題も回避することができる。これにより、不良製品の発生率を減少させ、製造コストを低減することができる。
【００２６】
また、本発明の半導体装置は、上記構成に加えて、上記ストライプ形状を有する配線が、上記半導体素子間を電気的に接続する配線と同一の配線層に形成されていることを特徴としている。
【００２７】
上記構成によれば、ストライプ形状を有する配線を形成するためだけの配線層を別途設ける必要がない。これにより、従来のように外部応力を緩和するためだけの特別な配線層が不要となり、半導体装置（チップ）の高集積化が可能であり、また、製造工程の簡略化、製造コストの低減化を実現することができる。
【００２８】
また、本発明の半導体装置は、上記構成に加えて、上記ストライプ形状を有する配線が、電気信号の伝達に用いられないダミー配線を含んでいることを特徴としている。
【００２９】
上記構成によれば、電気信号が伝達される配線が形成されていない領域にダミー配線を設けることで、パッド下部に位置する配線を容易にストライプ形状にすることができる。
【００３０】
また、本発明の半導体装置は、上記構成に加えて、上記半導体素子にバイポーラ型トランジスタが含まれていることを特徴としている。
【００３１】
上記構成のように、回路規模に比して比較的大きな回路面積を専有する、バイポーラ型トランジスタを半導体素子に用いた場合には、上記トランジスタの１つの電極に接続される層間配線（例えば、コンタクトホール）を複数設けることができる。したがって、これら層間配線に接続される配線をストライプ形状にすることが容易である。これにより、ストライプ形状を有する配線を別途形成しなくてすみ、半導体装置（チップ）の小型化が可能となる。
【００３２】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の形態１について図１に基づいて説明すれば、以下の通りである。
【００３３】
図１（ａ）（ｂ）に、本実施の形態にかかる半導体装置の構造を示す。図１（ａ）はＮＰＮトランジスタ上に配線層を積層した半導体装置における、１つのパッド形成部位の平面透過図、図１（ｂ）は図１（ａ）に示すパッド形成部位のＡ−Ａ’矢視断面図である。
【００３４】
図１（ｂ）に示すように、半導体装置２０は、Ｎ型エピタキシャル層１（半導体基板）、第１絶縁層７、第１配線層８、第２絶縁層９、第２配線層１０、パッシベーション膜１１の積層構造を有する。
【００３５】
Ｎ型エピタキシャル層１には、１個の大型のＮＰＮトランジスタ５（半導体素子）を含む素子領域１４が形成されている。
【００３６】
第１配線層８には、ストライプ形状を有する配線（８ｂ、８ｅ、８ｃ）が形成されており、第２配線層１０（ストライプ形状を有する配線（８ｂ、８ｅ、８ｃ）の上部）には、パッド１３（外部接続用端子）が形成されている。
【００３７】
まず、ＮＰＮトランジスタ５は大面積を有し、外部の静電気から半導体内部の回路を保護するものである。このＮＰＮトランジスタ５は、Ｐ型拡散層２（ベース）、Ｎ型エピタキシャル層１（コレクタ）、高濃度Ｎ型拡散層３（エミッタ）を備えている（図１（ｂ）参照）。また、ベース電極のオーム性接触を得るための高濃度Ｐ型拡散層４、コレクタ電極のオーム性接触を得るための高濃度Ｎ型拡散層１５（図１（ａ）参照）を備えている。また、図１には省略されているが、Ｎ型エピタキシャル層１には、該ＮＰＮトランジスタを他の素子と電気的に分離するためのＰ型分離拡散層が形成されている。
【００３８】
ＮＰＮトランジスタ５を含む素子領域１４上には、フィールド酸化膜６および第１絶縁層７を介して第１配線層８が積層されている。フィールド酸化膜６は、ＮＰＮトランジスタ５を他の半導体素子（トランジスタ等）から電気的に分離するためのものである。第１絶縁層７は、ＮＰＮトランジスタ５と第１配線層８とを電気的に絶縁するためのものである。
【００３９】
第１絶縁層７の形成にはＣＶＤ法等が用いられ、例えば、二酸化シリコンを成膜することで形成される。第１配線層８の形成にはスパッタ法等が用いられ、ターゲットとしてアルミニウムなどの導電性の高い金属材を使用し、これらの金属を成膜することで形成される。
【００４０】
ここで、図１（ａ）に示すように、第１配線層８には、ベース用配線８ｂ、エミッタ用配線８ｅ、コレクタ用配線８ｃがストライプ形状にパターンされている。
【００４１】
ベース用配線８ｂは、幹線部８ｂｂと４本のストライプ状の細線部８ｂ１〜８ｂ４で構成されており、細線部８ｂ１と８ｂ２は、各々２箇所ずつ、合計４箇所にてコンタクトホール１８ｂと接続されている。このコンタクトホール１８ｂを介して、ベース用配線８ｂとＮＰＮトランジスタ５のベース電極（高濃度Ｐ型拡散層４）とが接続されている。なお、コンタクトホールに接続されていない細線部８ｂ３、８ｂ４はダミー配線であり、配線（電気信号を伝達する配線）が形成されていない領域を埋め、パットの下部全体をストライプ形状にするためのものである。
【００４２】
エミッタ用配線８ｅは、幹線部８ｅｅと４本のストライプ状の細線部８ｅ１〜８ｅ４で構成されており、細線部８ｅ２〜８ｅ４は、各々２箇所ずつ、合計６箇所にてコンタクトホール１８ｅと接続されている。このコンタクトホール１８ｅを介して、エミッタ用配線８ｅとＮＰＮトランジスタ５のエミッタ電極（高濃度Ｎ型拡散層３）とが接続されている。なお、コンタクトホールに接続されていない細線部８ｅ１は、ストライプ形状を形成するためだけのダミー配線である。
【００４３】
コレクタ用配線８ｃは、幹線部８ｃｃと９本のストライプ状の細線部８ｃ１〜８ｃ９で構成されており、細線部８ｃ２〜８ｃ７は、各々１箇所ずつ、合計６箇所にてコンタクトホール１８ｃに接続されている。このコンタクトホール１８ｃを介して、コレクタ用配線８ｃとＮＰＮトランジスタ５のコレクタ電極（高濃度Ｎ型拡散層１５）とが接続されている。なお、コンタクトホールに接続されていないストライプ状の細線部８ｃ１、８ｃ８、８ｃ９は、ストライプ形状を形成するためだけのダミー配線である。
【００４４】
第１配線層８の上部には、第２絶縁層９を介して第２配線層１０が積層されている。第２絶縁層９は、例えば、低温で生成でき、水分の浸透を防ぐ目的のプラズマＣＶＤ法によるプラズマ窒化膜と、上部配線層の段差を緩やかにする目的のＰＳＧ膜の複合膜により形成される。これにより、第２絶縁層の表面（ストライプ形状を有する配線８ｂ、８ｅ、８ｃの上部にあたる部分）には凹凸が形成される。
【００４５】
第２配線層１０の形成には、スパッタ法等が用いられ、ターゲットとしてアルミニウムなどの導電性の高い金属材を使用し、これらの金属を成膜することで形成される。ここで、第２配線層１０の表面（凹凸を有する第２絶縁層の表面の上部にあたる部分）には凹凸が形成される。
【００４６】
第２配線層１０の上にはパッシベーション膜１１が形成されている。このパッシベーション膜１１は、低温で生成でき、水分の浸透を防ぐ目的でプラズマＣＶＤ法によるプラズマ窒化膜により形成されている。
【００４７】
第２配線層１０上のパッシベーション膜１１には、パッド開口部１２が設けられており、露出された凹凸を有する第２配線層１０の表面がパッド１３となっている。パッド１３は、半導体装置２０と外部とを電気的に接続するためのものである。
【００４８】
以上のように、本実施の形態１では、回路規模に比して比較的大きな回路面積を専有する、バイポーラ型トランジスタの半導体素子が形成されているため、該バイポーラ型トランジスタ５の１つの電極に接続されるコンタクトホール１８を複数（ベース用４個、エミッタ用６個、コレクタ用６個）設けることができる。したがって、これらコンタクトホール１８に接続される配線（８ｂ、８ｅ、８ｃ）をストライプ形状にすることが容易である。そして、パッド１３の直下領域にストライプ形状を有する配線が形成されていることによって、パッド１３の表面は凹凸をなす。そして、この表面に凹凸のあるパッド１３は、表面が平坦なパッドと比較して、外部から応力がかかった場合に、この応力の作用面積を大きくし、パッド１３にかかる圧力を小さくする。これにより、パッド１３にかかる外部応力（例えば、ボンディングやプロービングの際にかかる圧力）が緩和されることになり、配線やＮＰＮトランジスタ５に伝わる外部応力を低減させることができる。
【００４９】
また、ＮＰＮトランジスタ５に接続されている配線（８ｂ、８ｅ、８ｃ）がストライプ形状を有していることで、従来のように外部応力を緩和するためだけの特別な配線層が不要となり、半導体装置（チップ）の小型化、高集積化が可能であり、また、製造工程の簡略化、製造コストの低減化を実現することができる。
【００５０】
また、第１配線層８のエッチング工程において、エッチング液やエッチングガスを配線（８ｂ、８ｅ、８ｃ）のストライプ間に浸透させやすく、またストライプ間から排出することも容易である。したがって、所望のストライプ形状の配線を容易に形成することができる。また、エッチング液等が残存するおそれも少ないため、第１配線層８の腐食等の問題も回避することができる。これにより、不良製品の発生率を減少させ、製造コストを低減することができる。
【００５１】
図３は、第１配線層８をフラット形状にした場合（ケース１、図４（ａ）参照）及び、第１配線層８をストライプ形状にした場合（ケース２、図４（ｂ）参照）の、第１配線層８と第２配線層１０間に発生するリーク電流を比較したグラフである。
【００５２】
上記リーク電流は図５（ａ）〜（ｃ）に示す方法で測定する。すなわち、ケース１では、フラット形状の第１配線層８を用い（図４（ａ）参照）、図５（ｂ）中の矢印のように、パッド１３にウェハーテストプロービングを０〜３回行い、図５（ｃ）のように、第１配線層８と第２配線層１０間に２０Ｖを印加したときのリーク電流を測定する。ケース２では、ストライプ形状の第１配線層８を用い、ケース１と同様にリーク電流を測定する。ケース２ではストライプの幅及びその間隔を約３μｍとしている。なお、図５（ａ）〜（ｃ）は、模式図であり、ケース２におけるパッド１３表面の凹凸等は省略している。
【００５３】
図３に示されるグラフの横軸はウェハテストプローブ５０のパッド１３の表面からの沈み込み量と、ウェハーテストプロービングの繰り返し回数である。したがって、横軸右方向にそって、プロービング圧力が増加することになる。
なお、標準のプロービング条件は沈み込み量５０μｍでプロービング回数１回である。また、上記グラフの縦軸は第１配線層８と第２配線層１０間に発生するリーク電流（対数目盛）である。さらに、同図中×印はケース１のリーク電流、□印はケース２のリーク電流を示す。
【００５４】
上記グラフに示されるように、ケース２のリーク電流（□印）は、ケース１のリーク電流（×印）と比較して小さく、これらの差は、プロービング圧力が増加するほど顕著になる。この測定結果から、ストライプ形状の第１配線層８による外部応力の緩和効果が明確であるといえる。
【００５５】
〔実施の形態２〕
本発明の実施の形態２について図２（ａ）（ｂ）に基づいて説明すれば、以下の通りである。
【００５６】
実施の形態２では、半導体素子として、小面積のＮＰＮトランジスタ５が形成されている。図２（ａ）（ｂ）に、実施の形態２にかかる半導体装置の構造を示す。図２（ａ）は小型（小面積）のＮＰＮトランジスタ上に配線層を積層した半導体装置における、１つのパッド形成部位の平面透過図、図２（ｂ）は図２（ａ）に示すパッド形成部位のＢ−Ｂ’矢視断面図である。
【００５７】
図２（ｂ）に示すように、半導体装置２０は、Ｎ型エピタキシャル層１（半導体基板）、第１絶縁層７、第１配線層８、第２絶縁層９、第２配線層１０、パッシベーション膜１１の積層構造を有している。
【００５８】
実施の形態２では、小面積のＮＰＮトランジスタ５が形成されているため、１個のパッドの下部に、例えば、６個の小型ＮＰＮトランジスタを形成することができる（図２（ａ）参照）。これにより、第１配線層８の配線パターンが異なる。以下、実施の形態２における第１配線層８の配線パターンを説明する。
【００５９】
図２（ａ）に示すように、６個のＮＰＮトランジスタ５ａ〜５ｆのそれぞれには、ベース用配線８ｂ、エミッタ用配線８ｅ、コレクタ用配線８ｃが接続され、これらがストライプ形状にパターニングされている。
【００６０】
そして、図２（ｂ）に示すように、ＮＰＮトランジスタ５ａのベース用配線８ｂは、コンタクトホール１８ｂに接続されており、このコンタクトホール１８ｂを介して、ベース用配線８ｂとＮＰＮトランジスタ５ａのベース電極（高濃度Ｐ型拡散層４）とが接続されている。また、エミッタ用配線８ｅは、コンタクトホール１８ｅに接続されており、このコンタクトホール１８ｅを介して、エミッタ用配線８ｅとＮＰＮトランジスタ５ａのエミッタ電極（高濃度Ｎ型拡散層３）とが接続されている。また、コレクタ用配線８ｃは、コンタクトホール１８ｃに接続されており、このコンタクトホール１８ｃを介して、コレクタ用配線８ｃとＮＰＮトランジスタ５ａのコレクタ電極（高濃度Ｎ型拡散層１５）とが接続されている。
【００６１】
また、配線８ｘ、８ｙは、ＮＰＮトランジスタ５ａとは接続されておらず、それぞれ、ＮＰＮトランジスタ５ｅのコレクタ用配線およびベース用配線になっている。さらに、配線８ｄはどのＮＰＮトランジスタにも接続されておらず、ストライプ形状の配線を形成するためだけのダミー配線である。この配線８ｘ、８ｙ、ダミー配線８ｄによって、パッドの下部全体を容易にストライプ形状にすることができる。
【００６２】
ここで、ＮＰＮトランジスタ５ｅに接続された配線には、８ｘ’や８ｙ’のように、配線層を横切る（ストライプに対して直交する）部分が生じているが、パッド下部に位置する配線のごく一部であり、また格子のような形状にはなっていないことから、エッチング時のエッチング液の残留などのおそれは少なく、また、パッド１３に形成される凹凸の状態に与える影響もほとんどない。
【００６３】
なお、上記実施の形態１、２においては、パッドの下部領域には、ＮＰＮトランジスタが形成されているが、これに限定されない。パッドの下部領域にＭＯＳ型トランジスタが形成されていてもよいし、トランジスタ間をつなぐ配線が形成されていてもよい。
【００６４】
また、上記実施の形態１、２においては、配線層として第１配線層と第２配線層の２層が設けられているが、これに限定されない。パッドの下部領域にストライプ形状を有する配線が形成されておればよく、配線層が３層以上設けられていてもかまわない。
【００６５】
【発明の効果】
本発明の半導体装置は、以上のように、半導体基板の半導体素子を含む素子領域上に外部接続用端子が設けられた半導体装置であって、上記外部接続用端子の下部領域にストライプ形状を有する配線が形成されており、該ストライプ形状を有する配線によって、上記外部接続用端子表面が凹凸をなしていることを特徴としている。
【００６６】
上記構成によれば、パッド表面は凹凸を有し、この表面に凹凸のあるパッドは、平坦なパッドと比較して、外部から応力がかかった場合に、この応力の作用面積を大きくし、パッドにかかる圧力を小さくする。これにより、パッドにかかる外部応力（例えば、ボンディングやプロービングの際にかかる圧力）が緩和されることになり、配線や半導体素子に伝わる外部応力を低減することができるという効果を奏する。
【００６７】
また、ストライプ形状の配線は、従来のような格子状の配線と異なり、複数の電位を接続することができ、複数の信号用として利用できる。これにより、外部応力を緩和するためのストライプ形状の配線が有効な回路構成要素となり、半導体装置（チップ）の高集積化および製造工程の簡略化、製造コストの低減化を実現することができるという効果を奏する。
【００６８】
また、エッチング工程において、ストライプ形状のパターンは、格子状のパターンに比較して、エッチング液やエッチングガスを内部（ストライプ間）に浸透させやすく、またストライプ間から排出することも容易である。したがって、所望のストライプ形状の配線を容易に形成することができる。また、エッチング液等が残存するおそれも少ないため、配線層の腐食等の問題も回避することができる。これにより、不良製品の発生率を減少させ、製造コストを低減することができるという効果を奏する。
【００６９】
また、本発明の半導体装置は、上記構成に加えて、上記ストライプ形状を有する配線が、上記半導体素子間を電気的に接続する配線と同一の配線層に形成されていることを特徴としている。
【００７０】
上記構成によれば、ストライプ形状を有する配線を形成するためだけの配線層を別途設ける必要がない。これにより、従来のように外部応力を緩和するためだけの特別な配線層が不要となり、半導体装置（チップ）の高集積化が可能であり、また、製造工程の簡略化、製造コストの低減化を実現することができるという効果を奏する。
【００７１】
また、本発明の半導体装置は、上記構成に加えて、上記ストライプ形状を有する配線が、電気信号の伝達に用いられないダミー配線を含んでいることを特徴としている。
【００７２】
上記構成によれば、電気信号の伝達に用いる配線が形成されていない領域にダミー配線を設けることで、パッド下部に位置する配線を容易にストライプ形状にすることができるという効果を奏する。
【００７３】
また、本発明の半導体装置は、上記構成に加えて、上記半導体素子にバイポーラ型トランジスタが含まれていることを特徴としている。
【００７４】
上記構成によれば、ストライプ形状を有する配線を形成することが容易である。これにより、ストライプ形状を有する配線を別途形成する必要がなくなり、半導体装置（チップ）の小型化が可能となるという効果を奏する。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の実施の一形態に係る半導体装置の平面図である。
図１（ｂ）は、上記半導体装置のＡ−Ａ’矢視断面図である。
【図２】図２（ａ）は、本発明の実施の他の形態に係る半導体装置の平面図である。
図２（ｂ）は、上記半導体装置のＢ−Ｂ’矢視断面図である。
【図３】図３は、ケース１およびケース２におけるリーク電流を示すグラフである。
【図４】図４（ａ）は、上記ケース１を説明する説明図である。
図４（ｂ）は、上記ケース２を説明する説明図である。
【図５】図５は、図３におけるリーク電流の測定方法を示す模式図である。
【図６】図６（ａ）は、従来の半導体装置の平面図である。
図６（ｂ）は、上記半導体装置の平面透過図である。
図６（ｃ）は、上記半導体装置のＣ−Ｃ’矢視断面図である。
【符号の説明】
１    Ｎ型エピタキシャル層（半導体基板）
５、５ａ〜５ｆ  ＮＰＮトランジタ（半導体素子）
８    第１配線層（ストライプ形状を有する配線）
８ｄ  ダミー配線
１３  パッド（外部接続用端子）
１４  素子領域
【図１】
2004311787.tif 000003
【図２】
2004311787.tif 000004
【図３】
2004311787.tif 000005
【図４】
2004311787.tif 000006
【図５】
2004311787.tif 000007
【図６】
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