(57)【要約】【課題】１つのテストモードのみをリセットできる半導体記憶装置を提供する。【解決手段】選択信号発生回路２０は、テストモード（Ｋ）の選択を示すアドレス信号が入力されると、選択信号ＺＩＮ＝「Ｌ」を出力する。エントリ／リセット指示信号発生回路３０は、選択信号ＺＩＮ＝「Ｌ」とエントリ設定状態を示す出力信号ＯＵＴ＝「Ｈ」が入力されると、リセット指示信号ＺＩＮ＜Ｂ＞＝「Ｌ」を出力し、選択信号ＺＩＮ＝「Ｌ」とリセット設定状態を示す出力信号ＯＵＴ＝「Ｌ」が入力されると、エントリ指示信号ＺＩＮ＜Ａ＞＝「Ｌ」を出力する。エントリ／リセット状態ラッチ回路４０は、リセット指示信号ＺＩＮ＜Ｂ＞＝「Ｌ」が入力されると、リセット設定状態をラッチし出力信号ＯＵＴ＝「Ｌ」を出力し、エントリ指示信号ＺＩＮ＜Ａ＞＝「Ｌ」が入力されると、エントリ設定状態をラッチし出力信号ＯＵＴ＝「Ｈ」を出力する。【選択図】　　　　図３
2004071047.tif 000002
【特許請求の範囲】
【請求項１】
複数のテストモードを有する半導体記憶装置であって、
一のテストモードが選択されて、前記テストモードにエントリ設定した後、前記テストモードが再び選択されたときには、前記テストモードをリセット設定するエントリ／リセット設定手段と、
前記エントリ／リセット設定手段による設定に基づき、前記テストモードの実行を制御する実行制御手段と
を備えた、半導体記憶装置。
【請求項２】
前記エントリ／リセット設定手段は、
担当するテストモードごとのエントリ／リセット回路を含み、
前記各エントリ／リセット回路は、
アドレスキー信号が入力される入力部と、
担当するテストモードをエントリ設定しているか、またはリセット設定しているかの論理状態をラッチするラッチ部とを含み、
前記ラッチ部は、前記入力されるアドレスキー信号の論理状態が担当するテストモードが選択されたことを示す場合に、ラッチしている論理状態を反転する、請求項１記載の半導体記憶装置。
【請求項３】
前記エントリ／リセット設定手段は、
担当するテストモードごとのエントリ／リセット回路を含み、
前記各エントリ／リセット回路は、第１の回路と、第２の回路と、第３の回路とを含み、
前記第１の回路は、アドレスキー信号が入力され、当該アドレスキー信号の論理状態に応じて、担当するテストモードが選択されたか否かを示す選択信号を前記第２の回路に出力し、
前記第３の回路は、前記第２の回路から担当するテストモードのエントリを指示する信号が入力されたときには、担当するテストモードをエントリ設定していることを示す状態をラッチし、担当するテストモードのリセットを指示する信号、すべてのテストモードのリセットを指示する信号、または担当するテストモードが属するテストモード群のリセットを指示する信号が入力されたときには、担当するテストモードにリセット設定していることを示す状態をラッチし、
前記第２の回路は、前記第１の回路から前記選択信号と、前記第３の回路からの出力信号とが入力され、前記選択信号が担当するテストモードの選択を示し、かつ前記出力信号が担当するテストモードにエントリ設定していることを示す場合には、担当するテストモードのリセットを指示する信号を前記第３の回路に出力し、前記選択信号が担当するテストモードの選択を示し、かつ前記出力信号が担当するテストモードにリセット設定していることを示す場合には、担当するテストモードのエントリを指示する信号を前記第３の回路に出力する、請求項１記載の半導体記憶装置。
【請求項４】
前記第３の回路は、前記第１の回路が出力する選択信号が担当するテストモードの非選択を示すように変化した後、ラッチしている論理状態を反転させる、請求項３記載の半導体記憶装置。
【請求項５】
前記第３の回路は、
第１の電源に接続されたインバータと、
ソースまたはドレインの一方が前記インバータの出力端子に接続され、他方が第２の電源に接続される１または複数のＭＯＳトランジスタと、
前記インバータの出力端子に接続されたフリップフロップと、
前記フリップフロップに接続された遅延回路とを備え、
前記インバータは、担当するテストモードのエントリを指示する信号が入力されたときに、その出力端子をエントリ設定している状態の論理を示す第１の電源の電位とし、
前記１または複数のＭＯＳトランジスタは、いずれかのゲートに担当するテストモードが属するテストモード群のリセットを指示する信号が入力されたとき、いずれかのゲートにすべてのテストモードのリセットを指示する信号が入力されたとき、またはいずれかのゲートに担当するテストモードのリセットを指示する信号が入力されたときに、前記インバータの出力端子をリセット設定している状態の論理を示す第２の電源の電位にし、
前記遅延回路は、前記フリップフロップからの出力信号を、前記第１の回路が出力する選択信号が担当するテストモードの選択を示す時間だけ遅延させる、請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、テストモードを有する半導体記憶装置に関する。
【０００２】
【従来の技術】
ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭ）などの半導体記憶装置では、製造過程において正常に動作するか否かのテストが行なわれる。このようなテストには、たとえば、潜在的な不良を顕在化させるスクリーニングテスト、電圧または信号タイミングのマージン不良を検出するためのマージンテストがある。
【０００３】
半導体記憶装置においてこのようなテストを実行するための特殊なモードをテストモードという。テストモードにおいては、半導体記憶装置を高温および高電圧の条件の下で動作させたり、通常の動作タイミングと異なるタイミングで動作させたりするので、ユーザが通常動作中に、誤ってテストモードにエントリしないようにする必要がある。そのため、特殊な条件が満たされたか否かを判定し、条件が満たされたときにのみテストモードにエントリし、リセットすることとしている。
【０００４】
また、複数のテストを行なう半導体記憶装置では、１つのテストごとにテストモードを備え、複数のテストモードに同時にエントリした状態にすることができるものもある。
【０００５】
あるテストモード（Ｋ）にエントリまたはリセットするためのテストモード（Ｋ）エントリ／リセット回路について説明する。図１２は、従来のテストモード（Ｋ）エントリ／リセット回路の構成を示す。
【０００６】
テストモード（Ｋ）エントリ／リセット回路１００は、選択信号発生回路２００と、エントリ／リセット状態ラッチ回路３００とからなる。図１３は、選択信号発生回路２００の構成を示し、図１４は、エントリ／リセット状態ラッチ回路３００の構成を示す。これらの図において、テストモード（Ｋ）エントリ／リセット回路１００には、外部より、アドレスキー信号Ａ＜０＞〜＜ｍ＞と、ＣＯＭＭＡＮＤ信号と、ＣＬＥＡＲ信号と、ＴＭＯＤＥ信号とが入力される。
【０００７】
ＣＯＭＭＡＮＤ信号は、すべてのテストモードについて共通に使用される信号であり、少なくとも１つのテストモードのエントリが指示されている場合には、図示しない手段により、ＣＯＭＭＡＮＤ＝「Ｈ」のワンショットパルスとなる。
【０００８】
ＣＬＥＡＲ信号は、テストモード（Ｋ）が属するグループについて共通に使用される信号であり、そのグループのテストモードのリセットが指示されている場合には、図示しない手段により、ＣＬＥＡＲ＝「Ｈ」となる。
【０００９】
ＴＭＯＤＥ信号は、すべてのテストモードについて共通に使用される信号であり、少なくとも１つのテストモードのエントリが指示されている場合には、図示しない手段により、ＴＭＯＤＥ＝「Ｈ」となり、すべてのテストモードのリセットが指示されている場合には、図示しない手段によりＴＭＯＤＥ＝「Ｌ」となる。
【００１０】
次に、このテストモード（Ｋ）エントリ／リセット回路１００の動作について説明する。
【００１１】
＜エントリ時の動作＞
まず、テストモードへのエントリを指示する命令（コマンド）が入力されると、図１３中のＣＯＭＭＡＮＤ＝「Ｈ」のワンショットパルスとなり、図１４中のＴＭＯＤＥ＝「Ｈ」となる。
【００１２】
選択信号発生回路２００は、アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞がこのテストモード（Ｋ）の選択を示し、かつＣＯＭＭＡＮＤ＝「Ｈ」を示している場合には、選択信号ＺＩＮ＝「Ｌ」を出力する。
【００１３】
エントリ／リセット状態ラッチ回路３００は、ＴＭＯＤＥ＝「Ｈ」を示し、かつ選択信号ＺＩＮ＝「Ｌ」を示している場合には、ＰＴ１での電位は、第１の電源電位（Ｖｃｃ）となり、エントリ設定状態をラッチし、出力信号ＯＵＴ＝「Ｈ」を出力する。
【００１４】
この出力信号ＯＵＴ＝「Ｈ」にしたがって、半導体記憶装置では、テストモード（Ｋ）へのエントリ処理が行なわれる。
【００１５】
＜すべてのテストモードのリセット時の動作＞
まず、テストモード（Ｋ）がエントリ設定状態（ＴＭＯＤＥ＝「Ｈ」）にあるときに、すべてのテストモードのリセットを指示する命令（エントリを指示するコマンドと同一のコマンド）が入力されると、図１４中のＴＭＯＤＥ＝「Ｌ」となる。
【００１６】
エントリ／リセット状態ラッチ回路３００には、ＴＭＯＤＥ＝「Ｌ」を示している場合には、ＰＴ２での電位は、第２の電源電位（接地電位）となり、エントリ設定していない状態（すなわち、リセット設定している状態）をラッチし、出力信号ＯＵＴ＝「Ｌ」を出力する。
【００１７】
この出力信号ＯＵＴ＝「Ｌ」にしたがって、半導体記憶装置では、テストモード（Ｋ）へのリセット処理が行なわれる。
【００１８】
＜グループ単位のリセット時の動作＞
まず、テストモード（Ｋ）がエントリ設定状態（ＴＭＯＤＥ＝「Ｈ」）にあるときに、テストモード（Ｋ）が属するグループのリセットを指示する命令（エントリを指示するコマンドと同一のコマンドと、そのグループを特定するアドレスキー信号）が入力されると、図１４中の、ＣＬＥＡＲ＝「Ｈ」となる。
【００１９】
エントリ／リセット状態ラッチ回路３００には、ＣＬＥＡＲ＝「Ｈ」を示している場合には、ＰＴ１での電位は、第２の電源電位（接地電位）となり、エントリ設定していない状態をラッチし、出力信号ＯＵＴ＝「Ｌ」を出力する。
【００２０】
この出力信号ＯＵＴ＝「Ｌ」にしたがって、半導体記憶装置では、テストモード（Ｋ）へのリセット処理が行なわれる。
【００２１】
テストモードがＮ個ある半導体記憶装置では、上述のテストモードエントリ／リセット回路がＮ個あり、同時に複数のテストモードにエントリしたり、リセットができるようにしている。
【００２２】
以上のように、テストモードを有する半導体記憶装置では、個々のテストモードごとに単独でエントリができ、全体またはグループ単位でテストモードのリセットができる。
【００２３】
【発明が解決しようとする課題】
以上のようなテストモードのエントリとリセットに必要なアドレスキー信号の組合せの数を、テストモードの数がＮ個で、グループの数がＳ個の場合について説明する。
【００２４】
テストモードにエントリするためには、アドレスキー信号の１つの組合せで１つのテストモードを指定するので、必要となるアドレスキー信号の組合せの数は、Ｎ個である。また、グループ単位でテストモードにリセットするためには、アドレスキー信号で１つのグループを指定するので、必要となるアドレスキー信号の組合せの数は、Ｓ個である。したがって、テストモード機能に必要となるアドレスキー信号の組合せは、総計（Ｎ＋Ｓ）個となる。
【００２５】
もし、グループ単位でなくテストモードごとにリセットできるものとすると、リセットのために、テストモードの数だけのアドレスキー信号の組合せが必要となり、テストモード機能に必要なアドレスキー信号の組合せの数は、総計（２Ｎ）個となる。（２Ｎ）個ものアドレスキー信号の組合せをテストモード機能のために割り当てることができないため、従来の半導体記憶装置では、テストモードごとでなく、グループ単位でリセットするものとしている。
【００２６】
しかしながら、グループ単位でのリセットでは、以下の問題がある。たとえば、同一のグループに属する５個のテストモードにエントリした状態において、２個のテストモードのみをリセットしたい場合には、同一グループ内のすべてのテストモードをリセットした後、再度、実行したい３個のテストモードにエントリしなければならない。そして、この再エントリのため必要な処理が発生し、その結果テスト時間が長くなる。１つのテストモードのみをリセットできれば、テスト時間が長くならない。
【００２７】
そこで、本発明は、１つのテストモードのみをリセットできる半導体記憶装置を提供することを目的とする。
【００２８】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる半導体記憶装置は、複数のテストモードを有する半導体記憶装置であって、一のテストモードが選択されて、前記テストモードにエントリ設定した後、前記テストモードが再び選択されたときには、前記テストモードをリセット設定するエントリ／リセット設定手段と、前記エントリ／リセット設定手段による設定に基づき、前記テストモードの実行を制御する実行制御手段とを備える。この構成によって、テストモード単位でリセットを行なうことができる。
【００２９】
好ましくは、前記エントリ／リセット設定手段は、担当するテストモードごとに、エントリ／リセット回路を含み、前記各エントリ／リセット回路は、アドレスキー信号が入力される入力部と、担当するテストモードにエントリ設定しているか、またはリセット設定しているかの論理状態をラッチするラッチ部とを含み、前記ラッチ部は、前記入力されるアドレスキー信号の論理状態が担当するテストモードが選択されたことを示す場合に、ラッチしている論理状態を反転する。
【００３０】
好ましくは、前記エントリ／リセット設定手段は、担当するテストモードごとのエントリ／リセット回路を含み、前記各エントリ／リセット回路は、第１の回路と、第２の回路と、第３の回路とを含み、前記第１の回路は、アドレスキー信号が入力され、当該アドレスキー信号の論理状態に応じて、担当するテストモードが選択されたか否かを示す選択信号を前記第２の回路に出力し、前記第３の回路は、前記第２の回路から担当するテストモードのエントリを指示する信号が入力されたときには、担当するテストモードをエントリ設定していることを示す状態をラッチし、担当するテストモードのリセットを指示する信号、すべてのテストモードのリセットを指示する信号、または担当するテストモードが属するテストモード群のリセットを指示する信号が入力されたときには、担当するテストモードにリセット設定していることを示す状態をラッチし、前記第２の回路は、前記第１の回路から前記選択信号と、前記第３の回路からの出力信号とが入力され、前記選択信号が担当するテストモードの選択を示し、かつ前記出力信号が担当するテストモードにエントリ設定していることを示す場合には、担当するテストモードのリセットを指示する信号を前記第３の回路に出力し、前記選択信号が担当するテストモードの選択を示し、かつ前記出力信号が担当するテストモードにリセット設定していることを示す場合には、担当するテストモードのエントリを指示する信号を前記第３の回路に出力する。
【００３１】
好ましくは、前記第３の回路は、前記第１の回路が出力する選択信号が担当するテストモードの非選択を示すように変化した後、ラッチしている論理状態を反転させる。
【００３２】
より好ましくは、前記第３の回路は、第１の電源に接続されたインバータと、ソースまたはドレインの一方が前記インバータの出力端子に接続され、他方が第２の電源に接続される１または複数のＭＯＳトランジスタと、前記インバータの出力端子に接続されたフリップフロップと、前記フリップフロップに接続された遅延回路とを備え、前記インバータは、担当するテストモードのエントリを指示する信号が入力されたときに、その出力端子をエントリ設定している状態の論理を示す第１の電源の電位とし、前記１または複数のＭＯＳトランジスタは、いずれかのゲートに担当するテストモードが属するテストモード群のリセットを指示する信号が入力されたとき、いずれかのゲートにすべてのテストモードのリセットを指示する信号が入力されたとき、またはいずれかのゲートに担当するテストモードのリセットを指示する信号が入力されたときに、前記インバータの出力端子をリセット設定している状態の論理を示す第２の電源の電位にし、前記遅延回路は、前記フリップフロップからの出力信号を、前記第１の回路が出力する選択信号が担当するテストモードの選択を示す時間だけ遅延させる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【００３４】
（全体構成）
図１は、テスト機能を備えたシンクロナス・ダイナミック・ランダム・アクセス・メモリ（以下、ＳＤＲＡＭと称す）の構成を示す。同図に示すように、ＳＤＲＡＭ９０は、クロックバッファ９１と、制御信号バッファ９２と、アドレスバッファ９３と、テストモード回路９４と、制御回路９５と、モードレジスタ９６と、メモリアレイ（バンク＃０）９７と、メモリアレイ（バンク＃１）９８と、メモリアレイ（バンク＃２）８８と、メモリアレイ（バンク＃３）８９と、データ入出力回路９９とから構成される。
【００３５】
クロックバッファ９１は、外部制御信号ＣＫＥによって活性化され、外部クロック信号ＣＬＫを制御信号バッファ９２と、アドレスバッファ９３と、制御回路９５に伝達させる。
【００３６】
制御信号バッファ９２は、クロックバッファ９１からの外部クロック信号ＣＬＫに同期して、外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＤＱＭをラッチし、制御回路９５に与える。
【００３７】
アドレスバッファ９３は、クロックバッファ９１からの外部クロック信号ＣＬＫに同期して、外部アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞（ｍは、０以上の整数）およびバンク選択信号ＢＡをラッチし、制御回路９５に与える。
【００３８】
制御回路９５は、クロックバッファ９１、制御信号バッファ９２、アドレスバッファ９３、およびモードレジスタ９６からの信号に従って、内部信号を生成して、ＳＤＲＡＭ全体の制御を行なう。
【００３９】
モードレジスタ９６は、外部アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞などによって指示されたモードを記憶し、そのモードに応じた内部コマンド信号を出力する。
【００４０】
メモリアレイ（バンク＃０）９７とメモリアレイ（バンク＃１）９８とメモリアレイ（＃２）８８とメモリアレイ（＃３）８９とは、行列状に配列され、それぞれが１ビットのデータを記憶する複数のセルを含む。
【００４１】
データ入出力回路９９は、書込み動作時は、外部から入力されたデータＤＱ０〜ＤＱｎを選択されたメモリセルに与え、読出し動作時は、選択されたメモリセルから読出されたデータＤＱ０〜ＤＱｎを外部に出力する。
【００４２】
（テストモード回路の構成）
図２は、テストモード回路９４の構成を示す。同図に示すように、テストモード回路９４は、テストモード設定部８３と、Ｎ個のテストモードエントリ（Ｋ）／リセット回路（Ｋ＝１、・・・Ｎ）からなるテストモードエントリ／リセット回路８１と、テストモード実行制御回路８２とから構成される。
【００４３】
テストモード設定部８３は、外部制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥとアドレスキー信号Ａ＜０＞〜＜ｍ＞に基づいて、ＣＯＭＭＡＮＤ信号のレベルと、ＴＭＯＤＥ信号のレベルと、ＣＬＥＡＲ信号のレベルを制御する。ＣＯＭＭＡＮＤ信号は、すべてのテストモードについて共通に使用される信号である。ＣＬＥＡＲ信号は、テストモードのグループ単位で共通に使用される信号である。ＴＭＯＤＥ信号は、すべてのテストモードについて共通に使用される信号である、
テストモード設定部８３は、テストモード単位でのエントリが指示された場合、すなわち、どのテストモードにもエントリ設定していない状態で、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌとなり、アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞の論理状態が、なんらかのテストモードを特定するものとなったときには、ＣＯＭＭＡＮＤ信号を「Ｈ」レベルのワンショットパルスとするとともに、ＴＭＯＤＥ信号を「Ｈ」レベルとする。
【００４４】
また、テストモード設定部８３は、テストモード単位でのリセットが指示された場合、すなわち、なんらかのテストモードにエントリ設定している状態で、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌとなり、アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞の論理状態が、なんらかのテストモードを特定するものとなったときには、ＣＯＭＭＡＮＤ信号を「Ｈ」レベルのワンショットパルスとする。
【００４５】
また、テストモード設定部８３は、すべてのテストモードのリセットが指示された場合、すなわち、なんらかのテストモードにエントリ設定している状態で、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌとなり、アドレスキー信号Ａ＜０＞〜＜ｍ＞が入力されないか、その論理状態がいずれのテストモードを特定するものでないときに、ＴＭＯＤＥ信号を「Ｌ」レベルとする。
【００４６】
また、テストモード設定部８３は、グループ単位でのテストモードのリセットが指示された場合、すなわち、なんらかのテストモードにエントリ設定している状態で、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌとなり、アドレスキー信号Ａ＜０＞〜＜ｍ＞がグループを特定する論理状態となった場合に、そのグループに対するＣＬＥＡＲ信号を「Ｈ」レベルとする。
【００４７】
図３は、テストモード（Ｋ）エントリ／リセット回路の構成を示す。同図に示すように、テストモード（Ｋ）エントリ／リセット回路１０は、テストモード（Ｋ）にエントリまたはリセットするための回路であって、選択信号発生回路２０と、エントリ／リセット指示信号発生回路３０と、エントリ／リセット状態ラッチ回路４０からなる。
【００４８】
選択信号発生回路２０は、選択信号ＺＩＮを出力する。選択信号ＺＩＮは、選択を表わす場合には、「Ｌ」レベルのワンショットパルスとなる。
【００４９】
エントリ／リセット指示信号発生回路３０は、エントリ指示信号ＺＩＮ＜Ａ＞と、リセット指示信号ＺＩＮ＜Ｂ＞とを出力する。エントリ指示信号ＺＩＮ＜Ａ＞は、エントリを表わす場合には「Ｌ」レベルのワンショットパルスとなり、リセット指示信号ＺＩＮ＜Ｂ＞は、リセットを表わす場合には「Ｌ」レベルのワンショットパルスとなる。
【００５０】
エントリ／リセット状態ラッチ回路４０は、エントリ指示信号ＺＩＮ＜Ａ＞、リセット指示信号ＺＩＮ＜Ｂ＞と、ＴＭＯＤＥ信号と、ＣＬＥＡＲ信号とに応じて、エントリ設定している状態またはエントリ設定していない状態（すなわち、リセット設定状態）をラッチし、出力信号ＯＵＴを出力する。出力信号ＯＵＴは、エントリ設定している状態がラッチされている場合には「Ｈ」レベルとなり、エントリ設定していない状態がラッチされている場合には「Ｌ」レベルとなる。
【００５１】
テストモード実行制御回路８２には、すべてのテストモード（Ｋ）エントリ／リセット回路からの出力信号ＯＵＴが入力される。テストモード実行制御回路８２は、テストモード（Ｋ）エントリ／リセット回路からの出力信号ＯＵＴが「Ｈ」レベル（すなわち、エントリ設定状態）になれば、テストモード（Ｋ）のエントリに必要な処理を制御回路９５を指示して行なわせる。テストモード実行制御回路８２は、テストモード（Ｋ）エントリ／リセット回路からの出力信号ＯＵＴが「Ｌ」レベル（すなわち、リセット設定状態）になれば、テストモード（Ｋ）のリセットに必要な処理を制御回路９５を指示して行なわせる。
【００５２】
（選択信号発生回路の構成）
図４は、選択信号発生回路２０の詳細な構成を示す。同図に示すように、選択信号発生回路２０は、ＮＡＮＤ回路２１と、インバータ回路２２と、ＮＡＮＤ回路２３とで構成される。
【００５３】
ＮＡＮＤ回路２１は、テストモード（Ｋ）を特定する論理状態を示すアドレスキー信号Ａ＜０＞〜＜ｍ＞が入力されたときのみ、「Ｌ」レベルを出力する。インバータ回路２２は、ＮＡＮＤ回路２１の出力を反転する。ＮＡＮＤ回路２３は、インバータ回路２２の出力が「Ｈ」で、かつ、ＣＯＭＭＡＮＤ信号が「Ｈ」のときのみ、「Ｌ」レベルを出力する。
【００５４】
以上のように、選択信号発生回路２０は、テストモード（Ｋ）を特定するアドレスキー信号が入力され、かつ、テストモードのエントリを指示する「Ｈ」レベルのＣＯＭＭＡＮＤ信号が入力されたときに、テストモード（Ｋ）の選択を表わす「Ｌ」レベルのワンショットパルス信号ＺＩＮを出力する。
【００５５】
（エントリ／リセット指示信号発生回路の構成）
図５は、エントリ／リセット指示信号発生回路３０の詳細な構成を示す。同図に示すように、エントリ／リセット指示信号発生回路３０は、インバータ回路３１と、インバータ回路３２と、ＮＡＮＤ回路３３と、ＮＡＮＤ回路３４とから構成される。
【００５６】
インバータ回路３１は、選択信号発生回路２０からの出力ＺＩＮを反転して出力する。したがって、テストモード（Ｋ）の選択が指示されている場合には、「Ｈ」レベルのワンショットパルスを出力する。
【００５７】
インバータ回路３２は、エントリ／リセット状態ラッチ回路からの出力ＯＵＴを反転して出力する。したがって、テストモード（Ｋ）の状態がエントリ設定状態の場合には、出力信号ＯＵＴが「Ｈ」レベルなので、「Ｌ」レベルを出力し、テストモード（Ｋ）の状態がエントリ設定していない状態（すなわち、リセット設定状態）の場合には、出力信号ＯＵＴが「Ｌ」レベルなので、「Ｈ」レベルを出力する。
【００５８】
ＮＡＮＤ回路３３は、インバータ回路３１の出力が「Ｈ」レベル（すなわち、テストモード（Ｋ）の選択が指示されている場合）であって、かつ、インバータ回路３２の出力が「Ｈ」レベル（すなわち、テストモード（Ｋ）の状態がリセット設定状態の場合）のときにのみ、「Ｌ」レベルのエントリ指示信号ＺＩＮ＜Ａ＞を出力する。
【００５９】
ＮＡＮＤ回路３４は、インバータ回路３１の出力が「Ｈ」レベル（すなわち、テストモード（Ｋ）の選択が指示されている場合）であって、かつ、出力信号ＯＵＴが「Ｈ」レベル（すなわち、テストモード（Ｋ）の状態がエントリ設定状態の場合）のときにのみ、「Ｌ」レベルのリセット指示信号ＺＩＮ＜Ｂ＞を出力する。
【００６０】
以上のように、エントリ／リセット指示信号発生回路３０は、選択信号発生回路２０からの選択信号ＺＩＮがテストモード（Ｋ）の選択を示す「Ｌ」レベルであって、かつ、エントリ／リセット状態ラッチ回路４０からの出力信号ＯＵＴがテストモード（Ｋ）のエントリ設定状態を示す「Ｈ」レベルであれば、「Ｌ」レベルのリセット指示信号ＺＩＮ＜Ｂ＞をワンショットパルスで出力する。また、エントリ／リセット指示信号発生回路３０は、選択信号発生回路２０からの選択信号ＺＩＮがテストモード（Ｋ）の選択を示す「Ｌ」レベルであって、かつ、エントリ／リセット状態ラッチ回路４０からの出力信号ＯＵＴがテストモード（Ｋ）のリセット設定状態を示す「Ｌ」レベルであれば、「Ｌ」レベルのエントリ指示信号ＺＩＮ＜Ａ＞をワンショットパルスで出力する。
【００６１】
（エントリ／リセット状態ラッチ回路の構成）
図６は、エントリ／リセット状態ラッチ回路４０の詳細な構成を示す。同図において、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１とからなるインバータ回路は、ＺＩＮ＜Ａ＞が「Ｌ」レベルのワンショットパルスの場合には、「Ｈ」レベルのワンショットパルスを出力する。これにより、ＰＴ１の電位は、「Ｈ」レベルのワンショットパルスとなる。
【００６２】
ＮチャネルＭＯＳトランジスタＮ２は、ＣＬＥＡＲ信号が「Ｈ」レベルのときに、オン状態となる。また、このときには、ＺＩＮ＜Ａ＞が「Ｈ」レベルであり、ＰチャネルＭＯＳトランジスタＰ１がオフ状態で、ＮチャネルＭＯＳトランジスタＮ１がオン状態なので、ＰＴ１の電位は「Ｌ」レベルになる。
【００６３】
ＮチャネルＭＯＳトランジスタＮ３は、ＴＭＯＤＥ信号が「Ｌ」レベルのときに、オン状態となる。これにより、ＰＴ２の電位は「Ｌ」レベルになる。
【００６４】
ＮチャネルトランジスタＮ４は、ＺＩＮ＜Ｂ＞が「Ｌ」レベルのワンショットパルスの場合には、オン状態となる。これにより、ＰＴ３の電位は、「Ｌ」レベルのワンショットパルスになる。
【００６５】
フリップフロップ４４は、インバータ４５とインバータ４６とからなり、ＰＴ３の電位をラッチする。
【００６６】
インバータ４３は、フリップフロップ４４の出力を反転する。つまり、インバータ４３の出力は、ＺＩＮ＜Ａ＞＝「Ｌ」の入力により、「Ｈ」レベルとなり、ＺＩＮ＜Ｂ＞＝Ｌ、ＴＭＯＤＥ＝「Ｌ」、またはＣＬＥＡＲ＝「Ｈ」の入力により、「Ｌ」レベルとなる。
【００６７】
遅延回路４７は、偶数段のインバータからなり、選択信号ＺＩＮが「Ｌ」レベルである時間（ワンショットパルスのパルス幅）だけインバータ４３の出力を遅延させて、出力信号ＯＵＴを出力する。これにより、選択信号ＺＩＮが「Ｈ」レベルに変化するまで、出力信号ＯＵＴは反転しない。
【００６８】
図７は、遅延時間がない場合に、テストモードにエントリする際のタイミングチャートを示す。同図に示すように、選択信号ＺＩＮ＝「Ｌ」と出力信号ＯＵＴ＝「Ｌ」により、エントリ指示信号ＺＩＮ＜Ａ＞＝「Ｌ」となる（図７の（１）に示す）。エントリ指示信号ＺＩＮ＜Ａ＞＝「Ｌ」によって、出力信号ＯＵＴ＝「Ｈ」に反転する（図７の（２）に示す）。この反転した際に、選択信号ＺＩＮ＝「Ｌ」の状態にあると、選択信号ＺＩＮ＝「Ｌ」と出力信号ＯＵＴ＝「Ｈ」によって、リセット指示信号ＺＩＮ＜Ｂ＞＝「Ｌ」となる（図７の（３）に示す）。そして、リセット指示信号ＺＩＮ＜Ｂ＞＝「Ｌ」によって、出力信号ＯＵＴ＝「Ｌ」に反転する（図７の（４）に示す）。
【００６９】
このように、テストモードにエントリする際に、出力信号ＯＵＴを反転するのに遅延時間を設けないと、このテストモード（Ｋ）の一度の選択により、出力信号ＯＵＴが２度反転して、もとの状態（リセット設定状態）に戻ってしまうことになる。テストモードをリセットするときも上記と同様であり、出力信号ＯＵＴを反転するのに遅延時間を設けないと、このテストモード（Ｋ）の一度の選択により、出力信号ＯＵＴが２度反転して、もとの状態（エントリ設定状態）に戻ってしまうことになる。遅延回路４７は、このような弊害を回避するために設けられたものである。
【００７０】
以上のように、エントリ／リセット状態ラッチ回路４０は、テストモード（Ｋ）のエントリ指示信号ＺＩＮ＜Ａ＞＝「Ｌ」が入力されると、エントリ設定状態を示す「Ｈ」レベルをラッチし、出力信号ＯＵＴ＝「Ｈ」を出力する。
【００７１】
また、エントリ／リセット状態ラッチ回路４０は、テストモード（Ｋ）のリセット指示信号ＺＩＮ＜Ｂ＞＝Ｌ、すべてのテストモード（Ｋ）のリセット指示ＴＭＯＤＥ＝「Ｌ」、またはテストモード（Ｋ）が属するグループ全体でのリセット指示ＣＬＥＡＲ＝「Ｈ」の入力により、リセット設定状態を示す「Ｌ」レベルをラッチし、出力信号ＯＵＴ＝「Ｌ」を出力する。。
【００７２】
また、このエントリ／リセット状態ラッチ回路４０は、選択信号ＺＩＮが「Ｈ」レベルに変化するまで、出力信号ＯＵＴを反転するタイミングを遅らせる。
【００７３】
（動作）
このようなテストモード（Ｋ）エントリ／リセット回路１０による、テストモード（Ｋ）のエントリとリセットの動作について、図８に示すタイミングチャートを参照して説明する。
【００７４】
＜エントリ時の動作＞
テストモード設定部８３は、テストモードのエントリが指示された場合、すなわち、どのテストモードにもエントリ設定していない状態で、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌとなり、アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞の論理状態が、なんらかのテストモードを特定するものとなったときには、ＣＯＭＭＡＮＤ信号を「Ｈ」レベルのワンショットパルスとするとともに、ＴＭＯＤＥ信号を「Ｈ」レベルとする（図８の（１）に示す）。
【００７５】
選択信号発生回路２０は、アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞の論理状態がこのテストモード（Ｋ）の選択を示し、かつＣＯＭＭＡＮＤ＝「Ｈ」を示している場合には、選択信号ＺＩＮ＝「Ｌ」をワンショットパルスで出力する（図８の（２）に示す）。
【００７６】
エントリ／リセット指示信号発生回路３０は、選択信号ＺＩＮ＝「Ｌ」と出力信号ＯＵＴ＝「Ｌ」とによって、エントリ指示信号ＺＩＮ＜Ａ＞＝「Ｌ」を出力する（図８の（３）に示す）。
【００７７】
エントリ／リセット状態ラッチ回路４０は、ＴＭＯＤＥ＝「Ｈ」を示し、かつエントリ指示信号ＺＩＮ＜Ａ＞＝「Ｌ」を示している場合には、ＰＴ１での電位は、第１の電源電位（Ｖｃｃ）となり、フリップフロップ４４は、テストモード（Ｋ）にエントリ設定している状態をラッチし、出力信号ＯＵＴ＝「Ｈ」を出力する（図８の（４）に示す）。ここで、エントリ／リセット状態ラッチ回路４０の遅延回路４７により、ＺＩＮが「Ｈ」レベルに変化した後で、出力信号ＯＵＴが反転している。
【００７８】
この出力信号ＯＵＴ＝「Ｈ」にしたがって、半導体記憶装置では、テストモード（Ｋ）へのエントリ処理が行なわれる。
【００７９】
＜テストモード単位でのリセット時の動作＞
テストモード設定部８３は、テストモード単位でのリセットが指示された場合、すなわち、なんらかのテストモードにエントリ設定している状態で、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌとなり、アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞の論理状態が、なんらかのテストモードを特定するものとなったときには、ＣＯＭＭＡＮＤ信号を「Ｈ」レベルのワンショットパルスとする。
【００８０】
選択信号発生回路２０は、アドレスキー信号Ａ＜０＞〜Ａ＜ｍ＞の論理状態がこのテストモード（Ｋ）の選択を示し、かつＣＯＭＭＡＮＤ＝「Ｈ」を示している場合には、選択信号ＺＩＮ＝「Ｌ」をワンショットパルスで出力する（図８の（５）に示す）。
【００８１】
エントリ／リセット指示信号発生回路３０は、選択信号ＺＩＮ＝「Ｌ」と出力信号ＯＵＴ＝「Ｈ」とによって、リセット指示信号ＺＩＮ＜Ｂ＞＝「Ｌ」を出力する（図８の（６）に示す）。
【００８２】
エントリ／リセット状態ラッチ回路４０は、ＴＭＯＤＥ＝「Ｈ」を示し、かつリセット指示信号ＺＩＮ＜Ｂ＞＝「Ｌ」を示している場合には、ＰＴ１での電位は、第２の電源電位（接地電位）となり、フリップフロップ４４は、テストモード（Ｋ）にエントリ設定していない状態をラッチし、出力信号ＯＵＴ＝「Ｌ」を出力する（図８の（７）に示す）。ここで、エントリ／リセット状態ラッチ回路４０の遅延回路４７により、ＺＩＮが「Ｈ」レベルに変化した後で、出力信号ＯＵＴが反転している。
【００８３】
＜すべてのテストモードのリセット時の動作＞
テストモード設定部８３は、すべてのテストモードのリセットが指示された場合、すなわち、テストモードにエントリ設定している状態で、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌとなり、アドレスキー信号Ａ＜０＞〜＜ｍ＞が入力されないか、その論理状態がいずれのテストモードを特定するものでないときに、ＴＭＯＤＥ信号を「Ｌ」レベルとする。
【００８４】
エントリ／リセット状態ラッチ回路４０には、ＴＭＯＤＥ＝「Ｌ」を示している場合には、ＰＴ２での電位は、第２の電源電位（接地電位）となり、フリップフロップ４４は、テストモード（Ｋ）にエントリ設定していない状態をラッチし、出力信号ＯＵＴ＝「Ｌ」を出力する。
【００８５】
この出力信号ＯＵＴ＝「Ｌ」にしたがって、半導体記憶装置では、テストモード（Ｋ）のリセット処理が行なわれる。
【００８６】
＜グループ単位でのリセット時の動作＞
テストモード設定部８３は、グループ単位でのテストモードのリセットが指示された場合、すなわち、なんらかのテストモードにエントリ設定している状態で、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｌとなり、アドレスキー信号Ａ＜０＞〜＜ｍ＞がテストモード（Ｋ）が属するグループを特定する論理状態となった場合に、そのグループに対するＣＬＥＡＲ信号を「Ｈ」レベルとする。
【００８７】
エントリ／リセット状態ラッチ回路４０には、ＣＬＥＡＲ＝「Ｈ」を示している場合には、ＰＴ１での電位は、第２の電源電位（接地電位）となり、フリップフロップ４４は、テストモード（Ｋ）にエントリ設定していない状態をラッチし、出力信号ＯＵＴ＝「Ｌ」を出力する。
【００８８】
この出力信号ＯＵＴ＝「Ｌ」にしたがって、半導体記憶装置では、テストモード（Ｋ）へのリセット処理が行なわれる。
【００８９】
以上のように、本実施の形態に係わる半導体装置によれば、エントリしている状態か否かを示す出力信号ＯＵＴによってエントリするかリセットするかが決められるので、エントリする際と同一のアドレスキー信号の論理状態を用いて、テストモード単位でリセットを行なうことができる。また、選択信号ＺＩＮが非選択を示すように変化した後、出力信号ＯＵＴの状態が反転するので、２度、出力信号ＯＵＴが反転し、その結果もとの状態に戻る事態を回避することができる。（変形例）
本発明は、上記実施の形態に限定されるものではなく、以下の変形例も当然ながら包含する。
（１）図９は、エントリ／リセット状態ラッチ回路の別の構成を示す。同図のエントリ／リセット状態ラッチ回路１１０は、図６における遅延回路４７の代わりに、ＣＭＯＳトランスファゲート７１を備える。ＣＭＯＳトランスファゲート７１は、ＺＩＮが「Ｈ」レベルのときに、インバータ４３からの出力を伝達する。したがって、ＺＩＮが「Ｈ」レベルに変化した後、出力信号ＯＵＴが反転されることになるので、図６の回路と同様に、出力信号ＯＵＴが２度反転して、もとの状態に戻ってしまう弊害を回避することができる。
（２）本実施の形態に係わるエントリ／リセット状態ラッチ回路４０では、ＺＩＮ＜Ｂ＞を入力するために、インバータ回路４２と、ＮチャネルトランジスタＮ４を設けたが、これに限定するものではない。
【００９０】
図１０は、エントリ／リセット状態ラッチ回路の別の構成を示す。同図のエントリ／リセット状態ラッチ回路１１１は、ＡＮＤ５１回路を備える。ＡＮＤ回路５１は、ＴＭＯＤＥが「Ｈ」レベルで、かつＺＩＮ＜Ｂ＞が「Ｈ」レベル以外では、「Ｌ」レベルを出力する。したがって、ＴＭＯＤＥが「Ｌ」レベルとなるか、ＺＩＮ＜Ｂ＞が「Ｌ」レベルになると、フリップフロップ４４は、エントリ設定していない状態をラッチし、出力信号ＯＵＴは、「Ｌ」レベルとなる。
【００９１】
図１１は、エントリ／リセット状態ラッチ回路の別の構成を示す。同図のエントリ／リセット状態ラッチ回路１１２は、インバータ回路６１と、ＯＲ回路６２を備える。インバータ回路６１は、ＺＩＮ＜Ｂ＞を反転する。ＯＲ回路６２は、ＣＬＥＡＲが「Ｈ」レベルか、インバータ回路６１の出力が「Ｈ」レベルのとき（すなわち、ＺＩＮ＜Ｂ＞が「Ｌ」レベルのとき）には、「Ｈ」レベルを出力する。したがって、ＣＬＥＡＲが「Ｈ」レベルとなるか、ＺＩＮ＜Ｂ＞が「Ｌ」レベルになると、フリップフロップ４４は、エントリ設定していない状態をラッチし、出力信号ＯＵＴは、「Ｌ」となる。
【００９２】
さらに、ＺＩＮ＜Ｂ＞＝「Ｌ」によって、フリップフロップ４４への入力が「Ｌ」レベルとするようなものであれば、ＺＩＮ＜Ｂ＞＝「Ｌ」を入力する端子は、上記の構成以外であってもよい。
【００９３】
さらに、ＣＬＥＡＲ＝「Ｈ」およびＴＭＯＤＥ＝「Ｌ」を入力する端子も上記の構成以外であってもよい。たとえば、ソースまたはドレインの一方がインバータの出力端子ＰＴ１に接続され、他方が第２の電源（接地電位）に接続される１または複数のＭＯＳトランジスタを備えるものとし、これらのＭＯＳトランジスタのいずれかのゲートに直接的またはＯＲ回路やＡＮＤ回路を介して、担当するテストモードが属するテストモード群のリセットを指示する信号、すべてのテストモードのリセットを指示する信号、または担当するテストモードのリセットを指示する信号が入力されて、前記インバータの出力端子を第２の電源（接地電位）にするものであれば、上記の構成以外であってもよい。
（３）本実施の形態に係わるエントリ／リセット指示信号発生回路３０は、出力信号ＯＵＴの論理状態によって、ＺＩＮ＜Ａ＞＝「Ｌ」またはＺＩＮ＜Ｂ＞＝「Ｌ」を出力したが、これに限定するものではない。たとえば、ＺＩＮ＝「Ｌ」となった回数をカウントしておき、奇数回目のＺＩＮ＝「Ｌ」によって、ＺＩＮ＜Ａ＞＝「Ｌ」を出力し、偶数回目のＺＩＮ＝「Ｌ」によって、ＺＩＮ＜Ｂ＞＝「Ｌ」を出力するものとしてもよい。
【００９４】
【発明の効果】
この発明に係わる半導体記憶装置によれば、一のテストモードが選択されて、当該テストモードにエントリ設定した後、当該テストモードが再び選択されたときには、当該テストモードをリセット設定するので、テストモード単位でリセットを行なうことができる。
【００９５】
また、担当するテストモードごとのエントリ／リセット回路では、入力されるアドレスキー信号の論理状態が担当するテストモードが選択されたことを示す場合に、ラッチしている論理状態を反転するので、簡易な構成により、テストモード単位でのリセットを行なうことができる。
【００９６】
また、担当するテストモードごとのエントリ／リセット回路は、第１の回路と、第２の回路と、第３の回路とを含み、前記第１の回路は、アドレスキー信号が入力され、当該アドレスキー信号の論理状態に応じて、担当するテストモードが選択されたか否かを示す選択信号を前記第２の回路に出力し、前記第３の回路は、前記第２の回路から担当するテストモードのエントリを指示する信号が入力されたときには、担当するテストモードをエントリ設定していることを示す状態をラッチし、担当するテストモードのリセットを指示する信号、すべてのテストモードのリセットを指示する信号、または担当するテストモードが属するテストモード群のリセットを指示する信号が入力されたときには、担当するテストモードにリセット設定していることを示す状態をラッチし、前記第２の回路は、前記第１の回路から前記選択信号と、前記第３の回路からの出力信号とが入力され、前記選択信号が担当するテストモードの選択を示し、かつ前記出力信号が担当するテストモードにエントリ設定していることを示す場合には、担当するテストモードのリセットを指示する信号を前記第３の回路に出力し、前記選択信号が担当するテストモードの選択を示し、かつ前記出力信号が担当するテストモードにリセット設定していることを示す場合には、担当するテストモードのエントリを指示する信号を前記第３の回路に出力するので、簡易な構成により、テストモード単位、グループ単位、およびすべてのテストモードを対象として、リセットを行なうことができる。
【００９７】
また、第３の回路は、第１の回路が出力する選択信号が担当するテストモードの非選択を示すように変化した後、ラッチしている論理状態を反転させるので、担当するテストモードの一度の選択によって、ラッチする論理状態が２度反転して、もとに戻ってしまう事態を回避することができる。
【００９８】
また前記第３の回路は、第１の電源に接続されたインバータと、ソースまたはドレインの一方が前記インバータの出力端子に接続され、他方が第２の電源に接続される１または複数のＭＯＳトランジスタと、前記インバータの出力端子に接続されたフリップフロップと、前記フリップフロップに接続された遅延回路とを備え、前記インバータは、担当するテストモードのエントリを指示する信号が入力されたときに、その出力端子をエントリ設定している状態の論理を示す第１の電源の電位とし、前記１または複数のＭＯＳトランジスタは、いずれかのゲートに担当するテストモードが属するテストモード群のリセットを指示する信号が入力されたとき、いずれかのゲートにすべてのテストモードのリセットを指示する信号が入力されたとき、またはいずれかのゲートに担当するテストモードのリセットを指示する信号が入力されたときに、前記インバータの出力端子をリセット設定している状態の論理を示す第２の電源の電位にし、前記遅延回路は、前記フリップフロップからの出力信号を、前記第１の回路が出力する選択信号が担当するテストモードの選択を示す時間だけ遅延させるので、大規模集積化に適したＭＯＳトランジスタによる簡易な構成により、テストモード単位、グループ単位、およびすべてのテストモードを対象としてリセットを行なうことができるとともに、ラッチする論理状態が２度反転して、もとに戻ってしまう事態を回避することができる。
【図面の簡単な説明】
【図１】テスト機能を備えたＳＤＲＡＭの構成を示す図である。
【図２】テストモード回路９４の構成を示す図である。
【図３】テストモード（Ｋ）エントリ／リセット回路の構成を示す図である。
【図４】選択信号発生回路２０の詳細な構成を示す図である。
【図５】エントリ／リセット指示信号発生回路３０の詳細な構成を示す図である。
【図６】エントリ／リセット状態ラッチ回路４０の詳細な構成を示す図である。
【図７】遅延時間がない場合に、テストモードにエントリする際のタイミングチャート図である。
【図８】テストモード（Ｋ）にエントリおよびリセットする際のタイミングチャート図である。
【図９】エントリ／リセット状態ラッチ回路の別の構成を示す図である。
【図１０】エントリ／リセット状態ラッチ回路の別の構成を示す図である。
【図１１】エントリ／リセット状態ラッチ回路の別の構成を示す図である。
【図１２】従来のテストモード（Ｋ）エントリ／リセット回路の構成を示す図である。
【図１３】選択信号発生回路２００の構成を示す図である。
【図１４】エントリ／リセット状態ラッチ回路３００の構成を示す図である。
【符号の説明】
１０　テストモード（Ｋ）エントリ／リセット回路、２０、２００　選択信号発生回路、３０　エントリ／リセット指示信号発生回路、４０，３００　エントリ／リセット状態ラッチ回路、２１，２３，３３，３４　ＮＡＮＤ回路、２２，３１，３２，４１，４２，４３，４５，４６，６１　インバータ、４４　フリップフロップ、４７　遅延回路、５１　ＡＮＤ回路、６２　ＯＲ回路、７１　ＣＭＯＳトランスファゲート、８１　テストモードエントリ／リセット回路、８２　テストモード実行制御回路、８３　テストモード設定部、９０　ＳＤＲＡＭ、９１　クロックバッファ、９２　制御信号バッファ、９３　アドレスバッファ、９４　テストモード回路、９５　制御回路、９６　モードレジスタ、９７　メモリアレイ（バンク＃０）、９８　メモリアレイ（バンク＃２）、９９　データ入出力回路、Ｐ１，Ｐ２　ＰチャネルＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４
ＮチャネルＭＯＳトランジスタ。
【図１】
2004071047.tif 000003
【図２】
2004071047.tif 000004
【図３】
2004071047.tif 000005
【図４】
2004071047.tif 000006
【図５】
2004071047.tif 000007
【図６】
2004071047.tif 000008
【図７】
2004071047.tif 000009
【図８】
2004071047.tif 000010
【図９】
2004071047.tif 000011
【図１０】
2004071047.tif 000012
【図１１】
2004071047.tif 000013
【図１２】
2004071047.tif 000014
【図１３】
2004071047.tif 000015
【図１４】
2004071047.tif 000016