(57)【要約】【課題】ゲート電極の形成後にＬＤＤ領域を形成する場合であれ、ゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量を十分に確保する。【解決手段】ゲート電極の形成された半導体基板に対し斜め方向から不純物を注入した後、これを「８５０℃以下」の窒素雰囲気の炉内に入れる。次に、所定時間の経過後（時刻ｔ１）、所定の温度上昇速度で炉内の温度を上昇させる。そして、炉内の温度が所定の温度（例えば「９００℃」）となった時点で、この温度を所定時間（例えば「２０分」）保持する保熱処理を行う。そして、所定時間の経過の後（時刻ｔ２）、所定の温度下降速度で炉内の温度を低下させる。そして、炉内の温度が「８５０℃以下」となった時点（時刻ｔ３）で半導体基板を炉から取り出す。【選択図】        図８
2004172274.tif 000002
【特許請求の範囲】
【請求項１】
ソース及びドレインよりも低不純物濃度のＬＤＤを有するトランジスタを有する半導体装置の製造方法において、
半導体基板上にゲート絶縁膜及びゲート電極を形成する第１の工程と、
前記ゲート電極をマスクとして前記半導体基板の表面に不純物を斜め方向から注入し、前記ゲート電極に一部をオーバーラップさせてＬＤＤを形成する第２の工程と、
前記ＬＤＤが形成された半導体基板を熱処理する第３の工程と、
前記ＬＤＤに対応して前記半導体基板の表面に不純物を注入し、ソース及びドレインを形成する第４の工程と、を有し、
前記第３の工程は、８００〜１０００℃の雰囲気中で前記半導体基板を５分以上熱処理し、前記ＬＤＤの不純物を熱拡散させて前記ゲート電極に対する前記ＬＤＤのオーバーラップ量を増加させる工程であることを特徴とする半導体装置の製造方法。
【請求項２】
第１のトランジスタと該第１のトランジスタよりも耐圧の低い第２のトランジスタとを同一の半導体基板上に有し、前記第１及び第２のトランジスタがソース及びドレインよりも低不純物濃度のＬＤＤを有する半導体装置の製造方法において、
前記半導体基板上に前記第１及び第２のトランジスタに対応するゲート絶縁膜及びゲート電極を形成する第１の工程と、
前記半導体基板表面の前記第１のトランジスタの形成領域に、前記ゲート電極をマスクとして不純物を斜め方向から注入し、前記ゲート電極に一部をオーバーラップさせて第１のＬＤＤを形成する第２の工程と、
前記第１のＬＤＤが形成された半導体基板を所定温度に保持された雰囲気中で一定時間以上熱処理し、前記第１のＬＤＤの不純物を熱拡散させて前記ゲート電極に対する前記第２のＬＤＤのオーバーラップ量を増加させる第３の工程と、
前記半導体基板表面の前記第２のトランジスタの形成領域に、前記ゲート電極をマスクとして不純物を注入して第２のＬＤＤを形成する第４の工程と、
前記半導体基板表面に前記第１及び第２のトランジスタのソース及びドレインを形成する第５の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記第３の工程は、８００〜１０００℃の雰囲気中で前記半導体基板を５分以上熱処理する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２又は３に記載の半導体装置の製造方法において、
前記第５の工程は、同一の注入工程で前記第１及び第２のトランジスタのソース及びドレインを形成する工程であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項２又は３に記載の半導体装置の製造方法において、
前記半導体基板表面の前記第１及び第２のトランジスタの形成領域に不純物を注入する工程と、前記不純物の注入された半導体基板に熱処理を施して、前記第１及び第２のトランジスタの形成領域にウェル領域を形成する工程と、を更に有することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記第１のトランジスタ及び前記第２のトランジスタをそれぞれ形成するためのウェル領域を形成する以前に、前記半導体基板に素子分離のためのフィールド酸化膜を形成する工程を更に有し、
前記第１のトランジスタの形成領域に不純物を注入する工程では、前記第１のトランジスタを形成するためのウェル領域のうち前記フィールド酸化膜の直下の領域にチャネルストップ領域を形成するための不純物の注入をも行うことを特徴とする半導体装置の製造方法。
【請求項７】
請求項２〜６のいずれかに記載の半導体装置の製造方法において、
前記第１のトランジスタは、Ｐチャネルのトランジスタ及びＮチャネルのトランジスタからなり、
前記第１のトランジスタのうちのＰチャネルのトランジスタを形成するためのＮ型ウェル領域、及び同第１のトランジスタのうちのＮチャネルのトランジスタを形成するためのＰ型ウェル領域を前記半導体基板に形成する工程を有するとともに、前記Ｎ型ウェル領域及びＰ型ウェル領域を形成する工程に先立つ工程として、前記半導体基板の導電型と異なる導電型を有し且つ前記Ｎ型ウェル領域及びＰ型ウェル領域よりも深いディープウェルを前記第１のトランジスタの形成領域に形成する工程を更に有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記ディープウェルを形成する工程は、前記半導体基板の表面に不純物を注入し、該不純物の注入された半導体基板を１０００℃〜１３００℃の雰囲気中で２４０〜３００分間熱処理する工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域（低濃度拡散領域）を有するトランジスタを備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
この種の半導体装置にあっては、そのトランジスタに対し高い動作時耐圧が要求されるとき等には、ゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量を十分に確保することが望ましい。このようにゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量が十分に確保されるトランジスタは、例えば以下の工程によって形成することができる。
【０００３】
（イ）半導体基板にソース及びドレインと同一の導電型に対応する不純物を注入することでＬＤＤ領域を形成する。（ロ）半導体基板にゲート絶縁膜及びゲート電極を形成する。（ハ）半導体基板に不純物を注入することで上記ＬＤＤ領域よりもその不純物の濃度の大きな拡散領域であるソース及びドレインを形成する。
【０００４】
しかし、このようにＬＤＤ領域の形成後にゲート電極を形成する場合、ＬＤＤ領域とゲート電極との合わせずれを考慮したマージンを設定する必要性から、ゲート長を長めに設定することとなる。このため、トランジスタのサイズが増大しやすい。
【０００５】
そこで従来は、例えば下記特許文献１に見られるように、ゲート電極を形成した後、半導体基板に対して斜め方向から不純物を注入することでＬＤＤ領域を形成することも提案されている。このように、不純物を斜め方向から注入することで、ゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量を確保することができるようになる。
【０００６】
【特許文献１】
特開昭６２−２９３７７３号
【０００７】
【発明が解決しようとする課題】
上記のように半導体基板にゲート電極を形成した後、斜めから不純物を注入することで、ゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量をある程度は確保することができるようになる。しかし、こうした態様にてＬＤＤ領域を形成した場合の上記オーバーラップ量には限度がある。したがって、こうした斜め方向から不純物を注入することでＬＤＤを形成する手法では、より高い動作時耐圧等、トランジスタ性能に対する要求事項によってはこれを満足することが困難となることがあった。
【０００８】
本発明はこうした実情に鑑みてなされたものであり、その目的は、ゲート電極の形成後にＬＤＤ領域を形成する場合であれ、ゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量を十分に確保し、トランジスタ性能を好適に維持することのできる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
この発明は、ソース及びドレインよりも低不純物濃度のＬＤＤを有するトランジスタを有する半導体装置の製造方法において、半導体基板上にゲート絶縁膜及びゲート電極を形成する第１の工程と、前記ゲート電極をマスクとして前記半導体基板の表面に不純物を斜め方向から注入し、前記ゲート電極に一部をオーバーラップさせてＬＤＤを形成する第２の工程と、前記ＬＤＤが形成された半導体基板を熱処理する第３の工程と、前記ＬＤＤに対応して前記半導体基板の表面に不純物を注入し、ソース及びドレインを形成する第４の工程と、を有し、前記第３の工程は、８００〜１０００℃の雰囲気中で前記半導体基板を５分以上熱処理し、前記ＬＤＤの不純物を熱拡散させて前記ゲート電極に対する前記ＬＤＤのオーバーラップ量を増加させる工程であることで、ゲート電極の形成後にＬＤＤ領域を形成する場合であれ、ゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量を十分に確保し、トランジスタ性能を好適に維持することを可能とする。
【００１０】
また、この発明は、第１のトランジスタと該第１のトランジスタよりも耐圧の低い第２のトランジスタとを同一の半導体基板上に有し、前記第１及び第２のトランジスタがソース及びドレインよりも低不純物濃度のＬＤＤを有する半導体装置の製造方法において、前記半導体基板上に前記第１及び第２のトランジスタに対応するゲート絶縁膜及びゲート電極を形成する第１の工程と、前記半導体基板表面の前記第１のトランジスタの形成領域に、前記ゲート電極をマスクとして不純物を斜め方向から注入し、前記ゲート電極に一部をオーバーラップさせて第１のＬＤＤを形成する第２の工程と、前記第１のＬＤＤが形成された半導体基板を所定温度に保持された雰囲気中で一定時間以上熱処理し、前記第１のＬＤＤの不純物を熱拡散させて前記ゲート電極に対する前記第２のＬＤＤのオーバーラップ量を増加させる第３の工程と、前記半導体基板表面の前記第２のトランジスタの形成領域に、前記ゲート電極をマスクとして不純物を注入して第２のＬＤＤを形成する第４の工程と、前記半導体基板表面に前記第１及び第２のトランジスタのソース及びドレインを形成する第５の工程と、を有することで、ゲート電極の形成後にＬＤＤ領域を形成する場合であれ、ゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量を十分に確保し、トランジスタ性能を好適に維持することを可能とする。
【００１１】
【発明の実施の形態】
以下、本発明にかかる半導体装置の製造方法の一実施形態について、図面を参照しつつ説明する。
【００１２】
本実施形態においては、通常耐圧トランジスタと、これよりも耐圧の高い高耐圧トランジスタとを同一（例えば「０．３５μｍ」）のデザインルール（リソグラフィ技術等によって規定される半導体装置の製造にかかる最小加工精度）で形成する。ここで、通常耐圧とは、その駆動電圧が例えば「２〜５．５Ｖ」であるものを想定し、高耐圧とはこれよりも駆動電圧が高いもの（例えば「１０〜１２Ｖ」）を想定している。これら通常耐圧トランジスタと高耐圧トランジスタとを、共に相補型ＭＯＳ（ＣＭＯＳ）として形成する。そして特にＰチャネルの高耐圧トランジスタへ印加する電圧を様々に設定可能とすべく、トリプルウェル構造を採用する。図１〜図７に、本実施形態にかかる半導体装置の製造工程を示す。
【００１３】
図１（ａ）〜図１（ｃ）は、上記トリプルウェル構造のうち、高耐圧トランジスタを形成するためのＮ型及びＰ型のウェル（井戸状拡散領域）を、通常耐圧トランジスタを形成するためのＮ型及びＰ型ウェルと分離すべく、これらよりも深度の大きなディープウェルを形成する工程を示す。
【００１４】
すなわち、図１（ａ）に示すように、Ｐ型の導電型の半導体基板１を熱酸化することで、同半導体基板１の表面に所定の膜厚（例えば「０．２μｍ」）にてシリコン酸化膜１００を形成する。次に、同図１（ａ）に示すように、リソグラフィ技術により、上記ディープウェルとする領域が開口するようにパターニングされたレジスト１０５を形成する。そして、図１（ｂ）に示すように、パターン形成されたレジスト１０５をマスクとして、シリコン酸化膜１００をエッチングする。そして、図１（ｂ）に示すように、レジスト１０５等をマスクとして、半導体基板１上にＮ型の導電型に対応する不純物（例えばリンＰ）を注入する。これにより、同図１（ｂ）に示されるように、半導体基板１に導電型がＮ型である井戸状拡散領域であるウェル１０′が形成される。
【００１５】
更に、レジスト１０５を取り除いた後、図１（ｃ）に示すように、上記不純物の注入された半導体基板１を、所定の温度（例えば「１１００〜１３００℃」、好ましくは「１１００〜１２００℃」）に加熱して保持する処理を行う。この所定の温度に保持する所定時間としては、例えば「２４０〜３６０分」とすればよく、好ましくは「３００分」とする。ここで、所定の温度とは、半導体基板にウェルを形成すべく、不純物を注入してこれを活性化するために行う熱処理の温度よりも高い。また、上記所定時間とは、半導体基板にウェルを形成すべく、不純物を注入してこれを活性化するために行う熱処理の所定時間よりも長い。
【００１６】
詳しくは、この上記熱処理は、例えば、以下のように行う。（ア）半導体基板１を、例えば「８５０℃以下」の酸素雰囲気中の炉内に入れる。（イ）炉内の温度を所定の中間温度「９００℃」へと上昇させる。（ウ）炉内の温度を中間温度にて所定時間（例えば「１０分〜２０分」）保持するとともに、炉内の雰囲気を、酸素と水素の混合された雰囲気に切り替える。（エ）炉内の温度を上記所定の温度（例えば「１２００℃」）に上昇させる。（オ）炉内の雰囲気を窒素雰囲気に変更するとともに、同所定の温度にて上記所定時間（例えば「３００分」）保持する。（カ）同じく窒素雰囲気中、炉内の温度を例えば「８５０℃以下」まで低下させて半導体基板１を炉から取り出す。
【００１７】
これにより、半導体基板１上に形成されていた上記ウェル１０′の深度が拡大し、Ｎ型のディープウェル１０が形成される。ちなみに、この際、ウェル１０′の深度のみならず、幅も拡大されることとなる。このため、上記レジスト１０５の開口パターンは、上記熱処理によるウェル１０′の幅方向の拡大を考慮して設定することが望ましい。また、このときのディープウェル１０の深度は、例えば「４μｍ」とすることが望ましい。更に、先の図１（ｂ）に示した不純物の注入量は、ディープウェル１０の不純物濃度が「１×１０１６〜１×１０１７個／ｃｍ３」となるようにすることが望ましい。
【００１８】
なお、同図１（ｃ）に示すように、半導体基板１の表面が上記熱処理によって熱酸化され、基板表面に熱酸化膜１１０が形成される。このとき、シリコン酸化膜１００が積層されている領域では、酸素が半導体基板１表面へ通り難くなっている。このため、熱酸化膜１１０は、ディープウェル１０の領域とシリコン酸化膜１００の領域とで膜厚が異なっている。
【００１９】
次に、図２（ａ）に示すように、例えばフッ素系のエッチング液を用いたウェットエッチングにより上記シリコン酸化膜１００や熱酸化膜１１０を除去する。このとき、同図２（ａ）に示すように、半導体基板１の表面には、エッチングされたシリコン酸化膜１００の開口部に対応した段差２が形成されることとなる。続く、図２（ｂ）及び図２（ｃ）では、この段差２をアラインメントマークとして用いてＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により素子分離領域を形成する。
【００２０】
すなわち、図２（ｂ）に示すように、半導体基板１表面を熱処理することにより、熱酸化膜１１５を所定の膜厚（例えば「０．０５μｍ」）にて形成し、更に、所定の膜厚（例えば「０．２μｍ」）のシリコン窒化膜１２０を堆積させる。そして、これら熱酸化膜１１５及びシリコン窒化膜１２０のうち素子分離領域とする部分をエッチング除去する。次に、図２（ｃ）に示すように、これらパターニングされた熱酸化膜１１５及びシリコン窒化膜１２０をマスクとして所定温度（例えば「１０００℃」）の熱酸化処理を施すことにより、半導体基板１にフィールド酸化膜２０を形成する。
【００２１】
こうしてフィールド酸化膜２０を形成すると、図３（ａ）に示すように、上記シリコン窒化膜１２０や熱酸化膜１１５を除去する。更に、Ｐチャネルの高耐圧トランジスタを形成するためのＮウェル１２、Ｎチャネルの高耐圧トランジスタを形成するためのＰウェル１４、Ｐチャネルの通常耐圧トランジスタを形成するためのＮウェル２２、Ｎチャネルの通常耐圧トランジスタを形成するためのＰウェル２４を半導体基板１に形成する。ここでは、まず上記各耐圧の各導電型に対応したウェルとする領域以外の領域をマスクし、同ウェルとする領域に不純物を注入する。すなわち例えば、Ｐウェル２４、Ｐウェル１４、Ｎウェル２２、Ｎウェル１２とする領域の順に不純物を注入する。なお、Ｎウェル１２、２２とする領域には例えばリン（Ｐ）を、また、Ｐウェル１４、２４とする領域には例えばボロン（Ｂ）を注入すればよい。
【００２２】
この不純物の注入量は、Ｎウェル１２の不純物濃度が例えば「５×１０１６〜５×１０１７個／ｃｍ３」となるようにすることが、またＰウェル１４の不純物濃度が例えば「５×１０１６〜１×１０１８個／ｃｍ３」となるようにすることが望ましい。また、Ｎウェル２２の不純物濃度が例えば「１×１０１７〜５×１０１８個／ｃｍ３」となるようにすることが、またＰウェル１４の不純物濃度が例えば「１×１０１７〜５×１０１８個／ｃｍ３」となるようにすることが望ましい。なお、この際、上記Ｎウェル１２及びＰウェル１４の不純物濃度は、上記ディープウェル１０の不純物濃度よりも大きくなるようにする。また、これらＮウェル１２、２２、及びＰウェル１４、２４の深度は、ディープウェルよりも小さく設定される。この深度は、例えば「１〜３μｍ」とすることが望ましい。
【００２３】
また、上記Ｎウェル１２及びＰウェル１４とする領域に不純物を注入する際には、これら各ウェルに形成される各トランジスタの閾値調整のための不純物注入をも行う。ここでは、Ｎウェル１２のうち、Ｐチャネルトランジスタのチャネルとする領域の不純物濃度がＮウェル１２の不純物濃度よりもやや低濃度となるようにする。また、Ｐウェル１４のうち、Ｎチャネルトランジスタのチャネルとする領域の不純物濃度がＰウェル１４の不純物濃度よりもやや高濃度となるようにする。こうした閾値調整のための不純物の注入は、上記Ｎウェル１２及びＰウェル１４とする領域に不純物を注入する際に用いるマスクを用いつつも、Ｎウェル１２及びＰウェル１４とする領域への上記不純物注入とは別に行ってもよい。また、これに代えて、Ｎウェル１２及びＰウェル１４とする領域への上記不純物注入に際して、この不純物の注入態様を調整することで、上記閾値調整を同時に行ってもよい。
【００２４】
更に、上記Ｎウェル１２及びＰウェル１４とする領域に不純物を注入する際には、フィールド酸化膜２０直下の不純物濃度を調整することで、フィールド酸化膜２０の両側の活性領域間の電荷の流出を抑制するチャネルストップ領域を形成する。ここでは、Ｎウェル１２のうちフィールド酸化膜２０の下方の領域の不純物濃度を、同Ｎウェル１２の不純物濃度よりやや高濃度とする。また、Ｐウェル１４のうちフィールド酸化膜２０の下方の領域の不純物濃度を、同Ｐウェルの不純物濃度よりもやや高濃度とする。こうしたチャネルストップ領域を形成するための不純物の注入は、上記Ｎウェル１２及びＰウェル１４とする領域に不純物を注入する際に用いるマスクを用いつつも、Ｎウェル１２及びＰウェル１４とする領域への上記不純物注入とは別に行ってもよい。また、これに代えて、Ｎウェル１２及びＰウェル１４とする領域への上記不純物注入に際して、この不純物の注入態様を調整することで、上記チャネルストップ領域を同時に形成してもよい。
【００２５】
こうしてＮウェル１２、２２及びＰウェル１４、２４とする領域への不純物の注入を行った後、半導体基板１に熱処理を施す。すなわち、本実施形態では、各ウェルとする領域に不純物を注入する毎に熱処理を行うのではなく、ウェルとする領域全てに不純物を注入した後、一括して熱処理を行うようにする。
【００２６】
そして、その後、図３（ｂ）〜図４（ａ）に示す工程において、高耐圧トランジスタ及び通常耐圧トランジスタのゲート酸化膜を形成する。
【００２７】
すなわち、まず図３（ｂ）に示すように、熱処理を施すことで、半導体基板１に、シリコン酸化膜３０を所定の膜厚（例えば「０．０２〜０．０４μｍ」）にて形成する。次に、図３（ｃ）に示すように、上記通常耐圧トランジスタの形成領域であるＮウェル２２及びＰウェル２４の上方の領域部分に形成されているシリコン酸化膜３０を除去する。そして、図４（ａ）に示すように、熱処理を施すことで、半導体基板１に、シリコン酸化膜３５を所定の膜厚（例えば「０．００５〜０．０２μｍ」）にて形成する。
【００２８】
この図４（ａ）に示すシリコン酸化膜３５の形成に際しては、その膜厚が通常耐圧トランジスタのゲート絶縁膜として適切な膜厚となるように設定する。また、先の図３（ｂ）に示したシリコン酸化膜３０の形成に際しては、その膜厚は、図４（ａ）に示すシリコン酸化膜３５の膜厚との合計の膜厚が高耐圧トランジスタのゲート絶縁膜の膜厚として適切な膜厚となるように設定する。
【００２９】
なお、先の図３（ａ）に示した工程の最後に行う活性化のための熱処理は、図３（ｂ）〜図４（ａ）に示した熱酸化によるゲート絶縁膜の形成工程と同時に行う。すなわち、上記シリコン酸化膜３０を形成すべく、例えば「８００℃」にて熱酸化処理を行った後に、例えば窒素雰囲気中で「９００℃」、所定時間のアニーリングを行うことで上記Ｎウェル１２、２２及びＰウェル１４、２４を活性化する。
【００３０】
こうしてゲート絶縁膜を形成すると、図４（ｂ）に示すように、Ｎチャネルの高耐圧トランジスタ、Ｐチャネルの高耐圧トランジスタ、Ｎチャネルの通常耐圧トランジスタ、及びＰチャネルの通常耐圧トランジスタの各ゲート電極４０を同時に形成する。
【００３１】
続く図４（ｃ）〜図５（ｂ）に示す工程では、高耐圧トランジスタのＬＤＤ領域を形成する処理を行う。本実施形態では、図４（ｃ）に例示すように、まずＮチャネルの高耐圧トランジスタのソース及びドレインとする領域に不純物を注入するようにする。この不純物の注入は、Ｎチャネルの高耐圧トランジスタの形成領域以外の領域をマスクしつつ、半導体基板１に対して斜め方向から行う。なお、この斜め方向からの不純物の注入は、ゲート電極の周辺に不純物が均一に注入されるように半導体基板１を９０度ずつ回転させるなどして行うことが望ましい。これにより、ドレイン側に形成される拡散領域５０′とゲート電極４０の下方の領域とが、また、ソース側に形成される拡散領域５２′とゲート電極４０の下方の領域とがそれぞれオーバーラップするようにする。
【００３２】
次に、図５（ａ）に示すように、半導体基板１を所定の温度（「８００〜１００℃」、好ましくは「９００℃」）に加熱して保持する保熱処理を行うことで、ＬＤＤ領域５０、５２を形成する。この所定の温度に保持する所定時間は、ＬＤＤ領域を形成するために不純物を注入した際、これを活性化するために行う熱処理における所定時間よりも長く設定される。この所定時間は、「５分」以上、好ましくは、「２０分」とする。ここで、図８を用いて、この熱処理について更に説明する。
【００３３】
図８は、本実施形態における半導体基板１の熱処理の手順を示すタイムチャートである。本実施形態では、この熱処理として、ファーネスアニールを用いる。同図８に示すように、まず「８５０℃以下」の窒素雰囲気の炉内に半導体基板１を入れる。次に、所定時間の経過後（時刻ｔ１）、所定の温度上昇速度で炉内の温度を上昇させる。そして、炉内の温度が所定の温度（例えば「９００℃」）となった時点で、この温度を所定時間（例えば「２０分」）保持する保熱処理を行う。そして、所定時間の経過の後（時刻ｔ２）、所定の温度下降速度で炉内の温度を低下させる。そして、炉内の温度が「８５０℃以下」となった時点（時刻ｔ３）で半導体基板１を炉から取り出す。
【００３４】
上記態様の保熱処理によって、先の図４（ｃ）に示した不純物の注入工程によって形成される拡散領域５０′、５２′とゲート電極４０の下方の領域とのオーバーラップ量よりも、ＬＤＤ領域５０、５２とゲート電極４０の下方の領域とのオーバーラップ量Δは拡大されることとなる。
【００３５】
なお、先の図４（ｃ）に示した不純物の注入は、上記ＬＤＤ領域５０、５２の不純物の濃度が例えば「２×１０１７〜２×１０１９個／ｃｍ３」となるように行うことが望ましい。
【００３６】
続いて、図５（ｂ）に示すように、Ｎウェル１２についても同様にＬＤＤ領域５４、５６を形成する。この工程は、基本的には、先の図４（ｃ）及び図５（ａ）及び図８に示した工程と同一であるため、説明を割愛する。なお、ここでは、拡散領域５０′、５２′と拡散領域５４′、５６′とで別々に熱処理を行っているが、注入工程の後に熱処理をまとめて行ってもよい。すなわち、Ｐウェル１４及びＮウェル１２の両方にＬＤＤ用の不純物注入工程を行った後に熱処理を行うことで、２回の注入工程に対して熱処理を一回とし、製造工程を簡略化してもよい。
【００３７】
続く図５（ｃ）〜図６（ｂ）に示す工程では、通常耐圧トランジスタのソース及びドレインとする領域へ不純物を注入する処理を行う。本実施形態では、図５（ｃ）に例示すように、まずＰチャネルの通常耐圧トランジスタのソース及びドレインとする領域に不純物を注入するようにする。この不純物の注入は、Ｐチャネルの通常耐圧トランジスタの形成領域以外の領域をマスクしつつ、半導体基板１に対して斜め方向から行う。なお、この斜め方向からの不純物の注入も先の図４（ｃ）に示した工程と同様、半導体基板１を９０度ずつ回転させるなどして、ゲート幅方向（図面に直交する方向）に対して直交する方向及び平行となる方向からそれぞれ行うようにすることが望ましい。これにより、ドレイン側に形成される拡散領域６０′とゲート電極４０の下方の領域とが、また、ソース側に形成される拡散領域６２′とゲート電極４０の下方の領域とがそれぞれオーバーラップするようにする。
【００３８】
なお、こうした不純物の注入により、上記拡散領域６０′、６２′の不純物の濃度が例えば「１×１０１７〜１×１０１９個／ｃｍ３」となるようにすることが望ましい。
【００３９】
こうして不純物を注入した後、図６（ａ）に示すように、これら不純物の注入された拡散領域６０′、６２′を活性化すべく、熱処理を行いＬＤＤ領域６０，６２を形成する。この熱処理としては、ランプアニールを用いて瞬時熱アニール（ＲＴＡ：Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行う。詳しくは、例えばハロゲンランプを用いて例えば「１０００℃」、十数秒の熱処理を行えばよい。
【００４０】
次に、図６（ｂ）に示すように、図５（ｃ）及び図６（ａ）に示した工程と同様にしてＰウェル２４にＬＤＤ領域６４、６６を形成する。
【００４１】
こうして各ＬＤＤ領域５０〜５６、６０〜６６を形成した後、図６（ｃ）及び図７（ａ）に示される工程によって、高耐圧トランジスタ及び通常耐圧トランジスタのゲート電極の側壁にサイドウォールを形成する。すなわち、まず図６（ｃ）に示すように、半導体基板１上に例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法にてシリコン酸化膜４２′を堆積する。続いて図７（ａ）に示すように、同シリコン酸化膜４２′を異方性エッチングにてエッチングすることでサイドウォール４２を形成する。
【００４２】
なお、同図７（ａ）に示す工程においては、通常耐圧トランジスタのソース及びドレインとする領域に堆積されている上記シリコン酸化膜３５が除去されるエッチング条件を採用する。したがって、同図７（ａ）に示されるように、このエッチングによっては高耐圧トランジスタ形成用のソース及びドレインとする領域のシリコン酸化膜３０は完全にはエッチング除去されない。このようなエッチング条件とすることで、通常耐圧トランジスタの形成領域の半導体基板表面がダメージを受けるのを抑制することができる。すなわち、上記高耐圧トランジスタのソース及びドレインとする領域のシリコン酸化膜３０を完全に除去するエッチング条件を採用すると、シリコン酸化膜３５が除去された後も通常耐圧トランジスタ形成領域の半導体基板表面に対してエッチング処理が継続されるため、半導体基板が劣化してしまう。
【００４３】
こうしてサイドウォール４２を形成した後、図７（ｂ）に示すように、マスクを用いてＮウェル１２、２２に同時に不純物を注入することで、Ｐチャネルの高耐圧トランジスタ及び通常耐圧トランジスタのソースＳ及びドレインＤを同時に形成する。また、マスクを用いてＰウェル１４、２４に不純物を同時に注入することで、Ｎチャネルの高耐圧トランジスタ及び通常耐圧トランジスタのソースＳ及びドレインＤを同時に形成する。ちなみに、Ｐチャネルの高耐圧トランジスタ及び通常耐圧トランジスタのソースＳ及びドレインＤの不純物濃度は、「１×１０１８〜１×１０２０個／ｃｍ３」であることが望ましい。また、Ｎチャネルの高耐圧トランジスタ及び通常耐圧トランジスタのソースＳ及びドレインＤの不純物濃度は、「５×１０１８〜５×１０２０個／ｃｍ３」であることが望ましい。この際、これら各ソースＳ及びドレインＤの不純物濃度は、それが形成されているウェルの不純物濃度よりも大きくなるようにする。
【００４４】
なお、こうしたソースＳ及びドレインＤを形成する際には、通常耐圧トランジスタのＬＤＤ領域を形成する際に用いるマスクを再利用してもよい。これは、これらのマスクとして、Ｎチャネルの高耐圧トランジスタ及びＮチャネルの通常耐圧トランジスタの形成領域以外を覆うものや、Ｐチャネルの高耐圧トランジスタ及びＰチャネルの通常耐圧トランジスタの形成領域以外を覆うものを用いることで実現することができる。これにより、当該半導体装置の形成に用いるマスクの数を低減することができる。なおこの場合、Ｎウェル２２やＰウェル２４に不純物を注入する際に、Ｎウェル１２やＰウェル１４にも不純物が注入されることとなる。ちなみに、先の図５（ｃ）には、波線にてＮウェル１２に不純物が注入されることを示した。しかし、高耐圧トランジスタのＬＤＤ領域５０、５２と、通常耐圧トランジスタのＬＤＤ領域６０、６２とは、半導体基板１における不純物の深度が異なるために、Ｎウェル１２やＰウェル１４にも不純物が注入されたとしても、高耐圧トランジスタの特性にはさほど影響がない。
【００４５】
これら図１〜図７に示した一連の工程によって高耐圧トランジスタ及び低耐圧トランジスタを製造することで、これら耐圧特性の異なるトランジスタを微細に形成することができた。すなわち、先の図４（ｃ）〜図５（ｂ）に示した態様にて不純物を斜め方向から注入した後に半導体基板１を所定の温度に加熱して保持する保熱処理をしたことで、高耐圧トランジスタのＬＤＤ領域とゲート電極下方の領域とのオーバーラップ量を十分確保することができた。このため、通常耐圧トランジスタの製造プロセスを用いて、高耐圧トランジスタの耐圧特性を好適に確保しつつも同高耐圧トランジスタを微細に製造することができた。このため、通常耐圧トランジスタを製造する際のデザインルールよりも大きなデザインルールにて高耐圧トランジスタを製造する従来と比較して、ゲート幅を「１／２」に、またソースＳ及びドレインＤ間の距離を「１／４」に縮小することができた。
【００４６】
また、このように通常耐圧トランジスタの製造工程を利用して高耐圧トランジスタを製造することで、通常耐圧トランジスタの製造については各工程の不純物注入量や膜厚、材質等、製造にかかるパラメータについての予め取得されている適正値であるロジックライブラリをそのまま利用することもできた。
【００４７】
以上説明した本実施形態によれば、以下に列記する効果を得ることができる。
【００４８】
（１）高耐圧トランジスタのＬＤＤ領域の形成を、斜め方向から不純物を注入した後、半導体基板を所定の温度以上に加熱して保持する保熱処理を施すことで形成した。これにより、高耐圧トランジスタのゲート電極の下方領域とＬＤＤ領域とのオーバーラップ量を十分に確保することができるようになる。
【００４９】
（２）高耐圧トランジスタのＬＤＤ領域の形成工程としての保熱処理の工程を、通常耐圧トランジスタのＬＤＤ領域の形成工程に先立ち行った。これにより、通常耐圧トランジスタのゲート電極の下方領域とＬＤＤ領域とのオーバーラップ量が保熱処理によって拡大されることが無く、適切な特性を有する通常耐圧トランジスタを形成することができる。
【００５０】
（３）高耐圧トランジスタ及び通常耐圧トランジスタのソース及びドレインを同一の工程にて形成することで、当該半導体装置の製造工数を低減することができる。
【００５１】
（４）Ｎウェル１２、２２（Ｎ型ウェル領域）、Ｐウェル１４、２４（Ｐ型ウェル領域）のそれぞれに適切な不純物を注入した後、これらを活性化すべく一括して熱処理を行った。これにより、熱処理の工数を低減することができる。
【００５２】
（５）Ｐウェル１４（Ｐ型ウェル領域）を形成するための不純物の注入工程において、Ｎチャネルの高耐圧トランジスタの閾値調整のための不純物注入をも行った。これにより、当該半導体装置の製造工数を低減することができる。
【００５３】
（６）Ｎウェル１２（Ｎ型ウェル領域）を形成するための不純物の注入工程において、同Ｎウェル１２内のチャネルストップ領域を形成するための不純物注入をも行った。これにより、当該半導体装置の製造工数を低減することができる。
【００５４】
（７）Ｐウェル１４（Ｐ型ウェル領域）を形成するための不純物の注入工程において、同Ｐウェル１４内のチャネルストップ領域を形成するための不純物注入をも行った。これにより、当該半導体装置の製造工数を低減することができる。
【００５５】
（８）Ｎウェル１２（Ｎ型ウェル領域）及びＰウェル（Ｐ型ウェル領域）を包含し、Ｎ型の導電型を有するディープウェル１０を形成した。これにより、ディープウェル１０内の各Ｎウェル１２において用いられる電圧を所望に設定することができる。
【００５６】
（９）不純物を注入した後、これを活性化するための熱処理よりも長い時間所定温度にて保持する熱処理を施すことでディープウェル１０を形成した。これにより、深度の大きなウェルを簡易に形成することができる。
【００５７】
なお、上記実施形態は、以下のように変更して実施してもよい。
【００５８】
・ディープウェルの形成手法としては、上記実施形態で例示したものに限らず、例えば高エネルギー注入器を用いた不純物注入の後、活性化のための処理を施すようにしてもよい。
【００５９】
・Ｎウェル１２の形成工程において、必ずしもトランジスタの閾値調整やチャネルストップ領域の形成を行わなくてもよい。
【００６０】
・Ｐウェル１４の形成工程において、必ずしもトランジスタの閾値調整やチャネルストップ領域の形成を行わなくてもよい。
【００６１】
・必ずしもトリプルウェル構造を有する半導体装置でなくてもよい。また、ＣＭＯＳ回路を備える半導体装置にも限らない。
【００６２】
・通常耐圧トランジスタと、これよりも耐圧の高い高耐圧トランジスタとを備える半導体装置にも限らない。ＬＤＤ領域（低濃度拡散領域）を有する半導体装置にあっては、所望の耐圧を確保する上で、斜め方向から不純物を注入した後、半導体基板を所定の温度以上に加熱して保持する保熱処理を施すことでＬＤＤ領域を形成することは有効である。
【００６３】
【発明の効果】
この発明によれば、ゲート電極の形成後にＬＤＤ領域を形成する場合であれ、ゲート電極の下方の領域とＬＤＤ領域とのオーバーラップ量を十分に確保することが可能となる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の製造方法の一実施形態について、その製造工程を示す断面図。
【図２】同実施形態にかかる半導体装置の製造工程を示す断面図。
【図３】同実施形態にかかる半導体装置の製造工程を示す断面図。
【図４】同実施形態にかかる半導体装置の製造工程を示す断面図。
【図５】同実施形態にかかる半導体装置の製造工程を示す断面図。
【図６】同実施形態にかかる半導体装置の製造工程を示す断面図。
【図７】同実施形態にかかる半導体装置の製造工程を示す断面図。
【図８】同実施形態にかかるＬＤＤ領域の形成のための熱処理態様を示すタイムチャート。
【符号の説明】
１…半導体基板、２…段差、１０…ディープウェル、１２、２２…Ｎウェル、１４、２４…Ｐウェル、２０…フィールド酸化膜、４０…ゲート電極、５０、５２、５４、５６、６０、６２、６４、６６…ＬＤＤ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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