(57)【要約】【課題】バースト長さの増加に比例して列選択信号ラインの数が増加することを防止することができるバースト読み出し動作モードを有するフラッシュメモリ装置を提供する。【解決手段】フラッシュメモリ装置は、それぞれが複数のメモリセルと連結された複数の列と、列アドレスに応答して複数の列のうち一部を選択する列選択回路と、この列選択回路により選択された列に連結された複数の感知増幅器グループとを含む。列選択回路は列アドレスが４Ｎ（Ｎは１又はそれより大きい常数）に整列されたかの可否により列を可変的に選択する。例えば、列選択回路は列アドレスが４Ｎに整列される時列アドレスの列を選択し、列アドレスが４Ｎに整列されない時上位列アドレスの列を選択する。【選択図】図６
2004311009.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルと連結された複数の列と、
列アドレスに応答して前記複数の列のうち一部を選択する列選択回路と、
前記列選択回路により選択された列に連結された複数の感知増幅器グループとを含み、
前記列選択回路は前記列アドレスが４Ｎ（Ｎは１又はそれより大きい常数）に整列されたかの可否により前記列を可変的に選択することを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記列選択回路は前記列アドレスが４Ｎに整列される時前記列アドレスの列を選択し、前記列アドレスが４Ｎに整列されない時上位列アドレスの列を選択することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記列選択回路は、
第１列選択信号と第２列選択信号とに応答して前記列のうち一部を選択するゲート回路と、
前記列アドレスのうち第１列アドレスに応答して前記第１列選択信号を発生するデコーダと、
前記列アドレスのうち第２列アドレスにより前記列アドレスが４Ｎに整列されたかの可否を判別する手段とを含み、
前記判別手段は前記ゲート回路が前記列アドレスの列と上位列アドレスの列のうち一つの列を選択するように前記第２列選択信号を発生することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第２列アドレスは前記列アドレスのうち少なくとも二つの最下位ビットを含むことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記列は前記複数の感知増幅器グループにそれぞれ対応する複数の列グループに区分され、前記ゲート回路は前記複数の列グループにそれぞれ対応する複数の列ゲートユニットを含むことを特徴とする請求項３に記載の不揮発性半導体メモリ装置。
【請求項６】
前記複数の列ゲートユニットのそれぞれは、
前記列アドレスが４Ｎに整列される時前記第１及び第２列選択信号に応答して対応する列グループの列のうち第１列を選択する手段と、
前記列アドレスが４Ｎに整列されない時前記第１及び第２列選択信号に応答して対応する列グループの列のうち第２列を選択する手段とを含み、
前記第１列は前記列アドレスに対応し、前記第２列は上位列アドレスに対応することを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
前記複数の列グループのそれぞれは第１乃至第４列を含み、前記第１列選択信号は四つの列選択信号を含み、前記第２列選択信号は二つの列選択信号を含むことを特徴とする請求項５に記載の不揮発性半導体メモリ装置。
【請求項８】
前記複数の列ゲートユニットのそれぞれは、
前記第１列と対応する感知増幅器グループの感知増幅器との間に直列連結された第１及び第２トランジスタと、
前記第２列と前記感知増幅器との間に直列連結された第３及び第４トランジスタと、
前記第３列と前記感知増幅器との間に直列連結された第５及び第６トランジスタと、
前記第４列と前記感知増幅器との間に直列連結された第７及び第８トランジスタと、
前記第２列と前記感知増幅器との間に直列連結された第９及び第１０トランジスタと、
前記第３列と前記感知増幅器との間に直列連結された第１１及び第１２トランジスタと、
前記第４列と前記感知増幅器との間に直列連結された第１３及び第１４トランジスタとを含むことを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記第１及び第９トランジスタは前記第１列選択信号中一番目列選択信号で制御され、前記第３及び第１１トランジスタは前記第１列選択信号中二番目列選択信号で制御され、前記第５及び第１３トランジスタは前記第１列選択信号中三番目列選択信号で制御され、前記第７トランジスタは前記第１列選択信号中四番目列選択信号で制御され、
前記第２，第４，第６および第８トランジスタは前記第２列選択信号中一つにより制御され、前記第１０，第１２および第１４トランジスタは前記第２列選択信号中他の一つにより制御されることを特徴とする請求項８に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記第２列選択信号中一つの列選択信号は前記列アドレスが４Ｎに整列される時活性化されることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記第２列選択信号中他の一つの列選択信号は前記列アドレスが４Ｎに整列されない時活性化されることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１２】
所定のバースト長さのバースト読み出し動作を遂行する不揮発性半導体メモリ装置において、
それぞれが複数のローカルビットラインを含む複数のセクタと、
複数のグローバルビットラインと、
列アドレスのうち第１列アドレスにより、前記セクタのうち一つを選択し選択されたセクタのローカルビットラインのうち一部を前記グローバルビットラインにそれぞれ連結する第１列選択回路と、
それぞれが複数の感知増幅器を含み、前記バースト長さに対応する複数の数設けられる感知増幅器グループと、
前記複数の感知増幅器グループを選択するための前記列アドレスのうち第２列アドレスが４Ｎに整列されたかの可否により前記複数のグローバルビットラインを可変的に選択する第２列選択回路とを含み、
前記列アドレスが４Ｎに整列されない時、前記第２列選択回路は、前記第２列アドレスの感知増幅器グループ及び上位感知増幅器グループを前記列アドレスのグローバルビットラインに連結し、残りの下位感知増幅器グループを上位列アドレスのグローバルビットラインに連結することを特徴とする不揮発性半導体メモリ装置。
【請求項１３】
前記列アドレスが４Ｎに整列される時、前記第２列選択回路は、前記複数の感知増幅器グループを前記列アドレスのグローバルビットラインに連結することを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１４】
前記第２列アドレスは前記列アドレスのうち少なくとも二つの最下位ビットを含むことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１５】
前記第１列アドレスのうち一部に応答して列選択信号を発生する第１デコーダと、
前記セクタにそれぞれ対応し、それぞれが前記列選択信号に応答して対応するセクタのローカルビットラインのうち一部を選択する複数の第１列ゲートユニットと、
前記第１列アドレスのうち残りに応答してセクタ選択信号を発生する第２デコーダと、
前記セクタにそれぞれ対応し、それぞれが対応する第１列ゲートユニットにより選択されたローカルビットラインを前記グローバルビットラインにそれぞれ連結する複数のセクタ選択器とを含むことを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１６】
前記第２列選択回路は、
第１列選択信号と第２列選択信号に応答して前記グローバルビットラインのうち一部を選択する列ゲート回路と、
前記第２列アドレスのうち一部に応答して前記第１列選択信号を発生するデコーダと、
前記第２列アドレスのうち残りに基づいて、前記列アドレスが４Ｎに整列されたかの可否を判別する手段とを含み、
前記判別手段は前記第２列ゲート回路が前記列アドレスのグローバルビットラインと上位列アドレスのグローバルビットラインのうち一つのグローバルビットラインを選択するように前記第２列選択信号を発生することを特徴とする請求項１２に記載の不揮発性半導体メモリ装置。
【請求項１７】
前記グローバルビットラインは前記複数の感知増幅器グループにそれぞれ対応する複数のグループに区分され、前記第２列ゲート回路はグローバルビットラインのグループにそれぞれ対応する複数の列ゲートユニットを含むことを特徴とする請求項１６に記載の不揮発性半導体メモリ装置。
【請求項１８】
前記複数の列ゲートユニットのそれぞれは、
前記列アドレスが４Ｎに整列された時前記第１及び第２列選択信号に応答して対応するグループのグローバルビットラインのうち第１グローバルビットラインを選択する手段と、
前記列アドレスが４Ｎに整列されない時前記第１及び第２列選択信号に応答して対応するグループのグローバルビットラインのうち第２グローバルビットラインを選択する手段とを含み、
前記第１グローバルビットラインは前記列アドレスに対応し、前記第２グローバルビットラインは上位列アドレスに対応することを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項１９】
グローバルビットラインのグループのそれぞれは第１乃至第４グローバルビットラインを含み、前記第１列選択信号は四つの列選択信号を含み、前記第２列選択信号は二つの列選択信号を含むことを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２０】
グローバルビットラインの第１グローバルビットラインを選択する手段は、
前記第１グローバルビットラインと対応する感知増幅器グループの感知増幅器との間に直列連結された第１及び第２トランジスタと、
前記第２グローバルビットラインと前記感知増幅器との間に直列連結された第３及び第４トランジスタと、
前記第３グローバルビットラインと前記感知増幅器との間に直列連結された第５及び第６トランジスタと、
前記第４グローバルビットラインと前記感知増幅器との間に直列連結された第７及び第８トランジスタとを含み、
前記第１，第３，第５および第７トランジスタは前記第１列選択信号によりそれぞれ制御され、前記第２，第４，第６および第８トランジスタは前記第２列選択信号中一つにより制御されることを特徴とする請求項１９に記載の不揮発性半導体メモリ装置。
【請求項２１】
前記第２列選択信号中一つの列選択信号は前記列アドレスが４Ｎに整列される時活性化されることを特徴とする請求項２０に記載の不揮発性半導体メモリ装置。
【請求項２２】
グローバルビットラインの第２グローバルビットラインを選択する手段は、
前記第２グローバルビットラインと前記感知増幅器との間に直列連結された第９及び第１０トランジスタと、
前記第３グローバルビットラインと前記感知増幅器との間に直列連結された第１１及び第１２トランジスタと、
前記第４グローバルビットラインと前記感知増幅器との間に直列連結された第１３及び第１４トランジスタとを含み、
前記第９，第１１および第１３トランジスタは前記第１列選択信号中一番目，二番目および三番目列選択信号によりそれぞれ制御され、前記第１０，第１２および第１４トランジスタは前記第２列選択信号中他の一つにより制御されることを特徴とする請求項２０に記載の不揮発性半導体メモリ装置。
【請求項２３】
前記第２列選択信号中他の一つの列選択信号は前記列アドレスが４Ｎに整列されない時活性化されることを特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
複数のビットラインと連結されるメモリセルを含むセクタと、
前記ビットラインと連結され、第１列選択信号と第２列選択信号とを入力とする複数のゲート回路と、
前記ゲート回路にそれぞれ連結され、それぞれが複数の単位感知増幅器から構成される感知増幅器グループとを含み、
前記ゲート回路は前記第１列選択信号により共通に制御され、前記第２列選択信号によりそれぞれ制御されることを特徴とするフラッシュメモリ装置。
【請求項２５】
前記ゲート回路のそれぞれは複数のゲートユニットを含むことを特徴とする請求項２４に記載のフラッシュメモリ装置。
【請求項２６】
前記ゲートユニットは前記第１列選択信号を入力とする第１スイッチと前記第２列選択信号を入力とする第２スイッチとを含み、前記第１及び第２スイッチは直列連結されることを特徴とする請求項２５に記載のフラッシュメモリ装置。
【請求項２７】
前記ゲートユニットのそれぞれは対応するビットラインと対応する単位感知増幅器の間に形成される第１電流通路と第２電流通路とを含み、前記第１電流通路は前記第２電流通路と並列に連結されることを特徴とする請求項２５に記載のフラッシュメモリ装置。
【請求項２８】
前記ゲートユニットのそれぞれは対応するビットラインと対応する単位感知増幅器との間に位置した少なくとも一つの並列電流通路を含むことを特徴とする請求項２５に記載のフラッシュメモリ装置。
【請求項２９】
列アドレスをデコーディングして前記第１列選択信号を発生するデコーダと、
前記列アドレスが４Ｎに整列されたかの可否を判別して前記第２列選択信号を発生する手段とを付加的に含むことを特徴とする請求項２４に記載のフラッシュメモリ装置。
【請求項３０】
前記第１及び第２電流通路のそれぞれは第１及び第２ＮＭＯＳトランジスタから構成され、前記第１ＮＭＯＳトランジスタは対応する第１列選択信号により制御され、前記第２ＮＭＯＳトランジスタは対応する第２列選択信号により制御されることを特徴とする請求項２７に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであり、より詳しくは連続的なバースト読み出し動作（ｃｏｎｔｉｎｕｏｕｓ  ｂｕｒｓｔ  ｒｅａｄ  ｏｐｅｒａｔｉｏｎ）を支援するフラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
電子分野で商業的な成功を得たメモリ装置はフラッシュメモリ装置である。フラッシュメモリ装置の商業的な成功は電源なしで長時間にかけてデータを貯蔵するフラッシュメモリ装置の能力に部分的に起因する。それに、フラッシュメモリ装置は電子装置に実装された後最終使用者（ｅｎｄ  ｕｓｅｒ）により消去及びプログラムすることができる。そうした機能性は、特にセルラ電話機（ｃｅｌｌｕｌａｒ  ｔｅｌｅｐｈｏｎｅｓ）、ＰＤＡ（ｐｅｒｓｏｎａｌ  ｄｉｇｉｔａｌ  ａｓｓｉｓｔａｎｔ）、そしてコンピュータＢＩＯＳ貯蔵装置（ｓｔｏｒａｇｅ）のような電子装置分野と、電源が一時的にオフするがプログラム機能が要求される他の分野で有用である。
【０００３】
フラッシュメモリ装置は異なる形態のメモリ装置の場合と類似してメモリトランジスタ又はセルのアレイから構成される。しかし、フラッシュメモリ装置は、メモリトランジスタの制御ゲートと基板領域との間にフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）を追加することによりメモリセルの不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｉｔｙ）を達成することができる。他のメモリ装置と同様に、メモリトランジスタは行と列で配列されてトランジスタのアレイを形成する。メモリ分野でよく知られたように、各行に属するメモリセルの制御ゲートは一連のワードラインに連結され、その結果各行のメモリセルは対応するワードラインを選択することによりアクセスされる。同様に、各列に属するセルのドレイン領域は一連のビットラインに連結され、その結果各列のセルは対応するビットラインを選択することによりアクセスされる。メモリセルのドレイン領域は共通ソースライン（ｃｏｍｍｏｎ  ｓｏｕｒｃｅ  ｌｉｎｅ）に連結される。幾つかのフラッシュメモリ装置において、メモリセルのアレイは個別的なトランジスタアレイを構成するセクタ（ｓｅｃｔｏｒｓ）に分離されてプログラム及び消去動作に柔軟性（ｆｌｅｘｉｂｉｌｉｔｙ）を提供する。
【０００４】
各メモリセルに貯蔵されたデータは、この分野でよく知られたように、二進データ値“１”又は“０”を示す。アレイ内の特定セルにプログラム、読み出し又は消去動作を遂行するため、多様な特定電圧がメモリセルの制御ゲート、ドレイン領域、そしてソース領域に印加される。こうした特定電圧をビットライン、ワードライン、そして共通ソースラインに印加することにより、ビットライン及びワードラインの交差領域にある個別メモリセルがプログラム又は読み出し動作のため選択される。
【０００５】
メモリセルをプログラムするために、メモリセルの制御ゲート及びドレイン領域には所定プログラム電圧（例えば、１０Ｖと５〜６Ｖ）が印加されソースは接地される。制御ゲートとドレイン領域の電圧によりホットエレクトロン（ｈｏｔ  ｅｌｅｃｔｒｏｎｓ）が生成されてフローティングゲート上に負の電荷を形成する。ホットエレクトロンはフローティングゲートに捕獲される。こうした電子伝達メカニズムは一般的にチャンネルホットエレクトロン（ｃｈａｎｎｅｌ  ｈｏｔ  ｅｌｅｃｔｒｏｎ）（ＣＨＥ）注入と呼ばれる。プログラム電圧が除去されても、フローティングゲート上の負の電荷は維持され、これはスレッショルド電圧を高める。スレッショルド電圧はメモリセルがプログラムされたか又はメモリセルがプログラムされなかったかの可否を決定するための読み出し動作の間使用される。
【０００６】
メモリセルは制御ゲートとドレイン領域に特定電圧（例えば、４．５Ｖと１Ｖ）を印加しソースを接地することにより読み出される。ビットライン電流又は電圧は感知増幅器により感知される。セルがプログラムされれば、スレッショルド電圧は相対的に高く、ビットライン電流は相対的に低い。反対に、セルが消去されれば、スレッショルド電圧は相対的に低く、ビットライン電流は相対的に高い。
【０００７】
プログラム動作とは違って、フラッシュメモリ装置はバルク単位に消去され、その結果メモリセクタ内の全てのメモリセルが同時に消去される。メモリセクタ全体を消去するための一つ方法はセクタの全てのワードラインとバルク領域に特定電圧（例えば、−１０と６Ｖ）を印加しメモリセルのドレイン領域と共通ソースラインとをフローティング状態に設定しておくことである。これによりＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を通じてフローティングゲートからソース領域に電子トンネリング（ｅｌｅｃｔｒｏｎ  ｔｕｎｎｅｌｉｎｇ）を起こし、その結果メモリセクタ内のメモリセルそれぞれのフローティングゲートから負の電荷が除去される。
【０００８】
一般に、読み出し動作はランダムアクセス機能のように遂行され、使用者は読み出そうとするメモリ装置のメモリアレイに特定アドレスを指定する。だが、メモリ装置にはバースト読み出しモード（ｂｕｒｓｔ  ｒｅａｄ  ｍｏｄｅ）を提供することができる。バースト読み出しモードはメモリアレイ全体のデータ又は特定ワードラインに連結されたメモリセルのデータを順次的に読み出し連続的なクロックサイクル（ｓｕｃｃｅｅｄｉｎｇ  ｃｌｏｃｋ  ｃｙｃｌｅｓ）の間使用者に読み出されたデータを出力する。このモードで、使用者はメモリ装置内で順次的にアドレスが生成されるのでアドレスを提供する必要がない。一般に、こうした機能は使用者がメモリ装置内の全てのデータ又は特定行に属するメモリセルのデータを出力することを願う時有用である。
【０００９】
バースト読み出しモードでは連続的に出力しようとするデータワードの数に対応する感知増幅器グループが必要である。バースト読み出し動作に必要な一般的な列ゲート構造を示す図１１を参照すると、四つのデータワードを出力しようとする場合、四つの感知増幅器グループ１０，１１，１２，１３と四つの列ゲート回路２０，２１，２２，２３が必要である。列ゲート回路２０〜２３は対応する列選択信号（Ｙｓｅｔ００〜Ｙｓｅｔ０３， Ｙｓｅｔ１０〜Ｙｓｅｔ１３， Ｙｓｅｔ２０〜Ｙｓｅｔ２３， Ｙｓｅｔ３０〜Ｙｓｅｔ３３に応答して列（又はビットライン）を選択する。
【００１０】
バースト読み出し動作の速度を高めるためバーストモードで読み出されるデータワードの数を増加させる場合、データワードの増加した数に比例して感知増幅器グループ及び列ゲート回路の数を増加させる必要がある。さらに、列ゲート回路が増加したことにより、それに比例して列選択信号のグループがやはり増加されなければならない。これは列選択信号を伝達する信号ラインの数が、増加したデータワード数に比例して増加することを意味する。例えば、四つのデータワードをバーストモードで読み出そうとする場合、各列ゲート回路には四つの列選択信号が印加されるので１６本の列選択信号ラインが必要である。八つのデータワードをバーストモードで読み出そうとする場合、３２本の列選択信号ラインが必要である。よって、図１１に示されたような列選択構造は、読み出されるデータワードの数の増大により、必要とするチップ領域が増大する。
【特許文献１】Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．６，３６２，６６１
【特許文献２】Ｕ．Ｓ．Ｐａｔｅｎｔ  Ｎｏ．６，４００，６０６
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は列選択ラインの数を減らすことができるフラッシュメモリ装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の特徴によると、不揮発性半導体メモリ装置は、それぞれが複数のメモリセルと連結された複数の列と、列アドレスに応答して複数の列のうち一部を選択する列選択回路と、この列選択回路により選択された列に連結された複数の感知増幅器グループとを含む。列選択回路は列アドレスが４Ｎ（Ｎは１又はそれより大きい常数）に整列されたかの可否により列を可変的に選択する。
【００１３】
望ましい形態として、列選択回路は列アドレスが４Ｎに整列される時列アドレスの列を選択し列アドレスが４Ｎに整列されない時上位列アドレスの列を選択する。
【００１４】
望ましい形態として、列選択回路は、第１列選択信号と第２列選択信号とに応答して列のうち一部を選択するゲート回路と、列アドレスのうち第１列アドレスに応答して第１列選択信号を発生するデコーダと、列アドレスのうち第２列アドレスにより列アドレスが４Ｎに整列されたかの可否を判別する手段とを含み、判別手段はゲート回路が列アドレスの列と上位列アドレスの列のうち一つの列を選択するように第２列選択信号を発生する。
【００１５】
望ましい形態として、第２列アドレスは列アドレスのうち少なくとも二つの最下位ビットを含む。
【００１６】
望ましい形態として、列は複数の感知増幅器グループにそれぞれ対応する複数の列グループに区分され、ゲート回路は複数の列グループにそれぞれ対応する複数の列ゲートユニットを含む。
【００１７】
望ましい形態として、複数の列ゲートユニットのそれぞれは、列アドレスが４Ｎに整列される時第１及び第２列選択信号に応答して対応する列グループの列のうち第１列を選択する手段と、列アドレスが４Ｎに整列されない時第１及び第２列選択信号に応答して対応する列グループの列のうち第２列を選択する手段とを含み、第１列は列アドレスに対応し、第２列は上位列アドレスに対応する。
【００１８】
望ましい形態として、複数の列グループのそれぞれは第１乃至第４列を含み、第１列選択信号は四つの列選択信号を含み、第２列選択信号は二つの列選択信号を含む。
【００１９】
望ましい形態として、複数の列ゲートユニットのそれぞれは、第１列と対応する感知増幅器グループの感知増幅器との間に直列連結された第１及び第２トランジスタと、第２列と感知増幅器との間に直列連結された第３及び第４トランジスタと、第３列と感知増幅器との間に直列連結された第５及び第６トランジスタと、第４列と感知増幅器との間に直列連結された第７及び第８トランジスタと、第２列と感知増幅器との間に直列連結された第９及び第１０トランジスタと、第３列と感知増幅器との間に直列連結された第１１及び第１２トランジスタと、第４列と感知増幅器との間に直列連結された第１３及び第１４トランジスタとを含む。
【００２０】
望ましい形態として、第１及び第９トランジスタは第１列選択信号中一番目列選択信号で制御され、第３及び第１１トランジスタは第１列選択信号中二番目列選択信号で制御され、第５及び第１３トランジスタは第１列選択信号中三番目列選択信号で制御され、第７トランジスタは第１列選択信号中四番目列選択信号で制御され、第２，第４，第６および第８トランジスタは第２列選択信号中一つにより制御され、第１０，第１２および第１４トランジスタは第２列選択信号中他の一つにより制御される。
【００２１】
望ましい形態として、第２列選択信号中一つの列選択信号は列アドレスが４Ｎに整列される時活性化され、第２列選択信号中他の一つの列選択信号は列アドレスが４Ｎに整列されない時活性化される。
【００２２】
本発明の他の特徴によると、ＮＯＲフラッシュメモリ装置は、第１乃至第４ビットラインと、少なくとも一つの感知増幅器と、第１乃至第４ビットラインのうち一つを少なくとも一つの感知増幅器に連結する列ゲート回路とを含む。列ゲート回路は、第１ビットラインと感知増幅器との間に直列連結され、第１及び第２制御信号ＹＡ０，ＹＢ０によりそれぞれ制御される第１及び第２トランジスタと、第２ビットラインと感知増幅器との間に直列連結され、第３制御信号ＹＡ１と第２制御信号ＹＢ０とによりそれぞれ制御される第３及び第４トランジスタと、第３ビットラインと感知増幅器との間に直列連結され、第４制御信号ＹＡ２と第２制御信号ＹＢ０とによりそれぞれ制御される第５及び第６トランジスタと、第４ビットラインと感知増幅器との間に直列連結され、第５制御信号ＹＡ３と第２制御信号ＹＢ０とによりそれぞれ制御される第７及び第８トランジスタと、第２ビットラインと感知増幅器との間に直列連結され、第１制御信号ＹＡ０と第６制御信号ＹＢ０Ｂとによりそれぞれ制御される第９及び第１０トランジスタと、 第３ビットラインと感知増幅器との間に直列連結され、第３制御信号ＹＡ１と第６制御信号ＹＢ０Ｂとによりそれぞれ制御される第１１及び第１２トランジスタと、第４ビットラインと感知増幅器との間に直列連結され、第４制御信号ＹＡ２と第６制御信号ＹＢ０Ｂとによりそれぞれ制御される第１３及び第１４トランジスタとを含む。ここで、第２制御信号ＹＢ０はビットラインを選択するための列アドレスが４Ｎに整列される時活性化され、第６制御信号ＹＢ０Ｂは列アドレスが４Ｎに整列されない時活性化される。
【発明の効果】
【００２３】
本発明の列ゲート回路の構造によると、バースト長さの増加に比例して列選択信号ラインの数が増加することを防止することができる。
【発明を実施するための最良の形態】
【００２４】
本発明の望ましい実施形態が参照図面に基づいて以下詳細に説明される。
【００２５】
本発明によるフラッシュメモリ装置は連続的なバースト読み出し動作を遂行するＮＯＲフラッシュメモリ装置（ＮＯＲ−ｔｙｐｅ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）である。だが、本発明の技術的思想がＮＯＲフラッシュメモリ装置に限定されないことはこの分野の通常の知識を習得した者には自明である。バースト長さ（ｂｕｒｓｔ  ｌｅｎｇｔｈ）を４と仮定して、以下本発明によるフラッシュメモリ装置が説明される。
【００２６】
図１は本発明の第１実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。
【００２７】
図１を参照すると、本発明によるフラッシュメモリ装置１００はデータ情報を貯蔵するためのメモリセルアレイ（ｍｅｍｏｒｙ  ｃｅｌｌ  ａｒｒａｙ）１１０を含み、このアレイ１１０には複数のビットラインＢＬｉ（ｉは０〜ｍ）が配列されている。図には示されないが、各ビットラインには複数の不揮発性メモリセル（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｃｅｌｌｓ）が連結されている。各不揮発性メモリセルはよく知られたフローティングゲートトランジスタ（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）を含む。列デコーダ回路（ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ）１２０は列アドレス（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ）が入力され選択信号を発生する。列ゲート回路（ｃｏｌｕｍｎ  ｇａｔｅ  ｃｉｒｃｕｉｔ）１３０（図には“Ｙ−Ｇａｔｅ”と表記される）は列デコーダ回路１２０からの選択信号に応答してビットラインＢＬ０〜ＢＬｍのうち一部を選択し、選択されたビットラインを感知増幅器回路（ｓｅｎｓｅ  ａｍｐｌｉｆｉｅｒ  ｃｉｒｃｕｉｔ）１４０（図には“ＳＡ”と表記される）に連結する。感知増幅器回路１４０は選択されたビットラインに連結されたメモリセルからデータを感知増幅する。感知されたデータはデータ出力回路（ｄａｔａ  ｏｕｔｐｕｔ  ｃｉｒｃｕｉｔ）１５０（図には“Ｄｏｕｔ”と表記される）を通じて外部に出力される。
【００２８】
ここで、列デコーダ回路１２０と列ゲート回路１３０は列アドレスに応答してビットラインのうち一部を選択するための列選択回路を構成する。
【００２９】
本発明のフラッシュメモリ装置は、前述したように、連続的なバースト読み出し動作を遂行する。バースト読み出し動作が遂行される時、外部から列アドレスを含んだ初期アドレスがフラッシュメモリ装置に入力される。単に一回の列アドレスの入力により四つのデータワードが連続的に出力され、これは次のように遂行される。例えば、バースト長さが４である場合、初期アドレスが入力され所定の読み出し時間中４−ワードデータ（例えば、Ｄ１，Ｄ２，Ｄ３，Ｄ４）が読み出される。このように読み出された４−ワードデータＤ１，Ｄ２，Ｄ３，Ｄ４はクロックに同期して外部に順次に出力される。４−ワードデータを一回に読み出すためには各データワードに対応する感知増幅器グループが必要とされる。例えば、一つのワードが１６であり、バースト長さが４である時、四つの感知増幅器グループ（例えば、ＳＡＧ０〜ＳＡＧ３）が必要であり、各感知増幅器グループは１６個の感知増幅器（例えば、ＳＡ０〜ＳＡ１５）から構成される。四つの感知増幅器グループからそれぞれ出力されるデータワードは、たとえ１つの列アドレス（例えば、Ｎ）のみが入力されても、外部で相異なる列アドレス（例えば、Ｎ，（Ｎ＋１），（Ｎ＋２）そして（Ｎ＋３）番目列アドレス）により指定されたものとみなされる。
【００３０】
感知増幅器グループは列アドレスのうち最下位ビットにより選択され、感知増幅器グループに連結されるビットラインは同一の列アドレスの上位ビットにより選択される。例えば、図２（Ａ）に示されるように、最下位ビット信号Ａ１Ａ０が“００”である時（又は列アドレスが４Ｎに整列された場合）、感知動作が遂行された後、感知増幅器グループＳＡＧ０〜ＳＡＧ３のうち一番目感知増幅器グループＳＡＧ０のデータが一番目に出力される。その次に、残りの感知増幅器グループＳＡＧ１〜ＳＡＧ３（これは“上位感知増幅器ブロック”と呼ばれる）のデータワードが順次に出力される。この場合、一番目感知増幅器グループＳＡＧ０のデータはＮ番目列アドレスに対応し、二番目感知増幅器グループのデータは（Ｎ＋１）番目列アドレスに対応し、三番目感知増幅器グループのデータは（Ｎ＋２）番目列アドレスに対応し、四番目感知増幅器グループのデータは（Ｎ＋３）番目列アドレスに対応する。こうした場合、四つのデータワードは正常に出力される。
【００３１】
最下位ビット信号Ａ１Ａ０が“０１”である時（又は列アドレスが４Ｎに整列されない場合）、感知増幅器グループＳＡＧ０〜ＳＡＧ３のうち二番目感知増幅器グループＳＡＧ１のデータが一番目に出力される。その次に、三番目、四番目そして一番目感知増幅器グループＳＡＧ２，ＳＡＧ３，ＳＡＧ０（ここで、ＳＡＧ２及びＳＡＧ３は上位感知増幅器ブロックと呼ばれ、ＳＡＧ０は下位感知増幅器ブロックと呼ばれる）のデータが順次に出力される。この場合、図２（Ｂ）に示されるように、二番目感知増幅器グループのデータはＮ番目列アドレスに対応し、三番目感知増幅器グループのデータは（Ｎ＋１）番目列アドレスに対応し、四番目感知増幅器グループのデータは（Ｎ＋２）番目列アドレスに対応する。だが、一番目感知増幅器グループのデータは（Ｎ＋３）番目列アドレスに対応するのではなく、（Ｎ−１）番目列アドレスに対応することになる。一番目感知増幅器グループのビットラインが残りのグループのビットラインを選択するための列アドレスを用いて選択されるので、一番目感知増幅器グループのデータは外部で（Ｎ−１）番目列アドレスにより読み出されたものと示される。従って、一番目感知増幅器グループが（Ｎ＋３）番目列アドレスのデータを読み出すためには、入力された列アドレス（Ｎ）より１程増加した上位アドレス（Ｎ＋１）のビットラインを選択しなければならない。こうした場合、四つのデータワードの出力が非正常であるので、ビットラインの選択動作が前述した場合とは違って制御されなければならず、これは詳細に後述される。
【００３２】
最下位ビット信号Ａ１Ａ０が“１０”である時（又は列アドレスが４Ｎに整列されない場合）、感知増幅器グループＳＡＧ０〜ＳＡＧ３のうち三番目感知増幅器グループＳＡＧ２のデータが一番目に出力される。その次に、四番目、一番目そして二番目感知増幅器グループＳＡＧ３，ＳＡＧ０，ＳＡＧ１（ＳＡＧ３は上位感知増幅器ブロックと呼ばれ、ＳＡＧ０及びＳＡＧ１は下位感知増幅器ブロックと呼ばれる）のデータが順次に出力される。この場合、図２（Ｃ）に示されるように、三番目感知増幅器グループのデータはＮ番目列アドレスに対応し、四番目感知増幅器グループのデータは（Ｎ＋１）番目列アドレスに対応する。だが、前述したことと同一の理由で一番目及び二番目感知増幅器グループのデータは（Ｎ＋２，Ｎ＋３）番目列アドレスに対応するのではなく、（Ｎ−１）番目列アドレスに対応することになる。従って、一番目及び二番目感知増幅器グループが（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータを読み出すためには、入力された列アドレス（Ｎ）より１程増加した上位アドレス（Ｎ＋１）のビットラインが選択されなければならない。こうした場合やはりビットラインの選択動作は一番目の場合とは違って制御されなければならず、これは詳細に後述される。
【００３３】
最下位ビット信号Ａ１Ａ０が“１１”である時、感知増幅器グループＳＡＧ０〜ＳＡＧ３のうち四番目感知増幅器グループＳＡＧ３のデータが一番目に出力される。その次に、一番目、二番目そして三番目感知増幅器グループＳＡＧ０，ＳＡＧ１，ＳＡＧ２（ここで、ＳＡＧ０，ＳＡＧ１及びＳＡＧ２は下位感知増幅器ブロックと呼ばれる）のデータが順次に出力される。この場合、図２（Ｄ）に示されるように、四番目感知増幅器グループのデータはＮ番目列アドレスに対応する。だが、前述したことと同一の理由で、一番目、二番目そして三番目感知増幅器グループのデータは（Ｎ＋１，Ｎ＋２，Ｎ＋３）番目列アドレスに対応するのではなく、（Ｎ−１）番目列アドレスに対応することになる。従って、一番目、二番目そして三番目感知増幅器グループが（Ｎ＋１），（Ｎ＋２）そして（Ｎ＋３）番目列アドレスのデータを読み出すためには、入力された列アドレス（Ｎ）より１程増加した上位アドレス（Ｎ＋１）のビットラインが選択されなければならない。こうした場合やはりビットラインの選択動作は一番目の場合とは違って制御されなければならなく、これは詳細に後述される。
【００３４】
図３は図１に示された列デコーダ回路１２０の望ましい実施形態を示すブロック図である。
【００３５】
図３を参照すると、本発明の望ましい実施形態による列デコーダ回路１２０はデコーダ１２２と判別回路（ｊｕｄｇｍｅｎｔ  ｃｉｒｃｕｉｔ）１２４を含む。デコーダ１２２は列アドレス信号Ａｎ，Ａｎ＋１をデコーディングして選択信号ＹＡ０〜ＹＡ３を発生する。判別回路１２４は列アドレス信号Ａ０，Ａ１が入力され、列アドレスが４Ｎ（Ｎは１又はそれより大きい常数）に整列されたかの可否を判別する。その理由は、図２（Ａ）乃至図２（Ｄ）で説明されたように、感知増幅器グループに連結されるビットラインが可変的に選択されなければならないからである。これは詳細に後述される。
【００３６】
ここで、列アドレス信号Ａ０，Ａ１は列アドレスの最下位ビット（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔｓ）である。
【００３７】
もし列アドレスが４Ｎに整列されれば（即ち、一番目感知増幅器グループＳＡＧ０のデータワードが一番目に出力される時）、判別回路１２４は選択信号ＹＢ０，ＹＢ１，ＹＢ２，ＹＢ３を活性化させ、選択信号ＹＢ０Ｂ，ＹＢ１Ｂ，ＹＢ２Ｂ，ＹＢ３Ｂを非活性化させる。列アドレスが４Ｎに整列されず二番目感知増幅器グループＳＡＧ１のデータワードが一番目に出力される場合、判別回路１２４は選択信号ＹＢ０Ｂ，ＹＢ１，ＹＢ２，ＹＢ３を活性化させ選択信号ＹＢ０，ＹＢ１Ｂ〜ＹＢ３Ｂを非活性化させる。列アドレスが４Ｎに整列されず三番目感知増幅器グループＳＡＧ２のデータワードが一番目に出力される場合、判別回路１２４は選択信号ＹＢ０Ｂ，ＹＢ１Ｂ，ＹＢ２，ＹＢ３を活性化させ選択信号ＹＢ０，ＹＢ１，ＹＢ２Ｂ，ＹＢ３Ｂを非活性化させる。さらに、列アドレスが４Ｎに整列されず四番目感知増幅器グループのデータワードが一番目に出力される場合、判別回路１２４は選択信号ＹＢ０Ｂ，ＹＢ１Ｂ，ＹＢ２Ｂ，ＹＢ３を活性化させ選択信号ＹＢ０，ＹＢ１，ＹＢ２，ＹＢ３Ｂを非活性化させる。
【００３８】
図４は図３に示されたデコーダ１２２の望ましい実施形態を示す回路図である。図４を参照すると、本発明のデコーダ１２２は列アドレス信号Ａｎ，Ａｎ＋１をデコーディングして選択信号ＹＡ０，ＹＡ１，ＹＡ２，ＹＡ３のうち一つを活性化させる。デコーダ１２２はインバータＩＮＶ１，ＩＮＶ２とＡＮＤゲートＧ１，Ｇ２，Ｇ３，Ｇ４を含む。ＡＮＤゲートＧ１はインバータＩＮＶ１，ＩＮＶ２の出力に応答して選択信号ＹＡ０を出力する。ＡＮＤゲートＧ２は列アドレス信号ＡｎとインバータＩＮＶ２の出力に応答して選択信号ＹＡ１を出力する。ＡＮＤゲートＧ３は列アドレス信号Ａｎ＋１とインバータＩＮＶ１の出力に応答して選択信号ＹＡ２を出力する。ＡＮＤゲートＧ４は列アドレス信号Ａｎ，Ａｎ＋１に応答して選択信号ＹＡ３を出力する。本発明によるデコーダ１２２が図に示された構成に限定されないことはこの分野の通常の知識を習得した者には自明である。
【００３９】
図５は図３に示された判別回路１２４の望ましい実施形態を示す回路図である。
【００４０】
図５を参照すると、本発明による判別回路１２４は最下位列アドレス信号Ａ０，Ａ１に応答して選択信号ＹＢ０、ＹＢ０Ｂ、ＹＢ１、ＹＢ１Ｂ、ＹＢ２，ＹＢ２Ｂ，ＹＢ３，ＹＢ３Ｂを出力する。判別回路１２４はＮＯＲゲートＧ５、ＮＡＮＤゲートＧ６、そしてインバータＩＮＶ３、ＩＮＶ４，ＩＮＶ５，ＩＮＶ６，ＩＮＶ７を含む。ＮＯＲゲートＧ５は列アドレス信号Ａ０，Ａ１に応答して選択信号ＹＢ０を出力し、インバータＩＮＶ４は選択信号ＹＢ０を反転させて反転された信号を選択信号ＹＢ０Ｂとして出力する。インバータＩＮＶ３は列アドレス信号Ａ１を反転させて選択信号ＹＢ１を出力し、インバータＩＮＶ５は選択信号ＹＢ１を反転させて反転された信号を選択信号ＹＢ１Ｂとして出力する。ＮＡＮＤゲートＧ６は列アドレス信号Ａ０，Ａ１に応答して選択信号ＹＢ２を出力し、インバータＩＮＶ６は選択信号ＹＢ２を反転させて反転された信号を選択信号ＹＢ２Ｂとして出力する。選択信号ＹＢ３は電源電圧に連結され、選択信号ＹＢ３，ＹＢ３Ｂは常にロジックハイレベルとロジックローレベルとを有する。
【００４１】
前述したように、列アドレス信号Ａ０，Ａ１はバースト長さに対応する感知増幅器グループを選択するためのものである。列アドレス信号Ａ１Ａ０が“００”である時一番目データワードの出力始め点として一番目感知増幅器グループが選択され、その結果選択信号ＹＢ０〜ＹＢ３がハイで活性化される。列アドレス信号Ａ１Ａ０が“０１”である時一番目データワードの出力始め点として二番目感知増幅器グループが選択され、その結果選択信号ＹＢ１〜ＹＢ３，ＹＢ０Ｂがハイで活性化される。 列アドレス信号Ａ１Ａ０が“１０”である時一番目データワードの出力始め点として三番目感知増幅器グループが選択され、その結果選択信号ＹＢ２，ＹＢ３，ＹＢ０Ｂ，ＹＢ１Ｂがハイで活性化される。列アドレス信号Ａ１Ａ０が“１１”である時一番目データワードの出力始め点として四番目感知増幅器グループが選択され、その結果選択信号ＹＢ３，ＹＢ０Ｂ，ＹＢ１Ｂ，ＹＢ２Ｂがハイで活性化される。
【００４２】
ここで、選択信号ＹＢ０，ＹＢ１，ＹＢ２又はＹＢ３の活性化は入力された列アドレスのビットラインが選択されることを意味する。こうした場合、一番目感知増幅器グループから四番目感知増幅器グループまで順次にデータワードが出力される。そうした順序で出力されたデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）そして（Ｎ＋３）番目列アドレスのデータワードとみなされる。選択信号ＹＢ０Ｂ、ＹＢ１Ｂ又はＹＢ２Ｂの活性化は入力された列アドレスの上位アドレスのビットラインが選択されることを意味する。例えば、選択信号ＹＢ０Ｂが活性化された場合、一番目感知増幅器グループに連結されるビットラインは入力された列アドレスの上位アドレスに対応し、残りの感知増幅器グループに連結されるビットラインは入力された列アドレスに対応する。選択信号ＹＢ０Ｂ，ＹＢ１Ｂが活性化された場合、一番目及び二番目感知増幅器グループに連結されるビットラインは入力された列アドレスの上位アドレスに対応し、残りの感知増幅器グループに連結されるビットラインは入力された列アドレスに対応する。
【００４３】
図６は図１に示された列ゲート回路１３０の望ましい実施形態を示す回路図である。
【００４４】
図６に示された列ゲート回路１３０はバースト長さが４であり、ビット構造が×１６という仮定下で設計されたものであり、本発明がこれに限定されないことはこの分野の通常の知識を習得した者には自明である。バースト長さが４である場合、四つの感知増幅器グループＳＡＧ０，ＳＡＧ１，ＳＡＧ２，ＳＡＧ３が必要であり、この感知増幅器グループＳＡＧ０，ＳＡＧ１，ＳＡＧ２，ＳＡＧ３のそれぞれは１６個の感知増幅器ＳＡ０〜ＳＡ１５から構成される。感知増幅器の例がＵ．Ｓ．Ｐａｔｅｎｔ  Ｎｏｓ．６，３６２，６６１及び６，４００，６０６に“ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲ  ＦＯＲ  ＵＳＥ  ＩＮ  Ａ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ”及び“ＳＥＮＳＥ  ＡＭＰＬＩＦＩＥＲ  ＣＩＲＣＵＩＴ  ＦＯＲ  ＵＳＥ  ＩＮ  Ａ  ＮＯＮＶＯＬＡＴＩＬＥ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ”という題目でそれぞれ掲載されており、リファレンスに含まれる。
【００４５】
続いて図６を参照すると、列ゲート回路１３０は感知増幅器グループＳＡＧ０〜ＳＡＧ３にそれぞれ対応する列ゲート１３１，１３２，１３３，１３４を含む。各列ゲートは対応する感知増幅器グループの感知増幅器にそれぞれ連結された複数の列ゲートユニットを含む。例えば、列ゲート１３１は１６個の列ゲートユニット１３１ ０〜１３１ １５を含む。列ゲート１３１〜１３４のそれぞれは選択信号に応答して６４本のビットラインのうち１６本のビットラインを選択し、選択されたビットラインを対応する感知増幅器にそれぞれ連結する。
【００４６】
例えば、列ゲート１３１は選択信号ＹＡ０〜ＹＡ３，ＹＢ０，ＹＢ０Ｂに応答してビットラインＢＬ０〜ＢＬ６３のうち１６本のビットラインを選択し、選択されたビットラインを一番目感知増幅器グループＳＡＧ０の対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。列ゲート１３２は選択信号ＹＡ０〜ＹＡ３，ＹＢ１，ＹＢ１Ｂに応答してビットラインＢＬ６４〜ＢＬ１２７のうち１６本のビットラインを選択し、選択されたビットラインを二番目感知増幅器グループＳＡＧ１の対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。列ゲート１３３は選択信号ＹＡ０〜ＹＡ３，ＹＢ２，ＹＢ２Ｂに応答してビットラインＢＬ１２８〜ＢＬ１９１のうち１６本のビットラインを選択し、選択されたビットラインを三番目感知増幅器グループＳＡＧ２の対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。列ゲート１３４は選択信号ＹＡ０〜ＹＡ３，ＹＢ３，ＹＢ３Ｂに応答してビットラインＢＬ１９２〜ＢＬ２５５のうち１６本のビットラインを選択し、選択されたビットラインを四番目感知増幅器グループＳＡＧ３の対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。
【００４７】
続いて図６を参照すると、列ゲート１３１に属する第１列ゲートユニット１３１ ０は１４個のＮＭＯＳトランジスタＴ１〜Ｔ１４を含む。ＮＭＯＳトランジスタＴ１，Ｔ２はビットラインＢＬ０と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＡ０，ＹＢ０によりそれぞれ制御され、ＮＭＯＳトランジスタＴ３，Ｔ４はビットラインＢＬ１と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＡ１，ＹＢ０によりそれぞれ制御される。ＮＭＯＳトランジスタＴ５，Ｔ６はビットラインＢＬ１と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＡ０，ＹＢ０Ｂによりそれぞれ制御され、ＮＭＯＳトランジスタＴ７，Ｔ８はビットラインＢＬ２と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＡ２，ＹＢ０によりそれぞれ制御される。ＮＭＯＳトランジスタＴ９，Ｔ１０はビットラインＢＬ２と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＡ１，ＹＢ０Ｂによりそれぞれ制御され、ＮＭＯＳトランジスタＴ１１，Ｔ１２はビットラインＢＬ３と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＡ３，ＹＢ０によりそれぞれ制御される。ＮＭＯＳトランジスタＴ１３，Ｔ１４はビットラインＢＬ３と感知増幅器ＳＡ０の間に直列連結され、選択信号ＹＡ２，ＹＢ０Ｂによりそれぞれ制御される。
【００４８】
残りの列ゲートユニット１３１ ２〜１３１ １５は第１列ゲートユニット１３１ ０と同一に構成され、それに対する説明は省略する。同様に、列ゲートそれぞれの列ゲートユニットも列ゲートユニット１３１ ０と同一に構成され、それに対する説明は省略する。図６で、説明の便宜上、各列ゲートユニットは同一の参照番号で表記される。
【００４９】
図で分かるように、選択信号ＹＡ０〜ＹＡ３は列ゲート１３１〜１３４それぞれの列ゲートユニットのＮＭＯＳトランジスタＴ１，Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１，Ｔ１３に共通に提供される。
【００５０】
この実施形態において、ＮＭＯＳトランジスタ Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ７，Ｔ８，Ｔ１１，Ｔ１２は列アドレスが４Ｎに整列された時ビットラインのうち一つ（現在入力された列アドレスに対応する）を選択する手段（又はスイッチ回路）を構成し、ＮＭＯＳトランジスタ Ｔ５，Ｔ６，Ｔ９，Ｔ１０，Ｔ１３，Ｔ１４は列アドレスが４Ｎに整列されない時ビットラインのうち一つ（現在入力された列アドレスの上位列アドレスに対応する）を選択する手段（又はスイッチ回路）を構成する。図６に示されたように、一つのビットライン（例えば、ＢＬ１）と一つの感知増幅器（例えば、ＳＡ０）との間には二つの電流通路（又は“並列電流通路”と称する）が提供される。各電流通路は２個のトランジスタ（例えば、（Ｔ３，Ｔ４）（Ｔ５、Ｔ６））から構成される。
【００５１】
以下、本発明の第１実施形態によるフラッシュメモリ装置の動作を参照図面に基づいて詳細に説明する。
【００５２】
バースト読み出し動作のための行及び列アドレスが入力されることにより、先ず行選択回路（図示せず）は行アドレスによりメモリセルアレイ１１０のワードラインを選択する。これと同時に、列デコーダ回路１２０は列アドレスに応答して列ゲート回路１３０を制御するための選択信号を発生する。より詳しく説明すると次の通りである。
【００５３】
図３に示されたように、デコーダ１２２は列アドレスの一部Ａｎ，Ａｎ＋１をデコーディングして選択信号ＹＡ０〜ＹＡ３のうち一つを活性化させる。例えば、選択信号ＹＡ０が活性化されたと仮定する。選択信号ＹＡ０が活性化されることにより、列ゲート回路１３０の各列ゲートユニットのＮＭＯＳトランジスタＴ１，Ｔ５がターンオンされる。これと同時に、判別回路１２４は列アドレスのうち最下位アドレス信号Ａ０，Ａ１に応答して現在入力された列アドレスが４Ｎに整列されたかの可否を判別する。前述したように、列アドレスが４Ｎに整列されたというのは一番目感知増幅器グループのデータワードが一番目に出力されることを意味する。判別回路１２４は判別結果により選択信号ＹＢ０〜ＹＢ３，ＹＢ０Ｂ〜ＹＢ３Ｂを出力する。
【００５４】
例えば、列アドレスが４Ｎに整列された時、判別回路１２４は選択信号ＹＢ０，ＹＢ１，ＹＢ２，ＹＢ３をハイで活性化させる。選択信号ＹＢ０，ＹＢ１，ＹＢ２，ＹＢ３が活性化されることにより、各列ゲートユニットのＮＭＯＳトランジスタＴ２，Ｔ４，Ｔ８，Ｔ１２がターンオンされる。従って、各列ゲートユニットは対応するビットラインのうち一番目ビットラインを選択する。即ち、ビットラインＢＬ０，ＢＬ４，…，ＢＬ６０が列ゲート１３１を通じて対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結される。残りの列ゲートも同一の方式でビットラインを選択する。選択されたビットラインは現在入力された列アドレスにより指定されたものである。
【００５５】
以後、感知増幅器グループＳＡＧ０〜ＳＡＧ３の感知増幅器ＳＡ０〜ＳＡ１５はよく知られた方式でデータを感知増幅する。感知増幅動作が完了すると、感知増幅器グループＳＡＧ０〜ＳＡＧ３により感知されたデータワードがこの順序で外部に出力される。この際、出力されるデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータワードとみなされる。
【００５６】
もし列アドレスが４Ｎに整列されない時、判別回路１２４は選択信号ＹＢ０，ＹＢ１，ＹＢ２，ＹＢ３のうち一部のみをハイに活性化させる。この際、非活性化された選択信号の相補信号が活性化されることになる。例えば、列アドレス信号Ａ１Ａ０が“０１”である時選択信号ＹＢ０Ｂ，ＹＢ１，ＹＢ２，ＹＢ３が活性化される。選択信号ＹＢ０Ｂ，ＹＢ１，ＹＢ２，ＹＢ３が活性化されることにより、一番目列ゲート１３１の各列ゲートユニットのＮＭＯＳトランジスタＴ６，Ｔ１０，Ｔ１４がターンオンされ、残りの列ゲート１３２〜１３４の各列ゲートユニットのＮＭＯＳトランジスタＴ２，Ｔ４，Ｔ８，Ｔ１２がターンオンされる。従って、第２乃至第４列ゲート１３２〜１３４の各列ゲートユニットは対応するビットラインのうち一番目ビットラインを選択するが、第１列ゲート１３１の各列ゲートユニットは二番目ビットラインを選択する。即ち、第２列ゲート１３２はビットラインＢＬ６４，ＢＬ６８，…，ＢＬ１２４を対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結し、第３列ゲート１３３はビットラインＢＬ１２８，ＢＬ１３２，…，ＢＬ１８８を対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結し、第４列ゲート１３４はビットラインＢＬ１９２，ＢＬ１９６，…，ＢＬ２５２を対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。これに対して、第１列ゲート１３１はビットラインＢＬ１，ＢＬ５，…，ＢＬ６１を感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。
【００５７】
ここで、第２乃至第４列ゲート１３２〜１３４は現在入力された列アドレス（例えば、Ｎ）のビットラインを選択するが、第１列ゲート１３１は入力された列アドレスの上位アドレス（例えば、Ｎ＋１）のビットラインを選択する。
【００５８】
以後、感知増幅器グループＳＡＧ０〜ＳＡＧ３の感知増幅器ＳＡ０〜ＳＡ１５はよく知られた方式でデータを感知増幅する。感知増幅動作が完了すると、感知増幅器グループＳＡＧ１，ＳＡＧ２，ＳＡＧ３，ＳＡＧ０により感知されたデータワードがこの順序で外部に出力される。この際、出力されるデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータワードとみなされる。
【００５９】
列アドレスが４Ｎに整列されない時、例えば列アドレス信号Ａ１Ａ０が“１０”及び“１１”である時、前述した場合と同一の方式で列選択動作が遂行される。例えば、列アドレス信号Ａ１Ａ０が“１０”である時、感知増幅器グループＳＡＧ２，ＳＡＧ３，ＳＡＧ０，ＳＡＧ１により感知されたデータワードがこの順序で外部に出力される。従って、第３及び第４列ゲートは現在入力された列アドレス（例えば、Ｎ）のビットラインを選択するが、第１及び第２列ゲートは入力された列アドレスの上位アドレス（例えば、Ｎ＋１）のビットラインを選択する。出力されるデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータワードとみなされる。同様に、列アドレス信号Ａ１Ａ０が“１１”である時、感知増幅器グループＳＡＧ３，ＳＡＧ０，ＳＡＧ１，ＳＡＧ２により感知されたデータワードがこの順序で外部に出力される。従って、第４列ゲートは現在入力された列アドレス（例えば、Ｎ）のビットラインを選択するが、第１乃至第３列ゲートは入力された列アドレスの上位アドレス（例えば、Ｎ＋１）のビットラインを選択する。出力されるデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータワードとみなされる。
【００６０】
前述したように、選択信号ＹＡ０〜ＹＡ３は列ゲート１３１〜１３４それぞれのＮＭＯＳトランジスタＴ１、Ｔ３，Ｔ５，Ｔ７，Ｔ９，Ｔ１１を共通に制御し、列ゲート１３１〜１３４それぞれのＮＭＯＳトランジスタＴ２，Ｔ４，Ｔ６，Ｔ８，Ｔ１０，Ｔ１２，Ｔ１４は対応する選択信号ＹＢｉ，ＹＢｉＢ（ｉ＝０〜３）により制御される。これは列ゲート回路１３０に選択信号を伝達するために４本の選択信号ラインＹＡ０〜ＹＡ３と８本の選択信号ライン ＹＢｉ，ＹＢｉＢ（ｉ＝０〜３）が必要であることを意味する。即ち、１２本の信号ラインが必要である。図１１に示された列ゲート構造では１６本の信号ラインが必要であるが、本発明による列ゲート構造では１２本の信号ラインですむ。即ち、４本、信号ラインが減少する。勿論、本発明による列ゲート構造により約３倍程度のパストランジスタが要求されるが、連続的に読み出そうとするデータワードの数が増加する場合大略５０％程度信号ラインの数を減らすことができる。
【００６１】
図７は本発明の第２実施形態によるフラッシュメモリ装置を示すブロック図である。
【００６２】
図７を参照すると、本発明によるフラッシュメモリ装置１０００はメモリセルアレイ１１００を含み、このアレイは複数のセクタ１１０１〜１１０４から構成される。セクタ１１０１〜１１０４のそれぞれは複数のローカルビットラインＢＬ０〜ＢＬｍを含み、図には示されないがローカルビットラインのそれぞれには複数の不揮発性メモリセルが連結される。第１列デコーダ回路（ｆｉｒｓｔ  ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ）１２００は列プリデコーダ回路（ｃｏｌｕｍｎ  ｐｒｅ−ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ）１３００からの第１列アドレス信号に応答してローカルビットラインを選択するための選択信号を発生する。第２列デコーダ回路（ｓｅｃｏｎｄ  ｃｏｌｕｍｎ  ｄｅｃｏｄｅｒ  ｃｉｒｃｕｉｔ）１４００は列プリデコーダ回路１３００からの第２列アドレス信号に応答してセクタを選択するための選択信号を発生する。
【００６３】
続いて図７を参照すると、第１列ゲートブロック１５００はセクタ１１０１〜１１０４にそれぞれ対応する列ゲート回路１５０１〜１５０４を含み、この列ゲート回路１５０１〜１５０４は第１列デコーダ回路１２００からの選択信号に応答して動作する。例えば、列ゲート回路１５０１は対応するセクタ１１０１のローカルビットラインＢＬ０〜ＢＬｍに連結され、第１列デコーダ回路１２００からの選択信号に応答してローカルビットラインＢＬ０〜ＢＬｍのうち一部を選択する。残りの列ゲート回路１５０２〜１５０４は列ゲート回路１５０１と同一の方式で動作する。セクタ選択ブロック１６００はセクタ１１０１〜１１０４（又は列ゲート回路）にそれぞれ対応する複数のセクタ選択回路１６０１〜１６０４を含み、このセクタ選択回路１６０１〜１６０４は第２列デコーダ回路１４００からの選択信号に応答して動作する。例えば、セクタ選択回路１６０１は対応する列ゲート回路１５０１により選択されたローカルビットラインをグローバルビットラインＧＢＬ０〜ＧＢＬｎにそれぞれ連結する。セクタのうちいずれか一つの選択されたローカルビットラインが対応するグローバルビットラインに連結されるようにセクタ選択回路のうちいずれか一つのみが活性化される。
【００６４】
続いて第３列デコーダ回路１７００は列プリデコーダ回路１３００からの第３列アドレス信号に応答して選択信号を発生する。第２列ゲートブロック１８００は第３列デコーダ回路１７００からの選択信号に応答してグローバルビットラインＧＢＬ０〜ＧＢＬｎのうち一部を選択し、選択されたグローバルビットラインを感知増幅器ブロック１９００に連結される。この第２列ゲートブロック１８００はバースト長さに対応する列ゲート回路を含む。例えば、バースト長さが４である時、第２列ゲートブロック１８００は四つの列ゲート回路１８０１，１８０２，１８０３，１８０４から構成される。同様に、感知増幅器ブロック１９００はバースト長さに対応する感知増幅器グループ１９０１，１９０２，１９０３，１９０４から構成される。各感知増幅器グループはビット構造に対応する感知増幅器から構成される。
【００６５】
ここで、第１列デコーダ回路１２００、第２列デコーダ回路１４００、第１列ゲートブロック１５００、そしてセクタ選択ブロック１６００は、セクタのうち一つを選択し選択されたセクタのローカルビットラインのうち一部をグローバルビットラインにそれぞれ連結する列選択回路を構成する。第３列デコーダ回路１７００と第２列ゲートブロック１８００は、列アドレスが４Ｎに整列されたかの可否によりグローバルビットラインを可変的に感知増幅器ブロック１９００に連結する列選択回路を構成する。
【００６６】
図８は一つのセクタと関連した図７の列ゲート回路及びセクタ選択回路を示す回路図である。説明の便宜上、セクタ１１０１が１０２４本のローカルビットラインＢＬ０〜ＢＬ１０２３を含むと仮定する。
【００６７】
列ゲート回路１５０１は第１列デコーダ回路１２００からの選択信号ＹＡ０〜ＹＡ３に応答してローカルビットラインＢＬ０〜ＢＬ１０２３のうち一部を選択する。列ゲート回路１５０１はグローバルビットラインＧＢＬ０〜ＧＢＬ２５５にそれぞれ対応する複数の列ゲートユニットＣＧＵ０〜ＣＧＵ２５５を含む。各列ゲートユニットは４個のＮＭＯＳトランジスタＴ１０，Ｔ１１，Ｔ１２，Ｔ１３から構成され、図に示されたように連結されている。各列ゲートユニットは選択信号ＹＡ０〜ＹＡ３に応答して４本のローカルビットラインのうち一つを選択する。例えば、列ゲートユニットＣＧＵ０は選択信号ＹＡ０〜ＹＡ３に応答してローカルビットラインＢＬ０〜ＢＬ３のうち一つを選択する。
【００６８】
セクタ選択回路１６０１はグローバルビットラインＧＢＬ０〜ＧＢＬ２５５（又は列ゲートユニット）のそれぞれに対応する複数のＮＭＯＳトランジスタＴ１４を含み、このＮＭＯＳトランジスタＴ１４は選択信号ＹＢ０により共通に制御される。従って、列ゲート回路１５０１により選択されたローカルビットラインはセクタ選択回路１６０１を通じてグローバルビットラインＧＢＬ０〜ＧＢＬ２５５にそれぞれ連結される。
【００６９】
残りのセクタ１１０２〜１１０４それぞれに対応する列ゲート回路及びセクタ選択回路は図８に示されたものと実質的に同一に構成され、それに対する説明は省略する。セクタ選択回路は単に一つのセクタのみが選択されるように、対応する選択信号によりそれぞれ活性化されるように構成される。この実施形態で列ゲート回路が選択信号ＹＡ０〜ＹＡ３により共通に制御されるが、列ゲート回路を異なる方式で制御できることはこの分野の通常の知識を習得した者には自明である。
【００７０】
図９は図７に示された第３列デコーダ回路１７００の望ましい実施形態を示すブロック図である。
【００７１】
図９を参照すると、本発明の望ましい実施形態による第３列デコーダ回路１７００はデコーダ１７１０と判別回路１７２０とを含む。デコーダ１７１０は列プリデコーダ回路１３００からの列アドレス信号Ａｎ，Ａｎ＋１をデコーディングして選択信号ＹＣ０〜ＹＣ３を発生する。判別回路１７２０は列プリデコーダ回路１３００から列アドレス信号Ａ０，Ａ１が入力され、この列アドレスが４Ｎ（Ｎは１又はそれより大きい常数）に整列されたかの可否を判別する。ここで、列アドレス信号Ａ０，Ａ１は列アドレスの最下位ビット（ｌｅａｓｔ  ｓｉｇｎｉｆｉｃａｎｔ  ｂｉｔｓ）である。
【００７２】
もし列アドレスが４Ｎに整列されると（即ち、図１０の一番目感知増幅器グループ１９０１のデータワードが一番目に出力される時）、判別回路１７２０は選択信号ＹＤ０，ＹＤ１，ＹＤ２，ＹＤ３を活性化させ選択信号ＹＤ０Ｂ，ＹＤ１Ｂ，ＹＤ２Ｂ，ＹＤ３Ｂを非活性化させる。列アドレスが４Ｎに整列されず二番目感知増幅器グループ１９０２のデータワードが一番目に出力される場合、判別回路１７２０は選択信号ＹＤ０Ｂ，ＹＤ１〜ＹＤ３を活性化させ選択信号ＹＤ０，ＹＤ１Ｂ〜ＹＤ３Ｂを非活性化させる。列アドレスが４Ｎに整列されず三番目感知増幅器グループ１９０３のデータワードが一番目に出力される場合、判別回路１７２０は選択信号ＹＤ０Ｂ，ＹＤ１Ｂ，ＹＤ２，ＹＤ３を活性化させ選択信号ＹＤ０，ＹＤ１，ＹＤ２Ｂ，ＹＤ３Ｂを非活性化させる。さらに、列アドレスが４Ｎに整列されず四番目感知増幅器グループ１９０４のデータワードが一番目に出力される場合、判別回路１７２０は選択信号ＹＤ０Ｂ，ＹＤ１Ｂ，ＹＤ２Ｂ，ＹＤ３を活性化させ選択信号ＹＤ０，ＹＤ１，ＹＤ２，ＹＤ３Ｂを非活性化させる。
【００７３】
図９のデコーダ１７１０及び判別回路１７２０は図４及び図５に示されたものと実質的に同一に構成され、それに対する説明は省略する。
【００７４】
図１０は図７に示された第２列ゲートブロック１８００の望ましい実施形態を示す回路図である。本発明において、バースト長さが４であり、ビット構造が×１６である場合、四つの感知増幅器グループ１９０１，１９０２，１９０３，１９０４が必要であり、感知増幅器グループ１９０１〜１９０４のそれぞれは１６個の感知増幅器ＳＡ０〜ＳＡ１５から構成される。
【００７５】
本発明の第２列ゲートブロック１８００は感知増幅器グループ１９０１〜１９０４にそれぞれ対応する列ゲート回路１８０１，１８０２，１８０３，１８０４を含む。各列ゲート回路は対応する感知増幅器グループの感知増幅器にそれぞれ連結された複数の列ゲートユニットを含む。例えば、列ゲート回路１８０１は１６個の列ゲートユニット１８０１ ０〜１８０１ １５を含む。この列ゲートユニット１８０１ ０〜１８０１ １５のそれぞれは選択信号に応答して６４本のグローバルビットラインのうち１６本のグローバルビットラインを選択し、選択されたグローバルビットラインを対応する感知増幅器にそれぞれ連結する。
【００７６】
例えば、列ゲート回路１８０１は選択信号ＹＣ０〜ＹＣ３，ＹＤ０，ＹＤ０Ｂに応答してグローバルビットラインＧＢＬ０〜ＧＢＬ６３のうち１６本のグローバルビットラインを選択し、選択されたグローバルビットラインを一番目感知増幅器ブロック１９０１の対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。列ゲート回路１８０２は選択信号ＹＣ０〜ＹＣ３，ＹＤ１，ＹＤ１Ｂに応答してグローバルビットラインＧＢＬ６４〜ＧＢＬ１２７のうち１６本のグローバルビットラインを選択し、選択されたグローバルビットラインを二番目感知増幅器ブロック１９０２の対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。列ゲート回路１８０３は選択信号ＹＣ０〜ＹＣ３、ＹＤ２、ＹＤ２Ｂに応答してグローバルビットラインＧＢＬ１２８〜ＧＢＬ１９１のうち１６本のグローバルビットラインを選択し、選択されたグローバルビットラインを三番目感知増幅器ブロック１９０３の対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。列ゲート回路１８０４は選択信号ＹＣ０〜ＹＣ３，ＹＤ３，ＹＤ３Ｂに応答してグローバルビットラインＧＢＬ１９２〜ＧＢＬ２５５のうち１６本のグローバルビットラインを選択し、選択されたグローバルビットラインを四番目感知増幅器ブロック１９０４の対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。
【００７７】
続いて図１０を参照すると、列ゲート回路１８０１に属する第１列ゲートユニット１８０１  ０は１４個のトランジスタＴ１５〜Ｔ２８を含む。ＮＭＯＳトランジスタＴ１５，Ｔ１６はグローバルビットラインＧＢＬ０と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＣ０，ＹＤ０によりそれぞれ制御され、ＮＭＯＳトランジスタＴ１７，Ｔ１８はグローバルビットラインＧＢＬ１と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＣ１，ＹＤ０によりそれぞれ制御される。ＮＭＯＳトランジスタＴ１９，Ｔ２０はグローバルビットラインＧＢＬ１と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＣ０，ＹＤ０Ｂによりそれぞれ制御され、ＮＭＯＳトランジスタＴ２１，Ｔ２２はグローバルビットラインＧＢＬ２と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＣ２，ＹＤ０によりそれぞれ制御される。ＮＭＯＳトランジスタＴ２３，Ｔ２４はグローバルビットラインＧＢＬ２と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＣ１，ＹＤ０Ｂによりそれぞれ制御され、ＮＭＯＳトランジスタＴ２５，Ｔ２６はグローバルビットラインＧＢＬ３と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＣ３，ＹＤ０によりそれぞれ制御される。ＮＭＯＳトランジスタＴ２７，Ｔ２８はグローバルビットラインＧＢＬ３と感知増幅器ＳＡ０との間に直列連結され、選択信号ＹＣ２，ＹＤ０Ｂによりそれぞれ制御される。
【００７８】
残りの列ゲートユニット１８０１ １〜１８０１ １５は第１列ゲートユニット１８０１ ０と同一に構成され、それに対する説明は省略する。同様に、残りの列ゲート回路１８０２〜１８０４それぞれの列ゲートユニットも列ゲートユニット１８０１ ０と同一に構成され、それに対する説明は省略する。図１０で、各列ゲートユニットは同一の参照番号で表記される。
【００７９】
図で分かるように、選択信号ＹＣ０〜ＹＣ３は列ゲート回路１８０１〜１８０４それぞれの列ゲートユニットのＮＭＯＳトランジスタＴ１５，Ｔ１７，Ｔ１９，Ｔ２１，Ｔ２３，Ｔ２５，Ｔ２７に共通に提供される。
【００８０】
この実施形態において、ＮＭＯＳトランジスタＴ１５，Ｔ１６，Ｔ１７，Ｔ１８，Ｔ２１，Ｔ２２，Ｔ２４，Ｔ２６は列アドレスが４Ｎに整列された時グローバルビットラインのうち一つ（現在入力された列アドレスに対応する）を選択する手段（又はスイッチ回路）を構成し、ＮＭＯＳトランジスタＴ１９，Ｔ２０，Ｔ２３，Ｔ２４，Ｔ２７，Ｔ２８は列アドレスが４Ｎに整列されない時グローバルビットラインのうち一つ（現在入力された列アドレスの上位列アドレスに対応する）を選択する手段（又はスイッチ回路）を構成する。
【００８１】
以下、本発明の第２実施形態によるフラッシュメモリ装置の動作を参照図面に基づいて詳細に説明する。
【００８２】
バースト読み出し動作のための行及び列アドレスが入力されることにより、先ず行選択回路（図示せず）は行アドレスによりメモリセルアレイ１１００のセクタのうち一つ（例えば、１１０１）を選択し、選択されたセクタのワードラインが活性化される。これと同時に、第１列デコーダ回路１２００は列プリデコーダ回路１３００からの列アドレスに応答して第１列ゲートブロック１５００を制御するための選択信号を発生する。第２列デコーダ回路１４００は列プリデコーダ回路１３００からの列アドレスに応答してセクタ選択ブロック１６００を制御するための選択信号を発生する。第３列デコーダ回路１７００は列プリデコーダ回路１３００からの列アドレスに応答して第２列ゲートブロック１８００を制御するための選択信号を発生する。より詳しく説明すると次の通りである。
【００８３】
選択されたセクタ１１０１の列ゲート回路１５０１は第１列デコーダ回路１２００からの選択信号ＹＡ０〜ＹＡ３に応答してセクタ１１０１のローカルビットラインＢＬ０〜ＢＬｍのうち一部を選択する。選択されたセクタ１１０１のセクタ選択回路１６０１は選択信号ＹＢ０に応答して選択されたローカルビットラインを対応するグローバルビットラインＧＢＬ０〜ＧＢＬｎにそれぞれ連結する。これと同時に、図９に示されたように、デコーダ１７１０は列アドレスの一部Ａｎ，Ａｎ＋１をデコーディングして選択信号ＹＣ０〜ＹＣ３のうち一つを活性化させる。例えば、選択信号ＹＣ０が活性化されると仮定する。選択信号ＹＣ０が活性化されることにより、第２列ゲートブロック１８００の列ゲート回路１８０１〜１８０４のＮＭＯＳトランジスタＴ１５，Ｔ１９がターンオンされる。これと同時に、判別回路１７２０は列アドレスのうち最下位アドレス信号Ａ０，Ａ１に応答して現在入力された列アドレスが４Ｎに整列されたかの可否を判別する。前述したように、列アドレスが４Ｎに整列されたことは一番目感知増幅器グループのデータワードが一番目に出力されることを意味する。判別回路１７２０は判別結果により選択信号ＹＤ０〜ＹＤ３，ＹＤ０Ｂ〜ＹＤ３Ｂを出力する。
【００８４】
例えば、列アドレスが４Ｎに整列された時、判別回路１７２０は選択信号ＹＤ０，ＹＤ１，ＹＤ２，ＹＤ３をハイで活性化させる。選択信号ＹＤ０，ＹＤ１，ＹＤ２，ＹＤ３が活性化されることにより、各列ゲートユニットのＮＭＯＳトランジスタＴ１６，Ｔ１８，Ｔ２２，Ｔ２６がターンオンされる。従って、各列ゲートユニットは対応するグローバルビットラインのうち一番目グローバルビットラインを選択する。例えば、列ゲート回路１８０１において、グローバルビットラインＧＢＬ０，ＧＢＬ４，…，ＧＢＬ６０が列ゲート回路１８０１を通じて対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結される。残りの列ゲート回路も同一の方式でグローバルビットラインを選択する。選択されたグローバルビットラインは現在入力された列アドレスにより指定されたものである。
【００８５】
以後、感知増幅器グループ１９０１〜１９０４の感知増幅器ＳＡ０〜ＳＡ１５はよく知られた方式でデータを感知増幅する。感知増幅動作が完了すれば、感知増幅器グループ１９０１〜１９０４により感知されたデータワードがこの順序で外部に出力される。この際、出力されるデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータワードとみなされる。
【００８６】
もし列アドレスが４Ｎに整列されない時、判別回路１７２０は選択信号ＹＤ０，ＹＤ１，ＹＤ２，ＹＤ３のうち一部のみをハイに活性化させる。この際、非活性化された選択信号の相補信号が活性化されるようになる。例えば、列アドレス信号Ａ１Ａ０が“０１”である時、選択信号ＹＤ０Ｂ，ＹＤ１，ＹＤ２，ＹＤ３が活性化される。選択信号ＹＤ０Ｂ，ＹＤ１，ＹＤ２，ＹＤ３が活性化されることにより、一番目列ゲート回路１８０１の各列ゲートユニットのＮＭＯＳトランジスタＴ２０，Ｔ２４，Ｔ２８がターンオンされ、残りの列ゲート回路１８０２〜１８０４の各列ゲートユニットのＮＭＯＳトランジスタＴ１６，Ｔ１８，Ｔ２２，Ｔ２６がターンオンされる。従って、第２乃至第４列ゲート回路１８０２〜１８０４の各列ゲートユニットは対応するグローバルビットラインのうち一番目グローバルビットラインを選択するが、第１列ゲート回路１８０１の各列ゲートユニットは二番目グローバルビットラインを選択する。即ち、第２列ゲート回路１８０２はグローバルビットラインＧＢＬ６４，ＧＢＬ６８，…，ＧＢＬ１２４を対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結し、第３列ゲート回路１８０３はグローバルビットラインＧＢＬ１２８，ＧＢＬ１３２，…，ＧＢＬ１８８を対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結し、第４列ゲート回路１８０４はグローバルビットラインＧＢＬ１９２，ＧＢＬ１９６，…，ＧＢＬ２５２を対応する感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。これに対して、第１列ゲート回路１８０１はグローバルビットラインＧＢＬ１，ＧＢＬ５，…，ＧＢＬ６１を感知増幅器ＳＡ０〜ＳＡ１５にそれぞれ連結する。
【００８７】
ここで、第２乃至第４列ゲート回路は現在入力された列アドレス（例えば、Ｎ）のグローバルビットラインを選択するが、第１列ゲート回路は入力された列アドレスの上位アドレス（例えば、Ｎ＋１）のグローバルビットラインを選択する。
【００８８】
以後、感知増幅器グループ１９０１〜１９０４の感知増幅器ＳＡ０〜ＳＡ１５はよく知られた方式でデータを感知増幅する。感知増幅動作が完了すれば、感知増幅器グループ１９０２，１９０３，１９０４，１９０１により感知されたデータワードがこの順序で外部に出力される。この際、出力されるデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータワードとみなされる。
【００８９】
列アドレスが４Ｎに整列されない時、例えば列アドレス信号Ａ１Ａ０が“１０”及び“１１”である時前述した場合と同一の方式で列選択動作が遂行される。例えば、列アドレス信号Ａ１Ａ０が“１０”である時、感知増幅器グループ１９０３，１９０４，１９０１，１９０２により感知されたデータワードがこの順序で外部に出力される。従って、第３及び第４列ゲート回路は現在入力された列アドレス（例えば、Ｎ）のグローバルビットラインを選択するが、第１及び第２列ゲート回路は入力された列アドレスの上位アドレス（例えば、Ｎ＋１）のグローバルビットラインを選択する。出力されるデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータワードとみなされる。同様に、列アドレス信号Ａ１Ａ０が“１１”である時、感知増幅器グループ１９０４，１９０１，１９０２，１９０３により感知されたデータワードがこの順序で外部に出力される。従って、第４列ゲート回路は現在入力された列アドレス（例えば、Ｎ）のグローバルビットラインを選択するが、第１乃至第３列ゲート回路は入力された列アドレスの上位アドレス（例えば、Ｎ＋１）のグローバルビットラインを選択する。出力されるデータワードは外部でＮ，（Ｎ＋１），（Ｎ＋２）及び（Ｎ＋３）番目列アドレスのデータワードとみなされる。
【００９０】
以上、本発明による回路の構成及び動作を詳述したが、これは例を挙げて説明しただけに過ぎず、本発明の技術的思想及び範囲を外れない範囲内で多様な変化及び変更が可能なことは勿論である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１実施形態によるフラッシュメモリ装置を概略的に示すブロック図である。
【図２（Ａ）】列アドレスが４Ｎに整列されたかの可否による感知増幅器ブロックのデータ出力順序を示す図である。
【図２（Ｂ）】列アドレスが４Ｎに整列されたかの可否による感知増幅器ブロックのデータ出力順序を示す図である。
【図２（Ｃ）】列アドレスが４Ｎに整列されたかの可否による感知増幅器ブロックのデータ出力順序を示す図である。
【図２（Ｄ）】列アドレスが４Ｎに整列されたかの可否による感知増幅器ブロックのデータ出力順序を示す図である。
【図３】図１に示された列デコーダ回路の望ましい実施形態を示すブロック図である。
【図４】図３に示されたデコーダの望ましい実施形態を示す回路図である。
【図５】図３に示された判別回路の望ましい実施形態を示す回路図である。
【図６】図１に示された列ゲート回路の望ましい実施形態を示す回路である。
【図７】本発明の第２実施形態によるフラッシュメモリ装置を示すブロック図である。
【図８】一つのセクタと関連した図７の列ゲート回路及びセクタ選択回路を示す回路図である。
【図９】図７に示された第３列デコーダ回路の望ましい実施形態を示すブロック図である。
【図１０】図７に示された第２列ゲートブロックの望ましい実施形態を示す回路図である。
【図１１】一般的な列ゲート回路を示す回路図である。
【符号の説明】
【００９２】
１００，１０００    メモリ装置
１１０，１１００    メモリセルアレイ
１２０，１２００，１３００，１４００，１７００    デコーダ回路
１３０    列ゲート回路
１５００，１８００    列ゲートブロック
１４０    感知増幅器回路
１９００    感知増幅器ブロック
１６００    セクタ選択ブロック
【図１】
2004311009.tif 000003
【図２（Ａ）】
2004311009.tif 000004
【図２（Ｂ）】
2004311009.tif 000005
【図２（Ｃ）】
2004311009.tif 000006
【図２（Ｄ）】
2004311009.tif 000007
【図３】
2004311009.tif 000008
【図４】
2004311009.tif 000009
【図５】
2004311009.tif 000010
【図６】
2004311009.tif 000011
【図７】
2004311009.tif 000012
【図８】
2004311009.tif 000013
【図９】
2004311009.tif 000014
【図１０】
2004311009.tif 000015
【図１１】
2004311009.tif 000016