(57)【要約】【課題】ＣＳＥのエントリ数の増大及びクロック周波数の増大に対してもＣＳＥのエントリの解放をスムースに行うことが可能な情報処理装置を提供する。【解決手段】情報処理装置は、命令実行後に命令格納装置４２のエントリの完了条件判定のサイクルの１サイクル前で、全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に解放可能なエントリの最大数分の内容のコピーを格納するレジスタ４３と、命令格納装置のエントリの完了条件判定のサイクルで、レジスタのエントリに格納されている命令の実行が完了したかを判定する完了条件判定部４４と、命令格納装置のエントリの中で完了判定部により完了したと判定されたエントリのみを解放するエントリ解放部４５とを備えている。【選択図】　　　図１
2004038805.tif 000002
【特許請求の範囲】
【請求項１】
命令を格納する複数のエントリを有する命令格納装置に対して、クロック信号のサイクルに応じて、前記命令をイン・オーダで前記複数のエントリに格納し、スーパースカラ方式のアウト・オブ・オーダーで前記命令を実行し、前記命令の実行が完了した後にイン・オーダーで前記命令格納装置のエントリを解放する装置において、
前記命令の実行後に前記命令格納装置のエントリの完了条件判定のサイクルの１サイクル前で、前記命令格納装置の全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に完了可能なエントリの最大数分の内容のコピーを格納するレジスタと、
前記命令格納装置のエントリの完了条件判定のサイクルで、前記レジスタのエントリに格納されている命令の実行が完了したかを判定する完了条件判定部と、
前記命令格納装置のエントリの中で前記完了判定部により完了したと判定されたエントリのみを解放するエントリ解放部とを備えたことを特徴とする、命令実行装置。
【請求項２】
前記エントリ解放部による前記命令格納装置のエントリの解放動作は、前記完了条件判定サイクルの次のサイクルで行うことを特徴とする、請求項１記載の命令実行装置。
【請求項３】
前記命令をイン・オーダで発行して前記命令格納装置に格納するデコータを更に備えていることを特徴とする、請求項１記載の命令実行装置。
【請求項４】
前記エントリ解放部は、前記完了判定部により完了したと判定されたエントリに関係する前記情報処理装置の他の資源の更新も行うことを特徴とする、請求項１記載の命令実行装置。
【請求項５】
前記レジスタは、前記命令格納装置に接続されたエントリ選択部と、該エントリ選択部により選択されたエントリの内容のコピーを格納するエントリ内容格納部を備え、
前記エントリ選択部は、前記命令の実行後に前記命令格納装置のエントリの完了条件判定のサイクルの１サイクル前で、前記命令格納装置の全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に完了可能なエントリの最大数より多い数のエントリを選択するものであり、
前記エントリ内容格納部は、前記エントリ選択部により選択されたエントリの中から、前記命令格納装置のエントリの完了条件判定のサイクルで、完了条件の判別が確定して解放することがわかっているエントリを除いたものの中から、完了条件の判別をするエントリの対象を選択してその内容のコピーを格納するものであることを特徴とする、請求項１記載の命令実行装置。
【請求項６】
前記エントリ選択部は、前記命令格納装置のエントリのうち前記完了条件判定のサイクルにおける実行順序の最も古いエントリの番号を示す出力ポインタの値に基づいて、前記最も古い順位の命令を格納しているエントリを決定し、決定されたエントリを先頭として、１サイクルで同時に完了可能なエントリの最大数より多い数のエントリを前記命令格納装置の全エントリから選択するものである、請求項５記載の命令実行装置。
【請求項７】
前記エントリ内容格納部は、前記完了条件判定のサイクルで解放されるエントリの数に基づいて、前記完了条件の判別をするエントリの対象を選択する第２エントリ選択部を備えていることを特徴とする、請求項６記載の命令実行装置。
【請求項８】
命令の実行完了により発生する完了信号と同時に送られてくる前記命令格納装置のエントリの番号を示す命令識別子と前記エントリ選択部により選択されたエントリの番号との一致の有無を検出し、一致したエントリ番号のエントリの中から、現サイクルで完了条件の判別が確定して完了することがわかっているエントリを除いたエントリの完了信号を示すフラグを出力する一致回路と、
前記エントリ選択部の出力と前記一致回路の出力との論理和をとる論理的ＯＲ回路とを備え、
前記論理的ＯＲ回路の出力を前記レジスタに格納するようにしたことを特徴とする、請求項５記載の命令実行装置。
【請求項９】
前記一致回路により不一致が検出されたエントリの完了信号を示すフラグは前記命令格納装置の該エントリ番号に対応するエントリにセットするようにしたことを特徴とする、請求項８記載の命令実行装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報処理装置における命令実行装置に関し、より詳しくは命令格納装置のエントリ数の増加を可能とすると共にクロック周波数の増加を可能にした命令実行装置に関する。
【０００２】
図１は、本発明の背景を説明する図である。図において、情報処理装置、即ちコンピュータのＣＰＵのコア部の概略構成が示されている。図において、ＣＰＵコア部は命令制御部１と、演算器・結果レジスタ２と、ファーストキャッシュ３と、セカンドキャッシュ４とを備えている。
【０００３】
本発明は、この命令制御部１に含まれる命令実行装置に関する。
【０００４】
【従来の技術】
図２は図１に示した従来の命令制御部１の概略構成を示すブロック図である。図において、２０１は命令フェッチ有効アドレス発生器（Ｉｎｓｔｒｕｃｔｉｏｎ　Ｆｅｔｃｈ　Ｅｆｆｅｃｔｉｖｅ　Ａｄｄｒｅｓｓ　Ｇｅｎｅｒａｔｏｒ）　ＩＦＥＡＧ）、２０２はブランチヒストリ（ＢＲＡＮＣＨ　ＨＩＳＴＯＲＹ）アドレス格納部、２０３はファーストキャッシュ内命令を格納するバッファストレージ（ＩＦＬＢＳ）、２０４はファーストキャッシュ内の命令をフェッチして格納する命令バッファ（ＩＢＵＦＦＥＲ）、２０５は図示例では４命令ＩＷ０，ＩＷ１，ＩＷ２，ＩＷ３を同時に受け入れてイン・オーダで発行するデコーダ、２０６はロード命令のアドレスを格納するリザベーション・ステーション・アドレス・レジスタ（ＲＳＡ）、２０７は有効アドレス発生器（ＥＡＧ）、２０８はファーストキャッシュ内オペランドを格納するバッファストレージ（ＯＰＬＢＳ）、２０９は固定小数点演算用のリザベーション・スレーション（ＲＳＥ）、２１０は固定小数点用の演算器、２１１は浮動小数点用のリザベーション・スレーション（ＲＳＦ）、２１２は浮動小数点用の演算器、２１２はロード・演算・分岐等の命令の実行結果のアドレスを格納する結果レジスタ、２１３は固定小数点用の結果アドレスバッファであるジェネラル・アップデート・バッファ（ＧＵＢ）、２１５は浮動小数点用の結果アドレスバッファであるフローティング・アドレス・バッファＦＵＢ）、２１４は固定小数点用のレジスタ（ＧＰＲ：Ｇｅｎｅｒａｌ　Ｐｕｒｐｏｓｅ　Ｒｅｇｉｓｔｅｒ）、２１５は浮動小数点用のレジスタ（ＦＰＲ：Ｆｌｏａｔｉｎｇ　Ｐｕｒｐｏｓｅ　Ｒｅｇｉｓｔｅｒ）、２１７は分岐命令リザベーション・ステーション（ＲＳＢＲ）、２１８は本発明に係わるコミットスタックエントリ（ＣＳＥ：コミット　Ｓｔａｃｋ　Ｅｎｔｒｙ）、２１９はネクストプログラムカウンタ（ＮＰＣ）やプログラムカウンタ（ＰＣ）等の更新可能なハードウェア資源である。
【０００５】
次に上記従来の命令制御部の動作の概略を説明する。
【０００６】
上記命令制御部１は、ＩＦＥＡＧ２０１やＢＲＡＮＣＨ　ＨＩＳＴＯＲＹ２０２からのアドレスをＩＦＬＢＳ２０３を経由して命令をＩＢＵＦＦＥＲ２０４に格納し、ＩＢＵＦＦＥＲ２０４からは、図示例では４命令ＩＷＲ０−ＩＷＲ３３が同時に発行される。発行デコーダ２０５はこれらの命令をイン・オーダで、例えばＩＷＲ０、ＩＷＲ１、ＩＷＲ２、ＩＷＲ３の順番に出力し、ＥＡＧ２０７，演算器２１０及び２１２等においてスーパースカラ方式のアウト・オブ・オーダーで命令の実行を行い、演算・フェッチ・分岐等の命令の実行の完了が確定してからイン・オーダーでＣＳＥ２１８のエントリを解放する。
【０００７】
即ち、ＣＳＥ２１８は，デコーダ２０５から出力される命令をイン・オーダでそのエントリに格納し、アウト・オブ・オーダによる命令の実行完了後に、イン・オーダでエントリを解放する命令格納装置である。以下の説明ではこの命令格納装置のことをＣＳＥと称する。ここで、イン・オーダの動作とは命令の発行順序に従う動作をいい、アウト・オブ・オーダの動作とは命令の発行順序に関係なく行われる動作をいう。
【０００８】
図３は従来の命令実行制御装置の概略構成を示すブロック図である。同図において、従来の命令実行制御装置は、命令をイン・オーダで発行するデコーダと、その命令をイン・オーダで格納し、命令のアウト・オブ・オーダでの実行の完了後にその命令をイン・オーダで出力するＣＳＥ３２と、ＣＳＥのどのエントリ内の命令の実行が完了するのかをＣＳＥ２の全エントリの中から選択するＣＳＥ選択部３３と、選択されたエントリの命令の実行が実際に完了するための条件を判別する完了条件判別部３４と、命令実行の完了に伴ってＣＰＵの資源の更新及びエントリの解放を行う資源及びエントリ解放部３５とを備えている。
【０００９】
ＣＳＥ選択部３３の動作と完了条件判別部３４の動作とはクロック信号の１サイクルの期間で行われる。
【００１０】
この従来の情報処理装置では、ＣＳＥの完了条件のサイクルでＣＳＥの全エントリの中から実行順序の最も古いエントリからはじめて、命令実行完了の対象となるＣＳＥのエントリを抜き出して、抜き出したエントリに格納されている命令の実行が完了したか否かを判別する完了条件の判別を行い、命令の実行が完了していると判別されるとイン・オーダでエントリを解放する、という処理を情報処理装置のクロック周波数の１サイクルで行っている。例えば、従来はＣＳＥのエントリ数は２４個であり、そこからＣＳＥ選択部３３により３個のエントリを選択してその中の命令の完了条件を判定する動作を１サイクルで行っていたが、ＣＳＥ３２のエントリ数がこれ以上増大すると、１サイクルで選択及び完了条件判定を行うことができなくなる。さらに、クロック周波数は益々高くなる傾向にあり、エントリの選択及び完了条件判定の動作を１サイクルで行うことを可能にするために何らかの工夫が必要になっている。
【００１１】
【発明が解決しようとする課題】
情報処理装置の性能の向上のために、ＣＳＥのエントリの数も１サイクルでエントリを同時に解放する数もクロック周波数も多くすることが要請されている。
しかし、全ＣＳＥのエントリから完了対象となり得るエントリを抜き出して、完了条件の判別を行い、エントリを解放する処理を完了条件の１サイクルのみで行うことはＣＳＥのエントリ数の増加と１サイクルでエントリを同時に解放する数と情報処理装置のクロック周波数を考慮すると非常に厳しいことになる。
【００１２】
すなわち、ＣＳＥのエントリ数が多くなればなるほど１サイクルで命令の実行が完了する対象となり得るエントリを抜き出すための回路規模は増加するという課題がある。
【００１３】
同様に、１サイクルでエントリを同時に解放する数が多くなるほど、エントリの数と同様に制御する回路の量と回路段数は増加していく傾向にあるという課題もある。
【００１４】
さらに、情報処理装置のクロック周波数を従来のものよりも高速化しなければならないことを考慮すると、命令実行の完了条件の判定の１サイクルのみで従来どおりの処理を行うことは非常に厳しいことになってくるという課題もある。
【００１５】
特に、イン・オーダで命令をＣＳＥに格納し、アウト・オブ・オーダ・で命令を実行してから、イン・オーダでＣＳＥのエントリを解放する場合に、ＣＳＥの全エントリについて完了条件の判定を行っているので、命令の実行完了が遅延すると、エントリの解放がスムースに行われず、この結果、ＣＳＥ２１８の全エントリが命令で一杯になり、デコーダ２０５から命令を発行することができなくなって、コンピュータの動作速度が低下するという課題がある。
【００１６】
したがって本発明の目的は、ＣＳＥのエントリ数より少ないエントリについて命令実行完了の判定をすることにより、ＣＳＥのエントリ数が増大しても、また、クロック周波数が増大しても、ＣＳＥのエントリの解放をスムースに行うことが可能な情報処理装置を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の態様により提供されるものは、命令の実行後に命令格納装置（即ち、ＣＳＥ）のエントリの完了条件判定のサイクルの１サイクル前で、命令格納装置の全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に完了可能なエントリの最大数分の内容のコピーを格納するレジスタと、命令格納装置のエントリの完了条件判定のサイクルで、レジスタのエントリに格納されている命令の実行が完了したかを判定する完了条件判定部と、命令格納装置のエントリの中で完了判定部により完了したと判定されたエントリのみを解放するエントリ解放部とを備えたことを特徴とする、命令実行装置である。
【００１８】
この第１の態様により、レジスタにはＣＳＥのエントリ数よりはるかに少ない数のエントリしかなく、その少ないエントリに格納されている命令の実行完了の判別をするだけで、ＣＳＥのエントリの解放を行うことが可能なので、ＣＳＥのエントリ数が増大しても高速クロック信号で動作可能になる。また、ＣＳＥのエントリ数が増大することで、従来よりＣＳＥの全エントリが命令で一杯になってデコーダから命令を発行できなくなる、という事態が発生する確率は低くなる。
【００１９】
しかし、上記第１の態様によれば、従来まで１サイクルで行っていたＣＳＥのエントリの完了の判別を２サイクルに分担することになり、従来よりも処理が遅れてしまうという問題がある。
【００２０】
これを解決するために、本発明の第２の態様によれば、上記第１の態様において、レジスタは、命令格納装置に接続されたエントリ選択部と、該エントリ選択部により選択されたエントリの内容のコピーを格納するエントリ内容格納部を備え、エントリ選択部は、命令の実行後に命令格納装置のエントリの完了条件判定のサイクルの１サイクル前で、命令格納装置の全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に完了可能なエントリの最大より多い数のエントリを選択するものであり、エントリ内容格納部は、エントリ選択部により選択されたエントリの中から、命令格納装置のエントリの完了条件判定のサイクルで、完了条件の判別が確定して解放することがわかっているエントリを除いたものの中から、完了条件の判別をするエントリの対象を選択してその内容のコピーを格納する。
【００２１】
この第２の態様によれば、ＣＳＥの全エントリから完了対象のエントリを選択するときに１サイクルで完了する可能性のある最大数のエントリより多いエントリを抜き出しておくので、ＣＳＥのエントリの完了条件の判別を毎サイクルで行うことが可能になる。この手段を用いると、レジスタには毎サイクルで実行順序の最も古い命令がエントリにセットされ、完了条件の判別をすることが可能となる。
【００２２】
本発明の第３の態様によれば、上記第２の態様において、命令の実行完了により発生する完了信号と同時に送られてくるＣＳＥのエントリの番号を示す命令識別子とエントリ選択部により選択されたエントリの番号との一致の有無を検出し、一致したエントリ番号のエントリの中から、現サイクルで完了条件の判別が確定して完了することがわかっているエントリを除いたエントリの完了信号を示すフラグを出力する一致回路と、エントリ選択部の出力と一致回路の出力との論理和をとる論理的ＯＲ回路とを備え、論理的ＯＲ回路の出力をレジスタに格納するようにした。
【００２３】
この第３の態様によれば、命令の実行完了により発生する完了信号と同時に送られてくるＣＳＥのエントリの番号を示す命令識別子からフラグを命令格納装置のエントリにセットするとともに、レジスタにもセットするので、次のサイクルでエントリの完了条件の判別をすることができ、命令格納装置のエントリにのみフラグをセットする場合と比べてエントリ内の命令の解放を速やかに行うことができる。
【００２４】
【発明の実施の形態】
図４はデコーダによりデコードされてきた命令を本発明の第１の実施の形態による命令実行制御装置内のレジスタにセットする処理の全体的な流れを示すブロック図である。同図において、本実施の形態による命令実行制御装置４１は命令格納装置（ＣＳＥ）４２と、レジスタ４３と完了条件判定部４４と、エントリ解放部４５とを備えている。
【００２５】
図の上側のＤ、Ｄ＋１、Ｄ＋２はデコード処理の３つの連続するサイクルを表しており、Ｊは完了条件判定のサイクルを表しており、Ｗはエントリの解放に伴う情報処理装置の資源の更新のサイクルを表している。命令実行のサイクルは図示を省略してある。
【００２６】
デコーダ４６によりデコードされた命令はイン・オーダで発行され、図示省略したサイクルで従来と同様に、スーパースカラ方式のアウト・オブ・オーダーで実行される。デコードされた命令はＤサイクルで一旦バッファメモリ４７に格納された後に、Ｄ＋１サイクルでＣＳＥ４２の複数のエントリの中の空いているエントリにイン・オーダで格納される。ＣＳＥ４２のエントリの数は例えば６４個である。
【００２７】
レジスタ４３には、命令の実行後にＣＳＥ４２のエントリの完了条件判定のサイクルＪの１サイクル前で、ＣＳＥ４２の全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に完了可能なエントリの最大数分の内容のコピーを格納する。１サイクルで同時に完了可能なエントリの最大数は、デコーダ４６から同時に発行される命令数に等しい。例えば、デコーダ４６から同時に発行される命令数が４であれば、１サイクルで同時に完了可能なエントリの最大数は４である。
【００２８】
完了条件判定部４４は、ＣＳＥ４２のエントリの完了条件判定のサイクルＪで、レジスタ４３のエントリに格納されている命令の実行が完了したかどうかを判定する。
【００２９】
エントリ解放部４５は、ＣＳＥ４２のエントリの中で完了判定部４４により完了したと判定されたエントリのみを解放する。
【００３０】
この第１の実施の形態によれば、ＣＳＥ４２の全エントリについて、命令が完了したかどうかを判定する必要がなくなり、レジスタ４３のエントリに格納されている命令の実行が完了したかどうかを判定するだけで、ＣＳＥ４２のエントリの解放を行うことが可能になる。したがって、クロック周波数が増大し、且つＣＳＥ４２のエントリ数が増大しても、ＣＳＥ４２のエントリの解放が滞ることなく行われ、デコーダ４６からの命令の発行を止めなければならない事態になる可能性は低くなり情報処理装置の処理速度の低下を防止することができる。
【００３１】
しかし、上記第１の実施の形態では、ＣＳＥ４２のエントリの完了条件判定のために、レジスタ４３に格納するサイクルＤ＋２と完了条件判定サイクルＪの２サイクルが必要になり、従来は毎サイクルでＣＳＥのエントリの完了条件を判定可能であったのと比較すると１サイクル分余計に必要になるという問題がある。
【００３２】
そこで、この問題を本発明の第２の実施の形態により解決した。
【００３３】
図５は本発明の第２の実施の形態による命令実行制御装置の構成を示すブロック図である。同図において、図４との相違は、レジスタ４３を第１エントリ選択部４３１とエントリ内容格納部４３２とで構成したことである。
【００３４】
第１エントリ選択部４３１は、命令の実行後にＣＳＥ４２のエントリの完了条件判定のサイクルの１サイクル前で、ＣＳＥ４２の全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に完了可能なエントリの最大より多い数のエントリを選択する。
【００３５】
エントリ内容格納部４３２は、第１エントリ選択部４３１により選択されたエントリの中から、ＣＳＥ４２のエントリの完了条件判定のサイクルで、完了条件の判定が確定して解放することがわかっているエントリを除いたものを選択し、完了条件の判定をするエントリの対象の内容のコピーを格納する。
【００３６】
図６は図５に示したＣＳＥ４２及びレジスタ４３の詳細な構成の一例を示す図である。同図において、ＣＳＥ４２は６４個のエントリＣＳＥ０〜ＣＳＥ６３を有している。レジスタ４３は、第１エントリ選択部４３１とエントリ内容格納部４３２を備えている。また、デコーダ４６から同時に発行される命令数は４であるとする。
【００３７】
第１エントリ選択部４３１は、ＣＳＥ４２の６４個のエントリに格納されている命令のうち、現サイクルにおいて実行順序の最も古い番号を示す出力ポインタ＜５：０＞を使って、１サイクルで同時に完了可能なエントリの最大数４より多い数である８個のエントリを選択する。ここで、＜５：０＞は０から６３までの６４個のエントリのそれぞれの番号を第０ビットから第５ビットまでの６ビットで表すことを意味する。
【００３８】
エントリ内容格納部４３２は、第１エントリ選択部４３１により選択されたエントリから、後に詳述するコミット数に応じて１サイクルで同時に完了可能なエントリの最大数４のエントリを選択する第２エントリ選択部４３３と、第２エントリ選択部４３３により選択されたエントリの内容のコピーを格納するサブレジスタ４３４とを備えている。
【００３９】
第１エントリ選択部４３１における８個のエントリの選択方法の一例として、出力ポインタは、出力ポインタ＜５：０＞、出力ポインタ＋１＜５：０＞、　・・・，出力ポインタ＋７＜５：０＞の８種類の値のグループを求めたものをそれぞれ毎サイクルでラッチにセットしておく。８種類のグループの一例は下記の表１通りである。
【００４０】
【表１】
2004038805.tif 000003
【００４１】
表１において、第１行のグループ０は６ビットの出力ポインタ＋０の下位３ビットが０００であるグループであり、第２行のグループは６ビットの出力ポインタ＋１の下位３ビットが００１であるグループである。第３行以降も同様に、６ビットの出力ポインタ＋ｎの下位３ビットが０１０，０１１、・・・等であるグループである。
【００４２】
この８グループからそれぞれ１つずつのＣＳＥを選択することになる。そのセレクト信号として、出力ポインタ＋０＜５：３＞、出力ポインタ＋１＜５：３＞、・・・、出力ポインタ＋７＜５：３＞といった８種類の値を使用する。ここで＜５：３＞とは６ビットの出力ポインタの上位３ビットを表す。即ち、以下の表２に示す値をセレクト信号として用いる。
【００４３】
【表２】
2004038805.tif 000004
【００４４】
例えば、出力ポインタの値が１０だとすると、グループ０のセレクト信号は１０＋７＝１７の上位３ビット、即ち、０１０００１の上位３ビットである０１０となり、グループ１のセレクト信号は１０＋６＝１６の上位３ビット、即ち０１００００の上位３ビットでやはり０１０となる。グループ２以降も同様である。
【００４５】
上記セレクト信号によって、エントリの番号は以下の表３のように選択される。
【００４６】
【表３】
2004038805.tif 000005
【００４７】
例えば、出力ポインタの値が１０の場合は上述のようにセレクト信号は０１０なので、グループ０からはエントリ番号１６が選ばれ、グループ１からはエントリ番号１７が選ばれる。
【００４８】
図７の（ａ）は、表３の中のグループ０について、セレクト信号が０００の場合から１１１の場合までのエントリ番号の選択回路である。図示のように、グループ０では、セレクト信号が０００の場合はエントリ番号０がフラグとして選択され、セレクト信号が００１の場合はエントリ番号８がフラグとして選択され、等々である。
【００４９】
図７の（ｂ）は、表３の中のグループ１について、セレクト信号が０００の場合から１１１の場合までのエントリ番号の選択回路である。図示のように、グループ１では、セレクト信号が０００の場合はエントリ番号１がフラグとして選択され、セレクト信号が００１の場合はエントリ番号９がフラグとして選択され、等々である。
【００５０】
表３のグループ２以降についても出力ポインタの値が１ずつ減少していくだけで同様に考えられるので図示を省略する。
【００５１】
次にこの選択された（１）から（８）のエントリ番号を実行順序の古い順番の番号（出力ポインタ＋０から出力ポインタ＋７）に並び替えるために、出力ポインタ＜２：０＞，出力ポインタ＋１＜２：０＞，・・・，ＯＵＴ＿ＰＴＲ＋７＜２：０＞といった８種類の値の下位３ビットをセレクト信号として使用して、以下の表４のように並び替える。
【００５２】
【表４】
2004038805.tif 000006
【００５３】
図８の（ａ）は出力ポインタ＋０＜２：０＞の場合の上記＜１＞に示されるグループを選択するための回路である。図示のように、出力ポインタ＋０の下位３ビットが０００から１１１の場合はそれぞれ、表３の（１）から（８）示されるエントリ番号が選択される。
【００５４】
図８の（ｂ）は出力ポインタ＋１＜２：０＞の場合の上記＜２＞を得るための回路である。図示のように、出力ポインタ＋１の下位３ビットが０００から１１１の場合はそれぞれ、表３の（１）から（８）示されるエントリ番号が選択される。
【００５５】
出力ポインタ＋２以降についても同じように、下位３ビットが０００から１１１の場合はそれぞれ、表３の（１）から（８）示されるエントリ番号が選択される。
【００５６】
以上により、第１エントリ選択部４３１の出力に、ＣＳＥ４２から選択した８個のエントリが得られる。
【００５７】
次にエントリ内容格納部４３２における第２エントリ選択部４３３により、エントリ選択部によって選択された８個のエントリから、次のサイクルで完了対象となる最大４個のエントリを選択する。
【００５８】
次のサイクルで完了対象となるエントリの数は、現サイクルでコミットした数、即ち、エントリ内の命令の実行が完了したエントリの数によって決まる。
【００５９】
図９はコミットした数を決定する回路の回路図である。図示のように、コミットした数は、サブレジスタ４３４の先頭のエントリＴＯＰが完了しなければ０個、ＴＯＰが完了して２ＮＤが完了しなければ１個、２ＮＤが完了して３ＲＤが完了しなければ２個、３ＲＤが完了して４ＴＨが完了しなければ３個、４ＴＨが完了すれば４個となる。これは、命令の実行がイン・オーダーで完了するためにＴＯＰがコミットしなければ２ＮＤ、３ＲＤ及び４ＴＨがコミットすることはないためである。同様に、２ＮＤがコミットしなければ３ＲＤ及び４ＴＨがコミットすることはなく、３ＲＤがコミットしなければ４ＴＨがコミットすることはないためである。
【００６０】
コミットした数をセレクト信号として第２エントリ選択部４３３（図６）により以下の表５のようにサブレジスタ４３４にセットするＣＳＥのエントリを選択する。
【００６１】
【表５】
2004038805.tif 000007
【００６２】
図１０は表５に示したようにしてサブレジスタ４３４にセットする第２エントリ選択部４３３の例である。表５及び図１０から分かるように、コミット数０の場合は、サブレジスタ４３４のエントリは完了しないため、前のサイクルと同じサイクルからコピーされ、コミット数が１つ増えると、１つのエントリが完了するために、次のエントリの内容がコピーされる。こうして、サブレジスタ４３４には実行順序の最も古いエントリから順番に４つのエントリの内容のコピーが格納される。
【００６３】
このようにして、第２エントリ選択部４３３により１サイクルで完了する可能性のある最大数４のエントリ数より多い８個のエントリを選択しておき、その選択されたエントリからコミット数に応じて４個のエントリを選択してサブレジスタ４３４のＴＯＰから４ＴＨの４つのエントリにセットする。サブレジスタ４３４にセットされたエントリのみが、完了条件判定サイクルで完了条件を判別する対象のエントリとなる。これにより、完了条件判定を毎サイクルに行うことが可能になる。
【００６４】
図１１は本発明の第３の実施の形態による命令実行制御装置の構成を示すブロック図である。同図において、図５と同一部分には同一参照番号を付してある。図５と異なるところは、本実施の形態では、完了信号生成部１１１と、一致回路１１２と、ＣＳＥ選択部１１３と論理的ＯＲ回路１１４とが設けられていること、及びＣＳＥ４２にはデコーダからのフラグが入力されないことである。
【００６５】
ＣＳＥのエントリに格納されていた命令による演算・フェッチ・分岐等の命令の実行が完了すると、完了信号生成部１１１にて完了信号が生成される。従来は、この完了信号を示すフラグをＣＳＥ４２の対応するエントリにのみ設定して次のサイクルでそのエントリの完了条件の判別をしていたが、本発明の第１及び第の実施の形態におけるように１サイクルで完了する可能性のある最大数４のエントリ数を持つレジスタ４３を設けた場合は、完了信号を示すフラグをＣＳＥ４２にのみ設定したのでは次のサイクルでエントリを完了することが出来なくなり、従来よりもエントリを完了するのが１サイクル遅くなってしまう。
【００６６】
そこで、本実施の形態では、命令実行の完了信号を示すフラグをＣＳＥ４２に設定するだけではなく、レジスタ４３にも設定するようにした。これにより、従来と同じく、完了信号が送られてきた次のサイクルでＣＳＥ４２の対応するエントリの完了条件の判別をすることが可能になる。
【００６７】
次に図１１の装置の動作を説明する。
【００６８】
それぞれの命令実行完了にはＣＳＥに命令実行完了と同時に送られてくる命令識別子（ＩＩＤ）がある。このＩＩＤはＣＳＥ４２の中のエントリ番号を表している。一致回路１１２はこのＩＩＤとＣＳＥ４２の現サイクルでの出力ポインタを最小値とする複数の出力ポインタとを比較して、一致する出力ポインタがあればその出力ポインタに対応するエントリを含んでＣＳＥ４２の全エントリから１サイクルで解放可能な最大数（図６の実施例では４個）より多い数（図６の例では８個）のエントリを選択した後に、図６で説明したのと同様にその選択したエントリからコミット数に応じて１サイクルで解放可能な最大数のエントリのフラグをＣＳＥ４２にセットするとともに、論理的ＯＲ回路１１４にも出力する。
【００６９】
上記照合の結果、出力ポインタがＩＩＤと不一致であれば、そのＩＩＤに対応するエントリは次サイクルでは完了条件の判別をしないので、サブレジスタ４３４にはフラグをセットせず、ＣＳＥ４２の対応するエントリにのみフラグをセットする。
【００７０】
ＣＳＥ選択部１１３の構成は図６における第１エントリ選択部４３１とエントリ内容格納部４３２内の第２エントリ選択部４３３を併せた構成と同じである。
【００７１】
論理的ＯＲ回路１１４はＣＳＥ選択部１１３の出力と一致回路の出力の論理的ＯＲをとってサブレジスタ４３４に格納する。
【００７２】
完了条件判定部４４及びエントリ解放部４５の動作は図６に示したものと同じなのでここでは説明を省略する。
【００７３】
図１２は図１１に示した命令実行制御装置の一部を詳細に示した回路図である。図示のように、ＣＳＥ選択部１１３は図６に示した装置の第１エントリ選択部４３１とエントリ内容格納部４３２内の第２エントリ選択部４３３とを合成したものと同じである。
【００７４】
一致回路１１２は照合回路１２１と第３エントリ選択部１２２とを備えている。照合回路１２１は後に詳述するように命令識別子ＩＩＤと出力ポインタとを照合して８個のエントリを選択する。第３エントリ選択部１２２は照合回路１２の出力からコミット数に基づいて４個のエントリを選択する。
【００７５】
一致回路１１２の出力とＣＳＥ選択部１１３の出力とは論理定ＯＲ回路１１４により論路的ＯＲをとって、サブレジスタ４３４に格納される。
【００７６】
より詳しく述べると、照合回路１２１では、６ビットのＩＩＤと、現サイクルの６ビットの出力ポインタ＜５：０＞、出力ポインタ＋１＜５：０＞、，・・・，出力ポインタ＋７＜５：０＞の８種類と全て照合する。もし、これらの出力ポインタの８種類のどれかとＩＩＤとが一致した場合は以下の表６のようになる。ここで８種類の出力ポインタと照合する理由は、現サイクルですでに完了条件の判別が確定していて解放するエントリが最大数の４であった場合でもサブレジスタ４３４に完了条件判別が確定していないエントリのフラグをセットすることができるからである。
【００７７】
【表６】
2004038805.tif 000008
【００７８】
図１３は図１２における照合回路１２１の一部の詳細な回路図である。図において、（ａ）は出力ポインタとＩＩＤを照合して上記表の（１）を導き出す回路である。図示の最上部の論理回路ではＩＩＤの第５ビット＜５＞と出力ポインタの第５ビット＜５＞とのＥＮＯＲ論理を出力する。つまり、一致したときに”１”を出力する。同様に第４〜第０ビットについて出力ポインタとＩＩＤを比較して一致した場合に”１”を出力する。これらすべてのＥＮＯＲ論理出力がすべて”１”のときに（１）は”１”となる。
【００７９】
（ｂ）は出力ポインタ＋１とＩＩＤを照合して上記表の（２）を導き出す回路である。図示の最上部の論理回路ではＩＩＤの第５ビット＜５＞と出力ポインタ＋１の第５ビット＜５＞とのＥＮＯＲ論理を出力する。つまり、一致したときに”１”を出力する。同様に第４〜第０ビットについて出力ポインタとＩＩＤを比較して一致した場合に”１”を出力する。これらすべてのＥＮＯＲ論理出力がすべて”１”のときに（１）は”１”となる。
【００８０】
他の出力ポインタについても、出力ポインタの値が１ずつ増加するだけで、同様の照合を行う。
【００８１】
次に、現サイクルでのコミットした数をセレクト信号として以下の表７のようにサブレジスタ４３４にフラグをセットするか否かを選択する。
【００８２】
【表７】
2004038805.tif 000009
【００８３】
この選択は図６における第２エントリ選択部４３３の動作と同じであり、図１０に示した回路における＜１＞から＜８＞を（１）から（８）に置き換えれば同様に実現できる。
【００８４】
以上によりＴＯＰから４ＴＨまで選択されたエントリと、ＣＳＥ４２の６４個のエントリからＣＳＥ選択部１１３により選択されたエントリとの論理的ＯＲをとることにより、ＣＳＥ４２のエントリに格納されていた演算・フェッチ・分岐等の命令の実行完了を示すフラグはその完了信号が送られてきたサイクルでサブレジスタ４３４にセットすることができ、次のサイクルには完了条件の判別をする対象のエントリになることが可能となる。命令実行の完了信号がＣＳＥ４２に送られてきたサイクルで、完了信号に伴うＩＩＤと出力ポインタの８種類との一致が成立しなかった場合、及びコミットした数によりサブレジスタ４３４にフラグをセットしない場合には、完了を示すフラグはＣＳＥ４２の対応するエントリのみにセットするだけとなる。
【００８５】
ＣＳＥ４２の全エントリを解放する信号が発生した場合は、ＣＳＥ４２の全エントリのバリッド信号をオフにして命令を完了させないようにする。この場合、サブレジスタ４３４に存在しているエントリも完了判定の対象としてはならないが、上記全エントリを解放する信号が発生した場合は、第１エントリ選択部４３１及びエントリ格納部４３２により既にサブレジスタ４３４にバリッド信号がオン状態のエントリが存在しており、このままではサブレジスタ４３４に存在しているエントリが完了判定の対象となってしまう。
【００８６】
これを避けるために、ＣＳＥ４２の全エントリを解放する信号が発生したサイクルで、サブレジスタ４３４内のエントリのバリッド信号をオフにしておく。
【００８７】
これにより、次のサイクルでサブレジスタ４３４のエントリの完了条件が判定されることはなくなる。
【００８８】
【発明の効果】
以上の説明から明らかなように、本発明によれば、命令実行完了条件の判定の１サイクルで処理している部分の回路設計を改善したことにより、ＣＳＥのエントリ数が増大しても、また、クロック周波数が増大しても、ＣＳＥのエントリの解放をスムースに行うことが可能な情報処理装置が提供される。
【図面の簡単な説明】
【図１】本発明の背景を説明する図である。
【図２】図１に示した従来の命令制御部１の概略構成を示すブロック図である。
【図３】従来の命令実行制御装置の概略構成を示すブロック図である。
【図４】デコーダによりデコードされてきた命令を本発明の第１の実施の形態による命令実行制御装置内のレジスタにセットする処理の全体的な流れを示すブロック図である。
【図５】本発明の第２の実施の形態による命令実行制御装置の構成を示すブロック図である。
【図６】図５に示したＣＳＥ及びレジスタの詳細な構成の一例を示す図である。
【図７】（ａ）は、表３の中のグループ０について、セレクト信号が０００の場合から１１１の場合までのエントリ番号の選択回路であり、（ｂ）は、表３の中のグループ１について、セレクト信号が０００の場合から１１１の場合までのエントリ番号の選択回路である。
【図８】（ａ）は出力ポインタ＋０＜２：０＞の場合の上記＜１＞に示されるグループを選択するための回路であり、（ｂ）は出力ポインタ＋１＜２：０＞の場合の上記＜２＞を得るための回路である。
【図９】コミットした数を決定する回路の回路図である。
【図１０】表５に示したようにしてサブレジスタにセットする第２エントリ選択部の例である。
【図１１】本発明の第３の実施の形態による命令実行制御装置の構成を示すブロック図である。
【図１２】図１１に示した命令実行制御装置の一部を詳細に示した回路図である。
【図１３】図１２における照合回路１２１の一部の詳細な回路図である。
【符号の説明】
４１…命令実行制御装置
４２…命令格納装置
４３…レジスタ
４４…完了条件判定部
４５…エントリ解放部
４６…デコーダ
４３１…第１エントリ選択部
４３２…エントリ内容格納部
４３３…第２エントリ選択部
４３４…サブレジスタ
１１１…完了信号生成部
１１２…一致回路
１１３…ＣＳＥ選択部
１１４…論理的ＯＲ回路
１２１…照合回路
【図１】
2004038805.tif 000010
【図２】
2004038805.tif 000011
【図３】
2004038805.tif 000012
【図４】
2004038805.tif 000013
【図５】
2004038805.tif 000014
【図６】
2004038805.tif 000015
【図７】
2004038805.tif 000016
【図８】
2004038805.tif 000017
【図９】
2004038805.tif 000018
【図１０】
2004038805.tif 000019
【図１１】
2004038805.tif 000020
【図１２】
2004038805.tif 000021
【図１３】
2004038805.tif 000022
【手続補正書】
【提出日】平成14年12月26日(2002.12.26)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
命令を格納する複数のエントリを有する命令格納装置に対して、クロック信号のサイクルに応じて、前記命令をイン・オーダで前記複数のエントリに格納し、スーパースカラ方式のアウト・オブ・オーダーで前記命令を実行し、前記命令の実行が完了した後にイン・オーダーで前記命令格納装置のエントリを解放する命令実行装置において、
前記命令の実行後に前記命令格納装置のエントリの完了条件判定のサイクルの１サイクル前で、前記命令格納装置の全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に完了可能なエントリの最大数分の内容のコピーを格納するレジスタと、
前記命令格納装置のエントリの完了条件判定のサイクルで、前記レジスタのエントリに格納されている命令の実行が完了したかを判定する完了条件判定部と、
前記命令格納装置のエントリの中で前記完了判定部により完了したと判定されたエントリのみを解放するエントリ解放部とを備えたことを特徴とする、命令実行装置。
【請求項２】
前記エントリ解放部による前記命令格納装置のエントリの解放動作は、前記完了条件判定サイクルの次のサイクルで行うことを特徴とする、請求項１記載の命令実行装置。
【請求項３】
前記命令をイン・オーダで発行して前記命令格納装置に格納するデコーダを更に備えていることを特徴とする、請求項１記載の命令実行装置。
【請求項４】
前記エントリ解放部は、前記完了条件判定部により完了したと判定されたエントリに関係する前記命令実行装置の他の資源の更新も行うことを特徴とする、請求項１記載の命令実行装置。
【請求項５】
前記レジスタは、前記命令格納装置に接続されたエントリ選択部と、該エントリ選択部により選択されたエントリの内容のコピーを格納するエントリ内容格納部を備え、
前記エントリ選択部は、前記命令の実行後に前記命令格納装置のエントリの完了条件判定のサイクルの１サイクル前で、前記命令格納装置の全エントリの中から、未解放の命令の中で最も古い順位の命令を格納しているエントリを先頭として、１サイクルで同時に完了可能なエントリの最大数より多い数のエントリを選択するものであり、
前記エントリ内容格納部は、前記エントリ選択部により選択されたエントリの中から、前記命令格納装置のエントリの完了条件判定のサイクルで、完了条件の判別が確定して解放することがわかっているエントリを除いたものの中から、完了条件の判別をするエントリの対象を選択してその内容のコピーを格納するものであることを特徴とする、請求項１記載の命令実行装置。
【請求項６】
前記エントリ選択部は、前記命令格納装置のエントリのうち前記完了条件判定のサイクルにおける実行順序の最も古いエントリの番号を示す出力ポインタの値に基づいて、前記最も古い順位の命令を格納しているエントリを決定し、決定されたエントリを先頭として、１サイクルで同時に完了可能なエントリの最大数より多い数のエントリを前記命令格納装置の全エントリから選択するものである、請求項５記載の命令実行装置。
【請求項７】
前記エントリ内容格納部は、前記完了条件判定のサイクルで解放されるエントリの数に基づいて、前記完了条件の判別をするエントリの対象を選択する第２エントリ選択部を備えていることを特徴とする、請求項６記載の命令実行装置。
【請求項８】
命令の実行完了により発生する完了信号と同時に送られてくる前記命令格納装置のエントリの番号を示す命令識別子と前記エントリ選択部により選択されたエントリの番号との一致の有無を検出し、一致したエントリ番号のエントリの中から、現サイクルで完了条件の判別が確定して完了することがわかっているエントリを除いたエントリの完了信号を示すフラグを出力する一致回路と、
前記エントリ選択部の出力と前記一致回路の出力との論理和をとる論理的ＯＲ回路とを備え、
前記論理的ＯＲ回路の出力を前記レジスタに格納するようにしたことを特徴とする、請求項５記載の命令実行装置。
【請求項９】
前記一致回路により不一致が検出されたエントリの完了信号を示すフラグは前記命令格納装置の該エントリ番号に対応するエントリにセットするようにしたことを特徴とする、請求項８記載の命令実行装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
【従来の技術】
図２は図１に示した従来の命令制御部１の概略構成を示すブロック図である。図において、２０１は命令フェッチ有効アドレス発生器（Ｉｎｓｔｒｕｃｔｉｏｎ　Ｆｅｔｃｈ　Ｅｆｆｅｃｔｉｖｅ　Ａｄｄｒｅｓｓ　Ｇｅｎｅｒａｔｏｒ）　ＩＦＥＡＧ）、２０２はブランチヒストリ（ＢＲＡＮＣＨ　ＨＩＳＴＯＲＹ）アドレス格納部、２０３はファーストキャッシュ内命令を格納するバッファストレージ（ＩＦＬＢＳ）、２０４はファーストキャッシュ内の命令をフェッチして格納する命令バッファ（ＩＢＵＦＦＥＲ）、２０５は図示例では４命令ＩＷ０，ＩＷ１，ＩＷ２，ＩＷ３を同時に受け入れてイン・オーダで発行するデコーダ、２０６はロード命令のアドレスを格納するリザベーション・ステーション・アドレス・レジスタ（ＲＳＡ）、２０７は有効アドレス発生器（ＥＡＧ）、２０８はファーストキャッシュ内オペランドを格納するバッファストレージ（ＯＰＬＢＳ）、２０９は固定小数点演算用のリザベーション・スレーション（ＲＳＥ）、２１０は固定小数点用の演算器、２１１は浮動小数点用のリザベーション・ステーション（ＲＳＦ）、２１２は浮動小数点用の演算器、２１３はロード・演算・分岐等の命令の実行結果のアドレスを格納する結果レジスタ、２１４は固定小数点用の結果アドレスバッファであるジェネラル・アップデート・バッファ（ＧＵＢ）、２１５は浮動小数点用の結果アドレスバッファであるフローティング・アドレス・バッファＦＵＢ）、２１６は固定小数点用のレジスタ（ＧＰＲ：Ｇｅｎｅｒａｌ　Ｐｕｒｐｏｓｅ　Ｒｅｇｉｓｔｅｒ）、２１７は浮動小数点用のレジスタ（ＦＰＲ：Ｆｌｏａｔｉｎｇ　Ｐｕｒｐｏｓｅ　Ｒｅｇｉｓｔｅｒ）、２１８は分岐命令リザベーション・ステーション（ＲＳＢＲ）、２１９は本発明に係わるコミットスタックエントリ（ＣＳＥ：コミット　Ｓｔａｃｋ　Ｅｎｔｒｙ）、２２０はネクストプログラムカウンタ（ＮＰＣ）やプログラムカウンタ（ＰＣ）等の更新可能なハードウェア資源である。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
上記命令制御部１は、ＩＦＥＡＧ２０１やＢＲＡＮＣＨ　ＨＩＳＴＯＲＹ２０２からのアドレスをＩＦＬＢＳ２０３を経由して命令をＩＢＵＦＦＥＲ２０４に格納し、ＩＢＵＦＦＥＲ２０４からは、図示例では４命令ＩＷＲ０−ＩＷＲ３３が同時に発行される。発行デコーダ２０５はこれらの命令をイン・オーダで、例えばＩＷＲ０、ＩＷＲ１、ＩＷＲ２、ＩＷＲ３の順番に出力し、ＥＡＧ２０７，演算器２１０及び２１２等においてスーパースカラ方式のアウト・オブ・オーダーで命令の実行を行い、演算・フェッチ・分岐等の命令の実行の完了が確定してからイン・オーダーでＣＳＥ２１９のエントリを解放する。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
即ち、ＣＳＥ２１９は，デコーダ２０５から出力される命令をイン・オーダでそのエントリに格納し、アウト・オブ・オーダによる命令の実行完了後に、イン・オーダでエントリを解放する命令格納装置である。以下の説明ではこの命令格納装置のことをＣＳＥと称する。ここで、イン・オーダの動作とは命令の発行順序に従う動作をいい、アウト・オブ・オーダの動作とは命令の発行順序に関係なく行われる動作をいう。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
図３は従来の命令実行制御装置の概略構成を示すブロック図である。同図において、従来の命令実行制御装置は、命令をイン・オーダで発行するデコーダと、その命令をイン・オーダで格納し、命令のアウト・オブ・オーダでの実行の完了後にその命令をイン・オーダで出力するＣＳＥ３２と、ＣＳＥのどのエントリ内の命令の実行が完了するのかをＣＳＥ３２の全エントリの中から選択するＣＳＥ選択部３３と、選択されたエントリの命令の実行が実際に完了するための条件を判別する完了条件判定部３４と、命令実行の完了に伴ってＣＰＵの資源の更新及びエントリの解放を行う資源及びエントリ解放部３５とを備えている。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
ＣＳＥ選択部３３の動作と完了条件判定部３４の動作とはクロック信号の１サイクルの期間で行われる。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
同様に、１サイクルでエントリを同時に解放する数が多くなるほど、エントリの数と同時に制御する回路の量と回路段数は増加していく傾向にあるという課題もある。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
特に、イン・オーダで命令をＣＳＥに格納し、アウト・オブ・オーダ・で命令を実行してから、イン・オーダでＣＳＥのエントリを解放する場合に、ＣＳＥの全エントリについて完了条件の判定を行っているので、命令の実行完了が遅延すると、エントリの解放がスムースに行われず、この結果、ＣＳＥ２１９の全エントリが命令で一杯になり、デコーダ２０５から命令を発行することができなくなって、コンピュータの動作速度が低下するという課題がある。


【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2004038805.tif 000023