(57)【要約】【課題】ＥＳＤ保護素子の熱破壊に対する耐性を改善した静電放電保護素子を提供すること。【解決手段】サージ発生時に電流の流れるシリサイドブロック領域１４が形成されている半導体基板１１を有する静電放電保護素子において、前記シリサイドブロック領域１４の少なくとも一部に、ＳｉＧｅまたはＳｉＣの混晶半導体領域１５を設けている。【選択図】　図１
2004071799.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板表面に形成されたサージ発生時に電流の流れる電流路と、前記電流路あるいは前記電流路下の少なくとも一部に形成され、前記半導体基板厚さ方向の前記表面から離れる方向に向って熱伝導率が低い材質から高い材質へと変化する熱伝導率の遷移領域とを具備することを特徴とする静電放電保護素子。
【請求項２】
熱伝導率の遷移領域にＳｉＧｅまたはＳｉＣの混晶半導体領域が形成されている請求項１記載の静電放電保護素子。
【請求項３】
半導体基板と、前記半導体基板表面に離間して形成された第１シリサイド層および第２シリサイド層が形成されているドレイン拡散層と、第３シリサイド層が形成されているソース拡散層と、前記ドレイン拡散層および前記ソース拡散層間の前記半導体基板上に位置するゲート電極と、前記第１シリサイド層および第２シリサイド層間の少なくとも一部に形成されたＳｉＧｅまたはＳｉＣの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
【請求項４】
半導体基板と、前記半導体基板表面に形成されたシリサイド層が形成されているドレイン拡散層と、シリサイド層が形成されているソース拡散層と、前記ソース拡散層およびドレイン拡散層間の前記半導体基板上に位置するゲート電極と、このゲート電極の下方に位置するチャネル領域の少なくとも一部に形成されたＳｉＧｅまたはＳｉＣの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
【請求項５】
半導体基板と、前記半導体基板表面部に形成された第１導電型ウエルと、この第１導電型ウエルに所定間隔で形成された前記第１導電型と同じ導電型をもつ第１および第２の拡散層と、前記第１および第２の拡散層で挟まれた前記第１導電型ウエルの少なくとも一部に形成されたＳｉＧｅまたはＳｉＣの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
【請求項６】
半導体基板と、前記半導体基板表面部に形成された第１導電型ウエルと、前記第１導電型ウエルに所定間隔で形成された前記第１導電型と同じ導電型の第１拡散層および前記第１導電型と相違する第２導電型の第２拡散層と、前記第１および第２の拡散層で挟まれた前記ウエルの少なくとも一部に形成されたＳｉＧｅまたはＳｉＣの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
【請求項７】
第１導電型の半導体基板と、前記半導体基板上に所定間隔に形成された前記第１導電型と相違する第２導電型の第１および第２の拡散層と、前記第１拡散層および前記第２拡散層間の前記半導体基板の少なくとも一部に形成されたＳｉＧｅまたはＳｉＣの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
【請求項８】
第１導電型の半導体基板と、前記半導体基板上に形成された第１導電型のエピタキシャル成長層と、このエピタキシャル成長層の一部領域に形成された前記第１導電型と相違する第２導電型のウエルと、前記エピタキシャル成長層と前記ウエルの両方にわたって設けられた第２導電型の第１拡散層と、前記エピタキシャル成長層に所定間隔に設けられた第１導電型の第２拡散層および第２導電型の第３拡散層と、前記第２導電型ウエルに所定間隔に設けられた第１導電型の第４拡散層および第２導電型の第５拡散層と、前記エピタキシャル成長層と前記ウエルとの境界を含む領域に形成されたＳｉＧｅまたはＳｉＣの混晶半導体領域とを具備することを特徴とする静電放電保護素子。
【請求項９】
ＳｉＧｅのＧｅの濃度またはＳｉＣのＣの濃度が半導体基板の深さ方向で変化する請求項２ないし請求項８のいずれか１つに記載の静電放電保護素子。
【請求項１０】
拡散層の少なくとも１つが、保護対象の内部回路に向って信号が伝送する入力信号線または前記内部回路から出力する信号が伝送する出力信号線に接続されている請求項３ないし請求項９のいずれか１つに記載の静電放電保護素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はサージから内部回路を保護する静電放電保護素子に関する。
【０００２】
【従来の技術】
静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ　ｄｉｓｃｈａｒｇｅ：以下ＥＳＤという）保護素子は、異常な電流や電圧いわゆるサージから内部回路を保護する素子で、ＬＳＩチップやＬＳＩ回路などの入力部や出力部に接続して使用される。
【０００３】
ここで、従来のＥＳＤ保護素子について、ＭＯＳＦＥＴ型を例にとり図１６の概略の構造図を参照して説明する。
【０００４】
ｐ型半導体基板１６０１上に、第１〜第３のｎ＋　拡散層１６０２ａ〜１６０２ｃが設けられている。第１拡散層１６０２ａはソース領域を形成し、第２、第３の拡散層１６０２ｂ、１６０２ｃはドレイン領域を形成する。第１〜第３の拡散層１６０２ａ〜１６０２ｃの表面に、低抵抗化するためのシリサイド層１６０３ａ〜１６０３ｃが形成されている。第２拡散層１６０２ｂおよび第３拡散層１６０２ｃ間に、シリサイドの形成されないシリサイドブロック領域１６０４が設けられている。第１拡散層１６０２ａと第２拡散層１６０２ｂとの間にゲート電極１６０５が設けられている。ゲート電極１６０５の両側方に側壁絶縁膜１６０６が形成され、ゲート電極１６０５の下方にゲート絶縁膜１６０７が形成されている。半導体基板１６０１の表面近傍たとえばシリサイドブロック領域１６０４の不純物領域はエクステンション領域１６０８で、その端部１６０８ａ、１６０８ｂが、第１拡散層１６０２ａからゲート絶縁膜１６０７の下方部分まで、また、第２拡散層１６０２ｂからゲート絶縁膜１６０７の下方部分まで伸びている。
【０００５】
エクステンション領域１６０８は、高濃度拡散層と呼ばれる第１〜第３の拡散層１６０２ａ〜１６０２ｃよりも不純物の接合深さが浅く、また、最大不純物濃度も低くなっている。
【０００６】
シリサイド層１６０３ａおよびゲート電極１６０５は、それぞれソース配線Ｓおよびゲート配線Ｇを通して接地され、半導体基板１６０１も接地されている。シリサイド層１６０３ｃはドレイン配線Ｄに接続され、ドレイン配線Ｄは、たとえば信号が入力する入力パッド１６０９と内部回路１６１０とを結ぶ入力信号線１６１１に接続されている。
【０００７】
上記した構成において、たとえば信号線１６１１にサージが発生すると、ドレイン拡散層と半導体基板１６０１との間に生じる衝突イオン化を引き金にして、ＥＳＤ保護素子内部に形成された寄生バイポーラトランジスタがオン状態になり、ＥＳＤ保護素子が導通状態となる。このとき、半導体基板１６０１の表面部分たとえばシリサイドブロック領域１６０４やゲート電極１６０５下方のチャネル領域に電流の流れる電流路が形成されて信号線１６１１が接地し、サージから内部回路１６１０が保護される。
【０００８】
上記のＥＳＤ保護素子は、信号線１６１１にサージが発生すると、ドレイン拡散層と半導体基板１６０１間に生じる高電界によって、半導体基板１６０１の格子温度が上昇し、熱破壊する場合がある。
【０００９】
しかし、従来のＥＳＤ保護素子は、シリサイドブロック領域１６０４によって熱破壊が抑制されている。シリサイドブロック領域１６０４は低抵抗のシリサイドが形成されていないため、シリサイド層の形成されたドレイン拡散層よりも抵抗が高くなり、ドレイン拡散層および半導体基板間に生じる高電界が緩和し、熱破壊が防止される。
【００１０】
【発明が解決しようとする課題】
従来のＥＳＤ保護素子は、たとえばＭＯＳＦＥＴ型の場合、ドレイン拡散層の一部にシリサイドブロック領域を設け、サージ発生時の温度上昇を抑制し熱破壊を防止している。
【００１１】
この方法は、サージが大きくなると熱破壊を十分に防止できない場合がある。そのため、シリサイドブロック領域を長くして電界の集中を緩和し、熱破壊を防止する方法がある。しかし、シリサイドブロック領域が長くなると、ＥＳＤ保護素子の抵抗が大きくなり、電流による損失が増加し、全体として格子温度を上昇させる場合がある。また、シリサイドブロック領域を長くすると、チップ面積が増大するという問題もある。一方、シリサイドブロック領域の長さが短いと、シリサイドブロック領域に電界が集中し、熱破壊を引き起こしやすくなる。
【００１２】
このようなシリサイドブロック領域への電界集中を回避するために、図１７に示すように、シリサイドブロック領域１６０４を抵抗の小さい高濃度拡散層１７０１に設ける方法がある。この方法は、高濃度拡散層の抵抗値が低いため、電界を十分に緩和するためには、シリサイドブロック領域１６０４が長くなるという問題がある。なお、図１７は、図１６に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００１３】
本発明は、上記した欠点を解決し、ＥＳＤ保護素子の熱破壊に対する耐性を改善した静電放電保護素子を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、半導体基板と、前記半導体基板表面に形成されたサージ発生時に電流の流れる電流路と、前記電流路あるいは前記電流路下の少なくとも一部に形成され、前記半導体基板厚さ方向の前記表面から離れる方向に向って熱伝導率が低い材質から高い材質へと変化する熱伝導率の遷移領域とを具備することを特徴とする。
【００１５】
【発明の実施の形態】
本発明の実施形態について、ＭＯＳＦＥＴ型を例にとり図１を参照して説明する。
【００１６】
シリコンなどのｐ型半導体基板１１上に、第１〜第３の高濃度のｎ＋　拡散層１２ａ〜１２ｃが設けられている。第１拡散層１２ａはソース領域を形成し、第２、第３の拡散層１２ｂ、１２ｃはドレイン領域を形成する。第１〜第３の拡散層１２ａ〜１２ｃの表面に、抵抗を小さくするためのシリサイド層１３ａ〜１３ｃが形成されている。
【００１７】
第２拡散層１２ｂおよび第３拡散層１２ｃ間に、シリサイド層の形成されてないシリサイドブロック領域１４が設けられている。このシリサイドブロック領域１４からその図示下方に位置する半導体基板１１の深い領域にかけてのその少なくとも一部、たとえばシリサイドブロック領域１４に、熱伝導率が低い材質から高い材質へと変化する熱伝導率の遷移領域、たとえばＳｉＧｅなどの混晶半導体領域１５が形成されている。第１拡散層１２ａと第２拡散層１２ｂとの間の半導体基板１１上にゲート電極１６が設けられている。ゲート電極１６の両側方に側壁絶縁膜１７が形成され、ゲート電極１６の下方にゲート絶縁膜１８が形成されている。
【００１８】
半導体基板１１の表面に、第１〜第３の拡散層１２ａ〜１２ｃとこれらに隣接する層との濃度差を緩和するエクステンション領域が設けられ、その端部１９ａ、１９ｂが第１拡散層１２ａからゲート絶縁膜１８の下方領域に、また、第２拡散層１２ｂからゲート絶縁膜１８の下方領域に伸びている。
【００１９】
エクステンション領域は、高濃度拡散層と呼ばれる第１〜第３の拡散層１２ａ〜１２ｃよりも不純物の接合深さが浅く、また、最大不純物濃度が低くなっている。この場合、シリサイドブロック領域１４の不純物領域はたとえばエクステンション領域になっている。
【００２０】
シリサイド層１３ａおよびゲート電極１６は、それぞれソース配線Ｓおよびゲート配線Ｇを通して接地され、半導体基板１１も接地されている。シリサイド層１３ｃはドレイン配線Ｄに接続され、ドレイン配線Ｄは、信号の入力端子たとえば入力パッド２０とメモリーなどの内部回路２１とを結ぶ入力信号線２２に接続されている。図１は、ドレイン配線Ｄが入力信号線２２に接続しているが、内部回路２１から信号が出力する出力信号線に接続してもよい。また、入力パッド２０または内部回路２１は半導体基板１１上に形成されている。
【００２１】
上記した構成において、たとえば入力信号線２２にサージが発生すると、ドレイン拡散層と半導体基板１１との間に生じる衝突イオン化を引き金にして、ＥＳＤ保護素子内部に形成された寄生バイポーラトランジスタがオン状態になり、ＥＳＤ保護素子は導通状態となる。このとき、半導体基板１１表面、たとえば第２拡散層１２ｂおよび第３拡散層１２ｃ間のシリサイドブロック領域１４、および、第１拡散層１２ａおよび第２拡散層１２ｂ間のチャネル領域に電流の流れる電流路が形成されて信号線２２が接地し、サージから内部回路２１が保護される。
【００２２】
ここで、シリサイドブロック領域１４に形成されたＳｉＧｅの混晶半導体領域１５の組成分布などについて図２を参照して説明する。
【００２３】
図２の左縦軸は熱伝導率（ＷＫ−１ｃｍ−１）、右縦軸はＧｅの組成比（％）、横軸は半導体基板１１の表面からの深さ（ｎｍ）を示し、符号Ｌが熱伝導率、符号Ｒが組成比である。
【００２４】
半導体基板表面からの深さが深くなるにつれて、符号Ｒで示すようにＧｅの組成比が低下し、また符号Ｌで示すように熱伝導率が高くなる。逆に、半導体基板表面からの深さが浅くなると、Ｇｅの組成比が増大し熱伝導率が低くなる。したがって、混晶半導体領域１５は、電流路からその図示下方に位置する半導体基板１１領域にかけて、電流で温度が上昇する高温領域から低温領域に向い、熱伝導率が高くなる遷移領域を形成している。
【００２５】
この場合、熱は熱伝導率の低い領域から高い領域に移動しやすいという性質があり、電流路に流れる電流により、半導体基板１１表面たとえばシリサイドブロック領域の温度が上昇しても、その熱は、熱伝導率の高い半導体基板１１の深い方に移動する。たとえば電流路から半導体基板１１へと移動し、半導体基板１１を経て放熱される。その結果、シリサイドブロック領域１４への熱の集中が回避され、熱破壊が防止される。
【００２６】
ここで、ドレイン配線Ｄを通してサージが入力した場合の最大温度の時間変化について図３を参照して説明する。
【００２７】
図３の横軸は時間（ｎｓ）、縦軸は最大格子温度（Ｋ）を示している。最大格子温度はシリサイドブロック領域１４の中央部分の表面温度で、符号Ｐが従来技術の場合、符号Ｑが発明の場合である。図３から分かるように、本発明（符号Ｑ）の方が、従来のＥＳＤ保護素子（符号Ｐ）よりも格子温度の上昇が抑制されている。
【００２８】
次に、上記したＥＳＤ保護素子の製造方法について図４を参照して説明する。図４は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００２９】
まず、ｐ型半導体基板１１上にゲート絶縁膜１８およびゲート電極１６を形成する（図４（ａ））。次いで、イオン注入によって不純物を導入し、エクステンション領域１９を形成する（図４（ｂ））。次いで、絶縁膜４１を堆積する（図４（ｃ））。次いで、堆積した絶縁膜４１をエッチングによって除去し、ゲート電極１６の側壁に側壁絶縁膜１７を形成する（図４（ｄ））。次いで、Ｇｅ膜４２を堆積する（図４（ｅ））。次いで、異方性エッチングによって、固相拡散用のＧｅ領域４２１を形成する（図４（ｆ））。次いで、イオン注入によって、ソース領域およびドレイン領域となる高濃度拡散層用の不純物を導入し、第１〜第３のｎ＋　拡散層１２ａ〜１２ｃを形成する（図４（ｇ））。次いで、Ｃｏ膜４３を堆積する（図４（ｈ））。次いで、アニール工程によって、エクステンション領域１９および第１〜第３のｎ＋　拡散層１２ａ〜１２ｃを活性化する。このとき、第１〜第３のｎ＋　拡散層１２ａ〜１２ｃにＣｏＳｉ２のシリサイド層１３ａ〜１３ｃが形成され、また、第２、第３のｎ＋　拡散層１２ｂ、１２ｃ上のシリサイド層１３ｂ、１３ｃ間に位置するシリサイドブロック領域１４に、その深さがたとえばシリサイドブロック領域１４とほぼ重なるようにしてＳｉＧｅの混晶半導体領域１５が形成される。そして、未反応のＣｏ膜４３をエッチングで除去し、また固相拡散用Ｇｅ領域４２１を除去する（図４（ｉ））。
【００３０】
上記した実施形態の場合、シリサイドブロック領域１４がエクステンション領域１９に設けられ、抵抗が高くなっている。したがって、シリサイドブロック領域１４を長くしなくとも、ドレイン拡散層と半導体基板１１との間に生じる高電界が緩和し、熱破壊が防止される。
【００３１】
次に、本発明の他の実施形態について図５を参照して説明する。図５は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００３２】
この実施形態は、ＳｉＧｅの混晶半導体領域１５が、ドレイン領域となる高濃度のｎ＋　拡散層５１のシリサイドブロック領域１４に形成されている。この場合、シリサイドブロック領域１４の抵抗が小さいため、ＥＳＤ保護素子全体の抵抗の上昇が抑えられる。したがって、シリサイドブロック領域１４を流れる電流による発熱が少なくなり、格子温度の上昇が抑制される。
【００３３】
次に、本発明の他の実施形態について図６を参照して説明する。図６は、図１および図５に対応する部分には同じ符号を付し重複する説明を一部省略する。
【００３４】
この実施形態の場合、高濃度拡散層５１上のほぼ全体にシリサイド層６１が形成されている。そして、ゲート絶縁膜１８直下の電流路たとえばチャネル領域にＳｉＧｅの混晶半導体領域１５が形成されている。この場合、チャネル領域に流れる電流で発生した熱が、チャネル領域から半導体基板１１の深い側に効率よく散逸され、熱破壊が防止される。
【００３５】
なお、図６の構成において、高濃度拡散層５１の一部にシリサイドブロック領域を設ければ、シリサイドブロック領域の作用で、サージに対するより高い耐性が実現する。また、シリサイドブロック領域に、図２で説明したように、ＳｉＧｅの混晶半導体領域を設ければ、シリサイドブロック領域における格子温度の上昇を小さくできる。
【００３６】
次に、本発明の他の実施形態について図７を参照して説明する。図７は、図１に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００３７】
この実施形態は、チャネル領域およびシリサイドブロック領域１４の両方にＳｉＧｅの混晶半導体領域１５を設けている。この場合、シリサイドブロック領域１４は、エクステンション領域でも、あるいは高濃度拡散層でもよく、これらはサージの大きさやチップ面積の制約などに応じて決定される。
【００３８】
次に、本発明の他の実施形態について図８を参照して説明する。図８は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００３９】
この実施形態は、たとえば半導体基板１１の表面に近い一部領域を除いて、まず、ＳｉＣの混晶半導体からなる下地層８１を形成し、その後、エクステンション領域のシリサイドブロック領域１４に熱伝導率の遷移領域たとえば混晶半導体領域８２を形成している。この場合、混晶半導体領域８２はＳｉＣで形成され、たとえば半導体基板１１の表面に向けてＳｉＣのＣの組成比が徐々に減少する構成になっている。この場合、混晶半導体領域８２には、半導体基板１１表面から深さ方向に向けて、図３と同様の熱伝導率の分布、すなわち半導体基板１１の表面から深い方向に向って熱伝導率が高くなる分布が形成され、ＳｉＧｅの場合と同様の効果が得られる。
【００４０】
次に、本発明の他の実施形態について図９を参照して説明する。図９は、図１および図６、図８に対応する部分に同じ符号を付し、重複する説明を一部省略する。
【００４１】
この実施形態は、ＳｉＣの混晶半導体領域８２を高濃度拡散層５１のシリサイドブロック領域１４に形成している。この場合、シリサイドブロック領域１４が低抵抗となるため、ＥＳＤ保護素子全体の抵抗が上昇せず、抵抗損失による格子温度の上昇を抑制できる。
【００４２】
次に、本発明の他の実施形態について図１０を参照して説明する。図１０は、図１および図６に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００４３】
この実施形態は、ＳｉＣの混晶半導体領域８２をゲート絶縁膜１８直下のチャネル領域に形成している。この場合、チャネル領域に発生した熱を半導体基板１１側に効率よく散逸でき、熱破壊が防止される。
【００４４】
なお、図１０において、高濃度拡散層５１の一部にシリサイドブロック領域を設ければサージに対するより高い耐性が実現する。また、シリサイドブロック領域に、図８で説明したように、ＳｉＣの混晶半導体領域を設ければ、シリサイドブロック領域の格子温度の上昇を抑制できる。
【００４５】
次に、本発明の他の実施形態について図１１を参照して説明する。図１１は図１および図８に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００４６】
この実施形態の場合、ＳｉＣの混晶半導体領域８２がチャネル領域およびシリサイドブロック領域１４の両方に形成されている。この場合、シリサイドブロック領域１４は、エクステンション領域であっても、あるいは高濃度拡散層であってもよく、これらはサージの量やチップ面積の制約などに応じて決定される。
【００４７】
上記の各実施形態はいずれも、ゲートとソース拡散層の電位をクランプする所謂ＧＧＭＯＳＦＥＴ（Ｇａｔｅ−Ｇｒｏｕｎｄｅｄ　Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）型のＥＳＤ保護素子に適用している。しかし、この発明は、ＧＧＭＯＳＦＥＴ型以外の抵抗型やダイオード型、バイポーラトランジスタ型、サイリスタ型などのＥＳＤ保護素子にも適用できる。
【００４８】
次に、本発明の他の実施形態について、抵抗型を例にとり図１２を参照して説明する。図１２は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００４９】
この実施形態の場合、半導体基板１１の上層領域に、高抵抗領域となるドナー不純物によるｎウエル１２０１が形成され、また、半導体基板１１表面に近いｎウエル１２０１に、高濃度拡散層たとえばドナー不純物による２つのｎ＋　拡散層１２０２、１２０３が所定間隔に形成されている。２つのｎ＋　拡散層１２０２、１２０３間のｎウエル１２０１に、半導体基板１１表面から深さ方向に向って熱伝導率が高くなるＳｉＧｅなどの混晶半導体領域１５が形成されている。拡散層１２０２は入力パッド２０に接続され、拡散層１２０３は内部回路２１に接続されている。この場合、サージ発生時に２つのｎ＋　拡散層１２０２、１２０３間の電流路に発生する熱が半導体基板１１の深い方向に散逸される。
【００５０】
なお、図１２の場合、半導体基板１１やウエル１２０１、拡散層１２０２、１２０３は別の導電型で構成しても、同様の効果が得られる。
【００５１】
次に、本発明の他の実施形態について、ダイオード型を例にとり図１３を参照して説明する。図１３は、図１２に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００５２】
この実施形態は、半導体基板１１上のｎウエル１２０１に、２つの高濃度拡散層領域すなわちｐ＋　拡散層１３０１およびｎ＋　拡散層１３０２が所定間隔に形成され、素子内部にダイオード構造が構成されている。そして、２つの拡散層１３０１、１３０２間いわゆるｐｎ接合間の高抵抗のｎウエル１２０１に、半導体基板１１表面から深さ方向に向って熱伝導率が高くなるＳｉＧｅなどの混晶半導体領域１５が形成されている。この場合も、サージ発生時に２つの拡散層１３０１、１３０２間の電流路に発生する熱が半導体基板１１の深い方向に散逸される。なお、拡散層１３０１、１３０２などは別の導電型で構成することもできる。
【００５３】
次に、本発明の他の実施形態について、バイポーラトランジスタ型を例にとり図１４を参照して説明する。図１４は、図１に対応する部分に同じ符号を付し重複する説明を一部省略する。
【００５４】
この実施形態の場合、ｐ型半導体基板１１上に、２つのｎ＋　拡散層１４０１、１４０２を所定間隔に形成し、素子内部にバイポーラトランジスタ構造が構成されている。そして、半導体基板１１表面の２つの拡散層１４０１、１４０２間に、その深さ方向に向かって熱伝導率が高くなるＳｉＧｅなどの混晶半導体領域１５が形成されている。この場合も、サージ発生時に２つの拡散層１４０１、１４０２間の電流路に発生する熱が半導体基板１１の深い方向に散逸される。
【００５５】
なお、半導体基板１１や拡散層１４０１、１４０２などは別の導電型で構成することもできる。
【００５６】
次に、本発明の他の実施形態について、サイリスタ型を例にとり図１５を参照して説明する。図１５は、図１に対応する部分には同じ符号を付し重複する説明を一部省略する。
【００５７】
この実施形態の場合、ｐ型半導体基板１１上にｐ型エピタキシャル成長層１５０１が形成され、このエピタキシャル成長層１５０１の一部領域にｎウエル１５０２が形成されている。エピタキシャル成長層１５０１とｎウエル１５０２の両方にわたり高濃度のｎ＋　拡散層１５０３が設けられている。また、エピタキシャル成長層１５０１上に高濃度のｐ＋　拡散層１５０４およびｎ＋　拡散層１５０５が所定間隔に形成され、ｎウエル１５０２上に、高濃度のｐ＋　拡散層１５０６およびｎ＋　拡散層１５０７が所定間隔に形成されている。拡散層１５０３と拡散層１５０５間の半導体基板１１上にゲート電極１５０８が設けられ、ゲート電極１５０８の下方にゲート絶縁膜１５０９が形成されている。ゲート電極１６および拡散層１５０４、１５０５、半導体基板１１は接地され、拡散層１５０６、１５０７は信号線２２に接続され、素子内部にサイリスタ構造が構成されている。そして、エピタキシャル成長層１５０１とｎウエル１５０２の境界を含む領域、たとえば半導体基板１１上の拡散層１５０５および拡散層１５０６間に、ＳｉＧｅの混晶半導体領域１５が形成されている。
【００５８】
この場合も、サージ発生時に２つの拡散層１５０５、１５０６間の電流路に電流が流れて熱が発生しても、これらの熱は半導体基板１１の深い方に向って散逸される。
【００５９】
なお、半導体基板１１やウエル１５０２、エピタキシャル成長層１５０１、拡散層１５０３〜１５０７などは別の導電型で構成することもできる。
【００６０】
上記の各実施形態では、半導体基板の表面から深さ方向に向かって熱伝導率が高くなる混晶半導体領域を、たとえば高濃度の拡散層間に形成される電流路の全体またはその一部に設けている。しかし、プロセスの簡便化などによってコストの軽減が期待できる場合は、半導体基板表面の全体に混晶半導体領域を形成することもできる。
【００６１】
また、混晶半導体領域におけるＧｅやＣの濃度は電流路の深さ方向で連続的に変化させても、あるいは、階段状に変化させてもよい。また、電流路の熱伝導率が半導体基板の熱伝導率よりも小さい場合、電流路からその下方の半導体基板側に向って熱が散逸する効果がある。そのため、電流路の熱伝導率が電流路の下方に隣接する半導体基板の熱伝導率よりも小さくなる範囲で、電流路における混晶半導体のＧｅやＣの濃度を一定にしてもよい。しかし、混晶半導体の濃度を連続的に変化させ、熱伝導率を徐々に変化させた方が、電流路内および電流路からその下方の半導体基板側への熱移動効果が大きくなる。
【００６２】
【発明の効果】
本発明によれば、ＥＳＤ保護素子の熱破壊に対する耐性を改善した静電放電保護素子を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための概略の断面図である。
【図２】本発明を構成する混晶半導体領域の特性を説明する特性図である。
【図３】本発明による熱散逸効果を説明する特性図である。
【図４】本発明のＥＳＤ保護素子の製造方法を説明するための工程図である。
【図５】本発明の他の実施形態を説明するための概略の断面図である。
【図６】本発明の他の実施形態を説明するための概略の断面図である。
【図７】本発明の他の実施形態を説明するための概略の断面図である。
【図８】本発明の他の実施形態を説明するための概略の断面図である。
【図９】本発明の他の実施形態を説明するための概略の断面図である。
【図１０】本発明の他の実施形態を説明するための概略の断面図である。
【図１１】本発明の他の実施形態を説明するための概略の断面図である。
【図１２】本発明の他の実施形態を説明するための概略の断面図である。
【図１３】本発明の他の実施形態を説明するための概略の断面図である。
【図１４】本発明の他の実施形態を説明するための概略の断面図である。
【図１５】本発明の他の実施形態を説明するための概略の断面図である。
【図１６】従来例を説明するための概略の断面図である。
【図１７】従来例を説明するための概略の断面図である。
【符号の説明】
１１…半導体基板
１２ａ〜１２ｃ…拡散層
１３ａ〜１３ｃ…シリサイド
１４…シリサイドブロック領域
１５…混晶半導体領域
１６…ゲート電極
１７…側壁絶縁膜
１８…ゲート絶縁膜
１９ａ、１９ｂ…エクステンション領域
２０…入力パッド
２１…内部回路
２２…信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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