(57)【要約】【課題】  金属チップスケール半導体パッケージの製造方法の提供【解決手段】  フレームを準備する段階と；前記フレーム上に、回路パターンを形成する段階と；前記回路パターンの上に、半導体チップを固定する段階と；前記半導体チップと前記回路パターンを電気的に連結する段階と；前記フレームの一面上に、前記半導体チップと前記回路パターンを覆うモールディングを形成する段階と；前記フレームを除去する段階と；前記回路パターンの下に、前記回路パターンの一部を露出する貫通ホールがあるフォトーレジスト膜を形成する段階と；前記フォトーレジスト膜に、前記貫通ホールを通じて前記回路パターンに連結されるソルダーボールを形成する段階を含む半導体パッケージの製造方法を通じて、半導体パッケージの製造費用を節減する一方、水分浸透を防ぐことによって、信頼性のある金属チップスケール半導体パッケージを提供する。【選択図】   図２
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【特許請求の範囲】
【請求項１】
フレームを準備する段階と；
前記フレーム上に、回路パターンを形成する段階と；
前記回路パターンの上に、半導体チップを固定する段階と；
前記半導体チップと前記回路パターンを電気的に連結する段階と；
前記フレームの一面上に、前記半導体チップと前記回路パターンを覆うモールディングを形成する段階と；
前記フレームを除去する段階と；
前記回路パターンの下に、前記回路パターンの一部を露出する貫通ホールがあるフォトーレジスト膜を形成する段階と；
前記フォトーレジスト膜に-、前記貫通ホールを通じて前記回路パターンに連結されるソルダーボールを形成する段階を含む半導体パッケージの製造方法。
【請求項２】
前記フレーム上に、回路パターンを形成する段階は、前記フレーム上に、フォトーレジストを塗布する段階と；
マスクを使用した露光、現像を通じて前記フレームを露出させる多数のホールを含むフォトーレジストパターンを形成する段階と；
前記回路パターンが形成されるように、前記多数のホールに金属をめっきする段階と；
前記フォトーレジストを除去する段階と；
前記回路パターンの側面が針状構造になるように黒色(Black
Oxide)処理する段階を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記回路パターンの上に、半導体チップを固定する段階は、前記回路パターンの上に、両面テープを付着する段階と；
前記両面テープの上に、前記半導体チップを固定する段階を含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
前記半導体チップと前記回路パターンは、金（Ａｕ）ワイヤーを通じて電気的に連結されて、前記金（Ａｕ）ワイヤーは、熱圧搾法(Thermo compression bonding method)、超音波振動法(Ultrasonic bonding method)、熱圧搾法と超音波振動法の混合法(Thermosonic bonding method)のうちの一つにより結合されることを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項５】
前記多数のホールに金属をめっきする段階は、前記フレームの一面に接する最下層には第１金（Ａｕ）金属膜を、前記第１金（Ａｕ）金属膜の上部には第１ニッケル（Ｎｉ）金属膜を、前記第１ニッケル（Ｎｉ）金属膜の上部には銅（Ｃｕ）または、銅（Ｃｕ）合金のうち、選択されるどちらかの一つの金属膜を、前記銅（Ｃｕ）または、銅（Ｃｕ）合金のうち、選択されるどちらかの一つの金属膜の上部には第２ニッケル（Ｎｉ）金属膜を、前記第２ニッケル（Ｎｉ）金属膜の上部である最上層には第２金（Ａｕ）金属膜をめっきすることを含むことを特徴とする請求項２に記載の半導体パッケージの製造方法。
【請求項６】
前記モールディングは、モールディング法(Molding method)とポッティング法(Potting method)のうちの一つにより形成されて、前記フレームは、銅、銅合金、鉄、鉄合金のうちの一つで構成されて、前記フレームは、前記モールディングをエッチング液に浸して、エッチングすることによって除去されて、前記回路パターンは、ソルダーボールパッド、ボンディングリード、前記ソルダーボールパッドとボンディングリードを連結する信号ラインを含み、前記フォトーレジスト膜は、前記ボンディングリードと信号ラインを覆い、前記貫通ホールは、前記ソルダーボールパッドを露出することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項７】
貫通ホールのあるフォトーレジスト膜と；
前記フォトーレジスト膜の一面に形成された回路パターンと；
前記フォトーレジスト膜の他面に形成されて、前記貫通ホールを通じて前記回路パターンに連結されるソルダーボールと；
前記回路パターンの上に設けられた半導体チップと；
前記半導体チップと回路パターンを連結する電気的連結手段と；
前記半導体チップ、回路パターン、電気的連結手段を覆うモールディングを含む半導体パッケージ。
【請求項８】
前記回路パターンは、ソルダーボールパッド、ボンディングリード、前記ソルダーボールパッドとボンディングリードを連結する信号ラインを含み、前記フォトーレジスト膜は、前記ボンディングリードと信号ラインを覆い、前記貫通ホールは、前記ソルダーボールパッドを露出して、前記ソルダーボールパッドの少なくとも一つは、前記半導体チップと重なった形で配置されていることを特徴とする請求項７に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップのパッケージング方法及びこれを通じて製造された半導体パッケージに関するものであって、より詳しくは、ＢＧＡ(Ball Grid Array)方式の金属チップスケール半導体パッケージ及びその製造方法に関する。
【背景技術】
【０００２】
半導体パッケージとは、ウエハーのソーイング工程(sawing process)を行って得た個別化された半導体チップをほこり、湿気、電気的、機械的負荷等の各種の外部環境から保護して、前記半導体チップの電気的性能を最適化、極大化するため、リードフレーム(Lead frame)、印刷回路基板等を利用して、外部への入出力端子を形成して、ＥＭＣ(Epoxy Molding Compound)を利用してモールディング(molding)することである。このようにしてできた半導体パッケージは、メインボードまたは、ＰＣＢ(Printed Curcuit Board)等の基板に装着され、電子情報機器の回路を具現する大事な機能性素子として使用されている。
【０００３】
一方、近来では、各種の電子情報機器は、高速化及び高機能化による大容量のメモリーを必要として、サイズによっては、軽量化及び小型化される趨勢である。従って、半導体パッケージの軽薄短小及びハイピン(high pin)化が具現できる多様なパッケージング方法が続々台頭しており、開発方向も従来のＤＩＰ(Dual In-Line Package)のような挿入実装型から、ＴＳＯＰ(Thin Small Out-Package)、ＴＱＦＰ(Thin Quad Flat Package)及びＢＧＡのような表面実装型パッケージへと急速に進行されている。
【０００４】
ＢＧＡ方式の半導体パッケージは、現代、注目を浴びている、いわゆる、金属チップスケール半導体パッケージの技術のうちでも、最も汎用する半導体パッケージである。
【０００５】
このようなＢＧＡ方式のパッケージは、半導体パッケージの基本骨格材になる既存のリードフレームの代りに、ＦＲ４基板として代表されるグラス繊維やエポキシ(Epoxy)樹脂、ポリイミド(Polyimide)樹脂のような絶縁性材質に、銅等で構成された回路パターン等が印刷された実装基板を基本骨格材として使用する。
【０００６】
図１は、一般的なＢＧＡ(Ball Grid Array)半導体パッケージの断面図であって、製造工程を中心に、前記ＢＧＡパッケージを説明すると、まず、ウエハーのソーイング工程を行って得た半導体チップ１を実装基板２の一面に、絶縁性の接着剤４を使用して接着し、半導体チップ１上のボンディングパッド(bonding pad)(図示せず)と、前記実装基板２上に、印刷された回路パターン３をワイヤー(wire)５ボンディングを通じて電気的に連結して、前記半導体チップ１と前記実装基板２と前記ワイヤー５をＥＭＣ(Epoxy Molding
Compound)を利用してモールディングし、前記実装基板に形成された貫通ホールを通じて前記実装基板の裏面へと露出された回路パターンと電気的に連結されるソルダーボール(solder ball)７を形成する。
【０００７】
ところが、一般的なＢＧＡパッケージの制作において、基本骨格になる実装基板２に金属めっきを利用した回路パターン３を形成する以外にも、実装基板２の表面と裏面を電気的に連結するため、貫通ホールを形成して、貫通ホールの内側面へと電気的連結のための金属めっきを形成しなければならないので、制作に多くの費用が必要とされるだけではなく、モールディング６と実装基板２間にギャップ(gap)８が形成され、水分浸透によるパッケージの信頼性の低下が大きな問題として台頭している。
【０００８】
水分浸透が半導体パッケージにおいて、問題になる理由は、完成された半導体パッケージを外部回路に連結するため、ソルダーリング(soldering)工程の際、伴う熱や他の熱的ストレスにより、水分が前記ギャップの中で、膨張する場合、半導体パッケージにクラック(crack)が発生し、これによって、パッケージの信頼性が大きく低下するからである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前記のような問題を解決するために案出されたものであって、金属チップスケール半導体パッケージの製造において、実装基板を使用しないことによって、製造費用を減少させる一方、水分浸透を防いで、信頼性のある金属チップスケール半導体パッケージ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、前述した目的を達成するために、フレームを準備する段階と；前記フレーム上に、回路パターンを形成する段階と；前記回路パターンの上に、半導体チップを固定する段階と；前記半導体チップと前記回路パターンを電気的に連結する段階と；前記フレームの一面上に、前記半導体チップと前記回路パターンを覆うモールディングを形成する段階と；前記フレームを除去する段階と；前記回路パターンの下に、前記回路パターンの一部を露出する貫通ホールのあるフォトーレジスト膜を形成する段階と；前記フォトーレジスト膜に、前記貫通ホールを通じて前記回路パターンに連結されるソルダーボールを形成する段階を含む半導体パッケージの製造方法を提供する。
【００１１】
この時、前記フレームの上に、回路パターンを形成する段階は、前記フレームの上に、フォトーレジストを塗布する段階と；マスクを使用した露光、現像を通じて前記フレームを露出させる多数のホールを含むフォトーレジストパターンを形成する段階と；前記回路パターンが形成されるように、前記多数のホールに金属をめっきする段階と；前記フォトーレジストを除去する段階と；前記回路パターンの側面が針状構造になるように黒色処理する段階を含む。
【００１２】
また、前記回路パターンの上に、半導体チップを固定する段階は、前記回路パターンの上に、両面テープを付着する段階と；前記両面テープの上に、前記半導体チップを固定する段階を含み、前記半導体チップと前記回路パターンは、金ワイヤーを通じて電気的に連結されて、前記金ワイヤーは、熱圧搾法、超音波振動法、熱圧搾法と超音波振動法の混合法のうちの一つにより結合されることを特徴とする。
【００１３】
さらに、前記多数のホールに金属をめっきする段階は、前記フレームの一面に接する最下層には第１金金属膜を、前記第１金金属膜の上部には第１ニッケル金属膜を、前記第１ニッケル金属膜の上部には銅または、銅合金のうち、選択されるどちらかの一つの金属膜を、前記銅または、銅合金のうち、選択されるどちらかの一つの金属膜の上部には第２ニッケル金属膜を、前記第２ニッケル金属膜の上部である最上層には第２金金属膜をめっきすることを含み、前記モールディングは、モールディング法とポッティング法のうちの一つにより形成されて、前記フレームは、銅、銅合金、鉄、鉄合金のうちの一つで構成されて、前記フレームは、前記モールディングをエッチング液に浸して、エッチングすることによって除去されて、前記回路パターンは、ソルダーボールパッド、ボンディングリード、前記ソルダーボールパッドとボンディングリードを連結する信号ラインを含み、前記フォトーレジスト膜は、前記ボンディングリードと信号ラインを覆い、前記貫通ホールは、前記ソルダーボールパッドを露出することを特徴とする。
【００１４】
一方、本発明は、前述した目的を達成するために、貫通ホールのあるフォトーレジスト膜と；前記フォトーレジスト膜の一面に形成された回路パターンと；前記フォトーレジスト膜の他面に形成されて、前記貫通ホールを通じて前記回路パターンに連結されるソルダーボールと；前記回路パターンの上に設けられた半導体チップと；前記半導体チップと回路パターンを連結する電気的連結手段と；前記半導体チップ、回路パターン、電気的連結手段を覆うモールディングを含む半導体パッケージを提供する。
【００１５】
この時、前記回路パターンは、ソルダーボールパッド、ボンディングリード、前記ソルダーボールパッドとボンディングリードを連結する信号ラインを含み、前記フォトーレジスト膜は、前記ボンディングリードと信号ラインを覆い、前記貫通ホールは、前記ソルダーボールパッドを露出して、前記ソルダーボールパッドの少なくとも一つは、前記半導体チップと重なった形で配置されていることを特徴とする。
【００１６】
以下、添付した図を参照して、本発明の一実施例を説明する。
【発明の効果】
【００１７】
金属チップスケール半導体パッケージの制作において、実装基板が不必要になり、フレームに対するフォトーリソグラフィー工程を通じて回路パターンを具現することによって、生産単価が低まる。また、めっき層の側面に対する黒色処理を通じてモールディング時、ＥＭＣ(Epoxy Molding Compound)との結合性を高めて、水分浸透を効果的に防げるので、回路パターンの形成に必要なフォトーレジストの塗布の厚さが大変薄くなり、従って、半導体パッケージの生産費用の節減及び生産性の向上に寄与することができる。
【実施例】
【００１８】
図２は、本発明の実施例による方法で製造された金属チップスケール半導体パッケージの断面図である。
【００１９】
これを察すると、本発明の実施例による金属チップスケール半導体パッケージ１００は、半導体チップ１０と、ソルダーボールパッド(solder ball pad)２２、ボンディングリード(bonding lead)２６、信号ライン２４とで構成される回路パターン２０と、前記半導体チップ１０と前記回路パターン２０を電気的に連結する金（Ａｕ）ワイヤー５０と、前記半導体チップ１０を前記回路パターン２０上に、接着するための接着用両面テープ４０と、前記半導体チップ１０、前記回路パターン２０及び前記ワイヤー５０を覆うモールディング６０と、前記ソルダーボールパッド２２だけをフォトーレジスト膜７０に形成された貫通ホール（ソルダーパッドホール）８０を介して外部へ露出させて、その他の部分を塗布したフォトーレジスト膜７０と、前記露出されたソルダーボールパッド２２上に形成されるソルダーボール(solder ball)３０を含む。
【００２０】
図３は、図２のＡ-Ａ線に沿って切断した断面図であって、回路パターン２０を形成するソルダーボールパッド２２、信号ライン２４及びボンディングリード２６の配置状態を示している。このような回路パターン２０は、示したような配置方式に限らず、半導体チップのボンディングパッドの数によって、いろいろに変化できる。特に、図３の部分拡大図で示したように、前記ソルダーボールパッド２２の幅ａは、通常２５０マイクロメートルないし３００マイクロメートルに至るので、通常４０マイクロメートルほどの大きさである前記ボンディングリード２６の幅ｂと、通常３０マイクロメートルないし４０マイクロメートルに至る前記ボンディングリード２６間の余裕幅ｃを合わせても、前記ソルダーボールパッド２２の幅ａの１/３ないし１/４位にしかならない。従って、ハイピン(high pin)半導体パッケージの場合には、回路パターン２０を設計するのに空間上、多くの制約を受けるが、本発明の実施例のようなＢＧＡ方式によることに応じて、半導体チップ１０が実装される領域の底面にもソルダーボールパッド２２を形成して、半導体チップ１０と少なくとも一つのソルダーホールパッド２２が図５の上下方向に重なった形で配置されるように構成することが出来る。これにより、ハイピンが必要とされる半導体パッケージを容易にデザインすることができる。一方、半導体チップ１０は、半導体パッケージの中央部分のダイパッド(die pad)２００に実装される。
【００２１】
図４は、本発明による半導体パッケージの製造工程順を示した順序図であって、図５Ａないし図５Ｊは、各々前記順序図による工程断面図であり、図３のＢ-Ｂ線に沿って切断した断面を示している。
【００２２】
図５Ａのような板状のフレーム(frame)３００を準備する。ｓｔ１  このフレーム３００(frame)は、銅（Ｃｕ），銅（Ｃｕ）合金、鉄（Ｆｅ）または、鉄（Ｆｅ）合金のうちから選択されるどちらかの一つの金属材質で構成される。
【００２３】
フレーム３００を相手にフォトーリソグラフィー(photo lithography)工程を通じてフォトーレジストパターンを形成するがｓｔ２、これは、フレーム３００の一面へフォトーレジスト３２０を塗布するフォトーレジスト塗布工程ｓｔ２ａと、マスクを使用して選択された領域のフォトーレジスト３２０を露出または、遮蔽した後、これを除去する露光工程及び現像工程ｓｔ２ｂを含む。
【００２４】
この時、フレーム３００の一面には、前記フレーム３００を露出させる多数のホールを含むフォトーレジストパターンが形成されるが、このようなパターンは、図５Ｂの部分拡大図に示したようなソルダーボールパッド２２、ボンディングリード２６、信号ライン２４を形成するためであって、前記ソルダーボールパッド２２とボンディングリード２６のうち、少なくとも、一つは、接地電極として使用される。(図５Ｂ参照)
【００２５】
金属物質を各々のホールに充填させソルダーボールパッド２２、ボンディングリード２６、信号ライン２４を形成するが、これは、めっき方法を通じて具現することができる。(図５Ｂ参照)
【００２６】
めっき金属は、主に銅（Ｃｕ）または、銅（Ｃｕ）合金を利用するが、このような材質は、溶融点が高く、表面が酸化され易くて接合性が落ちる問題があるので、接合性を高めるため、前記銅（Ｃｕ）または、銅（Ｃｕ）合金金属膜を接合性の優れた金（Ａｕ）金属膜でめっきする方法が主に使用されている。
【００２７】
ところが、金（Ａｕ）金属膜は、固有の特性である多孔性(porosity)により、その内部に細空(micro  pore)があるので、下部金属である銅（Ｃｕ）または、銅（Ｃｕ）合金が表面へと拡散する問題があって、銅（Ｃｕ）または、銅（Ｃｕ）合金金属膜と金（Ａｕ）金属膜間に障壁層としてニッケル（Ｎｉ）金属膜をめっきする方法を使用する。
【００２８】
従って、図５Ｃに示すように、前記フレーム３００の一面に接する最下層には第１金（Ａｕ）金属膜１１０を、前記第１金（Ａｕ）金属膜１１０の上部には第１ニッケル（Ｎｉ）金属膜１２０を、前記第１ニッケル（Ｎｉ）金属膜１２０の上部には銅（Ｃｕ）または、銅（Ｃｕ）合金金属膜１３０を、前記銅（Ｃｕ）または、銅（Ｃｕ）合金金属膜の上部には第２ニッケル（Ｎｉ）金属膜１４０を、前記第２ニッケル（Ｎｉ）金属膜１４０の上部である最上層には、第２金（Ａｕ）金属膜１３０をめっきすることが望ましい。特に、 前記銅（Ｃｕ）または、銅（Ｃｕ）合金金属膜１３０は、めっきの主素材であって、前記積層される金属膜等のうちで、最も厚い厚さである。
【００２９】
この時、前記フレーム３００上に積層されるめっき層の厚さは、水分浸透を防ぐために、通常５０マイクロメートル以上が望ましいが、後述する黒色 (Black Oxide)工程を通じて水分浸透の可能性が減少するので、その厚さを２０マイクロメートル位まで大幅に減少させることができる。
【００３０】
前記積層めっきが完了された後に、ソルダーボールパッド２２、ボンディングリード２６及び信号ライン２４を含む回路パターン２０が形成されたフレーム３００を相手に、残留フォトーレジストを剥離して、不純物を除去する洗浄工程を行う。(ｓｔ４、図５Ｄ参照)
【００３１】
露出された金属の側面を黒色処理するが、黒色処理とは、銅（Ｃｕ）または、銅（Ｃｕ）合金の表面を１００℃前後で、１分ないし１０分間、亞塩素酸ナトリウム、水酸化ナトリウム等のようなアルカリ溶液で処理することによって、表面に第２酸化銅（ＣｕＯ）の針状結晶が形成されることを称する。図５Ｄの部分拡大図は、黒色処理により積層めっきされた金属膜のうち、銅（Ｃｕ）または、銅（Ｃｕ）合金めっき層の側面に形成された針状構造を示している。
【００３２】
このような針状構造によりモールディング時、ＥＭＣ(Epoxy Molding Compound)との結合性が増大して水分浸透の可能性を減らすことができるので、めっきの厚さを前述したように、２０マイクロメートル位まで減らせて、これにより、めっき時間及びめっき費用が節減することによって、生産性が大変向上される。
【００３３】
また、５０マイクロメートル位のめっき層を得るためには、当然、同じ厚さのフォトーレジストを塗布しなければならないが、このような厚さでは、解像度が大変低くなり、微細パターン(fine pattern)の具現が難しいので、ハイピン(high pin)化により、細密なパターニングが必要とされる最近の半導体パッケージの制作においては、大変限られている。
【００３４】
従って、前記黒色処理を通じて、従来よりフォトーレジストの塗布量を大幅に減らせて、微細パターンの具現ができる長所もある。
【００３５】
前記フレーム３００上のソルダーボールパッド２２等の上に、接着用両面テープ４０を利用して、半導体チップ１０を固定させｓｔ５、前記半導体チップ１０上のボンディングパッド(図示せず)と、前記フレーム３００上のボンディングリード２６を金ワイヤー５０を利用し、電気的に連結する。この時、ワイヤーボンディング方法としては、熱圧搾法(Thermo compression bonding method)、超音波振動法(Ultrasonic bonding method)、熱圧搾法と超音波振動法の混合法(Thermosonic bonding method)が主に利用される。
(ｓｔ６、ｓｔ７、図５Ｅ参照)
【００３６】
以後、前記半導体チップ１０、前記回路パターン２０、前記金（Ａｕ）ワイヤー５０をＥＭＣ(Epoxy Molding Compound)を利用して覆うモールディング６０を形成する。これは、一般的な場合と同じで、エポキシ樹脂を使用したモールディング法(Molding method)とポッティング法(Potting method)等の方法が使用されて、この時、接着用両面テープ４０とフレーム３００間の空間にもモールディングが形成されるように、特に、留意する。
(ｓｔ８、図５Ｆ参照)
【００３７】
そして、所定のエッチング液に浸してエッチングするディッピング(dipping)方法で、前記フレーム３００を除去すると、ソルダーボールパッド２２、ボンディングリード２６及び信号ライン２４が底面へと露出される。(ｓｔ９、図５Ｇ参照)
【００３８】
前記フレーム３００が除去された面、即ち、回路パターン２０が形成された層の下面（該回路パターン２０が、図５Ｇ下方に露出している）に、フォトーレジスト７０を塗布して、該フォトーレジスト７０の層にマスクを利用して、前記ソルダーボールパッド２２だけを露出させるソルダーパッドホール８０を構成する貫通ホールを露光、現像、洗浄工程を通じて形成した後、前記フォトーレジスト膜７０を硬化させる。従って、前記ソルダーボールパッド２２を除いた前記ボンディングリード２６及び前記信号ライン２４は、外部から遮断され、損傷を防ぐことができる。
(ｓｔ１０、図５Ｈ，図５Ｉ参照)
【００３９】
最終的に、外部へと露出されている前記ソルダーボールパッド２２に、ソルダーボール３０を形成する。これにより、フォトーレジスト膜７０の一方の面に回路パターン２０が形成され、他の面に貫通ホール８０を介してソルダーボール３０が形成される。前記ソルダーボール３０の形成は、ソルダーボールアタッチ(solder ball attach)または、電解液を利用したソルダーディッピング(solder dipping)等の方法による。(ｓｔ１１、図５Ｊ参照)
【００４０】
一方、工程効率を高めるため、大面積フレームを相手に、同時に多数の金属チップスケール半導体パッケージが制作できて、この場合、これらを各々切断して分離する切断工程が後続される。（ｓｔ１２）
【００４１】
これにより、本発明による金属チップスケール半導体パッケージが完成されると、メインボードや印刷回路基板等の端子に、前記ソルダーボール３０を接着させることによって、外部回路に連結される。
【００４２】
このような本発明は、ただ、ワイヤーボンディングが利用される半導体パッケージにだけ適用されることではなく、フリップチップ(flip chip)型等、全品種の半導体パッケージでも、当業者により多様な変形され実施される可能性があることはもちろん、そのような変形実施が本発明の技術的思想や観点から個別的に理解されてはならなく、本発明の権利の範囲に属されることは言うまでもない。
【産業上の利用可能性】
【００４３】
本発明は、あらゆる種類の半導体パッケージ及び当該パッケージの製造に際して、利用することが出来る。
【図面の簡単な説明】
【００４４】
【図１】従来のＢＧＡ方式によるチップスケール半導体パッケージの断面図である。
【図２】本発明の実施例によるチップスケール半導体パッケージの断面図である。
【図３】図２のＡ-Ａ線に沿って、切断した断面図である。
【図４】本発明の実施例によるチップスケール半導体パッケージの制作工程順序図である。
【図５Ａ】図３のＢ-Ｂ線による工程断面図である。
【図５Ｂ】図５Ａに続く製造工程を示す断面図である。
【図５Ｃ】図５Ｂに続く製造工程を示す断面図である。
【図５Ｄ】図５Ｃに続く製造工程を示す断面図である。
【図５Ｅ】図５Ｄに続く製造工程を示す断面図である。
【図５Ｆ】図５Ｅに続く製造工程を示す断面図である。
【図５Ｇ】図５Ｆに続く製造工程を示す断面図である。
【図５Ｈ】図５Ｇに続く製造工程を示す断面図である。
【図５Ｉ】図５Ｈに続く製造工程を示す断面図である。
【図５Ｊ】図５Ｉに続く製造工程を示す断面図である。
【符号の説明】
【００４５】
１０：半導体チップ            ２０：回路パターン
２２：ソルダーボールパッド     ２４：信号ライン
２６：ボンディングリード       ３０：ソルダーボール
４０：接着用両面テープ        
５０：ワイヤー
６０：モールディング          
７０、３２０：フォトーレジスト
８０：ソルダーパッドホール     
１００：金属チップスケール半導体パッケージ
２００： ダイパッド          
３００：フレーム
【図１】
2004343122.tif 000003
【図２】
2004343122.tif 000004
【図３】
2004343122.tif 000005
【図４】
2004343122.tif 000006
【図５Ａ】
2004343122.tif 000007
【図５Ｂ】
2004343122.tif 000008
【図５Ｃ】
2004343122.tif 000009
【図５Ｄ】
2004343122.tif 000010
【図５Ｅ】
2004343122.tif 000011
【図５Ｆ】
2004343122.tif 000012
【図５Ｇ】
2004343122.tif 000013
【図５Ｈ】
2004343122.tif 000014
【図５Ｉ】
2004343122.tif 000015
【図５Ｊ】
2004343122.tif 000016