(57)【要約】【課題】ベクトルレジスタを利用した演算処理をより適切に行うこと。【解決手段】ベクトルプロセッサ１は、レジスタファイル２０内に、ベクトルレジスタの指定状態を記憶しておくための記憶素子２０ａ〜２０ｇを備えている。そして、ベクトルレジスタが指定された後、記憶素子２０ａ〜２０ｇに記憶されたベクトルレジスタの指定状態を参照しながら、ベクトルレジスタ内のいずれかのレジスタについて、データの読み出しあるいは書き込みを行う。したがって、演算ユニットは、演算対象となるデータをレジスタファイルから読み出す際、ベクトルレジスタ内の要素番号のみを指定すればよいため、演算ユニットからレジスタファイル２０に入力されるアドレス指定信号の数を削減することができる。即ち、本発明によれば、ベクトルレジスタを利用した演算処理をより適切に行うことが可能となる。【選択図】        図１
2004302772.tif 000002
【特許請求の範囲】
【請求項１】
複数のベクトルレジスタを使用してベクトル演算を行うベクトルプロセッサであって、
アドレス指定の対象となるベクトルレジスタを指定するベクトルレジスタ指定手段と、
前記ベクトルレジスタが含む要素番号にそれぞれ対応して設けられ、前記ベクトルレジスタを識別する識別コードを記憶可能な複数の記憶手段と、
ベクトルレジスタ内の要素番号を指定する要素番号指定手段と、
指定された要素番号に対応する前記記憶手段が記憶している識別コードと、該要素番号とに基づいて、前記指定されたベクトルレジスタ内の該要素番号を参照する参照手段と、
を備え、
前記複数の記憶手段は、前記要素番号指定手段によって要素番号が指定された場合に、該要素番号に対応する記憶手段が記憶している識別コードを、該指定された要素番号に続く要素番号に対応する他の記憶手段にシフトすることを特徴とするベクトルプロセッサ。
【請求項２】
前記複数の記憶手段は、ベクトルレジスタの第２番以後の要素番号にそれぞれ対応付けられ、
前記ベクトルレジスタが指定された場合に、該ベクトルレジスタの識別コードを、第２番の要素番号に対応する記憶手段に記憶し、
前記要素番号指定手段は、ベクトルレジスタ内の第２番の要素番号から順に指定し、
前記複数の記憶手段それぞれは、前記要素番号指定手段によって、その記憶手段が対応する要素番号が指定される毎に、次の要素番号に対応する記憶手段に、記憶している前記識別コードをシフトすることを特徴とする請求項１記載のベクトルプロセッサ。
【請求項３】
複数のベクトルレジスタを使用してベクトル演算を行うためのベクトルレジスタのアドレス指定方法であって、
アドレス指定の対象となるベクトルレジスタを指定するベクトルレジスタ指定ステップと、
前記指定されたベクトルレジスタを識別する識別コードを、ベクトルレジスタ内の所定の要素番号を指し示した状態で記憶する記憶ステップと、
ベクトルレジスタ内の要素番号を順に指定する要素番号指定ステップと、
指定された要素番号を指し示した状態で記憶されている前記識別コードと、該要素番号とに基づいて、前記指定されたベクトルレジスタ内の該要素番号を参照する参照ステップと、
前記要素番号指定ステップにおいて要素番号が指定された場合に、前記識別コードが前記要素番号を指し示す状態を更新して記憶させる更新ステップと、
を含むことを特徴とするアドレス指定方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ベクトルデータの読み出しあるいは書き込みを行うベクトルプロセッサおよびベクトルレジスタのアドレス指定方法に関する。
【０００２】
【従来の技術】
従来、科学技術計算あるいは画像処理等においては、配列データを高速に演算するため、ベクトルプロセッサが用いられている。
ベクトルプロセッサは、配列データを格納するベクトルレジスタを備えており、１つのベクトル命令で、ベクトルレジスタに格納した配列データをまとめて演算することができる。
【０００３】
ここで、ベクトルレジスタは、複数のレジスタ（要素レジスタ）が１組となったレジスタの集合であり、各要素レジスタに配列データの要素を格納することによってベクトル演算が行われる。
ベクトルプロセッサにおいて演算が行われる場合、演算ユニットが、レジスタファイルに対して、レジスタを選択するための選択信号を出力する。そして、ベクトルレジスタをサイクル毎に順次選択する場合、演算ユニットは、選択する要素レジスタのアドレスをサイクル毎にインクリメントする。
【０００４】
例えば、要素数８のベクトルレジスタＶＲの要素レジスタをＶＲ［ｎ］（ｎ：ベクトルレジスタ内のアドレスを示す正の整数）で表すと、演算ユニットは、ＶＲ［０］、ＶＲ［１］、ＶＲ［２］、ＶＲ［３］、・・・ＶＲ［７］の順に、要素レジスタのアドレス“ｎ”をサイクル毎にインクリメントする。
なお、ベクトルレジスタに関しては、特開平５−０４６６５２号公報に詳細な構成が開示されている。
【０００５】
【特許文献１】
特開平５−０４６６５２
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のように、ベクトルレジスタは複数の要素レジスタを含むものであり、ベクトルレジスタを多数備える場合、選択信号が増大することとなる。
即ち、ベクトルプロセッサには、スカラーレジスタやベクトルレジスタが多数備えられており、選択対象となるレジスタの数が増加すると、それに伴って選択信号が増加する。
【０００７】
すると、選択信号を切り替えるためのマルチプレクサが大型化することとなり、それによって、回路規模の増大や回路遅延の増大といった事態を招くこととなる。
また、ベクトルプロセッサでは、演算ユニット毎に独立して、アドレスの管理（アドレスの把握およびインクリメント）を行っているため、演算ユニットを複数備えている場合には、ベクトルプロセッサの構成が非効率的なものとなる。
【０００８】
このように、ベクトルレジスタを用いてベクトル演算を行う処理を、より適切に行う要求が高まっていた。
本発明の課題は、ベクトルレジスタを利用した演算処理をより適切に行うことである。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明は、
複数のベクトルレジスタを使用してベクトル演算を行うベクトルプロセッサであって、アドレス指定の対象となるベクトルレジスタを指定するベクトルレジスタ指定手段（例えば、ベースコードをレジスタファイル２０に出力する図１のフェッチユニット１０）と、前記ベクトルレジスタが含む要素番号（ベクトルレジスタ内のアドレス）にそれぞれ対応して設けられ、前記ベクトルレジスタを識別する識別コード（例えば、図１において、フェッチユニット１０からレジスタファイル２０に出力されるベースコード）を記憶可能な複数の記憶手段（例えば、図１の記憶素子２０ａ〜２０ｇ）と、ベクトルレジスタ内の要素番号を指定する要素番号指定手段（例えば、アドレス指定コードをレジスタファイル２０に出力する図１の演算ユニット３０〜５０）と、指定された要素番号に対応する前記記憶手段が記憶している識別コードと、該要素番号とに基づいて、前記指定されたベクトルレジスタ内の該要素番号を参照する参照手段（例えば、図１のレジスタファイル２０）とを備え、前記複数の記憶手段は、前記要素番号指定手段によって要素番号が指定された場合に、該要素番号に対応する記憶手段が記憶している識別コードを、該指定された要素番号に続く要素番号に対応する他の記憶手段にシフトすることを特徴としている。
【００１０】
また、前記複数の記憶手段は、ベクトルレジスタの第２番以後の要素番号にそれぞれ対応付けられ、前記ベクトルレジスタが指定された場合に、該ベクトルレジスタの識別コードを、第２番の要素番号に対応する記憶手段に記憶し、前記要素番号指定手段は、ベクトルレジスタ内の第２番の要素番号から順に指定し、前記複数の記憶手段それぞれは、前記要素番号指定手段によって、その記憶手段が対応する要素番号が指定される毎に、次の要素番号に対応する記憶手段に、記憶している前記識別コードをシフトすることを特徴としている。
【００１１】
ここで、第１番の要素番号の指定については、ベクトルレジスタを指定する際に先頭アドレスが指定されるため、それを利用することが可能である。
また、本発明は、
複数のベクトルレジスタを使用してベクトル演算を行うためのベクトルレジスタのアドレス指定方法であって、アドレス指定の対象となるベクトルレジスタを指定するベクトルレジスタ指定ステップと、前記指定されたベクトルレジスタを識別する識別コードを、ベクトルレジスタ内の所定の要素番号（例えば、第２番〜末尾までのいずれかの要素番号）を指し示した状態で記憶する記憶ステップと、ベクトルレジスタ内の要素番号を順に指定する要素番号指定ステップと、指定された要素番号を指し示した状態で記憶されている前記識別コードと、該要素番号とに基づいて、前記指定されたベクトルレジスタ内の該要素番号を参照する参照ステップと、前記要素番号指定ステップにおいて要素番号が指定された場合に、前記識別コードが前記要素番号を指し示す状態を更新して（例えば、識別コードが次の要素番号を指定した状態として）記憶させる更新ステップとを含むことを特徴としている。
【００１２】
本発明によれば、ベクトルレジスタにおけるアドレス指定状態が記憶されている。そして、ベクトルレジスタが指定された後、所定の要素番号のみが指定されることによって、記憶されたベクトルレジスタの指定状態を参照しながら、ベクトルレジスタ内のいずれかの要素レジスタについて、データの読み出しあるいは書き込みが行われる。
【００１３】
したがって、演算対象となるデータがベクトルレジスタ群から読み出される際、ベクトルレジスタ内の要素番号（アドレス）のみを指定すればよいため、ベクトルレジスタ群に入力されるアドレス指定信号の数（ビット数）を削減することができる。
また、そのため、ベクトルプロセッサに備えるマルチプレクサを小型化でき、回路規模の減少および回路遅延の軽減を実現することが可能となる。
【００１４】
さらに、演算ユニット等において、指定するベクトルレジスタのアドレスを管理しておく必要がなくなり、ベクトルプロセッサの構成を効率的なものとすることができる。
即ち、本発明によれば、ベクトルレジスタを利用した演算処理をより適切に行うことが可能となる。
【００１５】
【発明の実施の形態】
以下、図を参照して本発明に係るベクトルプロセッサの実施の形態を説明する。
本発明に係るベクトルプロセッサは、ベクトルレジスタを備えており、ベクトルレジスタにアクセスされた場合、先頭の要素レジスタから順にアクセスされる。そのため、パイプライン処理においてベクトルレジスタにアクセスされる場合、アクセスされているベクトルレジスタ相互においては、必ず異なる要素番号（ベクトルレジスタ内のアドレス）のレジスタがアクセスされることとなる。
【００１６】
本発明は、このような特徴を利用して、レジスタの選択信号を削減するものである。
なお、本発明は、ベクトルプロセッサにおけるデータの読み出しおよびデータの書き込みに関するものであるが、それぞれ同様の手法に基づくため、データの読み出しの場合を主として説明する。
【００１７】
まず、構成を説明する。
図１は、本発明を適用したベクトルプロセッサ１の構成を示す図である。
図１において、ベクトルプロセッサ１は、フェッチユニット１０と、レジスタファイル２０と、演算ユニット３０〜５０とを含んで構成される。
フェッチユニット１０は、不図示のメモリから命令コードをフェッチし、一時的に記憶する。
【００１８】
レジスタファイル２０は、アドレス第０番〜第７番の要素レジスタからなる８本のベクトルレジスタＶＲ０〜ＶＲ７を含んで構成され、メモリから読み出されたデータおよび演算結果を一時的に記憶する。
また、レジスタファイル２０は、演算ユニット３０〜５０によって入力されたベクトルレジスタＶＲ０〜ＶＲ７を指定する情報（以下、「ベースコード」という。）を、７つ記憶しておく記憶素子２０ａ〜２０ｇを備えている。
【００１９】
レジスタファイル２０は、演算ユニット３０〜５０からベースコードが入力されると、初めに記憶素子２０ａに記憶する。
そして、レジスタファイル２０は、１サイクル毎に、記憶素子２０ａから記憶素子２０ｇの方向に、記憶しているベースコードをシフトする。
ここで、これら７つの記憶素子２０ａ〜２０ｇは、ベクトルレジスタ内のアドレス第２番〜第８番（即ち、要素番号の第２番〜第８番）にそれぞれ対応しており、記憶素子２０ａ〜２０ｇに記憶されているベースコードと、その記憶素子が対応するアドレスとによって、そのベクトルレジスタにおいてアクセスされる要素レジスタが特定される。そして、このように要素レジスタが特定されると、その記憶素子が対応しているアドレスを指定した演算ユニットに対し、レジスタファイル２０は、要素レジスタのデータを出力する。
【００２０】
なお、記憶素子２０ｇはベクトルレジスタ内の末尾のアドレスである第８番に対応することから、記憶素子２０ｇに記憶されたベースコードは、次のサイクルで破棄される。
演算ユニット３０〜５０は、フェッチユニット１０から命令コードが入力されると、ベクトルレジスタの要素番号を示すコード（後述するアドレス指定コード）を、データの送信要求信号としてレジスタファイル２０に順次出力する。そして演算ユニット３０〜５０は、レジスタファイル２０から順次入力されるベクトルデータに対し、加算、減算あるいは乗算といった所定の演算処理を行う。
【００２１】
次に、図１中の各コードについて説明する。
“ＢＡＳＥ＿ＳＥＬ”は、フェッチユニット１０によってレジスタファイル２０に入力されるコードであり、フェッチユニット１０に記憶されている命令をパイプライン処理する際に読み出すベクトルレジスタを示すコード（ベースコード）である。
【００２２】
ここで、ベースコード“０００”〜“１１１”は、それぞれベクトルレジスタＶＲ０〜ＶＲ７を示す。
“ＲＥＡＤ＿ＳＥＬ＿Ａ”は、演算ユニット３０が命令を実行する際にレジスタファイル２０に出力するコード（以下、「アドレス指定コード」という。）であり、ベクトルレジスタ内のアドレス（要素番号）を指定するコードである。また、“ＲＥＡＤ＿ＳＥＬ＿Ａ”は、レジスタファイル２０に対するデータの送信要求信号としての機能を有している。
【００２３】
なお、“ＲＥＡＤ＿ＳＥＬ＿Ｂ”および“ＲＥＡＤ＿ＳＥＬ＿Ｃ”は、“ＲＥＡＤ＿ＳＥＬ＿Ａ”と同様にベクトルレジスタ内のアドレスを指定するコードであり、それぞれ演算ユニット４０，５０によって出力される。
“ＲＥＡＤ＿ＤＡＴＡ＿Ａ”は、“ＲＥＡＤ＿ＳＥＬ＿Ａ”  が入力されることに対応してレジスタファイル２０が出力するコードであり、“ＲＥＡＤ＿ＳＥＬ＿Ａ”によって指定されたアドレスの読み出し対象となるデータを示すコード（以下、「読み出しデータコード」という。）である。
【００２４】
なお、“ＲＥＡＤ＿ＤＡＴＡ＿Ｂ”および“ＲＥＡＤ＿ＤＡＴＡ＿Ｃ”は、“ＲＥＡＤ＿ＤＡＴＡ＿Ａ”と同様に読み出し対象となるデータを示すコードであり、それぞれ演算ユニット４０，５０に入力される。
次に、動作を説明する。
図２は、ベクトルプロセッサ１の動作例を示すタイミングチャートである。なお、図２における“×××”は、データが不定であることを示している。
【００２５】
初めに、サイクル“１”において、フェッチユニット１０からレジスタファイル２０に、ベースコード“００１”が入力され、演算ユニット３０からレジスタファイル２０に、アドレス指定コードとして、“０”が入力される。
すると、レジスタファイル２０から演算ユニット３０に、ＶＲ０［０］を示す読み出しデータコードが出力される。
【００２６】
また、ベースコード“００１”は、記憶素子２０ａに記憶される。
次に、サイクル“２”において、フェッチユニット１０からレジスタファイル２０に、ベースコード“０１１”が入力され、演算ユニット４０からレジスタファイル２０に、アドレス指定コードとして、“０”が入力される。
すると、レジスタファイル２０から演算ユニット４０に、ＶＲ３［０］を示す読み出しデータコードが出力される。
【００２７】
また、演算ユニット３０からレジスタファイル２０には、アドレス指定コードとして、“１”が入力される。
すると、レジスタファイル２０が、アドレス“１”に対応する記憶素子２０ａを参照し、記憶されているベースコード“００１”に基づいて、ベクトルレジスタＶＲ１のアドレス第２番を読み出す。そして、レジスタファイル２０から演算ユニット３０に、ＶＲ０［１］を示す読み出しデータコードが出力される。
【００２８】
このとき、記憶素子２０ａに記憶されたベースコード“００１”は記憶素子２０ｂにシフトされ、記憶素子２０ａにはベースコード“０１１”が記憶される。
次に、サイクル“３”において、フェッチユニット１０からレジスタファイル２０に、ベースコード“０１０”が入力され、演算ユニット５０からレジスタファイル２０に、アドレス指定コードとして、“０”が入力される。
【００２９】
すると、レジスタファイル２０から演算ユニット５０に、ＶＲ２［０］を示す読み出しデータコードが出力される。
また、演算ユニット４０からレジスタファイル２０には、アドレス指定コードとして、“１”が入力される。
すると、レジスタファイル２０が、アドレス“１”に対応する記憶素子２０ａを参照し、記憶されているベースコード“０１１”に基づいて、ベクトルレジスタＶＲ３のアドレス第２番を読み出す。そして、レジスタファイル２０から演算ユニット４０に、ＶＲ３［１］を示す読み出しデータコードが出力される。
【００３０】
さらに、演算ユニット３０からレジスタファイル２０には、アドレス指定コードとして、“２”が入力される。
すると、レジスタファイル２０が、アドレス“２”に対応する記憶素子２０ｂを参照し、記憶されているベースコード“００１”に基づいて、ベクトルレジスタＶＲ１のアドレス第３番を読み出す。そして、レジスタファイル２０から演算ユニット３０に、ＶＲ０［２］を示す読み出しデータコードが出力される。
【００３１】
このとき、記憶素子２０ｂに記憶されたベースコード“００１”は記憶素子２０ｃにシフトされ、記憶素子２０ａに記憶されたベースコード“０１１”は記憶素子２０ｂにシフトされ、記憶素子２０ａにはベースコード“０１０”が記憶される。
次に、サイクル“４”において、演算ユニット５０からレジスタファイル２０に、アドレス指定コードとして、“１”が入力される。
【００３２】
すると、レジスタファイル２０が、アドレス“１”に対応する記憶素子２０ａを参照し、記憶されているベースコード“０１０”に基づいて、ベクトルレジスタＶＲ２の第２番を読み出す。そして、レジスタファイル２０から演算ユニット５０に、ＶＲ２［１］を示す読み出しデータコードが出力される。
また、演算ユニット４０からレジスタファイル２０には、アドレス指定コードとして、“２”が入力される。
【００３３】
すると、レジスタファイル２０が、アドレス“２”に対応する記憶素子２０ｂを参照し、記憶されているベースコード“０１１”に基づいて、ベクトルレジスタＶＲ３のアドレス第３番を読み出す。そして、レジスタファイル２０から演算ユニット４０に、ＶＲ３［２］を示す読み出しデータコードが出力される。
さらに、演算ユニット３０からレジスタファイル２０には、アドレス指定コードとして、“３”が入力される。
【００３４】
すると、レジスタファイル２０が、アドレス“３”に対応する記憶素子２０ｃを参照し、記憶されているベースコード“００１”に基づいて、ベクトルレジスタＶＲ１のアドレス第４番を読み出す。そして、レジスタファイル２０から演算ユニット３０に、ＶＲ０［３］を示す読み出しデータコードが出力される。
このとき、記憶素子２０ｃに記憶されたベースコード“００１”は記憶素子２０ｄにシフトされ、記憶素子２０ｂに記憶されたベースコード“０１１”は記憶素子２０ｃにシフトされ、記憶素子２０ａに記憶されたベースコード“０１０”は記憶素子２０ｂにシフトされる。
【００３５】
次に、サイクル“５”において、演算ユニット５０からレジスタファイル２０に、アドレス指定コードとして、“２”が入力される。
すると、レジスタファイル２０が、アドレス“２”に対応する記憶素子２０ｂを参照し、記憶されているベースコード“０１０”に基づいて、ベクトルレジスタＶＲ２のアドレス第３番を読み出す。そして、レジスタファイル２０から演算ユニット５０に、ＶＲ２［２］を示す読み出しデータコードが出力される。
【００３６】
また、演算ユニット４０からレジスタファイル２０には、アドレス指定コードとして、“３”が入力される。
すると、レジスタファイル２０が、アドレス“３”に対応する記憶素子２０ｃを参照し、記憶されているベースコード“０１１”に基づいて、ベクトルレジスタＶＲ３のアドレス第４番を読み出す。そして、レジスタファイル２０から演算ユニット４０に、ＶＲ３［３］を示す読み出しデータコードが出力される。
【００３７】
さらに、演算ユニット３０からレジスタファイル２０には、アドレス指定コードとして、“４”が入力される。
すると、レジスタファイル２０が、アドレス“４”に対応する記憶素子２０ｄを参照し、記憶されているベースコード“００１”に基づいて、ベクトルレジスタＶＲ１のアドレス第５番を読み出す。そして、レジスタファイル２０から演算ユニット３０に、ＶＲ０［４］を示す読み出しデータコードが出力される。
【００３８】
このとき、記憶素子２０ｄに記憶されたベースコード“００１”は記憶素子２０ｅにシフトされ、記憶素子２０ｃに記憶されたベースコード“０１１”は記憶素子２０ｄにシフトされ、記憶素子２０ｂに記憶されたベースコード“０１０”は記憶素子２０ｃにシフトされる。
以下、サイクル“６”，“７”も同様の処理が繰り返され、サイクル“８”の終了とともに、演算ユニット３０によるベクトルデータＶＲ０の読み出しは終了する。
【００３９】
続いて、サイクル“９”の終了とともに、演算ユニット４０によるベクトルデータＶＲ３の読み出しは終了する。
さらに、サイクル“１０”の終了とともに、演算ユニット５０によるベクトルデータＶＲ２の読み出しは終了する。
このような手法により、例えば、図２のサイクル“３”において、新たに指定されたベクトルレジスタＶＲ２については、レジスタファイル２０に入力されるベースコード（“０１０”）とアドレス指定コード（“０”）とによって、ＶＲ２［０］を指定できる。また、従前に指定されたベクトルレジスタＶＲ０，ＶＲ３については、レジスタファイル２０に入力されるアドレス指定コード（“１”，“２”）と、そのアドレスに対応する記憶素子２０ａ，２０ｂが記憶しているベースコード（“０１１”，“００１”）とによって、ＶＲ３［１］およびＶＲ０［２］を指定できる。
【００４０】
以上のように、本実施の形態に係るベクトルプロセッサ１は、レジスタファイル２０内に、ベクトルレジスタの指定状態を記憶しておくための記憶素子２０ａ〜２０ｇを備えている。そして、ベクトルレジスタが指定された後、記憶素子２０ａ〜２０ｇに記憶されたベクトルレジスタの指定状態を参照しながら、ベクトルレジスタ内のいずれかのレジスタについて、データの読み出しあるいは書き込みを行う。
【００４１】
即ち、ベクトルレジスタの先頭アドレスが指定された後は、演算ユニットがベクトルレジスタ内のアドレスを指定する値のみを“１”ずつインクリメントしてレジスタファイル２０に出力する。一方、レジスタファイル２０では、入力されたベクトルレジスタ内のアドレスに対応する記憶素子を参照し、その記憶素子に記憶されたベースコードのベクトルレジスタについて、入力されたアドレスのデータを読み出す。そして、そのアドレスを入力した演算ユニットに対して、読み出したデータを出力する。
【００４２】
したがって、演算ユニットは、演算対象となるデータをレジスタファイルから読み出す際、ベクトルレジスタ内の要素番号（アドレス）のみを指定すればよいため、演算ユニットからレジスタファイル２０に入力されるアドレス指定信号の数（ビット数）を削減することができる。
また、そのため、ベクトルプロセッサ１に備えるマルチプレクサを小型化でき、回路規模の減少および回路遅延の軽減を実現することが可能となる。
【００４３】
さらに、各演算ユニットにおいて、指定するベクトルレジスタのアドレスを管理しておく必要がなくなり、ベクトルプロセッサ１の構成を効率的なものとすることができる。
即ち、本発明によれば、ベクトルレジスタを利用した演算処理をより適切に行うことが可能となる。
【００４４】
なお、本実施の形態においては、データの読み出しの場合を主として説明したが、データの書き込みの場合もレジスタのアドレス指定に関する動作は同様である。ただし、データの書き込みの場合、レジスタに対するデータの書き込みを可能とするか否かを切り替える「書き込みイネーブル信号」がさらに必要となる。そして、書き込みイネーブル信号が書き込み可能な状態を示す“１”である場合にのみ、上述の手法によって指定されたレジスタのアドレスにデータが書き込まれる。
【図面の簡単な説明】
【図１】本発明を適用したベクトルプロセッサ１の構成を示す図である。
【図２】ベクトルプロセッサ１の動作例を示すタイミングチャートである。
【符号の説明】
１  ベクトルプロセッサ，１０  フェッチユニット，２０  レジスタファイル，２０ａ〜２０ｇ  記憶素子，３０〜５０  演算ユニット
【図１】
2004302772.tif 000003
【図２】
2004302772.tif 000004