(57)【要約】【課題】２以上の半導体チップを積層して搭載する半導体装置において、上段と下段に同一のサイズや同一の種類の半導体チップを積層できるようにする。【解決手段】半導体装置において、基板と、基板に備えられ、外部の電極と電気的に接続するための外部電極端子と、基板の上方に載置され、主面に複数の電極パッドが配置された第一の半導体チップと、第一の半導体チップの上方に載置され、主面に複数の電極パッドが配置された第二の半導体チップと、電極パッドと、外部電極端子とを接続する接続線とを備える。また、第一の半導体チップの主面の一部分と、第二の半導体チップの主面と反対側の面の一部分とが対向し、かつ、第一の半導体チップの電極パッドに、第二の半導体チップが重ならないように、第一、第二の半導体チップをずらして配置する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板に備えられ、外部の電極と電気的に接続するための外部電極端子と、前記基板の上方に載置され、主面に複数の電極パッドが配置された第一の半導体チップと、
前記第一の半導体チップの上方に載置され、主面に複数の電極パッドが配置された第二の半導体チップと、
前記電極パッドと、前記外部電極端子とを接続する接続線とを備え、
前記第一の半導体チップの主面の一部分と、前記第二の半導体チップの主面と反対側の面の一部分とが対向し、かつ、前記第一の半導体チップの電極パッドに、前記第二の半導体チップが重ならないように、前記第一、第二の半導体チップをずらして配置したことを特徴とする半導体装置。
【請求項２】
前記第一の半導体チップの前記電極パッドは、前記第一の半導体チップの対向する２辺に平行な一方向に１列に配置され、
前記第二の半導体チップは、前記第一の半導体チップの前記対向する２辺のうちの１辺と、前記１列に配置された電極パッドと、の間に重ねられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第二の半導体チップ下方の、前記第一の半導体チップと重ねられていない部分に、前記第一の半導体チップと同じ高さのダミーチップを備えることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第一の半導体チップと、前記第二の半導体チップは、同じ大きさであることを特徴とする請求項１から３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に関する。更に具体的には、半導体装置内に、半導体チップが２段以上に積層して搭載されている半導体装置に関するものである。
【０００２】
【従来の技術】
図５は、従来の半導体装置を説明するための断面模式図である。また、図６は、従来の半導体装置を説明するための一部透視図を含む上面模式図である。また、図７は、従来の代表的なメモリであるＤＲＡＭの構成を説明するための模式図である。
【０００３】
図５に示すように、半導体装置３００においては、基板４２上に下段半導体チップ４４が搭載され、また、下段半導体チップ４４の中央部に、上段半導体チップ４６が搭載されている。
基板４２の背面には半田ボール５０が形成されている。一方、図６に示すように、半導体チップ４４、４６の外周辺に沿って、それぞれ、ボンディングパッド５２、５４が四角形に配列されている。また、図５、図６に示すように、ボンディングパッド５２、５４には、それぞれ、ワイヤ５６、５８の一端が接続され、ワイヤ５６、５８の他端は、半田ボール５０に接続されている。
【０００４】
【発明が解決しようとする課題】
上述のように、各半導体チップ４４、４６においては、その外周辺に沿って、ボンディングパッド５２、５４が四角形に配列されている。このような半導体チップ４４、４６を、半導体装置３００のように２段に積層して搭載する場合、下段に配置される下段半導体チップ４４のボンディングパッド５２には、ワイヤ５６を接続する必要があり、従って、ボンディングパッド５２上に、上段半導体チップ４６が重ならないようにする必要がある。このため、上段半導体チップ４６を、下段半導体チップ４４より、ボンディングパッド５２の配列スペースの分だけ小さくしなければならない。
【０００５】
従って、半導体装置３００のような構成の場合、下段半導体チップと、上段半導体チップとは、同一のもの、あるいは、同一サイズのものとすることができない。即ち、半導体装置内に同一サイズのメモリＩＣを２段あるいは、複数段に搭載することができず、上段の半導体チップのサイズは制限されるため、メモリＩＣの容量アップも制限されることとなる。
【０００６】
また、図７に示すように、従来の代表的なメモリであるＤＲＡＭに搭載される半導体チップ６０は、その中央部分に一列にボンディングパッド６２が配置されている場合が多い。このような場合には、半導体チップ６０の上部に、更に、同一の半導体チップを重ねようとすると、ボンディングパッド６２上に上段の半導体チップが重なってしまう。従って、このような半導体チップを搭載する場合には、半導体チップを複数段に重ねて搭載することができない。
【０００７】
従って、この発明は、上述したような問題を解決し、半導体装置の小型化を図りつつ、メモリ容量を大きくするため、半導体チップを高密度に実装することができる半導体装置を提案するものである。
【０００８】
【課題を解決するための手段】
この発明の半導体装置は、前記基板に備えられ、外部の電極と電気的に接続するための外部電極端子と、
前記基板の上方に載置され、主面に複数の電極パッドが配置された第一の半導体チップと、
前記第一の半導体チップの上方に載置され、主面に複数の電極パッドが配置された第二の半導体チップと、
前記電極パッドと、前記外部電極端子とを接続する接続線とを備え、
前記第一の半導体チップの主面の一部分と、前記第二の半導体チップの主面と反対側の面の一部分とが対向し、かつ、前記第一の半導体チップの電極パッドに、前記第二の半導体チップが重ならないように、前記第一、第二の半導体チップをずらして配置したものである。
【０００９】
また、この発明の半導体装置は、前記第一の半導体チップの前記電極パッドが、前記第一の半導体チップの対向する２辺に平行な一方向に１列に配置され、
前記第二の半導体チップは、前記第一の半導体チップの前記対向する２辺のうちの１辺と、前記１列に配置された電極パッドと、の間に重ねられるものである。
【００１０】
また、この発明の半導体装置は、前記第二の半導体チップ下方の、前記第一の半導体チップと重ねられていない部分に、前記第一の半導体チップと同じ高さのダミーチップを備えるものである。
【００１１】
また、この発明の半導体装置は、前記第一の半導体チップと、前記第二の半導体チップは、同じ大きさのものである。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
【００１３】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００を説明するための断面模式図である。また、図２は、半導体装置１００に搭載された半導体チップ４、６の搭載状態を説明するための上面からの透視図である。
【００１４】
図１に示すように、半導体装置１００は、基板２、下段半導体チップ４、上段上段半導体チップ６、ダミーチップ８、ワイヤ１０、１２及び合成樹脂１４を含んで構成される。具体的には、基板２上に、下段半導体チップ４及びダミーチップ８が搭載され、下段半導体チップ４及びダミーチップ８の上部には、上段半導体チップ６が搭載されている。また、上下の半導体チップ４、６と基板２との間にそれぞれ、ワイヤ１０、１２が接続されている。この状態で、合成樹脂１４で、樹脂封止され、半導体装置１００が構成されている。なお、この実施の形態１においては、下段半導体チップ４と上段半導体チップ６とは、同一サイズの同一のチップである。また、下段半導体チップ４と、ダミーチップ８とは同じ高さを有する。
【００１５】
基板２の背面には、半田ボール１６が形成されている。半田ボール１６は、外部の電極と接続するための端子として用いられるものである。基板２背面の半田ボール１６と接している部分には、それぞれ、基板２の表面に貫通するリード１８が設けられている。
【００１６】
基板２の表面の一部には、ダイボンド材２０を介して、下段半導体チップ４が搭載されている。また、基板２の他の部分には、下段半導体チップ４とは、間隔をおいた状態で、ダイボンド材２２を介してダミーチップ８が接着されている。
即ち、図１に示す状態においては、基板２の左側に下段半導体チップ４が載置され、間隔をおいて、右側に、ダミーチップ８が載置されている。なお、ここで、ダミーチップはＳｉで形成されている。
【００１７】
また、下段半導体チップ４の表面から、ダミーチップ８の表面に渡って、上段半導体チップ６がダイボンド材２４、２６を介して搭載されている。即ち、上段半導体チップ６と下段半導体チップ４表面とが接する部分は、ダイボンド材２４により接着されている。また、上段半導体チップ６と、ダミーチップ８表面とが接する部分は、ダイボンド材２６により接着されている。
【００１８】
図２に示すように、ボンディングパッド２８は、下段半導体チップ４表面の中央に１列に配置されている。また、ボンディングパッド３０は、上段半導体チップ６表面の、中央に１列に配置されている。
【００１９】
図１、２に示すように、上段半導体チップ６は、下段半導体チップ４の中央に配置されたボンディングパッド２８により２つに区切られる部分のうち、片側部分にのみダイボンド材２４を介して接着されている。一方、上段半導体チップ６は、ダミーチップ８上にも、ダイボンド材２６を介して接着されている。
【００２０】
即ち、図１、２に示す状態においては、下段半導体チップ４は、中央に配置されたボンディングパッド２８により、左右２つの部分に区切られている。上段半導体チップ６の背面の左側は、下段半導体チップ４の右側部分のみに接着されている。また、上段半導体チップ６の背面の右側は、ダイボンド材３０によりダミーチップ８上に接着されている。このようにして、上段半導体チップ６は、下段半導体チップ４と、ダミーチップ８とにより支えられている。
【００２１】
各ワイヤ１０は、一端において、下段半導体チップ４の各ボンディングパッド２８に接続され、他端において基板２の表面のリード１８に接続されている。ワイヤ１０は、ボンディングパッド２８で仕切られる２つの部分のうち、上段半導体チップ６が載置された部分とは反対側、即ち、図１、２においては下段半導体チップ４の左側部分の上方を通るようにして配置され、リード１８とボンディングパッド２８とを接続している。
【００２２】
各ワイヤ１２は、一端において、上段半導体チップ６の各ボンディングパッド３０に接続され、他端において、基板２のリード１８に接続されている。ワイヤ１２は、上段半導体チップ６の、ボンディングパッド３０によって仕切られる２つの部分のうち、下段半導体チップ４と接着されている側の部分とは反対側、即ち、図１、２においては上段半導体チップ６の右側部分の上方を通るようにして配置され、リード１８と、ボンディングパッド３０を接続している。
【００２３】
以上の説明したように、この実施の形態１によれば、下段半導体チップ４と上段半導体チップ６とは、それぞれ、中心をずらして、上段半導体チップ６が、下段半導体チップ４のボンディングパッド２８に重ならないように配置されている。このようにすれば、中央にボンディングパッドが設けられているような半導体チップを用いるような場合でも、半導体チップを２段以上に重ねることができる。また、この場合、上下段に、同一の半導体チップを重ねることもできる。従って、メモリ容量が大きく、かつ小型化した半導体装置を得ることができる。
【００２４】
なお、実施の形態１においては、下段半導体チップ４、上段半導体チップ６ともに、中央にボンディングパッド２８、３０が配置されているものについて説明した。しかし、この発明は、これに限るものではなく、中央からずれた位置にボンディングパッドが配置されているものであってもよい。この場合にも上段半導体チップを中心からずらして重ねればよく、また、必要に応じて、上段半導体チップと下段半導体チップが重ならない部分においては、上段半導体チップの下に、ダミーチップを配置して支持するようにすれば良い。
【００２５】
また、この実施の形態においては、同一の半導体チップを重ねる場合について説明したが、この発明は、同一の場合に限るものではなく、異なる大きさ、あるいは、異なる種類の半導体チップを重ねるものであってもよい。
【００２６】
また、この実施の形態においては、２段に半導体チップを積み重ねる場合について説明した。しかし、この発明は、２段に限らず、複数段に半導体チップを重ねた物であっても良い。この場合にも、下段に配置される半導体チップのボンディングパッドに重ならないように、半導体チップを中央からずらした方向に重ねればよい。
【００２７】
また、実施の形態１においては、図面を参照して、左側に下段半導体チップ４、右側にダミーチップ８を配置している場合について説明した。しかし、配置位置は、これに限るものではなく、左右逆であっても、また、上下に配置されていてもよい。また、下段半導体チップ４と、ダミーチップ８とは、間隔をおいて配置されている場合について説明したが、下段半導体チップ４とダミーチップとは、接触するようにして配置されているものであってもよい。また、ダミーチップはＳｉである場合について説明したが、この発明において、ダミーチップはＳｉに限るものではない。
【００２８】
実施の形態２．
図３は、この発明の実施の形態２における半導体装置２００を説明するための断面模式図であり、図４は、半導体装置２００における半導体チップの積層状態を説明するための上面からの透視図である。
半導体装置２００は、基板２、下段半導体チップ４、上段半導体チップ３２、ワイヤ１０、３４及び合成樹脂１４を含んで形成される。
【００２９】
図３に示す半導体装置２００は、基板２及び下段に搭載される下段半導体チップ４については、実施の形態１の半導体装置１００において説明したものと同じものである。しかし、下段半導体チップ４の上部に搭載される上段半導体チップ３２は、下段半導体チップ４とは大きさの異なるものである。
【００３０】
また、図４に示すように、実施の形態２においても、実施の形態１と同様に、下段半導体チップ４の中央部には、一列に、ボンディングパッド２８が配列されている。また、上段半導体チップ３２の中央部にも、一列に、ボンディングパッド３８が配列されている。
【００３１】
また、図３、４に示すように、上段半導体チップ３２は、下段半導体チップ４のボンディングパッド２８によって区切られる部分の片側に、ダイボンド材３６を介して接着されている。即ち、図３、４に示す状態においては、下段半導体チップ４の左側部分と、上段半導体チップ３２の右側部分とが、ダイボンド材３６によって接着されている。
【００３２】
また、各ワイヤ３４は、一端において、上段半導体チップ３２の各ボンディングパッド３８に接続され、他端において、基板２のリード１８に接続されている。ワイヤ３４は、上段半導体チップ３２の、ボンディングパッド３８によって仕切られる２つの部分のうち、下段半導体チップ４と接着されている側の部分とは反対側、即ち、図３、４においては上段半導体チップ３２の右側部分の上方を通るようにして配置され、リード１８と、ボンディングパッド３２を接続している。
【００３３】
実施の形態２において、上段半導体チップ３２は、下段半導体チップ４よりも小さい。従って、下段半導体チップ４の中央に配置されたボンディングパッド２０に重ならないように、ずらした状態で半導体チップ３２を配置しても、半導体チップ３０の背面の、下段半導体チップ４に支えられていない部分は小さい。このため、半導体装置２００においては、半導体チップ３２の下方に、ダミーチップを設けていない。このようにしても、半導体チップ３２は、十分な強度で下段半導体チップ４に支えられている。
その他の部分は実施の形態１と同様であるから、説明を省略する。
【００３４】
以上のようにすれば、上段に搭載する半導体チップが小さい場合には、ダミーチップを設ける必要がなく、ダミーチップの製造等の工程を省くことができる。
従って、半導体製造の処理速度をあげ、かつ、半導体装置の製造にかかるコストを下げることができる。
【００３５】
なお、実施の形態２においては、下段半導体チップ４より、上段半導体チップ３２が小さい場合について説明した。しかし、この発明は、このような場合に限るものではなく、上段半導体チップ３２が、下段半導体チップ４に十分な強度で支持されるものであれば、上段半導体チップ３２は、下段半導体チップ４と同じあるいはそれ以上の大きさのものであってもよい。
【００３６】
なお、この発明において、外部電極端子は、外部の電極と半導体装置を電気的に接続するために用いられる端子であり、例えば、実施の形態１、２における半田ボール１６が該当する。また、この発明において、第一の半導体チップは、積層される半導体チップのうち下側に配置される半導体チップを示し、例えば、実施の形態１、２の下段半導体チップ４が該当する。また、この発明において第二の半導体チップは、積そうされる半導体チップのうち上側に配置される半導体チップを示し、例えば、実施の形態１、２の上段半導体チップ６、３２が該当する。また、この発明において電極パッドには、例えば実施の形態１、２におけるボンディングパッド２８、３０、３８が該当し、接続線には、例えば、実施の形態１、２におけるワイヤ１０、１２、３４が該当する。
【００３７】
【発明の効果】
以上説明したように、この発明において、半導体装置は、半導体チップを２段に積層したものであって、かつ、上段の半導体チップと下段の半導体チップとは、それぞれ、一部分のみが対向するようにずらして配置されている。従って、電極パッドの配置位置に関わらず、上段にも大きな半導体チップを積層することができるため、平面上に半導体チップを搭載したものよりも、大幅にパッケージサイズを小さくすることができる。
【００３８】
また、上段の半導体チップと下段の半導体チップとは、ずらして配置することができるため。従って、中央に電極パッドが１列に配置されている場合にも、半導体チップを積層することができ、これにより、高密度に実装された半導体装置を得ることができる。
【００３９】
また、この発明において、上段の半導体チップの下方にダミーチップを配置するものについては、上段に配置される半導体チップがある程度大きな場合にも、ワイヤボンド時に半導体チップにかかるダメージを抑えることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態における半導体装置に搭載された半導体チップの搭載状態を説明するための上面からの透視図である。
【図３】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図４】この発明の実施の形態２における半導体装置に搭載された半導体チップの積層状態を説明するための上面からの透視図である。
【図５】従来の半導体装置を説明するための断面模式図である。
【図６】従来の半導体装置を説明するための上面からの透視図である。
【図７】従来の代表的なメモリであるＤＲＡＭの構成を説明するための模式図である。
【符号の説明】
１００、２００、３００　半導体装置、　２　基板、　４　下段半導体チップ、　６　上段半導体チップ、　８　ダミーチップ、　１０、１２　ワイヤ、　１４　合成樹脂、　１６　半田ボール、　１８　リード、　２０、２２、２４、２６　ダイボンド材、　２８、３０　ボンディングパッド、　３２　上段半導体チップ、　３４　ワイヤ、　３６　ダイボンド材、　３８　ボンディングパッド、４２　基板、　４４　下段半導体チップ、　４６　上段半導体チップ、　５０半田ボール、　５２、５４　ボンディングパッド、　５６、５８　ワイヤ、　６０　半導体チップ、　６２　ボンディングパッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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