(57)【要約】      （修正有）【課題】  感知増幅器の感知余裕度と集積度を増加させることに適した基準セルを有する磁気ラム素子を提供する。【解決手段】  前記磁気ラム素子は、メインセルアレイ部Ａ１，Ａ２及び基準セルアレイ部Ｂを具備する。前記メインセルアレイ部Ａ１，Ａ２には、行及び列に沿って２次元的に配列された複数のメインセルが有り、それぞれ直列接続されたメインアクセストランジスタとメイン磁気抵抗体４０ａを持つ。前記基準セルアレイ部Ｂには、列方向に沿って１次元的に配列された複数の基準セルが有り、それぞれ直列接続された基準アクセストランジスタと基準磁気抵抗体４０ｂを持つ。前記メイン磁気抵抗体４０ａは、平面的には一つの方向に沿って配列され、前記基準磁気抵抗体４０ｂは、それと交差するように配列されるので、前記基準磁気抵抗体４０ｂのそれぞれは、常に前記メイン磁気抵抗体４０ａの最大値と最小値の間の値を有する。【選択図】  図３
2004311942.tif 000002
【特許請求の範囲】
【請求項１】
メインセル領域及びメインセル領域と隣接する基準セル領域を備える磁気ラム素子構造体（ｍａｇｎｅｔｉｃ  ＲＡＭ  ｄｅｖｉｃｅ  ｓｔｒｕｃｔｕｒｅ）において、
前記メインセル領域内に行及び列に沿って２次元的に配置され、それらのそれぞれが平面上に第１幅及び第１長さを有する複数のメイン磁気抵抗体と；
前記基準セル領域内に前記列と平行する方向に１次元的に配置された基準磁気抵抗体と；を含み、
前記基準磁気抵抗体のそれぞれは平面上に第２幅及び第２長さを有し、前記第１長さの方向は前記第２長さの方向と所定の角度で交差することを特徴とする磁気ラム素子構造体。
【請求項２】
請求項１記載の磁気ラム素子構造体において、
前記第１及び第２長さは、それぞれ前記第１及び第２幅よりも大きく、前記メイン磁気抵抗体及び前記基準磁気抵抗体のそれぞれは、平面上で長方形または楕円形であることを特徴とする磁気ラム素子構造体。
【請求項３】
請求項１記載の磁気ラム素子構造体において、
前記メイン磁気抵抗体のそれぞれは、順に積層されたメイン下部電極、メイン磁気トンネル接合構造体及びメイン上部電極を含み、前記基準磁気抵抗体のそれぞれは、順に積層された基準下部電極、基準磁気トンネル接合構造体及び基準上部電極を含むことを特徴とする磁気素子構造体。
【請求項４】
請求項３記載の磁気ラム素子構造体において、
前記メイン磁気トンネル接合構造体は、順に積層されたメインピニング膜、メイン固定膜、メイントンネリング膜及びメイン自由膜を含み、前記基準磁気トンネル接合構造体は、順に積層された基準ピニング膜、基準固定膜、基準トンネリング膜及び基準自由膜を含むことを特徴とする磁気ラム素子構造体。
【請求項５】
請求項１記載の磁気ラム素子構造体において、
前記所定の角度は９０°であることを特徴とする磁気ラム素子構造体。
【請求項６】
請求項１記載の磁気ラム素子構造体において、
前記基準セル領域内に配置された基準ビットラインをさらに含み、前記基準ビットラインは前記列と平行するように配置され、前記基準ビットラインは、前記基準ビットライン下部で前記列と平行する方向に沿って１次元的に配列された前記基準磁気抵抗体の上部面と電気的に接続されていることを特徴とする磁気ラム素子構造体。
【請求項７】
請求項１記載の磁気ラム素子構造体において、
前記メインセル領域内に配置された複数の平行するメインビットラインをさらに含み、前記メインビットラインは、前記列と平行するように配置され、前記メインビットラインのそれぞれは、その下部で前記列と平行した方向に沿って１次元的に配列された前記メイン磁気抵抗体の上部面と電気的に接続されていることを特徴とする磁気素子構造体。
【請求項８】
請求項１記載の磁気ラム素子構造体において、
前記メイン磁気抵抗体及び前記基準抵抗体の下部に配置された複数の平行するデジットラインをさらに含み、前記デジットラインは、前記行と平行するように配置され、前記メイン磁気抵抗体及び前記基準磁気抵抗体から絶縁されることを特徴とする磁気ラム素子構造体。
【請求項９】
請求項１記載の磁気ラム素子構造体において、
前記メインセル領域内に形成され、前記メイン磁気抵抗体の下部面にそれぞれ電気的に接続された複数のメインアクセストランジスターと、
前記基準セル領域内に形成され、前記基準磁気抵抗体の下部面にそれぞれ電気的に接続された複数の基準アクセストランジスターと、をさらに含み、
前記アクセストランジスターは、半導体基板に形成されることを特徴とする磁気ラム素子構造体。
【請求項１０】
請求項９記載の磁気ラム素子構造体において、
前記各行内に配列された前記メインアクセストランジスター及び前記基準アクセストランジスターは、一つのワードラインを共有することを特徴とする磁気ラム素子構造体。
【請求項１１】
半導体基板上にメインセル領域及び基準セル領域を具備し、前記メインセル領域は行（ｒｏｗｓ）及び列（ｃｏｌｕｍｎｓ）に沿って２次元的に配列された複数のメインセルを有し、前記基準セル領域は、前記列に沿って１次元的に配列された複数の基準セルを有する磁気ラム素子構造体において、
前記半導体基板上に前記行と平行するように配列された複数のデジットラインと、
前記メインセル領域内に前記デジットラインの上部を横切るように配列された複数のメインビットラインと、
前記基準セル領域内に前記デジットラインの上部を横切るように配置された一つの基準ビットラインと、
前記メインビットラインと前記デジットラインとの間に介在され、平面上に幅及び前記幅よりも大きい長さを有し、一つの方向に向けて互いに平行するように配列された複数のメイン磁気抵抗体と、
前記基準ビットラインと前記デジットラインとの間に介在された複数の基準磁気抵抗体と、を含み、
前記各基準磁気抵抗体は前記各メイン磁気抵抗体と同じ模様（ｃｏｎｆｉｇｕｒａｔｉｏｎ）及び構造を有し、前記一つの方向と垂直するよう配列されることを特徴とする磁気ラム素子構造体。
【請求項１２】
請求項１１記載の磁気ラム素子構造体において、
前記基準磁気抵抗体及び前記メイン磁気抵抗体のそれぞれは、平面上で長方形の形態（ｒｅｃｔａｎｇｕｌａｒ  ｓｈａｐｅ）または楕円形の形態を有することを特徴とする磁気ラム素子構造体。
【請求項１３】
請求項１１記載の磁気ラム素子構造体において、
前記メイン磁気抵抗体のそれぞれは、順に積層されたメイン下部電極、メイン磁気トンネル接合構造体及びメイン上部電極を含み、前記基準磁気抵抗体のそれぞれは、順に積層された基準下部電極、基準磁気トンネル接合構造体及び基準上部電極を含み、前記ビットラインは前記基準上部電極と電気的に接続されることを特徴とする磁気ラム素子構造体。
【請求項１４】
請求項１３記載の磁気ラム素子構造体において、
前記メイン磁気トンネル接合構造体のそれぞれは、順に積層されたメインピニング膜（ｍａｉｎ  ｐｉｎｎｉｎｇ  ｌａｙｅｒ）、メイン固定膜（ｍａｉｎ  ｐｉｎｎｅｄ  ｌａｙｅｒ）、メイントンネリング膜（ｍａｉｎ  ｔｕｎｎｅｌｉｎｇ  ｌａｙｅｒ）及びメイン自由膜（ｍａｉｎ  ｆｒｅｅ  ｌａｙｅｒ）を含み、前記基準磁気トンネル接合構造体のそれぞれは、順に積層された基準ピニング膜（ｒｅｆｅｒｅｎｃｅ  ｐｉｎｎｉｎｇ  ｌａｙｅｒ）、基準固定膜（ｒｅｆｅｒｅｎｃｅ  ｐｉｎｎｅｄ  ｌａｙｅｒ）、基準トンネリング膜（ｒｅｆｅｒｅｎｃｅ  ｔｕｎｎｅｌｉｎｇ  ｌａｙｅｒ）、及び基準自由膜（ｒｅｆｅｒｅｎｃｅ  ｆｒｅｅ  ｌａｙｅｒ）を含むことを特徴とする磁気ラム素子構造体。
【請求項１５】
請求項１１記載の磁気ラム素子構造体において、
前記デジットラインは前記メイン磁気抵抗体及び前記基準磁気抵抗体から絶縁されることを特徴とする磁気ラム素子構造体。
【請求項１６】
請求項１３記載の磁気ラム素子構造体において、
前記メインビットラインのそれぞれは、その下部に配列された前記メイン上部電極と電気的に接続され、前記基準ビットラインはその下部に配列された前記基準上部電極と電気的に接続されることを特徴とする磁気ラム素子構造体。
【請求項１７】
請求項１３記載の磁気ラム素子構造体において、
前記メイン下部電極にそれぞれ接続されたドレーン領域を有するメインアクセストランジスターと、
前記基準下部電極にそれぞれ接続されたドレーン領域を有する基準アクセストランジスターと、
をさらに含むことを特徴とする磁気ラム素子構造体。
【請求項１８】
メインセルアレイ部（ｍａｉｎ  ｃｅｌｌ  ａｒｒａｙ  ｐｏｒｔｉｏｎ）及び基準セルアレイ部（ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ  ａｒｒａｙ  ｐｏｒｔｉｏｎ）を備える磁気ラム素子において、
前記基準セルアレイ部内の基準ビットラインと、
前記基準ビットラインに並列に連結され、それらのそれぞれが直列に連結された、一つの基準アクセストランジスター（ａ  ｓｉｎｇｌｅ  ｒｅｆｅｒｅｎｃｅ  ａｃｃｅｓｓ  ｔｒａｎｓｉｓｔｏｒ）及び一つの基準磁気抵抗体（ａ  ｓｉｎｇｌｅ  ｒｅｆｅｒｅｎｃｅ  ｍａｇｎｅｔｉｃ  ｒｅｓｉｓｔｏｒ）で構成され、前記基準磁気抵抗体の第１端子が前記基準ビットラインと電気的に接続され、前記基準磁気抵抗体の第２端子がそれぞれ前記基準アクセストランジスターのドレーン領域に接続された複数の基準セルと、
前記基準ビットラインと電気的に接続された第１入力端子を有する感知増幅器と、
を含むことを特徴とする磁気ラム素子。
【請求項１９】
請求項１８記載の磁気ラム素子において、
前記基準アクセストランジスターのゲート電極にそれぞれ電気的に接続された複数のワードラインをさらに含み、前記ワードラインは前記メインセルアレイ部内に延長されることを特徴とする磁気ラム素子。
【請求項２０】
請求項１９記載の磁気ラム素子において、
前記メインセルアレイ部内の複数のメインビットラインをさらに含み、前記メインビットラインは前記感知増幅器の第２入力端子と電気的に接続されていることを特徴とする磁気ラム素子。
【請求項２１】
請求項２０記載の磁気ラム素子において、
前記メインビットラインのそれぞれに並列に連結された複数のメインセルをさらに含み、それらのそれぞれは直列に連結された一つのメインアクセストランジスター（ａ  ｓｉｎｇｌｅ  ｍａｉｎ  ａｃｃｅｓｓ  ｔｒａｎｓｉｓｔｏｒ）及び一つのメイン磁気抵抗体（ａ  ｓｉｎｇｌｅ  ｍａｉｎ  ｍａｇｎｅｔｉｃ  ｒｅｓｉｓｔｏｒ）で構成され、前記メイン磁気抵抗体の第１端子は前記メインビットラインと電気的に接続され、前記メイン磁気抵抗体の第２端子はそれぞれ前記メインアクセストランジスターのドレーン領域に接続されていることを特徴とする磁気ラム素子。
【請求項２２】
請求項２１記載の磁気ラム素子において、
前記メインアクセストランジスターのゲート電極は、それぞれ前記ワードラインと電気的に接続されていることを特徴とする磁気ラム素子。
【請求項２３】
請求項２１記載の磁気ラム素子において、
前記メインアクセストランジスターのソース領域及び前記基準アクセストランジスターのソース領域は、共通ソースラインと電気的に接続されていることを特徴とする磁気ラム素子。
【請求項２４】
請求項２１記載の磁気ラム素子において、
前記メインセルアレイ部内の複数のデジットラインをさらに含み、前記デジットラインは前記基準セルアレイ部内に延長されることを特徴とする磁気ラム素子。
【請求項２５】
請求項２１記載の磁気ラム素子において、
前記基準磁気抵抗体のそれぞれは、前記メイン磁気抵抗体の最大抵抗値と最小抵抗値との間の中間値（ｍｉｄ−ｖａｌｕｅ）に該当する抵抗値を有することを特徴とする磁気ラム素子。
【請求項２６】
表面を備える磁気ラム基板と、
前記表面に沿って延長された複数のメイン磁気抵抗体と、
前記メイン磁気抵抗体に非平行するように前記表面に沿って延長された複数の基準磁気抵抗体と、
を含むことを特徴とする磁気ラム。
【請求項２７】
請求項２６記載の磁気ラムにおいて、
前記基準磁気抵抗体は前記メイン磁気抵抗体と垂直する方向に向けて前記表面に沿って延長されていることを特徴とする磁気ラム。
【請求項２８】
請求項２６記載の磁気ラムにおいて、
前記基準磁気抵抗体及び前記メイン磁気抵抗体は長方形または楕円形であることを特徴とする磁気ラム。
【請求項２９】
請求項２６記載の磁気ラムにおいて、
前記メイン磁気抵抗体は、最大抵抗値または最小抵抗値を有し、前記基準磁気抵抗体は、前記最大抵抗値と前記最小抵抗値との間の抵抗値を有することを特徴とする磁気ラム。
【請求項３０】
請求項２６記載の磁気ラムにおいて、
前記メイン磁気抵抗体は、最大抵抗値または最小抵抗値を有し、前記基準磁気抵抗体は、前記最大抵抗値と前記最小抵抗値との間の中間値に該当する抵抗値を有することを特徴とする磁気ラム。
【請求項３１】
請求項２６記載の磁気ラムにおいて、
前記基準磁気抵抗体及び前記メイン磁気抵抗体のそれぞれは、前記表面に沿って互いに平行する方向に向けて磁気スピンを有する固定層を備えることを特徴とする磁気ラム。
【請求項３２】
請求項２６記載の磁気ラムにおいて、
前記メイン磁気抵抗体にそれぞれ連結されて複数のメインセルを構成し、前記メインセルのそれぞれが、単一メインアクセストランジスター及び単一メイン磁気抵抗体を備える複数のメイントランジスターと、
前記基準磁気抵抗体にそれぞれ連結されて複数の基準セルを構成し、前記基準セルのそれぞれが、単一基準アクセストランジスター及び単一基準磁気抵抗体を備える複数の基準アクセストランジスターと、
をさらに含むことを特徴とする磁気ラム。
【請求項３３】
請求項３２記載の磁気ラムにおいて、
共通ラインと、
メインビットラインと、
基準ビットラインと、をさらに含み、
前記メインセルのうち少なくとも一つは前記共通ラインと前記メインビットラインとの間に介在されるように接続され、前記基準セルのうち少なくとも一つは前記共通ラインと前記基準ビットラインとの間に介在されるように接続されることを特徴とする磁気ラム。
【請求項３４】
請求項３３記載の磁気ラムにおいて、
ワードラインをさらに含み、前記共通ラインと前記メインビットラインとの間に介在された前記メインセルのうち少なくとも一つと、前記共通ラインと前記基準ビットラインとの間に介在された前記基準セルのうち少なくとも一つとは前記ワードラインに接続されることを特徴とする磁気ラム。
【請求項３５】
請求項３４記載の磁気ラムにおいて、
前記共通ライン及び前記ワードラインは、前記表面に沿って互いに平行するよう延長され、前記メインビットライン及び前記基準ビットラインは、互いに平行しながら前記共通ライン及び前記ワードラインに非平行するように前記表面に沿って延長されることを特徴とする磁気ラム。
【請求項３６】
請求項３３記載の磁気ラムにおいて、
前記メインビットラインと前記基準ビットラインとの間に接続された感知増幅器をさらに含むことを特徴とする磁気ラム。
【請求項３７】
磁気ラム基板を備え、
前記基板上に配置された複数のメイン磁気抵抗体及び複数のメインアクセストランジスターを備え、前記メイン磁気抵抗体は、最大抵抗値または最小抵抗値を有し、前記メイン磁気抵抗体は、それぞれ前記メインアクセストランジスターに接続されて複数のメインセルを構成し、前記メインセルのそれぞれは、単一メインアクセストランジスター及び単一メイン磁気抵抗体を備え、
前記基板上に配置された複数の基準磁気抵抗体及び複数の基準アクセストランジスターを備え、前記基準磁気抵抗体は、前記最大抵抗値と前記最小抵抗値との間の抵抗値を有し、前記基準磁気抵抗体はそれぞれ前記基準アクセストランジスターに接続されて複数の基準セルを構成し、前記基準セルのそれぞれは、単一基準アクセストランジスター及び単一基準磁気抵抗体を備える、
ことを特徴とする磁気ラム。
【請求項３８】
請求項３７記載の磁気ラムにおいて、
前記磁気ラム基板は、表面を備え、前記複数のメイン磁気抵抗体は、前記表面に沿って延長された長さを有し、複数の基準磁気抵抗体は、メイン磁気抵抗体と非平行するように前記表面に沿って延長された長さを有することを特徴とする磁気ラム。
【請求項３９】
請求項３８記載の磁気ラムにおいて、
前記基準磁気抵抗体は、前記メイン磁気抵抗体に垂直する方向に向けて前記表面に沿って延長されていることを特徴とする磁気ラム。
【請求項４０】
請求項３８記載の磁気ラムにおいて、
前記基準磁気抵抗体及び前記メイン磁気抵抗体は、長方形または楕円形であることを特徴とする磁気ラム。
【請求項４１】
請求項３７記載の磁気ラムにおいて、
前記基準磁気抵抗体は、前記最大抵抗値と前記最小抵抗値との間の中間に該当する抵抗値を有することを特徴とする磁気ラム。
【請求項４２】
請求項３７記載の磁気ラムにおいて、
前記基準磁気抵抗体及び前記メイン磁気抵抗体のそれぞれは、互いに平行する方向に向けて配列された磁気スピンを有する固定層を備えることを特徴とする磁気ラム。
【請求項４３】
請求項３７記載の磁気ラムにおいて、
共通ラインと、
メインビットラインと、
基準ビットラインと、をさらに含み、
前記メインセルのうち、少なくとも一つは前記共通ラインとメインビットラインとの間に介在されるように接続され、前記基準セルのうち、少なくとも一つは前記共通ラインと前記基準ビットラインとの間に介在されるように接続されていることを特徴とする磁気ラム。
【請求項４４】
請求項４３記載の磁気ラムにおいて、
ワードラインをさらに含み、前記共通ラインと前記メインビットラインとの間に介在された前記メインセルのうち、少なくとも一つと、前記共通ラインと前記基準ビットラインとの間に介在された前記基準セルのうち、少なくとも一つとは前記ワードラインに接続されることを特徴とする磁気ラム。
【請求項４５】
請求項４４記載の磁気ラムにおいて、
前記共通ライン及び前記ワードラインは互いに平行するように延長され、前記メインビットライン及び前記基準ビットラインは、互いに平行しながら前記共通ライン及び前記ワードラインに非平行するように延長されることを特徴とする磁気ラム。
【請求項４６】
請求項４３記載の磁気ラムにおいて、
前記メインビットラインと前記基準ビットラインとの間に接続された感知増幅器をさらに含むことを特徴とする磁気ラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶素子及びその構造体に関するもので、特に基準セルを有する磁気ラム素子及びその構造体（Ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ  ｈａｖｉｎｇ  ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌｓ  ａｎｄ  ｓｔｒｕｃｔｕｒｅ  ｔｈｅｒｅｏｆ）に関する。
【背景技術】
【０００２】
半導体記憶素子は、揮発性記憶素子及び不揮発性記憶素子に分類される。前記揮発性記憶素子は、電源が供給されない場合、前状態のデータ（ｐｒｅｖｉｏｕｓ  ｄａｔａ）が消滅するのに対して、前記不揮発性記憶素子は電源が供給されなくても前状態のデータを保っている。従って、前記不揮発性記憶素子は、移動通信端末機及びコンピュータメモリカード等に広く用いられる。
【０００３】
前記揮発性記憶素子は、ディーラム（ＤＲＡＭ）及びエスラム（ＳＲＡＭ）を含み、前記不揮発性記憶素子はフラッシュ（ｆｌａｓｈ）記憶素子を含む。前記ディーラムは、前記エスラムに比べて高い集積度を示す反面、高い電力消耗を発生させるリフレッシュ動作が要求される。また、前記フラッシュ記憶素子は、プログラム電圧及び消去電圧を低くするために高いセルカップリング比率を有する高性能セルを必要とする。しかし、前記高性能フラッシュ記憶セルは、複雑な製造工程を要求する。これに加えて、前記フラッシュ記憶素子は、一般的にトンネル酸化膜及びゲート層間絶縁膜を採択する積層構造のセルを具備する。これにより、前記トンネル酸化膜及びゲート層間絶縁膜の信頼性は前記フラッシュ記憶素子の寿命と直接的に関連がある。すなわち、前記フラッシュ記憶素子の信頼性を向上させるのが難しい。
【０００４】
最近、不揮発性特性のことは勿論、低い電力消耗を持つ新しい記憶素子として磁気ラムが提案された。例えば、書き動作時、低い電力消耗を得るために、新しい構造のデジットラインＩＥＥＥが主管する２００２年ＶＬＳＩ回路シンポジウム（ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐａｅｒｓ、ｐｐ．１５８−１６１（２００２））で「銅配線と共に一つのトランジスター及び一つの磁気トンネル接合で構成されるように集積されたビットセルを基礎とする低電力１メガビット磁気ラム（Ａ  ｌｏｗ  ｐｏｗｅｒ  １Ｍｂｉｔ  ＭＲＡＭ  ｂａｓｅｄ  ｏｎ  １Ｔ１ＭＴＪ  ｂｉｔ  ｃｅｌｌ  ｉｎｔｅｇｒａｔｅｄ  ｗｉｔｈ  Ｃｏｐｐｅｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ）」と言うタイトルでエムドルラム（Ｍ．Ｄｕｒｌａｍ）等による論文（ａｒｔｉｃｌｅ）（非特許文献１）に掲載されたように紹介される。これに加えて、前記論文は読み動作時、早いアクセスタイムを得るために新しい基準電流発生器（ｎｏｖｅｌ  ｒｅｆｅｒｅｎｃｅ  ｃｕｒｒｅｎｔ  ｇｅｎｅｒａｔｏｒ）、すなわち新しい基準セルを紹介している。
【非特許文献１】エムドルラム，「銅配線と共に一つのトランジスター及び一つの磁気トンネル接合で構成されるように集積されたビットセルを基礎とする低電力１メガビット磁気ラム（Ａ  ｌｏｗ  ｐｏｗｅｒ  １Ｍｂｉｔ  ＭＲＡＭ  ｂａｓｅｄ  ｏｎ  １Ｔ１ＭＴＪ  ｂｉｔ  ｃｅｌｌ  ｉｎｔｅｇｒａｔｅｄ  ｗｉｔｈ  Ｃｏｐｐｅｒ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ）」，ＩＥＥＥ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐａｅｒｓ，ｐｐ．１５８−１６１（２００２）
【０００５】
図１は、エムドルラム等によって開示された基準セルを有するセルアレイ部の一部分を示す等価回路図であり、図２は、図１で示された前記基準セルの理想的な動作及び実際の動作を説明するためのグラフである。図２において、横軸は読み動作時、基準ビットライン及び選択されたビットラインに入力される電圧（Ｖ）を示し、縦軸は前記基準ビットライン及び前記選択されたビットラインに接続された磁気抵抗体の抵抗値（ｒｅｓｉｓｔａｎｃｅ  ｖａｌｕｅｓ；Ｒ）を示す。
【０００６】
図１及び図２を参照すると、前記セルアレイ部は、列（ｃｏｌｕｍｎｓ）に沿って配列された複数の平行したビットラインと行（ｒｏｗｓ）に沿って配列された複数の平行したワードラインＷＬｉ、ＷＬｊとを含む。前記ビットラインは、一つの基準ビットライン（ａ  ｓｉｎｇｌｅ  ｒｅｆｅｒｅｎｃｅ  ｂｉｔ  ｌｉｎｅ）ＢＬｒ及び前記基準ビットラインＢＬｒの両側に配列されたメインビットライン（ｍａｉｎ  ｂｉｔ  ｌｉｎｅｓ）ＢＬｉ，ＢＬｊ，ＢＬｋ，ＢＬｌで構成される。図１で示されたように、互いに隣り合う前記一組のワードラインＷＬｉ，ＷＬｊは、一つの基準セル（ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ）Ｃｒに接続される。前記一つの基準セル（ｔｈｅ  ｓｉｎｇｌｅ  ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ）Ｃｒは、前記一組のワードラインＷＬｉ，ＷＬｊに接続された磁気ラムセル内に貯蔵されたデータと比較される基準情報（ｒｅｆｅｒｅｎｃｅ  ｄａｔａ）を発生させる。
【０００７】
前記ワードラインＷＬｉ，ＷＬｊ及び前記メインビットラインＢＬｉ，ＢＬｊ，ＢＬｋ，ＢＬｌが交差する地点に複数のメインセルが配置され、前記一組のワードラインＷＬｉ，ＷＬｊ及び前記一つの基準ビットラインＢＬｒが交差する地点に前記基準セルＣｒが配置される。前記メインセルのそれぞれは、一つのアクセストランジスターＴＡと一つのメイン磁気抵抗体（ｍａｉｎ  ｍａｇｎｅｔｉｃ  ｒｅｓｉｓｔｏｒ）ＭＲとで構成される。
【０００８】
前記アクセストランジスターＴＡのゲート電極は、前記ワードラインＷＬｉ，ＷＬｊと電気的に接続される。また、前記各列内で互いに隣り合う前記一組のアクセストランジスターＴＡのソース領域は前記ワードラインＷＬｉ、ＷＬｊ間に配置された一つの共通ソースラインＣＳに接続される。前記アクセストランジスターＴＡのドレーン領域は、前記メイン磁気抵抗体ＭＲの一端に接続され、前記メイン磁気抵抗体ＭＲの他端は前記メインビットラインのうち、どれか一つに接続される。
【０００９】
前記基準セルＣｒは、一組の基準アクセストランジスターＴＡｒを含む。前記一組の基準アクセストランジスターＴＡｒのソース領域は、前記共通ソースラインＣＳと電気的に接続される。また、前記一組の基準アクセストランジスターＴＡｒのゲート電極は、それぞれの前記一組のワードラインＷＬｉ、ＷＬｊと電気的に接続される。前記一組の基準アクセストランジスターＴＡｒのドレーン領域は、互いに連結されて常に同じ電位（ｐｏｔｅｎｔｉａｌ）を有する。これに加えて、前記各基準アクセストランジスターＴＡｒのドレーン領域と前記基準ビットラインＢＬｒとの間には直列連結された第１磁気抵抗体ＭＲ１及び第２磁気抵抗体ＭＲ２が介在される。結果的に、前記基準セルＣｒは、前記一組の基準アクセストランジスターＴＡｒ、一組の第１磁気抵抗体ＭＲ１及び一組の第２磁気抵抗体ＭＲ２で構成される。
【００１０】
前記基準ビットラインＢＬｒは、感知増幅器ＳＡの第１入力端（ｆｉｒｓｔ  ｉｎｐｕｔ  ｐｏｒｔ）に接続され、前記メインビットラインＢＬｉ，ＢＬｊ，ＢＬｋ、ＢＬｌは前記感知増幅器ＳＡの第２入力端子に接続される。これにより、前記感知増幅器ＳＡは前記複数のメインセルのうち、選択された一つのメインセルに接続されたメインビットラインを通って流れる電流と前記基準ビットラインＢＬｒを通って流れる電流とを比較して論理「０」または論理「１」に該当する信号を入／出力端子（Ｉ／Ｏ  ｐｏｒｔ）で出力させる。
【００１１】
前記メイン磁気抵抗体ＭＲ、前記第１磁気抵抗体ＭＲ１及び前記第２磁気抵抗体ＭＲ２は、上部電極、下部電極及びこれらの間に介在された磁気トンネル接合（ＭＴＪ：ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）構造体を含む。前記磁気トンネル接合構造体は、順に積層されたピニング膜（ｐｉｎｎｉｎｇ  ｌａｙｅｒ）、固定膜（ｐｉｎｎｅｄ  ｌａｙｅｒ）、トンネリング膜（ｔｕｎｎｅｌｉｎｇ  ｌａｙｅｒ）及び自由膜（ｆｒｅｅ  ｌａｙｅｒ）で構成される。前記固定膜は、アニリング工程により一つの方向に向けて配列され固定された磁気スピン（ｆｉｘｅｄ  ｍａｇｎｅｔｉｃ  ｓｐｉｎｓ）を有する。従って、前記自由膜の磁化方向（ｍａｇｎｅｔｉｚａｔｉｏｎ  ｄｉｒｅｃｔｉｏｎ）に従って前記磁気抵抗体ＭＲ、ＭＲ１、ＭＲ２は最小抵抗値（ｍｉｎｉｍｕｍ  ｒｅｓｉｓｔａｎｃｅ）または最大抵抗値（ｍａｘｉｍｕｍ  ｒｅｓｉｓｔａｎｃｅ）を示す。ここで、前記第１及び第２磁気抵抗体ＭＲ１、ＭＲ２は、それぞれ書き動作(ｗｒｉｔｉｎｇ  ｏｐｅｒａｔｉｏｎ)を通じて前記最小抵抗値及び前記最大抵抗値を有するようにプログラムされるか、またはそれとは反対にプログラムされる。
【００１２】
一方、前記磁気抵抗体ＭＲ，ＭＲ１、ＭＲ２の抵抗値は、図２で示されたように電圧に依存する特性を有する。すなわち、前記磁気抵抗体の両端に入力される電圧が増加すると、前記磁気抵抗体の抵抗値は減少する傾向を示す。図２で、曲線１は前記最小抵抗値を有する磁気抵抗体ＭＲ、ＭＲ１またはＭＲ２の抵抗特性を示し、曲線２は前記最大抵抗値を有する磁気抵抗体ＭＲ、ＭＲ１またはＭＲ２の抵抗特性を示す。説明の便宜を図るために、前記第１及び第２磁気抵抗体ＭＲ１、ＭＲ２がそれぞれ前記最小抵抗値及び前記最大抵抗値を有するようにプログラムされたものと仮定する。この場合に、前記曲線１は、前記第１磁気抵抗体ＭＲ１の抵抗特性に該当し、前記曲線２は、前記第２磁気抵抗体ＭＲ２の抵抗特性に該当する。
【００１３】
一方、読みモードで前記メインビットラインのうち、選択されたビットライン及び前記基準ビットラインＢＬｒに基準電圧Ｖｒｅｆを入力し、前記ワードラインのうち、選択された一つに電源電圧Ｖｃｃを入力すると、前記選択されたメインビットライン及び前記選択されたワードラインに接続されたメインセルのメイン磁気抵抗体ＭＲに前記基準電圧Ｖｒｅｆが入力される。
【００１４】
前記選択されたメイン磁気抵抗体ＭＲが前記最大抵抗値を有するように磁化された場合、前記選択されたメイン磁気抵抗体ＭＲの動作点（ｏｐｅｒａｔｉｎｇ  ｐｏｉｎｔ）は、それに入力された電圧によって前記曲線２上で移動する。結果的に、前記選択されたメイン磁気抵抗体ＭＲは、図２に示されたように第１最大抵抗値Ｒｍ１を有する。これとは異なり、前記選択されたメイン磁気抵抗体ＭＲが前記最小抵抗値を有するように磁化された場合、前記選択されたメイン磁気抵抗体ＭＲの動作点（ｏｐｅｒａｔｉｎｇ  ｐｏｉｎｔ）は、それに入力された電圧によって前記曲線１上で移動する。結果的に、前記選択されたメイン磁気抵抗体ＭＲは、図２に示されたように第１最小抵抗値Ｒｎ１を有する。従って、前記基準セルＣｒの等価抵抗が前記第１最小抵抗値Ｒｎ１と前記第１最大抵抗値Ｒｍ１との間の中間値、すなわち第１中間値（ｆｒｉｓｔ  ｍｉｄ−ｖａｌｕｅ）Ｒｒ１の場合、前記感知増幅器ＳＡの感知余裕度は極大化される。
【００１５】
しかし、前記第１及び第２磁気抵抗体ＭＲ１、ＭＲ２には、前記第１及び第２磁気抵抗体ＭＲ１、ＭＲ２の抵抗値に比例してそれぞれ第１基準電圧Ｖｒ１及び前記第１基準電圧Ｖｒ１よりも高い第２電圧Ｖｒ２が入力される。前記第１及び第２基準電圧Ｖｒ１、Ｖｒ２の合計は、前記基準電圧Ｖｒｅｆと同一である。これに加えて、前記第１及び第２磁気抵抗体ＭＲ１、ＭＲ２は、それぞれ前述したように前記最小抵抗値及び前記最大抵抗値を有することで、前記第１及び第２磁気抵抗体ＭＲ１、ＭＲ２の動作点は、それぞれ前記曲線１及び前記曲線２上で移動する。
【００１６】
結果的に、前記第１磁気抵抗体ＭＲ１の実際の抵抗値は、前記第１最小抵抗値Ｒｎ１よりも大きい第２最小抵抗値Ｒｎ２を有し、前記第２磁気抵抗体ＭＲ２の実際の抵抗値は、前記第１最大抵抗値Ｒｍ１よりも大きい第２最大抵抗値Ｒｍ２を有する。従って、前記基準セルＣｒの実際の抵抗値は、前記第２最小抵抗値Ｒｎ２と前記第２最大抵抗値Ｒｍ２との間の中間値、すなわち第２中間値Ｒｒ２を示し、前記第２中間値Ｒｒ２は前記第１中間値Ｒｒ１よりも大きい。
【００１７】
これにより、前記選択されたメインセルの磁気抵抗体ＭＲが論理「１」に該当するデータ、すなわち前記第１最大抵抗値Ｒｍ１を有する場合に、前記感知増幅器ＳＡの感知余裕度ＳＭは、理想的な場合と比べて著しく減少される。
【００１８】
前述したように従来技術によると、感知増幅器の感知余裕度が著しく減少する。従って、読み動作時にエラーが発生する確率が増加して磁気ラム素子の収率が減少する。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明が解決しようとする技術的課題は、感知増幅器の感知余裕度を増加させるのに適し、集積度を増加させるのに適する基準セルを有する磁気ラム素子及びその構造体を提供することである。
【課題を解決するための手段】
【００２０】
前記技術的な課題を解決するために、本発明は磁気ラム素子を提供する。この磁気ラム素子は、表面を有する磁気ラム基板、前記表面に沿って延長された複数のメイン磁気抵抗体及び前記メイン磁気抵抗体に非平行するように前記表面に沿って延長された複数の基準磁気抵抗体を含む。本発明の実施例で、前記複数の基準磁気抵抗体は、前記メイン磁気抵抗体に対して垂直するように配列される。本発明の他の実施例で、前記複数の基準磁気抵抗体及び前記複数のメイン磁気抵抗体は、長方形であるか楕円形である。本発明のまた他の実施例で、前記複数のメイン磁気抵抗体は、最大抵抗値または最小抵抗値を有し、前記複数の基準磁気抵抗体は、前記最大抵抗値と最小抵抗値との間の抵抗値を有する。さらに、前記複数の基準磁気抵抗体は、前記最大抵抗値と最小抵抗値との間の中間値に該当する抵抗値を有する。
【００２１】
本発明のまた他の実施例で、前記磁気ラム素子は、複数のメインアクセストランジスターを含む。前記メインアクセストランジスターのそれぞれは、前記各メイン磁気抵抗体に連結され複数のメインセルを構成する。結果的に、前記メインセルのそれぞれは、単一メインアクセストランジスター及び単一メイン磁気抵抗体を具備する。これと同様に、前記磁気ラム素子は、複数の基準アクセストランジスターを含む。前記基準アクセストランジスターのそれぞれは、前記各基準磁気抵抗体に連結されて複数の基準セルを構成する。結果的に、前記基準セルのそれぞれは、単一基準アクセストランジスター及び単一基準磁気抵抗体を具備する。
【００２２】
本発明のまた他の実施例で、前記磁気ラム素子は共通ソースラインと言われる共通ライン、メインビットライン及び基準ビットラインを具備する。前記メインセルのうち、少なくとも一つは前記共通ラインと前記メインビットラインとの間に介在されるように連結され、前記基準セルのうち、少なくとも一つは前記共通ラインと前記基準ビットラインとの間に介在されるように連結される。また他の実施例で、前記磁気ラム素子はワードラインを具備する。この場合に、前記共通ラインと前記メインビットラインとの間に介在された前記メインセルのうち、少なくとも一つと、前記共通ラインと前記基準ビットラインとの間に介在された前記基準セルのうち、少なくとも一つとは前記ワードラインに接続される。また他の実施例で、前記メインビットラインと前記基準ビットラインとの間に感知増幅器が介在される。
【００２３】
本発明の他の実施例は、磁気ラム基板上に複数のメイン磁気抵抗体及び複数の基準磁気抵抗体を具備する磁気ラムを提供する。前記メイン磁気抵抗体は、最大抵抗値、または最小抵抗値を有する。前記メイン磁気抵抗体は、それぞれ複数のメインアクセストランジスターに連結されて複数のメインセルを構成する。結果的に、前記メインセルのそれぞれは、単一メインアクセストランジスター及び単一メイン磁気抵抗体で構成される。また、前記基板上に複数の基準磁気抵抗体及び複数のメイン磁気抵抗体が提供される。前記基準磁気抵抗体は、前記最大抵抗値と最小抵抗値との間の抵抗値を有する。前記基準磁気抵抗体は、それぞれ前記基準アクセストランジスターに接続されて複数の基準セルを構成する。結果的に、前記基準セルのそれぞれは、単一基準アクセストランジスター及び単一基準磁気抵抗体を具備する。また、前記磁気ラムは、前述したように互いに非平行したメイン磁気抵抗体及び基準磁気抵抗体、共通ライン、メインビットライン、基準ビットライン、ワードライン及び／または感知増幅器を含む。
【００２４】
前記技術的課題を解決するために、本発明はメインセル領域及び前記メインセル領域と隣接した基準セル領域を備える磁気ラム素子の構造体を提供する。前記磁気ラム素子の構造体は、前記メインセル内に列及び行に沿って２次元的に配置された複数のメイン磁気抵抗体を含む。前記メイン磁気抵抗体のそれぞれは、平面上で第１幅及び第１長さを有する。前記基準セル領域内に複数の基準磁気抵抗体が配置される。前記基準磁気抵抗体は、第２幅及び第２長さを有する。前記第１長さの方向は、前記第２長さの方向と所定の角度で交差する。
【００２５】
前記第１及び第２長さは、それぞれ前記第１及び第２幅よりも大きいことが望ましい。これにより、前記メイン磁気抵抗体及び前記基準磁気抵抗体のそれぞれは、平面上で長方形または楕円形の形態を有する。また、前記第１幅及び第１長さは、それぞれ前記第２幅及び第２長さと同じである場合もある。
【００２６】
前記所定の角度は９０°であることが望ましい。すなわち、前記基準磁気抵抗体は、メイン磁気抵抗体と垂直した方向に向けて配列されるのが望ましい。
【００２７】
前記基準セル領域内に基準ビットラインを追加で配置することもできる。前記基準ビットラインは、前記列と平行するように配置される。また、前記基準ビットラインは、前記基準ビットライン下部の前記列に沿って１次元的に配列された前記基準磁気抵抗体の上部面と電気的に接続される。
【００２８】
これと同様に、前記メインセル領域内に複数の平行したメインビットラインが追加で配置される。前記メインビットラインは、前記列と平行するように配置されることが望ましい。前記メインビットラインのそれぞれは、その下部の前記列に沿って１次元的に配列された前記メイン磁気抵抗体の上部面と電気的に接続される。
【００２９】
前記メイン磁気抵抗体及び前記基準磁気抵抗体の下部に複数の平行したデジッドラインが追加で配置される。前記デジットラインは、前記行と平行するように配置される。また、前記デジットラインは、前記メイン磁気抵抗体及び前記基準磁気抵抗体から絶縁されるのが望ましい。
【００３０】
さらに、前記メインセル領域内に複数のメインアクセストランジスターが形成される。前記メインアクセストランジスターは、それぞれ前記メイン磁気抵抗体の下部面と電気的に接続される。これと同様に、前記基準セル領域内に複数の基準アクセストランジスターが形成される。前記基準アクセストランジスターは、それぞれ前記基準抵抗体の下部面と電気的に接続される。前記アクセストランジスターは半導体基板に形成される。
【００３１】
前記各行内に配列された前記メインアクセストランジスター及び前記基準アクセストランジスターは、一つのワードラインを共有する。
【００３２】
前記基準磁気抵抗体及び前記メイン磁気抵抗体のそれぞれは、平面上に長方形の形態、または楕円形の形態を有する。
【００３３】
前記メイン磁気抵抗体及び前記基準磁気抵抗体のそれぞれは、順に積層された下部電極、磁気トンネル接合構造体及び上部電極を含む。前記磁気トンネル接合構造体は、順に積層されたピニング膜（ｐｉｎｎｉｎｇ  ｌａｙｅｒ）、固定膜（ｐｉｎｎｅｄ  ｌａｙｅｒ）、トンネリング膜（ｔｕｎｎｅｌｉｎｇ  ｌａｙｅｒ）及び自由膜（ｆｒｅｅ  ｌａｙｅｒ）を含む。前記ピニング膜は、反強磁性体膜（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ）であり、前記固定膜及び前記自由膜は強磁性体膜である。また、前記トンネリング膜は、アルミニウム酸化膜（Ａl２Ｏ３）のような絶縁膜である。前記固定膜は、前記反強磁性体膜により一つの方向に向けて配列され、固定された磁気スピン（ｆｉｘｅｄ  ｍａｇｎｅｔｉｃｓ  ｓｐｉｎｓ）を有する。従って、前記自由膜内の磁気スピンの方向によって前記磁気抵抗体の抵抗値が決定される。
【００３４】
一般的に、前記強磁性体膜内の磁気スピンの配列方向（ａｒｒａｎｇｅｍｅｎｔ  ｄｉｒｅｃｔｉｏｎ）は、前記強磁性体膜の形態（ｓｈａｐｅ）に対して高い依存性を示す。具体的に前記自由膜内の磁気スピンは、前記自由膜の長さ方向に向けて配列される傾向がある。従って、前記基準磁気抵抗体の固定膜内のスピンが前記基準磁気抵抗体の幅の方向に向けて固定された場合、基準磁気抵抗体の前記自由膜内の磁気スピンを前記固定膜内の固定された磁気スピンと垂直した方向に配列させることは容易である。この場合、前記基準磁気抵抗体の抵抗値は、それらの最小抵抗値と最大抵抗値との間の中間値を示す。
【００３５】
前記技術的課題を解決するために本発明はまた、磁気ラム素子を提供する。この磁気ラム素子は、メインセルアレイ部（ｍａｉｎ  ｃｅｌｌ  ａｒｒａｙ  ｐｏｒｔｉｏｎ）及び基準セルアレイ部（ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ  ａｒｒａｙ  ｐｏｒｔｉｏｎ）を有するセルアレイ部を含む。前記基準セルアレイ部は、基準ビットラインを含む。前記基準ビットラインに複数の基準セルが並列に接続される。前記基準セルのそれぞれは、直列に連結された一つの基準アクセストランジスター（ａ  ｓｉｎｇｌｅ  ｒｅｆｅｒｅｎｃｅ  ａｃｃｅｓｓ  ｔｒａｎｓｉｓｔｏｒ）及び一つの基準磁気抵抗体（ａ  ｓｉｎｇｌｅ  ｒｅｆｅｒｅｎｃｅ  ｍａｇｎｅｔｉｃ  ｒｅｓｉｓｔｏｒ）で構成される。前記基準磁気抵抗体のそれぞれは、第１端子及び第２端子を有する。前記基準磁気抵抗体の第１端子は、前記基準ビットラインと電気的に接続され、前記基準磁気抵抗体の第２端子は、それぞれ前記基準アクセストランジスターのドレーン領域と電気的に接続される。前記基準ビットラインは、感知増幅器の第１入力端子と電気的に接続される。
【００３６】
前記基準アクセストランジスターのゲート電極にそれぞれ複数のワードラインが電気的に接続される。前記ワードラインは、前記メインセルアレイ部内に延長される。
【００３７】
前記メインセルアレイ部は、複数のメインビットラインを含む。前記メインビットラインは、前記感知増幅器の第２入力端子と電気的に接続される。従って、前記感知増幅器は、読みモードで前記メインビットラインのうち、選択された一つのメインビットラインを通って流れるメインセル電流を、前記基準ビットラインを通って流れる基準セル電流と比較して論理「０」、または論理「１」に該当する信号を入出力端子から出力させる。
【００３８】
前記メインビットラインのそれぞれに複数のメインセルが並列に接続される。前記メインセルのそれぞれは、直列に連結された一つのメインアクセストランジスター及び一つのメイン磁気抵抗体で構成される。前記メイン磁気抵抗体のそれぞれもまた、第１端子及び第２端子を有する。前記メイン磁気抵抗体の第１端子は、前記メインビットラインと電気的に接続され、前記メイン磁気抵抗体の第２端子は、それぞれ前記メインアクセストランジスターのドレーン領域と電気的に接続される。また、前記メインアクセストランジスターのゲート電極は、それぞれ前記ワードラインと電気的に接続される。結果的に、前記ワードラインのそれぞれは、複数のメインセル及び一つの基準セルと電気的に接続される。
【００３９】
前記基準磁気抵抗体のそれぞれは、前記メイン磁気抵抗体の最大抵抗値と最小抵抗値との間の中間値に該当する固定された基準抵抗抵抗値（ｆｉｘｅｄ  ｒｅｆｅｒｅｎｃｅ  ｒｅｓｉｓｔａｎｃｅ）を有することが望ましい。
【００４０】
前記メインアクセストランジスターのソース領域及び前記基準アクセストランジスターのソース領域は、共通ソースラインと電気的に接続される。これに加えて、前記メインセルアレイ部は、複数のデジットラインを含む。前記デジットラインは、前記基準セルアレイ部内に延長される。
【００４１】
前述したように本発明によれば、理想的な基準セルを具現することが可能である。
【発明の効果】
【００４２】
前述したように、本発明により、読み動作メインセルの最大抵抗値と最小抵抗値との間の中間値を示す基準セルを具現することができる。これにより、メインセルに貯蔵されたデータの感知余裕度を向上させることができる。さらに、一つの行ごとに一つの基準セルが配置され、前記一つの基準セルは、一つの磁気抵抗体及び一つのアクセストランジスターで構成される。従って、従来技術と比べて高い集積度を有する磁気ラム素子を具現することができる。
【発明を実施するための最良の形態】
【００４３】
以下、添付された図面を参照して本発明の望ましい実施例を詳しく説明する。しかし、本発明はここで説明されている実施例に限定されず、他の形態で具体化されることもある。却って、ここに紹介される実施例は、開示された内容が徹底的、かつ完璧になるように、そして当業者に本発明の思想が充分に伝えられるように提供するためにある。例えば、本発明の実施例で紹介される活性領域は、ディーラム素子のセルアレイ領域内に形成される活性領域と同一な配列を有することもできる。図面において、層及び領域の厚さは、明確性を計るために誇張されている。また、層が他の層または基板「上」にあるとした場合、それは他の層、または基板上に直接形成されるか、またはその間に第３の層が介在されることもある。明細書全体にかけて同じ参照番号は、同じ構成要素をあらわす。
【００４４】
図３は、本発明の一実施例による磁気ラム素子構造体のセルアレイ領域の一部分を示す平面図である。
【００４５】
図３を参照すると、前記セルアレイ領域は、半導体基板に行（ｒｏｗｓ）及び列（ｃｏｌｕｍｎｓ）に沿って２次元的に配列された複数の活性領域１３ａを含む。前記行は、ｘ軸に平行し、前記列は、ｙ軸に平行する。また、前記セルアレイ領域は、基準セル領域Ｂ及び前記基準セル領域Ｂの両サイドにそれぞれ位置した第１及び第２メインセル領域Ａ１、Ａ２を含む。前記基準セル領域Ｂ内の前記活性領域１３ａは、前記列（ｃｏｌｕｍｎｓ）に沿って１次元的に配列され、前記第１及び第２メインセル領域Ａ１、Ａ２内の前記活性領域１３ａは、前記行（ｒｏｗｓ）及び列（ｃｏｌｕｍｎｓ）に沿って２次元的に配列される。前記基準セル領域Ｂ及び前記メインセル領域Ａ１、Ａ２内の前記活性領域１３ａは、すべて前記列（ｙ軸）に平行するように配列される。
【００４６】
前記活性領域１３ａを横切って複数のワードライン１５が配置される。具体的に、前記各活性領域１３ａの上部に一組のワードライン１５が配置される。前記ワードライン１５は、前記ｘ軸に平行されるように配置される。前記一組のワードライン１５間の前記活性領域１３ａに共通ソース領域が形成され、前記活性領域１３ａの両端にドレーン領域が形成される。結果的に、前記各活性領域１３ａに一組のアクセストランジスターが形成される。前記一組のワードライン１５間に共通ソースライン２１ｂが配置される。前記共通ソースライン２１ｂは、前記共通ソース領域を露出させる共通ソースラインコンタクトホール２０を通って前記共通ソース領域と電気的に接続される。また、前記共通ソースライン２１ｂの両横にそれぞれ一組のデジットライン２１ａが配置される。前記各デジットライン２１ａは、前記各行内に配列された前記ドレーン領域の上部に位置する開口部２１′を有する。
【００４７】
前記デジットライン２１ａ及び前記共通ソースライン２１ｂを有する半導体基板上に複数の磁気抵抗体（ｍａｇｎｅｔｉｃ  ｒｅｓｉｓｔｏｒｓ）が前記行及び列に沿って２次元的に配列される。前記各磁気抵抗体は、前記各ドレーン領域の上部に位置する。前記磁気抵抗体は、前記メインセル領域Ａ１、Ａ２内に配列されたメイン磁気抵抗体４０ａ及び前記基準セル領域Ｂ内に配列された基準磁気抵抗体４０ｂを含む。結果的に、前記メイン磁気抵抗体４０ａは、前記行及び列に沿って２次元的に配列され、前記基準磁気抵抗体４０ｂは、前記列に沿って１次元的に配列される。前記磁気抵抗体４０ａ、４０ｂの下部面は、それぞれ前記ドレーン領域を露出させるコンタクトホール２５を通って前記ドレーン領域と電気的に接続される。前記コンタクトホール２５は、前記デジットライン２１ａ内の前記開口部２１′の中心部を貫通する。従って、前記磁気抵抗体４０ａ、４０ｂは前記デジットライン２１ａから絶縁される。
【００４８】
前記磁気抵抗体４０ａ、４０ｂのそれぞれは、平面上で幅Ｗ及び前記幅Ｗよりも大きい長さＬを有する。従って、前記磁気抵抗体４０ａ、４０ｂは、図３に示されたように平面上で長方形の形態を有する。しかし、前記磁気抵抗体４０ａ、４０ｂは、前記長さＬ及び前記幅Ｗを有する楕円形であることもある。
【００４９】
前記メイン磁気抵抗体４０ａは、一つの方向に沿って互いに平行するように配列される。例えば、前記メイン磁気抵抗体４０ａは、図３に示されたように前記ｘ軸（行）に平行するように配列される。これに対して、前記基準磁気抵抗体４０ｂは、前記一つの方向と所定の角度で交差するように配列される。望ましくは、前記基準磁気抵抗体４０ｂは、前記一つの方向に垂直するよう配列される。すなわち、前記基準磁気抵抗体４０ｂは、図３に示されたようにｘ−ｙ平面（ｘ−ｙ  ｐｌａｎｅ）上で前記メイン磁気抵抗体４０ａに垂直した方向と平行するように配列されるのが望ましい。
【００５０】
前記磁気抵抗体４０ａ、４０ｂのそれぞれは、順に積層された下部電極、磁気トンネル接合構造体及び上部電極を含む。前記メイン磁気抵抗体４０ａは、前記基準磁気抵抗体４０ｂと同じ構造及び大きさ（ｄｉｍｅｎｓｉｏｎ）を有することが望ましい。従って、前記下部電極のそれぞれは、前記各ドレーン領域と電気的に接続される。さらに具体的に言うと、前記メイン磁気抵抗体４０ａのそれぞれは、順に積層されたメイン下部電極、メイン磁気トンネル接合構造体及びメイン上部電極を含み、前記基準磁気抵抗体４０ｂのそれぞれは、順に積層された基準下部電極、基準磁気トンネル接合構造体及び基準電極を含む。前記メイン磁気トンネル接合構造体のそれぞれは、順に積層されたメインピニング膜（ｍａｉｎ  ｐｉｎｎｉｎｇ  ｌａｙｅｒ）、メイン固定膜（ｍａｉｎ  ｐｉｎｎｅｄ  ｌａｙｅｒ）、メイントンネリング膜及びメイン自由膜（ｍａｉｎ  ｆｒｅｅ  ｌａｙｅｒ）を含み、前記基準磁気トンネル接合構造体のそれぞれは、順に積層された基準ピニング膜（ｒｅｆｅｒｅｎｃｅ  ｐｉｎｎｉｎｇ  ｌａｙｅｒ）、基準固定膜（ｒｅｆｅｒｅｎｃｅ  ｐｉｎｎｅｄ  ｌａｙｅｒ）、基準トンネリング膜及び基準自由膜（ｒｅｆｅｒｅｎｃｅ  ｆｒｅｅ  ｌａｙｅｒ）を含む。
【００５１】
前記磁気抵抗体４０ａ、４０ｂを有する半導体基板上に複数のビットラインが配置される。前記ビットラインは、前記ｙ軸に平行するように配置される。前記ビットラインは、前記メインセル領域Ａ１、Ａ２内に配置されたメインビットライン４５ａ及び前記基準セル領域内に配置された基準ビットライン４５ｂを含む。前記メインビットライン４５ａのそれぞれは、メインビットラインコンタクトホール４３ａを通って前記各行内に配列された前記メイン磁気抵抗体４０ａの上部面、すなわち、前記メイン上部電極と電気的に接続される。これと同様に、前記基準ビットライン４５ｂは、基準ビットラインコンタクトホール４３ｂを通って前記基準磁気抵抗体４０ｂの上部面、すなわち、前記基準上部電極と電気的に接続される。
【００５２】
図４、図５及び図６は、図３のＩ−Ｉにおいて、本発明による磁気ラム素子の製造方法を説明するための断面図である。
【００５３】
図３及び図４を参照すると、基準セル領域Ｂ及びメインセル領域Ａ１、Ａ２を有するＰ型半導体基板１１の所定領域に素子分離膜１３を形成して活性領域１３ａを限定する。前記メインセル領域Ａ１、Ａ２は、互いに隔離された第１及び第２メインセル領域Ａ１、Ａ２を含み、前記基準セル領域Ｂは前記第１及び第２メインセル領域Ａ１、Ａ２間の領域に位置する。これとは異なり、前記メインセル領域Ａ１、Ａ２は、統合され一つのメインセル領域を構成することもできる。この場合、前記基準セル領域Ｂは、前記メインセル領域の一側に配置される。
【００５４】
前記活性領域１３ａの表面にゲート絶縁膜（図示されず）を形成する。前記ゲート絶縁膜を有する半導体基板の全面上にゲート導電膜を形成する。前記ゲート導電膜をパターニングして前記活性領域１３ａを横切る複数のワードライン（図３の１５）を形成する。前記ワードライン及び前記素子分離膜１３をイオン注入マスクとして使用して前記各活性領域１３ａにＮ型の不純物イオンを注入し、前記各活性領域１３ａの表面に共通ソース領域及びドレーン領域１７を形成する。これによって、前記各活性領域１３ａに一組のアクセストランジスターが形成される。前記一組のトランジスターは、前記共通ソース領域を共有する。
【００５５】
前記アクセストランジスターが形成された半導体基板の全面上に第１層間絶縁膜１９を形成する。前記第１層間絶縁膜１９をパターニングして前記共通ソース領域を露出させる共通ソースラインコンタクトホール（図３の２０）を形成する。続いて、前記共通ソースラインコンタクトホールを有する半導体基板の全面に導電膜を形成する。前記導電膜をパターニングして前記ドレーン領域１７の上部を通るデジットライン２１ａを形成すると同時に、前記共通ソース領域と電気的に接続された共通ソースライン（図３の２１ｂ）を形成する。前記デジットライン２１ａは、前記ドレーン領域１７の上部に位置する開口部２１′を有するよう形成される。
【００５６】
図３及び図５を参照すると、前記共通ソースライン及び前記デジットライン２１ａを有する半導体基板の全面上に第２層間絶縁膜２３を形成する。前記第２層間絶縁膜２３及び前記第１層間絶縁膜１９を連続的にパターニングして前記開口部２１′の中心部を貫通し、前記ドレーン領域１７を露出させるコンタクトホール２５を形成する。前記コンタクトホール２５内に通常の方法を使用してコンタクトプラグ２７を形成する。前記コンタクトプラグ２７を有する半導体基板の全面上に下部電極膜、ピニング膜（ｐｉｎｎｉｎｇ  ｌａｙｅｒ）、固定膜（ｐｉｎｎｅｄ  ｌａｙｅｒ）、トンネリング膜、自由膜及び上部電極膜を順に形成する。前記下部電極膜は、チタニウム膜またはタンタラム膜で形成し、前記ピニング膜はＦｅＭｎ膜、ＩｒＭｎ膜、またはＰｔＭｎ膜のような反強磁性体膜（ａｎｔｉ−ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ）で形成する。また、前記固定膜及び前記自由膜は、ＣｏＦｅ膜、またはＮｉＦｅ膜のような強磁性膜（ｆｅｒｒｏｍａｇｎｅｔｉｃ  ｌａｙｅｒ）で形成する。さらに、前記トンネリング膜は、アルミニウム酸化膜のような絶縁膜で形成し、前記上部電極膜はタンタラム膜で形成する。
【００５７】
前記上部電極膜、自由膜、トンネリング膜、固定膜、ピニング膜及び下部電極膜を連続的にパターニングして前記コンタクトプラグ２７を被る磁気抵抗体を形成する。前記磁気抵抗体は、前記メインセル領域Ａ１、Ａ２内に形成されるメイン磁気抵抗体４０ａ及び前記基準セル領域内に形成される基準磁気抵抗体４０ｂを含む。前記メイン磁気抵抗体４０ａのそれぞれは、順に積層されたメイン下部電極２９ａ、メイン磁気トンネル接合構造体３８ａ及びメイン上部電極３９ａを含み、前記基準磁気抵抗体４０ｂのそれぞれは、順に積層された基準下部電極２９ｂ、基準磁気トンネル接合構造体３８ｂ及び基準上部電極３９ｂを含む。また、前記メイン磁気トンネル接合構造体３８ａは、順に積層されたメインピニング膜３１ａ、メイン固定膜３３ａ、メイントンネリング膜３５ａ及びメイン自由膜３７ａを含み、前記基準磁気トンネル接合構造体３８ｂは、順に積層された基準ピニング膜３１ｂ、基準固定膜３３ｂ、基準トンネリング膜３５ｂ及び基準自由膜３７ｂを含む。結果的に、前記ドレーン領域１７は、前記コンタクトプラグ２７を通って前記下部電極２９ａ，２９ｂと電気的に接続される。
【００５８】
前記磁気抵抗体４０ａ，４０ｂのそれぞれは、幅Ｗ及び前記幅Ｗよりも大きい長さＬを有するようにパターニングされる。従って、前記磁気抵抗体４０ａ，４０ｂのそれぞれは、長さ方向を有する。望ましくは、前記メイン磁気抵抗体４０ａは、前記デジットライン２１ａと平行するように形成され、前記基準磁気抵抗体４０ｂは、前記デジットライン２１ｂに垂直するように形成される。
【００５９】
前記磁気抵抗体４０ａ、４０ｂを有する半導体基板を炉（ｆｕｒｎａｃｅ）またはチャンバー内にローディングする。続いて、前記炉またはチャンバー内の前記半導体基板を２００℃ないし３００℃程度の温度で熱処理する。前記熱処理工程の間に前記炉またはチャンバーの外部に永久磁石または電磁石のような磁石を設置して前記固定膜３３ａ、３３ｂ内の磁気スピンを必要な方向に配列及び固定させる。望ましくは、前記メイン磁気抵抗体４０ａの長さ方向が前記磁石の磁界方向と平行するように前記半導体基板をローディングさせる。この場合、図５に示されたように前記メイン固定膜３３ａ内の磁気スピン及び前記基準固定膜３３ｂ内の磁気スピンは、前記メイン磁気抵抗体４０ａの長さ方向に向けて互いに平行するよう配列及び固定される。前記固定されたスピンは、前記熱処理された半導体基板が前記炉またはチャンバーの外部でアンローディングされ、前記熱処理された半導体基板に新しい磁界が入力されても、それ以上回転しない。このような現象は、前記固定膜３３ａ、３３ｂと接続する前記ピニング膜３１ａ、３１ｂの存在に起因する。
【００６０】
前記熱処理工程の間に、前記自由膜３７ａ、３７ｂ内の磁気スピンもまた、前記固定膜３３ａ、３３ｂ内の固定されたスピンと平行する方向に向けて一時的に配列される。しかし、前記自由膜３７ａ、３７ｂ内の磁気スピンは、前記熱処理工程後にそれらの安定された状態に戻る。すなわち、自由膜３７ａ、３７ｂ内の磁気スピンは、磁界を伴う前記熱処理工程により永久的に拘束されない。却って、前記自由膜３７ａ、３７ｂ内の磁気スピンの配列方向は、それらの形態（ｓｈａｐｅ）に依存する傾向を示す。具体的に、前記自由膜３７ａ、３７ｂが前述したように長さの方向を有する場合、前記自由膜３７ａ、３７ｂ内の磁気スピンは、前記長さ方向と平行する方向に向けて配列される傾向を示す。従って、前記メイン自由膜３７ａ内の磁気スピンは、図５に示されたように前記熱処理工程後に、それらの長さの方向と平行する方向に向けて配列される。結果的に、前記各メイン自由膜３７ａ内の磁気スピンは、前記固定されたスピンと平行するか、又は反平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）するように配列されるのに対して、前記各基準自由膜３７ｂ内の磁気スピンは、前記固定されたスピンと直交する方向に向けて配列される。従って、前記基準磁気抵抗体４０ｂの構造が前記メイン磁気抵抗体４０ａの構造と同じである場合、前記各基準磁気抵抗体４０ｂは、別途の書き動作なしで、常に前記メイン磁気抵抗体４０ａの最大抵抗値と最小抵抗値との間の抵抗値を有する。
【００６１】
例えば、順に積層された下部強誘電体膜、トンネル絶縁膜及び上部強誘電体膜で構成された磁気抵抗体の電気的な伝導度Ｇは「Ｐｈｙｓ．Ｒｅｖ．Ｂ３９、６９９５（１９８９）」と言う雑誌（ｊｏｕｒｎａｌ）にジェイ．シー．スローンチェプスキ（Ｊ．Ｃ．Ｓｌｏｎｃｚｅｗｓｋｉ）により報告された論文（ａｒｔｉｃｌｅ）に記載されたように次のような数式（ｅｑｕａｔｉｏｎ）により表現される。
【００６２】
【数１】
2004311942.tif 000003
【００６３】
ここで、Θは前記下部強誘電体膜内のスピンと前記上部強誘電体膜内のスピンとの間の角度を示し、Ｐ１及びＰ２は、それぞれ前記下部強誘電体膜及び上部強誘電体膜の分極値（ｐｏｌａｒｉｚａｔｉｏｎ  ｖａｌｕｅｓ）を示す。
【００６４】
前記数式からわかるように、前記磁気抵抗体の伝導度は、前記角度Θに全部依存する。従って、前記角度Θが０°である場合、前記磁気抵抗体は最大抵抗値（Ｒｍａｘ）を示し、前記角度Θが１８０°である場合、前記磁気抵抗体は最小抵抗値（Ｒｍｉｎ）を示す。また、前記角度Θが９０°である場合、前記磁気抵抗体は前記最大抵抗値（Ｒｍａｘ）と前記最小抵抗値（Ｒｍｉｎ）との中間値を示す。
【００６５】
結果的に、前記基準磁気抵抗体４０ｂが前記メイン磁気抵抗体４０ａと垂直するように配列され、前記基準固定膜３３ｂ内の磁気スピンが外部の磁界を伴う熱処理工程を通じて前記基準磁気抵抗体４０ｂの幅方向（例えば、図３のｘ軸方向）と平行するように配列及び固定される場合、前記基準磁気抵抗体４０ｂは、前記熱処理工程以後、常に前記基準磁気抵抗体４０ｂ、すなわち、前記メイン磁気抵抗体４０ａの最大抵抗値と最小抵抗値との間の中間値を有する。
【００６６】
図３及び図６を参照すると、前記磁気抵抗体４０ａ、４０ｂを有する半導体基板の全面上に第３層間絶縁膜４１を形成する。前記第３層間絶縁膜４１をパターニングして前記メイン上部電極３９ａ及び前記基準上部電極３９ｂをそれぞれ露出させるメインビットラインコンタクトホール４３ａ及び基準ビットラインコンタクトホール４３ｂを形成する。前記ビットラインコンタクトホール４３ａ、４３ｂを有する半導体基板の全面上に金属膜のような導電膜を形成する。前記導電膜をパターニングして前記デジットライン２１ａの上部を横切る複数のメインビットライン４５ａ及び基準ビットライン４５ｂを形成する。前記メインビットライン４５ａは、前記メインセル領域Ａ１、Ａ２内に形成され、前記基準ビットライン４５ｂは、前記基準セル領域Ｂ内に形成される。結果的にメインビットライン４５ａのそれぞれは、図３のｙ軸に平行する列に沿って配列された複数のメイン上部電極３９ａと前記メインビットラインコンタクトホール４３ａとを通って電気的に接続され、前記基準ビットライン４５ｂは、前記基準セル領域Ｂ内に１次元的に配列された前記基準上部電極３９ｂと前記基準ビットラインコンタクトホール４３ｂとを通って電気的に接続される。
【００６７】
前述した方法を使用して製造された磁気ラムセルのうち、選択されたどれか一つのメインセルにデータを書き込む方法は、前記選択されたメインセルに接続された前記デジットライン２１ａ及びメインビットライン４３ａに適切な電流を加えることにより成り立つ。この場合、図６に示されたように前記選択されたメイン自由膜３７ａ内の磁気スピンは、前記固定されたスピンと平行するか、反平行するように配列される。しかし、前記基準自由膜３７ｂ内の磁気スピンは、前記書き動作以後に常に前記固定されたスピンに対して垂直する方向に向けて配列される。
【００６８】
図７は、図３の磁気ラム素子構造体及びこれに接続された感知増幅器を示す等価回路図である。
【００６９】
図７に示したように、本発明による磁気ラム素子は、メインセルアレイ部及び基準セルアレイ部Ｂを有するセルアレイ部を含む。前記メインセルアレイ部は、互いに隔離された第１及び第２メインセルアレイ部Ａ１、Ａ２で構成される。この場合、前記基準セルアレイ部Ｂは、前記第１及び第２メインセルアレイ部Ａ１、Ａ２の間に位置するのが望ましい。
【００７０】
前記基準セルアレイ部Ｂは、基準ビットライン４５ｂを含む。前記基準ビットライン４５ｂに複数の基準セルＣｒｅｆが並列に接続される。前記基準セルＣｒｅｆのそれぞれは、直列に連結された一つの基準アクセストランジスター（ａ  ｓｉｎｇｌｅ  ｒｅｆｅｒｅｎｃｅ  ａｃｃｅｓｓ  ｔｒａｎｓｉｓｔｏｒ）Ｔｒ及び一つの基準磁気抵抗体（ａ  ｓｉｎｇｌｅ  ｒｅｆｅｒｅｎｃｅ  ｍａｇｎｅｔｉｃ  ｒｅｓｉｓｔｏｒ）４０ｂで構成される。前記基準磁気抵抗体４０ｂのそれぞれは、第１端子及び第２端子を有する。前記基準磁気抵抗体４０ｂの第１端子は、前記基準ビットライン４５ｂと電気的に接続され、前記基準磁気抵抗体４０ｂの第２端子は、それぞれ前記基準アクセストランジスターＴｒのドレーン領域と電気的に接続される。前記基準ビットライン４５ｂは、感知増幅器ＳＡの第１入力端子と電気的に接続される。
【００７１】
前記基準アクセストランジスターのゲート電極にそれぞれ複数のワードライン１５が電気的に接続される。前記ワードライン１５は、前記第１及び第２メインセルアレイ部Ａ１、Ａ２内に延長される。
【００７２】
前記メインセルアレイ部Ａ１、Ａ２は、複数のメインビットライン４５ａを含む。前記メインビットライン４５ａは、前記感知増幅器ＳＡの第２入力端子と電気的に接続される。従って、前記感知増幅器ＳＡは、読みモードで前記メインビットライン４５ａのうち、選択された一つのメインビットライン４５ａを通って流れるメインセル電流を、前記基準ビットライン４５ｂを通って流れる基準セル電流と比較して論理「０」、または論理「１」に該当する信号を入出力端子（Ｉ／Ｏ  ｐｏｒｔ）に出力させる。
【００７３】
前記メインビットライン４５ａのそれぞれに複数のメインセルＣｍが並列に接続される。前記メインセルＣｍのそれぞれは、直列連結された一つのメインアクセストランジスターＴｍ及び一つのメイン磁気抵抗体４０ａで構成される。前記メイン磁気抵抗体４０ａのそれぞれもまた第１端子及び第２端子を有する。前記メイン磁気抵抗体４０ａの第１端子は、前記メインビットライン４５ａと電気的に接続され、前記メイン磁気抵抗体４０ａの第２端子は、それぞれ前記メインアクセストランジスターＴｍのドレーン領域と電気的に接続される。また、前記メインアクセストランジスターＴｍのゲート電極は、それぞれ前記ワードライン１５と電気的に接続される。結果的に、前記ワードライン１５のそれぞれは、複数のメインセルＣｍ及び一つの基準セルＣｒｅｆと電気的に接続される。
【００７４】
前記メインアクセストランジスターのソース領域及び前記基準アクセストランジスターのソース領域は、共通ソースライン２１ｂと電気的に接続される。さらに、前記メインセルアレイ部は、複数のデジットライン２１ａを含む。前記デジットライン２１ａは、前記基準セルアレイ部に延長される。
【００７５】
前記基準磁気抵抗体４０ｂのそれぞれは、前記メイン磁気抵抗体４０ａの最大抵抗値と最小抵抗値との間の中間値に該当する固定された基準抵抗値（ｆｉｘｅｄ  ｒｅｆｅｒｅｎｃｅ  ｒｅｓｉｓｔａｎｃｅ）を有することが望ましい。
【００７６】
前記複数のメインセルＣｍのうち、どれか一つに必要とする情報を貯蔵するための書き動作は、前記デジットライン２１ａのうち、選択されたどれか一つと前記メインビットライン４５ａのうち、選択されたどれか一つとに適切な電流を加えることで成り立つ。この場合、前記選択されたデジットライン２１ａ及び前記選択されたメインビットライン４５ａに接続された一つのメインセルＣｍが選択される。結果的に、前記選択されたメインセルＣｍのメイン磁気抵抗体４０ａは、その最大抵抗値または最小抵抗値を有するよう磁化される。
【００７７】
続いて、読み動作は、前記共通ソースライン２１ｂに設置電圧を入力し、前記メインビットライン４５ａのうち、選択されたどれか一つと前記基準ビットライン４５ｂとに基準電圧Ｖｒｅｆを入力し、前記ワードライン１５のうち、選択されたどれか一つに電源電圧Ｖｃｃを入力することで成り立つ。この場合、前記選択されたメインビットライン４５ａ及び前記選択されたワードライン１５に接続された一つのメインセルＣｍが選択される。すなわち、前記選択されたメインセルＣｍのメインアクセストランジスターＴｍがターン−オンされて前記選択されたメインビットライン４５ａを通ってメインセル電流が流れる。前記メインセル電流の量は、前記選択されたメインセルＣｍのメイン磁気抵抗体４０ａの抵抗値によって決定される。すなわち、前記選択されたメイン磁気抵抗体４０ａが最大抵抗値を有すると、前記メインセル電流は最小電流値（ｍｉｎｉｍｕｍ  ｃｕｒｒｅｎｔ  ｖａｌｕｅ）を示す。これに対して、前記選択されたメイン磁気抵抗体４０ａが最小抵抗値を有すると、前記メインセル電流は最大電流値（ｍａｘｉｍｕｍ  ｃｕｒｒｅｎｔ  ｖａｌｕｅ）を示す。
【００７８】
前記読み動作中に、前記選択されたワードライン１５に接続された基準セルＣｒｅｆも選択される。すなわち、前記選択された基準セルＣｒｅｆの基準アクセストランジスターＴｒがターン−オンされて前記基準ビットライン４５ｂを通って基準セル電流が流れる。前記基準セルＣｒｅｆの基準磁気抵抗体４０ｂは、常に前記メイン磁気抵抗体４０ａの最大抵抗値と最小抵抗値との間の中間値に該当する抵抗値を有することがもっとも望ましい。この場合、前記基準セル電流は、常に前記最大電流値と最小電流値との間の中間値を示す。従って、前記読みモードで前記感知増幅器ＳＡの感知余裕度を極大化させることができる。
【００７９】
結果的に、前記単一基準セル（ｕｎｉｔ  ｒｅｆｅｒｅｎｃｅ  ｃｅｌｌ；Ｃｒｅｆ）は、メインセルＣｍのように一つの基準アクセストランジスター及び一つの基準磁気抵抗体で構成される。従って、本発明は２個のアクセストランジスター及び４個の磁気抵抗体からなる単一基準セルを有する従来の技術に比べてコンタクトなセルアレイ部を具現できる。
【図面の簡単な説明】
【００８０】
【図１】従来の磁気ラム素子セルアレイ部（ｃｅｌｌ  ａｒｒａｙ  ｐｏｒｔｉｏｎ）の一部分を示す等価回路図である。
【図２】図１に示された基準セルの動作を説明するためのグラフである。
【図３】本発明の望ましい実施例による磁気ラム素子構造体のセルアレイ領域の一部分を示す平面図である。
【図４】図３のＩ−Ｉにおいて、本発明の望ましい実施例としての磁気ラム素子構造体の製造方法を説明するための断面図である。
【図５】図３のＩ−Ｉにおいて、本発明の望ましい実施例としての磁気ラム素子構造体の製造方法を説明するための断面図である。
【図６】図３のＩ−Ｉにおいて、本発明の望ましい実施例としての磁気ラム素子構造体の製造方法を説明するための断面図である。
【図７】図３の磁気ラム素子構造体とそれに接続された感知増幅器を示す等価回路図である。
【符号の説明】
【００８１】
１５  ワードライン
２１ａ  デジットライン
２９ａ  メイン下部電極
２９ｂ  基準下部電極
３１ａ  メインピニング膜
３１ｂ  基準ピニング膜
３３ａ  メイン固定膜
３３ｂ  基準固定膜
３５ａ  メイントンネリング膜
３５ｂ  基準トンネリング膜
３７ａ  メイン自由膜
３７ｂ  基準自由膜
３８ａ  メイン磁気トンネル接合構造体
３８ｂ  基準磁気トンネル接合構造体
３９ａ  メイン上部電極
３９ｂ  基準上部電極
４０ａ  メイン磁気抵抗体
４０ｂ  基準磁気抵抗体
４５ａ  メインビットライン
４５ｂ  基準ビットライン
Ａ１，Ａ２  メインセル領域（メインセルアレイ部）
Ｂ  基準セル領域（基準セルアレイ部）
Ｃｍ  メインセル
Ｃｒｅｆ  基準セル
ＳＡ  感知増幅器
Ｔｍ  メインアクセストランジスター
Ｔｒ  基準アクセストランジスター
【図１】
2004311942.tif 000004
【図２】
2004311942.tif 000005
【図３】
2004311942.tif 000006
【図４】
2004311942.tif 000007
【図５】
2004311942.tif 000008
【図６】
2004311942.tif 000009
【図７】
2004311942.tif 000010