(57)【要約】【課題】チャネル領域またはウェル領域となる不純物領域の形成の際のイオン注入に起因する絶縁膜のエッチングレートの増大を抑制することが可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、ｐ型単結晶シリコン基板１の主表面に素子分離溝５０を形成する工程と、素子分離溝５０にシリコン酸化膜５を埋め込む工程と、ｐ型単結晶シリコン基板１に不純物を導入することによって、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域を形成する工程と、その後熱処理を行う工程と、熱処理後に、ｐ型単結晶シリコン基板１の表面をウェットエッチングによりエッチングする工程と、エッチング後に、素子分離溝５０に埋め込まれたシリコン酸化膜５上に乗り上げるようにゲート電極１２を形成する工程とを備えている。【選択図】図９
2004172192.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に素子を分離するための溝を形成する工程と、
前記溝に第１絶縁膜を埋め込む工程と、
前記半導体基板に不純物を導入することによって、チャネル領域またはウェル領域となる不純物領域を形成する工程と、
前記不純物領域の形成後に、熱処理を行う工程と、
前記熱処理後に、前記半導体基板をエッチング溶液によってエッチングする工程と、
前記エッチング後に、前記溝に埋め込まれた第１絶縁膜上に乗り上げるようにゲート電極層を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記不純物を導入する工程に先立って、前記半導体基板の主表面上に、第２絶縁膜を形成する工程をさらに備え、
前記不純物領域を形成する工程は、
前記第２絶縁膜を介して、前記半導体基板の主表面に不純物をイオン注入することによって、前記不純物領域を形成する工程を含み、
前記エッチングする工程は、前記エッチング溶液によって前記第２絶縁膜を除去する工程を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理を行う工程は、
前記不純物の導入に起因する前記第１絶縁膜の損傷を回復することが可能な条件で前記熱処理を行う工程を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理を行う工程は、
急速短時間加熱により熱処理する工程を含む、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記不純物領域を形成する工程は、
前記半導体基板に、第１導電型の第１不純物をイオン注入することによって、第１導電型のチャネル領域またはウェル領域となる第１不純物領域を形成する工程と、
前記半導体基板に、前記第１不純物よりも質量数の大きい第２導電型の第２不純物をイオン注入することによって、第２導電型のチャネル領域またはウェル領域となる第２不純物領域を形成する工程とを含む、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関し、より特定的には、素子分離溝を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＵＬＳＩ（Ｕｌｔｒａ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）回路の高密度化・高集積化に伴って、素子の微細化が進められている。素子を微細化するためには、素子自体の微細化と同時に、素子分離領域の微細化が重要になってきている。
【０００３】
従来、素子分離の技術としては、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法が用いられていた。しかし、ＬＯＣＯＳ法では、素子間を酸化分離する際のシリコン酸化膜の横方向の広がり（いわゆるバーズビーク）によって、素子分離幅を十分に縮小することができなくなってきている。そこで、近年、素子間に素子分離用の溝を形成するとともに、その溝にシリコン酸化膜などの絶縁膜を埋め込むことにより素子分離を行うＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法が提案されている。
【０００４】
ＳＴＩ法を用いることにより、ＬＯＣＯＳ法でのバーズビークによる素子分離幅の制限が解消されるため、デバイスのさらなる微細化を進めることができる。
【０００５】
図１５〜図２５は、従来のＳＴＩ法による素子分離領域を有する半導体装置（ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ））の製造方法を説明するための断面図である。図１５〜図２５を参照して、以下に、従来の半導体装置の製造方法について説明する。
【０００６】
まず、図１５に示すように、ｐ型単結晶シリコン基板１０１の主表面上にシリコン酸化膜１０２およびシリコン窒化膜１０３を順次形成した後、フォトリソグラフィー技術とドライエッチング技術とを用いて、シリコン窒化膜１０３およびシリコン酸化膜１０２をパターニングする。そして、パターニングされたシリコン窒化膜１０３をマスクとして、ｐ型単結晶シリコン基板１０１をエッチングすることによって、素子分離溝１５０を形成する。
【０００７】
次に、図１６に示すように、熱酸化法を用いて、素子分離溝１５０の内壁にシリコン酸化膜１０４を形成する。このシリコン酸化膜１０４の形成によって、素子分離溝１５０の上部コーナ部１５０ａが丸められる。
【０００８】
次に、図１７に示すように、ＣＶＤ法を用いて、素子分離溝１５０内を埋め込むとともに、シリコン窒化膜１０３を覆うように、シリコン酸化膜１０５を形成する。
【０００９】
次に、シリコン窒化膜１０３をストッパとして、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により余分なシリコン酸化膜１０５を除去することによって、図１８に示されるような形状が得られる。
【００１０】
この後、ウェットエッチングを用いて、シリコン窒化膜１０３およびシリコン酸化膜１０２を除去することによって、図１９に示すように、ｐ型単結晶シリコン基板１０１の表面が露出された形状が得られる。
【００１１】
次に、図２０に示すように、ｐ型単結晶シリコン基板１０１の露出された表面上に、熱酸化法を用いて、シリコン酸化膜からなる犠性酸化膜１０６を形成する。この犠性酸化膜１０６は、ＳＴＩ工程において基板に誘起されるストレス層などの除去、および、イオン注入工程における基板表面の保護の役割を果たす。
【００１２】
次に、図２１に示すように、ｐＭＯＳＦＥＴ領域にレジスト１０７を形成する。その後、レジスト１０７をマスクとして、シリコン酸化膜１０５および犠牲酸化膜１０６を介して、ｎＭＯＳＦＥＴ領域に、ボロン（Ｂ）を、注入エネルギ：約１００ｋｅＶ〜約３００ｋｅＶ、注入量：約２×１０１３ｃｍ−２〜約５×１０１３ｃｍ−２の条件下でイオン注入することによって、ｐ型ウェル領域１０８を形成する。さらに、ボロン（Ｂ）を、注入エネルギ：約１０ｋｅＶ〜約５０ｋｅＶ、注入量：約１×１０１２ｃｍ−２〜約３×１０１３ｃｍ−２の条件下でイオン注入することによって、ｐ型チャネル領域（図示せず）を形成する。この後、レジスト１０７を除去する。
【００１３】
次に、図２２に示すように、ｎＭＯＳＦＥＴ領域にレジスト１０９を形成する。その後、レジスト１０９をマスクとして、シリコン酸化膜１０５および犠牲酸化膜１０６を介して、ｐＭＯＳＦＥＴ領域に、リン（Ｐ）を、注入エネルギ：約２００ｋｅＶ〜約６００ｋｅＶ、注入量：約２×１０１３ｃｍ−２〜約５×１０１３ｃｍ−２の条件下でイオン注入することによって、ｎ型ウェル領域１１０を形成する。さらに、砒素（Ａｓ）を、注入エネルギ：約６０ｋｅＶ〜約１５０ｋｅＶ、注入量：約１×１０１２ｃｍ−２〜約３×１０１３ｃｍ−２の条件下でイオン注入することにより、ｎ型チャネル領域（図示せず）を形成する。この後、レジスト１０９を除去する。
【００１４】
次に、フッ酸系溶液によるウェットエッチングにより、シリコン酸化膜からなる犠性酸化膜１０６を除去することにより、図２３に示したような形状が得られる。この場合、砒素などの質量数が大きいイオン種が注入されたｐＭＯＳＦＥＴ領域側におけるシリコン酸化膜１０５および犠牲酸化膜１０６の方が、質量数の小さいボロンが注入されたｎＭＯＳＦＥＴ領域側におけるシリコン酸化膜１０５および犠牲酸化膜１０６よりも過度にエッチングされる。この点については、後述する。
【００１５】
次に、図２４に示すように、熱酸化法を用いて、シリコン酸化膜からなるゲート酸化膜１１１を形成する。
【００１６】
最後に、図２５に示すように、全面に多結晶シリコン膜を形成した後、フォトリソグラフィ技術とドライエッチング技術とを用いてその多結晶シリコンをパターニングすることによって、ゲート電極１１２を形成する。その後、ｎＭＯＳＦＥＴ領域には砒素（Ａｓ）を注入するとともに、ｐＭＯＳＦＥＴ領域にはボロン（Ｂ）を注入することによって、それぞれ、ｎ型のソース／ドレイン領域（図示せず）およびｐ型のソース／ドレイン領域（図示せず）を形成すると同時にゲート電極へ不純物を導入する。その後、熱処理を行うことによって、ゲート電極およびソース／ドレイン領域に注入した不純物を活性化させる。
【００１７】
このようにして、従来の素子分離溝を有する半導体装置（ＣＭＯＳ）が形成される。
【００１８】
上記した従来の半導体装置の製造プロセスでは、図２１および図２２に示したｐ型ウェル領域１０８、ｐ型チャネル領域、ｎ型ウェル領域１１０およびｎ型チャネル領域を形成するためのイオン注入によって、素子分離溝１５０に埋め込まれるシリコン酸化膜１０５と、シリコン酸化膜からなる犠性酸化膜１０６とが損傷を受けるという不都合がある。このようにシリコン酸化膜１０５および犠性酸化膜１０６が損傷を受けると、シリコン酸化膜１０５および犠性酸化膜１０６のフッ酸系溶液に対するエッチングレートが大きくなるという不都合がある。
【００１９】
特に、砒素などの質量数が大きいイオン種が注入されるｐＭＯＳＦＥＴ領域側における犠性酸化膜１０６およびシリコン酸化膜１０５は、イオン注入による損傷が大きくなるため、フッ酸系溶液に対するエッチングレートが増大しやすい。
【００２０】
したがって、フッ酸系溶液によるウェットエッチングによって、シリコン酸化膜からなる犠性酸化膜１０６を除去する際に、図２３に示すように、ｐＭＯＳＦＥＴ領域（ｎ型ウェル領域１１０が形成される領域）での犠性酸化膜１０６およびシリコン酸化膜１０５のエッチング量が大きくなる。これにより、図２３に示すように、シリコン酸化膜１０５のｐＭＯＳＦＥＴ領域側に位置する右側上部１０５ａが大きくエッチングされるとともに、犠牲酸化膜１０６と連続するシリコン酸化膜１０４の上部もエッチングされた形状になる。
【００２１】
この状態で、図２４に示すようにゲート酸化膜１１１を形成すると、シリコン酸化膜１０５の右側上部１０５ａと、素子分離溝１５０の上部コーナ部１５０ａとの間に、凹部１６０が形成される。そして、図２５に示すようにゲート電極１１２を形成すると、ゲート電極１１２の凹部１６０（図２４参照）に対応する部分に、突出部１１２ａが形成される。このため、ゲート電極１１２の突出部１１２ａと素子分離溝１５０の上部コーナ部１５０ａとの間において電界集中が発生するので、しきい値電圧が低下する。これにより、オフリーク電流が発生するという不都合がある。
【００２２】
そこで、従来、このような不都合を解消するために、素子分離溝に埋め込んだシリコン酸化膜にシリコンをイオン注入した後熱処理することによって、素子分離溝に埋め込んだシリコン酸化膜の緻密度を高めてフッ酸などに対するエッチングレートを低減する技術が提案されている（たとえば、特許文献１参照）。
【００２３】
【特許文献１】
特開平１１−１２１６０７号公報
【発明が解決しようとする課題】
しかしながら、上記特許文献１では、素子分離溝にＣＶＤ法を用いてシリコン酸化膜を埋め込んだ直後にそのシリコン酸化膜の表面にシリコンを注入した後熱処理を行っている。すなわち、特許文献１では、チャネル領域およびウェル領域を形成するためのイオン注入工程の前に、素子分離溝に埋め込まれたシリコン酸化膜へのシリコンのイオン注入および熱処理を行うことによって、素子分離溝に埋め込んだシリコン酸化膜の緻密度を高めている。このため、特許文献１では、チャネル領域およびウェル領域の形成のためのイオン注入工程の際に、素子分離溝に埋め込まれたシリコン酸化膜に損傷が発生するので、素子分離溝に埋め込まれたシリコン酸化膜のフッ酸系溶液に対するエッチングレートが再び増大するという不都合がある。また、チャネル領域およびウェル領域を形成するためのイオン注入工程の際に、犠牲酸化膜にも損傷が発生するため、犠牲酸化膜のエッチングレートも増大すると考えられる。したがって、特許文献１では、図１５〜図２５に示した従来の半導体装置の製造プロセスと同様の問題が生じる。
【００２４】
すなわち、チャネル領域およびウェル領域の形成のためのイオン注入工程後に、犠牲酸化膜を除去するために、フッ酸系溶液によるウェットエッチング処理を行うと、ｐＭＯＳＦＥＴ領域側の犠牲酸化膜と、素子分離溝に埋め込まれたシリコン酸化膜のｐＭＯＳＦＥＴ領域側の右側上部とが過度にエッチングされることになる。この状態で、ゲート酸化膜を形成すると、素子分離溝に埋め込まれたシリコン酸化膜の右側上部と、素子分離溝の上部コーナ部との間に、凹部が形成される。さらにこの状態で、ゲート電極を形成すると、ゲート電極の凹部に対応する部分に、突出部が形成されるため、ゲート電極の突出部において電界集中が発生する。その結果、しきい値電圧が低下するので、オフリーク電流が発生するという問題点がある。
【００２５】
この発明は、上記のような課題を解決するためになされたものであり、チャネル領域またはウェル領域となる不純物領域の形成の際のイオン注入に起因する絶縁膜のエッチングレートの増大を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【００２６】
【課題を解決するための手段および発明の効果】
この発明の一の局面による半導体装置の製造方法は、半導体基板の主表面に素子を分離するための溝を形成する工程と、溝に第１絶縁膜を埋め込む工程と、半導体基板に不純物を導入することによって、チャネル領域またはウェル領域となる不純物領域を形成する工程と、不純物領域の形成後に、熱処理を行う工程と、熱処理後に、半導体基板をエッチング溶液によってエッチングする工程と、エッチング後に、溝に埋め込まれた第１絶縁膜上に乗り上げるようにゲート電極層を形成する工程とを備えている。
【００２７】
この発明の一の局面による半導体装置の製造方法では、上記のように、半導体基板に不純物を導入することにより、チャネル領域またはウェル領域となる不純物領域を形成した後、熱処理を行うことによって、チャネル領域またはウェル領域となる不純物領域の形成の際の不純物の導入時に第１絶縁膜が受けた損傷を回復することができるので、第１絶縁膜の損傷に起因してフッ酸などのエッチング溶液に対する第１絶縁膜のエッチングレートが増加するのを抑制することができる。これにより、不純物領域の形成後に半導体基板をエッチング溶液によってエッチングする際に、第１絶縁膜の上面端部が大きくエッチングされて第１絶縁膜と素子形成領域との間に凹部が形成されるのを抑制することができるので、凹部に形成されたゲート電極の突出部に起因して電界集中が発生するのを抑制することができる。その結果、電界集中によるしきい値電圧の低下によってオフリーク電流が発生するのを有効に抑制することができる。
【００２８】
上記一の局面による半導体装置の製造方法において、好ましくは、不純物を導入する工程に先立って、半導体基板の主表面上に、第２絶縁膜を形成する工程をさらに備え、不純物領域を形成する工程は、第２絶縁膜を介して、半導体基板の主表面に不純物をイオン注入することによって、不純物領域を形成する工程を含み、エッチングする工程は、エッチング溶液によって第２絶縁膜を除去する工程を含む。このように構成すれば、上記一の局面による熱処理を行うことによって、チャネル領域またはウェル領域となる不純物領域を形成する際の不純物のイオン注入時に第２絶縁膜が受けた損傷を回復することができるので、第２絶縁膜の損傷に起因してフッ酸などのエッチング溶液に対する第２絶縁膜のエッチングレートが増加するのを抑制することができる。これにより、不純物領域の形成後に半導体基板をエッチング溶液によってエッチングする際に、第２絶縁膜および第１絶縁膜が大きくエッチングされて第１絶縁膜と素子形成領域との間に凹部が形成されるのを抑制することができるので、凹部に形成されたゲート電極の突出部に起因する電界集中によってしきい値電圧が低下するのを抑制することができる。その結果、オフリーク電流が発生するのをより抑制することができる。
【００２９】
上記の半導体装置の製造方法において、好ましくは、熱処理を行う工程は、不純物の導入に起因する第１絶縁膜の損傷を回復することが可能な条件で熱処理を行う工程を含む。このように構成すれば、容易に、熱処理により第１絶縁膜の損傷を回復することができるので、第１絶縁膜のエッチングレートが増大するのを抑制することができる。
【００３０】
上記の半導体装置の製造方法において、好ましくは、熱処理を行う工程は、急速短時間加熱により熱処理する工程を含む。このように構成すれば、半導体基板に導入した不純物の拡散を抑制しながら、第１絶縁膜の損傷を回復することができる。
【００３１】
上記の半導体装置の製造方法において、好ましくは、不純物領域を形成する工程は、半導体基板に、第１導電型の第１不純物をイオン注入することによって、第１導電型のチャネル領域またはウェル領域となる第１不純物領域を形成する工程と、半導体基板に、第１不純物よりも質量数の大きい第２導電型の第２不純物をイオン注入することによって、第２導電型のチャネル領域またはウェル領域となる第２不純物領域を形成する工程とを含む。このように構成すれば、特に、質量数の大きい第２導電型の第２不純物をイオン注入することにより形成される第２導電型の第２不純物領域側では、第１絶縁膜や第２絶縁膜が損傷を受けやすいので、その第１絶縁膜や第２絶縁膜の損傷を熱処理により回復することができる。
【００３２】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００３３】
図１〜図１２は、本発明の一実施形態による半導体装置（ＣＭＯＳ）の製造プロセスを説明するための断面図である。図１〜図１２を参照して、本実施形態による半導体装置の製造方法について説明する。
【００３４】
まず、図１に示すように、ｐ型単結晶シリコン基板１の上面上に、約５ｎｍ〜約３０ｎｍの厚みを有するシリコン酸化膜２と、約５０ｎｍ〜約３００ｎｍの厚みを有するシリコン窒化膜３とを順次形成した後、フォトリソグラフィー技術とドライエッチング技術とを用いて、シリコン窒化膜３およびシリコン酸化膜２をパターニングする。そして、そのパターニングされたシリコン窒化膜３をマスクとして、ｐ型単結晶シリコン基板１をエッチングすることによって、素子分離溝５０を形成する。なお、ｐ型単結晶シリコン基板１は、本発明の「半導体基板」の一例であり、素子分離溝５０は、本発明の「溝」の一例である。
【００３５】
次に、図２に示すように、熱酸化法を用いて、素子分離溝５０の内壁面にシリコン酸化膜４を約５０ｎｍ〜約６００ｎｍの厚みで形成することによって、素子分離溝５０の上部コーナ部５０ａを丸める。
【００３６】
次に、図３に示すように、ＣＶＤ法を用いて、素子分離溝５０を埋め込むとともにシリコン窒化膜３を覆うように、シリコン酸化膜５を形成する。そして、約９００℃〜約１２００℃で約１分〜約３０分間の熱処理を行うことによって、シリコン酸化膜５の膜質の安定化を行う。なお、シリコン酸化膜５は、本発明の「第１絶縁膜」の一例である。
【００３７】
次に、シリコン窒化膜３をストッパとして、ＣＭＰ法を用いてシリコン酸化膜５の余分な部分を除去する。これにより、図４に示されるような形状が得られる。
【００３８】
この後、シリコン窒化膜３をリン酸によるウェットエッチングにより除去するとともに、シリコン窒化膜３下のシリコン酸化膜２をフッ酸系溶液によるウェットエッチングによって除去する。これにより、図５に示されるように、ｐ型単結晶シリコン基板１の素子が形成される領域の表面が露出された状態になる。
【００３９】
次に、図６に示すように、ｐ型単結晶シリコン基板１の露出された表面上に、熱酸化法を用いて、シリコン酸化膜からなる犠性酸化膜６を約３ｎｍ〜約２０ｎｍの厚みで形成する。この犠性酸化膜６は、約７００℃〜約１２００℃の温度条件下で熱酸化することによって形成する。なお、この犠牲酸化膜６は、本発明の「第２絶縁膜」の一例である。
【００４０】
次に、図７に示すように、ｐＭＯＳＦＥＴが形成される領域を覆うようにレジスト７を形成する。レジスト７をマスクとして、ｎＭＯＳＦＥＴ領域に、ボロン（Ｂ）を、注入エネルギ：約１００ｋｅＶ〜約３００ｋｅＶ、注入量：約２×１０１３ｃｍ−２〜約５×１０１３ｃｍ−２の条件下で注入することによって、ｐ型ウェル領域８を形成する。さらに、ボロン（Ｂ）を、注入エネルギ：約１０ｋｅＶ〜約５０ｋｅＶ、注入量：約１×１０１２ｃｍ−２〜約３×１０１３ｃｍ−２の条件下でイオン注入することによって、ｐ型チャネル領域を形成する。なお、ｐ型ウェル領域８およびｐ型チャネル領域は、本発明の「第１不純物領域」および「不純物領域」の一例である。この後、レジスト７を除去する。
【００４１】
次に、図８に示すように、ｎＭＯＳＦＥＴ領域を覆うように、レジスト９を形成する。レジスト９をマスクとして、ｐＭＯＳＦＥＴ領域に、リン（Ｐ）を、注入エネルギ：約２００ｋｅＶ〜約６００ｋｅＶ、注入量：約２×１０１３ｃｍ−２〜約５×１０１３ｃｍ−２の条件下でイオン注入することによって、ｎ型ウェル領域１０を形成する。さらに、砒素（Ａｓ）を、注入エネルギ：約６０ｋｅＶ〜約１５０ｋｅＶ、注入量：約１×１０１２ｃｍ−２〜約３×１０１３ｃｍ−２の条件下でイオン注入することによって、ｎ型チャネル領域を形成する。なお、ｎ型ウェル領域１０およびｎ型チャネル領域は、本発明の「第２不純物領域」および「不純物領域」の一例である。この後、レジスト９を除去する。
【００４２】
次に、本実施形態では、図９に示すように、ランプアニールによる急速短時間加熱（ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ））法を用いて熱処理を行うことによって、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域の形成時のイオン注入によるシリコン酸化膜５の損傷を回復させる。この場合の熱処理条件は、温度：約８００℃〜約１１００℃、熱処理時間：約０．１秒〜約６０秒、昇温レート：約１０℃／ｓ〜約５００℃／ｓである。なお、この熱処理によって、犠性酸化膜６のイオン注入による損傷も回復される。また、急速短時間加熱（ＲＴＡ）を行っているために、ｐ型チャネル領域およびｎ型チャネル領域の不純物拡散がほとんど起こらない。
【００４３】
この後、フッ酸系溶液によるウェットエッチングを用いて、シリコン酸化膜からなる犠性酸化膜６を除去する。この際、シリコン酸化膜５および犠性酸化膜６は上記した熱処理により損傷が回復されているので、エッチングレートが低減されている。このため、図２４に示した従来の場合と異なり、ｐＭＯＳＦＥＴ領域側の素子分離溝５０の上部コーナ部５０ａにおいてシリコン酸化膜５および犠性酸化膜６が過剰にエッチングされるのを抑制することができる。これにより、図１０に示されるような形状が得られる。
【００４４】
次に、図１１に示すように、熱酸化法を用いて、シリコン酸化膜からなるゲート酸化膜１１を約１ｎｍ〜約１０ｎｍの厚みで形成する。この場合の熱酸化温度は、約８００℃〜約９００℃である。
【００４５】
次に、図１２に示すように、全面に多結晶シリコン膜を約５０ｎｍ〜約３００ｎｍの厚みで形成した後、フォトリソグラフィー技術とドライエッチング技術とを用いてその多結晶シリコン膜をパターニングすることによって、ゲート電極１２を形成する。このゲート電極１２は、シリコン酸化膜５上に乗り上げるように形成する。なお、ゲート電極１２は、本発明の「ゲート電極層」の一例である。
【００４６】
この後、ｎＭＯＳＦＥＴ領域に砒素（Ａｓ）をイオン注入するとともに、ｐＭＯＳＦＥＴ領域にボロン（Ｂ）をイオン注入することによって、それぞれ、ｎ型のソース／ドレイン領域（図示せず）およびｐ型のソース／ドレイン領域（図示せず）を形成すると同時にゲート電極へ不純物を導入する。そして、ＲＴＡ法を用いて、約７００℃〜約１１００℃で、約０．１秒〜約６０秒間の熱処理を行うことによって、ゲート電極およびソース／ドレイン領域に注入した不純物を活性化させる。このようにして、本実施形態による半導体装置（ＣＭＯＳ）が形成される。
【００４７】
ここで、本実施形態による半導体装置の製造プロセスでは、図７に示した工程において、ｎＭＯＳＦＥＴ領域に、ボロン（Ｂ）を注入するとともに、図８に示した工程において、ｐＭＯＳＦＥＴ領域に、リン（Ｐ）および砒素（Ａｓ）を注入している。図１３には、水とフッ酸とが１００：１の比率で混合されたフッ酸溶液を用いてシリコン酸化膜５をウェットエッチングする場合のエッチング時間とエッチング量との関係を本願発明者が測定した結果が示されている。
【００４８】
図１３を参照して、砒素（Ａｓ）などの質量数が大きいイオン種が注入される場合には、質量数の小さいボロン（Ｂ）が注入される場合に比べて、エッチングレートが著しく増大していることが確認できた。これにより、砒素（Ａｓ）などの質量数が大きいイオン種が注入されるｐＭＯＳＦＥＴ領域では、ｎ型ウェル領域１０およびｎ型チャネル領域の形成時のイオン注入によってシリコン酸化膜５のエッチングレートが著しく増加することが確認できた。
【００４９】
また、図１４には、水とフッ酸との混合比が１００：１のフッ酸溶液により２分１５秒間ウェットエッチングした場合のシリコン酸化膜５のエッチング量と熱処理温度との関係が示されている。図１４を参照して、イオン注入を行った場合で熱処理（ＲＴＡ）を行わない場合には、イオン注入を行わない場合に比べて、エッチング量（エッチングレート）が２倍以上に増加していることがわかる。また、イオン注入を行った後８００℃〜１０００℃の熱処理を行うことによって、エッチングレートが低減されていることがわかる。そして、熱処理温度が高ければ高い程エッチングレートを低減できる効果が大きいことがわかる。
【００５０】
本実施形態では、上記のように、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域の形成のためのイオン注入工程の後に、約８００℃以上の熱処理を施すことによって、特に、砒素などの質量数の重いイオンが注入されるｐＭＯＳＦＥＴ領域におけるイオン注入工程によるシリコン酸化膜５および犠牲酸化膜６の損傷を回復することができるため、イオン注入工程に起因して増加したシリコン酸化膜５および犠牲酸化膜６のフッ酸系溶液に対するエッチングレートを低減することができる。これにより、犠性酸化膜６をフッ酸系溶液によるウェットエッチングによって除去する際に、ｐＭＯＳＦＥＴ領域側の犠性酸化膜６とシリコン酸化膜５のｐＭＯＳＦＥＴ領域側の右側上部とが過度にエッチングされてシリコン酸化膜５とｐＭＯＳＦＥＴ形成領域との間に凹部が形成されるのを抑制することができる。そのため、凹部に形成されたゲート電極の突出部に起因して電界集中が発生するのを抑制することができる。その結果、しきい値電圧が低下するのを抑制することができるので、オフリーク電流が発生するのを抑制することができる。
【００５１】
また、本実施形態では、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域の形成のためのイオン注入工程の後に行う熱処理として、急速短時間加熱（ＲＴＡ）を用いることによって、チャネル領域の不純物拡散を抑制しながら、シリコン酸化膜５および犠牲酸化膜６の損傷を回復することができる。
【００５２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５３】
たとえば、上記実施形態では、ＳＴＩ法による素子分離を含む半導体装置の一例としてＣＭＯＳの形成方法について説明したが、本発明はこれに限らず、ＳＴＩ法による素子分離を含む他の半導体装置の形成方法にも適用可能である。
【００５４】
また、上記実施形態では、ｐ型ウェル領域８、ｐ型チャネル領域、ｎ型ウェル領域１０およびｎ型チャネル領域の形成時のイオン注入によるシリコン酸化膜５の損傷を回復させるための熱処理条件を、温度：約８００℃〜約１１００℃、熱処理時間：約０．１秒〜約６０秒、昇温レート：約１０℃／ｓ〜約５００℃／ｓに設定した例を示したが、本発明はこれに限らず、イオン注入によるシリコン酸化膜５および犠牲酸化膜６の損傷を回復させることが可能な熱処理条件であれば、他の熱処理条件であってもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】本発明の一実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】注入されるイオンの種類によってシリコン酸化膜のエッチングレートが変化することを示した特性図である。
【図１４】本発明の一実施形態の熱処理による効果を説明するための特性図である。
【図１５】従来の半導体装置の製造プロセスを説明するための断面図である。
【図１６】従来の半導体装置の製造プロセスを説明するための断面図である。
【図１７】従来の半導体装置の製造プロセスを説明するための断面図である。
【図１８】従来の半導体装置の製造プロセスを説明するための断面図である。
【図１９】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２０】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２１】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２２】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２３】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２４】従来の半導体装置の製造プロセスを説明するための断面図である。
【図２５】従来の半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
１  ｐ型単結晶シリコン基板（半導体基板）
２  シリコン酸化膜
３  シリコン窒化膜
４  シリコン酸化膜
５  シリコン酸化膜（第１絶縁膜）
６  犠性酸化膜（第２絶縁膜）
８  ｐ型ウェル領域（不純物領域、第１不純物領域）
１０  ｎ型ウェル領域（不純物領域、第２不純物領域）
１１  ゲート酸化膜
１２  ゲート電極（ゲート電極層）
５０  素子分離溝
５０ａ  上部コーナ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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