(57)【要約】【課題】メモリアクセス方式の異なるＣＰＵ等の各種のマスタデバイスの違いにかかわらず、ページリード対応ＲＯＭのアクセスを高速化する。【解決手段】ページリード対応ＲＯＭ３０をアクセスした次のアドレスをアドレスラッチ２１に保持し、アドレス１０１がページ開始検出器２３によりページの先頭でないと判断した時に、アドレスラッチ２１に保持した次のアドレスとアドレス１０１を比較し、一致する場合第２ウエイトレジスタ２６ｂに設定されている値（短いウエイト時間）を使用して、ページリード対応ＲＯＭをアクセスし読み出し速度を向上させる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
マスタから出力されるアクセスアドレスがメモリのページの開始アドレスであるか否かを判断するページ開始検出手段と、
前記ページ開始検出手段の判断結果に基づいて前記メモリのデータが準備できたことを前記マスタに通知するレディ信号を生成するレディ信号生成手段と
を具備することを特徴とするメモリ制御装置。
【請求項２】
メモリのアクセスアドレスを保持するアドレス保持手段を更に有し、
前記レディ信号生成手段は前記メモリをアクセスするために前記マスタから出力される前記アクセスアドレスと前記アドレス保持手段に保持された前記アクセスアドレスを比較して、連続したアドレスに対するメモリアクセスであるか否かを判断し、判断結果に基づいて前記メモリのデータが準備できたことを前記マスタに通知するレディ信号を生成することを特徴とする請求項１記載のメモリ制御装置。
【請求項３】
前記メモリは、ページリード対応の読み出し専用メモリであることを特徴とする請求項１または請求項２記載のメモリ制御装置。
【請求項４】
前記アドレス保持手段は前記メモリをアクセス後、そのアクセスアドレスにメモリのバス幅に相当する値が加算されて次のメモリアドレスを生成することを特徴とする請求項２記載のメモリ制御装置。
【請求項５】
前記連続性検出手段は、前記マスタに持つことを特徴とする請求項２記載のメモリ制御装置。
【請求項６】
前記ページ開始検出手段は、メモリのページサイズとメモリのバス幅に基づいてページの開始アドレスを検出することを特徴とする請求項１記載のメモリ制御装置。
【請求項７】
前記レディ信号生成手段がレディ信号を生成するまでのウエイト時間は、前記連続性検出手段によって連続したアドレスへのアクセスと判断され、且つ前記ページ開始検出手段によってページの開始アドレスでないと判断したとき短いウエイト時間とし、その他の場合長いウエイト時間とすることを特徴とする請求項１または請求項２記載のメモリ制御装置。
【請求項８】
マスタから出力されるメモリアドレスがメモリのページの開始アドレスであるか否かを判断し、
この判断結果に基づいて前記メモリのデータが準備出来たことを前記マスタに通知するレディ信号を生成することを特徴とするメモリアクセス方法。
【請求項９】
前記メモリアドレスが連続したメモリアドレスであるか否かを判断し、
この判断結果に基づいて前記メモリのデータが準備出来たことを前記マスタに通知するレディ信号を生成することを特徴とする請求項８記載のメモリアクセス方法。
【請求項１０】
前記メモリアドレスが出力されてから前記レディ信号を生成するまでのウエイト時間は、前記メモリアドレスが連続したアドレスと判断され、且つ前記メモリアドレスが前記メモリのページの開始アドレスではないと判断されときに短いウエイト時間とし、その他の場合は長いウエイト時間とすることを特徴とする請求項８または請求項９記載のメモリアクセス方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ページリード対応のメモリのアクセスを制御するメモリ制御装置およびメモリアクセス方法に関するものである。
【０００２】
【従来の技術】
従来、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）へのアクセス時間を短縮するための手段として、ページリード対応のＲＯＭが使われてきた。このページリード対応のＲＯＭは、最初のアクセスは従来のＲＯＭ（ページリード非対応のＲＯＭ）と同様の時間がかかるが、同一ページ内のアクセスは短時間で行えるＲＯＭである。
【０００３】
ページリード対応のＲＯＭの一般的なアクセス方法は、ＣＰＵやＤＭＡＣ（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓコントローラ）などのマスタデバイスが連続したアドレスでアクセスを行うことを判断し、メモリ制御装置に対してバーストアクセスを示す信号を出力する方法である。このバーストアクセスを示す信号によって、メモリ制御装置は１回目のリード時間と２回目以降のリード時間を変えることができ、ＲＯＭを高速にアクセスすることができる。
【０００４】
しかしながら、バーストアクセスを行うためにはバーストアクセスを開始するアドレスに制限があり、図７（ａ）のようにバーストアクセスができる場合と、図７（ｂ）のようにバーストアクセスができない場合がある。また、マスタデバイスのアクセス方法としては上記バーストアクセスだけではなく、ラッピングバーストアクセス（クリティカルワードを最初にアクセスし、その前後のアドレスについては後から読む方法）があり、高速化の効果が得られない場合がある。この従来技術として例えば特開平１０−２３２８２２号公報がある。
【０００５】
前記公報においては、ページリード対応ＲＯＭをアクセス後、アクセスアドレスをインクリメントし、このアドレスを保持すると共にそのアドレスでページリード対応ＲＯＭの先読みを開始する技術が開示されている。しかしながらこの方法ではページリード対応ＲＯＭに対する不要なアクセスが発生する問題があった。
【０００６】
【発明が解決しようとする課題】
従来、ＲＯＭへのアクセス時間を短縮するための手段としてページリード対応のＲＯＭを使い、連続したアドレスにアクセスを行うときにバーストアクセスを行うなどの方法がとられていたが、バーストアクセスではバーストアクセス開始アドレスには制限があり、必ずしも高速化できないという問題があった。
【０００７】
本発明は、上記問題を解決するためになされたもので、メモリアクセス方式の異なるＣＰＵ等の各種のマスタデバイスの違いにかかわらず、ページリード対応ＲＯＭのアクセスを高速化するメモリ制御装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するため本発明のメモリ制御装置は、　マスタから出力されるアクセスアドレスが前記メモリのページの開始アドレスであるか否かを判断するページ開始検出手段と、前記ページ開始検出手段の判断結果に基づいて前記メモリのデータが準備できたことを前記マスタに通知するレディ信号を生成するレディ信号生成手段とを具備することを特徴とする。
【０００９】
また、本発明のメモリアクセス方法は、マスタから出力されるメモリアドレスがメモリのページの開始アドレスであるか否かを判断し、この判断結果に基づいて前記メモリのデータが準備出来たことを前記マスタに通知するレディ信号を生成することを特徴とする
本発明によれば、アクセスアドレスがメモリのページの先頭アドレスであるか否かを判断し、判断結果に基づいてレディ信号生成手段がレディ信号を生成してメモリのデータの準備が出来たことをマスタに通知するため、最適なウエイト時間を用いてメモリアクセスを行うことが出来る。
【００１０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【００１１】
図１は、本発明の実施の形態におけるメモリ制御装置の内部構成を示したブロック図である。図１において１０はＣＰＵなどのマスタデバイス、２０はメモリ制御装置、３０はページリード対応ＲＯＭである。２１はメモリ制御装置２０に設けられた次のメモリアドレスを保持するアドレスラッチ、２２はアドレスの連続性を調べる連続性検出器、２３はアドレスがページモード対応ＲＯＭ３０のページの先頭のアドレスであるか否かを調べるページ開始検出器、２６はウエイト回路、２６ａはウエイト回路２６に設けられた第１ウエイトレジスタ、２６ｂはウエイト回路２６に設けられた第２ウエイトレジスタ、２４はページリード対応ＲＯＭ３０のページサイズを記憶するページサイズレジスタ、２５はメモリバスの幅を記憶するメモリバス幅レジスタである。また１００はマスタデバイス１０がページモード対応ＲＯＭ３０から読込んだデータ、１０１はマスタデバイス１０から出力されるページリード対応ＲＯＭ３０をアクセスするためのアドレス、１０２はページモード対応ＲＯＭ３０のデータの準備ができたことを示すウエイト回路２６から出力されるレディ信号である。
【００１２】
上記のように構成された本発明のメモリ制御装置によるページモード対応ＲＯＭ３０のアクセス方法について説明する。マスタデバイス１０は、ページモード対応ＲＯＭ３０からデータを読むためアドレス１０１を出力する。アドレス１０１は、ページリード対応ＲＯＭ３０に出力されると共にアドレスラッチ２１に保持されている内容と連続性検出器２２により比較され、その比較結果はウエイト回路２６に出力される。また、アドレス１０１はページ開始検知器２３によりページモード対応ＲＯＭ３０のページの開始アドレスであるか否かが判断され、その判断結果がウエイト回路２６に出力される。ウエイト回路は後述する図２に示すフローチャートに従ってウエイト時間を決定し、ウエイトする。また、アドレスラッチ２１にはアドレス１０１にメモリバス幅レジスタ２５の値を加えた次のアドレスを保持する。
【００１３】
一方、ページモード対応ＲＯＭ３０に送信されたアドレス１０１によってページモード対応ＲＯＭ３０のアクセスが始まる。そして、上記ウエイト回路２６によるウエイトが終了すると、ページリード対応ＲＯＭ３０からの読み取りデータ１００が準備できたことを示すレディ信号１０２を生成し、マスタデバイス１０に送信する。
【００１４】
図２は、ページモード対応ＲＯＭ３０をアクセスする際のウエイト時間選択のフローチャートである。
【００１５】
メモリ制御装置２０にアドレス１０１が入力（ステップＳ５０）されると、ウエイト回路２６は、ページ開始検出器２３によりアドレス１０１がページモード対応ＲＯＭ３０のページの開始アドレスであるか否かを判断する（ステップＳ５１）。ページモード対応ＲＯＭ３０のページの開始アドレスであると判断すると（ステップＳ５１のＹＥＳ）、ウエイト回路２６は、第１ウエイトレジスタ２６ａ（長いウエイト時間）に設定されているウエイト数を選択する（ステップＳ５４）。一方、アドレス１０１がページモード対応ＲＯＭ３０のページの開始アドレスではないと判断すると（ステップＳ５１のＮＯ）、ステップＳ５２に進む。
【００１６】
次に、ウエイト回路２６は、連続性検出器２２によりアドレス１０１とアドレスラッチ２１に保持した内容を比較し、連続したアドレスのアクセスであるか否かを判断する（ステップＳ５２）。ウエイト回路２６は、連続したアドレスへのアクセスであると判断すると（ステップＳ５２のＹＥＳ）、第２ウエイトレジスタ２６ｂに設定されているウエイト数（短いウエイト時間）を選択する（ステップＳ５３）。一方、連続したアドレスへのアクセスではないと判断すると（ステップＳ５２のＮＯ）、第１ウエイトレジスタ２６ａに設定されているウエイト数（長いウエイト時間）を選択し（ステップＳ５４）、ステップＳ５０に戻る。
【００１７】
メモリ制御装置２０は、初期状態ではページサイズレジスタ２４には“１”が設定されており、初期状態では図２のフローチャートで示すように常にページの先頭のアクセスであると判断されるため、第１ウエイトレジスタ２６ａに設定されているウエイト数（長いウエイト時間）を使用してページモード対応ＲＯＭ３０をアクセスする。そして、第１ウエイトレジスタ２６ａは初期状態ではどのようなページモード対応ＲＯＭ３０であってもアクセス可能な余裕を持った値が設定されている。
【００１８】
図３は、メモリ制御装置２０の初期設定のフローチャートである。システム（図示せず）を起動すると、最初に使用しているページモード対応ＲＯＭ３０の種類に合った第１ウエイトレジスタ２６ａ（長いウエイト時間）の設定（ステップＳ６０）、第２ウエイトレジスタ２６ｂ（短いウエイト時間）の設定（ステップＳ６１）、ページサイズレジスタ２４の設定（ステップＳ６２）を行い、システムで決められたメモリバス幅をメモリバス幅レジスタ２５に設定する（ステップＳ６３）。この結果、使用しているページモード対応ＲＯＭ３０本来の速度でアクセスができるようになる。
【００１９】
図４は、ページモード対応ＲＯＭ３０のページサイズとメモリバス幅によるページ開始アドレスの定義例を示した図である。
【００２０】
図４で示すように、メモリのアクセスはメモリバス幅で行われるため、メモリバス幅とページモード対応ＲＯＭ３０のページサイズによりページの開始アドレスが決まる。つまり、例えば、ページサイズが「４」の場合、メモリバス幅が８ビットであればページ開始アドレスは０、４、８・・・となり、メモリバス幅が１６ビットではページ開始アドレスは０、８、１６・・・となり、メモリバス幅が３２ビットではページ開始アドレスは０、１６、３２・・・となる。
【００２１】
図５は、本発明の実施の形態を適用したときのメモリアクセス（ページサイズが４の場合）に関するタイミング図である。図５（ａ）に示すようにページの先頭から連続してアクセスを行う場合はページの先頭のアクセスには第１ウエイトレジスタ２６ａに設定した値（長いウエイト時間）が使用され、ページの先頭以外のアクセスには第２ウエイトレジスタ２６ｂに設定した値（短いウエイト時間）が使用される。
【００２２】
一方、図５（ｂ）に示すようにページの途中からアクセスした場合は、最初のアクセスには第１ウエイトレジスタ２６ａに設定した値（長いウエイト時間）が使用されるため時間がかかるが、連続したアクセスで且つページの先頭のアクセスでなければ第２ウエイトレジスタ２６ｂに設定された値（短いウエイト時間）が使用される。従って、図７（ｂ）と比べページモード対応ＲＯＭ３０のアクセス時間が短縮される。
【００２３】
以上説明したように、ページモード対応ＲＯＭ３０を連続したアドレスでアクセスしたときにアクセス時間が短縮される。また、アドレスの連続性とページの先頭であることを判断して第１ウエイトレジスタ２６ａに設定された値（長いウエイト時間）を使用するか、第２ウエイトレジスタ２６ｂに設定された値（短いウエイト時間）を使用するか決めるため、昇順のアドレスでアクセスを行う場合だけではなく、ラッピングバーストアクセス（クリティカルワードを最初にアクセスし、その前後のアドレスについては後から読む方式で、アドレスが昇順にはならないため、従来のバーストアクセスでは高速化できなかった）であってもページモード対応ＲＯＭ３０を高速にアクセスすることができる。
【００２４】
続いて本発明の第２の実施の形態について説明する。
【００２５】
図６は、本発明の第２の実施の形態におけるメモリ制御装置の内部構成を示したブロック図である。図６において１０３はマスタデバイス１０から出力される連続アクセス信号である。本発明の第１の実施の形態との違いは連続アクセスをマスタデバイス１０が検出するため、図１で示した連続性検出器２２を不要とし、連続性検出器２２の検出結果の代りにマスタデバイス１０から出力される連続アクセス信号１０３が使われるだけで、動作そのものは同じであるので説明を省略する。
【００２６】
以上説明したように、本発明の第２の実施の形態においてはマスタデバイス１０が連続信号１０３を出力し、これを使用してページモード対応ＲＯＭ３０のアクセスを高速に行う。連続信号１０３としてはバースト信号そのものを用いることもできる。
【００２７】
【発明の効果】
本発明によれば、マスタデバイスのアクセス方式の違いにかかわらず、ページモード対応ＲＯＭのアクセスを高速化することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態のメモリ制御装置の内部構成を示した図。
【図２】本発明の実施の形態のウエイト数選択のフローチャート。
【図３】本発明の実施の形態のメモリ制御装置の初期化のフローチャート。
【図４】本発明の実施の形態のメモリバス幅とページサイズとページ開始アドレスの関係を示した図。
【図５】本発明の実施の形態のメモリアクセスのタイミングを示した図。
【図６】本発明の第２の実施の形態のメモリ制御装置の内部構成を示した図。
【図７】従来のメモリ制御装置のメモリアクセスのタイミングを示した図。
【符号の説明】
１０　マスタデバイス
２０　メモリ制御装置
２１　アドレスラッチ
２２　連続性検出器
２３　ページ開始検出器
２４　ページサイズレジスタ
２５　メモリバス幅レジスタ
２６　ウエイト回路
２６ａ　第１ウエイトレジスタ（長いウエイト時間）
２６ｂ　第２ウエイトレジスタ（短いウエイト時間）
３０　ページリード対応ＲＯＭ
１００　データ
１０１　アドレス
１０２　レディ信号
１０３　連続信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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