(57)【要約】 【課題】  他のメモリに比べて低消費電力、低プログラム電流、かつ高密度集積可能な、強誘電性超巨大磁気抵抗ベースの抵抗を組み込んだノスケール抵抗クロスポイント型メモリアレイを製造すること。【解決手段】  ナノスケール抵抗クロスポイント型メモリアレイを製造する方法は、シリコン基板を準備するステップと、基板上にシリコン酸化物を所定の厚さまで堆積するステップと、シリコン酸化物内にナノスケールトレンチを形成するステップと、トレンチ内で第１の接続線を堆積するステップと、トレンチ内で第１の接続線の上にメモリ抵抗層を堆積するステップと、トレンチ内でメモリ抵抗層の上に第２の接続線を堆積するステップと、メモリアレイを完成させるステップとを包含する。【選択図】  図２１
2004311969.tif 000002
【特許請求の範囲】
【請求項１】
ナノスケール抵抗クロスポイント型メモリアレイを製造する方法であって、
シリコン基板を準備するステップと、
該基板上にシリコン酸化物を所定の厚さまで堆積するステップと、
該シリコン酸化物内にナノスケールトレンチを形成するステップと、
該トレンチ内で第１の接続線を堆積するステップと、
該トレンチ内で該第１の接続線の上にメモリ抵抗層を堆積するステップと、
該トレンチ内で該メモリ抵抗層の上に第２の接続線を堆積するステップと、
該メモリアレイを完成させるステップと
を包含する、方法。
【請求項２】
前記ナノスケールトレンチを形成するステップは、
前記酸化物の上にハードマスクを堆積するステップと、
該ハードマスクの上にシリコン窒化物キャップを堆積するステップと、
該シリコン窒化物キャップ、該ハードマスク、および該酸化物をパターニングし、エッチングするステップと、
第２のシリコン窒化物層を堆積し、該第２のシリコン窒化物層をエッチングしてシリコン窒化物スペーサーを形成するステップと、
第２の酸化物層を堆積するステップと、
この構造を化学機械的研磨するステップと、
該構造を選択的にエッチングして、該ハードマスクおよび該シリコン窒化物キャップの厚さに等しい酸化物を除去するステップと、
第２のハードマスク層を堆積するステップと、
該第２のハードマスクを化学機械的研磨して、該ナノスケールトレンチを形成するステップと
をさらに包含する、請求項１に記載の方法。
【請求項３】
前記第１の接続線を堆積するステップは、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ、ＰｔおよびＩｒからなる電極材料の群から選択される電極材料を堆積するステップを包含する、請求項１に記載の方法。
【請求項４】
前記メモリ抵抗層を堆積するステップは、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、および他のＣＭＲ材料からなる抵抗材料の群から選択される抵抗材料を堆積するステップを包含する、請求項１に記載の方法。
【請求項５】
前記第２の接続線を堆積するステップは、Ａｌ、Ｃｕ、Ｐｔ、Ｉｒ、およびＡｕからなる電極材料の群から選択される電極材料を堆積するステップを包含する、請求項１に記載の方法。
【請求項６】
前記製造は、１Ｆ２に等しい平均メモリビット面積を有するメモリアレイを形成するステップを包含し、Ｆは、リソグラフィツールの解像度幅である、請求項１に記載の方法。
【請求項７】
前記シリコン酸化物内に１対の間隔が開けられたナノスケールトレンチを形成するステップの後に、イオンを注入して各トレンチの下にｎ＋層を形成するステップと、イオンを注入して各トレンチの下にｐ＋層を形成するステップと、該間隔が開けられたトレンチの間の空間の約２０％〜３０％を占めるようにｎ＋イオンを拡散させるステップとを包含する、請求項１に記載の方法。
【請求項８】
前記拡散させるステップは、約８５０℃〜１０００℃の間の温度で約１０〜３０分間、前記構造を加熱するステップを包含する、請求項１に記載の方法。
【請求項９】
前記シリコン酸化物を堆積させるステップの後に、該シリコン酸化物の上に約１００ｎｍ〜３００ｎｍの間の厚さを有するシリコンエピタキシャル層を形成するステップをさらに包含する、請求項１に記載の方法。
【請求項１０】
ナノスケール抵抗クロスポイント型メモリアレイを製造する方法であって、
シリコン基板を準備するステップと、
該基板上に第１のシリコン酸化物を所定の厚さまで堆積するステップと、
該シリコン酸化物内にナノスケールトレンチを形成するステップと、
該トレンチ内で第１の接続線を堆積するステップであって、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ、ＰｔおよびＩｒからなる電極材料の群から選択される電極材料を堆積するステップを包含する、ステップと、
該トレンチ内で該第１の接続線の上にメモリ抵抗層を堆積するステップであって、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、および他のＣＭＲ材料からなる抵抗材料の群から選択される抵抗材料を堆積するステップを包含する、ステップと、
該トレンチ内で該メモリ抵抗層の上に第２の接続線を堆積するステップであって、Ａｌ、Ｃｕ、Ｐｔ、Ｉｒ、およびＡｕからなる電極材料の群から選択される電極材料を堆積するステップを包含する、ステップと、
該メモリアレイを完成させるステップと
を包含する、方法。
【請求項１１】
前記ナノスケールトレンチを形成するステップは、
前記酸化物の上にハードマスクを堆積するステップと、
該ハードマスクの上にシリコン窒化物キャップを堆積するステップと、
該シリコン窒化物キャップ、該ハードマスク、および該酸化物をパターニングし、エッチングするステップと、
第２のシリコン窒化物層を堆積し、該第２のシリコン窒化物層をエッチングしてシリコン窒化物スペーサーを形成するステップと、
第２の酸化物層を堆積するステップと、
この構造を化学機械的研磨するステップと、
該構造を選択的にエッチングして、該ハードマスクおよび該シリコン窒化物キャップの厚さに等しい酸化物を除去するステップと、
第２のハードマスク層を堆積するステップと、
該第２のハードマスクを化学機械的研磨して、該ナノスケールトレンチを形成するステップと
をさらに包含する、請求項１０に記載の方法。
【請求項１２】
前記メモリ抵抗層を堆積するステップ後に、
第３のシリコン窒化物層を堆積し、第３のシリコン酸化物層を堆積するステップと、
該第３のシリコン窒化物層および該第３のシリコン酸化物層をパターニングし、エッチングするステップと、
第４のシリコン窒化物層を堆積して、該第３のシリコン酸化物層の上にシリコン窒化物側壁を形成するステップと、
該シリコン窒化物側壁の境界内で第４のシリコン酸化物を堆積するステップと
をさらに包含する、請求項１１に記載の方法。
【請求項１３】
前記トレンチ内で第１の接続線を堆積するステップは、該第１の接続線を堆積するときに前記構造内のシリコン窒化物層の厚さを合わせた厚さの少なくとも半分の厚さまで電極材料を堆積するステップを包含する、請求項１２に記載の方法。
【請求項１４】
前記トレンチ内でメモリ抵抗層を堆積するステップは、前記第２のシリコン窒化物層の厚さの少なくとも半分の厚さまでメモリ抵抗材料を堆積するステップを包含する、請求項１２に記載の方法。
【請求項１５】
前記トレンチ内で第２の接続線を堆積するステップは、前記第３のシリコン窒化物層の厚さの少なくとも半分の厚さまで電極材料を堆積するステップを包含する、請求項１２に記載の方法。
【請求項１６】
前記製造は、１Ｆ２に等しい平均メモリビット面積を有するメモリアレイを形成するステップを包含し、Ｆは、リソグラフィツールの解像度幅である、請求項１０に記載の方法。
【請求項１７】
前記シリコン酸化物内に１対の間隔が開けられたナノスケールトレンチを形成するステップの後に、イオンを注入して各トレンチの下にｎ＋層を形成するステップと、イオンを注入して各トレンチの下にｐ＋層を形成するステップと、約８５０℃〜１０００℃の間の温度で約１０〜３０分間、前記構造を加熱することによって、該間隔が開けられたトレンチの間の空間の約２０％〜３０％を占めるようにｎ＋イオンを拡散させるステップとを包含する、請求項１０に記載の方法。
【請求項１８】
前記シリコン酸化物を堆積させるステップの後に、該シリコン酸化物の上に約１００ｎｍ〜３００ｎｍの間の厚さを有するシリコンエピタキシャル層を形成するステップをさらに包含する、請求項１０に記載の方法。
【請求項１９】
シリコン基板と、
該基板上に形成された第１の接続線と、
該第１の接続線の上に形成された超巨大磁気抵抗層と、
該超巨大磁気抵抗層の一部の上に形成されたシリコン窒化物層と、
該シリコン窒化物層に隣接して、該超巨大磁気抵抗層の上に形成された第２の接続線と
を含む、クロスポイント型メモリアレイ。
【請求項２０】
前記第１の接続線は、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ、ＰｔおよびＩｒからなる電極材料の群から選択される電極材料から形成される、請求項１９に記載のメモリアレイ。
【請求項２１】
前記超巨大磁気抵抗層は、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、および他のＣＭＲ材料からなる抵抗材料の群から選択される抵抗材料から形成される、請求項１９に記載のメモリアレイ。
【請求項２２】
前記第２の接続線は、Ａｌ、Ｃｕ、Ｐｔ、Ｉｒ、およびＡｕからなる電極材料の群から選択される電極材料を含む、請求項１９に記載のメモリアレイ。
【請求項２３】
各トレンチの下にｐ＋層が形成された、各トレンチの下に配置されるｎ＋層を含み、前記間隔が開けられたトレンチの間の空間の約２０％〜３０％を占めるようにｎ＋イオンが拡散している、請求項１９に記載のメモリアレイ。
【請求項２４】
シリコン酸化物層の上に約１００ｎｍ〜３００ｎｍの間の厚さを有するシリコンエピタキシャル層をさらに含む、請求項１９に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２００１年８月２７日に出願された、「Ｎａｎｏ−Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  ａｎｄ  Ｍｅｔｈｏｄ  ｏｆ  Ｍａｋｉｎｇ  ｔｈｅ  Ｓａｍｅ」という名称の米国特許出願第０９／９４０，３１２号、２００１年６月２８日に出願された、「Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｒｏｓｓ  Ｐｏｉｎｔ  Ｍｅｍｏｒｙ」という名称の米国特許出願第０９／８９４，９２２号、および２００１年６月２８日に出願された、「Ｌｏｗ  Ｃｒｏｓｓ−ｔａｌｋ  Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｃｒｏｓｓ  Ｐｏｉｎｔ  Ｍｅｍｏｒｙ」という名称の米国特許出願第０９／８９３，８３０号に関連する。
【０００２】
本発明は、高密度不揮発性メモリ、具体的には、強誘電性超巨大磁気抵抗ベースの抵抗、およびｐ／ｎ接合を中に有する強誘電性超巨大磁気抵抗ベースの抵抗を組み込んだクロスポイント型メモリアレイに関する。
【背景技術】
【０００３】
ＩＣ設計の現在の目標は、極めて小型、低電力低電流プログラムミング要件、ならびに長い電荷保持時間を有するメモリセルを提供することである。多数のＩＣメモリデバイスが公知である。フラッシュメモリは、１つのメモリセルにつき１つのトランジスタを必要とし、また、高いプログラミング電圧を必要とする。このタイプの不揮発性メモリは、低電力、高速での用途には適さない。強誘電体ベースのＲＡＭもまた、１つのメモリセルにつき１つのトランジスタを必要とし、公知のＦｅＲＡＭは、比較的短いナノ秒のオーダーの電荷保持時間を有する。また、フォトレジストを塗布し、構造をエッチングする必要がある場合、ナノスケール構造には問題がある。ＭＲＡＭは、データをメモリセルにプログラムするために高電流を必要とする。
【０００４】
ナノスケール（１０−９メートル）ＩＣの製造は、製造プロセスのリソグラフィ部分の解像度によって制限される。リソグラフィ部分の解像度は、約０．１μｍ（１０−７メートル）である。Ｅビームリソグラフィは０．０１μｍ（１０−８メートル）までの幅の線を規定することができるが、スループットは非常に遅い。従って、Ｅビームリソグラフィとほぼ同じ解像度での、従来のリソグラフィおよびエッチングの信頼性およびスループットを有する製造プロセスが望まれる。
【０００５】
非特許文献１は、メモリデバイスにおける超巨大磁気抵抗（ＣＭＲ）膜の使用を記載する。
【非特許文献１】Ｌｉｕら、“Ｅｌｅｃｔｒｉｃａｌ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”、Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、２０００年５月、Ｖｏｌ．７６、＃１９、ｐ．２７４９
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、他のメモリに比べて低消費電力、低プログラム電流、かつ高密度集積可能な、強誘電性超巨大磁気抵抗ベースの抵抗を組み込んだノスケール抵抗クロスポイント型メモリアレイを製造することを課題とする。
【課題を解決するための手段】
【０００７】
本発明により、ナノスケール抵抗クロスポイント型メモリアレイを製造する方法であって、シリコン基板を準備するステップと、該基板上にシリコン酸化物を所定の厚さまで堆積するステップと、該シリコン酸化物内にナノスケールトレンチを形成するステップと、該トレンチ内で第１の接続線を堆積するステップと、該トレンチ内で該第１の接続線の上にメモリ抵抗層を堆積するステップと、該トレンチ内で該メモリ抵抗層の上に第２の接続線を堆積するステップと、該メモリアレイを完成させるステップとを包含する、方法が提供され、それにより、上記目的を達成する。
【０００８】
前記ナノスケールトレンチを形成するステップは、前記酸化物の上にハードマスクを堆積するステップと、該ハードマスクの上にシリコン窒化物キャップを堆積するステップと、該シリコン窒化物キャップ、該ハードマスク、および該酸化物をパターニングし、エッチングするステップと、第２のシリコン窒化物層を堆積し、該第２のシリコン窒化物層をエッチングしてシリコン窒化物スペーサーを形成するステップと、第２の酸化物層を堆積するステップと、この構造を化学機械的研磨するステップと、該構造を選択的にエッチングして、該ハードマスクおよび該シリコン窒化物キャップの厚さに等しい酸化物を除去するステップと、第２のハードマスク層を堆積するステップと、該第２のハードマスクを化学機械的研磨して、該ナノスケールトレンチを形成するステップとをさらに包含してもよい。
【０００９】
前記第１の接続線を堆積するステップは、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ、ＰｔおよびＩｒからなる電極材料の群から選択される電極材料を堆積するステップを包含してもよい。
【００１０】
前記メモリ抵抗層を堆積するステップは、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、および他のＣＭＲ材料からなる抵抗材料の群から選択される抵抗材料を堆積するステップを包含してもよい。
【００１１】
前記第２の接続線を堆積するステップは、Ａｌ、Ｃｕ、Ｐｔ、Ｉｒ、およびＡｕからなる電極材料の群から選択される電極材料を堆積するステップを包含してもよい。
【００１２】
前記製造は、１Ｆ２に等しい平均メモリビット面積を有するメモリアレイを形成するステップを包含し、Ｆは、リソグラフィツールの解像度幅であってもよい。
【００１３】
前記シリコン酸化物内に１対の間隔が開けられたナノスケールトレンチを形成するステップの後に、イオンを注入して各トレンチの下にｎ＋層を形成するステップと、イオンを注入して各トレンチの下にｐ＋層を形成するステップと、該間隔が開けられたトレンチの間の空間の約２０％〜３０％を占めるようにｎ＋イオンを拡散させるステップとを包含してもよい。
【００１４】
前記拡散させるステップは、約８５０℃〜１０００℃の間の温度で約１０〜３０分間、前記構造を加熱するステップを包含してもよい。
【００１５】
前記シリコン酸化物を堆積させるステップの後に、該シリコン酸化物の上に約１００ｎｍ〜３００ｎｍの間の厚さを有するシリコンエピタキシャル層を形成するステップをさらに包含してもよい。
【００１６】
本発明により、ナノスケール抵抗クロスポイント型メモリアレイを製造する方法であって、シリコン基板を準備するステップと、該基板上に第１のシリコン酸化物を所定の厚さまで堆積するステップと、該シリコン酸化物内にナノスケールトレンチを形成するステップと、該トレンチ内で第１の接続線を堆積するステップであって、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ、ＰｔおよびＩｒからなる電極材料の群から選択される電極材料を堆積するステップを包含する、ステップと、該トレンチ内で該第１の接続線の上にメモリ抵抗層を堆積するステップであって、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、および他のＣＭＲ材料からなる抵抗材料の群から選択される抵抗材料を堆積するステップを包含する、ステップと、該トレンチ内で該メモリ抵抗層の上に第２の接続線を堆積するステップであって、Ａｌ、Ｃｕ、Ｐｔ、Ｉｒ、およびＡｕからなる電極材料の群から選択される電極材料を堆積するステップを包含する、ステップと、該メモリアレイを完成させるステップとを包含する、方法が提供され、それにより、上記目的が達成される。
【００１７】
前記ナノスケールトレンチを形成するステップは、前記酸化物の上にハードマスクを堆積するステップと、該ハードマスクの上にシリコン窒化物キャップを堆積するステップと、該シリコン窒化物キャップ、該ハードマスク、および該酸化物をパターニングし、エッチングするステップと、第２のシリコン窒化物層を堆積し、該第２のシリコン窒化物層をエッチングしてシリコン窒化物スペーサーを形成するステップと、第２の酸化物層を堆積するステップと、この構造を化学機械的研磨するステップと、該構造を選択的にエッチングして、該ハードマスクおよび該シリコン窒化物キャップの厚さに等しい酸化物を除去するステップと、第２のハードマスク層を堆積するステップと、該第２のハードマスクを化学機械的研磨して、該ナノスケールトレンチを形成するステップとをさらに包含してもよい。
【００１８】
前記メモリ抵抗層を堆積するステップ後に、第３のシリコン窒化物層を堆積し、第３のシリコン酸化物層を堆積するステップと、該第３のシリコン窒化物層および該第３のシリコン酸化物層をパターニングし、エッチングするステップと、第４のシリコン窒化物層を堆積して、該第３のシリコン酸化物層の上にシリコン窒化物側壁を形成するステップと、該シリコン窒化物側壁の境界内で第４のシリコン酸化物を堆積するステップとをさらに包含してもよい。
【００１９】
前記トレンチ内で第１の接続線を堆積するステップは、該第１の接続線を堆積するときに前記構造内のシリコン窒化物層の厚さを合わせた厚さの少なくとも半分の厚さまで電極材料を堆積するステップを包含してもよい。
【００２０】
前記トレンチ内でメモリ抵抗層を堆積するステップは、前記第２のシリコン窒化物層の厚さの少なくとも半分の厚さまでメモリ抵抗材料を堆積するステップを包含してもよい。
【００２１】
前記トレンチ内で第２の接続線を堆積するステップは、前記第３のシリコン窒化物層の厚さの少なくとも半分の厚さまで電極材料を堆積するステップを包含してもよい。
【００２２】
前記製造は、１Ｆ２に等しい平均メモリビット面積を有するメモリアレイを形成するステップを包含し、Ｆは、リソグラフィツールの解像度幅であってもよい。
【００２３】
前記シリコン酸化物内に１対の間隔が開けられたナノスケールトレンチを形成するステップの後に、イオンを注入して各トレンチの下にｎ＋層を形成するステップと、イオンを注入して各トレンチの下にｐ＋層を形成するステップと、約８５０℃〜１０００℃の間の温度で約１０〜３０分間、前記構造を加熱することによって、該間隔が開けられたトレンチの間の空間の約２０％〜３０％を占めるようにｎ＋イオンを拡散させるステップとを包含してもよい。
【００２４】
前記シリコン酸化物を堆積させるステップの後に、該シリコン酸化物の上に約１００ｎｍ〜３００ｎｍの間の厚さを有するシリコンエピタキシャル層を形成するステップをさらに包含してもよい。
【００２５】
本発明により、シリコン基板と、該基板上に形成された第１の接続線と、該第１の接続線の上に形成された超巨大磁気抵抗層と、該超巨大磁気抵抗層の一部の上に形成されたシリコン窒化物層と、該シリコン窒化物層に隣接して、該超巨大磁気抵抗層の上に形成された第２の接続線とを含む、クロスポイント型メモリアレイが提供され、それにより、上記目的を達成する。
【００２６】
前記第１の接続線は、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ、ＰｔおよびＩｒからなる電極材料の群から選択される電極材料から形成されてもよい。
【００２７】
前記超巨大磁気抵抗層は、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、および他のＣＭＲ材料からなる抵抗材料の群から選択される抵抗材料から形成されてもよい。
【００２８】
前記第２の接続線は、Ａｌ、Ｃｕ、Ｐｔ、Ｉｒ、およびＡｕからなる電極材料の群から選択される電極材料を含んでもよい。
【００２９】
各トレンチの下にｐ＋層が形成された、各トレンチの下に配置されるｎ＋層を含み、前記間隔が開けられたトレンチの間の空間の約２０％〜３０％を占めるようにｎ＋イオンが拡散していてもよい。
【００３０】
シリコン酸化物層の上に約１００ｎｍ〜３００ｎｍの間の厚さを有するシリコンエピタキシャル層をさらに含んでもよい。
【００３１】
ナノスケール抵抗クロスポイント型メモリアレイを製造する方法は、シリコン基板を準備するステップと、基板上にシリコン酸化物を所定の厚さまで堆積するステップと、シリコン酸化物内にナノスケールトレンチを形成するステップと、トレンチ内で第１の接続線を堆積するステップと、トレンチ内で第１の接続線の上にメモリ抵抗層を堆積するステップと、トレンチ内でメモリ抵抗層の上に第２の接続線を堆積するステップと、メモリアレイを完成させるステップとを含む。
【００３２】
クロスポイント型メモリアレイは、シリコン基板と、基板上に形成された第１の接続線と、第１の接続線の上に形成された超巨大磁気抵抗層と、超巨大磁気抵抗層の一部の上に形成されたシリコン窒化物層と、シリコン窒化物層に隣接して、超巨大磁気抵抗層の上に形成された第２の接続線とを含む。
【００３３】
本発明のある目的は、超高密度低電力消費メモリアレイ用のナノスケール不揮発性メモリアレイを提供することである。
【００３４】
本発明の他の目的は、超高密度低電力消費メモリアレイ用のナノスケール不揮発性メモリアレイを製造する方法を提供することである。
【００３５】
本発明の他の目的は、サイズ１Ｆ２（Ｆはリソグラフィ解像度の最小フィーチャサイズ）のメモリセルを提供することである。
【００３６】
本発明のある目的は、セル面積０．０１μｍ２に０．１μｍノードを有するメモリセルを提供することである。
【００３７】
本発明のさらなる目的は、読み出し干渉を避けるために、各メモリセルにおいてＰ＋Ｎダイオードを有するメモリアレイを提供することである。
【００３８】
本発明のこの要旨および目的は、本発明の性質の大まかな理解を可能にするために提供される。本発明のより完全な理解は、以下の本発明の好適な実施形態の詳細な説明を、図面と共に参照することによって得られる。
【発明の効果】
【００３９】
本発明により、他のメモリに比べて低消費電力、低プログラム電流、かつ高密度集積可能な、強誘電性超巨大磁気抵抗ベースの抵抗を組み込んだノスケール抵抗クロスポイント型メモリアレイを製造することができる。
【発明を実施するための最良の形態】
【００４０】
ウェハプロセスのフロントエンド、すなわち、ウェル形成、デバイス絶縁、閾値電圧調整、ゲート形成、ソース／ドレインイオン注入、および酸化物パシベーションを含む基板の準備は、任意の従来技術レベルのプロセスを用いて製造され得る。
【００４１】
フロントエンドプロセスが完了し、全てのアクティブデバイス領域が製造された後、かつ、ワイヤ相互接続の一部が敷設された後、本発明のクロスポイント型メモリ素子、および本発明の方法が構築される。図１を参照すると、シリコン基板３０は、その上に約２００ｎｍ〜４００ｎｍの間の厚さまで堆積された、第１のシリコン酸化物層３２を有する。ＴｉＮなどの第１の金属層３４は、約５０ｎｍ〜２００ｎｍの間の厚さまで堆積され、ＳｉＮキャップを形成する第１のシリコン窒化物層３６は、約２０ｎｍ〜１００ｎｍの間の厚さまで堆積される。この構造はフォトレジストで覆われ、ＳｉＮ、ＴｉＮおよび酸化物層はエッチングされる。第２のＳｉＮ層３８は、約１０ｎｍ〜１００ｎｍの間の厚さまで堆積される。この層を、エッチングし過ぎないように注意しながら、窒化物スペーサーを形成するようにエッチングする。これによって、第１のＳｉＯ２層３２の一部が除去され得る。当業者には理解されるように、図１〜５は、「Ｘ」方向の断面図である。
【００４２】
図２を参照する。第１の酸化物層３２の厚さの少なくとも１．３倍の厚さを有する第２の酸化物層４０が堆積される。この構造の酸化物層は、化学機械的研磨（ＣＭＰ）され、研磨プロセスは、第１のＳｉＮ層３６の高さで止められる。酸化物層は、選択的にエッチングされ、第１のＴｉＮ層３４および第１のＳｉＮ層３６の厚さの合計に等しい厚さの酸化物が除去される。これは、約７０ｎｍ〜３００ｎｍの間である。
【００４３】
図３を参照すると、ＴｉＮのような第２の金属層４２が、約７０ｎｍ〜３００ｎｍの間の厚さ、例えば、第１のＴｉＮ層３４および第１のＳｉＮ層３６の厚さを合わせた厚さまで堆積される。
【００４４】
図４は、ＴｉＮ層のＣＭＰの後に第２のＳｉＮ層３８を露光した構造を示す。第２のＳｉＮ層３８は、本発明の方法のいくつかの実施形態においては、完全に除去される。これによって、約１０ｎｍ〜１００ｎｍの間の幅を有するナノスケールトレンチ４４が得られる。フォトレジストが塗布されて、フィールド領域、例えば、メモリアレイ領域の外側の領域がマスクされる。この構造の窒化物層は、ウェットエッチングされる。
【００４５】
図５を参照すると、下部電極４６が堆積される。下部電極４６は、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ（ＹＢＣＯ）、ＰｔまたはＩｒから形成され得、第１の接続線を形成する。この実施形態において、この接続線はメモリアレイの「ワード」線である。下部電極の厚さは、少なくとも、トレンチの深さの半分と等しい。必要に応じて、ＣＭＰステップが用いられて、ＴｉＮの上部から下部電極材料が除去されて、約２００ｎｍ〜４００ｎｍの間の厚さの下部電極が提供される。この構造は、例えば、Ａｒ、Ｏ２、およびＣｌ２化学物質を用いてプラズマエッチングされて、トレンチ４４内の下部電極のうちの約２００ｎｍ〜３００ｎｍの間の厚さ、およびＴｉＮ層が除去される。残りのトレンチの深さが、クロスポイント型メモリ抵抗の厚さになる。この厚さは、約２００ｎｍになる。Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）、または他の超巨大磁気抵抗メモリ抵抗材料などのＣＭＲ材料のメモリ抵抗層４８は、少なくとも、第２のＳｉＮ層３８の厚さの半分に等しい厚さまで堆積される。ＰＣＭＯ層のフィールド領域上の部分はＣＭＰによって除去され、図５に示す構造が得られる。
【００４６】
図６〜９は、任意のワード線における、この構造のｙ−方向の断面図である。約１０ｎｍ〜２０ｎｍの間の厚さの第３のシリコン窒化物層５０がエッチング止めとして堆積される。約２００ｎｍ〜４００ｎｍの間の第３の酸化物層５２がまた、堆積される。フォトレジストが塗布されて、上部電極「ビット」線の形成の前に、第３の酸化物層および第３の窒化物層がエッチングされる。
【００４７】
図７を参照すると、第４のＳｉＮ層５４は、約１０ｎｍ〜１００ｎｍの間の厚さまで堆積される。第４のＳｉＮ層は、プラズマエッチングされて、ＳｉＮ側壁を形成する。
【００４８】
図８は、少なくとも、第３の酸化物層の厚さの１．３倍と等しい厚さまでの第４の酸化物層５６の堆積を示す図である。この構造は、ＣＭＰされ、第３のＳｉＯ２層の高さで止められる。フォトレジストが塗布されて、フィールド領域、例えばメモリアレイ領域の外側がマスクされ、ＳｉＮ層がエッチングされる。上部電極５８が堆積されて、第２の接続線が形成される。この実施形態において、この接続線はアレイビット線である。上部電極材料は、Ａｌ、Ｃｕ、Ｐｔ、Ｉｒ、またはＡｕのいずれであってもよい。上部電極の厚さは、少なくとも、第３のＳｉＯ２層の厚さの半分に等しい。
【００４９】
図９を参照すると、上部電極はＣＭＰされ、図に示すようなメモリアレイが得られる。図１０にメモリアレイの上面図を示す。
【００５０】
本発明の方法の第１の実施形態は、ＰＣＭＯなど、メモリ抵抗のエッチング中のハードマスクとしてＴｉＮを用いる。他の材料、例えば、ＳｉＮ、ＴａＮ、ＷＮなども、ハードマスクとして用いられ得る。
【００５１】
ハードマスクが必要とされない場合、プロセスはずっと単純であり、本発明の方法の第２の実施形態を構成する。第１のＴｉＮ層３４、第１のＳｉＮ層３６、および第２のＴｉＮ層４２は必要なく、従って、第１のＴｉＮ層３４および第１のＳｉＮ層３６の高さまでの酸化物の選択的なエッチングも必要ない。
【００５２】
ワード線およびビット線の幅は、１０ｎｍよりも狭くなり得る。最小サイズリソグラフィ線ピッチのそれぞれに４ビットが形成される。従って、平均メモリビット面積は１Ｆ２に等しい。ただし、Ｆは、リソグラフィツールの解像度幅である。例えば、１μｍノードの場合、アレイ面積１μｍ２あたり１ビットとなる。０．１μｍノードの場合、約１μｍ２のメモリアレイ面積に、２５ビットのメモリセルが製造され得る。例えば、各ビット線は約０．１μｍの空間を必要とし、各ビット線の間に約０．１μｍの間隔が配置される必要がある。従って、線＋間隔は、表面上で、約０．２μｍを必要とする。約１μｍのノードに、５本のビット線とそれに伴う間隔とが形成され得る。同じ間隔で等しい数の垂直線が形成されるので、約１μｍ２の面積に２５ビットが製造され得る。
【００５３】
メモリアレイは、任意の他の必要な構造を追加し、アレイの金属化を追加することによって完成する。
【００５４】
本発明の方法の第３の実施形態において、アドレスされるメモリビットの読み出し干渉を防ぐために、Ｐ＋Ｎダイオードがメモリアレイの各メモリセルに追加される。最終的なメモリ構造の断面を図１９および図２０に示す。図１９は、本発明のメモリアレイの下部電極に沿った断面図である。この方向を、本明細書中では、ビット線方向と呼ぶ。図２０は、本発明のメモリアレイの上部電極線に沿った断面図である。この方向を、本明細書中では、ワード線方向と呼ぶ。製造プロセスは、上記で特定された第１の関連出願の製造プロセスと類似するが、２つのイオン注入ステップおよび拡散ステップが含まれる。
【００５５】
ウェハプロセスのフロントエンド、すなわち、ウェル形成、デバイス絶縁、閾値電圧調整、ゲート形成、ソース／ドレインイオン注入、および酸化パシベーションを含む基板の準備は、本発明の方法の第１の実施形態と同様に、任意の従来技術レベルのプロセスを用いて行われ得る。
【００５６】
全てのアクティブデバイスが製造され得、部品ワイヤリングも完了し得るフロントエンドプロセスが完了した後、クロスポイント型メモリ素子の製造が以下のように開始される。図１１〜１４は、ワード線方向の断面図である。
【００５７】
図１１を参照すると、シリコン基板６０は、その中に形成されたｐウェル６２を有する。ｐウェルドーピング密度は、５×１０−１７ｃｍ−２〜１×１０１９ｃｍ−２のオーダーであり、ｎチャネルアクティブトランジスタと同時に製造され得る。第１のシリコン酸化物層６４は、約２００ｎｍ〜４００ｎｍの間の厚さまで堆積される。フォトレジストが塗布され、第１の酸化物層がエッチングされて、各トレンチの上に２ビット線を形成するためのトレンチが形成される。第１のシリコン窒化物層６６は、約１０ｎｍ〜１００ｎｍの間の厚さまで堆積される。窒化物層６６はエッチングされて、酸化物層の側壁に窒化物のスペーサーが形成される。第２の酸化物層６８は、少なくとも、第１の酸化物層の厚さの１．３倍の厚さまで堆積される。酸化物層はＣＭＰされ、第１のＳｉＮ層６６の高さで止められる。図１２を参照すると、ＳｉＮが選択的にエッチングされて、ナノスケールトレンチ７０が形成される。
【００５８】
図１３に示すように、約３０ｋｅＶ〜８０ｋｅＶの間のエネルギー、約１×１０１４ｃｍ−２〜１×１０１５ｃｍ−２の間の露光量で、リンイオン注入が行われる。ｎ＋層７２は、約８５０℃〜１０００℃の間の温度範囲で約１０〜３０分間にわたって、ナノスケールトレンチの間の空間の約２０％〜３０％に拡散する。これらのｎ＋層は、「ビット」線になる。この線は、本明細書中、接続線とも呼ばれる。下部電極はビット線またはワード線の一方として機能し、この後すぐに形成される上部電極が２つの線のうちの残りとして機能し得る。フォトレジストマスクは、次のイオン注入ステップの間、メモリアレイの外側の下部電極接触領域を保護するように製造される。ホウ素またはＢＦ２イオン注入が、ホウ素イオンについては、約５ｋｅＶ〜１０ｋｅＶの間のエネルギーで、ＢＦ２イオンについては、約２０ｋｅＶ〜５０ｋｅＶの間のエネルギーで行われ、ｐ＋層７４が形成される。イオン種の露光量は両方とも、約１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２の間である。
【００５９】
次に、図１４を参照すると、プラズマエッチングによって、ｐ＋シリコン表面７４上のあらゆる酸化物が除去される。下部電極７６が堆積される。下部電極７６の材料は、ＹｘＢａ２Ｃｕ３Ｏ７−ｘ（ＹＢＣＯ）、ＰｔまたはＩｒを含む材料から選択され得る。下部電極は最初にトレンチ７０を充填する。Ａｒ、Ｏ２、およびＣｌ２化学物質を用いるプラズマエッチングによって、約５０ｎｍ〜１００ｎｍの間の厚さまで下部電極が部分的に除去される。Ｐｒ０．７Ｃａ０．３ＭｎＯ３（ＰＣＭＯ）、または他の適切なＣＭＲ材料のメモリ抵抗層７８は、少なくとも第１の窒化物層６６の厚さまで堆積される。フィールド領域上のＰＣＭＯ層はＣＭＰによって除去される。
【００６０】
図１５〜１９は、任意のビット線におけるビット線方向の断面図である。第３の酸化物層８０が約１００ｎｍ〜２００ｎｍの間の厚さまで堆積される。フォトレジストが塗布されて、酸化物がエッチングされて、「ワード」線として用いられる上部電極のためのトレンチが形成される。第２のＳｉＮ層８２は、約１０ｎｍ〜１００ｎｍの間の厚さまで堆積される。
【００６１】
図１６を参照すると、第２のＳｉＮ層８２はプラズマエッチングされて、ＳｉＮ側壁が形成される。第３の酸化物層も、ＰＣＭＯ層、下部電極およびＰ＋注入シリコンと共にプラズマエッチングされ、図１７に示す構造が生成される。第４の酸化物層８４が、少なくとも、第１の酸化物層および第３の酸化物層の厚さの合計の１．３倍の厚さまで堆積される。
【００６２】
第４の酸化物層は、ＣＭＰによって滑らかにされ、図１８に示すように、下にあるＳｉＮ層において止められる。ＳｉＮ層は、上部電極のためのトレンチを残して、選択的にエッチングされる。上部電極８６が「ワード」線、または他の接続線として堆積される。上部電極は、Ａｌ、Ｃｕ、Ｐｔ、Ｉｒ、またはＡｕを含む材料から選択され得る。上部電極の厚さは、少なくとも、第３の窒化物の厚さの半分に等しい。
【００６３】
上部電極は、ＣＭＰによって滑らかにされる。最終的なメモリアレイは、図１９に示され、ワード線に沿った図１９のメモリアレイの断面図を図２０に示す。
【００６４】
第１の実施形態と同様に、Ｎ−拡散線は、メモリセルの下部電極である。ワード線およびビット線の幅は、１０ｎｍよりも狭くなり得る。各最小サイズリソグラフィ線ピッチに４ビットが形成される。従って、平均メモリビット面積は１Ｆ２に等しい。ただし、Ｆは、リソグラフィツールの解像度幅である。
【００６５】
図１１〜２０に示すアレイは、ｐ＋／ｎ／ｐウェルパンチスルーを避けるために、ｎ＋領域の横方向拡散を必要とする。従って、ｐ＋のドーピング濃度およびｎ−線コントロールのドーピング濃度が重要である。この問題は、より高い密度およびより良好な信頼性を有するナノスケールクロスポイント型メモリアレイのシリコンの選択的なエピタキシャル成長によって最小限にされ得る。本発明の第３の実施形態のプロセスは、第１の酸化物層６２の厚さを、約３００ｎｍ〜５００ｎｍの間に設定し、その後、図１１〜２０に関連して説明された本発明の方法を行うことによって改変され得、このように、本発明の第４の実施形態は構成される。
【００６６】
完成したメモリアレイの断面図が図２１および２２に示される。図２１および２２は、それぞれ、本発明の方法の第２の実施形態の改変例に従って構成されたデバイスの下部電極に沿った断面図および上部電極に沿った断面図を示す。
【００６７】
他の改変例は、図２３に示すように、図１２のステップに関係する選択的なエピタキシャルシリコン成長を含む。この改変例において、約１００ｎｍ〜２００ｎｍの間の厚さを有するエピタキシャルシリコン層８８が形成され、その後、図１３〜２０のステップが続き、本発明の方法の第５の実施形態が構成される。
【００６８】
クロスポイント型メモリアレイが作られた後、その上に任意のさらなる構造を製造し、デバイスを金属化することによって、ＩＣが完成する。
【００６９】
ナノスケール抵抗クロスポイント型メモリアレイを製造する方法は、シリコン基板を準備するステップと、基板上にシリコン酸化物を所定の厚さまで堆積するステップと、シリコン酸化物内にナノスケールトレンチを形成するステップと、トレンチ内で第１の接続線を堆積するステップと、トレンチ内で第１の接続線の上にメモリ抵抗層を堆積するステップと、トレンチ内でメモリ抵抗層の上に第２の接続線を堆積するステップと、メモリアレイを完成させるステップとを包含する。クロスポイント型メモリアレイは、シリコン基板と、基板上に形成された第１の接続線と、第１の接続線の上に形成された超巨大磁気抵抗層と、超巨大磁気抵抗層の一部の上に形成された窒化シリコン層と、窒化シリコン層に隣接して、超巨大磁気抵抗層の上に形成された第２の接続線とを含む。
【００７０】
このように、ナノスケール抵抗クロスポイント型メモリアレイおよびそのアレイの製造法、ならびに、各抵抗に関連付けられたｐ／ｎ接合を有する抵抗クロスポイント型メモリアレイが開示されてきた。本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００７１】
【図１】図１は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図２】図２は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図３】図３は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図４】図４は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図５】図５は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図６】図６は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図７】図７は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図８】図８は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図９】図９は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図１０】図１０は、本発明の方法に従って構成された第１および第２の実施形態のメモリアレイの製造における工程を示す図である。
【図１１】図１１は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図１２】図１２は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図１３】図１３は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図１４】図１４は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図１５】図１５は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図１６】図１６は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図１７】図１７は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図１８】図１８は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図１９】図１９は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図２０】図２０は、本発明の方法の第３の実施形態によるＩＣデバイスの製造における工程を示す図である。
【図２１】図２１は、本発明の方法の第４および第５の実施形態に従って構成されたデバイスを示す図である。
【図２２】図２２は、本発明の方法の第４および第５の実施形態に従って構成されたデバイスを示す図である。
【図２３】図２３は、本発明の方法の第４および第５の実施形態に従って構成されたデバイスを示す図である。
【符号の説明】
【００７２】
６０  シリコン基板
６２  ｐウェル
７２  ｎ＋層
７４  ｐ＋層
７６  下部電極
７８  メモリ抵抗層
８４  酸化物層
８６  上部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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