(57)【要約】【課題】入力変動に対して安定的で且つ高速応答が可能な電源装置を提供する。【解決手段】出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路３と、電力変換回路３の出力を平滑して負荷に供給するＬＣフィルタ１と、ＬＣフィルタ１の出力電圧に基づいて電力変換回路３を制御する制御回路２とを有し、上記制御回路２は、出力電圧に応じた第１の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第２の電圧を電力変換回路に正帰還するためのマイナーループとを構成する。このように正帰還を行うためのマイナーループを設けることにより電力変換回路３とＬＣフィルタ１とを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路３をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置１０が実現される。【選択図】  図１
2004343942.tif 000002
【特許請求の範囲】
【請求項１】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路が、
前記出力電圧に応じた第１の電圧を前記電力変換回路に負帰還するためのメジャーループと、
前記出力電圧に応じた第２の電圧を前記電力変換回路に正帰還するためのマイナーループと、を構成することを特徴とする電源装置。
【請求項２】
前記マイナーループが、前記ＬＣフィルタと同次の伝達関数で構成されることを特徴とする請求項１記載の電源装置。
【請求項３】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路が、
前記出力電圧に応じた第１の電圧を前記電力変換回路に負帰還する負帰還回路と、
前記出力電圧に応じた第２の電圧を前記電力変換回路に正帰還する正帰還回路と、を有することを特徴とする電源装置。
【請求項４】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、
前記出力電圧に基づき前記入力直流電圧の変換を制御するための信号を前記電力変換回路に出力し、前記出力電圧に基づき正帰還を行い且つ少なくとも前記電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路と、を有する電源装置。
【請求項５】
前記制御回路が、
少なくとも前記電力変換回路及び前記ＬＣフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、前記出力電圧と基準電圧との差に応じた信号を出力する回路を含む請求項４記載の電源装置。
【請求項６】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路が、
前記出力電圧に基づき正帰還を行い且つ前記電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な１次遅れ要素を構成するための回路を含むことを特徴とする電源装置。
【請求項７】
入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、
前記電力変換回路に接続され、前記入力電圧の変動を抑制する入力変動制御回路と、
前記電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、
前記ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路と、を具備し、
前記制御回路が、
第１の伝達関数を実現し、当該第１の伝達関数を介して前記出力電圧を正帰還させるための第１回路と、
第２の伝達関数を実現し、前記出力電圧と基準電圧との差に応じた信号を出力する第２回路とを含み、
前記第１の伝達関数と前記第２の伝達関数の分母が同一又は実質的に同一であることを特徴とする電源装置。
【請求項８】
前記第１回路により、前記電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成することを特徴とする請求項７記載の電源装置。
【請求項９】
前記第１の伝達関数が、
【数１】
2004343942.tif 000059
（ｃ０、ｄ０及びｄ１は係数）
で表され、
前記電力変換回路及び前記ＬＣフィルタを含む制御対象の伝達関数と前記第１回路の第１の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともｃ０及びｄ０が設定されることを特徴とする請求項７記載の電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電源装置に関し、より詳しくは電源装置におけるフィードバック制御技術に関する。
【０００２】
【従来の技術】
電源装置の応答性を向上させる技術として下記のような特許文献１乃至３が知られている。これらの技術は電源装置に制御理論を適用したものであり、高速応答を得る手段として有効な技術である。
【０００３】
【特許文献１】
特許第３２０９２４９号
【０００４】
【特許文献２】
米国特許第５８４４４０３号
【０００５】
【特許文献３】
米国特許第５５８３７５２号
【０００６】
【発明が解決しようとする課題】
しかし、上記特許文献に開示された技術では、虚数型のＰＩＤ（比例要素：Ｐｒｏｐｏｒｔｉｏｎａｌ／積分要素：Ｉｎｔｅｇｒａｌ／微分要素：Ｄｉｆｆｅｒｅｎｔｉａｌ）制御を想定しているため、設計が難しく制御回路として実現した際に素子が多くなる等の課題があった。
【０００７】
そこで、本発明は、実用性の高い構成で高速応答を実現するのに有効な電源装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の第１の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に応じた第１の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第２の電圧を電力変換回路に正帰還するためのマイナーループとを構成するものである。
【０００９】
なお、上で述べたマイナーループが、ＬＣフィルタと同次の伝達関数で構成されるようにしてもよい。
【００１０】
本発明の第２の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に応じた第１の電圧を電力変換回路に負帰還する負帰還回路と、出力電圧に応じた第２の電圧を電力変換回路に正帰還する正帰還回路とを有するものである。
【００１１】
本発明の第３の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路と、出力電圧に基づき入力直流電圧の変換を制御するための信号を電力変換回路に出力し、出力電圧に基づき正帰還を行い且つ少なくとも電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路とを有する。
【００１２】
なお、上記制御回路が、少なくとも電力変換回路及びＬＣフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する回路を含むようにしてもよい。
【００１３】
本発明の第４の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて前記電力変換回路を制御する制御回路とを具備し、上記制御回路が、出力電圧に基づき正帰還を行い且つ電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な１次遅れ要素を構成するための回路を含むものである。
【００１４】
本発明の第５の態様に係る電源装置は、入力電源からの入力電圧を所定の電圧に変換する電力変換回路と、電力変換回路に接続され、入力電圧の変動を抑制する入力変動制御回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上記制御回路が、第１の伝達関数を実現し、当該第１の伝達関数を介して出力電圧を正帰還させるための第１回路と、第２の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第２回路とを含み、第１の伝達関数と第２の伝達関数の分母が同一又は実質的に同一であることを特徴とする。
【００１５】
なお、上記第１回路により、電力変換回路及び前記ＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。
【００１６】
また、上で述べた第１の伝達関数が、
【数２】
2004343942.tif 000003
（ｃ０、ｄ０及びｄ１は係数）
で表され、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と第１回路の第１の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともｃ０及びｄ０が設定されるようにしてもよい。
【００１７】
なお、以下でも具体的に説明するが、本発明の第１乃至第５の態様に係る電源装置を実現する回路は多数存在し、いずれであってもよい。
【００１８】
【発明の実施の形態】
［本発明の原理］
図１に高速応答が可能な電源装置のブロック線図の一例を示す。このブロック線図では、出力電圧Ｖｏが負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御部の伝達関数２０１に入力される。伝達関数２０１は、図１に示すような２次の伝達関数である。また、出力電圧Ｖｏはマイナー制御部の伝達関数２０４に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数２０４は、図１にも示されているようにｅ０、すなわち比例定数のみである。この伝達関数２０４の出力は、伝達関数２０１の出力と加算される。この２つの値の加算結果は、電力変換部の伝達関数Ｋｐ（２０２）に入力され、伝達関数Ｋｐ（２０２）の出力はＬＣフィルタ部の伝達関数２０３に入力され、当該伝達関数２０３の出力が出力電圧Ｖｏとなる。なお、伝達関数２０３は、図１に示したような一般的なＬＣフィルタ部の２次の伝達関数である。
【００１９】
ここで、ＬＣフィルタ部のインダクタンスＬが３μＨ、キャパシタンスＣの容量Ｃが９．４μＦ、負荷抵抗Ｒｏの抵抗値Ｒｏが１．２５Ω乃至２５Ω、電力変換部の伝達関数ＫｐのゲインＫｐは入力電圧Ｖｉが８Ｖの場合１３．３３倍であるとすると、伝達関数２０２と伝達関数２０３とから計算される制御対象の伝達関数は以下のようになる。
【数３】
2004343942.tif 000004
【００２０】
また、マイナー制御部の伝達関数２０４はｅ０＝０．７とすると、点線２０００で囲まれた部分の閉ループの伝達関数は、以下のようになる。
【数４】
2004343942.tif 000005
【００２１】
上で示した伝達関数２０２と伝達関数２０３とから計算される制御対象の伝達関数及び点線２０００で囲まれた閉ループの伝達関数のボード線図を図２に示す。図２において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Ｂは制御対象の伝達関数のゲイン曲線であり、ゲイン曲線Ａは閉ループの伝達関数のゲイン曲線である。また、位相曲線Ｄは制御対象の伝達関数の位相曲線であり、位相曲線Ｃは閉ループの伝達関数の位相曲線である。このゲイン曲線Ｂ及び位相曲線Ｄと、ゲイン曲線Ａ及び位相曲線Ｃとの差を見れば、ＬＣフィルタ部の共振特性の緩和が図られていることが分かる。すなわち、ゲイン曲線におけるピークが緩和されており、位相曲線における位相遅れの傾斜が緩やかになっている。
【００２２】
これに対して入力電圧Ｖｉが４Ｖに減少した場合には、電圧変換部の伝達関数ＫｐのゲインＫｐは６．６６倍に減少するため、点線部２０００で囲まれた部分の閉ループの伝達関数は、以下のように変形される。
【数５】
2004343942.tif 000006
【００２３】
入力電圧Ｖｉ変動前と変動後の閉ループの伝達関数のボード線図を図３に示す。図３において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Ａは入力電圧Ｖｉ変動前の閉ループの伝達関数のゲイン曲線であり、ゲイン曲線Ｅは入力電圧Ｖｉ変動後の閉ループの伝達関数のゲイン曲線である。また、位相曲線Ｃは入力電圧Ｖｉ変動前の閉ループの伝達関数の位相曲線であり、位相曲線Ｆは入力電圧Ｖｉ変動後の閉ループの伝達関数の位相曲線である。このゲイン曲線Ａ及び位相曲線Ｃと、ゲイン曲線Ｅ及び位相曲線Ｆとの差を見れば、マイナーループ部導入の効果がなくなり、ＬＣフィルタ部の共振特性が元に戻ってしまっていることが分かる。このように、図１に示したブロック線図を実現する電源装置は、高速応答は可能であるが、入力電圧Ｖｉの変動の影響を受けやすいという問題を有している。
【００２４】
また、図４に高速応答が可能な電源装置のブロック線図の他の例を示す。このブロック線図では、出力電圧Ｖｏが負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御部の伝達関数４０１に入力される。伝達関数４０１は、図４に示すように比例定数Ｋ１である。また、出力電圧Ｖｏはマイナー制御部の伝達関数４０４に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数４０４は、図４にも示されているように１次の伝達関数である。この伝達関数４０４の出力は、伝達関数４０１の出力と加算される。この２つの値の加算結果は、電力変換部の伝達関数Ｋｐ（４０２）に入力され、伝達関数Ｋｐ（４０２）の出力はＬＣフィルタ部の伝達関数４０３に入力され、当該伝達関数４０３の出力が出力電圧Ｖｏとなる。なお、伝達関数４０３は、図４に示したような一般的なＬＣフィルタ部の２次の伝達関数である。
【００２５】
ここでＬＣフィルタ部の伝達関数４０３及び電力変換部の伝達関数４０２は上で述べたものと同じであり、これらから計算される制御対象の伝達関数も上で述べたものと同じである。一方、マイナー制御部の伝達関数４０４は、以下のように設定される。
【数６】
2004343942.tif 000007
そうすると、点線４０００で囲まれた部分の閉ループの伝達関数は、以下のようになる。
【数７】
2004343942.tif 000008
【００２６】
上で示した伝達関数４０２と伝達関数４０３とから計算される制御対象の伝達関数及び点線４０００で囲まれた閉ループの伝達関数のボード線図を図５に示す。図５において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Ｂは制御対象の伝達関数のゲイン曲線であり、ゲイン曲線Ｇは閉ループの伝達関数のゲイン曲線である。また、位相曲線Ｄは制御対象の伝達関数の位相曲線であり、位相曲線Ｈは閉ループの伝達関数の位相曲線である。このゲイン曲線Ｂ及び位相曲線Ｄと、ゲイン曲線Ｇ及び位相曲線Ｈとの差を見れば、低周波域に擬似的な積分要素が生成されていることが分かる。すなわち、ゲイン曲線におけるピークが緩和され、低周波域の特性がフラットではなく傾斜が設けられるようになっている。また、位相曲線における位相遅れが緩やかになり、ＬＣフィルタ部の共振周波数より高周波側に位相遅れが移動している。
【００２７】
これに対して入力電圧Ｖｉが４Ｖに減少した場合には、電圧変換部の伝達関数ＫｐのゲインＫｐは６．６６倍に減少するため、点線部４０００で囲まれた部分の閉ループの伝達関数は、以下のように変形される。
【数８】
2004343942.tif 000009
入力電圧Ｖｉが変動する前には分母に定数項はなく、擬似積分要素が生成されていたが、入力電圧Ｖｉが変動した後には分母に定数項が生じており、擬似積分要素が無くなってしまっている。
【００２８】
従って、ボード線図においても図６に示すように入力電圧Ｖｉの変動の影響が現れている。図６において、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。ゲイン曲線Ｇは入力電圧Ｖｉ変動前の閉ループの伝達関数のゲイン曲線であり、ゲイン曲線Ｉは入力電圧Ｖｉ変動後の閉ループの伝達関数のゲイン曲線である。また、位相曲線Ｈは入力電圧Ｖｉ変動前の閉ループの伝達関数の位相曲線であり、位相曲線Ｊは入力電圧Ｖｉ変動後の閉ループの伝達関数の位相曲線である。このゲイン曲線Ｇとゲイン曲線Ｉとの差を見れば、マイナーループ部導入の効果がなくなり、低周波域の積分要素の効果が失われていることが分かる。また、位相曲線Ｈと位相曲線Ｊとの差を見れば、ＬＣフィルタ部の共振特性がある程度元に戻ってしまっていることが分かる。すなわち、図４に示したブロック線図を実現する電源装置は、高速応答は可能であるが、入力電圧Ｖｉの変動の影響を受けやすいという問題を有している。
【００２９】
以上述べたように電源装置の高速応答性を確保する点において、正帰還を導入することは非常に重要である。しかし、正帰還を導入したことにより入力変動の影響を受けやすくなるため、正帰還の導入にあたっては、入力変動に対する措置が特に重要となる。
【００３０】
以下、入力変動を抑制する手段を有し且つ正帰還を導入した構成について説明する。
【００３１】
［実施の形態１］
本発明の第１の実施の形態に係る電源装置１０の回路構成を図７に示す。電源装置１０は、降圧型の電源装置であって、ＬＣフィルタ部１と、ＰＩＤ制御器である制御部２と、電力変換部３とから構成される。
【００３２】
制御部２は、抵抗Ｒ１、Ｒ３、Ｒ４、Ｒ６及びＲ７と、キャパシタＣ２と、増幅器２１と、基準電圧電源２２とを含む。抵抗Ｒ１は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。また、抵抗Ｒ１の他端は、増幅器２１（オペアンプ、差動増幅器とも呼ぶ）の負極側入力端子（反転入力端子とも呼ぶ）に接続されており、さらに抵抗Ｒ４及びキャパシタＣ２に接続されている。キャパシタＣ２と抵抗Ｒ３は直列に接続されており、キャパシタＣ２及び抵抗Ｒ３は抵抗Ｒ４と並列に接続されている。従って、その一端がキャパシタＣ２に接続している抵抗Ｒ４の他端は、抵抗Ｒ３に接続されている。また、抵抗Ｒ３及びＲ４は増幅器２１の出力端子及び電力変換部３のコンパレータ３１の負極側入力端子に接続されている。また、抵抗Ｒ６の一端はＬＣフィルタ部１の負荷Ｒｏの正極側の端子と抵抗Ｒ１に接続されており、抵抗Ｒ６の他端は抵抗Ｒ７及び増幅器２１の正極側入力端子（非反転入力端子とも呼ぶ）に接続されている。抵抗Ｒ７の他端は基準電圧電源２２の正極側端子に接続されており、基準電圧電源２２の負極側端子は接地されている。なお、回路２００は抵抗Ｒ６及びＲ７を含む。
【００３３】
電力変換部３は、コンパレータ３１と積分器３２とＳＲ（Ｓｅｔ  Ｒｅｓｅｔ）フリップフロップ（ＦＦ）３７とクロック生成器３８とドライブ回路３３とを含むパルス制御部３００と、ダイオード３４と、ＭＯＳＦＥＴ３５と、入力電源３６とから構成される。積分器３２は、演算器３２ａと、キャパシタ３２ｂと、スイッチ３２ｃとを含む。コンパレータ３１の負極側端子は、増幅器２１の出力端子に接続されている。すなわち、制御部２の出力Ｖｅがコンパレータ３１の負極側端子に入力される。コンパレータ３１の正極側端子は、演算器３２ａの出力が接続されている。すなわち、コンパレータ３１の正極側端子には増幅器３２の出力Ｖｃが入力される。コンパレータ３１の出力端子は、ＳＲ−ＦＦ３７のＲ端子に接続される。クロック生成器３８はＳＲ−ＦＦ３７のＳ端子に接続される。ＳＲ−ＦＦ３７のＱ端子はドライブ回路３３に接続されている。ドライブ回路３３の出力は、ＭＯＳＦＥＴ３５のゲートに接続される。また、ＳＲ−ＦＦ３７のＱ反転（Ｑバー）端子はスイッチ３２ｃのオンオフを制御するようになっている。
【００３４】
ＭＯＳＦＥＴ３５のドレインは、入力電源３６の正極側端子に接続されており、ソースはダイオード３４のカソード及びチョークコイルＬに接続されている。
入力電源３６の負極側端子は、ダイオード３４のアノードとキャパシタＣと負荷Ｒｏの負極側端子とに接続される。なお、ＭＯＳＦＥＴ３５のソース、ダイオード３４のカソード及びチョークコイルＬは、演算器３２ａの入力端子、キャパシタ３２ｂ及びスイッチ３２ｃに接続されている。演算器３２ａの出力端子は、キャパシタ３２ｂの他端、スイッチ３２ｃの他端及びコンパレータ３１の正極側端子に接続されている。なお、ダイオード３４のカソード−アノード間の電圧をＶとする。
【００３５】
ＬＣフィルタ部１は、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。その一端がＭＯＳＦＥＴ３５のソース、ダイオード３４のカソード及び積分器３２に接続されているチョークコイルＬの他端は、キャパシタＣ及び負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣの他端は、負荷Ｒｏの負極側端子とダイオード３４のアノードと入力電源３６の負極側端子と接続されている。
【００３６】
図７に示した電源装置１０の動作を簡単に説明すると、制御部２は負荷Ｒｏに現れる出力電圧Ｖｏと基準電圧Ｖｒｅｆに基づいて制御信号Ｖｅを生成する。この制御信号Ｖｅはコンパレータ３１において積分器３２から出力される信号Ｖｃと比較される。ＳＲ−ＦＦ３７は、クロック生成器３８からのクロック信号の立ち上がりに応じてドライブ回路３３にオン信号を出力する。一方、ＳＲ−ＦＦ３７は、クロック生成器３８からのクロック信号の立ち上がりに応じてスイッチ３２ｃをオフする信号を出力する。スイッチ３２ｃがオフになると、積分器３２は積分を開始し、積分結果は信号Ｖｃとしてコンパレータ３１に出力される。積分のスピードは、以下でも詳細に述べるが入力電圧Ｖｉに応じて変化する。コンパレータ３１は、電圧Ｖｃが電圧Ｖｅ以上となるとリセット信号をＳＲ−ＦＦ３７に出力する。このリセット信号に応じてＳＲ−ＦＦ３７は、ドライブ回路３３にオフ信号を出力する。また、ＳＲ−ＦＦ３７は、スイッチ３２ｃをオンする信号を出力する。スイッチ３２ｃがオンになると、積分器３２は積分をキャンセルする。このような処理がクロック生成器３８からのクロック信号に応じて繰り返される。
【００３７】
ドライブ回路３３は、ＳＲ−ＦＦ３７からのオン信号又はオフ信号に応じてＭＯＳＦＥＴ３５をオン又はオフする。入力電源３６の入力電圧Ｖｉは、ＭＯＳＦＥＴ３５のオン及びオフに従って変換され、ダイオード３４とチョークコイルＬ及びキャパシタＣとにより構成されるＬＣフィルタとにより平滑化されて負荷Ｒｏに出力電圧Ｖｏとして出力される。これにより出力電圧Ｖｏを基準電圧Ｖｒｅｆに一致するよう安定的な制御がなされる。
【００３８】
図８に図７に示した電源装置１０のブロック線図を示す。このブロック線図では、出力電圧Ｖｏが負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）が制御部２の回路２００に対応する伝達関数３０１に入力される。伝達関数３０１の出力は制御部２の回路２００以外のメイン制御部に対応する伝達関数Ｇ（３０３）に入力される。伝達関数Ｇは、メイン制御部の回路構成によって異なり、図７に示したＰＩ制御器の場合には、以下のような式で表される。
【数９】
2004343942.tif 000010
【００３９】
また、基準電圧Ｖｒｅｆは制御部２の回路２００に対応する伝達関数３０２に入力された後にフィードフォワードされる。伝達関数３０２は、伝達関数３０１と同じである。さらに、出力電圧Ｖｏは制御部２の回路２００に対応する伝達関数３０６に入力された後に正帰還され、これがマイナーループを構成することになる。伝達関数３０６は、図８にも示されているようにＲ７／（Ｒ６＋Ｒ７）である。すなわち、比例定数のみである。この伝達関数３０６の出力は、伝達関数３０２と伝達関数Ｇ（３０３）の出力と加算される。この３つの値の加算結果は、電力変換部３に対応する伝達関数Ｋｐ（３０４）に入力され、伝達関数Ｋｐ（３０４）の出力はＬＣフィルタ部１に対応する伝達関数Ｈ（３０５）に入力され、当該伝達関数Ｈ（３０５）の出力が出力電圧Ｖｏとなる。なお、伝達関数Ｋｐ（３０４）及び伝達関数Ｈ（３０５）を合わせた伝達関数は、以下の式で表される。
【数１０】
2004343942.tif 000011
【００４０】
なお、電源の仕様及び回路定数は図９に示したとおりである。すなわち、入力電圧Ｖｉ＝６Ｖ、出力電圧Ｖｏ＝２．５Ｖ、出力電流Ｉｏ＝１Ａ（最大）、ＬＣフィルタを構成するチョークコイルＬのインダクタンスＬ＝３μＨ、ＬＣフィルタを構成するコンデンサＣの容量Ｃ＝９．４μＦ、負荷抵抗Ｒｏ＝２．５Ω、基準電圧Ｖｒｅｆ＝２．５Ｖ、電力変換回路のゲインＫｐ＝２０ｄＢとする。
【００４１】
また、伝達関数３０２については、本実施の形態のようなスイッチング電源では基準電圧Ｖｒｅｆは固定で変化せず、応答性及び安定性に影響がないため、電源装置全体の設計ではあまり考慮しなくとも良い。また、伝達関数３０１が加わることにより、これがない時に比べて伝達関数Ｇ（３０３）への入力は（１−Ｒ７／（Ｒ６＋Ｒ７））倍となるが、その分メイン制御部の回路定数を調整することにより、当該伝達関数３０１の影響を無くすことができる。
【００４２】
このように本実施の形態では、帰還ループが２本設けられ、そのうちマイナーループ部は正帰還であって、且つ当該回路２００に対応する伝達関数３０６が比例要素のみであるという点に大きな特徴がある。また、このようなマイナーループ部が設けられると、ブロック線図上伝達関数３０１の影響を除き、メイン制御部の伝達関数Ｇ（３０３）とマイナーループ部とは互いに影響が及ばなくなる。
伝達関数３０１は比例要素のみであってその影響は限定的であり、メイン制御部とマイナーループ部は実質的に独立に設計できるようになっている。すなわち、設計の自由度が高まっている。
【００４３】
また、伝達関数Ｋｐ（３０４）及び伝達関数Ｈ（３０５）により求められる伝達関数は、メイン制御部に対応する伝達関数Ｇ（３０３）の制御対象であるが、伝達関数Ｇ（３０３）はＬＣフィルタ部１に対応する伝達関数Ｈ（３０５）の特性を変化させるものではない。一方、回路２００に対応する伝達関数３０６は、以下に詳細に述べるようにＬＣフィルタ部１の周波数特性を改善するように作用する。なお、本電源装置１０において厳密な意味で制御対象のモデル化を考えた場合、電力変換部３に含まれるＭＯＳＦＥＴ３５のスイッチング遅れや他の遅れ要素も存在することになる。しかし、厳密なモデル表現は難しく、ＭＯＳＦＥＴ３５のスイッチング遅れなどがどの程度なのか不明確なため、本願ではＬＣフィルタ部１の遅れが他に比べて非常に大きいものとしてＬＣフィルタ部１と、また無視することのできない大きなゲインを有する電力変換部３とを制御対象としてモデル化した場合の例を示すものとする。なお、電力変換部３のゲインＫｐは図１に関連して述べたように、入力電圧Ｖｉによって変化することが分かっている。
【００４４】
次にこのマイナーループ部の、ＬＣフィルタ部１の周波数特性に対する作用について説明する。抵抗Ｒ６＝１０ＫΩ、抵抗Ｒ７＝１．０５ＫΩとすると、Ｒ７／（Ｒ６＋Ｒ７）＝０．０９５（＝ｅ０）となる。すなわち、出力電圧Ｖｏのｅ０倍の電圧が伝達関数Ｋｐ（３０４）及び伝達関数Ｈ（３０５）に対して正帰還される。この回路２００の伝達関数３０６（ｅ０）と伝達関数Ｋｐ（３０４）及び伝達関数Ｈ（３０５）の伝達関数（（２）式）とから求められる閉ループの伝達関数は、以下の式で表される。
【数１１】
2004343942.tif 000012
具体的な数値を入れて記載すると以下のようになる。
【数１２】
2004343942.tif 000013
なお、（２）式に具体的な数値を入れた式を以下に示す。
【数１３】
2004343942.tif 000014
【００４５】
（４）式と（５）式を比較すると分母の定数項の値が減少していることがわかる。この効果を（４）式及び（５）式をボード線図で表して確認する。図１０において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図２にも同様の図を示しているが、図１０中、ゲイン曲線３１１は（４）式を表すゲイン・カーブであり、ゲイン曲線３１２は（５）式を表すゲイン・カーブである。一方、位相曲線３１３は（４）式を表す位相カーブであり、位相曲線３１４は（５）式を表す位相カーブである。明らかに、マイナーループ部を導入することにより、共振ピークが緩和されると共に約１０４Ｈｚまでは２０ｄＢ以上ゲインが上がっていることが分かる。また、位相は最終的に１８０°遅れることは変わりないが、−９０°遅れる周波数を共振周波数とすると、約３×１０４Ｈｚからマイナーループ部を導入することにより約７×１０３Ｈｚに下がっていることが分かる。このように、マイナーループ部を導入する効果として、ＬＣフィルタ部１の周波数特性が変化し、共振特性を緩和するという効果がある。
【００４６】
ここでマイナーループ部を導入するとどうして制御対象たるＬＣフィルタ部１の周波数特性が変化するかということを簡単に説明しておく。一般的にＬＣフィルタのような２次系の特性は、伝達関数の分母のｓ２＋２ζωｓ＋ω２で表される。なお、ζは減衰係数、ωは共振周波数である。上でも述べたが（４）式は（５）式と比較すると、その分母の定数項の値が小さくなるため、ω２の値が小さくなる。すなわち、ωが小さくなる。次に、（４）式と（５）式を比較すると１次の係数（１／（ＣＲｏ）＝４．２５５×１０４）は変化していないため、ωが小さくなればζは逆に大きくなる。図１１（ａ）及び図１１（ｂ）に一般的にζの値によって共振特性がどのように変化するかを示す図を示す。図１１（ａ）はゲインと周波数（ω／ωｓ：ωｓは共振周波数）の関係を表し、図１１（ｂ）は位相と周波数の関係を表す。ゲインは、ζが小さければ共振周波数におけるピークが大きくなり、大きくなればなるほど共振周波数におけるピークが緩和されるのが分かる。一方、位相はζが小さいほど急激に位相遅れが発生するが、ζが大きくなると位相遅れが緩やかになる。従って、本実施の形態のようにζが大きくなると共振ピークも緩和されるようになる。
【００４７】
本実施の形態のようにマイナーループ部を導入することにより、簡単な構成でＬＣフィルタ部１の周波数特性を制御することができるようになる。なお、別の方法にて上で述べたように共振ピークを緩和する手法があれば、それを用いても良い。
【００４８】
次に図８に示したブロック線図における一巡伝達関数及びその周波数特性を説明する。その前提として、図７で示した制御部２のマイナーループ部以外のメイン制御部の伝達関数は、図１２のような回路定数を採用すると、（１）式に従って以下で示すようになる。なお、抵抗Ｒ１＝１ＫΩ、抵抗Ｒ３＝１．３ＫΩ、抵抗Ｒ４＝２Ω、キャパシタＣ２＝７．６μＦである。
【数１４】
2004343942.tif 000015
（６）式をボード線図で表すと図１３のようになる。図１３では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。約１０Ｈｚから約３×１０４Ｈｚまで約５０ｄＢゲインが減少し、約３×１０４Ｈｚ以上の周波数帯域ではフラットとなっている。また、位相は、約４×１０２Ｈｚまでに８５°程度位相遅れが生じ、それ以上の帯域では０°まで戻るような周波数特性を有する。
【００４９】
（４）式と（６）式から図８に示したブロック線図における一巡伝達関数を計算し、ボード線図に表すと図１４のようになる。図１４では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。ゲインは、１０Ｈｚ程度までフラットであるが、約６×１０３Ｈｚまで第１の傾きにて減少し、さらに高周波帯域においては第１の傾きより大きな第２の傾きにて減少する。位相は、１０２Ｈｚまで、１０２Ｈｚから２×１０３Ｈｚまで、２×１０３Ｈｚから１．５×１０４Ｈｚまで３段階で−１８５°程度まで遅れるが、３×１０５Ｈｚ以上の周波数帯域では−１８０°になる。
【００５０】
ここで比較のため従来技術のＰＩ制御器による一巡伝達関数のボード線図と図１４に示したマイナーループ部を設けた場合の一巡伝達関数のボード線図とを重ねてみると図１５のようになる。図１５では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。上段において曲線８１はマイナーループ部を設けた場合のゲインカーブであり、曲線８２はマイナーループ部がない場合のゲインカーブである。このように、１０４Ｈｚ程度までマイナーループ部が設けられた場合の方がゲインが高くなっており、ゲイン交差周波数も１．２×１０３Ｈｚから５×１０３Ｈｚと高くなっていることが分かる。さらに共振周波数におけるピークもなくなっている。また、下段において曲線８３はマイナーループ部がない場合の位相カーブであり、曲線８４はマイナーループ部が設けられた場合の位相カーブである。図１０でも説明したように、減衰係数ζが大きくなった効果によりマイナーループ部が設けられた場合の曲線８４の方が、位相の急激な変化が少なくなっており、位相余裕も約５０°確保され、安定性も確保できている。このように高ゲイン化による高速応答も実現できるようになる。
【００５１】
なお、ゲイン交差周波数が上昇すると、閉ループの伝達関数において広帯域化につながる。
【００５２】
次に、定常状態における電力変換部３の詳細な動作を図１６を用いて説明する。なお、縦軸は電圧［Ｖ］をあらわし、横軸は時間［ｔ］を表す。最初に、クロック生成器３８が生成したクロック信号の立ち上がりに応じて（ａ）、ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄがオンになる。ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄがオンになるのと同時に、Ｑ反転端子の出力がオフになるので、積分器３２のスイッチ３２ｃのスイッチがオフになり、積分器３２においてＬＣフィルタ部１への入力電圧Ｖの積分動作が開始される（ｂ）。積分器３２の出力Ｖｃと制御部２の出力Ｖｅはコンパレータ３１により比較され、電圧Ｖｃが電圧Ｖｅ未満である間はコンパレータ３１の出力はオフ（ロー）のままであり、ＳＲ−ＦＦ３７のＲ端子への入力もオフのままとなるので、Ｑ端子の出力Ｖｄはオンのままである（ｃ）。電圧Ｖｃが電圧Ｖｅ以上となると、コンパレータ３１の出力がオン（ハイ）となるので、ＳＲ−ＦＦ３７のＲ端子への入力はオンとなり、Ｑ端子の出力Ｖｄはオフとなる（ｄ）。一方、Ｑ反転端子の出力はオンとなるので、積分器３２のスイッチ３２ｃはオンとなり、積分器３２の出力Ｖｃの電圧は初期状態に戻る。なお、ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄは、再度クロック生成器３８が生成したクロック信号の立ち上がりまで、オフのままとなる（ｅ）。以下の動作を繰り返す。なお、積分器３２の入力は、ドライブ回路３３がＭＯＳＦＥＴ３５にオン信号を出力中のＭＯＳＦＥＴ３５のソースの電圧であり、基本的に入力電源３６の入力電圧Ｖｉである。従って、なお、積分器３２の積分の結果である出力Ｖｃの電圧の上昇は、入力電圧Ｖｉが上昇すれば早くなり、下降すれば遅くなるようになっている。
【００５３】
また、入力変動が発生した場合の動作を図１７を用いて説明する。なお、縦軸は電圧［Ｖ］を表し、横軸は時間［ｔ］を表す。図１７の第１段目に示すように、入力電源３６の入力電圧Ｖｉが徐々に上昇すると、積分器３２の出力Ｖｃの電圧上昇は早くなる。すなわち、積分器３２の出力Ｖｃの傾斜は、入力電圧Ｖｉが上昇するにつれて、ｆ、ｇ、ｈと急になる。そうすると、出力Ｖｃの電圧が制御部２の出力Ｖｅに達するまでの時間は、ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄのパルス幅ｉ、ｊ、ｋで示されるように短くなる。結果として、ＬＣフィルタ部１への入力Ｖは、最下段に示すように、ＳＲ−ＦＦ３７のＱ端子の出力Ｖｄのパルス幅を有し、入力電圧Ｖｉと同じ電圧を有する信号となる。すなわち、低いＶｉの場合にはパルス幅が長くなり、高いＶｉの場合にはパルス幅は短くなる。より具体的には、Ｖｉとパルス幅の積が同一となるように制御される（ＶＴ積一定又はＥＴ積一定）。これにより、制御部２の出力Ｖｅが変わらなくても出力電圧Ｖｏは一定に制御されることになり、結果として入力変動に伴う制御部２のゲイン変動は抑制されることになる。
【００５４】
なお、制御部２の出力Ｖｅと三角波発生器の出力ＶｃとをＰＷＭ比較器で比較して、三角波発生器の出力Ｖｃの電圧が制御部の出力Ｖｅの電圧以下となった場合にドライブ回路を介してＭＯＳＦＥＴをオン又はオフするような従来の電力変換部では、図１８に示すように、入力電圧Ｖｉが上昇すると制御部の出力Ｖｅの電圧が下がるため、ＰＷＭ比較器の出力パルスのパルス幅は狭くなり、ＬＣフィルタ部１への入力Ｖのパルス幅も狭くなる。なお、入力Ｖの高さ（電圧）は、入力電圧Ｖｉと同じである。しかし、入力変動が制御部２に影響を及ぼしてしまっているため、図３に示した問題が発生してしまう。
【００５５】
このように本実施の形態に拠れば、図３に示したような入力変動による周波数特性の変動を回避できるようになり、入力変動に対する安定性の問題は解決される。
【００５６】
［実施の形態２］
次にメイン制御器がＰＩＤ制御器である場合の例を説明する。すなわち制御部２は、図１９に示すような制御部２ａとなる。すなわち、抵抗Ｒ１乃至Ｒ４並びにＲ６及びＲ７と、キャパシタＣ１及びＣ２と、増幅器２１と、基準電圧電源２２とを含む。抵抗Ｒ１及びキャパシタＣ１は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１と抵抗Ｒ２は直列に接続されており、キャパシタＣ１及び抵抗Ｒ２は抵抗Ｒ１と並列に接続されている。従って、その一端がキャパシタＣ１に接続している抵抗Ｒ１の他端は、抵抗Ｒ２に接続されている。また、抵抗Ｒ１及びＲ２は、増幅器２１の負極側入力端子に接続されており、さらに抵抗Ｒ４及びキャパシタＣ２に接続されている。キャパシタＣ２と抵抗Ｒ３は直列に接続されており、キャパシタＣ２及び抵抗Ｒ３は抵抗Ｒ４と並列に接続されている。従って、その一端がキャパシタＣ２と接続している抵抗Ｒ４の他端は、抵抗Ｒ３と接続されている。なお、抵抗Ｒ３及びＲ４は増幅器２１の出力端子及び電力変換部３のコンパレータ３１の負極側入力端子に接続されている。なお、抵抗Ｒ６の一端はＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されており、抵抗Ｒ６の他端は抵抗Ｒ７及び増幅器２１の正極側入力端子に接続されている。抵抗Ｒ７の他端は基準電圧電源２２の正極側端子に接続されており、基準電圧電源２２の負極側端子は接地されている。なお、回路２００は抵抗Ｒ６及びＲ７を含む。
【００５７】
図１９に示した制御部２ａの回路２００以外のメイン制御部の伝達関数は、以下のとおりである。
【数１５】
2004343942.tif 000016
【００５８】
但し、Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は係数であって、抵抗Ｒ１乃至Ｒ４及びキャパシタＣ１及びＣ２との関係は以下のとおりである。
【数１６】
2004343942.tif 000017
【００５９】
より具体的には図２０のテーブルのような回路定数を使用する。すなわち、Ｒ１＝１ＫΩ、Ｒ２＝５２ＫΩ、Ｒ３＝１ＫΩ、Ｒ４＝３７０ＫΩ、Ｃ１＝３．８ｎＦ、Ｃ２＝２．７ｎＦである。抵抗Ｒ６及びＲ７については第１の実施の形態と同じである。尚、本回路定数は図８のブロック線図上において伝達関数３０１によりＲ６／（Ｒ６＋Ｒ７）倍ゲインが下がることを考慮して、メイン制御部の伝達関数Ｇのゲインを（Ｒ６＋Ｒ７）／Ｒ６倍して計算してある。この回路定数を基に（７）式に相当するメイン制御部の伝達関数を表すと、以下に示すようになる。
【数１７】
2004343942.tif 000018
【００６０】
この（８）式をボード線図に表すと図２１のようになる。図２１では、上段はゲインの周波数特性を示し、下段は位相の周波数特性を示す。図１３とは異なり、ゲインは約６０Ｈｚから約５×１０４Ｈｚまで減少するが、それ以上の高帯域では再度ゲインが増加するような特性を示している。また、位相も一旦約２ＫＨｚで約−８０°まで遅れるが、その後進み始め約５×１０４Ｈｚ以降は位相進み状態となる。
【００６１】
次に本実施の形態に係る一巡伝達関数のボード線図を図２２に示す。図２２では上段にゲインの周波数特性を、下段に位相の周波数特性を表す。ゲインはＰＩ制御器を用いた図１４の場合に比して全体として高くなっている。また、７×１０３Ｈｚから５×１０４Ｈｚまでは比較的ゲイン曲線の傾斜が大きい周波数帯域５１が設けられている。またゲイン交差周波数は約２×１０５Ｈｚとなっており、これもＰＩ制御器と比べても高くなっている。位相においても、周波数帯域５１に対応して位相遅れが−２０５°程度と大きくなり、再度−１２８°程度まで戻る部分が生じている。
【００６２】
ここで比較のため従来技術のＰＩＤ制御器による一巡伝達関数のボード線図と図２２に示したマイナーループ部を設けた場合の一巡伝達関数のボード線図とを重ねてみると図２３のようになる。図２３では、上段がゲインの周波数特性を表し、下段が位相の周波数特性を表す。マイナーループ部を設けない場合のゲイン曲線５４とマイナーループ部を設けた場合のゲイン曲線５３とを比較すると、２．５×１０４Ｈｚまでマイナーループ部が設けられた方の曲線５３の方がゲインが高くなっており、共振周波数におけるピークも緩和されている。但し、ゲイン交差周波数は曲線５３及び５４で同じになっている。また、周波数帯域５１ではゲイン曲線５３の傾きはゲイン曲線５４より大きくなっている。位相についても、マイナーループ部を設けた場合の位相曲線５６とマイナーループを設けない場合の位相曲線５５を比較すると、１×１０４Ｈｚから３×１０５Ｈｚまでの帯域において、位相が逆の動きをしているが、安定性を判断する上で重要なゲイン交差周波数における位相余裕は、位相曲線５６の方でも約５０°確保されており安定性は維持されている。
【００６３】
このようにメイン制御部がＰＩ制御器であってもＰＩＤ制御器であっても同様に、マイナーループ部によりＬＣフィルタ部１及び電力変換部３で構成される制御対象の周波数特性を変化させ、さらに高ゲイン化又はゲインの高傾斜化による高速応答を可能にすることができる。
【００６４】
なお、電力変換部３の動作は第１の実施の形態において説明したとおりであり、このような電力変換部３を導入することにより入力電圧の変動があっても、制御部２ａとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【００６５】
［実施の形態３］
第３の実施の形態では、第２の実施の形態とは異なるＰＩＤ制御器を制御部に採用する例を示す。
【００６６】
すなわち、図１９に示した制御部２ａにおける抵抗Ｒ４を取りはずした回路である。より具体的には図２４に示すように、制御部２ｂは、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ６及びＲ７と、キャパシタＣ１及びＣ２と、増幅器２１と、基準電圧電源２２とを含む。抵抗Ｒ１及びキャパシタＣ１は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。キャパシタＣ１と抵抗Ｒ２は直列に接続されており、キャパシタＣ１及び抵抗Ｒ２は抵抗Ｒ１と並列に接続されている。従って、その一端がキャパシタＣ１に接続している抵抗Ｒ１の他端は、抵抗Ｒ２に接続されている。抵抗Ｒ１及びＲ２は、増幅器２１の負極側入力端子に接続されており、さらにキャパシタＣ２に接続されている。キャパシタＣ２と抵抗Ｒ３は直列に接続されている。また、抵抗Ｒ３は増幅器２１の出力端子及び電力変換部３のコンパレータ３１の負極側入力端子に接続されている。なお、抵抗Ｒ６の一端はＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されており、抵抗Ｒ６の他端は抵抗Ｒ７及び増幅器２１の正極側入力端子に接続されている。抵抗Ｒ７の他端は基準電圧電源２２の正極側端子に接続されており、基準電圧電源２２の負極側端子は接地されている。なお、回路２００は、抵抗Ｒ６及びＲ７を含む。
【００６７】
このような制御部２ｂの回路２００以外のメイン制御部の伝達関数は、基本的には（７）式のとおりであって、Ｎ０、Ｎ１、Ｎ２、Ｄ０及びＤ１は、抵抗Ｒ１乃至Ｒ３並びにキャパシタＣ１及びＣ２で以下のとおり表される。
【数１８】
2004343942.tif 000019
このようなメイン制御部の伝達関数であっても第２の実施の形態における効果を奏することができる。なお、マイナーループ部がメイン制御部とは実質的に独立に設計できる点についても同様である。
【００６８】
［実施の形態４］
理解を容易にするため、まず本発明の第４の実施の形態に係る電源回路のブロック線図を図２５に示す。
【００６９】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数５０１に入力される。伝達関数５０１は、図２５にも示されているようにＫ１という比例定数のみである。また、出力電圧Ｖｏはマイナー制御器に対応する伝達関数５０４に入力された後に正帰還され、伝達関数５０１の出力と加算される。
伝達関数５０４は、図２５に示した式で表される。メイン制御器に対応する伝達関数５０１の出力の値とマイナー制御器に対応する伝達関数５０４の出力の値の加算結果は、電力変換部に対応する伝達関数Ｋｐ（５０２）に入力され、伝達関数Ｋｐ（５０２）の出力はＬＣフィルタ部に対応する伝達関数Ｈ（５０３）に入力され、当該伝達関数Ｈ（５０３）の出力が出力電圧Ｖｏとなる。なお、伝達関数Ｋｐ（５０２）及び伝達関数Ｈ（５０３）から求められる伝達関数は、（２）式で表される。図９で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【００７０】
このようなブロック線図において、伝達関数Ｋｐ（５０２）、伝達関数Ｈ（５０３）及び伝達関数５０４からなるマイナーループ部５０００における閉ループの伝達関数を考える。ここで伝達関数５０４をＧ２とすると、ＫｐＨ／（１−ＫｐＨＧ２）であるから、（２）式及び伝達関数５０４の式を用いて以下のように計算される。
【数１９】
2004343942.tif 000020
【００７１】
ここで（９）式の分母の定数項に注目し、ａ０及びｂ０を以下の条件を満たすように設定する。すなわち、定数項を０にするような条件である。
【数２０】
2004343942.tif 000021
そうすると（９）式は以下のように変形される。
【数２１】
2004343942.tif 000022
【００７２】
（１１）式を見れば分母にｓが生じているので、積分器が構成されたことが分かる。このように、伝達関数５０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【００７３】
例えばａ０＝１．５１６×１０６、ｂ０＝１．５１６×１０５、ｂ１＝−２．０１８と設定すると、伝達関数５０４は以下のようになる。
【数２２】
2004343942.tif 000023
【００７４】
（１２）式のボード線図を図２６に示す。図２６において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約３×１０３Ｈｚまではほぼフラットであるが、約３×１０３Ｈｚから約１×１０６Ｈｚまでの帯域では上昇している。また、約１×１０６Ｈｚ以上の帯域では再度フラットとなっている。一方位相は、約２００Ｈｚから徐々に−１８０°に向けて遅れてゆく特性となっている。
【００７５】
そして（５）式及び（１２）式から計算される、マイナーループ部５０００における閉ループの伝達関数は以下のようになる。
【数２３】
2004343942.tif 000024
この（１３）式をボード線図に表すと図２７のようになる。図２７において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまで第１の傾きで減少し、それ以上の周波数帯域では第１の傾きより大きい第２の傾きで減少している。位相は、約３×１０３Ｈｚまでは−９０°でフラットであるが、それ以上の周波数帯域では約１×１０６Ｈｚで−１８０°となるまで遅れが生じている。
【００７６】
ここでマイナーループ部５０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図２７に示したマイナーループ部５０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図２８を用いて比較してみる。図２８の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線４１はマイナーループ部５０００が設けられていない場合のゲイン曲線であり、ゲイン曲線４２はマイナーループ部５０００導入後のゲイン曲線である。ゲインについては、約１×１０５Ｈｚ以上の帯域は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。よって図２５のブロック線図で示したようにメイン制御器に対応する伝達関数５０１は比例定数Ｋ１のみで良くなる。
【００７７】
また、位相曲線４３はマイナーループ部５０００が設けられていない場合の位相曲線であり、位相曲線４４はマイナーループ部５０００導入後の位相曲線である。位相については、高周波域において位相が−１８０°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約３×１０４Ｈｚから約６×１０５Ｈｚまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部５０００により形成することにより安定性を向上させ、システムの次数を下げるなど構成を簡易にすることができる。
【００７８】
次に、メイン制御器を含む、図２５に示したブロック線図の一巡伝達関数を考える。マイナーループ部５０００を導入して擬似的な積分要素を形成し、安定性の向上が図られているので、メイン制御器としては安定性を維持しつつ、設計条件に合わせたゲイン調整をするだけである。すなわち、メイン制御器としてはゲイン調整だけでよいから０次（比例要素）となる。この結果、マイナー制御器及びメイン制御器を合わせても１次のシステムとなる。図２５に示したようにメイン制御器の伝達関数５０１は比例定数Ｋ１であって、ここではゲイン交差周波数を１００ＫＨｚ以下とするためにＫ１＝０．４６（＝−６．７ｄＢ）とする。伝達関数５０１をボード線図で表すと図２９のようになる。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは−６．７ｄＢでフラットであり、位相も０°でフラットである。
【００７９】
図２５に示したブロック線図の一巡伝達関数は（１１）式とＫ１（＝０．４６）の積であって、図２７に示したゲイン曲線を６．７ｄＢだけ下に移動させた形となる。位相については図２９に示したように０°でフラットであるから図２７に示した位相曲線と変わらない。念のため図３０に一巡伝達関数のボード線図を示しておく。ゲイン交差周波数は上で設定したとおり１００Ｋ（＝１０５）Ｈｚ以下であり、その際の位相遅れは１１２°であって、位相余裕は６８°となり、安定なシステムであることが分かる。
【００８０】
図２５に示したようなブロック線図を実現する電源装置の概要は図７に示すものと同じであって、制御部のみが異なる。本実施の形態に係る制御部２ｃを図３１に示す。制御部２ｃは、オペアンプ２１乃至２５と、基準電圧電源２６と、抵抗Ｒ１乃至Ｒ６、Ｒａ、Ｒｂ、Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ並びにＲｓと、キャパシタＣ１とを含む。キャパシタＣ１と抵抗Ｒ２は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１の他端は抵抗Ｒ３とに接続されている。抵抗Ｒ３の他端は、抵抗Ｒ４とオペアンプ２１の負極側入力端子に接続されている。抵抗Ｒ２の他端は、オペアンプ２１の正極側入力端子及び抵抗Ｒ１に接続されている。抵抗Ｒ１はオペアンプ２１の正極側入力端子に接続されており、抵抗Ｒ１の他端は接地されている。抵抗Ｒ４の他端は、オペアンプ２１の出力端子及び抵抗Ｒｐに接続されている。
【００８１】
また抵抗Ｒ５も、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ５の他端は、オペアンプ２２の負極側入力端子と抵抗Ｒ６に接続されている。抵抗Ｒ６の他端は、オペアンプ２２の出力端子と抵抗Ｒｌとに接続されている。オペアンプ２２の正極側入力端子は、基準電圧電源２６の正極側端子と抵抗Ｒａに接続されている。基準電圧電源２６の負極側端子は接地されている。抵抗Ｒａの他端は抵抗Ｒｂとオペアンプ２４の正極側入力端子に接続されている。抵抗Ｒｂはオペアンプ２４の正極側入力端子と抵抗Ｒａに接続されており、その他端は接地されている。オペアンプ２４の負極側入力端子はオペアンプ２４の出力端子と抵抗Ｒｍとに接続されている。
この抵抗Ｒｍの他端はオペアンプ２５の負極側入力端子と抵抗Ｒｎとに接続されている。抵抗Ｒｎは、オペアンプ２５の負極側入力端子と抵抗Ｒｍとに接続されており、その他端はオペアンプ２５の出力端子と抵抗Ｒｑに接続されている。
【００８２】
オペアンプ２２の出力端子に接続されている抵抗Ｒｌの他端は抵抗Ｒｋとオペアンプ２５の正極側入力端子に接続されている。抵抗Ｒｋは、オペアンプ２５の正極側入力端子と抵抗Ｒｌに接続されており、その他端は接地されている。
【００８３】
オペアンプ２１の出力端子に接続されている抵抗Ｒｐの他端はオペアンプ２３の正極側入力端子と抵抗Ｒｑに接続されている。オペアンプ２５の出力端子に接続されている抵抗Ｒｑの他端は、抵抗Ｒｐとオペアンプ２３の正極側入力端子に接続されている。オペアンプ２３の出力端子は抵抗Ｒｒに接続されており、抵抗Ｒｒの他端はオペアンプ２３の負極側入力端子及び抵抗Ｒｓに接続されている。抵抗Ｒｓは、抵抗Ｒｒ及びオペアンプ２３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ２３の出力が、電力変換部３に対する制御信号Ｖｅとなる。
【００８４】
図３１中、オペアンプ２１とキャパシタＣ１と抵抗Ｒ１乃至Ｒ４とを含む回路８０３は、マイナー制御器を実現しており、図２５のブロック線図における伝達関数５０４は以下のように表される。
【数２４】
2004343942.tif 000025
【００８５】
図３１中、オペアンプ２２と抵抗Ｒ５及びＲ６とを含む回路８０１と、オペアンプ２４及び２５と抵抗Ｒａ，Ｒｂ，Ｒｋ，Ｒｌ，Ｒｍ及びＲｎとを含む回路８０２とにより図２５のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数５０１が実現される。なお回路８０１において以下のような演算がなされる。
【数２５】
2004343942.tif 000026
すなわち、Ｋ１＝Ｒ６／Ｒ５（＝０．４６）となっているが、Ｖｒｅｆが余分に加算されているため回路８０２にてその分を減算する。この回路８０２にて減算されるのは以下に表される数である。
【数２６】
2004343942.tif 000027
原理的にはＶｒｅｆが減算されれば十分であるが、実際には電力変換部３での三角波オフセット（ここで三角波はＶｐ２＝２ＶとＶｐ１＝１．４Ｖとの間で増減するため、Ｖｒｅｆ−Ｖｐ１＝１．１Ｖ）を考慮して減算量を調整している。抵抗Ｒａ及びＲｂにて抵抗分割しているのはその調整のためである。Ｖｒｅｆ＝２．５Ｖであるから、以下のようにＲａ及びＲｂが決定される。
【数２７】
2004343942.tif 000028
【００８６】
以上の説明をまとめると、図３２に示すような回路定数にする必要がある。すなわち、Ｒ１＝１０ＫΩ，Ｒ２＝９０ＫΩ，Ｒ３＝１０ＫΩ，Ｒ４＝２３．５ＫΩ，Ｒ５＝１０ＫΩ，Ｒ６＝４．６ＫΩ，Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ及びＲｓ＝１０ＫΩ，Ｒａ＝２８ＫΩ，Ｒｂ＝２２ＫΩ，Ｃ１＝６６ｐＦである。
【００８７】
なお回路８０４は、図２５の伝達関数５０１の出力と伝達関数５０４の出力とを加算する演算器に相当する。
【００８８】
また、電力変換部３の動作は第１の実施の形態において説明したとおりであり、このような電力変換部３を導入することにより入力電圧の変動があっても、制御部２ｃとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【００８９】
［実施の形態５］
理解を容易にするため、まず本発明の第５の実施の形態に係る電源回路のブロック線図を図３３に示す。
【００９０】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数６０１に入力される。伝達関数６０１は、図３３にも示されているように１次の伝達関数である。また、出力電圧Ｖｏはマイナー制御器に対応する伝達関数６０４に入力された後に正帰還され、伝達関数６０１の出力と加算される。伝達関数６０４は、図３３に示したように比例定数Ｋ２で表される。メイン制御器に対応する伝達関数６０１の出力の値とマイナー制御器に対応する伝達関数６０４の出力の値の加算結果は、電力変換部に対応する伝達関数Ｋｐ（６０２）に入力され、伝達関数Ｋｐ（６０２）の出力はＬＣフィルタ部に対応する伝達関数Ｈａ（６０３）に入力され、当該伝達関数Ｈａ（６０３）の出力が出力電圧Ｖｏとなる。
【００９１】
本実施の形態では、チョークコイルＬにその内部抵抗ＲＬとキャパシタＣに等価直列抵抗Ｒｃを加えたモデルを考える。従って、伝達関数Ｋｐ（６０２）及び伝達関数Ｈａ（６０３）から求められる伝達関数は、以下のように表される。
【数２８】
2004343942.tif 000029
図９で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。また、ＲＬ＝１００ｍΩ、Ｒｃ＝４ｍΩとする。そうすると、（１６）式は以下のように表される。
【数２９】
2004343942.tif 000030
（１７）式をボード線図に示すと図３４に示すようになる。図３４において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。図２で示した制御対象のボード線図と比較すると、内部抵抗ＲＬ及び等価直列抵抗Ｒｃにより共振ピークが下がっている。また、高周波域で位相遅れが減少している。
【００９２】
なお、伝達関数６０４はＫ２であり、Ｋ２＝０．１０８とすると図３５のようなボード線図となる。図３５において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表し、ゲインも位相もフラットであることが分かる。
【００９３】
このようなブロック線図において、伝達関数Ｋｐ（６０２）、伝達関数Ｈａ（６０３）及び伝達関数６０４からなるマイナーループ部６０００における閉ループの伝達関数を考える。この閉ループの伝達関数は、ＫｐＨａ／（１−ＫｐＨａＫ２）であるから、（１６）式から以下のように計算される。
【数３０】
2004343942.tif 000031
ここで（１８）式の分母の定数項に注目し、Ｋ２を以下の条件を満たすように設定する。すなわち、定数項を０にするような条件である。
【数３１】
2004343942.tif 000032
そうすると（１８）式は以下のように変形される。
【数３２】
2004343942.tif 000033
【００９４】
（２０）式を見れば分母にｓが生じているので、積分器が構成されることとなる。このように、比例定数である伝達関数６０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。マイナーループ部６０００における閉ループの伝達関数は、より具体的には（１７）式及びＫ２＝０．１０８より計算され、以下のようになる。
【数３３】
2004343942.tif 000034
【００９５】
（２１）式をボード線図に示すと図３６のようになる。図３６では、上段にゲインの周波数特性が示され、下段に位相の周波数特性が示されている。ゲインは、ほぼ単調に減少しており、位相は約１００Ｈｚにおける−９０°から約３×１０５Ｈｚで−１７０°程度まで遅れ、そして１０７Ｈｚで−１１０°程度まで位相遅れが減少する。
【００９６】
ここで図３４に示した、マイナーループ部６０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図３６に示した、マイナーループ部６０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図３７を用いて比較してみる。図３７の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線５２はマイナーループ部６０００が設けられていない場合のゲイン曲線であり、ゲイン曲線５１はマイナーループ部６０００導入後のゲイン曲線である。ゲインについては、約１０５Ｈｚ以降は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。
【００９７】
また、位相曲線５４はマイナーループ部６０００が設けられていない場合の位相曲線であり、位相曲線５３はマイナーループ部６０００導入後の位相曲線である。位相については、約１０５Ｈｚ以上の高周波域において−１７０°程度の位相遅れから次第に位相遅れが減少するのは同じであるが、低周波域においてはマイナーループ部６０００導入後の位相遅れが大きくなっている。これはマイナー制御器が０次の伝達関数で表されるため第４の実施の形態のように位相進み補償の効果はないからである。従って、メイン制御器により位相進み補償を行う必要がある。なお、高周波域において位相遅れが減少するのは、等価直列抵抗Ｒｃのためであって、これらによって位相進み補償がないわけではない。このように、擬似的な積分器をマイナーループ部６０００により形成することにより、システムの次数を下げるなど構成を簡易にすることができる。
【００９８】
次に、メイン制御器を含む、図３３に示したブロック線図の一巡伝達関数を考える。マイナーループ部６０００を導入して擬似的な積分要素を形成しているので、メイン制御器としては安定性を確保するための制御を行う。すなわち、メイン制御器としては位相進み補償を行って位相余裕を確保する。この結果、マイナー制御器及びメイン制御器を合わせても１次のシステムとなる。
【００９９】
メイン制御器の伝達関数６０１の各係数をＮ１＝２．８２，Ｎ０＝９．２６×１０５及びＤ０＝１．５４×１０６とすると、以下のように表される。
【数３４】
2004343942.tif 000035
【０１００】
（２２）式をボード線図で表すと図３８のようになる。図３８において上段はゲインの周波数特性を、下段は位相の周波数特性を表す。ゲインは約２×１０４Ｈｚまでフラットであるが、それ以上の周波数帯域では上昇している。位相は、約５×１０２Ｈｚから約１０５Ｈｚまで位相進みが大きくなり、約１０５Ｈｚ以上の周波数帯域は位相進みが少なくなっている。
【０１０１】
次にマイナーループ部６０００の伝達関数（（２１）式）とメイン制御部に対応する伝達関数６０１（（２２）式）とから計算される一巡伝達関数を図３９に示す。図３９において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。上で述べたようにゲイン交差周波数は１００ＫＨｚに設定されており、ゲインはほぼ単調に減少している。一方位相は、約１０３Ｈｚまで−９０°でフラットであり、約１０３Ｈｚから約１０６Ｈｚでは位相遅れが徐々に大きくなるが、約１０６Ｈｚ以上の周波数帯域では位相遅れが減少する。なお、位相余裕は約５１°であり、安定なシステムであると言える。
【０１０２】
図３３に示したようなブロック線図を実現する電源装置の回路図を図４０及び図４１に示す。図４０に示すように、電源装置１０ｂは、降圧型の電源装置であって、ＬＣフィルタ部１ａと、制御部２ｄと、電力変換部３とから構成される。
制御部２ｄは、メイン制御器及びマイナー制御器の両方を含み、これらについては図４１で詳細に述べる。
【０１０３】
電力変換部３は、第１の実施の形態における構成と異なる点はないので、ここでは説明を省略する。ＬＣフィルタ部１ａは、チョークコイルＬと、キャパシタＣと、負荷Ｒｏとが含まれる。なお、本実施の形態では、上で述べたようにチョークコイルＬの内部抵抗ＲＬ及びキャパシタＣの等価直列抵抗Ｒｃも含まれる。その一端がＭＯＳＦＥＴ３５のソース及びダイオード３４のカソード並びに演算器３２ａの入力端子に接続されているチョークコイルＬ及び内部抵抗ＲＬの他端は、キャパシタＣ及び等価直列抵抗Ｒｃ並びに負荷Ｒｏの正極側端子に接続されている。上で述べたように、その一端がチョークコイルＬ及び内部抵抗ＲＬ及び負荷Ｒｏの正極側端子に接続されたキャパシタＣ及び等価直列抵抗Ｒｃの他端は、負荷Ｒｏの負極側端子とダイオード３４のアノードと入力電源３６の負極側端子と接続されている。
【０１０４】
図４１に制御部２ｄの詳細な回路図を示す。制御部２ｄは、オペアンプ４１乃至４５と、基準電圧電源４６と、抵抗Ｒ４１乃至Ｒ４５、Ｒ４ａ、Ｒ４ｂ、Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ，Ｒ４ｎ，Ｒ４ｐ，Ｒ４ｑ，Ｒ４ｒ並びにＲ４ｓと、キャパシタＣ４１とを含む。抵抗Ｒ４４は、ＬＣフィルタ部１ａの負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ４４の他端は抵抗Ｒ４５とオペアンプ４１の正極側入力端子と接続されている。抵抗Ｒ４５は、抵抗Ｒ４４とオペアンプ４１の正極側入力端子に接続されており、その他端は接地されている。オペアンプ４１の負極側入力端子は当該オペアンプ４１の出力端子に接続されている。オペアンプ４１の出力端子はまた抵抗Ｒ４ｐに接続されている。
【０１０５】
また抵抗Ｒ４１及びＲ４２も、ＬＣフィルタ部１ａの負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ４２はキャパシタＣ４１と直列に接続されており、抵抗Ｒ４２及びキャパシタＣ４１は抵抗Ｒ４１と並列に接続されている。すなわち、抵抗Ｒ４１の他端は、抵抗Ｒ４３及びキャパシタＣ４１とオペアンプ４２の負極側入力端子に接続されている。また、その一端が抵抗Ｒ４２に接続されているキャパシタＣ４１の他端もオペアンプ４２の負極側入力端子に接続されている。抵抗Ｒ４３は、抵抗Ｒ４１及びキャパシタＣ４１とオペアンプ４２の負極側入力端子とに接続されており、その他端はオペアンプ４２の出力端子と抵抗Ｒ４ｌとに接続されている。オペアンプ４２の正極側入力端子は基準電圧電源４６の正極側端子と抵抗Ｒ４ａとに接続されている。基準電圧電源４６の負極側端子は接地されている。
【０１０６】
抵抗Ｒ４ａの他端は抵抗Ｒ４ｂとオペアンプ４４の正極側入力端子に接続されている。抵抗Ｒ４ｂは、抵抗Ｒ４ａとオペアンプ４４の正極側入力端子に接続されており、その他端は接地されている。オペアンプ４４の負極側入力端子はオペアンプ４４の出力端子と抵抗Ｒ４ｍとに接続されている。この抵抗Ｒ４ｍの他端はオペアンプ４５の負極側入力端子と抵抗Ｒ４ｎとに接続されている。抵抗Ｒ４ｎは、オペアンプ４５の負極側入力端子と抵抗Ｒ４ｍとに接続されており、他端はオペアンプ４５の出力端子と抵抗Ｒ４ｑに接続されている。
【０１０７】
オペアンプ４２の出力端子に接続されている抵抗Ｒ４ｌの他端は抵抗Ｒ４ｋとオペアンプ４５の正極側入力端子に接続されている。抵抗Ｒ４ｋは、オペアンプ４５の正極側入力端子と抵抗Ｒ４ｌに接続されており、その他端は接地されている。
【０１０８】
オペアンプ４１の出力端子に接続されている抵抗Ｒ４ｐの他端はオペアンプ４３の正極側入力端子と抵抗Ｒ４ｑに接続されている。オペアンプ４５の出力端子に接続されている抵抗Ｒ４ｑの他端は、抵抗Ｒ４ｐとオペアンプ４３の正極側入力端子に接続されている。オペアンプ４３の出力端子は抵抗Ｒ４ｒに接続されており、抵抗Ｒ４ｒの他端はオペアンプ４３の負極側入力端子及び抵抗Ｒ４ｓに接続されている。
抵抗Ｒ４ｓは、抵抗Ｒ４ｒ及びオペアンプ４３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ４３の出力が、電力変換部３に対する制御信号Ｖｅとなる。
【０１０９】
図４１中、オペアンプ４１と抵抗Ｒ４４及びＲ４５を含む回路１８１３は、マイナー制御器に対応する図３３のブロック線図における伝達関数６０４の比例定数Ｋ２を実現している。すなわち、Ｋ２＝Ｒ４５／（Ｒ４５＋Ｒ４４）である。
【０１１０】
図４１中、オペアンプ４２と抵抗Ｒ４１乃至Ｒ４３とキャパシタＣ４１とを含む回路１８１１と、オペアンプ４４及び４５と抵抗Ｒ４ａ，Ｒ４ｂ，Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ及びＲ４ｎとを含む回路１８１２とにより図３３のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数６０１が実現される。なお回路１８１１において以下のような演算がなされる。
【数３５】
2004343942.tif 000036
【０１１１】
図３３のブロック図に従えば伝達関数６０１と（Ｖｒｅｆ−Ｖｏ）との積が計算されるが、ここではＶｒｅｆが余分に加算されている。従って、Ｎ０，Ｎ１，Ｄ０は以下のようになる。
【数３６】
2004343942.tif 000037
【０１１２】
余分に加算されているＶｒｅｆを回路１８１２で減算する。この回路１８１２にて減算されるのは以下に表される数である。
【数３７】
2004343942.tif 000038
原理的にはＶｒｅｆが減算されれば十分であるが、実際には電力変換部３での三角波オフセット（ここでは三角波はＶｐ２＝２ＶとＶｐ１＝１．４Ｖとの間で増減するため、Ｖｒｅｆ−Ｖｐ１＝１．１Ｖ）を考慮して減算量を調整している。抵抗Ｒ４ａ及びＲ４ｂにて抵抗分割しているのはその調整のためである。Ｖｒｅｆ＝２．５Ｖであるから、以下のようにＲ４ａ及びＲ４ｂが決定される。
【数３８】
2004343942.tif 000039
【０１１３】
以上の説明をまとめると、図４２に示すような回路定数にする必要がある。すなわち、Ｒ４１＝１０ＫΩ，Ｒ４２＝２．７ＫΩ，Ｒ４３＝６ＫΩ，Ｒ４４＝１０ＫΩ，Ｒ４５＝１．２１ＫΩ，Ｒ４ｋ，Ｒ４ｌ，Ｒ４ｍ，Ｒ４ｎ，Ｒ４ｐ，Ｒ４ｑ，Ｒ４ｒ及びＲ４ｓ＝１０ＫΩ，Ｒ４ａ＝２８ＫΩ，Ｒ４ｂ＝２２ＫΩ，Ｃ４１＝２４０ｐＦである。
【０１１４】
なお回路１８１４は、図３３の伝達関数６０１の出力と伝達関数６０４の出力を加算する演算器に相当する。
【０１１５】
また、電力変換部３の動作は第１の実施の形態において説明したとおりであり、このような電力変換部３を導入することにより入力電圧の変動があっても、制御部２ｄとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【０１１６】
［実施の形態６］
理解を容易にするため、まず本発明の第６の実施の形態に係る電源回路のブロック線図を図４３に示す。
【０１１７】
このブロック線図では、出力電圧Ｖｏは負帰還されて基準電圧Ｖｒｅｆとの差が計算され、その計算結果である（Ｖｒｅｆ−Ｖｏ）がメイン制御器に対応する伝達関数７０１に入力される。伝達関数７０１は、図４３にも示されているように以下に示す式で表される。
【数３９】
2004343942.tif 000040
【０１１８】
また、出力電圧Ｖｏはマイナー制御器に対応する伝達関数７０４に入力された後に正帰還され、伝達関数７０１の出力と加算される。伝達関数７０４は、図４３に示したように以下の式で表される。
【数４０】
2004343942.tif 000041
メイン制御器に対応する伝達関数７０１の出力の値とマイナー制御器に対応する伝達関数７０４の出力の値の加算結果は、電力変換部に対応する伝達関数Ｋｐ（７０２）に入力され、伝達関数Ｋｐ（７０２）の出力はＬＣフィルタ部に対応する伝達関数Ｈ（７０３）に入力され、当該伝達関数Ｈ（７０３）の出力が出力電圧Ｖｏとなる。なお、伝達関数Ｋｐ（７０２）及び伝達関数Ｈ（７０３）から求められる伝達関数は、（３）式で表される。また、図９で示した電源の仕様及び回路定数は本実施の形態でもそのまま使用するものとする。
【０１１９】
このようなブロック線図において、伝達関数Ｋｐ（７０２）、伝達関数Ｈ（７０３）及び伝達関数７０４からなるマイナーループ部７０００における閉ループの伝達関数を考える。ここで伝達関数７０４をＧ３とすると、ＫｐＨ／（１−ＫｐＨＧ３）であるから、（３）式及び（２４）式を用いて以下のように計算される。
【数４１】
2004343942.tif 000042
ここで（２４）式の分母の定数項に注目し、ｃ０及びｄ０を以下の条件を満たすように設定する。すなわち、定数項を０にするような条件である。
【数４２】
2004343942.tif 000043
そうすると（２５）式は以下のように変形される。
【数４３】
2004343942.tif 000044
【０１２０】
（２６）式を見れば分母にｓが生じているので、積分器が構成されたことが分かる。このように、（２４）式のような伝達関数７０４を介して出力電圧Ｖｏを正帰還することにより、ＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性を変更することができるようになる。
【０１２１】
例えばｃ０＝１．５１５×１０６、ｄ０＝１．５１５×１０５、ｄ１＝−２．５１０と設定すると、（２４）式は以下のようになる。
【数４４】
2004343942.tif 000045
【０１２２】
（２７）式のボード線図を図４４に示す。図４４において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約３×１０３Ｈｚまではほぼフラットであるが、約３×１０３Ｈｚから約６×１０５Ｈｚまでの帯域では上昇している。また、約６×１０５Ｈｚ以上の帯域では再度フラットとなっている。一方位相は、約２００Ｈｚから徐々に−１８０°に向けて遅れてゆく特性となっている。
【０１２３】
そして（５）式及び（２７）式から計算される、マイナーループ部７０００における閉ループの伝達関数は以下のようになる。
【数４５】
2004343942.tif 000046
【０１２４】
この（２８）式をボード線図に表すと図４５のようになる。図４５において上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまで第１の傾きで減少し、それ以上の周波数帯域では第１の傾きより大きい第２の傾きで減少している。位相は、約１×１０３Ｈｚまでは−９０°でフラットであるが、それ以上の周波数帯域において約１×１０６Ｈｚで−１８０°となるまで遅れが生じている。
【０１２５】
ここでマイナーループ部７０００が設けられていない場合におけるＬＣフィルタ部及び電力変換部を含む制御対象の周波数特性と、図４５に示したマイナーループ部７０００導入後におけるＬＣフィルタ部と電力変換部とマイナー制御器とによる閉ループの伝達関数の周波数特性とを図４６を用いて比較してみる。図４６の上段はゲインの周波数特性を表しており、下段は位相の周波数特性を示している。ゲイン曲線６１はマイナーループ部７０００が設けられていない場合のゲイン曲線であり、ゲイン曲線６２はマイナーループ部７０００導入後のゲイン曲線である。ゲインについては、約１×１０５Ｈｚ以上は同じであるが、それより低周波域では周波数特性が変化している。すなわち、共振周波数付近のピークがなくなり、フラットであった低周波域に積分要素の特性が現れている。これによりメイン制御器側には積分器を設ける必要がなくなる。なお、本実施の形態においては、メイン制御器において（２３）式に示したように一次遅れ要素を設けているが、以下でも詳細に説明するように、（２３）式の分母と（２４）式の分母を同一とすることにより、メイン制御器側の一次遅れ要素をキャンセルしている。
【０１２６】
また、位相曲線６３はマイナーループ部７０００が設けられていない場合の位相曲線であり、位相曲線６４はマイナーループ部７０００導入後の位相曲線である。位相については、高周波域において位相が−１８０°遅れるのは同じであるが、位相遅れが緩やかになり、且つ約３×１０４Ｈｚから約６×１０５Ｈｚまで位相遅れが小さくなっている。すなわち、高周波域での位相余裕が増加しているため、安定性の向上を図ることができるようになる。このように、擬似的な積分器をマイナーループ部７０００により形成することにより安定性を向上させ、システムの次数を下げることが可能となる。
【０１２７】
次に、メイン制御器を含む、図４３に示したブロック線図の一巡伝達関数を考える。メイン制御器の伝達関数は（２３）式であり、ｃ０＝１．５１５×１０６，及びｅ０＝７．２１５×１０５とするならば、（２３）式は以下の式で表される。
【数４６】
2004343942.tif 000047
【０１２８】
（２９）式で表される伝達関数７０１のボード線図を図４７に示す。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまではフラットであるが、約１×１０５Ｈｚ以上では徐々に減少している。位相は、約５×１０３Ｈｚまでは０°であるが、徐々に遅れて約１０７Ｈｚでは９０°遅れた状態になる。
【０１２９】
図４３に示したブロック線図の一巡伝達関数は（２８）式と（２９）式の積であって、以下に示す式で表される。
【数４７】
2004343942.tif 000048
【０１３０】
（３０）式で表される一巡伝達関数のボード線図を図４８に示す。上段はゲインの周波数特性を表し、下段は位相の周波数特性を表す。ゲインは、約１×１０５Ｈｚまで第１の傾きで減少し、約１×１０５Ｈｚ以上の周波数帯域では第１の傾きより大きい第２の傾きで減少している。また、ゲイン交差周波数は約４×１０４Ｈｚとなっている。さらに、位相については、約１Ｋ（＝１０３）Ｈｚまでは９０°の位相遅れ、約１ＫＨｚ以上の周波数帯域では徐々に遅れが大きくなって約１０７Ｈｚでは２７０°の位相遅れになっている。なお、位相余裕は約７０°となっており、安定的なシステムであることが分かる。図４８を第４の実施の形態に係る一巡伝達関数を示す図３０と比較すると、ゲイン曲線はほぼ同じような曲線であるが約１０５Ｈｚ以降の傾きが図４８の方が大きくなっていること、及び位相曲線がさらに９０°遅れるようになっていることが分かる。これらは図４７に示した伝達関数７０１の影響である。
【０１３１】
このように本実施の形態と第４の実施の形態ではメイン制御器の伝達関数５０１（０次）と伝達関数７０１（１次）とが異なるにもかかわらず、図４８に示したように一巡伝達関数のゲイン曲線がほぼ同じとなっており、その理由は以下のとおりである。すなわち、マイナーループ部７０００の閉ループ伝達関数は（２６）式に示すとおりであるから、メイン制御器の伝達関数７０１（（２３）式）を用いると、全体の一巡伝達関数は以下の式で表される。
【数４８】
2004343942.tif 000049
【０１３２】
（３１）式に示すように、メイン制御器の伝達関数７０１の分母（ｓ＋ｃ０）はマイナーループ部７０００の閉ループ伝達関数の分子（ｓ＋ｃ０）と約分される。なお、マイナーループ部７０００の閉ループ伝達関数の分子における（ｓ＋ｃ０）は伝達関数７０４の分母（ｓ＋ｃ０）に由来する。従って、全体の一巡伝達関数（（３２）式）では、メイン制御器の伝達関数の分母の影響は消え去っており、全体の一巡伝達関数（（３２）式）の分母の次数（３次）は第４の実施の形態における次数（（１１）式）と同じになっている。従って、本実施の形態における全体の一巡伝達関数のゲイン曲線は第４の実施の形態における全体の一巡伝達関数のゲイン曲線とほぼ同じになっている。よって、メイン制御器の次数を１次にしても、メイン制御器の伝達関数７０１の分母とマイナーループ部７０００の伝達関数７０４の分母とを一致させることにより、メイン制御器の次数を０次とした場合とほぼ同じ効果を得ることができる。すなわち、メイン制御器とマイナー制御器の次数は共に１次であるが制御器全体としても１次とほぼ同じになる。但し、上で説明したように、メイン制御器の伝達関数７０１の分母（ｓ＋ｃ０）はマイナーループ部７０００の閉ループ伝達関数の分子（ｓ＋ｃ０）と約分されてしまうので、その分全体の一巡伝達関数における分子の次数が１減ってしまう。従って、位相進み要素が減ってしまったことになるため、位相は２７０°まで遅れるようになる。
【０１３３】
次に図４３に示したようなブロック線図を実現する電源装置の回路図を説明する。なお、基本的な構成は図７に示したとおりである。制御部２ｆは、メイン制御器及びマイナー制御器の両方を含み、これらについては以下図４９で詳細に述べる。
【０１３４】
図４９に制御部２ｆの詳細な回路図を示す。制御部２ｆは、オペアンプ２１乃至２５と、基準電圧電源２６と、抵抗Ｒ１乃至Ｒ６、Ｒａ、Ｒｂ、Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ並びにＲｓと、キャパシタＣ１及びＣ２とを含む。キャパシタＣ２が追加されたことが図３１との差である。キャパシタＣ１と抵抗Ｒ２は、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。キャパシタＣ１の他端は抵抗Ｒ３とに接続されている。抵抗Ｒ３の他端は、抵抗Ｒ４とオペアンプ２１の負極側入力端子に接続されている。抵抗Ｒ２の他端は、オペアンプ２１の正極側入力端子及び抵抗Ｒ１に接続されている。抵抗Ｒ１はオペアンプ２１の正極側入力端子に接続されており、抵抗Ｒ１の他端は接地されている。抵抗Ｒ４の他端は、オペアンプ２１の出力端子及び抵抗Ｒｐに接続されている。
【０１３５】
また抵抗Ｒ５も、ＬＣフィルタ部１の負荷Ｒｏの正極側の端子に接続されている。すなわち、出力電圧Ｖｏが入力される。抵抗Ｒ５の他端は、オペアンプ２２の負極側入力端子と抵抗Ｒ６及びキャパシタＣ２に接続されている。抵抗Ｒ６及びキャパシタＣ２の他端は、オペアンプ２２の出力端子と抵抗Ｒｌとに接続されている。キャパシタＣ２と抵抗Ｒ６は並列に接続されている。オペアンプ２２の正極側入力端子は、基準電圧電源２６の正極側端子と抵抗Ｒａに接続されている。基準電圧電源２６の負極側端子は接地されている。抵抗Ｒａの他端は抵抗Ｒｂとオペアンプ２４の正極側入力端子に接続されている。抵抗Ｒｂはオペアンプ２４の正極側入力端子と抵抗Ｒａに接続されており、その他端は接地されている。オペアンプ２４の負極側入力端子はオペアンプ２４の出力端子と抵抗Ｒｍとに接続されている。この抵抗Ｒｍの他端はオペアンプ２５の負極側入力端子と抵抗Ｒｎと接続されている。抵抗Ｒｎは、オペアンプ２５の負極側入力端子と抵抗Ｒｍとに接続されており、その他端はオペアンプ２５の出力端子と抵抗Ｒｑに接続されている。
【０１３６】
オペアンプ２２の出力端子に接続されている抵抗Ｒｌの他端は抵抗Ｒｋとオペアンプ２５の正極側入力端子に接続されている。抵抗Ｒｋは、オペアンプ２５の正極側入力端子と抵抗Ｒｌに接続されており、その他端は接地されている。
【０１３７】
オペアンプ２１の出力端子に接続されている抵抗Ｒｐの他端はオペアンプ２３の正極側入力端子と抵抗Ｒｑに接続されている。オペアンプ２５の出力端子に接続されている抵抗Ｒｑの他端は、抵抗Ｒｐとオペアンプ２３の正極側入力端子に接続されている。オペアンプ２３の出力端子は抵抗Ｒｒに接続されており、抵抗Ｒｒの他端はオペアンプ２３の負極側入力端子及び抵抗Ｒｓに接続されている。抵抗Ｒｓは、抵抗Ｒｒ及びオペアンプ２３の負極側入力端子に接続されており、その他端は接地されている。このオペアンプ２３の出力が、電力変換部３に対する制御信号Ｖｅとなる。
【０１３８】
図４９中、オペアンプ２１とキャパシタＣ１と抵抗Ｒ１乃至Ｒ４とを含む回路８０３は、マイナー制御器を実現しており、図４３のブロック線図における伝達関数７０４を表す（２４）式の各係数は以下のように表される。
【数４９】
2004343942.tif 000050
【０１３９】
図４９中、オペアンプ２２と抵抗Ｒ５及びＲ６とキャパシタＣ２とを含む回路８０１ａと、オペアンプ２４及び２５と抵抗Ｒａ，Ｒｂ，Ｒｋ，Ｒｌ，Ｒｍ及びＲｎとを含む回路８０２とにより図４３のブロック線図における（Ｖｒｅｆ−Ｖｏ）の演算器及び伝達関数７０１が実現される。なお回路８０１ａにおいて以下のような演算がなされる。
【数５０】
2004343942.tif 000051
【０１４０】
すなわち、ｃ０＝１／（Ｃ２Ｒ６）、ｅ０＝１／（Ｃ２Ｒ５）となっているが、Ｖｒｅｆが余分に加算されているため回路８０２にてその分を減算する。この回路８０２にて減算されるのは以下に表される数である。
【数５１】
2004343942.tif 000052
【０１４１】
原理的にはＶｒｅｆが減算されれば十分であるが、実際には電力変換部３での三角波オフセット（ここで三角波はＶｐ２＝２ＶとＶｐ１＝１．４Ｖとの間で増減するため、Ｖｒｅｆ−Ｖｐ１＝１．１Ｖ）を考慮して減算量を調整している。抵抗Ｒａ及びＲｂにて抵抗分割しているのはその調整のためである。Ｖｒｅｆ＝２．５Ｖであるから、以下のようにＲａ及びＲｂが決定される。
【数５２】
2004343942.tif 000053
【０１４２】
以上の説明をまとめると、図５０に示すような回路定数にする必要がある。すなわち、Ｒ１＝１０ＫΩ，Ｒ２＝９０ＫΩ，Ｒ３＝１０ＫΩ，Ｒ４＝２９ＫΩ，Ｒ５＝２１ＫΩ，Ｒ６＝１０ＫΩ，Ｒｋ，Ｒｌ，Ｒｍ，Ｒｎ，Ｒｐ，Ｒｑ，Ｒｒ及びＲｓ＝１０ＫΩ，Ｒａ＝２８ＫΩ，Ｒｂ＝２２ＫΩ，Ｃ１＝６６ｐＦ，Ｃ２＝６６ｐＦである。
【０１４３】
なお回路８０４は、図４３の伝達関数７０１の出力と伝達関数７０４の出力を加算する演算器に相当する。
【０１４４】
また、電力変換部３の動作は第１の実施の形態において説明したとおりであり、このような電力変換部３を導入することにより入力電圧の変動があっても、制御部２ｆとは別に当該入力電圧の変動を抑制するように動作するため、安定性が確保されるようになる。
【０１４５】
但し、電力変換部３は、第１の実施の形態において述べたような、三角波の傾斜を入力電圧Ｖｉに応じて変化させる回路ではなくともよい。例えば、Ｋｐ＝Ｖｉ／Ｖｐ（Ｖｐは三角波のピーク電圧）であるから、入力電圧Ｖｉが高くなった場合にＶｐも同じように高くすればＫｐは一定となる。図５１に一例を示す。縦軸は電圧［Ｖ］を表し、横軸は時間［ｔ］を表す。三角波のピーク電圧Ｖｐは入力電圧Ｖｉが上昇したのでＶｐ’に上昇する。但し、三角波の周期は変わらないので、三角波の傾斜が大きくなるのと同様の効果が出る。すなわち、従前の入力電圧Ｖｉにおいては三角波の電圧Ｖｃは図５１に示すように変化するが、入力電圧Ｖｉから入力電圧Ｖｉ’に上昇すると三角波の電圧はＶｃ’のように変化する。よって、制御部２ｆの出力Ｖｅが同じであっても、従前の三角波の電圧ＶｃがＶｅ以下となる時間１６００より、ピーク電圧が上昇した後の三角波の電圧Ｖｃ’がＶｅ以下となる時間１６０１は短くなる。従って、入力電圧Ｖｉが上昇するとＬＣフィルタ部１への入力電圧もＶからＶ’に上昇するが、ＭＯＳＦＥＴ３５のオンの時間は短くなるので、ＶＴ積一定が保たれるようになる。このように三角波のピーク電圧を入力電圧Ｖｉに応じて変化させる回路を使用しても同様の効果を得ることができるようになる。
【０１４６】
なお、Ｋｐ＝Ｖｉ／Ｖｐとなるのは、ＭＯＳＦＥＴ３５がオンとなる時比率ｄはｄ＝Ｖｅ／Ｖｐであるから、ｄ・Ｖｉ＝Ｋｐ・Ｖｅと表され、Ｋｐ＝ｄ・Ｖｉ／Ｖｅ＝Ｖｉ／Ｖｐとなるためである。なお、Ｖｐは上限値Ｖｐｍａｘ−下限値Ｖｐｍｉｎの値でよい。
【０１４７】
［実施の形態７］
実施の形態１乃至６では、降圧型の電源装置の例を示したが、本発明は、昇圧型及び昇降圧型の電源装置にも適用可能である。降圧型の電源装置との差は、図７の回路１００又は図４０の回路１００ｂの回路構成である。
【０１４８】
図５２に図７における回路１００又は図４０における回路１００ｂに相当する昇圧型の回路１１０を示す。回路１１０は、入力電源１１１、チョークコイル１１２、ＭＯＳＦＥＴ１１３と、ダイオード１１４と、キャパシタ１１５と、負荷１１６とを含む。入力電源１１１の正極側端子はチョークコイル１１２に接続されている。チョークコイルの他端はＭＯＳＦＥＴ１１３のドレイン及びダイオード１１４のアノードに接続されている。ダイオード１１４のカソードは、キャパシタ１１５及び負荷１１６の正極側端子に接続されている。キャパシタ１１５の他端及び負荷１１６の負極側端子は、ＭＯＳＦＥＴ１１３のソース及び入力電源１１１の負極側端子と接続されている。なお、図示されていないが、ＭＯＳＦＥＴ１１３のゲートは電力変換部３のドライブ回路に接続されており、負荷１１６の正極側端子は制御部に接続されている。なお、入力電源１１１の正極側端子及びチョークコイル１１２の一端が、積分器３２の演算器３２ａの入力端子に接続される。
【０１４９】
図５３に図７における回路１００又は図４０における回路１００ｂに相当する昇降圧型の回路１２０を示す。回路１２０は、入力電源１２１、チョークコイル１２２、ＭＯＳＦＥＴ１２３と、ダイオード１２４と、キャパシタ１２５と、負荷１２６とを含む。入力電源１２１の正極側端子はＭＯＳＦＥＴ１２３のドレインに接続されている。ＭＯＳＦＥＴ１２３のソースはチョークコイル１２２とダイオード１２４のカソードに接続されている。ダイオード１２４のアノードはキャパシタ１２５及び負荷１２６の正極側端子に接続されている。チョークコイル１２２及びキャパシタ１２５の他端は、負荷１２６の負極側端子及び入力電源１２１の負極側端子に接続されている。なお、図示されていないが、ＭＯＳＦＥＴ１２３のゲートは電力変換部３のドライブ回路に接続されており、負荷１２６の正極側端子は制御部に接続されている。なお、入力電源１２１の正極側端子とＭＯＳＦＥＴ１２３のドレインが、積分器３２の演算器３２ａの入力端子に接続される。但し、ＭＯＳＦＥＴ１２３のソース及びチョークコイル１２２の一端並びにダイオード１２４のカソードが、積分器３２の演算器３２ａの入力端子に接続される場合もある。
【０１５０】
以上本発明の実施の形態を説明したが、これらは例にすぎず上記のような設計思想を用いた他の回路を採用しても良い。
【０１５１】
また、第６の実施の形態では、メイン制御器及びマイナー制御器の伝達関数の分母を１次とした例を示したが、同一であれば２次以上であってもよい。
【０１５２】
さらに、電力変換部３の構成は上で述べたような構成に限定されず、例えば特開昭５９−１４４３６４号記載の技術を用いても良い。すなわち、入力電圧をオン・オフするスイッチと、スイッチによりオン・オフされる信号をＬＣフィルタで平滑して出力電圧を得るスイッチング電源回路と、スイッチング電源回路のＬＣフィルタ中のインダクタの電流を検出する電流検出回路と、スイッチング電源回路の出力電圧を検出する電圧検出回路と、電流検出回路及び電圧検出回路の出力を受け、スイッチのオン・オフ時間を制御するパルス巾変調回路とを備える。
このように電圧検出回路により検出された出力電圧をパルス巾変調回路に帰還すると共に、電流検出回路により検出された電流に対応する信号も帰還するので、入力電圧変動の影響を抑圧するものである。
【０１５３】
さらに、電力変換部３の構成には、例えば特許３１６１８３９号記載の技術を用いても良い。すなわち、スイッチング素子およびインダクタを含みスイッチング素子のオン期間にインダクタに蓄積したエネルギをスイッチング素子のオフ期間に出力側に放出させることにより直流電圧変換を行うチョッパ回路よりなる主回路と、スイッチング素子をオン・オフ制御する制御回路とを備える。そして、制御回路は、主回路の出力電圧に比例した検出電圧と設定電圧との差分を誤差電圧として出力する誤差検出部と、スイッチング素子のオンに伴って所定の時定数で充電が開始されるコンデンサの両端電圧が誤差電圧に達するとスイッチング素子をオフにするとともにコンデンサを放電させ、インダクタの蓄積エネルギーが規定値以下まで放出されたことを検出するとスイッチング素子をオンにする判定制御部と、入力電圧の変動に対して主回路の出力電圧を一定に保つように入力電圧が上昇すると上記時定数を小さくする方向に調節するオン時間調節部とを具備するものである。
【０１５４】
さらに、電力変換部３の構成には、例えば特開２００２−２５２９７９号記載の技術を用いても良い。すなわち、スイッチング素子のＯＮ幅信号により出力電圧を制御するスイッチング電源において、ＯＮ幅を決定するＰＷＭコンパレータと、周波数一定、且つ入力電圧により三角波の傾斜が可変する発振器と、当該出力電圧と基準電圧の差を増幅する誤差増幅器とを備え、ＰＷＭコンパレータは発振器の出力波形と誤差増幅器の出力とを比較してＯＮ幅信号を形成するものである。
【０１５５】
さらに、電力変換部３の構成には、例えば米国特許５２７８４９０号記載の技術を用いても良い。すなわち、この特許のスイッチング回路は、入力ノード、出力ノード、参照ノード、スイッチ、及び出力ノードでチョップされた信号を生成するために下辺スイッチデューティレシオの一連のサイクルで上記スイッチを循環させるためのフィードバック制御回路を含んでいる。フィードバック制御回路の１の形態は、それぞれのサイクルの間におけるチョップされた信号の平均値を表すフィードバック信号を生成するために、各サイクルの間、チョップされた信号を積分する。比較回路は、フィードバック信号のレベルが参照信号のレベルと等しいという状態の発生を表すコントロール信号を生成し、スイッチ制御回路は、参照信号に線形に関係するチョップされた信号の平均値を維持するために、上記状態の発生に従ってスイッチデューティレシオを変化させる。フィードバック制御回路の別の形態は、各サイクル間におけるチョップされた信号の時間積分値と参照ノードに結合された参照信号の時間積分値との差を表すフィードバック信号を生成する。比較回路は、チョップされた信号の時間積分値と参照信号の時間積分値との差がゼロであるという状態の発生を表すコントロール信号を生成し、その状態の発生に従って、スイッチ制御回路は積分器リセットなしでスイッチデューティレシオを変化させる。
【０１５６】
さらに、電力変換部３の構成には、例えば米国特許５０５５７６７号記載の技術を用いても良い。すなわち、スイッチング電圧レギュレータ回路は、当該スイッチング電圧レギュレータ回路のための入力電圧のソースに接続するための入力と、電流スイッチング手段と、当該電流スイッチング手段のオン及びオフのスイッチング周波数を制御するためのオシレータ手段とを含み、さらにフィードバックループにおいて誤差アンプ手段を含む。そしてスイッチング電圧レギュレータ回路においてフィードバックループを実装する際に使用される積分回路は、電流スイッチング手段のオン及びオフのスイッチング・デューティサイクルを制御するための信号を出力するアナログ・マルチプライヤ手段を有している。この出力信号は、スイッチング電圧レギュレータ回路の入力電圧の大きさにより分割された、誤差アンプ手段からの誤差信号の大きさに等しい値からの変化と共に直ぐに且つ実質的に比例して変化する大きさを有するものである。
【０１５７】
なお、このような５つの公報には、いずれも本発明の出力電圧の正帰還という観点を示しておらず、応答性を向上させるために出力電圧の正帰還を導入した場合、入力変動が安定性に影響するという特有の着想がないため、本発明を動機付けるものではない。
【０１５８】
また、上で述べた本発明の実施の形態をまとめると、以下のような形態も可能となる。
【０１５９】
すなわち、実施の形態の第１の態様に係る電源装置は、出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上記制御回路は、出力電圧に応じた第１の電圧を電力変換回路に負帰還するためのメジャーループと、出力電圧に応じた第２の電圧を電力変換回路に正帰還するためのマイナーループとを構成する。
【０１６０】
このように正帰還を行うためのマイナーループを設けることにより電力変換回路とＬＣフィルタとを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置が実現される。
【０１６１】
なお、上で述べたメジャーループがＰＩ制御器を含み、第２の電圧が出力電圧に比例した電圧であるような構成であってもよい。また、上で述べたメジャーループがＰＩＤ制御器を含み、第２の電圧が出力電圧に比例した電圧であるような構成であってもよい。メイン制御器を１次又は２次の伝達関数に対応する回路とし、マイナー制御器を０次の伝達関数に対応する回路とする場合を示すものである。
【０１６２】
さらに、上で述べたマイナーループにおいて、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。メイン制御器において積分要素を用意せずとも、擬似的な積分要素が構成されるため、実際の回路要素を少なくすることができるようになる。
【０１６３】
さらに、上で述べた第１の電圧を出力電圧と基準電圧との差に比例する電圧とし、上で述べたマイナーループにおいて、
【数５３】
2004343942.tif 000054
（ａ０、ｂ０及びｂ１は係数）で表される伝達関数を実現し、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数とマイナーループにおいて実現される伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともａ０及びｂ０を設定するようにしてもよい。メイン制御器を０次の伝達関数に対応する回路とし、マイナー制御器を１次の伝達関数に対応する回路とする場合を示すものである。
【０１６４】
また、上で述べたメジャーループにおいて、
【数５４】
2004343942.tif 000055
（Ｄ０、Ｎ０及びＮ１は係数）で表される伝達関数を実現し、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数とマイナーループにおいて実現される比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるようにマイナーループにおいて実現される比例要素の係数が設定されるようにしてもよい。メイン制御器を１次の伝達関数に対応する回路とし、マイナー制御器を０次の伝達関数に対応する回路とする場合を示すものである。
【０１６５】
実施の形態の第２の態様に係る電源装置は、出力の電圧時間積を一定にするように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路は、出力電圧に応じた第１の電圧を前記電力変換回路に負帰還する負帰還回路と、出力電圧に応じた第２の電圧を電力変換回路に正帰還する正帰還回路とを有する。
【０１６６】
このように正帰還を行うための正帰還回路を設けることにより電力変換回路とＬＣフィルタとを含む制御対象の周波数特性を変更して高速応答性を実現し、電力変換回路をその出力の電圧時間積が一定となるように構成することにより入力変動に対して安定的に動作する電源装置が実現される。
【０１６７】
なお、上記制御回路は差動増幅器を備え、上記負帰還回路は差動増幅器の反転入力端子に接続され、上記正帰還回路が差動増幅器の非反転入力端子に接続されるような構成であってもよい。１つの差動増幅器にて負帰還と正帰還を行うことができるため、簡易な構成にて上記の効果を実現することができるようになる。
【０１６８】
また、上記負帰還回路が、比例制御要素と積分制御要素とにより構成されるようにしてもよい。さらに、上記負帰還回路が、比例制御要素と積分制御要素と微分制御要素とにより構成されるようにしてもよい。
【０１６９】
さらに、上記正帰還回路が、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を実現するようにしてもよい。
【０１７０】
また、上記第１の電圧を出力電圧と基準電圧との差に比例する電圧とし、上記正帰還回路が、
【数５５】
2004343942.tif 000056
（ａ０、ｂ０及びｂ１は係数）で表される伝達関数を実現し、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と正帰還回路により実現される伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともａ０及びｂ０が設定されるようにしてもよい。メイン制御器が０次の伝達関数に対応する回路であり、マイナー制御器が１次の伝達関数に対応する回路である場合を示すものである。
【０１７１】
さらに、上で述べた負帰還回路が、
【数５６】
2004343942.tif 000057
（Ｄ０、Ｎ０及びＮ１は係数）で表される伝達関数を実現し、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と正帰還回路により実現される比例要素のみからなる伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように正帰還回路により実現される比例要素の係数が設定されるようにしてもよい。マイナー制御器が０次の伝達関数に対応する回路であり、メイン制御器が１次の伝達関数に対応する回路である場合を示すものである。
【０１７２】
実施の形態の第３の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路が、出力電圧に応じた第１の電圧を電力変換回路に負帰還するメジャーループと、出力電圧に比例した電圧を電力変換回路に正帰還するマイナーループとを備え、上で述べたマイナーループが、ＬＣフィルタと同次の伝達関数で構成される。
【０１７３】
実施の形態の第４の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に出力電圧を供給するＬＣフィルタと、出力電圧に基づき入力直流電圧の変換を制御するための信号を電力変換回路に出力し、出力電圧に基づき正帰還を行い且つ少なくとも電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するための制御回路とを有する。
【０１７４】
また、上で述べた制御回路が、少なくとも電力変換回路及びＬＣフィルタを含む制御対象の伝達関数の次数より低い次数の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する回路を含むようにしてもよい。
【０１７５】
実施の形態の第５の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを具備し、上で述べた制御回路が、出力電圧に基づき正帰還を行い且つ電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な１次遅れ要素を構成するための回路を含む。
【０１７６】
実施の形態の第６の態様に係る電源装置は、出力の電圧時間積が一定になるように入力直流電源からの入力電圧を変換する電力変換回路と、電力変換回路の出力を平滑して負荷に供給するＬＣフィルタと、ＬＣフィルタの出力電圧に基づいて電力変換回路を制御する制御回路とを有し、上で述べた制御回路が、第１の伝達関数を実現し、当該第１の伝達関数を介して出力電圧を正帰還させるための第１回路と、第２の伝達関数を実現し、出力電圧と基準電圧との差に応じた信号を出力する第２回路とを含み、第１の伝達関数と第２の伝達関数の分母が同一又は実質的に同一となるようにする。例えば、第１の伝達関数と第２の伝達関数を１次の伝達関数とする。但し２次以降であってもよい。
【０１７７】
さらに、上で述べた第１回路により、電力変換回路及びＬＣフィルタを含む制御対象に対して擬似的な積分制御要素を構成するようにしてもよい。
【０１７８】
また、上で述べた第１の伝達関数が、
【数５７】
2004343942.tif 000058
【０１７９】
（ｃ０、ｄ０及びｄ１は係数）で表され、電力変換回路及びＬＣフィルタを含む制御対象の伝達関数と第１回路の第１の伝達関数とにより構成される閉ループの伝達関数の分母の定数項が０又は実質的に０になるように少なくともｃ０及びｄ０が設定されるようにしてもよい。
【０１８０】
さらに、本発明の第１乃至第６の態様に係る電源装置の電力変換回路が、入力電圧に応じて電圧上昇の傾斜が変化する第１の信号を生成する回路と、制御回路からの第２の信号と第１の信号とを比較して、第１の信号の電圧が第２の信号以上になった場合に第３の信号を出力する回路と、クロック信号に応じてオンになり第３の信号に応じてオフになる駆動信号を生成する回路とを含むようにしてもよい。
【０１８１】
【発明の効果】
以上述べたように本発明に拠れば、実用性の高い構成で高速応答を実現するのに有効な電源装置を提供することができる。
【図面の簡単な説明】
【図１】前提技術についてのブロック線図の一例を示す図である。
【図２】前提技術における制御対象の伝達関数及びマイナーループ部における閉ループの伝達関数のボード線図である。
【図３】前提技術についての入力変動前後におけるゲイン曲線と位相曲線の変化を示す図である。
【図４】前提技術についてのブロック線図の他の例を示す図である。
【図５】他の前提技術における制御対象の伝達関数及びマイナーループ部における閉ループの伝達関数のボード線図である。
【図６】他の前提技術についての入力変動前後におけるゲイン曲線と位相曲線の変化を示す図である。
【図７】本発明の第１の実施の形態における電源装置の回路図である。
【図８】本発明の第１の実施の形態における電源装置のブロック線図である。
【図９】本発明の第１の実施の形態における回路定数及び電源の仕様を表すテーブルである。
【図１０】本発明の第１の実施の形態におけるマイナーループ導入前とマイナーループ導入後の制御対象の伝達関数を示すボード線図である。
【図１１】（ａ）及び（ｂ）は、２次の伝達関数の特性を表すためのζとω並びにゲインと位相の関係を示す図である。
【図１２】本発明の第１の実施の形態の制御部における回路定数を表すテーブルである。
【図１３】本発明の第１の実施の形態のメイン制御部の伝達関数のボード線図である。
【図１４】本発明の第１の実施の形態における一巡伝達関数のボード線図である。
【図１５】本発明の第１の実施の形態における一巡伝達関数と従来技術における一巡伝達関数のボード線図である。
【図１６】本発明の第１の実施の形態における電力変換部の定常状態における動作を説明するための図である。
【図１７】本発明の第１の実施の形態における電力変換部の入力変動時における動作を説明するための図である。
【図１８】従来技術における電力変換部の動作を説明するための図である。
【図１９】本発明の第２の実施の形態における制御部の回路図である。
【図２０】本発明の第２の実施の形態における回路定数を表すテーブルである。
【図２１】本発明の第２の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図２２】本発明の第２の実施の形態における一巡伝達関数のボード線図である。
【図２３】本発明の第２の実施の形態における一巡伝達関数と従来技術による一巡伝達関数のボード線図である。
【図２４】本発明の第３の実施の形態の制御部の回路を示す図である。
【図２５】本発明の第４の実施の形態における電源装置のブロック線図である。
【図２６】本発明の第４の実施の形態におけるマイナー制御器の伝達関数のボード線図である。
【図２７】本発明の第４の実施の形態におけるマイナーループ導入後におけるマイナーループの閉ループの伝達関数のボード線図である。
【図２８】本発明の第４の実施の形態におけるマイナーループ導入前の制御対象の伝達関数とマイナーループ導入後におけるマイナーループの閉ループの伝達関数を示すボード線図である。
【図２９】本発明の第４の実施の形態におけるメイン制御器の伝達関数のボード線図である。
【図３０】本発明の第４の実施の形態における一巡伝達関数のボード線図である。
【図３１】本発明の第４の実施の形態に係る制御部の回路図である。
【図３２】本発明の第４の実施の形態における制御部の回路定数を示すテーブルである。
【図３３】本発明の第５の実施の形態のブロック線図である。
【図３４】本発明の第５の実施の形態における制御対象の伝達関数のボード線図である。
【図３５】本発明の第５の実施の形態におけるマイナー制御部の伝達関数のボード線図である。
【図３６】本発明の第５の実施の形態におけるマイナーループ部の閉ループの伝達関数のボード線図である。
【図３７】本発明の第５の実施の形態におけるマイナーループ部の閉ループの伝達関数と制御対象の伝達関数のボード線図である。
【図３８】本発明の第５の実施の形態におけるメイン制御部の伝達関数のボード線図である。
【図３９】本発明の第５の実施の形態に係る一巡伝達関数のボード線図である。
【図４０】本発明の第５の実施の形態における電源装置の回路図である。
【図４１】本発明の第５の実施の形態の制御部の回路図である。
【図４２】本発明の第５の実施の形態における制御部の回路定数を示すテーブルである。
【図４３】本発明の第６の実施の形態においてのブロック線図である。
【図４４】本発明の第６の実施の形態におけるマイナー制御部の伝達関数のボード線図である。
【図４５】本発明の第６の実施の形態におけるマイナーループ部の閉ループの伝達関数のボード線図である。
【図４６】本発明の第６の実施の形態におけるマイナーループ部の閉ループの伝達関数と制御対象の伝達関数のボード線図である。
【図４７】本発明の第６の実施の形態におけるメイン制御部の伝達関数のボード線図である。
【図４８】本発明の第６の実施の形態における一巡伝達関数のボード線図である。
【図４９】本発明の第６の実施の形態における制御部の回路図である。
【図５０】本発明の第６の実施の形態における制御部の回路定数を示すテーブルである。
【図５１】電力変換部の他の実施例を説明するための波形図である。
【図５２】昇圧型の電源装置の回路構成例（一部）を示す図である。
【図５３】昇降圧型の電源装置の回路構成例（一部）を示す図である。
【符号の説明】
１，１ａ  ＬＣフィルタ部    ２，２ａ，２ｂ，２ｃ，２ｄ，２ｆ  制御部
３  電力変換部    ３４  ダイオード
３５  ＭＯＳＦＥＴ    ３６  入力電源
【図１】
2004343942.tif 000060
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2004343942.tif 000074
【図１６】
2004343942.tif 000075
【図１７】
2004343942.tif 000076
【図１８】
2004343942.tif 000077
【図１９】
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【図２０】
2004343942.tif 000079
【図２１】
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【図２２】
2004343942.tif 000081
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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