(57)【要約】【課題】デカップリング容量の増大が可能で、有効に電源ノイズの吸収をはかり、回路の安定動作を実現することのできる半導体装置を提供する。【解決手段】電源配線あるいはグランド配線に近接した領域であるか否かにかかわらず、チップの空き領域にＭＯＳを敷き詰め、配線層、拡散層を利用して電源配線・グランド配線に接続させるようにしたものである。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体チップの機能情報に基づいて機能素子のレイアウトパターンを設計し配置するレイアウトパターン形成工程と、
前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、前記空き領域に、ゲート酸化膜を絶縁膜とするＭＯＳ容量セルの配置が可能であるか否かを判断する判断工程と、
上記判断工程で可であると判断された領域にＭＯＳ容量セルを配置する工程と
前記ＭＯＳ容量セルのゲート導体を第１の電位に接続するとともに、基板を第２の電位に接続するように配線を形成する配線配置工程とを具備したことを特徴とする半導体装置用パターン生成方法。
【請求項２】
前記配線配置工程は、前記ＭＯＳ容量セルのゲート導体を電源配線に接続するとともに、基板をグランド配線に接続する工程を含むことを特徴とする請求項１に記載の半導体装置用パターン生成方法。
【請求項３】
前記配線配置工程は、上層に形成される配線から前記ゲート導体への接続用のコンタクトを形成し、前記配線と電源配線との接続を行うように、配線のレイアウトパターンを生成する工程を含むことを特徴とする請求項２に記載の半導体装置用パターン生成方法。
【請求項４】
上層に形成される配線から前記基板への接続用のコンタクトを形成し、前記基板とグランド配線との接続を行うように配線のレイアウトパターンを生成する工程を含むことを特徴とする請求項２または３のいずれかに記載の半導体装置用パターン生成方法。
【請求項５】
前記コンタクトは、下層に電源配線またはグランド配線があるところに形成されるコンタクトに前記配線を介して接続されることを特徴とする請求項３または４のいずれかに記載の半導体装置用パターン生成方法。
【請求項６】
前記上層に形成される配線は、
前記機能素子のレイアウトパターンのない領域であって、上に信号線がない領域を抽出する工程を含み、
前記抽出された領域に配置されることを特徴とする請求項３乃至５のいずれかに記載の半導体装置用レイアウトパターン生成方法。
【請求項７】
前記配線のレイアウトパターン生成工程は、
前記レイアウトパターンから下地層パターンの有無を検出し、
同一層に機能素子のレイアウトパターンがあるか否かを検知し、配線の生成可能領域を抽出する工程とを含むことを特徴とする請求項６に記載の半導体装置用レイアウトパターン生成方法。
【請求項８】
前記配線のレイアウトパターン生成工程は、
前記レイアウトパターンから下地層パターンの有無を検出するとともに、
前記レイアウトパターンから上層パターンの有無を検出し、
同一層に機能素子のレイアウトパターンがあるか否かを検知し、前記下地層パターンと前記上層パターンとの間に位置する中間層配線の生成可能領域を抽出する工程とを含むことを特徴とする請求項６に記載の半導体装置用レイアウトパターン生成方法。
【請求項９】
前記配線配置工程は、連続する２層のダミーパターンセルが交差パターンを有し、各層のダミーパターンセルが相互に、前記交差パターンの交差領域に相当する領域に島状の孤立パターンをもつように構成されたことを特徴とする請求項１に記載の半導体装置用パターン生成方法。
【請求項１０】
前記ダミーパターンセルは、十字状パターンと前記十字状パターンで分割された４つの領域にそれぞれ孤立の島状パターンを有する第１層セルと、前記第１層セルと連続する上層または下層に位置し、前記島状パターンに相当する４点で交差するように配置されたシャープ符号状パターンからなる第２層セルとで構成されており、第１層および第２層のそれぞれが電源配線およびグランド配線を構成していることを特徴とする請求項１に記載の半導体装置用パターン生成方法。
【請求項１１】
さらに、前記機能素子、前記ＭＯＳ容量素子および前記配線を構成する各層のレイアウトパターンからその面積率を抽出する工程と、
前記レイアウトパターンを構成する各層のプロセス条件にもとづいて得られる層毎のレイアウトパターンの最適面積率を考慮して、層毎のマスクパターンの面積率をあわせるように、前記レイアウトパターンに、ダミーパターンを追加配置するダミーパターン追加工程とを含み
各層の面積率を揃えるようにしたことを特徴とする請求項１に記載の半導体装置用パターン生成方法。
【請求項１２】
前記レイアウトパターン形成工程で形成されたレイアウトパターンを所望の大きさの小領域に分割する工程と、
分割された前記小領域毎にレイアウトパターンの面積率を抽出する工程と、
マスクパターンの面積率をあわせるように、ダミーパターンを追加配置するダミーパターン追加工程とを含み
前記小領域毎に各層の面積率を揃えるようにしたことを特徴とする請求項１１に記載の半導体装置の生成方法。
【請求項１３】
さらに面積率の異なるダミーパターンセルを複数種用意する工程を含み、
前記ダミーパターン追加工程は、当該小領域の面積率に応じて所望のダミーパターンセルを選択する工程を含むことを特徴とする請求項１２に記載の半導体装置用パターン生成方法。
【請求項１４】
ダミーパターン形成後の面積率を算出し、あらかじめ決められた条件の範囲内であるか否かを判定して、入っていない場合に、前記ダミーパターンのうちいくつかを取替え、最適なダミーセルを算出する工程とを含むことを特徴とする請求項１２に記載の半導体装置用パターン生成方法。
【請求項１５】
前記ダミーパターン追加工程は、配線層、拡散層、ゲート導体、ウェルの少なくとも一つに対して実行されることを特徴とする請求項１１乃至１４のいずれかに記載の半導体装置用パターン生成方法。
【請求項１６】
半導体チップのレイアウトデータからレイアウトパターンを形成するレイアウトパターン形成手段と、
この半導体チップ上でレイアウトパターンの存在しない空き領域を検出する空き領域検出手段と、
レイアウトパターン形成手段で形成されたレイアウトパターンからデザインルールによるテクノロジを考慮し、この空き領域検出手段で検出された領域とデザインルールとを論理演算する論理演算手段と、
この論理演算手段で抽出された領域を、デカップリング容量追加配置領域とする配置手段とを含み、空き領域にデカップリング容量を追加配置するようにしたことを特徴とする半導体装置用パターン生成装置。
【請求項１７】
請求項１乃至１５のいずれかに記載の方法または請求項１６に記載の装置を用いて生成された半導体装置用パターンに基づいて、各工程のマスクパターンを形成する工程と、
前記マスクパターンを用いて各プロセスを実行し半導体装置を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１乃至１５のいずれかに記載の方法または請求項１６に記載の装置を用いて生成された半導体装置用パターンを備えた半導体装置。
【請求項１９】
前記半導体装置は、同一サイズのダミー容量セルの集合体であって少なくともひとつの電気的接続をなさないダミー容量セルを含むことを特徴とする請求項１８に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、半導体装置の生成方法、半導体装置の製造方法および半導体装置の生成装置に係り、特に高速駆動に際しても不要輻射ノイズの低減を図ることの可能な半導体装置用パターンの生成に関するものである。
【０００２】
【従来の技術】
コンピュータはいうまでもなく、携帯電話等の通信機器、一般家庭製品や玩具、自動車まで、ＬＳＩの利用は拡大の一途をたどっている。しかし、その一方で、これらの製品から生じる不要輻射（ＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）がテレビ・ラジオ等の受信装置の電波障害や他システムの誤動作の原因として問題になっている。
これらの問題に対して、フィルタリングやシールディングというような製品全体としての対策も施されているが、部品点数増大・コスト増大・製品上対策の難しさ等の観点より、ＬＳＩパッケージとしてのノイズ抑制が強く要請されている。
【０００３】
このような状況のなかで、各製品においてＬＳＩはキーデバイスとして位置付けられており、製品の競争力確保のために、ＬＳＩの大規模化・高速化が要求されている。製品サイクルが短くなる中で、これらの要求に答えるためにはＬＳＩ設計の自動化が必須であり、現状の設計自動化技術導入の条件として同期設計を採用する必要が高まっている。基準クロックに同期して全回路が動作し、かつ大規模・高速のＬＳＩとなれば、その瞬時電流は非常に大きくなってしまうことになり、不要輻射の増大を引き起こすことになる。
【０００４】
このように、ＬＳＩの微細化及び、動作周波数の高速化に伴い、ラッチアップ対策、ノイズ対策が大きな問題となってきている。
一般に、セルベースの設計手法においては、基板セル内に拡散領域とスルーホールを形成しておくことで、コンタクトを形成し、当該コンタクトを介して、基板もしくはウェルを電源電位に固定しているが、ラッチアップ対策として基本セル内に基板コンタクトを追加したのでは、チップ面積は増大の一途をたどる。
【０００５】
そこで、本発明者らは、チップ面積増大を防止すべく、電源配線下に基板コンタクトを配置し、電源配線とグランド配線との間にセルをバイパスしたコンデンサを配置することにより、半導体装置の面積増大を抑制しつつも、ラッチアップ耐圧の向上を実現し、ノイズ放射の低減、外部から侵入するノイズによる誤動作の低減を実現する方法を提案している（特開２０００−２０８６３４号）。
【０００６】
また、さらなる半導体装置の微細化や動作周波数の高速化に伴って、深刻化する電源ノイズを低減させるべく、レイアウトパターンの存在しない空き領域を検出するとともに、電源配線領域と隣接する領域を検出し、これらの検出領域を論理演算して得られた領域にデカップリング容量を配置する方法が提案されている（特願平２００１−３５６２７９号）。
この方法では、電源配線領域と隣接する領域であってかつレイアウトパターンのない空き領域にデカップリング容量を追加配置するようにしているため、デカップリング容量をさらに増大することができる。
【０００７】
【発明が解決しようとする課題】
これらの方法は、電源ノイズの低減をはかることのできる方法ではあるが、さらなる半導体装置の微細化や動作周波数の高速化の進む現在においては、さらに大きなデカップリング容量を追加することは、極めて重大な課題であった。
特に、ＬＳＩの開発を終えて、レイアウト検証も終了した半導体チップ設計に対し、半導体チップ全体として、不要輻射（ＥＭＩ）を算出し、このＥＭＩ低減対策としてデカップリング容量を形成する際にさらに大きなデカップリング容量が必要となることがある。
さらにまた、デカップリング容量を増大したとしても、レイアウトパターンに偏りがある場合、当該層について十分なパターン精度を得ることができないのみならず、当該層よりも上層のパターン精度にも影響を及ぼすという問題があり、プロセス精度を十分に得ることができないという問題があった。
そこで、チップのレイアウト決定の最終段階としては、再度プロセス条件を考慮して自動配線を行うことが望ましい場合もあった。
【０００８】
本発明は、前記実情に鑑みてなされたもので、デカップリング容量の増大が可能で、有効に電源ノイズの吸収をはかり、回路の安定動作を実現することのできる半導体装置を提供することを目的とする。
【０００９】
また、確実なパターン精度を求めて、パターン生成の自動化を容易にすることを目的とする。
【００１０】
【課題を解決するための手段】
この目的を達成するために、本発明の方法では、電源配線あるいはグランド配線に近接した領域であるか否かにかかわらず、チップの空き領域にＭＯＳ容量を敷き詰め、配線層、拡散層を利用して電源配線・グランド配線に接続させるようにしたものである。
【００１１】
すなわち、本発明の方法は、半導体チップの機能情報に基づいて機能素子のレイアウトパターンを設計し配置するレイアウトパターン形成工程と、前記レイアウトパターンの存在しない空き領域を検出する空き領域検出工程と、前記空き領域に、ゲート酸化膜を絶縁膜とするＭＯＳ容量セルの配置が可能であるか否かを判断する判断工程と、上記判断工程で可であると判断された領域にＭＯＳ容量セルを配置する工程と、前記ＭＯＳ容量セルのゲート導体を第１の電位に接続するとともに、基板を第２の電位に接続するように配線を形成する配線配置工程とを具備したことを特徴とする。
【００１２】
かかる方法によれば、空き領域を検出して、空き領域にＭＯＳ容量セルを形成し、必要である場所で、配線を行うことによってデカップリング容量を増大する自動設計が容易に可能となる。なお、ＭＯＳ容量セルを配置する工程では、判断工程で配置可能と判断された領域全体にセルを配置しておき、後の制約で不可であれば削除するのが、空き領域を最大限に利用するという点で望ましい。
【００１３】
望ましくは、前記配線配置工程は、前記ＭＯＳ容量セルのゲート導体を電源配線に接続するとともに、基板をグランド配線に接続する工程を含むことを特徴とする。
【００１４】
また望ましくは、前記配線配置工程は、上層に形成される配線から前記ゲート導体への接続用のコンタクトを形成し、前記配線と電源配線との接続を行うように、配線のレイアウトパターンを生成する工程を含むことを特徴とする。
【００１５】
また望ましくは、上層に形成される配線から前記基板への接続用のコンタクトを形成し、前記基板とグランド配線との接続を行うように配線のレイアウトパターンを生成する工程を含むことを特徴とする。
【００１６】
また望ましくは、前記コンタクトは、下層に電源配線またはグランド配線があるところに形成されるコンタクトに前記配線を介して接続されることを特徴とする。
【００１７】
また望ましくは、前記上層に形成される配線は、前記機能素子のレイアウトパターンのない領域であって、上に信号線がない領域を抽出する工程を含み、前記抽出された領域に配置されることを特徴とする。
【００１８】
また望ましくは、前記配線のレイアウトパターン生成工程は、前記レイアウトパターンから下地層パターンの有無を検出し、同一層に機能素子のレイアウトパターンがあるか否かを検知し、配線の生成可能領域を抽出する工程とを含むことを特徴とする。
【００１９】
また望ましくは、前記配線のレイアウトパターン生成工程は、前記レイアウトパターンから下地層パターンの有無を検出するとともに、前記レイアウトパターンから上層パターンの有無を検出し、同一層に機能素子のレイアウトパターンがあるか否かを検知し、前記下地層パターンと前記上層パターンとの間に位置する中間層配線の生成可能領域を抽出する工程とを含むことを特徴とする。
【００２０】
また望ましくは、前記配線配置工程は、連続する２層のダミーパターンセルが交差パターンを有し、各層のダミーパターンセルが相互に、前記交差パターンの交差領域に相当する領域に島状の孤立パターンをもつように構成されたことを特徴とする。
【００２１】
かかる構成によれば、ＭＯＳ容量セルを電源電位あるいは接地電位などの所望の電位に接続するのに配線長を低減し接続を容易にすることができる。また接続したり、接続することなく浮遊状態にしたりするために、孤立パターンにスルーホールを形成するか否かで、容易に接続状態をコントロールすることが可能となる。
【００２２】
また、電源直下に敷き詰められたデカップリング容量は、直上にビアをうてば電源電位の接続が容易となる。ここで電源配線が上位層である場合には、ＭＯＳ容量セルの上部があいていれば（信号線が形成されていなければ）自動的にスタック用のビアおよびパッドを形成するようにする。
【００２３】
一方電源配線から離れたところに配置されたＭＯＳ容量セルは、配線を十字状に形成してセルと等ピッチで形成するようにすれば、容易に接続可能である。
【００２４】
また望ましくは、前記ダミーパターンセルは、十字状パターンと前記十字状パターンで分割された４つの領域にそれぞれ孤立の島状パターンを有する第１層セルと、前記第１層セルと連続する上層または下層に位置し、４個の前記島状パターンに相当する４点で交差するように配置されたシャープ符号状パターンからなる第２層セルとで構成されており、第１層および第２層のそれぞれが電源配線およびグランド配線を構成していることを特徴とする。
【００２５】
かかる構成によれば、ＭＯＳ容量セルを電源電位あるいは接地電位などの所望の電位に接続したり、接続することなく浮遊状態にしたりすることができ、極めてシンプルなダミーパターンセルを構成するものである。
【００２６】
また望ましくは、さらに、前記機能素子、前記ＭＯＳ容量素子および前記配線を構成する各層のレイアウトパターンからその面積率を抽出する工程と、前記レイアウトパターンを構成する各層のプロセス条件にもとづいて得られる層毎のレイアウトパターンの最適面積率を考慮して、層毎のマスクパターンの面積率をあわせるように、前記レイアウトパターンに、ダミーパターンを追加配置するダミーパターン追加工程とを含み、各層の面積率を揃えるようにしたことを特徴とする。
【００２７】
かかる方法によれば、プロセス条件を考慮し、回路の機能的にはパターンの不要な領域にもダミーパターンを残しておくことで、エッチング種、注入イオンなどの集中を防ぐことができるとともに、またマクロな次元での平坦化を防ぐことができ、パターン精度の向上および拡散層の不純物プロファイルの最適化、あるいは表面の平坦化をはかることが可能となる。
【００２８】
また望ましくは、前記レイアウトパターン形成工程で形成されたレイアウトパターンを所望の大きさの小領域に分割する工程と、分割された前記小領域毎にレイアウトパターンの面積率を抽出する工程と、マスクパターンの面積率をあわせるように、ダミーパターンを追加配置するダミーパターン追加工程とを含み、前記小領域毎に各層の面積率を揃えるようにしたことを特徴とする。
【００２９】
かかる構成によれば、小領域毎に、面積率をそろえることにより、当該層全体として面積率を最適化することが可能となる。また小領域毎に追加するダミーパターンの大きさとピッチとを調整することにより、容易に面積率の最適化をはかることが可能となる。
【００３０】
また望ましくは、さらに面積率の異なるダミーパターンセルを複数種用意する工程を含み、前記ダミーパターン追加工程は、当該小領域の面積率に応じて所望のダミーパターンセルを選択する工程を含むことを特徴とする。
【００３１】
かかる構成によれば、面積率の異なるダミーパターンセルから、最適なダミーパターンセルを選択することにより、容易に面積率をそろえることができ、当該層全体として面積率を最適化することが可能となる。またこの複数種のダミーパターンセルは、小領域毎に大きさとピッチとの異なる追加ダミーパターンを用意することにより、容易に最適なダミーパターンセルを選択することが可能となる。
【００３２】
また望ましくは、ダミーパターン形成後の面積率を算出し、あらかじめ決められた条件の範囲内であるか否かを判定して、入っていない場合に、前記ダミーパターンのうちいくつかを取替え、最適なダミーセルを算出する工程とを含むことを特徴とする。
【００３３】
また望ましくは、前記ダミーパターン追加工程は、配線層、拡散層、ゲート導体、ウェルの少なくとも一つに対して実行されることを特徴とする。
【００３４】
このようにして、自動的に効率よく半導体装置のパターン生成を行うことが可能となる。
【００３５】
また、本発明の半導体装置用パターン生成装置は、半導体チップのレイアウトデータからレイアウトパターンを形成するレイアウトパターン形成手段と、この半導体チップ上でレイアウトパターンの存在しない空き領域を検出する空き領域検出手段と、レイアウトパターン形成手段で形成されたレイアウトパターンからデザインルールによるテクノロジを考慮し、この空き領域検出手段で検出された領域とデザインルールとを論理演算する論理演算手段と、この論理演算手段で抽出された領域を、デカップリング容量追加配置領域とする配置手段とを含み、空き領域にデカップリング容量を追加配置するようにしたことを特徴とする。
【００３６】
本発明の半導体装置の製造方法では、上記方法または装置を用いて生成された半導体装置用パターンに基づいて、各工程のマスクパターンを形成する工程と、前記マスクパターンを用いて各プロセスを実行し半導体装置を形成する工程とを含むことを特徴とする。
【００３７】
また本発明の半導体装置は、上記方法または装置を用いて生成された半導体装置用パターンを具備している。
【００３８】
望ましくは、前記半導体装置は、同一サイズのダミー容量セルの集合体であって少なくともひとつの電気的接続をなさないダミー容量セルを含むことを特徴とする。
【００３９】
なお、ここで機能素子とは、トランジスタ、メモリ、配線などＬＳＩを構成する機能素子を含むものとする。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（第１の実施の形態）
図１は、本発明の実施の形態におけるパターン生成装置を示すブロック図である。この装置では半導体チップのレイアウトパターンを設計し配置するレイアウトパターン形成手段１０１と、この半導体チップ上でレイアウトパターンの存在しない空き領域を検出する空き領域検出手段１０２と、レイアウトパターン形成手段で形成されたレイアウトパターンからデザインルール１０３によるテクノロジを考慮し、この空き領域検出手段１０２で検出された領域とデザインルールとを論理演算する論理演算手段１０４と、この論理演算手段で抽出された領域を、デカップリング容量追加配置領域とする配置手段１０５とを含み、空き領域にデカップリング容量を追加配置するようにし、再度付加のなされたレイアウトパターンデータをレイアウトパターン形成手段１０１から出力するように構成されている。
ここでデザインルールによるテクノロジとはデザインルールにより算出したテクノロジをいい、セル、バイパスコンデンサ、配線などの部材の大きさを、拡散、スパッタリング、エッチングなどの各プロセスのデザインルールによって定義したものをいう。
【００４１】
すなわちこのパターン生成装置では、図２及び図３にフローチャートを示すようにしてＭＯＳ容量付加のなされたレイアウトパターンを形成する。
【００４２】
まず、不要輻射対策を考慮したＬＳＩの開発を終え、レイアウト検証も終了した半導体チップのレイアウトデータ（図４参照）（Ｓ２０１）から、図５に示すように、トランジスタ配置領域Ｔを抽出する（ステップＳ２０２）。ここで全工程にわたって、レイアウトデータは半導体チップの左下及び右上を位置合わせし、当該２点を基準として生成されるものとする。
【００４３】
そして、このトランジスタ配置領域Ｔと当該半導体チップ領域とを論理演算にかけ、反転させることにより、半導体チップ上でトランジスタの配置されていない領域を抽出し、この領域を所定幅Ｗだけ小さくするリサイズ工程を実行する（論理演算ステップＳ２０３）。この反転によりトランジスタの配置されていない領域が得られ、これをリサイズにより縮小することにより、図６に示すようにセル形成可能な空き領域Ｖが得られる。
【００４４】
さらにデザインルール（Ｓ２０４）にもとづき形成可能な隣接パターン間距離を考慮し、形成可能領域を抽出する（ステップＳ２０５）。
この後デカップリング容量用種パターンＳを生成する（ステップＳ２０６）。
【００４５】
そして、このデカップリング容量用種パターンＳと、空き領域とを論理演算し（ステップＳ２０７）、図７に示すようにこのデカップリング容量用種パターンＣＳのみの半導体装置用レイアウトパターンを得る（ステップＳ２０８）。
【００４６】
一方また前記半導体チップのレイアウトデータ（Ｓ２０１）から、全配線パターンＰを抽出する（ステップＳ３０２）。
【００４７】
そして、この配線パターン配置領域Ｐと当該半導体チップ領域とを論理演算にかけ、反転させることにより、半導体チップ上で配線の配置されていない領域を抽出し、この領域を所定幅Ｗだけ小さくするリサイズ工程を実行する（論理演算ステップＳ３０３）。この反転により配線配置されていない領域が得られ、これをリサイズにより縮小することにより、配線層ダミーセル形成可能な空き領域ＶＣが得られる。
【００４８】
さらにデザインルール（Ｓ３０４）にもとづき形成可能な隣接パターン間距離を考慮し、ダミー配線形成可能領域を抽出する（ステップＳ３０５）。
【００４９】
この後ダミー配線用種データＤを生成する（ステップＳ３０６）。
そして、このダミー配線用種データＤと、配線層ダミーセル形成可能な空き領域ＶＣとを論理演算し（ステップＳ３０７）、図８に示すように、この配線層ダミー用種データのみの半導体装置を得る（ステップＳ３０８）。
【００５０】
さらにまた、前記半導体チップのレイアウトデータ（Ｓ２０１）から、図９に示すように、電源及びグランド配線を各配線層別にパターンを抽出する（ステップＳ４０２）。
【００５１】
このようにして得られた配線層ダミー用種データとデカップリング容量用種データとを合成し（ステップ５００）、合成領域において、差し替え用図形パターンを複数種用意しておき（ステップ５０１）、境界にかかって形成不可能な領域では種パターン差し替えを行い（ステップ５０２）、デカップリング容量用パターンと、配線用ダミーパターンのみの半導体装置を得る（ステップ５０３）。
【００５２】
この後、前記ステップ５０３で得られた半導体装置のレイアウトパターンに、図１０に示すように、前記ステップ４０２で前記半導体チップのレイアウトデータ（２０１）から抽出された電源及びグランド配線の各パターンを合成する（ステップ６００）。
【００５３】
そしてこのパターンデータから、ゲート導体、拡散層、各層の配線の面積率を算出する（面積率算出ステップ６０１）。
【００５４】
この後、プロセス条件７０１から、ゲート導体、拡散層、配線の最適面積率を得る（７０２）。ここでは例えばポリゲートを用いておりゲート導体の最適面積率は２５％、ＣＭＰ前の下地配線の最適面積率は６５％以上であった。
【００５５】
そして面積率算出ステップ６０１で得られたゲート導体、拡散層、各層の配線の面積率にもとづいて、前記ステップ７０２で得られた最適面積率となるように、デカップリング容量用パターンおよびダミー用配線を調整する（ステップ６０２）。
【００５６】
このようにして、図１１（ａ）乃至（ｃ）に示すように、スタック用コンタクト図形パターンの生成を行う（ステップ６０３）とともに、電源接続用図形パターンの生成を行う（ステップ６０４）。この電源接続用図形パターンについては後述する。
【００５７】
そしてこれに当初の半導体チップのレイアウトデータ（２０１）を合成し（ステップ６０６）、半導体装置の最適レイアウトデータを得ることができる（ステップ６０７）。
【００５８】
この電源接続用図形パターンは、図１１（ａ）乃至（ｃ）に示すように、半導体基板１に形成された拡散領域１Ｓとゲート電極３とがゲート酸化膜２を絶縁膜として挟んだＭＯＳ容量セルの上に、接続用として形成したダミーパターンセルである。このダミーパターンセルは交差パターンを有し、交差パターンの上層または下層のダミーパターンセルが相互に、前記交差パターンの交差領域に相当する領域に島状の孤立パターンをもつように構成されている。
【００５９】
すなわち、このダミーパターンセルは、図１１（ｂ）に示すように、十字状パターンと前記十字状パターンで分割された４つの領域にそれぞれ孤立の島状パターンを有する第１層セル４と、前記第１層セル４と連続する上層または下層に位置し、図１１（ｃ）に示すように、前記４個の島状パターンに相当する４点で交差するように配置されたシャープ符号状パターンからなる第２層セル５とで構成されており、第１層および第２層のそれぞれが電源配線およびグランド配線を構成していることを特徴とする。ここで、図１１（ａ）および図１１（ｂ）はそれぞれ図１１（ｃ）のＡ−Ａ断面、およびＢ―Ｂ断面を示す図である。１０は層間絶縁膜である。
【００６０】
このようにして、ＭＯＳ容量セルを電源電位あるいは接地電位などの所望の電位に接続するのに配線長を低減し接続を容易にすることができる。また接続したり、接続することなく浮遊状態にしたりするために、孤立パターンにスルーホールを形成するか否かで、容易に接続状態をコントロールすることが可能となる。また孤立パターンを貫通するようにスルーホールを形成することにより、１層とばしで、上層側または下層側で電源電位に接続できればよい。
【００６１】
また、電源直下に敷き詰められたデカップリング容量は、直上にビアをうてば電源電位との接続が容易となる。ここでＭＯＳ容量セルの上部があいていれば（信号線が形成されていなければ）自動的にスタック用のビアおよびパッドを形成するようにする。
【００６２】
このようにして電源配線から離れたところに配置されたものであっても、デカップリング容量の増大をはかることができる。また配線を十字状に形成してＭＯＳ容量セルと等ピッチで形成することにより、容易に接続可能である。
【００６３】
なお、面積率算出ステップ６０１以降のステップにより、プロセス条件に対応して面積率を調整することにより、レイアウト設計に高精度に対応したパターンを得ることが可能となる。
【００６４】
すなわちこれは以下のような理由によるものである。
例えば配線パターンの形成に際しては、多結晶シリコン層、アルミニウム層、金属シリサイド層などの導電性膜を形成した後、フォトリソグラフィにより所望のマスクパターンを形成し、このマスクパターンをマスクとしてエッチングを行うことにより、配線パターンの形成がなされる。
【００６５】
エッチング工程においては、マスクパターンから露呈する導電性膜が選択的に除去されるが、エッチャントの濃度、温度などの諸条件を最適化しても、マスクパターンの密度（面積率）ひいてはマスクパターンの周辺長によってエッチング速度にばらつきがある。このため、マスクパターンの密度あるいはパターンピッチによって、エッチング精度が異なり、マスクパターン領域が大き過ぎても小さ過ぎてもエッチング精度が低下する。
【００６６】
また、拡散層の形成についても同様の問題があり、拡散層形成のためのイオン注入領域が狭過ぎると、イオンの集中が生じ、所望の拡散プロファイルを得ることができないことがある。
【００６７】
また基板表面の平坦化のためにＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｅｔｃｈｉｎｇ）という方法が提案されているが、この方法は例えば、塗布法あるいはＣＶＤ法などにより、表面に絶縁膜を形成した後、機械的に研磨しながら、化学的にエッチングを行うことにより、表面の平坦化をはかるものである。しかしながら、下層の配線層のパターン密度が小さい場合、所定面積以上のパターンのない領域が存在すると、絶縁膜を厚く形成しても平坦化できず、その結果ＣＭＰを行っても配線パターンのない領域が凹部となり、へこんだ状態のままとなることがある。
【００６８】
このように、レイアウトパターンに偏りがある場合、当該層について十分なパターン精度を得ることができないのみならず、当該層よりも上層のパターン精度にも影響を及ぼし、プロセス精度を十分に得ることができないという問題があったが、上記面積率の調整ステップを行うことにより、プロセス精度を高めることができる。
【００６９】
（第２の実施の形態）
またダミーパターンセルの変形例として、図１２（ａ）乃至（ｃ）に示すような構造も有効である。すなわち、このダミーパターンセルは、図１２（ａ）に単位ユニット、図１２（ｂ）にその接続体、図１２（ｃ）に断面図を示すように、セルと等ピッチで形成された、十字状パターンを有する第１層セル４、６，８と、前記第１層セル４、６，８と連続する上層または下層に位置するシャープ符号状パターンからなる第２層セル５、７，９とを相互にずらして形成してもよい。
【００７０】
ここで、図１２（ａ）は１ユニット、図１２（ｂ）はその組み合わせ、図１２（ｃ）は図１２（ｂ）のＡ−Ａ断面を示す図である。１０は層間絶縁膜である。
【００７１】
かかる構成によれば、電源配線及びグランド配線への接続は敷き詰められたセル近傍へは横方向に接続、またセルの上方向に電源あるいはグランド配線があれば上層の配線で接続すればよい。
【００７２】
このようにして、ＭＯＳ容量セルを電源電位あるいは接地電位などの所望の電位に接続するのに配線長を低減し接続を容易にすることができる。
【００７３】
（第３の実施の形態）
また、電源配線及びグランド配線への接続に際し、配線が利用できないときは、図１３に示すように、セルを配置した状態で拡散層１Ｓ同士、ゲート３同士が接続されるようなセル形状をとるようにしてもよい。
【００７４】
かかる構成によれば、どこか一部でも電源配線、あるいはグランド配線に接続できれば接続された全セルをセルとして利用することが可能である。
【００７５】
また、上層あるいは下層に余分のメタル配線を形成する必要がないため、配線容量の増大を防ぐことができる。これにより、配線容量が気になる領域ではこのような構造をとることにより、配線容量を増大することなくでカップリング容量の追加を行うことが可能となる。
【００７６】
（第４の実施の形態）
また図１４に示すように、拡散層１Ｓ同士を配線Ｍで接続するようにしても、同様の効果を得ることが可能となる。
【００７７】
（第５の実施の形態）
本発明の方法は、ＭＯＳ容量セルとしてゲート酸化膜の厚い領域と薄い領域とを有するＬＳＩにおいても、本発明の方法によれば、自動配置配線が容易であるため、用途に応じた条件を加味して自動配置配線を行うことができる。
例えば、高耐圧である必要があるアナログ回路領域などでは、ゲート酸化膜の膜厚を大きくする必要があるのに対し、他の論理回路領域ではゲート酸化膜の膜厚は大きくする必要がない。そこで、アナログ回路領域ではゲート酸化膜の膜厚を大きくし、他の論理回路領域ではデカップリング容量を大きくするためゲート酸化膜の膜厚を比較的小さくした構造が望ましいが、近年、半導体装置の高集積化・高機能化に伴い、ゲートリークの問題が浮き彫りになってきており、信頼性の向上を目指して、論理回路領域でも厚いゲート酸化膜を採用する傾向にある。例えば、アナログ回路領域を耐圧３．３Ｖ仕様、他の論理回路領域を耐圧１．５Ｖとしていたのに対し、近年では他の論理回路領域でも耐圧３．３Ｖとするものが出現している。このような場合、論理回路領域で不要輻射対策としてデカップリング容量を増大したい場合に、デカップリング容量を最大限に付加することが可能となる。
【００７８】
このように、本発明によれば、空き領域を抽出し最大限に多くデカップリング容量を形成することができるため、ゲートリークの低減とデカップリング容量の増大というトレードオフ関係にある機能を満たすことが可能となる。すなわちゲートリークを低減しながら、デカップリング容量を増大することが可能となる。
【００７９】
このようにして、高周波動作による不要輻射ノイズを低減する機能の高い半導体装置を提供することが可能となる。
【００８０】
また、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることも可能である。例えば、電源配線に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はないため、チップ外周近傍ではゲート酸化膜を厚くし、内部では薄くしている。
【００８１】
また、チップ外周近傍でのみ多層構造のゲート酸化膜とするなどの方法をとるようにしてもよい。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサとなるように、使用する周波数帯域に応じて適切なものを選択してもよい。
【００８２】
（第６の実施の形態）
前記第１の実施の形態ではレイアウトパターンの空き領域を検出し空き領域にＭＯＳ容量セルを配置するようにしたが、各層ごとに面積率を考慮しながらダミーパターンを配置し、最後に拡散領域、ゲート酸化膜、ゲート電極の垂直方向の配列を考慮しデカップリング容量を形成し、ＭＯＳ容量付加のなされたレイアウトパターンを形成するようにしてもよい。
ここでは図１５に示すように、不要輻射対策を考慮したＬＳＩの開発を終え、レイアウト検証も終了した半導体チップのレイアウトデータからレイアウトパターンを形成するレイアウトパターン形成手段１１０１と、このレイアウトパターンに基づいて層毎の空き領域検出を行う空き領域検出手段１１０２と、デザインルール１１０３に基づく各層のパターン形成のための最適面積率を抽出する最適面積率抽出手段１１０４と、空き領域検出手段１１０２から各層の面積率を算出し、最適面積率となるように、ダミーパターンを配置するダミーパターン配置手段１１０５と、更にこれらのダミーパターンのうち拡散領域とゲート導体との間の垂直方向の位置関係を考慮し、デカップリング容量の付加が可能かどうかを判断し可能である領域には電源配線およびグランド配線との接続を行う容量配置手段１１０６とを具備したことを特徴とする。
この場合のパターン生成方法について、図１６乃至図１８にフローチャートを示す。
【００８３】
まず、不要輻射対策を考慮したＬＳＩの開発を終え、レイアウト検証も終了した半導体チップのレイアウトデータ（Ｓ１２０１）から、トランジスタ配置領域Ｔを抽出する（図５参照）（ステップＳ１２０２）。ここで全工程にわたって、レイアウトデータは半導体チップの左下及び右上を位置合わせし、当該２点を基準として生成されるものとする。
【００８４】
そして、このトランジスタ配置領域Ｔと当該半導体チップ領域とを論理演算にかけ、反転させることにより、半導体チップ上でトランジスタの配置されていない領域を抽出し、この領域を所定幅Ｗだけ小さくするリサイズ工程を実行する（論理演算ステップＳ１２０３）。この反転によりトランジスタの配置されていない領域が得られ、これをリサイズにより縮小することにより、図６に示したようにダミーパターンセル形成可能な空き領域Ｖが得られる。
【００８５】
さらにデザインルール（Ｓ１２０４）にもとづき形成可能な隣接パターン間距離を考慮し、ダミーパターン形成可能領域を抽出する（ステップＳ１２０５）。ここでは拡散層、ゲート導体と層毎にステップＳ１２０５を実行する。
この後、拡散領域形成用ダミーパターン用種データおよびゲート導体形成用ダミーパターン用種データを生成する（ステップＳ１２０６）。
【００８６】
そして、これら各層についての拡散領域形成用ダミーパターン用種データおよびゲート導体形成用ダミーパターン用種データのそれぞれとダミーパターン形成可能領域とを論理演算し（ステップＳ１２０７）、図１９に示すようにこの拡散領域形成用ダミーパターン用種パターンおよびゲート導体形成用ダミーパターンデカップリング容量用種パターンのみの半導体装置を得る（ステップＳ１２０８）。
【００８７】
一方また前記半導体チップのレイアウトデータ（Ｓ１２０１）から、全配線パターンを抽出する（ステップＳ１３０２）。
【００８８】
そして、この配線パターン配置領域と当該半導体チップ領域とを論理演算にかけ、反転させることにより、半導体チップ上で配線の配置されていない領域を抽出し、この領域を所定幅Ｗだけ小さくするリサイズ工程を実行する（理演算ステップＳ１３０３）。この反転により配線配置されていない領域が得られ、これをリサイズにより縮小することにより、配線層ダミーセル形成可能な空き領域が得られる。
【００８９】
さらにデザインルール（Ｓ１３０４）にもとづき形成可能な隣接パターン間距離を考慮し、ダミー配線形成可能領域を抽出する（ステップＳ１３０５）。
【００９０】
この後ダミー配線用種データを生成する（ステップＳ１３０６）。
そして、このダミー配線用種データと、配線層ダミーセル形成可能な空き領域ＶＣとを論理演算し（ステップＳ１３０７）、この配線層ダミー用種パターンのみの半導体装置を得る（ステップＳ１３０８）。
【００９１】
このようにして得られた配線層ダミー用種パターンと拡散領域形成用ダミーパターン用種データ、ゲート導体形成用ダミーパターン用種データとを合成し（ステップＳ１５００）、各ブロック（小領域）毎にゲート導体、拡散領域及び配線について合成を行う。そして各層に対してブロックごとに面積率を抽出する（ステップＳ１８００）。そして、差し替え用図形パターンを複数種用意しておき（ステップＳ１５０１）、境界にかかって形成不可能な領域では小さい種パターンと差し替えを行い、形成可能な領域には最適な種パターン差し替えを行い（ステップＳ１５０２）、目標面積率に沿うように最適化された拡散層用ダミーパターン、ゲート導体用ダミーパターン、配線層用ダミーパターンのみの半導体装置を得る（ステップＳ１６００）。
ここでブロックとは１チップ全体ではなく、ある程度の大きさのウインドウを持った枠を用い、その枠内で面積率計算を行っていく。このようにして、もともとのオリジナルレイアウト中に面積率が低いパターンが存在するウインドウ内の空き領域には、面積率が高めのダミーパターンを配置することが可能となり。チップ全体の平坦化に極めて有効な手法となる。
このようにして最適面積率に基づいて設定された目標面積率に沿うように最適化された拡散領域用ダミーパターン、ゲート導体用ダミーパターン、配線層用ダミーパターンのみの半導体装置が完成する。
【００９２】
この後、前記ステップ１６００で得られた最適化された拡散層用ダミーパターン、ゲート導体用ダミーパターン、配線層用ダミーパターンのみの半導体装置のレイアウトパターンに、前記半導体チップのレイアウトデータ（Ｓ１２０１）から抽出されたレイアウトパターンとを層毎に合成する（ステップＳ１６０６）。このようにダミーパターンのない半導体装置のレイアウトデータを合成することにより、未トランジスタ、未配線領域にダミーパターンのある半導体装置が完成する。
【００９３】
この後、プロセス条件から、１チップとしてのゲート導体、拡散層、配線の最適面積率を算出する（Ｓ１９０１）。
そして再度１チップとして面積率計算を行い、面積率が足りなかったり多すぎたりする場合は、差し替え用図形パターン２０００から適切にダミーパターンセルＤ１を差し替える（ステップＳ２００１）。
このようにして図２０（ａ）および（ｂ）に示すように、１チップとして最適な面積率に調整されたダミーパターンセルＤ２が生成される（ステップ２００２）。
ここでセルの差し替えステップ２００１では、均一にダミーパターンを配置した場所はあらかじめ特定できるので、面積率が足りない場合は、均一に配置した領域中のダミーパターンを均等に面積率の大きいものに変更することによって所望の面積率に調整されたダミーパターンが生成される。一方面積率が大きすぎる場合は、均一に配置した領域中のダミーパターンを均等に面積率の小さいものに変更することによって所望の面積率に調整されたダミーパターンが生成される。
【００９４】
そしてさらに図１８にフローチャートを示すように、デカップリング容量の追加を行う。
まずデカップリング容量の追加を希望するか否かの判断を行い（ステップ２００３）、要であるとデカップリング容量配置可能スペースを抽出する（ステップ２００４）。ここでは、拡散領域パターンとゲート導体パターンとが垂直方向で一致して存在しているか否かを判断し、デカップリング容量形成可能スペースを抽出する。本実施の形態では、各層のパターン配置をする際にチップの左下と右上を確認し位置決めを行っているため、各層のダミーパターンを同一ピッチで配置し、全使用、１個おき、２個おきなどピッチを調整して面積率を調整すれば、垂直方向には自動的に重なるようにすることが可能である。
従って、差し替え用デカップリング図形パターン２００８を用いてデカップリング容量の差し替えを行い（ステップ２００５）、面積率調整およびデカップリング容量付加のなされた半導体装置のレイアウトパターンを生成する（ステップ２００８）。ここでは、拡散領域パターン、ゲート導体パターンのいずれかを調整することにより、デカップリング容量付加を行うことが可能となる。
【００９５】
電源配線及びグランド配線とデカップリング容量セルとの接続については、ダミー配線パターンとして前記第２乃至第５の実施の形態で説明したダミー配線セルを用いるようにしておくことにより、容易に達成可能である。
【００９６】
このようにして、半導体装置の最適レイアウトデータを得ることができ、高周波動作による不要輻射ノイズを低減する機能の高い半導体装置を提供することが可能となる。
【００９７】
また、仕様を考慮して、デザインルールから領域の状況を判断し、領域毎に特性の異なるバイパスコンデンサを設けることも可能である。例えば、電源配線に近い、チップの外周部では、サージ対策のために高耐圧である必要があるのに対し、内部では特に高耐圧である必要はないため、チップ外周近傍ではゲート酸化膜を厚くし、内部では薄くしている。
【００９８】
また、チップ外周近傍でのみ多層構造のゲート酸化膜とするなどの方法を取るようにしてもよい。
また機能素子の近傍では周波数特性が重要であり、高周波用である場合は大容量のバイパスコンデンサを形成する必要があるのに対し、低周波用である場合には小容量のバイパスコンデンサとなるように、使用する周波数帯域に応じて適切なものを選択してもよい。
【００９９】
なお、Ｐチャネルの容量セルとＮチャネルの容量セルとを用意しておき、Ｐチャネルの容量セルの電源供給ができない場合はＮチャネルの容量セルを配置しなおすようにすることも可能である。
【０１００】
さらにまたＰチャネルとＮチャネルの両方の容量をもつ容量セルとを用意しておき、ＰチャネルとＮチャネルの両方の容量配置をすることにより、一導電型の拡散領域に偏ることなく容量配置を行うことができるため、均一性を確保することができ、イオンの集中を防止し、所望の拡散プロファイルを得ることができる。
【０１０１】
【発明の効果】
以上説明したように、本発明の半導体装置は、空き領域下にセルを配置しておき、デカップリング容量の増大をはかるもので簡単な構成で、チップ面積の増大なしに、空き領域を利用してコンデンサを形成することが可能となり、ノイズの低減を図ることが可能となる。
【０１０２】
また、パターンの生成に際しても、チップのレイアウトパターンを生成した後、空き領域（他のレイヤーがまったく存在しない場所）を、図形論理演算、リサイズ処理を利用して、自動的に探し出し、この探し出した領域をデカップリング容量配置領域として利用するもので、自動的にパターン生成が可能であり、高精度のノイズ低減が可能となる。
【０１０３】
また接続先の配線層もパターンとして形成することができ、より高精度のノイズ低減が可能となる。この時デザインルールを守るように配置することが必要であり、これによりさらに高精度で信頼の高いパターン形成を行うことが可能となる。
【０１０４】
かかる方法によれば、空き領域を検出して、空き領域にＭＯＳ容量セルを形成し、必要である場所で、配線を行うことによってデカップリング容量を増大する自動配置配線が容易に可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のパターン生成装置を示すブロック図である。
【図２】本発明の第１の実施の形態のパターン生成方法を示すフローチャートである。
【図３】本発明の第１の実施の形態のパターン生成方法を示すフローチャートである。
【図４】本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。
【図５】本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。
【図６】本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。
【図７】本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。
【図８】本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。
【図９】本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。
【図１０】本発明の第１の実施の形態のパターン生成プロセスを示す説明図である。
【図１１】本発明の第２の実施形態を示す図である。
【図１２】本発明の第３の実施形態を示す図である。
【図１３】本発明の第４の実施形態を示す図である。
【図１４】本発明の第５の実施形態を示す図である。
【図１５】本発明の第６の実施形態のパターン生成装置を示すブロック図である。
【図１６】本発明の第６の実施の形態のパターン生成方法を示すフローチャートである。
【図１７】本発明の第６の実施の形態のパターン生成方法を示すフローチャートである。
【図１８】本発明の第６の実施の形態のパターン生成プロセスを示すフローチャートである。
【図１９】本発明の第６の実施の形態のパターン生成プロセスを示す説明図である。
【図２０】本発明の第６の実施の形態のパターン生成プロセスを示す説明図である。
【符号の説明】
１０１　　　　レイアウトパターン形成手段
１０２　　　　空き領域検出手段
１０３　　　　デザインルール
１０４　　　　論理演算手段
１０５　　　　配置手段
【図１】
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【図２】
2004071837.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004071837.tif 000009
【図８】
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【図９】
2004071837.tif 000011
【図１０】
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【図１１】
2004071837.tif 000013
【図１２】
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【図１３】
2004071837.tif 000015
【図１４】
2004071837.tif 000016
【図１５】
2004071837.tif 000017
【図１６】
2004071837.tif 000018
【図１７】
2004071837.tif 000019
【図１８】
2004071837.tif 000020
【図１９】
2004071837.tif 000021
【図２０】
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