(57)【要約】【課題】動作電源電圧に鈍感であり、かつ入力信号のパルス間の時間間隔に関係なくほぼ一定の遅延時間を持つ遅延ステージおよび遅延回路を提供する。【解決手段】本発明に係る遅延ステージは、入力信号を反転させて出力する第１インバータと、一端が第１電圧ノードに連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、制御信号に応答してターンオンされる第１スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が第２電圧ノードに連結される第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、前記制御信号の反転信号に応答してターンオンされる第２スイッチとを備える。前記制御信号の遷移は前記入力信号の遷移の前に発生する。【選択図】図２
2004364313.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を反転させて出力する第１インバータと、
一端が第１電圧ノードに連結された第１キャパシタと、
前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、制御信号に応答してターンオンされる第１スイッチと、
前記第１インバータの出力信号を反転させて出力する第２インバータと、
一端が第２電圧ノードに連結された第２キャパシタと、
前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、前記制御信号の反転信号に応答してターンオンされる第２スイッチと、を備えることを特徴とする遅延ステージ。
【請求項２】
前記制御信号の遷移は、前記入力信号の遷移の前に発生することを特徴とする請求項１に記載の遅延ステージ。
【請求項３】
一端が前記第２電圧ノードに連結された第３キャパシタと、
前記第３キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされる第３スイッチと、をさらに備えることを特徴とする請求項１に記載の遅延ステージ。
【請求項４】
一端が前記第１電圧ノードに連結される第３キャパシタと、
前記第３キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされる第３スイッチと、をさらに備えることを特徴とする請求項１に記載の遅延ステージ。
【請求項５】
前記第１電圧ノードは動作電圧レベルを持ち、前記第２電圧ノードは接地電圧レベルを持つことを特徴とする請求項１に記載の遅延ステージ。
【請求項６】
前記第１電圧ノードは接地電圧レベルを持ち、前記第２電圧ノードは動作電圧レベルを持つことを特徴とする請求項１に記載の遅延ステージ。
【請求項７】
入力信号を反転させて出力する第１インバータと、
一端が第１電圧ノードに連結された第１キャパシタと、
前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされる第１スイッチと、
前記第１キャパシタの他端と第２電圧ノードとの間に連結され、制御信号に応答してターンオンされる第２スイッチと、
前記第１インバータの出力信号を反転させて出力する第２インバータと、
一端が前記第２電圧ノードに連結された第２キャパシタと、
前記第２キャパシタの他端と前記第２インバータの出力端間に連結され、常にターンオンされる第３スイッチと、
前記第２キャパシタの他端と前記第１電圧ノードとの間に連結され、前記制御信号の反転信号に応答してターンオンされる第４スイッチと、を備えることを特徴とする遅延ステージ。
【請求項８】
遅延制御信号を受信してパルス形態の前記制御信号を発生するパルス発生器と、
前記制御信号を反転させて前記制御信号の反転信号を発生するインバータと、をさらに備え、
前記遅延制御信号の遷移は前記入力信号の遷移の前に発生することを特徴とする請求項７に記載の遅延ステージ。
【請求項９】
一端が前記第２電圧ノードに連結された第３キャパシタと、
前記第３キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされる第５スイッチと、をさらに備えることを特徴とする請求項８に記載の遅延ステージ。
【請求項１０】
一端が前記第１電圧ノードに連結された第３キャパシタと、
前記第３キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされる第５スイッチと、をさらに備えることを特徴とする請求項８に記載の遅延ステージ。
【請求項１１】
前記第１電圧ノードは動作電圧レベルを持ち、前記第２電圧ノードは接地電圧レベルを持つことを特徴とする請求項７に記載の遅延ステージ。
【請求項１２】
前記第１電圧ノードは接地電圧レベルを持ち、前記第２電圧ノードは動作電圧レベルを持つことを特徴とする請求項７に記載の遅延ステージ。
【請求項１３】
直列連結される複数個の遅延ステージを備える遅延回路であって、
前記遅延ステージのそれぞれは、
入力信号を反転させて出力する第１インバータと、
一端が第１電圧ノードに連結された第１キャパシタと、
前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、制御信号に応答してターンオンされる第１スイッチと、
前記第１インバータの出力信号を反転させて出力する第２インバータと、
一端が第２電圧ノードに連結された第２キャパシタと、
前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、前記制御信号の反転信号に応答してターンオンされる第２スイッチと、を備えることを特徴とする遅延回路。
【請求項１４】
前記制御信号の遷移は前記入力信号の遷移の前に発生することを特徴とする請求項１３に記載の遅延回路。
【請求項１５】
前記遅延ステージのそれぞれは、
一端が前記第２電圧ノードに連結された第３キャパシタと、
前記第３キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされる第３スイッチと、をさらに備えることを特徴とする請求項１３に記載の遅延回路。
【請求項１６】
前記遅延ステージのそれぞれは、
一端が前記第１電圧ノードに連結された第３キャパシタと、
前記第３キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされている第３スイッチと、をさらに備えることを特徴とする請求項１３に記載の遅延回路。
【請求項１７】
前記第１電圧ノードは動作電圧レベルを持ち、前記第２電圧ノードは接地電圧レベルを持つことを特徴とする請求項１３に記載の遅延回路。
【請求項１８】
前記第１電圧ノードは接地電圧レベルを持ち、前記第２電圧ノードは動作電圧レベルを持つことを特徴とする請求項１３に記載の遅延回路。
【請求項１９】
直列連結される複数個の遅延ステージを備える遅延回路であって、
前記遅延ステージのそれぞれは、
入力信号を反転させて出力する第１インバータと、
一端が第１電圧ノードに連結された第１キャパシタと、
前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされている第１スイッチと、
前記第１キャパシタの他端と第２電圧ノードとの間に連結され、制御信号に応答してターンオンされる第２スイッチと、
前記第１インバータの出力信号を反転させて出力する第２インバータと、
一端が前記第２電圧ノードに連結された第２キャパシタと、
前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされる第３スイッチと、
前記第２キャパシタの他端と前記第１電圧ノードとの間に連結され、前記制御信号の反転信号に応答してターンオンされる第４スイッチと、を備えることを特徴とする遅延回路。
【請求項２０】
遅延制御信号を受信してパルス形態の前記制御信号を発生するパルス発生器と、
前記制御信号を反転させて前記制御信号の反転信号を発生するインバータと、をさらに備え、
前記遅延制御信号の遷移は前記入力信号の遷移の前に発生することを特徴とする請求項１９に記載の遅延回路。
【請求項２１】
前記遅延ステージのそれぞれは、
一端が第２電圧ノードに連結された第３キャパシタと、
前記第３キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされる第５スイッチをさらに備えることを特徴とする請求項１９に記載の遅延回路。
【請求項２２】
前記遅延ステージのそれぞれは、
一端が第１電圧ノードに連結された第３キャパシタと、
前記第３キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされる第５スイッチと、をさらに備えることを特徴とする請求項１９に記載の遅延回路。
【請求項２３】
前記第１電圧ノードは動作電圧レベルを持ち、前記第２電圧ノードは接地電圧レベルを持つことを特徴とする請求項１９に記載の遅延回路。
【請求項２４】
前記第１電圧ノードは接地電圧レベルを持ち、前記第２電圧ノードは動作電圧レベルを持つことを特徴とする請求項１９に記載の遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に、動作電源電圧に鈍感であり、かつ入力信号のパルス間の時間間隔に関係なくほぼ一定の遅延時間を持つ遅延ステージおよび遅延回路に関する。
【背景技術】
【０００２】
半導体集積回路では、一般的に、タイミング調節のために信号を所定の時間だけ遅延させる遅延回路が必要であり、特に、正確なタイミング調節のために動作電圧の変化にかかわらず常に一定の遅延時間を持つ遅延回路が要求される。
【０００３】
半導体集積回路において一定の遅延時間を持つ遅延回路を具現するために、内部電源電圧発生回路が発生する内部電源電圧（外部動作電圧より低い電圧）を利用する方法がある。このような従来の技術は、外部動作電圧が１．８ボルトまで低下する近来の半導体集積回路では適用され難い。言い換えれば、低い外部動作電圧から発生する内部電源電圧のレベルは、外部動作電圧の変動幅などを考慮すれば、外部動作電圧のレベルと比較してかなり低下せざるを得ない。これにより、遅延回路のような内部電源電圧を使用する回路は、低い動作電圧のために所望の特性を得難い。従来の代表的な遅延回路が特許文献１に開示されている。
【０００４】
図１は、従来の遅延回路の一例を示す回路図である。図１に図示された従来の遅延回路は、直列連結された複数個の反転遅延ステージ１１〜１ｎを備え、それぞれの反転遅延ステージが、インバータＩＶ、ＰＭＯＳキャパシタＣＰ、ＮＭＯＳキャパシタＣＮ、ゲートに接地電圧ＶＳＳが印加されるＰＭＯＳトランジスタＰＭ、およびゲートに電源電圧ＶＣＣが印加されるＮＭＯＳトランジスタＮＭを備える。
【０００５】
従来の遅延回路は、ＮＭＯＳトランジスタＮＭが動作電源電圧ＶＣＣにしたがってＮＭＯＳキャパシタＣＮの有効キャパシタンスの量を変化させることによって、動作電源電圧ＶＣＣに対して鈍感になる。しかし、従来の遅延回路は、遅延時間が入力信号ＩＮのパルス間の時間間隔によって変化するという問題点がある。
【０００６】
より詳細に説明すれば、Ａノードは、入力信号ＩＮの”ハイ”区間中にＶＣＣに充電され、次いで入力信号ＩＮが”ハイ”から”ロー”に遷移されると、初期には速く放電されるが、ＰＭＯＳトランジスタＰＭのＶｇｓ（ゲートとソースとの間の電圧）がＶｔｐ（ＰＭＯＳトランジスタＰＭのスレッショルド電圧）に近づけば非常に低速で放電される。後続の入力信号ＩＮの”ハイ”遷移が速やかになされる場合は、残りの電荷によってＡノードの充電が速くなされる。一方、後続の入力信号ＩＮの”ハイ”遷移が遅くなされる場合は、すなわち、後続の”ハイ”遷移がＡノードの放電が十分になされた後になされる場合は、Ａノードを多量の電荷で充電しなければならないため、Ａノードの充電が遅くなる。
【０００７】
Ｂノードは、入力信号ＩＮの”ハイ”区間中にＶＳＳに放電され、次いで、入力信号ＩＮが”ハイ”から”ロー”に遷移すると、ＶＣＣ−Ｖｔｎ（ＶｔｎはＮＭＯＳトランジスタのスレッショルド電圧）まで速やかに充電されるが、それ以後はサブスレッショルド電流により非常に遅く充電される。したがって、後続の入力信号ＩＮの”ハイ”遷移が速やかになされると、ＶＣＣ−Ｖｔｎに相当する電荷量だけＶＳＳに放電されるが、後続の”ハイ”遷移がＢノードの充電が最大ＶＣＣレベルまで十分になされた後になされると、ＶＣＣに相当する電荷量の全部がＶＳＳに放電されるので遅延時間が延びる。
【０００８】
これによって、従来の遅延回路では、遅延時間が入力信号ＩＮのパルス間の時間間隔によって変化するという短所がある。
【特許文献１】米国特許第５，０６８，５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、本発明が解決しようとする技術的課題は、動作電源電圧に鈍感であり、かつ入力信号のパルス間の時間間隔に関係なくほぼ一定の遅延時間を持つ遅延ステージを提供するところにある。
【００１０】
本発明が解決しようとする他の技術的課題は、動作電源電圧に鈍感であり、かつ入力信号のパルス間の時間間隔に関係なくほぼ一定の遅延時間を持つ遅延回路を提供するところにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明の第１側面に係る遅延ステージは、入力信号を反転させて出力する第１インバータと、一端が動作電源電圧に連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、制御信号に応答してターンオンされる第１スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が接地電圧に連結された第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、前記制御信号の反転信号に応答してターンオンされる第２スイッチと、を備えることを特徴とする。
【００１２】
ここで、前記制御信号は、前記入力信号より早いタイミングで遷移される。
【００１３】
前記技術的課題を達成するための本発明の第２側面に係る遅延ステージは、入力信号を反転させて出力する第１インバータと、一端が接地電圧に連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端間に連結され、制御信号に応答してターンオンされる第１スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が動作電源電圧に連結される第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、前記制御信号の反転信号に応答してターンオンされる第２スイッチと、を備えることを特徴とする。
【００１４】
ここで、前記制御信号は、前記入力信号より早いタイミングで遷移される。
【００１５】
前記技術的課題を達成するための本発明の第３側面に係る遅延ステージは、入力信号を反転させて出力する第１インバータと、一端が動作電源電圧に連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされている第１スイッチと、前記第１キャパシタの他端と接地電圧との間に連結され、制御信号に応答してターンオンされる第２スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が接地電圧に連結された第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされる第３スイッチと、前記第２キャパシタの他端と動作電源電圧との間に連結され、前記制御信号の反転信号に応答してターンオンされる第４スイッチと、を備えることを特徴とする。
【００１６】
ここで、本発明の第３側面に係る遅延ステージは、例えば、遅延制御信号を受信してパルス形態の前記制御信号を発生するパルス発生器と、前記制御信号を反転させて前記制御信号の反転信号を発生するインバータとをさらに備えることができ、前記遅延制御信号は、前記入力信号より早いタイミングで遷移される。
【００１７】
前記技術的課題を達成するための本発明の第４側面に係る遅延ステージは、入力信号を反転させて出力する第１インバータと、一端が接地電圧に連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされている第１スイッチと、前記第１キャパシタの他端と動作電源電圧との間に連結され、制御信号に応答してターンオンされる第２スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が前記電源電圧に連結される第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされる第３スイッチと、前記第２キャパシタの他端と前記第１電圧ノードとの間に連結され、前記制御信号の反転信号に応答してターンオンされる第４スイッチと、を備えることを特徴とする。
【００１８】
ここで、本発明の第４側面に係る遅延ステージは、例えば、遅延制御信号を受信してパルス形態の前記制御信号を発生するパルス発生器と、前記制御信号を反転させて前記制御信号の反転信号を発生するインバータとをさらに備えることができ、前記遅延制御信号は、前記入力信号より早いタイミングで遷移される。
【００１９】
前記他の技術的課題を達成するための本発明の第５側面に係る遅延回路は、直列連結される複数個の遅延ステージを備える。前記遅延ステージのそれぞれは、入力信号を反転させて出力する第１インバータと、一端が電源電圧に連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、制御信号に応答してターンオンされる第１スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が接地電圧に連結される第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、前記制御信号の反転信号に応答してターンオンされる第２スイッチと、を備えることを特徴とする。
【００２０】
ここで、前記制御信号は、前記入力信号より早いタイミングで遷移される。
【００２１】
前記他の技術的課題を達成するための本発明の第６側面に係る遅延回路は、直列連結される複数個の遅延ステージを備える。前記遅延ステージのそれぞれは、入力信号を反転させて出力する第１インバータと、一端が第１電圧ノードに連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、制御信号に応答してターンオンされる第１スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が動作電源電圧に連結される第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、前記制御信号の反転信号に応答してターンオンされる第２スイッチと、を備えることを特徴とする。
【００２２】
ここで、前記制御信号は、前記入力信号より早いタイミングで遷移される。
【００２３】
前記他の技術的課題を達成するための本発明の第７側面に係る遅延回路は、直列連結される複数個の遅延ステージを備える。前記遅延ステージのそれぞれは、入力信号を反転させて出力する第１インバータと、一端が第１電圧ノードに連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされている第１スイッチと、前記第１キャパシタの他端と接地電圧との間に連結され、制御信号に応答してターンオンされる第２スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が接地電圧に連結される第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされる第３スイッチと、前記第２キャパシタの他端と前記第１電圧ノードとの間に連結され、前記制御信号の反転信号に応答してターンオンされる第４スイッチと、を備えることを特徴とする。
【００２４】
ここで、本発明の第７側面に係る遅延回路は、例えば、遅延制御信号を受信してパルス形態の前記制御信号を発生するパルス発生器と、前記制御信号を反転させて前記制御信号の反転信号を発生するインバータと、をさらに備えることができ、前記遅延制御信号は、前記入力信号より早いタイミングで遷移される。
【００２５】
前記他の技術的課題を達成するための本発明の第８側面に係る遅延回路は、直列連結される複数個の遅延ステージを備える。前記遅延ステージのそれぞれは、入力信号を反転させて出力する第１インバータと、一端が接地電圧に連結される第１キャパシタと、前記第１キャパシタの他端と前記第１インバータの出力端との間に連結され、常にターンオンされている第１スイッチと、前記第１キャパシタの他端と動作電源電圧との間に連結され、制御信号に応答してターンオンされる第２スイッチと、前記第１インバータの出力信号を反転させて出力する第２インバータと、一端が動作電源電圧に連結される第２キャパシタと、前記第２キャパシタの他端と前記第２インバータの出力端との間に連結され、常にターンオンされている第３スイッチと、前記第２キャパシタの他端と接地電圧との間に連結され、前記制御信号の反転信号に応答してターンオンされる第４スイッチと、を備えることを特徴とする。
【００２６】
ここで、本発明の第８側面に係る遅延回路は、例えば、遅延制御信号を受信してパルス形態の前記制御信号を発生するパルス発生器と、前記制御信号を反転させて前記制御信号の反転信号を発生するインバータとをさらに備えることができ、前記遅延制御信号は、前記入力信号より早いタイミングで遷移される。
【００２７】
本発明と本発明の動作上の利点および本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面および添付図面に記載された内容を参照する必要がある。
【発明の効果】
【００２８】
本発明による遅延ステージおよび遅延回路は、動作電源電圧のレベル変動に鈍感であり、かつ入力信号のパルス間の時間間隔に関係なくほぼ一定の遅延時間を持つという長所がある。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００３０】
図２は、本発明の第１実施形態による遅延回路を示す回路図であり、図３は、図２に図示された入力信号ＩＮおよび制御信号ＰＲＤについてのタイミング図である。第１実施形態の遅延回路は、入力信号ＩＮの”ロー”遷移から”ハイ”遷移までの時間間隔に関係なくほぼ一定の遅延時間を持つ遅延回路である。
【００３１】
図２を参照すれば、本発明の第１実施形態の遅延回路は、直列連結された複数個の遅延ステージ２１〜２ｎを備え、それぞれの遅延ステージは、二つのインバータＩＶ２１、ＩＶ２２、二つのＰＭＯＳキャパシタＣＰ２１、ＣＰ２２、二つのＰＭＯＳトランジスタＰＭ２１、ＰＭ２２、二つのＮＭＯＳキャパシタＣＮ２１、ＣＮ２２、および二つのＮＭＯＳトランジスタＮＭ２１、ＮＭ２２を備える。
【００３２】
インバータＩＶ２１は、入力信号ＩＮがインバータ２０により反転された信号を反転させて出力し、インバータＩＶ２２は、インバータＩＶ２１の出力信号を反転させて出力する。ＰＭＯＳキャパシタＣＰ２１は、一端が動作電源電圧ＶＣＣに連結される。ＰＭＯＳトランジスタＰＭ２１は、一種のスイッチであって、ＰＭＯＳキャパシタＣＰ２１の他端とインバータＩＶ２１の出力端との間に連結され、制御信号ＰＲＤＢに応答してターンオンされる。
【００３３】
ＮＭＯＳキャパシタＣＮ２１は、その一端が接地電圧ＶＳＳに連結される。ＮＭＯＳトランジスタＮＭ２１は、ＮＭＯＳキャパシタＣＮ２１の他端とインバータＩＶ２１の出力端との間に連結され、ＮＭＯＳトランジスタＮＭ２１のゲートには、動作電源電圧ＶＣＣが連結される。したがって、ＮＭＯＳトランジスタＮＭ２１は、常にターンオンされている。
【００３４】
ＰＭＯＳキャパシタＣＰ２２は、その一端が動作電源電圧ＶＣＣに連結される。ＰＭＯＳトランジスタＰＭ２２は、ＰＭＯＳキャパシタＣＰ２２の他端とインバータＩＶ２２の出力端との間に連結され、ＰＭＯＳトランジスタＰＭ２２のゲートには、接地電圧ＶＳＳが連結される。したがって、ＰＭＯＳトランジスタＰＭ２２は、常にターンオンされる。
【００３５】
ＮＭＯＳキャパシタＣＮ２２は、その一端が接地電圧ＶＳＳに連結される。ＮＭＯＳトランジスタＮＭ２２は、一種のスイッチであって、ＮＭＯＳキャパシタＣＮ２２の他端とインバータＩＶ２２の出力端との間に連結され、制御信号ＰＲＤＢの反転信号ＰＲＤに応答してターンオンされる。
【００３６】
図３のタイミング図に例示的に示されたように、制御信号ＰＲＤおよびその反転信号ＰＲＤＢは、入力信号ＩＮよりも早いタイミングで遷移されなければならない。すなわち、制御信号ＰＲＤおよびその反転信号ＰＲＤＢの遷移は、入力信号ＩＮの遷移の前に発生する必要がある。
【００３７】
一方、他の設計例において、遅延ステージ２１〜２ｎ内にＮＭＯＳキャパシタＣＮ２１およびＮＭＯＳトランジスタＮＭ２１は含まれていないこともある。或いは、遅延ステージ２１〜２ｎ内にＰＭＯＳキャパシタＣＰ２２およびＰＭＯＳトランジスタＰＭ２２が含まれていないこともある。或いは、遅延ステージ２１〜２ｎ内にＮＭＯＳキャパシタＣＮ２１およびＮＭＯＳトランジスタＮＭ２１、ＰＭＯＳキャパシタＣＰ２２およびＰＭＯＳトランジスタＰＭ２２がいずれも含まれていないこともある。
【００３８】
以下、本発明の第１実施形態の遅延回路の動作を詳細に説明する。第１実施形態の遅延回路では、入力信号ＩＮよりも早いタイミングで遷移する制御信号ＰＲＤおよびその相補信号ＰＲＤＢを利用して、入力信号ＩＮが”ロー”から”ハイ”に遷移する前に予めＰＭＯＳトランジスタＰＭ２１およびＮＭＯＳトランジスタＮＭ２２をターンオンさせ、入力信号ＩＮが”ハイ”から”ロー”に遷移する前に予めＰＭＯＳトランジスタＰＭ２１およびＮＭＯＳトランジスタＮＭ２２をターンオフさせる。これにより、現在の遷移から後続の遷移までの時間間隔における該当ノードの電圧レベルの差が最小になる。
【００３９】
より詳細には、入力信号ＩＮが”ロー”から”ハイ”に遷移する前は、”ロー”レベルのＰＲＤＢによりＰＭＯＳトランジスタＰＭ２１がターンオンされることによって、ＡノードはインバータＩＶ２１の出力端と電気的に連結される。入力信号ＩＮが”ロー”から”ハイ”に遷移された後は、ＡノードはＶＣＣに充電され、入力信号ＩＮが”ハイ”から”ロー”に遷移される時は、”ハイ”レベルのＰＲＤＢによりＰＭＯＳトランジスタＰＭ２１がターンオフされてＡノードの充電状態が長時間維持される。
【００４０】
ＰＲＤＢの”ハイ”遷移が入力信号ＩＮの”ロー”遷移より遅い場合には、Ａノードの電圧はＶＣＣ−Ｖｔｐ（ＶｔｐはＰＭＯＳトランジスタのスレッショルド電圧）に維持され、ＰＲＤＢの”ロー”遷移が先行する場合には、Ａノードの電圧はＶＣＣに維持される。ＰＲＤＢの”ハイ”遷移が入力信号ＩＮの”ロー”遷移より早い場合には、Ａノードの電圧が経時的にＰＭＯＳトランジスタＰＭ２１の漏れ電流によってＶＣＣから非常に緩やかに低下する。しかし、ＰＭＯＳトランジスタＰＭ２１が完全にターンオフされているので、ＶＳＳに完全に放電されるまでは非常に長時間がかかる。
【００４１】
ＤＲＡＭの場合、リフレッシュ周期程度の時間だけＡノードの電圧がＶｔｐ以上を維持すれば、ＰＲＤＢ信号によってＰＭＯＳトランジスタＰＭ２１がターンオンされて、Ａノードは入力信号ＩＮの”ロー”遷移から”ハイ”遷移までの間隔に関係なく”Ｖｔｐ”のレベルに放電され、その状態で入力信号ＩＮの”ハイ”遷移がなされる。
【００４２】
Ｂノードは、入力信号ＩＮが”ロー”から”ハイ”に遷移する前に”ハイ”レベルのＰＲＤによりＮＭＯＳトランジスタＮＭ２２がターンオンされることによって、インバータＩＶ２２の出力端と電気的に連結される。入力信号ＩＮが”ロー”から”ハイ”に遷移した後は、ＢノードはＶＳＳに充電され、入力信号ＩＮが”ハイ”から”ロー”に遷移した時は、”ロー”レベルのＰＲＤによりＮＭＯＳトランジスタＮＭ２２がターンオフされてＢノードの放電状態が長時間維持される。
【００４３】
ＰＲＤの”ロー”遷移が入力信号ＩＮの”ロー”遷移より遅い場合には、Ｂノードの電圧はＶＣＣ−Ｖｔｎ（ＶｔｎはＮＭＯＳトランジスタのスレッショルド電圧）に維持され、ＰＲＤの”ロー”遷移が先行する場合には、Ｂノードの電圧はＶＳＳに維持される。ＰＲＤの”ロー”遷移が入力信号ＩＮの”ロー”遷移より早い場合には、Ｂノードの電圧が経時的にＮＭＯＳトランジスタＮＭ２２の漏れ電流によってＶＳＳから緩やかに上昇する。しかし、ＮＭＯＳトランジスタＮＭ２２が完全にターンオフされているので、ＶＣＣに完全に充電されるまでは非常に長時間がかかる。
【００４４】
ＤＲＡＭの場合、リフレッシュ周期程度の時間だけＢノードの電圧がＶＣＣ−Ｖｔｎ以上を維持すれば、ＰＲＤ信号によってＮＭＯＳトランジスタＮＭ２２がターンオンされて、Ｂノードは入力信号ＩＮの”ロー”遷移から”ハイ”遷移までの間隔に関係なく”ＶＣＣ−Ｖｔｎ”のレベルにセットされ、その状態で入力信号ＩＮの”ハイ”遷移がなされる。
【００４５】
前述したようなメカニズムによって、本発明の第１実施形態の遅延回路は、動作電源電圧に鈍感でありながらも入力信号ＩＮの”ロー”遷移から”ハイ”遷移までの時間間隔に関係なくほぼ一定の遅延時間を持つ。一方、入力信号ＩＮの”ハイ”遷移から”ロー”遷移までの時間間隔に対しても前記メカニズムは同一に適用される。
【００４６】
図４は、本発明の第２実施形態の遅延回路を示す回路図であって、入力信号ＩＮの”ハイ”遷移から”ロー”遷移までの時間間隔に関係なくほぼ一定の遅延時間を持つ遅延回路である。
【００４７】
図４を参照すれば、本発明の第２実施形態の遅延回路は、直列連結された複数個の遅延ステージ４１〜４ｎを備え、それぞれの遅延ステージは、二つのインバータＩＶ４１、ＩＶ４２、二つのＰＭＯＳキャパシタＣＰ４１、ＣＰ４２、二つのＰＭＯＳトランジスタＰＭ４１、ＰＭ４２、二つのＮＭＯＳキャパシタＣＮ４１、ＣＮ４２、および二つのＮＭＯＳトランジスタＮＭ４１、ＮＭ４２を備える。
【００４８】
インバータＩＶ４１は、入力信号ＩＮがインバータ４０により反転された信号を反転させて出力し、インバータＩＶ４２は、インバータＩＶ４１の出力信号を反転させて出力する。ＰＭＯＳキャパシタＣＰ４１は、一端が動作電源電圧ＶＣＣに連結される。ＰＭＯＳトランジスタＰＭ４１は、ＰＭＯＳキャパシタＣＰ４１の他端とインバータＩＶ４１の出力端との間に連結され、ＰＭＯＳトランジスタＰＭ４１のゲートには、接地電圧ＶＳＳが連結される。したがって、ＰＭＯＳトランジスタＰＭ４１は、常にターンオンされている。
【００４９】
ＮＭＯＳキャパシタＣＮ４１は、その一端が接地電圧ＶＳＳに連結される。ＮＭＯＳトランジスタＮＭ４１は、一種のスイッチであって、ＮＭＯＳキャパシタＣＮ４１の他端とインバータＩＶ４１の出力端との間に連結され、制御信号ＰＲＤに応答してターンオンされる。
【００５０】
ＰＭＯＳキャパシタＣＰ４２は、その一端が動作電源電圧ＶＣＣに連結される。ＰＭＯＳトランジスタＰＭ４２は、ＰＭＯＳキャパシタＣＰ４２の他端とインバータＩＶ４２の出力端との間に連結され、制御信号ＰＲＤの反転信号ＰＲＤＢに応答してターンオンされる。
【００５１】
ＮＭＯＳキャパシタＣＮ４２は、その一端が接地電圧ＶＳＳに連結される。ＮＭＯＳトランジスタＮＭ４２は、ＮＭＯＳキャパシタＣＮ４２の他端とインバータＩＶ４２の出力端との間に連結され、ＮＭＯＳトランジスタＮＭ４２のゲートには、電源電圧ＶＣＣが連結される。したがって、ＮＭＯＳトランジスタＮＭ４２は、常にターンオンされている。
【００５２】
第１実施形態と同様に、制御信号ＰＲＤおよびその反転信号ＰＲＤＢは、入力信号ＩＮよりも早いタイミングで遷移される必要がある。
【００５３】
一方、他の設計例において、遅延ステージ４１〜４ｎ内にＰＭＯＳキャパシタＣＰ４１およびＰＭＯＳトランジスタＰＭ４１は含まれていないこともある。或いは、遅延ステージ４１〜４ｎ内にＮＭＯＳキャパシタＣＮ４２およびＮＭＯＳトランジスタＮＭ４２が含まれていないこともある。或いは、遅延ステージ４１〜４ｎ内にＰＭＯＳキャパシタＣＰ４１およびＰＭＯＳトランジスタＰＭ４１、ＮＭＯＳキャパシタＣＮ４２およびＮＭＯＳトランジスタＮＭ４２がいずれも含まれていないこともある。
【００５４】
本発明の第２実施形態の遅延回路の動作は、前述した本発明の第１実施形態の遅延回路の動作とほぼ類似しているので、詳細な動作説明については省略する。
【００５５】
図５は、本発明の第３実施形態の遅延回路を示す回路図であり、図６は、図５に示された入力信号ＩＮおよび制御信号ＰＲＤ、ＰＲＤＰについてのタイミング図である。第３実施形態の遅延回路は、入力信号ＩＮの”ロー”遷移から”ハイ”遷移までの時間間隔に関係なくほぼ一定の遅延時間を持つ遅延回路である。
【００５６】
図５を参照すれば、本発明の第３実施形態の遅延回路は、直列連結された複数個の遅延ステージ５１〜５ｎおよびパルス発生器５００を備える。それぞれの遅延ステージは、二つのインバータＩＶ５１、ＩＶ５２、二つのＰＭＯＳキャパシタＣＰ５１、ＣＰ５２、三つのＰＭＯＳトランジスタＰＭ５１、ＰＭ５２、ＰＭ５３、二つのＮＭＯＳキャパシタＣＮ５１、ＣＮ５２、および三つのＮＭＯＳトランジスタＮＭ５１、ＮＭ５２、ＮＭ５３を備える。
【００５７】
インバータＩＶ５１は、入力信号ＩＮがインバータ５０により反転された信号を反転させて出力し、インバータＩＶ５２は、インバータＩＶ５１の出力信号を反転させて出力する。ＰＭＯＳキャパシタＣＰ５１は、一端が動作電源電圧ＶＣＣに連結される。ＰＭＯＳトランジスタＰＭ５１は、ＰＭＯＳキャパシタＣＰ５１の他端とインバータＩＶ５１の出力端との間に連結され、ＰＭＯＳトランジスタＰＭ５１のゲートには、接地電圧ＶＳＳが連結される。したがって、ＰＭＯＳトランジスタＰＭ５１は、常にターンオンされる。ＮＭＯＳトランジスタＮＭ５３は、ＰＭＯＳキャパシタＣＰ５１の他端と接地電圧ＶＳＳとの間に連結され、制御信号ＰＲＤＰに応答してターンオンされる。
【００５８】
ＮＭＯＳキャパシタＣＮ５１は、その一端が接地電圧ＶＳＳに連結される。ＮＭＯＳトランジスタＮＭ５１は、ＮＭＯＳキャパシタＣＮ５１の他端とインバータＩＶ５１の出力端との間に連結され、ＮＭＯＳトランジスタＮＭ５１のゲートには、動作電源電圧ＶＣＣが連結される。したがって、ＮＭＯＳトランジスタＮＭ５１は、常にターンオンされる。
【００５９】
ＰＭＯＳキャパシタＣＰ５２は、その一端が動作電源電圧ＶＣＣに連結される。ＰＭＯＳトランジスタＰＭ５２は、ＰＭＯＳキャパシタＣＰ５２の他端とインバータＩＶ５２の出力端との間に連結され、ＰＭＯＳトランジスタＰＭ５２のゲートには、接地電圧ＶＳＳが連結される。したがって、ＰＭＯＳトランジスタＰＭ５２は、常にターンオンされる。
【００６０】
ＮＭＯＳキャパシタＣＮ５２は、その一端が接地電圧ＶＳＳに連結される。ＮＭＯＳトランジスタＮＭ５２は、ＮＭＯＳキャパシタＣＮ５２の他端とインバータＩＶ５２の出力端との間に連結され、ＮＭＯＳトランジスタＮＭ５２のゲートには、電源電圧ＶＣＣが連結される。したがって、ＮＭＯＳトランジスタＮＭ５２は、常にターンオンされている。ＰＭＯＳトランジスタＰＭ５３は、ＮＭＯＳキャパシタＣＮ５２の他端と電源電圧ＶＣＣとの間に連結され、制御信号ＰＲＤＰの反転信号ＰＲＤＰＢに応答してターンオンされる。
【００６１】
パルス発生器５００は、通常のパルス発生器で構成することができ、例えば、遅延制御信号ＰＲＤを受信して、図６に例示的に示されたようなパルス形態の制御信号ＰＲＤＰを発生させる。インバータ５０１は、制御信号ＰＲＤＰを受信してその反転信号ＰＲＤＰＢを発生させる。遅延制御信号ＰＲＤは、入力信号ＩＮよりも早いタイミングで遷移される必要がある。
【００６２】
一方、他の設計例において、遅延ステージ５１〜５ｎ内にＰＭＯＳキャパシタＣＰ５２およびＰＭＯＳトランジスタＰＭ５２は含まれていないこともある。或いは、遅延ステージ５１〜５ｎ内にＮＭＯＳキャパシタＣＮ５１およびＮＭＯＳトランジスタＮＭ５１が含まれていないこともある。或いは、遅延ステージ５１〜５ｎ内にＰＭＯＳキャパシタＣＰ５２およびＰＭＯＳトランジスタＰＭ５２、ＮＭＯＳキャパシタＣＮ５１およびＮＭＯＳトランジスタＮＭ５１がいずれも含まれていないこともある。
【００６３】
図２に示された第１実施形態の遅延回路では、その特性がＭＯＳトランジスタＰＭ２１、ＰＭ２２、ＮＭ２１、ＮＭ２２の漏れ電流の影響を受けることがある。一方、前述した第３実施形態の遅延回路では、入力信号ＩＮの遷移の前にＡノードをＶＳＳにセットする手段およびＢノードをＶＣＣにセットする手段を備えることによって漏れ電流の影響を完全に回避できる長所がある。
【００６４】
ここで、入力信号ＩＮの遷移の前にＡノードをＶＳＳにセットする手段は、ＮＭＯＳトランジスタＮＭ５３およびＮＭＯＳトランジスタＮＭ５３のゲートに印加されるパルス形態の制御信号ＰＲＤＰによって実現される。入力信号ＩＮの遷移の前にＢノードをＶＣＣにセットする手段は、ＰＭＯＳトランジスタＰＭ５３およびＰＭＯＳトランジスタＰＭ５３のゲートに印加される制御信号ＰＲＤＰの反転信号ＰＲＤＰＢによって実現される。
【００６５】
本発明の第３実施形態の遅延回路の動作は、前述した本発明の第１実施形態の遅延回路の動作とほぼ類似しているので、詳細な動作説明については省略する。
【００６６】
図７は、本発明の第４実施形態の遅延回路を示す回路図であって、入力信号ＩＮの”ハイ”遷移から”ロー”遷移までの時間間隔に関係なくほぼ一定の遅延時間を持つ遅延回路である。
【００６７】
図７を参照すれば、本発明の第４実施形態の遅延回路は、直列連結された複数個の遅延ステージ７１〜７ｎおよび図５に示されたパルス発生器５００を備える。それぞれの遅延ステージは、二つのインバータＩＶ５１、ＩＶ５２、二つのＰＭＯＳキャパシタＣＰ５１、ＣＰ５２、三つのＰＭＯＳトランジスタＰＭ５１、ＰＭ５２、ＰＭ７３、二つのＮＭＯＳキャパシタＣＮ５１、ＣＮ５２、および三つのＮＭＯＳトランジスタＮＭ５１、ＮＭ５２、ＮＭ７３を備える。
【００６８】
ここで、参照符号が図５の第３実施形態のものと同じ構成要素は、図５におけるものと同じ構成要素を示す。ＮＭＯＳトランジスタＮＭ７３は、ＰＭＯＳキャパシタＣＰ５２の他端と接地電圧ＶＳＳとの間に連結され、パルス形態の制御信号ＰＲＤＰに応答してターンオンされる。ＰＭＯＳトランジスタＰＭ７３は、ＮＭＯＳキャパシタＣＮ５１の他端と電源電圧ＶＣＣとの間に連結され、制御信号ＰＲＤＰの反転信号ＰＲＤＰＢに応答してターンオンされる。制御信号ＰＲＤＰおよび反転信号ＰＲＤＰＢは、図５の第３実施形態のものと同じ信号である。
【００６９】
一方、他の設計例において、遅延ステージ７１〜７ｎ内にＰＭＯＳキャパシタＣＰ５１およびＰＭＯＳトランジスタＰＭ５１は含まれていないこともある。或いは、遅延ステージ７１〜７ｎ内にＮＭＯＳキャパシタＣＮ５２およびＮＭＯＳトランジスタＮＭ５２が含まれていないこともある。或いは、遅延ステージ７１〜７ｎ内にＰＭＯＳキャパシタＣＰ５１およびＰＭＯＳトランジスタＰＭ５１、ＮＭＯＳキャパシタＣＮ５２およびＮＭＯＳトランジスタＮＭ５２がいずれも含まれていないこともある。
【００７０】
図４に示された第２実施形態の遅延回路では、その特性がＭＯＳトランジスタＰＭ４１、ＰＭ４２、ＮＭ４１、ＮＭ４２の漏れ電流の影響を受けることがある。一方、前述した第４実施形態では、入力信号ＩＮの遷移の前にＣノードをＶＳＳにセットする手段およびＤノードをＶＣＣにセットする手段を備えることによって漏れ電流の影響を完全に排除できる長所がある。
【００７１】
ここで、入力信号ＩＮの遷移の前にＣノードをＶＳＳにセットする手段は、ＮＭＯＳトランジスタＮＭ７３およびＮＭＯＳトランジスタＮＭ７３のゲートに印加されるパルス形態の制御信号ＰＲＤＰによって実現することができる。入力信号ＩＮの遷移の前にＤノードをＶＣＣにセットする手段は、ＰＭＯＳトランジスタＰＭ７３およびＰＭＯＳトランジスタＰＭ７３のゲートに印加される制御信号ＰＲＤＰの反転信号ＰＲＤＰＢによって実現することができる。
【００７２】
本発明の第４実施形態の遅延回路の動作は、前述した本発明の第１実施形態の遅延回路の動作とほぼ類似しているので、詳細な動作説明については省略する。
【００７３】
以上、図面および明細書を通して本発明の最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者ならば、これらに基づいて多様な変形および均等な他の実施形式の採用が可能であるという点を理解されたい。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められればならない。
【産業上の利用可能性】
【００７４】
本発明の遅延ステージおよび遅延回路は、半導体集積回路に適用でき、信号のタイミングを正確に調節できる。
【図面の簡単な説明】
【００７５】
【図１】従来の遅延回路の一例を示す回路図である。
【図２】本発明の第１実施形態の遅延回路を示す回路図である。
【図３】図２に示された入力信号ＩＮおよび制御信号ＰＲＤについてのタイミング図である。
【図４】本発明の第２実施形態の遅延回路を示す回路図である。
【図５】本発明の第３実施形態の遅延回路を示す回路図である。
【図６】図５に示された入力信号ＩＮおよび制御信号ＰＲＤ、ＰＲＤＰについてのタイミング図である。
【図７】本発明の第４実施形態の遅延回路を示す回路図である。
【符号の説明】
【００７６】
２０  インバータ
２１〜２ｎ  遅延ステージ
ＩＶ２１、ＩＶ２２  インバータ
ＣＰ２１、ＣＰ２２  ＰＭＯＳキャパシタ
ＰＭ２１、ＰＭ２２  ＰＭＯＳトランジスタ
ＣＮ２１、ＣＮ２２  ＮＭＯＳキャパシタ
ＮＭ２１、ＮＭ２２  ＮＭＯＳトランジスタ
ＶＣＣ  動作電源電圧
ＶＳＳ  接地電圧
【図１】
2004364313.tif 000003
【図２】
2004364313.tif 000004
【図３】
2004364313.tif 000005
【図４】
2004364313.tif 000006
【図５】
2004364313.tif 000007
【図６】
2004364313.tif 000008
【図７】
2004364313.tif 000009