(57)【要約】【課題】ソース領域と第２ゲート層との間でのリークが抑制されたＪ−ＦＥＴを備える炭化珪素半導体装置及びその製造方法を提供する。【解決手段】ＳｉＣオフ基板１の上に順に形成されたＮ−型ドリフト層２、Ｐ＋型第１ゲート層３、及びＮ＋型ソース領域４を有する半導体基板５と、半導体基板５に形成されたトレンチ６の内壁上にエピタキシャル成長法によって形成されたＮ−型チャネル層７と、Ｎ−型チャネル層７の上に形成されたＰ＋型第２ゲート層８とが備えられている炭化珪素半導体装置を製造するとき、以下のいずれかの方法を行う。▲１▼Ｎ＋型ソース領域４をイオン注入により、ファセット面成長領域１０と異なる領域に形成する。▲２▼Ｎ−型チャネル層７を形成した後、ファセット面成長領域１０を研磨等により除去する。▲３▼選択エピタキシャル成長法により、トレンチ６の内壁上にのみＮ−型チャネル層７を形成する。【選択図】        図１
2004311695.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる第１導電型のオフ基板（１）と、
前記オフ基板（１）上にエピタキシャル成長法によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長法によって形成された第２導電型の第１ゲート層（３）と、前記第１ゲート層（３）上にイオン注入により形成された第１導電型のソース領域（４）とを有する半導体基板（５）と、
前記ソース領域（４）及び第１ゲート層（３）を貫通して前記ドリフト層（２）まで達するトレンチ（６）と、
前記トレンチ（６）の内壁上にエピタキシャル成長法によって形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第２ゲート層（８）とを備える炭化珪素半導体装置であって、
前記ソース領域（４）は、前記チャネル層（７）に存在するファセット面成長領域（１０）と異なる領域に配置されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記トレンチ（６）の平面パターンはオフ方向に平行なストライプであることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
１つの前記トレンチ（６）の開口形状が、オフ方向に平行な二辺を持ち、全ての内角が１２０°の六角形であることを特徴とする請求項１又は２に記載の炭化珪素半導体装置。
【請求項４】
炭化珪素からなる第１導電型のオフ基板（１）と、
前記オフ基板（１）上にエピタキシャル成長法によって形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）上にエピタキシャル成長法によって形成された第２導電型の第１ゲート層（３）と、前記第１ゲート層（３）上に形成された第１導電型のソース領域（４）とを有する半導体基板（５）と、
前記ソース領域、第１ゲート層（３）を貫通して前記ドリフト層（２）まで達するトレンチ（６）と、
前記トレンチ（６）の内壁上にエピタキシャル成長法によって形成された第１導電型のチャネル層（７）と、
前記チャネル層（７）の上に形成された第２導電型の第２ゲート層（８）とを備える炭化珪素半導体装置であって、
前記チャネル層（７）にはファセット面成長領域（１０）が存在しないことを特徴とする炭化珪素半導体装置。
【請求項５】
炭化珪素からなる第１導電型のオフ基板（１）上にエピタキシャル成長法によって第１導電型のドリフト層（２）及び第２導電型の第１ゲート層（３）を順に形成し、前記第１ゲート層（３）の上に第１導電型のソース領域（４）を形成することで、前記基板（１）、前記ドリフト層（２）、前記第１ゲート層（３）、及び前記ソース領域（４）を備える半導体基板（５）を形成する工程と、
前記ソース領域（４）及び前記第１ゲート層（３）を貫通して前記ドリフト層（２）まで達するように前記半導体基板（５）にトレンチ（６）を形成する工程と、
前記トレンチ（６）の内壁上にエピタキシャル成長法により第１導電型のチャネル層（７）を形成する工程と、
前記チャネル層（７）の上に第２導電型の第２ゲート層（８）を形成する工程と、
前記チャネル層（７）のうち、前記トレンチ（６）の上部コーナ部に存在するファセット面成長領域（１０）を完全に除去する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項６】
前記ファセット面成長領域（１０）を完全に除去する工程では、前記半導体基板（５）の表面を研磨することで、前記ファセット面成長領域（１０）を完全に除去することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記ファセット面成長領域（１０）を完全に除去する工程では、前記半導体基板（５）の表面に対して反応性イオンエッチングを行うことで、前記ファセット面成長領域（１０）を完全に除去することを特徴とする請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記半導体基板（５）を形成する工程では、前記ソース領域（４）をエピタキシャル成長法により形成することを特徴とする請求項５ないし７のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【請求項９】
炭化珪素からなる第１導電型のオフ基板（１）上にエピタキシャル成長法によって第１導電型のドリフト層（２）及び第２導電型の第１ゲート層（３）を順に形成し、前記第１ゲート層（３）の上に第１導電型のソース領域（４）を形成することで、前記基板（１）、前記ドリフト層（２）、前記第１ゲート層（３）、及び前記ソース領域（４）を備える半導体基板（５）を形成する工程と、
前記ソース領域（４）及び前記第１ゲート層（３）を貫通して前記ドリフト層（２）まで達するようにトレンチ（６）を形成する工程と、
前記半導体基板（５）の表面上にマスク（３１）を形成する工程と、
前記半導体基板（５）の表面上に前記マスク（３１）を残したままの状態にて、エピタキシャル成長法により、前記トレンチ（６）の内壁上にのみ第１導電型のチャネル層（７）を形成する工程と、
前記チャネル層（７）の上に第２導電型の第２ゲート層（８）を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
【請求項１０】
前記マスクを形成する工程は、前記半導体基板（５）を形成する工程と、前記トレンチ（６）を形成する工程との間にあり、
前記マスク（３１）を形成する工程では、前記トレンチ（６）の形成の際に用いるマスクとしても機能する前記マスク（３１）を形成し、
前記トレンチ（６）を形成する工程では前記マスク（３１）を用いて前記トレンチ（６）を形成することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
【請求項１１】
前記マスク（３１）を形成する工程では、カーボンにより構成されたマスク（３１）を形成することを特徴とする請求項９又は１０に記載の炭化珪素半導体装置の製造方法。
【請求項１２】
前記第２ゲート層（８）を形成する工程の後に酸素プラズマ雰囲気でのプラズマエッチングにより前記マスク（３１）を除去する工程を有することを特徴とする請求項９ないし１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
図８に本発明者が検討した構造の炭化珪素半導体装置を示す。図８（ａ）は平面図であり、図８（ｂ）、（ｃ）はそれぞれＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。なお、図８（ａ）では、ソース領域４、トレンチ６の平面パターンを示しており、基板表面上のＮ−型チャネル層７、Ｐ＋型第２ゲート層８を省略している。
【０００３】
図８に示す構造のＪ−ＦＥＴは、本出願人が先に出願したＪ−ＦＥＴと同様の構造である（特願２００１−２６０２１６参照）。これは、例えば次のようにして製造される。
【０００４】
図８（ｃ）に示すように、Ｎ＋型基板１の上に、Ｎ−型ドリフト層２、Ｐ＋型第１ゲート層３、Ｎ＋型層４を順にエピタキシャル成長法により形成した半導体基板５を用意する。そして、Ｎ＋型層４及びＰ＋型第１ゲート層３を貫通して、Ｎ−型ドリフト層２に到達する深さのトレンチ６を形成する。トレンチ６の内壁上にＮ−型チャネル層７及びＰ＋型第２ゲート層８をエピタキシャル成長法により順に形成することで図８に示すＪ−ＦＥＴが製造される。
【０００５】
このＪ−ＦＥＴでは、Ｎ＋型層４によってソース領域が構成されている。第１、第２ゲート層３、８は、図示しないが、それぞれ第１ゲート電極および第２ゲート電極と電気的に接続されている。また、Ｎ＋型層４、Ｎ＋型基板１はそれぞれソース電極、ドレイン電極と電気的に接続されている。
【０００６】
このように構成されたＪ−ＦＥＴにおいては、Ｎ−型チャネル層７の不純物濃度を高く設定することで、このＪ−ＦＥＴをノーマリーオンで作動させることができ、また、低く設定することで、ノーマリーオフで作動させることができる。
【０００７】
【発明が解決しようとする課題】
Ｎ＋型基板１として、例えば、ＳｉＣ（０００１）面オフ基板を用い、トレンチ６の平面パターンを、図８（ａ）に示すように、開口形状が長方形であるトレンチ６をオフ方向に平行なストライプ状に配置したパターンとした場合、図８（ｂ）に示すように、Ｎ−型チャネル層７及びＰ＋型第２ゲート層８のうち、トレンチ６の上部コーナ部に（０００１）ファセット面成長領域１０が発生することが本発明者の調査によりわかった。
【０００８】
ファセット面成長領域１０は、トレンチ６の平面パターンにおいて、オフ方向に垂直な二辺６ａ、６ｂのうち、一方の辺（図８（ａ）中右側の辺）６ａ側に発生する。ファセット面とは結晶成長の際、オフ角に起因して選択的に現れる結晶面であり、この場合（０００１）ジャスト面がファセット面である。なお、図８（ｂ）中の面１０ａと平行な面がファセット面である。
【０００９】
このファセット面では結晶成長が遅いため、トレンチ６の内壁上から半導体基板５の表面にかけてＮ−型チャネル層７を形成したとき、Ｎ−型チャネル層７がトレンチ６の形状に沿って形成されず、ファセット面が生じてしまう。すなわち、トレンチ６の上部コーナ部近傍ではトレンチ６の内壁及び半導体基板５表面に垂直な方向に結晶成長せず、ファセット面に垂直な方向に結晶成長が起きる。このようにファセット面方向に結晶成長が起きている領域がファセット面成長領域１０である。
【００１０】
Ｎ−型チャネル層７を形成したとき、ファセット面成長領域１０では他の領域と比較して結晶欠陥が生じやすく、不純物濃度が高くなる。このため、Ｎ＋型ソース領域４とＰ＋型第２ゲート層８との間でリークが発生する。
【００１１】
本発明は上記点に鑑みて、Ｊ−ＦＥＴを備える炭化珪素半導体装置において、ソース領域と第２ゲート層との間でのリークを抑制することができる装置及びその製造方法を提供する。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ソース領域（４）がチャネル層（７）に存在するファセット面成長領域（１０）と異なる領域に配置されていることを特徴としている。
【００１３】
このようにソース領域が配置された領域にファセット面成長領域が存在しないようにすることで、ソース領域とゲート層との間でのリークを抑制することができる。
【００１４】
なお、トレンチの平面パターンは開口形状が多角形であるトレンチが複数配置されたパターンや、請求項２に示すように、オフ方向に平行なストライプ状のパターンとすることもできる。ストライプ状の場合のトレンチの開口形状は長方形や六角形とすることができ、他の形状とすることもできる。
【００１５】
また、請求項３に示すように、１つのトレンチ（６）の開口形状をオフ方向に平行な二辺を持ち、全ての内角が１２０°の六角形とすることもできる。
【００１６】
トレンチの開口形状をこのような六角形形状とした場合、ファセット面はオフ方向にて対向して配置された角にのみ発生する。トレンチの開口形状が四角形のときでは、ファセット面はオフ方向に垂直な辺に発生することから、本発明によれば、トレンチの開口形状が四角形のときと比較して、ファセット面成長領域を少なくすることができる。このため、ソース領域を大きくでき、チャネルの有効面積を大きくすることができるので、オン抵抗の低減が可能となる。
【００１７】
さらに、全ての内角をそれぞれ１２０°とすることで、トレンチ内壁を全て結晶学的に等価な結晶面とすることができる。これにより、トレンチの内壁上にエピタキシャル成長法により形成したチャネル層の面方位を一致できるため、チャネル層の膜厚及び不純物濃度を均一にすることができる。この結果、トレンチの内壁が異なる結晶面にて構成されている場合と比較して、デバイス特性を向上させることができる。
【００１８】
請求項４に記載の発明では、チャネル層（７）にはファセット面成長領域（１０）が存在しないことを特徴としている。
【００１９】
トレンチの内壁上にエピタキシャル成長法により形成したチャネル層に、ファセット面成長領域が存在しないことから、チャネル層中に結晶欠陥が存在し、また、不純物濃度が大きな領域が存在しない。これにより、ソース領域とゲート層との間のリークを抑制することができる。
【００２０】
請求項５に記載の発明では、チャネル層（７）のうち、トレンチ（６）の上部コーナ部に存在するファセット面成長領域（１０）を完全に除去する工程有することを特徴としている。
【００２１】
このようにファセット面成長領域を完全に除去することから、チャネル層中には結晶欠陥が存在し、また、不純物濃度が大きな領域が存在しない。これにより、ゲート領域とソース層との間のリークを抑制することができる。
【００２２】
なお、ファセット面成長領域を完全に除去する方法としては、請求項６に示すように研磨を行う方法や、請求項７に示すように反応性イオンエッチングを行う方法を用いることができる。
【００２３】
請求項６に示す発明によれば、他の方法と比較して、デバイス完成時の表面凹凸を小さくすることができる。
【００２４】
請求項７に示す発明によれば、基板面内での除去量を一定に保つことができるため、他の方法と比較して、特性ばらつきを抑制できる。また、反応性イオンエッチングでは、基板表面が汚染する恐れがなく、研磨の際に基板表面が受ける研磨ダメージも無いため、他の方法と比較して、電気特性の安定したデバイスを製造することができる。
【００２５】
ファセット面成長領域を完全に除去する方法は、請求項８に示すように、ソース領域（４）をエピタキシャル成長法により形成する場合に特に有用である。これは、この場合、請求項１ないし３の発明のように、ソース領域をファセット面成長領域と重ならないように配置することができないからである。
【００２６】
請求項９に記載の発明では、半導体基板（５）を形成する工程と、トレンチ（６）を形成する工程と、半導体基板（５）の表面上にマスク（３１）を形成する工程と、半導体基板（５）の表面上にマスク（３１）を残したままの状態にて、エピタキシャル成長法により、トレンチ（６）の内壁上にのみ第１導電型のチャネル層（７）を形成する工程と、チャネル層（７）の上に第２導電型の第２ゲート層（８）を形成する工程とを有することを特徴としている。
【００２７】
トレンチの内壁上から基板表面上にかけてエピタキシャル成長法により、チャネル層を形成するとき、トレンチ上部部コーナ部にファセット面成長領域が発生する。したがって、このように基板表面上を除くトレンチの内壁上にのみエピタキシャル成長によりチャネル層を形成することで、ファセット面成長領域の発生を抑制することができる。これにより、チャネル層中には結晶欠陥が存在し、また、不純物濃度が大きな領域が存在しないため、ソース領域とゲート層との間のリークを抑制することができる。
【００２８】
なお、マスクを形成する工程では、トレンチを形成した後に、半導体基板表面のうち、トレンチを除く領域にマスクを形成することができる。また、請求項１０に示すように、トレンチ形成用のマスクをそのまま用いて、チャネル層を形成することもできる。
【００２９】
請求項１０に示す発明によれば、トレンチ形成のためのマスクと、トレンチの内壁上にのみチャネル層を形成する際に用いるマスクとを別々に形成した際に発生するマスクずれによる、トレンチと、チャネル層の形成予定領域との位置ずれの発生を防ぐことができる。これにより、チャネル層を基板表面上に形成することなく、良好にトレンチの内壁上にのみ形成することができる。
【００３０】
また、請求項１１に示すように、マスクを形成する工程では、カーボンにより構成されたマスク（３１）を形成することができる。
【００３１】
なお、カーボンは例えば、基板表面上に形成したフォトレジストを不活性ガス雰囲気下で熱処理することで形成することができる。カーボンはＳｉＣ原材料の１つであるため、エピタキシャル成長法により形成する半導体層にて意図しない不純物準位の形成を防止することができる。
【００３２】
また、第２ゲート層（８）を形成する工程の後にカーボンにより構成されたマスクの除去を行うが、このマスク除去方法としては、例えば、熱酸化法を用いることができる。
【００３３】
他のマスク除去方法としては、請求項１２に示すように、酸素プラズマ雰囲気でのプラズマエッチングによりマスク（３１）を除去する方法を用いることができる。この場合、酸素プラズマ雰囲気で処理するため、基板加熱が必要なく、熱酸化に比べ短時間でマスクを除去することができる。
【００３４】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００３５】
【発明の実施の形態】
（第１実施形態）
図１に本発明の第１実施形態におけるＪ−ＦＥＴを備える炭化珪素半導体装置を示す。図１（ａ）は平面図であり、図１（ｂ）はＡ−Ａ’線断面図である。なお、図８と同様の構成部には同一の符号を付している。
【００３６】
本実施形態のＪ−ＦＥＴは、図８に示すＪ−ＦＥＴにおけるＮ＋型ソース領域４の平面パターンを変更したものであり、その他の構造は図８に示すＪ−ＦＥＴと同様である。
【００３７】
具体的には、図８に示すＪ−ＦＥＴと同様に、Ｎ＋型基板１の上にＮ−型ドリフト層２、Ｐ＋型層３、Ｎ＋型ソース領域４が順に形成された半導体基板５にトレンチ６が形成されている。トレンチ６の内壁上から半導体基板５の表面上にかけて、Ｎ−型チャネル層７が形成されている。さらに、Ｎ−型チャネル層７の上であって、トレンチ６の内部を完全に埋め込むように、かつ、基板表面上にかけてＰ＋型第２ゲート層８が形成されている。
【００３８】
トレンチ６は、図８（ａ）と同様に、開口形状が長方形であり、長方形のうち、一組の対向する二辺６ｃ、６ｄはオフ方向に平行であり、他の一組の対向する二辺６ａ、６ｂはオフ方向に垂直である。また、オフ方向に平行な一組の二辺６ｃ、６ｄは他の一組の二辺６ａ、６ｂよりも長い。このような開口形状である複数のトレンチ６がストライプ状に配置されている。
【００３９】
本実施形態では、Ｎ＋型基板１として、例えばオフ角が８°であり、オフ方向が〈１１−２０〉結晶軸方向と平行である（０００１）面オフ基板を用いている。このオフ基板はＳｉ面ＳｉＣ基板である。
【００４０】
したがって、図１（ａ）において、長方形の辺のうち、オフ方向に垂直な二辺６ａ、６ｂにおけるトレンチ６の側壁は（１１−２０）面となっている。オフ方向は例えば〈１−１００〉結晶軸方向に平行とすることもでき、この場合では、オフ方向に垂直な二辺６ａ、６ｂにおけるトレンチ６の側壁は（１−１００）面となる。なお、本明細書では、結晶学的面方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、表現の制約上、所望の数字の前にバーを付している。
【００４１】
また、本実施形態では、図１（ａ）に示すように、トレンチ６の平面パターンにおけるオフ方向に垂直な二辺６ａ、６ｂと重ならないように、オフ方向に垂直な二辺６ａ、６ｂよりも中心側にＮ＋型ソース領域４を配置している。
【００４２】
言い換えると、図８に示すＪ−ＦＥＴでは、Ｎ＋型ソース領域４の領域内にトレンチ６が形成された平面レイアウトとなっていた。これに対して、本実施形態のＪ−ＦＥＴでは、図１（ａ）に示すように、Ｎ＋型ソース領域４の領域からトレンチ６の両端６ａ、６ｂがオフ方向と平行な方向に突出した平面レイアウトとなっている。
【００４３】
このようにＮ＋型ソース領域４は、Ｎ−型チャネル層７に存在する（０００１）ファセット面成長領域１０と異なる領域に配置されている。
【００４４】
次にこのような構造のＪ−ＦＥＴの製造方法を説明する。
【００４５】
上記従来技術の欄にて説明した方法と異なる点は、Ｎ＋型ソース領域４をイオン注入により形成する点と、開口形状が長方形であるトレンチ６を形成したときのオフ方向に垂直な二辺６ａ、６ｂの予定位置よりも中心側にＮ＋型ソース領域４を配置する点である。
【００４６】
本実施形態では、このようにＮ−型チャネル層７を形成したときに発生する（０００１）ファセット面成長領域１０の発生予定領域と異なる領域に、Ｎ＋型ソース領域４を配置する。すなわち、ファセット面成長領域１０とＮ＋型ソース領域４とが重ならないように配置している。これにより、Ｎ＋型ソース領域４が配置された領域では、Ｎ−型チャネル層７中にファセット面成長領域１０が存在しないので、Ｎ＋型ソース領域４とＰ＋型第２ゲート層８との間でのリークを抑制することができる。
【００４７】
なお、Ｐ＋型第２ゲート層８はエピタキシャル成長法でなく、イオン注入法により形成することもできる。この場合、Ｎ−型チャネル層７を形成するとき、トレンチ６の内部を完全に埋め込むようにＮ−型チャネル層７を形成する。すなわち、Ｐ＋型第２ゲート層８の形成予定領域までＮ−型チャネル層７を形成する。その後、Ｎ−型チャネル層７の表層に対してイオン注入を行うことで、Ｐ＋型ゲート層８を形成する。
【００４８】
（第２実施形態）
図２、図３に本実施形態の第１の例、第２の例におけるＪ−ＦＥＴを備える炭化珪素半導体装置の平面図を示す。なお、図１と同様の構成部には同一の符号を付している。
【００４９】
第１の例は第１実施形態のＮ＋型ソース領域４の平面パターンを変更したものである。第１実施形態では、図１に示すように、トレンチ６のうち、オフ方向に垂直な二辺６ａ、６ｂよりも中心側にＮ＋型ソース領域４を配置していた。すなわち、Ｎ＋型ソース領域４の領域からトレンチ６の両端６ａ、６ｂがオフ方向と平行な方向に突出した平面レイアウトとなっていた。
【００５０】
これに対して、第１の例のＪ−ＦＥＴは、図２に示すように、Ｎ＋型ソース領域４を図中左方向に拡張し、オフ方向に垂直な辺６ｂと重なるようにＮ＋型ソース領域４を配置している。すなわち、トレンチ６の両端６ａ、６ｂのうち、ファセット面成長領域１０が発生する側の一端６ａがＮ＋型ソース領域４の領域からオフ方向と平行な方向にて突出し、他端６ｂがＮ＋型ソース領域４の領域内に位置する平面レイアウトとなっている。
【００５１】
これにより、第１実施形態と同様の効果を有し、さらに、第１実施形態と比較して、Ｎ＋型ソース領域４を拡張しているため、有効チャネル幅を増加させることができる。これにより、第１実施形態と比較して、オン抵抗を低減することができる。
【００５２】
第２の例におけるＪ−ＦＥＴは、第１の例における１つのトレンチ６の開口形状を、オフ方向に平行な一組の二辺６ｃ、６ｄをそのままにして、長方形から六角形に変更したものである。
【００５３】
具体的には、図３に示すように、トレンチ６の一組の対向する二辺６ｃ、６ｄは図２と同様にオフ方向に平行であり、図２におけるオフ方向に垂直な二辺６ａ、６ｂのうち、図中右側の辺６ａが六角形の辺６ｅ、６ｆに代わり、図中左側の辺６ｂが辺６ｇ、６ｈに代わっている。そして、辺６ｅと辺６ｆの間と、辺６ｇと６ｈの間には、それぞれ、角６ｉ、６ｊとが位置している。この角６ｉと角６ｊとはオフ方向にて対向している。
【００５４】
また、六角形の全ての内角はそれぞれ１２０°となっている。このため、オフ方向が〈１１−２０〉結晶軸方向に平行であるときでは、トレンチ６の側壁は全て（１−１００）面と結晶学的に等価な面となっている。なお、オフ方向を例えば〈１−１００〉結晶軸方向に平行とすることもでき、この場合では、トレンチ６の側壁は全て（１１−２０）面と結晶学的に等価な面となる。
【００５５】
このように、第２の例におけるＪ−ＦＥＴでは、トレンチ６の開口形状を六角形とすることで、図３に示すように、ファセット面成長領域１０が発生している領域を角６ｉの近傍のみとすることができる。この場合、ファセット面成長領域１０が角６ｉにてオフ方向に平行な線状に発生している。
【００５６】
これにより、第１の例のように、トレンチ６の開口形状が長方形である場合と比較して、ファセット面成長領域１０を少なくすることができる。この結果、Ｎ＋型ソース領域４を第１の例よりも拡張することができ、すなわち、チャネルの有効面積を大きくすることができるので、第１の例と比較して、オン抵抗の低減が可能となる。
【００５７】
また、トレンチ６の側壁の面方位がそれぞれ異なる場合、Ｎ−型チャネル層７をエピタキシャル成長法により形成したとき、トレンチ６の側壁の面方位により結晶の成長レートが異なる。したがって、トレンチ６の側壁の面方位がそれぞれ異なる場合、Ｎ−型チャネル層７の膜厚や不純物濃度が面方位によって異なってしまう。
【００５８】
これに対して、第２の例におけるＪ−ＦＥＴでは、トレンチ６の開口形状が全ての内角が１２０°である六角形であることから、トレンチ６の側壁は全て結晶学的に等価な面となっている。このため、トレンチ６の内壁上にエピタキシャル成長法により形成したＮ−型チャネル層７の面方位を一致できるため、Ｎ−型チャネル層７の膜厚及び不純物濃度を均一にすることができる。この結果、トレンチ６の側壁が異なる結晶面にて構成されている場合と比較して、デバイス特性を向上させることができる。
【００５９】
なお、第２の例では、上記したように、トレンチ６の開口形状が六角形の場合を説明したが、ファセット面成長領域１０を少なくするという観点では、六角形に限らず、他の角数である多角形とすることもできる。これは、トレンチ６の平面構造において、オフ方向に垂直な辺が存在しなければ、ファセット面成長領域１０は多角形の１つの角の近辺にのみ発生するからである。
【００６０】
（第３実施形態）
図４に第３実施形態におけるＪ−ＦＥＴを備える炭化珪素半導体装置を示す。図４（ａ）は平面図であり、図４（ｂ）、（ｃ）はそれぞれ図４（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。なお、図１と同様の構成部には同一の符号を付している。
【００６１】
本実施形態のＪ−ＦＥＴは、Ｊ−ＦＥＴの完成時に、Ｎ−型チャネル層７のファセット面成長領域１０を残さないようにすることで、Ｎ＋型ソース領域４とＰ＋型第２ゲート層８とのリークを抑制した構造となっている。
【００６２】
具体的には、図４に示すように、半導体基板５の表面上にはＮ−型チャネル層７及びＰ＋型第２ゲート層８が形成されておらず、トレンチ６の内壁上にのみＮ−型チャネル層７及びＰ＋型第２ゲート層８が形成されている。そして、Ｎ−型チャネル層７にファセット面成長領域１０が存在していない構造となっている。
【００６３】
本実施形態におけるＪ−ＦＥＴの製造方法を説明する。図５に本実施形態におけるＪ−ＦＥＴの製造工程の一部を示す。図５（ａ）は図８（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図に相当する。
【００６４】
本実施形態では、上記従来技術の欄にて説明したＪ−ＦＥＴの製造工程と同様に、Ｎ−型チャネル層７及びＰ＋型第２ゲート層８を形成した後に、ファセット面成長領域１０を除去する工程を行う。
【００６５】
具体的には、図８に示すように、トレンチ６の内壁上から半導体基板５の表面上にかけてエピタキシャル成長法によりＮ−型チャネル層７を形成し、さらにＮ−型チャネル層７の上にＰ＋型第２ゲート層８を形成する。その後、ＣＭＰ法等により基板表面からＰ＋型第２ゲート層８及びＮ−型チャネル層７を研磨する。このとき、研磨は少なくとも図５（ａ）、（ｂ）中に示している研磨ライン２１まで行う。なお、この研磨ライン２１はファセット面成長領域１０のうち、最も低い（図の下側）位置を示しており、研磨ライン２１の基板表面からの深さは、オフ角とＮ−型チャネル層７の膜厚とにより算出することができる。
【００６６】
なお、半導体装置を製造する工程では、半導体基板５の表面を研磨することで平坦化することが一般的に行われる。したがって、図８に示す構造のＪ−ＦＥＴの製造工程において、図８（ｂ）、（ｃ）に示す状態の半導体基板５に対して研磨することが考えられる。しかしながら、単に半導体基板５の表面を平坦化する目的の場合、基板表面の位置を基準に研磨するため、ファセット面成長領域１０が残ってしまう恐れがある。
【００６７】
そこで、少なくとも図５（ａ）、（ｂ）に示す研磨ライン２１まで研磨することで、ファセット面成長領域１０を完全に除去することができる。これにより、Ｎ−型チャネル層７中には結晶欠陥が存在せず、かつ、不純物濃度が大きな領域も存在しないので、Ｐ＋型第２ゲート層８とＮ＋型ソース領域４との間のリークを抑制することができる。
【００６８】
本実施形態の製造方法は、Ｎ＋型ソース層４をエピタキシャル成長法により形成するときに特に有用である。これは、Ｎ＋型ソース領域４をエピタキシャル成長法により形成した場合、第１、第２実施形態のように、Ｎ＋型ソース領域４をファセット面成長領域１０と重ならないように配置することができないからである。なお、第１、第２実施形態のように、Ｎ＋型ソース領域４をイオン注入により形成した場合においても、本実施形態を適用することができる。
【００６９】
また、本実施形態では、研磨によりファセット面成長領域１０を除去する場合を説明したが、研磨の代わりに反応性イオンエッチングを行うことができる。
【００７０】
なお、どちらの場合においてもそれぞれ利点があり、研磨を行う場合では、デバイス完成時の表面凹凸を小さくすることができるという利点がある。また、反応性イオンエッチングの場合では、基板面内での除去量を一定に保つことができるため、研磨等他の方法と比較して、特性ばらつきを抑制できるという利点がある。さらに、反応性イオンエッチングの場合では、基板表面が汚染する恐れがなく、研磨の際に基板表面が受ける研磨ダメージも無いため、研磨等他の方法と比較して、電気特性の安定したデバイスを製造することができるという利点がある。
【００７１】
（第４実施形態）
図６に本実施形態におけるＪ−ＦＥＴを備える炭化珪素半導体装置を示す。図６（ａ）は平面図であり、図６（ｂ）、（ｃ）はそれぞれ図６（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。なお、図６では、本実施形態の説明のために便宜上、Ｎ−型チャネル層７を形成する際に使用する選択マスク３１も示している。また、図１と同様の構成部には同一の符号を付している。
【００７２】
本実施形態のＪ−ＦＥＴも、第３実施形態と同様に、Ｊ−ＦＥＴの完成時に、Ｎ−型チャネル層７のファセット面成長領域１０を残さないようにすることで、Ｎ＋型ソース領域４とＰ＋型第２ゲート層８とのリークを抑制した構造となっている。
【００７３】
具体的には、図６に示すように、半導体基板５の表面上にはＮ−型チャネル層７及びＰ＋型第２ゲート層８が形成されておらず、トレンチ６の内壁上にのみＮ−型チャネル層７及びＰ＋型第２ゲート層８が形成されている。そして、Ｎ−型チャネル層７にファセット面成長領域１０が存在していない構造となっている。ただし、以下に説明するように、本実施形態のＪ−ＦＥＴは選択マスク３１を用いて形成された点が第３実施形態と異なる。
【００７４】
次に本実施形態におけるＪ−ＦＥＴの製造方法を説明する。図７（ａ）〜（ｆ）に本実施形態におけるＪ−ＦＥＴの製造工程を示す。図７（ａ）〜（ｆ）は図６（ｂ）に示すＡ−Ａ’線断面図に相当する。
【００７５】
まず、図７（ａ）に示す工程にて、半導体基板５を形成する。この工程では、第１実施形態と同様に、Ｎ＋型基板１の上にＮ−型ドリフト層２及びＰ＋型層３を順にエピタキシャル成長法により形成するが、本実施形態では、Ｎ＋型ソース領域４もエピタキシャル成長法によりＰ＋型層３上に形成する。なお、Ｎ＋型ソース領域４をイオン注入法により形成することもできる。
【００７６】
続いて、図７（ｂ）に示す工程にて、半導体基板５の表面上に選択マスク３１を形成する。この選択マスク３１は、後に説明するが、トレンチ６をエッチングにより形成する際に用い、かつ、選択エピタキシャル成長を行う際に用いるためのマスクである。選択マスク３１としては、例えば、カーボンにより構成されたマスクを用いることができる。
【００７７】
具体的には、半導体基板５の表面上にフォトレジストを形成し、フォトリソグラフィにより、トレンチ６の形成予定領域に対向する部分を除去する。その後、不活性ガス雰囲気下で熱処理する。これにより、カーボンにより構成された選択マスク３１を形成する。なお、他の方法により、選択マスク３１を形成しても良い。
【００７８】
次に、図７（ｃ）に示す工程にて、選択マスク３１を用いたエッチングを行う。これにより、半導体基板５の表層にＮ＋型ソース領域４及びＰ＋型層３を貫通してＮ−型ドリフト層２に到達する深さのトレンチ６を形成する。このとき、トレンチ６が形成される領域は、図８に示すＪ−ＦＥＴと同様に、Ｎ＋型ソース領域４が形成されている領域内である。
【００７９】
そして、図７（ｄ）に示す工程にて、エピタキシャル成長法により、トレンチ６の内壁上に、トレンチ６の凹みを残すようにＮ−型チャネル層７を形成する。このとき、基板表面上には、選択マスク３１が形成されているため、Ｎ−型チャネル層７は形成されない。
【００８０】
続いて、図７（ｅ）に示す工程にて、エピタキシャル成長法によりＮ−型チャネル層７の上にＰ＋型第２ゲート層８を形成する。これにより、トレンチ６の内部を完全に埋め込む。
【００８１】
その後、図７（ｆ）に示す工程にて、選択マスク３１を除去する。例えば、熱酸化を行うことで、選択マスク３１を除去する。このようにして、図６に示すＪ−ＦＥＴを製造することができる。
【００８２】
本実施形態では、図７（ｄ）に示す工程にて、選択マスク３１を用いたエピタキシャル成長法により、Ｎ−型チャネル層７を形成している。
【００８３】
本発明者らの実験結果より、Ｎ−型チャネル層７をエピタキシャル成長法により形成したとき、トレンチ６の上部コーナ部にてファセット面成長領域１０が発生するのは、特にトレンチ６の内壁上から半導体基板５の表面上にかけてＮ−型チャネル層７をエピタキシャル成長にて形成するときであることがわかっている。
【００８４】
したがって、本実施形態のように、選択エピタキシャル成長法により、半導体基板５の表面上での結晶成長を防止し、トレンチ６の内壁上にのみＮ−型チャネル層７を形成することで、ファセット面成長領域１０の発生を抑制することができる。これにより、Ｎ−型チャネル層７中に結晶欠陥が存在せず、かつ、不純物濃度が大きな領域も存在しないため、Ｎ＋型ソース領域４とＰ＋型第２ゲート層８との間のリークを抑制することができる。
【００８５】
また、本実施形態では、図７（ｄ）に示す工程にて、トレンチ６を形成する際に用いたマスクをそのまま用いて、Ｎ−型チャネル層７を形成している。これは、以下の理由による。
【００８６】
トレンチ６の形成用のマスクと、選択エピタキシャル成長用のマスクとを別々に形成することもできる。この場合、図７（ｃ）に示す工程にて、トレンチ６を形成した後、トレンチ形成用マスクを除去する。その後、トレンチを除くトレンチ６の表面上に選択マスク３１を形成する。
【００８７】
しかし、この場合では、選択マスク３１を形成するとき、トレンチ６の位置に対してマスクずれが発生する恐れがある。マスクずれが発生した場合、Ｎ−型チャネル層７をエピタキシャル成長により形成したとき、半導体基板５の表面上に結晶成長が起きるのを良好に防止することができない。
【００８８】
これに対して、本実施形態のように、トレンチ形成用のマスクと選択エピタキシャル成長用のマスクとを兼用させることで、トレンチ６と、Ｎ−型チャネル層７の形成予定領域との位置ずれの発生を防ぐことができる。これにより、Ｎ−型チャネル層７を基板表面上に形成することなく、良好にトレンチ６の内壁上にのみ形成することができる。
【００８９】
また、本実施形態では、選択マスク３１としてカーボンにより構成されたマスクを用いている。カーボンはＳｉＣ原材料の１つであるため、本実施形態によれば、エピタキシャル成長法により形成する半導体層にて意図しない不純物準位の形成を防止することができる。
【００９０】
また、本実施形態では、図７（ｆ）に示す工程にて、熱酸化法により、選択マスク３１を除去している。カーボンは雰囲気中の酸素と反応し、ＣＯ２としてガス排出される。このため、本実施形態によれば、マスク材の残留物の発生を防ぎつつ、また、基板表面の凹凸の増加もなく、選択マスク３１を除去することができる。
【００９１】
なお、選択マスク３１の除去はプラズマエッチングでも可能である。この場合、酸素プラズマ雰囲気下でエッチングを行う。この場合では、基板加熱が必要なく、熱酸化法に比べ短時間でマスクを除去することができる。
【００９２】
（他の実施形態）
なお、上記した各実施形態では、トレンチ６の平面パターンをストライプとした場合を例として説明したが、トレンチ６の平面パターンをストライプに限らず、開口形状が多角形であるトレンチが複数配置されたパターンその他の平面パターンとすることもできる。
【００９３】
また、上記各実施形態では、Ｎ−型チャネル層７というＮ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型が反転させたＰ型不純物層がチャネルとなるＪ−ＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置を示す図である。（ａ）は平面図であり、（ｂ）は（ａ）中のＡ−Ａ’線断面図である。
【図２】第２実施形態の第１の例における炭化珪素半導体装置を示す平面図である。
【図３】第２実施形態の第２の例における炭化珪素半導体装置を示す平面図である。
【図４】第３実施形態における炭化珪素半導体装置を示す図である。（ａ）は平面図であり、（ｂ）、（ｃ）はそれぞれ（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【図５】図４に示す炭化珪素半導体装置の製造工程の一部を示す断面図である。
【図６】第４実施形態における炭化珪素半導体装置を示す図である。（ａ）は平面図であり、（ｂ）、（ｃ）はそれぞれ（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【図７】図６に示す炭化珪素半導体装置の製造工程を示す断面図である。
【図８】本発明者が検討した構造の炭化珪素半導体装置を示す図である。（ａ）は平面図であり、（ｂ）、（ｃ）はそれぞれ（ａ）中のＡ−Ａ’線断面図、Ｂ−Ｂ’線断面図である。
【符号の説明】
１…Ｎ＋型基板、２…Ｎ−型ドリフト層、３…Ｐ＋型層、
４…Ｎ＋型ソース領域、５…半導体基板、６…トレンチ、
７…Ｎ−型チャネル層、８…Ｐ＋型第２ゲート層、
１０…ファセット面成長領域、２１…研磨ライン、３１…選択マスク。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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