(57)【要約】【課題】ゲート構造間の距離が小さくなった場合であっても、半導体装置の性能の劣化を低減しつつ、シリサイド膜が形成される領域における半導体基板上のシリサイドプロテクション膜（ＳＰ膜）を確実に除去することが可能な技術を提供する。【解決手段】シリサイド領域における半導体基板１上のゲート構造１０を覆って、半導体基板１上に、第１のＳＰ膜６及び第２のＳＰ膜７をこの順で積層する。そして、第１のＳＰ膜６をエッチングストッパに用いて、シリサイド領域における半導体基板１上の第２のＳＰ膜７をエッチングして除去する。次に、シリサイド領域における第１のＳＰ膜６を除去して、その後サリサイド化を実行する。ＳＰ領域における半導体基板１上には、第１のＳＰ膜６及び第２のＳＰ膜７から成る２層構造のＳＰ膜が形成されているため、シリサイド膜は形成されない。【選択図】　　　　図４
2004071928.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１の領域と、第２の領域とを有する半導体基板を準備する工程と、
（ｂ）前記第１の領域における前記半導体基板上に、互いに所定距離を成す第１，２のゲート構造を形成する工程と、
（ｃ）前記第１，２のゲート構造を覆って、前記第１の領域及び前記第２の領域における前記半導体基板上に第１のシリサイドプロテクション膜を形成する工程と、
（ｄ）前記第１のシリサイドプロテクション膜上に第２のシリサイドプロテクション膜を形成する工程と、
（ｅ）前記第２の領域における前記第１，２のシリサイドプロテクション膜を残しつつ、前記第１のシリサイドプロテクション膜をエッチングストッパに用いて、前記第１の領域における前記第２のシリサイドプロテクション膜をエッチングして除去する工程と、
（ｆ）前記工程（ｅ）の後に、前記第２の領域における前記第１，２のシリサイドプロテクション膜を残しつつ、前記第１の領域における前記第１のシリサイドプロテクション膜をエッチングして除去する工程と、
（ｇ）前記工程（ｆ）の後に、前記ゲート構造上と、前記第１の領域における前記半導体基板上にシリサイド膜を形成する工程と
を備える、半導体装置の製造方法。
【請求項２】
前記工程（ｃ）において、
前記第１のシリサイドプロテクション膜の膜厚は、互いに対面する、前記第１のゲート構造の側面と前記第２のゲート構造の側面との間の距離の半分未満に設定される、請求項１に記載の半導体装置の製造方法。
【請求項３】
各前記第１，２のゲート構造は、ゲート電極と、前記ゲート電極の側面に設けられたサイドウォールとを有し、
前記工程（ｃ）において、
前記第１のシリサイドプロテクション膜の膜厚は、互いに対面する、前記第１のゲート構造のサイドウォールの表面と前記第２のゲート構造のサイドウォールの表面との間の距離の半分未満に設定される、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォールは、前記ゲート電極の側面上に設けられた第１の膜と、前記第１の膜上に設けられた第２の膜とを有し、
前記工程（ｃ）において、
前記第１のシリサイドプロテクション膜は、前記サイドウォールの前記第１，２の膜上にも形成される、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記工程（ａ）で準備される前記半導体基板の上面内には、前記第１の領域と前記第２の領域とを区分する素子分離絶縁膜が形成されており、
前記工程（ｃ）において、前記第１のシリサイドプロテクション膜は前記素子分離絶縁膜上にも形成され、
前記工程（ｅ）において、前記素子分離絶縁膜の上方の前記第２のシリサイドプロテクション膜をもエッチングして除去し、
前記工程（ｆ）において、前記素子分離絶縁膜上の前記第１のシリサイドプロテクション膜をもエッチングして除去する、請求項２乃至請求項４のいずれか一つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、シリサイドプロテクション膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図９〜１２は、従来の半導体装置の製造方法を工程順に示す断面図である。図９に示すように、まず、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｐ型のシリコン基板である半導体基板１０１の上面内に素子分離絶縁膜１０２を形成する。この素子分離絶縁膜１０２は、例えばシリコン酸化膜から成り、シリサイド膜が設けられるシリサイド領域と、シリサイド膜が設けられないシリサイドプロテクション領域（以後、「ＳＰ領域」と呼ぶ）とに、半導体基板１０１を区分している。ＳＰ領域における半導体基板１０１は、例えば抵抗体として使用される。
【０００３】
次に、シリサイド領域における半導体基板１０１上に、互いに所定の距離を成す複数のゲート構造１１０を形成する。各ゲート構造１１０は、例えばシリコン酸化膜が採用されるゲート絶縁膜１０３と、例えばポリシリコン膜が採用されるゲート電極１０５と、サイドウォール１０４とを有している。サイドウォール１０４は２層構造を成しており、例えばＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ　ｏｒｔｈｏｓｉｌｉｃａｔｅ）膜１０４ａとシリコン窒化膜１０４ｂとから成る。
【０００４】
ゲート構造１１０の形成方法について詳細に説明する。まず、シリコン酸化膜及びポリシリコン膜をこの順で全面に形成する。そして、ポリシリコン膜上に所定の開口パターンを有するレジストを設けて、かかるレジストをマスクに用いて、シリコン酸化膜が露出するまでポリシリコン膜をエッチングする。これにより、シリサイド領域における半導体基板１０１上にゲート絶縁膜１０３とゲート電極１０５とがこの順で形成される。そして、ゲート絶縁膜１０３及びゲート電極１０５をマスクに用いて、リンやヒ素等の不純物を比較的低濃度で、シリサイド領域における半導体基板１０１の上面内にイオン注入する。これにより、シリサイド領域における半導体基板１０１の上面内に、ｎ−型の不純物領域１０９ａが形成される。
【０００５】
次に、ＴＥＯＳ膜及びシリコン窒化膜をこの順で全面に形成した後、半導体基板１０１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるＴＥＯＳ膜とシリコン窒化膜とをエッチングする。これにより、ゲート絶縁膜１０３及びゲート電極１０５の側面に、ＴＥＯＳ膜１０４ａとシリコン窒化膜１０４ｂとから成るサイドウォール１０４が形成され、ゲート構造１１０が完成する。なお、互いに隣り合う２つのゲート構造１１０において、一方のゲート構造１１０の側面と、かかる側面と対面する他方のゲート構造１１０の側面との距離ｌは、例えば１００ｎｍに設定されている。つまり、一方のゲート構造１１０におけるサイドウォール１０４の表面と、かかる表面と対面する、他方のゲート構造１１０におけるサイドウォール１０４の表面との距離ｌは、例えば１００ｎｍに設定されている。以後、互いに隣り合う２つのゲート構造において、一方のゲート構造の側面と、かかる側面と対面する、他方のゲート構造の側面との距離を単に「ゲート構造間の距離」と呼ぶ。
【０００６】
そしてゲート構造１１０をマスクに用いて、リンやヒ素等の不純物を比較的高濃度で、シリサイド領域における半導体基板１０１の上面内にイオン注入する。これにより、シリサイド領域における半導体基板１０１の上面内に、ｎ＋型の不純物領域１０９ｂが形成される。
【０００７】
以上の工程により、ｎ−型の不純物領域１０９ａと、ｎ＋型の不純物領域１０９ｂとから成るソース・ドレイン領域１０９が、シリサイド領域における半導体基板１０１の上面内に形成され、複数のトランジスタがシリサイド領域における半導体基板１０１に完成する。
【０００８】
次にゲート構造１１０を覆って、シリサイド領域及びＳＰ領域における半導体基板１０１と、素子分離絶縁膜１０２との上に、シリサイドプロテクション膜（以後、「ＳＰ膜」と呼ぶ）１０６を形成する。このＳＰ膜１０６には、例えばＮＳＧ（ｎｏｎ−ｄｏｐｅｄ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜が採用される。また、このときに設定されるＳＰ膜１０６の膜厚ｍは、後述するシリサイド膜１０８の形成時に行われるウェット処理によって除去されないだけの値に設定される。ここでは、例えば１００ｎｍとする。
【０００９】
次に図１０に示すように、シリサイド領域における半導体基板１０１上及び一部の素子分離絶縁膜１０２上のＳＰ膜１０６を露出させつつ、ＳＰ領域における半導体基板１０１上のＳＰ膜１０６の上にレジスト１０７を形成する。そして図１１に示すように、レジスト１０７をマスクに用いて、ＳＰ膜１０６をエッチングする。これにより、シリサイド領域における半導体基板１０１上のＳＰ膜１０６と、一部の素子分離絶縁膜１０２の上のＳＰ膜１０６とが除去される。
【００１０】
次にレジスト１０７を除去して、例えばスパッタ法によりコバルト膜を全面に形成する。そして、例えばランプアニ−ル装置を用いて熱処理を行うことにより、コバルトと、それに接触しているシリコンとを反応させる。これにより、シリサイド領域における半導体基板１０１の上面がシリサイド化されて、シリサイド膜１０８が形成される。同時に、各ゲート構造１１０のゲート電極１０５の上面がシリサイド化されて、シリサイド膜１０８が形成される。その後、未反応のコバルト膜を除去することにより、図１２に示す構造が得られる。なお、ＳＰ領域における半導体基板１０１上にはＳＰ膜１０６が形成されているため、シリサイド化されず、シリサイド膜１０８は形成されない。また、シリサイド膜１０８を形成する際には、通常複数回ウェット処理が行われる。
【００１１】
このように、従来の半導体装置の製造方法では、シリサイド膜が形成されたくない領域（ＳＰ領域）にＳＰ膜１０６を設けて、その領域にシリサイド膜が形成されることを防止している。
【００１２】
【発明が解決しようとする課題】
上述のように、従来の半導体装置の製造方法においては、ＳＰ膜１０６が一層で形成されている。またＳＰ膜１０６の膜厚ｍは、シリサイド膜１０８が形成される際に行われるウェット処理で除去されない値に設定される。つまり、シリサイド膜１０８の形成方法を変更しない限りは、ＳＰ膜１０６の膜厚ｍを小さくすることができない。従って、半導体装置の微細化によりゲート構造１１０間の距離ｌが小さくなると、ゲート構造１１０間の距離ｌに対するＳＰ膜１０６の膜厚ｍの大きさが大きくなる。そのため、上述のように、ゲート構造１１０間の距離ｌが１００ｎｍ、ＳＰ膜１０６の膜厚ｍが１００ｎｍに設定される場合には、図９に示すように、ＳＰ膜１０６は下地の構造に対してコンフォーマルでは無くなり、シリサイド領域における半導体基板１０１上のＳＰ膜１０６の上面がほぼ平坦になる。つまり、ゲート電極１０５上に位置するＳＰ膜１０６の厚みｔ１よりも、互いに隣り合うゲート構造１１０間の半導体基板１０１上に位置するＳＰ膜１０６の厚みｔ２の方が大きくなる。なお、ゲート電極１０５上のＳＰ膜１０６の厚みｔ１は、設定されるＳＰ膜１０６の膜厚ｍと同じである。
【００１３】
このように、半導体装置の微細化のためにゲート構造１１０間の距離ｌが小さくなり、ゲート電極１０５上に位置するＳＰ膜１０６の厚みｔ１よりも、ゲート構造１１０間のＳＰ膜１０６の厚みｔ２の方が大きくなった場合、ゲート電極１０５上のＳＰ膜１０６の厚みｔ１にあわせてエッチング時間を設定すると、図１１に示すように、ゲート構造１１０間のＳＰ膜１０６が完全に除去されずに、残ってしまうことがあった。その結果、図１２に示すように、ゲート構造１１０間の半導体基板１０１上にシリサイド膜１０８が形成されないといった問題が発生することがあった。
【００１４】
一方、ゲート構造１１０間のＳＰ膜１０６を完全に除去するために、エッチング時間をゲート構造１１０間のＳＰ膜１０６の厚みｔ２にあわせて、異方性エッチング法を用いてＳＰ膜１０６をエッチングする場合、図１３の部分Ａに示すように、レジスト１０７で覆われていなかった素子分離絶縁膜１０２が大きくエッチングされてしまい、半導体装置の接合リーク特性が劣化することがあった。
【００１５】
また、ゲート構造１１０間のＳＰ膜１０６を完全に除去するために、エッチング時間をゲート構造１１０間のＳＰ膜１０６の厚みｔ２にあわせて、等方性エッチング法を用いてＳＰ膜１０６をエッチングする場合、図１４の部分Ｂに示すように、サイドウォール１０４のＴＥＯＳ膜１０４ａがエッチングされてしまう。そのためシリサイド膜１０８が、サイドウォール１０４のシリコン窒化膜１０４ｂの下方にまで形成されてしまい、トランジスタ特性が劣化することがあった。またこの場合であっても、図１４の部分Ｃに示すように、レジスト１０７で覆われていなかった素子分離絶縁膜１０２が大きくエッチングされてしまったり、ゲート電極１０５がエッチングされたりして、半導体装置の性能が劣化することがあった。もちろん、異方性エッチング法と等方性エッチング法とを組み合わせて処理したとしても、上述の問題点は解消されない。
【００１６】
そこで、本発明は上述の問題に鑑みて成されてたものであり、半導体装置の微細化のためにゲート構造間の距離が小さくなった場合であっても、半導体装置の性能の劣化を低減しつつ、シリサイド膜が形成される領域における半導体基板上のＳＰ膜を確実に除去することが可能な技術を提供することを目的とする。
【００１７】
【課題を解決するための手段】
この発明のうち請求項１に記載の半導体装置の製造方法は、（ａ）第１の領域と、第２の領域とを有する半導体基板を準備する工程と、（ｂ）前記第１の領域における前記半導体基板上に、互いに所定距離を成す第１，２のゲート構造を形成する工程と、（ｃ）前記第１，２のゲート構造を覆って、前記第１の領域及び前記第２の領域における前記半導体基板上に第１のシリサイドプロテクション膜を形成する工程と、（ｄ）前記第１のシリサイドプロテクション膜上に第２のシリサイドプロテクション膜を形成する工程と、（ｅ）前記第２の領域における前記第１，２のシリサイドプロテクション膜を残しつつ、前記第１のシリサイドプロテクション膜をエッチングストッパに用いて、前記第１の領域における前記第２のシリサイドプロテクション膜をエッチングして除去する工程と、（ｆ）前記工程（ｅ）の後に、前記第２の領域における前記第１，２のシリサイドプロテクション膜を残しつつ、前記第１の領域における前記第１のシリサイドプロテクション膜をエッチングして除去する工程と、（ｇ）前記工程（ｆ）の後に、前記ゲート構造上と、前記第１の領域における前記半導体基板上にシリサイド膜を形成する工程とを備える。
【００１８】
また、この発明のうち請求項２に記載の半導体装置の製造方法は、請求項１に記載の半導体装置の製造方法であって、前記工程（ｃ）において、前記第１のシリサイドプロテクション膜の膜厚は、互いに対面する、前記第１のゲート構造の側面と前記第２のゲート構造の側面との間の距離の半分未満に設定される。
【００１９】
また、この発明のうち請求項３に記載の半導体装置の製造方法は、請求項２に記載の半導体装置の製造方法であって、各前記第１，２のゲート構造は、ゲート電極と、前記ゲート電極の側面に設けられたサイドウォールとを有し、前記工程（ｃ）において、前記第１のシリサイドプロテクション膜の膜厚は、互いに対面する、前記第１のゲート構造のサイドウォールの表面と前記第２のゲート構造のサイドウォールの表面との間の距離の半分未満に設定される。
【００２０】
また、この発明のうち請求項４に記載の半導体装置の製造方法は、請求項３に記載の半導体装置の製造方法であって、前記サイドウォールは、前記ゲート電極の側面上に設けられた第１の膜と、前記第１の膜上に設けられた第２の膜とを有し、前記工程（ｃ）において、前記第１のシリサイドプロテクション膜は、前記サイドウォールの前記第１，２の膜上にも形成される。
【００２１】
また、この発明のうち請求項５に記載の半導体装置の製造方法は、請求項２及び請求項４のいずれか一つに記載の半導体装置の製造方法であって、前記工程（ａ）で準備される前記半導体基板の上面内には、前記第１の領域と前記第２の領域とを区分する素子分離絶縁膜が形成されており、前記工程（ｃ）において、前記第１のシリサイドプロテクション膜は前記素子分離絶縁膜上にも形成され、前記工程（ｅ）において、前記素子分離絶縁膜の上方の前記第２のシリサイドプロテクション膜をもエッチングして除去し、前記工程（ｆ）において、前記素子分離絶縁膜上の前記第１のシリサイドプロテクション膜をもエッチングして除去する。
【００２２】
【発明の実施の形態】
図１〜８は、本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。図１，２に示すように、まず、周知のＬＯＣＯＳ分離技術やトレンチ分離技術によって、例えばｐ型のシリコン基板である半導体基板１の上面内に素子分離絶縁膜２を形成する。この素子分離絶縁膜２は、例えばシリコン酸化膜から成り、シリサイド膜が設けられるシリサイド領域と、シリサイド膜が設けられないＳＰ領域とに、半導体基板１を区分している。つまり素子分離絶縁膜２によって、シリサイド領域とＳＰ領域とは区分されている。ＳＰ領域における半導体基板１は、例えば抵抗体として使用される。
【００２３】
次に、シリサイド領域における半導体基板１上に、互いに所定の距離を成す複数のゲート構造１０を形成する。各ゲート構造１０は、例えばシリコン酸化膜が採用されるゲート絶縁膜３と、例えばポリシリコン膜が採用されるゲート電極５と、サイドウォール４とを有している。サイドウォール４は２層構造を成しており、例えばＴＥＯＳ膜４ａとシリコン窒化膜４ｂとから成る。
【００２４】
ゲート構造１０の形成方法について詳細に説明する。まず、シリコン酸化膜及びポリシリコン膜をこの順で全面に形成する。そして、ポリシリコン膜上に所定の開口パターンを有するレジストを設けて、かかるレジストをマスクに用いて、シリコン酸化膜が露出するまでポリシリコン膜をエッチングする。これにより、シリサイド領域における半導体基板１上に、シリコン酸化膜から成るゲート絶縁膜３と、ポリシリコン膜から成るゲート電極５とがこの順で形成される。そして、ゲート絶縁膜３及びゲート電極５をマスクに用いて、リンやヒ素等の不純物を比較的低濃度で、シリサイド領域における半導体基板１の上面内にイオン注入する。これにより、シリサイド領域における半導体基板１０１の上面内に、ｎ−型の不純物領域２０ａが形成され、図１に示す構造が完成する。
【００２５】
次に、ＴＥＯＳ膜及びシリコン窒化膜をこの順で全面に形成した後、半導体基板１の深さ方向にエッチングレートが高い異方性ドライエッチング法によって、かかるＴＥＯＳ膜とシリコン窒化膜とをエッチングする。これにより、ゲート絶縁膜３及びゲート電極５の側面に、ＴＥＯＳ膜４ａとシリコン窒化膜４ｂとから成るサイドウォール４が形成され、図２に示すゲート構造１０が完成する。ここで、ゲート構造１０間の距離ｃは例えば１００ｎｍに設定されている。
【００２６】
そしてゲート構造１０をマスクに用いて、リンやヒ素等の不純物を比較的高濃度で、シリサイド領域における半導体基板１の上面内にイオン注入する。これにより、シリサイド領域における半導体基板１の上面内に、ｎ＋型の不純物領域２０ｂが形成される。
【００２７】
以上の工程により、ｎ−型の不純物領域２０ａと、ｎ＋型の不純物領域２０ｂとから成るソース・ドレイン領域２０が、シリサイド領域における半導体基板１の上面内に形成され、複数のトランジスタがシリサイド領域における半導体基板１に完成する。
【００２８】
次に図３に示すように、ゲート構造１０を覆って、シリサイド領域及びＳＰ領域における半導体基板１と、素子分離絶縁膜２との上に、第１のＳＰ膜６を形成する。これにより、ゲート電極１０５の上面と、サイドウォール４におけるＴＥＯＳ膜４ａの端面及びシリコン窒化膜４ｂの表面との上に、第１のＳＰ膜６が設けられる。第１のＳＰ膜６には、例えばＮＳＧ膜、ＴＥＯＳ膜、あるいはＨＴＯ膜（高温熱ＣＶＤ酸化膜）などが採用される。
【００２９】
第１のＳＰ膜６の膜厚ｄは、ゲート構造１０間の距離ｃの半分未満に設定される。具体的には、シリサイド領域における半導体基板１上には、複数のゲート構造１０が形成されているため、第１のＳＰ膜６の膜厚ｄは、ゲート構造１０間の距離ｃのバラツキを考慮して、その中で一番値の小さいものの半分未満に設定する。例えば、互いに隣り合う２つのゲート構造１０において、互いに対面する、一方のゲート電極５の側面と、他方のゲート電極５の側面との距離ａが、２００±２０ｎｍの値を採り、各ゲート構造１０におけるサイドウォール４の厚みｂが、５０±５ｎｍの値を採る場合、ゲート構造１０間の距離ｃは、１００ｎｍ±３０ｎｍの値を採る。このときには、第１のＳＰ膜６の膜厚ｄは、３５ｎｍ未満に設定する（３５＝２００−２０−２×（５０＋５））。本実施の形態では、例えば第１のＳＰ膜６の膜厚ｄを２５ｎｍに設定する。なお後工程での第１のＳＰ膜６のエッチングを考慮すると、できるだけ膜厚ｄは薄い方が良い。
【００３０】
上述のように、第１のＳＰ膜６の膜厚ｄを、ゲート構造１０間の距離ｃの半分未満に設定することによって、下地の形状に対してコンフォーマルな第１のＳＰ膜６を設けることができる。これは図３に示すように、第１のＳＰ膜６のうち、サイドウォール４上の第１のＳＰ膜６ａが、互いに隣り合うゲート構造１０間で接触しないためである。
【００３１】
上述の従来技術のように、ＳＰ膜１０６の膜厚ｍ（１００ｎｍ）が、ゲート構造１１０間の距離ｌ（１００ｎｍ）の半分以上の値である場合には、サイドウォール１０４上のＳＰ膜１０６が、互いに隣り合うゲート構造１１０間で接触するため、下地の形状に対してコンフォーマルで無いＳＰ膜１０６が形成される。本実施の形態では、第１のＳＰ膜６の膜厚ｄを、ゲート構造１０間の距離ｃの半分未満に設定することによって、下地の形状に対してコンフォーマルな第１のＳＰ膜６を実現している。
【００３２】
次に図４に示すように、第１のＳＧ膜６上に第２のＳＧ膜７を形成する。本実施の形態では、第２のＳＧ膜７の膜厚を例えば７５ｎｍに設定する。これにより、シリサイド領域における半導体基板１の上方の第２のＳＧ膜７の上面がほぼ平坦になっている。第２のＳＧ膜７には、プラズマＣＶＤ法で形成されたシリコン窒化膜やシリコン酸窒化膜（ＳｉＯＮ）、あるいは減圧ＣＶＤ法で形成されたシリコン窒化膜などが採用される。なお、第１のＳＰ膜６と第２のＳＰ膜７とをあわせて「ＳＰ膜６０」と呼ぶ場合がある。
【００３３】
次に図５に示すように、シリサイド領域における第２のＳＰ膜７と、素子分離絶縁膜２の一部の上方に位置する第２のＳＰ膜７とを露出させつつ、ＳＰ領域における第２のＳＰ膜７上にレジスト１１を形成する。そして図６に示すように、レジスト１１をマスクに用いて第２のＳＰ膜７をエッチングする。これにより、ＳＰ領域における第１のＳＰ膜６及び第２のＳＰ膜７を残しつつ、シリサイド領域における第２のＳＰ膜７と、素子分離絶縁膜２の一部の上方に位置する第２のＳＰ膜７とが除去される。
【００３４】
第２のＳＰ膜７をエッチングする際には、第１のＳＰ膜６に対して選択性のあるエッチング法が採用される。例えば、第２のＳＰ膜７に対しては熱リン酸を用いた等方性エッチングが行われる。また、かかる等方性エッチングと、反応性イオンエッチングなどの異方性エッチングなどを組み合わせて行っても良い。これにより、第１のＳＰ膜７がエッチングストッパとして機能する。このときの選択比は４〜５であることが望ましい。
【００３５】
次に図７に示すように、再度レジスト１１をマスクに用いて第１のＳＰ膜６をエッチングする。これにより、ＳＰ領域における第１のＳＰ膜６及び第２のＳＰ膜７を残しつつ、シリサイド領域における第１のＳＰ膜６と、素子分離絶縁膜２の一部の上の第１のＳＰ膜６とが除去される。
【００３６】
第１のＳＰ膜６をエッチングする際には、半導体基板１、ゲート電極５及びサイドウォール４のシリコン窒化膜４ｂに対して選択性のあるエッチング法が採用される。例えば、第１のＳＰ膜６に対してはフッ酸を用いた等方性エッチングが行われる。
【００３７】
次にレジスト１１を除去して、サリサイド化を実施する。具体的には、例えばスパッタ法によりコバルト膜を全面に形成する。そして、例えばランプアニ−ル装置を用いて熱処理を行うことにより、コバルトと、それに接触しているシリコンとを反応させる。これにより、コバルト膜の形成前までは露出していた、シリサイド領域における半導体基板１の上面がシリサイド化されて、シリサイド膜８が形成される。同時に、各ゲート構造１０のゲート電極５の上面がシリサイド化されて、シリサイド膜８が形成される。その後、未反応のコバルト膜を除去することにより、図８に示す構造が得られる。なお、ＳＰ領域における半導体基板１上にはＳＰ膜６０が形成されているため、シリサイド化されず、シリサイド膜８は形成されない。また、シリサイド膜８を形成する際には、通常複数回ウェット処理が行われれる。
【００３８】
上述のように、本実施の形態に係る半導体装置の製造方法によれば、ＳＰ領域における半導体基板１上には、ＳＰ膜６０が２層構造で形成される。そのため、第１のＳＰ膜６の膜厚を薄く設定したとしても、第２のＳＰ膜７の膜厚を調整することによって、シリサイド膜８を形成する際に通常行われるウェット処理によってＳＰ領域における半導体基板１上のＳＰ膜６０が完全に除去されることを防止することができる。従って、半導体装置の微細化によりゲート構造１０間の距離ｃが狭くなった場合であっても、本実施の形態のように、第１のＳＰ膜６の膜厚ｄを薄く設定でき、下地の形状に対してコンフォーマルな第１のＳＰ膜６を形成することが可能となる。そのため、ゲート構造１０上の第１のＳＰ膜６の厚さと、ゲート構造１０間の半導体基板１上の第１のＳＰ膜６の厚さとがほぼ同じになる。その結果、上述の従来技術のように第１のＳＰ膜６がコンフォーマルに形成されていない場合よりも、第１のＳＰ膜６を除去する際に、第１のＳＰ膜６の下方の構造、例えばゲート電極５などがエッチングされる量を低減することができる。
【００３９】
更に本実施の形態では、第２のＳＰ膜７をエッチングする際には、第１のＳＰ膜６はエッチングストッパとして用いられている。そのため本実施の形態のように、ＳＰ領域における半導体基板１上のＳＰ膜６０の膜厚を十分に確保するために第２のＳＰ膜７の膜厚が厚くなって、シリサイド領域における第２のＳＰ膜７の上面がほぼ平坦になった場合、つまりゲート構造１０間の半導体基板１の上方の第２のＳＰ膜７の厚さが、ゲート構造１０の上方の第２のＳＰ膜７の厚さよりも大きくなった場合であっても、第２のＳＰ膜７の下方に位置する構造、例えばゲート構造１０などをエッチングすることなく、第２のＳＰ膜７を除去することができる。
【００４０】
従って、本実施の形態に係る半導体装置の製造方法によれば、半導体装置の微細化のためにゲート構造１０間の距離が小さくなった場合であっても、ＳＰ膜が１層から成る上述の従来技術よりも、半導体装置の性能の劣化を低減しつつ、シリサイド膜８が形成されるシリサイド領域における半導体基板１上のＳＰ膜６０を確実に除去することができる。
【００４１】
また本実施の形態のように、本来エッチングされたくないサイドウォール４が、第１のＳＧ膜６に対して選択性の無いＴＥＯＳ膜４ａを有している場合であっても、下地の形状に対してコンフォーマルな第１のＳＰ膜６を形成することによって、第１のＳＧ膜６を除去する際にＴＥＯＳ膜４ａがエッチングされる量を低減することができる。その結果、サイドウォール４のシリコン窒化膜４ｂの下方に形成されるシリサイド膜８の量を低減することができ、トランジスタ特性の劣化を低減できる。
【００４２】
また本実施の形態のように、素子分離絶縁膜２が第１のＳＧ膜６に対して選択性が無い場合であっても、下地の形状に対してコンフォーマルな第１のＳＰ膜６を形成することによって、第１のＳＧ膜６を除去する際に素子分離絶縁膜２がエッチングされる量を低減することができる。その結果、半導体装置における接合リーク特性の劣化を低減することができる。
【００４３】
なお上述の実施の形態では、ゲート構造１０がサイドウォール４を備える場合について説明したが、ゲート構造１０はサイドウォール４を備えていなくても良い。この場合には、互いに隣り合うゲート構造１０において、互いに対面する、一方のゲート構造１０におけるゲート電極５の側面と、他方のゲート構造１０におけるゲート電極５の側面との間の距離が、ゲート構造１０間の距離ｃとなる。
【００４４】
【発明の効果】
この発明のうち請求項１に係る半導体装置の製造方法によれば、第２の領域における半導体基板上には、第１のシリサイドプロテクション膜と第２のシリサイドプロテクション膜とがこの順で積層される。つまり、シリサイドプロテクション膜が２層構造で形成される。そのため、第１のシリサイドプロテクション膜の膜厚を薄く設定した場合であっても、第２のシリサイドプロテクション膜の膜厚を調整することによって、シリサイド膜を形成する際に通常行われるウェット処理によって第２の領域における半導体基板上のシリサイドプロテクション膜が完全に除去されることを防止することができる。従って、半導体装置の微細化によりゲート構造間の距離が狭くなった場合であっても、第１のシリサイドプロテクション膜の膜厚を薄く設定でき、下地の形状に対してコンフォーマルな第１のシリサイドプロテクション膜を形成することが可能となる。そのため、第１のシリサイドプロテクション膜がコンフォーマルに形成されていない場合よりも、第１のシリサイドプロテクション膜を除去する際に、第１のシリサイドプロテクション膜の下方の構造がエッチングされる量を低減することができる。
【００４５】
更に、第２のシリサイドプロテクション膜をエッチングする際には、第１のシリサイドプロテクション膜はエッチングストッパとして用いられる。そのため、第２の領域における半導体基板上のシリサイドプロテクション膜の膜厚を十分に確保するために第２のシリサイドプロテクション膜の膜厚が厚く設定された場合であっても、第２のシリサイドプロテクション膜の下方に位置する構造をエッチングすることなく、第２のシリサイドプロテクション膜を除去することができる。
【００４６】
従って、半導体装置の微細化のためにゲート構造間の距離が小さくなった場合であっても、シリサイドプロテクション膜が１層から成る場合よりも、半導体装置の性能の劣化を低減しつつ、シリサイド膜が形成される第１の領域における半導体基板上のシリサイドプロテクション膜を確実に除去することができる。
【００４７】
また、この発明のうち請求項２に係る半導体装置の製造方法によれば、第１のシリサイドプロテクション膜の膜厚は、互いに対面する、第１のゲート構造の側面と第２のゲート構造の側面との間の距離の半分未満に設定される。そのため、下地の形状に対してコンフォーマルな第１のシリサイドプロテクション膜を確実に形成することができる。従って、半導体装置の微細化のためにゲート構造間の距離が小さくなった場合であっても、シリサイドプロテクション膜が１層から成る場合よりも、半導体装置の性能の劣化を確実に低減しつつ、シリサイド膜が形成される第１の領域における半導体基板上のシリサイドプロテクション膜を確実に除去することができる。
【００４８】
また、この発明のうち請求項３に係る半導体装置の製造方法によれば、各第１，２のゲート構造がサイドウォールを備えている場合であっても、請求項２と同じ効果を得ることができる。
【００４９】
また、この発明のうち請求項４に係る半導体装置の製造方法によれば、本来エッチングされたくないサイドウォールが、第１のシリサイドプロテクション膜に対して選択性の無い第２の膜を有している場合であっても、下地の形状に対してコンフォーマルな第１のシリサイドプロテクション膜が形成されるため、第１のシリサイドプロテクション膜を除去する際に第２の膜がエッチングされる量を低減することができる。
【００５０】
また、この発明のうち請求項５に係る半導体装置の製造方法によれば、素子分離絶縁膜が第１のシリサイドプロテクション膜に対して選択性が無い場合であっても、下地の形状に対してコンフォーマルな第１のシリサイドプロテクション膜が形成されるため、第１のシリサイドプロテクション膜を除去する際に素子分離絶縁膜がエッチングされる量を低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１０】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１１】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１２】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１３】従来の半導体装置の製造方法の問題点を示す図である。
【図１４】従来の半導体装置の製造方法の問題点を示す図である。
【符号の説明】
１　半導体基板、２　素子分離絶縁膜、４　サイドウォール、４ａ　ＴＥＯＳ膜、４ｂ　シリコン窒化膜、５　ゲート電極、６　第１のシリサイドプロテクション膜、７　第２のシリサイドプロテクション膜、８　シリサイド膜、１０　ゲート構造。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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