(57)【要約】【課題】  発光装置の消費電力を抑えることを課題とする。【解決手段】  複数の画素を有する表示装置であって、前記複数の画素に入力されるビデオ信号の極性を反転することによって、前記複数の画素の輝度を変えることを特徴とする。また、複数の画素とソース信号線駆動回路とを有する表示装置であって、前記ソース信号線駆動回路に入力されるビデオ信号のうち、上位ビットのビデオ信号のみが前記複数の画素に入力されることを特徴とする。【選択図】  図１
2004302485.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する表示装置であって、
前記複数の画素に入力されるビデオ信号の極性を反転することによって、前記複数の画素の輝度を変えることを特徴とする表示装置。
【請求項２】
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路は出力の極性を切り替える切り替え回路を有しており、
前記切り替え回路に入力されたビデオ信号は、前記切り替え回路に入力される切り替え信号によって極性が反転し、前記複数の画素に入力することを特徴とする表示装置。
【請求項３】
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記複数の画素は発光素子をそれぞれ有しており、
前記ソース信号線駆動回路はシフトレジスタと、１つまたは複数のラッチと、切り替え回路とを有しており、
前記１つまたは複数のラッチから前記切り替え回路に入力されたデジタルビデオ信号は、前記切り替え回路に入力される切り替え信号によって極性が反転し、前記複数の画素に入力することを特徴とする表示装置。
【請求項４】
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記複数の画素は発光素子をそれぞれ有しており、
前記ソース信号線駆動回路はシフトレジスタと、１つまたは複数のラッチと、切り替え回路とを有しており、
前記１つまたは複数のラッチから前記切り替え回路に入力されたデジタルビデオ信号は、前記切り替え回路に入力される切り替え信号によって極性が反転し、前記複数の画素に入力しており、
１フレーム期間中における全ての前記発光素子の発光する期間の長さの平均が、１フレーム期間中における全ての前記発光素子の発光する期間の長さの最大値の半分以下であることを特徴とする表示装置。
【請求項５】
請求項２乃至請求項４のいずれか１項において、
前記切り替え回路はインバーターと、第１のアナログスイッチと、第２のアナログスイッチとを有しており、
前記切り替え回路に入力されたビデオ信号は、前記インバーターを介して前記第１のアナログスイッチの入力端子に入力し、
前記切り替え回路に入力されたビデオ信号は、前記第２のアナログスイッチの入力端子に入力し、
切り替え信号が前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログスイッチの第２の制御入力端子から入力し、
前記切り替え信号の極性が反転した信号が前記第１のアナログスイッチの第２の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子から入力し、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から出力される信号が、前記切り替え回路から出力されることを特徴とする表示装置。
【請求項６】
請求項２乃請求項４のいずれか１項において、
前記切り替え回路はインバーターと、第１のＮＡＮＤと、第２のＮＡＮＤと、ＮＯＲとを有しており、
前記第１のＮＡＮＤに、切り替え信号と、前記インバーターを介してビデオ信号とが入力され、
前記第２のＮＡＮＤに、前記切り替え信号の極性を反転させた信号と、前記ビデオ信号とが入力され、
前記第１のＮＡＮＤから出力された信号と、前記第２のＮＡＮＤから出力された信号とが前記ＮＯＲに入力され、
前記ＮＯＲから出力された信号が前記切り替え回路から出力されることを特徴とする表示装置。
【請求項７】
複数の画素とソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路に入力されるビデオ信号のうち、上位ビットのビデオ信号のみが前記複数の画素に入力されることを特徴とする表示装置。
【請求項８】
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラッチと、クロック信号制御回路とを有しており、
前記クロック信号制御回路を介してクロック信号が前記シフトレジスタに入力されることによって、前記シフトレジスタからタイミング信号が出力され、
前記タイミング信号によって前記第１のラッチにビデオ信号が入力されて保持され、
ラッチ信号によって、前記第１のラッチに保持されたビデオ信号が前記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたビデオ信号は、前記複数の画素に入力され、
前記クロック信号制御回路は、一定の期間、前記クロック信号の代わりに、一定の固定電位を前記シフトレジスタに与えることで、前記第１のラッチに入力して保持するビデオ信号のビット数を減らしていることを特徴とする表示装置。
【請求項９】
請求項８において、
前記クロック信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにクロック信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記クロック信号制御回路から出力されることを特徴とする表示装置。
【請求項１０】
請求項８において、
前記クロック信号制御回路は第１のアナログスイッチと、第２のアナログスイッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログスイッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にクロック信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から出力された信号は、前記クロック信号制御回路から出力されることを特徴とする表示装置。
【請求項１１】
複数の画素を有する画素部と、ソース信号線駆動回路と、を有する表示装置であって、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラッチと、タイミング信号制御回路とを有しており、
前記シフトレジスタから出力されたタイミング信号が前記タイミング信号制御回路を介して前記第１のラッチに入力され、
前記第１のラッチに入力された前記タイミング信号によって、前記第１のラッチにビデオ信号が入力されて保持され、
ラッチ信号によって、前記第１のラッチに保持されたビデオ信号が前記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたビデオ信号は、前記複数の画素に入力され、
前記タイミング信号制御回路は、一定の期間、前記シフトレジスタから出力された前記タイミング信号の代わりに、一定の固定電位を前記第１のラッチに与えることで、前記第１のラッチに入力して保持するビデオ信号のビット数を減らしていることを特徴とする表示装置。
【請求項１２】
請求項１１において、
前記タイミング信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにタイミング信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記タイミング信号制御回路から出力されることを特徴とする表示装置。
【請求項１３】
請求項１１において、
前記タイミング信号制御回路は第１のアナログスイッチと、第２のアナログスイッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログスイッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にタイミング信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から出力された信号は、前記タイミング信号制御回路から出力されることを特徴とする表示装置。
【請求項１４】
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラッチと、スタートパルス信号制御回路とを有しており、
前記スタートパルス信号制御回路を介してスタートパルス信号が前記シフトレジスタに入力されることによって、前記シフトレジスタからタイミング信号が出力され、
前記タイミング信号によって前記第１のラッチにビデオ信号が入力されて保持され、
ラッチ信号によって、前記第１のラッチに保持されたビデオ信号が前記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたビデオ信号は、前記複数の画素に入力され、
前記スタートパルス信号制御回路は、一定の期間、前記スタートパルス信号の代わりに、一定の固定電位を前記シフトレジスタに与えることで、前記第１のラッチに入力して保持するビデオ信号のビット数を減らしていることを特徴とする表示装置。
【請求項１５】
請求項１４において、
前記スタートパルス信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにスタートパルス信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記スタートパルス信号制御回路から出力されることを特徴とする表示装置。
【請求項１６】
請求項１４において、
前記スタートパルス信号制御回路は第１のアナログスイッチと、第２のアナログスイッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログスイッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にスタートパルス信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から出力された信号は、前記スタートパルス信号制御回路から出力されることを特徴とする表示装置。
【請求項１７】
請求項１乃至請求項１６のいずれか１項に記載の前記表示装置を用いることを特徴とするビデオカメラ。
【請求項１８】
請求項１乃至請求項１６のいずれか１項に記載の前記表示装置を用いることを特徴とする画像再生装置。
【請求項１９】
請求項１乃至請求項１６のいずれか１項に記載の前記表示装置を用いることを特徴とするヘッドマウントディスプレイ。
【請求項２０】
請求項１乃至請求項１６のいずれか１項に記載の前記表示装置を用いることを特徴とする携帯電話。
【請求項２１】
請求項１乃至請求項１６のいずれか１項に記載の前記表示装置を用いることを特徴とする携帯情報端末。                                                                             
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に形成された発光素子を、該基板とカバー材の間に封入した
表示用パネルに関する。また、該表示用パネルにＩＣを実装した表示用モジュー
ルに関する。なお本明細書において、表示用パネル及び表示用モジュールを発光
装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、基板上にＴＦＴを形成する技術が大幅に進歩し、アクティブマトリクス
型表示装置への応用開発が進められている。特に、ポリシリコン膜を用いたＴＦ
Ｔは、従来のアモルファスシリコン膜を用いたＴＦＴよりも電界効果移動度（モ
ビリティともいう）が高いので、高速動作が可能である。そのため、従来、基板
外の駆動回路で行っていた画素の制御を、画素と同一の基板上に形成した駆動回
路で行うことが可能となっている。
【０００３】
このようなアクティブマトリクス型表示装置は、同一基板上に様々な回路や素
子を作り込むことで製造コストの低減、表示装置の小型化、歩留まりの上昇、ス
ループットの低減など、様々な利点が得られる。
【０００４】
そしてさらに、自発光型素子として発光素子を有したアクティブマトリクス型
の発光装置の研究が活発化している。発光装置は有機ＥＬディスプレイ（ＯＥＬ
Ｄ：Organic EL Display）又は有機ライトエミッティングダイオード（ＯＬＥＤ
：Organic Light Emitting Diode）とも呼ばれている。
【０００５】
発光装置は、液晶ディスプレイと異なり自発光型である。発光素子は一対の電
極（陽極と陰極）間に、電場を加えることでルミネッセンスが発生する有機化合
物を含む層（以下、有機化合物層と記す）が挟まれた構造となっているが、有機
化合物層は通常、積層構造となっている。代表的には、コダック・イーストマン
・カンパニーのTangらが提案した「正孔輸送層／発光層／電子輸送層」という積
層構造が挙げられる。この構造は非常に発光効率が高く、現在、研究開発が進め
られている発光装置は殆どこの構造を採用している。
【０００６】
有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る
際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とが
あるが、本発明の発光装置は、上述した発光のうちのいずれか一方の発光を用い
ても良いし、または両方の発光を用いても良い。
【０００７】
また他にも、陽極上に正孔注入層／正孔輸送層／発光層／電子輸送層、または
正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層の順に積層する構造
でも良い。発光層に対して蛍光性色素等をドーピングしても良い。
【０００８】
本明細書において陰極と陽極の間に設けられる全ての層を総称して有機化合物
層と呼ぶ。よって上述した正孔注入層、正孔輸送層、発光層、電子輸送層、電子
注入層等は、全て有機化合物層に含まれる。
【０００９】
そして、上記構造でなる有機化合物層に一対の電極から所定の電圧をかけ、そ
れにより発光層においてキャリアの再結合が起こって発光する。なお本明細書に
おいて発光素子が発光することを、発光素子が駆動すると呼ぶ。また、本明細書
中では、陽極、有機化合物層及び陰極で形成される発光素子を発光素子と呼ぶ。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
発光装置はバックライトを用いる必要がないことから、液晶ディスプレイに比
べて、ディスプレイ自身の厚さと重さを抑えることができる。そのため近年、発
光装置は液晶ディスプレイに代わり、携帯情報端末（モバイルコンピュータ、携
帯電話、携帯型ゲーム機または電子書籍等）の表示部に用いられるようになって
いる。
【００１１】
そして携帯情報端末の消費電力を抑えるために、表示部に用いる発光装置の消
費電力を抑えることが望まれていた。
【００１２】
また近年、テレビやラジオなどの放送局側のデジタル化に加え、家庭用の受信
機やＶＴＲなどもデジタル化が進んでいる。そして放送システムのデジタル化の
次の段階は、放送電波のデジタル化、すなわちデジタル放送の実現であり、これ
に向けて盛んに研究開発が行われている。
【００１３】
発光装置のデジタル駆動には時間階調表示がある。時間階調表示とは１フレー
ム期間中に発光素子が発光する時間を制御することで階調表示を行う駆動方法で
ある。
【００１４】
発光装置をデジタル駆動で時間階調表示させた場合、表示する画像の階調数を
高くすると、画素に入力される画像情報を有するデジタルのビデオ信号（デジタ
ルビデオ信号）が書き換えられる回数が多くなる。そのため画素にデジタルビデ
オ信号を入力するための駆動回路群の消費電力が大きくなってしまい、発光装置
の消費電力が大きくなる。
【００１５】
また発光素子は自発光型であるため、表示する画像によって発光素子が１フレ
ーム期間中に発光する期間が左右される。そのため発光装置の消費電力は、表示
する画像によって左右される。
【００１６】
またさらに発光素子に流れる電流の大きさは、温度によっても左右される。発
光素子の電極間にかかる電圧が同じであっても、発光素子が有する温度特性によ
って、有機化合物層の温度が高くなれば高くなるほど、発光素子を流れる電流は
大きくなる。よって発光装置を使用する環境温度が高ければ高いほど、発光装置
の消費電力が大きくなり、発光素子の輝度も上昇してしまう。
【００１７】
本発明は上述したことに鑑み、発光装置及び発光装置を表示部に用いる電子機
器の消費電力を抑えることを課題とする。
【課題を解決するための手段】
【００１８】
本発明の第１の構成は、発光装置において、モノクロの表示を行う場合、画素
部に表示される画像によって画像の明暗を反転させることを特徴とする。
【００１９】
上記構成によって、発光素子に流れる電流の大きさをある程度抑えることがで
き、発光装置の消費電力を抑えることができる。
【００２０】
また本発明の第２の構成は、デジタル駆動の時分割階調表示を行う発光装置に
おいて、発光装置が有するソース信号線駆動回路に入力されたデジタルビデオ信
号を、そのビット数を落としてから画素部に入力することを特徴とする。具体的
には、最下位ビットのデジタルビデオ信号から順に切り捨てることによって、画
素部に入力されるデジタルビデオ信号のビット数を落としてゆく。
【００２１】
上記構成によって、画素に入力されるデジタルビデオ信号のビット数が少なく
なるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビ
デオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回
路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電
力も抑えることができる。
【００２２】
また本発明の第３の構成では、発光装置に温度モニター用の発光素子を設ける
。そして温度モニター用の発光素子の一方の電極を定電流源に接続する。そして
モニター用の発光素子の温度特性を用いて、画素の発光素子を流れる電流の大き
さを一定に保つ。
【００２３】
上記構成によって、有機化合物層の温度が変化しても画素の発光素子を流れる
電流の大きさを一定に保つことができる。よって発光装置の環境温度が上昇して
も、発光装置の消費電力が大きくなるのを抑えることができ、輝度も一定に保つ
ことができる。
【００２４】
本発明は上述した第１から第３の構成によって、発光装置及び該発光装置を用
いた電子機器の消費電力を抑えることが可能である。なお本発明は、第１から第
３の構成のいずれか１つを有していればよい。また第１から第３の構成のうちの
複数の構成を有していても良いし、全てを有していても良い。
【００２５】
以下に本発明の構成を示す。
【００２６】
本発明によって、
複数の画素を有する表示装置であって、
前記複数の画素に入力されるデジタルビデオ信号の極性を反転することによっ
て、前記複数の画素の輝度を変えることを特徴とする表示装置が提供される。
【００２７】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であ
って、
前記ソース信号線駆動回路は出力の極性を切り替える切り替え回路を有してお
り、
前記切り替え回路に入力されたデジタルビデオ信号は、前記切り替え回路に入
力される切り替え信号によって極性が反転し、前記複数の画素に入力することを
特徴とする表示装置が提供される。
【００２８】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であ
って、
前記複数の画素は発光素子をそれぞれ有しており、
前記ソース信号線駆動回路はシフトレジスタと、１つまたは複数のラッチと、
切り替え回路とを有しており、
前記１つまたは複数のラッチから前記切り替え回路に入力されたデジタルビデ
オ信号は、前記切り替え回路に入力される切り替え信号によって極性が反転し、
前記複数の画素に入力することを特徴とする表示装置が提供される。
【００２９】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であ
って、
前記複数の画素は発光素子をそれぞれ有しており、
前記ソース信号線駆動回路はシフトレジスタと、１つまたは複数のラッチと、
切り替え回路とを有しており、
前記１つまたは複数のラッチから前記切り替え回路に入力されたデジタルビデ
オ信号は、前記切り替え回路に入力される切り替え信号によって極性が反転し、
前記複数の画素に入力しており、
１フレーム期間中における全ての前記発光素子の発光する期間の長さの平均が
、１フレーム期間中における全ての前記発光素子の発光する期間の長さの最大値
の半分以下であることを特徴とする表示装置が提供される。
【００３０】
前記切り替え回路はインバーターと、第１のアナログスイッチと、第２のアナ
ログスイッチとを有しており、
前記切り替え回路に入力されたデジタルビデオ信号は、前記インバーターを介
して前記第１のアナログスイッチの入力端子に入力し、
また前記１つまたは複数のラッチから出力されたデジタルビデオ信号は、前記
第２のアナログスイッチの入力端子に入力し、
切り替え信号が前記第１のアナログスイッチの第１の制御入力端子及び前記第
２のアナログスイッチの第２の制御入力端子から入力し、
前記切り替え信号の極性が反転した信号が前記第１のアナログスイッチの第２
の制御入力端子及び前記第２のアナログスイッチの第１の制御入力端子から入力
し、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から
出力される信号が、前記切り替え回路から出力されることを特徴としていても良
い。
【００３１】
前記切り替え回路はインバーターと、第１のＮＡＮＤと、第２のＮＡＮＤと、
ＮＯＲとを有しており、
前記第１のＮＡＮＤに、切り替え信号と、前記インバーターを介してデジタル
ビデオ信号とが入力され、
前記第２のＮＡＮＤに、前記切り替え信号の極性を反転させた信号と、前記デ
ジタルビデオ信号とが入力され、
前記第１のＮＡＮＤから出力された信号と、前記第２のＮＡＮＤから出力され
た信号とが前記ＮＯＲに入力され、
前記ＮＯＲから出力された信号が前記切り替え回路から出力されることを特徴
としていても良い。
【００３２】
本発明によって、
複数の画素とソース信号線駆動回路とを有する表示装置であって、
前記ソース信号線駆動回路に入力されるデジタルビデオ信号のうち、上位ビッ
トのデジタルビデオ信号のみが前記複数の画素に入力されることを特徴とする表
示装置が提供される。
【００３３】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であ
って、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラ
ッチと、クロック信号制御回路とを有しており、
前記クロック信号制御回路を介してクロック信号が前記シフトレジスタに入力
されることによって、前記シフトレジスタからタイミング信号が出力され、
前記タイミング信号によって前記第１のラッチにデジタルビデオ信号が入力さ
れて保持され、
ラッチ信号によって、前記第１のラッチに保持されたデジタルビデオ信号が前
記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたデジタルビデオ信号は、前記複数の
画素に入力され、
前記クロック信号制御回路は、一定の期間、前記クロック信号の代わりに、一
定の固定電位を前記シフトレジスタに与えることで、前記第１のラッチに入力し
て保持するデジタルビデオ信号のビット数を減らしていることを特徴とする表示
装置が提供される。
【００３４】
前記クロック信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにクロック信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記クロック信
号制御回路から出力されることを特徴としていても良い。
【００３５】
前記クロック信号制御回路は第１のアナログスイッチと、第２のアナログスイ
ッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端
子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され
、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログス
イッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にクロック信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から
出力された信号は、前記クロック信号制御回路から出力されることを特徴として
いても良い。
【００３６】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路と、を有する表示装置で
あって、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラ
ッチと、タイミング信号制御回路とを有しており、
前記シフトレジスタから出力されたタイミング信号が前記タイミング信号制御
回路を介して前記第１のラッチに入力され、
前記第１のラッチに入力された前記タイミング信号によって、前記第１のラッ
チにデジタルビデオ信号が入力されて保持され、
ラッチ信号によって、前記第１のラッチに保持されたデジタルビデオ信号が前
記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたデジタルビデオ信号は、前記複数の
画素に入力され、
前記タイミング信号制御回路は、一定の期間、前記シフトレジスタから出力さ
れた前記タイミング信号の代わりに、一定の固定電位を前記第１のラッチに与え
ることで、前記第１のラッチに入力して保持するデジタルビデオ信号のビット数
を減らしていることを特徴とする表示装置が提供される。
【００３７】
前記タイミング信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにタイミング信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記タイミング
信号制御回路から出力されることを特徴としていても良い。
【００３８】
前記タイミング信号制御回路は第１のアナログスイッチと、第２のアナログス
イッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端
子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され
、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログス
イッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にタイミング信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から
出力された信号は、前記タイミング信号制御回路から出力されることを特徴とし
ていても良い。
【００３９】
本発明によって、
複数の画素を有する画素部と、ソース信号線駆動回路とを有する表示装置であ
って、
前記ソース信号線駆動回路は、シフトレジスタと、第１のラッチと、第２のラ
ッチと、スタートパルス信号制御回路とを有しており、
前記スタートパルス信号制御回路を介してスタートパルス信号が前記シフトレ
ジスタに入力されることによって、前記シフトレジスタからタイミング信号が出
力され、
前記タイミング信号によって前記第１のラッチにデジタルビデオ信号が入力さ
れて保持され、
ラッチ信号によって、前記第１のラッチに保持されたデジタルビデオ信号が前
記第２のラッチに入力されて保持され、
前記第２のラッチに入力されて保持されたデジタルビデオ信号は、前記複数の
画素に入力され、
前記スタートパルス信号制御回路は、一定の期間、前記スタートパルス信号の
代わりに、一定の固定電位を前記シフトレジスタに与えることで、前記第１のラ
ッチに入力して保持するデジタルビデオ信号のビット数を減らしていることを特
徴とする表示装置が提供される。
【００４０】
前記スタートパルス信号制御回路はＮＡＮＤとインバーターとを有しており、
前記ＮＡＮＤにスタートパルス信号と選択信号とが入力され、
前記ＮＡＮＤから出力された信号は前記インバーターを介して前記スタートパ
ルス信号制御回路から出力されることを特徴としていても良い。
【００４１】
前記スタートパルス信号制御回路は第１のアナログスイッチと、第２のアナロ
グスイッチと、インバーターとを有しており、
前記インバーターを介して、前記第１のアナログスイッチの第２の制御入力端
子及び前記第２のアナログスイッチの第１の制御入力端子に選択信号が入力され
、
前記第１のアナログスイッチの第１の制御入力端子及び前記第２のアナログス
イッチの第２の制御入力端子に選択信号が入力され、
前記第１のアナログスイッチの入力端子にスタートパルス信号が入力され、
前記第２のアナログスイッチの入力端子に固定電位が与えられ、
前記第１のアナログスイッチ及び前記第２のアナログスイッチの出力端子から
出力された信号は、前記スタートパルス信号制御回路から出力されることを特徴
としていても良い。
【００４２】
本発明によって、
複数の発光素子を有する複数の画素と、モニター用発光素子とを有する表示装
置であって、前記モニター用発光素子の温度特性を用いて前記複数の発光素子を
流れる電流の大きさを一定に保つことを特徴とする表示装置が提供される。
【００４３】
本発明によって、
複数の画素を有する画素部と、電源供給線と、バッファアンプと、モニター用
発光素子と、定電流源とを有する表示装置であって、
前記複数の画素は薄膜トランジスタと発光素子をそれぞれ有しており、
前記モニター用発光素子及び前記発光素子は第１の電極と、第２の電極と、前
記第１の電極と前記第２の電極との間に設けられた有機化合物層とをそれぞれ有
しており、
前記モニター用発光素子の第１の電極と前記定電流源とは接続されており、
前記モニター用発光素子の第１の電極と前記バッファアンプの非反転入力端子
が接続されており、
前記バッファアンプの出力端子は前記電源供給線に接続されており、
前記電源供給線の電位は前記薄膜トランジスタを介して前記発光素子の第１の
電極に与えられていることを特徴とする表示装置が提供される。
【００４４】
本発明によって、
複数の画素を有する画素部と、電源供給線と、バッファアンプと、モニター用
発光素子と、定電流源と、加算回路とを有する表示装置であって、
前記複数の画素は薄膜トランジスタと発光素子をそれぞれ有しており、
前記モニター用発光素子及び前記発光素子は第１の電極と、第２の電極と、前
記第１の電極と前記第２の電極との間に設けられた有機化合物層とをそれぞれ有
しており、
前記モニター用発光素子の第１の電極と前記定電流源とは接続されており、
前記モニター用発光素子の第１の電極と前記バッファアンプの非反転入力端子
が接続されており、
前記バッファアンプの出力端子は加算回路の入力端子に接続されており、
前記加算回路の出力端子は前記電源供給線に接続されており、
前記加算回路の入力端子と出力端子とは、常に一定の電位差を有しており、
前記電源供給線の電位は前記薄膜トランジスタを介して前記発光素子の第１の
電極に与えられていることを特徴とする表示装置が提供される。
【００４５】
本発明は、前記表示装置を用いることを特徴とするビデオカメラ、画像再生装
置、ヘッドマウントディスプレイ、携帯電話または携帯情報端末であっても良い
。
【発明の効果】
【００４６】
本発明の第１の構成によって、発光素子に流れる電流の大きさをある程度抑え
ることができ、発光装置の消費電力を抑えることができる。また本発明の第２の
構成によって、画素に入力されるデジタルビデオ信号のビット数が少なくなるの
で、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビデオ信
号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回路及び
ゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電力も抑
えることができる。また本発明の第３の構成によって、有機化合物層の温度が変
化しても発光素子を流れる電流の大きさを一定に保つことができる。よって発光
装置の環境温度が上昇し、発光装置の消費電力が大きくなるのを抑えることがで
きる。
【００４７】
本発明は上述した第１から第３の構成によって、発光装置及び該発光装置を用
いた電子機器の消費電力を抑えることが可能である。なお本発明は、第１から第
３の構成のいずれか１つを有していればよい。また第１から第３の構成のうちの
複数の構成を有していても良いし、全てを有していても良い。
【発明を実施するための最良の形態】
【００４８】
（実施の形態１）
本発明の第１の構成について説明する。本発明の第１の構成を有する発光装置
のブロック図を、図１に示す。
【００４９】
１０１は画素部であり、複数の画素がマトリクス状に設けられている。１０２
はソース信号線駆動回路であって、１０３はゲート信号線駆動回路である。
【００５０】
ソース信号線駆動回路１０２はシフトレジスタ１０２−１、ラッチ（Ａ）１０
２−２、ラッチ（Ｂ）１０２−３、切り替え回路１０２−４を有している。なお
本発明のソース信号線駆動回路は、上述したものの他にレベルシフトやバッファ
等を有していても良い。
【００５１】
また図示しないが、ゲート信号線駆動回路１０３はシフトレジスタ、バッファ
を有している。また場合によっては、シフトレジスタ、バッファの他にレベルシ
フトを有していても良い。ゲート信号線には、１ライン分の画素ＴＦＴのゲート
電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくては
ならないので、バッファは大きな電流を流すことが可能なものが用いられる。
【００５２】
ソース信号線駆動回路１０２において、シフトレジスタ１０２−１にクロック
信号（ＣＬＫ）およびスタートパルス（ＳＰ）が入力される。シフトレジスタ１
０２−１は、これらのクロック信号（ＣＬＫ）およびスタートパルス（ＳＰ）に
基づきタイミング信号を順に発生させ、後段の回路へタイミング信号を順次供給
する。
【００５３】
なお、シフトレジスタ１０２−１から出力されるタイミング信号をバッファ等
（図示せず）を通して後段の回路へタイミング信号を順次供給しても良い。シフ
トレジスタ１０２−１からのタイミング信号は、バッファ等によって緩衝増幅さ
れる。タイミング信号が供給される配線には、多くの回路あるいは素子が接続さ
れているために負荷容量（寄生容量）が大きい。この負荷容量が大きいために生
ずるタイミング信号の立ち上がりまたは立ち下がりの”鈍り”を防ぐために、こ
のバッファが設けられる。
【００５４】
シフトレジスタ１０２−１から出力されたタイミング信号は、ラッチ（Ａ）１
０２−２に供給される。ラッチ（Ａ）１０２−２は、ｎビットのデジタルビデオ
信号（n bit digital video signals）を処理する複数のステージのラッチを有
している。ラッチ（Ａ）１０２−２は、前記タイミング信号が入力されると、ソ
ース信号線駆動回路１０２の外部から供給されるｎビットのデジタルビデオ信号
を順次取り込み、保持する。
【００５５】
なお、ラッチ（Ａ）１０２−２にデジタルビデオ信号を取り込む際に、ラッチ
（Ａ）１０２−２が有する複数のステージのラッチに、順にデジタルビデオ信号
を入力しても良い。しかし本発明はこの構成に限定されない。ラッチ（Ａ）１０
２−２が有する複数のステージのラッチをいくつかのグループに分け、グループ
ごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っ
ても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージ
ごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【００５６】
ラッチ（Ａ）１０２−２の全てのステージのラッチにデジタルビデオ信号の書
き込みが一通り終了するまでの期間を、ライン期間と呼ぶ。すなわち、ラッチ（
Ａ）１０２−２中で一番左側のステージのラッチにデジタルビデオ信号の書き込
みが開始される時点から、一番右側のステージのラッチにデジタルビデオ信号の
書き込みが終了する時点までの時間間隔がライン期間である。実際には、上記ラ
イン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【００５７】
１ライン期間が終了すると、ラッチ（Ｂ）１０２−３にラッチ信号（Latch Si
gnals）が供給される。この瞬間、ラッチ（Ａ）１０２−２に書き込まれ保持さ
れているデジタルビデオ信号は、ラッチ（Ｂ）１０２−３に一斉に送出され、ラ
ッチ（Ｂ）１０２−３の全ステージのラッチに書き込まれ、保持される。
【００５８】
デジタルビデオ信号をラッチ（Ｂ）１０２−３に送出し終えたラッチ（Ａ）１
０２−２には、シフトレジスタ１０２−１からのタイミング信号に基づき、再び
ソース信号線駆動回路１０２の外部から供給されるデジタルビデオ信号の書き込
みが順次行われる。
【００５９】
この２順目の１ライン期間中には、ラッチ（Ｂ）１０２−２に書き込まれ保持
されているデジタルビデオ信号が、一斉に切り替え回路１０２−４に入力される
。切り替え回路１０２−４は、切り替え信号（Shift Signals）によって、ラッ
チ（Ｂ）１０２−２から入力されたデジタルビデオ信号の極性を反転させて、も
しくは反転させずに出力する。
【００６０】
デジタルビデオ信号は「０」または「１」の情報を有しており、「０」と「１
」のデジタルビデオ信号は、一方がＨｉ、一方がＬｏの電圧を有する信号である
。デジタルビデオ信号の極性を反転させるとは、「０」の情報を有するデジタル
ビデオ信号を「１」の情報を有するデジタルビデオ信号に変換し、「１」の情報
を有するデジタルビデオ信号を「０」の情報を有するデジタルビデオ信号に変換
することを意味する。
【００６１】
なお切り替え信号は、ラッチ（Ｂ）１０２−２から入力されたデジタルビデオ
信号の極性を反転させるか、させないかを選択する信号である。１フレーム期間
中における全ての発光素子の発光する期間の長さの平均が、画素部１０１に全白
を表示させたときの１フレーム期間中における発光素子の発光する期間の長さの
半分よりも長くなったとき、切り替え信号によってデジタルビデオ信号の極性を
反転させることで、消費電力を低減できる。逆に、１フレーム期間中における全
ての発光素子の発光する期間の長さの平均が、画素部１０１に全白を表示させた
ときの１フレーム期間中における発光素子の発光する期間の長さの半分よりも短
くなったとき、切り替え信号によってデジタルビデオ信号の極性を反転させない
方が消費電力を抑えることができる。
【００６２】
なお、切り替え信号によってデジタルビデオ信号の極性を反転させるかさせな
いかは、使用者が選択しても良いし、表示される画像によって自動的に選択され
るようにしても良い。
【００６３】
切り替え回路１０２−４から出力されたデジタルビデオ信号は、ソース信号線
に入力される。
【００６４】
一方、ゲート信号線駆動回路１０３において、シフトレジスタ（図示せず）か
らのゲート信号がバッファ（図示せず）に入力され、対応するゲート信号線（走
査線とも呼ぶ）に入力される。
【００６５】
ゲート信号線に入力されたゲート信号によって、ソース信号線に入力されたデ
ジタルビデオ信号が画素に入力される。
【００６６】
なお本発明において、ソース信号線駆動回路１０２とゲート信号線駆動回路１
０３は、画素部１０１と同じ基板上に形成されていても良いし、ＩＣチップ上に
形成してＦＰＣやＴＡＢ等を介して画素部１０１と接続されていても良い。
【００６７】
本実施の形態の上記構成によって、デジタル駆動の時分割階調表示を行う発光
装置がモノクロの表示を行う場合、画素部に表示される画像によって画像の明暗
を反転させることができる。具体的には、１フレーム期間中における全ての発光
素子の発光する期間の長さの平均が、画素部１０１に全白を表示させたときの１
フレーム期間中における発光素子の発光する期間の長さの半分よりも長くなるよ
うな場合、画素部に表示される画像の明暗を反転させれば良い。逆に、１フレー
ム期間中における全ての発光素子の発光する期間の長さの平均が、画素部１０１
に全白を表示させたときの１フレーム期間中における発光素子の発光する期間の
長さの半分よりも短くなったときは、画素部に表示される画像の明暗を反転させ
ない方がよい。
【００６８】
なお、本実施の形態では、ソース信号線駆動回路の中に切り変え回路が含まれ
ている構成を有しているが、切り変え回路はソース信号線駆動回路に含まれてい
なくても良い。
【００６９】
また、本実施の形態ではデジタルビデオ信号を用いた場合についてのみ説明し
たが、本発明はデジタルビデオ信号だけではなく、アナログのビデオ信号にも適
用することが可能である。
【００７０】
よって、本発明の第１の構成によって発光素子に流れる電流の大きさをある程
度抑えることができ、発光装置の消費電力を抑えることができる。
【００７１】
（実施の形態２）
次に、本発明の第２の構成について説明する。本発明の第２の構成を有する発
光装置のブロック図を、図２に示す。なお図１で示したものと同じものは、図１
と同じ符号で示す。
【００７２】
本実施の形態の発光装置は、クロック信号制御回路１０６によって、クロック
信号（ＣＬＫ）の代わりに、一定の電位をシフトレジスタ１０２−１に与えるこ
とを可能にした。
【００７３】
具体的には、クロック信号制御回路１０６によって、一定の期間クロック信号
の代わりに一定の電位（固定電位）をシフトレジスタ１０２−１に入力するよう
にした。上記構成により、１〜ｍビット目（ｍは１からｎまでの任意の整数）ま
での下位ビットのデジタルビデオ信号を、ラッチ（Ａ）１０２−２に書き込むた
めのタイミング信号が、ラッチ（Ａ）１０２−２に入力しないようにした。よっ
てソース信号線駆動回路１０２の外部から入力されたデジタルビデオ信号ｎビッ
トのうち、（ｍ＋１）ビット目からｎビット目までの上位ビットのデジタルビデ
オ信号のみをラッチ（Ａ）１０２−２に書き込むことができる。
【００７４】
なお本実施の形態の発光装置は、図１とは異なり、ソース信号線駆動回路１０
２が切り替え回路１０２−４を有していない。そのため、ラッチ（Ｂ）１０２−
３に書き込まれて保持されているデジタルビデオ信号は、ラッチ（Ｂ）１０２−
３に入力されるラッチ信号によってソース信号線に入力される。
【００７５】
本実施の形態では、デジタル駆動の時分割階調表示を行う発光装置において、
発光装置が有するソース信号線駆動回路に入力されたデジタルビデオ信号を、そ
のビット数を落としてから画素部に入力している。具体的には、最下位ビットの
デジタルビデオ信号から順に切り捨てることによって、画素部に入力されるデジ
タルビデオ信号のビット数を落としてゆく。
【００７６】
上記構成によって、画素に入力されるデジタルビデオ信号のビット数が少なく
なるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビ
デオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回
路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電
力も抑えることができる。
【００７７】
なお本実施の形態において、クロック信号制御回路１０６は、画素部１０１と
同じ基板上に形成されていても良いし、ＩＣチップ上に形成されていても良い。
【００７８】
（実施の形態３）
次に、本発明の第２の構成の、実施の形態２とは異なる例について説明する。
本発明の第２の構成を有する発光装置のブロック図を、図３に示す。なお図１で
示したものと同じものは、図１と同じ符号で示す。
【００７９】
本実施の形態の発光装置は、タイミング信号制御回路１０７によって、シフト
レジスタ１０２−１から出力されるタイミング信号の代わりに、一定の電位をラ
ッチ（Ａ）１０２−２に与えることができるようにした。
【００８０】
具体的には、タイミング信号制御回路１０７によって、一定の期間シフトレジ
スタ１０２−１から出力されるタイミング信号の代わりに、一定の電位（固定電
位）をラッチ（Ａ）１０２−２に与えるようにした。上記構成により、１〜ｍビ
ット目（ｍは１からｎまでの任意の整数）までの下位ビットのデジタルビデオ信
号をラッチ（Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ
）１０２−２に入力しないようにした。よってソース信号線駆動回路１０２の外
部から入力されたデジタルビデオ信号ｎビットのうち、ｍ＋１ビット目からｎビ
ット目までの上位ビットのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に
書き込むことができる。
【００８１】
なお本実施の形態において固定電位は、ラッチ（Ａ）１０２−２にデジタルビ
デオ信号が書き込まれないような電位であることが必要である。
【００８２】
本実施の形態では、デジタル駆動の時分割階調表示を行う発光装置において、
発光装置が有するソース信号線駆動回路に入力されたデジタルビデオ信号を、そ
のビット数を落としてから画素部に入力している。具体的には、最下位ビットの
デジタルビデオ信号から順に切り捨てることによって、画素部に入力されるデジ
タルビデオ信号のビット数を落としてゆく。
【００８３】
上記構成によって、画素に入力されるデジタルビデオ信号のビット数が少なく
なるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビ
デオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回
路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電
力も抑えることができる。
【００８４】
なお本実施の形態において、タイミング信号制御回路１０７は、画素部１０１
と同じ基板上に形成されていても良いし、ＩＣチップ上に形成されていても良い
。
【００８５】
（実施の形態４）
次に、本発明の第２の構成の、実施の形態２及び３とは異なる例について説明
する。本発明の第２の構成を有する発光装置のブロック図を、図４に示す。なお
図１で示したものと同じものは、図１と同じ符号で示す。
【００８６】
本実施の形態の発光装置は、スタートパルス信号制御回路１０８によって、ス
タートパルス信号（ＳＰ）の代わりに、一定の電位をシフトレジスタ１０２−１
に与えることができるようにした。
【００８７】
具体的には、１〜ｍビット目（ｍは１からｎまでの任意の整数）までの下位ビ
ットのデジタルビデオ信号をラッチ（Ａ）１０２−２に書き込むためのタイミン
グ信号だけがラッチ（Ａ）１０２−２に入力しないように、スタートパルス信号
制御回路１０８によってスタートパルス信号の代わりに一定の電位（固定電位）
を一定の期間シフトレジスタ１０２−１に与えるようにした。よってソース信号
線駆動回路１０２の外部から入力されたデジタルビデオ信号ｎビットのうち、（
ｍ＋１）ビット目からｎビット目までの上位ビットのデジタルビデオ信号のみを
ラッチ（Ａ）１０２−２に書き込むことができる。
【００８８】
なお本実施の形態において固定電位は、シフトレジスタ１０２−１からタイミ
ング信号が出力されないような電位であることが必要である。
【００８９】
本実施の形態では、デジタル駆動の時分割階調表示を行う発光装置において、
発光装置が有するソース信号線駆動回路に入力されたデジタルビデオ信号を、そ
のビット数を落としてから画素部に入力している。具体的には、最下位ビットの
デジタルビデオ信号から順に切り捨てることによって、画素部に入力されるデジ
タルビデオ信号のビット数を落としてゆく。
【００９０】
上記構成によって、画素に入力されるデジタルビデオ信号のビット数が少なく
なるので、ソース信号線駆動回路及びゲート信号線駆動回路によってデジタルビ
デオ信号が画素に書き込まれる回数が少なくなる。そのためソース信号線駆動回
路及びゲート信号線駆動回路の消費電力を抑えることができ、発光装置の消費電
力も抑えることができる。
【００９１】
なお本実施の形態において、スタートパルス信号制御回路１０８は、画素部１
０１と同じ基板上に形成されていても良いし、ＩＣチップ上に形成されていても
良い。
【００９２】
（実施の形態５）
次に、本発明の第３の構成について図５を用いて説明する。５０１は電源供給
線を示している。なお本明細書において電源供給線は、ソース信号線に入力され
るデジタルビデオ信号によって画素部の発光素子が有する画素電極に所定の電位
を与えるための配線である。本明細書では電源供給線の電位を電源電位と呼ぶ。
【００９３】
５０２はバッファアンプ（緩衝増幅器）であり、５０３はモニター用発光素子
、５０４は定電流源である。モニター用発光素子５０３の一方の電極は定電流源
５０４に接続されており、モニター用発光素子５０３には常に一定の電流が流れ
ている。そして発光素子が有する有機化合物層の温度が変化すると、モニター用
発光素子５０３を流れる電流の大きさが変化しないかわりに、定電流源５０４に
接続されているモニター用発光素子５０３の電極の電位が変化する。
【００９４】
一方バッファアンプ５０２は２つの入力端子と１つの出力端子とを有しており
、２つの入力端子のうち一方は非反転入力端子（＋）、もう一方は反転入力端子
（−）である。モニター用発光素子５０３の一方の電極の電位は、バッファアン
プ５０２の非反転入力端子に与えられる。
【００９５】
バッファアンプ５０２は、定電流源５０４に接続されたモニター用発光素子５
０３の画素電極の電位が、電源供給線５０１の配線容量等の負荷によって変化す
るのを防ぐ回路である。よってバッファアンプ５０２の非反転入力端子に与えら
れた電位は、電源供給線５０１の配線容量等の負荷によって変化することなく出
力端子から出力され、電源電位として電源供給線に与えられる。
【００９６】
よって、環境温度の変化により、モニター用発光素子５０３または画素部の発
光素子の有機化合物層の温度が変化しても、発光素子に一定の電流が流れるよう
に電源電位が変化する。よって発光装置の環境温度が上昇しても、発光装置の消
費電力が大きくなるのを抑えることができる。
【００９７】
なお本実施の形態において、バッファアンプ５０２、モニター用発光素子５０
３、定電流源５０４は、画素部と同じ基板上に形成されていても良いし、ＩＣチ
ップ上に形成されていても良い。またモニター用発光素子５０３は画素部の中に
含まれていても良いし、画素部とは別個に設けても良い。
【００９８】
本発明は上述した第１から第３の構成によって、発光装置及び該発光装置を用
いた電子機器の消費電力を抑えることが可能である。なお本発明は、第１から第
３の構成のいずれか１つを有していればよい。また第１から第３の構成のうちの
複数の構成を有していても良いし、全てを有していても良い。
【００９９】
本発明は上記３つの構成によって、発光装置の消費電力を抑えることが可能に
なる。
【実施例】
【０１００】
以下に、本発明の実施例について説明する。
【０１０１】
（実施例１）
本実施例では、本発明の発光装置の画素部の構造とその駆動方法について説明
する。
【０１０２】
本実施例の発光装置の画素部３０１の拡大図を図６に示す。ソース信号線（Ｓ
１〜Ｓｘ）、電源供給線（Ｖ１〜Ｖｘ）、ゲート信号線（Ｇ１〜Ｇｙ）が画素部
３０１に設けられている。
【０１０３】
本実例の場合、ソース信号線（Ｓ１〜Ｓｘ）と、電源供給線（Ｖ１〜Ｖｘ）と
、ゲート信号線（Ｇ１〜Ｇｙ）とを１つずつ備えた領域が画素３０４である。画
素部３０１にはマトリクス状に複数の画素３０４が配置されることになる。
【０１０４】
画素３０４の拡大図を図７に示す。図７において、３０５はスイッチング用Ｔ
ＦＴである。スイッチング用ＴＦＴ３０５のゲート電極は、ゲート信号線Ｇ（Ｇ
１〜Ｇｘ）に接続されている。スイッチング用ＴＦＴ３０５のソース領域とドレ
イン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘ）に、もう一方が電流制御用Ｔ
ＦＴ３０６のゲート電極、各画素が有するコンデンサ３０８にそれぞれ接続され
ている。
【０１０５】
コンデンサ３０８はスイッチング用ＴＦＴ３０５が非選択状態（オフ状態）に
ある時、電流制御用ＴＦＴ３０６のゲート電圧（ゲート電極とソース領域間の電
位差）を保持するために設けられている。なお本実施の形態ではコンデンサ３０
８を設ける構成を示したが、本発明はこの構成に限定されず、コンデンサ３０８
を設けない構成にしても良い。
【０１０６】
また、電流制御用ＴＦＴ３０６のソース領域とドレイン領域は、一方が電源供
給線Ｖ（Ｖ１〜Ｖｘ）に接続され、もう一方は発光素子３０７に接続される。電
源供給線Ｖはコンデンサ３０８に接続されている。
【０１０７】
発光素子３０７は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層
とからなる。陽極が電流制御用ＴＦＴ３０６のソース領域またはドレイン領域と
接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が電流制
御用ＴＦＴ３０６のソース領域またはドレイン領域と接続している場合、陰極が
画素電極、陽極が対向電極となる。
【０１０８】
発光素子３０７の対向電極には対向電位が与えられている。また電源供給線Ｖ
は電源電位が与えられている。電源電位と対向電位は、本発明の発光装置に、外
付けのＩＣ等により設けられた電源によって与えられる。
【０１０９】
スイッチング用ＴＦＴ３０５、電流制御用ＴＦＴ３０６は、ｎチャネル型ＴＦ
Ｔでもｐチャネル型ＴＦＴでもどちらでも用いることができる。ただし電流制御
用ＴＦＴ３０６のソース領域またはドレイン領域が発光素子３０７の陽極と接続
されている場合、電流制御用ＴＦＴ３０６はｐチャネル型ＴＦＴであることが望
ましい。また、電流制御用ＴＦＴ３０６のソース領域またはドレイン領域が発光
素子３０７の陰極と接続されている場合、電流制御用ＴＦＴ３０６はｎチャネル
型ＴＦＴであることが望ましい。
【０１１０】
またスイッチング用ＴＦＴ３０５、電流制御用ＴＦＴ３０６は、シングルゲー
ト構造ではなく、ダブルゲート構造、やトリプルゲート構造などのマルチゲート
構造を有していても良い。
【０１１１】
次に上述した構成を有する本発明の発光装置の駆動方法について、図８を用い
て説明する。
【０１１２】
まず、電源供給線の電源電位は発光素子の対向電極の電位と同じになる。そし
てゲート信号線Ｇ１に、ゲート信号線駆動回路からゲート信号が入力される。そ
の結果、ゲート信号線Ｇ１に接続されている全ての画素（１ライン目の画素）の
スイッチング用ＴＦＴ３０５がオンの状態になる。
【０１１３】
そして同時に、ソース信号線（Ｓ１〜Ｓｘ）にソース信号線駆動回路から、１
ビット目のデジタルビデオ信号が入力される。デジタルビデオ信号はスイッチン
グ用ＴＦＴ３０５を介して電流制御用ＴＦＴ３０６のゲート電極に入力される。
【０１１４】
次にＧ１へのゲート信号の入力が終了すると同時に、ゲート信号線Ｇ２に同様
にゲート信号が入力される。そしてゲート信号線Ｇ２に接続されている全ての画
素のスイッチング用ＴＦＴ３０５がオンの状態になり、２ライン目の画素にソー
ス信号線（Ｓ１〜Ｓｘ）から１ビット目のデジタルビデオ信号が入力される。
【０１１５】
そして順に、全てのゲート信号線（Ｇ１〜Ｇｘ）にゲート信号が入力されてい
く。全てのゲート信号線（Ｇ１〜Ｇｘ）が選択され、全てのラインの画素に１ビ
ット目のデジタルビデオ信号が入力されるまでの期間が書き込み期間Ｔａ１であ
る。
【０１１６】
書込期間Ｔａ１が終了すると次に発光期間Ｔｒ１になる。発光期間Ｔｒ１では
、電源供給線の電源電位は、電源電位が発光素子の画素電極に与えられたときに
発光素子が発光する程度に、対向電極との間に電位差を有する電位になる。
【０１１７】
そして本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、
電流制御用ＴＦＴ３０６はオフの状態となっている。よって発光素子３０７の画
素電極には電源電位は与えられない。その結果、「０」の情報を有するデジタル
ビデオ信号が入力された画素が有する発光素子３０７は発光しない。
【０１１８】
逆に、「１」の情報を有していた場合、電流制御用ＴＦＴ３０６はオンの状態
となっている。よって発光素子３０７の画素電極には電源電位が与えられる。そ
の結果、「１」の情報を有するデジタルビデオ信号が入力された画素が有する発
光素子３０７は発光する。
【０１１９】
このように、表示期間Ｔｒ１では発光素子３０７が発光、または非発光の状態
になり、全ての画素は表示を行う。画素が表示を行っている期間を表示期間Ｔｒ
と呼ぶ。特に１ビット目のデジタルビデオ信号が画素に入力されたことで開始す
る表示期間をＴｒ１と呼ぶ。図８では説明を簡便にするために、特に１ライン目
の画素の表示期間についてのみ示す。全てのラインの表示期間が開始されるタイ
ミングは同じである。
【０１２０】
表示期間Ｔｒ１が終了すると書込期間Ｔａ２となり、電源供給線の電源電位は
発光素子の対向電極の電位と同じになる。そして書込期間Ｔａ１の場合と同様に
順に全てのゲート信号線が選択され、２ビット目のデジタルビデオ信号が全ての
画素に入力される。全てのラインの画素に２ビット目のデジタルビデオ信号が入
力し終わるまでの期間を、書き込み期間Ｔａ２と呼ぶ。
【０１２１】
書込期間Ｔａ２が終了すると表示期間Ｔｒ２になり、電源供給線の電源電位は
、電源電位が発光素子の画素電極に与えられたときに発光素子が発光する程度に
、対向電極との間に電位差を有する電位になる。そして全ての画素が表示を行う
。
【０１２２】
上述した動作はｎビット目のデジタルビデオ信号が画素に入力されるまで繰り
返し行われ、書込期間Ｔａと表示期間Ｔｒとが繰り返し出現する。全ての表示期
間（Ｔｒ１〜Ｔｒｎ）が終了すると１つの画像を表示することができる。本発明
の駆動方法において、１つの画像を表示する期間を１フレーム期間（Ｆ）と呼ぶ
。１フレーム期間が終了すると次のフレーム期間が開始される。そして再び書込
期間Ｔａ１が出現し、上述した動作を繰り返す。
【０１２３】
通常の発光装置では１秒間に６０以上のフレーム期間を設けることが好ましい
。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつ
きが目立ち始めることがある。
【０１２４】
本実施例では、全ての書き込み期間の長さの和が１フレーム期間よりも短く、
なおかつ表示期間の長さ比は、Ｔｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：
Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)となるようにすることが必要で
ある。この表示期間の組み合わせで２n階調のうち所望の階調表示を行うことが
できる。
【０１２５】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることに
よって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、
ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると
、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ
３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１２６】
また表示期間Ｔｒ１〜Ｔｒｎは、どのような順序で出現させても良い。例えば
１フレーム期間中において、Ｔｒ１の次にＴｒ３、Ｔｒ５、Ｔｒ２、…という順
序で表示期間を出現させることも可能である。
【０１２７】
なお本実施例では、電源供給線の電源電位の高さを書込期間と表示期間とで変
化させていたが、本発明はこれに限定されない。電源電位が発光素子の画素電極
に与えられたときに発光素子が発光する程度の電位差を、電源電位と対向電極の
電位との間に常に有するようにしても良い。その場合、書込期間においても発光
素子を発光させることが可能になる。よって、当該フレーム期間において画素が
表示する階調は、１フレーム期間中に発光素子が発光した書込期間と表示期間の
長さの総和によって決まる。なおこの場合、各ビットのデジタルビデオ信号に対
応する書込期間と表示期間の長さの和の比が、（Ｔａ１＋Ｔｒ１）：（Ｔａ２＋
Ｔｒ２）：（Ｔａ３＋Ｔｒ３）：…：（Ｔａ（ｎ−１）＋Ｔｒ（ｎ−１））：（
Ｔａｎ＋Ｔｒｎ）＝２0：２1：２2：…：２(n-2)：２(n-1)となることが必要で
ある。
【０１２８】
（実施例２）
本実施例では、本発明の発光装置の画素部の構造とその駆動方法について、実
施例１とは異なる例について説明する。
【０１２９】
図９に本実施例の発光装置のブロック図の一例を示す。図９の発光装置は、基
板上に形成されたＴＦＴによって画素部９０１、画素部の周辺に配置されたソー
ス信号側駆動回路９０２、書き込み用ゲート信号側駆動回路（第１ゲート信号線
駆動回路）９０３ａ、消去用ゲート信号線駆動回路（第２ゲート信号線駆動回路
）９０３ｂを有している。なお、本実施例で発光装置はソース信号側駆動回路を
１つ有しているが、本実施例においてソース信号側駆動回路は２つあってもよい
。
【０１３０】
ソース信号側駆動回路９０２は本発明の第１から第３の構成のうち、少なくと
も１つを有している。
【０１３１】
なお本実施例において、ソース信号線駆動回路９０２と書き込み用ゲート信号
側駆動回路９０３ａと消去用ゲート信号線駆動回路９０３ｂとは、画素部９０１
と同じ基板上に形成されていても良いし、ＩＣチップ上に形成してＦＰＣ、ＴＡ
Ｂ等のコネクターを介して画素部９０１と接続されていても良い。
【０１３２】
画素部９０１の拡大図を図１０に示す。ソース信号線（Ｓ１〜Ｓｘ）、電源供
給線（Ｖ１〜Ｖｘ）、書き込み用ゲート信号線（第１ゲート信号線）（Ｇａ１〜
Ｇａｙ）、消去用ゲート信号線（第２ゲート信号線）（Ｇｅ１〜Ｇｅｙ）が画素
部９０１に設けられている。
【０１３３】
ソース信号線（Ｓ１〜Ｓｘ）と、電源供給線（Ｖ１〜Ｖｘ）と、書き込み用ゲ
ート信号線（Ｇａ１〜Ｇａｙ）と、消去用ゲート信号線（Ｇｅ１〜Ｇｅｙ）とを
それぞれ少なくとも１つ備えた領域が画素９０４である。画素部９０１にはマト
リクス状に複数の画素９０４が配列されることになる。
【０１３４】
画素９０４の拡大図を図１１に示す。図１１において、９０７はスイッチング
用ＴＦＴである。スイッチング用ＴＦＴ９０７のゲート電極は、書き込み用ゲー
ト信号線Ｇａ（Ｇａ１〜Ｇａｙ）に接続されている。スイッチング用ＴＦＴ９０
７のソース領域とドレイン領域は、一方がソース信号線Ｓ（Ｓ１〜Ｓｘ）に、も
う一方が電流制御用ＴＦＴ９０８のゲート電極、各画素が有するコンデンサ９１
２及び消去用ＴＦＴ９０９のソース領域又はドレイン領域にそれぞれ接続されて
いる。
【０１３５】
コンデンサ９１２はスイッチング用ＴＦＴ９０７が非選択状態（オフ状態）に
ある時、電流制御用ＴＦＴ９０８のゲート電圧を保持するために設けられている
。なお本実施例ではコンデンサ９１２を設ける構成を示したが、本実施例はこの
構成に限定されず、コンデンサ９１２を設けない構成にしても良い。
【０１３６】
また、電流制御用ＴＦＴ９０８のソース領域とドレイン領域は、一方が電源供
給線Ｖ（Ｖ１〜Ｖｘ）に接続され、もう一方は発光素子９１０に接続される。電
源供給線Ｖはコンデンサ９１２に接続されている。
【０１３７】
また消去用ＴＦＴ９０９のソース領域とドレイン領域のうち、スイッチング用
ＴＦＴ９０７のソース領域またはドレイン領域に接続されていない方は、電源供
給線Ｖに接続されている。そして消去用ＴＦＴ９０９のゲート電極は、消去用ゲ
ート信号線Ｇｅに接続されている。
【０１３８】
発光素子９１０は陽極と陰極と、陽極と陰極との間に設けられた有機化合物層
とからなる。陽極が電流制御用ＴＦＴ９０８のソース領域またはドレイン領域と
接続している場合、陽極が画素電極、陰極が対向電極となる。逆に陰極が電流制
御用ＴＦＴ９０８のソース領域またはドレイン領域と接続している場合、陰極が
画素電極、陽極が対向電極となる。
【０１３９】
発光素子９１０の対向電極９１１には対向電位が与えられている。また電源供
給線Ｖは電源電位が与えられている。そして対向電位と電源電位の電位差は、電
源電位が画素電極に与えられたときに発光素子が発光する程度の電位差に常に保
たれている。電源電位と対向電位は、本発明の発光装置に、外付けのＩＣ等によ
り設けられた電源によって与えられる。
【０１４０】
現在の典型的な発光装置には、画素の発光する面積あたりの発光量が２００ｃ
ｄ／ｍ2の場合、画素部の面積あたりの電流が数ｍＡ／ｃｍ2程度必要となる。そ
のため特に画面サイズが大きくなると、ＩＣに設けられた電源から与えられる電
位の高さをスイッチで制御することが難しくなっていく。本実施例においては、
電源電位と対向電位は常に一定に保たれており、ＩＣに設けられた電源から与え
られる電位の高さをスイッチで制御する必要がないので、より大きな画面サイズ
のパネルの実現に有用である。
【０１４１】
スイッチング用ＴＦＴ９０７、電流制御用ＴＦＴ９０８、消去用ＴＦＴ９０９
は、ｎチャネル型ＴＦＴでもｐチャネル型ＴＦＴでもどちらでも用いることがで
きる。ただし電流制御用ＴＦＴ９０８のソース領域またはドレイン領域が発光素
子９１０の陽極と接続されている場合、電流制御用ＴＦＴ９０８はｐチャネル型
ＴＦＴであることが望ましい。また、電流制御用ＴＦＴ９０８のソース領域また
はドレイン領域が発光素子９１０の陰極と接続されている場合、電流制御用ＴＦ
Ｔ９０８はｎチャネル型ＴＦＴであることが望ましい。
【０１４２】
またスイッチング用ＴＦＴ９０７、電流制御用ＴＦＴ９０８、消去用ＴＦＴ９
０９は、シングルゲート構造ではなく、ダブルゲート構造、やトリプルゲート構
造などのマルチゲート構造を有していても良い。
【０１４３】
次に上述した構成を有する本発明の発光装置の駆動方法について、図１２を用
いて説明する。
【０１４４】
はじめに書き込み用ゲート信号線駆動回路９０３ａから書き込み用ゲート信号
線Ｇａ１に入力される書き込み用ゲート信号によって、書き込み用ゲート信号線
Ｇａ１に接続されている全ての画素（１ライン目の画素）のスイッチング用ＴＦ
Ｔ９０７がオンの状態になる。なお本明細書において信号線にゲート電極が接続
されたＴＦＴが全てオンの状態になることを、該配線が選択されたと呼ぶ。よっ
てこの場合、書き込み用ゲート信号線Ｇａ１が選択されていることになる。
【０１４５】
そして同時に、ソース信号線（Ｓ１〜Ｓｘ）にソース信号線駆動回路９０２か
ら、１ビット目のデジタルビデオ信号が１ライン目の画素に入力される。具体的
にはデジタルビデオ信号はスイッチング用ＴＦＴ９０７を介して電流制御用ＴＦ
Ｔ９０８のゲート電極に入力される。
【０１４６】
本実施例では、デジタルビデオ信号が「０」の情報を有していた場合、電流制
御用ＴＦＴ９０８はオフの状態となる。よって発光素子９１０の画素電極には電
源電位は与えられない。その結果、「０」の情報を有するデジタルビデオ信号が
入力された画素が有する発光素子９１０は発光しない。
【０１４７】
逆に、「１」の情報を有していた場合、電流制御用ＴＦＴ９０８はオンの状態
となる。よって発光素子９１０の画素電極には電源電位が与えられる。その結果
、「１」の情報を有するデジタルビデオ信号が入力された画素が有する発光素子
９１０は発光する。
【０１４８】
このように、１ライン目の画素にデジタルビデオ信号が入力されると同時に、
発光素子９１０が発光、または非発光の状態になり、１ライン目の画素は表示を
行う。画素が表示を行っている期間を表示期間Ｔｒと呼ぶ。特に１ビット目のデ
ジタルビデオ信号が画素に入力されたことで開始する表示期間をＴｒ１と呼ぶ。
図１２では説明を簡便にするために、特に１ライン目の画素の表示期間について
のみ示す。各ラインの表示期間が開始されるタイミングはそれぞれ時間差を有し
ている。
【０１４９】
次にＧａ１の選択が終了すると同時に、書き込み用ゲート信号線Ｇａ２が書き
込み用ゲート信号によって選択される。そして書き込み用ゲート信号線Ｇａ２に
接続されている全ての画素のスイッチング用ＴＦＴ９０７がオンの状態になり、
２ライン目の画素にソース信号線（Ｓ１〜Ｓｘ）から１ビット目のデジタルビデ
オ信号が入力される。
【０１５０】
そして順に、全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｘ）が選択されて
いく。全ての書き込み用ゲート信号線（Ｇａ１〜Ｇａｘ）が選択され、全てのラ
インの画素に１ビット目のデジタルビデオ信号が入力されるまでの期間が書き込
み期間Ｔａ１である。
【０１５１】
一方、全てのラインの画素に１ビット目のデジタルビデオ信号が入力される前
、言い換えると書き込み期間Ｔａ１が終了する前に、画素への１ビット目のデジ
タルビデオ信号の入力と並行して、消去用ゲート信号線駆動回路９０３ｂから入
力される消去用ゲート信号によって、消去用ゲート信号線Ｇｅ１の選択が行われ
る。
【０１５２】
消去用ゲート信号線Ｇｅ１が選択されると、消去用ゲート信号線Ｇｅ１に接続
されている全ての画素（１ライン目の画素）の消去用ＴＦＴ９０９がオンの状態
になる。そして電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ９０９を介
して１ライン目の画素の電流制御用ＴＦＴ９０８のゲート電極に与えられる。
【０１５３】
電源電位が電流制御用ＴＦＴ９０８のゲート電極に与えられると、電流制御用
ＴＦＴ９０８はオフの状態となる。よって電源電位は発光素子９１０の画素電極
に与えられなくなり、１ライン目の画素が有する発光素子は全て非発光の状態に
なり、１ライン目の画素が表示を行わなくなる。つまり、書き込み用ゲート信号
線Ｇａ１が選択されたときから電流制御用ＴＦＴのゲート電極が保持していたデ
ジタルビデオ信号は、電流制御用ＴＦＴのゲート電極に電源電位が与えられるこ
とで消去される。よって１ライン目の画素が表示を行わなくなる。
【０１５４】
画素が表示を行わない期間を非表示期間Ｔｄと呼ぶ。１ライン目の画素は、消
去用ゲート信号線Ｇｅ１に消去用ゲート信号が入力されると同時に表示期間Ｔｒ
１が終了し、非表示期間Ｔｄ１となる。
【０１５５】
図１２では説明を簡便にするために、特に１ライン目の画素の非表示期間につ
いてのみ示す。表示期間と同様に、各ラインの非表示期間が開始されるタイミン
グはそれぞれ時間差を有している。
【０１５６】
そしてＧｅ１の選択が終了すると同時に、消去用ゲート信号によって消去用ゲ
ート信号線Ｇｅ２が選択され、消去用ゲート信号線Ｇｅ２に接続されている全て
の画素（２ライン目の画素）の消去用ＴＦＴ９０９がオンの状態になる。そして
電源供給線（Ｖ１〜Ｖｘ）の電源電位が消去用ＴＦＴ９０９を介して電流制御用
ＴＦＴ９０８のゲート電極に与えられる。電源電位が電流制御用ＴＦＴ９０８の
ゲート電極に与えられると、電流制御用ＴＦＴ９０８はオフの状態となる。よっ
て電源電位は発光素子９１０の画素電極に与えられなくなる。その結果２ライン
目の画素が有する発光素子は全て非発光の状態になり、２ライン目の画素が表示
を行わなくなり、非表示の状態となる。
【０１５７】
そして順に、消去用ゲート信号によって全ての消去用ゲート信号線が選択され
ていく。全ての消去用ゲート信号線（Ｇａ１〜Ｇａｘ）が選択され、全てのライ
ンの画素が保持している１ビット目のデジタルビデオ信号が消去されるまでの期
間が消去期間Ｔｅ１である。
【０１５８】
一方、全てのラインの画素が保持している１ビット目のデジタルビデオ信号が
消去される前、言い換えると消去期間Ｔｅ１が終了する前に、画素への１ビット
目のデジタルビデオ信号の消去と並行して、再び書き込み用ゲート信号線Ｇａ１
の選択が行われる。その結果、１ライン目の画素は再び表示を行うので、非表示
期間Ｔｄ１が終了して表示期間Ｔｒ２となる。
【０１５９】
そして同様に、順に全ての書き込み用ゲート信号線が選択され、２ビット目の
デジタルビデオ信号が全ての画素に入力される。全てのラインの画素に２ビット
目のデジタルビデオ信号が入力し終わるまでの期間を、書き込み期間Ｔａ２と呼
ぶ。
【０１６０】
そして一方、全てのラインの画素に２ビット目のデジタルビデオ信号が入力さ
れる前、言い換えると書き込み期間Ｔａ２が終了する前に、画素への２ビット目
のデジタルビデオ信号の入力と並行して、消去用ゲート信号線Ｇｅ２の選択が行
われる。よって１ライン目の画素が有する発光素子は全て非発光の状態になり、
１ライン目の画素が表示を行わなくなる。よって１ライン目の画素において表示
期間Ｔｒ２は終了し、非表示期間Ｔｄ２となる。
【０１６１】
そして順に、全ての消去用ゲート信号線が選択される。全ての消去用ゲート信
号線（Ｇａ１〜Ｇａｘ）が選択され、全てのラインの画素が保持している２ビッ
ト目のデジタルビデオ信号が消去されるまでの期間が消去期間Ｔｅ２である。
【０１６２】
上述した動作はｍビット目のデジタルビデオ信号が画素に入力されるまで繰り
返し行われ、表示期間Ｔｒと非表示期間Ｔｄとが繰り返し出現する。表示期間Ｔ
ｒ１は、書き込み期間Ｔａ１が開始されてから消去期間Ｔｅ１が開始されるまで
の期間である。また非表示期間Ｔｄ１は、消去期間Ｔｅ１が開始されてから表示
期間Ｔｒ２が開始されるまでの期間である。そして表示期間Ｔｒ２、Ｔｒ３、…
、Ｔｒ（ｍ−１）と非表示期間Ｔｄ２、Ｔｄ３、…、Ｔｄ（ｍ−１）も、表示期
間Ｔｒ１と非表示期間Ｔｄ１と同様に、それぞれ書き込み期間Ｔａ１、Ｔａ２、
…、Ｔａｍと消去期間Ｔｅ１、Ｔｅ２、…、Ｔｅ（ｍ−１）とによって、その期
間が定められる。
【０１６３】
そしてｍビット目のデジタルビデオ信号が１ライン目の画素に入力された後は
、消去用ゲート信号線Ｇｅ１は選択されない。説明を簡便にするために、本実施
例ではｍ＝ｎ−２の場合を例にとって説明するが、本発明はこれに限定されない
のは言うまでもない。本発明においてｍは、２からｎまでの値を任意に選択する
ことが可能である。
【０１６４】
（ｎ−２）ビット目のデジタルビデオ信号が１ライン目の画素に入力されると
、１ライン目の画素は表示期間Ｔｒ（ｎ−２）となり表示を行う。そして次のビ
ットのデジタルビデオ信号が入力されるまで、（ｎ−２）ビット目のデジタルビ
デオ信号は画素に保持される。
【０１６５】
そして次に（ｎ−１）ビット目のデジタルビデオ信号が１ライン目の画素に入
力されると、画素に保持されていた（ｎ−２）ビット目のデジタルビデオ信号は
、（ｎ−１）ビット目のデジタルビデオ信号に書き換えられる。そして１ライン
目の画素は表示期間Ｔｒ（ｎ−１）となり、表示を行う。（ｎ−２）ビット目の
デジタルビデオ信号は、次のビットのデジタルビデオ信号が入力されるまで画素
に保持される。
【０１６６】
上述した動作をｎビット目のデジタルビデオ信号が画素に入力されるまで繰り
返し行われる。表示期間Ｔｒ（ｎ−２）は、書き込み期間Ｔａ（ｎ−２）が開始
されてから、書き込み期間Ｔａ（ｎ−１）が開始されるまでの期間である。そし
て表示期間（Ｔｒ（ｎ−１）、Ｔｒｎ）も表示期間Ｔｒ（ｎ−２）と同様に、書
き込み期間Ｔａによって、その期間が定められる。
【０１６７】
なお本実施例では、全ての書き込み期間の長さの和が１フレーム期間よりも短
く、なおかつ表示期間の長さをＴｒ１：Ｔｒ２：Ｔｒ３：…：Ｔｒ（ｎ−１）：
Ｔｒｎ＝２0：２1：２2：…：２(n-2)：２(n-1)とすることが必要である。この
表示期間の組み合わせで２n階調のうち所望の階調表示を行うことができる。
【０１６８】
全ての表示期間（Ｔｒ１〜Ｔｒｎ）が終了すると、１つの画像を表示すること
ができる。本発明の駆動方法において、１つの画像を表示する期間を１フレーム
期間（Ｆ）と呼ぶ。
【０１６９】
そして１フレーム期間終了後は、再び１ビット目のデジタルビデオ信号が画素
に入力され、１ライン目の画素が再び表示期間Ｔｒ１となる。そして再び上述し
た動作を繰り返す。
【０１７０】
通常の発光装置では１秒間に６０以上のフレーム期間を設けることが好ましい
。１秒間に表示される画像の数が６０より少なくなると、視覚的に画像のちらつ
きが目立ち始めることがある。
【０１７１】
１フレーム期間中に発光素子が発光した表示期間の長さの総和を求めることに
よって、当該フレーム期間におけるその画素の表示した階調がきまる。例えば、
ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると
、Ｔｒ１とＴｒ２において画素が発光した場合には１％の輝度が表現でき、Ｔｒ
３とＴｒ５とＴｒ８を選択した場合には６０％の輝度が表現できる。
【０１７２】
ｍビット目のデジタルビデオ信号が画素に書き込まれる書き込み期間Ｔａｍは
、表示期間Ｔｒｍの長さよりも短いことが肝要である。よってビット数ｍの値は
、１〜ｎのうち、書き込み期間Ｔａｍが表示期間Ｔｒｍの長さよりも短くなるよ
うな値であることが必要である。
【０１７３】
また表示期間（Ｔｒ１〜Ｔｒｎ）は、どのような順序で出現させても良い。例
えば１フレーム期間中において、Ｔｒ１の次にＴｒ４、Ｔｒ３、Ｔｒ２、…とい
う順序で表示期間を出現させることも可能である。ただし、消去期間（Ｔｅ１〜
Ｔｅｎ）が互いに重ならない順序の方がより好ましい。
【０１７４】
なお本実施例においては、表示期間Ｔｒと書き込み期間Ｔａとが一部重なって
いる。言い換えると書き込み期間においても画素を表示させることが可能である
。そのため、１フレーム期間における表示期間の長さの総和の割合（デューティ
ー比）が、書き込み期間の長さによってのみ決定されない。
【０１７５】
（実施例３）
本実施例では、実施の形態１で示した発光装置が有するソース信号線駆動回路
の詳しい構成について説明する。図１３に本実施例のソース信号線駆動回路の回
路図を示す。なお図１で示したものと同一のものは、同じ符号で示す。
【０１７６】
１０２−１はシフトレジスタであり、クロック信号（ＣＬＫ）、クロック信号
の極性が反転した信号（ＣＬＫＢ）、スタートパルス信号（ＳＰ）、双方向切り
替え信号（ＳＬ／Ｒ）が、図に示した配線からそれぞれ入力されている。
【０１７７】
１０２−２はラッチ（Ａ）であり、１０２−３はラッチ（Ｂ）である。なお本
実施例では、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が
、４本のソース信号線に対応している。しかし本実施例において、１組のラッチ
（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が対応しているソース信号線
の数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変
えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０１７８】
またソース信号線駆動回路の外部から入力されるデジタルビデオ信号（ＤＶ）
は、図に示した配線からラッチ（Ａ）１０２−２に入力される。ラッチ信号Ｓ＿
ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配
線からラッチ（Ｂ）１０２−３に入力される。
【０１７９】
ラッチ（Ａ）１０２−２の詳しい構成について、ラッチ（Ａ）１０２−２の一
部８０１を例にとって説明する。ラッチ（Ａ）１０２−２の一部８０１は２つの
クロックドインバータと２つのインバーターを有している。
【０１８０】
ラッチ（Ａ）１０２−２の一部８０１の上面図を図１４に示す。８３１ａ、８
３１ｂはそれぞれ、ラッチ（Ａ）１０２−２の一部８０１が有するインバーター
の１つを形成するＴＦＴの活性層であり、８３６は該インバータの１つを形成す
るＴＦＴの共通のゲート電極である。また８３２ａ、８３２ｂはそれぞれ、ラッ
チ（Ａ）１０２−２の一部８０１が有するもう１つのインバーターを形成するＴ
ＦＴの活性層であり、８３７ａ、８３７ｂは活性層８３２ａ、８３２ｂ上にそれ
ぞれ設けられたゲート電極である。なおゲート電極８３７ａ、８３７ｂは電気的
に接続されている。
【０１８１】
８３３ａ、８３３ｂはそれぞれ、ラッチ（Ａ）１０２−２の一部８０１が有す
るクロックドインバータの１つを形成するＴＦＴの活性層である。活性層８３３
ａ上にはゲート電極８３８ａ、８３８ｂが設けられており、ダブルゲート構造と
なっている。また活性層８３３ｂ上にはゲート電極８３８ｂ、８３９が設けられ
ており、ダブルゲート構造となっている。
【０１８２】
８３４ａ、８３４ｂはそれぞれ、ラッチ（Ａ）１０２−２の一部８０１が有す
るもう１つのクロックドインバータを形成するＴＦＴの活性層である。活性層８
３４ａ上にはゲート電極８３９、８４０が設けられており、ダブルゲート構造と
なっている。また活性層８３４ｂ上にはゲート電極８４０、８４１が設けられて
おり、ダブルゲート構造となっている。
【０１８３】
また１０２−４は切り替え回路である。図１５（Ａ）と図１５（Ｂ）に本実施
例の切り替え回路の回路図を示す。
【０１８４】
図１５（Ａ）に示す本実施例の切り替え回路１０２−４は、インバーター８５
１と、第１のアナログスイッチ８５２と、第２のアナログスイッチ８５３とを有
している。また図に示す配線から切り替え信号ＳＳと切り替え信号の極性を反転
させた信号ＳＳＢが入力される。
【０１８５】
第１及び第２のアナログスイッチ８５２、８５３の等価回路図を図１６に示す
。第１及び第２のアナログスイッチ８５２、８５３はｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴとを有している。第１の制御入力端子（Ｖｉｎ）または第２の制
御入力端子（Ｖｉｎｂ）から入力される信号によって入力端子（ＩＮ）から入力
される信号がサンプリングされ、出力端子（ＯＵＴ）から出力される。
【０１８６】
ラッチ（Ｂ）１０２−３からのデジタルビデオ信号は、インバーター８５１を
介して第１のアナログスイッチ８５２に入力端子（ＩＮ）から入力する。また同
時に、ラッチ（Ｂ）１０２−３からのデジタルビデオ信号は第２のアナログスイ
ッチ８５３に入力端子（ＩＮ）から入力する。
【０１８７】
そして切り替え信号ＳＳと切り替え信号の極性を反転させた信号ＳＳＢとが、
第１のアナログスイッチ８５２と第２のアナログスイッチ８５３に、第１の制御
入力端子（Ｖｉｎ）または第２の制御入力端子（Ｖｉｎｂ）からそれぞれ入力さ
れる。この切り替え信号ＳＳによってデジタルビデオ信号がサンプリングされ、
第１のアナログスイッチ８５２と第２のアナログスイッチ８５３の出力端子（Ｏ
ＵＴ）からサンプリングされたデジタルビデオ信号が出力される。
【０１８８】
切り替え回路１０２−４に入力されたデジタルビデオ信号は、そのまま、もし
くはその極性を反転させられて、切り替え回路１０２−４から出力される。切り
替え回路１０２−４においてデジタルビデオ信号の極性が反転するかしないかは
、切り替え信号ＳＳによって選択される。
【０１８９】
図１５（Ｂ）に示す本実施例の切り替え回路１０２−４は、インバーター８６
１と、第１のＮＡＮＤ８６２と、第２のＮＡＮＤ８６３と、ＮＯＲ８６４とを有
している。また図に示す配線から切り替え信号ＳＳと切り替え信号の極性を反転
させた信号ＳＳＢが入力される。
【０１９０】
ラッチ（Ｂ）１０２−３からのデジタルビデオ信号は、インバーター８６１を
介してする。そして同時に切り替え信号ＳＳの極性を反転させた信号ＳＳＢも第
１のＮＡＮＤ８６２に入力される。
【０１９１】
またデジタルビデオ信号がインバーター８６１を介して第１のＮＡＮＤ８６２
に入力されるのと同時に、デジタルビデオ信号が第２のＮＡＮＤ８６３に入力さ
れる。そして同時に切り替え信号ＳＳも第２のＮＡＮＤ８６３に入力される。
【０１９２】
第１及び第２のＮＡＮＤ８６２、８６３から出力された信号は、同時にＮＯＲ
８６４に入力される。ＮＯＲ８６４から出力された信号はソース信号線に入力す
る。
【０１９３】
切り替え回路１０２−４に入力されたデジタルビデオ信号は、そのまま、もし
くはその極性を反転させられて、切り替え回路１０２−４から出力される。切り
替え回路１０２−４においてデジタルビデオ信号の極性が反転するかしないかは
、切り替え信号ＳＳによって選択される。
【０１９４】
なお切り替え回路は図１５に示した構成に限定されない。入力したデジタルビ
デオ信号を、そのまま、もしくはその極性を反転させて出力することができるな
ら、切り替え回路はどの様な構成を有していても良い。
【０１９５】
なお本実施例は、実施例１または２と自由に組み合わせて実施することが可能
である。
【０１９６】
（実施例４）
本実施例では、実施の形態２で示した発光装置が有するソース信号線駆動回路
の詳しい構成について説明する。図１７に本実施例のソース信号線駆動回路の回
路図を示す。なお図１で示したものと同一のものは、同じ符号で示す。
【０１９７】
１０２−１はシフトレジスタであり、クロック信号（ＣＬＫ）、クロック信号
の極性が反転した信号（ＣＬＫＢ）、スタートパルス信号（ＳＰ）、双方向切り
替え信号（ＳＬ／Ｒ）が、図に示した配線からそれぞれ入力されている。
【０１９８】
１０２−２はラッチ（Ａ）であり、１０２−３はラッチ（Ｂ）である。なお本
実施例では、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が
、４本のソース信号線に対応している。しかし本実施例において、１組のラッチ
（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が対応しているソース信号線
の数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変
えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０１９９】
またソース信号線駆動回路の外部から入力されるデジタルビデオ信号（ＤＶ）
は、図に示した配線からラッチ（Ａ）１０２−２に入力される。ラッチ信号Ｓ＿
ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配
線からラッチ（Ｂ）１０２−３に入力される。
【０２００】
ラッチ（Ａ）１０２−２の詳しい構成については、図１４に示したものと同じ
であるため、ここでは省略する。
【０２０１】
１０６はクロック信号制御回路であり、一定の期間クロック信号（ＣＬＫ）の
代わりに、一定の電位（固定電位）をシフトレジスタ１０２−１に与えることが
できる。
【０２０２】
具体的には、１〜ｍビット目までの下位ビットのデジタルビデオ信号をラッチ
（Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ）１０２−
２に入力しないように、一定の期間クロック信号制御回路１０６によってクロッ
ク信号の代わりに、一定の電位（固定電位）をシフトレジスタ１０２−１に入力
させるようにした。よってソース信号線駆動回路の外部から入力されたデジタル
ビデオ信号ｎビットのうち、（ｍ＋１）ビット目からｎビット目までの上位ビッ
トのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に書き込むことができる
。
【０２０３】
図１８（Ａ）（Ｂ）に本実施例のクロック信号制御回路１０６の詳しい回路図
を示す。
【０２０４】
図１８（Ａ）に示す本実施例のクロック信号制御回路１０６は、ＮＡＮＤ１８
０１と、インバーター１８０２を有している。また図に示す配線から選択信号が
入力される。
【０２０５】
ソース信号線駆動回路の外部から入力されるクロック信号は入力端子（ＩＮ）
からＮＡＮＤ１８０１に入力される。また同時に選択信号もＮＡＮＤ１８０１に
入力される。そしてＮＡＮＤ１８０１から出力された信号は、インバーター１８
０２によってその極性が反転されて出力端子（ＯＵＴ）から出力され、シフトレ
ジスタ１０２−１に入力される。
【０２０６】
選択信号によって、シフトレジスタ１０２−１にクロック信号が入力されるか
、一定の電位（固定電位）が与えられるかが選択される。
【０２０７】
図１８（Ｂ）に示す本実施例のクロック信号制御回路１０６は、第１のアナロ
グスイッチ１８１１と、第２のアナログスイッチ１８１２と、インバーター１８
１３とを有している。また図に示す配線から選択信号が入力される。
【０２０８】
第１及び第２のアナログスイッチ１８１１、１８１２の等価回路図は図１６に
示したものと同じである。第１及び第２のアナログスイッチ１８１１、１８１２
はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを有している。第１の制御入力端
子（Ｖｉｎ）または第２の制御入力端子（Ｖｉｎｂ）から入力される信号によっ
て入力端子（ＩＮ）から入力される信号がサンプリングされ、出力端子（ＯＵＴ
）から出力される。
【０２０９】
選択信号が第１及び第２のアナログスイッチ１８１１、１８１２に第１の制御
入力端子（Ｖｉｎ）から入力され、同時にインバーター１８１３によってその極
性が反転された選択信号が第１及び第２のアナログスイッチ１８１１、１８１２
に第２の制御入力端子（Ｖｉｎｂ）から入力される。またさらに同時に、ソース
信号線駆動回路の外部から入力されるクロック信号ＣＬＫは、第１のアナログス
イッチ１８１１に入力端子（ＩＮ）から入力する。第２のアナログスイッチ１８
１２に入力端子（ＩＮ）から一定の電位（固定電位）が与えられている。
【０２１０】
第１及び第２のアナログスイッチ１８１１、１８１２の出力端子（ＯＵＴ）か
ら出力される信号は、共にクロック信号制御回路１０６の出力端子（ＯＵＴ）か
ら出力される。
【０２１１】
選択信号によって、シフトレジスタ１０２−１にクロック信号が入力されるか
、一定の電位（固定電位）が与えられるかが選択される。
【０２１２】
なおクロック信号制御回路は図１８に示した構成に限定されない。
【０２１３】
なお本実施例は、実施例１〜３と自由に組み合わせて実施することが可能であ
る。
【０２１４】
（実施例５）
本実施例では、実施の形態３で示した発光装置が有するソース信号線駆動回路
の詳しい構成について説明する。図１９に本実施例のソース信号線駆動回路の回
路図を示す。なお図１で示したものと同一のものは、同じ符号で示す。
【０２１５】
１０２−１はシフトレジスタであり、クロック信号（ＣＬＫ）、クロック信号
の極性が反転した信号（ＣＬＫＢ）、スタートパルス信号（ＳＰ）、双方向切り
替え信号（ＳＬ／Ｒ）が、図に示した配線からそれぞれ入力されている。
【０２１６】
１０２−２はラッチ（Ａ）であり、１０２−３はラッチ（Ｂ）である。なお本
実施例では、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が
、４本のソース信号線に対応している。しかし本実施例において、１組のラッチ
（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が対応しているソース信号線
の数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変
えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０２１７】
またソース信号線駆動回路の外部から入力されるデジタルビデオ信号（ＤＶ）
は、図に示した配線からラッチ（Ａ）１０２−２に入力される。ラッチ信号Ｓ＿
ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配
線からラッチ（Ｂ）１０２−３に入力される。
【０２１８】
ラッチ（Ａ）１０２−２の詳しい構成については、図１４に示したものと同じ
であるため、ここでは省略する。
【０２１９】
１０７は、タイミング信号制御回路であり、一定の期間タイミング信号の代わ
りに、一定の電位（固定電位）をラッチ（Ａ）１０２−２に与えることができる
。
【０２２０】
具体的には、１〜ｍビット目までの下位ビットのデジタルビデオ信号をラッチ（
Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ）１０２−２
に入力しないように、一定の期間タイミング信号制御回路１０７によってシフト
レジスタ１０２−１から出力されるタイミング信号の代わりに、一定の電位（固
定電位）をラッチ（Ａ）１０２−２に与えるようにした。よってソース信号線駆
動回路１０２の外部から入力されたデジタルビデオ信号ｎビットのうち、（ｍ＋
１）ビット目からｎビット目までの上位ビットのデジタルビデオ信号のみをラッ
チ（Ａ）１０２−２に書き込むことができる。
【０２２１】
なお本実施例のタイミング信号制御回路１０７の構成は、図１８（Ａ）（Ｂ）
に示したものと同じであるので、タイミング信号制御回路１０７の構成について
の詳しい説明は実施例４を参照する。ただし本実施例では、図１８（Ａ）（Ｂ）
に示した回路の入力端子（ＩＮ）にシフトレジスタ１０２−１からのタイミング
信号が入力される。そして図１８（Ａ）（Ｂ）に示した回路の出力端子（ＯＵＴ
）から出力される信号は、ラッチ（Ａ）１０２−２に入力される。そして選択信
号によって、ラッチ（Ａ）１０２−２にタイミング信号が入力されるか、一定の
電位（固定電位）が与えられるかが選択される。
【０２２２】
なおタイミング信号制御回路は図１８に示した構成に限定されない。
【０２２３】
なお本実施例は、実施例１〜３と自由に組み合わせて実施することが可能であ
る。
【０２２４】
（実施例６）
本実施例では、実施の形態４で示した発光装置が有するソース信号線駆動回路
の詳しい構成について説明する。図２０に本実施例のソース信号線駆動回路の回
路図を示す。なお図１で示したものと同一のものは、同じ符号で示す。
【０２２５】
１０２−１はシフトレジスタであり、クロック信号（ＣＬＫ）、クロック信号
の極性が反転した信号（ＣＬＫＢ）、スタートパルス信号（ＳＰ）、双方向切り
替え信号（ＳＬ／Ｒ）が、図に示した配線からそれぞれ入力されている。
【０２２６】
１０２−２はラッチ（Ａ）であり、１０２−３はラッチ（Ｂ）である。なお本
実施例では、１組のラッチ（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が
、４本のソース信号線に対応している。しかし本実施例において、１組のラッチ
（Ａ）１０２−２と１組のラッチ（Ｂ）１０２−３が対応しているソース信号線
の数はこれに限定されない。また本実施例では信号が有する電圧の振幅の幅を変
えるレベルシフトを設けなかったが、設計者が適宜設けるようにしても良い。
【０２２７】
またソース信号線駆動回路の外部から入力されるデジタルビデオ信号（ＤＶ）
は、図に示した配線からラッチ（Ａ）１０２−２に入力される。ラッチ信号Ｓ＿
ＬＡＴ、Ｓ＿ＬＡＴの極性が反転した信号Ｓ＿ＬＡＴｂはそれぞれ図に示した配
線からラッチ（Ｂ）１０２−３に入力される。
【０２２８】
ラッチ（Ａ）１０２−２の詳しい構成については、図１４に示したものと同じ
であるため、ここでは省略する。
【０２２９】
１０８は、スタートパルス信号制御回路であり、一定の期間スタートパルス信
号（ＳＰ）の代わりに、一定の電位（固定電位）をシフトレジスタ１０２−１に
与えることができる。
【０２３０】
具体的には、１〜ｍビット目までの下位ビットのデジタルビデオ信号をラッチ
（Ａ）１０２−２に書き込むためのタイミング信号だけがラッチ（Ａ）１０２−
２に入力しないように、一定の期間スタートパルス信号制御回路１０８によって
スタートパルス信号の代わりに一定の電位（固定電位）をシフトレジスタ１０２
−１に与えるようにした。よってソース信号線駆動回路１０２の外部から入力さ
れたデジタルビデオ信号ｎビットのうち、（ｍ＋１）ビット目からｎビット目ま
での上位ビットのデジタルビデオ信号のみをラッチ（Ａ）１０２−２に書き込む
ことができる。
【０２３１】
なお本実施例のスタートパルス信号制御回路１０８の構成は、図１８（Ａ）（
Ｂ）に示したものと同じであるので、スタートパルス信号制御回路１０８の構成
についての詳しい説明は実施例４を参照する。ただし本実施例では、図１８（Ａ
）（Ｂ）に示した回路の入力端子（ＩＮ）にスタートパルス信号が入力される。
そして図１８（Ａ）（Ｂ）に示した回路の出力端子（ＯＵＴ）から出力される信
号は、シフトレジスタ１０２−１に入力される。そして選択信号によって、シフ
トレジスタ１０２−１にスタートパルス信号が入力されるか、一定の電位（固定
電位）が与えられるかが選択される。
【０２３２】
なおタイミング信号制御回路は図１８に示した構成に限定されない。
【０２３３】
なお本実施例は、実施例１〜３と自由に組み合わせて実施することが可能であ
る。
【０２３４】
（実施例７）
本実施例では、本発明の第３の構成の、実施の形態５で示した構成とは異なる
例について、図２１を用いて説明する。なお図２１において、なお図５で示した
ものと同一のものは同じ符号で示す。
【０２３５】
５０１は電源供給線であり、５０２はバッファアンプ（緩衝増幅器）、５０３
はモニター用発光素子、５０４は定電流源、５０５は加算回路である。モニター
用発光素子５０３の一方の電極は定電流源５０４に接続されており、モニター用
発光素子５０３には常に一定の電流が流れている。そして発光素子が有する有機
化合物層の温度が変化すると、モニター用発光素子５０３を流れる電流の大きさ
が変化しないかわりに、定電流源５０４に接続されているモニター用発光素子５
０３の電極の電位が変化する。
【０２３６】
一方バッファアンプ５０２は２つの入力端子と１つの出力端子とを有しており
、２つの入力端子のうち一方は非反転入力端子（＋）、もう一方は反転入力端子
（−）である。モニター用発光素子５０３の一方の電極の電位は、バッファアン
プ５０２の非反転入力端子に与えられる。
【０２３７】
バッファアンプは、定電流源５０４に接続されたモニター用発光素子５０３の
電極の電位が、電源供給線５０１の配線容量等の負荷によって変化するのを防ぐ
回路である。よってバッファアンプ５０２の非反転入力端子に与えられた電位は
、電源供給線５０１や加算回路５０５の配線容量等の負荷によって変化すること
なく出力端子から出力され、加算回路５０５に与えられる。
【０２３８】
加算回路５０５に与えられたバッファアンプ５０２の出力端子の電位は、ある
一定の電位差が加えられるか差し引かれるかした後、電源電位として電源供給線
５０１に与えられる。
【０２３９】
図２２に本実施例の加算回路の詳しい回路図を示す。加算回路５０５は第１の
抵抗５２１と、第２の抵抗５２２と、加算回路用電源５２５と、非反転増幅回路
５２０とを有している。非反転増幅回路５２０は第３の抵抗５２３と、第４の抵
抗５２４と、非反転増幅回路用電源５２６と、アンプ５２７とを有している。
【０２４０】
第１の抵抗５２１の一方の端子は加算回路の入力端子（ＩＮ）である。そして
、第１の抵抗５２１のもう一方の端子は第２の抵抗５２２の一方の端子に接続さ
れている。第２の抵抗５２２のもう一方の端子は加算回路用電源５２５に接続さ
れている。第１の抵抗５２１と第２の抵抗５２２の間からの出力は、非反転増幅
回路５２０のアンプ５２７の非反転入力端子（＋）に入力される。
【０２４１】
第３の抵抗５２３の一方の端子はアンプ５２７の出力端子に、第３の抵抗５２
３のもう一方の端子はアンプ５２７の反転入力端子に接続されている。第３の抵
抗５２３とアンプ５２７の反転入力端子との間からの出力は第４の抵抗５２４の
一方の端子に入力されている。第４の抵抗５２４のもう一方の端子は非反転増幅
回路用電源５２６と接続されている。第３の抵抗５２３とアンプ５２７の出力端
子との間からの出力は加算回路５０５の出力端子（ＯＵＴ）から出力される。
【０２４２】
上記構成によって、環境温度の変化により、モニター用発光素子５０３または
画素部の発光素子の有機化合物層の温度が変化しても、発光素子に一定の電流が
流れるように電源電位が変化する。よって発光装置の環境温度が上昇しても、発
光装置の消費電力が大きくなるのを抑えることができ、かつ発光素子の輝度を一
定に保つことができる。そしてなおかつ加算回路５０５を設けることで、電源供
給線５０１の電位を、モニター用発光素子５０３の定電流源５０４に接続されて
いる電極の電位と同じにする必要がなくなる。よってバッファアンプ５０２、モ
ニター用発光素子５０３、定電流源５０４に流れる電流の大きさを抑えることが
でき、その結果、消費電力を抑えることができる。
【０２４３】
なお加算回路５０５は図２２に示した構成に限定されない。
【０２４４】
また本実施例は、実施例１〜６と自由に組み合わせて実施することが可能であ
る。
【０２４５】
（実施例８）
本実施例では、同一基板上に画素部と、画素部の周辺の駆動回路のＴＦＴ（ｎ
チャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細
に説明する。
【０２４６】
まず、図２３（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７
３７ガラスなどに代表されるバリウムホウケイ酸ガラス、アルミノホウケイ酸ガ
ラスなどのガラス、または石英基板から成る基板４００上に酸化シリコン膜、窒
化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜４０１を形
成する。例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸
化窒化シリコン膜を１０〜２００nm（好ましくは５０〜１００nm）形成し、同様
にＳｉＨ4、Ｎ2Ｏから作製される酸化窒化水素化シリコン膜を５０〜２００ｎｍ
（好ましくは１００〜１５０nm）の厚さに積層形成する。なお図２３（Ａ）では
下地膜を１つの層で示した。本実施例では下地膜４０１を２層構造として示した
が、前記絶縁膜の単層膜または２層以上積層させた構造として形成しても良い。
【０２４７】
半導体層４０２〜４０５は、非晶質構造を有する半導体膜をレーザー結晶化法
や公知の熱結晶化法を用いて作製した結晶質半導体膜で形成する。この半導体層
４０２〜４０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで
形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシ
リコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【０２４８】
公知の結晶化方法としては、電熱炉を使用した熱結晶化方法、レーザー光を用
いたレーザーアニール結晶化法、赤外光を用いたランプアニール結晶化法、触媒
金属を用いた結晶化法がある。
【０２４９】
レーザー結晶化法で結晶質半導体膜を作製するには、パルス発振型または連続
発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いる。これ
らのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光
学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実
施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振
周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００mJ/cm2(代表
的には２００〜３００mJ/cm2)とする。また、ＹＡＧレーザーを用いる場合には
その第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネ
ルギー密度を３００〜６００mJ/cm2(代表的には３５０〜５００mJ/cm2)とすると
良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレー
ザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オ
ーバーラップ率）を５０〜９０％として行う。
【０２５０】
次いで、半導体層４０２〜４０５を覆うゲート絶縁膜４０６を形成する。ゲー
ト絶縁膜４０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５
０ｎｍとしてシリコンを含む絶縁膜で形成する。本実施例では、１２０ｎｍの厚
さで酸化窒化シリコン膜で形成する。勿論、ゲート絶縁膜４０６はこのような酸
化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層ま
たは積層構造として用いても良い。例えば、酸化シリコン膜を用いる場合には、
プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）とＯ2とを混合し、
反応圧力４０Pa、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電
力密度０．５〜０．８W/cm2で放電させて形成することができる。このようにし
て作製される酸化シリコン膜は、その後４００〜５００℃の熱アニールによりゲ
ート絶縁膜として良好な特性を得ることができる。
【０２５１】
そして、ゲート絶縁膜４０６上にゲート電極を形成するための第１の導電膜４
０７と第２の導電膜４０８とを形成する。本実施例では、第１の導電膜４０７を
Ｔａで５０〜１００ｎｍの厚さに形成し、第２の導電膜４０８をＷで１００〜３
００ｎｍの厚さに形成する。
【０２５２】
Ｔａ膜はスパッタ法で形成し、ＴａのターゲットをＡｒでスパッタする。この
場合、Ａｒに適量のＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜の剥
離を防止することができる。また、α相のＴａ膜の抵抗率は２０μΩcm程度であ
りゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩcm
程度でありゲート電極とするには不向きである。α相のＴａ膜を形成するために
、Ｔａのα相に近い結晶構造をもつ窒化タンタルを１０〜５０ｎｍ程度の厚さで
Ｔａの下地に形成しておくとα相のＴａ膜を容易に得ることができる。
【０２５３】
Ｗ膜を形成する場合には、Ｗをターゲットとしたスパッタ法で形成する。その
他に６フッ化タングステン（ＷＦ6）を用いる熱ＣＶＤ法で形成することもでき
る。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があ
り、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大
きくすることで低抵抗率化を図ることができるが、Ｗ膜中に酸素などの不純物元
素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法に
よる場合、純度９９．９９％または９９．９９９９％のＷターゲットを用い、さ
らに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成す
ることにより、抵抗率９〜２０μΩｃｍを実現することができる。
【０２５４】
なお、本実施例では、第１の導電膜４０７をＴａ、第２の導電膜４０８をＷと
したが、特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ば
れた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成し
てもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表
される半導体膜を用いてもよい。本実施例以外の他の組み合わせの一例は、第１
の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＷとする組み合わ
せ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜をＡｌとす
る組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜
をＣｕとする組み合わせで形成することが好ましい。（図２３（Ｂ））
【０２５５】
次に、レジストによるマスク４０９〜４１２を形成し、電極及び配線を形成す
るための第１のエッチング処理を行う。本実施例ではＩＣＰ（Inductively Coup
led Plasma：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣ
Ｆ4とＣｌ2を混合し、１Paの圧力でコイル型の電極に５００WのＲＦ（13.56MHz
）電力を投入してプラズマを生成して行う。基板側（試料ステージ）にも１００
WのＲＦ（13.56MHz）電力を投入し、実質的に負の自己バイアス電圧を印加する
。ＣＦ4とＣｌ2を混合した場合にはＷ膜及びＴａ膜とも同程度にエッチングされ
る。
【０２５６】
なお図２３（Ｃ）では図示しなかったが、上記エッチング条件では、レジスト
によるマスクの形状を適したものとすることにより、基板側に印加するバイアス
電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。
テーパー部の角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残すことなく
エッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させ
ると良い。Ｗ膜に対する酸化窒化シリコン膜の選択比は２〜４（代表的には３）
であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面
は２０〜５０nm程度エッチングされることになる。また図２３（Ｃ）では図示し
なかったが、ゲート絶縁膜４０６は、上記エッチングによって第１の形状の導電
層４１４〜４１７で覆われない領域が２０〜５０nm程度エッチングされ薄くなっ
た。
【０２５７】
こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る
第１の形状の導電層４１４〜４１７（第１の導電層４１４ａ〜４１７ａと第２の
導電層４１４ｂ〜４１７ｂ）を形成する。
【０２５８】
次に、図２３（Ｄ）に示すように第２のエッチング処理を行う。同様にＩＣＰ
エッチング法を用い、エッチングガスにＣＦ4とＣｌ2とＯ2を混合して、１Paの
圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MHz)を供給し、プラズマを生
成して行う。基板側（試料ステージ）には５０WのＲＦ（13.56MHz）電力を投入
し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。このような
条件によりＷ膜を異方性エッチングし、かつ、それより遅いエッチング速度で第
１の導電層であるＴａを異方性エッチングして第２の形状の導電層４１９〜４２
２（第１の導電層４１９ａ〜４２２ａと第２の導電層４１９ｂ〜４２２ｂ）を形
成する。また図２３（Ｄ）では図示しなかったが、ゲート絶縁膜４０６は、上記
エッチングによって第２の形状の導電層４１９〜４２２で覆われない領域がさら
に２０〜５０nm程度エッチングされ薄くなった。
【０２５９】
Ｗ膜やＴａ膜のＣＦ4とＣｌ2の混合ガスによるエッチング反応は、生成される
ラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。Ｗと
Ｔａのフッ化物と塩化物の蒸気圧を比較すると、Ｗのフッ化物であるＷＦ6が極
端に高く、その他のＷＣｌ5、ＴａＦ5、ＴａＣｌ5は同程度である。従って、Ｃ
Ｆ4とＣｌ2の混合ガスではＷ膜及びＴａ膜共にエッチングされる。しかし、この
混合ガスに適量のＯ2を添加するとＣＦ4とＯ2が反応してＣＯとＦになり、Ｆラ
ジカルまたはＦイオンが多量に発生する。その結果、フッ化物の蒸気圧が高いＷ
膜のエッチング速度が増大する。一方、ＴａはＦが増大しても相対的にエッチン
グ速度の増加は少ない。また、ＴａはＷに比較して酸化されやすいので、Ｏ2を
添加することでＴａの表面が酸化される。Ｔａの酸化物はフッ素や塩素と反応し
ないためさらにＴａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ膜との
エッチング速度に差を作ることが可能となりＷ膜のエッチング速度をＴａ膜より
も大きくすることが可能となる。
【０２６０】
そして、マスク４０９ａ〜マスク４１２ａを除去し、図２４（Ａ）に示すよう
に第１のドーピング処理を行い、ｎ型を付与する不純物元素を添加する。例えば
、加速電圧を７０〜１２０ｋｅＶとし、１×１０13/cm2のドーズ量で行う。ドー
ピングは、第２の形状の導電層４１９〜４２２を不純物元素に対するマスクとし
て用い、第２の導電層４１９ａ〜４２２ａの下側の領域にも不純物元素が添加さ
れるようにドーピングする。こうして、第２の導電層４１９ａ〜４２２ａと重な
る第１の不純物領域４２５〜４２８と、第１の不純物領域よりも不純物の濃度が
高い第２の不純物領域４２９〜４３２とが形成される。なお本実施例ではマスク
４０９ａ〜４１２ａを除去してからｎ型を付与する不純物元素を添加したが、本
発明はこれに限定されない。図２４（Ａ）の工程においてｎ型を付与する不純物
元素を添加してからマスク４０９ａ〜マスク４１２ａを除去しても良い。
【０２６１】
次に第２の導電層４２１ａ、４２１ｂを覆うように半導体層４０４上にレジス
トからなるマスク４３３を形成する。マスク４３３はゲート絶縁膜４０６を間に
挟んで第２の不純物領域４３１と一部重なっている。そして第２のドーピング処
理を行いｎ型を付与する不純物元素を添加する。この場合、第１のドーピング処
理よりもドーズ量を上げて低い加速電圧の条件としてｎ型を付与する不純物元素
をドーピングする。（図２４（Ｂ））ドーピングの方法はイオンドープ法若しく
はイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１×１０13〜
５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を
付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒
素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。この場合、第２の形状の
導電層４１９〜４２２がｎ型を付与する不純物元素に対するマスクとなり、自己
整合的にソース領域４３４〜４３７、ドレイン領域４３８〜４４１、Ｌｏｖ領域
４４２〜４４５が形成される。またマスク４３３によってＬｏｆｆ領域４４６が
形成される。ソース領域４３４〜４３７、ドレイン領域４３８〜４４１には１×
１０20〜１×１０21atomic/cm3の濃度範囲でｎ型を付与する不純物元素を添加す
る。
【０２６２】
本実施例はマスク４３３のサイズを制御することで、Ｌｏｆｆ領域４４６の長
さを自由に設定することが可能である。
【０２６３】
なお本明細書において、ゲート絶縁膜を介してゲート電極と重なるＬＤＤ領域
をＬｏｖ領域と呼ぶ。またゲート絶縁膜を介してゲート電極と重ならないＬＤＤ
領域をＬｏｆｆ領域と呼ぶ。
【０２６４】
ｎ型を付与する不純物元素は、Ｌｏｆｆ領域で１×１０17〜１×１０19atoms/cm
3の濃度となるようにし、Ｌｏｖ領域で１×１０16〜１×１０18atoms/cm3の濃度
となるようにする。
【０２６５】
なお図２４（Ｂ）において、上述したような条件でｎ型を付与する不純物元素
をドーピングする前または後に、半導体層４０４上にマスク４３３を形成した状
態で加速電圧を７０〜１２０ｋｅＶとしｎ型を付与する不純物元素をドーピング
しても良い。上記工程によって、スイッチング用ＴＦＴのＬｏｆｆ領域となる部
分４４６のｎ型を付与する不純物元素の濃度を抑えつつ、駆動回路に用いられる
ＴＦＴのＬｏｖ領域となる部分４４２、４４３のｎ型を付与する不純物元素の濃
度を高めることができる。スイッチング用ＴＦＴのＬｏｆｆ領域となる部分４４
６のｎ型を付与する不純物元素の濃度を抑えることで、スイッチング用ＴＦＴの
オフ電流を提言することが可能である。また駆動回路に用いられるｎチャネル型
ＴＦＴのＬｏｖ領域となる部分４４３のｎ型を付与する不純物元素の濃度を高め
ることで、ホットキャリア効果による、ドレイン近傍の高電界によって発生した
ホットキャリアが劣化現象を引き起こすのを防ぐことができる。
【０２６６】
そして、マスク４５３を除去した後、図２４（Ｃ）に示すように、ｐチャネル
型ＴＦＴを形成する半導体層４０２、４０５に一導電型とは逆の導電型のソース
領域４４７、４４８と、ドレイン領域４４９、４５０と、Ｌｏｖ領域４５１、４
５２を形成する。第２の形状を有する導電層４１９、４２２を不純物元素に対す
るマスクとして用い、自己整合的に不純物領域を形成する。このとき、ｎチャネ
ル型ＴＦＴを形成する半導体層４０２、４０３はレジストマスク４５３で全面を
被覆しておく。ソース領域４４７、４４８及びドレイン領域４４９、４５０と、
Ｌｏｖ領域４５１、４５２とにはそれぞれ異なる濃度でリンが添加されているが
、ジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成し、そのいずれの領域にお
いても不純物濃度を２×１０20〜２×１０21atoms/cm3となるようにする。
【０２６７】
以上までの工程でそれぞれの半導体層４０２〜４０５に不純物領域（ソース領
域、ドレイン領域、Ｌｏｖ領域、Ｌｏｆｆ領域）が形成される。半導体層と重な
る第２の導電層４１９〜４２２がゲート電極として機能する。
【０２６８】
こうして導電型の制御を目的として、それぞれの半導体層に添加された不純物
元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニ
ール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニー
ル法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐ
ｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表
的には５００〜６００℃で行うものであり、本実施例では５００℃で４時間の熱
処理を行う。ただし、４１９〜４２２に用いた配線材料が熱に弱い場合には、配
線等を保護するため層間絶縁膜（シリコンを主成分とする）を形成した後で活性
化を行うことが好ましい。
【０２６９】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２
時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起
された水素により半導体層のダングリングボンドを終端する工程である。水素化
の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）
を行っても良い。
【０２７０】
次いで、第１の層間絶縁膜４５５は酸化窒化シリコン膜から１００〜２００ｎ
ｍの厚さで形成する。（図２５（Ａ））その上に有機絶縁物材料から成る第２の
層間絶縁膜４５８を形成する。
【０２７１】
そして、ゲート絶縁膜４０６、第１の層間絶縁膜４５５、第２の層間絶縁膜４
５８にコンタクトホールを形成し、該コンタクトホールを介して、ソース領域４
４７、４３５、４３６、４４８と接するようにソース配線４５９〜４６２を形成
した。また同様に、ドレイン領域４４９、４３９、４４０、４５０と接するドレ
イン配線４６３〜４６５を形成する（図２５（Ｂ））。
【０２７２】
なお、ゲート絶縁膜４０６、第１の層間絶縁膜４５５、第２の層間絶縁膜４５
８がＳｉＯ2膜またはＳｉＯＮ膜の場合、ＣＦ4とＯ2とを用いたドライエッチン
グでコンタクトホールを形成するのが好ましい。またゲート絶縁膜４０６、第１
の層間絶縁膜４５５、第２の層間絶縁膜４５８が有機樹脂膜の場合、ＣＨＦ3を
用いたドライエッチング、またはＢＨＦ（緩衝フッ酸：ＨＦ＋ＮＨ4Ｆ）でコン
タクトホールを形成するのが好ましい。またゲート絶縁膜４０６、第１の層間絶
縁膜４５５、第２の層間絶縁膜４５８が異なる材料で形成されている場合、膜ご
とにエッチングの方法及び用いるエッチャントやエッチングガスの種類を変える
ことが好ましいが、エッチングの方法及び用いるエッチャントやエッチングガス
を全て同じにしてコンタクトホールを形成しても良い。
【０２７３】
次に、有機樹脂からなる第３層間絶縁膜４６７を形成する。有機樹脂としては
ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）等を使用す
ることができる。特に、第３層間絶縁膜４６７は平坦化の意味合いが強いので、
平坦性に優れたアクリルが好ましい。本実施例ではＴＦＴによって形成される段
差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは１〜５μm（
さらに好ましくは２〜４μm）とすれば良い。
【０２７４】
次に第３層間絶縁膜４６７に、ドレイン配線４６５に達するコンタクトホール
を形成し、画素電極４６８を形成する。本実施例では酸化インジウム・スズ（Ｉ
ＴＯ）膜を１１０ｎｍの厚さに形成し、パターニングを行って画素電極４６８を
形成する。また、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した
透明導電膜を用いても良い。この画素電極４６８が発光素子の陽極となる。（図
２５（Ｃ））
【０２７５】
次に、樹脂材料でなる第１バンク４６９及び第２バンク４７０を形成する。第
１バンク４６９及び第２バンク４７０は後に形成される有機化合物層及び陰極を
隣り合う画素間で分離するために設けられる。よって第１バンク４６９よりも第
２バンク４７０の方が横に張り出している構成にすることが望ましい。なお第１
バンク４６９と第２バンク４７０とを合わせた厚さは１〜２μm程度であること
が好ましいが、後に形成される有機化合物層及び陰極を隣り合う画素間で分離す
ることができるならこの厚さに限らない。また第１バンク４６９及び第２バンク
４７０は絶縁膜で形成されることが必要であり、例えば酸化物、樹脂等で形成す
ることが可能である。そして第１バンク４６９と第２バンク４７０は互いに同じ
材料で形成されていても、異なる材料で形成されていてもどちらでも良い。第１
バンク４６９及び第２バンク４７０は画素と画素との間にストライプ状に形成さ
れる。第１バンク４６９及び第２バンク４７０はソース配線（ソース信号線）上
に沿って形成しても良いし、ゲート配線（ゲート信号線）上に沿って形成しても
良い。なお第１バンク４６９及び第２バンク４７０を樹脂に顔料等を混ぜたもの
で形成しても良い。（図２６（Ａ））
【０２７６】
次に、有機化合物層４７１及び陰極（ＭｇＡｇ電極）４７２を、真空蒸着法を
用いて大気解放しないで連続形成する。なお、有機化合物層４７１の膜厚は８０
０〜２００ｎｍ（典型的には１００〜１２０ｎｍ）、陰極４７２の厚さは１８０
〜３００ｎｍ（典型的には２００〜２５０ｎｍ）とすれば良い。なお、本実施例
では一画素しか図示されていないが、このとき同時に赤色に発光する有機化合物
層、緑色に発光する有機化合物層及び青色に発光する有機化合物層が形成される
。なおバンク４７０上に有機化合物層と陰極を形成する材料が一部積層されるが
、本明細書ではこれらを有機化合物層４７１と陰極４７２に含めない。
【０２７７】
この工程では、赤色に対応する画素、緑色に対応する画素及び青色に対応する
画素に対して順次有機化合物層４７１及び陰極４７２を形成する。但し、有機化
合物層４７１は溶液に対する耐性に乏しいためフォトリソグラフィ技術を用いず
に各色個別に形成しなくてはならない。そこでメタルマスクを用いて所望の画素
以外を隠し、必要箇所だけ選択的に有機化合物層４７１及び陰極４７２を形成す
るのが好ましい。
【０２７８】
即ち、まず赤色に対応する画素以外を全て隠すマスクをセットし、そのマスク
を用いて赤色発光の有機化合物層を選択的に形成する。次いで、緑色に対応する
画素以外を全て隠すマスクをセットし、そのマスクを用いて緑色発光の有機化合
物層を選択的に形成する。次いで、同様に青色に対応する画素以外を全て隠すマ
スクをセットし、そのマスクを用いて青色発光の有機化合物層を選択的に形成す
る。なお、ここでは全て異なるマスクを用いるように記載しているが、同じマス
クを使いまわしても構わない。また、全画素に有機化合物層及び陰極を形成する
まで真空を破らずに処理することが好ましい。
【０２７９】
なお、本実施例では有機化合物層４７１を発光層のみからなる単層構造とする
が、有機化合物層は発光層の他に正孔輸送層、正孔注入層、電子輸送層、電子注
入層等を有していても構わない。このように組み合わせは既に様々な例が報告さ
れており、そのいずれの構成を用いても構わない。有機化合物層４７１としては
公知の材料を用いることができる。公知の材料としては、発光素子の駆動電圧を
考慮すると有機材料を用いるのが好ましい。
【０２８０】
次に陰極４７２を形成する。本実施例では発光素子の陰極としてＭｇＡｇ電極
を用いた例を示すが、公知の他の材料を用いることが可能である。
【０２８１】
こうして図２６（Ｂ）に示すような構造のアクティブマトリクス基板が完成す
る。なお、第１バンク４６９と第２バンク４７０を形成した後、陰極４７２を形
成するまでの工程をマルチチャンバー方式（またはインライン方式）の薄膜形成
装置を用いて、大気解放せずに連続的に処理することは有効である。
【０２８２】
本実施例において、スイッチング用ＴＦＴ５０１の半導体層は、ソース領域５
０４、ドレイン領域５０５、Ｌｏｆｆ領域５０６、Ｌｏｖ領域５０７、チャネル
形成領域５０８を含んでいる。Ｌｏｆｆ領域５０６はゲート絶縁膜４０６を介し
てゲート電極４２１と重ならないように設けられている。またＬｏｖ領域５０７
はゲート絶縁膜４０６を介してゲート電極４２１と重なるように設けられている
。このような構造はオフ電流を低減する上で非常に効果的である。
【０２８３】
また、本実施例ではスイッチング用ＴＦＴ５０１はシングルゲート構造として
いるが、本発明ではスイッチング用ＴＦＴはダブルゲート構造やその他のマルチ
ゲート構造を有していても良い。ダブルゲート構造とすることで実質的に二つの
ＴＦＴが直列された構造となり、オフ電流をさらに低減することができるという
利点がある。
【０２８４】
また本実施例ではスイッチング用ＴＦＴ５０１はｎチャネル型ＴＦＴであるが
、ｐチャネル型ＴＦＴであってもかまわない。
【０２８５】
電流制御用ＴＦＴ５０２の半導体層は、ソース領域５１０、ドレイン領域５１
１、Ｌｏｖ領域５１２、チャネル形成領域５１３を含んでいる。Ｌｏｖ領域５１
２はゲート絶縁膜４０６を介してゲート電極４２２と重なるように設けられてい
る。なお本実施例において電流制御用ＴＦＴ５０２はＬｏｆｆ領域を有していな
いが、Ｌｏｆｆ領域を有する構成にしても良い。
【０２８６】
また本実施例では電流制御用ＴＦＴ５０２はｐチャネル型ＴＦＴであるが、ｎ
チャネル型ＴＦＴであってもかまわない。
【０２８７】
なお、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部
にも最適な構造のＴＦＴを配置することにより、非常に高い信頼性を示し、動作
特性も向上しうる。
【０２８８】
まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造
を有するＴＦＴを、駆動回路部を形成するＣＭＯＳ回路のｎチャネル型ＴＦＴ５
０３として用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッ
ファ、レベルシフタ、サンプリング回路（サンプル及びホールド回路）などが含
まれる。デジタル駆動を行う場合には、Ｄ／Ａコンバータなどの信号変換回路も
含まれ得る。
【０２８９】
本実施例の場合、ＣＭＯＳ回路のｎチャネル型ＴＦＴ５０３の半導体層は、ソ
ース領域５２１、ドレイン領域５２２、Ｌｏｖ領域５２３及びチャネル形成領域
５２４を含んでいる。
【０２９０】
また本実施例の場合、ＣＭＯＳ回路のｐチャネル型ＴＦＴ５０４の半導体層は
、ソース領域５３１、ドレイン領域５３２、Ｌｏｖ領域５３３及びチャネル形成
領域５３４を含んでいる。
【０２９１】
なお、実際には図２６（Ｂ）まで完成したら、さらに外気に曝されないように
気密性が高く、脱ガスの少ない保護フィルム（ラミネートフィルム、紫外線硬化
樹脂フィルム等）や透光性のシーリング材でパッケージング（封入）することが
好ましい。その際、シーリング材の内部を不活性雰囲気にしたり、内部に吸湿性
材料（例えば酸化バリウム）を配置したりすると発光素子の信頼性が向上する。
【０２９２】
また、パッケージング等の処理により気密性を高めたら、基板上に形成された
素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクタ
ー（フレキシブルプリントサーキット：ＦＰＣ）を取り付けて製品として完成す
る。このような出荷できるまでした状態を本明細書中では発光装置という。
【０２９３】
上述したように本実施例の作製行程では、ゲート電極のチャネル長方向の長さ
（以下単にゲート電極の幅と呼ぶ）が異なっているため、ゲート電極をマスクと
してイオン注入を行うことにより、ゲート電極の厚さが異なることによるイオン
の侵入深さの違いを利用して、第１のゲート電極の下に位置する半導体層中のイ
オン濃度を、第１のゲート電極の下に位置しない半導体層中のイオン濃度より低
くすることが可能である。
【０２９４】
またマスクを用いてＬｏｆｆ領域を形成するために、エッチングで制御しなく
てはならないのはＬｏｖ領域の幅のみであり、Ｌｏｆｆ領域とＬｏｖ領域の位置
の制御が容易である。
【０２９５】
なお本実施例では有機化合物層から発せられる光が基板側に向いている例につ
いて説明したが、本発明はこれに限定されず、有機化合物層から発せられる光が
基板の上に向いているような構成であっても良い。この場合発光素子の陰極が画
素電極となり、電流制御用ＴＦＴはｎチャネル型ＴＦＴであることが望ましい。
【０２９６】
なお本実施例では画素がスイッチング用ＴＦＴと電流制御用ＴＦＴの２つのＴ
ＦＴを有している場合について説明した。しかし本実施例はこれに限定されない
。画素が３つ以上ＴＦＴを有している場合でも、本実施例を適用することは可能
である。
【０２９７】
本発明の発光装置の作製方法は、本実施例において示した作製方法に限定され
ることはなく、他のあらゆる作製方法を用いることが可能である。
【０２９８】
また本実施例は、実施例１〜７と自由に組み合わせて実施することが可能であ
る。
【０２９９】
（実施例９）
本発明を実施して形成された発光装置は、自発光型であるため液晶表示装置に
比べて明るい場所での視認性に優れ、しかも視野角が広い。従って、様々な電子
機器の表示部に用いることができる。例えば、ＴＶ放送等を大画面で鑑賞するに
は対角３０インチ以上（典型的には４０インチ以上）の発光装置を筐体に組み込
んだ表示装置の表示部として本発明の発光装置を用いるとよい。本発明の発光装
置は様々な電子機器の表示部として用いることができる。
【０３００】
その様な本発明の電子機器としては、ビデオカメラ、デジタルカメラ、ゴーグ
ル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、
音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコ
ンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携
帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的には
デジタルビデオディスク（ＤＶＤ）等の記録媒体を再生し、その画像を表示しう
るディスプレイを備えた装置）などが挙げられる。特に、斜め方向から見ること
の多い携帯情報端末は視野角の広さが重要視されるため、発光装置を用いること
が望ましい。それら電子機器の具体例を図２７、図２８に示す。
【０３０１】
図２７（Ａ）は携帯情報端末であり、２７０１は表示用パネル、２７０２は操
作用パネルである。表示用パネル２７０１と操作用パネル２７０２とは接続部２
７０３において接続されている。そして接続部２７０３における、表示用パネル
２７０１の表示部２７０４が設けられている面と操作用パネル２７０２の操作キ
ー２７０６が設けられている面との角度θは、任意に変えることができる。
【０３０２】
表示用パネル２７０１は表示部２７０４を有している。また図２７（Ａ）に示
した携帯情報端末は電話としての機能を有しており、表示用パネル２７０１は音
声出力部２７０５を有しており、音声が音声出力部２７０５から出力される。そ
して本発明の発光装置は表示部２７０４に用いられている。
【０３０３】
操作用パネル２７０２は操作キー２７０６、電源スイッチ２７０７、音声入力
部２７０８、ＣＣＤ受光部２７０９を有している。なお図２７（Ａ）では操作キ
ー２７０６と電源スイッチ２７０７とを別個に設けたが、操作キー２７０６の中
に電源スイッチ２７０７が含まれる構成にしても良い。
【０３０４】
音声入力部２７０７において、音声が入力される。ＣＣＤ受光部２７０９にお
いて入力された画像が電子データとして携帯情報端末に取り込まれる。
【０３０５】
なお図２７（Ａ）では表示用パネル２７０１が音声出力部２７０５を有し、操
作用パネルが音声入力部２７０８を有しているが、本実施例はこの構成に限定さ
れない。表示用パネル２７０１が音声入力部２７０８を有し、操作用パネルが音
声出力部２７０５を有していても良い。また音声出力部２７０５と音声入力部２
７０８とが共に表示用パネル２７０１に設けられていても良いし、音声出力部２
７０５と音声入力部２７０８とが共に操作用パネル２７０２に設けられていても
良い。
【０３０６】
なお図２７（Ａ）では携帯情報端末はアンテナを有していないが、必要に応じ
てアンテナを設けても良い。
【０３０７】
図２７（Ｂ）は携帯電話であり、本体２６０１、音声出力部２６０２、音声入
力部２６０３、表示部２６０４、操作スイッチ２６０５、アンテナ２６０６を含
む。本発明の発光装置は表示部２６０４に用いることができる。なお、表示部２
６０４は黒色の背景に白色の文字を表示することで携帯電話の消費電力を抑える
ことができる。
【０３０８】
本発明の発光装置は消費電力を抑えることが可能なので、携帯型の電子機器に
おいて特に有効である。
【０３０９】
図２８（Ａ）は発光装置を有する表示装置であり、筐体２００１、支持台２０
０２、表示部２００３等を含む。本発明の発光装置は表示部２００３に用いるこ
とができる。発光装置は自発光型であるためバックライトが必要なく、液晶表示
装置よりも薄い表示部とすることができる。
【０３１０】
図２８（Ｂ）はビデオカメラであり、本体２１０１、表示部２１０２、音声入
力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６等
を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０３１１】
図２８（Ｃ）は頭部取り付け型の電子機器の一部（右片側）であり、本体２２
０１、信号ケーブル２２０２、頭部固定バンド２２０３、スクリーン部２２０４
、光学系２２０５、表示部２２０６等を含む。本発明の発光装置は表示部２２０
６に用いることができる。
【０３１２】
図２８（Ｄ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）
であり、本体２３０１、記録媒体（ＤＶＤ等）２３０２、操作スイッチ２３０３
、表示部（ａ）２３０４、表示部（ｂ）２３０５等を含む。表示部（ａ）２３０
４は主として画像情報を表示し、表示部（ｂ）２３０５は主として文字情報を表
示するが、本発明の発光装置はこれら表示部（ａ）、（ｂ）２３０４、２３０５
に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム
機器なども含まれる。
【０３１３】
図２８（Ｅ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であ
り、本体２４０１、表示部２４０２、アーム部２４０３を含む。本発明の発光装
置は表示部２４０２に用いることができる。
【０３１４】
図２８（Ｆ）はパーソナルコンピュータであり、本体２５０１、筐体２５０２
、表示部２５０３、キーボード２５０４等を含む。本発明の発光装置は表示部２
５０３に用いることができる。
【０３１５】
なお、将来的に有機材料の発光輝度が高くなれば、出力した画像情報を含む光
をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いる
ことも可能となる。
【０３１６】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電
子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を
表示する機会が増してきている。有機材料の応答速度は非常に高いため、発光装
置は動画表示に好ましい。
【０３１７】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少
なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携
帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場
合には、非発光部分を背景として文字情報を発光部分で形成するように駆動する
ことが望ましい。
【０３１８】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用い
ることが可能である。また本実施例は、実施例１〜８と自由に組み合わせて実施
することが可能である。
【０３１９】
（実施例１０）
本実施例では、本発明の第３の構成のより具体的な構成と、温度による輝度の
変化を実測値に基づいて説明する。
【０３２０】
図２９（Ａ）に、本実施例の発光装置が有する、モニター用発光素子の接続の
様子を示す。７０１は電源供給線、７０２はバッファアンプ、７０３はモニター
用発光素子、７０４は定電流源、７０５は画素部の発光素子の１つを示している
。
【０３２１】
なお、図２９では、画素部の駆動用ＴＦＴがオンの状態にある場合を示してお
り、駆動用ＴＦＴは図示しておらず、画素部の発光素子７０５の画素電極と、電
源供給線７０１とを直接接続している。
【０３２２】
また、図２９（Ａ）では、画素部の発光素子７０５の陽極を画素電極として用
いているが、本実施例はこの構成に限定されない。陰極を画素電極として用いて
いても良い。
【０３２３】
本実施例の定電流源７０４は、アンプと、可変抵抗と、バイポーラトランジス
タを有している。Ｖ１とＶ２は所定の電圧の印加を意味しており、アノードに印
加される電圧＜Ｖ２＜Ｖ１の関係を満たしている。なお、アノードに印加される
電圧と、Ｖ２と、Ｖ１の関係は、画素電極に陽極を用いるか陰極を用いるかで変
わってくる。発光素子に順バイアスの電流が流れるように、アノードに印加され
る電圧と、Ｖ２と、Ｖ１の関係を適宜設定する。また、定電流源７０４は、図２
９（Ａ）に示した構成に限定されず、公知の定電流源を用いることができる。
【０３２４】
定電流源７０４の出力端子は、モニター用発光素子７０３の画素電極に接続さ
れている。なお画素部の発光素子７０５において陽極を画素電極として用いてい
る場合、モニター用発光素子７０３においても陽極を画素電極として用いる。逆
に、画素部の発光素子７０５において陰極を画素電極として用いている場合、モ
ニター用発光素子７０３においても陰極を画素電極として用いる。図２９（Ａ）
では、モニター用発光素子７０３において、陽極を画素電極として用いる。
【０３２５】
定電流源７０４の出力端子が、モニター用発光素子７０３の画素電極に接続さ
れることで、モニター用発光素子７０３に電流が流れる場合、その値は常に一定
に保たれることになる。また、そして発光素子が有する有機化合物層の温度が変
化すると、モニター用発光素子７０３を流れる電流の大きさが変化しないかわり
に、定電流源７０４に接続されているモニター用発光素子７０３の画素電極の電
位が変化する。
【０３２６】
一方バッファアンプ７０２は２つの入力端子と１つの出力端子とを有しており
、２つの入力端子のうち一方は非反転入力端子（＋）、もう一方は反転入力端子
（−）である。モニター用発光素子７０３の画素電極の電位は、バッファアンプ
７０２の非反転入力端子に与えられる。
【０３２７】
バッファアンプ７０２は、定電流源７０４に接続されたモニター用発光素子７
０３の画素電極の電位が、電源供給線７０１の配線容量等の負荷によって変化す
るのを防ぐ回路である。よってバッファアンプ７０２の非反転入力端子に与えら
れた電位は、電源供給線７０１の配線容量等の負荷によって変化することなく出
力端子から出力され、画素部の発光素子７０５の画素電極に与えられる。よって
、モニター用発光素子７０３に流れる電流と、画素部の発光素子７０５に流れる
電流は等しくなる。
【０３２８】
そして、環境温度の変化により、モニター用発光素子７０３または画素部の発
光素子７０５の有機化合物層の温度が変化しても、各発光素子に一定の電流が流
れるようになる。よって発光装置の環境温度が上昇しても、発光装置の消費電力
が大きくなるのを抑えることができる。
【０３２９】
図２９（Ａ）に示した構成を有する発光装置が有する、画素部の発光素子７０
５の、温度による輝度の変化の測定値を図２９（Ｂ）に示す。なお、補正ありの
グラフが本発明の発光装置の測定値であり、補正なしのグラフは、本発明の第３
の構成を有さない発光装置の測定値である。
【０３３０】
図２９（Ａ）から明らかなように、補正なしのグラフでは温度の上昇と共に輝
度が高くなっている。しかし補正ありのグラフでは、温度が上昇しても輝度がほ
ぼ一定に保たれている。電流と輝度は比例関係にあるので、本発明の発光装置で
は、温度が上昇しても電流を一定に保つことができ、消費電力を抑えることがで
きることがわかる。
【０３３１】
また、発光素子は、有機発光層の劣化により輝度の低下が引き起こされるが、
同じ程度劣化していても、陰極と陽極の間に流れる電流を一定に保っていたほう
が、陰極と陽極の間にかかる電圧を一定に保っているよりも、輝度の低下が小さ
い。よって本発明の発光装置は発光素子に流れる電流を一定に保つことが可能で
あるので、劣化による輝度の低下を抑えることができるといえる。
【０３３２】
本実施例は、実施例１〜９の構成と、自由に組み合わせて実施することが可能
である。
【図面の簡単な説明】
【０３３３】
【図１】本発明の発光装置のブロック図。
【図２】本発明の発光装置のブロック図。
【図３】本発明の発光装置のブロック図。
【図４】本発明の発光装置のブロック図。
【図５】本発明の発光装置の電源供給線とモニター用発光素子の接続の様子を示す図。
【図６】本発明の発光装置の画素部を示す図。
【図７】本発明の発光装置の画素の拡大図。
【図８】本発明の発光装置の駆動方法を示す図。
【図９】本発明の発光装置のブロック図。
【図１０】本発明の発光装置の画素部を示す図。
【図１１】本発明の発光装置の画素の拡大図。
【図１２】本発明の発光装置の駆動方法を示す図。
【図１３】本発明の発光装置のソース信号線駆動回路の回路図。
【図１４】ラッチ（Ａ）の一部の上面図。
【図１５】切り変え回路の回路図。
【図１６】アナログスイッチの等価回路図。
【図１７】本発明の発光装置のソース信号線駆動回路の回路図。
【図１８】クロック信号制御回路、タイミング信号制御回路、スタートパルス信号制御回路の回路図。
【図１９】本発明の発光装置のソース信号線駆動回路の回路図。
【図２０】本発明の発光装置のソース信号線駆動回路の回路図。
【図２１】本発明の発光装置の電源供給線とモニター用発光素子の接続の様子を示す図。
【図２２】加算回路の回路図。
【図２３】発光装置の作製方法を示す図。
【図２４】発光装置の作製方法を示す図。
【図２５】発光装置の作製方法を示す図。
【図２６】発光装置の作製方法を示す図。
【図２７】本発明の発光装置を用いた電子機器の図。
【図２８】本発明の発光装置を用いた電子機器の図。
【図２９】本発明の発光装置の電源供給線とモニター用発光素子の接続の様子を示す図と、発光素子の温度による輝度の特性を示すグラフ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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