(57)【要約】【課題】ＭＩＳＦＥＴ間のコンタクト部の面積を十分に広く確保し、その接触抵抗を小さくすることによって、ＭＩＳＦＥＴの動作速度を向上させると共に、ゲート電極膜の周辺下端部での電界集中を防ぐことにより、素子特性の劣化を抑えた半導体装置及びその製造方法を提供することにある。【解決手段】絶縁ゲート型電界効果トランジスタにおいて、側周壁部を極薄シリコン窒化膜で覆われたゲート電極を形成し、側壁によるコンタクト面積の減少を抑え、かつ、ゲート電極の周辺下端の酸化膜を厚くすることにより、そこでの電界集中を防ぐ。【選択図】  図３
2004311540.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体と、
前記半導体基体上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、側周壁部がシリコン窒化膜で覆われ、かつ、前記側周壁部の下端領域に酸化により形成された絶縁部を有するゲート電極と、
前記ゲート絶縁膜下における前記半導体基体の一領域を挟むように、前記半導体基体に形成されたソース及びドレイン領域とを
備えた絶縁ゲート型電界効果トランジスタを有することを特徴とする半導体装置。
【請求項２】
前記ゲート電極の側周壁部を覆うシリコン窒化膜の膜厚が２ｎｍ以下であることを特徴とする請求項１に記載した半導体装置。
【請求項３】
前記ゲート電極が少なくともシリコン膜で構成されており、周側壁部を覆うシリコン窒化膜が前記シリコン膜を窒化した高密度な膜であることを特徴とする請求項１又は請求項２に記載した絶縁ゲート型電界効果トランジスタを含む半導体装置。
【請求項４】
前記ゲート電極が形成された前記半導体基体上に層間絶縁膜として異なる２種類の絶縁膜が積層して形成されており、且つ、少なくとも前記ソース及びドレイン領域上における異なる２種類の前記絶縁膜にコンタクト孔が形成され、前記コンタクト孔に電極が設けられていることを特徴とする請求項１乃至請求項３のいずれか１項に記載した半導体装置。
【請求項５】
半導体基体と、
前記半導体基体上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、側周壁部がシリコン窒化膜で覆われ、かつ、前記側周壁部の下端領域に酸化により形成された絶縁部を有する浮遊ゲート電極と、
前記浮遊ゲート電極上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、側周壁部がシリコン窒化膜で覆われ、かつ、前記側周壁部の下端領域に酸化により形成された絶縁部を有する制御ゲート電極と、
前記第１のゲート絶縁膜下における前記半導体基体の一領域を挟むように、前記半導体基体に形成されたソース及びドレイン領域とを
備えた絶縁ゲート型電界効果トランジスタを有することを特徴とする半導体装置。
【請求項６】
前記浮遊ゲート電極及び制御ゲート電極の側周壁部を覆うシリコン窒化膜の膜厚が２ｎｍ以下であることを特徴とする請求項５に記載した半導体装置。
【請求項７】
前記浮遊ゲート電極及び制御ゲート電極が少なくともシリコン膜で構成されており、周側壁部を覆うシリコン窒化膜が前記シリコン膜を窒化した高密度な膜であることを特徴とする請求項５又は請求項６に記載した半導体装置。
【請求項８】
前記浮遊ゲート電極及び制御ゲート電極が形成された前記半導体基体上に層間絶縁膜として異なる２種類の絶縁膜が積層して形成されており、且つ、少なくとも前記ソース及びドレイン領域上における異なる２種類の前記絶縁膜にコンタクト孔が形成され、前記コンタクト孔に電極が設けられていることを特徴とする請求項５乃至請求項７のいずれか１項に記載した半導体装置。
【請求項９】
層間絶縁膜である異なる２種類の前記絶縁膜は、上層がシリコン酸化膜、下層がシリコン窒化膜であることを特徴とする請求項４又は請求項８に記載した半導体装置。
【請求項１０】
前記絶縁ゲート型電界効果トランジスタが複数個並ぶように配置されており、少なくとも一組の隣接する前記絶縁ゲート型電界効果トランジスタのそれぞれ一方のソース及びドレイン領域が相互に共通であることを特徴とする請求項１乃至請求項９のいずれか一項に記載した半導体装置。
【請求項１１】
半導体基体にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜を選択的にパターニングする工程と、
パターニングされた前記ゲート電極膜の側周壁部にシリコン窒化膜を形成する工程と、
少なくともパターニングされた前記ゲート電極膜の側周壁部の下端領域を酸化する工程と、
前記半導体基体に前記ゲート電極膜をマスクとして不純物を導入してソース及びドレイン領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体基体に前記ゲート電極膜をマスクにして不純物を導入し、ソース及びドレイン領域を形成する工程の後に、
前記半導体基体全面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記ソース及びドレイン領域上の前記第２の絶縁膜に第１の孔を形成する工程と、
残存する前記第１の絶縁膜をマスクとして前記第１の絶縁膜に第２の孔を形成する工程と、
更に、前記ゲート絶縁膜若しくは第１のゲート絶縁膜に第３の孔を形成する工程と、
前記第１乃至第３の孔に電極を形成する工程とを
有することを特徴とする請求項１１に記載した半導体装置の製造方法。
【請求項１３】
前記ゲート電極膜の側周壁部にシリコン窒化膜を形成するため、前記ゲート電極膜を熱窒化することを特徴とする請求項１１又は請求項１２に記載した半導体装置の製造方法。
【請求項１４】
前記ゲート電極膜の側周壁部にシリコン窒化膜を形成するため、前記ゲート電極膜をプラズマ窒化することを特徴とする請求項１１又は請求項１２に記載した半導体装置の製造方法。
【請求項１５】
半導体基体に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、
前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、
パターニングした前記第１のゲート電極膜及び前記第１のゲート絶縁膜をマスクとして前記半導体基体に素子分離領域を形成する工程と、
パターニングした前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、
前記第２のゲート電極膜を選択的にパターニングし、前記第１のゲート電極膜とパターニングした前記第２のゲート電極膜から構成される浮遊ゲート電極を形成する工程と、
前記第２のゲート電極膜上に第２のゲート絶縁膜を形成する工程と、
前記第２のゲート絶縁膜上に制御電極となる第３のゲート電極膜を形成する工程と、
前記第３のゲート電極膜、前記第２のゲート絶縁膜、前記第２のゲート電極膜、
及び前記第１のゲート電極膜を選択的にパターニングする工程と、
前記第１のゲート電極膜、前記第２のゲート電極膜、及び前記第３のゲート電極膜の側周壁部にそれぞれシリコン窒化膜を形成する工程と、
少なくとも前記第１のゲート電極膜及び前記第３のゲート電極膜の側周壁部の下端領域を酸化する工程と、
前記半導体基体に前記第３のゲート電極膜をマスクとして不純物を導入してソース及びドレイン領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。
【請求項１６】
前記半導体基体に前記第３のゲート電極膜をマスクにして不純物を導入し、ソース及びドレイン領域を形成する工程の後に、
前記半導体基体全面に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記ソース及びドレイン領域上の前記第２の絶縁膜に第１の孔を形成する工程と、
残存する前記第１の絶縁膜をマスクとして前記第１の絶縁膜に第２の孔を形成する工程と、
更に、前記ゲート絶縁膜若しくは第１のゲート絶縁膜に第３の孔を形成する工程と、
前記第１乃至第３の孔に電極を形成する工程とを
有することを特徴とする請求項１５に記載した半導体装置の製造方法。
【請求項１７】
前記第１のゲート電極膜、第２のゲート電極膜及び第３のゲート電極膜の側周壁部にシリコン窒化膜を形成するため、前記第１のゲート電極膜、第２のゲート電極膜及び第３のゲート電極膜を熱窒化することを特徴とする請求項１５又は請求項１６に記載した半導体装置の製造方法。
【請求項１８】
前記第１のゲート電極膜、第２のゲート電極膜及び第３のゲート電極膜の側周壁部にシリコン窒化膜を形成するため、前記第１のゲート電極膜、第２のゲート電極膜及び第３のゲート電極膜をプラズマ窒化することを特徴とする請求項１５又は請求項１６に記載した半導体装置の製造方法。
【請求項１９】
前記第１の絶縁膜がシリコン窒化膜、前記第２の絶縁膜がシリコン酸化膜から構成されていることを特徴とする請求項１１乃至請求項１８のいずれか１項に記載した半導体装置の製造方法。
【請求項２０】
前記シリコン窒化膜の膜厚を２ｎｍ以下に形成する工程を有することを特徴とする請求項１１乃至請求項１９のいずれか１項に記載した半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、メモリ回路、例えばダイナミックメモリ素子あるいは不揮発性メモリ素子は益々高集積化が要求され、メモリセルを構成する絶縁ゲート型電界効果トランジスタ（以下、ＭＩＳＦＥＴと称す）もゲート寸法が微細化されると共に、トランジスタ間の間隔も狭まり、ソース及びドレイン領域のコンタクト部の面積が小さくなってきている。
【０００３】
この様子を、一例として、図１０に示すダイナミックメモリ素子のトランジスタ領域の断面図を用いて説明する。シリコン基板５０の上にゲート絶縁膜５１とゲート電極膜５２が積層化されており、その上に第１のシリコン窒化膜５３が形成されている。また、シリコン基板５０にはソース及びドレイン領域５５が形成されている。層間絶縁膜としてゲート電極領域の側周壁部を囲うように第２のシリコン窒化膜５４が形成された後、シリコン酸化膜５６が形成され、ＣＭＰ法等によって表面が平坦化されている。更に、コンタクト孔５７及びアルミニウム電極層５８が次のように形成されている。シリコン酸化膜５６に先ず開口部を設け、次にシリコン酸化膜５６をマスクに第２のシリコン窒化膜を開口する。続いて、アルミニウム膜を形成した後、パターニングを行い、アルミニウム電極層とする。この構造においてはシリコン酸化膜５６下の第２のシリコン窒化膜がセルフアラインでパターニングされる。従って、シリコン酸化膜５６に開口部を形成するリソグラフィにおいても合せ余裕を取り易く、コンタクト孔の面積を比較的大きくできる（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開２０００−２３２０７６号公報（第１０頁、図１）
【０００５】
【発明が解決しようとする課題】
上述した方法によってコンタクト孔の面積は比較的大きくできるが、ゲート電極膜５２の側周壁にシリコン窒化膜５４が形成され、更にゲート絶縁膜５１の側周壁にも形成されている。このため、第２のシリコン窒化膜５４が酸素に対してバリヤ膜として働き、酸素雰囲気中で熱処理を行ってもゲート電極膜５２に対する後酸化の効果が得られない欠点を持つ。ゲート電極膜５２に後酸化膜が形成されないと、素子動作において、ゲート電極膜の側周壁部の下端領域に電界集中が生じ、素子特性の劣化を招くことになる。
【０００６】
本発明はこのような事情に鑑みてなされたもので、その目的はＭＩＳＦＥＴ間のコンタクト孔の面積を十分に広く確保し、その接触抵抗を小さくすることによって、ＭＩＳＦＥＴの動作速度を向上させると共に、ゲート電極膜の側周壁部の下端領域での電界集中を防ぐことにより、素子特性の劣化を抑えた半導体装置及びその製造方法を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため、本発明の第１の発明は、半導体基体と、前記半導体基体上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、側周壁部がシリコン窒化膜で覆われ、かつ、前記側周壁部の下端領域に酸化により形成された絶縁部を有するゲート電極と、前記ゲート絶縁膜下における前記半導体基体の一領域を挟むように、前記半導体基体に形成されたソース及びドレイン領域とを備えた絶縁ゲート型電界効果トランジスタを有することを特徴とする。
【０００８】
本発明によれば、ＭＩＳＦＥＴ間のコンタクト孔の面積を比較的広く確保し、そのコンタクト抵抗を小さくすることによってＭＩＳＦＥＴの動作速度を向上させると共に、ゲート電極膜の側周壁部の下端領域での電界集中を防ぎ、素子特性の劣化を招かない、絶縁ゲート型電界効果トランジスタを含む半導体装置を提供できる。
【０００９】
また、本発明の第２の発明は、半導体基体と、前記半導体基体上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、側周壁部がシリコン窒化膜で覆われ、かつ、前記側周壁部の下端領域に酸化により形成された絶縁部を有する浮遊ゲート電極と、前記浮遊ゲート電極上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、側周壁部がシリコン窒化膜で覆われ、かつ、前記側周壁部の下端領域に酸化により形成された絶縁部を有する制御ゲート電極と、前記第１のゲート絶縁膜下における前記半導体基体の一領域を挟むように、前記半導体基体に形成されたソース及びドレイン領域とを備えた絶縁ゲート型電界効果トランジスタを有することを特徴とする。
【００１０】
本発明によれば、ゲート構造として、絶縁膜を介して２つの電極を積層した構造においても、ＭＩＳＦＥＴ間のコンタクト孔の面積を比較的広く確保し、そのコンタクト抵抗を小さくすることによってＭＩＳＦＥＴの動作速度を向上させると共に、ゲート電極膜の側周壁部の下端領域での電界集中を防ぎ、素子特性の劣化を招かない、絶縁ゲート型電界効果トランジスタを含む半導体装置を提供できる。
【００１１】
また、本発明の第３の発明は、半導体基体にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極膜を形成する工程と、前記ゲート電極膜を選択的にパターニングする工程と、パターニングされた前記ゲート電極膜の側周壁部にシリコン窒化膜を形成する工程と、少なくともパターニングされた前記ゲート電極膜の側周壁部の下端領域を酸化する工程と、前記半導体基体に前記ゲート電極膜をマスクとして不純物を導入してソース及びドレイン領域を形成する工程とを有することを特徴とする。
【００１２】
本発明によれば、ＭＩＳＦＥＴ間のコンタクト部の面積を比較的広く確保し、その接触抵抗を小さくすることによってＭＩＳＦＥＴの動作速度を向上させると共に、ゲート電極膜の周辺下端部での電界集中を防ぎ、素子特性の劣化を招かない、絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法を提供できる。
【００１３】
また、本発明の第４の発明は、半導体基体に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に第１のゲート電極膜を形成する工程と、前記第１のゲート電極膜及び前記第１のゲート絶縁膜を選択的にパターニングする工程と、パターニングした前記第１のゲート電極膜及び前記第１のゲート絶縁膜をマスクとして前記半導体基体に素子分離領域を形成する工程と、パターニングした前記第１のゲート電極膜上に第２のゲート電極膜を形成する工程と、前記第２のゲート電極膜を選択的にパターニングし、前記第１のゲート電極膜とパターニングした前記第２のゲート電極膜から構成される浮遊ゲート電極を形成する工程と、前記第２のゲート電極膜上に第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜上に制御電極となる第３のゲート電極膜を形成する工程と、前記第３のゲート電極膜、前記第２のゲート絶縁膜、前記第２のゲート電極膜、及び前記第１のゲート電極膜を選択的にパターニングする工程と、前記第１のゲート電極膜、前記第２のゲート電極膜、及び前記第３のゲート電極膜の側周壁部にそれぞれシリコン窒化膜を形成する工程と、少なくとも前記第１のゲート電極膜及び前記第３のゲート電極膜の側周壁部の下端領域を酸化する工程と、前記半導体基体に前記第３のゲート電極膜をマスクとして不純物を導入してソース及びドレイン領域を形成する工程とを有することを特徴とする。
【００１４】
本発明によれば、ゲート構造として、絶縁膜を介して２つの電極を積層した構造においても、ＭＩＳＦＥＴ間のコンタクト部の面積を比較的広く確保し、その接触抵抗を小さくすることによってＭＩＳＦＥＴの動作速度を向上させると共に、ゲート電極膜の周辺下端部での電界集中を防ぎ、素子特性の劣化を招かない、不揮発性メモリにおけるメモリセルを含む半導体装置の製造方法を提供できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施例を、図面を参照して説明する。
【００１６】
（第１の実施の形態）
図１乃至図３は本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図である。また、図３（ｇ）は本発明による半導体装置の第１の実施の形態を示している。図１乃至図３は、二つの絶縁ゲート型電界効果トランジスタ及びそれに共通のコンタクト孔を含む領域を示しており、例えば、ＤＲＡＭメモリセル構造の一部として適用される。
【００１７】
先ず、図１（ａ）に示すように、半導体基体としてＰ型のシリコン基板１０を用意する。続いて、シリコン酸化膜からなるゲート絶縁膜１１を熱酸化法により、例えば６ｎｍ形成する。続いて、チャネル領域形成のため、イオン注入法によりＰ型不純物であるボロンをドーズ量１Ｅ１１ｃｍ−２〜１Ｅ１３ｃｍ−２程度シリコン基板１０にイオン注入した後、例えば、８００〜９５０℃で熱処理を施す。
【００１８】
更に、多結晶シリコン膜からなるゲート電極膜１２をＣＶＤ法により、例えば１００ｎｍ程度形成する。次に、ゲート電極膜１２にＮ型不純物である燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、例えば、８００〜９５０℃で熱処理を施し、ゲート電極膜１２をＮ型半導体膜にする。更に、第１のシリコン窒化膜１３をＣＶＤ法により１００ｎｍ、積層して形成する。
【００１９】
次に図１（ｂ）に示すように、リソグラフィ法、ドライエッチング法等を用いて第１のシリコン窒化膜１３を選択的にパターニングし、続いて、第１のシリコン窒化膜１３をマスクとしてゲート電極膜１２を選択的にパターニングする。更に、図１（ｃ）に示すように、シリコン基板１０を窒素雰囲気中、例えば７００〜８００℃で熱窒化処理を行い、ゲート電極膜１２の側周壁部に２ｎｍ程度の極薄窒化シリコン膜１４を形成する。極薄窒化シリコン膜１４は２ｎｍ程度で無視できる膜厚であるため、後の工程で形成されるコンタクト孔の面積には影響しない。
【００２０】
次に、シリコン基板１０を酸素雰囲気中、例えば８００〜９００℃で後酸化処理を行う。この時、ゲート電極膜１２の側壁に形成された極薄窒化シリコン膜１４はシリコンの熱窒化膜ため、ＣＶＤ法等での堆積法で形成された膜よりも緻密度は高く、２ｎｍ程度において外部からゲート電極膜１２への酸素の供給をブロックする。一方、２ｎｍ程度の極薄状態のため、矢印で示すようにゲート絶縁膜１１と接する下端部分から、ゲート絶縁膜１１を通して酸素がゲート電極膜１２の側周壁の下端部に供給され、酸化反応を起し、ゲート電極膜１２の側周壁の下端部に図示しないシリコン酸化膜が形成され、ゲート絶縁膜１１と合せて素子の動作時における電界集中を防止する効果をもたらし、電界がかかった状態におけるゲート絶縁膜１１の絶縁破壊を防止する。
【００２１】
続いて、シリコン基板１０にＮ型不純物である砒素イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、その後、例えば、８００〜９５０℃で熱処理を施し、ソース及びドレイン領域１５を形成する。
【００２２】
次に、図２（ｄ）に示すように、コンタクト孔１８の形成時にストッパーとなる第２のシリコン窒化膜１６をシリコン基板１０の全面に形成し、続いて、平坦化用のシリコン酸化膜１７を第２のシリコン窒化膜１６の上に形成し、図２（ｅ）に示すように、ＣＭＰ法を用いて表面を平坦化する。次にリソグラフィ法、ドライエッチング法等を用いてコンタクト孔の形成を行う。即ち、図３（ｆ）に示すように、先ず、シリコン酸化膜１７にコンタクト孔１８を形成し、続いてシリコン酸化膜１７をマスクとして第２のシリコン窒化膜１６にコンタクト孔１８を形成し、更に、ウェットエッチング法を用いて、コンタクト孔１８内に残されたゲート絶縁膜１１を除去し、最終的にコンタクト孔１８とする。
【００２３】
次に、配線材料となるアルミニウム膜をスパッタ法により、コンタクト孔１８及びシリコン酸化膜１７の上に全面に形成し、次にリソグラフィ法、ドライエッチング法等を用いてパターニングを行い、図３（ｇ）に示すように、アルミニウム電極層１９を形成する。
【００２４】
その後、さらに、必要に応じて、図示してないシリコン酸化膜等の層間絶縁膜をシリコン基板１０の全面に堆積した後、層間絶縁膜にコンタクト孔を開口し、金属配線を形成する。更に、層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置を完成させる。
【００２５】
本実施の形態によれば、ゲート電極膜１２の側周壁部を極薄シリコン窒化膜１４覆うことにより、ソース及びドレイン領域１５の上に形成されるコンタクト孔１８の面積を十分に大きくすることが可能になる。また、後酸化処理により素子特性の劣化を防止できる。このため、コンタクト抵抗が低く、高速に動作する半導体装置が得られる。
【００２６】
（第２の実施の形態）
図４乃至図６は本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図である。また、図６（ｇ）は本発明による半導体装置の第２の実施の形態を示している。図４乃至図６は、第１の実施の形態と同様に、二つの絶縁ゲート型電界効果トランジスタ及びそれに共通のコンタクト孔を含む領域を示しており、また、工程もほぼ同様であるが、後酸化膜をより厚く形成する方法を用いている。
【００２７】
先ず、図４（ａ）に示すように、半導体基体としてＰ型のシリコン基板２０を用意する。続いて、シリコン酸化膜からなるゲート絶縁膜２１を熱酸化法により、例えば８ｎｍ形成する。続いて、チャネル領域形成のため、イオン注入法によりＰ型不純物であるボロンをドーズ量１Ｅ１１ｃｍ−２〜１Ｅ１３ｃｍ−２程度シリコン基板１０にイオン注入した後、例えば、８００〜９５０℃で熱処理を施す。
【００２８】
更に、多結晶シリコン膜からなるゲート電極膜２２をＣＶＤ法により、例えば１００ｎｍ程度形成する。次に、ゲート電極膜２２にＮ型不純物である燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、例えば、８００〜９５０℃で熱処理を施し、ゲート電極膜２２をＮ型半導体膜にする。更に、第１のシリコン窒化膜２３をＣＶＤ法により１００ｎｍ、積層して形成する。
【００２９】
次に図４（ｂ）に示すように、リソグラフィ法、ドライエッチング法等を用いて第１のシリコン窒化膜２３を選択的にパターニングし、続いて、第１のシリコン窒化膜２３をマスクとしてゲート電極膜２２を選択的にパターニングする。更に、図４（ｃ）に示すように、シリコン基板２０を窒素雰囲気中、例えば７００〜８００℃で熱窒化処理を行い、ゲート電極膜２２の側周壁部に２ｎｍ程度の極薄窒化シリコン膜２４を形成する。続いて、ゲート絶縁膜２１の表面が露出している領域をウェットエッチング法により、例えば、４ｎｍ程度エッチングする。この時、ゲート電極膜２２の側周壁の下端部に接するゲート絶縁膜２１の領域もエッチングされる。
【００３０】
次に、図５（ｄ）に示すように、シリコン基板１０を酸素雰囲気中、例えば８００〜９００℃で後酸化処理を行い、ゲート電極膜２２の側周壁の下端部に後酸化膜２５を形成する。この方法によって、比較的膜厚の厚い後酸化膜２５が形成されるため、ゲート絶縁膜２１と合せて素子の動作時における電界集中を防止する効果をもたらす。また、実施の形態１と同様に、極薄窒化シリコン膜２４は２ｎｍ程度で無視できる膜厚であるため、後の工程で形成されるコンタクト孔の面積には影響を与えない。
【００３１】
続いて、シリコン基板２０にＮ型不純物である砒素イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、その後、例えば、８００〜９５０℃で熱処理を施し、ソース及びドレイン領域２６を形成する。
【００３２】
次に、図５（ｅ）に示すように、コンタクト孔２９の形成時にストッパーとなる第２のシリコン窒化膜２７をシリコン基板２０の全面に形成する。続いて、図６（ｆ）に示すように、平坦化用のシリコン酸化膜２８を第２のシリコン窒化膜２７の上に形成し、ＣＭＰ法を用いて表面を平坦化する。
【００３３】
次に図６（ｇ）に示すように、リソグラフィ法、ドライエッチング法等を用いてコンタクト孔２９の形成を行う。即ち、先ず、シリコン酸化膜２８にコンタクト孔２９を形成し、続いてシリコン酸化膜２８をマスクとして第２のシリコン窒化膜２７にコンタクト孔２９を形成し、更に、ウェットエッチング法を用いて、コンタクト孔２９内に残されたゲート絶縁膜２１を除去し、最終的にコンタクト孔２９とする。
【００３４】
次に、配線材料となるアルミニウム膜をスパッタ法により、コンタクト孔２９及びシリコン酸化膜２８の上に全面に形成し、次にリソグラフィ法、ドライエッチング法等を用いてパターニングを行い、アルミニウム電極層２９ａを形成する。
【００３５】
その後、さらに、必要に応じて、図示してないシリコン酸化膜等の層間絶縁膜をシリコン基板２０の全面に堆積した後、層間絶縁膜にコンタクト孔を開口し、金属配線を形成する。更に、層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置を完成させる。
【００３６】
本実施の形態によれば、ゲート電極膜２２の側周壁部を極薄シリコン窒化膜２４覆うことにより、ソース及びドレイン領域２６の上に形成されるコンタクト孔２９の面積を十分に大きくすることが可能になる。また、後酸化膜２５の膜厚を厚く形成することにより素子特性の劣化を防止できる。このため、コンタクト抵抗が低く、高速に動作する半導体装置が得られる。
【００３７】
（第３の実施の形態）
図７乃至図９は本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図である。また、図９（ｇ）は本発明による半導体装置の第３の実施の形態を示している。図７乃至図９は、二つの絶縁ゲート型電界効果トランジスタ及びそれに共通のコンタクト孔を含む領域を示している。また、ゲート構造として、絶縁膜を介して浮遊ゲート電極と制御ゲート電極とを積層した二重ゲート構造をしており、例えば、不揮発性メモリセル構造の一部として用いられる。
【００３８】
先ず、図７（ａ）に示すように、半導体基体としてＰ型のシリコン基板３０を用意する。続いて、シリコン酸化膜からなる第１のゲート絶縁膜３１を熱酸化法により、例えば１０ｎｍ形成する。第１のゲート絶縁膜３１は不揮発性メモリのトンネル酸化膜として使用されるが、この場合、続けて窒素が存在する雰囲気中で熱処理を実施しても良い。
【００３９】
続いて、チャネル領域形成のため、イオン注入法によりＰ型不純物であるボロンをドーズ量１Ｅ１１ｃｍ−２〜１Ｅ１３ｃｍ−２程度シリコン基板１０にイオン注入した後、例えば、８００〜９５０℃で熱処理を施す。更に、多結晶シリコン膜からなる第１のゲート電極膜３２をＣＶＤ法により、例えば１００ｎｍ程度第１のゲート絶縁膜３１に積層して形成する。
【００４０】
次に図示しない領域において、第１のゲート電極膜３２、第１のゲート絶縁膜３１、の積層膜を選択的にパターニングし、更に、シリコン基板３０に素子分離領域を形成する。そして、シリコン基板３０の上をＣＭＰ法等で平坦化した後、第１のゲート電極膜３２の上面を露出させる。
【００４１】
次に、多結晶シリコン膜からなる第２のゲート電極膜３３をＣＶＤ法により、例えば１００ｎｍ程度形成した後、Ｎ型不純物である燐イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入した後、例えば、８００〜９５０℃で熱処理を施し、第２のゲート電極膜３３並びに第１のゲート電極膜３２をＮ型半導体膜にする。更に、リソグラフィ法、ドライエッチング法等を用いて図示しない領域において、第２のゲート電極膜３３を選択的にパターニングする。
【００４２】
続いて、シリコン酸化膜からなる第２のゲート絶縁膜３４をＣＶＤ法により、例えば２０ｎｍ形成し、その後、多結晶シリコン膜からなる第３のゲート電極膜３５をＣＶＤ法により、例えば１００ｎｍ程度形成し、更に、マスクとして第１のシリコン窒化膜３６を、例えば１００ｎｍ程度形成する。
【００４３】
次に、図７（ｂ）に示すように、第１のシリコン窒化膜３６をリソグラフィ法、ドライエッチング法により選択的にパターニングし、続いて、パターニングした第１のシリコン窒化膜３６をマスクに積層化している第３のゲート電極膜３５、第２のゲート絶縁膜３４、第２のゲート電極膜３３、第１のゲート電極膜３２、第１のゲート絶縁膜３１をリソグラフィ法、ドライエッチング法により選択的にパターニングし、制御電極３３ａ及び浮遊電極３５ａを含んだゲート構造を形成する。
【００４４】
更に、図７（ｃ）に示すように、シリコン基板３０を窒素雰囲気中、例えば７００〜８００℃で熱窒化処理を行い、第１のゲート電極膜３２、第２のゲート電極膜３３及び第３のゲート電極膜３５の側周壁部に２ｎｍ程度の極薄窒化シリコン膜３７を形成する。続いて、第１のゲート絶縁膜３１の表面が露出している領域をウェットエッチング法により、例えば、４ｎｍ程度エッチングする。この時、第１のゲート電極膜３２の側周壁の下端部に接する第１のゲート絶縁膜３１及び第２のゲート絶縁膜３４の側面も若干エッチングされる。
【００４５】
次に、図８（ｄ）に示すように、シリコン基板３０を酸素雰囲気中、例えば８００〜９００℃で後酸化処理を行い、第１のゲート電極膜３２の側周壁の下端部、第２のゲート電極膜３３の側周壁の上端部、及び、第３のゲート電極膜３５の側周壁の下端部に後酸化膜３８を形成する。この方法によって、後酸化膜３８が形成されるため、第１のゲート電極膜３２の周辺下端部では第１のゲート絶縁膜３１と合せ、また、第２のゲート電極膜３５の側周壁の下端部では第２のゲート絶縁膜３４と合せ、素子の動作時における電界集中を防止する効果を更にもたらす。また、極薄窒化シリコン膜３７は２ｎｍ程度で無視できる膜厚であるため、後の工程で形成されるコンタクト孔でのコンタクト面積には影響を与えない。
【００４６】
続いて、シリコン基板３０にＮ型不純物である砒素イオンをドーズ量として１Ｅ１５ｃｍ−２〜１Ｅ１６ｃｍ−２程度イオン注入し、その後、例えば、８００〜９５０℃で熱処理を施し、ソース及びドレイン領域３９を形成する。
【００４７】
次に、図８（ｅ）に示すように、コンタクト孔の形成時にストッパーとなる第２のシリコン窒化膜４０をシリコン基板３０の全面に形成する。続いて、図９（ｆ）に示すように、平坦化のためのシリコン酸化膜４１を第２のシリコン窒化膜４０の上に形成し、ＣＭＰ法を用いて表面を平坦化する。
【００４８】
次に図８（ｇ）に示すように、リソグラフィ法、ドライエッチング法等を用いてコンタクト孔４２を形成する。即ち、先ず、シリコン酸化膜４１にコンタクト孔４２を形成し、続いてシリコン酸化膜４１をマスクとして第２のシリコン窒化膜４０にコンタクト孔４２を形成し、更に、ウェットエッチング法を用いて、コンタクト孔４２の内に残されたゲート絶縁膜３１を除去し、最終的なコンタクト孔４２とする。
【００４９】
次に、配線材料となるアルミニウム膜をスパッタ法によって、コンタクト孔４２及びシリコン酸化膜４１上の全面に形成し、次にリソグラフィ法、ドライエッチング法等を用いて選択的にパターニングを行い、アルミニウム電極層４２ａを形成する。
【００５０】
その後、さらに、必要に応じて、図示してないシリコン酸化膜等の層間絶縁膜をシリコン基板３０の全面に堆積した後、層間絶縁膜にコンタクト孔を開口し、金属配線を形成する。更に、層間絶縁膜の堆積と、金属配線の形成を繰り返して多層配線構造を形成したうえで、全面を表面保護膜で覆い、パッド部を開口して半導体装置を完成させる。
【００５１】
本実施の形態によれば、第１のゲート電極膜３２、第２のゲート電極膜３３、及び第３のゲート電極膜３５の側周壁部を極薄シリコン窒化膜３７で覆うことにより、ソース及びドレイン領域３９の上に形成されるコンタクト孔の面積を十分に大きく確保することが可能になる。また、後酸化膜３８を形成することにより素子特性の劣化を防止できる。このため、コンタクト抵抗が低く、高速に動作する半導体装置が得られる。
【００５２】
なお、本発明は上述した実施形態に何ら限定されるものではなく、例えば、シリコン基板はＳＯＩ基板を用いても良い。また、ゲート絶縁膜はシリコン酸化膜に限らず、シリコン窒化膜、シリコン酸化膜とシリコン窒化膜との混合膜、並びにハフニウム酸化膜、ストロンチウム酸化膜、チタン酸化膜等の金属酸化膜であっても良く、また、これらの積層膜を用いても良い。ゲート電極膜はチタンシリサイド、ニッケルシリサイド等の金属シリサイド膜、タングステン、コバルト等の金属膜、並びにこれらの膜と多結晶シリコン膜との積層膜を用いることができる。
【００５３】
また、ソース及びドレイン領域には更にエクステンション領域を形成しても良く、また、この時の不純物導入方法はイオン注入法に限らず、熱拡散法を用いても良い。電極層の材料としてはアルミニウムに限られないことは勿論であって、銅、銀、白金、金等を用いても良く、また、下地のシリコン基板との反応を防ぐために、チタン、タングステン等の金属膜、チタン窒化膜等の金属窒化膜、タングステンシリサイド等の金属シリサイド膜をバリヤ金属膜として電極層の下層に形成しても良い。また、ゲート電極膜を窒化する方法は熱窒化以外にもプラズマ窒化等のラジカルやイオンを用いると、更に低温での処理が可能になる。
【００５４】
その他、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００５５】
【発明の効果】
以上、詳述したように、本発明によれば、ゲート電極膜の側周壁部を極薄シリコン窒化膜によって覆うことにより、ソース及びドレイン領域上に形成されるコンタクト孔の面積を十分に大きく確保することが可能になる。また、後酸化処理を行うことにより素子特性の劣化を防止できる。このため、コンタクト抵抗が低く、高速に動作する半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図２】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図３】本発明による半導体装置の製造方法の第１の実施の形態を工程順に示す断面図。
【図４】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図５】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図６】本発明による半導体装置の製造方法の第２の実施の形態を工程順に示す断面図。
【図７】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図８】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図９】本発明による半導体装置の製造方法の第３の実施の形態を工程順に示す断面図。
【図１０】従来例を示す半導体装置の断面図。
【符号の説明】
１０、２０、３０、５０  シリコン基板
１１、２１、５１  ゲート絶縁膜
１２、２２、５２  ゲート電極膜
１３、２３、３６、５３  第１のシリコン窒化膜
１４、２４、３７  極薄シリコン窒化膜
１５、２６、３９、５５  ソース及びドレイン領域
１６、２７、４０、５４  第２のシリコン窒化膜
１７、２８、４１、５６  シリコン酸化膜
１８、２９、４２、５７  コンタクト孔
１９、２９ａ、４２ａ、５８  アルミニウム電極層
２５、３８、５２ａ  後酸化膜
３１  第１のゲート絶縁膜
３２  第１のゲート電極膜
３３  第２のゲート電極膜
３４  第２のゲート絶縁膜
３５  第３のゲート電極膜
３３ａ  浮遊ゲート電極
３５ａ  制御ゲート電極
【図１】
2004311540.tif 000003
【図２】
2004311540.tif 000004
【図３】
2004311540.tif 000005
【図４】
2004311540.tif 000006
【図５】
2004311540.tif 000007
【図６】
2004311540.tif 000008
【図７】
2004311540.tif 000009
【図８】
2004311540.tif 000010
【図９】
2004311540.tif 000011
【図１０】
2004311540.tif 000012