(57)【要約】【課題】外形サイズの小型化、薄型化を実現したスタックド構造の半導体装置、外形サイズの小型化に加えて高性能と高信頼性を実現した半導体装置を提供する。【解決手段】メモリチップの対向する第１辺と第２辺に振り分けられたアドレス用とデータ用のボンディングパッドとにそれぞれに対応して設けられたボンディングリードと、上記ボンディングリードに接続されたアドレス端子及びデータ端子とを備えたパッケージ基板を用い、メモリアクセスにも使用されるアドレス出力回路及びデータ入出力回路と、データ処理機能を持つ信号処理回路とを含み、上記パッケージ基板のアドレス端子に対応したボンディングリードに接続されるボンディングパッドとデータ端子に対応したボンディングリードに接続されるボンディングパッドとが４つの辺のうちの２つの辺に振り分けて配置された半導体チップと上記メモリチップとを積層構造に搭載する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
第１辺に沿ってアドレス端子に対応したボンディングパッドと、上記第１辺に対向する第２辺に沿ってデータ端子に対応したボンディングパッドとを有するメモリチップと、
上記メモリチップの第１辺に対応して設けられたボンディングリードと、上記メモリチップの第２辺に対応して設けられたボンディングリードと、上記ボンディングリードに接続されたアドレス端子及びデータ端子とを備えたパッケージ基板と、
メモリアクセスにも使用されるアドレス出力回路及びデータ入出力回路と、データ処理機能を持つ信号処理回路とを含み、上記パッケージ基板のアドレス端子に対応したボンディングリードに接続されるボンディングパッドとデータ端子に対応したボンディングリードに接続されるボンディングパッドとが４つの辺のうちの２つの辺に振り分けて配置された半導体チップとを備え、
上記パッケージ基板上に上記メモリチップと半導体チップとが積層構造に搭載されてなることを特徴とする半導体装置。
【請求項２】
請求項１において、
上記半導体チップとメモリチップの対応する端子同士は、上記パッケージ基板の共通化されたボンディングリードに対してワイヤにより接続されるものであることを特徴とする半導体装置。
【請求項３】
請求項１において、
上記メモリチップのアドレス及びデータの各ボンディングパッドのピッチに合わせて、上記半導体チップの対応するアドレス及びデータの各ボンディングパッドが配置され、
上記半導体チップの上記アドレス及びデータの各ボンディングパッドの間には、上記メモリチップ側のピッチに適合するよう上記半導体チップに独自に設けられるボンディングパッドが適宜に配置されるものであることを特徴とする半導体装置。
【請求項４】
請求項１において、
上記パッケージ基板は、半導体チップが搭載される表面と、外部端子としてのボールが設けられる裏面とにそれぞれ配線層が設けられ、対応する配線層はスルーホールで接続されるものであることを特徴とする半導体装置。
【請求項５】
請求項４において、
上記半導体チップは、１チップのマイクロコンピュータを構成するものであり、
上記４つの辺のうちの残り２つの辺にもマイクロコンピュータに必要とされる外部端子に接続されるボンディングパッドが配列されるものであることを特徴とする半導体装置。
【請求項６】
請求項５において、
上記メモリチップは、上記半導体チップよりも大きな面積を有し、上記第１辺と第２辺の長さが他の２辺の長さに対して短くされた長方形であり、
上記メモリチップの第１辺と第２辺に対応して設けられたボンディングリード列に対して、スルーホールにいたる配線の引出し方向がパッケージ基板の内側に向かうようにされてなることを特徴とする半導体装置。
【請求項７】
請求項６において、
上記パッケージ基板の表面に上記メモリチップが搭載され、
上記メモリチップの表面に上記半導体チップが搭載されて積層構造にされてなることを特徴とする半導体装置。
【請求項８】
請求項５において
上記メモリチップの第１辺と第２辺以外の２つの辺に対応して設けられたボンディングリード列に対して、スルーホールにいたる配線の引出し方向がパッケージ基板の内側と外側に振り分けられてなることを特徴とする半導体装置。
【請求項９】
請求項８において、
上記メモリチップの第１辺と第２辺に対応して設けられたボンディングリードの長さに対して、上記メモリチップの第１辺と第２辺以外の２つの辺に対応して設けられたボンディングリードの長さが短くされることを特徴とする半導体装置。
【請求項１０】
請求項６において、
上記メモリチップの上記第１辺と第２辺に対応されたパッケージ基板のボンディングリードは、それに対応したメモリチップ及び半導体チップのボンディングパッドとの接続を行うワイヤの延長方向に長手方向が向かうような長方形とされるものであることを特徴とする半導体装置。
【請求項１１】
請求項７において、
上記メモリチップの第１辺及び第２辺に対応してそれぞれ設けられたボンディングリードは、他のボンディングリードに接続されるワイヤが上空を通過する部分に切り欠きが設けられるものであることを特徴とする半導体装置。
【請求項１２】
請求項１０において、
上記メモリチップの第１辺及び第２辺に対応してそれぞれ設けられたボンディングリードは、それに接続されるワイヤの延長方向に沿って内外の２列に千鳥配列され、
内側のボンディングリードにおいて内端に切り欠き部が設けられることを特徴とする半導体装置。
【請求項１３】
少なくとも第１辺と上記第１辺に対向する第２辺に沿って配列されたボンディングパッドを有する半導体チップと、
上記半導体チップの第１辺及び第２辺に対応してそれぞれ設けられたボンディングリードと、上記ボンディングリードに接続された外部端子とを備えたパッケージ基板とを備え、
上記ボンディングリードは、他のボンディングリードに接続されるワイヤが上空を通過する部分に切り欠きが設けられるものであることを特徴とする半導体装置。
【請求項１４】
少なくとも第１辺と上記第１辺に対向する第２辺に沿って配列されたボンディングパッドを有する半導体チップと、
上記半導体チップの第１辺及び第２辺に対応してそれぞれ設けられたボンディングリードと、上記ボンディングリードに接続された外部端子とを備えたパッケージ基板とを備え、
上記ボンディングリードは、それに接続されるワイヤの延長方向に沿って内外の２列に千鳥配列され、
各リードスルーホールにいたる配線の引出し方向がパッケージ基板の内側に向かうようにされてなり、
内側のボンディングリードにおいて内端に切り欠き部が設けられることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、例えば複数の半導体チップがパッケージ基板に積層構造に搭載されてなる半導体装置に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
パッケージ基板に半導体チップを積層構造に組み立てなるスタックＬＳＩ（大規模集積回路）は、既存の半導体チップを組み合わせる事が多く、パッケージの配線で共通の信号や電源／グランドをつなぐことが一般に行われる。この発明を成した後の公知例調査によって、この発明に関連するものとして、特開平２０００−４３５３１号公報の存在が報告された。しかながら、かかる公報に記載の技術は、スタックドパッケージＬＳＩの機種設計開発にかかる時間と労力の削減に向けられており、後述するようにパッケージ基板の外形サイズの小型化、薄型化に向けた配慮を欠くものである。
【０００３】
【発明が解決しようとする課題】
スタックドパッケージＬＳＩを構成する２つのチップにおける共通の信号や、電源／グランドは、必ずしもチップ間でつなぎやすいところにパッドを配置しているわけではないので、パッケージ基板上で配線をつなぐ場合もクロス配線が出たり、配線が極端に密集するケースが多く、パッケージ基板の配線層数が多くなったり、外形サイズが大きくなったりして小型薄型化の障害となる。搭載するチップの接続端子も個別に設ける為に広い端子配列エリアが必要となることもパッケージ外形サイズ増加の要因となってしまう。
【０００４】
図１９ないし図２１には、この発明に先立って検討されたスタックドパッケージＬＳＩの例が示されている。マイコンＬＳＩとメモリＬＳＩとはそれぞれが既存の半導体チップから構成される。図１９には、スタックドパッケージＬＳＩを構成するマイコンＬＳＩ、メモリＬＳＩ及びパッケージ基板のそれぞれが示されている。マイコンＬＳＩとメモリＬＳＩとはそれぞれが既存の半導体チップから構成される。図２０には基板上にメモリＬＳＩとマイコンＬＳＩを搭載後、ボンディングを行った後の外観を示し、図２１には断面図が示されている。
【０００５】
前記図１９〜図２１に示したように、スタックドパッケージＬＳＩは、ガラスエポキシからなるパッケージ基板の上にメモリＬＳＩをダイボンドした後、マイコンＬＳＩを重ねてダイボンドし、各チップと基板間をワイヤボンディングした後、レジンでモールドし、裏面端子部にはんだボール付けをした構造である。
【０００６】
図１９においてマイコンＬＳＩはメモリ等との接続用のアドレス端子、データ端子を隣接する辺にそれぞれ集中的に配置してある。この構成は、マンコンＬＳＩとメモリＬＳＩ等を平面的に実装する場合、実装基板においてメモリ等に向けてアドレスバス及びデータバスを最短距離で、しかも集中的に配置することができる。一方メモリＬＳＩは、端子数そのものが少ないこと及び標準的なパッケージの外部端子配列に対応して、一辺に主としてアドレス端子が配置され、これと対向する他の一辺にデータ端子が配置される。
【０００７】
上記のようなボンディングパッドが配列されたマイコンＬＳＩとメモリＬＳＩと積層すると、例えばマイコンＬＳＩとメモリＬＳＩのアドレス端子の向きを合わせたとすると、データ端子の向きが合わず、パッケージ基板上で結線のための配線引き引き回しが必要となる。また、上記合わせたはずのアドレス端子の方もマイコンＬＳＩとメモリＬＳＩとでボンディングパッドの配列のピッチが合わない為、殆どの場合それぞれ独立に端子を設けなければならないこともある。
【０００８】
これによりパッケージ基板において、ボンディング端子数（ボンディングリード）が増加し、ボンディングリードが１列では並びきらず、図２０の例のように２列に配置する等の必要がある。このためパッケージ基板の外形サイズも大きくなってしまうという問題があった。更に、マイコンＬＳＩとメモリＬＳＩで相互に接続すべき端子の配置によっては、パッケージ基板上の配線が交差することになり、多層配線基板にする必要があり、外形寸法としての厚みも厚くなってしまう等の課題も生じるものである。
【０００９】
この発明の目的は、外形サイズの小型化、薄型化を実現したスタックド構造の半導体装置を提供することにある。この発明の他の目的は、外形サイズの小型化に加えて高性能と高信頼性を実現した半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。メモリチップの対向する第１辺と第２辺に振り分けられたアドレス用とデータ用のボンディングパッドとにそれぞれに対応して設けられたボンディングリードと、上記ボンディングリードに接続されたアドレス端子及びデータ端子とを備えたパッケージ基板を用い、メモリアクセスにも使用されるアドレス出力回路及びデータ入出力回路と、データ処理機能を持つ信号処理回路とを含み、上記パッケージ基板のアドレス端子に対応したボンディングリードに接続されるボンディングパッドとデータ端子に対応したボンディングリードに接続されるボンディングパッドとが４つの辺のうちの２つの辺に振り分けて配置された半導体チップと上記メモリチップとを積層構造に搭載する。
【００１１】
【発明の実施の形態】
図１ないし図３には、この発明に係るスタックドパッケージＬＳＩの一実施例の構成図が示されている。図１には、スタックドパッケージＬＳＩを構成するマイコンＬＳＩ、メモリＬＳＩ及びパッケージ基板のそれぞれが示され、図２には基板上にメモリＬＳＩとマイコンＬＳＩを搭載後、ボンディングを行った後の外観が示され、図３には断面が示されている。図１ないし図３に示したように、この実施例のスタックドパッケージＬＳＩは、ガラスエポキシからなるパッケージ基板の上にメモリＬＳＩをダイボンドした後、マイコンＬＳＩを重ねてダイボンドし、各チップと基板間をワイヤボンディングした後、レジンでモールドし、裏面端子部にはんだボール付けをした構造である。
【００１２】
図１において、メモリＬＳＩは、既存の半導体チップから構成されるのに対して、マイコンＬＳＩはそれと組み合わされるメモリＬＳＩに対応してボンディングパッドの配列が決められる。マイコンＬＳＩは、いわゆるＡＳＩＣ（アプリケーション・スペシファイド・インテグレーテッド・サーキッツ）すなわち特定用途ＩＣを構成するようにされる。半導体集積回路装置には、ＣＰＵ（中央処理装置）を中心とする複数の回路ブロックが搭載されてＡＳＩＣ構成を容易ならしめるように、それぞれの回路ブロックが独立的な回路機能単位としてのいわゆるモジュールないしはマクロセルをなすようにされる。各機能単位は、それぞれその規模構成が変更可能にされる。上記のようなメモリＬＳＩとの組み合わせに対応したマイコンＬＳＩのボンディングパッドの配列の設定は、上記機能単位の組み合わせに対応した機能ブロックのレイアウト設計の際に合わせて行われる。
【００１３】
パッケージ基板（配線基板）は、上記のようなマイコンＬＳＩとメモリＬＳＩとのボンディングパッドの配列に対応してボンディングリード（ワイヤ接続部）の配列が設定される。上記パッケージ基板は、例えばガラス・エポキシ系のベース基板と、その上面及び下面に形成された複数の銅配線と、上記ワイヤ接続部及び外部端子接続部（バンプランド）以外の部分において、上記複数の銅配線の表面を覆う絶縁膜（ソルダレジスト膜）と、上記上面及び下面に形成された複数の銅配線を互いに接続するスルーホール配線を含む。
【００１４】
メモリＬＳＩは、特に制限されないが、約８Ｍビットのような記憶容量を持つスタティック型ＲＡＭであり、その半導体チップの形状が長方形とされて短辺側にアドレスとデータとが振り分けられてボンディングパッドが設けられる。このようなメモリＬＳＩに対して、マイコンＬＳＩは、チップの形状がほぼ正方形とされ、しかも上記メモリＬＳＩよりも小さな外形サイズとされる。それ故、前記のようにパッケージ基板の上にメモリＬＳＩをダイボンドした後、マイコンＬＳＩを重ねてダイボンドし、各チップと基板間をワイヤボンディングする構成となる。
【００１５】
上記パッケージ基板は、外形寸法を小さくするために、ほぼ正方形として外周に対して最も大きな面積を確保する。このようにすると、メモリＬＳＩの短辺側に面積的な余裕がなくなるので、その外周に沿って長方形で示したボンディングリードが配置され、スルーホールにいたる配線の引出し方向がパッケージ基板の内側に向かうようにされる。上記アドレスやデータに対応したボンディングリードに対しては、それに対応したスルーホールが基板の内側に配列される。これに対して、メモリＬＳＩの長辺側に面積的な余裕があるので、ボンディングリードを挟むように両側にスルーホールが交互に分散して配置される。
【００１６】
上記のように、マイコンＬＳＩはアドレス端子とデータ端子を対向する辺に集中して配置される。またメモリＬＳＩとの接続に寄与しない端子類はこれ以外の辺に主に配置される。これによりメモリＬＳＩと積層しても相互に接続される端子同士の向きが合わないということがないようにされる。更に積層してボンディングする場合にワイヤが複雑にクロスすることの無いように、マイコンＬＳＩはメモリＬＳＩの端子に併せてピッチを調整してある。つまり、ワイヤが複雑にクロスすると、例えば図２１のようにワイヤを縦方向に３本重ねた場合と、図３のようにクロスを無くして２本にした場合とでは、モールド（封止樹脂体）の厚みを薄くすることができる。
【００１７】
上記ピッチ調整は単に間隔を調整するだけでも可能であるが、本実施例ではアドレス若しくはデータ端子列の中にそれ以外の機能の端子を配列することでピッチ調整を行っている。このようにピッチ調整を行っている為に、マイコンＬＳＩとメモリＬＳＩの接続すべき端子同志を基板側の同一のパッド上にボンディングすることが可能となり、パッケージ基板上で端子間を接続する為の配線引き回しが不要となっている。この結果、パッケージ基板はボンディングリードから外部接続用のボール端子までの結線だけで済むので、基板の表面と裏面に形成される２層配線で十分必要な機能を果たすことが可能となる。このようなピッチ調整が行われた構成は、上記モールドを薄くできることと相まってスタックドパッケージＬＳＩの薄型化に寄与するものとなる。ボンディングリードはマイコンＬＳＩとメモリＬＳＩで殆どが共用できるようになるので、リードの数も必要最低限で抑えられ、外形サイズの小形化が可能である。
【００１８】
マイコンＬＳＩとメモリＬＳＩで共有してボンディングする辺のリードに関しては、リードの長さを長くして、マイコンＬＳＩとメモリＬＳＩに向けて接続されるワイヤを縦に並べてボンディングできるようにしてある。これに対して、上記メモリＬＳＩの長辺側に対応したボンディングリードのように、マイコンＬＳＩのみをボンディングする辺のリードはワイヤ１本分をボンディングできる長さに留めてあり、配線領域が必要以上にならないようにしてなる。
【００１９】
本実施例のように辺単位にボンディングリードの長さを変えずに、複数本ボンディングするリードかどうかでリード長を変えてもよい。小形化に関する本実施例のもう一つの特徴は、前記のようにメモリチップが長方形であることから、メモリチップのボンディングリードを配置する辺は外形サイズに余裕が無い為、ボンディングリードが最外周に配置してあり、スルーホールは内周に向かって配置して有る。これに対し、マイコンチップしかボンディングしない辺に関しては、ボンディングリードの内外に振り分けてスルーホールを配置してある。
【００２０】
図４には、この発明に用いられるパッケージ基板の他の一実施例の上面図が示されている。前記図１の例では、メモリＬＳＩとマイコンＬＳＩのアドレス同志、データ同志が完全に同一辺に配置された例であるが、チップのレイアウトの関係で必ずしも、アドレスとデータが対向する辺に完全に集約されるとは限らない。又アドレスとデータが対向辺に完全に分離されていても制御用の信号、例えばリード／ライト、チップセレクト、アウトプットイネーブルといったような制御信号等がマイコンとメモリで必ずしも一致しない場合が有る。
【００２１】
この実施例では、マイコンＬＳＩとメモリＬＳＩとで同じ端子、又は相互に接続すべき端子（ボンディングパッド）が対向辺に配置された場合には、基板上に対向辺を渡る配線が設けられる。マイコンＬＳＩとメモリＬＳＩで相互に接続すべき信号（アドレスやデータ）の大部分を同一辺に集めることで、上記渡り配線は最小限に限られる。これにより、基板の表面と裏面に形成される２層配線で十分必要な機能を果たすことが可能となる。
【００２２】
図５には、この発明に用いられるパッケージ基板の一実施例の上面図が示されている。この実施例は、ボンディングリードの形状に向けられている。同図の実施例では、前記図１の実施例と同様に矩形のボンディング用リードを配列したパッケージ基板の例である。このようなパッケージ基板にメモリＬＳＩとマイコンＬＳＩを積層搭載し、ボンディングした外観が図６に示されている。この図６も前記図２の実施例に対応している。
【００２３】
この実施例においては、メモリＬＳＩとマイコンＬＳＩで共通にボンディングを行うボンディングリードでは少なくとも２本のワイヤをボンディングする為に、マイコンＬＳＩのワイヤはリードの奥（外側）の方に接続する必要がある。そして、マイコンＬＳＩのボンディングパッドが基板の中央寄りに密集して配置されることの結果、ワイヤは基板の中央寄りに集中するように放射状に向かうようにされる。この結果、ワイヤが隣接する他のリードの上空を通過してボンディングされる部分が発生し、隣接リードとワイヤ間のショートのポテンシャルが高いという問題がある。
【００２４】
図７には、この発明に用いられるパッケージ基板の他の一実施例の上面図が示されている。この実施例は、前記図５の実施例のようなワイヤが隣接する他のリードの上空を通過してボンディングされる部分が発生する可能性があるという問題を回避する方法に向けられている。この実施例では、ボンディングリードがマイコンＬＳＩ及びメモリＬＳＩの対応するボンディングパッドとの接続を行うワイヤの向きを考慮してボンディングリードが傾けて配置される。このようなパッケージ基板にメモリＬＳＩとマイコンＬＳＩを積層搭載し、ボンディングした外観が図８に示されている。
【００２５】
図８において、メモリＬＳＩとマイコンＬＳＩで共通にボンディングを行うボンディングリードでは少なくとも２本のワイヤがマイコンＬＳＩ及びメモリＬＳＩの対応するボンディングパッドに向かうように放射状にされるが、この向きとボンディングリードの長手方向の向きがほぼ同じくされることにより、ワイヤが隣接する他のリードの上空を通過してボンディングされる部分がなくなる。また、これと同時にワイヤが複雑にクロスすることが無くなり、マイコンＬＳＩとメモリＬＳＩに対応した最大でも２本のワイヤが重なるだけとなり、モールドの厚みを薄くすることができる。
【００２６】
図９には、この発明に用いられるパッケージ基板の他の一実施例の上面図が示されている。この実施例は、前記図５の実施例のようなワイヤが隣接する他のリードの上空を通過してボンディングされる部分が発生するという問題を回避する方法に向けられている。この実施例では、隣接リードのワイヤが上空を通過する部分を切り欠いて、隣接リードとワイヤ間のショートのポテンシャルを低減しつつ、リードをピッチを必要最低限まで縮められる。このようなパッケージ基板にメモリＬＳＩとマイコンＬＳＩを積層搭載し、ボンディングした外観が図１０に示されている。
【００２７】
図１０において、前記のようにメモリＬＳＩとマイコンＬＳＩで共通にボンディングを行うボンディングリードでは少なくとも２本のワイヤがマイコンＬＳＩ及びメモリＬＳＩの対応するボンディングパッドに向かうように放射状にされ、マイコンＬＳＩのワイヤはリードの奥（外側）の方に接続する必要がある。この結果、ワイヤが隣接する他のリードの上空を通過してボンディングされる部分が発生し、隣接リードとワイヤ間のショートのポテンシャルが高くなるが、上記隣接ワイヤが上空を通過する部分のリードが切り欠かれており、隣接リードとワイヤ間のショートの問題を回避することができる。
【００２８】
図１１には、この発明に係る半導体装置の他の一実施例の一部外観図が示されている。この実施例は、パッケージ基板に１つの半導体集チップＬＳＩを搭載した場合の外観の一部が例示的に示されている。この実施例では、パッケージ基板に搭載される半導体チップは、１つの半導体チップＬＳＩが搭載される。もちろん、この半導体チップＬＳＩ上に他の半導体チップを積層構造にするものにも同様に適用できる。
【００２９】
この実施例は、半導体チップＬＳＩに設けられるボンディングパッドの数が多くて、基板上にボンディングリードを１列に並べることができない場合に適用される。この場合には、ボンディングリードが２列に並べられ、内側と外側の列は交互に、いわゆる千鳥配置にされる。この理由は、ボンディングリードとボンディングパッドとを接続する隣接ワイヤ同士の重なりを無くことと、外側のボンディングリードから内側に設けられたスルーホールに延びる配線を形成する領域を確保するためである。
【００３０】
図１２には、この発明に係る半導体装置の他の一実施例の一部外観図が示されている。この実施例は、前記図１１の実施例の改良に係るものであり、パッケージ基板に１つの半導体集チップＬＳＩを搭載した場合の外観の一部が例示的に示されている。前記図１１の実施例では、外側のボンディングリードから延びるワイヤが内側の他のリードの上空を通過してボンディングされる部分が発生し、内側のリードとワイヤ間のショートのポテンシャルが高くなる可能性を持っている。
【００３１】
この実施例では、かかる問題を回避するために、ボンディングリードが半導体チップＬＳＩの対応するボンディングパッドとの接続を行うワイヤの向きを考慮してボンディングリードが傾けて配置される。ボンディングリードと、それに接続されるワイヤがほぼ同じ向きとなるように放射状とすることにより、ワイヤが内側の他のリードの上空を通過してボンディングされる部分がなくなる。また、これと同時にワイヤ同士がクロスすることが無くなり、ワイヤ同士のショートの防止とともにモールドの厚みを薄くすることができる。
【００３２】
図１３には、この発明に係る半導体装置の他の一実施例の一部外観図が示されている。この実施例は、前記図１２の実施例の改良に係るものであり、パッケージ基板に１つの半導体集チップＬＳＩを搭載した場合の外観の一部が例示的に示されている。前記図１２の実施例では、リードを多列にし、リードの傾きをワイヤ方向に合わせると、外側に行くほどリード間隔は広くなる。逆に内側のリードのコーナー部の間隔が狭くなり、外側のリードからスルーホールに延びる配線が通らなくなる場合が生じる。かかる問題を回避するために、この実施例では、そこで放射状に広げたリードの内周コーナー部を切り欠き、配線を通す為の必要スペース幅を確保するものである。これにより必要以上にボンディングエリアを広げずに、配線の引き回しが可能となる。
【００３３】
図１５には、この発明に用いられるマイコンＬＳＩの一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。
【００３４】
上記マンコンＬＳＩは、特に制限されないが、ＲＩＳＣ（Ｒｅｄｕｃｅｄ　ｉｎｓｔｒｕｃｔｉｏｎｓｅｔ　ｃｏｍｐｕｔｅｒ）タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けて以下のような周辺回路が搭載されている。
【００３５】
内部バスは、Ｉバス、Ｙバス、Ｘバス、Ｌバス及び周辺バスからなり、最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、画像処理に向けたメモリＸＹＭＥＭ、メモリコントローラＸＹＣＮＴが設けられる。このメモリＸＹＭＥＭ及びコントローラＸＹＣＮＴは、Ｉバス、Ｘ，Ｙバス及びＬバスに接続され、画像処理のためのデータ入出力及び表示動作のためのデータ出力動作が行われる。
【００３６】
上記Ｉバスには、キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢ、割り込みコントローラＩＮＴＣ、クロック発振器／ウォッチドッグタイマＣＰＧ／ＷＤＴ、ビデオＩ／ＯモジュールＶＩＯ及び外部バスインターフェイスが設けられる。この外部バスインターフェイスを介して、前記メモリＬＳＩと接続される。
【００３７】
Ｌバスには、上記キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢと、上記中央処理装置ＣＰＵ、データシグナルプロセッサＤＳＰ、ユーザーブレークコントローラＵＢＣ及びアドバンストユーザーデバッガＡＵＤが接続される。
【００３８】
上記周辺バスには、１６ビットのタイマユニットＴＭＵ、コンペアマッチタイマＣＭＴ、シリアルＩ／Ｏ（ＦＩＦＯ付き）ＳＩＯＦ０、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１、Ｉ２　ＣコントローラＩ２　Ｃ、多機能インターフェイスＭＦＩ、ＮＡＮＤ／ＡＮＤフラッシュインターフェイスＦＬＣＴＬ、ユーザーデバックインターフェイスＨ−ＵＤＩ、ＡＳＥメモリＡＳＥＲＡＭ及びピンファンクションコントローラＰＦＣ、ＲＣＬＫ動作ウォッチドッグタイマＲＷＤＴが接続される。上記周辺バスとＩバスには、バスステートコントローラＢＳＣ、ダイレクトメモリアクセスコントローラＤＭＡＣが接続される。
【００３９】
図１５には、図１４のマンコンＬＳＩの一実施例の概略ピン配置図が示されている。この実施例では、全体で１７６個のピン（ボンディングパッド）を有しているが、そのうちメモリＬＳＩと接続されるピンについては、黒丸が付されている。前記図１のマインコＬＳＩと同様にアドレスとデータに対応したピンが上下の対向する２つの辺に振り分けられて配置される。この例では、上辺にデータに対応したピンが配置され、下辺にアドレスに対応したピンが配置される。そして、それが搭載されるメモリＬＳＩの対応するピン（ボンディングパッド）のピッチに適合させるように、マイコンＬＳＩ単独で接続されるピンが、上記メモリＬＳＩと接続される黒丸を付したピンの間に適宜に配置される。
【００４０】
図示しないが、マイコンＬＳＩに設けられるピンとしては、上記アドレスとしてはＡ０〜Ａ２５、データとしてはＤ０〜Ｄ１５が設けられる。この他に、電源系として電源電圧ＶＣＣ、接地電位ＶＳＳがそれぞれ複数個設けられる。電源系には、ノイズの影響を軽減するためにデジタル回路向けとしては、外部端子へ信号出力を行う出力回路と内部回路に分けられる。また、アナログ信号を扱う回路にも独自の電源ピンが設けられる。
【００４１】
メモリＬＳＩは、約８Ｍビットの記憶容量を持ち、１６ビットの単位でメモリアクセスを行うので、アドレスとしてはＡ０〜Ａ１８の１９ビットとなる。マイコンＬＳＩは、上記のようにアドレスとしてＡ０〜Ａ２５の２６個を持つものであるが、マイコンＬＳＩとメモリＬＳＩとで共通接続されるの１９個であり、データ用と合わせて１９＋１６＝３５本となる。
【００４２】
この他、特に制限されないが、共通に接続される制御信号としてＷＥ（ライトイネーブル），ＯＥ（アウトプットイネーブル）、ＵＳ（アッパーセレクト），ＬＳ（ロウセレクト）の４本がある。信号ＵＳは１６ビットのデータのうち上位８ビットの書き込みを指示するものであり、信号ＬＳは１６ビットのデータのうち下位８ビットの書き込みを指示する。これにより、マイコンＬＳＩとメモリＬＳＩとで共通接続されるものは、全体として３９本のような少ない数となる。そこで、メモリＬＳＩの上記共通に接続されるピンの配置に合わせるように、マイコンＬＳＩにおいては同図の黒丸で示したように飛び飛びにデータ用のボンディングパッド及びアドレス用のボンディングパッドが配置される。
【００４３】
図１６には、この発明に係る半導体装置の一実施例である基板上にメモリＬＳＩとマイコンＬＳＩを搭載後ボンディングを行った後の外観図が示されている。この実施例は、前記図１４、図１５で説明したマイコンＬＳＩと約８ＭビットのＳＲＡＭからなるメモリＬＳＩを搭載したスタックドパッケージＬＳＩが示されている。同図には、パッケージ基板の裏面に設けられるボールが丸で示されている。
【００４４】
この実施例では、基板に設けられるボンディングリードのうち、黒く塗りつぶしたものは、そこからメモリＬＳＩとマイコンＬＳＩに向けてワイヤが延びて共通に接続される。図１７には、その一部拡大図が示されており、ボンディングリードがワイヤの延長方向に沿って斜めにされており、ボンディングリードからメモリＬＳＩとマイコンＬＳＩに向けて延びるワイヤが互いにクロスすることはないようにされる。また、この構成は、ボンディングリードの上空を隣接リードから延びるワイヤがクロスすることも防いでいる。
【００４５】
図１８には、図１６の半導体装置に用いられるパッケージ基板の一実施例の上面図が示されている。基板の上辺と下辺には、前記メモリＬＳＩ及びマイコンＬＳＩのデータ端子とアドレス端子を含むボンディングリードが設けられる。これら上下の辺に設けられるボンディングリードは、最外周に沿って配置される。これに対して、マイコンＬＳＩのみに接続するボンディングリードは、それを中心にして左右に分散してスルーホールが設けられる。つまり、左右の辺においては、最外周にはスルーホールが設けられる。上記ボンディングリードを中心にして左右に分散してスルーホールの数は、前記図１の実施例のように一律に交互に均等分けられるのではなく、基板上のスペースを考慮して適宜にその数が決められるものである。
【００４６】
上記の実施例では、基板パッケージ上の配線引き回しを最小限に抑えられる為、外形サイズを小さく抑える事ができる。クロス配線がなくなる事でパッケージ配線は表裏２層で結線可能となる為、薄型で安価な基板が使えるようになる。更に、ワイヤのクロスも抑えることにより、モールド部を薄くすることができる。ちなみに、前記本願発明に先立って検討された図１９のような構成にした場合、１．４ｍｍ□でＬＦＢＧＡにしかできなかった半導体装置を、前記図１６の構成にすることにより、１．２ｍｍ□でＴＦＢＧＡのように１ランク小さいな半導体装置を実現することができるものである。
【００４７】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、メモリＳＬＩは、前記のようなＳＲＡＭの他に、ダイナミック型ＲＡＭ、フラッシュメモリ（ＥＥＰＲＯＭ）であってもよい。マイコンＬＳＩは、マイクロプロセッサ等を含むような各種のデジタル信号処理回路であればよい。この発明は、前記のようなスタックドパッケージＬＳＩの他に、基板上に１つの半導体チップを搭載し、ＢＧＡ構成のパッケージが採用される半導体装置にも広く利用できる。
【００４８】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。メモリチップの対向する第１辺と第２辺に振り分けられたアドレス用とデータ用のボンディングパッドとにそれぞれに対応して設けられたボンディングリードと、上記ボンディングリードに接続されたアドレス端子及びデータ端子とを備えたパッケージ基板を用い、メモリアクセスにも使用されるアドレス出力回路及びデータ入出力回路と、データ処理機能を持つ信号処理回路とを含み、上記パッケージ基板のアドレス端子に対応したボンディングリードに接続されるボンディングパッドとデータ端子に対応したボンディングリードに接続されるボンディングパッドとが４つの辺のうちの２つの辺に振り分けて配置された半導体チップと上記メモリチップとを積層構造に搭載することにより、基板パッケージ上の配線引き回しを最小限に抑えられる為、外形サイズを小さく抑える事、及び表裏２層で結線可能となる為に薄型で安価な基板が使えるようになる。
【図面の簡単な説明】
【図１】この発明に係るスタックドパッケージＬＳＩの一実施例を説明するためのマイコンＬＳＩ、メモリＬＳＩ及びパッケージ基板の構成図である。
【図２】図１の基板上にメモリＬＳＩとマイコンＬＳＩを搭載後ボンディングを行った後の外観図である。
【図３】図２に示したスタックドパッケージＬＳＩの一実施例の断面図である。
【図４】この発明に用いられるパッケージ基板の他の一実施例を示す上面図図である。
【図５】この発明に用いられるパッケージ基板の一実施例を示す上面図図である。
【図６】図５の基板上にメモリＬＳＩとマイコンＬＳＩを搭載後ボンディングを行った後の外観図である。
【図７】この発明に用いられるパッケージ基板の他の一実施例を示す上面図図である。
【図８】図７の基板上にメモリＬＳＩとマイコンＬＳＩを搭載後ボンディングを行った後の外観図である。
【図９】この発明に用いられるパッケージ基板の他の一実施例を示す上面図図である。
【図１０】図９の基板上にメモリＬＳＩとマイコンＬＳＩを搭載後ボンディングを行った後の外観図である。
【図１１】この発明に係る半導体装置の他の一実施例を示す一部外観図である。
【図１２】この発明に係る半導体装置の他の一実施例を示す一部外観図である。
【図１３】この発明に係る半導体装置の他の一実施例を示す一部外観図である。
【図１４】この発明に用いられるマイコンＬＳＩの一実施例を示すブロック図である。
【図１５】図１４のマンコンＬＳＩの一実施例を示す概略ピン配置図である。
【図１６】この発明に係る半導体装置の一実施例である基板上にメモリＬＳＩとマイコンＬＳＩを搭載後ボンディングを行った後の外観図である。
【図１７】図１６の一部拡大図である。
【図１８】図１６の半導体装置に用いられるパッケージ基板の一実施例を示す上面図である。
【図１９】この発明に先立って検討されたスタックドパッケージＬＳＩの一実施例を説明するためのマイコンＬＳＩ、メモリＬＳＩ及びパッケージ基板の構成図である。
【図２０】図１９の基板上にメモリＬＳＩとマイコンＬＳＩを搭載後ボンディングを行った後の外観図である。
【図２１】図２０に示したスタックドパッケージＬＳＩの断面図である。
【符号の説明】
ＣＰＵ…中央処理装置、ＤＳＰ…データシグナルプロセッサＤＳＰ、ＸＹＭＥＭ…メモリ、ＸＹＣＮＴ…メモリコントローラ、ＣＡＣＨＥ…キュッシュメモリ、ＣＣＮ…キャッシュメモリコントローラ、ＭＭＵ…メモリマネージメントコントローラ、ＴＬＢ…トランスレーションルックアサイドバッファ、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ／ＷＤＴ…クロック発振器／ウォッチドッグタイマ、ＶＩＯ…ビデオＩ／Ｏモジュール、ＵＢＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、ＴＭＵ…タイマユニット、ＣＭＴ…コンペアマッチタイマ、ＳＩＯＦ０…シリアルＩ／Ｏ（ＦＩＦＯ付き）、ＳＣＩＦ１…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、Ｉ２　Ｃ…Ｉ２　Ｃコントローラ、ＭＦＩ…多機能インターフェイス、ＦＬＣＴＬ…ＮＡＮＤ／ＡＮＤフラッシュインターフェイス、Ｈ−ＵＤＩ…ユーザーデバックインターフェイス、ＡＳＥＲＡＭ…ＡＳＥメモリ、ＰＦＣ…メモリピンファンクションコントローラ、ＲＷＤＴ…ＲＣＬＫ動作ウォッチドッグタイマ、ＢＳＣ…バスステートコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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