(57)【要約】【課題】レイアウト面積を増加させることなく、変換分解能を向上でき、かつ変換精度を及び変換特性の安定性を改善できるＡ／Ｄコンバータを実現する。【解決手段】比較部３０Ａにおいて、隣り合う基準電圧に対応する第１のチョッパ型増幅器の出力端子の間に、二つの第３のキャパシタを直列接続し、これらの第３のキャパシタの接続中点に第３のチョッパ型増幅器の入力端子を接続して中間電圧発生回路３０ｂを構成し、二つの第３のキャパシタの接続中点から、隣り合う二つの第１のチョッパ型増幅器の出力電圧の中間電圧が出力され、この中間電圧が第３のチョッパ型増幅器によってさらに増幅され、その結果が第２のチョッパ型増幅器の出力信号とともに、エンコーダ４０に入力するので、エンコーダ４０によって得られる変換データＤｏｕｔ  の変換分解能が向上するとともに、中間電圧のレベルが安定し、変換データの安定性を改善できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の基準電圧と第２の基準電圧がそれぞれ印加される２端子の間に直列接続され、少なくとも二つの分圧電圧を発生する複数の分圧抵抗からなる基準電圧発生回路と、
サンプリング期間中入力信号を第１のキャパシタの一方の電極に印加し、比較期間中上記分圧電圧を上記第１のキャパシタの上記一方の電極に印加するスイッチング回路と、
入力端子が上記第１のキャパシタの他方の電極に接続され、出力端子が第２のキャパシタの一方の電極に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子に印加される上記分圧電圧と上記入力信号との差に応じた電圧を出力する第１の比較器と、
入力端子が上記第２のキャパシタの他方の電極に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子に入力される上記第１の比較器の出力電圧に応じた電圧を出力する第２の比較器と、
隣り合う二つの上記分圧電圧に対応する二つの上記第１の比較器の出力端子の間に直列接続され、上記第２のキャパシタの半分の容量値をもつ二つの第３のキャパシタと、
入力端子が上記二つの上記第３のキャパシタの接続中点に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子の印加電圧に応じた電圧を出力する第３の比較器と
を有するＡ／Ｄコンバータ。
【請求項２】
上記第１、第２及び第３の増幅器の出力に応じて、上記入力信号に応じた変換データを出力するエンコーダを
さらに有する請求項１記載のＡ／Ｄコンバータ。
【請求項３】
上記第１、第２及び第３の増幅器は、チョッパ型増幅器からなる
請求項１記載のＡ／Ｄコンバータ。
【請求項４】
上記第１、第２及び第３の増幅器は、ＣＭＯＳインバータと、当該ＣＭＯＳインバータの入力端子と出力端子との間に接続されているスイッチング素子とを含み、
上記サンプリング期間中に、上記スイッチング素子が導通状態に保持され、上記比較期間中に、上記スイッチング素子が非導通状態に保持されている請求項１記載のＡ／Ｄコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄコンバータ、特にチョッパ型比較器を用いて高分解能でアナログ−ディジタル変換を実現可能なＡ／Ｄコンバータに関するものである。
【０００２】
【従来の技術】
フラッシュ型Ａ／Ｄコンバータでは、基準電圧を直列した複数の分圧用抵抗素子で分圧して複数の分圧電圧を生成し、それぞれの分圧電圧を基準電圧として入力電圧とを比較し、比較の結果に基づいて入力電圧に対応するディジタルの変換データを出力する。
【０００３】
このような構成を持つフラッシュ型Ａ／Ｄコンバータは、各比較回路が並列に動作するので、高速な変換を実現できる。一方、出力する変換データのビット数に応じて分圧用抵抗素子と比較器の数が決まり、高分解能のＡ／Ｄ変換を実現するために、回路規模が大きくなる。
【０００４】
例えば、図７に示す従来のフラッシュ型Ａ／Ｄコンバータにおいて、基準電圧ＶＲＴとＶＲＢが供給される二つの端子間に複数の分圧抵抗が直列接続されて基準電圧発生部１０が構成され、入力信号ＳＩＮと基準電圧発生部１０によって発生した基準電圧を交互に第１のサンプリングキャパシタＣ１１〜ＣＮ１に入力するスイッチング部２０、複数の第２のサンプリングキャリアＣ１２〜ＣＮ２を介して直列接続された第１及び第２のチョッパ型増幅器からなる比較部３０及び比較部３０の各増幅器の出力に応じてｎビットのディジタル化した変換データＤｏｕｔを出力するエンコーダ４０が含まれている。
【０００５】
上述した従来のフラッシュ型Ａ／Ｄコンバータによって、入力信号ＳＩＮのレベルに応じて、例えばｎビットの変換データが得られる。そのために、基準電圧発生部１０には、Ｎ＝２ｎ個の分圧抵抗が必要であり、また、比較部３０には、直列接続された第１のサンプリングキャパシタ、第１のチョッパ型増幅器、第２のサンプリングキャパシタ及び第２のチョッパ型増幅器からなる構成部分がＮセット必要である。
【０００６】
即ち、上述したフラッシュ型Ａ／Ｄコンバータでは、変換の分解能を向上させるために分圧抵抗及びチョッパ型増幅器の数を２の巾乗で増やす必要がある。例えば、９ビットの変換分解能を有するＡ／Ｄコンバータには、直列接続した５１２個の分圧抵抗及び同じ数のキャパシタとチョッパ型増幅器のセットが必要であるが、１０ビットの変換分解能が必要な場合、直列接続の分圧抵抗の数は、１０２４個が必要となる。さらに、１１ビットの変換分解能が必要な場合、直列接続の分圧抵抗の数は、２０４８個も必要となる。
【０００７】
ここで、例えば、１Ｖｐ−ｐの入力電圧を１０ビットの変換分解能でＡ／Ｄ変換する場合、必要とされる基準電圧、即ち分圧抵抗による分圧電圧のステップ量は、１／１０２４≒１ｍＶとなる。このステップ電圧は、半導体チップ上で発生するノイズの量を考慮するとほぼ限界であり、さらに変換分解能を１ビット増やす場合、分圧抵抗の数がその２倍に必要となり、分圧して得たステップ電圧は１０ビットの場合に較べてさらに半分に下がる。このため、分圧抵抗がチップ上の専有面積が大きくなるほか、通常数Ωの単位抵抗値のプロセスのバラツキを考慮したレイアウトが困難になる。さらに、分圧して得た基準電圧のステップ量が微小なため、基板上で発生するノイズの影響を受けやすく、変換特性が不安定になる。
【０００８】
分圧抵抗の数を増やさずに変換分解能を向上させるために、隣り合う分圧電圧に基づき、その中間電圧をキャパシタにより発生し、当該中間電圧と入力信号との比較結果を取り入れてエンコードすることにより、Ａ／Ｄコンバータの変換分解能を１ビット増加させるフラッシュＡ／Ｄコンバータが特許文献である特許第３２６８３８１号公報で開示されている。
【０００９】
【特許文献１】
特許第３２６８３８１号公報
【００１０】
【発明が解決しようとする課題】
ところで、上述した従来のフラッシュ型Ａ／Ｄコンバータは、キャパシタによってサンプリングした差電圧に対して、キャパシタによって直接中間電圧を発生していた。サンプリングした差電圧の振幅が極めて小さい場合、チョッパ型増幅器の出力信号のレベルが不確実になる。このため、Ａ／Ｄ変換の結果において増加された最下位の１ビット分のデータに変換誤差が大きくなるという不利益がある。
【００１１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、レイアウト面積を増加させることなく、変換分解能を向上でき、かつ変換精度を及び変換特性の安定性を改善できるＡ／Ｄコンバータを提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明のＡ／Ｄコンバータは、第１の基準電圧と第２の基準電圧がそれぞれ印加される２端子の間に直列接続され、少なくとも二つの分圧電圧を発生する複数の分圧抵抗素子と、サンプリング期間中入力信号を第１のキャパシタの一方の電極に印加し、比較期間中上記分圧電圧を上記第１のキャパシタの上記一方の電極に印加するスイッチング回路と、入力端子が上記第１のキャパシタの他方の電極に接続され、出力端子が第２のキャパシタの一方の電極に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子に印加される上記分圧電圧と上記入力信号との差に応じた電圧を出力する第１の比較器と、入力端子が上記第２のキャパシタの他方の電極に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子に入力される上記第１の比較器の出力電圧に応じた電圧を出力する第２の比較器と、隣り合う二つの上記分圧電圧に対応する二つの上記第１の比較器の出力端子の間に直列接続され、上記第２のキャパシタの半分の容量値をもつ二つの第３のキャパシタと、入力端子が上記二つの上記第３のキャパシタの接続中点に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子の印加電圧に応じた電圧を出力する第３の比較器とを有する。
【００１３】
また、本発明では、好適には、上記第１、第２及び第３の増幅器の出力に応じて、上記入力信号に応じた変換データを出力するエンコーダをさらに有する。
【００１４】
また、本発明では、好適には、上記第１、第２及び第３の増幅器は、チョッパ型増幅器からなる。
【００１５】
さらに、本発明では、好適には、上記第１、第２及び第３の増幅器は、ＣＭＯＳインバータと、当該ＣＭＯＳインバータの入力端子と出力端子との間に接続されているスイッチング素子とを含み、上記サンプリング期間中に、上記スイッチング素子が導通状態に保持され、上記比較期間中に、上記スイッチング素子が非導通状態に保持されている。
【００１６】
本発明によれば、第１のキャパシタと第１の増幅器により、基準電圧発生回路によって発生した基準電圧と入力信号との差に応じた信号が出力され、さらに、当該第１の増幅器の出力記号が第２のキャパシタと第２の増幅器によって増幅されて、エンコーダに出力される。隣り合う上記第１の増幅器の出力端子間二つの第３のキャパシタが直列接続され、その接続中点に第３の増幅器の入力端子が接続されている。このため、第３の増幅器の入力端子に、隣り合う二つの第２の増幅器の出力電圧の中間電圧が入力される。第３の容量素子の容量値が上記第２のキャパシタの半分であるので、第２と第３の増幅器の入力端子から見た容量値が等しい。第２と第３の増幅器のの出力信号がエンコーダに入力され、これに応じて変換データが生成されるので、変換分解能が１ビット分向上する。さらに、中間電圧の発生が隣り合う第１の増幅器の出力信号に対して行われるので、発生した中間電圧の安定性が改善され、変換精度の向上が図れる。
【００１７】
【発明の実施の形態】
図１は本発明に係るＡ／Ｄコンバータの一実施形態を示す回路図である。
図示のように、本実施形態のＡ／Ｄコンバータは、基準電圧発生部１０、スイッチング部２０、比較部３０Ａ及びエンコーダ４０を有する。
【００１８】
まず、本実施形態のＡ／Ｄコンバータの各構成部分について説明する。
基準電圧発生部１０は、図示のように、基準電圧ＶＲＴとＶＲＢがそれぞれ印加される二つの端子の間に直列接続されている複数の分圧抵抗Ｒ１  ，Ｒ２  ，…，ＲＮ  によって構成されている。各分圧抵抗の接続中点から複数の分圧電圧（基準電圧）Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮが出力される。なお、ここで、分圧抵抗の数Ｎは、変換データＤｏｕｔ  のビット数ｎによって定まる。一般的に、Ｎ＝２ｎ  となる。ただし、本実施形態では、Ｎ個の分圧抵抗を用いて、ｎ＋１ビットの変換データＤｏｕｔ  が得られる。
【００１９】
スイッチング部２０は、図示のように、各基準電圧に対応して設けられているスイッチング素子の対ＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２，…，ＳＷＮ＋１，１，ＳＷＮ＋１，２によって構成されている。各スイッチング素子対において、スイッチング素子ＳＷ１１，ＳＷ２１，…，ＳＷＮ＋１，１は信号ＳＩＮが入力される端子と第１のキャパシタＣ１１，Ｃ２１，…，ＣＮ＋１，１の一方の電極との間に設けられ、スイッチング素子ＳＷ１２，ＳＷ２２，…，ＳＷＮ＋１，２が基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮが出力される分圧抵抗の接続中点と第１のキャパシタＣ１１，Ｃ２１，…，ＣＮ＋１，１の一方の電極との間に設けられている。
【００２０】
図１に示す本実施形態のＡ／Ｄコンバータは、サンプリング動作と比較動作を交互に行って、入力されるアナログ信号ＳＩＮに対応する変換データＤｏｕｔ  を出力する。サンプリング期間中、各スイッチング素子対において、スイッチング素子ＳＷ１１，ＳＷ２１，…，ＳＷＮ＋１，１が導通状態、スイッチング素子ＳＷ１２，ＳＷ２２，…，ＳＷＮ＋１，２が遮断状態に制御される。このため、サンプリング期間中、入力信号ＳＩＮが第１のキャパシタＣ１１，Ｃ２１，…，ＣＮ＋１，１の一方の電極に入力される。
【００２１】
そして、比較期間中、各スイッチング素子対において、スイッチング素子ＳＷ１１，ＳＷ２１，…，ＳＷＮ＋１，１が遮断状態、スイッチング素子ＳＷ１２，ＳＷ２２，…，ＳＷＮ＋１，２が導通状態に制御される。このため、比較期間中、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮが第１のキャパシタＣ１１，Ｃ２１，…，ＣＮ＋１，１の一方の電極に入力される。
【００２２】
比較部３０Ａは、図示のように、基準電圧発生部１０によって出力される各基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮに対応して、直列に接続されている第１のキャパシタ、第１のチョッパ型増幅器、第２のキャパシタと第２のチョッパ型増幅器が設けられている。さらに、隣り合う第１のチョッパ型増幅器の出力端子の間に二つの第３のキャパシタが直列に接続され、その接続中点に第３のチョッパ型増幅器の入力端子が接続されている。
【００２３】
本実施形態において、第１及び第２のチョッパ型増幅器は、ＣＭＯＳインバータ及びインバータの入力端子と出力端子間に設けられているスイッチング素子によって構成されている。スイッチング素子が導通状態にあるとき、インバータの入力端子と出力端子が当該インバータのしきい値電圧ＶＴＨに設定される。一方、スイッチング素子が遮断状態にあるとき、インバータは入力端子に印加された信号を負の利得Ｇで増幅して出力端子に出力する。
【００２４】
比較部３０Ａにおいて、チョッパ型増幅器及びその入力端子に接続されているキャパシタによって、比較回路が構成されている。例えば、第１のキャパシタと第１のチョッパ型増幅器によって、入力信号ＳＩＮと基準電圧Ｖｒｅｆｉ（ｉ＝１，２，…，Ｎ）との差分を第１のチョッパ型増幅器の利得Ｇ１で増幅した信号が得られる。このため、第１のチョッパ型増幅器の出力信号のレベルに応じて、入力信号ＳＩＮと基準電圧Ｖｒｅｆｉとの比較結果が分かる。
【００２５】
さらに、図１に示すように、本実施形態のＡ／Ｄコンバータにおいて、第１のキャパシタ及び第１のチョッパ型増幅器で構成されている第１段の比較回路の出力側に、第２のキャパシタ及び第２のチョッパ型増幅器からなる第２段の比較回路が設けられている。第２のキャパシタ及び第２のチョッパ型増幅器よって、第１のチョッパ型増幅器の出力信号に対して、さらに第２のチョッパ型増幅器の利得Ｇ２で反転増幅して、その結果をエンコーダに出力する。
【００２６】
このように、本実施形態のＡ／Ｄコンバータにおいて、２段のチョッパ型増幅器によって増幅した結果、例えば、入力信号ＳＩＮと基準電圧Ｖｒｅｆｉの電圧レベルにわずかしか差がない場合でも、その差分を増幅してエンコーダに供給することができる。このため、変換の精度及び変換結果の安定性を改善できる。
【００２７】
図２は、比較部３０Ａの一部分３０ａを含む本実施形態のＡ／Ｄコンバータの部分回路の構成を示している。以下、図２を参照しつつ、本実施形態のＡ／Ｄコンバータの比較部の構成について説明する。
図２に示す部分回路において、分圧抵抗によって隣り合う二つの基準電圧ＶｒｅｆｉとＶｒｅｆｉ＋１が出力される。基準電圧Ｖｒｅｆｉは、スイッチング素子ＳＷｉ２を介して第１のキャパシタＣｉ１に入力され、基準電圧Ｖｒｅｆｉ＋１は、スイッチング素子ＳＷｉ２を介して第１のキャパシタＣｉ１＋１に入力される。
【００２８】
比較部３０ａにおいて、基準電圧Ｖｒｅｆｉに対応して、第１のキャパシタＣｉ１、第１のチョッパ型増幅器ＣＭＰｉ１、第２のキャパシタＣｉ２、及び第１のチョッパ型増幅器ＣＭＰｉ２が直列接続されている。同様に、基準電圧Ｖｒｅｆｉ＋１に対応して、第１のキャパシタＣｉ＋１，１  、第１のチョッパ型増幅器ＣＭＰｉ＋１，１  、第２のキャパシタＣｉ＋１，２  、及び第２のチョッパ型増幅器ＣＭＰｉ＋１，２  が直列接続されている。
【００２９】
さらに、隣り合う第１のチョッパ型増幅器ＣＭＰｉ１とＣＭＰｉ＋１，１  の出力端子の間に、第３のキャパシタＣｉ３とＣｉ４が直列接続されている。そして、第３のキャパシタＣｉ３とＣｉ４の接続中点に、第３のチョッパ型増幅器ＣＭＰｉ３の入力端子が接続されている。
第３のキャパシタＣｉ３，Ｃｉ４及び第３のチョッパ型増幅器によって、中間電圧発生回路３０ｂが構成されている。
【００３０】
第２のキャパシタＣｉ２及びＣｉ＋１，２  の容量値をＣとすると、第３のキャパシタＣｉ３とＣｉ４の容量値はその半分、即ちＣ／２である。
このため、第２のチョッパ型増幅器ＣＭＰｉ２、ＣＭＰｉ＋１，２  及び第３のチョッパ型増幅器ＣＭＰｉ３の入力端子から見える容量がすべてＣとなる。
【００３１】
上述した構成を有する比較部３０Ａによって、入力信号ＳＩＮと基準電圧発生部１０によって発生した各基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮと比較され、それぞれの比較結果がエンコーダ４０に出力される。
【００３２】
エンコーダ４０は、比較部３０Ａから入力される各比較結果に応じて、入力信号ＳＩＮの電圧レベルに応じた変換データＤｏｕｔ  を出力する。
【００３３】
本実施形態のＡ／Ｄコンバータにおいて、比較部３０Ａにおいて、第３のキャパシタ（Ｃｉ３とＣｉ４）及び第３のチョッパ型増幅器ＣＭＰｉ３を用いて、隣り合う二つの比較結果に基づきその中間電圧を発生し、エンコーダ４０に出力することによって、変換分解能が１ビット分増える。即ち、従来のＡ／Ｄコンバータに較べて、本実施形態では、隣り合う第１のチョッパ型増幅器の出力に基づいて中間電圧を発生することによって、変換データが１ビット多く取れる。例えば、Ｎ＝２ｎ  個の分圧抵抗によって基準電圧を発生するＡ／Ｄコンバータによって、従来ではｎビットの変換データしか得られなかったが、本実施形態のＡ／Ｄコンバータによれば、ｎ＋１ビットの変換データＤｏｕｔ  を取得できる。
【００３４】
次に、本実施形態のＡ／Ｄコンバータの動作を説明する。
上述したように、本実施形態のＡ／Ｄコンバータは、サンプリング動作と比較動作を交互に行う。
【００３５】
サンプリング期間中、スイッチング部２０の切り替え動作によって、入力信号ＳＩＮが比較部３０Ａの第１のキャパシタＣ１１，Ｃ２１，…，ＣＮ＋１，１の一方の電極に入力される。
一方、このとき、比較部３０Ａにおいて、第１のチョッパ型増幅器ＣＭＰ１１，ＣＭＰ２１，…，ＣＭＰＮ＋１，１及び第２のチョッパ型増幅器ＣＭＰ１２，ＣＭＰ２２，…，ＣＭＰＮ＋１，２において、入出力間に設けられているスイッチング素子が導通し、入力端子と出力端子がともにリセットされる。これによって、入出力端子が例えば、チョッパ型増幅器のしきい値電圧レベルＶＴＨに保持される。そして、第１のキャパシタＣ１１，Ｃ２１，…，ＣＮ＋１，１には、入力信号ＳＩＮと第１のチョッパ型増幅器のしきい値電圧ＶＴＨとの差分（ＳＩＮ−ＶＴＨ）に応じた電荷が蓄積される。
【００３６】
サンプリング動作に続き、比較動作が行われる。比較期間中、スイッチング部２０の切り替え動作によって、基準電圧発生部１０によって発生した基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２，…，ＶｒｅｆＮが比較部３０Ａの第１のキャパシタＣ１１，Ｃ２１，…，ＣＮ＋１，１に入力される。また、このとき、第１及び第２のチョッパ型増幅器において、入力端子と出力端子間のスイッチング素子が切り離される。このため、第１のキャパシタＣ１１，Ｃ２１，…，ＣＮ＋１，１の蓄積電荷が保持される。
【００３７】
比較動作時に、第１のチョッパ型増幅器ＣＭＰｉ１の入力端子に印加される電圧Ｖｉｎは、第１のキャパシタＣｉ１の蓄積電荷及び第１のキャパシタＣｉ１に入力される基準電圧Ｖｒｅｆｉによって決まり、次式で求められる。
【００３８】
【数１】
Ｖｉｎ＝Ｖｒｅｆｉ−（ＳＩＮ−ＶＴＨ）
＝ΔＶ＋ＶＴＨ                    …（１）
【００３９】
式（１）において、ΔＶ＝Ｖｒｅｆｉ−ＳＩＮ、即ち、基準電圧Ｖｒｅｆｉと入力信号ＳＩＮとの電圧差である。式（１）に示すように、比較期間中、第１のチョッパ型増幅器ＣＭＰｉ１の入力端子に、当該チョッパ型増幅器のしきい値電圧ＶＴＨだけ持ち上げられた基準電圧Ｖｒｅｆｉと入力信号ＳＩＮとの電圧差ΔＶが入力される。このため、第１のチョッパ型増幅器ＣＭＰｉ１の出力端子から、当該チョッパ型増幅器の利得で増幅された差電圧が出力される。
【００４０】
図３は、チョッパ型増幅器の入出力特性を示している。図３において、横軸はチョッパ型増幅器の入力電圧Ｖｉｎを示し、縦軸は出力電圧Ｖｏｕｔ  を示す。上述したように、チョッパ型増幅器は、ＣＭＯＳインバータからなる。このため、チョッパ型増幅器はインバータの入出力特性を有する。図３に示すように、チョッパ型増幅器はしきい値電圧ＶＴＨ近傍でほぼ線型の利得特性を有する。ここで、しきい値電圧ＶＴＨ近傍の利得をＧとすると、しきい値電圧ＶＴＨ近傍で、入力信号の振幅ΔＶが利得Ｇで増幅される。即ち、チョッパ型増幅器の出力信号Ｖｏｕｔ  の振幅はΔＶ・Ｇとなる。
【００４１】
第１のチョッパ型増幅器の出力信号が第２のキャパシタを介して、第２のチョッパ型増幅器の入力端子に入力される。このため、第１のチョッパ型増幅器によって増幅された差電圧ΔＶ・Ｇがさらに第２のチョッパ型増幅器によって増幅され、エンコーダ４０に入力される。
【００４２】
本実施形態のＡ／Ｄコンバータにおいて、図１及び図２に示すように、隣り合う第１のチョッパ型増幅器の出力電圧Ｖａ  とＶｃ  に応じて、第３のキャパシタＣｉ３とＣｉ４により、中間電圧Ｖｂ  が発生される。そして、発生した中間電圧Ｖｂ  が第３のチョッパ型増幅器によって増幅され、その出力がエンコーダ４０に入力される。
【００４３】
図２に示すように、第３のキャパシタＣｉ３，Ｃｉ４及び第３のチョッパ型増幅器ＣＭＰｉ３によって、中間電圧発生回路３０ｂが構成されている。当該中間電圧発生回路３０ｂにおいて、第３のチョッパ型増幅器ＣＭＰｉ３の出力信号は、隣り合う第２のチョッパ型増幅器ＣＭＰｉ２とＣＭＰｉ＋１，２  の出力信号の中間電圧となる。
【００４４】
図４は、サンプリング期間及び比較期間において、隣り合う第１のチョッパ型増幅器の出力信号Ｖａ  ，Ｖｃ  及び中間電圧発生回路３０ｂによって出力される中間電圧Ｖｂ  の波形を示す信号波形図である。以下、図２及び図４を参照しつつ、中間電圧発生回路３０ｂの動作について説明する。
【００４５】
サンプリング期間中、第３のチョッパ型増幅器ＣＭＰｉ３は、第１及び第２のチョッパ型増幅器と同様に、入出力端子の間に設けられているスイッチング素子が導通状態にあり、入力端子と出力端子がしきい値電圧ＶＴＨに保持されている。そして、比較期間中に、スイッチング素子が切り離される。
【００４６】
図２において、例えば、比較期間中第１のチョッパ型増幅器ＣＭＰｉ１の出力電圧をＶａ  、隣り合うもう一つの第１のチョッパ型増幅器ＣＭＰｉ＋１，１  の出力電圧をＶｃ  とすると、第３のキャパシタＣｉ３とＣｉ４の容量値が等しいため、その接続中点のＮＤｉ  の電圧Ｖｂ  は、電圧Ｖａ  とＶｃ  の中間値（Ｖａ  ＋Ｖｃ  ）／２となる。
【００４７】
図４に示すように、例えば、サンプリング期間中に、第２のチョッパ型増幅器ＣＭＰｉ２及びＣＭＰｉ＋１，２  の入力端子及び第３のチョッパ型増幅器ＣＭＰｉ３の入力端子の電圧がともにしきい値電圧ＶＴＨに保持されている。比較期間中、第１のチョッパ型増幅器ＣＭＰｉ１の出力電圧Ｖａ  は、入力信号ＳＩＮと基準電圧Ｖｒｅｆｉに基づいて確定し、隣り合うもう一つの第１のチョッパ型増幅器ＣＭＰｉ＋１，１  の出力電圧Ｖｂ  は、入力信号ＳＩＮと基準電圧Ｖｒｅｆｉ＋１に基づいて確定する。そして、図４に示すように、第３のキャパシタＣｉ３とＣｉ４の接続中点ＮＤｉ  に、中間電圧Ｖｂ  が現れる。
【００４８】
電圧Ｖａ  とＶｃ  は、それぞれ第２のチョッパ型増幅器ＣＭＰｉ２とＣＭＰｉ＋１，２によって増幅され、さらに、中間電圧Ｖｂ  は、第３のチョッパ型増幅器ＣＭＰｉ３によって増幅され、これらの増幅器の出力がエンコーダ４０に出力される。
上述したように、第２のキャパシタＣｉ２及びＣｉ＋１，２  の容量値はＣであり、第３のキャパシタＣｉ３とＣｉ４の容量値はＣ／２である。このため、第２のチョッパ型増幅器及び第３のチョッパ型増幅器の入力端子に接続されている容量値がすべて等しく、これらのチョッパ型増幅器の利得特性も等しい。
【００４９】
以上説明したように、本実施形態によれば、比較部３０Ａにおいて、隣り合う基準電圧に対応する第１のチョッパ型増幅器の出力端子の間に、二つの第３のキャパシタを直列接続し、これらの第３のキャパシタの接続中点に第３のチョッパ型増幅器の入力端子を接続して中間電圧発生回路３０ｂが構成される。これによって、二つの第３のキャパシタの接続中点から、隣り合う二つの第１のチョッパ型増幅器の出力電圧の中間電圧が出力され、この中間電圧が第３のチョッパ型増幅器によってさらに増幅され、その結果が第２のチョッパ型増幅器の出力信号とともに、エンコーダ４０に入力されるので、エンコーダ４０によって得られる変換データＤｏｕｔ  は、中間電圧発生回路３０ｂがない場合に較べて１ビット増え、変換分解能が向上する。また、本実施形態において、中間電圧発生回路３０ｂによって生成される中間電圧は第１のキャパシタ及び第１のチョッパ型増幅器によって増幅された差電圧に基づいて発生するので、中間電圧のレベルが安定し、これによってエンコーダの出力データの安定性も改善できる。
【００５０】
第２実施形態
図５は本発明に係るＡ／Ｄコンバータの第２の実施形態を示す回路図である。図示のように、本実施形態のＡ／Ｄコンバータは、粗比較回路と精比較回路による二段階の比較で、入力信号ＳＩＮに応じた変換データＤｏｕｔ  を出力する、いわゆるサブレンジ型Ａ／Ｄコンバータである。
【００５１】
図５に示すように、本実施形態のＡ／Ｄコンバータは、抵抗アレイ１００、精比較回路１１０，１２０、粗比較回路１３０及び誤り訂正回路１４０によって構成されている。
【００５２】
以下、本実施形態のＡ／Ｄコンバータの各構成部分について説明する。
抵抗アレイ１００は、図５に示すように、行列状に配置されている複数の抵抗によって構成されている。例えば、抵抗アレイ１００を構成する抵抗の数は、Ｍ×Ｎである。即ち、抵抗アレイ１００において、一行にＭ個の抵抗を有し、全部でＮ行を有する。なお、抵抗アレイ１００にあるＭ×Ｎ個の抵抗は、図５に示すように、全部直列接続されている。
ここで、表記を簡単にするために、例えば、各行と各列に同じ数の抵抗を有する抵抗アレイについて考える。例えば、抵抗アレイ１００は、Ｎ×Ｎの抵抗によって構成されている。
【００５３】
上述した抵抗アレイ１００の各行及び各列の抵抗の数Ｎは、例えば、Ｎ＝２ｎである。この場合、粗比較回路１３０により、ｎビットの変換データが得られて、精比較回路１１０または１２０によって、一般的に同じｎビットの変換データが得られる。そして、誤り訂正回路１４０によって、粗比較回路１３０と精比較回路１１０及び１２０の比較結果がを合計した結果、２ｎビットの変換データが得られる。
【００５４】
なお、本実施形態のＡ／Ｄコンバータにおいて、精比較回路１１０及び１２０に上述した本発明の第１の実施形態の構成を取り入れることによって、精比較回路１１０及び１２０により、それぞれｎ＋１ビットの変換データが得られる。その結果、図５に示す本実施形態Ａ／Ｄコンバータによって、合計２ｎ＋１ビットの変換データＤｏｕｔ  を取得できる。
【００５５】
本実施形態において、精比較回路１１０及び１２０は、例えば、図１に示す本発明の第１の実施形態のＡ／Ｄコンバータのスイッチング部２０、比較部３０Ａ及びエンコーダ４０によって構成されている。精比較回路１１０に入力される基準電圧Ｖｒ１０  ，Ｖｒ１１  ，…，Ｖｒ１Ｎ  及び精比較回路１２０に入力される基準電圧Ｖｒ２０  ，Ｖｒ２１  ，…，Ｖｒ２Ｎ  は、抵抗アレイ１００におけるＮ行の抵抗のうち、何れか一行の抵抗素子によって分圧した分圧電圧からなる。
【００５６】
粗比較回路１３０は、通常のｎビットの変換データを出力するＡ／Ｄコンバータで構成されている。例えば、一例として、粗比較回路１３０は、図７に示す従来のＡ／Ｄコンバータのスイッチング部２０、比較部３０Ａ及びエンコーダ４０によって構成されている。
【００５７】
粗比較回路１３０に入力される基準電圧Ｖｒ３１  ，Ｖｒ３２  ，…，Ｖｒ３Ｎ  は、図５に示すように、抵抗アレイ１００においてＮ個の抵抗を一分圧単位として生成した基準電圧である。
粗比較回路１３０は、Ｎ個の入力基準電圧Ｖｒ３１  ，Ｖｒ３２  ，…，Ｖｒ３Ｎ  と入力信号ＳＩＮとを比較し、当該比較の結果ｎビットの変換データを出力する。
【００５８】
誤り訂正回路１４０は、精比較回路１１０、１２０及び粗比較回路１３０によって生成したｎ＋１ビット及びｎビットの変換データに基づき、変換誤差を除去して、合計２ｎ＋１ビットの変換データＤｏｕｔ  を出力する。
【００５９】
次に、本実施形態のＡ／Ｄコンバータの動作について説明する。
本実施形態のＡ／Ｄコンバータは、上述したように、粗比較と精比較の二段階の比較動作によって変換データＤｏｕｔ  を出力する。粗比較は、粗比較回路１３０によって行われ、粗比較によって、入力信号ＳＩＮに応じたｎビットの変換データＤ１  （Ｄｏｕｔ  の上位ｎビット）が得られる。精比較は、精比較回路１１０及び１２０によって行われ、精比較によって、入力信号ＳＩＮに応じたｎ＋１ビットの変換データＤ２１及びＤ２２（Ｄｏｕｔ  の下位ｎ＋１ビット）が得られる。
【００６０】
まず、粗比較において、入力信号ＳＩＮのレンジ（即ち、基準電圧ＶＲＴとＶＲＢの差であるＶＲＴ−ＶＲＢ）をほぼＮ等分した基準電圧Ｖｒ３１  ，Ｖｒ３２  ，…，Ｖｒ３Ｎ  が粗比較回路１３０に入力される。粗比較回路１３０によって、入力信号ＳＩＮと基準電圧Ｖｒ３１  ，Ｖｒ３２  ，…，Ｖｒ３Ｎ  と比較し、その結果、ｎビットの変換データＤ１１が得られる。
【００６１】
次に、粗比較の結果に応じて、精比較が行われる。精比較において、粗比較の結果に基づき、入力信号ＳＩＮの電圧レベルがＮ等分したＶＲＴ−ＶＲＢのどのサブレンジに属しているかに応じて、当該サブレンジに対応する抵抗アレイ１００の一行分の抵抗によって分圧した基準電圧Ｖｒ１０  ，Ｖｒ１１  ，…，Ｖｒ１Ｎ  またはＶｒ２０  ，Ｖｒ２１  ，…，Ｖｒ２Ｎ  を取り出し、精比較回路１１０または１２０に入力する。精比較回路１１０または１２０によって、入力信号ＳＩＮと入力される基準電圧とを比較し、比較の結果に基づき、ｎ＋１ビットの変換データＤ２１またはＤ２２が得られる。
【００６２】
そして、粗比較回路１３０によって得たｎビットの変換データＤ１１及び精比較回路１１０または１２０によって得たｎ＋１ビットの変換データＤ２１またはＤ２２が誤り訂正回路１４０に入力され、誤り訂正回路１４０によって変換データの誤差が除去され、２ｎ＋１ビットの変換データＤｏｕｔ  が出力される。
【００６３】
上述したように、本実施形態のＡ／Ｄコンバータにおいて、粗比較回路１３０による粗比較と精比較回路１１０及び１２０による精比較の二段階の比較動作によって、入力信号ＳＩＮの電圧レベルに応じて、２ｎ＋１ビットの変換データＤｏｕｔ  を取得できる。
【００６４】
本実施形態のＡ／Ｄコンバータでは、精比較のために二つの精比較回路１１０と１２０が設けられている。粗比較回路１３０の比較結果に応じて、精比較回路１１０と１２０が交互に動作し、下位のｎ＋１ビットの変換結果を出力することによって、変換速度の向上を実現できる。
【００６５】
ここで、粗比較回路１３０が変換周期Ｔ１で変換を行い、上位ｎビットの変換データＤ１  を出力するとして、また、精比較回路１１０と１２０は、粗比較回路１３０より低速で変換を行い、例えば２Ｔ１の変換周期で変換を行い、下位ｎ＋１ビットの変換データＤ２１，Ｄ２２を出力するとする。このときの変換データの出力タイミングは、例えば、図６に示すとおりである。
【００６６】
図６に示すように、粗比較回路１３０の変換結果を受けて、精比較回路１１０と１２０は交互に変換動作を行う。図６（Ａ）に示すように、粗比較回路１３０によって、上位ｎビットの変換結果Ａ１，Ｂ１，Ｃ１及びＤ１が変換周期Ｔ１ごとに出力される。そして、図６（Ｂ）に示すように、変換結果Ａ１に応じて、例えば、精比較回路１１０によって、下位ｎ＋１ビットの変換結果Ａ２が出力される。粗比較回路の変換結果Ａ１が確定してから、精比較回路１１０の変換結果Ａ２が確定するまで、２Ｔ１の時間がかかる。
【００６７】
次に、図６（Ｃ）に示すように、粗比較回路１３０の変換結果Ｂ１に応じて、精比較回路１２０によって下位ｎ＋１ビットの変換結果Ｂ２が出力される。粗比較回路の変換結果Ｂ１が確定してから、精比較回路１１０の変換結果Ｂ２が確定するまで、２Ｔ１の時間がかかる。
【００６８】
図６（Ｄ）に示すように、粗比較回路１３０からのｎビットの変換結果及び精比較回路１１０または１２０からのｎ＋１ビットの変換結果に応じて、誤り訂正回路１４０によって、２ｎ＋１ビットの変換結果Ａ３，Ｂ３，Ｃ３及びＤ３が順次出力される。精比較回路１１０と１２０が粗比較回路１３０の変換結果を受けて交互に動作するので、最終的に粗比較回路１３０の変換周期Ｔ１で変換結果Ａ３，Ｂ３，Ｃ３及びＤ３が出力される。
【００６９】
以上説明したように、本実施形態のＡ／Ｄコンバータによれば、入力信号ＳＩＮに応じて、上記ｎビットの変換データＤ１  を出力する粗比較回路１３０と、粗比較回路１３０の変換結果に応じて下位ｎ＋１ビットの変換データＤ２１またはＤ２２を出力する精比較回路１１０と１２０を設けることにより、入力信号ＳＩＮに対して、２ｎ＋１ビットの変換データＤｏｕｔ  が得られる。また、精比較回路１１０と１２０を交互に動作させるで、比較的に低速な変換回路でも粗比較回路１３０の変換周期で変換データＤｏｕｔ  を取得できる。精比較回路１１０と１２０に、本発明の第１の実施形態のＡ／Ｄコンバータの構成を取り入れることにより、抵抗アレイ１００の構成を変更することなく、変換データＤｏｕｔ  に１ビット分増加し、変化分解能の向上が実現できる。
【００７０】
本実施形態において、上位ｎビットと下位ｎ＋１ビットを分けて、２段階で変換を行ういわゆるサブレンジ型Ａ／Ｄコンバータを用いることによって、粗比較回路１３０にＮ個の比較器を設けて、精比較回路１１０と１２０にはそれぞれ２Ｎ＋１個の比較器を設けて、合計５Ｎ＋２個の比較器で２ｎ＋１ビットの変換結果が得られる。例えば、上位５ビットと下位６ビット合計１１ビットのＡ／Ｄコンバータを構成する場合（ｎ＝５、Ｎ＝３２）、比較器の数は、合計１６２個で済む。
【００７１】
これに対して、本実施形態のサブレンジ型を採用しないで通常のフラッシュ型Ａ／Ｄコンバータを用いる場合、例えば、本発明の第１の実施形態の構成を採用する場合、１１ビットの変換結果を得るために（ｎ＝１０、Ｎ＝１０２４）、合計２Ｎ＋１個の比較器、即ち、２０４９個の比較器が必要である。即ち、第２の実施形態に示すサブレンジ型のＡ／Ｄコンバータを用いることによって、比較器の数を大幅に削減できる。また、精比較回路１１０及び１２０に中間電圧発生回路を構成することにより、本発明の第１の実施形態のＡ／Ｄコンバータと同様に、変換分解能を１ビット分向上できる。
【００７２】
【発明の効果】
以上説明したように、本発明のＡ／Ｄコンバータによれば、隣り合うサンプリング電圧に対してキャパシタによって中間電圧を発生し、それを増幅器によって増幅してエンコーダに出力することによって、変換結果に１ビット分の分解能の向上を実現できる。これによって、基準電圧を生成する分圧抵抗の数を増加させることなく、変換分解能を向上でき、回路規模の増加を抑制しながら、変換精度及び変換特性の安定性を改善できる利点がある。
【図面の簡単な説明】
【図１】本発明に係るＡ／Ｄコンバータの第１の実施形態を示す回路図である。
【図２】本実施形態のＡ／Ｄコンバータの一部分の構成を示す部分回路図である。
【図３】チョッパ型増幅器の入出力特性を示す図である。
【図４】中間電圧発生回路の動作を示す波形図である。
【図５】本発明に係るＡ／Ｄコンバータの第２の実施形態を示す回路図である。
【図６】本発明のＡ／Ｄコンバータの第２の実施形態の動作を示す波形図である。
【図７】従来のＡ／Ｄコンバータの一構成例を示す回路図である。
【符号の説明】
１０…基準電圧発生部、２０…スイッチング部、３０，３０Ａ…比較部、４０…エンコーダ、１００…抵抗アレイ、１１０，１２０…精比較回路、１３０…粗比較回路、１４０…誤り訂正回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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