(57)【要約】【課題】静電破壊から保護される内部回路の回路素子より動作電圧が低い静電破壊保護素子を提供する。【解決手段】静電破壊保護素子をＮＰＮバイポーラトランジスタで構成し、高濃度のエミッタ取り出し領域をコレクタ領域に隣接させる。さらにこの静電破壊保護素子は、静電破壊から保護する内部回路を構成するＮＰＮバイポーラトランジスタの高濃度のエミッタ取り出し領域とコレクタ領域の間隙寸法より小さく設定されている。コレクタ電極とエミッタ及びベース電極間の印加電位が上昇したとき、内部回路より先に、静電破壊保護素子のコレクタ領域とベース領域の一部とで構成されるＰＮ接合に電流が流れる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
一導電型のエピタキシャル層が形成された半導体基板上に、該半導体基板と前記エピタキシャル層との間の一導電型の埋込層と前記エピタキシャル層表面から前記埋込層に達する一導電型の拡散層で構成されるコレクタ領域と、前記エピタキシャル層表面に形成された逆導電型の拡散領域からなるベース領域と、該ベース領域表面に形成された一導電型の拡散領域からなるエミッタ領域と、該エミッタ領域と前記ベース領域とを接続する第１の電極と、前記コレクタ領域に接続する第２の電極とからなる静電破壊保護素子を備え、内部回路を静電破壊から保護する半導体装置において、
少なくとも前記ベース領域の一部を前記コレクタ領域を構成する前記一導電型の拡散領域に隣接して配置するとともに、該ベース領域の一部とコレクタ領域とを接近させ、前記第１の電極及び前記第２の電極間の印加電位が上昇したとき、内部回路より先に、前記静電破壊保護素子の前記コレクタ領域と前記ベース領域の一部とで構成されるＰＮ接合に電流を流す構成としたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記第１の電極及び前記第２の電極間の印加電位が更に上昇し、ベース領域に印加される電位が上昇したとき、前記静電破壊保護素子の前記エミッタ領域と前記ベース領域で構成されるＰＮ接合に電流を流す構成としたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は静電破壊保護素子を備えた半導体装置に関し、特に静電破壊保護素子の動作電圧を低くした半導体装置に関する。
【０００２】
【従来の技術】
一般的に半導体装置は、静電気により破壊を受けやすく、そのため入出力パッドと内部回路との間に、静電破壊保護素子を備えている。従来の半導体装置に形成される静電破壊保護素子としてベース領域とエミッタ領域を金属配線で短絡したＮＰＮトランジスタを用いた例を図２（ａ）に示す。図において１はＰ型半導体基板、２はＮ＋型埋込層、３はＰ＋埋込層、４はＮ型エピタキシャル層、５はＬＯＣＯＳ酸化膜、６はＰ−拡散層、７はＮ型コレクタ領域、８はＰ型のベース領域、９は酸化膜、１０はポリシリコン配線、１１はＮ型エミッタ領域、１２はＰ＋拡散層、１３は層間絶縁膜、１４ａ、１４ｂはアルミニウム配線である。
【０００３】
この種の静電破壊保護素子は、内部回路を構成するＮＰＮバイポーラトランジスタあるいはＭＯＳトランジスタと同時に、次のように形成される。まずＰ型半導体基板１上にコレクタ領域の一部を形成するＮ＋型埋込層２、分離領域の一部を構成するＰ＋埋込層３のためのイオン注入を行い、その後、Ｎ型エピタキシャル層４を成長させ、Ｎ＋型埋込層２とＰ＋埋込層３を形成する。次にＮ型エピタキシャル層４表面から不純物を注入し、先に形成したＰ＋埋込層３に達するＰ−拡散層６を形成することで分離領域を形成する。ＬＯＣＯＳ酸化膜５を形成した後、不純物イオンを注入し、先に形成したＮ＋型埋込層２に達するＮ型コレクタ領域７を形成する。このＮ型コレクタ領域７とＮ＋型埋込層２とが一体でコレクタ領域を構成する。また同様に不純物イオンを注入し、Ｐ型のベース領域８を形成する。露出する表面に内部回路のＭＯＳトランジスタのゲート酸化膜と同時に、酸化膜９を形成する。エミッタ領域の形成予定領域の酸化膜９をエッチング除去した後、ＣＶＤ法により不純物を含むポリシリコン膜を堆積させ、通常のホトリソグラフィーによりポリシリコン配線１０を形成する。ポリシリコン配線１０に含まれる不純物を、Ｐ型のベース領域８内に拡散させ、Ｎ型エミッタ領域１１を形成する。
【０００４】
次にベース領域８に接続するベース取出領域を形成するため、酸化膜９をエッチング除去し、露出するＮ型エピタキシャル層４表面に不純物イオンを注入し、Ｐ＋拡散層１２を形成する。このとき、Ｐ＋拡散層は静電破壊から保護される内部回路を構成するＮＰＮトランジスタのベース引出領域と同時に形成されるため、全く同一の深さに形成されることになる。内部回路と同時に層間絶縁膜１３を形成した後、それぞれＮ型コレクタ領域７に接続するアルミニウム配線１４ａ、ベース領域に接続するＰ＋拡散層１２とＮ型のエミッタ領域１１とを短絡するアルミニウム配線１４ｂを形成する。そして、アルミニウム配線１４ａを電源電圧電位（Ｖｃｃ）に、アルミニウム配線１４ｂを接地電位に接続することで静電破壊保護素子を完成する。
【０００５】
このような静電破壊保護素子のアルミニウム配線１４ａに過剰な負の電圧が印加された場合、Ｎ型エピタキシャル層４とＰ＋拡散層１２とのＰＮ接合の順方向特性により静電気を接地電位に排出する。
【０００６】
一方アルミニウム配線１４ａに過剰の正の電圧が印加された場合、印加電圧が上昇するに従い、先にＰＮ接合の逆方向の電流が徐々に増加し、Ｎ型埋込層２に逆方向電流が流れ込み、電圧降下によってベース領域の電位は上昇する。このベース電位の上昇によって、ＮＰＮトランジスタがオンし、アルミニウム配線１４ａからアルミニウム配線１４ｂへ大電流を流すことによって静電気を接地電位に排出する構成となっている。このときの逆方向の電流電圧特性を図２ｂに示す。
【０００７】
図２ｂに示すように、Ｖ１を超える印加電圧がアルミニウム配線１４ｂに印加されたときに、静電破壊保護素子が動作することになる。
【０００８】
しかし、高速で動作する半導体装置等では、半導体装置の微細化のため、従来より低い電圧で破壊するデバイスが増えてきている。そのため図２ａに示すような静電破壊保護素子では、保護素子が動作する前に内部回路の回路素子が静電気により破壊されてしまうという問題が発生している。このような問題を解消するため、動作電圧が低い静電破壊保護素子が提案されている。
【０００９】
一例として特許文献１の図５には、ＭＯＳトランジスタからなる静電破壊保護素子に隣接する位置に容量素子を配置し、静電破壊保護素子の動作電圧を低くする回路構成が開示されている。
【００１０】
【特許文献１】
特開２００１−１４４１９１号（図５参照）
【００１１】
【発明が解決しようとする課題】
しかしながら従来提案されている静電破壊回路素子は、ＭＯＳトランジスタの他に容量素子が必要であり、構成する回路素子数が多くなってしまうという問題があった。本発明は１個の回路素子で同様の効果を奏することができる静電破壊保護素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に係る発明は、一導電型のエピタキシャル層が形成された半導体基板上に、該半導体基板と前記エピタキシャル層との間の一導電型の埋込層と前記エピタキシャル層表面から前記埋込層に達する一導電型の拡散層で構成されるコレクタ領域と、前記エピタキシャル層表面に形成された逆導電型の拡散領域からなるベース領域と、該ベース領域表面に形成された一導電型の拡散領域からなるエミッタ領域と、該エミッタ領域と前記ベース領域とを接続する第１の電極と、前記コレクタ領域に接続する第２の電極とからなる静電破壊保護素子を備え、内部回路を静電破壊から保護する半導体装置において、少なくとも前記ベース領域の一部を前記コレクタ領域を構成する前記一導電型の拡散領域に隣接して配置するとともに、該ベース領域の一部とコレクタ領域とを接近させ、前記第１の電極及び前記第２の電極間の印加電位が上昇したとき、内部回路より先に、前記静電破壊保護素子の前記コレクタ領域と前記ベース領域の一部とで構成されるＰＮ接合に電流を流す構成としたものである。
【００１３】
また請求項２に係る発明は、請求項１記載の半導体装置において、前記第１の電極及び前記第２の電極間の印加電位が更に上昇し、ベース領域に印加される電位が上昇したとき、前記静電破壊保護素子の前記エミッタ領域と前記ベース領域で構成されるＰＮ接合に電流を流す構成としたものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。本発明の半導体装置は、静電破壊保護素子を内部回路を構成する素子より低い電圧で動作させるため、ベース領域の一部の構造を改良したものである。以下、詳細に説明する。
【００１５】
図１に本発明の一実施例を示す。図１に示す本発明は、内部回路を構成するＮＰＮバイポーラトランジスタあるいはＭＯＳトランジスタと同時に、次のように形成される。なお、内部回路を構成するＮＰＮバイポーラトランジスタは、従来例で説明した図２に示す構造とする。まずＰ型半導体基板１上にコレクタ領域の一部を形成するＮ＋型埋込層２、分離領域の一部を構成するＰ＋埋込層３のためのイオン注入を行い、その後、Ｎ型エピタキシャル層４を成長させ、Ｎ＋型埋込層２とＰ＋埋込層３を形成する。次にＮ型エピタキシャル層４表面から不純物を注入し、先に形成したＰ＋埋込層３に達するＰ−拡散層６を形成することで分離領域を形成する。ＬＯＣＯＳ酸化膜５を形成した後、不純物イオンを注入し、先に形成したＮ＋型埋込層２に達するＮ型コレクタ領域７を形成する。このＮ型コレクタ領域７とＮ＋型埋込層２とが一体でコレクタ領域を構成する。また同様に不純物イオンを注入し、Ｐ型ベース領域８を形成する。露出する表面に内部回路のＭＯＳトランジスタのゲート酸化膜と同時に、酸化膜９を形成する。エミッタ領域の形成予定領域の酸化膜９をエッチング除去した後、ＣＶＤ法により不純物を含むポリシリコン膜を堆積させ、通常のホトリソグラフィーによりポリシリコン配線１０を形成する。ポリシリコン配線１０に含まれる不純物を、Ｐ型のベース領域８内に拡散させ、Ｎ型エミッタ領域１１を形成する。ここまでの工程は、従来例と同じである。
【００１６】
次にベース領域８に接続するベース取出領域を形成するため、酸化膜９をエッチング除去し、露出するＮ型エピタキシャル層４表面に不純物イオンを注入し、Ｐ＋拡散層１５を形成する。ここで、Ｐ＋拡散層１５は静電破壊から保護される内部回路を構成するＮＰＮトランジスタのベース引出領域（Ｐ＋拡散層１２）より深くなるように形成する。このように形成することにより、Ｐ＋拡散層１５が、Ｎ＋型埋込層２あるいはＮ型コレクタ領域７の少なくとも一方に接近するように形成することができる。
【００１７】
以下、従来例と同様に、内部回路と同時に層間絶縁膜１３を形成した後、それぞれＮ型コレクタ領域７、ベース領域に接続するＰ＋拡散層１２とＮ型のエミッタ領域１１とを短絡するアルミニウム配線１４ａ、１４ｂを形成する。そして、アルミニウム配線１４ａを電源電圧電位に、アルミニウム配線１４ｂを接地電位に接続することで、静電破壊保護素子を形成する。
【００１８】
本発明の半導体装置では、内部回路を構成するバイポーラトランジスタのベース領域とコレクタ領域の間の寸法（間隙寸法）より、静電破壊保護素子を構成するベース領域とコレクタ領域の間の寸法（間隙寸法）の方が短いので、アルミニウム配線１４ａ、１４ｂ間の印加電圧が上昇したとき、内部回路より先に、コレクタ領域（Ｎ型コレクタ領域７またはＮ＋型埋込層２）とベース領域の一部を構成するＰ＋拡散層１５とからなるＰＮ接合に電流が流れる。さらに印加電圧が上昇したときには、ベース領域に印加される電位が上昇したとき、静電破壊保護素子のＰ型ベース領域８とＮ型エミッタ領域１１で構成されるＰＮ接合に電流が流れる。本発明はこのように構成することによって、確実に静電破壊保護素子の方が低い電圧で動作することができる。また、従来の半導体装置に形成される静電破壊保護素子は、コレクタ側から見てエミッタ引出電極がベース引出電極より遠いため、ベース−エミッタ間のＰＮ接合ダイオードが機能せず、大きな電流が流せなかったが、本発明の半導体装置では、コレクタ側から見てエミッタ引出電極をベース引出電極より近くにレイアウトしているため、ベース−エミッタ間のＰＮ接合ダイオードが機能して大きな電流を流すことができる。
【００１９】
具体的に本発明の静電破壊保護素子は、アルミニウム配線１４ａに過剰な負の電圧が印加された場合、Ｎ型エピタキシャル層４とＰ＋拡散層１５とのＰＮ接合の順方向特性により静電気を接地電位に排出する。
【００２０】
一方アルミニウム配線１４ａに過剰の正の電圧が印加された場合、印加電圧が上昇するに従い、先にＰＮ接合の逆方向の電流が徐々に増加し、Ｎ型埋込層２に逆方向電流が流れ込み、電圧降下によってベース領域の電位は上昇する。このベース電位の上昇によって、ＮＰＮトランジスタがオンし、アルミニウム配線１４ａからアルミニウム配線１４ｂへ大電流を流すことによって静電気を接地電位に排出する構成となっている。このときの逆方向の電流電圧特性を図１ｂに示す。
【００２１】
一例として、Ｎ型エピタキシャル層４のエピ抵抗を１Ωｃｍ以下、エピ厚を２μｍ以下とし、エミッタ領域１１の周辺１μｍ離れた周囲をＰ＋拡散層１５で取り囲んで形成したとき、図１（ｂ）に示すように従来より約１０Ｖ動作電圧の低い静電破壊保護素子を形成することができた。エミッタ領域１１の周囲をＰ＋拡散層１５で取り囲むのは、静電破壊保護素子に流れる電流値のバラツキが少なくなるためである。なお、本発明の目的である動作電圧を小さくするためには、必ずしもエミッタ領域１１の周辺をＰ＋拡散層１５で取り囲む必要はなく、少なくともコレクタ領域に隣接する側にＰ＋拡散層１５を形成すればよい。
【００２２】
図１ｂに示す本発明と図２ｂに示す従来例を比較すると明らかなように、静電破壊保護素子の降伏電圧が低くなり、確実に内部回路を保護することができる。
また、ＮＰＮトランジスタがオンした後は、大電流を流すことができる。
【００２３】
なお本発明は、ベース領域とコレクタ領域の間の寸法を短くするため、ベース領域を深く形成することに限定されるものではなく、ベース領域とコレクタ領域間の間隙寸法を内部回路より予め短く設定しても良い。
【００２４】
【発明の効果】
以上説明したように本発明では、回路素子１個で、動作電圧が低く、大きな静電気が印加した場合でも破壊しない静電破壊保護素子を形成することができる。
また本発明の静電破壊保護素子は、通常の半導体装置の製造方法により形成することができるため、歩留まりよく、簡便に形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の一実施例を説明する図である。
【図２】従来のこの種の半導体装置を説明する図である。
【符号の説明】
１：Ｐ型半導体基板、２：Ｎ＋型埋込層、３：Ｐ＋型埋込層、４：Ｎ型エピタキシャル層、５：ＬＯＣＯＳ酸化膜、６：Ｐ−拡散層、７：Ｎ型コレクタ領域、８：Ｐ型ベース領域、９：酸化膜、１０：ポリシリコン配線、１１：Ｎ型エミッタ領域、１２：Ｐ＋拡散層、１３：層間絶縁膜、１４ａ、１４ｂ：アルミニウム配線、１５：Ｐ＋拡散層
【図１】
2004172246.tif 000003
【図２】
2004172246.tif 000004