(57)【要約】【課題】ソースカップルドペアを構成するトランジスタＭ４，Ｍ５；Ｍ６，Ｍ７のゲート電極間に与えられる電位差（ＶＣ１−ＶＣ２）が制御されることで、該トランジスタを流れる電流が変化し、増幅率が変化する可変利得回路１２を備えて構成される利得制御回路１１において、ＭＯＳ構成であっても、温度変化や素子ばらつきに対して、利得を一定に保てるようにする。【解決手段】前記可変利得回路１２に、電流源となるトランジスタＭ１と、前記トランジスタＭ１のドレインにソースが共通に接続され、ゲートに増幅すべき入力信号Ｖｉｎが与えられ、ドレインには前記トランジスタＭ４，Ｍ５；Ｍ６，Ｍ７が接続され、信号増幅を行うトランジスタＭ２，Ｍ３を設けるとともに、前記トランジスタＭ１に流れる電流が温度変化に比例して変化するようなバイアス電圧を与えるバイアス回路１３を設ける。【選択図】  図１
2004343212.tif 000002
【特許請求の範囲】
【請求項１】
ソースカップルドペアを構成するトランジスタのゲート電極間に与えられる電位差が制御されることで、該トランジスタを流れる電流が変化し、増幅率が変化する可変利得回路を備えて構成される利得制御回路において、
前記可変利得回路は、
電流源となる第１のトランジスタと、
前記第１のトランジスタのドレインにソースが共通に接続され、ゲートに増幅すべき入力信号が与えられ、ドレインには前記ソースカップルドペアを構成するトランジスタが接続され、信号増幅を行う第２、第３のトランジスタを備え、
前記第１のトランジスタに流れる電流が温度変化に比例して変化するようなバイアス電圧を該第１のトランジスタのゲートに与えるバイアス回路を含むことを特徴とする利得制御回路。
【請求項２】
前記ソースカップルドペアを構成するトランジスタは、第４、第５および第６、第７の２組のトランジスタから成り、対を成す第４、第５および第６、第７のトランジスタのゲートには差動の制御信号がそれぞれ与えられ、ソースは各対で共通に前記第２および第３のトランジスタのドレインにそれぞれ接続され、第４および第７のトランジスタのドレインは出力負荷を介して一方の電源にそれぞれ接続されるとともに差動の出力端となり、信号を逃がす第５および第６のトランジスタのドレインは直接前記一方の電源に接続されることを特徴とする請求項１記載の利得制御回路。
【請求項３】
前記バイアス回路は、
温度変化に比例して流れる電流を決定する抵抗と、
フィードバックループを構成する第１０〜第１３のトランジスタと、
前記第１１のトランジスタに流れる電流をミラーさせて第１のトランジスタのゲートにかける電圧を決定する第８および第９のトランジスタとを備えて構成されることを特徴とする請求項１または２記載の利得制御回路。
【請求項４】
前記バイアス回路は、前記第１０〜第１３のトランジスタの少なくとも１つと並列に、電源電圧の印加時にスタートアップとなる第１４のトランジスタをさらに有することを特徴とする請求項３記載の利得制御回路。
【請求項５】
利得を表す制御入力信号を前記ソースカップルドペアを構成するトランジスタのゲート電極間に与える制御信号に変換する制御回路を備え、
前記制御回路は、
制御入力端子に与えられる信号電圧と、温度に対して変化しない基準電圧との差を比較する差動アンプ回路と、
前記差動アンプ回路での比較結果を前記制御信号として前記ソースカップルドペアを構成するトランジスタのゲートに与えるドライブ回路とを備えて構成されることを特徴とする請求項１〜４の何れか１項に記載の利得制御回路。
【請求項６】
前記差動アンプ回路は、
ゲートに抵抗分割された制御入力信号が加えられる第１５のトランジスタと、
ゲートに前記基準電圧が加えられる第１６のトランジスタと、
前記第１５および第１６のトランジスタのドレインにそれぞれ接続される負荷と、
前記第１５および第１６のトランジスタのソースにそれぞれ接続され、温度に対して依存しない一定電流を与える第１および第２の電流源と、
前記第１５および第１６のトランジスタのソース間を接続する負荷とを備えて構成されることを特徴とする請求項５記載の利得制御回路。
【請求項７】
前記ドライブ回路は、差動のソースフォロワ回路であって、
ゲートに前記差動アンプ回路の出力がそれぞれ与えられる第１７および第１８のトランジスタと、
前記第１７および第１８のトランジスタのソースにそれぞれ接続され、前記可変利得回路のソースカップルドペアを構成するトランジスタに与える制御電圧を調整する負荷と、
前記一方の電源から前記負荷へ、温度に対して依存しない一定電流を与える第３および第４の電流源とを備えて構成されることを特徴とする請求項５記載の利得制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子を用いた利得制御回路に関する。
【０００２】
【従来の技術】
テレビチューナ等の特に電波を受信する通信機器では、受信された電波の強度のレベルに応じて機器の内部の利得を制御する必要があり、可変利得回路が用いられる。そして、利得の制御を高周波段において行う場合、周波数特性を劣化させずに利得を変化させる必要があるので、利用できる可変利得回路は限定されてくる。そこで、前記高周波段に使用可能な、周波数特性を劣化させずに利得を連続的に変化させることができる従来技術として、たとえば特開平８―２６５０６８号公報が挙げられる。
【０００３】
図５は、その従来技術による利得制御回路１の電気回路図である。この利得制御回路１は、大略的に、対数圧縮または逆ハイパータンジェント圧縮回路２と、指数伸長またはハイパータンジェント伸長回路３と、可変利得回路４とを備えて構成される。この利得制御回路１では、前記可変利得回路４のエミッタカップルドペアのトランジスタｑ７，ｑ８；ｑ９，ｑ１０のベース電極間に与える電位差を直線的に制御することで、前記トランジスタｑ７，ｑ８；ｑ９，ｑ１０に流れる電流値を指数関数的またはハイパータンジェント関数的に変化させ、デシベル（ｄＢ）スケールで利得を変化させる。
【０００４】
一方、ＩＣ内部は消費される電力が多いと、熱を発生し、基板温度が上昇する。しかしながら、温度が上昇しても同じ品質が求められるので、温度変化に対する利得変化の抑制を行うために、前記トランジスタｑ７，ｑ８；ｑ９，ｑ１０に流れる電流値を温度変化に対して一定に保つように、ベース電極間に与える電圧を絶対温度に比例させている。
【０００５】
そのベース電圧の制御のために、前記指数伸長またはハイパータンジェント伸長回路３は、エミッタカップルドペアのトランジスタｑ５，ｑ６と、これらのトランジスタｑ５，ｑ６のエミッタ側に接続された電流源ｉｃ２とを備えて構成され、この電流源ｉｃ２が絶対温度に比例する電流を供給する。また、対数圧縮または逆ハイパータンジェント圧縮回路２では、温度変化に対して変化しない電流源ｉｃ１から電流を供給するようになっている。
【０００６】
こうして、可変利得回路４の利得をデシベル（ｄＢ）スケールで変化させ、かつ温度変化や素子ばらつきに対して、利得が一定に保たれるようになっている。
【０００７】
【特許文献１】
特開平８−２６５０６８号公報（公開日：平成８年１０月１１日）
【０００８】
【発明が解決しようとする課題】
しかしながら、上述のような従来技術では、可変利得回路４も含め、バイポーラトランジスタで構成されている。したがって、デジタル回路を搭載したＬＳＩ中に該利得制御回路１を作成する場合には、ＬＳＩは、該利得制御回路１のアナログ回路と、前記デジタル回路との混載となり、バイポーラプロセスが余分にかかり、コストが上昇してしまう。このため、アナログ回路もＭＯＳトランジスタで構成することが望まれる。
【０００９】
本発明の目的は、前記温度変化や素子ばらつきに対して、利得を一定に保つことができるとともに、ＭＯＳトランジスタで構成することができる利得制御回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明の利得制御回路は、ソースカップルドペアを構成するトランジスタのゲート電極間に与えられる電位差が制御されることで、該トランジスタを流れる電流が変化し、増幅率が変化する可変利得回路を備えて構成される利得制御回路において、前記可変利得回路は、電流源となる第１のトランジスタと、前記第１のトランジスタのドレインにソースが共通に接続され、ゲートに増幅すべき入力信号が与えられ、ドレインには前記ソースカップルドペアを構成するトランジスタが接続され、信号増幅を行う第２、第３のトランジスタを備え、前記第１のトランジスタに流れる電流が温度変化に比例して変化するようなバイアス電圧を該第１のトランジスタのゲートに与えるバイアス回路を含むことを特徴とする。
【００１１】
上記の構成によれば、ＭＯＳトランジスタのサブスレッショルド特性を用いて、増幅段となる第２、第３のトランジスタと出力負荷との積で決まる利得はｌｏｇ−リニアのグラフとなり、利得をデシベル（ｄＢ）スケールで変化させ、広い可変利得域を実現する可変利得回路を実現することができる。一方、出力負荷の温度変化に対して、バイアス回路が第１のトランジスタのゲートに与えるバイアス電圧を、該第１のトランジスタに流れる電流が温度変化に比例して変化するように変化することで相殺する。たとえば、温度上昇によって出力負荷の抵抗値が減少しても、電流源となる前記第１のトランジスタがＮＭＯＳトランジスタである場合には、バイアス回路がその温度変化に比例して、前記第１のトランジスタのゲートに与える電圧を上昇し、可変利得回路に流れる電流を増加することで、温度上昇による抵抗値の減少を補う。このようにして、前記ソースカップルドペアのゲート電極間に与える電位差を最大利得に設定した場合でも、利得を一定に保持することができる。
【００１２】
したがって、温度特性を補償する利得制御回路において、前記第１〜第３のトランジスタおよびソースカップルドペアを構成するトランジスタの総てのトランジスタをＭＯＳで構成することができ、該利得制御回路のアナログ回路をデジタル回路に混載したＬＳＩを作成するにあたっても、バイポーラのプロセスがなく、作成コストを抑えることができる。
【００１３】
また、本発明の利得制御回路では、前記ソースカップルドペアを構成するトランジスタは、第４、第５および第６、第７の２組のトランジスタから成り、対を成す第４、第５および第６、第７のトランジスタのゲートには差動の制御信号がそれぞれ与えられ、ソースは各対で共通に前記第２および第３のトランジスタのドレインにそれぞれ接続され、第４および第７のトランジスタのドレインは出力負荷を介して一方の電源にそれぞれ接続されるとともに差動の出力端となり、信号を逃がす第５および第６のトランジスタのドレインは直接前記一方の電源に接続されることを特徴とする。
【００１４】
上記の構成によれば、前記ソースカップルドペアを具体的に構成することができる。
【００１５】
さらにまた、本発明の利得制御回路では、前記バイアス回路は、温度変化に比例して流れる電流を決定する抵抗と、フィードバックループを構成する第１０〜第１３のトランジスタと、前記第１１のトランジスタに流れる電流をミラーさせて第１のトランジスタのゲートにかける電圧を決定する第８および第９のトランジスタとを備えて構成されることを特徴とする。
【００１６】
上記の構成によれば、前記第１のトランジスタのゲートに、温度変化に比例した電圧を与えることができるバイアス回路を、ＭＯＳで具体的に構成することができる。
【００１７】
また、本発明の利得制御回路では、前記バイアス回路は、前記第１０〜第１３のトランジスタの少なくとも１つと並列に、電源電圧の印加時にスタートアップとなる第１４のトランジスタをさらに有することを特徴とする。
【００１８】
上記の構成によれば、前記フィードバックを構成する第１０〜第１３のトランジスタに流れる電流が安定な電流値になるように支援することができ、電源電圧の印加から速やかにフィードバックを立ち上げることができる。
【００１９】
さらにまた、本発明の利得制御回路では、利得を表す制御入力信号を前記ソースカップルドペアを構成するトランジスタのゲート電極間に与える制御信号に変換する制御回路を備え、前記制御回路は、制御入力端子に与えられる信号電圧と、温度に対して変化しない基準電圧との差を比較する差動アンプ回路と、前記差動アンプ回路での比較結果を前記制御信号として前記ソースカップルドペアを構成するトランジスタのゲートに与えるドライブ回路とを備えて構成されることを特徴とする。
【００２０】
上記の構成によれば、前記制御信号は、前記ソースカップルドペアを構成するトランジスタのゲートに与える信号に温度による変化を与えない。このため、必要とする利得値を正確に制御することができる。
【００２１】
また、本発明の利得制御回路では、前記差動アンプ回路は、ゲートに抵抗分割された制御入力信号が加えられる第１５のトランジスタと、ゲートに前記基準電圧が加えられる第１６のトランジスタと、前記第１５および第１６のトランジスタのドレインにそれぞれ接続される負荷と、前記第１５および第１６のトランジスタのソースにそれぞれ接続され、温度に対して依存しない一定電流を与える第１および第２の電流源と、前記第１５および第１６のトランジスタのソース間を接続する負荷とを備えて構成されることを特徴とする。
【００２２】
上記の構成によれば、前記温度変化に対して、前記制御電圧を一定に保持することができる差動アンプ回路を、ＭＯＳの第１５および第１６のトランジスタを備えて具体的に構成することができる。
【００２３】
さらにまた、本発明の利得制御回路では、前記ドライブ回路は、差動のソースフォロワ回路であって、ゲートに前記差動アンプ回路の出力がそれぞれ与えられる第１７および第１８のトランジスタと、前記第１７および第１８のトランジスタのソースにそれぞれ接続され、前記可変利得回路のソースカップルドペアを構成するトランジスタに与える制御電圧を調整する負荷と、前記一方の電源から前記負荷へ、温度に対して依存しない一定電流を与える第３および第４の電流源とを備えて構成されることを特徴とする。
【００２４】
上記の構成によれば、前記ドライブ回路を、ＭＯＳの第１７および第１８のトランジスタを備えて具体的に構成することができる。
【００２５】
【発明の実施の形態】
本発明の実施の一形態について、図１〜図４に基づいて説明すれば、以下のとおりである。
【００２６】
図１は、本発明の実施の一形態の利得制御回路１１の電気的構成を示すブロック図である。この利得制御回路１１は、総てのトランジスタがＭＯＳトランジスタから成り、大略的に、可変利得回路１２と、バイアス回路１３と、制御回路１４とを備えて構成されている。
【００２７】
前記可変利得回路１２は、総てのトランジスタがＮＭＯＳトランジスタから成り、電流源となるトランジスタＭ１と、差動の入力信号Ｖｉｎを増幅するトランジスタＭ２，Ｍ３と、前記入力信号Ｖｉｎの増幅度を調整する２組のソースカップルされたトランジスタＭ４，Ｍ５；Ｍ６，Ｍ７と、電流信号を電圧に変換し、利得を与える負荷抵抗Ｒ１，Ｒ２とを備えて構成される。
【００２８】
前記トランジスタＭ２，Ｍ３のゲートが入力端となり、差動の前記入力信号Ｖｉｎがそれぞれ与えられ、ソースは共通に前記トランジスタＭ１のドレインに接続され、ドレインには対を成す前記トランジスタＭ４，Ｍ５およびＭ６，Ｍ７のソースがそれぞれ接続される。対を成す前記トランジスタＭ４，Ｍ５；Ｍ６，Ｍ７のゲートには、後述するように、制御回路１４からの制御電圧ＶＣ１，ＶＣ２がそれぞれ与えられ、トランジスタＭ４，Ｍ７のコレクタはそれぞれ差動の出力信号Ｖｏｕｔの出力端となるとともに、負荷抵抗Ｒ１，Ｒ２を介して、ハイレベルＶＤＤの電源に接続され、トランジスタＭ５，Ｍ６のコレクタはそれぞれハイレベルＶＤＤの電源に直接接続される。
【００２９】
前記制御回路１４は、制御入力信号Ｖａｇｃを変換して、ソースカップルドペアを構成する前記トランジスタＭ４，Ｍ５；Ｍ６，Ｍ７のゲートに、前記制御電圧ＶＣ１，ＶＣ２を与える回路である。たとえば、可変利得回路１２の利得を大きくとりたい場合には、トランジスタＭ４，Ｍ７のゲートに与える制御電圧ＶＣ１を、より大きな電流を流すような電圧にすればよく、利得を小さくとりたい場合には、前記制御電圧ＶＣ１を、より小さな電流を流すような電圧とし、余分となる電流をトランジスタＭ５，Ｍ６に逃がすような電圧を、これらのトランジスタＭ５，Ｍ６のゲートに与える制御電圧ＶＣ２とすればよい。こうして、受信電界強度レベルなどに対応した制御入力信号Ｖａｇｃに応じて、可変利得回路１２の利得を調整することができる。
【００３０】
ここで、負荷抵抗Ｒ１，Ｒ２は、温度変化に比例して抵抗値が変化する。たとえば、温度が上昇すると、抵抗値は減少する。利得を補償するには、温度上昇とともに電流を増やせばよい。そこで本発明では、バイアス回路１３が、後述するようにして、電流源となるトランジスタＭ１のゲートに、温度変化に比例して変化する電圧を与える。これによって、可変利得回路１２の全体に、温度変化に比例して変化する電流が流れ、制御入力信号Ｖａｇｃを最大利得に設定した場合でも、前記負荷抵抗Ｒ１，Ｒ２の温度変化や素子ばらつきに対して、利得が一定に保たれるようになっている。
【００３１】
図２は、前記バイアス回路１３の具体的な一構成例を示す電気回路図である。上述のように、このバイアス回路１３は、可変利得回路１２の電流源を構成するトランジスタＭ１のゲートにかかる電圧を生成する回路であって、温度変化に比例した電圧を与える。このバイアス回路１３は、ＮＭＯＳトランジスタから成るトランジスタＭ８，Ｍ１０，Ｍ１３と、ＰＭＯＳトランジスタから成るトランジスタＭ９，Ｍ１１，Ｍ１２と、抵抗Ｒ３とを備えて構成される。電源ライン間に、トランジスタＭ１１，Ｍ１０および抵抗Ｒ３の直列回路、トランジスタＭ１２，Ｍ１３の直列回路、ならびにトランジスタＭ９，Ｍ８の直列回路が接続されている。トランジスタＭ１０のゲートはトランジスタＭ１３のゲートおよびドレインと接続されており、トランジスタＭ１１のゲートおよびドレインはトランジスタＭ１２のゲートと接続されるとともに、カレントミラー回路を構成するトランジスタＭ９のゲートと接続される。トランジスタＭ９のドレインはトランジスタＭ８のゲートおよびドレインと接続され、またこのトランジスタＭ８のゲートおよびドレインは、カレントミラー回路を構成する前記トランジスタＭ１のゲートと接続される。
【００３２】
したがって、トランジスタＭ１１，Ｍ１０を介して抵抗Ｒ３に流れる電流が温度変化に比例して変化すると、フィードバックを構成するトランジスタＭ１０〜Ｍ１３からトランジスタＭ９に、トランジスタＭ１１，Ｍ９の面積倍にミラーされた電流が取出され、該電流は、さらにトランジスタＭ８からトランジスタＭ１に、これらのトランジスタＭ８，Ｍ１の面積倍にミラーされて流れることになる。
【００３３】
したがって、温度変化が起こったとしても、抵抗Ｒ３の値がその温度変化に比例し、トランジスタＭ１０〜Ｍ１３に流れる電流もまた、温度変化に比例して変化し、該電流がトランジスタＭ９，Ｍ８でミラーされ、可変利得回路１２中の電流源となるトランジスタＭ１に流れる電流を通して、該可変利得回路１２全体に流れる電流も、温度変化に比例して変化することになる。このようにして、可変利得回路１２に温度変化が生じ、負荷抵抗Ｒ１，Ｒ２の値が変化してもても、該温度変化に比例して利得を生成する電流が変化するために、利得は温度変化に対して一定になる。
【００３４】
また、このバイアス回路１３では、前記トランジスタＭ１３と並列に、該トランジスタＭ１３に比べて微小な電流を流すトランジスタＭ１４が付加されている。そして、前述のようにＮＭＯＳトランジスタであるこのトランジスタＭ１４のゲートを電源電圧ＶＤＤに釣上げることで、該トランジスタＭ１４は、前記フィードバックを構成するトランジスタＭ１０〜Ｍ１３に電源電圧ＶＤＤがかけられたときに、これらのトランジスタＭ１０〜Ｍ１３に流れる電流が安定な電流値になるように支援するスタートアップトランジスタとして動作する。上記構成によって、電源電圧ＶＤＤをかけたときに、効果的に可変利得回路１２に流す電流を生成することが可能になる。
【００３５】
図３は、前記制御回路１４の具体的な一構成例を示す電気回路図である。この制御回路１４は、総てのトランジスタがＰＭＯＳトランジスタから成り、差動アンプ回路１５と、ドライブ回路１６とを備えて構成される。
【００３６】
前記差動アンプ回路１５は、トランジスタＭ１５，Ｍ１６と、入力分圧抵抗Ｒ４，Ｒ５と、負荷抵抗Ｒ６〜Ｒ８と、電流源ＩＣ１，ＩＣ２と、基準電圧源１７とを備えて構成される。電源ライン間には、電流源ＩＣ１と、トランジスタＭ１５と、負荷抵抗Ｒ６との直列回路および電流源ＩＣ２と、トランジスタＭ１６と、負荷抵抗Ｒ７との直列回路が接続されている。トランジスタＭ１５のゲートには前記制御入力信号Ｖａｇｃが入力分圧抵抗Ｒ４，Ｒ５にて抵抗分割されて与えられており、これに対してトランジスタＭ１５のゲートには前記基準電圧源１７から一定電圧Ｖｒｅｆが与えられる。前記電流源ＩＣ１，ＩＣ２は、温度に対して依存しない一定電流を与える電流源であり、これらの電流源ＩＣ１，ＩＣ２、すなわち前記トランジスタＭ１５，Ｍ１６のソース間は、負荷抵抗Ｒ８にて接続されている。
【００３７】
したがって、トランジスタＭ１５のドレインと負荷抵抗Ｒ６との接続点およびトランジスタＭ１６のドレインと負荷抵抗Ｒ７との接続点からは、前記制御入力信号Ｖａｇｃを、一定電圧Ｖｒｅｆと比べて生成される差動の信号が出力され、ドライブ回路１６のトランジスタＭ１７，Ｍ１８のゲートにそれぞれ与えられる。
【００３８】
前記ドライブ回路１６は、差動のソースフォロワ回路であって、前記トランジスタＭ１７，Ｍ１８と、負荷抵抗Ｒ９，Ｒ１０と、温度変化に対して一定電流を流す電流源ＩＣ３，ＩＣ４とを備えて構成される。前記負荷抵抗Ｒ９，Ｒ１０は、可変利得回路１２のソースカップルドペアを構成する前記トランジスタＭ４，Ｍ５；Ｍ６，Ｍ７のゲートに与えられる前記制御電圧ＶＣ１，ＶＣ２の基準となる電圧値（後述図４のｃ点）を調整する。前記電流源ＩＣ１〜ＩＣ４は、上述のように温度変化に対して一定電流を流すことができる電流源であればよく、たとえばダイオード構造のトランジスタ１個であっても、そのような機能を得られるのであれば、そのような構成で実現されてもよい。
【００３９】
このように構成される制御回路１４によって、前記制御電圧ＶＣ１，ＶＣ２を、制御入力信号Ｖａｇｃとのグラフで表すと図４のようになる。制御入力信号Ｖａｇｃの電圧が０付近では、前記制御電圧ＶＣ１，ＶＣ２間にかかる電圧は差があり、前述のように制御電圧ＶＣ１が大きいので、可変利得回路１２は最大利得となる。制御入力信号Ｖａｇｃを徐々に加えてゆくと、前記制御電圧ＶＣ１，ＶＣ２はこの図４中の前記ｃ点でクロスし、その後、逆転した制御電圧ＶＣ１，ＶＣ２の差が拡がってゆく。このようにして、可変利得回路１２の利得は徐々に減少する。
【００４０】
以上のように構成することによって、バイポーラトランジスタで構成されている前記特開平８−２６５０６８号がエミッタカップルドペアのベースに与える電圧を絶対温度に比例させているのに対して、本発明では、電流源となるトランジスタＭ１のゲートにかかる電圧を、バイアス回路１３が温度によって変化することで、ＭＯＳ構成であっても、温度変化や素子ばらつきに対して、利得を一定に保つことができる。すなわち、バイポーラからＭＯＳに変換したことによるトランジスタの特性の違いに対応することができる。このようにして、温度が上昇しても同じ品質が求められる利得制御回路１１において、デジタル回路を搭載したＬＳＩ中にアナログ回路の該利得制御回路１１を作成しても、同じＭＯＳのプロセスだけで作成することができ、コストを抑制することができる。
【００４１】
また、特に制御回路１４中のトランジスタＭ１５〜Ｍ１８がＰＭＯＳトランジスタであるので、制御入力信号Ｖａｇｃを低電圧とすることができ、低電力化に好適である。しかしながら、回路構成は、特に上記に示した限りではなく、制御入力信号Ｖａｇｃを基準電圧Ｖｒｅｆと比較して、前記制御電圧ＶＣ１，ＶＣ２を供給するものであればよい。
【００４２】
【発明の効果】
本発明の利得制御回路は、以上のように、ソースカップルドペアを構成するトランジスタのゲート電極間に与えられる電位差が制御されることで、該トランジスタを流れる電流が変化し、増幅率が変化する可変利得回路を備える利得制御回路において、前記可変利得回路に、電流源となる第１のトランジスタと、前記第１のトランジスタのドレインにソースが共通に接続され、ゲートに増幅すべき入力信号が与えられ、ドレインには前記ソースカップルドペアを構成するトランジスタが接続され、信号増幅を行う第２、第３のトランジスタとを備え、前記第１のトランジスタに流れる電流が温度変化に比例して変化するようなバイアス電圧を該第１のトランジスタのゲートに与えるバイアス回路を設ける。
【００４３】
それゆえ、利得をデシベル（ｄＢ）スケールで変化させ、広い可変利得域を実現し、かつ温度特性を補償することができる利得制御回路を、総てのトランジスタがＭＯＳで構成することができ、該利得制御回路のアナログ回路をデジタル回路に混載したＬＳＩを作成するにあたって、バイポーラのプロセスがなく、作成コストを抑えることができる。
【００４４】
また、本発明の利得制御回路は、以上のように、前記ソースカップルドペアを構成するトランジスタを、第４、第５および第６、第７の２組のトランジスタから構成し、対を成す第４、第５および第６、第７のトランジスタのゲートには差動の制御信号をそれぞれ与え、ソースは各対で共通に前記第２および第３のトランジスタのドレインにそれぞれ接続し、第４および第７のトランジスタのドレインは出力負荷を介して一方の電源にそれぞれ接続するとともに差動の出力端とし、信号を逃がす第５および第６のトランジスタのドレインは直接前記一方の電源に接続する。
【００４５】
それゆえ、前記ソースカップルドペアを具体的に構成することができる。
【００４６】
さらにまた、本発明の利得制御回路は、以上のように、前記バイアス回路を、温度変化に比例して流れる電流を決定する抵抗と、フィードバックループを構成する第１０〜第１３のトランジスタと、前記第１１のトランジスタに流れる電流をミラーさせて第１のトランジスタのゲートにかける電圧を決定する第８および第９のトランジスタとを備えて構成する。
【００４７】
それゆえ、前記第１のトランジスタのゲートに、温度変化に比例した電圧を与えることができるバイアス回路を、ＭＯＳで具体的に構成することができる。
【００４８】
また、本発明の利得制御回路は、以上のように、前記バイアス回路において、前記第１０〜第１３のトランジスタの少なくとも１つと並列に、電源電圧の印加時にスタートアップとなる第１４のトランジスタをさらに有する。
【００４９】
それゆえ、前記フィードバックを構成する第１０〜第１３のトランジスタに流れる電流が安定な電流値になるように支援することができ、電源電圧の印加から速やかにフィードバックを立ち上げることができる。
【００５０】
さらにまた、本発明の利得制御回路は、以上のように、利得を表す制御入力信号を前記ソースカップルドペアを構成するトランジスタのゲート電極間に与える制御信号に変換する制御回路を備え、前記制御回路を、制御入力端子に与えられる信号電圧と、温度に対して変化しない基準電圧との差を比較する差動アンプ回路と、前記差動アンプ回路での比較結果を前記制御信号として前記ソースカップルドペアを構成するトランジスタのゲートに与えるドライブ回路とを備えて構成する。
【００５１】
それゆえ、前記制御信号は、前記ソースカップルドペアを構成するトランジスタのゲートに与える信号に温度による変化を与えず、このため必要とする利得値を正確に制御することができる。
【００５２】
また、本発明の利得制御回路は、以上のように、前記差動アンプ回路を、ゲートに抵抗分割された制御入力信号が加えられる第１５のトランジスタと、ゲートに前記基準電圧が加えられる第１６のトランジスタと、前記第１５および第１６のトランジスタのドレインにそれぞれ接続される負荷と、前記第１５および第１６のトランジスタのソースにそれぞれ接続され、温度に対して依存しない一定電流を与える第１および第２の電流源と、前記第１５および第１６のトランジスタのソース間を接続する負荷とを備えて構成する。
【００５３】
それゆえ、前記温度変化に対して、前記制御電圧を一定に保持することができる差動アンプ回路を、ＭＯＳの第１５および第１６のトランジスタを備えて具体的に構成することができる。
【００５４】
さらにまた、本発明の利得制御回路は、以上のように、前記ドライブ回路を、差動のソースフォロワ回路であって、ゲートに前記差動アンプ回路の出力がそれぞれ与えられる第１７および第１８のトランジスタと、前記第１７および第１８のトランジスタのソースにそれぞれ接続され、前記可変利得回路のソースカップルドペアを構成するトランジスタに与える制御電圧を調整する負荷と、前記一方の電源から前記負荷へ、温度に対して依存しない一定電流を与える第３および第４の電流源とを備えて構成する。
【００５５】
それゆえ、前記ドライブ回路を、ＭＯＳの第１７および第１８のトランジスタを備えて具体的に構成することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態の利得制御回路の電気的構成を示すブロック図である。
【図２】図１で示す利得制御回路におけるバイアス回路の具体的な一構成例を示す電気回路図である。
【図３】図１で示す利得制御回路における制御回路の具体的な一構成例を示す電気回路図である。
【図４】図３で示す制御回路において、制御入力信号の変化に対する制御電圧の変化の一例を示すグラフである。
【図５】従来技術による利得制御回路の電気回路図である。
【符号の説明】
１１    利得制御回路
１２    可変利得回路
１３    バイアス回路
１４    制御回路
１５    差動アンプ回路
１６    ドライブ回路
１７    基準電圧源
ＩＣ１，ＩＣ２    電流源
ＩＣ３，ＩＣ４    電流源
Ｍ１〜Ｍ７    ＮＭＯＳトランジスタ
Ｍ８，Ｍ１０，Ｍ１３，Ｍ１４    ＮＭＯＳトランジスタ
Ｍ９，Ｍ１１，Ｍ１２    ＰＭＯＳトランジスタ
Ｍ１５，Ｍ１６    ＰＭＯＳトランジスタ
Ｍ１７，Ｍ１８    ＰＭＯＳトランジスタ
Ｒ１，Ｒ２    負荷抵抗
Ｒ３    抵抗
Ｒ４，Ｒ５    入力分圧抵抗
Ｒ６〜Ｒ８    負荷抵抗
Ｒ９，Ｒ１０    負荷抵抗
【図１】
2004343212.tif 000003
【図２】
2004343212.tif 000004
【図３】
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【図４】
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【図５】
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