(57)【要約】【課題】加工が容易であり、プロセス工程数を抑制し、誤動作を生じずに高い信頼性で書き込みおよび読み出しができる多値情報記憶素子を提供する。【解決手段】多値情報を記憶する多値情報記憶素子であって、２つの電圧付加部１，４の間に、第１の抗電圧を有する第１の強誘電体層２と、第１の抗電圧と異なる第２の抗電圧を有する第２の強誘電体層３とを積層した積層誘電体構造を有する。【選択図】        図１
2004311512.tif 000002
【特許請求の範囲】
【請求項１】
多値情報を記憶する多値情報記憶素子であって、
２つの電圧付加部の間に、第１の抗電圧を有する第１の強誘電体層と、前記第１の抗電圧と異なる第２の抗電圧を有する第２の強誘電体層とを積層した積層強誘電体構造を備える、多値情報記憶素子。
【請求項２】
前記第１の強誘電体層と、第２の強誘電体層とに挟まれる中間電極を備える、請求項１に記載の多値情報記憶素子。
【請求項３】
前記積層強誘電体構造が半導体基板に形成され、前記２つの電圧付加部の一方がゲート電極であり、他方が前記半導体基板の主表面に形成され、ソース領域とドレイン領域との間に位置するチャネル領域である、請求項１または２に記載の多値情報記憶素子。
【請求項４】
前記２つの電圧付加部に、（ａ１）一の方向に前記第１および第２の強誘電体層における分極がともに飽和する大きさの電圧α（＞０）を印加する、（ａ２）前記一の方向に前記電圧αを印加した後、前記一の方向と逆方向に前記第１および第２の強誘電体層の一方のみの分極が飽和し他方は飽和しない大きさの電圧β（＞０）を印加する、（ａ３）前記逆方向に前記電圧αを印加する、および（ａ４）前記逆方向に前記電圧αを印加した後、前記一の方向に前記電圧βを印加する、の（ａ１）、（ａ２）、（ａ３）および（ａ４）のいずれかの電圧パターン付加を行ない、その後、ゼロ電位としたときに、前記（ａ１）、（ａ２），（ａ３）および（ａ４）の４種類の電圧パターン付加にそれぞれ対応して残る４種類の残留分極を生じさせる電圧パターン書き込み部および残留分極読み出し部とを備える、請求項１〜３のいずれかに記載の多値情報記憶素子。
【請求項５】
前記電圧パターン書き込み部は、前記ゲート電極に接続するワード線と、そのワード線に電圧パターンを印加するワード線制御周辺回路部とを備え、前記残留分極読み出し部は、前記ドレイン領域に接続するビット線と、そのビット線に流れるドレイン電流を検知するビット線制御周辺回路部とを備える、請求項４に記載の多値情報記憶素子。
【請求項６】
前記第１および第２の強誘電体層は組成が同じで、配向特性が異なる、請求項１〜５のいずれかに記載の多値情報記憶素子。
【請求項７】
２つの電圧付加部の間に、第１の抗電圧を有する第１の強誘電体層と、前記第１の抗電圧と異なる第２の抗電圧を有する第２の強誘電体層とを積層した積層強誘電体構造を有する多値情報記憶素子の使用方法であって、
前記２つの電圧付加部に、（ａ１）一の方向に前記第１および第２の強誘電体層における分極がともに飽和する大きさの電圧α（＞０）を印加する、（ａ２）前記一の方向に前記電圧αを印加した後、前記一の方向と逆方向に前記第１および第２の強誘電体層の一方のみの分極が飽和し他方は飽和しない大きさの電圧β（＞０）を印加する、（ａ３）前記逆方向に前記電圧αを印加する、および（ａ４）前記逆方向に前記電圧αを印加した後、前記一の方向に前記電圧βを印加する、の（ａ１）、（ａ２）、（ａ３）および（ａ４）のいずれかの電圧パターン付加を行ない、その後、ゼロ電位としたときに、前記（ａ１）、（ａ２），（ａ３）および（ａ４）の４種類の電圧パターン付加にそれぞれ対応して残る４種類の残留分極を、４値情報とする、多値情報記憶素子の使用方法。
【請求項８】
前記積層強誘電体構造が半導体基板に配置し、前記２つの電圧付加部の一方をゲート電極とし、他方を前記半導体基板の主表面に形成され、ソース領域とドレイン領域との間に位置するチャネル領域とし、このチャネル領域に前記４種類の残留分極に対応する電荷を誘起させ、一定のゲート電圧を印加することにより前記４種類の残留分極に対応してその大きさが変化するドレイン電流を、４値情報として読み出す、請求項７に記載の多値情報記憶素子の使用方法。
【請求項９】
２つの電圧付加部の間に、第１の抗電圧を有する第１の強誘電体層と、前記第１の抗電圧と異なる第２の抗電圧を有する第２の強誘電体層とを積層した積層強誘電体構造を有する多値情報記憶素子の製造方法であって、
前記第１の強誘電体層を成膜した後に、アニールする際、第１の昇温速度で加熱する工程と、
前記第１の強誘電体層と同じ組成で第２の強誘電体層を成膜した後に、アニールする際、第２の昇温速度で加熱する工程とを備え、
前記第１の昇温速度と第２の昇温速度とが異なる、多値情報記憶素子の製造方法。
【請求項１０】
２つの電圧付加部の間に、第１の抗電圧を有する第１の強誘電体層と、前記第１の抗電圧と異なる第２の抗電圧を有する第２の強誘電体層を、中間電極を介在させて積層した積層強誘電体構造を有する多値情報記憶素子の製造方法であって、
前記電圧付加部の１つの上に接して第１の強誘電体層を形成する工程と、
前記電圧付加部の１つと異なる配向特性を有する前記中間電極を形成する工程と、
前記中間電極の上に接して第２の強誘電体層を形成する工程とを備える、多値情報記憶素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多値情報記憶素子、その使用方法およびその製造方法に関し、より具体的には高い信頼性を有し微細化しやすい多値情報記憶素子、その使用方法およびその製造方法に関するものである。
【０００２】
【従来の技術】
従来の多値情報記憶素子では、メモリセル内に強誘電体層を含む２つのキャパシタが並列に配置されている（例えば、特許文献１参照）。この多値情報記憶素子では、並列に配置されたキャパシタの各強誘電体部の分極状態を制御するための印加電圧を共通とし、各キャパシタの強誘電体部において分極の向きの正負という２値のデータを記憶させる。そして、並列のキャパシタの各強誘電体部のデータを組み合わせることにより、並列キャパシタ全体として多値、上記開示の場合３値、の情報を記憶させる。
【０００３】
また、他の多値情報記憶素子では、基板上に、絶縁層／下部電極層／強誘電体層／上部電極層、の積層構造のゲート領域を、複数、形成する。各ゲート領域の下部電極層の厚さをそれぞれ相違させ、段構造にすることにより強誘電体層の厚さをゲート領域ごとに変化させる（特許文献２参照）。この下部電極層の段構造により、強誘電体層の厚さがゲート領域ごとに異なり、容量の異なる強誘電体キャパシタが互いに並列に結合した回路構成を得ることができる。この多値情報記憶素子は、ゲート領域数に対応する数の分極安定点を持つ形状の合成ヒステリシス特性を示す。これにより、セル面積を増加させることなく、情報量を多値化することが可能となる。
【０００４】
【特許文献１】
特開２００１−２４０７４号公報
【０００５】
【特許文献２】
特開２００１−９４０６５号公報
【０００６】
【発明が解決しようとする課題】
上述の従来の多値情報記憶素子では、強誘電体層を並列に配置した並列接続のキャパシタをメモリセル内に設けた構造となっている。このような構造の素子を作成する場合、下部電極に段差構造を形成するための転写・加工プロセスが必要となり、プロセス全体の工程数が増大するという問題があった。また、強誘電体キャパシタに用いられる下部電極の材料の白金は加工が困難であるという問題もあった。さらに、上記の従来の多値情報記憶素子の構造では、キャパシタの面積が小さくなる分、残留分極量が低下し、わずかな電圧変動で素子が誤動作する可能性が高くなるという問題があった。
【０００７】
本発明は、加工が容易であり、プロセス工程数を抑制し、動作の制御において誤動作を生じにくい多値情報記憶素子、その使用方法およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の多値情報記憶素子は、多値情報を記憶する多値情報記憶素子であって、２つの電圧付加部の間に、第１の抗電圧を有する第１の強誘電体層と、第１の抗電圧と異なる第２の抗電圧を有する第２の強誘電体層とを積層した積層強誘電体構造を備える。
【０００９】
この構成により、この積層誘電体構造に適切な形状のパルス電圧（信号）を印加することにより、残留分極の４つの安定点（安定分極状態）を有するヒステリシス特性を実現し、多値メモリ（４値）を実現することができる。上記の多値情報記憶素子では、下電極の段差加工、強誘電体層の並列形成などの複雑なプロセス工程は必要なく、抗電圧の異なる強誘電体膜を積層することでその構成を実現することができる。
【００１０】
また、誘電体を含む領域を分割する必要がなく、誘電体領域の面積が小さくならないため、残留分極量が減少することがない。このため、安定点での分極量の変動が少なく、微細化した場合でも素子が誤動作する可能性は低減される。
【００１１】
上記の２つの電圧付加部は、一方が基準電圧、たとえば接地電圧を付加する部分であり、他方が所定の駆動電圧を付加する部分であるようなものをさす。必ずしも導電性の電極でなくてもよく、たとえば半導体であってもよい。
【００１２】
上記の多値情報記憶素子の使用方法においては、２つの電圧付加部に、（ａ１）一の方向に前記第１および第２の強誘電体層における分極がともに飽和する大きさの電圧αを印加する、（ａ２）電圧αを印加した後、一と逆方向に第１および第２の強誘電体層の一方のみの分極が飽和し他方は飽和しない大きさの電圧β（＞０）を印加する、（ａ３）一の方向と逆方向に第１および第２の強誘電体層における分極がともに飽和する大きさの電圧αを印加する、および（ａ４）一の方向と逆方向に電圧αを印加した後、一の方向と逆方向に第１および第２の強誘電体層の一方のみの分極が飽和し他方は飽和しない大きさの電圧βを印加する、の（ａ１）、（ａ２）、（ａ３）および（ａ４）いずれかの電圧パターン付加を行ない、その後、ゼロ電位としたときに、（ａ１）、（ａ２），（ａ３）および（ａ４）の４種類の電圧パターン付加にそれぞれ対応して残る４種類の残留分極と、４値とを対応させる。
【００１３】
上記の使用方法により、複雑な加工を要さず、製造工程数を抑制した製造方法で製造した多値情報記憶素子にもかかわらず、高い信頼性で４値情報の書き込みおよび読み出しができる。
【００１４】
【発明の実施の形態】
次に図面を用いて、本発明の実施の形態について説明する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１の多値情報記憶素子におけるキャパシタ部を示す断面図である。キャパシタ５は、電極１の上に、順に、強誘電体層２、中間電極１５、強誘電体層３と積層され、強誘電体層３の上に電極４が配置される構成をとっている。すなわち、図１に示すキャパシタ５は、図４に示すように、容量の異なる２つのキャパシタを直列に接続した回路と等価である。強誘電体層２および３が、電気的に直列に接続されている。
【００１６】
図４において、Ｖａは強誘電体層２および３の中間点電位を、またＶｂは電極４の電位を表している。ここで、電極１および４の間に電圧Ｖｂ（＝Ｖ２）を印加した場合、強誘電体層２，３に対面する電極表面に表れる真電荷は絶対値は同じであり、また中間電極１５の上表面の真電荷と下表面の真電荷とは、中間電極における中性条件が保たれるように真電荷の符号は反対である。
【００１７】
次に、強誘電体層および電極の材料について説明する。
強誘電体層２，３には、図２および図３に示すような、印加される電圧とその電圧によって誘起される電荷量との関係において、ヒステリシス特性を有するような材料薄膜を適用する。また、強誘電体層２と強誘電体層３とは、互いに抗電圧が異なる材料を用いる必要がある。このような強誘電体層としては、比較的容易に強誘電性が得られるＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３（０≦ｘ≦１）、ＰｂｘＬａ１−ｘＺｒｙＴｉ１−ｙＯ３（０≦ｘ≦１、０≦ｙ≦１）、ＢａＴｉＯ３、ＰｂＴｉＯ３などのチタン酸バリウム型の材料、あるいはＬｉＮｂＯ３、ＫＴａＯ３、ＮａＮｂ５Ｏ１５、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２、（Ｂａ，Ｓｒ）Ｎｂ２Ｏ６、ＳｒＢｉ２Ｔａ２Ｏ９、Ｂｉ４Ｔｉ３Ｏ１２などがある。また、上下の電極１および４、および中間電極１５の材料には白金（Ｐｔ）、イリジウム（Ｉｒ）、酸化イリジウム（ＩｒＯ２）、ルテニウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ２）などが適当である。
【００１８】
次に、上記のヒステリシス特性を合成して、多値情報を形成する方法について説明する。
【００１９】
図５は、図１に示すキャパシタ５への電圧印加により発生する電荷量および分割電圧を求めるための図である。図５において、縦軸（Ｙ軸）は電極における真電荷、つまり電束密度であり、また横軸（Ｘ軸）は強誘電体層２および３の中間点の電位Ｖａに相当する。図５では、強誘電体層２のヒステリシス特性６と強誘電体層３のヒステリシス特性７とは中間電極の電位Ｖａを基点として描かれている。ここで、強誘電体層３の両端に掛かる電圧はＶｂ−Ｖａに相当し、Ｖａを基点とした場合、強誘電体層３のヒステリシス特性７は左右反転して示されることになる。
【００２０】
図５において、強誘電体層２に接する電極１の電位を０（ゼロ）とした場合、Ｘ軸とヒステリシス特性７の中心線との交点８は、電極１および４の間の電位差を示すことになる。よって、キャパシタ全体への印加電圧Ｖｂを変化させると、強誘電体層２のヒステリシス特性７がＸ軸方向に水平移動することになる。また、２つのヒステリシス特性６および７の交点９のＸ座標は、強誘電体層２および３の境界の電位Ｖａ（すなわち強誘電体層２に作用する電圧）をあらわし、また上記交点のＹ座標は、その時の電極１および４に現われる真電荷量を意味することになる。
【００２１】
図１のキャパシタの両端に、この後で説明する適切な形状のパルス電圧を印加することにより、図６に示すような合成ヒステリシス特性を実現させることができる。図６において、横軸は図１のキャパシタ５への印加電圧（電極４の電位）、縦軸は電極１および４に表れる電荷量に相当する。図６に示すヒステリシス特性は４つの経路を持っており、印加電圧Ｖｂが０（ゼロ）Ｖの場合に４つの分極安定点Ｐ１１、Ｐ０１、Ｐ１０、Ｐ００を有している。このように、４つの分極安定点を有するためには、電圧−電荷の関係においてヒステリシスを有する２つの強誘電体層が、互いに異なる抗電圧を持つことが必要である。
【００２２】
次に、上記のキャパシタに４値情報を書き込む方法について説明する。
まず、Ｐ１１状態の書き込みを行う場合、電極１および４の間に、図７（ｃ）に示すような正の比較的大きな電圧α（α＞０）を印加する。この場合、図７（ａ）に示すように、強誘電体層３のヒステリシス７は、原点から印加電圧分だけＸ軸方向に位置した状態にある。この状態では図７（ａ）から分かるように、ヒステリシス６および７ともに飽和している。ここから、図７（ｄ）に示すように電極１および４の間への印加電圧を０Ｖ（ゼロボルト）にすると、図７（ｂ）のようにヒステリシス７は、原点位置に移動する。これにより、印加電圧が０（ゼロ）Ｖの状態で、交点１１に相当する量の電荷Ｑ（＝Ｐ１１）が電極１および４の間に蓄積されることになる。すなわち、Ｐ１１の書き込みが行われる。上述したように、図７（ａ）、（ｂ）において、横軸には強誘電体層２および３の境界の中間点電位Ｖａをとっている。
【００２３】
上記のパルス電圧の印加動作を行った際に、電極１および４の間に発生する電荷量Ｑを、印加電圧Ｖｂを横軸にとってプロットしなおすと、図８（ａ）および図８（ｂ）のようになる。すなわち、図６に示す４つの経路および４つの分極安定点のうちの１つの経路および１つの分極安定点を形成することが分かる。
【００２４】
次に、Ｐ０１状態の書き込みについて説明する。図９（ｃ）に示すように、正の比較的大きな電圧α（α＞０）を印加した後、負の電圧−β（β＞０）を印加する。ここで、βは、強誘電体層２にかかる電圧である中間点電位Ｖａが強誘電体層２のヒステリシス６における抗電圧を超えない範囲の値とする。しかし、βと中間点電位Ｖａとの差、すなわち強誘電体層３にかかる電圧は、強誘電体層３のヒステリシス７における抗電圧を超える範囲の値とする。すなわち、強誘電体層２のヒステリシスに対して飽和せず、強誘電体層３のヒステリシス７に対して飽和するような電圧を印加する。
【００２５】
上記の電圧−βを印加することにより、図９（ａ）に示すように、ヒステリシス７はＸの負方向に−βだけ移動した状態となっている。上述したとおり、図９（ａ）に示すように、この状態では、ヒステリシス６は飽和に至らず、ヒステリシス７のみが飽和している。この状態から、図９（ｄ）に示すように、電極１および４の間への印加電圧を０（ゼロ）Ｖにすると、ヒステリシス７は原点位置に移動し、交点１２に相当する量の電荷Ｑ（＝Ｐ０１）が電極１および４の間に蓄積される（図９（ｂ））。すなわち、Ｐ０１の書き込みが行われる。この場合、強誘電体層２にはヒステリシス６が飽和するに十分な大きさの電圧がかかっていない。このため、図９（ｂ）に示すように、ヒステリシス６においては、電圧−βを印加した時と電圧−βからゼロボルトにしたときとで同じ経路を辿ることになる。
【００２６】
図９（ｃ）および（ｄ）に示すパルス電圧の印加動作を行った際に、電極１および４の間に蓄積される電荷量Ｑを、印加電圧Ｖｂを横軸にしてプロットしなおすと、図１０（ａ）および（ｂ）のようになる。すなわち、図６に示す４つの経路および４つの分極安定点のうちの１つの分極安定点Ｐ０１とそこに至る経路が得られることが分かる。
【００２７】
次に、Ｐ００状態の書き込みを行う手順について説明する。まず、図１１（ｃ）に示すように電極１と４の間に負の比較的大きな電圧−α（α＞０）を印加する。これにより、ヒステリシス７は図１１（ａ）に示すように原点から印加電圧分−αだけＸ軸方向に移動する。次に、図１１（ｄ）に示すように、電極１と４の間の電圧を０（ゼロ）Ｖにすると、図１１（ｂ）に示すように、ヒステリシス７は原点位置に移動し、交点１３でＰ００の書き込みが行われる。
【００２８】
上記パルス電圧の印加動作を行った際に、電極１および４の間に蓄積される電荷量Ｑを、印加電圧Ｖｂを横軸にしてプロットしなおすと、図１２（ａ）および（ｂ）のようになる。すなわち、図６に示す４つの経路および４つの分極安定点のうちの１つの分極安定点Ｐ００とそこに至る経路が得られることが分かる。
【００２９】
次に、Ｐ１０状態の書き込みについて説明する。まず、図１３（ｃ）に示すように、電極１と４の間に負の比較的大きな電圧−α（α＞０）を印加した後、正の電圧＋β（β＞０）を印加する。ここで、βは、強誘電体層２にかかる電圧である中間点の電位Ｖａがヒステリシス６の抗電圧を超えない範囲の値とする。また、強誘電体層３にかかる電圧であるβと中間点の電圧の差が、ヒステリシス７の抗電圧を超える範囲の値とする。
【００３０】
上記の範囲の電圧＋βを印加することにより、図１３（ａ）に示すようにヒステリシス７はＸの正方向に＋βだけ移動した状態となっている。この状態では、上記の電圧範囲としたので、図１３（ａ）に示すように、ヒステリシス６は飽和に至らず、ヒステリシス７のみが飽和している。この状態から、図１３（ｄ）に示すように、電極１および４の間への印加電圧を０（ゼロ）Ｖにするとヒステリシス７は原点位置に移動し、交点１４でＰ１０の書き込みが行われる（図１３（ｂ））。
【００３１】
上記の場合、強誘電体層２にはヒステリシス６が飽和するに十分な大きさの電圧がかかっていない。このため、図１３（ｂ）に示すように、ヒステリシス６においては、電圧＋βから０（ゼロ）Ｖにしたとき、電圧＋βを印加した時と同じ経路を辿ることになる。
【００３２】
上記パルス電圧の印加動作を行った際に、電極１および４の間に蓄積される電荷量Ｑを、印加電圧Ｖｂを横軸にしてプロットしなおすと、図１４（ａ）および（ｂ）のようになる。すなわち、図６に示す４つの経路および４つの分極安定点のうちの１つの分極安定点Ｐ１０とそこに至る経路が得られることが分かる。
【００３３】
上記の４値情報の書き込み、読み出し方法から分るように、２つの強誘電体層は、そのヒステリシス曲線において、一方の強誘電体層が飽和し、他方の強誘電体層が飽和しない電圧範囲が存在することが必要である。このために、２つの強誘電体層の抗電圧が相違することとしている。
【００３４】
上記の方法により、強誘電体層２および３に大きさの異なる２つの電圧パルスを単独で、または組み合わせて印加することにより、Ｐ１１、Ｐ０１、Ｐ１０、Ｐ００の４つの状態を書き込むことが可能となる。すなわち、１つのメモリセルに４値の情報を記憶することが可能となる。
【００３５】
上記の構成では、電圧パターン書き込み部は電極１および４と、その電極に電圧パターンを印加する、図示していない制御回路部とを備える。また、図示していない残留分極読み出し部は、上部下部電極に誘起される電荷によって敏感に変動を受ける電流または抵抗などを読み出すことができる機構を用いることができる。
【００３６】
本実施の形態に示すように、強誘電体層を積層した構造を用いることにより、従来の多値メモリに比べて積層強誘電体層構造の形成プロセスの簡略化、工程数の削減を図ることができる。また、多値化に伴い積層強誘電体構造の面積を小さくする必要がないため、素子の誤動作の可能性も低下させることができる。このあため、微細化にも適している。
【００３７】
（実施の形態２）
図１５は、本発明の実施の形態２における多値情報記憶素子が適用されたＭＦＳＦＥＴ型のメモリセルを示す図である。また、図１６は、図１５のメモリセルをワード線とビット線とに配置した等価回路図である。図１５を参照して、シリコン基板５１の表面に形成された１対のソース／ドレイン領域５２の間のチャネル層５３の上に、強誘電体層５４および５５を介在させてゲート電極５６が位置する。図１５において、シリコン基板をｐ導電型とし、ソース、ドレイン領域をｎ導電型とする。
【００３８】
上記の構成において、ゲート電極５６に対して、実施の形態１の各種のパルス電圧に対応したパルス電圧パターンを印加する。この電圧印加により、強誘電体層５４とチャネル層５３との界面に、正負４種類の電荷量Ｐ００，Ｐ０１，Ｐ１０，Ｐ１１を蓄積させて、４値の情報を記憶する。この蓄積される電荷Ｑの極性と大きさとにより、トランジスタの閾値電圧が変化する。
【００３９】
次に、書き込み方法、読み出し方法を具体的に説明する。上述したように、図１５でシリコン基板をｐ導電型とし、ソース、ドレイン領域をｎ導電型とした場合、ゲート電極５６に、図７（ｄ）に示すパルス電圧に対応する電圧パターンを印加すると、図１７に示すように強誘電体層５４とチャネル層５３との界面に正電荷５７が蓄積される。図１８に示すように、この正電荷５７の電荷量Ｑは、Ｐ１１に相当する。界面に電荷を蓄積させるとは、図１５の場合、強誘電体層５４に対面するチャネル層５３の表面に負電荷を誘起させることになる。また、チャネル層に対面する強誘電体層の表面に正電荷を誘起させることになる。この状態では、トランジスタの閾値電圧が低下して、ゲート電極への電圧印加なしでもチャネル層５３が反転してドレイン電流が流れるようになる。
【００４０】
また、ゲート電圧に図９（ｄ）に対応する電圧パターンを印加した場合、上記界面に蓄積される電荷５８は、図１９に示すように、図１７の電荷５７より少なくなる。これは、図２０に示すように分極安定点Ｐ０１に対応する。
【００４１】
ゲート電圧に、図１１（ｄ）に対応する電圧パターンを印加した場合、上記界面に蓄積される電荷５９は、図２１に示すように、大きな負電荷となり、図２２に示すように分極安定点Ｐ００に対応する。
【００４２】
さらに、ゲート電圧に、図１３（ｄ）に対応する電圧パターンを印加した場合、上記界面に蓄積される電荷６０は、図２３に示すように、大きな負電荷となり、図２４に示すように分極安定点Ｐ１０に対応する。
【００４３】
電荷量は、Ｐ１１＞Ｐ０１＞Ｐ１０＞Ｐ００の大小関係を有する。上述したように、チャネル層５３の強誘電体層５４に対面する表面には、上記蓄積される電荷と逆極性の電荷が誘起される。チャネル層は、上述のようにｐ導電型なので、ゲート電極に電圧を印加してチャネル層を反転させる場合、負電荷が誘起されていたほうが反転しやすい。このため、上記４つの分極安定点のうち、最もチャンネル反転しやすいのは、分極安定点Ｐ１１の場合であり、次いで順にＰ０１、Ｐ１０、Ｐ００となる。チャネル反転しやすいということは、閾値電圧が低いことを意味する。したがって、閾値電圧は、Ｐ１１＜Ｐ０１＜Ｐ１０＜Ｐ００の順に大きくなり、Ｐ００が最も大きい。
【００４４】
したがって、強誘電体層とチャネル領域との界面に表れる電荷の極性と大きさにより、（ドレイン電流Ｉｄ／ゲート電圧Ｖｇ）特性は、図２５に示すように変化する。図２５より、ある電圧値６５をゲート電極に印加し、その際に流れるドレイン電流値の差を検出することで、４値情報をそれぞれ区別して読み出すことができる。
【００４５】
本実施の形態では、図１６を参照して、電圧パターン書き込み部は、ゲート電極５６、ワード線、そのワード線に電圧パターンを送る、図示していないワード線制御周辺回路部などから構成される。また、残留分極読み出し部は、シリコン基板主表面に形成されたソース／チャネル／ドレインと、ドレインに接続されるビット線と、ビット線制御周辺回路部などから構成される。
【００４６】
本実施の形態に示すように、シリコン基板に強誘電体層を積層した構造を用いることで、従来の多値メモリに比べて積層強誘電体層構造の形成プロセスの簡略化、工程数の削減を図ることができる。また、多値化に伴い積層強誘電体構造の領域を分割する必要がないため、素子の誤動作の可能性も低下させることができる。このため、微細化にも適している。
【００４７】
（実施の形態３）
上述の本発明の実施の形態１および２を実現する上で、ヒステリシスにおいて抗電圧が互いに相違する強誘電体層２および３にそれぞれ別種の材料を適用してもよい。また、同一種類の材料を適用することも可能である。本発明の実施の形態３では、同一種類の材料を用いて、抗電圧の異なる強誘電体層を形成する方法について説明する。
【００４８】
例えば、強誘電体材料としてＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３薄膜を用いた場合、成膜後の結晶化アニール条件において、アニール昇温速度を調整することで、膜の結晶配向性を制御し、抗電圧を変化させることができる。図２６に、強誘電体層を形成する成膜条件を同じとし、成膜後のアニール処理における昇温速度のみを変化させて形成したＰｂ（Ｚｒ０．５，Ｔｉ０．５）Ｏ３膜のＸ線回折スペクトルを示す。図２６に示すように、アニール時の昇温速度を０．０５℃／秒から２５℃／秒へと大きくすることにより、Ｐｂ（Ｚｒ０．５，Ｔｉ０．５）Ｏ３膜の結晶配向性が（１００）配向から（１１１）配向へと変化しているのが分かる。このように、強誘電体層２および３の形成時にアニール処理条件のみを調整することにより、実施の形態１および２を実現する上で必要とされる、抗電圧が相違する２つの強誘電体層の積層構造を簡単に製造することができる。この結果、同じ種類の強誘電体材料を積層することで多値化が可能となるため、強誘電体材料の種類を減らすことが可能となる。また、強誘電体層の成膜条件を１層目と２層目で変更する必要がないため、工程数の削減が図れる。
【００４９】
（実施の形態４）
本発明の実施の形態４では、図２７に示すように、中間電極に下側電極１と結晶配向性の異なる膜を適用することにより、強誘電体層２と３の膜の結晶配向性を自動的に変化させることができる。（１１１）方向に強く配向したＰｔ基板と無配向のＰｔ基板上にそれぞれ、同一のプロセス条件で形成したＰｂ（Ｚｒ０．５，Ｔｉ０．５）Ｏ３膜のＸ線回折スペクトルを図２８に示す。図２８より、（１１１）に配向したＰｔ上のＰｂ（Ｚｒ０．５，Ｔｉ０．５）Ｏ３膜は（１１１）に強く配向しており、無配向のＰｔ上のＰｂ（Ｚｒ０．５，Ｔｉ０．５）Ｏ３膜は無配向になっているのが分かる。すなわち、Ｐｂ（Ｚｒ０．５，Ｔｉ０．５）Ｏ３膜の結晶配向性は下地基板と同じになっている。
【００５０】
以上のように、実施の形態１および２を実現する上で、強誘電体層２および３に同じ種類の材料を同一のプロセス条件で形成した薄膜を適用しても、結晶配向性を相違させ、抗電圧を異ならせることが可能である。この製造方法によれば、同じ種類の強誘電体材料を同じ条件で積層形成するため、強誘電体材料の種類を減らせて、コストの削減を図ることができる。
【００５１】
（実施の形態に対する付言）
１．上記実施の形態では、２つの強誘電体層は、その抗電圧が相違することを説明した。しかし、非常に変わったヒステリシス曲線を有する強誘電体層が現れ、抗電圧が同じであっても、一方の強誘電体層が飽和し、他方の強誘電体層が飽和しない電圧範囲が存在するようなヒステリシス曲線を有する２つの強誘電体層が得られれば、本発明に含まれる２つの強誘電体層の対象となる。
２．上記実施の形態では、２つの強誘電体層が同じ組成を有し、配向を相違させることにより抗電圧が異なるようにした例を示した。しかし、２つの強誘電体層を異なる組成で形成することにより、配向の如何によらず抗電圧を相違させてもよいことは言うまでもない。
【００５２】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されることはない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００５３】
【発明の効果】
本発明の多値情報記憶素子を用いることにより、加工が容易で、プロセス工程数の増大を抑制し、動作制御において誤動作を生じにくい多値情報記憶素子を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の多値情報記憶素子におけるキャパシタを示す図である。
【図２】図１のキャパシタの一方の強誘電体層のヒステリシス特性を示す図である。
【図３】図１のキャパシタの他方の強誘電体層のヒステリシス特性を示す図である。
【図４】図１のキャパシタの等価回路図である。
【図５】図１に示すキャパシタ５への電圧印加により発生する電荷量および分割電圧を求めるための図である。
【図６】図１に示すキャパシタの２つの強誘電体層のヒステリシスを合成した合成ヒステリシスを示す図である。
【図７】横軸を２つの強誘電体層の間の電圧として、（ａ）はキャパシタに電圧αを印加した状態を示す図であり、（ｂ）はその後ゼロ電位にした状態を示す図であり、（ｃ）電圧αの波形を示す図であり、（ｄ）はその後、ゼロ電位にする波形を示す図である。
【図８】横軸をキャパシタに印加する電圧として、（ａ）は電圧αを印加した状態を示す図であり、（ｂ）はその後、ゼロ電位にした状態を示す図である。
【図９】横軸を２つの強誘電体層の間の電圧として、（ａ）はキャパシタに電圧αを印加した後、電圧−βを印加した状態を示す図であり、（ｂ）はその後ゼロ電位にした状態を示す図であり、（ｃ）電圧α印加の後に電圧−βを印加する波形を示す図であり、（ｄ）はその後、ゼロ電位にする波形を示す図である。
【図１０】横軸をキャパシタに印加する電圧として、（ａ）は電圧α、次いで−βを印加した状態を示す図であり、（ｂ）はその後、ゼロ電位にした状態を示す図である。
【図１１】横軸を２つの強誘電体層の間の電圧として、（ａ）はキャパシタに電圧−αを印加した状態を示す図であり、（ｂ）はその後ゼロ電位にした状態を示す図であり、（ｃ）は電圧−αを印加する波形を示す図であり、（ｄ）はその後、ゼロ電位にする波形を示す図である。
【図１２】横軸をキャパシタに印加する電圧として、（ａ）は電圧−αを印加した状態を示す図であり、（ｂ）はその後、ゼロ電位にした状態を示す図である。
【図１３】軸を２つの強誘電体層の間の電圧として、（ａ）はキャパシタに電圧−αを印加した後、電圧βを印加した状態を示す図であり、（ｂ）はその後ゼロ電位にした状態を示す図であり、（ｃ）電圧−α印加の後に電圧βを印加する波形を示す図であり、（ｄ）はその後、ゼロ電位にする波形を示す図である。
【図１４】横軸をキャパシタに印加する電圧として、（ａ）は電圧−α、次いでβを印加した状態を示す図であり、（ｂ）はその後、ゼロ電位にした状態を示す図である。
【図１５】本発明の実施の形態２における多値情報記憶素子が適用されたＭＦＳＦＥＴ型のメモリセルを示す図である。
【図１６】図１５のメモリセルをワード線とビット線とに配置した等価回路図である。
【図１７】図１５のＭＦＳＦＥＴ型のメモリセルのチャネル領域と強誘電体層との間に蓄積される電荷を示す図である。
【図１８】図１７の分極状態に対応する分極安定点を示す図である。
【図１９】図１５のＭＦＳＦＥＴ型のメモリセルのチャネル領域と強誘電体層との間に蓄積される電荷を示す図である。
【図２０】図１９の分極状態に対応する分極安定点を示す図である。
【図２１】図１５のＭＦＳＦＥＴ型のメモリセルのチャネル領域と強誘電体層との間に蓄積される電荷を示す図である。
【図２２】図２１の分極状態に対応する分極安定点を示す図である。
【図２３】図１５のＭＦＳＦＥＴ型のメモリセルのチャネル領域と強誘電体層との間に蓄積される電荷を示す図である。
【図２４】図２３の分極状態に対応する分極安定点を示す図である。
【図２５】各分極状態に対応するゲート電圧／ドレイン電流との関係を示す図である。
【図２６】本発明の実施の形態３において用いられる強誘電体層の配向特性を示すＸ線回折パターンを示す図である。
【図２７】本発明の実施の形態４において用いられるキャパシタ構成を示す図である。
【図２８】本発明の実施の形態４において用いられる強誘電体層の配向特性を示すＸ線回折パターンを示す図である。
【符号の説明】
１  下電極、２，３  強誘電体層、４  上電極、６，７  ヒステリシス、１１，１２，１３，１４  安定分極点、１５  中間電極、５１  シリコン基板、５２ソース／ドレイン領域、５３  チャネル領域、５４，５５  強誘電体層、５６ゲート電極、５７，５８，５９，６０  電荷、６１，６２，６３，６４  ドレイン電流−ゲート電圧関係、６６，６８  強誘電体層、６７  異なる配向性の中間電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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