(57)【要約】【課題】抵抗素子の占有面積の増大を抑制できて、小型かつ安価な半導体装置を提供すること。【解決手段】半導体基板１上に形成した第１の絶縁膜２上に、２つのポリシリコン膜３，３を形成し、その一方に複数の抵抗素子領域８，８，…を形成する。抵抗素子領域８，８，…は、ポリシリコン膜３に所定の不純物がイオン注入されてなり、その外縁が、ポリシリコン膜３の外縁から、ポリシリコン膜３をエッチングで形成する際の寸法のバラツキに応じた距離だけ内側に隔てられている。また、抵抗素子領域８，８，…は、互いに隣接する外縁の間の距離が、イオン注入時のマスクのフォトレジストの最小間隔になっている。抵抗素子領域８，８，…は、抵抗値についてポリシリコン膜３の加工バラツキの影響を回避でき、互いに効果的に電気的に分離でき、さらに、高集積を図ることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基体上に形成されたポリシリコン膜中に、不純物が導入されてなる抵抗素子領域を複数個備えることを特徴とする半導体装置。
【請求項２】
基体上に形成されたポリシリコン膜中に、不純物が導入されてなる抵抗素子領域を複数個備え、
バイポーラトランジスタのエミッタ、または、電界効果トランジスタのゲートのいずれかは、上記ポリシリコン膜と同一のポリシリコン膜で形成されていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記ポリシリコン膜は、上記導入される不純物の導電型と逆の導電型の不純物が、予めドープされていることを特徴とする半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
上記ポリシリコン膜を形成するポリシリコンは、堆積時にノンドープであることを特徴とする半導体装置。
【請求項５】
請求項２乃至４のいずれか１つに記載の半導体装置において、
上記バイポーラトランジスタのエミッタ、または、電界効果トランジスタのゲートを形成するポシリコン膜のいずれかに、上記抵抗素子領域を形成する不純物と同じ元素の不純物が導入されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか１つに記載の半導体装置において、
上記複数の抵抗素子領域を備えるポリシリコン膜は、上記不純物が導入されていない部分のシート抵抗が、上記不純物が導入された部分のシート抵抗の１００倍以上であることを特徴とする半導体装置。
【請求項７】
基体上にポリシリコンを成膜する工程と、
上記ポリシリコンをパターニングして第１のポリシリコン膜を形成する工程と、
上記第１のポリシリコン膜上に、この第１のポリシリコン膜の平面における外縁よりも内側に開口を有するマスクを形成する工程と、
上記マスクの開口を通して、上記第１のポリシリコン膜に不純物を導入する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
基体上にポリシリコンを成膜する工程と、
上記ポリシリコンをパターニングして、第１のポリシリコン膜、第２のポリシリコン膜および第３のポリシリコン膜を形成する工程と、
上記第１のポリシリコン膜上に、この第１のポリシリコン膜の平面における外縁よりも内側に開口を有するマスクを形成する工程と、
上記マスクの開口を通して、上記第１のポリシリコン膜に不純物を導入する工程と、
上記第２のポリシリコン膜および第３のポリシリコン膜の少なくとも１つに、所定の不純物を導入する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至６のいずれか１つに記載の半導体装置を備える光ピックアップ装置。
【請求項１０】
請求項１乃至６のいずれか１つに記載の半導体装置を備える光通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ポリシリコンを用いた抵抗素子を備え、特に、光ピックアップ装置や光通信装置に好適な半導体装置と、その製造方法に関する。
【０００２】
【従来の技術】
従来より、ポリシリコンを用いて形成したポリシリコン抵抗素子は、拡散により形成した拡散抵抗素子に比べて寄生容量が小さいので、光通信装置の信号処理回路のような高速動作の半導体装置に、多く使用されている。
【０００３】
この種の半導体装置としては、図３（ｃ）の断面図に示すようなのものが知られている。この半導体装置は、半導体基板１上に形成された第１の絶縁膜５２と、ポリシリコン膜６３と、このポリシリコン膜６３を覆うと共に窓を有する第２の絶縁膜５６と、この第２の絶縁膜５６上に形成されると共に上記窓を介してポリシリコン膜６３に接続された電極５７とを備える。上記ポリシリコン膜６３の全体に、イオン注入によって導入された不純物が分布している。
【０００４】
上記従来の半導体装置は、図３（ａ），（ｂ）の工程図で示すように製造している。まず、図３（ａ）に示すように、半導体基板１上に第１の絶縁膜５２を形成後、この第１の絶縁膜５２上にポリシリコン５３を成長し、このポリシリコン５３の全面に、イオン注入法によって所定の不純物を導入する。この不純物が導入されたポリシリコン５３上に第３の絶縁膜５４を成膜して、アニールを行う。
【０００５】
次に、上記第３の絶縁膜５４を除去した後、図３（ｂ）に示すように、フォトエッチング法を用いて上記ポリシリコン５３をエッチングしてポリシリコン膜６３を形成する。そして、図３（ｃ）に示すように、上記ポリシリコン膜６３を覆うように第２の絶縁膜５６を成膜し、フォトエッチング法によって開口した後に電極５７を形成して、半導体装置が完成する。
【０００６】
しかしながら、図３（ｃ）の従来の半導体装置は、次のような問題点を含んでいる。すなわち、上記ポリシリコン膜６３の形成時に、上記ポリシリコン５３のエッチングの加工バラツキが比較的大きい。これは、上記ポリシリコン５３のエッチングはプラズマエッチング等のドライエッチングであり、このドライエッチングの加工形状は、ポリシリコン膜６３自体のパターンや、ポリシリコン膜６３近傍の他の部分のパターンの影響を受け易いからである。したがって、上記ドライエッチングで加工されたポリシリコン膜６３は寸法のバラツキが比較的大きく、その結果、抵抗値の設計値に対する誤差が大きいという問題があった。
【０００７】
このような問題を解決するため、従来、図４の平面図に示すような半導体装置が提案されている（例えば特許文献１）。図４に示すように、この半導体装置は、平面において、上記ポリシリコン膜７３の外縁から内側に所定距離ｙ以上隔てた輪郭を有する内側部分７８に、不純物を導入する。上記所定距離ｙは、上記ポリシリコン膜７３の形成工程に生じる寸法バラツキよりも大きく設定する。つまり、上記ポリシリコン膜３の抵抗値を、上記ポリシリコン膜７３の外縁よりも内側に不純物を導入してなる内側部分７８で定めることによって、この抵抗値がポリシリコン膜７３の寸法バラツキの影響を受けることなく安定して得られるようにしている。
【０００８】
【特許文献１】
特開平０５−１８３１１０号公報（第２図）
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置は、上記ポリシリコン抵抗素子を複数個形成した場合、抵抗素子の占有面積が大きくなるという問題がある。すなわち、図４のポリシリコン抵抗素子は、互いに隣接して形成すると、隣合う外縁の間に、エッチングの最小間隔で定まる離隔ｘが生じる。また、上記各ポリシリコン抵抗素子のポリシリコン膜７３は、上記ｙ以上の幅を有する外周部が存在する。したがって、隣接するポリシリコン抵抗素子の内側部分７８について、隣合う外縁の間に、ｘ＋２ｙの距離に亘って抵抗機能を発揮しない部分が生じる。このように、従来の半導体装置は、上記ポリシリコン抵抗素子を複数個形成すると、抵抗機能を発揮しない部分が増大するので、上記ポリシリコン抵抗素子を配置する領域の占有面積が大きくなるのである。
【００１０】
このようなポリシリコン抵抗素子の占有面積の増大は、例えば差動増幅回路等のような厳密な抵抗比が必要とされる回路を有する半導体装置において、顕著である。上記差動増幅回路では、所定の抵抗比を得る場合、同一長さおよび同一幅の寸法を有する抵抗素子を、抵抗比に応じた個数だけ並列接続して使用することが多い。例えば、１０：１の抵抗比が必要な場合、１本の抵抗素子と、並列接続した１０本の抵抗素子とを形成する必要がある。したがって、上記差動増幅回路は、全体として必要となる抵抗素子の数が膨大になるので、上記抵抗素子を従来のポリシリコン抵抗素子で構成すると、半導体装置に対する抵抗素子の占有面積が著しく増大し、半導体装置の面積の増大、ひいては、単価の上昇を招くという問題が発生する。
【００１１】
そこで、本発明の目的は、抵抗素子の占有面積の増大を抑制できて、小型かつ安価な半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、基体上に形成されたポリシリコン膜中に、不純物が導入されてなる抵抗素子領域を複数個備えることを特徴としている。
【００１３】
上記構成によれば、１つの上記ポリシリコン膜中に、上記抵抗素子領域を複数個備えるので、従来の１つのポリシリコン膜で１つの抵抗素子を形成する半導体装置におけるように、各ポリシリコン膜の間に離隔を設け、かつ、各ポリシリコンに外周部を設ける必要がない。したがって、本発明の半導体装置は、同一の面積について、抵抗機能を奏する部分（本発明では抵抗素子領域）を従来よりも大きい割合で形成できて、抵抗素子の集積度を従来よりも高くできる。その結果、本発明の半導体装置は、抵抗素子の占有面積を従来よりも縮小でき、小型化と単価の削減を実現できる。
【００１４】
本発明の半導体装置は、基体上に形成されたポリシリコン膜中に、不純物が導入されてなる抵抗素子領域を複数個備え、
バイポーラトランジスタのエミッタ、または、電界効果トランジスタのゲートのいずれかは、上記ポリシリコン膜と同一のポリシリコン膜で形成されていることを特徴としている。
【００１５】
上記構成によれば、１つの上記ポリシリコン膜中に、上記抵抗素子領域を複数個備えるので、従来の１つのポリシリコン膜で１つの抵抗素子を形成する半導体装置よりも、抵抗素子の集積度を高くできる。その結果、本発明の半導体装置は、抵抗素子の占有面積を従来よりも縮小でき、小型化と単価の削減を実現できる。
【００１６】
また、上記基体上に形成されたポリシリコン膜と同一のポリシリコン膜、つまり、同一のポリシリコン層から形成されたポリシリコン膜で、バイポーラトランジスタのエミッタ、または、電界効果トランジスタのゲートを形成する。したがって、本発明の半導体装置は、同一のポリシリコン層を共用して、抵抗素子、バイポーラトランジスタおよび電界効果トランジスタを形成できるので、製造工程数を少なくできる。その結果、この半導体装置は、効果的に単価の低減を行なうことができる。
【００１７】
１実施形態の半導体装置は、上記ポリシリコン膜は、上記導入される不純物の導電型と逆の導電型の不純物が、予めドープされている。
【００１８】
上記実施形態によれば、上記ポリシリコン膜は、上記抵抗素子領域を形成する不純物の導電型と逆の導電型の不純物が予めドープされているので、上記抵抗素子領域が所定の寸法に正確に形成され、また、上記抵抗素子領域の形成後の不純物の拡散が効果的に防止される。
【００１９】
１実施形態の半導体装置は、上記ポリシリコン膜を形成するポリシリコンは、堆積時にノンドープである。
【００２０】
上記実施形態によれば、上記ポリシリコン膜を形成するポリシリコンは、堆積時にノンドープであるので、このポリシリコン膜の所望の領域に、所望の濃度の不純物が正確に導入される。
【００２１】
１実施形態の半導体装置は、上記バイポーラトランジスタのエミッタ、または、電界効果トランジスタのゲートを形成するポシリコン膜のいずれかに、上記抵抗素子領域を形成する不純物と同じ元素の不純物が導入されている。
【００２２】
上記実施形態によれば、上記バイポーラトランジスタのエミッタ、または、電界効果トランジスタのゲートを形成するポリシリコン膜のいずれかに、上記抵抗素子領域を形成する不純物と同じ元素の不純物が導入されるので、上記抵抗素子領域を形成する工程の少なくとも１つと、上記バイポーラトランジスタを形成する工程または上記電界効果トランジスタを形成する工程の少なくとも１つを、共通にできる。その結果、半導体装置の製造コストを効果的に削減できて、この半導体装置の単価を低減できる。
【００２３】
１実施形態の半導体装置は、上記複数の抵抗素子領域を備えるポリシリコン膜は、上記不純物が導入されていない部分のシート抵抗が、上記不純物が導入された部分のシート抵抗の１００倍以上である。
【００２４】
上記実施形態によれば、上記複数の抵抗素子領域を備えるポリシリコン膜は、上記不純物が導入された部分が、上記不純物が導入されていない部分の影響を殆ど受けることなく、抵抗素子として有効に機能することができる。
【００２５】
本発明の半導体装置の製造方法は、基体上にポリシリコンを成膜する工程と、
上記ポリシリコンをパターニングして第１のポリシリコン膜を形成する工程と、
上記第１のポリシリコン膜上に、この第１のポリシリコン膜の平面における外縁よりも内側に開口を有するマスクを形成する工程と、
上記マスクの開口を通して、上記第１のポリシリコン膜に不純物を導入する工程と
を有することを特徴としている。
【００２６】
上記構成によれば、基体上にポリシリコンが成膜され、このポリシリコンがパターニングされて第１のポリシリコン膜が形成され、この第１のポリシリコン膜上に、この第１のポリシリコン膜の平面における外縁よりも内側に開口を有するマスクが形成され、このマスクの開口を通して上記第１のポリシリコン膜に不純物が導入される。したがって、上記第１のポリシリコン膜に不純物が比較的少ない工程で所望の形状に導入されて、本発明の抵抗素子領域が少ない手間で形成される。その結果、比較的集積度が高い抵抗素子領域を有する半導体装置が、安価に製造できる。
【００２７】
本発明の半導体装置の製造方法は、基体上にポリシリコンを成膜する工程と、
上記ポリシリコンをパターニングして、第１のポリシリコン膜、第２のポリシリコン膜および第３のポリシリコン膜を形成する工程と、
上記第１のポリシリコン膜上に、この第１のポリシリコン膜の平面における外縁よりも内側に開口を有するマスクを形成する工程と、
上記マスクの開口を通して、上記第１のポリシリコン膜に不純物を導入する工程と、
上記第２のポリシリコン膜および第３のポリシリコン膜の少なくとも１つに、所定の不純物を導入する工程と
を有することを特徴としている。
【００２８】
上記構成によれば、基体上にポリシリコンが成膜され、このポリシリコンがパターニングされて、第１のポリシリコン膜、第２のポリシリコン膜および第３のポリシリコン膜が形成され、上記第１のポリシリコン膜上に、この第１のポリシリコン膜の平面における外縁よりも内側に開口を有するマスクが形成され、このマスクの開口を通して、上記第１のポリシリコン膜に不純物が導入され、上記第２のポリシリコン膜および第３のポリシリコン膜の少なくとも１つに、所定の不純物が導入される。上記第１乃至第３のポリシリコン膜は、同一のポリシリコンから形成されるので、共通の基板上に、抵抗素子、バイポーラトランジスタまたは電界効果トランジスタが、少ない手間で形成される。したがって、高機能かつ高集積の半導体装置が、安価に製造できる。
【００２９】
本発明の光ピックアップ装置は、上記半導体装置を備えることを特徴としている。
【００３０】
上記構成によれば、上記ピックアップ装置は、上記半導体装置を備えるので、効果的に小型化が図れると共に、安価に形成できる。
【００３１】
本発明の光通信装置は、上記半導体装置を備えることを特徴としている。
【００３２】
上記構成によれば、上記半導体装置を備えるので、効果的に小型化が図れると共に、安価に形成できる。
【００３３】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００３４】
図１（ａ）は、本発明の第１実施形態の半導体装置を示す平面図であり、図１（ｂ）は、図１（ａ）の半導体装置の断面図である。
【００３５】
この半導体装置は、図１（ｂ）に示すように、半導体基板１上に形成された基体としての第１の絶縁膜２上に、２つのポリシリコン膜３，３を備え、このポリシリコン膜３の内部に、抵抗素子領域８を形成している。この半導体装置は、高精度な４：１の抵抗比を生成するため、上記２つのポリシリコン膜３のうちの一方に、上記抵抗素子領域８を１個形成し、上記２つのポリシリコン膜３のうちの他方に、上記抵抗素子領域８を、上記一方の抵抗素子領域と同一の形状に４個形成している。この４個の抵抗素子領域８，８，…は、１つのメタル配線９に並列に接続されている。
【００３６】
上記抵抗素子領域８，８…は、所定の不純物がイオン注入法によって注入されてなり、この抵抗素子領域８，８…の外縁は、上記ポリシリコン膜３の外縁から所定距離だけ内側に位置している。このポリシリコン膜３の外縁と抵抗素子領域８，８，…の外縁との間の距離は、上記ポリシリコン膜３をエッチングで形成する際の寸法のバラツキに応じて設定している。また、上記１つのポリシリコン膜３に形成された４つの抵抗素子領域８，８，…は、互いに隣接する外縁の間が所定距離をなすように形成している。この外縁の間の距離は、フォトレジストの最小間隔、または、電気的な絶縁が確保される距離に設定している。上記ポリシリコン膜３の上記抵抗素子領域８，８…以外の部分は、不純物を導入しないで、上記抵抗素子領域８に対してインピーダンスを高くしている。これによって、上記４つの抵抗素子領域８，８…を互いに電気的に分離して、各抵抗素子領域８が互いに影響を受けることなく機能するようにしている。
【００３７】
上記半導体装置は、以下のようにして製造する。まず、半導体基板１の表面に、酸化膜等の絶縁膜２を形成し、この絶縁膜２の表面に、ポリシリコンを２００ｎｍ程度の厚みに成膜する。その後、このポリシリコンを選択的にエッチングして、ポリシリコン膜３を形成する。なお、このポリシリコン膜３はノンドープである。
【００３８】
上記ポリシリコン膜３上に、例えばフォトレジストを用いてイオン注入に対するマスク材を形成し、このマスク材に設けた開口を通して、上記ポリシリコン膜３の抵抗素子領域８，８，…を形成する領域にイオン注入を行なう。
【００３９】
この後、上記半導体基板上およびポリシリコン膜３上に酸化膜等を成膜し、パターニングして第２の絶縁膜６を形成し、この第２の絶縁膜の開口を介して表面から抵抗素子領域８，８，に接続する電極７を形成して、図１（ａ），（ｂ）に示すような半導体装置を得る。
【００４０】
上記ポリシリコン膜３の外縁と、上記抵抗素子領域８の外縁との間の距離としては、上記ポリシリコンのエッチング時の加工バラツキに対応する０．５μｍと、上記イオン注入時のフォトマスクの位置合わせのバラツキに対応する０．５μｍとの合計である１．０μｍ以上を設定する。また、上記４個の抵抗素子領域８，８，…の互いに隣接する外縁の間の距離として、イオン注入時のフォトレジストの最小間隔である０．５μｍを設定する。これによって、上記抵抗素子領域８，８，…について、ポリシリコン膜３の加工バラツキ等の影響を受けることなく所定の抵抗値が高精度に得られ、また、互いに確実に電気的に分離できる。
【００４１】
ここで、図４の従来の半導体装置では、１つのポリシリコン膜７３で１つの抵抗素子を形成したので、隣合うポリシリコン抵抗素子の内側部分７８について、隣合う外縁の間に、ｘ＋２ｙの距離が生じていた。ここで、本実施形態の半導体装置と同様に、ポリシリコン膜７３の外縁と内側部分７８の外縁との間の外周部の幅ｙが１．０μｍであり、隣合うポリシリコン膜７３，７３の間のエッチング間隔が０．５μｍであるとする。そうすると、従来の半導体装置では、上記隣接する内側部分７８の外縁の間の距離ｘ＋２ｙは、２．５μｍとなる。これに対して、本実施形態の半導体装置によれば、上記抵抗素子領域８の互いに隣接する外縁の間の距離を、０．５μｍにできる。したがって、従来の半導体装置よりも、ポリシリコン抵抗素子の集積化を図ることができるのである。
【００４２】
本実施形態において、上記ポリシリコン膜３は、ノンドープであったが、上記抵抗素子領域８を形成する不純物の導電型と逆の導電型にドープされていてもよい。上記ポリシリコン膜３に、上記抵抗素子領域８と逆の導電型の不純物をドープすることにより、隣合う上記抵抗素子領域８，８に互いに異なる電圧が印加された場合であっても、各抵抗素子領域８，８から、上記ポリシリコン膜３の上記抵抗素子領域８，８に挟まれた部分に広がる空乏層を抑制できる。したがって、隣合う抵抗素子領域８，８の間の短絡が効果的に防止される。また、複数の上記抵抗素子領域８，８，…の間において、空乏層の生成が抑制できるので、上記抵抗素子領域８，８…を互いに更に近接して配置できるので、更なる集積化が可能となる。
【００４３】
また、上記不純物が導入されてなる抵抗素子領域８のシート抵抗は、ポリシリコン膜３の他の部分のシート抵抗値の１／１００以下である事が望ましい。基本的には、上記ポリシリコン膜３の抵抗値は、上記抵抗素子領域８以外の部分のインピーダンスが高ければ、上記ポリシリコン膜３の加工バラツキ等の影響を受け難い。しかしながら、上記抵抗素子領域８のシート抵抗が高くなると、上記抵抗素子領域８以外の部分のシート抵抗のバラツキや、加工バラツキの影響を受けるようになる。通常、ポリシリコンの抵抗値には、イオン注入量バラツキ、ポリシリコン膜厚バラツキおよび熱処理バラツキ等に起因して、ウエハ間およびロット間に凡そ±１０％程度のバラツキが生じる。したがって、上記抵抗素子領域８のシート抵抗を、ポリシリコン膜３の他の部分のシート抵抗値の１／１００以下にすることによって、このポリシリコン膜３の抵抗素子領域８以外の部分による影響を少なくするのが望ましい。
【００４４】
また、本実施形態において、図１（ａ），（ｂ）に示すように、この半導体装置が有する回路において、４：１の抵抗比を生成するため、２つのポリシリコン３，３に、１個の抵抗素子領域と４個の抵抗素子領域８，８，…とを各々形成したが、抵抗素子領域間の干渉などを問題としない場合は、同一のポリシリコン内に全ての抵抗素子領域８，８，…を形成しても良く、これにより、更なる集積化が可能となる。
【００４５】
図２（ａ）は、本発明の第２実施形態の半導体装置を示す平面図であり、図２（ｂ）は、図２（ａ）の断面図である。
【００４６】
この半導体装置は、第１実施形態と同様のポリシリコン膜中に形成された抵抗素子領域に加えて、同一の基体上に、バイポーラトランジスタとしてのＮＰＮトランジスタを備える。
【００４７】
図２（ｂ）に示すように、第２実施形態の半導体装置は、半導体基板１１上に形成されたＮ型エピタキシャル層２１と、このＮ型エピタキシャル層２１を電気的に分離するＰ型拡散層２２とを備え、上記Ｎ型エピタキシャル層２１およびＰ型拡散層２２上に、基体としての絶縁膜１２を備える。
【００４８】
上記ＮＰＮトランジスタの形成位置には、上記半導体基板１１とＮ型エピタキシャル層２１との境界に、Ｎ＋型埋込層１５が設けられている。このＮ＋型埋込層１５上には、Ｎ型エピタキシャル層２１の部分を隔ててベース領域１６が形成されている。このベース領域１６に、上記絶縁膜１２に設けられた開口を介してエミッタ２０が接続されている。上記Ｎ＋型埋込層１５上には、コレクタ電極接続領域１４が形成されている。このコレクタ電極接続領域１４に、上記絶縁膜１２に設けられた開口を介してコレクタ電極１９が接続されている。
【００４９】
上記ＮＰＮトランジスタに隣接して、上記絶縁膜１２上のポシリコン膜１３に、複数の抵抗素子領域１８，１８，…が形成されている。この複数の抵抗素子領域１８，１８，…は、第１実施形態の半導体装置と同様に、ポリシリコン膜１３の加工バラツキの影響を受けない程度の距離だけ、上記ポリシリコン１３の外縁から内側に隔てられていると共に、互いに隣接する外縁が、イオン注入時のフォトレジストの最小間隔に対応した距離だけ隔てられている。
【００５０】
上記エミッタ２０、コレクタ電極１９およびポリシリコン膜１３は、同一の工程で成長されたポリシリコンで形成されている。すなわち、本実施形態の半導体装置の製造工程において、上記半導体基板１１上に、Ｎ型エピタキシャル層２１、Ｐ型拡散層２２、コレクタ電極接続領域１４、Ｎ＋型埋込層１５およびベース領域１６を形成した後、絶縁膜１２を形成する。この絶縁膜１２に、上記エミッタ２０およびコレクタ電極１９用の開口を形成し、上記絶縁膜１２の表面および上記開口の内側に、ポリシリコンを成膜する。その後、上記ポリシリコンをフォトエッチング工程でパターニングして、上記抵抗素子領域用のポリシリコン膜１３、エミッタ２０用のポリシリコン膜、および、コレクタ電極１９用のポリシリコン膜を形成する。つまり、第１のポリシリコン膜および第２のポリシリコン膜を形成する。
【００５１】
この後、上記ポリシリコン膜１３中に、イオン注入によって不純物を導入して、上記抵抗素子領域１８，１８，…を形成する。
【００５２】
また、上記エミッタ２０用のポリシリコン膜およびコレクタ電極１９用のポリシリコン膜に、イオン注入法によって各々所定の不純物を導入して、エミッタ２０およびコレクタ電極１９が完成する。
【００５３】
上記半導体装置の製造工程において、上記抵抗素子領域を形成するポリシリコン膜と、上記エミッタ２０用のポリシリコン膜と、上記コレクタ電極１９用のポリシリコン膜とを、同一の工程で成膜したポリシリコンを、同一の工程でパターニングして形成する。したがって、本実施形態の半導体装置は、比較的少ない工程で、抵抗素子とバイポーラトランジスタを形成することができる。
【００５４】
上記エミッタ２０用のポリシリコン膜およびコレクタ電極１９用のポリシリコン膜に導入する不純物が、上記抵抗素子領域１８を形成する不純物と異なる場合、第１実施形態の半導体装置の製造方法に、不純物を導入する工程を１個加えるのみで、抵抗素子とバイポーラトランジスタを備える半導体装置を製造することができる。したがって、高機能かつ高集積度の半導体装置を、比較的安価に製造できる。
【００５５】
さらに、上記エミッタ２０用のポリシリコン膜およびコレクタ電極１９用のポリシリコン膜に導入する不純物が、上記抵抗素子領域１８を形成する不純物と同一である場合、第１実施形態の半導体装置の製造方法と同一の工程数で、抵抗素子とバイポーラトランジスタを備える半導体装置を製造することができる。したがって、高機能かつ高集積の半導体装置を、さらに安価に製造できる。
【００５６】
本実施形態の半導体装置は、上記抵抗素子領域１８，１８…と共に、バイポーラトランジスタとしてのＮＰＮトランジスタを形成したが、バイポーラトランジスタに代えて、電界効果トランジスタを形成してもよい。この場合、電界効果トランジスタのゲート電極を、上記ポリシリコン膜１３と同一のポリシリコンで形成することができる。つまり、同一のポリシリコンをパターニングして、抵抗素子領域を形成する第１のポリシリコン膜と、電界効果トランジスタのゲートを形成する第３のポリシリコン膜とを形成する。これによって、抵抗素子と電界効果トランジスタとを有する半導体装置を安価に製造することができる。この場合、上記第１のポリシリコン膜に抵抗素子領域を形成するために導入する不純物と、上記第３のポリシリコン膜に導入する不純物とを同じにすることによって、上記半導体装置をさらに安価に製造することができる。
【００５７】
また、上記抵抗素子と、バイポーラトランジスタと、電界効果トランジスタとを同一の基板上に形成してもよい。この場合、上記抵抗素子領域を形成する第１のポリシリコン膜と、上記バイポーラトランジスタのエミッタと、上記電界効果トランジスタのゲートとを、同一のポリシリコンから形成して、半導体装置を安価に製造することができる。また、上記抵抗素子領域を形成する不純物と、上記バイポーラトランジスタのエミッタに導入する不純物と、上記電界効果トランジスタのゲートに導入する不純物とを同一にすることによって、半導体装置をさらに安価に製造できる。
【００５８】
【発明の効果】
以上より明らかなように、本発明の半導体装置によれば、基体上に形成された第１のポリシリコン膜中に、不純物が導入されてなる抵抗素子領域を複数個備えるので、上記抵抗素子領域を従来よりも互いに近接して形成できるので、抵抗素子の集積度を従来よりも高くできる。その結果、この半導体装置は、抵抗素子の占有面積を従来よりも縮小できて、小型化と単価の削減を実現できる。
【００５９】
また、本発明の半導体装置によれば、基体上に、同一のポリシリコンから形成された第１のポリシリコン膜、第２のポリシリコン膜および第３のポリシリコン膜を備え、上記第１のポリシリコン膜中に、不純物が導入されてなる抵抗素子領域を複数個備え、上記第２のポリシリコン膜で、バイポーラトランジスタのエミッタを形成し、上記第３のポリシリコン膜で、電界効果トランジスタのゲートを形成するので、上記ポリシリコンを、抵抗素子、バイポーラトランジスタおよび電界効果トランジスタに共用することによって製造工程数を少なくできて、単価の低減を効果的に行なうことができる。
【００６０】
また、本発明の半導体装置の製造方法によれば、基体上にポリシリコンを成膜する工程と、上記ポリシリコンをパターニングして第１のポリシリコン膜を形成する工程と、上記第１のポリシリコン膜上に、この第１のポリシリコン膜の平面における外縁よりも内側に開口を有するマスクを形成する工程と、上記マスクの開口を通して、上記第１のポリシリコン膜に不純物を導入する工程とを有するので、上記第１のポリシリコン膜に不純物を比較的少ない工程で所望の形状に導入できるので、抵抗素子を有する半導体装置が少ない手間で安価に製造できる。
【００６１】
また、本発明の半導体装置の製造方法によれば、基体上にポリシリコンを成膜する工程と、上記ポリシリコンをパターニングして、第１のポリシリコン膜、第２のポリシリコン膜および第３のポリシリコン膜を形成する工程と、上記第１のポリシリコン膜上に、この第１のポリシリコン膜の平面における外縁よりも内側に開口を有するマスクを形成する工程と、上記マスクの開口を通して、上記第１のポリシリコン膜に不純物を導入する工程と、上記第２のポリシリコン膜および第３のポリシリコン膜の少なくとも１つに、所定の不純物を導入する工程とを有するので、共通の基板上に、抵抗素子、バイポーラトランジスタまたは電界効果トランジスタが、少ない手間で形成され、その結果、高機能かつ高集積の半導体装置が、比較的安価に製造できる。
【００６２】
また、本発明の光ピックアップ装置によれば、上記半導体装置を備えるので、小型化とコスト低減を効果的に行なうことができる。
【００６３】
また、本発明の光通信装置によれば、上記半導体装置を備えるので、小型化とコスト低減を効果的に行なうことができる。
【図面の簡単な説明】
【図１】図１（ａ）は、本発明の第１実施形態の半導体装置を示す平面図であり、図１（ｂ）は、図１（ａ）の半導体装置の断面図である。
【図２】図２（ａ）は、本発明の第２実施形態の半導体装置を示す平面図であり、図２（ｂ）は、図２（ａ）の断面図である。
【図３】図３（ａ），（ｂ）は、従来の半導体装置の製造方法を示す工程図であり、図３（ｃ）は、従来の半導体装置を示す断面図である。
【図４】従来の半導体装置を示す平面図である。
【符号の説明】
１  半導体基板
２  第１の絶縁膜
３  ポリシリコン膜
６  第２の絶縁膜
７  電極
８  抵抗素子領域
９  メタル配線
【図１】
2004311840.tif 000003
【図２】
2004311840.tif 000004
【図３】
2004311840.tif 000005
【図４】
2004311840.tif 000006