(57)【要約】【課題】複数のＤＣ−ＤＣ電源部内部のスイッチング素子が同時にオンするので、電源投入時の突入電流が大きくなってしまうという課題を解決する。【解決手段】ＤＣ−ＤＣ電源部を複数のグループに分割し、互いにアクティブ区間が重ならない複数の制御パルスを作成して、分割したグループの各々に供給するようにした。スイッチング素子がオンする時間が分散されるので、電源投入時の突入電流を小さくすることができる。【選択図】            図１
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【特許請求の範囲】
【請求項１】
互いにアクティブ区間が重ならない複数の制御パルスを出力する制御部と、インダクタおよびこのインダクタに流れる電流を制御するスイッチング素子を内蔵した複数のＤＣ−ＤＣ電源部とを有し、この複数のＤＣ−ＤＣ電源部を少なくとも２つのグループに分け、これらのグループに異なった前記制御パルスを供給して、この制御パルスの前記アクティブ区間に前記スイッチング素子をオンするようにしたことを特徴とする多点ＤＣ−ＤＣ変換器。
【請求項２】
前記ＤＣ−ＤＣ電源部を２つのグループに分割し、前記制御部はオンパルスおよび選択パルスを出力するパルス発生部と、前記オンパルスおよび前記選択パルスが入力される第１のＡＮＤゲートと、前記オンパルスおよび前記選択パルスを反転したパルスが入力される第２のＡＮＤゲートとを有し、前記第１のＡＮＤゲートの出力に関連する信号を前記制御パルスとして前記グループのうち一方のグループのＤＣ−ＤＣ電源部に供給し、前記第２のＡＮＤゲートの出力に関連する信号を前記制御パルスとして前記グループのうち他方のグループのＤＣ−ＤＣ電源部に供給するようにしたことを特徴とする請求項１記載の多点ＤＣ−ＤＣ変換器。
【請求項３】
前記パルス発生部は電源投入時または必要に応じて所定の期間アクティブになるリセット信号を出力し、このリセット信号がアクティブの間前記制御パルスをアクティブにしないようにしたことを特徴とする請求項１または請求項２記載の多点ＤＣ−ＤＣ変換器。
【発明の詳細な説明】
【発明の属する技術分野】
この発明は、多点ＤＣ−ＤＣ変換器において、電源投入時の突入電流による誤動作を防止することができる多点ＤＣ−ＤＣ変換器に関するものである。
【０００１】
【従来の技術】
出願人は特許文献１において、電源投入時の突入電流を制御できるＤＣ−ＤＣ変換器の発明を提案した。以下、この発明の概略を説明する。
【０００２】
図５はこのＤＣ−ＤＣ変換器の構成図であり、いわゆるプッシュプル形式になっている。８はＤＣ−ＤＣ電源部であり、７はこのＤＣ−ＤＣ電源部８を制御する制御部である。スイッチング素子Ｑ１，Ｑ２は周期的にオンオフされ、そのためトランスの１次側巻き線Ｎ１１およびＮ１２にはパルス状の電流が流れる。この電流によりトランスの２次側巻き線Ｎ２１，Ｎ２２に電力が誘起される。この電力はダイオードＤ１，Ｄ２およびコンデンサＣで整流、平滑される。スイッチング素子Ｑ１，Ｑ２は制御回路７によってそのオンオフが制御される。
【０００３】
このようなＤＣ−ＤＣ変換器は、電源を投入したときにコンデンサＣが急激に充電されるので、大きな突入電流が流れて他の機器に悪影響を及ぼす。そのため、徐々に出力電圧を増加させる、いわゆるソフトスタートの機能が必要になる。制御部７にはこのソフトスタートの機能が内蔵されている。
【０００４】
ＣＮＴは４ビットのカウンタであり、クロック信号ＣＬＫが入力される。比較器ＣＭＰ１はカウンタＣＮＴのカウント値が０になるとフリップフロップＦＦ１をセットする。そのため、スイッチング素子Ｑ１はオンになる。同様に、比較器ＣＭＰ２はカウンタＣＮＴのカウント値が８になるとフリップフロップＦＦ２をセットし、そのため、スイッチング素子Ｑ２はオンになる。
【０００５】
比較器ＣＭＰ３にはドライブパターン設定値０〜７が入力される。比較器ＣＭＰ３はこのドライブパターン設定値とカウンタＣＮＴのカウント値の下位３ビットを比較し、一致するとフリップフロップＦＦ１およびＦＦ２をクリアする。そのため、スイッチング素子Ｑ１，Ｑ２はオフになる。
【０００６】
電源投入時に、比較器ＣＭＰ３にはドライブパターン設定値として０〜７の値がこの順番に設定される。カウンタＣＮＴのカウント値が０になるとスイッチング素子Ｑ１がオンになり、下位３ビットがドライブパターン設定値になるとオフになる。次に、カウント値が８になるとスイッチング素子Ｑ２がオンになり、下位３ビットがドライブパターン設定値になるとオフになる。
【０００７】
カウンタＣＮＴがオーバーフローする毎にドライブパターン設定値を増加させていくと、スイッチング素子Ｑ１，Ｑ２がオンする時間のデューティ比が徐々に増加し、コンデンサＣの両端電圧も徐々に大きくなる。このようにして、コンデンサＣが急激に充電されて大きな突入電流が流れるのを防ぐ。
【０００８】
図６に他のＤＣ−ＤＣ変換器の構成を示す。９１はＤＣ−ＤＣ電源部、９２は制御部である。パルス発生部９２１が出力する制御パルス信号とリセット信号はＡＮＤゲート９２２に入力され、論理積が取られる。このＡＮＤゲート９２２の出力でスイッチング素子Ｑがオンオフされる。
【０００９】
スイッチング素子ＱがオンになるとインダクタＬに電流が流れ、エネルギーがインダクタＬに蓄積される。スイッチング素子Ｑがオフになるとこの蓄積されたエネルギーは放出される。この放出されたエネルギーはダイオードＤを通ってコンデンサＣ１で平滑され、負荷９３に供給される。このＤＣ−ＤＣ変換器は電源投入時にパルス発生部９２１からリセット信号が出力されるので、スイッチング素子Ｑがオフになることが保証されるという特徴がある。
【００１０】
【特許文献１】
特許第３０６３９６１号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、このようなＤＣ−ＤＣ変換器には次のような課題があった。
【００１２】
図５および図６のＤＣ−ＤＣ変換器はＤＣ−ＤＣ電源部が１つであるが、多点ＤＣ−ＤＣ変換器では１つの制御部で複数（例えば１６個）のＤＣ−ＤＣ電源部を制御する。そのため、これらのＤＣ−ＤＣ電源部内のスイッチング素子は同時にオンオフされ、大きな突入電流が流れるという課題があった。
【００１３】
図５のＤＣ−ＤＣ変換部は大きな突入電流が流れるのを防ぐために、ＤＣ−ＤＣ電源部の出力電圧が徐々に増加するように制御される。しかしながら、出力電圧は階段状にしか変化しないので、多点ＤＣ−ＤＣ変換器の場合にはやはり大きな突入電流が流れてその動作が不安定になってしまうという課題があった。また、図５のＤＣ−ＤＣ変換器は構成が複雑であり、高価になってしまうという課題もあった。
【００１４】
従って本発明の目的は、構成が簡単でかつ大きな突入電流が流れることがない、多点ＤＣ−ＤＣ変換器を提供することにある。
【００１５】
【課題を解決するための手段】
このような課題を解決するために、本発明のうち請求項１記載の発明は、互いにアクティブ区間が重ならない複数の制御パルスを出力する制御部と、インダクタおよびこのインダクタに流れる電流を制御するスイッチング素子を内蔵した複数のＤＣ−ＤＣ電源部とを具備し、この複数のＤＣ−ＤＣ電源部を少なくとも２つのグループに分けて、これらのグループに異なった前記制御パルスを供給して、この制御パルスの前記アクティブ区間に前記スイッチング素子をオンするようにしたものである。突入電流を少なくすることができる。
【００１６】
請求項２記載の発明は、請求項１記載の発明において、前記ＤＣ−ＤＣ電源部を２つのグループに分割し、前記制御部はオンパルスおよび選択パルスを出力するパルス発生部と、前記オンパルスおよび前記選択パルスが入力される第１のＡＮＤゲートと、前記オンパルスおよび前記選択パルスを反転したパルスが入力される第２のＡＮＤゲートとを有し、前記第１のＡＮＤゲートの出力に関連する信号を前記制御パルスとして前記グループのうち一方のグループのＤＣ−ＤＣ電源部に供給し、前記第２のＡＮＤゲートの出力に関連する信号を前記制御パルスとして前記グループのうち他方のグループのＤＣ−ＤＣ電源部に供給するようにしたものである。構成が簡単になる。
【００１７】
請求項３記載の発明は、請求項１または請求項２記載の発明において、前記パルス発生部は電源投入時または必要に応じて所定の期間アクティブになるリセット信号を出力し、このリセット信号がアクティブの間前記制御パルスをアクティブにしないようにしたものである。電源投入時の誤動作を防止できる。
【００１８】
【発明の実施の形態】
図１に本発明に係る多点ＤＣ−ＤＣ変換器の一実施例の構成を示す。図１において、１は制御部であり、パルス発生部１１，４つの２入力ＡＮＤゲート１２〜１５およびインバータ１６で構成されている。
【００１９】
パルス発生部１はオンパルス、選択パルスおよびリセットの３つの信号を出力する。オンパルスはＡＮＤゲート１２と１３の一方の入力端子に入力される。選択パルスはＡＮＤゲート１２の他方の入力端子とインバータ１６に入力される。インバータ１６の出力はＡＮＤゲート１３の他方の入力端子に入力される。
【００２０】
ＡＮＤゲート１２の出力はＡＮＤゲート１４の一方の入力端子に、ＡＮＤゲート１３の出力はＡＮＤゲート１５の一方の入力端子に入力される。また、ＡＮＤゲート１４，１５の他方の入力端子にはパルス発生部１１から出力されるリセットが入力される。
【００２１】
２１１〜２１ｎはｎ個のＤＣ−ＤＣ電源部である。これらのＤＣ−ＤＣ電源部２１１〜２１ｎの内部構成は図６のＤＣ−ＤＣ電源部９１と同じなので、同じ要素には同一符号を付して説明を省略する。ＤＣ−ＤＣ電源部２１１〜２１ｎにはそれぞれ負荷４１１〜４１ｎが接続される。また、ＡＮＤゲート１４の出力は制御パルスとしてこれらのＤＣ−ＤＣ電源部２１１〜２１ｎに出力され、それらのスイッチング素子Ｑのオン・オフを制御する。
【００２２】
２２１〜２２ｎはｎ個のＤＣ−ＤＣ電源部であり、その内部構成はＤＣ−ＤＣ電源部２１１と同じである。これらのＤＣ−ＤＣ電源部２２１〜２２ｎのそれぞれには負荷４２１〜４２ｎが接続される。ＡＮＤゲート１５の出力は制御パルスとしてこれらのＤＣ−ＤＣ電源部２２１〜２２ｎに出力され、それらのスイッチング素子Ｑのオン・オフを制御する。また、ＤＣ−ＤＣ電源部２１１〜２１ｎおよび２２１〜２２ｎは電源３から電力が供給される。
【００２３】
次に、図２に基づいてこの実施例の動作を説明する。図２（Ａ）はオンパルス、（Ｂ）は選択パルスである。（Ｃ）はＡＮＤゲート１２の出力であり、オンパルスと選択パルスが両方とも高レベルのときに高レベルになる。リセットが高レベルであるとＡＮＤゲート１４の出力も同じになる。
【００２４】
ＡＮＤゲート１４の出力は制御パルスとしてＤＣ−ＤＣ電源部２１１〜２１ｎに出力される。この出力の高レベル区間はアクティブ区間であり、スイッチング素子Ｑはこのアクティブ区間の間オンになり、インダクタＬに電流が流れてエネルギーが蓄積される。
【００２５】
図２（Ｃ）はインバータ１６の出力であり、（Ｂ）の選択パルスと逆極性になっている。（Ｄ）はＡＮＤゲート１３の出力であり、オンパルスとインバータ１６の出力が両方とも高レベルのときに高レベルになる。リセットが高レベルであるとＡＮＤゲート１５の出力も同じになる。
【００２６】
ＡＮＤゲート１５の出力は制御パルスとしてＤＣ−ＤＣ電源部２２１〜２２ｎに出力される。この出力の高レベル区間はアクティブ区間であり、スイッチング素子Ｑはこのアクティブ区間の間オンになり、インダクタＬに電流が流れてエネルギーが蓄積される。
【００２７】
図２から明らかなように、ＡＮＤゲート１２とＡＮＤゲート１３の出力が高レベルになる期間は重なることはない。そのため、ＤＣ−ＤＣ電源部２１１〜２１ｎ内のスイッチング素子Ｑと同２２１〜２２ｎ内のスイッチング素子Ｑは同時にオンすることはなくなるので、電源３の負荷を半分に減らすことができる。
【００２８】
なお、電源投入時から所定の期間、パルス発生部１１はリセットを低レベル、すなわちアクティブにする。そのため、ＡＮＤゲート１４と１５の出力は低レベルに維持される。全ての制御パルスはアクティブでなくなり、ＤＣ−ＤＣ電源部２１１〜２１ｎ、２２１〜２２ｎ内のスイッチング素子Ｑはオフになる。このようにして、電源投入時の誤動作を防止することができる。
【００２９】
図３に本発明の他の実施例を示す。この実施例はＤＣ−ＤＣ電源部を４つのグループに分割し、これらのグループ間で異なった時刻にＤＣ−ＤＣ電源部内のスイッチング素子をオンするようにしたものである。図３において、６は制御部であり、パルス発生部６１，デコーダ６２および２入力ＡＮＤゲート６３１〜６３４と６４１〜６４４で構成される。
【００３０】
パルス発生部６１はオンパルス、選択パルスおよびリセットの３つの信号を出力する。その動作は図１実施例のパルス発生部１１とほぼ同じである。選択パルスはデコーダ６２に入力される。デコーダ６２は２ビットのカウンタとデマルチプレクサを組み合わせたものであり、選択パルスの立ち上がりに同期して、信号Ｓ１〜Ｓ４を重ならないように順次高レベルにする。
【００３１】
ＡＮＤゲート６３１〜６３４の一方の入力端子にはオンパルスが入力され、他方の入力端子にはそれぞれデコーダ６２の出力Ｓ１〜Ｓ４が入力される。ＡＮＤゲート６３１の出力はＡＮＤゲート６４１の一方の入力端子に入力される。
【００３２】
同様に、ＡＮＤゲート６３２の出力はＡＮＤゲート６４２に、ＡＮＤゲート６３３の出力はＡＮＤゲート６４３に、ＡＮＤゲート６３４の出力はＡＮＤゲート６４４に入力される。また、ＡＮＤゲート６４１〜６４４の他方の入力端子にはパルス発生部６１の出力であるリセットが入力される。
【００３３】
５１１〜５１ｎ、５２１〜５２ｎ、５３１〜５３ｎ、５４１〜５４ｎはＤＣ−ＤＣ電源部である。これらのＤＣ−ＤＣ電源部は図１実施例のＤＣ−ＤＣ電源部２１１と同様の構成を有している。なお、これらのＤＣ−ＤＣ電源部にはそれぞれ負荷が接続されているが、この図では省略されている。また、これらのＤＣ−ＤＣ電源部は共通の電源（図示せず）から電力が供給される。
【００３４】
ＤＣ−ＤＣ電源部５１１〜５１ｎにはＡＮＤゲート６４１の出力が制御パルスとして入力される。同様に、ＤＣ−ＤＣ電源部５２１〜５２ｎにはＡＮＤゲート６４２の出力が、ＤＣ−ＤＣ電源部５３１〜５３ｎにはＡＮＤゲート６４３の出力が、ＤＣ−ＤＣ電源部５４１〜５４ｎにはＡＮＤゲート６４４の出力が制御パルスとして入力される。これらの制御パルスによってＤＣ−ＤＣ電源部５１１〜５１ｎ、５２１〜５２ｎ、５３１〜５３ｎ、５４１〜５４ｎ内部のスイッチング素子が制御される。
【００３５】
次に、図４によりこの実施例の動作を説明する。図４（Ａ）、（Ｂ）はパルス発生部６１が出力するオンパルスおよび選択パルスの波形である。デコーダ６２は選択パルスをカウントし、（Ｃ）〜（Ｆ）に示す信号Ｓ１〜Ｓ４を出力する。まず信号Ｓ１が選択パルスの１周期間高レベルになり、次に信号Ｓ２が高レベルになる。そして、信号Ｓ３が高レベルになり、次に信号Ｓ４が高レベルになるという動作を繰り返す。
【００３６】
信号Ｓ１〜Ｓ４はその高レベル区間が重ならないように順番に高レベルになる。ＡＮＤゲート６３１〜６３４の出力は入力されたオンパルスと信号Ｓ１〜Ｓ４の両方が高レベルになったときに高レベルになる。図４（Ｇ）〜（Ｊ）は各々ＡＮＤゲート６３１〜６３４の出力波形であり、リセットが高レベルであると、ＡＮＤゲート６４１〜６４４の出力も同じ波形になる。
【００３７】
ＤＣ−ＤＣ電源部は５１１〜５１ｎ、５２１〜５２ｎ、５３１〜５３ｎ、５４１〜５４ｎの４つのグループに分割され、これらのグループの各々にＡＮＤゲート６４１〜６４４の出力が制御パルスとして出力される。各グループのＤＣ−ＤＣ電源部内のスイッチング素子は、入力された制御パルスの高レベル、すなわちアクティブ区間のみオンにされるので、同時にスイッチング素子がオンになるＤＣ−ＤＣ電源部は全体の１／４なり、突入電流を１／４にすることができる。
【００３８】
電源投入時あるいは必要なときにパルス発生部６１はリセットを所定の期間低レベル、すなわちアクティブにする。リセットが低レベルになるとＡＮＤゲート６４１〜６４４の出力は低レベルになるので、全てのＤＣ−ＤＣ電源部内のスイッチング素子はオフになる。このようにして、電源投入時あるいは制御パルスの周期やデューティ比を変えるときに誤動作が生じるのを防止することができる。
【００３９】
なお、図１実施例ではＤＣ−ＤＣ電源部を２つのグループに、図３実施例では４つのグループに分割したが、図３のデコーダ６２を拡張することにより、それ以上のグループに分割することもできる。また、これらの実施例ではスイッチング素子が１つのＤＣ−ＤＣ電源部に適用したが、図５の８のようなプッシュプル形式のＤＣ−ＤＣ電源部に適用することもできる。
【００４０】
【発明の効果】
以上説明したことから明らかなように、本発明によれば、次の効果が期待できる。
請求項１記載の発明によれば、互いにアクティブ区間が重ならない複数の制御パルスを出力する制御部と、インダクタおよびこのインダクタに流れる電流を制御するスイッチング素子を内蔵した複数のＤＣ−ＤＣ電源部とを具備し、この複数のＤＣ−ＤＣ電源部を少なくとも２つのグループに分けて、これらのグループに異なった前記制御パルスを供給して、この制御パルスの前記アクティブ区間に前記スイッチング素子をオンにして前記インダクタに電流を流すようにした。
【００４１】
同時にスイッチング素子がオンになるＤＣ−ＤＣ電源部の数を少なくすることができるので、突入電流が少なくなり、電源投入時の誤動作を防止することができるという効果がある。また、ＤＣ−ＤＣ電源部に電力を供給する電源の容量を小さくすることができるので、コストを低減することができるという効果もある。
【００４２】
請求項２記載の発明によれば、請求項１記載の発明において、前記ＤＣ−ＤＣ電源部を２つのグループに分割し、前記制御部はオンパルスおよび選択パルスを出力するパルス発生部と、前記オンパルスおよび前記選択パルスが入力される第１のＡＮＤゲートと、前記オンパルスおよび前記選択パルスを反転したパルスが入力される第２のＡＮＤゲートとを有し、前記第１のＡＮＤゲートの出力に関連する信号を前記制御パルスとして前記グループのうち一方のグループのＤＣ−ＤＣ電源部に供給し、前記第２のＡＮＤゲートの出力に関連する信号を前記制御パルスとして前記グループのうち他方のグループのＤＣ−ＤＣ電源部に供給するようにした。
【００４３】
ＤＣ−ＤＣ電源部内部のスイッチング素子を駆動する制御パルスはデューティ比や周期を可変させなければならないので作成するのが難しい。本発明によるとデューティ比や周期を可変しなければならないパルスはオンパルスだけであり、選択パルスは方形波を用いることができる。そのため、簡単な構成で制御パルスを作成することができるという効果がある。
【００４４】
請求項３記載の発明によれば、請求項１または請求項２記載の発明において、前記パルス発生部は電源投入時または必要に応じて所定の期間アクティブになるリセット信号を出力し、このリセット信号がアクティブの間前記制御パルスをアクティブにしないようにした。電源投入時はもちろん、随時制御パルスをアクティブにしないようにしてスイッチング素子をオフにすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例の波形図である。
【図３】本発明の他の実施例を示す構成図である。
【図４】本発明の他の実施例の波形図である。
【図５】ＤＣ−ＤＣ変換器の従来例の構成図である。
【図６】ＤＣ−ＤＣ変換器の他の従来例の構成図である。
【符号の説明】
１、６  制御部
１１、６１  パルス発生部
１２〜１５，６３１〜６３４，６４１〜６４４  ＡＮＤゲート
１６  インバータ
２１１〜２１ｎ、２２１〜２２ｎ  ＤＣ−ＤＣ電源部
３  電源
４１１〜４１ｎ、４２１〜４２ｎ  負荷
５１１〜５１ｎ、５２１〜５２ｎ  ＤＣ−ＤＣ電源部
５３１〜５３ｎ、５４１〜５４ｎ  ＤＣ−ＤＣ電源部
Ｌ  インダクタ
Ｑ  スイッチング素子
Ｄ  ダイオード
Ｃ１  コンデンサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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