(57)【要約】【課題】多数の出力端子の１つだけを順次選択して信号を発生させる（例えば多数の出力端子の内１つだけを“０”、他は全て“１”にして、入力クロックに従って“０”となる出力端子が順次変ってゆく）ような信号発生回路をより簡単な回路構成で提供すること。【解決手段】並列出力Ｑ１〜ＱｎのあるシフトレジスタＵ１１の最後の出力Ｑｎを除く全出力Ｑ１〜Ｑｎ−１の否定論理積をＮＡＮＤゲートＵ１２でとり、その出力を最初のレジスタの入力Ｄ１に供給する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ｎビット（ｎは３以上の自然数）の全てのレジスタの出力がクロック入力と同時に次のレジスタにラッチされ、全てのレジスタから並列出力を得ることができるシフトレジスタ回路と、
このシフトレジスタ回路のｎビット目を除く全てのビットのレジスタ出力の否定論理積をとって、その否定論理積出力を前記シフトレジスタ回路の１ビット目のレジスタに入力する否定論理積回路と
を具備することを特徴とする信号発生回路。
【請求項２】
ｎビット（ｎは３以上の自然数）の全てのレジスタの出力がクロック入力と同時に次のレジスタにラッチされ、全てのレジスタから並列出力を得ることができるシフトレジスタ回路と、
このシフトレジスタ回路のｎビット目を除く全てのビットのレジスタ出力の否定論理和をとって、その否定論理和出力を前記シフトレジスタ回路の１ビット目のレジスタに入力する否定論理和回路と
を具備することを特徴とする信号発生回路。
【請求項３】
ｎビット（ｎは３以上の自然数）の全ての各入力値がクロック入力と同時に各レジスタにラッチされ、ｎビットの全てのレジスタから並列出力を得ることができる多ビット・レジスタ回路と、
この多ビット・レジスタ回路のｎビットの全てのレジスタを直列接続する手段と、
前記多ビット・レジスタ回路のｎビット目を除く全てのビットのレジスタ出力の否定論理積をとって、その否定論理積出力を前記多ビット・レジスタ回路の１ビット目のレジスタに入力する否定論理積回路と
を具備することを特徴とする信号発生回路。
【請求項４】
ｎビット（ｎは３以上の自然数）の全ての各入力値がクロック入力と同時に各レジスタにラッチされ、ｎビットの全てのレジスタから並列出力を得ることができ、かつクリア入力により全てのレジスタ出力が“０”に設定される多ビット・レジスタ回路と、
この多ビット・レジスタ回路のｎビットの全てのレジスタを直列接続する手段と、
前記多ビット・レジスタ回路のｎビット目を除く全てのビットのレジスタ出力の否定論理和をとって、その否定論理和出力を前記多ビット・レジスタ回路の１ビット目のレジスタに入力する否定論理和回路と、
前記多ビット・レジスタ回路にクリア入力を供給する手段と
を具備することを特徴とする信号発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＬＥＤ表示器をダイナミック点灯方式で点灯するために、多数の出力端子の１つだけを順次選択して信号を発生させるような信号発生回路に関する。
【０００２】
【従来の技術】
【特許文献１】
特開平８−１６２９４６号公報
【０００３】
多数の信号出力端子の内１つだけを“０”、他は全て“１”にして、入力クロックに従って“０”となる出力端子が順次変ってゆくような信号発生回路は、従来、カウンタとＮＯＴゲートとＮＡＮＤゲートの組合わせで構成していた。或いは、出力端子数が多い時には、カウンタとアドレスデコーダとＮＡＮＤゲートによる方法も多く使用されていた。
【０００４】
前者の方法による例を、図６および図８にて説明する。
図６は４つの出力端子Ｓ１〜Ｓ４の内１つだけを“０”とし、他は“１”としようとするもの、図８は５つの出力端子Ｓ１〜Ｓ５の内１つだけを“０”とし、他は“１”としようとするものである。
【０００５】
図６において、Ｕ１はカウンタであり、クロックが入る毎にカウンタ内容が１づつ増加する。ここで、カウンタ内容ＭはＭ＝２＊Ｑ２＋Ｑ１である。即ちクロックが入る毎にカウンタ内容Ｍは０，１，２，３，０，１，．．．と増加していく。Ｕ２はカウンタＵ１の出力Ｑ１，Ｑ２の出力を否定する２つのＮＯＴゲートである。Ｕ３はカウンタ内容Ｍ値を選別する４つのＮＡＮＤゲートであり、このＮＡＮＤゲートＵ３の出力が出力端子Ｓ１〜Ｓ４である。
【０００６】
出力端子Ｓ１は出力Ｑ１の否定と出力Ｑ２の否定の積の否定であるから、Ｓ１＝Ｎ（ＮＱ１＊ＮＱ２）と書くことができる。ここで、Ｎ（Ａ）又はＮＡはＡの否定を表し、Ａ＊ＢはＡとＢの論理積を表す。
この式から、出力端子Ｓ１＝“０”となるのはＮＱ１とＮＱ２が共に“１”の時即ち、出力Ｑ１と出力Ｑ２が共に“０”の時である。この時、カウンタ内容ＭはＭ＝０である。その他の、出力Ｑ１，Ｑ２のいずれかが“１”の時、出力端子Ｓ１は“１”となる。
【０００７】
出力端子Ｓ２は出力Ｑ１と、出力Ｑ２の否定の積の否定であるから、Ｓ２＝Ｎ（Ｑ１＊ＮＱ２）と書くことができる。出力端子Ｓ２＝“０”となるのはＱ１とＮＱ２が共に“１”の時即ち、出力Ｑ１＝“１”、出力Ｑ２＝“０”の時である。この時、カウンタ内容ＭはＭ＝１である。
【０００８】
同様に出力端子Ｓ３は出力Ｑ１の否定と出力Ｑ２の積の否定であるから、Ｓ３＝Ｎ（ＮＱ１＊Ｑ２）と書け、出力端子Ｓ３＝“０”となるのはＮＱ１とＱ２が共に“１”の時即ち、出力Ｑ１＝“０”、出力Ｑ２＝“１”の時である。この時、カウンタ内容ＭはＭ＝２である。
【０００９】
同様に出力端子Ｓ４は出力Ｑ１と出力Ｑ２の積の否定であるから、Ｓ４＝Ｎ（Ｑ１＊Ｑ２）と書け、出力端子Ｓ４＝“０”となるのはＱ１とＱ２が共に“１”の時即ち、出力Ｑ１＝“１”、出力Ｑ２＝“１”の時である。この時、カウンタ内容ＭはＭ＝３である。
【００１０】
以上からカウンタ内容Ｍが０，１，２，３と変化するに従って、出力端子Ｓ１，Ｓ２，Ｓ３，Ｓ４の内の１つが順次“０”になっていく。カウンタ内容Ｍは０から３までの繰り返しであるから、クロックの入力に従って出力端子Ｓ１〜Ｓ４のいずれか１つが順次“０”となる繰り返しが続く。
【００１１】
このような動作は図７のタイミングチャートに詳細に示されている。図７のタイミングチャートにおいて、最初のタイミングをＴ０とし、１クロック入力毎にＴ１，Ｔ２．．．とする。
タイミングＴ０において、出力Ｑ１＝０、出力Ｑ２＝０であるから、出力端子Ｓ１用のＮＡＮＤゲートＵ３の両入力は“１”となるので、出力端子Ｓ１＝“０”となる。他の出力端子Ｓ２，Ｓ３，Ｓ４は“１”である。
同様にタイミングＴ１において、出力Ｑ１＝“１”、出力Ｑ２＝“０”であるから、出力端子Ｓ２用のＮＡＮＤゲートＵ３には出力Ｑ１と出力Ｑ２の否定が入り、出力端子Ｓ２＝“０”、出力端子Ｓ１，Ｓ３，Ｓ４は“１”である。
同様にタイミングＴ２において、出力Ｑ１＝“０”、出力Ｑ２＝“１”であるから、出力端子Ｓ３＝“０”、出力端子Ｓ１，Ｓ２，Ｓ４は“１”である。
同様にタイミングＴ３において、出力Ｑ１＝“１”、出力Ｑ２＝“１”であるから、出力端子Ｓ４＝“０”、出力端子Ｓ１，Ｓ２，Ｓ３は“１”である。
タイミングＴ４においては、出力Ｑ１＝“０”、出力Ｑ２＝“０”となり、タイミングＴ０と同じ状態であり、以降はタイミングＴ０〜Ｔ３を繰り返す事になる。
【００１２】
図８において、Ｕ１はカウンタであり、クロックが入る毎にカウンタ内容が１づつ増加する。ここで、カウンタ内容ＭはＭ＝４＊Ｑ３＋２＊Ｑ２＋Ｑ１である。Ｕ２はカウンタＵ１の出力Ｑ１，Ｑ２，Ｑ３の出力を否定する３つのＮＯＴゲートである。Ｕ３はカウンタ内容Ｍの値を選別する５つのＮＡＮＤゲートであり、このＮＡＮＤゲートＵ３の出力が出力端子Ｓ１〜Ｓ５である。Ｕ４はカウンタＵ１が５になる時カウンタＵ１をクリアするためのＮＡＮＤゲートである（図６では出力の下位２ビットを使用すれば０〜３を繰り返すので、ＮＡＮＤゲートＵ４相当のゲートは不要であった）。
【００１３】
この図８の回路の動作を示す図９のタイミングチャートにおいて、Ｔ５のタイミングで出力Ｑ１と出力Ｑ３が共に“１”となると、ＮＡＮＤゲートＵ４の出力ＮＣ＝“０”となり即座にカウンタＵ１がクリアされ、タイミングＴ０と同じ状態に戻る。よって、カウンタ内容Ｍは、クロックが入る毎に０，１，２，３，４，０，１，２．．．と変化する。
出力端子Ｓ１は出力Ｑ１，Ｑ２，Ｑ３全ての否定の積の否定であるから、Ｓ１＝Ｎ（ＮＱ１＊ＮＱ２＊ＮＱ２）と書くことができる。出力端子Ｓ１＝“０”となるのは、ＮＱ１，ＮＱ２，ＮＱ３がすべて“１”、即ち出力Ｑ１，Ｑ２，Ｑ３が全て“０”の時、即ちカウンタ内容Ｍ＝０の時である。
同様に出力端子Ｓ２は出力Ｑ１と、出力Ｑ２の否定と出力Ｑ３の否定の積の否定であるから、Ｓ２＝Ｎ（Ｑ１＊ＮＱ２＊ＮＱ３）と書け、出力端子Ｓ２＝“０”となるのは出力Ｑ１＝“１”、出力Ｑ２＝“０”、出力Ｑ３＝“０”、即ちカウンタ内容Ｍ＝１の時である。
同様に出力端子Ｓ３は出力Ｑ１の否定と、出力Ｑ２と、出力Ｑ３の否定の積の否定であるから、Ｓ３＝Ｎ（ＮＱ１＊Ｑ２＊ＮＱ３）と書け、出力端子Ｓ３＝“０”となるのは出力Ｑ１＝“０”、出力Ｑ２＝“１”、出力Ｑ３＝“０”、即ちカウンタ内容Ｍ＝２の時である。
同様に出力端子Ｓ４は出力Ｑ１，Ｑ２と、出力Ｑ３の否定の積の否定であるから、Ｓ４＝Ｎ（Ｑ１＊Ｑ２＊ＮＱ３）と書け、出力端子Ｓ４＝“０”となるのは出力Ｑ１＝“１”、出力Ｑ２＝“１”、出力Ｑ３＝“０”、即ちカウンタ内容Ｍ＝３の時である。
同様に出力端子Ｓ５は出力Ｑ１，Ｑ２の否定と出力Ｑ３の積の否定であるから、Ｓ５＝Ｎ（ＮＱ１＊ＮＱ２＊Ｑ３）と書け、出力端子Ｓ５＝“０”となるのは出力Ｑ１＝“０”、出力Ｑ２＝“０”、出力Ｑ３＝“１”、即ちカウンタ内容Ｍ＝４の時である。
【００１４】
以上からカウンタ内容Ｍが０，１，２，３，４と変化するのに従って、出力端子Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５の１つのみが順次“０”になっていく。カウンタ内容Ｍは０から４までの繰り返しであるから、クロックの入力に従って出力端子Ｓ１〜Ｓ５のいずれか１つが順次“０”となることを繰り返す。
【００１５】
図１０はカウンタＵ１とアドレスデコーダＵ５とＮＡＮＤゲートＵ４による方法の例である。
アドレスデコーダＵ５はＢＣＤ／Ｂｉｎａｒｙ  ｔｏ  Ｏｃｔａｌ  Ｄｅｃｏｄｅｒでも同じような働きである。アドレスデコーダＵ５は例えばＩＣ：ＭＣ７４ＨＣ１３８などからなり、その働きは入力のアドレスＡ２，Ａ１，Ａ０に従ってａ＝４＊Ａ２＋２＊Ａ１＋Ａ０で示されるａのＹａ出力のみが“０”となり、他はすべて“１”となるものである。
この例は、図８のＮＯＴゲートＵ２およびＮＡＮＤゲートＵ３の代わりにアドレスデコーダＵ５を使用したものであり、図１１に示すタイミングチャートとしても図９のタイミングチャートと変わりはない。市販のＩＣ４個の替わりに３個で済まされるのが少しのメリットであるが、出力端子数が多くなるとアドレスデコーダを使用したメリットが更に大きくなる。
【００１６】
このほか図示してないがジョンソンカウンタ（例えば特許文献１参照）と呼ばれる１０出力から１出力を“１”にするＩＣ（例えばモトローラ社のＭＣ７４ＨＣ４０１７など）があるが、カウント数が１０に固定されており、またいずれをも選択しないようにすることが不可能である。
【００１７】
【発明が解決しようとする課題】
いずれにしても従来の回路は、カウンタ用ＩＣと出力端子数に合わせてカウンタを元に戻すゲートとカウンタ内容Ｍを選択するＩＣの３個が最低必要であり、回路が複雑である。また、カウンタを元に戻すゲート回路は出力端子数毎に別々に設計する必要があるので煩雑である。
【００１８】
本発明は上記の点に鑑みなされたもので、その目的は、多数の出力端子の１つだけを順次選択して信号を発生させるような信号発生回路をより簡単な回路構成で提供することにある。
【００１９】
【課題を解決するための手段】
本発明の第１の信号発生回路は、ｎビット（ｎは３以上の自然数）の全てのレジスタの出力がクロック入力と同時に次のレジスタにラッチされ、全てのレジスタから並列出力を得ることができるシフトレジスタ回路と、このシフトレジスタ回路のｎビット目を除く全てのビットのレジスタ出力の否定論理積をとって、その否定論理積出力を前記シフトレジスタ回路の１ビット目のレジスタに入力する否定論理積回路とを具備することを特徴とする。
【００２０】
本発明の第２の信号発生回路は、ｎビット（ｎは３以上の自然数）の全てのレジスタの出力がクロック入力と同時に次のレジスタにラッチされ、全てのレジスタから並列出力を得ることができるシフトレジスタ回路と、このシフトレジスタ回路のｎビット目を除く全てのビットのレジスタ出力の否定論理和をとって、その否定論理和出力を前記シフトレジスタ回路の１ビット目のレジスタに入力する否定論理和回路とを具備することを特徴とする。
【００２１】
本発明の第３の信号発生回路は、ｎビット（ｎは３以上の自然数）の全ての各入力値がクロック入力と同時に各レジスタにラッチされ、ｎビットの全てのレジスタから並列出力を得ることができる多ビット・レジスタ回路と、この多ビット・レジスタ回路のｎビットの全てのレジスタを直列接続する手段と、前記多ビット・レジスタ回路のｎビット目を除く全てのビットのレジスタ出力の否定論理積をとって、その否定論理積出力を前記多ビット・レジスタ回路の１ビット目のレジスタに入力する否定論理積回路とを具備することを特徴とする。
【００２２】
本発明の第４の信号発生回路は、ｎビット（ｎは３以上の自然数）の全ての各入力値がクロック入力と同時に各レジスタにラッチされ、ｎビットの全てのレジスタから並列出力を得ることができ、かつクリア入力により全てのレジスタ出力が“０”に設定される多ビット・レジスタ回路と、この多ビット・レジスタ回路のｎビットの全てのレジスタを直列接続する手段と、前記多ビット・レジスタ回路のｎビット目を除く全てのビットのレジスタ出力の否定論理和をとって、その否定論理和出力を前記多ビット・レジスタ回路の１ビット目のレジスタに入力する否定論理和回路と、前記多ビット・レジスタ回路にクリア入力を供給する手段とを具備することを特徴とする。
【００２３】
上記第１の信号発生回路のように、本発明の一形態では、並列出力のあるシフトレジスタの並列出力の最後の１端子を除く全出力の否定論理積をとり、その出力を最初のレジスタに入力する構成とする。ここで、シフトレジスタは、上記第３の信号発生回路のように、全レジスタを直列接続した多ビット・レジスタ回路（すなわち、クロック入力毎に全レジスタの内容を次段のレジスタに移すことによりシフトレジスタと同様に働く様にした多ビット・レジスタ回路）に置き換えることもできる。
【００２４】
否定論理積（ＮＡＮＤ）は、入力のいずれか１つが“０”であるとその出力が“１”となる論理ゲートであり、上記の回路構成に使用すると、電源投入時に最後の１端子以外の出力に“０”であるものが含まれていると、クロックと共に次第に“１”が入力され、もと“０”であったものがクロックと共に次段に移り、“０”だったものが全て掃き出された時、最後の１端子以外の全出力は“１”となり、ＮＡＮＤ出力は“０”となる。次のクロックでこの“０”が初段のレジスタ出力になり、ＮＡＮＤ出力は“１”にもどる。以降クロック毎に“０”となるレジスタが次段に移り、最後に掃き出される前までＮＡＮＤからの“１”が入力されるので、１つだけ“０”となった状態が続き、次のクロックで最後の１端子が“０”となり、最後の１端子を除く全端子出力は“１”となる。この後はＮＡＮＤ出力が“０”となる所から繰り返しとなる。
以上の動作を最後の端子も含めて全端子出力で見ると、電源投入時の１サイクル分を除き、以降は１端子だけ“０”となり、他の全端子は“１”となる。
【００２５】
以上は１つの出力端子を“０”とする場合であるが、全てを逆、即ち１つの出力端子を“１”とし、残余全てを“０”とする回路構成は、上記第２および第４の信号発生回路のように、上記のＮＡＮＤの代わりに、ＮＯＲ（否定論理和）を使用することで実現できる。即ち、並列出力のあるシフトレジスタ（又は直列接続された多ビット・レジスタ回路）の並列出力の最後の１端子を除く全出力の否定論理和をとり、その出力を最初のレジスタに入力する構成とする。
【００２６】
否定論理和（ＮＯＲ）は入力のいずれか１つが“１”であるとその出力が“０”となる論理ゲートであり、上記の回路構成に使用すると、電源投入時に最後の１端子以外の出力に“１”であるものが含まれていると、クロックと共に次第に“０”が入力され、もと“１”であったものがクロックと共に次段に移り、“１”だったものが全て掃き出された時、最後の１端子以外の全出力は“０”となり、ＮＯＲ出力は“１”となる。次のクロックでこの“１”が初段のレジスタ出力になり、ＮＯＲ出力は“０”にもどる。以降クロック毎に“１”となるレジスタが次段に移り、最後に掃き出される前までＮＯＲから“０”が入るので  １つだけ“１”となった状態が続き、次のクロックで最後の１端子が“１”となり、最後の１端子を除く全端子出力は“０”となる。この後はＮＯＲ出力が“１”となる所から繰り返しとなる。
以上の動作を最後の端子も含めて全端子出力で見ると、電源投入時の１サイクル分を除き、以降は１端子だけ“１”となり、他の全端子は“０”となる。
【００２７】
【発明の実施の形態】
次に添付図面を参照して本発明による信号発生回路の実施の形態を詳細に説明する。図１は本発明の信号発生回路の第１の実施形態を示し、これは請求項１に対応する。図２はこの第１の実施形態の動作を示すタイムチャートであり、ｎ＝５の場合を示す。
【００２８】
図１において、Ｕ１１はシフトレジスタであり、ｎ個のレジスタを有しており、クロック端子Ｃｌｋに対するクロック入力に従って入力Ｄ１が最初のレジスタＲ１（レジスタは図示していないが、第１〜第ｎを意味してＲ１〜Ｒｎの符号を付す）に入り、最初のレジスタＲ１の内容は２番目のレジスタＲ２に入り、以降順次各レジスタの内容が次段のレジスタに全て同時（クロックの立ち下がり時点）に移される。レジスタＲ１〜Ｒｎの内容は出力Ｑ１〜Ｑｎに並列的に出力されており、出力Ｑ１〜Ｑｎは出力端子Ｓ１〜Ｓｎに接続される。最後のレジスタＲｎを除く全てのレジスタＲ１〜Ｒｎ−１の出力Ｑ１〜Ｑｎ−１がＮＡＮＤゲートＵ１２の入力に入り、その出力ＮはレジスタＲ１の入力Ｄ１に接続される。
【００２９】
図２のタイムチャートはｎ＝５の例を上げている。電源投入時にレジスタＲ３とレジスタＲ４の出力Ｑ３，Ｑ４が“０”だったと仮定してある。出力Ｑ１〜Ｑ４のいずれかが“０”であれば、ＮＡＮＤゲートＵ１２の出力Ｎは“１”となり、クロック入力に従って“０”出力は次第に次の段に移り、また常に入力Ｄ１に“１”が入力される。タイムチャートのＴ２の時点で出力Ｑ１〜Ｑ４がすべて“１”となり、ＮＡＮＤゲートＵ１２の出力ＮはＮ＝“０”となる。即ち、レジスタＲ１の入力Ｄ１が初めて“０”となる。次に、Ｔ３時点で出力Ｑ１＝“０”となり、出力Ｎは“１”に戻る。クロックが入るに従って、出力が“０”になるレジスタが移り変わり、Ｔ７の時点ではレジスタＲ５の出力Ｑ５が“０”となり、出力Ｑ１〜Ｑ４は全て“１”なので出力ＮはＮ＝“０”となる。これはＴ２の時点と同じ状態であり、以降はＴ３からＴ７（Ｔ２からＴ６）を繰り返すことになる。
【００３０】
Ｔ２からＴ６までいずれか１つが“０”であり、他はすべて“１”となっており、当初期待の５出力のうち１つだけ“０”となり、順次切り替わる機能の回路構成が図１により実現できている。
【００３１】
この例ではｎ＝５としたが、ｎは５以上いくつでもＮＡＮＤゲート入力数がｎ−１まで可能であれば実現可能である。尤もＮＡＮＤゲート入力も組み合わせを使えば入力端子数に制限は無くなる。
【００３２】
そして、この回路によれば、従来に比べて使用ＩＣの数も少なく実現できて、回路構成も端子数に無関係に殆ど類似の構成で実現できる。
【００３３】
図３は本発明の第２の実施形態を示し、これは請求項２に対応する。この例は図１のＮＡＮＤゲートＵ１２の代わりにＮＯＲゲートＵ１３を使用したものであり、他は図１と全く同様である。
【００３４】
電源投入当初、出力Ｑ１〜Ｑｎ−１の何れかが“１”である可能性がある。出力Ｑ１〜Ｑｎ−１のいずれかが“１”であれば、ＮＯＲゲートＵ１３の出力Ｎは“０”となり、クロック入力に従って“１”出力は次第に次の段に移り、また常に入力Ｄ１に“０”が入力される。クロックが進み或る時点で出力Ｑ１〜Ｑ４がすべて“０”となると、ＮＯＲゲートＵ１３の出力ＮはＮ＝“１”となる。即ち、レジスタＲ１の入力Ｄ１が初めて“１”となる。次のクロック入力で出力Ｑ１＝“１”となり、出力Ｎは“０”に戻る。クロックが入るに従って、出力が“１”になるレジスタが移り変わり、終わりには出力Ｑｎが“１”となり、Ｑ１〜Ｑｎ−１はすべて“０”となるので、出力Ｎ＝“１”となる。これは初めて入力Ｄ１が“１”となった時点と同じ状態であり。以降は同じ動作を繰り返すことになる。
【００３５】
この繰り返し状態では出力Ｑ１からＱｎまでのいずれか１つが“１”であり、他はすべて“０”となっており、当初期待の全出力から１つだけ“１”となり、順次切り替わる機能の回路構成が実現できている。
【００３６】
図４は本発明の第３の実施形態を示し、これは請求項３に対応する。この例では、図１のシフトレジスタＵ１１に代えて多ビット・レジスタＵ１４を使用した。多ビット・レジスタＵ１４は、ｎビットの全ての各入力値がクロック入力と同時に各レジスタにラッチされ、ｎビットの全てのレジスタから並列出力を得ることができるが、１ビット目のレジスタＲ１の出力Ｑ１を２ビット目レジスタＲ２の入力Ｄ２に接続し、２ビット目レジスタＲ２の出力Ｑ２を３ビット目レジスタＲ３の入力Ｄ３に接続し、以下同様に各レジスタの出力を次段のレジスタの入力に接続して、全レジスタを直列接続することにより、図１のシフトレジスタＵ１１と同じ動作を実現している。また、この回路では、出力Ｑ１〜Ｑｎ−１までの全てのＮＡＮＤ出力Ｎを入力Ｄ１に入力する点も図１と同様である。したがって、これに関する動作原理は図１のものと変らない。勿論、並列出力Ｑ１〜Ｑｎは出力端子Ｓ１〜Ｓｎに接続されている。
【００３７】
図５は本発明の第４の実施形態を示し、これは請求項４に対応する。また、この第４の実施形態は、図３の第２実施形態のように、多数出力の１つのみを“１”とし、他は全て“０”とする場合の第２具体例である。図３と比べての違いは、シフトレジスタＵ１１の代りに多ビット・レジスタＵ１４を使用した点である（多ビット・レジスタＵ１４については図４で詳述したので、ここでは説明を省略する）。またこの多ビット・レジスタＵ１４にクリア機能が付いていて、図示しないクリア信号供給回路からクリア端子ＣＬＲに対してクリア入力が供給されることである。
【００３８】
この回路の動作は、多ビット・レジスタＵ１４がシフトレジスタＵ１１と同様に動作するので、図３の回路と基本的には変らない。
異なる機能として、クリア機能を利用して、最初にクリアし、全ての出力Ｑ１〜Ｑｎを“０”としておけば、２クロック目から１つだけを“１”と選ぶ様にすることが可能となることである。
また、多数出力のうち１つのみを“１”とし、他は全て“０”とする回路構成において、いずれをも選択しない状態をつくる必要がある時、即ち出力端子Ｓ１〜Ｓｎをすべて“０”にしたいとき、このクリア機能を有効にすれば、全端子出力を“０”にすることも可能になることである（例えばＭＣ７４ＨＣ４０１７のジョンソンカウンタではこのことは不可能である）。
【００３９】
【発明の効果】
以上詳細に説明したように本発明の信号発生回路によれば、簡単な回路で、しかも出力端子数に無関係に同様な回路で目的の回路構成を実現出来る。したがって、設計時間を短縮でき、かつ少ない部品点数で同じ機能を発揮する回路構成を容易に実現でき、小型化、製造コストの削減にも寄与できる。
【図面の簡単な説明】
【図１】本発明による信号発生回路の第１の実施形態を示す回路図。
【図２】本発明の第１の実施形態の動作を示すタイムチャート。
【図３】本発明による信号発生回路の第２の実施形態を示す回路図。
【図４】本発明による信号発生回路の第３の実施形態を示す回路図。
【図５】本発明による信号発生回路の第４の実施形態を示す回路図。
【図６】従来の信号発生回路の第１の例を示す回路図。
【図７】従来の回路の第１の例の動作を示すタイミングチャート。
【図８】従来の信号発生回路の第２の例を示す回路図。
【図９】従来の回路の第２の例の動作を示すタイミングチャート。
【図１０】従来の信号発生回路の第３の例を示す回路図。
【図１１】従来の回路の第３の例の動作を示すタイミングチャート。
【符号の説明】
Ｕ１１  シフトレジスタ
Ｕ１２  ＮＡＮＤゲート
Ｓ１〜Ｓｎ  出力端子
Ｕ１３  ＮＯＲゲート
Ｕ１４  多ビット・レジスタ
【図１】
2004343454.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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