(57)【要約】      （修正有）【課題】ＭＥＭＳスイッチを利用して製造費用及び挿入損失を低減し、直流バイアスラインを適用して駆動電圧を低減し、開放スタブと短絡スタブとを並列に連結し、エアギャップカプラを適用して均一な位相特性を得るようにした多重ビット移相器及びその製造方法を提供しようとする。【解決手段】終端が短絡された短絡スタブ９と、該短絡スタブ９の終端に形成されてインピーダンス値を制御するＭＥＭＳスイッチ５と、を備える移相器を一つまたは複数連結することで、多重ビット移相器を構成する。【選択図】図１Ａ
2004364251.tif 000002
【特許請求の範囲】
【請求項１】
終端が短絡された短絡スタブと、
該短絡スタブの終端に形成されてインピーダンス値を制御する超小型電子機械システム（ＭＥＭＳ）スイッチと
を備える移相器を一つ又は複数連結して構成させたことを特徴とする多重ビット移相器。
【請求項２】
前記短絡スタブと並列に連結されてより広い帯域幅を確保し、移相特性を平坦化する開放スタブと、
前記ＭＥＭＳスイッチの駆動電圧を低減するための直流バイアスラインと
をさらに含むことを特徴とする請求項１記載の多重ビット移相器。
【請求項３】
線路上に安定した位相差を維持するためのエアギャップカプラをさらに含むことを特徴とする請求項１記載の多重ビット移相器。
【請求項４】
前記移相器は、１１.２５゜の倍数で位相差を発生させることを特徴とする請求項１記載の多重ビット移相器。
【請求項５】
前記移相器は、１１.２５゜、２２.５゜、４５゜、１８０゜、９０゜移相器であることを特徴とする請求項１記載の多重ビット移相器。
【請求項６】
前記１１.２５゜、２２.５゜、４５゜移相器は、インダクタとキャパシタの代わりに終端が短絡されたスタブを備え、該スタブの終端にＭＥＭＳスイッチをローディングしてキャパシタンスのオン／オフ比率による反射波の位相差を利用することを特徴とする請求項５記載の多重ビット移相器。
【請求項７】
前記１８０゜、９０゜移相器は、カプラを利用した反射型であることを特徴とする請求項５記載の多重ビット移相器。
【請求項８】
前記移相器の接地間に共通接地を形成するためのエアブリッジをさらに含むことを特徴とする請求項５記載の多重ビット移相器。
【請求項９】
終端が短絡された短絡スタブ、位相特性を平坦化する開放スタブ、前記短絡スタブの終端に形成されてインピーダンス値を制御するＭＥＭＳスイッチ、及び該ＭＥＭＳスイッチの駆動電圧を低減するための直流バイアスラインを備えた第１移相器と、
終端が短絡された短絡スタブ、該短絡スタブの終端に形成されてインピーダンス値を制御するＭＥＭＳスイッチ、及び該ＭＥＭＳスイッチの駆動電圧を低減するための直流バイアスラインを備えた第２移相器と
を含んで構成されることを特徴とする多重ビット移相器。
【請求項１０】
前記第１移相器は、一つ又は複数が連結されて１１.２５゜の倍数に位相差を発生させることを特徴とする請求項９記載の多重ビット移相器。
【請求項１１】
前記第２移相器は、前記ＭＥＭＳスイッチを調節して９０゜の倍数に位相差を発生させることを特徴とする請求項９記載の多重ビット移相器。
【請求項１２】
前記第２移相器は、前記短絡スタブ間に安定した位相差を維持するためのエアギャップカプラをさらに含むことを特徴とする請求項９記載の多重ビット移相器。
【請求項１３】
前記開放スタブは、広い帯域幅を確保するため、前記短絡スタブと並列に連結されることを特徴とする請求項９記載の多重ビット移相器。
【請求項１４】
前記第１移相器と前記第２移相器の接地間に共通接地を形成するためのエアブリッジをさらに含むことを特徴とする請求項９記載の多重ビット移相器。
【請求項１５】
前記第１移相器一つで構成された１１.２５゜移相器と、前記第１移相器二つで構成された２２.５゜移相器と、前記第１移相器二つで構成された４５゜移相器と、前記第２移相器で構成された９０゜移相器と、前記第２移相器で構成された１８０゜移相器とで構成された５ビット移相器であることを特徴とする請求項９記載の多重ビット移相器。
【請求項１６】
基板の上面に信号線となる第１導電膜パターンを形成し、その上面に絶縁膜パターンを形成した後、抵抗体パターンを直流バイアスラインに沿って形成する第１段階と、
前記のようにして形成された構造物の上面に第１フォトレジストパターン、シード層及び第２フォトレジストパターンを順次形成した後、露出されたシード層によって電極を形成する第２段階と、
前記第２フォトレジストパターンを除去し、前記シード層の一部がスイッチパターンになるようにエッチングし、残り部分は除去する第３段階と、
前記のようにして形成された構造物の上面に第３フォトレジストパターンを形成し、その上面に第２導電膜と第３導電膜を順次形成して、エアブリッジ及びエアギャップカプラを形成した後、前記１フォトレジストパターン及び前記第３フォトレジストパターンを全て除去する第４段階と
を含むことを特徴とする多重ビット移相器の製造方法。
【請求項１７】
前記第１段階では、
前記基板の上面にＣｒ／Ｐｔを成膜し、これをパターニングして前記信号線となる前記第１導電膜パターンを形成し、該第１導電膜パターンの上面にＡＩＮ絶縁膜パターンを形成し、ＴａＮ又はニクロムを成膜し、直流バイアスラインに沿って抵抗体パターンを形成することを特徴とする請求項１６記載の多重ビット移相器の製造方法。
【請求項１８】
前記第２段階は、
前記構造物の上面に第１フォトレジストパターンを形成して、電極を形成するための基礎モールディングを形成した後、その上面にＡｕ／Ｃｒシード層を形成し、該シード層の上面に前記第１フォトレジストパターンと同様に前記第２フォトレジストパターンを形成して、電極を形成するためのフォトレジストモールディングを形成し、該モールディングの構造及び前記シード層を利用してＡｕ電極を形成することを特徴とする請求項１６記載の多重ビット移相器の製造方法。
【請求項１９】
前記第３段階は、
前記第２フォトレジストパターンを除去した後、クロムマスクを利用して、前記シード層の一部をＭＥＭＳスイッチのヒンジパターンに形成することを特徴とする請求項１６記載の多重ビット移相器の製造方法。
【請求項２０】
前記第４段階は、
前記第３フォトレジストパターンを形成するとき、前記エアブリッジ及び前記エアギャップカプラに連結される電極の一部を露出させ、前記構造物の上面に第２導電膜と第３導電膜を順次形成した後、前記エアブリッジ及び前記エアギャップカプラの構造によってパターニングし、前記構造物に形成された前記第１フォトレジストパターン及び前記第３フォトレジストパターンを全て除去することを特徴とする請求項１６記載の多重ビット移相器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移相器（phase shifter）に係るもので、詳細には、超小型電子機械システム（Micro Electro Mechanical System；以下、ＭＥＭＳと略称す）デバイス、および、これを利用した処理技術を適用した多重ビット移相器及びその製造方法に関するものである。
【背景技術】
【０００２】
通信システムにおいてはフェイズドアレイアンテナが通常使用されているが、フェイズドアレイアンテナにおける核心部分は各アンテナの位相を制御するための移相器である。このような移相器は、多様な形態の遅延回路と移相を行うための電子的なスイッチを使用する。特に、受信信号の位相差をなくす機能を実施する高周波モノリシック集積回路（Microwave Monolithic Integrated Circuit；以下、ＭＭＩＣと略称す）の出現によって、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）やバラクタダイオード（varactor diode）をスイッチとして利用できるようになった。
【０００３】
最近、無線／マイクロ波システム（RF/Microwave System）においては、向上した機能を有し、小型化、軽量化、低電力、低価格及びデバイスの集積化などの必要条件を満足させるため、ＭＥＭＳ工程を利用した低損失の無線周波（ＲＦ）スイッチングデバイスや可変キャパシタを利用した移相器の開発が進んでいる。
【０００４】
現在、衛星放送や衛星通信のために一般に使用される能動位相アレイシステム（Active phase array system）は、アンテナ、送受信モジュール（transceiver module）、移相器、及び減衰器（attenuator）を連結して構成されている。
【０００５】
移相器に使用されるスイッチとしては、ピン-ダイオードや電界効果トランジスタが利用されるが、周知のようにピン-ダイオードは一つのダイオードで３〜１０ｍＷの直流電力を消耗し、電界効果トランジスタはフロントエンド挿入損が大きい。
【０００６】
以下、一般に使用される多様な移相器の基本構造及び動作方法、並びに、従来の移相器について説明する。
【０００７】
一般に、移相器は、スイッチ、キャパシタ、インダクタなどを利用して、入力される信号の位相速度を遅延させることで、出力端に所望の位相の信号を得るために使用されるディバイスである。
【０００８】
図７（Ａ）は、伝送線路を切り換えて位相速度を遅延させる移相器を示した例の図で、図示されたように、移相器は、互いに異なる電気的長さを有する二つの線路を切り換えることで相互間の位相差を得ることができる。
【０００９】
図７（Ｂ）は、入力される信号と反射して出力される信号との位相差により位相速度を遅延させる移相器を示した例で、図示されたように、この移相器は、入力される信号と反射して出力される信号との位相差を利用することで、入力信号の位相速度を適切に遅延させることができる。
【００１０】
図７（Ｃ）は、インダクタとキャパシタを利用した移相器を示した例で、図示されたように、この移相器は、インダクタとキャパシタを利用して位相速度を増加又は減少させている。図中、λ／４の伝送線路は、リアクタンス不一致の部分的な除去に用いられる。
【００１１】
図７（Ｄ）は、低域通過（ローパス）フィルタと高域通過（ハイパス）フィルタとの位相差を利用した移相器を示した例で、図示されたように、この移相器は、低域通過フィルタと高域通過フィルタとの位相差を利用して、入力信号の位相速度を適切に遅延させている。
【００１２】
このような従来の四つの方法は、移相器に広く用いられる一般的な位相遅延方法であって、後述する従来技術及び本発明の基本動作にも適用される。
【００１３】
以下、移相器を利用してＸ帯域（１０〜１３ＧＨｚ、衛星放送用）、及びＫ帯域（１８〜２０ＧＨｚ、衛星通信用）で使用される５ビットＭＭＩＣ移相器の構造及び特徴について説明する。
【００１４】
図８は、Ｘ帯域用ＭＭＩＣ５ビット移相器の構造及び遅延回路を示した例で、図示されたように、Ｘ帯域用ＭＭＩＣ５ビット移相器は、１８０゜、４５゜、２２.５゜、１１.２５゜、９０゜移相器から構成され、スイッチとしては、電界効果トランジスタ（ＦＥＴ）が使用される。
【００１５】
以下、このように電界効果トランジスタを利用した移相器を説明する。
まず、１８０゜移相器と９０゜移相器は、図７（Ｄ）に示したように、低域通過フィルタと高域通過フィルタとが並列に連結された構造を有する。即ち、１８０゜、９０゜移相器は、低域通過フィルタのＦＥＴスイッチがオンされると、高域通過フィルタのＦＥＴスイッチはオフされるため、低域通過フィルタが入出力端に連結される。反対に、高域通過フィルタのＦＥＴスイッチがオンされて入出力端に連結されると、低域通過フィルタは、ＦＥＴスイッチがオフされて入出力端との連結が切断される。このような二つの場合の位相差を利用することで、それぞれ９０゜及び１８０゜の位相差を得ることができる。
【００１６】
また、４５゜、２２.５゜、１１.２５゜移相器は、螺旋型（スパイラル）インダクタとＦＥＴスイッチにより構成される。即ち、入力された信号は、スイッチがオフされると、螺旋型インダクタにより位相遅延し、スイッチがオンされると、短絡されたスイッチを通して出力端に進むため位相遅延が発生しない。よって、４５゜、２２.５゜、１１.２５゜移相器は、それぞれ４５゜、２２.５゜、１１.２５゜の位相差を得ることができる。
【００１７】
然し、このような従来の半導体デバイスを使用する移相器は、均一な位相の特性を有するが、挿入損失が大きいという欠点がある。且つ、半導体スイッチは、製作工程が複雑であるため、製造費用が高いという欠点がある。
図９（Ａ）は、図８の移相器の挿入損失特性を示したグラフ、図９（Ｂ）は、図８の移相器の位相特性を示したグラフで、図示されたように、従来のＸ帯域用ＭＭＩＣ５ビット移相器においては、図９（Ｂ）に示されたように、均一な移相特性を有するが、図９（Ａ）に示されたように、平均−７．５ｄＢの挿入損失が発生する。これは、挿入損失の大きいＦＥＴ半導体スイッチを利用するためである。
【００１８】
図１０（Ａ）は、Ｋ帯域用ＭＭＩＣ５ビット移相器の構造及び遅延回路を示した例で、図示されたように、Ｋ帯域用ＭＭＩＣ５ビット移相器は、１８０゜、９０゜、４５゜、２２.５゜、１１.２５゜移相器で構成される。これらの移相器を３タイプに分けることができる。然し、前述したように、Ｋ帯域用ＭＭＩＣ５ビット移相器は、半導体回路が適用されるため複雑な回路構成を有し、製造工程が複雑である。
【００１９】
図１０（Ｂ）は、図１０（Ａ）の１８０゜移相器の回路図で、図示されたように、１８０゜移相器は、高域通過フィルタと低域通過フィルタとを並列に連結することで、その位相差を１８０゜とする。
【００２０】
図１０（Ｃ）は、図１０（Ａ）の９０゜、４５゜、２２.５゜移相器の回路図で、示されたように、９０゜、４５゜、２２.５゜の位相差を得るための３ビット移相器は、インダクタとキャパシタを利用してπ−ネットワークを形成し、それぞれ９０゜、４５゜、２２.５゜の位相差を得るように各ビット別に設定されている。
【００２１】
最後に、１１.２５゜移相器は、キャパシタのみを利用して位相差を得る。
【００２２】
このように構成されたＫ帯域用ＭＭＩＣ５ビット移相器は、ＨＥＭＴ（High Electron Mobility Transistor）をスイッチとして使用する。挿入損失は平均５.５ｄＢ以上で、入出力反射係数は平均１０ｄＢ程度である。然し、このＨＥＭＴスイッチを利用した移相器は、図８に示されたＦＥＴスイッチを利用した移相器に比べて挿入損失は改善されたが、複雑な半導体工程が適用されるため、製造時の費用が高くなる。前述したように、半導体スイッチを使用する移相器には、挿入損失が大きくて工程が複雑であるという問題があったため、これを克服するため、挿入損失が小さくて比較的簡単な工程を有するＭＥＭＳスイッチを適用した移相器が提案された。
【００２３】
図１１（Ａ）は、ＭＥＭＳスイッチを利用した４ビット移相器を示した例で、図１１（Ｂ）は、図１１（Ａ）の４ビット移相器の位相特性を示したグラフである。
【００２４】
図１１（Ａ）に示したように、前記４ビット移相器は、図７（Ａ）のような線路の長さの差による遅延を通した移相方法を用い、スイッチの下側に位置した基準線路及びスイッチの上側に位置した特定長さの線路を利用して、２２.５゜、４５゜、９０゜、１８０゜の４ビット移相器を構成している。このとき、各線路は、基準線路に対し、それぞれの電気的長さによって２２.５゜、４５゜、９０゜及び１８０゜の位相差を有し、スイッチを適切にオン／オフさせることで所望の位相差を得ることができる。且つ、この４ビット移相器は、アンテナに直接連結して使用される位相受動アレイシステム（phase passive array system）を目的として設計され、スイッチとしては、容量性ＭＥＭＳスイッチ（capacitive loaded MEMS switch）を利用するため、挿入損失が小さく、構成が簡単である。
【００２５】
然し、図１１（Ｂ）に示したように、この４ビット移相器は、Ｘ帯域（１０〜１３ＧＨｚ、衛星放送用）又はＫ帯域（１８〜２０ＧＨｚ、衛星通信用）で均一な特性を得ることができない。即ち、前記４ビット移相器の位相特性は、広帯域（ＤＣ〜２０／４０ＧＨｚ）システムに適合したもので、衛星放送や衛星通信には適用することができない。且つ、前記スイッチの駆動電圧は９８Ｖと非常に高いため、システムへの適用が容易でない。
【００２６】
前述した４ビット移相器の他に、ＲＦ  ＭＥＭＳスイッチを使用する移相器として、反射型Ｘ帯域移相器があるが、均一な位相差が発生しないため、位相誤差が大きく（例えば、１０゜以上の差が発生する）、駆動電圧も３０〜４０Ｖと比較的高い。
【発明の開示】
【発明が解決しようとする課題】
【００２７】
以上説明したように、従来の移相器においては、半導体スイッチを利用する場合は、製造工程が複雑であるため製造費用が高く、挿入損失が大きく、また、ＭＥＭＳスイッチを利用する場合は、均一な位相特性を得ることが難しく、駆動電圧が高いため衛星放送用又は衛星通信用の移相器には適用することが難しく、効率が低いという不都合な点があった。
【００２８】
本発明は、このような従来の課題に鑑みてなされたもので、ＭＥＭＳスイッチを利用して製造費用及び挿入損失を低減し、直流バイアスラインを適用して駆動電圧を低減し、開放スタブ（open stub）と短絡スタブ（short stub）とを並列に連結し、エアギャップカプラを適用して均一な位相特性を得るようにした多重ビット移相器及びその製造方法を提供することを目的とする。 
【課題を解決するための手段】
【００２９】
このような目的を達成するため、本発明に係る多重ビット移相器は、終端が短絡された短絡スタブと、その短絡スタブの終端に形成されてインピーダンス値を制御するＭＥＭＳスイッチとを備える移相器を一つ又は複数連結して構成される。
【００３０】
また、本発明に係る多重ビット移相器の製造方法は、基板の上面に信号線となる第１導電膜パターンを形成し、そのパターンの上に絶縁膜パターンを形成した後、抵抗体パターンを直流バイアスラインに沿って形成する第１段階と、前記のようにして形成された構造物の上面に第１フォトレジストパターン、シード層及び第２フォトレジストパターンを順次形成した後、前記シード層によって電極を形成する第２段階と、前記第２フォトレジストパターンを除去し、前記シード層の一部がスイッチパターンになるようにエッチングし、残り部分を除去する第３段階と、このようにして形成された構造物の上面に第３フォトレジストパターンを形成し、そのパターンの上面に第２導電膜と第３導電膜を順次形成して、エアブリッジ及びエアギャップカプラを形成した後、前記１フォトレジストパターン及び前記第３フォトレジストパターンを全て除去する第４段階とを備えることを特徴とする。
【発明の効果】
【００３１】
本発明に係る多重ビット移相器及びその製造方法は、ＭＥＭＳスイッチを利用して製造費用を低下させ、かつ挿入損失を低減させ、直流バイアスラインを適用して駆動電圧を低減させ、開放スタブと短絡スタブとを並列に連結してエアギャップカプラを適用して均一な位相特性を得るようにすることで、衛星放送及び衛星通信帯域での使用に適合するように移相器の性能を大幅改善し、しかも費用を低減し得るという効果がある。
【発明を実施するための最良の形態】
【００３２】
以下、終端が短絡された短絡スタブ（short stub）と、その短絡スタブの終端に形成されてインピーダンス値を制御するＭＥＭＳスイッチとを備える移相器を一つ又は複数連結して構成された多重ビット移相器及びその製造方法に関する最良の実施形態に対して図面に基づいて説明する。
【００３３】
図１（Ａ）は、本発明に係るＭＥＭＳスイッチを利用した５ビット移相器を示した例である。本発明に係る移相器は、衛星放送や衛星通信に利用することができ、入力ポート１に印加された信号が、１１.２５゜、２２.５゜、４５゜移相器を経て１８０゜、９０゜移相器を通して出力ポート２に出力される。
【００３４】
以下、これをより詳しく説明する。
まず、１１.２５゜移相器は、入力ポート１に連結された信号ラインを基準に、上側に開放スタブ７が配置され、下側に短絡スタブ９が配置されている。よって、開放スタブ７と短絡スタブ９とが互いに並列に配置されることになるため、より広い帯域幅を確保することができる。このとき、開放スタブ７とスタブ９とは、Ｔジャンクションエアブリッジ（T-junction air bridge）４により連結される。このＴジャンクションエアブリッジ４は、各接地を連結して共通接地を形成するために用いられる。
【００３５】
また、短絡スタブ９の終端にＭＥＭＳスイッチ５が形成され、そのＭＥＭＳスイッチ５の駆動電圧を低減するため、直流バイアスライン６が蛇行して配置されている。この直流バイアスライン６は、抵抗性のある信号線であって、一方側はＭＥＭＳスイッチ５に連結され、他方側はスイッチ制御信号を印加するスイッチパッド８に連結されている。例えば、図１（Ａ）では、１１.２５゜移相器のＭＥＭＳスイッチ５により直流バイアスライン６が分離されているが、これは、設計方法によって異なるように構成することができる。
【００３６】
また、スイッチパッド８又はＭＥＭＳスイッチ５の信号線に制御電圧を印加することで、該当の信号の電圧が直流バイアスライン６を経てＭＥＭＳスイッチ５を駆動させ、開放スタブ７がキャパシタの役割をして入力信号を遅延させる。このとき、位相差は、ＭＥＭＳスイッチ５の操作によるキャパシタンスのオン／オフ比率により決定される。
【００３７】
前述したように、２２.５゜移相器と４５゜移相器は、スタブの長さと直流バイアスラインの長さを適切に調節した後、これらを重畳して連結することで位相差を形成させることができる。
【００３８】
同様に、１８０゜移相器と９０゜移相器も、短絡スタブとＭＥＭＳスイッチ５を利用してキャパシタンスのオン／オフ比率を調節することで位相差を形成するが、開放スタブを除いた移相器の残り部分がエアギャップカプラ３により連結される。エアギャップカプラ３により、１８０゜移相器と９０゜移相器は安定した位相差を有するようになる。
【００３９】
図１（Ｂ）は、図１（Ａ）のＭＥＭＳスイッチを利用した５ビット移相器を実際に構成したディバイスの写真を示したもので、図示されたように、本発明に係るＭＥＭＳスイッチを利用した５ビット移相器は、単純な構造を有するので設計及び実現が容易である。
【００４０】
本発明に係るＭＥＭＳスイッチを利用した５ビット移相器は、ＭＥＭＳスイッチを利用するため挿入損失が小さくて工程が簡単であり、スタブを利用するため位相特性が良く、エアギャップカプラを利用するため位相差を安定に維持させることができる。且つ、直流バイアスラインを抵抗体により形成するため、ＭＥＭＳスイッチの駆動電圧が１５〜２０Ｖと低くなり、単純な構造を有するので設計及び実現が容易である。
【００４１】
図２は、１１.２５゜、２２.５゜、４５゜移相器の基本構造を示した例で、図示されたように、１１.２５゜、２２.５゜、４５゜移相器は、入力部１１と出力部１２の間の伝送線路に並列に終端の一部が短絡された短絡スタブ１３が形成され、短絡スタブ１３の終端にＭＥＭＳスイッチ１４が連結されている。ＭＥＭＳスイッチ１４の操作により、短絡スタブ１３はキャパシタとして動作して入力される信号の位相を遅延させる。即ち、図７（Ｃ）に示したように、従来は、伝送線路に並列にインダクタとキャパシタを付加して位相を遅延させていたが、本発明においては、短絡スタブ１３がキャパシタの代用として用いられる。終端が短絡されたスタブを基準としたインピーダンス値は、ＭＥＭＳスイッチ１４のオン／オフ比により決定されるため、インピーダンス値の変化は、入力信号の位相を１１.２５゜、２２.５゜、４５゜に変化させる。
【００４２】
図３は、１８０゜、９０゜移相器の基本構造を示した例で、図示されたように、１８０゜、９０゜移相器は、二つの移相器から構成され、これらは、エアギャップカプラ２５により連結されている。このような１８０゜、９０゜移相器の基本構成は、短絡スタブ２３が並列に連結され、各短絡スタブ２３の終端にＭＥＭＳスイッチ２４がそれぞれ連結された形態である。即ち、図２に示したように、終端が短絡されたスタブを基準としたインピーダンス値は、ＭＥＭＳスイッチ２４のオン／オフ比により決定されるが、このとき、各ＭＥＭＳスイッチ２４は同じ制御信号によりオン／オフされる。
【００４３】
図４は、１８０゜、９０゜移相器に使用されるカプラを示した例で、図示されたように、カプラはエアギャップカプラ３０である。このエアギャップカプラ３０は、下側金属部３２と上側金属部３１とから構成され、位相差が安定しているので位相特性を改善することができる。エアギャップカプラ３０は、所定空間を保って相互に隔離され、このような構造が対称に形成される。また、各金属部３１、３２は短絡スタブに連結される。
【００４４】
図５（Ａ）はＸ帯域（１０〜１３ＧＨｚ）の５ビット移相器の挿入損失と反射損失の特性を示したグラフ、図５（Ｂ）はＸ帯域（１０〜１３ＧＨｚ）の５ビット移相器の位相特性を示したグラフで、図示されたように、本発明に係る５ビット移相器においては、挿入損失は平均４.５ｄＢで、最小の反射損失は１０ｄＢである。よって、従来の半導体デバイスを利用した移相器より３ｄＢ程度改善された。本発明によれば、１１.２５゜の位相特性において位相誤差は３゜未満であるので、位相特性の改善効果が明らかであることが分かる。よって、本発明に係る移相器は、衛星放送用として優れた性能を有する。
【００４５】
図５（Ｃ）は、Ｋ帯域（１８〜２０ＧＨｚ）の５ビット移相器の挿入損失及び反射損失の特性を示したグラフ、図５（Ｄ）は、Ｋ帯域（１８〜２０ＧＨｚ）の５ビット移相器の位相特性を示したグラフで、図示されたように、本発明に係る５ビット移相器においては、挿入損失は平均４.５ｄＢで、最小の反射損失は１０ｄＢ未満である。且つ、本発明によれば、１１.２５゜の位相特性において位相誤差は３゜未満であるので、位相特性の改善効果が明らかであることが分かる。よって、本発明に係る移相器は、衛星通信用として優れた性能を有する。また、本発明に使用されるＭＥＭＳスイッチは、１５〜２０Ｖの低い電圧により駆動されるため、実際の適用が有利であるという特徴を有する。
【００４６】
以下、このような本発明に係る移相器の製造方法について説明する。
図６（Ａ）〜図６（Ｇ）は、本発明に係る移相器の製造工程を示した断面図である。図示されたように、本発明に係る移相器の製造方法においては、まず、基板４１の上面に信号線となる第１導電膜４２パターンを形成し、その第１導電膜４２パターンを覆うようにその上に絶縁膜４３パターンを形成した後、抵抗体４４パターンを直流バイアスラインに沿って形成する段階（図６（Ａ））と、このように形成された構造物の上面の一部に第１フォトレジストパターンＰＲ１を形成し、第１フォトレジストパターンＰＲ１が形成された構造物の上面にシード層４５を形成する段階（図６（Ｂ））と、シード層４５の上面の第１フォトレジストパターンＰＲ１に対応する部分に、第１フォトレジストパターンＰＲ１と同様に第２フォトレジストパターンＰＲ２を形成した後、シード層４５を利用して電極４６を形成する段階（図６（Ｃ））と、第２フォトレジストパターンＰＲ２を除去した後、クロムマスクＭＫを利用してエッチングすることで、シード層４５の一部にスイッチパターンを形成させ、残り部分は除去する段階（図６（Ｄ））と、エアブリッジ及びエアギャップカプラを形成するため、電極４６と第１フォトレジストパターンＰＲ１の上面の一部に第３フォトレジストパターンＰＲ３を形成する段階（図６（Ｅ））と、電極４６及び第３フォトレジストパターンＰＲ３の上面の一部に第２導電膜４７と第３導電膜４８を順次形成した後、エアブリッジ及びエアギャップカプラの構造によってそれら第２及び第３導電膜４７、４８をパターニングする段階（図６（Ｆ））と、前記した工程で得られた構造物から第１フォトレジストパターンＰＲ１及び第３フォトレジストパターンＰＲ３を全て除去する段階（図６（Ｇ））とを備える。
【００４７】
以下、これをより詳しく説明する。
即ち、まず、図６（Ａ）に示したように、基板４１の上面にＣｒ／Ｐｔを成膜し、これをパターニングして信号線となる第１導電膜４２のパターンを形成し、これを保護するため第１導電膜４２パターンの全面、すなわちそのパターンを覆うようにＡＩＮ絶縁膜４３のパターンを形成する。次いで、ＴａＮ又はニクロムを成膜し、直流バイアスラインに沿ってパターニングして抵抗体４４パターンを形成する。
【００４８】
その後、図６（Ｂ）に示したように、前記のようにして形成された構造物の上面の一部に第１フォトレジストパターンＰＲ１を形成して、電極を形成するための基礎モールディングを形成した後、第１フォトレジストパターンＰＲ１が形成された構造物の上面にＡｕ／Ｃｒシード層４５を形成する。これは、電極を形成するＡｕをメッキにより形成するためである。且つ、シード層４５の一部は、以後、ＭＥＭＳスイッチのヒンジパターンとして使用される。
【００４９】
その後、図６（Ｃ）に示したように、シード層４５の上面の第１フォトレジストパターンＰＲ１に対応する部分に、第１フォトレジストパターンＰＲ１と同様に第２フォトレジストパターンＰＲ２を形成して、電極４６を形成するためのフォトレジストモールディングを形成し、モールディングの構造及び前記シード層４５を利用してＡｕ電極４６を形成する。
【００５０】
次いで、図６（Ｄ）に示したように、第２フォトレジストパターンＰＲ２を除去した後に、クロムマスクＭＫを利用して電極４６を保護しながら、シード層４５の一部をＭＥＭＳスイッチのヒンジパターンに形成し、残り部分を除去する。
【００５１】
その後、図６（Ｅ）に示したように、エアブリッジ及びエアギャップカプラを形成するため、電極４６及び第１フォトレジストパターンＰＲ１の上面の一部に第３フォトレジストパターンＰＲ３を形成する。第３フォトレジストパターンＰＲ３は、エアブリッジ及びエアギャップカプラに連結される電極の一部を露出させる。
【００５２】
その後、図６（Ｆ）に示したように、電極４６及び第３フォトレジストパターンＰＲ３の上面の一部に第２導電膜４７と第３導電膜４８を順次形成した後、エアブリッジ及びエアギャップカプラの構造に第２及び第３導電膜４７、４８をパターニングする。第２導電膜４７と第３導電膜４８はそれぞれ異なる素材から形成され、Ａｕを含有することが好ましい。
【００５３】
その後、図６（Ｇ）に示したように、前記した構造物に形成された第１フォトレジストパターンＰＲ１及び第３フォトレジストパターンＰＲ３を全て除去することで、ヒンジパターンのＭＥＭＳスイッチが下側の信号線４２により動作し得る領域を確保する。
【００５４】
以上説明したように、本発明は、一般の半導体スイッチの製造工程に比べて格段に簡単な工程によりＭＥＭＳスイッチ構造を形成することができる。
【００５５】
即ち、本発明に係る多重ビット移相器は、終端が短絡された短絡スタブ、位相特性を平坦化する開放スタブ、短絡スタブの終端に形成されてインピーダンス値を制御するＭＥＭＳスイッチ、及びＭＥＭＳスイッチの駆動電圧を低減するための直流バイアスラインを備えた第１移相器と、終端が短絡された短絡スタブ、短絡スタブの終端に形成されてインピーダンス値を制御するＭＥＭＳスイッチ、及びＭＥＭＳスイッチの駆動電圧を低減するための直流バイアスラインを備えた第２移相器とから構成される。ここで、本発明に係る５ビット移相器は、第１移相器一つから構成された１１.２５゜移相器と、第１移相器二つで構成された２２.５゜移相器と、第１移相器二つから構成された４５゜移相器と、第２移相器で構成された９０゜移相器と、前記第２移相器で構成された１８０゜移相器とから構成される。上記のように、本実施形態では、第１移相器は１１．２５゜の整数倍の位相差を発生させ、第２移相器は９０゜の整数倍の位相差を発生させる。
【図面の簡単な説明】
【００５６】
【図１Ａ】本発明に係るＭＥＭＳスイッチを利用した５ビット移相器を示した図である。
【図１Ｂ】図１ＡのＭＥＭＳスイッチを利用した５ビット移相器を実際に構成したディバイスの実際の写真を示した図である。
【図２】１１.２５゜、２２.５゜、４５゜移相器の基本構造を示した図である。
【図３】１８０゜、９０゜移相器の基本構造を示した図である。
【図４】１８０゜、９０゜移相器に使用されるカプラを示した図である。
【図５Ａ】Ｘ帯域（１０〜１３ＧＨｚ）の５ビット移相器の挿入損失及び反射損失の特性を示したグラフである。
【図５Ｂ】Ｘ帯域（１０〜１３ＧＨｚ）の５ビット移相器の位相特性を示したグラフである。
【図５Ｃ】Ｋ帯域（１８〜２０ＧＨｚ）の５ビット移相器の挿入損失及び反射損失の特性を示したグラフである。
【図５Ｄ】Ｋ帯域（１８〜２０ＧＨｚ）の５ビット移相器の位相特性を示したグラフである。
【図６Ａ】本発明に係る移相器の製造工程を示した断面図である。
【図６Ｂ】本発明に係る移相器の製造工程を示した断面図である。
【図６Ｃ】本発明に係る移相器の製造工程を示した断面図である。
【図６Ｄ】本発明に係る移相器の製造工程を示した断面図である。
【図６Ｅ】本発明に係る移相器の製造工程を示した断面図である。
【図６Ｆ】本発明に係る移相器の製造工程を示した断面図である。
【図６Ｇ】本発明に係る移相器の製造工程を示した断面図である。
【図７Ａ】伝送線路を切り換えて位相速度を遅延させる移相器を示した図である。
【図７Ｂ】入力される信号と反射して出力される信号との位相差により位相速度を遅延させる移相器を示した図である。
【図７Ｃ】インダクタとキャパシタを利用した移相器を示した図である。
【図７Ｄ】低域通過フィルタと高域通過フィルタとの位相差を利用した移相器を示した図である。
【図８】Ｘ帯域用ＭＭＩＣ５ビット移相器の構造及び遅延回路を示した図である。
【図９】（Ａ）は、図８の移相器の挿入損失特性を示したグラフ、（Ｂ）は、図８の移相器の位相特性を示したグラフである。
【図１０Ａ】Ｋ帯域用ＭＭＩＣ５ビット移相器の構造及び遅延回路を示した図である。
【図１０Ｂ】図１０（Ａ）の１８０゜移相器の回路図である。
【図１０Ｃ】図１０（Ａ）の９０゜、４５゜、２２.５゜移相器の回路図である。
【図１１Ａ】ＭＥＭＳスイッチを利用した４ビット移相器を示した図である。
【図１１Ｂ】（Ａ）の４ビット移相器の位相特性を示したグラフである。
【符号の説明】
【００５７】
１：入力ポート、２：出力ポート、３：カプラ、４：Ｔジャンクションエアブリッジ、５：ＭＥＭＳスイッチ、６：直流バイアスライン、７：開放スタブ、８：スイッチパッド、９：短絡スタブ、１０：移相器、１１：入力部、１２：出力部、１３：短絡スタブ、１４：スイッチ、２０：移相器、２１：入力部、２２：出力部、２３：短絡スタブ、２４：スイッチ、２５：カプラ、３０：エアギャップカプラ、３１：上側金属、３２：下側金属、４１：基板、４２：第１導電膜、４３：絶縁膜、４４：低抗体、４５：シード層、４６：電極、４７：第２導電膜、４８：第３導電膜
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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