(57)【要約】【課題】マスク工程を使用することなく、フローティングゲートを形成することができ、小さなサイズのフローティングゲートを形成することができる半導体素子の製造方法を提供する。【解決手段】半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、前記パターニング工程によって前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、前記トレンチを含む全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出するように前記酸化膜を平坦化する段階と、前記パッド窒化膜をエッチングして酸化膜凸部を形成する段階と、全体構造上に第２ポリシリコン膜を蒸着した後、前記酸化膜凸部が露出するように前記第２ポリシリコン膜を平坦化する段階と、前記露出した酸化膜凸部の一部をエッチングしてフローティングゲートを形成した後、誘電体膜及びコントロールゲートを形成する段階とを含んでなる。【選択図】        図４
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、
（ｂ）パターニング工程によって前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、
（ｃ）前記トレンチを含む全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出するように前記酸化膜を平坦化する段階と、
（ｄ）前記パッド窒化膜をエッチングして酸化膜凸部を形成する段階と、
（ｅ）全体構造上に第２ポリシリコン膜を蒸着した後、前記酸化膜凸部が露出するように前記第２ポリシリコン膜を平坦化する段階と、
（ｆ）前記露出した酸化膜凸部の一部をエッチングしてフローティングゲートを形成した後、誘電体膜及びコントロールゲートを形成する段階とを含んでなることを特徴とする半導体素子の製造方法。
【請求項２】
前記第１ポリシリコン膜は、５３０〜６８０℃の温度と０．１〜３．０ｔｏｒｒの圧力下でＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤまたはＡＰＣＶＤ法によってＳｉＨ４またはＳｉ２Ｈ６とＰＨ３ガスを用いて２００〜１０００Åの厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記トンネル酸化膜は、７５０〜８００℃の温度でウェット酸化方式によって８５〜１１０Åの厚さに蒸着され、９００〜９１０℃の温度範囲でＮ２を用いて２０〜３０分間アニールを行って形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記（ａ）段階の前に、イオン注入工程を行って前記半導体基板内にウェルを形成する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記（ｂ）段階と前記（ｃ）段階との間に、前記トレンチ形成の際に発生した前記半導体基板のダメージを補償するための側壁酸化工程を行う段階と、
前記トレンチのコーナー部分をラウンディングするための急速熱処理工程を行う段階と、
全体構造上にその段差に沿って高温酸化膜を蒸着した後、高温で緻密化工程を行う段階とをさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記（ｄ）段階と前記（ｅ）段階との間に、前記トンネル酸化膜の損失を防止するためのウェット洗浄工程を行って前記第１ポリシリコン膜を厚さ１００〜７００Åだけ除去する段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項７】
前記（ｅ）段階は、
全体構造上に前記第２ポリシリコン膜を蒸着する段階と、
前記第２ポリシリコン膜の上部に前記第２ポリシリコン膜の上部表面の段差を減らすためのバッファー層を蒸着する段階と、
前記酸化膜凸部を停止層とするＣＭＰ工程を行って前記バッファー層と前記第２ポリシリコン膜を平坦化する段階を含むことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項８】
前記バッファー層はＰＥ−ＣＶＤ法で形成されたＰＥ−ＴＥＯＳ層、ＰＥ−Ｎｉｔ層、ＰＳＧ層及びＢＰＳＧ層の少なくとも１つであることを特徴とする請求項７記載の半導体素子の製造方法。
【請求項９】
前記第２ポリシリコン膜は、５３０〜６８０℃の温度と０．１〜３．０ｔｏｒｒの圧力下でＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤまたはＡＰＣＶＤ法によってＳｉＨ４またはＳｉ２Ｈ６とＰＨ３ガスを用いて８００〜２５００Åの厚さに形成することを特徴とする請求項１又は７記載の半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に係り、特に、自己整列方法でフローティングゲートを形成するフラッシュ素子のフローティングゲート形成方法に関する。
【０００２】
【従来の技術】
最近、デザインルール及び素子サイズが減少することにより、ＥＴＯＸ（ＥＥＰＲＯＭ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）セルにおいてフローティングゲート間の間隔及びカップリングに最も大きい影響を及ぼすフィールド酸化膜（Ｆｉｅｌｄ  Ｏｘｉｄｅ；  ＦＯＸ）オーバーラップの調節に困っている。一般にＳＴＩ工程を用いてフラッシュメモリーセルを実現しているが、フローティングゲートのアイソレーションを行う際にマスクを用いたパターニング工程の作業は、マスク臨界寸法（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ；  ＣＤ）の変化によるウェーハの均一化が容易でないため、素子間のカップリング比が均一ではないという問題点が生じる。また、フラッシュメモリー素子のプログラム及び消去の際に高いバイアス電圧を印加すると、不均一なフローティングゲートによってフラッシュメモリー素子の欠陥が発生する。アイソレーションマスクとポリマスクとの間に整列誤差及びマスク工程の増加は、歩留りの低下とコストアップの原因になっている。
【０００３】
【発明が解決しようとする課題】
そこで本発明は、かかる従来の問題点を解決するためのもので、その目的は、フローティングゲートを形成するためのトンネル酸化膜及び第１ポリシリコン膜膜を蒸着した状態でパターニング工程を行ってＳＴＩ構造の素子分離膜を形成し、第１ポリシリコン膜膜上に第２ポリシリコン膜膜を蒸着してフローティングゲートを形成することにより、マスク工程を使用することなく、フローティングゲートを形成することができ、小さなサイズのフローティングゲートを形成することができる半導体素子の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、前記パターニング工程によって前記パッド窒化膜、前記第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、前記トレンチを含む全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出するように前記酸化膜を平坦化する段階と、前記パッド窒化膜をエッチングして酸化膜凸部を形成する段階と、全体構造上に第２ポリシリコン膜を蒸着した後、前記酸化膜凸部が露出するように前記第２ポリシリコン膜を平坦化する段階と、前記露出した酸化膜凸部の一部をエッチングしてフローティングゲートを形成した後、誘電体膜及びコントロールゲートを形成する段階とを含んでなることを特徴とする。
【０００５】
【発明の実施の形態】
以下、添付図を参照して本発明の実施例をさらに詳しく説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。
【０００６】
図１〜図４は本発明に係る半導体素子の製造方法を説明するための断面図である。
【０００７】
図１（ａ）を参照すると、半導体基板１０上に、基板表面の結晶欠陥抑制または表面処理及びイオン注入の際にバッファー層の役割をするスクリーン酸化膜（図示せず）を蒸着した後イオン注入を行ってウェルを形成する。前記スクリーン酸化膜を除去した後、トンネル酸化膜１２、第１ポリシリコン膜１４及びパッド窒化膜１６を蒸着する。
【０００８】
具体的に、前記スクリーン酸化膜の形成の前に、半導体基板１０の洗浄のために、５０：１のＨ２ＯとＨＦとの混合比率を有するＤＨＦ（Ｄｉｌｕｔｅ  ＨＦ）、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１（Ｓｔａｎｄａｒｄ  Ｃｌｅａｎｉｎｇ−１）とを用いて、或いは１００：１〜３００：１のＮＨ４ＦとＨＦとの混合比率を有するＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈ）とＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１とを用いて前処理洗浄工程を行う。７５０〜８００℃の温度範囲内でドライまたはウェット酸化を行って厚さ３０〜１００Åの前記スクリーン酸化膜を形成する。イオン注入の後、５０：１のＨ２ＯとＨＦとの混合比率を有するＤＨＦ、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２ＯからなるＳＣ−１とを用いて前記スクリーン酸化膜をエッチングする。トンネル酸化膜１２を７５０〜８００℃の温度でウェット酸化方式によって８５〜１１０Åの厚さに形成し、トンネル酸化膜１２の蒸着後９００〜９１０℃の温度でＮ２を用いて２０〜３０分間熱処理工程を行うことにより、トンネル酸化膜１２と半導体基板１０間の界面の欠陥密度を最小化する。トンネル酸化膜１２上に、５３０〜６８０℃の温度と０．１〜３．０ｔｏｒｒの圧力下でＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ）又はＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法で、ＳｉＨ４またはＳｉ２Ｈ６とＰＨ３ガスを用いて厚さ２００〜１０００Åの第１ポリシリコン膜１４を蒸着する。かくして、第１ポリシリコン膜１４の粒度が最小化されることにより、電界集中を防止することができる。第１ポリシリコン膜１４上にＬＰ−ＣＶＤ法で厚さ約１３００〜３０００Åのパッド窒化膜１６を形成する。
【０００９】
図１（ｂ）を参照すると、パッド窒化膜１６、第１ポリシリコン膜１４、トンネル酸化膜１２及び半導体基板１０をＩＳＯマスクパターニング（Ｉｓｏｌａｔｉｏｎ  ｍａｓｋ  ｐａｔｔｅｒｎｉｎｇ）によって順次エッチングしてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造のトレンチ１８を形成することで活性領域とフィールド領域を定義する。ＳＴＩ構造のトレンチ１８側壁のエッチングダメージを補償するためのドライ酸化工程を行い、急速熱処理工程（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ）を行ってトレンチ１８のコーナー部分をラウンディングする。全体構造上に高温酸化膜（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ；  ＨＴＯ）を薄く蒸着して高温で緻密化工程を行い、ライナー酸化膜（図示せず）を形成する。
【００１０】
具体的に、全体構造上に感光膜を塗布した後、感光膜マスクを用いたフォトリソグラフィ工程を行って感光膜パターン（図示せず）を形成する。前記感光膜パターンをエッチングマスクとするエッチング工程を行ってパッド窒化膜１６、第１ポリシリコン膜１４、トンネル酸化膜１２及び半導体基板１０をエッチングしてＳＴＩ構造のトレンチ１８を形成する。前記エッチング工程によるトレンチ１８側壁のダメージを補償するために８００〜１０００℃の温度範囲内でドライ酸化工程を行って側壁酸化膜を５０〜１５０Åの厚さに形成する。水素を用いた急速熱処理工程を行って（すなわち、半導体基板の原子移動性質を利用）トレンチコーナー部分と角が立った部分をラウンディングすることにより、電場集中を抑制して素子の動作特性を向上させる。急速熱処理工程は、高速熱処理（Ｆａｓｔ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓ；  ＦＴＰ）型装備で６００〜１０５０℃の温度範囲と３００〜３８０ｔｏｒｒの圧力下で１００〜２０００ｓｃｃｍの水素ガスを流入して５〜１５分間行う。
【００１１】
後続工程の酸化膜とトレンチ１８との接着特性を向上させるとともにモウト（Ｍｏａｔ）の発生を防止するために、ＤＣＳ（Ｄｉｃｈｌｏｒｏ  Ｓｉｌａｎｅ；  ＳｉＨ２Ｃｌ２）ガスを用いて形成されたＨＴＯを５０〜１５０Åの厚さに蒸着した後、１０００〜１１００℃の温度でＮ２を用いて２０〜３０分間高温緻密化工程を行い、ライナー酸化膜（図示せず）を形成する。高温緻密化工程によりライナー酸化膜の組職が緻密になってエッチング抵抗性を増加させ、ＳＴＩの実現の際にモウト形成を抑制し、しかも漏洩電流を防止する役割を果たす。
【００１２】
図２（ａ）を参照すると、全体構造上に高密度プラズマ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ；  ＨＤＰ）酸化膜２０を蒸着してトレンチ１８の内部を埋め込む。パッド窒化膜１６を停止層とする平坦化工程を行う。パッド窒化膜１６をエッチング停止層として、パッド窒化膜１６上のＨＤＰ酸化膜２０及びライナー酸化膜を除去するための平坦化工程を行う。
【００１３】
具体的に、トレンチ１８の空白を満たすために厚さ５０００〜１００００Åの範囲でＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜２０を形成する。この際、トレンチ１８内部に空間が形成されないように前記ＨＤＰ酸化膜２０を蒸着する。ＣＭＰを用いた平坦化工程を行った後、パッド窒化膜１６上に残存する可能性のある酸化膜を除去するために、ＢＯＥまたはＨＦを用いたポスト洗浄工程を行う。この際、オーバーエッチングに起因する前記ＨＤＰ酸化膜２０の高さの減少を最大限抑制する必要がある。
【００１４】
図２（ｂ）を参照すると、パッド窒化膜１６をリン酸ディップアウト（Ｈ３ＰＯ４  ｄｉｐ  ｏｕｔ）を用いた窒化膜ストリップ工程を行うことにより、ＨＤＰ酸化膜凸部２２を形成する。パッド窒化膜１６のストリップの際、ＨＤＰ酸化膜凸部２２は第１ポリシリコン膜１４から７００〜２５００Åの高さにとなるようにする。この際、第１ポリシリコン膜１４とフィールド酸化膜の段差は、後続工程で形成される第２ポリシリコン膜の厚さ程度に２００〜３００Å程度の小さい厚さを持つように残す。
【００１５】
図３（ａ）を参照すると、前処理洗浄工程を行った後、全体構造上に第２ポリシリコン膜２４を蒸着する。平坦化工程を行ってＨＤＰ酸化膜凸部２２上に形成された第２ポリシリコン膜２４を除去することにより、フローティングゲート電極２６を形成する。具体的に、ＤＨＦとＳＣ−１を用いた前処理ウェット洗浄工程を行い、フィールド酸化膜とポリシリコン膜とのオーバーラップを形成する。この時、ウェット洗浄時間を調節してセル地域のモウト形状及び第１ポリシリコン膜１４下部のトンネル酸化膜１２の損失を防止する。また、ウェット洗浄工程によって第１ポリシリコン膜１４の厚さの２／３程度（１００〜７００Å）が開放されるように、ウェット洗浄工程を制御する。第１ポリシリコン膜１４と同一の材質の第２ポリシリコン膜２４を８００〜２５００Åの厚さに蒸着してＨＤＰ酸化膜凸部２２を埋め込む。ＰＥ−ＣＶＤ法を用いて、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｓｅｄ  Ｔｅｔｒａ  Ｅｔｈｙｌｅ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）、ＰＥ−Ｎｉｔ、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）及びＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のようなバッファー層（図示せず）を形成し、ＣＭＰを用いた平坦化工程で発生するおそれのあるバラツキを防止する。前記バッファー層は１００〜１０００Åの厚さに蒸着する。
【００１６】
化学的機械的研磨によってＨＤＰ酸化膜凸部２２上のバッファー層と第２ポリシリコン膜２４を除去して第２ポリシリコン膜２４を孤立させることにより、第１及び第２ポリシリコン膜１４、２４からなるフローティングゲート電極２６を形成する。また、化学的機械的研磨によってフローティングゲート電極（第１及び第２ポリシリコン膜の全厚）を厚さ１０００〜２５００Åの範囲で均一に残留させる。
【００１７】
図３（ｂ）を参照すると、ＣＭＰ工程後の前処理洗浄工程でＨＦまたはＢＯＥを用いて、露出したＨＤＰ酸化膜凸部２２を厚さ５００〜２０００Åだけ除去する。これにより、既存のマスキング方式によって実現する時より小さなフローティングゲート電極２６の幅と表面積を形成してカップリング比を大きくすることができる。
【００１８】
図４を参照すると、誘電体膜２８を全体構造の段差に沿って形成した後、コントロールゲートを形成するための第３ポリシリコン膜３０とタングステンシリサイド（ＷＳｉ）膜３２を順次蒸着する。具体的に、半導体素子に使われる多様な形態の誘電体膜を蒸着するが、本実施例ではＯＮＯ（酸化膜／窒化膜／酸化膜（ＳｉＯ２−Ｓｉ３Ｎ４−ＳｉＯ２）またはＯＮＯＮ構造の誘電体膜２８を蒸着する。ＯＮＯ構造の誘電体膜２８において、ＯＮＯ構造における酸化膜は、耐圧及びＴＤＤＢ特性に優れたＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスを用いて０．１〜３ｔｏｒｒの低圧と８１０〜８５０℃程度の温度下で約３５〜６０Åの厚さにＬＰ−ＣＶＤ法によって蒸着する。
【００１９】
また、ＯＮＯ構造における窒化膜は、ＤＣＳとＮＨ３ガスを用いて１〜３ｔｏｒｒの低圧と６５０〜８００℃程度の温度下で約５０〜６５Åの厚さにＬＰ−ＣＶＤ法によって蒸着する。前記ＯＮＯ工程を行った後、ＯＮＯ酸化膜の質を向上させるとともに各階間のインタフェースを強化させるために、ウェット酸化方式で約７５０〜８００℃の温度でモニタリングウェーハを基準として約１５０〜３００Åの厚さに酸化するようにスチームアニールを行うことができる。ひいては、前記ＯＮＯ工程と前記スチームアニールを行う際、各工程間の遅延時間が数時間以内の工程を行って自然酸化膜または不純物による汚染を防止する。
【００２０】
第３ポリシリコン膜３０は、タングステンシリサイド膜３２を蒸着する際に誘電体膜２８に置換固溶されて酸化膜の膜厚を増加させることが可能なフッ酸の拡散を防止するために、ドープされた膜とドープされていない膜（ｄｏｐｅｄ  ａｎｄ  ｕｎｄｏｐｅｄ）の２重膜構造で、約５１０〜５５０℃の温度と１．０〜３ｔｏｒｒの圧力下でＬＰ−ＣＶＤ法によってアモルファスシリコン膜で蒸着する。この時、ドープされた膜とドープされていない膜との比率を１：２〜６：１とし、フローティングゲート電極２６同士の間の空間が十分埋め込まれるように約５００〜１０００Åの厚さに前記非晶質シリコン膜を形成することにより、後続のタングステンシリサイド膜３２の蒸着時に隙間形成を抑制してワードライン抵抗Ｒｓを減少させることができる。前記２重構造の第３ポリシリコン膜層を形成する際、ＳｉＨ４またはＳｉ２Ｈ６とＰＨ３ガスを用いて、ドープされた膜を形成し、その後ＰＨ３ガスを遮断して、連続的にドープされていない膜を形成することが望ましい。
【００２１】
タングステンシリサイド膜３２は、低いフッ素含有率と低いポストアニールドストレス（ｐｏｓｔ  ａｎｎｅａｌｅｄ  ｓｔｒｅｓｓ）並びに良好な接着強度を有するＭＳ（ＳｉＨ４）またはＤＣＳ（ＳｉＨ２Ｃｌ２）とＷＦ６との反応を用いて、３００〜５００℃の温度で適切なステップカバレッジ（ｓｔｅｐ  ｃｏｖｅｒａｇｅ）を実現し、ワードライン抵抗Ｒｓを最小化することが可能な化学量論比である２．０〜２．８程度に成長させた方が良い。タングステンシリサイド膜３２上にＳｉＯｘＮｙまたはＳｉ３Ｎ４を用いてＡＲＣ層（図示せず）を蒸着し、ゲートマスクとエッチング（Ｇａｔｅ  ｍａｓｋ  ａｎｄ  ｅｔｃｈｉｎｇ）工程と、セルフアラインマスクとエッチング（Ｓｅｌｆ  ａｌｉｇｎｅｄ  ｍａｓｋ  ａｎｄ  ｅｔｃｈｉｎｇ）工程を行い、コントロールゲート電極を形成する。
【００２２】
【発明の効果】
以上説明したように、本発明は既存のマスクとエッチング工程によってフローティングゲートを形成した代わりに、フィールド酸化膜上に酸化膜凸部を形成し、酸化膜凸部同士の間にフローティングゲートを形成することにより、素子の臨界寸法を最小化し、素子の大きさを容易に調節でき、ウェーハ全体にわたって均一なフローティングゲートを形成することができる。また、均一なフローティングゲートによってセル間のカップリング比の差を減らすことにより、フラッシュメモリー素子の特性を向上させることができ、活性臨界寸法を減らすことにより、カップリング比を極大化することができる。
【００２３】
また、マスキング工程を減らすことにより、マスキング工程から発生するおそれのある問題点を解決することができ、工程の単純化を図ることができ、歩留り向上とコストダウンを実現することができる。また、酸化膜凸部の高さ及び間隔を調節することにより、多様な工程マージンを容易に確保することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子の製造方法を説明するための断面図である。
【図２】本発明に係る半導体素子の製造方法を説明するための断面図である。
【図３】本発明に係る半導体素子の製造方法を説明するための断面図である。
【図４】本発明に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
１０        …半導体基板
１２        …トンネル酸化膜
１４        …第１ポリシリコン膜
１６        …パッド窒化膜
１８        …トレンチ
２０        …ＨＤＰ酸化膜
２２        …ＨＤＰ酸化膜凸部
２４        …第２ポリシリコン膜
２６        …フローティングゲート電極
２８        …誘電体膜
３０        …第３ポリシリコン膜
３２        …タングステンシリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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