(57)【要約】【課題】ＣＰＵと制御ＩＣの接続ラインをシリアル化するシリアル通信システムにおいて、インタフェース用ロジックを不要にして、制御システムを簡略化する。【解決手段】シリアル通信システム１は、ＣＰＵ制御バスを介してＣＰＵ５０に接続され、少なくとも、動作指令をパラレル信号からシリアル信号に変換し、シリアル通信ライン３０に送出するセンタ端末１０と、シリアル通信ライン３０を介してセンタ端末１０に接続され、少なくとも、シリアル変換された動作指令をパラレル信号に逆変換し、制御ＩＣ６０に送出するローカル端末２０とを備え、さらに、ローカル端末２０は、ＣＰＵ制御バスを疑似的に再現するＣＰＵエミュレーション制御部２１を有し、このＣＰＵエミュレーション制御部２１が再現する疑似ＣＰＵ制御バスを介して制御ＩＣ６０に接続される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ＣＰＵ制御バスを介して駆動デバイスの動作指令を出力するＣＰＵと、前記動作指令に応じて前記駆動デバイスを駆動制御する制御ＩＣとの間に介設され、前記ＣＰＵと前記制御ＩＣとの接続ラインをシリアル化するシリアル通信システムであって、
前記ＣＰＵ制御バスを介して前記ＣＰＵに接続され、少なくとも、前記動作指令をパラレル信号からシリアル信号に変換し、シリアル通信ラインに送出するセンタ端末と、
前記シリアル通信ラインを介して前記センタ端末に接続され、少なくとも、シリアル変換された前記動作指令をパラレル信号に逆変換し、前記制御ＩＣに送出するローカル端末とを備え、
さらに、前記ローカル端末は、前記ＣＰＵ制御バスを疑似的に再現するＣＰＵエミュレーション制御部を有し、該ＣＰＵエミュレーション制御部が再現する疑似ＣＰＵ制御バスを介して前記制御ＩＣに接続されることを特徴とするシリアル通信システム。
【請求項２】
請求項１記載のシリアル通信システムにおいて、前記ＣＰＵエミュレーション制御部は、複数種類のＣＰＵ制御バスを疑似的に再現可能なＣＰＵエミュレーション手段と、疑似的に再現するＣＰＵ制御バスの種類を選択するＣＰＵ選択手段とを備えることを特徴とするシリアル通信システム。
【請求項３】
請求項１又は２記載のシリアル通信システムにおいて、前記センタ端末は、接続ラインを介して接続される複数のローカル端末に対し、固定長データを順次送出するサイクル通信を行い、さらに、ＣＰＵ制御バスを疑似的に再現するローカル端末に対しては、固定長データのサイクル通信に割り込むように可変長データを送出することを特徴とするシリアル通信システム。
【請求項４】
請求項１乃至３のいずれかに記載のローカル端末として機能することを特徴とするシリアル通信用ローカル端末。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵと制御ＩＣとの接続ラインをシリアル化するシリアル通信システム及びそれに用いられるシリアル通信用ローカル端末に関する。
【０００２】
【従来の技術】
近年、駆動デバイス（モータ、ＬＣＤなど）の動作指令を出力するＣＰＵと、ＣＰＵからの動作指令に応じて駆動デバイスを駆動制御する制御ＩＣ（モータ制御ＩＣ、ＬＣＤドライブＩＣなど）との間に介設され、ＣＰＵと制御ＩＣとの接続ラインをシリアル化するシリアル通信システムが提案されている（例えば、特許文献１参照。）。この種のシリアル通信システムが採用するシリアル通信方式としては、シリアル回線上に接続された複数の通信機能端末のなかに、通信に関する主導権を持つセンタ端末が一つ存在し、このセンタ端末が、通信順序などを制御することにより、他の従属する複数のローカル端末をコントロールする方式がある。
【０００３】
また、上記シリアル通信方式の通信手順（プロトコル）としては、センタ端末が、所定の通信アドレスを持つローカル端末に指令データを送出するステップと、該当アドレスのローカル端末が、受け取った指令データに応じて所定の処理を行い、応答データを送出するステップと、センタ端末が、応答データを受け取るステップとにより、最小の通信単位を構成し、この通信単位を、ローカル端末の個数分繰り返した後、再び最初のローカル端末に戻るように規定される通信手順がある。このような通信手順は、上記通信単位を所定のサイクルで繰り返すことから、サイクル通信又はサイクリック通信と呼ばれている。尚、上記通信アドレスは、同じ通信アドレス値が重複しないように各ローカル端末に与えられるものであり、例えば、ローカル端末上のディップスイッチで設定される。
【０００４】
図７は、シリアル通信のデータビット列を示す説明図である。この図に示すように、シリアル通信のデータビット列は、スタートビット、通信アドレス、データ（端末制御コマンド＋データ（後述の制御用指定アドレスを含む））、チェックコード及びストップビットを備えて構成されている。スタートビットは、端末がシリアル通信ラインにデータを送出するとき、データ通信の開始を知らせるためのビット列であり、受信側の端末では、このスタートビットに同期してデータのサンプリングが開始される。通信アドレスは、シリアル通信ラインに接続された複数の端末のうち、どの端末にデータを渡したいかを指定するビット列である。データは、相手側に渡すデータビット列であり、ローカル端末を制御する場合は、ここに端末制御コマンドも含まれる。チェックコードは、受信したデータが正しいか否かをチェックするためのビット列であり、正しいと判断されたデータのみが有効となる。また、ストップビットは、データ通信の終わりを示すビット列である。
【０００５】
上記のように構成されたシリアル通信システムは、ＣＰＵからパラレル状態のアドレス及びデータを受け取ると、図７に示すようなシリアルのデータビット列に変換してシリアル通信ラインに送出する。逆に、シリアルのデータビット列を受信すると、その中からアドレス及びデータを分離すると共に、これをパラレルデータへ逆変換して制御ＩＣに送出する。また、近年においては、一般的なＩ／Ｏ機能式の上記のシリアル通信機能に加え、メモリ共有機能などの付加機能を備える端末も提案されている（例えば、特許文献２、３参照。）。
【０００６】
次に、従来のシリアル通信システムを、モータ制御を例にして説明する。図８は、Ｉ／Ｏ端子機能を備えるローカル端末を使用した従来のシリアル通信システムを示すブロック図である。この図に示されるシリアル通信システム１００（センタ端末１０１及びローカル端末１０２）は、ＣＰＵ制御バスを介してモータ１０３の動作指令を出力するＣＰＵ１０４と、前記動作指令に応じてモータ１０３を駆動制御するモータ制御ＩＣ１０５との間に介設され、ＣＰＵ１０４とモータ制御ＩＣ１０５との接続ラインをシリアル化している。尚、１０６は、モータ制御ＩＣ１０５の出力パルスに応じて動作するモータ駆動回路である。
【０００７】
上記モータ制御ＩＣ１０５は、通常、ＣＰＵ制御バスに接続可能なＣＰＵインタフェースを備えるが、シリアル通信システム１００に接続する場合は、インタフェース用ロジック１０７（例えばＦＰＧＡ）を介してローカル端末１０２に接続する必要がある。そのため、多くのモータ１０３を制御する場合、インタフェース用ロジック１０７の個数が多くなり、コストアップを招来するという問題がある。また、上記のシリアル通信システムでは、制御データのビット数が、ローカル端末１０２のＩ／Ｏ端子数により制限されるため、例えば、８ビットのＩ／Ｏ端子機能を備えるローカル端末１０２を用いると、８ビットデータの制御となり、汎用性に劣るものとなってしまう。
【０００８】
そこで、図９に示すように、モータ制御機能を備えるローカル端末を用いて、シリアル通信システムを構成することが提案されている。このシリアル通信システム２００（センタ端末２０１及びローカル端末２０２）は、ローカル端末２０２がモータ制御機能を備えるため、モータ２０３の動作指令を出力するＣＰＵ２０４と、ローカル端末２０２の出力パルスに応じて動作するモータ駆動回路２０５との間に介設される。このようなシリアル通信システム２００を用いると、モータ制御ＩＣやインタフェース用ロジックが不要になり、モータ制御システムを簡略化することが可能になる。しかしながら、上記ローカル端末２０２に付加される制御機能は、モータ、ＬＣＤなどの代表的な駆動デバイス用に限られるため、他の駆動デバイス制御には採用できないという問題がある。しかも、ローカル端末が持つ制御機能は拡張することができないため、例えば、同時制御可能なモータ軸数が固定されてしまうなど、制御システムの自由度を制限する欠点がある。
【０００９】
【特許文献１】
特開平８−１９５６８２号公報（第５頁、第３図）
【特許文献２】
特開平９−３２６８０８号公報（第５頁、第１図）
【特許文献３】
特開平２００２−７３５８４号公報（第７頁、第１図）
【００１０】
【発明が解決しようとする課題】
本発明は、上記の如き問題点を一掃すべく創案されたものであって、ＣＰＵ制御バスを介して駆動デバイスの動作指令を出力するＣＰＵと、前記動作指令に応じて前記駆動デバイスを駆動制御する制御ＩＣとの間に介設され、前記ＣＰＵと前記制御ＩＣとの接続ラインをシリアル化するシリアル通信システムでありながら、シリアル通信システムを構成するローカル端末が、ＣＰＵ制御バスを疑似的に再現し、この疑似ＣＰＵ制御バスを介して制御ＩＣに接続されることにより、インタフェース用ロジックを不要にし、制御システムのコストダウンを図ることができるだけでなく、各種の制御ＩＣを接続可能にして、優れた汎用性及び拡張性を発揮することができるシリアル通信システム及びシリアル通信用ローカル端末の提供を目的とする。
【００１１】
【課題を解決するための手段】
上記課題を解決するために本発明のシリアル通信システムは、ＣＰＵ制御バスを介して駆動デバイスの動作指令を出力するＣＰＵと、前記動作指令に応じて前記駆動デバイスを駆動制御する制御ＩＣとの間に介設され、前記ＣＰＵと前記制御ＩＣとの接続ラインをシリアル化するシリアル通信システムであって、前記ＣＰＵ制御バスを介して前記ＣＰＵに接続され、少なくとも、前記動作指令をパラレル信号からシリアル信号に変換し、シリアル通信ラインに送出するセンタ端末と、前記シリアル通信ラインを介して前記センタ端末に接続され、少なくとも、シリアル変換された前記動作指令をパラレル信号に逆変換し、前記制御ＩＣに送出するローカル端末とを備え、さらに、前記ローカル端末は、前記ＣＰＵ制御バスを疑似的に再現するＣＰＵエミュレーション制御部を有し、該ＣＰＵエミュレーション制御部が再現する疑似ＣＰＵ制御バスを介して前記制御ＩＣに接続されることを特徴とするものである。
また、上記課題を解決するために本発明のシリアル通信用ローカル端末は、上記ローカル端末として機能することを特徴とするものである。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態を好適な実施の形態として例示するシリアル通信システムを図面に基づいて詳細に説明する。図１は、シリアル通信システムの構成を示すブロック図である。この図に示すように、シリアル通信システム１は、単一のセンタ端末１０と、複数のローカル端末２０と、これらを接続するシリアル通信ライン３０とを備えて構成されている。そして、シリアル通信システム１は、ＣＰＵ制御バスを介して駆動デバイス４０（モータ４１、ＬＣＤ４２など）の動作指令を出力するＣＰＵ５０と、前記動作指令に応じて駆動デバイス４０を駆動制御する制御ＩＣ６０（モータ制御ＩＣ６１、ＬＣＤドライブＩＣ６２など）との間に介設され、ＣＰＵ５０と制御ＩＣ６０との接続ラインをシリアル化している。尚、７０は、モータ制御ＩＣ６１の出力パルスに応じて動作するモータ駆動回路である。
【００１３】
図２は、シリアル通信システムの通信方式を示す説明図である。この図に示すように、シリアル通信システム１の通信方式には、センタ端末１０が、固定長データを各ローカル端末２０に順次送出（又は受信）するサイクル通信（データ長固定）と、可変長データを所定のローカル端末２０（後述するＣＰＵエミュレーション端末）に送出（又は受信）するデータ専用通信とが含まれる。サイクル通信は、データ通信やステータス確認のために常時実行され、データ専用通信は、必要に応じてサイクル通信に割り込む形で実行される。ただし、データ専用通信は、サイクル通信のサイクリック性を損なう可能性があるため、本実施形態では、端末２と次の端末３のサイクル通信の間に一回だけ割り込むといった形で、サイクル通信の通信単位間に割り込むデータ専用通信の回数を一回に制限している。
【００１４】
図３は、センタ端末の構成を示すブロック図である。この図に示されるように、センタ端末１０は、ＣＰＵ制御バスを介してＣＰＵ５０に接続されるＣＰＵインタフェース１１と、サイクル通信用の送信データ及び受信データ、ＣＰＵエミュレーション機能付きローカル端末２０のステータスなどが格納されるサイクル通信用レジスタ群１２と、データ専用通信用の送信データ及び受信データが格納されるデータ専用通信用メモリ（ＦＩＦＯ）１３と、データ制御及び通信コントロールを行うコントローラ１４と、シリアル−パラレル変換を行うシリアル通信制御部１５とを備えて構成されている。
【００１５】
データ専用通信を行う場合は、ＣＰＵインタフェース１１及びコントローラ１４を介して、ＣＰＵ５０からデータ専用通信用メモリ１３の送信データ領域にデータを書き込み、その後、データ専用通信をスタートさせるコマンドの書き込みを行う。これにより、データ専用通信用メモリ１３の送信データは、コントローラ１４を介して、シリアル通信制御部１５でシリアル信号に変換され、シリアル通信ライン３０に送出される。シリアル通信ライン３０に送出されるシリアル信号は、シリアルバスに適合する電気信号や光信号に変換するために、必要に応じてシリアルバスインタフェース１６にて信号変換される。
【００１６】
データ専用通信の応答受信や、ローカル端末２０からのデータ読み出しは、上記の逆手順で行われる。つまり、シリアル通信ライン３０からセンタ端末１０に入力されるデータは、シリアル通信制御部１５及びコントローラ１４を介して、データ専用通信用メモリ１３の受信領域に格納される。データ入力が終了すると、コントローラ１４が、ＣＰＵインタフェース１１を介して、ＣＰＵ５０にデータ入力の終了を通知する。これにより、ＣＰＵ５０は、ＣＰＵインタフェース１１及びコントローラ１４を介して、データ専用通信メモリ１３の受信領域から入力データを読み出すことが可能になる。
【００１７】
また、ローカル端末２０のステータスは、サイクル通信又はデータ専用通信の応答時に、サイクル通信用レジスタ群１２に格納される。これを確認することにより、ローカル端末２０のステータス確認や、割込み要求の判断を行うことが可能になる。
【００１８】
図４は、ローカル端末の構成を示すブロック図である。この図に示されるように、ローカル端末２０は、後述する疑似ＣＰＵ制御バスを介して制御ＩＣ（ＣＰＵ周辺ＬＳＩ）６０に接続されるＣＰＵエミュレーション制御部２１と、サイクル通信用の送信データ及び受信データが格納されるサイクル通信用レジスタ２２と、データ専用通信用の送信データ及び受信データが格納されるデータ専用通信用メモリ（ＦＩＦＯ）２３と、データ制御、データ解析及び通信コントロールを行うコントローラ２４と、シリアル−パラレル変換を行うシリアル通信制御部２５とを備えて構成されている。尚、２６は必要に応じて信号変換を行うシリアルバスインタフェースである。
【００１９】
ＣＰＵエミュレーション制御部２１は、ＣＰＵ５０の制御バスを疑似的に再現するように構成されており、この疑似ＣＰＵ制御バスを介して、制御ＩＣ６０に接続される。具体的には、ローカル端末２０に入力されたデータの制御データ部分を、データの制御用指定アドレス部分で指定された制御ＩＣ６０に対し、ＣＰＵ５０の出力信号形態で送出すると共に、制御ＩＣ６０から送出されるデータを、ＣＰＵ５０の入力信号形態で入力することを可能にしている。これにより、インタフェース用ロジックを介さずに、ローカル端末２０と各種の制御ＩＣ６０を直接接続することができるだけでなく、一つのローカル端末２０に対して複数の制御ＩＣ６０をバス接続することが可能になる。
【００２０】
ＣＰＵエミュレーション制御部２１が再現可能なＣＰＵ制御バスは複数種類あり、代表的なＣＰＵ制御バスが網羅されている（ＣＰＵエミュレーション手段）。ＣＰＵエミュレーション制御部２１は、複数種類のＣＰＵ制御バスのなかから、再現するＣＰＵ制御バスを選択するＣＰＵ選択手段を備えており、ここで選択されたＣＰＵ制御バスが疑似的に再現される。ＣＰＵ選択方法としては、ＣＰＵ５０による選択、ディップスイッチによる選択、バス解析による自動的な選択などが挙られる。
【００２１】
シリアル通信ライン３０上のデータは、全てのローカル端末２０に入力されている。各ローカル端末２０は、そのデータが自分宛のものであるか否かを判断するために、データ内のアドレスと、予め設定される通信アドレスとを比較し、これらが一致したとき、自分宛のデータであると判断する。コントローラ２４は、入力されたデータがサイクル通信のデータであるのか、それともデータ専用通信のデータであるのかを判断し、入力したデータをサイクル通信用レジスタ２２又はデータ専用通信用メモリ２３に振り分け状に格納する。入力データがデータ専用通信による場合は、データの内容を解析し、その内容に応じてＣＰＵエミュレーション制御部２１をコントロールする。つまり、データ専用通信は、ＣＰＵ制御バスを疑似的（仮想的）に再現するための可変長データ通信であり、このデータ内に複数の制御ＩＣ６０に対するコントロールデータ（動作指令）、指定アドレスを記述することにより、ローカル端末２０にバス接続された複数の制御ＩＣ６０を制御用アドレスによる選択によりコントロールすることが可能になる。
【００２２】
ローカル端末２０からセンタ端末１０への応答やデータ出力は、上記の逆手順で行われる。つまり、ローカル端末２０のステータスやＣＰＵ５０への送出データは、サイクル通信用レジスタ２２又はデータ専用通信用メモリ２３の送信領域に振り分け状に格納され、これがコントローラ２４及びシリアル通信制御部２５を介してセンタ端末１０に送出される。
【００２３】
次に、シリアル通信システム１の具体的な動作例について説明する。図５は、シリアル通信システムの動作例（書き込み）を示す説明図である。この図に示すように、疑似ＣＰＵ制御バスの指定アドレスにデータ「１２３４ｈ」を書き込む場合、ＣＰＵ５０は、データ専用通信用メモリ１３に、疑似ＣＰＵ制御バスの指定アドレスと書き込み処理のコマンドを書き込む。つぎに、ＣＰＵ５０は、データ専用通信用メモリ１３に、データ「１２３４ｈ」を書き込み、その後、データ専用通信をスタートさせるコマンドの書き込みを行う。これにより、センタ端末１０は、前述した手順で第一回目のデータ専用通信を行い、所定のローカル端末２０にＣＰＵエミューションのための指定アドレス及びデータ「１２３４ｈ」を送信する。尚、上記の書き込み処理では、指定アドレスを一つとしているが、複数の指定アドレスに対する連続書き込みや、複数の指定アドレスからの連続読み出しを可能にしてもよい。
【００２４】
上記指定アドレス及びデータ「１２３４ｈ」を受信したローカル端末２０側では、疑似ＣＰＵ制御バスの指定アドレスにデータ「１２３４ｈ」を書き込むと共に、サイクル通信用レジスタ２２及びデータ専用通信用メモリ２３のステータス領域に割込み情報をセットする。ステータスが変化すると、サイクル通信又はデータ専用通信において受信処理完了割込みがセットされ、センタ端末１０へのステータス送信が行われる。このステータス送信処理は、上記のようにサイクル通信、データ専用通信のいずれでも実行することができる。サイクル通信のサイクルを待つことが可能な場合は、サイクル通信のステータス変化を待ち、待てない場合は、空のデータ専用通信（ＮＯＰ送信）を使って応答データのステータスが変化するまでポーリング的な処理を行えばよい。
【００２５】
ローカル端末２０からステータスを受信したセンタ端末１０側では、ＣＰＵ５０によるステータスの読み出しを行うと共に、データ専用通信用メモリ１３に受信処理完了割込みをリセットするコマンドの書き込みを行う。その後、データ専用通信開始のコマンドを書き込むと、第二回目のデータ専用通信により、センタ端末１０からローカル端末２０へリセット指令が送信され、ローカル端末２０側の受信処理完了割込みがリセットされる。
【００２６】
図６は、シリアル通信システムの動作例（読み出し）を示す説明図である。この図に示すように、疑似ＣＰＵ制御バスの指定アドレスからデータを読み出す場合、ＣＰＵ５０は、データ専用通信用メモリ１３に、疑似ＣＰＵ制御バスの指定アドレスと読み出し処理のコマンドを書き込んだ後、データ専用通信開始のコマンドを書き込む。これにより、センタ端末１０は、第一回目のデータ専用通信を行い、所定のローカル端末２０に読み出し制御コマンド及び指定アドレスを送信する。
【００２７】
上記読み出し制御コマンド及び指定アドレスを受信したローカル端末２０側では、疑似ＣＰＵ制御バスの指定アドレスからデータを読み出すと共に、これをデータ専用通信用メモリ２３の送信領域に書き込み、その後、サイクル通信用レジスタ２２及びデータ専用通信用メモリ２３のステータス領域に割込み情報をセットする。ステータスが変化すると、サイクル通信又はデータ専用通信において受信処理完了割込みがセットされ、センタ端末１０へのステータス送信が行われる。
【００２８】
ローカル端末２０からステータスを受信したセンタ端末１０側では、ＣＰＵ５０によるステータスの読み出しを行うと共に、データ専用通信用メモリ１３にデータ送信要求のコマンドを書き込む。その後、データ専用通信開始のコマンドを書き込むと、第二回目のデータ専用通信により、ローカル端末２０からセンタ端末１０へ前記指定アドレスの読み出しデータ及びステータスが送信される。
【００２９】
ローカル端末２０から読出しデータ及びステータスを受信したセンタ端末１０側では、ＣＰＵ５０によるステータスの読み出しを行うと共に、データ専用通信用メモリ１３の受信領域からデータの読み出しを行う。その後、データ専用通信用メモリ１３に受信処理完了割込みをリセットするコマンドの書き込み、さらに、データ専用通信開始のコマンドを書き込むと、第三回目のデータ専用通信により、センタ端末１０からローカル端末２０へリセット指令が送信され、ローカル端末２０側の受信処理完了割込みがリセットされる。
【００３０】
叙述の如く構成された本発明の実施の形態において、シリアル通信システム１は、ＣＰＵ制御バスを介して駆動デバイス４０の動作指令を出力するＣＰＵ５０と、動作指令に応じて駆動デバイス４０を駆動制御する制御ＩＣ６０との間に介設され、ＣＰＵ５０と制御ＩＣ６０との接続ラインをシリアル化するものである。そして、本発明のシリアル通信システム１は、ＣＰＵ制御バスを介してＣＰＵ５０に接続され、少なくとも、動作指令をパラレル信号からシリアル信号に変換し、シリアル通信ライン３０に送出するセンタ端末１０と、シリアル通信ライン３０を介してセンタ端末１０に接続され、少なくとも、シリアル変換された動作指令をパラレル信号に逆変換し、制御ＩＣ６０に送出するローカル端末２０とを備えて構成されるのであるが、ローカル端末２０は、ＣＰＵ制御バスを疑似的に再現するＣＰＵエミュレーション制御部２１を有しており、このＣＰＵエミュレーション制御部２１が再現する疑似ＣＰＵ制御バスを介して制御ＩＣ６０に接続されるので、インタフェース用ロジックを介することなく、各種の制御ＩＣ６０を直接接続することが可能になる。これにより、バス接続用の多軸制御対応のモータ制御ＩＣや複数のモータ制御ＩＣ、データ制御ＩＣ、カウンタ制御ＩＣ、ＬＣＤ表示制御ＩＣといった様々なＣＰＵ周辺ＬＳＩに接続できるようになり、制御システムのコストダウンを図ることができるだけでなく、優れた汎用性及び拡張性を発揮することができる。しかも、多くの制御ＩＣ６０は、通常、ＣＰＵ制御バスに対して複数並列状（バス接続）することができるように構成されているため、ローカル端末２０と制御ＩＣ６０を、１対１でなく、１対Ｎとし、ローカル端末２０の必要個数も削減することができる。
【００３１】
また、ＣＰＵエミュレーション制御部２１は、複数種類のＣＰＵ制御バスを疑似的に再現可能であり、疑似的に再現するＣＰＵ制御バスの種類を任意に選択することができるため、本発明のシリアル通信システム１を各種のＣＰＵ５０を用いた制御システムに適用することや、１種類のＣＰＵで複数種のＣＰＵをエミュレートすることが可能になる。
【００３２】
また、センタ端末１０は、シリアル通信ライン３０を介して接続される複数のローカル端末２０に対し、固定長データを順次送出するサイクル通信を行い、さらに、ＣＰＵ制御バスを疑似的に再現するローカル端末２０に対しては、固定長データのサイクル通信に割り込むように可変長データを送出するデータ専用通信を実行するので、ＣＰＵエミュレーションを行うためのデータを、サイクル通信のサイクリック性を維持しつつ、ローカル端末２０に送信することができる。
【００３３】
【発明の効果】
本発明は、ＣＰＵ制御バスを介して駆動デバイスの動作指令を出力するＣＰＵ５０と、前記動作指令に応じて前記駆動デバイス４０を駆動制御する制御ＩＣ６０との間に介設され、前記ＣＰＵ５０と前記制御ＩＣ６０との接続ラインをシリアル化するシリアル通信システムであって、前記ＣＰＵ制御バスを介して前記ＣＰＵ５０に接続され、少なくとも、前記動作指令をパラレル信号からシリアル信号に変換し、シリアル通信ライン３０に送出するセンタ端末１０と、前記シリアル通信ライン３０を介して前記センタ端末１０に接続され、少なくとも、シリアル変換された前記動作指令をパラレル信号に逆変換し、前記制御ＩＣ６０に送出するローカル端末２０とを備え、さらに、前記ローカル端末２０は、前記ＣＰＵ制御バスを疑似的に再現するＣＰＵエミュレーション制御部２１を有し、該ＣＰＵエミュレーション制御部２１が再現する疑似ＣＰＵ制御バスを介して前記制御ＩＣ６０に接続されるように構成されているため、ＣＰＵ制御バスを介して駆動デバイスの動作指令を出力するＣＰＵ５０と、前記動作指令に応じて前記駆動デバイスを駆動制御する制御ＩＣ６０との間に介設され、前記ＣＰＵ５０と前記制御ＩＣ６０との接続ラインをシリアル化するシリアル通信システムでありながら、シリアル通信システムを構成するローカル端末が、ＣＰＵ制御バスを疑似的に再現し、この疑似ＣＰＵ制御バスを介して制御ＩＣ６０に接続されることにより、インタフェース用ロジックを不要にし、制御システムのコストダウンを図ることができるだけでなく、各種の制御ＩＣ６０を接続可能にして、優れた汎用性及び拡張性を発揮することができる。
【図面の簡単な説明】
【図１】シリアル通信システムの構成を示すブロック図である。
【図２】シリアル通信システムの通信方式を示す説明図である。
【図３】センタ端末の構成を示すブロック図である。
【図４】ローカル端末の構成を示すブロック図である。
【図５】シリアル通信システムの動作例（書き込み）を示す説明図である。
【図６】シリアル通信システムの動作例（読み出し）を示す説明図である。
【図７】シリアル通信のデータビット列を示す説明図である。
【図８】Ｉ／Ｏ端子機能を備えるローカル端末を使用した従来のシリアル通信システムを示すブロック図である。
【図９】モータ制御機能を備えるローカル端末を使用した従来のシリアル通信システムを示すブロック図である。
【符号の説明】
１      シリアル通信システム
１０    センタ端末
１１    ＣＰＵインタフェース
１２    サイクル通信用レジスタ群
１３    データ専用通信用メモリ
１４    コントローラ
１５    シリアル通信制御部
１６    シリアルバスインタフェース
２０    ローカル端末
２１    ＣＰＵエミュレーション制御部
２２    サイクル通信用レジスタ
２３    データ専用通信用メモリ
２４    コントローラ
２５    シリアル通信制御部
２６    シリアルバスインタフェース
３０    シリアル通信ライン
４０    駆動デバイス
４１    モータ
４２    ＬＣＤ
５０    ＣＰＵ
６０    制御ＩＣ
６１    モータ制御ＩＣ
６２    ＬＣＤドライブＩＣ
７０    モータ駆動回路
１００  シリアル通信システム
１０１  センタ端末
１０２  ローカル端末
１０３  モータ
１０４  ＣＰＵ
１０５  モータ制御ＩＣ
１０６  モータ駆動回路
１０７  インタフェース用ロジック
２００  シリアル通信システム
２０１  センタ端末
２０２  ローカル端末
２０３  モータ
２０４  ＣＰＵ
２０５  モータ駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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