(57)【要約】【課題】ＳＯＩ基板の半導体層にＨＦ欠陥が生じた場合にも、係る欠陥に起因するデバイスの不良が生じるのを防止することができる電気光学装置の製造方法を提供する。【解決手段】支持基板１１０上に形成された単結晶シリコン膜１１２を薄層化するに際して、前記単結晶シリコン膜１１２上に、酸化シリコン膜１１６を成膜法により形成する工程と、前記酸化シリコン膜１１６を平坦化する工程と、前記平坦化された酸化シリコン膜１１６側から前記単結晶シリコン膜１１２を犠牲酸化する工程と、が含まれる製造方法とする。【選択図】        図１
2004311489.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、該支持基板上に形成された半導体層とを備えた複合基板を有する電気光学装置の製造方法において、
前記支持基板上に形成された半導体膜を薄層化して前記半導体層を形成する工程が、
前記半導体膜上に酸化膜を形成する工程と、
前記酸化膜を平坦化する工程と、
前記半導体膜を犠牲酸化する工程と、
を有することを特徴とする電気光学装置の製造方法。
【請求項２】
前記半導体層は絶縁層を介して前記支持基板上に形成され、
前記犠牲酸化後の半導体膜上における酸化膜の膜厚を、前記絶縁層の層厚と該絶縁層上における酸化膜の膜厚との合計の厚さより薄くすることを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記犠牲酸化後の半導体膜上における酸化膜の膜厚を、前記絶縁層上における酸化膜の膜厚より薄くすることを特徴とする請求項２に記載の電気光学装置の製造方法。
【請求項４】
前記半導体膜上に酸化膜を形成する工程以前に、前記半導体膜をパターニングする工程を有することを特徴とする請求項１ないし３のいずれか１項に記載の電気光学装置の製造方法。
【請求項５】
前記パターニングされた半導体膜の非形成領域を含む支持基板上に、前記酸化膜を成膜法により形成することを特徴とする請求項４に記載の電気光学装置の製造方法。
【請求項６】
前記半導体層を、層厚の異なる複数の領域に分割して形成することを特徴とする請求項１ないし５のいずれか１項に記載の電気光学装置の製造方法。
【請求項７】
前記半導体層が単結晶半導体層であることを特徴とする請求項１ないし６のいずれか１項に記載の電気光学装置の製造方法。
【請求項８】
支持基板と、該支持基板上に形成された半導体層とを備えた半導体装置の製造方法において、
前記支持基板上に形成された半導体膜を薄層化して前記半導体層を形成する工程が、
前記半導体膜上に酸化膜を形成する工程と、
前記酸化膜を平坦化する工程と、
前記平坦化された酸化膜側から前記半導体膜を犠牲酸化する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記半導体層は絶縁層を介して前記支持基板上に形成され、
前記犠牲酸化後の半導体膜上における酸化膜の膜厚を、前記絶縁層の層厚と該絶縁層上における酸化膜の膜厚との合計の厚さより薄くすることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記犠牲酸化後の半導体膜上における酸化膜の膜厚を、前記絶縁層上における酸化膜の膜厚より薄くすることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体膜上に酸化膜を形成する工程以前に、前記半導体膜をパターニングする工程を有することを特徴とする請求項８ないし１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記半導体層が単結晶半導体層であることを特徴とする請求項８ないし１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ（以下、「ＳＯＩ」）と略記する。）技術を適用した半導体装置および電気光学装置の製造方法に関するものである。
【０００２】
【従来の技術】
絶縁基体上にシリコンなどからなる半導体薄膜を形成し、その半導体薄膜を半導体デバイスに形成するＳＯＩ技術は、素子の高速化や低消費電力化、高集積化を図ることができる等の利点を有することから、半導体装置や電気光学装置に好ましく適用されている技術である。
【０００３】
このようなＳＯＩ基板に特有の問題として、上記半導体層に生じるＨＦ欠陥（ＨＦ  ｄｅｆｅｃｔ）が挙げられる。ＨＦ欠陥とは、ＳＯＩ基板を濃ＨＦ溶液に浸漬した際に顕在化する半導体層の欠損部を指し、具体的には、ＨＦ溶液が上記欠損部を介して半導体層と絶縁膜との界面、あるいは絶縁膜と基板との界面に達し、前記界面に剥離を生じさせることで顕在化する。特にＳＯＩ基板を用いた電気光学装置を作製する際には、半導体層上に形成した犠牲酸化膜を除去する工程において、エッチング液が上記欠損部を貫通して半導体層と基板との間の貼り合わせ界面に到達し、係る界面で部分的な剥離が生じてＨＦ欠陥が顕在化し、歩留まりの低下が生じる。このような剥離が電気光学装置で特に問題視されるのは、画素を駆動するためのスイッチング素子を構成する半導体層に上記欠損部が存在する確率はかなり低いものの、上記の剥離が生じていると、プロジェクタのライトバルブとして使用した場合に、上記界面剥離部分が拡大投影されて顕著な表示品質の低下が生じるためである。
【０００４】
そこで、このようなＨＦ欠陥を低減するための技術が、例えば以下の特許文献１及び特許文献２にて開示されている。これらの文献では、ＳＯＩ基板を熱処理する際の雰囲気制御（特許文献１）、又は温度制御（特許文献２）によりＨＦ欠陥の低減を図るものである。
【０００５】
【特許文献１】
特開２００２−１８４９６１号公報
【特許文献２】
特開２００２−１１０６８８号公報
【０００６】
【発明が解決しようとする課題】
上記特許文献１，２に記載の技術では、ある程度のＨＦ欠陥の低減は可能であるものの、半導体層のＨＦ欠陥を完全に無くせる訳ではない。従って、１つでも貼り合わせ界面に剥離が生じていると表示品質の低下が生じる上記電気光学装置用途では、依然として問題を解決することができない。
【０００７】
本発明は、上記課題を解決するために成されたものであって、ＳＯＩ基板の半導体層にＨＦ欠陥が生じた場合にも、係る欠陥に起因するデバイスの不良が生じるのを防止することができる電気光学装置の製造方法、及び半導体装置の製造方法を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明の電気光学装置の製造方法は、支持基板と、該支持基板上に形成された半導体層とを備えた複合基板を有する電気光学装置の製造方法において、前記支持基板上に形成された半導体膜を薄層化して前記半導体層を形成する工程が、前記半導体膜上に酸化膜を形成する工程と、前記酸化膜を平坦化する工程と、前記半導体膜を犠牲酸化する工程と、を有することを特徴としている。
【０００９】
この製造方法によれば、前記半導体膜上に成膜法により酸化膜を形成するので、前記複合基板において、ＨＦ欠陥となり得るような欠損部が前記半導体膜に生じていた場合に、係る欠損部が前記酸化膜により埋められ、その後、係る酸化膜を平坦化するので、前記酸化膜に欠損部に起因する凹凸が生じていたとしても酸化膜表面は平坦に形成される。そして、その後に半導体膜の犠牲酸化を行って半導体膜を薄層化すれば、前記欠損部は前記酸化膜により埋められているので、半導体層上の酸化膜を除去する際にエッチング液が欠損部を貫通して支持基板側に到達するのを防止することができる。
従って、上記製造方法によれば、前記複合基板において、ＨＦ欠陥となり得るような微小な欠損部が前記半導体膜に生じていたとしても、この欠損部に起因する欠陥が顕在化するのを防止することができるため、特に製造時の歩留まり向上に寄与することができる。
【００１０】
次に、本発明に係る電気光学装置の製造方法は、前記半導体層は絶縁層を介して前記支持基板上に形成され、前記犠牲酸化後の半導体膜上における酸化膜の膜厚を、前記絶縁層の層厚と該絶縁層上における酸化膜の膜厚との合計の厚さより薄くすることを特徴とする。
この製造方法によれば、前記犠牲酸化後に酸化膜を除去するに際して、半導体膜の表面が露出するまで除去工程を行っても、前記欠損部に埋められた酸化膜と前記絶縁層とを貫通し支持基板に到達するまでエッチングが進行することがなくなるので、支持基板と絶縁層との界面でエッチング液による剥離を生じさせることなく、高歩留まりで電気光学装置を製造することができる。
【００１１】
次に、本発明に係る電気光学装置の製造方法は、前記犠牲酸化後の半導体膜上における酸化膜の膜厚を、前記絶縁層上における酸化膜の膜厚より薄くすることを特徴とする。
この製造方法によれば、支持基板と絶縁層との界面にまで酸化膜除去用のエッチング液が到達しないのは勿論のこと、半導体膜と絶縁層との界面にまでも到達しないようにすることができるため、前記半導体膜と絶縁層との界面にも剥離を生じさせることがなく、特に高い製造効率で電気光学装置の製造を行うことが可能になる。
【００１２】
次に、本発明に係る電気光学装置の製造方法は、前記半導体膜上に酸化膜を形成する工程以前に、前記半導体膜をパターニングする工程を有することを特徴とする。
本発明に係る製造方法では、薄層化対象の半導体膜がパターニングされていても問題なく適用することができ、ベタ状の半導体膜に対して薄層化を行った場合と同様に、半導体膜の欠損部を介してエッチング液が支持基板側へ進入するのを効果的に防止することが可能であり、高歩留まりで電気光学装置の製造を行うことができる。
【００１３】
次に、本発明に係る電気光学装置の製造方法は、前記パターニングされた半導体膜の非形成領域を含む支持基板上に、前記酸化膜を成膜法により形成することを特徴とする。
この製造方法によれば、仮に絶縁層に微小な欠損部が生じている場合にも、係る欠損部を前記酸化膜により埋めることができるため、半導体膜の表面酸化後に酸化膜を除去する工程において、エッチング液が絶縁層の欠損部を介して支持基板と絶縁層との界面に到達するのを防止することができる。
【００１４】
次に、本発明に係る電気光学装置の製造方法は、前記半導体層を、層厚の異なる複数の領域に分割して形成することを特徴とする。
この製造方法によれば、例えば画素領域に完全空乏型のトランジスタ素子が形成され、駆動回路領域に部分空乏型のトランジスタ素子が形成されているような電気光学装置を製造するに際しても、半導体層及び絶縁層に存在する微小な欠損部によるＨＦ欠陥が顕在化するのを効果的に防止することができ、高歩留まりで高性能の電気光学装置を製造することが可能である。
【００１５】
次に、本発明に係る電気光学装置の製造方法は、前記半導体層が単結晶半導体層であることを特徴とする。この製造方法によれば、高速な能動素子を備えた電気光学装置を歩留まり良く製造することが可能になる。
【００１６】
次に、本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された半導体層とを備えた半導体装置の製造方法において、前記支持基板上に形成された半導体膜を薄層化して前記半導体層を形成する工程が、前記半導体膜上に酸化膜を形成する工程と、前記酸化膜を平坦化する工程と、前記平坦化された酸化膜側から前記半導体膜を犠牲酸化する工程と、を有することを特徴とする。
上記製造方法によれば、先の電気光学装置の製造方法と同様に、前記複合基板において、ＨＦ欠陥となり得るような欠損部が前記半導体膜に生じていたとしても、この欠損部に起因する欠陥が顕在化するのを防止することができるため、特に製造時の歩留まり向上に寄与することができる。
【００１７】
次に、本発明に係る半導体装置の製造方法は、前記半導体層は絶縁層を介して前記支持基板上に形成され、前記犠牲酸化後の半導体膜上における酸化膜の膜厚を、前記絶縁層の層厚と該絶縁層上における酸化膜の膜厚との合計の厚さより薄くすることを特徴とする。
この製造方法によれば、前記犠牲酸化後に酸化膜を除去するに際して、半導体膜の表面が露出するまで除去工程を行っても、前記欠損部に埋められた酸化膜と前記絶縁層とを貫通して支持基板にまで酸化膜がエッチングされることがないため、支持基板と絶縁層との界面でエッチング液による剥離を生じることがなく、高歩留まりで半導体装置を製造することができる。
【００１８】
次に、本発明に係る半導体装置の製造方法は、前記犠牲酸化後の半導体膜上における酸化膜の膜厚を、前記絶縁層上における酸化膜の膜厚より薄くすることを特徴とする。
この製造方法によれば、支持基板と絶縁層との界面にまで酸化膜除去用のエッチング液が到達しないのは勿論のこと、半導体膜と絶縁層との界面にまでも到達しないようにすることができるため、前記半導体膜と絶縁層との界面にも剥離を生じさせることがなく、特に高い製造効率で半導体装置の製造を行うことが可能になる。
【００１９】
次に、本発明に係る半導体装置の製造方法は、前記半導体膜上に酸化膜を形成する工程以前に、前記半導体膜をパターニングする工程を有することを特徴とする。
本発明に係る製造方法では、薄層化対象の半導体膜がパターニングされていても問題なく適用することができ、ベタ状の半導体膜に対して薄層化を行った場合と同様に、半導体膜の欠損部を介してエッチング液が支持基板側へ進入するのを効果的に防止することが可能であり、高歩留まりで半導体装置の製造を行うことができる。
【００２０】
次に、本発明に係る半導体装置の製造方法は、前記半導体層が単結晶半導体層であることを特徴とする。この製造方法によれば、高速な能動素子を備えた半導体装置を歩留まり良く製造することが可能になる。
【００２１】
【発明の実施の形態】
（電気光学装置の製造方法）
以下、本発明の一実施の形態である電気光学装置の製造方法について説明する。尚、以下の図面においては、図面を見易くするために各構成要素の膜厚や寸法の比率等を適宜異ならせてある。
図１は、本実施形態の電気光学装置の製造方法を示す断面工程図である。
まず、図１Ａに示すように、石英等からなる支持基板１１０上に酸化シリコンからなる絶縁層１１１を介して形成された単結晶シリコン膜（半導体膜）１１２を有するＳＯＩ基板（複合基板）１１５を用意する。またＳＯＩ基板１１５としては、絶縁層１１１中又は絶縁層１１１と支持基板１１０との界面に所定の平面形状にパターン形成された金属膜（遮光膜）を有するものも用いることができる。
このような構成を備えたＳＯＩ基板１１５は、公知の製造方法により製造することができ、例えば支持基板１１０と、表面に酸化シリコン層が形成された単結晶シリコン基板とを、酸化シリコン層と支持基板１１０とが向き合うように貼り合わせ、前記単結晶シリコン基板を所定の膜厚に薄く加工することで、支持基板１１０上に、絶縁層１１１を介して単結晶シリコン膜１１２が形成されたＳＯＩ基板を作製することができる。
【００２２】
本実施形態の製造方法にあっては、前記ＳＯＩ基板１１５として、ＨＦ欠陥となり得るような欠損部１２０ａ、１２０ｂを有している基板であっても用いることができる。欠損部１２０ａは、単結晶シリコン膜１１２に平面積が０．１〜１０ｃｍ２程度の微小な欠損が生じた部位であり、欠損部１２０ｂは、単結晶シリコン膜１１２から絶縁層１１１まで貫通するような深い欠損が生じている部位である。
【００２３】
上記ＳＯＩ基板１１５を用意したならば、図１Ｂに示すように、単結晶シリコン膜１１２上にＣＶＤ法やスパッタリング法等の成膜法を用いて、酸化シリコン膜１１６を成膜する。この酸化シリコン膜１１６表面の欠損部１２０ａ、１２０ｂに対応する平面位置には、これらの欠損部に起因する凹部１１６ａ、１１６ｂが形成される場合がある。
尚、この酸化シリコン膜１１６の膜厚は、単結晶シリコン膜１１２の膜厚や、薄層化後の単結晶シリコン層（後述する）の層厚等を勘案して決定され、その詳細は後述する。
【００２４】
次いで、図１Ｃに示すように、酸化シリコン膜１１６の外表面側を平坦化する。この平坦化工程には、例えばＣＭＰ（化学機械研磨）や、エッチバック（ウェットエッチング、ドライエッチングのいずれも適用できる）等が適用できる。また、平坦化に際して、単結晶シリコン膜１１２の表面が露出する程度にまで酸化シリコン膜１１６の除去を行っても良い。また、この平坦化工程後に、酸化シリコン膜１１６表面の欠損部１２０ｂに対応する平面位置に凹部１１６ｂの一部が残っていても構わない。
【００２５】
次に、図１Ｄに示すように、酸化シリコン膜１１６側から、単結晶シリコン膜１１２を熱酸化等の方法により酸化させて、上記酸化シリコン膜１１６と単結晶シリコン膜１１２の一部が酸化されて形成された酸化シリコン層とからなる酸化膜１１９を形成する。そして、この時点で前記酸化膜１１９の下側には薄層化された単結晶シリコン層１２２が形成される。その際、単結晶シリコン膜１１２が存在しない欠損部１２０ａ、１２０ｂに対応する位置の酸化膜１１９表面に凹部１１９ａ、１１９ｂが形成されることもある。
【００２６】
そして、図１Ｅに示すように、ウェットエッチング等の方法により単結晶シリコン層１２２の上面が露出するまで酸化膜１１９の除去を行うことで、所定の層厚にまで薄層化された単結晶シリコン層１２２を有する電気光学装置用基板が得られる。この電気光学装置用基板では、図１Ｅに示すように、ＨＦ欠陥となり得る欠損部１２０ａ、１２０ｂが、それぞれ酸化膜１２６ａ、１２６ｂにより埋められている。その後、単結晶シリコン層１２２を所定の平面形状にパターニングする工程等の公知の製造工程を経てＴＦＴ（薄膜トランジスタ）等のスイッチング素子や画素電極等を形成することで、電気光学装置を作製することができる。
【００２７】
このように、本実施形態に係る製造方法によれば、図１Ａ〜図１Ｅに示したように、単結晶シリコン膜１１２の薄層化のための表面酸化以前に、単結晶シリコン層１１２上に成膜法による酸化シリコン膜１１６を形成し、係る酸化シリコン膜１１６を平坦化することとしたので、前記表面酸化後に酸化膜を除去する工程において、欠損部１２０ａ、１２０ｂを貫通してエッチング液が浸透することがなく、単結晶シリコン膜１２２と絶縁層１１１との界面や、絶縁層１１１と支持基板１１０との界面に剥離を生じさせることがない。従って、本実施形態に係る方法により作製された電気光学装置用基板を用いるならば、ＳＯＩ基板１１５に欠損部１２０ａ、１２０ｂが生じていたとしても、その後の工程において欠陥が顕在化されないので、電気光学装置の製造歩留まりを大幅に向上させることが可能である。
【００２８】
上記本実施形態に係る製造方法において、単結晶シリコン膜１１２上に形成される酸化シリコン膜１１６の膜厚は、図１Ｄに示す酸化膜１１９を形成した状態における、単結晶シリコン層１２２上における酸化膜１１９の膜厚ｄ１と、欠損部１２０ａにおける酸化膜１１９の膜厚ｄ２、及び酸化膜１１９と絶縁層１１１により構成される酸化シリコンからなる層の総膜厚ｄ３とから導出することができる。すなわち、図１Ｄに示す酸化膜１１９を部分的に除去するに際して、少なくとも欠損部１２０ａを埋めている酸化膜とその下側の絶縁層とが貫通されないようにするために、単結晶シリコン層１２２上の酸化膜１１９の膜厚ｄ１が、膜厚ｄ３よりも小さくなるように形成され、さらに好ましくは、単結晶シリコン層１２２と絶縁層１１１との界面にもエッチング液が到達しないように、欠損部１２０ａの位置における膜厚ｄ２よりも、前記膜厚ｄ１を小さくするのがよい。
【００２９】
具体的に例示すると、層厚２００ｎｍの絶縁層１１１上に形成された膜厚２００ｎｍの単結晶シリコン膜１１２を薄層化して膜厚５５ｎｍの単結晶シリコン層１２２とする場合に、図１Ｂに示す工程において単結晶シリコン膜１１２上に膜厚８００ｎｍの酸化シリコン膜１１６を形成し、図１Ｃに示す平坦化工程で酸化シリコン膜１１６を４６０ｎｍ研磨すれば、単結晶シリコン膜１１２上には１４０ｎｍの酸化シリコン膜１１６が残り、欠損部１２０ａにおいては、膜厚３４０ｎｍの酸化シリコン膜１１６が残る。その後、図１Ｄに示すように単結晶シリコン膜１１２を、層厚５５ｎｍの単結晶シリコン層１２２が残るように表面酸化すると、単結晶シリコン層１１２上の酸化膜１１９の膜厚（ｄ１）は３４０ｎｍとなり、欠損部１２０ａにおける酸化膜１１９の膜厚（ｄ２）は、両側の単結晶シリコン膜が酸化された際のせり出しがあるため、少なくとも図１Ｃに示す状態の膜厚３４０ｎｍより厚くなる。従って、上記条件で電気光学装置の製造を行った場合には、酸化膜１１９の除去により欠損部１２０ａを埋めている酸化膜１１９が完全に除去されることはなく、酸化膜１１９を除去するためのエッチング液は、単結晶シリコン層１２２と絶縁層１１１との界面にも到達しない。
【００３０】
上記実施の形態では、単結晶シリコン膜１１２を基板上で均一な層厚を有する単結晶シリコン層１２２に加工する場合について説明したが、例えば画素形成領域と、駆動回路形成領域とを同一の基板上に有する電気光学装置において、画素形成領域に完全空乏型のトランジスタ素子を形成し、駆動回路形成領域に部分空乏型のトランジスタ素子を形成するために、各々の領域における半導体層厚を異ならせるような場合にも、本実施形態に係る製造方法は問題なく適用することができる。この形態の製造方法について、図２及び図３を参照して以下に説明する。尚、図２及び図３において、図１と共通の構成要素には、同一の符号を付してその詳細な説明を省略するものとする。
【００３１】
図２及び図３は、本発明の他の形態の製造工程を示す断面工程図であり、図２Ａ〜図２Ｅ、図３Ａ〜図３Ｂは連続する工程を示している。
まず、図２Ａに示すように、支持基板１１０上に絶縁層１１１を介して形成された単結晶シリコン膜１１２を有するＳＯＩ基板１１５を用意する。このＳＯＩ基板１１５は、図に示すように、後にそれぞれ画素形成領域、駆動回路形成領域とされるべく２つの領域に区画されている。また、単結晶シリコン膜１１２には欠損部１２０ａを模式的に図示している。
次いで、図２Ｂに示すように、前記２領域のうち、駆動回路形成領域にあたる領域のみをフォトレジストによりマスクして絶縁膜層１２７を形成する。つまり、ＳＯＩ基板１１５の全面に塗布したフォトレジストを、露光、現像して上記駆動回路形成領域にのみ残した後、ドライエッチングもしくはウェットエッチング等で絶縁膜層を駆動周辺回路部分のみ残して除去する。なお、画素形成領域の欠損部１２０ａ上に絶縁膜層１２７の除去後、絶縁膜層１２７の一部が残っても構わない。
【００３２】
次に、図２Ｃに示すように、画素形成領域の単結晶シリコン膜１１２上に成膜法により酸化シリコン膜１１６を形成する。その際、駆動回路形成領域の絶縁膜層１２７上にも酸化シリコン膜１１６が成膜されていても構わない。画素形成領域の欠損部１２０ａに対応する位置の酸化シリコン膜１１６表面に凹部１１６ａが形成されている。
次に、図２Ｄに示すように、凹部１１６ａによる段差が消失するように酸化膜１１６の表面をＣＭＰ等により平坦化する。その後、図２Ｅに示すように単結晶シリコン膜１１２を表面酸化することで、画素形成領域の支持基板上には、所定の層厚に薄層化された単結晶シリコン層１２２ａと、その上に成長した酸化膜１１９とが形成される。
【００３３】
次に、図３Ａに示すように、ウェットエッチング法等により酸化膜１１９を部分的に除去して単結晶シリコン層１２２ａの表面を露出させることで、画素形成領域のみに所定の層厚を有する単結晶シリコン層１２２ａが形成される。この単結晶シリコン層１２２ａの欠損部１２０ａには、酸化膜１２６ａが埋め込まれている。
【００３４】
その後、駆動回路形成領域の絶縁膜層１２７を除去する。これにより図３Ｂに示すように、それぞれ所定の膜厚で形成された単結晶シリコン層１２２ａ（画素形成領域）、及び１２２ｂ（駆動回路形成領域）が得られ、層厚の異なる半導体層を備えた電気光学装置用基板が得られる。なお絶縁膜層１２７を構成する材料には窒化膜シリコン、酸窒化シリコン、酸化膜等の材料を用いることもできる。
【００３５】
そして、図３Ｂに示す電気光学装置用基板を用いるならば、例えば、図３Ｃに示すように、画素形成領域では、比較的薄い単結晶シリコン層１２２ａを利用した完全空乏型のＴＦＴ３０が形成され、駆動回路形成領域では、比較的厚い単結晶シリコン層１２２ｂを利用した部分空乏型のＴＦＴ８０が形成された電気光学装置を容易に作成することができる。図３Ｃにおいて、画素形成領域のＴＦＴ３０は、ソース／ドレイン領域１ｂ、１ｃを有する半導体層１ａと、この半導体層１ａとゲート絶縁膜２を挟んで対向するゲート電極３ａとを備えており、駆動回路形成領域のＴＦＴ８０は、ソース／ドレイン領域８０ｂ、８０ｃを有する半導体層８０ａと、この半導体層８０ａとゲート絶縁膜８２を挟んで対向するゲート電極８３とを備えている。
【００３６】
以上の各実施形態では、石英等からなる支持基板１１０に、単結晶シリコン膜１１２を貼り合わせてなるＳＯＩ基板１１５を用いて電気光学装置を作製する工程について説明したが、本発明に係る製造方法は、ＳＯＩ基板を用いたデバイス全般に有効に適用することができ、ＳＯＩ基板として、単結晶シリコンの支持基板上に絶縁層を介して単結晶シリコン膜が形成されたものを用いた半導体装置の製造方法にも問題なく適用することができ、さらには、デバイスを構成する半導体層の層厚が領域毎に異なる半導体装置にも適用することができる。
【００３７】
また、上記各実施形態では、ベタ状の単結晶シリコン膜１１２を薄層化して単結晶シリコン層１２２、１２２ａ、１２２ｂを形成する場合について説明したが、単結晶シリコン膜１１２は予め所定の平面形状にパターニングされていてもよい。このような場合にも、本発明に係る製造方法によれば、単結晶シリコン膜に存在する欠損部が欠陥として顕在化するのを効果的に防止して、高い歩留まりで高性能の電気光学装置を製造することができる。また、先に記載のように、本発明に係る製造方法によれば、絶縁層１１１が一部欠損している部分（欠損部１２０ｂ）においても、その欠損部からエッチング液が進入してＳＯＩ基板の貼り合わせ界面に剥離を生じさせるのを効果的に防止できるため、上記単結晶シリコン膜１１２が予めパターニングされている場合には、単結晶シリコン膜１１２の非形成領域における絶縁層１１１の欠損部についても、欠陥として顕在化するのを防止することができる。
【００３８】
（液晶装置）
次に、上記本発明に係る製造方法により製造することができる電気光学装置の一例として、液晶装置の構成を、図４ないし図６を参照して説明する。図４は、本発明に係る製造方法により製造された液晶装置の回路構成図であり、図５は、同、平面構成図、図６は、図５に示すＡ−Ａ’線断面図である。
【００３９】
本例の液晶装置において、図４に示すように、画像表示領域を構成するマトリクス状に配置された複数の画素には、画素電極９と当該画素電極９への通電制御を行うためのスイッチング素子であるＴＦＴ素子３０がそれぞれ形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ素子３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
【００４０】
また、走査線３ａがＴＦＴ素子３０のゲートに電気的に接続されており、複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ素子３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ素子３０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００４１】
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークするのを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量７０が付加されている。
【００４２】
次に、図５に基づいて、本実施形態の透過型液晶装置の平面構造について説明する。図５に示すように、ＴＦＴアレイ基板上に、インジウム錫酸化物（以下、「ＩＴＯ」と略す。）等の透明導電性材料からなる矩形状の画素電極９（点線部９ａにより輪郭を示す）がマトリクス状に配列形成されており、画素電極９の縦横の境界に各々沿ってデータ線６ａ、走査線３ａ及び容量線３ｂが設けられている。本実施形態において、各画素電極９及び各画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ、容量線３ｂ等が形成された領域が画素であり、マトリクス状に配置された各画素毎に表示を行うことが可能な構造になっている。
【００４３】
データ線６ａは、ＴＦＴ素子３０を構成する例えばポリシリコン膜からなる半導体層１ａのうち、後述のソース領域にコンタクトホール５を介して電気的に接続されており、画素電極９は、半導体層１ａのうち、後述のドレイン領域にコンタクトホール８を介して電気的に接続されている。また、半導体層１ａのうち、後述のチャネル領域（図中左上がりの斜線の領域）に対向するように走査線３ａが配置されており、走査線３ａはチャネル領域に対向する部分でゲート電極として機能する。
【００４４】
容量線３ｂは、走査線３ａに沿って略直線状に伸びる本線部（すなわち、平面的に見て、走査線３ａに沿って形成された第１領域）と、データ線６ａと交差する箇所からデータ線６ａに沿って前段側（図中上向き）に突出した突出部（すなわち、平面的に見て、データ線６ａに沿って延設された第２領域）とを有する。そして、図５中、右上がりの斜線で示した領域には、複数の第１遮光膜１１ａが設けられている。
【００４５】
次に、図６に基づいて、本実施形態の透過型液晶装置の断面構造について説明する。図６に示すように、本実施形態の透過型液晶装置においては、ＴＦＴアレイ基板１０と、これに対向配置される対向基板２０との間に液晶層５０が挟持されている。ＴＦＴアレイ基板１０は、石英等の透光性材料からなる基板本体１０Ａとその液晶層５０側表面に形成されたＴＦＴ素子３０、画素電極９、配向膜４０を主体として構成されており、対向基板２０はガラスや石英等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１と配向膜６０とを主体として構成されている。
【００４６】
ＴＦＴアレイ基板１０において、基板本体１０Ａの液晶層５０側表面には画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用ＴＦＴ素子３０が設けられている。画素スイッチング用ＴＦＴ素子３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、走査線３ａ、当該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜２、データ線６ａ、半導体層１ａの低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ、半導体層１ａの高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。
【００４７】
また、上記走査線３ａ上、ゲート絶縁膜２上を含む基板本体１０Ａ上には、高濃度ソース領域１ｄへ通じるコンタクトホール５、及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が開孔した第２層間絶縁膜４が形成されている。つまり、データ線６ａは、第２層間絶縁膜４を貫通するコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続されている。さらに、データ線６ａ上及び第２層間絶縁膜４上には、高濃度ドレイン領域１ｅへ通じるコンタクトホール８が開孔した第３層間絶縁膜７が形成されている。つまり、高濃度ドレイン領域１ｅは、第２層間絶縁膜４及び第３層間絶縁膜７を貫通するコンタクトホール８を介して画素電極９に電気的に接続されている。
【００４８】
また、本実施形態では、ゲート絶縁膜２を走査線３ａに対向する位置から延設して誘電体膜として用い、半導体膜１ａを延設して第１蓄積容量電極１ｆとし、更にこれらに対向する容量線３ｂの一部を第２蓄積容量電極とすることにより、蓄積容量７０が構成されている。
【００４９】
また、ＴＦＴアレイ基板１０の基板本体１０Ａの液晶層５０側表面において、各画素スイッチング用ＴＦＴ素子３０が形成された領域には、ＴＦＴアレイ基板１０を透過し、ＴＦＴアレイ基板１０の図示下面（ＴＦＴアレイ基板１０と空気との界面）で反射されて、液晶層５０側への戻り光が、少なくとも半導体層１ａのチャネル領域１ａ’及び低濃度ソース、ドレイン領域１ｂ、１ｃに入射するのを防止するための第１遮光膜１１ａが設けられている。また、第１遮光膜１１ａと画素スイッチング用ＴＦＴ素子３０との間には、画素スイッチング用ＴＦＴ素子３０を構成する半導体層１ａを第１遮光膜１１ａから電気的に絶縁するための第１層間絶縁膜１２が形成されている。さらに、図５に示したように、ＴＦＴアレイ基板１０に第１遮光膜１１ａを設けるのに加えて、コンタクトホール１３を介して第１遮光膜１１ａは、前段あるいは後段の容量線３ｂに電気的に接続するように構成されている。
【００５０】
また、ＴＦＴアレイ基板１０の液晶層５０側最表面、すなわち、画素電極９及び第３層間絶縁膜７上には、電圧無印加時における液晶層５０内の液晶分子の配向を制御する配向膜（配向制御層）４０が形成されている。
【００５１】
他方、対向基板２０には、基板本体２０Ａの液晶層５０側表面であって、データ線６ａ、走査線３ａ、画素スイッチング用ＴＦＴ素子３０の形成領域に対向する領域、すなわち各画素部の開口領域以外の領域に、入射光が画素スイッチング用ＴＦＴ素子３０の半導体層１ａのチャネル領域１ａ’や低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃに侵入するのを防止するための第２遮光膜２３が設けられている。さらに、第２遮光膜２３が形成された基板本体２０Ａの液晶層５０側には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極２１が形成され、その液晶層５０側には、電圧無印加時における液晶層５０内の液晶分子の配向を制御する配向膜（配向制御層）６０が形成されている。
【００５２】
上記構成の液晶装置は、そのＴＦＴアレイ基板を製造するに際して、先の実施形態の製造方法を適用して製造することができるため、従来のＳＯＩ基板を用いた液晶装置に比して、大幅な歩留まりの向上を達成することが可能である。
【００５３】
（投射型表示装置）
次に、上記の液晶装置を光変調手段として備えた投射型表示装置の構成について、図面を参照して説明する。図７は、上記液晶装置を光変調装置として用いた投射型表示装置の要部を示す概略構成図である。この図において、５１０は光源、５１３、５１４はダイクロイックミラー、５１５、５１６、５１７は反射ミラー、５１５は入射レンズ、５１９はリレーレンズ、５２０は出射レンズ、５２２、５２３、５２４は液晶光変調装置、５２５はクロスダイクロイックプリズム、５２６は投射レンズを示す。
【００５４】
光源５１０はメタルハライド等のランプ５１１とランプの光を反射するリフレクタ５１２とからなる。青色光、緑色光反射のダイクロイックミラー５１３は、光源５１０からの光束のうちの赤色光を透過させるとともに、青色光と緑色光とを反射する。透過した赤色光は反射ミラー５１７で反射されて、上記実施形態の液晶装置を備えた赤色光用液晶光変調装置５２２に入射される。一方、ダイクロイックミラー５１３で反射された色光のうち緑色光は緑色光反射のダイクロイックミラー５１４によって反射され、上記実施形態の液晶装置を備えた緑色光用液晶光変調装置５２３に入射される。なお、青色光は第２のダイクロイックミラー５１４も透過する。青色光に対しては、光路長が緑色光、赤色光と異なるのを補償するために、入射レンズ５１８、リレーレンズ５１９、出射レンズ５２０を含むリレーレンズ系からなる導光手段５２１が設けられ、これを介して青色光が上記実施形態の液晶装置を備えた青色光用液晶光変調装置５２４に入射される。赤色光用液晶光変調装置５２２、緑色光用液晶光変調装置５２３、青色光用液晶光変調装置５２４の前後にはそれぞれ入射側偏光板５２２ａ、５２３ａ、５２４ａと出射側偏光板５２２ｂ、５２３ｂ、５２４ｂが設置されている。入射側偏光板で直線偏光となった光は液晶光変調装置により変調された後、出射側偏光板を通過するが、この時決められた振動方向の光しか透過できないため調光が可能となる。
【００５５】
各光変調装置と２枚の偏光板により調光された３つの色光はクロスダイクロイックプリズム５２５に入射する。このプリズムは４つの直角プリズムが貼り合わされ、その内面に赤光を反射する誘電体多層膜と青光を反射する誘電体多層膜とが十字状に形成されている。これらの誘電体多層膜によって３つの色光が合成されて、カラー画像を表す光が形成される。合成された光は、投写光学系である投写レンズ５２６によってスクリーン５２７上に投写され、画像が拡大されて表示される。
【００５６】
上記構造を有する投射型表示装置は、先に記載の液晶装置を備えたものであるので、液晶層地中にＨＦ欠陥に起因するＳＯＩ基板の貼り合わせ界面での剥離が全く生じておらず、従って、係る剥離がその大きさの大小に関わらず全く投影されることがない、特に表示品質に優れた表示装置である。
【図面の簡単な説明】
【図１】図１は、本実施形態の電気光学装置の製造方法を示す断面工程図である。
【図２】図２は、本発明に係る製造方法の他の実施形態を示す断面工程図である。
【図３】図３は、本発明に係る製造方法の他の実施形態を示す断面工程図である。
【図４】図４は、本発明に係る製造方法による液晶装置の回路構成図。
【図５】図５は、同、平面構成図。
【図６】図６は、図５のＡ−Ａ’線に沿う断面構成図。
【図７】図７は、同液晶装置の応用製品である投射型表示装置の構成図。
【符号の説明】
１１０  支持基板、１１１  絶縁層、１１２  単結晶シリコン膜（半導体膜）、
１１５  ＳＯＩ基板、１１６  酸化シリコン膜、１１９  酸化膜
１２０ａ、１２０ｂ  欠損部、１２７  絶縁層
１２２、１２２ａ、１２２ｂ  単結晶シリコン層（半導体層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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