(57)【要約】【課題】不揮発性メモリデバイスにおけるプログラミングが弱いメモリセルを検出し、補正する新規な弱いセル検出補正方法を提供する。【解決手段】第１の値にバイアスされた基準セルにより選択セルを読み出して第１の読み出し状態を取得する（６５）。第１の値より大きな第２の値にバイアスされた基準セルにより選択セルを読み出して第２の読み出し状態を取得する（７０）。第１の読み出し状態と第２の読み出し状態が一致しなければ、その選択セルを弱くプログラムされているとしてフラグを立てる（７５）。第１の値より小さな第３の値にバイアスされた基準セルにより選択セルを読み出して第３の読み出し状態を取得する（８０）。第１の読み出し状態と第３の読み出し状態が一致しなければ、その選択セルを弱くプログラムされているとしてフラグを立てる（８５）。弱くプログラムされている選択セルはリフレッシュされる（９０）。【選択図】  図３
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【特許請求の範囲】
【請求項１】
不揮発性メモリデバイスにおける弱くプログラムされたセルを検出し補正する方法において、
複数の不揮発性メモリセルを提供するステップと、
選択セルの性能を基準セルの性能と比較することにより、上記選択セルが上記基準セルを超えれば上記選択セルの読み出し状態がハイとなり、上記選択セルが上記基準セルを超えなければ上記選択セルの読み出し状態がロウになるようにして、上記選択セルを読み出す手段を提供するステップと、
第１の値にバイアスされた上記基準セルにより上記選択セルを読み出して第１の読み出し状態を取得するステップと、
上記第１の値より大きな第２の値にバイアスされた上記基準セルにより上記選択セルを読み出して第２の読み出し状態を取得するステップと、
上記第１の読み出し状態と上記第２の読み出し状態が一致しなければ、上記選択セルを弱くプログラムされたハイとしてフラグを立てるステップと、
上記第１の値より小さな第３の値にバイアスされた上記基準セルにより上記選択セルを読み出して第３の読み出し状態を取得するステップと、
上記第１の読み出し状態と上記第３の読み出し状態が一致しなければ、上記選択セルを弱くプログラムされたロウとしてフラグを立てるステップと、
上記選択セルが弱くプログラムされている場合、該選択セルをリフレッシュを行うステップと
を含むことを特徴とする方法。
【請求項２】
上記第１の読み出し状態を取得するステップは常にプログラムされ、他の全てのステップは試験モードでのみプログラムされることを特徴とする、請求項１記載の方法。
【請求項３】
上記試験モードはマイクロプロセッサデバイスにより制御されることを特徴とする、請求項２記載の方法。
【請求項４】
上記第１の読み出し状態と上記第２の読み出し状態が一致しなければ、上記選択セルを弱くプログラムされているハイとしてフラグを立てる上記ステップと、上記第１の読み出し状態と上記第３の読み出し状態が一致しなければ、上記選択セルを弱くプログラムされているロウであるとしてフラグを立てる上記ステップは、マイクロプロセッサデバイスにより実行されることを特徴とする、請求項１記載の方法。
【請求項５】
上記不揮発性メモリセルはそれぞれ、３以上のメモリ状態を記憶可能であり、上記第１、第２及び第３の読み出し状態を取得する上記ステップ、上記選択セルを弱くプログラムされたハイとしてフラグを立てる上記ステップ、及び上記選択セルを弱くプログラムされたロウであるとしてフラグを立てる上記ステップは、３以上のメモリ状態について実行されることを特徴とする、請求項１記載の方法。
【請求項６】
さらに、上記第２の読み出し状態を取得する上記ステップに先立って、別のメモリデバイスに上記選択セルの上記第１の読み出し状態を記憶するステップを有することを特徴とする、請求項１記載の方法。
【請求項７】
さらに、上記第１、第２及び第３の読み出し状態の多数投票により上記選択セルのフィルタを通した読み出し状態を決定するステップを有することを特徴とする、請求項１記載の方法。
【請求項８】
上記第１、第２及び第３の読み出し状態の多数投票により上記選択セルのフィルタを通した読み出し状態を決定する上記ステップはマイクロプロセッサデバイスにより実行されることを特徴とする、請求項７記載の設定不良セル検出補正方法。
【請求項９】
上記不揮発性メモリセルはそれぞれ、３以上のメモリ状態を記憶可能であり、上記フィルタを通した読み出し状態を決定する上記ステップは３以上の各状態について繰り返し行われることを特徴とする、請求項７記載の設定不良セル検出補正方法。
【請求項１０】
上記選択セルを読み出す手段は、
ゲートが上記第１の値に設定された第１の上記基準セルと、
上記第１の基準セルと上記選択セルに接続され、上記第１の読み出し状態を出力する第１の比較器と、
ゲートが上記第２の値に設定された第２の上記基準セルと、
上記第２の基準セルと上記選択セルに接続され、上記第２の読み出し状態を出力する第２の比較器と、
ゲートが上記第３の値に設定された第３の上記基準セルと、
上記第３の基準セルと上記選択セルに接続され、上記第３の読み出し状態を出力する第３の比較器と
を含む回路で構成されていることを特徴とする、請求項１記載の方法。
【請求項１１】
上記第１、第２、及び第３の読み出し状態はマイクロプロセッサデバイスからの信号に基づいた読み出し動作中に、上記不揮発性メモリデバイスから上記マイクロプロセッサデバイスに選択的に出力されることを特徴とする、請求項１記載の方法。
【請求項１２】
上記第１、第２、及び第３の読み出し状態は読み出し動作中に、上記不揮発性メモリデバイスからマイクロプロセッサデバイスに常時、出力されることを特徴とする、請求項１記載の方法。
【請求項１３】
複数の不揮発性メモリセルと、
ゲートが読み出し値にバイアスされた基準セルの性能と選択セルの性能とを比較することにより、上記選択セルが上記基準セルを超えれば上記選択セルの読み出し状態がハイとなり、上記選択セルが上記基準セルを超えなければ上記選択セルの読み出し状態がロウになるように、上記選択セルの読み出し状態を決定する手段とを備え、
上記読み出し状態を決定する手段はさらに、
ゲートが第１の値に設定された第１の上記基準セルと、
上記第１の基準セルと上記選択セルに接続され、上記第１の読み出し状態を出力する第１の比較器と、
ゲートが第２の値に設定された第２の上記基準セルと、
上記第２の基準セルと上記選択セルに接続され、上記第２の読み出し状態を出力する第２の比較器と、
ゲートが第３の値に設定された第３の上記基準セルと、
上記第３の基準セルと上記選択セルに接続され、上記第３の読み出し状態を出力する第３の比較器と、
を備えることを特徴とする、不揮発性メモリデバイス。
【請求項１４】
上記不揮発性メモリセルはそれぞれ、３以上のメモリ状態を記憶可能であり、追加の上記読み出し状態を決定する手段が各上記３以上のメモリ状態に対して含まれることを特徴とする、請求項１３記載の不揮発性メモリデバイス。
【請求項１５】
さらに、マイクロプロセッサデバイスからの外部信号に基づいた読み出し動作中に、上記不揮発性メモリデバイスから上記マイクロプロセッサデバイスに上記第１、第２、及び第３の読み出し状態を選択的に出力する手段を有することを特徴とする、請求項１３記載の不揮発性メモリデバイス。
【請求項１６】
上記第１、第２、及び第３の読み出し状態は読み出し動作中に、上記不揮発性メモリデバイスから上記マイクロプロセッサデバイスに常時、出力されることを特徴とする、請求項１３記載の不揮発性メモリデバイス。
【請求項１７】
さらに、マイクロプロセッサデバイスを有することを特徴とする、請求項１３記載の不揮発性メモリデバイス。
【請求項１８】
上記マイクロプロセッサデバイスは、上記第２の読み出し状態が上記第１の読み出し状態と一致しない上記選択セルについて、弱くプログラムされているハイとしてフラグをセット可能であることを特徴とする、請求項１７記載の不揮発性メモリデバイス。
【請求項１９】
上記マイクロプロセッサデバイスは、上記第３の読み出し状態が上記第１の読み出し状態と一致しない上記選択セルについて、弱くプログラムされているロウとしてフラグをセット可能であることを特徴とする、請求項１７記載の不揮発性メモリデバイス。
【請求項２０】
上記マイクロプロセッサデバイスは、上記選択セルの上記第１の読み出し状態を別のメモリデバイスに記憶可能であることを特徴とする、請求項１７記載の不揮発性メモリデバイス。
【請求項２１】
上記マイクロプロセッサデバイスは、上記第１、第２、及び第３の読み出し状態の多数投票により上記選択セルの読み出し状態を決定可能であることを特徴とする、請求項１７記載の不揮発性メモリデバイス。
【請求項２２】
上記不揮発性メモリセルはそれぞれ３以上のメモリ状態を記憶可能であり、上記多数投票は３以上の各メモリ状態について行われることを特徴とする、請求項２１記載の不揮発性メモリデバイス。
【請求項２３】
複数の不揮発性メモリセルと、
選択セルの性能をゲートが読み出し値にバイアスされた基準セルの性能と比較することにより、上記選択セルが上記基準セルを超えれば上記選択セルの読み出し状態がハイとなり、上記選択セルが上記基準セルを超えなければ上記選択セルの読み出し状態がロウになるように、上記選択セルの読み出し状態を決定する手段と、
上記読み出し状態を決定する手段がさらに、
ゲートが第１の値に設定された第１の上記基準セルと、
上記第１の基準セルと上記選択セルに接続され、上記第１の読み出し状態を出力する第１の比較器と、
ゲートが第２の値に設定された第２の上記基準セルと、
上記第２の基準セルと上記選択セルに接続され、上記第２の読み出し状態を出力する第２の比較器と、
ゲートが第３の値に設定された第３の上記基準セルと、
上記第３の基準セルと上記選択セルに接続され、上記第３の読み出し状態を出力する第３の比較器と、を備え、
上記第２の読み出し状態が上記第１の読み出し状態と一致しない上記選択セルについて弱くプログラムされているハイであるとしてフラグをセット可能であり、上記第３の読み出し状態が上記第１の読み出し状態と一致しない上記選択セルについて弱くプログラムされているロウであるとしてフラグをセット可能であるマイクロプロセッサデバイスと、
を備える回路装置。
【請求項２４】
上記不揮発性メモリセルはそれぞれ、３以上のメモリ状態を記憶可能であり、追加の上記読み出し状態を決定する手段が各上記３以上のメモリ状態に対して含まれることを特徴とする、請求項２３記載の回路装置。
【請求項２５】
さらに、上記マイクロプロセッサデバイスからの信号に基づいた読み出し動作中に、上記不揮発性メモリデバイスから上記マイクロプロセッサデバイスに上記第１、第２、及び第３の読み出し状態を選択的に出力する手段を含む、請求項２３記載の回路装置。
【請求項２６】
上記第１、第２、及び第３の読み出し状態は読み出し動作中に、上記不揮発性メモリデバイスから上記マイクロプロセッサデバイスに常時、出力されることを特徴とする、請求項２３記載の回路装置。
【請求項２７】
さらに、上記マイクロプロセッサデバイスに接続される別のメモリデバイスを有することを特徴とする、請求項２３記載の回路装置。
【請求項２８】
上記マイクロプロセッサデバイスは、上記第２、及び第３の読み出し状態を上記別のメモリデバイスに記憶したデータと比較可能であることを特徴とする、請求項２３記載の回路装置。
【請求項２９】
上記マイクロプロセッサデバイスは、上記第１、第２、及び第３の読み出し状態の多数投票により上記選択セルのフィルタを通した読み出し状態を決定可能であることを特徴とする、請求項２３記載の回路装置。
【請求項３０】
上記不揮発性メモリセルはそれぞれ３以上のメモリ状態を記憶可能であり、追加の上記多数投票は３以上の各メモリ状態について行われることを特徴とする、請求項２９記載の回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリデバイスに関し、特に、不揮発性メモリデバイスにおけるデータ保存誤りを予防する方法及び回路に関する。
【背景技術】
【０００２】
不揮発性メモリデバイスはマイクロプロセッサベースのシステムにおける重要な要素である。システムの柔軟性の最大化は例えばフラッシュメモリのように不揮発性で再プログラム可能なメモリを活用することで達成される。フラッシュメモリにオペレーティングプログラムや重要なシステムパラメータを記憶、設定することでシステムの性能をフィールドで速やかに、かつ恒久的に変更できる。
【０００３】
図１にフラッシュメモリセルの具体例を回路記号２２と断面図１０で示す。フラッシュメモリセル１０は基板領域１２内に形成したソース１６とドレイン１４を有するＭＯＳトランジスタの形態である。コントロールゲート（ＣＧ）２０とフロウティングゲート（ＦＧ）１８により複合ゲートが構成される。ＭＯＳトランジスタを動作させるために、周知の方法でコントロールゲート２０、ドレイン１４、及びソース１６にバイアスがかけられる。フロウティングゲート１８を含む導電体領域は第１の誘電体領域１７を介して基板１２から電気的に絶縁されるとともに第２の誘電体領域１９を介してコントロールゲート２０から電気的に絶縁される。一般のＭＯＳトランジスタと同様に、この素子１０はコントロールゲート２０に十分なバイアスがかかるとオンになり、チャンネル領域が形成されてドレイン１４からソース１６に電荷が運ばれる。これに必要なコントロールゲートバイアス電圧はしきい値電圧（ＶTH）で定義される。技術上よく知られているように、フロウティングゲート１８から電子である電荷を注入または取り出しできる。フロウティングゲートにある電荷により素子１０のＶTHが変化する。これを利用し、十分な量の電荷で第１の状態を規定し、電荷無しで第２の状態を規定することでデジタルのメモリセルを作製できる。メモリセル１０の状態をプログラムし、または消去するには、比較的大きな電圧バイアスをコントロールゲート２０、ドレイン１４、ソース１６の組み合わせにかけ、これにより電荷をフロウティングゲート１８に注入し、あるいはフロウティングゲート１８にある電荷を除去する。メモリセル１０の状態を読み出すには、コントロールゲート２０にバイアス電圧をかけ、これにより素子１０が、フロウティングゲート１８の電荷状態に応じて、オンまたはオフになるようにする。素子がオンでアレイば、ドレイン１４とソース１６間の電圧バイアスにより電流が流れる。技術上よく知られているように、この電流の有無を検出することでメモリセル１０の状態を決定できる。
【０００４】
図２に、フラッシュメモリセルを読み出す読み出し回路の具体例を示す。図示の集積回路のセクション３０には不揮発性セルのアレイ３２がある。メモリアレイ中の特定セル３４を選択するには、ワード線（ＷＬ）４２とビット線ＢＬを技術上周知の方法によりアサートすることにより選択される。ＷＬ電圧はメモリセル３４のコントロールゲートにつながり、ＢＬ電圧ＶBLはドレインにつながる。メモリセル３４のソース−ドレイン電流（ＩDS）がセル電流ＩCELLである。メモリセル３４のしきい値電圧（ＶTH）がＷＬ電圧より大きければ、メモリセル３４はオフになり、ＩCELLは微少になる。しきい値電圧（ＶTH）がＷＬ電圧より小さければ、メモリセル３４はオンになり、ＩCELLは格段に大きくなる。
【０００５】
ＶTHの相対的な大きさを求め、それによりメモリセル３４の論理状態を決定するのに基準セル（比較参照セル）３６を使用する。基準セル３６は一定のＶTHをもつフラッシュメモリ素子である。基準セル３６はコントロールゲートが基準電圧ＶREFにバイアスされ、ドレインがビット線電圧ＶBLにバイアスされる。これにより、基準電流ＩREFが発生する。この基準電流ＩREFをセル電流ＩCELLと比較するのに比較器４０を使用する。比較器４０の出力４６は復号されたセル状態にあり、ハイまたはロウになる。
【０００６】
フラッシュメモリアレイにおける各セルの論理状態の検査は典型的に工場追従プログラミングで行われる。理論的に云えば、絶縁フロウティングゲート及びメモリデバイスの固体物性により非常に長いデータ保存時間が保証されるはずである。しかしながら、技術上知られているように、セルのデータ保存能力には統計的な分布があり、一部のデータセルは平均より実質上短い時間しかデータを保存できない。また、これらの漏れセルではフロウティングゲートの電荷量が時間の経過とともに変化し、一定でない。例えば、プログラミング中にメモリセルを十分に充電したとすると、当初は正しいセル状態「Ｘ」を読み出すが、時間経過後はフロウティングゲートの放電が進んで正しくないセル状態「Ｙ」を読み出す可能性がある。フィールドにおいて、このような短いデータ保存セルにより、バーストエラーやグループ故障ではないが、単一のビット故障が発生する。ある種の応用、特に自動車や産業用の制御システムにおいて、メモリエラーによる製品の故障は深刻な問題になる。したがって、この種のメモリエラーを予防することは極めて有益である。
【０００７】
不揮発性メモリデバイスにおけるビット誤りを検出する方法に関して幾つかの従来発明がある。Sackiの米国特許第6,483,745B2号には不揮発性メモリセルのソフトエラー（データ化け）を検出し、補正する方法及び回路が示される。３つの基準トランジスタを使用してメモリセルを３回読み出す。３つの基準は、１つが標準の読み出し用基準、１つがプログラムされた状態しきい値、１つが消去状態しきい値である。３つの読み出し結果を比較することにより、セル状態とマージンを評価する。Auclair等の米国特許第6,049,899号には不揮発性メモリアレイのソフトエラーを検出する方法及び回路が記載される。可変のコントロールゲート電圧または可変の基準電流によりセルを読み出してセルの状態とマージンを評価する。不適切なマージンを持つセルはリフレッシュされる。Yoshida等の米国特許第6,525,960号には不揮発性記憶アレイに複数値を書き込む方法及び回路が開示される。メモリセルを訂正する方法も開示される。
【特許文献１】Sackiの米国特許第6,483,745B2号
【特許文献２】Auclair等の米国特許第6,049,899号
【特許文献３】Yoshida等の米国特許第6,525,960号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の主目的は有効で製造が容易な集積回路装置を提供することである。
さらに本発明の目的は、不揮発性メモリデバイスにおいて、弱い（ウイーク）セル状態を検出し、補正する方法を提供することである。
【０００９】
さらに本発明の目的は不揮発性メモリデバイスにおけるビットエラーを予防することである。
さらに本発明の目的は不揮発性メモリデバイスにおけるメモリセルを効率の良い方法で選択的にリフレッシュすることである。
【００１０】
さらに本発明の目的は弱いセル状態を連続的に検出する方法を提供することである。
さらに本発明の目的はバイナリの不揮発性メモリデバイスのみならず、複数レベルの不揮発性メモリデバイスに対しても適用できる方法を提供することである。
【００１１】
さらに本発明の目的は弱いセル状態を検出可能な不揮発性メモリデバイスを提供することである。
【課題を解決するための手段】
【００１２】
本発明の目的に従って、不揮発性メモリデバイスにおける弱くプログラムされたセルを検出し、補正する方法が実現される。本方法では、複数の不揮発性メモリセルを用意する。選択セルを読み出す手段により選択セルの性能を基準セルの性能と比較する。選択セルが基準セルを超えれば選択セルの読み出し状態はハイである。選択セルが基準セルを超えなければ選択セルの読み出し状態はロウである。第１の値にバイアスされた基準セルにより選択セルを読み出して第１の読み出し状態を取得する。第１の値より大きな第２の値にバイアスされた基準セルにより選択セルを読み出して第２の読み出し状態を取得する。第１の読み出し状態と第２の読み出し状態が一致しなければ、その選択セルを弱くプログラムされているハイとしてフラグを立てる。第１の値より小さな第３の値にバイアスされた基準セルにより選択セルを読み出して第３の読み出し状態を取得する。第１の読み出し状態と第３の読み出し状態が一致しなければ、その選択セルを弱くプログラムされているロウとしてにフラグを立てる。選択されたセルが弱くプログラムされているならば、選択セルはリフレッシュされる。
【００１３】
また、本発明の目的に従って、不揮発性メモリデバイスが実現される。この不揮発性メモリデバイスは複数の不揮発性メモリセルと、選択セルの性能を基準セルの性能と比較することにより、上記選択セルの読み出し状態を決定する手段とを備える。上記基準セルはゲートが読み出し値にバイアスされる。比較結果に応じて、読み出し状態は下位値あるいは上位値になる。さらに上記読み出し状態を決定する手段には、ゲートが第１の値に設定された第１の基準セルが設けられる。この第１の基準セルと上記選択セルに第１の比較器が接続される。この第１の比較器の出力が第１の読み出し状態となる。ゲートが第２の値に設定された第２の基準セルが設けられる。この第２の基準セルと上記選択セルに第２の比較器が接続される。この第２の比較器の出力が第２の読み出し状態になる。ゲートが第３の値に設定された第３の基準セルが設けられる。この第３の基準セルと上記選択セルに第３の比較器が接続される。この第３の比較器の出力が第３の読み出し状態になる。
【発明を実施するための最良の形態】
【００１４】
本発明の好ましい実施形態として弱くプログラムされているフラッシュメモリセルを検出し、補正する方法を示す。フラッシュメモリセルを読み出すアーキテクチャを示す。当業者には明らかなように、本発明の範囲から逸脱することなく本発明の適用、拡張が可能である。
【００１５】
図３に、本発明の好ましい実施形態の方法６０を示す。本発明の複数の重要な特徴が示されており、以下、詳しく説明する。この方法６０は参照する図４に示す第１の実施形態の装置にも示される。図４は第１の実施形態としての集積回路装置１００を示したものである。この装置１００は不揮発性メモリのアレイ１０４を有する。アレイ１０４を構成する不揮発性メモリセルは周知の構成、方法により構成したフラッシュメモリセルであってよい。例えば、スタックゲート型またはスプリットゲート型素子が使用できる。さらに、周知技術に従い、様々なアドレッシングアーキテクチャを使用してよい。特定のメモリセル１０６を「選択」セルとしてアレイ１０４内に図示してある。基本的な機能として、アドレッシング及びバイアス手段により、一定の読み出しバイアス電圧ＷＬがメモリセル１０６に印加されるともに一定のＢＬバイアス電圧ＶBLがメモリセル１０６のドレインにかかって、セル電流ＩCELLが発生する。背景技術で説明した装置と同様に、セル電流ＩCELLの大きさは選択セル１０６のしきい値電圧ＶTHに依存する。そして、ＶTHはメモリセル１０６のフロウティングゲートに蓄積された電荷に依存する。
【００１６】
選択セル１０６の性能と幾つかの基準セル１１０、１１４、１１８の性能を比較することで選択セル１０６の読み出し状態を決定する手段１０８が設けられる。ここに、読み出し決定手段１０８は、第１の基準セル１１０、第１の比較器１３８、第２の基準セル１１４、第２の比較器１４６、第３の基準セル１１８、及び第３の比較器１５４を含む。この新規な構成によれば、選択セル１０６のドレイン電流ＩCELLを３種類の異なる基準セルドレイン電流ＩNORM、ＩUPPER、ＩLOWERと個別に比較することができる。第１の基準セルコントロールゲートには第１の読み出し値（ＶNORM）にバイアスがかかる。この第１の読み出し値ＶNORM１２６は、上位状態値と下位状態値の中間点あるのが好ましい。第１の基準セル１１０のドレイン電流ＩNORMと選択セル１０６電流ＩCELLとの比較を第１の比較器１３８で行う。この第１の比較器１３８の出力１４２が第１の読み出し状態（セル状態１）になる。例えば、ＩCELLがＩNORMより大きければセル状態１は「上位状態」（「１」または「０」で定義される）である。逆に、ＩCELLがＩNORMより小さければセル状態１は「下位状態」になる。このようにして、第１の比較器１３８は従来技術と同様に、典型的な読み出し機能を果たすように構成される。
【００１７】
重要な特徴として、第２の基準セル１１４と第２の比較器１３８は、標準である第１の読み出ししきい値ＶNORM１２６より大きな第２のしきい値ＶUPPER１３０について選択セル１０６を試験する手段を提供する。読み出し動作中、第２の基準セル１１４のコントロールゲートは第２の読み出し値ＶUPPER１３０にセットされる。第２の比較器１４６を使用して、この第２の基準セル１１４から発生したドレイン電流ＩUPPERを選択セル１０６のドレイン電流ＩCELLと比較する。第２の比較器１４６の出力１５０が第２の読み出し状態（セル状態２）になる。好ましい構成形態において、ＩCELLがＩUPPERより大きければセル状態２は「上位状態」になり、ＩCELLがＩUPPERより小さければセル状態２は「下位状態」になる。同様に、第３の基準セル１１８と第３の比較器１５４は、標準である第１の読み出し値ＶNORMより小さな第３のしきい値レベルＶLOWER１３４について選択セル１０６を試験する手段を提供する。読み出し動作中、第３の基準セル１１８のコントロールゲートは第３の読み出し値ＶLOWER１３４にセットされる。第３の比較器１５４を使用して、この第３の基準セル１１８から発生したドレイン電流ＩLOWERを選択セル１０６のドレイン電流ＩCELLと比較する。第３の比較器１５４の出力１５８が第３の読み出し状態（セル状態３）になる。好ましい構成形態において、ＩCELLがＩLOWERより大きければセル状態３は「上位状態」になり、ＩCELLがＩLOWERより小さければセル状態３は「下位状態」になる。
【００１８】
図３に戻り、上記のような不揮発性メモリデバイスにおいて弱いセル状態を検出し、補正する、好ましい方法６０について以下説明する。この方法６０では、まず、ステップ６５で第１の読み出し値により選択セルを読み出して第１の読み出し状態を求める。選択セルは１バイト（８ビット）や１ワード（１６ビット）のように１グループのセルであってよい。ただし、各セルまたはビットは図４に示すような第１の基準セル１１０と比較器１３８を使用して個々に読み出される。
【００１９】
図３のステップ７０において、第１の読み出し値より大きな第２の読み出し値により選択セルを読み出す。図４において、この第２の読み出しは第２の基準値ＶUPPERにバイアスされた第２の基準セル１１４により読み出すことに対応し、第２の比較器１４６を使用して比較される。図３に戻って、重要なステップとしてステップ７５において、第２の読み出し状態が第１の読み出し状態と一致しないセルは弱い、上位状態セルとしてフラグを立てる。図４の実施形態を参照すると、セル状態２  １５０の読みとセル状態１  １４２の読みを比べる。セル状態２がセル状態１と一致しなければ、その選択セル１０６は「上位」状態にプログラムされていると結論できる。さらに、「上位」状態に単に弱くプログラムされていると結論できる。換言すると、第１の読み出し比較器１４２はセルが上位状態にあることを示す一方、セル１０６はより厳しいＶUPPERしきい値をもはや越えられない程度まで放電を経験している。本発明の教示によると、セル１０６は故障する危険がある。代わりに、セル状態２がセル状態１と一致するならば、そのセル１０６は「下位」状態であるか、または「上位」状態において強固のいずれかであり、従って故障の危険はない。
【００２０】
図３のステップ８０において、第１の読み出し値より小さな第３の読み出し値により選択セルを読み出す。図４において、この第３の読み出しは第３の基準値ＶLOWERにバイアスされた第３の基準セル１１８を使用する読み出しに対応し、第３の比較器１５４を使用して比較される。図３に戻って、重要なステップとしてステップ８５において、第３の読み出し状態が第１の読み出し状態と一致しないセルについて弱い下位状態のセルであるとしてフラグを立てる。図４の実施形態を参照すると、セル状態３  １５８の読みとセル状態１  １４２の読みを比べる。セル状態３がセル状態１と一致しなければ、その選択セル１０６は「下位」状態にプログラムされていると結論できる。さらに、セル１０６は「下位」状態に単に弱くプログラムされていると結論できる。換言すると、メモリセル１０６は、第１の読み出し比較器１４２はセルが上位状態にあることを示す一方、セル１０６はより厳しいしきい値ＶLOWERをもはや越えることができない程度に放電を経験している。本発明の教示するとこロウから、メモリセル１０６はビット化けする可能性が高い。一方、セル状態３がセル状態１と一致するならば、その選択セル１０６は「上位」状態に設定されているか、「下位」状態に強固であるかのいずれかであり、従って故障の危険ない。
【００２１】
図３に戻って、任意の弱い「上位」状態または弱い「下位」状態セルはステップ９０でリフレッシュされる。すなわち、本発明の方法によれば、上述した第１、第２、及び第３の読み出し状態を比較することにより、不揮発性メモリアレイにおける特別の弱くプログラムされたビットセルを検知することができる。このような弱くプログラムされたセルはメモリシステムにおいて潜在的なビットエラーを表す。メモリシステムは、「上位」または「下位」場合でもこれらのセルが強くプログラムされた条件に戻るように、既存の状態にこれらのセルを再プログラムすることにより応答する。
【００２２】
図５と図６に、本発明の第２と第３の実施形態に係るデバイスを示す。各実施形態は上述した３つの読み出し比較器を組み込んだフラッシュメモリデバイスである。図５において、第２の実施形態はフラッシュメモリ２００とマイクロプロセッサ２３２を示す。フラッシュメモリ２００は不揮発性メモリアレイ２０４とその読み出し部を有し、読み出し部は標準比較器２１２、上位比較器２０８、及び下位比較器２１６を有する。さらに、付加的な重要な特徴として、フラッシュメモリ出力２２４に対する特定の読み出しチャンネルを選択且つ提出する手段２２０が示される。このようにしてマイクロプロセッサからの信号２２８は、バイト（８ビット）またはワード（１６ビット）基準で、標準、上位、または下位しきい値によるデータ読み出しの任意のひとつをデータ読み出し値２２４として選択するために使用され、マイクロプロセッサ２３２への入力となる。
【００２３】
マイクロプロセッサデバイス２３２は、通常、標準しきい値比較器（ＮＯＲＭ  ＲＥＦ）２１２を使用し、データ読み出しチャンネル２２４を介してデータ値を読み出す。このようにして、メモリアレイ２０４の全セクション、またはブロウックのデータがマイクロプロセッサデバイス２３２に送られ、２次メモリ構造、例えばＲＡＭに記憶される。次に、マイクロプロセッサデバイス２３２は試験モードに入ると、比較器制御信号２２８はデータ読み出しとして上位基準比較器（ＵＰＰＥＲ  ＲＥＦ）２０８または下位基準比較器（ＬＯＷＥＲ  ＲＥＦ）２１６のいずれかを選択する。例えば、メモリアレイ２０４のセクションは上位しきい値基準比較器２０８を使用して読み出され得る。次にマイクロプロセッサデバイスは上位しきい値によるデータ読み取りを、ＲＡＭに記憶された標準しきい値データ読み取りと比較する。標準と上位しきい値データ読み取りが一致しない場合、任意のビットがリフレッシュされるべき「弱い（ウイーク）」ビットであるとしてフラグを立てることができる。次に、マイクロプロセッサデバイス２３２はデータ書き込み線２２６を介してこれらのロウケーションに書き込むことによりビットロウケーションをリフレッシュすることができる。
【００２４】
同様にして、マイクロプロセッサデバイス２３２は試験モードに入り、比較器制御信号２２８はより下位基準比較器（ＬＯＷＥＲ  ＲＥＦ）２１６を選択することができる。次にマイクロプロセッサデバイスはより下位しきい値データ読み取りをＲＡＭに記憶された標準しきい値データ読み取りと比較する。標準とより下位しきい値読み取りが一致しない場合、リフレッシュされるべき「弱い」ビットであるとして任意のビットにフラグを立てることができる。次に、マイクロプロセッサデバイス２３２はデータ書き込み（ＤＡＴＡ  ＷＲＩＴＥ）線２２６を介してこれらロウケーションに書き込むことによりビットロウケーションをリフレッシュすることができる。
【００２５】
図６参照すると、本発明の第３の好適な実施形態を示す。この実施形態において、フラッシュメモリデバイス３００はメモリアレイ３０４と読み出し手段を含み、読み出し手段は標準しきい値比較器３１２、上位しきい値比較器３０８、及び下位しきい値比較器３１６を有する。この実施形態の場合、すべての読み出し動作毎に、上位読み出し（ＵＰＰＥＲ  ＬＥＡＤ）３２０、標準読み出し（ＮＯＲＭ  ＲＥＡＤ）３２４、下位読み出し（ＬＯＷＥＲ  ＲＥＡＤ）３２８の各バスを介して、各しきい値比較器３０８、３１２、３１６は出力をフラッシュメモリデバイス３００から取り出す。したがって、マイクロプロセッサデバイス３３２は「弱い」データビットに対し入力読み出しデータを連続的に監視することができる。好ましい方法として、マイクロプロセッサデバイス３３２は、上位読み出し（ＵＰＰＥＲ  ＬＥＡＤ）３２０、標準読み出し（ＮＯＲＭ  ＲＥＡＤ）３２４、下位読み出し（ＬＯＷＥＲ  ＲＥＡＤ）３２８から入力されるデータバイト／ワードの各ビットを投票方式に基づいてフィルタをかけ、これによって下記の表１に示すように弱いビットを検知し、補正する。データビットが「弱い」ものとして検出された場合、マイクロプロセッサデバイス３３２はデータ書き込み（ＤＡＴＡ  ＷＲＩＴＥ）バス３２６によりそのデータビットはリフレッシュされる。
【００２６】
【表１】
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【００２７】
図７に本発明の第４の実施形態を示す。上記実施形態では、不揮発性メモリセルは「０」か「１」の２進数レベルでプログラムされる。本発明は複数レベルでプログラム可能な不揮発性メモリに拡張可能である。例えば、セルは３レベルでプログラムされても良い。この場合、セルは０、１または２の値をとることができる。図７はこの考えをさらに進めたものである。すなわち、選択セル４０４は４つのレベル（０、１、２、３）のいずれかにプログラム可能である。このセル４０４を読み出すのに、３つの比較器ＣＮ１  ４６７、ＣＮ２  ４６４、ＣＮ３  ４６１が必要である。さらに、弱くプログラムされたセルの新規な検出および補正を行うために、６つの追加の比較器ＣＬ１  ４６８、ＣＵ１  ４６６、ＣＬ２  ４６５、ＣＵ２  ４６３、ＣＬ３  ４６２、ＣＵ３  ４６０が必要がある。
【００２８】
選択セル４０４はワード線信号ＷＬ  ４０８によりバイアスされてセル電流ＩCELLを発生する。基準電流は９つの基準セルＲＥＦ１〜ＲＥＦ９  ４５０〜４５８において生成する。図示のように、各基準セルはそれぞれ特定のゲートバイアスによりバイアスされる。特に、レベル１バイアスＶLEBEL1  ４４０により電流ＩLEBEL1を発生させる。レベル１用標準レベル比較器  ＣＮ１  ４６７で電流ＩLEBEL1を電流ＩCELLと比較する。セル状態レベル１信号４７０はレベル１の状態に対応し、第１の実施形態でいえば第１の読み出しに対応している。レベル１用上位比較器ＣＵ１  ４６６によりレベル１状態の上位マージンを測定する。レベル１の上位基準ＶUPPER1４３６をセルＲＥＦ７にバイアスして電流ＩUPPER1を発生させる。この電流ＩUPPER1に基づいて、セル状態レベル１上位マージン４７６に対応しそして第１の実施形態の第２の読み出しに対応するレベル１上位マージンを測定する。レベル１について、第１の実施形態の第３の読み出しはセル状態レベル１下位マージン４７８に対応する。このため、ＲＥＦ９  ４５８における電流ＩLOWER1を生成するために信号ＶLOWER1４４６が使用される。
【００２９】
レベル１、２、３毎に３つの比較器を用いて状態を検出し、ウイークプログラム状態を検出する。すなわち、レベル１は、ＣＬ１  ４６８、ＣＮ１  ４６７、ＣＵ１  ４６６を使用する。レベル２は、ＣＬ２  ４６５、ＣＮ２  ４６４、ＣＵ２  ４６３を使用して、セル状態レベル２下位マージン  ４７５、セル状態レベル２  ４７４、セル状態レベル２上位マージン  ４７３を発生する。レベル３は、ＣＬ３  ４６２、ＣＮ３  ４６１、ＣＵ３  ４６０を使用して、セル状態レベル３下位マージン  ４７２、セル状態レベル３  ４７１、セル状態レベル３上位マージン  ４７０を発生する。レベル０については追加の比較器を要しない。一般的に、レベル「０」を除いて、プログラムレベル毎に３つの比較器が必要になる。さらに一般的には、ｎレベルセルに対して、３×（ｎ−１）個の比較器が必要である。
【００３０】
以下に本発明の利点をまとめる。有効で非常に製造しやすい集積回路装置を実現できる。不揮発性メモリデバイスにおける弱いセル状態を検知し、補正する方法を実現できる。不揮発性メモリデバイスにおけるビットエラーを予防できる。不揮発性メモリデバイスにおけるメモリセルを効率よく選択的にリフレッシュする方法が実現される。不揮発性メモリデバイスにおける弱いセル状態を連続的に検出する方法が実現される。複数レベルのメモリデバイスに本発明を拡張することができる。弱いセル状態を検出可能な不揮発性メモリデバイスを実現できる。
【００３１】
好ましい実施形態で示したように、本発明の新規な方法及び装置により、従来技術に代わり有効で製造の容易な技術が提供される。
以上、好ましい実施形態について本発明を詳細に示し、説明したが、当業者には明らかなように本発明の趣旨、範囲から逸脱することなく、形態及び詳細について種々の変更が可能である。
【図面の簡単な説明】
【００３２】
【図１】従来の不揮発性メモリセルを示す。
【図２】不揮発性メモリから選択セルを読み出す従来の方法を示す。
【図３】本発明の方法の好ましい実施形態を示す。
【図４】本発明に係る装置の第１の実施形態を示す。
【図５】本発明に係る装置の第２の実施形態を示す。
【図６】本発明に係る装置の第３の実施形態を示す。
【図７】本発明に係る装置の第４の実施形態を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】平成16年6月11日(2004.6.11)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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