(57)【要約】【目的】ドレイン端で発生した少数キャリアによるドレイン耐圧の低下に対する有効な対処方法を提案する。【構成】  本発明のDepletion型トランジスタ（ゲート電圧で半導体層に空乏層を形成しその空乏層幅によってドレイン電流を制御するトランジスタ）においては、半導体層のゲート絶縁膜との界面近傍の不純物濃度を小さくし、逆の界面の不純物濃度を相対的に大きくすると、ゲート電圧により半導体層に空乏層が形成された構造であり、ドレイン近傍で発生した少数キャリアが蓄積されにくく、ドレイン耐圧が改善される。また、半導体層のゲート絶縁膜との界面と逆の界面近傍の不純物濃度を小さくし、ゲート絶縁膜との界面近傍の不純物濃度を相対的に大きくすると、ゲート電圧により半導体層に空乏層が形成された場合に、ドレイン近傍での衝突電離が生じにくく、ドレイン耐圧が改善される。【選択図】      図１
2004172596.tif 000002
【特許請求の範囲】
【請求項１】
不純物が導入され、チャネル領域が形成される半導体層と、
上記半導体層と同一不純物で、その濃度が同等以上であり、該半導体層の両側に配置されるソース・ドレイン領域と、
上記半導体層のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極と、
で構成されることを特徴とする半導体装置。
【請求項２】
チャネル領域が形成される半導体層と、
上記半導体層に離隔して配置されるソース領域及びドレイン領域と、
上記半導体層上にゲート絶縁膜を介して設けられ、上記ソース領域に対して第１のオフセット距離と、上記ドレイン領域に対して第２のオフセット距離（第１のオフセット距離≦第２のオフセット距離）をそれぞれ有して設けられるゲート電極と、
で構成されることを特徴とする半導体装置。
【請求項３】
ｎ形の半導体層と、
上記半導体層に離隔して配置されるソース領域及びドレイン領域と、
上記半導体層上にゲート絶縁膜を介して設けられ、上記ソース領域に対して第１のオフセット距離と、上記ドレイン領域に対して第２のオフセット距離（第１のオフセット距離≦第２のオフセット距離）をそれぞれ有して設けられるゲート電極と、
で構成されることを特徴とする半導体装置。
【請求項４】
上記半導体装置の上記半導体層の不純物濃度を１×１０１７（個／ｃｍ３）以下とすることを特徴とする請求項１乃至３に記載の半導体装置
【請求項５】
チャネル領域が形成される半導体層と、この半導体層に離隔して設けられたソース・ドレイン領域と、前記半導体層のチャネル領域上に絶縁層を介して設けられたゲート電極と、前記半導体層の表面の不純物濃度と裏面の不純物濃度に差を設け、
この半導体層の不純物濃度分布に膜厚方向の勾配をもたせることを特徴とする半導体装置。
【請求項６】
前記半導体層をチャネルとする電界効果トランジスタを形成し、
この電界効果トランジスタのソース・ドレインを半導体層に対してゲートの反対側に配置することを特徴とする請求項５記載の半導体装置。
【請求項７】
前記電界効果トランジスタのゲート絶縁膜と半導体層との界面の不純物濃度を最小にして膜厚方向に増大させることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記電界効果トランジスタのゲート絶縁膜と半導体層との界面の不純物濃度を最大にして膜厚方向に減少させることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記電界効果トランジスタのゲート電極とソース電極を半導体層に対してオーバラップさせて配置することを特徴とする請求項６又は７に記載の半導体装置。
【請求項１０】
前記電界効果トランジスタのゲート電極をソース電極とだけでなくドレイン電極とも半導体層に対してオーバラップさせて配置することを特徴とする請求項５記載の半導体装置。
【請求項１１】
非単結晶半導体層に離隔して設けられたソース電極及びドレイン電極と、このソース電極及びドレイン電極間の前記非単結晶半導体層に絶縁膜を介して設けられたゲート電極とからなる半導体装置の前記非単結晶半導体層に不純物濃度勾配を形成するに際し、前記非単結晶半導体層に不純物を膜厚方向に不純物濃度勾配が形成されるようにイオン注入する工程と、
不純物をイオン注入した前記非単結晶半導体層を結晶化するためのエネルギー量のレーザ光を前記非単結晶半導体層に照射して結晶化する結晶工程と、
具備してなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドレイン耐圧が改善された半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置として、ゲート電極に印加した電圧により、ゲート電極下の半導体層に形成される空乏層厚さによってドレイン電流を制御するトランジスタが知られている。このトランジスタとしては、ゲート電極と半導体層の接合にｐ型半導体とｎ型半導体の接触による整流性を利用したｐｎジャンクションを用いたもの（ＪＦＥＴ）や、金属と半導体の接触による整流性を利用したショットキー接合を用いたもの（ＭＥＳＦＥＴ）等がある。
【０００３】
また、液晶表示装置を駆動するトランジスタとして、駆動電圧が通常のロジック回路に比べて高電圧となり、高い耐圧のトランジスタが要求されている。例えば、シリコン半導体基板やガラス基板、あるいはプラスティック基板上の少なくとも局所的な領域が単結晶に近い特性を持つように半導体薄膜を形成し、その領域上にＴＦＴ構造の薄膜トランジスタが形成されている。
【特許文献１】特開２００２−２６１２５４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
これらのトランジスタにおける半導体層の不純物濃度は、半導体層の膜厚によって規定される。つまり、半導体層の膜厚は少なくともゲート電圧によって制御する最大空乏層幅よりも小さくする必要があり、むやみに不純物濃度を高くすることはできない。一方で、不純物濃度は半導体層の抵抗値を決めるため、不純物濃度が低いと、ドレイン電流が小さくなり、トランジスタの電流駆動能力が低くなる。これらトレードオフの関係より目的のために最適な不純物濃度が決められる。
【０００５】
これらのトランジスタにおいては、高いドレイン電圧が印加された場合にドレイン端のｐｎ接合部やショットキー接合部は逆バイアス状態となり、これらの近傍で生じる衝突電離によって新たに発生した電子−正孔対のうち、多数キャリアはドレインに流れ込み、少数キャリアはソース電極やゲート電極の方向に加速される。ソース領域には少数キャリアに対するエネルギーバリアがあるためソースに流れ込むことができないが、ゲート電極にはエネルギーバリアがないため少数キャリアはゲート電極に流れ込み、半導体層に蓄積されない。
【０００６】
これらのトランジスタをゲート電極が絶縁物を介して形成するＭＯＳＦＥＴ構造とした場合（Depletion型のＭＯＳＦＥＴ）、高いドレイン電圧が印加された場合にドレイン端で生じる衝突電離あるいはＢａｎｄ間励起等によって発生した少数キャリアは、同様にソース電極やゲート電極の方向に加速されるが、ソース領域には少数キャリアに対するエネルギーバリアが存在し、ゲート電極とは絶縁物を介しているため、発生した少数キャリアの一部は静電誘導によって半導体層のゲート電極下に蓄積される。そのため、少数キャリアが蓄積した半導体層の電位が変化する。この結果として閾値電圧が変化し、ドレイン耐圧が低下する問題が生じる。
【０００７】
また半導体装置のうち、例えば、薄膜トランジスタ（ＴＦＴ）における構造では、単にチャネル長を長くしても、ドレイン耐圧が大きくならない場合がある。これは前述した問題と同様に、発生した少数キャリアの一部がボディ領域のゲート電極下に蓄積されるため、ボディ領域の電位が変化し、この結果として閾電圧が変化する問題や、ドレイン耐圧が低下する問題が生じているためである。
【０００８】
また、チャネル長を長くしてドレイン耐圧を改善できた場合でもトランジスタサイズが大きくなるため、レイアウト上の問題ばかりでなく負荷容量が大きくなる等の問題が発生することになる。
【０００９】
この問題を解決するために、例えば特許文献１に記載されるようなＬＤＤ(Lightly-Doped Drain)を付加した構造により高いドレイン耐圧を実現することが知られている。しかし製造工程数が増えるため、必ずしも好適なものではなく、また電流駆動能力が低下するという問題が発生する。さらにこの問題を解決するものとしては、デプレッション（Depletion）型ＴＦＴが考えられている。この構造により上記問題はほぼ解決できるが、通常では、ノーマリオン特性となり、ＣＭＯＳ等を構成しにくいという問題がある。
【００１０】
そこで本発明は、高いドレイン耐圧を有し、製造工数の増加を抑制しつつ、さらなる集積化が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
かかる上記目的を達成するために、本発明は以下のように構成した。  
すなわち、本発明の半導体装置は、不純物が導入され、チャネル領域が形成される半導体層と、上記半導体層と同一不純物で、その濃度が同等以上であり、該半導体層の両側に配置されるソース・ドレイン領域と、上記半導体層のチャネル領域上にゲート絶縁膜を介して設けられたゲート電極とで構成されることを特徴とする。  
また、本発明の半導体装置は、チャネル領域が形成される半導体層と、上記半導体層に離隔して配置されるソース領域及びドレイン領域と、上記半導体層上にゲート絶縁膜を介して設けられ、上記ソース領域に対して第１のオフセット距離と、上記ドレイン領域に対して第２のオフセット距離（第１のオフセット距離≦第２のオフセット距離）をそれぞれ有して設けられるゲート電極とで構成されることを特徴とする。
【００１２】
また、本発明の半導体装置は、ｎ形の半導体層と、上記半導体層に離隔して配置されるソース領域及びドレイン領域と、上記半導体層上にゲート絶縁膜を介して設けられ、上記ソース領域に対して第１のオフセット距離と、上記ドレイン領域に対して第２のオフセット距離（第１のオフセット距離≦第２のオフセット距離）をそれぞれ有して設けられるゲート電極とで構成されることを特徴とする。
【００１３】
また、本発明の半導体装置は、上記半導体装置の上記半導体層の不純物濃度を１×１０１７（個／ｃｍ３）以下とすることを特徴とする。
【００１４】
また、本発明の半導体装置は、チャネル領域が形成される半導体層と、この半導体層に離隔して設けられたソース・ドレイン領域と、前記半導体層のチャネル領域上に絶縁層を介して設けられたゲート電極と、前記半導体層の表面の不純物濃度と裏面の不純物濃度に差を設け、この半導体層の不純物濃度分布に膜厚方向の勾配をもたせることを特徴とする。  また、本発明の半導体装置は、前記半導体層をチャネルとする電界効果トランジスタを形成し、この電界効果トランジスタのソース・ドレインを半導体層に対してゲートの反対側に配置することを特徴とする。
【００１５】
また、本発明の半導体装置は、前記電界効果トランジスタのゲート絶縁膜と半導体層との界面の不純物濃度を最小にして膜厚方向に増大させることを特徴とする。
【００１６】
また、本発明の半導体装置は、前記電界効果トランジスタのゲート絶縁膜と半導体層との界面の不純物濃度を最大にして膜厚方向に減少させることを特徴とする。
【００１７】
また、本発明の半導体装置は、前記電界効果トランジスタのゲート電極とソース電極を半導体層に対してオーバラップさせて配置することを特徴とする。
【００１８】
また、本発明の半導体装置は、前記電界効果トランジスタのゲート電極をソース電極とだけでなくドレイン電極とも半導体層に対してオーバラップさせて配置することを特徴とする。
【００１９】
また、本発明の半導体装置の製造方法は、非単結晶半導体層に離隔して設けられたソース電極及びドレイン電極と、このソース電極及びドレイン電極間の前記非単結晶半導体層に絶縁膜を介して設けられたゲート電極とからなる半導体装置の前記非単結晶半導体層に不純物濃度勾配を形成するに際し、前記非単結晶半導体層に不純物を膜厚方向に不純物濃度勾配が形成されるようにイオン注入する工程と、不純物をイオン注入した前記非単結晶半導体層を結晶化するためのエネルギー量のレーザ光を前記非単結晶半導体層に照射して結晶化する結晶工程とを具備してなることを特徴とする。
【発明の効果】
【００２０】
以上説明したように、本発明の半導体装置は、チャネル領域が形成される半導体層の不純物濃度を約１×１０１７（個／ｃｍ３）以下とし、ｎ形ＴＦＴでは、ゲート電極にｐ＋形ポリシリコンを用いて、ｐ形ＴＦＴでは、ゲート電極にｎ＋形ポリシリコンを用いることで、共にノーマリオフとすることができる。この半導体装置は、高いドレイン耐圧を有し、ＬＤＤ工程に比べて製造工程が少なくて済み、また電流駆動能力が低下が防止できる。従って、従来のノーマリーオンのデプレッション型ＴＦＴにオフワークを持たせることができる。
【００２１】
本発明の半導体装置は、半導体層の不純物濃度分布に膜厚方向の勾配をもたせることにより、不純物濃度を低くしてエネルギーバリアを小さくする領域と、不純物濃度を高くして電流駆動能力を大きくする領域で電界効果トランジスタのチャネルとなる半導体層を構成する。  
従って、本発明によれば、電流駆動能力を大きくする領域でキャリアを高速移動させながらエネルギーバリアを小さくする領域で少数キャリアの蓄積あるいは発生を抑制するので、高移動度と高いドレイン耐圧を同時に満たす高性能な電界効果トランジスタを実現できる。
【００２２】
また、電界効果トランジスタのゲート電極とソース電極あるいはゲート電極と、ソース電極及びドレイン電極の両方をゲート絶縁膜を介してオーバラップさせることにより、衝突電離によって発生した少数キャリアのドレイン近傍での蓄積をしにくくし、これと半導体層の不純物濃度分布に膜厚方向の勾配をもたせることにより、ドレイン耐圧を更に改善することができる。さらに、ノーマリーオフ特性で高いドレイン耐圧を有し、製造工数の増加を抑制しつつ、さらなる集積化が可能な薄膜トランジスタを実現できる。  
また、高いドレイン耐圧を有する半導体装置及びその装置・製造方法を得ることができる。
【発明を実施するための最良の形態】
【００２３】
以下に図面を参照して、本発明の実施の形態について説明する。  
上述の問題を解決するためには、チャネル領域のドレイン端側にて発生した少数キャリアに対して、チャネル領域のソース端側に存在するエネルギーバリアを小さくし、チャネル領域のドレイン端側で少数キャリアが発生してもそれが蓄積されにくいようにする方法、および上記ドレイン端側の電界強度を抑制することにより問題となる少数キャリアが発生しないようにする方法等が考えられる。
【００２４】
半導体層の不純物濃度を小さくすることにより両者の問題を同時に解決することができるが、前述したように不純物濃度を小さくすることは電流駆動能力を低下させる問題がある。
【００２５】
できる限り電流駆動能力を低下させずにドレイン耐電圧を改善するためには、少数キャリアの発生を抑制し、半導体層の膜厚方向に不純物濃度の分布に勾配をもたせることを見出した。つまり、半導体層のボディ領域において、上記ソース端側に存在するエネルギーバリアを小さくするために不純物濃度を小さくする領域と、電流駆動能力を向上させるために不純物濃度を高くする領域を形成することである。具体的には例えば、不純物濃度を膜厚方向にガウシアン分布を持つように形成する際に、ボディ領域においてゲート絶縁膜との界面で不純物濃度を小さくし、逆の界面（半導体層の裏面側）においては、その不純物濃度よりも大きくなるように不純物の濃度分布を持たせることにより形成できる。この構成によってゲート絶縁膜と半導体層との界面近傍における少数キャリアに対するエネルギーバリアが小さくなり、ゲート電極下に少数キャリアが蓄積しにくくなる。
【００２６】
逆に、半導体層において、ゲート絶縁膜との界面においては、不純物濃度を大きくし、半導体層の反対側内表面側においては、その不純物濃度よりも小さい不純物分布を持たせているので、衝突電離によって生じる少数キャリアの発生を抑制することができる。
【００２７】
また、できる限り電流駆動能力を低下させずに問題を解決するためには、衝突電離によって生じた少数キャリアができる限りドレイン近傍に蓄積しないようにすることによってドレイン耐圧を向上させることができる。つまり、ソース電極とゲート電極をオーバラップする構造とすることによっても、ドレイン耐圧を向上させることができる。
【００２８】
図１に、Depletion型トランジスタの構造図を示す。
【００２９】
このトランジスタは、ソース・ドレインが半導体層に対してゲートの反対側にあるスタガ型で、ｎ型またはｐ型の例えばｐ−Ｓｉ膜６にソース領域とドレイン領域が形成され、その間のボディ領域の上にゲート酸化膜７を挟んでゲート電極８ｇが形成される。
【００３０】
また、ソース領域とドレイン領域の下にはソース電極４ｓとドレイン電極４ｄがそれぞれオーミック接触される。
【００３１】
以上のような構成で、ゲート電極８ｇにゲート電圧Ｖｇ＞０を印加すると、Ｖｇ＝０でドレイン電流Ｉｄが流れ、Ｖｇを徐々に上げていくと、ボディ領域の空乏層が広がってチャネルを狭くし、Ｖｇを高くするほどＩｄが減少する。  
図１に示した構造をもつDepletion型トランジスタ（ゲート電圧で半導体層に空乏層を形成しその空乏層幅によってドレイン電流を制御するトランジスタ）においては、図２に示したようにドレイン近傍での衝突電離によって生じた少数キャリアがゲート電極下に蓄積し耐圧を低下させる。
【００３２】
図３に示した構造（半導体層のゲート絶縁膜との界面近傍の不純物濃度を小さくし、逆の界面の不純物濃度を相対的に大きくする）においては、ゲート電圧により半導体層に空乏層が形成された場合に、ドレイン近傍で発生した少数キャリアが蓄積されにくく、ドレイン耐圧が改善される。  
また、図４に示した構造（半導体層のゲート絶縁膜との界面と逆の界面近傍の不純物濃度を小さくし、ゲート絶縁膜との界面近傍の不純物濃度を相対的に大きくする）においては、ゲート電圧により半導体層に空乏層が形成された場合に、ドレイン近傍での衝突電離が生じにくく、ドレイン耐圧が改善される。
【００３３】
衝突電離によって生じた少数キャリアが、ゲート電極下に蓄積しないようにする方法は、Ｓｉ薄膜の不純物濃度を小さくする方法、及び図３に示したようなｐ-Ｓｉ膜６の膜厚方向に不純物濃度勾配をつける方法以外にも、ゲート電極をソース電極とオーバラップさせる方法が考えられる。図８のようにゲート電極８ｇとソース電極４ｓをオーバラップさせることによって、オーバラップに起因した寄生容量により、ドレイン近傍で衝突電離によって発生した少数キャリアが半導体層とゲート絶縁膜の界面近傍のドレイン近傍に蓄積されにくくなり、ドレイン耐圧が改善される。また、図３に示した構造と図８に示した構造を同時に実現することによって、更にドレイン耐圧が改善される。
【００３４】
ただし、図８に示すような構造は、ソース電極４ｓとドレイン４ｄの配置（入出力側）が入れ替わり、ドレイン電極４ｄの上方にゲート電極８ｇが存在する回路構成では適用できない。ソース電極４ｓとドレイン電極４ｄが入れ替わることがあり得る場合は、ゲート電極８ｇはソース電極４ｓだけでなく、ドレイン電極４ｄともオーバラップさせるとよい。要するに、ソース電極４ｓ上方にゲート電極８ｇが存在すればよい。
【００３５】
図５に、スタガ型ＴＦＴ（薄膜トランジスタ）を例に本発明を実施した半導体装置の製造工程の断面図を示す。  
図５において、（１）図〜（２）図に示すように、ガラス基板１の上にチャネル領域への励起光の入光を遮光するために成膜された遮光膜２を島状にパターニングし、その表面上に絶縁膜３を成膜する。
【００３６】
次に、（３）図〜（４）図に示すように、絶縁膜３上にソース・ドレイン電極膜４とオーミックコンタクト膜５を全面に連続形成し、ソース電極４ｓとドレイン電極４ｄを島状に分離パターニングする。  
次に、（５）図〜（６）図に示すように、ａ−Ｓｉ膜（非晶質シリコン膜）６を成膜した後、島状にパターニングし、ａ−Ｓｉ膜６にボロンなどの不純物イオンａをイオン注入し、さらにレーザ光ｂを照射して溶融・再結晶化し、結晶化されたｐ型のｐ−Ｓｉ膜６を生成する。
【００３７】
不純物イオンａは、イオンビームの電流と形状、加速電圧、注入時間の制御を正確に行うことにより、不純物の濃度分布、拡散深さを高い精度で制御し、ｐ−Ｓｉ膜６の不純物の濃度分布に膜厚方向の勾配をもたせる。  
次に、（７）図〜（８）図に示すように、その上にゲート酸化膜７とゲート電極膜８を堆積して全体を被覆した後、選択エッチングすることにより、ゲート電極８ｇを島状にパターニングする。このようにして、ＴＦＴ構造の半導体装置を製造する。
【００３８】
［実施例１］
図１に示した構造において、ゲート長Ｌ１およびオフセット長Ｌ２をいずれも１ミクロン、ゲート酸化膜７厚、ｐ−Ｓｉ膜６厚をいずれも５０ｎｍとした構造において、デバイスシミュレータによりドレイン耐圧をシミュレートした。ドレイン耐圧は、ソース電極４ｓを０Ｖに固定した条件で、オフ状態におけるドレイン電流が１ｐＡ以上となるドレイン電圧と定義した。従来の構造（図２）において、ｐ−Ｓｉ膜６の不純物濃度を１．０×１０１７（個／ｃｍ３）で一様とした場合のドレイン耐圧、および構造１（図３）、構造２（図４）において不純物濃度のピーク値を１．０×１０１７（個／ｃｍ３）としガウシアン分布によって不純物濃度が分布した場合のドレイン耐圧を計算した。なお不純物濃度がピークとなる位置は構造１の場合は、ｐ−Ｓｉ膜６のゲート酸化膜７との界面と逆の界面に形成した例であり、構造２の場合は、ｐ−Ｓｉ膜６のゲート酸化膜７との界面に形成した例である。
【００３９】
上記条件のもと計算を行った結果、ｐ−Ｓｉ膜６の不純物濃度が１．０×１０１７（個／ｃｍ３）で一様な場合はドレイン耐圧がｎチャネルで１．４Ｖ、ｐチャネルで２．４Ｖである。構造１、構造２において不純物濃度の分布の標準偏差を変えた場合のドレイン耐圧をｎチャネルの場合を図６に、ｐチャネルの場合を図７に示した。結果として、構造１、構造２のいずれにおいても、ドレイン耐圧が改善されており、本構造が有用であることが示された。
【００４０】
［実施例２］  
図８に示したゲート−ソースオーバラップ構造において、図９に示すように、ゲート長Ｌ１を３ミクロン、オフセット長Ｌ２を１ミクロン、電極間距離Ｌ３を３ミクロン、ゲート酸化膜７の厚さ、ｐ−Ｓｉ膜６の厚さをいずれも５０ｎｍとした構造に対してドレイン耐圧をシミュレートした。この結果、ｐ−Ｓｉ膜６の不純物濃度を１．０×１０１７（個／ｃｍ３）で一様とした場合のドレイン耐圧は３．８Ｖであり、図１の構造の場合（１．４Ｖ）に対して改善されている。また、図３と同じような濃度勾配を持たせたゲート−ソースオーバラップ構造のドレイン耐圧は１４．２Ｖであり、顕著に改善される。
【００４１】
［実施例３］  
前述したように、ゲート−ソースオーバラップ構造は、ソースとドレインが入れ替わることがあり得る回路構成では適用できない。このような場合にはゲート電極８ｇはソース電極４ｓだけでなくドレイン電極４ｄもオーバラップさせる必要があり、図１０に示すような全面ゲート構造となる。この構造において、図１１に示すように、ゲート長Ｌ１を５ミクロン、電極間距離Ｌ３を３ミクロン、ゲート酸化膜７厚、ｐ−Ｓｉ膜６厚をいずれも５０ｎｍとした構造に対してドレイン耐圧をシミュレートした。この結果、ｐ−Ｓｉ膜６の不純物濃度を１  ．０×１０１７（個／ｃｍ３）で一様とした場合のドレイン耐圧は１．８Ｖであり、図１の構造の場合（１．４Ｖ）に対してあまり違いがないが、図３と同じような濃度勾配を持たせた全面ゲート構造のドレイン耐圧は５．４Ｖであり、顕著に改善される。
【００４２】
［実施例４］  
実施例４として、本発明の半導体装置を薄膜トランジスタ（ＴＦＴ）に適用した例について説明する。  
図１２（ａ）を参照して、本実施例におけるｎ形シリコンを用いたｎ形（ｎチャネル）ＴＦＴについて説明する。
【００４３】
このｎ形ＴＦＴは、基板例えば、ガラス基板上に一導電型半導体層例えば、ｎ形シリコン層が形成され、このシリコン（Ｓｉ）層に形成されたボディ領域と、ｎチャネルが形成されるシリコン（Ｓｉ）層に設けられるボディ（ｎ）領域１１と、シリコン層に離隔して不純物がドープされてボディ領域１１の両側に設けられるソース・ドレイン（ｎ＋）領域１２ａ、１２ｂと、これらのソース・ドレイン領域１２ａ、１２ｂ上に設けられた金属等からなるソース・ドレイン電極１３ａ、１３ｂと、ボディ領域１１上に設けられたシリコン酸化膜（ＳiＯ２）からなるゲート絶縁膜１４と、ゲート絶縁膜１４上でソース・ドレイン領域１２ａ、１２ｂに対して、オフセット距離Ａ１、Ａ２を設けてボディ領域１１よりも短い長さのゲート長Ｌを有するゲート電極１５とで構成される。ここで、ソース領域１２ａ側のオフセット距離Ａ１とドレイン領域１２ｂ側のオフセット距離Ａ２の長さは、Ａ１≦Ａ２の関係にある。但し、この場合は、ソースとドレインが回路構成上で交代されず固定されて使用されるものとする。
【００４４】
このｎ形ＴＦＴ構造の例では、ゲート長Ｌ及びオフセット距離Ａ１、Ａ２の長さをいずれも１μｍ、ゲート絶縁膜１４を３０ｎｍ、ボディ領域１１及びソース・ドレイン（ｎ＋）領域１２ａ、１２ｂからなるシリコン膜の膜厚を５０ｎｍとしている。  
図１２（ｂ）を参照して、ｐ形ＴＦＴについて説明する。この構造は、前述したｎ形ＴＦＴをｐ形シリコンに置き換えた構造である。  
このｐ形ＴＦＴは、ｐチャネルが形成されるボディ（ｐ）領域１６と、このボディ領域１６の両側に電気的に接合するように設けられるソース・ドレイン（ｎ＋）領域１７ａ、１７ｂと、これらのソース・ドレイン領域１７ａ、１７ｂ上に設けられた金属等からなるソース・ドレイン電極１８ａ、１８ｂと、ボディ領域１６上に設けられたゲート絶縁膜１４と、ゲート絶縁膜１４上でソース・ドレイン領域１７ａ、１７ｂに対して、オフセット距離Ｂ１、Ｂ２を設けてボディ領域１６よりも短い長さのゲート長Ｌを有するゲート電極１９とで構成される。ここで、ソース領域１７ａ側のオフセット距離Ｂ１とドレイン領域１７ｂ側のオフセット距離Ｂ２の長さは、Ｂ１≦Ｂ２の関係にある。これらのＴＦＴは、基本的にはトップゲート・デプレッション型ＴＦＴ構造の思想を取り入れて構成されている。
【００４５】
このような構造におけるドレイン耐圧は、ドレイン端（ドレイン領域１７ｂとボディ領域１６の接合箇所）の電界強度の低減効果等により顕著に改善される。つまり、このＴＦＴ構造におけるドレイン耐圧は、図１３におけるボディ濃度（不純物濃度）とドレイン耐圧所謂、降伏電圧（breakdown voltage）の関係となる。ここで示すようにドレイン耐圧は、ボディ領域の不純物濃度に依存しており、所望のドレイン耐圧と電流駆動能力の兼ね合いで決定すべきである。この図１３において、例えば、ボディ濃度を約１×１０１７（個／ｃｍ３）以下とすることでノーマリオフとなり、降伏電圧は、約３Ｖ程度から、１×１０１６（個／ｃｍ３）で約２８Ｖとなる。
【００４６】
図１４は、第１の実施形態で説明したｎ，ｐ形ＴＦＴにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示している。ここでは、ソース電極３ａを０Ｖに固定し、オフ状態におけるドレイン電流が１ｐＡ以上となるドレイン電圧と定義し、ボディ濃度を５×１０１６個／ｃｍ３として、８Ｖ程度のドレイン耐圧を得ることができる。  
この図１４に示すように、Ｖｄ＝５Ｖとし、前述したようにボディ濃度を５×１０１６（個／ｃｍ３）とした場合には、ｎ形ＴＦＴは、ゲート電圧０Ｖよりやや負側から急峻に立ち上がるノーマリーオフ特性となり、ｐ形ＴＦＴのドレイン電流は、０Ｖへ向かい−１Ｖ程度を越えてから急峻に立ち下がるノーマリーオフ特性となる。
【００４７】
また、電界強度を低減させる場合、図１５に示すようにソース側のオフセット距離Ｃ１及びドレイン側のオフセット距離Ｃ２の長さは、それぞれ０以上であり、オフセット距離Ｃ２の長さはオフセット距離Ｃ１の長さと同じか、より大きくすることが望ましい（Ｃ１≦Ｃ２）。これらのオフセット距離Ｃ１，Ｃ２を設けることにより、従来のゲート電極とドレイン領域の構造に対して、ゲート電極５とドレイン領域３ｂとの距離が離れ、電界強度が緩和される。
【００４８】
この図１３に示すような不純物濃度による特性を利用して、所望する立ち上がり特性（ノーマリーオフ）を持たせることにより、従来のノーマリーオンのデプレッション型ＴＦＴにオフワークを持たせることができる。この時、図示するように、ゲート電圧を印加していないボディ領域２、６には、空乏層（空乏領域）が存在し、ゲート電圧の印加を調整することにより、この空乏層が減少してドレイン電流が流れる。
【００４９】
以上説明したように、図１２（ａ）、（ｂ）に示す構成において、ボディ領域の不純物濃度を約１×１０１７（個／ｃｍ３）以下とし、ｎ形ＴＦＴでは、ゲート電極５にｐ＋形ポリシリコンを用いて、ｐ形ＴＦＴでは、ゲート電極５にｎ＋形ポリシリコンを用いることで、共にノーマリオフとすることができる。さらにゲート電極材料としては、これらのｎ＋形ポリシリコン及びｐ＋形ポリシリコンの代わりに同程度の仕事関数値を持つ金属を用いてもよい。  
このような構造の薄膜トランジスタは、高いドレイン耐圧を有し、ＬＤＤ工程に比べて製造工程が少なくて済み、また電流駆動能力が低下が防止できる。
【図面の簡単な説明】
【００５０】
【図１】本発明を実施したDepletion型トランジスタの構造図である。
【図２】不純物濃度を一様にした従来のトランジスタの構造図である。
【図３】上界面の不純物濃度を最小にしたトランジスタの構造図である。
【図４】下界面の不純物濃度を最小にしたトランジスタの構造図である。
【図５】本発明を実施した半導体装置の製造工程の断面図である。
【図６】ｎチャネルの不純物濃度分布の標準偏差とドレイン耐圧の関係グラフである。
【図７】ｐチャネルの不純物濃度分布の標準偏差とドレイン耐圧の関係グラフである。
【図８】ゲート−ソースオーバラップ構造のトランジスタの構造図である。
【図９】図８の構造説明図である。
【図１０】全面ゲート構造のトランジスタの構造図である。
【図１１】図１０の構造説明図である。
【図１２】実施例４に係る薄膜トランジスタ（ＴＦＴ）の概略的な構造例を示す図である。
【図１３】ボディ濃度と降伏電圧の関係を示す図である。
【図１４】ｎ，ｐ形ＴＦＴにおけるゲート電圧Ｖｇとドレイン電流Ｉｄとの関係を示す図である。
【図１５】実施例４のＴＦＴにおけるオフセット距離について説明するための図である。
【符号の説明】
【００５１】
１…ガラス基板、２…遮光膜、３…絶縁膜、４…ソース・ドレイン電極膜、４ｄ…ドレイン電極、４ｓ…ソース電極、５…オーミックコンタクト膜、６…ａ−Ｓｉ膜（ｐ−Ｓｉ膜）、７…ゲート酸化膜、８…ゲート電極膜、８ｇ…ゲート電極、ａ…不純物イオン、ｂ…レーザ光。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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