(57)【要約】【課題】深度の大きなウェルを簡易なプロセスにて形成することのできる半導体装置の製造方法を提供する。【解決手段】Ｐ型の導電型の半導体基板１を熱酸化することで、同半導体基板１の表面にシリコン酸化膜１００を形成する（図２（ａ））。次に、リソグラフィ技術により、ウェルとする領域が開口するようにパターニングされたレジスト１０５を形成する。そして、パターン形成されたレジスト１０５をマスクとして、シリコン酸化膜１００をエッチングする（図２（ｂ））。更に、レジスト１０５等をマスクとして、半導体基板１上にＮ型の導電型に対応する不純物を注入する。これにより、半導体基板１にウェル１０′が形成される。更に、レジスト１０５を取り除いた後、上記不純物の注入された半導体基板１を、所定の温度に加熱して保持する保熱処理を行うことで、ディープウェル１０を形成する（図２（ｃ））。【選択図】        図２
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【特許請求の範囲】
【請求項１】
一導電型の半導体基板に逆導電型の半導体領域を所定の深さで形成する半導体装置の製造方法において、
前記半導体基板に逆導電型の不純物を注入して、前記半導体基板の表面に前記半導体領域を浅く形成する第１の工程と、
前記半導体領域を１０００℃〜１３００℃の雰囲気中で２４０分〜３６０分間連続的に熱処理し、前記半導体領域を所定の深さまで拡大させる第２の工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２の工程は、前記半導体領域の深さを２〜４μｍに形成する工程であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２に記載の半導体装置の製造方法において、
前記半導体領域内に所定の導電型を有する第２の半導体領域を形成する第３の工程を更に含むことを特徴とする半導体装置の製造方法。
【請求項４】
表面領域が凹形状に加工される半導体領域が所定の深さで半導体基板に形成される半導体装置の製造方法において、
前記半導体領域に対応した開口部が設けられる第１の酸化膜を前記半導体基板上に積層する第１の工程と、
前記開口部を介して前記半導体基板に不純物を注入し、前記半導体基板の表面に前記半導体領域を浅く形成する第２の工程と、
前記半導体基板を熱処理して前記半導体基板及び前記半導体領域の表面に第２の酸化膜を成膜すると共に、前記半導体領域を所定の深さまで拡大させる第３の工程と、
前記第２の酸化膜をエッチングして前記半導体領域の表面領域を凹形状に加工する第４の工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記第３の工程は、１０００℃〜１３００℃の雰囲気中で２４０分〜３６０分間連続的に熱処理を施して前記半導体領域を所定の深さまで拡大させる工程であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４又は５に記載の半導体装置の製造方法において、
前記第３の工程は、前記半導体領域の深さを２〜４μｍに形成する工程であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４に記載の半導体装置の製造方法において、
前記半導体領域の凹形状をアラインメントマークとして、前記半導体領域の周辺に素子分離領域を形成する第５の工程を更に含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板に所定の領域に所定の導電型の井戸状拡散領域であるウェルを形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置に対し、高集積化の要求が益々大きなものとなってきている。こうした高集積化の要求に伴い、アナログ回路とロジック回路を単一の半導体基板に形成すること等、様々な機能を有する回路を単一の半導体基板に形成することが望まれている。
【０００３】
しかし、このように単一の半導体基板に様々な機能を有する回路を形成する場合、これら各機能の回路同士が互いに影響を及ぼすことにより不都合が生じることがある。例えばロジック回路のノイズが半導体基板を介してアナログ回路へ侵入し、アナログ回路の誤動作を引き起こすことがある。
【０００４】
そこで従来は、例えば下記非特許文献１に見られるように、トリプルウェル構造を採用することで、ロジック回路からのノイズがアナログ回路へと侵入することを回避することが提案されている。すなわち、半導体基板内に形成されるＰ型及びＮ型の導電型からなる第１及び第２のウェル内に各素子を形成すると共に、アナログ回路を構成する素子を備えるウェルを包含するようにしてこのウェルよりも深い第３のウェルを上記半導体基板の導電型とは異なる導電型にて形成する。そしてこの第３のウェルにより、ロジック回路から基板を介してアナログ回路へとノイズが侵入することを回避する。
【０００５】
【非特許文献１】
谷口  隆  他８名、「ＤＲＡＭ混載プロセス技術」、Ｍａｔｓｕｓｈｉｔａ  Ｔｅｃｈｎｉｃａｌ  Ｊｏｕｒｎａｌ  Ｖｏｌ  ４５  Ｎｏ．２  Ａｐｒｉｌ  １９９９、ｐ１９２−１９８
【０００６】
【発明が解決しようとする課題】
ところで、上記トリプルウェルを形成する際には、上記第３のウェルを第１、第２のウェルよりも深く形成する必要がある。しかし、半導体基板へのウェルの形成は、通常、イオン注入器を用いて行われるのであるが、イオン注入によって形成されるウェルの深度には限度がある。
【０００７】
更に、アナログ回路の耐圧をかせぐためには、深度の大きな上記第３のウェルの不純物濃度を小さくすることが望ましいが、不純物濃度が低濃度で、且つ深度の大きなウェルを形成するためには、特別の注入器を必要とするという問題がある。
【０００８】
なお、上記アナログ回路とロジック回路の混載された半導体装置に限らず、深度の大きなウェルを設ける半導体装置にあっては、同ウェルを形成することが困難なこうした実情も概ね共通したものとなっている。
【０００９】
本発明は上記実情に鑑みてなされたものであり、その目的は、深度の大きなウェルを簡易なプロセスにて形成することのできる半導体装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は、一導電型の半導体基板に逆導電型の半導体領域を所定の深さで形成する半導体装置の製造方法において、前記半導体基板に逆導電型の不純物を注入して、前記半導体基板の表面に前記半導体領域を浅く形成する第１の工程と、前記半導体領域を１０００℃〜１３００℃の雰囲気中で２４０分〜３６０分間連続的に熱処理し、前記半導体領域を所定の深さまで拡大させる第２の工程と、を含むことで、深度の大きなウェルを簡易なプロセスにて形成することを可能とする。
【００１１】
また、この発明は、表面領域が凹形状に加工される半導体領域が所定の深さで半導体基板に形成される半導体装置の製造方法において、前記半導体領域に対応した開口部が設けられる第１の酸化膜を前記半導体基板上に積層する第１の工程と、前記開口部を介して前記半導体基板に不純物を注入し、前記半導体基板の表面に前記半導体領域を浅く形成する第２の工程と、前記半導体基板を熱処理して前記半導体基板及び前記半導体領域の表面に第２の酸化膜を成膜すると共に、前記半導体領域を所定の深さまで拡大させる第３の工程と、前記第２の酸化膜をエッチングして前記半導体領域の表面領域を凹形状に加工する第４の工程と、を有することで、深度の大きなウェルを簡易なプロセスにて形成することを可能とする。
【００１２】
【発明の実施の形態】
以下、本発明にかかる半導体装置の製造方法の一実施形態について、図面を参照しつつ説明する。
【００１３】
図１に、本実施形態の製造対象となる半導体装置を示す。同図１に示すように、本実施形態にかかる半導体装置には、アナログ回路とロジック回路とが混載されている。これら各回路は、いずれも相補型ＭＯＳ（ＣＭＯＳ）として形成されている。すなわち、アナログ回路は、ＮチャネルトランジスタＡＮＴ及びＰチャネルトランジスタＡＰＴを備えて構成されている。また、ロジック回路は、ＮチャネルトランジスタＬＮＴ及びＰチャネルトランジスタＬＰＴを備えて構成されている。これら各トランジスタ間は、フィールド酸化膜２０によって互いに分離されている。
【００１４】
また本実施形態にかかる半導体装置は、トリプルウェル構造を備えて構成されている。すなわち、半導体基板１には、ＰチャネルトランジスタＡＰＴを形成するためのＮウェル１２や、ＮチャネルトランジスタＡＮＴを形成するためのＰウェル１４、ＰチャネルトランジスタＬＰＴを形成するためのＮウェル２２、ＮチャネルトランジスタＬＮＴを形成するためのＰウェル２４が形成されている。更に、ロジック回路側からのノイズがアナログ回路へ侵入することを回避すべく、アナログ回路側のＮウェル１２及びＰウェル１４を包含するようにして同Ｎウェル１２及びＰウェル１４よりも深度の大きなディープウェル１０が形成されている。ちなみに、本実施形態では、半導体基板１は、Ｐ型の導電型を有するであり、このディープウェル１０はＮ型の導電型を有するものである。
【００１５】
以下、本実施形態にかかる半導体装置の製造工程について説明する。図２〜図４は、本実施形態にかかる製造工程を示す断面図である。
【００１６】
図２（ａ）〜図２（ｃ）は、上記ディープウェル１０を形成する工程を示す。
【００１７】
すなわち、図２（ａ）に示すように、Ｐ型の導電型の半導体基板１を熱酸化することで、同半導体基板１の表面に所定の膜厚（例えば「０．２μｍ」）にてシリコン酸化膜１００を形成する。次に、同図２（ａ）に示すように、リソグラフィ技術により、上記ディープウェルとする領域が開口するようにパターニングされたレジスト１０５を形成する。そして、図２（ｂ）に示すように、パターン形成されたレジスト１０５をマスクとして、シリコン酸化膜１００を等方性エッチングにてエッチングする。そして、図２（ｂ）に示すように、レジスト１０５等をマスクとして、半導体基板１上にＮ型の導電型に対応する不純物（例えばリンＰ）を注入する。これにより、同図２（ｂ）に示されるように、半導体基板１の表面にＮ型のウェル１０′が浅く形成される。
【００１８】
更に、レジスト１０５を取り除いた後、図２（ｃ）に示すように、上記不純物の注入された半導体基板１を、所定の温度（例えば「１１００〜１３００℃」、好ましくは「１１００〜１２００℃」）に加熱して保持する保熱処理を行う。この所定の温度に保持する所定時間としては、例えば「２４０〜３６０分」とすればよく、好ましくは「３００分」とする。ここで、所定の温度とは、半導体基板にウェルを形成すべく、不純物を注入してこれを活性化するために行う熱処理の温度よりも高い。また、上記所定時間とは、半導体基板にウェルを形成すべく、不純物を注入してこれを活性化するために行う熱処理の所定時間よりも長い。以下、図５を用いてこの処理について更に詳述する。
【００１９】
図５は、上記処理を示すタイムチャートである。本実施形態では、この処理としてファーネスアニールを用いる。同図５に示すように、ここでは、まずウェル１０′の形成された半導体基板１を、例えば「８５０℃以下」の酸素雰囲気中の炉内に入れる。そして所定時間の経過後（時刻ｔ１）、所定の温度上昇速度にて炉内の温度を所定の中間温度「９００℃」へと上昇させる。炉内の温度が中間温度になると（時刻ｔ２）、この温度にて所定時間（例えば「２０分」）保持するとともに、炉内の雰囲気を、酸素と水素の混合された雰囲気に切り替える。次に、所定の温度上昇速度にて炉内の温度を上記所定の温度（例えば「１２００℃」）に上昇させる。そして、炉内の温度がこの所定の温度に達すると（時刻ｔ３）、炉内の雰囲気を窒素雰囲気に変更するとともに、同所定の温度にて上記所定時間（例えば「３００分」）保持する。次に、同じく窒素雰囲気中、炉内の温度を例えば「８５０℃以下」まで低下させて半導体基板１を炉から取り出す。
【００２０】
これにより、半導体基板１上に形成されていた上記ウェル１０′の不純物が拡散することで同ウェル１０′の深度が拡大し、Ｎ型のディープウェル１０が形成される。ちなみに、この際、ウェル１０′の深度のみならず、幅も拡大されることとなる。このため、上記レジスト１０５の開口パターンは、上記熱処理によるウェル１０′の幅方向の拡大を考慮して設定することが望ましい。また、このときのディープウェル１０の深度は、例えば「４μｍ」とすることが望ましい。更に、先の図２（ｂ）に示した不純物の注入量は、ディープウェル１０の不純物濃度が「１×１０１６〜１×１０１７個／ｃｍ３」となるようにすることが望ましい。
【００２１】
なお、同図２（ｃ）に示すように、半導体基板１の表面が上記熱処理によって酸化され、基板表面に熱酸化膜１１０が形成される。このとき、シリコン酸化膜１００が積層されている領域では、酸素が半導体基板１表面へ通り難くなっている。このため、半導体基板表面がシリコン酸化膜１００側に比してディープウェル１０領域側でより酸化される。
【００２２】
次に、図３（ａ）に示すように、例えばフッ素系のエッチング液を用いたウェットエッチングにより上記シリコン酸化膜１００や熱酸化膜１１０を除去する。このとき、同図３（ａ）に示すように、半導体基板１の表面領域には、エッチングされたシリコン酸化膜１００の開口部に対応した凹み２が形成されることとなる。これは、先の図２（ｃ）に示した工程において、半導体基板１の表面が露出している部分が熱酸化され、図３（ａ）に示す工程のエッチングによってこの酸化された部分が除去されることに起因する。
【００２３】
このため、凹み２は、熱酸化膜１１０の形状に対応し、ディープウェル１０領域とシリコン酸化膜１００が積層されていた領域との境界付近で段差３を有することとなる。
【００２４】
続く、図３（ｂ）及び図３（ｃ）では、この凹み２をアラインメントマークとして用いてＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法により素子分離領域を形成する。
【００２５】
すなわち、図３（ｂ）に示すように、半導体基板１表面を熱処理することにより、熱酸化膜１１５を所定の膜厚（例えば「０．０５μｍ」）にて形成し、更に、所定の膜厚（例えば「０．２μｍ」）のシリコン窒化膜１２０を堆積させる。そして、これら熱酸化膜１１５及びシリコン窒化膜１２０のうち素子分離領域とする部分をエッチング除去する。次に、図３（ｃ）に示すように、これらパターニングされた熱酸化膜１１５及びシリコン窒化膜１２０をマスクとして所定温度（例えば「１０００℃」）の熱酸化処理を施すことにより、半導体基板１にフィールド酸化膜２０を形成する。
【００２６】
こうしてフィールド酸化膜２０を形成すると、図４（ａ）に示すように、上記シリコン窒化膜１２０や熱酸化膜１１５を除去する。更に、図４（ｂ）に示すように、先の図１に示したＮウェル１２、２２及びＰウェル１４、２４を半導体基板１に形成する。ここでは、まず上記各耐圧の各導電型に対応したウェルとする領域以外の領域をマスクし、同ウェルとする領域に不純物を注入する。すなわち例えば、Ｐウェル２４、Ｐウェル１４、Ｎウェル２２、Ｎウェル１２とする領域の順に不純物を注入する。なお、Ｎウェル１２、２２とする領域には例えばリン（Ｐ）を、また、Ｐウェル１４、２４とする領域には例えばボロン（Ｂ）を注入すればよい。
【００２７】
この不純物の注入量は、Ｎウェル１２の不純物濃度が例えば「５×１０１６〜５×１０１７個／ｃｍ３」となるようにすることが、またＰウェル１４の不純物濃度が例えば「５×１０１６〜１×１０１８個／ｃｍ３」となるようにすることが望ましい。また、Ｎウェル２２の不純物濃度が例えば「１×１０１７〜５×１０１８個／ｃｍ３」となるようにすることが、またＰウェル１４の不純物濃度が例えば「１×１０１７〜５×１０１８個／ｃｍ３」となるようにすることが望ましい。なお、この際、上記Ｎウェル１２及びＰウェル１４の不純物濃度は、上記ディープウェル１０の不純物濃度よりも大きくなるようにする。また、これらＮウェル１２、２２、及びＰウェル１４、２４の深度は、ディープウェルよりも小さく設定される。この深度は、例えば「１〜３μｍ」とすることが望ましい。
【００２８】
また、上記Ｎウェル１２及びＰウェル１４とする領域に不純物を注入する際には、これら各ウェルに形成される各トランジスタの閾値調整のための不純物注入をも行う。ここでは、Ｎウェル１２のうち、Ｐチャネルトランジスタのチャネルとする領域の不純物濃度がＮウェル１２の不純物濃度よりもやや低濃度となるようにする。また、Ｐウェル１４のうち、Ｎチャネルトランジスタのチャネルとする領域の不純物濃度がＰウェル１４の不純物濃度よりもやや高濃度となるようにする。こうした閾値調整のための不純物の注入は、上記Ｎウェル１２及びＰウェル１４とする領域に不純物を注入する際に用いるマスクを用いつつも、Ｎウェル１２及びＰウェル１４とする領域への上記不純物注入とは別に行ってもよい。また、これに代えて、Ｎウェル１２及びＰウェル１４とする領域への上記不純物注入に際して、この不純物の注入態様を調整することで、上記閾値調整を同時に行ってもよい。
【００２９】
更に、上記Ｎウェル１２及びＰウェル１４とする領域に不純物を注入する際には、フィールド酸化膜２０直下の不純物濃度を調整することで、フィールド酸化膜２０の両側の活性領域間の電荷の流出を抑制するチャネルストップ領域を形成する。ここでは、Ｎウェル１２のうちフィールド酸化膜２０の下方の領域の不純物濃度を、同Ｎウェル１２の不純物濃度よりやや高濃度とする。また、Ｐウェル１４のうちフィールド酸化膜２０の下方の領域の不純物濃度を、同Ｐウェルの不純物濃度よりもやや高濃度とする。こうしたチャネルストップ領域を形成するための不純物の注入は、上記Ｎウェル１２及びＰウェル１４とする領域に不純物を注入する際に用いるマスクを用いつつも、Ｎウェル１２及びＰウェル１４とする領域への上記不純物注入とは別に行ってもよい。また、これに代えて、Ｎウェル１２及びＰウェル１４とする領域への上記不純物注入に際して、この不純物の注入態様を調整することで、上記チャネルストップ領域を同時に形成してもよい。
【００３０】
こうしてＮウェル１２、２２及びＰウェル１４、２４とする領域への不純物の注入を行った後、半導体基板１に熱処理を施す。すなわち、本実施形態では、各ウェルとする領域に不純物を注入する毎に熱処理を行うのではなく、ウェルとする領域全てに不純物を注入した後、一括して熱処理を行うようにする。
【００３１】
こうしてＮウェル１２、２２及びＰウェル１４、２４を形成した後、周知のプロセスにて先の図１に示すＮチャネルトランジスタＡＮＴ、ＬＮＴ及びＰチャネルトランジスタＡＰＴ、ＬＰＴを形成する。
【００３２】
以上説明した本実施形態によれば、以下の効果が得られるようになる。
【００３３】
（１）不純物を注入した後、保熱処理を施すことでディープウェル１０（半導体基板１と逆導電型を有する半導体領域）を形成した。これにより、深度の大きなウェルを簡易に形成することができる。
【００３４】
（２）ディープウェル１０の形成に際し、凹み２が形成されるようにしたことで、この凹み２を、フィールド酸化膜２０の形成のためのアラインメントマークとすることができる。
【００３５】
（３）Ｎウェル１２、２２、Ｐウェル１４、２４のそれぞれに適切な不純物を注入した後、これらを活性化すべく一括して熱処理を行った。これにより、熱処理の工数を低減することができる。
【００３６】
（４）Ｎウェル１２（第２の半導体領域）を形成するための不純物の注入工程において、Ｐチャネルの高耐圧トランジスタの閾値調整のための不純物注入をも行った。これにより、当該半導体装置の製造工数を低減することができる。
【００３７】
（５）Ｐウェル１４（第２の半導体領域）を形成するための不純物の注入工程において、Ｎチャネルの高耐圧トランジスタの閾値調整のための不純物注入をも行った。これにより、当該半導体装置の製造工数を低減することができる。
【００３８】
（６）Ｎウェル１２を形成するための不純物の注入工程において、同Ｎウェル１２内のチャネルストップ領域を形成するための不純物注入をも行った。これにより、当該半導体装置の製造工数を低減することができる。
【００３９】
（７）Ｐウェル１４を形成するための不純物の注入工程において、同Ｐウェル１４内のチャネルストップ領域を形成するための不純物注入をも行った。これにより、当該半導体装置の製造工数を低減することができる。
【００４０】
なお、上記実施形態は、以下のように変更して実施してもよい。
【００４１】
・図２（ｂ）において、シリコン酸化膜１００を等方性エッチングにてエッチングする代わりに、異方性エッチングにてエッチングするようにしてもよい。
【００４２】
・ディープウェルの形成工程としては、半導体基板１の表面を露出させて行うものに限らず、例えば図６に示すようにしてもよい。すなわち、まず図６（ａ）に示すように、半導体基板１を熱酸化することで、同半導体基板１の表面に所定の膜厚（例えば「０．０５μｍ」）にてシリコン酸化膜１００′を形成する。次に、先の図２（ａ）同様、リソグラフィ技術により、上記ディープウェルとする領域が開口するようにパターニングされたレジスト１０５を形成する。そして、図６（ｂ）に示すように、レジスト１０５等をマスクとして、半導体基板１上にＮ型の導電型に対応する不純物（例えばリンＰ）を注入する。これにより、同図２（ｂ）に示されるように、半導体基板１にＮ型拡散領域のウェル１０′が形成される。次に、レジスト１０５を除去した後、図６（ｃ）に示すように、先の図５に示した処理にてウェル１０′を拡大させてディープウェル１０を形成する。続いて図６（ｄ）に示すように、シリコン酸化膜１００′及び熱酸化膜１１０を除去する。
【００４３】
なお、この場合、先の図３（ａ）に示した凹み２が形成されないために、フィールド酸化膜を形成するためのＬＯＣＯＳ工程におけるアラインメントマークが別途必要となる。これは、例えばディープウェル１０を形成するに先立ち半導体基板１に予めアラインメントマークを形成する工程を設け、同アラインメントマークをディープウェル及びフィールド酸化膜の形成に用いるようにすればよい。
【００４４】
・Ｎウェル１２の形成工程において、必ずしもトランジスタの閾値調整やチャネルストップ領域の形成を行わなくてもよい。
【００４５】
・Ｐウェル１４の形成工程において、必ずしもトランジスタの閾値調整やチャネルストップ領域の形成を行わなくてもよい。
【００４６】
・必ずしもトリプルウェル構造を有する半導体装置でなくてもよい。また、ＣＭＯＳ回路を備える半導体装置にも限らない。更に、本発明の適用によって形成されるウェルは、アナログ回路の形成領域に設けられるものに限らない。いずれにせよ、所望の深度を有するウェルを特別のイオン注入器等を用いずに形成する際には、本発明の適用は有効である。
【００４７】
【発明の効果】
この発明によれば、深度の大きなウェルを簡易なプロセスにて形成することができるようになる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の製造方法の一実施形態について、その製造対象となる半導体装置の断面構成を示す断面図。
【図２】同実施形態にかかる半導体装置の製造手順を示す断面図。
【図３】同実施形態にかかる半導体装置の製造手順を示す断面図。
【図４】同実施形態にかかる半導体装置の製造手順を示す断面図。
【図５】同実施形態におけるディープウェルの形成にかかる熱処理の手順を示すタイムチャート。
【図６】同実施形態にかかる半導体装置の製造手順を示す断面図。
【符号の説明】
１…半導体基板、３…段差、１０…ディープウェル、１２、２２…Ｎウェル、１４、２４…Ｐウェル、２０…フィールド酸化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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