(57)【要約】【課題】書換の際に温度の影響を受けにくくする。【解決手段】メモリセルでのメモリセルトランジスタにおいて基板１の表層部にソース領域２およびドレイン領域３が離間して形成され、基板１の上にトンネル絶縁膜６を介してフローティングゲート電極７が配置されるとともに、フローティングゲート電極７の上にゲート層間絶縁膜８を介してコントロールゲート電極９が配置されている。データ書込と消去のうちの少なくともいずれかを行う際に印加する電圧パルスの形状として、温度に応じて、パルス幅と立上り時間と立下り時間のうちの少なくとも１つを変更する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板（１）の表層部にソース領域（２）およびドレイン領域（３）が離間して形成され、半導体基板（１）の上にトンネル絶縁膜（６）を介してフローティングゲート電極（７）が配置されるとともに、フローティングゲート電極（７）の上にゲート層間絶縁膜（８）を介してコントロールゲート電極（９）が配置された不揮発性半導体メモリにおいて、
データ書込と消去のうちの少なくともいずれかを行う際に印加する電圧パルスの形状として、温度に応じて、パルス幅（Ｔｏ）と立上り時間（Ｔｒ）と立下り時間（Ｔｆ）のうちの少なくとも１つを変更するようにしたことを特徴とする不揮発性半導体メモリのデータ書換方法。
【請求項２】
低温側においては、パルス幅（Ｔｏ）を長く、立上り時間（Ｔｒ）を短くしたことを特徴とする請求項１に記載の不揮発性半導体メモリのデータ書換方法。
【請求項３】
高温側においては、パルス幅（Ｔｏ）を短く、立上り及び立下り時間（Ｔｒ，Ｔｆ）を長くしたことを特徴とする請求項１に記載の不揮発性半導体メモリのデータ書換方法。
【請求項４】
前記電圧パルスにおけるパルス電圧（Ｖｏ）を、温度に応じて変更するようにしたことを特徴とする請求項１に記載の不揮発性半導体メモリのデータ書換方法。
【請求項５】
前記パルス電圧（Ｖｏ）を温度が高くなるほど低くするようにしたことを特徴とする請求項４に記載の不揮発性半導体メモリのデータ書換方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＥＰＲＯＭやフラッシュメモリ等の不揮発性半導体メモリに関するものである。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ等の不揮発性半導体メモリでは、一般に電気的に絶縁されたフローティングゲートに電子を注入・放出させることにより、このゲート下部の状態を制御して閾値電圧を変化させ、書込・消去状態を実現する。フローティングゲートの外部との電子のやりとりは所謂トンネル膜というおおよそ１０ｎｍ以下の薄い絶縁層薄膜を介してＦＮ電子注入等により行う。よって、絶縁層内部または界面部で電子が通過する部分にダメージが累積し、書換回数が増えるにしたがい書換能力が低下し、ついには絶縁膜破壊に至る。この状況は環境温度が高くなるほど加速されることが知られており、近年のデバイス使用温度仕様の上昇への要求に対し相反する状況となっている。
【０００３】
寿命劣化を完全に防止することは不可能であるが、実用上必要な書換回数を得るために、
１．酸化膜質そのものの改善（工程内熱履歴最適化、窒化膜導入等）、
２．酸化膜端部等のウィークポイントの改善、
３．電子注入経路の分散・電界緩和構造導入、
等のプロセス・構造上の種々な改善が図られている。
【０００４】
しかし、このような改善は条件出しおよび実装が難しく、コストアップの原因となったりデバイス構成上の制約要因となったりする。
他方、書換プログラム側からの工夫として、ストレスにより書換能力が低下したセルにおいて書換電圧を上げたり書換パルスを加算することによって不足分を補填することも提案されている（特開２０００−４８５８０号公報等）。しかし、劣化に従い書換電圧や時間が増えるためダメージもより累積し、したがって破壊までの寿命マージンを非常に大きくとらなければ利用できないという問題点がある。
【０００５】
また、ＥＥＰＲＯＭにおいては、たとえば図１２に示すように、低温になればなるほど書換後の閾値電圧幅ΔＶｔが小さくなる特性をもつ。この理由を以下説明する。消去時にコントロールゲートに印加される書換電圧Ｖｏは、実際にはワード線を選択するために配されたトランジスタ、いわゆる選択用トランジスタのソース側から供給されるため、ワード線の電圧Ｖｐｐに対して選択用トランジスタの閾値電圧分だけ下がった電圧値となる。このとき選択用トランジスタには見かけ上Ｖｐｐ分の基板バイアスが印加されているのと同等の状態であるために、閾値電圧は基板バイアス効果分大きくなる。基板バイアス効果は温度依存性を持ち、この効果によって低温ほど閾値は大きくなるために、図１２に示すように、低温になればなるほど書換後の閾値電圧幅ΔＶｔが小さくなる特性をもつ。
【０００６】
さらに、低温時に書換えられた状態を保持したまま環境温度が上昇すると、閾値電圧低下およびメモリの電流能力が低下するため、高温時に書換えられた場合にデータ消失する等歩留まり上の問題が懸念される。よって、低温になればなるほどメモリの書換能力は更に必要となる。低温まで確実な書換動作を保障するためには、書換寿命を多少制限しても書換は強い状態にしなければならない。
【０００７】
以上整理すると、書換電圧そのものは低温側では高い方に、高温側では低い方にズラすことが望ましいことが結論される。しかし、書換電圧値には温度以外にプロセスバラツキも含まれるため、書換電圧のみを制御しても書換能力と寿命に整合性を持たせることは困難である。書換能力はメモリの動作保障上必要であるので、書換寿命を犠牲にせざるを得ない。
【０００８】
特開昭６１−２３９４９７号公報、特開昭６１−２３９４９８号公報ではパルスの立上り形状を規定して書換寿命の延命化を図る方法が提案されている。しかし、立上り電圧を増やすと書換パルスのフラットな部分が減少するため、低温度で（バラツキにより）書換電圧が下がった場合には書換能力が不足してしまう問題点がある。
【０００９】
【発明が解決しようとする課題】
本発明はこのような背景の下になされたものであり、その目的は、書換の際に温度の影響を受けにくくすることにある。
【００１０】
【課題を解決するための手段】
本発明者らは、
（１）環境温度によりメモリの書換性能と書換寿命が左右されること
（２）パルス印加時間・立上り時間に対して書換寿命が左右されること
に着目し、この両者をうまく組み合わせることで上記課題を解決できないか考察した。
【００１１】
具体的には、環境温度に応じて書換パルス形状を制御するという手法を導入し、書換寿命の改善と同時に低温における書換能力を改善することを考えた。
ところで、パルス形状のパラメータとしては、図５に示すように、
Ｔｏ：パルス印加時間（パルス幅）、
Ｔｒ：パルス立上り時間、
Ｔｆ：パルス立下り時間、
Ｖｏ：パルス電圧、
が考えられる。
【００１２】
このうち、パルス印加時間（パルス幅）Ｔｏ、パルス立上り時間Ｔｒ、パルス立下り時間Ｔｆを単独または組み合わせて制御する。
また、パルス印加時間（パルス幅）Ｔｏ、パルス立上り時間Ｔｒ、パルス立下り時間Ｔｆを最適に制御することにより、本来その効果が僅かであるパルス電圧Ｖｏの寄与度を拡大することで、パルス電圧Ｖｏの温度依存性を利用して更なる改善効果を得る。
【００１３】
つまり、請求項１に記載のように、データ書込と消去のうちの少なくともいずれかを行う際に印加する電圧パルスの形状として、温度に応じて、パルス幅と立上り時間と立下り時間のうちの少なくとも１つを変更するようにし、請求項２のように、低温においては、パルス幅を長く、立上り時間を短くし、さらに、請求項３のように、高温においては、パルス幅を短く、立上り及び立下り時間を長くする。
【００１４】
これにより、書換寿命と書換能力を両立させ、書換の際に温度の影響を受けにくくすることができる。
また、請求項４に記載のように、電圧パルスにおけるパルス電圧を、温度に応じて変更することとし、特に、請求項５に記載のように、パルス電圧を温度が高くなるほど低くすると、よりよい。
【００１５】
【発明の実施の形態】
以下、この発明を具体化した一実施の形態を図面に従って説明する。
本実施形態においてはＥＥＰＲＯＭに具体化している。図１には、ＥＥＰＲＯＭにおけるメモリセル部の縦断面図を示す。メモリセルは、フローティングゲートを有するメモリセルトランジスタと、選択トランジスタで構成されている。
【００１６】
半導体基板としてのＰ型単結晶シリコン基板１において、Ｐ型シリコン層１ａの上にはＰウェル層１ｂが形成されている。Ｐウェル層１ｂの表層部にはＮ＋　型ソース領域２とＮ＋型領域３とＮ＋　型ドレイン領域４とが離間して形成されている。Ｎ＋型領域３はメモリセルトランジスタ部と選択トランジスタ部にわたり延設され、メモリセルトランジスタ部においてドレイン領域となるとともに選択トランジスタ部においてソース領域となる。
【００１７】
一方、メモリセルトランジスタ部において、単結晶シリコン基板１の上には、ゲート酸化膜５を介してフローティングゲート電極（浮遊ゲート電極）７が配置されている。このゲート酸化膜５は、ドレイン領域上で局所的に薄くなっており、これにより、トンネル絶縁膜（トンネル酸化膜）６を介してフローティングゲート電極７が配置されていることになる。フローティングゲート電極７の上にはゲート層間絶縁膜としてのシリコン酸化膜８を介してコントロールゲート電極（制御ゲート電極）９が配置されている。
【００１８】
また、選択トランジスタ部において、ドレイン領域４とソース領域３の間において基板１の上にはシリコン酸化膜（ゲート酸化膜）１０を介して選択ゲート電極１１が形成されている。そして、選択トランジスタのドレインがビット線ＢＬに、また、ゲートがワード線ＷＬにつながる。
【００１９】
図２には、セルアレイおよびその周辺回路を示す。
図２において、メモリセル１００が縦横に多数設けられ、セルアレイを構成している。各セルのワード線ＷＬ０，ＷＬ１，ＷＬ２，…はローデコーダ１５と接続されている。また、各セルのビット線ＢＬ０，ＢＬ１，…はカラムデコーダ１６と接続されている。書込回路１７は、ローデコーダ１５およびカラムデコーダ１６を介してワード線ＷＬ０，ＷＬ１，ＷＬ２，…およびビット線ＢＬ０，ＢＬ１，…に所定の電圧を印加してデータの書換動作を行う。
【００２０】
データの消去の際には、図３に示すように、選択トランジスタでの選択ゲート電極１１に高電圧Ｖｐｐを印加するとともにドレイン領域４をグランド電位にし、また、メモリセルトランジスタでのコントロールゲート電極９に高電圧Ｖｐｐを印加する。すると、選択トランジスタがオンになり、メモリセルトランジスタでのフローティングゲート〜ドレイン間のトンネル酸化膜６を通して電子がドレインからフローティングゲートに注入される。これにより、メモリセルトランジスタの閾値電圧が高くなる。
【００２１】
また、データの書き込みの際には、図４に示すように、メモリセルトランジスタでのコントロールゲート電極９をグランド電位にするとともに、選択トランジスタでの選択ゲート電極１１とドレイン領域４に高電圧Ｖｐｐを印加する。すると、選択トランジスタがオンになり、メモリセルトランジスタのドレインに高電圧が印加され、フローティングゲート電極７からドレインに電子が引き抜かれる。これにより、メモリセルトランジスタの閾値電圧が低くなる。
【００２２】
読み出しは次のように行われる。メモリセルトランジスタのコントロールゲート電極９を高電圧にするとともに、選択トランジスタのゲート（ワード線）とドレイン（ビット線）を高電圧にする。この時に、ビット線の電流の有無を図２のセンスアンプ１８により判定する。そして、ビット線に電流が流れると「１」、流れなければ「０」となる。
【００２３】
ここで、本実施形態では、データ書込と消去のうちの少なくともいずれかを行う際に印加する電圧パルス（図５）の形状として、温度により図６に示すようにその波形を変えている。つまり、図５において、パルス幅（オン時間）Ｔｏと立上り時間Ｔｒと立下り時間Ｔｆのうちの少なくとも１つを変更するようにしている。また、これに加えて、電圧パルスにおけるパルス電圧Ｖｏも温度に応じて変更するようにしている。
【００２４】
そのために、図２に示すように、雰囲気温度を検出してその検出信号を書込回路１７に送るようにしている。そして、書込回路１７において、例えば図４での消去の際の選択トランジスタのＮ＋ドレイン領域４（メモリセルトランジスタのＮ＋ドレイン領域３）に印加する電圧パルスの波形を温度により変えるようにしている。
【００２５】
電圧パルス波形の温度に応じた変更に関して、詳しくは、次の（ｉ）〜（ｉｉｉ）のようにする。
（ｉ）図６のごとく、低温側においては、パルス幅Ｔｏを長く、立上り時間Ｔｒを短くする。また、立下り時間Ｔｆをほぼゼロとする。
（ｉｉ）高温側においては、パルス幅Ｔｏを短く、立上り及び立下り時間Ｔｒ，Ｔｆを長くする。
【００２６】
即ち、立上り時間Ｔｒについては温度が上昇する方向では長くし、立下り時間Ｔｆについても温度が上昇する方向では長くし、パルス幅（オン時間）Ｔｏについては温度が上昇する方向では短くするようにしている。
（ｉｉｉ）パルス電圧Ｖｏは温度が高くなるほど低くする。
【００２７】
以下、このようなパルス波形とすることの理由について説明する。
図７には、書込・消去パルス時間（パルス幅）Ｔｏと書換寿命の関係を示す。この図７から、高温では書換寿命（書換可能回数）はパルス印加時間Ｔｏを短縮することで改善することができることが分かる。
【００２８】
図８には、立上り時間Ｔｒと書換寿命の関係を示す。この図８から、立上り時間Ｔｒを長くすることにより書換寿命を改善することができることが分かる。また、同じ書換回数を実現するためには、高温になる程、立上り時間Ｔｒを長くする必要があることが分かる。
【００２９】
図９には、書換パルス電圧Ｖｏと書換寿命の関係を示す。この図９から、書換パルス電圧Ｖｏを下げると書換寿命を延ばすことができることが分かる。
一方、低温では書換によるダメージは極端に小さくなるため、高温時ほどパルス印加時間（パルス幅）Ｔｏの短縮や立上り時間Ｔｒの拡大は不要である。むしろ、書換能力確保のためにパルス波形のフラットな部分（パルス幅Ｔｏ）を拡大するのが望ましい。
【００３０】
なお、立下り時間Ｔｆは立上り時間Ｔｒほど書換寿命への影響はないが、パルス波形のフラットな部分（パルス幅Ｔｏ）を更に短縮するために有用である。
これらのことを考慮して、図６に示すように、低温では、パルス印加時間（パルス幅Ｔｏ）を長くし、また、パルス立上り時間Ｔｒは書換寿命に影響が出ない程度に小さく抑える。また、立下り時間Ｔｆは極力ゼロに近い値にすることで、波形としてのフラットな部分（パルス幅Ｔｏ）を大きくとることができるようになる。
【００３１】
逆に、高温側では、パルス印加時間（パルス幅）Ｔｏの短縮化を図ることとし、書換に支障の出ないレベルにまでパルスのフラットな部分（パルス幅Ｔｏ）を短くするとともに、特に、立上り時間Ｔｒを長く確保し、書換寿命を改善させる。立上り時間Ｔｒの延長に限界がある場合は、立下り時間Ｔｆを増やすことでパルスのフラットな時間（パルス幅）Ｔｏを短縮する。
【００３２】
ただし、パルスのフラットな部分（パルス幅Ｔｏ）はバラツキ等最悪ケースにおいても書換特性に問題ない状態までは確保しなければならないことは無論のことである。
【００３３】
さらに、パルス波形を温度によって変更する際に、パルス電圧Ｖｏを低温になるほど高く設定することで、たとえプロセスバラツキがあっても書換能力に対する効果が顕著にあらわれる。なぜなら、実効的な電圧差がわずかであっても、時間積分値としての電子通過量の差異が拡大されるためである。このようにして、パルス時間（パルス幅）Ｔｏの温度依存性を前提にしてパルス電圧Ｖｏもパラメータとして利用することができる。
【００３４】
以上のごとく、データ書込と消去のうちの少なくともいずれかを行う際に印加する電圧パルスの形状として、温度に応じて、パルス幅Ｔｏと立上り時間Ｔｒと立下り時間Ｔｆのうちの少なくとも１つを変更するようにし、特に、書換能力の不足する低温においては、パルス幅Ｔｏを長く、立上り時間Ｔｒを短く、立下り時間Ｔｆをほぼゼロとし、さらに、書換寿命の劣化しやすい高温においては、パルス幅Ｔｏを短く、立上り及び立下り時間Ｔｒ，Ｔｆを長くする。これにより、書換可能回数（書換寿命）および書換の歩留まりを両立させ、書換の際に温度の影響を受けにくくすることができる。
【００３５】
また、パルス電圧値についてもこれに連動させ、電圧パルスにおけるパルス電圧Ｖｏを、温度に応じて変更することとし、特に、パルス電圧Ｖｏを温度が高くなるほど低くする。つまり、低温で高く、高温で低く制御することにより、本来効果の小さいパルス電圧による改善効果も引き出すことができる。
【００３６】
このように、通常、パルス波形の温度特性は温度に対し一定とするのがよいと考えられているが、本実施形態では、むしろ積極的に温度依存性をもたせることにより、コストアップすることなくメモリのパフォーマンスを改善することができる。
【００３７】
なお、書換方式によっては書込・消去でそれぞれ酸化膜へのダメージの度合いが異なる可能性がある。そこで、書込・消去それぞれにおけるパルス形状パラメータを最適化し、書換能力と書換寿命のバランスを更にとるようにしてもよい。
【００３８】
たとえば、消去時は図１０のようにし、書込時は図１１のようにする。つまり、図１０においては高温で消去動作による酸化膜へのダメージが懸念される場合であり、高温でパルス時間（パルス幅）Ｔｏｅをより短くし、立上り時間Ｔｒｅをより延ばしている。図１１においては低温で書込能力が必要な場合であり、パルス電圧Ｖｏｗやパルス時間Ｔｏｗが書込側に有利になるようにしている。このように、メモリデバイスの特性に合わせ最適化することで、寿命と書換能力のバランスをうまくとることが可能となる。これらの条件は、あらかじめ書換パルス波形・温度と書換特性・寿命の関係を調査しておくことにより、容易に決定することができる。
【００３９】
なお、本実施形態ではＥＥＰＲＯＭの例を示したが、書換動作によりメモリ構造へのダメージが累積しかつ書換能力および書換寿命が温度に相関する性質があればすべてのメモリにおいて成立する。例えば、フラッシュメモリやＥＰＲＯＭ等の半導体メモリにおいても、書換能力低下およびダメージ蓄積の機構が温度に対し反対の傾向にありさえすれば、同様に適用することができる。
【図面の簡単な説明】
【図１】実施の形態におけるＥＥＰＲＯＭの縦断面図。
【図２】セルアレイおよび周辺回路の電気的構成を示す図。
【図３】消去動作を説明するためのメモリの断面図。
【図４】書込動作を説明するためのメモリの断面図。
【図５】パルス波形を示す図。
【図６】Ｔｏ，Ｔｒ，Ｔｆ，Ｖｏの環境温度による変化を示す図。
【図７】書込・消去パルス時間に対する書換寿命を示す図。
【図８】立上り時間に対する書換寿命を示す図。
【図９】書換パルス電圧に対する書換寿命を示す図。
【図１０】Ｔｏ，Ｔｒ，Ｔｆ，Ｖｏの環境温度による変化を示す図。
【図１１】Ｔｏ，Ｔｒ，Ｔｆ，Ｖｏの環境温度による変化を示す図。
【図１２】書込・消去時間に対する閾値電圧を示す図。
【符号の説明】
１…Ｐ型単結晶シリコン基板、２…ソース領域、３…Ｎ＋型領域、４…ドレイン領域、５…シリコン酸化膜、６…トンネル絶縁膜、７…フローティングゲート電極、８…ゲート層間絶縁膜（シリコン酸化膜）、９…コントロールゲート電極、１０…シリコン酸化膜、１１…選択ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004071077.tif 000012
【図１１】
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【図１２】
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