(57)【要約】【課題】高速で動作し、ホールによる不安定動作を抑制したヘテロ接合電界効果トランジスタを提供すること。【解決手段】ヘテロ接合電界効果トランジスタのチャネル層４３をＩｎＰ基板に±２％以内の格子不整合で成長されたＧａＩｎＮＡｓ層、ＧａＩｎＮＡｓＰ層、あるいはＩｎＡｌＮＡｓ層で形成することで、ΔＥｃを大きくして高速動作・低電圧駆動を実現するとともに、Ｅｇを大きくして衝突イオン化を抑制し、ΔＥｖを±０．１ｅＶ以内にすることにより、ホールの蓄積による不安定動作を抑制する。【選択図】  図１
2004311492.tif 000002
【特許請求の範囲】
【請求項１】
ＩｎＰ基板と、前記ＩｎＰ基板よりバンドギャップが大きい第１の半導体層と、上記第１の半導体層よりもバンドギャップが小さい第２の半導体層と、上記第２の半導体層よりもバンドギャップが大きい第３の半導体層とを備えた半導体積層構造において、前記第２の半導体層が１％以上３％以下の窒素原子を含むことを特徴としたヘテロ接合電界効果型トランジスタ。
【請求項２】
第１の半導体層と第２の半導体層との界面において、前記第１の半導体層と前記第２の半導体層の荷電子帯のエネルギー差ΔＥｖが±０．１ｅＶ以内であることを特徴とする請求項１記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
第２の半導体層と第３の半導体層との界面において、前記第２の半導体層と前記第３の半導体層の伝導帯のエネルギー差ΔＥｃが０．５４ｅＶ以上であることを特徴とする請求項１および２記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
第２の半導体層と第３の半導体層との界面において、前記第２の半導体層と前記第３の半導体層の伝導帯のエネルギーバンドギャップΔＥｃが０．５４ｅＶ以上であり、前記第２の半導体層のバンドギャップが０．７７ｅＶ以上であることを特徴とする請求項１から３記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
第２の半導体層がＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（１−ｙ）からなり、ｘ＝０．４７−６．７（ｙ）、０．０１≦ｙ≦．０．０７であることを特徴とする請求項１から４記載のヘテロ接合電界効果型トランジスタ。
【請求項６】
第２の半導体層がＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｘ）からなり、ｙ＝０．０５−０．２（ｘ）、ｚ＝０．６５−０．１３（ｘ）、０．０１≦ｙ≦．０．０５であることを特徴とする請求項１から４記載のヘテロ接合電界効果型トランジスタ。
【請求項７】
第２の半導体層がＩｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｘ）からなり、ｙ＝０．０７５（ｚ）、０．０１≦ｙ≦．０．０７であることを特徴とする請求項１から４記載のヘテロ接合電界効果型トランジスタ。
【請求項８】
第２の半導体層がＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｘ）からなり、格子歪が±２％以内であることを特徴とする請求項１から４記載のヘテロ接合電界効果型トランジスタ。
【請求項９】
第２の半導体層がＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｘ）からなり、０．０１≦ｙ≦０．０３、０．４１≦ｚ≦０．８６、０≦ｘ≦０．５６−１４（ｙ−０．０１）、ｚ＝０．８６−２２．５（ｙ−０．０１）であることを特徴とする請求項８記載のヘテロ接合電界効果型トランジスタ。
【請求項１０】
第２の半導体層がＩｎ（１−ｗ）Ａｌ（ｗ）Ｎ（ｙ）Ａｓ（１−ｙ）からなり、ｙ＝０．０７−０．１５（ｗ）、０．０１≦ｙ≦．０．０７であることを特徴とする請求項１から４記載のヘテロ接合電界効果型トランジスタ。
【請求項１１】
第１の半導体層及び上記第３の半導体層がＩｎＡｌＡｓからなっていることを特徴とする請求項１〜１０記載のヘテロ接合電界効果型トランジスタ。
【請求項１２】
ＩｎＰ基板上に、プラズマでクラッキングした窒素を導入したガスソースＭＢＥ法を用いてＩｎＡｌＡｓバッファ層、ＧａＩｎＡｌＮＡｓＰチャネル層、ＩｎＡｌＡｓバリア層、ＩｎＧａＡｓコンタクト層を成長する結晶成長工程と、前記コンタクト層上にソース電極とドレイン電極を形成する第１の電極形成工程と、前記コンタクト層をエッチング除去した後、前記バリア層にゲート電極を形成する第２の電極形成工程において、成長温度を４５０℃程度とすることで前記チャネル層のΔＥｖが±０．１ｅＶ以内となる組成のＧａＩｎＡｌＮＡｓＰ層を成長することを特徴とするヘテロ接合電界効果型トランジスタの製造方法。
【請求項１３】
ＩｎＰ基板上にＩｎＡｌＡｓ層を成長したエピ基板上に、プラズマでクラッキングした窒素を導入した固体ソースＭＢＥ法を用いてＩｎＡｌＡｓバッファ層、ＩｎＡｌＮＡｓチャネル層、ＩｎＡｌＡｓバリア層、ＩｎＧａＡｓコンタクト層を成長する結晶成長工程と、前記コンタクト層上にソース電極とドレイン電極を形成する第１の電極形成工程と、前記コンタクト層をエッチング除去した後、前記バリア層にゲート電極を形成する第２の電極形成工程において、成長温度を４８０℃程度とすることで前記チャネル層のΔＥｖが±０．１ｅＶ以内あるいはΔＥｃが０．５４ｅＶ以上となる組成のＩｎＡｌＮＡｓ層を成長することを特徴とするヘテロ接合電界効果型トランジスタの製造方法。
【請求項１４】
請求項１〜１０記載のヘテロ接合電界効果型トランジスタを用いた通信システム用機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合電界効果型トランジスタに関するものであり、通信システム用機器などに使用するものである。
【０００２】
【従来の技術】
インジウム燐（ＩｎＰ）系半導体は、シリコン（Ｓｉ）に比べて電子移動度や飽和電子速度が大きい半導体であることから、高周波デバイスなどへ応用されており、携帯電話や携帯情報端末（ＰＤＡ）の他、家庭やオフィスのネットワーク機器などの高周波を用いた通信用システムへの適用が期待されている。高周波デバイスデバイスとして、ＩｎＰ基板に格子整合するＩｎＡｌＡｓ／ＩｎＧａＡｓへテロ接合を用いたヘテロ接合電界効果型トランジスタ（ＨＦＥＴ）がある。
【０００３】
本発明は、ＩｎＰ基板上にＧａＩｎＮＡｓＡＰ、ＩｎＮＡｓＰ化合物半導体を格子不整合が±２％以内の範囲のチャネル層を有するＨＦＥＴ構造を持つが、ＩｎＰ基板上に格子整合するＩｎＧａＡｓやＩｎＧａＡｓＰ化合物半導体混晶のチャネル層を有するＨＦＥＴ構造がある。図７に第１の従来例としてのＨＦＥＴの構造を示す（特許文献１および非特許文献１を参照）。
【０００４】
従来のＨＦＥＴは、半絶縁性のＩｎＰ基板８１上に、アンドープＩｎ０．５２Ａｌ０．４８Ａｓバッファ層８２（厚さ２００ｎｍ）と、アンドープＩｎ０．７３Ｇａ０．２７Ａｓ０．６Ｐ０．４チャネル層８３（１５ｎｍ）と、アンドープＩｎ０．５２Ａｌ０．４８Ａｓスペーサ層８４（２ｎｍ）と、２．５×１０１８ｃｍ−３のＳｉをドーピングしたｎ型Ｉｎ０．５２Ａｌ０．４８Ａｓキャリア供給層８５と、アンドープＩｎ０．５２Ａｌ０．４８Ａｓバリア層８６（１５ｎｍ）が順次積層された構造を有しており、バリア層８６の上に設けられたＴｉ／Ｐｔゲート電極９０と、ゲート電極９０の両側方に設けられた１×１０１９ｃｍ−３のＳｉを含むｎ型Ｉｎ０．５３Ｇａ０．４７Ａｓコンタクト層８７と、ＡｕＧｅ／Ｎｉよりなるソース電極８８およびドレイン電極８９を備えている。また、バッファ層８２，チャネル層８３，スペーサ層８４，バリア層８６及びコンタクト層８７はそれぞれ分子線エピタキシー（ＭＢＥ）法や化学気相成長（ＣＶＤ）法などにより成長された層であり、ＩｎＰ基板８１に格子整合している。
【０００５】
図７右下に、Ｘ−Ｘ断面のＨＦＥＴのエネルギーバンドを示す。ソース電極に対してゲート電極にプラスの電界を印加した場合のエネルギーバンドである。バンドギャップエネルギー（Ｅｇ）の大きいＩｎ０．５２Ａｌ０．４８Ａｓバッファ層８２とスペーサ層８４との間にＥｇの小さいＩｎ０．７３Ｇａ０．２７Ａｓ０．６Ｐ０．４チャネル層８３が挟まれた、ダブルヘテロ構造となっている。そのため、スペーサ層８４とチャネル層８３との間には、０．５４ｅＶの伝導帯のエネルギー障壁（バンド不連続量ΔＥｃ）が形成され、キャリアとなる二次元電子ガス４８をチャネル領域中の狭い領域に閉じこめることができる。その結果、キャリアの散乱が抑制された状態でチャネル層８３中を図７の紙面に対して垂直方向にキャリアが移動する。この二次元電子ガスは、バルク中を走行する電子よりも移動度が高いため、ＨＦＥＴは、高速動作が可能になっている。ゲート電極９０に印加する電圧を調節することでエネルギーバンド構造を変化させ、ソース電極−ドレイン電極間の電流を制御する。
【０００６】
一方、本発明は、ＩｎＰ基板上にＧａＩｎＮＡｓＰ化合物半導体を格子不整合が±２％以内の範囲で積層した構造を持つが、ＧａＡｓ基板上にＧａＩｎＮＡｓ化合物半導体を積層したＨＦＥＴ構造を第２の従来例として図８に示す（特許文献２を参照）。ここでは、チャネル層がＧａＩｎＡｓ第２チャネル層１０３とＧａＩｎＮＡｓ第１チャネル層１０４に分かれているが、その他の構造は特許文献１および非特許文献１と同様な構成となっている。
【０００７】
図２にＧａ原子濃度と窒素原子濃度の関係を示した。また、Ｅｇが等しくなるＧａとＮの組成の関係をＥｇの窒素濃度依存性１２として点線で示している。第１チャンネル層１０４に使われているＧａＩｎＮＡｓ化合物半導体は、図２でＧａＡｓ基板上に格子整合するように積層したものであり、窒素原子の濃度とＥｇの関係はＧａＡｓ基板上と示した直線１０上を変化する。すなわち、ＧａＡｓに格子整合させようとすると、窒素（Ｎ）原子を添加すると同時にＩｎ原子を添加する必要があるが、その結果Ｅｇは窒素原子を添加していないＧａＡｓの１．４ｅＶから、窒素原子を１５％添加した約０．４５ｅＶまで変化する。
【０００８】
ＧａＡｓ基板上のＧａＩｎＮＡｓでは直線１０（図２を参照）に示したように、窒素を添加するに従い、直線１０に従ってＥｇが小さくなる。ＧａＡｓ基板上ではチャネル層のＥｇをΔＥ（＝ΔＥｃ＋ΔＥｖ）減少させると、ΔＥｃとΔＥｖはΔＥｃ：ΔＥｖ＝７：３の関係で減少する。その結果、窒素を添加することにより、ΔＥｃが増加して、電子が移動度の低いＡｌＧａＡｓスペーサ層８４やキャリア供給層８５へ染み出しにくくなり、移動度が増大する。
【０００９】
【特許文献１】
特開平６−２３６８９８号公報
【特許文献２】
特開２０００−１６４８５２号公報
【非特許文献１】
ダブリュ・ピ・ホン、アイトリプルイー  エレクトロンデバイスレター：  Ｗ−Ｐ．  Ｈｏｎｇ，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ    ｖｏｌ１２，  Ｎｏ．１０，  ｐｐ５５９，  （１９９１）
【００１０】
【発明が解決しようとする課題】
特許文献１および非特許文献１においては、図７に示したように、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．６Ｐ０．４からなるチャネル層８３のバンド構造は実線のようになる。従来からチャネル層にＩｎ０．５３Ｇａ０．４７Ａｓ層も用いられており、この場合のバンド構造は点線９１のようになる。チャネル層をＩｎ０．７３Ｇａ０．２７Ａｓ０．６Ｐ０．４とした場合には、Ｉｎ０．５３Ｇａ０．４７Ａｓとした場合に比べてＥｇが大きくなる。その結果、ソース電極とドレイン電極に大きな電界をかけても安定したデバイス動作が可能となるというメリットを有している。ところで、チャネル層をＩｎ０．５３Ｇａ０．４７Ａｓとした場合には、チャネルにホールが蓄積して、ＨＦＥＴの動作状態が不安定になる。不安定動作のメカニズムを以下に示す。電子を高電界下で加速した場合に、電子速度が増加して電子のエネルギーが増加する。
【００１１】
この電子のエネルギーが、チャネル層のＥｇ以上になると、電子が格子と衝突したときに発生するエネルギーでチャネル内にホールと電子が形成される、衝突イオン化が発生する。このような、衝突イオン化により発生したホールが、チャネル層に蓄積し、基板の電位が変化して、素子の動作状態を不安定にしてしまう。
【００１２】
詳しく説明すると、ソースに対してゲートにマイナスの電界を印加した場合、スペーサ層８４とチャネル層８３との間には伝導帯側だけでなく価電子帯側にもΔＥｖ＝０．２ｅＶのエネルギー障壁が生じるため、動作中に発生したホールがチャネル層８３内のスペーサ層８４との界面付近に閉じこめられて蓄積するために基板の電位が変動してしまいゲート電極に印加した電圧が見かけ上変動してしまうバックゲート効果によりドレイン電流が時間と共に変動してしまう。
【００１３】
一方、ソースに対してゲートにプラスの電界を印加した場合、チャネル層８３とバッファ層８２との間にエネルギー障壁が存在するためにバッファ層８２の方向に流れることができないので、衝突イオン化によって生成されたホールは、チャネル層８３内に蓄積したままとなり、基板の電位が変動してしまう。さらに、生成したホールは、電子に比べて非常に速度が遅く、電子の動作には追随できない。このため、ＨＦＥＴの動作中にホールがチャネル内に滞留しやすく、雑音の発生要因となり易いという問題もあった。
【００１４】
さらに、チャネル層８３内のホール濃度が増大することにより、一部のホールがゲート電極に流れ込んでゲートリーク電流を生じさせていた。また、チャネル層８３内に蓄積したホールはトランジスタ内のポテンシャル分布を変化させ、トランジスタのソース抵抗やしきい値電圧を変化させ、その結果トランジスタの出力特性が不安定となっていた。
【００１５】
チャネル層をＩｎ０．５３Ｇａ０．４７ＡｓからＩｎ０．７３Ｇａ０．２７Ａｓ０．６Ｐ０．４とした場合には、図７下部に実線でバンド構造８３を示した。Ｅｇが１．１ｅＶと大きいため高い電界でも衝突イオン化が起こりにくく、走行中のキャリアが大きな運動エネルギーを持っても、より上の準位へ遷移しにくいため、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．６Ｐ０．４のほうがよいようにも思われるが、チャネル層にＩｎ０．７３Ｇａ０．２７Ａｓ０．６Ｐ０．４を用いた場合には、バンドギャプが大きくなるかわりにΔＥｃが減少してしまう。
【００１６】
その結果、電子速度の遅いキャリア供給層８５内部にもキャリアが存在する状況となり、その分チャネルの２次元電子ガス４８の濃度が減少してしまうために、ドレイン電流が低下するとともに動作速度も低下してしまうという問題があった。その結果、必要となるドレイン電流と動作速度を確保するには、ドレイン電極に印加する電圧を上昇する必要があり、逆に衝突イオン化の頻度が高くなりＨＦＥＴの安定動作の効果がほとんど生じないという問題があった。
【００１７】
ところで、特許文献１および非特許文献１には、Ｉｎ０．７３Ｇａ０．２７Ａｓ０．６Ｐ０．４をチャネル層にしたＨＦＥＴが示されているが、本発明の特徴であるΔＥｖが０となることも、ΔＥｖ＝０となることによりホールの排出がスムーズとなることも示されていない。これは、ΔＥｃが小さくなった結果、必要なデバイスの動作速度を実現するためにドレイン電極に印加する電圧を上昇する必要があり排出されるホールより、衝突イオン化で発生するホールが多くなってしまった結果、ホールの排出の効果が確認できなかったためと考えられる。
【００１８】
また、蓄積したホールを除去する方法として、例えばＩｎＰ基板８１の裏面上に基板電極を設け、そこに正電圧を印加してエネルギー障壁を越えやすくすることが一般的に知られているが、導電性の層を挿入する必要があり、デバイス構造が複雑になるとともに大きな容量が発生して動作速度が低下する問題があった。さらに、動作電圧以上となる５Ｖを越える電圧を印加する必要があるので、通信機器への利用を考えた場合、現実的ではない。
【００１９】
一方、特許文献２では、ＧａＡｓ基板上に格子整合するＧａＩｎＮＡｓ混晶を用いているため、窒素を１５％添加してもＧａＩｎＮＡｓのＩｎ組成は４５％までしか増加させることができない。ＧａＩｎＡｓ混晶は、Ｉｎを添加するにしたがって結晶自体の移動度が増加するために、Ｉｎの添加量を増加させたいが、Ｉｎの添加量には限界が存在していた。それは、窒素の添加量を増加させると、Ｉｎの添加量も増大するが、ＧａＩｎＮＡｓ混晶には非混和領域が存在しており、窒素を１０％以上添加すると結晶性が劣化するためである。従って、実際に添加できるＩｎの量は２５％程度でしかなかった。
【００２０】
【課題を解決するための手段】
本発明では、上記課題を解決するために、格子整合が±２％以内となるように窒素を添加したＧａＩｎＮＡｓＰ化合物半導体をチャネル層４３として用いてＨＦＥＴをＩｎＰ基板４１に上に構成する。その結果、第１の従来例の課題が次のように解決される。すなわち、ＩｎＰ基板４１に格子整合するＧａＩｎＮＡｓＰ化合物半導体をチャネル層４３に用いることで、チャネル層４３のＥｇを一定としたままでチャネル層４３とスペーサ層４４の導電帯のバンド不連続ΔＥｃを大きくすることができ、高速動作が可能となる。また、その結果、低い電圧で必要とする動作速度が実現できるので、衝突イオン化によるホールの発生が抑制され、動作安定性が向上する。
【００２１】
さらに、荷電子帯のバンド不連続（ΔＥｖ）が小さくなることにより、チャネル層４３でのホールの排出が促進されるので、ゲートリーク電流が低減し、且つ特性の安定した高耐圧で高速動作が可能な半導体装置を実現することができる。ここで、ΔＥｃを大きくしかつΔＥｖを小さくする複合的効果として、ΔＥｃが大きくなりホールの発生を抑制できたことで、ΔＥｖを小さくすることによるホールの排出効果を顕在化することができたという顕著な効果があった。
【００２２】
具体的に図１を用いてバンド構造を説明すると、ＩｎＧａＡｓＰに窒素を添加した化合物半導体としてＧａＩｎＮＡｓＰ混晶半導体４３（図１（ｃ））を用いることで、チャネル層４３をＩｎＧａＡｓ層５８とした場合（図１（ｂ））に比べてΔＥｃを大きくすることができる。また、図１（ｃ）に示したように、チャネル層４３とスペーサ層４４の界面のΔＥｖが−０．１ｅＶ以上０．１ｅＶ以下であるので、駆動時にチャネル層４３の内部にホールが蓄積しにくい。さらに、ホールが蓄積した場合でも、基板側から５Ｖ以下の電圧を印加することで容易にホールを除去することが可能となり、高耐圧で特性が安定したトランジスタを実現することができる。携帯電話などの通信機器の駆動電圧は通常５Ｖ以下にする必要がある。
【００２３】
特に、チャネル層４３の内部で生じたホールを除去するために印加する電圧を３Ｖ以下に抑えた場合、通信機器に用いる際に昇圧回路等が不要になり、回路のサイズを小さくすることができる。一方、チャネル層４３のＥｇは０．７７ｅＶ以上であるので、衝突イオン化が生じにくい。また、ΔＥｃが大きいことから、充分な濃度の２次元電子ガス４８が形成されるので、低いドレイン電圧でも充分なドレイン電流、増幅率、動作速度が実現できるため、低電圧動作が可能となる。その結果、デバイス内部の電界を低減でき、チャネル内で衝突イオン化が起こる頻度を従来のＨＦＥＴと同等以下に抑えることができ、ホールの発生を抑制できる。また、ΔＥｖが小さいのでチャネル層４３の内部でのホールの蓄積が抑えられ、本発明のヘテロ接合電界効果型トランジスタは高耐圧で信頼性の高いＨＦＥＴとして機能させることができる。
【００２４】
一方、ＧａＩｎＮＡｓＰ化合物半導体をチャネル層４３に用いることで、第２の従来例の課題も次のように解決される。ＩｎＰ基板４１上に格子整合するＧａＩｎＮＡｓおよびＧａＩｎＮＡｓＰ化合物は、ＩｎＰ基板４１上と示した直線１１（図２参照）上を変化する。すなわち、ＩｎＰに格子整合させるにはＩｎ０．５３Ｇａ０．４７ＡｓにＮ原子を添加するとともに、Ｉｎ原子濃度を増加させる必要がある。ＩｎＧａＡｓ化合物半導体中の電子に電界を印加した場合の速度（ドリフト速度＝電子速度）は、Ｉｎ濃度を大きくするにしたがって大きくなる。すなわち、第２の従来例のＧａＩｎＮＡｓ混晶ではＧａＡｓ基板上に成長しているために、Ｉｎ濃度が０から４５％であったが、本発明においてはＩｎＰ基板４１上に成長するため、５３％から１００％の高いＩｎ濃度を実現できる。その結果、ドリフト速度が増加し、デバイスの高速動作が可能となる。特にわれわれは、図２に示したように、ＩｎＰ基板４１上のＧａＩｎＮＡｓはＧａＡｓ基板上のＧａＩｎＮＡｓに比べて、窒素を添加した場合の格子定数の変化が大きいことを見出した。これは、直線１０の傾きより直線１１の傾きが大きいことからわかる。その結果、ＩｎＰ基板４１上のＧａＩｎＮＡｓおよびＧａＩｎＮＡｓＰ混晶は、ＧａＡｓ基板上のＧａＩｎＮＡｓ混晶より少ない窒素濃度でΔＥｃやΔＥｖの大きな変化を実現することができ、窒素を添加することにより生じやすくなる組成分離などの結晶品質の低下を抑制できることがわかった。
【００２５】
【発明の実施の形態】
ＨＦＥＴにおいて、ホールのチャネル層４３の内部への蓄積を防ぐためには、第１に衝突イオン化を抑えることと、第２に生成したホールをすみやかにチャネル層４３から排出する必要がある。
【００２６】
そこで、第１の実施の形態において、衝突イオン化によるホールの発生を抑制する方法を示す。ＨＦＥＴの速度を大きくするためには、ソース電極５０およびドレイン電極４９の間の電圧を上昇させて、電子に大きな電界をかけることで、ドリフト速度が大きくなり、動作速度が上昇する。また、ゲート長を短くしてゲート容量を小さくすることでも、ＣＲ時定数が低下して動作速度が上昇する。ただし、ゲート長を短くすると、ゲート下部の電界が大きくなるという問題があった。このように、ＨＦＥＴにかかる電界が大きくなると、電子が必要以上に加速されて、衝突し始め、ホールが生じてしまう。そこで、ドリフト速度の大きい混晶でチャネルを構成すると、ソース電極５０およびドレイン電極４９の間の電圧を上昇させなくても、またゲート長を短くしなくても必要な動作速度が実現されるために、ホールを生じない。今回は、チャネル層４３を構成し、ＩｎＰ基板４１に格子整合するＩｎＧａＡｓ混晶に窒素原子を添加することで、ドリフト速度を上昇し、衝突イオン化によるホールの発生を抑制できた。
【００２７】
次に、第２および第４の実施の形態において、チャネル層４３にＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）やＩｎ（１−ｗ）Ａｌ（ｗ）Ｎ（ｙ）Ａｓ（１−ｙ）を用いることにより、生成したホールをすみやかにチャネル層４３から基板側に掃き出す方法を示す。すなわち、チャネル層４３に窒素原子に加えてリン原子を添加することでΔＥｖを小さくするあるいは負の値にした。ここで、窒素原子を添加することでΔＥｃも大きくなっており、チャネルの電子速度が大きくなることから、印加電圧が減少しホールの生成が抑制された。
【００２８】
なお、本明細書においては、読みやすさの観点から、化合物の右下に小さな文字で記載する添え字をカッコ書きで普通の大きさの文字で記載することがある。一例を挙げれば、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）とＧａｘＩｎ１−ｘＮｙＡｓｚＰ１−ｙ−ｚとは全く同じ意味である。
【００２９】
さらに、第３の実施の形態において、チャネル層４３にＩｎＮ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）混晶を用いることで、荷電子帯のエネルギーが、バッファ層４２やスペーサ層４４の荷電子帯のエネルギーより小さくなり（ΔＥｖ＜０）、第２の実施の形態よりホールの排出を容易にしたＨＦＥＴを示した。チャネル層４３にＩｎＮ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）混晶を用いることで、Ｇａの添加が不要となり、組成の均一性が向上して電子速度が増加した。
【００３０】
さらに、第５の実施の形態において、衝突イオン化を防ぐためにチャネル層４３のＥｇを小さくしすぎないようにした。Ｅｇを小さくすると、電子の有効質量は軽くなり、ＨＦＥＴの最大の長所である高速動作性にはメリットがある。また、Ｅｇを小さくすることでΔＥｃが大きくなる場合には、電子の閉じこめが強くなり、高移動度の２次元電子ガス４８を発生させることができるようになる。しかしながら、チャネル層４３のＥｇが小さすぎると、電子のエネルギーがＥｇ以上になるときに生ずる衝突イオン化が発生する問題がある。そこで、チャネル層４３のＥｇを特定の値とするために、０．３５＜Ｅｇ＜０．９５ｅＶとした。
【００３１】
ここで、ＩｎＰ基板４１上ではチャネル層４３のＥｇをΔＥｇ（＝ΔＥｃ＋ΔＥｖ）減少させると、ΔＥｃとΔＥｖはΔＥｃ：ΔＥｖ＝３：７の関係で減少する。その結果、窒素を添加することにより、ΔＥｃが増加して、電子が移動度の低いＡｌＧａＡｓスペーサ層４４８４やキャリア供給層８５へ染み出しにくくなり、移動度が増大するのだが、ＧａＡｓ基板上（ΔＥｃ：ΔＥｖ＝７：３）に比べてΔＥｃの増加量が小さいために、より大きいＥｇの変化が要求される。
【００３２】
（第１の実施の形態）
まず、本発明の第１の実施の形態として、チャネル層４３の材料に窒素原子（Ｎ）を加えてヘテロ接合におけるバンド不連続量やチャネル層４３のＥｇを調節するＨＦＥＴを説明する。図１（ａ）は、本発明の第１の実施の形態に係るＨＦＥＴを示す断面図である。図中ではＧａＩｎＮＡｓＰチャネル層４３と表記されているが、本実施の形態では、Ｐ原子を添加しない条件を想定しているので、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）のうち、ｚ＝１−ｙとなる条件について、以下に説明する。同図に示すように、本実施の形態のＨＦＥＴは、Ｆｅドープの半絶縁性のＩｎＰ基板４１と、ＩｎＰ基板４１上に設けられたＩｎＰに格子整合するアンドープのＩｎ０．５２Ａｌ０．４８Ａｓからなる厚さ２００ｎｍのバッファ層４２と、アンドープのＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（１−ｙ）からなる厚さ１５ｎｍのチャネル層４３と、アンドープのＩｎ０．５２Ａｌ０．４８Ａｓからなる厚さ２ｎｍのスペーサ層４４と、面密度５×１０１２ｃｍ−２のＳｉを含む原子層ドーピング面からなるキャリア供給層４５と、アンドープのＩｎ０．５２Ａｌ０．４８Ａｓからなる厚さ１５ｎｍのバリア層４６と、ゲート電極５１と、１×１０１９ｃｍ−３のＳｉを含むｎ型Ｉｎ０．４７Ｇａ０．５３Ａｓからなるコンタクト層４７と、ＡｕＧｅ／Ｎｉよりなるソース電極５０とドレイン電極４９を備えており、オーミック電極となっている。また、バッファ層４２，チャネル層４３，スペーサ層４４，バリア層４６及びコンタクト層４７はあとで示すＧＳＭＢＥ法によりエピタキシャル成長した。各層はＩｎＰ基板４１に対して±２％以内の格子不整合とした。
【００３３】
ＨＦＥＴの製造方法を示す。ＩｎＰ基板４１上４１に、プラズマでクラッキングした窒素を導入したガスソースＭＢＥ法を用いてＩｎＡｌＡｓバッファ層４２、ＧａＩｎＡｌＮＡｓＰチャネル層４３、ＩｎＡｌＡｓからなるスペーサ層４４とキャリア供給層４５とバリア層４６、ＩｎＧａＡｓコンタクト層４７を順次成長した。
【００３４】
成長条件は、ＩｎＰ基板４１に１０５０℃でクラッキングした１００％ホスフィンを４ｃｃｍ供給しながら、基板温度を５３０℃まで昇温する５分間保持して基板表面をクリーニングした後、４５０℃に降温して、Ｉｎ原子を供給して薄いＩｎＰ層を成長する。次に、供給ガスをホスフィンから、１００％アルシン（３ｃｃｍ）に切り替えるとともに、８００℃と１１６０℃に加熱したＩｎ用およびＡｌ用セルからＩｎ原子とＡｌ原子を供給して、ＩｎＡｌＡｓを成長した。アルシンガス（ＡｓＨ３）からは砒素原子（Ａｓ）が生成される。成長速度は１時間に１μｍ程度とした。ＧａＩｎＮＡｓを成長する場合には、９３０℃に加熱したＧａ用セルからＧａを、窒素ガス（０．３〜５ｃｃｍ）をＲＦプラズマ（３００Ｗ）で分解することで、窒素原子を、砒素原子、Ｉｎ原子、Ａｌ原子と同時に供給した。ＧａおよびＩｎ原子の濃度を上げるにはセル温度を上昇し、Ａｓ、Ｎ、およびＰ原子の濃度を上げるには、ガスの流量を増加させた。
【００３５】
次に、ＩｎＰ基板４１まで塩素によるドライエッチングをして素子分離を行った。コンタクト層４７上にＥＢ蒸着法によりＡｎ−Ｇｅ／Ｎｉを蒸着してソース電極５０とドレイン電極４９を形成した。ＥＢ露光法により０．２μｍ幅のレジスト溝を形成したのち、硫酸：過酸化水素溶液でコンタクト層４７をエッチング除去して、バリア層４６を露出させる。レジスト全面にＴｉ／Ｐｔ／ＡｕをＥＢ蒸着により蒸着した後にリフトオフしてバリア層４６に０．２μｍ幅のゲート電極５１を形成してＨＦＥＴ構造を得た。
【００３６】
本実施の形態のＨＦＥＴの特徴は、チャネル層４３の組成にＮ原子を添加することにより、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（１−ｙ）とした点である。以下に、窒素原子を加えたことの効果について説明する。図１（ｂ）に本実施の形態に係るＨＦＥＴ（図１（ａ））のＶ−Ｖ線におけるエネルギーバンド図を示す。同図は、ゲート電極５１に電圧が印加された状態を示している。本実施の形態のＨＦＥＴは、共にＥｇの大きいＩｎ０．５２Ａｌ０．４８Ａｓからなるバッファ層４２とスペーサ層４４との間にＥｇの小さいＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（１−ｙ）からなるチャネル層４３が挟まれた構造をとっている。ＨＦＥＴの駆動時には、キャリアがチャネル層４３のうちスペーサ層４４との界面付近に蓄積し、二次元電子ガス４８を生じる。但し、窒素を入れてもΔＥｖが０．１ｅＶを越える大きい値になる。
【００３７】
本実施の形態のＨＦＥＴでは、従来のチャネル層４３に用いられていたＩｎ０．５３Ｇａ０．４７Ａｓに窒素を添加することにより、図２の直線１１に示したように、Ｅｇが減少する（減少量：ΔＥｇ）。ここで、ΔＥｃとΔＥｖの変化量はΔＥｃ＝ΔＥｇとなり、ΔＥｖがほとんど変化しないことが特徴である。Ｉｎ０．５Ｇａ０．  ５Ａｓに窒素を添加した場合のバンド構造の変化を図９に示す。今回、原子数をＩｎを４原子、Ｇａを４原子、Ａｓを８原子とすることにより、バンド構造をコンピュータシミュレーションにより計算して求めた。Ｉｎ０．５Ｇａ０．  ５Ａｓの場合を（ａ）に、Ｉｎ０．５Ｇａ０．  ５Ａｓに窒素を１２．５％添加した場合を（ｂ）に示す。
【００３８】
ここで、電子のドリフト速度は、Γ点とＬ点のエネルギー差（ΔＥΓ−Ｌ）に関連があると考えた。これは、Γ点の電子の移動速度よりＬ点の移動速度が小さいため、電子に電界をかけてドリフトさせた場合、電子のエネルギーが上昇してＬ点に達するとトータルの電子のドリフト速度が低下すると考えたためである。図９に矢印で示したように、Ｉｎ０．５Ｇａ０．  ５ＡｓではΔＥΓ−Ｌは０．５５ｅＶであるが、窒素を添加することにより０．７３ｅＶに増加することがわかった。この値から、ドリフト速度（電子速度）を計算した結果を図１０に示す。電界強度を増加するに従い最初は電子速度が増加するが、電界強度を０．３×１０６Ｖ／ｍ以上とすることにより電子がＬ点にも存在することになるようになり、電子速度は電界強度の増加にしたがって減少する。
【００３９】
図９中に、いろいろな材料の電子速度を示した。通常使用されるＧａＡｓにＩｎを添加したＩｎ０．５３Ｇａ０．４７Ａｓのほうが、ＧａＡｓやＩｎＰより大きな電子速度を有している。さらに、窒素を添加することにより、ΔＥΓ−Ｌが増大して電子速度のピークが増加して４．８×１０５ｍ／ｓが得られており、従来例のＩｎ０．５３Ｇａ０．４７Ａｓをチャネル層４３に用いたＨＦＥＴより動作速度が３０％程度増加することがわかった。
【００４０】
さらに、図２に示したように窒素原子濃度を増加することによりＥｇが減少するが、このＥｇの減少はほとんど伝導帯側で生じているために、ΔＥｃが増加して、電子がスペーサ層４４側に漏れ出すことがなくなり、ドリフト速度の増加以上に２次元電子ガス４８の速度が増加して、デバイス速度が増加することがわかった。
【００４１】
以上の結果より、窒素原子を７％添加することにより、電子のドリフト速度が３０％程度増加するとともに、図２に示したようにＥｇが０．５ｅＶ低下し、この変化がほとんど伝導帯で生じることから、ΔＥｃが０．５ｅＶ増加する。その結果、Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層４４とのΔＥｃは０．２４ｅＶから０．７４ｅＶに増加するので、チャネル層４３に印加する電圧は５０％程度でよくなった。その結果、ミリ波通信に必要となる２５０ＧＨｚ程度の動作速度において、１Ｖ以下でＨＦＥＴの駆動が可能となり、Ｅｇが小さくなることによる衝突イオン化の増加分をほぼ完全に打ち消して、安定した動作が実現されることがわかった。
【００４２】
窒素原子の添加量は、添加の効果のある１％以上であれば、７％添加するまでは添加量に応じて動作速度が向上した。ＩｎＰ基板４１に格子整合する条件では最も窒素を高い濃度で添加できたＩｎＡｓ０．９３Ｎ０．０７混晶において、最高の動作速度が実現された。ＩｎＰ基板４１に格子整合するＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（１−ｙ）の条件はｘ＝０．４７（１−ｙ／０．０７）であった。さらに、ＩｎＰ基板４１上に表面状態の劣化や転移やクラックの発生のないＧａＩｎＮＡｓ混晶を成長するには、格子整合条件以外にも±２％以下の格子不整合状態であればよいことがわかった。
【００４３】
（第２の実施の形態）
次に、本発明の第２の実施の形態として、チャネル層４３の材料に窒素原子（Ｎ）を加えてリン原子（Ｐ）を添加することにより、ヘテロ接合におけるバンド不連続量やチャネル層４３のＥｇを調節するＨＦＥＴを示す。第１の実施の形態では、ｚ＝１−ｙとしたために、Ｐを添加していない構造について説明した。本実施の形態では、チャネル層４３に窒素原子を添加して、ΔＥｃを大きくして動作速度を向上するとともに、リン原子を添加することで、ΔＥｖを小さくして、チャネル層４３に生成したホールをすみやかにチャネル層４３から基板側に掃き出す方法を示す。
【００４４】
本発明の第２の実施の形態に係るＨＦＥＴの構造は第１の実施の形態において示した図１（ａ）において、リン原子を添加したＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）でチャネル層４３が構成されていることが異なる。成長条件は実施の形態１と同様である。ただし、ＧａＩｎＡｓＮＰを成長する場合には、成長温度を４４０℃とし、８８０℃に加熱したＧａ用セルからＧａを、窒素ガス（０．５〜５ｃｃｍ）をＲＦプラズマ（２００Ｗ）で分解することで窒素原子を、ＰＨ３は３．７５ｃｃｍを、ＡｓＨ３は０．７ｃｃｍを、Ｉｎ原子（８００℃）と同時に供給した。
【００４５】
成長条件は、ＩｎＰ基板４１に１０５０℃でクラッキングした１００％ホスフィンを４ｃｃｍ供給しながら、基板温度を５３０℃まで昇温する５分間保持して基板表面をクリーニングした後、４５０℃に降温して、Ｉｎ原子を供給して薄いＩｎＰ層を成長する。次に、供給ガスをホスフィンから、１００％アルシン（３ｃｃｍ）に切り替えるとともに、８００℃と１１６０℃に加熱したＩｎ用およびＡｌ用セルからＩｎ原子とＡｌ原子を供給して、ＩｎＡｌＡｓを成長した。ホスフィンガス（ＰＨ３）からはリン原子（Ｐ）が生成され、アルシンガス（ＡｓＨ３）からは砒素原子（Ａｓ）が生成される。成長速度は１時間に１μｍ程度とした。ＧａＩｎＡｓＮＰを成長する場合には、９３０℃に加熱したＧａ用セルからＧａを、窒素ガス（０．３〜５ｃｃｍ）をＲＦプラズマ（３００Ｗ）で分解することで、窒素原子を、リン原子、砒素原子、Ｉｎ原子、Ａｌ原子と同時に供給した。ＧａおよびＩｎ原子の濃度を上げるにはセル温度を上昇し、Ａｓ、Ｎ、およびＰ原子の濃度を上げるには、ガスの流量を増加させた。
【００４６】
本実施の形態のＨＦＥＴの特徴は、チャネル層４３の組成にＰ原子とＮ原子を同時に添加することにより、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）として、ΔＥｖ＝０の条件を明らかにして、ＨＦＥＴを実現した点である。以下に、窒素原子を加えたことの効果について説明する。図１（ｃ）に本実施の形態に係るＨＦＥＴのＶ−Ｖ線におけるエネルギーバンド図を示す。同図は、ゲート電極５１に電圧が印加された状態を示している。図１（ｂ）に示したような、チャネル層４３がＩｎＧａＡｓやＧａＩｎＮＡｓで構成されたバンド構造５１に対して、本実施の形態のＨＦＥＴのバンド構造図１（ｃ）は、リン原子を含むＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）からなるチャネル層４３が挟まれた構造をとっている。
【００４７】
ＨＦＥＴの駆動時には、キャリアがチャネル層４３のうちスペーサ層４４との界面付近に蓄積し、二次元電子ガス４８を生じるが、本実施の形態のＨＦＥＴではヘテロ接合におけるΔＥｖが小さくなり、その分ΔＥｃが大きくなっているので、チャネル層４３の内部へのホールの蓄積が抑制される。これにより、ゲートリーク電流が抑えられ、安定した高速動作が実現できる。加えて、本実施の形態のＨＦＥＴは、窒素原子を含んでいるために、第１の実施の形態に示したように、チャネル層４３を構成する混晶のドリフト速度自体も大きいために、第１の実施の形態よりもΔＥｃが０．２５ｅＶ増加するので、さらに、高速動作が可能となった。
【００４８】
次に、チャネル層４３に導入するリン原子および窒素原子によりΔＥｃを調整する方法について図３を用いて説明する。従来例では窒素を添加していないために、ΔＥｖが０となるＨＦＥＴのチャネル層４３はＧａ０．２７Ｉｎ０．７３Ａｓ０．６Ｐ０．４１５でありＥｇは１ｅＶとなるので、Ｉｎ０．５３Ｇａ０．４７Ａｓの０．７４ｅＶより大きくなってしまう。ＩｎＰに格子整合をとる条件下ではＩｎ０．５２Ａｌ０．４８Ａｓからなるバッファ層４２及びスペーサ層４４との界面のΔＥｃも、Ｉｎ０．５３Ｇａ０．４７Ａｓより０．２ｅＶ程度小さくなってしまう。
【００４９】
ΔＥｖが０となる理由を簡単に説明すると次のようになる。図３のＡｌＡｓとＩｎＡｓを結ぶ点線で荷電子帯のバンド端のエネルギーＥｖを示したように、ＩｎＰ基板４１に格子整合するＩｎＡｌＡｓ混晶のバンド端のエネルギーＥｖ１４は太い実践で下部に描いたＧａＰ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓよりなる混晶ＩｎＧａＡｓＰのエネルギー状態の中に位置する。したがって、ＩｎＡｌＡｓのバンド端のエネルギーＥｖと一致する組成のＩｎＧａＡｓＰ混晶を選択すればよい。この場合の組成が、Ｇａ０．２７Ｉｎ０．７３Ａｓ０．６Ｐ０．４１５となるわけである。このＧａ０．２７Ｉｎ０．７３Ａｓ０．６Ｐ０．４に窒素原子を添加した場合の伝導帯のバンド端のエネルギーＥｃ（上部）とＥｖ（下部）の関係を斜線の領域１８に示している。
【００５０】
ここで、窒素を添加することにより全体の格子定数が減少するために、窒素を添加しないときには大きな格子定数の混晶がＩｎＰ基板４１上に成長できることになる。したがって、斜線の領域１８は、ＩｎＰ基板４１よりも大きな格子定数の領域をカバーしている。ここで、窒素原子を添加してもＥｖは変化しないため−０．７ｅＶで一定となるが、Ｅｃは０．３から−０．２３ｅＶに減少する。ここで、ＩｎＰ基板４１に格子整合するＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）混晶の組成はｙ＝０．０５−０．２ｘ、ｚ＝０．６５−０．１３ｘの関係を満たすことを見出した。Ｉｎ０．５２Ａｌ０．４８ＡｓがΔＥｖ＝０ｅＶとなるのは、図３の斜線で囲まれた領域１８である０≦ｘ＜０．２７の範囲であった。その結果、窒素原子を添加するに従い、混晶のＥｇは１ｅＶから０．５ｅＶに低下することがわかった。ここで、Ｉｎ０．５３Ｇａ０．４７Ａｓと同じＥｇとなる組成であるＧａ０．１５Ｉｎ０．８５Ｎ０．０２Ａｓ０．６３Ｐ０．３５混晶１７をもちいて、ＨＦＥＴを作製した。
【００５１】
その結果、スペーサ層４４とのＩｎ０．５３Ｇａ０．４７Ａｓ（ΔＥｃ＝０．５ｅＶ）に対してΔＥｃが０．２ｅＶ増加して０．７４ｅＶとなるとともにΔＥｖが０となり、ＨＦＥＴの動作速度が第１の実施の形態の場合に比べて２０％増加して、０．２μｍのゲート長においても３００ＧＨｚ程度となることがわかった。また、ΔＥｖが０ｅＶとなったことにより、チャネル層４３の内部で衝突イオン化によって生じるホールは、速やかにバッファ層４２方向へと掃き出され、安定したＨＦＥＴの動作が得られることがわかった。
【００５２】
（第３の実施の形態）
次に、チャネル層４３のＥｖが、バッファ層４２やスペーサ層４４のＥｖより小さくなり、第２の実施の形態よりホールの掃き出しを容易にしたＨＦＥＴを示す。素子構造は図１と同等である。図４にチャネル層４３の組成の関係を示す。ここでは、チャネル層４３にＩｎＮ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）を用いている。この混晶の格子定数がＩｎＰに格子整合させるために、ｙ＝０．０７５ｚの関係を満足する組成とした。その結果、チャネル層４３の組成は、０＜ｚ≦０．９３の範囲で変化した。Ｉｎ０．５３Ｇａ０．４７Ａｓと同じＥｇとなる組成は、ＩｎＮ０．０３Ａｓ０．４１Ｐ０．５６混晶２０であることがわかった。Ｉｎ０．５２Ａｌ０．４８ＡｓとのΔＥｖは−０．１ｅＶ程度であることも確認された。
【００５３】
この、Ｇａ原子を含まない混晶系ＩｎＮ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）を用いることにより、原子の種類の違い（共有結合性が異なる）や、組成の微小揺らぎ（元素数が増加するにしたがって増加する）が抑制される結果、より均一な組成状態や内部エネルギー状態が実現でき、格子散乱やポテンシャル散乱を受けにくくなって、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）より高い電子の移動度が実現されることがわかった。また、結晶成長を行ううえでも、３族原子の種類が１種類と少なくなり、組成制御が容易になった。
【００５４】
ΔＥｃも、第２の実施の形態で示したＧａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）より０．１ｅＶ大きくなり０．８４ｅＶとなった。その結果、ＨＦＥＴの動作速度も、１０％程度向上し、０．２μｍのゲート長においても３５０ＧＨｚ程度となることがわかった。
【００５５】
ところで、良好なホールの掃き出しを実現するために必要なチャネル層４３のΔＥｖの範囲を求めた結果、±０．１ｅＶ以内である必要があることがわかった。この関係を図５に示す。ＩｎＰ基板４１に格子整合する条件としている。第２の実施の形態で示したのがΔＥｖ＝０ｅＶとなるＧａ０．１５Ｉｎ０．８５Ｎ０．０２Ａｓ０．６３Ｐ０．３５混晶１７であり、第３の実施の形態で示したのがΔＥｖ＝−０．１ｅＶとなるＩｎＮ０．０３Ａｓ０．４１Ｐ０．５６混晶２０である。
【００５６】
図５に示したように、ΔＥｖ＝０．１ｅＶとなるのはＧａ０．３Ｉｎ０．７Ｎ０．０１Ａｓ０．８６Ｐ０．１４混晶２３であることがわかった。この場合は、チャネル層４３への窒素濃度が１％と少なくてすむ。窒素原子は砒素原子やリン原子に比べて原子半径が小さく、格子定数が小さいために、砒素やリンに比べて混晶中に溶け込みにくいという問題がある。したがって、窒素原子の濃度が低いほど、均一な組成の混晶が実現でき、組成の不均一性に起因する電子の移動度の低下が抑制された。また、同じ窒素流量およびＲＦパワーで窒素濃度を高くする場合には、成長温度を低下する必要があった。窒素を２％添加するには、４５０℃で成長を行ったが、窒素濃度を３％にする場合には４２０℃まで成長温度を低下する必要があった。
【００５７】
一方で、窒素濃度が１％の時には、ＩｎＰやＩｎ０．５３Ｇａ０．４７Ａｓの移動度が最大になる最適成長温度である４７０℃で成長可能であった。成長温度を低下するに従い、不純物の混入により結晶の純度が低下して不純物散乱が増加して移動度が低下する傾向にある。
【００５８】
従って、窒素流量やＰＦパワーに限界がある場合には、本実施の形態の場合以上に成長温度を低下させる必要があるために、結晶自体の電子の移動度が低下するという問題がある。従って、このように、窒素濃度を下げることにより、ΔＥΓ−Ｌは小さくなるので、電子濃度のピーク値は低下するが、混晶の均一性や純度が高まるために、電界が２×１０５Ｖ／ｍ程度と低い場合には電子移動度が高くなる。
【００５９】
１００ＧＨｚ程度の周波数が必要な用途においては、このＧａ０．３Ｉｎ０．７Ｎ０．０１Ａｓ０．８６Ｐ０．１４混晶を用いたＨＦＥＴのほうがホールの蓄積が無いため安定で、かつ２０％程度高い利得を示すことがわかった。
【００６０】
ところで、チャネル層４３の内部からホールを掃き出す方法について簡単に説明する。バッファ層４２とチャネル層４３のΔＥｖが０ｅＶのときには動作中にホールが蓄積することはないが、チャネル層４３のＥｖがバッファ層４２のＥｖよりも高い場合には、ホールの除去が必要になることがある。
【００６１】
その場合には、例えばＩｎＰ基板４１の裏面上に基板電極６１を設け、動作を止めた後にゲート電圧を印加した状態で基板電極６１に負電圧を印加すれば、ホールは印加した電圧に伴った電界に引っ張られ、チャネル層４３とバッファ層４２との間にあるΔＥｖを乗り越えて、容易にホールを除去することができる。なお、チャネル層４３のがバッファ層４２よりも低い場合には、特に基板電極に電圧を印加しなくてもスペーサ層４４内のチャネル層４３との界面付近にホールが蓄積しにくくなっている。これは、ゲート電極５１に電圧が印加されているため、価電子帯のバンドが図１に示すバンドと同様に右上がりとなり、ホールがＩｎＰ基板４１方向に抜けやすくなっているからである。
【００６２】
ところで、携帯電話の場合、駆動電圧は最大で５Ｖ程度であるので、本実施の形態のＨＦＥＴをこれらの通信機器に利用するとともに昇圧回路を省くためには、ホール除去のために印加する電圧は、駆動電圧は３Ｖ以下であることが要求される。そのため、バッファ層４２とチャネル層４３のΔＥｖは少なくとも０．１ｅＶ以下にする必要があった。
【００６３】
第１から第３の実施の形態に示したＨＦＥＴの構造および製造方法に関する実施の形態では、ＩｎＰ基板４１と格子整合する組成を示したが、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）混晶は、±２％の範囲であればＩｎＰ基板４１上に１００ｎｍ程度の厚みで欠陥の発生無く成長が可能であることがわかった。図５に一点鎖線で格子定数が一定となる組成の関係を示している。一点鎖線の間隔が格子定数がほぼ１％異なる条件を示している。今回検討を行った結果、太い実線６０（図５を参照。但し、図５の極太線のことではない）で示した範囲で格子定数が±２％の範囲となり、かつΔＥｖは±０．１ｅＶ以内となり、窒素の濃度も良好な結晶性が得られ、４．５×１０６Ｖ／ｍの電子速度のピーク値が得られる１％から３％の範囲となることがわかった。太い実線６０で示した範囲は、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）において、０．０１≦ｙ≦０．０３、０．４１≦ｚ≦０．８６、０≦ｘ≦０．５６−１４（ｙ−０．０１）、ｚ＝０．８６−２２．５（ｙ−０．０１）である。
（第４の実施の形態）
次に、チャネル層４３にリンを使用しないＩｎ（１−ｗ）Ａｌ（ｗ）Ｎ（ｙ）Ａｓ（１−ｙ）混晶を用いたＨＦＥＴの実施の形態を図６に示す。素子構造は図１と同等である。ΔＥｖは０．０７ｅＶ程度と、０．１ｅＶ以下であるために、ホールの掃き出しが容易になっている。また、ΔＥｃはＩｎ０．５３Ｇａ０．４７Ａｓに比べて０．１４ｅＶ大きくなっており、電子の閉じ込めが強く、高速動作が実現されることがわかった。チャネル層４３に用いるＩｎ（１−ｗ）Ａｌ（ｗ）Ｎ（ｙ）Ａｓ（１−ｙ）混晶の格子定数がＩｎＰに格子整合させるために、ｙ＝０．０７−０．１５ｗの関係を満足する組成とした。その結果、チャネル層４３の組成は、０≦ｗ＜０．５２の範囲で変化した。Ｉｎ０．５３Ｇａ０．４７Ａｓと同じＥｇとなる組成は、Ｉｎ０．７８Ａｌ０．２２Ｎ０．０４Ａｓ０３６１混晶２４であることがわかった。ＩｎＮ０．０７Ａｓ０．９３とすることで、ＩｎＰ基板４１に格子整合し、ＥｇがＩｎＡｓと同等の混晶を実現することができた。
【００６４】
この、Ｉｎ（１−ｗ）Ａｌ（ｗ）Ｎ（ｙ）Ａｓ（１−ｙ）混晶はリンを使用していない。リンを使用する場合には、固体のリンの蒸気圧が高いために通常の固体ソース用のセルからの供給を行う成長は困難であるために、第１の実施の形態で示したようなＧＳＭＢＥ法で成長を行っている。この場合、リンや砒素の原料であるＰＨ３やＡｓＨ３の毒性が高く、成長設備のコストが高いとともに、管理コストも高くなっている。
【００６５】
従って、リンを使用しない場合には、通常の個体ソースから砒素を供給することが可能となり、ガスソースを用いない通常のＭＢＥ装置での成長が可能であった。窒素を導入する必要があったので、成長温度は４８０℃程度とした。ＩｎＰ基板４１にＭＯＣＶＤ法あるいはＧＳＭＢＥ法でＩｎ０．５２Ａｌ０．４８Ａｓを成長したエピ基板を用いて成長を行った。Ａｓ２を照射しながら基板温度を５３０℃まで昇温し、５分間保持して基板表面をクリーニングした後、４８０℃に降温して、８００℃と１１６０℃に加熱したＩｎ用およびＡｌ用セルからＩｎ原子とＡｌ原子を供給して、Ｉｎ０．５２Ａｌ０．４８Ａｓを成長した。成長速度は１時間に１μｍ程度とした。
【００６６】
Ｉｎ０．５２Ａｌ０．４８Ａｓを成長する場合には、１１２０℃に加熱したＡｌ用セルからＡｌを供給するとともに、窒素ガス（０．３〜５ｃｃｍ）をＲＦプラズマ（３００Ｗ）で分解することで、窒素原子を、砒素原子、Ｉｎ原子、Ａｌ原子と同時に供給した。Ａｌ原子の濃度を上げるには温度の高いセルを用い、Ｎ原子の濃度を上げるには、窒素ガスの流量を増加させた。窒素ガスの流量を高くした場合には、プラズマを安定にするために、プラズマの出力を４００Ｗまで増加させた。
【００６７】
この、Ｇａ原子を含まない混晶系Ｉｎ（１−ｗ）Ａｌ（ｗ）Ｎ（ｙ）Ａｓ（１−ｙ）を用いることにより、元素数が少なくてもΔＥｖをほぼ０ｅＶとすることが可能となり、原子の種類の違い（共有結合性が異なる）や、組成の微小揺らぎ（元素数が増加するにしたがって増加する）が抑制される結果、第３の実施の形態と同様に均一な組成状態や内部エネルギー状態が実現でき、格子散乱やポテンシャル散乱を受けにくくなって、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）より高い電子の移動度が実現された。また、結晶成長を行ううえでも、通常の固体ソースのＭＢＥで成長できることから、組成制御が容易になるとともに、安全性が高まり、運用コストが低下した。ΔＥｃも、Ｇａ（ｘ）Ｉｎ（１−ｘ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）と同程度である０．６８ｅＶとなり、ＨＦＥＴの動作速度は０．２μｍのゲート長においても３００ＧＨｚ程度となることがわかった。
【００６８】
なお、格子定数はＩｎＰ基板４１に整合する条件だけでなく、格子不整合が±２％以内であれば結晶欠陥の発生しないＩｎ（１−ｗ）Ａｌ（ｗ）Ｎ（ｙ）Ａｓ（１−ｙ）が得られた。格子不整合は、圧縮歪を導入するほうが、電子の移動度が増大し、高速動作に適したＨＦＥＴが実現できることがわかった。
（第５の実施の形態）
第１から第４の実施の形態においては、チャネル層４３のＥｇはＩｎ０．５３Ｇａ０．４７Ａｓと同じ値である０．７７ｅＶとなるような構造としてきたが、チャネル層４３のＥｇは、導入するリン原子と窒素原子の濃度を調節することにより、従来と同じ０．７７ｅＶ以上とすることができる。Ｅｇを増加することにより、衝突イオン化によるホールの発生を抑えた低雑音のＨＦＥＴが実現できる。本実施の形態のＨＦＥＴは、電子の移動度を増加させるだけでなく、チャネル層４３のＥｇを大きくすることにより衝突イオン化を抑制してホールの生成を抑制することを目的としている。本実施の形態においても、ΔＥｃを０．５５ｅＶ以上とするとともにΔＥｖを約０ｅＶとすることができる。従って、Ｉｎ濃度を低下してＥｇを大きくしても、ΔＥｃが大きくなるため、電子のチャネル層４３への閉じこめがさらに良好となり、二次元電子ガス４８の移動度をさらに向上することがわかった。
【００６９】
このように、チャネル層４３のＩｎＰ基板４１に±２％の範囲で格子整合するＩｎＧａＡｓにリン原子と窒素原子を加えることにより、ΔＥｃが同じ値であっても、第１から第３の実施の形態のＨＦＥＴに比べＥｇを大きくすることが可能となり、衝突イオン化を抑制したＨＦＥＴを実現した。ここで、衝突イオン化を防ぐために０．７７＜Ｅｇ＜１ｅＶ、０．５５＜ΔＥｃ＜１．１ｅＶ、−０．１＜ΔＥｖ＜０．１ｅＶとする必要があることがわかった。
【００７０】
このように、チャネル層４３の内部のＰ濃度を調節することで、衝突イオン化の頻度を下げてホールの生成を抑えることができ、仮にホールが生成したときにもホールがチャネル層４３から容易に除去することが可能になる。つまり、本実施の形態のＨＦＥＴは高周波特性に優れ、移動度が大きく、性能が安定しているＨＦＥＴを実現できるので、特に通信機器に用いられる。もちろん、従来のＨＦＥＴよりも耐圧が大きく、且つ特性が安定しているので、本実施の形態のＨＦＥＴは、通信機器以外の半導体装置としても用いることができる。
【００７１】
以上に説明したように、本実施の形態のＨＦＥＴにおいては、ＩｎＧａＡｓＰＮやＩｎＡｌＮＡｓをチャネル層４３とすることによって第１の実施の形態に比べチャネル層４３の性質を最適化するための自由度がさらに増す。すなわち、チャネル層４３にＰとＮとを導入することで、二次元電子ガスのキャリア濃度が増加するとともに移動度が向上し、電離衝突によるイオン化が生じにくく、且つチャネル層４３の内部で生じたホールを逃がしやすい構造にすることができる。その結果、高い移動度と耐圧性を有し、動作の安定性に優れたＨＦＥＴが実現できることがわかった。
【００７２】
なお、本実施の形態においては、チャネル層４３の組成をＩｎＧａＡｓＰＮやＩｎＡｌＮＡｓとしたが、例えばＳｂを加えてＩｎＰＳｂＮやＩｎＧａＡｓＳｂＮとしても以上の本実施の形態と同様の効果が得られる。また、第１の実施の形態と同様に、バッファ層４２及びスペーサ層４４の材料は、チャネル層４３の材料よりもＥｇが大きいものであれば同じ効果が得られる。このとき、バッファ層４２及びスペーサ層４４の材料は互いに異なる材料であってもよい。また、スペーサ層４４，キャリア供給層４５及びバリア層４６の代わりにチャネル層４３の上にδドープの積層構造を設けてもよい。
【００７３】
なお、本実施の形態のＨＦＥＴにおいては、バッファ層４２及びスペーサ層４４の材料が共にアンドープのＩｎＡｌＡｓで、チャネル層４３の材料はＩｎＧａＡｓＰＮであったが、これに限らず、バッファ層４２及びスペーサ層４４の材料はチャネル層４３の材料よりもＥｇが大きいものであればよい。特に、チャネル層４３の材料としては、ＩｎＰ基板４１と格子間隔が大きく異ならないＩｎを含むＩＩＩ−Ｖ族半導体であってもよい。これらの素材の組成比を最適化することで、キャリア電子の閉じこめが可能で衝突イオン化が起こりにくく、且つホールがチャネル層４３に蓄積しにくくすることができる。
【００７４】
なお、本実施の形態のＨＦＥＴのチャネル層４３の組成は一定であったが、例えばリン原子の濃度を段階的に変えてもよい。この際には、スペーサ層４４とチャネル層４３との界面において、チャネル層４３の内部にキャリア電子を閉じこめるためのΔＥｃが確保され、且つチャネル層４３とバッファ層４２及びスペーサ層４４との界面における両層のΔＥｖが±０．１ｅＶ以内であればよい。
【００７５】
なお、本実施の形態のＨＦＥＴにおいては、バッファ層４２とチャネル層４３との界面において、バッファ層４２のＥｃがチャネル層４３のＥｃより高くなっていたが、逆に、チャネル層４３のＥｃの方を高くしてもよい。なお、本実施の形態のＨＦＥＴにおいて、バッファ層４２を設けず、ＩｎＰ基板４１上に直接チャネル層４３が設けられた構造をとることもできる。この場合にはΔＥｖは０にはならないが、チャネル層４３のリン原子濃度を調節してΔＥｖを０．１８ｅＶ以下にすることは可能である。
【００７６】
さらに、キャリア供給層４５の代わりに、厚さ２ｎｍ程度のアンドープＩｎＡｌＡｓ層６４と高濃度でＳｉなどのｎ型不純物を含む厚さ２ｎｍ程度のｎ型ＩｎＡｌＡｓ層６５とを交互に繰り返し積層することにより形成されたＩｎＡｌＡｓ積層部６７としてもよい。
（第６の実施の形態）
本発明の第６の実施の形態として、第１から第５の実施の形態に示したＨＦＥＴを用いた情報通信システムを図１１に示す。情報通信システムは、基幹光ファイバーラインから分岐する多数の光ファイバーラインの先端にそれぞれ基地局が設けられている。また、各基地局から家庭やオフィスにミリ波による通信を行なうための無線通信網が形成されている。そして、家庭やオフィスの無線端末では、ミリ波を用いて、基地局から家庭やオフィスの機器に対する各種メディアの供給や、インターネット通信や、移動局間の通信などをすることが可能になっている。
【００７７】
基地局と各家庭やオフィス内の無線端末との間における通信システムの構成は図１２のようになる。本実施形態の通信システムは、光ファイバー網を介して互いに接続される多数の無線基地局と、各無線基地局を介して互いに通信を行なうための無線端末とを備えている。各無線基地局は、電波の受信，送信を行なうためのアンテナ装置と、アンテナ装置で受信した電波信号を増幅するなどの機能を有する受信増幅部と、アンテナ装置に増幅した高周波信号を送り込むための送信増幅部と、受信増幅部や送信増幅部に接続される無線送受信部と、各デバイスの動作を制御するための制御部と、無線基地局と光ファイバー網との間の信号を接続するための有線接続部とを備えている。また、無線端末は、電波の受信，送信を行なうためのアンテナ装置と、アンテナ装置で受信した電波信号を増幅するなどの機能を有する受信増幅部と、アンテナ装置に増幅した高周波信号を送り込むための送信増幅部と、各デバイスの動作を制御するための制御部とを備えている。
【００７８】
さらに、無線基地局の内部構成を図１３により詳しく説明する。アンテナ部は、アンテナ本体と、アンテナ本体の送受信を切り換えるためのアンテナスイッチとによって構成されている。また、受信増幅部は、フィルタと、低雑音アンプとを直列に２段ずつ配置して構成されている。無線送受信部には局所増幅器と高周波発信器との出力を混合して高周波信号を生成するためのミクサが配置されている。送信増幅部には、ドライバアンプと、フィルタと、ミドルアンプと、メインアンプとが配置されている。有線接続部は、音声信号を処理するためのベースバンド信号処理部と、インターフェース部と、光ファイバー網に接続される交換制御部とによって構成されている。なお、光信号と電気信号との間で変換を行う信号変換装置がインターフェース部に設けられている。
【００７９】
ここで、送信増幅部に配置されているメインアンプは図１４のようになっている。メインアンプは、ゲートに入力信号Ｐｉｎを受けて、ドレインから出力信号Ｐｏｕｔ  を出力するＨＦＥＴを配置して構成されている。このＨＦＥＴとして、第１〜第５の実施の形態のＨＦＥＴが用いられる。これらのＨＦＥＴのゲートには抵抗Ｒｇを介してゲートバイアスＶｇが印加され、ＨＦＥＴのドレインにはチョークインダクタを介して電源電圧Ｖｄが印加されており、ＨＦＥＴのソースは接地されている。
【００８０】
また、入力側回路には、ＨＦＥＴに入力側回路を介して入力信号Ｐｉｎを供給するための入力端子Ｔｉｎと、信号源抵抗ＲＳ  を介して入力端子Ｔｉｎに電力を供給するための信号源と、入力側インピーダンス整合回路を構成するキャパシタＣ１，Ｃｉｎ及びマイクロストリップ線路とが設けられている。
【００８１】
出力側回路には、外部に出力側回路を介して出力信号を送るための出力端子Ｔｏｕｔ  と、出力側インピーダンス整合回路を構成するキャパシタＣ２，Ｃｏｕｔ及びマイクロストリップ線路と、出力端子Ｔｏｕｔ  と接地との間に介在する負荷抵抗ＲＬ  とが設けられている。
【００８２】
なお、ＨＦＥＴの代わりにバイポーラトランジスタを設けた場合には、バイポーラトランジスタのエミッタと接地との間には、ダイオードが配置してもよい。
【００８３】
移動体通信に用いられるパワーアンプには高効率、低ひずみといった特性が要求される。一般に高周波用パワーデバイスでは効率とひずみはトレードオフの関係にある。パワーアンプでは低ひずみを確保したうえでいかに効率を上げるかが重要となる。入力側インピーダンス整合回路では入力端子ＰｉｎからＨＦＥＴ側を見た反射係数ができるだけ小さくなるように、並列接続されたキャパシタＣｉｎの容量値と、マイクロストリップ線路の長さＬｉｎの長さとが調整されている。
【００８４】
ここで、キャパシタは電流阻止用のコンデンサであり、高周波領域では十分に低いインピーダンスとなっている。ゲートバイアス供給用の抵抗Ｒｇは、高周波電力の漏れがないようゲート入力インピーダンスに比べて高い値に設定されている。ドレインバイアス供給用のチョークインダクタＬのインダクタンスや、キャパシタの容量値，抵抗Ｒｇの抵抗値は高周波領域のインピーダンスには影響を与えない。
【００８５】
本実施の形態の通信システムにおいては、優れた高周波特性を安定して示す第１〜第５の実施の形態で示したＨＦＥＴをメインアンプ等の通信機器に有しているので、従来のＨＦＥＴを用いた場合に比べて動作速度が早く、ホールの蓄積による動作の不安定性が緩和されている。
【００８６】
次に、基地局，携帯情報端末，通信カードなどの送受信モジュール、通信システム用機器に配置されるトランジスタ，ダイオードなどの能動素子と、キャパシタ，インダクタなどの受動素子とを集積してなる半導体集積回路装置の例について図１５を用いて説明する。ここでは、半導体集積回路装置（ＭＭＩＣ）の構成を有するものについて説明するが、モジュール化されたものに限定されることはない。
【００８７】
本発明の実施の形態におけるＩｎＰ基板４１上にショットキーダイオード４２０，ＭＥＳＦＥＴ４３０，ＨＦＥＴ４４０，キャパシタ４５０及びインダクタ４６０を集積したＭＭＩＣについて説明する。半絶縁性のＩｎＰ基板４１０に、アンドープで厚み約２００ｎｍの第１の活性領域であるＩｎＡｌＡｓ層４１５と、厚み約７０ｎｍの第２の活性領域である多重δドープＩｎＧａＡｓ層４１２と、アンドープで厚み約１０ｎｍのＩｎＡｌＡｓ層４１６と、アンドープで厚み約１５ｎｍのＩｎＧａＡｓ層４１７と、ＩｎＧａＡｓ層内に埋め込まれた厚みが１〜１０ｎｍの埋め込みチャネル層４３と、厚みが約６５ｎｍの多重δドープＩｎＡｌＡｓ層４１３と、エッチング阻止層である厚み約５ｎｍのＩｎＰ層４１８とが設けられている。ここで、多重δドープＩｎＧａＡｓ層は、高濃度（例えば１×１０２０ａｔｏｍｓ  ・ｃｍ−３）のＳｉ（シリコン）を含む厚みが約１ｎｍのＩｎＧａＡｓ単結晶からなるｎ型ドープ層の５層と、ＩｎＧａＡｓ単結晶からなる厚み約１０ｎｍのアンドープ層の６層とを積層して構成されている。
【００８８】
一方、多重δドープＩｎＡｌＡｓ層は、高濃度（例えば１×１０２０ｃｍ−３）のＳｉを含む厚みが約１ｎｍのｎ型ドープ層の５層と、アンドープのＩｎＡｌＡｓ単結晶からなる厚み約５ｎｍのアンドープ層の６層とを積層して構成されている。そして、ｎ型ドープ層は、量子効果によるアンドープ層へのキャリアの浸みだしが可能な程度に薄く形成されている。また、ＩｎＰ基板４１上のうち多重δドープＩｎＧａＡｓ層が露出している部分の上には、ショットキーダイオードと、ＭＥＳＦＥＴとが設けられ、ＩｎＰ基板４１のうち多重δドープＩｎＡｌＡｓ層が最上部に存在する部分の上には、ＨＦＥＴと、キャパシタと、インダクタとが１つのＩｎＰ基板４１上に設けられている。
【００８９】
ここで示す例では、メインアンプを構成するＨＦＥＴのチャネル層４３となるＩｎＧａＡｓ層に第１の実施の形態で説明したチャネル内挿入層が埋め込まれているため、ｎ型ドープ層から供給されたキャリアがＩｎＧａＡｓ層のうち多重δドープＩｎＡｌＡｓ層とチャネル内挿入層との間の領域に良好に閉じこめられることになる。その上、衝突イオン化の発生が抑制されるとともにキャリアが上位の量子準位に遷移しにくくなっているので、本実施の形態で示すメインアンプ等の通信機器は優れた高周波特性を安定して発揮することができるようになっている。
【００９０】
次に、第１〜第５のＨＦＥＴが用いられる通信システムの各部について図１６で説明する。通信システム中の無線端末は、ＰＤＣ方式を採用している。高周波無線部は、受信増幅部と送信増幅部とを含んでいる。高周波無線部内のリニアＰＡは、例えば第１の実施の形態のヘテロ接合電界効果型トランジスタであるＨＦＥＴを有する回路により構成することができる。その際、制御部用の各回路中のＨＦＥＴとしても本発明のヘテロ接合電界効果型トランジスタが利用される。
【００９１】
ミクサの回路を図１７に示す。ローカルアンプ付きミクサで、ローカル信号Ｓｌｏをゲートに受け、これを増幅した信号Ｓｏｕｔ１をドレインから出力するローカル信号増幅用のＨＦＥＴ１と、２つの信号Ｓｍｉｘ１，Ｓｍｉｘ２をゲートに受け、これを混合して増幅した信号Ｓｏｕｔ２をドレインから出力するミクサ信号増幅用のＨＦＥＴ２とが配置されている。この回路中のＨＦＥＴ，ダイオード，キャパシタを、１つのＩｎＰ基板４１上に形成して、１つのＭＭＩＣを構成することができる。図１８に示したＳＰＤＴスイッチやアンテナスイッチを含む高出力スイッチ回路では、入力信号Ｓｉｎ１  ，Ｓｉｎ２  を受けて、いずれかの入力信号Ｓｉｎ１  ，Ｓｉｎ２  を増幅した信号Ｓｏｕｔ  を出力するように構成されている。ここで、出力信号ＨＦＥＴ、キャパシタ、ダイオード、及び抵抗素子を１つのＩｎＰ基板４１に形成して、ＭＭＩＣを構成することができる。
【００９２】
以上に示すように、移動局や基地局中の種々の通信システム用機器に本発明のＨＦＥＴが用いられる。本発明のＨＦＥＴは、従来のものに比べて優れた高周波特性を有し、且つ電気的特性も安定しているので、これを通信システム用機器に使用することで、通信システム用機器の性能向上を図ることができる。
【００９３】
【発明の効果】
本発明のヘテロ接合電界効果型トランジスタは、チャネル層４３に使用する材料にＧａ（ｘ）Ａｌ（ｗ）Ｉｎ（１−ｘ−ｗ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）混晶を導入してすることで、ホールの発生・蓄積によるトランジスタ動作の不安定性を抑制する効果がある。その理由を次に示す。
【００９４】
▲１▼ΔＥΓ−Ｌを大きくして結晶自体の電子の飽和速度を増加することで、低電界でも高速で動作することができるのでホールの発生が抑制される。
【００９５】
▲２▼ΔＥｃを大きくして、電子のスペーサ層４４への染み出しを抑えて、電子の飽和速度を増加することで、低電界でも高速で動作することができるのでホールの発生が抑制される。
【００９６】
▲３▼同一のΔＥｃを用いるのであれば、Ｅｇを大きくすることができ、衝突イオン化を抑制することができるので、ホールの発生が抑制される。
【００９７】
▲４▼ΔＥｖを±０．１ｅＶ以内にしているので、発生したホールを容易に排出できる。このように、ＩｎＰ基板に±２％の格子不整合の範囲で積層したＧａ（ｘ）Ａｌ（ｗ）Ｉｎ（１−ｘ−ｗ）Ｎ（ｙ）Ａｓ（ｚ）Ｐ（１−ｙ−ｚ）混晶を用いることで、Ｅｇの大きさやヘテロ接合界面におけるΔＥｃを大きくしているので、駆動時に高い移動度と高いキャリア濃度の２次元電子ガスを生じている。また、Ｅｇを大きくすることで且つ電離衝突によるイオン化が抑制抑制され、発生したホールを速やかチャネル層４３から掃き出すことができるＨＦＥＴ素子を実現している
【図面の簡単な説明】
【図１】本発明の第１から第５の実施の形態に係るＨＦＥＴの断面図とバンド構造図
【図２】本発明の第１の実施の形態に係るＨＦＥＴのチャネル層４３の混晶組成図
【図３】本発明の第２の実施の形態に係るＨＦＥＴのチャネル層４３の混晶組成図
【図４】本発明の第３の実施の形態に係るＨＦＥＴのチャネル層４３の混晶組成図
【図５】本発明の第１から第３実施の形態に係るＨＦＥＴのチャネル層４３の混晶組成図
【図６】本発明の第４の実施の形態に係るＨＦＥＴのチャネル層４３の混晶組成図
【図７】第１の従来例のＨＦＥＴを示す断面図とバンド構造図
【図８】第２の従来例のＨＦＥＴを示す断面図
【図９】本発明の第１の実施の形態に係るＨＦＥＴのチャネル層４３のバンド構造図
【図１０】本発明の第１の実施の形態に係るＨＦＥＴのチャネル層４３の電子速度と電界強度の関係図
【図１１】本発明の第６の実施の形態に係るＨＦＥＴを用いた情報通信システムの概念図
【図１２】本発明の第６の実施の形態に係るＨＦＥＴを用いた情報通信システムの構成図
【図１３】本発明の第６の実施の形態に係る無線基地局の内部構成図
【図１４】本発明の第６の実施の形態に係るメインアンプの構成図
【図１５】本発明の第６の実施の形態に係るＨＦＥＴを用いた半導体集積回路装置の構造図
【図１６】本発明の第６の実施の形態に係るＨＦＥＴを用いた情報通信システムの構成図
【図１７】本発明の第６の実施の形態に係るミクサの回路の構成図
【図１８】ＳＰＤＴスイッチやアンテナスイッチを含む高出力スイッチ回路を示す図
【符号の説明】
１０：ＧａＡｓ基板上の関係
１１：ＩｎＰ基板上の関係
１２：バンドギャップの窒素濃度依存性
４１、８１、１０１：ＩｎＰ基板
４２、８２、１０２：バッファ層
４３、８３：チャネル層４３
４４、８４、１０５：スペーサ層
４５、８５、１０６：キャリア供給層
４６、８６：バリア層
４７、８７、１０７：コンタクト層
４８：二次元電子ガス
４９、８８、１０９：ドレイン電極
５０、８９、１０８：ソース電極
５１、９０、１１０：ゲート電極
１０３：第２チャネル層４３
１０４：第１チャネル層４３
６０：格子定数が±２％の範囲
４１０：ＩｎＰ基板
４１２：多重δドープＩｎＧａＡｓ層
４１３：多重δドープＩｎＡｌＡｓ層
４１５：ＩｎＡｌＡｓ活性領域
４１６：ＩｎＡｌＡｓ層
４１７：ＩｎＧａＡｓ層
４２０：ショットキーダイオード
４３０：ＭＥＳＦＥＴ
４４０：ＨＦＥＴ
４５０：キャパシタ
４６０：インダクタ
【図１】
2004311492.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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