(57)【要約】【課題】良好なＴＦＴ特性を有し、低温プロセスで製造することが可能な薄膜トランジスタおよびその製造方法ならびにそれを備えた表示装置を提供する。【解決手段】基板１０上に形成された多結晶シリコン層１１と、多結晶シリコン層１１を覆うゲート絶縁層１２と、ゲート絶縁層１２上に形成されたゲート電極１３とを備える薄膜トランジスタの製造方法であって、基板１０上に多結晶シリコン層１１を形成する工程と、多結晶シリコン層１１の一部の領域上に第１ゲート絶縁膜１２ａと第１ゲート絶縁膜１２ａに重なるマスク層２０とを積層する工程と、多結晶シリコン層１１のマスク層２０に重ならない領域を陽極酸化することによって、第１ゲート絶縁膜１２ａの側方に第２ゲート絶縁膜１２ｂを形成する工程とを包含する。【選択図】  図３
2004172277.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された多結晶シリコン層と、前記多結晶シリコン層を覆うゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備える薄膜トランジスタの製造方法であって、
基板上に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層の一部の領域上に第１ゲート絶縁膜と前記第１ゲート絶縁膜に重なるマスク層とを積層する工程と、
前記多結晶シリコン層の、前記マスク層に重ならない領域を陽極酸化することによって、前記第１ゲート絶縁膜の側方に第２ゲート絶縁膜を形成する工程と、を包含する、薄膜トランジスタの製造方法。
【請求項２】
前記第２ゲート絶縁膜を形成する工程は、前記第２ゲート絶縁膜の表面の高さが、前記第１ゲート絶縁膜の表面の高さよりも高いかまたは等しくなるように実行される、請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記第２ゲート絶縁膜を形成する工程の前に、
前記多結晶シリコン層の前記第１ゲート絶縁膜に重なる領域の外周部に不純物を注入する工程をさらに包含する、請求項１または２に記載の薄膜トランジスタの製造方法。
【請求項４】
基板上に形成された多結晶シリコン層と、前記多結晶シリコン層を覆うゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備える薄膜トランジスタであって、
基板上に多結晶シリコン層を形成する工程と、
前記多結晶シリコン層の一部の領域上に第１ゲート絶縁膜と前記第１ゲート絶縁膜に重なるマスク層とを積層する工程と、
前記多結晶シリコン層の、前記マスク層に重ならない領域を陽極酸化することによって、前記第１ゲート絶縁膜の側方に第２ゲート絶縁膜を形成する工程と、を包含する薄膜トランジスタの製造方法によって製造される、薄膜トランジスタ。
【請求項５】
前記第２ゲート絶縁膜を形成する工程は、前記第２ゲート絶縁膜の表面の高さが、前記第１ゲート絶縁膜の表面の高さよりも高いかまたは等しくなるように実行される、請求項４に記載の薄膜トランジスタ。
【請求項６】
前記第２ゲート絶縁膜を形成する工程の前に、
前記多結晶シリコン層の前記第１ゲート絶縁膜に重なる領域の外周部に不純物を注入する工程をさらに包含する、請求項４または５に記載の薄膜トランジスタ。
【請求項７】
基板上に形成された多結晶シリコン層と、前記多結晶シリコン層を覆うゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備える薄膜トランジスタであって、
前記ゲート絶縁層の、前記多結晶シリコン層の側方に位置する部分の表面の高さが、前記ゲート絶縁層の、前記多結晶シリコン層上に位置する部分の表面の高さよりも高いかまたは等しい、薄膜トランジスタ。
【請求項８】
前記ゲート絶縁層の、前記多結晶シリコン層の側方に位置する部分は、酸化シリコン膜である請求項７に記載の薄膜トランジスタ。
【請求項９】
前記ゲート絶縁層の、前記多結晶シリコン層の側方に位置する部分は、陽極酸化膜である請求項７または８に記載の薄膜トランジスタ。
【請求項１０】
請求項４から９のいずれかに記載の薄膜トランジスタを複数備えたアクティブマトリクス基板を有する、表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタおよびその製造方法ならびにそれを備えた表示装置に関し、特に、半導体層として多結晶シリコン（ポリシリコン）層を備えた薄膜トランジスタおよびその製造方法ならびにそれを備えた表示装置に関する。
【０００２】
【従来の技術】
近年、従来非常に広く用いられてきたＣＲＴディスプレイにかわり、液晶表示装置や有機ＥＬ表示装置などのフラットパネルディスプレイ（ＦＰＤ）が利用されるようになってきており、特に、画素ごとにスイッチング素子としての薄膜トランジスタ（ＴＦＴ）を備えたアクティブマトリクス型の表示装置が広く用いられている。
【０００３】
従来、薄膜トランジスタの半導体層としては、アモルファスシリコン層が用いられていたが、最近では、多結晶シリコン（ポリシリコン）層も用いられるようになってきている。
【０００４】
図１０、図１１（ａ）および（ｂ）を参照しながら、多結晶シリコン層を半導体層として備える従来の薄膜トランジスタ（ＴＦＴ）５００の構造（例えば特許文献１参照）を説明する。図１０はＴＦＴ５００を模式的に示す上面図であり、図１１（ａ）は図１０中の１１Ａ−１１Ａ’線に沿った断面図であり、図１１（ｂ）は図１０中の１１Ｂ−１１Ｂ’線に沿った断面図である。
【０００５】
ＴＦＴ５００は、ガラス基板５１０上に形成された多結晶シリコン層（半導体層）５１１と、多結晶シリコン層５１１を覆うように形成されたゲート絶縁層５１２と、ゲート絶縁層５１２上に形成されたゲート電極５１３と、ゲート電極５１３を覆うように形成された層間絶縁層５１４とを有している。
【０００６】
層間絶縁層５１４上に形成されているソース電極５１５は、層間絶縁層５１４およびゲート絶縁層５１２を貫通するコンタクトホール５１６を介して半導体層５１１のソース領域５１１ｂに電気的に接続されている。同様に、層間絶縁層５１４上に形成されているドレイン電極５１７は、層間絶縁層５１４およびゲート絶縁層５１２を貫通するコンタクトホール５１６を介して半導体層５１１のドレイン領域５１１ｃに電気的に接続されている。さらに、これらを覆うようにパッシベーション膜５１８が形成されている。
【０００７】
ゲート電極５１３に重なる半導体層５１１の領域５１１ａがチャネル領域として機能する。また、半導体層５１１のチャネル領域５１１ａ以外の領域５１１ｂおよび５１１ｃは、不純物が高濃度にドープされており、ソース領域およびドレイン領域として機能する。なお、ここでは図示しないが、ホットキャリアによる電気特性の劣化を防ぐために、ソース領域５１１ｂのチャネル領域５１１ａ側およびドレイン領域５１１ｃのチャネル領域５１１ａ側に、不純物が低濃度にドープされたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されている。
【０００８】
【特許文献１】
特開平１０−３４０９６３号公報
【０００９】
【発明が解決しようとする課題】
図１０、図１１（ａ）および（ｂ）に示したＴＦＴ５００では、ゲート電極５１３と重なるチャネル領域５１１ａにおいて、半導体層５１１のエッジ部５１１Ｅ近傍（図１１（ｂ）中破線で囲まれた領域）を電流経路とするエッジ電流が発生する。このエッジ電流のＴＦＴ特性への影響は、ＴＦＴ５００本体の特性と並列に存在する寄生特性（寄生トランジスタ特性）として取り扱える。
【００１０】
図１２に、ＴＦＴ５００のゲート電圧（Ｖｄ）対ドレイン電流（Ｉｄ）特性（ＴＦＴ特性）を示す。図１２からわかるように、ＴＦＴ５００の実際のＴＦＴ特性ＣＲは、エッジ電流の発生に起因する寄生特性ＣＰの影響によって、ＴＦＴ５００本体のＴＦＴ特性Ｃよりもしきい値電圧Ｖｔｈが負側にシフトしたものとなってしまう。
【００１１】
エッジ電流が発生する原因は、メサ分離された半導体層５１１のエッジ部５１１Ｅがシャープな形状であるので、このエッジ部５１１Ｅ近傍においてゲート絶縁層の厚さが薄くなってプアーな膜質となり易く、絶縁破壊が起こり易くなるからと考えられる。また、メサ分離する際に発生したエッチング残渣によるコンタミネーションも原因の１つであると考えられる。
【００１２】
寄生トランジスタ特性が、ＴＦＴ５００本体のＴＦＴ特性よりも電圧ストレスに対して特性変動を受けやすい場合、上述のエッジ電流の発生は、オフ電流の増加や、エージング試験の特性劣化の原因となる。特に、ＴＦＴ５００を表示装置のスイッチング素子として用いる場合、このオフ電流の増加が、点欠陥などの原因となり、画像特性に大きな悪影響を与えてしまう。
【００１３】
なお、特開平６−２１６３８８号公報には、エッチング残渣に起因した、多結晶シリコン層とゲート電極との間でのリーク電流やショートの発生を抑制するために、多結晶シリコン層の一部をドライエッチングにより薄くした後に熱酸化を行うことによって素子分離を行う方法が開示されている。
【００１４】
図１３（ａ）〜（ｃ）を参照しながら、特開平６−２１６３８８号公報に開示されている薄膜トランジスタの製造方法を説明する。
【００１５】
まず、図１３（ａ）に示すように、基板６１０上に、多結晶シリコン層６１１を形成する。
【００１６】
次に、図１３（ｂ）に示すように、ドライエッチングにより、素子分離を行う領域６１１ａの多結晶シリコン層６１１の厚さを、ＴＦＴの半導体層（活性層）となる領域６１１ｂの多結晶シリコン層６１１の厚さよりも薄くする。
【００１７】
その後、図１３（ｃ）に示すように、多結晶シリコン層６１１の全面を熱酸化することによって、分離領域６１１ａの多結晶シリコン層６１１を完全に酸化してゲート絶縁膜６１２を形成し、素子分離を行う。
【００１８】
このようにして素子分離を行うと、ＴＦＴの半導体層のエッジ近傍にエッチング残渣が存在することがないので、エッチング残渣に起因したリーク電流やショートの発生が抑制される。
【００１９】
しかしながら、上記特開平６−２１６３８８号公報に開示されている製造方法では、分離領域６１１ａの多結晶シリコン層６１１の厚さを、熱酸化によって完全にシリコン酸化膜となるように厳密に制御する必要があり、ドライエッチングにより面内で均一に厚さを制御することは困難である。また、熱酸化法は、１０００°程度で行う高温プロセスであるため、基板６１０として安価なガラス基板を用いることができず、この方法はコスト的にも利点が少ない。
【００２０】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、良好なＴＦＴ特性を有し、低温プロセスで製造することが可能な薄膜トランジスタおよびその製造方法ならびにそれを備えた表示装置を提供することにある。
【００２１】
【課題を解決するための手段】
本発明による薄膜トランジスタの製造方法は、基板上に形成された多結晶シリコン層と、前記多結晶シリコン層を覆うゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備える薄膜トランジスタの製造方法であって、基板上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層の一部の領域上に第１ゲート絶縁膜と前記第１ゲート絶縁膜に重なるマスク層とを積層する工程と、前記多結晶シリコン層の、前記マスク層に重ならない領域を陽極酸化することによって、前記第１ゲート絶縁膜の側方に第２ゲート絶縁膜を形成する工程と、
を包含し、そのことによって上記目的が達成される。
【００２２】
前記第２ゲート絶縁膜を形成する工程は、前記第２ゲート絶縁膜の表面の高さが、前記第１ゲート絶縁膜の表面の高さよりも高いかまたは等しくなるように実行されることが好ましい。
【００２３】
前記第２ゲート絶縁膜を形成する工程の前に、前記多結晶シリコン層の前記第１ゲート絶縁膜に重なる領域の外周部に不純物を注入する工程をさらに包含してもよい。
【００２４】
本発明による薄膜トランジスタは、基板上に形成された多結晶シリコン層と、前記多結晶シリコン層を覆うゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備える薄膜トランジスタであって、基板上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層の一部の領域上に第１ゲート絶縁膜と前記第１ゲート絶縁膜に重なるマスク層とを積層する工程と、前記多結晶シリコン層の、前記マスク層に重ならない領域を陽極酸化することによって、前記第１ゲート絶縁膜の側方に第２ゲート絶縁膜を形成する工程と、を包含する薄膜トランジスタの製造方法によって製造され、そのことによって上記目的が達成される。
【００２５】
前記第２ゲート絶縁膜を形成する工程は、前記第２ゲート絶縁膜の表面の高さが、前記第１ゲート絶縁膜の表面の高さよりも高いかまたは等しくなるように実行されることが好ましい。
【００２６】
前記第２ゲート絶縁膜を形成する工程の前に、前記多結晶シリコン層の前記第１ゲート絶縁膜に重なる領域の外周部に不純物を注入する工程をさらに包含してもよい。
【００２７】
あるいは、本発明による薄膜トランジスタは、基板上に形成された多結晶シリコン層と、前記多結晶シリコン層を覆うゲート絶縁層と、前記ゲート絶縁層上に形成されたゲート電極と、を備える薄膜トランジスタであって、前記ゲート絶縁層の、前記多結晶シリコン層の側方に位置する部分の表面の高さが、前記ゲート絶縁層の、前記多結晶シリコン層上に位置する部分の表面の高さよりも高いかまたは等しく、そのことによって上記目的が達成される。
【００２８】
前記ゲート絶縁層の、前記多結晶シリコン層の側方に位置する部分は、酸化シリコン膜であることが好ましい。
【００２９】
前記ゲート絶縁層の、前記多結晶シリコン層の側方に位置する部分は、陽極酸化膜であることが好ましい。
【００３０】
本発明による表示装置は、上記構成を有する薄膜トランジスタを複数備えたアクティブマトリクス基板を有し、そのことによって上記目的が達成される。
【００３１】
以下、本発明の作用を説明する。
【００３２】
本発明による薄膜トランジスタの製造方法は、基板上に多結晶シリコン層を形成する工程と、前記多結晶シリコン層の一部の領域上に第１ゲート絶縁膜と前記第１ゲート絶縁膜に重なるマスク層とを積層する工程と、多結晶シリコン層の、マスク層に重ならない領域を陽極酸化することによって、第１ゲート絶縁膜の側方に第２ゲート絶縁膜を形成する工程とを包含している。
【００３３】
すなわち、本発明による薄膜トランジスタの製造方法では、多結晶シリコン層の一部の領域、より具体的には後に薄膜トランジスタの半導体層となる領域上に第１ゲート絶縁膜とこれに重なるマスク層とを形成した後、多結晶シリコン層のマスク層に重ならない領域を陽極酸化してその領域を第２ゲート絶縁膜とすることによって、素子分離を行う。
【００３４】
このように、本発明による薄膜トランジスタの製造方法では、素子分離を行うためにエッチングを用いないので、薄膜トランジスタの半導体層（陽極酸化されなかった多結晶シリコン層）のエッジ近傍にエッチング残渣が存在することがなく、エッチング残渣に起因したエッジ電流の発生が抑制される。また、多結晶シリコン層の一部を陽極酸化して形成される第２ゲート絶縁膜は、多結晶シリコン層よりも厚さが厚くなる（典型的には４割程度厚くなる）ので、半導体層のエッジ近傍における絶縁層（第２ゲート絶縁膜）の厚さを、エッジ電流の発生を抑制するのに十分な厚さとすることが容易である。上述したように、本発明による薄膜トランジスタの製造方法によると、エッジ電流の発生が抑制されるので、良好なＴＦＴ特性を有する薄膜トランジスタが得られる。さらに、陽極酸化法は、熱酸化法とは異なり、２０℃〜３０℃程度の低温で行うことができるので、本発明による薄膜トランジスタの製造方法によると、薄膜トランジスタを低温プロセスで製造することができる。そのため、安価なガラス基板を用いることができ、製造コストの低減を図ることができる。
【００３５】
エッジ電流の発生をより確実に抑制する観点からは、第２ゲート絶縁膜を形成する工程は、第２ゲート絶縁膜の表面の高さが、第１ゲート絶縁膜の表面の高さよりも高いかまたは等しくなるように実行されることが好ましい。
【００３６】
第２ゲート絶縁膜を形成する工程の前に、多結晶シリコン層の第１ゲート絶縁膜に重なる領域の外周部に不純物を注入する工程をさらに包含すると、薄膜トランジスタの半導体層（陽極酸化されなかった多結晶シリコン層）の外周部（多結晶シリコン層の境界（外延）を含む多結晶シリコン層の内側周辺）に、不純物が入された領域が形成されるので、寄生特性の影響を抑制することができる。そのため、ＴＦＴの特性をＴＦＴ本体の特性に近づけることができ、しきい値電圧Ｖｔｈを正側にシフトさせることができる。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら本発明による実施形態を説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００３８】
図１、図２（ａ）および（ｂ）を参照しながら、本発明による実施形態の薄膜トランジスタ１００の構造を説明する。図１は、薄膜トランジスタ１００を模式的に示す上面図であり、図２（ａ）は図１中の２Ａ―２Ａ’線に沿った断面図、図２（ｂ）は図１中の２Ｂ−２Ｂ’線に沿った断面図である。
【００３９】
薄膜トランジスタ１００は、基板（例えばガラス基板）１０上に形成された半導体層としての多結晶シリコン（ポリシリコン；ｐ−Ｓｉ）層１１と、多結晶シリコン層１１を覆うゲート絶縁層１２と、ゲート絶縁層１２上に形成されたゲート電極１３とを備えている。
【００４０】
薄膜トランジスタ１００は、さらに、ゲート電極１３を覆うように形成された層間絶縁層１４と、層間絶縁層１４上に形成されたソース電極１５およびドレイン電極１７とを備えている。
【００４１】
ソース電極１５は、層間絶縁層１４およびゲート絶縁層１２を貫通するコンタクトホール１６を介して多結晶シリコン層１１のソース領域に電気的に接続されている。同様に、ドレイン電極１７は、層間絶縁層１４およびゲート絶縁層１２を貫通するコンタクトホール１６を介して多結晶シリコン層１１のドレイン領域に電気的に接続されている。さらに、これらを覆うようにパッシベーション膜（保護膜）１８が形成されている。
【００４２】
ゲート電極１３に重なる多結晶シリコン層１１の領域は、チャネル領域として機能する。また、多結晶シリコン層１１のチャネル領域以外の領域は、不純物が高濃度にドープされており、ソース領域およびドレイン領域として機能する。なお、ホットキャリアによる電気特性の劣化を防ぐために、ソース領域のチャネル領域側およびドレイン領域のチャネル領域側に、不純物が低濃度にドープされたＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域が形成されていてもよい。
【００４３】
本実施形態では、ゲート絶縁層１２の、多結晶シリコン層１１の側方に位置する部分１２ｂの表面の高さが、ゲート絶縁層１２の、多結晶シリコン層１１上に位置する部分１２ａの表面の高さよりも高い。後述するように、多結晶シリコン層１１の側方に位置するゲート絶縁層１２ｂと、多結晶シリコン層１１上に位置するゲート絶縁層１２ａとは、同一の工程ではなく異なる工程で形成されており、多結晶シリコン層１１の側方に位置するゲート絶縁層１２ｂは、陽極酸化法により形成された陽極酸化膜である。なお、本願明細書において、絶縁層（絶縁膜）の表面の「高さ」という用語を用いる。この「高さ」は、ある基準面（例えば、基板の表面）から絶縁層（絶縁膜）の表面までの高さを指す。
【００４４】
図３（ａ）〜（ｅ）を参照しながら、薄膜トランジスタ１００の製造方法を説明する。
【００４５】
まず、図３（ａ）に示すように、基板１０上に多結晶シリコン層１１を形成する。本実施形態では、まず、ガラス基板上にアモルファスシリコンをＣＶＤ法を用いて堆積する。例えば、Ｓｉ２Ｈ６を含む材料ガスを用い、４５０℃で厚さ７０ｎｍとなるように成膜を行う。次に、堆積したアモルファスシリコンを固相成長またはレーザアニールにより多結晶化する。例えば、アモルファスシリコンの表面に触媒金属を添加し、約６００℃で１２時間程度固相成長させた後、アクティブ領域（画素や周辺回路のトランジスタが形成される部分）以外の領域に触媒金属をゲッタリングして除去する。あるいは、ガラス基板上のアモルファスシリコンにＸｅ−Ｃｌ等のエキシマレーザ光を照射してレーザアニールする。
【００４６】
次に、図３（ｂ）〜（ｄ）に示すように、多結晶シリコン層１１の一部の領域上に第１ゲート絶縁膜１２ａと第１ゲート絶縁膜１２ａに重なるマスク層２０とを積層する。
【００４７】
より具体的には、まず、図３（ｂ）に示したように、多結晶シリコン層１１上に絶縁体材料を用いて絶縁膜１２’を形成する。
【００４８】
次に、図３（ｃ）に示したように、この絶縁膜１２’上の一部の領域に例えばレジスト材料を用いて島状のマスク層２０を形成する。
【００４９】
その後、図３（ｄ）に示したように、絶縁膜１２’のマスク層２０で覆われていない部分をエッチングで除去することにより、第１ゲート絶縁膜１２ａとマスク層２０との積層構造が完成する。
【００５０】
続いて、図３（ｅ）に示したように、マスク層２０をマスクとして、多結晶シリコン層１１のマスク層２０に重ならない領域を陽極酸化することによって、第１ゲート絶縁膜１２ａの側方に第２ゲート絶縁膜１２ｂを形成し、その後、マスク層２０を除去する。ここで、陽極酸化によって形成された第２ゲート絶縁膜（すなわち酸化シリコン膜）１２ｂは、多結晶シリコン層１１よりも４０％程度厚く形成される。例えば多結晶シリコン層１１が厚さ７０ｎｍで形成されている場合、第２ゲート絶縁膜１２ｂは厚さ９８ｎｍ程度で形成される。このとき、典型的には、図３（ｅ）に示したように、第２ゲート絶縁膜１２ｂの表面の高さは、第１ゲート絶縁膜１２ａの表面の高さよりも高くなる。
【００５１】
その後、ゲート電極１３、層間絶縁層１４、ソース電極１５、ドレイン電極１７などを形成することによって薄膜トランジスタ１００が完成する。これらを形成する工程は、公知の薄膜トランジスタの製造方法と同様に行うことができる。
【００５２】
上述したように、本発明による薄膜トランジスタの製造方法では、多結晶シリコン層１１の一部の領域上に第１ゲート絶縁膜１２ａとこれに重なるマスク層２０とを形成した後、多結晶シリコン層１１のマスク層２０に重ならない領域を陽極酸化してその領域を第２ゲート絶縁膜１２ｂとすることによって、素子分離を行う。
【００５３】
従って、素子分離を行うためにエッチングを用いないので、薄膜トランジスタの多結晶シリコン層１１のエッジ近傍にエッチング残渣が存在することがなく、エッチング残渣に起因したエッジ電流の発生や、多結晶シリコン層１１とゲート電極１３との間でのリーク電流およびショートの発生が抑制される。また、多結晶シリコン層１１の一部を陽極酸化して形成される第２ゲート絶縁膜１２ｂは、多結晶シリコン層１１よりも厚さが厚くなる（典型的には４割程度厚くなる）ので、多結晶シリコン層１１のエッジ近傍における絶縁層（すなわち第２ゲート絶縁膜１２ｂ）の厚さをエッジ電流の発生を抑制するのに十分な厚さとすることが容易である。このように、本発明による薄膜トランジスタの製造方法によると、エッジ電流の発生などが抑制されるので、良好なＴＦＴ特性を有する薄膜トランジスタ１００が得られる。
【００５４】
図４に、薄膜トランジスタ１００のゲート電圧（Ｖｄ）対ドレイン電流（Ｉｄ）特性（ＴＦＴ特性）を示す。図４からわかるように、エッジ電流の発生による寄生特性が抑制され、薄膜トランジスタ１００のＴＦＴ特性は、ＴＦＴ本体のＴＦＴ特性に近いものとなっている。
【００５５】
さらに、陽極酸化法は、熱酸化法とは異なり、２０℃〜３０℃程度の低温で行うことができるので、本発明による薄膜トランジスタの製造方法によると、薄膜トランジスタ１００を低温プロセスで製造することができる。そのため、基板１０として安価なガラス基板を用いることができ、製造コストの低減を図ることができる。
【００５６】
なお、ここでは、図３（ｅ）に示したように、第２ゲート絶縁膜１２ｂを形成する工程は、第２ゲート絶縁膜１２ｂの表面の高さが、第１ゲート絶縁膜１２ａの表面の高さよりも高くなるように実行されるが、第２ゲート絶縁膜１２ｂの表面の高さが必ずしも第１ゲート絶縁膜１２ａの表面の高さよりも高くなる必要はない。第２ゲート絶縁膜１２ｂは、エッジ電流の発生を抑制するのに十分な厚さで形成されればよい。ただし、エッジ電流の発生をより確実に抑制する観点からは、第２ゲート絶縁膜１２ｂを形成する工程は、第２ゲート絶縁膜１２ｂの表面の高さが第１ゲート絶縁膜１２ａの表面の高さよりも高いかまたは等しくなるように実行されることが好ましい。
【００５７】
また、第２ゲート絶縁膜１２ｂを形成する工程の前に、図５（ａ）に示すように、多結晶シリコン層１１の第１ゲート絶縁膜１２ａに重なる領域の外周部１１’に不純物を注入する工程を実行してもよい。
【００５８】
例えば、基板面にＢ＋（ボロンイオン）を斜め方向（基板面法線方向に対して傾斜した方向）から入射させることによって、多結晶シリコン層１１の第１ゲート絶縁膜１２ａに重なる領域の外周部１１’と、マスク層２０で覆われていない領域（後に陽極酸化されて素子分離される領域）１１’’とにＢ＋（ボロンイオン）が注入される。
【００５９】
その後、図５（ｂ）に示すように、多結晶シリコン層１１のマスク層２０に重ならない領域を陽極酸化することによって第２ゲート絶縁膜１２ｂを形成すると、図５（ｃ）に示すように、多結晶シリコン層１１の外周部（多結晶シリコン層の境界（外延）を含む多結晶シリコン層の内側周辺）に不純物が注入された領域１１’が形成されることになる。
【００６０】
このように、多結晶シリコン層１１の外周部に不純物（ボロン等）が注入された領域が存在すると、過剰なプラス電荷（正孔）が形成される。従って、Ｎ−ｃｈ  ＴＦＴ（キャリアーとして電子を用いる）の場合、これを打ち消してチャネルを形成するためにはさらに大きなゲート電圧が必要となり、エンハンスメント動作となるので、寄生トランジスタ特性の影響を抑制できる。そのため、ＴＦＴ１００の特性をＴＦＴ１００本体の特性に近づけることができ、しきい値電圧Ｖｔｈを正側にシフトさせることができる。
【００６１】
図６に、図５（ａ）および（ｂ）に示した工程を含む製造方法により製造された薄膜トランジスタ１００のゲート電圧（Ｖｄ）対ドレイン電流（Ｉｄ）特性（ＴＦＴ特性）を示す。図６からわかるように、エッジ電流の発生による寄生特性が抑制されており、薄膜トランジスタ１００のＴＦＴ特性は、薄膜トランジスタ１００本体のＴＦＴ特性に近く、しきい値電圧Ｖｔｈが正側にシフトしている。
【００６２】
本発明による薄膜トランジスタ１００は、良好なＴＦＴ特性を有するので、液晶表示装置、有機ＥＬ表示装置、無機ＥＬ表示装置などの表示装置のスイッチング素子として好適に用いられる。
【００６３】
図７、図８および図９に、薄膜トランジスタ１００を備えた液晶表示装置２００を示す。図７は、液晶表示装置２００の１つの画素に対応した領域を示す断面図であり、図８は、液晶表示装置２００を模式的に示すブロック図であり、図９は、液晶表示装置２００が有するアクティブマトリクス回路の等価回路図である。
【００６４】
図７に示すように、液晶表示装置２００は、薄膜トランジスタ１００を画素ごとに備えたアクティブマトリクス基板２００ａと、アクティブマトリクス基板２００ａに対向する対向基板２００ｂと、これらの間に設けられた液晶層３０とを有する。
【００６５】
アクティブマトリクス基板２００ａは、基板１０上に形成された複数の薄膜トランジスタ１００と、薄膜トランジスタ１００のドレイン電極１７に電気的に接続された画素電極１９とを有している。
【００６６】
対向基板２００ｂは、基板（例えばガラス基板）４０と、基板４０上に形成された対向電極（例えばＩＴＯ層）４２とを有している。
【００６７】
図８および図９に示したように、それぞれが液晶容量３２に接続された複数の薄膜トランジスタ１００を含むアクティブマトリクス回路１１０は、ゲートライン５２を介してシフトレジスタ１１２に、ソースライン５４を介してサンプリング回路１１６およびシフトレジスタ１１４に接続されている。なお、液晶容量３２は、画素電極１９と、対向電極４２と、これらの電極間に挟持された液晶層３０とから構成される。
【００６８】
薄膜トランジスタ１００は、良好なＴＦＴ特性を有しているので、液晶表示装置２００は、点欠陥などの発生が抑制された高品位の表示を行うことができる。また、薄膜トランジスタ１００は、低温プロセスにより製造できるので、アクティブマトリクス基板２００ａに安価なガラス基板を用いることができ、本発明によると、液晶表示装置の製造コストの低減を図ることもできる。
【００６９】
【発明の効果】
本発明によると、良好な特性を有し、低温プロセスで製造することが可能な薄膜トランジスタおよびその製造方法が提供される。本発明による薄膜トランジスタは、良好な特性を有しているので、この薄膜トランジスタを用いると、高品位の表示を行うことができる表示装置が提供される。また、本発明による薄膜トランジスタは、低温プロセスで製造できるので、この薄膜トランジスタを備えた表示装置の製造コストを低減することができる。
【図面の簡単な説明】
【図１】本発明による実施形態の薄膜トランジスタ１００を模式的に示す上面図である。
【図２】（ａ）および（ｂ）は、本発明による実施形態の薄膜トランジスタ１００を模式的に示す断面図である。（ａ）は図１中の２Ａ―２Ａ’線に沿った断面図であり、（ｂ）は図１中の２Ｂ−２Ｂ’線に沿った断面図である。
【図３】（ａ）〜（ｅ）は、薄膜トランジスタ１００の製造工程を模式的に示す工程断面図である。
【図４】薄膜トランジスタ１００のゲート電圧（Ｖｄ）対ドレイン電流（Ｉｄ）特性を示すグラフであり、横軸にＶｄ（Ｖ）を示し、縦軸にｌｏｇ｜Ｉｄ｜（Ａ）を示すグラフである。
【図５】（ａ）および（ｂ）は、薄膜トランジスタ１００の製造工程を模式的に示す工程断面図であり、（ｃ）は、（ｂ）に対応した上面図である。
【図６】図５（ａ）および（ｂ）に示した工程を経て製造された薄膜トランジスタ１００のゲート電圧（Ｖｄ）対ドレイン電流（Ｉｄ）特性を示すグラフであり、横軸にＶｄ（Ｖ）を示し、縦軸にｌｏｇ｜Ｉｄ｜（Ａ）を示すグラフである。
【図７】本発明による実施形態の液晶表示装置２００の１つの画素に対応した領域を示す断面図である。
【図８】本発明による実施形態の液晶表示装置２００を模式的に示すブロック図である。
【図９】本発明による実施形態の液晶表示装置２００が有するアクティブマトリクス回路の等価回路図である。
【図１０】従来の薄膜トランジスタ５００を模式的に示す上面図である。
【図１１】（ａ）および（ｂ）は、従来の薄膜トランジスタ５００を模式的に示す断面図である。（ａ）は図１０中の１１Ａ―１１Ａ’線に沿った断面図であり、（ｂ）は図１０中の１１Ｂ−１１Ｂ’線に沿った断面図である。
【図１２】従来の薄膜トランジスタ５００のゲート電圧（Ｖｄ）対ドレイン電流（Ｉｄ）特性を示すグラフであり、横軸にＶｄ（Ｖ）を示し、縦軸にｌｏｇ｜Ｉｄ｜（Ａ）を示すグラフである。
【図１３】（ａ）〜（ｃ）は、従来の薄膜トランジスタの製造工程を模式的に示す工程断面図である。
【符号の説明】
１０  基板
１１  多結晶シリコン（ポリシリコン）層
１２  ゲート絶縁層
１２ａ  第１ゲート絶縁膜
１２ｂ  第２ゲート絶縁膜
１３  ゲート電極
１４  層間絶縁層
１５  ソース電極
１６  コンタクトホール
１７  ドレイン電極
１８  パッシベーション膜
１９  画素電極
２０  マスク層
３０  液晶層
３２  液晶容量
４０  基板
４２  対向電極
１００  薄膜トランジスタ
１１０  アクティブマトリクス回路
１１２、１１４  シフトレジスタ
１１６  サンプリング回路
２００  液晶表示装置
２００ａ  アクティブマトリクス基板
２００ｂ  対向基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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