(57)【要約】【課題】微細化されても高周波信号の遮断特性が良好な横型半導体素子を提供する。【解決手段】横型半導体素子は、半導体基板１１０と、半導体基板の表面領域に設けられたソース層１４０およびドレイン層１５０と、ソース層とドレイン層との間のチャネル領域の上方に形成されたゲート電極１３０と、ソース層上またはドレイン層上に設けられた絶縁膜１２２、１２４、１２６、１２８と、ソース層およびドレイン層に達するように絶縁膜に形成された複数のコンタクトホール１６０、１８０と、コンタクトホールを介してソース層またはドレイン層に接続し、ゲート電極から第１の距離だけ離れたコンタクト領域１７２、１９２、および、ゲート電極から第１の距離よりも大きな第２の距離だけ離れて形成された配線領域１７４、１９４を含むソース電極１７０またはドレイン電極１９０とを備えている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の表面領域に設けられたソース層およびドレイン層と、
前記ソース層と前記ドレイン層との間のチャネル領域の上方に形成されたゲート電極と、
前記ソース層上または前記ドレイン層上に設けられた絶縁膜と、
前記ソース層および前記ドレイン層に達するように前記絶縁膜に形成された複数のコンタクトホールと、
前記複数のコンタクトホールを介して前記ソース層または前記ドレイン層に接続し、前記ゲート電極から第１の距離だけ離れたコンタクト領域、および、前記ゲート電極から第１の距離よりも大きな第２の距離だけ離れて形成された配線領域を含むソース電極またはドレイン電極とを備えた横型半導体素子。
【請求項２】
前記ソース電極および前記ドレイン電極は櫛形に成形されており、
複数の前記コンタクト領域が前記配線領域から前記ゲート電極に向かって突出していることを特徴とする請求項１に記載の横型半導体素子。
【請求項３】
前記ソース電極に含まれる前記コンタクト領域と前記ドレイン電極に含まれる前記コンタクト領域とは互い違いに前記ゲート電極に向かって突出していることを特徴とする請求項１または請求項２に記載の横型半導体素子。
【請求項４】
前記ソース電極の前記コンタクト領域は、前記ドレイン電極の隣り合う前記コンタクト領域のほぼ中間へ向かって突出していおり、
前記ドレイン電極の前記コンタクト領域は、前記ソース電極の隣り合う２つの前記コンタクト領域のほぼ中間へ向かって突出していることを特徴とする請求項３に記載の横型半導体素子。
【請求項５】
前記コンタクト領域は、前記半導体基板の表面上方から見て、前記ゲート電極に向かって円弧状に成形されていることを特徴とする請求項１に記載の横型半導体素子。
【請求項６】
前記複数のコンタクトホールは、前記半導体基板の表面上方から見て、前記ゲート電極に向かって円弧状に成形されていることを特徴とする請求項５に記載の横型半導体素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は横型半導体素子に関する。
【０００２】
【従来の技術】
従来からＬＤＭＯＳ（Ｌａｔｅｒａｌ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、スイッチング動作を行う半導体リレー回路等に頻繁に用いられている。この場合、ＬＤＭＯＳのソース電極、ドレイン電極およびゲート電極には高周波信号が供給される。
【０００３】
図６は典型的なＬＤＭＯＳ１００の模式的な平面図を示す。図６に示すように、ゲート電極３０は半導体基板１０上に延在している。コンタクトホール６０およびコンタクトホール８０は図６において破線で示されている。コンタクトホール６０およびコンタクトホール８０はゲート電極３０が延びている方向に対してほぼ平行に延在している。ソース電極７０およびドレイン電極９０もゲート電極３０が延びている方向に対してほぼ平行に延在している。
【０００４】
図７は、図６に示すＸ−Ｘ線に沿った断面図を示す。ゲート絶縁膜２０が半導体基板１０の表面上に形成されている。ゲート電極３０がゲート絶縁膜２０の上に形成されている。半導体基板１０の表面領域にはソース拡散層４０およびドレイン拡散層５０が形成されている。ソース電極７０がソース拡散層４０にコンタクトホール６０を介して接続されている。ドレイン電極９０がドレイン拡散層５０にコンタクトホール８０を介して接続されている。
【０００５】
【特許文献１】
特開昭６２−２４２３６５号公報
【特許文献２】
特開平１１−３４０４６８号公報
【０００６】
【発明が解決しようとする課題】
近年、半導体素子の微小化に伴い、ソース電極７０とドレイン電極９０との間の間隔Ｄｄｓが狭くなる。それによって、ソース−ドレイン間容量Ｃｄｓが大きくなる。
【０００７】
また、ソース電極７０とドレイン電極９０との間の間隔Ｄｄｓが狭くなることによって、ソース電極７０とゲート電極３０との間の間隔Ｄｇｓおよびドレイン電極９０とゲート電極３０との間の間隔Ｄｇｄも狭くなる。よって、ゲート−ソース間容量Ｃｇｓおよびゲート−ドレイン間の容量Ｃｇｄも大きくなる。
【０００８】
ソース−ドレイン間容量Ｃｄｓが大きくなると、ソース電極７０とドレイン電極９０との間に高周波信号が与えられたときにソース電極７０とドレイン電極９０とが容易に接続されてしまう。ゲート−ソース間容量Ｃｇｓが大きくなると、ゲート電極３０とソース電極７０との間に高周波信号が与えられたときにゲート電極３０とソース電極７０とが容易に接続されてしまう。ゲート−ドレイン間容量Ｃｇｄが大きくなると、ゲート電極３０とドレイン電極９０との間に高周波信号が与えられたときにソース電極７０とドレイン電極９０とが容易に接続されてしまう。換言すると、容量Ｃｄｓ、容量Ｃｇｄおよび容量Ｃｇｓが大きくなることによって、ＬＤＭＯＳ１００における高周波信号の遮断特性が悪化する。
【０００９】
ＬＤＭＯＳ１００が微細化されることによって、間隔Ｄｄｓ、間隔Ｄｇｓおよび間隔Ｄｇｄが狭くなり、それによって、容量Ｃｄｓ、容量Ｃｇｄおよび容量Ｃｇｓが大きくなる。即ち、ＬＤＭＯＳ１００の微細化とその高周波信号の遮断特性とはトレードオフの関係にある。
【００１０】
そこで、本発明の目的は、微細化されても高周波信号の遮断特性が良好な横型半導体素子を提供することである。
【００１１】
【課題を解決するための手段】
本発明に従った実施の形態による横型半導体素子は、半導体基板と、該半導体基板の表面領域に設けられたソース層およびドレイン層と、前記ソース層と前記ドレイン層との間のチャネル領域の上方に形成されたゲート電極と、前記ソース層上または前記ドレイン層上に設けられた絶縁膜と、前記ソース層および前記ドレイン層に達するように前記絶縁膜に形成された複数のコンタクトホールと、前記複数のコンタクトホールを介して前記ソース層または前記ドレイン層に接続し、前記ゲート電極から第１の距離だけ離れたコンタクト領域、および、前記ゲート電極から第１の距離よりも大きな第２の距離だけ離れて形成された配線領域を含むソース電極またはドレイン電極とを備える。
【００１２】
好ましくは、前記ソース電極および前記ドレイン電極は櫛形に成形されており、複数の前記コンタクト領域が前記配線領域から前記ゲート電極に向かって突出している。
【００１３】
好ましくは、前記ソース電極に含まれる前記コンタクト領域と前記ドレイン電極に含まれる前記コンタクト領域とは互い違いに前記ゲート電極に向かって突出している。
【００１４】
好ましくは、前記ソース電極の前記コンタクト領域は、前記ドレイン電極の隣り合う前記コンタクト領域のほぼ中間へ向かって突出していおり、
前記ドレイン電極の前記コンタクト領域は、前記ソース電極の隣り合う２つの前記コンタクト領域のほぼ中間へ向かって突出している。
【００１５】
好ましくは、前記コンタクト領域は、前記半導体基板の表面上方から見て、前記ゲート電極に向かって円弧状に成形されている。
【００１６】
好ましくは、前記複数のコンタクトホールは、前記半導体基板の表面上方から見て、前記ゲート電極に向かって円弧状に成形されている。
【００１７】
【発明の実施の形態】
以下、図面を参照し、本発明による実施の形態を説明する。実施の形態は本発明を限定するものではない。実施の形態における各構成要素の導電型は、ｐ型とｎ型とを交替させても本発明の効果を失わない。
【００１８】
図１は、本発明に係る実施の形態に従ったＬＤＭＯＳ２００の模式的な拡大平面図である。図１に示すように、ゲート電極１３０は半導体基板１１０上に延在している。コンタクトホール１６０およびコンタクトホール１８０は図１において破線で示されている。コンタクトホール１６０およびコンタクトホール１８０は、それぞれ複数個形成され、ゲート電極３０が延びている方向に対してほぼ平行に離散して配列されている。
【００１９】
ソース電極１７０は、図１に示すように櫛形の形状をしており、コンタクト領域１７２および配線領域１７４から成る。コンタクト領域１７２は、配線領域１７４からゲート電極１３０の方向へ突出している。コンタクト領域１７２は、半導体基板１１０の表面領域に形成されたソース拡散層１４０（図３参照）にコンタクトホール１６０を介して接続している。配線領域１７４は、ゲート電極１３０が延びている方向に対してほぼ平行に延びている。
【００２０】
ドレイン電極１９０も、ソース電極１７０と同様に、櫛形の形状をしており、コンタクト領域１９２および配線領域１９４から成る。コンタクト領域１９２は、配線領域１９４からゲート電極１３０の方向へ突出している。コンタクト領域１９２は、半導体基板１１０の表面領域に形成されたドレイン拡散層１５０（図３参照）にコンタクトホール１８０を介して接続している。配線領域１９４は、ゲート電極１３０が延びている方向に対してほぼ平行に延びている。
【００２１】
ソース電極１７０はゲート電極１３０を挟んでドレイン電極１９０に対向して配置されている。ソース電極１７０およびドレイン電極１９０は、対称的な形状をしているが、それらに含まれるコンタクト領域１７２とコンタクト領域１９２とは互い違いにゲート電極１３０に向かって突出している。コンタクト領域１７２とコンタクト領域１９２とは交互にゲート電極１３０に向かって突出していると換言してもよい。コンタクト領域１７２は、互いに隣り合う２つのコンタクト領域１９２のほぼ中間に位置している。コンタクト領域１９２は、互いに隣り合う２つのコンタクト領域１７２のほぼ中間に位置している。即ち、ソース電極１７０およびドレイン電極１９０は互いに向かい合い、尚且つ、コンタクト領域１７２とコンタクト領域１９２とは半ピッチずれているといってもよい。
【００２２】
コンタクトホール１６０および１８０は、ゲート電極１３０に向かって半円形状を成す。コンタクト領域１７２および１９２も、コンタクトホール１６０および１８０に従い、ゲート電極１３０に向かって円弧状に成形されている。これらの半円形の曲率は任意に設定してよい。
【００２３】
図２は、図１に示すＬＤＭＯＳ２００をさらに拡大した平面図である。図３は、図２に示すＡ−Ａ線に沿った断面図である。図４は、図２に示すＢ−Ｂ線に沿った断面図である。図５は、図２に示すＣ−Ｃ線に沿った断面図である。
【００２４】
図３に示すように、半導体基板１１０はＰ−型の半導体から成る。ゲート絶縁膜１２０が半導体基板１１０の表面上に形成されている。ゲート電極１３０がゲート絶縁膜１２０上に形成されている。
【００２５】
Ｎ−型の電界緩和層１５２が半導体基板１１０のドレイン側の表面領域に形成されている。Ｎ＋型のドレイン層１５０が、半導体基板１１０の表面領域において電界緩和層１５２の内側に形成されている。ドレイン層１５０は、コンタクトホール１８０を介してドレイン電極１９０と電気的に接続されている。
【００２６】
Ｐ型の横方向拡散層１４２およびソース層１４０が半導体基板１１０のソース側の表面領域に形成されている。ソース層１４０は半導体基板１１０の表面領域において横方向拡散層１４２の内側に形成されている。
【００２７】
ゲート電極１２０上には、層間絶縁膜１２４および層間絶縁膜１２６が設けられている。ソース層１４０およびドレイン層１５０上には、層間絶縁膜１２２が設けられている。さらに、層間絶縁膜１２６上には保護膜１２８が形成されている。ソース電極１７０およびドレイン電極１９０は、保護膜１２８上に形成されている。尚、図２に示すように、Ａ−Ａ線はコンタクトホール１６０を横切らないので、コンタクト領域１７２は図３には現れていない。
【００２８】
半導体基板１１０は、代表的にはシリコン単結晶であるが、ガリウムを含む半導体でもよい。ゲート電極１３０は、代表的にはドープトポリシリコンであるが、金属から成るゲートでもよい。ソース電極１７０およびドレイン電極１９０は、代表的にはアルミニウムであるが、銅を含む金属であってもよい。ゲート絶縁膜１２０、層間絶縁膜１２２、１２４、１２６および保護膜１２８は、代表的にはシリコン酸化膜であるが、シリコン窒化膜等であってもよい。
【００２９】
コンタクトホール１８０とゲート電極１３０との間の距離は、図７に示すコンタクトホール８０とゲート電極３０との間の距離と等しい。従って、図３に示すゲート電極１３０とドレイン電極１９０との距離Ｄｇｄ１は、図７に示す距離Ｄｇｄと等しい。
【００３０】
一方で、ソース電極１７０は図３に示す断面図においてはソース層１４０と接続していないので、ソース電極１７０とドレイン電極１９０との距離Ｄｄｓ１は、図７に示す距離Ｄｄｓよりも大きい。その結果、ＬＤＭＯＳ２００のソース−ドレイン間の容量Ｃｄｓは、従来例のそれよりも小さくなる。ソース電極１７０とゲート電極１３０との距離Ｄｇｓ１は、図７に示す距離Ｄｇｓよりも大きい。その結果、ＬＤＭＯＳ２００のソース−ゲート間の容量Ｃｇｓは、従来例のそれよりも小さくなる。
【００３１】
図２に示すＢ−Ｂ線に沿った断面図では、図４に示すように、コンタクトホール１６０がある。よって、コンタクトホール１６０とゲート電極１３０との間の距離は、図７に示すコンタクトホール６０とゲート電極３０との間の距離と等しい。従って、図４に示すゲート電極１３０とソース電極１７０との距離Ｄｇｓ２は、図７に示す距離Ｄｇｓと等しい。
【００３２】
一方で、図４では、コンタクトホール１８０は現れていない。ドレイン電極１９０は図４に示す断面図においてはドレイン層１５０と接続していないので、ソース電極１７０とドレイン電極１９０との距離Ｄｄｓ２は、図７に示す距離Ｄｄｓよりも大きい。その結果、ＬＤＭＯＳ２００のソース−ドレイン間の容量Ｃｄｓは、従来例のそれよりも小さくなる。ドレイン電極１９０とゲート電極１３０との距離Ｄｇｄ２は、図７に示す距離Ｄｇｄよりも大きい。その結果、ＬＤＭＯＳ２００のドレイン−ゲート間の容量Ｃｇｄは、従来例のそれよりも小さくなる。
【００３３】
距離Ｄｄｓ２は距離Ｄｄｓ１と等しくしてもよい。それによって、ソース電極１７０およびドレイン電極１９０を形成するためのマスクの設計が容易になる。
【００３４】
尚、ソース電極１７０は、ソース層１４０とＰ＋型のグランド層１４４とを接続している。
【００３５】
図２に示すＣ−Ｃ線に沿った断面図では、図５に示すように、コンタクトホール１６０および１８０はともに現れていない。従って、ソース電極１７０とドレイン電極１９０との距離Ｄｄｓ３は、図７に示す距離Ｄｄｓよりも著しく大きい。距離Ｄｄｓ３は、図３に示す距離Ｄｄｓ１および図４に示す距離Ｄｄｓ２よりもさらに大きい。その結果、ＬＤＭＯＳ２００のドレイン−ゲート間の容量Ｃｇｄは、従来例のそれよりも小さくなる。
【００３６】
ドレイン電極１９０とゲート電極１３０との距離Ｄｇｄ３は、図７に示す距離Ｄｇｄよりも大きい。その結果、ＬＤＭＯＳ２００のドレイン−ゲート間の容量Ｃｄｓは、従来例のそれよりも小さくなる。
【００３７】
さらに、ソース電極１７０とゲート電極１３０との距離Ｄｇｓ３は、図７に示す距離Ｄｇｓよりも大きい。その結果、ＬＤＭＯＳ２００のソース−ゲート間の容量Ｃｇｓは、従来例のそれよりも小さくなる。その結果、ＬＤＭＯＳ２００のソース−ゲート間の容量Ｃｇｓは、従来例のそれよりも小さくなる。
【００３８】
尚、距離Ｄｇｄ３は図４に示す距離Ｄｇｄ２に等しい。距離Ｄｇｓ３は図３に示す距離Ｄｇｄ１に等しい。それによって、ソース電極１７０およびドレイン電極１９０を形成するためのマスクの設計が容易になる。
【００３９】
ＬＤＭＯＳ２００の各電極は、Ａ−Ａ線に沿った断面領域の各電極、Ｂ−Ｂ線に沿った断面領域の各電極、並びに、Ｃ−Ｃ線に沿った断面領域の各電極を並列に接続して形成されていると考えることができる。このように考えると、ＬＤＭＯＳ２００の各電極の容量は、Ａ−Ａ線に沿った断面領域における各電極間の容量、Ｂ−Ｂ線に沿った断面領域における各電極間の容量、並びに、Ｃ−Ｃ線に沿った断面領域における各電極間の容量の合計である。従って、ＬＤＭＯＳ２００は、従来のＬＤＭＯＳ１００に比べて、ソース−ドレイン間の容量Ｃｄｓ、ソース−ゲート間の容量Ｃｇｓおよびドレイン−ゲート間の容量Ｃｇｄの総てにおいて小さくなる。その結果、本実施の形態によるＬＤＭＯＳ２００は、微細化されたとしても、従来例と比べて高周波信号の遮断特性が良好になる。
【００４０】
本実施の形態によれば、ソース電極１７０とソース層１４０とのコンタクト面積、並びに、ドレイン電極１９０とドレイン層１５０とのコンタクト面積が従来例よりも小さくなる。よって、ＬＤＭＯＳ２００のオン抵抗Ｒｏｎの上昇が懸念される。しかし、ソース層１４０およびドレイン層１５０の不純物濃度を充分に高くすることによって対処できる。
【００４１】
また、従来例では、ソース電極７０とドレイン電極９０との間の距離を大きくした場合に、コンタクトホール６０とコンタクトホール８０との間の距離も大きくしなければならなかった。しかし、本実施の形態によれば、ソース電極１７０およびドレイン電極１９０が櫛形であり、かつ、コンタクト領域１７２およびコンタクト領域１９２が半ピッチずれている。従って、ソース電極１７０の配線領域１７４とドレイン電極１９０の配線領域１９４との間の距離を大きくしても、コンタクトホール１６０とコンタクトホール１８０との間の距離は変更する必要がない。よって、ソース電極とドレイン電極との配線間距離を大きくしても、オン抵抗Ｒｏｎの上昇が防止される。
【００４２】
コンタクト領域１７２およびコンタクト領域１９２は半ピッチずれている。即ち、コンタクト領域１７２およびコンタクト領域１９２は交互に突出している。よって、コンタクト領域１９２および１７２が突出している部分であっても、距離Ｄｄｓ１およびＤｄｓ２を従来よりも大きくすることができる。
【００４３】
さらに、コンタクト領域１７２は、互いに隣り合う２つのコンタクト領域１９２のほぼ中間に位置し、コンタクト領域１９２は、互いに隣り合う２つのコンタクト領域１７２のほぼ中間に位置している。これにより、ソース電極１７０およびドレイン電極１９０の形成工程において、フォトリソグラフィのアライメントが図２の上下方向にある程度ずれても、距離Ｄｄｓ１およびＤｄｓ２を大きく維持することができる。
【００４４】
さらに、本実施の形態によれば、コンタクト領域１７２は、ゲート電極１３０に向かって円弧状に形成されている。これによって、コンタクト領域１７２が方形に形成された場合よりも、コンタクト領域１７２からゲート電極１３０またはドレイン電極１９０までの距離を大きくすることができる。即ち、コンタクト領域１７２からゲート電極１３０までの最小距離Ｄｇｓ２またはコンタクト領域１７２からドレイン電極１９０までの最小距離Ｄｄｓ２の領域が小さくなる。
【００４５】
同様に、コンタクト領域１９２は、ゲート電極１３０に向かって円弧状に形成されている。これによって、コンタクト領域１９２が方形に形成された場合よりも、コンタクト領域１９２からゲート電極１３０またはソース電極１７０までの距離を大きくすることができる。即ち、コンタクト領域１９２からゲート電極１３０までの最小距離Ｄｇｄ１またはコンタクト領域１９２からソース電極１７０までの最小距離Ｄｄｓ１の領域が小さくなる。
【００４６】
ゲート電極１３０、ソース電極１７０およびドレイン電極１９０の各電極間の容量を小さくすることによって、これらの各電極は高周波信号に対して短絡し難くなる。
【００４７】
尚、特開昭６２−２４２３６５号公報は、ソース拡散層とドレイン拡散層とが互いにくし歯状に入り込み、ドレイン拡散層周辺をゲート電極で囲む構造を有するＭＯＳ型出力回路素子を開示している。
【００４８】
しかし、この構成は各電極間の容量を考慮していない。むしろ、このような構成を採用することによって、各電極間の距離は小さくなり、その結果、各電極間の容量は大きくなってしまう。
【００４９】
また、特開平１１−３４０４６８号公報は、略くし型のドレイン領域を有するＬＤＭＯＳを開示している。この構成によれば、ドレイン電極の面積を小さくすることで、出力容量を低減させることができる。
【００５０】
しかし、この構成は、各電極間の距離が不変であるので、本実施の形態とは出力容量を低減させる方策が本質的に異なる。
【００５１】
【発明の効果】
本発明に従った横型半導体素子によれば、微細化されても高周波信号の遮断特性が良好である。
【図面の簡単な説明】
【図１】本発明に係る実施の形態に従ったＬＤＭＯＳ２００の模式的な拡大平面図。
【図２】図１に示すＬＤＭＯＳ２００をさらに拡大した平面図。
【図３】図２に示すＡ−Ａ線に沿った断面図。
【図４】図２に示すＢ−Ｂ線に沿った断面図。
【図５】図２に示すＣ−Ｃ線に沿った断面図。
【図６】典型的なＬＤＭＯＳ１００の模式的な平面図。
【図７】図６に示すＸ−Ｘ線に沿った断面図。
【符号の説明】
２００  ＬＤＭＯＳ
１１０  半導体基板
１２０  ゲート絶縁膜
１２２、１２４、１２６  層間絶縁膜
１２８  保護膜
１３０  ゲート電極
１４０  ソース層
１４２  横方向拡散層
１５０  ドレイン層
１６０、１８０  コンタクトホール
１７０  ソース電極
１７２  コンタクト領域
１７４  配線領域
１９０  ドレイン電極
１９２  コンタクト領域
１９４  配線領域
Ｃｇｓ  ソース−ゲート間の容量
Ｃｄｓ  ソース−ドレイン間の容量
Ｃｇｄ  ドレイン−ゲート間の容量
【図１】
2004172405.tif 000003
【図２】
2004172405.tif 000004
【図３】
2004172405.tif 000005
【図４】
2004172405.tif 000006
【図５】
2004172405.tif 000007
【図６】
2004172405.tif 000008
【図７】
2004172405.tif 000009