(57)【要約】【課題】不揮発性半導体記憶装置のデータ書き込み時間を大幅に短縮する。【解決手段】メモリアレイは、各々のメモリセルに正データがプログラムされる第１のメモリセルアレイＭＡＴと、各々のメモリセルに正データの反転データがプログラムされる第２のメモリセルアレイＭＡＲに分割されている。カラムデコーダ２０は、正データが書き込まれたメモリセルＭｔｊが接続されたビット線ＢＬｔｊとその反転データが書き込まれたメモリセルＭｔｊが接続されたビット線ＢＬｒｊとを同時に選択する。そして、差動アンプ２３は、この一対のビット線ＢＬｔｊ，ＢＬｒｊに出力された信号の差を増幅し、Ｉ／Ｏ線２４に出力する。【選択図】  図１
2004355675.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、
複数のワード線と、
前記複数のビット線と複数のワード線の各交点に配置された複数の不揮発性メモリセルと、
前記複数のワード線の中、１本のワード線を選択するロウアドレスデコーダと、
前記複数のビット線の中、一対のビット線を同時に選択するカラムアドレスデコーダと、
前記カラムアドレスデコーダによって選択された一対のビット線にそれぞれ接続された一対の不揮発性メモリセルから該一対のビット線に出力される信号の差を増幅する差動増幅器と、を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記カラムアドレスデコーダによって選択された一対のビット線にそれぞれ接続された一対の不揮発性メモリセルの一方に正データを他方にその反転データを書き込む書き込み回路を有することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不揮発性メモリセルがスプリットゲート型不揮発性メモリセルであることを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
複数の第１のビット線と複数のワード線の各交点に配置された複数の第１の不揮発性メモリセルから成る第１のメモリセルアレイと、
複数の第２のビット線と前記複数のワード線の各交点に配置された複数の第２の不揮発性メモリセルから成る第２のメモリセルアレイと、
前記複数のワード線の中、１本のワード線を選択するロウアドレスデコーダと、
前記複数の第１のビット線の中から１本のビット線を選択し、同時に前記複数の第２のビット線の中から一対のビット線を選択するカラムアドレスデコーダと、
前記カラムアドレスデコーダによって選択された一対のビット線にそれぞれ接続された一対の不揮発性メモリセルから該一対のビット線に出力される信号の差を増幅する差動増幅器と、を有することを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記カラムアドレスデコーダによって選択された一対のビット線にそれぞれ接続された第１の不揮発性メモリセル及び第２の不揮発性メモリセルの一方に正データを他方にその反転データを書き込む書き込み回路を有することを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記第１及び第２の不揮発性メモリセルがスプリットゲート型不揮発性メモリセルであることを特徴とする請求項４又は請求項５記載の不揮発性半導体記憶装置。
【請求項７】
複数のビット線と、
複数のワード線と、
前記複数のビット線と複数のワード線の各交点に配置された複数の不揮発性メモリセルと、
前記複数のワード線の中、１本のワード線を選択するロウアドレスデコーダと、
前記複数のビット線の中、一対のビット線を同時に選択するカラムアドレスデコーダと、
前記カラムアドレスデコーダによって選択された一対のビット線にそれぞれ接続された一対の不揮発性メモリセルから該一対のビット線に出力される信号の差を増幅する差動増幅器と、を有する不揮発性半導体記憶装置の制御方法であって、
前記複数の不揮発性メモリセルに記憶されたデータを消去する過程と、
前記カラムアドレスデコーダによって選択された一対のビット線にそれぞれ接続された一対の不揮発性メモリセルの一方にデータを所定時間、書き込む過程と、
前記一対のビット線にそれぞれ接続された一対の不揮発性メモリセルから該一対のビット線に出力される信号の差を差動増幅器により増幅する過程と、を有することを特徴とする不揮発性半導体記憶装置の制御方法。
【請求項８】
前記所定時間は、前記一対の不揮発性メモリセルに流れるセル電流の差が一定電流となるまでの時間であることを特徴とする請求項７記載の不揮発性半導体記憶装置の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に電気的に消去可能なプログララマブルＲＯＭ（ＥＥＰＲＯＭ：Ｅｌｅｃｔｒｉｃａｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）に関する。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなるＥＥＰＲＯＭにおいては、フローティングゲートとコントロールゲートを有する２重ゲート構造のトランジスタによって各メモリセルが構成される。
【０００３】
このような２重ゲート構造のトランジスタの場合、フローティングゲートのドレイン側で発生したホットエレクトロンをソース側へ加速し、ゲート絶縁膜を通過させてフローティングゲートに注入することにより情報の書き込みが行われる。
【０００４】
そして、フローティングゲートに電荷が注入されたか否かによるメモリセルトランジスタの動作特性の差を検出することで、情報の読み出しが行われる。
【０００５】
このようなメモリセルの構造には、２種類が有り、一つはスタックゲート型と呼ばれ、もう一つはスプリットゲート型と呼ばれる。
【０００６】
スプリットゲートのメモリセルは、図６に示す如く、ドレイン１とソース２の間に形成されたチャネル上に、フローティングゲート４が絶縁膜３を介して一部がソース領域２に重畳して形成され、また、コントロールゲート５が絶縁膜６を介してその一部がフローティングゲート４に重畳して形成される。
【０００７】
このようなスプリットゲート型のメモリセルを用いた不揮発性半導体記憶装置の概略構成を図７に示す。複数のメモリセルがｎ×ｍの行及び列に配置され、マトリクスを成すようにメモリセルアレイが構成されている。
【０００８】
各々のメモリセルは、ｎ本のワード線ＷＬ０〜ＷＬｎ−１とｍ本のビット線ＢＬ０〜ＢＬｍ−１の交点に配置され、各行のメモリセルのコントロールゲート（図６の５）がｎ本のワード線ＷＬ０〜ＷＬｎ−１のうち一本に接続され、ドレイン（図６の１）がｍ本のビット線ＢＬ０〜ＢＬｍ−１のうち１本に接続される。
【０００９】
また、各行のメモリセル７のソース（図６の２）は、共通ソース線ＳＬに接続される。なお、図７においては、上記メモリセルアレイにおいて、ｋ行目のワード線ＷＬｋに接続されたｍ個のメモリセルＭ０〜Ｍｍ−１だけを示している。
【００１０】
ローアドレスデコーダ１０は、選択されたワード線（例えばワード線ＷＬｋ）に関連する共通ソース線ＳＬに、プログラムモード、読み出しモード及び消去モードに従った電圧を供給する。カラムアドレスデコーダ１１は、プログラムモード時及び読み出しモード時にｍ本のビット線ＢＬ０〜ＢＬｍ−１の１本（例えば、ビット線ＢＬｊ）を選択する。
【００１１】
プログラムモード時には選択されたビット線ＢＬｊに書き込み回路１２によって制御される電圧が印加され、読み出しモード時には、選択されたビット線ＢＬｊがセンスアンプ１３に接続される。
【００１２】
次に、上述した不揮発性半導体記憶装置の消去、プログラム及び読み出しの各動作を説明する。
【００１３】
（１）消去動作
カラムアドレスデコーダ１０はすべてのビット線ＢＬ０〜ＢＬｍ−１に接地電位（０Ｖ）を印加し、ロウアドレスデコーダ１０は全てのワード線ＷＬ０〜ＷＬｎ−１に消去電圧（１４．５Ｖ）を印加する。すると、全てのメモリセルのコントロールゲート５には消去電圧（例えば１４．５Ｖ）が印加され、ドレイン１及びソース２には０Ｖが印加される。
【００１４】
ここで、１つのワード線ＷＬｋに接続されたメモリセルＭ０〜Ｍｍ−１に着目すると、コントロールゲート５とフローティングゲート４の間の容量結合よりソース２とフローティングゲート４の間の容量結合の方が格段に大きいため、このときのフローティングゲート４の電位は、ソース２との容量結合によりソース２と同じ０Ｖに固定され、コントロールゲート５とフローティングゲート４の電位差が１４．５Ｖとなり、Ｆ−Ｎトンネル電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌ  Ｃｕｒｒｅｎｔ）がトンネル酸化膜６を介して流れる。
即ち、フローティングゲート４に注入されていた電子がフローティングゲート４の突出部からコントロールゲート５に引き抜かれる。このようにして、１つのワード線ＷＬｋに接続されたメモリセルＭ０〜Ｍｍ−１の一括消去が行われる。
【００１５】
（２）プログラム動作（書き込み動作）
ロウアドレスデコーダ１０は、印加されたロウアドレスデータＲＡＤに基づいて、例えばワード線ＷＬＫを選択する。すると、ロウアドレスデコーダ１０はこのワード線ＷＬｋに選択電圧Ｖｇｐ（例えば、２．０Ｖ）を印加し、その他の選択されないワード線には接地線圧０Ｖを印加する。更に、ロウアドレスデコーダ１０は、選択されたワード線ＷＬｋに関わる共通ソース線ＳＬにプログラム電圧Ｖｐ（例えば１２．２Ｖ）を供給する。
【００１６】
カラムアドレスデコーダ１１は、カラムアドレスデータＣＡＤに基づいて選択されたビット線ＢＬ（例えばＢＬｊとする）を書き込み回路１２に接続する。従って、選択されたビット線ＢＬｊには、入出力端子Ｉ／Ｏ線１４に印加される書き込みデータに基づく電圧が印加される。
例えば、入出力Ｉ／Ｏ線１４にデータ「０」が印加されている場合には、ビット線ＢＬｊには書き込み可能電圧Ｖｓｅ（例えば、０．９Ｖ）が印加され、入出力Ｉ／Ｏにデータ「１」が印加されている場合には、ビット線ＢＬｊには書き込み禁止電圧Ｖｓｄ（例えば、４．０Ｖ）が印加される。また、選択されない他のビット線には、書き込み禁止電圧Ｖｓｄ（例えば、４．０Ｖ）が印加される。
【００１７】
従って、ワード線ＷＬｋとビット線ＢＬｊで指定されたメモリセルＭｊでは、入出力Ｉ／Ｏ線１４にデータ「０」が印加されている時には、ソース２に１２．２Ｖ、ドレイン１に０．９Ｖ、コントロールゲート５に２．０Ｖが印加される。これにより、ドレイン１からソース２に向かってキャリア（電子）が流れることになるが、フローティングゲート３とソース２の容量結合のために、フローティングゲート４の電圧は、ソース２の電位とほぼ同一となる。従ってキャリアはホットエレクトロンとして絶縁膜３を介してフローティングゲート４に注入される。一方、入出力Ｉ／Ｏ線１４にデータ「１」が印加されている時には、メモリセルＭｊのソース２に１２．２Ｖ、ドレイン１に４．０Ｖ、コントロールゲート５に２．０Ｖが印加されるため、メモリセルＭｊはオフ状態となりキャリアは流れず、フローティングゲート４への注入はされない。
また、選択されていないメモリセルについても、同様にドレイン１、ソース２、コントロールゲート５の電圧がプログラム条件を満足しないため、キャリアはフローティングゲート４へ注入はされない。
【００１８】
（３）読み出し動作
ロウアドレスデコーダ９は、ローアドレスデータＲＡＤに基づき選択されたワード線ＷＬ（例えばワード線ＷＬｋ）に選択電圧Ｖｇｒ（例えば、４．０Ｖ）を印加すると共に、全ての共通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一方、カラムアドレスデコーダ１１は、カラムアドレスデータＣＡＤに基づき選択されたビット線ＢＬ（例えばビット線ＢＬｊ）をセンスアンプ１３に接続する。
これにより、ワード線ＷＬｋとビット線ＢＬｊによって選択されたメモリセルＭｊｊに保持されたデータの読み出しが行われる。このとき、センスアンプ１３は一定のリファレンス電流ＩｒｅｆとメモリセルＭｊに流れるセル電流Ｉｒの大小関係に基づいて読み出しデータの判定を行う。すなわち、セル電流Ｉｒ＞リファレンス電流Ｉｒｅｆであれば、データ「１」と判定し、セル電流Ｉｒ＜リファレンス電流Ｉｒｅｆであれば、データ「０」と判定する。
【００１９】
【特許文献１】
特開平１１−２３２８９１号公報
【００２０】
【発明が解決しようとする課題】
しかしながら、読み出しモードにおけるセル電流Ｉｒは、経時変化やプログラミング時のディスターブ等の様々な要因によって変動する。例えば、あるメモリセルＭｊにデータ「１」（フローティングゲート４にキャリア（電子）が注入されていない状態）であるとすると、時間の経過とともにフローティングゲート４に基板から電子が入り込み、セル電流Ｉｒが減少する。
【００２１】
一方、リファレンス電流Ｉｒｅｆは一定であるから、セル電流Ｉｒがリファレンス電流Ｉｒｅｆより小さくなると、データ「１」がデータ「０」に化けてしまう。このように、データリテンション特性（データ保持特性）が悪化したり、ディスターブの制約になる等の問題があった。
【００２２】
また、上述した従来の不揮発性半導体記憶装置は、データの書き換え時間に長時間を要するという問題があった。例えば、あるメモリセルＭｊにデータ「１」がプログラムされているときに、これをデータ「０」に書きかえるときは、上述したプログラム動作を行う。これはホットエレクトロンを絶縁膜３を介してフローティングゲート４に注入する方式であるため、比較的短時間（数μｓｅｃ）で実行できる。
【００２３】
一方、あるメモリセルＭｊにデータ「０」がプログラムされているときに、これをデータ「１」に書きかえるときには、消去動作を行う。しかしながら、これはフローティングゲート４に注入されていた電子をＦ−Ｎトンネル電流を流してコントロールゲート５に引く抜くという方式であるため、従来の回路方式では数ｍｓｅｃという長時間を要していた。
【００２４】
【課題を解決するための手段】
そこで、本発明の不揮発性半導体記憶装置は、複数のビット線と、複数のワード線と、複数のビット線と複数のワード線の各交点に配置された複数の不揮発性メモリセルを有しており、さらに複数のワード線の中、１本のワード線を選択するロウアドレスデコーダと、複数のビット線の中、一対のビット線を同時に選択するカラムアドレスデコーダを有している。
【００２５】
そして、カラムアドレスデコーダによって選択された一対のビット線にそれぞれ接続された一対の不揮発性メモリセルから該一対のビット線に出力されるデータの差を増幅する差動増幅器を設けたものである。
【００２６】
本発明によれば、一対の不揮発性メモリセルからのデータの差を差動増幅する方式を採用したので、様々な要因による読み出しモードにおけるセル電流Ｉｒの変動が補償され、誤動作を防止することができる。また、差動増幅器が誤動作しない程度のデータの差が得られればよいので、読み出しマージンが小さくても良い。そのため、書き込み時間を大幅に短縮することができる。
【００２７】
また、本発明の不揮発性半導体記憶装置の制御方法は、まず複数の不揮発性メモリセルに記憶されたデータを消去し、カラムアドレスデコーダによって選択された一対のビット線にそれぞれ接続された一対の不揮発性メモリセルの一方にデータを所定時間、書き込み、その後、一対のビット線にそれぞれ接続された一対の不揮発性メモリセルから該一対のビット線に出力される信号の差を差動増幅器により増幅するものである。
【００２８】
【発明の実施の形態】
次に、本発明の実施形態に係る不揮発性半導体装置について、図面を参照しながら詳細に説明する。図１はスプリットゲート型のメモリセルを用いた不揮発性半導体記憶装置の概略構成を示す回路図である。なお、図中のメモリセルは図６に示したものと同じ構造である。
【００２９】
複数のメモリセルが行及び列に配置され、マトリクスを成すようにメモリセルアレイが構成されている。メモリアレイは、各々のメモリセルに正データがプログラムされる第１のメモリセルアレイＭＡＴと、各々のメモリセルに正データの反転データがプログラムされる第２のメモリセルアレイＭＡＲに分割されている。
【００３０】
第１のメモリセルアレイＭＡＴにおいて、各々のメモリセルは、ｎ本のワード線ＷＬ０〜ＷＬｎ−１とｍ本のビット線ＢＬｔ０〜ＢＬｔｍ−１の交点に配置され、各行のメモリセルのコントロールゲート（図６の５）がｎ本のワード線ＷＬ０〜ＷＬｎ−１のうち１本に接続され、ドレイン（図６の１）がｍ本のビット線ＢＬｔ０〜ＢＬｔｍ−１のうち１本に接続される。また、各行のメモリセル７のソース（図６の２）は、共通ソース線ＳＬに接続される。
【００３１】
第２のメモリセルアレイＭＡＲにおいて、各々のメモリセルは、同様にして、ｎ本のワード線ＷＬ０〜ＷＬｎ−１とｍ本のビット線ＢＬｒ０〜ＢＬｒｍ−１の交点に配置され、各行のメモリセルのコントロールゲート（図６の５）がｎ本のワード線ＷＬ０〜ＷＬｎ−１のうち１本に接続され、ドレイン（図６の１）がｍ本のビット線ＢＬｒ０〜ＢＬｒｍ−１のうち１本に接続される。また、各行のメモリセル７のソース（図６の２）は、共通ソース線ＳＬに接続される。
【００３２】
なお、図１においては、第１メモリセルアレイＭＡＴにおいて、ｋ行目のワード線ＷＬｋに接続されたｍ個のメモリセルＭｔ０〜Ｍｔｍ−１、第２メモリセルアレイＭＡＴにおいて、ｋ行目のワード線ＷＬｋに接続されたｍ個のメモリセルＭｒ０〜Ｍｒｍ−１だけを示している。
【００３３】
ロウアドレスデコーダ２０は、選択されたワード線ＷＬ（例えば、ワード線ＷＬｋ）に関連する共通ソース線ＳＬに、プログラムモード、読み出しモード及び消去モードに従った電圧を供給する。カラムアドレスデコーダ２１は、プログラムモード時及び読み出しモード時に、第１のメモリセルアレイＭＡＴ中のｍ本のビット線ＢＬｔ０〜ＢＬｔｍ−１の１つ（例えばＢＬｔｊ）及び、第２のメモリセルアレイＭＡＴ中のｍ本のビット線ＢＬｒ０〜ＢＬｒｍ−１の１つ（例えばＢＬｒｊ）を選択する。
【００３４】
そして、プログラムモード時にはカラムアドレスデコーダ２１によって選択された一対のビット線ＢＬｔｊ及びＢＬｒｊに書き込み回路２２によって制御される電圧が印加され、一対のビット線ＢＬｔｊ及びＢＬｒｊのいずれか一方に接続されたメモリセルにのみ、データ「０」がプログラムされる。例えば、ビット線ＢＬｔｊに接続されたメモリセルＭｔｊにデータ「０」がプログラムされる。
【００３５】
ここで、ビット線ＢＬｔｊは第１のメモリセルアレイＭＡＴの中から選ばれた１本のビット線であり、ビット線ＢＬｒｊは第２のメモリセルアレイＭＡＲの中から選ばれた１本のビット線である。このとき、他方のメモリセルＭｒｊには事前に行われる消去動作によりデータ「１」が書き込まれている。なお、カラムアドレスデコーダ２１はデータ「０」を書き込むべき一対のビット線ＢＬｔｊ及びＢＬｒｊのいずれか一方を選択するようにしてもよい。
【００３６】
また、読み出しモード時には、カラムアドレスデコーダ２１によって選択された一対のビット線ＢＬｔｊ及びＢＬｒｊは、それぞれ正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）及び反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）を介して、差動アンプ２３の一対の差動入力端子に接続される。これにより、一対のメモリセルＭｔｊ，Ｍｒｊに書き込まれた正データ（例えばデータ「０」）と反転データ（例えば、データ「１」）に応じた信号の差が差動アンプ２３によって増幅され、データ「０」又は「１」がその出力として、Ｉ／Ｏ線２４に出力される。
【００３７】
図２は差動アンプ２３の具体的な構成例を示す回路図である。この差動アンプ２３は差動アンプ部５０とプリチャージ回路部６０から構成されている。差動アンプ部５０において、センスアンプ活性化信号ＳＡがＭＯＳトランジスタＭＴ１，ＭＴ２，ＭＴ３，ＭＴ４のゲートに印加されている。ＭＴ１，ＭＴ２はＰチャネル型、ＭＴ３，ＭＴ４はＮチャネル型である。
【００３８】
インバータＩＮＶ１，ＩＮＶ２は一方の出力が他方の入力に接続され、増幅器として動作する。センス活性化信号ＳＡがハイに立ち上がると、ＭＴ１，ＭＴ２はオフし、ＭＴ３，ＭＴ４がオンして、インバータＩＮＶ１，ＩＮＶ２は、ＭＴ３，ＭＴ４を介して、それぞれ正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）、反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）に接続される。
【００３９】
また、プリチャージ回路部６０において、プリチャージ信号ＰＣがＭＯＳトランジスタＭＴ５，Ｍ６，ＭＴ７のゲートに印加されている。ＭＴ５，ＭＴ６，ＭＴ７はＮチャネル型である。プリチャージ信号がハイに立ち上がると、ＭＴ５，ＭＴ６，ＭＴ７がオンし、インバータＩＮＶ３及びＮチャネル型のＭＯＳトランジスタＭＴ８が働いて、正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）、反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）は約１／２Ｖｄｄに電位にプリチャージされる。Ｖｄｄは電源電圧である。
【００４０】
プリチャージ信号がロウになると、インバータＩＮＶ３は電源から切り離され、またＮチャネル型ＭＯＳトランジスタＭＴ９がオンすることにより、ＭＴ８はオフし、プリチャージは解除される。
【００４１】
次に、この差動アンプ２３を用いた、読み出し動作について図３の動作タイミング図を参照しながら説明する。まず、プリチャージ期間において、プリチャージ信号ＰＣがハイに立ち上がり、正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）、反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）は約１／２Ｖｄｄに電位にプリチャージされる。プリチャージ信号ＰＣがロウに下がると、プリチャージが解除される。
【００４２】
そして、ロウアドレスデコーダ２０は、ローアドレスデータＲＡＤに基づき選択されたワード線ＷＬ（例えばＷＬｋとする）に選択電圧Ｖｇｒ（例えば、４．０Ｖ）を印加すると共に、全ての共通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一方、カラムアドレスデコーダ２１は、カラムアドレスデータＣＡＤに基づき選択された一対のビット線ＢＬ（例えばビット線ＢＬｔｊ，ＢＬｒｊ）を正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）、反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）を介して差動アンプ２３に接続する。
【００４３】
正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）、反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）には、一対のビット線ＢＬｔｊ，ＢＬｒｊにそれぞれ接続された一対のメモリセルＭｔｊ、Ｍｒｊからの信号が徐々に出力される。例えば、メモリセルＭｔｊにデータ「１」が書き込まれ、メモリセルＭｒｊにデータ「０」が書き込まれているとすると、メモリセルＭｔｊに流れるセル電流Ｉｒｔ（ｊ）はメモリセルＭｒｊに流れるセル電流Ｉｒｂ（ｊ）よりも大きくなる。（Ｉｒｔ（ｊ）＞Ｉｒｂ（ｊ））すると、この電流の差によって、正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）と反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）の電位差は徐々に大きくなっていく（図３中における待ち期間）。
【００４４】
その後、センス活性化信号ＳＡがハイに立ち上がると、差動アンプ部５０が活性化され、正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）と反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）の電位差を急速に増幅する。そして、差動アンプ２３の出力はインバータＩＮＶ４を通して、Ｉ／Ｏ線２４に出力される。
【００４５】
次に、上述した不揮発性半導体記憶装置のデータ書き換え方法の一例について、図４を参照しながら説明する。いま、初期状態としてメモリセルＭｔｊに正データであるデータ「０」が書き込まれており、対応するメモリセルＭｒｊにその反転データであるデータ「１」が書き込まれているものとする。
【００４６】
この状態から、メモリセルＭｔｊをデータ「０」に、メモリセルＭｒｊをデータ「１」に書き換える場合について説明する。
【００４７】
まず、それぞれ正データとその反転データが書き込まれた一対のメモリセルＭｒｊ，Ｍｔｊに対して事前消去動作（ｐｒｅ−ｅｒａｓｅ）を施す。このときの動作は、従来例で説明した消去動作と同様である。
【００４８】
すなわち、カラムアドレスデコーダ２０は第１のメモリアレイＭＡＴのすべてのビット線ＢＬｔ０〜ＢＬｔｍ−１、及び第２のメモリアレイＭＡＲのすべてのビット線ＢＬｒ０−ＢＬｒｍ−１に接地電位（０Ｖ）を印加し、ロウアドレスデコーダ２０は全てのワード線ＷＬ０−ｎに消去電圧（１４．５Ｖ）を印加する。すると、すべてのメモリセルのコントロールゲート５には消去電圧（１４．５Ｖ）が印加され、ドレイン１及びソース２には０Ｖが印加される。
【００４９】
ここで、１つのワード線ＷＬｋに接続されたメモリセルＭｔ０〜Ｍｔｍ−１及びメモリセルＭｒ０〜Ｍｒｍ−１に着目すると、コントロールゲート５とフローティングゲート４の間の容量結合よりソース２とフローティングゲート４の間の容量結合の方が格段に大きいため、このときのフローティングゲート４の電位は、ソース２との容量結合によりソース２と同じ０Ｖに固定され、コントロールゲート５とフローティングゲート４の電位差が１４．５Ｖとなり、Ｆ−Ｎトンネル電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌ  Ｃｕｒｒｅｎｔ）がトンネル酸化膜６を介して流れる。これにより、すべてのメモリセルのデータが消去される。換言すれば、すべてのメモリセルにデータ「１」が書き込まれる。
【００５０】
ただし、本実施形態では、データ「０」が書き込まれていたメモリセルＭｒｊのセル電流Ｉｒｂ（ｊ）が一定電流（例えば１０μＡ）以上になるまでの時間だけ、上記の事前消去動作を行う。その時間は、１００μｓｅｃ程度であり、完全に消去を行う時間（数ｍｓｅｃ）に比して、きわめて短時間である。
【００５１】
その後、データ「０」をプログラムすべきメモリセルＭｔｊに対してのみ、プログラム動作を行う。その動作は、前述の通りである。そして、メモリセルＭｒｊ，Ｍｔｊのセル電流の差電流ΔＩ＝Ｉｒｂ（ｊ）−Ｉｔｂ（ｊ）が一定値（例えば、１０μＡ）になった時点で、プログラム動作を停止する。
このメモリセルＭｒｊ，Ｍｔｊのセル電流の差ΔＩに応じて生じる正Ｉ／Ｏ線（Ｔｒｕｅ  Ｉ／Ｏ）と反転Ｉ／Ｏ線（Ｂａｒ  Ｉ／Ｏ）の電位差を上記の差動アンプ２３を用いて増幅することになる。このためのプログラム時間は３０μｓｅｃ程度である。従って、トータルの書き換え時間は１３０μｓｅｃ程度であり、これは従来例に比して格段に短い。
【００５２】
すなわち、本実施形態によれば、正データと反転データが書き込まれた一対のメモリセルＭｒｊ，Ｍｔｊのセル電流の差電流ΔＩに基づいてデータの読み出し判定を行う方式を採用したため、差動アンプ２３が誤動作しないだけの差電流ΔＩが得られればよいことになり、データの書き込み時間が大幅に短縮されるのである。
このデータ書き込み時間に関して、本実施形態と従来例とをさらに具体的に比較すれば以下の通りである。従来例において、センスアンプ１３のリファレンス電流Ｉｒｅｆを３０μＡに設定し、センスアンプ１３の判定マージンを１０μＡとすると、メモリセルのデータ「１」を書き込むためには、セル電流Ｉｒとして４０μＡが必要となる。
そのため、図５に示すように、ワーストなメモリセルを想定すると、１０ｍｓｅｃ程度の消去時間（データ「１」の書き込み時間）を要していた。これに対して本実施形態によれば、従来と同程度の、差動アンプ２３の判定マージン１０μＡを確保するのに、上述したように１３０μｓｅｃ程度で足りる。これにより、本実施形態によれば、従来例に比して１／１０００という圧倒的なスピードでデータの書き込み、もしくは書き換えが可能である。
【００５３】
また、これを別の観点から見ると、従来と同程度の書き込み時間（１０ｍｓｅｃ程度）を設定すると、データ「０」、データ「１」の両方について、センスアンプ１３の判定マージンは１０μＡ〜２０μＡしか確保できない。
【００５４】
これに対して本実施形態によれば、書き込み時間を従来と同程度にすれば、差動アンプ２３の判定マージンは４０μＡ以上になる。この広いマージンが得られることにより、データリテンション特性（データ保持特性）、ディスターブ特性、エンディランス特性などが大幅に向上する。
【００５５】
さらに、正データが書き込まれたメモリセルＭｔｊとその反転データが書き込まれたメモリセルＭｒｊとは、メモリセルアレイの中で同じ向きに配置され、かつ同じトランジスタサイズを有しているため、同じ特性を有している。そのため、経時変化やプログラミング時のディスターブ等の様々な要因により、セル電流Ｉｒｔ（ｊ），Ｉｒｂ（ｊ）の変動は、同じように変動する。
【００５６】
例えば、メモリセルＭｔｊのセル電流がΔＩだけ増加して、Ｉｒｔ（ｊ）＋ΔＩとなると、メモリセルＭｒｊのセル電流は、Ｉｒｔ（ｊ）＋ΔＩとなる。従って、それらセル電流の差はＩｒｔ（ｊ）−Ｉｒｂ（ｊ）と一定になる。本実施形態によればこの差電流Ｉｒｔ（ｊ）−Ｉｒｂ（ｊ）に応じた電位差を差動アンプ２３で増幅しているので、セル電流Ｉｒｔ（ｊ），Ｉｒｂ（ｊ）の変動の変動による誤動作を防止することができる。
【００５７】
なお、本実施形態ではスプリットゲート型のメモリセルを有する、電気的に消去可能な不揮発性半導体記憶装置を例として説明したが、本発明はこれに限らず、他のタイプのメモリセルを有する電気的消去可能な不揮発性半導体記憶装置、例えばスタックゲート型のメモリセルを有する、電気的に消去可能な不揮発性半導体記憶装置に対しても適用できるものである。
【００５８】
また、本実施形態ではメモリセルアレイの全体を第１のメモリセルアレイＭＡＴと第２のメモリアレイＭＡＲを２つのメモリ領域に分割して、各メモリアレイの中からそれぞれ選択された一対のメモリセルからの信号を差動増幅しているが、メモリセルアレイの一部を高信頼性メモリ領域として設定して、その高信頼性メモリ領域内で第１のメモリセルアレイＭＡＴと第２のメモリアレイＭＡＲを２つのメモリ領域に分割し、他のメモリ領域を従来例と同じ構成にしてもよい。
【００５９】
そして、データ破壊や読み出しエラーを起こすと不揮発性半導体記憶装置がデバイスとして機能を果たさなくなるような重要なデータ、例えばＩＤデータやデバイス固有のデータ等をこの高信頼性メモリ領域に書き込み、保存するようにする。これにより、係る重要データが確実に読み出しできるようになるので、不揮発性半導体記憶装置の高信頼性化を図ることができる。
【００６０】
【発明の効果】
本発明によれば、一対のメモリセルに正データとその反転データをそれぞれ書き込み、その一対のメモリセルに接続された一対のビット線に出力される信号を差動増幅することにより、データを検出するようにしたので、不揮発性半導体記憶装置のデータ書き込み時間を大幅に短縮し、併せて、そのデータリテンション特性（データ保持特性）、ディスターブ特性、エンディランス特性などを大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る不揮発性半導体記憶装置の概略構成を示す回路図である。
【図２】図１の差動アンプの具体的な構成例を示す回路図である。
【図３】本発明の実施形態に係る不揮発性半導体記憶装置の読み出し動作を説明する動作タイミング図である。
【図４】本発明の実施形態に係る不揮発性半導体記憶装置のデータ書き換え方法の一例を説明する図である。
【図５】メモリセルの消去特性を示す図である。
【図６】スプリットゲートのメモリセルの断面構造図である。
【図７】従来例に係る不揮発性半導体記憶装置の概略構成を示す回路図である。
【符号の説明】
２０  ロウアドレスデコーダ
２１  カラムアドレスデコーダ
２２  書き込み回路
２３  差動アンプ
２４  Ｉ／Ｏ線
５０  差動アンプ部
６０  プリチャージ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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