(57)【要約】【課題】  静電荷による高電圧発生に対して均一な複数の電流通路を確保して、ＥＳＤ特性を向上させることができ、高いＥＳＤレベルを確保することにより半導体集積回路素子の信頼性をより向上させることが可能な静電気放電保護回路を提供する。【解決手段】  各々がドレイン、ソース、コントロールゲート及びフローティングゲートを有し、それぞれのドレイン／ソース電流路がＩ／Ｏパッドと接地線との間に接続され、コントロールゲートがＩ／Ｏパッドに接続されたフラッシュセルを多数配置し、各前記フラッシュセルのフローティングゲートと接地線との間に抵抗を接続して、静電気放電保護回路を構成する。【選択図】図４
2004311981.tif 000002
【特許請求の範囲】
【請求項１】
各々がドレイン、ソース、コントロールゲート及びフローティングゲートを有し、それぞれの前記ドレイン／ソース電流路がＩ／Ｏパッドと接地線との間に接続され、前記コントロールゲートが前記Ｉ／Ｏパッドに接続された複数のフラッシュセルと、
各前記フラッシュセルの前記フローティングゲートと前記接地線との間に接続された抵抗と
を備えてなる静電気放電保護回路。
【請求項２】
請求項１に記載の静電気放電保護回路において、
前記抵抗は、ポリシリコン層又はＰＮジャンクションによって形成される
ことを特徴とする静電気放電保護回路。
【請求項３】
請求項１に記載の静電気放電保護回路において、
前記複数のフラッシュセルは、フィンガ状に配置されて形成される
ことを特徴とする静電気放電保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路素子に用いる静電気放電保護回路に関し、特に、フラッシュメモリのメモリセルの構造を多数利用することにより、静電気放電特性を向上させることのできる静電気放電保護回路に関する。
【背景技術】
【０００２】
静電気放電(Electro-Static Discharge)（以下、「ＥＳＤ」という）は、半導体集積回路素子において、高温搬送車中での素子特性の低下、エレクトロマイグレーション(electromigration)、ＴＤＤＢ(Time-Dependent Dielectric Breakdown)、α線によるソフトエラーなどとともに、現在ＶＬＳＩの主な欠陥(failure)の原因として知られている。ところが、特に、ＥＳＤは、半導体回路を直接瞬間的に破壊し、ウェーハレベルの工程初期段階から顧客が素子に接するまでのいずれの段階や時点でも起こり得るという特徴により、集積回路の欠陥を生じさせる原因の中でも最も大きな部分を占めている。
【０００３】
さらに、素子の大きさが段々縮小していく趨勢によって、不純物層の接合深さが薄くなり、ＭＯＳトランジスタを構成するゲート絶縁膜の厚さも薄くなっていくため、次世代集積回路の信頼性に及ぼすＥＳＤの影響は、さらに大きくなるであろうと予想される。
【０００４】
半導体チップの設計面からみれば、ＥＳＤによる過電圧と過電流が内部回路に及ぼす効果を防止するために、Ｉ／Ｏ端（信号入出力端）と接地線（電源線）との間に保護回路を配置することが最も効率的な手段として知られている。現在、集積回路の主流をなしている単位素子は、ＭＯＳトランジスタである。したがって、ＣＭＯＳ論理回路またはアナログ回路において、ＭＯＳトランジスタの特性仕様は、非常に重要視されている。特に、大きい電流の駆動力が必要となるＥＳＤ保護回路用のＭＯＳトランジスタは、ゲート電極の幅が大きいほど良いため、現在、フィンガ型(finger-type)ＭＯＳトランジスタを採用している。
【０００５】
従来の静電気放電保護回路は、図１に示すように、Ｉ／Ｏ端４０と接地線ＶＳＳとの間にＮＭＯＳトランジスタのドレイン／ソース電流路が接続され、ゲートが接地線ＶＳＳに接続された構造を有する。
【０００６】
図２は、従来の方式によるフィンガ型ＭＯＳトランジスタからなる静電気放電保護回路のレイアウト図である。図面中、符号１０はゲート領域、２０は接合領域、３０はコンタクト領域を示す。ゲート領域１０を中心として左側の接合領域２０をソース領域とすれば、右側の接合領域はドレイン領域となる。それぞれのドレイン領域は、直接Ｉ／Ｏパッド４０に連結され、それぞれのソース領域は、各ゲート領域１０とともに、接地線（ＶＳＳ）パッド５０に連結される。
【０００７】
フィンガ型トランジスタからなる従来の静電気放電保護回路は、フィンガ状に多数のゲート領域１０が配置され、このゲート領域１０の両側にソース領域とドレイン領域が交互に配置されている。
【０００８】
このようなフィンガ型の静電気保護回路において、ＮＭＯＳトランジスタのドレインがＩ／Ｏパッド４０に直接連結されている状態で、静電気等により高い外部電圧がかかると、図３に示すように、Ｖｔ１でスナップバック(Snapback)現象が発生し、ドレイン電圧がＶｓｂまで低下する。その後も、静電気による外部電圧がかかり続けると、ドレイン電圧とドレイン電流は、それぞれＶｔ２とＩｔ２へと増加する。増加したドレイン電流がドレイン電圧をＶｔ２以下に減少させなければ、第２ブレークダウン領域に突入し、熱発生の暴走現象(thermal runway process)が始まって、電圧は低下しても電流が増加し続け、デバイスの一部分でメルティング(melting)現象が発生して、デバイスが破壊される。
【０００９】
一般に、ＮＭＯＳトランジスタは、多数のＮＭＯＳトランジスタが並列に接続されている場合、複数のＮＭＯＳトランジスタ間でドレイン／ソース電流が不均一になる傾向がある。図３に示すように、第２ブレークダウン電圧Ｖｔ２がスナップバック電圧Ｖｔ１より小さければ、多数のＮＭＯＳフィンガのうち最も先に導電するフィンガは、他のフィンガがスナップバックされて静電気の電荷を分担する前に、第２ブレークダウン現象を生じて、破壊されることが起こり得る。このような場合には、フィンガ数を増やしても、ＥＳＤ特性を改善することはできない。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、この発明は、フラッシュメモリのメモリセルの構造を利用して、スナップバック電圧を第２ブレークダウン電圧より低くすることにより、上述のような問題点を解消することができる半導体集積回路素子用の静電気放電保護回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、この発明によるフラッシュセルを用いた静電気放電保護回路は、各々がドレイン、ソース、コントロールゲート及びフローティングゲートを有し、それぞれの前記ドレイン／ソース電流路がＩ／Ｏパッドと接地線との間に接続され、前記コントロールゲートが前記Ｉ／Ｏパッドに接続された複数のフラッシュセルと、各前記フラッシュセルの前記フローティングゲートと前記接地線との間に接続された抵抗とを備えてなることを特徴とする。
【発明の効果】
【００１２】
この発明によれば、高電圧による電荷発生に対しても、複数の電流通路を均一に確保して、ＥＳＤ特性を向上させることができ、高いＥＳＤレベル(十分な放電経路)を確保することにより半導体集積回路素子の信頼性をより向上させることができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付する図面を参照してこの発明による静電気放電保護回路の実施例を詳細に説明する。
【００１４】
図４は、この発明によるフラッシュセルを利用した静電気放電保護回路図である。
【００１５】
図４に示すように、Ｉ／Ｏパッド１００と接地線（ＶＳＳ）２００との間に、ドレイン、ソース、コントロールゲート及びフローティングゲートを有するフラッシュセル３００が接続される。フラッシュセルのコントロールゲートは、ドレインとともに、Ｉ／Ｏパッド１００に連結され、フラッシュセルのフローティングゲートは、抵抗Ｒを介して接地線（ＶＳＳ）２００に連結される。抵抗Ｒは、ポリシリコンまたはＰＮジャンクションを用いて形成することができる。フラッシュセル３００は、半導体基板の中に形成されたソース及びドレインを含む。ソース及びドレインが形成された半導体基板の上部には、トンネル酸化膜、フローティングゲート、誘電体膜及びコントロールゲートが、その順に形成される。誘電体膜は、通常ＯＮＯ膜で形成され、図のような、回路接続において、フラッシュセルのＯＮＯ膜は、コントロールゲートとフローティングゲート間のキャパシタの役割をし、フローティングゲートは、既存のＮＭＯＳトランジスタのゲートの役割をする。
【００１６】
このようなフラッシュセルを、多数並べてフィンガ型に構成し、静電気放電保護回路を作るが、そのレイアウトは、図２と類似である。
【００１７】
この発明の回路構成の動作を考察すると、ＥＳＤストレスによってドレインに高い外部電圧がかかると、十分な電荷が抵抗Ｒにカップリングされ、各フィンガのフローティングゲートそれぞれは外部バイアスによって弱くターンオンされる。フローティングゲートが弱くターンオンされることにより、スナップバック電圧は低くなり、フラッシュフィンガセルのうち一部のセルが第２ブレークダウン領域に行く前に他の全てのフィンガセルがスナップバックされる。
【００１８】
したがって、複数のセル間で均一な電流分配が行われてＥＳＤ特性が向上する。もちろん、ＥＳＤ目標電圧とゲートターンオン電圧によって電荷の結合キャパシタ（すなわち、フラッシュセルサイズ）と抵抗値が決定される。
【００１９】
この発明は、実施例を中心として説明されたが、当分野で通常の知識を有する者であれば、このような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明は、これらの実施例に限定されるものではなく、特許請求の範囲によって限定される。
【図面の簡単な説明】
【００２０】
【図１】従来の技術に係る静電気放電保護回路の回路図である。
【図２】フィンガタイプの従来の静電気放電保護回路のレイアウト図である。
【図３】図１の電気的特性を説明するためのグラフである。
【図４】この発明による静電気放電保護回路の回路図である。
【符号の説明】
【００２１】
１０    ゲート
２０    接合領域
３０    コンタクト
４０    Ｉ／Ｏパッド
５０    接地線（ＶＳＳ）
１００    Ｉ／Ｏパッド
２００    接地線（ＶＳＳ）
３００    フラッシュセル
【図１】
2004311981.tif 000003
【図２】
2004311981.tif 000004
【図３】
2004311981.tif 000005
【図４】
2004311981.tif 000006