(57)【要約】　　　（修正有）【課題】ソースクロックに同期するブロックと、ソースクロックと異なる周波数で動作する集積回路部とのインターフェースを同期調停することが不要となる半導体回路装置の提供。【解決手段】入力されたクロック信号をカウントし、カウント値を出力する同期式分周器１１と、この同期式分周器１０から出力されたカウント値の各ビットの信号が入力され、セレクタ信号ＲＳＮＳＥＬに応じて、あるビットのキャリー先読み信号を動作処理実効ステート信号ＲＳＮとして出力するセレクタ回路２０と、前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部３０とを具備する。【選択図】　　図１
2004038457.tif 000002
【特許請求の範囲】
【請求項１】
入力されたクロック信号をカウントし、カウント値を出力する同期式分周器と、
この同期式分周器から出力されたカウント値の各ビットの信号が入力され、セレクタ信号に応じて、所定のビットのキャリー先読み信号を動作処理実効ステート信号として出力するセレクタ回路と、
前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなることを特徴とする半導体回路装置。
【請求項２】
入力されたクロック信号をカウントし、カウント値を出力する同期式分周器と、
セレクタ信号に応じて、前記分周器でのカウント値と設定された値との比較結果を動作処理実効ステート信号として出力するセレクタ回路と、
前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなることを特徴とする半導体回路装置。
【請求項３】
外部信号を前記同期式分周器に入力されたクロック信号でデジタルノイズキャンセルした信号のエッジを検出し、検出信号を前記ソースクロックの１周期分アクティブとなる信号を出力するエッジ検出回路をさらに具備し、
前記セレクタ回路は、前記セレクタ信号に応じて、前記エッジ検出回路からの出力信号を動作処理実効ステート信号として出力することを特徴とする請求項１又は２に記載の半導体回路装置。
【請求項４】
前記集積回路部は、前記動作処理実行ステート信号がアクティブな状態でサンプリングするデジタルノイズキャンセラであることを特徴とする請求項１又は２に記載の半導体回路装置。
【請求項５】
前記集積回路部は、前記動作処理実行ステート信号がアクティブな状態でカウント動作する同期カウンタであることを特徴とする請求項１又は２に記載の半導体回路装置
【請求項６】
前記集積回路部は、前記動作処理実行ステート信号がアクティブな状態で、所定の信号を転送動作する動作周波数選択回路を具備してなることを特徴とする請求項１〜５の何れかに記載の半導体回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、動作周波数切り替え機能を有する集積回路部を内蔵する半導体回路装置に関する。
【０００２】
【従来の技術】
タイマ、ノイズキャンセラ、ＳＩＯ、ＵＡＲＴ等の半導体回路装置では、動作処理周波数（分解能）を切り替える機能を有する。動作処理周波数を切り替える機能を有する半導体回路装置の図１３を用いて説明する。
【０００３】
分周器１３１によって分周した信号ＤＶＣＫや、半導体チップ外部から入力されるイベント信号ＥＸＣＫ等をデジタルノイズキャンセラ１３２でノイズキャンセルした信号を、マルチプレクサ１３３で選択し、動作周波数切り替え必要のある集積回路部１３５のソースクロックＭＣＫとして使用している。
【０００４】
例として、集積回路部１３５の動作周波数としてソースクロックＳＣＫの１／４を選択したときの動作タイミングチャートを図１４に示す。分周器１３１でソースクロックＳＣＫの１／４に分周された信号がマルチプレクサ１３３によって集積回路部１３５のソースクロックＭＣＫとして選択される。集積回路部１３５はソースクロックＭＣＫ周期ごとに動作（ＡＣＴ）する。
【０００５】
従来技術の問題点は、分周器１３１やマルチプレクサ１３３等のソースクロックＳＣＫに同期するブロックと、ソースクロックＭＣＫに同期する集積回路部１３５とのインターフェイスを同期調停するブロック１３４、およびソースクロックＳＣＫに対し非同期なクロックＡＣＫに同期したブロックと集積回路部１３５とのインターフェイスを同期調停するブロック１３６といった同期調停部が必要なことである。
【０００６】
つまり、信号ＳＣＫや信号ＡＣＫに対するレスポンス時間が信号ＭＣＫの周波数に左右されてしまうことが問題である。また、信号ＭＣＫにヒゲがのる可能性があるために集積回路部１３５の処理動作中に動作周波数（集積回路部１３５のソースクロックＭＣＫ）を切り替えることはできないという使用制限があることも問題点の一つである。
【０００７】
【発明が解決しようとする課題】
上述したように、分周器に入力されたクロック信号と、集積回路部に入力されたクロック信号との同期調停を行うために、同期調停部が必要になると言う問題があった。
【０００８】
本発明の目的は、分周器１３１やマルチプレクサ１３３等のソースクロックＳＣＫに同期するブロックと、ソースクロックＳＣＫと異なる周波数で動作する集積回路部とのインターフェースを同期調停することが不要となる半導体回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために以下のように構成されている。
【００１０】
（１）本発明の一例に係わる半導体回路装置は、入力されたクロック信号をカウントし、カウント値を出力する同期式分周器と、この同期式分周器から出力されたカウント値の各ビットの信号が入力され、セレクタ信号に応じて、あるビットのキャリー先読み信号を動作処理実効ステート信号として出力するセレクタ回路と、前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなる。
【００１１】
（２）本発明の一例に係わる半導体回路装置は、入力されたクロックをカウントし、カウント値を出力する同期式分周器と、この分周器でのカウント値を設定された値と比較し、セレクタ信号に応じて、比較結果を動作処理実効ステート信号として出力するセレクタ回路と、前記同期式分周器に入力されたクロック信号をソースクロックとして使用し、前記動作処理実効ステート信号により動作周波数が切り替えられる集積回路部とを具備してなることを特徴とする。
【００１２】
【発明の実施の形態】
本発明の実施の形態を以下に図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。
【００１４】
入力されたソースクロック信号ＳＣＫが、同期式分周器１１及び集積回路部３０及びインターフェイス同期調停部３１に入力されている。
【００１５】
同期式分周器１１は、入力されたソースクロックＳＣＫの立ち上げをカウントする。カウント値は３ビットのデジタルデータとして各ビットの信号が並列に出力される。同期式分周器１１が８つの立ち上げをカウントすると、カウント値はリセットされる。
【００１６】
カウント値の各ビットの信号は、セレクタ回路２０に入力される。カウント値の第１ビットの信号ＤＶＣＫ［０］はセレクタ回路２０内のマルチプレクサ２３、第１のＡＮＤ回路２１、及び第２のＡＮＤ回路２２に入力されている。カウント値の第２ビット信号は、第１のＡＮＤ回路２１、及び第２のＡＮＤ回路２２に入力されている。カウント値の第３ビット信号は、第２のＡＮＤ回路２２に入力されている。第１及び第２のＡＮＤ回路２１，２２の出力信号＆ＤＶＣＫ［１：０］，＆ＤＶＣＫ［２：０］はマルチプレクサ２３に入力されている。また、セレクタ回路２０には、常にアクティブである信号“１”が入力されている。
【００１７】
信号ＤＶＣＫ［０］，＆ＤＶＣＫ［１：０］，＆ＤＶＣＫ［２：０］は、カウント値の各ビットがキャリー（桁上げ）する前にアクティブとなる、キャリー先読み信号である。
【００１８】
マルチプレクサに入力されるカウント値の第１ビットのキャリー先読み信号ＤＶＣＫ［０］は、ソースクロックＳＣＫの２周期毎に、ソースクロックＳＣＫの１周期分アクティブになる。カウント値の第２ビットのキャリー先読み信号＆ＤＶＣＫ［１：０］は、ソースクロックの４周期毎に、ソースクロックＳＣＫの１周期分アクティブになる。カウント値の第２ビットのキャリー先読み信号＆ＤＶＣＫ［２：０］は、ソースクロックＳＣＫの８周期毎に、ソースクロックＳＣＫの１周期分アクティブとなる。
【００１９】
マルチプレクサ２３には、周波数選択エンコード信号ＲＳＮＳＥＬが入力されている。マルチプレクサ２３は、周波数選択エンコード信号ＲＳＮＳＥＬに応じて、信号ＤＶＣＫ［０］，＆ＤＶＣＫ［１：０］，及び＆ＤＶＣＫ［２：０］の何れかを動作処理実効ステート信号ＲＳＮとして出力する。
【００２０】
以下では、ソースクロックの１／４の周波数を選択する選択信号ＲＳＮＳＥＬ［１：０］が入力されたものとして説明する。ソースクロックＳＣＫの１周期を１ステートとし集積回路部３０の動作周波数としてソースクロックＳＣＫの１／４を選択したときの動作タイミングチャートを図２に示す。セレクタ回路２０から出力される動作処理実効ステート信号ＲＳＮは、ソースクロックの４周期のうち１周期だけアクティブとなる。
【００２１】
マルチプレクサ２３は、選択信号ＲＳＮＳＥＬ［１：０］により、第１のＡＮＤ回路２１からの信号＆ＤＶＣＫ［１：０］を動作処理実効ステート信号ＲＳＮ（Ｒｅｓｏｌｕｔｉｏｎ）として、動作周波数切り替え必要のある集積回路部３０に供給する。
【００２２】
集積回路部３０は基本的にソースクロックＳＣＫの周期で動作処理が行われるが、ソースクロックＳＣＫの周波数の１／４で動作する必要のあるブロックは信号ＲＳＮがアクティブとなるステート信号に従って動作処理する。
【００２３】
ＡＣＫ−ＳＣＫインターフェイス同期調停部３１に、ソースクロック信号ＳＣＫに対し非同期なクロック信号ＡＣＫとソースクロック信号ＳＣＫが入力されている。インターフェイス同期調停部３１は、クロック信号ＡＣＫとソースクロック信号ＳＣＫとの同期調停を行う。
【００２４】
次に、集積回路部の具体的な例を用いて、信号ＲＳＮによる動作を説明する。集積回路部３０の例を図３に示す。図３に示す集積回路部はサンプリング回数を４回としサンプリング周期を信号ＲＳＮによって切り替えるノイズキャンセラである。また、このノイズキャンセラの動作タイミングチャートを図４に示す。
【００２５】
ノイズキャンセラには、外部信号ＮＣＩＮとソースクロックＳＣＫと動作処理実効ステート信号ＲＳＮが入力されている。
【００２６】
動作周波数選択付の４ビットシフトレジスタ４０は、４つのレジスタ４１（４１ａ，４１ｂ，４１ｃ，４１ｄ）が４ビットシリアル接続されて構成されている。各レジスタ４１は、動作周波数選択回路４２とＤ型フリップ・フロップ（Ｆ／Ｆ）４３とから構成されている。４ビットシフトレジスタ４０は、動作処理実効ステート信号ＲＳＮが“Ｈｉｇｈ”のアクティブ・ステート時に外部信号ＮＣＩＮの信号を１ビットづつシフトさせる。
【００２７】
具体的には、動作処理実効ステート信号ＲＳＮがアクティブの場合、レジスタ４１内の動作周波数選択回路４２は、外部入力信号ＮＣＩＮ又は前段のレジスタ４１のフリップ・フロップ４３から出力された信号を、同じレジスタ４１内のフリップ・フロップ４３に伝達する。また、動作処理実効ステート信号ＲＳＮが非アクティブ状態の場合、動作周波数選択回路４２は、同じレジスタ４１内のフリップ・フロップ４３から出力された信号をそのまま同じフリップ・フロップ４３に出力する。つまり、動作周波数選択回路４２は、動作処理実効ステート信号ＲＳＮに応じて、フリップ・フロップ４３に出力する信号を切り替える。
【００２８】
フリップ・フロップ４３は、ソースクロックＳＣＫで動作する。しかし、外部入力信号ＮＣＩＮ又は前段のレジスタからの信号が入力可能となるのは、動作処理実効ステート信号ＲＳＮがアクティブの時のみである。従って、４ビットシフトレジスタ４０は、動作処理実効ステート信号ＲＳＮの入力周期に応じて動作するのと同じである。
【００２９】
この４ビットシフトレジスタ４０が従来のノイズキャンセラと回路構成が異なる部分であり、それ以降のサンプリング回路５０の構成は従来のノイズキャンセラと同様とある。サンプリング回路５０は、ゲート回路５１，５２，５３と、Ｄ型フリップ・フロップとから構成されている。
【００３０】
４ビットシフトレジスタ４０の各レジスタ４１に入力された信号が、全て“０”となったときのみ、サンプリング回路５０から出力されるノイズキャンセル後信号ＮＣＯＵＴが“０”となる。その結果、外部入力信号ＮＣＩＮのローレベルを検知したことになる。
【００３１】
また、４ビットシフトレジスタ４０の各レジスタ４１に格納された値が、全て“１”となったときのみ、サンプリング回路５０から出力されるノイズキャンセル後信号ＮＣＯＵＴが“１”となる。その結果、外部入力信号ＮＣＩＮがハイレベルであることを検知したことになる。
【００３２】
４ビットシフトレジスタ４０の各レジスタ４１に格納された値が全て“０”又は“１”以外の状態では、その前のノイズキャンセル後信号ＮＣＯＵＴの値を保持して出力する。
【００３３】
これにより集積回路部３０はソースクロックＳＣＫに同期するため、ソースクロックＳＣＫに同期した集積回路部と集積回路部３０とのインターフェイスを同期調停する、回路部は必要なくなる。さらに、集積回路部３０の処理動作実行中に動作周波数を切り替えることが可能となる。
【００３４】
また、ソースクロックＳＣＫに対し非同期なクロックＡＣＫに同期した集積回路部と集積回路部３１とのインターフェイスを同期調停する場合、ブロック５１にてソースクロックＳＣＫに対する同期をとるので、レスポンス時間はソースクロックＳＣＫの周波数のみに依存して一定で、選択された動作周波数に影響されない。特にプロセッサからの命令とのレスポンスが一定になるという利点は大きい。
【００３５】
従来のノイズキャンセラのブロック図を図５に示す。また、このノイズキャンセラの動作タイミングチャートを図６に示す。図５に示すように、４ビットシフトレジスタ６０は、Ｄ型フリップ・フロップ６１が４ビットシリアル接続されて構成されている。
【００３６】
図６に示すように、ソースクロックＳＣＫと、ソースクロックＳＣＫを分周したクロックＭＣＫとでは時間的なズレが生じるので、同期調停しなければならず、ノイズキャンセル結果である信号ＮＣＯＵＴのレスポンスはクロック信号ＭＣＫに依存する。
【００３７】
（第２の実施形態）
本実施形態では、セレクタ回路の例を示す。セレクタ回路以外の構成は第１の実施形態で説明した１チップマイコンと同様なので、セレクタ回路及び同期式分周器のみ図示して説明する。
【００３８】
図７は、本発明の第２の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。
【００３９】
同期式分周器１１のカウント数がセレクタ回路７０内の第１，第２，及び第３のカウント数検出回路７１，７２，７３に入力されている。第１のカウント数検出回路７１から出力される信号は、カウント数が３（ＤＶＣＫ［２：０］＝２）になった時、アクティブとなる。従って、第１のカウント数検出回路７１から出力される信号は、ソースクロックＳＣＫの１／３の周波数で、アクティブとなる。また、第２のカウント数検出回路７２から出力される信号は、カウント数が５（ＤＶＣＫ［２；０］＝４）になったときアクティブとなる。従って、第２のカウント数検出回路７２から出力される信号は、ソースクロックＳＣＫの１／５の周波数で、アクティブとなる。さらに、第３のカウント数検出回路７３から出力される信号は、カウント数が７（ＤＶＣＫ［２；０］＝６）になったときアクティブとなる。従って、第３のカウント数検出回路７３から出力される信号は、ソースクロックＳＣＫの１／７の周波数で、アクティブとなる。
【００４０】
各カウント数検出回路７１，７２，７３の信号は、マルチプレクサ２３に入力される。マルチプレクサ２３は、選択信号ＲＳＮＳＥＬに応じて、カウント数検出回路７１，７２，７３の出力信号の何れかを動作処理実効ステート信号ＲＳＮとして出力する。
【００４１】
動作処理実効ステート信号ＲＳＮ（Ｒｅｓｏｌｕｔｉｏｎ）は、動作周波数切り替え必要のある集積回路部３０及び同期式分周器１１に供給される。同期式分周器１１は、動作処理実効ステート信号ＲＳＮが入力されると、カウント数をリセットする。
【００４２】
本実施形態では、動作周波数としてソースクロックの１／５など、２の階乗以外の整数分周も動作周波数として選択可能となる。
【００４３】
（第３の実施形態）
本実施形態では、第１及び第２の実施形態に示した動作周波数セレクタ回路２０，７０に更に供給される信号の例を説明する。図８は、本発明の第３の実施形態に係わる１チップマイコンの概略構成を示すブロック図である。なお、本実施形態の１チップマイコンの構成は、図１に示した１チップマイコンの構成と同様なので、主要部分のみを示す。
【００４４】
図８に示すように、イベント信号ＥＸＩＮ及びソースクロックＳＣＫが入力されるノイズキャンセラ８１と、ノイズキャンセラ８１からの信号ＥＸＣＫ及びソースクロックＳＣＫが入力されるエッジ検出部８２とがある。
【００４５】
イベント信号ＥＸＩＮは、外部端子入力等の集積回路部外部からの信号である。ノイズキャンセラ８１は、ソースクロックＳＣＫに同期してイベント信号ＥＸＩＮのノイズをキャンセルする。ノイズキャンセラ８１によりノイズがキャンセルされた信号ＥＸＣＫは、エッジ検出部８２によりエッジが検出される。エッジ検出部８２は、信号ＥＸＣＫのエッジを検出すると、ソースクロックＳＣＫの１周期分アクティブとなるエッジ検出ステート信号ＥＸＴＲＧを動作周波数セレクタ回路２０，７０に出力する。動作周波数セレクタ回路２０，７０は入力された選択信号ＲＳＮＳＥＬに応じて動作処理実効ステート信号ＲＳＮを出力する。
【００４６】
（第４の実施形態）
動作周波数選択機能を有する集積回路部３０の例として、タイマでの応用実施例を図９に示す。
【００４７】
タイマ９０の外部から、フリップ・フロップからなるカウンタレジスタ９１にソースクロックＳＣＫが入力されている。カウンタレジスタ９１はソースクロックＳＣＫで動作する。カウンタレジスタ９１から出力された信号ＣＯＵＮＴは、一致比較回路９２，＋１回路９３，及び信号動作周波数選択回路９４の“０”側に入力される。
【００４８】
＋１回路９３は入力された値に１を足して出力する。＋１回路の出力信号は、信号動作周波数選択回路９４の“１”側に入力される。信号動作周波数選択回路９４に動作処理実効ステート信号ＲＳＮが入力されている。信号動作周波数選択回路９４は、動作処理実効ステート信号ＲＳＮがアクティブの場合に、“１”側に入力された信号を出力する。動作処理実効ステート信号ＲＳＮが非アクティブの場合、信号動作周波数選択回路９４は、“０”側に入力された信号を出力する。信号動作周波数選択回路９４から出力された信号は、クリア回路９５を介して、カウンタレジスタ９１に入力される。従って、カウンタレジスタ９１に＋１回路９３によりカウントアップされた信号が入力されるのは、動作処理実効ステート信号ＲＳＮがアクティブの時だけである。
【００４９】
一致比較回路９２は、カウンタレジスタ９１から入力された信号と比較データ信号ＣＭＰＤとを比較する。二つの信号が一致する場合、一致比較回路９２から出力される信号ＥＱＵがアクティブになる。
【００５０】
アンド回路９６には、信号ＥＱＵ及び動作処理実効ステート信号ＲＳＮが入力される。信号ＥＱＵ及び動作処理実効ステート信号ＲＳＮが共にアクティブの場合、アンド回路から出力される信号ＥＱＵＲＳＮがアクティブになる。
【００５１】
クリア回路９５には、信号ＥＱＵＲＳＮが入力される。信号ＥＱＵＲＳＮがアクティブの場合、クリア回路９５は、信号動作周波数選択回路９４から入力された信号をクリアしてカウンタレジスタ９１に出力する。
【００５２】
以上説明したように、動作処理実効ステート信号ＲＳＮがアクティブのステートのみ、カウントアップし、カウント一致信号ＥＱＵと動作処理実効ステート信号ＲＳＮとを論理ＡＮＤした信号でカウント値を同期クリアすることによって、カウント動作周期を選択されたＲＳＮ周期とすることができる。
【００５３】
従来のタイマでは、タイマの制御や動作結果の読出し等を行う場合に、ソースクロックＳＣＫと分周クロックＭＣＫ間の信号のズレがあるために同期調停しなければならず、レスポンスが低下してしまう。これに対し、図９に示したタイマでは、全てがソースクロックＳＣＫで動作するため、同期調停部が不要でタイマの制御信号や動作結果の読出し等を行う場合でもレスポンス低下しない。
【００５４】
このタイマの動作タイミングチャートを図１０に示す。また、従来のタイマのブロック図を図１１に示す。従来のタイマの動作タイミングチャートを図１２に示す。図１０及び図１２に示すタイマの動作タイミングチャートは、比較データ信号ＣＭＰＤが“８’ｈｃｃ”の場合である。なお、図１１において、図１０と同一な部位には同一符号を付し、詳細な説明を省略する。なお、図１１において、符号１００はタイマ、符号１０１はＳＣＫ−ＭＣＫ間のインターフェース同期調停部である。
【００５５】
本実施形態に示したタイマの場合、スタート制御信号がアクティブになると、動作処理実効ステート信号ＲＳＮに依存せず、直ぐ動作する。従って、スタート制御信号に対するレスポンスが低下しない。
【００５６】
従来のタイマの場合、ＭＣＫに依存して動作する。従って、図１２に示すように、スタート制御信号がアクティブになってから、動作するまでに、タイムラグがあり、レスポンスが低下している。
【００５７】
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【００５８】
【発明の効果】
以上説明したように本発明によれば、
動作周波数選択機能を有する集積回路部とその動作周波数を選択する機能ブロックとをある一つのソースクロックで同期させることが可能となる。すなわち、動作周波数選択機能を有する集積回路部とその動作周波数を選択する機能ブロックとのインターフェイス信号の同期調停回路が不要となり、集積回路部の処理動作実行中に動作周波数を切り替えることも可能となる。
【００５９】
また、前記のソースクロックに対し非同期な集積回路部とのインターフェイスにおけるレスポンス時間は先のソースクロックの周波数のみに依存し一定で、選択された動作周波数に影響されない。
【図面の簡単な説明】
【図１】第１の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図２】集積回路部３０の動作周波数としてソースクロックＳＣＫの１／４を選択したときの動作タイミングチャートを示す図。
【図３】第１の実施形態に係わるノイズキャンセラの概略構成を示すブロック図。
【図４】図３に示すノイズキャンセラの動作タイミングチャートを示す図。
【図５】従来のノイズキャンセラの概略構成を示すブロック図。
【図６】図５に示すノイズキャンセラの動作タイミングチャートを示す図。
【図７】第２の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図８】第３の実施形態に係わる１チップマイコンの概略構成を示すブロック図。
【図９】第４の実施形態に係わるタイマの概略構成を示すブロック図。
【図１０】図９に示すタイマの動作タイミングチャートを示す図。
【図１１】従来のタイマの概略構成を示すブロック図。
【図１２】図１１に示すタイマの動作タイミングチャートを示す図。
【図１３】従来の１チップマイコンの概略構成を示すブロック図。
【図１４】集積回路部１３５の動作周波数としてソースクロックＳＣＫの１／４を選択したときの動作タイミングチャートを示す図。
【符号の説明】
１１…同期式分周器
２０…セレクタ回路
２０．７０…動作周波数セレクタ
２１…第１のＡＮＤ回路
２２…第２のＡＮＤ回路
２３…マルチプレクサ
３０…集積回路部
３１…インターフェイス同期調停部
４０…４ビットシフトレジスタ
４１…レジスタ
４２…動作周波数選択回路
４３…フリップ・フロップ
５０…サンプリング回路
【図１】
2004038457.tif 000003
【図２】
2004038457.tif 000004
【図３】
2004038457.tif 000005
【図４】
2004038457.tif 000006
【図５】
2004038457.tif 000007
【図６】
2004038457.tif 000008
【図７】
2004038457.tif 000009
【図８】
2004038457.tif 000010
【図９】
2004038457.tif 000011
【図１０】
2004038457.tif 000012
【図１１】
2004038457.tif 000013
【図１２】
2004038457.tif 000014
【図１３】
2004038457.tif 000015
【図１４】
2004038457.tif 000016