(57)【要約】【課題】データ保持特性の性能を維持してＤＲＡＭ部のセル縮小化を図り、ＤＲＡＭ部セルトランジスタの実効的なチャネル長を延ばして、短チャネル効果を抑制し、トランジスタ特性の安定化を図る。【解決手段】半導体基板１１にトレンチキャパシタ５とこれに接続しかつこの接続部分以外を素子分離領域１５により分離されたトランジスタ形成領域１６に形成されるトランジスタ３とを備え、トランジスタ３は、トランジスタ形成領域１６を横切るように形成されたゲート溝３１内にゲート絶縁膜３２を介して埋め込まれるとともに素子分離領域１５上に延長されたゲート電極３３を有し、ゲート溝３１底部側の半導体基板１１にチャネル拡散層３４を有し、ゲート溝３１両側のトランジスタ形成領域１６に拡散層３５、３６、３７を有し、拡散層３５、３７がトレンチキャパシタ５の溝内に形成した電極５６に接続されたものである。【選択図】　　　　図１
2004071733.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、トレンチキャパシタと、前記トレンチキャパシタに接続しかつこの接続部分以外を素子分離領域により分離されたトランジスタ形成領域に形成されたトランジスタとを備えた半導体装置であって、
前記トランジスタは、
前記トランジスタ形成領域を横切るように形成されたゲート溝と、
前記ゲート溝の内壁に形成されたゲート絶縁膜と、
前記ゲート溝に前記ゲート絶縁膜を介して埋め込まれるとともに前記トレンチキャパシタ上に絶縁膜を介して延長形成されたゲート電極と、
前記ゲート溝の底部側の前記半導体基板に形成されたチャネル拡散層と、
前記ゲート溝両側の前記トランジスタ形成領域に形成されたソース、ドレインとなる拡散層とを備え、
前記拡散層の一方は前記トレンチキャパシタの溝内に形成された電極に接続されている
ことを特徴とする半導体装置。
【請求項２】
半導体基板に、トレンチキャパシタと、前記トレンチキャパシタに接続するものでこの接続部分以外を素子分離領域により分離されたトランジスタ形成領域と形成した後、前記トランジスタ形成領域にトランジスタを形成する半導体装置の製造方法であって、
前記トランジスタの製造工程は、
前記トランジスタ形成領域を横切るようにゲート溝を形成する工程と、
前記ゲート溝の底部側の前記半導体基板にチャネル拡散層を形成する工程と、
前記ゲート溝の内壁にゲート絶縁膜を形成する工程と、
前記ゲート溝に前記ゲート絶縁膜を介してゲート電極を埋め込むとともにこのゲート電極を前記トレンチキャパシタ上に絶縁膜を介して延長形成する工程と、前記ゲート溝両側の前記トランジスタ形成領域にソース、ドレインとなる拡散層を形成する工程とを備え、
前記拡散層の一方を前記トレンチキャパシタの溝内に形成された電極に接続する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくはトレンチキャパシタを備えたダイナミックランダムアクセスメモリ（以下ＤＲＡＭという、ＤＲＡＭはＤｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙの略）装置に係わる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
年々加速される微細化競争によって、特に大容量のＤＲＡＭでは、基板に深い溝を形成し、その溝にトレンチキャパシタを形成したものが提案されている。しかしながら、特に大容量のＤＲＡＭにはさまざまな問題が顕在化してきている。
【０００３】
その中でも特に深刻な問題として、ＤＲＡＭのデータ保持特性の維持があげられる。トランジスタ性能を維持するため、ＤＲＡＭメモリセルの縮小とともに基板濃度はますます高くなってきていて、ＤＲＡＭ領域の接合（Ｊｕｎｃｔｉｏｎ）部も濃度勾配が急峻なものに近づいている。このため、接合部に印加される電界はますます強くなっており、メガビット級のＤＲＡＭでのｐｐｍオーダーでの接合リーク（Ｊｕｎｃｔｉｏｎ　Ｌｅａｋ）の抑制が難しくなってきている。このため、従来は余裕を持って制御可能であったＤＲＡＭのデータ保持特性（一般にテール（Ｔａｉｌ）特性と言う）の維持が困難になってきている。このままでは世代ごとにキャパシタ容量を増大させてゆくしか有効な手段が見当たらない。
【０００４】
この問題を解決する一つの手段として、ＤＲＡＭのアクセス・トランジスタのチャネルを基板中に掘り込んだ溝の側壁に沿って形成することで、実効的なチャネル長を延ばし、基板濃度を下げることでこの基板−拡散層間の電界緩和を図る方法を、本発明者は特願２０００−３７８２４０号、特願２０００−３７９６０７号等において提案している。このトレンチ型ゲートを形成する方法はシリコン基板とフィールド酸化膜とに、同時にゲートを埋め込むための溝を形成することができるため、ゲート電極およびゲート配線の形成工程が一度で行える利点がある。
【０００５】
【発明が解決しようとする課題】
しかしながら、トレンチ型のゲートを形成することで、実効的なチャネル長を延ばし、基板濃度を下げることで基板−拡散層間の電界緩和を図る構成では、アクティブ領域から素子分離領域にかけてゲート電極が埋め込まれるゲート溝を形成するため、トレンチ型のＤＲＡＭにトレンチ型のゲート構造を適用することが構造的に困難であった。この理由を以下に説明する。
【０００６】
トレンチ型のゲートを基板中に予めＤＲＡＭ記憶保持用のトレンチキャパシタを形成しておく、いわゆるトレンチキャパシタ型のＤＲＡＭに採用すると、セル面積の増大を防ぐようにするためにゲートをトレンチキャパシタ内の上部を横切るように配置する必要が生じる。このため、トレンチキャパシタ上部に絶縁膜を厚く形成してゲート溝内に形成されるゲート電極とトレンチキャパシタの電極とを電気的に絶縁する必要が生じる。しかしながら、トレンチキャパシタ上に絶縁膜を厚く形成すると、この絶縁膜によってトランジスタの拡散層とトレンチキャパシタのプレート電極とを接続することが困難になった。よって、トレンチ型のゲートをトレンチキャパシタ型のＤＲＡＭに採用することは困難であった。
【０００７】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされた半導体装置およびその製造方法である。
【０００８】
本発明の半導体装置は、半導体基板に、トレンチキャパシタと、前記トレンチキャパシタに接続しかつこの接続部分以外を素子分離領域により分離されたトランジスタ形成領域に形成されたトランジスタとを備えた半導体装置であって、前記トランジスタは、前記トランジスタ形成領域を横切るように形成されたゲート溝と、前記ゲート溝の内壁に形成されたゲート絶縁膜と、前記ゲート溝に前記ゲート絶縁膜を介して埋め込まれるとともに前記トレンチキャパシタ上に絶縁膜を介して延長形成されたゲート電極と、前記ゲート溝の底部側の前記半導体基板に形成されたチャネル拡散層と、前記ゲート溝両側の前記トランジスタ形成領域に形成されたソース、ドレインとなる拡散層とを備え、前記拡散層の一方は前記トレンチキャパシタの溝内に形成された電極に接続されているものである。
【０００９】
上記半導体装置では、トランジスタ形成領域を横切るようにゲート溝が形成され、そのゲート溝内にゲート電極が形成されていることにより、実効的なチャネル長が延ばされ、基板濃度を下げることができ、基板とトランジスタの拡散層との間の電界が緩和される。またゲート電極は絶縁膜を介してトレンチキャパシタ上に延長形成されていることから、ゲート溝をトレンチキャパシタ上に形成する必要がなくなるため、トレンチキャパシタとトレンチ型のゲートとの共存を可能にしている。したがって、０．１μｍ以降のＤＲＡＭセルで顕在化すると予想される、データ保持特性の確保という問題を、基板濃度を下げることができるトレンチ型のゲートを採用することで解決し、かつチップ性能が向上される傾向を維持できる素子構造が可能になる。
【００１０】
本発明の半導体装置の製造方法は、半導体基板に、トレンチキャパシタと、前記トレンチキャパシタに接続するものでこの接続部分以外を素子分離領域により分離されたトランジスタ形成領域と形成した後、前記トランジスタ形成領域にトランジスタを形成する半導体装置の製造方法であって、前記トランジスタの製造工程は、前記トランジスタ形成領域を横切るようにゲート溝を形成する工程と、前記ゲート溝の底部側の前記半導体基板にチャネル拡散層を形成する工程と、前記ゲート溝の内壁にゲート絶縁膜を形成する工程と、前記ゲート溝に前記ゲート絶縁膜を介してゲート電極を埋め込むとともにこのゲート電極を前記トレンチキャパシタ上に絶縁膜を介して延長形成する工程と、前記ゲート溝両側の前記トランジスタ形成領域にソース、ドレインとなる拡散層を形成する工程とを備え、前記拡散層の一方を前記トレンチキャパシタの溝内に形成された電極に接続する製造方法である。
【００１１】
上記半導体装置の製造方法では、トランジスタ形成領域を横切るようにゲート溝を形成し、そのゲート溝内にゲート電極を形成することから、実効的なチャネル長を延ばすことが可能になり、また基板濃度を下げることができるので、基板とトランジスタの拡散層との間の電界緩和が図る。またゲート電極をトレンチキャパシタ上に絶縁膜を介して延長形成することから、ゲート溝をトレンチキャパシタ上に形成する必要がなくなるため、セル面積を増大させることなく、トレンチキャパシタとトレンチ型のゲートとの共存が可能になる。したがって、０．１μｍ以降のＤＲＡＭセルで顕在化すると予想される、データ保持特性の確保という問題は、基板濃度を下げることができるトレンチ型のゲートを採用することで解決され、かつチップ性能が向上される傾向を維持できる素子構造の製造が可能になる。
【００１２】
【発明の実施の形態】
本発明の半導体装置に係る一実施の形態を、図１の（１）の平面図および（２）の概略構成断面図によって説明する。なお、図１の断面図および平面図は概略図であり縮尺を一致させてはいない。
【００１３】
図１に示すように、半導体基板１１にはトレンチキャパシタ５（５ａ、５ｂ）が形成されている。この半導体基板１１には、例えば、シリコン基板１２の上部に埋め込み拡散層１３が形成され、そのシリコン基板１２上にエピタキシャル層１４が形成されているいわゆるエピタキシャル基板を用いる。
【００１４】
上記トレンチキャパシタ５は、半導体基板１１に形成された溝５１の下部側の側壁に誘電体膜５２が形成され、さらに、上記誘電体膜５２が形成された上部の溝５１側壁には電気的に絶縁可能な膜厚の絶縁膜５３が形成されている。しかし、溝５１の最上部側壁には上記絶縁膜５３は形成されていない。したがって、溝５１上部側壁は上記半導体基板１１が露出した状態となっている。上記誘電体膜５２が形成されている溝５１の外側の上記半導体基板１１には拡散層からなるプレート電極５４が形成され、このプレート電極５４（５４ａ）は隣接するトレンチキャパシタ５（５ｂ）のプレート電極５４（５４ｂ）と、半導体基板１１の内部に形成された埋め込み拡散層１３によって接続されている。上記溝５１の内部には導電体からなる電極５６が埋め込まれている。なお、上記溝５１は、例えば深さが７μｍ程度の深い溝に形成されている。
【００１５】
上記半導体基板１１の上部には素子分離領域１５が形成されている。この素子分離領域１５は、上記トレンチキャパシタ５上部の一部に被さるように形成され、セルトランジスタが形成されるトランジスタ形成領域（アクティブ領域）１６を電気的に分離している。
【００１６】
上記半導体基板１１のトランジスタ形成領域（アクティブ領域）１６には、それを横切るように、トランジスタのゲート電極が埋め込まれるゲート溝３１が形成されている。このゲート溝３１は例えば７０ｎｍ〜１００ｎｍの幅に、かつその底部はラウンド形状（丸みを帯びた形状）に形成されている。このゲート溝３１の幅はトランジスタの世代によって、適宜選択される。ここでは一つのトランジスタ形成領域１６に二つのトランジスタ３（３ａ）、３（３ｂ）が形成される。
【００１７】
上記トランジスタ溝３１側壁にはゲート絶縁膜３２が形成されている。さらにゲート溝３１の内部にはゲート絶縁膜３２を介してゲート電極３３が例えば導電性を有するポリシリコンで形成されている。このゲート電極３３は、ゲート絶縁膜３２を介して半導体基板１１上にも形成され、さらにトレンチキャパシタ５上を覆う素子分離領域１５上に延長形成されている。このゲート電極３３の配線部分３３ｗは、ゲート溝３１の幅よりも幅広く裕度ｍ１１、ｍ１２を持って形成され、またトランジスタ形成領域１６の幅よりも幅広く裕度ｍ２１、ｍ２２を持って形成されている。なお、ｍ１１とｍ１２、ｍ２１とｍ２２は同一の値であっても異なる値であってもよい。
【００１８】
上記ゲート溝３１の底部の半導体基板１１には、チャネル拡散層３４が形成されている。また、ゲート溝３１両側上部の半導体基板１１にはソース・ドレインとなる拡散層３５、３６、３７が形成されている。ここでは、拡散層３６は二つのトランジスタ３（３ａ）、３（３ｂ）の共通の拡散層となっている。さらに拡散層３５はトレンチキャパシタ５ａの電極５６（５６ａ）に接続され、拡散層３７はトレンチキャパシタ５ｂの電極５６（５６ｂ）に接続されている。
【００１９】
上記半導体基板１１上には、上記各トランジスタ３を覆う絶縁膜７１が形成されている。この絶縁膜７１には上記拡散層３６に達する接続孔７２が形成され、その接続孔７２内部には上記拡散層３６に接続されるコンタクト部７３が形成されている。さらに上記絶縁膜７１上には上記コンタクト部７３に接続する配線（ビット線）７４が形成されている。上記絶縁膜７１上には上記配線７４を覆う絶縁膜７５が形成され、その絶縁膜７５には配線（例えば金属配線）７６が形成されている。
【００２０】
上記半導体装置１では、トランジスタ形成領域１６を横切るようにゲート溝３１が形成され、そのゲート溝３１内にゲート電極３３が形成されていることにより、実効的なチャネル長が基板の深さ方向に延ばされ、基板濃度を下げることができ、半導体基板１１とトランジスタの拡散層３５、３７との間の電界が緩和される。またゲート電極３３は素子分離領域（絶縁膜）１２を介してトレンチキャパシタ５上に延長形成されていることから、ゲート溝３１をトレンチキャパシタ５上に形成する必要がなくなるため、トレンチキャパシタ５とトレンチ型のゲートを有するトランジスタ３との共存が可能になる。したがって、０．１μｍ以降のＤＲＡＭセルで顕在化すると予想される、データ保持特性の確保という問題を、基板濃度を下げることができるトレンチ型のゲートを採用することで解決し、かつチップ性能が向上される傾向を維持できる素子構造が可能になる。
【００２１】
次に、本発明の半導体装置の製造方法に係る一実施の形態を、図２〜図５の製造工程図によって説明する。なお、同一図番の図面に描かれている断面図および平面図は概略図であり縮尺を一致させてはいない。
【００２２】
図２の（１）の断面図および（２）の平面図に示すように、半導体基板１１に、トレンチキャパシタ５を形成し、その後素子分離領域１５を形成してトランジスタ形成領域１６を画定する。この素子分離領域１５はトランジスタ形成領域１６がトレンチキャパシタ５にオーバラップするように形成される。上記半導体基板１１には、例えば、シリコン基板１２の上部に埋め込み拡散層１３が形成され、そのシリコン基板１２上にエピタキシャル層１４が形成されているいわゆるエピタキシャル基板を用いる。上記トレンチキャパシタ５は、深さが７μｍ程度のいわゆるディープトレンチ（Ｄｅｅｐ　Ｔｒｅｎｃｈ）型の記憶ノードを有するもので、例えば特開平１１−３３０４０３号公報、特開２０００−３６５７８号公報等に開示されている製造方法を応用して製造することができる。この製造方法については、後に説明する。
【００２３】
上記素子分離領域１５を形成した後、トランジスタ形成領域（アクティブ領域）１６の基板濃度を調整するインプラを施す。この実施の形態では、まだチャネルになる部分の形成を終えていないので、ウエル形成とチャネルストッパーの形成を行う。
【００２４】
次いで、トランジスタ形成領域１６を横切るようにＤＲＡＭのゲート電極が形成されるゲート溝３１を形成する。このゲート溝３１の形成方法の一例としては、半導体基板１１上に既知のレジスト塗布技術を用いてレジスト膜８１を形成した後、既知のリソグラフィー技術を使って、ゲート溝３１を形成する領域上に開口８２を形成する。その後、上記レジスト膜８１をマスクに用いたエッチング技術として例えば反応性イオンエッチング（以下、ＲＩＥという。ＲＩＥはＲｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇの略））により、半導体基板１１にゲート溝３１を形成する。
【００２５】
このエッチングでは、ゲート溝３１はトランジスタ形成領域１６のみに形成され、素子分離領域１５には形成されない。また後に形成されるゲート電極のパターンよりも細い領域になるように形成することによって、後のゲート電極形成時のアライメントずれに対する裕度を確保しておくことが望ましい。なお、アライメントずれに対する裕度が確保されるならば、ゲート溝３１は素子分離領域１５に入り込むように形成されてもよい。
【００２６】
このとき図面に表されている左右方向がトランジスタのチャネル方向となる。このチャネル方向の電流を確保するためにゲート溝３１の底部はできるだけラウンドする（丸みを帯びた）形状に形成することが望ましい。また、ゲート溝３１の深さは、１５０ｎｍ〜３００ｎｍ程度になることが望ましい。
【００２７】
上記ゲート溝３１を形成した後、そのまま上記レジスト膜８１を残してＤＲＡＭセル部のチャネルイオン注入を行う。このようにして、ゲート溝３１底部の半導体基板１１にチャネル拡散層３４を形成することで基板濃度の調節を行う。これによって、半導体基板１１にはゲート溝３１に沿った長いチャネル長が確保できる。そのためには、ゲート溝３１底部ではホウ素で１×１０１８／ｃｍ３　〜１×１０２０／ｃｍ３　程度の濃度が必要である。一方、後に接合（ジャンクション）が形成される半導体基板１１表面付近はホウ素で５×１０１６／ｃｍ３　〜５×１０１７／ｃｍ３　程度の薄い基板濃度で十分である。そしてこの薄い基板濃度がＤＲＡＭセル部の接合（ジャンクション）電界緩和を実現し、ＤＲＡＭデータ保持特性の劇的な改善を可能にする。その後、上記レジスト膜８１を除去する。
【００２８】
次いで図３の（１）の断面図に示すように、上記ゲート溝３１の内壁を含む半導体基板１１表面に酸化膜からなるゲート絶縁膜３２を形成する。この酸化工程では、ゲート溝３１の内壁にそって均一に酸化膜を形成する必要がある。例えば、ロードロックタイプのＩＳＳＧ酸化や低温のＫｒ酸化法により上記ゲート絶縁膜３２を形成する。なお、ＤＲＡＭ領域以外の周辺回路部に形成されるトランジスタのゲート絶縁膜（図示せず）は通常のゲート酸化工程で形成する。
【００２９】
次いで、上記ゲート溝３１を上記ゲート絶縁膜３２を介して埋め込むとともに上記半導体基板１１上にゲート電極を形成するための導電体膜を、例えばポリシリコンを堆積して形成する。このときゲート溝３１を完全に埋め込んでしかもその上部を平坦にすることが重要となる。一例としては、ゲート溝３１の幅がおよそ７０ｎｍ〜１００ｎｍの場合には半導体基板１１上の導電体膜となるポリシリコン膜厚を１７０ｎｍ〜２００ｎｍとする。
【００３０】
続いて、通常のリソグラフィー技術（レジストマスクの形成も含む）とエッチング技術とを用いて、上記導電体膜をパターニングして、上記ゲート溝３１内をゲート絶縁膜３２を介して埋め込むとともに、上記トレンチキャパシタ５上に形成された素子分離領域１５上に延長されたゲート電極３３を形成する。図３の（２）の平面図に示すように、このゲート電極３３の配線部分３３ｗは、ゲート溝３３よりも幅広く裕度ｍ１１、ｍ１２を持って形成され、またトランジスタ形成領域１６の幅よりも幅広く裕度ｍ２１、ｍ２２を持って形成されている。なお、ｍ１１とｍ１２、ｍ２１とｍ２２は同一の値であっても異なる値であってもよい。このように、ゲート電極３３は予め形成されたゲート溝３１よりも広く形成されるので、アライメントずれによるゲート溝３１の露出が防止される。
【００３１】
上記導電体膜は、ＤＲＡＭ部のゲート溝３１に形成されるゲート電極３３となるとともに、周辺部のゲート電極を形成することもできるため、上記ゲート電極３３の形成時に周辺部のゲート電極（図示せず）も同時に形成される。
【００３２】
次いで図４に示すように、イオン注入法により上記ゲート電極３３をマスクにして半導体基板１１のトランジスタ形成領域１６に不純物を導入して、ＤＲＡＭ部のトランジスタの拡散層３５、３６、３７を形成する。このとき拡散層３５、３６、３７はゲート溝３１よりも充分浅く形成する必要がある。ここでは、拡散層３６はトランジスタ３ａ、３ｂと共用される。上記拡散層３５、３６、３７は、後に熱処理によって活性化される。この熱処理によって、トレンチキャパシタ５の電極５６より半導体基板１１（トランジスタ形成領域１６）に不純物が拡散され、拡散層３８が形成される。上記工程によって、拡散層３５、３６、３７からゲート溝３１の外壁に沿って平面投影上よりも長いチャネルが形成され、また拡散層３５、３６、３７と半導体基板１１との接合部直下の半導体基板１１の濃度を低下させることができることによって、半導体基板１１と拡散層３５、３６、３７間の電界緩和が実現できる。
【００３３】
その後、図５に示すように、通常のＤＲＡＭ形成プロセスを経る。すなわち、半導体基板１１上の全面にゲート電極３３を覆う第１の層間絶縁膜（絶縁膜）７１を形成した後、ＣＭＰによって、第１層間絶縁膜７１表面を平坦化する。上記第１の層間絶縁膜７１表面を平坦化する方法は、平坦化を実現することができる方法であればＣＭＰに限定されることはなく、例えばエッチバック法等を用いることも可能である。その後、レジスト膜の形成、リソグラフィー技術およびエッチング技術に用いて、第１の層間絶縁膜７１を貫通してＤＲＡＭ領域の拡散層３６に達する接続孔７２を形成する。またＤＲＡＭの拡散層３６と取り出し電極とのコンタクト面積を大きく取るために、接続孔７２の開口径をでき得る限り大きく形成することが望ましい。それによってコンタクト抵抗の低減が図られる。また、ゲート電極３３ａ３３ｂ間の間隔が狭い場合には、セルフアラインコンタクト技術により上記接続孔７２を形成することもできる。
【００３４】
次いで、上記接続孔７２内を埋め込むように、第１の層間絶縁膜７１上に、電極形成膜（図示せず）を形成する。この電極形成膜は、例えばリンドープトポリシリコンで形成される。この電極形成膜は、ＤＲＡＭ領域に接合リークの低減を考慮してリンドープトポリシリコンが選択されることが望ましい。その後、リンドープトポリシリコンを活性化するための熱処理を行う。この熱処理としては９００℃程度の急速加熱処理（以下ＲＴＡという、ＲＴＡはＲａｐｉｄ　Ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ　の略）が必要になる。
【００３５】
その後、例えばＣＭＰによって、第１の層間絶縁膜７１上の電極形成膜（リンドープトポリシリコン）を除去して、接続孔７２内に電極形成膜からなるビットコンタクト部７３を形成するとともに、第１の層間絶縁膜７１を研磨してその表面を平坦化させる。
【００３６】
次いで、金属電極によるビット線７４を形成する。このビット線７４は、その下部に密着層（図示せず）を成膜して形成される。その後、ビット線７４を覆う第２の層間絶縁膜７５を形成し、その表面を平坦化する。次に、第２の層間絶縁膜７５ないし第１の層間絶縁膜７１に、キャパシタ取り出し電極、ワード線取り出し電極、ビット線取り出し電極等を形成するための接続孔（図示せず）を形成する。さらに、接続孔に、キャパシタ取り出し電極（図示せず）、ワード線取り出し電極７６、ビット線取り出し電極（図示せず）等を形成する。さらに、図示はしないが、第２の層間絶縁膜７５上に第３の層間絶縁膜を形成する。次いで、この第３の層間絶縁膜に配線溝を形成し、配線溝に配線を形成する。この配線は例えば銅配線からなる。さらに必要に応じて上層配線を形成する。
【００３７】
上記半導体装置の製造方法では、トランジスタ形成領域１６を横切るようにゲート溝３１を形成し、そのゲート溝３１内にゲート電極３３を形成することから、実効的なチャネル長を延ばすことが可能になり、また基板濃度を下げることができるので、半導体基板１１とトランジスタの拡散層３５、３７との間の電界緩和が図れる。またゲート電極３３をトレンチキャパシタ５上に素子分離領域（絶縁膜）１２を介して延長形成することから、ゲート溝３１をトレンチキャパシタ５上に形成する必要がなくなるため、トレンチキャパシタ５とトレンチ型のゲート構造を有するトランジスタ３との共存が可能になる。したがって、０．１μｍ以降のＤＲＡＭセルで顕在化すると予想される、データ保持特性の確保という問題は、基板濃度を下げることができるトレンチ型のゲートを採用することで解決され、かつチップ性能が向上される傾向を維持できる素子構造の製造が可能になる。
【００３８】
ここで、トレンチキャパシタ５の製造方法の一例を、図６および図７の製造工程断面図によって示す。
【００３９】
図６の（１）に示すように、基板１１はｎ型の埋め込み拡散層１３を有しているいわゆるエピタキシャル基板である。この埋め込み拡散層１３は、後に形成されるトレンチキャパシタの拡散層電極間を電気的に接続する。上記基板１１表面にパッド酸化物層１１１、パッドストップ層１１２、ハードマスク層１１３を下から順に積層したパッドスタック１１４を形成する。その後、通常に知られているレジストを用いたリソグラフィー技術およびレジスト膜をマスクにしたエッチング技術によって、ハードマスク層１１３にトレンチを形成するための開口部を形成し、さらに、基板１１に深いトレンチ５１を形成する。このトレンチ５１は例えば基板１１表面より７μｍ程度の深さに形成される。なお、この深さは容量値を考慮して適宜設計される。このトレンチ５１の内面には自然な酸化物１５１が０．３ｎｍ〜５ｎｍ程度の厚さに形成され、さらに多結晶シリコン１５２をパッドスタック１１４上にトレンチ５１内部を埋め込むように形成する。
【００４０】
次いで、図６の（２）に示すように、後の工程で絶縁膜（カラー）が形成される深さ（例えば１μｍ〜２μｍ）まで多結晶シリコン１５２をエッチバックする。続いてパッドスタック１１４上かつ開口されている溝（トレンチ）５１の内壁に誘電体層を形成した後、エッチバックして、溝５１の側壁のみに残して、絶縁膜（カラー）５３を形成する。
【００４１】
その後、エッチングによって、溝５１内部の多結晶シリコン１５２を選択的に除去する。この際、露出される自然な酸化物１５１も除去されるとともに絶縁膜５３の先端部もわずかにエッチングされる。次いで、図６の（３）に示すように、パッドスタック１１４および絶縁膜５３をマスクに用いて、ＰＨ３　もしくはＡｓＨ３　を用いた気相ドーピング、プラズマドーピングもしくはプラズマ投入イオンインプランテーションにより、溝５１内の露出された基板１１にｎ型の不純物をドーピングした拡散層を形成することによりプレート電極５４となる拡散層を埋め込み拡散層１３に接続するように形成する。
【００４２】
次いで、図６の（４）に示すように、絶縁膜５３が形成された溝５１内面およびスタックパッド１１４表面に誘電体膜５２を形成する。この誘電体膜５２は、酸化物−窒化物−酸化物（ＯＮＯ）、酸化物−窒化物−酸化物−窒化物（ＯＮＯＮ）のような酸化物と窒化物との積層膜で形成される。さらに、溝５１内部を埋め込むように、ｎ型不純物（例えばリンもしくはヒ素）がドーピングされた多結晶シリコン膜１２１を形成する。
【００４３】
次いで、図７の（１）に示すように、エッチバックによって上記多結晶シリコン層１２１を例えばパッド窒化物１１２の高さまで後退させる。このエッチバックではパッドスタック１１４上の多結晶シリコン層１２１は除去される。
【００４４】
次いで、エッチングによって、露出されている誘電体膜５２、ハードマスク１１３を除去する。この結果、図７の（２）に示すように、パッド窒化物１１２が露出される。このエッチングでは、多結晶シリコン層１２１上部もわずかにエッチングされる。
【００４５】
さらに、図７の（３）に示すように、エッチバックによって、多結晶シリコン層１２１を基板１１表面よりも例えば０．１μｍ〜０．３μｍ程度後退させる。さらにエッチバックによって、誘電体膜５２、絶縁膜５３を多結晶シリコン層１２１よりも０．０５μｍ〜０．１μｍ程度後退させる。その後、トレンチ５１上部を埋め込むように、多結晶シリコン膜を形成した後、エッチバックを行って、トレンチ５１上部を埋め込む埋め込み層１２２を形成する。このようにして、多結晶シリコン層１２１と埋め込み層１２２とによって電極（ストレージ電極）５６が形成される。その後の熱処理によって、多結晶シリコン１２１中の不純物が埋め込み層１２２に拡散され、さらに埋め込み層１２２より基板１１に拡散され、基板１１に埋め込み層１２２に接続する拡散層１２３が形成される。このようにして、トレンチキャパシタ５が形成される。
【００４６】
その後、図示はしないが、トランジスタ形成領域を画定するように、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）技術を用いて、素子分離領域を形成する。この素子分離領域は、前記図１によって説明したように、トレンチキャパシタの一部を覆うように形成される。
【００４７】
上記トレンチキャパシタの製造方法は一例であって、トレンチの側壁に沿って誘電体膜が形成され、トレンチ内部に誘電体膜を介して埋め込まれた電極を有し、トレンチの外側に拡散層からなる電極を備えたものであれば、その他の製造方法でトレンチキャパシタを製造しても差し支えはない。
【００４８】
上記実施の形態における説明は主にＤＲＡＭセル部について行っているが、ロジック素子を混載するＬＳＩにおいても何ら問題なく適用することが可能である。すなわち、ＤＲＡＭのトレンチキャパシタを形成した後、素子分離領域はＤＲＡＭ領域とともにロジック領域にも形成する。その後ＤＲＡＭ領域のトレンチ型のトランジスタを形成するとともに、ロジック領域のトランジスタも形成することにより、実現できる。その際、ＤＲＡＭ領域のトランジスタとロジック領域のトランジスタのゲート電極は同一膜で形成することができる。
【００４９】
また本発明は、一例としてＤＲＡＭについて説明したが、図８に示すように、トレンチキャパシタ５の溝内に形成された電極５６と、トランジスタ３のソース、ドレインを構成する一方の拡散層３５とが接続される回路構成が半導体基板もしくは半導体層に形成される半導体装置に適用することが可能である。
【００５０】
【発明の効果】
以上、説明したように本発明の半導体装置によれば、ゲート溝内にトレンチ型のゲート電極が形成されているので、実効的なチャネル長が延ばされ、ＤＲＡＭ部の拡散層下部の基板濃度をセルトランジスタに要求されるほどに濃くしなくて済むために基板濃度を下げることができ、基板とトランジスタの拡散層との接合（ジャンクション）部の電界を緩和することができる。またゲート電極は絶縁膜を介してトレンチキャパシタ上に延長形成されているので、ゲート溝をトレンチキャパシタ上に形成する必要がなくなるため、トレンチキャパシタとトレンチ型のゲートとの共存が可能になる。したがって、０．１μｍ以降のＤＲＡＭセルで顕在化すると予想される、データ保持特性の確保という問題を、基板濃度を下げることができるトレンチ型のゲートを採用することで解決し、かつチップ性能が向上される傾向を維持できる素子構造が可能になる。またＤＲＡＭ部セルトランジスタの実効的なチャネル長が延びるために、短チャネル効果を抑制することができ、トランジスタ特性の安定化を図ることができる。
【００５１】
本発明の半導体装置の製造方法によれば、ゲート溝内にトレンチ型のゲート電極を形成することにより実効的なチャネル長が延び、ＤＲＡＭ部の拡散層下部の基板濃度をセルトランジスタに要求されるほどに濃くしなくて済むために、基板濃度を下げることができ、基板とトランジスタの拡散層との接合（ジャンクション）部の電界を緩和することができる。またゲート電極は絶縁膜を介してトレンチキャパシタ上に延長形成することから、ゲート溝をトレンチキャパシタ上に形成する必要がなくなるため、トレンチキャパシタとトレンチ型のゲートとを共存させることが可能になる。したがって、０．１μｍ以降のＤＲＡＭセルで顕在化すると予想される、データ保持特性の確保という問題を、基板濃度を下げることができるトレンチ型のゲートを採用することで解決し、かつチップ性能が向上される傾向を維持できる素子構造を製造することが可能になる。またＤＲＡＭ部セルトランジスタの実効的なチャネル長を延ばすことができるために、短チャネル効果を抑制することができ、トランジスタ特性の安定化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置に係る一実施の形態を示す図面であって、（１）は平面図であり、（２）は概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態を示す製造工程図であって、（１）は概略構成断面図であり、（２）は平面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態を示す製造工程図であって、（１）は概略構成断面図であり、（２）は平面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態を示す製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態を示す製造工程断面図である。
【図６】本発明の半導体装置のトレンチキャパシタに係る製造方法の一例を示す製造工程断面図である。
【図７】本発明の半導体装置のトレンチキャパシタに係る製造方法の一例を示す製造工程断面図である。
【図８】本発明の半導体装置を適用することができる半導体装置の回路図である。
である。
【符号の説明】
１…半導体装置、３…トランジスタ、５…トレンチキャパシタ、１１…半導体基板、１５…素子分離領域、１６…トランジスタ形成領域、３１…ゲート溝、３２…ゲート絶縁膜、３３…ゲート電極、３４…チャネル拡散層、３５，３６，３７…拡散層、５６…電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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