(57)【要約】 【課題】  本発明は、広いチャンネル幅を有する薄膜トランジスタを有する薄膜トランジスタアレイ基板を提供することを目的とする。【解決手段】  基板上に、ゲート線及び第１ゲート電極部と第２ゲート電極部を含むゲート電極を有するゲート配線を形成し、その上にゲート絶縁膜を形成する。次に、ゲート絶縁膜上に非晶質シリコンによって第１半導体部と第２半導体部を含む半導体層を形成し、データ線、第１ソース電極部と第２ソース電極部を含むソース電極、及び第１ドレーン電極部と第２ドレーン電極部を含むドレーン電極を含むデータ配線を形成し、ドレーン電極と連結される画素電極を形成する。この時、分割露光領域の境界線が第１ゲート電極部と第２ゲート電極部の間、または第１半導体部と第２半導体部の間、または第１ソース電極と第２ソース電極の間、または第１ドレーン電極と第２ドレーン電極の間に位置するように分割露光を実施する。【選択図】      図７
2004311931.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に形成されているゲート線と、
前記ゲート線と連結されていて、第１ゲート電極部及び第２ゲート電極部を有するゲート電極を含むゲート配線と、
前記ゲート配線を覆うゲート絶縁膜と、
前記ゲート絶縁膜上部に形成されている前記第１ゲート電極部上に位置する第１半導体部と、前記第２ゲート電極部上に位置する第２半導体部を有する半導体層と、
前記半導体層上部に形成されて、前記ゲート線と交差するデータ線、前記データ線に連結されていて前記第１半導体部に隣接した第１ソース電極部と、前記第２半導体部に隣接した第２ソース電極部を含むソース電極、前記第１ゲート電極部を中心に前記第１ソース電極部と対向して前記第１半導体部に隣接した第１ドレーン電極部と、前記第２ゲート電極部を中心に前記第２ソース電極部と対向して前記第２半導体部に隣接した第２ドレーン電極部を備えるドレーン電極を含むデータ配線と、
前記第１及び／または第２ドレーン電極と連結されている画素電極とを含む薄膜トランジスタアレイ基板。
【請求項２】
前記第１ゲート電極部、前記第１半導体部、前記第１ソース電極部及び前記第１ドレーン電極部と前記第２ゲート電極部、前記第２半導体部、前記第２ソース電極部及び前記第２ドレーン電極部は、それぞれ分割露光領域の境界線を中心に両側に配置している請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記ゲート電極、前記ドレーン電極、前記ソース電極及び前記半導体層を含む薄膜トランジスタは一部の画素にのみ配置されている請求項２に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記第１及び第２ソース電極と前記第１及び第２ドレーン電極の間にそれぞれ位置する前記第１及び第２半導体部のチャンネル部は⊂字状である請求項１に記載の薄膜トランジスタアレイ基板。
【請求項５】
前記ソース電極と前記ドレーン電極の間のチャンネル部を除いた前記半導体層は、前記データ配線と同一なパターンを有する請求項１に記載の薄膜トランジスタアレイ基板。
【請求項６】
基板上にゲート線及び第１ゲート電極部と第２ゲート電極部を備えるゲート電極を含むゲート配線を形成する段階と、
前記基板上にゲート絶縁膜を積層する段階と、
前記ゲート絶縁膜上に非晶質シリコンで第１半導体部及び第２半導体部を含む半導体層を形成する段階と、
データ線、第１ソース電極部と第２ソース電極部を含むソース電極及び第１ドレーン電極部と第２ドレーン電極部を備えるドレーン電極を含むデータ配線を形成する段階と、
前記ドレーン電極と連結される画素電極を形成する段階とを含み、
前記ゲート配線、前記データ配線または前記半導体層は、分割露光を利用した写真エッチング工程で形成し、前記分割露光は分割露光領域の境界線が前記第１ゲート電極部と第２ゲート電極部の間、または前記第１半導体部と前記第２半導体部の間、または前記第１ソース電極と前記第２ソース電極の間、または前記第１ドレーン電極と前記第２ドレーン電極の間に位置するように実施する薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板及びその製造方法に関し、さらに詳しくは、液晶表示装置の一つの基板として用いられる薄膜トランジスタアレイ基板及びその製造方法に関する。
【背景技術】
【０００２】
液晶表示装置は、現在最も広く使用されている平板表示装置の一つであって、電極が形成されている二枚の基板とその間に挿入されている液晶層で構成されて、電極に電圧を印加して液晶層の液晶分子を再配列することによって透過する光の量を調節する表示装置である。液晶表示装置の中でも現在主流となっているのは、二つの基板に電極がそれぞれ形成されて、電極に印加される電圧をスイッチングする薄膜トランジスタを有している液晶表示装置であり、薄膜トランジスタは二つの基板のいずれか一つに形成されるのが一般的である。
【０００３】
ところが、液晶表示装置が大型化によって画素のサイズが大きくなっため解像度が低下する問題がある。これを防止するためには、それぞれの画素を制御する薄膜トランジスタが高い電流駆動能力を持たなければならず、そのために薄膜トランジスタのチャンネル幅を広く確保することが好ましい。
【０００４】
一方、薄膜トランジスタを有するアレイ基板は、マスクを利用した写真エッチング工程で製造するが、マスクの大きさより薄膜トランジスタアレイ基板のアクティブ領域が大きい場合、このアクティブ領域にパターンを形成するためにはアクティブ領域を分割してステップアンドリピート（ｓｔｅｐ  ａｎｄ  ｒｅｐｅａｔ）工程の分割露光が必要である。しかし、実際には分割露光によってマスクの転移（ｓｈｉｆｔ）、回転（ｒｏｔａｔｉｏｎ）、歪み（ｄｉｓｔｏｒｔｉｏｎ）などの誤差が発生して、互いに異なる層に位置する配線と画素電極間の寄生容量発生に差が生ずる。このため、分割露光領域間の表示特性が異なって現れるが、特に分割露光領域の境界部分の画面明度差が激しいときは撮像画像のコントラストが著しくなるステッチ現象が現れる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が目的とする技術的課題は、広いチャンネル幅を有する薄膜トランジスタを有する薄膜トランジスタアレイ基板を提供することである。また、本発明の他の技術的課題は、ステッチ現象を最少化できる薄膜トランジスタアレイ基板の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明による薄膜トランジスタアレイ基板には、それぞれの画素に配置されている画素電極に二つの薄膜トランジスタが連結されていて、製造工程時には二つの薄膜トランジスタの間に分割露光領域の境界線が位置するように分割露光を行う写真エッチング工程によってパターンを形成する。
【０００７】
さらに詳しくは、本発明による薄膜トランジスタアレイ基板には、絶縁基板上にゲート線、ゲート線と連結されていて第１ゲート電極部及び第２ゲート電極部を有するゲート電極を含むゲート配線が形成されており、その上部にはゲート絶縁膜が形成されている。ゲート絶縁膜上部には、第１ゲート電極部上に位置する第１半導体部と第２ゲート電極部上に位置する第２半導体部を有する半導体層が形成されており、ゲート線と交差するデータ線、データ線に連結されていて第１半導体部に隣接した第１ソース電極部と第２半導体部に隣接した第２ソース電極部を含むソース電極、第１ゲート電極部を中心に第１ソース電極部と対向して第１半導体部に隣接した第１ドレーン電極部と第２ゲート電極部を中心に第２ソース電極部と対向して第２半導体部に隣接した第２ドレーン電極部を含むドレーン電極を有するデータ配線が形成されている。また、ドレーン電極と連結されている画素電極が形成されている。
【０００８】
第１ゲート電極部、第１半導体部、第１ソース電極部及び第１ドレーン電極部と第２ゲート電極部、第２半導体部、第２ソース電極部及び第２ドレーン電極部は、それぞれ分割露光領域の境界線を中心に両側に配置されている。この時、ゲート電極、ドレーン電極、ソース電極及び半導体層を含む薄膜トランジスタは、分割露光領域の境界線に隣接した一部の画素にのみ配置できる。そして、第１及び第２ソース電極と第１及び第２ドレーン電極の間にそれぞれ位置する第１及び第２半導体部のチャンネル部は⊂字状であることが好ましい。
【０００９】
このような本発明による薄膜トランジスタアレイ基板の製造方法では、まず、基板上にゲート線及び第１ゲート電極部と第２ゲート電極部を含むゲート電極を有するゲート配線を形成し、その上部にゲート絶縁膜を形成する。次に、ゲート絶縁膜上に非晶質シリコンによって第１半導体部と第２半導体部を含む半導体層を形成し、データ線、第１ソース電極部と第２ソース電極部を含むソース電極及び第１ドレーン電極部と第２ドレーン電極部を含むドレーン電極を有するデータ配線を形成し、ドレーン電極と連結される画素電極を形成する。ここで、ゲート配線、データ配線または半導体層は、分割露光を利用した写真エッチング工程で形成し、分割露光は分割露光領域の境界線が第１ゲート電極部と第２ゲート電極部の間、または第１半導体部と第２半導体部の間、または第１ソース電極と第２ソース電極の間、または第１ドレーン電極と第２ドレーン電極の間に位置するように実施する。
【発明の効果】
【００１０】
本発明では、それぞれの単位画素を少なくとも二つの薄膜トランジスタを利用して駆動することによって、薄膜トランジスタのチャンネル幅を広く確保することができる。よって、薄膜トランジスタは画素を制御する電流駆動能力を充分に持つことができる。これによって、大型の液晶表示装置を駆動する時、画素の解像度が低下することを防止できる。そして、少なくとも二つの薄膜トランジスタを表示領域中、分割露光の境界線が位置する画素とその周辺に位置する画素に配置させることによって、マスクを利用した写真エッチング工程の分割露光の時、マスクの転移（ｓｈｉｆｔ）、回転（ｒｏｔａｔｉｏｎ）、歪み（ｄｉｓｔｏｒｔｉｏｎ）などの誤差が生じても、画像表示の際に明度差が現れることを最少化してステッチ現象を防止できる。
【発明を実施するための最良の形態】
【００１１】
添付した図面を参照して本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし、本発明は多様な形態に実現でき、ここで説明する実施例に限定されない。図面では種々の層及び領域を明確に表現するために厚さを拡大して示した。明細書全体において類似部分には同一符号を付けた。層、膜、領域、板などの部分が他の部分の“上に”あるというと、これは他の部分の“すぐ上に”ある場合のみだけでなく、その中間に他の部分がある場合も含む。そして、ある部分が他の部分の“すぐ上に”あるというと、それは中間に他の部分がないことを意味する。
【００１２】
次に本発明の実施例による薄膜トランジスタアレイ基板及びその製造方法について図面を参照して詳細に説明する。まず、図１及び図２を参照して本発明の第１実施例による液晶表示装置用薄膜トランジスタアレイ基板の構造について詳細に説明する。図１は、本発明の実施例による液晶表示装置用薄膜トランジスタ基板の配置図であり、図２は図１に示す薄膜トランジスタアレイ基板をＩＩ-ＩＩ´線による断面図である。
【００１３】
絶縁基板１１０上にアルミニウム（Ａｌ）やアルミニウムの合金で構成される下部膜２０１と、モリブデンまたはクロムなどと他の物質との接触特性の良い上部膜２０２を含むゲート配線が図２の断面図に示すようにテーパ構造で形成されている。ここで、テーパ角は、２０-８０゜の範囲で形成されている。ゲート配線は、横方向に延びているゲート線１２１と、ゲート線１２１の一側に連結されていて外部からのゲート信号の印加を受けてゲート線に伝達するゲートパッド１２５及びゲート線１２１に連結されている薄膜トランジスタのゲート電極１２３を含む。この時、ゲート電極１２３は、第１薄膜トランジスタ（ＴＦＴ１）の第１ゲート電極部１２３１と第２薄膜トランジスタ（ＴＦＴ２）の第２ゲート電極部１２３２を含む。また、ゲート線１２１は、以降に形成される画素電極１９０と連結されている維持蓄電器用導電体パターン１７７と重なって画素の電荷保存能力を向上する維持蓄電器を構成する。ここで、電荷保存能力が不足した場合は、ゲート配線と分離された維持配線の追加もできる。
【００１４】
基板１１０上には、窒化ケイ素（ＳｉＮｘ）などからなるゲート絶縁膜１４０がゲート配線１２１、１２５、１２３を覆っている。
【００１５】
ゲート電極１２３のゲート絶縁膜１４０上部には、非晶質シリコンなどの半導体からなる半導体層１５０が形成されており、半導体層１５０の上部にはシリサイドまたはｎ型不純物が高濃度にドーピングされているｎ＋水素化非晶質シリコンなどの物質で作られた抵抗接触層１６３、１６５がそれぞれ形成されている。半導体層１５０は、第１ゲート電極部１２３１上部に位置する第１半導体部１５０１と第２ゲート電極部１２３２上部に位置する第２半導体部１５０２を含む。さらに、抵抗接触層１６３、１６５は、第１半導体部１５０１上部に位置する第１抵抗接触部１６３１、１６５１と第２半導体部１５０２上部に位置する第２抵抗接触部１６３２、１６５２を含む。
【００１６】
抵抗接触層１６３、１６５またはゲート絶縁膜１４０上には、アルミニウムやアルミニウムの合金の導電膜、クロム、モリブデンやモリブデンの合金などで構成される導電膜を含むデータ配線が形成されている。データ配線は、縦方向に形成されてゲート線１２１と交差して画素領域を定義するデータ線１７１と、データ線１７１に連結されて抵抗接触層１６３の上部まで延びているソース電極１７３と、データ線１７１の一側に連結されていて外部からの画像信号の印加を受けるデータパッド１７９と、ソース電極１７３と分離されていてゲート電極１２３に対してソース電極１７３の反対側の抵抗接触層１６５上部に形成されているドレーン電極１７５とを含む。そして、データ配線１７１は保持容量を向上させるためにゲート線１２１と重なっていて、以降に形成される画素電極１９０と電気的に連結されている維持蓄電器用導電体パターン１７７を含むことができる。この時、ソース電極１７３は、第１及び第２抵抗接触部１６３１、１６３２上部にそれぞれ位置する第１及び第２ソース電極部１７３１、１７３２を含む。また、ドレーン電極１７５は、第１及び第２抵抗接触部１６５１、１６５２上部にそれぞれ位置する第１及び第２ドレーン電極部１７５１、１７５２を含む。
【００１７】
ここで、データ配線１７１、１７３、１７５、１７７、１７９及びゲート配線１２１、１２３、１２５は、アルミニウムを含む単一膜や、クロムまたはモリブデンやモリブデンの合金の単一膜であることができる。さらに、モリブデンやモリブデンの合金の導電膜/アルミニウムの導電膜/モリブデンやモリブデンの合金の導電膜の３層膜からも構成できる。
【００１８】
データ配線１７１、１７３、１７５、１７７、１７９及びこれらによって覆われない半導体層１５０上部には、平坦化特性が優れて感光性を有する有機物質、またはａ-Ｓｉ：Ｃ：Ｏ：Ｈなどを含む低誘電率絶縁物質の保護膜１８０が形成されている。ここで、保護膜１８０は、窒化ケイ素からなる絶縁膜をさらに含むことができる。この場合、絶縁膜は、低誘電率絶縁物質である有機絶縁膜の下に位置して半導体層１５０を直接覆うことが好ましい。なお、ゲートパッド１２５及びデータパッド１７９が位置するパッド部から有機絶縁物質を完全に除去するのが好ましく、このような構造は、パッド部のゲートパッド１２５及びデータパッド１７９の上部に走査信号及び映像信号をそれぞれ伝達するために、薄膜トランジスタ基板の上部にゲート駆動集積回路及びデータ駆動集積回路を直接実装するＣＯＧ（ｃｈｉｐ  ｏｎ  ｇｌａｓｓ）方式の液晶表示装置に適用するとき特に有利である。
【００１９】
保護膜１８０には、ドレーン電極１７５、維持蓄電器用導電体パターン１７７及びデータパッド１７９をそれぞれ露出する接触孔１８５、１８７、１８９が形成されており、ゲート絶縁膜１４０と共にゲートパッド１２５を露出する接触孔１８２が形成されている。保護膜１８０上部には、接触孔１８５を通じてドレーン電極１７５と電気的に連結されており、画素領域に位置し、透明な導電物質であるＩＴＯ（ｉｎｄｉｕｍ  ｔｉｎ  ｏｘｉｄｅ）またはＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）からなる画素電極１９０が形成されている。そして、保護膜１８０上には、接触孔１８２、１８９を通じて、それぞれゲートパッド１２５及びデータパッド１７９と連結されている補助ゲートパッド９２及び補助データパッド９７が形成されている。ここで、補助ゲート及びデータパッド９２、９７は、ゲート及びデータパッド１２５、１７９を保護するためのもので必須的なものではない。
【００２０】
このような薄膜トランジスタ基板を使用する液晶表示装置は次のような構造を有する。薄膜トランジスタ基板に対向して共通電極基板が所定の間隔をおいて配置されて、薄膜トランジスタ基板と共通電極基板の間には液晶物質が注入されている。この時、液晶物質はＴＮモード液晶で、基板にほぼ平行に配列されている液晶分子が下部基板から上部基板に至るにつれて歪んで配向される場合がある。また、ＶＡ（ｖｅｒｔｉｃａｌ  ａｌｉｇｎｅｄ）モード液晶で、負の誘電率異方性を有して基板にほぼ垂直に配向されている液晶分子が、電圧が充分に印加される場合、二つの基板の中心面に至るまで基板にほぼ垂直に配列される場合がある。共通電極基板には薄膜トランジスタ基板の画素電極との間で液晶容量を形成する共通電極が形成されている。その他にも共通電極基板上には、ＷＶフィルムなどの補償フィルムを付着でき、二つの偏光板が薄膜トランジスタ基板と共通電極基板の外側に配置している。
【００２１】
このような本発明の第１実施例による液晶表示装置において、それぞれの単位画素に形成されている画素電極１９０は、同一ゲート線１２１及びデータ線１７１と電気的に連結されている二つの薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２）によって駆動される。また、それぞれの薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２）は、ソース電極とドレーン電極の間に位置する半導体層のチャンネル部が馬蹄形状（⊂）であるためチャンネル部の幅が広い。従って、本発明の実施例では、薄膜トランジスタのチャンネル幅を広く確保でき、薄膜トランジスタは画素を制御する電流駆動能力を充分に有することができる。これによって、大型の液晶表示装置を駆動する時に画素の解像度低下を防止できる。
【００２２】
ここで、第１実施例のように、第１及び第２薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２）を有する画素は画像が表示される表示領域の全面に、或は一部にのみ配置できる。一部にのみ第１及び第２薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２）を有する画素を配置する場合、このような画素は表示領域の中で分割露光の境界線が位置する画素とその周辺に位置する画素を構成することが好ましい。それは、マスクを利用した写真エッチング工程の分割露光の時に、マスクの転移（ｓｈｉｆｔ）、回転（ｒｏｔａｔｉｏｎ）、歪み（ｄｉｓｔｏｒｔｉｏｎ）などの誤差が生じても、他の画素に比して第１及び第２薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２）を有する画素から発生する寄生容量の変化が激しいことなく、画像表示の時に明度差が激しく現れず、ステッチ現象を最少化できるためである。
【００２３】
以下、図３ａ乃至図６ｂ、図１及び図２を参照して本発明の実施例による薄膜トランジスタアレイ基板の製造方法について具体的に説明する。まず、図３ａ及び図３ｂに示したように、ガラス基板１１０上部にアルミニウムを含む下部膜２０１と、モリブデンやモリブデンの合金を含む上部膜２０２を、それぞれ２０００Å〜４０００Å及び５００Å〜２０００Å程の厚さに順次積層して、マスクを利用した写真エッチング工程で上部膜２０２と下部膜２０１を一緒にパターニングし、ゲート線１２１、ゲート電極１２３（第１ゲート電極部１２３１、第２ゲート電極部１２３２）及びゲートパッド１２５を含むゲート配線をテーパ構造に形成する。マスクを利用した写真エッチング工程において、マスクの大きさより薄膜トランジスタアレイ基板の画素領域が配置されているアクティブ領域が大きい場合、アクティブ領域を分割してステップアンドリピート方式で感光膜を分割露光後現像し、ゲート配線用感光膜パターンを形成して、これをエッチングマスクとして用いてゲート配線１２１、１２３、１２５をパターニングする。ここで、ゲート配線用感光膜パターンを露光する時、分割露光領域の境界線は第１ゲート電極部１２３１と第２ゲート電極部１２３２との間を横切るようにして、水平方向になるようにマスクを位置合わせして露光工程を実施する。
【００２４】
次に、図４ａ及び図４ｂに示すように、窒化ケイ素（ＳｉＮX）からなるゲート絶縁膜１４０、非晶質シリコン（ａ-Ｓｉ：Ｈ）からなる半導体層１５０、ドーピングされた非晶質シリコン層（ｎ+ａ-Ｓｉ：Ｈ、１６０）の３層膜を連続積層し、マスクを利用したパターニング工程によって半導体層１５０とドーピングされた非晶質シリコン層である接触層１６０をパターニングして、ゲート電極１２３と対向するゲート絶縁膜１４０上部に半導体層１５０（第１半導体部１５０１と第２半導体部１５０２）と抵抗接触層１６０（第１抵抗接触部１６３１、１６５１、第２抵抗接触部１６３２、１６５２）を形成する。ここでも、前記と同様に分割露光領域の境界線は、第１半導体部１５０１と第２半導体部１５０２との間に位置するようにマスクを位置合わせして分割露光工程を実施する。
【００２５】
次に、図５ａ乃至図５ｂに示すように、クロムまたはモリブデンやモリブデンの合金の導電膜を２０００Å程の厚さに積層して、マスクを利用した写真エッチング工程によりパターニングして、ゲート線１２１と交差するデータ線１７１、データ線１７１と連結されてゲート電極１２３上部まで延びているソース電極１７３（第１及び第２ソース電極部１７３１、１７３２）、データ線１７１は一端に連結されているデータパッド１７９、ソース電極１７３と分離されていてゲート電極１２３を中心にソース電極１７３と対向するドレーン電極１７５（第１及び第２ドレーン電極部１７５１、１７５２）及び維持蓄電器用導電体パターン１７７を含むデータ配線をテーパ構造で形成する。ここでも同様に、マスクを利用した写真エッチング工程の時の分割露光の境界線は、第１ソース電極部１７３１及び第１ドレーン電極部１７５１と、第２ソース電極部１７３２及び第２ドレーン電極部１７５２との間に位置するようにマスクを位置合わせし、感光膜を露光してデータ配線用感光膜パターンを形成して以降のエッチング工程を実施する。
【００２６】
この時、データ配線１７１、１７３、１７５、１７７、１７９は、アルミニウムを含む単一膜またはこれを含む多層膜で形成でき、多層膜から形成する場合は、アルミニウム導電膜が中央に位置してその上及び下にモリブデンやモリブデンの合金の導電膜を形成することもできる。
【００２７】
次に、データ配線１７１、１７３、１７５、１７７、１７９によって覆われないドーピングされた非晶質シリコン層パターンである接触層１６０をエッチングしてゲート電極１２３を中心に両側に分離させる。そして、両側のドーピングされた非晶質シリコン層である接触層１６３、１６５の間の半導体層パターン１５０を露出させる。次に、露出された半導体層１５０の表面を安定化するために酸素プラズマ処理を実施することが好ましい。
【００２８】
次に、図６ａ及び６ｂのように、窒化ケイ素を積層したり、平坦化特性の良い感光性を有する有機物質を基板１１０の上部にコーティングしたり、ＰＥＣＶＤ（ｐｌａｓｍａ  ｅｎｈａｎ  ｃｅｄｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）方法によって、ａ-Ｓｉ：Ｃ：Ｏ膜またはａ-Ｓｉ：Ｏ：Ｆ膜などの低誘電率ＣＶＤ膜を蒸着して保護膜１８０を形成する。次に、マスクを利用した写真エッチング工程でゲート絶縁膜１４０と一緒にパターニングして、ゲートパッド１２５、ドレーン電極１７５、データパッド１７９及び維持蓄電器用導電体パターン１７７を露出する接触孔１８２、１８５、１８９、１８７を形成する。ここで、接触孔１８２、１８５、１８９、１８７を通じて露出された部分からアルミニウムの導電膜が露出される場合は、以降に形成されるＩＴＯまたはＩＺＯの画素電極１９０との接触特性を考慮してアルミニウムの導電膜を除去することが好ましい。
【００２９】
次に、図１及び図２のように、ＩＴＯまたはＩＺＯの透明導電物質を９００Å程の厚さに蒸着し、マスクを利用した写真エッチング工程でパターニングして、接触孔１８７、１８５を通じてドレーン電極１７５及び維持蓄電器用導電体パターン１７７と連結される画素電極１９０と接触孔１８２、１８９を通じてゲートパッド１２５及びデータパッド１７９とそれぞれ連結される補助ゲートパッド９２及び補助データパッド９７をそれぞれ形成する。前記と同様に、マスクを利用した写真エッチング工程の時の分割露光境界線は、第１ソース電極部１７３１及び第１ドレーン電極部１７５１と、第２ソース電極部１７３２及び第２ドレーン電極部１７５２との間に位置するようにマスクを位置合わせし、感光膜を露光して画素電極用感光膜パターンを形成して以降のエッチング工程を実施する。
【００３０】
このような本発明の実施例による液晶表示装置用薄膜トランジスタアレイ基板の製造方法では、ゲート配線、半導体層、データ配線または画素電極を形成する時に、少なくとも一つのエッチング工程において、分割露光時の分割露光境界線が第１及び第２薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２；図１参照）の間に位置するようにマスクを位置合わせして分割露光を行う。こうすることで、マスクの転移（ｓｈｉｆｔ）、回転（ｒｏｔａｔｉｏｎ）、歪み（ｄｉｓｔｏｒｔｉｏｎ）などの誤差が発生しても配線と配線、または配線と画素電極の重畳によって発生する寄生容量の変化が激しいことなく、画像表示の時の明度差が激しく現れないので、撮像画像のコントラストが著しくなるステッチ現象を最少化できる。
【００３１】
以上、半導体層とデータ配線を互いに異なるマスクを利用した写真エッチング工程で形成する製造方法について本発明の実施例を適用して説明したが、本発明による配線の製造方法は、製造費用を最少化するために半導体層とデータ配線を一つの感光膜パターンを利用した写真エッチング工程で形成する、液晶表示装置用薄膜トランジスタアレイ基板の製造方法にも同様に適用できる。これについて図面を参照して詳細に説明する。
【００３２】
図７乃至図９を参照して本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板の単位画素構造について詳細に説明する。図７は本発明の第２実施例による液晶表示装置用薄膜トランジスタ基板の配置図であり、図８及び図９はそれぞれ図７に示す薄膜トランジスタ基板をＶＩＩＩ-ＶＩＩＩ’線及びＩＸ-ＩＸ’線による断面図である。
【００３３】
まず、絶縁基板１１０上にアルミニウムのみで構成される導電膜を含み、ゲート線１２１、ゲートパッド１２５及びゲート電極１２３を含むゲート配線がテーパ構造で形成されている。そして、基板１１０上部には、上板の共通電極に入力される共通電極電圧または隣接する画素行にゲート信号を伝達する前段ゲート線１２１に印加されるゲート電圧などの電圧の印加を受ける維持電極線１３１が、ゲート線１２１と平行に形成されている。維持電極線１３１は、後述する画素電極１９０と連結されたドレーン電極１７５と重なって画素の電荷保存能力を向上する維持蓄電器を構成しており、後述する画素電極１９０とゲート線１２１の重畳で発生する保持容量が充分な場合は形成しなくてもよい。この時、ゲート電極１２３は横方向に配置されて、第１及び第２薄膜トランジスタ（ＴＦＴ１、ＴＦＴ２）の第１及び第２ゲート電極部１２３１、１２３２を含む。
【００３４】
ゲート配線１２１、１２５、１２３及び維持電極線１３１上には、窒化ケイ素（ＳｉＮｘ）などからなるゲート絶縁膜１４０が形成されて、ゲート配線１２１、１２５、１２３と維持配線１３１を覆っている。
【００３５】
ゲート絶縁膜１４０上には、多結晶シリコンまたは非晶質シリコンなどからなる半導体パターン１５２が形成されており、半導体パターン１５２上には、リン（Ｐ）などのｎ型またはｐ型不純物が高濃度にドーピングされている非晶質シリコンなどからなる抵抗性接触層パターンまたは中間層パターンである接触層１６３、１６５が形成されている。ここでも第１実施例と同様に、半導体パターン１５２は第１半導体部１５２１と第２半導体部１５２２を含み、抵抗性接触層１６３、１６５も第１抵抗性接触部１６３１、１６５１及び第２抵抗性接触部１６３２、１６５２を含む。
【００３６】
抵抗性接触層パターン１６３、１６５上には、モリブデンやモリブデンの合金で構成される導電膜またはアルミニウムのみで構成される導電膜を含むデータ配線がテーパ構造で形成されている。データ配線は縦方向に形成されているデータ線１７１、データ線１７１の一端に連結されて外部から画像信号の印加を受けるデータパッド１７９、そしてデータ線１７１の分枝である薄膜トランジスタのソース電極１７３からなるデータ線部を含む。さらに、データ線部１７１、１７９、１７３と分離されており、ゲート電極１２３または薄膜トランジスタのチャンネル部（Ｃ）に対してソース電極１７３の反対側に位置して維持電極線と重複する薄膜トランジスタのドレーン電極１７５を含む。前記ソース電極１７３は、第１及び第２抵抗接触部１６３１、１６３２上部にそれぞれ位置する第１及び第２ソース電極部１７３１、１７３２を含み、ドレーン電極１７５は、第１及び第２抵抗接触部１６５１、１６５２上部にそれぞれ位置する第１及び第２ドレーン電極部１７５１、１７５２を含む。
【００３７】
データ配線１７１、１７３、１７５、１７９は、銀や銀の合金、アルミニウムやアルミニウムの合金の導電膜を含むことができる。
【００３８】
接触層パターン１６３、１６５は、その下の半導体パターン１５２とその上のデータ配線１７１、１７３、１７５、１７９の接触抵抗を低くする役目をし、データ配線１７１、１７３、１７５、１７９と完全に同一な形態を有する。つまり、データ線部の中間層パターンである接触層パターン１６３はデータ線部１７１、１７９、１７３と同一で、ドレーン電極用中間層パターンである接触層パターン１６５はドレーン電極１７５と同一である。
【００３９】
一方、半導体パターン１５２は薄膜トランジスタのチャンネル部（Ｃ）を除けば、データ配線１７１、１７３、１７５、１７９及び抵抗性接触層パターン１６３、１６５とほぼ同一模様である。具体的には、薄膜トランジスタ用半導体パターン１５２は、データ配線及び接触層パターンの他の部分と多少異なる。つまり、薄膜トランジスタのチャンネル部（Ｃ）において、データ線部１７１、１７９、１７３、特に、ソース電極１７３とドレーン電極１７５が分離されている。また、データ線部の中間層パターンである接触層パターン１６３とドレーン電極用接触層パターン１６５もチャンネル部（Ｃ）において分離されている。しかし、薄膜トランジスタ用半導体パターン１５２はチャンネル部（Ｃ）において分離されずに連結されて薄膜トランジスタのチャンネルを生成する。
【００４０】
データ配線１７１、１７３、１７５、１７９及びデータ配線で覆われない半導体パターン１５２上部には、窒化ケイ素または酸化ケイ素からなる絶縁膜または低誘電率を有する有機物質からなる有機絶縁膜または低誘伝率ＣＶＤ膜を含む保護膜１８０が形成されている。保護膜１８０は、データパッド１７９及びドレーン電極１７５を露出する接触孔１８９、１８７を有しており、さらに、ゲート絶縁膜１４０と共にゲートパッド１２５を露出する接触孔１８２を有している。
【００４１】
保護膜１８０上には、薄膜トランジスタから画像信号を受けて上板の電極と共に電場を生成する画素電極１９０が形成されている。画素電極１９０はＩＴＯまたはＩＺＯなどの透明な導電物質、或はアルミニウムまたは銀などのように反射度を有する導電物質で構成されており、接触孔１８５を通じてドレーン電極１７５と物理的、電気的に連結されて画像信号の伝達を受ける。画素電極１９０は、隣接するゲート線１２１及びデータ線１７１と重なって開口率を高めているが、重ならない場合もある。一方、ゲートパッド１２５及びデータパッド１７９上には、接触孔１８２、１８９を通じてそれぞれこれらと連結される補助ゲートパッド９２及び補助データパッド９７が形成されており、これらはパッド１２５、１７９と外部回路装置との接着性を補完して、パッドを保護する役目をするものであるが、必須ではなくこれらの適用の可否は選択的である。
【００４２】
以下、図７乃至図９の構造を有する液晶表示装置用薄膜トランジスタアレイ基板の製造方法について、図７乃至図９及び図１０ａ乃至図１６ｃを参照して詳細に説明する。まず、図１０ａ乃至１０ｃに示すように、アルミニウムを含む導電膜を積層し、マスクを利用した写真エッチング工程でパターニングして、ゲート線１２１、ゲートパッド１２５及びゲート電極１２３を含むゲート配線と維持電極線１３１をテーパ構造で形成する。マスクを利用した写真エッチング工程において、マスクの大きさより薄膜トランジスタアレイ基板の画素領域が配置されているアクティブ領域が大きい場合は、アクティブ領域を分割してステップアンドリピート方式で感光膜を分割露光して現像する。そして、ゲート配線用感光膜パターンを形成して、これをエッチングマスクとして用いてゲート配線１２１、１２３、１２５、１３１をパターニングする。ゲート配線用感光膜パターンを露光する時、分割露光領域の境界線は横（隣接する）方向に配置されている第１ゲート電極部１２３１と第２ゲート電極部１２３２との間を横切るようにして、縦方向になるようにマスクを位置合わせして露光工程を行う。
【００４３】
次に、図１１ａ及び１１ｂに示すように、窒化ケイ素からなるゲート絶縁膜１４０、ドーピングされない非晶質シリコンの半導体層１５０、ドーピングされた非晶質シリコンの中間層である接触層１６０を化学気相蒸着法によって、それぞれ１５００Å乃至５０００Å、５００Å乃至２０００Å、１４００Å乃至６００Åの厚さに連続蒸着する。この時も、ゲート配線１２１、１２３、１２５及び維持配線１３１のアルミニウム導電膜が損傷するのを防止するために、３層膜１４０、１５０、１６０は１５０〜３００℃の範囲で積層し、蒸着条件も第１実施例と同様にすることが好ましい。次に、モリブデンやモリブデンの合金で構成される導電物質またはアルミニウムのみで構成される導電物質の導電体層１７０を、スパッタリングなどの方法で１５００Å乃至３０００Åの厚さに蒸着した後、その上に感光膜２１０を１μｍ乃至２μｍの厚さで塗布する。
【００４４】
その後、マスクを通じて感光膜２１０に光を照射した後現像して、図１２ｂ及び１２ｃに示すように、感光膜パターン２１２、２１４を形成する。この時、感光膜パターン２１２、２１４のうち薄膜トランジスタのチャンネル部（Ｃ）、つまりソース電極１７３とドレーン電極１７５の間に位置した第１部分２１４は、データ配線部（Ａ）、つまりデータ配線１７１、１７３、１７５、１７７、１７９が形成される部分に位置した第２部分２１２の厚さより薄くして、その他の部分（Ｂ）の感光膜は全て除去する。ここでも、感光膜パターン２１２、２１４を形成する時、分割露光を利用した写真エッチング工程によって形成するが、分割露光領域の境界線は第１薄膜トランジスタと第２薄膜トランジスタとの間に位置するようにマスクを位置合わせして分割露光を行う。ここで、チャンネル部（Ｃ）に残っている感光膜２１４の厚さとデータ配線部（Ａ）に残っている感光膜２１２の厚さの比は、後述するエッチング工程の工程条件によって異なる必要があり、第１部分２１４の厚さを第２部分２１２の厚さの１/２以下にすることが好ましく、例えば４０００Å以下が好ましい。
【００４５】
このように、位置によって感光膜の厚さを異ならせる方法には種々の方法があり得て、Ａ領域の光透過量を調節するために、主にスリットや格子形態のパターンを形成したり半透明膜を使用する。この時、スリットの間に位置した線パターンの幅やパターンの間の間隔、つまりスリット幅は、露光時使用する露光器の分解能より小さいのが好ましい。また、半透明膜を利用する場合は、マスク作製時に透過率を調節するために透過率の異なる薄膜を利用したり、厚さの異なる薄膜を利用することができる。
【００４６】
このようなマスクを通じて感光膜に光を照射すれば、光に直接露出される部分は高分子が完全に分解されて、スリットパターンや半透明膜が形成されている部分は光の照射量が少ないために高分子は不完全分解の状態となり、遮光膜で遮った部分は高分子がほとんど分解されない。次に、感光膜を現像すれば、分解されなかった高分子部分だけが残されて、照射光が少ない中央部分には、全く光が照射されない部分より厚さの薄い感光膜が残るようになる。露光時間を長くすると全ての分子が分解されてしまうため、そうならないように注意が必要である。
【００４７】
このような薄い厚さの感光膜２１４は、リフローが可能な物質からなる感光膜を形成して、光が完全に透過できる部分と光が完全に透過できない部分に分けられた通常のマスクで露光した後、現像してリフローさせて感光膜が残留しない部分へ感光膜の一部が流れるようにして形成することもできる。
【００４８】
次に、感光膜パターン２１４及びその下の膜など、つまり導電体層１７０、接触層１６０及び半導体層１５０に対するエッチングを進める。この時、データ配線部Ａにはデータ配線及びその下の膜などがそのまま残ることと、チャンネル部Ｃには半導体層だけ残ることが必要であり、他の部分（Ｂ）には上記三つの層１７０，１６０，１５０が全て除去されて、ゲート絶縁膜１４０が露出されることが必要である。
【００４９】
まず、図１３ａ及び１３ｂに示すように、その他の部分（Ｂ）の露出されている導電体層１７０を除去してその下の接触層１６０を露出させる。この過程では、乾式エッチングや湿式エッチングを両方用いることができ、この際、導電体層１７０はエッチングされるが、感光膜パターン２１２、２１４はほとんどエッチングされない条件下で行うことが良い。しかし、乾式エッチングの場合、導電体層１７０のみをエッチングし、感光膜パターン２１２、２１４はエッチングされない条件を見つけ出すことが難しいため、感光膜パターン２１２、２１４も共にエッチングされる条件下で行ってもよい。この場合は、湿式エッチングのときより第１部分２１４の厚さを厚くし、この過程で第１部分２１４が除去されて下の導電体層１７０が露出されることがないように注意する。
【００５０】
このようにすれば、図１３ａ及び図１３ｂに示すように、チャンネル部（Ｃ）及びデータ配線部（Ａ）の導電体層、つまりソース及びドレイン用導電体パターン１７８のみが残り、その他部分（Ｂ）の導電体層１７０は全て除去されて、その下の接触層１６０が露出される。残った導電体パターン１７８は、ソース及びドレーン電極１７３，１７５が分離されず連結されている点を除けば、データ配線１７１，１７３，１７５，１７９の形態と同じである。さらに、乾式エッチングを使用した場合は、感光膜パターン２１２、２１４もある程度の厚さがエッチングされる。
【００５１】
次に、図１４ａ及び１４ｂに示すように、その他の部分（Ｂ）の露出された中間層である接触層１６０及びその下の半導体層１５０を感光膜の第１部分２１４と共に乾式エッチング方法で同時に除去する。この時のエッチングは、感光膜パターン２１２、２１４と中間層である接触層１６０及び半導体層１５０（半導体層と中間層はエッチング選択性がほとんどない）が同時にエッチングされるが、ゲート絶縁膜１４０はエッチングされない条件下で行う必要がある。特に、感光膜パターン２１２、２１４と半導体層１５０に対するエッチング比がほぼ同一な条件下でエッチングすることが好ましい。例えば、ＳＦ6とＨＣｌの混合気体や、ＳＦ6とＯ2の混合気体を使用すれば、ほぼ同じ厚さに二つの膜をエッチングできる。感光膜パターン２１２、２１４と半導体層１５０に対するエッチング比が同一な場合、第１部分２１４の厚さは半導体層１５０と中間層である接触層１６０の厚さを合せたものと同じであるか、それより小さいのが好ましい。
【００５２】
このようにすれば、図１４ａ及び１４ｂに示すように、チャンネル部（Ｃ）第１部分２１４が除去されてソース/ドレーン用導電体パターン１７８が露出されて、その他の部分（Ｂ）の中間層である接触層１６０及び半導体層１５０が除去され、その下のゲート絶縁膜１４０が露出される。なお、データ配線部（Ａ）の第２部分２１２もエッチングされて厚さが薄くなる。この段階で半導体パターン１５２が完成する。図面符号１６８はそれぞれソース/ドレーン用導電体パターン１７８下の中間層パターンを指す。次に、アッシングによってチャンネル部（Ｃ）のソース/ドレーン用導電体パターン１７８表面に残る感光膜を除去する。 
【００５３】
次に、図１５ａ及び１５ｂに示すように、チャンネル部（Ｃ）のソース/ドレーン用導電体パターン１７８及びその下のソース/ドレーン用中間層パターン１６８をエッチングして除去する。この時、エッチングはソース/ドレーン用導電体パターン１７８と中間層パターン１６８の両方に対して乾式エッチングのみを行うことができる。そして、ソース/ドレーン用導電体パターン１７８に対してはエッチング液を利用する湿式エッチングで、中間層パターン１６８に対しては乾式エッチングで行うこともできる。前者の場合、ソース/ドレーン用導電体パターン１７８と中間層パターン１６８のエッチング選択比の大きい条件下でエッチングを行うことが好ましく、これはエッチング選択比の大きくない場合、エッチング終了点が見つけ難く、チャンネル部Ｃに残る半導体パターン１５２の厚さを調節することが容易ではないためである。中間層パターン１６８及び半導体パターン１５２をエッチングする時に使用するエッチング気体の例としては、ＣＦ4とＨＣｌの混合気体やＣＦ4とＯ2の混合気体が挙げられ、ＣＦ4とＯ2を用いると均一な厚さの半導体パターン１５２を残すことができる。この時、図１５ｂに示すように、半導体パターン１５２の一部が除去されて厚さが薄くなることもあり、感光膜パターンの第２部分２１２もこの時ある程度の厚さがエッチングされる。ここでのエッチングは、ゲート絶縁膜１４０がエッチングされない条件下で行うべきで、第２部分２１２がエッチングされてその下のデータ配線１７１、１７３、１７５、１７９が露出されることがないように感光膜パターンの厚いことが好ましい。
【００５４】
このようにして、図１５ａ及び１５ｂのように、ソース電極１７３とドレーン電極１７５が分離されて、データ配線１７１、１７３、１７５、１７７、１７９とその下の接触層パターン１６３、１６５、１６７が完成される。最後に、データ配線部（Ａ）に残っていた感光膜第２部分２１２を除去する。しかし、この第２部分２１２の除去はチャンネル部（Ｃ）ソース/ドレーン用導電体パターン１７８を除去した後、その下の中間層パターン１６８を除去する前に行うこともできる。
【００５５】
前述のように、湿式エッチングと乾式エッチングを交互に実施したり、乾式エッチングのみを行うことができる。後者の場合には、一種のエッチングを使用するので工程が比較的簡便であるが、適合なエッチング条件の検索が難しい。前者の場合には、エッチング条件検索が比較的に簡単であるが、工程が後者に比して面倒な点がある。
【００５６】
このようにして、データ配線１７１、１７３、１７５、１７７、１７９を形成した後、図１６ａ乃至１６ｃに示すように、第１実施例のような絶縁物質を積層して保護膜１８０を形成し、マスクを利用して保護膜１８０をゲート絶縁膜１４０と共にエッチングしてゲートパッド１２５、データパッド１７９及びドレーン電極１７５をそれぞれ露出させる接触孔１８２、１８９、１８５を形成する。
【００５７】
次に、図７乃至図９に示すように、５００Å乃至１０００Å厚さのＩＴＯまたはＩＺＯを蒸着し、マスクを使用して湿式エッチングしてドレーン電極１７５及び維持蓄電器用導電体パターン１７７と連結された画素電極１９０、ゲートパッド１２５と連結された補助ゲートパッド９２及びデータパッド１７９と連結された補助データパッド９７を形成する。ここでも、ゲート配線を形成時と同様に、分割露光領域の境界線は、第１薄膜トランジスタ（ＴＦＴ１）と第２薄膜トランジスタ（ＴＦＴ２）の間に位置するようにマスクを位置合わせした後、感光膜を分割露光及び現像し、画素電極用感光膜パターンを形成して以降のエッチング工程を実施する。
【００５８】
このような本発明の第２実施例では、第１実施例による効果のみでなく、データ配線１７１、１７３、１７５、１７９とその下の接触層パターン１６３、１６５、１６７及び半導体パターン１５２、１５７を一つのマスクを利用して形成し、この過程でソース電極１７３とドレーン電極１７５が分離して、製造工程の単純化を図ることができる。
【００５９】
以上、本発明の好ましい実施例について詳細に説明しましたが、本発明の権利範囲はこれに限定されず、請求範囲で定義している本発明の基本概念を利用した当業者の多様な変形及び改良形態もまた本発明の権利範囲に属するものである。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１実施例による液晶表示装置用薄膜トランジスタ基板の構造を示した配置図である。
【図２】図１のＩＩ-ＩＩ’線による断面図である。
【図３ａ】本発明の実施例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。
【図３ｂ】図３ａのＩＩＩｂ-ＩＩＩｂ’線による断面図である。
【図４ａ】本発明の実施例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。
【図４ｂ】図４ａのＩＶＢ-ＩＶＢ’線による、図３ｂの次の段階を示した断面図である。
【図５ａ】本発明の実施例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。
【図５ｂ】図５ａのＶＢ-ＶＢ’線による図４ｂの次の段階を示した断面図である。
【図６ａ】本発明の実施例による液晶表示装置用薄膜トランジスタ基板を製造する中間過程での薄膜トランジスタ基板の配置図である。
【図６ｂ】図６ａのＶＩＢ-ＶＩＢ’線による図５ｂの次の段階を示した断面図である。
【図７】本発明の第２実施例による液晶表示装置用薄膜トランジスタアレイ基板の配置図である。
【図８】図７に示した薄膜トランジスタアレイ基板のＶＩＩＩ-ＶＩＩＩ’線による断面図である。
【図９】図７に示した薄膜トランジスタアレイ基板のＩＸ-ＩＸ’線による断面図である。
【図１０ａ】本発明の第２実施例による第１段階での薄膜トランジスタアレイ基板の配置図である。
【図１０ｂ】図１０ａのＸＢ-ＸＢ’線による断面図である。
【図１０ｃ】図１０ａのＸＣ-ＸＣ’線による断面図である。
【図１１ａ】図１０ａのＸｂ-Ｘｂ’線による断面図で、図１０ｂの次の段階の断面図である。
【図１１ｂ】図１０ａのＸｃ-Ｘｃ’線による断面図で、図１０ｃの次の段階の断面図である。
【図１２ａ】図１１ａ及び１１ｂの次の段階の薄膜トランジスタアレイ基板の配置図である。
【図１２ｂ】図１２ａのＸＩＩＢ-ＸＩＩＢ’線による断面図である。
【図１２ｃ】図１２ａのＸＩＩＣ-ＸＩＩＣ’線による断面図である。
【図１３ａ】図１２ａのＸＩＩＢ-ＸＩＩＢ’線による断面図で、図１２ｂの次の段階の工程順を示すものである。
【図１３ｂ】図１２ａのＸＩＩＣ-ＸＩＩＣ’線による断面図で、図１２ｃの次の段階の工程順を示すものである。
【図１４ａ】図１２ａのＸＩＩＢ-ＸＩＩＢ’線による断面図で、図１３ａの次の段階の工程順を示すものである。
【図１４ｂ】図１２ａのＸＩＩＣ-ＸＩＩＣ’線による断面図で、図１３ｂの次の段階の工程順を示すものである。
【図１５ａ】図１２ａのＸＩＩＢ-ＸＩＩＢ’線による断面図で、図１４ａの次の段階の工程順を示すものである。
【図１５ｂ】図１２ａのＸＩＩＣ-ＸＩＩＣ’線による断面図で、図１４ｂの次の段階の工程順を示すものである。
【図１６ａ】図１５ａ及び図１５ｂの次の段階の薄膜トランジスタアレイ基板の配置図である。
【図１６ｂ】図１６ａのＸＶＩＢ-ＸＶＩＢ’線による断面図である。
【図１６ｃ】図１６ａのＸＶＩＣ-ＸＶＩＣ’線による断面図である。
【符号の説明】
【００６１】
１１０    絶縁基板
１２１    ゲート線、
１２３    ゲート電極
１２５    ゲートパッド
１２１、１２３、１２５    ゲート配線
１３１    維持配線
１４０    ゲート絶縁膜 
１５０    半導体層
１５２    半導体パターン
１７１    データ線
１７３    ソース電極
１７５    ドレーン電極
１７９    データパッド
１７１、１７３、１７５、１７７、１７９    データ配線
１８０    保護膜
１９０    画素電極
１２３１    第１ゲート電極部
１２３２    第２ゲート電極部
１５０１    第１半導体部
１５０２    第２半導体部
１７３１、１７３２    第１及び第２ソース電極部
１７５１、１７５２    第１及び第２ドレーン電極部
【図１】
2004311931.tif 000003
【図２】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１１ａ】
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【図１１ｂ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【図１３ａ】
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【図１３ｂ】
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【図１４ａ】
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【図１４ｂ】
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【図１５ａ】
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【図１５ｂ】
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【図１６ａ】
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【図１６ｂ】
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【図１６ｃ】
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