(57)【要約】【課題】本願の課題は、液晶表示パネルの表示斑を抑制することの可能な液晶表示パネル及びそのための方法を提供することである。【解決手段】本発明による液晶表示パネルは、所定の形式で配列された多数の画素を有する。画素の各々は、画素に対する電荷の充放電を制御するトランジスタと、前記トランジスタに接続された画素電極層、及び液晶を介して少なくとも一部が前記画素電極層に対向するように設けられた対向電極層より成る画素容量部と、前記画素電極層、バスライン層及びそれらの間に位置する中間電極層より成る補助容量部を有する。前記バスライン層の少なくとも一部は前記画素電極に絶縁層を介して対向するように設けられ、前記中間電極層の少なくとも一部は絶縁層を介して前記バスライン層に対向するように設けられる。一部の画素における画素電極層と中間電極層とは電気的に接続され、他の画素ではそれらが絶縁されている。【選択図】  図２
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【特許請求の範囲】
【請求項１】
所定の形式で配列された多数の画素を有する液晶表示パネルであって、各画素が、
画素に対する電荷の充放電を制御するトランジスタと、
前記トランジスタに接続された画素電極層、及び液晶を介して少なくとも一部が前記画素電極層に対向するように設けられた対向電極層より成る画素容量部と、
前記画素電極層、バスライン層及びそれらの間に位置する中間電極層より成る補助容量部であって、前記中間電極層の少なくとも一部が前記画素電極に絶縁層を介して対向するように設けられ、前記中間電極層の少なくとも一部が絶縁層を介して前記バスライン層に対向するよう設けられるところの補助容量部
を有し、前記多数の画素の一部の画素における画素電極層と中間電極層とが電気的に接続され、他の画素における画素電極層と中間電極層とが電気的に絶縁されることを特徴とする液晶表示パネル。
【請求項２】
前記中間電極層の一部が前記バスラインに対向しないように形成されることを特徴とする請求項１記載の液晶表示パネル。
【請求項３】
前記中間電極層が、互いに絶縁された複数の電極層より成ることを特徴とする請求項１記載の液晶表示パネル。
【請求項４】
前記トランジスタのソース及びドレインを形成する電極層と、前記中間絶縁層とが同一の材料で形成されることを特徴とする請求項１記載の液晶表示パネル。
【請求項５】
液晶表示パネルの表示斑を抑制する方法であって、前記液晶表示パネル内で所定の形式で配列された多数の画素の各々が、
画素に対する電荷の充放電を制御するトランジスタと、
前記トランジスタに接続された画素電極層、及び液晶を介して少なくとも一部が前記画素電極層に対向するように設けられた対向電極層より成る画素容量部と、
前記画素電極層、バスライン層及びそれらの間に位置する中間電極層より成る補助容量部であって、前記中間電極層の少なくとも一部が前記画素電極に絶縁層を介して対向するように設けられ、前記中間電極層の少なくとも一部が絶縁層を介して前記バスライン層に対向するよう設けられるところの補助容量部
を有し、当該方法が、
前記液晶表示パネルにて表示斑を生じさせている画素を特定する特定ステップと、
前記特定ステップにて特定された画素の画素電極層と中間電極層とを電気的に接続する接続ステップ
を有することを特徴とする液晶表示パネルの表示斑を抑制する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に液晶表示装置の技術分野に関し、特に液晶表示装置の液晶表示パネルに関連する。
【０００２】
【従来の技術】
一般に、液晶表示パネルは、マトリクス状に並べられた多数の画素を有し、各画素に印加する電圧を変化させて液晶分子の配向を制御することで、適切な画像を表示する。
【０００３】
図１は、この種の液晶表示パネルの１つの画素に関する等価回路を示す。図示されているように、この構造は、容量がＣＬＣの画素容量部１０２と、この画素容量部１０２に対する電荷の充放電を制御する薄膜トランジスタ１０４を有する。薄膜トランジスタ１０４のゲート電極はゲートバスライン１０６に接続され、薄膜トランジスタ１０４のドレイン電極はドレインバスライン１０８に接続される。更に、画素容量部１０２に並列に容量がＣｓの補助容量部１１０が接続されている。液晶表示パネルには、このような画素構造が、マトリクス形式で多数設けられている。
【０００４】
動作時にあっては、あるパルス期間の間に、同一のゲートバスライン１０６に接続されている総ての薄膜トランジスタ１０４が導通状態になり、各自の画素容量部１０２に対する電荷の充電又は放電が行われ、そのパルス期間が終了すると薄膜トランジスタ１０４が非道通状態になり、画素容量部１０２の電荷の蓄積状態が維持される。次のパルス期間では、そのゲートバスライン１０６に隣接するゲートバスラインに接続されている総てのトランジスタが導通し、電荷の充放電が行われる。以下同様の動作が反復され、ゲートバスライン毎に画素の状態が制御されることで、液晶表示パネルに適切な画像が表示される。
【０００５】
薄膜トランジスタ１０４は、非道通状態では何らの電流も流さないことが理想的である。しかしながら、実際にはいくらかのリーク電流が流れてしまうので、画素容量部１０２の電圧が、不必要に変動する虞がある。また、画素容量部１０２とドレインバスライン１０８との間の寄生容量ＣＤＳに起因して、画素容量部１０２の電圧が変動する虞もある。上述したように、画素の走査はゲートバスライン毎に行われるので、異なるゲートバスラインに関する画素容量部１０２は互いに影響しないことが望まれる。しかし、画素容量部１０２とドレインバスライン１０８との間の寄生容量ＣＤＳに起因して、ゲートバスラインが異なっていてもドレインバスライン１０８の共通する画素が互いに相互作用し、いわゆるクロストーク・ノイズが画素容量部１０２に生じてしまう。更に、画素容量部１０２とゲートバスライン１０６との間の寄生容量ＣＧＳに起因するノイズが画素容量部１０２に生じる虞もある。このような電流のリークやノイズに起因して、画素容量部１０２の電位が所望の値から逸脱すると、その部分に関する表示内容は適切なものではなくなってしまう虞がある。
【０００６】
薄膜トランジスタのリーク、寄生容量ＣＤＳ，ＣＧＳによるノイズ等に起因する画素容量部１０２の電圧変動に対処するため、補助容量部１１０が画素容量部１０２に並列に設けられている。補助容量部１１０を設けることで、１つの画素に関する容量が増加し、薄膜トランジスタ１０４に電荷がリークしても画素容量部１０２の電圧変動を抑制することが可能になる。また、補助容量部Ｃｓが無かった場合に、寄生容量ＣＤＳ，ＣＧＳに起因して画素容量部１０２に生じる電圧変動又はノイズΔＶは、
ΔＶ＝Ｃｐ／（Ｃｐ＋ＣＬＣ）×ΔＥ  ・・・（Ａ）
と表現することができる。ここで、Ｃｐは、ドレインバスラインとの間の寄生容量ＣＤＳ又はゲートバスラインとの間の寄生容量ＣＧＳである。ΔＥは、ドレインバスライン又はゲートバスラインの電圧変化である。これに対して、補助容量部Ｃｓを設けた場合の画素容量部１０２に生じる電圧変動ΔＶは、
ΔＶ＝Ｃｐ／（Ｃｓ＋Ｃｐ＋ＣＬＣ）×ΔＥ  ・・・（Ｂ）
と表現することができる。数式（Ａ），（Ｂ）を比較すると、（Ｂ）式の分母は（Ａ）式の分母より大きくなっていることが分かる。従って、補助容量部Ｃｓを設けることで、画素容量部１０２の電圧変動を抑制することが可能になる。この種の液晶表示パネルについては、例えば特許文献１に開示されている。
【０００７】
【特許文献１】
特許第３０９８３４５号公報
【０００８】
【発明が解決しようとする課題】
このような従来の液晶表示パネルでは、画素容量部１０２の電圧変動又は電荷のリークの原因として、トランジスタ１０４及び寄生容量ＣＤＳ，ＣＧＳに起因するものが支配的であることを想定している。
【０００９】
しかしながら、液晶表示パネルの製造工程において、液晶中に異物が混入し、液晶中にイオンが溶け出して液晶の比抵抗を大幅に下げてしまうことがあり得る。例えば、人体の皮膚やウレタンのような合成ゴム等の異物、塵、粒子、ゴミ等（以下、「異物」という。）が液晶中に入り、通常は１０Ｅ＋１４程度の液晶の比抵抗が例えば１０Ｅ＋１０程度に減少する。異物の大きさ自体は５〜１００μｍ程度であるが、この異物によって汚染される液晶の領域の範囲は１〜３ｍｍ程度にもなり得る。液晶への異物の混入は、製造する液晶表示パネルのサイズが大型化するほど懸念される。
【００１０】
画素中の液晶が汚染されると、画素容量部１０２から液晶を通じて電荷がリークする効果も大きくなり、その効果が、上記のトランジスタ等によるリークの大きさに匹敵する、又はそれを超える場合もあり得る。従来の液晶表示パネルでは、そのような事態に充分に対処していないので、そのような汚染のあった場合に良好な表示を行うことが困難になってしまう。画素容量部１０２のリークが大きくなると、例えば、ある画素に電荷を蓄積し、所定の書き込み周期後に再びその画素に達した時点で、蓄積していた電荷の大半がリークしており、その近辺での表示が良好でなくなってしまう（特に表示斑が発生する虞がある）。
【００１１】
例えば、ノーマリブラックモード（垂直配向型）の液晶の場合には、画素に電圧を印加すると白色を表示し、電圧の印加されていないときに黒色を表示すべきである（簡単のため、白黒のパネルを想定している。）。ある画素周辺の液晶が汚染されていたとすると、白色を表示すべき場合にその画素周辺が黒色を表示し、黒いシミ状の斑（表示斑）を生じさせてしまう。同様に、ノーマリホワイトモードの液晶の場合は、液晶の汚染に起因して白いシミ状の斑を生じさせてしまう。
【００１２】
本願の課題は、液晶表示パネルの表示斑を抑制することの可能な液晶表示パネル及びそのための方法を提供することである。
【００１３】
本願の別の課題は、液晶表示パネルの画素に蓄積された電荷が液晶を介してリークすることに起因する、液晶表示パネルの表示斑を抑制することの可能な液晶表示パネル及びそのための方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明によれば、
所定の形式で配列された多数の画素を有する液晶表示パネルであって、各画素が、
画素に対する電荷の充放電を制御するトランジスタと、
前記トランジスタに接続された画素電極層、及び液晶を介して少なくとも一部が前記画素電極層に対向するように設けられた対向電極層より成る画素容量部と、
前記画素電極層、バスライン層及びそれらの間に位置する中間電極層より成る補助容量部であって、前記中間電極層の少なくとも一部が前記画素電極に絶縁層を介して対向するように設けられ、前記中間電極層の少なくとも一部が絶縁層を介して前記バスライン層に対向するよう設けられるところの補助容量部
を有し、前記多数の画素の一部の画素における画素電極層と中間電極層とが電気的に接続され、他の画素における画素電極層と中間電極層とが電気的に絶縁されることを特徴とする液晶表示パネル
が、提供される。
【００１５】
【発明の実施の形態】
［第１実施例］
図２は、本願第１実施例による液晶表示パネル中の１つの画素（より詳しくは、１画素中の１つの色彩に関する部分）についての平面図を示す。図３は、図２に示されるＡＡ線に沿う断面図を示す。以下、図２，３を参照しながら、画素構造２００を説明する。画素構造２００は、ゲートバスライン２０２とドレインバスライン２０６を有し、ドレインバスライン２０６は、ゲートバスライン２０２に対して直交する位置関係で絶縁膜２０４を介して設けられる。ゲートバスライン２０２及びドレインバスライン２０６の交差部には、画素構造に対する電荷の充放電を制御するための薄膜トランジスタ２０１が設けられる。薄膜トランジスタ２０１は、アモルファスシリコンより成るチャネル層２０８を有し、これは、絶縁膜２０４上にてゲートバスライン２０２に対向して設けられる。チャネル層２０８上には絶縁性のチャネル保護層２１０が設けられる。薄膜トランジスタ２０１はチャネル層２０８に接続されるソース電極２１２を有する。薄膜トランジスタ２０１は絶縁性の保護層２１４により被覆される。画素構造２００は、保護層２１４上に画素電極２１６を有し、この画素電極２１６は導電性のコンタクト部２１８を介してソース電極２１２に接続される。
【００１６】
一方、画素構造２００は、ゲートバスライン２０２と同一の工程で成膜された補助容量バスライン２２０を有する。画素構造２００は、ソース電極２１２と同レベルの中間電極層２２２を有し、絶縁層２０４上に設けられる中間電極層２２２の一部は補助容量バスライン２２０に対向する位置関係にあるが、他の部分２２４はそのような位置関係にない。すなわち、他の部分２２４は補助容量バスラインとオーバーラップしていない。中間電極層２２２の上側には絶縁層２１４を介して画素電極２１６が位置している。図示されてはいないが、実際には、図２，図３に示される画素構造上に対向電極が設けられ、それらの間は液晶で充填される。すなわち、薄膜トランジスタ２０１を通じて、画素電極及び対向電極の間に電圧が印加されることで、液晶分子の配向が制御される。ゲートバスライン２０２及び補助容量バスライン２２０を同一の工程で成膜することは、本発明に必須ではないが、製造工程の簡易化の観点からは、それらを同一の材料で同時に形成することが望ましい。ソース又はドレイン電極と中間電極層２２２とを形成する場合にも、同様のことが言える。
【００１７】
図４は、図２及び図３に示される画素構造の等価回路図を示す。図示されているように、ゲートバスライン２０２とドレインバスライン２０６の交差部に薄膜トランジスタ２０１が設けられている。薄膜トランジスタ２０１のソース電極２１２は画素電極２１６に接続され、画素電極２１６及び不図示の対向電極は、容量がＣＬＣの画素容量部２２４を形成する。また、画素電極２１６と中間電極層２２２は、容量がＣＳ１の第１補助容量部２２６を形成し、中間電極層２２２と補助容量バスライン２２０は容量がＣＳ２の第２補助容量部２２８を形成する。第１及び第２補助容量部２２６，２２８は直列に接続され、画素容量部２２４に並列に  接続される。
【００１８】
以下、液晶表示パネルの表示斑を抑制するための手法を説明する。本願実施例による液晶表示パネルには、図２乃至図４に示されるような画素構造が、マトリクス形式で多数設けられている。先ず、液晶表示パネルを動作させ、表示斑を引き起こす画素の座標及びその影響範囲を見出す。この作業は、例えば、検査対象となる液晶表示パネルの駆動周波数を本来の動作周波数よりも低くして行われる。画素に対する書込み周期を延長することで、電荷のリークの影響が促進されるからである。また、温度を高くすると液晶の抵抗が低下する性質を利用して、通常の使用温度よりも温度を高く設定することで、加速試験を行うことも可能である。更に、必要に応じて他のパラメータを変更しながら試験を行うことも可能である。いずれにせよ、試験の結果、表示斑が観測されたならば、その座標及び影響範囲が特定される。
【００１９】
このようにして特定された各画素（異常画素）の画素電極２１６及び中間電極層２２２は、電気的に接続される。接続の工程は、例えば図３にて絶縁体２０４の補助容量バスライン２２０の側から、部分２２４に向けて、レーザを照射することで（レーザアブレーション効果を利用して）、簡易に行うことが可能である。
【００２０】
図５は、画素電極層２１６と中間電極層２２２とが電気的に接続された場合の断面図を示す。図示されているように、レーザ照射を行うことで、電極を形成するメタルが溶融し、両電極間が短絡される。なお、レーザ照射以外の任意の手法で、画素電極層２１６及び中間電極層２２２の間の電気的な接続部２３０を形成することが可能である。ただし、簡易かつ迅速に接続部２３０を形成する観点からは、本実施例のように、補助容量バスライン２２０と重ならない部分２２４を事前に設けておき、薄膜トランジスタの設けられている基板の側からレーザを照射することが望ましい。
【００２１】
図６は、画素電極層２１６と中間電極層２２２とが電気的に接続された場合の画素構造の等価回路を示す。接続前の画素構造を示す図４と対比すると、接続後には第１補助容量部２２６が除去されていることが分かる。補助容量部の容量は、図４に示す場合は（１／ＣＳ１＋１／ＣＳ２）−１＝ＣＳ１ＣＳ２／（ＣＳ１＋ＣＳ２）であり、これはＣＳ１以下であって且つＣＳ１以下の値であった。これに対して、図６に示す場合の補助容量部の容量はＣＳ２となり、図４の場合に比べて大きくなる。例えば、ＣＳ１＝ＣＳ２＝Ｃとすると、補助容量部の容量は、接続部２３０の形成前はＣ／２であったところ、接続部２３０の形成後はＣに増える（２倍に増える）。異常画素に関する補助容量部の容量が増えるので、異常画素に関する電荷のリークは、接続する前よりも抑制される。
【００２２】
以下、この手法により従来よりも表示斑を抑制することが可能になることを説明する。簡単のため、ＣＳ１＝ＣＳ２＝Ｃとする。従来の液晶表示パネルの画素は、総て図５，６に示されるような構造を有している。この場合に、補助容量部の容量であるＣＳ２が大きければ大きいほど、その１つの画素に関するリーク電流を抑制する能力は高くなる。しかしながら、既に述べたように液晶の汚染に起因して、たとえ大きな容量を設定したとしても、ある画素に関するリーク電流を充分に抑制することの困難な場合が生じ得る。このため、リーク電流の極めて少ない画素（正常画素）と、それ以外のリーク電流の多い画素（異常画素）とが液晶表示パネルに現われ、それらの間の表示の様子の差異（正常画素と異常画素との間の電位差）が、顕著な表示斑となって観測されてしまう。すなわち、リーク電流を少なくするために容量Ｃを大きく設定したとすると、確かにリーク電流自体は容量Ｃを大きくした分だけ抑制することが能になるが、異常画素が生じた場合には正常画素と異常画素との間の電位差が大きくなり、表示斑は却って大きくなってしまうのである。
【００２３】
これに対して、本願実施例による液晶表示パネルの画素は、当初は総て図３，４に示されるような構造を有する。上述したように補助容量部の容量はＣ／２であり、これは、図５，６に示される構造のものよりも小さな値である。従って、１つ１つの画素に関して言えば、本願実施例による画素は、従来の構造の画素よりもリーク電流を抑制する能力が当初は低く設定されている。本実施例の正常画素は、従来の正常画素よりもリーク電流による影響が低くなり、従来の正常画素より大きく電圧が低下しまう。一方、ある画素が異常画素であると判定された場合には、その画素は図５，６に示される構造に変更され、リーク電流の影響を抑制する能力が、従来の画素と同程度に高められる。従って、異常画素に関しては従来と同程度に電流が存在することとなる。本実施例の正常画素は従来の正常画素よりもリーク電流による電圧低下が大きく、異常画素は従来と同程度の電圧低下となる。従って、本願実施例における正常画素と異常画素の間の相違量（画素容量の電圧の相違）は、従来における正常画素と異常画素との間の相違量より小さくなり、その結果、本願実施例は液晶表示パネルに現われる表示斑を従来よりも抑制することが可能になる。本実施例によれば、個々の画素のリーク電流の影響度を犠牲にする代りに、多数の画素全体における正常画素及び異常画素間の電位差を少なくすることで、液晶表示パネルの表示斑を抑制することが可能になる。
【００２４】
［第２実施例］
図７は、本願第２実施例による画素構造の断面図を示す。図８は、図７に示される画素構造の等価回路図を示す。概して、本実施例による画素構造は、図４に示されるものと同様であるが、中間電極層に関する部分が相違する。画素構造７００は、ゲートバスライン７０２とドレインバスライン７０６を有し、ドレインバスライン７０６は、ゲートバスライン７０２に対して直交する位置関係で絶縁膜７０４を介して設けられる。ゲートバスライン７０２及びドレインバスライン７０６の交差部には、画素構造に対する電荷の充放電を制御するための薄膜トランジスタ７０１が設けられる。薄膜トランジスタ７０１は、アモルファスシリコンより成るチャネル層７０８を有し、これは、絶縁膜７０４上にてゲートバスライン７０２に対向して設けられる。チャネル層７０８上には絶縁性のチャネル保護層７１０が設けられる。薄膜トランジスタ７０１はチャネル層７０８に接続されるソース電極７１２を有する。薄膜トランジスタ７０１は絶縁性の保護層７１４により被覆される。画素構造７００は、保護層７１４上に画素電極７１６を有し、この画素電極７１６は導電性のコンタクト部７１８を介してソース電極７１２に接続される。
【００２５】
一方、画素構造７００は、ゲートバスライン７０２と同レベルの（同程度の高さに）補助容量バスライン７２０を有する。画素構造７００は、ソース電極７１２と同レベルの第１，第２中間電極層７２２，７２３を有し、絶縁層７０４上に設けられる第１，第２中間電極層７２２，７２３の一部は補助容量バスライン７２０に対向する位置関係にあるが、他の部分７２４，７２５はそのような位置関係にない。すなわち、他の部分７２４，７２５は補助容量バスライン７２０とオーバーラップしていない。第１，第２中間電極層７２２，７２３の上側には絶縁層７１４を介して画素電極７１６が位置している。
【００２６】
図８は、図７に示される画素構造の等価回路図を示す。図示されているように、ゲートバスライン７０２とドレインバスライン７０６の交差部に薄膜トランジスタ７０１が設けられている。薄膜トランジスタ７０１のソース電極７１２は画素電極７１６に接続され、画素電極７１６及び不図示の対向電極は、容量がＣＬＣの画素容量部７２４を形成する。また、画素電極７１６と第１中間電極層７２２は、容量がＣＳ１の第１補助容量部７３２を形成し、第１中間電極層７２２と補助容量バスライン７２０は容量がＣＳ２の第２補助容量部７３４を形成する。第１及び第２補助容量部７３２，７３４は直列に接続され、画素容量部７２４に並列に接続される。更に、画素電極７１６と第２中間電極層７２３は、容量がＣＳ３の第３補助容量部７３６を形成し、第２中間電極層７２３と補助容量バスライン７２０は容量がＣＳ４の第４補助容量部７３８を形成する。第３及び第４補助容量部７３６，７３８も直列に接続され、画素容量部７２４に並列に接続される。
【００２７】
本実施例によれば、中間電極層が２つに分割され（７２２，７２３）、それぞれが異なる補助容量部を形成する。このため、補助容量部の容量は、第１補助容量部７３２を除去し得ることに加えて、第３補助容量部７３６を除去することも可能になる。図７の波線７２７，７２９で示されるような接続部を形成することで、第１又は第３補助容量部７３２，７３６を除去することができる。本実施例によれば、第１実施例に比べて容量値の選択肢が増え、より適切な容量値を設定することが可能になる。上述したように、補助容量部の容量値は大きすぎても表示斑を引き起こし得るので、本実施例は第１実施例よりも表示斑を一層抑制することが可能になる。なお、図７，８では、中間電極層を２つに分割した例を示したが、更に多くの領域に中間電極層を分割することも可能である。
【００２８】
［シミュレーション結果］
図９は、図３，４に示される本願実施例及び従来例に関するシミュレーション結果を示す図である。シミュレーションにおける主なパラメータの値は、以下のとおりである。
【００２９】
画素ピッチ（縦）                    ２９４μｍ
画素ピッチ（横）                      ９８μｍ
画素容量部の容量（ＣＬＣ）            ２００ｆＦ
接続後の補助容量部の容量（Ｃ）      ２６４．４ｆＦ
接続前の補助容量部の容量（Ｃ／２）  １３２．２ｆＦ
電圧                                    ２Ｖ
トランジスタのＯＦＦリーク電流          １×１０−１１Ａ
液晶の比抵抗（汚染前）                  １×１０１４  Ω／ｍ
液晶の比抵抗（汚染後）                  １×１０９  Ω／ｍ
フレーム周波数                        ６０Ｈｚ
書き込み周期                          １６．６ｍｓ
このシミュレーションでは、液晶に異物が混入したことで液晶が汚染され、液晶の比抵抗が１×１０１４  から１×１０９  Ω／ｍに変化したことを想定している。図９のグラフ９０２は、補助容量部の容量（補助容量値）がＣである正常画素についての電圧を示す。グラフ９０４は、補助容量値がＣである異常画素についての電圧を示す。グラフ９０６は、補助容量値がＣ／２である正常画素についての電圧を示す。グラフ９０８は、補助容量値がＣ／２である異常画素についての電圧を示す。図示されているように、何れの場合も画素電圧は時間経過と供に低下する。正常画素に関するグラフ９０２，９０６、及び異常画素に関するグラフ９０４，９０８から明らかなように、容量値の大きい方が電圧を維持する能力（リーク電流を抑制する能力）が高い。従って、正常画素で容量の大きな場合９０２が、最も画素電圧を維持することができ、異常画素で容量の小さな場合９０８が最も画素電圧を低下させてしまう。
【００３０】
従来の液晶表示パネルでは、総ての画素は同一の補助容量値Ｃを有するので、グラフ９０２，９０４に示されるような電圧降下特性を示す。これらのグラフの縦軸方向の差分（Δ１）が、表示斑に影響することとなる。本願実施例では、正常画素についてはグラフ９０６に示される電圧降下特性を示す。異常画素については、当初はグラフ９０８に示される電圧降下特性を示すが、図５，６に関して説明した修復作業が行われることで、異常画素についてはグラフ９０４の電圧降下特性を示すことになる。従って、表示斑に影響する電位差（Δ２）は、グラフ９０６とグラフ９０４との縦軸方向の差分になり、これは従来の値より小さい（Δ２＜Δ１）。従って、本願実施例は従来例よりも表示斑を抑制することが可能になる。
【００３１】
図１０は、図９に示すシミュレーション結果における電位差を詳細に示す。すなわち、従来例における正常画素と異常画素との間の電位差（Δ１）が、グラフ１０１２で示され、本願実施例における正常画素と異常画素との間の電位差（Δ２）が、グラフ１０１４で示されている。本願実施例によれば、表示斑を引き起こす電位差を約６０％に抑制し得ることが示されている。
【００３２】
図１１も、図１０と同様なシミュレーション結果を示す図であるが、このシミュレーションでは、補助容量値Ｃの値を２倍に増加させている（Ｃｎｅｗ＝２×Ｃｏｌｄ）。上述したように、補助容量部の容量が大きいほどリーク電流を抑制する能力は高くなるので、従来例に関するグラフ１１０２及び本願実施例に関するグラフ１１０４の何れの電位差も全体的に低くなっている。この数値例の場合は、本願実施例が、表示斑を引き起こす電位差を約４０％に抑制し得ることを示している。
【００３３】
以下、本発明が教示する手段を列挙する。
【００３４】
（付記１）  所定の形式で配列された多数の画素を有する液晶表示パネルであって、各画素が、
画素に対する電荷の充放電を制御するトランジスタと、
前記トランジスタに接続された画素電極層、及び液晶を介して少なくとも一部が前記画素電極層に対向するように設けられた対向電極層より成る画素容量部と、
前記画素電極層、バスライン層及びそれらの間に位置する中間電極層より成る補助容量部であって、前記中間電極層の少なくとも一部が前記画素電極に絶縁層を介して対向するように設けられ、前記中間電極層の少なくとも一部が絶縁層を介して前記バスライン層に対向するよう設けられるところの補助容量部
を有し、前記多数の画素の一部の画素における画素電極層と中間電極層とが電気的に接続され、他の画素における画素電極層と中間電極層とが電気的に絶縁されることを特徴とする液晶表示パネル。
【００３５】
（付記２）  前記多数の画素の一部の画素における画素電極層と中間電極層とが対向する部分に設けられた導電性の貫通孔を有することを特徴とする付記１記載の液晶表示パネル。
【００３６】
（付記３）  前記中間電極層の一部が前記バスラインに対向しないように形成されることを特徴とする付記１記載の液晶表示パネル。
【００３７】
（付記４）  前記中間電極層が、互いに絶縁された複数の電極層より成ることを特徴とする付記１記載の液晶表示パネル。
【００３８】
（付記５）  前記複数の電極層の各々が、前記バスラインに対向しない部分を有することを特徴とする付記１記載の液晶表示パネル。
【００３９】
（付記６）  前記トランジスタのソース及びドレインを形成する電極層と、前記中間絶縁層とが同一の材料で形成されることを特徴とする付記１記載の液晶表示パネル。
【００４０】
（付記７）  液晶表示パネルの表示斑を抑制する方法であって、前記液晶表示パネル内で所定の形式で配列された多数の画素の各々が、
画素に対する電荷の充放電を制御するトランジスタと、
前記トランジスタに接続された画素電極層、及び液晶を介して少なくとも一部が前記画素電極層に対向するように設けられた対向電極層より成る画素容量部と、
前記画素電極層、バスライン層及びそれらの間に位置する中間電極層より成る補助容量部であって、前記中間電極層の少なくとも一部が前記画素電極に絶縁層を介して対向するように設けられ、前記中間電極層の少なくとも一部が絶縁層を介して前記バスライン層に対向するよう設けられるところの補助容量部
を有し、当該方法が、
前記液晶表示パネルにて表示斑を生じさせている画素を特定する特定ステップと、
前記特定ステップにて特定された画素の画素電極層と中間電極層とを電気的に接続する接続ステップ
を有することを特徴とする液晶表示パネルの表示斑を抑制する方法。
【００４１】
（付記８）  前記接続ステップが、レーザを照射することで、前記画素電極層及び前記中間電極層間の導電性接続部を形成するステップより成ることを特徴とする付記７記載の方法。
【００４２】
（付記９）  前記トランジスタのソース及びドレイン電極層と、前記中間電極層とが同一の成膜ステップで形成されることを特徴とする付記７記載の方法。
【００４３】
【発明の効果】
以上のように本発明によれば、液晶表示パネルの表示斑を抑制することが可能になる。更に、液晶表示パネルの画素に蓄積された電荷が液晶を介してリークすることに起因する、液晶表示パネルの表示斑を抑制することも可能になる。
【００４４】
【図面の簡単な説明】
【図１】図１は、従来の液晶表示パネルの１つの画素に関する等価回路図を示す。
【図２】図２は、本願第１実施例による液晶表示パネル中の画素についての平面図を示す。
【図３】図３は、図２に示されるＡＡ線に沿う断面図を示す。
【図４】図４は、図２及び図３に示される画素構造の等価回路図を示す。
【図５】図５は、本願第１実施例にて補助容量を増加させた場合の画素構造の断面図を示す。
【図６】図６は、図５に示される画素構造の等価回路図を示す。
【図７】図７は、本願第２実施例による画素構造の断面図を示す。
【図８】図８は、図７に示される画素構造の等価回路図を示す。
【図９】図９は、本願実施例及び従来例に関するシミュレーション結果を示す図である。
【図１０】図１０は、本願実施例及び従来例に関するシミュレーション結果を示す図である。
【図１１】図１１は、本願実施例及び従来例に関するシミュレーション結果を示す図である。
【符号の説明】
１０２  画素容量部
１０４  薄膜トランジスタ
１０６  ゲートバスライン
１０８  ドレインバスライン
１１０  補助容量部
２００，７００  画素構造
２０１，７０１  薄膜トランジスタ
２０２，７０２  ゲートバスライン
２０４，７０４  絶縁膜
２０６，７０６  ドレイン電極
２０８，７０８  チャネル層
２１０，７１０  チャネル保護膜
２１２，７１２  ソース電極
２１４，７１４  絶縁膜
２１６，７１６  画素電極
２１８，７１８  コンタクト
２２０，７２０  補助容量バスライン
２２２，７２３  中間電極層
２２６，２２８，７３２，７３４，７３６，７３８  補助容量部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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