(57)【要約】【課題】半導体製造プロセス変動の影響を抑制した抵抗分圧回路による高精度な分圧電圧を出力することができる半導体集積回路を提供する。【解決手段】半導体集積回路（８）は、抵抗分圧回路（９）及び分圧電圧が出力される複数の信号配線（ＷＬ０〜ＷＬ６）を含む。抵抗分圧回路は、複数の信号配線に対応して並設された複数の第１抵抗配線（ＲＰ０〜ＲＰ７）、隣接する前記第１の抵抗配線（ＲＰ０〜ＲＰ７）毎に相互を接続する第２抵抗配線（ＴＰ０〜ＴＰ６）及び第２の抵抗配線と対応する信号配線とを接続する接続部（ＣＨ０〜ＣＨ６）とを含む。抵抗配線の全ての分圧電圧出力ノードである接続部に挟まれた部位の形状を、２つの角を持つ屈曲形状に統一することで、半導体製造プロセス変動による抵抗分圧比のばらつきつきが抑制された抵抗分圧回路による高精度な分圧電圧を得ることができる半導体集積回路が実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
抵抗分圧回路及び前記抵抗分圧回路により発生された分圧電圧が出力される複数の信号配線を１個の半導体チップ上に含み、
前記抵抗分圧回路は、前記複数の信号配線のそれぞれに対応して並設された複数の第１抵抗配線と、
前記信号配線と交差する方向に設けられ、且つ、隣接する前記第１抵抗配線毎に相互を接続する第２抵抗配線と、
前記第２抵抗配線と、これに対応する前記信号配線とを接続する接続部と、
を含むことを特徴とする半導体集積回路。
【請求項２】
前記複数の第１抵抗配線は、ほぼ同一の長さを有し、ほぼ同一間隔で並設されたことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記信号配線は、金属配線であり、前記第１及び第２抵抗配線は、ポリシリコン抵抗配線であることを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記接続部は、前記第２抵抗配線と前記信号配線とをスルーホールで貫通して接続することを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記複数の信号線に接続された複数の電圧選択回路と、夫々の前記電圧選択回路で選択された出力電圧を液晶駆動電圧として外部に出力する出力増幅回路とを更に含み、前記電圧選択回路は外部から与えられた電圧選択信号に基づいて分圧電圧を選択的に出力することを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、抵抗分圧回路を含む半導体集積回路に関し、特に抵抗分圧回路における分圧精度の向上に関するもので、例えば液晶駆動回路に適用して有効な技術に関する。
【０００２】
【従来の技術】
一般に、半導体集積回路において抵抗分圧回路を構成する場合、抵抗分圧回路を構成するポリシリコン抵抗配線の経路は、金属配線を用いて電源電圧供給又は分圧電圧取り出しを行うために並設された複数の信号配線の間をジグザグに縫う所謂一筆書きのような形式で決定することが行われていた。このような抵抗分圧回路では、ポリシリコン抵抗配線の分圧電圧出力ノードに挟まれた部位の形状は、直線、１つの角を持つ屈曲形状及び複数の角を持つ屈曲形状が混在した形式となる。また、抵抗分圧回路の抵抗分圧比は、分圧電圧出力ノードに挟まれた各部位のポリシリコン抵抗配線の長さにより設定される。
【０００３】
尚、半導体集積回路における抵抗パターンについて記載された文献として下記特許文献がある。
【０００４】
【特許文献１】
特開平０８−０６９４８２号公報
【特許文献２】
特開平１１−０８７８８１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、ポリシリコン抵抗配線における角の部分と直線部分とでは、マスク合わせずれやエッチング量等の半導体製造プロセスの変動による影響が異なるため、分圧電圧出力ノードに挟まれた各部位のポリシリコン抵抗配線の長さに基づいて設定された抵抗分圧比にばらつきが生じ、結果として出力される分圧電圧自体にもばらつきが生じてしまうという問題があった。
【０００６】
更に、高い精度の抵抗分圧比を持った分圧回路の設計を行うには、形状毎に異なる半導体製造プロセス変動による影響を加味して分圧電圧出力ノードに挟まれた各部位のポリシリコン抵抗配線の長さを設定しなければならず、容易ではないという問題があった。
【０００７】
本発明の目的は、半導体製造プロセスの変動の影響を抑制した抵抗分圧回路による高精度な分圧電圧を出力することができる半導体集積回路を提供することにある。
【０００８】
本発明の別の目的は、高い精度の抵抗分圧比を持つ抗分圧回路の設計の容易化に寄与することができる半導体集積回路を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
すなわち、本発明に関わる半導体集積回路（８）は、抵抗分圧回路（９）及び前記抵抗分圧回路により発生された分圧電圧が出力される複数の信号配線（ＷＬ０〜ＷＬ６）を１個の半導体チップ上に含む。前記抵抗分圧回路（９）は、前記複数の信号配線（ＷＬ０〜ＷＬ６）のそれぞれに対応して並設された複数の第１抵抗配線（ＲＰ０〜ＲＰ７）、前記信号配線（ＷＬ０〜ＷＬ７）と交差する方向に設けられ、且つ、隣接する前記第１抵抗配線（ＲＰ０〜ＲＰ７）毎に相互を接続する第２抵抗配線（ＴＰ０〜ＴＰ６）及び前記第２抵抗配線（ＴＰ０〜ＴＰ６）と、これに対応する前記信号配線（ＷＬ０〜ＷＬ６）とを接続する接続部（ＣＨ０〜ＣＨ６）から構成されている。
【００１２】
上記した手段によれば、前記ポリシリコン抵抗配線の分圧電圧出力ノードである前記接続部（ＣＨ０〜ＣＨ６）に挟まれた全ての部位の形状を、２つの角を持つ屈曲形状で統一することが可能である。これにより、マスク合わせずれやエッチング量等の半導体製造プロセスの変動による影響の度合いが全ての前記分圧電圧出力ノードに挟まれた部位で同じとなり、個々の前記分圧電圧出力ノードに挟まれた部位の抵抗値自体は設定値に対して誤差を含むが、抵抗分圧比自体は変わらないこととなり、半導体製造プロセスの変動による抵抗分圧比のばらつきが抑制された抵抗分圧回路による高精度な分圧電圧を得ることができる半導体集積回路が実現できる。
【００１３】
本発明の具体的な様態としては、前記複数の第１抵抗配線（ＰＲ０〜ＰＲ７）は、ほぼ同一の長さを有し、ほぼ同一間隔で並設されているため、前記接続部（ＣＨ０〜ＣＨ６）を含む前記第２抵抗配線の長さはどこでもほぼ等しくなる。これにより、所望の抵抗分圧比を、前記分圧電圧出力ノードに挟まれた各部位の前記第１抵抗配線（ＰＲ０〜ＰＲ７）と前記第２抵抗配線（ＴＰ０〜ＴＰ６）の接続位置を設定するだけで容易に設計することができることとなり、抵抗分圧回路に所望の抵抗分圧比を得るための設計が容易である。
【００１４】
前記信号配線（ＷＬ０〜ＷＬ６）は、例えば、アルミニウム及びタングステンの複合材などによる金属配線である。前記第１及び第２の抵抗配線（ＲＰ０〜ＲＰ７，ＴＰ０〜ＴＰ６）は、例えば、多結晶シリコン膜からなるポリシリコン抵抗配線である。
【００１５】
前記接続部（ＣＨ０〜ＣＨ６）は、前記第２抵抗配線（ＴＰ０〜ＴＰ６）と前記信号配線（ＷＬ０〜ＷＬ６）を、例えばスルーホールで貫通して接続するコンタクト部である。
【００１６】
前記半導体集積回路は、前記複数の信号線に接続された複数の電圧選択回路（１０）と、夫々の電圧選択回路で選択された出力電圧を液晶駆動電圧として外部に出力する出力増幅回路（１１）とを更に含む。前記電圧選択回路（１０）は外部から与えられた電圧選択信号（Ｓ３）に基づいて前記複数の分圧電圧のいずれかを選択して出力する。
【００１７】
これにより、半導体製造プロセスの変動による影響を抑制した高精度な分圧電圧を選択的に外部に出力することができ、階調表示を行うための高精度な複数の電圧で構成される液晶駆動電圧を供給可能な半導体集積回路化された液晶駆動回路を実現可能となる。
【００１８】
【発明の実施の形態】
図２には本発明に係る半導体集積回路を液晶駆動回路として適用した液晶表示装置の構成が例示されている。
【００１９】
図２において１は、特に制限されないが、薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリクス型の液晶ディスプレイであり、複数個の液晶表示素子がマトリクス配置され、同図の横方向に配置された複数本の走査電極と、前記走査電極に交差的配置を採る複数本の信号電極とを持ち、順番に走査電極に走査電圧が与えられるとき、これに同期して信号電極に表示信号が与えられることによって表示が行われる。
【００２０】
図２において、特に制限されないが、２は前記液晶ディスプレイ１の走査電極に走査電圧を与えるための半導体集積回路化されたコモンドライバ、３は前記液晶ディスプレイ１の信号電極に表示信号を与えるための半導体集積回路化されたセグメントドライバである。前記コモンドライバ２は、特に制限されないが、フレーム切り替え信号ＦＲＭとライン同期信号ＬＳＹなどを前記セグメントドライバ３に与えて走査電極の駆動に信号電極の駆動を同期させる。前記コモンドライバ２及び前記セグメントドライバ３は共通バス４によって接続されたプロセッサ５によって表示制御される。
【００２１】
前記セグメントドライバ３は、特に制限されないが、デュアルポートを持つフレームバッファメモリ６と、少なくとも入力段と出力段の直列２段で構成されたデータラッチ回路７と、本発明に係る半導体集積回路を適用した液晶駆動回路８を含んで構成される。前記フレームバッファメモリ６は、前記プロセッサ５などのアクセス制御により前記共通バス４側から表示データが供給されるポートと、前記データラッチ回路７の入力端子に接続されるポートを持ち、双方のポートに対するデータの入出力制御は前記共通バス４を介して前記プロセッサ５が行う。
【００２２】
図３には前記液晶駆動回路８の一例が例示される。
【００２３】
図３において、特に制限されないが、９は複数の信号配線ＷＬ０〜ＷＬ３によりそれぞれ外部から供給される電源電圧Ｖ０〜Ｖ３を抵抗分圧した分圧電圧Ｖ４〜Ｖ６を配線信号配線ＷＬ４〜ＷＬ６に出力する抵抗分圧回路、１０は外部から与えられた電圧選択信号Ｓ３に基づいて信号配線ＷＬ０〜ＷＬ６により入力された前記電源電圧Ｖ０〜Ｖ３及び前記分圧電圧Ｖ４〜Ｖ６のいずれかを選択して出力する複数の電圧選択回路、１１は夫々の前記電圧選択回路１０により出力された電圧を増幅して液晶駆動電圧として外部に出力する出力増幅回路である。前記複数の信号配線ＷＬ０〜ＷＬ６は、図３に例示されるが如く、ＷＬ０、ＷＬ４、ＷＬ１、ＷＬ５、ＷＬ２、ＷＬ６、ＷＬ３の順で同図の横方向に並設された、アルミニウム及びタングステンの複合材などによる金属配線である。前記抵抗電圧回路９は、特に制限されないが、図４に例示されるが如く、前記信号配線ＷＬ０とＷＬ４との間に抵抗配線ｒ１が、前記信号配線ＷＬ４とＷＬ１との間に抵抗配線ｒ２が、前記信号配線ＷＬ１とＷＬ５との間に抵抗配線ｒ３が、前記信号配線ＷＬ５とＷＬ２との間に抵抗配線ｒ４が、前記信号配線ＷＬ２とＷＬ６との間抵抗配線ｒ５が、前記信号配線ＷＬ６とＷＬ３との間に抵抗配線ｒ６が、それぞれ多結晶シリコン膜からなるポリシリコン抵抗配線で設けられている。前記電圧選択回路１０は、特に制限されないが、図４に例示されるが如く、前記電圧選択信号Ｓ３により、一端が前記信号配線ＷＬ０〜ＷＬ６のそれぞれ接続され、他端が前記増幅回路１１の入力端子に接続されたスイッチ素子ＳＷ０〜ＳＷ６のいずれか１つをオンさせて、前記電源電圧Ｖ０〜Ｖ３及び前記分圧電圧Ｖ４〜Ｖ６のいずれか１つが選択して前記増幅器１０に出力する。
【００２４】
図１に前記抵抗分圧回路９のポリシリコン抵抗配線の一例が例示される。
【００２５】
図１において、前記ポリシリコン抵抗配線ｒ１〜ｒ６は、特に制限されないが、前記複数の信号配線ＷＬ０〜ＷＬ６のそれぞれに対応して並設された複数の第１抵抗配線ＲＰ０〜ＲＰ７、前記信号配線ＷＬ０〜ＷＬ７と交差する方向に設けられ、且つ、隣接する前記第１抵抗配線ＲＰ０〜ＲＰ７毎に相互を接続する第２抵抗配線ＴＰ０〜ＴＰ６及び前記第２抵抗配線ＴＰ０〜ＴＰ６と、これに対応する前記信号配線ＷＬ０〜ＷＬ６とを接続する接続部ＣＨ０〜ＣＨ６から構成されている。尚、図２において、前記接続部ＣＨ０〜ＣＨ６は模式的に表現されており、実際の前記第２抵抗配線ＴＰ０〜ＴＰ６の夫々と対応する前記信号配線ＷＬ０〜ＷＬ６との接続方法は、双方が交差する位置で双方をスルーホールにより貫通し、接続する方法である。前記複数の第１抵抗配線ＰＲ０〜ＰＲ７は、ほぼ同一の長さを有し、ほぼ同一間隔で並設されている。
【００２６】
図１において、前記抵抗配線ｒ１は、前記第２抵抗配線ＴＰ０に含まれる接続部ＣＨ０から、前記第１抵抗配線ＲＰ１を介して、前記第２抵抗配線ＴＰ１に含まれる接続部ＣＨ１までのポリシリコン抵抗配線の長さに応じた抵抗値を持つため、前記抵抗配線ｒ１の抵抗値は、前記第２抵抗配線ＴＰ０及びＴＰ１と、前記第１抵抗配線ＲＰ１との接続位置を設定することにより一義的に決定される。同様に、前記抵抗配線ｒ２〜ｒ６の抵抗値は、それぞれ対応する前記第２の抵抗配線ＴＰ１〜ＴＰ６と、前記第１の抵抗配線ＲＰ１との接続位置を設定することにより一義的に決定される。また、前記複数の第１抵抗配線ＰＲ０〜ＰＲ７がほぼ同一の長さを有し、且つ、ほぼ同一間隔で並設されていることにより前記接続部ＣＨ０〜ＣＨ６を含む前記第２抵抗配線の長さがどこでもほぼ等しくなるため、前記抵抗分圧回路９の分圧電圧出力ノードである前記接続部ＣＨ０〜ＣＨ６の夫々における前記抵抗配線ｒ１〜ｒ６による抵抗分圧比は、前記第１抵抗配線ＲＰ０〜ＲＰ７の対応する前記第２抵抗配線ＴＰ１〜ＴＰ６のうちの２本との接続点で挟まれた部分の長さの比に置き換えて考えることができる。
【００２７】
図５に一筆書き形式により前記抵抗分圧回路９を構成した一例を例示する。
【００２８】
図５において、抵抗配線ｒ１の抵抗値は、接続部ＣＨ０と接続部ＣＨ１との間のポリシリコン抵抗配線の長さに応じた抵抗値を持つ。抵抗配線ｒ２〜ｒ６の抵抗値についても同様である。前記抵抗配線ｒ１〜ｒ６の分圧電圧出力ノードである前記接続部ＣＨ０〜ＣＨ６に挟まれた部位の形状は、ｒ１、ｒ３、ｒ５のように直線と、ｒ２、ｒ４、ｒ６のように２つの角を持つ屈曲形状とが混在した形式である。前記２つの角を持つ屈曲形状の抵抗配線ｒ２、ｒ４、ｒ６では、図６に例示される如く、マスク合わせずれやエッチング過多等の半導体製造プロセスの変動により、角が削れてしまい、シート抵抗の幅そのものが変わってしまうため、長さで設定された抵抗値と実際の抵抗値の間に誤差を生じてしまう。一方、前記直線の抵抗配線ｒ１、ｒ３、ｒ５は、前記２つの角を持つ屈曲形状の抵抗配線と同様の前記半導体製造プロセスの変動よる影響を受けるが、角を含まないため、前記２つの角を持つ屈曲形状の抵抗配線に比べて前記半導体製造プロセス変動の影響による抵抗値の誤差は少なくなる。この結果、前記抵抗配線ｒ１〜ｒ６夫々の前記半導体製造プロセス変動の影響による抵抗値の誤差にばらつきが生じ、前記抵抗分圧回路９の抵抗分圧比自体にばらつきが生じてしまうこととなる。
【００２９】
これに対して、本発明に関わる前記抵抗分圧回路９は、図１に例示される如く、前記ポリシリコン抵抗配線の分圧電圧出力ノードである前記接続部ＣＨ０〜ＣＨ６に挟まれた全ての部位の形状が、２つの角を持つ屈曲形状で統一されているため、マスク合わせずれやエッチング量等の半導体製造プロセスの変動による影響の度合いが全ての前記分圧電圧出力ノードに挟まれた部位で同じとなり、個々の前記分圧電圧出力ノードに挟まれた部位の抵抗値自体は設定値に対して誤差を含むが、抵抗分圧比自体は変わらないこととなる。これにより、半導体製造プロセスの変動による抵抗分圧比のばらつきつきが抑制された抵抗分圧回路による高精度な分圧電圧を、階調表示を行うために高い精度が要求される液晶駆動電圧として供給することができる。また、所望の抵抗分圧比を、前記第１抵抗配線ＰＲ０〜ＰＲ７と対応する前記第２抵抗配線ＴＰ０〜ＴＰ６との接続位置を設定するだけで容易に設計することができることとなり、所望の抵抗分圧比を得るための設計が容易である。これにより、駆動する液晶ディスプレイの種類毎に異なる階調電圧に対応するなどの理由による抵抗分圧比の変更要求に対して、容易に対応することが可能となる。更に、半導体製造プロセスのばらつきにより製造ロット毎に生じてしまう抵抗分圧比のばらつきによる対しても、高い精度で抵抗値を調整することが可能となる。
【００３０】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００３１】
例えば、以上の説明では、抵抗分圧回路に供給される電源電圧数が４、分圧されて出力される電圧数が３は一例であり、その他の電源電圧数及び分圧電圧数の場合に適用されてもよい。また、抵抗分圧回路を構成する抵抗配線が多結晶シリコン膜等から成るポリシリコン抵抗配線、信号配線がアルミニウム及びタングステンの複合材などによる金属配線は一例であり、必要に応じてその他の材料に変更すればよい。また、セグメントドライバは独立した１つの半導体チップで構成される一例であり、液晶表示装置の小型化に対応するため、プロセッサ、セグメントドライバ、コモンドライバ及び電源回路の全てを１チップ構成、若しくは、２ないし３チップで構成する場合に適用されてもよい。以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＴＦＴを用いたアクティブマトリクス型液晶表示装置用液晶駆動回路に適用した場合について説明した。本発明はそれに限定せず、例えばドットマトリクス型液晶表示装置など、複数の階調電圧により階調表示を行うその他の液晶表示装置の液晶駆動回路に広く適用可能である。
【００３２】
本発明は、少なくとも抵抗分圧回路を有するものに適用可能である。
【００３３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３４】
すなわち、本発明に関わる半導体集積回路は、全ての分圧抵抗回路を構成する抵抗配線の分圧電圧出力ノードで挟まれた部位の形状を、２つの角を持つ屈曲形状で統一することにより、半導体製造プロセスの変動による抵抗分圧比のばらつきつきが抑制された抵抗分圧回路による高精度な分圧電圧を得ることができる。これにより、階調表示を行うために必要とされる、抵抗分圧回路による高精度な分圧電圧を供給することができる。また、所望の抵抗分圧比を、抵抗配線の分圧電圧出力ノードで挟まれた部位を夫々構成する前記第１抵抗配線と前記第２抵抗配線の接続位置を設定することで容易に設計することが可能となり、所望の抵抗分圧比を得るための設計を容易にできる。これにより、階調電圧の異なる製品に対応するための抵抗分圧比の変更要求に柔軟に対応することができる。
【図面の簡単な説明】
【図１】本発明に係る抵抗分圧回路の一例を示すパターン図である。
【図２】本発明に係る液晶表示装置の一例を示すブロック図である。
【図３】本発明に係る液晶駆動回路の一例を示すブロック図である。
【図４】本発明に係る抵抗分圧回路の一例を示す回路図である。
【図５】一筆書き形式で構成された抵抗分圧回路の一例を示すパターン図である。
【図６】図５の抵抗分圧回路の折り返し部分の一例を示すの拡大図である。
【符号の説明】
１  液晶ディスプレイ
３  セグメントドライバ
８  液晶駆動回路
９  抵抗分圧回路
１０  電圧選択回路
１１  増幅回路
ＷＬ０〜ＷＬ６  信号配線
ｒ１〜ｒ６  抵抗配線
Ｖ０〜Ｖ３  電源電圧
Ｖ４〜Ｖ６  分圧電圧
Ｓ３  電圧選択信号
ＲＰ０〜ＲＰ７  第１抵抗配線
ＴＰ０〜ＴＰ６  第２抵抗配線
ＣＨ０〜ＣＨ６  接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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