(57)【要約】【課題】高速のデータ入出力に適したメモリ装置及び信号処理装置を提供する。【解決手段】伝送路から入力された信号を受信するレシーバ１０２と、そのレシーバ１０２から出力された信号を記憶するメモリ回路１０６と、そのメモリ回路１０６から読み出した信号を伝送路に出力するドライバ１０１とからなるメモリ素子１０７を複数個備えたメモリ装置において、前記レシーバ１０２の出力信号と前記メモリ回路１０６から読み出した信号とのいずれかを選択して前記ドライバ１０１に入力するマルチプレクサ回路１０３を前記メモリ素子１０７毎に設けた。【選択図】        図１
2004302917.tif 000002
【特許請求の範囲】
【請求項１】
伝送路から入力された信号を受信するレシーバと、そのレシーバから出力された信号を記憶するメモリ回路と、そのメモリ回路から読み出した信号を伝送路に出力するドライバとからなるメモリ素子を複数個備えたメモリ装置において、前記レシーバの出力信号と前記メモリ回路から読み出した信号とのいずれかを選択して前記ドライバに入力するマルチプレクサ回路を前記メモリ素子毎に設けたことを特徴とするメモリ装置。
【請求項２】
請求項１記載のメモリ装置とそのメモリ装置の任意のメモリ素子にアクセスするマイクロプロセッサとからなる信号処理装置であって、前記メモリ装置の入出力インタフェースとして、前記マイクロプロセッサからの入力端と前記マイクロプロセッサへの出力端とをそれぞれ設け、前記入力端から１つのメモリ素子の前記レシーバまでを伝送路で接続し、前記１つのメモリ素子のドライバから別のメモリ素子の前記レシーバまでを伝送路で接続するようにして、順次２つのメモリ素子間を伝送路で繋ぎ、最後のメモリ素子のドライバから前記出力端までを伝送路で接続したことを特徴とする信号処理装置。
【請求項３】
各伝送路と各メモリ素子のレシーバとを互いにインピーダンス整合させると共に各メモリ素子のドライバと各伝送路とを互いにインピーダンス整合させたことを特徴とする請求項２記載の信号処理装置。
【請求項４】
上記全ての伝送路を使用する権利がマイクロプロセッサとメモリ素子との間で移行し、権利を持たないメモリ素子ではマルチプレクサがレシーバの出力信号をドライバに入力し、権利を持つメモリ素子ではマルチプレクサが自メモリ素子より送信する信号をドライバに入力することを特徴とする請求項２又は３記載の信号処理装置。
【請求項５】
権利を持つメモリ素子では、自メモリ素子が送信したデータと自メモリ素子外から受信した受信したデータとを比較することを特徴とする請求項４記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ素子を複数個備えたメモリ装置及びそのメモリ装置にマイクロプロセッサを組み合わせた信号処理装置に係り、特に、高速のデータ入出力に適したメモリ装置及び信号処理装置に関するものである。
【０００２】
【従来の技術】
メモリ装置の入出力インタフェースの従来技術による構成を図４、図５に示す。
【０００３】
図４に示したメモリ装置２１０の入出力インタフェース２１１は、メモリアクセスコントローラ素子２００に対して１つだけ入出力端２１２が設けられ、その入出力端２１２から全メモリ素子２０４共通の入出力バス２１３が延出されている。メモリ素子２０４毎に、記憶回路とアクセス制御回路とを内蔵したメモリ回路２０５と、メモリ回路２０５からの出力信号により入出力バス２１３を駆動するバスドライバ２０１と、入出力バス２１３からメモリ回路２０５への入力信号を増幅するバスレシーバ２０２とが設けられている。メモリ素子２０４は、これらメモリ回路２０５、バスドライバ２０１、バスレシーバ２０２の１セットで構成される集積回路である。メモリ素子２０４の内部ではバスドライバ２０１の出力端とバスレシーバ２０２の入力端とが共にメモリ素子２０４の入出力端に接続されている。そのメモリ素子２０４の入出力端が入出力バス２１３に接続されている。
【０００４】
一方、メモリアクセスコントローラ素子２００には、メモリバスコントローラ２０３と、メモリバスコントローラ２０３からの出力信号により入出力バスを駆動するバスドライバ２０１と、メモリバスコントローラ２０３への入力信号を増幅するバスレシーバ２０２とが設けられている。メモリアクセスコントローラ素子２００は、これらメモリバスコントローラ２０３、バスドライバ２０１、バスレシーバ２０２で構成される集積回路である。メモリアクセスコントローラ素子２００の内部ではバスドライバ２０１の出力端とバスレシーバ２０２の入力端とが共にメモリアクセスコントローラ素子２００の入出力端２１４に接続されている。そのメモリアクセスコントローラ素子２００の入出力端２１４が上記メモリ装置２１０の入出力端２１２に接続されている。
【０００５】
このように、図４の入出力インタフェース２１１は、メモリアクセスコントローラ素子２００と複数のメモリ素子２０４とをすべて１つの伝送路（入出力バス２１３のこと）に接続するものである。この入出力インタフェース２１１は、複数のメモリ素子２０４を１つのメモリアクセスコントローラ素子２００からアクセスするための基本的なものであるが、伝送路上のインピーダンス整合などは特に考慮されておらず、比較的低速の入出力インタフェースに用いられる。
【０００６】
図５に示したメモリ装置２２０の入出力インタフェース２２１は、図４と同様のメモリアクセスコントローラ素子２００及びメモリ素子２０４を用いているが、これらが接続される入出力バス２０７には特性インピーダンスＺｏを持たせ、入出力バス２０７の両端を特性インピーダンスＺｏの終端抵抗２０６にて終端したものである。
【０００７】
この入出力インタフェース２２１は、伝送速度の高速化に伴い考案された。伝送速度の高速化に伴い、高周波信号の伝送が必要になる。高周波信号の伝送により入出力バス（図４の２１３）の両端にて反射が発生する。この問題が図５では上記インピーダンス整合により解決される。
【０００８】
【発明が解決しようとする課題】
上記従来技術には次のような問題がある。
【０００９】
図４の入出力インタフェース２１１は、メモリアクセスコントローラ素子２００とメモリ素子２０４とを結ぶ伝送路のインピーダンスが整合されていないため、上記したように高周波信号を伝送すると伝送路の端点にて反射が発生し、伝送信号の波形が乱れる。このため、伝送速度の上限が限定される。
【００１０】
この反射を防ぐために図５の入出力インタフェース２２１では、伝送路（入出力バス２０７）のインピーダンス整合を図っている。しかし、この伝送路に複数の集積回路（メモリ素子２０４）を接続すると、各接続点において分岐スタブ２０８が形成されるため、この点ではインピーダンス整合が取れず、高周波信号を伝送すると伝送信号の波形が乱れる。従って、スタブ長及び伝送路に接続される集積回路数により、伝送速度の上限が限定される。
【００１１】
また、伝送路上、或いはデータを受信する素子内にて伝送エラーが発生した場合、図４、図５の入出力インタフェースでは、データを送信した素子はデータを受信した素子からの返答があるまで、伝送エラーの発生を知ることができない。このため、再送をするまで時間がかかる。即ち、これらの入出力インタフェースは、伝送エラーが発生した場合の遅延時間が大きい。
【００１２】
そこで、本発明の目的は、上記課題を解決し、高速のデータ入出力に適したメモリ装置及び信号処理装置を提供することにある。
【００１３】
なお、メモリ装置におけるインピーダンス整合に関する先行技術を調査した結果、特開２００１−２５６１７５公報と特開平７−２６１８９２公報が発見された。しかし、特開２００１−２５６１７５公報には、複数のメモリモジュール間を直列的に配線すると記載されているが、データ信号線１１２と複数のデータ配線１５とが１本に繋がっており、各々のデータ配線１５に対してメモリチップの入力回路と出力回路とが両方とも接続されている。この構成は、伝送路が１本繋がりでなく、同一メモリ素子の入力回路と出力回路とが非接続である本発明とは構成が全く異なる。また、特開平７−２６１８９２公報には、入口コネクタと出口コネクタとを設けたメモリモジュールが記載されているが、これらのコネクタ間はメモリ・バスで直接接続されており、そのメモリ・バスに多数のメモリ素子がいわゆるイモヅル式に配線されている。この構成は、入力端から出力端まで順次２つのメモリ素子間を独立した伝送路で接続している本発明とは構成が全く異なる。
【００１４】
【課題を解決するための手段】
上記目的を達成するために本発明のメモリ装置は、伝送路から入力された信号を受信するレシーバと、そのレシーバから出力された信号を記憶するメモリ回路と、そのメモリ回路から読み出した信号を伝送路に出力するドライバとからなるメモリ素子を複数個備えたメモリ装置において、前記レシーバの出力信号と前記メモリ回路から読み出した信号とのいずれかを選択して前記ドライバに入力するマルチプレクサ回路を前記メモリ素子毎に設けたものである。
【００１５】
本発明の信号処理装置は、メモリ装置とそのメモリ装置の任意のメモリ素子にアクセスするマイクロプロセッサとからなる信号処理装置であって、前記メモリ装置の入出力インタフェースとして、前記マイクロプロセッサからの入力端と前記マイクロプロセッサへの出力端とをそれぞれ設け、前記入力端から１つのメモリ素子の前記レシーバまでを伝送路で接続し、前記１つのメモリ素子のドライバから別のメモリ素子の前記レシーバまでを伝送路で接続するようにして、順次２つのメモリ素子間を伝送路で繋ぎ、最後のメモリ素子のドライバから前記出力端までを伝送路で接続したものである。
【００１６】
各伝送路と各メモリ素子のレシーバとを互いにインピーダンス整合させると共に各メモリ素子のドライバと各伝送路とを互いにインピーダンス整合させてもよい。
【００１７】
上記全ての伝送路を使用する権利がマイクロプロセッサとメモリ素子との間で移行し、権利を持たないメモリ素子ではマルチプレクサがレシーバの出力信号をドライバに入力し、権利を持つメモリ素子ではマルチプレクサが自メモリ素子より送信する信号をドライバに入力してもよい。
【００１８】
権利を持つメモリ素子では、自メモリ素子が送信したデータと自メモリ素子外から受信したデータとを比較してもよい。
【００１９】
【発明の実施の形態】
以下、本発明の一実施形態を添付図面に基づいて詳述する。
【００２０】
図１に示されるように、本発明に係るメモリ装置１１０の入出力インタフェース１１１は、マイクロプロセッサ１００からの入力端１１２とマイクロプロセッサ１００への出力端１１３とがそれぞれ設けられている。メモリ素子１０７毎に、記憶回路と書き込み及び読み込み制御を行うアクセス制御回路とを内蔵したメモリ回路１０６と、マルチプレクサ回路（以下、マルチプレクサという）１０３からの出力信号によりメモリバス１０８を駆動するドライバ１０１と、メモリバス１０８からの入力信号を増幅するレシーバ１０２とが設けられており、入力端１１２から１つのメモリ素子１０７（図示左端のメモリ素子１０７）のレシーバ１０２までメモリバス１０８で接続され、そのメモリ素子１０７のドライバ１０１から別のメモリ素子１０７（図示中央のメモリ素子１０７）のレシーバ１０２までメモリバス１０８で接続されるという順序で次々と２つのメモリ素子１０７間がメモリバス１０８で繋がれ、最後のメモリ素子１０７（図示右端のメモリ素子１０７）のドライバ１０１から出力端１１３までメモリバス１０８で接続されている。そして、メモリ素子１０７毎に、自メモリ素子より送信する信号であるメモリ回路１０６の出力信号と自メモリ素子外から受信した信号であるレシーバ１０２の出力信号とのいずれかを選択してドライバ１０１に入力するマルチプレクサ１０３が設けられている。レシーバ１０２の入力端及びドライバ１０１の出力端は、それぞれ終端抵抗１０５，１０５で終端されている。その終端抵抗値は、伝送路であるメモリバス１０８の特性インピーダンスＺｏに等しい。
【００２１】
メモリ素子１０７は、メモリ回路１０６、ドライバ１０１、レシーバ１０２、マルチプレクサ１０３、２つの終端抵抗１０５，１０５の１セットで構成される集積回路である。終端抵抗１０５は、この集積回路内部のレシーバ１０２の入力端に近い場所及びドライバ１０１の出力半導体に近い場所に配置されている。
【００２２】
一方、マイクロプロセッサ１００には、演算及び制御を行う演算・制御回路１０９と、メモリアクセスを制御するメモリバスコントローラ１０４と、マルチプレクサ１０３からの出力信号によりメモリバス１０８を駆動するドライバ１０１と、メモリバス１０８からの入力信号を増幅するレシーバ１０２と、マイクロプロセッサ１００より送信する信号であるメモリバスコントローラ１０４の出力信号とマイクロプロセッサ１００外から受信した信号であるレシーバ１０２の出力信号とのいずれかを選択してドライバ１０１に入力するマルチプレクサ１０３と、レシーバ１０２の入力端及びドライバ１０１の出力端を終端する２つの終端抵抗１０５，１０５とが設けられている。終端抵抗値は、伝送路であるメモリバス１０８の特性インピーダンスＺｏに等しい。
【００２３】
マイクロプロセッサ１００は、集積回路である。終端抵抗１０５は、この集積回路内部のレシーバ１０２の入力端に近い場所及びドライバ１０１の出力端に近い場所に配置されている。
【００２４】
図１の入出力インタフェース１１１において高周波信号を伝送する際の利点を説明する。各素子（メモリ素子１０７及びマイクロプロセッサ１００）内では、ドライバ１０１の出力端及びレシーバ１０２の入力端が距離の近いところで終端抵抗１０５により終端されている。この終端抵抗値は、伝送路であるメモリバス１０８の特性インピーダンスＺｏに等しい。即ち、入力回路（レシーバ１０２＋終端抵抗１０５）の入力インピーダンスと伝送路の特性インピーダンスとが整合し、かつ出力回路（ドライバ１０１＋終端抵抗１０５）の出力インピーダンスと伝送路の特性インピーダンスとが整合している。しかも、全ての伝送路には両端に入力回路と出力回路とが１対１で接続されているため、反射が発生せず、伝送信号の波形に乱れが生じない。よって、伝送速度の上限の制限は従来技術よりも高い。
【００２５】
次に、図１の入出力インタフェース１１１の動作を説明する。
【００２６】
この入出力インタフェース１１１では、動作シーケンス中、１つの素子（メモリ素子１０７又はマイクロプロセッサ１００）だけが伝送路を使用する権利（データを送信する権利）を持ち、その権利が素子間で移行する。権利を持つ素子をバスマスタ、持たない素子をスレーブと呼ぶ。
【００２７】
まず、図２を用い、マイクロプロセッサ１００がバスマスタとなり、全てのメモリ素子１０７をスレーブとして所望のメモリ素子１０７をメモリアクセスする動作を説明する。このときの初期状態は、次のように設定される。バスマスタであるマイクロプロセッサ１００内のマルチプレクサ１０３は、メモリバスコントローラ１０４の出力信号をドライバ１０１に出力するよう設定される。また、スレーブである全てのメモリ素子１０７内のマルチプレクサ１０３は、レシーバ１０２の出力信号をドライバ１０１に出力するよう設定される。
【００２８】
マイクロプロセッサ１００において所望のメモリ素子１０７にアクセスするべく、演算・制御回路１０９が命令データを出力すると、この命令データはメモリバスコントローラ１０４を介してマルチプレクサ１０３に入力される。図には命令データが伝送される経路を太線で示す。マルチプレクサ１０３は、上記設定により命令データをドライバ１０１に出力するので、命令データはマイクロプロセッサ１００を出てメモリ装置１１０の入力端１１２からメモリバス１０８に伝送される。この命令データは、まず、図示左端のメモリ素子１０７のレシーバ１０２に入力され、レシーバ１０２からメモリ回路１０６とマルチプレクサ１０３とに出力される。
【００２９】
ここで命令データは、図示左端のメモリ素子１０７にアクセスするためのアドレスを含んでいる（若しくは図示しないアドレス信号によって図示左端のメモリ素子１０７が受信を指定されている）ものとすると、この命令データは当該メモリ素子１０７のメモリ回路１０６だけが受け取ることができる。
【００３０】
一方、当該メモリ素子１０７のマルチプレクサ１０３は、上記設定により命令データをドライバ１０１に出力するので、命令データはメモリ素子１０７を出てメモリバス１０８を経て別のメモリ素子１０７（図示中央のメモリ素子１０７）に伝送される。当該別のメモリ素子１０７では、レシーバ１０２から出力された命令データはメモリ回路１０６に到達するがアドレスが異なるため受け取られず廃棄される。また、レシーバ１０２から出力された命令データはマルチプレクサ１０３にも入り、ドライバ１０１を経て次のメモリ素子１０７（図示右端のメモリ素子１０７）に伝送される。
【００３１】
このようにして、命令データはメモリ素子１０７を順次渡ってメモリ装置１１０の出力端１１３に至り、マイクロプロセッサ１００に戻ってくる。命令データは、各メモリ素子１０７内で中継されたことによる遅延時間と各メモリバス１０８による伝送遅延時間との蓄積された時間差を持って返ってくる。演算・制御回路１０９では、送信した命令データと受信した命令データとを比較することにより、この命令データが正しく各メモリ素子１０７に到達したことを確認することができる。もし、受信した命令データが違っていれば、太線で示した経路のどこかで誤りが生じたことになり、所望したメモリ素子１０７に正しく命令データが到達したかどうか保証されない。
【００３２】
次に、図３を用い、命令データを受け取ったメモリ素子１０７がマイクロプロセッサ１００に返答データを送信する動作を説明する。
【００３３】
マイクロプロセッサ１００にて上記命令データが正しく各メモリ素子１０７に到達したことを確認できた直後に、マイクロプロセッサ１００のマルチプレクサ１０３はレシーバ１０２からの出力信号をドライバ１０１に出力するよう設定が切り替わる。一方、上記命令データをメモリ回路１０６が受け取った図示左端のメモリ素子１０７では、その受け取った直後に、マルチプレクサ１０３がメモリ回路１０６からの出力信号をドライバ１０１に出力するよう設定が切り替わる。即ち、１つのメモリ素子１０７が伝送路を使用する権利を持つバスマスタとなり、他のメモリ素子１０７及びマイクロプロセッサ１００はスレーブとなる。
【００３４】
そして、バスマスタである図示左端のメモリ素子１０７のメモリ回路１０６は、命令データの命令に従い返答データを出力する。この返答データは上記設定に従い、マルチプレクサ１０３よりドライバ１０１に出力される。図には返答データが伝送される経路を太線で示す。他のメモリ素子１０７ではマルチプレクサ１０３の設定は図２のときと変らない。従って、返答データはメモリ回路１０６で受け取られることなく、メモリ素子１０７を順次渡ってメモリ装置１１０の出力端１１３に至り、マイクロプロセッサ１００に到着する。
【００３５】
マイクロプロセッサ１００では、マイクロプロセッサ１００への返答データであるレシーバ１０２の出力信号がメモリバスコントローラ１０４を通り、演算・制御回路１０９に到着するので、演算・制御回路１０９は返答データを獲得することができる。一方、マイクロプロセッサ１００のマルチプレクサ１０３の設定により、レシーバ１０２から出力された返答データはドライバ１０１に中継され、ドライバ１０１よりメモリ装置１１０の入力端１１２に出力される。
【００３６】
これにより、返答データは各メモリ素子１０７内で中継されたことによる遅延時間と各メモリバス１０８による伝送遅延時間との蓄積された時間差を持って元のメモリ素子１０７に返ってくる。当該返答データを送信したメモリ回路１０６では送信した返答データと受信した返答データとを比較することにより、この返答データが正しくマイクロプロセッサ１００に到達したことを確認することができる。もし、受信した返答データが違っていれば、太線で示した経路のどこかで誤りが生じたことになり、マイクロプロセッサ１００に正しく返答データが到達したかどうか保証されない。
【００３７】
この確認ができた後、メモリ素子１０７は初期状態に設定が戻る。また、マイクロプロセッサ１００では、返答データを受け取り終わった時点で初期状態に設定が戻る。
【００３８】
以上の動作により、次に列記する利点が得られる。
【００３９】
１．ある素子が送信したデータは、他の全素子で中継され各素子での中継遅延時間と各伝送路での伝送遅延時間とが経過した後に、元の素子に戻ってきて受信される。このため、送ったデータと返ってきたデータとを比較することにより、ノイズ等が原因で伝送途中にエラーが生じたことをこれらの遅延時間後には知ることができる。これにより、データを受信した素子からのエラーチェック後の返答を待たずして早期に伝送エラーの発生を検出し、再送を開始することができる。
【００４０】
２．データを送信した素子は、データが戻ってきた時点で必ず即座にマルチプレクサ１０３を中継動作側（レシーバ１０２の出力信号を選択する設定）に切り換える。このため命令データ或いは返答データを受け取った素子が、そのデータを受け取った時点で即座に命令に対する返答或いは次なる命令を送信しても、メモリバス１０８上での衝突或いは未中継の素子の存在によりデータが失われるという状態の無いことが保証される。このため、メモリ装置１１０のアクセス時間間隔を狭めることができる。
【００４１】
３．１つのメモリ素子１０７内で入力回路と出力回路とを接続せず、２つのメモリ素子１０７間で出力回路から入力回路へと順次接続し、メモリ素子１０７内ではマルチプレクサ１０３による入力回路から出力回路へ中継する機能を持たせたので、等価的に従来と同じバス型トポロジを実現できる。動作的にはバス型トポロジであっても実際には素子間は１対１の接続であるため、素子の個数によらず分岐のスタブを生じることがなくなり、伝送速度を高めた場合の実装上の制約（素子の個数の上限或いは伝送速度の上限）が緩和される。
【００４２】
なお、上記の実施形態では、出力回路、伝送路、入力回路のインピーダンスを整合させたが、インピーダンス整合されてない状態でも図２、図３で説明したような通信動作でマイクロプロセッサ１００から所望のメモリ素子１０７をメモリアクセスすることができる。
【００４３】
また、上記の実施形態では、レシーバ１０２からマルチプレクサ１０３を経てドライバ１０１へデータを中継する過程でデータを蓄積することはしなかったが、データ蓄積するようにしても通信動作をすることができる。
【００４４】
【発明の効果】
本発明は次の如き優れた効果を発揮する。
（１）メモリ装置内のあらゆる箇所でインピーダンスを整合させることができる。
（２）データの入出力エラーが早期に発見できる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すメモリ装置とマイクロプロセッサとを接続した回路図である。
【図２】図１の回路に命令送信時のデータの流れを記入した回路図である。
【図３】図１の回路に返答送信時のデータの流れを記入した回路図である。
【図４】従来のメモリ装置とマイクロプロセッサとを接続した回路図である。
【図５】従来のメモリ装置とマイクロプロセッサとを接続した回路図である。
【符号の説明】
１００  マイクロプロセッサ
１０１  ドライバ
１０２  レシーバ
１０３  マルチプレクサ
１０４  メモリバスコントローラ
１０５  終端抵抗
１０６  メモリ回路
１０７  メモリ素子
１０８  メモリバス（伝送路）
１０９  演算・制御回路
１１０  メモリ装置
１１１  入出力インタフェース
１１２  入力端
１１３  出力端
【図１】
2004302917.tif 000003
【図２】
2004302917.tif 000004
【図３】
2004302917.tif 000005
【図４】
2004302917.tif 000006
【図５】
2004302917.tif 000007