(57)【要約】【課題】バッファの出力信号を受け取る次段回路は、その回路の種類等によって受信しやすい入力コモンモード電圧が異なるため、最適ではないコモンモードの信号を受け取って入力感度が低下することがあった。【解決手段】差動の入力信号ＩＮ，／ＩＮを受け取って差動の出力信号ＯＵＴ，／ＯＵＴを出力するバッファ回路装置１であって、前記入力信号を受け取って前記出力信号を出力するバッファ回路１１、前記バッファ回路が出力すべき出力信号のコモンモード電圧の所定レベルを発生するコモンモードレベル発生回路１２、所定の信号のコモンモード電圧を検出するコモンモード電圧検出回路１３、および、前記コモンモードレベル発生回路の出力と前記コモンモード電圧検出回路の出力とを比較して前記バッファ回路に供給するバイアス電圧ＢＩＡＳを調整するバイアス電圧調整回路を備えるように構成する。【選択図】      図２
2004172980.tif 000002
【特許請求の範囲】
【請求項１】
差動の入力信号を受け取って差動の出力信号を出力するバッファ回路装置であって、
前記入力信号を受け取って前記出力信号を出力するバッファ回路、
前記バッファ回路が出力すべき出力信号のコモンモード電圧の所定レベルを発生するコモンモードレベル発生回路、
所定の信号のコモンモード電圧を検出するコモンモード電圧検出回路、および、
前記コモンモードレベル発生回路の出力と前記コモンモード電圧検出回路の出力とを比較して前記バッファ回路に供給するバイアス電圧を調整するバイアス電圧調整回路を備えることを特徴とするバッファ回路装置。
【請求項２】
請求項１に記載のバッファ回路装置において、
前記コモンモードレベル発生回路は、前記バッファ回路装置の出力信号が供給される次段回路の入力信号のコモンモード電圧として適切な電圧レベルの信号を出力することを特徴とするバッファ回路装置。
【請求項３】
請求項２に記載のバッファ回路装置において、
前記コモンモード電圧検出回路は、前記バッファ回路の出力信号のコモンモード電圧を検出することを特徴とするバッファ回路装置。
【請求項４】
請求項２に記載のバッファ回路装置において、
前記コモンモード電圧検出回路は、前記次段回路の出力信号のコモンモード電圧を検出することを特徴とするバッファ回路装置。
【請求項５】
請求項３または４に記載のバッファ回路装置において、
前記コモンモード電圧検出回路は、前記検出されたコモンモード電圧と、前記コモンモードレベル発生回路の出力電圧とを処理して前記バイアス電圧調整回路に出力することを特徴とするバッファ回路装置。
【請求項６】
請求項２に記載のバッファ回路装置において、
前記コモンモードレベル発生回路は、前記次段回路に従ったレプリカ回路を備えることを特徴とするバッファ回路装置。
【請求項７】
請求項６に記載のバッファ回路装置において、
前記レプリカ回路は、前記次段回路の全体に対応した構成となっていることを特徴とするバッファ回路装置。
【請求項８】
請求項６に記載のバッファ回路装置において、
前記レプリカ回路は、前記次段回路の一部に対応した構成となっていることを特徴とするバッファ回路装置。
【請求項９】
請求項２に記載のバッファ回路装置において、
前記コモンモードレベル発生回路は、定電圧源を備えることを特徴とするバッファ回路装置。
【請求項１０】
請求項２に記載のバッファ回路装置において、
前記コモンモードレベル発生回路は、高電位電源線と低電位電源線との間に接続された複数の抵抗素子を備え、該抵抗素子により分圧された所定のレベルを発生することを特徴とするバッファ回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のＬＳＩチップ間や１つのチップ内における複数の素子や回路ブロック間の信号伝送、或いは、複数のボード間や複数の匡体間の信号伝送を高速に行うための技術に関し、特に、高速のクロック信号を分配したり高速のデータ信号を出力するために使用するバッファ回路装置に関する。
【０００２】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体記憶装置やプロセッサ、さらには、スイッチ用ＬＳＩ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。
【０００３】
具体的に、例えば、ＳＲＡＭやＤＲＡＭ等のメモリとプロセッサとの間（ＬＳＩ間）の速度ギャップは大きくなる傾向にあり、近年は、この速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらのチップ間の信号伝送だけでなく、チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ内における素子や回路ブロック間での信号伝送速度も、チップの性能を制限する大きな要因となって来ている。さらには、周辺機器とプロセッサ／チップセット間の信号伝送もシステム全体の性能を制限する大きな要因になっている。
【０００４】
ところで、回路ブロック間やチップ間或いは匡体内での信号伝送を行うためには、クロックやデータ等の各種信号をバッファ（バッファ回路装置）を介して出力する。特に、近年の高速化および低電圧化（小信号振幅化）に伴って、差動のバッファを介して差動信号を伝送している。しかしながら、バッファが出力する差動信号のコモンモード電圧と、そのバッファの出力を受け取る回路（次段回路）が最適に動作するコモンモード電圧とは異なることが頻繁にあり、そのような場合には、次段回路の入力感度が低下して、高速の信号伝送を妨げることにもなっていた。そこで、段回路にとって最適なコモンモード電圧を与え、次段回路が感度劣化を起こすことなく信号を受信して、より一層の高速信号伝送を可能とするバッファ回路装置の提供が要望されている。
【０００５】
【従来の技術】
図１は従来のバッファ回路装置の一例を示す回路図であり、差動ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）をベースにしたバッファ回路装置を示すものである。
【０００６】
図１に示されるように、従来のバッファ回路装置は、高電位電源線Ｖｄｄに接続された負荷１０１，１０２、ドレインが負荷１０１，１０２に接続され、ゲートに差動（相補）の入力信号ｉｎ，／ｉｎが供給されたｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１０３，１０４、および、ｎＭＯＳトランジスタ１０３，１０４のソースと低電位電源線Ｖｓｓとの間に設けら、ゲートにバイアス電圧ｂｉａｓが印加されたｎＭＯＳトランジスタ１０５を備えている。なお、差動の出力信号ｏｕｔおよび／ｏｕｔは、それぞれ負荷１０２とｎＭＯＳトランジスタ１０４のドレインとの接続ノードＮ１０１および負荷１０１とｎＭＯＳトランジスタ１０３のドレインとの接続ノードＮ１０２から取り出されるようになっている。
【０００７】
ここで、近年、上述したバッファ回路装置が適用される回路の電源電圧（Ｖｄｄ）としては、例えば、１．２Ｖ、或いは、それ以下となって来ており、また、コモンモード電圧（出力信号の高レベル『Ｈ』の電圧と低レベル『Ｌ』の電圧との中間の電圧）としては、通常、Ｖｄｄ／２よりも高い電圧（例えば、電源電圧（Ｖｄｄ）が１．２Ｖのときは、０．８Ｖ）とされている。
【０００８】
従来、コモンモード電圧を有効に除去して高精度の信号伝送（信号検出）を行うようにした信号伝送システムにおけるレシーバ回路として、差動の入力信号を受け取る容量ネットワーク部とコンパレータ部とを備え、容量ネットワーク部の出力を受け取ってコモンモード電圧を略一定の値に保つものが提案されている（例えば、特許文献１参照）。
【０００９】
【特許文献１】
特開２０００−１９６６８０号公報
【００１０】
【発明が解決しようとする課題】
上述したように、近年、例えば、ＬＳＩ内の高速信号伝送は、通常、差動ＣＭＬをベースにしたバッファを用いるので、出力コモンモード電圧はＶｄｄ／２より高いのが一般的である。一方、バッファの出力信号を受け取る次段回路は、その回路の種類等によって受信しやすい入力コモンモード電圧が異なる（多くの場合は、Ｖｄｄ／２）ため、最適ではないコモンモードの信号を受け取って入力感度が低下することがあった。これは、クロック信号を分配するために使用されるクロックバッファだけでなく、他の様々な信号を扱うバッファ（バッファ回路装置）においても同様である。
【００１１】
本発明は、上述した従来のバッファ回路装置が有する課題に鑑み、バッファ回路装置の出力信号を受け取る次段回路にとって最適なコモンモード電圧を与え、次段回路が感度劣化を起こすことなく信号を受信してより一層の高速信号伝送を可能とするバッファ回路装置の提供を目的とする。
【００１２】
【課題を解決するための手段】
本発明の第１の形態によれば、差動の入力信号を受け取って差動の出力信号を出力するバッファ回路装置であって、前記入力信号を受け取って前記出力信号を出力するバッファ回路、前記バッファ回路が出力すべき出力信号のコモンモード電圧の所定レベルを発生するコモンモードレベル発生回路、所定の信号のコモンモード電圧を検出するコモンモード電圧検出回路、および、前記コモンモードレベル発生回路の出力と前記コモンモード電圧検出回路の出力とを比較して前記バッファ回路に供給するバイアス電圧を調整するバイアス電圧調整回路を備えることを特徴とするバッファ回路装置が提供される。
【００１３】
図２は本発明に係るバッファ回路装置の原理構成を概略的に示すブロック図である。
【００１４】
図２に示されるように、バッファ回路１１は、入力信号ＩＮ，／ＩＮを受け取って出力信号ＯＵＴ，／ＯＵＴを出力し、また、コモンモードレベル発生回路１２は、バッファ回路が出力すべき出力信号（ＯＵＴ，／ＯＵＴ）のコモンモード電圧の所定レベルを発生する。コモンモード電圧検出回路１３は、バッファ回路１１の出力や次段回路２の出力といった所定の信号のコモンモード電圧を検出し、さらに、バイアス電圧調整回路は、コモンモードレベル発生回路１２の出力とコモンモード電圧検出回路１３の出力とを比較してバッファ回路１１に供給するバイアス電圧ＢＩＡＳを調整する。
【００１５】
これにより、バッファ回路装置１の出力信号ＯＵＴ，／ＯＵＴを受け取る次段回路２にとって最適なコモンモード電圧を与え、次段回路２が感度劣化を起こすことなく信号を受信してより一層の高速信号伝送が可能となる。すなわち、本発明のバッファ回路装置によれば、レベル発生回路１２の出力レベルと同じになるようにバッファ回路１１の出力にコモンモードフィードバックをかけることで、出力信号ＯＵＴ，／ＯＵＴの出力コモンモード電圧を制御することができ、次段回路（受信回路）２にとって最適な入力コモンモード電圧を有する信号（ＯＵＴ，／ＯＵＴ）を次段回路２に供給することで次段回路２の受信感度を高めることができる。
【００１６】
【発明の実施の形態】
以下、本発明に係るバッファ回路装置の実施例を、添付図面を参照して詳述する。
【００１７】
図３は本発明に係るバッファ回路装置の第１実施例を示す回路図である。図３において、参照符号１はバッファ回路装置、１１はバッファ回路、１２はコモンモードレベル発生回路、１３はコモンモード電圧検出回路、１４はバイアス調整回路、そして、２は次段回路を示している。また、参照符号ＩＮ，／ＩＮは差動の入力信号、ＯＵＴ，／ＯＵＴは差動の出力信号、Ｖｄｄは高電位電源線（高電位電源電圧）、そして、Ｖｓｓは低電位電源線（低電位電源電圧）を示している。
【００１８】
図３に示されるように、本第１実施例のバッファ回路装置において、バッファ回路１１は、前述した図１に示す差動ＣＭＬをベースにしたバッファ（バッファ回路装置）と同様の構成とされている。すなわち、バッファ回路１１は、高電位電源線Ｖｄｄに接続された負荷１１１，１１２、ドレインが負荷１１１，１１２に接続され、ゲートに差動（相補）の入力信号ＩＮ，／ＩＮが供給されたｎＭＯＳトランジスタ１１３，１１４、および、ｎＭＯＳトランジスタ１１３，１１４のソースと低電位電源線Ｖｓｓとの間に設けられ、ゲートに調整されたバイアス電圧（バイアス調整回路１４の出力）ＢＩＡＳが印加されたｎＭＯＳトランジスタ１１５を備えている。なお、差動の出力信号ＯＵＴおよび／ＯＵＴは、それぞれ負荷１１２とｎＭＯＳトランジスタ１１４のドレインとの接続ノードＮ１、および、負荷１１１とｎＭＯＳトランジスタ１１３のドレインとの接続ノードＮ２から取り出されるようになっている。
【００１９】
コモンモードレベル発生回路１２は、次段回路２に従ったレプリカ回路を備えており、本第１実施例において、レプリカ回路は次段回路２に対応した構成とされている。すなわち、次段回路２は、負荷として機能するｐＭＯＳトランジスタ２１，２２および２３，２４、差動入力のｎＭＯＳトランジスタ２５，２６、および、ゲートに一定の電圧（バイアス電圧）Ｖｃｎが印加されたｎＭＯＳトランジスタ２７を備え、同様に、コモンモードレベル発生回路（レプリカ回路）１２は、ｐＭＯＳトランジスタ１２１，１２２および１２３，１２４、ｎＭＯＳトランジスタ１２５，１２６、および、ゲートに一定の電圧（バイアス電圧）Ｖｃｎが印加されたｎＭＯＳトランジスタ１２７を備えている。なお、コモンモードレベル発生回路１２における回路（レプリカ回路）は、その入力（差動入力）および出力（差動出力）が短絡され、コモンモード電圧を出力するようにだけ用いるようになっている。
【００２０】
コモンモード電圧検出回路１３は、バッファ回路１１の差動出力信号ＯＵＴ，／ＯＵＴを抵抗素子１３２，１３１で受けて合成し、その出力（抵抗素子１３１および１３２の共通接続ノードの出力）をコンパレータで構成されたバイアス調整回路１４の正論理入力に供給し、さらに、コモンモードレベル発生回路１２の出力を抵抗素子１３３を介してコンパレータ（１４）の負論理入力に供給するようになっている。ここで、コンパレータ１４の正および負論理入力には、低電位電源線Ｖｓｓとの間にそれぞれ容量素子１３５および１３４が設けられている。また、バッファ回路１１の差動出力信号ＯＵＴ，／ＯＵＴは、次段回路２の差動入力信号として次段回路２に供給される。
【００２１】
バイアス調整回路（コンパレータ）１４の出力（ＢＩＡＳ）は、上述したように、バッファ回路１１におけるｎＭＯＳトランジスタ１１５のゲートにフィードバックされ、これにより、バッファ回路１１の出力（ＯＵＴ，／ＯＵＴ）のコモンモード電圧を、次段回路２のコモンモード電圧のレベルに適合するように調整されることになる。
【００２２】
このように、本第１実施例のバッファ回路装置によれば、コモンモードレベル発生回路１２として次段回路２のレプリカ回路を用いているため、次段回路２のゲインを最大にするようなコモンモード電圧で出力信号ＯＵＴ，／ＯＵＴを出力することができる。
【００２３】
図４は本発明に係るバッファ回路装置の第２実施例を示す回路図である。
【００２４】
図４と上述した図３との比較から明らかなように、本第２実施例のバッファ回路装置１は、コモンモードレベル発生回路１２が次段回路２全体に対応した回路となっているのではなく、次段回路２の一部（差動信号の一方）に対応した構成となっている。すなわち、本第２実施例のバッファ回路装置において、コモンモードレベル発生回路（レプリカ回路）１２は、ｐＭＯＳトランジスタ１２１’，１２２’、および、ｎＭＯＳトランジスタ１２５’，１２７’で構成されている。ここで、本第２実施例において、コモンモードレベル発生回路１２のｎＭＯＳトランジスタ１２７’は、上述した図３の第１実施例におけるコモンモードレベル発生回路１２のｎＭＯＳトランジスタ１２７の半分のサイズ、すなわち、ゲート幅が１／２となるトランジスタとして形成されている。
【００２５】
図５は本発明に係るバッファ回路装置の第３実施例を示す回路図である。
【００２６】
図５に示されるように、本第３実施例のバッファ回路装置１は、次段回路２がバッファ回路１１（バッファ回路装置１）の差動出力信号ＯＵＴ，／ＯＵＴを増幅する２つのインバータ（トランジスタ２０１，２０２；２０３，２０４）で構成され、それに伴って、コモンモードレベル発生回路（レプリカ回路）１２も、ｐＭＯＳトランジスタ１２０１およびｎＭＯＳトランジスタ１２０２よりなるインバータで構成されるようになっている。このように、コモンモードレベル発生回路１２の構成は、次段回路２に応じて変化させ、該次段回路２に適したコモンモード電圧のレベルを発生することができる。
【００２７】
図６は本発明に係るバッファ回路装置の第４実施例を概略的に示すブロック図である。
【００２８】
図６に示されるように、本第４実施例のバッファ回路装置は、コモンモードレベル発生回路１２を定電圧源として構成している。なお、他の構成、すなわち、バッファ回路１１、コモンモード電圧検出回路１３、および、バイアス調整回路１４の構成は、例えば、前述した図３の第１実施例と同様である。
【００２９】
本第４実施例のバッファ回路装置は、コモンモードレベル発生回路１２として定電圧源を使用しているので、電源電圧や温度の変動に依存しないコモンモード電圧を有する出力信号ＯＵＴ，／ＯＵＴを出力することができる。本第４実施例のバッファ回路装置は、例えば、次段回路２の入力信号（バッファ回路装置の差動出力信号ＯＵＴ，／ＯＵＴ）のレベル範囲が予め決められている場合等において、その差動出力信号ＯＵＴ，／ＯＵＴを決められたレベル範囲内に収めることができる。なお、定電圧源としては、従来から知られている様々なものが適用可能である。
【００３０】
図７は本発明に係るバッファ回路装置の第５実施例を概略的に示すブロック図である。
【００３１】
図７と上述した図６との比較から明らかなように、本第５実施例のバッファ回路装置は、コモンモード電圧検出回路１３が、次段回路２の出力（差動出力信号）を取り込み、この次段回路２の出力信号におけるコモンモード電圧に応じてバイアス調整回路１４の出力ＢＩＡＳが出力されるようになっている。これにより、次段回路２の差動出力信号を、例えば、予め決められたレベル範囲内に収めることが可能になる。
【００３２】
図８は本発明に係るバッファ回路装置の第６実施例を概略的に示すブロック図である。
【００３３】
図８に示されるように、本第６実施例のバッファ回路装置は、コモンモードレベル発生回路１２が高電位電源線Ｖｄｄと低電位電源線Ｖｓｓとの間に接続された抵抗素子１２ａ，１２ｂで構成され、これらの抵抗素子１２ａ，１２ｂにより分圧された電圧がコモンモードレベル発生回路１２の出力としてコモンモード電圧検出回路１３に供給されるようになっている。このように、本第６実施例のバッファ回路装置によれば、コモンモードレベル発生回路１２の出力として電源電圧を抵抗分圧して得た出力を用いるため、温度や製造プロセス変動に依存しない電圧を使用してフィードバック制御を行うことができる。なお、抵抗素子１２ａ，１２ｂは、例えば、ポリシリコンにより形成することができる。
【００３４】
このように、本発明に係るバッファ回路装置の各実施例によれば、バッファ回路装置の差動出力信号を受け取る次段回路にとって最適なコモンモード電圧を与えることができ、次段回路が感度劣化を起こすことなく信号を受信してより一層の高速信号伝送が可能となる。
【００３５】
（付記１）  差動の入力信号を受け取って差動の出力信号を出力するバッファ回路装置であって、
前記入力信号を受け取って前記出力信号を出力するバッファ回路、
前記バッファ回路が出力すべき出力信号のコモンモード電圧の所定レベルを発生するコモンモードレベル発生回路、
所定の信号のコモンモード電圧を検出するコモンモード電圧検出回路、および、
前記コモンモードレベル発生回路の出力と前記コモンモード電圧検出回路の出力とを比較して前記バッファ回路に供給するバイアス電圧を調整するバイアス電圧調整回路を備えることを特徴とするバッファ回路装置。
【００３６】
（付記２）  付記１に記載のバッファ回路装置において、
前記コモンモードレベル発生回路は、前記バッファ回路装置の出力信号が供給される次段回路の入力信号のコモンモード電圧として適切な電圧レベルの信号を出力することを特徴とするバッファ回路装置。
【００３７】
（付記３）  付記２に記載のバッファ回路装置において、
前記コモンモード電圧検出回路は、前記バッファ回路の出力信号のコモンモード電圧を検出することを特徴とするバッファ回路装置。
【００３８】
（付記４）  付記２に記載のバッファ回路装置において、
前記コモンモード電圧検出回路は、前記次段回路の出力信号のコモンモード電圧を検出することを特徴とするバッファ回路装置。
【００３９】
（付記５）  付記３または４に記載のバッファ回路装置において、
前記コモンモード電圧検出回路は、前記検出されたコモンモード電圧と、前記コモンモードレベル発生回路の出力電圧とを処理して前記バイアス電圧調整回路に出力することを特徴とするバッファ回路装置。
【００４０】
（付記６）  付記５に記載のバッファ回路装置において、
前記コモンモード電圧検出回路は、入力される差動信号を合成する第１および第２の抵抗素子、および、前記コモンモードレベル発生回路の出力に直列に接続された第３の抵抗素子を備えることを特徴とするバッファ回路装置。
【００４１】
（付記７）  付記６に記載のバッファ回路装置において、
前記コモンモード電圧検出回路は、さらに、前記第１および第２の抵抗素子の共通接続ノードと所定の電源線との間に接続された第１の容量素子、および、前記第３の抵抗素子の出力ノードと該所定の電源線との間に接続された第２の容量素子を備えることを特徴とするバッファ回路装置。
【００４２】
（付記８）  付記７に記載のバッファ回路装置において、
前記バイアス電圧調整回路は、前記第１および第２の抵抗素子の共通接続ノード、並びに、前記第３の抵抗素子の出力ノードを入力とするコンパレータであることを特徴とするバッファ回路装置。
【００４３】
（付記９）  付記２に記載のバッファ回路装置において、
前記コモンモードレベル発生回路は、前記次段回路に従ったレプリカ回路を備えることを特徴とするバッファ回路装置。
【００４４】
（付記１０）  付記９に記載のバッファ回路装置において、
前記レプリカ回路は、前記次段回路の全体に対応した構成となっていることを特徴とするバッファ回路装置。
【００４５】
（付記１１）  付記９に記載のバッファ回路装置において、
前記レプリカ回路は、前記次段回路の一部に対応した構成となっていることを特徴とするバッファ回路装置。
【００４６】
（付記１２）  付記２に記載のバッファ回路装置において、
前記コモンモードレベル発生回路は、定電圧源を備えることを特徴とするバッファ回路装置。
【００４７】
（付記１３）  付記２に記載のバッファ回路装置において、
前記コモンモードレベル発生回路は、高電位電源線と低電位電源線との間に接続された複数の抵抗素子を備え、該抵抗素子により分圧された所定のレベルを発生することを特徴とするバッファ回路装置。
【００４８】
【発明の効果】
以上、詳述したように、本発明によれば、バッファ回路装置の出力信号を受け取る次段回路にとって最適なコモンモード電圧を与え、次段回路が感度劣化を起こすことなく信号を受信してより一層の高速信号伝送を可能とするバッファ回路装置が提供される。
【図面の簡単な説明】
【図１】従来のバッファ回路装置の一例を示す回路図である。
【図２】本発明に係るバッファ回路装置の原理構成を概略的に示すブロック図である。
【図３】本発明に係るバッファ回路装置の第１実施例を示す回路図である。
【図４】本発明に係るバッファ回路装置の第２実施例を示す回路図である。
【図５】本発明に係るバッファ回路装置の第３実施例を示す回路図である。
【図６】本発明に係るバッファ回路装置の第４実施例を概略的に示すブロック図である。
【図７】本発明に係るバッファ回路装置の第５実施例を概略的に示すブロック図である。
【図８】本発明に係るバッファ回路装置の第６実施例を概略的に示すブロック図である。
【符号の説明】
１，１００…バッファ回路装置（バッファ）
２…次段回路
１１…バッファ回路
１２…コモンモードレベル発生回路
１３…コモンモード電圧検出回路
１４…バイアス調整回路
ｉｎ，／ｉｎ；ＩＮ，／ＩＮ…入力信号（差動入力信号）
ｏｕｔ，／ｏｕｔ；ＯＵＴ，／ＯＵＴ…出力信号（差動出力信号）
Ｖｄｄ…高電位電源線（高電位電源電圧）
Ｖｓｓ…低電位電源線（低電位電源電圧）
【図１】
2004172980.tif 000003
【図２】
2004172980.tif 000004
【図３】
2004172980.tif 000005
【図４】
2004172980.tif 000006
【図５】
2004172980.tif 000007
【図６】
2004172980.tif 000008
【図７】
2004172980.tif 000009
【図８】
2004172980.tif 000010