(57)【要約】【課題】本発明は、パワーＭＯＳＦＥＴにおいて、高速で、しかも、スイッチングノイズを抑制できるようにすることを最も主要な特徴とする。【解決手段】たとえば、ｐベース層１２ａとｎ＋ソース層１３ａとにそれぞれ隣接する、ｎ−ドリフト層１１の表面部に、トレンチ型構造のゲート電極２４ａを格子状に形成する。そして、このゲート電極２４ａの、第１の電極部２４ａ−１にそれぞれ交差する第２の電極部２４ａ−２に対応する上記ｎ−ドリフト層１１の界面に、上記ｐベース層１２ａに接続させて、上記ｐベース層１２ａよりも低い不純物濃度を有するｐ層１４Ｂを形成してなる構成とされている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、
前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
前記第４の半導体層に接続された第２の主電極と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ隣接する、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して格子状に形成された、トレンチ型構造を有する制御電極と、
前記制御電極の、第１の方向に沿って設けられた複数の第１の制御電極部にそれぞれ交差する、第２の方向に沿ってそれぞれ設けられた複数の第２の制御電極部と接する、前記第１導電型の第１の半導体層の界面にそれぞれ設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記複数の第２導電型の第５の半導体層は、前記制御電極の、前記複数の第２の制御電極部に沿ってそれぞれ設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記複数の第２導電型の第５の半導体層は、それぞれ、前記制御電極の、前記複数の第２の制御電極部の底面および両方の側面に沿って設けられることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記複数の第２導電型の第５の半導体層は、それぞれ、前記制御電極の、前記複数の第２の制御電極部の底面および少なくとも一方の側面に沿って設けられることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
【請求項５】
前記少なくとも１つの第１導電型の第３の半導体層は、前記制御電極の、前記複数の第１の制御電極部および前記複数の第２の制御電極部にそれぞれ沿って設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項６】
前記少なくとも１つの第１導電型の第３の半導体層は、前記制御電極の、前記複数の第１の制御電極部に沿って設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項７】
前記制御電極の、前記複数の第２の制御電極部の第１の方向の幅は、前記複数の第１の制御電極部の第２の方向の幅と同じことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項８】
前記制御電極の、前記複数の第２の制御電極部の第１の方向の幅は、前記複数の第１の制御電極部の第２の方向の幅よりも広いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項９】
前記制御電極の、前記複数の第２の制御電極部の第１の方向の間隔は、前記複数の第１の制御電極部の第２の方向の間隔と同じことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１０】
前記制御電極の、前記複数の第２の制御電極部の第１の方向の間隔は、前記複数の第１の制御電極部の第２の方向の間隔と異なることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１１】
前記制御電極の、前記複数の第２の制御電極部の底部の前記ゲート絶縁膜の膜厚は、前記複数の第１の制御電極部の底部の前記ゲート絶縁膜の膜厚と同じことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１２】
前記制御電極の、前記複数の第２の制御電極部の底部の前記ゲート絶縁膜の膜厚は、前記複数の第１の制御電極部の底部の前記ゲート絶縁膜の膜厚よりも薄いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１３】
前記制御電極の、前記複数の第２の制御電極部の底部までの長さは、前記複数の第１の制御電極部の底部までの長さと同じことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１４】
前記制御電極の、前記複数の第２の制御電極部の底部までの長さは、前記複数の第１の制御電極部の底部までの長さよりも長いことを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１５】
前記複数の第２導電型の第２の半導体層はマトリックス状に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１６】
前記第４の半導体層は第１導電型の半導体層からなることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１７】
前記第４の半導体層は第２導電型の半導体層からなることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項１８】
前記第４の半導体層と前記第１導電型の第１の半導体層との間には、さらに、第１導電型の第６の半導体層が設けられていることを特徴とする請求項１７に記載の絶縁ゲート型半導体装置。
【請求項１９】
第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、
前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
前記第４の半導体層に接続された第２の主電極と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ隣接する、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介してストライプ状に形成された、トレンチ型構造を有する複数の制御電極と、
前記複数の制御電極と接する、前記第１導電型の第１の半導体層の界面にそれぞれ分割して配置され、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置。
【請求項２０】
前記複数の第２導電型の第５の半導体層は、それぞれ、前記複数の制御電極の底面および両方の側面に沿って設けられることを特徴とする請求項１９に記載の絶縁ゲート型半導体装置。
【請求項２１】
前記複数の第２導電型の第５の半導体層の、少なくとも前記複数の制御電極の底面に対応する部位には、選択的に開口部が形成されていることを特徴とする請求項２０に記載の絶縁ゲート型半導体装置。
【請求項２２】
前記開口部内には、それぞれ、第１導電型の第７の半導体層が形成されていることを特徴とする請求項２１に記載の絶縁ゲート型半導体装置。
【請求項２３】
前記第１導電型の第７の半導体層は、それぞれ、前記第１導電型の第１の半導体層よりも高い不純物濃度を有することを特徴とする請求項２２に記載の絶縁ゲート型半導体装置。
【請求項２４】
前記複数の第２導電型の第５の半導体層は、それぞれ、前記複数の制御電極の底面および少なくとも一方の側面に沿って設けられることを特徴とする請求項１９に記載の絶縁ゲート型半導体装置。
【請求項２５】
前記複数の第２導電型の第２の半導体層は、前記複数の制御電極にそれぞれ沿って、ストライプ状に設けられることを特徴とする請求項１９に記載の絶縁ゲート型半導体装置。
【請求項２６】
前記少なくとも１つの第１導電型の第３の半導体層は、前記複数の制御電極にそれぞれ沿って、ストライプ状に設けられることを特徴とする請求項１９に記載の絶縁ゲート型半導体装置。
【請求項２７】
前記第４の半導体層は第１導電型の半導体層からなることを特徴とする請求項１９に記載の絶縁ゲート型半導体装置。
【請求項２８】
前記第４の半導体層は第２導電型の半導体層からなることを特徴とする請求項１９に記載の絶縁ゲート型半導体装置。
【請求項２９】
前記第４の半導体層と前記第１導電型の第１の半導体層との間には、さらに、第１導電型の第６の半導体層が設けられていることを特徴とする請求項２８に記載の絶縁ゲート型半導体装置。
【請求項３０】
第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、
前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
前記第４の半導体層に接続された第２の主電極と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ隣接する、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介してストライプ状に形成された、トレンチ型構造を有する複数の制御電極と、
前記複数の制御電極の、少なくとも底面と接する、前記第１導電型の第１の半導体層の界面にそれぞれ設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置。
【請求項３１】
前記複数の第２導電型の第５の半導体層は、それぞれ、前記複数の制御電極の底面に沿って設けられることを特徴とする請求項３０に記載の絶縁ゲート型半導体装置。
【請求項３２】
前記複数の第２導電型の第５の半導体層は、少なくとも１つの第２導電型の第８の半導体層を介して、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続されていることを特徴とする請求項３１に記載の絶縁ゲート型半導体装置。
【請求項３３】
前記複数の第２導電型の第２の半導体層は、前記複数の制御電極にそれぞれ沿って、ストライプ状に設けられることを特徴とする請求項３０に記載の絶縁ゲート型半導体装置。
【請求項３４】
前記少なくとも１つの第１導電型の第３の半導体層は、前記複数の制御電極にそれぞれ沿って、ストライプ状に設けられることを特徴とする請求項３０に記載の絶縁ゲート型半導体装置。
【請求項３５】
前記第４の半導体層は第１導電型の半導体層からなることを特徴とする請求項３０に記載の絶縁ゲート型半導体装置。
【請求項３６】
前記第４の半導体層は第２導電型の半導体層からなることを特徴とする請求項３０に記載の絶縁ゲート型半導体装置。
【請求項３７】
前記第４の半導体層と前記第１導電型の第１の半導体層との間には、さらに、第１導電型の第６の半導体層が設けられていることを特徴とする請求項３６に記載の絶縁ゲート型半導体装置。
【請求項３８】
第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、
前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
前記第１導電型の第１の半導体層の裏面側に形成された第１導電型の第４の半導体層と、
前記第１導電型の第４の半導体層に接続された第２の主電極と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層を含む、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して形成された少なくとも１つの制御電極と、
前記少なくとも１つの制御電極に接する、前記第１導電型の第１の半導体層の界面に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層と、
前記第１導電型の第１の半導体層および前記第１導電型の第４の半導体層の相互間に設けられた、第１導電型の第９の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置。
【請求項３９】
前記第１導電の第１の半導体層は前記第１の主電極と接続され、その接続部にはショットキー接合が形成されていることを特徴とする請求項３８に記載の絶縁ゲート型半導体装置。
【請求項４０】
前記第１導電型の第１の半導体層の表面部には、さらに前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層が設けられていることを特徴とする請求項３８に記載の絶縁ゲート型半導体装置。
【請求項４１】
前記第１導電型の低抵抗層は前記第１の主電極と接続され、その接続部にはショットキー接合が形成されていることを特徴とする請求項４０に記載の絶縁ゲート型半導体装置。
【請求項４２】
前記少なくとも１つの制御電極はプレナー型構造を有することを特徴とする請求項３８に記載の絶縁ゲート型半導体装置。
【請求項４３】
前記少なくとも１つの制御電極はトレンチ型構造を有することを特徴とする請求項３８に記載の絶縁ゲート型半導体装置。
【請求項４４】
第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、
前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
前記第１導電型の第１の半導体層の裏面側に形成された第１導電型の第４の半導体層と、
前記第１導電型の第４の半導体層に接続された第２の主電極と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層を含む、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して形成された少なくとも１つの制御電極と、
前記少なくとも１つの制御電極に接する、前記第１導電型の第１の半導体層の界面に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層と、
前記複数の第２導電型の第２の半導体層の底面にそれぞれ接して設けられた、第２導電型の第１０の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置。
【請求項４５】
前記第１導電の第１の半導体層は前記第１の主電極と接続され、その接続部にはショットキー接合が形成されていることを特徴とする請求項４４に記載の絶縁ゲート型半導体装置。
【請求項４６】
前記第１導電型の第１の半導体層の表面部には、さらに前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層が設けられていることを特徴とする請求項４４に記載の絶縁ゲート型半導体装置。
【請求項４７】
前記第１導電型の低抵抗層は前記第１の主電極と接続され、その接続部にはショットキー接合が形成されていることを特徴とする請求項４６に記載の絶縁ゲート型半導体装置。
【請求項４８】
前記少なくとも１つの制御電極はプレナー型構造を有することを特徴とする請求項４４に記載の絶縁ゲート型半導体装置。
【請求項４９】
前記少なくとも１つの制御電極はトレンチ型構造を有することを特徴とする請求項４４に記載の絶縁ゲート型半導体装置。
【請求項５０】
第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、
前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、
前記第１導電型の第１の半導体層、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
前記第１導電型の第１の半導体層の裏面側に形成された第１導電型の第４の半導体層と、
前記第１導電型の第４の半導体層に接続された第２の主電極と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層を含む、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して形成された少なくとも１つの制御電極と、
前記少なくとも１つの制御電極に接する、前記第１導電型の第１の半導体層の界面に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層とを具備し、
前記第１導電型の第１の半導体層と前記第１の主電極との接続部にショットキー接合が形成されていることを特徴とする絶縁ゲート型半導体装置。
【請求項５１】
前記第１導電型の第１の半導体層の表面部には、さらに前記第１導電型の第１の半導体層よりも高不純物濃度を有する第１導電型の低抵抗層が設けられ、この第１導電型の低抵抗層と前記第１の主電極との接続部に前記ショットキー接合が形成されていることを特徴とする請求項５０に記載の絶縁ゲート型半導体装置。
【請求項５２】
前記第１導電型の第４の半導体層と前記第１導電型の第１の半導体層との間には、さらに、第１導電型の第９の半導体層が設けられていることを特徴とする請求項５０に記載の絶縁ゲート型半導体装置。
【請求項５３】
前記複数の第２導電型の第２の半導体層の底面には、さらに、第２導電型の第１０の半導体層が接続されていることを特徴とする請求項５０に記載の絶縁ゲート型半導体装置。
【請求項５４】
前記少なくとも１つの制御電極はプレナー型構造を有することを特徴とする請求項５０に記載の絶縁ゲート型半導体装置。
【請求項５５】
前記少なくとも１つの制御電極はトレンチ型構造を有することを特徴とする請求項５０に記載の絶縁ゲート型半導体装置。
【請求項５６】
第１導電型の第１の半導体層と、
前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第１１の半導体層と、
前記複数の第２導電型の第１１の半導体層の表面部を含む、前記第１導電型の第１の半導体層の表面部にそれぞれ選択的に形成された、複数の第２導電型の第２の半導体層と、
前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、
前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、
前記第４の半導体層に接続された第２の主電極と、
前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層を含む、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して形成された少なくとも１つの制御電極と、
前記少なくとも１つの制御電極に接する、前記第１導電型の第１の半導体層の界面に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置。
【請求項５７】
前記第１導電型の第１の半導体層の表面部には、さらに、複数の第１導電型の第１２の半導体層が設けられていることを特徴とする請求項５６に記載の絶縁ゲート型半導体装置。
【請求項５８】
前記複数の第１導電型の第１２の半導体層および前記複数の第２導電型の第１１の半導体層は、前記第１導電型の第１の半導体層上に周期的に配置されていることを特徴とする請求項５７に記載の絶縁ゲート型半導体装置。
【請求項５９】
前記少なくとも１つの制御電極はプレナー型構造を有することを特徴とする請求項５６に記載の絶縁ゲート型半導体装置。
【請求項６０】
前記少なくとも１つの制御電極はトレンチ型構造を有することを特徴とする請求項５６に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力制御に用いられる絶縁ゲート型半導体装置に関するもので、特に、スイッチング用パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などのＭＯＳゲート素子もしくはＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート素子に関する。
【０００２】
【従来の技術】
スイッチング電源などの電源回路の小型化には、スイッチング周波数を上げることが有効である。つまり、電源回路内のインダクタンスやキャパシタンスなどの受動素子を小さくすることが有効である。ところが、スイッチング周波数を上げると、ＭＯＳＦＥＴやＩＧＢＴなどのスイッチング素子のスイッチング損失が増加する。スイッチング損失の増加は、電源効率の低下を招く。このため、電源回路の小型化には、スイッチング素子の高速化によるスイッチング損失の低減が不可欠である。
【０００３】
【発明が解決しようとする課題】
現在、スイッチング素子として用いられているＭＯＳＦＥＴやＩＧＢＴなどのＭＯＳゲート素子においては、ゲート長を短くすることなどが行われている。これにより、ゲート電極とドレイン電極との対向面積を小さくする。こうして、ゲート・ドレイン間容量を低減することで、ＭＯＳゲート素子の高速化が図られている。
【０００４】
しかしながら、高速化のためにゲート・ドレイン間容量を小さくすると、配線に含まれる寄生インダクタンスとスイッチング素子容量との間に共振が起こる。
これは、スイッチング時に高周波ノイズ（スイッチングノイズ）を発生させる要因となる。このようなスイッチングノイズを抑制するためには、ソフトスイッチングを行わなければならない。もしくは、フィルタ回路を設けるか、ゲート駆動回路に工夫を凝らす必要がある。このように、スイッチングノイズの抑制は、コストの増加が伴うものとなっていた。
【０００５】
上記したように、従来においては、ゲート・ドレイン間容量の低減により高速化が図れるものの、スイッチングノイズを抑制する必要があり、そのためには、ソフトスイッチングを行ったり、フィルタ回路などの外部回路を用いたりしなければならないといった問題があった。
【０００６】
そこで、この発明は、高速で、しかも、外部回路を用いることなしにスイッチングノイズを抑制することが可能な絶縁ゲート型半導体装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ隣接する、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して格子状に形成された、トレンチ型構造を有する制御電極と、前記制御電極の、第１の方向に沿って設けられた複数の第１の制御電極部にそれぞれ交差する、第２の方向に沿ってそれぞれ設けられた複数の第２の制御電極部と接する、前記第１導電型の第１の半導体層の界面にそれぞれ設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置が提供される。
【０００８】
また、本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ隣接する、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介してストライプ状に形成された、トレンチ型構造を有する複数の制御電極と、前記複数の制御電極と接する、前記第１導電型の第１の半導体層の界面にそれぞれ分割して配置され、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置が提供される。
【０００９】
また、本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ隣接する、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介してストライプ状に形成された、トレンチ型構造を有する複数の制御電極と、前記複数の制御電極の、少なくとも底面と接する、前記第１導電型の第１の半導体層の界面にそれぞれ設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する複数の第２導電型の第５の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置が提供される。
【００１０】
また、本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第１導電型の第４の半導体層と、前記第１導電型の第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層を含む、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して形成された少なくとも１つの制御電極と、前記少なくとも１つの制御電極に接する、前記第１導電型の第１の半導体層の界面に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層と、前記第１導電型の第１の半導体層および前記第１導電型の第４の半導体層の相互間に設けられた、第１導電型の第９の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置が提供される。
【００１１】
また、本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第１導電型の第４の半導体層と、前記第１導電型の第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層を含む、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して形成された少なくとも１つの制御電極と、前記少なくとも１つの制御電極に接する、前記第１導電型の第１の半導体層の界面に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層と、前記複数の第２導電型の第２の半導体層の底面にそれぞれ接して設けられた、第２導電型の第１０の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置が提供される。
【００１２】
また、本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、前記第１導電型の第１の半導体層、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第１導電型の第４の半導体層と、前記第１導電型の第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層を含む、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して形成された少なくとも１つの制御電極と、前記少なくとも１つの制御電極に接する、前記第１導電型の第１の半導体層の界面に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層とを具備し、前記第１導電型の第１の半導体層と前記第１の主電極との接続部にショットキー接合が形成されていることを特徴とする絶縁ゲート型半導体装置が提供される。
【００１３】
さらに、本願発明の一態様によれば、第１導電型の第１の半導体層と、前記第１導電型の第１の半導体層の表面部に選択的に形成された、複数の第２導電型の第１１の半導体層と、前記複数の第２導電型の第１１の半導体層の表面部を含む、前記第１導電型の第１の半導体層の表面部にそれぞれ選択的に形成された、複数の第２導電型の第２の半導体層と、前記複数の第２導電型の第２の半導体層の表面部にそれぞれ選択的に形成された、少なくとも１つの第１導電型の第３の半導体層と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層にそれぞれ接続された複数の第１の主電極と、前記第１導電型の第１の半導体層の裏面側に形成された第４の半導体層と、前記第４の半導体層に接続された第２の主電極と、前記複数の第２導電型の第２の半導体層および前記少なくとも１つの第１導電型の第３の半導体層を含む、前記第１導電型の第１の半導体層の表面部に、ゲート絶縁膜を介して形成された少なくとも１つの制御電極と、前記少なくとも１つの制御電極に接する、前記第１導電型の第１の半導体層の界面に設けられ、前記複数の第２導電型の第２の半導体層の少なくとも１つに接続された、前記複数の第２導電型の第２の半導体層よりも低い不純物濃度を有する少なくとも１つの第２導電型の第５の半導体層とを具備したことを特徴とする絶縁ゲート型半導体装置が提供される。
【００１４】
この発明の絶縁ゲート型半導体装置によれば、ある程度の高電圧の印加によって、ターンオフ時に、第２導電型の第５の半導体層を空乏化できるようになる。
これにより、高速性を損うことなしに、ターンオフ時の電圧のはね上がりを抑えることが可能となるものである。
【００１５】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。なお、各実施形態においては、第１導電型をｎ型、第２導電型をｐ型とした場合について説明する。また、ゲート下ｐ層を備えるＭＯＳゲート素子の基本構成については、たとえば特願２００２−２９８８３８に開示されている。したがって、ここでの詳細な説明は割愛する。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態にかかる縦型パワーＭＯＳＦＥＴの構成例を示すものである。ここでは、縦型パワーＭＯＳＦＥＴの、ｘ方向（第１の方向）に対する任意の断面およびｙ方向（第２の方向）に対する任意の断面をそれぞれ示している。また、本実施形態は、トレンチ型構造のゲート電極を格子状に形成するようにした場合の例である。
【００１７】
図１において、第１の半導体層としてのｎ−ドリフト層１１の、その一方の表面部には、選択的に、第２の半導体層としての複数のｐベース層１２ａが拡散により形成されている。各ｐベース層１２ａは矩形状を有し、それぞれ、マトリックス状（もしくは、千鳥状）に配置されている。また、上記各ｐベース層１２ａの表面部には、選択的に、第３の半導体層としてのｎ＋ソース層１３ａが拡散により形成されている。各ｎ＋ソース層１３ａは、たとえば上記各ｐベース層１２ａの周辺部に矩形のリング形状を有して設けられている。
【００１８】
上記ｎ−ドリフト層１１の他方の表面（裏面）部には、第４の半導体層であるｎ＋ドレイン層１５が形成されている。このｎ＋ドレイン層１５には、その全面に、第２の主電極としてのドレイン電極２１が接続されている。
【００１９】
これに対し、上記ｐベース層１２ａおよび上記ｎ＋ソース層１３ａの上部には、それぞれ、第１の主電極としての矩形状のソース電極（図示していない）が設けられている。制御電極としてのゲート電極２４ａは、上記ｐベース層１２ａの相互間に、ゲート絶縁膜（たとえば、シリコン（Ｓｉ）酸化膜）２３ａを介して埋め込まれている。つまり、ゲート電極２４ａはトレンチ型構造を有し、上記ｐベース層１２ａおよび上記ｎ＋ソース層１３ａにそれぞれ隣接する、上記ｎ−ドリフト層１１の表面部に沿って格子状に設けられている。
【００２０】
本実施形態の場合、ゲート電極２４ａはほぼ一定の幅を有するとともに、配置の間隔（ピッチ）もほぼ同一とされている。また、ゲート電極２４ａはほぼ一定の深さを有し、たとえば、上記各ｐベース層１２ａの底部よりも深くなるように形成されている。ゲート絶縁膜２３ａは、ほぼ一定の膜厚を有して形成されている。
【００２１】
そして、上記ゲート電極２４ａのうち、一方向に沿う複数の第２の電極部２４ａ−２にそれぞれ対応して、第５の半導体層としての複数のｐ層（ゲート下ｐ層）１４Ｂが拡散により形成されている。つまり、上記各ｐ層１４Ｂは、ｘ方向に沿って設けられた複数の第１の電極部２４ａ−１にそれぞれ交差する、ｙ方向に沿ってそれぞれ設けられた複数の第２の電極部２４ａ−２と接する、上記ｎ−ドリフト層１１の界面（第２の電極部２４ａ−２の底面および両方の側面）に、それぞれストライプ状に設けられている。また、各ｐ層１４Ｂは、上記第２の電極部２４ａ−２に隣接する、２つの上記ｐベース層１２ａにそれぞれ接続されている。上記各ｐ層１４Ｂは、上記ｐベース層１２ａよりも低い不純物濃度を有して形成されている。
【００２２】
上記したように、格子状に配置されたトレンチ型構造のゲート電極２４ａのうち、第２の電極部２４ａ−２のみに対応させてｐ層１４Ｂを設けるようにしている。このような構造のＭＯＳＦＥＴによっても、ドレイン電圧に応じて、ゲート・ドレイン間容量が増加するという特性を利用することにより、高速・低ノイズのスイッチング特性を実現できる。
【００２３】
すなわち、ｐ層１４Ｂが設けられた第２の電極部２４ａ−２とｐ層１４Ｂが設けられていない第１の電極部２４ａ−１とを有して、ゲート電極２４ａを形成するようにした場合、ｐ層１４Ｂは高電圧印加時に容易に空乏化されるため、ＭＯＳＦＥＴにおける、高速で、かつ、低ノイズなスイッチング特性が実現される。したがって、本実施形態によれば、低電圧印加時のゲート・ドレイン間容量を小さくして、素子の高速化を実現したり、高電圧印加時のゲート・ドレイン間容量を大きくして、素子の低ノイズ化を実現したりすることが、容易に可能となるものである。
【００２４】
なお、上記した実施形態（図１）においては、第２の電極部２４ａ−２のｘ方向の幅と第１の電極部２４ａ−１のｙ方向の幅とがほぼ一定になるように形成した場合を例に説明したが、これに限らず、たとえば図２に示すように、ｐ層１４Ｂが設けられる第２の電極部２４ａ−２の幅（Ｗｇ２）が、第１の電極部２４ａ−１の幅（Ｗｇ１）よりも広くなるように形成することも可能である（Ｗｇ２＞Ｗｇ１）。この例の場合、高電圧印加時のゲート電極２４ａの面積が低電圧印加時よりも大きくなるため、高電圧印加時に増加するゲート・ドレイン間容量をさらに大きくすることが可能となり、より低ノイズな素子を実現できる。
【００２５】
また、上記した実施形態（図１）においては、第２の電極部２４ａ−２のｘ方向の間隔と第１の電極部２４ａ−１のｙ方向の間隔とがほぼ一定になるように形成した場合を例に説明したが、これに限らず、たとえば図３に示すように、第２の電極部２４ａ−２の間隔（Ｃｐ２）と第１の電極部２４ａ−１の間隔（Ｃｐ１）とが異なるように形成することも可能である（Ｃｐ２≠Ｃｐ１）。このような構成とした場合、図１のＭＯＳＦＥＴと比して、素子のオン抵抗や高速性，低ノイズ性をそれぞれ独立に制御することが可能となる。
【００２６】
すなわち、図１に示した構成において、たとえば、第２の電極部２４ａ−２の間隔はそのままに、第１の電極部２４ａ−１の間隔が狭くなるように形成した場合（Ｃｐ２＞Ｃｐ１）、チャネル幅を大きくでき、オン抵抗を下げることが可能である。この例の場合、ゲート電極２４ａの面積に対するｐ層１４Ｂの割合はほとんど変化しないので、高電圧印加時にゲート・ドレイン間容量が増加する割合も変化せず、低ノイズ性を損うことはない。つまり、低ノイズ性を保ちつつ、低オン抵抗化を実現できる。逆に、第１の電極部２４ａ−１の間隔が広くなるように形成した場合（Ｃｐ２＜Ｃｐ１）、オン抵抗は大きくなるが、低電圧印加時のゲート・ドレイン間容量を小さくでき、高速性の向上が可能となる。
【００２７】
なお、図１に示した構成において、第１の電極部２４ａ−１の間隔はそのままに、第２の電極部２４ａ−２の間隔を変化させるようにした場合（Ｃｐ２＞Ｃｐ１，Ｃｐ２＜Ｃｐ１）には、オン抵抗や高速性をほとんど変化させることなく、低ノイズ性を変化させることが可能である。
【００２８】
また、上記した実施形態（図１）においては、ゲート絶縁膜２３ａの膜厚がほぼ一定になるように形成した場合を例に説明したが、これに限らず、たとえば図４に示すように、第１の電極部２４ａ−１の底部のゲート絶縁膜２３ａの膜厚（ｔｏｘ１）が、その他の部分（たとえば、第２の電極部２４ａ−２の底部のゲート絶縁膜２３ａの膜厚（ｔｏｘ２））よりも厚くなるように形成することも可能である（ｔｏｘ２＜ｔｏｘ１）。このような構成とした場合、低電圧印加時のゲート・ドレイン間容量は第１の電極部２４ａ−１の容量によって決まる、つまり、第１の電極部２４ａ−１の底部のゲート絶縁膜２３ａを厚くすることにより、ゲート・ドレイン間容量を低下できる。したがって、低ノイズ性を損うことなく、高速化が可能である。
【００２９】
また、上記した実施形態（図１）においては、ゲート電極２４ａの深さがほぼ一定になるように形成した場合を例に説明したが、これに限らず、たとえば図５に示すように、第２の電極部２４ａ−２の底部までの長さ（深さＬｇ２）が、第１の電極部２４ａ−１の底部までの長さ（深さＬｇ１）よりも長くなるように形成することも可能である（Ｌｇ２＞Ｌｇ１）。このような構成とした場合、ｐ層１４Ｂをドレイン電極２１に近づけることができるため、ｐ層１４Ｂにドレイン電極２１からの電気力線を集中させやすくなる。その結果、ゲート・ドレイン間容量の変化を大きくすることが可能となる。しかも、低電圧印加時のゲート・ドレイン間容量を小さくできるため、低ノイズ性とともに、高速化を実現できる。
【００３０】
また、上記した実施形態（図１）においては、ｐ層１４Ｂを第２の電極部２４ａ−２の底面および両方の側面に沿って設けるようにした場合を例に説明したが、これに限らず、たとえば図６に示すように、第２の電極部２４ａ−２の底面および少なくとも一方の側面に沿ってのみ、ｐ層１４Ｂ’を形成するようにすることも可能である。このような構成とした場合、ｐ層１４Ｂ’が覆わない部分のチャネル幅を大きくできるため、低ノイズ性・高速性を損うことなしに、オン抵抗を下げることが可能である。
【００３１】
また、上記した実施形態（図１）においては、ｎ＋ソース層１３ａをリング状に形成する、つまり、第１の電極部２４ａ−１および第２の電極部２４ａ−２にそれぞれ沿ってｎ＋ソース層１３ａを設けるようにした場合を例に説明したが、これに限らず、たとえば図７に示すように、第１の電極部２４ａ−１に沿ってのみ、ｎ＋ソース層１３を形成するようにすることも可能である。このような構成とした場合、寄生バイポーラトランジスタが動作し難くなる分、素子の破壊耐量を大きくできる。
【００３２】
また、上記した各実施形態（図１〜図７）においては、いくつかの実施形態を、適宜、組み合わせることも可能である。
【００３３】
また、上記した各実施形態（図１〜図７）においては、いずれも縦型パワーＭＯＳＦＥＴに適用した場合を例に説明したが、これに限らず、たとえば図８に示すように、ノンパンチスルー型構造のＩＧＢＴにも同様に適用できる。ノンパンチスルー型構造のＩＧＢＴの場合、ｎ＋ドレイン層に代えて、ｐ＋ドレイン層３１が設けられている。
【００３４】
また、上記したノンパンチスルー型構造のＩＧＢＴ（図８）に限らず、たとえば図９に示すように、パンチスルー型構造のＩＧＢＴにも同様に適用できる。パンチスルー型構造のＩＧＢＴの場合、ｎ−ドリフト層１１とｐ＋ドレイン層３１との間に、さらに、第６の半導体層としてのｎ＋バッファー層３２が設けられている。
【００３５】
さらに、上記した各実施形態（図１〜図９）においては、いずれの場合にも、ｎ−ドリフト層１１の表面部に、このｎ−ドリフト層１１よりも高不純物濃度を有するｎ低抵抗層を形成するようにすることも可能である。
【００３６】
（第２の実施形態）
図１０は、本発明の第２の実施形態にかかる縦型パワーＭＯＳＦＥＴの構成例を示すものである。ここでは、縦型パワーＭＯＳＦＥＴの、ｘ方向に対する任意の断面およびｙ方向に対する任意の断面をそれぞれ示している。また、本実施形態は、トレンチ型構造のゲート電極をストライプ状に形成するようにした場合の例である。
【００３７】
図１０において、第１の半導体層としてのｎ−ドリフト層１１の、その一方の表面部には、選択的に、第２の半導体層としての複数のｐベース層１２が拡散により形成されている。各ｐベース層１２は、たとえばｘ方向に、それぞれ、一定の間隔（ピッチ）を有して、ストライプ状に配置されている。また、上記各ｐベース層１２の表面部には、選択的に、第３の半導体層としてのｎ＋ソース層１３が拡散により形成されている。各ｎ＋ソース層１３は、たとえば上記ｘ方向に沿う、上記各ｐベース層１２の端部にそれぞれストライプ状に設けられている。
【００３８】
上記ｎ−ドリフト層１１の他方の表面（裏面）部には、第４の半導体層であるｎ＋ドレイン層１５が形成されている。このｎ＋ドレイン層１５には、その全面に、第２の主電極としてのドレイン電極２１が接続されている。
【００３９】
これに対し、上記ｐベース層１２および上記ｎ＋ソース層１３の上部には、それぞれ、第１の主電極としてのストライプ状のソース電極（図示していない）が設けられている。制御電極としてのゲート電極２４ａは、それぞれ、上記ｐベース層１２の相互間に、ゲート絶縁膜（たとえば、シリコン（Ｓｉ）酸化膜）２３ａを介して埋め込まれている。つまり、各ゲート電極２４ａはトレンチ型構造を有し、上記ｐベース層１２および上記ｎ＋ソース層１３にそれぞれ隣接する、上記ｎ−ドリフト層１１の表面部に沿ってストライプ状に設けられている。また、ゲート電極２４ａはほぼ一定の深さを有し、たとえば、上記各ｐベース層１２の底部よりも深くなるように形成されている。ゲート絶縁膜２３ａは、ほぼ一定の膜厚を有して形成されている。
【００４０】
そして、上記各ゲート電極２４ａの局部にそれぞれ対応して、第５の半導体層としての複数のｐ層（ゲート下ｐ層）１４Ｂが拡散により形成されている。つまり、上記各ｐ層１４Ｂは、上記ゲート電極２４ａと接する、上記ｎ−ドリフト層１１の界面（ゲート電極２４ａの底面および両方の側面）に、それぞれ、分割して配置されている。また、各ｐ層１４Ｂは、上記ゲート電極２４ａに隣接する、２つの上記ｐベース層１２にそれぞれ接続されている。上記各ｐ層１４Ｂは、上記ｐベース層１２よりも低い不純物濃度を有して形成されている。
【００４１】
このような構成とした場合、図１に示した構成のＭＯＳＦＥＴとほぼ同様な、高速・低ノイズのスイッチング特性を実現できるだけでなく、たとえば、位置合わせずれの影響なく、空乏化するｐ層１４Ｂをほぼ一定の面積により形成することが容易に可能となる。
【００４２】
なお、上記した実施形態（図１０）においては、ｐ層１４Ｂをゲート電極２４ａの底面および両方の側面に沿って設けるようにした場合を例に説明したが、これに限らず、たとえば図１１に示すように、ゲート電極２４ａの底面の一部を覆わないように、開口部１４Ｂ−１を設けてｐ層１４Ｂ’を形成するようにすることも可能である。このようなｐ層１４Ｂ’は、たとえば、ゲート電極２４ａを作り込むためのトレンチ２４−１を形成した後に、角度を調整して、トレンチ２４−１の斜め方向からイオン注入を行うことにより、容易に形成できる。こうした構成によっても、高速で、かつ、低ノイズな素子を実現できる。しかも、ゲート電極２４ａの底部に電子の流れる経路が形成されることにより、オン抵抗が増加するのを抑制できる。ここで、図中に示す２２は、上記ｐベース層１２および上記ｎ＋ソース層１３の上部にそれぞれ設けられた、第１の主電極としてのストライプ状のソース電極である。
【００４３】
また、上記開口部１４Ｂ−１の幅が狭くなると、オン抵抗が大きくなる。そこで、製造過程での熱処理によって開口部１４Ｂ−１が狭くなるのを防ぐために、たとえば図１２に示すように、開口部１４Ｂ−１に第７の半導体層としてのｎ低抵抗層１１ａ’を選択的に形成するようにしてもよい。この例の場合、上記ｎ低抵抗層１１ａ’は、上記ｎ−ドリフト層１１よりも高い不純物濃度を有して形成されている。
【００４４】
また、上記した実施形態（図１０）においては、ｐ層１４Ｂをゲート電極２４ａの底面および両方の側面に沿って設けるようにした場合を例に説明したが、これに限らず、たとえば図１３に示すように、ゲート電極２４ａの底面および少なくとも一方の側面に沿ってのみ、ｐ層１４Ｂ’を形成するようにすることも可能である。このような構成とした場合、ｐ層１４Ｂ’が覆わない部分によりチャネル幅が大きくなるため、低ノイズ性・高速性を損うことなしに、オン抵抗を下げることが可能である。
【００４５】
また、たとえば図１４および図１５に示すように、ｐ層１４Ｂ’は、ゲート電極２４ａの底面に沿ってのみ、それぞれ設けられるものであってもよい。その場合、各ｐ層１４Ｂ’は、たとえば、ｙ方向に沿うゲート電極２４ａの端面にそれぞれ設けられる、第８の半導体層であるｐベース接続層１２ｂを介して、ｐベース層１２に接続されている。このような構成とした場合、ゲート電極２４ａの各側面にはｐ層１４Ｂ’が存在しない。そのため、ｐ層１４Ｂ’によるチャネル幅の減少がない分、オン抵抗の増加を抑えることができる。また、ゲート・ドレイン間容量は、ゲート電極２４ａの底部の面積によってほとんど決まる。このため、ゲート電極２４ａの底部をｐ層１４Ｂ’によって完全に覆うことにより、低電圧印加時のゲート・ドレイン間容量を限りなくゼロに近づけることが可能となる。その結果、高速化を実現できる。
【００４６】
特に、ｐベース接続層１２ｂを介して、ｐ層１４Ｂ’をｐベース層１２と接続させることにより、ｐ層１４Ｂ’は充放電が可能となっている。この場合、たとえば図１５に示すように、ｐベース接続層１２ｂの間隔が狭くなるように、各ゲート電極２４ａを配置することにより、ｐ層１４Ｂ’の充放電を速やかに行うことが可能となる。
【００４７】
また、上記した各実施形態（図１０〜図１５）においては、いずれもＭＯＳＦＥＴに適用した場合を例に説明したが、これに限らず、たとえば図１６に示すようなノンパンチスルー型構造のＩＧＢＴにも適用できる。同様に、たとえば図１７に示すようなパンチスルー型構造のＩＧＢＴにも適用できる。
【００４８】
さらには、いずれの実施形態（図１０〜図１７）においても、ｎ−ドリフト層１１の表面部に、このｎ−ドリフト層１１よりも高不純物濃度を有するｎ低抵抗層を形成するようにすることも可能である。
【００４９】
（第３の実施形態）
図１８は、本発明の第３の実施形態にかかる縦型パワーＭＯＳＦＥＴの構成例を示すものである。ここでは、ｎ−ドリフト層１１の表面部にｎ低抵抗層１１ａを形成するようにした場合を例に示している。
【００５０】
本実施形態にかかるＭＯＳＦＥＴは、ｎ−ドリフト層とｐベース層とによって形成されるｐｎダイオード（内蔵ダイオード）が、オン状態からオフ状態へ切り替わる時（リカバリー時）の損失やノイズを改善できるようにしたものである。
内蔵ダイオードのリカバリー時の損失やノイズは、たとえば、ＭＯＳＦＥＴを小型のインバータ回路（単相）やブリッジ回路などの電源回路に用いるようにした場合において、電源回路の損失やノイズに大きな影響を及ぼすことが知られている。
【００５１】
すなわち、図１８において、第１の半導体層としてのｎ−ドリフト層１１は、その一方の表面部に、拡散によりｎ低抵抗層１１ａが設けられている。ｎ低抵抗層１１ａの表面部には、選択的に、第２の半導体層としての複数のｐベース層１２が拡散により形成されている。各ｐベース層１２は、たとえば素子の正面に直交する方向に、それぞれ、一定の間隔（ピッチ）を有して、ストライプ状に配置されている。また、上記各ｐベース層１２の表面部には、選択的に、第３の半導体層としてのｎ＋ソース層１３が拡散により形成されている。各ｎ＋ソース層１３は、上記各ｐベース層１２に沿って、それぞれストライプ状に設けられている。
【００５２】
また、隣り合う２つのｐベース層１２間の、上記ｎ低抵抗層１１ａの表面部には、選択的に、第５の半導体層としてのｐ層（ゲート下ｐ層）１４が拡散により形成されている。この実施形態の場合、上記ｐ層１４は、上記ｐベース層１２と接する上記ｎ低抵抗層１１ａの表面部に、上記ｐベース層１２との界面に沿ってストライプ状に設けられている。そして、このｐ層１４は、隣接する２つの上記ｐベース層１２のうちの、いずれか一方のｐベース層１２に接続されている。また、上記ｐ層１４は、上記ｐベース層１２よりも低い不純物濃度を有して形成されている。
【００５３】
上記ｐベース層１２および上記ｎ＋ソース層１３の上部には、それぞれ、第１の主電極としてのストライプ状のソース電極２２が設けられている。制御電極としてのゲート電極２４は、上記ソース電極２２の相互間に、それぞれ、ゲート絶縁膜（たとえば、シリコン（Ｓｉ）酸化膜）２３を介して、ストライプ状に設けられている。つまり、プレナー型構造のゲート電極２４は、一方の上記ｐベース層１２内の上記ｎ＋ソース層１３から、上記ｐ層１４および上記ｎ低抵抗層１１ａを経て、他方の上記ｐベース層１２内の上記ｎ＋ソース層１３に至る領域上に形成されている。上記ゲート絶縁膜２３は、ほぼ一定の膜厚（たとえば、０．１μｍ程度）を有して形成されている。
【００５４】
上記ｎ−ドリフト層１１の他方の表面（裏面）部には、第９の半導体層であるｎバッファー層３３が設けられている。また、このｎバッファー層３３を介して、第４の半導体層であるｎ＋ドレイン層１５が形成されている。このｎ＋ドレイン層１５には、その全面に、第２の主電極としてのドレイン電極２１が接続されている。
【００５５】
このような構成とした場合、リカバリー時の電流の変化をソフトなものとすることが可能となる結果、内蔵ダイオードによるノイズを低減できる。すなわち、リカバリー時には、ｐベース層１２からの空乏層がｎ＋ドレイン層１５に向かって延び、ｎバッファー層３３に到達する。その際、挿入されているｎバッファー層３３が徐々に空乏化されることにより、ｎ−ドリフト層１１内での電界の増加が抑えられる。この結果、電流の急激な減少を防ぐことが可能となって、内蔵ダイオードのリカバリー時のノイズを低減できるものである。また、リカバリー時の電流の変化をソフトなものとするだけでなく、ＭＯＳＦＥＴのスイッチングをもソフトにすることが可能である。
【００５６】
上記ｎバッファー層３３の不純物濃度としては、あまり高すぎず、高電圧の印加により容易に空乏化する程度の濃度（たとえば、ｎ−ドリフト層１１の濃度の１０倍程度）とするのが望ましい。
【００５７】
なお、上記した実施形態（図１８）においては、プレナー型構造のゲート電極２４を備えるＭＯＳＦＥＴに適用した場合を例に説明したが、これに限らず、たとえば図１９に示すように、トレンチ型構造のゲート電極２４ａを備えるＭＯＳＦＥＴにも同様に適用できる。同様に、トレンチ型構造のゲート電極２４ａを備えるＭＯＳＦＥＴとしては、ｎ低抵抗層を形成するようにした場合のものにも適用できる。
【００５８】
また、たとえば図２０に示すように、ｐベース層１２の底面側に、第１０の半導体層としてのｐバッファー層３４をそれぞれ挿入するようにした場合にも、同様の効果が得られる。つまり、リカバリー時に、このｐバッファー層３４が徐々に空乏化することにより、内蔵ダイオードによるノイズを低減できる。ここでは、ｎ低抵抗層１１ａを形成するようにした場合を例に示したが、ｎ低抵抗層１１ａの形成を省略したＭＯＳＦＥＴにも適用できる。同様に、ｐバッファー層３４を挿入するようにしたＭＯＳＦＥＴとしては、トレンチ型構造のゲート電極を備えるＭＯＳＦＥＴにも適用することが可能である。
【００５９】
また、上記した実施形態（図１８〜図２０）においては、バッファー層３３，３４を設けることによって、内蔵ダイオードのリカバリー時のノイズを低減するようにした場合を例に説明したが、これに限らず、たとえば図２１に示すように、ｎ−ドリフト層１１とソース電極２２との間にショットキー接合３５を形成することにより、内蔵ダイオードのリカバリー時の損失を低減できるようにすることも可能である。すなわち、ＭＯＳＦＥＴの内蔵ダイオードとして、ｐｎダイオードとショットキーバリアダイオード（以下、ＳＢＤ）とを含む構成とした場合、内蔵ダイオードのオン状態時における、ｎ−ドリフト層１１中に存在するキャリア濃度を小さくすることが可能となる。これにより、リカバリー時のキャリア数を抑えることが可能となる結果、リカバリー電流を小さくできる。したがって、リカバリー時の内蔵ダイオードによる損失を低減できるものである。しかも、ＳＢＤを設けることによってリカバリー時の損失を低減させるようにした場合、周知のライフタイムの制御によりリカバリー時の損失を低減させる方法に比べ、制御性に優れる。
【００６０】
また、たとえば図２２に示すように、ショットキー接合３５を形成するとともに、上記ｎバッファー層３３を挿入するようにした場合、および、たとえば図２３に示すように、ショットキー接合３５を形成するとともに、上記ｐバッファー層３４を挿入するようにした場合には、いずれも、リカバリー時の損失の低減とノイズの低減とが可能となる。同様に、ショットキー接合３５を形成するとともに、上記ｎバッファー層３３または上記ｐバッファー層３４を挿入するようにしたＭＯＳＦＥＴとしては、トレンチ型構造のゲート電極を備えるＭＯＳＦＥＴにも適用することが可能である。
【００６１】
また、上記した実施形態（図２１〜図２３）においては、いずれも、ｎ低抵抗層１１ａを形成するようにした場合を例に示したが、ｎ低抵抗層１１ａの形成を省略したＭＯＳＦＥＴにも適用できる。
【００６２】
（第４の実施形態）
図２４は、本発明の第４の実施形態にかかる縦型パワーＭＯＳＦＥＴの構成例を示すものである。ここでは、スーパージャンクション構造を形成するようにした場合を例に示している。
【００６３】
図２４において、第１の半導体層としてのｎ−ドリフト層１１の、その一方の表面部には、選択的に、第２の半導体層としての複数のｐベース層１２が拡散により形成されている。各ｐベース層１２は、たとえば素子の正面に直交する方向に、それぞれ、一定の間隔（ピッチ）を有して、ストライプ状に配置されている。また、上記各ｐベース層１２の表面部には、選択的に、第３の半導体層としてのｎ＋ソース層１３が拡散により形成されている。各ｎ＋ソース層１３は、上記各ｐベース層１２に沿って、それぞれストライプ状に設けられている。
【００６４】
また、隣り合う２つのｐベース層１２間の、上記ｎ−ドリフト層１１の表面部には、選択的に、第５の半導体層としてのｐ層（ゲート下ｐ層）１４が拡散により形成されている。この実施形態の場合、上記ｐ層１４は、上記ｐベース層１２と接する上記ｎ−ドリフト層１１の表面部に、上記ｐベース層１２との界面に沿ってストライプ状に設けられている。そして、このｐ層１４は、隣接する２つの上記ｐベース層１２のうちの、いずれか一方のｐベース層１２に接続されている。また、上記ｐ層１４は、上記ｐベース層１２よりも低い不純物濃度を有して形成されている。
【００６５】
上記ｐベース層１２および上記ｎ＋ソース層１３の上部には、それぞれ、第１の主電極としてのストライプ状のソース電極２２が設けられている。制御電極としてのゲート電極２４は、上記ソース電極２２の相互間に、それぞれ、ゲート絶縁膜（たとえば、シリコン（Ｓｉ）酸化膜）２３を介して、ストライプ状に設けられている。つまり、プレナー型構造のゲート電極２４は、一方の上記ｐベース層１２内の上記ｎ＋ソース層１３から、上記ｐ層１４および上記ｎ低抵抗層１１ａを経て、他方の上記ｐベース層１２内の上記ｎ＋ソース層１３に至る領域上に形成されている。上記ゲート絶縁膜２３は、ほぼ一定の膜厚（たとえば、０．１μｍ程度）を有して形成されている。
【００６６】
そして、上記ｎ−ドリフト層１１中には、上記各ｐベース層１２に接続されて複数のｐピラー層（第１１の半導体層）６１が形成されている。すなわち、各ｐピラー層６１は、たとえば素子の正面に直交する方向に、それぞれ、一定の間隔（ピッチ）を有してストライプ状に配置されている。
【００６７】
また、上記ｎ−ドリフト層１１の他方の表面（裏面）部には、第４の半導体層であるｎ＋ドレイン層１５が形成されている。このｎ＋ドレイン層１５には、その全面に、第２の主電極としてのドレイン電極２１が接続されている。
【００６８】
このような、ｎ−ドリフト層１１中にｐピラー層６１を設けることによってスーパージャンクション構造を形成するようにしてなるＭＯＳＦＥＴにおいては、ｎ−ドリフト層１１の不純物濃度を増加させることが可能であり、低オン抵抗化を実現できる。しかも、ｐ層１４の形成により、スイッチングノイズを低減することが可能である。
【００６９】
なお、スーパージャンクション構造のパワーＭＯＳＦＥＴとしては、上記した構成に限らず、たとえば図２５に示すように、上記ｎ−ドリフト層１１上に複数のｐピラー層６１と複数のｎピラー層（第１２の半導体層）６２とが周期的に配置された、リサーフ構造のパワーＭＯＳＦＥＴにも適用できる。
【００７０】
また、ｎ−ドリフト層１１のほぼ全体をスーパージャンクション構造とする場合に限らず、部分的にスーパージャンクション構造を形成するようにしたＭＯＳＦＥＴにも適用することが可能である。
【００７１】
また、スーパージャンクション構造の周期とＭＯＳセルの周期とが一致する構成とした場合を例に示したが、異なる構成とすることもできる。
【００７２】
また、スーパージャンクション構造を、ゲート電極と直交する方向に形成することも可能である。
【００７３】
また、プレナー型構造のゲート電極をストライプ状に配置した構造に限らず、たとえば、格子状または千鳥状に配置することもできる。もしくは、トレンチ型構造のゲート電極をストライプ状、格子状または千鳥状に配置してもよい。
【００７４】
なお、スーパージャンクション構造を有するＭＯＳＦＥＴとしては、たとえば特願２００３−００１４９４や特表２００１−５０１０４２に開示されており、これら特願２００３−００１４９４や特表２００１−５０１０４２に開示されている各構成のＭＯＳＦＥＴにも同様に適用することが可能である。
【００７５】
上述したように、各実施形態においては、第１導電型をｎ型、第２導電型をｐ型とした場合について説明した。これに限らず、いずれの実施形態の場合も、第１導電型をｐ型、第２導電型をｎ型とすることが可能である。
【００７６】
また、各実施形態においては、いずれも、Ｓｉを用いた場合について説明した。これに限らず、たとえばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）または窒化アルミニウム（ＡｌＮ）などの化合物半導体や、ダイアモンドを用いる素子にも適用可能である。
【００７７】
さらに、各実施形態としては、スーパージャンクション構造を有するＭＯＳＦＥＴや、縦型のスイッチング素子に適用する場合に限らない。たとえば、横型ＭＯＳＦＥＴやＩＧＢＴなど、ＭＯＳもしくはＭＩＳゲート素子であれば、同様に実施することが可能である。
【００７８】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００７９】
【発明の効果】
以上、詳述したようにこの発明によれば、高速で、しかも、外部回路を用いることなしにスイッチングノイズを抑制することが可能な絶縁ゲート型半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる縦型パワーＭＯＳＦＥＴの基本構成を、その一部を断面にして示す斜視図。
【図２】図１の縦型パワーＭＯＳＦＥＴにおいて、ｐ層が形成される第２の電極部の幅を、ｐ層が形成されない第１の電極部の幅よりも広くした場合を例に示す斜視図。
【図３】図１の縦型パワーＭＯＳＦＥＴにおいて、ｐ層が形成される第２の電極部の間隔を、ｐ層が形成されない第１の電極部の間隔よりも広くした場合を例に示す斜視図。
【図４】図１の縦型パワーＭＯＳＦＥＴにおいて、ｐ層が形成されない第１の電極部の底部のゲート絶縁膜の膜厚を、その他の部分よりも厚くした場合を例に示す斜視図。
【図５】図１の縦型パワーＭＯＳＦＥＴにおいて、ｐ層が形成される第２の電極部の底部までの長さを、ｐ層が形成されない第１の電極部の底部までの長さよりも長くした場合を例に示す斜視図。
【図６】図１の縦型パワーＭＯＳＦＥＴにおいて、第２の電極部の底面および少なくとも一方の側面に沿ってのみ、ｐ層を形成するようにした場合を例に示す斜視図。
【図７】図１の縦型パワーＭＯＳＦＥＴにおいて、第１の電極部に沿ってのみ、ｎ＋ソース層を形成するようにした場合を例に示す斜視図。
【図８】本発明の第１の実施形態にかかり、ノンパンチスルー型構造のＩＧＢＴの構成の一部を断面にして示す斜視図。
【図９】本発明の第１の実施形態にかかり、パンチスルー型構造のＩＧＢＴの構成の一部を断面にして示す斜視図。
【図１０】本発明の第２の実施形態にかかる縦型パワーＭＯＳＦＥＴの基本構成を、その一部を断面にして示す斜視図。
【図１１】図１０の縦型パワーＭＯＳＦＥＴにおいて、ゲート電極の底面の一部が露出するように、開口部を設けてｐ層を形成するようにした場合を例に示す断面図。
【図１２】図１１の縦型パワーＭＯＳＦＥＴにおいて、ｐ層に設けられた開口部にｎ低抵抗層を形成するようにした場合を例に示す断面図。
【図１３】図１０の縦型パワーＭＯＳＦＥＴにおいて、ゲート電極の底面および少なくとも一方の側面にだけ、ｐ層を形成するようにした場合を例に示す斜視図。
【図１４】本発明の第２の実施形態にかかり、ゲート電極の底面のみにｐ層を形成するようにした縦型パワーＭＯＳＦＥＴの構成の一部を断面にして示す斜視図。
【図１５】図１４の縦型パワーＭＯＳＦＥＴにおいて、構成の概略を示す平面図。
【図１６】本発明の第２の実施形態にかかり、ノンパンチスルー型構造のＩＧＢＴの構成の一部を断面にして示す斜視図。
【図１７】本発明の第２の実施形態にかかり、パンチスルー型構造のＩＧＢＴの構成の一部を断面にして示す斜視図。
【図１８】本発明の第３の実施形態にかかり、プレナー型構造のゲート電極を有する縦型パワーＭＯＳＦＥＴに適用した場合を例に示す断面図。
【図１９】本発明の第３の実施形態にかかり、トレンチ型構造のゲート電極を有する縦型パワーＭＯＳＦＥＴに適用した場合を例に示す断面図。
【図２０】本発明の第３の実施形態にかかり、プレナー型構造のゲート電極を有する縦型パワーＭＯＳＦＥＴに適用した場合の、他の一例を示す断面図。
【図２１】本発明の第３の実施形態にかかり、ショットキー接合を形成するようにした場合を例に示す縦型パワーＭＯＳＦＥＴの断面図。
【図２２】図１８の縦型パワーＭＯＳＦＥＴにおいて、ショットキー接合を形成するようにした場合を例に示す断面図。
【図２３】図２０の縦型パワーＭＯＳＦＥＴにおいて、ショットキー接合を形成するようにした場合を例に示す断面図。
【図２４】本発明の第４の実施形態にかかり、スーパージャンクション構造を有するパワーＭＯＳＦＥＴに適用した場合を例に示す断面図。
【図２５】本発明の第４の実施形態にかかり、スーパージャンクション構造（リサーフ構造）を有するパワーＭＯＳＦＥＴに適用した場合を例に示す断面図。
【符号の説明】
１１…ｎ−ドリフト層、１１ａ，１１ａ’…ｎ低抵抗層、１２，１２ａ…ｐベース層、１２ｂ…ｐベース接続層、１３，１３ａ…ｎ＋ソース層、１４，１４Ｂ，１４Ｂ’…ｐ層、１４Ｂ−１…開口部、１５…ｎ＋ドレイン層、２１…ドレイン電極、２２…ソース電極、２３，２３ａ…ゲート絶縁膜、２４…ゲート電極（プレナー型構造）、２４ａ…ゲート電極（トレンチ型構造）、２４ａ−１…第１の電極部、２４ａ−２…第２の電極部、２４−１…トレンチ、３１…ｐ＋ドレイン層、３２…ｎ＋バッファー層、３３…ｎバッファー層、３４…ｐバッファー層、３５…ショットキー接合、６１…ｐピラー層、６２…ｎピラー層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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