(57)【要約】【課題】半導体記憶装置及びその製造方法に関し、ゲート両端に分離して形成した電荷保持部をコントロールゲートに対して自己整合的に構成する。【解決手段】少なくともチャネル領域上に、少なくともトンネル絶縁膜３、分離酸化膜４によって分離された一対の電荷蓄積膜１０、障壁絶縁膜５、及び、制御ゲート電極６を順次積層したゲートを備えた半導体記憶装置の一対の電荷蓄積膜１０を前記ゲートの側壁を覆うサイドウォール９と同じ材料で構成する。【選択図】　　　　　図１
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【特許請求の範囲】
【請求項１】
少なくともチャネル領域上に、少なくともトンネル絶縁膜、分離酸化膜によって分離された一対の電荷蓄積膜、障壁絶縁膜、及び、制御ゲート電極を順次積層したゲートを備えた半導体記憶装置において、前記一対の電荷蓄積膜を前記ゲートの側壁を覆うサイドウォールと同じ材料で構成したことを特徴とする半導体記憶装置。
【請求項２】
上記電荷蓄積膜が、窒化シリコン、酸化アルミニウム、或いは、酸化タンタルのいずれかからなることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
少なくともチャネル領域上に、少なくともトンネル絶縁膜、分離酸化膜によって分離された一対の電荷蓄積膜、障壁絶縁膜、及び、制御ゲート電極を順次積層したゲートを備えた半導体記憶装置において、前記ゲートの側壁を覆うサイドウォールを前記電荷蓄積膜を酸化した酸化物によって構成したことを特徴とする半導体記憶装置。
【請求項４】
少なくともチャネル領域上に、少なくともトンネル絶縁膜、非単結晶半導体膜、障壁絶縁膜、及び、制御ゲート電極を順次積層して積層膜を形成する工程、前記積層膜をパターニングしてゲートを形成する工程、前記ゲートを構成する非単結晶半導体膜をサイドエッチングする工程、前記サイドエッチングした非単結晶半導体膜を完全に酸化して分離酸化膜とする工程、全面に電荷蓄積用材料を堆積させたのち、異方性エッチングを施すことによって前記分離酸化膜によって分離された電荷蓄積膜とサイドウォールとを同時に一体に形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
【請求項５】
少なくともチャネル領域上に、少なくともトンネル絶縁膜、非単結晶半導体膜、障壁絶縁膜、及び、制御ゲート電極を順次積層して積層膜を形成する工程、前記積層膜をパターニングしてゲートを形成する工程、前記ゲートを構成する非単結晶半導体膜をサイドエッチングする工程、前記サイドエッチングした非単結晶半導体膜を完全に酸化して分離酸化膜とする工程、全面に電荷蓄積用材料を堆積させたのち、異方性エッチングを施すことによって前記分離酸化膜によって分離された電荷蓄積膜とサイドウォールとを同時に一体に形成する工程、酸化雰囲気中で酸化することによって、サイドウォールを酸化物サイドウォールに変換する工程とを有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置及びその製造方法に関するものであり、特に、電荷蓄積層が空間的に分離している多値フラッシュメモリの一対の電荷保持部を精度良く形成するための構成に特徴のある半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリが知られており、この内、フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶するものであり、情報の書き込み、消去には絶縁膜を通過するトンネル電流を流している。
【０００３】
近年、この様なフラッシュメモリの一種として、ＭＯＮＯＳ（Ｍｅｔａｌ／Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ／Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のメモリセルにおける電荷蓄積層にソース側とドレイン側に空間的に分離した一対の電荷保持部を設けた多値フラッシュメモリがプレス発表されて、注目を集めている。
【０００４】
ここで、図６を参照して、従来の多値フラッシュメモリの原理を説明する。
図６（ａ）参照
図６（ａ）は、従来の多値フラッシュメモリを構成する１メモリセルの概略的要部断面図であり、ｐ型シリコン基板３１上にトンネル酸化膜３２、電荷蓄積層となるＳｉＮ膜３３、障壁酸化膜３４、及び、多結晶シリコンからなるコントロールゲート電極３５を順次成膜し、ゲート構造にパターニングしたのち、ｎ型不純物をイオン注入してｎ＋　型ドレイン領域３６及びｎ型ソース領域３７を設けたものである。
【０００５】
この多値フラッシュメモリにおいては、書き込み時にｐｎ接合が逆バイアスになるｎ＋　型ドレイン領域３６或いはｎ＋　型ソース領域３７から電子が電荷蓄積層となるＳｉＮ膜３３に局所的に注入され、注入された領域において電子がＳｉＮ膜３３中のトラップにトラップされてドレイン側電荷保持部３８或いはソース側電荷保持部３９となる。
この保持された電子により、セルトランジスタの閾値電圧がシフトすることで読み出し時のセルトランジスタの電流値が変動し、“１　”または“０　”の情報とする。
【０００６】
このような素子構造では，一般に、セルトランジスタのソース側に注入され保持された電子がセルトランジスタの閾値電圧シフトに大きく寄与するため、ゲート両端の電子の保持状態をソースとドレインを入れ替えて読み出しを２回行うことで、“００”，“０１”，“１０”，“１１”という１メモリセルにおいて２ビットの情報を得ることが可能となる。
【０００７】
図６（ｂ）参照
図６（ｂ）は、ドレイン側電荷保持部３８或いはソース側電荷保持部３９のいずれにも電荷が保持されていない場合、即ち、“００”状態のＩｄ　−Ｖｇ　特性図であり、ソースとドレインを入れ替えて読み出しを２回行っても特性は同じになる。
【０００８】
図６（ｃ）参照
図６（ｃ）は、ドレイン側電荷保持部３８のみに電荷が保持されている場合、即ち、“０１”状態のＩｄ　−Ｖｇ　特性図であり、ソースとドレインを入れ替えて読出を２回行った場合、Ｓ→Ｄの場合には、蓄積された電荷の影響は殆ど受けない。
【０００９】
一方、ソースとドレインを入れ換えてＤ→Ｓとした場合には、ドレイン側電荷保持部３８の電荷が動作的にはソース側の電荷となるので、しきい値電圧Ｖｇ　は破線で示すように、電荷が保持されていない場合のしきい値電圧Ｖｇ１からシフトすることになる。
【００１０】
なお、図示は省略するものの、ソース側電荷保持部３９のみに電荷が保持されている場合、即ち、“１０”状態の場合には、Ｓ→ＤとＤ→Ｓとの特性が、図６（ｃ）の場合と逆になる。
また、ドレイン側電荷保持部３８或いはソース側電荷保持部３９の双方に電荷が保持されている場合、いずれの場合も図６（ｃ）において破線で示すＩｄ　−Ｖｇ　特性を示すことになる。
【００１１】
【発明が解決しようとする課題】
しかし、上述の従来構造の多値メモリセルでは、電荷を保持するＳｉＮ膜がゲート全域に存在するため、電荷が再分布することが懸念される。
即ち、書き込み時にゲートの一方の端のＳｉＮ膜中に注入された電子が再分布すると、しきい値電圧Ｖｇ　のシフト量が変動するとともに、ゲートの反対側の情報を書き換えてしまう可能性があるので、読み出しエラーが増大するという問題がある。
【００１２】
これは、ゲートの中心部に存在する電荷が最も閾値電圧の変動に寄与するからであり、今後、さらにゲート長が微細化された場合には，再分布に起因する読み出しエラー頻度が増大する。
【００１３】
この様な問題を解決するためには、原理的には、電荷を保持する膜を限定されたゲート領域に形成すれば良く、通常は、ゲート領域の両端に形成することになる。
【００１４】
しかし、製造工程的には、電荷を保持する膜のパターニングとコントロールゲートのパターニングを高精度に合わせなくてはならず、技術的に困難であるという問題がある。
【００１５】
したがって、本発明は、保持した電荷の再分布を防止するために、ゲート両端に分離して形成した電荷保持部をコントロールゲートに対して自己整合的に構成することを目的とする。
【００１６】
【課題を解決するための手段】
図１は本発明の原理的構成の説明図であり、ここで、図１を参照して本発明における課題を解決するための手段を説明する。
なお、図における符号７，８は、夫々酸化膜、及び、保護膜である。
図１参照
上記の目的を達成するために、本発明は、少なくともチャネル領域上に、少なくともトンネル絶縁膜３、分離酸化膜４によって分離された一対の電荷蓄積膜１０、障壁絶縁膜５、及び、制御ゲート電極６を順次積層したゲートを備えた半導体記憶装置において、前記一対の電荷蓄積膜１０を前記ゲートの側壁を覆うサイドウォール９と同じ材料で構成したことを特徴とする。
【００１７】
この様にサイドウォール９を利用することによって、逆導電型ソース・ドレイン領域２の夫々の側に対称的な一対の電荷蓄積膜１０を形成することができる。
なお、図におけるチャネル領域は、一導電型半導体基板１の表面となる。
【００１８】
この場合の電荷蓄積膜１０は、トラップ準位の形成が可能な窒化シリコン、酸化アルミニウム、或いは、酸化タンタルのいずれかを用いれば良い。
【００１９】
また、サイドウォール９及びサイドウォール９の側壁部の酸化を利用することによって、フローティングゲート構造の半導体記憶装置、特に、多値フラッシュメモリにおいても、逆導電型ソース・ドレイン領域２の夫々の側に対称的な一対の電荷蓄積膜１０を形成することができる。
【００２０】
また、上記の半導体記憶装置を形成する場合には、少なくともチャネル領域上に、少なくともトンネル絶縁膜３、非単結晶半導体膜、障壁絶縁膜５、及び、制御ゲート電極６を順次積層して積層膜を形成したのち、前記積層膜をパターニングしてゲートを形成し、次いで、前記ゲートを構成する非単結晶半導体膜をサイドエッチングしたのち、前記サイドエッチングした非単結晶半導体膜を完全に酸化して分離酸化膜４とし、次いで、全面に電荷蓄積用材料を堆積させたのち、異方性エッチングを施すことによって前記分離酸化膜４によって分離された電荷蓄積膜１０とサイドウォール９とを同時に一体に形成すれば良い。
なお、非単結晶半導体とは、多結晶半導体、アモルファス半導体、或いは、微結晶半導体を意味する。
【００２１】
また、上記のフローティングゲート型の半導体記憶装置を形成する場合には、少なくともチャネル領域上に、少なくともトンネル絶縁膜３、非単結晶半導体膜、障壁絶縁膜５、及び、制御ゲート電極６を順次積層して積層膜を形成したのち、前記積層膜をパターニングしてゲートを形成し、次いで、前記ゲートを構成する非単結晶半導体膜をサイドエッチングしたのち、前記サイドエッチングした非単結晶半導体膜を完全に酸化して分離酸化膜４とし、次いで、全面に電荷蓄積用材料を堆積させたのち、異方性エッチングを施すことによって前記分離酸化膜４によって分離された電荷蓄積膜１０とサイドウォール９とを同時に一体に形成し、次いで、酸化雰囲気中で酸化することによって、サイドウォール９を酸化物サイドウォール９に変換すれば良い。
【００２２】
なお、この場合の分離酸化膜４の形成工程は、非単結晶半導体膜を、燐ドープ非単結晶半導体膜とし、この非単結晶半導体膜の酸化工程をドライ酸化工程によって行っても良く、酸化の制御性を高めることができる。
【００２３】
或いは、分離酸化膜４の形成工程は、非単結晶半導体膜を、アンドープ非単結晶半導体膜とし、この非単結晶半導体膜の酸化工程をウェット酸化工程によって行っても良く、短時間で非単結晶半導体膜の全体を確実に酸化することができる。
【００２４】
また、電荷蓄積用材料の堆積に際しては、原料物質の回り込みが良好な減圧化学気相成長法を用いることが望ましい。
【００２５】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の第１の実施の形態の多値フラッシュメモリの製造工程を説明する。
図２（ａ）参照
まず、従来のフローティングゲート型のフラッシュメモリと同様の工程で、ｐ型シリコン基板１１上に厚さが、例えば、１０ｎｍのトンネル酸化膜１２を形成したのち、厚さが、例えば、５０ｎｍのアンドープの多結晶シリコン膜１３、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構成で厚さが、例えば、１０ｎｍのＯＮＯ膜１４、厚さが、例えば、１００ｎｍのドープト多結晶シリコン膜、及び、厚さが、例えば、１００ｎｍのＳｉＮ膜１６を順次堆積させたのち、反応性イオンエッチング（ＲＩＥ）を施し、ＳｉＮ膜１６乃至ＯＮＯ膜１４をエッチング除去することによって、幅（ゲート長）が、例えば、０．２μｍのゲート構造の上部を形成する。
【００２６】
なお、ドープト多結晶シリコン膜は、アモルファスシリコン膜を堆積させたのち、Ｐをイオン注入し、活性化アニール工程においてドープト多結晶シリコン膜としても良いものであり、このドープト多結晶シリコン膜はゲート構造の形成工程においてパターニングされてコントロールゲート電極１５となる。
【００２７】
図２（ｂ）参照
引き続いて、ＲＩＥを行い多結晶シリコン膜１３の露出部をエッチングするとともに、過剰エッチングすることによって、食い込み幅が、例えば、０．０５μｍのサイドエッチング部１７を形成する。
なお、コントロールゲート電極１５の側壁には、先のエッチング工程における反応生成物が付着しているので、このエッチング工程においてあまりサイドエッチングされることはない。
【００２８】
図２（ｃ）参照
次いで、ゲート構造をマスクとしてＡｓイオン１８をイオン注入することによって、ｎ＋　型ドレイン領域１９及びｎ＋　型ソース領域２０を形成する。
【００２９】
図３（ｄ）参照
次いで、ウェット酸化雰囲気中で酸化処理することによって、サイドエッチングされた多結晶シリコン膜１３を完全に酸化して、後述する電荷保持部を分離する分離酸化膜となる酸化膜２１を形成する。
なお、この酸化工程において、コントロールゲート電極１５の露出側面にも酸化膜２２が形成される。
【００３０】
図３（ｅ）参照
次いで、回り込み堆積が良好に行える減圧化学気相成長法（ＬＰＣＶＤ法）によって全面に、厚さが、例えば、１００ｎｍのＳｉＮ膜２３を堆積させる。
【００３１】
図３（ｆ）参照
次いで、異方性エッチングを施すことによってＳｉＮ膜２３をエッチングすることによってサイドウォール２４を形成する。
このエッチング工程において、ゲート構造の下部において酸化膜２１によって分離されたＳｉＮ膜２３が一対の電荷保持部２５となる。
【００３２】
以降は、再び、従来のフラッシュメモリと同様に、層間絶縁膜の形成工程、ビアホールの形成工程、ビアの充填工程、配線層形成工程を必要回数繰り返すことによって、多値フラッシュメモリの基本構成が完成する。
【００３３】
この様に、本発明の第１の実施の形態においては、過剰エッチングと酸化によって分離酸化膜を形成するとともに、異方性エッチングを利用したサイドウォールの形成工程において一対の電荷保持部２５を形成しているので、一対の電荷保持部２５を位置合わせを要することなくコントロールゲート１５に対して自己整合的に形成することができる。
【００３４】
したがって、電荷の再分布が生ずることのない電荷蓄積層を精度良く形成することができ、それによって、多値フラッシュメモリにおける読み出しエラーの発生を抑制することができる。
なお、この第１の実施の形態の多値フラッシュメモリの書込動作、読出動作、及び、消去動作は従来の多値フラッシュメモリと同様である。
【００３５】
次に、図４及び図５を参照して、本発明の第２の実施の形態の多値フラッシュメモリの製造工程を説明する。
図４（ａ）参照
まず、上記の第１の実施の形態と全く同様に、ｐ型シリコン基板１１上に、トンネル酸化膜１２、アンドープの多結晶シリコン膜１３、ＯＮＯ膜１４、ドープト多結晶シリコン膜、及び、ＳｉＮ膜１６を順次堆積させたのち、反応性イオンエッチング（ＲＩＥ）を施し、ＳｉＮ膜１６乃至多結晶シリコン膜１３をエッチング除去することによって、ゲート構造を形成するともに、サイドエッチング部１７を形成する。
【００３６】
図４（ｂ）参照
次いで、ゲート構造をマスクとしてＡｓイオン１８をイオン注入することによって、ｎ＋　型ドレイン領域１９及びｎ＋　型ソース領域２０を形成する。
【００３７】
図４（ｃ）参照
次いで、ウェット酸化雰囲気中で酸化処理することによって、サイドエッチングされた多結晶シリコン膜１３を完全に酸化して、後述する電荷保持部を分離する分離酸化膜となる酸化膜２１を形成する。
なお、この酸化工程において、コントロールゲート電極１５の露出側面にも酸化膜２２が形成される。
【００３８】
図５（ｄ）参照
次いで、回り込み堆積が良好に行える減圧化学気相成長法（ＬＰＣＶＤ法）によって全面に、厚さが、例えば、１００ｎｍのアンドープの多結晶シリコン層２６を堆積させる。
【００３９】
図５（ｅ）参照
次いで、異方性エッチングを施すことによって多結晶シリコン層２６をエッチングすることによって多結晶シリコンサイドウォール２７を形成する。
【００４０】
図５（ｆ）参照
次いで、ドライ酸化性雰囲気中において酸化処理を行うことによって、多結晶シリコンサイドウォール２７を酸化して酸化物サイドウォール２８に変換する。この酸化工程において、ゲート構造の下部において酸化されず残った一対の多結晶シリコン層が電荷保持多結晶シリコン層２９となる。
【００４１】
以降は、再び、従来のフラッシュメモリと同様に、層間絶縁膜の形成工程、ビアホールの形成工程、ビアの充填工程、配線層形成工程を必要回数繰り返すことによって、多値フラッシュメモリの基本構成が完成する。
【００４２】
この様に、本発明の第２の実施の形態においては、過剰エッチングと酸化によって分離酸化膜を形成するとともに、異方性エッチングを利用したサイドウォールの形成工程及び酸化工程において一対の電荷保持多結晶シリコン層２９を形成しているので、位置合わせを要することなく、フローティングゲート構造の一対の電荷保持部をコントロールゲート１５に対して自己整合的に形成することができる。
【００４３】
したがって、電荷の再分布が生ずることのないフローティングゲート構造の電荷蓄積層を精度良く形成することができ、それによって、多値フラッシュメモリにおける読み出しエラーの発生を抑制することができる。
なお、この第２の実施の形態の多値フラッシュメモリの書込動作、読出動作、及び、消去動作も従来の多値フラッシュメモリと同様である。
【００４４】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載した構成に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、分離酸化膜となる酸化膜２１を酸化速度の早いウェット酸化によって行っているが、ドライ酸化によって行っても良いものであり、その場合には、多結晶シリコン層１３を酸化速度の早いＰドープ多結晶シリコン層で構成しても良いものである。
【００４５】
また、上記の第１の実施の形態においては、電荷蓄積層をＳｉＮ膜によって形成しているが、ＳｉＮ膜に限られるものではなく、ＳｉＮ膜と同様に、トラップ準位の形成が可能なＡｌ２　Ｏ３　膜或いはＴａ２　Ｏ５　膜を用いても良いものである。
【００４６】
また、上記の第２の実施の形態においては、酸化物サイドウォールを形成する際に、酸化制御性に優れるドライ酸化を用いているが、ウェット酸化法によって酸化処理しても良いものである。
【００４７】
また、上記の各実施の形態においては、注入された電子がコントロールゲート電極側に流れるのを防止する障壁絶縁膜としてＯＮＯ膜を用いているが、ＯＮＯ膜に限られるものではなく、単層のＳｉＯ２　膜等の他の構成の絶縁膜を用いても良いものである。
【００４８】
また、上記の各実施の形態においては、コントロールゲート電極を多結晶シリコンによって形成しているが、多結晶シリコンに限られるものではなく、タングステンシリサイド等のシリサイド構造、或いは、ポリサイド構造等としても良いものである。
【００４９】
また、上記の各実施の形態においては、チャネル領域をｐ型シリコン基板の表面としているが、ｎ型シリコン基板の形成されたｐ型ウエル領域の表面としても良いものである。
【００５０】
また、上記の各実施の形態においては、説明を簡単にするために単一構造のソース・ドレイン領域としているが、浅いエクステンション領域と深いｎ＋　型領域の多重構造で構成しても良いことは言うまでもない。
【００５１】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
再び、図１参照
（付記１）　少なくともチャネル領域上に、少なくともトンネル絶縁膜３、分離酸化膜４によって分離された一対の電荷蓄積膜１０、障壁絶縁膜５、及び、制御ゲート電極６を順次積層したゲートを備えた半導体記憶装置において、前記一対の電荷蓄積膜１０を前記ゲートの側壁を覆うサイドウォール９と同じ材料で構成したことを特徴とする半導体記憶装置。
（付記２）　上記電荷蓄積膜１０が、窒化シリコン、酸化アルミニウム、或いは、酸化タンタルのいずれかからなることを特徴とする付記１記載の半導体記憶装置。
（付記３）　少なくともチャネル領域上に、少なくともトンネル絶縁膜３、分離酸化膜４によって分離された一対の電荷蓄積膜１０、障壁絶縁膜５、及び、制御ゲート電極６を順次積層したゲートを備えた半導体記憶装置において、前記ゲートの側壁を覆うサイドウォール９を前記電荷蓄積膜１０を酸化した酸化物によって構成したことを特徴とする半導体記憶装置。
（付記４）　少なくともチャネル領域上に、少なくともトンネル絶縁膜３、非単結晶半導体膜、障壁絶縁膜５、及び、制御ゲート電極６を順次積層して積層膜を形成する工程、前記積層膜をパターニングしてゲートを形成する工程、前記ゲートを構成する非単結晶半導体膜をサイドエッチングする工程、前記サイドエッチングした非単結晶半導体膜を完全に酸化して分離酸化膜４とする工程、全面に電荷蓄積用材料を堆積させたのち、異方性エッチングを施すことによって前記分離酸化膜４によって分離された電荷蓄積膜１０とサイドウォール９とを同時に一体に形成する工程とを有することを特徴とする半導体記憶装置の製造方法。
（付記５）　少なくともチャネル領域上に、少なくともトンネル絶縁膜３、非単結晶半導体膜、障壁絶縁膜５、及び、制御ゲート電極６を順次積層して積層膜を形成する工程、前記積層膜をパターニングしてゲートを形成する工程、前記ゲートを構成する非単結晶半導体膜をサイドエッチングする工程、前記サイドエッチングした非単結晶半導体膜を完全に酸化して分離酸化膜４とする工程、全面に電荷蓄積用材料を堆積させたのち、異方性エッチングを施すことによって前記分離酸化膜４によって分離された電荷蓄積膜１０とサイドウォール９とを同時に一体に形成する工程、酸化雰囲気中で酸化することによって、サイドウォール９を酸化物サイドウォール９に変換する工程とを有することを特徴とする半導体記憶装置の製造方法。
（付記６）　上記非単結晶半導体膜を、燐ドープ非単結晶半導体膜で構成し、上記非単結晶半導体膜の酸化工程をドライ酸化工程によって行うことを特徴とする付記４または５に記載の半導体記憶装置の製造方法。
（付記７）　上記非単結晶半導体膜を、アンドープ非単結晶半導体膜で構成し、上記非単結晶半導体膜の酸化工程をウェット酸化工程によって行うことを特徴とする付記４または５に記載の半導体記憶装置の製造方法。
（付記８）　上記電荷蓄積用材料を、減圧化学気相成長法によって堆積させることを特徴とする付記４乃至７のいずれか１に記載の半導体記憶装置の製造方法。
【００５２】
【発明の効果】
本発明によれば、過剰エッチングとサイドウォールの形成工程を利用することにより、ゲート両端に分離して形成した電荷保持部を位置合わせを要することなくコントロールゲートに対して自己整合的に形成することができ、それによって、電荷保持部に保持した電荷の再分布を防止することができるので、信頼性の高い多値フラッシュメモリ等の半導体記憶装置の実用化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の多値フラッシュメモリの途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態の多値フラッシュメモリの図２以降の製造工程の説明図である。
【図４】本発明の第２の実施の形態の多値フラッシュメモリの途中までの製造工程の説明図である。
【図５】本発明の第２の実施の形態の多値フラッシュメモリの図４以降の製造工程の説明図である。
【図６】従来の多値フラッシュメモリの原理説明図である。
【符号の説明】
１　一導電型半導体基板
２　逆導電型ソース・ドレイン領域
３　トンネル絶縁膜
４　分離酸化膜
５　障壁絶縁膜
６　制御ゲート電極
７　酸化膜
８　保護膜
９　サイドウォール
１０　電荷蓄積膜
１１　ｐ型シリコン基板
１２　トンネル酸化膜
１３　多結晶シリコン層
１４　ＯＮＯ膜
１５　コントロールゲート電極
１６　ＳｉＮ膜
１７　サイドエッチング部
１８　Ａｓイオン
１９　ｎ＋　型ドレイン領域
２０　ｎ＋　型ソース領域
２１　酸化膜
２２　酸化膜
２３　ＳｉＮ膜
２４　サイドウォール
２５　電荷保持部
２６　多結晶シリコン層
２７　多結晶シリコンサイドウォール
２８　酸化物サイドウォール
２９　電荷保持多結晶シリコン層
３１　ｐ型シリコン基板
３２　トンネル酸化膜
３３　ＳｉＮ膜
３４　障壁酸化膜
３５　コントロールゲート電極
３６　ｎ＋　型ドレイン領域
３７　ｎ＋　型ソース領域
３８　ドレイン側電荷保持部
３９　ソース側電荷保持部
【図１】
2004071877.tif 000003
【図２】
2004071877.tif 000004
【図３】
2004071877.tif 000005
【図４】
2004071877.tif 000006
【図５】
2004071877.tif 000007
【図６】
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