(57)【要約】【課題】障害を発生させるようなレイアウトパターンを有効に利用することにより、障害の発生しないようなレイアウトパターンに変更することによる労力、経費、時間等を節約することである。【解決手段】ボイドによるコンタクト間のショート等の障害発生個所を予め予測しておき、障害個所を迂回する迂回パターンを形成するか、或いは、障害個所による電気的な特性の影響の無いパターンを形成するレイアウト方法、及び、この方法によって製造された半導体装置が得られる。【選択図】　図５
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【特許請求の範囲】
【請求項１】
個別に形成された拡散領域に対して共通の電極パターンを備えると共に、前記拡散領域に個別にコンタクトを形成して、前記共通の電極パターンとは異なる配線層を形成するレイアウトを備えた半導体装置のレイアウト方法において、前記共通の電極パターンと前記拡散領域との位置関係から、前記拡散領域に設けられるコンタクト間に障害が発生し易い障害部分を予測しておき、前記予測された障害部分を迂回する迂回パターンを有する配線パターンを使用して前記共通の電極パターンのレイアウトを行うことを特徴とする半導体装置のレイアウト方法。
【請求項２】
請求項１において、前記コンタクト間の障害は、層間絶縁膜にコンタクト孔を形成する際に生じるボイドに起因したコンタクト間のショートであることを特徴とする半導体装置のレイアウト方法。
【請求項３】
請求項２において、前記障害予測部分のうち、共通の電位が与えられる拡散領域に対応した障害部分については、前記迂回パターンを施さないことを特徴とする半導体装置のレイアウト方法。
【請求項４】
請求項３において、前記共通の電極パターンは、複数のＭＯＳトランジスタに共通のゲート電極であることを特徴とする半導体装置のレイアウト方法。
【請求項５】
請求項１乃至４のいずれかにおいて、前記共通の電極パターン及び前記迂回パターンを含む配線パターンは、サブワードドライバ回路を構成していることを特徴とする半導体装置のレイアウト方法。
【請求項６】
互いに隣接して形成された複数の拡散領域と、各拡散領域に接続されたコンタクトと、前記拡散領域に共通なゲート電極と、前記コンタクト間に残された障害部分とを有する半導体装置において、前記共通なゲート電極は、前記障害部分による影響を回避する迂回パターンを含んでいることを特徴とする半導体装置。
【請求項７】
請求項６において、前記共通なゲート電極はメインワードライン（ＭＷＬ）を構成し、前記拡散領域には、前記コンタクトを介してサブワード線（ＳＷＬ）が接続され、且つ、サブワード選択線（ＦＸ）を接続したゲート電極を有するサブワードドライバ（ＳＷＤ）を構成していることを特徴とする半導体装置。
【請求項８】
請求項７において、前記共通なゲート電極は、２つの分岐点間で２つの経路を備え、前記２つの経路のうち一方は、前記障害部分による影響を回避するために、経路の途中で２つに分けられることにより迂回パターンを形成していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、特に、半導体記憶装置、及び、そのレイアウト方法に関する。
【０００２】
【従来の技術】
従来、この種の半導体装置には、ＤＲＡＭ等の記憶装置があり、その集積度は上昇の一途を辿っている。このため、半導体記憶装置の設計ルールはますます小さくなると共に、設計ルールにしたがって作成されたメモリパターン等には、従来考えることができないような障害が発生することが確認された。
【０００３】
例えば、高集積化、高速化が要求されているＤＲＡＭには、互いに個別に動作する複数のＭＯＳトランジスタに対して同一のゲート電位が与えられるサブワードドライバ（ＳＷＤ）を備えたものがある。このようなＳＷＤは、複数のサブワードドライバ回路を含み、各サブワードドライバ回路は、共通のメインワード線に接続されている。この場合、各サブワードドライバ回路は、共通のメインワード線に接続されたゲート電極を有する複数のＭＯＳトランジスタを含んでいる。
【０００４】
このように、メインワード線が共通な複数のＭＯＳトランジスタでは、当該メインワード線を構成する単一のゲート電極を挟んで、複数組の拡散層が設けられるのが普通である。単一のゲート電極を挟んで、個別に動作する複数のＭＯＳトランジスタを構成する拡散層を形成した場合、各拡散層には、コンタクトをゲート電極に沿って間隔を置いて配置する必要がある。これらコンタクトは、ゲート電極に隣接した層間絶縁膜に、コンタクト用開孔、即ち、ビアホールを設け、各ビアホールに対してＣＶＤ等により形成されている。
【０００５】
【発明が解決しようとする課題】
層間絶縁膜中に、複数のビアホールをゲート電極に沿って連続的に開口し、各ビアホールにコンタクトを形成した場合、コンタクト間が電気的にショートしてしまうと言う現象が見出された。この現象は、特に、サブワードドライバ（ＳＷＤ）のように、メインワード線に複数のＭＯＳトランジスタのゲート電極を共通に接続し、このメインワード線を挟んで両側に拡散層を設け、各拡散層に個々にコンタクトを接続する場合に生じることが確認された。
【０００６】
本発明の目的は、障害個所の発生位置を予測しておき、障害個所による影響を回避できるレイアウト方法を提供することである。
【０００７】
本発明の他の目的は、コンタクトのショートのような障害を防止できるレイアウト方法を提供することである。
【０００８】
本発明の更に他の目的は、障害個所の予測結果に基づき、障害個所を迂回するパターンを用いて半導体装置を製造する方法を提供することである。
【０００９】
本発明の他の目的は、障害個所による影響の無い半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
本発明の第１の態様によれば、個別に形成された拡散領域に対して共通の電極パターンを備えると共に、前記拡散領域に個別にコンタクトを形成して、前記共通の電極パターンとは異なる配線層を形成するレイアウトを備えた半導体装置のレイアウト方法において、前記共通の電極パターンと前記拡散領域との位置関係から、前記拡散領域に設けられるコンタクト間に障害が発生し易い障害部分を予測しておき、前記予測された障害部分を迂回する迂回パターンを有する配線パターンを使用して前記共通の電極パターンのレイアウトを行うことを特徴とする半導体装置のレイアウト方法が得られる。
【００１１】
本発明の第２の態様によれば、第１の態様において、前記コンタクト間の障害は、層間絶縁膜にコンタクト孔を形成する際に生じるボイドに起因したコンタクト間のショートであることを特徴とする半導体装置のレイアウト方法が得られる。
【００１２】
本発明の第３の態様によれば、第２の態様において、前記障害予測部分のうち、共通の電位が与えられる拡散領域に対応した障害部分については、前記迂回パターンを施さないことを特徴とする半導体装置のレイアウト方法が得られる。
【００１３】
本発明の第４の態様によれば、第３の態様において、前記共通の電極パターンは、複数のＭＯＳトランジスタに共通のゲート電極であることを特徴とする半導体装置のレイアウト方法が得られる。
【００１４】
本発明の第５の態様よれば、第１乃至４の態様のいずれかにおいて、前記共通の電極パターン及び前記迂回パターンを含む配線パターンは、サブワードドライバ回路を構成していることを特徴とする半導体装置のレイアウト方法が得られる。
【００１５】
本発明の第６の態様によれば、互いに隣接して形成された複数の拡散領域と、各拡散領域に接続されたコンタクトと、前記拡散領域に共通なゲート電極と、前記コンタクト間に残された障害部分とを有する半導体装置において、前記共通なゲート電極は、前記障害部分による影響を回避する迂回パターンを含んでいることを特徴とする半導体装置が得られる。
【００１６】
本発明の第７の態様によれば、第６の態様において、前記共通なゲート電極はメインワードライン（ＭＷＬ）を構成し、前記拡散領域には、前記コンタクトを介してサブワード線（ＳＷＬ）が接続され、且つ、サブワード選択線（ＦＸ）を接続したゲート電極を有するサブワードドライバ（ＳＷＤ）を構成していることを特徴とする半導体装置が得られる。
【００１７】
本発明の第８の態様によれば、第７の態様において、前記共通なゲート電極は、２つの分岐点間で２つの経路を備え、前記２つの経路のうち一方は、前記障害部分による影響を回避するために、経路の途中で２つに分けられることにより迂回パターンを形成していることを特徴とする半導体装置が得られる。
【００１８】
【発明の実施の形態】
図１を参照すると、本発明を適用できる半導体装置の一例として、半導体記憶装置であるＤＲＡＭが示されている。ここでは、ＤＲＡＭチップの全体構成が示されており、図からも明らかな通り、図示されたＤＲＡＭは、メモリチップは１２８Ｍビットの記憶容量を有する４つのバンク０、１、２、３に区分されている。更に、各バンクは、５１２個のメモリマットＭＭを含んでいる。この関係で、各メモリマットＭＭは、２５６Ｋビットの記憶容量を有している。
【００１９】
各バンク０、１、２、３のサブブロック０、１の左右方向中央には、列デコーダＹＤＥＣが設けられており、当該ＹＤＥＣにより列選択線ＹＳを選択し、選択された列選択線ＹＳ対応のビット線対に接続されたセンスアンプが選択される。また、バンク０、１、２、３の上下方向中央側には、それぞれメインアンプＭＡが設けられると共に、メインアンプＭＡと各サブブロック０、１との間には、行デコーダ（ＸＤＥＣ）が設けられている。
【００２０】
更に、メインアンプＭＡはグローバル入出力線ＧＩＯを介して出力回路に接続されている。尚、図１では、説明を簡略化するために、バンク０、及び、このバンク０と出力回路との接続だけが示されているが、他のバンクの構成及びその出力回路との接続は、バンク０の場合と同様であるので省略する。
【００２１】
図２を参照すると、図１に示されたメモリマットＭＭとその周辺回路が示されている。図２において、メモリマットＭＭの左右両側（即ち、列（Ｙ）方向両側）には、センスアンプ部ＳＡが設けられており、ＹＤＥＣによって列選択線ＹＳが活性化されると、活性化された列選択線ＹＳに応じたセンスアンプ部ＳＡのセンスアンプ、及び、当該センスアンプに対応したビット線ペア（図示せず）がアクティブになる。
【００２２】
一方、メモリマットＭＭの上下方向（即ち、行（Ｘ）方向両側）には、サブワードドライバ部（ＳＷＤ１及び２）が配置されており、これらＳＷＤ部１及び２はそれぞれ複数（例えば、６４個）のサブワードドライバ（ＳＷＤ）１０を含んでいる。各ＳＷＤ１０からメモリマットＭＭ上には、例えば、５１２本のサブワード線（ＳＷＬ）が延在している。
【００２３】
ＳＷＤ１及び２は、図示されているように、ＸＤＥＣに接続されている。具体的に説明すると、ＸＤＥＣは、メインワードデコーダ（ＭＷＤＥＣ）と、２つのサブワードデコーダ（ＳＷＤＥＣ１及び２）とによって構成されており、ＭＷＤＥＣと各ＳＷＤ１及び２とは、メインワード線ＭＷＬによって接続され、更に、ＳＷＤＥＣ１とＳＷＤ１の各ＳＷＤ１０は４本のサブワード選択線ＦＸ０〜ＦＸ３によって接続されている。他方、ＳＷＤＥＣ２とＳＷＤ２も、４本のサブワード選択線ＦＸ４〜ＦＸ７によって接続されている。この例では、ＭＷＤＥＣには、６ビットのＸアドレス信号が与えられ、他方、ＳＷＤＥＣには３ビットのＸアドレス信号が与えられるものとする。この結果、ＭＷＤＥＣにより、各ＳＷＤ部に６４個設けられたＳＷＤ１０の内の一つを選択することができる。
【００２４】
ここで、各ＳＷＤ部に６４個設けられた各ＳＷＤ１０は、４つのサブワードドライバ回路によって構成されており、各サブワードドライバ回路は、ＳＷＤＥＣ１及び２によって選択される。また、図示された例では、各ＳＷＤＥＣ１及び２は、互いに異なる２つのＳＷＤ部に接続されている。換言すれば、この例の場合、各ＳＷＤＥＣ１及び２は、２つのＳＷＤ部に接続され、２つのＳＷＤ部のサブワードドライバ回路を選択するために使用される。
【００２５】
具体的に言えば、各ＳＷＤＥＣ１及び２には、３ビットのＸアドレス信号が与えられ、各ＳＷＤＥＣ１及び２は、２つのＳＷＤ部に含まれる８個のＳＷＤ１０を選択できる。例えば、ＳＷＤＥＣ１は、４本のサブワード選択線ＦＸ０〜ＦＸ３を介して、ＳＷＤ１に接続されると共に当該ＳＷＤ１の左側に位置するＳＷＤ部（図示せず）にも接続され、同様に、ＳＷＤＥＣ２も、４本のサブワード選択線ＦＸ４〜ＦＸ７を介して、ＳＷＤ２及び他のＳＷＤ（図示せず）に接続されている。ここで、３ビットのＸアドレス信号を受けると、ＳＷＤＥＣ１は、ＭＷＤＥＣによって選択されたＳＷＤ１内のＳＷＤ１０に含まれるサブワードドライバ回路をサブワード選択線ＦＸ０〜ＦＸ３により選択する。同様に、ＭＷＤＥＣによってＳＷＤ２が選択されると、ＳＷＤＥＣ２は、選択されたＳＷＤ２に含まれるＳＷＤ１０を選択する一方、選択された各ＳＷＤ１０内のサブワードドライバ回路の一つを、サブワード選択線ＦＸ４〜ＦＸ７を介して選択する。
【００２６】
図２からも明らかな通り、ＳＷＤ１０を構成するサブワードドライバ回路は、メインワード線ＭＷＬに接続される一方、サブワード選択線ＦＸ（添字省略）及びサブワード線ＳＷＬに接続された構成を有している。
【００２７】
図３を参照して、各ＳＷＤ部１又は２に含まれるＳＷＤの回路構成を具体的に説明する。図示されたＳＷＤ１０は、第１乃至第４のサブワードドライバ回路２１〜２４によって構成されており、各サブワードドライバ回路２１〜２４は、互いに同一の内部回路構成を備えている。サブワードドライバ回路２１〜２４は、メインワード線ＭＷＬに共通に接続されており、この例では、メインワード信号ＭＷＬＢが与えられており、他方、各サブワードドライバ回路２１〜２４には、サブワード選択線ＦＸ０〜ＦＸ３に対して、サブワード選択信号ＦＸＢ０〜ＦＸＢ３がそれぞれ供給されている。更に、各サブワードドライバ回路２１〜２４には、各サブワードドライバ回路２１〜２４の外部に設けられたインバータ２６〜２９で反転されたトルーサブワード選択信号ＦＸＴ０〜ＦＸＴ３がそれぞれ与えられており、各サブワードドライバ回路２１〜２４は、サブワード線ＳＷＬ０〜ＳＷＬ３上に出力信号を送出する。
【００２８】
ここで、サブワード線ＳＷＬ０〜ＳＷＬ３は、拡散層上に形成されたポリシリコン層を含む所謂ＦＧ層上の第１のメタル層Ｍ１に形成され、サブワード選択線ＦＸ０〜ＦＸ７は、第１のメタル層上に設けられた第２のメタル層Ｍ２に形成されている。また、メインワード線ＭＷＬは、第２のメタル層上に設けられた第３のメタル層に配置される部分と、第３のメタル層からＦＧ層にコンタクトを介してＦＧ層に電気的に接続される部分とを有している。
【００２９】
図示された各サブワードドライバ回路２１〜２４は、メインワード線ＭＷＬを介して与えられるメインワード信号ＭＷＬＢを受けて動作する内部インバータを備え、当該内部インバータ回路は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとが直列に接続された構成を有している。メインワード信号ＭＷＬＢは、共通にゲートを接続されたＮＭＯＳ及びＰＭＯＳトランジスタのゲートに与えられ、ＰＭＯＳトランジスタのソースには、外部インバータ２６〜２９からトルーサブワード選択信号ＦＸＴ０が供給され、ＮＭＯＳ及びＰＭＯＳトランジスタの共通に接続されたドレインは、駆動用ＮＭＯＳトランジスタのドレインに接続されると共に、各サブワード線ＳＷＬ０〜３に接続されている。また、駆動用ＮＭＯＳトランジスタのゲートには、サブワード選択信号ＦＸＢ０〜ＦＸＢ３が与えられている。
【００３０】
図３からも明らかな通り、メインワード線ＭＷＬは、４つのＮＭＯＳトランジスタ及び４つのＰＭＯＳトランジスタに接続されている。また、駆動用ＮＭＯＳトランジスタのソースは共通の電位（Ｖｓｓ）に接続されている。
【００３１】
図４を参照して、本発明の理解を容易にするために、各ＳＷＤのレイアウトについて説明する。図４では、図３に示されたサブワードドライバ回路２１〜２４を複数組備えたＳＷＤのレイアウトが示されており、ここでは、サブワードドライバ回路２１〜２４を最小面積となるように、配置した場合の理想的なレイアウトを示している。図４の左側は、ＮチャンネルＭＯＳトランジスタ領域であり、右側は、ＰチャンネルＭＯＳトランジスタ領域である。図示されているように、ＮチャンネルＭＯＳ領域からＰチャンネルＭＯＳ領域に亘って、メインワード線ＭＷＬとしてのゲート電極が延在しており、当該メインワード線ＭＷＬは、ＰチャンネルＭＯＳトランジスタ領域において２つに分岐されている。
【００３２】
また、当該メインワード線ＭＷＬを挟んで、ＮチャンネルＭＯＳトランジスタ領域内には、図の上下に拡散層が４つづつ形成されており、更に、ＰチャンネルＭＯＳトランジスタ領域内には、分岐されたメインワード線ＭＷＬを挟んで、拡散層が４つづつ個別に形成されている。更に、ＮチャンネルＭＯＳトランジスタ領域内には、駆動用ＮＭＯＳトランジスタに対応したゲート電極が個別に配列されている。
【００３３】
この構成では、各拡散層からコンタクトが取り出されている。各コンタクトは、通常、拡散層上に形成された層間絶縁層をエッチングして、ビアホールを形成した後、ＣＶＤ等によって形成されている。しかしながら、本発明者等の研究によれば、設計ルールの微細化と共に、コンタクト用のビアホールが充分に分離されず、トンネル状につながったボイドとなることが多くなってきた。このような状態で、ＣＶＤ等により、ＦＧ層とサブワード選択線ＦＸ０〜ＦＸ３との間における電気的接続のためにコンタクトを形成すると、コンタクト間が電気的にショートしてしまう現象が発生した。例えば、図４において、破線で示された部分には、ボイドが発生することが判明した。破線で示されたボイド発生部分を観察すると、複数の拡散層を通して伸びるメインワード線ＭＷＬ、即ち、ゲート電極によって挟まれた部分（ゲート対向部分）において、ボイドが発生していることが判る。
【００３４】
これらボイド発生部分のうち、同一の電位が印加されるコンタクトを形成するボイド発生部分では、ボイドによるショートが発生しても電気的特性に影響は無い。しかしながら、拡散層に互いに異なる電位を印加する必要のあるコンタクトにおいて、上記したショートが発生した場合、所望の電気的特性は得られなくなってしまう。従来、レイアウトにボイドが発生した場合、ボイドが発生しないようなレイアウトを模索する手法が採用されている。しかしながら、ボイドの発生しないようなレイアウトを開発することは、時間的、経済的にも不利であり、更に、ボイドの発生しないレイアウトでは、図示された理想的なレイアウトに比較して占有面積が大きくなってしまい、集積度の向上を妨げる要因となる。
【００３５】
図５を参照して、本発明の一実施形態に係る半導体装置のレイアウトを説明する。図５では、図３に示された４つのサブワードドライバ回路を含むＳＷＤを３組備えた場合におけるレイアウトが示されている。ここでは、上段に示されたＳＷＤについてのみ説明するが、他のＳＷＤは、同一のレイアウトを繰り返すことによって容易に形成できる。
【００３６】
図５に示されたメインワード線ＭＷＬ１は、図の左側に設けられたＮチャンネルＭＯＳトランジスタ領域と、右側に設けられたＰチャンネルＭＯＳトランジスタ領域に亘って延在している。図示されたメインワード線ＭＷＬ１は、ＦＧ層に配線されており、当該メインワード線ＭＷＬ１を上下に挟んで、一対の拡散層Ｄ１〜Ｄ４及びＤ５〜Ｄ８が設けられており、これらのうち、拡散層Ｄ１〜Ｄ４はＮチャンネルＭＯＳトランジスタを形成すると共に、拡散層Ｄ５〜Ｄ８はＰチャンネルＭＯＳトランジスタを形成している。拡散層Ｄ１〜Ｄ４のうち、メインワード線ＭＷＬ１の上部に配置された４つの拡散層には、共通の電源電位Ｖｓｓと接続するために、コンタクトＣ１〜Ｃ４がＣＶＤによりそれぞれ形成されている。メインワード線ＭＷＬ１が他のメインワード線と隣接して配置されている場合、破線で囲まれているように、コンタクト用ビアホールを開孔した場合、ボイドが発生する。しかしながら、コンタクトＣ１〜Ｃ４には、共通の電源電位Ｖｓｓが与えられているから、コンタクトＣ１〜Ｃ４がボイドを通して電気的に接続された状態になっても、電気的特性に影響は無い。このことを考慮して、同一電源電位或いは同一信号が与えられるコンタクトについては、ボイドによる電気的なショートを回避する措置は取らない。
【００３７】
他方、拡散層Ｄ１〜Ｄ４のメインワード線ＭＷＬ１の下部に配置された拡散層は、サブワード線ＳＷＬ０〜ＳＷＬ３に接続される。このため、各拡散層には、図３に示されたサブワード線ＳＷＬ０〜ＳＷＬ３に接続するためのコンタクトが、個別に設けられている。しかし、これらコンタクトは、連続的に延在するゲート電極によって挟まれた状態には無い。即ち、サブワード選択信号ＦＸＢ０〜ＦＸＢ３が与えられる駆動用ＮチャンネルＭＯＳトランジスタのコ字状のゲート電極が個別に配置されている。したがって、サブワード線ＳＷＬ０〜ＳＷＬ３に接続されるコンタクトには、ボイドの発生は見られず、したがって、コンタクト間の電気的なショートの現象も無かった。
【００３８】
次に、Ｎ及びＰチャンネルＭＯＳトランジスタ領域の中間領域には、連続的に延在するメインワード線ＭＷＬ０によるボイドＶ０が発生している。また、ＰチャンネルＭＯＳトランジスタ領域の拡散領域Ｄ５〜Ｄ８のうち、メインワード線ＭＷＬ０の上側の拡散層に形成されたコンタクトＡ、Ｂ、Ｃ、ＤはボイドＶ１、Ｖ２、Ｖ３によりショートされた状態になっている。また、これらコンタクトＡ、Ｂ、Ｃ、Ｄには、図３からも明らかな通り、トルーサブワード選択信号ＦＸＴ０〜ＦＸＴ３が与えられており、これらコンタクトＡ、Ｂ、Ｃ、ＤとＭＷＬ１を挟んで対向する拡散層には、サブワード線ＳＷＬ０〜ＳＷＬ３に接続するためねコンタクトが設けられている。
【００３９】
また、図３からも明らかな通り、各サブワードドライバ回路のＰチャンネルＭＯＳトランジスタのゲートには、サブワード選択信号ＦＸＢ０〜ＦＸＢ３が供給されている。このため、図５では、メインワード線ＭＷＬ１を構成するゲート電極を２つに分岐して、サブワード線ＳＷＬ０〜ＳＷＬ３に接続するコンタクト用拡散層の下部に、拡散層が設けられており、これら拡散層には、コンタクトＥ、Ｆ、Ｇ、Ｈが設けられている。これらコンタクトＥ、Ｆ、Ｇ、Ｈは隣接する他のＳＷＤのメインワード線ＭＷＬ２を構成するゲート電極によって挟まれた状態になっている。即ち、コンタクトＥ、Ｆ、Ｇ、Ｈは対向するゲート電極間に形成されている。このような状態にあるコンタクトＥ、Ｆ、Ｇ、ＨはボイドＶ４、Ｖ５、Ｖ６によって電気的にショートされた状態になる。
【００４０】
上述したボイドＶ０〜Ｖ６を考慮して、図示された例では、Ｎ及びＰチャンネルＭＯＳトランジスタ領域の中間領域では、ボイドＶ０を迂回するように、メインワード線ＭＷＬ１を曲げることにより、迂回パターンを形成している。また、２つに分岐されたＰチャンネルＭＯＳトランジスタ領域のメインワード線ＭＷＬ１は、ボイドＶ１及びＶ２の発生している部分で、切断している。このように、２つに分岐されたメインワード線ＭＷＬ１を一部で切断しても、当該メインワード線ＭＷＬ１に与えられるゲート電位は、同じである。また、ボイドＶ１、Ｖ３に対応した部分には、トランジスタは形成されていないから、コンタクトＡ及びＢに接続されたＰチャンネルＭＯＳトランジスタは、互いに独立に動作し、隣接するＰチャンネルＭＯＳトランジスタによる電気的特性の影響を受けない。更に、ボイドＶ２に対応する部分では、一旦、分岐されたメインワード線ＭＷＬ１を再度１本にすることにより、ボイドＶ２を迂回する迂回パターンを形成している。
【００４１】
前述したように、ボイドＶ１〜Ｖ６の発生個所は、予測することができるから、本発明では、予測されたボイドによる電気的特性を考慮することにより、ボイドを迂回する迂回パターンを予め設定しておくと共に、ボイドによる能動素子に対する影響を回避できるように、連続するパターンの一部を切断することにより、最適なレイアウトパターンに近いレイアウトを実現できる。
【００４２】
上記した実施形態は、本発明をサブワードドライバ（ＳＷＤ）に適用した場合についてのみ説明したが、メインワードドライバ、センスアンプ、各種デコーダ等のレイアウトにも適用できる。更に、本発明は、単に、半導体記憶装置だけでなく、パターンを所定のピッチで繰り返すような他の半導体装置のレイアウトにも適用可能である。
【００４３】
【発明の効果】
本発明によれば、ボイドによって電気的特性が変化するような部分を予測しておき、予測された部分にボイド迂回パターンを形成するか、電気的特性に影響の無いようなパターンを形成することにより、ショート等の障害による電気的特性の変化を防止できると共に、最適パターンに近いレイアウトパターンにより半導体層装置を製造する方法が得られる。更に、本発明によれば、上記した方法により製造された半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明を適用できる半導体記憶装置の構成を概略的に説明するための図である。
【図２】図１に示された半導体記憶装置の一部をより詳細に説明するための図である。
【図３】図２に示されたサブワードドライバ（ＳＷＤ）の回路構成を示す回路図である。
【図４】サブワードドライバ（ＳＷＤ）の最適なレイアウトパターンを示す図である。
【図５】本発明の一実施形態に係るＳＷＤのレイアウトパターンを示す図である。
【符号の説明】
ＭＭ　　　　　　　　　　　　　　メモリマット
ＳＷＤ１、ＳＷＤ２　　　　　　　サブワードドライバ部
ＳＷＤ１０　　　　　　　　　　　サブワードドライバ
ＦＸ０〜ＦＸ７　　　　　　　　　サブワード選択線
ＭＷＬ、ＭＷＬ１、ＭＷＬ２　　　メインワード線
ＳＷＬ、ＳＷＬ０〜ＳＷＬ３　　　サブワード線
Ｄ１〜Ｄ８　　　　　　　　　　　拡散層
Ｃ１〜Ｃ４、Ａ〜Ｄ　　　　　　　コンタクト
Ｖ１〜Ｖ６　　　　　　　　　　　ボイド
【図１】
2004071736.tif 000003
【図２】
2004071736.tif 000004
【図３】
2004071736.tif 000005
【図４】
2004071736.tif 000006
【図５】
2004071736.tif 000007