(57)【要約】      （修正有）【課題】  歪みＳｉチャネルＣＭＯＳデバイスＳＴＩ酸化物領域、および、この酸化物領域を形成する方法を提供する。【解決手段】  緩和ＳｉＧｅ層を用いる歪みＳｉチャネルＣＭＯＳデバイスにおいて、犠牲ＳＴＩ酸化物ライナーを形成する方法は、Ｓｉ基板102を形成する工程と、Ｓｉ基板の上に緩和ＳｉＧｅ層104を形成する工程と、緩和ＳｉＧｅ層の上に歪みＳｉ層を形成する工程と、歪みＳｉ層の上にシリコン酸化物層200を形成する工程と、これらの層をエッチングして、トレンチコーナーおよびトレンチ表面部を有するＳＴＩトレンチ300を形成する工程と、ＳＴＩトレンチ表面上に犠牲酸化物ライナー302を形成する工程と、ＳＴＩトレンチコーナーに丸みをつける工程およびコーナーの応力を低減する工程と、犠牲酸化物ライナーを除去する工程と、ＳＴＩトレンチをシリコン酸化物で充填する工程とを包含する。【選択図】図３
2004311954.tif 000002
【特許請求の範囲】
【請求項１】
緩和シリコンゲルマニウム（ＳｉＧｅ）層を用いる歪みシリコンチャネルＣＭＯＳデバイスにおいて、犠牲シャロートレンチアイソレーション（ＳＴＩ）酸化物ライナーを形成する方法であって、
シリコン（Ｓｉ）基板を形成する工程と、
該Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程と、
該緩和ＳｉＧｅ層の上に位置する歪みＳｉ層を形成する工程と、
該歪みＳｉ層の上に位置するシリコン酸化物層を形成する工程と、
該シリコン酸化物層の上に位置するシリコン窒化物層を形成する工程と、
該シリコン窒化物層、該シリコン酸化物層、該歪みＳｉ層および該緩和ＳｉＧｅ層をエッチングして、トレンチコーナーおよびトレンチ表面部を有するＳＴＩトレンチを形成する工程と、
該ＳＴＩトレンチ表面上に犠牲酸化物ライナーを形成する工程と、
該犠牲酸化物ライナーを形成する工程に対応して、該ＳＴＩトレンチコーナーに丸みをつける工程および該コーナーの応力を低減する工程と、
該犠牲酸化物ライナーを除去する工程と、
該ＳＴＩトレンチをシリコン酸化物で充填する工程と
を包含する、方法。
【請求項２】
前記ＳＴＩトレンチの充填を実行し、前記シリコン酸化物層を化学的機械的研磨（ＣＭＰ）し、前記シリコン窒化物層上で停止させる工程とをさらに包含する、請求項１に記載の方法。
【請求項３】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、
１ミクロン未満の厚さを有する歪みＳｉＧｅ層をエピタキシャル成長させる工程と、
該成長したＳｉＧｅ層を引張って歪ませる工程と、
水素注入および次に続くアニール工程を含む界面転位プロセスにより、前記下に位置するＳｉ基板に関して該歪みＳｉＧｅを緩和する工程と
を包含する、請求項１に記載の方法。
【請求項４】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、
勾配が付けられた十分に厚いＳｉＧｅの層を成長させることによって該ＳｉＧｅを自然発生的に緩和する工程と、
該Ｓｉ基板とＳｉＧｅとの間に挿入される低温Ｓｉバッファ層上に該ＳｉＧｅを成長させる工程と
を含む群より選択されるプロセスによって該緩和ＳｉＧｅを形成する工程を包含する、請求項１に記載の方法。
【請求項５】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、Ｇｅ含有率が１０〜５０％の範囲である最上面を有するＳｉＧｅ層を形成する工程を包含する、請求項１に記載の方法。
【請求項６】
前記Ｓｉ基板を形成する工程は、バルクＳｉ基板を形成する工程を包含し、
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、０．１ミクロン〜７ミクロンの範囲の厚さを有するＳｉＧｅ層を形成する工程を包含する、請求項１に記載の方法。
【請求項７】
前記ＳＴＩトレンチを形成する工程は、
前記ＳｉＧｅ層にＳＴＩトレンチの底面部を形成する工程と、
前記Ｓｉ基板にＳＴＩトレンチの底面部を形成する工程と
を含む群より選択されるプロセスを包含する、請求項６に記載の方法。
【請求項８】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、ＳｉＧｅ層底面からＳｉＧｅ最上面まで変化する勾配が付けられた含有率と、該ＳｉＧｅ層厚さ全体にわたって一定の含有率とを含む群より選択されるＧｅ含有率を有するＳｉＧｅ層を形成する工程を包含する、請求項１に記載の方法。
【請求項９】
前記緩和ＳｉＧｅ層の上に位置する歪みＳｉ層を形成する工程は、
該緩和ＳｉＧｅ層の上に位置するＳｉの層をエピタキシャル成長させる工程と、
該成長したＳｉ層を引張って歪ませる工程と
を包含する、請求項１に記載の方法。
【請求項１０】
前記緩和ＳｉＧｅ層の上に位置する歪みＳｉの層をエピタキシャル成長させる工程は、３０〜３００Åの範囲の厚さを有する歪みＳｉ層を成長させる工程を包含する、請求項９に記載の方法。
【請求項１１】
前記歪みＳｉ層の上に位置するシリコン酸化物層を形成する工程は、化学気相成長（ＣＶＤ）する工程と前記下に位置する歪みＳｉ層を熱酸化する工程とを含む群より選択されるプロセスによって該シリコン酸化物層を形成する工程を包含する、請求項１に記載の方法。
【請求項１２】
前記ＳＴＩトレンチ表面上に犠牲酸化物ライナーを形成する工程は、２０〜３００Åの範囲の厚さを有する犠牲酸化物ライナーを形成する工程を包含する、請求項１に記載の方法。
【請求項１３】
前記犠牲酸化物ライナーを形成する工程は、３００〜１１００℃の範囲の温度での熱酸化プロセスによって該犠牲酸化物ライナーを形成する工程を包含する、請求項１２に記載の方法。
【請求項１４】
前記犠牲酸化物ライナーを除去する工程は、フッ化水素（ＨＦ）蒸気とＨＦ溶液とを含む群より選択されるＨＦプロセスを用いる工程を包含する、請求項１に記載の方法。
【請求項１５】
前記ＳＴＩトレンチをシリコン酸化物で充填する工程は、ＣＶＤプロセスを用いてシリコン酸化物を堆積させる工程を包含する、請求項１に記載の方法。
【請求項１６】
前記犠牲酸化物ライナーの除去を実行して、前記ＳＴＩトレンチ表面上に永久酸化物ライナーを形成する工程をさらに包含し、
前記ＳＴＩトレンチをシリコン酸化物で充填する工程は、該永久酸化物ライナーの上に位置する該ＳＴＩトレンチにシリコン酸化物を堆積させる工程を包含する、請求項１に記載の方法。
【請求項１７】
前記ＳＴＩトレンチにおいて永久酸化物ライナーを形成する工程は、１００Å未満の厚さを有する永久酸化物ライナーを形成する工程を包含する、請求項１６に記載の方法。
【請求項１８】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、該Ｓｉ基板と該ＳｉＧｅ層との間に挿入される埋め込み酸化物（ＢＯＸ）層を有した、絶縁体上のＳｉＧｅ（ＳＧＯＩ）基板を形成する工程を包含する、請求項１に記載の方法。
【請求項１９】
前記ＳＧＯＩ基板を形成する工程は、０．００５〜０．５ミクロンの範囲の厚さを有するＳｉＧｅ層を形成する工程を包含し、
前記ＳＴＩトレンチを形成する工程は、前記緩和ＳｉＧｅ層の下に位置する前記ＢＯＸにＳＴＩトレンチ底面を形成する工程を包含する、請求項１８に記載の方法。
【請求項２０】
シリコン（Ｓｉ）基板と、
該Ｓｉの上に位置する緩和シリコンゲルマニウム（ＳｉＧｅ）層と、
該緩和ＳｉＧｅ層の上に位置する歪みＳｉ層と、
該歪Ｓｉ層および該緩和ＳｉＧｅ層を通ってエッチングされたトレンチ表面部を有するＳＴＩトレンチと、
該ＳＴＩトレンチ表面上にて一時的に形成される犠牲酸化物ライナーと、
シリコン酸化物で充填された該ＳＴＩトレンチと
を備える、歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域。
【請求項２１】
前記Ｓｉ基板は、単結晶Ｓｉ基板である、請求項２０に記載のＳＴＩ領域。
【請求項２２】
前記緩和ＳｉＧｅ層は、Ｇｅ含有率が１０〜５０％の範囲の最上面を有する、請求項２０に記載のＳＴＩ領域。
【請求項２３】
前記Ｓｉ基板は、バルクシリコン基板であり、
前記緩和ＳｉＧｅ層は、０．１ミクロン〜７ミクロンの範囲の厚さを有する、請求項２０に記載のＳＴＩ領域。
【請求項２４】
前記歪みＳｉ層は、３０〜３００Åの範囲の厚さを有する、請求項２０に記載のＳＴＩ領域。
【請求項２５】
前記犠牲酸化物ライナーは、２０〜３００Åの範囲の一時的厚さを有する、請求項２０に記載のＳＴＩ領域。
【請求項２６】
前記緩和ＳｉＧｅ層は、底面、最上面、および、該底面と該最上面との間に変化する勾配が付けられたＧｅ含有率を有する、請求項２０に記載のＳＴＩ領域。
【請求項２７】
前記緩和ＳｉＧｅ層は、前記ＳｉＧｅ層厚さ全体にわたって一定のＧｅ含有率を有する、請求項２０に記載のＳＴＩ領域。
【請求項２８】
前記ＳＴＩトレンチと前記シリコン酸化物で充填されたトレンチとの間に挿入される永久酸化物ライナーをさらに備える、請求項２０に記載のＳＴＩ領域。
【請求項２９】
前記永久酸化物ライナーは、１００Å未満の厚さを有する、請求項２８に記載のＳＴＩ領域。
【請求項３０】
前記緩和ＳｉＧｅ層および前記Ｓｉ基板は、絶縁体上のＳｉＧｅ（ＳＧＯＩ）基板を形成し、埋め込み酸化物（ＢＯＸ）層は、該ＳｉＧｅ層と該Ｓｉ基板との間に挿入される、請求項２０に記載のＳＴＩ領域。
【請求項３１】
前記緩和ＳｉＧｅ層は、０．００５ミクロン〜０．５ミクロンの範囲の厚さを有する、請求項３０に記載のＳＴＩ領域。
【請求項３２】
前記ＳＴＩトレンチは、前記ＢＯＸにて形成される底部を有する、請求項３０に記載のＳＴＩ領域。
【請求項３３】
前記歪みＳｉ層の上に位置する一時的シリコン酸化物層と、
該シリコン酸化物層の上に位置する一時的シリコン窒化物層と
をさらに備える、請求項２０に記載のＳＴＩ領域。
【請求項３４】
前記ＳＴＩトレンチは、前記緩和ＳｉＧｅ層にて形成される底部を有する、請求項２０に記載のＳＴＩ領域。
【請求項３５】
前記ＳＴＩトレンチは、前記Ｓｉ基板にて形成される底部を有する、請求項２０に記載のＳＴＩ領域。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の背景）
（１．発明の分野）
本発明は、概して、集積回路の製作に関し、より具体的には、酸化物ライナーで形成されたシャロートレンチアイソレーション（ＳＴＩ）領域を有する歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスに関する。
【背景技術】
【０００２】
（２．関連技術の説明）
ＳＴＩ領域のためのトレンチング（ｔｒｅｎｃｈｉｎｇ）プロセスにおいて、露出されたシリコン含有層にて損傷が生じ得る。ＳＴＩライナー酸化プロセスは、通常、８００〜１０００℃で実行され、１００〜３００Åの厚さのＳｉＯ２層が成長する。この酸化プロセスは、損傷したＳｉを回復し、ＳＴＩの上部および下部のコーナーに丸みをつけ、かつトレンチのコーナーの応力を低減する。このＳＴＩライナー酸化工程によって導入されるＳｉの回復は、デバイス接合の電流リークを数オーダの大きさに低減し得る。
【０００３】
歪みＳｉチャネル相補型金属ゲート酸化物シリコン（ＣＭＯＳ)電界効果トランジスタ（ＦＥＴ）プロセスのために、緩和シリコンゲルマニウム（ＳｉＧｅ）の層上に歪みＳｉの薄層が堆積される。その後、上述の酸化プロセスが他の問題をまねき得る。トレンチングプロセスおよびライナー酸化膜が成長するような酸化周囲環境に、ＳｉＧｅが露出されると、通常、ＳｉＯ２マトリックス内にＧｅが析出する。このＧｅの析出は、接合電流リークに関するデバイスの性能およびデバイスの信頼性を低下させる。
【０００４】
ＳｉＧｅ層がエッチングされる場合、ＳＴＩトレンチングの後に酸化硬化プロセスが実行され得るならば有利である。
【０００５】
ＳＴＩトレンチの酸化硬化において、ＳｉＧｅ層からＧｅの析出を防止する手順が開発され得るならば有利である。
【０００６】
上述の手順が、主に、従来の手順を用いて実行され得るならば有利である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、トレンチングプロセスおよびライナー酸化膜が成長するような酸化周囲環境に、ＳｉＧｅが露出されると、通常、ＳｉＯ２マトリックス内にＧｅが析出し、接合電流リークに関するデバイスの性能およびデバイスの信頼性の低下を妨げることである。
【課題を解決するための手段】
【０００８】
（発明の要旨）
本発明は、犠牲（一時的）ライナー酸化膜を成長させ、そして、ＳＴＩトレンチにおいて損傷したＳｉを回復した後に、この膜を除去することによって、上述のＧｅ析出問題を解決する。上述のように、回復工程は、損傷したＳｉを除去し、ＳＴＩ上部／底部コーナーに丸みを付け、かつ、このコーナーの応力を低減する。いくつかの局面において、非常に薄いライナー酸化膜（＜１００Å）が、ＳＴＩトレンチ内に堆積されるＣＶＤ酸化物のバリアとして再び成長させられる。
【０００９】
従って、緩和ＳｉＧｅ層を用いる歪みシリコンチャネルＣＭＯＳデバイスに犠牲ＳＴＩ酸化物ライナーを形成する方法が提供される。この方法は、Ｓｉ基板を形成する工程、および、このＳｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程を包含する。いくつかの局面において、Ｓｉ基板はバルクＳｉ基板である。他の局面において、絶縁体上のＳｉＧｅ（ＳＧＯＩ)基板を形成するために、緩和ＳｉＧｅ層は、挿入する埋め込み酸化物（ＢＯＸ）層の上に形成される。
【００１０】
この方法は、緩和ＳｉＧｅ層の上に位置する歪みＳｉ層を形成する工程と、歪みＳｉ層の上に位置するシリコン酸化物層を形成する工程と、シリコン酸化物層の上に位置するシリコン窒化物層を形成する工程、シリコン窒化物層、シリコン酸化物層、歪みＳｉ層および緩和ＳｉＧｅ層をエッチングする工程と、トレンチコーナーおよびトレンチ表面部を有するＳＴＩトレンチを形成する工程と、ＳＴＩトレンチ表面上に犠牲酸化物ライナーを形成する工程と、犠牲酸化物ライナーを形成する工程に対応して、ＳＴＩトレンチコーナーに丸みを付ける工程と、このコーナーの応力を低減する工程、犠牲酸化物ライナーを除去する工程、およびＳＴＩトレンチをシリコン酸化物で充填する工程とをさらに包含する。
【００１１】
通常、ＳＴＩトレンチ表面上の犠牲酸化物ライナーは、３００〜１１００℃の範囲の温度での熱酸化プロセスにより形成される２０〜３００Åの範囲の厚さを有する。犠牲酸化物ライナーは、フッ化水素（ＨＦ）蒸気またはＨＦ溶液のどちらかを用いて除去される。
【００１２】
本方法のいくつかの局面において、ＳｉＧｅ層は、Ｇｅ含有率が１０〜５０％の範囲の最上面を有するＳｉＧｅ層として形成される。ＳｉＧｅ層は、ＳｉＧｅ層の厚さ全体にわたって変化する勾配が付けられたＧｅ含有率、または一定の含有率を有する。Ｓｉ基板がバルクＳｉである場合、ＳｉＧｅ層は、０．１ミクロン〜７ミクロンの範囲の厚さを有する。ＳＧＯＩ基板が用いられる場合、ＳｉＧｅ層は、０．００５〜０．５ミクロンの範囲の厚さを有し、かつＳＴＩトレンチ底部は、緩和ＳｉＧｅ層の下に位置するＢＯＸにて形成される。
【００１３】
本方法のいくつかの局面は、犠牲酸化物ライナーの除去を実行する工程、ＳＴＩトレンチ表面上に、通常、１００Å未満の厚さを有する永久酸化物ライナーを形成する工程をさらに包含する。その後、ＳＴＩトレンチをシリコン酸化物で充填する工程は、永久酸化物ライナーの上に位置するＳＴＩトレンチにシリコン酸化物を堆積させる工程をさらに包含する。
【００１４】
上述の方法のさらなる詳細および歪みＳｉチャネルＣＭＯＳデバイスＳＴＩ酸化物領域が後述される。
【００１５】
本発明による方法は、緩和シリコンゲルマニウム（ＳｉＧｅ）層を用いる歪みシリコンチャネルＣＭＯＳデバイスにおいて、犠牲シャロートレンチアイソレーション（ＳＴＩ）酸化物ライナーを形成する方法であって、シリコン（Ｓｉ）基板を形成する工程と、該Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程と、該緩和ＳｉＧｅ層の上に位置する歪みＳｉ層を形成する工程と、該歪みＳｉ層の上に位置するシリコン酸化物層を形成する工程と、該シリコン酸化物層の上に位置するシリコン窒化物層を形成する工程と、該シリコン窒化物層、該シリコン酸化物層、該歪みＳｉ層および該緩和ＳｉＧｅ層をエッチングして、トレンチコーナーおよびトレンチ表面部を有するＳＴＩトレンチを形成する工程と、該ＳＴＩトレンチ表面上に犠牲酸化物ライナーを形成する工程と、該犠牲酸化物ライナーを形成する工程に対応して、該ＳＴＩトレンチコーナーに丸みをつける工程および該コーナーの応力を低減する工程と、該犠牲酸化物ライナーを除去する工程と、該ＳＴＩトレンチをシリコン酸化物で充填する工程とを包含し、それにより上記目的が達成される。
【００１６】
前記ＳＴＩトレンチの充填を実行し、前記シリコン酸化物層を化学的機械的研磨（ＣＭＰ）し、前記シリコン窒化物層上で停止させる工程とをさらに包含してもよい。
【００１７】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、１ミクロン未満の厚さを有する歪みＳｉＧｅ層をエピタキシャル成長させる工程と、該成長したＳｉＧｅ層を引張って歪ませる工程と、水素注入および次に続くアニール工程を含む界面転位プロセスにより、前記下に位置するＳｉ基板に関して該歪みＳｉＧｅを緩和する工程とを包含してもよい。
【００１８】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、勾配が付けられた十分に厚いＳｉＧｅの層を成長させることによって該ＳｉＧｅを自然発生的に緩和する工程と、該Ｓｉ基板とＳｉＧｅとの間に挿入される低温Ｓｉバッファ層上に該ＳｉＧｅを成長させる工程とを含む群より選択されるプロセスによって該緩和ＳｉＧｅを形成する工程を包含してもよい。
【００１９】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、Ｇｅ含有率が１０〜５０％の範囲である最上面を有するＳｉＧｅ層を形成する工程を包含してもよい。
【００２０】
前記Ｓｉ基板を形成する工程は、バルクＳｉ基板を形成する工程を包含し、前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、０．１ミクロン〜７ミクロンの範囲の厚さを有するＳｉＧｅ層を形成する工程を包含してもよい。
【００２１】
前記ＳＴＩトレンチを形成する工程は、前記ＳｉＧｅ層にＳＴＩトレンチの底面部を形成する工程と、前記Ｓｉ基板にＳＴＩトレンチの底面部を形成する工程とを含む群より選択されるプロセスを包含してもよい。
【００２２】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、ＳｉＧｅ層底面からＳｉＧｅ最上面まで変化する勾配が付けられた含有率と、該ＳｉＧｅ層厚さ全体にわたって一定の含有率とを含む群より選択されるＧｅ含有率を有するＳｉＧｅ層を形成する工程を包含してもよい。
【００２３】
前記緩和ＳｉＧｅ層の上に位置する歪みＳｉ層を形成する工程は、該緩和ＳｉＧｅ層の上に位置するＳｉの層をエピタキシャル成長させる工程と、該成長したＳｉ層を引張って歪ませる工程とを包含してもよい。
【００２４】
前記緩和ＳｉＧｅ層の上に位置する歪みＳｉの層をエピタキシャル成長させる工程は、３０〜３００Åの範囲の厚さを有する歪みＳｉ層を成長させる工程を包含してもよい。
【００２５】
前記歪みＳｉ層の上に位置するシリコン酸化物層を形成する工程は、化学気相成長（ＣＶＤ）する工程と前記下に位置する歪みＳｉ層を熱酸化する工程とを含む群より選択されるプロセスによって該シリコン酸化物層を形成する工程を包含してもよい。
【００２６】
前記ＳＴＩトレンチ表面上に犠牲酸化物ライナーを形成する工程は、２０〜３００Åの範囲の厚さを有する犠牲酸化物ライナーを形成する工程を包含してもよい。
【００２７】
前記犠牲酸化物ライナーを形成する工程は、３００〜１１００℃の範囲の温度での熱酸化プロセスによって該犠牲酸化物ライナーを形成する工程を包含してもよい。
【００２８】
前記犠牲酸化物ライナーを除去する工程は、フッ化水素（ＨＦ）蒸気とＨＦ溶液とを含む群より選択されるＨＦプロセスを用いる工程を包含してもよい。
【００２９】
前記ＳＴＩトレンチをシリコン酸化物で充填する工程は、ＣＶＤプロセスを用いてシリコン酸化物を堆積させる工程を包含してもよい。
【００３０】
前記犠牲酸化物ライナーの除去を実行して、前記ＳＴＩトレンチ表面上に永久酸化物ライナーを形成する工程をさらに包含し、前記ＳＴＩトレンチをシリコン酸化物で充填する工程は、該永久酸化物ライナーの上に位置する該ＳＴＩトレンチにシリコン酸化物を堆積させる工程を包含してもよい。
【００３１】
前記ＳＴＩトレンチにおいて永久酸化物ライナーを形成する工程は、１００Å未満の厚さを有する永久酸化物ライナーを形成する工程を包含してもよい。
【００３２】
前記Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、該Ｓｉ基板と該ＳｉＧｅ層との間に挿入される埋め込み酸化物（ＢＯＸ）層を有した、絶縁体上のＳｉＧｅ（ＳＧＯＩ）基板を形成する工程を包含してもよい。
【００３３】
前記ＳＧＯＩ基板を形成する工程は、０．００５〜０．５ミクロンの範囲の厚さを有するＳｉＧｅ層を形成する工程を包含し、前記ＳＴＩトレンチを形成する工程は、前記緩和ＳｉＧｅ層の下に位置する前記ＢＯＸにＳＴＩトレンチ底面を形成する工程を包含してもよい。
【００３４】
本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域は、シリコン（Ｓｉ）基板と、該Ｓｉの上に位置する緩和シリコンゲルマニウム（ＳｉＧｅ）層と、該緩和ＳｉＧｅ層の上に位置する歪みＳｉ層と、該歪Ｓｉ層および該緩和ＳｉＧｅ層を通ってエッチングされたトレンチ表面部を有するＳＴＩトレンチと、該ＳＴＩトレンチ表面上にて一時的に形成される犠牲酸化物ライナーと、シリコン酸化物で充填された該ＳＴＩトレンチとを備え、それにより上記目的が達成される。
【００３５】
前記Ｓｉ基板は、単結晶Ｓｉ基板であってもよい。
【００３６】
前記緩和ＳｉＧｅ層は、Ｇｅ含有率が１０〜５０％の範囲の最上面を有してもよい。
【００３７】
前記Ｓｉ基板は、バルクシリコン基板であり、前記緩和ＳｉＧｅ層は、０．１ミクロン〜７ミクロンの範囲の厚さを有してもよい。
【００３８】
前記歪みＳｉ層は、３０〜３００Åの範囲の厚さを有してもよい。
【００３９】
前記犠牲酸化物ライナーは、２０〜３００Åの範囲の一時的厚さを有してもよい。
【００４０】
前記緩和ＳｉＧｅ層は、底面、最上面、および、該底面と該最上面との間に変化する勾配が付けられたＧｅ含有率を有してもよい。
【００４１】
前記緩和ＳｉＧｅ層は、前記ＳｉＧｅ層厚さ全体にわたって一定のＧｅ含有率を有してもよい。
【００４２】
前記ＳＴＩトレンチと前記シリコン酸化物で充填されたトレンチとの間に挿入される永久酸化物ライナーをさらに備えてもよい。
【００４３】
前記永久酸化物ライナーは、１００Å未満の厚さを有してもよい。
【００４４】
前記緩和ＳｉＧｅ層および前記Ｓｉ基板は、絶縁体上のＳｉＧｅ（ＳＧＯＩ）基板を形成し、埋め込み酸化物（ＢＯＸ）層は、該ＳｉＧｅ層と該Ｓｉ基板との間に挿入されてもよい。
【００４５】
前記緩和ＳｉＧｅ層は、０．００５ミクロン〜０．５ミクロンの範囲の厚さを有してもよい。
【００４６】
前記ＳＴＩトレンチは、前記ＢＯＸにて形成される底部を有してもよい。
【００４７】
前記歪みＳｉ層の上に位置する一時的シリコン酸化物層と、該シリコン酸化物層の上に位置する一時的シリコン窒化物層とをさらに備えてもよい。
【００４８】
前記ＳＴＩトレンチは、前記緩和ＳｉＧｅ層にて形成される底部を有してもよい。
【００４９】
前記ＳＴＩトレンチは、前記Ｓｉ基板にて形成される底部を有してもよい。
【発明の効果】
【００５０】
本発明により、トレンチングプロセスおよびライナー酸化膜が成長するような酸化周囲環境において、ＳｉＧｅが露出されるとき、ＳｉＯ２マトリックス内にＧｅが析出し、接合電流リークに関するデバイスの性能およびデバイスの信頼性が低下することを妨げることができる。
【００５１】
本発明では、歪みＳｉ／ＳｉＧｅ／Ｓｉ基板構造のウェハを用い、歪みＳｉＭＯＳを形成するＳＴＩ工程において、トレンチエッチング後、Ｓｉの場合と同じように酸化膜をつける。この酸化膜はＳｉと同じようにトレンチのトップとボトムコーナーのストレスを低減するが、リークの原因となるＧｅを含む。本発明では、このＧｅを含んだ酸化膜を除去し、新たに薄い酸化膜をつける。これらの工程により、Ｓｉの場合と同様にストレスを低減すると共に、歪みＳｉ／ＳｉＧｅ構造に特有なＧｅを含んだ酸化膜の悪影響を取り除くことができる。
【発明を実施するための最良の形態】
【００５２】
（好適な実施形態の詳細な説明）
図１〜図９は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。図１は、ｎ型またはｐ型の単結晶バルクＳｉウェハ１０２で開始するＳＴＩ酸化物領域１００を形成するプロセスの部分断面図である。代替な絶縁上のＳｉＧｅプロセスが図１０に示される。ＳｉＧｅ１０４がエピタキシャル成長される場合、このＳｉＧｅは初期には歪ませられるが、続くプロセスにおいて緩和される。通常、緩和プロセスは、歪みＳｉの堆積（後述される）の前に行われる。他の局面において、ＳｉＧｅ層は、初期に、緩和された状態で形成される。ＳｉＧｅ層１０４は、通常、０．１ミクロン〜７ミクロンの範囲の厚さ１０８を有する。３０〜３００Åの範囲の厚さ１１０を有する歪みＳｉ層１０６は、ＳｉＧｅ層１０４上でエピタキシャル成長させられる。ＳｉＧｅ層１０４は、Ｇｅ含有率が１０〜５０％の範囲の最上面１１２を有する。いくつかの局面において、ＳｉＧｅ層１０４は、底面１１４と最上面１１２との間に変化する勾配が付けられたＧｅ含有率を有する。他の局面において、Ｇｅ含有率は、ＳｉＧｅ層厚さ１０８全体にわたって均一である。
【００５３】
図２は、３０〜３００Åの範囲の厚さ２０２を有する（パッド）酸化物レベル２００の成長を実行する図１の部分的断面図である。その後、シリコン窒化物（Ｓｉ３Ｎ４）２０４が堆積される。これらの層２００／２０４の両方は、続くプロセスにおいて除去されるまで一時的に存在する。
【００５４】
図３は、ＳＴＩエッチングを実行してトレンチ３００を形成する図２の部分断面図である。トレンチ３００が形成された後、２０〜３００Åの範囲の厚さ３０４を有する犠牲酸化物ライナー３０２が形成される。通常、犠牲酸化物ライナー３０２は、３００〜１１００℃の範囲の温度で形成される。ＳＴＩトレンチ３００は、シリコン窒化物層２０４、シリコン酸化物層２００、歪みＳｉ層１０６、ＳｉＧｅ層１０４およびＳｉ基板１０２の一部分を通ってエッチングされたトレンチ底面部３０６を有する。代替的であるが、図示されない、トレンチ底面部は、Ｓｉ基板１０２ではなく、ＳｉＧｅ層１０４にて形成される。示されるように、犠牲酸化物ライナー３０２は、トレンチ側壁における層１０４、１０６および２００に、およびＳＴＩトレンチ底面部３０６上に形成される。
【００５５】
図４は、犠牲酸化物層の除去を実行する図３の部分断面図である。犠牲酸化物層は、通常、ＨＦ浸漬で、または等価なプロセスで除去される。いくつかの局面において（示されるように）、１００Å未満の厚さ４０２を有する永久酸化物ライナー４００が成長させられる。
【００５６】
図５は、酸化物５００のトレンチ充填プロセスを実行する図４の部分断面図である。
【００５７】
図６は、化学的機械的研磨（ＣＭＰ）プロセスを実行する図５の部分断面図である。シリコン酸化物は、シリコン窒化物層２０４の下方に至るまで研磨される。トレンチ３００内に残った酸化物は、ＳＴＩ領域６００である。
【００５８】
図７は、従来のイオン注入を示す図６の部分断面図である。シリコン窒化物が除去され、ウェル注入プロセス、次に、イオン活性化プロセスが実行される。例えば、急速熱アニール（ＲＴＡ）プロセスは、９００〜１０００℃の温度で５〜６０秒間実行され得る。他の従来の注入プロセスもまた有用である。
【００５９】
図８は、（パッド）酸化物層の除去を実行する図７の部分断面図である。ゲート酸化物層９００が形成され、続いて、ポリシリコンの堆積９０２が行われる。
【００６０】
図９は、ポリシリコン９０２のエッチングを実行する図８の部分断面図である。その後、標準的ＣＭＯＳデバイスの製作工程が実行される。この工程は、軽度ドープドレイン（ＬＤＤ）注入、ハロー（Ｈａｌｏ）注入、ゲートスペーサの形成、ソース／ドレイン注入および活性化、金属サリサイド化、層間誘電体堆積、接点形成、ならびに金属およびビアの形成を包含する。
【００６１】
図１０は、ＳＧＯＩ基板を用いる、本発明の歪みＳｉチャネルＣＭＯＳデバイスＳＴＩ酸化物領域の部分断面図である。図１〜図９を説明するプロセス工程は、図１０に適用可能であり、簡略化のために繰返されない。トランジスタ構造は図８および図９のどちらにも示されない。埋め込み酸化物（ＢＯＸ）層１１００は、Ｓｉ基板１０２と緩和ＳｉＧｅ層１０４との間に挿入される。ＢＯＸ１１００、緩和ＳｉＧｅ層１０４およびＳｉ基板１０２は、絶縁体上のＳｉＧｅ（ＳＧＯＩ）基板１１０２を形成する。ＳＧＯＩ基板１１０２が用いられる場合、緩和ＳｉＧｅ層１０４は、０．００５ミクロン〜０．５ミクロンの範囲の厚さ１１０６を有する。示されるように、ＳＴＩトレンチ３００は、ＢＯＸ１１００にて形成される底面部１１０４を有する。選択的な永久酸化物層は図示されない（図４の４００を参照）。
【００６２】
図１１ａおよび図１１ｂは、緩和ＳｉＧｅ層を用いて歪みシリコンチャネルＣＭＯＳデバイスにＳＴＩ酸化物ライナーを形成するための本発明の方法を図示するフローチャートである。この方法は、明瞭化するために、符号付けされた工程のシーケンスとして示されるが、他に明記なき場合、符号から順番が推測されるべきでない。これらの工程のいくつかは省かれ、並行して実行されるか、またはシーケンスの順番を厳密に保持することなく実行されてもよいことが理解されるべきである。方法は、工程１２００にて開始する。
【００６３】
工程１２０２はＳｉ基板を形成する。方法のいくつかの局面において、工程１２０２においてシリコン（Ｓｉ）基板を形成する工程は、単結晶Ｓｉ基板（ｎ型またはｐ型）を形成する工程を包含する。工程１２０４は、Ｓｉ基板の上に位置する緩和ＳｉＧｅ層を形成する。工程１２０６は、緩和ＳｉＧｅ層の上に位置する歪みＳｉ層を形成する。工程１２０８は、歪みＳｉ層の上に位置する（一時的）シリコン酸化物層を形成する。工程１２１０は、シリコン酸化物層上に位置する（一時的）シリコン窒化物層を形成する。工程１２１２は、シリコン窒化物層、シリコン酸化物層、歪みＳｉ層および緩和ＳｉＧｅ層をエッチングして、トレンチコーナーおよびトレンチ表面部を有するＳＴＩトレンチを形成する。工程１２１４は、ＳＴＩトレンチ表面上に犠牲酸化物ライナーを形成する。工程１２１６は、犠牲酸化物ライナーを形成する工程に対応して、ＳＴＩトレンチコーナーに丸みを付け、かつこのコーナーの応力を低減する。工程１２１８は、犠牲酸化物ライナーを除去する。工程１２２０は、ＳＴＩトレンチをシリコン酸化物で充填する。
【００６４】
通常、ＳＴＩトレンチは、化学気相成長（ＣＶＤ）プロセスを用いてシリコン酸化物で充填される。工程１２２２は、ＳＴＩトレンチの充填、シリコン窒化物層上で停止するシリコン酸化物の化学的機械的研磨（ＣＭＰ）を実行する。
【００６５】
いくつかの局面において、工程１２０４のＳｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、サブ工程を包含する。工程１２０４ａは、０．５ミクロン未満の厚さを有する歪みＳｉＧｅ層をエピタキシャル成長させる。工程１２０４ｂは、成長したＳｉＧｅ層を引張って歪ませる（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎ）。工程１２０４ｃは、下に位置するＳｉ基板を考慮に入れて、水素注入を含む界面の転位プロセスによって、下に位置するＳｉ基板に関して歪みＳｉＧｅを緩和させ、次にアニール工程が続く。約１×１０１６／ｃｍ２〜４×１０１６／ｃｍ２のオーダの多量の水素が、歪みＳｉ１−ｘＧｅｘ層１０４の厚さよりもわずかに深い予測深さで基板に注入される。ＳｉＧｅは、７００℃〜９００℃の温度で１５分〜６０分間アニールして緩和される。この工程は、ゲート酸化物プロセスに組み込まれ得る。当該分野にて公知の他の従来の緩和技術もまた用いられ得る。
【００６６】
あるいは、工程１２０４は、最初に、例えば、約１〜７ミクロンの十分な厚さの勾配が付けられたＳｉＧｅの層を成長させるか、または、Ｓｉ基板とＳｉＧｅとの間に挿入される低温Ｓｉバッファ層上にＳｉＧｅを成長させることによってＳｉＧｅを自然発生的に緩和させるプロセスを通じて緩和状態のＳｉＧｅを形成する。このとき、Ｓｉバッファ層の温度は４００℃以下である。
【００６７】
他の局面において、工程１２０４のＳｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、Ｇｅ含有率が１０〜５０％の範囲の最上面を有するＳｉＧｅ層を形成する工程を包含する。
【００６８】
工程１２０２がバルクＳｉ基板を形成する工程を包含する場合、工程１２０４において、Ｓｉ基板の上に位置する緩和ＳｉＧｅ層の形成は、０．１ミクロン〜７ミクロンの範囲の厚さを有するＳｉＧｅ層を形成する工程を包含する。さらに、ＳＴＩトレンチを形成する工程１２１２は、Ｓｉ基板にＳＴＩトレンチ底面部を形成する工程を包含する。あるいは、ＳＴＩトレンチ底面部はＳｉＧｅ層にて形成される。
【００６９】
他の局面において、工程１２０４のＳｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、絶縁体上のＳｉＧｅ（ＳＧＯＩ)基板を形成する工程を包含し、Ｓｉ基板とＳｉＧｅ層との間に挿入されるＢＯＸ層を有する。ＳＧＯＩ基板が形成される場合、工程１２０４は、０．００５〜０．５ミクロンの範囲の厚さを有する緩和ＳｉＧｅ層を形成する工程を包含する。工程１２１２において、ＳＴＩトレンチを形成する工程は、緩和ＳｉＧｅ層の下に位置するＢＯＸにＳＴＩトレンチ底面部を形成する工程を包含する。
【００７０】
本方法のいくつかの局面において、工程１２０４のＳｉ基板の上に位置する緩和ＳｉＧｅ層を形成する工程は、ＳｉＧｅ層底面からＳｉＧｅ最上面まで変化する勾配が付けられた含有率を有するか、またはＳｉＧｅ層厚全体にわたって一定の含有率を有する緩和ＳｉＧｅ層を形成する工程を包含する。
【００７１】
他の局面において、工程１２０６の緩和ＳｉＧｅ層の上に位置する歪みＳｉ層を形成する工程は、サブ工程を包含する（図示せず）。工程１２０６ａは、歪みＳｉＧｅ層の上に位置するＳｉの層をエピタキシャル成長させる。工程１２０６ｂは、成長したＳｉ層を引張って歪ませる。通常、工程１２０６は、３０〜３００Åの範囲の厚さを有する歪みＳｉ層を成長させる工程を包含する。
【００７２】
いくつかの局面において、工程１２０８の歪みＳｉ層の上に位置するシリコン酸化物層を形成する工程は、ＣＶＤまたは下に位置する歪みＳｉ層を熱酸化させることによってシリコン酸化物層を形成する工程を包含する。
【００７３】
いくつかの局面において、工程１２１４のＳＴＩトレンチ表面上に犠牲酸化物ライナーを形成する工程は、２０〜３００Åの範囲の厚さを有する犠牲酸化物ライナーを形成する工程を包含する。通常、工程１２１４は、３００〜１１００℃の範囲の温度での熱酸化プロセスによって犠牲酸化物ライナーを形成する工程を包含する。
【００７４】
いくつかの局面において、工程１２１８の犠牲酸化物ライナーを除去する工程は、フッ化水素（ＨＦ）蒸気またはＨＦ溶液をともなうＨＦプロセスを用いる工程を包含する。
【００７５】
選択的に、本方法は、工程１２１９を包含してもよい。工程１２１９は、犠牲酸化物ライナーの除去を実行して、ＳＴＩトレンチ表面上に永久酸化物ライナーを形成する。その後、工程１２２０において、ＳＴＩトレンチをシリコン酸化物で充填する工程は、永久酸化物ライナーの上に位置するＳＴＩトレンチにシリコン酸化物を堆積させる工程を包含する。通常、ＳＴＩトレンチに永久酸化物ライナーを形成する工程（工程１２１９）は、１００Å未満の厚さを有する永久酸化物ライナーを形成する工程を包含する。
【００７６】
歪みＳｉチャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域、およびこの酸化物領域を形成する方法が提供された。主に、製造プロセスの詳細が提供された。このプロセスは、ＳＴＩ領域の形成のみを特に記載する。しかしながら、ＳＴＩ構造を、従来のＭＯＳトランジスタを分離する構造に拡張および適用することは、当業者に公知であり、ここで、歪みＳｉは、チャネルにて用いられ、ＳｉＧｅ層は、実質的な基板として機能する。本発明の他の変形および実施形態が当業者によって行われる。
【００７７】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００７８】
【図１】図１は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図２】図２は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図３】図３は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図４】図４は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図５】図５は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図６】図６は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図７】図７は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図８】図８は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図９】図９は、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスシャロートレンチアイソレーション（ＳＴＩ）酸化物領域を形成する工程を示す。
【図１０】図１０は、ＳＧＯＩ基板を用いる、本発明の歪みシリコン（Ｓｉ）チャネルＣＭＯＳデバイスＳＴＩ酸化物領域の部分断面図である。
【図１１ａ】図１１ａは、緩和ＳｉＧｅ層を用いて、歪みシリコンチャネルＭＯＳデバイスにてＳＴＩ酸化物ライナーを形成する本発明の方法を示すフローチャートである。
【図１１ｂ】図１１ｂは、緩和ＳｉＧｅ層を用いて、歪みシリコンチャネルＭＯＳデバイスにてＳＴＩ酸化物ライナーを形成する本発明の方法を示すフローチャートである。
【符号の説明】
【００７９】
１００  ＳＴＩ酸化物領域
１０２  Ｓｉウェハ（ｎ型またはｐ型）
１０４  ＳｉＧｅ層
１０８  歪みＳｉ層
２００  シリコン酸化物層
２０４  シリコン窒化物
３００  ＳＴＩトレンチ
３０２  犠牲酸化物ライナー
３０６  ＳＴＩトレンチ
４００  永久酸化物ライナー
５００  酸化物
６００  ＳＴＩ領域
９００  ゲート酸化物
９０２  ポリシリコン層
１１００  ＢＯＸ
１１０２  ＳＧＯＩ
【図１】
2004311954.tif 000003
【図２】
2004311954.tif 000004
【図３】
2004311954.tif 000005
【図４】
2004311954.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
2004311954.tif 000010
【図９】
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【図１０】
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【図１１ａ】
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【図１１ｂ】
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