(57)【要約】【課題】静電気パルスをバイパスさせて機器の電気回路に印加される電圧を抑制することができる静電気抑制回路を提供する。【解決手段】被保護回路の信号ラインにインダクタ２０２の片方の端子２０４を接続し、インダクタ２０２のもう一方の端子２０３に非直線性抵抗素子２０１の片方の端子を他の部品を介さずに接続し、非直線性抵抗素子２０１のもう一方の端子２０５をグランドに接続した静電気抑制回路であり、この回路構成を適用することによって、信号ラインに直列に接続されたインダクタが静電気パルスの立ち上がり部の高周波成分に対しては相対的に高インピーダンスになるため、静電気パルスの信号ラインへの通過を抑制し、非直線性抵抗素子の特性が支配的となり非直線性抵抗素子により短時間にグランド側にバイパスさせ被保護回路にかかる電圧を大幅に小さくできる。したがって、接続された電気回路を確実に保護することのできる静電気抑制回路となる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電気回路において、被保護回路の信号ラインにインダクタの片方の端子を接続し、前記インダクタのもう一方の端子に非直線性抵抗素子の片方の端子を他の部品を介さずに接続し、前記非直線性抵抗素子のもう一方の端子をグランドに接続した静電気抑制回路。
【請求項２】
インダクタは測定周波数３００ＭＨｚから８００ＭＨｚの範囲で２００Ω以上のインピーダンスを有する請求項１に記載の静電気抑制回路。
【請求項３】
非直線性抵抗素子はツェナーダイオードである請求項１に記載の静電気抑制回路。
【請求項４】
非直線性抵抗素子はバリスタである請求項１に記載の静電気抑制回路。
【請求項５】
被保護回路の信号ラインが２ライン以上であり、それぞれの信号ラインに接続したインダクタをコンデンサによって結合させた請求項１に記載の静電気抑制回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電子機器を静電気から保護する静電気抑制回路に関するものである。
【０００２】
【従来の技術】
最近、携帯電話などの電子機器の小型化、高性能化は急速に進み、それに伴い電子機器に用いられる電子部品の耐電圧は低下する。そのため、人体と電子機器の端子が接触したときに発生する静電気パルスによる機器内部の電気回路の破壊が増えてきている。静電気により０．５〜２ナノ秒程度の速度でかつ数百〜数キロボルトという高電圧が印加されるからである。
【０００３】
従来、このような静電気パルスへの対策としては、静電気が入るラインとグランド間にバリスタやツェナーダイオードなどの非直線性抵抗素子を設け、静電気をバイパスさせ、機器の電気回路に印加される電圧を抑制する方法が提案されている。なお、静電気パルスの対策に関連する先行技術文献情報としては、例えば、特許文献１が知られている。
【０００４】
【特許文献１】
特開昭６３−５６０２３号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のような、バリスタやツェナーダイオードにより静電気をバイパスさせ機器の電気回路に印加される電圧を抑制する方法では、バリスタやツェナーダイオードの静電気パルスに対する反応速度が遅く、その素子の大きさや組成によって多少の差はあるが０．５〜２ナノ秒程度の速度のものは十分にバイパスできない。つまり、結果的に、従来の静電気抑制回路では、静電気の０．５〜２ナノ秒程度の最も早く高いピーク電圧を十分に抑制することは困難であり、これによって、破壊する電子部品・電子機器があることが問題になっている。
【０００６】
また、静電気の０．５〜２ナノ秒程度の早いピーク電圧を押さえるには、バリスタやツェナーダイオードの容量を数ｎＦ以上の非常に高い容量にすることである程度は可能になるが、この場合、数十ＭＨｚ以上の高速伝送回路では使用することはできないという問題もあった。
【０００７】
そこで本発明は、かかる問題点に鑑みてなされたもので、静電気パルスの０．５〜２ナノ秒程度の早いピーク電圧を抑制することができる静電気抑制回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明は以下の構成を有するものである。
【０００９】
本発明の請求項１に記載の発明は、電気回路において、被保護回路の信号ラインにインダクタの片方の端子を接続し、前記インダクタのもう一方の端子に非直線性抵抗素子の片方の端子を他の部品を介さずに接続し、前記非直線性抵抗素子のもう一方の端子をグランドに接続した構成であり、この回路構成を適用することによって、信号ラインに直列に接続されたインダクタが静電気パルスの立ち上がり部の高周波成分に対しては相対的に高インピーダンスになるため、静電気パルスの信号ラインへの通過を抑制し、非直線性抵抗素子の特性が支配的となり非直線性抵抗素子により短時間にグランド側にバイパスさせ被保護回路にかかる電圧を大幅に小さくできる。したがって、機器の電気回路に印加される電圧を抑制する効果が大きい静電気抑制回路となる。
【００１０】
本発明の請求項２に記載の発明は、特に、インダクタは測定周波数３００ＭＨｚから８００ＭＨｚの範囲で２００Ω以上のインピーダンスを有するという構成であり、これにより、より確実に静電気パルスの０．５〜２ナノ秒程度の早いピーク電圧を抑制することができ、機器回路の保護効果をより確実にすることができる。
【００１１】
本発明の請求項３に記載の発明は、特に、非直線性抵抗素子はツェナーダイオードであるという構成であり、これにより、静電気パルスの０．５〜２ナノ秒程度の早いピーク電圧を抑制することができるだけでなく、インダクタのインダクタンスによるフィルタ効果により、ローパスフィルタ（ノイズフィルタ）の機能を有することができる。
【００１２】
本発明の請求項４に記載の発明は、特に、非直線性抵抗素子はバリスタであるという構成であり、これにより、静電気パルスの０．５〜２ナノ秒程度の早いピーク電圧を抑制することができるだけでなく、インダクタのインダクタンスとバリスタのキャパシタンスによるフィルタ効果により、より効果の高いローパスフィルタ（ノイズフィルタ）の機能を有することができる。
【００１３】
本発明の請求項５に記載の発明は、特に、被保護回路の信号ラインが２ライン以上であり、それぞれの信号ラインに接続したインダクタをコンデンサによって結合させたという構成であり、これにより、信号ラインの静電気パルスの０．５〜２ナノ秒程度の早いピーク電圧を抑制し、さらに、コモンモードチョークフィルタの機能も追加した回路を実現できる。
【００１４】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１を用いて、本発明の特に請求項１，２および４に記載の発明について説明する。
【００１５】
図１は本発明の実施の形態１における静電気抑制回路のブロック図であり、非直線性抵抗素子としてバリスタを用いた場合である。図１において、２０１はバリスタ、２０２はインダクタ、２０３は入力用端子、２０４は出力用端子、２０５はグランド用端子である。そして出力用端子２０４が被保護機器に接続されているのである。
【００１６】
続いて、本実施の形態１の静電気抑制回路について、図１のインダクタ２０２として測定周波数３００ＭＨｚから約６００ＭＨｚの範囲で２００Ω以下のインピーダンスを持つチップインダクタを用い、バリスタ２０１として静電容量が７５ｐＦ、１ｍＡが流れる時の電圧を示すバリスタ電圧Ｖ１ｍＡが２７Ｖの積層バリスタを用いた場合、および、図１のインダクタ２０２として測定周波数３００ＭＨｚから８００ＭＨｚの範囲の全域で２００Ω以上のインピーダンスを持つチップインダクタを用い、バリスタ２０１として静電容量が７５ｐＦ、バリスタ電圧Ｖ１ｍＡが２７Ｖの積層バリスタを用いた場合について、静電気試験を行い評価した。
【００１７】
静電気試験は、図２に示す回路により行った。スイッチ１０３を接続して直流電源１０１より抵抗１０２を介し所定の電圧を印加して、静電容量１５０ｐＦの容量ボックス１０４に電荷をチャージした後、スイッチを切り替えてスイッチ１０３を開放しスイッチ１０５を接続して、容量ボックス１０４にチャージした電荷を静電気パルスとして、抵抗１０６を介して信号ライン１０８を通して被保護機器１１０に印加するというものである。
【００１８】
そして、図２に示すように、本実施の形態１の静電気抑制回路は、評価試料１０９として、入力用端子２０３を信号ライン１０８の入力側つまり抵抗１０６側に接続し、出力用端子２０４を信号ライン１０８の出力側つまり被保護機器１１０側に接続し、グランド用端子２０５をグランドライン１０７に接続した。すなわち、インダクタ２０２を被保護機器１１０に接続する信号ライン１０８に直列に接続し、バリスタ２０１を信号ライン１０８の入力側とグランドライン１０７間に接続して設けた。
【００１９】
そして静電気パルスを印加した時の、被保護機器１１０の直前の信号ライン１０８とグランドライン１０７間の電圧波形を測定することにより、静電気パルスをバイパスさせて被保護機器１１０に印加される電圧を抑制する効果、つまり、評価試料１０９である静電気抑制回路の静電気パルスに対する吸収抑制効果を評価した。また、比較のために、静電容量が７５ｐＦ、バリスタ電圧Ｖ１ｍＡが２７Ｖの従来の積層バリスタを信号ライン１０８とグランドライン１０７間に接続して設けた場合の静電気パルスに対する吸収抑制効果も評価した。
【００２０】
評価結果の電圧波形を、図３、図４、図５、図６および図７に示す。図３は、静電気抑制回路を設けない場合、すなわち図２に示す静電気試験回路により８ｋＶを印加した静電気パルスの電圧波形である。そして、図４は従来の積層バリスタを信号ライン１０８とグランドライン１０７間に接続して設けた場合の被保護機器１１０に印加される電圧波形であり、図５は本実施の形態１におけるインダクタ２０２として測定周波数３００ＭＨｚから約６００ＭＨｚの範囲で２００Ω以下のインピーダンスを持つチップインダクタを用いた静電気抑制回路を設けた場合の被保護機器１１０に印加される電圧波形であり、図６は本実施の形態１におけるインダクタ２０２として測定周波数３００ＭＨｚから８００ＭＨｚの範囲の全域で２００Ω以上のインピーダンスを持つチップインダクタを用いた静電気抑制回路を設けた場合の被保護機器１１０に印加される電圧波形である。また、図７は、上記実施の形態１のインダクタ２０２として測定周波数３００ＭＨｚから８００ＭＨｚの範囲の全域で２００Ω以上のインピーダンスを持つチップインダクタを用いた静電気抑制回路について、上記実施の形態１とは逆に、入力用端子２０３を信号ライン１０８の出力側つまり被保護機器１１０側に接続し、出力用端子２０４を信号ライン１０８の入力側つまり抵抗１０６側に接続し、グランド用端子２０５をグランドライン１０７に接続し、図２に示す回路により印加される静電気パルスの電圧８ｋＶを印加し、被保護機器１１０に印加される電圧波形である。
【００２１】
図４、図５および図６の評価結果から明らかな様に、図４の従来の積層バリスタを設けた場合はピーク電圧が１５５Ｖであるのに対して、本実施の形態１における静電気抑制回路を設けた場合は、パリスタ部の静電容量およびバリスタ電圧Ｖ１ｍＡが同じであるにもかかわらず、図５のインダクタ２０２として測定周波数３００ＭＨｚから約６００ＭＨｚの範囲で２００Ω以下のインピーダンスを持つチップインダクタの場合でピーク電圧は７５Ｖ、図６のインダクタ２０２として測定周波数３００ＭＨｚから８００ＭＨｚの範囲の全域で２００Ω以上のインピーダンスを持つチップインダクタの場合でピーク電圧は６５Ｖであり、それぞれ大きな電圧抑制効果を有することがわかる。また、本実施の形態１の静電気抑制回路は、被保護機器１１０に対して正しく接続した場合には、大きな電圧抑制効果を有するが、図７に示すように、被保護機器１１０に対して入力用端子２０３と出力用端子２０４とを逆に接続した場合には、被保護機器１１０に印加される電圧波形のピーク電圧は１８０Ｖになり、正しく接続した場合に比べて電圧抑制効果は小さくなる。
【００２２】
上記のように、本実施の形態１の静電気抑制回路を設けた場合には、バリスタを信号ラインの入力側とグランドラインに接続して設け、さらに信号ラインに直列にインダクタを接続した構成になっているため、信号ラインに直列に接続されたインダクタが静電気パルスの立ち上がり部の高周波成分に対しては、相対的に高インピーダンスになるため静電気パルスの信号ラインへの通過を抑制し、バリスタの特性が支配的となりバリスタにより短時間にグランド側にバイパスさせ被保護回路にかかる電圧を大幅に小さくできる。
【００２３】
（実施の形態２）
以下、実施の形態２を用いて、本発明の特に請求項３に記載の発明について説明する。
【００２４】
図８は本発明の実施の形態２における静電気抑制回路のブロック図であり、非直線性抵抗素子としてツェナーダイオードを用いた場合である。図８において、２０７はツェナーダイオード、２０２はインダクタ、２０３は入力用端子、２０４は出力用端子、２０５はグランド用端子である。そして出力用端子２０４が被保護機器と接続されているのである。
【００２５】
そして、本実施の形態２の静電気抑制回路について、静電気試験を行い評価した。具体的には、図８のインダクタ２０２として測定周波数３００ＭＨｚから８００ＭＨｚの範囲の全域で２００Ω以上のインピーダンスを持つチップインダクタを用い、ツェナーダイオード２０７として、１ｍＡが流れる時の電圧を示すツェナー電圧が６．３Ｖのツェナーダイオードを用いた場合について評価した。
【００２６】
評価は、実施の形態１で説明した静電気試験と同様に、本実施の形態２の静電気抑制回路を図２に示す評価試料１０９として、入力用端子２０３を信号ライン１０８の入力側つまり抵抗１０６側に接続し、出力用端子２０４を信号ライン１０８の出力側つまり被保護機器１１０側に接続し、グランド用端子２０５をグランドライン１０７に接続し、図５に示す回路により印加される静電気パルスの電圧８ｋＶを印加し、被保護機器１１０に印加される電圧波形を測定して、その抑制効果を評価した。その評価結果の電圧波形を、図９および図１０に示す。図９は比較のためにツェナー電圧が６．３Ｖの従来のツェナーダイオードのみを信号ライン１０８とグランドライン１０７間に接続して設けた場合の被保護機器１１０に印加される電圧波形であり、図１０は本実施の形態２における電圧波形である。
【００２７】
図９および図１０の評価結果から明らかな様に、図９の従来のツェナーダイオードのみを設けた場合はピーク電圧が１１０Ｖであるのに対して、本実施の形態２における静電気抑制回路を設けた場合は、ツェナーダイオードのツェナー電圧が同じであるにもかかわらずピーク電圧は３０Ｖであり大きな電圧抑制効果を有することがわかる。
【００２８】
上記のように、本実施の形態２の静電気抑制回路を設けた場合には、ツェナーダイオードを信号ライン入力側とグランドラインに接続して設け、さらに信号ラインに直列にインダクタを接続した構成になっているため、信号ラインに直列に接続されたインダクタが静電気パルスの立ち上がり部の高周波成分に対しては、相対的に高インピーダンスになるため静電気パルスの信号ラインへの通過を抑制し、ツェナーダイオードの特性が支配的となりツェナーダイオードにより短時間にグランド側にバイパスさせ被保護回路にかかる電圧を大幅に小さくできる。
【００２９】
（実施の形態３）
以下、実施の形態３を用いて、本発明の特に請求項５に記載の発明について説明する。
【００３０】
図１１は本発明の実施の形態３における静電気抑制回路のブロック図である。図１１において、２０１ａは第１のバリスタ、２０１ｂは第２のバリスタ、２０２ａは第１のインダクタ、２０２ｂは第２のインダクタ、２０３ａは第１の入力用端子、２０３ｂは第２の入力用端子、２０４ａは第１の出力用端子、２０４ｂは第２の出力用端子、２０５はグランド用端子、２０６は２本のラインを結合するためのコンデンサである。
【００３１】
そして、本実施の形態３の静電気抑制回路について、静電気試験を行い評価した。具体的には、図１１のインダクタ２０２ａおよび２０２ｂとして測定周波数３００ＭＨｚから８００ＭＨｚの範囲の全域で２００Ω以上のインピーダンスを持つチップインダクタを用い、バリスタ２０１ａおよび２０１ｂとして静電容量が７５ｐＦ、バリスタ電圧Ｖ１ｍＡが２７Ｖの積層バリスタを用いた場合について評価した。
【００３２】
評価は、実施の形態１で説明した静電気試験と同様に、本実施の形態１の静電気抑制回路を図２に示す評価試料１０９として、第１の入力用端子２０３ａを信号ライン１０８の入力側つまり抵抗１０６側に接続し、第１の出力用端子２０４ａを信号ライン１０８の出力側つまり被保護機器１１０側に接続し、グランド用端子２０５をグランドライン１０７に接続し、図２に示す回路により印加される静電気パルスの電圧８ｋＶを印加し、被保護機器１１０に印加される電圧波形を測定して、その抑制効果を評価した。
【００３３】
その評価結果を図１２に示す。また、第２の入力用端子２０３ｂを信号ライン１０８の入力側つまり抵抗１０６側に接続し、第２の出力用端子２０４ｂを信号ライン１０８の出力側つまり被保護機器１１０側に接続し、グランド用端子２０５をグランドライン１０７に接続し、その抑制効果を評価した場合も、図１２と同様の結果を得た。
【００３４】
図１２に示すように、本実施の形態３の静電気抑制回路を設けた場合には、被保護機器１１０に印加される電圧波形のピーク電圧は６０Ｖであり、上記実施の形態１と比較しても、さらに大きな電圧抑制効果を有することがわかる。
【００３５】
さらに、本実施の形態３における静電気抑制回路は、２ラインの信号ラインに対応することができる。さらに、２つのインダクタが互いに容量結合しているため、コモンモードノイズフィルタとしての機能も有している。たとえば、２本の信号ラインのそれぞれに上記実施の形態１における静電気抑制回路をそれぞれ取りつけた場合、コモンモードでの１００ＭＨｚのインピーダンスは数〜数十Ωであったのに対し、本実施の形態３における静電気抑制回路を２ラインに対し取りつけた場合、コモンモードでの１００ＭＨｚのインピーダンスは１００Ω以上になりコモンモードでのノイズフィルタとして大きな効果を持っていた。
【００３６】
なお、上記実施の形態１〜３の静電気抑制回路においては、インダクタのインダクタンス、バリスタのキャパシタンス、ツェナーダイオードのキャパシタンスにより、ローパスフィルタの機能を有しているので、これらのインダクタンスとキャパシタンスを適当な値に合わせることで、Ｌ型やπ型の多段のローパスフィルタとすることができ、ローパスフィルタとしての機能の効果をさらに高めることもできる。また、より多段のローパスフィルタを実現するため、インダクタと出力端子の間にインダクタを追加してもよいし、また、出力端子とグランド端子の間にバリスタやツェナーダイオードを追加してもよい。
【００３７】
また、上記実施の形態３の静電気抑制回路においては、バリスタをツェナーダイオードに置き換えても構わないし、バリスタおよびインダクタをそれぞれ４つ、８つと増やし、ラインを４本、８本と増やしても良い。
【００３８】
【発明の効果】
以上のように本発明は、電気回路において、被保護回路の信号ラインにインダクタの片方の端子を接続し、前記インダクタのもう一方の端子に非直線性抵抗素子の片方の端子を他の部品を介さずに接続し、前記非直線性抵抗素子のもう一方の端子をグランドに接続した静電気抑制回路であり、この回路構成を適用することによって、信号ラインに直列に接続されたインダクタが静電気パルスの立ち上がり部の高周波成分に対しては相対的に高インピーダンスになるため、静電気パルスの信号ラインへの通過を抑制し、非直線性抵抗素子の特性が支配的となり非直線性抵抗素子により短時間にグランド側にバイパスさせ被保護回路にかかる電圧を大幅に小さくできる。したがって、接続された電気回路を確実に保護することのできる静電気抑制回路となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における静電気抑制回路のブロック図
【図２】本発明の実施の形態１における静電気試験の回路図
【図３】静電気試験回路により印加される静電気パルスの電圧波形を示す図
【図４】従来の積層バリスタを接続した場合の被保護機器に印加される電圧波形を示す図
【図５】本発明の実施の形態１における静電気抑制回路を設けた場合の被保護機器に印加される電圧波形の一例を示す図
【図６】同静電気抑制回路を設けた場合の被保護機器に印加される電圧波形の他の例を示す図
【図７】同静電気抑制回路を逆に接続して設けた場合の被保護機器に印加される電圧波形を示す図
【図８】本発明の実施の形態２における静電気抑制回路のブロック図
【図９】従来のツェナーダイオードを接続した場合の被保護機器に印加される電圧波形を示す図
【図１０】本発明の実施の形態２における静電気抑制回路を設けた場合の被保護機器に印加される電圧波形を示す図
【図１１】本発明の実施の形態３における静電気抑制回路のブロック図
【図１２】同静電気抑制回路を設けた場合の被保護機器に印加される電圧波形を示す図
【符号の説明】
１０１  直流電源
１０２，１０６  抵抗
１０３，１０５  スイッチ
１０４  容量ボックス
１０７  グランドライン
１０８  信号ライン
１０９  評価試料
１１０  被保護機器
２０１，２０１ａ，２０１ｂ  バリスタ
２０２，２０２ａ，２０２ｂ  インダクタ
２０３，２０３ａ，２０３ｂ  入力用端子
２０４，２０４ａ，２０４ｂ  出力用端子
２０５  グランド用端子
２０６  コンデンサ
２０７  ツェナーダイオード
【図１】
2004311878.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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