(57)【要約】【課題】高速にメモリセル読み出し動作を行う。【解決手段】帰還型バイアス回路３は、負荷回路４により駆動されてビット線ＢＬに流れる電流量を制限することによりビット線電位が所定電位に安定化させる。コンパレータ回路５は、メモリセル情報が伝達されるビット線ＢＬと接続されており、負荷回路４により駆動されてビット線ＢＬに流れる電流値に対応する電圧値を所定の基準電圧値と比較して、その出力端からメモリセル情報の値を読み出す。プリチャージ回路６は、負荷回路４からビット線ＢＬに印加される駆動電圧が所定電位を越える場合に、ビット線ＢＬに充電される電荷を放電させる。ビット線リーク回路７は、外部からの充電開始信号によりビット線ＢＬに充電電流を供給し、負荷回路４から印加される駆動電圧が所定電位を越える場合に、ビット線ＢＬへの充電電流を遮断する。【選択図】　図１
2004071067.tif 000002
【特許請求の範囲】
【請求項１】
負荷回路により駆動されて該ビット線にメモリセル情報に応じて流れる電流値に対応する電圧値を比較回路で所定の基準電圧値と比較して、該メモリセル情報の値を読み出すメモリセル情報の読み出し回路において、
外部からの充電開始信号により該ビット線に充電電流を供給し、該負荷回路から該ビット線に印加される駆動電圧が所定電位を越える場合に該ビット線への充電電流を遮断する充電回路と、
該負荷回路により駆動されて該ビット線に流れる電流量を制限することにより該ビット線電位が所定電位に安定するように制御する帰還型バイアス回路と、
該負荷回路から該ビット線に印加される駆動電圧が所定電位を越えた場合に、該ビット線に充電される電荷を放電させる放電回路とを有するメモリセル情報の読み出し回路。
【請求項２】
前記帰還型バイアス回路および充電回路は、前記負荷回路により駆動されて前記比較回路に入力される充電電位を帰還的に制御し、該充電電位を該比較回路の所定動作範囲内に制限する請求項１記載のメモリセル情報の読み出し回路。
【請求項３】
負荷回路により駆動されて該ビット線にメモリセル情報に応じて流れる電流値に対応する電圧値を比較回路で所定の基準電圧値と比較して、該メモリセル情報の値を読み出すメモリセル情報の読み出し回路において、
外部からの充電開始信号により該ビット線に充電電流を供給し、該負荷回路から該ビット線に印加される駆動電圧が所定電位を越える場合に該ビット線への充電電流を遮断する充電回路と、
該負荷回路とビット線間にそのソース電極およびドレイン電極が接続されたトランジスタ素子からなり、該トランジスタ素子のゲート電極に外部からの所定電位を印加することにより該ビット線に流入する電流を制限する分離回路と、
該負荷回路から該ビット線に印加される駆動電圧が所定電位を越えた場合に、該ビット線に充電される電荷を放電させる放電回路とを有するメモリセル情報の読み出し回路。
【請求項４】
前記充電回路は、前記負荷回路により駆動されて前記比較回路に入力される充電電位を帰還的に制御し、前記充電電位を前記比較回路の所定動作範囲内に制限する請求項３記載のメモリセル情報の読み出し回路。
【請求項５】
前記充電回路の出力端は、前記充電開始信号が活性状態の期間、前記比較回路に入力される基準電圧を生成する基準電圧生成回路に設けられた基準電圧用充電回路の出力端に対して短絡されている請求項１〜４のいずれかに記載のメモリセル情報の読み出し回路。
【請求項６】
前記負荷回路の電流駆動能力は該負荷回路の入力制御信号により制御され、該入力制御信号は該メモリセルと同じ電気的特性を有する能動素子を用いて生成されて、該負荷回路の電流駆動能力は該制御信号により該メモリセルの電気的特性の変動を補償するように制御される請求項１〜５のいずれかに記載のメモリセル情報の読み出し回路。
【請求項７】
請求項１〜６のいずれかに記載のメモリセル情報の読み出し回路を用いて該メモリセル情報を読み出す半導体記憶装置。
【請求項８】
前記充電開始信号はアドレス端子信号の遷移を検出する検出結果に基づいて生成される請求項７記載の半導体記憶装置。
【請求項９】
前記メモリセルは、フラッシュメモリセル、磁気抵抗素子およびリードオンリーメモリセルのいずれかである請求項７または８記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高速にメモリセル情報を読み出し可能とするメモリセル情報の読み出し回路およびこれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、電気的に書き換え可能な不揮発性メモリとして、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍａｂｌｅ　ＲｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ）やフラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）の他、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　ＲＡＭ）やＯＵＭ（Ｏｖｏｎｉｃ　Ｕｎｉｆｉｅｄ　Ｍｅｍｏｒｙ）など様々な不揮発性メモリが提案されている。
【０００３】
これらの不揮発性メモリはメモリセルにデータを記憶させて読み出すということに関しては共通している。これらメモリセルの構成は様々であるが、例えば、フラッシュメモリでは、浮遊ゲートを備えるＭＯＳＦＥＴをメモリセルとして用いている。このメモリセルの浮遊ゲートにおける電荷の蓄積状態に応じてメモリセルトランジスタの閾値が変化し、この閾値の大小をデータとして記憶させている。このメモリセルデータの読み出しには、ワード線とビット線とによって選択されたメモリセルのドレイン電極にビット線を通じて所定の電圧を印加して、メモリセルに流れる閾値の大小による電流の変化、つまりメモリセルに接続されているビット線電流変化をセンスアンプ回路などで情報読み出しをしている。
【０００４】
また、ＭＲＡＭは、上記メモリセルトランジスタとはメモリセル構成が異なり、ＴＭＲ（ＴｕｎｎｅｌＭａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）素子とトランジスタを組み合わせたメモリセルなどが提案されているものの、そのメモリセルの読み出し手法は、フラッシュメモリと同様にメモリセルに接続されるビット線に所定の電圧を印加して、そのビット線電流の変化をセンスアンプ回路などで読み出している。これらメモリセルの電流変化を読み出す回路としては、そのメモリとしての性能向上のため、少ないビット線電流変化で高速に読み出す回路が求められている。
【０００５】
図２１は、従来のメモリセル情報の読み出し回路を示す回路図である。
【０００６】
図２１において、メモリセル情報の読み出し回路１００は、各ワード線ＷＬにそれぞれ接続された複数のメモリセルを有するメモリセルアレイ１０１と、このメモリセルアレイ１０１内から所定のメモリセルを選択するためのビット線選択トランジスタ１０２と、これに接続された帰還型バイアス回路１０３と、これに接続された負荷回路１０４と、負荷回路１０４と帰還型バイアス回路１０３の接続点を一方の入力端（ノード１０６）とし、リファレンス電圧を入力する他方の入力端１０７としてその出力端１０８から比較結果を読み出しデータとして出力するコンパレータ回路１０５とを有している。
【０００７】
上記構成により、以下、そのメモリセル情報の読み出し回路の動作について説明する。
【０００８】
今、メモリセルアレイ１０１がフラッシュメモリセルで構成されている場合に、ワード線とビット線とによって、メモリセルアレイ１０１内の読み出しメモリセルが選択されるものとする。この選択動作に先立ち、ビット線電位はＧＮＤレベルにある。
【０００９】
まず、読み出しメモリセルのワード線が選択され、ビット線選択トランジスタ１０２によりその読み出しメモリセルのビット線が選択されると、負荷回路１０４によりビット線の充電が開始される。ある電位までビット線への充電が行われると、帰還型バイアス回路１０３によりビット線電位がクランプされ、選択メモリセルに流れる電流と負荷回路１０４とに応じてノード１０６の電位が決定する。即ち、ビット線電位が所定の電位まで上昇すると、ビット線に接続されたインバータ回路の出力電位が反転し、帰還型バイアス回路１０３のＮチャネルトランジスタを遮断することにより負荷回路１０４からビット線への電流を抑制する。
【００１０】
一方、コンパレータ回路１０５における一方の入力端（ノード１０６）の電圧は負荷回路１０４が同じであると、メモリセルに流れる電流に応じて電圧が変化する。メモリセルに流れる電流はフラッシュメモリの場合、メモリセルトランジスタの閾値により変化するため、メモリセルトランジスタの閾値によりノード１０６の電圧が変化する。
【００１１】
また、コンパレータ回路１０５における他方の入力端のリファレンス電圧（以下、ＲＥＦ電圧という）は、ノード１０６の電圧変化がコンパレータ回路１０５で判別できるような基準電圧を準備する。例えば、ノード１０６の電圧で、メモリセルトランジスタの閾値が大きい場合と小さい場合のそれぞれで出力される電圧の中間電圧をＲＥＦ電圧とし、コンパレータ回路１０５では、ＲＥＦ電圧よりもノード１０６の電圧の方が大きいかまたは小さいかを判別することにより、メモリセルトランジスタの閾値の大小を判定し、メモリセルに格納される情報の読み出しを行うことができる。
【００１２】
しかしながら、メモリセル電流、即ちビット線電流に対して負荷回路１０４の電流供給能力が大きいと、ノード１０６に出力される電圧が読み出し動作にとって良好な値とはならない。即ち、前述したようにノード１０６の電圧はメモリセルトランジスタの閾値に依存するため、ビット線選択トランジスタ１０２が導通し、ビット線電流が流れると負荷回路１０４の電流供給能力に応じてしてメモリセルトランジスタの閾値の変動に対するノード１０６の電圧変動が大きくなる。したがって、あまり電流供給能力が大きい負荷回路１０４にできない。このことは、ビット線容量が大きいと、情報の読み出しに良好なビット線電圧になるまでに時間を費やすことを意味し、メモリセル情報の読み出し時間の増大ということを意味する。
【００１３】
ところが、半導体記憶装置の大容量化と低コスト化のために、回路の微細化による誘電体層の薄膜化の関係でビット線容量は大きくなっている。したがって、ビット線容量が大きい場合にも、高速にメモリセル情報の読み出し動作が行える読み出し回路が求められている。
【００１４】
このため、ビット線充電回路（以下、プリチャージ回路という）を有するメモリセル情報の読み出し回路が、特開２０００−３１１４９３に提案されており、これを図２２に示している。なお、図２２では、図２１の部材と同一の作用効果を有する部材には同一の部材番号を付してその説明を省略すると共に、図２１の部材と対応させて部材番号を付している。
【００１５】
図２２において、メモリセル情報の読み出し回路１００Ａは、メモリセルアレイ１０１中のメモリセル１０１ａと、帰還型バイアス回路１０３Ａと、負荷回路１０４Ａと、コンパレータ回路１０５と、ビット線をプリチャージするプリチャージ回路１０９とを有している。
【００１６】
上記構成により、以下、このメモリセル情報の読み出し回路１００Ａの動作について説明する。
【００１７】
まず、負荷回路１０４Ａの電流供給能力より十分大きい電流供給能力を持つプリチャージ回路１０９により高速にビット線の充電を行う。
【００１８】
次に、ある電位まで充電されたところでプリチャージ回路１０９の動作を止め、負荷回路１０４Ａと帰還型バイアス回路１０３Ａとメモリセル電流により読み出し動作を行う。
【００１９】
この読み出し回路１００Ａにおいては、アドレス遷移検知回路（図示せず）などで生成される信号を元に生成される信号であるＡＴＤＰ信号パルスによりプリチャージ期間を決めていると共に、帰還型バイアス回路１０３Ａによりビット線のクランプ電圧を決定している。
【００２０】
即ち、読み出し動作の初期において、センスアンプ活性化信号ＳＡＥが”Ｌ”レベルになることにより、帰還型バイアス回路１０３Ａによりビット線電位が所定のクランプ電圧に安定すると共に、ビット線プリチャージ信号に相当するＡＴＤＰ信号が”Ｌ”レベルになることにより、プリチャージ回路１０９を介してビット線電位を急速に充電する。
【００２１】
【発明が解決しようとする課題】
上記従来の帰還型バイアス回路１０３Ａのトランジスタ１１０の動作について説明する。
【００２２】
ビット線がクランプ電圧まで充電された状態で、プリチャージ回路１０９の出力端（ノード１０９Ｎ）の電圧が選択メモリセル１０１ａの電流能力に応じて微小変化すると、帰還型バイアス回路１０３Ａの駆動回路１１１の出力端（ノード１１１Ｎ）の電圧が変化するように駆動回路１１１の出力調整を行う。即ち、ノード１１１Ｎの出力電圧、つまり、トランジスタ１１０のゲート電圧が変化すると、トランジスタ１１０のオン抵抗が変化する。このトランジスタ１１０のオン抵抗の変化は、ノード１０９Ｎの出力電圧が低ければ、トランジスタ１１０のゲート入力端のノード１１１Ｎの電圧は上昇し、その結果、トランジスタ１１０のオン抵抗は下がる。これとは逆に、プリチャージ回路１０９の出力端のノード１０９Ｎの電圧が高ければ、トランジスタ１１０のゲート入力端のノード１１１Ｎの電圧は下がり、その結果、トランジスタ１１０のオン抵抗は上がる。
【００２３】
このように、プリチャージ回路１０９の出力端のノード１０９Ｎの電圧変化でトランジスタ１１０のオン抵抗が変化する。したがって、負荷回路１０４Ａから供給される電流は、トランジスタ１１０のオン抵抗の変化によって、コンパレータ回路１０５の一方の入力端（ノード１０６Ｎ）に電圧差を発生させることになる。
【００２４】
次に、プリチャージ回路１０９のプリチャージ動作について説明する。
【００２５】
選択メモリセル１０１ａのビット線をプリチャージする場合、ＡＴＤＰ信号の入力によりプリチャージ回路１０９が動作し、ビット線を急速に充電する。仮にＡＴＤＰ信号によりビット線が所望の電位、つまり帰還型バイアス回路１０３Ａによって決定するビット線クランプ電圧に到達する前にプリチャージ回路１０９が停止する場合、つまり、帰還型バイアス回路１０３Ａの出力側のトランジスタ１１０がオフ状態になる場合、負荷回路１０４Ａにより緩やかにビット線充電が続けられ、所望の電位に到達するまでメモリセル１０１ａの情報読み出しのためのノード１０６Ｎの電圧がビット線電流が多いか、または少ないかによって大きく電位差が開かない。なぜならば、ビット線が帰還型バイアス回路１０３Ａのビット線クランプ電圧より低い場合、帰還型バイアス回路１０３Ａ内のノード１１１Ｎの出力電位にビット線電流が多い場合と少ない場合で差が生じないからである。帰還型バイアス回路１０３Ａ内のノード１１１Ｎは、ビット線が所望のクランプ電圧近傍になった場合に、プリチャージ回路１０９の出力端のノード１０９Ｎのビット線電流が多いか、または少ないかによって生じる微小な電圧変化を駆動回路１１１の出力端のノード１１１Ｎにおける出力電圧に差が出るように調整しているためである。
【００２６】
また、帰還型バイアス回路１０３Ａのクランプ電圧の決定方法はメモリセル１０１ａの種類によって様々であるが、メモリセル１０１ａの情報読み出しによってメモリセル１０１ａに記憶されているデータが破壊されない電圧範囲であり、かつその電圧範囲内でビット線電流差がなるべく多く発生する電圧として決定する場合が多い。このため、ビット線電圧がクランプ電圧よりも低い場合には、もともと期待している以上のビット線電流差は発生せず、上述している説明にあるように帰還型バイアス回路１０３Ａも期待している動作は行われない。この結果、コンパレータ回路１０５の一方の入力端（ノード１０６Ｎ）の電圧もビット線電流が多いか、または少ないかによって大きく電位差が開くことも期待できない。このように、ノード１０６Ｎのビット線電流が多いか、または少ないかによって電位差が大きく発生しないというのは、コンパレータ回路１０５のコンパレート動作が遅くなるということを示しており、その結果、メモリセル１０１ａの情報読み出し動作時間が増加することになる。以上により、ビット線の充電不足はメモリセル１０１ａの情報読み出し時間の増大を招くことになる。
【００２７】
次に、ＡＴＤＰ信号によりビット線が所望の電位、つまり帰還型バイアス回路１０３Ａによって決定されるビット線クランプ電圧に到達してもプリチャージ回路１０９が動作した場合、つまり、プリチャージ回路１０９の出力段のトランジスタ１０９ａのオン状態が続く場合について説明する。
【００２８】
この場合、ビット線は帰還型バイアス回路１０３Ａにて設定されているクランプ電圧まで充電されている。それ以上の充電をプリチャージ回路１０９が行おうとしても、帰還型バイアス回路１０３Ａのノード１１１Ｎの電圧が下がり、プリチャージ回路１０９のトランジスタ１０９ａがオフ状態になることにより、プリチャージ回路１０９の充電動作がストップする。この状態の場合、トランジスタ１１０もオフ状態となり、ビット線への充電動作が行われないが、ノード１０６Ｎが、負荷回路１０４Ａにより充電される。この結果、ノード１０６Ｎが負荷回路１０４Ａによって決定される充電電圧限度まで充電されてしまう可能性がある。例えば、負荷回路１０４Ａの場合、電源電圧からＮｃｈトランジスタ１０４ａの閾値分低下した電位近くまで上昇する可能性がある。もちろん、上述したように、帰還型バイアス回路１０３Ａのトランジスタ１１０のゲート電圧も変化し、ドレイン電圧とソース電圧差もある状態なので、プリチャージ完了後はノード１０６Ｎはビット線の電流が多いか、または少ないかによって大きく電位差が発生する。しかしながら、電位差が大きいものの、ノード１０６Ｎの電位がある電位まで上昇してしまうと、ノード１０６Ｎを一方の入力端としたコンパレータ回路１０５の動作ポイントまでノード１０６Ｎの電位が下がらないと、コンパレータ回路１０５が高速に動作しない。つまり、メモリセル１０１ａの情報読み出し動作時間に無駄が発生していることになる。もちろん、ノード１０６Ｎが充電されて電位が上昇している間に、ＡＴＤＰ信号によりプリチャージ回路１０９によるプリチャージ動作が終わる場合で、かつ、ビット線電流が所望通りに流れている場合は、充電動作の終わりと共に、ノード１０６Ｎの電位上昇も終了し、メモリセル１０１ａからの情報読み出し動作が開始される。
【００２９】
しかしながら、ノード１０６Ｎはビット線と比較すると非常に配線長が短く、ビット線充電速度と比較すると、非常に短い時間で充電される場合がある。つまり、充電完了から短時間でもＡＴＤＰ信号が充電動作を行うとなると、ノード１０６Ｎの電位上昇が発生してしまう。
【００３０】
さらに、実際のデバイスでは、電圧、温度、プロセスなどの物理的条件がばらつく。このような全ての条件で、ＡＴＤＰ信号を最適プリチャージ幅にするということは実際の問題として困難であった。
【００３１】
これらの問題を総合的に考えて、トータルとしてメモリセル１０１ａからの情報読み出し動作時間が短くなるようにプリチャージ信号幅を決定すると、ビット線充電不足より完全にビット線が充電完了するまでプリチャージ信号幅を伸ばして、ノード１０６Ｎの電圧上昇を行い、プリチャージ動作完了後、ノード１０６Ｎがコンパレータ回路１０５の動作ポイントまで電圧が下がった後、読み出し動作を行う場合もあった。この場合も、上述しているようにノード１０６Ｎの電圧がコンパレータ回路１０５の動作ポイントまで下がるまでの時間がメモリセル１０１ａの情報読み出し時間の無駄になる。
【００３２】
また、ビット線電流の多い、または少ないというのは、ワード線ＷＬの選択動作と非常に密接に関係する。例えば、メモリアレイがフラッシュメモリセルの場合、ワード線電位が最終到達電位まで到達していない場合、メモリセルトランジスタ１０１ａのゲート電圧が低い状態になるので、ビット線電流も少ないということになる。
【００３３】
一方、負荷回路１０４Ａからの供給電流がワード線電位に依存せず、供給電流が変化しない回路の場合、ビット線電流が少ない状態ではノード１０６Ｎへの出力も期待通りとならず、ワード線電位が最終到達電位になり、ビット線電流が十分得られるまで、メモリセル１０１ａからの情報読み出し時間が長くなる場合もある。
【００３４】
ワード線ＷＬの選択動作とビット線ＢＬのプリチャージ動作とは、メモリセル読み出し時間を短縮するため、同時に動作することが多い。この場合、ワード線選択が途中状態、つまり、ワード線電位が最終到達電位まで到達していおらず、かつビット線プリチャージ動作が所望のクランプ電圧まで完了してしまう条件が発生すると、ビット線電流はワード線が最終到達電位に達した時のビット線電流より少ないため、負荷回路１０４Ａの電流供給能力の方が大きく、ノード１０６Ｎの電圧上昇は更に加速され、更に短時間でノード１０６Ｎの電位上昇が発生してしまう。
【００３５】
上記の説明に加えて、プリチャージ回路１０９の制御を帰還型バイアス回路１０３Ａ内の出力ノード１１１Ｎ、つまり、トランジスタ１１０のゲート端子に接続されるノード１１１Ｎの電圧で行うという場合について考える。
【００３６】
ノード１１１Ｎは元々選択ビット線のクランプ電圧を決定するために動作し、クランプ電圧付近では、ノード１０９Ｎの微小な電圧変化に応じてその電圧も変化する。しかしながら、ビット線のプリチャージ動作という意味では、クランプ電圧付近では既に充電動作を終えているため、ほとんど電流供給能力がなくなり、帰還型バイアス回路１０３Ａで設定されるクランプ電圧以上の充電は行われないことから制御に用いることはできない。
【００３７】
このように、帰還型バイアス回路１０３Ａを設けてクランプ電圧を設定し、プリチャージ回路１０９を設けて急速な充電を行っても、これらを用いて読み出し時間を短縮するように制御することは非常に困難であった。
【００３８】
本発明は、上記事情に鑑みて為されたもので、高速にメモリセル読み出し動作を行うことができるメモリセル情報の読み出し回路およびこれを用いた半導体記憶装置装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明のメモリセル情報の読み出し回路は、負荷回路により駆動されてビット線にメモリセル情報に応じて流れる電流値に対応する電圧値を比較回路で所定の基準電圧値と比較して、メモリセル情報の値を読み出すメモリセル情報の読み出し回路において、外部からの充電開始信号によりビット線に充電電流を供給し、負荷回路からビット線に印加される駆動電圧が所定電位を越える場合にビット線への充電電流を遮断する充電回路と、負荷回路により駆動されてビット線に流れる電流量を制限することによりビット線電位が所定電位に安定するように制御する帰還型バイアス回路と、負荷回路からビット線に印加される駆動電圧が所定電位を越えた場合に、ビット線に充電される電荷を放電させる放電回路とを有するものであり、そのことにより上記目的が達成される。
【００４０】
また、好ましくは、本発明のメモリセル情報の読み出し回路における帰還型バイアス回路および充電回路は、負荷回路により駆動されて比較回路に入力される充電電位を帰還的に制御し、充電電位を比較回路の所定動作範囲内に制限する。
【００４１】
さらに、好ましくは、本発明のメモリセル情報の読み出し回路は、負荷回路により駆動されてビット線にメモリセル情報に応じて流れる電流値に対応する電圧値を比較回路で所定の基準電圧値と比較して、メモリセル情報の値を読み出すメモリセル情報の読み出し回路において、外部からの充電開始信号によりビット線に充電電流を供給し、負荷回路から印加される駆動電圧が所定電位を越える場合に、ビット線への充電電流を遮断する充電回路と、負荷回路とビット線間にそのソース電極およびドレイン電極が接続されたトランジスタ素子からなり、トランジスタ素子のゲート電極に外部からの所定電位を印加することによりビット線に流入する電流を制限する分離回路と、負荷回路から該ビット線に印加される駆動電圧が所定電位を越えた場合にビット線に充電される電荷を放電させる放電回路とを有するものであり、そのことにより上記目的が達成される。
【００４２】
さらに、好ましくは、本発明のメモリセル情報の読み出し回路における充電回路は、負荷回路により駆動されて比較回路に入力される充電電位を帰還的に制御し、充電電位を比較回路の所定動作範囲内に制限する。
【００４３】
さらに、好ましくは、本発明のメモリセル情報の読み出し回路における充電回路の出力端は、充電開始信号が活性状態の期間、比較回路に入力される基準電圧を生成する基準電圧生成回路に設けられた基準電圧用充電回路の出力端に対して短絡されている。
【００４４】
さらに、好ましくは、本発明のメモリセル情報の読み出し回路において、負荷回路の電流駆動能力は負荷回路の入力制御信号により制御され、入力制御信号はメモリセルと同じ電気的特性を有する能動素子を用いて生成されて、負荷回路の電流駆動能力は制御信号によりメモリセルの電気的特性の変動を補償するように制御される。
【００４５】
本発明の半導体記憶装置は、請求項１〜６のいずれかに記載のメモリセル情報の読み出し回路を用いて該メモリセル情報を読み出すものであり、そのことにより上記目的が達成される。
【００４６】
また、好ましくは、本発明の半導体記憶装置における充電開始信号はアドレス端子信号の遷移を検出する検出結果に基づいて生成される。
【００４７】
さらに、好ましくは、本発明の半導体記憶装置におけるメモリセルは、フラッシュメモリセル、磁気抵抗素子およびリードオンリーメモリセルのいずれかである。
【００４８】
上記構成により、以下、本発明の作用について説明する。
【００４９】
本発明においては、ビット線充電完了動作を帰還型バイアス回路のドレイン電極ノード電圧を使用してコントロールすることにより、コンパレータ入力電圧が、ビット線充電完了後、ビット線電流が多いかまたは少ないかによって高速に電圧差を発生させることが可能となる。さらに、コンパレータ回路に入力されるノード電圧がビット線充電完了後、直ちにコンパレータ回路の動作電圧内になるように、ビット線充電期間中の帰還型バイアス回路のドレイン電極ノード電圧を使用して、ビット線リーク経路をつくり、ビット線充電時のコンパレータ回路に入力されるノードの不必要な電圧上昇を防止する。
【００５０】
【発明の実施の形態】
以下、本発明のメモリセル情報の読み出し回路における実施形態について図面を参照しながら説明する。
【００５１】
図１は、本発明のメモリセル情報の読み出し回路の一実施形態における要部構成の回路図と共に示すブロック図である。
【００５２】
図１において、メモリセル情報の読み出し回路１は、複数の記憶セルを持つメモリセルアレイ２と、帰還型バイアス回路３と、負荷回路４と、比較回路としてのコンパレータ回路５と、充電回路としてのプリチャージ回路６と、放電回路としてのビット線リーク回路７と、ビット線選択トランジスタ８とを有している。
【００５３】
メモリセルアレイ２には、図２のフラッシュメモリセル２ａが複数個、マトリクス状に配設されている。
【００５４】
帰還型バイアス回路３は、負荷回路４により駆動されてビット線ＢＬに流れる電流量を制限することによりビット線電位が所定電位に安定化するように制御する。
【００５５】
負荷回路４は、図３のＰｃｈトランジスタ４ａで構成されており、負荷回路４の特性とビット線電流との電流―電圧特性関係は図４に示される関係を有している。
【００５６】
コンパレータ回路５は、メモリセル情報が伝達されるビット線ＢＬと接続されており、負荷回路４により駆動されてビット線ＢＬに流れる電流値に対応する電圧値を所定の基準電圧値と比較して、その出力端からメモリセル情報の値を読み出すようになっている。
【００５７】
プリチャージ回路６は、負荷回路４からビット線ＢＬに印加される駆動電圧が所定電位を越える場合に、ビット線ＢＬに充電される電荷を放電させるようになっている。この場合、プリチャージ回路６の電流供給能力は負荷回路４の電流供給能力よりも非常に高い。
【００５８】
ビット線リーク回路７は、外部からの充電開始信号によりビット線ＢＬに充電電流を供給し、負荷回路４から印加される駆動電圧が所定電位を越える場合に、ビット線ＢＬへの充電電流を遮断する。
【００５９】
ビット線選択トランジスタ８は、ゲート電極へのビット線選択信号によりノード１１Ｎとこれに対応したビット線ＢＬとを接続または遮断可能とする。
【００６０】
上記構成により、以下、そのメモリセル情報の読み出し回路の各動作についてそれぞれ説明する。
【００６１】
メモリセル２ａの選択は、従来の場合と同様に、図２に示すワード線ＷＬとビット線ＢＬによって行われるものとする。選択されたビット線ＢＬへの充電を行うという動作も従来と同じであり、充電開始前には、ビット線ＢＬはＧＮＤレベル（設置電位）にある。充電開始は、ＰＲＣ信号が入力されるプリチャージ期間で決定される。このＰＲＣ信号は、従来例で説明したＡＴＤＰ信号と同様に、アドレス遷移検知回路などで生成される信号を元に作られた信号である。
【００６２】
充電開始前には、ビット線ＢＬがＧＮＤレベルであるのでノード１２ＮもＧＮＤレベルである。したがって、出力ノード１３ＮはＶＣＣレベルとなり、トランジスタ３１はオン状態となる。この結果、ノード１１ＮもＧＮＤレベルとなる。ノード１１ＮがＧＮＤレベルであるので、ノード１４ＮはＶＣＣレベルとなり、トランジスタ６１はオン状態となる。また、トランジスタ６２はオフ状態である。何らかの原因でノード１１ＮがＧＮＤレベルではない場合は、充電開始前に、ノードをＧＮＤに初期化するトランジスタなどを加えて、ノード１１ＮをＧＮＤレベルにしてもよい。
【００６３】
今、ビット線充電を開始するため、ＰＲＣ信号がＬレベルからＨレベルになり、トランジスタ６２、トランジスタ７２がオン状態になる。トランジスタ６１も充電開始時にはオン状態であるので、プリチャージ回路６により選択ビット線ＢＬの充電が開始される。選択ビット線ＢＬの充電が開始されると、ノード１２Ｎの電圧上昇と共にメモリセルアレイ２のビット線ＢＬの充電も開始される。
【００６４】
このとき、ワード線ＷＬの選択動作が選択ビット線ＢＬの充電と比較して十分に早い場合を考える。この場合、選択ビット線ＢＬのプリチャージ期間後期には選択ワード線ＷＬが最終到達電位に達しており、選択ビット線ＢＬには、読み出し動作に必要な電流が流れている。この状態で、選択ビット線ＢＬが帰還型バイアス回路３で決定されるビット線クランプ電圧付近まで充電動作が完了しているとき、ノード１２Ｎの電位変化を受けてノード１３ＮがＨレベルからＬレベルへと敏感に遷移するようにインバータ回路３２の特性を調整する。この遷移動作が行われると、トランジスタ３１はオン状態からオフ状態へと遷移する。すると、ノード１１Ｎは、トランジスタ３１のドライブ電流が減ってくるので、負荷回路４の充電により電位が上昇する。ある電圧までノード１１Ｎの電位が上昇すると、インバータ回路６３が動作し、ノード１４ＮがＨレベルからＬレベルへと遷移するようにインバータ回路６３を調整する。つまり、プリチャージ回路６によるビット線充電電流が少なくなる。一方、ノード１１Ｎの電位が上昇すると、トランジスタ７１がオン状態となるため、ビット線リーク回路７により、ノード１２Ｎにリーク経路ができる。プリチャージ回路６のビット線充電電流が少なくなると同時に、ビット線リーク回路７によるリーク電流と、メモリセルアレイ２のメモリセル２ａによるビット線電流により、ノード１２Ｎの電位が下がり、その結果、トランジスタ３１がオン状態になり、ノード１１Ｎの電位が下がる。ノード１１Ｎの電位が下がると、プリチャージ回路６が動作し、かつビット線リーク回路７のリーク電流が減る。これらの動作の結果、ノード１１Ｎの電位は、ＰＲＣ信号がＨレベルの間、ビット線充電完了後はある電位を保つ。この状態で、ＰＲＣ信号がＬレベルになる。つまり、プリチャージ期間が完了すると、プリチャージ動作完了直後に、トランジスタ３１がトランジスタ３１の閾値近傍でオフ状態であり、かつ、トランジスタ３１のソース・ドレイン電圧差がある程度存在するようにノード１１Ｎの電圧（この状態を今後、状態Ａという）になるようにコントロールすることが可能となる。
【００６５】
次に、ワード線ＷＬの選択動作が、選択ビット線充電と比較して遅い場合を考える。つまり、プリチャージ期間後に選択ワード線ＷＬが最終到達電位に達しておらず、選択ビット線ＢＬには読み出し動作に必要な電流が流れていない場合を考える。この状態でも、上述したワード線ＷＬの選択動作が選択ビット線充電と比較して十分に早い場合と同様にビット線ＢＬの充電動作が開始され、帰還型バイアス回路３によって決定されるビット線クランプ電圧まで充電動作が続き、ノード１１Ｎがある電位まで上昇するとプリチャージ回路６の充電動作が止まるようにインバータ回路６３の特性を調整する。また、ビット線リーク回路７も動作し、ビット線電流が少ない、つまり、ワード線ＷＬが選択最終電位に達していない場合でも、ビット線リーク回路７によるリーク電流がノード１１Ｎの上昇と共に大きくなり、ある電圧でノード１１Ｎの上昇は止まる。その結果、上述した状態Ａの状態にトランジスタ３１の状態とノード１１Ｎの電圧とをコントロールすることが可能となる。以上により、プリチャージ期間中のワード線選択スピードに関係せず、プリチャージ動作完了直後に、トランジスタ３１の状態とノード１１Ｎの電圧を上述している状態Ａにコントロールすることが可能となる。
【００６６】
次に、プリチャージ動作完了直後に、上述している状態Ａである場合の読み出し動作を説明する。
【００６７】
ノード１１Ｎが状態Ａである場合、つまりビット線電流が多く流れる場合、メモリセルトランジスタ２ａの閾値が低く、メモリセル電流が多く流れる場合、選択ビット線ＢＬの容量と抵抗に応じてノード１２Ｎの電位が下がる。このノード１２Ｎの電位が下がる場合、ノード１３Ｎの電位が上がり、トランジスタ３１のゲート電極およびソース電極間に閾値以上の電圧差が発生し、トランジスタ３１がオン状態になる。トランジスタ３１のドレイン電極およびソース電極間で電位差がある程度あり、トランジスタ３１がオン状態であると、直ちにノード１１Ｎの電圧は下がり始め、その以降、負荷回路電流とメモリセル電流との差の電流によって決定される電圧で降下する。その推移は、選択ビット線には巨大な容量と抵抗が付加されるため、その巨大な容量と抵抗の影響によって徐々に電圧が下がる。最終的なビット線電位は、負荷回路電流とメモリセル電流が均衡する点、即ち図４のビット線電流（大）と負荷回路特性の交点Ｃ１で示される電位で安定し、これはプリチャージ回路６で充電された電位とは関係なく決定される。この安定点に達するまでは、メモリセルトランジスタ２ａに流れる電流値と負荷回路４から供給される電流値との差によって決定する。
【００６８】
次に、ビット線電流が多く流れない場合、つまり、図２のメモリセルトランジスタ２ａの閾値が高く、メモリセル電流が少ない場合、ノード１２Ｎの電位は非常に低速に下がる。元々ビット線電流も少ないし、そのビット線ＢＬの容量と抵抗共大きいためである。そのノード１２Ｎに殆ど変化がなければ、トランジスタ３１はオフ状態であるので、ノード１２Ｎのビット線容量と抵抗に関係なく、負荷回路４により、ノード１１Ｎの充電が開始される。元々ノード１１Ｎは、ビット線ＢＬの容量と抵抗に比較して非常に小さいので、ノード１１Ｎの充電は非常に高速に行われる。このように、ビット線電流が多い場合と少ない場合、即ちメモリセルトランジスタ２ａの閾値が小さい場合と大きい場合とで、トランジスタ３１の動作が大きく変化する。さらに、ビット線電流が少ない場合では、ノード１１Ｎが非常に高速に行われる。このため、ビット線電流が多い場合と少ない場合とでノード１１Ｎの電位差が短時間の間に大きく開くことになる。これは、コンパレータ回路５が高速動作することを意味し、メモリセル読み出し動作の高速化につながる。
【００６９】
図５に、ノード１１Ｎ、ノード１２ＮおよびＰＲＣ信号の関係とその波形例を示している。
【００７０】
ここで、図５に示したノード１１Ｎ、ノード１２Ｎの各波形において、（ａ１）はビット線電流が多く流れる場合、（ａ２）はビット線電流が多く流れない場合を示している。仮に、プロセス条件のばらつきなどにより、図２のメモリセルトランジスタ２ａの閾値が高いにも関わらず、メモリセル電流が多い場合で、トランジスタ３１がオン状態へと遷移する場合には、図２のメモリセルトランジスタ２ａの閾値が低い場合のメモリセル電流もまた多くなる。この場合は、負荷回路４の電流供給能力を上げることにより、負荷回路４からの電流供給が行われ、トランジスタ３１を通じて流れる電流を十分供給するとこで、ノード１１Ｎを充電する電流を確保することができる。ノード１１Ｎはその容量と抵抗が小さいことから急速に電位上昇をすることが可能になる。ノード１１Ｎはノード１２Ｎと比較すると容量および抵抗とも小さい。このため、充電完了時には、ノード１１Ｎは高速に変化し、プリチャージ動作をコントロールするインバータ回路６３も高速に動作する。つまり、プリチャージ動作のオンまたはオフ状態が明確になる。つまり、充電すべきときはトランジスタ５１が完全にオン状態となり、充電すべきでないときはトランジスタ６１がオフ状態となることを示している。ノード１４Ｎが中間レベルで遷移するときと比較した場合、プリチャージ動作効率も良いことを示している。
【００７１】
また、本発明実施例のコンパレータ回路５の出力にラッチ回路を設けて、メモリセル読み出し動作後にコンパレータ回路５の出力のメモリセル読み出しデータをラッチする構成にすると、インバータ回路３２は、ラッチデータ取り込み動作後は動作不要となるため、メモリセル読み出し動作期間のみ動作するようにし、ラッチ後の期間では貫通電流が流れないような回路にしてもよい。
【００７２】
図６では、メモリセル読み出し動作期間用の信号をＳＡＥＢ信号としており、ＳＡＥＢ信号がＬ期間内でラッチデータ取り込み動作を行う。図６の回路はこの期間のみインバータとして動作し、それ以外はＳＡＥＢ信号が接続されるＰｃｈトランジスタはオフ状態であるため、貫通電流を遮断することができる。機能的に同様な働きをするものであれば、特に図６の回路でなくてもよい。
【００７３】
インバータ回路６３はプリチャージ期間のみ動作すればよいので、インバータ回路３２と同様な考え方で、プリチャージ期間のみ動作し、その他の期間では貫通電流が流れないようなインバータ回路にしてもよい。これを図７の回路図に示し、図６と同様に、機能的に同様な働きをする回路であれば、図７の回路でなくてもよい。
【００７４】
図８は、図６のＳＡＥＢ信号、図７のＰＲＣ信号の時間（タイミング）との関係を示す電圧波形図である。なお、ＳＡＥＢ信号はＬレベルの期間がメモリセル読み出し動作の期間であり、プリチャージ動作完了後（図７のＰＲＣ信号の立ち下がり）にＳＡＥＢ信号がコンパレータ回路５の動作、コンパレーター回路５の出力データをラッチするまでの間、Ｌレベルであればよく、プリチャージ動作開始時にＬレベルでなくても特によい。
【００７５】
次に、コンパレータ回路５に入力されるリファレンス電圧を生成するリファレンス電圧発生回路（図１では図示せず）を説明する。図９にその回路例を示している。
【００７６】
図９において、リファレンス電圧発生回路１０は、読み出しメモリセル側の構成と同じ構成であるが、リファレンスセル２Ａのみ異なる。読み出しメモリセル側とビット線容量および抵抗を同じにすることで、プリチャージ期間中の図９のノード１２Ｎの電位の振る舞いを図１のノード１２Ｎのそれと同じにするためである。
【００７７】
リファレンスセル２Ａは、図１のノード１１Ｎがコンパレータ回路５にとって一番読み出しやすい電流を流す、つまり、プリチャージ完了後のメモリセル読み出し動作において、図１の読み出し回路１でビット線電流が多い場合と少ない場合でノード１１Ｎの電位が異なるが、ノード１１Ｎの電位変動幅の中間電位になるようにリファレンスセルの能力を決定することが考えられる。メモリアレイ２、リファレンスセル２Ａなどがフラッシュメモリの場合、閾値の変化によって自由にその電流がコントロールできる場合は、図９のリファレンス電圧発生回路１０のような構成でもよいが、ＭＲＡＭでＴＭＲ（ＴｕｎｎｅｌｉｎｇＭａｇｎｅｔ−Ｒｅｓｉｓｔａｎｃｅ：トンネル磁気抵抗）素子などを利用した場合、読み出しビット線でビット線電流が多い場合と少ない場合の中間電流のリファレンスセルを単体のＴＭＲ素子で構成することが困難な場合もある。そのような場合の一例としてリファレンス回路１１を図１０に示している。
【００７８】
図１０において、ビット線電流が多くなる素子とビット線電流が少なくなる素子の二つの素子を２組の回路で構成している。このように、２組の回路のリファレンス電圧出力を短絡することにより両者の中間電位を生成している。このような構成のリファレンス電圧発生回路１１を採用することにより、フラッシュメモリセル以外のメモリセルを採用した記憶装置にも容易に本発明による読み出し回路を適用することができる。この場合、リファレンス電圧には２倍の電流供給能力があるので、コンパレータ回路５を２個に対して図１０の回路を１個接続することにより、リファレンス電圧発生回路の個数を削減することができる。
【００７９】
また、実際のメモリセル読み出し回路の場合、ノイズやその他の影響によって、コンパレータ回路５に入力されるノード１１Ｎの電圧とリファレンス電圧とが読み出し動作にとって、理想状態の振る舞いとならない場合もある。
【００８０】
このような場合、読み出しメモリセルビット線ＢＬのプリチャージ回路６および、リファレンス電圧発生回路１０の対応する部分（例えば図９のプリチャージ回路６）を図１１に示す回路に置き換えて、ＥＱ（ＥＱｕａｌｉｚｅ）ノードを準備し、読み出しメモリセルビット線のＥＱノード（図示せず）とリファレンス電圧発生回路のＥＱノード（図示せず）とを接続することにより、充電開始信号（ＰＲＣ信号）が活性状態の期間には短絡されるようになっている。これにより、ＰＲＣ信号がＨレベル期間、つまり図１１のトランジスタ６４がオンの間は、この各トランジスタ６４を通じて読み出しメモリセルビット線ＢＬと、対応するリファレンス発生回路１０のビット線ＢＬが短絡状態となり、プリチャージ期間完了後は安定した中間電位が得られ、高速にメモリセル読み出し動作をすることができる。
【００８１】
次に、負荷回路４を構成するＬＢＩＡＳ電圧発生回路（図３には図示せず）について説明する。ＬＢＩＡＳ信号を生成するＬＢＩＡＳ電圧発生回路の一例を図１２に示している。
【００８２】
図１２において、フラッシュセルトランジスタ２ｂのゲート電圧は、読み出しメモリセルトランジスタ２ａと同様にワード線電圧がそのゲート電圧として入力されている。ＬＢＩＡＳ電圧発生回路を図１２の構成にすると、フラッシュセルトランジスタ２ｂのゲート電圧、電源電圧、周囲温度、プロセスのバラツキに対して、図１２のＬＢＩＡＳ電圧が変化する。この原理を図１３を用いて説明する。
【００８３】
図１３に、図１２のノード１１Ｎおよびトランジスタ４ｂの各電圧および電流特性を示している。ＬＢＩＡＳ電圧は、ノード１１Ｎの特性曲線とトランジスタ４ｂの特性曲線との交点で決定される電圧（図１３のＬＢＩＡＳ−１電圧）である。例えば、フラッシュセルトランジスタ２ｂがゲート電圧などによってその電流特性が変化し、ノード１１Ｎがノード特性Ｎ２になった場合（電流値が大きくなる場合）、ＬＢＩＡＳ電圧は図１３のＬＢＩＡＳ−２電圧になり（ＬＢＩＡＳ−１電圧より小さくなり）、ノード１１Ｎがノード特性Ｎ３になった場合（電流値が小さくなる場合）、ＬＢＩＡＳ電圧は図１３のＬＢＩＡＳ−３電圧へと変化する（ＬＢＩＡＳ−１電圧より大きくなる）。
【００８４】
つまり、フラッシュセルトランジスタ２ｂの電圧特性変化に対して、図１２のＬＢＩＡＳ電圧が変化していることになる。このＬＢＩＡＳ電圧がトランジスタ４ａのゲート電極へ入力される図３の負荷回路４の電圧および電流特性を図１４に示している。この図３の負荷回路４の特性変化は、フラッシュメモリセルトランジスタ２ａの特性変化に対して、負荷回路特性も変化することを示しており、フラッシュメモリセルトランジスタ２ａの特性変化に対して、読み出し負荷回路４として読み出し動作に良好な特性に調整可能であることを示している。即ち、フラッシュメモリセルトランジスタ２ａが電流を流しやすい方向に特性が変化した場合（ＬＢＩＡＳ−２）は図３の負荷回路４の電流供給能力も大きくなり、フラッシュメモリセルトランジスタ２ａが電流を流し難くなる方向に特性が変化した場合（ＬＢＩＡＳ−３）は図３の負荷回路の電流供給能力も小さくなる。なお、そのフラッシュメモリセルトランジスタ２ａの電圧特性変化の度合いにより、図１２の帰還型バイアス回路６を省略してトランジスタ９のみ用いてもよい。また、ＬＢＩＡＳ電圧は、プリチャージ期間完了後までに負荷回路４に対して電圧供給を行うことが必要であることより、その電圧供給のために、図１２の回路を並列接続することで、その電流供給能力を増やしたり、図１５に示されるように図１２のＬＢＩＡＳ電圧発生回路の出力に電流駆動能力の大きなカレントミラー回路を使用して電流供給能力を増やしてもよい。
【００８５】
図１の負荷回路４の他の実施例として、Ｎｃｈトランジスタ４ｃを用いた回路とその負荷回路の電流―電圧特性を図１８に示している。更に図１９にＰｃｈトランジスタを負荷回路とした電流―電圧特性例を、図２０に抵抗を使用した回路とその負荷回路の電流―電圧特性例を示している。図１８および図１９のようにＮｃｈトランジスタ、Ｐｃｈトランジスタを用いた負荷回路の場合では図４で示される電流−電圧特性と比較して、負荷回路とビット線電流の交点電圧差が小さくなる。このことは、メモリセルの高速読み出しが困難なことを示すが、負荷回路特性としてその電圧、電流特性にバラツキがあった場合でも、安定したビット線電圧が得られることを示している。抵抗の場合は、トランジスタの特性バラツキに関係なく、ビット線電圧が得られるし、抵抗値を調整すれば、図１８および図１９の場合以上の負荷回路とビット線電流の交点電圧差が得られる場合もある。
【００８６】
図２３に図１で示される帰還型バイアス回路６を備える代わりに、中間電圧をゲート電圧として入力されるＮｃｈトランジスタで構成される分離回路２０を備える場合を示している。
【００８７】
図２３において、分離回路２０で回路構成した場合、中間電圧を複数のメモリセル読み出し回路に共用することで、図１で示される帰還型バイアス回路３のトランジスタの貫通電流による消費電力が削減できる。また、負荷回路４によるビット線電圧のクランプ電圧は、入力される中間電圧によって制限、調整できる。但し、図１の帰還型バイアス回路３のようなダイナミックな増幅作用が無くなるため高速読み出し動作は困難になる場合もある。
【００８８】
なお、以上の説明は、メモリセルにフラッシュメモリを使用した場合であるが、ビット線電流を使用したメモリセルであれば同様の効果を得ることが可能である。例えば、メモリセルがＭＲＡＭで構成されているとすると、図２のメモリセルに相当する回路は図１６に示すＴＭＲ素子を記憶素子に用いたメモリセルとなり、図１２のＬＢＩＡＳ電圧発生回路に相当する回路は図１７に示す回路となる。即ち、閾値電圧が調整可能な図１２のフラッシュセルトランジスタ２ｂが特性の異なるＴＭＲ素子の組み合わせに置換した回路になる。
【００８９】
また、メモリセルが不揮発性メモリではない場合、例えばマスクＲＯＭなどで知られるリードオンリーメモリであっても、読み出し回路として本発明を使用することが可能である。この場合は、ＭＲＡＭ素子の場合と同様に、フラッシュセルの部分がリードオンリーメモリセルとなる。
【００９０】
さらに、本発明は上記各実施例に限定されるものではなく、種々の変形が可能である。
【００９１】
【発明の効果】
以上のように、本発明によれば、メモリセル読み出し動作を高速に行い、半導体記憶装置の性能向上が実現することができる。また、ビット線の容量および抵抗が大きい場合においても効果的に高速な読み出し動作をおこなうことができ、ビット線長を長くしてメモリブロックの分割数を少なくすることでブロック毎に備えられる周辺回路を削減し、チップサイズの縮小を実現する効果もある。
【００９２】
また、従来アクセスタイム高速化のためにプロセスバラツキを含めた充電時間などを含めた各種内部タイミング調整も本発明では簡素化可能といった効果もある。
【図面の簡単な説明】
【図１】本発明のメモリセル情報の読み出し回路の一実施形態における要部構成を示す回路図と共に示すブロック図である。
【図２】図１のメモリアレイのメモリセルの一実施例を示す回路図である。
【図３】図１の負荷回路の一実施例を示す回路図である。
【図４】図３の負荷回路とビット線電流との関係を示す電圧―電流特性図である。
【図５】（ａ）〜（ｃ）は図１の代表的な各ノードの各電圧とＰＲＣ信号とのタイミング関係を示す図である。
【図６】図１の帰還型バイアス回路におけるインバータ回路の一実施例を示す回路図である。
【図７】図１のプリチャージ回路におけるインバータ回路の一実施例を示す回路図である。
【図８】図６のインバータ回路における入力信号のタイミング関係を示す図である。
【図９】図１のメモリセル情報の読み出し回路におけるリファレンス電圧発生回路の一実施例を示す回路図である。
【図１０】図９のリファレンス電圧発生回路の別の実施例を示す回路図である。
【図１１】図１および図９の各プリチャージ回路の別の実施例を示す回路図である。
【図１２】図３の負荷回路のゲート入力電圧発生回路の一実施例を示す回路図である。
【図１３】図１２のＬＢＩＡＳ電圧発生回路におけるＬＢＩＡＳ電圧が変化する原理を説明するための電圧―電流特性図である。
【図１４】図３の負荷回路の電圧―電流特性図である。
【図１５】図１２のゲート入力電圧発生回路の別の実施例を示す回路図である。
【図１６】図１のメモリアレイとは別のメモリセル例を示す図である。
【図１７】図３の負荷回路におけるゲート入力電圧発生回路の別の実施例を示す図である。
【図１８】図１の負荷回路とは別の負荷回路例の電流―電圧特性図である。
【図１９】図１の負荷回路とは更に別の負荷回路例の電流―電圧特性図である。
【図２０】図１９の負荷回路とは別の負荷回路例の電流―電圧特性図である。
【図２１】従来のメモリセル読み出し回路の一構成例を示す回路図である。
【図２２】従来のメモリセル読み出し回路の他の構成例を示す回路図である。
【図２３】本発明のメモリセル情報の読み出し回路の一実施形態における要部構成を示す回路図と共に示すブロック図である。
【符号の説明】
１　　メモリセル情報の読み出し回路
２　　メモリセルアレイ
２ａ　　フラッシュメモリセル
２ｂ　　フラッシュセル
２Ａ、２１Ａ、２２Ａ　　リファレンスセル
３　　帰還型バイアス回路
３１　　トランジスタ
３２　　インバータ回路
４　　負荷回路
４ａ、４ｂ　　トランジスタ
５　　コンパレータ回路
６　　プリチャージ回路
６１，６２　　トランジスタ
６３　　インバータ回路
７　　ビット線リーク回路
７１，７２　　トランジスタ
８　　ビット線選択トランジスタ
１０，１１　　リファレンス電圧発生回路
２０　　分離回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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