(57)【要約】【課題】可変周期性ノイズを主要入力から効率よくキャンセルする。【解決手段】可変周期パルス信号とサンプリングクロックが適応信号処理３０内のカウンタ手段３２に入力され、入力周期がサンプリングクロックでカウントされてカウント値がタイミング発生手段３４に入力される。このタイミングパルスから可変リードアドレス生成手段３３にてＸＶアドレス、ライトアドレス生成手段３５にてＸｋ−１アドレスがそれぞれ０〜Ｍまで順に生成され、アキュムレータ３６のリードアドレス及びライトアドレスとして入力される。また、ステップゲインμを乗じたエラー信号２μＥｋと、アドレスＸｋからリードされたデータＷｋとが入力される加算器３８の出力に、単位サンプル時間遅延３７を施した信号がＸｋ−１アドレスにライトされる。そしてＸＶアドレスから適応係数ＷＶがリードされ、データ補間手段３９を通じて加算器９の−端子に入力される。【選択図】　　　　図１
2004071076.tif 000002
【特許請求の範囲】
【請求項１】
主要入力信号中の低減対象周期性信号と同期した参照入力パルス信号から、前記低減対象周期性信号に近似する信号を得る適応フィルタと、前記主要入力信号から、前記適応フィルタの出力信号を減算する合成手段とを備え、前記合成手段の出力信号が前記適応フィルタにフィードバックされて、前記合成手段の出力信号のノイズパワーが最小となるように前記適応フィルタで適応処理が行われる適応ノイズ低減方法であって、
前記適応フィルタを構成するリング状メモリと、
前記リング状メモリのリードアドレスを生成するリードアドレス生成手段と、
ライトアドレスを生成するライトアドレス生成手段とを有し、
前記リードアドレスとライトアドレスの相対位相を可変とする
ことを特徴とする適応ノイズ低減方法。
【請求項２】
請求項１記載の適応ノイズ低減方法において、
前記リードアドレスとライトアドレスの相対位相は、前記参照入力パルス信号の周期変化に応じて変化する
ことを特徴とする適応ノイズ低減方法。
【請求項３】
請求項１または請求項２のいずれかに記載の適応ノイズ低減方法において、
前記適応フィルタの出力信号にデータ補間手段を介して前記合成手段にて前記主要入力信号から減算する　ことを特徴とする適応ノイズ低減方法。
【請求項４】
請求項１記載の適応ノイズ低減方法において、
前記適応フィルタを構成するリング状メモリのタップ数（ワード数）Ｍは、
前記低減対象周期性信号のサンプリング周波数Ｓ、前記参照入力パルス信号のとりうる最大周期ＴＭとすれば、
Ｍ≧Ｓ・ＴＭの関係にある
ことを特徴とする適応ノイズ低減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＤｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ−Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ（以下、ＤＶＤ−ＲＡＭと略称する）を回転駆動するためのディスクモータから発生する電磁音、騒音、振動ノイズ等の低減に使用して好適な適応ノイズ低減方法に関する。詳しくは、ターゲットノイズの周期が変化する可変周期性ノイズに対しても良好な適応ノイズ低減が行われるようにするものである。
【０００２】
【従来の技術】
例えばカメラ一体型Ｖｉｄｅｏ　Ｔａｐｅ　Ｒｅｃｏｒｄｅｒ　（以下、ＶＴＲと略称する）の回転ドラムモータから発生する周期性ノイズを主要入力からキャンセルする同期型適応フィルタは、特開平１１−１７６１１３号公報等で提案されている。この公報に開示された技術で使用している適応フィルタは、上述のモータの回転に伴って一定周期（例えば１５０Ｈｚ）で発生するターゲットノイズに合わせ、フィルタ係数を適応的に更新して収束していくことでノイズ低減を実現しているものである。
【０００３】
すなわち図６には、一般的な適応ノイズ低減回路のブロック図を示してその概略を説明する。図６において、入力端子１には収音の目的である主要音声入力Ｓが供給される。この主要音声入力Ｓに対し、実際の機器では、例えば模式的に入力端子２に供給されるノイズＮが加算器８で単純加算され、ノイズＮの混入された主要音声入力Ｓとされる。適応ノイズ低減方法は、このノイズＮの混入された主要音声入力ＳからノイズＮを低減させるものであり、このため上述のノイズＮの混入された主要音声入力Ｓが加算器９の＋側端子に供給される。
【０００４】
一方、入力端子３には、ノイズＮに相関性の高い参照入力Ｘが入力される。この参照入力Ｘが適応フィルタ６に入力され、適応処理により上述のノイズＮと近似した適応フィルタ出力Ｙが形成される。そして形成された適応フィルタ出力Ｙが加算器９の−側端子に供給され、ノイズＮの混入された主要音声入力Ｓから減算される。これにより加算器９の出力には、次の（０）式に示すように適応フィルタ出力ＹによってノイズＮの除去された音声出力Ｓ＾が取り出される。
Ｓ＾＝Ｓ＋Ｎ−Ｙ　　　　　　　　　　　　・・・・・・（０）式
【０００５】
すなわちこの音声出力Ｓ＾はノイズＮの除去された本来目的とする音声信号であり、この音声出力Ｓ＾が出力端子１０に出力される。それと共に、この音声出力Ｓ＾（残差信号Ｅ）はステップゲイン７を通じて帰還されて適応処理に使用される。すなわち残差信号Ｅは参照入力Ｘと共に、例えば最小２乗（Ｌｅａｓｔ　Ｍｅａｎ　Ｓｑｕａｒｅ　：以下、ＬＭＳと略称する）演算処理回路５に供給され、例えば残差信号Ｅのノイズパワーが最小となるように適応フィルタ６の係数の演算が行われる。
【０００６】
さらに上述の適応フィルタ６について、図７のブロック図を用いてより詳細に説明する。なおこの適応フィルタのアルゴリズムとしては種々の方法が提案されているが、一般に比較的収束スピードが速く、演算回路規模が少ないことから上述のＬＭＳ法が多く使用されているものである。またこのような回路は、回路構成の全てがＤｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ（以下、ＤＳＰと略称する）、Ｄｉｇｉｔａｌ　　Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ（以下、デジタルＬＳＩと略称する）等によるハードウェアや、マイクロコンピュータによるソフトウェアで処理可能である。
【０００７】
そこで図７において、参照入力Ｘは、破線で囲まれる適応フィルタ６とＬＭＳ演算処理回路５に入力される。適応フィルタ６は一般的にはタップ数が数百タップ程度のＦＩＲデジタルフィルタで構成されており、それぞれのタップにあるフィルタ係数Ｗを、例えばＬＭＳアルゴリズムに従って適応的に更新していく。ここでは（ｍ＋１）タップのＦＩＲフィルタを示しており、例えばそれぞれ単位サンプリング時間の遅延Ｚ−１の単位遅延手段１１１　〜１１ｍ　が設けられる。
【０００８】
従ってこれらの単位遅延手段１１１　〜１１ｍ　からは、それぞれ遅延の施された信号Ｘ０　〜Ｘｍ　が取り出される。さらにこれらの信号Ｘ０　〜Ｘｍ　が係数乗算用の乗算器１２０　〜１２ｍ　に供給される。またこれらの乗算器１２０　〜１２ｍ　には、例えばＬＭＳ演算処理回路５で形成された適応フィルタ係数Ｗ０　〜Ｗｍ　が供給される。そしてこれらの乗算器１２０　〜１２ｍ　の出力は加算器１３にてすべて加算されて適応フィルタ出力Ｙとして出力される。
【０００９】
ここで適応フィルタ出力Ｙは次に示す（１）式で表わされる。
【数１】
2004071076.tif 000003
【００１０】
さらにＬＭＳ演算処理は、前述の参照入力Ｘと残差信号Ｅから次に示す（２）式に従ってそれぞれの適応フィルタ係数Ｗ０　〜Ｗｍ　を更新していく。
Ｗｋ＋１　＝Ｗｋ　＋２μ・Ｅｋ　・Ｘｋ　　　　　　・・・・・・（２）式
この（２）式において、小数字ｋは時間経過を表わしており、一例として、値ｋを単位サンプリングごとの更新とすれば、値ｋがｋサンプリング目であるのに対して、値（ｋ＋１）は（ｋ＋１）サンプリング目を示している。
【００１１】
また、値μはステップゲイン７で与えられる係数である。この値μはステップゲイン、若しくはステップサイズと呼ばれ、ＬＭＳアルゴリズムにおける収束スピードを決定するパラメータである。ここで値μが大きいと収束が早くなるが収束後の精度が落ち、逆に値μが小さいと収束は遅くなるが収束後の精度が上がるものである。このためこの値μは、使用する適応システム条件等により最適化して設定される。
【００１２】
このようにして、上述の装置によれば、ＬＭＳ演算処理は適応フィルタにおける適応フィルタ係数Ｗを、残差信号Ｅに含まれる参照入力Ｘに相関の高い信号を常に最小にするように（２）式で更新するため、参照入力Ｘに上述のノイズＮに関連する信号を入力することで、主要音声入力Ｓに含まれるノイズＮの成分を最小にすることができる。すなわちＬＭＳ演算処理回路５と適応フィルタ６では、残差信号Ｅ成分が最小となるように帰還ループが構成されている。
【００１３】
さらに図８では、従来の固定周期ノイズ低減ブロックについて説明する。なお以下の説明で、図６と同一機能のブロックには同じ参照番号を付して説明する。
【００１４】
まず、図６と同様に入力端子１には収音の目的である主要音声入力Ｓが供給される。この主要音声入力Ｓに対し、実際の機器では、例えば模式的に入力端子２に供給されるノイズＮが加算器８で単純加算され、ノイズＮの混入された主要音声入力Ｓとされる。この加算器９の−側端子には、破線で囲まれる適応信号処理２０からの疑似ノイズ信号Ｙｋが供給され、この疑似ノイズ信号Ｙｋが減算されることによって、主要音声入力Ｓのみが出力端子１０に取り出される。
【００１５】
それと共に、前述のステップゲイン７を介したエラー信号が適応信号処理２０に入力される。さらに入力端子３から参照入力信号としての固定周期パルス信号と、入力端子２１からサンプリングクロックが適応信号処理２０に入力される。ここで適応信号処理２０は、図７と同様のＬＭＳアルゴリズムにより係数更新を行う適応フィルタで構成されており、その処理は入力端子２１からのサンプリングクロックに同期して行われるものである。
【００１６】
さらにサンプリングクロックは、主要音声入力Ｓ及びノイズＮのサンプリング周波数と一致しているものである。そして図８においては、入力端子２１からのサンプリングクロックと入力端子３からの固定周期パルス信号が、適応信号処理２０内のカウンタ手段２２に入力され、入力周期がサンプリングクロックでカウントされ、そのカウント値がタイミング発生手段２４に入力されて所定のタイミングパルスが生成される。
【００１７】
さらにこのタイミングパルスからリードアドレス生成手段２３にてＸｋアドレスが０〜ｍまで順に生成され、ライトアドレス生成手段２５にてＸｋ−１アドレスが０〜ｍまで順に生成される。そしてこれらのＸｋアドレス及びＸｋ−１アドレスが、それぞれＳｔａｔｉｃ　ＲＡＭ（以下、ＳＲＡＭと略称する）等で構成されるアキュムレータ２６のリードアドレス及びライトアドレスとして入力される。
【００１８】
また、このアキュムレータ２６は、例えば最大ｍ＋１ワード（ｍ＋１タップ）のそれぞれ所定ビット長のレジスタをもっている。そしてｍ＋１タップのアキュムレータ２６には、１周期内の所定タイミングにリードアドレスＸｋ、若しくはライトアドレスＸｋ−１に従って、それぞれの指定のアドレスに適応係数Ｗがリード／ライトされるように成されている。
【００１９】
さらに加算器２８の一方の端子には、前述のエラー信号Ｅｋにステップゲインμを乗じた２μＥｋが入力され、加算器２８の他方の端子にはアキュムレータ２６のアドレスＸｋからリードされたデータＷｋが入力される。そして両者を加算した加算器２８の出力に単位サンプル時間遅延２７を施した信号が、先のアキュムレータ２６のＸｋ−１アドレスにライトされる。同様にしてＸｋアドレスから１周期前の疑似ノイズ信号Ｙｋがリードされる。
【００２０】
これにより図８においては、適応フィルタ係数Ｗを、エラー信号Ｅに含まれるドラム基準信号Ｘに相関の高い信号であるノイズ成分を常に最小にするように上述の（１）式を用いて更新し、出力端子１０からは常にノイズ低減の成された主要信号出力が得られる。
【００２１】
次に、図９を用いて図８における固定周期の適応フィルタのアドレッシング例を説明する。この場合に、まず図８のアキュムレータ２６の０〜ｍワードをリング状に形成する。つまりＡｄｒ：ｍの次アドレスをＡｄｒ：０にし、またＡｄｒ：０の前アドレスをＡｄｒ：ｍにする。そしてこの値ｍは、１固定周期内のサンプリングクロック数に対し、１周期時間をＴ［ｓ］とし、サンプリング周波数をＳ［Ｈｚ］とすれば、以下の関係にある。
ｍ≒Ｓ・　Ｔ　　　　　　　　　　　　　　・・・・・・（３）式
【００２２】
そこで図８のライトアドレス生成手段２５により、リング状メモリ内をデータが１サンプリングクロックごとに１アドレスずつ矢印の方向に移動するように制御し、さらにリードアドレス位置とライトアドレス位置を相対的に図示の位置に固定する。これにより一例で図１０のＡに示すようなライト信号に対して、所定量を遅延した図１０のＢに示すようなリード信号が得られるが、両者のピッチは一定であり固定周期ｍになるものである。
【００２３】
【発明が解決しようとする課題】
すなわち上述の装置によれば、例えばカメラ一体型ＶＴＲの回転ドラムモータの回転に伴って一定周期（例えば１５０Ｈｚ）で発生するターゲットノイズに合わせ、フィルタ係数を適応的に更新して収束していくことでノイズ低減を実現することができるものである。
【００２４】
ところが例えばターゲットノイズの周期が変化する可変周期性ノイズにおいては、上述の適応フィルタのタップ数と係数を周期変化に合わせて更新する必要性が生じる。すなわち一定周期で発生されるターゲットノイズに対しては、例えばその周期をサンプリング周期で割った数のタップ数の適応フィルタでノイズ低減が行われるが、周期が変化する場合にはタップ数も変化する。また、周期が変化した場合にはターゲットノイズの波形も変化するものと考えられる。
【００２５】
これに対して、適応フィルタの係数を周期変化に合わせて更新する必要性が考えられるが、一般的にフィルタ係数の更新に要する時間を決定するパラメータであるステップサイズ（もしくはステップゲイン）は、外乱からの影響等を加味して決定されるために周期変化に合わせて大きくすることはできない。このため、例えば周期変化が高速で行われる場合には、適応フィルタが追従できない場合が発生し、ノイズキャンセルが出来ないなどの不具合の生じる恐れがある。
【００２６】
なお、一例として可変周期性ノイズには、ＤＶＤ−ＲＡＭにおけるディスクモータから発生する電磁音、騒音、振動ノイズが上げられる。この場合に、ディスクモータの回転制御方式はＺｏｎｅｄ　Ｃｏｎｓｔａｎｔ　Ｌｉｎｅａｒ　Ｖｅｌｏｃｉｔｙ（以下、ＺＣＬＶと略称する）方式を採用しており、ディスクの半径位置に応じて記録領域をゾーン分割し、ゾーン毎に記録密度がほぼ一定になるようにディスク回転数を設定するために、そのゾーン数分だけ回転数が変化される。
【００２７】
そしてこの例で、回転数は、例えば３２４６（内周側）〜１３７５（外周側）ｒｐｍの範囲で変化されている。従って、例えばシーク時におけるゾーン間の移動の際には、回転数を急激に変化させる必要があり、これに伴って上述の回転数変化に応じた可変周期性ノイズが発生するものである。なお、回転制御方式が通常のＣＬＶ方式の場合であっても、シーク時等には回転数が急激に変化され、回転数の変化に応じた可変周期性ノイズが発生するものである。
【００２８】
この出願はこのような点に鑑みて成されたものであって、解決しようとする問題点は、従来の適応ノイズ低減方法では、周期が急激に変化するような可変周期性ノイズに対して適応フィルタの係数を急速に追従させることが困難であり、このような可変周期性ノイズを主要入力から効率よくキャンセルすることができなかったというものである。
【００２９】
【課題を解決するための手段】
このため本発明においては、適応フィルタをリング状メモリで構成し、このリング状メモリのリードアドレスとライトアドレスの相対位相を任意に変えられるようにしたものであって、これによれば、適応フィルタの係数を追従させることの困難な可変周期性ノイズを主要入力から効率よくキャンセルするようにした、ピッチ可変の適応ノイズ低減方法を実現することができる。
【００３０】
【発明の実施の形態】
すなわち本発明においては、主要入力信号中の低減対象周期性信号と同期した参照入力パルス信号から、低減対象周期性信号に近似する信号を得る適応フィルタと、主要入力信号から、適応フィルタの出力信号を減算する合成手段とを備え、合成手段の出力信号が適応フィルタにフィードバックされて、合成手段の出力信号のノイズパワーが最小となるように適応フィルタで適応処理が行われる適応ノイズ低減方法であって、適応フィルタを構成するリング状メモリと、リング状メモリのリードアドレスを生成するリードアドレス生成手段と、ライトアドレスを生成するライトアドレス生成手段とを有し、リードアドレスとライトアドレスの相対位相を可変としてなるものである。
【００３１】
以下、図面を参照して本発明を説明するに、図１は本発明による適応ノイズ低減方法を適用した可変周期ノイズ低減処理ブロックの一実施形態の構成を示すブロック図である。なお以下の説明で、上述の図８と同機能のブロックには同一の参照番号を付して説明を省略する。
【００３２】
まず、図８と同様に入力端子１には収音の目的である主要音声入力Ｓが供給される。この主要音声入力Ｓに対し、実際の機器では、例えば模式的に入力端子２に供給されるノイズＮが加算器８で単純加算され、ノイズＮの混入された主要音声入力Ｓとされる。この加算器９の−側端子には、破線で囲まれる適応信号処理３０からの疑似ノイズ信号Ｙｋが供給され、この疑似ノイズ信号Ｙｋが減算されることによって、主要音声入力Ｓのみが出力端子１０に取り出される。
【００３３】
それと共に、前述のステップゲイン７を介したエラー信号が適応信号処理３０に入力される。さらに入力端子３から参照入力信号としての可変周期パルス信号と、入力端子３１からサンプリングクロックが適応信号処理３０に入力される。ここで適応信号処理３０は、上述の図７と同様のＬＭＳアルゴリズムにより係数更新を行う適応フィルタで構成されており、その処理は入力端子３１からのサンプリングクロックに同期して行われるものである。
【００３４】
さらにサンプリングクロックは、主要音声入力Ｓ及びノイズＮのサンプリング周波数と一致しているものである。そして図１においては、入力端子３１からのサンプリングクロックと入力端子３からの可変周期パルス信号が、適応信号処理３０内のカウンタ手段３２に入力され、逐次に入力周期がサンプリングクロックでカウントされ、そのカウント値がタイミング発生手段３４に入力されて所定のタイミングパルスが生成される。
【００３５】
そしてこのタイミングパルスから可変リードアドレス生成手段３３にてＸＶアドレスが０〜Ｍまで順に生成され、ライトアドレス生成手段３５にてＸｋ−１アドレスが０〜Ｍまで順に生成される。さらにこれらのＸＶアドレス及びＸｋ−１アドレスが、それぞれＳＲＡＭ等で構成されるアキュムレータ３６のリードアドレス及びライトアドレスとして入力される。
【００３６】
また、このアキュムレータ３６は、例えば最大Ｍ＋１ワード（Ｍ＋１タップ）の所定ビット長のレジスタをもっている。Ｍ＋１タップのアキュムレータには、１周期内の所定タイミングにリードアドレスＸＶ、若しくはライトアドレスＸｋ−１に従って、それぞれの指定のアドレスに適応係数Ｗがリード／ライトされるように成されている。
【００３７】
さらに加算器３８の一方の端子には、前述のエラー信号Ｅｋにステップゲインμを乗じた２μＥｋが入力され、加算器３８の他方の端子にはアキュムレータ３６のアドレスＸｋからリードされたデータＷｋが入力される。そして両者を加算した加算器３８の出力に単位サンプル時間遅延３７を施した信号が、先のアキュムレータ３６のＸｋ−１アドレスにライトされる。
【００３８】
また、前述の可変リードアドレス生成手段３３で生成されたＸＶアドレスから適応係数ＷＶがリードされ、このリードされた適応係数ＷＶがデータ補間手段３９に入力される。このデータ補間手段３９は、可変リードアドレス生成手段３３より生成されるアドレス位置に対する最適データを、例えば直線補間により生成するものである。そしてこのデータ補間手段３９の出力信号が、適応信号処理３０からの疑似ノイズ信号Ｙｋとして加算器９の−側端子に供給される。
【００３９】
これにより図１においては、適応フィルタ係数Ｗを、入力端子３から参照入力信号として供給される可変周期パルス信号に相関の高いノイズ成分を最小にするように上述の（１）式を用いて更新し、出力端子１０からはそのノイズ成分の低減の成された主要信号出力が得られる。
【００４０】
次に、図２を用いて図１における可変周期の適応フィルタのアドレッシング例を説明する。この場合も、まず図１のアキュムレータ３６の０〜Ｍワードをリング状に形成する。つまりＡｄｒ：Ｍの次アドレスをＡｄｒ：０にし、またＡｄｒ：０の前アドレスをＡｄｒ：Ｍにする。そしてこの値Ｍは、可変周期内の最大周期時間をＴＭ［ｓ］とし、サンプリング周波数をＳ［Ｈｚ］とすれば、以下の関係にある。
Ｍ≧Ｓ・　ＴＭ　　　　　　　　　　　　　・・・・・・（４）式
【００４１】
ここで図１のライトアドレス生成手段３５により、リング状メモリ内をデータが１サンプリングクロックごとに１アドレスずつ矢印の方向に移動するように制御するが、ライトアドレス位置に対してリードアドレス位置を相対的に可変することによりピッチを可変することができる。すなわちリードアドレス位置をデータ移動方向と逆方向である矢印の方向に可変することでピッチは上昇し、データ移動方向と同方向である矢印と逆の方向に可変することでピッチは降下する。
【００４２】
つまり図３のＡに示すようなリードアドレスを固定にした場合の出力の固定周期Ｍに対して、例えばリードアドレス位置をデータ移動方向と逆方向である矢印の方向に可変にした場合の出力は、図３のＢに示すように短周期ＭＳとなる。なお、データ移動方向と同方向である矢印と逆の方向に可変した場合の出力は、長周期となるものである。
【００４３】
さらに図４で図２のアドレス発生を詳細に説明する。ここで図４のＡはライトアドレス位置に対してリードアドレス位置を一例でＭ／２付近に固定した場合であり、縦軸はアドレス、横軸は時間を示しており、所定の一定周期毎にリードが繰り返される。
【００４４】
これに対して図４のＢはライトアドレス位置に対してリードアドレス位置を相対的に可変した場合で、図４のＡの場合よりもピッチが上がり、繰り返し周期は短くなる。さらに図４のＣは図４のＢの場合よりもピッチを上げた場合であり、さらに繰り返し周期は短くなる。
【００４５】
このように、本発明では時間に対するアドレスの相対傾きを変えることによって周期を容易に可変することが可能である。したがって図１の端子３に入力する可変周期パルスに合わせてこの相対傾きを可変することで、リング状メモリのアドレッシング周期が可変されて、適応フィルタの追従性が大幅に改善される。
【００４６】
ここで図１のデータ補間手段３９について補足説明する。本発明では可変リードアドレス生成手段３３によりサンプリング毎にアドレスを生成するが、図４の相対傾きの直線性を維持するためにはアキュムレータ３６のＭワードのアドレス位置が最適アドレスとは限らず、アドレス間に最適位置が存在する場合が多分に発生する。したがってデータ補間手段３９でＭワードのアドレス間の任意位置に対するデータを直線補間法等により生成している。
【００４７】
なお、上述の図２及び図４の説明においては、ライトアドレスを固定してリードアドレスを可変にしたが、本発明では両者の相対位相が変化することでピッチ可変しているため、リードアドレスを固定してライトアドレスを可変しても良いし、ライトアドレスとリードアドレスを可変にしても良い。
【００４８】
また、上述の実施形態における減算手段は、回路における減算器のみならず、アクティブノイズキャンセラーにおいてはキャンセル音を空間に発するスピーカに置きかえられ、空間に放射された周期性ノイズにおいてもキャンセル可能である。
【００４９】
さらに上述の実施形態において、ＺＣＬＶ制御の特徴は、ディスクの半径方向にあらかじめ決められた回転数をもつ複数のゾーンを設け、ゾーン内のピックアップ移動ではディスク回転数が変化せず、ゾーン間を移動する場合のみディスク回転数が変化して発生ノイズピッチが変化するものである。
【００５０】
ここで例えば隣り合うゾーン間を移動する場合とシーク時のようにゾーン間を大きくまたいで移動する場合とでは、ノイズピッチの変化量が異なるために、この変化量が大きければ目標ゾーンの回転数に落ち着くまでには時間が掛かることになる。これはＣＬＶ制御のディスクでも同じであり、ピックアップの現在位置から目標位置までのディスク半径方向の移動距離に応じてディスク回転数の変化量が異なり、この変化量が大きければ目標位置における所定回転数に落ち着くまでには時間が掛かることになる。
【００５１】
そこで例えば、時間と回転数の相関表を、ディスクモータ（スピンドルモータ）を制御するマイクロコンピュータ（若しくはＤＳＰ）にＲｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ（以下、ＲＯＭと略称する）テーブルとして持ち、ディスク回転数の変更時には、このＲＯＭテーブルに従ってディスク回転数の制御と本発明の可変周期パルスの周期を同時に制御することで、ディスク回転数の変化に遅れを生じることなく適応処理におけるノイズピッチを変更できるためにノイズ低減の追従性をより改善することができる。
【００５２】
すなわち、まずピックアップの現在位置に対する所定回転数をＮａとし、ここから隣のゾーンの目標回転数Ｎｂに落ち着くのに図５のａのような曲線で、移動時間Ｔ１を要したとする。次に複数のゾーンを経て目標回転数Ｎｃに落ち着くのには図５のｂのような曲線で、移動時間Ｔ２を必要とする。このように回転数変化量が大きければ、その移動時間が長くなるために、その回転数の変化に対するノイズピッチに遅れなく適応処理が追従しないとノイズが聞こえてしまう。
【００５３】
従って上述の移動時間と回転数のカーブをあらかじめ求めておき、それをテーブル化して適宜読み出して使用することにより適応処理の追従性を改善することができる。なお、図５において横軸の移動時間は、移動距離に置換えても良い。
【００５４】
さらに本発明は、上述の説明した実施の形態に限定されるものではなく、本発明の精神を逸脱することなく種々の変形が可能とされるものである。
【００５５】
【発明の効果】
従って請求項１の発明によれば、ＤＶＤ−ＲＡＭのディスクモータ制御、その他モータの回転数制御、モータ起動時等の回転周期変化時に発生するモータノイズの周期変化に追従して、減算するノイズ波形ピッチを可変するため、適応フィルタの係数更新がほとんど不要となり、ノイズキャンセル効果を落とさずにノイズ低減が可能である。
【００５６】
また、請求項２の発明によれば、適応フィルタをリング状メモリで構成し、リードアドレスとライトアドレスの相対位相を可変することで容易に、減算するノイズ波形ピッチを可変できるため、従来の固定周期型ノイズ低減処理に比較しても回路増加が少ない。
【００５７】
さらに請求項３の発明によれば、ライトアドレスとリードアドレスの相対位相位置に合った、データを補間処理で算出するためにピッチ変換精度が向上する。
【００５８】
また、請求項４の発明によれば、常に最大周期における１周期分の適応係数をメモリに持ち、周期が短くなった場合でもアドレス位置の変化だけで対応でき、適応係数の更新がほとんど生じない。
【図面の簡単な説明】
【図１】本発明による適応ノイズ低減方法を適用した可変周期ノイズ低減処理ブロックの一実施形態の構成を示すブロック図である。
【図２】その動作の説明のための図である。
【図３】その説明のための波形図である。
【図４】その動作の説明のための図である。
【図５】その説明のための図である。
【図６】一般的な適応ノイズ低減回路のブロック図である。
【図７】一般的な適応フィルタのブロック図である。
【図８】従来の適応ノイズ低減方法を適用した可変周期ノイズ低減処理ブロックの構成を示すブロック図である。
【図９】その動作の説明のための図である。
【図１０】その説明のための波形図である。
【符号の説明】
１…主要音声入力Ｓが供給される入力端子、２…ノイズＮが供給される入力端子、３…参照入力信号として可変周期パルス信号が供給される入力端子、７…ステップゲイン、８，９…加算器、１０…出力端子、３０…適応信号処理、３１…サンプリングクロックが供給される入力端子、３２…カウンタ手段、３３…可変リードアドレス生成手段、３４…タイミング発生手段、３５…ライトアドレス生成手段、３６…アキュムレータ、３７…単位サンプル時間遅延、３８…加算器、３９…データ補間手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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