(57)【要約】【課題】第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置において、半導体基板上のピット形成を無くすことのできる半導体装置の製造方法を提供する。【解決手段】第１ウェル１０４を含む半導体基板１０１の表面をウェットエッチングする工程の後に、または、その前後に分けて、第２ウェル１０９を形成することにより、ウェットエッチング時において、第１ウェル１０４と半導体基板１０１が電気的に導通している状態にする。または、第１ウェル１０４を含む半導体基板１０１の表面をウェットエッチングする工程中に、半導体基板１０１を形成する半導体結晶のバンドギャップエネルギより大きいエネルギを持つ波長の光を照射する。【選択図】  図１
2004311769.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置の製造方法であって、
前記半導体基板に前記第１ウェルを形成する工程と、
前記第１ウェルを含む前記半導体基板の表面をウェットエッチングする工程と、を有し、
前記ウェットエッチングする工程の後に、少なくとも前記第１ウェルの表面に絶縁膜を形成する工程と、
前記第１ウェル領域の前記絶縁膜上にトランジスタのゲート電極を形成する工程と、
前記第１ウェルの側部と底部を取り囲む領域に、前記第２ウェルを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置の製造方法であって、
前記半導体基板に前記第２ウェルの表面領域を形成する工程と、
前記半導体基板の表面領域の前記第２ウェル以外の領域に前記第１ウェルを形成する工程と、
前記第１ウェルを含む前記半導体基板の表面をウェットエッチングする工程と、を有し、
前記ウェットエッチングする工程の後に、少なくとも前記第１ウェルの表面に絶縁膜を形成する工程と、
前記第１ウェル領域の前記絶縁膜上にトランジスタのゲート電極を形成する工程と、
前記第１ウェルの底部を取り囲む前記半導体基板の内部領域に前記第２ウェルの埋め込み領域を形成し、前記第２ウェルの前記表面領域と前記埋め込み領域によって前記第１ウェルを前記半導体基板と絶縁分離するように取り囲む工程と、を有することを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置の製造方法であって、
前記半導体基板の内部領域に前記第２ウェルの埋め込み領域を形成する工程と、
前記半導体基板の前記第２ウェルの前記埋め込み領域上に前記第１ウェル領域を形成する工程と、
前記第１ウェルを含む前記半導体基板の表面をウェットエッチングする工程と、を有し、
前記ウェットエッチングする工程の後に、少なくとも前記第１ウェルの表面に絶縁膜を形成する工程と、
前記第１ウェル領域の前記絶縁膜上にトランジスタのゲート電極を形成する工程と、
前記半導体基板の表面領域の前記第１ウェル以外の領域に前記第２ウェルの表面領域を形成する工程と、
前記半導体基板の表面領域の前記第１ウェル以外の領域に前記第２ウェルの表面領域を形成し、前記第２ウェルの前記表面領域と前記埋め込み領域によって前記第１ウェルを前記半導体基板と絶縁分離するように取り囲む工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記ウェットエッチングは弗酸水溶液で実施することを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置の製造方法であって、
前記半導体基板に前記第１ウェルと前記第２ウェル形成した後に、
前記半導体基板の表面を、前記半導体基板を形成する半導体結晶のバンドギャップエネルギより大きいエネルギを持つ波長の光を照射しながらウェットエッチングする工程と、
少なくとも前記第１ウェルの表面に絶縁膜を形成する工程と、
前記第１ウェル領域の前記絶縁膜上にトランジスタのゲート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板がシリコン基板であり、前記半導体基板の表面をウェットエッチングする工程において照射する光が、可視光、蛍光灯の発光、または、１．１ｅＶ以上のエネルギを持つ波長の光であることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、詳しくは、第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置の製造方法として、下記の特許文献１に開示されたものがある。以下、特許文献１に開示された半導体装置の製造工程につき図７を用いて説明する。尚、以下の説明において、第１導電型はＰ型で、第２導電型はＮ型である。
【０００３】
はじめに、図７に示すように、Ｐ型シリコン基板７０１上に公知の技術を用いて素子分離７０２を形成し、フォトリソグラフィー技術を用いてＮ型ウェル形成用マスクとしてレジストマスク７０３ａを形成した後（図７（ａ））、イオン注入工程にてリンイオンを注入しＮ型ウェル７０４を形成し、レジストマスクを除去する（図７（ｂ））。さらにフォトリソグラフィー技術を用いてＰ型ウェル形成用マスクとしてレジストマスク７０３ｂを形成した後（図７（ｃ））、イオン注入工程にてボロンイオンを注入しＰ型ウェル７０５を形成し、レジストマスクを除去する（図７（ｄ））。Ｎ型ウェル７０４とＰ型ウェル７０５を形成した後、フォトリソグラフィー技術を用いて埋め込みＮ型ウェルを形成用マスクとしてレジストマスク７０３ｃを形成した後（図７（ｅ））、イオン注入工程にてリンイオンを注入し埋め込みＮ型ウェル７０６を形成し、レジストマスクを除去する。このように、シリコン基板と同じ導電型のウェルを取り囲むように、反対の導電性をもつウェルを形成することによりシリコン基板と電気的に絶縁するよう多重にウェル領域を形成する。
【０００４】
上述したように、多重にウェル領域を形成した後、弗酸を用いてシリコン基板表面上の酸化膜を除去し、シリコン基板表面を露出させた後ゲート酸化膜７０７を形成する。ゲート酸化膜の形成後はポリシリコンを堆積し、フォトリソグラフィー技術とドライエッチング技術によりパターニングし、ゲート電極７０８を形成する。その後、公知の技術を用いてＮ型拡散層７０９及びＰ型拡散層を形成する（図７（ｇ））。
【０００５】
【特許文献１】
特開平１１−２５１４４９号公報
【０００６】
【発明が解決しようとする課題】
半導体装置において、ゲート酸化膜の信頼性向上が重要な課題である事は周知の事実である一方、ゲート酸化膜にかかる高電界による絶縁破壊や酸化膜の劣化が問題となるため、多重にウェル領域を形成して多重ウェル構造とすることで低電圧動作を実現する方法が一般的に用いられている。しかし、以下で述べるように多重ウェル構造を有する半導体装置において、シリコン基板表面を露出させるための酸化膜エッチングを行うとシリコン基板表面にピットが形成され、ゲート酸化膜形成後は、ピットの存在が局所的な絶縁破壊や酸化膜質の劣化を引き起こすという問題があった。
【０００７】
従来の半導体装置の製造方法の問題点につき、図８を用いて説明する。第１導電型のシリコン基板８０１内に、第１導電型の第１ウェル８０２が形成されており、第１ウェル８０２を取り囲むように第１導電型の導電性とは反対の導電性を持つ第２導電型の第２ウェル８０３が形成されており、シリコン基板８０１と第１ウェル８０２が電気的に絶縁分離されるよう多重にウェル領域を形成した後、ゲート酸化前のシリコン基板表面を露出させる酸化膜ウェットエッチングを行う前までの工程で第１ウェル８０２上にマイナス電荷８０４が帯電する。ここで、Ｃｕに代表される水素よりも酸化還元電位の高い金属不純物は弗酸によって除去されず、逆に弗酸溶液中もしくは酸化膜中に金属不純物が存在すると、シリコン基板へ吸着される問題があり、酸化還元反応によって説明できることが知られている。酸化膜エッチング時に弗酸溶液中もしくは酸化膜中から溶け出したＣｕ２＋イオン８０５が、帯電したマイナス電荷８０４に引きつけられ化１の化学反応式に示すように反応し、シリコン基板８０１表面にＣｕ核８０６が形成される（図８（ａ））。
【０００８】
【化１】
Ｃｕ２＋＋２ｅ−→Ｃｕ
【０００９】
上述したような多重ウェル構造を有する半導体装置の場合、第１ウェル８０２は第２ウェル８０３によってシリコン基板８０１と電気的に絶縁分離されており、第１ウェル８０２に蓄積されたマイナス電荷８０４がシリコン基板８０１へ拡散されないため、金属不純物との還元反応を引き起こしやすくなり、さらに反応が進みＣｕ８０７が析出されると共に、化２の化学反応式に示す反応により、Ｃｕ８０７底部にＳｉＯ２８０８が形成される（図８（ｂ））。
【００１０】
【化２】
Ｓｉ＋２Ｈ２Ｏ→ＳｉＯ２＋４Ｈ＋＋４ｅ−
【００１１】
このＳｉＯ２８０８は弗酸によりエッチングされるため、最終的にＣｕが除去されることによりシリコン基板上にピット８０９が形成される（図８（ｃ））。ゲート酸化膜形成後は、このピット８０９の存在が局所的な電界集中による絶縁破壊や酸化膜質の劣化を引き起こす原因になる。以上のようにゲート酸化膜質は酸化以前の工程の酸化膜エッチングにより、クリティカルに影響を受けることになる。
【００１２】
本発明は、上記の従来技術における問題点に鑑みてなされたものであり、その目的は、第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置において、多重ウェル構造の形成方法或いは酸化膜エッチング処理方法を改善することにより、半導体基板上のピット形成を無くすことのできる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
この目的を達成するための本発明に係る半導体装置の製造方法は、第１導電型の半導体基板に、前記第１導電型の第１ウェルと、前記第１ウェルを前記半導体基板と電気的に絶縁分離するように取り囲む前記第１導電型の導電性とは反対の導電性を持つ第２導電型の第２ウェルを形成してなる多重ウェル構造を有する半導体装置の製造方法であって、特許請求の範囲の欄の請求項１に記載したように、前記半導体基板に前記第１ウェルを形成する工程と、前記第１ウェルを含む前記半導体基板の表面をウェットエッチングする工程の後に、少なくとも前記第１ウェルの表面に絶縁膜を形成する工程と、前記第１ウェル領域の前記絶縁膜上にトランジスタのゲート電極を形成する工程と、前記第１ウェルの側部と底部を取り囲む領域に、前記第２ウェルを形成する工程と、を有することを第１の特徴とする。
【００１４】
更に、本発明に係る半導体装置の製造方法は、特許請求の範囲の欄の請求項２に記載したように、前記半導体基板に前記第２ウェルの表面領域を形成する工程と、前記半導体基板の表面領域の前記第２ウェル以外の領域に前記第１ウェルを形成する工程と、前記第１ウェルを含む前記半導体基板の表面をウェットエッチングする工程の後に、少なくとも前記第１ウェルの表面に絶縁膜を形成する工程と、前記第１ウェル領域の前記絶縁膜上にトランジスタのゲート電極を形成する工程と、前記第１ウェルの底部を取り囲む前記半導体基板の内部領域に前記第２ウェルの埋め込み領域を形成し、前記第２ウェルの前記表面領域と前記埋め込み領域によって前記第１ウェルを前記半導体基板と絶縁分離するように取り囲む工程と、を有することを第２の特徴とする。
【００１５】
また、本発明に係る半導体装置の製造方法は、特許請求の範囲の欄の請求項３に記載したように、前記半導体基板の内部領域に前記第２ウェルの埋め込み領域を形成する工程と、前記半導体基板の前記第２ウェルの前記埋め込み領域上に前記第１ウェル領域を形成する工程と、前記第１ウェルを含む前記半導体基板の表面をウェットエッチングする工程の後に、少なくとも前記第１ウェルの表面に絶縁膜を形成する工程と、前記第１ウェル領域の前記絶縁膜上にトランジスタのゲート電極を形成する工程と、前記半導体基板の表面領域の前記第１ウェル以外の領域に前記第２ウェルの表面領域を形成する工程と、前記半導体基板の表面領域の前記第１ウェル以外の領域に前記第２ウェルの表面領域を形成し、前記第２ウェルの前記表面領域と前記埋め込み領域によって前記第１ウェルを前記半導体基板と絶縁分離するように取り囲む工程と、を有することを第３の特徴とする。
【００１６】
更に、本発明に係る半導体装置の製造方法は、特許請求の範囲の欄の請求項４に記載したように、上記の各特徴に加えて、前記ウェットエッチングは弗酸水溶液で実施することを第４の特徴とする。
【００１７】
本発明に係る半導体装置の製造方法の上記第１乃至第３の何れの特徴によっても、同じ導電型の半導体基板と第１ウェルが反対の導電型の第２ウェルによって電気的に絶縁分離されていない状態で、第１ウェルを含む半導体基板の表面をウェットエッチングする工程が実施されるため、従来技術で指摘したような半導体基板表面上のマイナス電荷の帯電を防ぎ、半導体基板上のピット形成を回避することができる。
【００１８】
尚、上記において、表面領域とは基板（またはウェル）表面から基板（またはウェル）内部にかけて連続する領域であり、内部領域または埋め込み領域とは基板表面に露出しない領域を意味する。
【００１９】
更に、本発明に係る半導体装置の製造方法は、特許請求の範囲の欄の請求項５に記載したように、前記半導体基板に前記第１ウェルと前記第２ウェル形成した後に、前記半導体基板の表面を、前記半導体基板を形成する半導体結晶のバンドギャップエネルギより大きいエネルギを持つ波長の光を照射しながらウェットエッチングする工程と、少なくとも前記第１ウェルの表面に絶縁膜を形成する工程と、前記第１ウェル領域の前記絶縁膜上にトランジスタのゲート電極を形成する工程と、を有することを第５の特徴とする。
【００２０】
更に、本発明に係る半導体装置の製造方法は、前記半導体基板がシリコン基板であり、前記半導体基板の表面をウェットエッチングする工程において照射する光が、可視光、蛍光灯の発光、または、１．１ｅＶ以上のエネルギを持つ波長の光であることを第６の特徴とする。
【００２１】
本発明に係る半導体装置の製造方法の上記第５または第６の特徴によれば、第１ウェルを含む半導体基板の表面をウェットエッチングする工程中に照射される光のエネルギによって、第１ウェルと第２ウェルの接合界面に生じるマイナス電荷とプラス電荷によって、半導体基板表面上に帯電した電荷が打ち消されるため、従来技術で指摘したような半導体基板上のピット形成を回避することができる。
【００２２】
【発明の実施の形態】
本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」という。）の一実施の形態につき、図面に基づいて説明する。
【００２３】
〈第１実施形態〉
図１に、請求項１に記載の本発明方法の一実施形態における製造工程を示す。先ず、Ｐ型シリコン基板（第１導電型の半導体基板）１０１上に公知の技術を用いて素子分離１０２を形成する。その後、公知の技術であるフォトリソグラフィー技術を用いて、Ｐ型ウェル形成用の注入マスクとして、レジストマスク１０３ａを形成した後（図１（ａ））、イオン注入機を用いてボロンイオン注入を行い、Ｐ型ウェル（第１導電型の第１ウェル）１０４を形成する。具体的には、１回目の注入エネルギを１５０ｋｅＶ、注入量を５．５×１０１２ｃｍ−２とし、２回目の注入エネルギを３５０ｋｅＶ、注入量を４．０×１０１２ｃｍ−２として注入を行い、その後、レジストマスク１０３ａを取り除く。この段階ではＰ型シリコン基板１０１と、Ｐ型ウェル１０４は電気的に絶縁分離されていない状態にある。
【００２４】
次に、弗酸水溶液を用いて、熱酸化膜で１００〜３００Å程度の酸化膜エッチングを行うことで自然酸化膜や犠牲酸化膜等を除去し、シリコン表面を露出させる。ここで、Ｐ型ウェル１０４上に帯電したマイナス電荷１０５はＰ型シリコン基板１０１に拡散されるため、Ｐ型ウェル１０４表面には電荷が存在せず、Ｃｕ２＋イオン１０６はＰ型ウェル１０４表面に引きつけられることなく、酸化還元反応も起きないため、Ｐ型シリコン基板１０１上にピットが形成されることは無い（図１（ｂ））。
【００２５】
前述した方法で酸化膜エッチングを行った後、熱酸化を行うことで３０〜２００Å程度の厚さのゲート酸化膜１０７を形成し、公知の技術を用いてポリシリコンを１０００〜３０００Å程度堆積し、フォトリソグラフィー技術とドライエッチ技術を用いてパターニングを行い、Ｐ型ウェル１０４上にゲート電極１０８を形成する。
【００２６】
次に、フォトリソグラフィー技術を用いて、Ｎ型ウェル形成用の注入マスクとして、レジストマスク１０３ｂを形成した後（図１（ｃ））、イオン注入機を用いてリンイオン注入を行い、Ｎ型ウェル（第２導電型の第２ウェル）１０９を形成する。具体的には、１回目の注入エネルギを３３０ｋｅＶ、注入量を２．０×１０１２ｃｍ−２とし、２回目の注入エネルギを８００ｋｅＶ、注入量を５．０×１０１２ｃｍ−２とし、３回目の注入エネルギを３ＭｅＶ、注入量を５．０×１０１２ｃｍ−２として注入を行う。この段階で、Ｐ型ウェル１０４がＮ型ウェル１０９によって完全に取り囲まれ、Ｐ型シリコン基板１０１と電気的に絶縁分離される。その後、レジストマスク１０３ｂを除去し、公知の技術を用いてＮ＋拡散層１１０及びＰ＋拡散層１１１を形成することで、トランジスタを完成させる（図１（ｄ））。
【００２７】
〈第２実施形態〉
図２に、請求項２に記載の本発明方法の一実施形態における製造工程を示す。先ず、Ｐ型シリコン基板（第１導電型の半導体基板）２０１上に公知の技術を用いて素子分離２０２を形成する。その後、公知の技術であるフォトリソグラフィー技術を用いて、Ｎ型ウェル形成用の注入マスクとして、レジストマスク２０３ａを形成した後（図２（ａ））、イオン注入機を用いてリンイオン注入を行い、Ｎ型ウェル（第２導電型の第２ウェルの表面領域）２０４を形成する。具体的には１回目の注入エネルギを３３０ｋｅＶ、注入量を２．０×１０１２ｃｍ−２とし、２回目の注入エネルギを８００ｋｅＶ、注入量を５．０×１０１２ｃｍ−２として注入を行い、レジストマスク２０３ａを取り除く（図２（ｂ））。
【００２８】
その後、Ｐ型ウェル形成用の注入マスクとして、レジストマスク２０３ｂを形成した後（図２（ｃ））、イオン注入機を用いてボロンイオン注入を行い、Ｐ型ウェル（第１導電型の第１ウェル）２０５を形成する。具体的には１回目の注入エネルギを１５０ｋｅＶ、注入量を５．５×１０１２ｃｍ−２とし、２回目の注入エネルギを３５０ｋｅＶ、注入量を４．０×１０１２ｃｍ−２として注入を行い、レジストマスク２０３ｂを取り除く。この段階ではＰ型シリコン基板２０１と、Ｐ型ウェル２０５は電気的に絶縁分離されていない状態にある。
【００２９】
次に、弗酸水溶液を用いて、熱酸化膜で１００〜３００Å程度の酸化膜エッチングを行うことで自然酸化膜や犠牲酸化膜等を除去し、シリコン表面を露出させる。ここで、Ｐ型ウェル２０５上に帯電したマイナス電荷２０６はＰ型シリコン基板２０１に拡散されるため、Ｐ型ウェル２０５表面には電荷が存在せず、Ｃｕ２＋イオン２０７はＰ型ウェル２０５表面に引きつけられることなく、酸化還元反応も起きないため、Ｐ型シリコン基板２０１上にピットが形成されることは無い（図２（ｄ））。
【００３０】
前述した方法で酸化膜エッチングを行った後、熱酸化を行うことで３０〜２００Å程度の厚さのゲート酸化膜２０８を形成し、公知の技術を用いてポリシリコンを１０００〜３０００Å程度堆積し、フォトリソグラフィー技術とドライエッチ技術を用いてパターニングを行い、Ｐ型ウェル２０５上にゲート電極２０９を形成する。次にフォトリソグラフィー技術を用いて、埋め込みＮ型ウェル形成用の注入マスクとして、レジストマスク２０３ｃを形成した後（図２（ｅ））、イオン注入機を用いてリンイオン注入を行い、埋め込みＮ型ウェル（第２導電型の第２ウェルの埋め込み領域）２１０を形成する。具体的には注入エネルギを３ＭｅＶ、注入量を５．０×１０１２ｃｍ−２として注入を行う。この段階で、Ｐ型ウェル２０５がＮ型ウェル２０４と埋め込みＮ型ウェル２１０によって完全に取り囲まれ、Ｐ型シリコン基板２０１と電気的に絶縁分離される。その後、レジストマスク２０３ｃを除去し、公知の技術を用いてＮ＋拡散層２１１及びＰ＋拡散層２１２を形成することで、トランジスタを完成させる（図２（ｆ））。
【００３１】
〈第３実施形態〉
図３に、請求項３に記載の本発明方法の一実施形態における製造工程を示す。先ず、Ｐ型シリコン基板３０１（第１導電型の半導体基板）上に公知の技術を用いて素子分離３０２を形成する。その後、公知の技術であるフォトリソグラフィー技術を用いて、埋め込みＮ型ウェル形成用の注入マスクとして、レジストマスク３０３ａを形成した後（図３（ａ））、イオン注入機を用いてリンイオン注入を行い、埋め込みＮ型ウェル（第２導電型の第２ウェルの埋め込み領域）３０４を形成する。具体的には注入エネルギを３ＭｅＶ、注入量を５．０×１０１２ｃｍ−２として注入を行い、レジストマスク３０３ａを取り除く（図３（ｂ））。
【００３２】
その後、Ｐ型ウェル形成用の注入マスクとして、レジストマスク３０３ｂを形成した後（図３（ｃ））、イオン注入機を用いてボロンイオン注入を行い、Ｐ型ウェル（第１導電型の第１ウェル）３０５を形成する。具体的には１回目の注入エネルギを１５０ｋｅＶ、注入量を５．５×１０１２ｃｍ−２とし、２回目の注入エネルギを３５０ｋｅＶ、注入量を４．０×１０１２ｃｍ−２として注入を行い、レジストマスク３０３ｂを取り除く。この段階ではＰ型シリコン基板３０１と、Ｐ型ウェル３０５は電気的に絶縁分離されていない状態にある。
【００３３】
次に、弗酸水溶液を用いて、熱酸化膜で１００〜３００Å程度の酸化膜エッチングを行うことで自然酸化膜や犠牲酸化膜等を除去し、シリコン表面を露出させる。ここで、Ｐ型ウェル３０５上に帯電したマイナス電荷３０６はＰ型シリコン基板３０１に拡散されるため、Ｐ型ウェル３０５表面には電荷が存在せず、Ｃｕ２＋イオン３０７はＰ型ウェル３０５表面に引きつけられることなく、酸化還元反応も起きないため、Ｐ型シリコン基板３０１上にピットが形成されることは無い（図３（ｄ））。
【００３４】
前述した方法で酸化膜エッチングを行った後、熱酸化を行うことで３０〜２００Å程度の厚さのゲート酸化膜３０８を形成し、公知の技術を用いてポリシリコンを１０００〜３０００Å程度堆積し、フォトリソグラフィー技術とドライエッチ技術を用いてパターニングを行い、Ｐ型ウェル３０５上にゲート電極３０９を形成する。次にフォトリソグラフィー技術を用いて、Ｎ型ウェル形成用の注入マスクとして、レジストマスク３０３ｃを形成した後（図３（ｅ））、イオン注入機を用いてリンイオン注入を行い、Ｎ型ウェル（第２導電型の第２ウェルの表面領域）３１０を形成する。具体的には、１回目の注入エネルギを３３０ｋｅＶ、注入量を２．０×１０１２ｃｍ−２とし、２回目の注入エネルギを８００ｋｅＶ、注入量を５．０×１０１２ｃｍ−２として注入を行う。この段階で、Ｐ型ウェル３０５がＮ型ウェル３１０と埋め込みＮ型ウェル３０４によって完全に取り囲まれ、Ｐ型シリコン基板３０１と電気的に絶縁分離される。その後、レジストマスク３０３ｃを除去し、公知の技術を用いてＮ＋拡散層３１１及びＰ＋拡散層３１２を形成することで、トランジスタを完成させる（図３（ｆ））。
【００３５】
〈第４実施形態〉
図４に、請求項５または６に記載の本発明方法の一実施形態における製造工程の要点を示す。先ず、Ｐ型シリコン基板（第１導電型の半導体基板）４０１上に公知の技術を用いて素子分離４０２を形成する。その後、従来の技術と同様に、公知の技術であるフォトリソグラフィー技術を用いて、ウェル注入を行うためのレジストマスクを形成し、イオン注入機を用いてイオン注入を行うことで、多重にウェル領域を形成する。ここで、Ｐ型ウェル（第１導電型の第１ウェル）４０３はＮ型ウェル（第２導電型の第２ウェル）４０４によってＰ型シリコン基板４０１から電気的に絶縁分離されている（図４）。
【００３６】
次に、弗酸を用いて、熱酸化膜で１００〜３００Å程度の酸化膜エッチングを行うことで自然酸化膜や犠牲酸化膜等を除去し、シリコン表面を露出させる。ここで、図５は、酸化膜エッチング処理に用いる装置の概略構成を示す模式図である。図５に示すように、当該処理装置は、弗酸で満たされた弗酸層５０１、超純水で満たされた水洗層５０２、ＩＰＡ（イソプロピルアルコール）で満たされた乾燥層５０３で構成され、処理装置の上方には蛍光灯５０４が設置されている。装置によっては、弗酸層にバッファード弗酸を用いたものや、ＳＣ１洗浄層、ＳＣ２洗浄層、カセットにウェハを入れて回転させることにより乾燥を行う乾燥層等を備えたものもある。被処理ウェハはカセット５０５に入れられて、処理装置のローダー５０６へ搬入され、弗酸層→水洗層→乾燥層の順に処理された後、アンローダー５０７から搬出される。ウェハがローダー５０６に搬入されてからアンローダー５０７から搬出されるまでの間は、ウェハに光が照射されるべく、常に蛍光灯が点灯している状態にする。蛍光灯を点灯することで光４０５を照射することにより、Ｐ型ウェル４０３とＮ型ウェル４０４との間のＰＮ接合における光起電力効果（太陽電池の発電原理として周知）によって、マイナス電荷４０６とプラス電荷４０７が発生し、Ｐ型ウェル表面のマイナス電荷４０８を打ち消す。そのため、Ｐ型ウェル４０３表面には電荷が存在せず、Ｃｕ２＋イオン４０９はＰ型ウェル４０３表面に引きつけられることなく、酸化還元反応も起きないため、Ｐ型シリコン基板４０１上にピットが形成されることは無い（図４）。
【００３７】
ここで、ウェハに照射する光は、シリコンのバンドギャップエネルギである１．１ｅＶ以上のエネルギを持つ波長（約１１２７ｎｍ以下の波長）の光を含むものであれば良い。
【００３８】
図６は、ウェハ搬送用カセットとウェハの配置を模式的に示した図である。一般にウェハを処理する際は、ウェハ搬送用カセット６０１内に、必要最低限の間隔が確保されるように、ウェハ６０２が配置されて処理が行われる。一方、シリコン表面を露出させる酸化膜エッチング工程においては、ウェハ搬送用カセット６０３内に、より多くの蛍光灯からの光が照射されるようにウェハ間隔を広げ、ウェハ６０４のように配置して処理を行うことにより、光によるピット形成の抑制効果がより大きくなる。
【００３９】
前述した方法で酸化膜エッチングを行った後、第１実施形態と同じ要領で、図１（ｄ）に示したように、公知の技術を用いて熱酸化を行うことで３０〜２００Å程度の厚さのゲート酸化膜１０７を形成し、ポリシリコンを１０００〜３０００Å程度堆積し、フォトリソグラフィー技術とドライエッチ技術を用いてパターニングを行い、Ｐ型ウェル１０４上にゲート電極１０８を形成する。その後、公知の技術を用いてＮ＋拡散層１１０及びＰ＋拡散層１１１を形成することで、トランジスタを完成させる。
【００４０】
【発明の効果】
以上、詳細に説明したように、本発明に係る半導体装置の製造方法を用いることによって、多重ウェル構造を有する半導体装置においてシリコン基板上にピットが形成されるのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法の第１実施形態の製造工程を示す工程図
【図２】本発明に係る半導体装置の製造方法の第２実施形態の製造工程を示す工程図
【図３】本発明に係る半導体装置の製造方法の第３実施形態の製造工程を示す工程図
【図４】本発明に係る半導体装置の製造方法の第４実施形態の製造工程の要点を示す図
【図５】本発明に係る半導体装置の製造方法の第４実施形態の製造工程におけるウェットエッチング処理に用いる装置の概略構成を示す模式図
【図６】本発明に係る半導体装置の製造方法の第４実施形態の製造工程で使用するウェハ搬送用カセットとウェハの配置を模式的に示す図
【図７】従来の半導体装置の製造方法の製造工程の一例を示す工程図
【図８】従来の半導体装置の製造方法の問題点を模式的に示す説明図
【符号の説明】
１０１  Ｐ型シリコン基板（第１導電型の半導体基板）
１０２  素子分離
１０３ａ、１０３ｂ  レジストマスク
１０４  Ｐ型ウェル（第１導電型の第１ウェル）
１０５  マイナス電荷
１０６  Ｃｕ２＋イオン
１０７  ゲート酸化膜
１０８  ゲート電極
１０９  Ｎ型ウェル（第２導電型の第２ウェル）
１１０  Ｎ型拡散層
１１１  Ｐ型拡散層
２０１  Ｐ型シリコン基板（第１導電型の半導体基板）
２０２  素子分離
２０３ａ、２０３ｂ、２０３ｃ  レジストマスク
２０４  Ｎ型ウェル（第２導電型の第２ウェルの表面領域）
２０５  Ｐ型ウェル（第１導電型の第１ウェル）
２０６  マイナス電荷
２０７  Ｃｕ２＋イオン
２０８  ゲート酸化膜
２０９  ゲート電極
２１０  埋め込みＮ型ウェル（第２導電型の第２ウェルの埋め込み領域）
２１１  Ｎ型拡散層
２１２  Ｐ型拡散層
３０１  Ｐ型シリコン基板（第１導電型の半導体基板）
３０２  素子分離
３０３ａ、３０３ｂ、３０３ｃ  レジストマスク
３０４  埋め込みＮ型ウェル（第２導電型の第２ウェルの埋め込み領域）
３０５  Ｐ型ウェル（第１導電型の第１ウェル）
３０６  マイナス電荷
３０７  Ｃｕ２＋イオン
３０８  ゲート酸化膜
３０９  ゲート電極
３１０  Ｎ型ウェル（第２導電型の第２ウェルの表面領域）
３１１  Ｎ型拡散層
３１２  Ｐ型拡散層
４０１  Ｐ型シリコン基板（第１導電型の半導体基板）
４０２  素子分離
４０３  Ｐ型ウェル（第１導電型の第１ウェル）
４０４  Ｎ型ウェル（第２導電型の第２ウェル）
４０５  光
４０６  マイナス電荷
４０７  プラス電荷
４０８  マイナス電荷
４０９  Ｃｕ２＋イオン
５０１  弗酸層
５０２  水洗層
５０３  乾燥層
５０４  蛍光灯
５０５  カセット
５０６  ローダー
５０７  アンローダー
６０１、６０３  カセット
６０２、６０４  ウェハ
７０１  Ｐ型シリコン基板（第１導電型の半導体基板）
７０２  素子分離
７０３ａ、７０３ｂ  レジストマスク
７０４  Ｎ型ウェル（第２導電型の第２ウェル）
７０５  Ｐ型ウェル（第１導電型の第１ウェル）
７０６  埋め込みＮ型ウェル（第２導電型の第２ウェル）
７０７  ゲート酸化膜
７０８  ゲート電極
７０９  Ｎ型拡散層
８０１  シリコン基板（第１導電型の半導体基板）
８０２  第１ウェル
８０３  第２ウェル
８０４  マイナス電荷
８０５  Ｃｕ２＋イオン
８０６  Ｃｕ核
８０７  Ｃｕ
８０８  ＳｉＯ２
８０９  ピット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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