(57)【要約】【課題】複数の電源の投入順序が規定どおりでなくても、集積回路内の素子端子間に絶対最大定格電圧を超える電圧がかからない電源間保護回路を提供すること。【解決手段】第１の電源９を入力とし、所定の電圧降下によって所望とする創出電位１０を出力する減圧回路１４を設け、第１のＮチャネルトランジスタ１１のドレイン端子に上記第１の電源を接続し、ゲート端子に上記創出電位１０を印加する構成とし、第１のＮチャネルトランジスタ１１のゲートドレイン間に印加される電源の投入順序にかかわらず、第１のＮチャネルトランジスタ１１のゲートにそのドレインとほぼ同時に電圧が印加されるようにする。【選択図】　　　図１
2004071640.tif 000002
【特許請求の範囲】
【請求項１】
電位の異なる複数の電源が接続される集積回路の電源間保護回路において、
第１の電源と、
上記第１の電源を入力とし、該第１の電源を所定の電圧分を降下させて第２の電源を創出する減圧手段と、
上記第１の電源にそのドレイン端子が接続され、上記第２の電源にそのゲート端子が接続された第１のＮチャネルトランジスタと、
そのドレイン端子が上記第１のＮチャネルトランジスタのソース端子に接続され、そのソース端子、及びゲート端子が接地電位に接続された第２のＮチャネルトランジスタと、を備えた、
ことを特徴とする電源間保護回路。
【請求項２】
請求項１記載の電源間保護回路において、
上記減圧手段は、直列接続された降圧効果を有する複数の降圧素子と、該降圧素子の各接続点と上記第２の電源の出力点とを電気的に接続する複数の接続素子と、を有し、
上記接続素子の任意の箇所における接続状態を無効にすることにより、任意の段数の上記降圧素子を用いて上記第１の電源から第２の電源を創出する、
ことを特徴とする電源間保護回路。
【請求項３】
請求項１記載の電源間保護回路において、
上記第１のＮチャネルトランジスタのドレイン端子と上記接地電位との間に接続された容量素子を備えた、
ことを特徴とする電源間保護回路。
【請求項４】
請求項１記載の電源間保護回路において、
上記減圧手段から出力される第２の電源を入力とし、該第２の電源を所定の電圧分を降下させて第３の電源を創出する第２の減圧手段を備えた、
ことを特徴とする電源間保護回路。
【請求項５】
電位の異なる複数の電源が接続される集積回路の電源間保護回路において、
第１の電源と、
上記第１の電源を入力とし、該第１の電源を所定の電圧分を降下させて第２の電源を創出する減圧手段と、
上記第１の電源よりも低電位な第３の電源と、
上記第２の電源と第３の電源とを切り替えて出力する出力切替手段と、
上記第１の電源にそのドレイン端子が接続され、上記切替手段の出力にそのゲート端子が接続された第１のＮチャネルトランジスタと、
そのドレイン端子が上記第１のＮチャネルトランジスタのソース端子に接続され、そのソース端子、及びゲート端子が接地電位に接続された第２のＮチャネルトランジスタと、
上記第３の電源を入力とし、該第３の電源が投入された場合に、上記切替手段を制御して上記第３の電源が出力されるよう切替手段を制御する制御手段と、を備えた、
ことを特徴とする電源間保護回路。
【請求項６】
請求項５記載の電源間保護回路において、
上記減圧手段は、直列接続された降圧効果を有する複数の降圧素子と、該降圧素子の各接続点と上記第２の電源の出力点とを電気的に接続する複数の接続素子と、を有し、
上記接続素子の任意の箇所における接続状態を無効にすることにより、任意の段数の上記降圧素子を用いて上記第１の電源から第２の電源を創出する、
ことを特徴とする電源間保護回路。
【請求項７】
請求項５記載の電源間保護回路において、
上記第１のＮチャネルトランジスタのドレイン端子と上記接地電位との間に接続された容量素子を、
備えたことを特徴とする電源間保護回路。
【請求項８】
請求項３または７記載の電源間保護回路において、
上記容量素子を集積回路パターンのコーナーセルに配置した、
ことを特徴とする電源間保護回路。
【請求項９】
請求項２または６記載の電源間保護回路において、
上記接続素子がヒューズである、
ことを特徴とする電源間保護回路。
【請求項１０】
請求項２または６記載の電源間保護回路において、
上記降圧効果を有する降圧素子がｐ−ｎ接合ダイオード、又はｎ−ｐ接合ダイオードである、
ことを特徴とする電源間保護回路。
【請求項１１】
請求項１または５記載の電源間保護回路において、
上記減圧手段を集積回路パターンのコーナーセルに配置した、
ことを特徴とする電源間保護回路。
【請求項１２】
請求項１または５記載の電源間保護回路において、
上記減圧手段は、直列接続された第１の抵抗素子と第２の抵抗素子とからなり、
上記第１の抵抗素子と第２の抵抗素子との接続点が上記第１のＮチャネルトランジスタのゲート端子に接続されている、
ことを特徴とする電源間保護回路。
【請求項１３】
請求項５記載の電源間保護回路において、
上記減圧手段より出力された第２の電源を入力とし、該第２の電源を所定の電圧分を降下させて第４の電源を創出する第２の減圧手段と、
上記第３の電源と第４の電源とを入力とを切り替えて出力する第２の出力切替手段と、を備えた、
ことを特徴とする電源間保護回路。
【請求項１４】
請求項１３記載の電源間保護回路において、
上記減圧手段、及び第２の減圧手段は、
直列接続された第１の抵抗素子と第２の抵抗素子と第３の抵抗素子とからなり、
上記第１の抵抗素子と第２の抵抗素子との接続点から上記第２の電源を創出し、上記第２の抵抗素子と第３の抵抗素子との接続点から上記第４の電源を創出する、
ことを特徴とする電源間保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の電源を用いる集積回路等の電源間保護回路に関し、特に、プロセス上定められたゲート酸化膜耐圧以上の電圧を印加する集積回路において、電源投入順序を考慮しなくてもゲート酸化膜耐圧以上の電圧が集積回路内の回路素子にかからない構成を備えたものに関するものである。
【０００２】
【従来の技術】
以下に従来の電源間保護回路について説明する。
図３（ａ）は従来の集積回路内に具備された３．３Ｖ電源−グラウンド電源間の保護回路を示すものである。図３（ａ）において、１は３．３Ｖ電源、２はグラウンド電源、３はＮチャネルトランジスタである。
【０００３】
上記Ｎチャネルトランジスタ３はそのゲート端子にグラウンド電源２が接続されているため、定常的にオフである。しかし、３．３Ｖ電源１やグラウンド電源２に瞬間的に大きな電荷が流入した際には過渡的にＮチャネルトランジスタ３が反動体基板を介してオンし、電荷を別電源へ逃がす仕組みになっている。
【０００４】
図３（ｂ）は従来の集積回路内に具備された５Ｖ電源−グラウンド電源間の保護回路を示すものである。図３（ｂ）において、４は５Ｖ電源、５は３．３Ｖ電源、６はファーストＮチャネルトランジスタ、７はファーストＮチャネルトランジスタ６と直列接続されたセカンドＮチャネルトランジスタ、８はグラウンド電源である。図３（ｂ）に示すように、５Ｖ電源４とグラウンド電源８との間には２段のＮチャネルトランジスタ６、７を設けている。この状態で３．３Ｖ電源５が投入されていれば、５Ｖ電源の電位における電圧が３．３Ｖ−（ファーストＮチャネルトランジスタの閾値電圧）未満の場合にはファーストＮチャネルトランジスタ６には電流が流れるが、５Ｖ電源の電位が上がっても、５Ｖ電源４における電圧が３．３Ｖ−（ファーストＮチャネルトランジスタの閾値電圧）になった時点で、ファーストＮチャネルトランジスタ６がオフして電流が遮断される。よって、ファーストＮチャネルトランジスタ６のソース端子とセカンドＮチャネルトランジスタ７のドレイン端子間の電位は、３．３−（ファーストＮチャネルトランジスタの閾値電圧）よりも電位が上がらない。このようにして、ファーストＮチャネルトランジスタ６とセカンドＮチャネルトランジスタ７との各端子間の電圧が絶対最大定格電圧を超えないようになっている。
【０００５】
【発明が解決しようとする課題】
従来の集積回路等に用いられる電源間保護回路は以上のように構成されており、電圧が絶対最大定格電圧を超えないようになっているが、図３（ｂ）の回路では、５Ｖ電源を投入する前に３．３Ｖ電源を投入するように電源投入順を規定する必要があった。なぜなら、３．３Ｖ電源を投入する前に５Ｖ電源を投入した場合、５Ｖ電源は５Ｖ、３．３Ｖ電源は浮いている（フローティング）状態となり、３．３Ｖ電源が仮に０Ｖであったならば、ファーストＮチャネルトランジスタ６のゲート、ドレイン端子間に５Ｖがかかり、絶対最大定格電圧を超えてしまうことになるからである。このように、５Ｖ、３．３Ｖと複数の電源電圧を用いる集積回路において、回路素子に絶対最大定格電圧を超える電圧がかからないように電源投入順序を規定せざるを得ないという問題点があった。
【０００６】
本発明は以上のような問題点を解消するためになされたもので、複数の電源の投入順序が規定どおりでなくても、集積回路内の素子端子間に絶対最大定格電圧を超える電圧がかからない電源間保護回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の請求項１にかかる電源間保護回路は、電位の異なる複数の電源が接続される集積回路の電源間保護回路において、第１の電源と、上記第１の電源を入力とし、該第１の電源を所定の電圧分を降下させて第２の電源を創出する減圧手段と、上記第１の電源にそのドレイン端子が接続され、上記第２の電源にそのゲート端子が接続された第１のＮチャネルトランジスタと、そのドレイン端子が上記第１のＮチャネルトランジスタのソース端子に接続され、そのソース端子、及びゲート端子が接地電位に接続された第２のＮチャネルトランジスタと、を備えたものである。
【０００８】
また、本発明の請求項２にかかる電源間保護回路は、請求項１記載の電源間保護回路において、上記減圧手段は、直列接続された降圧効果を有する複数の降圧素子と、該降圧素子の各接続点と上記第２の電源の出力点とを電気的に接続する複数の接続素子と、を有し、上記接続素子の任意の箇所における接続状態を無効にすることにより、任意の段数の上記降圧素子を用いて上記第１の電源から第２の電源を創出するものである。
【０００９】
また、本発明の請求項３にかかる電源間保護回路は、請求項１記載の電源間保護回路において、上記第１のＮチャネルトランジスタのドレイン端子と上記接地電位との間に接続された容量素子を備えたものである。
【００１０】
また、本発明の請求項４にかかる電源間保護回路は、請求項１記載の電源間保護回路において、上記減圧手段から出力される第２の電源を入力とし、該第２の電源を所定の電圧分を降下させて第３の電源を創出する第２の減圧手段を備えたものである。
【００１１】
また、本発明の請求項５にかかる電源間保護回路は、電位の異なる複数の電源が接続される集積回路の電源間保護回路において、第１の電源と、上記第１の電源を入力とし、該第１の電源を所定の電圧分を降下させて第２の電源を創出する減圧手段と、上記第１の電源よりも低電位な第３の電源と、上記第２の電源と第３の電源とを切り替えて出力する出力切替手段と、上記第１の電源にそのドレイン端子が接続され、上記切替手段の出力にそのゲート端子が接続された第１のＮチャネルトランジスタと、そのドレイン端子が上記第１のＮチャネルトランジスタのソース端子に接続され、そのソース端子、及びゲート端子が接地電位に接続された第２のＮチャネルトランジスタと、上記第３の電源を入力とし、該第３の電源が投入された場合に、上記切替手段を制御して上記第３の電源が出力されるよう切替手段を制御する制御手段と、を備えたものである。
【００１２】
また、本発明の請求項６にかかる電源間保護回路は、請求項５記載の電源間保護回路において、上記減圧手段は、直列接続された降圧効果を有する複数の降圧素子と、該降圧素子の各接続点と上記第２の電源の出力点とを電気的に接続する複数の接続素子と、を有し、上記接続素子の任意の箇所における接続状態を無効にすることにより、任意の段数の上記降圧素子を用いて上記第１の電源から第２の電源を創出するものである。
【００１３】
また、本発明の請求項７にかかる電源間保護回路は、請求項５記載の電源間保護回路において、上記第１のＮチャネルトランジスタのドレイン端子と上記接地電位との間に接続された容量素子を備えたものである。
【００１４】
また、本発明の請求項８にかかる電源間保護回路は、請求項３または７記載の電源間保護回路において、上記容量素子を集積回路パターンのコーナーセルに配置したものである。
【００１５】
また、本発明の請求項９にかかる電源間保護回路は、請求項２または６記載の電源間保護回路において、上記接続素子がヒューズとしたものである。
【００１６】
また、本発明の請求項１０にかかる電源間保護回路は、請求項２または６記載の電源間保護回路において、上記降圧効果を有する降圧素子がｐ−ｎ接合ダイオード、又はｎ−ｐ接合ダイオードとしたものである。
【００１７】
また、本発明の請求項１１にかかる電源間保護回路は、請求項１または５記載の電源間保護回路において、上記減圧手段を集積回路パターンのコーナーセルに配置したものである。
【００１８】
また、本発明の請求項１２にかかる電源間保護回路は、請求項１または５記載の電源間保護回路において、上記減圧手段は、直列接続された第１の抵抗素子と第２の抵抗素子とからなり、上記第１の抵抗素子と第２の抵抗素子との接続点を上記第１のＮチャネルトランジスタのゲート端子に接続したものである。
【００１９】
また、本発明の請求項１３にかかる電源間保護回路は、請求項５記載の電源間保護回路において、上記減圧手段より出力された第２の電源を入力とし、該第２の電源を所定の電圧分を降下させて第４の電源を創出する第２の減圧手段と、上記第３の電源と第４の電源とを入力とを切り替えて出力する第２の出力切替手段とを備えたものである。
【００２０】
また、本発明の請求項１４にかかる電源間保護回路は、請求項１３記載の電源間保護回路において、上記減圧手段及び第２の減圧手段は、直列接続された第１の抵抗素子と第２の抵抗素子と第３の抵抗素子とからなり、上記第１の抵抗素子と第２の抵抗素子との接続点から上記第２の電源を創出し、上記第２の抵抗素子と第３の抵抗素子との接続点から上記第４の電源を創出するものである。
【００２１】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１にかかる電源間保護回路について、図面を参照しながら説明する。図１は本実施の形態１における電源間保護回路の構成を示す回路図である。図１において、９は第１の電源、１０は第１の創出電位、１１は第１の創出電位１０をゲート入力とする第１のＮチャネルトランジスタ、１２は第１のＮチャネルトランジスタ１１と直列接続された第２のＮチャネルトランジスタ、１３は上記第１のＮチャネルトランジスタ１１、第２のＮチャネルトランジスタ１２からなる直列接続体に対して並列に接続された容量、１４は第１の電源９と第１のＮチャネルトランジスタ１１との間に接続された減圧回路、１５〜１９は上記減圧回路１４を構成し、直列接続されたｐ−ｎ接合ダイオード群であり、即ち、降圧効果を有する降圧素子群である。また、２０〜２４は上記減圧回路１４を構成する、集積化後に修正可能なヒューズ群などで構成される第１の接続素子群、２５はグラウンド電源である。
【００２２】
本実施の形態１における電源間保護回路の基本構成は、第１の電源９とグラウンド電源２５との間に瞬間的に印加される大きな電荷を逃がすための直列接続されたＮチャネルトランジスタ１１、１２と、第１の電源９が第１のＮチャネルトランジスタ１１のドレイン端子に印加されるのを遅らせるための容量１３と、第１の電源９から第１の創出電位１０を創出する減圧回路１４とから構成される。
【００２３】
上記減圧回路１４は、第１の電源９を減圧させるためのｐ−ｎ接合ダイオード群１５〜１９と、集積化後に修正可能な第１の接続素子群２０〜２４とから構成されており、ｐ−ｎ接合ダイオード群１５〜１９は全て直列に接続され、そのｐ−ｎ接合ダイオード群１５〜１９の出力は全て、集積化後に修正可能な第１の接続素子群２０〜２４を介して接続されている。第１の創出電位１０は、第１の電源９がｐ−ｎ接合ダイオード群１５〜１９、またはｐ−ｎ接合ダイオード群１５〜１９の一部によって減圧されて創出されることになる。ｐ−ｎ接合ダイオード群１５〜１９の特性は集積化するプロセスによってばらつくことが容易に考えられるため、集積化後に修正できる第１の接続素子群２０〜２４を適切に修正して切断することで、第１の創出電位１０を自由に決定することができる。
【００２４】
以下に、具体的に例をあげて説明する。集積化前に、第１の電源９からｐ−ｎ接合ダイオード群１５、１６の直列接続のみによって所望の第１の創出電位１０が得られると予想し、集積化後に修正できる第１の接続素子群２０、２２、２３、２４を集積化後に切断してダイオード１５、１６分の電圧降下を期待する予定である場合に、ｐ−ｎ接合ダイオード１５、１６による減圧量が予想よりも小さかった場合、集積化後に修正できる第１の接続素子群２０、２１、２３、２４を集積化後に切断することで、ダイオード１５〜１７分の電圧降下に切り替えて所望の第１の創出電位１０を得られる。
【００２５】
つまり、集積化後に修正できる第１の接続素子群２０〜２４によって集積時のプロセスバラツキを吸収できることを特徴としている。これにより、第１の電源９を投入するだけで、第１の創出電位１０が創出でき、所望の箇所に第１の創出電位１０を供給することができる。
【００２６】
また、第１の電源９とグラウンド電源２５間の容量１３は、Ｎチャネルトランジスタ１１のドレイン端子への第１の電源９の供給を遅らせる機能を有する。これにより、過渡的に絶対最大定格電圧がＮチャネルトランジスタ１１のドレイン端子、ゲート端子にかかるのを防ぐことができる。
【００２７】
このように本実施の形態１によれば、第１の電源９を入力とし、所定の電圧降下によって所望とする創出電位１０を出力する減圧回路１４を設け、第１のＮチャネルトランジスタ１１のドレイン端子に上記第１の電源を接続し、ゲート端子に上記創出電位１０を印加する構成としたので、第１のＮチャネルトランジスタ１１のゲートドレイン間に印加される電源の投入順序を考慮しなくとも、第１のＮチャネルトランジスタ１１のゲートにはそのドレインとほぼ同時に電圧が印加されるようになるため、第１のＮチャネルトランジスタ１１のソース端子と第２のＮチャネルトランジスタ１２のドレイン端子間には絶対最大定格電圧を超えた電圧が印加されることがなくなる。
【００２８】
また、第１の電源９と第１のＮチャネルトランジスタ１１のドレイン端子入力上流にはグラウンド電源２５と接続された容量１３が挿入されているため、第１の電源９の電位が第１のＮチャネルトランジスタ１１のドレイン端子に印加されるまでに要する時間が遅延されて、過渡的に絶対最大定格電圧が第１のＮチャネルトランジスタ１１のゲートドレイン端子間に印加されることがなくなる。
【００２９】
さらに減圧回路１４を複数の直列接続したｐ−ｎ接合ダイオード１５〜１９と集積化後に修正可能な第１の接続素子群２０〜２４を用いて構成したことにより、回路完成後にプロセスのバラつきにかかわらず所定の創出電位１０を得ることができ、プロセスのばらつきを吸収して歩留まりの向上を図ることができる。
【００３０】
また、本実施の形態１では、減圧回路を１段設けたものを示したが図４に示すように、減圧回路１４と直列に、同様の構成からなる第２の減圧回路１４’を設け、第２の創出電位を出力するようにしてもよい。このようにすることで、創出電位の調整幅を大きくすることができる。また、設ける減圧回路の段数はこれに限られるものではなく、３段以上、複数段設けることも可能である。
【００３１】
（実施の形態２）
次に本発明の実施の形態２にかかる電源間保護回路について説明する。図２において、２６は第１の電源、２７は第２の電源、２８は第１の電源２６に接続され、前記実施の形態１と同様の減圧回路である。また、２９、３１、３５、３６、４３はＮチャネルトランジスタ、３０、３２、４２はＰチャネルトランジスタであり、これらトランジスタの組み合わせによって第１のインバータ３３、アナログスイッチ３８、３９が実現されている。さらに、３４は上記２つのアナログスイッチ３８、３９より出力されるセレクタブル電位、３７、４４はグラウンド電源、４０は上記第１のＮチャネルトランジスタ３５、第２のＮチャネルトランジスタ３６の直列接続体に対して並列に接続された容量である。
【００３２】
本実施の形態２における電源間保護回路は、第１の電源２６−グラウンド電源３７間に瞬間的に印加される大きな電荷を逃がすためのＮチャネルトランジスタ３５、３６と、第１の電源２６が第１のＮチャネルトランジスタ３５のドレイン端子に印加されるのを遅らせるための容量４０、第１の電源２６から創出電位４１を創出する減圧回路２８に加えて、創出電位４１と第１のＮチャネルトランジスタ３５のゲート端子間の接続を決定するアナログスイッチ３８、第２の電源２７と第１のＮチャネルトランジスタ３５のゲート端子間の接続を決定するアナログスイッチ３９、上記アナログスイッチ３８、３９の制御を行うための第１のインバータ３３とから構成される。
【００３３】
なお、上記第１のインバータ３３はＮチャネルトランジスタ４３とＰチャネルトランジスタ４２から構成され、該第１のインバータ３３の電源には第２の電源２７とグラウンド電源４４とが接続されている。
【００３４】
以下、本実施の形態２の電源間保護回路の動作を、表を参照しながら説明する。本実施の形態において重要なのは、第１のＮチャネルトランジスタ３５のゲート電位であり、本実施の形態２において第１のＮチャネルトランジスタ３５のゲート電位はアナログスイッチ３８、３９のオン、オフによって決まる。よって、アナログスイッチ３８、３９内のトランジスタのオン、オフに着目して本実施の形態２の回路動作を説明する。表１は、例として、第１の電源２６に５Ｖ、第２の電源２７に３．３Ｖが投入される場合を示している。
【００３５】
【表１】
2004071640.tif 000003
表１において、ケース▲１▼は第１の電源２６と第２の電源２７が共に投入された状態であり、ケース▲２▼は第２の電源２７よりも先に第１の電源２６が投入された場合、ケース▲３▼は第２の電源２７が第１の電源２６よりも先に投入された場合、ケース▲４▼は第１の電源２６と第２の電源２７が共に投入されておらずセレクタブル電位３４が浮いている状態で、なおかつ共にグラウンド電位になっている場合である。
【００３６】
上記ケース▲１▼、▲３▼においては、第２の電源２７が３．３ＶとなっているためＰチャネルトランジスタ３２がオンし、第２の電源２７が第１のＮチャネルトランジスタ３５のゲート端子に接続される。
【００３７】
ケース▲２▼においては、第１の電源２６から創出電位４１が創出され、第２の電源２７が０ＶとなっているためＰチャネルトランジスタ３０がオンし、創出電位４１が第１のＮチャネルトランジスタ３５のゲート端子に接続される。
【００３８】
ケース▲４▼においてはアナログスイッチ３８、３９は共にオフしているため第１のＮチャネルトランジスタ３５のゲート電位は浮いており、第１のＮチャネルトランジスタ３５のドレイン電位は０Ｖとなっている。ここで危惧するべきなのは第１のＮチャネルトランジスタ３５のゲート電位が５Ｖといった高い電位になっている場合であるが、ケース▲４▼は第１の電源２６と第２の電源２７が共に投入される前の状態であるため、浮いている第１のＮチャネルトランジスタ３５のゲート電位が５Ｖといった高い電位になっていることは考えにくい。よって第１のＮチャネルトランジスタ３５のＶＧＤ４５が絶対最大定格電圧を超えることはない。
【００３９】
このように本実施の形態２にかかる電源間保護回路によれば、第１の電源２６を入力とする減圧回路２８の出力である第１の創出電位４１と、第２の電源２７とを、それぞれ切り替えて第１のＮチャネルトランジスタ３５のゲート端子に印加する構成とし、第２の電源２７が投入された場合には、該第２の電源２７の電位を第１のＮチャネルトランジスタ３５のゲート端子に印加するようにし、第２の電源２７が投入されていない状況下では、上記減圧回路２８の出力である第１の創出電位４１を印加するようにしたので、第１のＮチャネルトランジスタ３５のゲート端子には、第１および第２の電源がともにオフの場合を除いては、第２の電源２７、もしくは創出電位４１のいずれかが確実に印加されるようになり、第１のＮチャネルトランジスタ３５のソース端子と第２のＮチャネルトランジスタ３６のドレイン端子間には絶対最大定格電圧を超えた電圧が印加されることがなくなる。
【００４０】
なお、本実施の形態２では、減圧回路を１段設けたものを示したが、例えば、図５に示すように、第２の減圧回路２８’を設け、第１の減圧回路２８を入力とする減圧回路２８’の出力である第２の創出電位４１’と、第３の電源２７’とを、それぞれ切り替えて得られるセレクタブル電位３４’を集積回路内部の回路に供給するように構成してもよい。
【００４１】
（実施の形態３）
次に本発明の実施の形態３にかかる電源間保護回路について説明する。
図６は本発明の実施の形態３にかかる電源間保護回路の構成を示す回路図である。図６において、図２と同一符号は同一、または相当部分を示し、２８ａは減圧回路であり、図６（ｂ）に示すように、第１の電源２６とグラウンド電源間に直列接続された第１の抵抗と第２の抵抗からなり、これら、抵抗間の接続点を第１のアナログスイッチ３８に入力する構成としている。
【００４２】
この構成により、第１の創出電位４１は、
第１の電源電圧×第２の抵抗値／（第１の抵抗値＋第２の抵抗値）
によって決定される電位となる。
【００４３】
このように本実施の形態３によれば、減圧回路２８ａを抵抗分割を用いて実現するようにしたので、該回路にかかる面積を小さいものとすることができ、ひいては集積回路の面積の縮小化を図ることができる。
【００４４】
また、上記実施の形態２で示した図５において、減圧回路２８を、図７に示すように、抵抗分圧を用いた構成の減圧回路２８ｂを用いることもできる。この場合、３つの抵抗を第１の電源−グラウンド電源間に直列に接続し、第１の抵抗と第２の抵抗の接続点から第１の創出電位４１を取り出し、第１のアナログスイッチ３８に接続し、第２の抵抗と第３の抵抗との接続点から第２の創出電位４１’を取り出し、第１のアナログスイッチ３８’に接続する。
【００４５】
また、図１で示した実施の形態１においても減圧回路１４を図６に示した抵抗分圧を用いた減圧回路２８ａに置き換えることも可能である。
【００４６】
なお、上記実施の形態１、２において減圧回路をｐ−ｎ接合ダイオード群を用いて構成する場合に、該ｐ−ｎ接合ダイオード群をｎ−ｐ接合ダイオード群に置き換えることにより、ｎ−ｐ接合ダイオードの電流−電圧特性の電圧依存性が低いことにより、第１の創出電位１０を安定して出力することができる。
【００４７】
また、上記実施の形態１、２において用いられる減圧回路１４、２８、ならびに容量１３、４０は配線設計時にチップ内のコーナーセルに配置するようにすることで、集積回路全体の面積の増大を抑えることができる。
【００４８】
【発明の効果】
以上のように、本発明の請求項１にかかる電源間保護回路によれば、電位の異なる複数の電源が接続される集積回路の電源間保護回路において、第１の電源と、上記第１の電源を入力とし、該第１の電源を所定の電圧分を降下させて第２の電源を創出する減圧手段と、上記第１の電源にそのドレイン端子が接続され、上記第２の電源にそのゲート端子が接続された第１のＮチャネルトランジスタと、そのドレイン端子が上記第１のＮチャネルトランジスタのソース端子に接続され、そのソース端子、及びゲート端子が接地電位に接続された第２のＮチャネルトランジスタと、を備えたものとしたので、トランジスタのドレイン端に接続する高い電源から所望の低い電源電圧を創出して、所定の箇所に入力したため、電源投入順序を規定せずとも、集積回路内回路素子の端子間に絶対最大定格電圧を超える電圧がかかることがないという効果が得られる。
【００４９】
また、本発明の請求項２にかかる電源間保護回路は、請求項１記載の電源間保護回路において、上記減圧手段は、直列接続された降圧効果を有する複数の降圧素子と、該降圧素子の各接続点と上記第２の電源の出力点とを電気的に接続する複数の接続素子と、を有し、上記接続素子の任意の箇所における接続状態を無効にすることにより、任意の段数の上記降圧素子を用いて上記第１の電源から第２の電源を創出するものとしたので、回路形成後に各回路のプロセス誤差を修正することができるという効果が得られる。
【００５０】
また、本発明の請求項３にかかる電源間保護回路は、請求項１記載の電源間保護回路において、上記第１のＮチャネルトランジスタのドレイン端子と上記接地電位との間に接続された容量素子を備えたものとしたので、第１の電源の電位が第１のＮチャネルトランジスタのドレイン端子に印加されるまでに要する時間が遅延されて、過渡的に絶対最大定格電圧が第１のＮチャネルトランジスタのゲートドレイン端子間に印加されることがなくなるという効果が得られる。
【００５１】
また、本発明の請求項４にかかる電源間保護回路は、請求項１記載の電源間保護回路において、上記減圧手段から出力される第２の電源を入力とし、該第２の電源を所定の電圧分を降下させて第３の電源を創出する第２の減圧手段を備えるようにしたから、創出電位の調整幅を大きくすることができるという効果が得られる。
【００５２】
また、本発明の請求項５にかかる電源間保護回路は、電位の異なる複数の電源が接続される集積回路の電源間保護回路において、第１の電源と、上記第１の電源を入力とし、該第１の電源を所定の電圧分を降下させて第２の電源を創出する減圧手段と、上記第１の電源よりも低電位な第３の電源と、上記第２の電源と第３の電源とを切り替えて出力する出力切替手段と、上記第１の電源にそのドレイン端子が接続され、上記切替手段の出力にそのゲート端子が接続された第１のＮチャネルトランジスタと、そのドレイン端子が上記第１のＮチャネルトランジスタのソース端子に接続され、そのソース端子、及びゲート端子が接地電位に接続された第２のＮチャネルトランジスタと、上記第３の電源を入力とし、該第３の電源が投入された場合に、上記切替手段を制御して上記第３の電源が出力されるよう切替手段を制御する制御手段と、を備えたものとしたので、第１のＮチャネルトランジスタのゲート端子には、第１および第２の電源がともにオフの場合を除いては、第２の電源、もしくは第３の電源のいずれかが確実に印加されるようになり、第１のＮチャネルトランジスタのソース端子と第２のＮチャネルトランジスタのドレイン端子間には、電源投入順序を規定せずとも、絶対最大定格電圧を超えた電圧が印加されることがなくなるという効果が得られる。
【００５３】
また、本発明の請求項６にかかる電源間保護回路は、請求項５記載の電源間保護回路において、上記減圧手段は、直列接続された降圧効果を有する複数の降圧素子と、該降圧素子の各接続点と上記第２の電源の出力点とを電気的に接続する複数の接続素子と、を有し、上記接続素子の任意の箇所における接続状態を無効にすることにより、任意の段数の上記降圧素子を用いて上記第１の電源から第２の電源を創出するようにしたので、回路形成後に各回路のプロセス誤差を修正することができるという効果が得られる。
【００５４】
また、本発明の請求項７にかかる電源間保護回路は、請求項５記載の電源間保護回路において、上記第１のＮチャネルトランジスタのドレイン端子と上記接地電位との間に接続された容量素子を備えたものとしたので、第１の電源の電位が第１のＮチャネルトランジスタのドレイン端子に印加されるまでに要する時間が遅延されて、過渡的に絶対最大定格電圧が第１のＮチャネルトランジスタのゲートドレイン端子間に印加されることがなくなるという効果が得られる。
【００５５】
また、本発明の請求項８にかかる電源間保護回路は、請求項３または７記載の電源間保護回路において、上記容量素子を集積回路パターンのコーナーセルに配置したので、回路規模の縮小化を図ることができるという効果が得られる。
【００５６】
また、本発明の請求項９にかかる電源間保護回路は、請求項２または６記載の電源間保護回路において、上記接続素子がヒューズとしたので、簡単な構成で回路を作成することができ、かつ回路完成後にプロセスのバラつきにかかわらず所定の創出電位を得られ、プロセスのばらつきを吸収して歩留まりの向上を図ることができるという効果が得られる。
【００５７】
また、本発明の請求項１０にかかる電源間保護回路は、請求項２または６記載の電源間保護回路において、上記降圧効果を有する複数の降圧素子がｐ−ｎ接合ダイオード、又はｎ−ｐ接合ダイオード群としたので、電圧を降下する効果を有すると同時に、特にｎ−ｐ接合ダイオードの電流−電圧特性の電圧依存性が低いことにより、第２の電源をより安定して出力することができるという効果が得られる。
【００５８】
また、本発明の請求項１１にかかる電源間保護回路は、請求項１または５記載の電源間保護回路において、上記減圧手段を集積回路パターンのコーナーセルに配置したので、回路規模の縮小化を図ることができるという効果が得られる。
【００５９】
また、本発明の請求項１２にかかる電源間保護回路は、請求項１または５記載の電源間保護回路において、上記減圧手段は、直列接続された第１の抵抗素子と第２の抵抗素子とからなり、上記第１の抵抗素子と第２の抵抗素子との接続点を上記第１のＮチャネルトランジスタのゲート端子に接続したものとしたので、簡単な構成で減圧手段を実現でき、回路の面積の縮小化を図ることができるという効果が得られる。
【００６０】
また、本発明の請求項１３にかかる電源間保護回路は、請求項５記載の電源間保護回路において、上記減圧手段より出力された第２の電源を入力とし、該第２の電源を所定の電圧分を降下させて第４の電源を創出する第２の減圧手段と、上記第３の電源と第４の電源とを入力とを切り替えて出力する第２の出力切替手段と、を備えたものとしたので、創出電位の調整幅を大きくすることができるという効果が得られる。
【００６１】
また、本発明の請求項１４にかかる電源間保護回路は、請求項１３記載の電源間保護回路において、上記減圧手段及び第２の減圧手段は、直列接続された第１の抵抗素子と第２の抵抗素子と第３の抵抗素子とからなり、上記第１の抵抗素子と第２の抵抗素子との接続点から上記第２の電源を創出し、上記第２の抵抗素子と第３の抵抗素子との接続点から上記第４の電源を創出するものとしたので、簡単な構成で減圧回路を実現することができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる電源間保護回路の構成を示す回路図である。
【図２】本発明の実施の形態２にかかる電源間保護回路の構成を示す回路図である。
【図３】従来技術における３．３Ｖ電源−グラウンド電源間保護回路と、５Ｖ電源−グラウンド電源間保護回路の回路図である。
【図４】上記実施の形態１にかかる電源間保護回路の変形例を示す回路図である。
【図５】上記実施の形態２にかかる電源間保護回路の変形例を示す回路図である。
【図６】本発明の実施の形態３にかかる電源間保護回路の構成を示す回路図である。
【図７】上記実施の形態３にかかる電源間保護回路の変形例を示す回路図である。
【符号の説明】
１　３．３Ｖ電源
２　グラウンド電源
３　Ｎチャネルトランジスタ
４　５Ｖ電源
５　３．３Ｖ電源
６　ファーストＮチャネルトランジスタ
７　セカンドＮチャネルトランジスタ
８　グラウンド電源
９　第１の電源
１０　第１の創出電位
１１　第１のＮチャネルトランジスタ
１２　第２のＮチャネルトランジスタ
１３　容量
１４　減圧回路
１４’　第２の減圧回路
１５〜１９　ｐ−ｎ接合ダイオード群
２０〜２４　集積化後に修正できる第１の接続素子群
２５　グラウンド電源
２６　第１の電源
２７　第２の電源
２８、２８ａ、２８ｂ　減圧回路
２９、３１、４３　Ｎチャネルトランジスタ
３０、３２、４２　Ｐチャネルトランジスタ
３３　第１のインバータ
３４　セレクタブル電位
３５　第１のＮチャネルトランジスタ
３６　第２のＮチャネルトランジスタ
３７、４４　グラウンド電源
３８　第１のアナログスイッチ
３９　第２のアナログスイッチ
４０　容量
４１　第１の創出電位
４５ＶＧＤ（ゲートドレイン間電圧）
【図１】
2004071640.tif 000004
【図２】
2004071640.tif 000005
【図３】
2004071640.tif 000006
【図４】
2004071640.tif 000007
【図５】
2004071640.tif 000008
【図６】
2004071640.tif 000009
【図７】
2004071640.tif 000010