(57)【要約】【課題】ウェルコンタクト９，１０を配置しても高集積化、低消費電力化が可能な半導体装置を得る。【解決手段】セルベース方式の半導体装置において、セル枠１の上下辺と間隔を空けることなく配置され、セル枠１の左右方向に帯状に、上下および左右方向に隣接するセル枠１と共有するように配置された帯状Ｎｃｈソース・ドレイン領域１１および帯状Ｐｃｈソース・ドレイン領域１２と、それら帯状Ｎｃｈソース・ドレイン領域１１および帯状Ｐｃｈソース・ドレイン領域１２に設けられたウェルコンタクト９，１０とを備えた。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
セル枠が上下方向および左右方向に複数配置されたセルベース方式の半導体装置において、
上記セル枠の上下に、それらセル枠の上下の辺と間隔を空けることなく配置され、それらセル枠の左右方向に帯状に、上下および左右方向に隣接するセル枠と共有するように配置された帯状ソース・ドレイン領域と、
上記帯状ソース・ドレイン領域に設けられたウェルコンタクトとを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、セル枠が上下方向および左右方向に複数配置されたセルベース方式の半導体装置に関するものである。
【０００２】
【従来の技術】
図２は従来の半導体装置を示す平面図であり、図において、１はセル枠、２はゲート、３はＰｃｈアクティブエリア領域、４はＮｃｈアクティブエリア領域である。５はセル枠１の上辺と間隔を空けて配置されたＮｃｈソース・ドレイン領域、６はセル枠１の下辺と間隔を空けて配置されたＰｃｈソース・ドレイン領域、７はＮｃｈソース・ドレイン領域５に設けられたＮｃｈアクティブエリア領域、８はＰｃｈソース・ドレイン領域６に設けられたＰｃｈアクティブエリア領域、９はＮｃｈアクティブエリア領域７に設けられたウェルコンタクト、１０はＰｃｈアクティブエリア領域８に設けられたウェルコンタクトである。
【０００３】
次に動作について説明する。
図２において、セルベース方式の半導体装置においては、セル枠１が上下方向および左右方向に複数配置されている。
Ｎｃｈソース・ドレイン領域５およびＰｃｈソース・ドレイン領域６は、セル枠１の上下辺と間隔を空けて配置されており、Ｎｃｈソース・ドレイン領域５に設けられたウェルコンタクト９は、Ｎウェル（図示せず）と電源とを接続し、Ｐｃｈソース・ドレイン領域６に設けられたウェルコンタクト１０は、Ｐウェル（図示せず）とグランドとを接続し、Ｎウェルを電源に、Ｐウェルをグランドに安定化させている。
【０００４】
【発明が解決しようとする課題】
従来の半導体装置は以上のように構成されているので、セルベース方式の半導体装置のレイアウト設計においては、Ｎウェルを電源に、Ｐウェルをグランドに安定化させるために、ウェルコンタクト９，１０をセル枠１内の上下に配置する必要がある。ウェルコンタクト９，１０を配置するには、Ｎｃｈソース・ドレイン領域５およびＰｃｈソース・ドレイン領域６の確保が必要であり、従来の技術では、セル同士が隣接することも考慮して、Ｎｃｈソース・ドレイン領域５およびＰｃｈソース・ドレイン領域６を、セル枠１の上下辺と間隔を空けて配置していた。
この間隔を設けることにより、必要以上にセル高が高くなり、高集積化が望めず、セル間の配線も長くなり、低消費電力も望めないなどの課題があった。
【０００５】
この発明は上記のような課題を解決するためになされたもので、ウェルコンタクトを配置しても高集積化、低消費電力化が可能な半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る半導体装置は、セル枠の上下に、セル枠の上下の辺と間隔を空けることなく配置され、セル枠の左右方向に帯状に、上下および左右方向に隣接するセル枠と共有するように配置された帯状ソース・ドレイン領域を備えたものである。
【０００７】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置を示す平面図であり、図において、１はセル枠、２はゲート、３はＰｃｈアクティブエリア領域、４はＮｃｈアクティブエリア領域である。
１１はセル枠１の上辺と間隔を空けることなく配置され、セル枠１の左右方向に帯状に、上および左右方向に隣接するセル枠１と共有するように配置された帯状Ｎｃｈソース・ドレイン領域（帯状ソース・ドレイン領域）、１２はセル枠１の下辺と間隔を空けることなく配置され、セル枠１の左右方向に帯状に、下および左右方向に隣接するセル枠１と共有するように配置された帯状Ｐｃｈソース・ドレイン領域（帯状ソース・ドレイン領域）である。
７は帯状Ｎｃｈソース・ドレイン領域１１に設けられたＮｃｈアクティブエリア領域、８は帯状Ｐｃｈソース・ドレイン領域１２に設けられたＰｃｈアクティブエリア領域、９はＮｃｈアクティブエリア領域７に設けられたウェルコンタクト、１０はＰｃｈアクティブエリア領域８に設けられたウェルコンタクトである。
【０００８】
次に動作について説明する。
図１において、セルベース方式の半導体装置においては、セル枠１が上下方向および左右方向に複数配置されている。
まず、セル枠１の上下に、帯状Ｎｃｈソース・ドレイン領域１１および帯状Ｐｃｈソース・ドレイン領域１２を、セル枠１の上下辺と間隔を空けることなく、セル枠の左右方向に帯状に、上下および左右方向に隣接するセル枠１と共有するように配置する。
次に、帯状Ｎｃｈソース・ドレイン領域１１にウェルコンタクト９を設け、Ｎウェル（図示せず）と電源とを接続し、帯状Ｐｃｈソース・ドレイン領域１２にウェルコンタクト１０を設け、Ｐウェル（図示せず）とグランドとを接続し、Ｎウェルを電源に、Ｐウェルをグランドに安定化させる。
【０００９】
以上のように、この実施の形態１によれば、セル枠１の上下に、帯状Ｎｃｈソース・ドレイン領域１１、および帯状Ｐｃｈソース・ドレイン領域１２を設け、隣接するセル枠１と共有することにより、隣接するセルの双方にウェルコンタクトを配置しても、ウェルコンタクトの周りに確保すべきソース・ドレイン領域とセル枠との間隔を空ける必要が無くなり、セル枠の上下方向の長さ、すなわち、セル高を高くする必要が無く、高集積化を可能にすることができる。
また、これら帯状Ｎｃｈソース・ドレイン領域１１および帯状Ｐｃｈソース・ドレイン領域１２は、セル内のポリ配線や金属配線の配置を妨げることもないので、高集積化が可能で、セルサイズが小さくなることにより、セル間配線も短くなり、低消費電力化を可能にすることができる。
【００１０】
【発明の効果】
以上のように、この発明によれば、セル枠の上下に、セル枠の上下の辺と間隔を空けることなく配置され、セル枠の左右方向に帯状に、上下および左右方向に隣接するセル枠と共有するように配置された帯状ソース・ドレイン領域を備えるように構成したので、ソース・ドレイン領域を、セル枠の上下の辺と間隔を空けることなく配置することにより、セル枠の上下方向の長さ、すなわち、セル高を高くする必要が無く、高集積化が可能となる。また、セル間の配線も短くなり低消費電力化も可能となる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置を示す平面図である。
【図２】従来の半導体装置を示す平面図である。
【符号の説明】
１　セル枠、２　ゲート、３，８　Ｐｃｈアクティブエリア領域、４，７　Ｎｃｈアクティブエリア領域、１１　帯状Ｎｃｈソース・ドレイン領域（帯状ソース・ドレイン領域）、１２　帯状Ｐｃｈソース・ドレイン領域（帯状ソース・ドレイン領域）。
【図１】
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【図２】
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