(57)【要約】【課題】電圧や温度の変化に影響されず、常に規定された条件を満足するようにクロック信号等の位相を調整する。【解決手段】クロック信号ＣＫ２は遅延部１１によって遅延され、異なる遅延時間を有する複数のクロック信号ＣＫａ等が生成され、セレクタ１２に与えられる。セレクタ１２では、選択信号ＳＥＬに従って複数のクロック信号ＣＫａ等のうちの１つが選択され、クロック信号ＣＫＸとして出力される。クロック信号ＣＫＸは位相差検出部２０に与えられ、クロック信号ＣＫ１との位相関係が予め定められた条件を満たしているか否かが検出され、その結果が検出信号ＤＥＴとして出力される。位相条件を満たしたクロック信号ＣＫ１，ＣＫＸは、ＣＰＵ３に与えられる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延させて遅延時間の異なる複数のクロック信号を出力する遅延部と、
前記遅延部から出力された複数のクロック信号のうちの１つを選択信号に従って選択して出力するセレクタと、
第２のクロック信号の位相と前記セレクタから出力された前記クロック信号の位相とが予め定められた条件を満たしているか否かを検出する位相差検出部とを、
備えたことを特徴とする位相調整回路。
【請求項２】
前記選択信号は外部入力端子から与えられ、前記位相差検出回路の検出結果は外部出力端子に出力されるように構成したことを特徴とする請求項１記載の位相調整回路。
【請求項３】
前記選択信号は内部のレジスタから与えられ、前記位相差検出回路の検出結果は外部出力端子に出力されるように構成したことを特徴とする請求項１記載の位相調整回路。
【請求項４】
前記位相差検出部は、
前記セレクタから出力された前記クロック信号の立ち上がりに応答して前記第２のクロック信号を保持し出力する第１の保持回路と、
前記セレクタから出力された前記クロック信号の立ち下がりに応答して前記第２のクロック信号を保持し出力する第２の保持回路と、
前記第１の保持回路の出力と前記第２の保持回路の出力とに基づいて演算を行い、演算結果をこの位相差検出部の検出結果として出力する演算回路とを有することを特徴とする請求項１、２または３記載の位相調整回路。
【請求項５】
前記位相差検出部は、
前記第２のクロック信号の立ち上がりに応答して前記セレクタから出力された前記クロック信号を保持し出力する第１の保持回路と、
前記第２のクロック信号の立ち下がりに応答して前記セレクタから出力された前記クロック信号を保持し出力する第２の保持回路と、
前記第１の保持回路の出力と前記第２の保持回路の出力とに基づいて演算を行い、演算結果をこの位相差検出部の検出結果として出力する演算回路とを有することを特徴とする請求項１、２または３記載の位相調整回路。
【請求項６】
第１のクロック信号を遅延させて遅延時間の異なる複数のクロック信号を出力する遅延部と、
前記遅延部から出力された複数のクロック信号のうちの１つを選択信号に従って選択して出力するセレクタと、
第２のクロック信号の位相と前記セレクタから出力された前記クロック信号の位相とが予め定められた条件を満たしているか否かを検出する位相差検出部と、
前記位相差検出部の検出結果に基づいて前記選択信号を生成する選択信号生成部とを、
備えたことを特徴とする位相調整回路。
【請求項７】
前記選択信号生成部は、位相差検出部から前記条件を満たしていない旨の検出結果が出力されたときに、前記選択信号の値を一定の範囲で順次増減させて出力するように構成したことを特徴とする請求項６記載の位相調整回路。
【請求項８】
前記位相検出部は、
前記第２のクロック信号の立ち上がりに応答して前記セレクタから出力された前記クロック信号を保持し出力する第１の保持回路と、
前記第２のクロック信号の立ち下がりに応答して前記セレクタから出力された前記クロック信号を保持し出力する第２の保持回路と、
前記第１の保持回路の出力と前記第２の保持回路の出力とに基づいて演算を行い、演算結果をこの位相差検出部の検出結果として出力する演算回路とを有することを特徴とする請求項６または７記載の位相調整回路。
【請求項９】
前記位相差検出部は、
前記セレクタから出力された前記クロック信号の立ち上がりに応答して前記第２のクロック信号を保持し出力する第１の保持回路と、
前記セレクタから出力された前記クロック信号の立ち下がりに応答して前記第２のクロック信号を保持し出力する第２の保持回路と、
前記第１の保持回路の出力と前記第２の保持回路の出力とに基づいて演算を行い、演算結果をこの位相差検出部の検出結果として出力する演算回路とを有することを特徴とする請求項６または７記載の位相調整回路。
【請求項１０】
第１のクロック信号に基づく複数のクロック信号が入力され、選択信号に応答して前記複数のクロック信号のうち１つのクロック信号を選択し出力するセレクタと、
第２のクロック信号の位相と前記セレクタから出力された前記クロック信号の位相とが所定の条件を満たしているか否かを検出する位相差検出部とを備えたことを特徴とする位相調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から与えられる複数のクロック信号間の位相を調整してＣＰＵ（中央処理装置）等に供給するための位相調整回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【特許文献１】
特開２００２−３３９３６６号公報
【０００４】
前記特許文献１に記載された位相調整回路は、データ信号ＤＡＴＡＩとこれに対応するクロック信号ＣＬＫＩを入力し、このクロック信号ＣＬＫＩの位相を調整してデータ信号ＤＡＴＡＩに対して定まったタイミングのクロック信号ＣＬＫＯを生成し、データ信号ＤＡＴＡＯと共に出力するものである。
【０００５】
この位相調整回路は、システムクロック１によってクロック信号ＣＬＫＩの変化を検出する状態変化監視回路２ａと、同じシステムクロック１によってデータ信号ＤＡＴＡＩの変化を検出する状態変化監視回路２ｂを有している。状態変化監視回路２ａの検出信号は、システムクロック１を常にカウントするカウンタ３に対するリセット信号として与えられている。
【０００６】
カウンタ３のカウント値は、遅延値保持レジスタ４に与えら、状態変化監視回路２ｂの検出信号が、この遅延値保持レジスタ４に対するラッチ指示信号として与えられるようになっている。クロック信号ＣＬＫＩは遅延回路６にも入力され、複数パターンの遅延信号が生成されてセレクタ７の入力側に与えられるようになっている。
【０００７】
一方、遅延値保持レジスタ４に保持されたカウント値は、セレクト値計算回路５に与えられ、遅延回路６で生成された複数の遅延信号の内から最適のものを選択するためのセレクト信号が計算されて、セレクタ７に出力される。これにより、セレクタ７から最適な遅延信号が選択され、クロック信号ＣＬＫＯとして出力されるようになっている。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の位相調整回路では、次のような課題があった。
即ち、クロック信号ＣＬＫＩに基づいて、遅延回路６から複数パターンの遅延信号が生成されるが、各遅延信号の実際の遅延時間は、製造プロセスによる遅延素子のばらつきや、動作環境における電圧や温度の変化によって、設計値からずれることがある。一方、セレクト信号は、入力されたクロック信号ＣＬＫＩとデータ信号ＤＡＴＡＩの位相差に基づいて、セレクト値計算回路５で算出される。このため、実際の遅延信号のタイミングが反映されておらず、セレクト信号によって選択されたクロック信号ＣＬＫＯが、必ずしも最適なタイミングにはならないという課題があった。
【０００９】
【課題を解決するための手段】
前記課題を解決するために、本発明は、位相調整回路において、第１のクロック信号を遅延させて遅延時間の異なる複数のクロック信号を出力する遅延部と、前記遅延部から出力された複数のクロック信号のうちの１つを選択信号に従って選択して出力するセレクタと、第２のクロック信号と前記セレクタから出力されたクロック信号の位相が予め定められた条件を満たしているか否かを検出する位相差検出部とを備えている。
【００１０】
本発明によれば、以上のように位相調整回路を構成したので、次のような作用が行われる。
【００１１】
第１のクロック信号は遅延部によって遅延され、遅延時間の異なる複数のクロック信号が生成される。遅延部から出力された複数のクロック信号は、セレクタに与えられ、選択信号に従って１つのクロック信号が選択出力される。セレクタで選択されたクロック信号は位相差検出部に与えられ、第２のクロック信号との位相関係が予め定められた条件を満たしているか否かが検出される。
【００１２】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態を示す位相調整回路の構成図である。
この位相調整回路は、図示しないクロック信号供給路における伝搬時間の相違により、端子１，２に入力される２相のクロック信号ＣＫ１（第２のクロック信号），ＣＫ２（第１のクロック信号）の位相が所定の条件から外れた場合に、クロック信号ＣＫ２の位相を調整して条件に合った２相のクロック信号ＣＫ１，ＣＫＸをＣＰＵ３に与えるためのものである。
【００１３】
例えば、ＣＰＵ３の入力端におけるクロック信号ＣＫ１，ＣＫＸの条件は、周波数の比が２：１で、かつクロック信号ＣＫ１がレベル“Ｈ”の期間にクロック信号ＣＫＸの立ち上がり及び立ち下がりの変化が検出されなければならないというものである。
【００１４】
この位相調整回路は、端子２に入力されるクロック信号ＣＫ２を遅延させて、遅延時間の異なる複数のクロック信号ＣＫａ，ＣＫｂ，…，ＣＫｎを生成する遅延部１１を有している。この遅延部１１は、例えば、論理ゲート等による複数の遅延素子を直列に接続し、これらの遅延素子の出力側から遅延したクロック信号を取り出すように構成されている。クロック信号ＣＫ２と遅延部１１で生成されたクロック信号ＣＫａ〜ＣＫｎは、セレクタ（ＳＥＬ）１２に与えられるようになっている。
【００１５】
セレクタ１２は、入力されたクロック信号ＣＫ２，ＣＫａ〜ＣＫｎの内のいずれか１つを、選択信号ＳＥＬに従って選択してクロック信号ＣＫＸとして出力するものである。選択信号ＳＥＬは外部端子１３から与えられ、セレクタ１２の出力側は、ＣＰＵ３と位相差検出部２０に接続されている。
【００１６】
位相差検出部２０は、端子１に入力されるクロック信号ＣＫ１と、セレクタ１２から出力されるクロック信号ＣＫＸの位相差を検出して、２つのクロック信号ＣＫ１，ＣＫＸの位相が予め定められた条件に合っているか否かを判定するものである。
【００１７】
位相差検出部２０は、クロック信号ＣＫＸの立ち上がりでクロック信号ＣＫ１を保持するフリップフロップ（以下、「ＦＦ」という）２１と、このクロック信号ＣＫＸの立ち下がりでクロック信号ＣＫ１を保持するＦＦ２２を有している。ＦＦ２１，２２の出力側は、演算回路である２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）２３に接続されている。ＮＡＮＤ２３は、ＦＦ２１の出力とＦＦ２２の出力とに基づいて否定的論理積の演算を行い、その演算結果を位相差検出部２０の検出結果として出力するものである。ＮＡＮＤ２３の出力側は外部端子２４に接続され、この外部端子２４から位相差検出回路における検出結果として検出信号ＤＥＴが出力されるようになっている。
【００１８】
図２は、図１の動作を示すタイムチャートである。以下、この図２を参照しつつ、図１の動作を説明する。
【００１９】
端子１に入力されたクロック信号ＣＫ１は、ＣＰＵ３へ与えられると共に、位相差検出部２０のＦＦ２１，２２に与えられる。一方、端子２に入力されたクロック信号ＣＫ２は、遅延部１１に与えられて遅延時間の異なる複数のクロック信号ＣＫａ〜ＣＫｎが生成される。クロック信号ＣＫ２，ＣＫａ〜ＣＫｎは、セレクタ１２に与えられる。
【００２０】
また、外部端子１３には選択信号ＳＥＬが与えられ、セレクタ１２では、この選択信号ＳＥＬに従ってクロック信号ＣＫ２，ＣＫａ〜ＣＫｎの内の１つが選択され、クロック信号ＣＫＸとして出力される。
【００２１】
例えば、選択信号ＳＥＬとして値０を与えると、セレクタ１２ではクロック信号ＣＫ２が選択される。これにより、セレクタ１２からクロック信号ＣＫ２と同位相のクロック信号ＣＫＸが出力され、ＣＰＵ３と位相差検出部２０のＦＦ２１，２２のクロック端子に与えられる。
【００２２】
ＦＦ２１では、クロック信号ＣＫＸの立ち上がりでクロック信号ＣＫ１が保持され、ＦＦ２２では、このクロック信号ＣＫＸの立ち下がりでクロック信号ＣＫ１が保持される。図に示すように、クロック信号ＣＫＸの立ち上がり及び立ち下がりのタイミングが、クロック信号ＣＫ１のレベル“Ｌ”の期間であると、ＦＦ２１，２２の出力信号Ｓ２１，Ｓ２２は“Ｌ”となる。従って、ＮＡＮＤ２３から外部端子２４に出力される検出信号ＤＥＴは“Ｈ”となり、所定の条件が満たされていないことが示される。
【００２３】
次に、選択信号ＳＥＬの値を変更して値１を与えると、セレクタ１２ではクロック信号ＣＫａが選択される。これにより、セレクタ１２からクロック信号ＣＫａと同位相のクロック信号ＣＫＸが出力され、ＣＰＵ３と位相差検出部２０のＦＦ２１，２２のクロック端子に与えられる。
【００２４】
ＦＦ２１では、クロック信号ＣＫＸの立ち上がりでクロック信号ＣＫ１が保持される。図に示すように、クロック信号ＣＫＸの立ち上がりのタイミングが、クロック信号ＣＫ１の“Ｈ”の期間であると、ＦＦ２１の出力信号Ｓ２１は“Ｈ”となる。また、ＦＦ２２では、クロック信号ＣＫＸの立ち下がりでクロック信号ＣＫ１が保持される。図に示すように、クロック信号ＣＫＸの立ち下がりのタイミングが、クロック信号ＣＫ１の“Ｈ”の期間であると、ＦＦ２２の出力信号Ｓ２２も“Ｈ”となる。
【００２５】
ＦＦ２１，２２の出力信号Ｓ２１，Ｓ２２が共に“Ｈ”になると、ＮＡＮＤ２３から外部端子２４に出力される検出信号ＤＥＴは“Ｌ”となり、所定の条件が満たされていることが示される。この状態で、外部端子１３に与える選択信号ＳＥＬの値を固定する。これにより、ＣＰＵ３には、所定の条件が満たされた２相のクロック信号ＣＫ１，ＣＫＸが供給される。
【００２６】
以上のように、この第１の実施形態の位相調整回路は、クロック信号ＣＫ２から遅延時間の異なる複数のクロック信号を生成する遅延部１１と、選択信号ＳＥＬに基づいてクロック信号ＣＫＸを選択出力するセレクタ１２と、クロック信号ＣＫ１，ＣＫＸの位相差を検出して、２つのクロック信号の位相が所定の条件に合っているか否かを判定する位相差検出部２０を有している。これにより、遅延部１１における遅延時間のばらつきに影響されず、条件にあったクロック信号ＣＫＸを選択してＣＰＵ３に供給することができるという利点がある。
【００２７】
（第２の実施形態）
図３は、本発明の第２の実施形態を示す位相調整回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２８】
この位相調整回路は、端子１，２に与えられる周波数比が１：２の２相のクロック信号ＣＫ１（第２のクロック信号），ＣＫ２（第１のクロック信号）の位相を調整するもので、クロック信号ＣＫ１の立ち上がりと立ち下がりの時に、クロック信号ＣＫ２が“Ｈ”となるように調整するようになっている。
【００２９】
この位相調整回路は、図１の位相調整回路と同様に、端子２に入力されるクロック信号ＣＫ２を遅延させて、遅延時間の異なる複数のクロック信号ＣＫａ〜ＣＫｎを生成する遅延部１１と、選択信号ＳＥＬに従ってクロック信号ＣＫ２，ＣＫａ〜ＣＫｎのいずれか１つを選択して、クロック信号ＣＫＸを出力するセレクタ１２を有している。セレクタ１２の出力側は、ＣＰＵ３と位相差検出部２０Ａに接続されている。
【００３０】
位相差検出部２０Ａは、クロック信号ＣＫ１の位相とセレクタ１２から出力されたクロック信号ＣＫＸの位相とが、予め定められた条件を満たしているか否かを検出する機能を有している。
【００３１】
位相差検出部２０Ａは、クロック信号ＣＫ１の立ち上がりでクロック信号ＣＫＸを保持するＦＦ２１と、このクロック信号ＣＫ１の立ち下がりでクロック信号ＣＫＸを保持するＦＦ２２を有し、これらのＦＦ２１，２２の出力側がＮＡＮＤ２３に接続されている。ＮＡＮＤ２３は、ＦＦ２１の出力とＦＦ２２の出力とに基づいて否定的論理積の演算を行い、その演算結果を位相差検出部２０Ａの検出結果として出力するものである。そして、ＮＡＮＤ２３の出力側から、検出信号ＤＥＴが出力されるようになっている。
【００３２】
更に、この位相調整回路は、位相差検出部２０Ａから出力される検出信号ＤＥＴに基づいて、セレクタ１２に与える選択信号ＳＥＬを生成する選択信号生成部３０を有している。選択信号生成部３０は、位相差検出部２０Ａの検出結果である検出信号ＤＥＴに基づいて、選択信号ＳＥＬを生成するものである。
【００３３】
選択信号生成部３０は、クロック信号ＣＫ１に基づいて選択信号ＳＥＬを保持して出力するレジスタ３１を有し、このレジスタ３１の出力側が、加算器（ＡＤＤ）３２の第１の入力側とセレクタ３３の入力端子Ａに接続されている。加算器３２の第２の入力側には固定値１が与えられており、この加算器３２の出力側が、セレクタ３３の入力端子Ｂに接続されている。
【００３４】
セレクタ３３の制御端子には、位相差検出部２０Ａから検出信号ＤＥＴが与えられ、この検出信号ＤＥＴの“Ｈ”，“Ｌ”に応じて、それぞれ入力端子Ａ，Ｂ側が選択されて出力されるようになっている。そして、セレクタ３３の出力側から選択信号ＳＥＬが出力され、セレクタ１２の制御端子とレジスタ３１の入力側に与えられるようになっている。
【００３５】
以上のように、選択信号生成部３０は、位相差検出部２０Ａから、予め定められた条件を満たしていない旨の検出結果（検出信号ＤＥＴ）が出力されたときに、選択信号ＳＥＬの値を一定の範囲で順次増加させて出力するように構成されている。なお、条件を満たしていない旨の検出結果が出力されたときに、選択信号ＳＥＬの値を一定の範囲で順次減少させるように構成しても良い。
【００３６】
図４は、図３の動作を示すタイムチャートである。以下、この図４を参照しつつ、図３の動作を説明する。
【００３７】
いま、時刻Ｔ０において、選択信号生成部３０から出力される選択信号ＳＥＬの値が３で、これに応じてセレクタ１２で選択出力されたクロック信号ＣＫＸが所定の位相条件を満たしていたとする。このとき、検出信号ＤＥＴは“Ｌ”で、セレクタ３３ではレジスタ３１側が選択されている。また、レジスタ３１から出力される値は３、加算器３２から出力される値は４となっている。
【００３８】
ここで、電源電圧や周囲温度の変化等によって、クロック信号ＣＫ１，ＣＫＸのタイミングが変化し、時刻Ｔ１におけるクロック信号ＣＫ１の立ち上がりの時に、クロック信号ＣＫＸが“Ｌ”になったとする。これにより、ＦＦ２１から出力される信号Ｓ２１が“Ｌ”に変化し、検出信号ＤＥＴは“Ｈ”となる。このため、セレクタ３３では加算器３２側が選択され、このセレクタ３３から出力される選択信号ＳＥＬの値は４となる。そして、セレクタ１２から、選択信号ＳＥＬの値４に対応するクロック信号ＣＫＸが出力される。
【００３９】
時刻Ｔ２において、クロック信号ＣＫ１が立ち下がったときに、クロック信号ＣＫＸが“Ｌ”であると、ＦＦ２２から出力される信号Ｓ２２も“Ｌ”に変化する。
【００４０】
時刻Ｔ３において、クロック信号ＣＫ１が立ち上がると、レジスタ３１に選択信号ＳＥＬの値４が取り込まれ、このレジスタ３１から出力される値は４、加算器３２から出力される値は５となる。この時点では検出信号ＤＥＴは“Ｈ”であるので、加算器３２側が選択され、セレクタ３３から出力される選択信号ＳＥＬの値は５となる。これにより、セレクタ１２から出力されるクロック信号ＣＫＸは、選択信号ＳＥＬの値５に対応するものに切り替えられる。
【００４１】
時刻Ｔ４のクロック信号ＣＫ１の立ち下がり時に、クロック信号ＣＫＸが“Ｈ”になっていると、ＦＦ２２から出力される信号Ｓ２２は“Ｈ”に戻る。
【００４２】
時刻Ｔ５のクロック信号ＣＫ１の立ち上がりにより、レジスタ３１に選択信号ＳＥＬの値５が取り込まれ、このレジスタ３１から出力される値は５になる。この時に、クロック信号ＣＫＸが“Ｈ”になっていると、ＦＦ２１から出力される信号Ｓ２１も“Ｈ”に戻る。これにより、検出信号ＤＥＴは“Ｌ”となり、セレクタ３３によってレジスタ３１側が選択され、このセレクタ３３から出力される選択信号ＳＥＬの値は５のままである。
【００４３】
以上のように、この第２の実施形態の位相調整回路は、位相差検出部２０Ａから出力される検出信号ＤＥＴに基づいて、セレクタ１２に与える選択信号ＳＥＬを生成する選択信号生成部３０を有している。これにより、第１の実施形態の利点に加えて、外部端子の数を削減することができると共に、検出信号ＤＥＴを監視しながら選択信号ＳＥＬを順次切り替えて設定するという作業を無くすことができる。また、温度や電源電圧等の動作環境の変化によってクロック信号のタイミングが変化した場合にも、自動的に条件の合うクロック信号が選択し直されるという利点がある。
【００４４】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００４５】
（ａ）  ２つのクロック信号ＣＫ１，ＣＫＸの位相条件は、説明したものに限定されない。従って、位相差検出部２０，２０Ａの構成は図示したものに限らず、２つのクロック信号の位相条件に応じて、その条件が満たされているか否かを検出できる回路を用いる必要がある。
【００４６】
例えば、図１においては、セレクタ１２から出力されたクロック信号ＣＫＸの立ち上がりに応答してクロック信号ＣＫ１を保持し出力するＦＦ２１と、セレクタ１２から出力されたクロック信号ＣＫＸの立ち下がりに応答してクロック信号ＣＫ１を保持し出力するＦＦ２２とを設けている。但し、２つのクロック信号の位相条件によっては、クロック信号ＣＫ１の立ち上がりに応答してセレクタ１２から出力されたクロック信号ＣＫＸを保持し出力するＦＦと、クロック信号ＣＫ１の立ち下がりに応答してセレクタ１２から出力されたクロック信号ＣＫＸを保持し出力するＦＦとを設けても良い。
【００４７】
また、図３においては、クロック信号ＣＫ１の立ち上がりに応答してセレクタ１２から出力されたクロック信号ＣＫＸを保持し出力するＦＦ２１と、クロック信号ＣＫ１の立ち下がりに応答してセレクタ１２から出力されたクロック信号ＣＫＸを保持し出力するＦＦ２２とを設けている。但し、２つのクロック信号の位相条件によっては、セレクタ１２から出力されたクロック信号ＣＫＸの立ち上がりに応答してクロック信号ＣＫ１を保持し出力するＦＦと、セレクタ１２から出力されたクロック信号ＣＫＸの立ち下がりに応答してクロック信号ＣＫ１を保持し出力するＦＦとを設けても良い。
【００４８】
（ｂ）  図１では、選択信号ＳＥＬを外部端子１３から与えるようにしているが、選択信号ＳＥＬを記憶するためのレジスタをＬＳＩの内部に設け、ＣＰＵ３とは別のマイコン等を使用して、このレジスタに選択信号ＳＥＬの値を書き込むように構成しても良い。
【００４９】
（ｃ）  図３の選択信号生成部３０の構成は、図示したものに限定されない。例えば、検出信号ＤＥＴが“Ｈ”の時に、クロック信号ＣＫ１の立ち上がりのタイミングで、カウント数を０からｎまで繰り返して１ずつカウントアップする２進カウンタを用い、そのカウント値を選択信号ＳＥＬとして出力するように構成しても良い。
【００５０】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１のクロック信号から遅延時間の異なる複数のクロック信号を生成する遅延部と、この遅延部から出力された複数のクロック信号のうちの１つを選択して出力するセレクタと、このセレクタで選択されたクロック信号と第２のクロック信号との位相関係が予め定められた条件を満たしているか否かを検出する位相差検出部を有している。これにより、電圧や温度の変化に影響されず、常に規定された条件を満足するクロック信号を出力することができる
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示す位相調整回路の構成図である。
【図２】図１の動作を示すタイムチャートである。
【図３】本発明の第２の実施形態を示す位相調整回路の構成図である。
【図４】図３の動作を示すタイムチャートである。
【符号の説明】
１１    遅延部
１２    セレクタ
１３    外部端子
２０，２０Ａ    位相差検出部
３０    選択信号生成部
【図１】
2004343291.tif 000003
【図２】
2004343291.tif 000004
【図３】
2004343291.tif 000005
【図４】
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