(57)【要約】【課題】  ゲート電極の形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することが可能な薄膜半導体装置の製造方法を提供する。【解決手段】  はじめに、基板１０Ａ上に、所定のパターンの半導体膜１、ゲート絶縁膜２、テーパー形状のゲート電極３ｃを順次形成し、ゲート電極３ｃをマスクとして半導体膜１に低濃度の不純物を注入する。次に、ゲート電極３ｃを形成した透光性基板１０Ａ上に、２種類以上の絶縁膜からなる積層絶縁膜を形成した後、全面エッチングを行ない、少なくとも１層の絶縁膜がゲート電極３ｃより幅広でかつ半導体膜１より幅狭の所定のパターンになる様に積層絶縁膜８ｘを形成する。次に、積層絶縁膜８ｘをマスクとして、半導体膜１に高濃度の不純物を注入する。【選択図】    図７
2004343050.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置の製造方法において、
基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、テーパー形状を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記基板上に、２種類以上の異なる絶縁膜を積層させ積層絶縁膜を形成する工程と、
前記積層絶縁膜の全面エッチングを行い、前記積層絶縁膜のうち少なくとも1層の絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記積層絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有することを特徴とする薄膜半導体装置の製造方法。
【請求項２】
前記積層絶縁膜の形成工程では、前記積層絶縁膜のうち最上層の絶縁膜を等方的に形成し、前記積層絶縁膜のエッチング工程では、前記積層絶縁膜のエッチングを異方性全面エッチングにより行なうことを特徴とする、請求項１記載の薄膜半導体装置の製造方法。
【請求項３】
前記積層絶縁膜を所定のパターンに形成する工程において、前記積層絶縁膜のうち少なくとも1層の絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成した後、異方性エッチングを行なうことを特徴とする請求項１又は２に記載の薄膜半導体装置の製造方法。
【請求項４】
前記積層絶縁膜の最上層の絶縁膜と前記ゲート絶縁膜の主体となる組成が同じであることを特徴とする、請求項１から３までのいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項５】
前記積層絶縁膜のエッチング工程では、前記積層絶縁膜の最上層の絶縁膜のエッチングの終点を検出して前記ゲート電極の近傍に残る絶縁膜の量を制御することを特徴とする、請求項１から４までのいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項６】
前記積層絶縁膜のエッチング工程では、上層側に配置された絶縁膜をエッチングする際の当該上層側の絶縁膜のエッチング速度が、これよりも下層側に配置された絶縁膜のエッチング速度よりも速く、且つ、下層側に露出した絶縁膜をエッチングする際の当該下層側の絶縁膜のエッチング速度が、これよりも上層側に配置された絶縁膜のエッチング速度よりも速くなるような条件でエッチングを行なうことを特徴とする、請求項１から６までのいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜が酸化珪素膜からなることを特徴とする、請求項１から６までのいずれかの項に記載の薄膜半導体装置の製造方法。
【請求項８】
前記積層絶縁膜が、窒化珪素膜からなる第一の絶縁膜と酸化珪素膜からなる第二の絶縁膜とを下層側から順に積層してなることを特徴とする、請求項１から７までのいずれか１項に記載の薄膜半導体装置の製造方法。
【請求項９】
請求項１から８までのいずれか1項に記載の薄膜半導体の製造方法により製造された薄膜半導体装置であって、
少なくとも前記ゲート電極の上面および側面に沿って、前記絶縁膜が形成されていると共に、前記半導体の前記ソース領域と前記ドレイン領域には、各々、前記絶縁膜の前記ゲート電極より幅広に形成された部分に対応して、前記低濃度領域が形成されていることを特徴とする薄膜半導体装置。
【請求項１０】
ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置を備えた電気光学装置の製造方法において、
基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、テーパー形状を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記基板上に、２種類以上の異なる絶縁膜を積層させ積層絶縁膜を形成する工程と、
前記積層絶縁膜の全面エッチングを行い、前記積層絶縁膜のうち少なくとも1層の絶縁膜は前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記積層絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有することを特徴とする電気光学装置の製造方法。
【請求項１１】
請求項１０に記載の電気光学装置の製造方法により製造された電気光学装置であって、
少なくとも前記ゲート電極の上面及び側面に沿って、前記積層絶縁膜が形成されていると共に、前記半導体膜の前記ソース領域と前記ドレイン領域には、各々、前記積層絶縁膜の前記ゲート電極より幅広に形成された部分に対応して、前記低濃度領域が形成されていることを特徴とする電気光学装置。
【請求項１２】
請求項１１に記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜半導体装置の製造方法、薄膜半導体装置、電気光学装置の製造方法、電気光学装置、並びに電子機器に係り、特に、ＬＤＤ（Lightly Doped Drain）構造の薄膜半導体装置を製造する技術に関するものである。
【背景技術】
【０００２】
液晶装置、エレクトロルミネッセンス（ＥＬ）装置、プラズマディスプレイ等の電気光学装置として、マトリクス状に配置された多数のドットを、ドット毎に駆動するために、各ドットに薄膜半導体装置であるＴＦＴを設けたアクティブマトリクス型の電気光学装置が知られている。また、かかる用途に用いられるＴＦＴとして、ソース領域とドレイン領域に、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域（ＬＤＤ領域）とが形成されたＬＤＤ構造のＴＦＴが知られているが、ＬＤＤ構造のＴＦＴでは、ＬＤＤ長（低濃度領域の形成幅）を精度良く制御することが重要である。
【０００３】
ここで、ＩＣ等の半導体素子の技術分野では、ゲート電極にサイドウォールを形成することにより、ＬＤＤ長を制御する技術が知られている（例えば、特許文献１〜３参照）。以下、ｎチャネルＭＯＳトランジスタを製造する場合を例として、この技術について簡単に説明する。
【０００４】
はじめに、図１０（ａ）に示すように、シリコンウエハ２００にｐウェル２１０を形成した後、所定のパターンのゲート絶縁膜２０１と金属からなるゲート電極２０２とを順次形成する。次に、ゲート電極２０２をマスクとして、低濃度のｎ型不純物イオン３００を注入し、低濃度のソース領域２０３とドレイン領域２０４を形成する。
次に、図１０（ｂ）に示すように、シリコンウエハ２００の全面に絶縁膜２０５を形成した後、図１０（ｃ）に示すように、エッチバックにより、ゲート絶縁膜２０１及びゲート電極２０２の側面にのみ絶縁膜２０５を残し、ゲート絶縁膜２０１及びゲート電極２０２にサイドウォール２０５ａを形成する。最後に、図１０（ｄ）に示すように、ゲート電極２０２及びサイドウォール２０５ａをマスクとして、高濃度のｎ型不純物イオン３０１を注入することにより、ソース領域２０３、ドレイン領域２０４において、サイドウォール２０５ａの直下に位置する部分に低濃度領域２０３ａ、２０４ａを残したまま、高濃度領域２０３ｂ、２０４ｂを形成することができる。
【０００５】
以上の方法によれば、ゲート絶縁膜２０１及びゲート電極２０２に、シリコンウエハ２００の全面に形成した絶縁膜２０５の膜厚に略等しい幅のサイドウォール２０５ａを形成することができ、このサイドウォール２０５ａの形成幅に略等しい低濃度領域（ＬＤＤ領域）２０３ａ、２０４ａを形成することができるので、形成する絶縁膜２０５の膜厚によりＬＤＤ長を制御することができ、ＬＤＤ長を精度良く制御することができる。
【特許文献１】特開平５−１３６１６３号公報
【特許文献２】特開平８−１２５１７８号公報
【特許文献３】特開平１１−６８０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、以下に詳述するように、ＩＣ等の半導体素子の技術分野における上述の技術を電気光学装置の技術分野に適用することは極めて困難であり、実用化には到っていないのが現状である。
【０００７】
ＩＣ等の半導体素子では、ゲート電極の側面がゲート絶縁膜の表面に対して略垂直であるため、エッチバックにより、ゲート電極の側面に絶縁膜を残し、サイドウォールを形成することができる。
ここで、ＩＣ等の半導体素子では、ゲート電極の膜厚が０．３μｍ程度、ＬＤＤ長が０．２μｍ程度のトランジスタを形成すれば良いのに対し、電気光学装置では、ゲート電極の膜厚が０．３〜０．８μｍ程度、ＬＤＤ長が０．５〜１．０μｍ程度とスケールの大きいＴＦＴを形成する必要があるため、ゲート電極の側面を略垂直形状に加工すること自体難しく、また、ゲート電極の側面を略垂直形状に加工できたとしても、後に形成する層間絶縁膜がゲート電極の側面に形成されにくくなるため、データ線やソース線等の配線が断線する恐れがある。そこで、電気光学装置では一般に、ゲート電極はテーパー状とされ、そのテーパー角は２０〜８０°程度となっている。
【０００８】
そして、このように、テーパー状のゲート電極を形成した場合、ゲート電極を形成した基板上の全面に絶縁膜を形成し、エッチバックをかけても、絶縁膜がすべてエッチングされて残らないため、サイドウォールを形成することができない。また、仮に、ゲート電極の側面を略垂直形状に加工できたとしても、ＩＣ等の半導体素子における従来の技術では、形成する絶縁膜の膜厚がＬＤＤ長に略等しくなるため、０．５〜１μｍ程度のＬＤＤ長を実現するためには、１μｍ程度の膜厚の絶縁膜を形成する必要がある。しかしながら、１μｍ程度と厚い絶縁膜を均一に成膜し、絶縁膜を精度良くエッチングすることは極めて困難であり、所望の形状のサイドウォールを精度良く形成することは極めて難しい。
そこで、本発明はかかる事情に鑑みてなされたものであり、ゲート電極の側面形状にかかわらず、精度良く０．５〜１μｍ前後の大きなＬＤＤ長を実現可能な手段を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の薄膜半導体装置の製造方法は、ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置の製造方法において、
基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、テーパー状のゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記基板上に、２種類以上の絶縁膜により構成される積層絶縁膜を形成する工程と、
前記積層絶縁膜の全面エッチングを行い、少なくとも前記積層絶縁膜の内、１層の絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記積層絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有することを特徴とする。
【００１０】
すなわち、本発明の薄膜半導体装置の製造方法では、（１）テーパー状のゲート電極を形成した後、該ゲート電極をマスクとして、半導体膜に低濃度の不純物を注入することにより、半導体膜に低濃度のソース領域とドレイン領域を形成する構成としている。また、（２）このように半導体膜に低濃度のソース領域とドレイン領域を形成した後、ゲート電極を形成した基板上に２種類以上の絶縁膜により構成される２層以上の積層絶縁膜を形成する構成としている。また、（３）積層絶縁膜を全面エッチングすることにより、少なくとも1層の絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭に形成された構成としている。そして、（４）所定の形状に形成した絶縁膜をマスクとして、半導体膜に高濃度の不純物を注入することにより、ソース領域とドレイン領域において、各々、絶縁膜の直下に位置する部分に低濃度領域を残したまま、絶縁膜の直下に位置しない部分に高濃度領域を形成することを特徴としている。
【００１１】
このように、本発明の薄膜半導体装置の製造方法では、半導体膜に低濃度のソース領域とドレイン領域を形成した後、ゲート電極を形成した基板上に、ゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンの絶縁膜を形成し、この絶縁膜をマスクとして、半導体膜に高濃度の不純物を注入する構成を採用しているので、ソース領域とドレイン領域において、各々、所定の形状に形成した絶縁膜のゲート電極より幅広に形成された部分の長さがＬＤＤ長に相当し、ＬＤＤ長を精度良く制御することができる。
【００１２】
また、本発明では、上記マスクとなる絶縁膜を、２種類以上の絶縁膜により構成される積層絶縁膜としている。このため、絶縁膜の種類、膜厚および層構造といった積層条件と、絶縁膜に対するエッチング条件等を制御することにより、絶縁膜の形状を制御し、これによってＬＤＤ長を制御することができる。
【００１３】
具体的には、前記積層絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定の形状の絶縁膜とするには、例えば、前記積層絶縁膜を形成する工程において、ゲート絶縁膜と異なる第一の絶縁膜をまず成膜した後に前記第一の絶縁膜と異なる第二の絶縁膜を成膜すると共に、全面エッチングの際にゲート絶縁膜と界面を有する前記第一の絶縁膜のエッチングレートが第二の絶縁膜に対して小さい条件にてエッチングを行えば良い。
或いは、前記積層絶縁膜を所定のパターンに形成する工程において、前記積層絶縁膜のうち少なくとも1層の絶縁膜を前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成した後、異方性エッチングを行なうことによっても、前記積層絶縁膜の形状をゲート電極より幅広でかつ半導体膜より幅狭とすることができる。
【００１４】
このように本発明の薄膜半導体装置の製造方法では、絶縁膜の膜厚、種類、積層構造、エッチング等の複数の条件により、ＬＤＤ長を制御することができるので、テーパー形状を持つゲート電極に対して必要なＬＤＤ長を確保することができる。また薄膜半導体装置においてはＩＣ素子と異なりＬＤＤ形成領域にはゲート絶縁膜が形成されているが、本発明では異なる２種類以上の絶縁膜を積層することで全面エッチング後のゲート絶縁膜の膜厚を必要分確保した状態に維持することができる。したがって、例えば、ゲート絶縁膜上に形成されたテーパー形状を持つゲート電極において、ゲート絶縁膜と異なる第一の絶縁膜を成膜し、その上に前記第一の絶縁膜と異なる第二の絶縁膜を成膜後に全面エッチングすることでゲート絶縁膜を必要以上にエッチングすること無くＬＤＤ長を制御することができる。
【００１５】
また、前記積層絶縁膜はエッチング条件・膜構成・膜厚・積層数等で形状は制御できることから、様々な組み合わせにおいて、積層絶縁膜をゲート電極より幅広でかつ半導体膜より幅狭の所定のパターンの絶縁膜を形成することができる。
【００１６】
本発明の薄膜半導体装置の製造方法では、前記積層絶縁膜の形成工程において、前記積層絶縁膜のうち最上層の絶縁膜を等方的に形成し、前記積層絶縁膜のエッチング工程において、前記積層絶縁膜のエッチングを異方性全面エッチングにより行なうことができる。こうすることで、本発明の効果をより確実にすることができる。
【００１７】
また本発明の薄膜半導体装置の製造方法では、前記積層絶縁膜の最上層の絶縁膜と前記ゲート絶縁膜の主体となる組成が同じであるようにしてもよい。
【００１８】
また本発明の薄膜半導体装置の製造方法では、前記積層絶縁膜のエッチング工程において、前記積層絶縁膜の最上層の絶縁膜のエッチングの終点を検出して前記ゲート電極の近傍に残る絶縁膜の量を制御するようにしてもよい。こうすることで、最終的なＬＤＤ長を容易に制御できるようになる。
【００１９】
また本発明の薄膜半導体装置の製造方法では、前記積層絶縁膜のエッチング工程において、上層側に配置された絶縁膜をエッチングする際の当該上層側の絶縁膜のエッチング速度が、これよりも下層側に配置された絶縁膜のエッチング速度よりも速く、且つ、下層側に露出した絶縁膜をエッチングする際の当該下層側の絶縁膜のエッチング速度が、これよりも上層側に配置された絶縁膜のエッチング速度よりも速くなるような条件でエッチングを行なうことができる。こうすることで、単膜を使用した場合よりも幅広の絶縁膜をゲート電極に沿って残すことが可能となる。
【００２０】
なお、本発明の薄膜半導体装置の製造方法では、前記ゲート絶縁膜は例えば酸化珪素膜からなるものとすることができる。また、前記積層絶縁膜は、例えば窒化珪素膜からなる第一の絶縁膜と酸化珪素膜からなる第二の絶縁膜とを下層側から順に積層してなるものとすることができる。
【００２１】
以上の本発明の薄膜半導体装置の製造方法は、単層の絶縁膜に対してエッチバックを採用した従来の技術ではサイドウォールを形成することができず、ＬＤＤ長を制御することができない、テーパー状のゲート電極を有する薄膜半導体装置、また、０．５〜１μｍ程度の大きなＬＤＤ長を必要とする薄膜半導体装置に対して、特に有効である。なお、本明細書において、絶縁膜の「幅」とは、ＬＤＤ長方向の長さを意味しているものとする。
【００２２】
本発明の薄膜半導体装置は、以上の本発明の薄膜半導体装置の製造方法により製造された薄膜半導体装置であって、少なくとも前記ゲート電極の上面及び側面に沿って、前記積層絶縁膜が形成されていると共に、前記半導体膜の前記ソース領域と前記ドレイン領域には、各々、前記絶縁膜の前記ゲート電極より幅広に形成された部分に対応して、前記低濃度領域が形成されていることを特徴とする。
本発明の薄膜半導体装置は、本発明の薄膜半導体装置の製造方法により製造されたものであるので、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、耐圧性、電流−電圧特性等の性能に優れたものとなる。
【００２３】
また、本発明の薄膜半導体装置の製造方法は、ＩＣ等の半導体素子に比較してスケールの大きい薄膜半導体装置を形成する必要のある電気光学装置に対して、特に有効である。
本発明の電気光学装置の製造方法は、ソース領域、チャネル領域、ドレイン領域を有する半導体膜と、該半導体膜とゲート絶縁膜を介して対向したゲート電極とを具備すると共に、前記ソース領域と前記ドレイン領域には、各々、不純物濃度が相対的に高い高濃度領域と相対的に低い低濃度領域とが形成された薄膜半導体装置を備えた電気光学装置の製造方法において、
基板上に、所定のパターンの半導体膜を形成する工程と、
前記半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、テーパー状のゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に低濃度の不純物を注入する工程と、
前記ゲート電極を形成した前記基板上に、２種類以上の絶縁膜から構成される２層以上の絶縁膜からなる積層絶縁膜を形成する工程と、
前記積層絶縁膜の全面エッチングを行い、前記積層絶縁膜のうち少なくとも1層の絶縁膜が前記ゲート電極より幅広でかつ前記半導体膜より幅狭の所定のパターンに形成する工程と、
所定のパターンに形成した前記積層絶縁膜をマスクとして、前記半導体膜に高濃度の不純物を注入する工程とを有することを特徴とする。
【００２４】
本発明の電気光学装置の製造方法は、上記の本発明の薄膜半導体装置の製造方法を電気光学装置に適用したものであるから、本発明の電気光学装置の製造方法によれば、薄膜半導体装置を製造する際に、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができる。
【００２５】
本発明の電気光学装置は、本発明の電気光学装置の製造方法により製造された電気光学装置であって、少なくとも前記テーパー状のゲート電極の上面及び側面に沿って、前記絶縁膜が形成されていると共に、前記半導体膜の前記ソース領域と前記ドレイン領域には、各々、前記絶縁膜の前記ゲート電極より幅広に形成された部分に対応して、前記低濃度領域が形成されていることを特徴とする。
本発明の電気光学装置は、本発明の電気光学装置の製造方法により製造されたものであるので、ゲート電極の側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、性能に優れた薄膜半導体装置を備えたものとなる。
また、本発明の電気光学装置を備えることにより、性能に優れた電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２６】
次に、本発明に係る実施形態について詳細に説明する。
（電気光学装置の構造）
図１〜図３に基づいて、本発明に係る実施形態の電気光学装置の構造について説明する。本実施形態では、スイッチング素子としてＴＦＴ（薄膜半導体装置）を用いたアクティブマトリクス型の透過型液晶装置を例として説明する。
図１は本実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図、図２はデータ線、走査線、画素電極等が形成されたＴＦＴアレイ基板の１ドットを拡大して示す平面図、図３は本実施形態の液晶装置の構造を示す断面図であって、図２のＡ−Ａ’線断面図である。なお、図３においては、図示上側が光入射側、図示下側が視認側（観察者側）である場合について図示している。また、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００２７】
本実施形態の液晶装置において、図１に示すように、画像表示領域を構成するマトリクス状に配置された複数のドットには、画素電極９と当該画素電極９を制御するためのスイッチング素子であるＴＦＴ（薄膜半導体装置）３０がそれぞれ形成されており、画像信号が供給されるデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給されるか、あるいは相隣接する複数のデータ線６ａに対してグループ毎に供給される。
【００２８】
また、走査線３ａがＴＦＴ３０のゲートに電気的に接続されており、複数の走査線３ａに対して走査信号Ｇ１、Ｇ２、…、Ｇｍが所定のタイミングでパルス的に線順次で印加される。また、画素電極９はＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけオンすることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。
【００２９】
画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、後述する共通電極との間で一定期間保持される。液晶は、印加される電圧レベルにより分子集合の配向や秩序が変化することにより、光を変調し、階調表示を可能にする。ここで、保持された画像信号がリークすることを防止するために、画素電極９と共通電極との間に形成される液晶容量と並列に蓄積容量６０が付加されている。
【００３０】
図３に示すように、本実施形態の液晶装置は、液晶層５０を挟持して対向配置され、ＴＦＴ３０や画素電極９が形成されたＴＦＴアレイ基板１０と、共通電極２１が形成された対向基板２０とを具備して概略構成されている。
【００３１】
以下、図２に基づいて、ＴＦＴアレイ基板１０の平面構造について説明する。
ＴＦＴアレイ基板１０には、矩形状の画素電極９が複数、マトリクス状に設けられており、図２に示すように、各画素電極９の縦横の境界に沿って、データ線６ａ、走査線３ａ及び容量線３ｂが設けられている。本実施形態において、各画素電極９及び各画素電極９を囲むように配設されたデータ線６ａ、走査線３ａ等が形成された領域が１ドットとなっている。
【００３２】
データ線６ａは、ＴＦＴ３０を構成する多結晶半導体膜１のうちソース領域１ｘに、コンタクトホール１３を介して電気的に接続されており、画素電極９は、多結晶半導体膜１のうちドレイン領域１ｙに、コンタクトホール１５、ソース線６ｂ、コンタクトホール１４を介して電気的に接続されている。また、走査線３ａの一部が、多結晶半導体膜１のうちチャネル領域１ａに対向するように拡幅されており、走査線３ａの拡幅された部分が、ゲート電極として機能する。以下、走査線３ａにおいて、ゲート電極として機能する部分を単に「ゲート電極」と称し、符号３ｃで示す。また、ＴＦＴ３０を構成する多結晶半導体膜１は、容量線３ｂと対向する部分にまで延設されており、この延設部分１ｆを下電極、容量線３ｂを上電極とする蓄積容量（蓄積容量素子）６０が形成されている。
【００３３】
次に、図３に基づいて、本実施形態の液晶装置の断面構造について説明する。
ＴＦＴアレイ基板１０は、ガラス等の透光性材料からなる基板本体（透光性基板）１０Ａとその液晶層５０側表面に形成された画素電極９、ＴＦＴ３０、配向膜１２を主体として構成されており、対向基板２０はガラス等の透光性材料からなる基板本体２０Ａとその液晶層５０側表面に形成された共通電極２１と配向膜２２とを主体として構成されている。
【００３４】
詳細には、ＴＦＴアレイ基板１０において、基板本体１０Ａの直上に、シリコン酸化膜等からなる下地保護膜（緩衝膜）１１が形成されている。また、基板本体１０Ａの液晶層５０側表面にはインジウム錫酸化物（ＩＴＯ）等の透明導電性材料からなる画素電極９が設けられ、各画素電極９に隣接する位置に、各画素電極９をスイッチング制御する画素スイッチング用ＴＦＴ３０が設けられている。
【００３５】
下地保護膜１１上には、多結晶シリコンからなる多結晶半導体膜１が所定のパターンで形成されており、この多結晶半導体膜１上に、シリコン酸化膜等からなるゲート絶縁膜２が形成され、このゲート絶縁膜２上に、走査線３ａ（ゲート電極３ｃ）が形成されている。本実施形態では、ゲート電極３ｃの側面はゲート絶縁膜２の表面に対してテーパ状となっている。また、多結晶半導体膜１のうち、ゲート絶縁膜２を介してゲート電極３ｃと対向する領域が、ゲート電極３ｃからの電界によりチャネルが形成されるチャネル領域１ａとなっている。また、多結晶半導体膜１において、チャネル領域１ａの一方側（図示左側）には、ソース領域１ｘが形成され、他方側（図示右側）にはドレイン領域１ｙが形成されている。そして、ゲート電極３ｃ、ゲート絶縁膜２、後述するデータ線６ａ、ソース線６ｂ、多結晶半導体膜１のソース領域１ｘ、チャネル領域１ａ、ドレイン領域１ｙ等により、画素スイッチング用ＴＦＴ３０が構成されている。
【００３６】
本実施形態において、画素スイッチング用ＴＦＴ３０は、ＬＤＤ構造を有するものとなっており、ソース領域１ｘ及びドレイン領域１ｙには、各々、不純物濃度が相対的に高い高濃度領域（高濃度ソース領域、高濃度ドレイン領域）と、相対的に低い低濃度領域（ＬＤＤ領域（低濃度ソース領域、低濃度ドレイン領域））が形成されている。以下、高濃度ソース領域、低濃度ソース領域を、符号１ｄ、１ｂで表し、高濃度ドレイン領域、低濃度ドレイン領域を、各々、符号１ｅ、１ｃで表す。
【００３７】
また、ゲート電極３ｃを形成したゲート絶縁膜２上には、少なくともゲート電極３ｃの上面（ゲート絶縁膜と反対側の面）及び側面に沿って、ゲート電極３ｃより幅広の第一の絶縁膜８a、第一の絶縁膜上に第二の絶縁膜８ｂが形成されており、ソース領域１ｘとドレイン領域１ｙには、各々、第一の絶縁膜８aもしくは第二の絶縁膜８ｂのゲート電極３ｃより幅広に形成された部分に対応して、低濃度領域（ＬＤＤ領域）１ｂ、１ｃが形成されている。第一および第二の絶縁膜８aおよび８ｂは、シリコン窒化膜やシリコン酸化膜等からなるが、第一の絶縁膜８aにおいてはゲート絶縁膜２とは異なる絶縁性材料により構成されていることが好ましい。
以下、第一の絶縁膜、第二の絶縁膜からなる積層絶縁膜を８ｘで表す。
【００３８】
また、走査線３ａ（ゲート電極３ｃ）が形成された基板本体１０Ａ上には、シリコン酸化膜等からなる第１層間絶縁膜４が形成されており、この第１層間絶縁膜４上に、データ線６ａ及びソース線６ｂが形成されている。データ線６ａは、第１層間絶縁膜４に形成されたコンタクトホール１３を介して、多結晶半導体膜１の高濃度ソース領域１ｄに電気的に接続されており、ソース線６ｂは、第１層間絶縁膜４に形成されたコンタクトホール１４を介して、多結晶半導体膜１の高濃度ドレイン領域１ｅに電気的に接続されている。
【００３９】
また、データ線６ａ、ソース線６ｂが形成された第１層間絶縁膜４上には、シリコン窒化膜等からなる第２層間絶縁膜５が形成されており、第２層間絶縁膜５上に、画素電極９が形成されている。画素電極９は、第２層間絶縁膜５に形成されたコンタクトホール１５を介して、ソース線６ｂに電気的に接続されている。
また、多結晶半導体膜１の高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対して、ゲート絶縁膜２と一体形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層に形成された容量線３ｂが上電極として対向配置されており、これら延設部分１ｆと容量線３ｂにより蓄積容量６０が形成されている。
また、ＴＦＴアレイ基板１０の液晶層５０側最表面には、液晶層５０内の液晶分子の配列を制御するための配向膜１２が形成されている。
【００４０】
他方、対向基板２０においては、基板本体２０Ａの液晶層５０側表面に、液晶装置に入射した光が、少なくとも、多結晶半導体膜１のチャネル領域１ａ及び低濃度領域１ｂ、１ｃに入射することを防止するための遮光膜２３が形成されている。また、遮光膜２３が形成された基板本体２０Ａ上には、そのほぼ全面に渡って、ＩＴＯ等からなる共通電極２１が形成され、その液晶層５０側には、液晶層５０内の液晶分子の配列を制御するための配向膜２２が形成されている。
【００４１】
本実施形態の液晶装置は以上のように構成されており、本実施形態では、ＴＦＴ３０において、少なくともゲート電極３ｃの上面及び側面に沿って、所定のパターンの絶縁膜８ｘが形成されている点が特徴的なものとなっている。
【００４２】
（薄膜半導体装置の製造方法）
次に、図４〜図８に基づいて、本実施形態の液晶装置に備えられたＴＦＴ（薄膜半導体装置）３０の製造方法について説明する。なお、ｎチャネル型のＴＦＴを製造する場合を例として説明する。図４〜図８はいずれも、本実施形態のＴＦＴの製造方法を工程順に示す概略断面図である。
【００４３】
はじめに、図４（ａ）に示すように、基板本体１０Ａとして、超音波洗浄等により清浄化したガラス基板等の透光性基板を用意した後、基板温度が１５０〜４５０℃となる条件下で、基板本体１０Ａの全面に、シリコン酸化膜等からなる下地保護膜（緩衝膜）１１をプラズマＣＶＤ法等により１００〜５００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ２Ｈ５）４）と酸素、ジシランとアンモニア等が好適である。
【００４４】
次に、図４（ｂ）に示すように、基板温度が１５０〜４５０℃となる条件下で、下地保護膜１１を形成した基板本体１０Ａの全面に、非晶質シリコンからなる非晶質半導体膜１０１をプラズマＣＶＤ法等により３０〜１００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。次に、図４（ｃ）に示すように、非晶質半導体膜１０１に対して、レーザーアニールを施すなどして、非晶質半導体膜１０１を多結晶化し、多結晶シリコンからなる多結晶半導体膜を形成した後、該多結晶半導体膜をフォトリソグラフィー法によりパターニングし、島状の多結晶半導体膜１を形成する。
【００４５】
次に、図５（ａ）に示すように、３５０℃以下の温度条件下で、多結晶半導体膜１を形成した基板本体１０Ａ上に、シリコン酸化膜、シリコン窒化膜等からなるゲート絶縁膜２を３０〜１５０ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
次に、図５（ｂ）に示すように、ゲート絶縁膜２を形成した基板本体１０Ａの全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン等、又はこれらのいずれかを主成分とする合金等からなる導電膜を成膜した後、フォトリソグラフィー法によりパターニングし、１００〜８００ｎｍの厚さの走査線３ａ（ゲート電極３ｃ）を形成する。
【００４６】
次に、図５（ｃ）に示すように、ゲート電極３ｃをマスクとして、約０．１×１０１３〜約１０×１０１３／ｃｍ２のドーズ量で低濃度の不純物イオン（リンイオン）を注入し、ゲート電極３ｃに対して自己整合的に低濃度のソース領域１ｘとドレイン領域１ｙを形成する。この時、ゲート電極３ｃの直下に位置し、不純物イオンが導入されなかった部分はチャネル領域１ａとなる。
【００４７】
次に、図６（ａ）に示すように、ゲート電極３ｃを形成した基板本体１０Ａ上の全面に、ＣＶＤ法等により、シリコン窒化膜、シリコン酸化膜等からなる第一の絶縁膜１０８を１００ｎｍ〜５００ｎｍの厚さに成膜する。この工程において、ゲート絶縁膜２とは異なる絶縁性材料からなる第一の絶縁膜１０８を形成することが好ましい。次に、図６（ｂ）に示すように、第一の絶縁膜１０８上に、ＣＶＤ法等により第一の絶縁膜１０８と異なる第二の絶縁膜１０９を１００ｎｍ〜１μｍの厚さに成膜する。第二の絶縁膜１０９の厚さはゲート電極３ｃの厚さの約２倍以上であることが望ましい。このようにすることで、ゲート電極の側部近傍には一部絶縁膜が残り、０．５〜１．０μｍの大きなＬＤＤ長を確保することが可能となる。
以上により、ゲート電極３ｃ及びゲート絶縁膜２の表面には、サイドウォール用の積層絶縁膜が形成される。この積層絶縁膜の形成工程では、第一の絶縁膜１０８をゲート絶縁膜２とは異なる絶縁性材料によって形成することが好ましい。例えば本例では、ゲート絶縁膜２を酸化珪素膜とし、第一の絶縁膜１０８を窒化珪素膜とする。また本例では、第二の絶縁膜１０９を酸化珪素膜とし、第一の絶縁膜１０８の上下に配置されるゲート絶縁膜２と第二の絶縁膜１０９の主体となる組成を同じとする。
次に、図６（ｃ），図７（ａ）に示すように、この第一の絶縁膜１０８及び第二の絶縁膜１０９からなる積層絶縁膜を全面エッチングする事により、係る積層絶縁膜をゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンに形成する。図７（ａ）では、パターニング後の絶縁膜１０８，１０９をそれぞれ符号８ａ，８ｂで示している。
【００４８】
図１１は、積層絶縁膜を形成した直後の状態を示す断面模式図である。
本実施形態では、少なくとも上層の絶縁膜１０９が等方的（即ち、ｄ１＝ｄ２）、若しくは、横方向（即ち、ｄ１＜ｄ２）に厚く形成されるので、ゲート電極３ｃの側部には絶縁膜の厚い部分が形成される（即ち、ｄ１＜ｄ３）。このため、このような積層絶縁膜に対して全面異方性エッチング（エッチバック）を行なった場合、ゲート電極の側部近傍には一部絶縁膜が残り、後述の不純物ドープによって、この残った絶縁膜に対応する部分にＬＤＤ領域が形成されることになる。
【００４９】
なお、本実施形態のようにサイドウォール用の絶縁膜を複数の絶縁膜によって構成した場合には、これらの絶縁膜の積層条件（膜種、膜厚、積層構造）やエッチング条件を制御することにより、テーパー形状のゲート電極についても０．５〜１．０μｍの大きなＬＤＤ長を確保することが可能である。
【００５０】
例えば、ゲート絶縁膜２を酸化珪素とし、このゲート絶縁膜２の上に、窒化珪素膜からなる第一の絶縁膜１０８と酸化珪素膜からなる第二の絶縁膜１０９とを順次形成した後、第一の絶縁膜１０８のエッチング速度が第二の絶縁膜１０９のエッチング速度よりも遅くなるようなエッチング条件（例えば処理ガスをカーボンリッチのフロロカーボンガスとする）によって全面異方性エッチングを実施するとする。このエッチング工程では、まず上層側に配置された第二の絶縁膜１０９が除去されるが、前述のようにゲート電極３ｃの近傍には第二の絶縁膜１０９が厚く形成されているので、ゲート電極３ｃの周囲に位置する第二の絶縁膜が完全に除去されて下層側の第一の絶縁膜１０８が露出した段階でも、ゲート電極３ｃの側部には第二の絶縁膜１０９が一部残った状態となる。そして、このあと更にエッチングを続けると、ゲート電極周辺部に露出した第一の絶縁膜１０８はエッチングされるが、この第一の絶縁膜１０８のエッチング速度はゲート電極側部に残った第二の絶縁膜１０９のエッチング速度よりも遅いため、第一の絶縁膜１０８のエッチングは、ゲート電極３ｃの近傍において緩やかに進行し、ゲート電極近傍に位置する第一の絶縁膜１０８は、なだらかなテーパー状にパターニングされることになる。したがって、上述の条件によってエッチングを行なった場合には、例えば第一，第二の絶縁膜を単層の絶縁膜とした場合よりも幅広の絶縁膜をゲート電極に沿って残すことができ、大きなサイズのＴＦＴに対してＬＤＤ領域を形成するには有利となる。なお、前記積層絶縁膜のエッチング工程では、上層側に配置された第二の絶縁膜１０９をエッチングする際のエッチング条件と、下層側に露出した第２の絶縁膜１０８をエッチングする際のエッチング条件とを異ならせてもよい。例えば、上層側に配置された第二の絶縁膜１０９をエッチングする際には、当該上層側の絶縁膜１０９のエッチング速度が、これよりも下層側に配置された第一の絶縁膜１０８のエッチング速度よりも速くなるような条件（例えば処理ガスをカーボンリッチのフロロカーボンガスとする）でエッチングを行ない、下層側に露出した第一の絶縁膜１０８をエッチングする際には、当該下層側の絶縁膜１０８のエッチング速度が、これよりも上層側に配置された第２の絶縁膜１０９のエッチング速度よりも速くなるような条件（例えば処理ガスをカーボンを殆ど含有しないフッ素系のガスとする）でエッチングを行なうこともできる。こうすることで、ゲート絶縁膜２のエッチング量を極力少なくすることができ、且つ、ゲート電極近傍に第二の絶縁膜１０９を多く残してＬＤＤ長を通常よりも長く制御することが可能となる。
【００５１】
また、本実施形態では第一の絶縁膜８ａをゲート絶縁膜２と異なる材料により構成しているため、第一の絶縁膜８ａのエッチングの終点が明確となり、オーバーエッチングする恐れがない。
例えば、ゲート絶縁膜２を酸化珪素、第一の絶縁膜１０８を窒化珪素膜、第二の絶縁膜１０９を酸化珪素膜とし、第一，第二の絶縁膜からなる積層絶縁膜をフロロカーボン（ＣＦ系）ガスを用いて異方性全面エッチングを行なうとする。このエッチング工程では、酸化珪素膜である第二の絶縁膜１０９中の酸素はフロロカーボンガス中のカーボンと反応して、一酸化炭素（ＣＯ）や二酸化炭素（ＣＯ２）となるが、これらのガスは、発光分光や吸収分光等の方法を用いることにより検出することができるので、係る発光分光等で得られる信号を分析することで、第二の絶縁膜１０９のエッチングの終点を検出することができる。つまり、膜厚の薄い部分（ゲート電極近傍を除く部分）がエッチングされて、窒化珪素膜からなる第一の絶縁膜１０８が露出すると（図６（ｃ）の工程）、反応する相手の酸素がなくなるので、上記の発光分光等で検出される一酸化炭素や二酸化炭素の信号は減少することになる。したがって、係る信号変化に基づいてエッチングを制御することで、ゲート電極近傍に残る絶縁膜１０９の量や幅を制御することができ、最終的にはＬＤＤ長をコントロールすることが可能となる。また、同様の方法を用いて下層側の第一の絶縁膜１０８のエッチングの終点を検出することで、ゲート絶縁膜２のエッチング量を最小限に抑えることが可能である。
【００５２】
次に、図７（ｂ）に示すように、所定のパターンに形成した絶縁膜８ｘをマスクとして、多結晶半導体膜１に対して、高濃度の不純物イオン（リンイオン）３２を約０．１×１０１５〜約１０×１０１５／ｃｍ2のドーズ量で注入する。これによって、ソース領域１ｘとドレイン領域１ｙにおいて、各々、絶縁膜８ｘの直下に位置する部分に低濃度領域１ｂ、１ｃを残したまま、高濃度領域１ｄ、１ｅを形成することができる。すなわち、ソース領域１ｘとドレイン領域１ｙにおいて、各々、所定のパターンに形成した絶縁膜８ｘのゲート電極３ｃより幅広に形成された部分の長さに略等しいＬＤＤ長を有する低濃度領域（ＬＤＤ領域）１ｂ、１ｃを自己整合的に形成することができる。
【００５３】
次に、図７（ｃ）に示すように、絶縁膜８ｘを形成した基板本体１０Ａ上の全面に、ＣＶＤ法等により、シリコン酸化膜等からなる第１層間絶縁膜４を３００〜８００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。次に、レーザーアニール、炉アニール等によりアニールを行うことにより、ソース領域１ｘ（高濃度ソース領域１ｄ、低濃度ソース領域１ｂ）及びドレイン領域１ｙ（高濃度ドレイン領域１ｅ、低濃度ドレイン領域１ｃ）に注入された不純物の活性化を行う。
【００５４】
次に、図８（ａ）に示すように、所定のパターンのフォトレジスト（図示略）を形成した後、該レジストをマスクとして第１層間絶縁膜４のドライエッチングを行い、第１層間絶縁膜４において高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅに対応する部分にコンタクトホール１３、１４をそれぞれ形成する。
最後に、図８（ｂ）に示すように、第１層間絶縁膜４の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン等、又はこれらのいずれかを主成分とする合金等からなる金属膜を、スパッタリング法等により成膜した後、フォトリソグラフィー法によりパターニングし、４００〜８００ｎｍの厚さのデータ線６ａ及びソース線６ｂを形成し、ｎチャネル型のＴＦＴ３０を製造することができる。
【００５５】
以上説明したように、本実施形態のＴＦＴの製造方法では、多結晶半導体膜１に低濃度のソース領域１ｘとドレイン領域１ｙを形成した後、ゲート電極３ｃを形成した基板本体１０Ａ上に、2種類以上の絶縁膜から構成される積層絶縁膜８ｘとエッチング条件を制御することで、ゲート電極３ｃより幅広でかつ多結晶半導体膜１より幅狭の所定のパターンを形成し、該積層絶縁膜８ｘをマスクとして、多結晶半導体膜１に高濃度の不純物を注入する構成を採用しているので、ソース領域１ｘとドレイン領域１ｙにおいて、各々所定のパターンに形成した積層絶縁膜８のゲート電極３ｃより幅広に形成された部分の長さがＬＤＤ長に相当し、０．５μｍ〜１．０μｍの大きなＬＤＤ長を形成することができる。
【００５６】
また、以上の製造方法により製造された本実施形態のＴＦＴ３０は、ゲート電極３ｃの側面形状やＬＤＤ長にかかわらず、ＬＤＤ長を精度良く制御することができ、耐圧性、電流−電圧特性等の性能に優れたものとなる。
【００５７】
以上、ＴＦＴ３０の製造方法についてのみ説明したが、本実施形態の液晶装置は、ＴＦＴ３０の製造プロセスを上述のものとする以外は、公知の製造方法と同様に製造することができるので、その他の製造プロセスについては説明を省略する。
【００５８】
なお、本実施形態においては、多結晶シリコンからなる多結晶半導体膜を備えたＴＦＴについてのみ説明したが、本発明はシリコン以外の多結晶半導体膜を備えたＴＦＴにも適用可能である。また、多結晶半導体膜に限らず、非晶質半導体膜を備えたＴＦＴにも適用可能である。また、ｎチャネル型のＴＦＴについてのみ説明したが、本発明はｐチャネル型のＴＦＴにも適用可能である。また、本実施形態では、電気光学装置として液晶装置を取り上げて説明したが、本発明は、ＥＬ装置、プラズマディスプレイなど、ＴＦＴを備えたものであれば、いかなる電気光学装置にも適用可能である。
【００５９】
［電子機器］
次に、本発明の上記実施形態の液晶装置（電気光学装置）を備えた電子機器の具体例について説明する。
図９（ａ）は、携帯電話の一例を示した斜視図である。図９（ａ）において、５００は携帯電話本体を示し、５０１は前記の液晶装置を備えた液晶表示部を示している。
図９（ｂ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図９（ｂ）において、６００は情報処理装置、６０１はキーボードなどの入力部、６０３は情報処理本体、６０２は前記の液晶装置を備えた液晶表示部を示している。
図９（ｃ）は、腕時計型電子機器の一例を示した斜視図である。図９（ｃ）において、７００は時計本体を示し、７０１は前記の液晶装置を備えた液晶表示部を示している。
図９（ａ）〜（ｃ）に示す電子機器は、上記実施形態の液晶装置を備えたものであるので、性能に優れたものとなる。
【図面の簡単な説明】
【００６０】
【図１】図１は、本発明に係る実施形態の液晶装置の画像表示領域を構成するマトリクス状に配置された複数のドットにおけるスイッチング素子、信号線等の等価回路図である。
【図２】図２は、本発明に係る実施形態の液晶装置のＴＦＴアレイ基板の１ドットを拡大して示す平面図である。
【図３】図３は、本発明に係る実施形態の液晶装置の構造を示す断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図５】図５（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図６】図６（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図７】図７（ａ）〜（ｃ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図８】図８（ａ）、（ｂ）は、本発明に係る実施形態の薄膜半導体装置の製造方法を示す工程図である。
【図９】図９（ａ）は、上記実施形態の液晶装置を備えた携帯電話の一例を示す図、図９（ｂ）は、上記実施形態の液晶装置を備えた携帯型情報処理装置の一例を示す図、図９（ｃ）は、上記実施形態の液晶装置を備えた腕時計型電子機器の一例を示す図である。
【図１０】図１０（ａ）〜（ｄ）は、ＩＣ等の半導体素子の技術分野において、ＬＤＤ長を制御することが可能な従来の技術を説明するための図である。
【図１１】本発明の積層絶縁膜を形成した直後の状態を示す断面模式図である。
【符号の説明】
【００６１】
３０・・・ＴＦＴ（薄膜半導体装置）、１０Ａ・・・基板本体（透光性基板）、１０１・・・非晶質半導体膜、１・・・多結晶半導体膜、１ｘ・・・ソース領域、１ｙ・・・ドレイン領域、１ａ・・・チャネル領域、１ｂ・・・低濃度ソース領域（ＬＤＤ領域）、１ｃ・・・低濃度ドレイン領域（ＬＤＤ領域）、１ｄ・・・高濃度ソース領域、１ｅ・・・高濃度ドレイン領域、２・・・ゲート絶縁膜、３ａ・・・走査線、３ｃ・・・ゲート電極、６ａ・・・データ線、６ｂ・・・ソース線、８ａ・・・第一の絶縁膜、８ｂ・・・第二の絶縁膜、８ｘ・・・２種類以上の絶縁膜から構成される積層絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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