(57)【要約】【課題】テスト素子グループ（ＴＥＧ）回路を含む集積回路チップ及びそれの製造方法を提供する。【解決手段】本発明による集積回路チップは、テストパッド、前記テストパッドに連結されたテスト素子グループ、及び対応する内部回路に各々連結される複数のボンディングパッドを含む。ＥＤＳテスト時に、前記テストパッドと前記ボンディングパッドにはテスト装置の対応するプローブピンが各々電気的に連結され、その結果、前記内部回路と前記テスト素子グループ回路が同時にテストされる。【選択図】図１
2004006857.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウェーハ上に形成される半導体集積回路装置において、
少なくとも一つの第１パッドと、
対応する内部回路に各々連結される複数の第２パッドと、
前記少なくとも一つの第１パッドに連結される第１テスト素子グループ回路とを含み、
前記内部回路と前記第１テスト素子グループ回路とを同時にテスト可能に構成されていることを特徴とする半導体集積回路装置。
【請求項２】
前記第１パッドは非ボンディングパッドである一方、前記第２パッドはボンディングパッドであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記内部回路と前記第１テスト素子グループ回路がウェーハレベルで同時にテスト可能に構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記第１パッドは前記第２パッド各々の大きさとほぼ同一の大きさを有することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記第１及び第２パッドは前記半導体集積回路装置の中央領域に沿って配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
半導体ウェーハ上に形成される半導体集積回路装置において、
少なくとも一つの第１パッドと、
対応する内部回路に各々連結される複数の第２パッドと、
前記少なくとも一つの第１パッドに連結される第１テスト素子グループ回路とを含み、
前記内部回路と前記第１テスト素子グループ回路が同時にテストされるように、前記第１パッドと前記第２パッドにはテスト装置の対応するプローブピンが各々電気的に連結されることを特徴とする半導体集積回路装置。
【請求項７】
前記第１パッドは非ボンディングパッドである一方、前記第２パッドはボンディングパッドであることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記内部回路と前記第１テスト素子グループ回路がウェーハレベルで同時にテスト可能に構成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】
前記第１パッドは前記第２パッド各々の大きさとほぼ同一の大きさを有することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１０】
前記第１及び第２パッドは前記半導体集積回路装置の中央領域に沿って配置されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１１】
半導体基板上に形成される半導体集積回路装置において、
少なくとも一つのテストパッドと、
外部から電源電圧が供給される電源電圧パッドと、
外部から接地電圧が供給される接地電圧パッドと、
対応する内部回路に連結される複数の入／出力パッドと、
前記少なくとも一つのテストパッドに電気的に連結され、前記電源電圧パッドと前記接地電圧パッドから各々伝達される電圧を動作電圧として使用するテスト素子グループ回路とを含み、
前記内部回路と前記テスト素子グループ回路とを同時にテスト可能に構成されていることを特徴とする半導体集積回路装置。
【請求項１２】
前記テストパッドは非ボンディングパッドである一方、残りのパッドはボンディングパッドであることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記テストパッドは前記残りのパッドの各々の大きさとほぼ同一の大きさを有することを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１４】
前記内部回路と前記テスト素子グループ回路はウェーハレベルでほぼ同時にテスト可能に構成されていることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１５】
前記テスト素子グループ回路は、
前記電源電圧に連結されるソースと前記テストパッドに共通に連結されるゲート及びドレインを有するＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインと前記テストパッドとの間に連結される第１ヒューズと、
前記接地電圧に連結されるソースと前記テストパッドに共通に連結されるゲート及びドレインを有するＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのドレインと前記テストパッドとの間に連結される第２ヒューズとを含むことを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１６】
前記電源電圧と前記ＰＭＯＳトランジスタのソースと間に連結される第３ヒューズと、
前記ＮＭＯＳトランジスタのソースと前記接地電圧との間に連結された第４ヒューズとをさらに含むことを特徴とする請求項１５に記載の半導体集積回路装置。
【請求項１７】
ウェーハレベルでテスト動作が実行される際に、前記テストパッド、前記電源電圧パッド、前記接地電圧パッド、及び前記入／出力パッドにはテスト装置の対応するプローブピンが各々電気的に連結されることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１８】
半導体基板上に形成される半導体集積回路装置において、
少なくとも一つのテストパッドと、
外部から接地電圧が供給される接地電圧パッドと、
対応する内部回路に連結される複数の入／出力パッドと、
前記少なくとも一つのテストパッドと前記接地電圧との間に連結されるテスト素子グループ回路とを含み、
前記内部回路と前記テスト素子グループ回路とを同時にテスト可能に構成されていることを特徴とする半導体集積回路装置。
【請求項１９】
前記内部回路と前記テスト素子グループ回路はウェーハレベルで同時にテストされることを特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２０】
前記テストパッドは非ボンディングパッドである一方、残りのパッドはボンディングパッドであることを特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２１】
前記テストパッドは前記残りのパッドの各々の大きさとほぼ同一の大きさを有することを特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２２】
前記テスト素子グループ回路は前記テストパッドと前記接地電圧との間に対応するコンタクトホールを通じて直列に連結される複数のメタルラインを含むことを特徴とする請求項１８に記載の半導体集積回路装置。
【請求項２３】
前記メタルラインの数は１０００個以上のコンタクトホールが形成されるように決められることを特徴とする請求項２２に記載の半導体集積回路装置。
【請求項２４】
前記メタルラインは複数のグループで区分され、メタルラインの各グループは他のグループと異なる層に形成されていることを特徴とする請求項２２に記載の半導体集積回路装置。
【請求項２５】
互いに異なる層上に形成されたメタルラインの間には少なくとも二つのコンタクトホールが形成されることを特徴とする請求項２４に記載の半導体集積回路装置。
【請求項２６】
前記接地電圧と、前記接地電圧に隣接したメタルラインとの間に連結されるヒューズをさらに含むことを特徴とする請求項２２に記載の半導体集積回路装置。
【請求項２７】
前記テストパッドと、前記テストパッドに隣接したメタルラインとの間に連結されるヒューズをさらに含むことを特徴とする請求項２２に記載の半導体集積回路装置。
【請求項２８】
前記ヒューズは電気ヒューズであることを特徴とする請求項２６に記載の半導体集積回路装置。
【請求項２９】
半導体ウェーハの各チップ領域に第１パッド、複数の第２パッド、前記第２パッドに各々連結される内部回路、及び前記第１パッドに連結される第１テスト素子グループ回路を形成する段階と、
前記内部回路と前記第１テスト素子グループ回路を同時にテストする段階と、
前記半導体ウェーハのチップ領域を個別的にパッケージする段階とを含むことを特徴とする半導体製造方法。
【請求項３０】
前記内部回路と前記第１テスト素子グループ回路はウェーハレベルで同時にテストされることを特徴とする請求項２９に記載の半導体製造方法。
【請求項３１】
前記第１パッドは非ボンディングパッドである一方、前記第２パッドはボンディングパッドであることを特徴とする請求項２９に記載の半導体製造方法。
【請求項３２】
前記第１パッドは前記第２パッド各々の大きさとほぼ同一の大きさを有することを特徴とする請求項２９に記載の半導体製造方法。
【請求項３３】
前記第１テスト素子グループ回路は前記第２パッドのうち電源電圧及び接地電圧パッドを通じて各々供給される電源及び接地電圧を動作電圧として使用することを特徴とする請求項２９に記載の半導体製造方法。
【請求項３４】
前記第１テスト素子グループ回路は、
前記電源電圧に連結されるソースと前記第１パッドに共通に連結されるゲート及びドレインを有するＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインと前記第１パッドとの間に連結される第１ヒューズと、
前記接地電圧に連結されるソースと前記第１パッドに共通に連結されるゲート及びドレインを有するＮＭＯＳトランジスタと、
前記ＮＭＯＳトランジスタのドレインと前記第１パッドとの間に連結される第２ヒューズとを含むことを特徴とする請求項２９に記載の半導体製造方法。
【請求項３５】
前記電源電圧と前記ＰＭＯＳトランジスタのソースとの間に連結される第３ヒューズと、
前記ＮＭＯＳトランジスタのソースと前記接地電圧との間に連結される第４ヒューズとをさらに含むことを特徴とする請求項３４に記載の半導体製造方法。
【請求項３６】
ウェーハレベルでテスト動作が実行される際に、前記第１パッドと前記第２パッドにはテスト装置の対応するプローブピンが各々電気的に連結されることを特徴とする請求項２９に記載の半導体製造方法。
【請求項３７】
前記第１テスト素子グループ回路は前記第１パッドと、前記第２パッドのうち一つのパッドを通じて供給される接地電圧の間に対応するコンタクトホールを通じて直列に連結される複数のメタルラインを含むことを特徴とする請求項２９に記載の半導体製造方法。
【請求項３８】
前記メタルライン数は５００個以上の前記コンタクトホールが形成されるように決められることを特徴とする請求項３７に記載の半導体製造方法。
【請求項３９】
前記メタルラインは複数のグループで区分され、メタルラインのグループは相違な層に形成されることを特徴とする請求項３８に記載の半導体製造方法。
【請求項４０】
前記第１テスト素子グループ回路は前記接地電圧と、前記接地電圧に隣接したメタルラインの間に連結されるヒューズをさらに含むことを特徴とする請求項３７に記載の半導体製造方法。
【請求項４１】
前記第１テスト素子グループ回路は前記テストパッドと、前記テストパッドに隣接したメタルラインとの間に連結されるヒューズをさらに含むことを特徴とする請求項３７に記載の半導体製造方法。
【請求項４２】
前記ヒューズは電気ヒューズであることを特徴とする請求項４０に記載の半導体製造方法。
【請求項４３】
互いに異なる層上に形成されたメタルラインの間には少なくとも二つのコンタクトホールが形成されることを特徴とする請求項３９に記載の半導体製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路チップを製造する技術に関するものであり、さらに具体的には、テスト素子グループ（ＴＥＧ；Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）回路を含む半導体集積回路チップに関するものである。
【０００２】
【従来の技術】
半導体集積回路チップは一般的に、次のような過程を通じて製造されている。まず、図１２を参照すると、多様な回路パターンを含む複数の集積回路チップがよく知られた製造工程を通じて半導体ウェーハ上に形成される（Ｓ１０）。半導体素子の電気的な特性を測定するためのテスト素子グループ（ＴＥＧ）がテストされる（Ｓ２０）。このようなテストを以降では“ＴＥＧテスト”という。その次に、電気的な特性または機能性に従って不良ダイから正常なダイを識別するために、前記ウェーハ上の複数のチップがテストされる（Ｓ３０）。このようなテストを以降では“電気的なダイ識別（ＥＤＳ；Ｅｌｅｃｔｒｉｃ　Ｄｉｅ　Ｓｏｒｔｉｎｇ）テスト”という。ＥＤＳテストはプローブカードを使用して実行される。プローブカードは、テストのための個別チップにテスト装備を電気的に連結するためにプローブカード上に実装されたプローブ針を有する。ＥＤＳテストの後に、正常なダイのみがパッケージされる（Ｓ４０）。
【０００３】
先に説明したＴＥＧテストは集積回路チップの電気的な特性を測定するためのものであって、ＴＥＧテストを通じて得られたデータは工程上の問題を解決するために使用される。すなわち、測定された電気的特性を利用して各工程が正しく実行されるか否かを判別することによって、各工程の問題を究明して解決することができる。各集積回路チップを構成する各種素子の電気的な特性が分かるために、測定素子またはテスト素子の所定のパターンまたはテスト素子グループが半導体ウェーハのスクライブライン領域上に形成される。テスト素子グループが集積回路チップ内に半導体素子を形成するための工程と同一の工程を通じて形成されるので、テスト素子グループの電気的な特性を測定することは集積回路チップ内に形成される素子の電気的な特性を測定することと同一であると看做すことができる。したがって、集積回路チップの特性はテスト素子グループをテストすることによって得られる。
【０００４】
ＴＥＧテストを通じて、例えば、半導体素子としてトランジスタのドレイン電流、インバータのしきい値電圧、メタル間開放／短絡状態、コンタクト抵抗、キャパシタンスなどのような集積回路チップ（または集積回路チップ内に形成された半導体素子）の電気的な特性をテストすることが可能である。先の説明のように、ＴＥＧテストを通じて得られたデータは工程信頼性や安定性を評価するのに使用され、ＴＥＧテストのためのテスト素子グループは半導体基板のスクライブライン領域だけではなく、半導体集積回路チップ内でも形成されることができる。
【０００５】
電気的な特性を測定するためのテスト素子グループの多様な構造が日本公開特許第２０００−３３２０７７号公報、日本公開特許第２０００−０３１２２１号公報、日本公開特許第０９−１７２０４９号公報、大韓民国公開特許第１９７７−００５３２２６号公報、及び大韓民国公開特許第２０００−０５１６８４号公報に各々掲示されている。さらに具体的に説明すると、日本公開特許第２０００−３３２０７７号公報には配線間に生じる短絡現象を検査することができるテスト素子グループ構造が開示されており、日本公開特許第２０００−０３１２２１号公報にはテスト時間内に欠陥チップを確実に探すことができるテスト素子グループ構造が開示されている。日本公開特許第０９−１７２０４９号公報には半導体パラメータを検査するためのモニタパターンをチップの四つの角に散発的に配置することによって、空間を節約することができるテスト素子グループ構造が開示されている。大韓民国公開特許第１９９７−００５３２２６号公報にはテストパターンをチップに形成し、テストパターンをオプションパットと連結することによって、パッケージの後にも半導体素子の電気的な特性を測定することができるテスト素子グループ構造が開示されている。大韓民国公開特許第２０００−０５１６８４号公報には半導体素子の電気的な特性及び半導体素子製造工程の不良の分析のためのテストパターンを半導体集積回路チップ内に形成する技術が開示されている。一方、他の種類のＴＥＧ回路が米国特許６，３７２，５５４号公報、同６，３６８，９５６号公報、同６，３２６，６７６号公報、同６，３２６，３０９号公報、６，同０７５，３７３号公報、同５，９３６，４２０号公報、及び同５，６５０，９６１号公報に開示されている。
【０００６】
ＴＥＧテストが実行された後に、図１１に示したように、ＥＤＳテストが実行される。一般的に、ＴＥＧテストを通じて得られた電気的な特性データを分析することによって、不良ウェーハが選別される。集積回路チップをテストするのにかかる時間は、生産費と密接な関係を有するので、一般的に限定されている。限定されたテスト時間内にＴＥＧテストとＥＤＳテストを各々実行する場合に、ＴＥＧテストは、ＥＤＳテストと異なり、総テスト時間の制約により半導体ウェーハの一部領域のみに対して行われる。例えば、テスト素子グループが半導体基板のスクライブライン領域または各半導体集積回路チップ内に形成されていても、テスト時間の制約により特定スクライブライン領域のテスト素子グループまたは特定の半導体集積回路チップのテスト素子グループのみがテストされる。これは半導体ウェーハで得られたデータがウェーハ上の全ての集積回路チップの電気的な特性を反映できないことを意味する。
【０００７】
結論的に、限定されたテスト時間内で、各集積回路チップの電気的な特性を正確に把握することができる新しい技術が切実に要求されている。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、テスト時間の増加なく、ウェーハ上に形成された各集積回路チップでＥＤＳテスト及びＴＥＧテストを同時に実行することができる半導体集積回路チップを提供することである。
【０００９】
本発明のまた他の目的は、テスト時間の増加なく、ウェーハ上に形成された各集積回路装置の電気的な特性を正確に把握することができる半導体製造方法を提供することである。
【００１０】
【課題を解決するための手段】
上述の目的を達成するための本発明の１つの特徴によると、半導体ウェーハ上に形成される半導体集積回路装置は、少なくとも一つの第１パッド、対応する内部回路に各々連結される複数の第２パッド、前記少なくとも一つの第１パッドに連結される第１テスト素子グループ回路を含む。前記内部回路と前記第１テスト素子グループ回路はウェーハレベルで同時にテストされうる。ここで、前記第１パッドは非ボンディングパッドとされ、前記第２パッドはボンディングパッドとされうる。
【００１１】
【本発明の実施の形態】
本明細書で使用される用語“半導体集積回路装置”、“集積回路装置”、“半導体集積回路チップ”、及び“半導体チップ”は同一の意味として使用される。また、用語“テスト素子グループ”、“テスト素子グループ回路”、及び“テスト素子グループパターン”は同一の意味として使用される。本発明の新規な集積回路チップは、決められたテスト時間内に各集積回路チップのＥＤＳテストとＴＥＧテストを同時に実行することを可能にする。これはテスト時間の増加なく、ウェーハの全領域で、そして各集積回路チップで電気的な特性を均一に得ることができることを意味する。以下、本発明の望ましい実施形態が参照図面に基づいて詳細に説明される。
【００１２】
図１は本発明による集積回路チップを含むウェーハの一部分を示す図面である。図１を参照すると、ウェーハまたは半導体ウェーハ１は複数のチップ領域を含み、チップ領域はスクライブライン領域によって定義される。図１には四つの集積回路チップ１０〜１３が部分的に示されている。しかし、半導体ウェーハ１上に形成された残りの集積回路チップも図１に示した構成と同様に形成されうる。隣接したチップの間のスクライブライン領域１４にはテスト素子グループ（ＴＥＧ）１５〜１８が形成されている。集積回路チップ１０〜１３の各々は同一の回路パターンを有するので、一つの集積回路チップ１０について説明する。集積回路チップ１０〜１３の各々の構成要素は同一の参照番号で表記される。
【００１３】
集積回路チップ１０は内部回路領域１９に電気的に連結される複数のボンディングパッドを含む。図１に示したように、集積回路チップ１０には二つのボンディングパッド２０、２１が示されているが、一般的には、より多いボンディングパッドが集積回路チップ１０内に配列される。ボンディングパッドは集積回路チップ１０の両エッジ部分に配列されている。ボンディングパッドの配列は図１に示した配列に限定されないことは自明である。例えば、図２及び図３に示したように、ボンディングパッドは集積回路チップ１０の中央部分またはエッジ領域に沿って配列されてもよい。ボンディングパッドは、例えば、リードフレーム（またはパッケージピン）に各々ボンディング配線を通じて連結され、電源電圧、接地電圧、制御信号、アドレス及びデータを入／出力するのに使用されうる。
【００１４】
再び、図１を参照すると、集積回路チップ１０はテストパッド２２とテスト素子グループ回路２３をさらに含む。テストパッド２２にはテスト素子グループ回路２３が電気的に連結されている。本発明の望ましい実施形態の集積回路チップにおいて、テスト素子グループ回路２３は集積回路チップの電気的な特性（例えば、トランジスタのドレイン電流、インバータのしきい値電圧、メタル間開放／短絡状態、コンタクト抵抗、キャパシタンスなど）をテストするために使用される。テスト素子グループ回路２３は動作電圧として電源電圧ライン２４を通じて供給される電源電圧と接地電圧ライン２５を通じて供給される接地電圧を使用する。図示されていないが、電源電圧ライン２４は電源電圧が供給されるボンディングパッド（図示せず）に連結され、接地電圧ライン２５は接地電圧が供給されるボンディングパッド（図示せず）に連結されうる。
【００１５】
本発明の望ましい実施形態において、テストパッド２２はボンディングパッド２０、２１の各々の大きさとほとんど同一の大きさを有するように形成される。例えば、テストパッド２２はボンディングパッド２０、２１のようにプローブ針（ｐｒｏｂｅ　ｎｅｅｄｌｅ）が接触されるのに十分な大きさを有する。ボンディングパッド２０、２１は、図４を参照すると、パッケージ過程でリードフレーム（ｌｅａｄ　ｆｒａｍｅ）２８の対応するリード２６に対応するボンディング配線２７を通じて電気的に各々連結される。一方、テストパッド２２はリードフレーム２８のリードに連結されない。
【００１６】
集積回路チップ１０内に形成されたテストパッド２２及びテスト素子グループ回路２３を利用して集積回路チップ１０の電気的な特性を測定することによって、半導体ウェーハ１上の各集積回路チップの電気的な特性を直接的に得ることができる。すべての集積回路チップの電気的な特性を分析することによって、各工程が正しく実行されたか否かを正確に把握することができる。結論的に、すべての集積回路チップの電気的な特性を測定することによって、正確な工程プロファイルを得ることが可能である。半導体素子の電気的な特性を測定するためのＴＥＧテストは、本発明の望ましい実施形態の集積回路チップにおいて、ＥＤＳテストと同時に実行される。集積回路チップのＡＣ及びＤＣ特性を測定するためのＥＤＳテストを実行する場合に、複数のボンディングパッド２０、２１だけではなく、テストパッド２２には、図５に示したように、テスト装備３０の対応するプローブ針３２が各々電気的に連結される。プローブ針３２はプローブカードに電気的に連結され、プローブ針３２を通じて伝達される信号はプローブカード４０を通じてテスト装備３０に伝送されうる。
【００１７】
プローブ針３２が対応するパッド２０、２１、２２に連結されることによって、ＥＤＳテスト時間において、集積回路チップのＥＤＳテストだけではなく、ＴＥＧテストを同時に実行することが可能である。これはテスト時間の増加なく、ウェーハの全領域で、そして各集積回路チップで電気的な特性を均一に得ることができることを意味する。さらに、追加的なテスト時間を不要としつつ、ＥＤＳテスト時間にすべての集積回路チップの電気的な特性を測定することによって、不良チップまたは不良ウェーハを早期に選別することが可能である。したがって、パッケージ費用を節減することができる。
【００１８】
本発明を適用した集積回路チップの望ましい製造過程を示す図６を参照すると、まず、半導体ウェーハの各集積回路チップ領域にテストパッド、複数のボンディングパッド、前記複数のボンディングパッドに各々連結される内部回路、及び前記テストパッドに連結されるテスト素子グループ回路が形成される（Ｓ１００）。例えば、図１の集積回路チップ１０領域にはテストパッド２２、テストパッド２２に連結されたテスト素子グループ回路２３、複数のボンディングパッド２０、２１及びボンディングパッド２０、２１に連結された内部回路がステップＳ１００で形成される。その次に、前記内部回路と前記テスト素子グループ回路が同時にテストされる（Ｓ１２０）。すなわち、ボンディングパッド２０、２１だけではなく、テストパッド２２にプローブ針を電気的に連結した後に、ＥＤＳテストとＴＥＧテストが同時に実行される。最後に、前記半導体ウェーハの集積回路チップが個別的にパッケージされる（Ｓ１４０）。
【００１９】
図７は本発明によるテスト素子グループ回路の望ましい実施形態である。図７を参照すると、本発明の望ましい実施形態のテスト素子グループ回路２３’は、ＰＭＯＳトランジスタＭＰ１、二つのＮＭＯＳトランジスタＭＮ１、ＭＮ２、及び二つのヒューズ素子Ｆ１、Ｆ２を含む。ヒューズ素子Ｆ１、Ｆ２は、例えばレーザヒューズまたは電気的なヒューズで構成されることができる。ＰＭＯＳトランジスタＭＰ１は、テストパッド２２に連結されたゲートと電源電圧ライン２４に連結されたソースを有する。ヒューズ素子Ｆ１は、ＰＭＯＳトランジスタＭＰ１のドレインに連結された一端とテストパッド２２に連結された他端を有する。ＮＭＯＳトランジスタＭＮ１は、ヒューズ素子Ｆ２を通じてテストパッド２２に連結されたドレイン、接地電圧ライン２５に連結されたソース、及びテストパッド２２に連結されたゲートを有する。ＮＭＯＳトランジスタＭＮ２は、静電放電保護素子として動作するように、テストパッド２２と接地電圧ライン２５との間に連結されている。
【００２０】
集積回路チップのＥＤＳテストが実行される際に、図５に示したように、ボンディングパッドと同様に、テストパッド２２にはプローブカードの対応するプローブピン３２が電気的に連結されうる。テスト素子グループ回路２３にはＥＤＳテスト時に印加される電源電圧ＶＣＣと接地電圧ＶＳＳが供給されるので、一つのテストパッドを利用してテスト素子グループ回路２３をテストすることが可能である。テスト素子グループ回路２３をテストする時に、テストパッド２２に印加される電圧は０ＶからＶＣＣまでの幅（範囲）で繰り返して変更されうる。この時に、テストパッド２２に流れ込む電流またはテストパッド２２から流れ出る電流を検査することによって、ＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１、ＭＮ１のドレイン電流を測定することができる。そして、テストパッド２２に電流が流れない時に、テストパッド２２に印加される電圧がＰＭＯＳ及びＮＭＯＳトランジスタＭＰ１、ＭＮ１で構成されたインバータのしきい値電圧になる。ヒューズ素子Ｆ１、Ｆ２を選択的に切断することによって、ＰＭＯＳまたはＮＭＯＳトランジスタのみのドレイン電流を測定することができる。
【００２１】
図８は本発明によるテスト素子グループ回路の他の実施形態である。図８において、図７に示した構成要素と同一の機能を実行する構成要素については同一の参照番号で表記し、それに対する説明は省略する。図８に示したテスト素子グループ回路２３”はヒューズ素子Ｆ３、Ｆ４が追加されたことを除いては、図７に示したことと実質的に同一である。ヒューズ素子Ｆ３、Ｆ４はＥＤＳテストと共にＴＥＧテストが終了した後に、テスト素子グループ回路２３によって引き起こされうる問題を予め防止するために使用される。すなわち、ＥＤＳテストが終了した後に、テスト素子グループ回路２３”が電源ライン２４、２５で電気的に分離されるようにヒューズ素子Ｆ３、Ｆ４が切断される。ヒューズ素子Ｆ３、Ｆ４は、例えば、この分野によく知られたレーザヒューズまたは電気的なヒューズで構成されうる。
【００２２】
図９は本発明によるテスト素子グループ回路の更に他の実施形態である。図９を参照すると、本発明の望ましい実施形態のテスト素子グループ回路２３’’’は、テストパッド２２と接地電圧ライン２５との間に対応するコンタクトホールＶＩＡ３−ＶＩＡ１を通じて直列連結された複数のメタルライン（Ｍ４ａ、Ｍ４ｂ）、（Ｍ３ａ、Ｍ３ｃ）、（Ｍ２ａ、Ｍ２ｃ）及び（Ｍ１ａ、Ｍ１ｂ）を含む。図示の便宜上、図９には１０個のメタルラインが９個のコンタクトホールＶＩＡ３−ＶＩＡ１を通じて直列連結されている。しかし、５００個または１０００個以上のコンタクトホールが形成されるように、より多いメタルラインが使用されうる。コンタクトを多く形成することによって得ることができる利点は次の通りである。テストパッド２２に電圧を印加した状態で、テストパッド２２に流れる電流量を測定することによって、テスト素子グループ回路２３のＴＥＧテストが実行される。ここで、各コンタクトホールの抵抗は非常に小さい抵抗値を有するので、直列に連結されたコンタクトの個数が少ない場合にはテストパッド２２に流れる電流量が多くなりうる。そこで、テストパッド２２に流れる電流量を少なくするために、直列に連結されるコンタクトホールの個数を大きくすることが望ましい。この実施形態において、テスト素子グループ回路２３には接地電圧ライン２５のみが接続されるので、図１に示した電源電圧ライン２４は配線の必要がない。
【００２３】
図１０は本発明によるテスト素子グループ回路の更に別の実施形態である。図１０において、図９に示した構成要素と同一の機能を実行する構成要素については同一の参照番号で表記し、それに対する説明は省略する。図１０に示したテスト素子グループ回路２３は、ヒューズ素子Ｆ５、Ｆ６が追加されたことを除いては、図９に示した構成と実質的に同一である。ヒューズ素子Ｆ５、Ｆ６は、ＥＤＳテストと共にＴＥＧテストが終了した後に、テスト素子グループ回路２３によって引き起こされうる誤動作を防止するためのものである。すなわち、ＥＤＳテストが終了した後に、テスト素子グループ回路２３が電源ライン２４、２５で電気的に分離されるようにヒューズ素子Ｆ５、Ｆ６は切断されうる。ヒューズ素子Ｆ５、Ｆ６は、例えばレーザヒューズまたは電気的なヒューズで構成されうる。
【００２４】
本発明によると、集積回路装置のＥＤＳテストとＴＥＧテストが同時に実行されうる。ウェーハのスクライブライン領域１４に形成されたテスト素子グループ回路に対するＴＥＧテストは、ＥＤＳテストの以前にまたはＥＤＳテストと同時に実行されることができる。単一のテストパッドを通じて集積回路装置のすべでの電気的な特性を測定することが可能であれば、図１１に示したように、図１に示したウェーハ１と異なり、スクライブライン領域１４にテスト素子グループ回路を形成する必要がない。このような場合に、総テスト時間が短縮されることができる。
【００２５】
以上、本発明を適用した回路の構成及び動作を図面に従って説明したが、これは幾つかの適用例に過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変形及び変更等が可能である。
【００２６】
【発明の効果】
上述のように、本発明によれば、例えば、ボンディングパッドを通じて供給される電源電圧と接地電圧を動作電圧として使用することによって、単一のテストパッドを利用して半導体素子の電気的な特性を測定することが可能である。さらに、ＴＥＧテストがＥＤＳテストと同時に実行されることによって、ウェーハ上の集積回路チップ各々の電気的な特性を直接的に正確に測定することができる。これは、テスト時間を増加させることなく、簡単な方法で各集積回路チップの電気的な特性の検査を可能にすることを意味する。さらに、各集積回路チップから測定された多量のデータを利用して不良チップまたはウェーハを早期に選別することによって、パッケージ費用も大きく節減することができる。
【図面の簡単な説明】
【図１】本発明の望ましい実施形態の集積回路チップを含むウェーハの一部分を示す図面である。
【図２】図１に示したパッド構造と異なるパッド構造を示す図面である。
【図３】図１に示したパッド構造と異なるパッド構造を示す図面である。
【図４】本発明の望ましい実施形態の集積回路チップのボンディングパッドとリードフレームのリードの連結状態を示す図面である。
【図５】ＥＤＳテストの際に時に、プローブ針が本発明の望ましい実施形態の集積回路チップに形成されたボンディング及びテストパッドに接続された状態を示す図面である。
【図６】本発明の望ましい実施形態の半導体製造方法を示すフローチャートである。
【図７】本発明によるテスト素子グループ回路の実施形態を示す図面である。
【図８】本発明によるテスト素子グループ回路の実施形態を示す図面である。
【図９】本発明によるテスト素子グループ回路の実施形態を示す図面である。
【図１０】本発明によるテスト素子グループ回路の実施形態を示す図面である。
【図１１】本発明による集積回路チップを含むウェーハの他の例を示す図面である。
【図１２】一般的な半導体製造方法を示すフローチャートである。
【符号の説明】
１　半導体ウェーハ
１０，１１，１２，１３　集積回路チップ
１５，１６，１７，１８，２３　テスト素子グループ回路
１９　内部回路領域
２０，２１　ボンディングパッド
２２　テストパッド
２４，２５　電源ライン
２７　ボンディング配線
３０　テスト装備
３２　プローブ針
４０　プローブカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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