(57)【要約】【課題】本発明は、強誘電体キャパシタを並列に連結し信頼性があり安定的にデータを格納できる不揮発性強誘電体レジスタ及びそのレジスタキャパシタの製造方法を開示する。【解決手段】本発明の不揮発性強誘電体レジスタは、データ格納のための強誘電体キャパシタ部のキャパシタ等を単一キャパシタでない複数のキャパシタ等が並列連結された構造にし、キャパシタの非正常状態に伴う データ格納失敗確率を低減することによりレジスタの格納信頼性及び安定性を高める。そして、強誘電体レジスタのセルプレート信号を電源電圧でないポンピング電圧レベルにポンピングさせることにより、データのセンシングマージンを確保することができるようにする。【選択図】図４
2004362735.tif 000002
【特許請求の範囲】
【請求項１】
プルアップイネーブル信号活性化時に電源電圧を出力するプルアップスイッチ；
前記プルアップスイッチの出力電圧が印加されデータ格納ノードの電圧を電源電圧でプルアップさせるプルアップ駆動部；
ライト制御信号に従い前記データ格納ノードで差動（differential）データを印加するライトイネーブル制御部；
前記データ格納ノードとプレートラインとの間に並列連結された少なくとも二つの強誘電体キャパシタを備えセルプレート信号活性化時に、前記差動データを格納する強誘電体キャパシタ部；
プルダウンイネーブル信号が活性化時にデータ格納ノードに接地電圧を印加するためのプルダウンスイッチ；及び
前記プルダウンスイッチから接地電圧が印加され、前記データ格納ノードの電圧を接地電圧にプルダウンさせるプルダウン駆動部を備える強誘電体レジスタ。
【請求項２】
セルプレート制御信号及び電源電圧制御信号に従い、前記セルプレート信号を電源電圧レベルでポンピング電圧レベルにポンピングさせるセルプレート電圧制御部をさらに備えることを特徴とする請求項１記載の強誘電体レジスタ。
【請求項３】
前記強誘電体キャパシタ部は、前記少なくとも二つの強誘電体キャパシタ等が同一平面上で同一の強誘電体層を共有できるよう構成されることを特徴とする請求項１又は請求項２記載の強誘電体レジスタ。
【請求項４】
前記強誘電体キャパシタ部は、前記少なくとも二つの強誘電体キャパシタ等が共通電極を中心に上下に対称するよう強誘電体層が積層され形成されることを特徴とする請求項１又は請求項２記載の強誘電体レジスタ。
【請求項５】
前記セルプレート電圧制御部は、前記セルプレート制御信号を一定時間の間遅延させ、遅延信号を出力する遅延部；
前記電源電圧制御信号印加時に前記遅延信号に従い電源電圧をポンピング電圧レベルにポンピングしたポンピング信号を出力するポンピング部；及び
前記ポンピング信号及びセルプレート制御信号をレベルシフティングし、ポンピングされた前記セルプレート信号を出力するレベル制御部を備えることを特徴とする請求項２記載の強誘電体レジスタ。
【請求項６】
強誘電体キャパシタ部は、前記データ格納ノードと前記接地電源の間に少なくとも二つの強誘電体キャパシタが並列連結されることを特徴とする請求項１記載の強誘電体レジスタ。
【請求項７】
強誘電体レジスタのキャパシタ製造方法において、
前記レジスタの出力端子と共通連結される少なくとも二つの下部電極層を形成する第１工程；
前記少なくとも二つの下部電極層上に、少なくとも二つの下部電極層に共通対応される強誘電体層を形成する第２工程；及び
セルプレート信号を受信し、前記少なくとも二つの下部電極層に共通対応される前記金属層を前記強誘電体層上に形成する第３工程を含む強誘電体レジスタのキャパシタ製造方法。
【請求項８】
強誘電体レジスタのキャパシタ製造方法において、
ビットライン上部にコンタクトプラグを形成する第１工程；
前記コンタクトプラグ上部に第１電極層、第１強誘電体総、第２電極層、第２強誘電体層及び第３電極層を順次積層する第２工程；
前記第３電極層上部に絶縁膜を形成する第３工程；
前記絶縁膜に前記ビットラインの所定面積をオープンさせる第１コンタクトホールと、前記第３電極層をオープンさせる第２コンタクトホールを形成する第４工程；及び
前記第１及び第２コンタクトホールが形成された上部にメタル工程を進め、前記ビットラインと前記第３電極層を電気的に連結させる第５工程を含む強誘電体レジスタのキャパシタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体レジスタに関し、より詳しくはデータ格納失敗確率を低減するため複数の強誘電体キャパシタを並列に連結させ、データ格納信頼性及び安定性を高める強誘電体レジスタに関する。
【背景技術】
【０００２】
一般に、不揮発性強誘電体メモリ、即ち、ＦｅＲＡＭ（Ferroelectric Random Access Memory）はディラム（ＤＲＡＭ：Dynamic Random Access Memory）程度のデータ処理速度を有しながら電源のオフ時にもデータが保存される特性がある。
【０００３】
ＦｅＲＡＭは、ＤＲＡＭとほぼ類似した構造を有する記憶素子としてキャパシタの材料に強誘電体を用い、強誘電体の特性である高い残留分極を利用したものである。このような残留分極の特性によりＦｅＲＡＭは電界を除去してもデータが損失されない。
【０００４】
図１は、一般的な不揮発性強誘電体キャパシタの特性を説明するためのヒステリシスループを表す。
【０００５】
図１でのように、不揮発性強誘電体キャパシタは電界により誘起された分極で電界を除去しても一定量（Ａ、Ｄ）の残留分極（または自発分極）が維持される。
【０００６】
不揮発性強誘電体メモリセルは、このような残留分極（Ｄ及びＡ）の状態を各々データ“１”及び“０”に対応させ記憶素子として応用したものである。
【０００７】
図２は、一般的な不揮発性強誘電体メモリ装置による単位セルを示したものである。
【０００８】
図２において、一方向にビットラインＢＬが形成され、ビットラインＢＬと交差する方向にワードラインＷＬが形成される。そして、プレートラインＰＬがワードラインＷＬと一定の間隔でワードラインＷＬと平行に形成される。ＮＭＯＳトランジスタはゲート端子がワードラインＷＬに連結され、ソース端子はビットラインＢＬに連結される。強誘電体キャパシタＦＣは、第１端子がＮＭＯＳトランジスタのドレインに連結され第２端子はプレートラインＰＬに連結される。
【０００９】
ところが、このような強誘電体キャパシタは正常（Normal）状態である場合は図３のループＡのようなヒステリシス特性を有するが、非正常（Weak）状態の場合にはその特性がループＢのように変形される。そのため、非正常状態での残留分極は正常状態の場合の残留分極に比べ非常に小さくなる。
【００１０】
従って、非正常状態の強誘電体キャパシタが用いられるとその残留分極が非常に小さくパワーアップ時にレジスタの非揮発性データ格納が失敗する場合が発生され得ることになる。
【特許文献１】USP 6,314,016
【特許文献２】USP 6,301,145
【特許文献３】USP 6,067,244
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従って、上述された問題点を解決するための本発明の目的は、強誘電体キャパシタを用いるレジスタにデータ格納のためのレジスタキャパシタの構造を改善しより信頼性があり安定してデータを格納できるようにする。
【課題を解決するための手段】
【００１２】
本発明の強誘電体レジスタはプルアップイネーブル信号活性化時に電源電圧を出力するプルアップスイッチ；前記プルアップスイッチの出力電圧が印加され差動データ格納のためのデータ格納ノードの電圧を電源電圧にプルアップさせるプルアップ駆動部；  ライト制御信号に従い前記データ格納ノードに差動（differential）データが印加されるライトイネーブル制御部；前記データ格納ノードとプレートラインの間に並列連結された少なくとも二つの強誘電体キャパシタを備え、セルプレート信号活性化時に前記差動データを格納する強誘電体キャパシタ部；プルダウンイネーブル信号が活性化時に前記データ格納ノードに接地電圧を印加するためのプルダウンスイッチ；及び前記プルダウンスイッチから接地電圧を印加され前記データ格納ノードの電圧を接地電圧にプルダウンさせるプルダウン駆動部を備える。
【００１３】
本発明の強誘電体レジスタのキャパシタ製造方法は、前記レジスタの出力端子と共通連結される少なくとも二つの下部電極層を形成する第１工程；前記少なくとも二つの下部電極層上に前記少なくとも二つの下部電極層に共通対応される強誘電体層を形成する第２工程；及びセルプレート信号を受信し、前記少なくとも二つの下部電極層に共通対応される前記金属層を前記強誘電体層上に形成する第３工程を含む。
【００１４】
本発明の強誘電体レジスタのキャパシタ製造方法は、セルプレート信号が印加され上位金属層を共通に使用し、前記上位金属層を中心に上下対称されるように強誘電体層及び前記レジスタの出力端子と連結される下部金属層を順次積層して互いに異なる複数のキャパシタを並列連結する。
【発明の効果】
【００１５】
本発明の強誘電体レジスタは単一キャパシタでない複数のキャパシタを並列連結した構造を採用することにより、キャパシタの非正常状態に伴うデータ格納失敗確率を低減してレジスタの格納信頼性及び安定性を高めることができるようになる。更に、本発明の強誘電体レジスタは強誘電体レジスタのセルプレート信号を電源電圧でないポンピング電圧レベルにポンピングさせることにより、データのセンシングマージンを確保することができるようにする。
【発明を実施するための最良の形態】
【００１６】
以下、図面等を参照し本発明の好ましい実施例を詳しく説明する。
【００１７】
図４は、本発明に従う強誘電体レジスタの回路構成を詳しく示した回路図である。
【００１８】
本発明の強誘電体レジスタはプルアップスイッチＰ１、プル駆動部４１０、ライトイネーブル制御部４２０、強誘電体キャパシタ部４３０、プルダウン駆動部４４０及びプルダウンスイッチＮ５を備える。
【００１９】
プルアップスイッチＰ１は、プルアップイネーブル信号ＥＮＰが活性化時に電源電圧ＶＣＣをプル駆動部４１０に出力する。このようなプルアップスイッチＰ１は電源電圧端ＶＣＣとプルアップ駆動部４１０の間に連結されゲート端子を介してプルアップイネーブル信号ＥＮＰを受信する。
【００２０】
プルアップ駆動部４１０はプルアップスイッチＰ１から印加される電源電圧を印加され、データ格納のためのデータ格納ノードＣＮ１、ＣＮ２の電圧を電源電圧にプルアップさせる。
【００２１】
このようなプルアップ駆動部４１０はプルアップスイッチＰ１とライトイネーブル制御部４２０の間に位置し、ノードＣＮ１、ＣＮ２の間にラ一途構造で連結されたＰＭＯＳトランジスタＰ２、Ｐ３を備える。
【００２２】
ライトイネーブル制御部４２０はライト制御信号ＥＮＷに従い差動データ（Differential data）Ｄ、／Ｄを印加される。このようなライトイネーブル制御部４２０はデータＤ、／Ｄ入力端子とノードＣＮ１、ＣＮ２の間に各々連結され共通ゲート端子を介しライト制御信号ＥＮＷを受信するＮＭＯＳトランジスタＮ１、Ｎ２を備える。
【００２３】
強誘電体キャパシタ部４３０はセルプレート信号ＣＰＬに従いＣＮ１、ＣＮ２に電圧差を発生させてライトイネーブル制御部４２０を介し提供されるデータＤ、／Ｄを格納する。
【００２４】
このような強誘電体キャパシタ部４３０は少なくとも二つの不揮発性強誘電体キャパシタが並列連結された多数のキャパシタユニット等ＦＣ１〜ＦＣ４を備える。即ち、本発明では強誘電体キャパシタ部４３０を少なくとも二つの強誘電体キャパシタが並列連結された構造に形成され、並列連結された強誘電体キャパシタ等の平均残留分極を利用してデータ“１”または“０”をセンシングする。これをもって、キャパシタユニットＦＣ１〜ＦＣ４のいずれか一つの強誘電体キャパシタが非正常状態の場合も、並列連結された他の正常状態の強誘電体キャパシタにより補償される。従って、キャパシタユニットＦＣ１〜ＦＣ４の平均残留分極は正常状態のデータセンシングマージン範囲内にあることになる。
【００２５】
このとき、キャパシタユニット等ＦＣ１〜ＦＣ４の構造は以下の通りである。
【００２６】
キャパシタユニットＦＣ１において、並列連結された各不揮発性強誘電体キャパシタ等１、２の一端はノードＣＮ１と共通連結され、他の一端を介しセルプレート信号ＣＰＬを印加される。キャパシタユニットＦＣ２において、並列連結された各不揮発性強誘電体キャパシタ等３、４の一端はノードＣＮ２と共通連結され、他の一端を介しセルプレート信号ＣＰＬを印加される。
【００２７】
キャパシタユニットＦＣ３において、複数の不揮発性強誘電体キャパシタ等５、６がノードＣＮ１と接地電圧端ＶＳＳの間に並列連結される。キャパシタユニットＦＣ４において、複数の不揮発性強誘電体キャパシタ等７、８ガノードＣＮ２と接地電圧端ＶＳＳの間に並列連結される。
【００２８】
プルダウン駆動部４４０はノードＣＮ１、ＣＮ２の間にラッチ構造で連結されノードＣＮ１、ＣＮ２の電圧をプルダウンスイッチＮ５から印加される接地電圧でプルダウンさせる。
【００２９】
このようなプルダウン駆動部４４０は強誘電体キャパシタ部４３０とプルダウンスイッチＮ５の間に位置し、ノードＣＮ１、ＣＮ２の間にラッチ構造で連結されたＮＭＯＳトランジスタ等Ｎ３、Ｎ４を備える。
【００３０】
プルダウンスイッチＮ５は、プルダウンイネーブル信号ＥＮＮが活性化時にプルダウン駆動部４４０に接地電圧を印加する。このようなプルダウンスイッチＮ５はプルダウン駆動部４４０と接地電圧端ＶＳＳの間に連結され、ゲート端子を介しプルダウンイネーブル信号ＥＮＮを受信する。
【００３１】
さらに、強誘電体レジスタは出力端Ｂ、／Ｂを介し格納されたデータを出力する。
【００３２】
図５〜図８は、各々本発明の第１実施例に係る強誘電体キャパシタ部４３０のキャパシタ部４３０のキャパシタユニットＦＣ１〜ＦＣ４に対する詳細構成を示す図である。
【００３３】
図５〜図８は、並列連結される複数の強誘電体キャパシタ等を横に並べて具現する場合を示す。
【００３４】
図５はキャパシタユニットＦＣ１の構成を示すもので、並列連結される二つのキャパシタ（１、２）に各々対応する二つの下位電極（Bottom Electrode Layer）等が形成され、この二つの下位電極に共通に対応される一つの強誘電体層（Ferroelectric Layer）が下位電極等の上に形成される。次に、強誘電体層上には端強誘電体キャパシタ１、２の上位電極等上に形成される。次に強誘電体層上には強誘電体キャパシタ１、２の上位電極（Top Electrode Layer）として、セルプレート電極（またはセルプレート電極と連結される金属電極）が形成される。そして、二つの下位電極は レジスタの出力端子／Ｂと電気的に連結される。
【００３５】
勿論、三つ以上の強誘電体キャパシタ等が並列連結されるキャパシタユニットも同一の方法で形成することができる。
【００３６】
図６は、第１実施例に係るキャパシタユニットＦＣ２の構成を示すもので、その構造と形成方法は図５と同様である。そして図７及び図８は各々第１実施例に係るキャパシタユニットＦＣ３及びＦＣ４の構成を示すもので、上位電極がプレート電極と連結されるのではなく接地電圧端ＶＳＳ（またはロード電源）と連結される。
【００３７】
図９は、本発明に係る強誘電体レジスタのパワーアップモード時の動作タイミング図である。
【００３８】
先ず、パワーアップ以後Ｔ１区間で電源電圧ＶＣＣが一定レベルに到達すればリセット信号ＲＥＳＥＴが発生することになり、リセット信号ＲＥＳＥＴ信号の発生でパワーアップ検出信号ＰＵＰがイネーブルされる。
【００３９】
それ以後、パワーアップ検出信号ＰＵＰのイネーブルに従いセルプレート信号ＣＰＬがハイレベルに遷移される。このとき、レジスタの強誘電体キャパシタユニットＦＣ１−ＦＣ４に格納された電荷によりセル両端ノードＣＮ１とＣＮ２に電圧差が発生する。
【００４０】
Ｔ２区間において、セル両端ノードＣＮ１とＣＮ２に十分な電圧差が発生すれば、プルダウンイネーブル信号ＥＮＮはハイにイネーブルされ、プルアップイネーブル信号ＥＮＰはローにディスエーブルされて両端ノードCN1CN2のデータが増幅される。このとき、増幅されるデータは並列連結された二つの不揮発性キャパシタの平均値となる。
【００４１】
以後、T３区間でセル両端ノードCN１、CN２のデータ増幅が完了すれば、パワーアップ検出信号PUP及びセルプレート信号CPLは再度ローレベルに遷移される。従って、破壊された不揮発性強誘電体キャパタユニットFC１またはFC2のデータが再度復旧される。
【００４２】
このとき、ライト制御信号ENWはロー状態を維持して外部データが再度ライトされるのを防ぐ。
【００４３】
図１０は、本発明のプログラム動作（WRITE）時にレジスタに新たなデータをセットするための動作タイミング図を示す。
【００４４】
命令信号が印加され一定時間がすぎると、新たな差動（Differential）データD、／Dが入力され各々キャパシタユニットFC１、FC２の並列連結された二つの強誘電体キャパシタ（１と２、３と４）に格納される。若し、キャパシタユニットFC1、FC2が各々一つの強誘電体キャパシタのみでなり、その強誘電体キャパシタが非正常状態であれば、当該キャパシタの残留分極が図３のBのようにデータセンシングマージン範囲から外れているのでレジスタの非揮発性データ格納が失敗することもある。
【００４５】
しかし、本発明のように少なくとも二つの強誘電体キャパシタ等が並列に連結されると、並列連結されたキャパシタ等の残留分極の平均値がセンシングされる。従って、いずれか一つの強誘電体キャパシタが非正常状態であるとしても他の正常状態の強誘電体キャパシタにより補償される。
【００４６】
勿論、二つの強誘電体キャパシタ等が全て非正常状態であればやはりその平均値も小さくデータ格納が失敗することもあるが、二つの強誘電体キャパシタが同時に非正常的である可能性は非常に低い。更に、三つ以上のキャパシタ等が並列に連結されるとそのような可能性をより低減することができるようになる。
【００４７】
そして、データ入／出力パッドから印加される入力データDがハイからローにディスエーブルされるとプログラムサイクルが始まる。これに伴い、レジスタに新たなデータをライトするためのライト制御信号ENW及びセルプレート信号CPLがハイレベルに遷移される。このとき、プルダウンイネーブル信号ENNはハイ状態に維持され、プルアップイネーブル信号ENPはロー状態に維持される。
【００４８】
前記のように、本発明では強誘電体キャパシタ部４３０の各キャパシタユニット等FC1〜FC４が複数の不揮発性キャパシタ等が並列連結される構造に構成されることにより、データ格納が失敗する確率を著しく低減することができるようになる。
【００４９】
図１１〜図１４は、各々本発明の第２実施例による強誘電体キャパシタ部４３０のキャパシタユニット等FC１〜FC4に対する詳細構成を示す図である。
【００５０】
前述の第１実施例では並列連結される強誘電体キャパシタ等１と２、３と４、５と６、７と８が横に並列に形成されるキャパシタユニットの構造が開示された。
【００５１】
本実施例では、第１実施例よりレイアウト面積を減少するため並列連結される複数の強誘電体キャパシタ等が立体的に積層（Stack型）に形成される各キャパシタユニット等FC1〜FC４の構成が開示される。
【００５２】
例えば、キャパシタユニットFC1の構成を示す図１１のように、先ず強誘電体キャパシタ１に対応される第１電極層（下位電極）、第１強誘電体層及び第２電極層（上位電極）が順次形成される。次に第２電極層上に強誘電体キャパシタ（２）に対応される第２強誘電体層と第３電極層（下位電極）が順次形成される。ここで各キャパシタ（１、２）の下位電極に該当する第１電極層と第３電極層は出力端子／Bと電気的に連結され、第２電極層は二つの強誘電体キャパシタ（１、２）の共通上位電極に用いられ、セルプレート信号CPLを印加される。
【００５３】
即ち、第１電極層、第１強誘電体層及び第２電極層がキャパシタ１を形成し、共通上位電極として用られる第２電極層を中心に第１強誘電体層及び第１電極層と上下対称に第２強誘電体層及び第３電極層が積層されてキャパシタ２を形成する。そして第３電極層を出力端子／Bと電気的に連結させる。
【００５４】
このように、強誘電体キャパシタ等がスタック（stack）型に並列連結されるよう形成される過程を簡単に説明すれば次の通りである。
【００５５】
先ず、出力端子であるビットラインＢ、／Ｂ上部にコンタクトプラグが形成されコンタクトプラグ上部に第１電極層、第１強誘電体層、第２電極層、第２強誘電体層及び第３電極層が順次積層される。このとき、第１及び第２強誘電体層は少なくとも一つ以上の誘電膜を含んで構成することができる。
【００５６】
第３電極層が形成された後その上部に絶縁膜が形成される。次に、絶縁膜に前記ビットラインＢ、／Ｂの所定領域をオープンさせる第１コンタクトホールと第３電極層の所定領域をオープンさせる第２コンタクトホールが形成される。そして、その上部にメタル工程が進められビットラインＢ、／Ｂと第３電極層を共通に連結するメタルラインが形成される。
【００５７】
図１２は、本発明の第２実施例に係るキャパシタユニットＦＣ２の構成を示すものであり、その構造と形成方法は図１１と同様である。そして、図１３及び図１４は各々本発明の第２実施例に係るキャパシタユニットＦＣ３及びＦＣ４の構成を示すものであり、第２電極層（共通上位電極）が接地電圧端ＶＳＳと連結されるのが図１１または図１２と相違する。
【００５８】
上述の実施例等では、二つの強誘電体キャパシタのみ並列連結される場合を開示しているが、それ以上の強誘電体キャパシタ等が並列連係され得るのは自明である。例えば、四つのキャパシタ等が同一平面上に並列して形成されるか、スタック型に積層されて一つのキャパシタユニットを形成することができる。
【００５９】
図１５ａ及び図１５ｂは、四つの強誘電体キャパシタ等が並列連結される実施例を示す図である。
【００６０】
図１５ａは図１１の構造が再度二重に積層して形成され、関連レイヤ等が電気的に連結された形状を示している。勿論、図１５ａと同一の方法で図１１の構造がより多く積層されるようさらに多い数の強誘電体キャパシタ等が並列連結されるようにすることができる。
【００６１】
図１５ｂは、図５の構造を図１１でのように上下対称してスタック型に形成した場合である。
【００６２】
図１６は、本発明の第３実施例に係るいずれか一つのキャパシタユニットの構造を示す図である。
【００６３】
図１６は、本発明の第３実施例に係るいずれか一つのキャパシタユニットの構造を示す図である。
【００６４】
本実施例は前述の第１及び第２実施例とは別に各電極層が垂直方向で形成されるようにしたものである。
【００６５】
即ち、先ず出力端子／Ｂ（またはＢ）と連結される第１電極層が垂直方向に形成されるようにする。次に、第１電極層（共通下部電極）を中心に左右対称になるよう第１強誘電体層と第２電極層（キャパシタ１）及び第２強誘電体層と第３電極層（キャパシタ２）が 各々垂直方向に形成されるようにする。
【００６６】
前記のような構造の強誘電体レジスタでは、セルプレート信号ＣＰＬとして外部電源電圧ＶＣＣでないこれより大きいポンピングＶＰＰが印加されるようにすることにより、センシングマージンが安定的に確保されるようにすることが好ましい。
【００６７】
図１７は、本発明に係る強誘電体レジスタのセルプレート信号ＣＰＬをポンピング電圧ＶＰＰ水準まで上昇させるためのセルプレート電圧制御部の構成を示す回路図である。
【００６８】
本発明のセルプレート電圧制御部は遅延部５１０、ポンピング部５２０及びレベル制御部５３０を備える。
【００６９】
遅延部５１０は、セルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮを非反転遅延させ遅延信号ＤＬＹを出力するインバータチェインＩＶ１〜ＩＶ４を備える。
【００７０】
ポンピング部５２０は、電源電圧制御信号ＶＣＣ#ＣＯＮの印加時に遅延部５１０の遅延信号に従い電源電圧ＶＣＣをポンピングし、ポンピング電圧ＶＰＰレベルのポンピング信号を出力する。このようなポンピング部５２０はナンドゲートＮＤ１、遅延部５２１、モスキャパシタＣ１、駆動部５２２及びプルアップ駆動素子であるＰＭＯＳトランジスタＰ５を備える。
【００７１】
ここで、ナンドゲートＮＤ１は電源電圧制御信号ＶＣＣ＿ＣＯＮと遅延信号ＤＬＹをナンド演算し、遅延部６２１はナンドゲートＮＤ１の出力信号を反転遅延させるインバータチェインＩＶ５〜ＩＶ７を備える。モスキャパシタＣ１は、ＰＭＯＳトランジスタＰ５の活性化に伴い電源電圧ＶＣＣレベルでフリーチャージされたポンピング信号ＣＰＬ＿ＶＰＰの電圧レベルをポンピングする。ＰＭＯＳトランジスタＰ５は電源電圧ＶＣＣ印加端とモスキャパシタＣ１の出力端の間に連結されゲート端子を介し駆動部５２２の出力信号を受信する。駆動部５２２は、ＰＭＯＳトランジスタＰ５のドレイン端子と接地電圧端ＶＳＳの間に直列連結され、共通ゲート端子を介しナンドゲートＮＤ１の出力信号を受信するＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ６を備える。
【００７２】
レベル制御部５３０はインバータＩＶ８、ＩＶ９、レベルシフター５３１及び駆動部５３２を備える。
【００７３】
インバータＩＶ８はセルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮを反転させ、インバータＩＶはインバータＩＶ８の出力信号を反転させる。
【００７４】
レベルシフター５３１はラッチ構造のＰＭＯＳトランジスタＰ６、Ｐ７及びＮＭＯＳトランジスタＮ７、Ｎ８を備え、インバータＩＶ８、ＩＶ９の出力状態に従いポンピング信号ＣＰＬ＿ＶＰＰをレベルシフティングする。レベルシフター５３１において、ＰＭＯＳトランジスタＰ６、Ｐ７は共通ソース端子を介しポンピング信号ＣＰＬ＿ＶＰＰが印加され、ゲート端子が互いのドレイン端子とクロスカプルで連結される。ＮＭＯＳトランジスタＮ７はＰＭＯＳトランジスタＰ６のドレイン端子と接地電圧ＶＳＳの間に連結され、ゲート端子を介しインバータＩＶ８の出力信号を受信する。ＮＭＯＳトランジスタＮ８はＰＭＯＳトランジスタ７のドレイン端子と接地電圧ＶＳＳの間に連結され、ゲート端子を介しインバータＩＶ９の出力信号を受信する。
【００７５】
駆動部５３２はレベルシフター５３１の出力信号に従いポンピング信号ＣＰＬ＿ＶＰＰを駆動させてセルプレート信号ＣＰＬを出力する。このような駆動部５３２はＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ９を備える。ＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ９は、ポンピング信号ＣＰＬ＿ＶＰＰ印加端と接地電圧ＶＳＳ印加端の間に直列連結され、ゲート端子が共通に連結されレベルシフター５３１の出力信号が印加される。ＰＭＯＳトランジスタＰ８及びＮＭＯＳトランジスタＮ９は共通ドレイン端子を介しセルプレート信号ＣＬＰを出力する。
【００７６】
図１８は、前述された構成のセルプレート電圧制御部の動作を説明するための波形図である。
【００７７】
先ず、低電圧領域で電源電圧ＶＣＣがポンピングされるようにするため、電源電圧制御信号ＶＣＣ＿ＣＯＮ及びセルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮがハイレベルに入力される。このような場合、セルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮは遅延部５１０により一定時間（Ｄ）の間遅延された後遅延信号ＤＬＹとして出力される。
【００７８】
従って、遅延時間（Ｄ）の間には電源電圧制御信号ＶＣＣ＿ＣＯＮはハイレベルであるが、遅延信号ＤＬＹがローレベルを維持するようになりナンドゲートＮＤ１の出力はハイレベルとなる。
【００７９】
ナンドゲートＮＤ１の出力により駆動部５２２のＮＭＯＳトランジスタＮ６がターンオンされ、これによりＰＭＯＳトランジスタＰ５がターンオンされモスキャパシタＣ１の出力端が電源電圧ＶＣＣにフリーチャージされる。これに伴い、モスキャパシタＣ１の出力によりポンピング信号ＣＰＬ＿ＶＰＰは電源電圧ＶＣＣレベルを維持することになる。
【００８０】
そして、セルプレート制御信号ＣＰＬ＿ＶＰＰ＿ＣＯＮがハイレベルである場合、レベルシフター５３１はＮＭＯＳトランジスタＮ１１のターンオンによりローレベルの信号を出力する。従って、駆動部５３２のＰＭＯＳトランジスタＰ１０がターンオンされセルプレート信号ＣＰｌが電源電圧ＶＣＣレベルに出力される。
【００８１】
遅延時間（Ｄ）が経過すれば遅延部（２１）の出力ＤＬＹがハイにイネーブルされナンドゲートＮＤ１の出力はローレベルとなる。これにより、駆動部５２２のＰＭＯＳトランジスタＰ４がターンオンされＰＭＯＳトランジスタＰ５はターンオフされる。これに伴い、モスキャパシタＣ１の出力により電源電圧ＶＣＣがポンピングされ、ポンピング信号ＣＰＬ＿ＶＰＰはポンピング電圧ＶＰＰレベルに出力される。
【００８２】
次に、レベルシフター５３１の出力がローレベルの状態で、駆動部５３２のＰＭＯＳトランジスタＰ８がターンオンされる。従って、ハイレベルのポンピング信号ＣＰＬ＿ＶＰＰによりセルプレート信号ＣＰＬはポンピング電圧ＶＰＰレベルに出力される。
【００８３】
図１９及び図２０は、各々本発明に係るレジスタのパワーアップモード時及びプログラム動作時のタイミング図を示す。
【００８４】
図１９及び図２０でのレジスタの動作は、セルプレート電圧制御部の動作によりセルプレート電圧がポンピング電圧ＶＰＰ水準にポンピングされたものを除いては、図９及び図１０と同一なのでそれに対する詳細な説明は省略する。
【図面の簡単な説明】
【００８５】
【図１】一般的な強誘電体キャパシタの特性を示すヒステリシスループを示す図である。
【図２】一般的な不揮発性強誘電体メモリ装置による単位セルを示す図である。
【図３】正常状態と非正常状態時、強誘電体キャパシタの特性を示す図である。
【図４】本発明に係る強誘電体レジスタの回路構成を詳しく示す回路図である。
【図５】各々本発明の第１実施例に係る強誘電体キャパシタ部のキャパシタユニットに対する詳細構成を示す図である。
【図６】各々本発明の第１実施例に係る強誘電体キャパシタ部のキャパシタユニットに対する詳細構成を示す図である。
【図７】各々本発明の第１実施例に係る強誘電体キャパシタ部のキャパシタユニットに対する詳細構成を示す図である。
【図８】各々本発明の第１実施例に係る強誘電体キャパシタ部のキャパシタユニットに対する詳細構成を示す図である。
【図９】本発明に係る強誘電体レジスタのパワーアップモード時の動作タイミング図である。
【図１０】本発明のプログラム動作（WRITE）時、レジスタに新たなデータをセットするための動作タイミング図である。
【図１１】各々本発明の第２実施例による強誘電体キャパシタ部のキャパシタユニットに対する詳細構成を示す図である。
【図１２】各々本発明の第２実施例による強誘電体キャパシタ部のキャパシタユニットに対する詳細構成を示す図である。
【図１３】各々本発明の第２実施例による強誘電体キャパシタ部のキャパシタユニットに対する詳細構成を示す図である。
【図１４】各々本発明の第２実施例による強誘電体キャパシタ部のキャパシタユニットに対する詳細構成を示す図である。
【図１５ａ】四つの並列強誘電体キャパシタをスタックに並列連結した形状を示す図である。
【図１５ｂ】四つの並列強誘電体キャパシタをスタックに並列連結した形状を示す図である。
【図１６】本発明の第３実施例によるキャパシタユニットの構造を示す図である。
【図１７】本発明に係るセルプレート電圧制御部の構成を示す回路図である。
【図１８】前述された構成のセルプレート電圧制御部の動作を説明するための波形図である。
【図１９】各々本発明に係るレジスタのパワーアップモード時及びプログラム動作時のタイミング図である。
【図２０】各々本発明に係るレジスタのパワーアップモード時及びプログラム動作時のタイミング図である。
【符号の説明】
【００８６】
４１０…プルアップ駆動部
４２０…ライトイネーブル制御部
４３０…強誘電体キャパシタ部
４４０…プルダウン駆動部
５１０、５２１…遅延部
５２０…ポンピング部
５２２…駆動部
５３０…レベル制御部
５３１…レベルシフター
５３２…駆動部
ＦＣ１〜ＦＣ４…キャパシタユニット
１〜８…強誘電体キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５ａ】
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【図１５ｂ】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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