(57)【要約】【課題】同期ミラー遅延回路及びそれを含む半導体集積回路装置を提供する。【解決手段】ここには外部クロック信号が同期した内部クロック信号を発生するクロック発生回路が開示されている。クロックバッファ回路は、外部クロック信号に応答して基準クロック信号を発生し、遅延モニタは基準クロック信号を遅延させる。正方向遅延アレイは遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて、遅延クロック信号を発生する。ミラー制御回路は遅延クロック信号と基準クロック信号が入力され、基準クロック信号と同期する遅延クロック信号のうち一つを検出する。逆方向遅延アレイはミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させて同期クロック信号を出力する。遅延回路は前記正方向遅延アレイを経由して出力される非同期クロック信号を遅延させる。クロック駆動回路は基準クロック信号が遅延クロック信号のうち一つと同期しない時に、遅延された非同期クロック信号を内部クロック信号として出力する。【選択図】図２
2004282723.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号に同期した内部クロック信号を発生するクロック発生回路において、
前記外部クロック信号に応答して基準クロック信号を発生するクロックバッファ回路と、
前記基準クロック信号を遅延させる遅延モニタ回路と、
前記遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて、遅延クロック信号を発生する正方向遅延アレイと、
前記遅延クロック信号と前記基準クロック信号が入力され、前記基準クロック信号と同期する前記遅延クロック信号のうち一つを検出するミラー制御回路と、
前記ミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させて同期クロック信号を出力する逆方向遅延アレイと、
前記正方向遅延アレイを経由して出力される非同期クロック信号を遅延させる遅延回路と、
前記基準クロック信号が前記遅延クロック信号のうち一つと同期しない時に、前記遅延された非同期クロック信号を前記内部クロック信号として出力するクロック駆動回路とを含むことを特徴とするクロック発生回路。
【請求項２】
前記正方向遅延アレイは直列連結された遅延ユニットを含み、前記遅延ユニットは同一の遅延時間を有することを特徴とする請求項１に記載のクロック発生回路。
【請求項３】
前記ミラー制御回路は、前記遅延ユニットに各々対応する位相検出器を含み、前記位相検出器の各々には対応する遅延ユニットから出力される遅延クロック信号と前記基準クロック信号が供給されることを特徴とする請求項２に記載のクロック発生回路。
【請求項４】
最後の位相検出器が前記基準クロック信号と同期した遅延クロック信号を検出する時に、前記遅延回路は前記最後の位相検出器の出力信号によって非活性化されることを特徴とする請求項３に記載のクロック発生回路。
【請求項５】
前記基準クロック信号が前記遅延クロック信号のうち一つと同期する時に、前記逆方向遅延アレイから出力される同期クロック信号が前記内部クロック信号として出力されることを特徴とする請求項１に記載のクロック発生回路。
【請求項６】
外部クロック信号に同期して動作する半導体集積回路装置において、
前記外部クロック信号に同期した内部クロック信号を発生する同期ミラー遅延回路と、
前記内部クロック信号に同期してデータを入出力するデータ入出力回路とを含み、
前記同期ミラー遅延回路は、
前記外部クロック信号に応答して基準クロック信号を発生するクロックバッファ回路と、
前記基準クロック信号を遅延させる遅延モニタ回路と、
前記遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて、遅延クロック信号を発生する正方向遅延アレイと、
前記遅延クロック信号と前記基準クロック信号が入力され、前記基準クロック信号と同期する前記遅延クロック信号のうち一つを検出するミラー制御回路と、
前記ミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させて、同期クロック信号を出力する逆方向遅延アレイと、
前記正方向遅延アレイを経由して出力される非同期クロック信号を遅延させる遅延回路と、
前記基準クロック信号が前記遅延クロック信号のうち一つと同期しない時に、前記遅延された非同期クロック信号を前記内部クロック信号として出力するクロック駆動回路とを含むことを特徴とする半導体集積回路装置。
【請求項７】
前記正方向遅延アレイは直列連結された遅延ユニットを含み、前記遅延ユニットは同一の遅延時間を有することを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記ミラー制御回路は前記遅延ユニットに各々対応する位相検出器を含み、前記位相検出器の各々には対応するユニットから出力される遅延クロック信号と前記基準クロック信号が供給されることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
最後の位相検出器が前記基準クロック信号と同期した遅延クロック信号を検出する時に、前記遅延回路は前記最後の位相検出器の出力信号によって非活性化されることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記基準クロック信号が前記遅延クロック信号のうち一つと同期する時に、前記逆方向遅延アレイから出力される同期クロック信号が前記内部クロック信号として出力されることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項１１】
外部クロック信号に同期した内部クロック信号を発生するクロック信号発生方法において、
前記外部クロック信号に応答して基準クロック信号を発生する段階と、
前記基準クロック信号を遅延させる段階と、
前記遅延された基準クロック信号を正方向に順次に遅延させて、遅延クロック信号及び非同期クロック信号を発生する段階と、
前記基準クロック信号と同期する前記遅延クロック信号のうち一つを検出する段階と、
前記検出された遅延クロック信号を逆方向に遅延させて、同期クロック信号を出力する段階と、
前記基準クロック信号が前記遅延クロック信号のうち一つと同期しない時に、前記非同期クロック信号を前記内部クロック信号として出力する段階とを含むことを特徴とするクロック信号発生方法。
【請求項１２】
前記基準クロック信号が前記遅延クロック信号のうち一つと同期する時に、前記同期クロック信号を前記内部クロック信号として出力する段階をさらに含むことを特徴とする請求項１１に記載のクロック信号発生方法。
【請求項１３】
前記遅延クロック信号のうち最後の遅延クロック信号が前記基準クロック信号と同期する時に、前記非同期クロック信号は生成されないことを特徴とする請求項１１に記載のクロック信号発生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、さらに具体的には、クロック発生回路、半導体集積回路装置及びクロック発生方法に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ集積回路技術の発達により集積回路の動作速度が急速に向上している。集積回路の動作速度の向上は集積回路を駆動するためのクロック信号の向上を要求する。これはクロック周波数の増加を意味する。クロック周波数が大きくなることによって発生する問題点のうち最も大きい問題点として、外部クロック信号と内部クロック信号との間にクロックスキューが生じることである。クロックスキューは集積回路の誤動作を引き起こすので、かならず解決されなければならない。一般的に、クロックスキューを解決するために、位相同期ループ回路や遅延同期ループ回路が使われている。しかし、そのような回路の短所は、同期に要する時間が長いことである。このような短所を解決するために、同期ミラー遅延回路が提案された。同期ミラー遅延回路は２サイクルで外部クロック信号と同期した内部クロック信号を生成する。
【０００３】
一般的な同期ミラー遅延回路の例が特許文献１（米国特許６．０６０，９２０号公報）に“ＭＵＬＴＩＰＬＥＸ  ＳＹＮＣＨＲＯＮＯＵＳ  ＤＥＬＡＹ  ＣＩＲＣＵＩＴ”というタイトルで、そして、特許文献２（米国特許６，３７３，９１３号公報）に“ＩＮＴＥＲＮＡＬ  ＣＬＯＣＫ  ＳＩＧＮＡＬ  ＧＥＮＥＲＡＴＯＲ  ＩＮＣＬＵＤＩＮＧ  ＣＩＲＣＵＩＴ  ＦＯＲ  ＡＣＣＵＲＡＴＥＬＹ  ＳＹＮＣＨＲＯＮＩＺＩＮＧ  ＩＮＴＥＲＮＡＬ  ＣＬＯＣＫ  ＳＩＧＮＡＬ  ＷＩＴＨ  ＥＸＴＥＲＮＡＬ  ＣＬＯＣＫ  ＳＩＧＮＡＬ”というタイトルで各々掲載されている。
【０００４】
よく知られたように、ＳＭＤ、ＰＬＬ、及びＤＬＬのようなクロック発生回路は決められた同期範囲を有するので、同期範囲を外れた低い周波数領域ではクロック発生回路が正常に動作しない。例えば、動作周波数は急速に高くなる一方、テスト装備の動作周波数はそれに比例するように高くなってはいない。これは、現在のテスト装備を利用して高速で動作する半導体集積回路装置をテストし難しいことを意味する。したがって、高速半導体集積回路装置が同期範囲を外れた周波数領域でも正常に動作可能にする新しい方式が求められている。
【特許文献１】米国特許６，０６０，９２０号公報
【特許文献２】米国特許６，３７３，９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、同期範囲を外れた低い周波数領域でも内部クロック信号を発生することができる技術を提供することである。
【課題を解決するための手段】
【０００６】
上述の目的を達成するために本発明の特徴によると、外部クロック信号に同期した内部クロック信号を発生するクロック発生回路が提供される。クロックバッファ回路は前記外部クロック信号に応答して基準クロック信号を発生し、遅延モニタは前記基準クロック信号を遅延させる。正方向遅延アレイは、前記遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて遅延クロック信号を発生する。ミラー制御回路は前記遅延クロック信号と前記基準クロック信号が入力され、前記基準クロック信号と同期する前記遅延クロック信号のうち一つを検出する。逆方向遅延アレイは前記ミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させて同期クロック信号を出力する。遅延回路は前記正方向遅延アレイを経由して出力される非同期クロック信号を遅延させる。クロック駆動回路は前記基準クロック信号が前記遅延クロック信号のうち一つと同期しない時に、前記遅延された非同期クロック信号を前記内部クロック信号として出力する。
【０００７】
望ましい実施の形態において、前記正方向遅延アレイは直列連結された遅延ユニットを含み、前記遅延ユニットは同一な遅延時間を有する。
【０００８】
望ましい実施の形態において、前記ミラー制御回路は前記遅延ユニットに各々対応する位相検出器を含み、前記位相検出器の各々には、対応する遅延ユニットから出力される遅延クロック信号と前記基準クロック信号が供給される。
【０００９】
望ましい実施の形態において、最後の位相検出器が前記基準クロック信号と同期した遅延クロック信号を検出する時に、前記遅延回路は前記最後の位相検出器の出力信号によって非活性化される。
【００１０】
望ましい実施の形態において、前記基準クロック信号が前記遅延クロック信号のうち一つと同期する時に、前記クロック駆動回路は前記逆方向遅延アレイから出力される同期クロック信号を前記内部クロック信号として出力する。
【００１１】
本発明の他の特徴によると、外部クロック信号に同期して動作する半導体集積回路装置は、前記外部クロック信号に同期した内部クロック信号を発生する同期ミラー遅延回路と、前記内部クロック信号に同期してデータを入出力するデータ入出力回路とを含む。前記同期ミラー遅延回路は、前記外部クロック信号に応答して基準クロック信号を発生するクロックバッファ回路と、前記基準クロック信号を遅延させる遅延モニタ回路と、前記遅延モニタ回路の出力クロック信号を正方向に順次に遅延させて遅延クロック信号を発生する正方向遅延アレイと、前記遅延クロック信号と前記基準クロック信号が入力され、前記基準クロック信号と同期する前記遅延クロック信号のうち一つを検出するミラー制御回路と、前記ミラー制御回路によって検出された遅延クロック信号を逆方向に遅延させて同期クロック信号を出力する逆方向遅延アレイと、前記正方向遅延アレイを経由して出力される非同期クロック信号を遅延させる遅延回路と、前記基準クロック信号が前記遅延クロック信号のうち一つと同期しない時に、前記遅延された非同期クロック信号を前記内部クロック信号として出力するクロック駆動回路とを含む。
【００１２】
望ましい実施の形態において、前記正方向遅延アレイは直列連結された遅延ユニットを含み、前記遅延ユニットは同一の遅延時間を有する。
【００１３】
望ましい実施の形態において、前記ミラー制御回路は前記遅延ユニットに各々対応する位相検出器を含み、前記位相検出器の各々には対応する遅延ユニットから出力される遅延クロック信号と前記基準クロック信号が供給される。
【００１４】
望ましい実施の形態において、最後の位相検出器が前記基準クロック信号と同期した遅延クロック信号を検出する時に、前記遅延回路は前記最後の位相検出器の出力信号によって非活性化される。
【００１５】
望ましい実施の形態において、前記基準クロック信号が前記遅延クロック信号のうち一つと同期する時に、前記クロック駆動回路は前記逆方向遅延アレイから出力される同期クロック信号を前記内部クロック信号として出力する。
【００１６】
本発明のまた他の特徴によると、外部クロック信号に同期した内部クロック信号を発生するクロック信号発生方法は、前記外部クロック信号に応答して基準クロック信号を発生する段階と、前記基準クロック信号を遅延させる段階と、前記遅延された基準クロック信号を正方向に順次に遅延させて、遅延クロック信号及び非同期クロック信号を発生する段階と、前記基準クロック信号と同期する前記遅延クロック信号のうち一つを検出する段階と、前記検出された遅延クロック信号を逆方向に遅延させて同期クロック信号を出力する段階と、前記基準クロック信号が前記遅延クロック信号のうち一つと同期しない時に、前記非同期クロック信号を前記内部クロック信号として出力する段階とを含む。
【００１７】
望ましい実施の形態において、前記基準クロック信号が前記遅延クロック信号のうち一つと同期する時に、前記同期クロック信号を前記内部クロック信号として出力する段階をさらに含む。
【００１８】
望ましい実施の形態において、前記遅延クロック信号のうち最後に遅延された遅延クロック信号が前記基準クロック信号と同期する時に、前記非同期クロック信号は生成されない。
【発明の効果】
【００１９】
本発明によれば、同期範囲に属する動作周波数だけではなく、同期範囲を外れた動作周波数でも内部クロック信号を生成することができる。したがって、本発明が適用された半導体集積回路装置は低い動作周波数を有するテスト装備によっても安定にテストされることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の望ましい実施の形態を添付図面に基づいて以下詳細に説明する。本発明で使用される“同期”という用語はクロック信号の位相がスキューなしに同期されることを意味する。
【００２１】
図１は本発明の望ましい実施の形態による同期ミラー遅延回路を含む半導体集積回路装置を概略的に示すブロック図である。この半導体集積回路１０００は、例えば、ダブルデータレート（ｄｏｕｂｌｅ  ｄａｔａ  ｒａｔｅ：ＤＤＲ）メモリのような同期型メモリ装置（ｓｙｎｃｈｒｏｎｏｕｓ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）である。図１に示したように、半導体集積回路装置１０００は、同期ミラー遅延回路（図面では“ＳＭＤ”）１００、データ入出力回路としての送受信回路（ｔｒａｎｓｃｅｉｖｅｒ  ｃｉｒｃｕｉｔ）３００、及び内部回路（ｉｎｔｅｒｎａｌ  ｃｉｒｃｕｉｔ）５００を含む。
【００２２】
同期ミラー遅延回路１００は外部クロック信号ＸＣＬＫ及びそれの相補信号ＸＣＬＫＢが各々供給されるパッド１００１、１００２に連結され、外部クロック信号ＸＣＬＫに同期した内部クロック信号ＩＣＬＫを発生する。送受信回路３００はデータを入出力するためのパッド１００３に連結され、同期ミラー遅延回路１００で生成された内部クロック信号ＩＣＬＫに同期してデータ入出力動作を実行する。内部回路５００は送受信回路３００を通じて入力されたデータが供給されるか、内部的に処理されたデータを送受信回路３００を通じて外部に出力する。
【００２３】
図２は本発明の望ましい実施の形態による図１に示した同期ミラー遅延回路を示すブロック図である。
【００２４】
図２に示す同期ミラー遅延回路１００は２つのクロックバッファ回路１１０、１２０、２つの駆動回路１３０、１９０（図面では“ＤＲＶ”）、２つの再生成回路（ｒｅｇｅｎｅｒａｔｏｒ  ｃｉｒｃｕｉｔ：図面では”ＲＥＧＥＮ”）１４０、２００、正方向遅延アレイ（ｆｏｒｗａｒｄ  ｄｅｌａｙ  ａｒｒａｙ：図面では”ＦＤＡ”）１５０、遅延回路１６０、ミラー制御回路（ｍｉｒｒｏｒ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ：図面では”ＭＣＣ”）１７０、及び逆方向遅延アレイ（ｂａｃｋｗａｒｄ  ｄｅｌａｙ  ａｒｒａｙ：図面では”ＢＤＡ”）１８０を含む。この実施の形態において、クロックバッファ回路１２０、駆動回路１３０及び再生成回路１４０は遅延モニタ回路（ｄｅｌａｙ  ｍｏｎｉｔｏｒ  ｃｉｒｃｕｉｔ：ＤＭＣ）を構成し、駆動回路１９０と再生成回路２００はクロック駆動回路（ｃｌｏｃｋ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）を構成する。
【００２５】
クロックバッファ回路１１０は外部クロック信号ＸＣＬＫを受信し、単パルス形（ｏｎｅ−ｓｈｏｔ  ｐｕｌｓｅ  ｓｈａｐｅ）を有する基準クロック信号ＣＬＫｒｅｆを発生する。基準クロック信号ＣＬＫｒｅｆはクロックバッファ回路１１０によって外部クロック信号に比べて“Ｔｄ１”の遅延時間だけ遅延される。クロックバッファ回路１２０、駆動回路１３０及び再生成回路１５０で構成される遅延モニタ回路はクロックバッファ回路１１０からの基準クロック信号ＣＬＫｒｅｆを“Ｔｄ１＋Ｔｄ２＋Ｔｄ３”の遅延時間だけ遅延させる。正方向遅延アレイ１５０は複数個の直列連結された遅延ユニット（ｓｅｒｉａｌｌｙ−ｃｏｎｎｅｃｔｅｄ  ｄｅｌａｙ  ｕｎｉｔｓ）ＦＤ１〜ＦＤｎを含み、複数個の遅延クロック信号ＦＤＡ１〜ＦＤＡｎを出力する。各遅延ユニットは同一の遅延時間を有する。遅延回路１６０は複数個の直列連結された遅延ユニットＡＤ１〜ＡＤｍを含み、正方向遅延アレイ１５０の最後の遅延ユニットＦＤｎから出力される遅延クロック信号ＦＤＡｎを遅延させる。遅延回路１６０はミラー制御回路１７０によって制御される。
【００２６】
ミラー制御回路１７０は正方向遅延アレイ１５０の遅延ユニットＦＤＡ１〜ＦＤＡｎに各々対応する複数個の位相検出器ＰＤ１〜ＰＤｎを含む。各位相検出器ＰＤｉ（ｉ＝１−ｎ）にはクロックバッファ回路１１０からの基準クロック信号ＣＬＫｒｅｆと正方向遅延アレイ１５０内の対応する遅延ユニットＦＤｉからの遅延クロック信号ＦＤＡｉが供給される。各位相検出器ＰＤｉは入力されたクロック信号ＣＬＫｒｅｆ、ＦＤＡｉが同一の位相を有するか否かを検出する。すなわち、ミラー制御回路１７０はクロックバッファ回路１１０からの入力クロック信号ＣＬＫｒｅｆに対して１サイクル遅延された、すなわち、１サイクルの位相差を有する遅延クロック信号ＦＤＡｉを検出する。これは同期した時点で正方向遅延アレイ１５０の遅延時間が“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２＋Ｔｄ３）”になることを意味する。図２に示したように、正方向遅延アレイ１５０の遅延ユニットはミラー制御回路１７０によって制御される。
【００２７】
逆方向遅延アレイ１８０はミラー制御回路１７０の位相検出器ＰＤ１〜ＰＤｎに各々対応する複数個の直列連結された遅延ユニットＢＤ１〜ＢＤｎを含む。各遅延ユニットＢＤｉは正方向遅延アレイ１５０の各遅延ユニットと同一の遅延時間を有するように構成される。駆動回路１９０には逆方向遅延アレイ１８０から出力されるクロック信号ＢＤＡｏｕｔと遅延回路１６０から出力されるクロック信号ＡＤｏｕｔが供給され、入力された信号ＢＤＡｏｕｔ、ＡＤｏｕｔのうちいずれか一つを“Ｔｄ２”の遅延時間だけ遅延させる。再生成回路２００は駆動回路１９０から出力されるクロック信号を“Ｔｄ３”の遅延時間だけ遅延させて内部クロック信号ＩＣＬＫとして出力する。
【００２８】
この同期ミラー遅延回路１００によると、正方向遅延アレイ１５０から出力される遅延クロック信号ＦＤＡ１〜ＦＤＡｎのうちいずれか一つが基準クロック信号ＣＬＫｒｅｆと同期する時に、駆動回路１９０は外部クロック信号ＸＣＬＫと同期した内部クロック信号ＩＣＬＫとして、逆方向遅延アレイ１８０から出力されるクロック信号ＢＤＡｏｕｔを出力する。すなわち、正方向遅延アレイ１５０の同期範囲に属する内部クロック信号ＩＣＬＫが生成され、そのように生成された内部クロック信号ＩＣＬＫは図１の送受信回路３００に供給される。送受信回路３００は内部クロック信号ＩＣＬＫに同期してデータ入出力動作を正常的に実行する。一方、正方向遅延アレイ１５０で出力される遅延クロック信号ＦＤＡ１〜ＦＤＡｎのうちいずれか一つが基準クロック信号ＣＬＫｒｅｆと同期しない時に、駆動回路１９０は遅延回路１６０から出力されたクロック信号ＡＤｏｕｔを出力する。クロック信号ＡＤｏｕｔは正方向遅延アレイ１５０の同期範囲を外れ、外部クロック信号ＸＣＬＫと同期しないクロック信号である。たとえ外部クロック信号が位相同期範囲を外れても、内部クロック信号ＩＣＬＫが正常的に生成され、そのように生成された内部クロック信号ＩＣＬＫは図１の送受信回路３００に供給される。送受信回路３００は内部クロック信号ＩＣＬＫに同期してデータ入出力動作を正常的に実行する。
【００２９】
図３は本発明の望ましい実施の形態による図２に示した駆動回路１３０の具体的な構成例を示す回路図である。図３を参照すると、本発明の望ましい実施の形態による駆動回路１３０は複数個のＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ７、Ｍ８、Ｍ９、Ｍ１０、Ｍ１１、Ｍ１２と複数個のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ＩＮＶ８、ＩＮＶ９を含み、図面に示したように連結されている。駆動回路１３０はセルフリセットＣＭＯＳ回路（ｓｅｌｆ  ｒｅｓｅｔ  ＣＭＯＳ ｃｉｒｃｕｉｔ）として構成され、その動作は次の通りである。
【００３０】
入力信号ＩＮがハイレベルである時に、ＭＯＳトランジスタＭ２、Ｍ５、Ｍ６、Ｍ９、Ｍ１１はターンオンされて出力信号ＯＵＴはハイレベルを有する。入力信号ＩＮがハイレベルからローレベルに遷移する時に、ＭＯＳトランジスタＭ３、Ｍ８、Ｍ１２はターンオンされ、ＭＯＳトランジスタＭ２、Ｍ９、Ｍ１１はターンオフされる。内部ノードＢがローレベルからハイレベルに遷移する時に、インバータＩＮＶ２〜ＩＮＶ５とＭＯＳトランジスタＭ７で構成された信号経路の遅延時間が経過した後、ＭＯＳトランジスタＭ１はターンオンされ、ＭＯＳトランジスタＭ４はターンオフされる。これによって、出力信号ＯＵＴは再びローレベルからハイレベルに遷移する。内部ノードＢがハイレベルからローレベルに遷移することによって、駆動回路１３０は次の信号が入力されることができるように自動的に初期化される。すなわち、ＭＯＳトランジスタＭ４、Ｍ５はターンオンされ、ＭＯＳトランジスタＭ１、Ｍ７はターンオフされる。
【００３１】
図面に示していないが、図２に示した再生成回路１４０、２００は図３に示した構成と実質的に同一に構成されるので、それに対する説明は省略する。
【００３２】
図４Ａは本発明の望ましい実施の形態による図２に示した正方向遅延アレイ１５０の遅延ユニットＦＤ１、ＦＤ２のうち一つの具体的な構成例を示す回路図である。
【００３３】
図４Ａを参照すると、遅延ユニットＦＤ１、ＦＤ２の各々はＮＡＮＤゲートＧ１、Ｇ２、Ｇ３とインバータＩＮＶ１０、ＩＮＶ１１を含み、図面に示したように連結されている。入力信号ＩＮがハイレベルである時に、出力信号ＯＵＴはハイレベルを有する。入力信号ＩＮがハイレベルからローレベルに遷移する時に、出力信号ＯＵＴはハイレベルからローレベルに遷移する。インバータＩＮＶ１０、ＩＮＶ１１とＮＡＮＤゲートＧ２で構成された信号経路の遅延時間が経過した後、出力信号ＯＵＴはローレベルからハイレベルに遷移する。すなわち、遅延ユニットＦＤ１、ＦＤ２各々はパルス発生器を構成する。
【００３４】
図４Ｂは本発明の望ましい実施の形態による図２に示した正方向遅延アレイ１５０の遅延ユニットＦＤ３〜ＦＤｎのうち一つの具体的な構成例を示す回路図である。
【００３５】
図４Ｂを参照すると、遅延ユニットＦＤ３〜ＦＤｎの各々はＮＡＮＤゲートＧ４、Ｇ５、Ｇ６とインバータＩＮＶ１２、ＩＮＶ１３を含み、図面に示したように連結されている。入力信号ＩＮ１は前段の遅延ユニットから出力される遅延クロック信号であり、入力信号ＩＮ２は対応する位相検出器から出力される信号である。入力信号ＩＮ１、ＩＮ２が全部ハイレベルである時に、出力信号ＯＵＴはハイレベルを有する。入力信号ＩＮ２がハイレベルに維持された状態で入力信号ＩＮ１がハイレベルからローレベルに遷移する時に、出力信号ＯＵＴはハイレベルからローレベルに遷移する。インバータＩＮＶ１２、ＩＮＶ１３とＮＡＮＤゲートＧ５で構成された信号経路の遅延時間が経過した後、出力信号ＯＵＴはローレベルからハイレベルに遷移する。一方、入力信号ＩＮ２がローレベルに維持される場合に、入力信号ＩＮ１のハイからローへの遷移（ｈｉｇｈ−ｔｏ−ｌｏｗ  ｔｒａｎｓｉｔｉｏｎ）に関係なしに、出力信号ＯＵＴは続いてハイレベルに維持される。すなわち、（Ｎ−１）番目の遅延ユニットから出力された遅延クロック信号が基準クロック信号と同期する時に、Ｎ番目の遅延ユニットは（Ｎ−１）番目の遅延ユニットの前の位相検出器の出力信号によって非活性化される。
【００３６】
図４Ｃは本発明の望ましい実施の形態による図２に示した逆方向遅延アレイ１８０の遅延ユニットＢＤ１〜ＢＤｎ−１のうち一つの具体的な構成例を示す回路図である。
【００３７】
図４Ｃを参照すると、遅延ユニットＢＤ１〜ＢＤｎ−１の各々は、ＮＡＮＤゲートＧ７、Ｇ８、Ｇ９とインバータＩＮＶ１４、ＩＮＶ１５を含み、図面に示したように連結されている。入力信号ＩＮ１は前段の遅延ユニットから出力される信号であり、入力信号ＩＮ２は対応する位相検出器から出力される信号である。入力信号ＩＮ１、ＩＮ２が全部ハイレベルである時に、出力信号ＯＵＴはハイレベルを有する。入力信号ＩＮ１がハイレベルに維持された状態で、入力信号ＩＮ２がハイレベルからローレベルに遷移する時に、出力信号ＯＵＴはハイレベルからローレベルに遷移する。インバータＩＮＶ１４、ＩＮＶ１５とＮＡＮＤゲートＧ８で構成された信号経路の遅延時間が経過した後に、出力信号ＯＵＴはローレベルからハイレベルに遷移する。すなわち、（Ｎ−１）番目の位相検出器で位相同期が検出される時に、（Ｎ−１）番目の位相検出器から出力される信号が供給される遅延ユニットからクロック信号が生成される。
【００３８】
図面には示していないが、最後の位相検出器ＰＤｎに対応する遅延アレイＢＤｎは入力信号ＩＮ１が電源電圧に固定されたことを除いては、図４Ｃに示したことと実質的に同一である。
【００３９】
図４Ｄは本発明の望ましい実施の形態による図２に示した遅延回路１６０の遅延ユニットＡＤ１〜ＡＤｍのうち一つの具体的な構成例を示す回路図である。
【００４０】
図４Ｄを参照すると、遅延ユニットＡＤｉはＮＡＮＤゲートＧ１０、Ｇ１１、Ｇ１２とインバータＩＮＶ１６、ＩＮＶ１７を含み、図面に示したように連結されている。入力信号ＩＮ１は前段の遅延ユニットまたは正方向遅延アレイ１５０から出力される信号であり、入力信号ＩＮ２は最後の位相検出器ＰＤｎから出力される信号である。図４Ｂに示したように、入力信号ＩＮ２がローレベルである時に、出力段への入力信号ＩＮ１の伝送は遮断される。最後の位相検出器ＰＤｎで位相同期が検出される時に、遅延回路１６０は非活性化される。その結果、遅延回路１６０の出力信号ＡＤｏｕｔは続いてハイレベルに維持されるであろう。
【００４１】
図４Ｅは本発明の望ましい実施の形態による図２のミラー制御回路１７０の位相検出器ＰＤ１〜ＰＤｎのうち一つの具体的な構成例を示す回路図である。
【００４２】
図４Ｅを参照すると、本発明の望ましい実施の形態による位相検出器の各々はインバータＩＮＶ１８、ＩＮＶ１９とＮＡＮＤゲートＧ１３を含み、図面に示したように連結されている。入力信号ＩＮ１は基準クロック信号ＣＬＫｒｅｆであり、入力信号ＩＮ２は対応する遅延ユニットからの遅延クロック信号である。入力信号ＩＮ１、ＩＮ２が同一の位相を有する時に、クロック信号ＯＵＴが生成される。
【００４３】
図５は本発明の望ましい実施の形態による図２に示した駆動回路１９０を示す回路図である。
【００４４】
図５を参照すると、本発明の望ましい実施の形態による駆動回路１９０は複数個のＭＯＳトランジスタＭ１３、Ｍ１４、Ｍ１５、Ｍ１６、Ｍ１７、Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２１、Ｍ２２、Ｍ２３、Ｍ２４と複数個のインバータＩＮＶ１９、ＩＮＶ２０、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３、ＩＮＶ２４、ＩＮＶ２５、ＩＮＶ２６、ＩＮＶ２７とＮＡＮＤゲートＧ１４を含み、図面に示したように連結されている。入力信号ＢＤＡｏｕｔは逆方向遅延アレイ１８０から出力される同期したクロック信号であり、入力信号ＡＤｏｕｔは遅延回路１６０から出力される非同期したクロック信号である。図５に示した駆動回路１９０はセルフリセットＣＭＯＳ回路として構成され、その動作は次の通りである。
【００４５】
入力信号ＢＤＡｏｕｔ、ＡＤｏｕｔが全部ハイレベルである時に、ＭＯＳトランジスタＭ１４、Ｍ１８、Ｍ１９、Ｍ２０、Ｍ２２はターンオンされて、出力信号ＯＵＴはハイレベルを有する。入力信号ＢＤＡｏｕｔ、ＡＤｏｕｔのうちいずれか一つがハイレベルからローレベルに遷移する時に、ＭＯＳトランジスタＭ１５、Ｍ１７、Ｍ２１はターンオンされ、ＭＯＳトランジスタＭ１４、Ｍ１８、Ｍ２０はターンオフされる。内部ノードＢがローレベルからハイレベルに遷移する時に、インバータＩＮＶ２０〜ＩＮＶ２３とＭＯＳトランジスタＭ２４で構成された信号経路の遅延時間が経過した後、ＭＯＳトランジスタＭ１３はターンオンされ、ＭＯＳトランジスタＭ１６はターンオフされる。これによって、出力信号ＯＵＴは再びローレベルからハイレベルに遷移する。内部ノードＢがハイレベルからローレベルに遷移することによって、駆動回路１３０は次の信号が入力されることができるように自動的に初期化される。すなわち、ＭＯＳトランジスタＭ１６、Ｍ２２はターンオンされ、ＭＯＳトランジスタＭ１３、Ｍ１４はターンオフされる。
【００４６】
結果的に、正方向遅延アレイ１５０で出力される遅延クロック信号ＦＤＡ１〜ＦＤＡｎのうちいずれか一つが基準クロック信号ＣＬＫｒｅｆと同期する時に、駆動回路１９０は外部クロック信号ＸＣＬＫと同期した内部クロック信号ＩＣＬＫとして、逆方向遅延アレイ１８０から出力されるクロック信号をＢＤＡｏｕｔを出力する。正方向遅延アレイ１５０で出力される遅延クロック信号ＦＤＡ１〜ＦＤＡｎのうちいずれか一つが基準クロック信号ＣＬＫｒｅｆと同期しない時に、駆動回路１９０は遅延回路１６０から出力されたクロック信号ＡＤｏｕｔを出力する。
【００４７】
図６は同期ミラー遅延回路１００の動作を説明するためのタイミング図である。同期ミラー遅延回路１００の動作を図面に基づいて以下詳細に説明する。
【００４８】
外部クロック信号ＸＣＬＫが外部から入力される時に、クロックバッファ回路１１０は外部クロック信号ＸＣＬＫに応答して基準クロック信号ＣＬＫｒｅｆを発生する。基準クロック信号ＣＬＫｒｅｆはクロックバッファ回路１１０によって外部クロック信号に比べて“Ｔｄ１”の遅延時間だけ遅延される。その次に、遅延モニタ回路１２０、１３０、１４０は基準クロック信号ＣＬＫｒｅｆを“Ｔｄ１＋Ｔｄ２＋Ｔｄ３”の遅延時間だけ遅延させる。遅延モニタ回路１２０、１３０、１４０から出力されるクロック信号ＦＤＡｉｎは正方向遅延アレイ１５０に入力される。正方向遅延アレイ１５０は遅延ユニットＦＤ１〜ＦＤｎを通じてクロック信号ＦＤＡｉｎを順次に遅延させる。ミラー制御回路１７０は基準クロック信号ＣＬＫｒｅｆを複数の遅延クロック信号ＦＤＡ１〜ＦＤＡｎと各々比較し、入力クロック信号の位相が同一の地点でパルス信号を発生する。
【００４９】
例えば、ミラー制御回路１７０からの信号のうちいずれか一つはローパルス信号であり、残りの信号はハイレベルに維持される。すなわち、ミラー制御回路１７０はクロックバッファ回路１１０からの基準クロック信号ＣＬＫｒｅｆに対して１サイクル遅延された、すなわち、１サイクルの位相差を有する遅延クロック信号ＦＤＡｉを検出する。そのように検出された遅延クロック信号ＦＤＡｉは逆方向遅延アレイ１８０、駆動回路１９０、及び再生成回路２００を通じて内部クロック信号ＩＣＬＫとして出力される。
【００５０】
外部クロック信号ＸＣＬＫと内部クロック信号ＩＣＬＫが位相同期するのに要する総時間は下の数式で表現されることができる。
【００５１】
Ｔ＿ｔｏｔ＝Ｔｄ１＋（Ｔｄ１＋Ｔｄ２＋Ｔｄ３）＋２{Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２＋Ｔｄ３）}＋（Ｔｄ２＋Ｔｄ３）＝２Ｔｃｌｋ
“Ｔｄ１”はクロックバッファ回路１１０の遅延時間であり、“Ｔｄ１＋Ｔｄ２＋Ｔｄ３”は遅延モニタ回路１２０、１３０、１４０の遅延時間であり、“Ｔｃｌｋ−（Ｔｄ１＋Ｔｄ２＋Ｔｄ３）”はミラー制御回路１７０に提供される基準クロック信号ＣＬＫｒｅｆと正方向遅延アレイ１５０を通過するクロック信号が位相同期する遅延での正方向／逆方向遅延アレイ１５０、１８０の遅延時間である。“Ｔｄ２”は駆動回路１２０、１９０各々の遅延時間であり、“Ｔｄ３”は再生成回路１３０、２００各々の遅延時間である。数式から分かるように、内部クロック信号ＩＣＬＫは２サイクルの後に外部クロック信号ＸＣＬＫと同期する。すなわち、内部クロック信号ＩＣＬＫは、図６に示したように、ｎ番目の外部クロック信号ＸＣＬＫを基準に（ｎ＋２）番目の外部クロック信号ＸＣＬＫに同期する。結果的に、外部クロック信号ＸＣＬＫが入力され、２サイクルの後に、外部クロック信号ＸＣＬＫと同期した内部クロック信号ＩＣＬＫが生成される。
【００５２】
もし正方向遅延アレイ１５０で生成された遅延クロック信号のうちどれも基準クロック信号ＣＬＫｒｅｆと同期しなければ、すなわち、外部クロック信号ＸＣＬＫの動作周波数が同期範囲を外れた場合には、入力クロック信号ＦＤＡｉｎは正方向遅延アレイ１５０を通じて遅延回路１６０に伝達され、遅延回路１６０は正方向遅延アレイ１５０からのクロック信号を遅延させる。そのように遅延されたクロック信号ＡＤｏｕｔは図２の駆動回路１９０と再生成回路２００を通じて内部クロック信号ＩＣＬＫとして出力されるであろう。この時に、外部クロック信号ＸＣＬＫがローレベルからハイレベルに遷移し、所定の遅延時間ｔＤが経過した後に、図７に示したように、内部クロック信号ＩＣＬＫはハイレベルからローレベルに遷移する。
【００５３】
ここで、“ｔＤ”の遅延時間は(２ｔｄ１＋２ｔｄ２＋２ｔｄ３＋ｔｄ４＋ｔｄ５)になる。“ｔｄ４”は正方向遅延アレイ１５０の遅延ユニットＦＤ１〜ＦＤｎの総遅延時間を示し、“ｔｄ５”は遅延回路１６０の遅延ユニットＡＤ１〜ＡＤｍの総遅延時間を示す。
【００５４】
外部クロック信号ＸＣＬＫが同期範囲を外れた低い周波数で同期ミラー遅延回路が動作しても、本発明が適用された同期ミラー遅延回路を採用した半導体集積回路装置は遅延回路１６０で出力されるクロック信号ＡＤｏｕｔに従って正常に動作することができる。内部クロック信号ＩＣＬＫが外部クロック信号ＸＣＬＫと位相同期しなくても、外部クロック信号ＸＣＬＫが低い周波数を有するので、送受信回路３００のデータ入出力動作は十分にセットアップ／ホールドマージンを有して実行されることができる。
【００５５】
外部クロック信号ＸＣＬＫと同期した内部クロック信号ＩＣＬＫが生成される場合、遅延回路１６０からクロック信号ＡＤｏｕｔが出力されることは遮断される。例えば、正方向遅延アレイ１５０の最後の遅延ユニットＦＤｎから出力される遅延クロック信号ＦＤＡｎが基準クロック信号ＣＬＫｒｅｆと同期する時に、図８に示したように、遅延回路１６０は遅延ユニットＦＤｎＮＩ対応する位相検出器ＰＤｎの出力信号によって非活性化される。したがって、クロック信号ＡＤｏｕｔは遅延回路１６０から出力されない。
【００５６】
以上、本発明による回路の構成及び動作を上述の説明及び図面に従って図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で様々な変化及び変更が可能であることはもちろんである。
【図面の簡単な説明】
【００５７】
【図１】本発明の望ましい実施の形態による同期ミラー遅延回路を含む半導体集積回路装置を概略的に示すブロック図である。
【図２】本発明の望ましい実施の形態による図１に示した同期ミラー遅延回路を示すブロック図である。
【図３】本発明の望ましい実施の形態による図２に示した駆動回路１２０を示す回路図である。
【図４Ａ】本発明の望ましい実施の形態による図２に示した正方向遅延アレイ１５０の遅延ユニットＦＤ１、ＦＤ２のうち一つの具体的な構成例を示す回路図である。
【図４Ｂ】本発明の望ましい実施の形態による図２に示した正方向遅延アレイ１５０の遅延ユニットＦＤ３〜ＦＤｎのうち一つの具体的な構成例を示す回路図である。
【図４Ｃ】本発明の望ましい実施の形態による図２に示した逆方向遅延アレイ１８０の遅延ユニットＢＤ１〜ＢＤｎ−１のうち一つの具体的な構成例を示す回路図である。
【図４Ｄ】本発明の望ましい実施の形態による図２に示した遅延回路１６０の遅延ユニットのうち一つの具体的な構成例を示す回路図である。
【図４Ｅ】本発明の望ましい実施の形態による図２のミラー制御回路１７０の位相検出器ＰＤ１〜ＰＤｎのうち一つの具体的な構成例を示す回路図である。
【図５】本発明の望ましい実施の形態による図２に示した駆動回路１９０を示す回路図である。
【図６】本発明による同期ミラー遅延回路１００の動作を説明するためのタイミング図である。
【図７】外部クロック信号が同期範囲を外れた場合に、内部クロック信号の生成動作を説明するための図面である。
【図８】正方向遅延アレイの最後の遅延ユニットの遅延クロック信号が基準クロック信号と同期する時、遅延回路の非活性化動作を説明するための図面である。
【符号の説明】
【００５８】
１００  同期遅延ミラー回路
１１０，１２０  クロックバッファ回路
１３０，１９０  駆動回路
１４０，２００  再生成回路
１５０  正方向遅延アレイ
１６０  遅延回路
１７０  ミラー制御回路
１８０  逆方向遅延アレイ
【図１】
2004282723.tif 000003
【図２】
2004282723.tif 000004
【図３】
2004282723.tif 000005
【図４Ａ】
2004282723.tif 000006
【図４Ｂ】
2004282723.tif 000007
【図４Ｃ】
2004282723.tif 000008
【図４Ｄ】
2004282723.tif 000009
【図４Ｅ】
2004282723.tif 000010
【図５】
2004282723.tif 000011
【図６】
2004282723.tif 000012
【図７】
2004282723.tif 000013
【図８】
2004282723.tif 000014