(57)【要約】【課題】半導体デバイスを製造する際のメタライゼーション処理において均一な平坦化を向上させる方法。【解決手段】一つの取り組み方はサイズ変化のある埋め込み構造を用い、そこではより小さな埋め込み構造（３０ａ）を高アスペクト比の配線構造を有する配線領域（２６ａ）の近くに形成し、より大きな埋め込み構造（３０ｄ）を、より小さなアスペクト比の配線領域（２６ｄ）の近くに位置させる。他の取り組み方では変化ある総数の開口部を有する埋め込み構造を設置するが、開口部が少数または無しの埋め込み構造は低アスペクト比の配線構造の近くに設置し、より多くの開口部を有する埋め込み構造をより高いアスペクト比の配線構造の近くに位置させる。【選択図】図２Ｃ
2004282071.tif 000002
【特許請求の範囲】
【請求項１】
半導体本体の上を覆って置かれた絶縁層；
デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含んでいる、当該絶縁層の第一の配線領域において形成された第一の導電性配線構造；
第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さおよび当該第二の幅を含んでいて、当該第一のアスペクト比は当該第二のアスペクト比より大きい当該絶縁層の第二の配線領域において形成された第二の導電性配線構造；
埋め込み領域が当該第一と第二の配線領域の間にあり、第一の導電性埋め込み構造は当該デバイスにおける電気コンポーネントと電気的に絶縁されており、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一のパターンサイズを有する第一パターン内に配列された当該絶縁層の埋め込み領域において形成された第一の導電性埋め込み構造；及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電性域を複数含み、当該第二の導電性域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一および第二のパターンサイズが異なる当該埋め込み領域内に形成された第二の導電性埋め込み構造：
を含む半導体デバイス。
【請求項２】
ウエハーの上を覆う絶縁層の形成；
デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含んでいる、当該絶縁層の第一の配線領域内における当該第一の配線構造の形成；
当該第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さと当該第二の幅を含んでいる、当該絶縁層の第二の配線領域内における第二の導電性配線構造の形成；
第一の導電性埋め込み構造は当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一パターンサイズを有する第一のパターン内に配列されている、当該第一および第二の配線領域の間にある当該絶縁層の埋め込み領域内における第一の導電性埋め込み構造の形成；及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電性域を複数含み、当該第二の導電性域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一と第二のパターンサイズが異なる、当該埋め込み領域における第二の導電性埋め込み構造の形成：
を包含するウエハーにおける半導体の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明は、全般的には半導体デバイス、より詳しくは半導体デバイス製造において均一平坦化を容易にする際の配線層導電性埋め込み構造を使用する作製方法およびデバイスに関する。
【背景技術】
【０００２】
本発明の背景
集積回路のような半導体製品の製造において、それぞれの電気デバイスは半導体本体の上または中に形成され、その後に相互接続して電気回路を形成する。集積回路内にあるこれらのデバイスの相互接続は（しばしばメタライゼーションまたは相互接続処理とも称する）典型的には当該電気デバイスの上を覆って形成した層に重層相互接続網構造を形成し、それにより当該電気コンポーネントを相互接続して望ましい回路を作り上げることで完成する。重層相互接続網内の各配線層は、個々のデバイスまたはこれまでの相互接続層の上を覆うように絶縁体層または誘電体層を堆積し、パターン化およびビアおよび／または溝のような開口部或いは空洞をエッチングして形成される。導電性材料をその後当該開口部に堆積させて層間接触および配線トレースを形成する。当該ウエハーはその後平坦化して各空洞中の導電性材料を分離し、それにより１平面または相互接続層を作り出す。誘電性または絶縁性材料をその後この層の上に覆って堆積させ、当該プロセスを繰り返して導電性ビアを有する追加的誘電性層内に追加的配線層を構築し、重層相互接続網をその間に形成させる。
【０００３】
デバイス密度および操作速度が増加し続けるので、集積回路内の遅延時間の短縮が望まれる。これらの遅延は時には多層相互接続網を通る相互接続金属線の抵抗と共に隣接金属線間の電気容量とも関連する。金属層または構造に形成された相互接続金属線の抵抗を減少させるには、最近の相互接続プロセスではアルミニウムの代わりに銅を採用している。銅を用いる相互接続層は通常シングルおよびデュアルダマシン相互接続プロセスまたは手法を用いて作製されるが、そこではビアおよび溝などの空洞が誘電性絶縁体層内に形成（エッチング）される。典型的には前もって適当な拡散障壁および銅シード層を形成してから銅を電気化学堆積法（ＥＣＤ）により当該空洞の中および絶縁体層の上に覆って堆積させる。一旦当該銅で空洞を埋め込むために堆積させ、化学機械研磨法（ＣＭＰ）または他のプロセスを用いた平坦化を行うと、誘電性層の溝およびビアの空洞内に望ましい相互接続金属線を含む銅配線パターンが残る。シングルダマシンプロセスでは、その下に存在する相互接続構造に接続する銅の溝パターンまたはビアが作られる一方、デュアルダマシンプロセスではビアおよび溝ともに単一銅堆積法を用いて同時に埋め込まれ、その後に単一ＣＭＰ平坦化操作により平坦化される。
【０００４】
ウエハー内に作製される個々の回路およびコンポーネントによって、コンポーネントを相互接続するのに採用した導電性相互接続配線構造は所与の集積回路内でしばしば多様な寸法をとる。例えば、低容量の電流を運ぶ線であれば比較的細くして良い一方、より大きい電位の容量を通すことが求められる電源接続部および他の経路構造では太くする必要があり、それにより線抵抗を減少させ、それにより熱による電力損失を減少させる（例えば、より大きな断面積）。相互接続配線構造の寸法は、高速回路ではＲＣの遅れを減少させることを顧慮に入れて対応させることもできる。典型的なダマシン相互接続構造では、電気デバイスの相互接続用に銅で埋め込んだ溝の深さはいずれの与えられた層でも当該デバイス全体で均一である。結局、設計者達は各メタライゼーション層における異なる経路の信号用の溝幅を変化させ、得られる配線構造の抵抗を制御するが、より広い溝はより大きな電流の相互接続用に使用される。
【０００５】
同時に、ある信号は最小の間隔距離で他の信号と分離する必要があり得、そこでは当該設計での考慮は配線密度、そしてそれ故所与の回路を相互接続するのに必要な相互接続層の数に影響を与える。この点で、経路または相互接続層が多くなると製造価格が増加する。デバイス密度および経路密度が増加し続けるので、配線構造幅は狭くなっており、そこではかなり大きなアスペクト比（例えば、空洞幅に対する空洞高さの比）を有する溝およびビアを用いれば狭い配線構造が形成され、そしてより低いアスペクト比の空洞を用いればより広い配線構造が形成される。平坦化の後に得られる配線構造は対応するアスペクト比を有し、そこでの当該高さは当該平坦化プロセスにより幾分かは低下する。
【０００６】
理想的には、銅の堆積は相互接続層作製の間は均一で、以下の平坦化段階が当該ウエハーを平滑表面とする。しかしながら、従来の銅堆積処理手法はしばしば平坦化操作に先立ちウエハー表面全体に表面トポロジー変動を生じる。そのようなトポロジーの存在下でＣＭＰ平坦化処理は不均一で、ある場所から除去される材料が他より多くなる結果を示す（時にディッシングと称される）。その結果、非均一表面トポロジーが当該平坦化プロセス後も残存する。そのようなトポロジー変動が存在したまま更に相互接続層を形成するために、覆っている絶縁体層のパターン化のような次の処理工程は当該非均一な表面トポロジーにより不利な影響を受けるであろう。そこで、半導体デバイスの製造においてトポロジー変動を和らげる或いは低減させることができる改良した相互接続処理手法が必要とされる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の要約
以下に本発明の一つ以上の態様を基本的に理解するために簡単な要約を示す。本要約は本発明の広範囲な概要ではなく、本発明の要点または重要な要素を確認するのでもなければその範囲を描くものでもない。本発明は半導体デバイスおよびその製造方法に関し、そこでは導電性配線構造の間の相互接続配線層における埋め込み内に導電性埋め込み構造を供してメタライゼーション処理の間に平坦化を容易化にするものである。
【課題を解決するための手段】
【０００８】
本発明の一つの態様によれば、変化するサイズの伝導性ダミー埋め込み構造を配線領域の間の埋め込み領域に使用する。これはより均一な導電性材料堆積を有利に供する際に使用でき、改善された平坦化均一性を生じる。一つの例では、高アスペクト比の配線構造を有する配線領域近くに、より小さな埋め込み構造を形成し、より低いアスペクト比の配線構造の配線領域近くにより大きな埋め込み構造を位置させるが、そこでは当該埋め込み構造は変化するパターンサイズのパターンであってもよい。これは過剰埋め込み配線領域と共形埋め込み配線領域の間の段階的推移を提供し、それにより堆積した導電材料厚さが単一サイズおよび形状のダミー埋め込み外観またはダミー金属埋め込み構造を持たないレイアウトと比較して、堆積導電性材料の厚さにおいてより良好な均一性が提供される。従って、例えばＣＭＰ処理において過剰研磨および過小研磨がない、より良好な平坦化均一性を達成することができる。本発明の本態様はデバイスのレイアウトの間に利用でき、個々の金属層マスク設計用のダミー金属埋め込みに適応させる。
【０００９】
本発明の他の態様では総数が変化する開口部を伴う導電性埋め込み構造を提供する。一つの例では、当該埋め込み構造はパターンに形成させた導電性域で、そこでは一つ以上の導電性域に当該埋め込み構造の導電性材料に取り囲まれた絶縁性材料を含む細長い形状の開口部が含まれるが、他の埋め込み構造および他の開口部サイズおよび／または形状を使用してもよい。本発明のこの態様は、過剰埋め込みと共形埋め込み配線領域の間で段階的推移を達成させる際に、変化する開口部の数とサイズを伴う導電性埋め込み構造を選択的に供給する可能性が提供される。例えば、幾つかの開口部或いは開口部無しの埋め込み構造を低アスペクト比の配線構造の近くに供する一方で、より多くの開口部を持つ埋め込み構造をより大きなアスペクト比の配線構造の近くに設置する。更に本発明の他の態様では分離領域（例えば、ＳＴＩ分離領域のような）の間の半導体本体内に形成された埋め込み構造を提供するが、当該埋め込み構造は変化するパターンサイズおよび／または変化する数或いはタイプの開口部を有するものである。
【００１０】
本発明の更なる態様では、ウエハー上を覆った絶縁体層の形成および当該絶縁性層の相当する配線領域に第一と第二のアスペクト比を有する第一と第二の導電性配線構造の形成、を含んだ半導体デバイス作製法を提供する。本方法は更に当該第一と第二の配線領域間の埋め込み領域に、導電性域のパターンのような導電性埋め込み（ｆｉｌｌ）構造を二つ以上形成することを含む。一つの態様では、第一と第二の埋め込み構造は導電性域のパターンとして形成させるが、そこでは当該第一と第二のパターンのサイズは異なる。他の態様では、第一の導電性埋め込み構造は開口部を含み、第二の導電性埋め込み構造は当該第一の導電性埋め込み構造とは異なる数、多いか、少ないか或いは無しを含めた数の開口部を持って形成される。
【００１１】
以下の説明および添付した図で、本発明のある例示的態様および実施につき詳細に説明する。これらは本発明の原理を使用できる種々な方法の内の幾つかを示すに過ぎない。
【００１２】
本発明の詳細な説明
本発明の一つ以上の典型的な実装を添付した図を参照にしてここで説明するが、同じ参照番号は全体において同じコンポーネントを表す際に使用される。本発明は半導体デバイスおよびその製造方法に関し、そこでは相互接続処理（例えば、メタライゼーション）の間の相互接続層または重層の作製において配線領域間の埋め込み領域に導電性埋め込み構造を設置する。実装の数例を図で示し、本発明の一つ以上の態様を例示しながら以下で説明するが、図における構造は計測するのに描いたのではなく、本発明は図示した例には制限を受けない。
【００１３】
最初に図１Ａ〜１Ｄについては、典型的な半導体デバイス２の一部を図示したが、そこでは異なるアスペクト比の導電性銅配線構造につき、シリコン半導体本体８の上に覆って形成した誘電性絶縁体層６の空洞への導電性銅材料４の堆積後である作製の中間段階において示している。図１Ａ〜１Ｄにおいて見ることができるように、銅過剰埋め込みが高アスペクト比構造付近で見られ、共形銅埋め込みが低アスペクト比構造付近で見出せる。図１Ａでは、銅堆積後で平坦化前における配線構造１０を図示し、そこでの構造１０は空洞高さＨを空洞幅Ｗ１で割った比率で定義したアスペクト比が低い（例えば、図１Ａ〜１Ｄでは約０．０１および１０μｍの間の幅を持つサブミクロン構造で、アスペクト比は０．５未満）。この場合、当該銅埋め込みは一般的に共形で、平坦化前では当該絶縁体層６の最表層に載っている堆積銅の厚さはＴで、Ｔは図示した例では当該空洞高さＨとほぼ同じである。
【００１４】
図１Ｂはより狭い幅Ｗ２、従って大きなアスペクト比（例えば、Ｈ／Ｗ２）を有するデバイス２における２つのより狭い配線構造１２を図示している。図１Ｂの例では、当該銅埋め込みは依然一般的に共形であり、当該絶縁層６の最表面を覆う堆積銅の厚さＴを供する。図１Ｃは、当該空洞高さＨを幅Ｗ３で割った比として定義されるアスペクト比がより高い値である幾つかの更に狭い配線構造１４を図示している（例えば、この例では約１．０）。この例では、銅過剰埋め込みが見られ、そこでは当該銅材料４は厚さＴ’で当該誘電性材料６の最表層を覆っていて、厚さＴ’は図１Ａおよび１Ｂの厚さＴより厚い。図１Ｄにおいては、更に大きなアスペクト比Ｈ／Ｗ４およびＨ／Ｗ５を有する配線構造１６を図示するが、図１Ａおよび図１Ｂにおける共形埋め込み厚さＴよりかなり大きな厚さＴ″まで顕著な過剰埋め込みが生じる。
【００１５】
当発明者等はウエハー表面の所与の位置における銅堆積共形は、その位置において埋め込みを受ける空洞のアスペクト比に影響されることを知った。この点に関し、当発明者等は高アスペクト比の空洞を有する位置（例えば、約０．５以上のアスペクト比を持つ図１Ｃおよび図１Ｄにおける空洞１４および１６）は共形埋め込みが見出される、より低いアスペクト比の空洞（例えば、図１Ａおよび１Ｂにおける空洞１０および１２）の位置と比較して３０００から５０００Å程度過剰埋め込みされるであろうことを見出した。当該非均一銅堆積は当該デバイス２の異なる域において非均一銅トポロジー変化または隆起を生じるが、それは次のＣＭＰ平坦化の間に異なるやり方で研磨または除去されて低アスペクト比の導電性配線外観の広範囲な過剰研磨および高アスペクト比の外観の不十分な研磨の可能性に導く。平坦化処理における困難に加えて、次なる処理工程が当該非均一表面トポロジーにより、例えば上を覆っている絶縁層のパターン化が更なる相互接続の形成することを含む悪い影響を受けることがありうる。更に、低アスペクト比（例えば、幅のある）の相互接続構造の過剰研磨は当該域を減少させ、それにより高電流運搬回路用の経路線の抵抗を増加させる。
【００１６】
図２Ａは、各ダイ域２２の複数を有する典型的なウエハー２０を示すが、典型的なデバイス２と関連するダイ域２２’を含む。図２Ｂは当該ダイ領域２２’内の典型的デバイス２を含むウエハー２０の一部を示し、当該デバイス２は第一および第二の配線領域２４ａおよび２４ｂを含む種々な配線領域２４を含んでいる。図２Ｃは、第一の配線領域２４ａの絶縁層（例えば、図１Ｄの層６）においてアスペクト比約３．０を有する一つ以上の第一の導電性配線構造（例えば、図１Ｄにおける典型的構造１６のような配線、ビアなど）を伴う第一の相互接続層を形成する相互接続処理の間における、銅堆積および平坦化後におけるデバイス２の一部を示す。図２Ｃで図示した部分には、約０．５のアスペクト比を持つ絶縁層（例えば、図１Ａおよび１Ｂにおける構造１０および／または１２のような）に形成される一つ以上の第二の導電性配線構造を有する第二の配線領域２４ｂが同様に含まれる。当該配線領域２４には、デバイス２中の一つ以上の電気コンポーネント（例えば、抵抗器、キャパシタ、誘導子、トランジスタ、ダイオードなど示さないものも含まれるが、それだけに限らない）で、当該コンポーネントを相互接続して望ましい回路を形成するために電気的に結合している配線構造が含まれる。当該領域２４ａおよび２４ｂにある配線構造は高さを幅で割った比として定義したアスペクト比である当該高さと当該幅を有し、そこではある特定の配線構造のアスペクト比は所与の相互接続層および所与の配線領域内において本発明の範囲内で変化してもよい。
【００１７】
当該第一の配線領域２４ａにはこのように第一のアスペクト比を有する少なくとも一つの導電性配線構造が含まれ、当該第二の配線領域２４ｂには第二のアスペクト比を有する少なくとも一つの導電配線構造が含まれ、当該第一のアスペクト比は当該第二のアスペクト比より大きい。当該領域２４ａおよび２４ｂには更に種々なアスペクト比（例えば、当該領域内の異なる幅の配線）の配線構造が含まれてもよい。しかしながら、領域２４ａにおける当該配線構造の大多数は比較的高いアスペクト比であり、そこでは当該銅堆積が領域２４ａの顕著な部分で過剰埋め込み（例えば、上記図１Ｃおよび１Ｄで図示したように）を生じ、当該領域２４ａには主にデバイス２において電気コンポーネントの相互接続に使用される配線構造が含まれる。当該典型的な第二の配線領域２４ｂには主にデバイス２において電気コンポーネントの相互接続に使用されるより低いアスペクト比の配線構造が含まれるが、一つ以上のより高いアスペクト比の配線構造も含むことができる。そこで、図示したデバイス２においては、第二の配線領域２４ｂでの銅堆積は全部ではないが、主に共形である（例えば、図１Ａおよび１Ｂで図示したように）。
【００１８】
当該第一および第二の配線領域２４ａおよび２４ｂはデバイス２においてお互いに間隔を取って配置され、その間に位置する埋め込み領域２６を伴っている。当該典型的な埋め込み領域２６は、図２Ｃにおける直線２７，２８および２９で描くように埋め込み小区画２６ａ、２６ｂ、２６ｃおよび２６ｄに更に小分画される。当該埋め込み小区画２６ａ〜２６ｄは当該第一および第二の配線領域２４ａおよび２４ｂの間に連続して位置していて、当該第一の埋め込み小区画２６ａは当該第一の配線領域２４ａに最も近く存在し、当該最後の埋め込み小区画２６ｄは当該第二の配線領域２４ｂに最も近く存在する。電気コンポーネントは当該デバイス２の配線領域２４において相互接続層または相互接続層類の下に位置してもよいが、その必要はない。そして、当該配線領域２４および介在している埋め込み領域２６は配線および埋め込み構造の位置を一般的にそれぞれ表したもので、当該デバイス２における電気コンポーネントの位置を指定したり、決定したりするものではない。更に、相互接続配線構造は、当該デバイス２における回路を形成するために電気コンポーネントを相互接続する際に用いるので、当該経路または配線領域（例えば、およびすなわち埋め込み領域）は重層の相互接続構造の異なる層または面において異なってもよい。
【００１９】
本発明の一つの態様に従えば、当該デバイス２は当該埋め込み領域２６において使用されている種々なサイズの導電性ダミー埋め込み構造３０を含むが、それらは当該デバイス２内の電気コンポーネントから電気的に絶縁されている。当該埋め込み構造３０は、絶縁層に堆積したときに少なくともある程度アスペクト比に基づいた過剰埋め込み外観によりトポロジー変化を作り出している銅、アルミニウム、ドープしたポリシリコンまたは他の材料のような導電性埋め込み材料を含む。同様に図３Ａ〜３Ｆに関しても、当該典型的埋め込み構造３０は半導体本体８の上に覆っている絶縁層６においてエッチングされた埋め込み空洞に堆積した銅材料４を含むが、そこでの当該埋め込み空洞は配線領域２４（例えば、以下の図３Ｂ、３Ｄおよび３Ｆにおける高さＨを有する）において形成された溝およびビア空洞と類似した深さである。そこで、当該典型的な埋め込み構造３０は、当該デバイス２の配線領域２４における配線構造（例えば、構造１０，１２，１４，１６）を形成する際に用いるのと同じ処理工程を用いて埋め込み領域２６に形成することができるが、別々の配線構造および埋め込み構造処理も可能である。この点で、本発明の埋め込み構造および方法は半導体本体８またはその電気コンポーネントの上に直接覆っている相互接続層の作製と共に次なる相互接続層の形成において使用することができることは注目される。そこで、本発明の導電性埋め込み構造は多層相互接続構造において一つ以上の上層を作製するのに使用することができる。
【００２０】
当該第一の埋め込み小区画２６ａ内に一つ以上の第一の導電性埋め込み構造３０ａを形成するが、それぞれ第一の導電性域３２の複数を含み、当該第一の導電性域３２は第一のパターンサイズを有する第一のパターンで配列している。当該第一の導電性域３２は本発明の範囲内でどのようなサイズおよび形状でもよく、同じサイズまたは形状である必要はない。図示した例では、当該典型的な第一の導電性域３２ａ〜３２ｄは、約０．１７μｍのサイズ３２’を持つ同じサイズの銅の四角形で、そこに域３２ａ〜３２ｄは格子縞模様からオフセットした第一のパターン内に配列されている。本発明の範囲内では当該埋め込み構造を形成する際にいずれのパターンまたはパターン類を使用してもよく、図で図示しているパターンは単なる例である。一つ以上の第二の導電性埋め込み構造３０ｂは隣の埋め込み小区画２６ｂにおいて形成されていて、第二（例えば、より大きい）のパターンサイズを有する第二のパターンにて配列している第二の導電性域３４ｂ〜３４ｄの複数を含んでいる。
【００２１】
図示した実装において、当該第一及び第二の埋め込み構造３０ａおよび３０ｂはそれぞれ同じまたは同様なパターンであるが、パターンサイズは異なり、そこでの当該導電性域３４は３４’のサイズである（例えば、この例では約０．７μｍ）。図３Ｅで図示したように、小区画２６ｄにおける最大の埋め込みパターン３０ｄはサイズ３６’の四角形導電域３６ａ〜３６ｄを含んだ類似のパターン形状を有する（例えば、デバイス２においては約１．３μｍ）。しかしながら、本発明の本態様に基づけば他の実装が可能で、そこでは当該第一および第二の埋め込み構造３０ａおよび３０ｂは異なるパターンである。更に、当該埋め込み構造３０ａおよび３０ｂは、本発明の範囲内の同じまたは異なる形状および／またはサイズの導電域で形成されてもよい。当該典型的デバイス２においては、当該異なる埋め込み構造３０は一般的に当該埋め込み小区画２６ａ〜２６ｄに従って配列されているが、本発明では異なるアスペクト比の配線構造の間に二つの異なるサイズの導電性埋め込み構造を備えるいずれの実装も意図している。
【００２２】
当該デバイス２では、当該第一の埋め込み構造３０ａは当該第一の配線領域２４ａおよび当該第二の埋め込み構造３０ｂの間に位置し、当該第二の埋め込み構造３０ｂは当該第一の埋め込み構造３０ａおよび当該第二の配線領域２４ｂの間に位置しており、そこでは当該連続的埋め込み小区画２６ａ〜２６ｄには連続的により大きなパターンサイズの埋め込み構造３０ａ〜３０ｄが含まれる。そのような分割された埋め込み実装ではいかなる数ｎ（ｎは１より大きい整数）の当該埋め込み小区画には当該第一の配線領域２４ａの近くにある第一の埋め込み小区画および当該第二の配線領域２４ｂの近くにあるｎ番目の小区画（例えば当該デバイス２での領域２６ｄ）が設置されている。この場合、ｎ番目の埋め込み構造３０或いはその群は対応する小区画に個々に位置し、そこでは異なる小区画にある埋め込み構造のパターンサイズは異なるが、異なる小区画にある当該埋め込み構造のパターンは類似していてもよい。
【００２３】
図３Ａ〜３Ｆで図示した如く、当該埋め込み構造の銅埋め込みが共形または過剰埋め込みである度合いは当該パターンサイズにより変動し、小区画２６ａ（図３Ａおよび３Ｂ）における当該典型的埋め込み構造３０ａは銅の厚さ４０の過剰埋め込みである。過剰埋め込みのより少ない度合いは当該領域２６ｂ（図３Ｃおよび３Ｄ）における埋め込み構造３０ｂに見出せるが、そこでは当該銅４は平坦化前で厚さ４２を有し、一般的な共形埋め込みは小領域２６ｄにおける最も大きな埋め込み構造３０ｄとして図３Ｅおよび図３Ｆで見出せ、そこでの当該銅４は厚さ４４である。当該典型的デバイス２においては、より小さな埋め込み構造３０ａが高アスペクト比配線構造を有する配線領域２４ａの近くに形成しており、より低いアスペクト比の配線構造を有する配線領域２４ｂの近くには連続して大きくなる埋め込み構造３０ｂ、３０ｃおよび３０ｄが位置している。このようにして、過剰埋め込みおよび共形埋め込み配線領域２４ａおよび２４ｂの間にそれぞれ段階的な変化がもたらされる。
【００２４】
一つの可能な実装では、最も小さい埋め込み構造３０ａを伴う小区画２６ａにおける過剰埋め込みの量（例えば、図３Ｂにおける当該過剰埋め込みの厚さ４０）は、当該埋め込み構造３０ａのパターンサイズ、形状などの選択で当該第一の配線領域２４ａ（例えば、図１Ｃおよび１Ｄにおける厚さＴ’またはＴ″）の量に釣り合うように対応できる。同様に、小区画２６ｄにおける構造３０ｄの埋め込みパターンサイズは、図３Ｆにおける銅の厚さ４４を第二の配線領域２４ｂにおける共形厚さＴ（図１Ａおよび１Ｂ）に合致させるように選択でき、内部の小区画２６ｂおよび２６ｃにおいては一つ以上の中程度の埋め込みパターンサイズが提供される。本特許はこうして堆積した導電性材料厚さにおいて、特に埋め込み構造無しの場合または単一サイズおよび形状の埋め込み構造と比較して、肉眼での均一性の改善を促進する際に使用できる。従って、より良い平坦化均一性は例えばＣＭＰ加工の間に過剰研磨および研磨不足をより少なくして達成できる。本発明の本態様はデバイスのレイアウトにて使用でき、個々の金属層マスク設計用のダミー金属埋め込みに対して適応させる。更に、以下の図７に関して図示および説明するように、当該埋め込み領域２６における異なるサイズの埋め込み構造３０の一つ以上は細長いまたは他の形状の如き開口部を当該導電性域の一つ以上に有していてもよく、それは導電性材料４により側面を取り囲まれた層６の絶縁性材料を含んでいる。
【００２５】
図４は本発明に基づいて半導体を作製する際の典型的方法１００を図示するが、そこでは第一および第二の埋め込み構造またはその群は導電域のパターンとして形成され、当該第一および第二のパターンのサイズは異なる。当該方法１００および他の方法を本明細書で一連の行為または事象として以下で図示および説明するが、本発明は当該行為または事象の図示する順序では制限を受けない。例えば、幾つかの行為は異なる順序および／または本発明に基づいて本明細書で図示および／または説明したのとは違う他の行為または事象と同時に生じてもよい。加えて、図示した全ての工程が本発明に従って手順を実行するのに必要とはされない。更に、本発明による方法は、本明細書に図示および説明した構造の形成とおよび／または処理との協同と共に図示しない他の構造との協同で実行することができる。一つの例では、本発明の本態様に従った典型的方法１００および他の方法は、上記図２Ｃで図示したような配線または相互接続の作製において使用することができる。この点で、本発明の方法は半導体本体またはその電気コンポーネントの上に直接重ねた相互接続層の作製と共に多層相互接続構造における一つ以上の上層作製のような次なる相互接続層の形成にも使用できる。
【００２６】
１０２から開始し、当該方法１００はいずれか適した誘電体または他の絶縁性材料およびいずれかの適した堆積手法を用いて１０４においてウエハーの上への絶縁層の形成を含む。１０６〜１１２の後、配線および埋め込み構造は、例えば絶縁層の凹部の溝、ビアおよび埋め込み空洞をエッチングすることで当該絶縁層の配線および埋め込み領域においてそれぞれ形成され、１１６にて銅、アルミニウムまたは他の導電性材料を当該空洞に堆積させ、その後当該ウエハーは１１８で平坦化される。全ての配線および埋め込み構造についての凹みまたは空洞は、当該絶縁層の上に覆ってホトレジスト層を堆積し、当該レジスト層を適したリソグラフ手法を用いて当該絶縁層の部分をエッチングされるように暴露してパターン化し、そして当該暴露部分をエッチングして空洞を形成することにより１０６〜１１２で同時に形成され得るが、同時である必要もない。この点に関し、当該空洞は単一マスクおよび単一エッチングプロセスを用いて１０６、１０８、１１０および１１２において同時に形成してもよい。そして、これらの空洞形成は異なる行為１０６〜１１２として図４に図示する一方で、所与の相互接続層の配線および埋め込み構造の空洞は好ましくは製造フローにおける処理工程の数を最小限にするために平行で形成されるが、これは本発明の必要条件ではない。そして、当該実装の全ては、同時または連続或いはその組み合わせであっても本発明および添付請求項の範囲内に入るように意図されている。１０６では、一つ以上の第一の導電性配線構造用空洞が当該絶縁層の第一配線領域に形成され、第一のアスペクト比で定義した第一の高さおよび第一の幅を含む。１０８では、一つ以上の第二の導電性配線構造用空洞が当該絶縁層の第二の配線領域に形成され、第二の異なるアスペクト比で定義した第二の高さおよび第二の幅を含んでいる。
【００２７】
１１０では、当該第一および第二の配線領域の間にある絶縁層の第一埋め込み小区画のような埋め込み領域に一つ以上の第一導電性埋め込み構造用の空洞が形成される。当該図示した例では、当該第一の埋め込み構造の空洞は、第一のパターンサイズ（例えば、上記図２Ｃにおける構造３０ａのような小さなパターンサイズの空洞）を有する第一のパターン内に配列した第一の導電域空洞を複数含む。１１２では、当該埋め込み領域内、例えば第二の埋め込み小区画（例えば、図２Ｃにおける小区画２６ｂ）内に一つ以上の第二の導電性埋め込み構造用の空洞が形成される。この例において、当該第二の埋め込み構造の空洞は個々に第二のパターンサイズの第二のパターン内に配列する第二の導電域を複数含む（例えば、図２Ｃの小区画２６ｂ内にある構造３０ｂのような、より大きなパターンサイズの空洞）。
【００２８】
異なるパターンサイズの埋め込み構造空洞またはその群のいずれの整数の数ｎは、当該方法１００に従い形成されるが、そこでｎは１より大きい整数である。従って、ｎ個の異なる小区画用の埋め込みパターン空洞が形成されたかどうかは１１４で測定される。もし形成されていなければ、当該方法１００では１１２へ戻り、そこで一層大きなパターンサイズの埋め込み構造用の空洞が当該絶縁層内に形成される（例えば、上記の領域２６ｃ内の埋め込み構造３０ｃ用の空洞）。図２Ｃの図示した例において、１１２での空洞形成はその後再び繰り返して小区画２６ｄにおける大きな埋め込み構造３０ｄ用の空洞を形成する。上で検討したように、当該第一および第二のパターンおよびそれ用の空洞は類似してもよいが、類似している必要はない。同様に、当該パターンを形成している導電域用の空洞は類似のサイズおよび形状でもよいが、その必要はない。更に、当該埋め込み構造の空洞の一つ、幾つかまたは全てが絶縁層材料の部分（例えば、島状態）を含むように形成することができ、一旦埋め込むと得られる導電域には導電性材料で側面が囲まれている絶縁材料を含む開口部が含まれる（例えば、以下で検討する図７）。
【００２９】
異なるサイズの埋め込み構造空洞の望ましい数が一旦形成されれば（例えば、１１４においてＹＥＳ）、銅または他の導電性材料を１１６でウエハーの上に覆って堆積させ当該埋め込み構造空洞を充填し、同様に当該絶縁層の最表面を覆うことになる（例えば、上記図１Ａ〜１Ｄ、３Ｂ、３Ｄおよび３Ｆのように）。１１６での堆積工程は、例えば前もって適切な拡散障壁および銅の種子層を形成した電気化学堆積法（ＥＣＤ）を用いて空洞が導電性材料で充填されるまで幾度でも行うが、それには複数の材料層の生成が含まれる。当該ウエハーはその後１１８において例えば化学機械研磨（ＣＭＰ）のようないずれか適切なプロセスを用いて平坦化し、その後当該方法１００は１２０で終了する。
【００３０】
ここで図５および６Ａ〜６Ｆに関して述べれば、本発明の他の態様には変化する総数の開口部を持つ導電性埋め込み構造を提供することが含まれる。一つの例では、当該埋め込み構造はパターンに形成された導電域を含み、そこでは一つ以上の導電域には当該埋め込み構造の導電性材料で囲まれた絶縁性材料を含む縦長の形状をした開口部が含まれるが、他の埋め込み構造および開口部サイズおよび／または形状も本発明の範囲の中で使用できる。本発明の本態様は、数、サイズおよび／または形状において変化する開口部を伴う導電性埋め込み構造の選択的な提供の可能性を供し、過剰埋め込みと共形埋め込みの配線領域間での段階的推移を容易にする。これは、言い換えれば平坦化後の表面トポロジー変動を減少することが容易にする。例えば、開口部を幾つか持つ或いは無い埋め込み構造を低いアスペクト比の配線構造の近くに設置する一方、より多くの開口部を有する埋め込み構造はより高いアスペクト比の配線構造の近くに位置させる。本発明の本態様は以下で典型的半導体デバイス２と連係させて更に図示し説明するが、そこでは上で説明したのと類似した番号項目が存在する。
【００３１】
図５で図示したように、埋め込み領域１２６はデバイス２内の当該第一および第二の配線領域２４ａおよび２４ｂの間に位置し、そこでは当該典型的埋め込み領域１２６は、直線１２７、１２８および１２９で輪郭を描いたような埋め込み小区画１２６ａ、１２６ｂ、１２６ｃおよび１２６ｄに小分画され、当該第一の埋め込み小画分１２６ａは当該第一の配線領域２４ａに最も近く位置し、当該最終埋め込み小区画１２６ｄは当該第二の配線領域２４ｂに最も近い。当該デバイス２は変化する数の開口部を伴う導電性ダミー埋め込み構造１３０を含み、それらは当該デバイス２内の電気コンポーネントからは電気的に絶縁されている。当該埋め込み構造１３０は、絶縁層６の空洞内に形成させた銅、アルミニウム、ドープしたポリシリコンまたは他の材料のような導電性埋め込み材料４を含み、その幾つかには銅４に囲まれた絶縁性材料６の島を含む一つ以上の開口部が含まれる。個々に長さ１３２’（例えば、図示した例では約１．３μｍ）の一般的な四角な第一導電域１３２ａ〜１３２ｄ（図６Ａおよび６Ｂ）を複数含む一つ以上の第一の埋め込み構造１３０ａを当該第一の埋め込み小区画１２６ａに形成させるが、そこでは当該第一の導電域１３２が第一のサイズを有するパターン内に配列している。当該第一導電域１３２は本発明の範囲内であればいずれのサイズおよび形状でもよく、同じサイズおよび形状である必要はない。更に、当該埋め込み構造を形成する際に本発明の範囲内でいずれのパターンまたはパターン類を使用してもよく、当該図で図示したパターンは単なる例に過ぎない。
【００３２】
当該第一の埋め込み構造１３０ａにおいて、各当該導電域１３２はそれぞれ導電性材料４で側面を囲まれた絶縁性材料の層６を含む５つの縦長の開口部１３８を含む。しかしながら、当該導電域１３２の全ては開口部１３８を含む必要はなく、本発明の範囲内で異なる導電域１３２に異なる数の開口部を備えることができる。更に、当該開口部は類似のサイズまたは形状である必要はなく、そこでは本発明に従って異なるサイズおよび／または形状の開口部を異なる導電域１３２または同じ導電域１３２に備えることができる。
【００３３】
類似のパターンサイズ（図６Ｃおよび６Ｄ）の類似の第二のパターン内に第二の導電域１３４ａ〜１３４ｄを複数含んでいる一つ以上の第二の導電性埋め込み構造１３０ｂが第二の埋め込み小区画１２６ｂに形成される。当該導電域１３４は個々に当該第一の導電域１３２内に形成されたものと類似した３つの縦長形開口部１３８を含む。当該第三の小領域１２６ｃには、２つの類似したサイズの縦長開口部を含む導電域を含んでいる類似のパターンおよびパターンサイズの第三の埋め込み構造１３０ｃが形成される。当該最後の小領域１２６ｄには、埋め込み構造１３０ｄ（図６Ｅおよび６Ｆ）が形成され、そこでは個々の導電域１３６は開口部を持たない。本発明の本態様に基づいた他の実装も可能で、そこでは当該第一および第二の埋め込み構造１３０ａおよび１３０ｂは異なるパターンである。更に、当該埋め込み構造１３０ａおよび１３０ｂは、本発明の範囲内で同じまたは異なる形状或いは同じまたは異なるサイズの導電域で形成することはできる。加えて、当該埋め込み構造１３０ａおよび１３０ｂにおける開口部は異なるサイズおよび／または異なる形状であってもよい。典型的なデバイス２では、当該異なる埋め込み構造１３０は一般的に当該埋め込み小区画１２６ａ〜１２６ｄに応じて配列されるが、本発明は、異なるアスペクト比の配線構造の間に異なる数、サイズおよび／または形状の開口部を有する２つの導電性埋め込み構造を備えるいずれの製作も意図している。
【００３４】
デバイス２においては、当該第一の埋め込み構造１３０ａは当該第一の配線領域２４ａおよび当該第一の埋め込み構造１３０ａと当該第二の配線領域２４ｂの間にある第二の埋め込み構造１３０ｂの間に位置し、そこでは当該連続的埋め込み小領域１２６ａ〜１２６ｄに連続的に数少なくなる開口部を持つ埋め込み構造１３０ａ〜１３０ｄが含まれる。当該埋め込み小領域のいかなる数ｎが設置されてもよく、当該第一の配線領域２４ａに最も近接して第一の埋め込み小区画が位置し、そして当該第二の配線領域２４ｂに最も近接してｎ番の小区画（当該デバイス２内の領域１２６ｄ）が位置している。この場合、ｎ個の埋め込み構造１３０またはその群は対応する小区画内に別個に位置し、異なる小領域内にある埋め込み構造１３０の開口部１３８の総数は異なってもよいが、異なる小領域にある埋め込み構造１３０のパターンおよびパターンサイズは類似していてもよいが類似している必要はない。
【００３５】
図６Ａ〜６Ｆに図示したように、当該埋め込み構造の銅埋め込みの共形または過剰埋め込みの程度は当該導電性埋め込み構造１３０内の開口部の数、サイズおよび／または形状に従って調整できる。この点で、小領域１２６ａ（図６Ａおよび６Ｂ）内の典型的埋め込み１３０ａは厚さ１４０までの顕著な銅過剰埋め込みを有する。より少ない銅過剰埋め込みは当該領域１２６ｂ（図６Ｃおよび６Ｄ）内の縦長開口部１３８のより少ない埋め込み構造１３０ｂにつき見られ、そこでは当該銅４は平坦化前で厚さ１４２を有する。より共形である埋め込みは、小領域１２６ｄ内の開口部を持たない埋め込み構造１３０ｄについての図６Ｅおよび６Ｆにて見られ、そこでは当該銅４は厚さ１４４を有する。
【００３６】
典型的デバイス２では、多くの開口部１３８を有する埋め込み構造１３０ａは高いアスペクト比の配線構造を有する配線領域２４ａの近くに形成され、連続的に少なくなる開口部１３８の埋め込み構造１３０ｂ、１３０ｃおよび１３０ｄは当該第二の配線領域２４ｂに近接して位置する。このようにして、段階的推移が当該過剰埋め込みおよび共形的に埋め込みした配線領域２４ａおよび２４ｂの間の埋め込み領域１２６内にそれぞれ設置される。典型的デバイス２において、小領域１２６ａにおける過剰埋め込みの量（例えば、図６Ｂにおける過剰埋め込みの厚さ１４０）は当該第一の配線領域２４ａの量（図１Ｃおよび１Ｄにおける厚さＴ′またはＴ″）にこうして適応させることができ、そして小領域１２６ｄにおける埋め込みパターン１３０ｄは図６Ｆにおける銅厚さ１４４が当該第二の配線領域２４ｂにおける共形厚さ（図１Ａおよび１Ｂ）とつり合うように選択でき、当該内部の小領域１２６ｂおよび１２６ｃにおける過剰埋め込みの量（例えば図６Ｄにおける厚さ１４２）の段階的調節が伴う。
【００３７】
同様に図７について述べると、上で説明した埋め込み手法は組み合わせて用いてもよく、埋め込み領域２２６における異なるパターンサイズの埋め込み構造２３０は異なる総数の開口部を有してよい。上の例に関して、当該埋め込み領域２２６は当該第一と第二の配線領域２４ａおよび２４ｂの間に位置し、直線２２７、２２８および２２９で描かれたように小領域２２６ａ、２２６ｂ、２２６ｃおよび２２６ｄに小分画され、そこでは当該第一の埋め込み小領域２２６ａは当該第一の配線領域２４ａに最も近く位置し、当該最終埋め込み小領域２２６ｄは当該第二の配線領域２４ｂに最も近く位置する。異なるパターンサイズおよび変化する総数の開口部を有する伝導性ダミー埋め込み構造２３０が当該埋め込み領域２２６内に設置される。（小）第一導電性埋め込み構造２３０ａおよび２３０ａ′の複数が当該第一の埋め込み小区画２２６ａ内に形成され、そこでは当該配線領域２４ａに最も近い構造２３０ａ′には開口部が含まれ、当該構造２３０ａはより少ない（例えば、０）開口部を有する。当該第二の小領域２２６ｂでは、僅かにより大きなパターンサイズの第二の導電性埋め込み構造２３０ｂ′および２３０ｂが設置され、そこでは当該第一の小領域２２６ａに近接した構造２３０ｂ′が開口部を持ち、他の構造２３０ｂ（例えば、当該第三の小領域２２６ｃに近接）はより少ない開口部を有する。
【００３８】
同様に、更により大きな埋め込み構造２３０ｃおよび２３０ｃ′を第三の小領域に設置するが、幾つかは（例えば、構造２３０ｃ′）開口部を有し、幾つかは開口部を持たない（例えば、構造２３０ｃ）。最後の小領域２２６ｄにおいては、そこに開口部を有する大きな構造２３０ｄ′が設置され、開口部を持たない大きなパターンサイズの構造２３０ｄが当該第二の配線領域２４ｂに最も近接して設置される。本発明に基づいた他の実装が可能で、そこでは本発明の範囲内で当該埋め込み構造２３０は異なるまたは類似したパターン、異なるまたは類似した導電性領域サイズおよび／または形状、開口部の異なるまたは類似した数で、サイズおよび／または形状、同じまたは異なる形状および／またはサイズの導電域である。
【００３９】
図８は、本発明に基づいて半導体デバイスを作製する際の他の典型的な方法２００を図示し、そこでは第一および第二の埋め込み構造またはその群は導電領域として形成される。本発明の本態様では、第一の導電性埋め込み構造は開口部を含み、第二の導電性埋め込み構造は当該第一の導電性埋め込み構造とは異なる数の開口部を持って作成される（例えば、図５および７に示した如く）。上記の例の如く、本発明の本態様による当該方法２００および他の方法は半導体またはその電気的コンポーネントの上に直接覆って相互接続を作製する際と共に多層相互接続構造において一つ以上の上層を作製するような引き続き相互接続層を形成するときに使用できる。２０２で開始し、当該方法２００は２０４でウエハーを覆って絶縁層（例えば、上記の層１０６）の形成および２０６〜２１２において絶縁層内に配線と埋め込み構造用の空洞の作成することを含む。図４の上記方法１００のように、当該方法２００における空洞は単一マスクおよび単一エッチングプロセスを用いて２０６、２０８、２１０および２１２において同時に作成し、例えば製造フローにおける処理工程の数を最小にする。この点に於いて、当該方法２００の全てのそのような実装は、同時または順次或いはその組み合わせであろうが本発明の範囲内に入るように意図されている。当該空洞は２１６において銅で充填され、当該ウエハーは当該方法を２２０で終了する以前の２１８で平坦化される。２０６では、当該絶縁層の第一の配線領域において一つ以上の第一の導電配線構造が形成されるが、それは第一のアスペクト比で定義された第一の高さおよび第一の幅を有する。２０８では、当該絶縁層の第二の配線領域において一つ以上の第二の導電性配線構造用空洞が形成され、それは第二のアスペクト比で定義される第二の高さと第二の幅を含む。
【００４０】
２１０では、当該第一および第二の配線領域の間にある埋め込み領域（例えば、上記図５における第一の埋め込み小領域１２６ａ）において一つ以上の第一導電性埋め込み構造（例えば、図５および６Ａにおける構造１３０ａ）が形成され、それは一つ以上の開口部（例えば、図６Ａにおける開口部１３８）を含んでいる。２１２では、当該埋め込み領域、例えば第二の埋め込み小領域（例えば、図５における小領域１２６ｂ）において一つ以上の第二の導電性埋め込み構造（例えば、図５における構造１３０ｂ）が形成される。当該第二の埋め込み構造空洞は当該第一埋め込み構造より少ない開口部を個々に含む。
【００４１】
いかなる整数の数ｎの埋め込み構造空洞またはその群は当該方法２００に従って形成できるが、開口部は大分少ない。２１４ではｎ個の異なる小領域について埋め込みパターン空洞が形成されたかどうかの測定を行う。もし形成してなければ（例えば、２１４でＮＯ）、当該方法２００は２１２に戻り、そこで更に少ない開口部を有する埋め込み構造用の空洞を当該絶縁層において形成させる（例えば、図５の領域１２６ｃにおける埋め込み構造１３０ｃ用の空洞）。２１２での空洞形成は、当該埋め込み小区画１２６ｄにおける開口部を持たない最終構造１３０ｄ用の空洞を形成するように繰り返して行う。一旦連続的に少なくなる開口部を伴う埋め込み構造空洞の望ましい数が形成されれば（例えば、２１４でＹＥＳ）、銅または他の導電性材料を２１６で当該ウエハーの上に覆って堆積させて当該配線および埋め込み構造の空洞に充填するが、それは同様に当該絶縁層の最表面も覆う。当該ウエハーはその後２１８で、例えばＣＭＯ手法を用いて平坦化し、その後当該方法２００は２２０で終了する。
【００４２】
更に本発明の他の態様は、分離領域（例えば、ＳＴＩ分離領域のような）の間の半導体本体内に上記した埋め込み手法のいずれかを用いて埋め込み構造を形成させるが、そこでの当該埋め込み構造は変動するパターンサイズおよび／または変動する数または変動するタイプの開口部である。一つの実装では、当該埋め込み構造は浅溝素子分離（ＳＴＩ）素子分離構造形成の間に形成され、溝埋め込み操作後のＣＭＰ平坦化を改良または容易にする。第一の素子分離構造は当該半導体本体の第一分離領域内に設置され、第二の素子分離構造は当該半導体の第二の分離構造において形成される。第一の埋め込み構造は当該第一および分離領域の間の半導体において設置され、それは第一のパターンサイズを有する第一のパターン内に配列された第一の埋め込み域の複数を含む。第二の埋め込み構造は当該第一および分離領域の間の半導体本体内に形成され、第二のパターンサイズを有する第二のパターン内に配列した複数の第二の埋め込み域を含み、そこでは当該第一および第二のパターンサイズは異なる。
【００４３】
上で図示した相互接続層埋め込み構造に関して、分離埋め込み構造はＳＴＩ溝埋め込み後の平坦化を容易にし、そこでの第一および第二のパターンは類似でもよいが、類似である必要はない。その上、図５および７に関連して上で検討した如く、当該埋め込み構造の一つ、幾つかまたは全てが開口部を持つことができる。例えば、当該第一の埋め込み域の一つ以上は、当該第一の埋め込み域の少なくとも一つの材料で側面を囲まれた半導体本体の材料を含む開口部を有することができる。本発明の他の態様では、そのような分離埋め込み構造は類似のパターン、類似のパターンサイズ、類似の形状などでありうるが、ある埋め込み構造は他より多くの開口部を有している。例えば、当該半導体デバイスは当該第一および第二の分離領域間の半導体本体内に形成した埋め込み領域を複数含むことができ、そこでは第一の埋め込み構造は開口部を有し、それは当該第一の埋め込み構造の材料で側面が囲まれた半導体本体の材料を含む。本例のデバイスには、同じように当該第一の埋め込み構造とは異なる数の開口部を有する第二の埋め込み構造が含まれる。
【００４４】
本発明は一つ以上の実装につき図示し、説明したが、変更および／または修正は添付した請求項の意図および範囲から外れることなく図示した例に行うことができる。特に上で説明したコンポーネントまたは構造（組み立て品、デバイス、回路、システムなど）で実施した種々の機能に関して、当該コンポーネントを説明するのに用いた語句（“方法”への参考文献を含め）は、他に示さなければ本明細書の本発明を図示した典型的な実装における機能を実施する開示した構造と構造的には同等でなくとも、説明したコンポーネント（例えば、それは機能的に同等）の特定機能を実行するいずれのコンポーネントまたは構造に該当することを意図する。加えて、本発明のある一定の特徴を幾つかの実装の内一つだけに関して開示したが、そのような特徴は所与の或いは特定の応用に望ましくそして有利なように、他の実装における一つ以上の他の特徴と組み合わせることができる。更に、当該詳細な説明および請求項のどちらかで使用する範囲では、語句“含まれている”、“含む”、“有している”、“有する”、“伴う”またはそれらの変形は、当該語句は語句“含んでいる”と類似した扱い方でまとめる意図がある。
【００４５】
以上の説明に関して更に以下の項を開示する。
（１）半導体本体の上を覆って置かれた絶縁層；
デバイス内の少なくとも一つの電気的コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さおよび当該第一の幅を含んでいる、当該絶縁層の第一の配線領域において形成された第一の導電性配線構造；
第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さおよび当該第二の幅を含んでいて、当該第一のアスペクト比は当該第二のアスペクト比より大きい当該絶縁層の第二の配線領域において形成された第二の導電性配線構造；
埋め込み領域が当該第一と第二の配線領域の間にあり、第一の導電性埋め込み構造は当該デバイスにおける電気コンポーネントと電気的に絶縁されており、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一のパターンサイズを有する第一パターン内に配列されてた当該絶縁層の埋め込み領域において形成された第一の導電性埋め込み構造；及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電領域を複数含み、当該第二の導電領域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一と第二のパターンサイズが異なる当該埋め込み領域内に形成された第二の導電性埋め込み構造：
を含む半導体デバイス。
（２）ウエハーの上を覆う絶縁層の形成；
デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含んでいる、当該絶縁層の第一の配線領域内における当該第一の導電性配線構造の形成；
当該第一と第二の配線領域がお互いに間隔を置いて配置され、当該第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した第二の高さと第二の幅を含んでいる、当該絶縁層の第二の配線領域内における第二の導電性配線構造の形成；
第一の導電性埋め込み構造は当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第一の埋め込み構造は第一の導電性域を複数含み、当該第一の導電性域は第一パターンサイズを有する第一のパターン内に配列されている、当該第一および第二の配線領域の間にある当該絶縁層の埋め込み領域内における第一の導電性埋め込み構造の形成；及び、
第二の導電性埋め込み構造が当該デバイス内の電気コンポーネントから電気的に絶縁されていて、当該第二の埋め込み構造は第二の導電性域を複数含み、当該第二の導電性域は第二のパターンサイズを有する第二のパターン内に配列され、当該第一と第二のパターンサイズが異なる、当該埋め込み領域における第二の導電性埋め込み構造の形成：
を包含するウエハーにおける半導体の作製方法。
（３）半導体本体の上を覆って置かれた絶縁層；
第一導電性配線構造はデバイス内の少なくとも一つの電気コンポーネントと電気的に連結されていて、当該第一の導電性配線構造は第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さおよび当該第一の幅を含んでいる、絶縁層の第一の配線領域内に形成された第一の導電性配線構造；
第一と第二の配線領域は互いに間隔を置いて配置され、第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結され、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第一の高さを割った比として定義した当該第二の高さと当該第二の幅を含み、当該第一のアスペクト比は第二のアスペクト比より大きい、当該絶縁層の第二の配線領域内に形成された第二の導電性配線構造；及び、
埋め込み領域は当該第一と第二の配線領域の間にあり、導電性埋め込み構造は当該デバイス内の電気コンポーネントからは電気的に絶縁されており、第一の導電性埋め込み構造は開口部を含み、当該開口部は当該第一と第二の導電性埋め込み構造の一つの導電性材料で側面を囲まれた絶縁層の絶縁材料を含み、そして第二の導電性埋め込み構造は第一の導電性埋め込み構造とは異なる数の開口部を有する当該絶縁層の埋め込み領域内に形成された導電性埋め込み構造の複数：
を含む半導体デバイス。
（４）ウエハーの上を覆う絶縁層の形成；
第一の導電性配線構造はデバイス内の少なくとも一つの電気コンポーネントと電気的に連結されており、当該第一の導電性配線構造は第一のアスペクト比を第一の幅で第一の高さを割った比として定義した当該第一の高さと当該第一の幅を含む、当該絶縁層の第一の配線領域内における第一の導電性配線構造の形成；
第一と第二の配線領域はお互いに間隔を置いて配置され、第二の導電性配線構造は当該デバイス内の少なくとも一つの電気コンポーネントと電気的に連結されていて、当該第二の導電性配線構造は第二のアスペクト比を第二の幅で第二の高さを割った比として定義した当該第二の高さと当該第二の幅を含み、当該第一のアスペクト比は第二のアスペクト比より大きい、当該絶縁層の第二の配線領域内における第二の導電性配線構造の形成；及び、
埋め込み領域は第一と第二の配線領域の間に存在し、導電性埋め込み構造は当該デバイス内の電気コンポーネントと絶縁されていて、第一の導電性埋め込み構造は開口部を含み、当該開口部は第一と第二の導電性埋め込み構造の一つの導電性材料で側面を囲まれている絶縁層の絶縁材料を含み、そして第二の導電性埋め込み構造は当該第一の導電性埋め込み構造とは異なる数の開口部を有する、当該絶縁層の埋め込み領域内における導電性埋め込み構造の複数の形成：
を含むウエハー内の半導体デバイス作製の方法。
（５）半導体本体の第一の分離領域に形成された第一の分離構造；
当該半導体本体の第二の分離領域に形成された第二の分離構造；および、
第一の埋め込み構造は開口部を含み、当該開口部は第一と第二の埋め込み構造の一つの材料で側面を囲まれた半導体本体の材料を含み、第二の埋め込み構造は当該第一の埋め込み構造とは異なる数の開口部を有する、当該第一と第二分離領域の間の半導体本体において形成された複数の埋め込み構造：
を含む半導体デバイス。
（６）半導体デバイスおよびその製造方法を開示し、その中で導電性埋め込み構造（３０ａ、３０ｂ、３０ｃ、３０ｄ）を導電性配線構造の間にある相互接続配線層内の埋め込み領域に設置し、メタライゼーション処理の間の平坦化均一性を促進する。一つの取り組み方はサイズ変化のある埋め込み構造を用い、そこではより小さな埋め込み構造（３０ａ）を高アスペクト比の配線構造を有する配線領域（２６ａ）の近くに形成し、より大きな埋め込み構造（３０ｄ）を、より小さなアスペクト比の配線領域（２６ｄ）の近くに位置させる。他の取り組み方では変化ある総数の開口部を有する埋め込み構造を設置するが、開口部が少数または無しの埋め込み構造は低アスペクト比の配線構造の近くに設置し、より多くの開口部を有する埋め込み構造をより高いアスペクト比の配線構造の近くに位置させる。
【図面の簡単な説明】
【００４６】
【図１Ａ】絶縁性層の空洞へ導電性材料を堆積させて、過剰埋め込みが高アスペクト比構造の近くに見られ、共形埋め込みが低アスペクト比構造の近くに見出せるようにした後、作製の中間段階における異なるアスペクト比の配線構造を図示した断面の部分的側立面図である。
【図１Ｂ】絶縁性層の空洞へ導電性材料を堆積させて、過剰埋め込みが高アスペクト比構造の近くに見られ、共形埋め込みが低アスペクト比構造の近くに見出せるようにした後、作製の中間段階における異なるアスペクト比の配線構造を図示した断面の部分的側立面図である。
【図１Ｃ】絶縁性層の空洞へ導電性材料を堆積させて、過剰埋め込みが高アスペクト比構造の近くに見られ、共形埋め込みが低アスペクト比構造の近くに見出せるようにした後、作製の中間段階における異なるアスペクト比の配線構造を図示した断面の部分的側立面図である。
【図１Ｄ】絶縁性層の空洞へ導電性材料を堆積させて、過剰埋め込みが高アスペクト比構造の近くに見られ、共形埋め込みが低アスペクト比構造の近くに見出せるようにした後、作製の中間段階における異なるアスペクト比の配線構造を図示した断面の部分的側立面図である。
【図２Ａ】図２Ａは、本発明の一つ以上の態様に従って半導体デバイス製造の間に加工される個々のダイ領域を複数有する典型的ウエハーを図示した簡単な平面図である。
【図２Ｂ】図２Ｂは、図２Ａのウエハーの典型的部分を図示した平面図である。
【図２Ｃ】図２Ｃは、銅堆積および平坦化を行った後の図２Ａおよび図２Ｂのウエハーにおけるダイ域の一つの一部分を図示した平面図で、そこでは作製される半導体デバイスが本特許の態様に従った配列領域間の埋め込み領域で使用されている変化があるサイズの導電性ダミー埋め込み構造を含む。
【図３Ａ】図３Ａは、比較的小さなパターンサイズを有している図２Ａ〜図２Ｃにおけるデバイスの幾つかの典型的な第一の導電性埋め込み構造を図示している平面図である。
【図３Ｂ】図３Ｂは、平坦化操作前の典型的な第一の埋め込み構造付近の顕著な銅埋め込み過剰を図示している、図３Ａにおいて、３Ｂ〜３Ｂの直線に沿った断面における部分的側立面図である。
【図３Ｃ】図３Ｃは、図３Ａの構造より幾らか大きなパターンサイズを有する図２Ａ〜２Ｃのデバイスの典型的な第二の導電性埋め込み構造を図示している平面図である。
【図３Ｄ】図３Ｄは、平坦化操作前の典型的な第二の埋め込み構造付近の程度が低い過剰埋め込みを図示している、図３Ｃにおける直線３Ｄ〜３Ｄに沿って得た断面における部分的側面図である。
【図３Ｅ】図３Ｅは、図３Ａおよび図３Ｃの構造より大きなパターンサイズを有する、図２Ａ〜２Ｃにおけるデバイスの他の典型的導電性埋め込み構造を図示した平面図である。
【図３Ｆ】図３Ｆは、平坦化操作前における図３Ｅの典型的埋め込み構造付近の一般的共形銅埋め込みを図示している、図３Ｅにおける直線３Ｆ〜３Ｆに沿って得た断面における部分的側面図である。
【図４】図４は、本発明の他の態様の通りに半導体デバイスを作製する典型的方法を図示したフローチャートである。
【図５】図５は、銅堆積および平坦化操作後の典型的な半導体デバイスの一部を図示した平面図であり、本発明の他の態様の通りに配線領域間の埋め込み領域に変化する数の開口部を伴った導電性ダミー埋め込み構造を含んでいる。
【図６Ａ】図６は、図５のデバイスの典型的な第一の導電性埋め込み構造を図示している平面図であり、数個の開口部を有している。
【図６Ｂ】図６Ｂは、平坦化操作前の典型的な第一の埋め込み構造付近に顕著な銅過剰埋め込みを図示した図６Ａにおいて、直線６Ｂ〜６Ｂに沿って得た断面における部分的側面図である。
【図６Ｃ】図６Ｃは、図６Ａの埋め込み構造より数少ない開口部を有している、図５のデバイスの典型的な第二の導電性埋め込み構造を図示している平面図である。
【図６Ｄ】図６Ｄは、平坦化前の典型的な第二の埋め込み構造付近の程度が低い過剰埋め込みを図示していて、図６Ｃにおける直線６Ｄ〜６Ｄに沿って得た断面における部分的側面図である。
【図６Ｅ】図６Ｅは、図５におけるデバイスの他の典型的導電性埋め込み構造を図示している平面図で、開口部無しである。
【図６Ｆ】図６Ｆは、平坦化前の図６Ｅにおける直線６Ｆ〜６Ｆに沿って得た断面における部分的側面図であり、図６Ｅの典型的な埋め込み構造付近の一般的な共形銅埋め込みを図示している。
【図７】図７は、銅堆積および平坦化操作後における他の典型的半導体デバイスの一部を図示している平面図であり、本発明の通りに種々のパターンサイズおよび配線領域間の埋め込み領域内に変化する数の開口部を伴う導電性ダミー埋め込み構造を含んでいる。
【図８】図８は、本発明の通りに半導体デバイスを作製する他の典型的方法を図示しているフローチャートである。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図７】
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【図８】
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