(57)【要約】【課題】従来、出力インピーダンス調整用のカウンタには、外部からのリード、ライトや、調整系からのアップ／ダウン抑止機能がなくインピーダンス調整値を読みとれず、装置の障害時に調整系によるかが不明であった。【解決手段】レプリカバッファ１４の出力と基準電位５１の比較結果で調整カウンタ１５をカウントアップ／ダウンし、カウント値でレプリカバッファ１４のトランジスタをオン／オフし出力インピーダンスを調整し、収束したカウント値が、選択回路１６、プリバッファ１７を通じメインバッファ１８のトランジスタをオン／オフしインピーダンス調整する情報処理装置で、前記調整部に接続された診断プロセッサ３００からの読出しパス３４、書込パス３１、カード・ＬＳＩ選択信号３２、アドレス信号３３を設け、アドレスで調整カウンタ１５を選択してカウンタ値を診断プロセッサから読み出し、またこれへの書込を行う。【選択図】　　　図１
2004030338.tif 000002
【特許請求の範囲】
【請求項１】
選択的にオン／オフ可能な並列接続された複数個のトランジスタを有しインピーダンス調整機能を持つ出力バッファと、出力電位と基準電位との比較結果によりカウントアップ／ダウンされ前記複数個のトランジスタのオン／オフを制御する調整カウンタを有するインピーダンス調整部とを含む情報処理装置本体と、これを診断或いは監視する診断プロセッサを備えた情報処理装置であって、
前記調整部に接続された診断プロセッサからの読出しパスと、診断プロセッサからのアドレスに従って前記調整カウンタを選択し読出しパスに送出する選択回路とを含み、調整カウンタの値を診断プロセッサから読み出すことを特徴とする情報処理装置。
【請求項２】
選択的にオン／オフ可能な並列接続された複数個のトランジスタを有しインピーダンス調整機能を持つ出力バッファと、出力バッファと同様に並列接続された複数個のトランジスタを有し、その出力に伝送路インピーダンスに見合う外部抵抗が接続されたレプリカバッファと、レプリカバッファの出力電位と基準電位とを比較し結果を調整値のアップ／ダウン指示として出力する電圧比較回路と、このアップ／ダウン指示を受けカウントアップ／ダウンし伝送路インピーダンスに整合する値に収束する調整カウンタと、収束した調整カウンタ値で前記複数個のトランジスタのオン／オフを制御する手段とを有するインピーダンス調整部とを含む情報処理装置本体と、これを診断或いは監視する診断プロセッサを備えた情報処理装置であって、
前記調整部に接続された診断プロセッサからの読出しパスと、診断プロセッサからのアドレスに従って前記調整カウンタを選択し読出しパスに送出する選択回路とを含み、調整カウンタの状態値を診断プロセッサから読み出すことを特徴とする情報処理装置。
【請求項３】
前記調整部に接続された診断プロセッサからの読出しパスと、前記読出用選択回路と、調整部に接続された診断プロセッサからの書込みパスと、診断プロセッサからのアドレスが前記調整カウンタを指定し、書込指示されれば前記書込パスからのデータを調整カウンタに書込む回路とを含み、
調整カウンタの診断プロセッサからの読出及び書込を行うことを特徴とする請求項１、又は２記載の情報処理装置。
【請求項４】
前記調整部には出力電位と基準電位との比較結果による調整カウンタのカウントアップ／ダウンを抑止すると共に、前記診断プロセッサからの調整カウンタへの書込を有効化するカウントアップ／ダウン抑止フラグと、診断プロセッサ３００からの指示によりカウントアップ／ダウン抑止フラグへの書込みを行う手段も有することを特徴とする請求項３記載の情報処理装置。
【請求項５】
前記診断プロセッサが、前記調整カウンタ値の規定範囲を記憶する手段と、前記情報処理装置本体の立ち上げから所定時間以上経過したことを見計らい前記アドレス指定を行った後、前記読出パスを通じ前記調整カウンタの値を読出し、出力し、読出し値が規定範囲内であるかを判定し判定内容を出力する手段とを有することを特徴とする請求項１乃至４の何れかに記載の情報処理装置。
【請求項６】
前記診断プロセッサが、前記調整カウンタ値の規定範囲及び調整の増減幅値を記憶する手段と、前記情報処理装置本体の立ち上げから所定時間以上経過したことを見計らい、前記カウントアップ／ダウン抑止フラグをセットし、前記アドレス指定を行った後、読出パスを通じ前記調整カウンタの値を読出し、出力し、読出し値が前記規定範囲内であるかを判定し判定内容を出力する手段と、試験的調整指定の有無を取得し、指定されていれば前記読出値に対し前記増減幅値を加算或いは減算した値の調整カウンタへの書込みを指示し、調整カウンタ値の読出しを行い指示した値に設定されたかを判定し判定内容を出力する手段とを有することを特徴とする請求項３、又は４記載の情報処理装置。
【請求項７】
請求項１乃至４の何れかに記載の情報処理装置の診断プロセッサに搭載されるプログラムであって、
前記調整カウンタ値の規定範囲を予め記憶部の所定エリアに記憶する手順と、
前記情報処理装置本体の立ち上げから所定時間以上経過したことを見計らい前記アドレス指定を行った後、読出パスを通じ前記調整カウンタの値を読出し、出力し、読出し値が前記規定範囲内であるかを判定し判定内容を出力する手順とを有することを特徴とする診断プログラム。
【請求項８】
請求項３、又は４に記載の情報処理装置の診断プロセッサに搭載されるプログラムであって、
前記調整カウンタ値の規定範囲及び調整増減幅値を予め記憶部の所定エリアに記憶する手順と、前記情報処理装置本体の立ち上げから所定時間以上経過したことを見計らい、前記カウントアップ／ダウン抑止フラグをセットし、前記アドレス指定を行った後、読出パスを通じ前記調整カウンタの値を読出し、出力し、読出し値が前記規定範囲内であるかを判定し判定内容を出力する手順と、試験的調整指定の有無を取得し、指定されていれば前記読出値に対し前記増減幅値を加算或いは減算した値の調整カウンタへの書込みを指示し、調整カウンタ値の読出しを行い指示した値に設定されたかを判定し判定内容を出力する手順とを有することを特徴とする診断プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は出力インピーダンスの自動調整機能を持つ出力バッファを備える情報処理装置及びその診断プログラムに関し、特に自動調整を行う調整部のカウンタに診断プロセッサからリード、ライト出来る様にした情報処理装置及びその診断プログラムに関する。
【０００２】
【従来の技術】
半導体集積回路において、出力バッファの出力インピーダンスが伝送路のインピーダンスと整合しないと、信号の反射が生じることが知られている。伝送線路のインピーダンスは通常固定であるため、出力バッファのインピーダンスを変化させることで信号の反射を抑えることができる。
従来の出力インピーダンス整合回路は、図６に示す様に、通常のシステム立ち上げ時、伝送線路のインピーダンスに整合する様に設定された外部基準抵抗１に接続されたレプリカバッファ４の出力電位と定電位回路２の出力電位とを電圧比較回路３で比較する。
【０００３】
そして、その比較結果に応じカウントアップ／ダウン信号を調整カウンタ５に入力することにより、調整カウンタ５がカウントアップ／ダウン動作し、調整カウンタ出力信号によりレプリカバッファ４内の並列形態で接続された複数のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、レプリカバッファ４の出力インピーダンスが外部基準抵抗１のインピーダンスと整合したときに調整カウンタ５の値が収束する。
【０００４】
このときの調整カウンタ５の値を選択回路６及びプリバッファ７経由でメインバッファ８に設定することにより、前記レプリカバッファ１４と同様に並列形態で接続された複数のＭＯＳＦＥＴで構成されるメインバッファ８内のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされる。
【０００５】
これによりメインバッファ８の出力インピーダンスは外部基準抵抗１のインピーダンスと整合し、メインロジック９からの論理信号の出力インピーダンスは伝送線路のインピーダンスと整合する。
【０００６】
【発明が解決しようとする課題】
しかし、上記の出力インピーダンス整合回路は、前記調整カウンタ５には、調整値のＨＯＬＤ（Ｕｐ／Ｄｏｗｎ抑止）機能及びＲｅａｄ／Ｗｒｉｔｅ機能が組み込まれてはいなかったので、調整カウンタ５の内部状態値つまりインピーダンス調整値を知る効果的な手段は無かった。
【０００７】
この為、システムの評価時になんらかの動作不良が発生した場合に、その原因がインピーダンス調整回路系によるものかどうかを究明する事が困難であるという問題があった。
【０００８】
【課題を解決するための手段】
本発明の第１の情報処理装置は、選択的にオン／オフ可能な並列接続された複数個のトランジスタを有しインピーダンス調整機能を持つ出力バッファと、出力電位と基準電位との比較結果によりカウントアップ／ダウンされ前記複数個のトランジスタのオン／オフを制御する調整カウンタを有するインピーダンス調整部とを含む情報処理装置本体と、これを診断或いは監視する診断プロセッサを備えた情報処理装置であって、前記調整部に接続された診断プロセッサからの読出しパスと、診断プロセッサからのアドレスに従って前記調整カウンタを選択し読出しパスに送出する選択回路とを含み、調整カウンタの値を診断プロセッサから読み出すことを特徴とする。
【０００９】
本発明の第２の情報処理装置は、選択的にオン／オフ可能な並列接続された複数個のトランジスタを有しインピーダンス調整機能を持つ出力バッファと、出力バッファと同様に並列接続された複数個のトランジスタを有し、その出力に伝送路インピーダンスに見合う外部抵抗が接続されたレプリカバッファと、レプリカバッファの出力電位と基準電位とを比較し結果を調整値のアップ／ダウン指示として出力する電圧比較回路と、このアップ／ダウン指示を受けカウントアップ／ダウンし伝送路インピーダンスに整合する値に収束する調整カウンタと、収束した調整カウンタ値で前記複数個のトランジスタのオン／オフを制御する手段とを有するインピーダンス調整部とを含む情報処理装置本体と、これを診断或いは監視する診断プロセッサを備えた情報処理装置であって、前記調整部に接続された診断プロセッサからの読出しパスと、診断プロセッサからのアドレスに従って前記調整カウンタを選択し読出しパスに送出する選択回路とを含み、調整カウンタの状態値を診断プロセッサから読み出すことを特徴とする。
【００１０】
本発明の第３の情報処理装置は、前記第１、又は第２の情報処理装置であって、前記調整部に接続された診断プロセッサからの読出しパスと、前記読出用選択回路と、調整部に接続された診断プロセッサからの書込みパスと、診断プロセッサからのアドレスが前記調整カウンタを指定し、書込指示されれば前記書込パスからのデータを調整カウンタに書込む回路とを含み、調整カウンタの診断プロセッサからの読出及び書込を行うことを特徴とする。
【００１１】
本発明の第４の情報処理装置は、前記第３の情報処理装置であって、前記調整部には出力電位と基準電位との比較結果による調整カウンタのカウントアップ／ダウンを抑止すると共に、前記診断プロセッサからの調整カウンタへの書込を有効化するカウントアップ／ダウン抑止フラグと、診断プロセッサ３００からの指示によりカウントアップ／ダウン抑止フラグへの書込みを行う手段も有することを特徴とする。
【００１２】
本発明の第５の情報処理装置は、前記第１乃至第４の何れかの情報処理装置であって、前記診断プロセッサが、前記調整カウンタ値の規定範囲を記憶する手段と、前記情報処理装置本体の立ち上げから所定時間以上経過したことを見計らい前記アドレス指定を行った後、前記読出パスを通じ前記調整カウンタの値を読出し、出力し、読出し値が規定範囲内であるかを判定し判定内容を出力する手段とを有することを特徴とする。
【００１３】
本発明の第６の情報処理装置は、前記第３、又は第４の情報処理装置であって、前記診断プロセッサが、前記調整カウンタ値の規定範囲及び調整の増減幅値を記憶する手段と、前記情報処理装置本体の立ち上げから所定時間以上経過したことを見計らい、前記カウントアップ／ダウン抑止フラグをセットし、前記アドレス指定を行った後、読出パスを通じ前記調整カウンタの値を読出し、出力し、読出し値が前記規定範囲内であるかを判定し判定内容を出力する手段と、試験的調整指定の有無を取得し、指定されていれば前記読出値に対し前記増減幅値を加算或いは減算した値の調整カウンタへの書込みを指示し、調整カウンタ値の読出しを行い指示した値に設定されたかを判定し判定内容を出力する手段とを有することを特徴とする。
【００１４】
本発明の第１の診断プログラムは、前記第１乃至第４の何れかの情報処理装置の診断プロセッサに搭載されるプログラムであって、前記調整カウンタ値の規定範囲を予め記憶部の所定エリアに記憶する手順と、前記情報処理装置本体の立ち上げから所定時間以上経過したことを見計らい前記アドレス指定を行った後、読出パスを通じ前記調整カウンタの値を読出し、出力し、読出し値が前記規定範囲内であるかを判定し判定内容を出力する手順とを有することを特徴とする。
【００１５】
本発明の第２の診断プログラムは、前記第３、又は第４の情報処理装置の診断プロセッサに搭載されるプログラムであって、前記調整カウンタ値の規定範囲及び調整増減幅値を予め記憶部の所定エリアに記憶する手順と、前記情報処理装置本体の立ち上げから所定時間以上経過したことを見計らい、前記カウントアップ／ダウン抑止フラグをセットし、前記アドレス指定を行った後、読出パスを通じ前記調整カウンタの値を読出し、出力し、読出し値が前記規定範囲内であるかを判定し判定内容を出力する手順と、試験的調整指定の有無を取得し、指定されていれば前記読出値に対し前記増減幅値を加算或いは減算した値の調整カウンタへの書込みを指示し、調整カウンタ値の読出しを行い指示した値に設定されたかを判定し判定内容を出力する手順とを有することを特徴とする。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の情報処理装置の一実施例の構成を示すブロック図である。
【００１７】
本図を参照し、本発明の情報処理装置の本体は、インピーダンス調整部として、伝送線路のインピーダンスに整合する様に設定された外部基準抵抗１０と、定電位回路１１と、並列形態で接続された複数のＭＯＳＦＥＴで構成されるレプリカバッファ１４と、レプリカバッファ１４の出力電位５０と定電位回路１１の出力電位５１を比較する電圧比較回路１３と、電圧比較回路１３からの比較結果信号であるカウントアップ／ダウン信号５２によりカウントアップ／ダウン動作する調整カウンタ１５と、調整カウンタ出力信号５３とメインロジック１９からの論理信号５４を入力する選択回路１６とを含む。
【００１８】
バッファ部には選択回路出力信号５５を入力するプリバッファ１７と、プリバッファ出力信号５６を入力するメインバッファ１８を含む。
【００１９】
又、調整カウンタ周りとして調整カウンタ１５の値を読み取る為のＲｅａｄパス３４と調整カウンタ１５や、調整カウンタ１５のＵｐ／Ｄｏｗｎ抑止フラグに書き込む為のＷｒｉｔｅパス３１とＲｅａｄ／Ｗｒｉｔｅ時にカード・ＬＳＩを選択する信号３２、対象ビットを選択するビットアドレス信号３３、Ｗｒｉｔｅ指示信号３０を含む。
【００２０】
そして情報処理装置には診断プロセッサ３００を含み、診断プロセッサ３００は前記カード・ＬＳＩ選択信号３２、ビットアドレス信号３３やＷｒｉｔｅ指示信号３０を制御し、Ｕｐ／Ｄｏｗｎ抑止フラグをセットしてから調整カウンタ１５の内部状態値を読み取り、これを編集した値或いは指定値を調整カウンタ１５に書き込む。
【００２１】
診断プロセッサ３００の記憶部３０１の所定エリアには調整カウンタ１５の規定範囲値と試験的調整を行う際の調整増減幅値を保持している。
【００２２】
図２は、図１のインピーダンス調整部及びバッファ部の詳細構成を示すブロック図である。本図を参照し、メインバッファ１８はそれぞれ並列接続された４個のＦＥＴを含み、個々のＦＥＴはＯＮ時のインピーダンスが重み付けされている。レプリカバッファ１４も同様の構成である。
【００２３】
調整カウンタ１５は例えば４ビットのＵｐ／ｄｏｗｎカウンタで、各ビット出力がレプリカバッファ１４の対応ＦＥＴのゲートを制御する。又論理信号５４がＯＮの時にメインバッファの対応ＦＥＴのゲートを制御する。
【００２４】
診断プロセッサ３００から受けたビットアドレス信号３３はデコーダ２０でデコードされ抑止フラグ選択信号３３−１やカウンタビットｉ選択信号３３−２となるが、この出力はカード・ＬＳＩ選択信号３２がＬＳＩ８０を選択していれば有効化される。
【００２５】
図３は、図２の調整カウンタ１５の詳細構成を示すブロック図である。調整カウンタ１５のカウント値は、Ｕｐ／Ｄｏｗｎ抑止フラグ１５２がＯＦＦであれば、電圧比較回路１３からの比較結果信号であるカウントアップ、カウントダウン信号５２によりカウントアップ、ダウンする。
【００２６】
即ち、Ｕ／Ｄ信号でカウンタ本体１５１の値をインクリメント／デクリメントした入力データをカウンタ本体１５１の各ビットＦ／Ｆにストローブする。
【００２７】
Ｕｐ／Ｄｏｗｎ抑止フラグ１５２がＯＮであれば、Ｗｒｉｔｅ指示信号３０がＯＮでＷｒｉｔｅパス３１の値が、カウンタビットｉ選択信号３３−２で指定されるカウンタ本体１５１のＦ／Ｆにストローブされる。
【００２８】
即ち、図３のＣＴＷＴ信号とカウンタビットｉ選択信号３３−２（ｉ：０〜３）の論理積出力６０−１、・・、６０−４がＷｒｉｔｅパス３１からの入力データをカウンタ本体１５１の対応Ｆ／Ｆにストローブする。尚、上記各Ｆ／Ｆは上記何れのストローブもＯＦＦの状態では値が保持される。
【００２９】
又、Ｕｐ／Ｄｏｗｎ抑止フラグ１５２は電源投入時の初期リセットでリセットされ、診断プロセッサ３００からの制御で抑止フラグ選択信号３３−１がＯＮ（ビットアドレス信号がＵｐ／Ｄｏｗｎ抑止フラグ１５２を指定）で、Ｗｒｉｔｅ指示３０によりＷｒｉｔｅパス３１の値が前記同様にして書き込まれる。書き込まれた値は電源の切断、再投入を行わない限り保持される。
【００３０】
次に、本発明の実施の形態の動作について図面を参照して説明する。先ず、図２を参照し、インピーダンス調整部が行う自動調整動作を説明する。
【００３１】
図２において、電圧比較回路１３は、伝送線路のインピーダンスに整合する様に設定された外部基準抵抗１０に接続されたレプリカバッファ１４の出力電位５０と定電位回路１１の出力電位５１とを比較している。
【００３２】
そして比較結果に応じカウントアップ／ダウン信号５２を調整カウンタ１５に入力するので、調整カウンタ１５がカウントアップ／ダウン動作し、その結果として調整カウンタ出力信号５３が出力され、これによりレプリカバッファ１４内の並列形態で接続された複数のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされる。
【００３３】
例えば、調整カウンタ１５の初期値が”００１０”の場合、レプリカバッファ１４内の並列形態で接続された複数のＭＯＳＦＥＴのうちの”０”に対応するＭＯＳＦＥＴはＯＦＦ状態となり、ＯＦＦ状態のＭＯＳＦＥＴは無限大抵抗となり電流は流れない。
【００３４】
また、レプリカバッファ１４内の並列形態で接続された複数のＭＯＳＦＥＴのうちの”１”に対応するＭＯＳＦＥＴはＯＮ状態となり、ＯＮ状態のＭＯＳＦＥＴは抵抗となり電流が流れ、レプリカバッファ１４の出力電位５０は電圧比較回路１３によって定電位回路１１の出力電位５１と比較され、その比較信号であるカウントアップ／ダウン信号５２を調整カウンタ１５に入力することにより、調整カウンタ１５がカウントアップ／ダウン動作し、その結果としてレプリカバッファ１４内の各ＭＯＳＦＥＴのＯＮ／ＯＦＦ状態が修正される。
【００３５】
この様にしてレプリカバッファ１４の出力インピーダンスが外部基準抵抗１０のインピーダンスと整合したときに調整カウンタ１５の値が収束する。このときの調整カウンタ１５の値を選択回路１６及びプリバッファ１７経由でメインバッファ１８に設定する。
【００３６】
これにより、前記レプリカバッファ１４同様に並列形態で接続された複数のＭＯＳＦＥＴで構成されるメインバッファ１８内のＭＯＳＦＥＴが選択的にＯＮ／ＯＦＦされ、メインバッファ１８の出力インピーダンスは外部基準抵抗１０のインピーダンスと整合し、メインロジック１９からの論理信号５４の出力インピーダンスは伝送線路のインピーダンスと整合する。
次に図１及び図３を参照し、診断プロセッサ３００による調整カウンタ１５の読出、書込動作を説明する。
【００３７】
診断プロセッサ３００からビットアドレス信号３３でＵｐ／ｄｏｗｎ抑止フラグ１５２を指定後、Ｗｒｉｔｅパス３１を有効な値（例えば論理”１”）に設定しＷｒｉｔｅ指示３０をオンとしこのフラグをセットする。
【００３８】
これにより、調整カウンタ１５はＵｐ／Ｄｏｗｎ抑止状態に移行し、調整カウンタ１５の内部状態値は保持される。
【００３９】
次に、診断プロセッサ３００からビットアドレス信号３３で調整カウンタ１５の各ビットを順次指定すると、カウンタビットｉ選択が順次オンし、Ｒｅａｄパス３４により調整カウンタ１５の内部状態値は診断プロセッサ３００へ読み出される。
【００４０】
同様に、ビットアドレス信号３３で調整カウンタ１５の各Ｆ／Ｆを指定後Ｗｒｉｔｅ指示することで、Ｗｒｉｔｅパス３１を用いて、診断プロセッサ３００から調整カウンタ１５の対応するＦ／Ｆへ書き込まれる。
診断プロセッサ３００がインピーダンス調整値の試験的修正を行う場合は、読み出された調整カウンタ１５の内部状態値に、予め設定した増減幅値を加減算したオフセット値（オフセットされた値）を、Ｗｒｉｔｅパス３１を用いて、診断プロセッサ３００から調整カウンタ１５に対し、書き込みを行うことにより、メインバッファ１８の出力インピーダンスは変更される。
【００４１】
例えば、調整カウンタ１５の調整値が”０１１０”だった場合、この値は保存され、Ｒｅａｄパス３４からの読出値は”０１１０”となる。インピーダンス調整値の試験的修正を行う場合は、診断プロセッサ３００において、読み出された調整カウンタ１５の内部状態値”０１１０”に、例えば、”０００１”を加算した、オフセット値”０１１１”をＷｒｉｔｅパス３１を用いて、診断プロセッサ３００（図１参照）から調整カウンタ１５に対し、書き込みを行うことにより、メインバッファ１８の出力インピーダンスは変更される。
次に本発明の実施形態の全体動作を診断プロセッサ３００の処理手段ないし手順も含め説明する。図４及び図５は、本発明の情報処理装置の動作を、診断プロセッサ側から説明したフローチャートであり、又診断プロセッサ３００に搭載された診断プログラムの処理手順である。
【００４２】
図４を参照し、インピーダンス調整は装置の電源投入で自動的に開始され（ステップ１）、診断プロセッサ側ではインピーダンス調整が完了するまでの十分な時間を予め設定したタイマー等で監視している（ステップ２、３）。
【００４３】
上記時間が経過すると（ステップ２）、インピーダンス調整対象のＣＡＲＤ、例えばＣＡＲＤ１００を選択し、次にインピーダンス調整対象のＬＳＩ、例えばＬＳＩ８０を選択する（ステップ４）。
【００４４】
次にビットアドレス信号３３でＵｐ／Ｄｏｗｎ抑止フラグ１５２を指定し、Ｗｒｉｔｅパス３１をオン（論理”１”）しておきＷｒｉｔｅ指示３０を発行しＵｐ／Ｄｏｗｎ抑止フラグ１５２をセットする。これにより調整カウンタ１５をＵｐ／Ｄｏｗｎ抑止状態に移行させ、調整カウンタ１５の内部状態値を保持する（ステップ５）。
【００４５】
次にビットアドレス信号３３で調整カウンタ１５の各ビットを順次指定し、調整カウンタ１５の内部状態値をＲｅａｄパス３４により読み出し、表示装置等に出力する（ステップ６）。読み出した調整カウンタ１５の内部状態値が規定の範囲内かどうかを判定する（ステップ７）。
【００４６】
尚、調整カウンタ値の規定の範囲は、例えばＬＳＩ８０から受信側のＣＡＲＤ２００上のＬＳＩとの間の伝送動作が正常に行われた際に読み取った自動調整値に対し多少の変動（温度変動等）を考慮した範囲であり、ＣＡＲＤ毎に診断プロセッサ３００の記憶部の所定エリアに保持している。
【００４７】
調整カウンタ１５の内部状態値が規定の範囲内であれば、判定ＯＫ（範囲内）である旨と規定範囲を表示装置等に出力する（ステップ８）。
【００４８】
次にインピーダンス調整するかを問い合わせ、しないが指定されれば（ステップ９）、Ｗｒｉｔｅパスを通じＵｐ／Ｄｏｗｎ抑止フラグ１５２をリセットし（ステップ１０）終了する。調整するが指定されるとステップ１３のオフセット値の設定に進む。
【００４９】
一方、調整カウンタ１５の内部状態値が規定の範囲内でない場合、範囲外である旨と規定範囲を表示装置等に出力し、調整カウンタ１５の故障またはインピーダンス調整回路系の故障が疑われる旨のメッセージも出力する（ステップ１１）。
【００５０】
故障調査に進むかを問い合わせ、しないが指定されれば（ステップ１２）、Ｕｐ／Ｄｏｗｎ抑止フラグ１５２をリセットし終了する。故障調査に進むが指定されるとステップ１３のオフセット値の設定に進む。
【００５１】
図５に移り、インピーダンス調整する場合は、読み出した調整カウンタ１５の内部状態値から増減幅値分オフセットした値を設定し、故障調査では規定範囲内の所定の値を設定し（ステップ１３）、設定した値の調整カウンタ１５への書き込みを指示する（ステップ１４）。
【００５２】
次に調整カウンタ１５の内部状態値をＲｅａｄパス３４により読み出し（ステップ１５）、読み出した調整カウンタ１５の内部状態値が期待値に一致するかどうかを調べる（ステップ１６）。
【００５３】
調整カウンタ１５の内部状態値が期待値に一致する場合は書込成功を出力し（ステップ１７）終了する。調整カウンタ１５の内部状態値が期待値通りでない場合は、書込失敗を出力し（ステップ１８）カウンタ値の再修正を行うかどうか問い合わせ（ステップ１９）、再修正を行わない場合は終了し、カウンタ値の再修正を行う場合は、オフセット値を修正し（ステップ２０）、Ｗｒｉｔｅパス３１を用いて調整カウンタ１５への書き込みを行なう（ステップ１４）。このカウンタ設定値の再修正は書込できるまで数回繰り返す。
【００５４】
この様にして故障調査を行う場合は、正常な調整カウンタ１５として想定される規定の範囲内の値がオフセット値として設定される。この状態でＬＳＩ８０から受信側のＬＳＩ間の伝送動作が正常に復帰するかを伝送試験プログラム等を実行して確認することで調整回路系の故障と断定できる。
又、調整値が規定範囲内であるがオフセットした設定がされた状態で、伝送動作が正常になった場合には伝送動作不良の原因として伝送路のケーブル等のインピーダンス特性不良等に集約出来る。
【００５５】
又、情報処理装置の立ち上げ時の初期診断で調整カウンタの自動調整値を読み取り規定の範囲か判定し、範囲外であれば其の旨を出力する。そして規定範囲の所定の値を設定するようにしてもよい。
【００５６】
以上の説明では情報処理装置本体の調整部にレプリカバッファ１４を設け、これに対する調整の収束値をメインバッファに適用する例としたが、レプリカバッファ１４を設けずメインバッファ１８の出力で直接調整する様にしてもよい。
【００５７】
又、Ｕｐ／Ｄｏｗｎ抑止フラグ１５２への診断プロセッサ３００からの書込みはアドレス指定とＷｒｉｔｅパスデータの書込で行う方式に限定するものでなく、専用セット信号等で行っても良い。
【００５８】
又、Ｗｒｉｔｅパス３１やＲｅａｄパス３４は１ビットのシリアルバスとしたが、複数ビットのパラレルバスとしてもよい。
【００５９】
【発明の効果】
以上説明した様に、本発明によれば調整カウンタの値を容易に読み出せるので、システム評価時になんらかの動作不良が発生した場合に、その原因がインピーダンス調整回路系の故障によるものかどうかを容易に判定出来る（従来、その測定には特別な測定器が必要であり、問題解明に時間が掛かっていた）。又、信頼性向上の為のデータ収集を可能にする。
本発明によれば診断プロセッサから調整カウンタへ書込出来、その状態で情報処理装置を運転出来るので、システム評価時の動作不良の原因がインピーダンス調整回路系の故障によるものかどうかを究明する際の、試験的なインピーダンス調整が出来る。
更に、情報処理装置の立ち上げ時の初期診断に調整カウンタの自動調整値を読み取り規定の範囲かどうかを確認出来、伝送動作の間欠障害等を事前に防止できる。
【図面の簡単な説明】
【図１】本発明の情報処理装置の実施形態の構成を示すブロック図。
【図２】図１のインピーダンス調整部及びバッファ部の詳細構成を示すブロック図。
【図３】図２の調整カウンタ１５の詳細構成を示すブロック図。
【図４】本発明の情報処理装置の動作を、診断プロセッサ側から説明したフローチャート。
【図５】本発明の情報処理装置の動作を、診断プロセッサ側から説明したフローチャート。
【図６】従来の出力インピーダンス整合回路を説明するための図。
【符号の説明】
１０　　外部基準抵抗
１１　　定電位回路
１３　　電圧比較回路
１４　　レプリカバッファ
１５　　調整カウンタ
１５１　　カウンタ本体
１５２　　Ｕｐ／Ｄｏｗｎ抑止フラグ
１６　　選択回路
１７　　プリバッファ
１８　　メインバッファ
１９　　メインロジック
２０　　デコーダ
３０　　Ｗｒｉｔｅ指示信号
３１　　Ｗｒｉｔｅパス
３２　　カード・ＬＳＩ選択信号
３３　　ビットアドレス信号
３３−１　　抑止フラグ選択信号
３３−２　　カウンタビットｉ選択信号
３４　　Ｒｅａｄパス
８０　　ＬＳＩ
１００、２００　　ＣＡＲＤ
３００　　診断プロセッサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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