(57)【要約】【課題】ボルテージレギュレータあるいはボルテージディテクタの基準電圧のＰＳＲＲを向上すると共に、低電圧から高電圧まで安定した基準電圧を発生する。【解決手段】半導体集積回路は、入力電圧を直接入力する第２のボルテージレギュレータ２１と、第２のボルテージレギュレータ２１の出力電圧Ｖ１を入力電圧とする基準電圧発生回路１１と、該基準電圧発生回路１１の出力電圧Ｖｒｅｆを基準電圧として用いるボルテージレギュレータ３１またはボルテージディテクタ３１Ａとを具備する。また、基準電圧発生回路１１の入力電圧を供給する第２のボルテージレギュレータ２１をＩＣ外付けにすることも可能である。さらに、第２のボルテージレギュレータの出力電圧を、トリミングによって変更可能にしてもよい。【選択図】        図１
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【特許請求の範囲】
【請求項１】
ボルテージレギュレータからなる半導体集積回路であって、
入力電圧を直接入力する第２のボルテージレギュレータと、
該第２のボルテージレギュレータの出力電圧を入力電圧とする基準電圧発生回路と、
該基準電圧発生回路の出力電圧を基準電圧として用いるボルテージレギュレータとを具備することを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記基準電圧発生回路の入力電圧を供給する第２のボルテージレギュレータをＩＣ外付けとすることを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
前記基準電圧発生回路の入力電圧を供給する第２のボルテージレギュレータの出力電圧を、トリミングによって変更可能とすることを特徴とした半導体集積回路。
【請求項４】
ボルテージディテクタからなる半導体集積回路であって、
入力電圧を直接入力するボルテージレギュレータと、
該ボルテージレギュレータの出力電圧を入力電圧とする基準電圧発生回路と、
該基準電圧発生回路の出力電圧を基準電圧として用いるボルテージディテクタとを具備することを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣ化された高耐圧のボルテージレギュレータに関し、特にＰＳＲＲ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ）の大きなボルテージレギュレータあるいはボルテージディテクタの半導体集積回路に関するものである。
【０００２】
【従来の技術】
従来の基準電圧源と誤差増幅回路によって構成されるボルテージレギュレータの構成を図２で説明する。
図２において、ボルテージレギュレータ３２は、基準電圧発生回路１１と誤差増幅回路５１と抵抗Ｒ１，Ｒ２とＰｃｈＭＯＳトランジスタ６１から構成される。ここで、Ｖｒｅｆは、基準電圧発生回路１１が発生した通常基準電圧、Ｖｄｄは入力電圧、Ｖｏｕｔは出力電圧である。
この場合、出力電圧Ｖｏｕｔは、Ｖｒｅｆ＊（Ｒ１＋Ｒ２）／Ｒ２となり、Ｖｒｅｆが入力電圧に係わらず一定であることはボルテージレギュレータ３２にとって非常に重要となる。しかしながら、この通常基準電圧Ｖｒｅｆは入力電圧Ｖｄｄが変化するとわずかながら変化する。その値は一般的に入力電圧Ｖｄｄの変化に対して概略０．０５〜０．１％／Ｖである。入力電圧範囲が小さければ、出力電圧に対して十分に小さな割合であるため、問題にはならない。
【０００３】
ところで、スイッチやキャパシタなどを集積化すると、各素子には無視できない大きな寄生容量が発生する。特にキャパシタに並列に接続される寄生容量などは、積分時定数に対して直接的な誤差となる。これらの寄生容量は、ＩＣ化した場合のシリコン基板またはｐ領域のウェルに対して発生する。基板やウェルの電位は、一般に電源電圧にバイアスされているが、交流的には接地電位と同じになるはずである。しかし、電源線には周辺回路の動作により、種々の雑音が重畳される場合が多く、寄生容量を介して信号路に雑音が混入することが多い。この雑音の抑圧度をＰＳＲＲ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｒｅｊｅｃｔｉｏｎ  Ｒａｔｉｏ）と呼ぶ。
【０００４】
図２の回路では、入力電圧Ｖｄｄが直接、基準電圧発生回路１１に入力される。基準電圧発生回路１１の出力電圧（基準電圧Ｖｒｅｆ）は、通常、入力電圧依存性を有しており、入力電圧が大きくなるに従って少しずつ大きくなる。入力電圧範囲が小さければ、この基準電圧Ｖｒｅｆの変化も小さく、問題にならない。
例えば、基準電圧Ｖｒｅｆの入力電圧依存性が０．０２％／Ｖとし、ボルテージレギュレータ３２の出力電圧を５Ｖとする。入力電圧範囲が５Ｖから１０Ｖであれば、ボルテージレギュレータ３２の出力電圧変化は１２．５ｍＶと出力電圧の０．２５％に過ぎない。これは一般的なボルテージレギュレータの出力電圧精度±２％に対して充分小さい。しかし、入力電圧範囲が５Ｖから５０Ｖの場合、ボルテージレギュレータ３２の出力電圧変化は、１１２．５ｍＶと出力電圧の２．２５％にもなる。これでは、入力電圧電圧範囲が５Ｖから５０Ｖに変化する場合に、出力電圧精度±２％のボルテージレギュレータを実現することが不可能であることは明らかである。
【０００５】
【発明が解決しようとする課題】
このように、従来のボルテージレギュレータにおいて、例えば、図２の場合、基準電圧発生回路１１の入力電圧はＶｄｄであるため、入力電圧に交流的な雑音が入力されたときには、基準電圧Ｖｒｅｆにも基準電圧発生回路１１のＰＳＲＲを除去限界とする雑音が重畳される。このため、ボルテージレギュレータ３２の出力電圧Ｖｏｕｔにも雑音が重畳され、ボルテージレギュレータ３２のＰＳＲＲが特性劣化する、という問題があった。
ボルテージレギュレータ３２のＰＳＲＲを向上させるためには、基準電圧発生回路１１のＰＳＲＲを向上させることが不可欠である。
なお、ボルテージレギュレータのみならず、ボルテージディテクタに対しても同じ問題が生じている。
【０００６】
本発明の目的は、基準電圧のＰＳＲＲを向上させるとともに、低電圧から高電圧まで安定した基準電圧を発生させることが可能なボルテージレギュレータあるいはボルテージディテクタの半導体集積回路を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体集積回路は、入力電圧を直接入力する第２のボルテージレギュレータと、該第２のボルテージレギュレータの出力電圧を入力電圧とする基準電圧発生回路と、該基準電圧発生回路の出力電圧を基準電圧として用いるボルテージレギュレータとを具備することを特徴としている。
【０００８】
また、基準電圧発生回路の入力電圧を供給する第２のボルテージレギュレータをＩＣ外付けとすることも特徴としている。
さらに、基準電圧発生回路の入力電圧を供給する第２のボルテージレギュレータの出力電圧を、トリミングによって変更可能にすることも特徴としている。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を、図２により詳細に説明する。
（第１の実施形態）
図２は、本発明の第１の実施形態に係る基準電圧発生回路と、それを用いたボルテージレギュレータの構成図である。
本実施形態に係る半導体集積回路は、基準電圧発生回路４１とボルテージレギュレータ３１とから構成される。特に、基準電圧発生回路４１は、第２のボルテージレギュレータ２１と基準電圧発生回路１１とから構成される点で従来とは全く異なる。
なお、基準電圧発生回路４１の構成に特徴があり、発生した基準電圧Ｖｒｅｆが入力する誤差増幅回路５１、ＰｃｈＭＯＳトランジスタ６１、抵抗Ｒ１，Ｒ２の構成は従来と変更はない。
【００１０】
ＩＣの入力電圧Ｖｄｄは、ＩＣ内蔵の第２のボルテージレギュレータ２１によって定電圧化（Ｖ１）される。電圧Ｖ１は、基準電圧発生回路１１に入力され、基準電圧Ｖｒｅｆが発生される。入力電圧Ｖｄｄが低電圧から高電圧まで変化した場合、第２のボルテージレギュレータ２１によって定電圧化された電圧Ｖ１の変化はボルテージレギュレータ３１の出力電圧の５％に満たない。つまり、基準電圧発生回路１１の入力電圧の変化が小さい。従って、入力電圧Ｖｄｄが低電圧から高電圧まで変化した場合にも、非常に安定した基準電圧Ｖｒｅｆを得ることができる。このため、ボルテージレギュレータ３２の出力電圧も、入力電圧Ｖｄｄが低電圧から高電圧まで変化したとしても安定する。
【００１１】
また、出力電圧Ｖ１は、第２のボルテージレギュレータ２１によって定電圧化されているため、ＩＣの入力電圧Ｖｄｄに雑音があった場合にも、雑音は第２のボルテージレギュレータ２１のＰＳＲＲの限界まで除去されて、基準電圧発生回路１１へ入力されるため、基準電圧ＶｒｅｆへのＶｄｄ雑音の影響を小さくすることができる。これにより、ボルテージレギュレータ３１のＰＳＲＲも向上する。
【００１２】
（第２の実施形態）
本発明の第２の実施形態について説明する。
図１の構成で、基準電圧発生回路４１内の第２のボルテージレギュレータ２１を外付けにする。簡単に挿入可能にしておけば、特性の最も適したボルテージレギュレータを選択して挿入することにより、使用方法に応じて所望の特性を持つボルテージレギュレータを第２のボルテージレギュレータ２１として使用することができる。
【００１３】
（第３の実施形態）
本発明の第３の実施形態について説明する。
図１の構成で、基準電圧発生回路４１内の第２のボルテージレギュレータ２１の出力電圧をトリミングにより決定する。トリミングは、レーザ光線により抵抗膜の一部分を削り取る方法（レーザカット法）と、陽極酸化により抵抗膜の表面を徐々に絶縁物化する方法とがある。レーザカット法では、抵抗膜のパターンが変化するため、マイクロ波特性に影響を及ぼすことがある。
また、レーザトリミングには、ビットをレーザで切断する方法もある。電源ＩＣではこの方法で行われている。
これらのトリミングは、集積回路の性能を最大限に引き出すために、実動作上で特性を計測しながら、集積回路上の抵抗値を調整する。
【００１４】
（第４の実施形態）
図３は、本発明の第４の実施形態に係るボルテージディテクタの構成図である。
本実施形態に係る半導体集積回路は、基準電圧発生回路４１とボルテージディテクタ３１Ａとから構成される。特に、基準電圧発生回路４１は、第２のボルテージレギュレータ２１と基準電圧発生回路１１とから構成される点で従来とは全く異なる。
なお、基準電圧発生回路４１の構成に特徴があり、発生した基準電圧Ｖｒｅｆが入力する誤差増幅回路５１と、その出力Ｖｏｕｔには変更はない。
【００１５】
ＩＣの入力電圧Ｖｄｄは、ＩＣ内蔵の第２のボルテージレギュレータ２１によって定電圧化（Ｖ１）される。電圧Ｖ１は、基準電圧発生回路１１に入力され、基準電圧Ｖｒｅｆが発生される。入力電圧Ｖｄｄが低電圧から高電圧まで変化した場合、第２のボルテージレギュレータ２１によって定電圧化された電圧Ｖ１の変化はボルテージディテクタ３１Ａの出力電圧の５％に満たない。つまり、基準電圧発生回路１１の入力電圧の変化が小さい。従って、入力電圧Ｖｄｄが低電圧から高電圧まで変化した場合にも、非常に安定した基準電圧Ｖｒｅｆを得ることができる。このため、ボルテージディテクタ３１Ａの出力電圧Ｖｏｕｔも、入力電圧Ｖｄｄが低電圧から高電圧まで変化したとしても安定する。
【００１６】
また、出力電圧Ｖ１は、第２のボルテージレギュレータ２１によって定電圧化されているため、ＩＣの入力電圧Ｖｄｄに雑音があった場合にも、雑音は第２のボルテージレギュレータ２１のＰＳＲＲの限界まで除去されて、基準電圧発生回路１１へ入力されるため、基準電圧ＶｒｅｆへのＶｄｄ雑音の影響を小さくすることができる。これにより、ボルテージディテクタ３１ＡのＰＳＲＲも向上する。
【００１７】
【発明の効果】
以上説明したように、本発明によれば、以下のような効果を奏する。
（１）ボルテージレギュレータを安定化された入力電圧で基準電圧発生回路を動作させることができるので、基準電圧のＰＳＲＲを向上できると共に、低電圧から高電圧まで安定した基準電圧を発生することができる（請求項１）。
（２）基準電圧発生回路の入力電圧を発生する第２のボルテージレギュレータを外付けにすることで、使用方法に応じて所望の特性を持つボルテージレギュレータを選択することができる（請求項２）。
（３）トリミングで第２のボルテージレギュレータの出力電圧を決定するので、製造バラツキによらずに、出力電圧を一定にすることができる。その結果、基準電圧発生回路の入力電圧として、基準電圧発生回路が安定して動作する電圧を製造バラツキによらず得ることができる（請求項３）。
（４）入力電圧の高いボルテージディテクタについても、全く同じように適用できるので、ボルテージディテクタの基準電圧を低電圧から高電圧まで安定して発生することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係るボルテージレギュレータの構成図である。
【図２】従来のボルテージレギュレータの構成例図である。
【図３】本発明の実施形態に係るボルテージディテクタの構成図である。
【符号の説明】
１１…基準電圧発生回路、２１…第２のボルテージレギュレータ、
３１…ボルテージレギュレータ、３１Ａ…ボルテージディテクタ、
４１…本発明の基準電圧発生回路、５１…誤差増幅回路、
６１…ＰｃｈＭＯＳトランジスタ、Ｒ１，Ｒ２…抵抗、
Ｖｄｄ…入力電圧、Ｖｏｕｔ…出力電圧、Ｖｒｅｆ…基準電圧、
Ｖ１…第２のボルテージレギュレータの出力電圧。
【図１】
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【図２】
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【図３】
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