(57)【要約】【課題】低電力動作モードに移行可能な半導体装置において、低消費電力化および回路面積の縮小化を同時に実現する半導体装置を提供する。【解決手段】半導体装置において、低電力動作モードに移行する際に所定時間を計時する計時回路２８は、ＣＲ型時定数回路５４と、相補型のＮＯＲゲート５２とを含む。計時回路２８は、信号ＥＮＡＢＬＥがＬレベルとなると、容量素子Ｃ１から抵抗素子Ｒ１を介して電荷の放電を開始する。放電が進むとＮＯＲゲート５２が動作し、電力制御信号ＰＷＲＣＮＴＬがＬレベルで出力され、半導体装置は低電力動作モードに移行する。このように、計時回路２８は、計時を行なうための多段の遅延回路やラッチ回路を含まないため、消費電力が少なく、かつ、回路面積も小さい。【選択図】　　　　図２
2004030816.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時よりも低電力で動作する低電力動作モードに移行可能な半導体装置であって、
当該半導体装置に入力される所定の信号が所定の時間活性化されたとき、前記低電力動作モードに移行するための制御信号を活性化する計時回路と、
前記制御信号に応じて消費電力を低減する内部回路とを備え、
前記計時回路は、
容量素子および抵抗素子で構成され、前記容量素子の容量値および前記抵抗素子の抵抗値によって定まる時定数で前記容量素子に対して電荷の充放電が行なわれるＣＲ型時定数回路と、
前記容量素子の充電状態によって定まる電圧レベルに基づいて前記制御信号を活性化する信号出力回路とを含み、
前記所定の時間は、前記ＣＲ型時定数回路の前記時定数によって決定される、半導体装置。
【請求項２】
前記内部回路は、差動増幅回路を含み、
前記差動増幅回路は、前記制御信号に応じて直流電流を低減する、請求項１に記載の半導体装置。
【請求項３】
前記計時回路は、前記容量素子に対して電荷を充放電する充放電制御回路をさらに含み、
前記充放電制御回路は、前記所定の信号が第１の論理レベルのとき、前記容量素子に電荷を充電し、前記所定の信号が第２の論理レベルのとき、前記容量素子から電荷を放電する、請求項１に記載の半導体装置。
【請求項４】
前記容量素子は、接地ノードと前記信号出力回路の入力ノードとの間に接続され、
前記抵抗素子は、前記入力ノードと前記接地ノードとの間に接続され、
前記充放電制御回路は、
電源ノードと前記入力ノードとの間に接続される第１のトランジスタと、
前記入力ノードと接地ノードとの間に接続され、前記抵抗素子と直列に接続される第２のトランジスタとからなり、
前記第１のトランジスタは、前記所定の信号が前記第１の論理レベルのとき活性化され、
前記第２のトランジスタは、前記所定の信号が前記第２の論理レベルのとき活性化される、請求項３に記載の半導体装置。
【請求項５】
前記信号出力回路は、前記入力ノードの電圧レベルが所定のしきい値よりも低くなると、前記制御信号を活性化する、請求項４に記載の半導体装置。
【請求項６】
前記計時回路は、前記電源ノードと前記入力ノードとの間に接続されるもう１つの容量素子をさらに含む、請求項４に記載の半導体装置。
【請求項７】
前記計時回路は、前記容量素子に対して電荷を充放電する充放電制御回路をさらに含み、
前記充放電制御回路は、前記所定の信号が第１の論理レベルのとき、前記容量素子から電荷を放電し、前記所定の信号が第２の論理レベルのとき、前記容量素子に電荷を充電する、請求項１に記載の半導体装置。
【請求項８】
前記容量素子は、電源ノードと前記信号出力回路の入力ノードとの間に接続され、
前記抵抗素子は、前記電源ノードと前記入力ノードとの間に接続され、
前記充放電制御回路は、
前記電源ノードと前記入力ノードとの間に接続され、前記抵抗素子と直列に接続される第１のトランジスタと、
前記入力ノードと接地ノードとの間に接続される第２のトランジスタとからなり、
前記第１のトランジスタは、前記所定の信号が前記第２の論理レベルのとき活性化され、
前記第２のトランジスタは、前記所定の信号が前記第１の論理レベルのとき活性化される、請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、通常動作時よりも低電力で動作する低電力動作モードに移行可能な半導体装置に関する。
【０００２】
【従来の技術】
電子機器の小型化および低消費電力化に伴い、これら電子機器に搭載される半導体装置に対する低消費電力化の要求が厳しくなっている。半導体装置の低消費電力化は、その半導体装置が搭載される電子機器の仕様に従って、半導体装置における所定の回路の動作を停止させ、その回路における消費電流を零とすること、あるいは、半導体装置における所定の回路に入力される信号の周波数レートを下げ、その回路における充放電電流を低減することによって実現される。
【０００３】
すなわち、半導体装置において、通常動作時よりも低電力で動作する低電力動作モード時は、一般に演算やデータの入出力は行なわれないので、たとえば、計数回路や演算回路などでは、動作の停止あるいは入力信号の周波数レートを下げることで、これらの回路における消費電力が削減され、半導体装置の低消費電力化が実現される。
【０００４】
しかしながら、半導体装置が通電状態にある以上、動作を停止させることができない回路も存在する。以下に説明する図７および図８は、そのような回路の一例を示したものである。
【０００５】
図７は、外部から入力される低電力動作モード指令を受ける入力回路の構成を示した回路図である。
【０００６】
図７を参照して、入力回路２６０は、ＰチャネルＭＯＳトランジスタＰ１０１〜Ｐ１０４と、ＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２と、インバータ１０１，１０２と、ノードＮＤ１０１〜ＮＤ１０３とを含む。
【０００７】
ＰチャネルＭＯＳトランジスタＰ１０１は、内部電源ノードｉｎｔ．ＶｄｄおよびノードＮＤ１０１に接続され、ゲートが接地ノードＧＮＤに接続される。ＰチャネルＭＯＳトランジスタＰ１０２は、内部電源ノードｉｎｔ．ＶｄｄおよびノードＮＤ１０１に接続され、インバータ１０１の出力信号をゲートに受ける。ＰチャネルＭＯＳトランジスタＰ１０３は、ノードＮＤ１０１，ＮＤ１０２に接続され、ゲートがノードＮＤ１０２に接続される。ＰチャネルＭＯＳトランジスタＰ１０４は、ノードＮＤ１０１，ＮＤ１０３に接続され、ゲートがノードＮＤ１０２に接続される。ＮチャネルＭＯＳトランジスタＮ１０１は、ノードＮＤ１０２および接地ノードＧＮＤに接続され、基準電圧ＶＲＥＦをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１０２は、ノードＮＤ１０３および接地ノードＧＮＤに接続され、入力電圧ＳＩＧをゲートに受ける。
【０００８】
また、インバータ１０１は、後述する電力制御信号ＰＷＲＣＮＴＬの論理レベルを反転した信号を出力する。インバータ１０２は、入力ノードがノードＮＤ１０３に接続され、入力信号の論理レベルを反転した信号を内部信号ｉｎｔＳＩＧとして出力する。
【０００９】
ＰチャネルＭＯＳトランジスタＰ１０１〜Ｐ１０４およびＮチャネルＭＯＳトランジスタＮ１０１，Ｎ１０２は、カレントミラー差動アンプを構成する。入力電圧ＳＩＧは、半導体装置を低電力動作モードに移行させるか否かに応じて、外部から印加される電圧である。基準電圧ＶＲＥＦは、入力電圧ＳＩＧのしきい値電圧である。
【００１０】
すなわち、入力電圧ＳＩＧが基準電圧ＶＲＥＦよりも高いとき、ノードＮＤ１０３の電圧は、信号の論理レベルがＬ（論理ロー）レベルに相当する電圧となり、内部信号ｉｎｔＳＩＧの論理レベルはＨ（論理ハイ）レベルとなる。
【００１１】
一方、入力電圧ＳＩＧが基準電圧ＶＲＥＦよりも低いとき、ノードＮＤ１０３の電圧は、信号の論理レベルがＨレベルに相当する電圧となり、内部信号ｉｎｔＳＩＧの論理レベルはＬレベルとなる。
【００１２】
このように、入力電圧ＳＩＧの電圧レベルの高低に応じて内部信号ｉｎｔＳＩＧの論理レベルが切替わり、低電力動作モードと通常動作モードとの切替が行なわれる。
【００１３】
電力制御信号ＰＷＲＣＮＴＬは、後述する計時回路から出力される信号であって、低電力動作モード時、論理レベルがＬレベルとなる信号である。そして、電力制御信号ＰＷＲＣＮＴＬがＬレベルであるとき、ＰチャネルＭＯＳトランジスタＰ１０２がＯＦＦするので、カレントミラー差動アンプの直流電流が減少し、入力回路２６０における消費電力が低減される。
【００１４】
しかしながら、この入力回路２６０においては、低電力動作モード時、その消費電力を低減させることはできるが、その動作を停止させることはできない。低電力動作モード時に入力回路２６０を停止させると、もはや半導体装置において入力電圧ＳＩＧを受けることができず、低電力動作モードから通常動作モードに復帰することができなくなるからである。
【００１５】
次に、図８は、半導体装置の内部回路に電力を供給する内部電源発生回路の構成を示した回路図である。図８に示す内部電源発生回路は、特に、図７に示した、外部から低電力動作モード指令を受ける入力回路２６０に内部電源を供給している。
【００１６】
図８を参照して、内部電源発生回路３００は、ＰチャネルＭＯＳトランジスタＰ１１１〜Ｐ１１３と、ＮチャネルＭＯＳトランジスタＮ１１１〜Ｎ１１４と、ノードＮＤ１１１〜ＮＤ１１４とを含む。
【００１７】
ＰチャネルＭＯＳトランジスタＰ１１１は、外部電源ノードＶｄｄおよびノードＮＤ１１２に接続され、ゲートがノードＮＤ１１１に接続される。ＰチャネルＭＯＳトランジスタＰ１１２は、外部電源ノードＶｄｄおよびノードＮＤ１１１に接続され、ゲートがノードＮＤ１１１に接続される。ＮチャネルＭＯＳトランジスタＮ１１１は、ノードＮＤ１１２，ＮＤ１１３に接続され、基準電圧Ｖｒｅｆをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１１２は、ノードＮＤ１１１，ＮＤ１１３に接続され、電圧Ｖｃｏｍｐをゲートに受ける。
【００１８】
また、ＮチャネルＭＯＳトランジスタＮ１１３は、ノードＮＤ１１３および接地ノードＧＮＤに接続され、ゲートが外部電源ノードＶｄｄに接続される。ＮチャネルＭＯＳトランジスタＮ１１４は、ノードＮＤ１１３および接地ノードＧＮＤに接続され、電力制御信号ＰＷＲＣＮＴＬをゲートに受ける。さらに、ＰチャネルＭＯＳトランジスタＰ１１３は、外部電源ノードＶｄｄおよびノードＮＤ１１４に接続され、ゲートがノードＮＤ１１２に接続される。そして、この内部電源発生回路３００の出力である内部電源電圧ｉｎｔ．ＶｄｄがノードＮＤ１１４に出力される。
【００１９】
ＰチャネルＭＯＳトランジスタＰ１１１，Ｐ１１２およびＮチャネルＭＯＳトランジスタＮ１１１〜Ｎ１１４は、カレントミラー差動アンプを構成する。電圧Ｖｃｏｍｐは、内部電源電圧ｉｎｔ．Ｖｄｄに比例する電圧である。基準電圧Ｖｒｅｆは、内部電源電圧ｉｎｔ．Ｖｄｄの目標電圧に対応する電圧である。
【００２０】
内部電源電圧ｉｎｔ．Ｖｄｄに比例する電圧Ｖｃｏｍｐが基準電圧Ｖｒｅｆよりも高いとき、ノードＮＤ１１２の電圧レベルが上昇する。したがって、ＰチャネルＭＯＳトランジスタＰ１１３がＯＦＦし、内部電源電圧ｉｎｔ．Ｖｄｄは低下する。一方、電圧Ｖｃｏｍｐが基準電圧Ｖｒｅｆよりも低いとき、ノードＮＤ１１２の電圧レベルが低下する。したがって、ＰチャネルＭＯＳトランジスタＰ１１３がＯＮし、内部電源電圧ｉｎｔ．Ｖｄｄは上昇する。このようにして、内部電源電圧ｉｎｔ．Ｖｄｄが、基準電圧Ｖｒｅｆに基づいて所定の電圧に調整される。
【００２１】
内部電源発生回路３００においては、低電力動作モード時において電力制御信号ＰＷＲＣＮＴＬがＬレベルであるとき、ＮチャネルＭＯＳトランジスタＮ１１４がＯＦＦするので、カレントミラー差動アンプの直流電流が減少し、この内部電源発生回路３００における消費電力が低減される。
【００２２】
ここで、この内部電源発生回路３００についても、低電力動作モード時、その消費電力を低減させることはできるが、その動作を停止させることはできない。低電力動作モード時に内部電源発生回路３００を停止させると、図７に示した入力回路２６０の電源が消失し、もはや半導体装置において入力電圧ＳＩＧを受けることができず、低電力動作モードから通常動作モードに復帰することができなくなるからである。
【００２３】
上述したように、図７に示した入力回路２６０および図８に示した内部電源発生回路３００においては、低電力動作モード時、回路の動作を停止することはできないものの、電力制御信号ＰＷＲＣＮＴＬを用いてカレントミラー差動アンプの直流電流を減少させ、消費電力を低減させることはできる。
【００２４】
しかしながら、差動アンプの直流電流を減少させると、差動アンプの充放電電流は直流電流によって制限されているため、原理的に差動アンプの応答速度が低下する。通常動作モードから低電力動作モードへの移行は、差動アンプの直流電流を低減させていない状況で行なわれるため、差動アンプは通常の応答速度で動作するが、低電力動作モードから通常動作モードへの移行時は、差動アンプの直流電流を低減させた状況で行なわれるため、差動アンプの応答速度は遅い。したがって、差動アンプへの入力が高周波になると、差動アンプが応答できなくなる。
【００２５】
そして、このような回路において、通常動作モードと低電力動作モードとの状態遷移が高周波で繰返されると、回路動作が不安定となり、回路が機能しなくなることがある。
【００２６】
そこで、従来より、外部から低電力動作モードの指令を受けたとき、一定時間経過した後に、実際に低電力動作モードに移行することが行なわれている。こうすることで、低電力動作モード指令を受けた後、即座に通常動作モードに復帰するような指令を受けたときは、低電力動作モードには移行せず、低電力動作モード指令が一定時間継続したときに低電力動作モードに移行させることにより、回路動作の不安定化を防止することができる。
【００２７】
図９は、上述した機能を備える計時回路の構成を示した回路図である。
図９を参照して、計時回路２８０は、ラッチ回路２９１と、リセット機能付きの遅延回路２９２と、インバータ１２１〜１２３とを含む。ラッチ回路２９１は、ＮＡＮＤゲート１３１〜１３３とからなる。リセット機能付き遅延回路２９２は、インバータ１２４〜１２９と、ＮＡＮＤゲート１３４〜１３６とからなる。
【００２８】
インバータ１２１は、信号ＥＮＡＢＬＥの論理レベルを反転した信号を出力する。ＮＡＮＤゲート１３１は、インバータ１２１およびインバータ１２９の出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート１３２は、ＮＡＮＤゲート１３１およびＮＡＮＤゲート１３３の出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲート１３３は、インバータ１２１およびＮＡＮＤゲート１３２の出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ１２２は、ＮＡＮＤゲート１３３の出力信号の論理レベルを反転した信号を出力する。インバータ１２３は、インバータ１２２の出力信号の論理レベルを反転した信号を出力する。
【００２９】
インバータ１２４は、インバータ１２１の出力信号の論理レベルを反転した信号を出力する。インバータ１２５は、インバータ１２４の出力信号の論理レベルを反転した信号を出力する。インバータ１２８は、インバータ１２４の出力信号の論理レベルを反転した信号を出力する。ＮＡＮＤゲート１３４は、インバータ１２５およびインバータ１２８の出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ１２６は、ＮＡＮＤゲート１２６の出力信号の論理レベルを反転した信号を出力する。ＮＡＮＤゲート１３５は、インバータ１２６およびインバータ１２８の出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ１２７は、ＮＡＮＤゲート１３５の出力信号の論理レベルを反転した信号を出力する。ＮＡＮＤゲート１３６は、インバータ１２７およびインバータ１２８の出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータ１２９は、ＮＡＮＤゲート１３６の出力信号の論理レベルを反転した信号を出力する。
【００３０】
信号ＥＮＡＢＬＥは、外部から入力される低電力動作モード指令に基づいた信号であって、上述した入力回路２６０の出力信号ｉｎｔＳＩＧに対応する。信号ＥＮＡＢＬＥは、半導体装置が外部から低電力動作モードの指令を受けているとき、論理レベルがＬレベルとなり、半導体装置が外部から低電力動作モードの指令を受けていないとき、すなわち通常動作モード時は、論理レベルがＨレベルとなる。
【００３１】
以下、この計時回路２８０の動作について説明する。
図１０は、計時回路２８０の動作を説明するための動作波形図である。
【００３２】
図１０を参照して、縦軸は各信号の論理レベル、横軸は時間を表す。時刻Ｔ１前は通常動作モードであり、信号ＥＮＡＢＬＥおよび電力制御信号ＰＷＲＣＮＴＬはいずれもＨレベルである。また、ラッチ回路２９１は保持状態にあり、遅延回路２９２はリセット状態にある。
【００３３】
時刻Ｔ１において、信号ＥＮＡＢＬＥがＨレベルからＬレベルに変化すると、ラッチ回路２９１は保持状態が解除され、また、遅延回路２９２はリセット状態が解除されて遅延段による計時が開始される。しかしながら、時刻Ｔ２において、遅延回路２９２の出力段であるインバータ１２９の出力信号が反転する前に信号ＥＮＡＢＬＥがＨレベルに復帰すると、ラッチ回路２９１はリセットされ、また、遅延回路２９２もリセットされるので、ラッチ回路２９１の出力段であるＮＡＮＤゲート１３３の出力信号は反転せず、電力制御信号ＰＷＲＣＮＴＬはＨレベルを維持する。したがって、上述した入力回路２６０や内部電源発生回路３００は、その直流電流が低減されず、半導体装置は低電力動作モードに移行しない。
【００３４】
次に、時刻Ｔ３において、再び信号ＥＮＡＢＬＥがＨレベルからＬレベルに変化すると、ラッチ回路２９１は保持状態が解除され、また、遅延回路２９２はリセット状態が解除されて遅延段における計時が開始される。そして、信号ＥＮＡＢＬＥがＬレベルを維持したままで、時刻Ｔ４において、インバータ１２９の出力信号が反転すると、ラッチ回路２９１がセットされてＮＡＮＤゲート１３３の出力信号が反転し、電力制御信号ＰＷＲＣＮＴＬがＨレベルからＬレベルに変化する。そうすると、上述した入力回路２６０や内部電源発生回路３００は、その直流電流が低減され、半導体装置は低電力動作モードに移行する。
【００３５】
その後、時刻Ｔ５において、信号ＥＮＡＢＬＥがＬレベルからＨレベルに変化すると、ラッチ回路２９１および遅延回路２９２が直ちにリセットされ、電力制御信号ＰＷＲＣＮＴＬは直ちにＬレベルからＨレベルに変化する。したがって、上述した入力回路２６０や内部電源発生回路３００の直流電流が低減状態から通常動作状態に復帰し、半導体装置は低電力動作モードから通常動作モードに復帰する。
【００３６】
【発明が解決しようとする課題】
計時回路２８０は、上述したように、半導体装置の低消費電力化を実現するために必要な回路であるが、その回路構成は、多段の論理ゲートからなる遅延回路２９２およびラッチ回路２９１からなり、さらに、遅延回路２９２におけるインバータおよびＮＡＮＤゲートの容量は一般に大きくする必要がある。このため、計時回路２８０自体の充放電電流が大きなものとなり、半導体装置全体としての低消費電力化を十分に達成できないという問題があった。
【００３７】
また、計時回路２８０の遅延回路２９２におけるインバータおよびＮＡＮＤゲートは、その容量を大きくする必要から回路面積が大きなものとなり、従来の計時回路２８０は、半導体装置の小型化に対して制約を与えるものとなっていた。
【００３８】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、低電力動作モードに移行可能な半導体装置であって、低消費電力化および回路面積の縮小化を同時に実現する半導体装置を提供することである。
【００３９】
【課題を解決するための手段】
この発明によれば、半導体装置は、通常動作時よりも低電力で動作する低電力動作モードに移行可能な半導体装置であって、当該半導体装置に入力される所定の信号が所定の時間活性化されたとき、低電力動作モードに移行するための制御信号を活性化する計時回路と、制御信号に応じて消費電力を低減する内部回路とを備え、計時回路は、容量素子および抵抗素子で構成され、容量素子の容量値および抵抗素子の抵抗値によって定まる時定数で容量素子に対して電荷の充放電が行なわれるＣＲ型時定数回路と、容量素子の充電状態によって定まる電圧レベルに基づいて制御信号を活性化する信号出力回路とを含み、所定の時間は、ＣＲ型時定数回路の時定数によって決定される。
【００４０】
この発明による半導体装置においては、計時回路は、ＣＲ型時定数回路と信号出力回路とを含み、ＣＲ型時定数回路によって低電力動作モードに移行する際の所定時間が計時される。
【００４１】
したがって、この発明によれば、消費電力が少なく、かつ、回路面積が小さい計時回路が実現できるので、半導体装置の消費電力を低減することができ、さらに、半導体装置の小型化に寄与することができる。
【００４２】
好ましくは、内部回路は、差動増幅回路を含み、差動増幅回路は、制御信号に応じて直流電流を低減する。
【００４３】
したがって、低電力動作モード時、差動増幅回路における消費電力が削減され、半導体装置の消費電力が低減される。
【００４４】
好ましくは、計時回路は、容量素子に対して電荷を充放電する充放電制御回路をさらに含み、充放電制御回路は、所定の信号が第１の論理レベルのとき、容量素子に電荷を充電し、所定の信号が第２の論理レベルのとき、容量素子から電荷を放電する。
【００４５】
好ましくは、容量素子は、接地ノードと信号出力回路の入力ノードとの間に接続され、抵抗素子は、入力ノードと接地ノードとの間に接続され、充放電制御回路は、電源ノードと入力ノードとの間に接続される第１のトランジスタと、入力ノードと接地ノードとの間に接続され、抵抗素子と直列に接続される第２のトランジスタとからなり、第１のトランジスタは、所定の信号が第１の論理レベルのとき活性化され、第２のトランジスタは、所定の信号が第２の論理レベルのとき活性化される。
【００４６】
好ましくは、信号出力回路は、入力ノードの電圧レベルが所定のしきい値よりも低くなると、制御信号を活性化する。
【００４７】
充放電制御回路は、通常動作モード時、第１のトランジスタを活性化して容量素子を充電しておき、低電力動作モードを指示する所定の信号が活性化されると、第２のトランジスタを活性化して容量素子から抵抗素子を介して電荷を放電する。そして、容量素子からの放電が進み、信号出力回路の入力ノードの電圧レベルが低下すると、信号出力回路は、制御信号を活性化する。
【００４８】
したがって、従来のような多段の遅延回路やラッチ回路を備えることなく、シンプルな回路構成によって計時機能が実現できるので、半導体装置の消費電力を低減することができ、さらに、半導体装置の小型化に寄与することができる。
【００４９】
好ましくは、計時回路は、電源ノードと入力ノードとの間に接続されるもう１つの容量素子をさらに含む。
【００５０】
したがって、電源ノードから供給される電源電圧がノイズによって変動してもそのノイズがキャンセルされ、半導体装置のノイズ耐性が向上する。
【００５１】
好ましくは、計時回路は、容量素子に対して電荷を充放電する充放電制御回路をさらに含み、充放電制御回路は、所定の信号が第１の論理レベルのとき、容量素子から電荷を放電し、所定の信号が第２の論理レベルのとき、容量素子に電荷を充電する。
【００５２】
好ましくは、容量素子は、電源ノードと信号出力回路の入力ノードとの間に接続され、抵抗素子は、電源ノードと入力ノードとの間に接続され、充放電制御回路は、電源ノードと入力ノードとの間に接続され、抵抗素子と直列に接続される第１のトランジスタと、入力ノードと接地ノードとの間に接続される第２のトランジスタとからなり、第１のトランジスタは、所定の信号が第２の論理レベルのとき活性化され、第２のトランジスタは、所定の信号が第１の論理レベルのとき活性化される。
【００５３】
充放電制御回路は、通常動作モード時、第２のトランジスタを活性化して容量素子から電荷を放電しておき、低電力動作モードを指示する所定の信号が活性化されると、第１のトランジスタを活性化して抵抗素子を介して容量素子に電荷を充電する。
【００５４】
したがって、従来のような多段の遅延回路やラッチ回路を備えることなく、このような回路構成によっても計時機能が実現できるので、半導体装置の消費電力を低減することができ、さらに、半導体装置の小型化に寄与することができる。
【００５５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００５６】
［実施の形態１］
図１は、この発明による半導体装置の全体構成を示す概略ブロック図である。
【００５７】
図１を参照して、半導体装置１０は、制御信号端子１２と、クロック信号端子１４と、アドレス信号端子１６と、データ入出力端子１８とを備える。また、半導体装置１０は、制御信号バッファ２０と、クロックバッファ２２と、アドレスバッファ２４と、入出力バッファ２６とを備える。さらに、半導体装置１０は、計時回路２８と、制御回路３０と、メモリセルアレイ３２とを備える。
【００５８】
制御信号端子１２は、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力マスク信号ＤＱＭＵ／Ｌのコマンド制御信号を受ける。クロック信号端子１４は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥを受ける。アドレス信号端子１６は、アドレス信号Ａ０〜Ａｎ（ｎは自然数）およびバンクアドレス信号ＢＡ０，ＢＡ１を受ける。
【００５９】
クロックバッファ２２は、外部クロックＣＬＫおよびクロックイネーブル信号ＣＫＥをカレントミラー差動アンプによって受ける。そして、クロックバッファ２２は、外部クロックＣＬＫに基づいて内部クロックを発生し、制御信号バッファ２０、アドレスバッファ２４および制御回路３０へ出力する。また、クロックバッファ２２は、クロックイネーブル信号ＣＫＥをラッチし、信号ＥＮＡＢＬＥとして計時回路２８へ出力する。さらに、クロックバッファ２２は、計時回路２８から出力された電力制御信号ＰＷＲＣＮＴＬを受け、電力制御信号ＰＷＲＣＮＴＬの論理レベルがＬレベルであるとき、クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けるカレントミラー差動アンプの直流電流を低減して消費電力を低減する。
【００６０】
制御信号バッファ２０は、クロックバッファ２２から受ける内部クロックに同期して、チップセレクト信号／ＣＳ、行アドレスストローブ信号／ＲＡＳ、列アドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよび入出力マスク信号ＤＱＭＵ／Ｌをカレントミラー差動アンプによって取込む。そして、制御信号バッファ２０は、上述した各信号をラッチし、制御回路３０へ出力する。また、制御信号バッファ２０は、計時回路２８から出力された電力制御信号ＰＷＲＣＮＴＬを受け、電力制御信号ＰＷＲＣＮＴＬの論理レベルがＬレベルであるとき、上述した各信号を取込むカレントミラー差動アンプの直流電流を低減して消費電力を低減する。
【００６１】
アドレスバッファ２４は、クロックバッファ２２から受ける内部クロックに同期して、アドレス信号Ａ０〜Ａｎおよびバンクアドレス信号ＢＡ０，ＢＡ１をカレントミラー差動アンプによって取込む。そして、アドレスバッファ２４は、取込んだアドレス信号Ａ０〜Ａｎおよびバンクアドレス信号ＢＡ０，ＢＡ１をラッチし、内部アドレス信号を発生して制御回路３０へ出力する。また、アドレスバッファ２４は、計時回路２８から出力された電力制御信号ＰＷＲＣＮＴＬを受け、電力制御信号ＰＷＲＣＮＴＬの論理レベルがＬレベルであるとき、アドレス信号Ａ０〜Ａｎおよびバンクアドレス信号ＢＡ０，ＢＡ１を取込むカレントミラー差動アンプの直流電流を低減して消費電力を低減する。
【００６２】
データ入出力端子１８は、半導体装置１０において読み書きされるデータを外部とやり取りする端子であって、データ書込時は外部から入力されるデータＤＱ０〜ＤＱｉ（ｉは自然数）を受け、データ読出時はデータＤＱ０〜ＤＱｉを外部へ出力する。
【００６３】
入出力バッファ２６は、データ書込時は、データＤＱ０〜ＤＱｉをカレントミラー差動アンプによって取込む。そして、入出力バッファ２６は、取込んだデータＤＱ０〜ＤＱｉをラッチし、内部データＩＤＱを出力する。入出力バッファ２６から出力された内部データＩＤＱは、図示されない入出力制御回路およびセンスアンプを介して、メモリセルアレイ３２に書込まれる。一方、入出力バッファ２６は、データ読出時は、メモリセルアレイ３２から読出された内部データＩＤＱをデータ入出力端子１８へ出力する。
【００６４】
また、入出力バッファ２６は、計時回路２８から出力された電力制御信号ＰＷＲＣＮＴＬを受け、電力制御信号ＰＷＲＣＮＴＬの論理レベルがＬレベルであるとき、外部からデータ入出力端子１８に入力されたデータＤＱ０〜ＤＱｉを取込むカレントミラー差動アンプの直流電流を低減して消費電力を低減する。
【００６５】
制御回路３０は、クロックバッファ２２から受ける内部クロックに同期して、制御信号バッファ２０からコマンド制御信号を取込み、そのコマンド制御信号に基づいて図示されない行アドレスデコーダ、列アドレスデコーダおよび入出力制御回路などを制御する。これによって、データＤＱ０〜ＤＱｉのメモリセルアレイ３２への読み書きが行なわれる。
【００６６】
データを記憶するメモリセルアレイ３２は、各々が独立して動作が可能な４つのバンクからなり、制御回路３０からの指令に基づいて、図示されない入出力制御回路およびセンスアンプを介してデータの読み書きが行なわれる。
【００６７】
計時回路２８は、信号ＥＮＡＢＬＥをクロックバッファ２２から受け、信号ＥＮＡＢＬＥがＬレベルに維持されている時間を計時する。そして、計時回路２８は、計時時間が内部の回路によって定まる所定時間を経過すると、Ｌレベルの電力制御信号ＰＷＲＣＮＴＬを制御信号バッファ２０、クロックバッファ２２、アドレスバッファ２４、制御回路３０および入出力バッファ２６へ出力する。
【００６８】
半導体装置１０においては、低電力動作モードは、クロックイネーブル信号ＣＫＥが所定時間継続してＬレベルとなることによって設定される。クロック信号端子１４がＬレベルのクロックイネーブル信号ＣＫＥを受けると、クロックバッファ２２は信号ＥＮＡＢＬＥをＬレベルで計時回路２８へ出力する。計時回路２８は、信号ＥＮＡＢＬＥがＬレベルになると、後述する内部のＣＲ型時定数回路によって計時を開始する。
【００６９】
そして、計時回路２８は、計時時間が所定時間を経過すると、低電力動作モードが設定されたと判断し、電力制御信号ＰＷＲＣＮＴＬをＬレベルで制御信号バッファ２０、クロックバッファ２２、アドレスバッファ２４、制御回路３０および入出力バッファ２６へ出力する。これによって、これら各回路に含まれるカレントミラー差動アンプの直流電流が低減され、半導体装置１０の消費電力が低減される。
【００７０】
一方、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに復帰すると、クロックバッファ２２は信号ＥＮＡＢＬＥをＨレベルで計時回路２８へ出力する。計時回路２８は、信号ＥＮＡＢＬＥがＨレベルになると、直ちに電力制御信号ＰＷＲＣＮＴＬをＨレベルに復帰する。これによって、これら各回路に含まれるカレントミラー差動アンプの直流電流が通常レベルに復帰し、低電力動作モードが解除される。
【００７１】
図２は、図１に示した計時回路２８の構成を示す回路図である。
図２を参照して、計時回路２８は、容量素子Ｃ１と、抵抗素子Ｒ１と、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３と、ＮチャネルＭＯＳトランジスタＮ１〜Ｎ４と、インバータ２８１，２８２と、ノードＮＤ１〜ＮＤ３とを含む。容量素子Ｃ１および抵抗素子Ｒ１は、ＣＲ型時定数回路５４を構成する。また、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３およびＮチャネルＭＯＳトランジスタＮ２，Ｎ３は、相補型のＮＯＲゲート５４を構成する。
【００７２】
インバータ２８１は、クロックバッファ２２から出力された信号ＥＮＡＢＬＥを受け、信号ＥＮＡＢＬＥの論理レベルを反転した信号を出力する。ＰチャネルＭＯＳトランジスタＰ１は、内部電源ノードｉｎｔ．ＶｄｄおよびノードＮＤ１に接続され、インバータ２８１の出力をゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１は、抵抗素子Ｒ１および接地ノードＧＮＤに接続され、インバータ２８１の出力をゲートに受ける。
【００７３】
抵抗素子Ｒ１は、ノードＮＤ１およびＮチャネルＭＯＳトランジスタＮ１に接続される。容量素子Ｃ１は、ノードＮＤ１および接地ノードＧＮＤに接続される。なお、抵抗素子Ｒ１は、ＮチャネルＭＯＳトランジスタＮ１と接地ノードＧＮＤとの間に接続してもよい。
【００７４】
ＰチャネルＭＯＳトランジスタＰ３は、内部電源ノードｉｎｔ．ＶｄｄおよびＰチャネルＭＯＳトランジスタＰ２に接続され、信号ＥＮＡＢＬＥをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ３は、ノードＮＤ２および接地ノードＧＮＤに接続され、信号ＥＮＡＢＬＥをゲートに受ける。ＰチャネルＭＯＳトランジスタＰ２は、ＰチャネルＭＯＳトランジスタＰ３およびノードＮＤ２に接続され、ゲートがノードＮＤ１に接続される。ＮチャネルＭＯＳトランジスタＮ２は、ノードＮＤ２および接地ノードＧＮＤに接続され、ゲートがノードＮＤ１に接続される。
【００７５】
ＮチャネルＭＯＳトランジスタＮ４は、ノードＮＤ１および接地ノードＧＮＤに接続され、ゲートがノードＮＤ２に接続される。インバータ２８２は、入力ノードがノードＮＤ２に接続され、ノードＮＤ２に出力されたＮＯＲゲート５２の出力信号の論理レベルを反転した信号を電力制御信号ＰＷＲＣＮＴＬとして出力する。
【００７６】
ＰチャネルＭＯＳトランジスタＰ１は、信号ＥＮＡＢＬＥがＨレベルのときＯＮし、容量素子Ｃ１に電荷を充電する。ＮチャネルＭＯＳトランジスタＮ１は、信号ＥＮＡＢＬＥがＬレベルのときＯＮし、容量素子Ｃ１に充電された電荷を抵抗素子Ｒ１を介して放電する。
【００７７】
容量素子Ｃ１および抵抗素子Ｒ１は、上述したようにＣＲ型時定数回路５４を構成しており、ＮチャネルＭＯＳトランジスタＮ１がＯＮすると、容量素子Ｃ１および抵抗素子Ｒ１によって定まる時定数で、容量素子Ｃ１に充電されている電荷が放電される。
【００７８】
一方、ＰチャネルＭＯＳトランジスタＰ２，Ｐ３およびＮチャネルＭＯＳトランジスタＮ２，Ｎ３は、上述したように相補型のＮＯＲゲート５２を構成しており、入力ノードであるノードＮＤ３およびノードＮＤ１の信号の論理レベルがいずれもＬレベルとなったとき、ＮＯＲゲート５２は、出力ノードであるノードＮＤ２にＨレベルの信号を出力し、これに応じて電力制御信号ＰＷＲＣＮＴＬがＬレベルとなる。
【００７９】
ＮチャネルＭＯＳトランジスタＮ４は、ノードＮＤ２の信号の論理レベルがＨレベルになるとＯＮし、ＮＯＲゲート５２に含まれるＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２とともに、ノードＮＤ２をＨレベルにラッチする。
【００８０】
以下、この計時回路２８の動作について説明する。
図３は、計時回路２８の動作を説明するための動作波形図である。
【００８１】
図３を参照して、縦軸は各信号の論理レベル、横軸は時間を表す。時刻Ｔ１前は通常動作モードであり、信号ＥＮＡＢＬＥはＨレベルである。これに伴って、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ２，Ｎ３はＯＮし、ＮチャネルＭＯＳトランジスタＮ１，Ｎ４およびＰチャネルＭＯＳトランジスタＰ２，Ｐ３はＯＦＦしている。したがって、ノードＮＤ２の信号の論理レベルはＬレベルであり、電力制御信号ＰＷＲＣＮＴＬはＨレベルである。また、容量素子Ｃ１は、ＰチャネルＭＯＳトランジスタＰ１によって電荷が充電されている。
【００８２】
時刻Ｔ１において、信号ＥＮＡＢＬＥがＨレベルからＬレベルに変化すると、ＰチャネルＭＯＳトランジスタＰ３がＯＮし、ＮチャネルＭＯＳトランジスタＮ３がＯＦＦして、ノードＮＤ２の信号がＬレベルに固定された状態から開放される。なお、信号ＥＮＡＢＬＥがＬレベルになった直後は、ＰチャネルＭＯＳトランジスタＰ３がＯＮしても、ＰチャネルＭＯＳトランジスタＰ２がまだＯＦＦしているため、ノードＮＤ２の信号は直ちにＨレベルにはならない。
【００８３】
また、信号ＥＮＡＢＬＥがＬレベルになると、ＮチャネルＭＯＳトランジスタＮ１がＯＮし、容量素子Ｃ１から抵抗素子Ｒ１およびＮチャネルＭＯＳトランジスタＮ１を介して電荷が放電され、計時が開始される。しかしながら、時刻Ｔ２において、ＰチャネルＭＯＳトランジスタＰ２がＯＮし、かつ、ＮチャネルＭＯＳトランジスタＮ２がＯＦＦする程度にノードＮＤ１の電圧レベルが下がらないうちに信号ＥＮＡＢＬＥがＨレベルに復帰すると、再びＮチャネルＭＯＳトランジスタＮ３がＯＮし、ノードＮＤ２の信号は再びＬレベルに固定される。したがって、電力制御信号ＰＷＲＣＮＴＬはＬレベルになることがなく、そのままＨレベルを維持し、半導体装置１０は低電力動作モードに移行しない。
【００８４】
なお、時刻Ｔ２において、信号ＥＮＡＢＬＥがＨレベルに復帰することによって、ＰチャネルＭＯＳトランジスタＰ１がＯＮし、ＮチャネルＭＯＳトランジスタＮ１がＯＦＦするので、容量素子Ｃ１には、ＰチャネルＭＯＳトランジスタＰ１によって再び電荷が充電される。
【００８５】
次に、時刻Ｔ３において、再び信号ＥＮＡＢＬＥがＨレベルからＬレベルに変化すると、上述した時刻Ｔ１直後と同じ状態になり、容量素子Ｃ１から電荷が放電されて計時が開始される。そして、信号ＥＮＡＢＬＥがＬレベルを維持したままで容量素子Ｃ１からの放電が進み、時刻Ｔ４において、ノードＮＤ１の電圧レベルが十分に下がると、ＰチャネルＭＯＳトランジスタＰ２がＯＮし、かつ、ＮチャネルＭＯＳトランジスタＮ２がＯＦＦする。
【００８６】
そうすると、ＰチャネルＭＯＳトランジスタＰ３，Ｐ２がいずれも導通し、ノードＮＤ２の信号がＨレベルとなり、電力制御信号ＰＷＲＣＮＴＬがＨレベルからＬレベルに変化する。したがって、半導体装置１０は、低電力動作モードに移行する。なお、ノードＮＤ２の信号がＨレベルになることによって、ＮチャネルＭＯＳトランジスタＮ４がＯＮし、ノードＮＤ１の電圧レベルが接地レベルに固定されるので、ノードＮＤ２の信号の論理レベルはＨレベルにラッチされ、電力制御信号ＰＷＲＣＮＴＬもＬレベルにラッチされる。
【００８７】
その後、時刻Ｔ５において、信号ＥＮＡＢＬＥがＬレベルからＨレベルに変化すると、ＰチャネルＭＯＳトランジスタＰ３がＯＦＦし、ＮチャネルＭＯＳトランジスタＮ３がＯＮするので、ノードＮＤ２の信号は直ちにＬレベルに固定され、これに応じて電力制御信号ＰＷＲＣＮＴＬも直ちにＨレベルとなる。したがって、半導体装置１０は、低電力動作モードから通常動作モードに復帰する。
【００８８】
このように、計時回路２８は、従来技術の計時回路２８０のように、容量が大きく、かつ、多段の論理ゲートを備えることなく、ＣＲ型時定数回路５４によって計時機能を達成するため、消費電力は、従来技術の計時回路２８０と比較してはるかに小さい。
【００８９】
さらに、計時回路２８は、容量が大きく、かつ、多段からなる論理ゲートを備えず、その回路構成が非常にシンプルであるため、従来技術の計時回路２８０と比較して、回路面積がはるかに小さい。
【００９０】
以上のように、実施の形態１による半導体装置１０によれば、低電力動作モードに移行可能な半導体装置において必要不可欠な計時回路をＣＲ型時定数回路５４および相補型のＮＯＲゲート５２によって実現したので、計時回路における消費電力を大幅に低減でき、半導体装置１０における消費電力を大きく低減することができる。
【００９１】
また、実施の形態１による半導体装置１０によれば、計時回路の回路面積を大幅に縮小でき、半導体装置１０の小型化に大きく寄与することができる。
【００９２】
［実施の形態２］
実施の形態２による半導体装置１０Ａは、実施の形態１による半導体装置１０の構成において、計時回路２８に代えて計時回路２８Ａを備える。半導体装置１０Ａにおけるその他の回路構成については、半導体装置１０の構成と同じであるので、その説明は繰返さない。
【００９３】
図４は、実施の形態２による半導体装置１０Ａにおける計時回路２８Ａの構成を示す回路図である。
【００９４】
図４を参照して、計時回路２８Ａは、実施の形態１における計時回路２８の構成において、容量素子Ｃ２をさらに備える。容量素子Ｃ２は、内部電源ノードｉｎｔ．ＶｄｄおよびノードＮＤ１に接続される。計時回路２８Ａにおけるその他の回路構成は、実施の形態１における計時回路２８の構成と同じであるので、その説明は繰返さない。
【００９５】
実施の形態２における計時回路２８Ａの基本的な動作は、実施の形態１における計時回路２８の動作と同じであるが、容量素子Ｃ２を備えることによって、内部電源ノードｉｎｔ．Ｖｄｄから供給される内部電源電圧のノイズ変動に対する耐性が向上する。
【００９６】
すなわち、実施の形態１における計時回路２８において、信号ＥＮＡＢＬＥがＬレベルとなり、容量素子Ｃ１から抵抗素子Ｒ１およびＮチャネルＭＯＳトランジスタＮ１を介して電荷が放電されているとき、ノードＮＤ１の電圧レベルは容量素子Ｃ１および抵抗素子Ｒ１のサイズによって定まる速度で指数関数的に低下するのみであるところ、内部電源ノードｉｎｔ．Ｖｄｄから供給される内部電源電圧がノイズ変動すると、ＰチャネルＭＯＳトランジスタＰ２において論理しきい値が変動し、電力制御信号ＰＷＲＣＮＴＬが所望の計時時間から変動してＬレベルに変化するおそれがある。
【００９７】
一方、実施の形態２における計時回路２８Ａにおいては、ノードＮＤ１に容量素子Ｃ２が接続され、容量素子Ｃ２のもう一端は内部電源ノードｉｎｔ．Ｖｄｄに接続されている。そうすると、容量素子Ｃ１から電荷が放電されている最中に電源変動が生じたとき、ＮＯＲゲート５２の入力ノードであるノードＮＤ１に対しても同じ電源変動が加えられ、ＰチャネルＭＯＳトランジスタＰ２においてその電源変動がキャンセルされる。すなわち、ＰチャネルＭＯＳトランジスタＰ２の論理しきい値は、電源変動の影響を受けなくなる。
【００９８】
したがって、実施の形態２による計時回路２８Ａにおいては、電源電圧にノイズ変動が生じても、所望どおりの計時時間で電力制御信号ＰＷＲＣＮＴＬを変化させることができる。
【００９９】
以上のように、実施の形態２による半導体装置１０Ａによれば、低電力動作モードに移行可能な半導体装置において必要不可欠な計時回路において、実施の形態１における計時回路２８の構成に加えて、電源電圧のノイズ変動をキャンセルするための容量素子Ｃ２を設けたので、電源電圧が変動したとしても、所望の時間を計時することができる。
【０１００】
［実施の形態３］
実施の形態３による半導体装置１０Ｂは、実施の形態１による半導体装置１０の構成において、計時回路２８に代えて計時回路２８Ｂを備える。半導体装置１０Ｂにおけるその他の回路構成については、半導体装置１０の構成と同じであるので、その説明は繰返さない。
【０１０１】
図５は、実施の形態３による半導体装置１０Ｂにおける計時回路２８Ｂの構成を示す回路図である。
【０１０２】
図５を参照して、計時回路２８Ｂは、容量素子Ｃ３と、抵抗素子Ｒ２と、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ４，Ｐ５と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２，Ｎ５と、インバータ２８３〜２８５と、ノードＮＤ１，ＮＤ２，ＮＤ４とを含む。容量素子Ｃ３および抵抗素子Ｒ２は、ＣＲ型時定数回路５２Ａを構成する。また、ＰチャネルＭＯＳトランジスタＰ２，Ｐ４およびＮチャネルＭＯＳトランジスタＮ２，Ｎ５は、相補型のＮＯＲゲート５４Ａを構成する。
【０１０３】
ＰチャネルＭＯＳトランジスタＰ１は、内部電源ノードｉｎｔ．Ｖｄｄおよび抵抗素子Ｒ２に接続され、信号ＥＮＡＢＬＥをゲートに受ける。ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＤ１および接地ノードＧＮＤに接続され、信号ＥＮＡＢＬＥをゲートに受ける。
【０１０４】
容量素子Ｃ３は、内部電源ノードｉｎｔ．ＶｄｄおよびノードＮＤ１に接続される。抵抗素子Ｒ２は、ＰチャネルＭＯＳトランジスタＰ１およびノードＮＤ１に接続される。なお、抵抗素子Ｒ２は、内部電源ノードｉｎｔ．ＶｄｄとＰチャネルＭＯＳトランジスタＰ１との間に接続してもよい。
【０１０５】
ＰチャネルＭＯＳトランジスタＰ２は、内部電源ノードｉｎｔ．ＶｄｄおよびノードＮＤ２に接続され、ゲートがノードＮＤ１に接続される。ＰチャネルＭＯＳトランジスタＰ４は、内部電源ノードｉｎｔ．ＶｄｄおよびノードＮＤ２に接続され、ゲートがノードＮＤ４に接続される。ＮチャネルＭＯＳトランジスタＮ２は、ノードＮＤ２およびＮチャネルＭＯＳトランジスタＮ５に接続され、ゲートがノードＮＤ１に接続される。ＮチャネルＭＯＳトランジスタＮ５は、ＮチャネルＭＯＳトランジスタＮ２および接地ノードＧＮＤに接続され、ゲートがノードＮＤ４に接続される。
【０１０６】
インバータ２８３は、クロックバッファ２２から出力された信号ＥＮＡＢＬＥを受け、信号ＥＮＡＢＬＥの論理レベルを反転した信号をノードＮＤ４へ出力する。インバータ２８４は、入力ノードがノードＮＤ２に接続され、ノードＮＤ２の信号の論理レベルを反転した信号を出力する。インバータ２８５は、インバータ２８４の出力信号をさらに反転した信号を電力制御信号ＰＷＲＣＮＴＬとして出力する。
【０１０７】
ＮチャネルＭＯＳトランジスタＮ１は、信号ＥＮＡＢＬＥがＨレベルのときＯＮし、容量素子Ｃ３に充電された電荷を放電する。ＰチャネルＭＯＳトランジスタＰ１は、信号ＥＮＡＢＬＥがＬレベルのときＯＮし、抵抗素子Ｒ２を介して容量素子Ｃ３に電荷を充電する。
【０１０８】
容量素子Ｃ３および抵抗素子Ｒ２は、上述したようにＣＲ型時定数回路５４Ａを構成しており、ＰチャネルＭＯＳトランジスタＰ１がＯＮすると、容量素子Ｃ３および抵抗素子Ｒ２によって定まる時定数で、容量素子Ｃ３に電荷が充電される。
【０１０９】
一方、ＰチャネルＭＯＳトランジスタＰ２，Ｐ４およびＮチャネルＭＯＳトランジスタＮ２，Ｎ５は、上述したように相補型のＮＯＲゲート５２Ａを構成しており、入力ノードであるノードＮＤ４およびノードＮＤ１の信号の論理レベルがいずれもＨレベルとなったとき、ＮＯＲゲート５２Ａは、出力ノードであるノードＮＤ２にＬレベルの信号を出力し、これに応じて電力制御信号ＰＷＲＣＮＴＬがＬレベルとなる。
【０１１０】
ＰチャネルＭＯＳトランジスタＰ５は、ノードＮＤ２の信号の論理レベルがＬレベルになるとＯＮし、ＮＯＲゲート５２Ａに含まれるＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２とともに、ノードＮＤ２をＬレベルにラッチする。
【０１１１】
以下、この計時回路２８Ｂの動作について説明する。
再び図３を参照して、時刻Ｔ１前は通常動作モードであり、信号ＥＮＡＢＬＥはＨレベルである。そして、これに伴って、ＮチャネルＭＯＳトランジスタＮ１およびＰチャネルＭＯＳトランジスタＰ２，Ｐ４はＯＮし、ＰチャネルＭＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジスタＮ２，Ｎ５はＯＦＦしている。したがって、ノードＮＤ２の信号の論理レベルはＨレベルであり、電力制御信号ＰＷＲＣＮＴＬはＨレベルである。また、容量素子Ｃ３は、ＮチャネルＭＯＳトランジスタＮ１によって電荷が放電されている。
【０１１２】
時刻Ｔ１において、信号ＥＮＡＢＬＥがＨレベルからＬレベルに変化すると、ＰチャネルＭＯＳトランジスタＰ４がＯＦＦし、ＮチャネルＭＯＳトランジスタＮ５がＯＮして、ノードＮＤ２の信号がＨレベルに固定された状態から開放される。なお、信号ＥＮＡＢＬＥがＬレベルになった直後は、ＮチャネルＭＯＳトランジスタＮ５がＯＮしても、ＮチャネルＭＯＳトランジスタＮ２がまだＯＦＦしているため、ノードＮＤ２上の信号は直ちにＬレベルにはならない。
【０１１３】
また、信号ＥＮＡＢＬＥがＬレベルになると、ＰチャネルＭＯＳトランジスタＰ１がＯＮし、内部電源ノードｉｎｔ．ＶｄｄからＰチャネルＭＯＳトランジスタＰ１および抵抗素子Ｒ２を介して容量素子Ｃ３に電荷が充電され、計時が開始される。しかしながら、時刻Ｔ２において、ＰチャネルＭＯＳトランジスタＰ２がＯＦＦし、かつ、ＮチャネルＭＯＳトランジスタＮ２がＯＮする程度にノードＮＤ１の電圧レベルが上がらないうちに信号ＥＮＡＢＬＥがＨレベルに復帰すると、再びＰチャネルＭＯＳトランジスタＰ４がＯＮし、ノードＮＤ２の信号は再びＨレベルに固定される。したがって、電力制御信号ＰＷＲＣＮＴＬはＬレベルになることがなく、そのままＨレベルを維持し、半導体装置１０Ｂは低電力動作モードに移行しない。
【０１１４】
なお、時刻Ｔ２において、信号ＥＮＡＢＬＥがＨレベルに復帰することによって、ＰチャネルＭＯＳトランジスタＰ１がＯＦＦし、ＮチャネルＭＯＳトランジスタＮ１がＯＮするので、容量素子Ｃ３に充電された電荷は、ＮチャネルＭＯＳトランジスタＮ１を介して放電される。
【０１１５】
次に、時刻Ｔ３において、再び信号ＥＮＡＢＬＥがＨレベルからＬレベルに変化すると、上述した時刻Ｔ１直後と同じ状態になり、容量素子Ｃ３に電荷が充電されて計時が開始される。そして、信号ＥＮＡＢＬＥがＬレベルを維持したままで容量素子Ｃ３への充電が進み、時刻Ｔ４において、ノードＮＤ１の電圧レベルが十分に上がると、ＰチャネルＭＯＳトランジスタＰ２がＯＦＦし、かつ、ＮチャネルＭＯＳトランジスタＮ２がＯＮする。
【０１１６】
そうすると、ＮチャネルＭＯＳトランジスタＮ２，Ｎ５がいずれも導通し、ノードＮＤ２の信号がＬレベルとなり、電力制御信号ＰＷＲＣＮＴＬがＨレベルからＬレベルに変化する。したがって、半導体装置１０Ｂは、低電力動作モードに移行する。なお、ノードＮＤ２の信号がＬレベルになることによって、ＰチャネルＭＯＳトランジスタＰ５がＯＮし、ノードＮＤ１の電圧レベルが電源レベルに固定されるので、ノードＮＤ２の信号の論理レベルはＬレベルにラッチされ、電力制御信号ＰＷＲＣＮＴＬもＬレベルにラッチされる。
【０１１７】
その後、時刻Ｔ５において、信号ＥＮＡＢＬＥがＬレベルからＨレベルに変化すると、ＰチャネルＭＯＳトランジスタＰ４がＯＮし、ＮチャネルＭＯＳトランジスタＮ５がＯＦＦするので、ノードＮＤ２の信号は直ちにＨレベルに固定され、これに応じて電力制御信号ＰＷＲＣＮＴＬも直ちにＨレベルとなる。したがって、半導体装置１０Ｂは、低電力動作モードから通常動作モードに復帰する。
【０１１８】
このように、計時回路２８Ｂも、実施の形態１における計時回路２８と同様に、従来技術の計時回路２８０のように容量が大きく、かつ、多段の論理ゲートを備えることなく、ＣＲ型時定数回路５４Ａによってその機能を達成するため、消費電力は、従来技術の計時回路２８０と比較してはるかに小さい。
【０１１９】
さらに、計時回路２８Ｂも、容量が大きく、かつ、多段からなる論理ゲートを備えず、その回路構成が非常にシンプルであるため、従来技術の計時回路２８０と比較して、回路面積がはるかに小さい。
【０１２０】
以上のように、実施の形態３による半導体装置１０Ｂによっても、低電力動作モードに移行可能な半導体装置において必要不可欠な計時回路をＣＲ型時定数回路５４Ａおよび相補型のＮＯＲゲート５２Ａにより実現できるので、計時回路における消費電力を大幅に低減でき、半導体装置１０Ｂにおける消費電力を大きく低減することができる。
【０１２１】
また、実施の形態３による半導体装置１０Ｂによっても、計時回路の回路面積を大幅に縮小でき、半導体装置１０Ｂの小型化に大きく寄与することができる。
【０１２２】
［実施の形態４］
実施の形態４による半導体装置１０Ｃは、実施の形態１による半導体装置１０の構成において、計時回路２８に代えて計時回路２８Ｃを備える。半導体装置１０Ｃにおけるその他の回路構成については、半導体装置１０の構成と同じであるので、その説明は繰返さない。
【０１２３】
図６は、実施の形態４による半導体装置１０Ｃにおける計時回路２８Ｃの構成を示す回路図である。
【０１２４】
図６を参照して、計時回路２８Ｃは、実施の形態３における計時回路２８Ｂの構成において、容量素子Ｃ４をさらに備える。容量素子Ｃ４は、ノードＮＤ１および接地ノードＧＮＤに接続される。計時回路２８Ｃにおけるその他の回路構成は、実施の形態３における計時回路２８Ｂの構成と同じであるので、その説明は繰返さない。
【０１２５】
実施の形態４における計時回路２８Ｃの基本的な動作は、実施の形態３における計時回路２８Ｂの動作と同じであるが、容量素子Ｃ４を備えることによって、接地ノードＧＮＤから受けるノイズ耐性が向上する。
【０１２６】
すなわち、実施の形態３における計時回路２８Ｂにおいて、信号ＥＮＡＢＬＥがＬレベルとなり、ＰチャネルＭＯＳトランジスタＰ１および抵抗素子Ｒ２を介して容量素子Ｃ３に電荷が充電されているとき、ノードＮＤ１の電圧レベルは容量素子Ｃ１および抵抗素子Ｒ１のサイズによって定まる速度で指数関数的に上昇するのみであるところ、接地ノードＧＮＤにおける接地電圧がノイズ変動すると、ＮチャネルＭＯＳトランジスタＮ２において論理しきい値が変動し、電力制御信号ＰＷＲＣＮＴＬが所望の計時時間から変動してＬレベルに変化するおそれがある。
【０１２７】
一方、実施の形態４における計時回路２８Ｃにおいては、ノードＮＤ１に容量素子Ｃ４が接続され、容量素子Ｃ４のもう一端は接地ノードＧＮＤに接続されている。そうすると、容量素子Ｃ３に電荷が充電されている最中に接地電圧の変動が生じたとき、ＮＯＲゲート５２Ａの入力ノードであるノードＮＤ１に対しても同じ電圧変動が加えられ、ＮチャネルＭＯＳトランジスタＮ２においてその電圧変動がキャンセルされる。ＮチャネルＭＯＳトランジスタＮ２における論理しきい値は、接地電圧の変動の影響を受けなくなる。
【０１２８】
したがって、実施の形態４による計時回路２８Ｃにおいては、接地電圧にノイズ変動が生じても、所望どおりの計時時間で電力制御信号ＰＷＲＣＮＴＬを変化させることができる。
【０１２９】
以上のように、実施の形態４による半導体装置１０Ｃによれば、低電力動作モードに移行可能な半導体装置において必要不可欠な計時回路において、実施の形態３における計時回路２８Ｂの構成に加えて、接地電圧のノイズ変動をキャンセルするための容量素子Ｃ４を設けたので、接地電圧が変動したとしても、所望の時間を計時することができる。
【０１３０】
なお、上述した実施の形態においては、半導体装置は、半導体記憶装置を例に説明したが、この発明の範囲は、半導体記憶装置に限られるものではなく、低電力動作モードおよびそのモードに移行する際に必要となる計時回路を備える半導体装置であれば適用可能である。
【０１３１】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】この発明による半導体装置の全体構成を示す概略ブロック図である。
【図２】図１に示す実施の形態１による半導体装置における計時回路の構成を示す回路図である。
【図３】図１に示す計時回路の動作を説明するための動作波形図である。
【図４】実施の形態２による半導体装置における計時回路の構成を示す回路図である。
【図５】実施の形態３による半導体装置における計時回路の構成を示す回路図である。
【図６】実施の形態４による半導体装置における計時回路の構成を示す回路図である。
【図７】従来の半導体装置における入力回路の構成を示す回路図である。
【図８】図７に示す入力回路に電力を供給する内部電源発生回路の構成を示す回路図である。
【図９】従来の半導体装置における計時回路の構成を示す回路図である。
【図１０】図９に示す計時回路の動作を説明するための動作波形図である。
【符号の説明】
１０，１０Ａ，１０Ｂ，１０Ｃ　半導体装置、１２　制御信号端子、１４　クロック信号端子、１６　アドレス信号端子、１８　データ入出力端子、２０　制御信号バッファ、２２　クロックバッファ、２４　アドレスバッファ、２６　入出力バッファ、２８，２８Ａ，２８Ｂ，２８Ｃ，２８０　計時回路、３０　制御回路、３２　メモリセルアレイ、５２，５２Ａ　相補型ＮＯＲゲート、５４，５４Ａ　ＣＲ型時定数回路、１０１，１０２，１２１〜１２９，２８１〜２８５　インバータ、１３１〜１３６　ＮＡＮＤゲート、２６０　入力回路、２９１　ラッチ回路、２９２　遅延回路、３００　内部電源発生回路、Ｐ１〜Ｐ５，Ｐ１０１〜Ｐ１０４，Ｐ１１１〜Ｐ１１３　ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ５，Ｎ１０１，Ｎ１０２，Ｎ１１１〜Ｎ１１４　ＮチャネルＭＯＳトランジスタ、Ｃ１〜Ｃ４　容量素子、Ｒ１，Ｒ２　抵抗素子、ＮＤ１〜ＮＤ４，ＮＤ１０１〜ＮＤ１０３，ＮＤ１１１〜ＮＤ１１４　ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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