(57)【要約】【課題】簡易な構成により高速なデータの読み書きを確実に実現する半導体記憶装置を提供する。【解決手段】複数のメモリセルとビット線対、及びビット線対に読み出されたデータを増幅するセンスアンプとを備えた半導体記憶装置であって、ダミービット線２２と、センスアンプを活性化させるセンスアンプイネーブル信号／ＳＡＥに応じてダミービット線２２を駆動する反転回路２１と、予め設定された参照電圧Ｖｒｅｆとダミービット線２２の電位とを比較するカレントミラー回路２５と、カレントミラー回路２５による比較においてダミービット線２２の電位が参照電圧Ｖｒｅｆに到達したと判断された後に、ビット線対に対するプリチャージ動作を許可する自動プリチャージ実行許可信号／ＰＲＥを活性化させるＮＡＮＤ回路２９，３０とを備えたことを特徴とする半導体記憶装置を提供する。【選択図】　図３
2004014021.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルと前記メモリセルに接続されたビット線対と、前記メモリセルから前記ビット線対に読み出されたデータを増幅する増幅手段とを備えた半導体記憶装置であって、
ダミービット線と、
前記増幅手段を活性化させるイネーブル信号に応じて、前記ダミービット線を駆動するダミービット線駆動手段と、
予め設定された参照電位と前記ダミービット線の電位とを比較する比較手段と、
前記比較手段による比較において、前記ダミービット線の電位が前記参照電位に到達したと判断された後に、前記ビット線対に対するプリチャージ動作を許可する制御手段とを備えたことを特徴とする半導体記憶装置。
【請求項２】
前記ダミービット線は、前記ビット線対の一方と同じ配線抵抗及び配線容量を有する請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミービット線駆動手段は、前記増幅手段が前記ビット線対を駆動する場合と同じ駆動力により前記ダミービット線を駆動する請求項１に記載の半導体記憶装置。
【請求項４】
前記比較手段は、前記制御手段が前記ビット線対に対するプリチャージ動作を許可するときに不活性化される請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図５は、従来の半導体記憶装置の構成を示す回路図である。図５に示されるように、従来の半導体記憶装置はビット線対ＢＬ０，／ＢＬ０とダミービット線対ＤＢＬ，／ＤＢＬ、ワード線ＷＬ０、プリチャージ線ＰＲＥ、イコライズ線ＥＱ、カラムセレクト線ＷＲ、センスイネーブル線ＳＥ、メモリセルＭＣ、ダミーメモリセルＤＭＣ、センスアンプＳＡ，ダミーセンスアンプＤＳＡ、ラッチ回路５１，５２、及び書き込みドライバ５３を備える。
【０００３】
このような構成を有する半導体記憶装置の書き込み動作においては、まずプリチャージ線ＰＲＥが活性化されることによりビット線対ＢＬ０，／ＢＬ０がプリチャージされ、イコライズ線ＥＱが活性化されることによりビット線ＢＬ０と相補ビット線／ＢＬ０の電位が等しくされる。
【０００４】
その後、入力データＤＩがラッチ回路５２に格納されてカラムセレクト線ＷＲが活性化されると、該入力データはセンスアンプＳＡが活性化された状態において書き込みドライバ５３によりビット線対ＢＬ０，／ＢＬ０へ供給され、メモリセルＭＣへ書き込まれる。
【０００５】
一方、読み出し動作においては、まずプリチャージ線ＰＲＥが活性化されることによりビット線対ＢＬ０，／ＢＬ０がプリチャージされ、イコライズ線ＥＱが活性化されることによりビット線ＢＬ０と相補ビット線／ＢＬ０の電位が等しくされる。
【０００６】
そして、ワード線ＷＬ０が活性化されるとメモリセルＭＣに記憶されたデータがビット線対ＢＬ０，／ＢＬ０に読み出され、該ビット線対ＢＬ，／ＢＬ０に生じた差電圧がセンスアンプＳＡにより増幅される。このとき、該増幅により得られた読み出しデータはラッチ回路５１に格納され、ラッチ回路５１から出力データＤＯとして外部へ出力される。
【０００７】
ここで一般的に、データ読み出し時に保持データが破壊されるＤＲＡＭのような半導体記憶装置では、ビット線対ＢＬ０，／ＢＬ０の電位差が増幅されて最大化された後にメモリセルＭＣへデータが再書き込みされ、その後に次サイクルにおけるビット線対ＢＬ０，／ＢＬ０のプリチャージ動作が許可されることにより正常な動作が実現される。
【０００８】
そして、プリチャージ動作の実行許可タイミングは、プリチャージ実行許可信号／ＰＲＥが活性化されることにより決定されるが、プリチャージ実行許可信号／ＰＲＥは、例えば図６に示されるように、センスアンプＳＡを起動させるセンスアンプイネーブル信号／ＳＡＥを反転回路４１，４２や容量素子Ｃ１，Ｃ２を含むタイミング調整回路４０により所定時間遅延させることによって生成される。
【０００９】
このとき、プリチャージ動作の実行許可タイミングを決定するための該遅延量は、反転回路４１，４２を構成するトランジスタの駆動能力や容量素子Ｃ１，Ｃ２の容量の大きさに依存する。一方、ビット線対ＢＬ０，／ＢＬ０の電位差が最大化される（フル振幅する）タイミングは、主にビット線対ＢＬ０，／ＢＬ０の配線抵抗や配線容量、あるいはビット線対ＢＬ０，／ＢＬ０に接続されたアクセストランジスタの駆動能力に依存する。
【００１０】
従って、上記両タイミングは別個独立に形成された部位によりそれぞれ決定されるため、プリチャージ動作の実行許可タイミングを決定するための該遅延量は、該部位におけるプロセスばらつきまでも考慮した十分なマージンを取る必要があるため、半導体記憶装置の高速動作を妨げているという問題があった。
【００１１】
このような問題を考慮して、図５に示された従来の半導体記憶装置では、メモリセルＭＣやビット線対ＢＬ０，／ＢＬ０と同じプロセスにおいてダミーメモリセルＤＭＣやダミービット線対ＤＢＬ，／ＤＢＬが形成される。そして、ダミーメモリセルＤＭＣからダミービット線対ＤＢＬ，／ＤＢＬへ読み出されたデータをダミーセンスアンプＤＳＡでセンシングすることにより得られたダミー出力データＤＳを基準として、プリチャージ動作の実行許可タイミングが決定される。
【００１２】
【発明が解決しようとする課題】
しかしながら、図５に示された従来の半導体記憶装置においては、上記のようにプリチャージタイミングがダミービット線対ＤＢＬ，／ＤＢＬの電位差により決定され、ダミービット線ＤＢＬあるいは相補ダミービット線／ＤＢＬの電位の絶対値に関係なく決定されるため、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のように読み出し時にデータが破壊されるメモリでは、正常なデータ読み出しがなされないいわゆるリテンション不良が発生してしまうという問題がある。以下において、この問題をより詳しく説明する。
【００１３】
図７は、図５に示された従来の半導体記憶装置の動作を示すタイミング図である。ここで、図７（ａ）はイコライズ線ＥＱとセンスイネーブル線ＳＥ、及びワード線ＷＬ０の電位変化を示し、図７（ｂ）はメモリセルＭＣのセル電位とビット線対ＢＬ０，／ＢＬ０の電位の時間変化を示し、図７（ｃ）はダミーメモリセルＤＭＣのセル電位とダミービット線対ＤＢＬ，／ＤＢＬの電位の時間変化をそれぞれ示す。
【００１４】
図５に示された従来の半導体記憶装置では、図７（ａ）及び図７（ｃ）に示されるように、ダミービット線対ＤＢＬ，／ＤＢＬの電位差がフル振幅する前の時刻Ｔ１においてワード線ＷＬ０が不活性化されると、図７（ｂ）に示されるように、時刻Ｔ２においてメモリセルＭＣには電源電圧ＶＣＣより低いデータが再書き込みされる。
【００１５】
このとき、ＤＲＡＭ等の揮発性メモリにおいては、メモリセルＭＣに蓄積された電荷はリークすることから、再書き込み時に電源電圧ＶＣＣとなるまで充電されない場合には、反転データが読み出されてしまうというリテンション不良が発生する恐れがある。
【００１６】
また、図５に示された従来の半導体記憶装置では、ダミービット線対ＤＢＬ，／ＤＢＬや、ワード線ＷＬ０に接続されるダミーメモリセルＤＭＣをメモリセルアレイと同じプロセスにより形成する必要があるという問題もある。
【００１７】
本発明は上記のような問題を解消するためになされたもので、簡易な構成により高速なデータの読み書きを確実に実現する半導体記憶装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の目的は、複数のメモリセルとメモリセルに接続されたビット線対と、メモリセルからビット線対に読み出されたデータを増幅する増幅手段とを備えた半導体記憶装置であって、ダミービット線と、増幅手段を活性化させるイネーブル信号に応じて、ダミービット線を駆動するダミービット線駆動手段と、予め設定された参照電位とダミービット線の電位とを比較する比較手段と、比較手段による比較において、ダミービット線の電位が参照電位に到達したと判断された後に、ビット線対に対するプリチャージ動作を許可する制御手段とを備えたことを特徴とする半導体記憶装置を提供することにより達成される。
【００１９】
このような手段によれば、増幅手段によりビット線対の電位差が最大限増幅されメモリセルへデータが再書き込みされるタイミングが、プロセスばらつきに起因するマージンを見越すことなく決定されるため、ビット線対に対するプリチャージ動作の実行を許可するタイミングを簡易な構成により確実に最速化することができる。
【００２０】
ここで、ダミービット線がビット線対の一方と同じ配線抵抗及び配線容量を有し、あるいはダミービット線駆動手段が、増幅手段がビット線対を駆動する場合と同じ駆動力によりダミービット線を駆動するものとすれば、ダミービット線の電位変動をビット線対の一方の電位変動に近似させることができるため、該プリチャージ動作の理想的な実行許可タイミングを精度良く決定することができる。
【００２１】
また、比較手段を、制御手段がビット線対に対するプリチャージ動作を許可するときに不活性化されるものとすれば、一旦プリチャージ動作が許可された後における比較手段の消費電力を低減することができる。
【００２２】
【発明の実施の形態】
以下において、本発明の実施の形態を図面を参照しつつ詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２３】
図１は、本発明の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。図１に示されるように、本発明の実施の形態に係る半導体記憶装置１は、コラム部２とデータバス３、センスアンプ部４、メモリセル部５、制御部６、ロウデコーダ７、外部回路１０とを備える。なお、コラム部２はコラムアドレスデコーダや、データバス３に読み出されたデータを増幅する読み出しアンプを含む。
【００２４】
ここで、制御部６は外部回路１０に接続され、コラム部２とセンスアンプ部４及びロウデコーダ７は共に制御部６に接続される。また、コラム部２とセンスアンプ部４はデータバス３により接続されると共に、メモリセル部５のビット線対ＢＬ，／ＢＬはセンスアンプ部４に接続され、ワード線ＷＬはロウデコーダ７に接続される。
【００２５】
図２は、図１に示されたメモリセル部５の構成を示す回路図である。図２に示されるように、メモリセル部５は例えば揮発性のＤＲＡＭとされ、ワード線ＷＬ０〜ＷＬｎとビット線対ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍ、ビット線対のいずれか一方及びワード線に接続されたメモリセルＭＣ００〜ＭＣｎｍとを含むものとすることができる。なお、各メモリセルＭＣ００〜ＭＣｎｍは、例えば図２に示されるように、一つのトランジスタと一つの容量素子とにより構成される。
【００２６】
以下において、上記のような構成を有する半導体記憶装置の動作の概要を説明する。
【００２７】
まず、外部回路１０から制御部６へアクティブコマンドＣｄ及びアドレスＡＤが供給されると、制御部６は該コマンド及びアドレスに応じてロウデコーダ７へロウアドレスＲＡＤを供給し、センスアンプ部４へ不活性のビット線イネーブル信号ＢＬＥを供給する。なお、センスアンプ部４は制御部６から供給されるビット線イネーブル信号ＢＬＥが活性化された場合にビット線対ＢＬ，／ＢＬをイコライズし、不活性化された場合にビット線対ＢＬ，／ＢＬ間の電気的接続を切断する。
【００２８】
次に、ロウデコーダ７は供給されたロウアドレスＲＡＤをデコードし、該ロウアドレスＲＡＤに応じて選択的にワード線ＷＬをハイレベルに活性化する。ここで、図２に示されるワード線ＷＬ０〜ＷＬｎが選択的に活性化されると、活性化されたワード線に接続されるメモリセルの保持するデータに応じてビット線対ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍに電位差が生じる。
【００２９】
そして、該電位差が生じた後に制御部６はセンスアンプ部４へ活性化されたセンスアンプイネーブル信号／ＳＡＥを供給し、センスアンプ部４は該センスアンプイネーブル信号／ＳＡＥに応じてビット線対ＢＬ０，／ＢＬ０〜ＢＬｍ，／ＢＬｍ間に生じた該電位差を増幅して０又は１のデータを生成する。
【００３０】
このような一連の動作により、図１に示された半導体記憶装置１はスタンバイ状態からアクティブ状態に遷移する。そして、読み出し動作では、アクティブ状態となった後に、センスアンプ部４により生成された該データをコラム部２がコラムアドレスＣＡＤに応じて選択的にデータバス３へ転送し、制御部６を介して外部回路１０へ出力する。
【００３１】
一方、書き込み動作では、該アクティブ状態になった後に、制御部６により外部回路１０から受領された書き込みデータをコラム部２がコラムアドレスＣＡＤに応じて選択的にデータバス３へ転送し、メモリセル部５に該書き込みデータを書き込む。
【００３２】
そして、上記のような読み出しあるいは書き込み動作が終了した後は、外部回路１０から制御部６へプリチャージコマンドが供給され、該コマンドに応じてワード線ＷＬがロウレベルに不活性化され、センスアンプイネーブル信号／ＳＡＥがハイレベルに不活性化される。さらに、ビット線イネーブル信号ＢＬＥがハイレベルに活性化されて、半導体記憶装置１はアクティブ状態からスタンバイ状態へ遷移する。
【００３３】
ここで、プリチャージを自動的に実行するいわゆる自動プリチャージ式半導体記憶装置の場合には、アクティブ状態からスタンバイ状態に遷移する際に、外部回路１０から上記のようなプリチャージコマンドが供給されることを必要としないものの、制御部６内で該プリチャージコマンドに代わる自動プリチャージ実行許可信号／ＰＲＥが生成される。このとき、この自動プリチャージ実行許可信号／ＰＲＥは、制御部６に含まれたタイミング調整回路２０によりセンスアンプイネーブル信号／ＳＡＥ等に基づいて生成される。以下において、図３を参照しつつ、このタイミング調整回路２０について詳しく説明する。
【００３４】
図３に示されるように、タイミング調整回路２０はダミービット線２２とカレントミラー回路２５、ＮチャネルＭＯＳトランジスタＮＴ１、ＰチャネルＭＯＳトランジスタＰＴ１、反転回路２１，２８，３１、ＮＯＲ回路２７、及びＮＡＮＤ回路２９，３０とを含む。そして、カレントミラー回路２５は、ＮチャネルＭＯＳトランジスタＮＴ２〜ＮＴ４及びＰチャネルＭＯＳトランジスタＰＴ２，ＰＴ３を含む。
【００３５】
なお、カレントミラー回路２５においては、ＰチャネルＭＯＳトランジスタＰＴ２，ＰＴ３のソースが電源電圧ノードに共通接続され、ＰチャネルＭＯＳトランジスタＰＴ２，ＰＴ３のゲートは相互接続されると共に、ＰチャネルＭＯＳトランジスタＰＴ２のドレインに接続される。また、ＰチャネルＭＯＳトランジスタＰＴ２にはＮチャネルＭＯＳトランジスタＮＴ２が接続され、ＰチャネルＭＯＳトランジスタＰＴ３にはＮチャネルＭＯＳトランジスタＮＴ３が接続される。さらに、ＮチャネルＭＯＳトランジスタＮＴ２，ＮＴ３のソースはＮチャネルＭＯＳトランジスタＮＴ４のドレインに共通接続され、ＮチャネルＭＯＳトランジスタＮＴ４のソースは接地ノードに接続される。
【００３６】
一方、反転回路２１及びＮＯＲ回路２７にはセンスアンプを活性化させるためのセンスアンプイネーブル信号／ＳＡＥが供給され、反転回路２１の出力ノードはダミービット線２２に接続される。また、反転回路２１の出力ノードと接地ノードの間にＮチャネルＭＯＳトランジスタＮＴ１が接続され、ＮチャネルＭＯＳトランジスタＮＴ１のゲート及び反転回路２８にはビット線イネーブル信号ＢＬＥが供給される。
【００３７】
また、ダミービット線２２の他端はＮチャネルＭＯＳトランジスタＮＴ３のゲートに接続され、ＮチャネルＭＯＳトランジスタＮＴ２のゲートには参照電圧Ｖｒｅｆが供給される。また、ＮＯＲ回路２７の出力ノードはＮチャネルＭＯＳトランジスタＮＴ４のゲート及びＰチャネルＭＯＳトランジスタＰＴ１のゲートに接続される。
【００３８】
上記のような構成を有するタイミング調整回路２０において、ダミービット線２２はメモリセル部５に形成されたビット線対ＢＬ，／ＢＬと同一の材質で同じ配線抵抗及び配線容量を持つものとされる。また、ダミービット線２２は反転回路２１を構成するトランジスタにより駆動されるが、該トランジスタのトランジスタサイズはセンスアンプ部４を構成するトランジスタのトランジスタサイズと同じものとされる。これによって、ダミービット線２２にメモリセル部５内のビット線対ＢＬ，／ＢＬと同じ電気的特性を持たせることができる。
【００３９】
以下において、図４のタイミング図を参照しつつ、図３に示されたタイミング調整回路２０の動作を詳しく説明する。なお、図４（ａ）はビット線イネーブル信号ＢＬＥとセンスアンプイネーブル信号／ＳＡＥ及びワード線ＷＬ０の電位変化を示し、図４（ｂ）はメモリセルＭＣのセル電位とビット線対ＢＬ０，／ＢＬ０の電位の時間変化を示し、図４（ｃ）はダミービット線２２の電位変化を示し、図４（ｄ）は自動プリチャージ実行許可信号／ＰＲＥを示す。
【００４０】
時刻Ｔ１までの初期状態においては、図４（ａ）に示されるように、ビット線イネーブル信号ＢＬＥがハイレベル（Ｈ）とされ、ビット線対の電位がイコライズされる。このとき、図４（ｃ）に示されるように、ＮチャネルＭＯＳトランジスタＮＴ１がオンすることによってダミービット線２２の電位が接地レベルとされると共に、反転回路２８からロウレベル（Ｌ）の信号がＮＡＮＤ回路３０へ供給されるため、図４（ｄ）に示されるように自動プリチャージ実行許可信号／ＰＲＥはハイレベル（Ｈ）とされる。
【００４１】
そして、時刻Ｔ１においてビット線イネーブル信号ＢＬＥがロウレベルに遷移することにより、ビット線対の電気的接続が切断される。その後、図４（ａ）及び図４（ｂ）に示されるように、時刻Ｔ２においてワード線ＷＬ０が活性化されると、メモリセルＭＣに保持されたデータがビット線ＢＬ０に読み出され、時刻Ｔ３においてセンスアンプイネーブル信号／ＳＡＥがロウレベルに活性化されることによりビット線対ＢＬ０，／ＢＬ０の電位差が増幅される。
【００４２】
なお、図４（ａ）に示されるように、時刻Ｔ１から時刻Ｔ７までの間においてビット線イネーブル信号ＢＬＥはロウレベルとされるため、ＮチャネルＭＯＳトランジスタＮＴ１がオフされると共に、反転回路２８からはハイレベルの信号がＮＡＮＤ回路３０へ供給される。しかしながら、時刻Ｔ３まではセンスアンプイネーブル信号／ＳＡＥがハイレベルとされるため、反転回路２１からはロウレベルの信号がダミービット線２２へ供給される。このため、図４（ｃ）に示されるようにダミービット線２２の電位は時刻Ｔ３まで接地レベル（ＧＮＤ）とされる。
【００４３】
また、時刻Ｔ３まではＮＯＲ回路２７からロウレベルの信号が出力されるため、ＰチャネルＭＯＳトランジスタＰＴ１がオンするため、カレントミラー回路２５の出力ノードはハイレベルとされる。このことから、ＮＡＮＤ回路２９の出力信号はロウレベルとなるため、図４（ｄ）に示されるように自動プリチャージ実行許可信号／ＰＲＥはハイレベルにラッチされる。
【００４４】
ここで、上記のように時刻Ｔ３においてセンスアンプイネーブル信号／ＳＡＥがロウレベルに活性化されると、反転回路２１の出力信号はハイレベルとされるため、図４（ｃ）に示されるようにダミービット線２２の電位は上昇する。
【００４５】
なお、センスアンプイネーブル信号／ＳＡＥがロウレベルに活性化されると、ＮＯＲ回路２７から出力される信号はハイレベルとされるため、ＰチャネルＭＯＳトランジスタＰＴ１がオフされるが、カレントミラー回路２５の出力ノードはハイレベルに保持されるため、図４（ｄ）に示されるように自動プリチャージ実行許可信号／ＰＲＥはハイレベルとされる。また、ＮＯＲ回路２７から出力される信号がハイレベルとされることにより、ＮチャネルＭＯＳトランジスタＮＴ４がオンし、カレントミラー回路２５が活性化される。
【００４６】
ここで、図４（ｃ）に示されるように、時刻Ｔ４においてダミービット線２２の電位が参照電圧Ｖｒｅｆを超えると、カレントミラー回路２５においてはＮチャネルＭＯＳトランジスタＮＴ３及びＮチャネルＭＯＳトランジスタＮＴ４を介して接地ノードに電流が流れるため、カレントミラー回路２５の出力ノードはロウレベルとなる。このとき、ＮＡＮＤ回路２９の出力はハイレベルとなることから、図４（ｄ）に示されるように自動プリチャージ実行許可信号／ＰＲＥはロウレベルに遷移して活性化される。
【００４７】
そして、自動プリチャージ実行許可信号／ＰＲＥが活性化された後における時刻Ｔ５において、図４（ａ）に示されるようにワード線ＷＬ０が不活性化されるが、このタイミングにおいては図４（ｂ）に示されるようにビット線対ＢＬ０，／ＢＬ０の電位差はフル振幅しているため、メモリセルＭＣには電源電圧ＶＣＣのデータが再書き込みされる。
【００４８】
この後、図４（ａ）に示されるように、時刻Ｔ６においてセンスアンプイネーブル信号／ＳＡＥはハイレベルに遷移するが、ＮＡＮＤ回路２９の出力はハイレベルとされるため、図４（ｄ）に示されるように自動プリチャージ実行許可信号／ＰＲＥはロウレベルにラッチされる。
【００４９】
そして、図４（ａ）に示されるように、時刻Ｔ７においてビット線イネーブル信号ＢＬＥがハイレベルに活性化されると、図４（ｂ）に示されるようにビット線対ＢＬ０，／ＢＬ０の電位がイコライズされると共に、ＮチャネルＭＯＳトランジスタＮＴ１がオンされるため、図４（ｃ）に示されるようにダミービット線２２の電位が接地レベルへ低下する。またこのとき、反転回路２８からＮＡＮＤ回路３０へはロウレベルの信号が供給されるため、図４（ｄ）に示されるように自動プリチャージ実行許可信号／ＰＲＥはハイレベルに遷移する。
【００５０】
以上より、図３に示されたタイミング調整回路２０においては、自動プリチャージ実行許可信号／ＰＲＥの活性タイミングは、センスアンプイネーブル信号／ＳＡＥが活性化される時刻Ｔ３の所定時間後の時刻Ｔ４と調整される。ここで、自動プリチャージ実行許可信号／ＰＲＥは、ダミービット線２２の電位が参照電圧Ｖｒｅｆを超えたときに初めて活性化されるため、時刻Ｔ４から時刻Ｔ５までの間にメモリセルＭＣへデータを再書き込みする時点においてはビット線対ＢＬ０，／ＢＬ０もフル振幅しており、その結果として電源電圧レベル（ＶＣＣ）のデータをメモリセルＭＣへ確実に再書き込みすることができる。このことは、ＤＲＡＭ等のようにデータ読み出し時に保持データの破壊を引き起こすメモリにおいて、リテンション不良を回避する上で有効なこととなる。そして、該再書き込みがなされた後において、ビット線対は次サイクルの動作のためにプリチャージされることになる。
【００５１】
さらに、図３に示されたタイミング調整回路２０においては、カレントミラー回路２５を構成するＮチャネルＭＯＳトランジスタＮＴ２のゲートに供給される参照電圧Ｖｒｅｆの大きさを変えて、ダミービット線２２の電位の参照電圧Ｖｒｅｆへの到達時間を変化させることにより、自動プリチャージ実行許可信号／ＰＲＥの活性タイミングを調整することができる。
【００５２】
また、図３に示されたタイミング調整回路２０においては、一旦自動プリチャージ実行許可信号／ＰＲＥがロウレベルに活性化されると、ＮＯＲ回路２７の出力はロウレベルとなるため、ＮチャネルＭＯＳトランジスタＮＴ４がオフされてカレントミラー回路２５が不活性化される。これより、自動プリチャージ実行許可信号／ＰＲＥが活性化された後においては、カレントミラー回路２５での無駄な消費電流が低減される。
【００５３】
以上より、本発明の実施の形態に係る半導体記憶装置によれば、ダミービット線２２の電位を参照電圧Ｖｒｅｆと比較することにより自動プリチャージ実行許可信号／ＰＲＥの活性タイミングが決定されるため、ビット線対ＢＬ，／ＢＬ等のプロセスばらつきにより要求されるマージンを考慮する必要やリテンション不良が回避され、自動プリチャージ実行許可信号／ＰＲＥの活性タイミングを確実に最速化することができる。
【００５４】
従って、このことから、本発明の実施の形態に係る半導体記憶装置によれば、ダミーメモリセルを必要としない簡易な構成により高速なデータの読み書きを確実に実現することができる。
【００５５】
【発明の効果】
本発明に係る半導体記憶装置によれば、ビット線対に対するプリチャージ動作の実行許可タイミングを簡易な構成により確実に最速化することができ、メモリセルに対する高速なデータの読み書きを確実に実現することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体記憶装置の全体構成を示すブロック図である。
【図２】図１に示されたメモリセル部の構成を示す回路図である。
【図３】図１に示された制御部に含まれるタイミング調整回路の構成を示す回路図である。
【図４】図１に示された半導体記憶装置の動作を示すタイミング図である。
【図５】従来の半導体記憶装置の構成を示す回路図である。
【図６】従来のタイミング調整回路の構成を示す回路図である。
【図７】図５に示された半導体記憶装置の動作を示すタイミング図である。
【符号の説明】
１　半導体記憶装置、２　コラム部、３　データバス、４　センスアンプ部、５メモリセル部、６　制御部、７　ロウデコーダ、１０　外部回路、２０，４０タイミング調整回路、２１，２８，３１，４１，４２　反転回路、２２，ＤＢＬ　ダミービット線、２５　カレントミラー回路、２７　ＮＯＲ回路、２９，３０　ＮＡＮＤ回路、５１，５２　ラッチ回路、５３　書き込みドライバ、ＭＣ００，ＭＣ１０，ＭＣｎ０，ＭＣ０ｍ，ＭＣ１ｍ，ＭＣｎｍ，ＭＣ　メモリセル、ＢＬ０，ＢＬｍ　ビット線、／ＢＬ０，／ＢＬｍ　相補ビット線、ＷＬ０〜ＷＬｎ　ワード線、／ＤＢＬ　相補ダミービット線、ＮＴ１〜ＮＴ４　ＮチャネルＭＯＳトランジスタ、ＰＴ１〜ＰＴ３　ＰチャネルＭＯＳトランジスタ、Ｃ１，Ｃ２　容量素子、ＤＭＣ　ダミーメモリセル、ＤＳＡ　ダミーセンスアンプ、ＳＡセンスアンプ、ＰＲＥ　プリチャージ線、ＥＱ　イコライズ線、ＷＲ　カラムセレクト線、ＳＥ　センスイネーブル線。
【図１】
2004014021.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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