(57)【要約】【課題】パターン化された金属シリサイド膜を低温で速く、しかもパターン形状に依存することなく略均一に低抵抗化できるようにした半導体装置の製造方法を提供する。【解決手段】ソース・ドレイン拡散層５上と、ゲート電極部９上にチタン膜１５を形成する工程と、このチタン膜１５が形成されたシリコンウエーハ１に第１の熱処理を施して、ソース・ドレイン拡散層５上とゲート電極部９上に高抵抗なチタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）１３を形成する工程と、このチタンシリサイド膜１３に第２の熱処理を施して当該チタンシリサイド膜を低抵抗なＣ５４−ＴｉＳｉ２に改変する工程とを備え、この第２の熱処理は、１００ＭＰａ〜３００ＭＰａの窒素（Ｎ２）ガス雰囲気下、温度６００℃〜６５０℃、加圧時間３０秒の条件で行なう。【選択図】  図３
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【特許請求の範囲】
【請求項１】
シリコン層上に高融点金属膜を形成する工程と、
前記高融点金属膜とシリコン層とに第１の熱処理を施して高抵抗な結晶構造を有する金属シリサイド膜を形成する工程と、
１ＭＰａ以上の不活性ガス雰囲気下で前記金属シリサイド膜に第２の熱処理を施して前記金属シリサイド膜を低抵抗な結晶構造を有する金属シリサイド膜に改変する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の熱処理は、
１００ＭＰａ〜３００ＭＰａの不活性ガス雰囲気下で６００℃〜６５０℃の温度範囲内で行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の熱処理は、
１０ＭＰａ〜１００ＭＰａの不活性ガス雰囲気下で６５０℃〜７００℃の温度範囲内で行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２の熱処理は、
１ＭＰａ〜１０ＭＰａの不活性ガス雰囲気下で７００℃〜７５０℃の温度範囲内で行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第１の熱処理は、
常圧の不活性ガス雰囲気下で５００℃〜６５０℃の温度範囲内で行なうことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、素子寸法が０．３５μｍ以下のＭＯＳトランジスタを有するＵＬＳＩに適用して好適な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置はますます微細化、高集積化しつつあり、ＣＭＯＳトランジスタの素子寸法は０．３５μｍ以下が主流となりつつある。ＭＯＳトランジスタは、その素子寸法が特に０．３５μｍ以下になると、ゲート電極の抵抗や、ソース及びドレイン（以下で、ソース・ドレインという）拡散層の抵抗、コンタクト抵抗等の上昇が顕著になり、動作速度の遅延やドレイン電流の減少など特性が劣化することが知られている。
【０００３】
このトランジスタの特性の劣化を解決するために、ソース・ドレイン拡散層やポリシリコンゲート電極等に、シリコン（Ｓｉ）と高融点金属膜との化合物であるシリサイドが用いられている。このシリサイドは、サリサイド技術によってシリコン基板上に自己整合的に形成することができる。特に、０．３５μｍ以下のＣＭＯＳトランジスタでは、熱的安定性と低抵抗化の観点から、シリコンとチタン（Ｔｉ）との化合物であるチタンシリサイド（ＴｉＳｉ２）が多用されている。
【０００４】
このチタンシリサイドには、結晶構造の異なるＣ４９−ＴｉＳｉ２（以下で、Ｃ４９相という）と、Ｃ５４−ＴｉＳｉ２（以下で、Ｃ５４相という）とがある。Ｃ４９相は、その結晶構造が底心斜方晶であり、抵抗率が６０〜２００μΩｃｍ程度である。また、Ｃ５４相は、その結晶構造が面心斜方晶であり、抵抗率が１２〜２０μΩｃｍ程度である。これら両相のうち、ゲート電極や、ソース・ドレイン拡散層、コンタクト抵抗等の低抵抗化の目的で使用できるのは、低抵抗な結晶構造であるＣ５４相である。
【０００５】
このＣ５４相の標準的な形成プロセスは、先行技術文献（例えば、非特許文献１参照。）に記載されている。即ち、まず始めに、ＤＣマグネトロンスパッタ法によりアルゴン（Ａｒ）イオンでチタン（Ｔｉ）ターゲットをスパッタし、飛び出したＴｉ原子をシリコン（Ｓｉ）基板上に堆積させる。次に、第１の熱処理として約６００℃〜７００℃、窒素（Ｎ２）雰囲気でこのシリコン基板を急速熱処理（ＲＴＡ：ｒａｐｉｄ  ｔｈｅｍａｌ  ａｎｎｅａｌ）する。
【０００６】
これにより、Ｓｉが露出している個所ではＳｉとＴｉとの反応が起こり、高抵抗なＣ４９相が自己整合的に形成される。また、Ｓｉが露出していない個所では、上述のシリサイド反応は起こらず、Ｔｉが窒化されて窒化チタン（ＴｉＮ）が形成される。このＣ４９相の形成後に、余剰の未反応Ｔｉ及びＴｉＮをウエットエッチングで除去する。
【０００７】
次に、第２の熱処理として、約８００℃〜８５０℃、Ｎ２雰囲気でＳｉ基板をアニール処理する。これにより、Ｓｉ基板上の高抵抗なＣ４９相が相転移して低抵抗なＣ５４相が形成される。ただし、この第２の熱処理では、Ｓｉ基板に８００℃以上の温度で長時間にわたり熱を加えると、Ｃ４９相からＣ５４相への相転移を引き起こす際にＴｉＳｉ２膜が凝集しシート抵抗は再び上昇してしまうので、注意が必要である。
【０００８】
ところで、先行技術文献（例えば、非特許文献１参照。）に記載されているように、シリサイド形成領域を狭くし、Ｔｉの膜厚を薄くする（ゲート電極等を微細化し、薄膜化する）と、ＴｉＳｉ２の凝集開始温度は低温化する。
その一方で、ゲート電極等を微細化するとＣ４９相からＣ５４相への相転移は抑制されてしまうので、Ｃ４９相からＣ５４相へ相転移させるために必要な熱処理温度は高温化する傾向にある。つまり、ＭＯＳトランジスタの素子寸法が小さくなるにつれて、低抵抗なＣ５４相を形成できる温度範囲が狭まりつつある。このため、より速く、より低温でＣ４９相をＣ５４相に相転移させる技術が望まれている。
【０００９】
このような要望がある中で、中村らは、Ｓｉ基板の裏面にチタン膜を堆積すると、そのＳｉ基板の表面でＣ４９相からＣ５４相への相転移が低温度で促進されることを報告している（例えば、非特許文献２参照。）。
この報告によれば、Ｃ４９相からＣ５４相への相転移は、粒径１０ｎｍのＣ４９多結晶体から、粒径が一桁大きいＣ５４多結晶体への再結晶化とみることができ、この再結晶化は、Ｃ５４多結晶体の核生成過程と成長過程の２段階に分けることができる。ここで、Ｓｉ基板の裏面に６０ｎｍのチタン膜を堆積し６００℃程度に過熱すると、図５の矢印で示すように、Ｓｉ基板９１表面のチタンシリサイド膜（Ｃ４９−ＴｉＳｉ２）９５に３００ＭＰａ程度の圧縮応力が生じる。そして、この圧縮応力がＣ５４多結晶体の成長速度を速める。
【００１０】
それゆえ、Ｓｉ基板９１の裏面に６０ｎｍのチタン膜９３を堆積することによって、Ｃ４９相からＣ５４相への相転移を、６５０℃程度の低温度、３０秒程度の加圧時間で促進させることができる。
【００１１】
【非特許文献１】
「次世代ＵＬＳＩプロセス技術」（株）リアライズ社、２０００年２月２９日、ｐ．３６５−３７８
【非特許文献２】
西澤潤一編「半導体研究」（株）工業調査会、１９９７年７月１日、第４３巻、第８章、ｐ．２３５−２５４
【００１２】
【発明が解決しようとする課題】
ところで、従来例に係るＣ５４−ＴｉＳｉ２の形成方法によれば、Ｓｉ基板９１の裏面にチタン膜９３を堆積することで、Ｓｉ基板９１表面のチタンシリサイド９５に水平方向の圧縮応力を加え、Ｃ４９相からＣ５４相への成長過程を促進させていた。しかしながら、この方法には、以下に示す４つの問題点がある。
（１）Ｓｉ基板９１の裏面にチタン膜９３を形成しなければならないため、工程数が増え、かつ材料コストもかかり、製造コストの上昇を招いてしまう。
（２）Ｓｉ基板９１の面積が増大（ウエーハが大口径化）するほど、チタン膜９３を均一な膜厚に形成することが難しくなり、圧縮応力の面内均一性をコントロールすることが困難となる。
（３）Ｓｉ基板９１を反らせることになるので、このＳｉ基板９１上の回路素子に変形を促すような応力がかかってしまい、不良の原因となる。
（４）チタン膜９３による圧縮応力は、Ｓｉ基板９１の周縁部から中央部に向かって働く水平方向の力である。このため、Ｓｉ基板９１の全面にチタンシリサイド膜９５がある場合には、このチタンシリサイド膜９５に比較的均一に圧縮応力をかけることができるが、このチタンシリサイド膜９５がパターン化されている場合には、パターン間のスペースによって圧縮応力が緩和されてしまう。従って、パターンの長さ方向と幅方向とで圧縮応力に差が生じ、高抵抗なＣ４９相から低抵抗なＣ５２相への相転移率にパターン形状への依存性が現れてしまう。
【００１３】
そこで、この発明は、このような従来技術の問題点（１）〜（４）を解決したものであって、パターン化された金属シリサイド膜を低温で速く、しかもパターン形状に依存することなく略均一に低抵抗化できるようにした半導体装置の製造方法の提供を目的とする。
【００１４】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、シリコン層上に高融点金属膜を形成する工程と、この高融点金属膜とシリコン層とに第１の熱処理を施して高抵抗な結晶構造を有する金属シリサイド膜を形成する工程と、１ＭＰａ以上の不活性ガス雰囲気下でこの金属シリサイド膜に第２の熱処理を施してこの金属シリサイド膜を低抵抗な結晶構造を有する金属シリサイド膜に改変する工程と、を含むことを特徴とするものである。
【００１５】
ここで、高融点金属膜は例えばチタン（Ｔｉ）膜であり、金属シリサイド膜は例えばチタンシリサイド（ＴｉＳｉ２）膜である。このＴｉＳｉ２の高抵抗な結晶構造Ｃ４９相から低抵抗な結晶構造Ｃ５４相への相転移は、粒径１０ｎｍのＣ４９多結晶体から、粒径が一桁大きいＣ５４多結晶体への再結晶化とみることができる。
【００１６】
この再結晶化は、Ｃ５４多結晶体の核生成過程と成長過程の二段階に分けることができる。核生成過程は再結晶化の初期にのみに起こり、反応時間の大部分は成長過程が占める。それゆえ、この成長過程を促進させることで、Ｃ４９相からＣ５４相への相転移速度を増大させることができる。
本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、第２の熱処理は、１００ＭＰａ〜３００ＭＰａの不活性ガス雰囲気下で６００℃〜６５０℃の温度範囲内で行なうことを特徴とするものである。
【００１７】
本発明に係る第３の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、第２の熱処理は、１０ＭＰａ〜１００ＭＰａの不活性ガス雰囲気下で６５０℃〜７００℃の温度範囲内で行なうことを特徴とするものである。本発明に係る第４の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、第２の熱処理は、１ＭＰａ〜１０ＭＰａの不活性ガス雰囲気下で７００℃〜７５０℃の温度範囲内で行なうことを特徴とするものである。
【００１８】
本発明に係る第５の半導体装置の製造方法は、上述した第１〜第４の半導体装置の製造方法において、第１の熱処理は、常圧の不活性ガス雰囲気下で５００℃〜６５０℃の温度範囲内で行なうことを特徴とするものである。ここで、常圧とは、即ち大気圧下のことであり、０．１ＭＰａ程度の圧力のことである。
本発明に係る第１〜第５の半導体装置の製造方法によれば、金属シリサイド膜の結晶構造を低抵抗な構造体に改変する第２の熱処理を１ＭＰａ以上の高圧の不活性ガス雰囲気下で行なうので、金属シリサイド膜がパターン化されている場合でも、このパターンを水平方向と垂直方向から略均一に加圧することができる。従って、低抵抗な結晶体の成長過程をパターン形状に依存することなく略均一に促進させることができるので、パターン化された金属シリサイド膜を低温で速く、しかも略均一に低抵抗化することができる。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
図１は、本発明の実施形態に係る半導体装置１００の構成例を示す断面図である。まず始めに、この半導体装置１００について説明する。この半導体装置１００は、例えば素子寸法が０．３５μｍ以下のＭＯＳトランジスタを有するＵＬＳＩである。
【００２０】
図１に示すように、この半導体装置１００は、ｐ型のシリコン基板１と、このシリコン基板１に設けられた素子分離層３と、この素子分離層３によって他の素子から分離された領域に設けられたＬＤＤ構造のｎ型ソース・ドレイン拡散層５とを備えている。また、この半導体装置１００は、チャネル領域上のシリコン基板１に設けられたゲート酸化膜７と、このゲート酸化膜７上に設けられたゲート電極部９と、このゲート電極部９の側壁に設けられたサイドウォール１１とを備えている。さらに、この半導体装置１００は、ソース・ドレイン拡散層５上、及びゲート電極部９上に設けられたチタンシリサイド（Ｃ５４−ＴｉＳｉ２）１３´を備えている。
【００２１】
シリコン（Ｓｉ）基板１は、例えば６〜１２インチ程度のバルクのＳｉウエーハである。また、素子分離層３とゲート酸化膜７はシリコン酸化膜である。さらに、ソース・ドレイン拡散層５はリンやヒ素等のｎ型不純物を含むシリコン層であり、ゲート電極部９はリン等のｎ型不純物を含むポリシリコンである。
また、チタンシリサイド１３´は、Ｔｉ膜とＳｉとの化合物であり、その結晶構造は低抵抗なＣ５４層（面心斜方晶）である。このＣ５４相は、ソース・ドレイン拡散層５上と、ゲート電極部９上に高抵抗なＣ４９相（底心斜方晶）が形成され、その後、このＣ４９相が高圧の不活性ガス雰囲気下で熱処理されて結晶構造が改変されたものである。以下で、このＣ４９相をＣ５４相へ改変する熱処理工程を含めて、半導体装置１００の製造方法について説明する。
【００２２】
図２（Ａ）〜（Ｃ）及び図３は、上述した半導体装置１００の製造方法（その１、２）を示す工程図である。この半導体装置１００の製造方法では、図２（Ｃ）に示すチタンシリサイド（Ｃ４９−ＴｉＳｉ２）１３を形成する工程までは、先行技術文献等に記載された周知のＣＭＯＳプロセス技術や、サリサイド技術と同じである。
【００２３】
即ち、まず始めに、図２（Ａ）においてＳｉ基板１を用意する。次に、このＳｉ基板（以下で、Ｓｉウエーハという）１の表面部にトレンチ（溝）を形成し、このトレンチ内にシリコン酸化膜を埋め込んで、素子分離層３を形成する。そして、この素子分離層３によって他の素子から分離された領域のＳｉウエーハ１上にゲート酸化膜７を形成する。このゲート酸化膜７は、例えばＯ２等の酸化ガス雰囲気中でＳｉウエーハ１の表面を熱酸化して形成する。
【００２４】
次に、このゲート酸化膜７を含むＳｉウエーハ１の全面にＬＰＣＶＤ（ｌｏｗ  ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）等によってポリシリコン膜を形成する。そして、このポリシリコン膜をフォトリソグラフィ及びドライエッチングによってパターニングし、ゲート電極部９を形成する。次に、このゲート電極部９をマスクにしてＳｉウエーハ１にリン等のｎ型不純物イオンを注入し、ソース・ドレイン用の低濃度不純物拡散層（以下で、ｎ−層という）５Ａを形成する。
【００２５】
さらに、このｎ−層５Ａを形成した後に、Ｓｉウエーハ１上にＣＶＤ等によってシリコン酸化膜を形成し、このシリコン酸化膜をエッチバックして、サイドウォール１１を形成する。次に、このサイドウォール１１とゲート電極部９をマスクにしてＳｉウエーハ１にヒ素等のｎ型不純物イオンを注入して、ソース・ドレイン用の高濃度不純物拡散層（以下で、ｎ＋層という）５Ｂを形成する。
【００２６】
そして、ｎ＋層５Ｂが形成されたＳｉウエーハ１上に、上述したＤＣマグネトロンスパッタ法を用いてチタン（Ｔｉ）膜１５を形成する。このＴｉ膜１５の厚さは、例えば１５０ｎｍ程度である。
次に、図２（Ｂ）において、このＳｉウエーハ１を窒素ガス雰囲気下で５００℃〜６５０℃、３０〜９０秒間程度、急速熱処理（第１の熱処理）して、Ｓｉウエーハ１とＴｉ膜１５、及び、ゲート電極部９とＴｉ膜１５とを化合反応させる。これにより、Ｓｉウエーハ１上に自己整合的にチタンシリサイド（Ｃ４９−ＴｉＳｉ２）１３が形成される。このチタンシリサイド１３は、抵抗率が６０〜２００μΩｃｍ程度と高抵抗である。その後、図２（Ｃ）に示すように、反応せずに残ったＴｉ膜をアンモニア、過酸化水素、水の混合液でウエットエッチングし、除去する。
【００２７】
次に、図３に示すように、未反応なＴｉを除去した後のＳｉウエーハ１を、加圧・昇温のできる加圧炉５０の炉体内部に配置する。この加圧炉５０の構成例を図４に示す。図４に示すように、この加圧炉５０は、密閉型の炉体５１と、この炉体内部に設けられたヒータ５３と、この炉体５１の搬入口を密閉するシャッタ５５と、窒素（Ｎ２）ガスの圧送機能を備えた加圧ポンプ５７と、この加圧ポンプ５７から圧送されたＮ２ガスを炉体５１内部に導入するガス導入管５９とを備えている。
【００２８】
図４に示すヒータ５３によって、炉体５１の内部温度は４５０℃〜７００℃程度まで昇温可能になっている。また、加圧ポンプ５７によって、炉体５１の内部圧力は最高３００ＭＰａ程度まで昇圧可能になっている。
図３に戻る。この加圧炉５０の炉体内部にＳｉウエーハ１を配置した後に、この炉体内部にＮ２ガスを充填・加圧すると共に、炉内の温度を上げる。そして、このＳｉウエーハ１を、例えば、温度６００℃〜６５０℃、圧力１００ＭＰａ〜３００ＭＰａ、加圧時間３０秒程度で熱処理（第２の熱処理）する。
【００２９】
ここで、Ｓｉウエーハ１上のソース・ドレイン拡散層（Ｓｉ）５や、ゲート電極部（Ｐｏｌｙ−Ｓｉ）９の表面は、全てチタンシリサイド（Ｃ４９−ＴｉＳｉ２）１３や、サイドウォール１１（ＳｉＯ２）によって覆われている。そのため、この第２の熱処理では、１００ＭＰａ〜３００ＭＰａでもＳｉとＮ２ガス、Ｐｏｌｙ−ＳｉとＮ２ガスは互いに反応せず、Ｎ２ガスは不活性ガスとして働く。この第２の熱処理工程では、不活性ガスとしてＮ２ガスのほかに、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）等を用いることも可能である。
【００３０】
１００ＭＰａ〜３００ＭＰａの不活性ガス雰囲気下でＳｉウエーハ１を加圧することによって、Ｓｉウエーハ１の加熱時間は、Ｓｉウエーハ１を加圧しない場合に比べて約１／２で済む。また、Ｓｉウエーハ１の裏面にＴｉ膜を形成して圧縮応力をかける場合に比べて、ソース・ドレイン拡散層５上のチタンシリサイド（Ｃ４９−ＴｉＳｉ２）１３や、ゲート電極部９上のチタンシリサイド１３に水平方向と垂直方向から略均一に圧力を加えることができる。
【００３１】
これにより、高抵抗なチタンシリサイド（Ｃ４９−ＴｉＳｉ２）１３を、低抵抗なチタンシリサイド（Ｃ５４−ＴｉＳｉ２）１３´に相転移させ、図１に示した半導体装置１００を完成させる。
このように、本発明の実施形態に係る半導体装置１００の製造方法によれば、Ｃ４９相をＣ５４相に相転移させる第２の熱処理は、１００ＭＰａ〜３００ＭＰａのＮ２ガス雰囲気下、または１００ＭＰａ〜３００ＭＰａの不活性ガス雰囲気下で行なわれる。
【００３２】
従って、Ｓｉウエーハ１の裏面にＴｉ膜を形成して圧縮応力をかける場合に比べて、Ｃ４９相を水平方向だけでなく垂直方向からも加圧することができる。これにより、Ｃ４９相がパターン化されている場合でも、このパターンを長さ方向と幅方向、高さ方向から略均一に圧力を加えることができ、パターン化されたチタンシリサイド膜１３を低温で速く、かつＳｉウエーハ１内で略均一に低抵抗化することができる。また、従来技術と比べて、Ｓｉウエーハ裏面へのＴｉ膜の形成工程を省くことができ、Ｔｉの材料コストを削減することができる。
【００３３】
この実施形態では、Ｓｉ基板（Ｓｉウエーハ）１が本発明の基板に対応し、ゲート酸化膜７が本発明のゲート絶縁膜に対応している。また、Ｔｉ膜１５が本発明の高融点金属膜に対応している。さらに、チタンシリサイド（Ｃ４９−ＴｉＳｉ２）膜１３が本発明の高抵抗な結晶構造を有する金属シリサイド膜に対応し、チタンシリサイド（Ｃ５４−ＴｉＳｉ２）膜１３´が本発明の低抵抗な結晶構造を有する金属シリサイド膜に対応している。そして、１００ＭＰａ〜３００ＭＰａのＮ２ガスが本発明の１ＭＰａ以上の不活性ガスに対応している。
【００３４】
なお、この実施形態では、基板の一例としてバルクのＳｉウエーハ１を用いる場合について説明したが、基板はこれに限られることはない。本発明の基板は、例えばＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）ウエーハでも良い。
また、この実施形態では、高融点金属膜の一例としてＴｉ膜１５を用いる場合について説明したが、これに限られることはなく、本発明の高融点金属膜は、Ｎｉ、Ｃｏ、Ｐｔ等でもよい。
【００３５】
さらに、この実施形態では、第２の熱処理の条件を、圧力１００ＭＰａ〜３００ＭＰａ、温度６００℃〜６５０℃、加圧時間３０秒とする場合について説明したが、これに限られることはない。第２の熱処理の条件は、例えば、圧力１０ＭＰａ〜１００ＭＰａ、温度６５０℃〜７００℃、加圧時間３０秒程度でもよく、また圧力１ＭＰａ〜１０ＭＰａ、温度７００℃〜７５０℃、加圧時間３０秒程度でもよい。
【００３６】
また、この実施形態では、Ｓｉウエーハ１への加圧の方法として、不活性ガス（Ｎ２、Ｈｅ、Ｎｅ、Ａｒ）を用いる場合について説明したが、純水等の液体を用いてＳｉウエーハ１を加圧してもよい。
【図面の簡単な説明】
【図１】半導体装置１００の構成例を示す断面図。
【図２】半導体装置１００の製造方法（その１）を示す工程図。
【図３】半導体装置１００の製造方法（その２）を示す工程図。
【図４】加圧炉５０の構成例を示す概念図。
【図５】チタンシリサイド１３に働く圧縮応力を示す概念図。
【符号の説明】
１  シリコン基板（シリコンウエーハ）、３  素子分離層、５  ソース・ドレイン拡散層、５Ａ  Ｎ−層、５Ｂ  Ｎ＋層、７  ゲート酸化膜、９  ゲート電極部、１１  サイドウォール、１３  チタンシリサイド（Ｃ４９−ＴｉＳｉ２）、１３´  チタンシリサイド（Ｃ５４−ＴｉＳｉ２）、１５  チタン膜、５０  加圧炉、５１  炉体、５３  ヒータ、５５  シャッタ、５７  加圧ポンプ、５９  ガス導入管、１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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