(57)【要約】【課題】半導体装置の製造プロセスの問題点の検出感度を向上させる解析方法を提供する。【解決手段】半導体基板上に配置された複数のテストエレメントグループの電気特性を測定し、テストエレメントグループのそれぞれのパラメータを数値化し、電気特性からテストエレメントグループのそれぞれをシステマティック不良発生群とシステマティック不良未発生群とに分類し、数値化されたパラメータのうち、システマティック不良未発生群のテストエレメントグループのパラメータで比較用マハラノビス基準空間を作成し、比較用マハラノビス基準空間を用いて、システマティック不良未発生群の第１の比較用マハラノビス距離及びシステマティック不良発生群の第２の比較用マハラノビス距離をそれぞれ算出し、第１及び第２の比較用マハラノビス距離を比較する。【選択図】      図９
2004259894.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置された複数のテストエレメントグループの電気特性を測定するステップと、
前記テストエレメントグループのそれぞれのパラメータを数値化するステップと、
前記電気特性から前記テストエレメントグループのそれぞれをシステマティック不良発生群とシステマティック不良未発生群とに分類するステップと、
数値化された前記パラメータのうち、前記システマティック不良未発生群の前記テストエレメントグループのパラメータで比較用マハラノビス基準空間を作成するステップと、
前記比較用マハラノビス基準空間を用いて、前記システマティック不良未発生群の第１の比較用マハラノビス距離及び前記システマティック不良発生群の第２の比較用マハラノビス距離をそれぞれ算出するステップと、
前記第１及び第２の比較用マハラノビス距離を比較するステップ
とを含むことを特徴とする半導体装置の解析方法。
【請求項２】
算出された前記第１及び第２の比較用マハラノビス距離の間に有意差がない場合は、
数値化された新たなパラメータを追加して前記システマティック不良未発生群の前記テストエレメントグループのパラメータで新たな比較用マハラノビス基準空間を作成する段階と、
前記新たな比較用マハラノビス基準空間を用いて前記システマティック不良未発生群及び前記システマティック不良発生群についてそれぞれ新たな第１及び第２の比較用マハラノビス距離を算出する段階と、
前記新たな第１及び第２の比較用マハラノビス距離を比較する段階
とを前記新たな第１及び第２の比較用マハラノビス距離の間に有意差が認められるまで繰り返すステップを更に含むことを特徴とする請求項１に記載の半導体装置の解析方法。
【請求項３】
前記第１及び第２の比較用マハラノビス距離の間、及び前記新たな第１及び第２の比較用マハラノビス距離の間のいずれかに有意差が認められた場合は、
前記数値化されたパラメータのそれぞれについて、マハラノビス基準空間作成に使用する第１の水準と使用しない第２の水準との２水準の直交表を作成し、前記直交表に基き、前記第１及び第２の水準に対応する第１及び第２の評価用マハラノビス基準空間を作成するステップと、
前記第１及び第２の評価用マハラノビス基準空間を用いて前記システマティック不良発生群の第１及び第２の評価用マハラノビス距離を算出するステップと、
前記第１及び第２の評価用マハラノビス距離を特性値として信号対雑音比を求めるステップ
とを更に含むことを特徴とする請求項１又は２に記載の半導体装置の解析方法。
【請求項４】
前記テストエレメントグループが、配線のオープン及びショートを検査するオープン／ショートテストエレメントグループ、及び多層配線間をビアプラグで鎖状に接続したビアチェーンテストエレメントグループのうち、少なくとも一方を含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の解析方法。
【請求項５】
前記パラメータとして、前記オープン／ショートテストエレメントグループの配線長、配線幅、配線間スペース幅、任意の周辺領域を含んだ配線密度、配線被覆率、前記オープン／ショートテストエレメントグループのチップ領域内座標、前記チップ領域の前記半導体基板内座標、上層及び下層に配置されているテストエレメントグループの配線密度、配線被覆率のうち、少なくとも一つを含むことを特徴とする請求項４に記載の半導体装置の解析方法。
【請求項６】
前記パラメータとして、前記ビアチェーンテストエレメントグループの配線長、配線幅、配線間スペース幅、任意の周辺領域を含んだ配線密度、配線被覆率、前記ビアチェーンテストエレメントグループのチップ領域内座標、前記チップ領域の前記半導体基板内座標、上層及び下層に配置されているテストエレメントグループの配線密度、配線被覆率、ビア上下のフリンジ幅、ビアピッチ、ビア規模、及びビア開口率のうち、少なくとも一つを含むことを特徴とする請求項４に記載の半導体装置の解析方法。
【請求項７】
前記システマティック不良発生群と前記システマティック不良未発生群が、前記テストエレメントグループの前記半導体基板内での歩留まり、クリティカルエリアあるいはビア規模で換算した不良率、及び不良の前記半導体基板の面内偏りから分類されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の解析方法。
【請求項８】
前記半導体基板のチップ領域に、前記テストエレメントグループが配置されることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の解析方法。
【請求項９】
前記半導体基板のダイシングラインに前記テストエレメントグループが、配置されることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の解析方法。
【請求項１０】
半導体基板上に配置されたテストエレメントグループのそれぞれのパラメータを仕様及び設計レイアウトから数値化するパラメータ数値化モジュールと、
前記テストエレメントグループの電気特性を測定した結果から前記テストエレメントグループをシステマティック不良発生群とシステマティック不良未発生群とに分類する不良分類モジュールと、
前記システマティック不良未発生群の前記テストエレメントグループのパラメータで作成したマハラノビス基準空間を用いて前記システマティック不良未発生群と前記システマティック不良発生群のマハラノビス距離を算出し、前記システマティック不良未発生群と前記システマティック不良発生群について算出された前記マハラノビス距離を比較する統計解析モジュール
とを備えることを特徴とする半導体装置の解析システム。
【請求項１１】
前記仕様及び設計レイアウトのデータを仕様書データベース及び設計レイアウトデータベースに格納するパラメータ記憶ユニットを更に備えることを特徴とする請求項１０に記載の半導体装置の解析システム。
【請求項１２】
前記テストエレメントグループの電気特性を測定した結果が格納される測定情報記憶ユニットを更に備えることを特徴とする請求項１０又は１１に記載の半導体装置の解析システム。
【請求項１３】
半導体基板上に配置された複数のテストエレメントグループの各パラメータを数値化する命令と、
前記複数のテストエレメントグループの電気特性を測定した結果から前記テストエレメントグループをシステマティック不良発生群とシステマティック不良未発生群とに分類する命令と、
前記システマティック不良未発生群の前記テストエレメントグループのパラメータでマハラノビス基準空間を作成する命令と、
前記マハラノビス基準空間を用いて前記システマティック不良未発生群と前記システマティック不良発生群についてそれぞれ、前記テストエレメントグループのマハラノビス距離を算出して比較する命令
とをコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造プロセスにおける解析方法、解析システムおよびプログラムに関する。
【０００２】
【従来の技術】
半導体集積回路等の半導体装置の多機能化に伴い、半導体装置はパターンサイズの縮小化、大規模集積化の要求が常になされている。このような半導体装置を、半導体基板の多数のチップ領域に、均一な性能で歩留まり良く製造する必要がある。半導体装置の製造には多種多様な製造プロセスが用いられている。半導体装置の製造歩留まりを向上させるためには、個々の製造プロセスの歩留まりの向上が要求される。したがって、半導体装置に発生する製造プロセス起因の不良解析は重要となる。
【０００３】
半導体装置製造のプロセスの最適化条件の確立や、新しいプロセスの開発、さらにはプロセス制御等のために、半導体基板上に形成したテストパターンを用いて製造プロセスの評価が行なわれることが多い。通常、製造プロセス評価用の様々な種類のテストエレメントグループ（ＴＥＧ）を搭載したチップやウェハを作製して、各ＴＥＧデータの不良解析が行なわれる。製造プロセスで発生する不良には、製造プロセスに起因するシステマティック不良と、偶発的に発生するランダム不良がある。ＴＥＧの不良解析では、ＴＥＧに発生している不良のうちからシステマティック不良を分類して、関連する製造プロセス上の問題を抽出していく。半導体装置の品質管理を行なう方法として、同一の半導体基板について無欠陥チップを抽出し、無欠陥チップ内のＴＥＧの電気特性の歩留まりと製造プロセスのパラメータとの関係を解析して、システマティック不良による歩留まり劣化の原因を特定しているものがある（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−１１０８６７号公報（第４−９頁、図２）
【０００５】
【発明が解決しようとする課題】
半導体装置の製造プロセスの開発においては、従来、チップやウェハに搭載したＴＥＧ個々の不良解析をおこない、経験的にシステマティック不良の原因を推察している。しかし、単体のＴＥＧの不良解析を中心とする手法では、不良に深く関係するパラメータを抽出することは困難で、根に潜む根本的な製造プロセスの問題点が検出されず、見落とされている可能性がある。
【０００６】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、半導体装置の製造プロセスの問題点の検出感度を向上させる解析方法、解析システム及びプログラムを提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、本発明の第１の態様は、（イ）半導体基板上に配置された複数のテストエレメントグループの電気特性を測定するステップと、（ロ）テストエレメントグループのそれぞれのパラメータを数値化するステップと、（ハ）電気特性からテストエレメントグループのそれぞれをシステマティック不良発生群とシステマティック不良未発生群とに分類するステップと、（ニ）数値化されたパラメータのうち、システマティック不良未発生群のテストエレメントグループのパラメータで比較用マハラノビス基準空間を作成するステップと、（ホ）比較用マハラノビス基準空間を用いて、システマティック不良未発生群の第１の比較用マハラノビス距離及びシステマティック不良発生群の第２の比較用マハラノビス距離をそれぞれ算出するステップと、（ヘ）第１及び第２の比較用マハラノビス距離を比較するステップとを含む半導体装置の解析方法であることを要旨とする。
【０００８】
本発明の第２の態様は、（イ）半導体基板上に配置された複数のテストエレメントグループのそれぞれのパラメータを仕様及び設計レイアウトから数値化するパラメータ数値化モジュールと、（ロ）テストエレメントグループの電気特性を測定した結果からテストエレメントグループをシステマティック不良発生群とシステマティック不良未発生群とに分類する不良分類モジュールと、（ハ）システマティック不良未発生群のテストエレメントグループのパラメータで作成したマハラノビス基準空間を用いてシステマティック不良未発生群とシステマティック不良発生群のマハラノビス距離を算出し、システマティック不良未発生群とシステマティック不良発生群について算出されたマハラノビス距離を比較する統計解析モジュールとを備える半導体装置の解析システムであることを要旨とする。
【０００９】
本発明の第３の態様は、（イ）半導体基板上に配置された複数のテストエレメントグループの各パラメータを数値化する命令と、（ロ）複数のテストエレメントグループの電気特性を測定した結果からテストエレメントグループをシステマティック不良発生群とシステマティック不良未発生群とに分類する命令と、（ハ）システマティック不良未発生群のテストエレメントグループのパラメータでマハラノビス基準空間を作成する命令と、（ニ）マハラノビス基準空間を用いてシステマティック不良未発生群とシステマティック不良発生群についてそれぞれ、テストエレメントグループのマハラノビス距離を算出して比較する命令とをコンピュータに実行させるためのプログラムであることを要旨とする。
【００１０】
【発明の実施の形態】
以下図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
本発明の実施の形態に係る解析システムは、図１に示すように、解析に用いるＴＥＧの仕様及び設計レイアウトをそれぞれ格納する仕様書データベース１１及び設計レイアウトデータベース１２を含むパラメータ記憶ユニット１０と、作製したＴＥＧの各種の特性の測定結果が格納される測定情報記憶ユニット１３と、不良解析を実行する演算ユニット１４と、演算結果を保管する解析情報記憶ユニット１９と、入出力端末２０とを備えている。演算ユニット１４は、パラメータ記憶ユニット１０に格納された仕様及び設計レイアウトを基にＴＥＧのパラメータを数値化するパラメータ数値化モジュール１５と、プロセス起因のシステマティック不良が発生したＴＥＧを分類する不良分類モジュール１６と、ＴＥＧのパラメータ解析を行なう統計解析モジュール１７と、ＴＥＧの不良解析を実施するプログラムコードを格納する内部記憶モジュール１８とを備える。更に、統計解析モジュール１７は、ＴＥＧパラメータのマハラノビス距離算出部２１と、マハラノビス距離判定部２２と、パラメータ抽出部２３とを備えている。演算ユニットは、コンピューターの中央演算処理装置（ＣＰＵ）等で実現されている。
【００１２】
本発明の実施の形態に係る不良解析においては、例えば、オープン／ショートＴＥＧやビアチェーンＴＥＧ等が用いられ、寸法や規模を変化させた種類は数百に上る。
【００１３】
オープン／ショートＴＥＧは、平面上に形成された配線の断線（オープン）及び配線間の短絡（ショート）を調べるＴＥＧである。オープン／ショートＴＥＧは、図２に示すように、例えば紙面に向かって左右方向に重なるように多重に折り畳まれて配線された配線幅Ｗ１の銅（Ｃｕ）あるいはアルミニウム（Ａｌ）等の導体からなる主線路４０と、主線路４０の折り畳まれた間隙に、紙面に向かって上及び下方向からそれぞれ櫛状に配置された配線幅Ｗ２のＣｕあるいはＡｌ等の導体からなる副線路４３及び４５とを備えている。主線路４０と隣接する副線路４３あるいは４５のスペース幅はＷｓとされている。電気特性測定用として、主線路４０の両端には、主パッド４１及び４２が接続され、櫛状の副線路４３及び４５には、それぞれ副パッド４４及び４６が接続されている。主パッド４１、４２間で導通が無ければ、オープン不良となる。また、主パッド４１、４２と副パッド４４あるいは４６との間に導通があれば、ショート不良となる。オープン／ショートＴＥＧは、多層に堆積された各層間絶縁膜上に設けられる。
【００１４】
オープン／ショートＴＥＧのパラメータとしては、例えば、主線路４０の配線長、配線幅Ｗ１、主線路４０と副線路４３、４５間のスペース幅Ｗｓ、副線路４３、４５の配線幅Ｗ２等の配線の各部寸法、任意の周辺領域を含んだ単位面積あたりの配線長として規定された配線密度、任意の周辺領域表面での配線被覆率、ＴＥＧのチップ内座標、ＴＥＧを含むチップの半導体基板内座標、上層及び下層に配置されているＴＥＧの配線密度と配線被覆率等が含まれる。オープン／ショートＴＥＧにおいて、解析対象として有用と判断されたパラメータが、例えば図３に示すように、適宜選択される。そして、図１に示したパラメータ数値化モジュール１５は選択されたパラメータを、仕様書データベース１１及び設計レイアウトデータベース１２に格納されている仕様書及び設計レイアウトデータを基に数値化する。
【００１５】
ビアチェーンＴＥＧは、図４に示すように、下層配線５３と上層配線５５とをビアプラグ５４で鎖状に接続したビアチェーンの導通を調べるＴＥＧである。ビアチェーンＴＥＧのＡ−Ａ断面構造は、図５に示すように、半導体基板３０の上部に設けられたシリコン酸化膜（ＳｉＯ２）等の下層絶縁膜５１の表面に配置されたＣｕあるいはＡｌ等の導体からなる複数の下層配線５３と、下層絶縁膜５１の上に設けられたＳｉＯ２等の上層絶縁膜５２の表面に配置されたＣｕあるいはＡｌ等の導体からなる複数の上層配線５５と、上層絶縁膜５２に設けられた層間のビアホールを埋め込んで配置され、下層配線５３と上層配線５５とを鎖状に接続するＣｕあるいはタングステン（Ｗ）等の導体からなるビアプラグ５４とを備えている。更に、上層配線５５の表面安定化のため、上層絶縁膜５２の表面にシリコン窒化膜（Ｓｉ３Ｎ４）等の保護絶縁膜５６が設けられる。
【００１６】
図５においては、上層及び下層の２層構造の配線について説明したが、更に、３層構造以上の多層構造に適用できることは勿論である。すなわち、下層絶縁膜５１としては多層配線構造を構成する複数の層間絶縁膜もしくはフィールド絶縁膜のうち任意の絶縁膜を選択可能である。上層絶縁膜５２は下層絶縁膜５１の直上の絶縁膜が選択されるが、図１においては保護絶縁膜５６の直下の最上層の層間絶縁膜が、一例として示されている。
【００１７】
ビアプラグ５４で接続される下層配線５３及び上層配線５５の両端には、図４に示すように、下層フリンジ５７及び上層フリンジ５８が設けられ、ビア径Ｗｖより配線幅が下層フリンジ幅Ｗｆ１及び上層フリンジ幅Ｗｆ２だけ大きくされている。ビアプラグ５４は、一定のビアピッチＰｖで配置されている。ビアチェーンの両端には、電気特性測定用のパッド５９及び６０が備えられている。パッド５９及び６０間の導通が無ければ、不良とされる。ビアチェーンＴＥＧのパラメータとしては、配線長、配線幅、スペース幅等の下層配線５３及び上層配線５５の各部寸法、任意の周辺領域を含んだ単位面積あたりの配線長として規定された配線密度、任意の周辺領域表面での配線被覆率、ＴＥＧのチップ領域内座標、ＴＥＧを含むチップ領域の半導体基板内座標、上層及び下層に配置されているＴＥＧの配線密度と配線被覆率、下層及び上層フリンジ幅Ｗｆ１、Ｗｆ２、ビアピッチＰｖ、ビアチェーンに含まれるビアプラグ５４の数であるビア規模、あるいはビア径Ｗｖより求められる単位面積あたりのビア開口率等が含まれる。ビアチェーンＴＥＧのパラメータのなかで、解析対象として有用と判断されたパラメータが、例えば図６に示すように、適宜選択される。そして、図１に示したパラメータ数値化モジュール１５は選択されたパラメータを、仕様書データベース１１及び設計レイアウトデータベース１２に格納されている仕様書及び設計レイアウトデータを基に数値化する。
【００１８】
本発明の実施の形態において、ＴＥＧパターンの作製は、ＴＥＧの仕様書及び設計レイアウトを基に作成されたフォトマスクを用いて行なわれる。フォトマスクとしては、ＴＥＧパターンだけを搭載した専用のものであってもよいし、半導体装置の製品チップのパターンと共にＴＥＧパターンを搭載した製造用フォトマスクであってもよい。製造用フォトマスクを使用する場合、ＴＥＧパターンは半導体装置のパターンが形成されない、例えば、ダイシングライン等に配置される。フォトマスクに搭載されたＴＥＧパターンは、例えば、縮小投影露光装置などを用いて、図７に示すように、半導体基板３０の複数のチップ領域３２ａ、３２ｂ、・・・、３２ｎ、・・・に転写される。半導体製造プロセスを経て作製された各ＴＥＧパターンは、全チップ領域３２ａ、３２ｂ、・・・、３２ｎ、・・・について、プローバ等の検査装置を用いて電気特性の良・不良が測定され、測定結果は各ＴＥＧパターンごとにまとめられて測定情報記憶ユニット１３に格納される。
【００１９】
測定情報記憶ユニット１３に格納された測定結果を用いて、不良分類モジュール１６は、製造プロセス起因のシステマティック不良の判定を行なう。各ＴＥＧパターンについてシステマティック不良が発生しているかどうかは、（ｉ）歩留まりが基準値以下か、（ｉｉ）クリティカルエリアやビア規模で換算した不良率が基準値以上か、（ｉｉｉ）不良発生に半導体基板３０の面内の偏りがあるか、等により判定される。ここで、「クリティカルエリア」とは、配線密度とダスト等の欠陥の粒径分布より算出される不良率の分布である。
【００２０】
システマティック不良の判定後、統計解析モジュール１７は、不良分類モジュール１６で分類されたシステマティック不良未発生ＴＥＧ群とシステマティック不良発生ＴＥＧ群を統計的に処理して不良解析を行なう。
【００２１】
統計解析モジュール１７のマハラノビス距離算出部２１は、システマティック不良未発生ＴＥＧのパラメータ値からマハラノビス基準空間を作成する。マハラノビス基準空間は、各パラメータ間の相関係数の行列の逆行列ａｉｊで表される。マハラノビス距離算出部２１は、マハラノビス基準空間を用いてシステマティック不良未発生ＴＥＧ群及びシステマティック不良発生ＴＥＧ群それぞれのマハラノビス距離Ｄを次式に従って算出する。
【００２２】
【数１】
2004259894.tif 000003
2004259894.tif 000004
ここで、ｋは解析対象のパラメータの数、Ｘｉは対象となるＴＥＧのパラメータｉ（ｉ＝１〜ｋ）の設計値、ｍｉ、σｉはパラメータｉの設計値Ｘｉの平均値および標準偏差である。
【００２３】
マハラノビス距離判定部２２は、システマティック不良未発生ＴＥＧ群に対してシステマティック不良発生ＴＥＧ群のマハラノビス距離Ｄが大きくなり、有意差があるか比較することにより、解析対象のパラメータが適切に選択されているか判定する。
【００２４】
システマティック不良未発生ＴＥＧ群及びシステマティック不良発生ＴＥＧ群のマハラノビス距離Ｄが分離することが確認できたら、システマティック不良に関連するＴＥＧのパラメータの抽出が品質工学の手法により行なわれる。品質工学では、直交表を用いて一度に多数のパラメータが評価される。「直交表」とは、制御するパラメータに水準を設定し、あるパラメータの特定の水準に対して、他のパラメータの全ての水準が同数回ずつ現れるように作成された割付表である。直交表に基き、パラメータの各水準で特性値を算出し望大特性の信号対雑音比（Ｓ／Ｎ比）ηを求め、Ｓ／Ｎ比ηの利得の大きいパラメータを抽出する。「望大特性」とは品質特性のうち、負の値をとることなく、大きければ大きいほど良い特性のことである。Ｓ／Ｎ比ηは、一般にはばらつきの指標であるが、本発明の実施の形態において用いる望大特性のＳ／Ｎ比ηは、特性値ｙ１、ｙ２、・・・、ｙｎの逆数の分散σ２から求められる：
σ２  ＝  （１／ｎ）・（ｙ１−２＋ｙ２−２＋・・・＋ｙｎ−２）  ・・・  （２）
η  ＝  −１０・ｌｏｇ（σ２）  ・・・  （３）
Ｓ／Ｎ比ηが大きいほどパラメータの影響が大きいことを意味する。
【００２５】
パラメータ抽出部２３は、システマティック不良発生ＴＥＧの各パラメータについて、マハラノビス基準空間に使う場合を第１の水準、使わない場合を第２の水準とする２水準で直交表を作成する。そして、マハラノビス距離算出部２１が直交表を基に、第１及び第２の水準に対応するマハラノビス基準空間を算出する。更に、第１及び第２の水準に対応するマハラノビス基準空間を用いて新たにシステマティック不良発生ＴＥＧの第１及び第２の水準に対応するマハラノビス距離Ｄを算出して特性値とし、各パラメータの第１及び第２の水準に対する望大特性のＳ／Ｎ比ηが算出される。第２の水準に比べ第１の水準でのＳ／Ｎ比ηが大きい、即ち利得の大きいパラメータ程システマティック不良発生に影響していると判定されるため、利得の大きいパラメータと関係するプロセスが問題点として抽出される。
【００２６】
統計解析モジュール１７は解析した結果を、解析情報記憶ユニット１９に転送して保管する。入出力端末２０は、解析情報記憶ユニット１９に保管された解析結果を取得し、表示装置あるいはプリンタ等に出力する。また、入出力端末２０は、解析結果を統計解析モジュール１７から直接取得して表示装置あるいはプリンタ等に出力する。
【００２７】
本発明の実施の形態に係る解析システムで求められた各ＴＥＧパラメータに対するＳ／Ｎ比の一例を、図８に示す。横軸には、ＴＥＧパラメータ（１）〜（４２）それぞれについて、第１の水準（「１」と表記）及び第２の水準（「２」と表記）が示されている。図８に示すように、例えば、利得の小さいパラメータ、あるいはＴＥＧパラメータ（２）及び（４）のように逆に第２の水準が第１の水準に比べＳ／Ｎ比が大きくなるようなパラメータは検討の対象からは除外し、大きな利得を示しているＴＥＧパラメータ（１８）、（２２）、あるいは（２６）についてシステマティック不良発生原因の検討が行なわれる。例えば、ＴＥＧパラメータ（１８）が下層配線密度であるとすると、下層の平坦化プロセス等に問題があると判断され、平坦化プロセスの改善が検討されることになる。このように、本発明の実施の形態に係る解析システムによれば、ＴＥＧのシステマティック不良解析を速やかに行なうことができ、製造プロセスの問題点の検出を高感度に行なうことができる。
【００２８】
次に、本発明の実施の形態にかかる解析方法を、図９に示すフローチャートを用いて説明する。
【００２９】
（イ）まず、解析に供するＴＥＧが半導体基板上の複数のチップ領域のそれぞれに作製され、ステップＳ１で、それぞれのＴＥＧの電気特性が測定され、測定結果が図１に示した測定情報記憶ユニット１３に格納される。
【００３０】
（ロ）ステップＳ２で、演算ユニット１４のパラメータ数値化モジュール１５により、仕様書データベース１１及び設計レイアウトデータベース１２に格納されている仕様書及び設計レイアウトデータから設計値を取得して、チップ領域に作製されたＴＥＧの各パラメータを数値化する。
【００３１】
（ハ）ステップＳ３で、不良分類モジュール１６により、測定情報記憶ユニット１３に格納されているＴＥＧの測定結果を基に、半導体装置の製造プロセス起因のシステマティック不良が発生したＴＥＧを、歩留まり、クリティカルエリアやビア規模で換算した不良数、不良の面内偏り具合等から判定し分類する。
【００３２】
（ニ）ステップＳ４で、統計解析モジュール１７のマハラノビス距離算出部２１により、分類されたシステマティック不良未発生ＴＥＧのパラメータ値から作成した比較用マハラノビス基準空間を用いて、システマティック不良未発生ＴＥＧの第１の比較用マハラノビス距離を算出する。
【００３３】
（ホ）ステップＳ５で、マハラノビス距離算出部２１により、比較用マハラノビス基準空間を用いて、更にシステマティック不良発生ＴＥＧの第２の比較用マハラノビス距離を算出する。
【００３４】
（ヘ）ステップＳ６で、マハラノビス距離判定部２２により、システマティック不良未発生ＴＥＧ及びシステマティック不良発生ＴＥＧの第１及び第２の比較用マハラノビス距離を比較する。第１及び第２の比較用マハラノビス距離が重なってしまうようであれば、ステップＳ２に戻り、ＴＥＧのパラメータを追加してシステマティック不良未発生ＴＥＧ及びシステマティック不良発生ＴＥＧの第１及び第２の比較用マハラノビス距離の再計算を実施する。
【００３５】
（ト）第２の比較用マハラノビス距離が第１の比較用マハラノビス距離に比べて大きくなり、分離することが確認できれば、ステップＳ７で、パラメータ抽出部２３により各パラメータについて評価用マハラノビス基準空間に使う場合を第１の水準、使わない場合を第２の水準とする２水準で直交表を作成する。そして、マハラノビス距離算出部２１により、直交表に基き、第１及び第２の水準に対応する第１及び第２の評価用マハラノビス基準空間を算出する。
【００３６】
（チ）更にマハラノビス距離算出部２１により、ステップＳ８で、第１及び第２の評価用マハラノビス基準空間を用いて、第１及び第２の水準に対応するシステマティック不良発生ＴＥＧの第１及び第２の評価用マハラノビス距離を新たに算出する。
【００３７】
（リ）パラメータ抽出部２３により、ステップＳ９で、新たに算出した第１及び第２の評価用マハラノビス距離を特性値として、各パラメータのＳ／Ｎ比ηを算出する。
【００３８】
（ヌ）ステップＳ１０で、各パラメータのＳ／Ｎ比ηから、パラメータ抽出部２３により、利得の大きいパラメータを抽出する。抽出されたパラメータを基に、ステップＳ１１で、システマティック不良発生の原因となる製造プロセスを検討し、システマティック不良発生に影響しているプロセスの対策を講じる。
【００３９】
本発明の実施の形態に係る解析方法を用いて、例えば、図１０に示すようなＳ／Ｎ比ηのグラフが得られる。Ｓ／Ｎ比ηのグラフより、ビア開口率と上層フリンジ幅がシステマティック不良発生に大きく関わっていると判定される。ビア開口率と上層フリンジ幅のパラメータの散布図をシステマティック不良発生の有無で分けて表示した結果が図１１である。ビア開口率が小さく且つ上層フリンジ幅が小さいＴＥＧにシステマティック不良が集中して発生していることが分かる。この結果、ビア開口率が小さいとプロセスマージンがなくビア形状が変化してしまい、更にフリンジ幅が小さくなることでビアホールへのメタルの埋め込み性が悪くなりビアプラグ５４にボイドが発生し、ビアチェーンＴＥＧがオープンに至ったものと判断される。このように、本発明の実施の形態に係る解析方法によれば、ＴＥＧによる半導体装置製造プロセスの不良解析やプロセス改善の指針を速やかに提示することが出来る。
【００４０】
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【００４１】
例えば、本発明の実施の形態においては、チップに搭載するＴＥＧとして、オープン／ショートＴＥＧ及びビアチェーンＴＥＧを例として説明したが、種々の寸法、構造をもつトランジスタ群、種々の面積をもつキャパシタ群等の各種のＴＥＧを含んでもよいことは、勿論である。
【００４２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【００４３】
【発明の効果】
本発明によれば、半導体装置の製造プロセスの問題点の検出感度を向上させる解析方法を提供することができる。
【００４４】
また、本発明によれば、半導体装置の製造プロセスの問題点を感度よく検出する解析システムを提供することができる。
【００４５】
また、本発明によれば、半導体装置の製造プロセスの問題点の検出感度を向上させる解析を実施するプログラムを提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る解析システムの構成の一例を示すブロック図である。
【図２】本発明の実施の形態に係る解析方法に用いるオープン／ショートＴＥＧの概略図である。
【図３】本発明の実施の形態に係る解析方法に用いるＴＥＧのパラメータの数値化表の一例を示す図である。
【図４】本発明の実施の形態に係る解析方法に用いるビアチェーンＴＥＧの平面概略図である。
【図５】本発明の実施の形態に係る解析方法に用いるビアチェーンＴＥＧの断面概略図である。
【図６】本発明の実施の形態に係る解析方法に用いるＴＥＧのパラメータの数値化表の他の例を示す図である。
【図７】本発明の実施の形態に係る解析方法に用いるＴＥＧを作製する半導体基板上のチップ領域の概観図である。
【図８】本発明の実施の形態に係る解析方法によるＳ／Ｎ比の一例を示すグラフである。
【図９】本発明の実施の形態に係る解析方法を説明するフローチャートである。
【図１０】本発明の実施の形態に係る解析方法によるＳ／Ｎ比の他の例を示すグラフである。
【図１１】本発明の実施の形態に係る解析方法により得られたビア開口率と上層フリンジ幅の関係を示す散布図である。
【符号の説明】
１０  パラメータ記憶ユニット
１１  仕様書データベース
１２  設計レイアウトデータベース
１３  測定情報記憶ユニット
１４  演算ユニット
１５  パラメータ数値化モジュール
１６  不良分類モジュール
１７  統計解析モジュール
１８  内部記憶モジュール
１９  解析情報記憶ユニット
２０  入出力端末
２１  マハラノビス距離算出部
２２  マハラノビス距離判定部
２３  パラメータ抽出部
３０  半導体基板
３２ａ、３２ｂ、３２ｎ  チップ領域
４０  主線路
４１、４２  主パッド
４３、４５  副線路
４４、４６  副パッド
５１  下層絶縁膜
５２  上層絶縁膜
５３  下層配線
５４  ビアプラグ
５５  上層配線
５６  保護絶縁膜
５７  下層フリンジ
５８  上層フリンジ
５９、６０  パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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