(57)【要約】【課題】パッケージオプションパッドに対するワイヤーリングの修正なしにデフォルトバンド幅以外のバンド幅でパッケージテストを行うことのできる半導体メモリ素子を提供する。【解決手段】デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、バッファ制御信号を生成するためのバッファ制御信号生成手段と、前記バッファ制御信号に応答して、ノーマルモードで前記パッケージオプションパッドに印加された信号をバッファリングしてパッケージオプション信号として出力し、テストモードで前記パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記パッケージオプション信号として出力するためのバッファリング手段とを備える。【選択図】　　図２
2004030865.tif 000002
【特許請求の範囲】
【請求項１】
デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、
バッファ制御信号を生成するためのバッファ制御信号生成手段と、
前記バッファ制御信号に応答して、ノーマルモードで前記パッケージオプションパッドに印加された信号をバッファリングしてパッケージオプション信号として出力し、テストモードで前記パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記パッケージオプション信号として出力するためのバッファリング手段と
を備えることを特徴とする半導体メモリ素子。
【請求項２】
複数のデータ入／出力ピンと、
前記データ入／出力ピンの各々にボンディングされた複数のワイヤーをさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
デフォルトパッケージオプションでワイヤーボンディングされた第１及び第２のパッケージオプションパッドと、
バッファ制御信号を生成するためのバッファ制御信号生成手段と、
前記バッファ制御信号に応答して、ノーマルモードで前記第１パッケージオプションパッドに印加された信号をバッファリングして、第１パッケージオプション信号として出力して、テストモードで前記第１パッケージオプションパッドに印加された信号を遮断して前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記第１パッケージオプション信号として出力するための第１バッファリング手段と、
前記バッファ制御信号に応答して、ノーマルモードで前記第２パッケージオプションパッドに印加された信号をバッファリングして、第２パッケージオプション信号として出力し、テストモードで前記第２パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記第２パッケージオプション信号として出力するための第２バッファリング手段と
を備えることを特徴とする半導体メモリ素子。
【請求項４】
複数のデータ入／出力ピンと、
前記データ入／出力ピンの各々にボンディングされた複数のワイヤーをさらに備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項５】
前記第１バッファリング手段は、
前記バッファ制御信号を反転させるための第１反転手段と、
前記第１パッケージオプションパッドに印加された信号と前記第１反転手段の出力との否定論理積をとるための第１否定論理積手段と、
前記第１否定論理積手段の出力を反転させて、前記第１パッケージオプション信号を出力する第２反転手段と
を備えることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記第２バッファリング手段は、
前記バッファ制御信号を反転させるための第３反転手段と、
前記第２パッケージオプションパッドに印加された信号と前記第３反転手段の出力との否定論理積をとるための第２否定論理積手段と、
前記第２否定論理積手段の出力を反転させて前記第２パッケージオプション信号を出力する第４反転手段と
を備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項７】
前記第２バッファリング手段は、
前記第２パッケージオプションパッドに印加された信号を反転させるための第３反転手段と、
前記バッファ制御信号を反転させるための第４反転手段と、
前記第３及び第４の反転手段の出力の否定論理積をとるための第２否定論理積手段と
を備えることを特徴とする請求項５に記載の半導体メモリ素子。
【請求項８】
前記第１バッファリング手段は、
前記第１パッケージオプションパッドに印加された信号を反転させるための第１反転手段と、
前記第１反転手段の出力及び前記バッファ制御信号の否定論理和をとり、前記第１パッケージオプション信号を出力するための第１否定論理和手段と
を備えることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項９】
前記第２バッファリング手段は、
前記第２パッケージオプションパッドに印加された信号を反転させるための第２反転手段と、
前記第２反転手段の出力及び前記バッファ制御信号の否定論理和をとり、前記第２パッケージオプション信号を出力するための第２否定論理和手段と
を備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１０】
前記第２バッファリング手段は、
前記第２パッケージオプションパッドに印加された信号及び前記バッファ制御信号の否定論理和をとるための第２否定論理和手段と、
前記第２否定論理和手段の出力を反転させて前記第２パッケージオプション信号を出力するための第２反転手段と
を備えることを特徴とする請求項８に記載の半導体メモリ素子。
【請求項１１】
前記第１バッファリング手段は、
第１及び第２のバッファ制御信号の否定論理和をとるための第１否定論理和手段と、
前記第１パッケージオプションパッドに印加された信号と前記第１否定論理和手段の出力との否定論理積をとるための第１否定論理積手段と、
前記第１否定論理積手段の出力を反転させて、前記第１パッケージオプション信号を出力するための第１反転手段と
を備えることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項１２】
前記第２バッファリング手段は、
前記第１バッファ制御信号を反転させるための第２反転手段と、
前記第２バッファ制御信号を反転させるための第３反転手段と、
前記第２パッケージオプションパッドに印加された信号と前記第２反転手段の出力との否定論理積をとるための第２否定論理積手段と、
前記第３反転手段の出力と前記第２否定論理積手段の出力との否定論理積をとり、前記第２パッケージオプション信号を出力するための第３否定論理積手段と
を備えることを特徴とする請求項１１に記載の半導体メモリ素子。
【請求項１３】
前記第１バッファリング手段は、
前記第１パッケージオプションパッドに印加された信号を反転させるための第１反転手段と、
前記第１及び第２のバッファ制御信号と前記第１反転手段の出力との否定論理和をとるための第１否定論理和手段と
を備えることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項１４】
前記第２パッケージオプションパッドに印加された信号を反転させるための第２反転手段と、
前記第２反転手段の出力と前記第１バッファ制御信号との否定論理和をとるための第２否定論理和手段と、
前記第２否定論理和手段の出力と前記第２バッファ制御信号との否定論理和をとるための第３否定論理和手段と、
前記第３否定論理和手段の出力を反転させて、前記第２パッケージオプション信号を出力するための第３反転手段と
を備えることを特徴とする請求項１３に記載の半導体メモリ素子。
【請求項１５】
前記バッファ制御信号生成手段は、モードレジスタセット制御回路を備えることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項１６】
前記デフォルトパッケージオプション以外のパッケージオプションは、前記デフォルトパッケージオプションに対応するバンド幅より上位バンド幅を用いることを特徴とする請求項３に記載の半導体メモリ素子。
【請求項１７】
前記デフォルトパッケージオプション以外のパッケージオプションは、最大バンド幅を用いることを特徴とする請求項１６に記載の半導体メモリ素子。
【請求項１８】
デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、
バッファ制御信号を生成するためのバッファ制御信号生成手段と、
前記パッケージオプションパッドに印加された信号をバッファリングするためのバッファリング手段と、
前記バッファ制御信号に応答して、前記バッファリング手段の出力信号、または前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号をパッケージオプション信号として出力端に伝達するためのスイッチング手段と
を備えることを特徴とする半導体メモリ素子。
【請求項１９】
複数のデータ入／出力ピンと、
前記データ入／出力ピンの各々にボンディングされた複数のワイヤーをさらに備えることを特徴とする請求項１８に記載の半導体メモリ素子。
【請求項２０】
前記パッケージオプションパッドは、第１及び第２のオプションパッドを含み、前記バッファリング手段は、各々直列接続された複数のインバータを備えることを特徴とする請求項１９に記載の半導体メモリ素子。
【請求項２１】
前記バッファ制御信号は、第１及び第２のバッファ制御信号を含み、前記スイッチング手段は、
前記第１及び第２のバッファ制御信号を論理組合せするための少なくとも一つの論理ゲートと、
前記論理ゲートの出力に応答して、前記第１及び第２のバッファの出力をスイッチングするための第１及び第２のスイッチと、
前記第１バッファ制御信号に応答して、前記デフォルトパッケージオプション以外の第１パッケージオプションに対応する信号セットを出力するための第２及び第４スイッチと、
前記第２バッファ制御信号に応答して、前記デフォルトパッケージオプション以外の第２パッケージオプションに対応する信号セットを出力するための第５及び第６のスイッチと
を備えることを特徴とする請求項２０に記載の半導体メモリ素子。
【請求項２２】
前記第１ないし第６のスイッチは、各々、トランスミッションゲートを備えることを特徴とする請求項２１に記載の半導体メモリ素子。
【請求項２３】
前記バッファ制御信号生成手段は、テストモード生成器を備えることを特徴とする請求項２１に記載の半導体メモリ素子。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、半導体メモリ素子に関する。
【０００２】
【従来の技術】
近年の半導体メモリ分野の主な問題は、集積度から動作速度に変化している。これにより、ＤＤＲ　ＳＤＲＡＭ（Ｄｏｕｂｌｅ　Ｄａｔａ　Ｒａｔｅ　Ｓｙｎｃｈｒｏｎｏｕｓ　ＤＲＡＭ）、ＲＡＭＢＵＳ　ＤＲＡＭなどの高速同期式メモリが半導体メモリ分野の新しい話題となっている。
【０００３】
同期式メモリは、外部のシステムクロックに同期されて動作するメモリであって、ＤＲＡＭの中では、今まで量産メモリ市場の主流をなしていたＳＤＲＡＭがこれに属する。ＳＤＲＡＭは、入／出力動作をクロックの立ち上がりエッジに同期させて、毎クロックごとに一回のデータアクセスを行うようになる。これに比べて、現在量産が進行中であるＤＤＲ　ＳＤＲＡＭなどの高速同期式メモリは、クロックの立ち上がりエッジのみでなく、立ち下りエッジにも入／出力動作が同期されて、毎クロックごとに二回のデータアクセスが可能な特徴がある。
【０００４】
現在生産されているＤＲＡＭ製品は、Ｘ４／Ｘ８／Ｘ１６のバンド幅（ｂａｎｄ　ｗｉｄｔｈ）を有する。すなわち、注文者の要求によって製品のバンド幅が決められ、バンド幅に応じて各々特有のピン配置及びワイヤーリングを有する。
【０００５】
図１０は、一般的なＸ４及びＸ１６ＳＤＲＡＭ（５４ピン）のピン配置を示すものである。
【０００６】
図１０を参照すると、Ｘ１６　ＳＤＲＡＭの場合、データ入／出力ピンＤＱ０ないしＤＱ１５を始めとして、アドレスピンＡ０ないしＡ１２と、バンクアドレスピンＢＡ０、ＢＡ１と、電源ピンＶＤＤ、ＶＳＳ、ＶＤＤＱ、ＶＳＳＱと、データマスクピンＬＤＱＭ、ＵＤＱＭと、コマンドピン／ＷＥ、／ＣＡＳ、／ＲＡＳ、／ＣＳ、クロックピンＣＫと、クロックイネーブルピンＣＫＥなどを備え、これらの各々は、リ―ドフレームを介してダイ（ｄｉｅ）内のパッド（ＰＡＤ）とワイヤーボンディングされている。Ｘ１６　ＳＤＲＡＭの場合、１６個のＤＱピンが全て用いられ、全体５４個のピンの中で、一つのピンのみ非接続状態ＮＣに残るようになる。
【０００７】
一方、Ｘ４　ＳＤＲＡＭの場合、４個のＤＱピンＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３のみ用いるため、Ｘ１６　ＳＤＲＡＭでは、ワイヤーボンディングされて用いられる１２個のＤＱピンが非接続状態ＮＣに残るようになり、データマスクピンＬＤＱＭ、ＵＤＱＭの中でも、下位データマスクピンＬＤＱＭは、非接続状態ＮＣに残るようになるので、全体５４個ピンの中で、１４個のピンが非接続状態ＮＣに残るようになる。
【０００８】
参考に、データマスク信号の場合、バイト単位にコントロールされるため、Ｘ４やＸ８では、一つのデータマスクピンＤＱＭが用いられ、Ｘ１６では、二つのデータマスクピンＬＤＱＭ、ＵＤＱＭが用いられる。
【０００９】
図１１は、一般的なＸ４、Ｘ８及びＸ１６　ＤＤＲ　ＳＤＲＡＭ（６６ピン）のピン配置を示すものである。
【００１０】
図１１を参照すると、ＤＤＲ　ＳＤＲＡＭでは、ＳＤＲＡＭで用いられるデータストローブピンＬＤＱＳ、ＵＤＱＳ、ＤＱＳ、基準電圧ピンＶＲＥＦ、負クロックピン（／ＣＫ）などがさらに用いられることを除外すると、ＳＤＲＡＭと大きく異ならない。すなわち、Ｘ１６　ＤＤＲ　ＳＤＲＡＭでは、１６個のＤＱピンが用いられ、Ｘ８　ＤＤＲ　ＳＤＲＡＭでは８個、Ｘ４　ＤＤＲ　ＳＤＲＡＭでは４個のＤＱピンが用いられる。
【００１１】
参考に、Ｘ１６　ＤＤＲ　ＳＤＲＡＭでは、二つのデータマスクピンＬＤＭ、ＵＤＭがボンディングされて用いられるが、Ｘ４及びＸ８　ＤＤＲ　ＳＤＲＡＭでは、下位データマスクピンＬＤＭは用いられず非接続状態ＮＣとなり、一つのデータマスクピンＤＭのみ用いられる。
【００１２】
また、Ｘ１６　ＤＤＲ　ＳＤＲＡＭでは、二つのデータストローブピンＬＤＱＳ、ＵＤＱＳがボンディングされて用いられるが、Ｘ４及びＸ８　ＤＤＲ　ＳＤＲＡＭでは、下位ストローブピンＬＤＱＳは用いられず非接続状態ＮＣとなり、一つのデータストローブピンＤＱＳのみ用いられる。
【００１３】
以上、図１０及び図１１に示すように、全ての半導体メモリ製品は、バンド幅に応じて各々特有のピン配置及びワイヤーリングを有する。
【００１４】
一方、半導体メモリの集積度が急速に高くなっているため、一つのメモリチップ内に数千万個以上のセルが集積されている。このようにメモリセルの数が増加されると、これらが正常であるか不良であるかをテストすることに多くの時間が必要となる。このようなパッケージテストにおいて、テスト結果の正確性はもちろん、どれくらいの速い時間内にテストを行うか否かも考慮すべき事項である。
【００１５】
このようなテスト時間側面における要求に応えるため、同時にマルチビットアクセス（ｍｕｌｔｉ−ｂｉｔ　ａｃｃｅｓｓ）が可能な並列テスト（ｐａｒａｌｌｅｌ　ｔｅｓｔ）が提案された。
【００１６】
しかし、このような並列テスト方式は、データを圧縮してテストするため、不良検出力（ｓｃｒｅｅｎ　ａｂｉｌｉｔｙ）が低下され、データ経路差やパワーノイズ等による相対性をまことに反映できないという短所がある。
【００１７】
したがって、製品特性をより正確に把握するためには、テスト時間が長い非圧縮方式を使用すべきである。以下には、非圧縮テスト方式を前提に説明する。
【００１８】
図１２は、従来の技術に係るパッケージオプション別ワイヤーボンディング図である。図１２を参照すると、Ｘ４製品１００の場合、パッケージオプションパッドＰＡＤ　Ｘ４（１０１）は、ＶＤＤピンと、他の一つのパッケージオプションパッドＰＡＤ　Ｘ８（１０２）は、ＶＳＳピンとワイヤーボンディングされている。図に暗く示されたパッドは、パッケージリ―ドとワイヤーボンディングされた状態であり、明るく示されたバンドはフローティング状態である。一方、Ｘ８製品１１０の場合、パッケージオプションパッドＰＡＤ　Ｘ４（１１１）は、ＶＳＳピンと、他の一つのパッケージオプションパッドＰＡＤ　Ｘ８（１１２）は、ＶＤＤピンとワイヤーボンディングされている。
【００１９】
また、Ｘ１６製品１２０の場合、パッケージオプションパッドＰＡＤ　Ｘ４（１２１）とＰＡＤ　Ｘ８（１２２）は、各々、ＶＳＳピンとワイヤーボンディングされている。
【００２０】
図１３は、従来の技術に係るパッケージオプション信号生成ブロックの回路図である。
【００２１】
図１３を参照すると、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加されたＶＤＤ、またはＶＳＳは、二つのインバータから構成された各々のバッファ部１３０、１４０を介してバッファリングされて、パッケージオプション信号ｓＸ４及びｓＸ８に出力される。
【００２２】
下記の表１は、ワイヤーボンディングによる動作バンド幅を示すパッケージオプションテーブルである。
【００２３】
【表１】
2004030865.tif 000003
【００２４】
前記表１を参照すると、パッケージオプション信号ｓＸ４及びｓＸ８が各々論理レベルハイ（Ｈ）及びロー（Ｌ）であると、該当チップは、Ｘ４で動作するようになり、パッケージオプション信号ｓＸ４及びｓＸ８が各々論理レベルロー（Ｌ）及びハイ（Ｈ）であると、該当チップは、Ｘ８で動作するようになり、パッケージオプション信号ｓＸ４及びｓＸ８が全て論理レベルロー（Ｌ）であると、該当チップは、Ｘ１６で動作するようになる。
【００２５】
下記の表２は、一般的なＳＤＲＡＭ（ＤＤＲ　ＳＤＲＡＭ）のアドレススクランブルを示すものである。
【００２６】
【表２】
2004030865.tif 000004
【００２７】
前記表２を参照すると、Ｘ１６パッケージの場合には、一つのワードラインに対して１０個のＹアドレス（コラムアドレス）Ｙ０ないしＡ９が順にカウントされ、１０２４回テストを行なって、そのワードラインに接続されたセル全体をスクリーンする。この場合、ボンディングされたパッドを介して、１６個のデータが入／出力される。
【００２８】
また、Ｘ８パッケージの場合には、一つのワードラインに対して１１個のＹアドレスＹ０ないしＡ１１が順にカウントされ、２０４８回テストを行なって、そのワードラインに接続されたセル全体をスクリーンする。この場合、ボンディングされたパッドを介して８個のデータが入／出力され、Ｘ１６パッケージに比べて２倍のテスト時間が必要となる。
【００２９】
また、Ｘ４パッケージの場合には、一つのワードラインに対して１２個のＹアドレスＹ０ないしＡ１２が順にカウントされ、４０９６回テストを行なって、そのワードラインに接続されたセル全体をスクリーンする。この場合、ボンディングされたパッドを介して４個のデータが入／出力され、Ｘ１６パッケージに比べて４倍のテスト時間が必要となる。すなわち、物理的なＤＱパッドの数に対するボンディングされて用いられるＤＱパッドの数が小さいほど、一度に入／出力されるデータの数が減少するため、全体テスト時間は増加するようになる。
【００３０】
【発明が解決しようとする課題】
上述した従来の技術によると、一応パッケージオプションパッドに対するワイヤーリングがなされると、ノーマルモード動作はもちろんテストモードでもワイヤーリング状態に対応する一つのパッケージオプションのみでもテストが可能であるので、パッケージオプションがＸ８、またはＸ４である場合には、少なくない時間が必要となる問題点があった。
【００３１】
一方、他の点から見ると、パッケージオプションパッドに対するワイヤーボンディングによって決定された一つのパッケージオプションに対するテストのみを行う場合には、バンド幅の変化による不良を検出することが困難となるので、該当パッケージオプションのみでなく、残りのパッケージオプションに対してもテストを行う場合が多い。特に、Ｘ４、またはＸ８パッケージにワイヤーボンディングされた製品の場合には、ＤＱピンの中で一部が非接続状態ＮＣであるため、上位バンド幅のパッケージに対する特性をテストすることが困難であるが、Ｘ１６パッケージにワイヤーボンディングされた製品の場合には、Ｘ８、Ｘ４のバンド幅に対する特性のテストが十分に可能である。
【００３２】
Ｘ１６パッケージにワイヤーボンディングされた製品の特性をテストする場合を仮定する場合、Ｘ４、Ｘ８パッケージ特性をテストするためには、パッケージオプションパッドに対するワイヤーリングを修正すべきである。すなわち、Ｘ１６パッケージ特性テストを行った後、パッケージオプションパッドのワイヤーリングをＸ８パッケージに対応するように修正し、Ｘ８パッケージ特性テストを行った後、またワイヤーリングを修正してＸ４パッケージ特性テストを行うようになる。この場合、各パッケージオプションに対応するワイヤーリング修正過程が必要となるので、それにともなうパッケージングコストとテスト時間が増加するという問題点がある。
【００３３】
そこで、本発明は、前記のような従来の技術の問題点に鑑みてなされたものであって、その目的とするところは、パッケージオプションパッドに対するワイヤーリングの修正なしにデフォルトバンド幅以外のバンド幅でパッケージテストを行うことのできる半導体メモリ素子を提供することにある。
【００３４】
【課題を解決するための手段】
上記の技術的課題を達成するため、本発明は、デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、バッファ制御信号を生成するためのバッファ制御信号生成手段と、前記バッファ制御信号に応答して、ノーマルモードで前記パッケージオプションパッドに印加された信号をバッファリングしてパッケージオプション信号として出力し、テストモードで前記パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記パッケージオプション信号として出力するためのバッファリング手段とを備える半導体メモリ素子を提供する。
【００３５】
また、本発明は、デフォルトパッケージオプションでワイヤーボンディングされた第１及び第２のパッケージオプションパッドと、バッファ制御信号を生成するためのバッファ制御信号生成手段と、前記バッファ制御信号に応答して、ノーマルモードで前記第１パッケージオプションパッドに印加された信号をバッファリングして、第１パッケージオプション信号として出力して、テストモードで前記第１パッケージオプションパッドに印加された信号を遮断して前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記第１パッケージオプション信号として出力するための第１バッファリング手段と、前記バッファ制御信号に応答して、ノーマルモードで前記第２パッケージオプションパッドに印加された信号をバッファリングして、第２パッケージオプション信号として出力し、テストモードで前記第２パッケージオプションパッドに印加された信号を遮断し、前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号を前記第２パッケージオプション信号として出力するための第２バッファリング手段とを備える半導体メモリ素子を提供する。
【００３６】
また、本発明は、デフォルトパッケージオプションでワイヤーボンディングされた少なくとも一つのパッケージオプションパッドと、バッファ制御信号を生成するためのバッファ制御信号生成手段と、前記パッケージオプションパッドに印加された信号をバッファリングするためのバッファリング手段と、前記バッファ制御信号に応答して、前記バッファリング手段の出力信号、または前記デフォルトパッケージオプション以外のパッケージオプションに対応する信号をパッケージオプション信号として出力端に伝達するためのスイッチング手段とを備える半導体メモリ素子を提供する。
【００３７】
本発明は、ワイヤーボンディングによって決定されたデフォルトパッケージオプションの他に残りのパッケージオプションを内部オプションで具現できるようにした。本発明は、デフォルトパッケージオプションに対応するバンド幅以外の他のバンド幅でパッケージレベルテストを行う時、ワイヤーリングを修正しなくても良い、デフォルトパッケージオプションに対応するバンド幅より上位バンド幅でテストを行うことができるため、パッケージテスト時間を低減できる。
【００３８】
このため、ボンディングワイヤーを介して、パッケージオプションパッドに印加された信号ＶＤＤ、またはＶＳＳをバッファリングするバッファの出力を動作モードに応じて制御するバッファ制御信号を用いた。バッファ制御信号は、モードレジスタセットを利用して生成でき、このバッファ制御信号に制御されるバッファし、ノーマルモードでは、パッケージオプションパッドのワイヤーリング状態に対応する信号を出力し、テストモードでは、パッケージオプションパッドからの信号経路を遮断し、デフォルトパッケージオプション以外のパッケージオプションに対応する信号を出力する。
【００３９】
【発明の実施の形態】
以下、本発明の最も好ましい実施形態を添付する図面を参照しながら説明する。
【００４０】
図１は、本発明に適用されるパッケージオプション別のワイヤーボンディング構造の例示図である。
【００４１】
図１を参照すると、Ｘ４製品２００の場合、パッケージオプションパッドＰＡＤ　Ｘ４（２０１）は、ＶＤＤピンと、他の一つのパッケージオプションパッドＰＡＤ　Ｘ８（２０２）はＶＳＳピンとワイヤーボンディングされている。
【００４２】
一方、Ｘ８製品２１０の場合、パッケージオプションパッドＰＡＤ　Ｘ４（２１１）は、ＶＳＳピンと、他の一つのパッケージオプションパッドＰＡＤ　Ｘ８（２１２）は、ＶＤＤピンとワイヤーボンディングされている。
【００４３】
また、Ｘ１６製品２２０の場合、パッケージオプションパッドＰＡＤ　Ｘ４（２２１）と、ＰＡＤ　Ｘ８（２２２）は、各々、ＶＳＳピンとワイヤーボンディングされている。
【００４４】
すなわち、本発明に適用されるワイヤーボンディング構造において、パッケージオプションパッドの構成及び印加信号は、従来の技術（図１２参照）と異ならない。しかし、本発明では、Ｘ４製品２００であるか、Ｘ８製品２１０であるかに関係なしに、最大バンド幅を有するＸ１６製品２２０とＤＱピンのワイヤーボンディング構造が同一である。すなわち、パッケージオプションに関係なしに、全てのＤＱピンがワイヤーボンディングされる。
【００４５】
図２は、本発明に係るパッケージオプション信号生成回路のブロック図である。
【００４６】
図２を参照すると、本発明に係るパッケージオプション信号生成回路は、デフォルトパッケージオプションでボンディングされた少なくとも一つのパッケージオプションパッド６０と、バッファ制御信号を生成するためのバッファ制御信号生成部６４と、バッファ制御信号に応答してパッケージオプションパッド６０に印加された信号をバッファリングして出力するか、パッケージオプションパッド６０に印加された信号を遮断し、デフォルトパッケージオプション以外のパッケージオプションに対応する信号をパッケージオプション信号として出力するバッファ部６２とを備える。ここで、バッファ制御信号生成部６４は、モードレジスタセットを利用したテストモード信号生成回路である。
【００４７】
ノーマルモード動作の際、バッファ制御信号がディスエーブルされて、バッファ部６２は、ボンディングワイヤーを介してパッケージオプションパッド６０に印加された信号をバッファリングして、パッケージオプション信号として出力する。すなわち、ノーマルモード動作時には、半導体メモリ素子がデフォルトパッケージオプションに対応するバンド幅に動作するようになる。
【００４８】
一方、テストモード動作の時には、バッファ制御信号がイネーブルされて、バッファ部６２は、パッケージオプションパッド６０から入力された信号を遮断し、デフォルトパッケージオプション以外のパッケージオプションに対応するパッケージオプション信号を出力する。すなわち、テストモード動作の時には、半導体メモリ素子がデフォルトバンド幅以外のバンド幅に動作するようになる。この場合、バッファ制御信号生成部６４から一つのバッファ制御信号を出力する場合には、テストモードから選択できるバンド幅も一つであるしかないが、二つ以上のバッファ制御信号を出力する場合には、テストモードで複数のバンド幅に対するテストを行うことができる。
（第１実施形態）
後述する第１実施形態では、二つのパッケージオプションパッドＰＡＤ　Ｘ４、ＰＡＤ　Ｘ８を用い、前記図２のバッファ部６２で二つのパッケージオプションパッドＰＡＤ　Ｘ４、ＰＡＤ　Ｘ８に印加された信号とバッファ制御信号ｅｎＸ８、ｅｎＸ１６との論理組合せを介して、動作モードによるパッケージオプション信号ｓＸ４、ｓＸ８の選択的出力をなす回路を提案する。
【００４９】
図３は、本発明の第１実施形態に係るバッファ部６２の回路構成を示す第１例示図である。
【００５０】
図３を参照すると、バッファ部６２は、デフォルトパッケージオプションによってワイヤーボンディングされたパッケージオプションパッドＰＡＤ　Ｘ４とＰＡＤ　Ｘ８と、バッファ制御信号ｅｎＸ１６に応答して、ノーマルモードでパッケージオプションパッドＰＡＤ　Ｘ４に印加された信号をバッファリングしてパッケージオプション信号ｓＸ４として出力し、テストモードで最大バンド幅であるＸ１６パッケージに対応するＰＡＤ　Ｘ４オプション信号をパッケージオプション信号ｓＸ４として出力する第１バッファ部２３０と、バッファ制御信号ｅｎＸ１６に応答してノーマルモードでパッケージオプションパッドＰＡＤ　Ｘ８に印加された信号をバッファリングしてパッケージオプション信号ｓＸ８として出力し、テストモードで最大バンド幅であるＸ１６パッケージに対応するＰＡＤ　Ｘ８オプション信号をパッケージオプション信号ｓＸ８として出力する第２バッファ部２４０とを備える。
【００５１】
一方、ＭＲＳ（ｍｏｄｅ　ｒｅｇｉｓｔｅｒ　ｓｅｔ）制御回路２５０は、前記図２のバッファ制御信号生成部６４に含まれ、ここでは、バッファ制御信号ｅｎＸ１６をハイアクティブ信号と仮定する。
【００５２】
一方、第１バッファ部２３０は、バッファ制御信号ｅｎＸ１６を入力とするインバータＩＮＶ１と、インバータＩＮＶ１の出力とパッケージオプションパッドＰＡＤ　Ｘ４に印加された信号を入力とするＮＡＮＤゲートＮＡＮＤ１と、ＮＡＮＤゲートＮＡＮＤ１の出力を入力としてパッケージオプション信号ｓＸ４を出力するインバータＩＮＶ２とを備える。そして、第２バッファ部２４０は、バッファ制御信号ｅｎＸ１６を入力とするインバータＩＮＶ３と、インバータＩＮＶ３の出力とパッケージオプションパッドＰＡＤ　Ｘ８に印加された信号を入力とするＮＡＮＤゲートＮＡＮＤ２と、ＮＡＮＤゲートＮＡＮＤ２の出力を入力としてパッケージオプション信号ｓＸ８を出力するインバータＩＮＶ４とを備える。
【００５３】
以下、前記図３の回路を備えた半導体メモリ素子の動作を述べる。
【００５４】
まず、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８が各々ＶＤＤピン及びＶＳＳピンにボンディングされているため、デフォルトＸ４にパッケージされた場合、ノーマルモードでは、バッファ制御信号ｅｎＸ１６が論理レベルロー（Ｌ）であるので、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２は、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加された信号に対してインバータのように動作するようになって、パッケージオプション信号ｓＸ４及びｓＸ８が各々論理レベルハイ（Ｈ）及びロー（Ｌ）を示し、結局該当チップはＸ４に動作するようになる。これに対し、テストモードでは、バッファ制御信号ｅｎＸ１６が論理レベルハイ（Ｈ）にイネーブルされるので、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２は、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加された信号を遮断し、常に論理レベルハイ値を出力するようになる。したがって、テストモードでは、パッケージオプション信号ｓＸ４及びｓＸ８が全て論理レベルロー（Ｌ）を示し、結局該当チップは、Ｘ１６に動作するようになる。
【００５５】
次いで、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８が各々ＶＳＳピン及びＶＤＤピンにボンディングされてデフォルトＸ８にパッケージされた場合、ノーマルモードでは、バッファ制御信号ｅｎＸ１６が論理レベルロー（Ｌ）であるので、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２は、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加された信号に対してインバータのように動作するようになって、パッケージオプション信号ｓＸ４及びｓＸ８が各々論理レベルロー（Ｌ）及びハイ（Ｈ）を示し、結局、該当チップはＸ８に動作するようになる。これに対し、テストモードでは、バッファ制御信号ｅｎＸ１６が論理レベルハイ（Ｈ）にイネーブルされるので、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２は、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加された信号を遮断し、常に論理レベルハイ値を出力するようになる。したがって、テストモードでは、パッケージオプション信号ｓＸ４及びｓＸ８が全て論理レベルロー（Ｌ）を示し、結局、該当チップはＸ１６に動作するようになる。
【００５６】
次いで、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８が全てＶＳＳピンにボンディングされてデフォルトＸ１６にパッケージされた場合、ノーマルモードでは、バッファ制御信号ｅｎＸ１６が論理レベルロー（Ｌ）であるので、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２は、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加された信号に対してインバータのように動作するようになって、パッケージオプション信号ｓＸ４及びｓＸ８が全て論理レベルロー（Ｌ）を示し、結局、該当チップはＸ１６に動作するようになる。これに対し、テストモードでは、バッファ制御信号ｅｎＸ１６が論理レベルハイ（Ｈ）にイネーブルされるので、ＮＡＮＤゲートＮＡＮＤ１、ＮＡＮＤ２は、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加された信号を遮断し、常に論理レベルハイ値を出力するようになる。したがって、テストモードでは、パッケージオプション信号ｓＸ４及びｓＸ８が全て論理レベルロー（Ｌ）を示し、結局、該当チップはＸ１６に動作するようになる。
【００５７】
下記の表３は、パッケージオプションによるノーマルモード及びテストモードにおける動作バンド幅を示す動作テーブルである（ｅｎＸ１６使用時）。
【００５８】
【表３】
2004030865.tif 000005
【００５９】
前記表３を参照すると、ノーマルモードの場合、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８のボンディング状態に応じて該当チップの動作バンド幅が決定されるが、テストモードでは、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８のボンディング状態と関係なしに、Ｘ１６に動作するようになることが分かる。
【００６０】
下記の表４は、前記図３の回路構成によるテストモードにおけるＳＤＲＡＭ（ＤＤＲ　ＳＤＲＡＭ）のアドレススクランブルを示すものである。
【００６１】
【表４】
2004030865.tif 000006
【００６２】
ノーマルモードにおけるアドレススクランブルは、前記表２と同様である。
【００６３】
しかし、前記表４に示すように、テストモードでは、Ｘ４／Ｘ４Ｘ１６パッケージ全てボンディングされたパッドを介して１６個のデータが入／出力されるので、一つのワードラインに対して１０個のＹアドレスＹ０ないしＡ９が順にカウントされ、１０２４回テストを行うと、そのワードラインに接続されたセル全体をスクリーンできる。したがって、現在最大バンド幅であるＸ１６製品の場合には、テスト時間上において、従来と異ならない。しかし、Ｘ８製品の場合には、一つのワードラインに対して１０２４回のテストで全体をスクリーンできるため、従来に比べてテスト時間を１／２に低減でき、Ｘ４製品の場合には、従来に比べてテスト時間を１／４に低減できる。
【００６４】
図４は、本発明の第１実施形態に係るバッファ部６２の回路構成を示す第２例示図である。
【００６５】
図４を参照すると、バッファ部６２は、前記図３の回路と比較すると、第１及び第２のバッファ部４３０、４４０の各々の構成を異なるようにした。第１バッファ部４３０は、パッケージオプションパッドＰＡＤ　Ｘ４に印加された信号を入力とするインバータＩＮＶ５と、ＭＲＳ制御回路４５０から出力されたバッファ制御信号ｅｎＸ１６及びインバータＩＮＶ５の出力を入力としてパッケージオプション信号ｓＸ４を出力するＮＯＲゲートＮＯＲ１を備える。また、第２バッファ部４４０は、パッケージオプションパッドＰＡＤ　Ｘ８に印加された信号を入力とするインバータＩＮＶ６と、ＭＲＳ制御回路４５０から出力されたバッファ制御信号ｅｎＸ１６及びインバータＩＮＶ６の出力を入力としてパッケージオプション信号ｓＸ８を出力するＮＯＲゲートＮＯＲ２を備える。
【００６６】
このように、ＮＯＲゲートを用いて第１及び第２のバッファ部４３０、４４０を具現しても、前記図３の回路と同様一に動作するので、動作テーブルも前記表３と同様である。すなわち、ノーマルモードでは、バッファ制御信号ｅｎＸ１６が論理レベルロー（Ｌ）であるので、ＮＯＲゲートＮＯＲ１、ＮＯＲ２がインバータに作用するようになって、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８のボンディング状態に応じて、パッケージオプション信号ｓＸ４及びｓＸ８が決定され、テストモードでは、バッファ制御信号ｅｎＸ１６が論理レベルハイ（Ｈ）にイネーブルされるので、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加された信号の経路を遮断し、パッケージオプション信号ｓＸ４及びｓＸ８が全て論理レベルロー（Ｌ）を示すようになって、結局該当チップはＸ１６に動作するようになる。
【００６７】
図５は、本発明の第１実施形態に係るバッファ部６２の回路構成を示す第３例示図である。
【００６８】
図５は、ＭＲＳ制御回路５５０でテストモードの時Ｘ８オプションを選択するためのバッファ制御信号ｅｎＸ８を出力する場合を示している。まず、第１バッファ部５３０は、バッファ制御信号ｅｎＸ８を入力とするインバータＩＮＶ７と、インバータＩＮＶ７の出力とパッケージオプションパッドＰＡＤ　Ｘ４に印加された信号とを入力とするＮＡＮＤゲートＮＡＮＤ３と、ＮＡＮＤゲートＮＡＮＤ３の出力を入力として、パッケージオプション信号ｓＸ４を出力するインバータＩＮＶ８とを備える。そして、第２バッファ部５４０は、パッケージオプションパッドＰＡＤ　Ｘ８に印加された信号を入力とするインバータＩＮＶ９と、バッファ制御信号ｅｎＸ８を入力とするインバータＩＮＶ１０と、二つのインバータＩＮＶ９、ＩＮＶ１０の出力を入力としてパッケージオプション信号ｓＸ８を出力するＮＡＮＤゲートＮＡＮＤ４を備える。
【００６９】
パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に各々ＶＤＤピン及びＶＳＳピンがボンディングされて、該当チップがデフォルトＸ４に動作する場合を仮定すると、ノーマルモードでは、バッファ制御信号ｅｎＸ８は論理レベルロー（Ｌ）であるので、パッケージオプション信号ｓＸ４及びｓＸ８は、各々論理レベルハイ（Ｈ）及びロー（Ｌ）になって該当チップはＸ４パッケージに動作するようになり、テストモードでは、バッファ制御信号ｅｎＸ８は、論理レベルハイ（Ｈ）であるので、パッケージオプション信号ｓＸ４及びｓＸ８は、各々論理レベルロー（Ｌ）及びハイ（Ｈ）となって該当チップはＸ８パッケージに動作するようになる。
【００７０】
下記の表５は、パッケージオプションによるノーマルモード及びテストモードにおける動作バンド幅を示す動作テーブルである（ｅｎＸ８使用時）。
【００７１】
【表５】
2004030865.tif 000007
【００７２】
前記表５を参照すると、Ｘ４製品の場合、一つのワードラインに対して２０４８番のテストで全体をスクリーンできるため、従来に比べてテスト時間を１／２に低減できる。一方、上述したようにバッファ制御信号ｅｎＸ８を用いる場合には、Ｘ１６製品に適用する時には実益がないため、前記表５ではＸ１６製品を考慮しなかった。
【００７３】
図６は、本発明の第１実施形態に係るバッファ部６２の回路構成を示す第４例示図である。
【００７４】
図６を参照すると、バッファ部６２は、前記図５の回路と比較すると、第１及び第２のバッファ部６３０、６４０の各々の回路構成を異にした。
【００７５】
第１バッファ部４３０は、パッケージオプションパッドＰＡＤ　Ｘ４に印加された信号を入力とするインバータＩＮＶ１１と、ＭＲＳ制御回路６５０から出力されたバッファ制御信号ｅｎＸ８及びインバータＩＮＶ１１の出力を入力としてパッケージオプション信号ｓＸ４を出力するＮＯＲゲートＮＯＲ３を備える。そして、第２バッファ部６４０は、パッケージオプションパッドＰＡＤ　Ｘ８に印加された信号及びＭＲＳ制御回路６５０から出力されたバッファ制御信号ｅｎＸ８を入力とするＮＯＲゲートＮＯＲ４と、ＮＯＲゲートＮＯＲ４の出力を入力としてパッケージオプション信号ｓＸ８を出力するインバータＩＮＶ１２を備える。
【００７６】
このようにＮＯＲゲートを用いて第１及び第２のバッファ部６３０、６４０を具現しても、前記図５の回路と同様に動作するので、動作テーブルも前記表５と同様である。すなわち、ノーマルモードでは、バッファ制御信号ｅｎＸ８が論理レベルロー（Ｌ）であるので、ＮＯＲゲートＮＯＲ１、ＮＯＲ２がインバータに作用するようになって、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８のボンディング状態に応じてパッケージオプション信号ｓＸ４及びｓＸ８が決定され、テストモードでは、バッファ制御信号ｅｎＸ８が論理レベルハイ（Ｈ）にイネーブルされて、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に印加された信号の経路を遮断し、パッケージオプション信号ｓＸ４及びｓＸ８が各々論理レベルロー（Ｌ）及びハイ（Ｌ）を示して、結局、該当チップはＸ８に動作するようになる。
【００７７】
図７は、本発明の第１実施形態に係るバッファ部６２の回路構成を示す第５例示図であって、第１及び第２のＭＲＳ制御回路７５０、７６０を用いて二つのバッファ制御信号ｅｎＸ１６、ｅｎＸ８を用いる場合を例示したものである。
【００７８】
図７を参照すると、第１バッファ部７３０は、第１及び第２のバッファ制御信号ｅｎＸ１６、ｅｎＸ８を入力とするＮＯＲゲートＮＯＲ５と、ＮＯＲゲートＮＯＲ５の出力とパッケージオプションパッドＰＡＤ　Ｘ４に印加された信号を入力とするＮＡＮＤゲートＮＡＮＤ５と、ＮＡＮＤゲートＮＡＮＤ５の出力を入力としてパッケージオプション信号ｓＸ４を出力するインバータＩＮＶ１３とを備える。そして、第２バッファ部７４０は、第１バッファ制御信号ｅｎＸ１６を入力とするインバータＩＮＶ１４と、第２バッファ制御信号ｅｎＸ８を入力とするインバータＩＮＶ１５と、インバータＩＮＶ１４の出力とパッケージオプションパッドＰＡＤ　Ｘ８に印加された信号を入力とするＮＡＮＤゲートＮＡＮＤ６と、ＮＡＮＤゲートＮＡＮＤ６の出力とインバータＩＮＶ１５の出力を入力としてパッケージオプション信号ｓＸ８を出力するＮＡＮＤゲートＮＡＮＤ７とを備える。
【００７９】
以下、前記図７の回路を有する半導体メモリ素子の動作を述べる。
【００８０】
まず、ノーマルモードでは、第１バッファ制御信号ｅｎＸ１６及び第２バッファ制御信号ｅｎＸ８が全て論理レベルロー（Ｌ）であるので、ＮＡＮＤゲートＮＡＮＤ５、ＮＡＮＤ６、ＮＡＮＤ７は、全てインバータのように動作するようになり、パッケージオプション信号ｓＸ４及びｓＸ８は、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８のボンディング状態に応じてデフォルトバンド幅に対応する信号レベルを示し、結局、該当チップはデフォルトバンド幅に動作するようになる。
【００８１】
次いで、テストモードでは、第１及び第２のバッファ制御信号ｅｎＸ１６、ｅｎＸ８が選択的にイネーブルされる。
【００８２】
第一に、第１バッファ制御信号ｅｎＸ１６がイネーブルされた場合、第１バッファ制御信号ｅｎＸ１６が論理レベルハイ（Ｈ）であり、第２バッファ制御信号ｅｎＸ８が論理レベルロー（Ｌ）であるので、第１バッファ部７３０のＮＯＲゲートＮＯＲ５は、論理レベルロー値を出力し、ＮＡＮＤゲートＮＡＮＤ５は、パッケージオプションパッドＰＡＤ　Ｘ４に印加された信号を遮断、論理レベルハイ値を出力するようになり、この値がインバータＩＮＶ１３で反転されて論理レベルロー（Ｌ）のパッケージオプション信号ｓＸ４を出力する。一方、第２バッファ部７４０のＮＡＮＤゲートＮＡＮＤ６は、パッケージオプションパッドＰＡＤ　Ｘ８に印加された信号を遮断し、論理レベルハイ値を出力するようになり、ＮＡＮＤゲートＮＡＮＤ７は、その値を反転させて論理レベルロー（Ｌ）のパッケージオプション信号ｓＸ４を出力する。したがって、該当チップはテストモードでＸ１６に動作するようになる。
【００８３】
第２に、第２バッファ制御信号ｅｎＸ８がイネーブルされた場合、第１バッファ制御信号ｅｎＸ１６が論理レベルロー（Ｌ）であり、第２バッファ制御信号ｅｎＸ８が論理レベルハイ（Ｈ）であるので、第１バッファ部７３０のＮＯＲゲートＮＯＲ５は、論理レベルロー値を出力し、ＮＡＮＤゲートＮＡＮＤ５は、パッケージオプションパッドＰＡＤ　Ｘ４に印加された信号を遮断し、論理レベルハイ値を出力するようになり、この値がインバータＩＮＶ１３で反転されて論理レベルロー（Ｌ）のパッケージオプション信号ｓＸ４を出力する。一方、ＮＡＮＤゲートＮＡＮＤ７は、インバータＩＮＶ１５を介して論理レベルロー値を入力されるようになって、他の入力に関係なしに論理レベルハイ（Ｈ）のパッケージオプション信号ｓＸ８を出力する。したがって、該当チップは、テストモードでＸ８に動作するようになる。
【００８４】
下記の表６は、パッケージオプションによるノーマルモード及テストモードにおける動作バンド幅を示す動作テーブルである（ｅｎＸ１６及びｅｎＸ８使用時）。
【００８５】
【表６】
2004030865.tif 000008
【００８６】
前記表６を参照すると、デフォルトＸ４にパッケージされた製品の場合、パッケージオプション信号ｅｎＸ８がイネーブルされると、テスト時間を既存の１／２に低減でき、パッケージオプション信号ｅｎＸ１６がイネーブルされると、テスト時間を既存の１／４に低減されることが確認される。
【００８７】
図８は、本発明の第１実施形態に係るバッファ部６２の回路構成を示す第６例示図であって、第１及び第２のＭＲＳ制御回路８５０、８６０を用いて、二つのバッファ制御信号ｅｎＸ１６、ｅｎＸ８を用いる場合を例示するものである。
【００８８】
図８を参照すると、第１バッファ部８３０は、パッケージオプションパッドＰＡＤ　Ｘ４に印加された信号を入力とするインバータＩＮＶ１６と、インバータＩＮＶ１６の出力と第１及び第２のバッファ制御信号ｅｎＸ１６、ｅｎＸ８を入力とする３−入力ＮＯＲゲートＮＯＲ６とを備える。
【００８９】
そして、第２バッファ部８４０は、パッケージオプションパッドＰＡＤ　Ｘ８に印加された信号を入力とするインバータＩＮＶ１７と、インバータＩＮＶ１７の出力と第１バッファ制御信号ｅｎＸ１６を入力とするＮＯＲゲートＮＯＲ７と、ＮＯＲゲートＮＯＲ７の出力及び第２バッファ制御信号ｅｎＸ８とを入力とするＮＯＲゲートＮＯＲ８と、ＮＯＲゲートＮＯＲ８の出力を入力としてパッケージオプション信号ｓＸ８を出力するインバータＩＮＶ１８とを備える。
【００９０】
上述したように構成された回路は、前記図７に示している回路と同様に動作するので、それに対する詳細な説明は省略する。動作テーブルも前記表６と同様である。
【００９１】
上述した本発明の第１実施形態によると、パッケージオプションパッドに対するワイヤーリングの修正なしにデフォルトバンド幅以外のバンド幅でバッケージテストを行うことができる。したがって、ワイヤーリング修正に必要な時間を低減できる。一方、本発明の第１実施形態によると、デフォルトパッケージのバンド幅より上位バンド幅でテストが可能にして、テスト時間を非常に低減でき、この場合、パッケージオプションと関係なしに一つのテストプログラム（最大バンド幅用）を用いて、不良検出を行うことができることもテスト技術側面において大きい長所と言える。
（第２実施形態）
後述する第２実施形態では、二つのパッケージオプションパッドＰＡＤ　Ｘ４、ＰＡＤ　Ｘ８を用いて、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚ、ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚに制御されるスイッチング構造を備えることによって、二つのパッケージオプションパッドＰＡＤ　Ｘ４、ＰＡＤ　Ｘ８に印加された信号をバッファリングして出力（ノーマルモード）するか、所望するバンド幅に対応するパッケージオプション信号ｓＸ４、ｓＸ８を提供（テストモード）するバッファ部６２を提案する。
【００９２】
図９は、本発明の第２実施形態に係るパッケージオプション信号の生成回路（図２）の詳細回路図であって、デフォルトでＸ１６製品でワイヤーリングされた場合を例示している。
【００９３】
図９を参照すると、ＶＳＳピンとワイヤーボンディングされたバッケージオプションパッドＰＡＤ　Ｘ４と、ＶＳＳピンとワイヤーボンディングされたパッケージオプションパッドＰＡＤ　Ｘ８と、テストモードでＸ８及びＸ４パッケージオプションを選択するための二つのバッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚ、ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚを生成するためのテストモード生成器３１０と、二つのバッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚ、ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚに応答してパッケージオプションパッドＰＡＤ　Ｘ４、ＰＡＤ　Ｘ８に印加された信号をバッファリングしてパッケージオプション信号ｓＸ４、ｓＸ８として出力（ノーマルモード）するか、所望するバンド幅に対応するパッケージオプション信号ｓＸ４、ｓＸ８を提供（テストモード）するためのバッファ部３００を備える。
【００９４】
一方、バッファ部３００は、パッケージオプションパッドＰＡＤ　Ｘ４に印加された外部信号をバッファリングして、パッケージオプション信号ｓＸ４を生成するための第１バッファ３０２と、パッケージオプションパッドＰＡＤ　Ｘ８に印加された外部信号をバッファリングしてパッケージオプション信号ｓＸ８を生成するための第２バッファ３０４を備える。ここで、第１及び第２のバッファ３０２、３０４は、各々直列接続された２個のインバータを備える。
【００９５】
また、バッファ部３００は、選択的なスイッチング動作を行う第１、第２及び第３のスイッチング部ＳＷ１、ＳＷ２、ＳＷ３と、二つのバッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚ、ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚを論理組合せして、第１、第２及び第３のスイッチング部ＳＷ１、ＳＷ２、ＳＷ３を制御するための所定の論理ゲートを備える。もし、パッケージオプションが２種類であると、パッケージオプションパッドは一つであると良く、バッファ制御信号も一つであると良い。この場合、バッファ制御信号を組み合わせるための論理ゲートも不要となる。したがって、第１及び第２バッファ３０２、３０４を除外したバッファ部３００の残りの構成は、スイッチング構造と見ても良い。
【００９６】
第１スイッチング部ＳＷ１は、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚ及びｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚを入力とするＮＡＮＤゲートＮＡＮＤ１の出力に制御されて、第１及び第２のバッファ３０２、３０４の出力信号を出力端に伝達するためのトランスミッションゲートＴＧ１、ＴＧ２を備える。トランスミッションゲートＴＧ１、ＴＧ２は、ＮＡＮＤゲートＮＡＮＤ１の出力とインバータＩＮＶ１を介して反転された信号を互いに同じ極性で印加されて同時にオン／オフされる。
【００９７】
第２スイッチング部ＳＷ２は、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚに制御されて、ＶＳＳ及びＶＤＤを出力端に伝達するためのトランスミッションゲートＴＧ３、ＴＧ４を備える。トランスミッションゲートＴＧ３、ＴＧ４は、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚとインバータＩＮＶ２を介して反転された信号を互いに同じ極性で印加されて同時にオン／オフされる。
【００９８】
第３スイッチング部ＳＷ２は、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚに制御されて、ＶＤＤ及びＶＳＳを出力端に伝達するためのトランスミッションゲートＴＧ５、ＴＧ６を備える。トランスミッションゲートＴＧ５、ＴＧ６は、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚとインバータＩＮＶ３を介して反転された信号を互いに同じ極性で印加されて同時にオン／オフされる。ここで、ＮＡＮＤゲートＮＡＮＤ１は、ＡＮＤゲートとインバータで具現でき、他の論理ゲート（例えば、ＮＯＲゲート）に置き換えることができる。
【００９９】
また、トランスミッションゲートＴＧ１ないしＴＧ６は、他のスイッチング素子（例えば、ＭＯＳトランジスタ）に置き換えることができる。
【０１００】
以下、上述したように構成されたパッケージオプション信号生成回路を備えた半導体メモリ素子の動作を述べる。
【０１０１】
まず、ノーマルモードの場合、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚ及びｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚは、全て論理レベルハイを示す。したがって、ＮＡＮＤゲートＮＡＮＤ１及びインバータＩＮＶ１の出力は、各々論理レベルロー及びハイ状態であるので、二つのトランスミッションゲートＴＧ１、ＴＧ２は、ターンオン状態であるので、バッファ部３０２、３０４の出力をパッケージオプション信号ｓＸ４及びｓＸ８として出力する。前記図３のパッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８は、全てＶＳＳピンにワイヤーボンディングされていて、ｓＸ４及びｓＸ８は、全て論理レベルローを示すので、チップはＸ１６に動作するようになる。
【０１０２】
次いで、テストモードの場合には、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚ及びｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚの中、いずれか一つを論理レベルローにイネーブルさせて、ＮＡＮＤゲートＮＡＮＤ１及びインバータＩＮＶ１の出力が各々論理レベルハイ及びロー状態となるようにすることによって、トランスミッションゲートＴＧ１、ＴＧ２をターンオフさせる。
【０１０３】
第一に、テストモード生成器３１０でバッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚは、論理レベルハイに、ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚは、論理レベルローに出力する場合を述べる。この場合、上述したように、第１スイッチング部ＳＷ１のトランスミッションゲートＴＧ１、ＴＧ２は、全てターンオフされて第１及び第２のバッファ３０２、３０４の出力パスが遮断される。一方、第２スイッチング部ＳＷ２のトランスミッションゲートＴＧ３、ＴＧ４がターンオンされて、各々ＶＳＳ及びＶＤＤを出力する。この場合、パッケージオプション信号ｓＸ４及びｓＸ８は、各々論理レベルロー及びハイを示すので、チップはＸ８に動作するようになる。
【０１０４】
第２に、テストモード生成器３１０において、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚは、論理レベルローに、ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚは、論理レベルハイに出力する場合を述べる。この場合、上述したように、第１スイッチング部ＳＷ１のトランスミッションゲートＴＧ１、ＴＧ２は、全てターンオフされて、第１及び第２のバッファ３０２、３０４の出力パスが遮断される。一方、第３スイッチング部ＳＷ３のトランスミッションゲートＴＧ５、ＴＧ６がターンオンされて各々ＶＤＤ及びＶＳＳを出力する。この場合、パッケージオプション信号ｓＸ４及びｓＸ８は、各々論理レベルハイ及びローを示すので、チップはＸ４に動作するようになる。
【０１０５】
下記の表７は、本発明の第２実施形態によるパッケージオプション信号生成回路を備えた半導体メモリ素子のＸ１６パッケージのテストモードにおける動作バンド幅を示す動作テーブルである。
【０１０６】
【表７】
2004030865.tif 000009
【０１０７】
前記表７を参照すると、デフォルトパッケージがＸ１６である場合、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚ及びｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚが、各々、論理レベルロー（Ｌ）及びハイ（Ｈ）であると、該当パッケージは、Ｘ４に動作するようになってＸ４パッケージ特性をテストでき、バッファ制御信号ｔｅｓｔ　ｍｏｄｅ　Ｘ４ｚ及びｔｅｓｔ　ｍｏｄｅ　Ｘ８ｚが、各々、論理レベルハイ（Ｈ）及びロー（Ｌ）であると、該当パッケージはＸ８に動作するようになって、Ｘ８パッケージ特性をテストできる。本発明のテストモードは、パッケージオプションを変更するためのテストモードを意味するものであって、Ｘ１６パッケージ特性はノーマルモード状態でテストすれば良い。したがって、デフォルトパッケージがなされた一つのチップに対してデフォルトバンド幅はもちろん、他のバンド幅に対する特性までワイヤーリングの修正なしに簡単にテストできるようになる。
【０１０８】
一方、上記の表７は、Ｘ１６パッケージにおけるテストモード動作を例示するものであるが、原理的に本実施形態は、Ｘ８パッケージとＸ４パッケージに対しても適用できる。例えば、Ｘ８パッケージは、パッケージオプションパッドＰＡＤ　Ｘ４及びＰＡＤ　Ｘ８に各々ＶＳＳピン及びＶＤＤピンをワイヤーボンディングし、テストモードバンド幅の制御のため、ｔｅｓｔ　ｍｏｄｅ　Ｘ４及びｔｅｓｔ　ｍｏｄｅ　Ｘ１６ｚを用いれば良い。
【０１０９】
下記の表８及び表９は、各々Ｘ８パッケージ及びＸ４パッケージのテストモードにおける動作バンド幅を示す動作テーブルである。Ｘ８パッケージ及びＸ４パッケージに対して本実施形態を適用する場合にも前記図１に示している全てのＤＱピンに対してワイヤーボンディングを行うことを前提とするという点に留意すべきである。
【０１１０】
【表８】
2004030865.tif 000010
【０１１１】
【表９】
2004030865.tif 000011
【０１１２】
以上で説明した本発明の第２実施形態によると、パッケージオプションパッドに対するワイヤーリングの修正なしにデフォルトバンド幅以外のバンド幅でパッケージテストを行うことができるので、ワイヤーリング修正に必要な時間を低減できる。
【０１１３】
尚、本発明は、本実施形態に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【０１１４】
例えば、上述した実施形態では、パッケージオプションパッドにＸ４　ＰＡＤとＸ８　ＰＡＤを用いてＸ４／Ｘ８／Ｘ１６パッケージオプションを決定する場合を一例として説明したが、本発明はパッケージオプションパッドにＸ４　ＰＡＤとＸ１６　ＰＡＤとを用いるか、パッケージオプションパッドにＸ８　ＰＡＤとＸ１６　ＰＡＤとを用いる場合にも適用される。この場合、バッファ部を構成する論理ゲートの組み合わせが変わり得る。
【０１１５】
一方、上述した実施形態で用いられるＮＡＮＤゲートは、ＡＮＤゲートとインバータで具現でき、ＮＯＲゲートは、オアゲートとインバータで具現できる。
【０１１６】
また、本発明は、動作バンド幅の数によってパッケージオプションパッドの数が増減される場合にも適用できる。
【０１１７】
【発明の効果】
上述した本発明は、テストコストを低減して生産コストを低減させる効果があり、テスト時間を低減して生産性をさらに高めることを期待することができる。
【図面の簡単な説明】
【図１】本発明に適用されるパッケージオプション別ワイヤーボンディング構造の例示図である。
【図２】本発明に係るパッケージオプション信号生成回路のブロック図である。
【図３】本発明の第１実施形態に係るバッファ部６２の回路構成を示す第１例示図である。
【図４】本発明の第１実施形態に係るバッファ部６２の回路構成を示す第２例示図である。
【図５】本発明の第１実施形態に係るバッファ部６２の回路構成を示す第３例示図である。
【図６】本発明の第１実施形態に係るバッファ部６２の回路構成を示す第４例示図である。
【図７】本発明の第１実施形態に係るバッファ部６２の回路構成を示す第５例示図である。
【図８】本発明の第１実施形態に係るバッファ部６２の回路構成を示す第６例示図である。
【図９】本発明の第２実施形態に係るパッケージオプション信号生成回路（図２）の詳細回路図である。
【図１０】一般的なＸ４及びＸ１６　ＳＤＲＡＭ（５４ピン）のピン配置図である。
【図１１】一般的なＸ４、Ｘ８及びＸ１６　ＤＤＲ　ＳＤＲＡＭ（６６ピン）のピン配置図である。
【図１２】従来の技術に係るパッケージオプション別ワイヤーボンディング図である。
【図１３】従来技術に係るパッケージオプション信号生成ブロックの回路図である。
【符号の説明】
６０　　　パッケージオプションパッド
６２　　　バッファ部
６４　　　バッファ制御信号生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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