(57)【要約】【課題】不揮発性メモリの製造に際して、ウェハテスト終了後の後工程において、新たに検出あるいは判明した不良セルをリダンダンシセルに置き換える場合の不良アドレスデータの処理の適正化を図る。【解決手段】不揮発性メモリにおいて、外部から入力されるアドレスをラッチすることが可能なアドレスラッチ１４と、不良アドレスを保持し、そのアドレスが選択された時に対応するリダンダンシメモリを示すことが可能な複数のアドレスレジスタ４５ａ　〜４５ｄ　と、複数のアドレスレジスタを択一的に選択することが可能なセレクタ８１と、外部入力によりアドレスラッチの保持データをアドレスレジスタにセットするための制御信号ＬＯＡＤを生成する制御回路３３とを具備する。【選択図】　　図８
2004030850.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
外部から入力されるアドレスをラッチすることが可能な第１のアドレス保持回路と、
前記メモリセルアレイ内の不良アドレスを保持し、そのアドレスが選択された時に対応するリダンダンシメモリを示すことが可能な複数の第２のアドレス保持回路と、
前記第２のアドレス保持回路を択一的に選択することが可能なセレクタと、
外部入力により前記第１のアドレス保持回路の保持データを前記第２のアドレス保持回路にセットするための制御信号を生成する制御信号生成回路
とを具備することを特徴とする半導体記憶装置。
【請求項２】
前記第２のアドレス保持回路は、その使用／未使用状態を示すことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記制御信号によりアドレスのセットが行われる時に前記複数の第２のアドレス保持回路がアドレスを保持できなかった場合にＦａｉｌステータスを半導体チップ外部へ出力する判定回路をさらに具備することを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記セレクタは、カウンタで構成されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置。
【請求項５】
前記外部入力は、コマンドで構成されることを特徴とする請求項１乃至４のいずれか１つに記載の半導体記憶装置。
【請求項６】
前記複数の第２のアドレス保持回路は、それぞれ使用／未使用状態を示すステータスデータが書き込まれ、
前記判定回路は、前記制御信号によりアドレスのセットが行われる時に前記複数の第２のアドレス保持回路それぞれのステータスデータに基づいてそれぞれの使用／未使用状態の判定を行い、未使用状態と判定した場合にはアドレスのセットを許可し、前記複数の第２のアドレス保持回路の全てが使用状態と判定された場合には前記Ｆａｉｌステータスを出力することを特徴とする請求項３記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイは、電気的書き換え可能な不揮発性メモリセルが複数個直列に接続されたＮＡＮＤ型セルが行列状に配置されていることを特徴とする請求項１乃至６のいずれか１つに記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、特にウェハテストにより置換した不良アドレスのデータをラッチする機能を有する不揮発性メモリに関するもので、その製造時の後工程でのテストにおいてメモリセルアレイの不良カラムあるいは不良ロウあるいは不良ブロックの置換を要求される不揮発性メモリに使用されるものである。
【０００２】
【従来の技術】
大規模半導体メモリでは、不良救済のための冗長回路を設けることが一般に行われている。電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）においても同様である。通常の冗長回路方式では、ノーマルセルアレイの他に、冗長ロウセルアレイ及び冗長カラムセルアレイが設けられる。また、不良アドレスを記憶し、この不良アドレスと外部から供給されるアドレスとの一致検出を行ってアドレス置換の制御を行うために、ヒューズ回路が設けられる。
【０００３】
このヒューズ回路は、不良救済のための不良アドレスデータの他、メモリの動作条件を決定するための各種の初期設定データを書き込む用途にも用いられる。この様な初期定データとして、プロセスのばらつきに応じたチップ内部発生電圧の調整データ、書き込み用電圧の設定データ、書き込みや消去の制御ループ回数の制御パラメータ等がある。
【０００４】
しかし、前記ヒューズ回路として、例えばレーザ溶断型のヒューズ素子を用いたものは、一旦プログラミングするとやり直しがきかない。また、ＥＥＰＲＯＭの製造過程において、ウェハテストの段階でのテストによる不良個所抽出とレーザによるヒューズ素子の溶断とは別工程となり、これらを一連の工程として実施することもできない。
【０００５】
そこで、初期設定データ記憶回路の記憶素子として、レーザ溶断型のヒューズ素子に代えて、ＥＥＰＲＯＭのメモリセルと同じ電気的書き換え可能な不揮発性メモリセルを用いる方式も提案されている。不揮発性メモリセルを用いれば、ヒューズ素子の溶断に比べてデータ書き込みは容易であり、またそのデータの書き換えも可能である。
【０００６】
なお、初期設定データ記憶回路の不揮発性メモリセルのアレイの配置方式として、メモリセルアレイ本体とは別の領域に配置する方式のほか、本願出願人の出願に係る特開２００２−１１７６９２（特願２０００−３０４００３）の「不揮発性半導体メモリ装置」のようにメモリセルアレイの一部を割り当てる方式が提案されている。
【０００７】
また、上記特開２００２−１１７６９２の提案では、初期設定データ領域に初期設定データ領域が正常であるか否かを示すステータスデータを書き込んでおき、制御回路により、ステータスデータと初期設定データを読み出し、ステータスデータが初期設定データ領域が正常であることを示すときにのみ、初期設定データに基づいてメモリ動作条件の初期化を行うという制御方式が示されている。
【０００８】
なお、メモリ動作条件の初期化は、制御回路が電源投入を検出し、或いはコマンド受信により自動的に行うことが可能である。また、不良救済を行うためには、不良セルを置換するための冗長セルアレイをメモリセルアレイに設けておき、不良アドレスデータを含む初期設定データを初期設定データ領域に記憶させるものとし、動作条件設定回路には、初期設定データ領域から読み出されて転送された不良アドレスを記憶して不良セル置換制御を行う不良アドレスレジスタを設けておけばよい。このような制御方式により、簡単な回路構成で、且つ、確実な動作条件の初期化が行われるようになる。
【０００９】
一方、ＥＥＰＲＯＭの１つとして、メモリセルを複数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭは、高集積化ができるものとして注目されている。また、同一のワード線や選択ゲート線を共有するＮＡＮＤセル群を１個のセルブロックとして扱い、通常、読出し・書き込み等の動作は、複数のブロックのうち１個を選択し、この選択ブロックに対して行われる。また、ＮＡＮＤセル型ＥＥＰＲＯＭは、所定のブロックを単位として一括消去することが可能なフラッシュメモリ（ＮＡＮＤ　Ｆｌａｓｈ）として構成される場合が多い。
【００１０】
ＮＡＮＤ型フラッシュメモリのウェハテストに際して、メモリテスタを使用したテスト項目の１つに、ビット線不良の有無を検知するビット線不良チェックがある。このテスト項目は、検知した不良ビット線をカラムリダンダンシと呼ばれる回路に置き換えるためテストでは省くことができない。
【００１１】
ビット線不良チェックの項目としては、オープンチェック（Ｏｐｅｎ　ＣＨＥＣＫ）、ショートチェック（Ｓｈｏｒｔ　ＣＨＥＣＫ）　、隣接センスアンプ（Ｓ／Ａ）　間ショートチェックなどがある。
【００１２】
例えばオープンチェックを行う時、ビット線のオープン不良がなければ、センスラッチ回路は全て“Ｌ”データが保持されており、オープン不良があれば不良ビット線に対応するセンスラッチ回路には“Ｈ”データが保持される。
【００１３】
不良ビット線を検知した場合にカラムリダンダンシに置き換える場合には、カラム毎のチェックが必要となる。この際、メモリセルアレイの全カラム（例えば２０４８カラム）に対して順にチェックを行わなければならない。
【００１４】
従来、ビット線不良チェックに際しては、センスラッチ回路のデータをメモリテスタに読み出して判定する方法が採用されている。これに伴い、メモリテスタ側では、ウェハ上の複数チップに対して並列処理ができなくなってしまい、テスト時間の増加をまねいてしまう。さらに、ビット線またはセンスアンプの不良チェックに関して前述したように少なくとも３項目のチェックを行わなければならないので、テスト時間に大きな影響を及ぼしてしまう。
【００１５】
上記したように従来のＮＡＮＤ型フラッシュメモリのウェハテストにおけるビット線不良チェックに際しては、センスラッチ回路のデータを外部のメモリテスタに読み出して判定する方法が採用されており、メモリテスタ側ではウェハ上の複数チップに対して並列処理ができなくなってしまい、テスト時間の増加をまねいてしまうという問題があった。
【００１６】
上記の問題点を解決すべく、本願出願人は、特願２００１−３７７４０６の「半導体集積回路」において、外部から入力されるアドレスに応じてメモリセルアレイ内から読み出されたデータをラッチするデータ保持回路と、外部から入力された期待値データと前記データ保持回路の出力とを比較し、一致・不一致の結果を出力する比較回路とを設けることを提案した。
【００１７】
上記提案に係る例えばＮＡＮＤ型フラッシュメモリによれば、ウェハテストに際してビット線またはセンスアンプの不良チェックを行う場合に、メモリセルからのデータを外部のメモリテスタに読み出すことなく不良を検知することができるので、テスト時間を短縮できる。そして、チップ内部で不良カラムあるいはブロックを検出した場合に、対応する不良アドレスをレジスタ群に格納しておき、不良アドレスが入力された時にレジスタ群の記憶アドレスと一致により発生する一致出力を用いて対応するリダンダンシ用のカラムあるいはブロックを選択し、置き換えを行うことが可能になる。
【００１８】
【発明が解決しようとする課題】
ところで、前記したように不良アドレスデータラッチ用のレジスタ回路あるいは初期設定データ領域を備えた半導体メモリのウェハテスト終了後の後工程において、不良アドレスの検出テストで不良アドレスが検出された場合、あるいは、不良アドレスの検出テストでは検出不能な不良アドレスが判明した場合には、新たに検出あるいは判明した不良セルをリダンダンシセルに置き換える必要が生じる。この場合、不良アドレスデータラッチ用のレジスタのうちで、既に使用しているレジスタと未使用のレジスタを区別し、未使用のレジスタに不良アドレスデータを入れる処理の適正化が望ましい。
【００１９】
本発明は上記の問題点を解決すべくなされたもので、ウェハテスト終了後の後工程において、新たに検出あるいは判明した不良セルをリダンダンシセルに置き換える場合の不良アドレスデータの処理の適正化を図り得る半導体記憶装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の半導体記憶装置は、メモリセルアレイと、外部から入力されるアドレスをラッチすることが可能な第１のアドレス保持回路と、前記メモリセルアレイ内の不良アドレスを保持し、そのアドレスが選択された時に対応するリダンダンシメモリを示すことが可能な複数の第２のアドレス保持回路と、前記第２のアドレス保持回路を択一的に選択することが可能なセレクタと、外部入力により前記第１のアドレス保持回路の保持データを前記第２のアドレス保持回路にセットするための制御信号を生成する制御信号生成回路とを具備することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの第１の実施形態の全体の概略的な構成を示すブロック図である。
【００２３】
メモリセルアレイ１０に対して、データ読出し・データ書込み・再書き込み・書き込みベリファイ読出しおよび消去ベリファイ読出しを行うためにビット線制御回路１１が設けられている。
【００２４】
ビット線制御回路１１は、ビット線の電位をセンス増幅するためのセンスアンプと、書き込みためのデータをラッチするためのラッチ回路を含む。そして、書き込み後のベリファイ読出しのためのセンス動作、再書き込みデータのラッチ、データ入出力制御回路１２との間で書き込みデータ・読出しデータなどのデータの転送を行う。
【００２５】
データ入出力制御回路１２は、外部からの入力もしくは内部からの出力（書き込みデータ・読出しデータなど）の入出力を制御するものであり、データ入出力バッファ（Ｉ／Ｏバッファ）１６および前記ビット線制御回路１１に接続されている。
【００２６】
上記データ入出力制御回路１２は、アドレス入力を受けるアドレスバッファ（アドレスラッチ）１４からアドレス信号を受けるカラムデコーダ１３の出力により接続が制御される。
【００２７】
また、メモリセルアレイ１０に対して制御ゲートおよび選択ゲートを制御するためにロウデコーダ１５が設けられ、メモリセルアレイ１０が形成されるｐ　型ウェル（または、ｐ　型基板）の電位を制御するためのウェル電位制御回路１７が設けられている。また、セルアレイ内ソース線電圧Ｃｅｌｌ−Ｓｏｕｒｃｅ　を制御するためにソース線制御回路１８が設けられている。
【００２８】
また、選択ブロック内のワード線（制御ゲート線）の電位を制御するためのワード線制御回路１９と、ロウデコーダ電源の電位を制御するためのロウデコーダ電源制御回路３０が設けられている。
【００２９】
また、書き込み用高電圧・中間電圧や消去用高電圧、読出し用高電圧などを発生し、消去動作中の前記ｐ　型ウェル（または、ｐ　型基板）や、書き込み動作中のワード線・ビット線・ロウデコーダ電源などに供給する高電圧・中間電圧発生回路３１が設けられている。
【００３０】
さらに、外部からのコマンド入力をラッチするコマンドラッチ３２と、このコマンドラッチ３２でラッチされたコマンドにしたがってメモリの読み出し、書き込み、消去などの動作を制御するための制御信号を出力する制御回路（コマンドデコーダ）３３が設けられている。
【００３１】
図２は、図１中のメモリセルアレイ１０の一つのＮＡＮＤセルの等価回路図を示している。
【００３２】
ＮＡＮＤセル２０は、複数のメモリセル（本例では、８個のメモリセルＭ１〜Ｍ８）が隣接するもの同士でソース・ドレインを共用する形で直列接続され、さらに、ドレイン側、ソース側にはそれぞれ選択ゲートトランジスタＳ１，Ｓ２　が設けられている。各メモリセルＭ１〜Ｍ８は、半導体基板上にゲート絶縁膜を介して浮遊ゲートが形成され、この上に層間絶縁膜を介して制御ゲートが積層されたＭＯＳＦＥＴ構造を有し、選択ゲートトランジスタＳ１，Ｓ２　もＭＯＳＦＥＴ構造を有する。このように素子が形成された基板上にＣＶＤ　酸化膜を介してビット線が配設されており、このビット線は前記選択ゲートトランジスタＳ１の一端にコンタクトしている。
【００３３】
図１中のメモリセルアレイ１０には、上記したようなＮＡＮＤセル２０がマトリックス配列されている。この場合、ＮＡＮＤセルのドレイン側の選択ゲートトランジスタＳ１はビット線に共通接続され、ソース側の選択ゲートトランジスタＳ２は共通ソース線（ソース線電圧Ｃｅｌｌ−Ｓｏｕｒｃｅ　）に接続されている。
【００３４】
メモリセルＭ１〜Ｍ８の制御ゲートは制御ゲート線（ワード線）ＣＧ１，　ＣＧ２，　．．．，　ＣＧ８としてメモリセルアレイの行方向に配設され、選択ゲートトランジスタＳ１，Ｓ２のゲート電極は選択ゲート線ＳＧ１，　ＳＧ２としてメモリセルアレイの行方向に配設される。
【００３５】
図３は、図１中のメモリセルアレイの等価回路の一部を示している。
【００３６】
同一のワード線や選択ゲート線を共有するＮＡＮＤセル群をセルブロックと呼び、例えば図３中の破線で囲まれた領域を１個のセルブロックとする。通常、読出し・書き込み等の動作は、複数のブロックのうち１個を選択し、この選択ブロックに対して行われる。
【００３７】
図４は、図１のＮＡＮＤ型フラッシュメモリにおける一部を取り出して概略的に示すブロック図である。
【００３８】
図４において、４０はセンスアンプ群、４２は外部からテストに応じて入力される期待値データを保持する期待値レジスタ、４３はデータ比較回路、４５はリダンダンシアドレスレジスタ、１４はアドレスラッチ回路である。
【００３９】
センスアンプ群４０は、各カラムに対応してそれぞれ例えば８ビット分のセンスアンプ兼ラッチ回路４１ａ　、４１ｂ　、…、４１ｎ　を有しており、外部から入力されるアドレス毎にデータ（読み出しデータあるいは書き込みデータ）を保持することが可能である。このセンスアンプ群４０は、全てのブロック（消去単位）で共通に使用される。
【００４０】
期待値レジスタ４２は、１カラム分の８個のレジスタＲＥＧ　からなる。この期待値レジスタ４２および前記センスアンプ群４０、それぞれ同時に複数ビットを取り扱うことが可能である。
【００４１】
図５は、図１中のＮＡＮＤ型フラッシュメモリ中の１個のセルブロックにおける一部のＮＡＮＤセル２０とセンスアンプ２１との接続関係を模式的に示した。
【００４２】
２７は奇数列および偶数列の隣り合う２本のビット線であり、それぞれＮＡＮＤセル２０が接続されており、この２つのＮＡＮＤセル２０で共有するように書き込みデータもしくは読み出されたデータを保持するセンスアンプ兼ラッチ回路２１が接続されている。
【００４３】
ｎＭＯＳトランジスタ２２は、センスアンプ２１の入力ノードと所定の電源ノードＶＤＤとの間に接続され、所定のタイミングでスイッチ制御されることによりビット線２７をプリチャージするものである。
【００４４】
ｎＭＯＳトランジスタ２３、２５は、所定のタイミングでスイッチ制御されることにより前記奇数列のビット線２７をセンスアンプ２１に選択的に接続するものである。
【００４５】
ｎＭＯＳトランジスタ２４、２６は、偶数列のビット線２７をセンスアンプ２１に選択的に接続するように制御される。
【００４６】
上記したような接続関係を有するセンスアンプ２１とＮＡＮＤセル２０が数多く形成されており、本例のＮＡＮＤ型フラッシュメモリでは、センスアンプ２１とＮＡＮＤセル２０の例えば８組を一つとして読み出し、書き込みデータロードの単位とする、つまり、１カラムが８ビットの構成を有する。
【００４７】
図６は、図５中のビット線２７とｎＭＯＳトランジスタ（２２，２３，２４，２５，２６）群とセンスアンプ（Ｓ／Ａ）２１　を取り出して、例えばビット線２７のオープンチェックを行う時の様子を模式的に示している。
【００４８】
ｎＭＯＳトランジスタ２２およびオープンチェックを行いたいビット線側のｎＭＯＳトランジスタ２３もしくは２４をオンさせ、ビット線２７を充電させる。その後、充電パスをオフさせ、ｎＭＯＳトランジスタ２５もしくは２６をオンさせ、ビット線の電荷を放電させる。その後、Ｓ／Ａ２１　のラッチ回路にビット線の電位の状態を取り込む。
【００４９】
この時、ビット線２７のオープン不良がなければ、Ｓ／Ａ２１　のラッチ回路は全て“Ｌ”データが保持されており、オープン不良があるビット線に対応するＳ／Ａ２１　のラッチ回路には“Ｈ”データが保持される。
【００５０】
この時、図４中の期待値レジスタ４２の全てのレジスタＲＥＧ　に“Ｌ”のデータを予め保持させておけば、比較回路４３によるデータ比較によりオープンチェックの結果が出力される。
【００５１】
図７は、図６を参照して前述したようなビット線のオープンチェックを行う時のテストフローを示している。不良ビット線を検知した場合にカラムリダンダンシに置き換える場合には、カラム毎のオープンチェックが必要となる。
【００５２】
まず、テスト結果の期待値を期待値レジスタ４２に入力し、オープンチェックリードを行う。ここで、オープンチェックリードは、ビット線を充電した後、放電した結果をセンスアンプのラッチ回路に取り込むことを表わす。
【００５３】
オープンチェックは全カラムに関して行わなければならないので、まず、カラムアドレスをテスト開始番地（通常、０番地）にセットする。
【００５４】
その後、１カラム毎にセンスアンプのラッチ回路のデータを期待値レジスタ４２の保持データと比較し、一致していればアドレスをインクリメントして次のカラムに移り、一致しなければ、そのカラムはフェイル（ＦＡＩＬ）と判定され、リダンダンシ回路に置き換えられる。
【００５５】
ここでは、不良カラムのアドレスをリダンダンシアドレスレジスタ４５へセットする。この時、全てのリダンダンシ回路を不良救済に使っていれば、このメモリチップをＦＡＩＬと判定して終了する。また、カラムアドレスが最終番地まで進んでいってもリダンダンシ回路で置き換えられなかったカラムがなければ、パス（ＰＡＳＳ）となる。
【００５６】
次に、上記したようなＮＡＮＤ型フラッシュメモリにおける本発明のポイントについて、図８乃至図１０を参照して説明する。
【００５７】
図８は、図４中のリダンダンシアドレスレジスタ４５に関連するアドレスラッチ１４、コマンドラッチ３２、制御回路３３、セレクタ８１、判定回路８２の接続関係を示している。
【００５８】
リダンダンシアドレスレジスタ４５は、それぞれ不良カラムアドレスを一つ格納できる複数のレジスタ４５ａ　、４５ｂ　、…４５ｄ　を有し、各レジスタ４５ａ　、４５ｂ　、…４５ｄ　は、その使用／未使用状態を示すステータスデータと、アドレスデータを格納することが可能である。
【００５９】
図９は、図８中のレジスタ４５ａ　、４５ｂ　、…４５ｄ　のうちの１個を代表的に取り出して示している。
【００６０】
このレジスタは、例えば７ビットのアドレスデータと、ステータスデータとして例えば１ビットのＩＮＤＥＸ　ビット（使用済は例えば“Ｈ”、未使用状態は“Ｌ”）が書き込まれる８ビットのレジスタであり、ウェハテスト時に内容が初期化され、初期状態においてＩＮＤＥＸ　ビットが“Ｌ”（未使用状態）にセットされている。
【００６１】
セレクタ８１は、比較回路（図４中の４３）からＦａｉｌ出力が発生する毎にインクリメントされるカウンタなどで構成されており、リダンダンシアドレスレジスタ４５中の各レジスタ４５ａ　、４５ｂ　、…４５ｄ　を択一的に順々に選択することが可能である。
【００６２】
判定回路８２は、前記セレクタ８１により選択されたレジスタのＩＮＤＥＸ　ビットに基づいてその使用／未使用状態の判定を行い、未使用状態と判定した場合には、当該レジスタへ前記アドレスラッチ１４の保持データをセットすることを許可し、使用状態と判定した場合には、前記セレクタ８１によるレジスタの選択段をスキップさせ、全てのレジスタ４５ａ　、４５ｂ　、…４５ｄ　が使用状態と判定された場合（アドレスを保持できなかった場合）にはＦａｉｌステータスを半導体チップ外部へ出力する機能を有する。
【００６３】
制御回路３３は、外部入力（例えばコマンド）に基づいて、前記アドレスラッチ１４の保持データをリダンダンシアドレスレジスタ４５中の選択されたレジスタにセットするための制御信号（例えばロードパルス）を生成する機能を有する。
【００６４】
図１０は、図９中に示した８ビットレジスタのうちのアドレスビット格納用の１個分のレジスタを代表的に示している。
【００６５】
これらのレジスタは、ロードパルス信号ＬＯＡＤ入力により駆動され、アドレスビットＡＤＤＲＥＳＳ　入力をラッチするマスター・スレーブタイプのラッチ回路で構成されている。
【００６６】
即ち、アドレスビットＡＤＤＲＥＳＳ　入力を入力段インバータ回路９１で反転させた信号が入力端に入力し、ロード信号ＬＯＡＤ入力およびそれをインバータ回路９２で反転させた信号により相補的にスイッチ制御されるマスター段のＣＭＯＳトランスファゲート９３およびスレーブ段のＣＭＯＳトランスファゲート９４と、スレーブ側のトランスファゲート９４の出力を反転させて出力ノードＯＵＴ　へ出力する出力段インバータ回路９５と、マスター段のトランスファゲート９３の出力をインバータ回路９６で反転させた信号とリセット信号ＲＳＴｎ入力との論理積をとり、前記出力段インバータ回路９５に入力するアンド回路９７からなる。
【００６７】
なお、ＩＮＤＥＸ　ビット格納用のレジスタは、上記アドレスビット格納用のレジスタと同じ構成であり、アドレスビットＡＤＤＲＥＳＳ　入力に代えてＩＮＤＥＸ　ビット入力が与えられる。
【００６８】
上記構成のレジスタは、ロードパルス信号ＬＯＡＤ入力が活性化した時にアドレスビットＡＤＤＲＥＳＳ　入力（あるいはＩＮＤＥＸ　ビット入力）をラッチし、ロード信号ＬＯＡＤ入力が非活性状態になるとラッチデータを出力ノードＯＵＴ　へ出力する。なお、リセット信号ＲＳＴｎ入力が活性化した時に、出力ノードＯＵＴ　を“Ｌ”レベルにリセットする。
【００６９】
次に、不良アドレスのデータをレジスタ４５ａ　、４５ｂ　、…４５ｄ　群へ格納する手順について、以下に説明する。
【００７０】
前記したような不良アドレスデータをラッチするためのレジスタを備えたＮＡＮＤ型フラッシュメモリのウェハテスト終了後の後工程において、数種類のテストが実施され、ウェハテストで置き換えた不良アドレス以外のアドレスで新たに不良セルを検出した場合、あるいは、上記テストでは検出不能な不良アドレスが判明した場合に、新たに検出あるいは判明した不良セルをリダンダンシセルに置き換える必要が生じる。
【００７１】
この場合、まず、不良アドレス（例えば不良カラムアドレス）をアドレスレジスタ４５に通常のアドレス入力と同様に入力する。次に、アドレスを登録するコマンドを入力することにより、ロードパルス信号ＬＯＡＤが発生する。
【００７２】
この時、セレクタ８１によりレジスタ４５ａ　、４５ｂ　、…４５ｄ　を順番に選択する過程で、ＩＮＤＥＸ　ビットの判定を行い、ＩＮＤＥＸ　ビットが“Ｈ”（使用状態）のレジスタに対してはスキップし、ＩＮＤＥＸ　ビットが“Ｌ”（未使用状態）のレジスタを見つけると、そのレジスタに前記不良アドレスをラッチする。
【００７３】
上記のようにリダンダンシアドレスレジスタ４５に不良アドレスが格納されると、その後にその不良アドレスが入力されると、メモリセルアレイに予め割り当てられている冗長セル（本例ではリダンダンシカラム）への置き換えが行われる。
【００７４】
なお、前記したようなＩＮＤＥＸ　ビットが“Ｌ”のレジスタが見つからない場合は、冗長セルへの置き換えができないので、不良チップと判断され、ステータス信号Ｓｔａｔｕｓ”Ｆａｉｌ”をチップ外部に出力して終了する。
【００７５】
したがって、上記したような操作（不良アドレスの入力、アドレス登録コマンドの入力）、チップ内でのリダンダンシ置き換えの自動テストを行えば、非常に自由度の高いテスト工程を実現することができる。この際、ウェハテストで見つけることができない不良に対しても、テスト効率を下げずに対応することが可能となる。
【００７６】
なお、本発明は、上記したような不良アドレスデータをラッチするためのレジスタを備えたメモリに限らず、従来例で説明したようにメモリセルアレイに初期設定データ領域を備えたメモリにも適用することが可能である。
【００７７】
また、本発明は、上記したＮＡＮＤセル型メモリに限らず、その他の不揮発性半導体メモリ、あるいはメモリ混載半導体デバイスに適用することが可能である。
【００７８】
【発明の効果】
上述したように本発明の半導体記憶装置によれば、ウェハテスト終了後の後工程において、新たに検出あるいは判明した不良セルをリダンダンシセルに置き換える場合の不良アドレスデータの処理の適正化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの全体の概略的な構成を示すブロック図。
【図２】図１中のメモリセルアレイの一つのＮＡＮＤセル部分を示す等価回路図。
【図３】図１中のメモリセルアレイの一部を示す等価回路図。
【図４】図１のＮＡＮＤ型フラッシュメモリにおける本発明のポイント部分を取り出して接続関係を概略的に示すブロック図。
【図５】図１中のＮＡＮＤ型フラッシュメモリ中の１個のセルブロックにおけるＮＡＮＤセルの一部とセンスアンプの一部との接続関係を模式的に示す図。
【図６】図５中のビット線とｎＭＯＳトランジスタ群とセンスアンプを取り出してビット線のオープンチェックを行う時の様子を模式的に示す図。
【図７】図６に示したビット線オープンチェックを行う時のテストフローを示す図。
【図８】図４中のリダンダンシアドレスレジスタに関連するアドレスラッチ、コマンドラッチ、制御回路、セレクタ、判定回路の接続関係を示すブロック図。
【図９】図８中のレジスタのうちの１個を代表的に取り出してデータフォーマットを示す図。
【図１０】図９中に示した８ビットレジスタのうちのアドレスビット格納用の１個分のレジスタを代表的に示す論理回路図。
【符号の説明】
１４…アドレスラッチ、
３２…コマンドラッチ、
３３…制御回路、
４５…リダンダンシアドレスレジスタ、
４５ａ〜４５ｄ…８ビットレジスタ、
８１…セレクタ、
８２…判定回路。
【図１】
2004030850.tif 000003
【図２】
2004030850.tif 000004
【図３】
2004030850.tif 000005
【図４】
2004030850.tif 000006
【図５】
2004030850.tif 000007
【図６】
2004030850.tif 000008
【図７】
2004030850.tif 000009
【図８】
2004030850.tif 000010
【図９】
2004030850.tif 000011
【図１０】
2004030850.tif 000012