(57)【要約】【課題】入力信号の論理値“１”と“０”との信号差が小さくても、歩留まりを向上させることが可能なセンスアンプやノイズに強い入力レシーバを実現する。【解決手段】複数の半導体装置１０間の信号伝送システムにおいて、各半導体装置の入力レシーバとして、二値の論理値を有する入力信号の論理値を判定するための参照信号として論理値の“１”レベルと“０”レベルを有する２つの参照信号Ｖｒｅｆ１，Ｖｒｅｆ０  を用い、入力信号のレベルが２つの参照信号のどちらに近いかによって入力信号の論理レベルを判定する論理判定回路を使用する。【選択図】    図１
2004259404.tif 000002
【特許請求の範囲】
【請求項１】
二値論理を有する入力信号を当該入力信号の論理値“１”に対応する第１の参照信号と比較して差信号を生成する第１の比較回路と、
前記入力信号を当該入力信号の論理値“０”に対応する第２の参照信号と比較して差信号を生成する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力を比較して前記入力信号の論理値を判定する第３の比較回路
とを具備する論理判定回路を内蔵することを特徴とする半導体装置。
【請求項２】
前記論理判定回路は、外部からの入力信号の論理値を判定する入力レシーバであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記論理判定回路は、メモリセルからの読み出し信号の論理値を判定するセンスアンプであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の参照信号および第２の参照信号をそれぞれ生成する参照信号生成用のメモリセルを有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１の参照信号のレベルの方が第２の参照信号のレベルより大きい場合は、第１の参照信号のレベルは、論理値“１”の入力レベルの分布の最大値よりも大きな値であり、第２の参照信号のレベルは、論理値“０”の入力レベルの分布の最小値よりも小さな値であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２の参照信号のレベルの方が第１の参照信号のレベルより大きい場合は、第１の参照信号のレベルは、論理値“１”の入力レベルの分布の最小値よりも小さな値であり、第２の参照信号のレベルは、論理値“０”の入力レベルの分布の最大値よりも大きな値であることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第１の比較回路および第２の比較回路は、前記論理判定回路が電圧入力タイプの論理判定回路である場合にはそれぞれカレントミラー型電圧比較回路が用いられており、前記論理判定回路が電流入力タイプの論理判定回路である場合にはそれぞれカレントミラー型電流比較回路が用いられていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型比較回路が用いられており、各カレントミラー型比較回路において、一対の負荷用のトランジスタの駆動力は同じであり、一対の入力用のトランジスタの駆動力は前記第１の参照信号のレベルと第２の参照信号のレベルの大小関係に応じて異なることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電圧比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第１の参照信号のレベルの方が第２の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電圧比較回路において第１の参照信号がゲートに入力するトランジスタの駆動力Ｍ１と前記入力信号がゲートに入力するトランジスタの駆動力Ｍ２、および、前記第２の比較回路で用いられるカレントミラー型電圧比較回路において前記入力信号がゲートに入力するトランジスタの駆動力Ｍ３と第２の参照信号がゲートに入力するトランジスタの駆動力Ｍ４は、Ｍ１＞Ｍ２＝Ｍ３＞Ｍ４  の関係に設定されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電圧比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第２の参照信号のレベルの方が第１の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電圧比較回路において第１の参照信号がゲートに入力するトランジスタの駆動力Ｍ１と前記入力信号がゲートに入力するトランジスタの駆動力Ｍ２、および、前記第２の比較回路で用いられるカレントミラー型電圧比較回路において前記入力信号がゲートに入力するトランジスタの駆動力Ｍ３と第２の参照信号がゲートに入力するトランジスタの駆動力Ｍ４は、Ｍ４＞Ｍ２＝Ｍ３＞Ｍ１  の関係に設定されていることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電流比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第１の参照信号のレベルの方が第２の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電流比較回路において前記入力信号と等しい電流が流れるトランジスタの駆動力Ｍ２と前記第１の参照信号が入力するトランジスタの駆動力Ｍ４、および、前記第２の比較回路で用いられるカレントミラー型電流比較回路において前記第２の参照信号が入力するトランジスタの駆動力Ｍ５と入力信号と等しい電流が流れるトランジスタの駆動力Ｍ７は、Ｍ４＞Ｍ２＝Ｍ７＞Ｍ５  の関係に設定されていることを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電流比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第２の参照信号のレベルの方が第１の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電流比較回路において前記入力信号と等しい電流が流れるトランジスタの駆動力Ｍ２と前記第１の参照信号が入力するトランジスタの駆動力Ｍ４、および、前記第２の比較回路で用いられるカレントミラー型電流比較回路において前記第２の参照信号が入力するトランジスタの駆動力Ｍ５と入力信号と等しい電流が流れるトランジスタの駆動力Ｍ７は、Ｍ５＞Ｍ２＝Ｍ７＞Ｍ４  の関係に設定されていることを特徴とする請求項８記載の半導体装置。
【請求項１３】
前記メモリセルは、非磁性層を狭持した二層の磁性層を有する磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の記録層の磁化方向を変化させて情報を書き込むメモリセルであることを特徴とする請求項３乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
複数の半導体装置間で二値論理を有する信号を送受信する信号伝送システムにおいて、各半導体装置は外部からの入力信号の論理値を判定する入力レシーバを有し、各入力レシーバの論理判定の参照値として、前記入力信号の論理値“１”に対応する第１の参照信号と論理値“０”に対応する第２の参照信号が外部から供給されることを特徴とする半導体装置間信号伝送システム。
【請求項１５】
前記複数の半導体装置は、同一配線基板に実装されて半導体モジュールを構成することを特徴とする請求項１４記載の半導体装置間信号伝送システム。
【請求項１６】
二値論理を有する入力信号の論理値を判定するための参照信号として論理値の“１”レベルと“０”レベルを有する２つの参照信号を用い、入力信号のレベルが２つの参照信号のレベルのどちらに近いかによって入力信号の論理値を判定する論理判定回路を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部あるいは内部からの入力信号の二値レベルの論理値を判定する論理判定回路を有する半導体装置および半導体装置間信号伝送システムに係り、特に論理判定の参照信号として論理値レベルを用いる論理判定回路に関するもので、例えば半導体メモリ、複数の半導体装置からなる半導体モジュールなどに使用されるものである。
【０００２】
【従来の技術】
メモリ、ＭＰＵ  などのデジタル半導体装置の内部で処理される信号は二値の論理レベルを電圧値で表わしており、これらの半導体装置間で伝送される信号も二値の論理レベルを電圧値で表わしている。
【０００３】
図１０（ａ）は、従来の半導体装置間信号伝送システムの一例を示している。
【０００４】
この信号伝送システムは、複数の半導体装置１００  に共通にアドレスバス・データバス・制御信号線１１が接続されており、各半導体装置１００  に共通に参照電圧Ｖｒｅｆが供給される。この参照電圧Ｖｒｅｆは、二値の入力信号の論理値“１”の電圧と論理値“０”の電圧の中間値を有する。
【０００５】
図１０（ｂ）は、同図（ａ）中の各半導体装置１００  内の入力レシーバを示している。この入力レシーバ１０１  は前記参照電圧Ｖｒｅｆを用いて入力信号Ｖｉｎ  の論理値を判定する。この際、以下に述べるように誤動作が発生し易い。
【０００６】
即ち、半導体装置は、内部のＭＯＳ  トランジスタの微細化、高集積化により、印加電圧の最大値の制限が小さくなってきているので、電源電圧、２つの論理値の電圧差も小さくせざるを得ない。そのため、データ“１”とデータ“０”の電位の中間値である参照電圧Ｖｒｅｆと、入力レシーバが受け取るデータ“１”あるいは、データ“０”との電圧差は小さくなる。
【０００７】
このような状況において、半導体装置の内部回路の動作による電源ノイズ、接地レベルの変動、および入力信号そのものの反射などによる揺れがあると、入力レシーバの誤動作が発生し易くなる。また、外部から供給されている参照電圧は、半導体装置が実装されるボードやモジュール内で隣接配線とのカップリングによって揺れると、入力レシーバの誤動作の要因となる。
【０００８】
一方、入出力ポートが一つであるメモリセルを有する半導体メモリにおいて、メモリセルからの読み出し信号の論理値を判定するセンスアンプは、従来、参照電圧として、データ’１  ’に相当する電圧とデータ’０  ’に相当する電圧の中間値を用いている。この場合、メモリセルの駆動力の弱さ等に起因して読み出し信号が小振幅であると、センスアンプで判定する際に前記したように誤動作が発生し易い。
【０００９】
即ち、半導体メモリの高集積化、大容量化により、メモリセルからみた負荷は大きくなり、高速性も要求されるので、センスアンプがセンス開始する時に受け取る入力信号と参照電圧との電圧差（あるいは、入力信号と参照電流との電流差）は小さくなる傾向にある。このことは、メモリセルの製造ばらつきを考え、センスアンプの感度が変わらないとすると、読めないセルが増加することを意味し、歩留まりに低下をきたす。
【００１０】
図１１（ａ）および（ｂ）は、従来の半導体メモリのセンスアンプに使用されている論理判定回路の二例を示している。
【００１１】
この論理判定回路は、参照信号として、データ“１”のセルからの読み出し電流Ｉｒｅｆ１  （または電圧Ｖｒｅｆ１  ）とデータ“０”のセルからの読み出し電流Ｉｒｅｆ０（または電圧Ｖｒｅｆ０  ）の中間値を生成しているので、前述した問題点がある。
【００１２】
一方、近年、新たな原理により情報を記憶する素子が数多く提案されているが、そのうちの一つに、トンネル型磁気抵抗（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）  効果を用いて“１”／“０”情報の記憶を行う強磁性トンネル接合（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：  以後、ＭＴＪ  と表記する）素子がある。そして、このＭＴＪ  素子を利用して構成した磁気メモリセルを行列状に配置した不揮発性、高速性を併せ持つ磁気ランダムアクセスメモリ（ＭＲＡＭ：  Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  ）が提案されている（例えば、非特許文献１参照）。
【００１３】
図１２は、ＭＲＡＭで用いられるＭＴＪ  素子の断面構造を概略的に示す。
【００１４】
このＭＴＪ  素子は、２つの磁性層（強磁性層、強磁性体膜）で１つの非磁性層（トンネルバリア膜）を挟んだ構造を有し、２つの磁性層の磁化の向きが平行であるか反平行であるかによって“１”／“０”情報を記憶する。
【００１５】
通常、２つの磁性層の一方側には反強磁性層が配置される。反強磁性層は、一方側の磁性層の磁化の向きを固定することによって、他方側の磁性層の磁化の向きのみを変えることにより情報を容易に書き換えるための部材である。ここで、磁化可変側の磁性層は自由層（または記録層）、磁化固定側の磁性層は固定層（またはピン層）と呼ばれる。
【００１６】
図１３（ａ）および（ｂ）は、図１２に示したＭＴＪ  素子の２つの磁性層の磁化の向きの２つの状態を示している。
【００１７】
図１３（ａ）に示すように、２つの磁性層の磁化の向き（図示矢印の向き）が平行（同じ）である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も低くなる（トンネル電流が最も大きくなる）。
【００１８】
図１３（ｂ）に示すように、２つの磁性層の磁化の向きが反平行である場合は、２つの磁性層に挟まれたトンネルバリア膜のトンネル抵抗は最も高くなる（トンネル電流が最も小さくなる）。
【００１９】
ＭＲＡＭでは、ＭＴＪ  素子の抵抗値が異なる２つの状態を、“１”情報の記憶状態（“１”状態）および“０”情報の記憶状態（“０”状態）に対応させている。
【００２０】
図１４は、ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す。
【００２１】
複数の書き込み／読み出し用のビット線ＢＬと複数の書き込みワード線ＷＷＬ  が直交方向に配設され、その各交点に対応してＭＴＪ  素子が配設される。このＭＴＪ  素子は、長方形の長辺が書き込みワード線ＷＷＬ  に沿い、短辺がビット線ＢＬに沿い、長辺方向に沿うように磁化容易軸方向が付与されている。各ビット線ＢＬは、同一行（または列）の複数のＭＴＪ  素子の各固定層に接続されており、各書き込みワード線ＷＷＬ  は同一列（または行）の複数のＭＴＪ  素子の各自由層に近接して対向するように配置されている。
【００２２】
図１５は、図１４中の各ＭＴＪ  素子にそれぞれ読み出し用セル選択トランジスタ（ＮＭＯＳＦＥＴ  ）が直列に接続されてメモリセルが構成されている場合について書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図である。
【００２３】
図１５において、半導体基板（例えばＰ  型Ｓｉ基板）の表層部に選択的にＮＭＯＳＦＥＴ  のドレイン領域１０またはソース領域１１となる不純物拡散層（Ｎ＋）が形成されており、チャネル領域上にゲート酸化膜１２を介してゲート電極１３が形成されている。１４は第１金属配線層、１５は第２金属配線層、１６は第３金属配線層からなるＭＴＪ  接続用配線、１７は第１金属配線層１４を前記不純物拡散層（Ｎ＋）へ電気的に接続するためのコンタクト、１８は第２金属配線層１５から第１金属配線層１４へ電気的に接続するためのコンタクト、１９は第３金属配線層１６から第２金属配線層１５へ電気的に接続するためのコンタクト、２０はＭＴＪ  素子、２１は第４配線層、２２は第４金属配線層２１をＭＴＪ  素子２０へ電気的に接続するためのコンタクトである。なお、配線層間には層間絶縁膜が形成されている。
【００２４】
なお、図中、配線の用途として、（ＢＬ）は書き込み／読み出し用のビット線、（ＷＷＬ）  は書き込みワード線、（ＳＬ）はソース線、（ＲＷＬ）  は読み出しワード線を表わしており、ソース線（ＳＬ）は接地電位に接続される。
【００２５】
次に、図１４乃至図１５を参照してＭＴＪ  素子に対する書き込み動作原理を説明する。
【００２６】
ＭＴＪ  素子に対する書き込みは、書き込みワード線ＷＷＬ  およびビット線ＢＬに電流を流し、両配線に流れる電流によリ作られる磁界を用いてＭＴＪ  素子の磁化の向きを平行または反平行にすることにより達成される。
【００２７】
即ち、ＭＴＪ  素子へ情報を書き込む時には、ビット線ＢＬには書き込みデータに応じて第１の方向またはそれとは逆の第２の方向に向かう電流を流して磁界Ｈｘを発生させ、書き込みワード線ＷＷＬ  には一定方向に向かう電流のみを流して磁界Ｈｙを発生させることにより、合成磁界を用いて情報を書き込む。この際、ビット線ＢＬに第１の方向に向かう電流を流すと、ＭＴＪ  素子の磁化の向きは平行となり、ビット線ＢＬに第２の方向に向かう電流を流すと、ＭＴＪ  素子の磁化の向きは反平行となる。
【００２８】
ＭＴＪ  素子から情報を読み出す時には、読み出しワード線ＲＷＬ  を活性化させ、選択されたＭＴＪ  素子に接続されるスイッチ素子のみをオン状態として電流経路を作り、選択されたビット線ＢＬから接地電位へ電流を流す。その結果、選択されたＭＴＪ  素子のみにその抵抗値に応じた電流が流れるので、その電流値を検出することにより情報を読み出すことができる。
【００２９】
次に、ＭＴＪ  素子の磁化の向きが変わる仕組みについて、図１６および図１７を参照しながら簡単に説明する。
【００３０】
図１６は、ＭＴＪ  素子の印加磁界の反転による抵抗値の変化特性（ＭＴＪ  曲線）を示している。
【００３１】
図１７は、ＭＴＪ  素子のアステロイド曲線を示している。
【００３２】
図１６に示すＭＴＪ  曲線のように、ＭＴＪ  素子のＥａｓｙ−Ａｘｉｓ  （磁化容易軸）方向に磁界Ｈｘをかけると、ＭＴＪ  素子の抵抗値は例えば２０％〜４０％程度変化する。この変化率（変化の前後の抵抗の比）は、ＭＲ比と呼ばれる。なお、ＭＲ比は、ＭＴＪ  素子の磁性層の性質により変化する。現在では、ＭＲ比が５０％程度のＭＴＪ  素子も得られている。ＭＴＪ  素子には、Ｅａｓｙ−Ａｘｉｓ  方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ  （磁化困難軸）方向の磁界Ｈｙとの合成磁界が印加される。
【００３３】
図１６中の実線および破線に示すように、Ｈａｒｄ−Ａｘｉｓ  方向の磁界Ｈｙの大きさによって、ＭＴＪ  素子の抵抗値を変えるために必要なＥａｓｙ−Ａｘｉｓ  方向の磁界Ｈｘの大きさも変化する。この現象を利用することにより、アレイ状に配置されるメモリセルのうち、選択された書き込みワード線ＷＷＬ  および選択されたビット線ＢＬの交点に対応して配置されているＭＴＪ  素子のみにデータを書き込むことができる。
【００３４】
即ち、図１７に示すように、Ｅａｓｙ−Ａｘｉｓ  方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ  方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の外側（例えば図中の黒丸の位置）にあれば、ＭＴＪ  素子の磁性層の磁化の向きを反転させることができる。
【００３５】
逆に、Ｅａｓｙ−Ａｘｉｓ  方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ  方向の磁界Ｈｙとの合成磁界の大きさがアステロイド曲線の内側（例えば図中の白丸の位置）にある場合には、ＭＴＪ素子の磁性層の磁化の向きを反転させることはできない。
【００３６】
従って、Ｅａｓｙ−Ａｘｉｓ  方向の磁界ＨｘとＨａｒｄ−Ａｘｉｓ  方向の磁界Ｈｙとの合成磁界の大きさを変え、合成磁界の大きさのＨｘ−Ｈｙ  平面内における位置を変えることにより、ＭＴＪ  素子に対するデータの書き込みを制御できる。
【００３７】
次に、前記したようにＭＴＪ  素子を用いたＭＲＡＭのセンスアンプにおける問題点を説明する。前記したようにＭＴＪ  素子の抵抗の変化率（“１”と“０”の抵抗の変化量を“０”状態の抵抗で割った指標）であるＭＲ比は、２０％〜４０％程度である。したがって、“１”状態のＭＴＪ  素子から読み出した信号と“０”状態のＭＴＪ  素子から読み出した信号レベルの差（信号差）は２割から３割程度しかない。
【００３８】
一方では、ＭＴＪ  素子はトンネルバリア膜を介して電流が流れる構造になっているので、その抵抗値の変化はトンネルバリア膜の膜厚の増加に対して対数的に増加する関係にある。現在報告されているＭＴＪ  素子のトンネルバリア膜の膜厚は数ｎｍ程度であり、異なるＭＴＪ  素子間の抵抗のばらきは、トンネルバリア膜の膜厚のばらつきによって一層加速されることになる。
【００３９】
したがって、前記したようにセンスアンプの参照電圧（あるいは参照電流）として“１”と“０”の中間レベルを用いる方式を採用すると、ＭＴＪ  素子の抵抗のばらつきによって前記信号差が小さくなった場合に読み出しの誤動作をまねき、歩留まりの劣化を招く。このような読み出しの誤動作を防止するために２つのＭＴＪ  素子で１ビットを記憶するように構成することは、ＭＲＡＭの大容量化の観点からは望ましくない。
【００４０】
なお、データ“１”のセルとデータ“０”のセルを参照信号生成用に用いる従来例として、ＲＯＭ  セルあるいはＥＰＲＯＭ  セルを用いる方式（特許文献１）と、ＭＲＡＭセルを用いる方式（特許文献２）が知られている。また、参照電圧として、二つの基準電位を用いて時間的に切り替える方式が特許文献３に開示されている。
【００４１】
【非特許文献１】
Ｒｏｙ  Ｓｃｈｅｕｅｒｌｅｉｎ  ｅｔ．ａｌ．”Ａ  １０ｎｓ  Ｒｅａｄ  ａｎｄ  Ｗｒｉｔｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｒｒａｙ  Ｕｓｉｎｇ  ａ  Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ  ａｎｄ  ＦＥＴ  Ｓｗｉｔｃｈ  ｉｎ  ｅａｃｈ  Ｃｅｌｌ”，ＩＳＳＣＣ２０００  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｐｐ．１２８〜ｐｐ．１２９
【００４２】
【特許文献１】
特許第２６４７５２７号明細書
【００４３】
【特許文献２】
米国特許第５３４９３０２号明細書
【００４４】
【特許文献３】
特開２００１−０３５１６０  号公報
【００４５】
【発明が解決しようとする課題】
上記したように従来の入力レシーバやセンスアンプに用いられる論理判定回路は、入力信号を検出するための参照レベルのばらつきに起因して誤動作が発生し易いなどの問題があった。
【００４６】
本発明は上記の問題点を解決すべくなされたもので、入力信号を検出するための参照レベルのばらつきによる誤動作の発生を防止し得る論理判定回路を備えた半導体装置、半導体モジュールおよび半導体装置間信号伝送システムを提供することを目的とする。
【００４７】
【課題を解決するための手段】
本発明の半導体装置は、二値論理を有する入力信号を当該入力信号の論理値“１”に対応する第１の参照信号と比較して差信号を生成する第１の比較回路と、前記入力信号を当該入力信号の論理値“０”に対応する第２の参照信号と比較して差信号を生成する第２の比較回路と、前記第１の比較回路の出力と前記第２の比較回路の出力を比較して前記入力信号の論理値を判定する第３の比較回路とを具備する論理判定回路を内蔵することを特徴とする。
【００４８】
本発明の半導体装置は、二値論理を有する入力信号の論理値を判定するための参照信号として論理値の“１”レベルと“０”レベルを有する２つの参照信号を用い、入力信号のレベルが２つの参照信号のレベルのどちらに近いかによって入力信号の論理値を判定する論理判定回路を備えたことを特徴とする。
【００４９】
本発明の半導体装置間信号伝送システムは、複数の半導体装置間で二値論理を有する信号を送受信する信号伝送システムであって、各半導体装置は外部からの入力信号の論理値を判定する入力レシーバを有し、各入力レシーバの論理判定の参照値として、前記入力信号の論理値“１”に対応する第１の参照信号と論理値“０”に対応する第２の参照信号を用いることを特徴とする。
【００５０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００５１】
＜半導体装置間信号伝送システム＞
図１は、本発明の論理判定回路を使用した入力レシーバを有する複数の半導体装置間の信号伝送システムの一例を示している。
【００５２】
この信号伝送システムは、複数の半導体装置（半導体メモリ、ＭＰＵ  など）１０に共通にアドレスバス・データバス・制御信号線１１が接続されており、各半導体装置１０の入力レシーバには、二値論理を有する入力信号と参照電圧１（Ｖｒｅｆ１）  と参照電圧２（Ｖｒｅｆ０）  が外部から供給される。この２つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ０  はそれぞれ対応して入力信号の論理値“１”、“０”に相当する電圧である。
【００５３】
各半導体装置１０の入力レシーバに用いられている本発明の論理判定回路においては、後述するように、入力信号のレベルが２つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ０  のどちらに近いかによって入力信号の論理レベルを判定する。この際、電圧比較の対象となる２つの入力の電位差は、従来の論理判定回路における入力信号と参照電圧の電位差より大きく（２倍）なる。したがって、ノイズに強い入力レシーバを実現することが可能である。
【００５４】
なお、上記信号伝送システムは、例えば複数の半導体装置が同一配線基板に実装された半導体モジュール（複数の半導体メモリが同一配線基板に実装されたメモリモジュールを含む）に適用される。
【００５５】
＜本発明の論理判定回路の原理＞
図２は、本発明に係る半導体装置に形成された論理判定回路の原理的な構成を示す。
【００５６】
図２において、Ｖｉｎ  は入力信号の電圧、Ｖｒｅｆ１  は入力信号の論理値“１”に相当する第１の参照電圧、Ｖｒｅｆ０  は入力信号の論理値“０”に相当する第２の参照電圧である。
【００５７】
入力電圧Ｖｉｎ  が入力する信号入力ノードは、抵抗素子Ｒ１を介して第１の演算増幅器（オペアンプ）ＯＰ１  の反転入力ノード（−）に接続されており、この第１の演算増幅器ＯＰ１  の反転入力ノード（−）と出力ノードＧとの間に帰還用の抵抗素子Ｒ２が接続されている。
【００５８】
第１の参照電圧Ｖｒｅｆ１  が入力する第１の参照信号入力ノードは、抵抗素子Ｒ３とＲ４を直列に介して接地されており、この抵抗素子Ｒ３とＲ４の接続ノードＤは第１の演算増幅器ＯＰ１  の非反転入力ノード（＋）に接続されている。
【００５９】
前記信号入力ノードは、抵抗素子Ｒ５を介して第２の演算増幅器ＯＰ２  の反転入力ノード（−）に接続されており、この第２の演算増幅器ＯＰ２  の反転入力ノード（−）と出力ノードＨとの間に帰還用の抵抗素子Ｒ６が接続されている。
【００６０】
第２の参照電圧Ｖｒｅｆ０  が入力する第２の参照信号入力ノードは、抵抗素子Ｒ７とＲ８を直列に介して接地されており、この抵抗素子Ｒ７とＲ８の接続ノードＦは第２の演算増幅器ＯＰ２  の非反転入力ノード（＋）に接続されている。
【００６１】
さらに、第１の演算増幅器ＯＰ１  の出力ノードＧおよび第２の演算増幅器ＯＰ２  の出力ノードＨは、第３の演算増幅器ＯＰ３  の反転入力ノード（−）および非反転入力ノード（＋）に対応して接続されており、この第３の演算増幅器ＯＰ３  の出力ノードに論理判定出力Ｖｏｕｔが得られる。
【００６２】
上記構成の論理判定回路の動作は、入力信号のレベルが２つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ０  のどちらに近いかによって入力信号の論理レベルを判定する。即ち、図２の回路において、各抵抗素子Ｒ１〜Ｒ８の抵抗値が同じとすると、ノードＤの電位はＶｒｅｆ１／２  となるから、第１の演算増幅器ＯＰ１  の出力ノードＧの電位のフィードバックにより、抵抗素子Ｒ１とＲ２の接続ノードＣの電位も同じくＶｒｅｆ１／２  となる。したがって、ノードＧは、（Ｖｒｅｆ１／２）−（Ｖｉｎ−Ｖｒｅｆ１／２）＝Ｖｒｅｆ１−Ｖｉｎ  となり、Ｖｉｎ  とＶｒｅｆ１  の差電圧（第１の差電圧）が出力される。
【００６３】
一方、ノードＦの電位はＶｒｅｆ０  ／２となるから、第２の演算増幅器ＯＰ２  の出力ノードＨの電位のフィードバックにより、抵抗素子Ｒ５とＲ６の接続ノードＥの電位も同じくＶｒｅｆ０  ／２となる。したがって、ノードＨは、（Ｖｒｅｆ０／２）−（Ｖｉｎ−Ｖｒｅｆ０／２）＝Ｖｒｅｆ０−Ｖｉｎ  となり、Ｖｉｎ  とＶｒｅｆ０  の差電圧（第２の差電圧）が出力される。
【００６４】
そして、第１の差電圧と第２の差電圧を、デジタル値に変換することなく電位差のまま保持し、第３の演算増幅器ＯＰ３  で比較して二値データに変換する。
【００６５】
この場合、第１の電位差および第２の電位差は、それぞれ入力電圧Ｖｉｎ  と論理値“１”、“０”の中間電圧（Ｖｒｅｆ１＋Ｖｒｅｆ０）／２  との電位差より大きく、第３の演算増幅器ＯＰ３  の２入力の電位差は、（Ｖｉｎ−Ｖｒｅｆ０）−（Ｖｒｅｆ１−Ｖｉｎ）＝２×Ｖｉｎ−Ｖｒｅｆ１＋Ｖｒｅｆ０  となる。つまり、従来例の論理判定回路の２入力の電位差（Ｖｉｎ−（Ｖｒｅｆ１＋Ｖｒｅｆ０）／２  ）より大きく（２倍）なるので、判定動作のマージンが大きくなる。
【００６６】
なお、図２に示した論理判定回路が半導体メモリのセンスアンプに使用される場合には、メモリセルから読み出したビット線信号（入力信号）のレベルが２つの参照電圧Ｖｒｅｆ１，Ｖｒｅｆ０  のレベルのどちらに近いかを判断する。この場合、参照電圧Ｖｒｅｆ１，Ｖｒｅｆ０  は、“１”を記憶した参照用のメモリセルと“０”を記憶した参照用のメモリセルをそれぞれ用いて生成される。
【００６７】
＜論理判定回路の第１の実施形態＞
図３は、本発明の論理判定回路の第１の実施形態を示す。
【００６８】
この論理判定回路は、入力信号が電圧Ｖｉｎ  の場合の一例であり、入力レシーバあるいはセンスアンプに用いられる。
【００６９】
図３において、ＰＭＯＳカレントミラー型の第１の電圧比較回路３１は、Ｖｉｎ  がゲートに入力するＮＭＯＳトランジスタＭ１、Ｖｒｅｆ１  がゲートに入力するＮＭＯＳトランジスタＭ２、カレントミラー接続されたＰＭＯＳトランジスタＰ１，Ｐ２  からなる。ＰＭＯＳカレントミラー型の第２の電圧比較回路３２は、Ｖｉｎ  がゲートに入力するＮＭＯＳトランジスタＭ３、Ｖｒｅｆ０  がゲートに入力するＮＭＯＳトランジスタＭ４、カレントミラー接続されたＰＭＯＳトランジスタＰ３，Ｐ４  からなる。なお、上記負荷用のＰＭＯＳトランジスタＰ１〜Ｐ４の駆動力は同じであり、入力用のＮＭＯＳトランジスタＭ１〜Ｍ４の駆動力は同じであるものとする。
【００７０】
差動アンプ３３は、上記２つの電圧比較回路３１，３２  の各出力が入力する。この場合、（−）入力の電位は、第１の電圧比較回路３１におけるＶｒｅｆ１  がゲート入力しているＮＭＯＳトランジスタＭ２が流す電流とＶｉｎ  がゲート入力しているＮＭＯＳトランジスタＭ１が流す電流との差電流に比例する。つまり、差動アンプ３３の（−）入力ノードのＭＯＳ  トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００７１】
また、差動アンプ３３の（＋）入力の電位は、第２の電圧比較回路３２におけるＶｒｅｆ０  がゲート入力しているＮＭＯＳトランジスタＭ４が流す電流とＶｉｎ  がゲート入力しているＮＭＯＳトランジスタＭ３が流す電流との差電流に比例する。つまり、差動アンプの（＋）入力ノードのＭＯＳ  トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００７２】
＜論理判定回路の第２の実施形態＞
図４は、本発明の論理判定回路の第２の実施形態を示す。
【００７３】
この論理判定回路は、入力信号が電流Ｉｉｎ  の場合の一例であり、センスアンプに用いられる。
【００７４】
図４において、Ｉｒｅｆ０  入力回路４０は論理値“０”の参照電流Ｉｒｅｆ０  が入力し、Ｉｒｅｆ１  入力回路４１は論理値“１”の参照電流Ｉｒｅｆ１  が入力し、Ｉｉｎ  入力回路４２はＩｉｎ  が入力する。４３はＮＭＯＳカレントミラー型の第１の電流比較回路、４４はＮＭＯＳカレントミラー型の第２の電流比較回路、４５は差動アンプである。
【００７５】
Ｉｉｎ  入力回路４２は、電源ノードとＩｉｎ  入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたＰＭＯＳトランジスタＭ１からなる。
【００７６】
Ｉｒｅｆ１  入力回路４１は、電源ノードとＩｒｅｆ１  入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたＰＭＯＳトランジスタＭ４からなる。Ｉｒｅｆ０  入力回路４０は、電源ノードとＩｒｅｆ０  入力ノードとの間にソース・ドレイン間が接続され、ゲート・ソース相互が接続されたＰＭＯＳトランジスタＭ５からなる。
【００７７】
第１の電流比較回路４３は、Ｉｉｎ  入力回路４２のＰＭＯＳトランジスタＭ１のゲート電位により駆動されるＰＭＯＳトランジスタＭ２と、Ｉｒｅｆ１  入力回路４１のＰＭＯＳトランジスタＭ４のゲート電位により駆動されるＰＭＯＳトランジスタＭ３と、上記２個のＰＭＯＳトランジスタＭ２，Ｍ４  の負荷トランジスタとしてカレントミラー接続されたＮＭＯＳトランジスタＮ１，Ｎ２  からなり、Ｉｉｎ  とＩｒｅｆ１  との差電流を出力する。
【００７８】
第２の電流比較回路４４は、Ｉｉｎ  入力回路４２のＰＭＯＳトランジスタＭ１のゲート電位により駆動されるＰＭＯＳトランジスタＭ７と、Ｉｒｅｆ０  入力回路４０のＰＭＯＳトランジスタＭ５のゲート電位により駆動されるＰＭＯＳトランジスタＭ６と、上記２個のＰＭＯＳトランジスタＭ６，Ｍ７  の負荷トランジスタとしてカレントミラー接続されたＮＭＯＳトランジスタＮ３，Ｎ４  からなり、Ｉｉｎ  とＩｒｅｆ０  との差電流を出力する。
【００７９】
なお、上記入力用のＰＭＯＳトランジスタＭ１〜Ｍ７の駆動力は同じであり、負荷用のＮＭＯＳトランジスタＮ１〜Ｎ４の駆動力は同じであるものとする。
【００８０】
差動アンプ４５は、上記２つの電流比較回路４３，４４  の各出力が入力する。この場合、（−）入力の電位は、第１の電流比較回路４３の出力電流（Ｉｉｎ  とＩｒｅｆ１  との差電流）に比例する。つまり、差動アンプ４５の（−）入力ノードのＭＯＳ  トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００８１】
また、差動アンプ４５の（＋）入力の電位は、第２の電流比較回路４４の出力電流（Ｉｉｎ  とＩｒｅｆ０  との差電流）に比例する。つまり、差動アンプ４５の（＋）入力ノードのＭＯＳ  トランジスタのゲートキャパシタンスなどによる寄生キャパシタに電荷が充電され、差電流に応じた電位差が生じる。
【００８２】
＜論理判定回路の第３の実施形態＞
図５は、本発明の論理判定回路の第３の実施形態を示す。
【００８３】
この論理判定回路は、図１１（ａ）に示した従来例に対応する改善例であり、図４を参照して前述した論理判定回路と同様に、入力信号が電流の場合の一例である。
【００８４】
図５に示す論理判定回路において、Ｉｉｎ  入力回路５２は、制御信号ＲＥＡＤにより活性化制御されるＮＭＯＳトランジスタＮ１１  を介してＮＭＯＳトランジスタＮ１２  に入力電流Ｉｉｎ  を流すものであり、電流源回路５５により電流が規定される負荷用のＰＭＯＳトランジスタＰ１１  を有する。第１のＮＭＯＳカレントミラー回路５３は、Ｉｉｎ  入力回路５２に流れる入力電流Ｉｉｎ  をコピーするものであり、Ｉｉｎ  入力回路５２のＮＭＯＳトランジスタＮ１２  にカレントミラー接続されたＮＭＯＳトランジスタＮ１３  と負荷用のＰＭＯＳトランジスタＰ１２  との間に、制御信号ＲＥＡＤにより活性化制御されるＮＭＯＳトランジスタＮ１４が挿入接続されている。
【００８５】
Ｉｒｅｆ１  入力回路５１は、制御信号ＲＥＡＤにより活性化制御されるＮＭＯＳトランジスタＮ１５  を介して論理値“１”の参照電流Ｉｒｅｆ１  を流すものであり、電流源回路５５により電流が規定される負荷用のＰＭＯＳトランジスタＰ１３  を有する。
【００８６】
第１の差動アンプＡｍｐ１は、第１のＮＭＯＳカレントミラー回路５３の出力電位が（−）入力となり、Ｉｒｅｆ１  入力回路５１の出力電位が（＋）入力となる。つまり、第１の差動アンプＡｍｐ１は、電流源の供給電流とＩｉｎの差に応じた電圧が（−）入力となり、電流源の供給電流とＩｒｅｆ１の差に応じた電圧が（＋）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００８７】
第２のＮＭＯＳカレントミラー回路５４は、Ｉｉｎ  入力回路５２に流れる入力電流Ｉｉｎ  をコピーするものであり、Ｉｉｎ  入力回路５２のＮＭＯＳトランジスタＮ１２  にカレントミラー接続されたＮＭＯＳトランジスタＮ１６  と負荷用のＰＭＯＳトランジスタＰ１４  との間に、制御信号ＲＥＡＤにより活性化制御されるＮＭＯＳトランジスタＮ１７  が挿入接続されている。
【００８８】
Ｉｒｅｆ０  入力回路５０は、制御信号ＲＥＡＤにより活性化制御されるＮＭＯＳトランジスタＮ１８  を介して論理値“０”の参照電流Ｉｒｅｆ０  を流すものであり、電流源回路５５により電流が規定される負荷用のＰＭＯＳトランジスタＰ１５  を有する。
【００８９】
第２の差動アンプＡｍｐ０は、第２のＮＭＯＳカレントミラー回路５４の出力電位が（＋）入力となり、Ｉｒｅｆ０  入力回路５０の出力電位が（−）入力となる。つまり、第２の差動アンプＡｍｐ０は、電流源の供給電流とＩｉｎの差に応じた電圧が（＋）入力となり、電流源の供給電流とＩｒｅｆ０  の差に応じた電圧が（―）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９０】
第３の差動アンプＡｍｐ３、上記２つの差動アンプＡｍｐ１，Ａｍｐ０  の各出力が対応して（＋）入力、（−）入力となり、両入力を比較して二値データに変換する。
【００９１】
上記構成の論理判定回路において、制御信号ＲＥＡＤが活性化されることにより、入力電流Ｉｉｎ  とデータ“１”に相当する参照電流Ｉｒｅｆ１  が第１の差動アンプＡｍｐ１に入力し、両者のレベル差に応じた差電流が生成される。また、制御信号ＲＥＡＤが活性化されることにより、入力電流Ｉｉｎ  とデータ“０”に相当する参照電流Ｉｒｅｆ０  が第２の差動アンプＡｍｐ０に入力し、両者のレベル差に応じた差電流が生成される。そして、第３の差動アンプＡｍｐ３では、上記２つの差動アンプＡｍｐ１，  Ａｍｐ０の各出力電流に比例した２つの電位差を比較する。
【００９２】
なお、上記第１の差動アンプＡｍｐ１と第２の差動アンプＡｍｐ０は、出力としてＲａｉｌ−ｔｏ−Ｒａｉｌの振幅を有する必要はなく、入力差を出力するという働きが重要であり、例えば図４中に示したような単純なカレントミラー型電流比較回路でよい。
【００９３】
＜論理判定回路の第４の実施形態＞
図６は、本発明の論理判定回路の第４の実施形態を示す。
【００９４】
この論理判定回路は、図１１（ｂ）に示した従来例に対応する改善例であり、図３を参照して前述した論理判定回路と同様に、入力信号が電圧の場合の一例である。
【００９５】
図６に示す論理判定回路において、第１のＶｉｎ  入力回路６２は、Ｖｉｎ  がゲートに入力するＮＭＯＳトランジスタＮ２１  と、電流源回路６５により電流が規定される負荷用のＰＭＯＳトランジスタＰ２１  を有する。Ｖｒｅｆ１  入力回路６１は、Ｖｒｅｆ１  がゲートに入力するＮＭＯＳトランジスタＮ２２  と、電流源回路６５により電流が規定される負荷用のＰＭＯＳトランジスタＰ２２  を有する。
【００９６】
第１の差動アンプＡｍｐ１は、第１のＶｉｎ  入力回路６２の出力電位が（−）入力となり、Ｖｒｅｆ１  入力回路６１の出力電位が（＋）入力となる。つまり、第１の差動アンプＡｍｐ１は、電流源の供給電流とゲート電圧がＶｉｎであるＮＭＯＳトランジスタＮ２１のドライブ電流との差に応じた電圧が（＋）入力となり、電流源の供給電流とゲート電圧がＶｒｅｆ１であるＮＭＯＳトランジスタＮ２２のドライブ電流との差に応じた電圧が（−）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９７】
第２のＶｉｎ  入力回路６４は、Ｖｉｎ  がゲートに入力するＮＭＯＳトランジスタＮ２３  と、電流源回路６５により電流が規定される負荷用のＰＭＯＳトランジスタＰ２３  を有する。Ｖｒｅｆ０  入力回路６０は、Ｖｒｅｆ０  がゲートに入力するＮＭＯＳトランジスタＮ２４  と、電流源回路６５により電流が規定される負荷用のＰＭＯＳトランジスタＰ２４  を有する。
【００９８】
第２の差動アンプＡｍｐ０は、第２のＶｉｎ  入力回路６４の出力電位が（−）入力となり、Ｖｒｅｆ０  入力回路６０の出力電位が（＋）入力となる。つまり、第２の差動アンプＡｍｐ０は、電流源の供給電流とゲート電圧がＶｉｎであるＮＭＯＳトランジスタＮ２３のドライブ電流との差に応じた電圧が（＋）入力となり、電流源の供給電流とゲート電圧がＶｒｅｆ０であるＮＭＯＳトランジスタＮ２４のドライブ電流との差に応じた電圧が（−）入力となるため、両入力のレベル差に応じた差電圧を生成する。
【００９９】
第３の差動アンプＡｍｐ３は、上記２つの差動アンプＡｍｐ１，Ａｍｐ０  の各出力が対応して（＋）入力、（−）入力となり、両入力を比較して二値データに変換する。
【０１００】
上記構成の論理判定回路において、入力電圧Ｖｉｎ  とデータ“１”に相当する参照電圧Ｖｒｅｆ１  が第１の差動アンプＡｍｐ１に入力し、両者のレベル差に応じた差電圧が生成される。また、入力電圧Ｖｉｎ  とデータ“０”に相当する参照電圧Ｖｒｅｆ２  が第２の差動アンプＡｍｐ０に入力し、両者のレベル差に応じた差電圧が生成される。そして、第３の差動アンプＡｍｐ３では、上記２つの差動アンプＡｍｐ１，Ａｍｐ０  の各出力電圧を比較する。
【０１０１】
なお、上記第１の差動アンプＡｍｐ１と第２の差動アンプＡｍｐ０は、出力としてＲａｉｌ−ｔｏ−Ｒａｉｌの振幅を有する必要はなく、入力差を出力するという働きが重要であり、例えば図３中に示したような単純なカレントミラー型比較回路でよい。
【０１０２】
前述した各実施形態において、動作マージンを上げるためにＶｒｅｆ１  （あるいはＩｒｅｆ１  ）およびＶｒｅｆ０  （あるいはＩｒｅｆ０  ）を以下のように設定することが望ましい。
【０１０３】
即ち、論理値と実際に電圧、電流の大きさに関して、データ“１”の入力レベル（電圧Ｖｉｎ１あるいは電流Ｉｉｎ１）がデータ“０”の入力レベル（電圧Ｖｉｎ０あるいは電流Ｉｉｎ０）より大きい場合には、Ｖｒｅｆ１  （あるいはＩｒｅｆ１  ）をデータ“１”の入力レベル（電圧Ｖｉｎ１あるいは電流Ｉｉｎ１）の分布の最大値よりも大きな値に設定し、Ｖｒｅｆ０  （あるいはＩｒｅｆ０  ）をデータ“０”の入力レベル（電圧Ｖｉｎ０あるいは電流Ｉｉｎ０）の分布の最小値よりも小さな値に設定することが望ましい。
【０１０４】
上記とは逆に、論理値と実際に電圧、電流の大きさに関して、データ“０”の入力レベル（電圧Ｖｉｎ０あるいは電流Ｉｉｎ０）がデータ“１”の入力レベル（電圧Ｖｉｎ１あるいは電流Ｉｉｎ１）より大きい場合には、Ｖｒｅｆ１（あるいはＩｒｅｆ１  ）をデータ“１”の入力レベル（電圧Ｖｉｎ１あるいは電流Ｉｉｎ１）の分布の最小値よりも小さな値に設定し、Ｖｒｅｆ０  （あるいはＩｒｅｆ０  ）をデータ“０”の入力レベル（電圧Ｖｉｎ０あるいは電流Ｉｉｎ０）の分布の最大値よりも大きな値に設定することが望ましい。
【０１０５】
なお、半導体メモリにおいて、参照電圧あるいは参照電流を生成する回路は、メモリセルアレイ内の本来のデータセルと寄生抵抗、寄生容量を合わせるためにメモリセルアレイ内にレファレンス用のセルを設けて参照電圧あるいは参照電流を生成する場合がある。その場合、レファレンスセルが上記の条件を満たすとは限らないが、上記の条件を満たすようにセンスアンプの手前で電圧／電流を変換する回路を設ければよい。
【０１０６】
＜論理判定回路の第５の実施形態＞
第５の実施形態においては、図３に示した電圧入力タイプの論理判定回路の動作マージンを上げるために、Ｖｒｅｆ１  とＶｒｅｆ０  を以下のように設定している。
【０１０７】
即ち、データ“１”の参照電圧Ｖｒｅｆ１  の方が、データ“０”の参照電圧Ｖｒｅｆ０より大きい場合には、論理判定回路の各カレントミラー回路において、負荷用のＰＭＯＳトランジスタＰ１〜Ｐ４の駆動力は、図３の回路と同様に同じであるが、入力用のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４  の駆動力を、Ｍ１＞Ｍ２＝Ｍ３＞Ｍ４  の関係に設定しておく。この駆動力の差の度合いは、データ“１”のレファレンスセルとデータセルの“１”の分布、データ“０”のレファレンスセルとデータセルの“０”の分布に応じて決定する。
【０１０８】
上記とは逆に、データ“１”の参照電圧Ｖｒｅｆ１  の方が、データ“０”の参照電圧Ｖｒｅｆ０  より小さい場合には、論理判定回路の各カレントミラー回路において、負荷用のＰＭＯＳトランジスタＰ１〜Ｐ４の駆動力は、図３の回路と同様に同じであるが、入力用のＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４  の駆動力を、Ｍ４＞Ｍ２＝Ｍ３＞Ｍ１  の関係に設定しておく。
【０１０９】
＜論理判定回路の第６の実施形態＞
第６の実施形態においては、図４に示した電流入力タイプの論理判定回路の動作マージンを上げるために、Ｉｒｅｆ１  とＩｒｅｆ０  を以下のように設定している。
【０１１０】
即ち、データ“１”の参照電流Ｉｒｅｆ１  の方が、データ“０”の参照電流Ｉｒｅｆ０より大きい場合には、論理判定回路の各カレントミラー回路において、負荷用のＮＭＯＳトランジスタＮ１〜Ｎ４の駆動力は、図４の回路と同様に同じであるが、入力用のＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７の駆動力を、Ｍ４＞Ｍ１＝Ｍ２＝Ｍ３＝Ｍ６＝Ｍ７＞Ｍ５の関係に設定しておく。この駆動力の差の度合いは、データ“１”のレファレンスセルとデータセルの“１”の分布、データ“０”のレファレンスセルとデータセルの“０”の分布に応じて決定する。
【０１１１】
上記とは逆に、データ“１”の参照電流Ｉｒｅｆ１  の方が、データ“０”の参照電流Ｉｒｅｆ０  より小さい場合には、論理判定回路の各カレントミラー回路において、負荷用のＮＭＯＳトランジスタＮ１〜Ｎ４の駆動力は、図４の回路と同様に同じであるが、入力用のＰＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７の駆動力を、負荷用のＰＭＯＳトランジスタの駆動力は、図４の回路と同様に同じであるが、入力用のＮＭＯＳトランジスタＭ５＞Ｍ１＝Ｍ２＝Ｍ３＝Ｍ６＝Ｍ７＞Ｍ４の関係に設定しておく。
【０１１２】
＜論理判定回路の第７の実施形態＞
図７は、図４に示した電流入力タイプの論理判定回路をＭＴＪ−ＭＲＡＭのセンスアンプに用いる場合の一具体例を示す。
【０１１３】
図７において、７０はメモリセルアレイの一部を示しており、７１は図４に示した論理判定回路を用いたセンスアンプである。メモリセルアレイ７０は、それぞれ１個のＭＴＪ  素子と１個の読み出し用のＮＭＯＳトランジスタが直列に接続された１  ＭＴＪ−１Ｔｒ  タイプの複数個のメモリセルＭＣと複数個のリファレンスセルＲＣが行列状に配設されている。同一行のメモリＭＣとリファレンスセルＲＣの各ＮＭＯＳトランジスタのゲートに共通にワード線ＷＬｉ，ＷＬ（ｉ＋１），…が接続され、同一列のメモリセルＭＣの各ＭＴＪ  素子の一端に共通にビット線ＢＬｊ，ＢＬ（ｊ＋１），…接続され、同一列の論理値“１”のリファレンスセルＲＣの各ＭＴＪ  素子の一端に共通に第１のリファレンスビット線ＲＢＬ１が接続され、同一列の論理値“０”のリファレンスセルＲＣの各ＭＴＪ  素子の一端に共通に第２のリファレンスビット線ＲＢＬ０が接続されている。
【０１１４】
各ビット線ＢＬｊ，ＢＬ（ｊ＋１），…は、それぞれ対応してカラムアドレスにより選択されるカラムスイッチ用のＮＭＯＳトランジスタＣＳＬ（ｊ），ＣＳＬ（ｊ＋１），…を介してデータ線ＤＬに一括接続されており、このデータ線ＤＬはセンスアンプ７１の電流入力ノードに接続されている。
【０１１５】
また、論理値“１”のリファレンスセルＲＣに接続されている第１のリファレンスビット線ＲＢＬ１は、カラムアドレスに関係なく常に選択状態に設定されるカラムスイッチ用のＮＭＯＳトランジスタＣＳＬ（Ｒ１）  を介してセンスアンプ７１の第１のリファレンス電流入力ノードに接続されている。
【０１１６】
また、論理値“０”のリファレンスセルＲＣに接続されている第２のリファレンスビット線ＲＢＬ０は、カラムアドレスに関係なく常に選択状態に設定されるカラムスイッチ用のＮＭＯＳトランジスタＣＳＬ（Ｒ０）  を介してセンスアンプ７１の第２のリファレンス電流入力ノードに接続されている。
【０１１７】
上記構成を有するＭＴＪ−ＭＲＡＭの動作は、例えばワード線ＷＬｉ  とビット線ＢＬｉ  により選択されたメモリセルＭＣからの読み出し電流がカラムスイッチ用のＮＭＯＳトランジスタＣＳＬｊとデータ線ＤＬを介してセンスアンプ７１の電流入力ノードに入力する。同時に、上記選択セルと同一行の“１”のリファレンスセルＲＣと“０”のリファレンスセルからの読み出し電流がそれぞれ対応して第１のリファレンスビット線ＲＢＬ１と第２のリファレンスビット線ＲＢＬ０を介してセンスアンプ７１の第１のリファレンス電流入力ノードと第２のリファレンス電流入力ノードに入力する。センスアンプ７１は、図４を参照して前述した電流入力タイプの論理判定回路の動作と同様に動作する。
【０１１８】
＜論理判定回路の第８の実施形態＞
図８は、図３に示した電圧入力タイプの論理判定回路をＭＴＪ−ＭＲＡＭのセンスアンプに用いる場合の一具体例を示す。
【０１１９】
図８において、メモリセルアレイ８０は、図７を参照して前述したメモリセルアレイ７０とほぼ同様の構成であるが、メモリセル電流供給用の電流源８２がデータ線ＤＬに接続され、リファレンスセル電流供給用の電流源８３がカラムスイッチ用のＮＭＯＳトランジスタＣＳＬ（Ｒ１）  の一端側に接続され、リファレンスセル電流供給用の電流源８４がカラムスイッチ用のＮＭＯＳトランジスタＣＳＬ（Ｒ０）  の一端側に接続されている。
【０１２０】
電流源８２，８３，８４の駆動能力は同じである。そのため、メモリセルのＭＴＪ  素子の抵抗値に応じて、電圧が各ビット線（ＢＬ（ｊ）、ＢＬ（ｊ＋１）、ＲＥＦ（０），ＲＥＦ（１））にあらわれる。ＭＴＪ  素子の抵抗が高いほど、その電位は高くなる。
【０１２１】
これによって、メモリセルＭＣのＭＴＪ  素子の抵抗値に応じた電圧がセンスアンプ８１の電圧入力ノードに入力し、論理値“１”のリファレンスセルＲＣのＭＴＪ  素子の抵抗値に応じた電圧と論理値“０”のリファレンスセルＲＣのＭＴＪ  素子の抵抗値に応じた電圧がそれぞれ対応してセンスアンプ８１の第１のリファレンス電圧入力ノードと第２のリファレンス電圧入力ノードに入力する。センスアンプ８１は、図３を参照して前述した電圧入力タイプの論理判定回路の動作と同様に動作する。
【０１２２】
＜論理判定回路の第９の実施形態＞
図９に示す論理判定回路は、図４に示した電流入力タイプの論理判定回路をＭＴＪ−ＭＲＡＭのセンスアンプに用いる場合であって、セルに印加される電圧に制限がある場合の実施例を示す。
【０１２３】
この論理判定回路は、図４に示した論理判定回路と比べて、Ｉｉｎ  入力回路４２ａ  、Ｉｒｅｆ１  入力回路４１ａ  、Ｉｒｅｆ０  入力回路４０ａ  が異なり、その他は同じである。
【０１２４】
Ｉｉｎ  入力回路４２ａ  は、電源ノードとＩｉｎ  入力ノードとの間に接続されたＰＭＯＳトランジスタ９１と、（＋）入力端がＩｉｎ  入力ノードに接続され、（−）入力端に固定電位Ｖｃｓｔが印加され、出力端がＰＭＯＳトランジスタ９１のゲートに接続されたオペアンプ９２とからなる。上記オペアンプ９２の出力電位は、カレントミラー型の第１の電流比較回路４３のＩｉｎ  入力用のＰＭＯＳトランジスタのゲートおよびカレントミラー型の第２の電流比較回路４４のＩｉｎ  入力用のＰＭＯＳトランジスタのゲートに供給される。
【０１２５】
Ｉｒｅｆ１  入力回路４１ａ  は、電源ノードとＩｒｅｆ１  入力ノードとの間に接続されたＰＭＯＳトランジスタ９３と、（＋）入力端がＩｒｅｆ１  入力ノードに接続され、（−）入力端に固定電位Ｖｃｓｔが印加され、出力端がＰＭＯＳトランジスタ９３のゲートに接続されたオペアンプ９４とからなる。上記オペアンプ９４の出力電位は、前記第１の電流比較回路４３のＩｒｅｆ１  入力用のＰＭＯＳトランジスタのゲートに供給される。
【０１２６】
Ｉｒｅｆ０  入力回路４０ａ  は、電源ノードとＩｒｅｆ０  入力ノードとの間に接続されたＰＭＯＳトランジスタ９５と、（＋）入力端がＩｒｅｆ０  入力ノードに接続され、（−）入力端に固定電位Ｖｃｓｔが印加され、出力端がＰＭＯＳトランジスタ９５のゲートに接続されたオペアンプ９６とからなる。上記オペアンプ９６の出力電位は、前記第２の電流比較回路４４のＩｒｅｆ０  入力用のＰＭＯＳトランジスタのゲートに供給される。
【０１２７】
各オペアンプ９２，９４，９６の動作により、Ｉｉｎ  入力ノード、Ｉｒｅｆ１  入力ノード、Ｉｒｅｆ０  入力ノードの各電圧を固定電位Ｖｃｓｔに制限することが可能になる。したがって、固定電位Ｖｃｓｔとして、例えばメモリ内部で生成されたバンドギャップリファレンス（ＢＧＲ）  電位を用いることにより、Ｉｉｎ  入力ノード、Ｉｒｅｆ１  入力ノード、Ｉｒｅｆ０  入力ノードの各電圧をバンドギャップリファレンス電位に制限することが可能になる。
【０１２８】
【発明の効果】
上述したように本発明によれば、二値論理を有する入力信号の論理値“１”と“０”との信号差が小さくても、歩留まりを向上させることが可能なセンスアンプ、あるいは、ノイズに強い入力レシーバを有する半導体装置および半導体装置間信号伝送システムを実現することができる。
【図面の簡単な説明】
【図１】本発明の論理判定回路を使用した入力レシーバを有する複数の半導体装置間の信号伝送システムの一例を示すブロック図。
【図２】本発明に係る半導体装置に形成された論理判定回路の原理的な構成を示す回路図。
【図３】本発明の論理判定回路の第１の実施形態を示す回路図。
【図４】本発明の論理判定回路の第２の実施形態を示す回路図。
【図５】本発明の論理判定回路の第３の実施形態を示す回路図。
【図６】本発明の論理判定回路の第４の実施形態を示す回路図。
【図７】本発明の論理判定回路の第７の実施形態を示す回路図。
【図８】本発明の論理判定回路の第８の実施形態を示す回路図。
【図９】本発明の論理判定回路の第９の実施形態を示す回路図。
【図１０】従来の半導体装置間信号伝送システムの一例および各半導体装置の入力レシーバを示すブロック図。
【図１１】従来の半導体装置間信号伝送システムにおける各半導体装置の入力レシーバあるいは半導体メモリのセンスアンプに使用されている論理判定回路の二例を示す回路図。
【図１２】ＭＲＡＭで用いられるＭＴＪ  素子の断面構造を概略的に示す図。
【図１３】図１２に示したＭＴＪ  素子の２つの磁性層の磁化の向きの２つの状態を示す図。
【図１４】ＭＲＡＭのセルアレイの平面レイアウトの一例を模式的に示す図。
【図１５】図１４中の書き込みワード線に垂直な断面におけるメモリセルの１個分に着目して構造の一例を示す断面図。
【図１６】ＭＴＪ  素子の印加磁界の反転による抵抗値の変化特性（ＭＴＪ  曲線）を示す図。
【図１７】ＭＴＪ  素子のアステロイド曲線を示す図。
【符号の説明】
１０…半導体装置（半導体メモリ、ＭＰＵ  など）、１１…アドレスバス・データバス・制御信号線、Ｖｒｅｆ１，Ｖｒｅｆ０  …参照電圧。
【図１】
2004259404.tif 000003
【図２】
2004259404.tif 000004
【図３】
2004259404.tif 000005
【図４】
2004259404.tif 000006
【図５】
2004259404.tif 000007
【図６】
2004259404.tif 000008
【図７】
2004259404.tif 000009
【図８】
2004259404.tif 000010
【図９】
2004259404.tif 000011
【図１０】
2004259404.tif 000012
【図１１】
2004259404.tif 000013
【図１２】
2004259404.tif 000014
【図１３】
2004259404.tif 000015
【図１４】
2004259404.tif 000016
【図１５】
2004259404.tif 000017
【図１６】
2004259404.tif 000018
【図１７】
2004259404.tif 000019
【手続補正書】
【提出日】平成15年7月2日(2003.7.2)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
二値論理を有する入力信号を当該入力信号の論理値“１”に対応する第１の参照信号と比較して差信号を生成する第１の比較回路と、
前記入力信号を当該入力信号の論理値“０”に対応する第２の参照信号と比較して差信号を生成する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力を比較して前記入力信号の論理値を判定する第３の比較回路
とを具備する論理判定回路を内蔵することを特徴とする半導体装置。
【請求項２】
前記論理判定回路は、外部からの入力信号の論理値を判定する入力レシーバであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記論理判定回路は、メモリセルからの読み出し信号の論理値を判定するセンスアンプであることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の参照信号および第２の参照信号をそれぞれ生成する参照信号生成用のメモリセルを有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１の参照信号のレベルの方が第２の参照信号のレベルより大きい場合は、第１の参照信号のレベルは、論理値“１”の入力レベルの分布の最大値よりも大きな値であり、第２の参照信号のレベルは、論理値“０”の入力レベルの分布の最小値よりも小さな値であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２の参照信号のレベルの方が第１の参照信号のレベルより大きい場合は、第１の参照信号のレベルは、論理値“１”の入力レベルの分布の最小値よりも小さな値であり、第２の参照信号のレベルは、論理値“０”の入力レベルの分布の最大値よりも大きな値であることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第１の比較回路および第２の比較回路は、前記論理判定回路が電圧入力タイプの論理判定回路である場合にはそれぞれカレントミラー型電圧比較回路が用いられており、前記論理判定回路が電流入力タイプの論理判定回路である場合にはそれぞれカレントミラー型電流比較回路が用いられていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型比較回路が用いられており、各カレントミラー型比較回路において、一対の負荷用のトランジスタの駆動力は同じであり、一対の入力用のトランジスタの駆動力は前記第１の参照信号のレベルと第２の参照信号のレベルの大小関係に応じて異なることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電圧比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第１の参照信号のレベルの方が第２の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電圧比較回路において第１の参照信号がゲートに入力するトランジスタの駆動力Ｍ１と前記入力信号がゲートに入力するトランジスタの駆動力Ｍ２、および、前記第２の比較回路で用いられるカレントミラー型電圧比較回路において前記入力信号がゲートに入力するトランジスタの駆動力Ｍ３と第２の参照信号がゲートに入力するトランジスタの駆動力Ｍ４は、Ｍ１＞Ｍ２＝Ｍ３＞Ｍ４  の関係に設定されていることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電圧比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第２の参照信号のレベルの方が第１の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電圧比較回路において第１の参照信号がゲートに入力するトランジスタの駆動力Ｍ１と前記入力信号がゲートに入力するトランジスタの駆動力Ｍ２、および、前記第２の比較回路で用いられるカレントミラー型電圧比較回路において前記入力信号がゲートに入力するトランジスタの駆動力Ｍ３と第２の参照信号がゲートに入力するトランジスタの駆動力Ｍ４は、Ｍ４＞Ｍ２＝Ｍ３＞Ｍ１  の関係に設定されていることを特徴とする請求項８記載の半導体装置。
【請求項１１】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電流比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第１の参照信号のレベルの方が第２の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電流比較回路において前記入力信号と等しい電流が流れるトランジスタの駆動力Ｍ２と前記第１の参照信号が入力するトランジスタの駆動力Ｍ４、および、前記第２の比較回路で用いられるカレントミラー型電流比較回路において前記第２の参照信号が入力するトランジスタの駆動力Ｍ５と入力信号と等しい電流が流れるトランジスタの駆動力Ｍ７は、Ｍ４＞Ｍ２＝Ｍ７＞Ｍ５  の関係に設定されていることを特徴とする請求項８記載の半導体装置。
【請求項１２】
前記第１の比較回路および第２の比較回路は、それぞれカレントミラー型電流比較回路が用いられており、各カレントミラー型電圧比較回路の一対の負荷用のトランジスタの駆動力は同じであり、
前記第２の参照信号のレベルの方が第１の参照信号のレベルより大きい場合は、前記第１の比較回路で用いられるカレントミラー型電流比較回路において前記入力信号と等しい電流が流れるトランジスタの駆動力Ｍ２と前記第１の参照信号が入力するトランジスタの駆動力Ｍ４、および、前記第２の比較回路で用いられるカレントミラー型電流比較回路において前記第２の参照信号が入力するトランジスタの駆動力Ｍ５と入力信号と等しい電流が流れるトランジスタの駆動力Ｍ７は、Ｍ５＞Ｍ２＝Ｍ７＞Ｍ４  の関係に設定されていることを特徴とする請求項８記載の半導体装置。
【請求項１３】
前記メモリセルは、非磁性層を狭持した二層の磁性層を有する磁気抵抗素子の前記二層の磁性層の磁化配列状態により変化する抵抗値に“０”、“１”の情報に対応させ、前記磁気抵抗素子に近接配置した書き込み配線に電流を流して誘導磁束を発生させ、前記磁気抵抗素子の記録層の磁化方向を変化させて情報を書き込むメモリセルであることを特徴とする請求項３乃至１２のいずれか１項に記載の半導体装置。
【請求項１４】
複数の半導体装置間で二値論理を有する信号を送受信する信号伝送システムにおいて、各半導体装置は外部からの入力信号の論理値を判定する入力レシーバを有し、各入力レシーバの論理判定の参照値として、前記入力信号の論理値“１”に対応する第１の参照信号と論理値“０”に対応する第２の参照信号が外部から供給されることを特徴とする半導体装置間信号伝送システム。
【請求項１５】
前記複数の半導体装置は、同一配線基板に実装されて半導体モジュールを構成することを特徴とする請求項１４記載の半導体装置間信号伝送システム。
【請求項１６】
前記各入力レシーバは、
前記入力信号を論理値“１”に対応する第１の参照信号と比較して第１の差信号を出力する第１の比較回路と、
前記入力信号を論理値“０”に対応する第２の参照信号と比較して第２の差信号を出力する第２の比較回路と、
前記第１の比較回路の出力と前記第２の比較回路の出力を比較して前記入力信号の論理値を判定する第３の比較回路とを具備することを特徴とする請求項１４記載の半導体装置間信号伝送システム。
【請求項１７】
前記第１の参照信号の信号レベルが前記第２の参照信号の信号レベルよりも大きく、前記第１の参照信号の信号レベルは前記入力信号の論理値“１”の信号レベルの分布の最大値よりも大きな値であり、前記第２の参照信号の信号レベルは前記入力信号の論理値“０”の信号レベルの分布の最小値よりも小さな値であることを特徴とする請求項１４記載の半導体装置間信号伝送システム。
【請求項１８】
前記第２の参照信号の信号レベルが前記第１の参照信号の信号レベルよりも大きく、前記第１の参照信号の信号レベルは前記入力信号の論理値“１”の信号レベルの分布の最小値よりも小さな値であり、前記第２の参照信号のレベルは、論理値“０”の入力レベルの分布の最大値よりも大きな値であることを特徴とする請求項１４記載の半導体装置間信号伝送システム。
【請求項１９】
二値論理を有する入力信号の論理値を判定するための参照信号として論理値の“１”レベルと“０”レベルを有する２つの参照信号を用い、入力信号のレベルが２つの参照信号のレベルのどちらに近いかによって入力信号の論理値を判定する論理判定回路を備えたことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
ＭＴＪ  素子に対する書き込みは、書き込みワード線ＷＷＬ  およびビット線ＢＬに電流を流し、両配線に流れる電流により作られる磁界を用いてＭＴＪ  素子の磁化の向きを平行または反平行にすることにより達成される。