(57)【要約】【課題】等化回路の出力信号をＡ／Ｄ変換器のＰＬＬに供給する。【解決手段】磁気テープ１から再生ヘッド２及び再生アンプ３を通じて取り出された信号は、自動利得制御回路４を通じてアナログ等化器５に供給され、アナログ等化された信号がＡ／Ｄ変換器６に供給される。この変換されたデジタル信号が適応型等化回路を構成する等化回路７とパーシャルレスポンスクラス４の等化回路８を通じてデコーダー９に供給される。さらに等化回路８の出力信号が適応型等化回路を構成する演算回路１０に供給される。この演算回路１０は、例えば等化回路７を模した回路を含んで形成される。そしてこの場合に、等化回路７には例えば帰還ループを有しない回路が用いられるので、この等化回路７の出力信号を位相ロックループ１１に供給してＡ／Ｄ変換器６でアナログ−デジタル変換を行う際の再生信号のデータクロックの抽出に用いることができる。【選択図】　　　　図１
2004030753.tif 000002
【特許請求の範囲】
【請求項１】
再生信号を順次遅延する複数の単位遅延からなる遅延手段と、
これらの遅延信号をそれぞれ重み付けする複数の重み付け手段と、
これらの重み付けされた信号を加算する加算手段とを有する等化回路と、
前記複数の重み付け手段の重み付け係数を演算する演算回路を有し、
前記等化回路の出力信号を前記演算回路の入力信号とする
ことを特徴とする適応型等化回路。
【請求項２】
請求項１記載の適応型等化回路において、
前記等化回路の重み付け手段の係数に対して前記演算回路で演算された重み付け係数を加算して前記等化回路の重み付け手段の係数を更新する
ことを特徴とする適応型等化回路。
【請求項３】
請求項１記載の適応型等化回路において、
前記演算回路には前記等化回路を模した回路を含む
ことを特徴とする適応型等化回路。
【請求項４】
請求項３記載の適応型等化回路において、
前記等化回路の出力信号に対して所定の目標値との判定を行うと共に、
前記演算回路には前記等化回路の出力信号、及び前記等化回路を模した回路の出力信号と前記目標値との誤差分の信号が供給されて前記重み付け係数の演算が行われ、
前記等化回路の重み付け手段の係数に対して前記演算回路で演算された重み付け係数を加算して前記等化回路の重み付け手段の係数を更新する
ことを特徴とする適応型等化回路。
【請求項５】
請求項１記載の適応型等化回路において、
前記再生信号はＡ／Ｄ変換器を通じて前記等化回路に入力されると共に、
前記等化回路の出力信号から前記Ａ／Ｄ変換器のためのデータクロックの再生を行う
ことを特徴とする適応型等化回路。
【請求項６】
デジタル記録された記録媒体から再生信号を取り出す再生装置であって、
前記再生信号の等化を行う適応型等化回路が設けられ、
前記適応型等化回路は等化回路と演算回路とからなり、
前記等化回路の出力信号を前記演算回路の入力信号とする
ことを特徴とする再生装置。
【請求項７】
請求項６記載の再生装置において、
前記再生信号はＡ／Ｄ変換器を通じて前記等化回路に入力されると共に、
前記等化回路の出力信号から前記Ａ／Ｄ変換器のためのデータクロックの再生を行う
ことを特徴とする再生装置。
【請求項８】
請求項６記載の再生装置において、
前記適応型等化回路は、
再生信号を順次遅延する複数の単位遅延からなる遅延手段と、
これらの遅延信号をそれぞれ重み付けする複数の重み付け手段と、
これらの重み付けされた信号を加算する加算手段とを有する等化回路と、
前記複数の重み付け手段の重み付け係数を演算する演算回路を有し、
前記等化回路の出力信号を前記演算回路の入力信号とする
ことを特徴とする再生装置。
【請求項９】
請求項８記載の再生装置において、
前記等化回路の重み付け手段の係数に対して前記演算回路で演算された重み付け係数を加算して前記等化回路の重み付け手段の係数を更新する
ことを特徴とする再生装置。
【請求項１０】
請求項８記載の再生装置において、
前記演算回路には前記等化回路を模した回路を含む
ことを特徴とする再生装置。
【請求項１１】
請求項１０記載の再生装置において、
前記等化回路の出力信号に対して所定の目標値との判定を行うと共に、
前記演算回路には前記等化回路の出力信号、及び前記等化回路を模した回路の出力信号と前記目標値との誤差分の信号が供給されて前記重み付け係数の演算が行われ、
前記等化回路の重み付け手段の係数に対して前記演算回路で演算された重み付け係数を加算して前記等化回路の重み付け手段の係数を更新する
ことを特徴とする再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば記録媒体にデジタル記録された信号の再生に使用して好適な適応型等化回路及び再生装置に関する。詳しくは、再生信号の等化が良好に行われるようにすると共に、デジタル記録された信号の再生に用いられるＡ／Ｄ変換器のためのデータクロックの再生が良好に行われるようにするものである。
【０００２】
【従来の技術】
例えば記録媒体にデジタル記録された信号の再生においては、従来は例えば図６に示すような装置が用いられている。すなわち図６において、磁気テープ６１から再生ヘッド６２及び再生アンプ６３を通じて取り出された信号は、自動利得制御回路６４を通じてアナログ等化器６５に供給され、アナログ等化された信号がＡ／Ｄ変換器６６に供給される。そしてこのＡ／Ｄ変換器６６で変換されたデジタル信号が位相ロックループ（以下、ＰＬＬと略称する）６７に供給されて再生信号のデータクロックが抽出され、抽出されたデータクロックがＡ／Ｄ変換器６６に供給されて再生信号のデジタル変換が行われる。
【０００３】
さらにＡ／Ｄ変換器６６でデジタル変換された再生信号は適応型等化回路６８に供給され、適応型等化回路６８の出力信号がデコーダー６９に供給されて、例えばビタビ復号アルゴリズムを適用したデコードが行われる。なおビタビ復号アルゴリズムでは、例えば異なる重み付け係数で推定された各々の伝送路のインパルス応答を用いて、パスメトリックが最大となるシンボル系列の推定が行われ、算出されたパスメトリックが最大となるシンボル系列が出力される。また出力されたシンボル系列に相当する目標値が適応型等化回路６８に帰還される。
【０００４】
ここで適応型等化回路６８は、例えば図７に示すような基本構造のものである。すなわち図７において、入力端子８０に供給される再生信号が、直列接続された複数の単位遅延手段８１〜８４に供給される。なお、図７では簡略化のため単位遅延手段を４段としたが、実際の装置では１０段以上のものが用いられる。これらの単位遅延手段８１〜８４の入力端及び出力端の信号がそれぞれ重み付け係数Ｃ１　〜Ｃ５　の重み付け手段８５〜８９を通じて加算器９０で加算される。これより、いわゆるＦＩＲフィルタが形成されて再生信号の等化が行われる。
【０００５】
さらに上述のデコーダー６９から取り出された３値（＋１、０、−１）の目標値が演算回路９１に供給され、加算器９０の出力信号から減算されることにより目標値との誤差分が取り出される。そしてこの誤差分と入力端子８０に供給される再生信号が演算回路９２に供給され、例えば最小自乗法（Ｌｅａｓｔ　Ｍｅａｎ　Ｓｑｕａｒｅ　：以下、ＬＭＳと略称する）アルゴリズムを用いて伝送路のインパルス応答を推定すると共に、誤差分が最小になるように上述の重み付け手段８５〜８９に設定される重み付けの係数Ｃ１　〜Ｃ５　が求められる。
【０００６】
このようにして、例えば磁気記録再生における伝送路のインパルス応答を推定した再生信号の等化が行われる。そしてこの場合に、演算回路９２では、例えばＬＭＳアルゴリズムによる伝送路のインパルス応答の推定と、デコーダー６９での例えばビタビ復号アルゴリズムによって求められる目標値からの誤差分とを加味して、等化のための重み付け係数を適応的に定めることによって、例えばデジタル信号の磁気記録再生において、良好な再生信号の等化を行うことができるとされているものである。
【０００７】
さらに図６において、上述のデコーダー６９からの信号が、例えば誤り訂正符号（以下、ＥＣＣと略称する）復調回路７０に供給され、誤り訂正と同時にデジタルデータの再構築が行われる。さらにこの再構築されたデジタルデータが伸長回路（図示は省略）等に供給されて、記録時に行われた圧縮を元に戻す伸長が行われる。そしてこの信号がＤ／Ａ変換器７１でアナログ信号に変換されて、例えば映像及び音声信号のアナログ信号が出力端子７２に取り出される。このようにして、例えばデジタル記録された映像及び音声信号の再生が行われる。
【０００８】
【発明が解決しようとする課題】
ところがこのような装置において、適応型等化回路６８には、例えばＡ／Ｄ変換器６６のＰＬＬ６９がロックされた信号が供給される必要がある。すなわち図８には、Ａ／Ｄ変換器６６のＰＬＬ６９がロックした信号と、単に固定周波数でサンプリングした信号とを適応型等化回路６８に通した後の、デジタル信号の雑音低減処理（以下、ＤＳＮＲと略称する）の改善量（ｄＢ）を比較したものである。この図８から明らかなように、固定周波数でサンプリングした信号ではＤＳＮＲの改善量が低くなっている。
【０００９】
これは、単に固定周波数でサンプリングした信号では、ＦＩＲフィルタの係数が収束しないことによるものである。このため従来の装置では、最初に再生信号をＰＬＬでロックし、ロックした信号を適応型等化回路に供給していた。しかしながらこの構成では、ＰＬＬには等化前の再生信号が供給される。このため再生信号のレベル変動や位相変動によってジッター等が発生し易くなり、このジッターを吸収するためにＰＬＬの負担が増すことが考えられるものである。
【００１０】
すなわち図９は、ナイキスト周波数（サンプリング周波数の半分）の出力レベルを１Ｔ（ｄＢ）、ナイキスト周波数の半分の出力レベルを２Ｔ（ｄＢ）とし、等化誤差を最小にした基準信号に対し、コサインフィルターを用いて１Ｔ、２Ｔの相対レベルを変化した信号を作成し、発生するジッター（ｎｓ）を比較したものである。ここで１Ｔ／２Ｔ＝−６ｄＢとは、高域１Ｔのレベルが６ｄＢ低下した信号であり、この変化分が等化誤差に相当する。そして縦軸は周波数のずれ量（ジッター）の最大変化量を示しており、この図９において、等化誤差１Ｔ／２Ｔが大きくなるに従ってジッターが増大することを示している。
【００１１】
また、図１０は、再生信号の位相誤差とＰＬＬのジッターの関係を示したものである。すなわち例えばテープの再生信号には、テープの磁性体の結晶異方性に起因した位相成分があり、この結晶異方性は磁性層作製時の蒸着角度によって定まるが、基準となるテープに対して−１５°〜＋１５°程度変化している。従ってこの結晶異方性の変化が位相成分となり等化誤差が発生するものである。そして図１０では、この位相成分（等化誤差）が大きくなるに従ってジッターが増大することを示している。
【００１２】
さらに図１１には、ＰＬＬジッター量とエラーレートの悪化量の関係を示す。すなわちＰＬＬのジッターが増えると後段のデコーダー６９で誤判定が生じてエラーレートが悪化する。そこで図１１はＰＬＬジッター量とエラーレートの悪化量の関係を示したものであって、この図１１においては、図１２に示すような実験回路（Ａ）とリファレンス回路（Ｂ）とを用いて、実験回路でのエラーレートからリファレンス回路でのエラーレートを差し引いたものをエラーレートの悪化量としているものである。
【００１３】
従って従来の装置においては、適応型等化回路の前にＡ／Ｄ変換器のＰＬＬが設けられるものであるが、この構成ではＰＬＬに供給される等化前の再生信号にレベル変動や位相変動が発生し易い。このためＰＬＬにはジッターが発生し易いことになり、このジッターを吸収するためにＰＬＬの負担が増すものである。すなわちＰＬＬの精度が高く要求されたり、ＰＬＬの引き込みの時間が長く掛かるなどの問題を生じるものである。さらにＰＬＬジッター量の増加によってエラーレートが悪化するなどの問題も生じるものである。
【００１４】
この出願はこのような点に鑑みて成されたものであって、解決しようとする問題点は、従来の装置では、Ａ／Ｄ変換器及びＰＬＬが適応型等化回路の前に設けられるために、ＰＬＬにはジッターが発生し易いことになり、このジッターを吸収するためにＰＬＬの負担が増し、さらにジッター量の増加によってエラーレートが悪化するなど恐れがある。これに対して適応型等化回路にはＰＬＬのロックされた信号が供給される必要があるために、ＰＬＬを適応型等化回路の後ろに設けることができなかったというものである。
【００１５】
【課題を解決するための手段】
このため本発明においては、適応型等化回路において等化回路と演算回路とを分離し、等化回路の出力信号を演算回路の入力信号とするようにしたものであって、これによれば、等化回路の出力信号をＡ／Ｄ変換器のＰＬＬに供給することができるようになり、等化後の信号でＰＬＬがロックされるのでジッター量の増加等の恐れがなく、また適応型等化回路にはＰＬＬのロックされた信号が供給されて良好な等化を行うことができる。
【００１６】
【発明の実施の形態】
すなわち本発明の適応型等化回路においては、再生信号を順次遅延する複数の単位遅延からなる遅延手段と、これらの遅延信号をそれぞれ重み付けする複数の重み付け手段と、これらの重み付けされた信号を加算する加算手段とを有する等化回路と、複数の重み付け手段の重み付け係数を演算する演算回路を有し、等化回路の出力信号を演算回路の入力信号としてなるものである。
【００１７】
また、本発明の再生装置においては、記録媒体にデジタル記録された信号の再生を行う再生装置であって、再生信号の等化を行う適応型等化回路が設けられ、適応型等化回路は等化回路と演算回路とからなり、等化回路の出力信号を演算回路の入力信号としてなるものである。
【００１８】
以下、図面を参照して本発明を説明するに、図１は本発明を適用した再生装置の一実施形態の構成を示すブロック図である。すなわちこの図１において、磁気テープ１から再生ヘッド２及び再生アンプ３を通じて取り出された信号は、自動利得制御回路４を通じてアナログ等化器５に供給され、アナログ等化された信号がＡ／Ｄ変換器６に供給される。
【００１９】
この変換されたデジタル信号が適応型等化回路を構成する等化回路７と、パーシャルレスポンスクラス４（以下、ＰＲ４と略称する）の等化回路８を通じて、例えばビタビ復号アルゴリズムによるデコーダー９に供給される。なおビタビ復号アルゴリズムでは、例えば異なる重み付け係数で推定された各々の伝送路のインパルス応答を用いて、パスメトリックが最大となるシンボル系列の推定が行われ、算出されたパスメトリックが最大となるシンボル系列が出力される。
【００２０】
さらに図２は本発明を適用した適応型等化回路の一実施形態の構成を示すブロック図である。この図２において、入力端子２０に供給される再生信号が、直列接続された複数の単位遅延手段２１〜２４に供給される。なお、図２では簡略化のため単位遅延手段を４段としたが、実際の装置では１０段以上のものが用いられる。これらの単位遅延手段２１〜２４の入力端及び出力端の信号がそれぞれ重み付け係数Ｃ１　〜Ｃ５　の重み付け手段２５〜２９を通じて加算器３０で加算される。これより、等化回路７となるＦＩＲフィルタが形成される。
【００２１】
また、加算器３０の出力信号がＰＲ４の等化回路８に供給される。ここで等化回路８は、例えば加算器３０の出力信号が演算回路３１に供給されると共に、加算器３０の出力信号が単位遅延手段３２、３３の直列回路を通じて演算回路３１に供給され、加算器３０の出力信号から遅延信号が減算されることによってＰＲ４の等化が行われるものである。そしてこれらの等化回路７、８で等化された信号がデコーダー９に供給される。
【００２２】
さらに等化回路８の出力信号が、適応型等化回路を構成する演算回路１０に供給される。この演算回路１０は、例えば等化回路７を模した回路を含んで形成される。すなわち等化回路８の出力信号が直列接続された複数の単位遅延手段４１〜４４に供給される。なお、図２では簡略化のため単位遅延手段を４段としたが、実際の装置では１０段以上のものが用いられる。これらの単位遅延手段４１〜４４の入力端及び出力端の信号がそれぞれ重み付け係数Ｃ１　〜Ｃ５　の重み付け手段４５〜４９を通じて加算器５０で加算される。
【００２３】
また、上述のデコーダー９から取り出される３値（＋１、０、−１）の目標値が演算回路５１に供給される。そしてこの目標値が加算器５０の出力信号から減算されることにより目標値との誤差分が取り出される。この誤差分と等化回路８の出力信号が係数演算回路５２に供給され、例えば最小自乗法（Ｌｅａｓｔ　Ｍｅａｎ　Ｓｑｕａｒｅ　：以下、ＬＭＳと略称する）アルゴリズムを用いて伝送路のインパルス応答を推定すると共に、誤差分が最小になるように上述の重み付け手段４５〜４９に設定される重み付けの係数Ｃ１　〜Ｃ５　が求められる。
【００２４】
このようにして、等化回路７の出力信号に対して伝送路のインパルス応答を推定した信号の等化が行われる。ここでＰＲ４の等化回路８は固定である。そしてこの場合に、係数演算回路５２では、例えばＬＭＳアルゴリズムによる伝送路のインパルス応答の推定と、デコーダー９での例えばビタビ復号アルゴリズムによって求められる目標値からの誤差分とを加味して、等化のための重み付け係数を適応的に定めることによって、例えばデジタル信号の磁気記録再生において、良好な再生信号の等化を行うことができる。
【００２５】
ただし、ここで求められる重み付け係数は等化回路７の出力信号に対するものである。すなわち求められる重み付け係数は、予め等化回路７を通過した後の残りの成分に対して演算が行われるので、ここで求められる重み付け係数は差分の値になっている。そこで係数演算回路５２で求められた重み付け係数を、等化回路７の重み付け手段２５〜２９に設定する場合には、例えば求められた係数をその前の係数に加算するようにして更新が行われる。
【００２６】
また等化回路７の重み付け手段２５〜２９に係数を設定した後には、係数演算回路５２の重み付け手段４５〜４９の係数は初期係数にリセットされる。ここで初期係数には、例えば（０、０、１、０、０）のようにセンター係数が“１”で、それ以外は“０”とされた係数が用いられる。さらに演算に当たっては、等化回路７に設けられる遅延時間以上の時間的に連続した信号を用いる必要があり、これらの条件が上述の装置を用いる場合の適用条件となる。
【００２７】
こうして演算回路１０において等化回路７の重み付け係数の演算が行われる。そしてこの場合に、等化回路７には例えば帰還ループを有しない回路が用いられているので、例えば図１において、この等化回路７の出力信号を位相ロックループ（以下、ＰＬＬと略称する）１１に供給してＡ／Ｄ変換器６でアナログ−デジタル変換を行う際の再生信号のデータクロックの抽出に用いることができる。すなわちこの装置において、ＰＬＬ１１には等化後の信号を入力することができるものである。
【００２８】
さらに図１において、上述のデコーダー９からの信号が、例えば誤り訂正符号（以下、ＥＣＣと略称する）復調回路１２に供給され、誤り訂正と同時にデジタルデータの再構築が行われる。さらにこの再構築されたデジタルデータが伸長回路（図示は省略）等に供給されて、記録時に行われた圧縮を元に戻す伸長が行われる。そしてこの信号がＤ／Ａ変換器１３でアナログ信号に変換されて、例えば映像及び音声信号のアナログ信号が出力端子１４に取り出される。このようにして、例えばデジタル記録された映像及び音声信号の再生が行われる。
【００２９】
そしてこの装置においては、ＰＬＬ１０には等化後の信号を入力することができるので、再生信号のレベル変動や位相変動の発生が抑えられ、これらの変動によってジッター等の発生する恐れが少なくなり、このジッターを吸収するためにＰＬＬ１０の負担が増すこともなく、ＰＬＬ１０の信頼性を向上させることができるものである。
【００３０】
なお、従来の回路と本発明による新しい回路とをシミュレーションにより比較した結果を図３〜図５に示す。すなわち図３は、検出点での再生出力信号を比較したものである。ここでは、等化誤差を含んだ信号を作成し、その信号を従来の回路と本発明による新しい回路の入力信号としてシミュレーションを行っている。そして図３は、それぞれ従来の回路（Ａ）と本発明による新しい回路（Ｂ）との出力信号をプロットしたものであり、新しい回路での連続データ数は２００、両回路のタップ数は２１、ステップサイズは０．０００２とした。
【００３１】
この場合に、入力信号のデジタル信号の雑音低減処理（以下、ＤＳＮＲと略称する）は１０．２ｄＢであり、収束後のＤＳＮＲは、従来の回路（Ａ）で３４．３ｄＢ、本発明による新しい回路（Ｂ）で３４．２ｄＢとなり、ほとんど変わらなかった。また図面から明らかなように、各検出点（＋１、０、−１）での再生出力信号の収束時間、及び収束後の変動の様子も、従来の回路と本発明による新しい回路とで余り変わらないものであった。
【００３２】
また図４は、図３で説明したシミュレーションについて、両回路の係数の収束速度を比較したものである。ここでは、係数の初期値をＣｉ（ｋ）（ただし、ｋ＝０，１，・・・ｎ−１）とし、更新後のＣ（ｋ）　（ただし、ｋ＝０，１，・・・ｎ−１）と初期値との距離を√Σ（Ｃ（ｋ）　−Ｃｉ（ｋ））２　（ただし、ｋ＝０，１，・・・ｎ−１）としたときの、係数の距離の動きを、従来の回路（破線）と本発明による新しい回路（実線）とで比較している。なお、ドラム１回転当たり２００サンプルとしたものである。そしてこの図４においても距離の変動の様子が余り変わらないことを示している。
【００３３】
さらに図５は、図３で説明したシミュレーションについて、再生出力信号のデジタル信号の雑音低減処理（以下、ＤＳＮＲと略称する）の改善量（ｄＢ）を、従来の回路（破線）と本発明による新しい回路（実線）とで比較したものである。この図５においては、係数の収束の途中においては、本発明による新しい回路（実線）は従来の回路（破線）に比べて約０．６ｄＢ改善量は小さい。しかし収束後の差は０．１ｄＢ以下になるものであり、変わらないことを示している。
【００３４】
すなわち、従来の回路と本発明による新しい回路とで、特性の差はほとんど見られないものである。そして本発明による新しい回路においては、ＰＬＬには等化後の信号を入力することができるので、再生信号のレベル変動や位相変動の発生が抑えられ、これらの変動によってジッター等の発生する恐れが少なくなり、このジッターを吸収するためにＰＬＬの負担が増すこともなく、ＰＬＬの信頼性を向上させることができるものである。
【００３５】
従ってこの実施形態において、適応型等化回路において等化回路と演算回路とを分離し、等化回路の出力信号を演算回路の入力信号とするようにしたことによって、等化回路の出力信号をＡ／Ｄ変換器のＰＬＬに供給することができるようになり、等化後の信号でＰＬＬがロックされるのでジッター量の増加等の恐れがなく、また適応型等化回路にはＰＬＬのロックされた信号が供給されて良好な等化を行うことができる。
【００３６】
これによって、従来の装置では、Ａ／Ｄ変換器及びＰＬＬが適応型等化回路の前に設けられるために、ＰＬＬにはジッターが発生し易いことになり、このジッターを吸収するためにＰＬＬの負担が増し、さらにジッター量の増加によってエラーレートが悪化するなど恐れがある。これに対して適応型等化回路にはＰＬＬのロックされた信号が供給される必要があるために、ＰＬＬを適応型等化回路の後ろに設けることができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【００３７】
こうして本発明の適応型等化回路によれば、再生信号を順次遅延する複数の単位遅延からなる遅延手段と、これらの遅延信号をそれぞれ重み付けする複数の重み付け手段と、これらの重み付けされた信号を加算する加算手段とを有する等化回路と、複数の重み付け手段の重み付け係数を演算する演算回路を有し、等化回路の出力信号を演算回路の入力信号とすることにより、等化回路の出力信号をＡ／Ｄ変換器のＰＬＬに供給することができるようになり、等化後の信号でＰＬＬがロックされるのでジッター量の増加等の恐れがなく、また適応型等化回路にはＰＬＬのロックされた信号が供給されて良好な等化を行うことができるものである。
【００３８】
こうして本発明の再生装置によれば、記録媒体にデジタル記録された信号の再生を行う再生装置であって、再生信号の等化を行う適応型等化回路が設けられ、適応型等化回路は等化回路と演算回路とからなり、等化回路の出力信号を演算回路の入力信号とすることにより、等化回路の出力信号をＡ／Ｄ変換器のＰＬＬに供給することができるようになり、等化後の信号でＰＬＬがロックされるのでジッター量の増加等の恐れがなく、また適応型等化回路にはＰＬＬのロックされた信号が供給されて良好な等化を行うことができるものである。
【００３９】
なお本発明は、上述の説明した実施の形態に限定されるものではなく、本発明の精神を逸脱することなく種々の変形が可能とされるものである。
【００４０】
【発明の効果】
従って請求項１の発明によれば、適応型等化回路において等化回路と演算回路とを分離し、等化回路の出力信号を演算回路の入力信号とするようにしたことによって、等化回路の出力信号をＡ／Ｄ変換器のＰＬＬに供給することができるようになり、等化後の信号でＰＬＬがロックされるのでジッター量の増加等の恐れがなく、また適応型等化回路にはＰＬＬのロックされた信号が供給されて良好な等化を行うことができるものである。
【００４１】
また、請求項２の発明によれば、等化回路の重み付け手段の係数に対して演算回路で演算された重み付け係数を加算して等化回路の重み付け手段の係数を更新することによって、等化回路に対する重み付けを良好に行うことができるものである。
【００４２】
また、請求項３の発明によれば、演算回路には等化回路を模した回路を含むことによって、良好な重み付け係数の演算を行うことができるものである。
【００４３】
また、請求項４の発明によれば、等化回路の出力信号に対して所定の目標値との判定を行うと共に、演算回路には等化回路の出力信号、及び等化回路を模した回路の出力信号と目標値との誤差分の信号が供給されて重み付け係数の演算が行われ、等化回路の重み付け手段の係数に対して演算回路で演算された重み付け係数を加算して等化回路の重み付け手段の係数を更新することによって、良好な重み付け係数の演算を行うことができると共に、良好に等化回路の重み付けを行うことができるものである。
【００４４】
また、請求項５の発明によれば、再生信号はＡ／Ｄ変換器を通じて等化回路に入力されると共に、等化回路の出力信号からＡ／Ｄ変換器のためのデータクロックの再生を行うことによって、安定なデータクロックの再生を行うことができるものである。
【００４５】
さらに請求項６の発明によれば、適応型等化回路において等化回路と演算回路とを分離し、等化回路の出力信号を演算回路の入力信号とするようにしたことによって、等化回路の出力信号をＡ／Ｄ変換器のＰＬＬに供給することができるようになり、等化後の信号でＰＬＬがロックされるのでジッター量の増加等の恐れがなく、また適応型等化回路にはＰＬＬのロックされた信号が供給されて良好な等化を行うことができるものである。
【００４６】
また、請求項７の発明によれば、再生信号はＡ／Ｄ変換器を通じて等化回路に入力されると共に、等化回路の出力信号からＡ／Ｄ変換器のためのデータクロックの再生を行うことによって、安定なデータクロックの再生を行うことができるものである。
【００４７】
また、請求項８の発明によれば、適応型等化回路は、再生信号を順次遅延する複数の単位遅延からなる遅延手段と、これらの遅延信号をそれぞれ重み付けする複数の重み付け手段と、これらの重み付けされた信号を加算する加算手段とを有する等化回路と、複数の重み付け手段の重み付け係数を演算する演算回路を有し、等化回路の出力信号を演算回路の入力信号とすることによって、良好な適応等化処理を行うことができるものである。
【００４８】
また、請求項９の発明によれば、等化回路の重み付け手段の係数に対して演算回路で演算された重み付け係数を加算して等化回路の重み付け手段の係数を更新することによって、等化回路に対する重み付けを良好に行うことができるものである。
【００４９】
また、請求項１０の発明によれば、演算回路には等化回路を模した回路を含むことによって、良好な重み付け係数の演算を行うことができるものである。
【００５０】
また、請求項１１の発明によれば、等化回路の出力信号に対して所定の目標値との判定を行うと共に、演算回路には等化回路の出力信号、及び等化回路を模した回路の出力信号と目標値との誤差分の信号が供給されて重み付け係数の演算が行われ、等化回路の重み付け手段の係数に対して演算回路で演算された重み付け係数を加算して等化回路の重み付け手段の係数を更新することによって、良好な重み付け係数の演算を行うことができると共に、良好に等化回路の重み付けを行うことができるものである。
【００５１】
これによって、従来の装置では、Ａ／Ｄ変換器及びＰＬＬが適応型等化回路の前に設けられるために、ＰＬＬにはジッターが発生し易いことになり、このジッターを吸収するためにＰＬＬの負担が増し、さらにジッター量の増加によってエラーレートが悪化するなど恐れがある。これに対して適応型等化回路にはＰＬＬのロックされた信号が供給される必要があるために、ＰＬＬを適応型等化回路の後ろに設けることができなかったものを、本発明によればこれらの問題点を容易に解消することができるものである。
【図面の簡単な説明】
【図１】本発明を適用した再生装置の一実施形態の構成を示すブロック図である。
【図２】本発明を適用した適応型等化回路の一実施形態の構成を示すブロック図である。
【図３】その説明のための図である。
【図４】その説明のための図である。
【図５】その説明のための図である。
【図６】従来の再生装置の構成を示すブロック図である。
【図７】従来の適応型等化回路の構成を示すブロック図である。
【図８】その説明のための図である。
【図９】その説明のための図である。
【図１０】その説明のための図である。
【図１１】その説明のための図である。
【図１２】その説明のための図である。
【符号の説明】
１…磁気テープ、２…再生ヘッド、３…再生アンプ、４…自動利得制御回路、５…アナログ等化器、６…Ａ／Ｄ変換器、７…適応型等化回路を構成する等化回路、８…パーシャルレスポンスクラス４の等化回路、９…例えばビタビ復号アルゴリズムによるデコーダー、１０…適応型等化回路を構成する演算回路、１１…位相ロックループ、１２…誤り訂正符号復調回路、１３…Ｄ／Ａ変換器、１４…出力端子、２０…入力端子、２１〜２４，４１〜４４…直列接続された複数の単位遅延手段、２５〜２９，４５〜４９…重み付け係数Ｃ１　〜Ｃ５　の重み付け手段、３０，５０…加算器、３１，５１…演算回路、３２，３３…単位遅延手段、５２…係数演算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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