(57)【要約】【課題】基準クロックによるリタイミングを行って高次伝送フレームに多重化して伝送された任意の入力信号を再生する際に発生するジッタを抑制する方法及び装置において、カットオフ周波数の高いＰＬＬが使用できるようにする。【解決手段】高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行い、該クロック乗換時に、所定データ長のスタッフを生成し、該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入する。【選択図】      図２
2004282632.tif 000002
【特許請求の範囲】
【請求項１】
高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換ステップと、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成ステップと、
該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入するビットスタッフ挿入ステップと、
を備えたことを特徴とするジッタ抑制方法。
【請求項２】
高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出ステップと、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。
【請求項３】
高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出ステップと、
該スタッフの検出間隔に応じて、該スタッフを構成する１ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。
【請求項４】
高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換部と、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成部と、
該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入するビットスタッフ挿入部と、
を備えたことを特徴とするジッタ抑制装置。
【請求項５】
高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出部と、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離部と、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、
を備えたことを特徴とするジッタ抑制装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はジッタ抑制方法及び装置に関し、特に、基準クロックによるリタイミングを行って高次伝送フレームに多重化して伝送された任意の入力信号を再生する際に発生するジッタを抑制する方法及び装置に関するものである。
【０００２】
【従来の技術】
まず、一般的な高次多重化伝送システムについて、図３８を参照して説明する。同図に示した高次多重化伝送システムは、多重化（分離）装置１及び２並びにその中間に配置された中継器３及び４で構成されている。多重化装置１及び２は、それぞれ、任意の低次伝送信号Ｓ１及びＳ３を入力し、高次伝送フレームＦＲ１及びＦＲ２にマッピングして、高次伝送フレーム区間ＦＳに送出する。
【０００３】
また、多重化装置１及び２は、高次伝送フレームＦＲ２及びＦＲ１を受信し、デマッピングにより任意の伝送信号Ｓ２及びＳ４を再生して送出する。
中継器３及び４は、多重化装置１及び２の間の伝送距離による光伝送信号の劣化を補償し、伝送距離の延長を図るものである。
【０００４】
ここで、任意の伝送信号Ｓ１〜Ｓ４は、例えばＳＯＮＥＴ／ＳＤＨの信号などであり、高次伝送フレームＦＲ１及びＦＲ２は、これらの任意の伝送信号Ｓ１〜Ｓ４に、伝送路の監視・制御・品質情報や誤り訂正符号を付加した長距離伝送用フレームである。
このような伝送システムにおいて、多重化装置１及び２が高次伝送フレームＦＲ１及びＦＲ２をそれぞれ生成するためには、伝送速度の基準となるクロックが必要であり、この基準クロックの生成方法は、スルータイミング手法とリタイミング手法とに分類することができる。
【０００５】
スルータイミング手法は、入力された信号速度を基準クロックとして高次伝送フレームを生成するものである。
この場合、多重化装置１及び２は、任意の伝送信号Ｓ１及びＳ３のクロックを基準クロックとし、この基準クロックから一定倍分周した伝送クロックを生成して、伝送路の監視・制御・品質情報や誤り訂正符号を付加した高次伝送フレームＦＲ１及びＦＲ２にそれぞれ多重化する。
【０００６】
また、多重化装置１及び２は、高次伝送フレームＦＲ２及びＦＲ１に多重化された伝送信号Ｓ３及びＳ１をそれぞれ分離し、任意の伝送信号Ｓ２及びＳ４として再生する。
この場合、高次伝送フレームＦＲ１及びＦＲ２の速度は常に入力信号に追従しており、クロック乗換による速度差は無い。しかしながら、入力信号の周波数変動によって基準クロックも同時に変動するため、中継器３及び４を含む高次伝送フレーム区間ＦＳにおけるクロック品質は入力信号に依存する。
【０００７】
リタイミング手法では、上記のスルータイミング手法とは異なり、入力された信号速度とは別の基準クロックによって高次伝送フレームを生成する。
この場合、多重化装置１及び２は、それぞれ任意の伝送信号Ｓ１及びＳ３を、装置内部で発生させた基準クロック又は外部から入力した基準クロックに乗り換えて高次伝送フレームＦＲ１及びＦＲ２に多重化し、また、高次伝送フレームＦＲ２及びＦＲ１に多重化された伝送信号Ｓ３及びＳ１のデータを分離し、任意の伝送信号Ｓ２及びＳ４としてそれぞれ再生する。
【０００８】
このようなリタイミング手法では、入力信号と基準クロックとの間に通常数パーセントの速度差があるが、このような速度差は高次伝送フレームに伝送路の監視・制御・品質情報や誤り訂正符号の他に、スタッフ情報を付加（スタッフ多重）することで吸収している。
【０００９】
従って、高次伝送フレームＦＲ１及びＦＲ２の周波数は、入力された任意の伝送信号速度に影響されないため、中継器３及び４を含む高次伝送フレーム区間のクロック品質を基準クロックで保証することができる。
リタイミング手法は、ＳＯＮＥＴ／ＳＤＨに代表される同期網の多重化装置や、スタッフ多重方式を用いた伝送装置で用いられている。
【００１０】
上述したようにスタッフ多重方式は、非同期の入力信号を基準クロックでリタイミングして伝送する際に用いるものであり、入力信号と基準クロックに同期した出力信号の周波数速度差に応じたスタッフを挿入することにより入力信号を過不足無しに伝送することができるが、デスタッフの際にスタッフデータ量のデスタッフジッタが発生する。
【００１１】
現在の高速光伝送装置においては、論理回路のクロック速度が一般に伝送速度の数１０分の一であることが多く、一回のスタッフで発生するデスタッフジッタは、数［ＵＩ］から数１０［ＵＩ］に及ぶため、デスタッフジッタの抑圧が技術的な課題となっている。
【００１２】
従来より、ジッタの抑圧方法は、様々なものが提案されており、同期伝送網における終端装置から非同期伝送網に送出するためのクロックのジッタ抑圧回路に関し、ビット・スタッフによる位相変動分を少なくしてジッタを抑圧するものがある（例えば、特許文献１参照。）。
【００１３】
また、ＰＬＬ回路のループゲインに影響を与えずに基準入力信号に含まれる比較的低い周波数成分のジッタを抑制するものもある（例えば、特許文献２参照。）。
さらには、同期伝送網から非同期伝送網にデータを送出する際のバイト・スタッフに基づくクロックのジッタを抑圧可能なジッタ抑圧回路も提案されている（例えば、特許文献３参照。）。
【００１４】
【特許文献１】
特開平７−２６５１５４号公報（要約）
【００１５】
【特許文献２】
特開平８−３２１７７２号公報（要約）
【００１６】
【特許文献３】
特開平９−２４７１１８号公報（要約）
【００１７】
【発明が解決しようとする課題】
高速光伝送においては、例えば、１０Ｇｂｐｓといった高速の光信号を扱うが、ＬＳＩの動作速度の限界による論理回路のクロック速度限界があるため、伝送速度から論理回路のシステムクロックへの分周比ｎが大きくなり、伝送信号をパラレル変換したビット数ｎが増大する。
【００１８】
このような伝送速度とシステムクロックの関係を図３９を参照して説明する。同図（１）は、１０Ｇｂｐｓの光信号を送受信する伝送装置内における受信側の構成例を示したものであり、光モジュール１＿１０及びＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）  １＿２０によって構成されている。光モジュール１＿１０は、さらに、光／電気変換部１＿１１及び速度変換部１＿１２によって構成され、ＡＳＩＣ１＿２０は、速度変換部１＿２１、ＡＳＩＣ論理回路部１＿２２、及び分周部１＿２３によって構成されている。
【００１９】
光モジュール１＿１０に入力される受信信号である１０Ｇｂｐｓの光信号は、光／電気変換部１＿１１によって１０Ｇｂｐｓの電気信号に変換され、このとき、同時に１０ＧＨｚのクロック信号が生成される。
速度変換部１＿１２は、１０Ｇｂｐｓのデータをパラレル変換し、１６本の６００Ｍｂｐｓの並列データとして出力すると共に、６００ＭＨｚのクロック信号を出力する。さらに、ＡＳＩＣ１＿２０内の速度変換部１＿２１は、１６本の６００Ｍｂｐｓの並列データをさらにパラレル変換し、１２８本の７８Ｍｂｐｓの並列データとして出力すると共に、７８ＭＨｚのクロック信号を出力する。この７８ＭＨｚのクロック信号は、分周部１＿２３で１／２分周され、３８ＭＨｚの基準クロック源となる。
【００２０】
このように、１０Ｇｂｐｓの高速光伝送信号を受信する場合は、信号を１２８本の信号にパラレル変換し、１／１２８のクロック速度にしてＡＳＩＣ論理回路部１＿２２に与えている。
一方、同図（２）は、１０Ｇｂｐｓの高速光信号を送信する場合の伝送装置の送信側の構成例を示したものである。
【００２１】
この送信側の伝送装置は、ＡＳＩＣ  １＿３０及び光モジュール１＿４０で構成されている。ＡＳＩＣ１＿３０は、さらにＡＳＩＣ論理回路部１＿３１及び速度変換部１＿３２で構成され、また、光モジュール１＿４０は、速度変換部１＿４１及び電気／光変換部１＿４２で構成されている。ＡＳＩＣ１＿３０には、位相比較部１＿３３、ローパスフィルタ１＿３４、ＶＣＯ（発振器）１＿３５及び分周部１＿３６をこの順に接続したＰＬＬ  １＿５０が図示の如く接続されている。
【００２２】
ＡＳＩＣ論理回路部１＿３１から出力される１２８本の７８Ｍｂｐｓの並列データは速度変換部１＿３２によって１６本の６００Ｍｂｐｓのデータに変換されて出力される。また、このデータ出力に際しては、基準クロック源からＰＬＬ１＿５０に入力される３８ＭＨｚのクロックが、ローパスフィルタ１＿３４を経由してＶＣＯ１＿３５から６００ＭＨｚの出力クロックとして速度変換部１＿３２に与えられると共に、分周部１＿３６で１／８に分周された７８ＭＨｚのクロックがＡＳＩＣ論理回路部１＿３１に与えられるようになっている。
【００２３】
速度変換部１＿３２では、上述の如く、入力された１２８本の７８Ｍｂｐｓ並列データを１６本の６００Ｍｂｐｓ並列データにパラレル−シリアル変換し６００ＭＨｚのクロック信号とともに出力する。光モジュール１＿４０内の速度変換部１＿４１では、入力された１６本の６００Ｍｂｐｓ並列データをパラレル−シリアル変換して１０Ｇｂｐｓのデータに変換すると共に、１０ＧＨｚのクロック信号を出力し、電気／光変換部１＿４２に与えている。この電気信号を、電気／光変換部１＿４２は１０Ｇｂｐｓの光信号に変換して出力する。
【００２４】
このように、１０Ｇｂｐｓの光信号を処理する場合、１２８本にパラレル変換した７８ＭｂｐｓデータがＡＳＩＣ論理回路１＿２２及び１＿３１で処理されることになる。この場合の分周比ｎはｎ＝１２８となる。
この他、伝送信号の速度と分周比ｎとの関係を例示すると、２．４Ｇｂｐｓの伝送信号の場合はｎ＝３２となり、６００Ｍｂｐｓ伝送信号の場合はｎ＝８となり、また、１５５Ｍｂｐｓの伝送信号の場合はｎ＝２となる。
【００２５】
以上説明したように、論理回路のクロック速度限界のため、光伝送信号の速度が高速になればなるほど、論理回路のシステムクロックへの分周比ｎが大きくなり、伝送信号をパラレル変換したビット数ｎが増大する。特に、ＣＭＯＳ−ＬＳＩを用いた論理回路ではシステムクロックの速度限界が低いため、伝送速度に対するシステムクロックの分周比ｎを小さくすることは困難である。
【００２６】
また、高速度クロック処理が可能なデバイスであるＧａＡｓやＳｉＧｅなどは高価であり、安価なＣＭＯＳデバイスで上記のように分周比ｎを小さくすることが困難である。
従来より、伝送信号を分周比ｎでパラレル変換したビット数ｎがスタッフ処理の単位である。
【００２７】
次に、デスタッフジッタについて説明する。
同図（２）に示した伝送装置の受信側でデスタッフを行う場合、スタッフを除去した後のデータ速度を変化させるために、ＰＬＬ１＿５０の位相比較部１＿３３にＡＳＩＣ論理回路１＿３１から入力される位相比較信号を制御してスタッフを除去する前後のデータ速度を変化させる。
【００２８】
この様子を図４０を用いて説明する。同図（１）及び（２）は、同図（１）に示す基準クロック源の３８ＭＨｚクロックと同図（２）に示す位相比較部の入力信号の位相が合っている通常時の状態を示したものである。
これに対し、同図（３）及び（４）は、デスタッフ時の状態を示しており、同図（３）に示す基準クロック源の３８ＭＨｚクロックに対して、同図（４）に示す位相比較部の入力信号の位相がデスタッフを行った分だけ変化している。
【００２９】
ＰＬＬ  １＿５０は、位相比較信号の変化に応じて出力周波数を変化させ、通常時の状態に復旧しようとする。このため、図４１（１）に示すように、データ出力周波数には、デスタッフ時に周波数の揺らぎが生じることになる（同図に示すようにデスタッフの前後ではデータ速度（周波数）は一致している）。
【００３０】
この場合のクロック波形は同図（２）に示すように周期が変動しており、これがジッタの原因となっている。
このようなクロックの周期変動が長期間累積されたものがジッタとして現れるため、クロックの１周期以上のジッタが現れることがある。
【００３１】
次に、ジッタ抑圧について説明する。
上記のデスタッフ制御では、どのようなスタッフ周期（スタッフ周波数）でも、一定量のジッタ（ｎ）が発生することになる。これを示したのが図４２（１）である。
しかしながら、カットオフ周波数ｆｃを有する同図（２）に示すような一定勾配の減衰特性を持ったＰＬＬを使用することによって、同図（３）に示すようにジッタを抑圧することが可能である。この場合、同図（１）に示す一定のジッタ発生量ｎ［ＵＩ］に対しては、伝送規格ＳＴを考慮すると、同図（２）に示すＰＬＬの減衰特性から、同図（３）に示す如く、ジッタ周波数が高ければ高いほどより多量のジッタを抑圧することができる。
【００３２】
また、同図（３）に示すジッタ減衰特性では、ＰＬＬのカットオフ周波数ｆｃを例えばｆｃ’まで下げれば、抑圧可能なジッタ量ｎがｎ’にまで上昇する。すなわち、ＰＬＬのカットオフ周波数ｆｃが低ければ低いほどより多くのジッタ量を抑圧することができる。
【００３３】
ジッタ周波数はデスタッフで発生するサイクルであり、頻繁にデスタッフが発生すればするほどジッタ周波数は高くなる。ここで、デスタッフの頻度が高ければ高いほどジッタ周波数が上がり、ジッタ抑圧がし易くなるが、デスタッフの頻度が低ければ低いほどジッタ周波数が低くなり、ジッタ抑圧がし難くなる。
【００３４】
この様子を図４３に示す。同図の横軸は信号の周波数偏差を示し、縦軸はジッタ量［ＵＩ］を示している。この場合、信号の周波数偏差が０ｐｐｍでスタッフが発生しない状態を中心として、この中心から僅かに周波数偏差があって、まれにスタッフが発生するジッタ周波数の低い時にジッタ量のピークがあり、周波数偏差が大きくなってジッタ周波数が増大するにつれてジッタ量が減衰する様子が示されている。
【００３５】
一方、伝送装置の受信機は周波数が高いほどジッタ耐力が低く、デスタッフジッタは受信機のジッタ耐力を十分に満足する値まで抑圧する必要がある。特に、伝送信号が高速になればなるほど、論理回路のクロック限界のため、伝送速度からシステムクロックへの分周比ｎが大きくなり、伝送信号をパラレル変換したビット数ｎが増大するため、スタッフ処理の単位がｎビットの整数倍であることから、デスタッフジッタが、ｎ×整数倍［ＵＩ］だけ発生することになる。
【００３６】
このように、デスタッフジッタの発生量が大きいと、これを抑圧するＰＬＬのカットオフ周波数ｆｃを低くする必要があるが、ＰＬＬのカットオフ周波数を下げると、ＰＬＬの応答が遅くなるという問題点がある。
また、ＰＬＬの特性として、一般的にはカットオフ周波数ｆｃが低いと、ロックレンジ（ＰＬＬが同期状態を維持できる周波数レンジ）が狭くなり、伝送に必要な周波数レンジを保つことが出来なくなる。
【００３７】
さらに、カットオフ周波数ｆｃ付近にジッタを増幅するピークを持ってしまうため、満足な減衰特性を得ることが出来ない。
従って本発明は、基準クロックによるリタイミングを行って高次伝送フレームに多重化して伝送された任意の入力信号を再生する際に発生するジッタを抑制する方法及び装置において、カットオフ周波数の高いＰＬＬが使用できるようにすることを目的とする。
【００３８】
【課題を解決するための手段】
上記の目的を達成するため、本発明では、抑圧すべきジッタ量を小さくし、ジッタ周波数を高くすることで、カットオフ周波数の高いＰＬＬの使用を可能にする。
【００３９】
この基本原理について図１を用いて説明する。同図（１）は２．４Ｇｂｐｓの伝送装置で必要となるＰＬＬ減衰特性例を示したものである。この場合、ジッタ発生量が３２［ＵＩ］であるため、図示のような一定勾配に基づいて、目標伝送規格である１［ＵＩ］，５ＫＨｚ以上を満たすためにはＰＬＬのカットオフ周波数ｆｃが数１０Ｈｚという低い周波数になってしまう。
【００４０】
これに対し、同図（２）に示す如くジッタ発生量自体を１［ＵＩ］＋α程度に抑えれば、同じ勾配で、カットオフ周波数ｆｃが高い周波数（約１ＫＨｚ）のＰＬＬを使用することが可能となる。
このようにジッタ量を小さくし、ジッタ周波数を高くするためには、（１）１回のスタッフ量を減らしスタッフ回数を増やす方法と、（２）デスタッフ時にスタッフを細かく分散する方法が考えられる。
【００４１】
そこで、本発明に係るジッタ抑制方法は、上記（１）の方法として、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換ステップと、該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成ステップと、該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入するビットスタッフ挿入ステップと、を備えたことを特徴としている。
【００４２】
すなわち、クロック乗換ステップでは、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行い、スタッフ生成ステップでは、必要な所定データ長のスタッフの発生を該クロック乗換時に生成する。
【００４３】
ビットスタッフ挿入ステップでは、該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入する。
これにより、従来は一回に所定ビット数のスタッフを挿入していたのに対し、１ビットずつ複数回に分散して挿入することになるため、１回のスタッフ量が減少し、スタッフ回数が増える。
【００４４】
これは、図１に示した例において、同図１（１）に示したジッタ発生量３２［ＵＩ］を同図（２）に示す如く１［ＵＩ］に抑圧することに相当する。従って、このようにして挿入されたスタッフをデスタッフする際には、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数が高いＰＬＬの使用が可能になる。
【００４５】
上記の所定データ長は、該所定ビット数の自然数倍であればよい。
また、本発明に係るジッタ抑制方法は、上記（１）の方法として、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出ステップと、該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離ステップと、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、を備えてもよい。
【００４６】
すなわち、ビットスタッフ検出ステップでは、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能なように該高次伝送フレームをパラレル変換して得られる所定ビット数のパラレルデータから検出する。また、ビットスタッフ分離ステップでは、ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力する。
【００４７】
さらに、クロック位相補正ステップでは、このデスタッフ情報に基づき、基準クロックを該ビットスタッフの分離によって生じる位相差分だけ補正する。
従って、該高次伝送フレームに多重化された任意の伝送信号（データ及び速度）が該基準クロックにより再生される。
【００４８】
さらに、本発明に係るジッタ抑制方法は、上記（２）の方法として、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出ステップと、該スタッフの検出間隔に応じて、該スタッフを構成する１ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散ステップと、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、を備えてもよい。
【００４９】
すなわち、スタッフ検出ステップでは、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出する。
スタッフ分散ステップでは、該スタッフを構成する１ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力し、クロック位相補正ステップでは、このように分散されたタイミングで出力されるデスタッフ情報に基づき、基準クロックを該ビットスタッフの分離によって生じる位相差分だけ補正する。
【００５０】
これにより、高次伝送フレーム中に挿入された複数ビットのデータ長を有するスタッフを、デスタッフ時に細かく分散することができ、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数の高いＰＬＬを使用することが可能となる。
【００５１】
また、上記（１）及び（２）の方法におけるクロック位相補正ステップが、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするステップと、該カウント数に応じて位相遅延量を計算する位相計算ステップと、該高次伝送フレームの伝送クロックを１／Ｎ分周したクロックをさらに所定の分周比で分周するステップと、該所定の分周比で分周したクロックをそれぞれ１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させるステップと、該位相遅延量に基づき該所定の分周比で分周したクロック又は該１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させたクロックのいずれか１つを選択して該基準クロックとして出力する位相選択ステップと、を有してもよい。
【００５２】
すなわち、該クロック位相補正ステップでは、該デスタッフ情報に基づき分離したビットスタッフの数をカウントし、該カウント数に応じて位相遅延量を計算し、この位相遅延量に基づいて、該高次伝送フレームの伝送クロックを１／Ｎ分周したクロックをさらに所定の分周比で分周したクロック及び該所定の分周比で分周したクロックをそれぞれ１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させたクロックの中からいずれか１つを選択して基準クロックとして出力する。
【００５３】
これにより、ビットスタッフを分離することによって生じる位相遅延量に相当する分の位相補正がなされた該基準クロックが出力される。
また、上記のクロック位相補正ステップが、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成するステップと、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入ステップと、を有してもよい。
【００５４】
すなわち、該クロック位相補正ステップは、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成し、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる。
【００５５】
これにより、該高次伝送フレームの伝送クロックの１クロック分に相当する位相調整が可能となる。
上記の高次伝送フレームが高速光信号であれば、該クロック位相補正ステップを、該高速光信号を電気信号に変換する光モジュール内で実行してもよい。
【００５６】
上記の所定のビット数は、該所定の伝送周波数クロックを所定の分周比で分周したシステムクロックで動作する低速の論理回路で処理するパラレルデータのビット数であればよい。
上記の高次伝送フレームの伝送クロック周波数は、該任意の伝送信号に対し所定の付加情報及び常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数であればよい。
【００５７】
すなわち、該高次伝送フレームの伝送クロック周波数は、従来どおり該任意の伝送信号に対して所定の付加情報（例えば、伝送路の監視・制御・品質情報や誤り訂正符号等）を付加する分に加え、常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数とする。
【００５８】
これにより、デスタッフジッタが低周波数又は単発的に発生するのを防止するとともに、１ビットずつのビットスタッフを挿入する際及び複数ビットのスタッフを１ビットずつに分散して分離する際にスタッフ生成間隔分のデータを保持するためのメモリ量の最大値を決定することが可能となる。
【００５９】
また、上記の低速の論理回路をＣＭＯＳデバイスで構成してもよい。
また、本発明に係るジッタ抑制装置は、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換部と、該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成部と、該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入するビットスタッフ挿入部と、を備えたことを特徴としている。
【００６０】
上記の所定データ長は、該所定ビット数の自然数倍であればよい。
上記のビットスタッフ挿入部は、該所定ビット数のパラレルデータを入力するデータ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該所定ビット数以下のデータビットを該ビットスタッフの数に応じて保持するデータビット保持部と、該データ入力部と該データ出力部と該データビット保持部との間でビット切換えを行うビット切換部と、該スタッフ検出部が検出したスタッフの生成間隔を監視するスタッフ生成間隔監視部と、該生成間隔に応じて該スタッフをビットスタッフとして該生成間隔に均等分散させるビット分散部と、該ビット分散部によって分散されたビットスタッフを挿入するために該ビット切換部を制御するビット切換制御部と、を有すればよい。
【００６１】
また、本発明に係るジッタ抑制装置は、高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出部と、該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離部と、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、を備えてもよい。
【００６２】
上記のビットスタッフ分離部は、第１のタイミングで該所定ビット数のパラレルデータを入力する第１データ入力部と、該第１のタイミングの直前のタイミングで該所定ビット数のパラレルデータを入力する第２データ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該第１データ入力部と該第２データ入力部と該データ出力部とのビット切換えを行うビット切換部と、該ビットスタッフ検出部からの情報に基づき該ビットスタッフの位置を検出すると共に該デスタッフ情報を出力するビットスタッフ検出部と、該ビットスタッフ検出部によって検出されたビットスタッフの位置に基づき該ビットスタッフを分離するよう該ビット切換部を制御するビットスタッフ分離制御部と、を有すればよい。
【００６３】
また、本発明に係るジッタ抑制装置は、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出部と、該スタッフの検出間隔に応じて、該スタッフを構成する１ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散部と、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、を備えてもよい。
【００６４】
上記のクロック位相補正部が、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするスタッフ数カウント部と、該カウント数に応じて位相遅延量を計算する位相計算部と、該高次伝送フレームの伝送クロックを１／Ｎ分周したクロックをさらに所定の分周比で分周するクロック分周部と、該所定の分周比で分周したクロックをそれぞれ１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させるＮ−１個の位相遅延部と、該位相遅延量に基づき該所定の分周比で分周したクロック又は該１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させたクロックのいずれか１つを選択して該基準クロックとして出力する位相選択部と、を有してもよい。
【００６５】
また、上記のクロック位相補正部が、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成する分周部と、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入部と、を有してもよい。
【００６６】
上記の高次伝送フレームが高速光信号であれば、該クロック位相補正部を、該高速光信号を電気信号に変換する光モジュール内に設ければよい。
上記の所定のビット数は、該所定の伝送周波数クロックを所定の分周比で分周したシステムクロックで動作する低速の論理回路で処理するパラレルデータのビット数であればよい。
【００６７】
上記の高次伝送フレームの伝送クロック周波数は、該任意の伝送信号に対し所定の付加情報及び常時一定量のスタッフデータをオフセットとして挿入する分だけ、該任意の伝送信号の周波数よりも高い周波数であればよい。
上記の低速の論理回路は、ＣＭＯＳデバイスで構成してもよい。
【００６８】
【発明の実施の形態】
送信側多重化装置の実施例
図２は、本発明に係るジッタ抑制方法及び装置の実施例として送信側の多重化装置を示したものである。この実施例では、光／電気変換部１１０とビット同期部１２０とクロック乗換部１３０とビットスタッフ挿入部１４０とオーバーヘッド付加部１５０とＰ／Ｓ変換部１６０と電気／光変換部１７０とスタッフ生成部１８０と位相同期クロック生成部１０と分周部２０とが、下記の動作を呈するように図示の如く接続されている。
【００６９】
まず、光／電気変換部１１０は、任意の伝送信号に相当する光入力信号を入力し、電気信号に変換した後、ｎ本のパラレル電気信号Ｄ＿１〜Ｄ＿ｎを出力する。
ビット同期部１２０は、さらに、１／ｍ速度にパラレル変換して、入力データＤ＿１〜Ｄ＿ｎを、論理回路で処理可能なパラレルデータＤ１〜Ｄｎｍに変換すると共に入力信号の１／ｎｍ速度のクロックＣｎｍを生成する。
【００７０】
クロック乗換部１３０は、ＥＳ（エラスティック・ストア）メモリを使用して、入力信号と出力信号のクロック乗換を行う。すなわち、入力信号の１／ｎｍ速度のクロックＣｎｍから、高次伝送フレームである出力信号の１／ｎｍ速度のクロックに乗り換える。
【００７１】
ビットスタッフ挿入部１４０は、１ビット単位のスタッフ挿入を行う。
オーバーヘッド付加部１５０は、高次伝送フレームのオーバーヘッド及びビットスタッフの位置情報及び誤り訂正データなどを付加する。
Ｐ／Ｓ変換部１６０は、出力信号周波数の１／ｎｍ速度の入力パラレルデータＤ１〜Ｄｎｍから同周波数の１／ｎ速度のパラレルデータＤ＿１〜Ｄ＿ｎにシリアル変換する。
【００７２】
電気／光変換部１７０は、出力信号周波数の１／ｎ速度のパラレルデータＤ＿１〜Ｄ＿ｎをシリアル変換し、高次伝送フレームの光信号として伝送路に送出する。
スタッフ生成部１８０は、クロック乗換部１３０の入力信号と出力信号の位置情報を比較し、必要なスタッフを検出して生成する。
【００７３】
位相同期クロック生成部１０は、高次伝送フレームで使用する基準クロックＣｒｅｆに同期した出力信号のクロックを生成するものである。
分周部１９０は、位相同期クロック生成部１０によって生成されたクロックを論理回路で処理可能な周波数に分周する。
【００７４】
この場合、基準クロックＣｒｅｆは、高次伝送フレームを用いた光信号の基準クロックである。従って、出力信号周波数は基準クロックＣｒｅｆの整数倍の周波数と同期している。
この出力信号周波数は、入力信号に高次伝送フレームのオーバーヘッドや誤り訂正データなどを付加し、さらに一定量のスタッフデータをオフセットとして挿入する分だけ入力信号よりも高い周波数とする。
【００７５】
スタッフデータにオフセットを挿入するのは、最大のネガティブスタッフが挿入されたときに削除できるビットスタッフが必要であるため、及びデスタッフジッタが低周波数及び単発で発生するのを防止するためである。
図３は、入力信号の周波数偏差に対して発生するデスタッフジッタを所定のカットオフ周波数のＰＬＬで減衰させたときのジッタ量を示したものである。同図の実線Ａは、入力信号の周波数偏差が０ｐｐｍのときにスタッフが発生しないように出力信号周波数を設定した場合のジッタ量を示したものであり、これは、図４３で示したグラフと同様である。
【００７６】
これに対し、点線Ｂは、入力信号の周波数偏差が０ｐｐｍのときに一定量のスタッフが発生するように出力信号周波数を設定した場合のジッタ量である。実線Ａ及び点線Ｂは共に２つのピークを持ち、その間にスタッフが発生しない部分が存在する。この部分が入力信号と出力信号の同期状態の中心であり、ジッタ周波数が最小となる。周波数偏差が大きくなりこの同期状態の中心から離れれば離れるほど、ジッタ周波数は高くなり、ＰＬＬのカットオフ周波数に応じて、すなわちカットオフ周波数からジッタは減衰する（図１及び４２参照）。
【００７７】
同図の範囲Ｃは、伝送路で許容される入力信号の変動範囲であり、この範囲Ｃ内のジッタ周波数を高くする方がジッタの抑圧が容易になる。
従って、実施例（１）では、出力周波数は点線Ｂの値を持つように設定する。
このように、出力信号周波数が点線Ｂの値を持つように設定する理由は、この他、従来型のまとまった数バイトのスタッフを受信してそれをスタッフ発生間隔に分散してデスタッフジッタを下げる場合（後述）には、スタッフ発生間隔時間のデータを保持するメモリが必要となることを回避するためである。
【００７８】
同図の実線Ａと点線Ｂの値のピーク間の中心付近においては、スタッフ周波数が極端に低くなるため、メモリ量が膨大な量または無限に必要になる。
そのため、このピークが範囲Ｃの外側になるように出力信号周波数を設定し、必要なメモリ量の最大値を決めることが出来ようにすることで、スタッフの分散を可能にしている。
【００７９】
図４は、ビットスタッフ挿入部１４０の構成例を詳細に示したものであり、特に、図２に示したクロック乗換部１３０、ビットスタッフ挿入部１４０、スタッフ検出部１８０、及びオーバーヘッド付加部１６０の相互関係をより詳細に示している。
スタッフ検出部１８０は、クロック乗換部１３０の入力信号及び出力信号の位置情報をそれぞれ検出する入力信号位置検出部１８１及び出力信号位置検出部１８２と、これらの位置検出部１８１及び１８２で検出した位置情報を比較して伝送位相差を検出する位置比較部１８３とで構成されている。
【００８０】
各位置検出部１８１及び１８２で検出する位置情報は、それぞれ、ＥＳメモリを使用したクロック乗換を行っている場合における書込アドレス及び読出アドレスに相当する。
出力信号の位相位置変化は、入力信号の位相位置変化よりも僅かに多く、位相差は図５に示すように時間と共に増大する。このため、伝送位相差にスタッフ発生の閾値を設け、これを越えた際にはスタッフを発生してクロック乗換部１３０からのデータの読出を中止する。
【００８１】
これにより、位相差を一定範囲に保ち、データの欠落や余剰を防止する。
スタッフ発生の閾値は論理回路のシステムクロック１周期当りに伝送される信号のビット数（ｎｍビット）又はその自然数倍とする。
ビットスタッフ挿入部１４０においては、ビット分散部１４５を中心として、データ入力部１４１、データビット保持部１４２、ビット切換部１４３、データ出力部１４７、スタッフ生成間隔監視部１４４、及びビット切換制御部１４６が図示の如く接続されている。
【００８２】
この内、スタッフ生成間隔監視部１４４は、スタッフ検出部１８０から通知されたスタッフ間隔をカウントする。ビット分散部１４５は、ｎビット又はその自然数倍のスタッフデータを１ビット毎に分散し、スタッフ生成間隔監視部１４４でカウントしたスタッフ生成間隔に均等分散する。
【００８３】
ビット切換制御部１４６は、ビット分散部１４５で分散したビットスタッフをデータ中に挿入するために、ビット切換部１４３の切換制御を行う。
データ入力部１４１は、クロック乗換部１３０からの読出データＤ１〜Ｄｎｍを入力する。また、スタッフ検出部１８０からのスタッフ発生通知により、データ入力を中止する。
【００８４】
データビット保持部１４２は、ビット切換部１４３で１ビットのスタッフを挿入したときに、データ出力部１４７に出力できなかったデータビットを保持し、次のデータ出力まで待機させる。
ビット切換部１４３は、ビット切換制御部１４６の制御により、データのビット切換を行い、ビットスタッフの挿入とデータビットの順番切換を行う。
【００８５】
データ出力部１４７は、ビットスタッフを挿入したデータをｎｍビットのパラレルデータＤ１〜Ｄｎｍとしてオーバーヘッド付加部１５０に出力する。
次に、図４に示したパラレルデータＤ１〜Ｄｎｍについてｎｍ＝８として場合を例にとり、ビットスタッフ挿入動作を図６及び図７を用いて説明する。
【００８６】
図６（１）は、スタッフが挿入されていない初期状態（通常状態）を示したものであり、データ入力部１４１とデータ出力部１４７は図示の如く一対一で接続されている。
同図（２）は、１ビット目のビットスタッフを挿入したタイミング状態を示しており、出力データの２番目のビットＤ２にビットスタッフが挿入されている。
【００８７】
このとき、ビットスタッフを挿入したために出力できなかったデータビット２−Ｄ８は、データビット保持部１４２に図示の如く格納される。
なお、ビットスタッフの挿入位置は、パラレルデータＤ１〜Ｄ８中の任意のビットに挿入できる。
【００８８】
同図（３）は、同図（２）の次のタイミング状態を示したものであり、出力データは、データビット保持部１４２に格納したデータビット２−Ｄ８を上位ビットＤ１に出力し、残りのビットＤ２〜Ｄ８にデータ入力部１４１の上位７ビット３−Ｄ１〜３−Ｄ７を出力する。この結果、データビット３−Ｄ８は出力できずに残るので、データビット保持部１４２に格納することになる。
【００８９】
このような状態が次のビットスタッフの挿入があるまで持続される。
図７（１）は、２ビット目のビットスタッフを挿入した状態を示したものである。この場合、出力データの５番目のビットＤ５にビットスタッフが挿入されたものとし、出力できなかったデータビット４−Ｄ７及び４−Ｄ８は、データビット保持部１４２に図示の如く格納される。
【００９０】
同図（２）は、同図（１）の直後の状態を示したものであり、データビット保持部１４２から２ビット分データ入力部１４１からのデータビット上位６ビット分を出力データとしてデータ出力部１４７が出力している。
このような状態は、次のビットスタッフの挿入があるまで持続される。
【００９１】
同図（３）は、８ビット目のビットスタッフを挿入した直後の状態を示したものであり、データビット保持部１４２には入力データ８ビットの全てが格納されている。この場合、データ入力部１４１はデータの入力を一回中断し、データビット保持部１４２に格納された８ビットを全て出力した後に、図６（１）の状態に復旧する。
【００９２】
上記のビットスタッフ挿入動作について、信号の流れに注目し、あるタイミングでデータ入力部１４１に入力されたデータが次のタイミングで何処に出力されるかを示した図８〜１３を用いて、１ビットから８ビットまでのビットスタッフの挿入動作を以下に説明する。
【００９３】
図８（１）は、スタッフが発生していない通常時の動作であり、データ入力部１４１に入力されたデータ１−Ｄ１〜１−Ｄ８は、次のタイミングでそのままデータ出力部１４７に出力されている。
同図（２）は、１ビット目のビットスタッフ挿入時の動作を示したものであり、データ入力部１４１に入力されたデータ２−Ｄ１〜２−Ｄ８の内、データ出力部１４７で図示の如くデータ２−Ｄ１の次のビットにビットスタッフを挿入するため、データ２−Ｄ２以降のビットが１ビットずつシフトされ、出力できなかった最下位ビット２−Ｄ８はデータビット保持部１４２に格納される。
【００９４】
同図（３）は、１ビット目のビットスタッフ挿入後の動作を示したものであり、図示の如く、データ入力部１４１に入力されたデータビットの内、最下位ビットは必ずデータビット保持部１４２に格納され、データ出力部１４７では、データビット保持部１４２に格納されている１ビットのデータとデータ入力部１４１の上位７ビットのデータを出力するようになり、次のビットスタッフを挿入するまでこの状態が持続する。
【００９５】
以下、図９から図１３は２ビット目から７ビット目までのビットスタッフ挿入時及びビットスタッフ挿入後の動作を順に示しており、図９（１）、同図（３）、図１０（２）、図１１（１）、同図（３）、図１２（２）及び図１３（１）に示す如く、ビットスタッフが挿入される度に、データビット保持部１４２で保持するデータビット数が１ビットずつ増える。
【００９６】
また、図９（２）、図１０（１）、同図（２）、図１１（２）、図１２（１）及び同図（３）に示す如く、ビットスタッフ挿入後、次のビットスタッフが挿入されるまでは、データ出力部１４７は、データビット保持部１４２に格納されたデータビットとデータ入力部１４１のデータの上位ビットを合せて８ビット出力する。
【００９７】
このようにして、順次ビットスタッフを挿入し、図１３（１）に示す如く、８ビット目のビットスタッフの挿入が行われた直後は、同図（２）に示す状態になる。この場合、データビット保持部１４２に格納されているデータが８ビット（１６−Ｄ１１〜１６−Ｄ８）になったことから、次のタイミングの出力データは全てデータビット保持部１４２からのデータ１６−Ｄ１１〜１６−Ｄ８になる。
【００９８】
８ビット目のビットスタッフが挿入されると、１バイトのスタッフ時間が経過するため、入力データ（１バイト）は、バイトスタッフのために空きとなる。
同図（３）は１バイト分のビットスタッフの挿入が終了し、平常状態に復旧した状態を示したものであり、これは、図８（１）に示した状態に復旧したことを意味している。
【００９９】
受信側多重化装置の実施例（１）
図１４は、本発明に係るジッタ抑制方法及び装置の実施例として、１ビットずつ分散して挿入されたビットスタッフを、受信側でデスタッフする場合の受信側多重化装置を示したものである。
【０１００】
光／電気変換部２１０は、高次伝送フレーム区間からの高速光入力信号を受信し、ｎ本のパラレル電気信号Ｄ＿１〜Ｄ＿ｎに変換する。
ビット同期部２２０は、さらに１／ｍ速度にパラレル変換して、入力データＤ＿１〜Ｄ＿ｎを論理回路で処理可能なパラレルデータＤ１〜Ｄｎｍに変換すると共に、高次伝送フレームである入力信号の１／ｎｍ速度のクロックＣｎｍを生成する。
【０１０１】
フレーム同期部２３０は、クロックＣｎｍに基づいて、高次伝送フレームのフレーム同期を行う。
ビットスタッフ検出部２４０は、クロックＣｎｍに基づいて、高次伝送フレームのオーバーヘッドからビットスタッフの位置情報Ｓ１を検出し、１ビット単位のデスタッフタイミングの生成を行う。
【０１０２】
オーバーヘッド分離部２５０は、クロックＣｎｍに基づいて、高次伝送フレームからオーバーヘッドや誤り訂正データなどの付加情報を分離し、ペイロード内のデータのみを抽出する。
ビットスタッフ分離部２６０は、クロックＣｎｍに基づいて、ビットスタッフ検出部２４０で検出したビットスタッフの位置情報Ｓ１に基づき、ビットスタッフを分離する。
【０１０３】
クロック乗換部２７０は、クロックＣｎｍに基づいて、内蔵するＥＳメモリを介して入力信号と出力信号のクロック乗換を行う。
Ｐ／Ｓ変換部２８０は、位相同期クロック生成部１０からの出力クロックにより、出力信号周波数の１／ｎｍ速度のパラレルデータＤ１〜Ｄｎｍから１／ｎ速度のパラレルデータＤ＿１〜Ｄ＿ｎにシリアル変換する。
【０１０４】
電気／光変換部２９０は、位相同期クロック生成部１０からの出力クロックにより、出力信号周波数の１／ｎ速度で入力されたパラレルデータＤ＿１〜Ｄ＿ｎをシリアル変換し、任意の伝送信号である光信号として伝送路に出力する。
クロック位相補正部３０は、入力信号周波数を１／ｎｍ分周したクロックＣｎｍの位相を入力信号１ビットの時間で補正し、出力信号の基準クロック周波数を制御する。
【０１０５】
位相同期クロック生成部１０は、クロック位相補正部３０で生成した基準クロックに同期した出力クロックを生成してＰ／Ｓ変換部２８０、電気／光変換部２９０、及び分周部２０に与える。
分周部２０は、出力クロックを論理回路で処理可能な周波数に分周してクロック乗換部２７０に与える。
【０１０６】
このようなデスタッフを行う側では、デスタッフにより元のデータの並びを再生すると共に、時間的な再生を行う必要がある。
この場合、デスタッフによりデータの並びを再生するのがビットスタッフ分離部２６０であり、まず、このビットスタッフ分離部２６０の動作を説明する。
【０１０７】
図１５は、ビットスタッフ分離部２６０の構成例を示したものであり、第１データ入力部２６１、第２データ入力部２６２、ビットスタッフ位置検出部２６３、ビットスタッフ分離制御部２６４、ビット切換部２６５、及びデータ出力部２６６が、以下のような動作を呈するように図示の如く接続されている。
【０１０８】
第１データ入力部２６１は、ビットスタッフが分散して挿入されたｎｍビットのパラレルデータＤ１〜Ｄｎｍを入力する。第２データ入力部２６２は、第１データ入力部２６１の直前のタイミングでｎｍビットのパラレルデータＤ１〜Ｄｎｍを入力し、第１データ入力部２６１と共にビット切換部２６５にもｎｍビットのパラレルデータＤ１〜Ｄｎｍを出力するものである。また、スタッフビットをｎｍ回検出する毎にデータをスルーして、第１データ入力部２６１及びビット切換部２６５に入力する。
【０１０９】
ビットスタッフ位置検出部２６３は、高次伝送フレームのオーバーヘッドに記録されたビットスタッフ位置情報Ｓ１（図１４参照）をビットスタッフ検出部２４０から受けて、データ中のビットスタッフ位置を検出する。
ビットスタッフ分離制御部２６４は、ビットスタッフ位置検出部２６３からのビットスタッフ位置情報を受けてデータ中のビットスタッフを分離するために、ビット切換部２６５の制御を行う。
【０１１０】
ビット切換部２６５は、第１データ入力部２６１と第２データ入力部２６２のデータビットを切り換えてビットスタッフの分離を行う。
データ出力部２６６は、ビットスタッフを分離したデータをｎｍビットのパラレルデータＤ１〜Ｄｎｍとして出力する。
【０１１１】
ビットスタッフの分離（デスタッフ）動作例を図１６〜１８を用いて説明する。
図１６（１）は、スタッフが挿入されていない初期状態（通常状態）で、第１データ入力部２６１とデータ出力部２６６が一対一で接続されている状態を示している。このとき、第２データ入力部２６２には３番目のビットデータ位置にビットスタッフ（Ｓｔｕｆｆ）が挿入されている。なお、ビットスタッフは任意のビット位置から検出される可能性がある。
【０１１２】
同図（２）は、１ビット目のビットスタッフを検出した状態を示したものであり、第１データ入力部２６１とデータ出力部２６６は、図示の如くビットスタッフをスキップして接続されることを示している。
このため、データ３−Ｄ３〜３−Ｄ７は、同図（３）に示すように、ビットスタッフの分を詰めて接続し、さらに不足する１ビットは、第２データ入力部２６２からデータ３−Ｄ８がデータ出力部２６６に接続される。
【０１１３】
すなわち、同図（３）は、同図（２）に示した１つ目のビットスタッフを分離した後の状態を示したものであり、この状態からさらに、第１データ入力部２６１からの７ビット分のデータ４−Ｄ１〜４−Ｄ７及び第２データ入力部２６２からの１ビット分のデータ４−Ｄ８をデータ出力部２６６に図示の如く接続する。
【０１１４】
この状態は、次のビットスタッフを検出するまで持続される。
図１７（１）は、２ビット目のビットスタッフを検出した状態を示したものであり、この例では、第２データ入力部２６２にデータが入力された時点でビットスタッフが検出されている。
【０１１５】
そこで、データ出力部２６６には、ビットスタッフをスキップして、データ６−Ｄ８を出力するように接続する。
同図（２）は、２ビット目のビットスタッフを分離した後の状態を示しており、第１データ入力部２６１からは上位２ビットをスキップし、６ビット分のデータ７−Ｄ１〜７−Ｄ６と、第２データ入力部２６２の上位２ビット分のデータ７−Ｄ７及び７−Ｄ８がデータ出力部２６６に与えられる。
【０１１６】
この状態は次のビットスタッフが検出されるまで持続される。
同図（３）は、８ビット目のビットスタッフを検出した状態を示したものであり、第２データ入力部２６２に入力されたビットスタッフをスキップすることで、第１データ入力部２６１から下位１ビットを出力し、第２データ入力部２６２から残り７ビットをデータ出力部２６６に与えている。
【０１１７】
図１８は、８ビット目のビットスタッフを分離した直後の状態を示したものであり、第１データ入力部２６１の全てのビットが出力済みであるために破棄され、さらに第２データ入力部２６２では、次のデータｎ−Ｄ１〜ｎ−Ｄ８をスルーして第１データ入力部２６１に直接入力する。
【０１１８】
また、第１データ入力部２６１とデータ出力部２６６を一対一の接続に復旧し、この次のタイミングで図１６（１）の状態に復旧することになる。
上記のデスタッフ動作について、信号の流れに注目し、或るタイミングでデータ出力部２６６から出力されるデータが直前のタイミングで何処に入力されていたかを示した図１９〜２６を用いて、１ビット目から８ビット目までのビットスタッフのデスタッフ動作を以下に説明する。
【０１１９】
図１９（１）は、通常時の動作を示したものであり、第１データ入力部２６１のデータ１−Ｄ１〜１−Ｄ８がそのままデータ出力部２６６に与えられている。そして、出力しようとするデータ中にビットスタッフが見つかるまではこの状態が持続される。
同図（２）は、１ビット目のビットスタッフ検出時の動作を示したものであり、第１データ入力部２６１で３ビット目にビットスタッフが挿入されているため、このデータをスキップし、データ出力部２６６には、第１データ入力部２６１からの７ビット分のデータ２−Ｄ１〜２−Ｄ７と、第２データ入力部２６２の最上位ビットのデータ２−Ｄ８が図示の如く与えられる。
【０１２０】
同図（３）は、１ビット目のビットスタッフ検出後の動作を示したものである。第１データ入力部２６１では、既に第２データ入力部２６２から入力したデータ２−Ｄ８をでスキップし、データ出力部２６６には、残りの７ビット分のデータ３−Ｄ１〜３−Ｄ７が与えられる。この場合、出力データが１ビット分不足するので、第２データ入力部２６２から最上位ビットのデータ３−Ｄ８が与えられる。
【０１２１】
この状態は、次のビットスタッフが検出されるまで持続する。
図２０（１）は、２ビット目のビットスタッフ検出時の動作を示したものである。この場合、第１データ入力部２６１の７番目のビットにビットスタッフが挿入されている。従って、これをスキップし、データ出力部２６６には、第１データ入力部２６１からの６ビット分のデータ５−Ｄ１〜５−Ｄ６と、第２データ入力部２６２から上位２ビットのデータ５−Ｄ７及び５−Ｄ８が与えられる。
【０１２２】
同図（２）は、２ビット目のビットスタッフ検出後の動作を示したものである。第１データ入力部２６１では、既に第２データ入力部２６２から出力したデータ５−Ｄ７及び５−Ｄ８をスキップし、データ出力部２６６には、残りの６ビット分のデータ６−Ｄ１〜６−Ｄ６が与えられる。この場合、出力データが２ビット分不足するので、データ出力部２６６には、第２データ入力部２６２から上位２ビット分のデータ６−Ｄ７及び６−Ｄ８が与えられる。
【０１２３】
この状態は、次のビットスタッフが検出されるまで持続する。
同図（３）は３ビット目のビットスタッフを検出した時の状態を示したものであり、第１データ入力部２６１で最下位ビットのビットスタッフをスキップするため、データ出力部２６６には、第１データ入力部２６１から５ビット分のデータ８−Ｄ１〜８−Ｄ５及び第２データ入力部２６２から３ビット分のデータ８−Ｄ６〜８−Ｄ８が与えられる。
【０１２４】
図２１（１）は、３ビット目のビットスタッフを検出後の状態を示したものであり、データ出力部２６６には、第１データ入力部２６１からの下位５ビット分のデータ９−Ｄ１〜９−Ｄ５及び第２データ入力部２６２から上位３ビット分のデータ９−Ｄ６〜９−Ｄ８が与えられる。
【０１２５】
さらに、同図（２）は４ビット目のビットスタッフを検出した時の状態を示したものである。この場合、第１データ入力部２６１では、上位３ビットまでを既にスキップしているため、第２データ入力部２６２の３ビット目でスタッフが検出される。
従って、データ出力部２６６には、第１データ入力部２６１からの下位５ビット分のデータ１１−Ｄ１〜１１−Ｄ５に加え、第２データ入力部２６２から上位２ビット分及び第４ビットの合計３ビット分のデータ１１−Ｄ６〜１１−Ｄ８が与えられる。
【０１２６】
４ビット目のビットスタッフを検出後は、図２２（１）に示す如く、第１データ入力部２６１で上位４ビット分をスキップし、残りの４ビット分のデータ１２−Ｄ１〜１２−Ｄ４をデータ出力部２６６に与える。
この場合、出力データが４ビット分不足するので、データ出力部２６６には、第２データ入力部２６２から上位４ビット分のデータ１２−Ｄ５〜１２−Ｄ８が与えられる。
【０１２７】
この状態は、次のビットスタッフが検出されるまで持続する。
以下、同様にして、図２２（２）、図２３（２）、図２４（２）、及び図２５（２）は、それぞれ５ビット目から８ビット目までのビットスタッフを検出したときの動作を示している。図示の如くビットスタッフを検出する度に第１データ入力部２６１または第２データ入力部２６２でビットスタッフをスキップする動作を繰り返す。
【０１２８】
また、図２３（１）、図２４（１）、図２５（１）、及び図２６（１）は、それぞれ５ビット目から８ビット目までのビットスタッフ検出後の動作を示している。図示の如く、第１データ入力部２６１は、デスタッフを行ったビットスタッフの数だけデータをスキップし、残りの下位ビットをデータ出力部２６６に与えると共に、データ出力部２６６では、不足するデータを第２データ入力部２６２の上位ビットから入力する。
【０１２９】
なお、８ビット目のビットスタッフ検出後の状態を示した図２６（１）においては、既に第２データ入力部２６２から出力したデータは第１データ入力部２６１でスキップするため、データ出力部２６６が入力するデータ２４＿Ｄ１〜２４＿Ｄ８は全て第２データ入力部２６２からのデータである。
【０１３０】
８ビット目のビットスタッフデータのデスタッフが完了すると１バイト分のデスタッフが完了するため、次の入力データは第２データ入力部２６２をスルーして第１データ入力部２６１からデータ出力部２６６に与える必要があり、この様子が同図（２）に示されている。
【０１３１】
また、同図（３）は、１バイト分のデスタッフが完了し、図１９（１）と同様な通常状態に復旧した状態を示している。
次に、図１４に示した受信側多重化装置におけるクロック位相補正部３０の構成及び動作を説明する。
【０１３２】
図２７は、図１４に示した受信側多重化装置におけるクロック位相補正部３０の構成例を示している。
図示の如く、クロック位相補正部３０は、スタッフ数カウント部３１、位相計算部３２、クロック分周部３３、１／ｎ位相遅延部３４＿１、２／ｎ位相遅延部３４＿２、・・・、（ｎ−１）／ｎ位相遅延部３４＿ｎ−１（以下、位相遅延部３４で総称することがある。）、及び位相選択部３５によって、下記の動作を呈するように図示の如く接続されている。
【０１３３】
スタッフ数カウント部３１は、ビットスタッフ分離部からのデスタッフ情報Ｉｄに基づき分離したビットスタッフのスタッフ数（ビット数）をカウントする。カウントの最大値は、入力信号の１／ｎ分周のｎであり、スタッフ数カウント部３１は、０から最大ｎまでのカウントを繰り返す。
【０１３４】
位相計算部３２は、スタッフ数カウント部３１のカウント値を位相選択部３５の選択信号に変換する。
クロック分周部３３は、光入力信号をＳ／Ｐ変換部９０で１／ｎ分周して得たクロックＣｎを位相同期クロック生成部１０へのＰＬＬ基準クロックＣｐに分周する。
【０１３５】
位相遅延部３４を構成する各遅延部３４＿１〜３４＿ｎ−１は、基準クロックＣｐの遅延量をデータ１ビットの周期時間毎に可変にするため、遅延量の異なる（ｎ−１）個のディレイライン等の遅延素子でそれぞれ構成されている。
位相選択部３５は、位相遅延部３４からいずれか１つの遅延量を与えた基準クロックまたはクロック分周部３３から直接与えられた遅延量の無いクロックを選択し、１ビットのデスタッフ時の位相補正を行った基準クロックＣｐとして出力する。
【０１３６】
この場合の選択は、位相計算部３２で計算した位相情報を用いる。
なお、同図に示したＳ／Ｐ変換部９０は、図１４におけるビット同期部２２０に相当しており、図２７では、説明のため光信号の１／ｎ分周クロックを出力するように示しているが、これは、図１４における１／ｎｍ分周に相当している。
【０１３７】
図２８は、図２７に示したクロック位相補正部３０の動作を説明するための図であり、特に位相同期クロック生成部１０内との接続関係を示している点が図２７と異なっている。
図示の如く、位相同期クロック生成部１０は、位相比較器１１、ＬＰＦ  １２、及びＶＣＯ  １３で構成されている。この構成は、図２に示す送信側多重化装置における位相同期クロック生成部１０も同様である。また、クロック位相補正部３０から出力されるＰＬＬ基準クロックＣｐは、位相同期クロック生成部１０内の位相比較器１１に入力されている。
【０１３８】
この場合、位相選択部３５が選択する信号の例を示したものが図２９に示されている。
同図（１）は、光入力信号の１／ｎ分周クロックを示している。これは、通常時に位相比較信号として使用される。同図（２）は１／ｎ周期遅延信号であり、１／ｎ位相遅延部３４＿１から出力される信号である。これは、同図（１）の信号を１ビット時間だけ遅延させた信号であり、１ビット目のデスタッフ時に位相比較信号として使用する。
【０１３９】
同様に同図（３）〜同図（６）は、それぞれ、２／ｎ周期遅延信号、３／ｎ周期遅延信号、４／ｎ周期遅延信号、及び（ｎ−１）／ｎ周期遅延信号を示している。
同図（１）に示した信号から、１ビットのデスタッフが行われる毎に、同図（２）、同図（３）、同図（４）・・・のように位相比較信号を選択すれば、位相同期クロックの補正をビット単位で行うことが可能になる。
【０１４０】
受信側多重化装置の実施例（２）
図３０は、受信側多重化装置の実施例（２）を示したものであり、これは上記の実施例（１）の変形例である。同図の光モジュール３１０、ビット同期部３２０、フレーム同期部３３０、ビットスタッフ検出部３４０、オーバーヘッド分離部３５０、ビットスタッフ分離部３６０、クロック乗換部３７０、Ｐ／Ｓ変換部３８０、及び電気／光変換部３９０は、それぞれ、図１４に示した実施例（１）の光／電気変換部２１０、ビット同期部２２０、フレーム同期部２３０、ビットスタッフ検出部２４０、オーバーヘッド分離部２５０、ビットスタッフ分離部２６０、クロック乗換部２７０、Ｐ／Ｓ変換部２８０、及び電気／光変換部２９０に相当している。
【０１４１】
この実施例（２）と上記の実施例（１）との違いは、実施例（２）では、クロック位相補正部４０を光モジュール３１０内に設け、ビットスタッフ分離部３６０で分離したビットスタッフのデスタッフ情報を光モジュール３１０内のクロック位相補正部４０に通知するようにし、ここで、位相補正を行った基準クロックを元に、光モジュール３１０外の位相同期クロック生成部１０が出力信号のクロックを生成するものである。
【０１４２】
図３１は、上記の実施例（２）におけるクロック位相補正部４０の構成例を示したものであり、光モジュール３１０は光／電気変換部３１１、Ｓ／Ｐ変換部３１２クロック、及びクロック位相補正部４０で構成されており、クロック位相補正部４０はさらに、分周部４１及び遅延挿入部４２で構成されている。
【０１４３】
クロック位相補正部４０の動作において、分周部４１は、光／電気変換部３１１で光入力信号から抽出した入力信号周波数のクロックＣを分周し、位相同期クロック生成部１０に与えるためのＰＬＬ基準クロックＣｐを生成する。遅延挿入部４２は、ビットスタッフ分離部３６０から通知される１ビットに分散したデスタッフ情報Ｉｄを入力し、分周部４１で生成される基準クロックＣｐを入力信号の１ビット分遅延させる。
【０１４４】
この動作をさらに図３２を用いて具体的に説明する。同図に示す如く、光モジュール３１０のクロック位相補正部４０から出力されるＰＬＬ基準クロックＣｐは、位相同期クロック生成部１０の位相比較器１１に入力される。なお、位相同期クロック生成部１０の構成は、図２８に示したものと同様である。
【０１４５】
この場合の光入力信号の１／ｎ分周クロック、デスタッフ情報、及び位相比較信号の関係を図３３を用いて説明する。
同図（１）は、光入力信号の１／ｎ分周クロックを示したものであり、通常時にＰＬＬ基準クロックＣｐとして出力される信号である。
【０１４６】
ここで、ビットスタッフを分離（デスタッフ）した場合、ビットスタッフ分離部３６０から、同図（２）に示す様なデスタッフ情報Ｉｄが遅延挿入部４２に入力されるため、何ビット目のビットスタッフかに応じて遅延量を制御することにより、同図（３）に示す位相比較信号（基準クロックＣｐ）が光入力信号クロックの１ビット分ずつ補正を受けて出力されることになる。
【０１４７】
この場合、入力信号の１／ｎ分周クロックの１周期のいずれかのビットで遅延量が制御される。
受信側多重化装置の実施例（３）
図３４は、受信側多重化装置の実施例（３）として、バイト単位で挿入されたスタッフをデスタッフ時に１ビットに分散し、クロック遅延量を切り換えてクロック位相補正を行うものである。
【０１４８】
同図は、光／電気変換部４１０、ビット同期部４２０、フレーム同期部４３０、スタッフ検出部４４０、オーバーヘッド分離部４５０、クロック乗換部４６０、Ｐ／Ｓ変換部４７０、及び電気／光変換部４８０、スタッフ分散部５０、クロック位相補正部３０、位相同期クロック生成部１０、及び分周部２０によって構成されている。
【０１４９】
この実施例（３）と図１４に示した実施例（１）との違いは、実施例（１）におけるビットスタッフ分離部２６０の代わりに実施例（３）では、スタッフ分散部５０が挿入されていることである。
図３５は、実施例（３）におけるスタッフ分散部５０及びクロック位相補正部３０の構成例を示したものである。スタッフ分散部５０は、スタッフ発生間隔監視部５１及びビット分散部５２によって構成されている。
【０１５０】
スタッフ発生間隔監視部５１は、スタッフ検出部４４０から通知されたスタッフデータＳＤの発生間隔を監視し、ビット分散部５２は、バイト単位のスタッフを、スタッフ発生間隔監視部５１から通知される発生間隔にビット単位で均等分散する。
このように、スタッフを１ビット毎に分散し、ビットに分散したデスタッフ情報Ｉｄをビット分散部５２からクロック位相補正部３０のスタッフ数カウント部３１に与えるようにする。
【０１５１】
なお、クロック位相補正部３０の構成は、図２７に示した実施例（１）におけるクロック位相補正部３０の構成と同様である。但し、実施例（３）におけるクロック位相補正部３０は、ビットに分散したデスタッフ情報Ｉｄがスタッフ分散部５０内のビット分散部５２からクロック位相補正部３０内のスタッフ数カウント部３１に与えられる点が実施例（１）のものとは異なっている。
【０１５２】
受信側多重化装置の実施例（４）
図３６は、受信側多重化装置の実施例（４）を示しており、これは実施例（３）の変形例である。同図の光モジュール５１０、ビット同期部５２０、フレーム同期部５３０、スタッフ検出部５４０、オーバーヘッド分離部５５０、クロック乗換部５６０、Ｐ／Ｓ変換部５７０、及び電気／光変換部５８０は、それぞれ、図３４に示した実施例（３）の光／電気変換部４１０、ビット同期部４２０、フレーム同期部４３０、スタッフ検出部４４０、オーバーヘッド分離部４５０、クロック乗換部４６０、Ｐ／Ｓ変換部４７０、及び電気／光変換部４８０に相当している。
【０１５３】
図３７は、この実施例（４）におけるスタッフ分散部５０及びクロック位相補正部４０の構成例を示したものである。スタッフ分散部５０は、スタッフ発生間隔監視部５１及びビット分散部５２によって構成されている。
スタッフ発生間隔監視部５１は、スタッフ検出部４４０から通知されたスタッフデータＳＤの発生間隔を監視し、ビット分散部５２は、バイト単位のスタッフをスタッフ発生間隔監視部５１から通知される発生間隔にビット単位で均等分散する。
【０１５４】
このように、スタッフを１ビット毎に分散し、ビットに分散したデスタッフ情報Ｉｄをビット分散部５２から光モジュール５１０内のクロック位相補正部４０の遅延挿入部４２に与えるようにしている。
なお、クロック位相補正部４０の構成は、図３２に示した実施例（２）におけるクロック位相補正部４０の構成と同様である。但し、実施例（４）におけるクロック位相補正部４０は、ビットに分散したデスタッフ情報Ｉｄがスタッフ分散部５０内のビット分散部５２からクロック位相補正部４０内の遅延挿入部４２に与えられる点が実施例（２）のものとは異なっている。
（付記１）
高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換ステップと、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成ステップと、
該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入するビットスタッフ挿入ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記２）
高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出ステップと、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記３）
高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出ステップと、
該スタッフの検出間隔に応じて、該スタッフを構成する１ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散ステップと、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正ステップと、
を備えたことを特徴とするジッタ抑制方法。
（付記４）付記２または３において、
該クロック位相補正ステップが、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするステップと、該カウント数に応じて位相遅延量を計算する位相計算ステップと、該高次伝送フレームの伝送クロックを１／Ｎ分周したクロックをさらに所定の分周比で分周するステップと、該所定の分周比で分周したクロックをそれぞれ１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させるステップと、該位相遅延量に基づき該所定の分周比で分周したクロック又は該１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させたクロックのいずれか１つを選択して該基準クロックとして出力する位相選択ステップと、を有することを特徴とするジッタ抑制方法。
（付記５）付記２または３において、
該クロック位相補正ステップが、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成するステップと、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入ステップと、を有することを特徴とするジッタ抑制方法。
（付記６）
高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行うクロック乗換部と、
該クロック乗換時に、所定データ長のスタッフを生成するスタッフ生成部と、
該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入するビットスタッフ挿入部と、
を備えたことを特徴とするジッタ抑制装置。
（付記７）付記６において、
該ビットスタッフ挿入部は、該所定ビット数のパラレルデータを入力するデータ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該所定ビット数以下のデータビットを該ビットスタッフの数に応じて保持するデータビット保持部と、該データ入力部と該データ出力部と該データビット保持部との間でビット切換えを行うビット切換部と、該スタッフ検出部が検出したスタッフの生成間隔を監視するスタッフ生成間隔監視部と、該生成間隔に応じて該スタッフをビットスタッフとして該生成間隔に均等分散させるビット分散部と、該ビット分散部によって分散されたビットスタッフを挿入するために該ビット切換部を制御するビット切換制御部と、を有することを特徴としたジッタ抑制装置。
（付記８）
高次伝送フレームの任意の１ビットに挿入されたビットスタッフを、低速の論理回路で処理可能な所定ビット数のパラレルデータから検出するビットスタッフ検出部と、
該ビットスタッフを該パラレルデータから分離すると共にこれに応じたデスタッフ情報を出力するビットスタッフ分離部と、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、
を備えたことを特徴とするジッタ抑制装置。
（付記９）付記８において、
該ビットスタッフ分離部は、第１のタイミングで該所定ビット数のパラレルデータを入力する第１データ入力部と、該第１のタイミングの直前のタイミングで該所定ビット数のパラレルデータを入力する第２データ入力部と、該所定ビット数のパラレルデータを出力するデータ出力部と、該第１データ入力部と該第２データ入力部と該データ出力部とのビット切換えを行うビット切換部と、該ビットスタッフ検出部からの情報に基づき該ビットスタッフの位置を検出すると共に該デスタッフ情報を出力するビットスタッフ検出部と、該ビットスタッフ検出部によって検出されたビットスタッフの位置に基づき該ビットスタッフを分離するよう該ビット切換部を制御するビットスタッフ分離制御部と、を有することを特徴としたジッタ抑制装置。
（付記１０）
高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出するスタッフ検出部と、
該スタッフの検出間隔に応じて、該スタッフを構成する１ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力するスタッフ分散部と、
該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するクロック位相補正部と、
を備えたことを特徴とするジッタ抑制装置。
（付記１１）付記８または１０において、
該クロック位相補正部が、該デスタッフ情報に基づき分離したビットスタッフの数をカウントするスタッフ数カウント部と、該カウント数に応じて位相遅延量を計算する位相計算部と、該高次伝送フレームの伝送クロックを１／Ｎ分周したクロックをさらに所定の分周比で分周するクロック分周部と、該所定の分周比で分周したクロックをそれぞれ１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させるＮ−１個の位相遅延部と、該位相遅延量に基づき該所定の分周比で分周したクロック又は該１／Ｎ位相から（Ｎ−１）／Ｎ位相まで遅延させたクロックのいずれか１つを選択して該基準クロックとして出力する位相選択部と、を有することを特徴とするジッタ抑制装置。
（付記１２）付記８または１０において、
該クロック位相補正部が、該高次伝送フレームの伝送クロックを所定の分周比で分周して該基準クロックを生成する分周部と、該デスタッフ情報に基づき、該基準クロックの位相を該ビットスタッフの分離によって生じる位相遅延分だけ遅延させる遅延挿入部と、を有することを特徴とするジッタ抑制装置。
【０１５５】
【発明の効果】
以上説明したように、本発明に係るジッタ抑制方法及び装置によれば、高次伝送フレームに多重化する任意の伝送信号のクロック乗換を、低速の論理回路で処理可能な所定ビット数のパラレルデータ毎に行い、該クロック乗換時に、所定データ長のスタッフを生成し、該スタッフの生成間隔に応じ、該スタッフを構成する１ビットずつのビットスタッフを該生成間隔内に均等分散したタイミングで該所定ビット数のパラレルデータの任意の１ビットに挿入するように構成したので、このようにして挿入されたスタッフをデスタッフする際には、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数が高いＰＬＬの使用が可能になる。
【０１５６】
また、本発明に係るジッタ抑制方法及び装置によれば、高次伝送フレームから、低速の論理回路で処理可能な所定ビット数の自然数倍のデータ長を有するスタッフを検出し、該スタッフの検出間隔に応じて、該スタッフを構成する１ビットずつのビットスタッフを、該検出間隔内に均等分散したタイミングでデスタッフしたことを示すデスタッフ情報を出力し、該デスタッフ情報に基づき、該高次伝送フレームに多重化された任意の伝送信号を再生するための基準クロックの位相を、該ビットスタッフの分離によって生じる位相差分だけ補正するように構成したので、高次伝送フレーム中に挿入された複数ビットのデータ長を有するスタッフを、デスタッフ時に細かく分散することができ、抑圧すべきジッタ量が小さくなり、ジッタ周波数が高くなるため、カットオフ周波数の高いＰＬＬを使用することが可能となる。
【図面の簡単な説明】
【図１】本発明の基本原理を説明するためのグラフ図である。
【図２】本発明に係る送信側多重化装置の実施例を示したブロック図である。
【図３】本発明に係るジッタ量と入力信号の周波数偏差の関係を示したグラフ図である。
【図４】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入部の詳細な構成例を示したブロック図である。
【図５】スタッフ発生のタイミングを説明するためのグラフ図である。
【図６】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入動作例（１）を示したブロック図である。
【図７】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入動作例（２）を示したブロック図である。
【図８】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ（１）を示したブロック図である。
【図９】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ（２）を示したブロック図である。
【図１０】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ（３）を示したブロック図である。
【図１１】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ（４）を示したブロック図である。
【図１２】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ（５）を示したブロック図である。
【図１３】本発明に係る送信側多重化装置の実施例におけるビットスタッフ挿入時の信号の流れ（６）を示したブロック図である。
【図１４】本発明に係る受信側多重化装置の実施例（１）を示したブロック図である。
【図１５】本発明に係る受信側多重化装置の実施例（１）におけるビットスタッフ分離部の詳細な構成例を示したブロック図である。
【図１６】本発明に係る受信側多重化装置の実施例（１）におけるビットスタッフのデスタッフ動作例（１）を示したブロック図である。
【図１７】本発明に係る受信側多重化装置の実施例（１）におけるビットスタッフのデスタッフ動作例（２）を示したブロック図である。
【図１８】本発明に係る受信側多重化装置の実施例（１）におけるビットスタッフのデスタッフ動作例（３）を示したブロック図である。
【図１９】本発明に係る受信側多重化装置の実施例（１）におけるデスタッフ時の信号の流れ（１）を示したブロック図である。
【図２０】本発明に係る受信側多重化装置の実施例（１）におけるデスタッフ時の信号の流れ（２）を示したブロック図である。
【図２１】本発明に係る受信側多重化装置の実施例（１）におけるデスタッフ時の信号の流れ（３）を示したブロック図である。
【図２２】本発明に係る受信側多重化装置の実施例（１）におけるデスタッフ時の信号の流れ（４）を示したブロック図である。
【図２３】本発明に係る受信側多重化装置の実施例（１）におけるデスタッフ時の信号の流れ（５）を示したブロック図である。
【図２４】本発明に係る受信側多重化装置の実施例（１）におけるデスタッフ時の信号の流れ（６）を示したブロック図である。
【図２５】本発明に係る受信側多重化装置の実施例（１）におけるデスタッフ時の信号の流れ（７）を示したブロック図である。
【図２６】本発明に係る受信側多重化装置の実施例（１）におけるデスタッフ時の信号の流れ（８）を示したブロック図である。
【図２７】本発明に係るクロック位相補正部の構成例（１）を示したブロック図である。
【図２８】本発明に係るクロック位相補正部の構成例（１）と位相同期クロック生成部との関係を示したブロック図である。
【図２９】本発明に係る受信側多重化装置の実施例（１）における位相選択部への入力信号例を示したタイムチャート図である。
【図３０】本発明に係る受信側多重化装置の実施例（２）を示したブロック図である。
【図３１】本発明に係るクロック位相補正部の構成例（２）を示したブロック図である。
【図３２】本発明に係るクロック位相補正部の構成例（２）と位相同期クロック生成部との関係を示したブロック図である。
【図３３】クロック位相補正部の構成例（２）の入出力を示したタイムチャート図である。
【図３４】本発明に係る受信側多重化装置の実施例（３）を示したブロック図である。
【図３５】本発明に係る受信側多重化装置の実施例（２）におけるスタッフ分散部とクロック位相補正部との関係を示したブロック図である。
【図３６】本発明に係る受信側多重化装置の実施例（４）を示したブロック図である。
【図３７】本発明に係る受信側多重化装置の実施例（４）におけるスタッフ分散部とクロック位相補正部との関係を示したブロック図である。
【図３８】一般的な高次多重化伝送システムを示したブロック図である。
【図３９】１０Ｇｂｐｓ高速光伝送信号の送受信を説明するためのブロック図である。
【図４０】基準クロックと位相比較部入力信号との信号と関係を説明するための図である。
【図４１】ジッタの概要を説明するための図である。
【図４２】ジッタ抑圧の説明をするためのグラフ図である。
【図４３】ジッタ量と信号の周波数偏差の関係を示したグラフ図である。
【符号の説明】
１，２  多重化装置
３，４  中継器
１０  位相同期クロック生成部
２０  分周部
３０，４０  クロック位相補正部
５０  スタッフ分散部
１＿１１，１１０，２１０，３１１，４１０，５１１  光／電気変換部
１＿１０，１＿４０，３１０，５１０  光モジュール
１＿１２，１＿２１，１＿３２，１＿４１  速度変換部
１２０，２２０，３２０，４２０，５２０  ビット同期部
１３０，２７０，３７０，４６０，５６０  クロック乗換部
１４０  ビットスタッフ挿入部
２４０，３４０  ビットスタッフ検出部
１８０  スタッフ生成部
４４０，５４０  スタッフ検出部
１５０  オーバーヘッド挿入部
２５０，３５０，４５０，５５０  オーバーヘッド分離部
２６０，３６０  ビットスタッフ分離部
１６０，２８０，３８０，４７０，５７０  Ｐ／Ｓ変換部
１＿４２，１７０，２９０，３９０，４８０，５８０  電気／光変換部
図中、同一符号は同一または相当部分を示す。
【図１】
2004282632.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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