(57)【要約】【課題】多層プリント回路基板における設計の省力化を図りつつ、多品種への対応を容易にする。【解決手段】多層プリント回路基板１は、配線が形成された配線層２と、配線層３に電気的に接続されたアレイ層３とを有する。アレイ層３には、複数の受動素子が規則的に配列された汎用的な受動素子アレイを含む。そして、所望の回路を構成するために、受動素子アレイの中から選択された受動素子に関する電気的な接続が行われている。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の層を積層することによって構成された多層プリント回路基板において、
配線が形成された配線層と、
複数の受動素子が規則的に配列された汎用的な受動素子アレイを含み、前記配線層に電気的に接続されたアレイ層とを有し、
所望の回路を構成するために、前記受動素子アレイの中から選択された前記受動素子に関する電気的な接続が行われていることを特徴とする多層プリント回路基板。
【請求項２】
前記受動素子アレイは、同一種類の第１の受動素子群を含むことを特徴とする請求項１に記載された多層プリント回路基板。
【請求項３】
前記第１の受動素子群は、所定の電気的特性値を有する第１の受動素子と、前記第１の受動素子とは異なる電気的特性値を有する第２の受動素子とを含むことを特徴とする請求項２に記載された多層プリント回路基板。
【請求項４】
前記受動素子アレイは、前記第１の受動素子群とは異なる種類の第２の受動素子群を含むことを特徴とする請求項２または３に記載された多層プリント回路基板。
【請求項５】
前記アレイ層は、
基板薄膜と、
前記基板薄膜上に形成され、前記受動素子アレイを構成する前記受動素子のそれぞれが、互いに電気的に分離されている受動素子層と
を有することを特徴とする請求項１から４のいずれかに記載された多層プリント回路基板。
【請求項６】
前記受動素子は、キャパシタであって、
前記受動素子層は、
前記基板薄膜上に形成され、前記キャパシタの下部電極となる第１の導電薄膜と、
前記第１の導電薄膜上に形成された誘電薄膜と、
前記誘電薄膜上に形成され、前記キャパシタの上部電極となる第２の導電薄膜と
を有することを特徴とする請求項５に記載された多層プリント回路基板。
【請求項７】
前記下部電極は、複数の前記キャパシタに共通する共通電極であり、
前記上部電極は、前記キャパシタ毎に形成された個別電極であり、
所望の回路を構成するために選択された前記キャパシタに関して、前記受動素子層よりも上側に位置する配線は、前記上部電極に電気的に接続されていることを特徴とする請求項６に記載された多層プリント回路基板。
【請求項８】
前記下部電極は、前記キャパシタ毎に形成された個別電極であり、
前記上部電極は、前記キャパシタ毎に形成された個別電極であり、
所望の回路を構成するために選択された前記キャパシタに関して、前記受動素子層よりも上側に位置する第１の配線は、前記上部電極に電気的に接続されているとともに、前記受動素子層よりも下側に位置する第２の配線は、前記基板薄膜を貫通するビアホールを介して、前記下部電極に電気的に接続されていることを特徴とする請求項６に記載された多層プリント回路基板。
【請求項９】
前記キャパシタは、所定の方向に延在する前記下部電極と、所定の方向に延在する前記上部電極とが交差する部分に相当し、
所望の回路を構成するために選択された前記キャパシタに関して、前記受動素子層よりも上側に位置する第１の配線は、前記上部電極に電気的に接続されているとともに、前記受動素子層よりも上側に位置する第２の配線は、前記誘電体膜を貫通するビアホールを介して、前記下部電極に電気的に接続されていることを特徴とする請求項６に記載された多層プリント回路基板。
【請求項１０】
所望の回路を構成するために選択された前記キャパシタに関して、前記上部電極から前記下部電極を介して前記基板薄膜の下面に至るビアホールが形成されており、前記受動素子層よりも上側に位置する第１の配線と、前記受動素子層よりも下側に位置する第２の配線とは、前記ビアホールを介して、互いに電気的に接続されていることを特徴とする請求項６に記載された多層プリント回路基板。
【請求項１１】
前記ビアホールの内壁には、前記第１の配線および前記第２の配線と、前記上部電極および前記下部電極とを電気的に分離するための絶縁膜が形成されていることを特徴とする請求項１０に記載された多層プリント回路基板。
【請求項１２】
複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイにおいて、
前記受動素子アレイは、複数の受動素子が規則的に配列された汎用的なアレイであり、前記受動素子のそれぞれが互いに電気的に分離されており、かつ、所望の回路構成に応じて、前記受動素子アレイの中から使用する前記受動素子を任意に選択可能であることを特徴とする受動素子アレイ。
【請求項１３】
複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイにおいて、
基板薄膜と、
前記基板薄膜上に形成され、複数の受動素子が規則的に配列された汎用的な受動素子アレイを有し、かつ、前記受動素子のそれぞれが互いに電気的に分離されている受動素子層とを有し、
所望の回路構成に応じて、前記受動素子アレイの中から使用する前記受動素子を任意に選択可能であることを特徴とする受動素子アレイ。
【請求項１４】
前記受動素子アレイは、同一種類の第１の受動素子群を含むことを特徴とする請求項１２または１３に記載された受動素子アレイ。
【請求項１５】
前記第１の受動素子群は、所定の電気的特性値を有する第１の受動素子と、前記第１の受動素子とは異なる電気的特性値を有する第２の受動素子とを有することを特徴とする請求項１４に記載された受動素子アレイ。
【請求項１６】
前記受動素子アレイは、前記第１の受動素子群とは異なる種類の第２の受動素子群を含むことを特徴とする請求項１４または１５に記載された受動素子アレイ。
【請求項１７】
前記受動素子は、キャパシタであって、
前記受動素子層は、
前記基板薄膜上に形成され、前記キャパシタの下部電極となる第１の導電薄膜と、
前記第１の導電薄膜上に形成された誘電薄膜と、
前記誘電薄膜上に形成され、前記キャパシタの上部電極となる第２の導電薄膜と
を有することを特徴とする請求項１３に記載された受動素子アレイ。
【請求項１８】
複数の層を積層することによって構成された多層プリント回路基板の製造方法において、
配線を有する配線層を複数形成する第１のステップと、
複数の受動素子が規則的に配列された汎用的な受動素子アレイを有するアレイ層において、所望の回路構成に応じて、前記受動素子アレイの中から選択された前記受動素子に関する電気的な接続を行う第２のステップと、
前記複数の配線層の間に前記アレイ層を挿入することによって、前記多層プリント回路基板を構成する順序で積層された積層体を形成する第３のステップと、
前記積層体を一体化する第４のステップと
を有することを特徴とする多層プリント回路基板の製造方法。
【請求項１９】
複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイの製造方法において、
基板薄膜を用意する第１のステップと、
前記基板薄膜上に、複数の受動素子が規則的に配列された汎用的な受動素子アレイとなる受動素子層を形成する第２のステップとを有し、
所望の回路構成に応じて、前記受動素子アレイの中から使用する前記受動素子を任意に選択可能であることを特徴とする受動素子アレイの製造方法。
【請求項２０】
前記第２のステップは、
前記基板薄膜上に、キャパシタの下部電極となる第１の導電薄膜を形成するステップと、
前記第１の導電薄膜上に誘電薄膜を形成するステップと、
前記誘電薄膜上に、前記キャパシタの上部電極となる第２の導電薄膜を形成するステップと
を含むことを特徴とする請求項１９に記載された受動素子アレイの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多層プリント回路基板、受動素子アレイ、多層プリント回路基板の製造方法および受動素子アレイの製造方法に関する。
【０００２】
【従来の技術】
従来より、電子部品を内蔵した多層のプリント回路基板（ＰＣＢ）が提案されている。例えば、非特許文献１には、フレキシブル配線板上に各種の受動素子を薄膜形成し、これらを積層することで、回路を三次元的に形成する多層シートデバイス構造が開示されている。部品内蔵型のプリント回路基板では、基板表面に実装される個別部品の数を削減できるため、その分だけ基板表面の省スペース化と基板自体の小型化とを図ることができる。
【０００３】
【非特許文献１】
東田  隆亮  外５名、”部品内蔵配線板を実現する多層シートデバイス形成技術”「エレクトロニクス実装学会誌」Vol.5 No.7(2002)、P630−P635
【０００４】
【発明が解決しようとする課題】
一般に、多層プリント回路基板の設計は、品種によって機能や仕様が相違するため、品種毎に別個独立に行われることが多い。このようなフルカスタム性より、それぞれの品種の回路設計等に相当な労力および時間を費やすばかりでなく、品種間における共通性・共用性も少ない。
【０００５】
本発明の目的は、多層プリント回路基板における設計の省力化を図りつつ、多品種への対応を容易にすることである。
【０００６】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、複数の層を積層することによって構成された多層プリント回路基板を提供する。このプリント回路基板は、配線が形成された配線層と、複数の受動素子が規則的に配列された汎用的な受動素子アレイを含み、配線層に電気的に接続されたアレイ層とを有する。そして、所望の回路を構成するために、受動素子アレイの中から選択された受動素子に関する電気的な接続が行われている。
【０００７】
ここで、第１の発明において、受動素子アレイは、同一種類の第１の受動素子群を含んでいることが好ましい。この場合、第１の受動素子群は、所定の電気的特性値を有する第１の受動素子と、第１の受動素子とは異なる電気的特性値を有する第２の受動素子とを含んでいてもよい。また、受動素子アレイは、第１の受動素子群とは異なる種類の第２の受動素子群を含んでいてもよい。
【０００８】
また、第１の発明において、アレイ層は、基板薄膜と、基板薄膜上に形成され、受動素子アレイを構成する受動素子のそれぞれが、互いに電気的に分離されている受動素子層とを有することが好ましい。
【０００９】
また、第１の発明において、受動素子は、キャパシタであってもよい。この場合、受動素子層は、基板薄膜上に形成され、キャパシタの下部電極となる第１の導電薄膜と、第１の導電薄膜上に形成された誘電薄膜と、誘電薄膜上に形成され、キャパシタの上部電極となる第２の導電薄膜とを有する。
【００１０】
また、第１の発明におけるキャパシタの構成例として、下部電極は、複数のキャパシタに共通する共通電極であって、上部電極は、キャパシタ毎に形成された個別電極であってもよい。この場合、所望の回路を構成するために選択されたキャパシタに関して、受動素子層よりも上側に位置する配線は、上部電極に電気的に接続されている。また、別の構成例として、下部電極は、キャパシタ毎に形成された個別電極であって、上部電極は、キャパシタ毎に形成された個別電極であってもよい。この場合、所望の回路を構成するために選択されたキャパシタに関して、受動素子層よりも上側に位置する第１の配線は、上部電極に電気的に接続されているとともに、受動素子層よりも下側に位置する第２の配線は、基板薄膜を貫通するビアホールを介して、下部電極に電気的に接続されている。さらに、別の構成例として、キャパシタは、所定の方向に延在する下部電極と、所定の方向に延在する上部電極とが交差する部分に相当してもよい。この場合、所望の回路を構成するために選択されたキャパシタに関して、受動素子層よりも上側に位置する第１の配線は、上部電極に電気的に接続されているとともに、受動素子層よりも上側に位置する第２の配線は、誘電体膜を貫通するビアホールを介して、下部電極に電気的に接続されている。
【００１１】
また、第１の発明において、所望の回路を構成するために選択されたキャパシタに関して、上部電極から下部電極を介して基板薄膜の下面に至るビアホールが形成されており、受動素子層よりも上側に位置する第１の配線と、受動素子層よりも下側に位置する第２の配線とは、ビアホールを介して、互いに電気的に接続されていてもよい。なお、ビアホールの内壁には、第１の配線および第２の配線と、上部電極および下部電極とを電気的に分離するための絶縁膜が形成されていることが好ましい。
【００１２】
第２の発明は、複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイを提供する。この受動素子アレイは、複数の受動素子が規則的に配列された汎用的なアレイであり、受動素子のそれぞれが互いに電気的に分離されており、かつ、所望の回路構成に応じて、受動素子アレイの中から使用する受動素子を任意に選択可能である。
【００１３】
第３の発明は、複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイを提供する。この受動素子アレイは、基板薄膜と、基板薄膜上に形成され、複数の受動素子が規則的に配列された汎用的な受動素子アレイを有し、かつ、受動素子のそれぞれが互いに電気的に分離されている受動素子層とを有する。そして、所望の回路構成に応じて、受動素子アレイの中から使用する受動素子を任意に選択可能である。
【００１４】
ここで、第２または第３の発明において、受動素子アレイは、同一種類の第１の受動素子群を含むことが好ましい。この場合、第１の受動素子群は、所定の電気的特性値を有する第１の受動素子と、第１の受動素子とは異なる電気的特性値を有する第２の受動素子とを有していてもよい。また、受動素子アレイは、第１の受動素子群とは異なる種類の第２の受動素子群を含んでいてもよい。
【００１５】
また、第３の発明において、受動素子は、キャパシタであってもよい。この場合、受動素子層は、基板薄膜上に形成され、キャパシタの下部電極となる第１の導電薄膜と、第１の導電薄膜上に形成された誘電薄膜と、誘電薄膜上に形成され、キャパシタの上部電極となる第２の導電薄膜とを有する。
【００１６】
第４の発明は、複数の層を積層することによって構成された多層プリント回路基板の製造方法を提供する。この製造方法は、配線を有する配線層を複数形成する第１のステップと、複数の受動素子が規則的に配列された汎用的な受動素子アレイを有するアレイ層において、所望の回路構成に応じて、受動素子アレイの中から選択された受動素子に関する電気的な接続を行う第２のステップと、複数の配線層の間にアレイ層を挿入することによって、多層プリント回路基板を構成する順序で積層された積層体を形成する第３のステップと、積層体を一体化する第４のステップとを有する。
【００１７】
第５の発明は、複数の層を積層することによって構成された多層プリント回路基板の一層として用いられる受動素子アレイの製造方法を提供する。この製造方法は、基板薄膜を用意する第１のステップと、基板薄膜上に、複数の受動素子が規則的に配列された汎用的な受動素子アレイとなる受動素子層を形成する第２のステップとを有する。そして、所望の回路構成に応じて、受動素子アレイの中から使用する受動素子を任意に選択可能である。
【００１８】
ここで、第５の発明において、第２のステップは、基板薄膜上に、キャパシタの下部電極となる第１の導電薄膜を形成するステップと、第１の導電薄膜上に誘電薄膜を形成するステップと、誘電薄膜上に、キャパシタの上部電極となる第２の導電薄膜を形成するステップとを含むことが好ましい。
【００１９】
【発明の実施の形態】
図１は、本実施形態にかかる部品内蔵型の多層プリント回路基板の展開斜視図である。この多層プリント回路基板１は、複数の配線層２およびアレイ層３を積層することによって構成されている。それぞれの配線層２の上下面には、配線２ａが形成されている。また、それぞれの配線層２には、その上下を貫通する複数のビアホール２ｂが適宜の箇所に設けられている。ビアホール２ｂの内部には導電体が充填されており、これを介して、回路構成上必要な相互接続（上下面接続および層間接続）が行われる。なお、ビアホール２ｂ内への導電体の充填は、例えば、めっき法、導電体（例えば突起状バンプ）によるビアフィリング、或いは、導電ペーストの埋め込み等によって行われる。
【００２０】
一方、上下の配線層２によって挟持されたアレイ層３は、キャパシタ（Ｃ）、抵抗（Ｒ）、コイル（Ｌ）といった受動素子で構成された受動素子アレイを含み、隣接する上下の配線層２に電気的に接続されている。このアレイ層３には、複数のビアホール３ｂが適宜の箇所に設けられており、その内部に充填された導電体によって、回路構成上必要な相互接続（上下面接続、内部接続および層間接続）が行われる。
【００２１】
なお、本実施形態において、層間接続は、ビアホール２ｂ，３ｂ内に充填された導電体を電気的経路として用いることで行われる。しかしながら、層間接続の形態は、これに限定されるものではなく、例えば、層表面に形成された電極パッド同士の接合等を含めて、周知な接続手法を広く用いることができる。
【００２２】
図２は、アレイ層３として用いられる受動素子アレイの概略斜視図である。この受動素子アレイ４は、”汎用的”な受動素子群、例えばマトリクス状のように規則的に配列された複数の受動素子４ａによって構成されている。受動素子４ａは、受動素子アレイ４の１ユニット（受動素子ユニット）であって、これに対する電気的な接続が行われていない状態において、それぞれは互いに電気的に分離されている。受動素子アレイ４は、多数の個別部品を一体化して形成することも可能であるが、後述するような薄膜の積層体を用いることが好ましい。
【００２３】
ここで、”汎用的”とは、多層プリント回路基板１の品種に依存することなく使用できること、換言すれば、様々な回路構成に柔軟に対応可能なフレキシビリティを有することをいう。それゆえに、受動素子アレイ４は、個々の品種に応じて、受動素子４ａが取捨選択されるという冗長性を有する。ある品種の基板設計を行う場合、回路配置の上で好ましい受動素子４ａが回路要素として選択的に使用され、使用されない受動素子４ａは、この品種では冗長かつ無駄な要素となる（ただし、他品種では用いられるかもしれない）。このような冗長性を有する汎用的な受動素子アレイ４を、品種に関係なく使用することにより、個々の回路設計におけるフレキシビリティの向上と、設計・製造プロセスの共通化とを図ることができる。
【００２４】
受動素子アレイ４の中から選択された受動素子４ａは、これに配線２ａを接続することによって、全体的な回路の一部を構成する回路要素として使用される。選択された受動素子４ａの使用形態としては以下の４つが挙げられ、配線２ａの接続およびビアホール３ｂの形成に応じて、いずれか一つ、或いは、これらの組み合せとして設定される。なお、二端子型素子である受動素子４ａは、一例として、その上下にそれぞれ１つずつ端子が設けられているものとする。また、この例で用いられる配線としては、アレイ層３と隣接する上下の配線層２側の配線２ａを用いているが、これに代えて、或いは、これと併せて、アレイ層３自身に作り込まれた配線を用いてもよい。
【００２５】
（１）単体使用
単一の受動素子４ａを回路要素として使用する。例えば、同図のＡに示すように、単一の受動素子４ａの上下端子のそれぞれより、回路要素の入出力を取り出す。例えば、受動素子４ａがキャパシタの場合、この回路要素の電気的特性値（容量Ｃ）は、キャパシタ固有の容量値Ｃ0となる。受動素子アレイ４によって規定される二次元平面において、回路配置上、最も有利な受動素子４ａが選択される（以下の（２）〜（４）についても同様）。
【００２６】
（２）直列使用
複数の受動素子４ａを直列接続したものを回路要素として使用する。例えば、同図のＢに示すように、２つの受動素子４ａにおいて、下端子同士を共通接続した上で、それぞれの上端子より回路要素の入出力を取り出す。例えば、２つの受動素子４ａが同一容量のキャパシタの場合、この回路要素の容量Ｃは（Ｃ0×Ｃ0）／（Ｃ0＋Ｃ0）となる。この使用形態は、回路要素の電気的特性値として、受動素子４ａの固有値とは異なる値を設定する場合に有効である。
【００２７】
（３）並列使用
複数の受動素子４ａを並列接続したものを回路要素として使用する。例えば、同図のＣに示すように、２つの受動素子４ａにおいて、上端子同士を共通接続して入出力の一方を取り出し、下端子同士を共通接続して入出力の他方を取り出す。例えば、２つの受動素子４ａが同一容量のキャパシタの場合、この回路要素の容量Ｃは（Ｃ0＋Ｃ0）となる。この使用形態は、上記（２）と同様、回路要素の電気的特性値にバリエーションを持たせることで、回路設計におけるフレキシビリティの向上を図る観点より有効である。
【００２８】
（４）上下面間接続のための使用
受動素子４ａとしての機能を無効にして、アレイ層３の上下面を結ぶ電気的経路として使用する。例えば、同図のＤに示すように、単一の受動素子４ａにおいて、その上下を貫通するビアホール３ｂを設け、これを介して上下に配線２ａを電気的に接続する。
【００２９】
受動素子アレイ４は、単一種類の受動素子４ａ（例えばキャパシタユニット）によって構成してもよく、この場合には、これらの電気的特性値（容量値）が同一であってもよい。しかしながら、受動素子アレイ４としての汎用性が維持される限り、すべての受動素子４ａが同一種類である必要性はなく、また、すべての受動素子４ａの電気的特性値が同一である必要もない。したがって、例えば、キャパシタおよび抵抗の如く、種類が異なる複数の受動素子４ａで受動素子アレイ４を構成してもよい。また、単一種類の受動素子４ａで構成する場合であっても、例えば、その形状または材質等を変えることにより、その電気的特性値を変えてもよい。
【００３０】
図３は、多層プリント回路基板１の製造プロセスの説明図である。このプリント回路基板１は、典型的には、熱可塑性一括圧着プロセスによって製造されるが、熱硬化層上に固着する粘着層を用いて製造してもよい。まず、ステップ１では、配線層２のベース基板となる、例えばポリマー薄膜といった基板薄膜１０が用意される。続くステップ２では、基板薄膜１０上に金属薄膜１１が積層される。ステップ３では、金属薄膜１１に対して光露光およびエッチングを施すことにより、層毎に異なるパターンの配線２ａを有する配線層２がプリント形成される。ステップ４では、それぞれのシート状の配線層２において、ビアホール２ｂの形成および必要な相互接続が行われる。ステップ５では、隣り合った上下の配線層２の間に、アレイ層３が挿入され、プリント回路基板１の構成に応じた順序で積層された積層体が形成される。そして、ステップ６において、層２，３よりなる積層体を熱可塑性一括圧着等によって一体化することにより、部品内蔵型のプリント回路基板１が完成する。
【００３１】
つぎに、図４を参照しながら、受動素子アレイの一例として、キャパシタアレイを含むアレイ層３の製造プロセスについて説明する。シート状のアレイ層３には、高密度で配列されたキャパシタユニット２４ａの集合であるキャパシタアレイ２４が形成されている。アレイ層３は、上述した多層プリント回路基板１の製造プロセスとは別個に製造される。アレイ層３の製造者は、プリント回路基板１の製造者自身であってもよいが、それ以外の第三者であってもよい。基板製造者が第三者からの部品供給を受けるケースでは、通常、部品に関する製品保証が当該第三者によって行われることが多い。したがって、アレイ層３の供給を受ける基板製造者にとっては、自己が負うべき品質コントロール上のコストの低減が可能となる。また、通常、基板製造者は、アレイ層３を汎用的な部品として第三者からの供給を受け、これを自身でカスタマイズした後に、多層プリント回路基板１の一層として組み込むケースが想定される。
【００３２】
ステップ１１では、アレイ層３のベース基板となる基板薄膜２０が用意される。この基板薄膜２０は、上述したプリント回路基板１の製造プロセスで用いられる基板薄膜１０と同一材質のもの（例えばポリマー薄膜）を用いることが好ましい。これにより、アレイ層３をプリント回路基板１と同様の製造プロセスで製造でき、各層における材質の親和性も確保できる。
【００３３】
続くステップ１２からステップ１５では、キャパシタアレイ２４としての受動素子層の形成が行われる。まず、ステップ１２では、基板薄膜２０上に受動素子層の一つである金属薄膜２１が積層される。ステップ１３では、金属薄膜２１に対して光露光およびエッチングを施すことにより、行列状に配列した複数の下部電極２１ａがパターン形成される。それぞれの下部電極２１ａは、同一形状かつ同一面積を有するとともに、互いに離間している。ステップ１４では、下部電極２１ａが形成された基板薄膜２０上に、受動素子層の一つである誘電体膜２２が積層される。ステップ１５では、誘電体膜２２上に受動素子層の一つである金属薄膜２３が積層される。ステップ１６では、この金属薄膜２３に対して光露光およびエッチングを施すことにより、行列状に配列した複数の上部電極２３ａがパターン形成される。それぞれの上部電極２３ａは、同一形状かつ同一面積を有するとともに、互いに離間している。これにより、受動素子層２１ａ，２２，２３ａによって構成されるキャパシタアレイ２４が完成する。キャパシタアレイ２４を構成する各キャパシタユニット２４ａは、同一の容量値を有し、互いに電気的に分離されている。そして、ステップ１７では、製造しようとするプリント回路基板１の品種に応じて、電気的接続に関するカスタマイズを行うべく、ビアホール３ｂが適宜の位置に形成される。これにより、特定の品種に適合したカスタマイズされたアレイ層３が完成する。なお、必要に応じてアレイ層３自身に配線を形成してもよい。
【００３４】
キャパシタアレイ２４のカスタマイズの仕方は、キャパシタユニット２４ａの構造に応じて異なる。以下、キャパシタユニット２４ａの構成例を３つ挙げて、それぞれのカスタマイズの仕方について説明する。
【００３５】
（第１の構成例）
図５は、キャパシタユニット２４ａの第１の構成例を示す断面図である。上部電極２３ａは、キャパシタユニット２４ａ毎に形成された個別電極である。これに対して、下部電極２１ａは、複数のキャパシタユニット２４に共通する共通電極であって、これには接地電圧が印加されている。このタイプのカスタマイズは、受動素子層よりも上側に位置する配線２ａの接続に依存している。あるキャパシタユニット２４ａを回路要素として使用する場合、上側の配線２ａをこの上部電極２３ａに接続する。一方、使用しないキャパシタユニット２４ａに関しては、このような上部電極２３ａに対する配線接続を行わない。なお、このタイプでは、下部電極２１ａが共通電極であるため、上述した４つの使用形態（１）〜（４）のうち、（２）の直列使用ができないという制約がある。また、上記使用形態（４）の場合には、ビアホール３ｂを後述する図９のような構造にする必要がある。
【００３６】
（第２の構成例）
図６は、キャパシタユニット２４ａの第２の構成例を示す断面図である。上下の電極２１ａ，２３ａは、キャパシタユニット２４ａ毎に形成された個別電極である。このタイプのカスタマイズは、上下配線２ａの接続と、ビアホール３ｂの形成とに依存している。あるキャパシタユニット２４ａを回路要素として使用する場合、その下部電極２１ａに対応する位置に基板薄膜２０の上下を貫通するビアホール３ｂを形成する。その上で、受動素子層よりも上側に位置する配線２ａを上部電極２３ａに接続するとともに、これよりも下側に位置する配線２ａを下部電極２１ａに接続する。一方、使用しないキャパシタユニット２４ａに関しては、このようなビアホール形成と配線接続とを行わない。このタイプでは、上述した使用形態に関する制約なく、カスタマイズを自由に行うことができる（使用形態（１）〜（４）のすべてを実現可能）。
【００３７】
（第３の構成例）
図７は、キャパシタユニット２４ａの第３の構成例を示す断面図である。上下の電極２１ａ，２３ａは所定の方向に延在しており、これらが交差する部分がキャパシタユニット２４ａとなる。このタイプのカスタマイズは、受動素子層よりも上側に位置する配線２ａの接続と、ビアホール３ｂの形成位置とに依存している。あるキャパシタユニット２４ａを回路要素として使用する場合、その下部電極２１ａに対応する位置に、誘電体膜２２を貫通するビアホール３ｂを形成し、その上で、上下の電極２１ａ，２３ａに配線２ａをそれぞれ接続する。一方、使用しないキャパシタユニット２４ａに関しては、このようなビアホール形成と配線接続とを行わない。このタイプも、図６のタイプと同様、使用形態に関する制約なく、カスタマイズを自由に行うことができる。
【００３８】
なお、上述した使用形態（４）のように、あるキャパシタユニット２４ａに対応するエリアを単なる電気的経路として使用する場合、アレイ層３の上下を貫通するビアホール３ｂを形成する必要がある。以下、このビアホール８ｂの構成例を２つ挙げる。図８は、ビアホール３ｂの第１の構成例を示す断面図である。あるキャパシタユニット２４ａをこの用途で使用する場合、その上部電極２３ａから下部電極２１ａを介して基板薄膜２０の下面に至り、内部に導電体が存在するビアホール３ｂを形成する。そして、受動素子層よりも上側に位置する配線２ａと、受動素子層よりも下側に位置する配線２ａとを、このビアホール３ｂを介して電気的に接続する。これにより、上下の電極２１ａ，２３ａが導通するため、キャパシタとしての機能が無効になり、この部分が単なる電気的経路となる。図９は、ビアホール３ｂの第２の構成例を示す断面図である。図８に示したビアホール８ｂとの相違点は、ビアホール３ｂの内壁に比較的薄い絶縁膜３ｃが形成されている点である。これにより、上下の配線２ａ，２ａと電極２１ａ，２３ａとを電気的に分離できるため、インダクタンス上有利になる。
【００３９】
キャパシタアレイ２４を構成するキャパシタユニット２４ａは、すべてが同一の電極形状を有する必要はなく、例えば、図１０または図１１のような電極形状をあってもよい。図１０は、キャパシタアレイ２４の第１の構成例を示す上面図である。このキャパシタアレイ２４は、ある面積の矩形状電極を有する第１のキャパシタユニット群２４ｂと、これよりも小さな面積の矩形状電極を有する第２のキャパシタユニット群２４ｃとで構成されている。第１のキャパシタユニット群２４ｂのそれぞれは同一の容量値Ｃ1を有する。また、第２のキャパシタユニット２４ｃのそれぞれは同一の容量値Ｃ2を有するが、この容量値Ｃ2は容量値Ｃ1よりも小さい。このように、電気的特性値の異なる複数の受動素子群を設けることにより、回路要素としての容量値設定に関して、フレキシビリティの向上を図ることができる。図１１は、キャパシタアレイ２４の第２の構成例を示す上面図である。この例では、キャパシタユニット２４ａの高密度化を図るべく、その電極形状が六角形状になっている。
【００４０】
本実施形態では、多層プリント回路基板１の一層として、汎用的な受動素子アレイ４を有するアレイ層３が用いられる。そして、プリント回路基板１の品種に応じて、所望の回路を構成上で必要な受動素子４ａが受動素子アレイ４の中から選択され、ビアホール３ｂ等によって、その電気的な接続が行われる。このように、汎用的な受動素子アレイ４を使用することによって、回路設計上のフレキシビリティが向上し、様々な多層プリント回路基板１に対する対応が容易になる。その結果、多層プリント回路基板１の回路設計を省力化できるとともに、多層プリント回路基板１の開発や製造に要するコストの低減を図ることが可能となる。さらに、多層プリント回路基板１に受動素子４ａを内蔵することで、基板表面に実装される個別部品の数を削減できる。その結果、この個数を削減した分だけ、基板表面の省スペース化と基板自体の小型化とを図ることができる。
【００４１】
【発明の効果】
本発明では、多層プリント回路基板の一層として、複数の受動素子が規則的に配列された汎用的な受動素子アレイを含むアレイ層が用いられる。そして、所望の回路を構成するために、受動素子アレイの中から選択された受動素子に関する電気的な接続が行われる。これにより、プリント回路基板に関する回路設計の省力化を図ることができ、多品種への対応が容易になる。
【図面の簡単な説明】
【図１】多層プリント回路基板の展開斜視図
【図２】受動素子アレイの概略斜視図
【図３】多層プリント回路基板の製造プロセスの説明図
【図４】アレイ層の製造プロセスの説明図
【図５】キャパシタユニットの第１の構成例を示す断面図
【図６】キャパシタユニットの第２の構成例を示す断面図
【図７】キャパシタユニットの第３の構成例を示す断面図
【図８】ビアホールの第１の構成例を示す断面図
【図９】ビアホールの第２の構成例を示す断面図
【図１０】キャパシタアレイの第１の構成例を示す上面図
【図１１】キャパシタアレイの第２の構成例を示す上面図
【符号の説明】
１  多層プリント回路基板
２  配線層
２ａ  配線
２ｂ  ビアホール
３  アレイ層
３ｂ  ビアホール
３ｃ  絶縁膜
４  受動素子アレイ
４ａ  受動素子
１０  基板薄膜
１１  金属薄膜
２０  基板薄膜
２１  金属薄膜
２１ａ  下部電極
２２  誘電体膜
２３  金属薄膜
２３ａ  上部電極
２４  キャパシタアレイ
２４ａ  キャパシタユニット
２４ｂ  第１のキャパシタユニット群
２４ｃ  第２のキャパシタユニット群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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