(57)【要約】【課題】複数のチップを含む半導体集積回路において、ワイヤーボンディング等によらないで複数のチップ間を配線する。【解決手段】この半導体集積回路は、入出力パッド及び所定の回路が形成された第１の半導体基板１及び第２の半導体基板２と、第１の半導体基板に形成された回路と第２の半導体基板に形成された回路とを電気的に接続するための入出力パッド及び配線パターンが少なくとも形成された第３の半導体基板３とを具備する。【選択図】　図１
2004014772.tif 000002
【特許請求の範囲】
【請求項１】
入出力パッド及び所定の回路が形成された第１の半導体基板及び第２の半導体基板と、
前記第１の半導体基板に形成された回路と前記第２の半導体基板に形成された回路とを電気的に接続するための入出力パッド及び配線パターンが少なくとも形成された第３の半導体基板と、
を具備する半導体集積回路。
【請求項２】
前記第１の半導体基板に形成された回路と前記第２の半導体基板に形成された回路との接続を切り換えるためのスイッチ回路が前記第３の半導体基板に形成されている、請求項１記載の半導体集積回路。
【請求項３】
前記第１の半導体基板に形成された回路と前記第２の半導体基板に形成された回路との間で転送されるデータをクロック信号に同期してラッチするラッチ回路が前記第３の半導体基板に形成されている、請求項２記載の半導体集積回路。
【請求項４】
前記第１の半導体基板に形成された回路と前記第２の半導体基板に形成された回路との間で転送されるデータをクロック信号に同期してシフトするシフトレジスタが前記第３の半導体基板に形成されている、請求項２記載の半導体集積回路。
【請求項５】
前記スイッチ回路を制御するための制御回路が前記第３の半導体基板に形成されている、請求項２〜４のいずれか１項記載の半導体集積回路。
【請求項６】
前記スイッチ回路を制御するために前記制御回路において用いる制御情報を記憶するメモリ回路が前記第３の半導体基板に形成されている、請求項５記載の半導体集積回路。
【請求項７】
前記スイッチ回路を制御するために用いる制御信号を記憶するメモリ回路が前記第３の半導体基板に形成されている、請求項２〜４のいずれか１項記載の半導体集積回路。
【請求項８】
前記メモリ回路を制御するための制御回路が前記第３の半導体基板に形成されている、請求項７記載の半導体集積回路。
【請求項９】
第１の半導体基板及び第２の半導体基板に入出力パッド及び所定の回路を形成するステップ（ａ）と、
第３の半導体基板に、前記第１の半導体基板に形成される回路と前記第２の半導体基板に形成される回路とを電気的に接続するための入出力パッド及び配線パターンを少なくとも形成するステップ（ｂ）と、
前記第１及び第２の半導体基板の入出力パッドと前記第３の半導体基板の入出力パッドとを電気的に接続するステップ（ｃ）と、
を具備する半導体集積回路の製造方法。
【請求項１０】
ステップ（ｂ）が、前記第３の半導体基板に、前記第１の半導体基板に形成される回路と前記第２の半導体基板に形成される回路との接続を切り換えるためのスイッチ回路を形成することを含む、請求項９記載の半導体集積回路の製造方法。
【請求項１１】
ステップ（ｂ）が、前記第３の半導体基板に、前記第１の半導体基板に形成される回路と前記第２の半導体基板に形成される回路との間で転送されるデータをクロック信号に同期してラッチするラッチ回路を形成することを含む、請求項１０記載の半導体集積回路の製造方法。
【請求項１２】
ステップ（ｂ）が、前記第３の半導体基板に、前記第１の半導体基板に形成される回路と前記第２の半導体基板に形成される回路との間で転送されるデータをクロック信号に同期してシフトするシフトレジスタを形成することを含む、請求項１０記載の半導体集積回路の製造方法。
【請求項１３】
ステップ（ｂ）が、前記第３の半導体基板に、前記スイッチ回路を制御するための制御回路を形成することを含む、請求項１０〜１２のいずれか１項記載の半導体集積回路の製造方法。
【請求項１４】
ステップ（ｂ）が、前記第３の半導体基板に、前記スイッチ回路を制御するために前記制御回路において用いる制御情報を記憶するメモリ回路を形成することを含む、請求項１３記載の半導体集積回路の製造方法。
【請求項１５】
ステップ（ｂ）が、前記第３の半導体基板に、前記スイッチ回路を制御するために用いる制御信号を記憶するメモリ回路を形成することを含む、請求項１０〜１２のいずれか１項記載の半導体集積回路の製造方法。
【請求項１６】
ステップ（ｂ）が、前記第３の半導体基板に、前記メモリ回路を制御するための制御回路を形成することを含む、請求項１５記載の半導体集積回路の製造方法。
【請求項１７】
ステップ（ｃ）が、前記第１及び第２の半導体基板に前記第３の半導体基板をフリップチップ実装することを含む、請求項９〜１６のいずれか１項記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に半導体集積回路に関し、特に、大容量のメモリや大規模なユーザーゲートを有するシステムＬＳＩと呼ばれる半導体集積回路に関する。さらに、本発明は、そのような半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】
大規模な半導体集積回路を製造する場合には、製造プロセスにおける露光の精度等の理由により、半導体基板（以下、「チップ」ともいう）の大きさに制約がある。従って、大容量のメモリや大規模なユーザーゲートを有するシステムＬＳＩにおいては、このようなチップサイズの制約により、１つのチップで構成することができず、複数のチップを用いてシステムを構築する必要がある。
【０００３】
従来、複数のチップを用いてシステムＬＳＩを構成するためには、これらのチップをワイヤーボンディングによって配線するか、又は、リードフレーム等のパッケージ内基板を介して配線することにより、見掛け上の１チップ化を実現する手法が用いられていた。
【０００４】
しかしながら、このような従来の手法によれば、システムの種類によってチップ間の配線を変更しなければならないので、製造工程が煩雑になってしまう。また、システムの規模が拡大するのに伴ってチップ間の配線数が多くなると見込まれるので、チップ間の配線のために大きな面積が必要となる。
【０００５】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、複数のチップを含む半導体集積回路において、ワイヤーボンディング等によらないで複数のチップ間を配線することを目的とする。さらに、本発明は、そのような半導体集積回路において、複数のチップ間の配線を容易に変更できるようにすることを目的とする。
【０００６】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体集積回路は、入出力パッド及び所定の回路が形成された第１の半導体基板及び第２の半導体基板と、第１の半導体基板に形成された回路と第２の半導体基板に形成された回路とを電気的に接続するための入出力パッド及び配線パターンが少なくとも形成された第３の半導体基板とを具備する。
【０００７】
ここで、第１の半導体基板に形成された回路と第２の半導体基板に形成された回路との接続を切り換えるためのスイッチ回路が第３の半導体基板に形成されても良い。その場合には、第１の半導体基板に形成された回路と第２の半導体基板に形成された回路との間で転送されるデータをクロック信号に同期してラッチするラッチ回路、又は、クロック信号に同期してシフトするシフトレジスタが第３の半導体基板に形成されても良い。
【０００８】
また、スイッチ回路を制御するための制御回路が第３の半導体基板に形成されても良い。その場合には、スイッチ回路を制御するために制御回路において用いる制御情報を記憶するメモリ回路が第３の半導体基板に形成されても良い。
【０００９】
あるいは、スイッチ回路を制御するために用いる制御信号を記憶するメモリ回路が第３の半導体基板に形成されても良い。その場合には、メモリ回路を制御するための制御回路が第３の半導体基板に形成されても良い。
【００１０】
本発明に係る半導体集積回路の製造方法は、第１の半導体基板及び第２の半導体基板に入出力パッド及び所定の回路を形成するステップ（ａ）と、第３の半導体基板に、第１の半導体基板に形成される回路と第２の半導体基板に形成される回路とを電気的に接続するための入出力パッド及び配線パターンを少なくとも形成するステップ（ｂ）と、第１及び第２の半導体基板の入出力パッドと第３の半導体基板の入出力パッドとを電気的に接続するステップ（ｃ）とを具備する。
【００１１】
ここで、ステップ（ｂ）が、第３の半導体基板に、第１の半導体基板に形成される回路と第２の半導体基板に形成される回路との接続を切り換えるためのスイッチ回路を形成するようにしても良い。その場合には、ステップ（ｂ）が、第１の半導体基板に形成される回路と第２の半導体基板に形成される回路との間で転送されるデータをクロック信号に同期してラッチするラッチ回路、又は、クロック信号に同期してシフトするシフトレジスタを形成するようにしても良い。
【００１２】
また、ステップ（ｂ）が、第３の半導体基板に、スイッチ回路を制御するための制御回路を形成するようにしても良い。その場合には、ステップ（ｂ）が、第３の半導体基板に、スイッチ回路を制御するために制御回路において用いる制御情報を記憶するメモリ回路を形成するようにしても良い。
【００１３】
あるいは、ステップ（ｂ）が、第３の半導体基板に、スイッチ回路を制御するために用いる制御信号を記憶するメモリ回路を形成するようにしても良い。その場合には、ステップ（ｂ）が、第３の半導体基板に、メモリ回路を制御するための制御回路を形成するようにしても良い。
【００１４】
以上の製造方法において、ステップ（ｃ）が、第１及び第２の半導体基板に第３の半導体基板をフリップチップ実装するようにしても良い。
【００１５】
本発明によれば、複数のチップに形成された回路同士を配線用チップを用いて電気的に接続するため、ワイヤーボンディング等によらないで複数のチップ間を配線することが可能となる。さらに、配線用チップがスイッチ回路を含む場合には、複数のチップ間の配線を容易に変更できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路（システムＬＳＩ）の外観を示す図であり、（ａ）は平面図、（ｂ）は側面図である。このシステムＬＳＩは、入出力パッド及び所定の回路が形成された第１のチップ１及び第２のチップ２と、第１及び第２のチップに形成された回路同士を配線するための配線パターンが形成された配線用チップ３とによって構成されている。配線用チップ３には、第１のチップ１に形成された回路と第２のチップ２に形成された回路とを電気的に接続するための入出力パッド及び配線パターンが少なくとも形成されている。これにより、複数のチップを用いながら、仮想的に１つのＩＣとしてシステムＬＳＩを設計することが可能となる。
【００１７】
このシステムＬＳＩを製造するには、第１のチップ１及び第２のチップ２に入出力パッド及び所定の回路を形成し、配線用チップ３に、第１のチップ１に形成される回路と第２の半導体基板に形成される回路とを電気的に接続するための入出力パッド及び配線パターンを少なくとも形成する。その後、第１のチップ１と第２のチップ２との間に配線用チップ３をフリップチップ（Ｆｌｉｐ　Ｃｈｉｐ）実装することにより、第１及び第２のチップの入出力パッドと配線用チップの入出力パッドとを電気的に接続する。
【００１８】
図２は、本発明の第１の実施形態に係る半導体集積回路に含まれている配線用チップの表側を示す平面図である。図２に示すように、配線用チップ３は、配線マトリックス３０と、制御回路３１と、これらの回路に接続された複数の入出力パッドとを有している。なお、配線を固定式とする場合には、制御回路３１を省略しても良い。
【００１９】
図３は、本実施形態に係る半導体集積回路の構成を示すブロック図である。ここでは、図２に示す配線マトリックス３０が、スイッチ回路３２と、配線パターン３３とによって構成されている。制御回路３１は、第１のチップ１又は第２のチップ２からのインストラクションに従って、スイッチ回路３２における接続を変更する。これにより、演算内容や接続先を変更し、より複雑な演算に対応することが可能となる。
【００２０】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。ここでは、配線用チップ４が、制御回路４１と、第１のチップ１から第２のチップ２に信号を転送するスイッチ回路４２及びラッチ回路４３と、第２のチップ２から第１のチップ１に信号を転送するスイッチ回路４４及びラッチ回路４５とを含んでいる。
【００２１】
ラッチ回路４３は、第１のチップ１から供給されるクロック信号ＣＫ１に同期して、スイッチ回路４２から入力されるデータをラッチし、第２のチップ２に出力する。また、ラッチ回路４５は、第２のチップ２から供給されるクロック信号ＣＫ２に同期して、スイッチ回路４４から入力されるデータをラッチし、第１のチップ１に出力する。なお、ラッチ回路は、スイッチ回路の前後いずれに挿入しても良い。本実施形態によれば、複数のチップの間でクロック信号に同期して複数のデータをパラレルに転送する場合において、複数のデータの転送タイミングを揃えることにより、データ間のスキューを低減させることができる。
【００２２】
次に、本発明の第３の実施形態について説明する。
図５は、本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。ここでは、第２の実施形態におけるラッチ回路が、シフトレジスタに変更されている。シフトレジスタ５３は、第１のチップ１から供給されるクロック信号ＣＫ１に同期して、スイッチ回路５２から入力されるデータをシフトし、第２のチップ２に出力する。また、シフトレジスタ５５は、第２のチップ２から供給されるクロック信号ＣＫ２に同期して、スイッチ回路５４から入力されるデータをシフトし、第１のチップ１に出力する。なお、シフトレジスタは、スイッチ回路の前後いずれに挿入しても良い。本実施形態によれば、複数のチップの間でシリアル／パラレル変換又はパラレル／シリアル変換を行ったり、非同期で動作する複数のチップの間でデータのやりとりを行うことができる。
【００２３】
次に、本発明の第４の実施形態について説明する。
図６は、本発明の第４の実施形態に係る半導体集積回路に含まれている配線用チップの表側を示す平面図である。図６に示すように、配線用チップ６は、配線マトリックス６０と、メモリ回路６１と、制御回路６２と、これらの回路に接続された複数の入出力パッドとを有している。
【００２４】
図７は、本実施形態に係る半導体集積回路の構成を示すブロック図である。ここでは、図６に示す配線マトリックス６０が、スイッチ回路６３と、配線パターン６４とによって構成されている。制御回路６２は、第１のチップ１又は第２のチップ２から転送されるインストラクションに従って、スイッチ回路６３を制御するための作業手順（制御情報）をメモリ回路６１に記憶させることができる。これにより、第１又は第２のチップと配線用チップとの間におけるデータの転送量を抑制することができ、システムＬＳＩの動作効率を向上させることが可能となる。
【００２５】
次に、本発明の第５の実施形態について説明する。
図８は、本発明の第５の実施形態に係る半導体集積回路の構成を示すブロック図である。ここでは、配線用チップ７が、メモリ回路７１と、制御回路７２と、スイッチ回路７３及び配線パターン７４によって構成される配線マトリックスとを含んでいる。メモリ回路７１は、配線マトリックスの構造を記憶しており、第１のチップ１又は第２のチップ２から制御回路７２を介して供給されるインストラクションに従って、スイッチ回路７３を制御する制御信号を出力する。これにより、システムの動作に応じてビットを入れ替えてデータを転送することも可能となり、システムＬＳＩは、さらに複雑な演算に対応できるようになる。
【００２６】
【発明の効果】
以上述べたように、本発明によれば、複数のチップを含むシステムＬＳＩにおいて、ワイヤーボンディング等によらないで複数のチップ間を配線することが可能となる。さらに、配線用チップがスイッチ回路を含む場合には、複数のチップ間の配線を容易に変更できる。この配線用チップは、汎用性を有しており、接続されるチップの機能や種類によらずに予め製作することができるので、システムＬＳＩの開発における作業の効率化が図られることになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路の外観を示す図であり、（ａ）は平面図、（ｂ）は側面図である。
【図２】本発明の第１の実施形態に係る半導体集積回路に含まれている配線用チップの表側を示す平面図である。
【図３】本発明の第１の実施形態に係る本実施形態に係る半導体集積回路の構成を示すブロック図である。
【図４】本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図５】本発明の第３の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図６】本発明の第４の実施形態に係る半導体集積回路に含まれている配線用チップの表側を示す平面図である。
【図７】本発明の第４の実施形態に係る半導体集積回路の構成を示すブロック図である。
【図８】本発明の第５の実施形態に係る半導体集積回路の構成を示すブロック図である。
【符号の説明】
１　第１のチップ
２　第２のチップ
３〜７　配線用チップ
３０、６０　配線マトリックス
３１、４１、６２、７２　制御回路
３２、４２、４４、５２、５４、６３、７３　スイッチ回路
３３、６４、７４　配線パターン
４３、４５　ラッチ回路
５３、５５　シフトレジスタ
６１、７１　メモリ回路
【図１】
2004014772.tif 000003
【図２】
2004014772.tif 000004
【図３】
2004014772.tif 000005
【図４】
2004014772.tif 000006
【図５】
2004014772.tif 000007
【図６】
2004014772.tif 000008
【図７】
2004014772.tif 000009
【図８】
2004014772.tif 000010