(57)【要約】【課題】複数個のチップを配線基板上に積層して実装するマルチチップモジュールの密度実装を向上させる。【解決手段】マルチチップモジュール（ＭＣＭ）のフィルム基板１上には、２個のチップ２Ａ、２Ｂが重ねて実装され、それらの主面のボンディングパッドＢＰに接続された複数個のＡｕバンプ３を介してフィルム基板１の主面の配線４と電気的に接続されている。下層のチップ２Ｂは、上層のチップ２Ａよりも面積が小さく、その裏面（上面）に貼り付けた接着フィルム６を介して上層のチップ２Ａの主面に接着されている。フィルム基板１の主面に形成された配線４の一部には、突起電極８が接続されており、上層のチップ２ＡのＡｕバンプ３は、この突起電極８を介して配線４と電気的に接続されている。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
主面に配線が形成された配線基板と、前記配線基板の主面上にフリップチップ実装された第１の半導体チップと、前記第１の半導体チップ上に積層され、前記配線基板上にフリップチップ実装された第２の半導体チップとを有する半導体装置であって、
前記第１の半導体チップは、その主面に形成されたバンプ電極を介して前記配線基板の配線と電気的に接続され、
前記第２の半導体チップは、その主面に形成されたバンプ電極と、前記配線基板の配線上に形成された突起電極とを介して前記配線と電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記第２の半導体チップの面積は、前記第１の半導体チップの面積よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２の半導体チップは、接着フィルムを介して前記第１の半導体チップ上に接着されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の半導体チップと前記第２の半導体チップは、前記第２の半導体チップの主面のバンプ電極形成領域と前記第１の半導体チップとが重ならないように、互いの位置をずらして積層されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第１および第２の半導体チップと前記配線基板との間に封止樹脂が充填されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第１および第２の半導体チップは、樹脂によって気密封止されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２の半導体チップ上に積層され、前記配線基板上にフリップチップ実装された第３の半導体チップをさらに有し、
前記第３の半導体チップは、その主面に形成されたバンプ電極と、前記配線基板の配線上に形成された突起電極とを介して前記配線と電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第３の半導体チップの主面に形成された前記バンプ電極の高さは、前記第２の半導体チップの主面に形成された前記バンプ電極の高さよりも大きいことを特徴とする請求項７記載の半導体装置。
【請求項９】
前記第３の半導体チップの面積は、前記第２の半導体チップの面積よりも大きく、前記第２の半導体チップの面積は、前記第１の半導体チップの面積よりも大きいことを特徴とする請求項７記載の半導体装置。
【請求項１０】
以下の工程を有する半導体装置の製造方法：
（ａ）その主面に複数の配線を有し、前記複数の配線の一部に突起電極が形成された配線基板を準備する工程、
（ｂ）その主面に複数の半導体素子および複数の電極が形成された第１半導体チップおよび第２半導体チップを準備する工程、
（ｃ）前記第２の半導体チップの主面と前記第１の半導体チップの裏面とを対向させ、かつ前記第２の半導体チップの主面に形成された前記電極と前記第１の半導体チップとが重ならないように、前記第２の半導体チップの主面上に前記第１の半導体チップを積層する工程、
（ｄ）前記第１および第２の半導体チップのそれぞれの主面に形成された前記電極上にバンプ電極を形成する工程、
（ｅ）前記第１の半導体チップの主面に形成された前記バンプ電極を前記配線基板の配線上に接続し、前記第２の半導体チップの主面に形成された前記バンプ電極を前記配線基板の突起電極上に接続する工程。
【請求項１１】
前記第２の半導体チップの面積は、前記第１の半導体チップの面積よりも大きいことを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
以下の工程を有する半導体装置の製造方法：
（ａ）その主面に複数の配線を有し、前記複数の配線の一部に突起電極が形成された配線基板を準備する工程、
（ｂ）その主面に複数の半導体素子および複数の電極が形成された第１、第２および第３の半導体チップを準備する工程、
（ｃ）前記第３の半導体チップの主面と前記第２の半導体チップの裏面とを対向させ、かつ前記第３の半導体チップの主面に形成された前記電極と前記第２の半導体チップとが重ならないように、前記第３の半導体チップの主面上に前記第２の半導体チップを積層する工程、
（ｄ）前記第２の半導体チップの主面と前記第１の半導体チップの裏面とを対向させ、かつ前記第２の半導体チップの主面に形成された前記電極と前記第１の半導体チップとが重ならないように、前記第２の半導体チップの主面上に前記第１の半導体チップを積層する工程、
（ｅ）前記第１および第２の半導体チップのそれぞれの主面に形成された前記電極上に第１バンプ電極を形成し、前記第３の半導体チップの主面に形成された前記電極上に、前記第１バンプ電極よりも高さが大きい第２バンプ電極を形成する工程、
（ｆ）前記第１の半導体チップの主面に形成された前記第１バンプ電極を前記配線基板の配線上に接続し、前記第２の半導体チップの主面に形成された前記第１バンプ電極を前記配線基板の突起電極上に接続し、前記第３の半導体チップの主面に形成された前記第２バンプ電極を前記配線基板の突起電極上に接続する工程。
【請求項１３】
前記第１バンプ電極は、ボールボンディング法によって前記電極上に接続されたＡｕボールからなり、前記第２バンプ電極は、ボールボンディング法によって前記電極上に接続され、前記第１バンプ電極を構成する前記Ａｕボールよりも数の多いＡｕボールからなることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
以下の工程を有する半導体装置の製造方法：
（ａ）その主面に区画された複数のチップ実装領域を有し、前記チップ実装領域のそれぞれに複数の配線が形成され、前記複数の配線の一部に突起電極が形成されたマップ基板を準備する工程、
（ｂ）その主面に複数の半導体素子および複数の電極が形成された第１半導体チップおよび第２半導体チップを準備する工程、
（ｃ）前記第２の半導体チップの主面と前記第１の半導体チップの裏面とを対向させ、かつ前記第２の半導体チップの主面に形成された前記電極と前記第１の半導体チップとが重ならないように、前記第２の半導体チップの主面上に前記第１の半導体チップを積層する工程、
（ｄ）前記第１および第２の半導体チップのそれぞれの主面に形成された前記電極上にバンプ電極を形成する工程、
（ｅ）前記第１の半導体チップの主面に形成された前記バンプ電極を前記配線基板の配線上に接続し、前記第２の半導体チップの主面に形成された前記バンプ電極を前記マップ基板の突起電極上に接続することによって、前記チップ実装領域のそれぞれに前記第１および第２の半導体チップを実装する工程、
（ｆ）前記マップ基板の主面に実装された前記第１および第２の半導体チップを樹脂で封止する工程、
（ｇ）前記マップ基板を前記複数のチップ実装領域の境界部に沿ってダイシングすることにより、その主面に前記第１および第２の半導体チップが実装された複数の配線基板を得る工程。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、複数の半導体チップを同一の配線基板上に搭載したマルチチップモジュール（Ｍｕｌｔｉ−Ｃｈｉｐ　Ｍｏｄｕｌｅ；ＭＣＭ）に適用して有効な技術に関する。
【０００２】
【従来の技術】
フラッシュメモリやＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などのメモリＬＳＩを大容量化する対策の一つとして、これらのメモリＬＳＩが形成された半導体チップ（メモリチップ）を積層して単一のパッケージに封止したマルチチップモジュール構造が種々提案されている。
【０００３】
例えば特開平４−３０２１６４号公報は、一つのパッケージ内に同一機能、同一サイズの複数の半導体チップを絶縁層を介して階段状に積層し、それぞれの半導体チップの階段状部分に露出したボンディングパッドとパッケージのインナーリードとをワイヤを介して電気的に接続したパッケージ構造を開示している。
【０００４】
また、特開平１１−２０４７２０号公報は、絶縁性基板上に熱圧着シートを介して第１の半導体チップを搭載し、この第１の半導体チップ上に熱圧着シートを介して、外形寸法が第１の半導体チップよりも小さい第２の半導体チップを搭載し、第１および第２の半導体チップのボンディングパッドと絶縁性基板上の配線層とをワイヤを介して電気的に接続し、第１および第２の半導体チップとワイヤとを樹脂により封止したパッケージ構造を開示している。
【０００５】
【発明が解決しようとする課題】
配線基板上に複数個の半導体チップを積層して実装する従来のマルチチップモジュールは、複数個の半導体チップのそれぞれをワイヤボンディング方式で配線基板と接続するか、あるいは最下層の半導体チップのみをフリップチップ方式で接続し、他の半導体チップをワイヤボンディング方式で接続している。そのため、配線基板のチップ実装領域の周囲にボンディングワイヤの一端が接続される電極パッドを形成しなけらばならないので、配線基板の面積が大きくなり、マルチチップモジュールの密度実装が低下するという問題があった。
【０００６】
本発明の目的は、複数個のチップを配線基板上に積層して実装するマルチチップモジュールの密度実装を向上させる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明のマルチチップモジュールは、主面に配線が形成された配線基板と、前記配線基板の主面上にフリップチップ実装された第１の半導体チップと、前記第１の半導体チップ上に積層され、前記配線基板上にフリップチップ実装された第２の半導体チップとを有し、前記第１の半導体チップは、その主面に形成されたバンプ電極を介して前記配線基板の配線と電気的に接続され、前記第２の半導体チップは、その主面に形成されたバンプ電極と、前記配線基板の配線上に形成された突起電極とを介して前記配線と電気的に接続されている。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１１】
（実施の形態１）
図１に示すように、本実施の形態による半導体装置は、フィルム基板１の主面上に２個のチップ２Ａ、２Ｂを実装したマルチチップモジュール（ＭＣＭ）である。２個のチップ２Ａ、２Ｂは、フィルム基板１の上に重ねて実装され、それらの主面のボンディングパッドＢＰに接続された複数個のＡｕ（金）バンプ３を介してフィルム基板１の主面の配線４と電気的に接続されている。すなわち、チップ２Ａ、２Ｂのそれぞれは、フリップチップ方式によってフィルム基板１の上に実装されている。
【００１２】
上記２個のチップ２Ａ、２Ｂのうち、下層のチップ２Ｂは、例えば３２メガビット〜６４メガビットの記憶容量を有するＳＲＡＭが形成されたシリコンチップである。一方、上層のチップ２Ａは、例えば２５６メガビット〜５１６メガビットの記憶容量を有するフラッシュメモリが形成されたシリコンチップである。このフラッシュメモリは、メモリセルを構成するＭＯＳトランジスタのフローティングゲートに注入する電荷の量を制御することによって、しきい値電圧を段階的に変化させ、それぞれのしきい値電圧に複数ビットの情報を対応させて記憶する「多値」構成を採用することによって、記憶容量を増大させている。
【００１３】
ＳＲＡＭが形成された下層のチップ２Ｂは、フラッシュメモリが形成された上層のチップ２Ａよりも面積が小さく、その裏面（上面）に貼り付けた接着フィルム６を介して上層のチップ２Ａの主面に接着されている。チップ２Ａ、２Ｂの主面とフィルム基板１の主面との隙間には、チップ２Ａ、２Ｂとフィルム基板１との接続部を保護するためのアンダーフィル樹脂（封止樹脂）７が充填されている。
【００１４】
上記２個のチップ２Ａ、２Ｂを実装するフィルム基板１は、ポリイミド樹脂などの汎用樹脂フィルムと２層の配線４、５とを主体として構成された厚さ４０μｍ〜５０μｍ程度のフレキシブル配線基板である。配線４、５は、Ｃｕ（銅）からなり、その表面にはＮｉ（ニッケル）とＡｕのメッキが施されている。このフィルム基板１の主面に形成された配線４の一部には、Ｃｕの表面にＮｉとＡｕのメッキを施した突起電極８が接続されており、上層のチップ２ＡのＡｕバンプ３は、この突起電極８を介して配線４と電気的に接続されている。
【００１５】
フィルム基板１の下面には、主面側の配線４と電気的に接続された配線５が形成されており、それぞれの配線５には、マルチチップモジュール（ＭＣＭ）の外部接続端子を構成する半田バンプ９が接続されている。本実施の形態のマルチチップモジュール（ＭＣＭ）は、これらの半田バンプ９を介して電子機器のマザーボードなどに実装される。
【００１６】
次に、上記のように構成されたマルチチップモジュール（ＭＣＭ）の製造方法を説明する。
【００１７】
図２は、フラッシュメモリが形成されたチップ２Ａの平面図、図３は、ＳＲＡＭが形成されたチップ２Ｂの平面図である。図に示すように、長方形の平面形状を有するチップ２Ａ、２Ｂのそれぞれの主面には、対向する２つの短辺に沿ってボンディングパッドＢＰが形成されている。チップ２Ａ、２Ｂのそれぞれは、半導体ウエハの主面に区画された多数のチップ領域に周知の半導体製造技術を使って集積回路およびボンディングパッドＢＰを形成した後、半導体ウエハをダイシングしてチップ領域を個片化することにより製造される。
【００１８】
図４は、一部の配線４上に突起電極８を形成したフィルム基板１の断面図である。突起電極８は、例えば次のような方法で形成することができる。まず、配線４、５を形成したフィルム基板１上に突起電極８の高さに相当する膜厚を有する銅箔を接着する。次に、突起電極８を形成する領域の銅箔の表面をフォトレジスト膜で覆った後、銅箔をエッチングすることにより、フォトレジスト膜で覆われた領域の銅箔だけがフィルム基板１上に残る。その後、この銅箔の表面にＮｉとＡｕのメッキを施すことによって、突起電極８が完成する。
【００１９】
上記２個のチップ２Ａ、２Ｂをフィルム基板１に実装するには、まず図５に示すように、面積が小さいチップ２Ｂの裏面にこのチップ２Ｂと同一寸法の接着フィルム６を貼り付けた後、面積が大きいチップ２Ａの主面の中央部にチップ２Ｂを接着する。チップ２Ａとチップ２Ｂの接着は、周知のＡｇペーストやエポキシ系接着剤などを使って行ってもよいが、接着フィルム６を使うことにより、接着層の厚さを正確に制御することができる。
【００２０】
次に、図６に示すように、周知のボールボンディング装置を使い、チップ２Ａ、２ＢのボンディングパッドＢＰ上にＡｕボールをボンディングすることによって、Ａｕバンプ３を形成する。
【００２１】
次に、図７に示すように、フィルム基板１上に２個のチップ２Ａ、２Ｂを同時に実装する。このとき、チップ２ＢのＡｕバンプ３は、フィルム基板１の配線４と接続され、チップ２ＡのＡｕバンプ３は、フィルム基板１の一部の配線４上に形成された突起電極８と接続される。配線４の表面および突起電極８の表面にはそれぞれＡｕメッキが施されているので、Ａｕバンプ３と配線４、およびＡｕバンプ３と突起電極８は、それぞれＡｕ−Ａｕ接合を利用した熱圧着によって電気的に接続することができる。
【００２２】
次に、図８に示すように、Ａｕバンプ３と配線４との接続部やＡｕバンプ３と突起電極８との接続部を保護するために、チップ２Ａ、２Ｂとフィルム基板１との隙間にアンダーフィル樹脂７を充填する。
【００２３】
その後、フィルム基板１の下面の配線５にＳｎ（錫）−鉛（Ｐｂ）合金半田あるいはＰｂを含まないＰｂフリー合金半田からなる半田バンプ９を接続することによって、前記図１に示す本実施の形態のマルチチップモジュール（ＭＣＭ）が完成する。半田バンプ９を配線５に接続するには、あらかじめボール状に成形した半田ボールをフラックスなどを使って配線５の表面に供給した後、この半田ボールをリフローする。
【００２４】
このように、本実施の形態のマルチチップモジュール（ＭＣＭ）は、フィルム基板１の主面上に２個のチップ２Ａ、２Ｂを重ねて実装し、フリップチップ方式によってフィルム基板１と接続するので、フィルム基板１は、チップ２Ａの面積とほぼ同じサイズのものを使用することができる。これにより、ワイヤボンディング方式、あるいはワイヤボンディング方式とフリップチップ方式を併用して２個のチップを実装する場合に比べて、フィルム基板１の面積を縮小することができるので、高密度実装に適したマルチチップモジュール（ＭＣＭ）を実現することができる。また、２個のチップ２Ａ、２Ｂを同時にフィルム基板１と接続するので、ワイヤボンディング方式とフリップチップ方式を併用した実装方法に比べて、製造工程を簡略化することができる。
【００２５】
フラッシュメモリが形成されたチップ２Ａは、上記の例のように、チップ２Ａの２つの短辺に沿ってボンディングパッドＢＰを配置したものの他、図９に示すように、チップ２Ａの一辺に沿ってボンディングパッドＢＰを配置したものもある。このようなチップ２Ａを使用する場合は、図１０、図１１に示すように、チップ２Ａの主面上にＳＲＡＭが形成されたチップ２Ｂを接着する際、２つのチップ２Ａ、２Ｂを互いにずらせて重ねるとよい。そして、図１２に示すように、チップ２Ａ、２ＢのボンディングパッドＢＰ上にＡｕバンプ３を形成した後、図１３に示すように、フィルム基板１上にチップ２Ａ、２Ｂを同時に実装する。この場合も、チップ２ＢのＡｕバンプ３は、フィルム基板１の配線４と接続され、チップ２ＡのＡｕバンプ３は、フィルム基板１の一部の配線４上に形成された突起電極８と接続される。
【００２６】
（実施の形態２）
本実施の形態は、配線基板の主面上に３個のチップ２Ａ、２Ｂ、２Ｃを実装したマルチチップモジュール（ＭＣＭ）である。
【００２７】
本実施の形態のマルチチップモジュール（ＭＣＭ）を製造するには、まず図１４に示すように、面積が最も大きいチップ２Ａの主面上に接着フィルム６を使ってチップ２Ｂを接着し、さらにチップ２Ｂの主面上に接着フィルム６を使ってチップ２Ｃを接着する。
【００２８】
上記３個のチップ２Ａ、２Ｂ、２Ｃのうち、２個のチップ２Ａ、２Ｂは、前記実施の形態１で使用したものと同じでものある。すなわち、チップ２Ａは、多値フラッシュメモリが形成されたシリコンチップであり、チップ２Ｂは、ＳＲＡＭが形成されたシリコンチップである。また、これらのチップ２Ａ、２Ｂの主面には、２つの短辺に沿ってボンディングパッドＢＰが形成されている。
【００２９】
第３のチップ２Ｃは、例えばプログラムで動作するプロセッサ回路を含む高速マイクロプロセッサ（ＭＰＵ：超小型演算処理装置）が形成されたシリコンチップであり、その面積は、ＳＲＡＭが形成されたチップ２Ｂよりも小さい。図１５に示すように、チップ２Ｃは、正方形の平面形状を有し、その主面には、４辺に沿ってボンディングパッドＢＰが形成されている。
【００３０】
次に、図１６に示すように、チップ２Ａ、２Ｂ、２ＣのそれぞれのボンディングパッドＢＰ上にＡｕボールをボンディングすることによって、Ａｕバンプ３を形成する。このとき、チップ２ＡのＡｕバンプ３は、ボンディングパッドＢＰ上にＡｕボールを複数個重ねてボンディングすることによって形成する。このようにすると、チップ２ＡのＡｕバンプ３と、チップ２Ａの上に積層したチップ２ＢのＡｕバンプ３を同じ高さにすることができる。
【００３１】
図１７は、上記３層に重ねたチップ２Ａ、２Ｂ、２Ｃを実装するマップ基板１００の主面を示す平面図、図１８は、マップ基板１００の裏面を示す平面図、図１９は、マップ基板１００の一部（パッケージ約１個分の領域）を示す断面図である。
【００３２】
マップ基板１００は、ガラスエポキシ樹脂のような汎用樹脂を主体として構成された多層配線基板であり、その主面は、長辺方向が６ブロックのチップ実装領域に区画され、短辺方向が３ブロックのチップ実装領域に区画されている。
【００３３】
マップ基板１００の主面には配線４が形成されており、裏面には電極パッド１０が形成されている。また、内層には、複数層の配線１１が形成されている。マップ基板１００の主面に形成された配線４の一部には、Ｃｕの表面にＮｉとＡｕのメッキを施した突起電極８が接続されている。マップ基板１００の主面は、配線４が形成された領域を除き、ソルダレジスト１２で覆われている。また、マップ基板１００の裏面も、電極パッド１０が形成された領域を除き、ソルダレジスト１２で覆われている。
【００３４】
マップ基板１００の主面の配線４および突起電極８と裏面の電極パッド１０は、マップ基板１００の両面に貼り付けたＣｕ箔をエッチングすることによって形成される。配線４の表面および電極パッド１０の表面には、突起電極８の表面と同じく、ＮｉおよびＡｕのメッキが施されている。
【００３５】
上記マップ基板１００を使ってマルチチップモジュール（ＭＣＭ）を製造するには、まず図２０に示すように、前記３層に重ねたチップ２Ａ、２Ｂ、２Ｃをマップ基板１００の主面の各チップ実装領域に実装する。このとき、チップ２ＣのＡｕバンプ３は、フィルム基板１の配線４と接続され、チップ２Ａ、２ＢのＡｕバンプ３は、突起電極８と接続される。配線４の表面および突起電極８の表面にはそれぞれＡｕメッキが施されているので、Ａｕバンプ３と配線４、およびＡｕバンプ３と突起電極８は、それぞれＡｕ−Ａｕ接合を利用した熱圧着によって電気的に接続される。Ａｕバンプ３と配線４、およびＡｕバンプ３と突起電極８は、Ａｕ−Ａｕ接合を利用した熱圧着の他、Ａｕ−Ｓｎ接合を利用した熱圧着によって接続してもよい。また、異方性導電性樹脂（ＡＣＦ）などを用いて接続することもできる。
【００３６】
次に、図２１および図２２に示すように、マップ基板１００をモールド金型（図示せず）に装着し、マップ基板１００の主面全体をモールド樹脂１３で一括封止する。モールド樹脂１３は、例えば粒径７０μｍ〜１００μｍ程度のシリカを分散させた熱硬化型エポキシ系樹脂からなる。マップ基板１００の主面をモールド樹脂１３で封止する際には、３層に重ねたチップ２Ａ、２Ｂ、２Ｃとマップ基板１００との隙間にモールド樹脂１３が充填されるようにするため、モールド金型のキャビティ内を減圧して樹脂を注入する。
【００３７】
次に、図２３に示すように、マップ基板１００の裏面の電極パッド１０に半田バンプ１４を接続した後、マップ基板１００を前記図１７、図１８に示すダイシングラインＬに沿って切断、個片化することにより、図２４に示すようなパッケージ基板１５上に３個のチップ２Ａ、２Ｂ、２Ｃが積層された本実施の形態のマルチチップモジュール（ＭＣＭ）が完成する。半田バンプ１４の接続は、例えば低融点のＰｂ−Ｓｎ共晶合金からなる半田ボールを電極パッド１０の表面に供給した後、半田ボールをリフローさせることによって行う。
【００３８】
本実施の形態によれば、パッケージ基板１５は、チップ２Ａの面積とほぼ同じサイズのものを使用することができるので、高密度実装に適したマルチチップモジュール（ＭＣＭ）を実現することができる。
【００３９】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４０】
基板上にフリップチップ方式で実装するチップは、ＳＲＡＭとフラッシュメモリの組み合わせや、ＳＲＡＭとフラッシュメモリとマイクロプロセッサの組み合わせに限定されるものではない。また、基板上には、コンデンサや抵抗素子など、チップ以外の小型電子部品を実装することもできる。
【００４１】
また、チップを実装するパッケージ基板としてビルドアップ基板を使用したり、パッケージ基板の一部に放熱用のキャップを取り付けたりするなど、本発明の要旨を変更しない範囲で種々の設計変更を行うことができる。
【００４２】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００４３】
本発明の好ましい一実施態様によれば、高密度実装に適したマルチチップモジュール（ＭＣＭ）を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるマルチチップモジュールの断面図である。
【図２】本発明の一実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図３】本発明の一実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図４】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板の断面図である。
【図５】本発明の一実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図６】本発明の一実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図７】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図８】本発明の一実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図９】本発明他の実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図１０】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図１１】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの平面図である。
【図１２】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図１３】本発明の他の実施形態であるマルチチップモジュールの製造方法を示すフィルム基板および半導体チップの断面図である。
【図１４】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図１５】本発明他の実施形態であるマルチチップモジュールに実装される半導体チップの平面図である。
【図１６】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す半導体チップの断面図である。
【図１７】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の平面図である。
【図１８】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の平面図である。
【図１９】本発明の他の実施形態であるマルチチップモジュールの製造に用いるマップ基板の要部断面図である。
【図２０】本発明の他の実施形態であるマルチチップモジュールの製造方法を示すマップ基板および半導体チップの要部断面図である。
【図２１】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す樹脂封止工程後のマップ基板の平面図である。
【図２２】本発明の他の実施形態であるマルチチップモジュールの製造方法を示す樹脂封止工程後のマップ基板の要部断面図である。
【図２３】本発明の他の実施形態であるマルチチップモジュールの断面図である。
【符号の説明】
１　フィルム基板（配線基板）
２Ａ、２Ｂ、２Ｃ　半導体チップ
３　Ａｕバンプ（バンプ電極）
４、５　配線
６　接着フィルム
７　アンダーフィル樹脂（封止樹脂）
８　突起電極
９　半田バンプ
１０　電極パッド
１１　配線
１３　モールド樹脂
１４　半田バンプ
１５　パッケージ基板
１００　マップ基板
Ｂ　ボンディングパッド
Ｌ　ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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