(57)【要約】【課題】多段増幅器をパルス駆動した場合に、各ＦＥＴへのゲート（ドレイン）に印加したパルスが隣接するＦＥＴのドレイン（ゲート）バイアスに漏洩し、ドレイン（ゲート）のバイアスレベルを変動させ、多段増幅器の出力が変動するという課題があった。また、漏洩パルスによるバイアスのレベル変動が過大な場合にはＦＥＴに過電流が流れ、ＦＥＴが破損するという課題もあった。【解決手段】多段接続されたＦＥＴ１とＦＥＴ２の段間整合回路１２に、直列接続した２つのコンデンサ１３、１４と、これら２つのコンデンサ１３、１４間の伝送路に一端を接地した抵抗１５を接続したパルス遮断回路７を構成し、バイアスのパルス成分を遮断する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
多段接続された複数の増幅素子と、この複数の増幅素子の前段増幅素子の入力端子に接続され、入力インピーダンス整合をとる入力整合回路と、この前段増幅素子の出力端子と上記複数の増幅素子の後段増幅素子の入力端子の間に接続され、上記前段増幅素子と上記後段増幅素子間のインピーダンス整合をとる段間整合回路と、上記後段増幅素子の出力端子に接続され、出力インピーダンス整合をとる出力整合回路を有する多段増幅器において、
上記段間整合回路に、直列接続される２つのコンデンサと、これら２つのコンデンサ間の伝送路に、一端が接地される抵抗を接続した回路を備えたことを特徴とする多段増幅器。
【請求項２】
上記段間整合回路の上記抵抗が、動作周波数に対して１／４波長となる長さの線路である請求項１に記載の多段増幅器。
【請求項３】
上記入力整合回路の入力端子または上記出力整合回路の出力端子に、直列接続される２つのコンデンサと、これら２つのコンデンサ間の伝送路に、一端が接地される抵抗または動作周波数に対して１／４波長となる長さの線路を接続した回路を備えたことを特徴とする請求項１または２に記載の多段増幅器。
【請求項４】
上記増幅素子が、電界効果トランジスタである請求項１乃至３のいずれか１項に記載の多段増幅器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、通信機器等において、高周波信号の増幅に用いられる多段増幅器の改良に関するものである。
【０００２】
【従来の技術】
従来の一般的な多段増幅器においては、増幅素子である電界効果トランジスタ（以下、ＦＥＴと略称する）へのバイアス電圧が隣接する他ＦＥＴへ漏洩しないように直流成分の遮断用途にコンデンサを入力整合回路、段間整合回路、出力整合回路に各々直列に装荷している（例えば、特許文献１、非特許文献１参照）。
【０００３】
【特許文献１】
特開平６−第２３２６６１号公報  （図１）
【非特許文献１】
相川正義  大平孝  徳満恒雄  広田哲夫  村口正弘  共著、
「モノリシックマイクロ波集積回路」電子情報通信学会、
平成９年１月２５日、（ｐ９１  、図３．１６）
【０００４】
【発明が解決しようとする課題】
従来の多段増幅器をパルス駆動した場合には、各ＦＥＴへのバイアス電圧のパルス成分を直流成分遮断用コンデンサで遮断することができずに漏洩し、ゲートパルス駆動時には後段ＦＥＴのゲートへ印加されたパルスが前段ＦＥＴのドレインのバイアスレベルを、ドレインパルス駆動時には前段ＦＥＴのドレインへ印加されたパルスが後段ＦＥＴのゲートのバイアスレベルをそれぞれ変動させ、出力電力が変動するという課題があった。また、漏洩パルスによるバイアスのレベル変動が過大な場合にはＦＥＴに過電流が流れ、ＦＥＴが破損するという課題もあった。
【０００５】
この発明は、かかる課題を解決するためになされたもので、パルス駆動時においても、パルスの漏洩によるバイアス変動を防止し出力電力が変動することなく、また、過電流によるＦＥＴの破損を防止する多段増幅器を提供することにある。
【０００６】
【課題を解決するための手段】
この発明に係る多段増幅器においては、多段接続された増幅素子の段間整合回路に、直列接続した２つのコンデンサと、これら２つのコンデンサ間の伝送路に一端を接地した抵抗を接続した回路を備えたものである。
【０００７】
【発明の実施の形態】
実施の形態１．
図１は、この発明における実施の形態１における多段増幅器の一例を示すものである。図１において、ＦＥＴ１はソース接地されており、ゲート側はＦＥＴ１から入力端子側を見たインピーダンスがＦＥＴ１に対して最適なインピーダンスとなるように入力インピーダンス整合をとる入力整合回路４が接続され、直流成分遮断用のコンデンサ３を介して入力端子へ接続されている。ＦＥＴ１のドレイン側はＦＥＴ１とＦＥＴ２のインピーダンス関係が最適になるように段間のインピーダンス整合をとる段間整合回路１２が接続され、この段間整合回路１２のもう一端はＦＥＴ２のゲートへ接続されている。ＦＥＴ２もソース接地されており、ドレイン側はＦＥＴ２の不要発振を避けるための安定化回路９と、ＦＥＴ２から出力端子を見たインピーダンスがＦＥＴ２に対して最適になるよう出力インピーダンス整合をとる出力整合回路１０が接続され、直流成分遮断用コンデンサ１１を介して出力端子へ接続される。
【０００８】
段間整合回路１２は、ＦＥＴ１に対する出力整合回路６、パルス成分遮断回路７、ＦＥＴ２に対する入力整合回路８から構成される。パルス成分遮断回路７は、直流成分遮断用のコンデンサ１３と１４が直列に接続され、これらコンデンサ１３と１４の間の伝送路に一端が接地された抵抗１５が接続された構成となっている。入力整合回路４、出力整合回路１０、段間整合回路１２はＦＥＴへのバイアス回路も兼ねており、入力整合回路４のＶｇ１端子よりＦＥＴ１用のゲートバイアスが、段間整合回路１２のＶｄ１端子よりＦＥＴ１用のドレインバイアスが、また段間整合回路１２のＶｇ２端子よりＦＥＴ２用のゲートバイアスが、出力整合回路１０のＶｄ２端子よりＦＥＴ２用のドレインバイアスが供給される。
【０００９】
このように構成された多段増幅器においては、パルス駆動を実施した場合でも、パルス成分をパルス成分遮断回路７で遮断することができる。コンデンサ１３、１４のインピーダンスは１／（２πｆＣ）で表される。ここで、ｆは周波数、Ｃはコンデンサの容量である。通常、動作周波数に対してバイアスのパルス成分の基本波は十分低い周波数となっているため、コンデンサ１３、１４のインピーダンスは動作周波数信号には低インピーダンスに見え、またバイアスのパルス成分には高インピーダンスに見える。動作周波数をｆ１、パルス成分の基本波周波数をｆ２とすれば１／（２πｆ１Ｃ）≪１／（２πｆ２Ｃ）の関係となる。ここで、抵抗１５を、１／（２πｆ１Ｃ）＜Ｒ＜１／（２πｆ２Ｃ）となるような適当な抵抗値Ｒに設定すると、コンデンサ１３または１４を通過したパルス成分が、一端が接地された抵抗１５から接地面へ短絡されるため、パルス成分が遮断される。
しかし、このような構成のパルス成分遮断回路７は、抵抗１５の抵抗値の選び方によって周波数に依らず、多少の損失を持つ回路となる。ところで、通常ＦＥＴは、動作周波数以外の周波数でも高い増幅能力を持っており、所望周波数以外での発振が問題となることが多いため、意図的に損失を持つ回路を付加して安定性を高めることが多い。
【００１０】
そこで、抵抗１５の損失を逆に活用することにより、パルス成分遮断回路７をＦＥＴ１の安定化回路として利用することができる。ＦＥＴ１の安定化回路を抵抗１５によって兼用できるため、ＦＥＴ２に対する安定化回路９のようにＦＥＴ１に対して安定化回路を別途構成する必要がなく、パルス遮断回路を備えても回路の小型化が可能である。
【００１１】
本実施の形態では、多段接続されたＦＥＴ１とＦＥＴ２の段間整合回路１２に、直列接続した２つのコンデンサ１３と１４と、これら２つのコンデンサ間の伝送路に一端を接地した抵抗１５からなるパルス成分遮断回路７を備えたことにより、パルス成分は抵抗１５によって短絡され、パルスの漏洩によるバイアス変動を防止し出力電力が変動することなく、また過電流による増幅素子の破損を防止することができる。
【００１２】
実施の形態２．
図２は、この発明における実施の形態２における多段増幅器の一例を示すものである。図２において、ＦＥＴ１はソース接地されており、ゲート側はＦＥＴ１から入力端子側を見たインピーダンスがＦＥＴ１に対して最適なインピーダンスとなるように入力インピーダンス整合をとる入力整合回路４が接続され、直流成分遮断用のコンデンサ３を介して入力端子へ接続されている。ＦＥＴ１のドレイン側は、ＦＥＴ１の不要発振を避けるための安定化回路５と、ＦＥＴ１とＦＥＴ２のインピーダンス関係が最適になるように段間のインピーダンス整合をとる段間整合回路１２が接続され、この段間整合回路１２のもう一端はＦＥＴ２のゲートへ接続されている。ＦＥＴ２もソース接地されており、ドレイン側はＦＥＴ２の不要発振を避けるための安定化回路９と、ＦＥＴ２から出力端子を見たインピーダンスがＦＥＴ２に対して最適になるよう出力インピーダンス整合をとる出力整合回路１０が接続され、直流成分遮断用コンデンサ１１を介して出力端子へ接続される。
【００１３】
段間整合回路１２は、ＦＥＴ１に対する出力整合回路６、パルス成分遮断回路１６、ＦＥＴ２に対する入力整合回路８から構成される。パルス成分遮断回路１６は、直流成分遮断用のコンデンサ１３と１４が直列に接続され、これらコンデンサ１３と１４の間の伝送路に一端が接地された動作周波数にて１／４波長の長さとなる線路１７が接続された構成となっている。入力整合回路４、出力整合回路１０、段間整合回路１２はＦＥＴへのバイアス回路も兼ねており、入力整合回路４のＶｇ１端子よりＦＥＴ１用のゲートバイアスが、段間整合回路１２のＶｄ１端子よりＦＥＴ１用のドレインバイアスが、また段間整合回路１２のＶｇ２端子よりＦＥＴ２用のゲートバイアスが、出力整合回路１０のＶｄ２端子よりＦＥＴ２用のドレインバイアスが供給される。
【００１４】
このように構成された多段増幅器においても、パルス駆動を実施した場合に、バイアスのパルス成分をパルス成分遮断回路１６で遮断することができる。１／４波長の長さとなる線路は高周波回路において特徴ある特性を有しており、入力インピーダンスと負荷インピーダンスの関係はＺｉｎ＝Ｚｃ２／ＺＬとなる。ここでＺｉｎは入力インピーダンス、ＺＬは負荷インピーダンス、Ｚｃは線路の特性インピーダンスである。つまり、接地された１／４波長の長さの線路は負荷インピーダンスが０となるので、入力インピーダンスは∞となる。
【００１５】
このような接地された動作周波数に対して１／４波長の長さとなる線路１７を接続したことにより、動作周波数信号では線路１７は開放に見えるため、遮断されること無く通過できるが、バイアスのパルス成分の基本波は通常動作周波数よりも十分低い周波数であるため、線路１７は十分短い接地した線路に見え、線路１７から接地面へ短絡されるので、パルス成分を遮断することができる。このようなパルス遮断回路１６は、１／４波長の線路１７を用いることによって動作周波数では低損失であり、多段増幅器の特性にほとんど影響を与えることなく備えることが出来る。
【００１６】
本実施の形態では、多段接続されたＦＥＴ１とＦＥＴ２の段間整合回路１２に、直列接続した２つのコンデンサ１３と１４と、これら２つのコンデンサ間の伝送路に一端を接地した動作周波数にて１／４波長の長さとなる線路１７からなるパルス成分遮断回路１６を備えたことにより、パルス成分は１／４波長の長さの線路１７によって短絡され、パルスの漏洩によるバイアス変動を防止し出力電力が変動することなく、また過電流による増幅素子の破損を防止することができる。
【００１７】
実施の形態３．
増幅器をシステムに接続した際に、接続先回路へのバイアスのパルス成分漏洩が同様に問題となる場合がある。その場合には、増幅器の入出力端に接続された直流成分遮断コンデンサをパルス成分遮断回路に置きかえれば良い。すなわち、ゲートパルス駆動の場合には、図３（ａ）に示すように、ＦＥＴ１はソース接地されており、ゲート側はＦＥＴ１から入力端子側を見たインピーダンスがＦＥＴ１に対して最適なインピーダンスとなるように入力インピーダンス整合をとる入力整合回路４が接続され、パルス成分遮断回路７ｂを介して入力端子へ接続されている。
【００１８】
ＦＥＴ１のドレイン側はＦＥＴ１とＦＥＴ２のインピーダンス関係が最適になるように段間のインピーダンス整合をとり、パルス成分遮断回路７ａを備えた段間整合回路１２が接続され、この段間整合回路１２のもう一端はＦＥＴ２のゲートへ接続されている。ＦＥＴ２もソース接地されており、ドレイン側はＦＥＴ２の不要発振を避けるための安定化回路９と、ＦＥＴ２から出力端子を見たインピーダンスがＦＥＴ２に対して最適になるよう出力インピーダンス整合をとる出力整合回路１０が接続され、直流成分遮断用コンデンサ１１を介して出力端子へ接続される構成とすれば良い。
【００１９】
また、ドレインパルス駆動の場合には、図３（ｂ）に示すように、ＦＥＴ１はソース接地されており、ゲート側はＦＥＴ１から入力端子側を見たインピーダンスがＦＥＴ１に対して最適なインピーダンスとなるように入力インピーダンス整合をとる入力整合回路４が接続され、直流成分遮断用のコンデンサ３を介して入力端子へ接続されている。ＦＥＴ１のドレイン側は、ＦＥＴ１とＦＥＴ２のインピーダンス関係が最適になるように段間のインピーダンス整合をとり、パルス成分遮断回路７ａを備えた段間整合回路１２が接続され、この段間整合回路１２のもう一端はＦＥＴ２のゲートへ接続されている。ＦＥＴ２もソース接地されており、ドレイン側はＦＥＴ２から出力端子を見たインピーダンスがＦＥＴ２に対して最適になるよう出力インピーダンス整合をとる出力整合回路１０が接続され、パルス成分遮断回路７ｃを介して出力端子へ接続される構成とすれば良い。
【００２０】
本実施の形態では、多段接続されたＦＥＴ１とＦＥＴ２の段間整合回路１２に、パルス成分遮断回路７ａを備えたことに加え、入力整合回路４の入力端子または出力整合回路１０の出力端子にパルス遮断回路７ｂまたは７ｃを接続したことにより、ＦＥＴ１とＦＥＴ２の間でのパルス成分漏洩だけでなく、接続先回路へのパルス成分漏洩をも遮断し、接続先回路への影響を防ぐことができる。
【００２１】
また、図３においてはパルス成分遮断回路として一端が接地された抵抗を用いた構成としているが、一端が接地された動作周波数に対して１／４波長の長さとなる線路としても良い。
【００２２】
なお、本実施の形態は、以上説明したように２段構成の増幅器に限定されるものではなく、３段以上の多段増幅器においても同様の効果を得られる事は自明である。
【００２３】
【発明の効果】
この発明は、多段接続された増幅素子の段間整合回路に、直列接続した２つのコンデンサと、これら２つのコンデンサ間の伝送路に一端を接地した抵抗を接続した回路を備えたことにより、パルス駆動時においても、パルスの漏洩によるバイアス変動を防止し出力電力が変動することなく、また過電流による増幅素子の破損を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による多段増幅器の構成図である。
【図２】この発明の実施の形態２による多段増幅器の構成図である。
【図３】この発明の実施の形態３による多段増幅器の構成図である。
【符号の説明】
１  電界効果トランジスタ（ＦＥＴ）、２  電界効果トランジスタ（ＦＥＴ）、
４  入力整合回路、７  パルス成分遮断回路、１０  出力整合回路、
１２  段間整合回路、１３  直流成分遮断コンデンサ、
１４  直流成分遮断コンデンサ、１５  抵抗、１６  パルス成分遮断回路、
１７  １／４波長の長さの線路。
【図１】
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【図２】
2004282241.tif 000004
【図３】
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