(57)【要約】【課題】プラズマＣＶＤ法を用いて高い絶縁性を有する絶縁膜を形成する。【解決手段】半導体基板上に窒化シリコン膜をプラズマＣＶＤ法を用いて形成する。この際、プラズマを発生するために供給する高周波電力の実効値（実効ＲＦパワー）の立ち上がり時間ｔ１を１秒以下にする。実効ＲＦパワーが低い段階（ｔ＜ｔ１）では、絶縁性が劣るＳｉ−ｒｉｃｈの窒化シリコン膜が成膜されるが、実効ＲＦパワーの立ち上がり時間ｔ１を１秒以下にすることで、Ｓｉ−ｒｉｃｈの窒化シリコン膜がほとんど形成されず、均質で高い絶縁性を有する窒化シリコン膜を形成できる。【選択図】　　図４
2004014781.tif 000002
【特許請求の範囲】
【請求項１】
基板上にプラズマＣＶＤ法を用いて成膜する際に、プラズマを発生するための高周波電力の実効値の立ち上がり時間を１秒以下にすることを特徴とする半導体装置の製造方法。
【請求項２】
基板上に絶縁膜をプラズマＣＶＤ法を用いて形成する際に、プラズマを発生するための高周波電力の実効値の立ち上がり時間を１秒以下にすることを特徴とする半導体装置の製造方法。
【請求項３】
基板上に窒化シリコン膜をプラズマＣＶＤ法を用いて形成する際に、プラズマを発生するための高周波電力の実効値の立ち上がり時間を１秒以下にすることを特徴とする半導体装置の製造方法。
【請求項４】
基板を準備する工程、
前記基板を反応室内に配置する工程、および
高周波電力により前記反応室内にプラズマを発生させて、前記基板上にプラズマＣＶＤ法により絶縁膜を形成する工程、
を有する半導体装置の製造方法であって、
前記プラズマを発生するための高周波電力の実効値の立ち上がり時間を１秒以下にすることを特徴とする半導体装置の製造方法。
【請求項５】
基板上にプラズマＣＶＤ法を用いて成膜する際に、プラズマを発生するための高周波電力の実効値が立ち上がった後に、ソースガスの導入を開始することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に、プラズマＣＶＤ法によって絶縁膜を形成した半導体装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来、半導体装置の絶縁膜として、プラズマＣＶＤ法を用いて窒化シリコン膜を形成する技術が知られている。例えば、プラズマＣＶＤ装置の反応室内にソースガスとしてモノシランガス及び窒素ガスを導入し、反応室内の圧力を所定の圧力に維持し、反応室内の基板電極及び高周波電極間に高周波電圧を印加してプラズマを発生させてソースガスを分解し、基板電極上に配置した半導体基板上に窒化シリコン膜を堆積させることができる。
【０００３】
【発明が解決しようとする課題】
本発明者は、プラズマＣＶＤ法を用いて形成された窒化シリコン膜、すなわちプラズマ窒化シリコン膜について詳細に検討した。その結果、成膜の初期段階に形成されたプラズマ窒化シリコン膜とそれ以降に形成されたプラズマ窒化シリコン膜とでは、膜質が異なり、絶縁性も異なることが分かった。初期段階に形成されたプラズマ窒化シリコン膜は、それ以降に形成されたプラズマ窒化シリコン膜よりも絶縁性が劣る。このため、プラズマ窒化シリコン膜を介して、絶縁すべき導体間にリーク電流が生じる恐れがある。
【０００４】
本発明の目的は、プラズマＣＶＤ法を用いて均質な膜を形成できる半導体装置の製造方法を提供することにある。
【０００５】
本発明の目的は、プラズマＣＶＤ法を用いて高い絶縁性を有する絶縁膜を形成できる半導体装置の製造方法を提供することにある。
【０００６】
本発明の他の目的は、リーク電流を低減できる半導体装置の製造方法を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明の半導体装置の製造方法は、基板上にプラズマＣＶＤ法を用いて成膜する際に、プラズマを発生するための高周波電力の実効値の立ち上がり時間を１秒以下にするものである。
【００１０】
また、本発明の半導体装置の製造方法は、基板上にプラズマＣＶＤ法を用いて成膜する際に、プラズマを発生するための高周波電力の実効値が立ち上がった後に、ソースガスの導入を開始するものである。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１２】
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１は、本発明の一実施の形態である半導体装置を示す半導体基板の要部断面図である。
【００１３】
まず、例えばｐ型の単結晶シリコンなどからなるウエハ又は半導体基板１の主面に、酸化シリコンなどからなる素子分離領域２が形成される。素子分離領域２は、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）法により、半導体基板１の主面に形成した溝に酸化シリコン膜を埋め込むことにより形成することができる。また、素子分離領域２は、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄｉｚａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法などによって形成してもよい。
【００１４】
次に、半導体基板１に、その主面から所定の深さに渡ってｎ型ウエル３が形成される。ｎ型ウエル３は、例えば、リンなどの不純物をイオン注入することなどによって形成することができる。
【００１５】
それから、ｎ型ウエル３の表面にゲート絶縁膜４が形成される。ゲート絶縁膜４は、例えば薄い酸化膜などからなり、半導体基板１の表面を洗浄した後に半導体基板１を熱酸化することなどによって形成することができる。
【００１６】
次に、ｎ型ウエル３のゲート絶縁膜４上にゲート電極５が形成される。ゲート電極５は、例えば、半導体基板１上に低抵抗の多結晶シリコン膜を形成し、エッチングによってパターン化することにより形成することができる。また、ゲート電極５は、低抵抗の多結晶シリコン膜、窒化タングステンのようなバリアメタル膜、及びタングステン膜のような金属膜を順に積層し、エッチングによってパターン化することにより形成してもよい。
【００１７】
次に、ｐ−型半導体領域６ａが、ｎ型ウエル３のゲート電極５の両側の領域にホウ素などの不純物をイオン注入することにより形成される。
【００１８】
次に、ゲート電極５の側壁上に、例えば酸化シリコンなどからなる側壁スペーサ又はサイドウォール７が形成される。サイドウォール７の形成後、ｐ＋型半導体領域６ｂ（ソース、ドレイン）が、例えば、ｎ型ウエル３のゲート電極５及びサイドウォール７の両側の領域にホウ素などの不純物をイオン注入することにより形成される。ｐ＋型半導体領域６ｂは、ｐ−型半導体領域６ａよりも不純物濃度が高い。
【００１９】
これにより、ｐチャネル型のＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）が形成される。
【００２０】
次に、半導体基板１の主面上に、ゲート電極５及びサイドウォール７を覆うように、窒化シリコン膜８と酸化シリコン膜９とが順に形成される。相対的に薄い窒化シリコン膜８は、プラズマＣＶＤ法によって形成される。本実施の形態においては、プラズマＣＶＤ法によって窒化シリコン膜８を形成する工程では、後述するように、プラズマを発生するための高周波電力の実効値の立ち上がり時間を１秒以下になるよう制御する。
【００２１】
酸化シリコン膜９の形成後、酸化シリコン膜９の表面は平坦化される。酸化シリコン膜９としてＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ　Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）膜やＳＧＯ（Ｓｐｉｎ　Ｏｎ　Ｇｌａｓｓ）膜なども用いることもできる。
【００２２】
次に、窒化シリコン膜８及び酸化シリコン膜９に、コンタクトホール１０を形成する。コンタクトホール１０の形成工程では、最初に酸化シリコン膜９がエッチングされやすい条件でエッチングを行い窒化シリコン膜８をエッチングストッパ膜として機能させ、その後、窒化シリコン膜８がエッチングされやすい条件で窒化シリコン膜８をエッチングする。これにより、半導体基板領域などを過剰にエッチングすることを防止できる。コンタクトホール１０の底部では、半導体基板１の主面の一部、例えばｐ＋型半導体領域６ｂの一部、やゲート電極５の一部などが露出される。
【００２３】
次に、バリア膜１１ａとして、酸化シリコン膜９の上面上とコンタクトホール１０の内壁及び底面上とに、チタン（Ｔｉ）膜のような高融点金属膜と、窒化チタン（ＴｉＮ）膜のような高融点金属窒化膜とが順に形成される。なお、図示を簡単にするために、図１では、バリア膜１１ａは単層として示してある。
【００２４】
次に、タングステン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によってバリア膜１１ａ上にコンタクトホール１０を埋めるように形成する。バリア膜１１ａの上層の窒化チタン膜は、このＣＶＤ工程で用いられるフッ化タングステン（ＷＦ６）ガスなどによってバリア膜１１ａの下層のチタン膜やコンタクトホール１０の底部の半導体基板領域がフッ化するのを、防止することができる。そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などを用いて酸化シリコン膜９の上面が露出するようにタングステン膜及びバリア膜１１ａを研磨し、除去する。これにより、バリア膜１１ａを介してコンタクトホール１０を埋め込むように、タングステン（Ｗ）などからなるプラグ１１が形成される。
【００２５】
次に、プラグ１１が埋め込まれた酸化シリコン膜９上に、チタン膜１２ａのような高融点金属膜と、窒化チタン膜１２ｂのような高融点金属窒化膜と、アルミニウム（Ａｌ）単体又はアルミニウム合金などのアルミニウムを主成分とする導電体膜、すなわちアルミニウム膜１２ｃと、チタン膜１２ｄのような高融点金属膜と、窒化チタン膜１２ｅのような高融点金属窒化膜とを順に形成し、フォトリソグラフィ法などによって所定のパターンに加工する。これにより、配線（第１層配線）１２が形成される。配線１２はプラグ１１を介して、ｐ＋型半導体領域６ｂなどと電気的に接続する。
【００２６】
次に、酸化シリコン膜９上に、配線１２を覆うように、酸化シリコンなどからなる絶縁膜１３ａが形成され、隣接する配線１２間の絶縁膜１３ａ上に、平坦化のための絶縁膜１３ｂが形成され、絶縁膜１３ａ及び１３ｂ上に、酸化シリコンなどからなる絶縁膜１４が形成される。
【００２７】
その後、図示は省略するが、絶縁膜１３ａ及び１４に配線１２の一部を露出するビア又はスルーホールが形成され、プラグ１１や配線１２と同様にして、スルーホールを埋めるプラグや、プラグを介して配線１２に電気的に接続する上層配線などが形成される。
【００２８】
以上のような半導体装置の製造工程のうち、プラズマＣＶＤ法を用いた成膜工程、例えば窒化シリコン膜８の形成工程を、図面を参照してより詳細に説明する。
【００２９】
図２は、本実施の形態の半導体装置の製造工程で用いられた半導体製造装置の概念的な構造を示す説明図である。図３は、図１の半導体装置のゲート電極近傍の構造を概念的に示す部分拡大断面図である。
【００３０】
図２に示される半導体製造装置１００は、図１及び３に示される窒化シリコン膜８をプラズマＣＶＤ法によって形成するために使用される半導体製造装置であり、例えば平行平板型プラズマＣＶＤ装置である。半導体製造装置１００は、反応室１０１と、反応室１０１内に配置されかつ互いに対向する基板電極１０２及び高周波電極１０３と、反応室１０１の外部に配置されかつ高周波電極１０３に高周波電圧又は高周波電力を供給するための高周波電源１０４と、反応室１０１の外部で高周波電極１０３の近傍に配置されかつ高周波電極１０３及び高周波電源１０４の間に接続されたマッチングユニット又はマッチングボックス１０５とを備えている。
【００３１】
反応室１０１は真空気密が可能な処理室である。反応室１０１はガス導入口１０６を介して図示しないガス導入手段に接続され、ガス導入口１０６からソースガスなどが所望の流量で反応室１０１内に導入できるように構成されている。また、反応室１０１はガス排気口１０７を介して図示しないガス排気手段、例えば真空ポンプ、に接続され、ガス排気口１０７から反応室１０１内を所望の排気速度で排気することができるように構成されている。また、図示しない圧力制御手段は、圧力センサなどが検出した反応室１０１内の圧力に応じて、ガス排気手段の排気速度などを調節し、反応室１０１内を所望の圧力に維持することができるように構成されている。基板電極１０２は、その上に半導体基板１が配置可能に構成され、内部に図示しないヒータを内蔵している。ヒータは基板電極１０２の外部近傍に配置してもよい。また、基板電極１０２は接地されている。高周波電極１０３は、マッチングボックス１０５を介して高周波電源１０４に接続され、高周波電源１０４から例えば１３．５６ＭＨｚの高周波電圧又は高周波電力が印加又は供給されるように構成されている。マッチングボックス１０５は、高周波電源１０４から高周波電極１０３に高周波電圧を印加したときのインピーダンスを調節する機能を有し、チューニング回路を備えている。マッチングボックス１０５内には、例えば可変コンデンサ又はバリコンや可変コンデンサを動かすモータなどが内蔵されている。
【００３２】
次に、半導体製造装置１００を用いて半導体基板１上に窒化シリコン膜８をプラズマＣＶＤ法によって形成する工程を工程順に説明する。
【００３３】
まず、その上に窒化シリコン膜８を形成すべきウエハ又は半導体基板１を、反応室１０１内の基板電極１０２上に配置し、基板電極１０２に内蔵されたヒータで加熱する。そして、反応室１０１内にガス導入口１０６から反応ガス又はソースガス、例えばシランガス（ＳｉＨ４）と窒素ガス（Ｎ２）を導入し、ガス排気手段でガス排気口１０７から排気しながら圧力制御手段で反応室１０１内の圧力を所定の圧力に保つ。それから、高周波電極１０３に、高周波電源１０４からマッチングボックス１０５を介して高周波電力を供給し、それによって基板電極１０２及び高周波電極１０３間に高周波電圧を印加する。印加する高周波は、例えば１３．５６ＭＨｚのＲＦ波（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）である。これにより、基板電極１０２と高周波電極１０３の間に高周波グロー放電によりプラズマが発生する。このため、ソースガス、ここではシランガスと窒素ガス、が分解され、電極１０２上に配置された半導体基板１上に窒化シリコン膜８、すなわちプラズマ窒化シリコン膜８が堆積する。窒化シリコン膜８の成膜後、半導体基板１は反応室１０１から取り出されて、次の製造工程、例えば酸化シリコン膜９の形成工程、へ搬送される。
【００３４】
上述のようなプラズマＣＶＤ工程において、高周波電源１０４から高周波電極１０３への高周波電力（ＲＦパワー）の供給を開始してから、基板電極１０２及び高周波電極１０３間に実際に印加されている高周波電力の実効値（実効ＲＦパワー）が立ち上がるまでに、すなわち所定の値に到達し飽和するまでに、多少の時間を要する。
【００３５】
図４は、基板電極１０２及び高周波電極１０３間に印加されたＲＦパワーの時間変化を示すグラフである。グラフの横軸は高周波電源１０４からのＲＦパワーの供給を開始してからの経過時間ｔに、縦軸はＲＦパワーに対応する。
【００３６】
図４のグラフでは、基板電極１０２及び高周波電極１０３間で実際に印加されている高周波電力の実効値、すなわち実効ＲＦパワー、の時間変化が実線で示してある。この実効ＲＦパワーが基板電極１０２及び高周波電極１０３間でのプラズマの生成に寄与する。実効ＲＦパワーは、進行波のＲＦパワー（図４のグラフの二点鎖線で示されている）と、反射波のＲＦパワー（図４のグラフの一点鎖線で示されている）を合成したものである。ＲＦの進行波は、高周波電源１０４がマッチングボックス１０５を介して高周波電極１０３に供給するＲＦに対応し、ＲＦの反射波は、ＲＦの進行波が高周波電極１０３の端面などで反射されたものに対応する。
【００３７】
図４のグラフから分かるように、進行波のＲＦパワーが立ち上がる（飽和する）までにも所定の時間がかかるが、進行波が飽和しても、反射波が存在するので、実効ＲＦパワーが立ち上がるまでには、進行波の飽和後、更に所定の時間がかかる。従って、図４に示されるように、高周波電極１０３へのＲＦパワーの供給を開始してから、時間ｔ１（実効ＲＦパワー立ち上がり時間ｔ１）を経過したとき、実効ＲＦパワーが所定の値に到達し実質的に飽和する、すなわち、実効ＲＦパワーが立ち上がる。
【００３８】
ソースガスとして用いられるシランガス（ＳｉＨ４）の分解エネルギーは窒素ガス（Ｎ２）の分解エネルギーよりも小さい。実効ＲＦパワーが立ち上がる前の領域（図４におけるｔ＜ｔ１の制御不可領域）では、基板電極１０２及び高周波電極１０３間で発生するプラズマのエネルギーが低いので、窒素ガスよりもシランガスの方が分解されやすい。このため、半導体基板１上にＳｉ−ｒｉｃｈの窒化シリコン膜が形成されてしまう。Ｓｉ−ｒｉｃｈの窒化シリコン膜は、Ｓｉの割合が多いので、通常の窒化シリコン膜に比べて絶縁性が劣る。
【００３９】
実効ＲＦパワーが立ち上がった後の領域（図４におけるｔ１≦ｔの制御領域）では、基板電極１０２及び高周波電極１０３間で発生したプラズマは窒素ガスとシランガスを分解するのに十分なエネルギーを有しており、半導体基板１上に通常の窒化シリコン膜が形成される。この段階で形成される窒化シリコン膜は高い絶縁性を有している。
【００４０】
本実施の形態では、ＲＦの反射波の発生が最小となるようにマッチングボックス１０５を制御するなどして、プラズマを発生するための高周波電力の実効値が、高周波電力の供給開始から１秒以内に立ち上がるようにする。すなわち、図４の実効ＲＦパワーの立ち上がり時間ｔ１を１秒以下（ｔ１≦１秒）にする。このため、図４の制御不可領域は１秒以内になる。ここで、実効ＲＦパワーの立ち上がり時間ｔ１とは、図４に示されるように、ＲＦパワーの供給開始から、実効ＲＦパワーが所定の値に到達し、実質的に飽和するまでに要する時間に対応する。
【００４１】
図４の制御不可領域が１秒以内（ｔ１≦１秒）であれば、その間に窒化シリコン膜はほとんど成膜されない。このため、Ｓｉ−ｒｉｃｈの窒化シリコン膜が形成されず、実質的に図４の制御領域でだけ窒化シリコン膜８が形成されることとなる。これにより、厚み方向の膜質が均一で高い絶縁性を有する窒化シリコン膜８を形成することができる。
【００４２】
一方、図４の制御不可領域が１秒より大きければ（ｔ１＞１秒）、例えばｔ１が１．５〜２秒程度であれば、制御不可領域において後述のようなリーク電流を招き得るＳｉ−ｒｉｃｈの窒化シリコン膜が形成されてしまう。
【００４３】
また、マッチングボックス１０５を調節することにより、ＲＦ印加時のインピーダンスを調整し、ＲＦの反射波の発生を抑制することができるが、例えば、ステッピングモータを用いてマッチングボックス１０５に内蔵された可変コンデンサを所定の位置に正確に動かしてインピーダンスの微調整を行い、ＲＦの反射波の発生が抑制されるように精密制御することもできる。
【００４４】
このようなマッチングボックス１０５の調整は、半導体基板１への窒化シリコン膜８の成膜工程に先立って行い、その後、半導体基板１を半導体製造装置１００の反応室１０１内に搬入し、半導体基板１への窒化シリコン膜８の成膜を行うこともできる。また、マッチングボックス１０５の調整は、例えばダミーウエハを反応室１０１内の基板電極１０２上に配置した状態で行うこともできる。
【００４５】
図５は、実効ＲＦパワーの立ち上がり時間ｔ１を、本実施の形態のように１秒以下にした（ｔ１≦１秒）場合のリーク電流を測定した結果を示すグラフである。図６は、実効ＲＦパワーの立ち上がり時間ｔ１を１秒より大きくした（ｔ１＞１秒）場合のリーク電流を測定した結果を示す比較例のグラフである。それぞれサンプル数２で測定し、結果をグラフ化している。図５及び６のグラフの横軸は、図３のゲート電極５（ゲート）とｐ＋型半導体領域６ｂ（ソース・ドレイン）間に印加した電圧Ｖｇに対応し、縦軸はゲート電極５とｐ＋型半導体領域６ｂ間に流れる電流Ｉｇに対応し、縦軸は対数目盛りで示してある。また、印加電圧Ｖｇが低い状態で流れる電流がリーク電流に対応する。
【００４６】
図５から分かるように、本実施の形態のように、実効ＲＦパワーの立ち上がり時間ｔ１を１秒以下にした場合、リーク電流がほとんど発生しない。これは、立ち上がり時間ｔ１を１秒以下にすることで、Ｓｉ−ｒｉｃｈの窒化シリコン膜がほとんど形成されず、均質で高い絶縁性を有するプラズマ窒化シリコン膜８が形成されたためである。このため、窒化シリコン膜８を介してリーク電流が生じることがない。すなわち、図３において矢印２０で示された経路でリーク電流は発生しない。
【００４７】
一方、図６の比較例から分かるように、実効ＲＦパワーの立ち上がり時間ｔ１が１秒より大きい場合、リーク電流が発生している。これは、ＲＦパワーの供給開始後、立ち上がり時間ｔ１に達するまでの間に、Ｓｉ−ｒｉｃｈの窒化シリコン膜が形成されてしまったためである。このため、厚み方向で不均質なプラズマ窒化シリコン膜が形成され、このプラズマ窒化シリコン膜を介してリーク電流が生じてしまう。すなわち、図３において矢印２０で示された経路でリーク電流が発生してしまう。
【００４８】
本実施の形態では、プラズマＣＶＤ工程において、実効ＲＦパワー、すなわち高周波電力の実効値の立ち上がり時間ｔ１を１秒以下にしたので、均質な、特に厚み方向の膜質が均一な窒化シリコン膜を形成することができる。また、高い絶縁性を有する窒化シリコン膜を形成することが可能になる。このため、プラズマＣＶＤ法を用いて形成した窒化シリコン膜を介して流れるリーク電流を抑制できる。従って、リーク電流を抑制した半導体装置が実現できる。半導体装置の信頼性を高めることもできる。
【００４９】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５０】
前記実施の形態では、ＭＩＳＦＥＴ半導体装置について説明したが、本発明は、これに限定されるものではなく、プラズマＣＶＤ法で形成した膜を有する種々の半導体装置に適用することができる。
【００５１】
また、前記実施の形態では、平行平板型のプラズマＣＶＤ装置によって窒化シリコン膜を形成した場合について説明したが、他の形態のプラズマＣＶＤ装置を用いて成膜を行う場合にも適用できる。
【００５２】
また、前記実施の形態では、プラズマＣＶＤ工程で１３．５６ＭＨｚのＲＦ波を用いたが、それ以外の高周波を用いることもできる。
【００５３】
また、前記実施の形態では、プラズマＣＶＤ法を用いて窒化シリコン膜を形成する場合について説明したが、他の材料膜をプラズマＣＶＤ法で形成する場合にも適用できる。例えば、酸化シリコン膜や酸窒化シリコン膜などであってもよい。シランガスと窒素ガスの分解エネルギーの差は、シランガスと酸素ガスの分解エネルギーの差に比べて大きいので、窒化シリコン膜の場合により効果が大きいが、酸化シリコン膜などの他の材料膜についても有効であり、均質な膜を形成することが可能になる。
【００５４】
また、前記実施の形態では、窒化シリコン膜８の形成工程において、反応室１０１内にソースガスを導入した後、基板電極１０２及び高周波電極１０３間に高周波電圧を印加したが、ソースガスを導入する前に基板電極１０２及び高周波電極１０３間に高周波電圧を印加し、実効ＲＦパワーが飽和した後に、シランガス及び窒素ガスのようなソースガスを反応室１０１内に導入することもできる。実効ＲＦパワーが飽和した後にソースガスを導入するので、窒化シリコン膜の成膜の最初の段階から通常の窒化シリコン膜が形成され、Ｓｉ−ｒｉｃｈの窒化シリコン膜が形成されない。このため、均質で高い絶縁性を有する絶縁膜をプラズマＣＶＤ法を用いて形成することができる。また、プラズマＣＶＤ法で形成した絶縁膜を介して流れるリーク電流を低減することができる。リーク電流を抑制した半導体装置も実現できる。
【００５５】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５６】
プラズマＣＶＤ法を用いて均質な膜を形成できる。
【００５７】
プラズマＣＶＤ法を用いて高い絶縁性を有する絶縁膜を形成できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造工程に用いられる半導体製造装置の概念的な構造を示す説明図である。
【図３】図１の半導体装置のゲート電極近傍の構造を概念的に示す部分拡大断面図である。
【図４】図２の半導体製造装置の基板電極及び高周波電極間に印加されたＲＦパワーの時間変化を示すグラフである。
【図５】実効ＲＦパワーの立ち上がり時間ｔ１を１秒以下にした場合のリーク電流を測定した結果を示すグラフである。
【図６】実効ＲＦパワーの立ち上がり時間ｔ１を１秒より大きくした場合のリーク電流を測定した結果を示す比較例のグラフである。
【符号の説明】
１　半導体基板
２　素子分離領域
３　ｎ型ウエル
４　ゲート絶縁膜
５　ゲート電極
６ａ　ｐ−型半導体領域
６ｂ　ｐ＋型半導体領域
７　サイドウォール
８　窒化シリコン膜
９　酸化シリコン膜
１０　コンタクトホール
１１　プラグ
１１ａ　バリア膜
１２　配線（第１層配線）
１２ａ　チタン膜
１２ｂ　窒化チタン膜
１２ｃ　アルミニウム膜
１２ｄ　チタン膜
１２ｅ　窒化チタン膜
１３ａ　絶縁膜
１３ｂ　絶縁膜
１４　絶縁膜
１００　半導体製造装置
１０１　反応室
１０２　基板電極
１０３　高周波電極
１０４　高周波電源
１０５　マッチングボックス
１０６　ガス導入口
１０７　ガス排気口
【図１】
2004014781.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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