(57)【要約】【課題】キャリア基板の２次実装時における突出電極の融解を防止する。【解決手段】キャリア基板１１の裏面に設けられたランド１２ａ上に、突出電極２４よりも融点の低い突出電極１７を形成し、突出電極２４の融点よりも低く、突出電極１７の融点よりも高い温度でリフロー処理を行うことにより、突出電極１７をマザー基板３１のランド３２上に接合させる。【選択図】      図１
2004259886.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップが搭載された第１半導体パッケージと、
前記第１半導体パッケージに設けられた第１突出電極と、
第２半導体チップが搭載され、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１半導体パッケージ上に実装された第２半導体パッケージとを備えることを特徴とする半導体装置。
【請求項２】
前記第１半導体パッケージは、
前記第１半導体チップが実装された第１キャリア基板を備え、
前記第２半導体パッケージは、
前記第２突出電極を介し、前記第１半導体チップ上に保持されるように前記第１キャリア基板上に実装された第２キャリア基板を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする請求項２記載の半導体装置。
【請求項４】
第１キャリア基板と、
前記第１キャリア基板に設けられた第１突出電極と、
前記第１突出電極よりも融点の高い第２突出電極を介して前記第１キャリア基板上に実装された第２キャリア基板と、
前記第２突出電極よりも融点の高い第３突出電極を介して前記第１キャリア基板上に実装された第１半導体チップと、
前記第２キャリア基板に実装された第２半導体チップとを備えることを特徴とする半導体装置。
【請求項５】
第１電子部品が搭載された第１パッケージと、
前記第１パッケージに設けられた第１突出電極と、
第２電子部品が搭載され、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１パッケージ上に実装された第２パッケージとを備えることを特徴とする電子デバイス。
【請求項６】
第１キャリア基板と、
前記第１キャリア基板に設けられた第１突出電極と、
前記第１突出電極よりも融点の高い第２突出電極を介して前記第１キャリア基板上に実装された第２キャリア基板と、
前記第２突出電極よりも融点の高い第３突出電極を介して前記第１キャリア基板上に実装された第１電子部品と、
前記第２キャリア基板に実装された第２電子部品とを備えることを特徴とする電子デバイス。
【請求項７】
第１半導体チップが搭載された第１半導体パッケージと、
前記第１半導体パッケージに設けられた第１突出電極と、
第２半導体チップが搭載され、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１半導体パッケージ上に実装された第２半導体パッケージと、
前記第１突出電極を介して前記第１半導体パッケージが実装されたマザー基板とを備えることを特徴とする電子機器。
【請求項８】
第１キャリア基板と、
前記第１キャリア基板に設けられた第１突出電極と、
前記第１突出電極よりも融点の高い第２突出電極を介して前記第１キャリア基板上に実装された第２キャリア基板と、
前記第２突出電極よりも融点の高い第３突出電極を介して前記第１キャリア基板上に実装された第１半導体チップと、
前記第２キャリア基板に実装された第２半導体チップと、
前記第１突出電極を介して前記第１キャリア基板が実装されたマザー基板とを備えることを特徴とする電子機器。
【請求項９】
第１半導体パッケージに第１突出電極を形成する工程と、
前記第１突出電極を介し前記第１半導体パッケージを第２半導体パッケージ上に実装する工程と、
前記第１突出電極よりも融点の低い第２突出電極を前記第２半導体パッケージに形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
第１半導体チップに第１突出電極を形成する工程と、
前記第１突出電極を介し前記第１半導体チップを第１キャリア基板上に実装する工程と、
第２キャリア基板に第２半導体チップを実装する工程と、
前記第１突出電極よりも融点の低い第２突出電極を前記第２キャリア基板に形成する工程と、
前記第２突出電極を介し、第２半導体チップが搭載された第２キャリア基板を前記第１キャリア基板上に実装する工程と、
前記第２突出電極よりも融点の低い第３突出電極を前記第１キャリア基板に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
第１電子部品が搭載された第１パッケージに第１突出電極を形成する工程と、
前記第１突出電極を介し、第２電子部品が搭載された第２パッケージ上に前記第１パッケージを実装する工程と、
前記第１突出電極よりも融点の低い第２突出電極を前記第２パッケージに形成する工程とを備えることを特徴とする電子デバイスの製造方法。
【請求項１２】
第１電子部品に第１突出電極を形成する工程と、
前記第１突出電極を介し前記第１電子部品を第１キャリア基板上に実装する工程と、
第２キャリア基板に第２電子部品を実装する工程と、
前記第１突出電極よりも融点の低い第２突出電極を前記第２キャリア基板に形成する工程と、
前記第２突出電極を介し、第２電子部品が搭載された第２キャリア基板を前記第１キャリア基板上に実装する工程と、
前記第２突出電極よりも融点の低い第３突出電極を前記第１キャリア基板に形成する工程とを備えることを特徴とする電子デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法に関し、特に、半導体パッケージなどの積層構造に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、半導体チップ実装時の省スペース化を図るため、例えば、特許文献１に開示されているように、キャリア基板を介して半導体チップを３次元実装する方法がある。
【０００３】
【特許文献１】
特開平１０−２８４６８３号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、キャリア基板を介して半導体チップを３次元実装する方法では、キャリア基板の２次実装時に、キャリア基板間の接続に使われる突出電極が融解し、パッケージが変形するという問題があった。
そこで、本発明の目的は、キャリア基板の２次実装時における突出電極の融解を防止することが可能な半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体パッケージに設けられた第１突出電極と、第２半導体チップが搭載され、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１半導体パッケージ上に実装された第２半導体パッケージとを備えることを特徴とする。
【０００６】
これにより、第１突出電極を介して第１半導体パッケージを２次実装する際に、第１半導体パッケージに接合された第２突出電極が溶解することを防止することが可能となる。このため、半導体パッケージの変形を抑制しつつ、半導体チップを３次元実装することが可能となり、半導体チップの積層構造の信頼性を確保しつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１半導体チップが実装された第１キャリア基板を備え、前記第２半導体パッケージは、前記第２突出電極を介し、前記第１半導体チップ上に保持されるように前記第１キャリア基板上に実装された第２キャリア基板を備えることを特徴とする。
【０００８】
これにより、第１半導体パッケージおよび第２半導体パッケージの種類が異なる場合においても、高さの増大を抑制しつつ、第１半導体パッケージ上に第２半導体パッケージを積層させることが可能となるとともに、２次実装時の接続信頼性を向上させることができる。
また、本発明の一態様に係る半導体装置によれば、前記第１半導体パッケージは、前記第１キャリア基板上に前記第１半導体チップがフリップチップ実装されたボールグリッドアレイ、前記第２半導体パッケージは、前記第２キャリア基板上に搭載された第２半導体チップがモールド封止されたボールグリッドアレイまたはチップサイズパッケージであることを特徴とする。
【０００９】
これにより、汎用パッケージを用いた場合においても、突出電極の再溶解を防止しつつ、異種パッケージを積層することが可能となり、生産効率を劣化させることなく、異種パッケージ間の接続信頼性を向上させることが可能となる。
また、本発明の一態様に係る半導体装置によれば、第１キャリア基板と、前記第１キャリア基板に設けられた第１突出電極と、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１キャリア基板上に実装された第２キャリア基板と、前記第２突出電極よりも融点の高い第３突出電極を介して前記第１キャリア基板上に実装された第１半導体チップと、前記第２キャリア基板に実装された第２半導体チップとを備えることを特徴とする。
【００１０】
これにより、第１突出電極を介して第１キャリア基板を２次実装する際に、第１キャリア基板に接合された第２突出電極が溶解することを防止することが可能となるとともに、第２突出電極を介して第２キャリア基板を実装する際に、第１キャリア基板に接合された第３突出電極が溶解することを防止することが可能となる。このため、半導体パッケージの変形を抑制しつつ、半導体チップを３次元実装することが可能となり、半導体チップの積層構造の信頼性を確保しつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【００１１】
また、本発明の一態様に係る電子デバイスによれば、第１電子部品が搭載された第１パッケージと、前記第１パッケージに設けられた第１突出電極と、第２電子部品が搭載され、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１パッケージ上に実装された第２パッケージとを備えることを特徴とする。これにより、第１突出電極を介して第１パッケージを２次実装する際に、第１パッケージに接合された第２突出電極が溶解することを防止することが可能となり、パッケージの変形を抑制しつつ、電子部品を３次元実装することが可能となる。
【００１２】
また、本発明の一態様に係る電子デバイスによれば、第１キャリア基板と、前記第１キャリア基板に設けられた第１突出電極と、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１キャリア基板上に実装された第２キャリア基板と、前記第２突出電極よりも融点の高い第３突出電極を介して前記第１キャリア基板上に実装された第１電子部品と、前記第２キャリア基板に実装された第２電子部品とを備えることを特徴とする。
【００１３】
これにより、第１突出電極を介して第１キャリア基板を２次実装する際に、第１キャリア基板に接合された第２突出電極が溶解することを防止することが可能となるとともに、第２突出電極を介して第２キャリア基板を実装する際に、第１キャリア基板に接合された第３突出電極が溶解することを防止することが可能となり、パッケージの変形を抑制しつつ、電子部品を３次元実装することが可能となる。
【００１４】
また、本発明の一態様に係る電子機器によれば、第１半導体チップが搭載された第１半導体パッケージと、前記第１半導体パッケージに設けられた第１突出電極と、第２半導体チップが搭載され、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１半導体パッケージ上に実装された第２半導体パッケージと、前記第１突出電極を介して前記第１半導体パッケージが実装されたマザー基板とを備えることを特徴とする。
【００１５】
これにより、第１突出電極を介して第１半導体パッケージをマザー基板に２次実装する際に、第１半導体パッケージに接合された第２突出電極が溶解することを防止することが可能となり、半導体パッケージの変形を抑制しつつ、半導体チップを３次元実装することが可能となる。
また、本発明の一態様に係る電子機器によれば、第１キャリア基板と、前記第１キャリア基板に設けられた第１突出電極と、前記第１突出電極よりも融点の高い第２突出電極を介して前記第１キャリア基板上に実装された第２キャリア基板と、前記第２突出電極よりも融点の高い第３突出電極を介して前記第１キャリア基板上に実装された第１半導体チップと、前記第２キャリア基板に実装された第２半導体チップと、前記第１突出電極を介して前記第１キャリア基板が実装されたマザー基板とを備えることを特徴とする。
【００１６】
これにより、第１突出電極を介して第１キャリア基板をマザー基板に２次実装する際に、第１キャリア基板に接合された第２突出電極が溶解することを防止することが可能となるとともに、第２突出電極を介して第２キャリア基板を第１キャリア基板に実装する際に、第１キャリア基板に接合された第３突出電極が溶解することを防止することが可能となり、半導体パッケージの変形を抑制しつつ、半導体チップを３次元実装することが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体パッケージに第１突出電極を形成する工程と、前記第１突出電極を介し前記第１半導体パッケージを第２半導体パッケージ上に実装する工程と、前記第１突出電極よりも融点の低い第２突出電極を前記第２半導体パッケージに形成する工程とを備えることを特徴とする。
【００１８】
これにより、第１半導体パッケージと第２半導体パッケージとを接続する第１突出電極が溶解することを防止しつつ、第２突出電極を介して第２半導体パッケージを２次実装することが可能となり、半導体パッケージの変形を抑制しつつ、半導体チップを３次元実装することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体チップに第１突出電極を形成する工程と、前記第１突出電極を介し前記第１半導体チップを第１キャリア基板上に実装する工程と、第２キャリア基板に第２半導体チップを実装する工程と、前記第１突出電極よりも融点の低い第２突出電極を前記第２キャリア基板に形成する工程と、前記第２突出電極を介し、第２半導体チップが搭載された第２キャリア基板を前記第１キャリア基板上に実装する工程と、前記第２突出電極よりも融点の低い第３突出電極を前記第１キャリア基板に形成する工程とを備えることを特徴とする。
【００１９】
これにより、第１半導体チップと第１キャリア基板とを接続する第１突出電極が溶解することを防止しつつ、第２突出電極を介して第２キャリア基板を第１キャリア基板に実装することが可能となるとともに、第１キャリア基板と第２キャリア基板とを接続する第２突出電極が溶解することを防止しつつ、第３突出電極を介して第１キャリア基板を２次実装することが可能となり、半導体パッケージの変形を抑制しつつ、半導体チップを３次元実装することが可能となる。
【００２０】
また、本発明の一態様に係る電子デバイスの製造方法によれば、第１電子部品が搭載された第１パッケージに第１突出電極を形成する工程と、前記第１突出電極を介し、第２電子部品が搭載された第２パッケージ上に前記第１パッケージを実装する工程と、前記第１突出電極よりも融点の低い第２突出電極を前記第２パッケージに形成する工程とを備えることを特徴とする。
【００２１】
これにより、第１パッケージと第２パッケージとを接続する第１突出電極が溶解することを防止しつつ、第２突出電極を介して第２パッケージを２次実装することが可能となり、パッケージの変形を抑制しつつ、電子部品を３次元実装することが可能となる。
また、本発明の一態様に係る電子デバイスの製造方法によれば、第１電子部品に第１突出電極を形成する工程と、前記第１突出電極を介し前記第１電子部品を第１キャリア基板上に実装する工程と、第２キャリア基板に第２電子部品を実装する工程と、前記第１突出電極よりも融点の低い第２突出電極を前記第２キャリア基板に形成する工程と、前記第２突出電極を介し、第２電子部品が搭載された第２キャリア基板を前記第１キャリア基板上に実装する工程と、前記第２突出電極よりも融点の低い第３突出電極を前記第１キャリア基板に形成する工程とを備えることを特徴とする。
【００２２】
これにより、第１電子部品と第１キャリア基板とを接続する第１突出電極が溶解することを防止しつつ、第２突出電極を介して第２キャリア基板を第１キャリア基板に実装することが可能となるとともに、第１キャリア基板と第２キャリア基板とを接続する第２突出電極が溶解することを防止しつつ、第３突出電極を介して第１キャリア基板を２次実装することが可能となり、パッケージの変形を抑制しつつ、電子部品を３次元実装することが可能となる。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置、電子デバイスおよびそれら製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第１実施形態は、半導体パッケージＰＫ１２に設けられた突出電極２４の融点を、半導体パッケージＰＫ１１に設けられた突出電極１７の融点よりも高くしたものである。
【００２４】
図１（ａ）において、半導体パッケージＰＫ１１にはキャリア基板１１が設けられ、キャリア基板１１の両面にはランド１２ａ、１２ｂがそれぞれ形成されている。そして、キャリア基板１１上には半導体チップ（または半導体ダイ）１３がフリップチップ実装され、半導体チップ１３には、フリップチップ実装するための突出電極１４が設けられている。そして、半導体チップ１３に設けられた突出電極１４は、異方性導電シート１５を介してランド１２ｂ上にＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合されている。
【００２５】
ここで、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装することにより、ワイヤボンドやモールド封止するためのスペースが不要となり、３次元実装時の省スペース化を図ることが可能となるとともに、半導体チップ１３をキャリア基板１１上に接合する際の低温化を図ることが可能となり、実際の使用時のキャリア基板１１の反りを低減することが可能となる。
【００２６】
一方、半導体パッケージＰＫ１２にはキャリア基板２１が設けられ、キャリア基板２１の裏面にはランド２２が形成されている。また、キャリア基板２１上には半導体チップが実装され、半導体チップが実装されたキャリア基板２１の一面全体は、封止樹脂２３で封止されている。なお、キャリア基板２１上に実装された半導体チップを封止樹脂２３で封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。
【００２７】
これにより、半導体チップを封止する封止樹脂２３により、半導体パッケージＰＫ１２の剛性を向上させることが可能となり、半導体パッケージＰＫ１２の高さの増大を抑制しつつ、半導体チップが搭載されるキャリア基板２１の反りを低減させることが可能となる。
なお、キャリア基板２１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００２８】
次に、図１（ｂ）に示すように、キャリア基板２１の裏面に設けられたランド２２上に突出電極２４を形成する。また、キャリア基板１１のランド１２ｂ上にフラックス１６を供給する。なお、キャリア基板１１のランド１２ｂ上には、フラックス１６の代わりに半田ペーストを供給してもよい。
次に、図１（ｃ）に示すように、半導体パッケージＰＫ１１上に半導体パッケージＰＫ１２をマウントし、リフロー処理を行うことにより、突出電極２４をランド１２ｂ上に接合させる。なお、突出電極２４は、半導体チップ１３の搭載領域を避けるようにして配置することができ、例えば、キャリア基板２１の裏面の周囲に突出電極２４を配置することができる。そして、キャリア基板１１上に設けられたランド１２ｂに突出電極２４を接合させ、キャリア基板２１が半導体チップ１３上に保持されるようにして、キャリア基板２１をキャリア基板１１上に実装することができる。
【００２９】
これにより、半導体パッケージＰＫ１１、ＰＫ１２の種類が異なる場合においても、半導体チップの積層構造を実現することが可能となり、異なる種類の半導体チップの積層を可能としつつ、省スペース化を図ることが可能となる。なお、キャリア基板２１をキャリア基板１１上に実装する場合、キャリア基板２１の裏面は半導体チップ１３上に密着していてもよいし、キャリア基板２１の裏面は半導体チップ１３から離れていてもよい。
【００３０】
次に、図１（ｄ）に示すように、キャリア基板１１の裏面に設けられたランド１２ａ上に、突出電極２４よりも融点の低い突出電極１７を形成する。
次に、図１（ｅ）に示すように、突出電極１７が形成されたキャリア基板１１をマザー基板３１上にマウントする。そして、突出電極２４の融点よりも低く、突出電極１７の融点よりも高い温度でリフロー処理を行うことにより、突出電極１７をマザー基板３１のランド３２上に接合させる。
【００３１】
これにより、突出電極１７を介して半導体パッケージＰＫ１１を２次実装する際に、半導体パッケージＰＫ１１に接合された突出電極２４が溶解することを防止することが可能となる。このため、半導体パッケージＰＫ１１、ＰＫ１２の変形を抑制しつつ、半導体チップを３次元実装することが可能となり、半導体チップの積層構造の信頼性を確保しつつ、半導体チップ実装時の省スペース化を図ることが可能となる。
【００３２】
なお、キャリア基板１１、２１としては、例えば、両面基板、多層配線基板、ビルドアップ基板、テープ基板またはフィルム基板などを用いることができ、キャリア基板１１、２１の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、ＢＴレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極１４、１７、２４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができ、特に、突出電極１７、２４として、例えば、半田ボールを用いることにより、汎用のＢＧＡを用いることで、異種パッケーＰＫ１１、ＰＫ１２同士を積層することができ、製造ラインを流用することができる。
【００３３】
ここで、突出電極１７、２４として、半田ボールを用いる場合、組成の異なるＰｂ−Ｓｎ半田を用いることができ、例えば、突出電極１７として、ＳｎとＰｂの割合が４：６で溶融温度が２３８℃のＰｂ−Ｓｎ半田、突出電極２４として、ＳｎとＰｂの割合が２：８で溶融温度が２７９℃のＰｂ−Ｓｎ半田を挙げることができる。また、突出電極１７、２４として、組成の異なる鉛フリー半田を用いるようにしてもよく、例えば、突出電極１７として、合金組成がＳｎ−３．５Ａｇ−０．７５Ｃｕで溶融温度が２１９℃の鉛フリー半田、突出電極２４として、合金組成がＳｎ−０．７５Ｃｕで溶融温度が２２９℃の鉛フリー半田を挙げることができる。
【００３４】
また、上述した実施形態では、キャリア基板２１をキャリア基板１１上に実装するために、突出電極２４をキャリア基板２１のランド２２上に設ける方法について説明したが、突出電極２４をキャリア基板１１のランド１２ｂ上に設けるようにしてもよい。また、上述した実施形態では、ＡＣＦ接合により半導体チップ１３をキャリア基板１１上に実装する方法について説明したが、例えば、ＮＣＦ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ）接合、ＡＣＰ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合、ＮＣＰ（Ｎｏｎｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）接合などのその他の接着剤接合を用いるようにしてもよく、半田接合や合金接合などの金属接合を用いるようにしてもよい。また、キャリア基板１１とキャリア基板２１との間の隙間には、必要に応じて樹脂を注入するようにしてもよい。
【００３５】
図２および図３は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。なお、この第２実施形態は、半導体パッケージＰＫ２２に設けられた突出電極５４の融点を、半導体パッケージＰＫ２１に設けられた突出電極４７の融点よりも高くするとともに、半導体チップ４３に設けられた突出電極４５の融点を、半導体パッケージＰＫ２２に設けられた突出電極５４の融点よりも高くしたものである。
【００３６】
図２（ａ）において、キャリア基板４１上にはランド４２ｂ、４２ｂ´が形成されるとともに、キャリア基板４１の裏面にはランド４２ａが形成されている。また、半導体チップ４３には、突出電極４５を配置するためのランド４４が設けられている。
一方、半導体パッケージＰＫ２２にはキャリア基板５１が設けられ、キャリア基板５１の裏面にはランド５２が形成されている。また、キャリア基板５１上には半導体チップが実装され、半導体チップが実装されたキャリア基板５１の一面全体は、封止樹脂５３で封止されている。なお、キャリア基板５１上に実装された半導体チップを封止樹脂５３で封止する場合、例えば、エポキシ樹脂などの熱硬化性樹脂を用いたモールド成形などにより行うことができる。また、キャリア基板５１上には、ワイヤボンド接続された半導体チップを実装するようにしてもよいし、半導体チップをフリップチップ実装するようにしてもよく、半導体チップの積層構造を実装するようにしてもよい。
【００３７】
次に、図２（ｂ）に示すように、半導体チップ４３に設けられたランド４４上に突出電極４５を形成する。なお、突出電極４５をキャリア基板４１側に設けるようにしてもよい。一方、キャリア基板４１のランド４２ｂ´上にフラックス４６を供給する。なお、キャリア基板４１のランド４２ｂ´上には、フラックス４６の代わりに半田ペーストを供給してもよい。
【００３８】
次に、図２（ｃ）に示すように、キャリア基板４１上に半導体チップ４３をマウントする。そして、リフロー処理を行うことにより、突出電極４５をランド４２ｂ´上に接合させ、半導体パッケージＰＫ２１を製造する。
次に、図３（ａ）に示すように、キャリア基板５１の裏面に設けられたランド５２上に、突出電極４５よりも融点の低い突出電極５４を形成する。なお、突出電極５４をキャリア基板４１側に設けるようにしてもよい。また、キャリア基板４１のランド４２ｂ上にフラックス４６を供給する。なお、キャリア基板４１のランド４２ｂ上には、フラックス４６の代わりに半田ペーストを供給してもよい。
【００３９】
次に、図３（ｂ）に示すように、半導体パッケージＰＫ２１上に半導体パッケージＰＫ２２をマウントする。そして、突出電極４５の融点よりも低く、突出電極５４の融点よりも高い温度でリフロー処理を行うことにより、突出電極５４をランド４２ｂ上に接合させる。なお、突出電極５４は、半導体チップ４３の搭載領域を避けるようにして配置することができ、例えば、キャリア基板５１の裏面の周囲に突出電極５４を配置することができる。そして、キャリア基板４１上に設けられたランド４２ｂに突出電極５４を接合させ、キャリア基板５１が半導体チップ４３上に保持されるようにして、キャリア基板５１をキャリア基板４１上に実装することができる。
【００４０】
これにより、半導体パッケージＰＫ２１、ＰＫ２２の種類が異なる場合においても、半導体チップの積層構造を実現することが可能となり、異なる種類の半導体チップの積層を可能としつつ、省スペース化を図ることが可能となる。
次に、図３（ｃ）に示すように、キャリア基板４１の裏面に設けられたランド４２ａ上に、突出電極５４よりも融点の低い突出電極４７を形成する。
【００４１】
次に、図３（ｄ）に示すように、突出電極４７が形成されたキャリア基板４１をマザー基板６１上にマウントする。そして、突出電極５４の融点よりも低く、突出電極４７の融点よりも高い温度でリフロー処理を行うことにより、突出電極４７をマザー基板６１のランド６２上に接合させる。
これにより、半導体チップ４３とキャリア基板４１とを接続する突出電極４５が溶解することを防止しつつ、突出電極５４を介してキャリア基板５１をキャリア基板４１に実装することが可能となるとともに、キャリア基板４１とキャリア基板５１とを接続する突出電極５４が溶解することを防止しつつ、突出電極４７を介してキャリア基板４１をマザー基板６１上に実装することが可能となり、半導体パッケージＰＫ２１、ＰＫ２２の変形を抑制しつつ、半導体チップを３次元実装することが可能となる。
【００４２】
なお、突出電極４５、４７、５４としては、例えば、Ａｕバンプ、半田材などで被覆されたＣｕバンプやＮｉバンプ、あるいは半田ボールなどを用いることができる。また、キャリア基板４１とキャリア基板５１との間の隙間には、必要に応じて樹脂を注入するようにしてもよい。
また、上述した半導体装置および電子デバイスは、例えば、液晶表示装置、携帯電話、携帯情報端末、ビデオカメラ、デジタルカメラ、ＭＤ（Ｍｉｎｉ  Ｄｉｓｃ）プレーヤなどの電子機器に適用することができ、電子機器の小型・軽量化を可能としつつ、電子機器の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】第２実施形態に係る半導体装置の製造方法を示す断面図。
【図３】第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
１１、２１、４１、５１  キャリア基板、１２ａ、１２ｂ、２２、３２、４２ａ、４２ｂ、４２ｂ´、５２、６２  ランド、１３、４３  半導体チップ、１４、１７、２４、４５、４７、５４  突出電極、１５  異方性導電シート、１６、４６  フラックス、２３、５３  封止樹脂、３１、６１  マザー基板、ＰＫ１１、ＰＫ１２、ＰＫ２１、ＰＫ２２  半導体パッケージ
【図１】
2004259886.tif 000003
【図２】
2004259886.tif 000004
【図３】
2004259886.tif 000005