(57)【要約】【課題】電界効果トランジスタのゲート電極保護ダイオードを構成する不純物領域の大きさを解像限界以下に極小化することが可能な保護ダイオードの製造方法を提供する。【解決手段】半導体基板１の主表面上に、相互に離間して位置するゲートパターン３を形成する工程と、ゲートパターン３の互いに向き合うそれぞれの側壁にサイドウォール膜５を形成する工程と、ゲートパターン３およびサイドウォール膜５をマスクとして、半導体基板１に不純物を注入することにより不純物領域６を形成する工程とを備え、この不純物領域６と隣接して位置する基板領域とによって電界効果トランジスタのゲート電極保護ダイオードを形成する。【選択図】　　　　図１
2004006480.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に形成された不純物領域と、前記不純物領域に隣接して位置する前記半導体基板の基板領域とによって構成され、前記不純物領域が前記半導体基板の他の領域に形成された電界効果トランジスタのゲート電極に電気的に接続され、前記基板領域が接地電位に電気的に接続されてなる電界効果トランジスタのゲート電極保護ダイオードの製造方法であって、
前記半導体基板の主表面上に、相互に離間して位置する第１および第２導体層を形成する工程と、
前記第１導体層の前記第２導体層に対向する側壁および前記第２導体層の前記第１導体層に対向する側壁のそれぞれに第１および第２サイドウォール膜を形成する工程と、
前記第１、第２導体層および前記第１、第２サイドウォール膜をマスクとして、前記半導体基板に不純物を注入することにより、前記不純物領域を形成する工程とを備える、電界効果トランジスタのゲート電極保護ダイオードの製造方法。
【請求項２】
前記電界効果トランジスタのゲート電極の形成時に、前記第１および第２導体層を同時に形成することを特徴とする、請求項１に記載の電界効果トランジスタのゲート電極保護ダイオードの製造方法。
【請求項３】
前記半導体基板の主表面に素子分離領域を形成する工程をさらに備え、前記第１および第２導体層のうちの少なくとも一方が、前記素子分離領域上に形成されることを特徴とする、請求項１または２に記載の電界効果トランジスタのゲート電極保護ダイオードの製造方法。
【請求項４】
前記半導体基板を平面的に見て、前記第１および第２導体層と交差するように、前記半導体基板の主表面に複数の素子分離領域を形成する工程をさらに備え、前記不純物領域を形成する工程が、前記第１、第２サイドウォール膜および前記素子分離領域をマスクとして行なわれることを特徴とする、請求項１から３のいずれかに記載の電界効果トランジスタのゲート電極保護ダイオードの製造方法。
【請求項５】
前記第１および第２導体層を形成する工程は、前記半導体基板を平面的に見て、開口を有する導体層を形成することを含み、
前記第１および第２サイドウォール膜を形成する工程は、前記開口の側壁にサイドウォール膜を形成することを含む、請求項１から３のいずれかに記載の電界効果トランジスタのゲート電極保護ダイオードの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電界効果トランジスタのゲート電極を保護するための保護ダイオードの製造方法に関し、特に、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ製造技術を用いて製造されるＭＯＳトランジスタのゲート電極を保護するための保護ダイオードの製造方法に関する。
【０００２】
【従来の技術】
近年の半導体装置の製造工程においては、プラズマを用いた処理工程が数多く存在する。たとえば、エッチング工程や層間絶縁膜の堆積工程などにおいては、専らプラズマを用いた処理が行なわれている。
【０００３】
これらプラズマを用いた処理工程においては、その処理に関係する要素（たとえば、配線など）が予め電界効果トランジスタのゲート電極に接続されている場合に、アンテナ効果と呼ばれる現象が生じることが知られている。アンテナ効果とは、ゲート絶縁膜を挟んで位置するゲート電極と半導体基板との間に大きな電位差が生じる現象である。
【０００４】
このアンテナ効果は、電界効果トランジスタの機能に大きく影響を与えるおそれがある。具体的には、所定以上の電位差がゲート電極と半導体基板との間に生じた場合には、ゲート絶縁膜の特性に劣化が生じる。さらに大きな電位差が生じ、ゲート絶縁膜の絶縁耐圧以上の電位差に達した場合には、ゲート絶縁膜の絶縁破壊が起こる。このプラズマ処理によって生じるゲート絶縁膜の特性劣化および絶縁破壊は一般にプラズマダメージと呼ばれ、半導体装置としての機能に障害を与える要因としてその対策が必要となっている。
【０００５】
たとえば、図１０に示すようなアルミ配線Ｍ２の形成に際しては、反応性イオンエッチングというプラズマを用いたエッチング処理が行なわれる。このエッチング処理工程によりアルミ配線Ｍ２中に電荷が発生し、この電荷がアルミ配線Ｍ１およびゲートパターンＧ１を介してノード電位に変化を生じさせ、ゲート電極と半導体基板との間に大きな電位差が発生する。
【０００６】
このプラズマダメージに対する対策の一つとして、ゲート電極に保護ダイオードを接続する手法ある。この場合、図１１に示す等価回路の如く、保護ダイオード３１のアノード（Ａ）がＭＯＳトランジスタ３０のゲート電極（Ｇ）へと接続され、カソード（Ｋ）が接地電位へと接続される。この保護ダイオードとしては、ゲート絶縁膜がプラズマダメージを受ける電位差よりも小さい電位差にてツェナー降伏するダイオード等が使用される。
【０００７】
このように、ゲート絶縁膜がプラズマダメージを受ける電位差よりも小さい電位差にて逆方向に電流を流すダイオードを図示の如く接続することにより、ゲート電極と半導体基板との間に大きな電位差が生じた場合にも、保護ダイオードを介して電荷が接地電位へと放出されるため、ゲート絶縁膜がプラズマダメージを受けることが回避可能となる。
【０００８】
上述の保護ダイオードは、電界効果トランジスタが形成される半導体基板中に作り込まれる場合が一般的である。この場合、保護ダイオードの形成は、半導体基板の主表面に半導体基板の導電型とは異なる導電型の不純物領域を形成し、この不純物領域と基板領域とによってｐｎ接合を形成することによって行なわれる。このようにして形成されたダイオードの不純物領域を電界効果トランジスタのゲート電極へと電気的に接続し、基板領域を接地電位へと電気的に接続することにより、上記ダイオードがゲート電極保護ダイオードとしての機能を果たすようになる。
【０００９】
上記構成の保護ダイオードとしては、たとえば、特開平１−１６８０６４号公報に開示された保護ダイオードがある。この公報に開示された保護ダイオードの不純物領域は、全周にわたってゲートパターンによって取り囲まれている。
【００１０】
なお、保護ダイオードを形成しゲート電極へと接続する工程は、半導体装置の製造工程のうちの可能な限り早い段階にて行なわれることが好ましい。これは、可能な限り早い段階に保護ダイオードとゲート電極とを接続することにより、以降の工程におけるプラズマダメージの発生を防止することが可能になり、歩留まりの向上が期待できるためである。
【００１１】
【発明が解決しようとする課題】
こうした保護ダイオードの形成にあたっては、保護ダイオードの接合面積を小さく抑えることが必要である。これは、接合面積を小さくすることにより寄生容量を低減することが可能になるためであり、これによって保護ダイオードの高速動作が実現され、応答性能が向上するためである。
【００１２】
上記において示したような、半導体基板主表面に不純物領域を設けることによって形成される保護ダイオードの接合面積を極小化するためには、半導体基板を平面的に見た場合における不純物領域の大きさを小さくすることが必要である。不純物領域の大きさはフォトリソグラフィー技術の解像限界によって決定されるため、解像限界よりも小さい大きさに極小化することは困難である。たとえば、上記公報に開示された保護ダイオードにあっては、ゲートパターンによって保護ダイオードの不純物領域の大きさが規定され、フォトリソグラフィー技術の解像限界にまでしかその大きさを極小化できない。
【００１３】
したがって、本発明は、保護ダイオードを構成する不純物領域の大きさをフォトリソグラフィーの解像限界よりも小さい大きさにて製造することが可能な電界効果トランジスタの保護ダイオードの製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明に係る製造方法によって製作される保護ダイオードは、電界効果トランジスタのゲート電極に電気的に接続される不純物領域と、この不純物領域に隣接して位置し、接地電位に電気的に接続される基板領域とによって構成される保護ダイオードである。そして、本発明に基づく電界効果トランジスタのゲート電極保護ダイオードの製造方法は、以下の工程を備える。
（ａ）半導体基板の主表面上に、相互に離間して位置する第１および第２導体層を形成する工程。
（ｂ）第１導体層の第２導体層に対向する側壁および第２導体層の第１導体層に対向する側壁のそれぞれに第１および第２サイドウォール膜を形成する工程。
（ｃ）第１、第２導体層および第１、第２サイドウォール膜をマスクとして、半導体基板に不純物を注入することにより、不純物領域を形成する工程。
【００１５】
上記各工程を経て不純物領域を形成することにより、導体層の側壁に位置するサイドウォール膜が不純物注入時のマスクとして機能するため、フォトリソグラフィー技術の解像限界よりも小さい大きさの不純物領域を形成することが可能になる。これにより、保護ダイオードのｐｎ接合面の面積を従来よりも大幅に極小化することが可能となるため、保護ダイオードの寄生容量が低減され、応答性能の向上が実現可能となる。この保護ダイオードを半導体装置の製造工程の可能な限り早い段階において製作し、電界効果トランジスタのゲート電極と接続することにより、以降の工程におけるプラズマダメージの発生を防止することが可能になり、歩留まりの向上が期待できるようになる。なお、上記第１および第２導体層は、それぞれが別個独立して形成された導体層である場合と、同一の導体層の一部分を表わす場合との両方の意味を含むものである。
【００１６】
上記本発明に基づく電界効果トランジスタのゲート電極保護ダイオードの製造方法にあっては、たとえば、電界効果トランジスタのゲート電極の形成時に第１および第２導体層を同時に形成することが望ましい。
【００１７】
このように、電界効果トランジスタのゲート電極の形成時に同時に第１および第２導体層を形成することにより、別途保護ダイオード形成用の導体層形成工程を設ける必要がなく、工程が複雑化することがない。また、電界効果トランジスタのゲート電極の側壁に形成されるサイドウォール膜の形成工程時に、同時に第１および第２導体層の側壁にもサイドウォール膜を形成することが可能になるため、別途サイドウォール膜形成工程を設ける必要がなく、工程の複雑化が回避される。なお、一般に電界効果トランジスタのゲート電極形成時に同時に形成されるその他の導体層はダミーゲートと呼ばれる。
【００１８】
上記本発明に基づく電界効果トランジスタのゲート電極保護ダイオードの製造方法にあっては、たとえば、半導体基板の主表面に素子分離領域を形成する工程をさらに備え、第１および第２導体層のうちの少なくとも一方が素子分離領域上に形成されることが好ましい。
【００１９】
このように、第１および第２導体層を素子分離領域上に形成することにより、半導体基板のカップリングの影響を受けにくくすることが可能になる。
【００２０】
上記本発明に基づく電界効果トランジスタのゲート電極保護ダイオードの製造方法にあっては、たとえば、半導体基板を平面的に見て、第１および第２導体層と交差するように半導体基板の主表面に複数の素子分離領域を形成する工程をさらに備え、不純物領域を形成する工程が第１、第２サイドウォール膜および素子分離領域をマスクとして行なわれることが好ましい。
【００２１】
このように、略平行に位置するように形成される素子分離領域と交差するように第１および第２導体層を形成し、第１および第２導体層の側壁に設けられるサイドウォール膜と素子分離領域とをマスクとして不純物領域を形成することにより、不純物領域の極小化が可能になる。この場合、不純物領域の輪郭は素子分離領域とサイドウォール膜とによって規定されるため、フォトリソグラフィーの解像限界よりも小さい不純物領域を形成することが可能になる。
【００２２】
上記本発明に基づく電界効果トランジスタのゲート電極保護ダイオードの製造方法にあっては、第１および第２導体層を形成する工程は、半導体基板を平面的に見て、開口を有する導体層を形成することを含み、第１および第２サイドウォール膜を形成する工程は、開口の側壁にサイドウォール膜を形成することを含むものである。
【００２３】
このように、不純物領域を形成する予定領域を囲むように半導体基板上に開口を有する導体層を形成し、さらにその内側壁をサイドウォール膜によって被覆した後に不純物注入によって不純物領域を形成することにより、簡便に極小化された保護ダイオードを形成することが可能になる。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について、図を参照して説明する。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態１における保護ダイオードの断面図であり、図２は、図１に示す保護ダイオードの上面図である。また、図３から図６は、図１に示す保護ダイオードの製造工程を示す断面図である。さらに、図７は、本発明の実施の形態における保護ダイオードを有する半導体装置の断面図である。本実施の形態における保護ダイオードは、半導体基板の他の領域に形成されるＭＯＳトランジスタのゲート電極形成工程と同一の工程にて同時に形成されたダミーゲートを第１および第２導体層として利用したものである。
【００２６】
まず、図１および図２を参照して、本実施の形態における保護ダイオードの構造について説明する。図１に示すように、半導体基板１の主表面上には、ゲート絶縁膜２を介して第１および第２導体層であるゲートパターン３が位置している。ゲートパターン３の材質としては、たとえばポリシリコンが用いられる。
【００２７】
ゲートパターン３の側壁には、サイドウォール膜５が位置している。サイドウォール膜５は、ＭＯＳトランジスタの製造工程において自己整合的にソース／ドレイン領域を形成するために設けられる絶縁膜であり、たとえばその材質はシリコン酸化膜である。ゲートパターン３は、上述のように半導体基板１の主表面上において相互に離間するように位置しており、これら２つのゲートパターン３が互いに向き合う側壁のそれぞれにサイドウォール膜５が位置している。
【００２８】
これらサイドウォール膜５の間の半導体基板１主表面には、半導体基板の導電型とは異なる導電型の不純物領域６が形成されている。図ではｐ型半導体基板を用いた場合を示しており、不純物領域はｎ型である。この不純物領域６とこの不純物領域６に隣接して位置する基板領域とによって、保護ダイオードが構成されている。
【００２９】
半導体基板１上には、２つのゲートパターン３を覆うように層間絶縁膜７が形成されている。層間絶縁膜７にはコンタクト８が形成されており、不純物領域６と配線９とを接続している。配線９は、半導体基板１の他の領域に形成されるＭＯＳトランジスタのゲート電極へと電気的に接続される。なお、半導体基板１の基板領域は接地電位へと電気的に接続される。
【００３０】
図２に示すように、本実施の形態においては、第１および第２導体層である２つのゲートパターン３は環状に形成された導体層の一部であり、この環状の導体層の内側壁にサイドウォール膜５が形成されている。
【００３１】
次に、図３から図６を参照して、上記構成の保護ダイオードの製造方法について詳細に説明する。まず、ｐ型の半導体基板１を用意し、その主表面にゲート絶縁膜２を形成する。さらに、ゲート絶縁膜２上に第１および第２導体層であるゲートパターン３をフォトリソグラフィーによって形成する（図３参照）。なお、上述したように、本実施の形態におけるゲートパターン３は、半導体基板１の他の領域に形成される電界効果トランジスタのゲートパターンと同一工程にて同時に形成されるものである。
【００３２】
次に、ゲート絶縁膜２やゲートパターン３を覆うように、半導体基板１の主表面側に酸化膜４を全面的に堆積する（図４参照）。たとえば、この酸化膜４の形成にはプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）が用いられる。続いて、異方性のドライエッチングを行ない、ゲートパターン３の両側壁のみに酸化膜が残るようにエッチバックが行なわれる（図５参照）。ここで、エッチバックは、２つのゲートパターン３の間の半導体基板１の主表面が露出するように行なわれる。これにより、ゲートパターン３の両側壁にサイドウォール膜５が形成されるため、２つのゲートパターン３の対向する側壁のそれぞれにサイドウォール膜５が位置するようになる。なお、本実施の形態におけるサイドウォール膜５は、半導体基板１の他の領域に形成される電界効果トランジスタのサイドウォール膜形成工程と同一工程にて同時に形成されるものである。
【００３３】
上記工程により形成されたサイドウォール膜５をマスクとして、半導体基板１にイオン注入を行う。これにより、サイドウォール膜５の間に位置する半導体基板１の主表面にのみ、半導体基板１の導電型とは異なる導電型の不純物領域６が形成される（図６参照）。
【００３４】
さらに、その後、層間絶縁膜７が形成され、不純物領域６の電気的引出しを行なうコンタクト８が形成され、配線９へと接続されることにより、図１に示す構造の保護ダイオードが完成する。
【００３５】
以上のように、本製造方法を用いて電界効果トランジスタのゲート電極保護ダイオードを形成することにより、従来、フォトリソグラフィー技術の解像限界によって規定されていた不純物領域の大きさを、導体層の側壁に形成されたサイドウォール膜の分だけ極小化させることが可能になる。これにより、従来に比べて保護ダイオードのｐｎ接合面の面積を極小化することが可能になり、寄生容量を低減することが可能になる。この結果、保護ダイオードの動作速度が向上し、応答性能に優れた保護ダイオードを形成することが可能になる。また、導体層としてダミーゲートを用いて保護ダイオードを形成することにより、製造工程を複雑化させることなく保護ダイオードの接合面積の極小化が可能となるため、製造コストの増大を防止することも可能である。
【００３６】
本保護ダイオードを備える半導体装置にあっては、半導体基板主表面の所定領域に保護ダイオードが形成されれる領域が存在し、さらに他の領域にＭＯＳトランジスタが形成される領域が位置している。以下においては、上記保護ダイオードを有する半導体装置の構造について説明する。
【００３７】
図７に示すように、保護ダイオードの不純物領域６は、コンタクト８および配線９等を介して半導体基板１の他の領域に形成されたＭＯＳトランジスタのゲート電極３へと電気的に接続される。
【００３８】
ＭＯＳトランジスタにおいては、ゲートパターン３直下の半導体基板１主表面にチャネル領域が形成され、このチャネル領域を挟むようにソース領域とドレイン領域とが交互に形成される。ソース領域やドレイン領域は、イオン注入によって形成され、最適な電気特性が得られるように、種々の不純物領域より成り立っている。
【００３９】
たとえば、図７に示すＭＯＳトランジスタにあっては、半導体基板１中にｐウェル層を有しており、ソース／ドレイン領域１１の端部にはソース／ドレインイクステンション領域１２を有しており、さらにその下方にはポケット領域１３を有している。しかしながら、本実施の形態における保護ダイオードには、これらの不純物領域は形成されていない。これは、保護ダイオードの接合容量を低く抑えるために省かれることが好ましいためである。このイオン注入の省略は、ＭＯＳトランジスタのイオン注入工程時に保護ダイオードの形成領域をマスクで覆うことによって実現される。なお、ソース／ドレイン注入時のみ保護ダイオードの形成領域のマスクを取り除き、ＭＯＳトランジスタのソース／ドレイン領域と同時に保護ダイオードの不純物領域を形成するようにしてもよい。この場合には、製造工程の短縮化が図られる。
【００４０】
なお、ＭＯＳトランジスタのイオン注入条件の一例としては、たとえばＮＭＯＳを例に取ると、ウェル注入はＢ（ボロン）を１４０ｋｅＶおよび２５０ｋｅＶで１×１０１３ｃｍ−２程度で注入し、チャネル注入はＢ（ボロン）を２０ｋｅＶで２×１０１２ｃｍ−２で注入する。また、ソース／ドレイン注入としてＡｓ（砒素）を５０ｋｅＶで５×１０１５ｃｍ−２で注入する。さらには、ソースドレインイクステンションはＡｓ（砒素）を２０ｋｅＶで１×１０１５ｃｍ−２で注入し、ポケット注入はＢ（ボロン）を２０ｋｅＶで１×１０１３ｃｍ−２で斜め（４５度）に注入する。これら注入を保護ダイオード形成領域にて省略することにより、保護ダイオードの動作速度を飛躍的に向上させることが可能になる。
【００４１】
以上のような構成の保護ダイオードを有する半導体装置とすることにより、配線工程時等におけるプラズマダメージによるＭＯＳトランジスタのゲート絶縁膜の特性劣化および絶縁破壊が回避され、歩留まりの向上が図られるようになる。本実施の形態においては、保護ダイオードのｐｎ接合面の大きさが従来のそれよりも極小化されているため、保護ダイオードの動作速度が高まっており、急峻な立ち上がりのサージ電位に対しても応答良く動作するため、歩留まりが飛躍的に向上することが期待できる。
【００４２】
本実施の形態においては、離間して位置するゲートパターンの離間距離を、ゲートパターンの形成時に用いるレーザ光の解像限界寸法にすることが望ましい。これにより、解像限界寸法よりもサイドウォール膜の分だけ極小化された保護ダイオードの不純物領域の形成が可能となる。たとえば、ＫｒＦレーザ光を用いた場合には、正方形や円形等のドットパターンの解像限界は約０．４μｍ程度である。このため、離間して位置するゲートパターンの離間距離を０．４μｍ程度とすることにより、解像限界よりも微細な不純物領域の形成が可能になる。
【００４３】
（実施の形態２）
図８は、本発明の実施の形態２における保護ダイオードの断面図である。なお、本実施の形態における保護ダイオードは、上述の実施の形態１とほぼ同様の構造を有しており、さらにその製造工程もほぼ同様であるため、保護ダイオードの上面図や保護ダイオードの製造工程を示す断面図は省略してある。また、上記実施の形態１と同様の部分については図中同じ符号を付し、その説明は繰り返さない。
【００４４】
図８に示すように、本実施の形態における保護ダイオードにあっては、不純物領域６を形成するために半導体基板１上に形成されたゲートパターン３の下に、素子分離領域１０が位置している。素子分離領域１０は、半導体基板１に素子を形成する前に半導体基板１主表面に形成されるもので、たとえば、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）と呼ばれるトレンチ形状のものや、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）工程と呼ばれる工程を経て形成されるものが知られている。図８においては、このうちのＳＴＩを例示している。
【００４５】
このように素子分離領域上にゲートパターンを形成することにより、上記実施の形態１の効果に加え、半導体基板とゲートパターンの距離を遠ざけることが可能になるため、カップリングの影響を受けにくくすることが可能になる。すなわち、直列容量結合となり、不純物領域が感じる容量も大きく低減することが可能になる。なお、半導体基板を平面的に見て、ゲートパターンが素子分離領域に重複するように位置していることが望ましいが、若干ずれている場合やゲートパターンの片方のみが重複している場合などにも、程度は低いものの上記効果は得られる。
【００４６】
（実施の形態３）
図９は、本発明の実施の形態３における保護ダイオードの上面図である。なお、断面形状は上記実施の形態１における図１と同様である。本実施の形態においては、上記実施の形態１において保護ダイオードの不純物領域の大きさを規定するのに用いたゲートパターンの側壁に形成されるサイドウォール膜に加えて、通常のＭＯＳトランジスタの製造工程において形成される素子分離領域をも用いて保護ダイオードの不純物領域の大きさを規定した場合の一例を示すものである。
【００４７】
ＭＯＳトランジスタの製造にあたっては、上述のように素子分離領域の形成が必須である。図９に示すように、通常は半導体基板１の主表面に、略平行に複数本の素子分離領域１０が形成される。本実施の形態においては、この略平行に形成された複数本の素子分離領域１０と交差するように第１および第２導体層であるゲートパターン３を形成する。この後、ゲートパターン３の側壁に上記実施の形態１において説明した製造方法と同様の手法にてサイドウォール膜５を形成する。
【００４８】
以上により、図９に示す如く、ゲートの抜きパターン２１の所定領域に、サイドウォール膜５と素子分離領域１０とによって区切られた領域が形成される。この領域に上方からイオン注入を行うことによって保護ダイオードの不純物領域６が形成される。
【００４９】
上記のような製造方法を用いて保護ダイオードの不純物領域を形成することにより、ｐｎ接合面の接合面積の極小化が可能になる。この場合、不純物領域の輪郭を規定するのは、サイドウォール膜と素子分離領域である。通常、フォトリソグラフィーでは正方形や円形などの微細なドットパターンを形成することが困難である。たとえば、ＫｒＦレーザ光を用いたフォトリソグラフィーにあっては、０．４μｍ×０．４μｍ程度の正方形パターンが解像限界である。これに対して、細長い方形のパターンの形成にあっては、幅０．２μｍ程度のパターン開口が可能である。本実施の形態ではこの特性を利用して、ゲートパターンと複数の素子分離領域とが交差するようにレイアウトすることによって、保護ダイオードの接合面積のさらなる極小化を図っている。
【００５０】
上述の実施の形態１および２においては、保護ダイオードが形成される領域を囲むように矩形の環状導体層を形成した場合を例示して説明を行なったが、特にこの矩形に制限されるものではなく、環状に形成されたものであればどのような形状であっても構わない。
【００５１】
上述の実施の形態１ないし３においては、ゲートパターンとしてダミーゲートを利用した場合を例示して説明を行なったが、ＭＯＳトランジスタのゲートパターンとは別途に形成される導体層を利用しても構わない。また、サイドウォール膜を形成する工程に関してもＭＯＳトランジスタの製造工程とは別途に行なっても構わない。
【００５２】
また、上記実施の形態においては、導体層の形成の際にＫｒＦレーザ光を用いたリソグラフィーのみを例示して説明を行ったが、特にこれに限定されるものではない。本発明は、保護ダイオードの不純物領域をイオン注入にて形成する際に、その大きさを規定することとなるマスクにサイドウォール膜を利用するものであり、レーザ光の種類は特に限定されるものではない。
【００５３】
また、本発明においては、保護ダイオードを形成するための導体層間の距離は解像限界寸法に限定されるものでない。すなわち、導体層間の距離を必ずしも解像限界寸法にて形成しなくても、不純物領域を従来よりも極小化することは可能である。たとえば、解像限界よりも若干大きな寸法となるように導体層間の距離を設定し、その後形成されるサイドウォール膜によって半導体基板表面の露出開口を従来の解像限界寸法よりも小さくすることは可能である。
【００５４】
また、上記実施の形態においては、導体層を特に電気的にフローティングとはしていないが、フローティングとすることにより容量を低減することも可能である。
【００５５】
さらに、本発明に従って製造された保護ダイオードを最終的に外部端子と接続することにより、ＥＳＤ（Ｅｌｅｃｔｒｏｓｔａｔｉｃ　Ｄｉｓｃｈａｒｇｅ）保護回路として機能させることも可能である。
【００５６】
なお、アナログデバイスに本発明を適用する場合には、デバイスの特性として相補性を確保する必要があるため、保護ダイオードの特性にも対称性が強く求められる。このため、アナログデバイスに本発明を適用する場合にあっては、保護ダイオードの形状も対称性を有するようにレイアウトすることが好ましい。
【００５７】
このように、今回開示した上記各実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００５８】
【発明の効果】
本発明に従えば、保護ダイオードを構成する不純物領域の大きさを解像限界よりも小さい大きさに極小化することが可能となり、応答性能が向上した電界効果トランジスタのゲート電極保護ダイオードを製造することが可能になる。この保護ダイオードを半導体装置の製造工程の可能な限り早い段階において製造し、電界効果トランジスタのゲート電極へと電気的に接続することにより、以降の工程におけるプラズマダメージによるゲート絶縁膜の特性劣化および絶縁破壊が防止されるため、歩留まりが大幅に向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における保護ダイオードの断面図である。
【図２】本発明の実施の形態１における保護ダイオードの上面図である。
【図３】本発明の実施の形態１に係る保護ダイオードの製造工程における、ゲートパターン形成後の状態を示す断面図である。
【図４】本発明の実施の形態１に係る保護ダイオードの製造工程における、酸化膜堆積後の状態を示す断面図である。
【図５】本発明の実施の形態１に係る保護ダイオードの製造工程における、サイドウォール膜形成後の状態を示す断面図である。
【図６】本発明の実施の形態１に係る保護ダイオードの製造工程における、不純物領域形成後の状態を示す断面図である。
【図７】本発明の実施の形態１における保護ダイオードの製造工程によって製造された半導体装置の断面図である。
【図８】本発明の実施の形態２における保護ダイオードの断面図である。
【図９】本発明の実施の形態３における保護ダイオードの上面図である。
【図１０】プラズマダメージが生じる一例を示す模式図である。
【図１１】保護ダイオードを備えたＭＯＳトランジスタの等価回路図である。
【符号の説明】
１　半導体基板、２　ゲート絶縁膜、３　ゲートパターン、４　酸化膜、５　サイドウォール膜、６　不純物領域、７　層間絶縁膜、８　（保護ダイオードの）コンタクト、９（保護ダイオードの）配線、１０　素子分離領域、１１　ソース／ドレイン領域、１２ソース／ドレインイクステンション領域、１３　ポケット領域、１４　（ＭＯＳトランジスタの）コンタクト、１５　（ＭＯＳトランジスタの）配線、２０　活性領域、２１　ゲートの抜きパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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