(57)【要約】【課題】  テストモードにおいてさらに低い転送速度でデータビットを出力するＩＣメモリ装置及びその動作方法を提供する。【解決手段】  第１データ転送速度で並列にデータビットを出力するメモリセルアレイと出力回路とを含む半導体装置である。出力回路は、正常モードでは、前記データビットを前記第１データ転送速度で外部ターミナルに直列に出力し、テストモードでは、前記第１データ転送速度より低い第２データ転送速度で前記データビットを前記外部ターミナルに直列に出力する。これにより、テストモードで、前記メモリセルアレイは前記第１データ転送速度で動作する一方、前記出力回路は前記第１データ転送速度より低い前記第２データ転送速度でデータを前記外部ターミナルに出力しうる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
第１データ転送速度で並列に複数のデータビットを出力するメモリセルアレイと、
正常モードでは前記第１データ転送速度で前記複数のデータビットを外部ターミナルに直列に出力し、テストモードでは前記第１データ転送速度より低い第２データ転送速度で前記複数のデータビットを前記外部ターミナルに直列に出力する出力回路と、を備えることを特徴とするＩＣメモリ装置。
【請求項２】
前記メモリセルアレイは、立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記第１データ転送速度は前記クロック信号の立ち上がり及び立ち下がりエッジの両側に応答して生成され、前記第２データ転送速度は前記クロック信号の立ち上がり及び立ち下がりエッジのうち何れか１つにだけ応答して生成されることを特徴とする請求項１に記載のＩＣメモリ装置。
【請求項３】
前記メモリセルアレイは、対応する複数の第１データライン上に前記第１データ転送速度で並列に前記複数のデータビットを出力し、
前記出力回路は、前記正常モードでは、対応する複数の第２データラインを利用して前記第１データ転送速度で前記外部ターミナルに前記複数のデータビットを直列に出力し、前記テストモードでは、前記複数の第２データラインを利用して前記第２データ転送速度で前記外部ターミナルに前記複数のデータビットを直列に出力することを特徴とする請求項１に記載のＩＣメモリ装置。
【請求項４】
前記出力回路は、前記テストモードでは、前記複数のデータビットの第１部分を複製し、複製された第１部分を前記第２データ転送速度で前記外部ターミナルに直列に出力し、前記複数のデータビットの第２部分を複製し、複製された第２部分を前記第１データ転送速度より低い前記第２データ転送速度で前記外部ターミナルに直列に出力することを特徴とする請求項１に記載のＩＣメモリ装置。
【請求項５】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記出力回路は、前記正常モードでは、前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードでは、前記第１及び第２内部クロック信号のうち何れか１つにだけ応答することを特徴とする請求項１に記載のＩＣメモリ装置。
【請求項６】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記出力回路は、前記正常モードでは、前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードでは、前記第１及び第２内部クロック信号に交互に応答することを特徴とする請求項１に記載のＩＣメモリ装置。
【請求項７】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記出力回路は、前記正常モードでは、前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードでは、前記第１内部クロック信号から発生する分割された第１内部クロック信号及び第２内部クロック信号から発生する分割された第２内部クロック信号に応答することを特徴とする請求項１に記載のＩＣメモリ装置。
【請求項８】
前記メモリセルアレイは、対応する複数の第１データライン上に前記第１データ転送速度で並列に前記複数のデータビットを出力し、
前記出力回路は、対応する複数の第２データライン上に前記第１データライン上に読出したデータを多重化出力するマルチプレクサ及び前記第２データライン上のデータを前記外部ターミナルに直列に出力する出力バッファを備えることを特徴とする請求項１に記載のＩＣメモリ装置。
【請求項９】
前記マルチプレクサは、前記正常モードでは、それぞれの第１データラインをそれぞれの第２データラインに連結し、前記テストモードの第１テストモードでは、それぞれの偶数番目の第１データラインをそれぞれの偶数番目の第２データラインに連結し、前記テストモードの第２テストモードでは、それぞれの奇数番目の第１データラインをそれぞれの奇数番目の第２データラインに連結することを特徴とする請求項８に記載のＩＣメモリ装置。
【請求項１０】
対応する複数の第１データライン上に第１データ転送速度で並列に複数のデータビットを出力するメモリセルアレイと、
正常モードでは、前記第１データ転送速度で外部ターミナルに前記複数のデータビットを直列に出力し、テストモードでは、前記第１データ転送速度より低い第２データ転送速度で前記外部ターミナルに前記複数のデータビットを直列に出力し、対応する複数の第２データライン上に前記第１データライン上に読出したデータを多重化出力するマルチプレクサ及び前記第２データライン上のデータを前記外部ターミナルに直列に出力する出力バッファを含む出力回路と、
複数の命令信号に応答し、前記マルチプレクサを前記テストモードの前記第１及び第２テストモードに置くために、第１及び第２テストモード信号を発生させるモードレジスタセットと、を備え、
前記マルチプレクサは、前記正常モードでは、それぞれの第１データラインをそれぞれの第２データラインに連結し、前記テストモードの前記第１テストモードでは、それぞれの偶数番目の第１データラインをそれぞれの偶数番目の第２データラインに連結し、前記テストモードの前記第２テストモードでは、それぞれの奇数番目の第１データラインをそれぞれの奇数番目の第２データラインに連結し、
前記マルチプレクサは、前記第１テストモードでそれぞれの偶数番目の第１データラインをそれぞれの偶数番目の第２データラインに連結する第１スイッチと、前記第２テストモードでそれぞれの奇数番目の第１データラインをそれぞれの奇数番目の第２データラインに連結する第２スイッチと、前記第１及び第２テストモードでそれぞれの奇数番目の第２データラインをそれぞれの隣接する偶数番目の第２データラインに連結する等価回路とを備えることを特徴とするＩＣメモリ装置。
【請求項１１】
複数の命令信号に応答し、前記マルチプレクサを前記テストモードの前記第１及び第２テストモードに置くために、第１及び第２テストモード信号を発生させるモードレジスタセットをさらに備えることを特徴とする請求項９に記載のＩＣメモリ装置。
【請求項１２】
対応する複数の第１データライン上に第１データ転送速度で並列に複数のデータビットを出力するメモリセルアレイと、
正常モードでは、前記第１データ転送速度で外部ターミナルに前記複数のデータビットを直列に出力し、テストモードでは、前記第１データ転送速度より低い第２データ転送速度で前記外部ターミナルに前記複数のデータビットを直列に出力し、対応する複数の第２データライン上に前記第１データライン上に読出したデータを多重化出力するマルチプレクサ及び前記第２データライン上のデータを前記外部ターミナルに直列に出力する出力バッファを含む出力回路と、
複数の命令信号に応答し、前記マルチプレクサを前記テストモードの前記第１及び第２テストモードに置くために、第１及び第２テストモード信号を発生させるモードレジスタセットと、を備え、
前記マルチプレクサは、前記正常モードでは、それぞれの第１データラインをそれぞれの第２データラインに連結し、前記テストモードの前記第１テストモードでは、それぞれの第１データラインをそれぞれの第２データラインに連結し、前記テストモードの前記第２テストモードでは、それぞれの奇数番目及び偶数番目の第１データラインをそれぞれの偶数番目及び奇数番目の第２データラインにクロス連結することを特徴とするＩＣメモリ装置。
【請求項１３】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記出力バッファは、前記正常モードでは前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードの前記第１及び第２テストモードでは前記第１及び第２内部クロック信号のうち何れか１つにだけ応答することを特徴とする請求項１２に記載のＩＣメモリ装置。
【請求項１４】
前記マルチプレクサは、
前記第１テストモードで、それぞれの第１データラインをそれぞれの第２データラインに連結する第１スイッチと、
前記第２テストモードで、それぞれの奇数番目及び偶数番目の第１データラインをそれぞれの偶数番目及び奇数番目の第２データラインにクロス連結する第２スイッチと、を備えることを特徴とする請求項１２に記載のＩＣメモリ装置。
【請求項１５】
前記出力バッファは、
それぞれの第１データライン上に読出したデータを保存する複数のレジスタと、
それぞれと隣接する一対のレジスタと関連され、第１クロック信号に応答して第１の隣接するレジスタから出力されるデータをラッチし、第２クロック信号に応答して第２の隣接するレジスタから出力されるデータをラッチする複数のラッチと、
前記ラッチに応答し、前記正常モードでは前記第１及び第２内部クロック信号に応答し、前記第１及び第２テストモード中には前記第１及び第２内部クロック信号のうち何れか１つにだけ応答する並列−直列変換器と、を備えることを特徴とする請求項１３に記載のＩＣメモリ装置。
【請求項１６】
前記メモリセルアレイは、対応する複数の第１データライン上に前記第１データ転送速度で並列に前記複数のデータビットを出力し、
前記出力回路は、データを前記外部ターミナルに直列に出力する出力バッファを備えることを特徴とする請求項１に記載のＩＣメモリ装置。
【請求項１７】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記出力回路は、前記正常モードでは、前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードの第１テストモードでは、前記第１及び第２内部クロック信号のうち何れか１つにだけ応答し、前記テストモードの第２テストモードでは、前記第１及び第２内部クロック信号のうち他の１つにだけ応答することを特徴とする請求項１６に記載のＩＣメモリ装置。
【請求項１８】
前記出力バッファは、
それぞれの第１データライン上に読出したデータを保存する複数のレジスタと、
それぞれと隣接する一対のレジスタと関連され、第１クロック信号に応答して第１の隣接するレジスタから出力されるデータをラッチし、第２クロック信号に応答して第２の隣接するレジスタから出力されるデータをラッチする複数のラッチと、
前記ラッチに応答し、前記正常モードでは、前記第１及び第２内部クロック信号に応答し、前記第１テストモード中には、前記第１及び第２内部クロック信号のうち何れか１つにだけ応答し、前記第２テストモード中には、前記第１及び第２内部クロック信号のうち他の１つにだけ応答する並列−直列変換器と、を備えることを特徴とする請求項１７に記載のＩＣメモリ装置。
【請求項１９】
複数の命令信号に応答し、前記出力バッファを前記テストモードの前記第１及び第２テストモードに置くために、第１及び第２テストモード信号を発生させるモードレジスタセットをさらに備えることを特徴とする請求項１７に記載のＩＣメモリ装置。
【請求項２０】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記出力バッファは、前記正常モードでは前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードでは分割された第１及び第２内部クロック信号に応答することを特徴とする請求項１６に記載のＩＣメモリ装置。
【請求項２１】
前記分割された第１及び第２内部クロック信号の周波数は、それぞれ前記第１及び第２内部クロック信号の周波数の半分であることを特徴とする請求項２０に記載のＩＣメモリ装置。
【請求項２２】
複数の命令信号に応答し、前記出力バッファを前記テストモードに置くためにテストモード信号を発生させるモードレジスタセットをさらに備えることを特徴とする請求項２０に記載のＩＣメモリ装置。
【請求項２３】
前記クロック信号の立ち上がりエッジ及びテストモード選択信号に応答して前記分割された第１内部クロック信号を発生させる第１分割回路と、
前記クロック信号の立ち下がりエッジ及び前記テストモード選択信号に応答して前記分割された第２内部クロック信号を発生させる第２分割回路と、をさらに備えることを特徴とする請求項２０に記載のＩＣメモリ装置。
【請求項２４】
前記第１分割回路は、前記クロック信号の立ち上がりエッジ及び前記テストモード信号に応答する第１分割器を含み、
前記第２分割回路は、前記クロック信号の立ち下がりエッジ及び前記テストモード信号に応答する第２分割器及び前記第２分割器に応答する第２遅延素子を備えることを特徴とする請求項２３に記載のＩＣメモリ装置。
【請求項２５】
第１データ転送速度で並列に複数のデータビットを出力するメモリセルアレイを有するＩＣメモリ装置を動作させる方法において、
正常モードでは、前記第１データ転送速度で前記メモリセルアレイから外部ターミナルに前記複数のデータビットを直列に出力し、
テストモードでは、前記第１データ転送速度より低い第２データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力することを特徴とする方法。
【請求項２６】
前記正常モードで前記複数のデータビットを直列に出力する場合に、クロック信号の立ち上がり及び立ち下がりエッジに応答して、前記正常モードで前記第１データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力し、
前記テストモードで前記複数のデータビットを直列に出力する場合に、前記クロック信号の立ち上がり及び立ち下がりエッジのうち１つにだけ応答して、前記テストモードで前記第１データ転送速度より低い前記第２データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力することを特徴とする請求項２５に記載の方法。
【請求項２７】
前記テストモードで前記複数のデータビットを直列に出力する場合に、
並列に前記メモリセルアレイから出力される前記複数のデータビットの第１部分を複製し、複製された第１部分を前記第２データ転送速度で前記外部ターミナルに直列に出力し、
前記複数のデータビットの第２部分を複製し、複製された第２部分を前記第２データ転送速度で前記外部ターミナルに直列に出力することを特徴とする請求項２５に記載の方法。
【請求項２８】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記正常モードで前記複数のデータビットを直列に出力する場合に、前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記第１データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力し、
前記テストモードで前記複数のデータビットを直列に出力する場合に、前記第１及び第２内部クロック信号のうち何れか１つにだけ応答し、前記第１データ転送速度より低い前記第２データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力することを特徴とする請求項２５に記載の方法。
【請求項２９】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記正常モードで前記複数のデータビットを直列に出力する場合に、前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記第１データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力し、
前記テストモードで前記複数のデータビットを直列に出力する場合に、前記第１及び第２内部クロック信号に交互に応答し、前記第１データ転送速度より低い前記第２データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力することを特徴とする請求項２５に記載の方法。
【請求項３０】
前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、
前記正常モードで前記複数のデータビットを直列に出力する場合に、前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記第１データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力し、
前記テストモードで前記複数のデータビットを直列に出力する場合に、前記第１内部クロック信号から発生する分割された第１及び第２内部クロック信号から発生する分割された第２内部クロック信号に応答し、前記第１データ転送速度より低い前記第２データ転送速度で前記メモリセルアレイから前記外部ターミナルに前記複数のデータビットを直列に出力することを特徴とする請求項２５に記載の方法。
【請求項３１】
前記メモリセルアレイは、対応する複数の第１データライン上に前記第１データ転送速度で並列に前記複数のデータビットを出力し、前記複数の第１データライン上のデータは対応する複数の第２データライン上に伝えられ、
前記正常モードで前記複数のデータビットを直列に出力する場合に、前記正常モードでそれぞれの第１データラインをそれぞれの第２データラインに連結し、
前記テストモードで前記複数のデータビットを直列に出力する場合に、前記テストモードの第１テストモードでそれぞれの偶数番目の第１データラインをそれぞれの偶数番目の第２データラインに連結し、前記テストモードの第２テストモードでそれぞれの奇数番目の第１データラインをそれぞれの奇数番目の第２データラインに連結することを特徴とする請求項２５に記載の方法。
【請求項３２】
前記メモリセルアレイは、対応する複数の第１データライン上に前記第１データ転送速度で並列に前記複数のデータビットを出力し、前記複数の第１データライン上のデータは対応する複数の第２データライン上に伝えられ、
前記正常モードで前記複数のデータビットを直列に出力する場合に、前記正常モードでそれぞれの第１データラインをそれぞれの第２データラインに連結し、
前記テストモードで前記複数のデータビットを直列に出力する場合に、前記テストモードの第１テストモードでそれぞれの第１データラインをそれぞれの第２データラインに連結し、前記テストモードの第２テストモードでそれぞれの奇数番目及び偶数番目の第１データラインをそれぞれの偶数番目及び奇数番目の第２データラインにクロス連結することを特徴とする請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＩＣメモリ装置に係り、特に、ＩＣメモリ装置をテストするための回路及び方法に関する。
【背景技術】
【０００２】
ＩＣメモリ装置は、色々な応用分野に使用されており、最も広く使われているメモリ装置がＤＲＡＭである。同期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ：ＳＤＲＡＭ）は、クロック信号の立ち上がりエッジまたは立ち下がりエッジに同期してデータを書込み／読出し可能に設計される。特に、２倍データ転送速度（Ｄｕａｌ Ｄａｔａ Ｒａｔｅ：ＤＤＲ）ＳＤＲＡＭは、クロック信号の立ち上がりエッジ及び立ち下がりエッジに何れも応答してデータを書込み／読出しすることによって、従来のＳＤＲＡＭ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ（ＳＤＲ） ＳＤＲＡＭと呼ばれる）より高周波数で動作できるように設計される。ここで、“データ転送速度”とは、１クロックサイクル内でメモリ装置によって外部入出力端に伝えられるまたは外部入出力端からメモリ装置の内部に伝えられるビット数を意味する。
【０００３】
図１は、従来のＳＤＲ ＳＤＲＡＭと従来のＤＤＲＳ ＤＲＡＭとの動作を比較するタイミング図である。このＳＤＲＡＭは、何れも４バースト長さ（Ｂｕｒｓｔ Ｌｅｎｇｔｈ：ＢＬ）及び２カラムアドレスストローブレイテンシ（ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ） Ｌａｔｅｎｃｙ：ＣＬ）を有する。したがって、図１に示されたように、ＢＬが４であり、ＣＬが２であるＳＤＲＡＭに対して、読出し命令Ｒに応答して４ビットデータＱ１〜Ｑ３が読出され、データＱ１〜Ｑ３の各ビットはクロックＣＬＫの立ち上がりエッジに応答して出力される。同様に、書込み命令Ｗに応答して４ビットデータがクロックＣＬＫの立ち上がりエッジに応答して順次に入力される。
【０００４】
対照的に、図１に示されたように、ＤＤＲ・ＳＤＲＡＭに対しては、保存されたデータＱ０〜Ｑ３がデータストローブ信号（ＤＱＳ：Ｄａｔａ Ｓｔｒｏｂｅ Ｓｉｇｎａｌ）の立ち上がり及び立ち下がりエッジに応答してメモリ装置から出力される。ＤＱＳは、クロック信号ＣＬＫから発生する。また、書込み命令に応答してデータＤ０〜Ｄ３がＤＱＳの立ち上がり及び立ち下がりエッジに応答してメモリ装置内に書込まれ、それにより、２データ転送速度が得られる。ＳＤＲ・ＳＤＲＡＭ及びＤＤＲ ＳＤＲＡＭを含むＳＤＲＡＭの設計及び動作は当業者に公知のものであるので、ここで詳細な説明は省略する。
【０００５】
高いデータ転送速度に起因して、ＤＤＲ・ＳＤＲＡＭのような高周波メモリ装置をテストし難いこともある。また、ＳＤＲ・ＳＤＲＡＭをテストするために設計された低周波テスト装備を使用してＤＤＲ・ＳＤＲＡＭのような高周波メモリ装置をテストすることは特に難しい。例えば、特許文献１が高周波で動作する半導体メモリ装置のテスト方法及びテスト回路（“Ｍｅｔｈｏｄ ａｎｄ Ｃｉｒｃｕｉｔ ｆｏｒ Ｔｅｓｔｉｎｇ ａ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｄｅｖｉｃｅ Ｏｐｅｒａｔｉｎｇ ａｔ Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ”）を開示している。前記特許文献１に開示されたように、半導体メモリ装置をテストするための回路は、外部クロック信号のレイテンシを制御するレイテンシ制御器、カラムアドレス信号を発生させる内部カラムアドレス発生器、及びモード信号を発生させるモードレジスタを備える。また、前記半導体メモリ装置をテストするための回路は、前記内部カラムアドレス発生器の出力アドレス信号をデコーディングするカラムアドレスデコーダ、データを保存するメモリセル、前記レイテンシ制御器の出力信号によって前記メモリセルのデータ入出力を制御する入出力制御部、及びデータ入出力バッファを備える。また、前記外部クロック信号の周波数のｎ倍に当る周波数を有する内部クロック信号を発生させる周波数積算器がさらに提供される。前述した改善によって、従来のテスト装備が高周波メモリ装置のテストに使用されうる。
【０００６】
特許文献２は低速テスタにより検査可能な同期型半導体メモリ装置（“Ｓｙｎｃｈｒｏｎｏｕｓ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｗｈｉｃｈ ｃａｎ ｂｅ ｉｎｓｐｅｃｔｅｄ ｅｖｅｎ ｗｉｔｈ ｌｏｗ ｓｐｅｅｄ ｔｅｓｔｅｒ”）を開示している。前記特許文献２に開示されたように、同期型半導体メモリ装置が偶数及び奇数アドレスに当る第１及び第２メモリセルからそれぞれ読出された第１及び第２データを受信するプリフェッチ選択器を備える。前記プリフェッチ選択器は、正常動作時にクロック周期の１周期内で前記第１及び第２データを前記データ入出力端に順次に出力する。前記プリフェッチ選択器は、テストモードで前記第１及び第２データの一致如何を判断し、前記クロック周期の１周期内で前記判断結果を前記データ入出力端に出力する。
【０００７】
最後に、特許文献３は半導体メモリ装置の入力回路（“Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ｉｎｐｕｔ ｃｉｒｃｕｉｔ”）を開示する。前記特許文献３には、一般的なメモリテスト装置でテストできるように構成されるＤＤＲメモリ装置が開示されている。前記ＤＤＲメモリ装置は、ＤＤＲ入力回路、ＳＤＲ入力回路、ワードライン制御回路、ビットライン制御回路、及びメモリセルアレイを備える。ＤＤＲ入力回路を選択することによって正常書込み動作が行われ、ＳＤＲ入力回路を選択することによってテスト書込み動作が行われる。このような構成は、ＤＤＲメモリ装置を一般的なＳＤＲメモリテスト装置でテスト可能にする。
【０００８】
また、高周波メモリ装置は、製造工程の変化によって引き起こされる比較的小さな有効データウィンドウマージンを有するため、ＤＤＲ・ＳＤＲＡＭのような高周波メモリ装置をテストすることは難しい。したがって、ＤＤＲ・ＳＤＲＡＭのような高周波メモリ装置がＤＤＲ・ＳＤＲＡＭ用高周波テスト装備でテストされるとしても、多数のＤＤＲ・ＳＤＲＡＭ装置を並列にテストすることは難しい。
【特許文献１】米国特許５,９３３,３７９号公報
【特許文献２】米国特許６,１６３,４９１号公報
【特許文献３】米国特許６,２１２,１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、テストモードにおいて有効出力データウィンドウを拡張するために、テストモードでさらに低い転送速度でデータビットを出力する半導体メモリ装置及び動作方法を提供することである。
【課題を解決するための手段】
【００１０】
前記課題を達成するための本発明のＩＣメモリ装置は、第１データ転送速度で並列に複数のデータビットを出力するように構成されるメモリセルアレイと出力回路とを備える半導体メモリ装置を提供する。出力回路は、正常モードでは前記第１データ転送速度で前記複数のデータビットを外部ターミナルに直列に出力し、テストモードでは前記第１データ転送速度より低い第２データ転送速度で前記複数のデータビットを前記外部ターミナルに直列に出力するように構成される。
【００１１】
また、前記メモリセルアレイは立ち上がり及び立ち下がりエッジを有するクロック信号に応答し、前記第１データ転送速度は、前記クロック信号の立ち上がり及び立ち下がりエッジの両側に応答して生成され、前記第２データ転送速度は、前記クロック信号の立ち上がり及び立ち下がりエッジのうち何れか１つにだけ応答して生成される。また、前記メモリセルアレイは対応する複数の第１データライン上に前記第１データ転送速度で並列に前記複数のデータビットを出力するように構成され、前記出力回路は前記正常モードでは対応する複数の第２データラインを利用して前記第１データ転送速度で前記外部ターミナルに前記複数のデータビットを直列に出力し、そして前記テストモードでは前記複数の第２データラインを利用して前記第２データ転送速度で前記外部ターミナルに前記複数のデータビットを直列に出力するように構成される。
【００１２】
また、前記出力回路は前記テストモードで前記複数のデータビットの第１部分を複製し、複製された第１部分を前記第２データ転送速度で前記外部ターミナルに直列に出力し、前記複数のデータビットの第２部分を複製し、複製された第２部分を前記第２データ転送速度で前記外部ターミナルに直列に出力するように構成される。特に、前記メモリセルアレイは対応する複数の第１データライン上に前記第１データ転送速度で並列に前記複数のデータビットを出力するように構成され、前記出力回路は対応する複数の第２データライン上に前記第１データライン上に読出したデータを多重化出力するマルチプレクサ及び前記第２データライン上のデータを前記外部ターミナルに直列に出力する出力バッファを備える。
【００１３】
また、前記マルチプレクサは前記正常モードではそれぞれの第１データラインをそれぞれの第２データラインに連結し、前記テストモードの第１テストモードではそれぞれの偶数番目の第１データラインをそれぞれの偶数番目の第２データラインに連結し、前記テストモードの第２テストモードではそれぞれの奇数番目の第１データラインをそれぞれの奇数番目の第２データラインに連結するように構成される。また、前記マルチプレクサは前記第１テストモードでそれぞれの偶数番目の第１データラインをそれぞれの偶数番目の第２データラインに連結する第１スイッチと、前記第２テストモードでそれぞれの奇数番目の第１データラインをそれぞれの奇数番目の第２データラインに連結する第２スイッチと、前記第１及び第２テストモードでそれぞれの奇数番目の第２データラインをそれぞれの隣接する偶数番目の第２データラインに連結する等価回路とを備える。また、複数の命令信号に応答し、前記マルチプレクサを前記テストモードの前記第１及び第２テストモードに置くために第１及び第２テストモード信号を発生させるモードレジスタセットがさらに提供される。
【００１４】
また、前記マルチプレクサは前記正常モードではそれぞれの第１データラインをそれぞれの第２データラインに連結し、前記テストモードの前記第１テストモードではそれぞれの第１データラインをそれぞれの第２データラインに連結し、前記テストモードの前記第２テストモードではそれぞれの奇数番目及び偶数番目の第１データラインをそれぞれの偶数番目及び奇数番目の第２データラインにクロス連結するように構成される。また、前記出力バッファは前記正常モードでは前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードの前記第１及び第２テストモードでは前記第１及び第２内部クロック信号のうち何れか１つにだけ応答する。
【００１５】
また、前記マルチプレクサは、前記第１テストモードでそれぞれの第１データラインをそれぞれの第２データラインに連結する第１スイッチ、及び前記第２テストモードでそれぞれの奇数番目及び偶数番目の第１データラインをそれぞれの偶数番目及び奇数番目の第２データラインにクロス連結する第２スイッチを備える。また、前記出力バッファは、それぞれの第１データライン上の読出しデータを保存する複数のレジスタ、それぞれ隣接する一対のレジスタと関連され、第１クロック信号に応答して第１の隣接するレジスタから出力されるデータをラッチし、第２クロック信号に応答して第２の隣接するレジスタから出力されるデータをラッチする複数のラッチ、及び前記ラッチに応答し、前記正常モードでは前記第１及び第２内部クロック信号に応答し、前記第１及び第２テストモード中には前記第１及び第２内部クロック信号のうち何れか１つにだけ応答する並列−直列変換器を備える。
【００１６】
また、前記出力回路は前記正常モードでは前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードでは前記第１及び第２内部クロック信号に交互に応答する。特に、前記メモリセルアレイは対応する複数の第１データライン上に前記第１データ転送速度で並列に前記複数のデータビットを出力し、前記出力回路はデータを前記外部ターミナルに直列に出力する出力バッファを備える。
【００１７】
また、前記出力バッファは前記正常モードでは前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードの第１テストモードでは前記第１及び第２内部クロック信号のうち何れか１つにだけ応答して前記テストモードの第２テストモードでは前記第１及び第２内部クロック信号のうち他の１つにだけ応答する。また、前記出力バッファは、それぞれの第１データライン上の読出しデータを保存する複数のレジスタ、及びそれぞれ隣接する一対のレジスタと関連され、第１クロック信号に応答して第１の隣接するレジスタから出力されるデータをラッチし、第２クロック信号に応答して第２の隣接するレジスタから出力されるデータをラッチする複数のラッチを備える。また、前記ラッチに応答し、前記正常モードでは前記第１及び第２内部クロック信号に応答し、前記第１テストモード中には前記第１及び第２内部クロック信号のうち何れか１つにだけ応答し、前記第２テストモード中には前記第１及び第２内部クロック信号のうち他の１つにだけ応答する並列−直列変換器がさらに備わりうる。
【００１８】
また、前記出力回路は前記正常モードでは前記クロック信号の立ち上がりエッジに応答して発生する第１内部クロック信号及び前記クロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号に応答し、前記テストモードでは前記第１内部クロック信号から発生する分割された第１分割クロック信号及び第２内部クロック信号から発生する分割された第２内部クロック信号に応答する。前記分割された第１及び第２内部クロック信号の周波数はそれぞれ前記第１及び第２内部クロック信号の周波数の半分である。
【００１９】
また、前記クロック信号の立ち上がりエッジ及びテストモード選択信号に応答して前記分割された第１内部クロック信号を発生させる第１分割回路、及び前記クロック信号の立ち下がりエッジ及び前記テストモード選択信号に応答して前記分割された第２内部クロック信号を発生させる第２分割回路がさらに備わりうる。また、前記第１分割回路は前記クロック信号の立ち上がりエッジ及び前記テストモード信号に応答する第１分割器を含み、前記第２分割回路は前記クロック信号の立ち下がりエッジ及び前記テストモード信号に応答する第２分割器及び前記第２分割器に応答する第２遅延素子を備える。
【００２０】
前記課題を達成するための本発明のＩＣメモリ装置の動作方法は、第１データ転送速度で並列に複数のデータビットを出力するメモリセルアレイを有する半導体装置を動作させる方法を提供する。前記複数のデータビットが正常モードで前記第１データ転送速度で前記メモリセルアレイから外部ターミナルに直列に出力される。テストモードでは前記複数のデータビットが前記第１データ転送速度より低い第２データ転送速度で前記メモリセルアレイから前記外部ターミナルに直列に出力される。
【発明の効果】
【００２１】
本発明によるＩＣメモリ装置及びその動作方法によれば、テストモードで正常モードに比べてさらに低い転送速度でデータビットを出力することによって、テストモードでの有効出力データウィンドウを拡張することができる。
【発明を実施するための最良の形態】
【００２２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
【００２３】
以下、添付した図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ要素を表す。
【００２４】
図２は、本発明の実施例によるメモリ装置及び動作方法の概要を表すブロック図である。
【００２５】
図２に示されたように、メモリ装置２００は、第１データ転送速度 ＤＲ１で並列に複数のデータビットを出力するように構成されるメモリセルアレイ２１１を備える。前記メモリセルアレイ２１１の設計は、当業者に公知のものであるので、ここで詳細な説明は省略する。
【００２６】
図２を参照すれば、出力回路２１３は、正常モードでは前記第１データ転送速度で前記複数のデータビットを外部ターミナル２１７に直列に出力し、テストモードでは前記第１データ転送速度ＤＲ１より低い第２データ転送速度ＤＲ２で前記複数のデータビットを前記外部ターミナル２１７に直列に出力するように構成される。一方、複数のメモリセルアレイ２１１、複数の出力回路２１３、及び／または複数の外部ターミナル２１７が１つのメモリ装置２００内に提供されることは当業者に明らかである。
【００２７】
メモリセルアレイ２１１は、対応する複数の第１データライン２１２上に第１データ転送速度ＤＲ１で並列に複数のデータビットを出力するように構成される。したがって、メモリセルアレイ２１１から並列に出力される各ビットに対して１つの第１データライン２１２が割り当てられる。また出力回路２１３は、対応する複数の第２データライン２１４を利用して、正常モードでは前記第１データ転送速度で前記複数のデータビットを外部ターミナル２１７に直列に出力し、そしてテストモードでは前記第１データ転送速度より低い前記第２データ転送速度で前記複数のデータビットを前記外部ターミナル２１７に直列に出力するように構成される。例えば、４本の第１データライン２１２と４本の第２データライン２１４とが使用される。
【００２８】
図３は、本発明の第１実施例によるメモリ装置及び動作方法を表すブロック図である。
【００２９】
図３を参照すれば、出力回路３１３は、並列にメモリセルアレイ２１１から出力される複数のデータビットの第１部分を複製し、それにより、テストモードでは、前記第２データ転送速度で外部ターミナル２１７に前記複数のデータビットの前記第１部分を直列に出力するように構成される。また、出力回路３１３は、並列にメモリセルアレイ２１１から出力される前記複数のデータビットの第２部分を複製し、それにより、テストモードでは、第２データ転送速度で外部ターミナル２１７に前記複数のデータビットの第２部分を直列に出力するように構成される。
【００３０】
特に、図３に示されるように、メモリセルアレイ２１１は、対応する複数の第１データライン２１２上に第１データ転送速度で並列に複数のデータビットを出力するように構成される。図３で、第１データライン２１２は、ＲＤＩＯ＿０ないしＲＤＩＯ＿３と表示される。しかし、さらに少ないまたは多くの数の第１データライン２１２が使われることもある。また、図３に示されたように、出力回路３１３は、対応する複数の第２データラインＤＯ＿０ないしＤＯ＿３上に第１データライン２１２上に読出したデータを多重化出力するように構成されるマルチプレクサ３１３ａを備える。出力回路３１３はまた、外部ターミナル２１７に第２データラインＤＯ＿０ないしＤＯ＿３上のデータを直列に出力するように構成される出力バッファ３１３ｂを備える。図３には、４本の第２データライン２１４のみが示されているが、さらに少ないまたは多くの数の第２データラインが使用されうる。
【００３１】
マルチプレクサ３１３ａは、正常モード（＠ＮＯＲＭＡＬ）でそれぞれの第１データラインＲＤＩＯ＿０ないしＲＤＩＯ＿３をそれぞれの第２データラインＤＯ＿０ないしＤＯ＿３に連結させるように構成される。マルチプレクサ３１３ａは、第１テストモード（＠ＴＥＳＴ ＭＯＤＥ１）では、それぞれの偶数番目の第１データラインＲＤＩＯ＿０，ＲＤＩＯ＿２をそれぞれの偶数番目の第２データラインＤＯ＿０，ＤＯ＿２及びそれぞれの隣接する奇数番目の第２データラインＤＯ＿１，ＤＯ＿３に連結する。マルチプレクサ３１３ａは、第２テストモード（＠ＴＥＳＴ ＭＯＤＥ２）では、それぞれの奇数番目の第１データラインＲＤＩＯ＿１，ＲＤＩＯ＿３をそれぞれの奇数番目の第２データラインＤＯ＿１，ＤＯ＿３及びそれぞれの隣接する偶数番目の第２データラインＤＯ＿０，ＤＯ＿２に連結する。ここでは、２つのテストモードだけが説明されたが、それ以上のテストモードが支援されるように構成されうることは明らかである。
【００３２】
したがって、正常モードでは、ＤＤＲ ＳＤＲＡＭのデータ転送速度に相当する第１データ転送速度で出力バッファ３１３からデータを出力するために第１データラインＲＤＩＯ＿０ないしＲＤＩＯ＿３が対応する第２データラインＤＯ＿０ないしＤＯ＿３に連結される。第１テストモード中には、偶数番目の第１データラインＲＤＩＯ＿０及びＲＤＩＯ＿２のデータが偶数番目及び奇数番目の第２データラインＤＯ＿０〜ＤＯ＿３上に複製される。それにより、データが複製された形態で出力バッファ３１３ｂに提供され、データは、ＳＤＲ・ＳＤＲＡＭデータ転送速度に相当する第２データ転送速度で外部ターミナル２１７に出力される。第２データ転送速度は、第１データ転送速度より低い。最後に、第２テストモードでは、奇数番目の第１データラインＲＤＩＯ＿１及びＲＤＩＯ＿３のデータが奇数番目及び偶数番目の第２データラインＤＯ＿０〜ＤＯ＿３上に複製され、それにより、データが第１データ転送速度より低い第２データ転送速度で出力バッファ３１３ｂに提供される。したがって、テストモードでは、出力バッファ３１３ｂの出力データＤＯＵＴのデータウィンドウがメモリセルアレイ２１１から読出されたデータのデータウィンドウに比較して拡張される。したがって、データウィンドウが拡張されたため、ＤＤＲ ＳＤＲＡＭがＤＤＲ ＳＤＲＡＭテスト装備及び／または多数のＳＤＲ ＳＤＲＡＭテスト装備によってテストされる。
【００３３】
モードレジスタセット（Ｍｏｄｅ Ｒｅｓｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）３１５は、複数の命令信号に応答してマルチプレクサ３１３ａを第１及び第２テストモードにする第１及び第２テストモード信号ＴＭ１，ＴＭ２を発生させる。上記複数の命令信号は、ローアドレスストローブ信号（ＲＡＳＢ：Ｒｏｗ Ａｄｄｒｅｓｓ Ｓｔｒｉｂｅ Ｓｉｇｎａｌ）、カラムアドレスストローブ信号（ＣＡＳＢ：Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ Ｓｉｇｎａｌ）、書込みイネーブル信号（ＷＥＢ：Ｗｒｉｔｅ Ｅｎａｂｌｅ Ｓｉｇｎａｌ）、及びアドレス信号を含む。ＭＲＳ ３１５は、本発明の実施例によるメモリ装置３００の内部に含まれるため、パッケージング後にテストされることもある。
【００３４】
図４は、図３の実施例に使われるマルチプレクサの回路図である。
【００３５】
図４に示されたように、マルチプレクサ３１３ａは、第１テストモードＴＭ１でそれぞれの偶数番目の第１データラインＲＤＩＯ＿０，ＲＤＩＯ＿２をそれぞれの偶数番目の第２データラインＤＯ＿０，ＤＯ＿２に連結させるように構成される第１スイッチ４２０を備える。第２スイッチ４３０は、第２テストモードＴＭ２でそれぞれの奇数番目の第１データラインＲＤＩＯ＿１，ＲＤＩＯ＿３をそれぞれの奇数番目の第２データラインＤＯ＿１，ＤＯ＿３に連結させるように構成される。等価回路４４０は、第１及び第２テストモードでそれぞれの奇数番目の第２データラインＤＯ＿１，ＤＯ＿３をそれぞれの隣接する偶数番目の第２データラインＤＯ＿０，ＤＯ＿２に連結させるように構成される。
【００３６】
したがって、メモリセルアレイ２１１から第１データライン２１２上に読出された第１読出しデータＲＤＩＯ＿０，ＲＤＩＯ＿２は、第１テストモード信号ＴＭ１に応答して第２データライン２１４上の第２読出しデータＤＯ＿０，ＤＯ＿２にそれぞれ伝えられる。
【００３７】
同時に、等価回路４４０は、偶数／奇数番目の第２読出しデータ（ＤＯ＿０，ＤＯ＿１）、（ＤＯ＿２，ＤＯ＿３）の各対が同じレベルに維持されるように活性化され、一方、第２テストモード信号ＴＭ２を受信する第２スイッチ４３０は、非活性化される。奇数番目の読出しデータＲＤＩＯ＿１，ＲＤＩＯ＿３も前記のように処理され、したがって、出力データＤＯＵＴの有効データウィンドウが正常モードに比べて２倍に拡張される。正常モード時に、等価回路４４０は非活性化される。
【００３８】
図５は、図３及び図４の実施例によるメモリ装置からデータを読取る正常モード及びテストモードのタイミング図である。
【００３９】
図５に示されたように、正常モードでの読出しデータＤ０〜Ｄ３は、有効データウィンドウＷ１を有してクロック信号ＣＬＫの立ち上がり及び立ち下がりエッジに応答して外部ターミナルＤＯＵＴに伝えられる。また、偶数及び奇数番目のデータＤＯ＿０，ＤＯ＿２，ＤＯ＿１，ＤＯ＿３は、テストモードで拡張されたデータウィンドウＷ２を有してそれぞれ外部クロック信号ＣＬＫの立ち上がりエッジに応答して外部ターミナルＤＯＵＴに伝えられる。
【００４０】
図６は、図３ないし図５の実施例による出力回路によって行われる動作を表す詳細なタイミング図である。
【００４１】
図６に示されたように、第１内部クロック信号ＣＤＱ＿Ｆは、クロック信号ＣＬＫの立ち上がりエッジに応答して発生する。第２内部クロック信号ＣＤＱ＿Ｓは、クロック信号ＣＬＫの立ち下がりエッジに応答して発生する。正常モードで、出力データＤ０〜Ｄ３は、クロック信号ＣＬＫの立ち上がり及び立ち下がりエッジに対応する第１内部クロック信号ＣＤＱ＿Ｆ及び第２内部クロック信号ＣＤＱ＿Ｓに応答して外部ターミナルＤＯＵＴに伝えられる。第１テストモードでは、偶数及び奇数番目のデータが同じレベルに維持されるため、出力データＤ０，Ｄ２は拡張されたデータウィンドウを有して外部ターミナルＤＯＵＴに伝えられる。第２テストモードでも出力データＤ１，Ｄ３に対して類似した動作が提供される。
【００４２】
図７ないし図１０は、本発明の第２実施例によるメモリ装置及び動作方法を表す。
【００４３】
これら実施例では、メモリセルアレイ２１１は、立ち上がり及び立ち下がりエッジを有するクロック信号ＣＬＫに応答する。出力回路７３３は、正常モード時にクロック信号ＣＬＫの立ち上がりエッジに応答して発生する第１内部クロック信号ＣＤＱ＿Ｆ及びクロック信号の立ち下がりエッジに応答して発生する第２内部クロック信号ＣＤＱ＿Ｓに応答する。
【００４４】
しかし、テストモードでは、出力回路は第１内部クロック信号または第２内部クロック信号のうち１つにだけ応答する。したがって、データビットはテストモードで第１データ転送速度より低い第２データ転送速度で出力される。
【００４５】
特に、この実施例では、出力回路７３３は、正常モード（＠ＮＯＲＭＡＬ）でそれぞれの第１データライン２１２をそれぞれの第２データライン２１４に連結するように構成されるマルチプレクサ７３３ａを備える。第１テストモード（＠ＴＥＳＴ ＭＯＤＥ１）では、それぞれの第１データライン２１２がそれぞれの第２データライン２１４に連結する。最後に第２テストモード（＠ＴＥＳＴ ＭＯＤＥ２）では、それぞれの奇数及び偶数番目の第１データライン２１２がそれぞれの偶数及び奇数番目の第２データライン２１４にクロス連結する。
【００４６】
また、出力回路７３３には出力バッファ７３３ｂが含まれる。出力バッファ７３３ｂは、正常モードでクロック信号ＣＬＫの立ち上がりエッジに応答して発生する第１内部クロック信号ＣＤＱ＿Ｆ及びクロック信号ＣＬＫの立ち下がりエッジに応答して発生する第２内部クロック信号ＣＤＱ＿Ｓに応答する。
【００４７】
テストモードでは、すなわち第１及び第２テストモードでは、出力バッファ７３３ｂは第１内部クロック信号ＣＤＱ＿Ｆ及び第２内部クロック信号ＣＤＱ＿Ｓのうち１つにだけ応答する。何れかの実施例では、図７に示されたように、出力バッファ７３３ｂがテストモードで第１内部クロック信号ＣＤＱ＿Ｆにだけ応答し、第２内部クロック信号ＣＤＱ＿Ｓはディセーブルされる。
【００４８】
したがって、図７は、出力バッファ７３３ｂの出力データＤＯＵＴの有効データウィンドウがどのように所定の値だけ拡張されるかを表す。ここで、出力データＤＯＵＴの有効データウィンドウは、テストモードで第２内部クロック信号ＣＤＱ＿Ｓをディセーブルさせることによって、メモリセルアレイ２１１から出力された読出しデータＲＤＩＯ＿０〜ＲＤＩＯ＿３の有効データウィンドウに比べて２倍になる。したがって、出力バッファ７３３ｂは、読出しデータＤＯ＿０〜ＤＯ＿３が拡張された有効データウィンドウを有して外部ターミナル２１７に出力されるように、第２内部クロック信号ＣＤＱ＿Ｓによっては動作されない。
【００４９】
図８は、図７の実施例に使われるマルチプレクサの回路図である。
【００５０】
図８に示されたように、マルチプレクサ７３３ａは、正常モード及び第１テストモードＴＭ１でそれぞれの第１データラインＲＤＩＯ＿０〜ＲＤＩＯ＿３をそれぞれの第２データラインＤＯ＿０〜ＤＯ＿３に連結させるように構成される第１スイッチ８２０を備える。第２スイッチ８３０は、第２テストモードＴＭ２でそれぞれの奇数及び偶数番目の第１データラインをそれぞれの偶数及び奇数番目の第２データラインにクロス連結させるように構成される。
【００５１】
したがって、メモリセルアレイ２１１から読出された第１データライン２１２上の第１読出しデータＲＤＩＯ＿０〜ＲＤＩＯ＿３が第１テストモード信号ＴＭ１に応答して第２データライン２１４，ＤＯ＿０〜ＤＯ＿３にそれぞれ伝えられる。また、メモリセルアレイ２１１から読出された第１データライン２１２上の第１読出しデータＲＤＩＯ＿０〜ＲＤＩＯ＿３のそれぞれは、第２テストモード信号ＴＭ２に応答して隣接する第２データライン２１４，ＤＯ＿１，ＤＯ＿０，ＤＯ＿３，ＤＯ＿２にそれぞれクロスして伝えられる。
【００５２】
図９は、図７の実施例に使われる出力バッファの回路図である。
【００５３】
図９に示されたように、出力バッファ７３３ｂは、対応する複数のレジスタ９１０ａ〜９１０ｄを含み、このレジスタそれぞれは、それぞれの第１データライン２１２上の読出しデータを保存するように構成される。ラッチ９２０ａは、隣接する２つのレジスタ９１０ａ，９１０ｂと関連付けられ、ラッチ９２０ｂは隣接する２つのレジスタ９１０ｃ，９１０ｄと関連付けられる。
【００５４】
それぞれのラッチ９２０ａ，９２０ｂは、第１内部クロック信号１ｓｔ ＦＣＬＫ，２ｎｄ ＦＣＬＫに応答して第１の隣接するレジスタ９１０ａ，９１０ｃから出力されるデータをラッチし、そして第２内部クロック信号１ｓｔ ＳＣＬＫ，２ｎｄ ＳＣＬＫに応答して第２の隣接するレジスタ９１０ｂ，９１０ｄから出力されるデータをラッチするように構成される。マルチプレクサ９３０で構成される並列−直列変換器はラッチ９２０ａ，９２０ｂに応答し、正常モードでは第１及び第２内部クロック信号に応答する。マルチプレクサ９３０は、第１及び第２テストモード中には第１及び第２内部クロック信号のうち１つにだけ応答する。
【００５５】
さらに詳細には、正常モードでは、第２データライン２１４上の第２読出しデータＤＯ＿０〜ＤＯ＿３は、内部クロック信号ＩＮＴＣＬＫに応答して並列にレジスタ９１０ａ〜９１０ｄに伝えられる。レジスタ９１０ａ，９１０ｂに保存されたデータＤＯ＿０，ＤＯ＿１は、第１立ち上がり及び第１立ち下がりクロック１ｓｔ ＦＣＬＫ及び１ｓｔ ＳＣＬＫの発生に応答して第１ラッチ９２０ａに順次に伝えられる。一方、レジスタ９１０ｃ，９１０ｄに保存されたデータＤＯ＿２，ＤＯ＿３は、第２立ち上がり及び第２立ち下がりクロック２ｎｄ ＦＣＬＫ及び２ｎｄ ＳＣＬＫの発生に応答して第２ラッチ９２０ｂに順次に伝えられる。
【００５６】
したがって、データＤＯ＿０〜ＤＯ＿３は、正常モードでは順次に活性化される第１及び第２内部クロック信号ＣＤＱ＿Ｆ，ＣＤＱ＿Ｓに応答して外部ターミナル２１７に出力される。
【００５７】
しかし、テストモードでは、２つのレジスタ９１０ａ，９１０ｂに保存されたデータＤＯ＿０，ＤＯ＿１が第１立ち上がり及び第１立ち下がりクロック１ｓｔ ＦＣＬＫ及び１ｓｔ ＳＣＬＫの発生に応答して第１ラッチ９２０ａに順次に伝えられても、第１内部クロック信号ＣＤＱ＿Ｆのみが活性化されるため、データＤＯ＿０だけが第１データ転送速度より低い第２データ転送速度で外部ターミナル２１７に伝えられる。また、２つのレジスタ９１０ｃ，９１０ｄに保存されたデータＤＯ＿２，ＤＯ＿３が第２立ち上がり及び第２立ち下がりクロック２ｎｄ ＦＣＬＫ及び２ｎｄ ＳＣＬＫの発生に応答して第２ラッチ９２０ｂに順次に伝えられても、データＤＯ＿２だけが第１データ転送速度より低い第２データ転送速度で外部ターミナル２１７に伝えられる。すなわち、データＤＯ＿２のための次の立ち上がりクロックＣＤＱ＿Ｆが入力されるまでデータＤＯ＿０が出力される。したがって、有効データウィンドウが拡張される。
【００５８】
第１読出しデータＲＤＩＯ＿１，ＲＤＩＯ＿３それぞれは、第２テストモードＴＭ２で第２読出しデータＤＯ＿０，ＤＯ＿２に伝えられる。それにより、データＤＯ＿０，ＤＯ＿２は、拡張されたデータウィンドウを有して外部ターミナル２１７に伝えられる。したがって、２つのテストモードＴＭ１，ＴＭ２で、データＲＤＩＯ＿１〜ＲＤＩＯ＿３が何れも外部に出力される。図９はまた、第１及び第２テストモードＴＭ１，ＴＭ２中に立ち下がりクロックＣＤＱ＿Ｓをディセーブルするために使用される論理回路９４０を示している。
【００５９】
図１０は、図７ないし図９の実施例で、正常モード及びテストモード中に出力データの発生を表すタイミング図である。
【００６０】
図１０に示されたように、正常モード中に出力回路７３３は、クロック信号ＣＬＫの立ち上がりエッジに応答して発生する第１内部クロック信号ＣＤＱ＿Ｆ及びクロック信号ＣＬＫの立ち下がりエッジに応答して発生する第２内部クロック信号ＣＤＱ＿Ｓに応答し、第１データ転送速度で外部ターミナル２１７に複数のデータビットＤ０〜Ｄ３を直列に出力する。
【００６１】
テストモード中には、図１０に示されたように、出力回路７３３は、第１内部クロック信号ＣＤＱ＿Ｆ及び第２内部クロック信号ＣＤＱ＿Ｓのうち何れか１つにだけ応答する。ここでは、第１内部クロック信号ＣＤＱ＿Ｆに応答する場合が図示された。第１テストモード中には、偶数番目の第２データラインＤＯ＿０及びＤＯ＿２上のデータが第１データ転送速度より低い第２データ転送速度で出力される。図１０には示されていないが、奇数番目の第２データラインＤＯ＿１及びＤＯ＿３上のデータが偶数番目のテストラインに伝えられるということを除いては、同じ動作が第２テストモードで行われる。したがって、データＤ１，Ｄ３が出力されることを除いては、第２テストモードの動作は、第１テストモードの動作と同じである。
【００６２】
図１１ないし図１３は、本発明の第３実施例によるメモリ装置及び動作方法を表す。
【００６３】
この実施例では、出力回路は、正常動作モードでクロック信号ＣＬＫの立ち上がりエッジに応答して発生する第１内部クロック信号ＣＤＱ＿Ｆ及びクロック信号ＣＬＫの立ち下がりエッジに応答して発生する第２内部クロック信号ＣＤＱ＿Ｓに応答する。出力回路は、テストモードでは第１内部クロック信号及び第２内部クロック信号に交互に応答する。
【００６４】
特に、図１１を参照すれば、メモリセルアレイ２１１は、対応する複数の第１データライン２１２上に第１データ転送速度で複数のデータビットを並列に出力するように構成される。出力回路は、外部ターミナル２１７にデータを直列に出力するように構成される出力バッファ１１４３を備える。
【００６５】
特に、図１１を参照すれば、メモリセルアレイ２１１は、立ち上がり及び立ち下がりエッジを有するクロック信号に応答する。出力バッファ１１４３は、正常モード中には、クロック信号ＣＬＫの立ち上がりエッジに応答して発生する第１内部クロック信号ＣＤＱ＿Ｆ及びクロック信号ＣＬＫの立ち下がりエッジに応答して発生する第２内部クロック信号ＣＤＱ＿Ｓに応答する。
【００６６】
第１テストモードＴＭ１では、出力バッファ１１４３は、第１内部クロック信号ＣＤＱ＿Ｆ及び第２内部クロック信号ＣＤＱ＿Ｓのうち何れか１つにだけ応答する。ここでは、第１内部クロック信号ＣＤＱ＿Ｆに応答する場合が図示されている。第２テストモードＴＭ２では、出力バッファ１１４３は、第１内部クロック信号ＣＤＱ＿Ｆ及び第２内部クロック信号ＣＤＱ＿Ｓのうち他の１つにだけ応答する。ここでは、第２内部クロック信号ＣＤＱ＿Ｓに応答する場合が図示されている。
【００６７】
したがって、図１１で、出力バッファ１１４３の出力データＤＯＵＴの有効データウィンドウは、テストモードでは、第１内部クロック信号ＣＤＱ＿Ｆ及び第２内部クロック信号ＣＤＱ＿Ｓを交互にディセーブルさせることによって拡張される。この実施例では、第２テストモードで第１内部クロック信号ＣＤＱ＿Ｆがディセーブルされ、第１テストモードでは第２内部クロック信号ＣＤＱ＿Ｓがディセーブルされる。したがって、読出しデータが拡張されたウィンドウを有して出力される。
【００６８】
図１２は、図１１の出力バッファの回路図である。
【００６９】
図１２に示されたように、出力バッファ１１４３は、第１データライン上の読出しデータを保存するように構成される複数のレジスタ１２１０ａ〜１２１０ｄを備える。ラッチ１２２０ａは隣接する２つのレジスタ１２１０ａ，１２１０ｂと関連付けられ、ラッチ１２２０ｂは隣接する２つのレジスタ１２１０ｃ，１２１０ｄと関連付けられる。ラッチ１２２０ａは、第１立ち上がり及び第１立ち下がりクロック信号１ｓｔ ＦＣＬＫ，１ｓｔ ＳＣＬＫに応答して第１の隣接するレジスタ１２１０ａ，１２１０ｂから出力されるデータをラッチするように構成される。そして、ラッチ１２２０ｂは、第２立ち上がり及び第２立ち下がりクロック信号２ｎｄ ＦＣＬＫ，２ｎｄ ＳＣＬＫに応答して第２の隣接するレジスタ１２１０ｃ，１２１０ｄから出力されるデータをラッチするように構成される。
【００７０】
並列−直列変換器１２３０は、正常モードでは、ラッチ１２２０ａ，１２２０ｂに応答し、第１及び第２内部クロック信号ＣＤＱ＿Ｆ，ＣＤＱ＿Ｓに応答する。並列−直列変換器１２３０は、第１テストモードＴＭ１中には第１及び第２内部クロック信号のうち１つにだけ応答し、第２テストモードＴＭ２中には第１及び第２内部クロック信号のうち他の１つにだけ応答する。図１２には、第２テストモードでは第１内部クロック信号ＣＤＱ＿Ｆをディセーブルさせ、第１テストモードでは第２内部クロック信号ＣＤＱ＿Ｓをディセーブルさせるように構成される論理回路１２３０，１２５０が示されている。
【００７１】
図１３は、図１１及び図１２の実施例で行われるタイミング図である。
【００７２】
図１３に示されたように、正常モードで、出力回路は、第１及び第２内部クロック信号ＣＤＱ＿Ｆ’，ＣＤＱ＿Ｓ’に応答する。第１内部クロック信号ＣＤＱ＿ＦまたはＣＤＱ＿Ｆ’はクロック信号ＣＬＫの立ち上がりエッジに応答し、第２内部クロック信号ＣＤＱ＿ＳまたはＣＤＱ＿Ｓ’はクロック信号ＣＬＫの立ち下がりエッジに応答する。
【００７３】
第１テストモードでは、第２内部クロック信号ＣＤＱ＿Ｓ’がディセーブルされ、出力回路は第１内部クロック信号ＣＤＱ＿Ｆ’にだけ応答する。第２テストモードでは、出力回路は、第２内部クロック信号ＣＤＱ＿Ｓ’にだけ応答する。したがって、図１２に示されたように、レジスタ１２１０ａ，１２１０ｂに保存されたデータＤＱ＿０，ＤＱ＿２は、第１及び第２立ち上がりクロック信号１ｓｔ ＦＣＬＫ，２ｎｄ ＦＣＬＫに応答してラッチ１２２０ａ，１２２０ｂに伝えられる。次いで、データＤＱ＿０はデータＤＯ＿２が出力される時点である第１内部クロック信号ＣＤＱ＿Ｆ’の次の立ち上がりまで出力される。
【００７４】
第２テストモードでは、レジスタ１２１０ｂ，１２１０ｄに保存された奇数データＤＯ＿１，ＤＯ＿３が第１及び第２立ち下がりクロック信号１ｓｔ ＳＣＬＫ，２ｎｄ ＳＣＬＫに応答してラッチ１２２０ａ，１２２０ｂに伝えられる。それにより、データＤＯ＿１は、データＤＯ＿３が出力される時点である第２内部クロック信号ＣＤＱ＿Ｓ’の次の立ち上がりまで出力される。したがって、奇数データ及び偶数データに対する有効データウィンドウが拡張される。
【００７５】
図１４ないし図１６は、本発明の第４実施例によるメモリ装置及び動作方法を表すブロック図である。
【００７６】
この実施例では、出力回路は、正常モードでは、クロック信号ＣＬＫの立ち上がりエッジに応答して発生する第１内部クロック信号ＣＤＱ＿Ｆ及びクロック信号ＣＬＫの立ち下がりエッジに応答して発生する第２内部クロック信号ＣＤＱ＿Ｓに応答する。
【００７７】
出力回路は、テストモードでは、第１内部クロック信号ＣＤＱ＿Ｆから発生した分割された第１内部クロック信号ＣＤＱ＿Ｆ’、及び第２内部クロック信号ＣＤＱ＿Ｓから発生した分割された第２内部クロック信号ＣＤＱ＿Ｓ’に応答する。この実施例では、分割された第１及び第２内部クロック信号の周波数は、第１内部クロック信号及び第２内部クロック信号の周波数の半分である。
【００７８】
特に、図１４に示されたように、この実施例では、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）レジスタ１４６０が第１データライン２１２上のデータを保存するために使われる。出力バッファ１４６３は、正常モード中には、第１及び第２内部クロック信号ＣＤＱ＿Ｆ，ＣＤＱ＿Ｓに応答する。しかし、テストモードＴＭ中には、出力バッファ１４６３は分割された第１内部クロック信号ＣＤＱ＿Ｆ’及び分割された第２内部クロック信号ＣＤＱ＿Ｓ’に応答する。したがって、クロックの周波数は、テストモードで、例えば半分に分割される。
【００７９】
したがって、出力バッファ１４６３の出力データＤＯＵＴの有効データウィンドウは、テストモードで内部クロック信号ＣＤＱ＿Ｆ及びＣＤＱ＿Ｓの周波数を分割することによって拡張される。すなわち、内部クロック信号ＣＤＱ＿Ｆ及びＣＤＱ＿Ｓの周波数は、テストモード信号ＴＭに応答して低い周波数に分割される。テストモード信号ＴＭは、複数の命令信号ＲＡＳＢ，ＣＡＳＢ，ＷＥＢ及びアドレス信号を受信するＭＲＳから発生しうる。したがって、テストモード中に出力データのデータウィンドウが拡張される。
【００８０】
図１５Ａ及び図１５Ｂは、テストモード中に内部クロック信号から分割された内部クロック信号を発生させるために使われる分割回路のブロック図である。
【００８１】
特に、図１５Ａに示されたように、第１分割回路１５００ａは、第１内部クロック信号ＣＤＱ＿Ｆ及びテストモード選択信号ＴＭに応答して分割された第１内部クロック信号ＣＤＱ＿Ｆ’を発生させるように構成される。図１５Ｂに示されたように、第２分割回路１５００ｂは、第２内部クロック信号ＣＤＱ＿Ｓ及びテストモード選択信号ＴＭに応答して分割された第２内部クロック信号ＣＤＱ＿Ｓ’を発生させるように構成される。
【００８２】
特に、図１５Ａに示されたように、この実施例では、第１分割回路１５００ａは、クロック信号の立ち上がりエッジ及びテストモード信号に応答する第１分割器１５１０を含む。また、この実施例では、第２分割回路１５００ｂはクロック信号の立ち下がりエッジ及びテストモード信号に応答する第２分割器１５２０及び第２分割器１５２０に応答する遅延器１５３０を含む。
【００８３】
遅延器１５３０は、外部ターミナル２１７で出力データが拡張された有効データウィンドウを有して出力されるように、分割された第１内部クロック信号ＣＤＱ＿Ｆ’と分割された第２内部クロック信号ＣＤＱ＿Ｓ’間の立ち上がりエッジのタイム間隔を広げるために使われる。
【００８４】
図１６は、図１４、図１５Ａ、及び図１５Ｂの実施例による動作のタイミング図である。
【００８５】
図１４、図１５Ａ、及び図１５Ｂを参照すれば、データＲＤＩＯ＿０〜ＲＤＩＯ＿３がＦＩＦＯレジスタ１４６０に保存された後、内部クロック信号に応答して出力バッファ１４６３に伝えられる。次いで、出力バッファ１４６３内の全てのデータが、正常モードで、第１及び第２内部クロック信号ＣＤＱ＿Ｆ及びＣＤＱ＿Ｓに応答して外部に出力される。テストモードでは、出力バッファ１４６３は、分割された第１及び第２内部クロック信号ＣＤＱ＿Ｆ’及びＣＤＱ＿Ｓ’に応答して読出しデータＤ０〜Ｄ３を外部に出力する。その結果、有効データウィンドウが拡張される。したがって、テストモードでは、メモリセルアレイは、正常モードでのように全速で動作する一方、出力バッファはメモリセルアレイの動作速度の半分に当る速度で動作できる。
【００８６】
図１７は、本発明の種々の実施例によって行われる動作のフローチャートである。
【００８７】
この動作は、前述した図２ないし図１６の実施例のうち何れかを利用して行われうる。図１７に示されたように、ブロック１７１０で正常モードが選択されれば、ブロック１７２０で複数のデータビットが第１データ転送速度でメモリセルアレイから外部ターミナルに直列に出力される。ブロック１７３０でテストモードが選択されれば、ブロック１７４０で複数のデータビットが第１データ転送速度より低い第２データ転送速度でメモリセルアレイから外部ターミナルに出力される。
【００８８】
このような動作は、前述した本発明の種々の実施例によって、図２、図３ないし図６、図７ないし図１０、図１１ないし図１３、及び／または図１４ないし図１６の実施例を利用して行われうる。
【００８９】
以上、図面及び明細書で最適の実施例が開示された。ここで、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されなければならない。
【産業上の利用可能性】
【００９０】
本発明は、ＩＣメモリ装置のテストに利用され、ＩＣメモリ装置をテストする時に正確なテストが可能になる。
【図面の簡単な説明】
【００９１】
【図１】従来のＤＤＲ及びＳＤＲメモリ装置によって行われる動作のタイミング図である。
【図２】本発明の実施例によるメモリ装置及び動作方法の概要を示すブロック図である。
【図３】本発明の第１実施例によるメモリ装置及び動作方法を示すブロック図である。
【図４】図３の実施例に使われるマルチプレクサの回路図である。
【図５】図３及び図４の実施例で行われる動作のタイミング図である。
【図６】図３及び図４の実施例で行われる動作のタイミング図である。
【図７】本発明の第２実施例によるメモリ装置及び動作方法を示すブロック図である。
【図８】図７の実施例に使われるマルチプレクサの回路図である。
【図９】図７の実施例に使われる出力バッファの回路図である。
【図１０】図７ないし図９の実施例によって行われる動作のタイミング図である。
【図１１】本発明の第３実施例によるメモリ装置及び動作方法を示すブロック図である。
【図１２】図１１の実施例に使われる出力バッファの回路図である。
【図１３】図１１及び図１２の実施例によって行われるタイミング図である。
【図１４】本発明の第４実施例によるメモリ装置及び動作方法を示すブロック図である。
【図１５Ａ】図１４の実施例に使われる分割器回路のブロック図である。
【図１５Ｂ】図１４の実施例に使われる分割器回路のブロック図である。
【図１６】図１４、図１５Ａ及び図１５Ｂの実施例によって行われる動作のタイミング図である。
【図１７】本発明の種々の実施例によって行われる動作のフローチャートである。
【符号の説明】
【００９２】
２００    メモリ装置
２１１    メモリセルアレイ
２１２    第１データライン
２１３    出力回路
２１４    第２データライン
２１７    外部ターミナル
ＤＲ１    第１データ転送速度
ＤＲ２    第２データ転送速度
【図１】
2004362762.tif 000003
【図２】
2004362762.tif 000004
【図３】
2004362762.tif 000005
【図４】
2004362762.tif 000006
【図５】
2004362762.tif 000007
【図６】
2004362762.tif 000008
【図７】
2004362762.tif 000009
【図８】
2004362762.tif 000010
【図９】
2004362762.tif 000011
【図１０】
2004362762.tif 000012
【図１１】
2004362762.tif 000013
【図１２】
2004362762.tif 000014
【図１３】
2004362762.tif 000015
【図１４】
2004362762.tif 000016
【図１５Ａ】
2004362762.tif 000017
【図１５Ｂ】
2004362762.tif 000018
【図１６】
2004362762.tif 000019
【図１７】
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