(57)【要約】【課題】大容量化のメモリにおいて、ビット線の負荷容量を小さくして高速動作を確保するためにビット線を分割する際に、回路面積の増大を防ぐことを目的とする。【解決手段】メモリセルアレイを列方向に２つ以上のブロックに分割し、各ブロックに対して個別にビット線を設け、分割したブロックのビット線を選択するビット線選択回路を備える。前記ビット線選択回路に隣接しないブロックに対して設けたビット線は、前記のビット線選択回路に隣接するブロックに対して設けたビット線上に、別配線層で形成する。【選択図】  図２
2004192675.tif 000002
【特許請求の範囲】
【請求項１】
行列配置された複数のメモリセルを有するメモリセルアレイと、
前記メモリセルアレイに対して設けられたワード線が接続され、行アドレス信号に応答して対応する行を選択する行デコーダとを備え、
前記メモリセルアレイは列方向に２以上のブロックに分割され、前記ブロックに対して、それぞれ個別にビット線が設けられ、
前記メモリセルアレイの外部に設けられ、前記ブロックのうち行アドレス信号に対応する行を含むブロックに対して設けられたビット線を選択し、センスアンプに接続するビット線選択回路を備え、
各前記ブロックに対して設けられたビット線は、前記ビット線選択回路に接続され、特に前記ビット線選択回路に隣接しないブロックに対して設けられたビット線は、前記ビット線選択回路との間に存在するブロック上に配置して、前記ビット線選択回路に接続されることを特徴とする半導体記憶装置。
【請求項２】
前記のビット線選択回路に隣接しないブロックに対して設けられたビット線は、前記のビット線選択回路に隣接するブロックに設けられたビット線上に、別配線層で配線されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
各ブロックに対して設けられるビット線を同じ長さにすることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
２以上のメモリセルアレイのブロックのいずれか一つのブロックに対して設けられたビット線に接続された一つの冗長ブロックと、
不良ワード線に対応する行アドレスを記憶する冗長アドレスプログラム回路と、
行アドレス信号に対応する行アドレスと前記不良ワード線に対応する行アドレスが一致するかどうかを判定し、かつ、一致する時は冗長ブロックに接続されたワード線を選択する冗長アドレス判定回路を備え、
前記冗長アドレス判定回路により、前記冗長ブロックに接続されたワード線の一つを選択する時には、前記冗長ブロックに接続されたビット線が選択されるように前記ビット線選択回路を機能させることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
２以上のメモリセルアレイのブロックのそれぞれに対応して設けられ、前記ブロックに対して設けられたビット線によって前記ブロックに接続された冗長ブロックと、不良ワード線に対応する行アドレスを記憶する冗長アドレスプログラム回路と、
行アドレス信号に対応する行アドレスと前記不良ワード線に対応する行アドレスが一致するかどうかを判定し、かつ、一致する時は冗長ブロックに接続されたワード線を選択する冗長アドレス判定回路を備えることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置において、メモリセルアレイに対して設けられるビット線を分割する手法に関するものである。
【０００２】
【従来の技術】
近年の半導体技術の進歩およびプロセッサの高性能化やアプリケーションソフトの複雑化に伴い、メモリの大容量化・高速化への要求はますます高まる傾向にある。メモリ容量を増加する場合において、行方向のメモリセル数を増加すると、メモリセル面積だけでなく、センスアンプやライトバッファの面積増加もあり、回路面積が大きくなる。そこで、列方向のメモリセルの数を増加すると、それだけビット線が長くなると共にビット線に接続するメモリセルの数が増える。このため、ビット線の負荷容量が増大し、ビット線の電位変動が遅くなる。したがって、アクセスタイムが大きくなり、高速動作が困難になるという課題が生じる。
【０００３】
そこで、メモリを大容量化した時に、ビット線の負荷容量が増大してしまうという問題を解決する手段として、メモリセルアレイを複数のブロックに分割し、各ブロックに対応して個別のビット線を設け、前記ビット線を選択することによりビット線の負荷容量を低減させる技術が考えられている。その中の代表的なものを以下に示す。
【０００４】
まず、特許文献１の発明に係る半導体記憶装置では、行列配置されたメモリセルアレイを複数のブロックに分割し、前記各ブロックに対応する個別のビット線を持ち、前記個別のビット線はスイッチによって直列に接続可能にし、また、前記各ブロックに個別のセンスアンプを設けた構成において、データアクセスの際には、選択されたワード線が属するブロックのセンスアンプを動作させ、前記選択されたブロックに対して、回路的にデータ線側にあるスイッチをすべて閉じて、前記選択ブロックに対応するビット線をデータ線に接続し、前記ビット線上のデータをデータ線に伝えるようにしている。このように選択ブロックに対応するビット線をデータ線に接続する際に閉じるスイッチを選択ブロックからデータ線側のみに制限することにより、選択ブロックのセンスアンプに対する負荷容量の増大を最小限にとどめている。
【０００５】
また、特許文献２の発明に係る半導体記憶装置では、行列配置されたメモリセルアレイを、複数のブロックに分割し、前記各ブロックに対応する個別の第１のビット線を持ち、さらに各ブロックについて共通な第２のビット線（いわゆるグローバルビット線）を持ち、前記の第１のビット線と第２のビット線の各接続部に設けられた両者の接続を制御するスイッチを持つ。さらに、行選択アドレス情報および列選択アドレス情報に基づき、第２のビット線に１つの第１ビット線が接続されるように前記のスイッチを制御するスイッチ制御手段とを備え、選択されたブロックのみを第１のビット線および第２のビット線を通じてデータ線に接続することによりビット線の負荷容量を低減している。
【０００６】
さらに、特許文献３の発明に係る半導体記憶装置では、行列配置されたメモリセルアレイを、複数のブロックに分割し、それぞれのブロックに対応する個別のビット線を持ち、それぞれのブロックにセンスアンプを設ける。共通の列デコーダを１つ持ち、列アドレスにより列デコーダの特定の列選択線が選ばれ、それぞれのブロックのビット線を、センスアンプを介してセレクタに接続する。さらに、前記セレクタにより、ある特定のビット線を選択し、選択されたメモリセルのデータを読み出すことにより、ビット線の負荷容量を低減させている。
【０００７】
【特許文献１】
特開昭６１−１２３０９３号公報（図１および図４）
【特許文献２】
特開平５−８９６７９号公報（図１）
【特許文献３】
特開平４−３７０５９５号公報（図１）
【０００８】
【発明が解決しようとする課題】
しかしながら、特許文献１の発明に係る半導体記憶装置では、分割したブロックごとにセンスアンプを設けているので、回路面積が増大するという問題が生じる。
【０００９】
特許文献２の発明に係る半導体記憶装置では、グローバルビット線を選択するためのビット線選択回路に加えて、ローカルビット線を選択するスイッチおよび前記スイッチを制御するための回路が必要となり、また、グローバルビット線を配置するスペースも確保しなければならなくなるため、特許文献１の発明に係る半導体記憶装置と同様に回路面積の増大が生じる。
【００１０】
特許文献３の発明に係る半導体記憶装置では、従来ブロックごとに設けられていたビット線選択回路を共通化して回路面積の低減を図っているが、センスアンプはブロックごとに設けられており、メモリ容量が大きくなりビット線の分割数が増加するほど、回路面積が増大していく。
【００１１】
本発明は上記の問題点を鑑みてなされたものであり、メモリを大容量化する際にビット線を分割するにあたって、回路面積の増大を防ぐことを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明に係る半導体記憶装置は、一つの行デコーダと、行列配置された複数のメモリセルアレイを列方向に少なくとも２つに分割したブロックと、行アドレス信号に応答して前記ブロックのうち対応するブロックに対して個別に設けられたビット線を選択し、センスアンプに接続するビット線選択回路を備え、前記ビット線は、前記ビット線選択回路に接続されるが、特に前記ビット線選択回路に隣接しないブロックに対して設けられたビット線に関しては、前記ビット線選択回路との間に存在するブロック上に配置して、前記ビット線選択回路に接続されることを特徴とする。
【００１３】
請求項２に記載の発明に係る半導体記憶装置では、前記ビット線選択回路に隣接しないブロックに対して設けられたビット線は、前記ブロックと前記ビット線選択回路との間に存在するブロックに対して設けられたビット線上に、別配線層で配置して、前記ビット線選択回路に接続される。
【００１４】
さらに、請求項３に記載の発明に係る半導体記憶装置では、請求項２に記載された、別配線層に配置されるビット線の長さを同一にする。
【００１５】
請求項４に記載の発明に係る半導体記憶装置は、いずれか一つのブロックに対して設けられたビット線に接続された一つの冗長メモリセルブロックと、前記メモリセルアレイに接続された不良ワード線を前記冗長メモリセルブロックに置換するとともに、前記冗長メモリセルブロックに接続しているビット線を選択する手段を備えている。
【００１６】
また、請求項５に記載の発明に係る半導体記憶装置では、各ブロックに対してそれぞれ冗長メモリセルブロックを備え、前記ブロックと前記冗長メモリセルブロックは前記ブロックに対して設けられたビット線によって接続されており、前記メモリセルアレイに接続された不良ワード線を前記冗長メモリセルブロックに置換する手段を備えている。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。
【００１８】
（第一の実施の形態）
図１は、本発明の第一の実施の形態における半導体記憶装置の回路図であり、４行２列構成のメモリセルアレイを二つに分割する場合を示している。
【００１９】
複数のメモリセル１００は行および列方向に配置され、メモリセルアレイ１１６を構成している。それぞれの列方向に沿ってワード線１０１が配置され、各ワード線１０１に対して、メモリセル１００が接続されている。行デコーダ１０６に行アドレスを入力しデコードすることによって、行アドレスに対応する一つのワード線１０１が選択される。また、メモリセルアレイ１１６は、列方向に二分割され、上部ブロック１１７と下部ブロック１１８となる。それに伴って、メモリセルアレイ１１６に接続するビット線も、下部ビット線１０２、１０３、上部ビット線１０４、１０５に分割する。
【００２０】
また、ＰＭＯＳトランジスタ１０７、１０８、１０９からなるプリチャージ・イコライズ回路を設け、分割されたブロックに接続される下部ビット線１０２、１０３、上部ビット線１０４、１０５には、プリチャージ・イコライズを行うための信号ＰＥが入力される。
【００２１】
さらに、アドレスデータをデコードし複数のビット線から特定のビット線を選択し、データ線１１０、１１１に接続するビット線選択回路１１２、１１３を備える。このビット線選択回路１１２、１１３に隣接する下部ブロック１１８に対して設けられる下部ビット線１０２、１０３は、直接ビット線選択回路１１２、１１３に接続する。また、ビット線選択回路１１２、１１３に隣接しない上部ブロック１１７に対して設けられる上部ビット線１０４、１０５は、下部ブロック１１８上を通り、ビット線選択回路１１２、１１３に接続する。
【００２２】
前記ビット線選択回路１１２、１１３のゲートには、選択すべき列に接続しているビット線を選択するアドレスデータを入力しデコードした結果である選択信号Ｘ１〜Ｘ４が入力される。この選択信号Ｘ１〜Ｘ４によって、ビット線選択回路１１２、１１３をオンし、分割されたビット線の内の、ある列の特定のビット線を選択しデータ線１１０、１１１に接続する。このデータ線１１０、１１１は、メモリセル１００のデータ判定をするセンスアンプ１１４あるいはメモリセル１００のデータを書き込むライトドライバ１１５に接続する。
【００２３】
以上のように構成された本実施の形態に係る半導体記憶装置について、以下、その動作を説明する。
【００２４】
まず、行デコーダ１０６に行アドレスを入力しデコードすることによって、行アドレスに対応する一つのワード線１０１が選択される。ビット線選択回路１１２、１１３のゲートに、選択すべき列に接続しているビット線を選択するアドレスデータを入力しデコードした結果である選択信号Ｘ１〜Ｘ４が入力される。すると、特定のビット線選択回路１１２、１１３がオンしてデータ線１１０、１１１に、ある列の下部ビット線１０２、１０３または上部ビット線１０４、１０５が接続されると、特定のメモリセル１００がセンスアンプ１１４またはライトドライバ１１５に接続される。そして、書き込み時には、ライトドライバ１１５から書き込むべきデータをデータ線１１０、１１１を介し、メモリセル１００に供給し、データの書き込みを行い、読み出し時にはメモリセル１００のデータをデータ線１１０、１１１を介しセンスアンプ１１４に供給し読み出しを行う。
【００２５】
以上のように本実施の形態によれば、分割されたビット線をメモリセル上に配置して、ビット線選択回路１１２、１１３に接続しており、ブロック間にビット線を配置するための領域が不要となるので、メモリセル面積の増加はない。その結果、行デコーダ１０６の面積の増加も低減できる。
【００２６】
また、前記の分割されたいずれか一方のビット線をデータ線１１０、１１１に接続するため、ビット線に接続したデータ線１１０、１１１の負荷容量は低減し、高速動作が可能になる。一般的にビット線の負荷容量は、ビット線の配線容量と、メモリセルとの接続部の拡散領域と、コンタクト部分が多いほど大きくなる。そのため、ビット線を分割し、接続するメモリセルの数を削減することにより、ビット線の負荷容量を低減でき、高速動作が可能となる。
【００２７】
さらに、行デコーダ１０６から選択されるワード線がただ一つであるため、上部ブロック、または、下部ブロックのどちらか一列のメモリセルが選択される。したがって、選択信号Ｘ１〜Ｘ４がビット線選択回路１１２、１１３に入力された時に、ビット線選択回路１１２、１１３によって選択され、データ線１１０、１１１と接続されるビット線は、下部ビット線１０２、１０３または上部ビット線１０４、１０５のどちらか一方である。したがって、電位変動が起こるビット線は、下部ビット線１０２、１０３または上部ビット線１０４、１０５のどちらか一方となる。そのため、異なるブロックのビット線を近接した同一配線層で配置した場合でも、片方のビット線の影響を受けない。したがって、ビット線につながるメモリセルに影響を与え、誤書き込みを起こすようなことはない。
【００２８】
（第二の実施の形態）
図２、図３に、本発明の第二の実施の形態における半導体記憶装置の回路図と断面図を示す。図２は、図１と同様に４行２列の４行２列構成のメモリセルアレイを二つに分割する場合を示している。
【００２９】
複数のメモリセル２００は行および列方向に配置され、メモリセルアレイ２２０を構成している。それぞれの列方向に沿ってワード線２０１が配置され、メモリセル２００が接続されている。行デコーダ２０６に行アドレスを入力しデコードすることによって、特定の一ワード線２０１が選択される。また、メモリセルアレイ２２０は、列方向に二分割されており、それぞれを上部ブロック２２１と下部ブロック２２２と呼ぶこととする。また、メモリセルアレイ２２０に接続するビット線も、下部ビット線２０２、２０３、上部ビット線２０４、２０５に分割する。
【００３０】
また、下部ビット線２０２、２０３、上部ビット線２０４、２０５には、ＰＭＯＳトランジスタ２０７、２０８、２０９からなるプリチャージ・イコライズ回路を設け、プリチャージ・イコライズを行うための信号ＰＥが入力される。
【００３１】
さらに、アドレスデータをデコードし複数のビット線から特定のビット線を選択し、データ線２１０、２１１に接続するビット線選択回路２１２、２１３を備える。このビット線選択回路２１２、２１３に隣接する下部ブロック２２２に対して設けられた下部ビット線２０２、２０３は、直接ビット線選択回路２１２、２１３に接続する。
【００３２】
また、ビット線選択回路２１２、２１３に隣接しない上部ブロック２２１に対して設けられた上部ビット線２０４、２０５は、コンタクト２１８、２１９によって、別配線層に配置されている配線２１６、２１７に接続されている。配線２１６、２１７は下部ビット線と平面的に重なるように配置され、ビット線選択回路２１２、２１３に接続される。
【００３３】
前記ビット線選択回路２１２、２１３のゲートには、列と分割したビット線を選択するアドレスデータを入力しデコードした結果である選択信号Ｘ１〜Ｘ４が入力される。この選択信号Ｘ１〜Ｘ４によって、ビット線選択回路２１２、２１３をオンし、分割されたビット線の内の、ある列の特定のビット線を選択しデータ線２１０、２１１に接続する。このデータ線２１０、２１１は、メモリセル２００のデータ判定をするセンスアンプ２１４あるいはメモリセル２００のデータを書き込むライトドライバ２１５に接続する。
【００３４】
次に、図２中のａａ’間の断面構造の模式図を図３に示す。下部ブロック３００上に、下部ブロック３００中のメモリセルにコンタクト３０３、３０４を通じて接続した下部ビット線３０１、３０２を配置する。下部ビット線３０１、３０２の上層には、メモリセルに電源電位または接地電位を供給する電源・接地供給線３０５を配置し、さらにその上層に上部ビット線３０６、３０７を配置する。ここで、下部ビット線３０１と上部ビット線３０６および下部ビット線３０２と上部ビット線３０７は、平面的には重なるように配置されている。
【００３５】
図３（ａ）に示した配線層構造の他に、図３（ｂ）、（ｃ）のような配線層構造にしても良い。図３（ｂ）の配線層構造では、下部ブロック３００上に下部ビット線３０１、３０２を配置している。下部ビット線３０１、３０２上に、上部ビット線３０６、３０７を配置し、下部ブロック３００中のメモリセルに接続するビット線３０２上には、上部ブロックのビット線３０７を配置する。その上に電源・接地供給線３０５を配置する。図３（ｃ）の配線層構造では、下部ブロック３００上のメモリセルに電源電位または接地電位を供給する電源・接地供給線３０５を配置する。その上に下部ビット線３０１、３０２を配置している。下部ビット線３０１上に、上部ブロックのビット線３０６を配置し、下部ビット線３０２上には、上部ビット線３０７を配置する。図３（ｂ）および（ｃ）においても下部ビット線と上部ビット線の平面的な位置関係は、図３（ａ）における下部ビット線および上部ビット線の関係と同様である。
【００３６】
図２において、上部ビット線２０４、２０５と、下部ビット線２０２、２０３を同一配線にした場合、平行に配線するため、配線が占める面積は横方向に広がるが、本実施の形態のように上部ビット線２０４、２０５を、コンタクト３０３、３０４によって別配線層に形成された配線２１６、２１７に接続し、下部ビット線２０２、２０３の上に配置すれば、配線が占める面積の増加を防止することができる。
【００３７】
また、行デコーダから選択されるワード線がただ一つであるため、上部ブロック、または、下部ブロックのどちらか一行のメモリセルが選択される。また、選択信号Ｘ１〜Ｘ４により、ある列の特定のビット線選択回路２１２、２１３を選択し、データ線２１０、２１１と接続されるビット線は、下部ビット線２０２、２０３または上部ビット線２０４、２０５のどちらか一方である。したがって、電位変動が起こるビット線は、下部ビット線２０２、２０３または上部ビット線２０４、２０５のどちらか一方となる。そのため、異なるブロックのビット線を近接した別配線層で配置した場合でも、片方のビット線の影響を受け、ビット線につながるメモリセルに影響を与えることはない。
【００３８】
（第三の実施の形態）
図４に、本発明の第三の実施の形態における半導体記憶装置の概要図を示す。
【００３９】
メモリセルアレイは列方向に二分割され、それぞれ上部ブロック４００および下部ブロック４０１を形成し、それぞれのブロックに対して上部ビット線４０６、４０７および下部ビット線４０４、４０５が設けられている。また、上部ブロック４００に近接して上部冗長ブロック４０２が、下部ブロックに近接して下部冗長ブロック４０３がそれぞれ配置されている。下部ブロック４０１と下部冗長ブロック４０３に接続している下部ビット線４０４、４０５は、直接ビット線選択回路４０８に接続し、上部ブロック４００と上部冗長ブロック４０２に接続している上部ビット線４０６、４０７は、下部ブロック４０１と下部冗長ブロック４０３上を通るように配置され、ビット線選択回路４０８に接続される。上部ブロック４００に接続される上部ワード線４０９と、下部ブロック４０１に接続される下部ワード線４１０は、一つの行デコーダ４１１から出力されている。行デコーダ４１１には、行アドレス信号ＲＡが入力される。ビット線選択回路４０８は、列アドレス信号ＣＡのデコード結果により、列および分割されたビット線を選択する機構を設け、選択された特定のビット線を、データ線４１２、４１３に接続する。また、データ線４１２、４１３は、センスアンプ４１４、ライトドライバ４１５に接続されている。
【００４０】
さらに、冗長救済を行うための冗長アドレスデコード手段として、冗長アドレスプログラム回路４１６、４１７と、冗長アドレス判定回路４２０、４２１を備える。冗長アドレスプログラム回路４１６、４１７の出力信号４１８、４１９は、行デコーダ４１１、冗長アドレス判定回路４２０、４２１に入力されている。また、冗長アドレス判定回路４２０、４２１には、冗長アドレスプログラム回路４１６、４１７の出力信号４１８、４１９と、行アドレスＲＡが入力され、出力信号４２２が、冗長ブロック４０２のワード線に、出力信号４２３が、冗長ブロック４０３のワード線に入力される。
【００４１】
以上のように構成された本実施の形態の半導体記憶装置について、以下、その動作を説明する。
【００４２】
冗長救済しない場合、行デコーダ４１１に行アドレス信号ＲＡを、列および分割されたビット線を選択するビット線選択回路４０８に列アドレス信号ＣＡを入力しデコードする。行デコーダ４１１はデコードした結果、上部ワード線４０９、下部ワード線４１０の中から特定のワード線一本のみを選択する。一方、ビット線選択回路４０８はデコードした結果、上部ビット線４０６、４０７、下部ビット線４０４、４０５の中から特定のビット線を選択する。行デコーダ４１１から選択された特定のワード線により一列のメモリセルを選択し、メモリセルとビット線を接続する。ビット線は、ビット線選択回路４０８から特定のビット線を選択し、データ線４１２、４１３と接続し、センスアンプ４１４またはライトドライバ４１５に接続する。そして、書き込み時には、ライトドライバ４１５から書き込むべきデータを、データ線４１２、４１３を介しメモリセルに供給し、データの書き込みを行い、読み出し時にはメモリセルのデータを、データ線４１２、４１３を介しセンスアンプ４１４に供給し読み出しを行う。
【００４３】
ワード線が断線するなどのワード線不良があった場合、その不良ワード線に対応する行アドレスＲＡを、冗長アドレスプログラム回路４１６、４１７にプログラムしておく。プログラムされた不良ワード線に対応する行アドレス信号４１８、４１９を、冗長アドレスプログラム回路４１６、４１７から行デコーダ４１１へ入力し、その行アドレスに対応した不良ワード線が選択されないようにする機構を備える。不良ワード線に対応するアドレス信号４１８、４１９は、冗長アドレス判定回路４２０、４２１にも入力している。この冗長アドレス判定回路４２０、４２１は、不良ワード線に対応する行アドレス信号４１８、４１９と外部からの行アドレスＲＡを入力しており、この二つのアドレス信号を比較し、一致した場合、上部冗長ブロック４０２または下部冗長ブロック４０３に接続しているワード線を選択する信号４２２または信号４２３を出力する。
【００４４】
次に、冗長アドレスプログラム回路４１６、４１７によって、不良ワード線に対応するアドレス情報を、冗長アドレスプログラム回路４１６、４１７にプログラムする手法を具体的に説明する。図５に、冗長アドレスプログラム回路４１６、４１７の回路図を示す。ＰＭＯＳトランジスタ５００、ＮＭＯＳトランジスタ５０１によってインバータ構造を形成し、ＮＭＯＳトランジスタ５０１のソース側は、ヒューズ５０２を介して接地電位に接続されている。ヒューズ５０２は、抵抗の役目をし、通常、ＰＭＯＳトランジスタ５００、ＮＭＯＳトランジスタ５０１、ヒューズ５０２でインバータ５０３を形成している。このインバータ５０３の出力には、インバータ５０４のゲートとＰＭＯＳトランジスタ５０５のソースを接続している。ＰＭＯＳトランジスタ５０５のソースには電源電位を接続し、ゲートにはインバータ５０４の出力を入れる。また、インバータ５０４の出力にはインバータ５０６のゲートを接続している。
【００４５】
冗長救済のため、冗長アドレスプログラム回路４１６、４１７に不良ワード線に対応するアドレスをプログラムする場合、ヒューズ５０２をレーザにより切断することにより、プログラムを行う。したがって、行デコーダに対応するアドレスの数と、冗長を行うか行わないかを判定する一ビット分を加えた数の図５の回路が必要となる。ヒューズ５０２を切断し、不良ワード線に対応するアドレス情報をプログラムし、初期化のため、ＰＭＯＳトランジスタ５００、ＮＭＯＳトランジスタ５０１のゲートに信号ＮＲＳＴ（Ｌレベル）を与え、インバータ５０３の出力をＨレベルにする。初期化されるとその後信号ＮＲＳＴをＨレベルにする。すると、ヒューズ５０２を切断しない冗長アドレスプログラム回路では、ＮＭＯＳトランジスタ５０１がオンすることによって、出力ＦＡはＬレベルになる。一方、ヒューズ５０２を切断した冗長アドレスプログラム回路では、ＰＭＯＳトランジスタ５０５によって、出力ＦＡはＨレベルに保たれる。この冗長アドレスプログラム回路の出力ＦＡのＨ、Ｌレベルの情報が不良ワード線に対応するアドレスになる。
【００４６】
次に、図６に、冗長アドレス判定回路の回路図を示す。スイッチ６００、６０１を備え、それぞれのゲートに冗長アドレスプログラム回路からの冗長アドレス信号ＦＡ１〜ＦＡ４の情報、反転情報が入力されている。さらに、スイッチ６００にアドレス信号ＡＤ１〜ＡＤ４を、スイッチ６０１にアドレス反転信号ＮＡＤ１〜ＮＡＤ４を各スイッチの入り口に入力する。スイッチ６００、６０１の出口はつながっており、アドレス信号ＡＤ１〜ＡＤ４と冗長アドレス信号ＦＡ１〜ＦＡ４が一致した場合、スイッチ６００、６０１の出口からＨレベルが出力される。また、冗長救済するか、しないかを決定する信号ＦＡ０もこの冗長アドレス判定回路に入力されている。冗長救済を行う場合は、信号ＦＡ０はＨレベルになり、冗長救済を行わない場合は、Ｌレベルとなる。このアドレス信号ＡＤ１〜ＡＤ４と冗長アドレス信号ＦＡ１〜ＦＡ４が一致した結果と冗長救済をするかどうかの信号Ｆ０を論理回路６０２、６０３、６０４に入力し、外部からのアドレス信号ＡＤ１〜ＡＤ４と冗長アドレス信号ＦＡ１〜ＦＡ４が一致しているかどうかを判定する。一致していた場合、冗長アドレス判定回路の出力ＲＷＬにＨレベルが出力される。このＨレベルの信号により、冗長ブロックのワード線を選択する。
【００４７】
以上のように本実施の形態によれば、この冗長救済アドレスデコード方式によって、ワード線不良を回避し、さらに、分割された各ブロックに独立して冗長救済アドレスデコード方式を設けることにより、回路構成を複雑にすることなく冗長救済が行える。
【００４８】
（第四の実施の形態）
図７に、本発明の第四の実施の形態における半導体記憶装置の概要図を示す。
【００４９】
メモリセルアレイは列方向に二分割され、それぞれ上部ブロック７００および下部ブロック７０１を形成し、それぞれのブロックに対して上部ビット線７０５、７０６および下部ビット線７０３、７０４が設けられている。また、下部ブロック７０１に近接して冗長ブロック７０２が配置されている。下部ブロック７０１に設けられた下部ビット線７０３、７０４は冗長ブロック７０２に接続し、さらにビット線選択回路７０７に接続している。上部ブロック７００に接続される上部ワード線７０８と、下部ブロック７０１に接続される下部ワード線７０９は、一つの行デコーダ７１０から出力されている。行デコーダ７１０には、行アドレス信号ＲＡが入力される。ビット線選択回路７０７は、列アドレス信号ＣＡのデコード結果により、選択する列に接続されたビット線を選択する機構を設け、選択された特定のビット線を、データ線７１１、７１２に接続する。また、データ線７１１、７１２は、センスアンプ７１３、ライトドライバ７１４に接続されている。
【００５０】
さらに、冗長救済を行うための冗長アドレスデコード手段として、冗長アドレスプログラム回路７１５と、冗長アドレス判定回路７１６を備える。前記冗長アドレスプログラム回路７１５の出力信号７１７は、行デコーダ７１０、冗長アドレス判定回路７１６に入力されている。また、前記冗長アドレス判定回路７１６には、冗長アドレスプログラム回路７１５の出力信号７１７と、行アドレスＲＡが入力され、出力信号７１８が、冗長ブロック７０２のワード線に、出力信号７１９が、ビット線選択回路７０７に入力される。
【００５１】
以上のように構成された本実施の形態の半導体記憶装置について、以下、その動作を説明する。
【００５２】
冗長救済しない場合、行デコーダ７１０に行アドレス信号ＲＡを、選択する列に接続されたビット線を選択するビット線選択回路７０７に列アドレス信号ＣＡを入力しデコードする。行デコーダ７１０はデコードした結果、上部ワード線７０８、下部ワード線７０９の中から特定のワード線一本のみ選択する。一方、ビット線選択回路７０７はデコードした結果、上部ビット線７０５、７０６、下部ビット線７０３、７０４の中から特定のビット線を選択する。行デコーダ７１０から選択された特定のワード線により一列のメモリセルを選択し、メモリセルとビット線を接続する。ビット線は、ビット線選択回路７０７から特定のビット線を選択し、データ線７１１、７１２に接続し、センスアンプ７１３またはライトドライバ７１４に接続する。そして、書き込み時には、ライトドライバ７１４から書き込むべきデータを、データ線７１１、７１２を介しメモリセルに供給し、データの書き込みを行い、読み出し時にはメモリセルのデータを、データ線７１１、７１２を介しセンスアンプ７１３に供給し読み出しを行う。
【００５３】
ワード線不良があった場合、その不良ワード線に対応する行アドレスＲＡを、冗長アドレスプログラム回路７１５にプログラムしておく。プログラムされた不良ワード線に対応する行アドレス信号７１７は、冗長アドレスプログラム回路７１６から行デコーダ７１０へ入力され、その行アドレスに対応した不良ワード線が選択されないようにする機構を備える。不良ワード線に対応するアドレス信号７１７は、冗長アドレス判定回路７１６にも入力している。この冗長アドレス判定回路７１６は、不良ワード線に対応する行アドレス信号７１７と外部からの行アドレスＲＡを入力しており、この二つのアドレス信号を比較し、一致した場合、冗長ブロック７０２のワード線を選択する信号７１８を出力する。ワード線不良が上部ワード線７０８の中の一本であった場合、上部ビット線７０５、７０６がデータ線７１１、７１２に接続されるのを防ぐために、冗長アドレス判定回路７１６から、ビット線選択回路７０７に信号７１９を出力し、上部ビット線７０５、７０６から冗長ブロック７０２に接続されたビット線、すなわち、下部ビット線７０３、７０４にデータ線７１１、７１２を強制的に接続し直す機構を備える。
【００５４】
以上のように本実施の形態によれば、上部ブロック７００、下部ブロック７０１に対して、共通の冗長ブロック７０２により、冗長救済を行うことができる。その結果、ビット線を分割したメモリの冗長救済を行う場合の、面積増加を最小限にすることができる。
【００５５】
（第五の実施の形態）
図８に、本発明の第五の実施の形態における半導体記憶装置の回路図であり、２行４列のメモリセルアレイを列方向に二分割した場合を示したものであり、ビット線の構造以外は図２と同様である。
【００５６】
複数のメモリセル８００は行および列方向に配置され、メモリセルアレイ８１４を構成している。それぞれの列方向に沿ってワード線８０１が配置され、メモリセル８００が接続されている。行デコーダ８１３に行アドレスを入力しデコードすることによって、特定の一ワード線８０１が選択される。また、メモリセルアレイ８１４は、列方向に二分割されており、それぞれを上部ブロック８１５と下部ブロック８１６と呼ぶこととする。それに伴って、メモリセルアレイ８１４に接続するビット線も、下部ビット線８０２、８０３、上部ビット線８０４、８０５に分割する。
【００５７】
下部ビット線８０２、８０３は、近接して配置されているビット線選択回路８１２を接続する。また、上部ビット線８０４、８０５は、分割したビット線の中間部分８１０、８１１で、別配線層に移し、下部ビット線８０２上に上部延長ビット線８０６を、下部ビット線８０３上に上部延長ビット線８０７を配置する。さらに、下部ビット線８０２、８０３は、分割されたビット線の中間部分８１０、８１１で上部延長ビット線８０６、８０７と同一配線層に移し、上部ビット線８０４上に下部延長ビット線８０８を、上部ビット線８０５上に下部延長ビット線８０９を配置する。そして、下部ビット線８０２と下部延長ビット線８０８の合計配線長、下部ビット線８０３と下部延長ビット線８０９の合計配線長、上部ビット線８０４と上部延長ビット線８０６の合計配線長、上部ビット線８０５と上部延長ビット線８０７の合計配線長が同一になるように配置する。さらに、各ブロックのビット線に接続するメモリセル１０の数も同一にする。
【００５８】
以上のように本実施の形態によれば、上部、下部のブロックに接続するビット線の配線長、接続するメモリセルの数を同じにすることによって、上部、下部のブロックに接続するビット線の容量を同一にできる。この結果、書き込み、読み出しを行う場合、各ブロックのビット線の電位変動を同一にすることができる。したがって、書き込み、読み出し速度の均一化が図れ、製造ばらつきに強い回路となる。
【００５９】
【発明の効果】
本発明によれば、メモリセルに接続されるビット線の容量を低減する際に、回路面積を増大させることなくビット線を分割することができ、ビット線の電位変動が速く、アクセスタイムが短縮された半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態における半導体記憶装置の回路図
【図２】本発明の第二の実施の形態における半導体記憶装置の回路図
【図３】本発明の第二の実施の形態における半導体記憶装置の断面図
【図４】本発明の第三の実施の形態における半導体記憶装置の概要図
【図５】冗長アドレスプログラム回路の回路図
【図６】冗長アドレス判定回路の回路図
【図７】本発明の第四の実施の形態における半導体記憶装置の概要図
【図８】本発明の第五の実施の形態における半導体記憶装置の回路図
【符号の説明】
１００  メモリセル
１０１  ワード線
１０２、１０３  下部ビット線
１０４、１０５  上部ビット線
１０６  行デコーダ
１０７、１０８、１０９  プリチャージ・イコライズ回路を構成するＰＭＯＳトランジスタ
１１０、１１１  データ線
１１２、１１３  ビット線選択回路
１１４  センスアンプ
１１５  ライトドライバ
１１６  メモリセルアレイ
１１７  上部ブロック
１１８  下部ブロック
ＰＥ  プリチャージ・イコライズを行うための信号
Ｘ１、Ｘ２、Ｘ３、Ｘ４  ビット線選択信号
２００  メモリセル
２０１  ワード線
２０２、２０３  下部ビット線
２０４、２０５  上部ビット線
２０６  行デコーダ
２０７、２０８、２０９  プリチャージ・イコライズ回路を構成するＰＭＯＳトランジスタ
２１０、２１１  データ線
２１２、２１３  ビット線選択回路
２１４  センスアンプ
２１５  ライトドライバ
２１６、２１７  別配線層に配置される配線
２１８、２１９  コンタクト
２２０  メモリセルアレイ
２２１  上部ブロック
２２２  下部ブロック
３００  メモリセル
３０１、３０２  下部ビット線
３０３、３０４  コンタクト
３０５  電源・接地供給線
３０６、３０７  上部ビット線
４００  上部ブロック
４０１  下部ブロック
４０２  上部ブロックの冗長ブロック
４０３  下部ブロックの冗長ブロック
４０４、４０５  下部ビット線
４０６、４０７  上部ビット線
４０８  ビット線選択回路
４０９  上部ワード線
４１０  下部ワード線
４１１  行デコーダ
４１２、４１３  データ線
４１４  センスアンプ
４１５  ライトドライバ
４１６、４１７  冗長アドレスプログラム回路
４１８、４１９  冗長アドレスプログラム回路からの出力信号
４２０、４２１  冗長アドレス判定回路
４２２、４２３  冗長アドレス判定回路からの出力信号
ＲＡ  行アドレス信号
ＣＡ  列アドレス信号
５００、５０５  ＰＭＯＳトランジスタ
５０１  ＮＭＯＳトランジスタ
５０２  ヒューズ
５０３、５０４、５０６  インバータ回路
ＮＲＳＴ  初期化のための信号（リセット信号）
ＦＡ  冗長アドレスプログラム回路の出力信号
６００、６０１  スイッチ
６０２、６０３、６０４  論理回路
ＡＤ１、ＡＤ２、ＡＤ３、ＡＤ４  アドレス信号
ＮＡＤ１、ＮＡＤ２、ＮＡＤ３、ＮＡＤ４  アドレス反転信号
ＦＡ０  冗長救済をするか、しないかを決定する信号
ＦＡ１、ＦＡ２、ＦＡ３、ＦＡ４  冗長アドレス信号
ＲＷＬ  冗長アドレス判定回路の出力信号
７００  上部ブロック
７０１  下部ブロック
７０２  冗長ブロック
７０３、７０４  下部ビット線
７０５、７０６  上部ビット線
７０７  ビット線選択回路
７０８  上部ワード線
７０９  下部ワード線
７１０  行デコーダ
７１１、７１２  データ線
７１３  センスアンプ
７１４  ライトドライバ
７１５  冗長アドレスプログラム回路
７１６  冗長アドレス判定回路
７１７  冗長アドレスプログラム回路の出力信号
７１８  冗長ブロックのワード線を選択する信号
７１９  冗長ブロックに接続されるビット線を選択する信号
８００  メモリセル
８０１  ワード線
８０２、８０３  下部ビット線
８０４、８０５  上部ビット線
８０６、８０７  上部延長ビット線
８０８、８０９  下部延長ビット線
８１０、８１１  上部、下部ビット線の接続部分
８１２  ビット線選択回路
８１３  行デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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