(57)【要約】【課題】メモリ容量が増加してもチップサイズの増大を押さえることが出来る、消費電流の小さいシリアルアクセスメモリを提供する。【解決手段】ビット線ＢＬｉａに接続されたメモリセルを有する第１および第２のメモリアレイａ、ｂと、このメモリアレイａ、ｂに共通に設けられ、ビット線ＢＬｉａと第１の転送手段Ｈａ、Ｈｂを介して接続された信号線ＣＬｉと、この信号線ＣＬｉに第２の転送手段Ｆを介して接続されたライトレジスタＷＲｍと、このライトレジスタＷＲｍに第３の転送手段Ｄを介して接続されたライト用バスＷＤと、このライト用バスＷＤに接続された入力手段Ｌと、信号線ＣＬｉに第４の転送手段Ｉを介して接続されたリードレジスタＲＲｍと、このリードレジスタＲＲｍに第５の転送手段Ｋを介して接続されたリード用バスＲＤと、このリード用バスＲＤに接続された入力手段Ｍとを有する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
複数の第１のビット線対のうちの対応するものと接続された複数のメモリセルを有する第１のメモリアレイと、複数の第２のビット線対のうちの対応するものと接続された複数のメモリセルを有する第２のメモリアレイと、を有するシリアルアクセスメモリの駆動方法において、
ライト用バスとライトレジスタとを第１の転送手段を介して電気的に接続された状態として、該ライト用バスを介してライトレジスタにデータを格納し、
前記ライトレジスタと信号線とを第２の転送手段を介して電気的に接続された状態として、前記格納したデータを信号線に転送し、
前記信号線と、前記複数の第１のビット線対または前記複数の第２のビット線対のうちの選択されたメモリセルと接続されたビット線対とを第３の転送手段を介して電気的に接続された状態とし、選択されたメモリセルに前記信号線に転送されているデータを格納することにより、
データの書き込みが行なわれることを特徴とするシリアルアクセスメモリの駆動方法。
【請求項２】
複数の第１のビット線対のうちの対応するものと接続された複数のメモリセルを有する第１のメモリアレイと、複数の第２のビット線対のうちの対応するものと接続された複数のメモリセルを有する第２のメモリアレイと、を有するシリアルアクセスメモリの駆動方法において、
信号線と、前記複数の第１のビット線対または前記複数の第２のビット線対のうちの選択されたメモリセルと接続されたビット線対とを第１の転送手段を介して電気的に接続された状態とし、選択されたメモリセルに格納されているデータを、接続されているビット線対上に読み出して増幅して、増幅されたデータを前記信号線に転送し、
前記信号線とリードレジスタとを第２の転送手段を介して電気的に接続された状態として、前記信号線上のデータを前記リードレジスタに格納し、
前記リードレジスタとリード用バスとを第３の転送手段を介して電気的に接続された状態として、前記ライトレジスタに格納されたデータを前記リード用バスに転送することにより、
データの読み出しが行なわれることを特徴とするシリアルアクセスメモリの駆動方法。
【請求項３】
前記信号線と、前記複数の第１のビット線対または前記複数の第２のビット線対のうちの選択されたメモリセルと接続されたビット線対とを前記第３の転送手段を介して電気的に接続された状態とし、選択されたメモリセルに格納されているデータを、接続されているビット線対上に読み出して増幅して、増幅されたデータを前記信号線に転送し、
前記信号線とリードレジスタとを第４の転送手段を介して電気的に接続された状態として、前記信号線上のデータを前記リードレジスタに格納し、
前記リードレジスタとリード用バスとを第５の転送手段を介して電気的に接続された状態として、前記ライトレジスタに格納されたデータを前記リード用バスに転送することにより、
データの読み出しが行なわれることを特徴とする請求項１記載のシリアルアクセスメモリの駆動方法。
【請求項４】
前記第５の転送手段はリード用Ｙアドレス手段によって制御されることを特徴とする請求項３記載のシリアルアクセスメモリの駆動方法。
【請求項５】
前記第２の転送手段はライト用Ｙアドレス手段によって制御されることを特徴とする請求項１，３，４のいずれか１つに記載のシリアルアクセスメモリの駆動方法。
【請求項６】
前記第３の転送手段はリード用Ｙアドレス手段によって制御されることを特徴とする請求項２記載のシリアルアクセスメモリの駆動方法。
【請求項７】
前記ライトレジスタは、前記信号線に対して所定数に一つの割合で設けられ、該所定数の信号線は前記第２の転送手段によって共通のライトレジスタに選択的に電気的な接続がされることを特徴とする請求項１，３，４，５のいずれか１つに記載のシリアルアクセスメモリの駆動方法。
【請求項８】
前記リードレジスタは、前記信号線に対して所定数に一つの割合で設けられ、該所定数の信号線は前記第２の転送手段によって共通のリードレジスタに選択的に電気的な接続がされることを特徴とする請求項２または請求項６記載のシリアルアクセスメモリの駆動方法。
【請求項９】
前記リードレジスタは、前記信号線に対して所定数に一つの割合で設けられ、該所定数の信号線は前記第５の転送手段によって共通のリードレジスタに選択的に電気的な接続がされることを特徴とする請求項３記載のシリアルアクセスメモリの駆動方法。
【請求項１０】
前記信号線に第６の転送手段を介して電気的に接続される付加リードレジスタと、該付加リードレジスタに第７の転送手段を介して電気的に接続される付加リード用バスとをさらに有し、信号線に転送されたデータを前記第６の転送手段を介して前記付加リードレジスタに格納し、該格納されたデータを前記第７の転送手段を介して前記付加リード用バスへ転送して読み出しがなされることを特徴とする請求項２，３，４，６，９のいずれか１つに記載のシリアルアクセスメモリ。
【請求項１１】
前記信号線の各々は、それぞれ一対で構成されることを特徴とする請求項１〜１０のいずれか１つに記載のシリアルアクセスメモリの駆動方法。
【請求項１２】
前記一対の信号線の一方をデータの読み出しとして使用し、他方をデータの書き込みで使用することを特徴とする請求項１１記載のシリアルアクセスメモリの駆動方法。
【請求項１３】
前記信号線は、所定数の前記第１のビット線対及び所定数の前記第２のビット線対に対して共通に設けられたことを特徴とする請求項１〜１２のいずれか１つに記載のシリアルアクセスメモリの駆動方法。
【請求項１４】
前記複数の信号線の各々は、前記第１のビット線対と電気的な接続がなされる第１の線分と、前記第２のビット線対と電気的な接続がなされる第２の線分とで構成され、分割手段によって前記第１の線分と前記第２の線分との電気的な接続が制御されることを特徴とする請求項１３記載のシリアルアクセスメモリの駆動方法。
【請求項１５】
前記ライト用バスは、入出力手段に接続されたことを特徴とする請求項１３，４，５，７，９のいずれか１つに記載のシリアルアクセスメモリの駆動方法。
【請求項１６】
前記リード用バスは、入出力手段に接続されたことを特徴とする請求項２，３、４，６，８，９，１０のいずれか１つに記載のシリアルアクセスメモリの駆動方法。
【請求項１７】
複数の第１のビット線対のうちの対応するものと接続された複数のメモリセルを有する第１のメモリアレイと、複数の第２のビット線対のうちの対応するものと接続された複数のメモリセルを有する第２のメモリアレイと、を有するシリアルアクセスメモリの駆動方法において、
ライト用バスとリード／ライトレジスタとを第１の転送手段を介して電気的に接続された状態として、該ライト用バスを介して前記リード／ライトレジスタにデータを格納し、
前記リード／ライトレジスタと信号線とを第２の転送手段を介して電気的に接続された状態として、前記格納したデータを信号線に転送し、
前記信号線と、前記複数の第１のビット線対または前記複数の第２のビット線対のうちの選択されたメモリセルと接続されたビット線対とを第３の転送手段を介して電気的に接続された状態とし、選択されたメモリセルに前記信号線に転送されているデータを格納することにより、データの書き込みが行なわれ、
前記信号線と、前記複数の第１のビット線対または前記複数の第２のビット線対のうちの選択されたメモリセルと接続されたビット線対とを前記第３の転送手段を介して電気的に接続された状態とし、選択されたメモリセルに格納されているデータを、接続されているビット線対上に読み出して増幅して、増幅されたデータを前記信号線に転送し、
前記信号線と前記リード／ライトレジスタとを第４の転送手段を介して電気的に接続された状態として、前記信号線上のデータを前記リードレジスタに格納し、
前記リード／ライトレジスタとリード用バスとを第５の転送手段を介して電気的に接続された状態として、前記リード／ライトレジスタに格納されたデータを前記リード用バスに転送することにより、
データの読み出しが行なわれることを特徴とするシリアルアクセスメモリの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
この発明は、シリアルアクセスメモリに関するもので、特に、メモリセルに蓄積したデータをリードレジスタ及びライトレジスタへ転送するときの経路となる転送手段に関するものである。
【０００２】
【従来の技術】
シリアルアクセスメモリのメモリブロックは、ＤＲＡＭのメモリセルにリードレジスタ及びライトレジスタが付加された構成となっている。このようなメモリブロックのメモリ容量は、メモリの動作マージンの確保及び消費電流のピークを低減させるため、例えば２５６Ｋビット、５１２Ｋビットという単位で構成するのが一般的である。シリアルアクセスメモリは画像データを扱うことが多いため、数メガビットの容量が必要とされる。これを上述のメモリブロックで実現するため、シリアルアクセスメモリは複数個のメモリブロックで構成されている。
【０００３】
【発明が解決しようとする課題】
昨今の微細化技術により、メモリセルは非常に小さく形成することが可能となっている。しかしながら、リードレジスタ及びライトレジスタは、メモリセルと同様に縮小化されてはいないため、メモリブロック中のメモリセルの専有面積は減少しているものの、リードレジスタ及びライトレジスタがあまり縮小化されていない。したがって、シリアルアクセスメモリのチップサイズは、期待するほど縮小化できていないという問題がある。また、従来のシリアルアクセスメモリは、ライトレジスタ及びリードレジスタを含んだメモリセルブロックを複数個で構成されているため、それぞれのレジスタ及び転送手段を制御する回路が増えてしまい、消費電流が増加してしまう。この発明の目的は、メモリ容量が増加してもチップサイズの増大を押さえることが出来る、消費電流の小さいシリアルアクセスメモリを提供することにある。
【０００４】
【課題を解決するための手段】
上記目的を達成するため、この発明のシリアルアクセスメモリによれば、ビット線ＢＬｉａに接続されたメモリセルを有する第１および第２のメモリアレイａ、ｂと、このメモリアレイａ、ｂに共通に設けられ、ビット線ＢＬｉａと第１の転送手段Ｈａ、Ｈｂを介して接続された信号線ＣＬｉと、この信号線ＣＬｉに第２の転送手段Ｆを介して接続されたライトレジスタＷＲｍと、このライトレジスタＷＲｍに第３の転送手段Ｄを介して接続されたライト用バスＷＤと、このライト用バスＷＤに接続された入力手段Ｌと、信号線ＣＬｉに第４の転送手段Ｉを介して接続されたリードレジスタＲＲｍと、このリードレジスタＲＲｍに第５の転送手段Ｋを介して接続されたリード用バスＲＤと、このリード用バスＲＤに接続された入力手段Ｍとを設けた。
【０００５】
【発明の実施の形態】
図１は、この発明の第１の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。以下、図１を用いて第１の実施例の構成を説明する。この実施例のシリアルアクセスメモリは、２つのメモリブロック（メモリブロックａ、メモリブロックｂ）で構成されている。それぞれのメモリブロックａ、ｂは複数のメモリセルを有している。このメモリセルは、メモリセルトランジスタＣＴｒｉｊａまたはＣＴｒｉｊｂ（ｉ＝１〜ｍ、ｊ＝１〜ｎ：ｍ、ｎは自然数）と容量ＣｉｊａまたはＣｉｊｂから構成されている。この容量ＣｉｊａまたはＣｉｊｂの一端は、メモリセルトランジスタＣＴｒｉｊａまたはＣＴｒｉｊｂの第１の端子に接続され、他端は所定の電源（第１の実施例では、接地電位）に接続されている。メモリセルトランジスタＣＴｒｉｊａまたはＣＴｒｉｊｂの第２の端子は、ビットラインＢＬｉａ、ＢＬｉａ／、ＢＬｉｂまたはＢＬｉｂ／に接続され、ゲートはワードラインＷＬｊａまたはＷＬｊｂに接続されている。メモリセルは、例えば一対のビットラインＢＬｍａ、ＢＬｍａ／に接続されるものが一つのカラム単位として考えられ、この一つのカラム単位毎にセンスアンプＳＡｉａが設けられている。このセンスアンプＳＡｉａまたはＳＡｉｂは、一対のビットラインＢＬｉａ、ＢＬｉａ／、ＢＬｉｂまたはＢＬｉｂ／間に接続されている。これらメモリセル、センスアンプＳＡｉａまたはＳＡｉｂ、ビットラインＢＬｉａ、ＢＬｉａ／、ＢＬｉｂまたはＢＬｉｂ／及びワードラインＷＬｊａまたはＷＬｊｂによってメモリセルアレイＧａまたはＧｂが構成される。なお、ワードラインＷＬｊａまたはＷＬｊｂは、Ｘアドレス手段ＡａまたはＡｂに接続される。Ｘアドレス手段Ａａ（またはＡｂ）は、図示しないアドレス信号に応答して、ワードラインＷＬｊａ（またはＷＬｊｂ）のうちの一つのみのワードラインＷＬｊａ（またはＷＬｊｂ）を選択する。
【０００６】
カラム単位のビットライン対ＢＬｉａ、ＢＬｉａ／またはＢＬｉｂ、ＢＬｉｂ／は、転送手段ＨａまたはＨｂを介して、ビットラインＢＬｉａ、ＢＬｉａ／、ＢＬｉｂまたはＢＬｉｂ／と並行にかつメモリブロックａ、ｂに共通な一対の信号線ＣＬｉ、／ＣＬｉに接続されている。それぞれの転送手段ＨａまたはＨｂは、転送トランジスタ対Ｔｒｉ１ａ、Ｔｒｉ２ａまたはＴｒｉ１ｂ、Ｔｒｉ２ｂから構成される。これら転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａ、Ｔｒｉ１ｂまたはＴｒｉ２ｂは、第１端子がビットラインＢＬｉａ、ＢＬｉａ／、ＢＬｉｂまたはＢＬｉｂ／に、第２端子が信号線ＣＬｉ、／ＣＬｉに接続され、ゲートには転送信号ＣＴａまたはＣＴｂが共通に与えられる。信号線ＣＬｉ、／ＣＬｉの両端には、リードレジスタＲＲｉ及びライトレジスタＷＲｉがそれぞれ転送手段Ｉ、転送手段Ｆを介して接続されている。それぞれのリードレジスタＲＲｉ及びライトレジスタＷＲｉは、２つのインバータがその入力と出力を互いに接続したもので構成されている。また、転送手段Ｆ、Ｉはそれぞれトランジスタ対Ｔｒｉ３、Ｔｒｉ４またはＴＲｉ５、Ｔｒｉ６によって構成されている。転送トランジスタＴｒｉ３またはＴｒｉ４は、第１端子がライトレジスタＷＲｉに、第２端子が信号線ＣＬｉ、／ＣＬｉに接続され、ゲートにはライト転送信号ＷＴが共通に与えられる。また、転送トランジスタＴｒｉ５またはＴｒｉ６は、第１端子がリードレジスタＲＲｉに、第２端子が信号線ＣＬｉ、／ＣＬｉに接続され、ゲートにはリード転送信号ＲＴが共通に与えられる。
【０００７】
ライトレジスタＷＲｉは、転送手段Ｄを介してライト用データバスＷＤ、／ＷＤにも接続される。転送手段Ｄは、転送トランジスタ対Ｔｒｉ１、Ｔｒｉ２によって構成されている。転送トランジスタＴｒｉ１およびＴｒｉ２の第１端子はライトレジスタＷＲｉに接続され、第２端子はライト用データバスＷＤ、／ＷＤに接続され、ゲートには共通にアドレス信号ＹＷｍが与えられる。このアドレス信号ＹＷｍは、ライト用アドレス手段Ｂによって生成される。ライト用アドレス手段Ｂは、図示しないアドレス信号に応答して、一つのみのアドレス信号ＹＷｍを活性化させる。したがって、活性化されたアドレス信号ＹＷｍが与えられた転送トランジスタ対Ｔｒｉ１、Ｔｒｉ２に接続されているライトレジスタＷＲｉへライト用データバスＷＤ、／ＷＤ上のデータが書き込まれるのである。ライト用データバスＷＤ、／ＷＤには入力手段Ｌが接続されている。この入力手段Ｌは、外部からの入力データＤＩＮを受取り、ライト用データバスＷＤ、／ＷＤに出力する。
【０００８】
リードレジスタＲＲｉは、転送手段Ｋ介してリード用データバスＲＤ、／ＲＤにも接続される。転送手段Ｋは、転送トランジスタ対Ｔｒｉ７、Ｔｒｉ８によって構成されている。転送トランジスタＴｒｉ７およびＴｒｉ８の第１端子はリードレジスタＲＲｉに接続され、第２端子はリード用データバスＲＤ、／ＲＤに接続され、ゲートには共通にアドレス信号ＹＲｍが与えられる。このアドレス信号ＹＲｍは、リード用アドレス手段Ｃによって生成される。リード用アドレス手段Ｃは、図示しないアドレス信号に応答して、一つのみのアドレス信号ＹＲｍを活性化させる。したがって、活性化されたアドレス信号ＹＲｍが与えられた転送トランジスタ対Ｔｒｉ７、Ｔｒｉ８に接続されているリードレジスタＲＲｉのデータのみが、リード用データバスＲＤ、／ＲＤに読み出されるのである。リード用データバスＲＤ、／ＲＤには出力手段Ｍが接続されている。この出力手段Ｍは、リード用データバスＲＤ、／ＲＤに出力されたデータを外部へ出力データＤＯＵＴとして出力する。
【０００９】
説明するためのタイムチャートである。以下、図２を用いて、第１の実施例のシリアルアクセスメモリの動作タイミングを、図２で示した時刻ｔ１からｔ９にしたがって説明する。なお、実際のシリアルアクセスメモリは、データの転送サイクルを除いてシリアルライト動作とシリアルリード動作は全く非同期に動作させることが出来る。しかしながら、図２では説明を分かりやすくするため、別々の時間でシリアルライト動作とシリアルリード動作が行われている状態を表わしている。また、図２ではメモリブロックａのみが動作している状態を説図２は、この発明の第１の実施例のシリアルアクセスメモリの動作タイミングを明している。しかしながら、メモリブロックｂのみを動作させること及びメモリブロックａ及びｂを同時に動作させることも可能であることは言うまでもない。
【００１０】
＜時刻ｔ１＞入力データＤＩＮの中からデータＤＩ１が入力手段Ｌによって取り込まれ、ライト用データバスＷＤ、／ＷＤに転送される。ライト用Ｙアドレス手段Ｂは、アドレス信号ＹＷ１を選択的に活性化させる。これにより、転送手段Ｄの転送トランジスタＴｒ１１、Ｔｒ１２が選択的にオン状態となり、ライトレジスタＷＲ１がライト用データバスＷＤ、／ＷＤに接続される。したがって、ライトレジスタＷＲ１にデータＤＩ１が書き込まれる。
【００１１】
＜時刻ｔ２＞入力データＤＩＮの中からデータＤＩ２が入力手段Ｌによって取り込まれ、ライト用データバスＷＤ、／ＷＤに転送される。ライト用Ｙアドレス手段Ｂは、アドレス信号ＹＷ２を選択的に活性化させる。これにより、転送手段Ｄの転送トランジスタＴｒ２１、Ｔｒ２２が選択的にオン状態となり、ライトレジスタＷＲ２がライト用データバスＷＤ、／ＷＤに接続される。したがって、ライトレジスタＷＲ２にデータＤＩ２が書き込まれる。
【００１２】
＜時刻ｔ３＞入力データＤＩＮの中からデータＤＩｍが入力手段Ｌによって取り込まれ、ライト用データバスＷＤ、／ＷＤに転送される。ライト用Ｙアドレス手段Ｂは、アドレス信号ＹＷｍを選択的に活性化させる。これにより、転送手段Ｄの転送トランジスタＴｒｍ１、Ｔｒｍ２が選択的にオン状態となり、ライトレジスタＷＲｍがライト用データバスＷＤ、／ＷＤに接続される。したがって、ライトレジスタＷＲｍにデータＤＩｍが書き込まれる。
【００１３】
＜時刻ｔ４＞時刻ｔ４においては、ライトレジスタＷＲｉへの書き込みが完了後、書き込まれたデータＤＩ１〜ＤＩｍは、メモリアレイＧａに書き込まれる。まず、Ｘアドレス手段Ａａは、ワードラインＷＬ１ａ（ここでは説明ののために仮にＷＬ１ａとしている）を選択し、ハイレベルの信号をワードラインＷＬ１ａに与える。したがって、ワードラインＷＬ１ａに接続されたメモリセルのメモリセルトランジスタＣＴｒｉ１ａがオン状態になり、このメモリセルが選択された状態になる。同時に、ライト転送信号ＷＴがハイレベルになるため、転送トランジスタＴｒｉ３、Ｔｒｉ４がオン状態になる。したがって、ライトレジスタＷＲｉに書き込まれたデータは、転送トランジスタＴｒｉ３、Ｔｒｉ４を介して信号線ＣＬｉ、／ＣＬｉ上に一時的に転送される。信号線ＣＬｉ、／ＣＬｉ上に十分にデータが伝達された後、転送信号ＣＴａがハイレベルとなる。これにより転送手段Ｈａの転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａがオン状態となり、信号線ＣＬｉ、／ＣＬとビットラインＢＬｉａ、ＢＬｉａ／は接続される。したがって、信号線ＣＬｉ、／ＣＬｉ上のデータは、一時的にビットラインＢＬｉａ、ＢＬｉａ／に転送される。この転送されたデータはセンスアンプＳＡｉａで増幅された後、ワードラインＷＬ１ａに接続されたメモリセル（メモリセルトランジスタＣＴｒｉ１ａがオン状態のメモリセル）の容量Ｃｉ１ａに格納される。この一連の動作は、ライト転送と呼ばれる。
【００１４】
＜時刻ｔ５＞時刻ｔ５においては、メモリセルに書き込まれたデータを読み出す。Ｘアドレス手段Ａａは、ワードラインＷＬ１ａ（ここでは説明ののために仮にＷＬ１ａとしている）を選択し、ハイレベルの信号をワードラインＷＬ１ａに与える。したがって、ワードラインＷＬ１ａに接続されたメモリセルのメモリセルトランジスタＣＴｒｉ１ａがオン状態になり、このメモリセルの容量Ｃｉ１ａに格納されたデータがビットライン対ＢＬｉａ、ＢＬｉａ／に転送される。センスアンプＳＡｉａは、ビットライン対ＢＬｉａ、ＢＬｉａ／上のデータを増幅する。
【００１５】
＜時刻ｔ６＞転送信号ＣＴａがハイレベルになるため、転送手段Ｈａの転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａがオン状態となり、信号線ＣＬｉ、／ＣＬとビットラインＢＬｉａ、ＢＬｉａ／は接続される。したがって、センスアンプＳＡｉａで増幅されたビットライン対ＢＬｉａ、ＢＬｉａ／上のデータは、転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａを介して信号線ＣＬｉ、／ＣＬｉ上に一時的に転送される。その後、リード転送信号ＲＴがハイレベルとなる。これにより転送手段Ｉの転送トランジスタＴｒｉ５、Ｔｒｉ６がオン状態となり、信号線ＣＬｉ、／ＣＬとリードトレジスタＲＲｉは接続される。したがって、信号線ＣＬｉ、／ＣＬｉ上のデータがリードレジスタＲＲｉに書き込まれる。この一連の動作は、リード転送と呼ばれる。
【００１６】
＜時刻ｔ７＞リード転送動作により、メモリセルａからリードレジスタＪに転送されたデータはリードレジスタＪに一時的に格納される。その後、リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲ１がハイレベルとなる。したがって、転送トランジスタＴｒ１７、Ｔｒ１８がオン状態となり、リードレジスタＲＲ１に格納されていたデータがリード用データバスＲＤ、／ＲＤに転送される。この転送されたデータは出力手段Ｍへ転送され、出力データＤＯＵＴのうちのデータＤＯ１として出力される。
【００１７】
＜時刻ｔ８＞リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲ２がハイレベルとなる。したがって、転送トランジスタＴｒ２７、Ｔｒ２８がオン状態となり、リードレジスタＲＲ２に格納されていたデータがリード用データバスＲＤ、／ＲＤに転送される。この転送されたデータは出力手段Ｍへ転送され、出力データＤＯＵＴのうちのデータＤＯ２として出力される。
【００１８】
＜時刻ｔ９＞リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲｍがハイレベルとなる。したがって、転送トランジスタＴｒｍ７、Ｔｒｍ８がオン状態となり、リードレジスタＲＲｍに格納されていたデータがリード用データバスＲＤ、／ＲＤに転送される。この転送されたデータは出力手段Ｍへ転送され、出力データＤＯＵＴのうちのデータＤＯｍとして出力される。
【００１９】
以上説明したように、この発明の第１の実施例のシリアルアクセスメモリでは、複数のメモリブロックに対してリードレジスタ及びライトレジスタを１つ（１セット）づつ設けたので、大幅なチップサイズの縮小が可能である。また、従来に比べてライトレジスタ及びリードレジスタの数を減少させることができるため、周辺回路の増加も抑制でき、消費電力の低減も実現できる。
【００２０】
図３は、この発明の第２の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。以下図３を用いて第２の実施例の構成を説明する。なお、図３において、図１と同一部分には同一符号を付してその説明は省略する。この実施例のシリアルアクセスメモリは、２つのメモリブロックａ、メモリブロックｂで構成されているいる点は第１の実施例と同様である。ただし、転送手段Ｈａ及びＨｂを制御するための転送制御は、それぞれ２つの転送信号ＣＴ１ａ、ＣＴ２ａおよびＣＴ１ｂ、ＣＴ２ｂで行なわれる。転送信号ＣＴ１ａは奇数番目の転送手段の転送トランジスタ（例えばＴｒ１１ａ、Ｔｒ１２ａ）のゲートに与えられ、転送信号ＣＴ２ａは偶数番目の転送手段の転送トランジスタ（例えばＴｒ２１ａ、Ｔｒ２２ａ）のゲートに与えられる。同様に、転送信号ＣＴ１ｂは奇数番目の転送手段の転送トランジスタ（例えばＴｒ１１ｂ、Ｔｒ１２ｂ）のゲートに与えられ、転送信号ＣＴ２ｂは偶数番目の転送手段の転送トランジスタ（例えばＴｒ２１ｂ、Ｔｒ２２ｂ）のゲートに与えられる。
【００２１】
奇数番目の信号線（例えばＣＬ１、／ＣＬ１）の両端には、リードレジスタＲＲｉ及びライトレジスタＷＲｉがそれぞれ転送手段Ｉ、転送手段Ｆを介して接続されている。一方、偶数番目の信号線（例えばＣＬ２、／ＣＬ２）の両端には、リードレジスタ及びライトレジスタは接続されておらず、転送手段Ｉ、転送手段Ｆのみが接続されている。この転送手段Ｉ、転送手段Ｆは、奇数番目の信号線（例えばＣＬ１、／ＣＬ１）の両端に接続されたリードレジスタＲＲｉ及びライトレジスタＷＲｉに、偶数番目の信号線（例えばＣＬ２、／ＣＬ２）を接続している。転送手段Ｉのうち、奇数番目の信号線（例えばＣＬ１、／ＣＬ１）に接続されている転送手段の転送トランジスタ（例えばＴｒ１３、Ｔｒ１４）は、第１のライト転送信号ＷＴ１によって制御されており、偶数番目の信号線（例えばＣＬ２、／ＣＬ２）に接続されている転送手段の転送トランジスタ（例えばＴｒ１９、Ｔｒ１１０）は、第２のライト転送信号ＷＴ２によって制御されている。また、転送手段Ｆのうち、奇数番目の信号線（例えばＣＬ１、／ＣＬ１）に接続されている転送手段の転送トランジスタ（例えばＴｒ１５、Ｔｒ１６）は、第１のリード転送信号ＲＴ１によって制御されており、偶数番目の信号線（例えばＣＬ２、／ＣＬ２）に接続されている転送手段の転送トランジスタ（例えばＴｒ１１１、Ｔｒ１１２）は、第２のリード転送信号ＲＴ２によって制御されている。
【００２２】
図４は、この発明の第２の実施例のシリアルアクセスメモリの動作タイミングを説明するためのタイムチャートである。以下、図４を用いて、第２の実施例のシリアルアクセスメモリの動作タイミングを、図４で示した時刻ｔ１からｔ６にしたがって説明する。なお、図４では図２と同様、実際のシリアルアクセスメモリと関係なく、説明のための動作状態が示されている。
【００２３】
＜時刻ｔ１＞入力データＤＩＮの中からデータＤＩ１１が入力手段Ｌによって取り込まれ、ライト用データバスＷＤ、／ＷＤに転送される。ライト用Ｙアドレス手段Ｂは、アドレス信号ＹＷ１を選択的に活性化させる。これにより、転送手段Ｄの転送トランジスタＴｒ１１、Ｔｒ１２が選択的にオン状態となり、ライトレジスタＷＲ１がライト用データバスＷＤ、／ＷＤに接続される。したがって、ライトレジスタＷＲ１にデータＤＩ１１が書き込まれる。
【００２４】
＜時刻ｔ２＞入力データＤＩＮの中からデータＤＩ１ｋが入力手段Ｌによって取り込まれ、ライト用データバスＷＤ、／ＷＤに転送される。ライト用Ｙアドレス手段Ｂは、アドレス信号ＹＷｋを選択的に活性化させる。これにより、転送手段Ｄの転送トランジスタＴｒｋ１、Ｔｒｋ２が選択的にオン状態となり、ライトレジスタＷＲｋがライト用データバスＷＤ、／ＷＤに接続される。したがって、ライトレジスタＷＲｋにデータＤＩ１ｋが書き込まれる。
【００２５】
＜時刻ｔ３＞時刻ｔ３においては、ライトレジスタＷＲｋへの書き込みが完了後、書き込まれたデータＤＩ１１〜ＤＩ１ｋは、メモリアレイＧａの奇数列のビットライン対（例えばＢＬ１ａ、／ＢＬ１ａ）に接続されたメモリセルに書き込まれる。まず、Ｘアドレス手段Ａａは、ワードラインＷＬ１ａ（ここでは説明ののために仮にＷＬ１ａとしている）を選択し、ハイレベルの信号をワードラインＷＬ１ａに与える。したがって、ワードラインＷＬ１ａに接続されたメモリセルのメモリセルトランジスタＣＴｒｉ１ａがオン状態になり、このメモリセルが選択された状態になる。同時に、第１のライト転送信号ＷＴ１がハイレベルになるため、転送トランジスタＴｒｉ３、Ｔｒｉ４がオン状態になる。したがって、ライトレジスタＷＲｉに書き込まれたデータは、転送トランジスタＴｒｋ３、Ｔｒｋ４を介して信号線ＣＬｉ、／ＣＬｉ上に一時的に転送される。信号線ＣＬｉ、／ＣＬｉ上に十分にデータが伝達された後、転送信号ＣＴ１ａがハイレベルとなる。これにより転送手段Ｈａの転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａがオン状態となり、信号線ＣＬｉ、／ＣＬとビットラインＢＬｉａ、ＢＬｉａ／は接続される。したがって、信号線ＣＬｉ、／ＣＬｉ上のデータは、一時的にビットラインＢＬｉａ、ＢＬｉａ／に転送される。この転送されたデータはセンスアンプＳＡｉａで増幅された後、ワードラインＷＬ１ａに接続されたメモリセル（メモリセルトランジスタＣＴｒｉ１ａがオン状態のメモリセル）の容量Ｃｉ１ａに格納される。
【００２６】
＜時刻ｔ４＞入力データＤＩＮの中からデータＤＩ２１が入力手段Ｌによって取り込まれ、ライト用データバスＷＤ、／ＷＤに転送される。ライト用Ｙアドレス手段Ｂは、アドレス信号ＹＷ１を選択的に活性化させる。これにより、転送手段Ｄの転送トランジスタＴｒ１１、Ｔｒ１２が選択的にオン状態となり、ライトレジスタＷＲ１がライト用データバスＷＤ、／ＷＤに接続される。したがって、ライトレジスタＷＲ１にデータＤＩ２１が書き込まれる。
【００２７】
＜時刻ｔ５＞入力データＤＩＮの中からデータＤＩ２ｋが入力手段Ｌによって取り込まれ、ライト用データバスＷＤ、／ＷＤに転送される。ライト用Ｙアドレス手段Ｂは、アドレス信号ＹＷｋを選択的に活性化させる。これにより、転送手段Ｄの転送トランジスタＴｒｋ１、Ｔｒｋ２が選択的にオン状態となり、ライトレジスタＷＲｋがライト用データバスＷＤ、／ＷＤに接続される。したがって、ライトレジスタＷＲｋにデータＤＩ２ｋが書き込まれる。
【００２８】
＜時刻ｔ６＞時刻ｔ６においては、ライトレジスタＷＲｋへの書き込みが完了後、書き込まれたデータＤＩ２１〜ＤＩ２ｋは、メモリアレイＧａの偶数列のビットライン対（例えばＢＬ２ａ、／ＢＬ２ａ）に接続されたメモリセルに書き込まれる。まず、Ｘアドレス手段Ａａは、ワードラインＷＬ２ａ（ここでは説明ののために仮にＷＬ２ａとしている）を選択し、ハイレベルの信号をワードラインＷＬ２ａに与える。したがって、ワードラインＷＬ２ａに接続されたメモリセルのメモリセルトランジスタＣＴｒｉ２ａがオン状態になり、このメモリセルが選択された状態になる。同時に、第２のライト転送信号ＷＴ２がハイレベルになるため、転送トランジスタ（例えばＴｒ１９、Ｔｒ１１０）がオン状態になる。したがって、ライトレジスタＷＲｉに書き込まれたデータは、転送トランジスタ（例えばＴｒ１９、Ｔｒ１１０）を介して信号線ＣＬｉ、／ＣＬｉ上に一時的に転送される。信号線ＣＬｉ、／ＣＬｉ上に十分にデータが伝達された後、転送信号ＣＴ２ａがハイレベルとなる。これにより転送手段Ｈａの転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａがオン状態となり、信号線ＣＬｉ、／ＣＬとビットラインＢＬｉａ、ＢＬｉａ／は接続される。したがって、信号線ＣＬｉ、／ＣＬｉ上のデータは、一時的にビットラインＢＬｉａ、ＢＬｉａ／に転送される。この転送されたデータはセンスアンプＳＡｉａで増幅された後、ワードラインＷＬ２ａに接続されたメモリセル（メモリセルトランジスタＣＴｒｉ１ａがオン状態のメモリセル）の容量Ｃｉ１ａに格納される。
【００２９】
なお、第２の実施例ではリードについてのみの動作を説明したが、ライト動作については、第１の実施例のライト動作ならびに第２の実施例のリード動作を参照すれば容易に理解できる。以上、第２の実施例では、第１の実施例に比べリードレジスタおよびライトレジスタが半分の数で構成されているため、第１の実施例よりもチップサイズの縮小、周辺回路の増加の抑制、低消費電力化が可能となる。
【００３０】
図５は、この発明の第３の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図５において図１と同一部分については同一符号を付してその説明を省略する。以下、図５を用いて第３の実施例の構成を説明する。第３の実施例のシリアルアクセスメモリは、第１の実施例のリードポートを２つにするためにリードレジスタを１つ（１セット）追加したものである。すなわち、第１の実施例に次のような構成が付加されたのが第３の実施例のシリアルアクセスメモリの構成である。
【００３１】
信号線ＣＬｉ、／ＣＬｉの一端で、リードレジスタＲＲｉが転送手段Ｉを介して接続されている側には、追加リードレジスタＲＲｉ’が付加転送手段Ｉ’を介して接続されている。付加リードレジスタＲＲｉ’は、リードレジスタＲＲｉと同様に、２つのインバータがその入力と出力を互いに接続したもので構成されている。また、付加転送手段Ｉ’も転送手段Ｉと同様に、付加トランジスタ対ＴＲｉ５’、Ｔｒｉ６’によって構成されている。この付加転送トランジスタＴｒｉ５’またはＴｒｉ６’は、第１端子がリ付加リードレジスタＲＲｉ’に、第２端子が信号線ＣＬｉ、／ＣＬｉに接続され、ゲートにはリード転送信号ＲＴ’が共通に与えられる。
【００３２】
また、付加リードレジスタＲＲｉ’は、転送手段Ｋ’を介して付加リード用データバスＲＤ’、／ＲＤ’にも接続される。転送手段Ｋ’は、付加転送トランジスタ対Ｔｒｉ７’、Ｔｒｉ８’によって構成されている。付加転送トランジスタＴｒｉ７’およびＴｒｉ８’の第１端子は付加リードレジスタＲＲｉ’に接続され、第２端子は付加リード用データバスＲＤ’、／ＲＤ’に接続され、ゲートには共通に付加アドレス信号ＹＲｍ’が与えられる。この付加アドレス信号ＹＲｍ’は、付加リード用アドレス手段Ｃ’によって生成される。付加リード用アドレス手段Ｃ’は、図示しないアドレス信号に応答して、一つのみの付加アドレス信号ＹＲｍ’を活性化させる。したがって、活性化された付加アドレス信号ＹＲｍ’が与えられた付加転送トランジスタ対Ｔｒｉ７’、Ｔｒｉ８’に接続されている付加リードレジスタＲＲｉ’のデータのみが、付加リード用データバスＲＤ’、／ＲＤ’に読み出されるのである。付加リード用データバスＲＤ’、／ＲＤ’には付加出力手段Ｍ’が接続されている。この付加出力手段Ｍ’は、付加リード用データバスＲＤ’、／ＲＤ’に出力されたデータを外部へ付加出力データＤＯＵＴ’として出力する。
【００３３】
次に、第３の実施例のシリアルアクセスメモリの動作について、図６を用いて説明する。なお、ライト動作については第３の実施例のシリアルアクセスメモリは第１の実施例と同様であるためその説明を省略し、リード動作のみを説明する。
＜時刻ｔ１＞Ｘアドレス手段Ａａは、ワードラインＷＬ１ａ（ここでは説明ののために仮にＷＬ１ａとしている）を選択し、ハイレベルの信号をワードラインＷＬ１ａに与える。したがって、ワードラインＷＬ１ａに接続されたメモリセルのメモリセルトランジスタＣＴｒｉ１ａがオン状態になり、このメモリセルの容量Ｃｉ１ａに格納されたデータがビットライン対ＢＬｉａ、ＢＬｉａ／に転送される。センスアンプＳＡｉａは、ビットライン対ＢＬｉａ、ＢＬｉａ／上のデータを増幅する。
【００３４】
＜時刻ｔ２＞転送信号ＣＴａがハイレベルになるため、転送手段Ｈａの転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａがオン状態となり、信号線ＣＬｉ、／ＣＬとビットラインＢＬｉａ、ＢＬｉａ／は接続される。したがって、センスアンプＳＡｉａで増幅されたビットライン対ＢＬｉａ、ＢＬｉａ／上のデータは、転送トランジスタＴｒｉ１ａ、Ｔｒｉ２ａを介して信号線ＣＬｉ、／ＣＬｉ上に一時的に転送される。その後、リード転送信号ＲＴがハイレベルとなる。これにより転送手段Ｉの転送トランジスタＴｒｉ５、Ｔｒｉ６がオン状態となり、信号線ＣＬｉ、／ＣＬとリードトレジスタＲＲｉは接続される。したがって、信号線ＣＬｉ、／ＣＬｉ上のデータがリードレジスタＲＲｉに書き込まれる。いわゆるリード転送動作である。
【００３５】
＜時刻ｔ３＞Ｘアドレス手段Ａｂは、ワードラインＷＬ１ｂ（ここでは説明ののために仮にＷＬ１ｂとしている）を選択し、ハイレベルの信号をワードラインＷＬ１ｂに与える。したがって、ワードラインＷＬ１ｂに接続されたメモリセルのメモリセルトランジスタＣｔｒｉ１ｂがオン状態になり、このメモリセルの容量Ｃｉ１ｂに格納されたデータがビットライン対ＢＬｉｂ、ＢＬｉｂ／に転送される。センスアンプＳＡｉｂは、ビットライン対ＢＬｉｂ、ＢＬｉｂ／上のデータを増幅する。
【００３６】
＜時刻ｔ４＞転送信号Ｃｔｂがハイレベルになるため、転送手段Ｈｂの転送トランジスタＴｒｉ１ｂ、Ｔｒｉ２ｂがオン状態となり、信号線ＣＬｉ、／ＣＬとビットラインＢｌｉａｂ、Ｂｌｉｂ／は接続される。したがって、センスアンプＳａｉｂで増幅されたビットライン対Ｂｌｉｂ、Ｂｌｉｂ／上のデータは、転送トランジスタＴｒｉ１ｂ、Ｔｒｉ２ｂを介して信号線ＣＬｉ、／ＣＬｉ上に一時的に転送される。その後、付加リード転送信号ＲＴ’がハイレベルとなる。これにより付加転送手段Ｉ’の付加転送トランジスタＴｒｉ５’、Ｔｒｉ６’がオン状態となり、信号線ＣＬｉ、／ＣＬと付加リードトレジスタＲＲｉ’は接続される。したがって、信号線ＣＬｉ、／ＣＬｉ上のデータが付加リードレジスタＲＲｉ’に書き込まれる。即ち、付加リード転送動作である。
【００３７】
＜時刻ｔ５＞リード転送動作により、メモリセルａからリードレジスタＪに転送されたデータはリードレジスタＪに一時的に格納され、メモリセルｂから付加リードレジスタＪ’に転送されたデータは付加リードレジスタＪ’に一時的に格納される。その後、リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲ１がハイレベルとなり、付加リード用Ｙアドレス手段Ｃ’の出力のうちアドレスＹＲ１’がハイレベルとなる。したがって、転送トランジスタＴｒ１７、Ｔｒ１８がオン状態となり、リードレジスタＲＲ１に格納されていたデータがリード用データバスＲＤ、／ＲＤに転送される。また、付加転送トランジスタＴｒ１７’、Ｔｒ１８’がオン状態となり、付加リードレジスタＲＲ１’に格納されていたデータが付加リード用データバスＲＤ’、／ＲＤ’に転送される。転送されたデータは出力手段Ｍおよび付加出力手段Ｍ’へ転送され、出力データＤＯＵＴ、付加出力データＤＯＵＴ’のうちのデータＤＯ１および付加データＤＯ１’として出力される。
【００３８】
＜時刻ｔ６＞リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲ２がハイレベルとなり、付加リード用Ｙアドレス手段Ｃ’の出力のうちアドレスＹＲ２’がハイレベルとなる。したがって、転送トランジスタＴｒ１７、Ｔｒ１８がオン状態となり、リードレジスタＲＲ２に格納されていたデータがリード用データバスＲＤ、／ＲＤに転送される。また、付加転送トランジスタＴｒ１７’、Ｔｒ１８’がオン状態となり、付加リードレジスタＲＲ２’に格納されていたデータが付加リード用データバスＲＤ’、／ＲＤ’に転送される。転送されたデータは出力手段Ｍおよび付加出力手段Ｍ’へ転送され、出力データＤＯＵＴ、付加出力データＤＯＵＴ’のうちのデータＤＯ２および付加データＤＯ２’として出力される。
【００３９】
＜時刻ｔ７＞リード用Ｙアドレス手段Ｃの出力のうちアドレスＹＲｍがハイレベルとなり、付加リード用Ｙアドレス手段Ｃ’の出力のうちアドレスＹＲｍ’がハイレベルとなる。したがって、転送トランジスタＴｒ１７、Ｔｒ１８がオン状態となり、リードレジスタＲＲｍに格納されていたデータがリード用データバスＲＤ、／ＲＤに転送される。また、付加転送トランジスタＴｒ１７’、Ｔｒ１８’がオン状態となり、付加リードレジスタＲＲｍ’に格納されていたデータが付加リード用データバスＲＤ’、／ＲＤ’に転送される。転送されたデータは出力手段Ｍおよび付加出力手段Ｍ’へ転送され、出力データＤＯＵＴ、付加出力データＤＯＵＴ’のうちのデータＤＯｍおよび付加データＤＯｍ’として出力される。
【００４０】
第３の実施例のシリアルアクセスメモリでは、第１の実施例よりも付加リードレジスタなどが余分なために第１の実施例よりもチップサイズ、消費電流とも不利になる。しかしながら、図６からわかるように２つの出力手段から同時に出力が得られるという利点がある。
【００４１】
図７は、この発明の第４の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図７において図１と同一部分については同一符号を付してその説明を省略する。以下、図７を用いて第４の実施例の構成を説明する。第４の実施例のシリアルアクセスメモリは、第１の実施例の転送手段ＦおよびＩを一つのみのトランジスタで構成したものである。すなわち第４の実施例においては、転送手段ＦおよびＩは、ライトレジスタＥおよびリードレジスタＪを信号線ＣＬｉ、／ＣＬｉの一方のみに接続するのである。
【００４２】
第４の実施例の説明を、第１の実施例とは異なる点のみについて説明する。転送手段Ｆ、ＩはそれぞれひとつのトランジスタＴｒｉ４およびＴＲｉ５によって構成されている。転送トランジスタＴｒｉ３は、第１端子がライトレジスタＷＲｉに、第２端子が信号線ＣＬｉ（この実施例ではＣＬｉであるが、／ＣＬｉでもよい）に接続され、ゲートにはライト転送信号ＷＴが与えられる。また、転送トランジスタＴｒｉ５は、第１端子がリードレジスタＲＲｉに、第２端子が信号線ＣＬｉ（この実施例ではＣＬｉであるが、／ＣＬｉでもよい）に接続され、ゲートにはリード転送信号ＲＴが与えられる。
【００４３】
第４の実施例のシリアルアクセスメモリでは、第１の実施例よりもトランジスタ数が少ないため、第１の実施例よりもチップサイズを有利できる可能性があるが、転送手段ＦおよびＩが接続しなかった方の信号線はデータが与えられない。したがって、センスアンプの負荷が大きくなり、時間がかかる可能性がある。
【００４４】
図８は、この発明の第５の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図８において図７と同一部分については同一符号を付してその説明を省略する。以下、図８を用いて第５の実施例の構成を説明する。第５の実施例のシリアルアクセスメモリは、第４の実施例の転送手段ＨａおよびＨｂを一つのみのトランジスタで構成し、信号線を対ではなく一本のみにしたものである。すなわち第５の実施例においては、転送手段ＨａおよびＨｂは、ビットライン対ＢＬｉａまたは／ＢＬｉａあるいはＢＬｉｂまたは／ＢＬｉｂを信号線ＣＬｉに接続される。
【００４５】
第５の実施例の説明を、第４の実施例とは異なる点のみについて説明する。転送手段Ｈａ、ＨｂはそれぞれひとつのトランジスタＴｒｉ２ａおよびＴｒｉ２ｂによって構成されている。転送トランジスタＴｒｉ２ａは、第１端子がビットライン対ＢＬｉａ（この例ではＢＬｉａであるが／ＢＬｉａでもよい）に、第２端子が信号線ＣＬｉに接続され、ゲートにはライト転送信号ＷＴが与えられる。また、転送トランジスタＴｒｉ２ｂは、第１端子が第１端子がビットライン対ＢＬｉｂ（この例ではＢＬｉｂであるが／ＢＬｉｂでもよい）に、第２端子が信号線ＣＬｉに接続され、ゲートにはリード転送信号ＲＴが与えられる。
【００４６】
第５の実施例のシリアルアクセスメモリでは、第４の実施例よりもトランジスタ数および信号線が少ないため、第４の実施例よりもチップサイズを有利できる。しかし、転送手段ＨａおよびＨｂが接続しなかった方のビットラインはデータが与えられない。したがって、センスアンプの負荷が大きくなり、時間がかかる可能性がある。
【００４７】
図９は、この発明の第６の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図９において図３と同一部分については同一符号を付してその説明を省略する。以下、図９を用いて第６の実施例の構成を説明する。第６の実施例のシリアルアクセスメモリは、第２の実施例においてビットライン対ＢＬｉａまたは／ＢＬｉａあるいはＢＬｉｂまたは／ＢＬｉｂ二組に対して信号線対ＣＬｉ、／ＣＬｉ一組を設けた構成になっている。このため、転送手段Ｆ、Ｉは、信号線対ＣＬｉ、／ＣＬｉに対応して設けられるだけで、その制御信号は第１の実施例と同様に一つである。また、転送手段ＨａおよびＨｂは、ビットライン対ＢＬｉａまたは／ＢＬｉａあるいはＢＬｉｂまたは／ＢＬｉｂ二組に対して共通の信号線対ＣＬｉ、／ＣＬｉ一組に接続される構成になっている。
【００４８】
第６の実施例の説明を、第２の実施例とは異なる点のみについて説明する。カラム単位のビットライン対ＢＬｉａ、ＢＬｉａ／またはＢＬｉｂ、ＢＬｉｂ／は、転送手段ＨａまたはＨｂを介して、ビットラインＢＬｉａ、ＢＬｉａ／、ＢＬｉｂまたはＢＬｉｂ／と並行にかつメモリブロックａ、ｂに共通な一対の信号線ＣＬｋ、／ＣＬｋに接続されている。ここで、信号線対ＣＬｋ、／ＣＬｋはビットライン対二組（例えばＢＬ１ａ、ＢＬ１ａ／及びＢＬ２ａ、ＢＬ２ａ／またはＢＬ１ｂ、ＢＬ１ｂ／及びＢＬ２ｂ、ＢＬ２ｂ／）に対して共通に設けられている。それぞれの転送手段ＨａまたはＨｂは、転送トランジスタ対Ｔｒｉ１ａ、Ｔｒｉ２ａまたはＴｒｉ１ｂ、Ｔｒｉ２ｂから構成される。奇数番目の転送トランジスタ（例えばＴｒ１１ａ、Ｔｒ１２ａ、Ｔｒ１１ｂまたはＴｒ１２ｂ）は、第１端子がビットライン（例えばＢＬ１ａ、ＢＬ１ａ／、ＢＬ１ｂまたはＢＬ１ｂ／）に、第２端子が信号線（例えばＣＬ１、／ＣＬ１）に接続され、ゲートには第１の転送信号ＣＴ１ａまたはＣＴ１ｂが共通に与えられる。一方、偶数番目の転送トランジスタ（例えばＴｒ２１ａ、Ｔｒ２２ａ、Ｔｒ２１ｂまたはＴｒ２２ｂ）は、第１端子がビットライン（例えばＢＬ２ａ、ＢＬ２ａ／、ＢＬ２ｂまたはＢＬ２ｂ／）に、第２端子が奇数番目と共通の信号線（例えばＣＬ１、／ＣＬ１）に接続され、ゲートには第２の転送信号ＣＴ２ａまたはＣＴ２ｂが共通に与えられる。信号線ＣＬｋ、／ＣＬｋの両端には、リードレジスタＲＲｋ及びライトレジスタＷＲｋがそれぞれ転送手段Ｉ、転送手段Ｆを介して接続されている。転送手段Ｆ、Ｉはそれぞれトランジスタ対Ｔｒｋ３、Ｔｒｋ４またはＴｒｋ５、Ｔｒｋ６によって構成されている。転送トランジスタＴｒｋ３またはＴｒｋ４は、第１端子がライトレジスタＷＲｋに、第２端子が信号線ＣＬｋ、／ＣＬｋに接続され、ゲートにはライト転送信号ＷＴが共通に与えられる。また、転送トランジスタＴｒｋ５またはＴｒｋ６は、第１端子がリードレジスタＲＲｋに、第２端子が信号線ＣＬｋ、／ＣＬｋに接続され、ゲートにはリード転送信号ＲＴが共通に与えられる。
【００４９】
第６の実施例のシリアルアクセスメモリでは、第２の実施例よりも信号線対及び信号線対とリードレジスタ、ライトレジスタを接続する転送手段の数が少ないため、第２の実施例よりもチップサイズを小さくすることが可能である。
【００５０】
図１０は、この発明の第７の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。なお、図１０において図９と同一部分については同一符号を付してその説明を省略する。以下、図１０を用いて第７の実施例の構成を説明する。第７の実施例のシリアルアクセスメモリは、第６の実施例においてメモリブロックａおよびメモリブロックｂを分割する分割手段Ｎを設けている。
【００５１】
第７の実施例の説明を、第６の実施例とは異なる点のみについて説明する。第７の実施例におけるメモリブロックａ、ｂに共通の信号線対は、メモリブロックａ用信号線対ＣＬｋ、／ＣＬｋとメモリブロックｂ用信号線対ＣＬｋ’、／ＣＬｋ’に分割されている。分割された信号線対は、分割手段Ｎによって接続、非接続が制御されている。分割手段Ｎは、分割トランジスタ対ＴｒＢｋ、ＴｒＢｋ／から構成される。分割トランジスタＴｒＢｋは、第１端子が信号線対ＣＬｋに、第２端子が信号線対ＣＬｋ’に接続され、ゲートには分割信号ＢＳが与えられる。一方、分割トランジスタＴｒＢｋ／は、第１端子が信号線対ＣＬｋ／に、第２端子が信号線対ＣＬｋ’／に接続され、ゲートには分割信号ＢＳが与えられる。
【００５２】
第７の実施例のシリアルアクセスメモリでは、第６の実施例とは分割手段が増えた分だけチップサイズの縮小には不利となる。しかしながら、第７の実施例のシリアルアクセスメモリでは、分割手段によってメモリブロックａおよびメモリブロックｂを分割する事により、リード転送手段とライト転送手段を同時に行うことが出来るという動作上のメリットがある。
【００５３】
図１１は、この発明の第８の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。以下図１１を用いて第８の実施例の構成を説明する。なお、図１１において、図１と同一部分には同一符号を付してその説明は省略する。この実施例のシリアルアクセスメモリは、リードレジスタ、ライトレジスタのように専用化するのではなく、レジスタをライト／リードで共用化したライト／リードレジスタとして用いている。したがって、図１と図１１とを比較すれば分かるように、第８の実施例に関わるシリアルアクセスメモリは、第１の実施例のシリアルアクセスメモリのリードレジスタ部分を省略した構成になっている。
【００５４】
第８の実施例の説明を、第１の実施例とは異なる点のみについて説明する。第８の実施例におけるレジスタは、信号線対ＣＬｉ、ＣＬｉ／の一端に接続されるライト／リードレジスタＷＲｍのみになっている。したがって、データバスは、入出力データバスＲＷＤ、ＲＷＤ／となり、入出力手段Ｌ’が入力データＤＩＮおよび出力データＤＯＵＴを取り扱う。
【００５５】
第８の実施例のシリアルアクセスメモリでは、第１の実施例よりもリードレジスタ（またはライトレジスタ）とそれに係る転送手段、バス、出力手段（または入力手段）が省略できるため、チップサイズの縮小は可能となる。しかしながら、第８の実施例のシリアルアクセスメモリでは、レジスタがライト／リード共用となっているため、ライト動作、リード動作を非同期に同時に行うことが出来ないというデメリットがある。
【００５６】
【発明の効果】
以上詳細に説明したように、本願発明によればメモリ容量が増加してもチップサイズの増大を押さえることが出来る、消費電流の小さいシリアルアクセスメモリを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図２】この発明の第１の実施例のシリアルアクセスメモリの動作タイミングを説明するためのタイムチャートである。
【図３】本発明の第２の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図４】この発明の第２の実施例のシリアルアクセスメモリの動作タイミングを説明するためのタイムチャートである。
【図５】本発明の第３の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図６】この発明の第３の実施例のシリアルアクセスメモリの動作タイミングを説明するためのタイムチャートである。
【図７】本発明の第４の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図８】本発明の第５の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図９】本発明の第６の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図１０】本発明の第７の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【図１１】本発明の第８の実施例に関わるシリアルアクセスメモリの主要部の回路を示す簡略回路図である。
【符号の説明】
Ａａ、Ａｂ…Ｘアドレス手段
Ｂ…ライト用Ｙアドレス手段
Ｃ…リード用Ｙアドレス手段
Ｄ、Ｆ、Ｉ、Ｋ、Ｈａ、Ｈｂ…転送手段
Ｅ…ライトレジスタ
Ｊ…リードレジスタ
Ｌ…入力手段
Ｍ…出力手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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