(57)【要約】【課題】ＭＰＥを生じさせない不揮発性半導体記憶装置における情報の消去方法を提供する。【解決手段】不揮発性半導体記憶装置のコントールゲート電極７には、−３Ｖの電位が印加され、１対の不純物領域３ａ、３ｂには５Ｖの電位が印加され、半導体基板１には３Ｖの電位が印加される。これにより、シリコン窒化膜５ｂにおいて不純物領域３ａの側に存在する電子１１は不純物領域３ａに向かって移動する。不純物領域３ｂの側に存在する電子１１は不純物領域３ｂに向かって移動する。そして、一方の不純物領域３ａと他方の不純物領域３ｂとの略中間の領域の直上に位置するシリコン窒化膜５ｂの部分（中央部分）に存在する電子１１ａは、半導体基板１に向かって移動する。【選択図】　　　　図１１
2004006549.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に間隔を隔てて形成された１対の不純物領域と、
前記１対の不純物領域によって挟まれた前記半導体基板の領域上に形成された電荷を蓄積するための電荷蓄積層を含む絶縁膜と、
前記絶縁膜上に形成され、前記電荷蓄積層に対して電荷の移動を制御するための電極部と、
を備えた不揮発性半導体記憶装置における情報の消去方法であって、
前記電荷蓄積層に蓄積された電荷を前記１対の不純物領域のそれぞれと前記半導体基板との３方向へ向けて同時に引き抜くための所定の電位を、前記半導体基板、前記１対の不純物領域および前記電極部のそれぞれに印加することによって行なわれる、不揮発性半導体記憶装置における情報の消去方法。
【請求項２】
前記所定の電位は、
前記半導体基板に印加すべき電位を第１電位、前記１対の不純物領域に印加すべき電位を第２電位および前記電極部に印加すべき電位を第３電位とすると、
第３電位＜第１電位＜第２電位、かつ、０Ｖ＜第１電位
である、請求項１記載の不揮発性半導体記憶装置における情報の消去方法。
【請求項３】
半導体基板の主表面に間隔を隔てて形成された１対の不純物領域と、
前記１対の不純物領域によって挟まれた前記半導体基板の領域上に形成された電荷を蓄積するための電荷蓄積層を含む絶縁膜と、
前記絶縁膜上に形成され、前記電荷蓄積層に対して電荷の移動を制御するための電極部と、
を備えた不揮発性半導体記憶装置における情報の消去方法であって、
前記電荷蓄積層に蓄積された電荷を前記電極部へ向けて引き抜くための所定の電位を、前記半導体基板、前記１対の不純物領域および前記電極部のそれぞれに印加することによって行なわれる、不揮発性半導体記憶装置における情報の消去方法。
【請求項４】
前記所定の電位は、
前記半導体基板に印加すべき電位を第１電位、前記１対の不純物領域に印加すべき電位を第２電位および前記電極部に印加すべき電位を第３電位とすると、
第１電位＜第２電位＜第３電位
である、請求項３記載の不揮発性半導体記憶装置における情報の消去方法。
【請求項５】
前記所定の電位は、前記電荷蓄積層に２ビット分の電荷が蓄積された状態で印加される、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置における情報の消去方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置における情報の消去方法に関し、特に、酸化膜、窒化膜、酸化膜の積層膜（以下「ＯＮＯ膜」と記す。）を有するメモリセルを備えた不揮発性半導体記憶装置における情報の消去方法に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置の一形態であるＭＯＮＯＳ（Ｍｅｔａｌ　ＯｘｙＮｉｔｒｉｄｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置には、図１７に示すように、１つのセル１１０にて２ビットの情報を扱うことが可能なＮＲＯＭ（Ｎｉｔｒｉｄｅｄ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）１２０と呼ばれるものがある。
【０００３】
個々のセルにおいては、たとえば図１８に示すように、シリコン酸化膜１０５ａ、１０５ｃおよびシリコン窒化膜１０５ｂからなるＯＮＯ膜１０５はフローティングゲート構造を有し、ＯＮＯ膜１０５を構成する３層の膜のうち、シリコン窒化膜１０５ｂがフローティングゲートとなる。
【０００４】
そのＯＮＯ膜１０５を挟んで位置する半導体基板１０１の一方の領域と他方の領域とに、ソース／ドレイン領域としての１対の不純物領域１０３ａ、１０３ｂが形成されている。ＯＮＯ膜１０５の上には、たとえばポリシリコン膜またはポリサイド構造のコントロールゲート電極１０７が形成されている。
【０００５】
情報は、シリコン窒化膜１０５ｂにおける１対の不純物領域１０３ａ、１０３ｂのうちの一方の不純物領域１０３ａの側に位置する部分と他方の不純物領域１０３ｂの側に位置する部分との２箇所に、チャネルホットエレクトロン（以下、単に「電子」と記す。）をそれぞれ個々に注入することによって書き込まれることになる。これにより、１つのセルにて２ビットの情報を扱うことができる。
【０００６】
次に、電子を注入することによって書き込まれた情報の消去動作として、まず２ビットのうちの一つのビットにのみ書き込まれた情報を消去する場合について説明する。
【０００７】
図１８は、シリコン窒化膜１０５ｂにおける一方の不純物領域１０３ａの側に位置する部分に、情報としての電子１１１が注入された状態である。この状態では、コントロールゲート電極１０７、１対の不純物領域１０３ａ、１０３ｂのそれぞれに対して０Ｖの電位が印加されている。
【０００８】
次に、図１９に示すように、一方の不純物領域１０３ａに８Ｖの電位を印加するとともに、他方の不純物領域１０３ｂをフローティングの状態にする。これにより、シリコン窒化膜１０５ｂ中の電子１１１は、矢印１１５に示すように一方の不純物領域１０３ａに向かって引き抜かれる。
【０００９】
また、図２１に示すように、シリコン窒化膜１０５ｂにおける他方の不純物領域１０３ｂの側に位置する部分に電子１１１が注入された場合も、その消去動作は前述した消去動作と同様に行なわれる。
【００１０】
この場合には、図２２に示すように、他方の不純物領域１０３ｂに８Ｖの電位を印加するとともに、一方の不純物領域１０３ａをフローティングの状態にすることで、シリコン窒化膜１０５ｂ中の電子１１１は、矢印１１５に示すように他方の不純物領域１０３ｂに向かって引き抜かれる。
【００１１】
次に、電子を注入することによって書き込まれた情報の消去動作として、図２４に示すように、２ビットの双方に書き込まれた情報を一括的に消去する場合について説明する。
【００１２】
この場合には、図２５に示すように、一方の不純物領域１０３ａと他方の不純物領域１０３ｂにそれぞれ５Ｖの電位を印加するとともに、コントロールゲート電極１０７に−３Ｖの電位を印加する。
【００１３】
これにより、シリコン窒化膜１０５ｂ中における一方の不純物領域１０３ａの側に位置する電子１１１は、矢印１１５に示すように一方の不純物領域１０３ａに向かって引き抜かれ、他方の不純物領域１０３ｂの側に位置する電子１１１は、矢印１１５に示すように他方の不純物領域１０３ｂに向かって引き抜かれる。このようにして、ＮＲＯＭ１２０において情報の消去動作が行なわれる。
【００１４】
【発明が解決しようとする課題】
しかしながら、上述したＮＲＯＭ１２０の消去動作では、以下のような問題点があった。情報を書き込む際に、図１８、図２１または図２４に示すように、一方の不純物領域１０３ａと他方の不純物領域１０３ｂとの略中間の領域の直上に位置するシリコン窒化膜１０５ｂの部分に、偶発的に電子１１１ａがトラップされることがある。
【００１５】
このような電子１１１ａは上述した図１９、図２２および図２５にそれぞれ示される消去動作によっては引き抜かれず、消去動作後においても、図２０、図２３および図２６にそれぞれ示すように、シリコン窒化膜１０５ｂ中に残留する。このため、消去動作後にシリコン窒化膜１０５ｂ中に電子１１１ａが蓄積された状態にあり、セル１１０のしきい値電圧が変動するという問題が発生した。なお、シリコン窒化膜１０５ｂ中に残留する電子１１１ａは、特にＭＰＥ（Ｍｉｓｓ　Ｐｌａｃｅｄ　Ｅｌｅｃｔｒｏｎ）と呼ばれる。
【００１６】
本発明は上記問題点を解決するためになされたものであり、その目的はＭＰＥを生じさせない不揮発性半導体記憶装置における情報の消去方法を提供することである。
【００１７】
【課題を解決するための手段】
本発明に係る不揮発性半導体記憶装置における情報の消去方法の第１のものは、半導体基板の主表面に間隔を隔てて形成された１対の不純物領域と、その１対の不純物領域によって挟まれた半導体基板の領域上に形成された電荷を蓄積するための電荷蓄積層を含む絶縁膜と、その絶縁膜上に形成され、電荷蓄積層に対して電荷の移動を制御するための電極部とを備えた不揮発性半導体記憶装置における情報の消去方法である。情報の消去は、電荷蓄積層に蓄積された電荷を１対の不純物領域のそれぞれと半導体基板との３方向へ向けて同時に引き抜くための所定の電位を、半導体基板、１対の不純物領域および電極部のそれぞれに印加することによって行なわれる。
【００１８】
この消去方法によれば、電荷蓄積層に蓄積された電荷のうち、１対の不純物領域のうちの一方の不純物領域の側に存在する電荷は、その一方の不純物領域へ向かって引き抜かれる。１対の不純物領域のうちの他方の不純物領域の側に存在する電荷は、その他方の不純物領域へ向かって引き抜かれる。そして、一方の不純物領域と他方の不純物領域との略中間の領域の直上に位置する電荷蓄積層の部分（中央部分）に存在する電子は、半導体基板に向かって引き抜かれる。これにより、従来の消去方法と比べると、電荷蓄積層の中央部分に存在する電子も確実に引き抜かれて電荷蓄積層に蓄積された電子がすべて引き抜かれることになる。その結果、電荷蓄積層の中央部分に電子が存在することに伴うしきい値の変動を防止することができる。
【００１９】
具体的にその所定の電位は、半導体基板に印加すべき電位を第１電位、１対の不純物領域に印加すべき電位を第２電位および電極部に印加すべき電位を第３電位とすると、第３電位＜第１電位＜第２電位、かつ、０Ｖ＜第１電位であることが好ましい。
【００２０】
これにより、電荷蓄積層の中央部分には電荷を電極部から半導体基板へ向かって移動させる向きに電界が生じるとともに、半導体基板が電荷を引き寄せる正電位に設定されることによって、特に電荷蓄積層の中央部分に存在する電荷が半導体基板に容易に引き寄せられて、電荷を確実に引き抜くことができる。
【００２１】
本発明に係る不揮発性半導体記憶装置における情報の消去方法の第２のものは、半導体基板の主表面に間隔を隔てて形成された１対の不純物領域と、その１対の不純物領域によって挟まれた半導体基板の領域上に形成された電荷を蓄積するための電荷蓄積層を含む絶縁膜と、その絶縁膜上に形成され、電荷蓄積層に対して電荷の移動を制御するための電極部とを備えた不揮発性半導体記憶装置における情報の消去方法である。消去は、電荷蓄積層に蓄積された電荷を電極部へ向けて引き抜くための所定の電位を、半導体基板、１対の不純物領域および電極部のそれぞれに印加することによって行なわれる。
【００２２】
この消去方法によれば、一度の消去動作によって電荷蓄積層の中央に存在する電荷と１対の不純物領域のそれぞれの側に存在する電荷とが電荷蓄積層から電極部へ向かって同時に引き抜かれる。その結果、消去動作後において電荷蓄積層中に電荷が蓄積されていることがなくなって、しきい値電圧が変動するのを防止することができる。
【００２３】
具体的に所定の電位は、半導体基板に印加すべき電位を第１電位、１対の不純物領域に印加すべき電位を第２電位および電極部に印加すべき電位を第３電位とすると、第１電位＜第２電位＜第３電位であることが好ましい。
【００２４】
これにより、電荷蓄積層の全体には電荷を電極部に向かって移動させる向きに電界が生じ、電荷蓄積層中に蓄積されたすべての電荷が一度に電極部に容易に引き寄せられて、電荷を確実に引き抜くことができる。
【００２５】
さらに、その所定の電位は、電荷蓄積層に２ビット分の電荷が蓄積された状態で印加されることが好ましい。
【００２６】
これにより、過消去による不具合が発生するのを防止することができる。
【００２７】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る不揮発性半導体記憶装置とその消去動作について説明する。まず、不揮発性半導体記憶装置の構成について説明する。図１および図２に示すように、不揮発性半導体記憶装置２０では、個々のセルに対して情報の書き込み、読取りおよび消去を行なうための所定の回路が設けられている。
【００２８】
ビット線電位発生回路２１では、書き込み、読出しおよび消去にそれぞれ必要な電位が生成される。ビット線選択回路２３では、選択されるセルに対してビット線電位発生回路２１とその選択されるセルの２つのビット線との接続が制御される。
【００２９】
センス回路２２では、選択されるセルのデータを読み出す際にビット線に流れる電流が検知される。ワード線電位発生回路２６では、書き込み、読出しおよび消去のそれぞれの電位が生成される。ワード線選択回路２５では、ワード線電位発生回路２６において生成される所定の電位が選択されるセルのワード線に印加される。基板電位発生回路２４では、基板に印加される電位が生成される。
【００３０】
次に、一のセル１０の構造について説明する。図３に示すように、半導体基板１の表面上にシリコン酸化膜５ａ、シリコン窒化膜５ｂおよびシリコン酸化膜５ｃからなるＯＮＯ膜５が形成されている。半導体基板１には基板電位発生回路２４が接続されている。
【００３１】
ＯＮＯ膜５はフローティングゲート構造を有し、ＯＮＯ膜５を構成する３層の膜のうち、シリコン窒化膜５ｂがフローティングゲートとなる。そのＯＮＯ膜５上に、たとえばポリシリコン等のコントロールゲート電極７が形成されている。そのコントロールゲート電極７はワード線ＷＬ１に接続されている。
【００３２】
ＯＮＯ膜５を挟んで位置する半導体基板１の一方の領域と他方の領域とにソース／ドレイン領域としての１対の不純物領域３ａ、３ｂが形成されている。１対の不純物領域３ａ、３ｂのうちの一方の不純物領域３ａはビット線ＢＬ１に接続され、他方の不純物領域３ｂはビット線ＢＬ２に接続されている。
【００３３】
次に、セルの動作として、はじめに書き込み動作について説明する。まず、選択されるセルを図２に示されるセル１０とする。図４に示すように、最初の状態では情報は書き込まれておらず、セルのコントールゲート電極７、１対の不純物領域３ａ、３ｂおよび半導体基板１のそれぞれに０Ｖの電位が印加されている。
【００３４】
ビット線選択回路２３により、スイッチングトランジスタＳ１、Ｓ２がＯＮ状態とされて、セル１０における向かって左側のビット線ＢＬ１とビット線ＭＢＬ１とが接続され、右側のビット線ＢＬ２とビット線ＭＢＬ２とが接続される。
【００３５】
そして、ワード線選択回路２５によりワード線ＷＬ１が選択されて、セル１０のコントロールゲート電極７がワード線電位発生回路２６に接続される。
【００３６】
これにより、図５に示すように、コントールゲート電極７にはたとえば９Ｖの電位が印加される。不純物領域３ａには０Ｖの電位が印加され、不純物領域３ｂには５Ｖの電位が印加される。
【００３７】
このとき、不純物領域３ａから不純物領域３ｂに向かって電子が流れ、不純物領域３ｂの近傍においてチャネルホットエレクトロンとなった電子１１がＯＮＯ膜５中のシリコン窒化膜５ｂに注入される。その後、図６に示すように、セルのコントールゲート電極７、１対の不純物領域３ａ、３ｂおよび半導体基板１のそれぞれに０Ｖの電位が印加される。
【００３８】
図６に示す状態において、シリコン窒化膜５ｂにおいて不純物領域３ｂの側に注入された電子１１は、不純物領域３ａの側に向かっては移動しない。このようにして、一のセル１０において１ビットの情報が書き込まれることになる。
【００３９】
次に、その一のセル１０にさらに１ビットの情報を書き込む動作について説明する。まず、図７に示す１ビットの情報が書き込まれた状態（図６と同じ状態）から、前述した動作と同様に、ビット線選択回路２３により、セル１０における向かって左側のビット線ＢＬ１とビット線ＭＢＬ１とが接続され、右側のビット線ＢＬ２とビット線ＭＢＬ２とが接続される。
【００４０】
そして、ワード線選択回路２５により、コントロールゲート電極７がワード線電位発生回路２６に接続される。
【００４１】
次に、図８に示すように、コントールゲート電極７にはたとえば９Ｖの電位が印加される。不純物領域３ａには５Ｖの電位が印加され、不純物領域３ｂには０Ｖの電位が印加される。
【００４２】
このとき、不純物領域３ｂから不純物領域３ａに向かって電子が流れ、不純物領域３ａの近傍においてチャネルホットエレクトロンとなった電子がＯＮＯ膜５中のシリコン窒化膜５ｂに注入される。その後、図９に示すように、セルのコントールゲート電極７、１対の不純物領域３ａ、３ｂおよび半導体基板１のそれぞれに０Ｖの電位が印加される。
【００４３】
図９に示す状態において、シリコン窒化膜５ｂにおいて不純物領域３ａの側に注入された電子は、不純物領域３ｂの側に向かっては移動しない。このようにして、一のセル１０において２ビットの情報が書き込まれることになる。
【００４４】
このような書き込み動作において、一方の不純物領域３ａと他方の不純物領域３ｂとの略中間の領域の直上に位置するシリコン窒化膜５ｂの部分に、偶発的に電子（ＭＰＥ）１１ａがトラップされることがある。
【００４５】
次に、消去動作としてＭＰＥ１１ａを生じさせない情報の消去動作について説明する。この消去動作においては、一のセル１０に２ビットの情報が書き込まれた状態で消去動作が行なわれる。
【００４６】
このため、書き込まれた情報が１ビットである場合には、残りの１ビットに対して情報を書き込んで２ビットの情報が書き込まれた状態にされる。
【００４７】
たとえば図６に示すように、一のセル１０において不純物領域３ｂの側に情報としての電子１１が蓄積された状態の場合には、図７〜図９に示す方法によって不純物領域３ａの側にも情報としての電子１１が蓄積される。
【００４８】
一のセル１０において、当初不純物領域３ａの側にのみ情報としての電子が蓄積された状態の場合にも、同様にして不純物領域３ｂの側にも情報としての電子が蓄積される。
【００４９】
このようにして、図１０に示すように、２ビットの情報が書き込まれた状態とされる。なお、このようにシリコン窒化膜５ｂに２ビット分の電子が蓄積された状態とするのは、書き込まれた情報が１ビットである場合には、書き込まれていない方に対応するセルの部分が過消去状態となることに起因する不具合の発生を防止するためである。
【００５０】
この状態において、セルのコントールゲート電極７、１対の不純物領域３ａ、３ｂおよび半導体基板１のそれぞれに０Ｖの電位が印加される。
【００５１】
次に、ビット線選択回路２３により、セル１０における向かって左側のビット線ＢＬ１とビット線ＭＢＬ１とが接続され、右側のビット線ＢＬ２とビット線ＭＢＬ２とが接続される。
【００５２】
そして、ワード線選択回路２５によりワード線ＷＬ１が選択されて、セル１０のコントロールゲート電極７がワード線電位発生回路２６に接続される。
【００５３】
次に、図１１に示すように、コントールゲート電極７にはたとえば−３Ｖの電位が印加される。１対の不純物領域３ａ、３ｂには５Ｖの電位が印加される。半導体基板１には３Ｖの電位が印加される。
【００５４】
これにより、図１１に示すように、シリコン窒化膜５ｂにおいて不純物領域３ａの側に存在する電子１１は不純物領域３ａに向かって移動する。不純物領域３ｂの側に存在する電子１１は不純物領域３ｂに向かって移動する。
【００５５】
そして、一方の不純物領域３ａと他方の不純物領域３ｂとの略中間の領域の直上に位置するシリコン窒化膜５ｂの部分（中央部分）に存在する電子１１ａは、半導体基板１に向かって移動する。
【００５６】
これは、このシリコン窒化膜５ｂの中央部分には電子１１ａをコントロールゲート電極７から半導体基板１へ向かって移動させる向きに電界が生じるとともに、半導体基板１が電子１１ａを引き寄せる正電位に設定されることによって、シリコン窒化膜５ｂの中央部分に存在する電子１１ａが、半導体基板１に容易に引き寄せられる現象が生じるためである。
【００５７】
このようにして、図１２に示すように、シリコン窒化膜５ｂ中に蓄積されたすべての電子１１、１１ａは引き抜かれて情報の消去動作が完了する。
【００５８】
上述した消去動作によれば、シリコン窒化膜５ｂに蓄積された電子１１、１１ａを、１対の不純物領域３ａ、３ｂのそれぞれと、半導体基板との３方向に向かって同時に引き抜くように、コントロールゲート電極７、１対の不純物領域３ａ、３ｂおよび半導体基板１にそれぞれ所定の電位が印加される。
【００５９】
特に、図１３に示すように、半導体基板１に印加する電位（電圧）が高いほど電子が半導体基板に吸収される割合（電子吸収率）が高くなって、コントロールゲート電極７に印加される負の電位によって追い出される電子が容易に半導体基板１へ引き寄せられることになる。
【００６０】
これにより、一度の消去動作によってシリコン窒化膜５ｂ中のすべての電子１１、１１ａがシリコン窒化膜５ｂから同時に引き抜かれる。その結果、消去動作後にシリコン窒化膜５ｂ中において電子１１ａがＭＰＥとして残留することがなくなって、ＭＰＥが存在することに伴うセル１０のしきい値電圧の変動を防止することができる。
【００６１】
また、電子１１ａを引き抜くための専用のサイクルを設定しなくても、一度の消去動作によりシリコン窒化膜５ｂ中に蓄積されたすべての電子が引き抜かれることで、消去時間の短縮を図ることができる。
【００６２】
なお、上記実施の形態では、情報の消去の際に、コントールゲート電極７に−３Ｖの電位が印加され、１対の不純物領域３ａ、３ｂには５Ｖの電位が印加され、半導体基板１には３Ｖの電位が印加される場合を例に挙げて説明したが、シリコン窒化膜５ｂに蓄積された電子１１、１１ａを、１対の不純物領域３ａ、３ｂのそれぞれと、半導体基板との３方向に向かって同時に引き抜くことができる電位であれば、上述した電位に限られない。
【００６３】
実施の形態２
前述した不揮発性半導体記憶装置の場合には、その消去動作の際に半導体基板１に正電位を印加する場合を例に挙げて説明した。不揮発性半導体記憶装置によっては、半導体基板に正電位を印加することが困難な場合がある。
【００６４】
本発明の実施の形態２では、そのような半導体基板に正電位を印加することが困難な場合の不揮発性半導体記憶装置の消去動作について説明する。不揮発性半導体記憶装置においては、図１に示される複数のセルが形成されたメモリセル領域と、個々のセルに対して情報の書き込みや消去等を行なうための所定の回路が形成された周辺回路領域とが半導体基板に設けられている。
【００６５】
たとえばウェルの構造としてトリプルウェル構造ではなくツインウェル構造の場合には、メモリセル領域と周辺回路領域とが電気的に分離されず、半導体基板の全体を正電位に印加することが困難である。このような場合には、シリコン窒化膜に蓄積された電子をコントロールゲート電極へ向かって引き抜く消去方法が有効である。
【００６６】
なお、この場合にも、前述した理由により、図１４に示すように一のセルに２ビットの情報が書き込まれた状態で消去動作が行なわれる。したがって、書き込まれた情報が１ビットである場合には、残りの１ビットに対して情報を書き込んで２ビットの情報が書き込まれた状態にされる。
【００６７】
このようにして一のセルに２ビットの情報が書き込まれた後に、ビット線選択回路２３により、ビット線ＢＬ１とビット線ＭＢＬ１とが接続されるとともに、ビット線ＢＬ２とビット線ＭＢＬ２とが接続される。
【００６８】
そして、ワード線選択回路２５によりワード線ＷＬ１が選択されて、セル１０のコントロールゲート電極７がワード線電位発生回路２６に接続される。
【００６９】
次に、図１５に示すように、コントールゲート電極７にはたとえば８Ｖの電位が印加される。１対の不純物領域３ａ、３ｂには１Ｖの電位が印加される。半導体基板１には０Ｖの電位が印加される。
【００７０】
これにより、シリコン窒化膜５ｂにおいて不純物領域３ａ、３ｂのそれぞれの側に存在する電子１１が、コントロールゲート電極７に向かって移動する。そして、シリコン窒化膜５ｂの中央部分に存在する電子１１ａもコントロールゲート電極７に向かって移動する。
【００７１】
このとき、１対の不純物領域３ａ、３ｂと半導体基板１との間はＰＮ接合バイアスが−１Ｖであり、逆バイアス状態となっているとともに、ＯＮＯ膜５の全体には電子をコントロールゲート電極７に向かって移動させる向きに電界（バイアス）が生じている。このことによって、シリコン窒化膜５ｂ中に蓄積されたすべての電子１１、１１ａが、一度にコントロールゲート電極７に容易に引き寄せられる。
【００７２】
このようにして、図１６に示すように、シリコン窒化膜５ｂ中に蓄積されたすべての電子は、コントロールゲート電極７へ引き抜かれて情報の消去動作が完了する。
【００７３】
上述した消去動作によれば、シリコン窒化膜５ｂに蓄積された電子を、コントロールゲート電極７に向かって同時に引き抜くように、コントロールゲート電極７、１対の不純物領域３ａ、３ｂおよび半導体基板１にそれぞれ所定の電位が印加される。
【００７４】
これにより、一度の消去動作によってシリコン窒化膜５ｂ中に存在するすべての電子１１、１１ｂがシリコン窒化膜５ｂからコントロールゲート電極７へ向かって同時に引き抜かれる。その結果、消去動作後にシリコン窒化膜５ｂ中において電子１１ａがＭＰＥとして残留することがなくなって、ＭＰＥが存在することに伴うセル１０のしきい値電圧の変動を防止することができる。
【００７５】
また、電子１１ａを引き抜くための専用のサイクルを設定しなくても、一度の消去動作によりシリコン窒化膜５ｂ中に蓄積されたすべての電子１１、１１ａが引き抜かれることで、消去時間の短縮を図ることができる。
【００７６】
なお、上記実施の形態では、情報の消去の際に、コントールゲート電極７に８Ｖの電位が印加され、１対の不純物領域３ａ、３ｂには１Ｖの電位が印加され、半導体基板１には０Ｖの電位が印加される場合を例に挙げて説明したが、シリコン窒化膜５ｂに蓄積された電子１１、１１ａを、コントロールゲート電極７に向かって引き抜くことができる電位であれば、上述した電位に限られない。
【００７７】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７８】
【発明の効果】
本発明に係る不揮発性半導体記憶装置における情報の消去方法の第１のものによれば、電荷蓄積層に蓄積された電荷のうち、１対の不純物領域のうちの一方の不純物領域の側に存在する電荷は、その一方の不純物領域へ向かって引き抜かれる。１対の不純物領域のうちの他方の不純物領域の側に存在する電荷は、その他方の不純物領域へ向かって引き抜かれる。そして、一方の不純物領域と他方の不純物領域との略中間の領域の直上に位置する電荷蓄積層の部分（中央部分）に存在する電子は、半導体基板に向かって引き抜かれる。これにより、従来の消去方法と比べると、電荷蓄積層の中央部分に存在する電子も確実に引き抜かれて電荷蓄積層に蓄積された電子がすべて引き抜かれることになる。その結果、電荷蓄積層の中央部分に電子が存在することに伴うしきい値の変動を防止することができる。
【００７９】
具体的にその所定の電位は、半導体基板に印加すべき電位を第１電位、１対の不純物領域に印加すべき電位を第２電位および電極部に印加すべき電位を第３電位とすると、第３電位＜第１電位＜第２電位、かつ、０Ｖ＜第１電位であることが好ましく、これにより、電荷蓄積層の中央部分には電荷を電極部から半導体基板へ向かって移動させる向きに電界が生じるとともに、半導体基板が電荷を引き寄せる正電位に設定されることによって、特に、電荷蓄積層の中央部分に存在する電荷が半導体基板に容易に引き寄せられて、電荷を確実に引き抜くことができる。
【００８０】
本発明に係る不揮発性半導体記憶装置における情報の消去方法の第２のものによれば、一度の消去動作によって電荷蓄積層の中央に存在する電荷と１対の不純物領域のそれぞれの側に存在する電荷とが電荷蓄積層から電極部へ向かって同時に引き抜かれる。その結果、消去動作後において電荷蓄積層中に電荷が蓄積されていることがなくなって、しきい値電圧が変動するのを防止することができる。
【００８１】
具体的に所定の電位は、半導体基板に印加すべき電位を第１電位、１対の不純物領域に印加すべき電位を第２電位および電極部に印加すべき電位を第３電位とすると、第１電位＜第２電位＜第３電位であることが好ましく、これにより、電荷蓄積層の全体には電荷を電極部に向かって移動させる向きに電界が生じ、電荷蓄積層中に蓄積されたすべての電荷が一度に電極部に容易に引き寄せられて、電荷を確実に引き抜くことができる。
【００８２】
さらに、その所定の電位は、電荷蓄積層に２ビット分の電荷が蓄積された状態で印加されることが好ましく、これにより、過消去による不具合が発生するのを防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る不揮発性半導体記憶装置の消去方法が適用される不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】同実施の形態において、図１に示す不揮発性半導体記憶装置の部分拡大ブロック図である。
【図３】同実施の形態において、図１に示す不揮発性半導体記憶装置におけるセルの一断面図である。
【図４】同実施の形態において、不揮発性半導体記憶装置の書き込み動作を説明するための第１の断面図である。
【図５】同実施の形態において、不揮発性半導体記憶装置の書き込み動作を説明するための第２の断面図である。
【図６】同実施の形態において、不揮発性半導体記憶装置の書き込み動作を説明するための第３の断面図である。
【図７】同実施の形態において、不揮発性半導体記憶装置の書き込み動作を説明するための第４の断面図である。
【図８】同実施の形態において、不揮発性半導体記憶装置の書き込み動作を説明するための第５の断面図である。
【図９】同実施の形態において、不揮発性半導体記憶装置の書き込み動作を説明するための第６の断面図である。
【図１０】同実施の形態において、不揮発性半導体記憶装置の消去動作を説明するための第１の断面図である。
【図１１】同実施の形態において、不揮発性半導体記憶装置の消去動作を説明するための第２の断面図である。
【図１２】同実施の形態において、不揮発性半導体記憶装置の消去動作を説明するための第３の断面図である。
【図１３】同実施の形態において、半導体基板に印加する電位と電子の吸収率との関係を示すグラフである。
【図１４】本発明の実施の形態２に係る不揮発性半導体記憶装置の消去動作を説明するための第１の断面図である。
【図１５】同実施の形態において、不揮発性半導体記憶装置の消去動作を説明するための第２の断面図である。
【図１６】同実施の形態において、不揮発性半導体記憶装置の消去動作を説明するための第３の断面図である。
【図１７】従来の不揮発性半導体記憶装置におけるセルの構造を示す図である。
【図１８】従来の不揮発性半導体記憶装置の消去動作を説明するための第１の断面図である。
【図１９】従来の不揮発性半導体記憶装置の消去動作を説明するための第２の断面図である。
【図２０】従来の不揮発性半導体記憶装置の消去動作を説明するための第３の断面図である。
【図２１】従来の不揮発性半導体記憶装置の消去動作を説明するための第４の断面図である。
【図２２】従来の不揮発性半導体記憶装置の消去動作を説明するための第５の断面図である。
【図２３】従来の不揮発性半導体記憶装置の消去動作を説明するための第６の断面図である。
【図２４】従来の不揮発性半導体記憶装置の消去動作を説明するための第７の断面図である。
【図２５】従来の不揮発性半導体記憶装置の消去動作を説明するための第８の断面図である。
【図２６】従来の不揮発性半導体記憶装置の消去動作を説明するための第９の断面図である。
【符号の説明】
１　半導体基板、３ａ、３ｂ　不純物領域、５　ＯＮＯ膜、５ａ、５ｃ　シリコン酸化膜、５ｂ　シリコン窒化膜、７　コントロールゲート電極、１０　セル、２０　不揮発性半導体記憶装置、２１　ビット線電位発生回路、２２　センス回路、２３　ビット線選択回路、２４　基板電位発生回路、２５　ワード線選択回路、２６　ワード線電位発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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