(57)【要約】【課題】　しきい値電圧の増大が抑制された半導体装置を提供する。【解決手段】　Ｓｉ層１５のうち、ソース領域１９とドレイン領域２０との間の領域は、高濃度のＮ型不純物を含むＳｉボディ領域２１となっている。Ｓｉ層１６およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープされていないアンドープ層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソース領域１９とドレイン領域２０との間の領域は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１０17atoms・ｃｍ-3）が導入されたＳｉキャップ領域２４となっている。【選択図】　図１
2004006959.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
　上記基板の上部に設けられた半導体層と、
　上記半導体層の上に設けられたゲート絶縁膜と、
　上記ゲート絶縁膜の上に設けられたゲート電極と、
　上記半導体層のうち上記ゲート電極の両側方に設けられた第１導電型の第１ソース・ドレイン領域と、
　上記半導体層のうち上記第１ソース・ドレイン領域間に位置する領域に設けられた第１の半導体からなる第１導電型の第１キャップ領域と、
　上記半導体層のうち上記第１キャップ領域の下方に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第２の半導体からなる第１チャネル領域と、
　上記半導体層のうち上記第１チャネル領域の下方に設けられた第３の半導体からなる第２導電型の第１ボディ領域と、
　を備え、
　上記第１キャップ領域の厚さの変化に対して、ゼロバイアス時の上記第１チャネル領域と上記第１キャップ領域との界面に形成されるチャネルのポテンシャルが±０．０５ｅＶの範囲内にあるように、上記第１キャップ領域に第１導電型の不純物がドーピングされていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、ヘテロ接合をチャネル領域に用いた電界効果トランジスタに関し、特に、しきい値電圧の変動対策に関する。
【背景技術】
【０００２】
　近年、携帯電話に代表される携帯情報端末装置が広く使用されている。このような携帯装置は、電池駆動が一般的であり、電池寿命を延ばすために動作速度を犠牲にすることなく低消費電力化することが強く望まれている。動作速度を低下させることなく低消費電力化を実現するためには、しきい値電圧を下げて電源電圧を低減しながら、ドレイン飽和電流を増加させ、電流駆動力を維持することが有効である。上記の要求を満足させるために、チャネル領域にキャリアの移動度の高い材料を用いたヘテロ接合ＭＯＳトランジスタ（以下、ヘテロＭＯＳと略す）の研究が盛んに行われている。
【０００３】
　従来のＭＯＳトランジスタでは、キャリアはゲート酸化膜とシリコン基板の界面に沿って走行する。アモルファス層であるゲート酸化膜と、結晶層であるシリコン基板との界面は、エネルギー準位の凸凹が大きい。このため、従来のＭＯＳトランジスタでは、キャリアは界面散乱の影響を受けやすく、キャリアの移動度の低下、雑音の増大等の不具合が発生する。
【０００４】
　一方、ヘテロＭＯＳとは、半導体へテロ接合をチャネルとするＭＯＳトランジスタである。ヘテロＭＯＳでは、半導体基板のゲート絶縁膜から少し離れた深さに半導体へテロ接合界面が形成されている。この半導体へテロ接合界面にチャネルが形成され、そのチャネルに沿ってキャリアが走行する。半導体へテロ接合界面は、結晶層同士が接合された界面であるので、エネルギー準位の凸凹が小さい。このため、界面散乱の影響が小さい。このため、電流駆動力が大きく、雑音の低減にも優れるという特徴を有している。さらに、従来のＭＯＳトランジスタに比べてしきい値電圧を小さくすることができるという特徴がある。
【特許文献１】特開平３−１８７２６９号公報
【特許文献２】特開平１０−１６３３４２号公報
【特許文献３】特開平３−２８０４３７号公報
【特許文献４】特開平８−２９３５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
　しかしながら、上述のヘテロ接合をチャネルに用いたヘテロＭＯＳでは、チャネル領域が埋め込み型となっている。このため、しきい値電圧がＳｉキャップ領域の厚さに大きく依存する。
【０００６】
　図１５は、従来のヘテロＭＯＳの構造を示す。
【０００７】
　図１５に示すように、従来のヘテロＭＯＳ１００は、Ｓｉ基板１０１と、Ｓｉ基板１０１の上に形成されたゲート絶縁膜１０２と、高濃度のＰ型不純物を含むポリシリコンからなり、ゲート絶縁膜１０２の上に形成されたゲート電極１０３と、ゲート絶縁膜１０２の上に形成され、ゲート電極１０３の側面を覆うサイドウォールスペーサ１０４とを備える。Ｓｉ基板１０１は、ゲート電極の両側方に設けられたＰ型のソース領域１０５およびドレイン領域１０６と、ソース領域１０５およびドレイン領域１０６間に位置する領域に設けられたＮ型のＳｉキャップ領域１０７と、Ｓｉキャップ領域１０７の下方に設けられたＮ型のＳｉＧｅチャネル領域１０８と、ＳｉＧｅチャネル領域１０８の下方に設けられたＮ型のＳｉバッファ領域１０９と、Ｓｉバッファ領域１０９の下方に設けられたＮ型のＳｉボディ領域１１０とを有する。
【０００８】
　図１６は、従来のヘテロＭＯＳ１００における、しきい値電圧のＳｉキャップ領域１０７の厚さに対する依存性をシミュレーションした結果を示す。
【０００９】
　図１６に示すように、Ｓｉキャップ領域１０７の厚さを大きくなるにつれて、しきい値電圧の絶対値が著しく大きくなっている。すなわち、しきい値電圧が著しく高くなっている。これは、チャネルが形成される位置（すなわち、Ｓｉキャップ領域１０７とＳｉＧｅチャネル領域１０８との界面）がゲート電極から離れて深くなるほど、ゲート電圧に対して、チャネルのポテンシャルが十分に変化しないからである。
【００１０】
　しかしながら、加工の点から考えると、Ｓｉキャップ領域１０７は、ＳｉＯ2熱酸化膜形成工程、洗浄工程などで膜減りするため、厚さを制御することが非常に困難である。従って、Ｓｉキャップ領域１０７の厚さにバラツキが生じやすい。このため、しきい値電圧にバラツキが生じやすく、しきい値電圧が高く、所望の動作を実現できない不具合が出ることがある。
【００１１】
　特に、同一のトランジスタを複数個備える集積回路では、各トランジスタの間でしきい値電圧にバラツキが生じると、各トランジスタの間でスイッチング時間にバラツキが生じる。その結果、集積回路の各トランジスタ間でタイミングにズレが生じ、集積回路が正常動作しなくなるおそれがある。また、しきい値電圧のバラツキを考慮して動作マージンを確保する場合、最も遅いスイッチング時間を基準としなければならないので、集積回路の動作を高速化することが難しい。
【００１２】
　本発明は、上記不具合を解決するためになされたものであり、しきい値電圧の増大が抑制された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
　本発明の半導体装置は、基板と、上記基板の上部に設けられた半導体層と、上記半導体層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記半導体層のうち上記ゲート電極の両側方に設けられた第１導電型の第１ソース・ドレイン領域と、上記半導体層のうち上記第１ソース・ドレイン領域間に位置する領域に設けられた第１の半導体からなる第１導電型の第１キャップ領域と、上記半導体層のうち上記第１キャップ領域の下方に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第２の半導体からなる第１チャネル領域と、上記半導体層のうち上記第１チャネル領域の下方に設けられた第３の半導体からなる第２導電型の第１ボディ領域とを備える。
【００１４】
　第１の半導体からなる第１導電型の第１キャップ領域と、キャップ領域の下方に設けられ、上記第１の半導体よりもキャリアが走行するバンド端のキャリアに対するポテンシャルが小さい第２の半導体からなる第１チャネル領域と、チャネル領域の下方に設けられた第３の半導体からなる第２導電型の第１ボディ領域とを備える構成とすることによって、第１キャップ領域の厚さの増大に対して、しきい値電圧の増大が抑制された半導体装置を得ることができる。
【００１５】
　上記ゲート電極と上記第１ボディ領域とが電気的に接続されていてもよい。
【００１６】
　このことによって、ゲート電極にゲートバイアス電圧が印加されると、第１ボディ領域を介して第１チャネル領域にゲートバイアス電圧と同じ大きさの順方向バイアス電圧が印加されることになる。これにより、本発明の半導体装置は、ゲートバイアスオフ時には通常のＭＯＳトランジスタと同じ状態となり、また、ゲートバイアスオン時には、ゲートバイアス電圧の増大にともなって第１ボディ領域が順方向にバイアスされていくので、しきい値電圧が低下していく。つまり、低いしきい値電圧で動作させることができる半導体装置が得られる。また、ゲート電極と第１ボディ領域とが電気的に接続されている構成とすることによって、第１キャップ領域の厚さの変動に対するしきい値電圧の変化量を更に小さくすることができる。
【００１７】
　上記キャップ領域は、ゲートバイアス印加時に空乏化される構成となっている。
【００１８】
　上記第１キャップ領域に含まれる第１導電型の不純物の濃度は、1×1017atoms・cm-3以上であることが好ましい。
【００１９】
　上記第１キャップ領域の厚さの変化に対して、ゼロバイアス時の上記第１チャネル領域と上記第１キャップ領域との界面に形成されるチャネルのポテンシャルが±０．０５ｅＶの範囲内にあるように、上記第１キャップ領域に第１導電型の不純物がドーピングされていることが好ましい。
【００２０】
　このことによって、キャップ領域の厚さが変動しても、しきい値電圧の変動が抑制された半導体装置を得ることができる。
【００２１】
　上記第１ボディ領域に含まれる第２導電型の不純物の濃度は、5×1018atoms・cm-3以上であることが好ましい。
【００２２】
　このことによって、横方向の寄生バイポーラトランジスタに発生するボディ電流を低く抑制することができる。さらに、ソース・ドレイン領域間に電圧を印加したときに、ソース領域およびドレイン領域からの空乏層の広がりが抑制される。従って、ボディ濃度を高くしても低いしきい値電圧を保つことができ、ゲート長を短くした場合に生じるショートチャネル効果を抑制することができる。
【００２３】
　上記第１キャップ領域の厚さは、１０ｎｍ以下であることが好ましい。
【００２４】
　上記第１の半導体は、シリコンであってもよい。
【００２５】
　上記第２の半導体は、シリコンと、ゲルマニウムおよび炭素のうちの少なくともいずれか一方とからなる構成としてもよい。
【００２６】
　上記基板の上部に設けられたもう１つの半導体層と、上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられた第１導電型のもう１つの第１ソース・ドレイン領域と、上記もう１つの半導体層のうち上記もう１つの第１ソース・ドレイン領域間に位置する領域に設けられた上記第１の半導体からなる第１導電型のもう１つの第１キャップ領域と、上記もう１つの半導体層のうち上記もう１つの第１キャップ領域の下方に設けられ、上記第２の半導体からなるもう１つの第１チャネル領域と、上記もう１つの半導体層のうち上記もう１つの第１チャネル領域の下方に設けられた上記第３の半導体からなる第２導電型のもう１つの第１ボディ領域とをさらに備えてもよい。
【００２７】
　このことによって、プロセスのバラツキに起因した第１キャップ領域の厚さにバラツキが生じた場合にも、各トランジスタのしきい値のバラツキが低減された半導体装置を得ることができる。
【００２８】
　上記基板の上部に設けられたもう１つの半導体層と、上記もう１つの半導体層の上に設けられたもう１つのゲート絶縁膜と、上記もう１つのゲート絶縁膜の上に設けられたもう１つのゲート電極と、上記もう１つの半導体層のうち上記もう１つのゲート電極の両側方に設けられた第２導電型の第２ソース・ドレイン領域と、上記もう１つの半導体層のうち上記第２ソース・ドレイン領域間に位置する領域に設けられた第４の半導体からなる第２チャネル領域と、上記もう１つの半導体層のうち上記第２チャネル領域の下方に設けられた第５の半導体からなる第１導電型の第２ボディ領域とをさらに備え、相補型デバイスとして機能する構成としてもよい。
【００２９】
　上記第２チャネル領域は、第２導電型であることが好ましい。
【００３０】
　このことによって、もう１つの半導体層に形成されたトランジスタにおけるしきい値電圧の変動が抑制される。
【００３１】
　上記ゲート電極と上記第１ボディ領域とが電気的に接続されており、上記もう１つのゲート電極と上記第２ボディ領域とが電気的に接続されていてもよい。
【００３２】
　本発明の半導体装置の製造方法は、半導体基板の上部に、第１導電型の不純物が導入された第１半導体領域と、第２導電型の不純物が導入された第２半導体領域とを有する第１半導体層を形成する工程（ａ）と、上記第１半導体層上に、第２半導体層と、上記第２半導体層よりもバンドギャップが大きい半導体からなる第３半導体層とを順に形成する工程（ｂ）と、上記第３半導体層のうちの上記第１半導体領域に位置する部分の上にマスクを形成し、上記マスクを用いて、上記第３半導体層のうちの少なくとも上記第２半導体領域に位置する部分に第１導電型の不純物を導入する工程（ｃ）と、上記マスクを除去した後、上記第３半導体層のうちの上記第１半導体領域に位置する部分および上記第２半導体領域に位置する部分の上に、それぞれゲート絶縁膜とゲート電極とを形成する工程（ｄ）と、上記各ゲート電極をマスクとして、上記第１半導体層、上記第２半導体層および上記第３半導体層に不純物イオンを注入することによって、上記第１半導体領域に第２導電型のソース・ドレイン領域と、上記第２半導体領域に第１導電型のソース・ドレイン領域とを形成する工程（ｅ）とを含む。
【００３３】
　本発明によれば、キャップ領域となる第３半導体層の厚さの変動に伴う、第２半導体領域に形成されたヘテロＭＩＳのしきい値電圧の変動が抑制された相補型デバイスとして機能する半導体装置が得られる。さらに、本発明によれば、第３半導体層のうちの第１半導体領域に位置する部分には、第１導電型の不純物がドーピングされない。このため、本発明の方法によって得られる相補型デバイスとして機能する半導体装置では、第１半導体領域に形成されたヘテロＭＩＳの特性が損なわれることがない。
【００３４】
　上記工程（ｃ）では、第１導電型の不純物濃度プロファイルの最大値が、上記第２半導体層内または上記第３半導体層内に存在するように、不純物イオンを注入することが好ましい。
【００３５】
　このことによって、第１半導体領域に形成されたトランジスタにおけるしきい値電圧の変動が抑制される。
【発明の効果】
【００３６】
　本発明によれば、しきい値電圧の増大が抑制された半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００３７】
　以下、図を参照しながら本発明の実施形態を説明する。なお、簡単のため、各実施形態に共通する構成要素は、同一の参照符号で示す。
【００３８】
　（実施形態１）
　まず、本実施形態のヘテロＭＯＳの構成を説明する。図１は、ＳｉＧｅ層をチャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本実施形態のＰチャネルヘテロＭＯＳ１０の断面構造を示す。
【００３９】
　図１に示すように、本実施形態のＰチャネルヘテロＭＯＳ１０は、Ｐ型のＳｉ基板１１と、Ｓｉ基板１１の上に設けられたＳｉＯ2膜（約６ｎｍ）からなるゲート絶縁膜１２と、高濃度のＰ型不純物を含むポリシリコンからなり、ゲート絶縁膜１２の上に設けられたゲート電極１３と、ゲート絶縁膜１２の上に形成され、ゲート電極１３の側面を覆うサイドウォールスペーサ１４とを備えている。
【００４０】
　図１に示す本実施形態のＰチャネルヘテロＭＯＳ１０は、その製造工程において、Ｓｉ基板１１の上部に、結晶成長前にあらかじめイオン注入によって高濃度のＮ型不純物（２×１０18atoms・ｃｍ-3）が導入されて、Ｓｉ層１５が形成されている。このＳｉ層１５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に形成されている。
【００４１】
　さらに、本実施形態のＰチャネルヘテロＭＯＳ１０において、Ｓｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳｉ層１８のうち、ゲート電極１３の両側方に位置する領域には、高濃度のＰ型不純物を含むソース領域１９及びドレイン領域２０が設けられている。
【００４２】
　また、Ｓｉ層１５のうち、ソース領域１９とドレイン領域２０との間の領域は、高濃度のＮ型不純物を含むＳｉボディ領域２１となっている。Ｓｉ層１６およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープされていないアンドープ層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソース領域１９とドレイン領域２０との間の領域は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１０17atoms・ｃｍ-3）が導入されたＳｉキャップ領域２４となっている。なお、ゲート絶縁膜１２は、Ｓｉ層１８を熱酸化することによって形成されている。本実施形態のＰチャネルヘテロＭＯＳ１０の動作時には、ゲート電極１３に印加されたゲートバイアス電圧によって、ＳｉＧｅチャネル領域２３およびＳｉキャップ領域２４は空乏化し、正孔がＳｉＧｅチャネル領域２３を走行する。
【００４３】
　Ｓｉ層１６の厚さは１０ｎｍであり、ＳｉＧｅ層１７、つまり、ＳｉＧｅチャネル領域２３の厚さは１５ｎｍである。また、ＳｉＧｅチャネル領域２３におけるＧｅ含有率は３０％である。
【００４４】
　図２は、上述の従来のヘテロＭＯＳ１００と、本実施形態のヘテロＭＯＳ１０とについて、しきい値電圧とＳｉキャップ領域の厚さとの相関関係を表す。
【００４５】
　従来のヘテロＭＯＳ１００では、Ｓｉキャップ領域１０７にＮ型不純物がドーピングされており、しきい値電圧とＳｉキャップ領域の厚さとの相関関係は、図２に示す一点鎖線（Ａ）で表される。
【００４６】
　一方、Ｐ型不純物が５×１０17atoms・ｃｍ-3程度ドーピングされたＳｉキャップ領域２４を備える本実施形態のヘテロＭＯＳ１０では、しきい値電圧とＳｉキャップ領域の厚さとの相関関係は、図２に示す実線（Ｂ）で表される。図２からわかるように、本実施形態のヘテロＭＯＳ１０では、従来のヘテロＭＯＳ１００に比べて、しきい値の変動が小さくなっている。さらに、Ｓｉキャップ領域２４のＰ型不純物濃度を多くした場合（Ｐ型不純物濃度１×１０18atoms・ｃｍ-3）には、従来のヘテロＭＯＳ１００の場合とは逆に、図２に示す破線（Ｃ）で表されるように、Ｓｉキャップ領域２４の厚さが大きくなるにつれて、しきい値電圧の絶対値は小さくなる。つまり、しきい値電圧は低くなる。これは、Ｓｉキャップ領域２４のうちドーピング濃度の高い領域が厚くなり、ＳｉＧｅチャネル領域２３のポテンシャルが低くなるからである。
【００４７】
　したがって、Ｓｉキャップ領域２４にＰ型不純物をドーピングすることによって、プロセスにおけるバラツキによってＳｉキャップ領域２４の厚さが増大しても、しきい値電圧の増大を抑えることができる。
【００４８】
　従来のヘテロＭＯＳ１００では、Ｓｉキャップ領域１０７は、加工時にＳｉＯ2熱酸化膜形成工程、洗浄工程などで膜減りするため、厚さを制御することが非常に困難である。従って、Ｓｉキャップ領域１０７の厚さにバラツキが生じやすい。このため、同一ウェハ内および各ウェハ間において、しきい値電圧のバラツキを生じさせる原因となっており、従来のヘテロＭＯＳにおける大きな問題となっている。
【００４９】
　しかし、本実施形態によれば、Ｓｉキャップ領域２４にＰ型不純物を適度にドーピングすることによって、プロセスにおけるバラツキによってＳｉキャップ領域２４の厚さが変動しても、しきい値電圧の変動を小さく抑えることができる。このことを、図３を参照しながさらに詳しく説明する。
【００５０】
　図３（Ａ）〜（Ｃ）は、上述の図２のシミュレーションに用いた不純物プロファイルを有する３種類のヘテロＭＯＳについて、ゼロバイアス時のバンドプロファイルを示す図である。図３（Ａ）〜（Ｃ）には、Ｓｉキャップ領域の厚さ１、２、５および１０ｎｍにおける、それぞれ４種類のバンドプロファイルを示している。
【００５１】
　図３（Ａ）に示すように、従来のヘテロＭＯＳ１００では、ＳｉＧｅチャネル領域２３の価電子帯のポテンシャル（図中の凸状部分）の絶対値が、Ｓｉキャップ領域２４の厚さの増大に伴って高くなっている。このことがしきい値電圧の上昇につながっている。
【００５２】
　一方、図３（Ｂ）に示すように、Ｓｉキャップ領域２４にＰ型不純物を5×1017atoms・cm-3程度ドーピングした本実施形態のヘテロＭＯＳ１０では、Ｓｉキャップ領域２４の厚さが変動しても、ＳｉＧｅチャネル領域２３の価電子帯のポテンシャル（図中の凸状部分）はほぼ一定であり、界面における価電子帯端のポテンシャルが±０．０５ｅＶの範囲内にある。つまり、しきい値電圧の変動が抑制されている。
【００５３】
　さらに、Ｓｉキャップ領域２４にドーピングされるＰ型不純物の濃度を高くした場合には、図３（Ｃ）に示すように、Ｓｉキャップ領域２４の厚さの増大に伴って、ＳｉＧｅチャネル領域２３の価電子帯のポテンシャル（図中の凸状部分）の絶対値は低くなっている。これは、図２において破線で示したしきい値電圧の低下と対応している。
【００５４】
　以上のことから、Ｓｉキャップ領域２４の厚さの変化に対して、しきい値電圧の変動を小さくするためには、ＳｉＧｅチャネル領域２３のポテンシャルがほぼ等しくなるようドーピング濃度を設定すればよいことがわかる。
【００５５】
　次に、上述のＳｉキャップ領域が異なる３種類のヘテロＭＯＳのＶｇ−Ｉｄ特性を、図４に示す。図４は、図２および図３に示した３種類のヘテロＭＯＳにおけるＶｇ−Ｉｄ特性のシミュレーション結果である。ここでは、Ｓｉキャップ領域２４およびＳｉキャップ領域１０７の厚さは５ｎｍである。
【００５６】
　図４に示すように、一点鎖線（Ａ）で表される従来のヘテロＭＯＳ１００に比べて、実線（Ｂ）で表されるＳｉキャップ領域２４にＰ型不純物を５×１０17atoms・cm-3程度ドーピングした本実施形態のヘテロＭＯＳ１０は、所定のドレイン電流を低いゲート電圧で流すことができる。さらに、Ｓｉキャップ領域２４にドーピングされるＰ型不純物の濃度を高くした場合には、破線（Ｃ）で表されるように、所定のドレイン電流をさらに低いゲート電圧で流すことができる。
【００５７】
　このことからわかるように、従来のへテロＭＯＳ１００に比べて、Ｓｉキャップ領域２４にＰ型不純物をドーピングした本実施形態のヘテロＭＯＳ１０は、しきい値電圧を小さくすることができるという効果が有る。なお、Ｓｉキャップ領域２４の厚さの変動に伴う、ヘテロＭＯＳのしきい値電圧の変動を抑制するためには、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度は、１×１０17atoms・cm-3以上であればよい。また、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度が１×１０18atoms・cm-3以下であることが好ましい。これは、図２および図３に示すように、上記のＰ型不純物の濃度の範囲では、Ｓｉキャップ領域２４の厚さの変動に伴うヘテロＭＯＳのしきい値電圧の変動を抑制する効果が高いからである。
【００５８】
　図５は、ヘテロＭＯＳにおいて、ゲート電圧を印加することによって、ゲート絶縁膜１２（ＳｉＯ2）／Ｓｉキャップ領域２４の界面（寄生チャネル）、およびＳｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界面（チャネル）に蓄積されるホールのピーク濃度をゲート電圧に対してプロットしたものである。
【００５９】
　図５に示すように、Ｎ型不純物（濃度１×１０17atoms・ｃｍ-3）がドーピングされたＳｉキャップ領域１０７を備える従来のヘテロＭＯＳ１００（一点鎖線（Ａ））では、Ｓｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界面に蓄積されるホール数が寄生チャネルのホール数より大きい範囲は、図中の電圧範囲Ａである。一方、Ｓｉキャップ領域２４にＰ型不純物がドーピングされたＳｉキャップ領域２４を備える本実施形態のヘテロＭＯＳ１０では、Ｓｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界面に蓄積されるホール数が寄生チャネルのホール数より大きい範囲が、Ｐ型不純物濃度が５×１０17atoms・ｃｍ-3（実線（Ｂ））、１×１０18atoms・ｃｍ-3（破線（Ｃ））と増大するにつれて、図中の電圧範囲Ｂ、Ｃと順次拡大していることがわかる。これは、従来のヘテロＭＯＳ１００において問題となっている寄生チャネルを抑制し、高い駆動力を得ることができることを示している。
【００６０】
　以上に述べたように、Ｓｉキャップ領域２４にＰ型不純物を適度に導入することによって、Ｓｉキャップ領域２４の厚さの変動に伴う、ヘテロＭＯＳのしきい値電圧の変動を抑制することが可能となる。従って、プロセスのバラツキに起因したＳｉキャップ領域２４の厚さにバラツキが生じた場合にも、同一ウェハ内、各ウェハ間、ロット間におけるしきい値のバラツキを低減することができる。特に、本実施形態のヘテロＭＯＳ１０を複数個用いて集積回路を構成する場合、各ヘテロＭＯＳ１０の間でしきい値電圧のバラツキをより低減するためには、各ヘテロＭＯＳ１０におけるＳｉキャップ領域２４の厚さもあまり変化しないことが好ましく、具体的には１０ｎｍ以下であることが好ましい。
【００６１】
　また、ヘテロＭＯＳのしきい値電圧を下げることも可能である。さらに、従来のヘテロＭＯＳで課題となっている寄生チャネルを抑制し、高い駆動力を実現することができる。
【００６２】
　なお、本実施形態では、ＳｉＧｅチャネル領域２３を用いたＰチャネルへテロＭＯＳについて示したが、本発明は、この構造に限られるものではなく、全ての導電型を逆に入れ替えたＮチャネルへテロＭＯＳとしても同様の効果が得られる。つまり、へテロＭＯＳの構造が、チャネル領域とゲート絶縁膜の間に存在し、チャネル領域とヘテロ接合を形成する半導体層（本実施形態のＳｉキャップ領域２４に対応する）に、チャネルを走行するキャリアと導電性が同一となる不純物を適度にドーピングした構造であれば、ヘテロＭＯＳにおけるしきい値電圧の変動を抑制することができる。例えば、ＳｉＧｅチャネル領域２３に代えて、Ｓｉ1-xＣxからなるチャネル領域を用い、Ｎ型不純物がドーピングされたＳｉキャップ領域を用いて、ＮチャネルヘテロＭＯＳとしてもよい。また、ＳｉＧｅＣをチャネルに用い、Ｎ型不純物がドーピングされたＳｉキャップ領域を用いたＮチャネルヘテロＭＯＳ、あるいはＰ型不純物ドーピングされたＳｉキャップ領域を用いたＰチャネルヘテロＭＯＳとしてもよい。また、これらを集積したＣＭＯＳとしてもよい。
【００６３】
　（実施形態２）
　次に、本実施形態のヘテロＤＴＭＯＳの構成を説明する。図６は、ＳｉＧｅ層をチャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０の断面構造を示す。図７は、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０の上面図である。
【００６４】
　図６に示すように、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０は、Ｐ型のＳｉ基板１１と、Ｓｉ基板１１の上に設けられたＳｉＯ2膜（約６ｎｍ）からなるゲート絶縁膜１２と、高濃度のＰ型不純物を含むポリシリコンからなり、ゲート絶縁膜１２の上に設けられたゲート電極１３と、ゲート絶縁膜１２の上に形成され、ゲート電極１３の側面を覆うサイドウォールスペーサ１４とを備えている。
【００６５】
　図６に示す本実施形態のＰチャネルヘテロＤＴＭＯＳ６０は、その製造工程において、Ｓｉ基板１１の上部に、結晶成長前にあらかじめイオン注入によって高濃度のＮ型不純物（２×１０18atoms・ｃｍ-3）が導入されて、Ｓｉ層１５が形成されている。このＳｉ層１５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に形成されている。
【００６６】
　さらに、本実施形態のＰチャネルヘテロＤＴＭＯＳ６０において、Ｓｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳｉ層１８のうち、ゲート電極１３の両側方に位置する領域には、高濃度のＰ型不純物を含むソース領域１９及びドレイン領域２０が設けられている。
【００６７】
　また、Ｓｉ層１５のうち、ソース領域１９とドレイン領域２０との間の領域は、高濃度のＮ型不純物を含むＳｉボディ領域２１となっている。Ｓｉボディ領域２１とゲート電極１３とは、配線２５で電気的に短絡されている。具体的には、図７に示すように、ゲート電極１３とＳｉボディ領域２１とが、チャネルが形成される領域外で直接接続されている。
【００６８】
　Ｓｉ層１６およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープされていないアンドープ層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソース領域１９とドレイン領域２０との間の領域は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１０17atoms・ｃｍ-3）が導入されたＳｉキャップ領域２４となっている。なお、ゲート絶縁膜１２は、Ｓｉ層１８を熱酸化することによって形成されている。本実施形態のＰチャネルヘテロＭＯＳ１０の動作時には、ゲート電極１３に印加されるゲートバイアス電圧によって、ＳｉＧｅチャネル領域２３およびＳｉキャップ領域２４は空乏化し、正孔がＳｉＧｅチャネル領域２３を走行する。
【００６９】
　Ｓｉ層１６の厚さは１０ｎｍであり、ＳｉＧｅ層１７、つまり、ＳｉＧｅチャネル領域２３の厚さは１５ｎｍである。また、ＳｉＧｅチャネル領域２３におけるＧｅ含有率は３０％である。
【００７０】
　上述の内容からわかるように、基本的には、上記実施形態１で示したヘテロＭＯＳの構造と同じであるが、ゲート電極１３とＳｉボディ領域２１が電気的に短絡されている点が異なる。
【００７１】
　本実施形態のヘテロＤＴＭＯＳ６０では、図６に示すように、ゲート電極１３と、Ｓｉボディ領域２１とが短絡されている。このため、ゲート電極１３にゲートバイアス電圧が印加されると、Ｓｉボディ領域２１を介してＳｉチャネル領域２３にゲートバイアス電圧と同じ大きさの順方向バイアス電圧が印加されることになる。これにより、ゲートバイアスオフ時には通常のＭＯＳトランジスタと同じ状態となり、また、ゲートバイアスオン時には、ゲートバイアス電圧の増大にともなってＳｉボディ領域２１が順方向にバイアスされていくので、しきい値電圧が低下していく。従って、従来のＳｉ基板を用いたＤＴＭＯＳに比べて、低いしきい値電圧で動作させることができる。
【００７２】
　また、本実施形態のヘテロＤＴＭＯＳ６０では、基板バイアス係数γを大きくできるので、動作時のしきい値が大きく低下し、実効的なゲートオーバードライブ量が増大する。この結果、高いオン電流を得ることができる。つまり、ヘテロＤＴＭＯＳ６０によれば、低電圧でも高い電流駆動力、および速いスイッチング速度を実現することができる。
【００７３】
　図８は、従来のヘテロＭＯＳ１００において、ゲート電極１３とＳｉボディ領域２１が電気的に短絡されているヘテロＤＴＭＯＳ（以下、従来型へテロＤＴＭＯＳと称す）と、Ｓｉキャップ領域２４にＰ型の不純物を導入した本実施形態のヘテロＤＴＭＯＳ６０とについて、しきい値電圧とＳｉキャップ領域の厚さとの相関関係を表す。
【００７４】
　従来型ヘテロＤＴＭＯＳでは、Ｓｉキャップ領域１０７にＮ型不純物がドーピングされており、しきい値電圧とＳｉキャップ領域の厚さとの相関関係は、図８に示す一点鎖線（ａ）で表される。
【００７５】
　一方、Ｐ型不純物が５×１０17atoms・ｃｍ-3程度ドーピングされたＳｉキャップ領域２４を備える本実施形態のヘテロＤＴＭＯＳ６０では、しきい値電圧とＳｉキャップ領域２４の厚さとの相関関係は、図８に示す実線（ｂ）で表される。図８からわかるように、本実施形態のヘテロＤＴＭＯＳ６０では、従来型ヘテロＤＴＭＯＳに比べて、しきい値の変動が小さくなっている。さらに、Ｓｉキャップ領域２４のＰ型不純物濃度を多くした場合（Ｐ型不純物濃度１×１０18atoms・ｃｍ-3：図８中の破線（ｃ））には、従来型ヘテロＤＴＭＯＳの場合（一点鎖線（ａ））とは逆に、Ｓｉキャップ領域２４の厚さを大きくなるにつれて、しきい値電圧の絶対値は小さくなる。つまり、しきい値電圧は低くなる。これは、Ｓｉキャップ領域２４のうちドーピング濃度の高い領域が厚くなり、ＳｉＧｅチャネル領域２３のポテンシャルが低くなるからである。
【００７６】
　また、上記実施形態１で示したヘテロＭＯＳ１０における、しきい値電圧の変動に比べて、その変化量が小さくなっている。このことから、上記実施形態１のヘテロＭＯＳ１０に比べて、本実施形態のヘテロＤＴＭＯＳ６０の方が、しきい値電圧の安定化に対して有効であることがわかる。なお、Ｓｉキャップ領域２４の厚さの変動に伴う、ヘテロＤＴＭＯＳのしきい値電圧の変動を抑制するためには、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度は、１×１０17atoms・cm-3以上であればよい。また、Ｓｉキャップ領域２４に含まれるＰ型不純物の濃度が１×１０18atoms・cm-3以下であることが好ましい。これは、図８に示すように、上記のＰ型不純物の濃度の範囲では、Ｓｉキャップ領域２４の厚さの変動に伴うヘテロＭＯＳのしきい値電圧の変動を抑制する効果が高いからである。
【００７７】
　図９は、従来型へテロＤＴＭＯＳと、Ｓｉキャップ領域２４にＰ型不純物を導入した本実施形態のヘテロＤＴＭＯＳ６０とについて、Ｖｇ−Ｉｄ特性をシミュレーションした結果を示す。ここでは、従来型へテロＤＴＭＯＳのＳｉキャップ領域１０７、および本実施形態のヘテロＤＴＭＯＳ６０のＳｉキャップ領域２４の厚さは、いずれも５ｎｍである。
【００７８】
　図９において、一点鎖線（ａ）で表される従来型へテロＤＴＭＯＳと、実線（ｂ）で表される本実施形態のヘテロＤＴＭＯＳ６０とを比較すると、しきい値電圧を小さくすることができることがわかる。
【００７９】
　一般に、ＤＴＭＯＳでは、Ｐ型のゲート−Ｎ型のボディ（ベース）−Ｐ型のソース領域１９（エミッタ）・ドレイン領域２０（コレクタ）間に横方向の寄生バイポーラトランジスタが発生し、このトランジスタがオンして流れるボディ電流が実用上問題となることがある。
【００８０】
　しかし、図９に示すように、従来型へテロＤＴＭＯＳと、本実施形態のヘテロＤＴＭＯＳ６０との間では、ボディ電流に変化がない。つまり、本実施形態のヘテロＤＴＭＯＳ６０では、ボディ電流とドレイン電流の差が拡大され、ボディ電流で制限される動作電圧範囲の拡大を図ることができる。
【００８１】
　図１０は、従来型ヘテロＤＴＭＯＳ（ボディ領域２１のＮ型不純物濃度：２×１０18atoms・ｃｍ-3）と本実施形態のヘテロＤＴＭＯＳ６０とのしきい値が等しくなるように、本実施形態のヘテロＤＴＭＯＳ６０のＳｉボディ領域２１のＮ型不純物濃度を高く（２×１０19atoms・ｃｍ-3）設定し、それぞれのヘテロＤＴＭＯＳのＶｇ−Ｉｄ特性を示した図である。
【００８２】
　本実施形態によれば、Ｓｉキャップ領域２４にＰ型不純物をドーピングすることによって、しきい値が低下する分、ボディ領域２１の不純物濃度を高く設定できる。ボディ領域２１の不純物濃度が高くなると、ソース−ボディ間のビルトインポテンシャルが増大する。従って、横方向の寄生バイポーラトランジスタに発生するボディ電流を低く抑制することができる。すなわち、動作電圧範囲の拡大が図れる。さらに、ボディ領域２１の不純物濃度を高くすると、ソース−ドレイン間に電圧を印加したときに、ソース領域１９およびドレイン領域２０からの空乏層の広がりが抑制される。従って、ボディ濃度を高くしても低いしきい値電圧を保つことができ、ゲート長を短くした場合に生じるショートチャネル効果も十分に抑制することができる。なお、本実施形態では、Ｓｉボディ領域２１の不純物濃度を２×１０19atoms・ｃｍ-3に設定しているが、５×１０18atoms・ｃｍ-3以上であれば、同様の効果が得られる。
【００８３】
　以上に述べたように、Ｓｉキャップ領域２４にＰ型不純物を適度にドーピングすることによって、Ｓｉキャップ領域の厚さの変動に伴う、しきい値電圧の変動を抑制することが可能となる。従って、プロセスのバラツキに起因したＳｉキャップ領域２４の厚さにバラツキが生じた場合にも、同一ウェハ内、各ウェハ間、ロット間におけるしきい値のバラツキを低減することができる。特に、本実施形態のヘテロＤＴＭＯＳ２０を複数個用いて集積回路を構成する場合、各ヘテロＤＴＭＯＳ６０の間でしきい値電圧のバラツキをより低減するためには、各ヘテロＤＴＭＯＳ６０におけるＳｉキャップ領域２４の厚さもあまり変化しないことが好ましく、具体的には１０ｎｍ以下であることが好ましい。
【００８４】
　また、Ｓｉキャップ領域２４にＰ型不純物を適度にドーピングすることによって、しきい値電圧を下げることも可能である。
【００８５】
　さらに、ヘテロＤＴＭＯＳ構造で課題となっているボディ電流を抑制し、広い動作電圧範囲を実現することができ、ショートチャネル効果を十分抑制することができる。
【００８６】
　なお、本実施形態では、ＳｉＧｅチャネル領域２３を用いたＰチャネルへテロＤＴＭＯＳについて示したが、本発明は、この構造に限られるものではなく、全ての導電型を逆に入れ替えたＮチャネルへテロＭＯＳとしても同様の効果が得られる。つまり、へテロＤＴＭＯＳの構造が、チャネル領域とゲート絶縁膜の間に存在し、チャネル領域とヘテロ接合を形成する半導体層（本実施形態のＳｉキャップ領域２４に対応する）に、チャネルを走行するキャリアと導電性が同一となる不純物を適度にドーピングした構造であれば、しきい値電圧の変動が抑制されたヘテロＤＴＭＯＳを得ることができる。例えば、ＳｉＧｅチャネル領域２３に代えて、Ｓｉ1-xＣxからなるチャネル領域を用い、Ｎ型不純物がドーピングされたＳｉキャップ領域を用いて、ＮチャネルへテロＤＴＭＯＳとしてもよい。また、ＳｉＧｅＣをチャネルに用い、Ｎ型不純物がドーピングされたＳｉキャップ領域を用いたＮチャネルへテロＤＴＭＯＳ、あるいはＰ型不純物ドーピングされたＳｉキャップ領域を用いたＰチャネルへテロＤＴＭＯＳとしてもよい。また、これらを集積した相補型のＤＴＭＯＳとしてもよい。
【００８７】
　（実施形態３）
　本実施形態では、相補型ヘテロＭＯＳの構成を説明する。図１１は、ＳｉＧｅ層をチャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本実施形態の相補型ヘテロＭＯＳ７０の断面構造を示す。
【００８８】
　図１１に示すように、本実施形態の相補型ヘテロＭＯＳ７０は、Ｓｉ層１５ａと、Ｓｉ層１５ａに酸素イオンを注入するなどの方法により形成された埋め込み酸化膜１５ｂと、埋め込み酸化膜１５ｂの上に設けられたＰチャネルヘテロＭＯＳ（以下、Ｐ−ヘテロＭＯＳと称す）用の半導体層３０と、埋め込み酸化膜１５ｂの上に設けられたＮチャネルヘテロＭＯＳ（以下、Ｎ−ヘテロＭＯＳと称す）用の半導体層９０とを有している。半導体層３０の上には、ＳｉＯ2膜（約６ｎｍ）からなるゲート絶縁膜１２と、高濃度のＰ型不純物を含むポリシリコンからなり、ゲート絶縁膜１２の上に設けられたゲート電極１３と、ゲート絶縁膜１２の上に形成され、ゲート電極１３の側面を覆うサイドウォールスペーサ１４とが設けられている。また、半導体層９０の上には、ＳｉＯ2膜（約６ｎｍ）からなるゲート絶縁膜７２と、高濃度のＮ型不純物を含むポリシリコンからなり、ゲート絶縁膜７２の上に設けられたゲート電極７３と、ゲート絶縁膜７２の上に形成され、ゲート電極７３の側面を覆うサイドウォールスペーサ７４とが設けられている。
【００８９】
　本実施形態の相補型ヘテロＭＯＳ７０の製造工程において、Ｐ−ヘテロＭＯＳ用の半導体層３０には、結晶成長前にあらかじめイオン注入によって高濃度のＮ型不純物（２×１０18atoms・ｃｍ-3）が導入されて、Ｓｉ層１５が形成されている。このＳｉ層１５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ層１６と、ＳｉＧｅ層１７と、Ｓｉ層１８とが順に形成されている。さらに、Ｓｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳｉ層１８のうち、ゲート電極１３の両側方に位置する領域には、高濃度のＰ型不純物を含むソース領域１９及びドレイン領域２０が設けられている。
【００９０】
　Ｓｉ層１５のうち、ソース領域１９とドレイン領域２０との間の領域は、高濃度のＮ型不純物を含むＳｉボディ領域２１となっている。Ｓｉ層１６およびＳｉＧｅ層１７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｎ型不純物がドープされていないアンドープ層となっており、Ｓｉ層１６およびＳｉＧｅ層１７のうち、ソース領域１９とドレイン領域２０との間の領域は、それぞれ低濃度のＮ型不純物を含むＳｉバッファ領域２２、および低濃度のＮ型不純物を含むＳｉＧｅチャネル領域２３となっている。Ｓｉ膜１８のうちゲート絶縁膜１２の直下に位置する領域は、Ｐ型不純物（５×１０17atoms・ｃｍ-3）が導入されたＳｉキャップ領域２４となっている。なお、ゲート絶縁膜１２は、Ｓｉ層１８を熱酸化することによって形成されている。
【００９１】
　また、Ｎ−ヘテロＭＯＳ用の半導体層９０にも、結晶成長前にあらかじめイオン注入によって高濃度のＰ型不純物（２×１０18atoms・ｃｍ-3）が導入されて、Ｓｉ層７５が形成されている。このＳｉ層７５上に、ＵＨＶ−ＣＶＤ法によりエピタキシャル成長されたＳｉ層７６と、ＳｉＧｅ層７７と、Ｓｉ層７８とが順に形成されている。さらに、Ｓｉ層７５、Ｓｉ層７６、ＳｉＧｅ層７７およびＳｉ層７８のうち、ゲート電極７３の両側方に位置する領域には、高濃度のＮ型不純物を含むソース領域７９及びドレイン領域８０が設けられている。
【００９２】
　Ｓｉ層７５のうち、ソース領域７９とドレイン領域８０との間の領域は、高濃度のＰ型不純物を含むＳｉボディ領域８１となっている。Ｓｉ層７６およびＳｉＧｅ層７７は、いずれもａｓ−ｇｒｏｗｎの状態では、Ｐ型不純物がドープされていないアンドープ層となっており、Ｓｉ層７６およびＳｉＧｅ層７７のうち、ソース領域７９とドレイン領域８０との間の領域は、それぞれ低濃度のＰ型不純物を含むＳｉバッファ領域８２、および低濃度のＰ型不純物を含むＳｉＧｅ領域８３となっている。Ｓｉ膜７８のうちゲート絶縁膜７２の直下に位置する領域は、Ｓｉチャネル領域８４となっている。特に、本実施形態のＮ−ヘテロＭＯＳのＳｉチャネル領域８４は、ａｓ−ｇｒｏｗｎの状態では不純物がドープされていないアンドープ層となっている。
【００９３】
　Ｓｉ層１６および７６の厚さは１０ｎｍであり、ＳｉＧｅ層１７および７７、つまり、ＳｉＧｅチャネル領域２３およびＳｉＧｅ領域８３の厚さは１５ｎｍである。また、ＳｉＧｅチャネル領域２３およびＳｉＧｅ領域８３におけるＧｅ含有率は３０％である。
【００９４】
　以上の説明からわかるように、本実施形態の相補型ヘテロＭＯＳ７０は、ＳＯＩ基板上に形成された、上記実施形態１のヘテロＭＯＳ１０とほぼ同じ構造のＰ−ヘテロＭＯＳと、上記実施形態１のヘテロＭＯＳ１０とほぼ同じ構造であるが、ヘテロＭＯＳ１０の各部の導電型を全て逆に入れ替わっており、更にＳｉチャネル領域８４にはＰ型不純物がドーピングされていない点が異なるＮ−ヘテロＭＯＳとを備えている。
【００９５】
　次に、本実施形態の相補型ヘテロＭＯＳの製造方法を、図１２を参照しながら説明する。図１２は、本実施形態の相補型ヘテロＭＯＳ７０の製造方法を表す工程断面図である。
【００９６】
　まず、図１２（ａ）に示す工程で、Ｓｉ層１５ａと、埋め込み酸化膜１５ｂと、Ｓｉ層１５ｃとからなるＳＯＩ基板７１を用意する。続いて、イオン注入によって、Ｓｉ層１５ｃに濃度が約２×１０18atoms ・cm-3の不純物が導入されたｎ+Ｓｉ領域（Ｐ−ヘテロＭＯＳ領域）とｐ+Ｓｉ領域（Ｎ−ヘテロＭＯＳ領域）とを形成する。続いて、このＳｉ層１５ｃ上に、ＵＨＶ−ＣＶＤ法を用いたエピタキシャル成長によって、Ｓｉ層１６ａと、ＳｉＧｅ層１７ａと、Ｓｉ層１８ａとを順に形成する。このとき、上記各層はアンドープ層であり、Ｓｉ層１６ａの厚みが１０ｎｍ、ＳｉＧｅ層１７ａの厚みが１５ｎｍ、Ｓｉ層１８ａの厚みが５ｎｍとなり、ＳｉＧｅ層１７ａにおけるＧｅ含有率が３０％となるように各層を形成する。
【００９７】
　次に、図１２（ｂ）に示す工程で、Ｎ−ヘテロＭＯＳ領域の上にレジストマスクを堆積する。続いて、レジストマスクをマスクとして、Ｐ−ヘテロＭＯＳ領域のＳｉ層１８ａに濃度が約５×１０17atoms・ｃｍ-3のＰ型不純物をイオン注入により導入する。
【００９８】
　次に、図１２（ｃ）に示す工程で、レジストマスクを除去した後、Ｐ−ヘテロＭＯＳ領域およびＮ−ヘテロＭＯＳ領域のＳｉ層１８ａ上に、それぞれゲート絶縁膜１２および７２を形成し、その上に高濃度のＮ型不純物がドープされたポリシリコンからなるｎ+型のゲート電極１３と、高濃度のＰ型不純物がドープされたポリシリコンからなるｐ+ 型のゲート電極７３とをそれぞれ形成する。その後、ゲート電極７３の側面を覆うサイドウォールスペーサ１４および７４を形成する。
【００９９】
　次に、図１２（ｄ）に示す工程で、各ゲート電極と各サイドウォールスペーサとをマスクとして、高濃度の不純物イオンを注入することによって、ｎ+型のソース領域１９およびドレイン領域２０と、ｐ+型のソース領域７９およびドレイン領域８０とを形成する。
【０１００】
　続いて、トレンチ８６を形成することによって、Ｐ−ヘテロＭＯＳ領域とＮ−ヘテロＭＯＳ領域とを分離する。このことによって、Ｐ−ヘテロＭＯＳ領域にはＳｉ層１５、Ｓｉ層１６、ＳｉＧｅ層１７およびＳｉ層１８が形成され、Ｎ−ヘテロＭＯＳ領域にＳｉ層７５、Ｓｉ層７６、ＳｉＧｅ層７７およびＳｉ層７８が形成される。
【０１０１】
　このとき、ソース領域１９とドレイン領域２０との間の領域には、Ｓｉボディ領域２１、Ｓｉバッファ領域２２、ＳｉＧｅチャネル領域２３、およびＳｉキャップ領域２４が形成される。また、ソース領域７９とドレイン領域８０との間の領域には、Ｓｉボディ領域８１、Ｓｉバッファ領域８２、ＳｉＧｅ領域８３、およびＳｉチャネル領域８４が形成される。
【０１０２】
　以上の工程からなる製造方法により、相補型ヘテロＭＯＳ７０が得られる。
【０１０３】
　上述の製造方法を用いることで、簡単な製造方法で、高性能のヘテロＭＯＳを用いたＣＭＯＳデバイスを作製することができる。なお、Ｐ−ヘテロＭＯＳ、Ｎ−ヘテロＭＯＳのそれぞれにおいて、ゲート電極とＳｉボディ領域とをコンタクトによって接続することによって、相補型ヘテロＤＴＭＯＳとしてもよい。
【０１０４】
　本実施形態によれば、Ｐ−ヘテロＭＯＳのＳｉキャップ領域２４にＰ型不純物を適度に導入することによって、Ｓｉキャップ領域２４の厚さの変動に伴う、ヘテロＭＯＳのしきい値電圧の変動を抑制することが可能となる。従って、プロセスのバラツキに起因したＳｉキャップ領域２４の厚さにバラツキが生じた場合にも、同一ウェハ内、各ウェハ間、ロット間におけるしきい値のバラツキを低減することができる。また、Ｐ−ヘテロＭＯＳのしきい値電圧を下げることも可能である。さらに、従来のヘテロＭＯＳで課題となっている寄生チャネルを抑制し、高い駆動力を実現することができる。
【０１０５】
　さらに、本実施形態の相補型ヘテロＭＯＳ７０では、Ｎ−ヘテロＭＯＳのＳｉチャネル領域８４には、Ｐ型不純物がドーピングされていない。このため、Ｎ−ヘテロＭＯＳの特性を損なうことがない。このことを、図１３（ａ）および（ｂ）を用いて更に説明する。図１３（ａ）は、本実施形態の相補型ヘテロＭＯＳ７０が備えるＰ−ヘテロＭＯＳのゲートバイアス電圧が印加されたときのバンドプロファイルを示す図であり、図１３（ｂ）は、本実施形態の相補型ヘテロＭＯＳ７０が備えるＮ−ヘテロＭＯＳのゲートバイアス電圧が印加されたときのバンドプロファイルを示す図である。
【０１０６】
　図１３（ａ）に示すように、Ｐ−ヘテロＭＯＳでは、チャネルがＳｉＧｅチャネル領域２３に形成され、正孔が走行する。
【０１０７】
　図１３（ｂ）に示すように、Ｎ−ヘテロＭＯＳでは、チャネルがＳｉチャネル領域８４に形成され、電子が走行する。上述の相補型ヘテロＭＯＳ７０の製造方法において、図１２（ａ）に示す工程で、Ｓｉ層１８ａにＰ型不純物をインサイチュドーピングによって導入しながら形成した場合、最終的にＰ型不純物がドーピングされたＳｉ層７８が形成される。このため、Ｓｉチャネル領域８４の価電子帯は、図１３（ｂ）中の破線で示されるようなポテンシャルを有するようになり、しきい値電圧が上昇する。
【０１０８】
　しかしながら、本実施形態では、図１２（ａ）に示す工程で、Ｐ型不純物のインサイチュドーピングは行なわず、Ｐ−ヘテロＭＯＳ領域に位置するＳｉ層１８ａにのみイオン注入によってＰ型不純物を導入する。このため、最終的にＳｉ層７８にはＰ型不純物がほとんど導入されない。従って、Ｓｉチャネル領域８４の価電子帯は、図１３（ｂ）中の実線で示されるようなポテンシャルを有するようになる。このことによって、Ｎ−ヘテロＭＯＳにおけるしきい値電圧の上昇が抑制されるので、Ｎ−ヘテロＭＯＳの特性を損なうことがほとんどない。
【０１０９】
　図１４は、本実施形態の相補型ヘテロＭＯＳが備えるＰ−ヘテロＭＯＳの、Ｓｉボディ領域２１、Ｓｉバッファ領域２２、ＳｉＧｅチャネル領域２３、およびＳｉキャップ領域２４におけるＧｅ組成および不純物プロファイルを示す。
【０１１０】
　図１４に示すように、Ｐ型不純物の濃度は、Ｓｉキャップ領域２４の表面において、最も濃度が高く（５×１０17atoms・ｃｍ-3）、表面からの深さが増すにつれて、濃度が低下している。
【０１１１】
　このように、本実施形態の相補型ヘテロＭＯＳの製造方法では、イオン注入によってＰ型不純物を導入することによってＳｉキャップ領域２４を形成しているので、Ｓｉキャップ領域２４の下方に位置する領域にＰ型不純物が到達することがある。Ｓｉキャップ領域２４の下方に位置する領域にＰ型不純物が到達すると、Ｓｉキャップ領域２４／ＳｉＧｅチャネル領域２３の界面以外に、Ｓｉキャップ領域２４の表面から深い領域（例えば、Ｓｉバッファ領域２２）に正孔が走行する領域が形成されることがある。このため、ゲート電極１３に印加されるゲートバイアス電圧によって、ドレイン電流のオンオフを制御することが困難になる。つまり、Ｐ−ヘテロＭＯＳの特性が低下する。
【０１１２】
　従って、できるだけＳｉバッファ領域２２にＰ型不純物が到達しないようにイオン注入の条件を調節することが好ましく、また、Ｓｉキャップ領域２４またはＳｉＧｅチャネル領域２３において、Ｐ型不純物の濃度が最も高くなるようにする（すなわち、Ｓｉキャップ領域２４またはＳｉＧｅチャネル領域２３に、Ｐ型不純物プロファイルのピークが存在する）ことが好ましい。特に、Ｓｉキャップ領域２４において、Ｐ型不純物の濃度が最も高くなっていることが好ましく、本実施形態のように、Ｓｉキャップ領域２４の表面で最も濃度が高くなっていることが更に好ましい。
【０１１３】
　このように、本実施形態によれば、Ｎ−ヘテロＭＯＳの特性を損なうことなく、高性能なＰ−ヘテロＭＯＳを備えた相補型ヘテロＭＯＳが得られる。
【産業上の利用可能性】
【０１１４】
　本発明は、ヘテロ接合ＭＯＳトランジスタ、ヘテロ接合ＤＴＭＯＳトランジスタなど、ヘテロ接合をチャネル領域に用いた電界効果トランジスタに利用される。
【図面の簡単な説明】
【０１１５】
【図１】本発明のヘテロＭＯＳの断面構造を示す図
【図２】従来のヘテロＭＯＳと、本発明のヘテロＭＯＳとについて、しきい値電圧とＳｉキャップ領域の厚さとの相関関係を表す図
【図３】図３（Ａ）〜（Ｃ）は、図２のシミュレーションに用いた不純物プロファイルを有する３種類のヘテロＭＯＳについて、ゼロバイアス時のバンドプロファイルを示す図
【図４】Ｓｉキャップ領域が異なる３種類のヘテロＭＯＳのＶｇ−Ｉｄ特性を示す図
【図５】ヘテロＭＯＳにおいて、チャネルと寄生チャネルとに蓄積されるホールのピーク濃度をゲート電圧に対してプロットした図
【図６】本発明のヘテロＤＴＭＯＳの断面構造を示す図
【図７】本発明のヘテロＤＴＭＯＳの上面図
【図８】従来型へテロＤＴＭＯＳと、本発明のヘテロＤＴＭＯＳとについて、しきい値電圧とＳｉキャップ領域の厚さとの相関関係を表す図
【図９】従来型へテロＤＴＭＯＳと、本発明のヘテロＤＴＭＯＳとについて、それぞれのＶｇ−Ｉｄ特性をシミュレーションした結果を示す図
【図１０】従来型ヘテロＤＴＭＯＳと、本発明のヘテロＤＴＭＯＳについて、それぞれのＶｇ−Ｉｄ特性を示す図
【図１１】図１１は、ＳｉＧｅ層をチャネル領域として用い、Ｓｉ／ＳｉＧｅヘテロ接合を利用した、本発明の相補型ヘテロＭＯＳの断面構造を示す図
【図１２】図１２は、本発明の相補型ヘテロＭＯＳ７０の製造方法を表す工程断面図
【図１３】図１３（ａ）は、本発明の相補型ヘテロＭＯＳが備えるＰ−ヘテロＭＯＳのゲートバイアス電圧が印加されたときのバンドプロファイルを示す図であり、図１３（ｂ）は、本発明の相補型ヘテロＭＯＳが備えるＮ−ヘテロＭＯＳのゲートバイアス電圧が印加されたときのバンドプロファイルを示す図
【図１４】図１４は、本発明の相補型ヘテロＭＯＳが備えるＰ−ヘテロＭＯＳの、Ｓｉボディ領域、Ｓｉバッファ領域、ＳｉＧｅチャネル領域およびＳｉキャップ領域におけるＧｅ組成および不純物プロファイルを示す図
【図１５】従来のヘテロＭＯＳの構造を示す図
【図１６】従来のヘテロＭＯＳにおける、しきい値電圧のＳｉキャップ領域の厚さに対する依存性をシミュレーションした結果を示す図
【符号の説明】
【０１１６】
　１０、１００　ヘテロＭＯＳ
　１１、１０１　Ｓｉ基板
　１２、７２、１０２　ゲート絶縁膜
　１３、７３、１０３　ゲート電極
　１４、７４、１０４　サイドウォールスペーサ
　１５、１６、１８、７５、７６、７８　Ｓｉ層
　１５ａ、１５ｃ　Ｓｉ層
　１５ｂ　埋め込み酸化膜
　１７、７７　ＳｉＧｅ層
　１９、７９、１０５　ソース領域
　２０、８０、１０６　ドレイン領域
　２１、８１、１１０　Ｓｉボディ領域
　２２、８２、１０９　Ｓｉバッファ領域
　２３、１０８　ＳｉＧｅチャネル領域
　２４、１０７　Ｓｉキャップ領域
　２５　配線
　６０　ヘテロＤＴＭＯＳ
　７０　相補型ヘテロＭＯＳ
　７１　ＳＯＩ基板
　８３　ＳｉＧｅ領域
　８４　Ｓｉチャネル領域
　８５　レジストマスク
　８６　トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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