(57)【要約】【課題】Ｎビットプリフェッチ構造で２Ｎビットプリフェッチスキームを具現するメモリ装置及びそのメモリ装置の２Ｎビットプリフェッチ方法及び自動プリチャージ方法を提供する。【解決手段】集積回路メモリ装置は、Ｎ個のデータビットを並列に書き込むメモリセルアレイと外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路を含む。書込みデータ経路は、２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、２Ｎ個のスイッチと、並列にＮ個のデータビットをメモリセルアレイに書き込むために２Ｎ個のスイッチのうち少なくともＮ個とメモリセルアレイとを連結させるＮ個のデータラインを含む。これにより、ローカルデータライン及びグロ−バルデータラインの数が減少する。【選択図】図９Ａ
2004362756.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
Ｎ個のデータビットを並列に前記メモリセルアレイに書き込むために前記２Ｎ個のスイッチのうち少なくともＮ個のスイッチと連結されるＮ個のデータラインと、  を具備することを特徴とする集積回路装置。
【請求項２】
前記書込みデータ経路は、
前記外部ターミナルと連結される第１及び第２直列−並列変換部と、
Ｎ個の第１グローバルデータラインとＮ個の第２グローバルデータラインとを具備し、
前記２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２データバッファとを含んで構成され、
前記２個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとを含んで構成され、
前記Ｎ個の第１書込みデータバッファは、第１直列ー並列変換部に連結され、前記Ｎ個の第１グローバルデータラインのそれぞれは、前記Ｎ個の第１スイッチのそれぞれと前記Ｎ個の第１書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個の第２書込みデータバッファは、第２直列−並列変換部に連結され、前記Ｎ個の第２グローバルデータラインのそれぞれは、前記Ｎ個の第２スイッチのそれぞれと前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個のデータラインは、Ｎ個のローカルデータラインであり、
前記Ｎ個のローカルデータラインのそれぞれは、前記Ｎ個の第１スイッチ及び前記Ｎ個の第２スイッチと前記メモリセルアレイとの間にそれぞれ連結されることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記書込みデータ経路は、
前記第１及び第２直列−並列変換部のうち何れか１つと前記Ｎ個の第１書込みデータバッファ及び前記Ｎ個の第２書込みデータバッファのうち何れか１つとの間にそれぞれ連結される第１及び第２データオーダリング回路をさらに具備することを特徴とする請求項２に記載の集積回路装置。
【請求項４】
前記Ｎ個の第１スイッチは、第１制御信号に応答し、
前記Ｎ個の第２スイッチは、前記第１制御信号から遅延された第２制御信号に応答することを特徴とする請求項２に記載の集積回路装置。
【請求項５】
前記第１及び第２制御信号は、
書込み活性化信号から異なる遅延時間をもって遅延されて生成されることを特徴とする請求項４に記載の集積回路装置。
【請求項６】
前記集積回路装置は、
チップ選択命令及びファンクション命令に応答して前記書込み活性化信号を発生する命令デコーダと、
前記書込み活性化信号に応答して前記第１及び第２制御信号を発生する制御信号発生部と、
をさらに具備することを特徴とする請求項５に記載の集積回路装置。
【請求項７】
前記命令デコーダは、
前記チップ選択命令及び前記ファンクション命令に応答してアクティブ命令及び読出命令をさらに発生することを特徴とする請求項６に記載の集積回路装置。
【請求項８】
前記命令デコーダは、
前記チップ選択命令及び前記ファンクション命令に応答して読出命令、リフレッシュ命令及びモードレジスタ命令をさらに発生することを特徴とする請求項６に記載の集積回路メモリ装置。
【請求項９】
前記集積回路装置は、
Ｎ個の第３スイッチとＮ個の第４スイッチとをさらに具備し、
前記Ｎ個の第３スイッチのそれぞれは、前記第１直列−並列変換部と前記Ｎ個の第１書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個の第４スイッチは、前記第２直列−並列変換部と前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結されることを特徴とする請求項２に記載の集積回路装置。
【請求項１０】
前記Ｎ個の第３スイッチは、第３制御信号に応答し、
前記Ｎ個の第４スイッチは、前記第３制御信号から遅延された第４制御信号に応答することを特徴とする請求項２に記載の集積回路装置。
【請求項１１】
前記第３及び第４制御信号は、
データストローブ信号のオフセット立下りエッジに応答して発生されることを特徴とする請求項１０に記載の集積回路装置。
【請求項１２】
前記集積回路装置は、
前記データストローブ信号に応答して前記データストローブ信号の立下りエッジをカウントして、前記データストローブ信号のオフセット立下りエッジにしたがって前記第３及び第４制御信号を発生するデータストローブカウンタをさらに具備することを特徴とする請求項１１に記載の集積回路装置。
【請求項１３】
複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
前記２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
前記Ｎ個のデータビットを並列に前記メモリセルアレイに書き込むために前記２Ｎ個のスイッチのうち少なくともＮ個と連結されるＮ個のローカルデータラインと、
前記外部ターミナルと連結する直列−並列変換部と、
Ｎ個のグロ−バルデータラインとを具備し、
前記２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２データバッファとを含んで構成され、
前記２個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとを含んで構成され、
前記Ｎ個の第１書込みデータバッファは、第１直列−並列変換部に連結され、前記Ｎ個の第１書込みデータバッファのそれぞれは、前記Ｎ個の第１スイッチに連結され、
前記Ｎ個の第２書込みデータバッファのそれぞれは、前記Ｎ個の第１スイッチのそれぞれと連結され、前記Ｎ個のグローバルデータラインのそれぞれは、前記Ｎ個の第２スイッチのそれぞれと前記Ｎ個の第２書込みデータバッファのそれぞれとの間に連結され、
前記Ｎ個のローカルデータラインのそれぞれは、前記Ｎ個の第２スイッチと前記メモリセルアレイとの間にそれぞれ連結されることを特徴とする集積回路装置。
【請求項１４】
前記書込みデータ経路は、
前記直列−並列変換部と前記Ｎ個の第１書込みデータバッファとの間に連結されるデータオーダリング回路をさらに具備することを特徴とする請求項１３に記載の集積回路装置。
【請求項１５】
前記集積回路装置は、
前記直列−並列変換部と前記Ｎ個の第１書込みデータバッファのそれぞれの間に連結されるＮ個の第３スイッチをさらに具備することを特徴とする請求項１３に記載の集積回路装置。
【請求項１６】
前記Ｎ個の第３スイッチは、第１制御信号に応答し、
前記Ｎ個の第１スイッチは、前記第１制御信号から遅延された第２制御信号に応答することを特徴とする請求項１５に記載の集積回路装置。
【請求項１７】
前記第１及び第２制御信号は、
データストローブ信号のオフセット立下りエッジに応答して発生することを特徴とする請求項１６に記載の集積回路装置。
【請求項１８】
複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
前記２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
Ｎ個のデータビットを並列に前記メモリセルアレイに保存するために前記２Ｎ個のスイッチのうち少なくともＮ個と連結されるＮ個のローカルデータラインと、
２グループのＮ並列ビットの前記２Ｎ個のデータビットを前記メモリセルアレイに保存するのに十分な時間の間、前記メモリセルアレイのワードラインをイネーブルさせるプリチャージ制御回路と、を具備することを特徴とする集積回路装置。
【請求項１９】
前記プリチャージ制御回路は、
前記集積回路装置の第１プリチャージモードの間、２グループのＮ並列ビットである前記２Ｎ個のデータビットを前記メモリセルアレイに保存するのに十分な時間の間、前記メモリセルアレイのワードラインをイネーブルさせ、
前記集積回路装置の第２プリチャージモードの間、１グループであるＮ並列ビットである前記Ｎ個のデータビットを前記メモリセルアレイに書き込むのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させることを特徴とする請求項１８に記載の集積回路装置。
【請求項２０】
前記集積回路装置は、前記第１または第２プリチャージモードを選択するモードレジスタをさらに具備し、
前記プリチャージ制御回路は、前記モードレジスタに応答することを特徴とする請求項１９に記載の集積回路装置。
【請求項２１】
前記プリチャージ制御回路は、
第１プリチャージモードに応答し、２グループのＮ並列ビットである前記２Ｎ個のデータビットを前記メモリセルアレイに保存するのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させるための第１遅延部と、
第２プリチャージモードに応答し、１グループのＮ並列ビットである前記Ｎ個のデータビットを前記メモリセルアレイに書き込むのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させるための第２遅延部と、
を具備することを特徴とする請求項１８に記載の集積回路装置。
【請求項２２】
複数のメモリセルを含むメモリセルアレイと、
外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路と、を具備し、
前記書込みデータ経路は、
前記２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、
２Ｎ個のスイッチと、
Ｎ個のデータビットを並列に前記メモリセルアレイに書き込むために前記２Ｎ個のスイッチのうち少なくともＮ個と連結されるＮ個のローカルデータラインとを具備し、
前記書込みデータバッファは、
書込みアドレスをラッチするアドレスラッチと、
前記アドレスラッチにラッチされた前記書込みアドレスと現在のアドレスとを比較するアドレス比較部と、
前記書込みアドレスに該当する書込みデータをラッチするデータラッチとを具備することを特徴とする集積回路メモリ装置。
【請求項２３】
前記集積回路装置は、
現在のアドレスが読出しアドレスであり、前記アドレス比較部が、読出しアドレスと前記アドレスラッチにラッチされた書込みアドレスとが一致すると判断する場合、前記メモリセルアレイよりは、前記データラッチから前記外部ターミナルに前記読出しデータを出力することを特徴とする請求項２２に記載の集積回路装置。
【請求項２４】
前記集積回路装置は、
現在のアドレスが読出しアドレスであり、前記アドレス比較部が、前記読出しアドレスと前記アドレスラッチにラッチされた前記書込みアドレスとが一致ていしないと判断する場合、前記メモリセルアレイから前記外部ターミナルに前記読出しデータを出力することを特徴とする請求項２２に記載の集積回路装置。
【請求項２５】
前記第１直列−並列変換部は、第１内部データストローブ信号に応答し、前記第２直列−並列変換部は第２内部データストローブ信号に応答することを特徴とする請求項２に記載の集積回路装置。
【請求項２６】
前記第１及び第２直列−並列変換部は、
同じ内部データストローブ信号に応答することを特徴とする請求項２に記載の集積回路装置。
【請求項２７】
並列に複数のデータビットを保存するメモリセルアレイと、
外部ターミナルから前記複数のデータビットを２回にわたって直列に受信し、前記複数のデータビットの最初の半分を並列に前記メモリセルアレイに書込み、前記データビットの残りの半分を並列に前記メモリセルアレイに書き込む書込みデータ経路と、を具備することを特徴とする集積回路装置。
【請求項２８】
前記書込みデータ経路は、
前記データビットの最初の半分を直列に受信してから、前記データビットの残りの半分を直列に受信し、前記データビットの最初の半分を第１書込みデータバッファに保存し、前記データビットの残りの半分を第２書込みデータバッファに保存し、共通のローカルデータラインを通じて前記第１及び第２書込みデータバッファから前記データビットの最初の半分を並列に前記メモリセルアレイに書き込んでから、前記データビットの残りの半分を並列に前記メモリセルアレイに書き込むことを特徴とする請求項２７に記載の集積回路装置。
【請求項２９】
前記書込みデータ経路は、
前記データビットの最初の半分を直列に受信してから、前記データビットの残りの半分を直列に受信し、前記データビットの最初の半分を第１書込みデータバッファに保存し、前記第１書込みデータバッファから前記データビットの最初の半分を第２データバッファにシフトさせ、前記データビットの残りの半分を前記第１書込みデータバッファに保存し、前記第２書込みデータバッファの前記データビットの最初の半分を前記メモリセルアレイに書込み、前記第１書込みデータバッファから前記データビットの残りの半分を前記第２書込みデータバッファにシフトさせ、前記第２書込みデータバッファから前記データビットの残りの半分を前記メモリセルアレイに書き込むことを特徴とする請求項２７に記載の集積回路装置。
【請求項３０】
前記集積回路装置は、
前記メモリセルアレイに前記データビットの最初の半分を並列に書き込んでから、前記メモリセルアレイに前記データビットの残りの半分を並列に書き込むのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させるプリチャージ制御回路をさらに具備することを特徴とする請求項２７に記載の集積回路装置。
【請求項３１】
複数のデータビットを並列に保存するメモリセルアレイを持つ集積回路装置の動作方法において、
外部ターミナルから前記複数のデータビットを直列に受信する段階と、
複数の書込みデータバッファに前記データビットを保存する段階と、
前記書込みデータバッファから前記メモリセルアレイに前記データビットの最初の半分を並列に書き込む段階と、
前記書込みデータバッファから前記メモリセルアレイに前記データビットの残りの半分を並列に書き込む段階と、
を具備することを特徴とする集積回路装置の動作方法。
【請求項３２】
前記集積回路装置の動作方法は、
前記データビットの最初の半分を直列に受信してから、前記データビットの残りの半分を直列に受信し、
前記データビットの最初の半分を前記書込みデータバッファの第１セットに保存してから前記データビットの残りの半分を前記書込みデータバッファの第２セットに保存し、
共通にローカルデータラインを通じて前記第１及び第２セットの書込みデータバッファのそれぞれから前記データビットの最初の半分及び残りの半分を前記メモリセルアレイに書き込むことを特徴とする請求項３１に記載の集積回路装置の動作方法。
【請求項３３】
前記集積回路装置の動作方法は、
前記データビットの最初の半分を直列に受信してから、前記データビットの第２の半分を直列に受信し、
前記データビットの最初の半分を第１書込みデータバッファに保存し、前記第１書込みデータバッファの前記データビットの最初の半分を第２書込みデータバッファにシフトさせ、前記第１書込みデータバッファに前記複数のデータビットの残りの半分を保存し、
前記第２書込みデータバッファから前記複数のビットの最初の半分を前記メモリセルアレイに書込み、
前記第１書込みデータバッファの前記データビットの残りの半分を前記第２書込みデータバッファにシフトさせ、前記第２書込みデータバッファから前記データビットの残りの半分を前記メモリセルアレイに書き込むことを特徴とする請求項３１に記載の集積回路装置の動作方法。
【請求項３４】
前記集積回路装置の動作方法は、
第１制御信号に応答して前記データビットの最初の半分を書込み、
前記第１制御信号から遅延された第２制御信号に応答して前記データビットの残りの半分を書き込むことを特徴とする請求項３２に記載の集積回路装置の動作方法。
【請求項３５】
前記第１及び第２制御信号は、
前記書込み活性化信号から異なる遅延時間をもって遅延されて生成されることを特徴とする請求項３４に記載の集積回路装置の動作方法。
【請求項３６】
前記集積回路装置の動作方法は、
第３制御信号に応答して前記第１書込みデータバッファに前記複数のデータビットの最初の半分を保存し、
前記第３制御信号から遅延された第４制御信号に応答して前記第２書込みデータバッファに前記複数のデータビットの残りの半分を保存することを特徴とする請求項３４に記載の集積回路装置の動作方法。
【請求項３７】
前記第３及び第４制御信号は、
データストローブ信号のオフセット立下りエッジから発生することを特徴とする請求項３６に記載の集積回路装置の動作方法。
【請求項３８】
前記集積回路装置の動作方法は、
前記データストローブ信号の立下りエッジをカウンティングして前記データストローブ信号のオフセット立下りエッジにしたがって前記第３及び第４制御信号を発生させることを特徴とする請求項３７に記載の集積回路装置の動作方法。
【請求項３９】
前記集積回路装置の動作方法は、
第１制御信号に応答して前記第１書込みデータバッファに前記データビットを保存し、
前記第１制御信号から遅延された第２制御信号に応答して前記第１書込みデータバッファから前記データビットを前記第２書込みデータバッファにシフトさせることを特徴とする請求項３３に記載の集積回路装置の動作方法。
【請求項４０】
前記第１及び第２制御信号は、
データストローブ信号のオフセット立下りエッジにしたがって発生することを特徴とする請求項３９に記載の集積回路装置の動作方法。
【請求項４１】
前記集積回路装置の動作方法は、
前記メモリセルアレイに前記データビットの最初の半分を並列に書き込んでから、前記メモリセルアレイに前記データビットの残りの半分を並列に書き込むのに十分な時間の間、前記メモリセルアレイのワードラインを活性化させる段階をさらに具備することを特徴とする請求項３１に記載の集積回路装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及びその動作方法に係り、例えば、集積回路メモリ装置の書込みデータ経路及びその動作方法に関する。
【背景技術】
【０００２】
集積回路メモリ装置は、多くの消費財及び商業上の応用に広く使われている。集積回路メモリ装置の集積度が高まることによって、集積回路メモリ装置内のメモリセルの数も増加する。その上、集積回路メモリ装置のプリフェッチスキームもさらに増加する。当業者に周知のように、プリフェッチは、集積回路メモリ装置において、どれだけのビットを同時に書込みまたは読出しできるかを意味する。プリフェッチスキームはまた、一度に外部ターミナルへ／から直列に出力または入力されるビット数を意味するバースト長で表される。多くの集積回路装置は、例えば４ビットバースト長の４ビットプリフェッチスキームを使用する。しかし、高いデータレートのために８ビットバースト長または８ビットプリフェッチスキームに増加することが要求される。将来は、さらに高いプリフェッチスキームやバースト長が使われる。
【０００３】
高いプリフェッチスキームに増加するほど、集積回路メモリ装置の書込みデータ経路はそのサイズ及び複雑性がさらに大きくなる。当業者に周知のように、書込みデータ経路は、外部ターミナルから多数のデータビットを直列に受信し、メモリセルアレイに多数のデータビットを並列に書き込むために提供される。これによりデータ書込み経路はチップ面積の相当部分を占める。
【０００４】
図１は、典型的なＤＲＡＭのブロックダイアグラムである。図１のＤＲＡＭは、ファストサイクルＤＲＡＭ（ＦＣＤＲＡＭ）とも称する。これを参照すれば、ＦＣＲＡＭ１００は、クロック信号を受信して内部クロック信号を発生させるクロックバッファ１０２、外部入力にしたがって命令を発生するコマンドデコーダ１０４、アドレスデータＡ０〜Ａ１４とバンク選択信号ＢＡ０、ＢＡ１にしたがってアドレス信号を発生するアドレスバッファ１０６、及び、リフレッシュカウンタ１０８を含む。制御信号発生部１１０は、コマンドデコーダ１０４から提供される信号にしたがって制御信号を発生する。モードレジスタＭＲＳ１１２は、適切なモード信号を発生する。上位アドレスラッチ１１４と下位アドレスラッチ１１６とは、ローデコーダとカラムデコーダとにそれぞれ提供されるアドレス信号を発生する。バーストカウンタ１１８は、読出し及び書込みデータのバースト長を制御するために使われる。書込みアドレスラッチ／比較部１２０は、以前の書込みアドレスと現在の書込みアドレスとを比較するために使われる。
【０００５】
メモリセルアレイとして、例えば４個のバンク１２２〜１２８が提供される。しかし、これより少数または多数のバンクが提供されてもよい。入出力データ経路２００は、データ制御及びラッチ回路１３０、読出しデータバッファ１３２、書込みデータバッファ１３４、及び、入出力ＤＱバッファ１３６を含む。ＤＱバッファ１３６は、所定の入力をマスキングするデータマスク信号ＤＭに応答する。図１に記載されたＦＣＤＲＡＭは、当業者に周知の技術であるので、これ以上の説明は省略する。
【０００６】
図２は、図１のデータ入出力経路２００のさらに具体的なブロックダイアグラムである。図２に示されたように、図１のモードレジスタ１１２がバースト長４を選択する時、各入出力ターミナルＤＱ０〜ＤＱ１５は、外部ターミナルから伝えられる４データビットを順次に受信する。この後、各入力データビットは、ＤＱバッファ１３６内のデータ入力バッファ３８によって直列−並列（Ｓ−Ｐ）変換部３０に伝えられる。直列−並列Ｓ−Ｐ変換部３０により直列から並列に変換された書込みデータバスＤＢＷ上の入力データは、バンクアドレスビットＢＡ０、ＢＡ１により選択される適切な書込みデータ経路３１、３２、３３、３４に伝えられる。
【０００７】
図２において、データの読出しを説明すると、多数のバンクＢＡＮＫ０〜ＢＡＮＫ３のうち何れか１つのバンクからデータが出力され、バンクアドレスビットＢＡ０、ＢＡ１により選択される読出しデータ経路４１、４２、４３、４４を通じて読出しデータバスラインＤＢＲに伝えられる。読出しデータバスラインＤＢＲ上の並列データは、並列−直列変換部４０により直列データに変換される。この後、直列データは、データ出力バッファ４８とデータ入出力ターミナルＤＱ０〜ＤＱ１５を通じて外部に出力される。したがって、データ入出力ターミナルＤＱ０〜ＤＱ１５を通じて、６４（４×１６）ビットの入力データが選択されたバンクのメモリセルアレイに同時に書き込まれ、６４ビットのデートが同時に読出される。
【０００８】
図３は、図１及び図２と連結する従来のＦＣＤＲＡＭにおいて、４ビットプリフェッチスキームを説明するブロックダイアグラムである。図３を参照すれば、バースト長４が図１のＭＲＳ １１２により選択される時、入力バッファ３８を通じてバッファされた第１入力データビットは、第１内部データストローブ信号ＰＤＳの立上がりエッジに応答して直列−並列変換部３０の入力データラッチ３０１の第１ラッチ３１１に保存される。直列に受信された第２入力データビットは、第１内部データストローブ信号ＰＤＳの立下りエッジに応答して直列−並列変換部３０の入力データラッチ３０１の第２ラッチ３１２に保存される。
【０００９】
この時、第１ラッチ３１１に保存された第１入力データビットと第２ラッチ３１２に保存された第２入力データビットは、第２内部データストローブ信号ＰＤＳＰに応答して並列変換部３０２の第１レジスタ３１３と第２レジスタ３１４とにそれぞれ伝えられる。第３入力データビットは、第１内部データストローブ信号ＰＤＳの次の立上がりエッジに応答して第１ラッチ３１１に保存され、第４入力データビットは、第１内部データストローブ信号ＰＤＳの次の立下りエッジに応答して第２ラッチ３１２に保存される。
【００１０】
また、第３入力データビット及び第４入力データビットは、第１内部データストローブ信号ＰＤＳの立上がり及び立下りエッジに応答して、並列変換部３０２の第３レジスタ３１５と第４レジスタ３１６とにそれぞれ伝えられる。したがって、図３に示されたように、第１及び第３入力データビットのような奇数入力データＤＩＮ−Ｏは、連続的に第１及び第３レジスタ３１３、３１５に伝えられ、第２及び第４入力データビットのような偶数入力データＤＩＮ−Ｅは、第２及び第４レジスタ３１４、３１６に伝えられる。全ての入力デートＤ０、Ｄ１、Ｄ２、Ｄ３が並列変換部３０２に伝えられた後、全ての入力データは、第３内部データストローブ信号ＰＤＳＥＮに応答して並列に並列データ出力回路３０３に伝えられて保存される。
【００１１】
図４は、入力ＤＱパッド上の４つのデータビットＤ０〜Ｄ３の直列入力とデータラインＤＢＷ＿０〜ＤＢＷ＿３上の４つのデータビットの並列出力とを含む前述した動作を説明するタイミングダイアグラムである。
【００１２】
また、図３を参照すれば、直列−並列変換部３０に保存された入力データは、図２の書込みデータ経路３１、３２、３３、３４の部分を形成する書込みデータバッファ３３０、３３１、３３２、３３３に保存される。書込みデータバッファ３３０、３３１、３３２、３３３から、入力データは、並列ビットスイッチＰＳＷ、３４０〜３４３に印加される制御信号ＰＳ４に応答してカラム選択ラインＣＳＬ、３５０に伝えられる。４ビットの入力デートは、メモリセルブロック３６０に同時に書き込まれる。図３及び４では、４ビットデータがメモリセルブロックに同時に書き込まれるので、４ビットプリフェッチスキームを説明する。図３において、書込みデータバッファ３３０〜３３３と並列ビットスイッチＰＳＷ３４０〜３４３を連結させるラインをグロ−バルデータラインＧＤＬ＿０〜ＧＤＬ＿３と呼ぶ。並列ビットスイッチＰＳＷとカラム選択ラインＣＳＬとを連結させるラインをローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３と呼ぶ。最後に、メモリセルアレイのビットラインは、図３でＢＬ＿０−ＢＬ＿５１１と表示される。
【００１３】
図５は、８ビットプリフェッチスキームを含む従来のＦＣＤＲＡＭのブロックダイアグラムである。当業者に周知のように、８ビットプリフェッチスキームでは、ＦＣＤＲＡＭがさらに高いデータレートで動作する。図５において、図３の参照符号と同一に使われた参照符号は、同様の構成要素を示す。８ビットプリフェッチスキームに適合するために、図３の構成要素は、図５においてその個数が２倍となる。したがって、レジスタの第２セット３１３’〜３１６’は並列変換部３０２に、そして、レジスタの第２セット３１７’〜３２０’が並列データ出力回路３０３に提供される。また、書込みデータバッファの第２セット３３４〜３３７と並列ビットスイッチ３４４〜３４７も提供される。
【００１４】
図５に示されたように、ローカルデータラインＬＤＬとグロ−バルデータラインＧＤＬとは、図３と比較して２倍である。言い換えれば、図５の８ビットプリフェッチスキームにおいて、グローバルデータラインＧＤＬとローカルデータラインＬＤＬとの数は、図３の４ビットプリフェッチスキームと比較して２倍に増加する。さらに具体的には、図５において、８個のグローバルデータラインＧＤＬ＿０〜ＧＤＬ＿７は、それぞれの書込みデータバッファ３３０〜３３７をそれぞれの並列ビットスイッチ３４０〜３４７に連結させるために使われる。また、８個のローカルデータラインＬＤＬ＿０〜ＬＤＬ＿７は、それぞれの並列ビットスイッチ３４０〜３４７をカラム選択ライン３５０に連結させるために使われる。これにより、多数のローカル及び／又はグローバルデータラインが集積回路メモリ装置の面積を過度に占める。
【００１５】
他の高速メモリ装置における読出及び／又は書込みデータ経路は、特許文献１（Ｓｕｚｕｋｉなどによる“半導体メモリ装置”）と特許文献２（Ｓｅiｇｏなどによる“高速データ読出し及びデータ書込み動作のためにクロック信号に同期されて動作する半導体メモリ装置”）に、そして特許文献３（Ｏｃｈｕｍａなどによる“向上されたデータ書込み動作を有するファストサイクルＲＡＭ”）に記載されている。
【特許文献１】米国特許第６,１４４,６１６号公報
【特許文献２】米国特許第６,４２７,１９７号公報
【特許文献３】米国特許出願第２００１／０００５０１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、ｎビットプリフェッチ構造を利用して２ｎビットプリフェッチスキームを具現するメモリ装置を提供するところにある。
【００１７】
本発明の他の目的は、バースト長の変化により自動プリチャージ時点を調節するメモリ装置を提供するところにある。
【００１８】
本発明のさらに他の目的は、ｎビットプリフェッチ構造のメモリ装置を利用して２ｎビットプリフェッチスキームを具現する方法を提供するところにある。
【００１９】
本発明のさらに他の目的は、バースト長の変化による自動プリチャージ制御方法を提供するところにある。
【課題を解決するための手段】
【００２０】
本発明の１つの側面の集積回路メモリ装置は、Ｎ個のデータビットを並列に書き込むメモリセルアレイと外部ターミナルから２Ｎ個のデータビットを直列に受信する書込みデータ経路とを含む。書込みデータ経路は、２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、２Ｎ個のスイッチと、並列にＮ個のデータビットをメモリセルアレイに書き込むために２Ｎ個のスイッチのうち少なくともＮ個とメモリセルアレイを連結させるＮ個のデータラインとを含む。これによりローカルデータライン及びグロ−バルデータラインの数が減る。
【００２１】
本発明の実施形態において、書込みデータ経路は、外部ターミナルと連結される第１及び第２直列−並列変換部、Ｎ個の第１グロ−バルデータライン及びＮ個の第２グロ−バルデータラインを含む。本発明の実施形態において、第１直列−並列変換部は、第１内部データストローブ信号に応答し、第２直列−並列変換部は、第２内部データストローブ信号に応答する。他の実施形態において、第１及び第２直列−並列変換部は、同じ内部データストローブ信号に応答する。２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２書込みデータバッファで構成され、２Ｎ個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとで構成される。これら実施形態において、Ｎ個の第１書込みデータバッファは、第１直列−並列変換部に連結され、Ｎ個の第１グローバルデータラインのそれぞれは、Ｎ個の第１スイッチのそれぞれとＮ個の第１書込みデータバッファのそれぞれとの間に連結される。これら実施形態において、Ｎ個の第２書込みデータバッファは、第２直列−並列変換部に連結され、Ｎ個の第２グローバルデータラインのそれぞれは、Ｎ個の第２スイッチのそれぞれとＮ個の第２書込みデータバッファのそれぞれとの間に連結される。これらの実施形態において、Ｎ個のデータラインは、Ｎ個のローカルデータラインであり、Ｎ個のローカルデータラインのそれぞれは、Ｎ個の第１スイッチ及びＮ個の第２スイッチとメモリセルアレイとの間にそれぞれ連結される。
【００２２】
これら実施形態において、書込みデータ経路は、第１及び第２直列−並列変換部のうち何れか１つとＮ個の第１書込みデータバッファ及びＮ個の第２書込みデータバッファのうち何れか１つとの間にそれぞれ連結される第１及び第２データオーダリング回路をさらに含む。さらに、これら実施形態において、Ｎ個の第１スイッチは第１制御信号に応答し、Ｎ個の第２スイッチは第１制御信号から遅延された第２制御信号に応答する。第１及び第２制御信号は、書込み活性化信号から異なる遅延時間をもって遅延されて生成されうる。
【００２３】
これら実施形態は、チップ選択命令及びファンクション命令に応答して書込み活性化信号を発生させる命令デコーダと、書込み活性化信号に応答して第１及び第２制御信号を発生させる制御信号発生部をさらに含む。命令デコーダは、チップ選択命令及び前記ファンクション命令に応答してアクティブ命令及び読出命令をさらに発生させ、命令デコーダは、チップ選択命令及びファンクション命令に応答して読出命令、リフレッシュ命令及びモードレジスタ命令をさらに発生させうる。
【００２４】
これら実施形態は、Ｎ個の第３スイッチとＮ個の第４スイッチをさらに含む。Ｎ個の第３スイッチのそれぞれは、第１直列−並列変換部とＮ個の第１書込みデータバッファのそれぞれとの間に連結され、Ｎ個の第４スイッチは、第２直列−並列変換部とＮ個の第２書込みデータバッファのそれぞれとの間に連結される。実施形態において、Ｎ個の第３スイッチは第３制御信号に応答し、Ｎ個の第４スイッチは第３制御信号から遅延された第４制御信号に応答する。第３及び第４制御信号は、データストローブ信号のオフセット立下りエッジに応答して発生する。最後に、データストローブカウンタは、データストローブ信号に応答してデータストローブ信号の立下りエッジをカウントしてデータストローブ信号のオフセット立下りエッジから第３及び第４制御信号を発生しうる。
【００２５】
本発明の他の実施形態において、書込みデータ経路は、外部ターミナルと連結される直列−並列変換部とＮ個のグローバルデータラインとを含む。これらの実施形態において、２Ｎ個の書込みデータバッファは、Ｎ個の第１書込みデータバッファとＮ個の第２データバッファとで構成され、２Ｎ個のスイッチは、Ｎ個の第１スイッチとＮ個の第２スイッチとで構成される。Ｎ個の第１書込みデータバッファは、第１直列−並列変換部に連結され、Ｎ個の第１書込みデータバッファのそれぞれは、Ｎ個の第１スイッチに連結される。Ｎ個の第２書込みデータバッファのそれぞれは、Ｎ個の第１スイッチそれぞれと連結され、Ｎ個のグロ−バルデータラインのそれぞれは、Ｎ個の第２スイッチのそれぞれとＮ個の第２書込みデータバッファのそれぞれとの間に連結される。最後に、Ｎ個のローカルデータラインのそれぞれは、Ｎ個の第２スイッチとメモリセルアレイとの間にそれぞれ連結される。
【００２６】
これらの他の実施形態において、書込みデータ経路は、直列−並列変換部とＮ個の第１書込みデータバッファとの間に連結されるデータオーダリング回路をさらに含む。また、これらの実施形態は、直列−並列変換部とＮ個の第１書込みデータバッファのそれぞれとの間に連結されるＮ個の第３スイッチをさらに含む。さらに、Ｎ個の第３スイッチは、第１制御信号に応答し、Ｎ個の第１スイッチは、前記第１制御信号から遅延された第２制御信号に応答する。第１及び第２制御信号は、データストローブ信号のオフセット立下りエッジに応答して発生されうる。
【００２７】
本発明のさらに他の実施形態は、２グループのＮ並列ビットである２Ｎ個のデータビットをメモリセルアレイに保存するのに十分な時間にメモリセルアレイのワードラインをイネーブルさせるプリチャージ制御回路を含む。これら実施形態において、プリチャージ制御回路は、集積回路装置の第１プリチャージモードの間、２グループのＮ並列ビットである２Ｎ個のデータビットをメモリセルアレイに保存するのに十分な時間の間、メモリセルアレイのワードラインをイネーブルさせる。プリチャージ制御回路は、集積回路装置の第２プリチャージモードの間、１グループのＮ並列ビットであるＮ個のデータビットをメモリセルアレイに書き込むのに十分な時間の間、メモリセルアレイのワードラインを活性化させる。モードレジスタは、第１または第２プリチャージモードを選択するように設定され、プリチャージ制御回路はモードレジスタに応答する。
【００２８】
これらの実施形態において、プリチャージ制御回路は、第１及び第２遅延部で構成される。第１遅延部は、第１プリチャージモードに応答し、２グループのＮ並列ビットである２Ｎ個のデータビットをメモリセルアレイに保存するのに十分な時間の間、メモリセルアレイのワードラインを活性化させる。第２遅延部は、第２プリチャージモードに応答し、第１グループのＮ並列ビットのＮ個のデータビットをメモリセルアレイに書き込むのに十分な時間の間、メモリセルアレイのワードラインを活性化させる。
【００２９】
本発明の他の実施形態によれば、書込みデータバッファの少なくとも１つは、書込みアドレスをラッチするアドレスラッチと、アドレスラッチにラッチされた書込みアドレスと現在のアドレスとを比較するアドレス比較部と、書込みアドレスに対応する書込みデータをラッチするデータラッチを含む。これらの実施形態において、現在のアドレスが読出しアドレスであり、アドレス比較部が、読出しアドレスとアドレスラッチにラッチされた書込みアドレスとが一致していると判断する場合、メモリセルアレイではなくデータラッチから外部ターミナルに読出しデータを出力する。他の実施形態において、集積回路メモリ装置は、現在のアドレスが読出しアドレスであり、アドレス比較部が、読出しアドレスとアドレスラッチにラッチされた書込みアドレスとが一致していないと判断する場合、メモリセルアレイから外部ターミナルに読出しデータを出力する。
【００３０】
したがって、本発明の多様な実施例による集積回路メモリ装置は多数のデータビットを並列に書き込むメモリセルアレイを含む。書込みデータ経路は外部ターミナルから多数のデータビットを２回直列に受信し、データビットの最初の半分を並列にメモリセルアレイに書込み、データビットの最後の２番目の半分を並列にメモリセルアレイに書き込む。
【００３１】
本発明の実施形態による多数のデータビットを並列に保存するメモリセルアレイを持つ集積回路装置は、外部ターミナルから複数のデータビットを直列に２回にわたって受信しながら動作する。受信されたデータビットは、複数の書込みデータバッファに保存される。複数のデータビットの最初の半分（第１の半分）が書込みデータバッファからメモリセルアレイに並列に書き込まれる。その後、複数のデータビットの残りの半分（第２の半分）が書込みデータバッファからメモリセルアレイに並列に書き込まれる。
【００３２】
これら実施形態では、２回にわたるデータビットの受信において、複数のデータビットの最初の半分（第１の半分）を直列に受信してから前記複数のデータビットの残りの半分（第２の半分）を直列に受信する。複数のデータビットの最初の半分（第１の半分）が書込みデータバッファの第１セットに保存されてから、前記複数のデータビットの残りの半分（第２の半分）が書込みデータバッファの第２セットに保存される。最後に、第１及び第２セットの書込みデータバッファのそれぞれから前記複数のデータビットの最初の半分（第１の半分）及び残りの半分（第２の半分）が共通にローカルデータラインを通じてメモリセルアレイに書き込まれる。
【００３３】
本発明の他の実施形態によれば、複数のデータビットの最初の半分（第１の半分）が直列に受信されてから前記複数のデータビットの残りの半分（第２の半分）が直列に受信される。複数のデータビットの最初の半分（第１の半分）が第１書込みデータバッファに保存され、第１書込みデータバッファの前記複数のデータビットの最初の半分（第１の半分）が第２書込みデータバッファにシフトされ、第１書込みデータバッファに複数のデータビットの残りの半分（第２の半分）が保存される。第２書込みデータバッファから複数のビットデータの最初の半分（第１の半分）がメモリセルアレイに書き込まれる。第１書込みデータバッファの複数のデータビットの残りの半分（第２の半分）が第２書込みデータバッファにシフトされ、第２書込みデータバッファから複数のデータビットの残りの半分（第２の半分）がメモリセルアレイに書き込まれる。
【００３４】
また、本発明の実施形態によれば、グローバルデータラインとローカルデータラインとの数を増加させずに、例えば４ビットプリフェッチ構造で８ビットプリフェッチスキムを具現することによって、チップサイズを増加させずに超高速動作が可能な集積回路メモリ装置を提供することができる。
【００３５】
また、本発明の実施形態によれば、例えば、４ビットプリフェッチ構造を有するメモリ装置でバースト長によってビットラインの自動プリチャージ時点を調節して、例えば、バースト長が８に対応するデータをメモリセルに書き込めるようにワードラインイネーブル時間が延びた集積回路メモリ装置を提供することができる。
【発明の効果】
【００３６】
本発明によれば、ｎビットプリフェッチ構造を利用して２ｎビットプリフェッチスキームを具現することができる。
【００３７】
或いは、本発明によれば、バースト長の変化により自動プリチャージ時点を調節することができる。
【００３８】
或いは、本発明によれば、ｎビットプリフェッチ構造のメモリ装置を利用して２ｎビットプリフェッチスキームを具現することができる。
【００３９】
或いは、本発明によれば、バースト長の変化による自動プリチャージ制御方法を提供するができる。
【発明を実施するための最良の形態】
【００４０】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。
【００４１】
以下、図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同様の構成要素を示す。
【００４２】
図６は、本発明の１つの実施形態の集積回路メモリ装置のブロックダイアグラムである。図６に示されたように、集積回路メモリ装置４００は、Ｎ個のデータビットが並列に書き込まれるメモリセルアレイ４１０を含む。書込みデータ経路４２０は、外部ターミナル４２６から直列ライン４２８に直列に２Ｎ個のデータビットを受信する。図６に示されたように、書込みデータ経路４２０は、直列ライン４２８上に受信される２Ｎ個のデータビットを保存するための２Ｎ個の書込みデータバッファ４２２と２Ｎ個のスイッチ４２４とで構成される。Ｎ個のデータライン４１２はまた、メモリセルアレイ４１０に並列にＮデータビットを書き込むために、２Ｎ個のスイッチ４２４のうち少なくともＮ個をメモリセルアレイ４１０にする連結。
【００４３】
図６は、複数データビットを並列に保存するためのメモリセルアレイ４１０を含む集積回路メモリ装置４００として具体化された本発明の１つの実施形態を示している。書込みデータ経路４２０は、外部ターミナル４２６から２Ｎ個のデータビットを並列に受信し、２Ｎ個のデータビットをそれぞれＮ個に２分したうちの一方である第１グループ（最初の半分、或いは、第１の半分）を並列にメモリセルアレイ４１０に保存してから、２Ｎ個のデータビットをそれぞれＮ個に２分したうちの残りである第２グループ（残りの半分、或いは、第２の半分）を並列にメモリセルアレイ４１０に保存する。図６は、本発明の１つの実施形態の集積回路メモリ装置４００の動作方法を示している。この動作方法は、外部ターミナル４２６から２Ｎ個のデータビットを直列に受信し、これらを２Ｎ個の書込みデータバッファ４２２に保存し、書込みデータバッファ４２２から２Ｎ個のデータビットをそれぞれＮ個に２分したうちの第１グループを並列にメモリセルアレイ４１０に保存してから、書込みデータバッファ４２２から２個のデータビットをそれぞれＮ個に２分したうちの残りの第２グループを並列にメモリセルアレイ４１０に保存する。
【００４４】
図７及び図８は、本発明の実施形態の書込みデータ経路のブロックダイアグラムである。図７に示す実施形態は、本発明の第１実施形態であり、図９乃至図１２と関連して具体的に説明される。図８に示す実施形態は、本発明の第２実施形態であり、図１５と２１と関連して具体的に説明される。
【００４５】
図７を参照すれば、書込みデータ経路４２０’は、直列ライン４２８を通じて外部ターミナル４２６と連結される第１及び第２直列−並列変換部４３０ａ、４３０ｂで構成される。書込みデータ経路４２０’には、Ｎ個の第１グロ−バルデータライン４３４ａとＮ個の第２グロ−バルデータライン４３４ｂとがさらに設けられている。図６の２Ｎ個の書込みデータバッファ４２２は、Ｎ個の第１書込みデータバッファ４３２ａとＮ個の第２書込みデータバッファ４３２ｂとで構成される。また、図６の２Ｎ個のスイッチ４２４は、Ｎ個の第１スイッチ４３６ａとＮ個の第２スイッチ４３６ｂとで構成される。図７に示されたように、Ｎ個の第１書込みデータバッファ４３２ａは、第１直列−並列変換部４３０ａと連結され、Ｎ個の第１グロ−バルデータラインのそれぞれは、Ｎ個の第１スイッチ４３６ａそれぞれとＮ個の第１書込みデータバッファ４３２ａのそれぞれの間に連結される。これと同様に、図７に示されたように、Ｎ個の書込みデータバッファ４３２ｂは、第２直列−並列変換部４３０ｂと連結され、Ｎ個の第２グロ−バルデータラインのそれぞれは、Ｎ個の第２スイッチ４３６ｂのそれぞれとＮ個の第２書込みデータバッファ４３２ｂのそれぞれの間に連結される。最後に、図７においては、図６のＮ個のデータラインは、Ｎ個のローカルデータライン４３８である。Ｎ個のローカルデータライン４３８のそれぞれは、Ｎ個の第１スイッチ４３６ａ及びＮ個の第２スイッチ４３６ｂのそれぞれとメモリセルのアレイ４１０との間に連結される。
【００４６】
外部ターミナル４２６を通じて直列に受信される２Ｎ個のデータビットをそれぞれＮ個に２分したうちの第１グループが第１直列−並列変換部４３０ａに保存され、外部ターミナル４２６を通じて直列に受信される２Ｎ個のデータビットをそれぞれＮ個に２分したうちの残りの第２グループが第２直列−並列変換部４３０ｂに受信される。２Ｎ個のデータビットのうちのＮ個の第１グループは、第１書込みデータバッファ４３２ａに保存され、２Ｎ個のデータビットのうちの残りのＮ個の第２グループは、第２書込みデータバッファ４３２ｂに保存される。２Ｎ個のデータビットのうちのＮ個の第１グループは、第１書込みデータバッファ４３２ａからメモリセルアレイ４１０に、そして、２Ｎ個のデータビットのうちの残りのＮ個の第２グループは、第２書込みデータバッファ４３２ｂからメモリセルアレイ４１０に、ローカルデータライン４３８を通じて書き込まれる。
【００４７】
図８は、本発明の第２実施形態の書込みデータ経路のブロックダイアグラムである。図８に示されたように、書込みデータ経路４２０'’は、外部ターミナル４２６と連結される直列−並列変換部４４０を含む。書込みデータ経路４２０'’には、Ｎ個の第１書込みデータバッファ４４２ａとＮ個の第２書込みデータバッファ４４２ｂ、及び、Ｎ個の第１スイッチ４４６ａとＮ個の第２スイッチ４４６ｂも提供される。Ｎ個の第１書込みデータバッファ４４２ａは、直列−並列変換部４４０と連結され、Ｎ個の書込みデータバッファ４４２ａのそれぞれはＮ個の第１スイッチ４４６ａのそれぞれと連結される。また、Ｎ個の第２書込みデータバッファ４４２ｂは、Ｎ個の第２スイッチ４４６ｂのそれぞれと連結される。Ｎ個のグローバルデータライン４４４のそれぞれは、Ｎ個の第２スイッチ４４６ｂのそれぞれとＮ個の第２書込みデータバッファ４４２ｂのそれぞれとの間に連結される。最後に、Ｎ個のローカルデータライン４４８のそれぞれは、Ｎ個の第２スイッチ４４６ｂのそれぞれとメモリセルアレイ４１０との間に連結される。
【００４８】
図８は、本発明の第２実施形態の動作方法を示している。この動作方法は、２Ｎ個のデータビットをそれぞれＮ個に２分したうちのＮ個の第１グループが外部ターミナル４２６から直列に受信されてから、２Ｎ個のデータビットをそれぞれＮ個に２分したうちの残りのＮ個の第２グループが外部ターミナル４２６から直列に受信される動作を示している。２Ｎ個のデータビットのうちのＮ個の第１グループは、第１書込みデータバッファ４４２ａに保存された後、２Ｎ個のデータビットのうちの残りのＮ個の第２グループが第１書込みデータバッファ４４２ａに保存される際に、Ｎ個の第１スイッチ４４６ａを通じて第１書込みデータバッファ４４２ａから第２書込みデータバッファ４４２ｂにシフトされる。２Ｎ個のデータビットのうちのＮ個の第１グループは、Ｎ個の第２スイッチ４４６ｂを通じて第２書込みデータバッファ４４２ｂからメモリセルアレイ４１０に書き込まれる。２Ｎ個のデータビットのうちの残りのＮ個の第２グループは、Ｎ個の第１スイッチ４４６ａを通じて第１書込みデータバッファ４４２ａから第２書込みデータバッファ４４２ｂにシフトされた後、第２スイッチ４４６ｂを通じてメモリセルアレイ４１０に書き込まれる。すなわち、図８は、２Ｎ個のデータビットが書込みデータ経路４２０'’に保存され、Ｎ個のデータビットが並列にメモリセルアレイ４１０に書き込まれる書込みデータのパイプライン方式を示している。
【００４９】
図９Ａ及び図９Ｂは、図７に示す第１実施形態の集積回路メモリ装置の具体的なブロックダイアグラムである。図９Ａ及び図９Ｂに示された実施形態では、バースト長が４（ＢＬ＝４）のスキームで８ビットプリフェッチ動作を行う。しかし、他の実施形態において、それより小さいかまたは大きいプリフェッチスキームとして使われうることは当業者に自明である。図９Ａ及び図９Ｂに示されたように、８ビットプリフェッチ動作にもかかわらず、８個のグローバルデータラインＧＤＬ＿０〜ＧＤＬ＿７が使われる一方で４個のローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３のみが使われる。したがって、メモリ装置のレイアウト面積は、８ビットプリフェッチ動作を行っても、図５のメモリ装置に比べて減る。
【００５０】
図９Ａを参照すれば、モードレジスタＭＲＳによりバースト長＝８（ＢＬ＝８）が選択され、ＢＬ＝８に相当する８ビットの入力デートが直列にバッファ５０２に受信される。バッファ５０２から出力される第１入力データビットは、第１内部データストローブ信号ＰＤＳの立上がりエッジに応答して第１入力データラッチ回路５１２の第１ラッチ５１１に保存される。第２入力データビットは、第１内部データストローブ信号ＰＤＳの立下りエッジに応答して第１入力データラッチ回路５１２の第２ラッチ５１３に保存される。２つの入力データビットが第１入力データラッチ回路５１２に保存された後に、第１ラッチ５１１の第１入力データビットと第２ラッチ５１３の第２入力データビットとがＰＤＳ信号の最初の立下りエッジに発生する第２内部データストローブ信号ＰＤＳＰに応答して同時に並列変換部５１４の第３ラッチ５１５と第４ラッチ５１７とにそれぞれ伝えられる。
【００５１】
次いで、図９Ａにおいて、第３入力データビットは、第１内部データストローブ信号ＰＤＳの第２の立上がりエッジに応答して第１入力データラッチ回路５１２の第１ラッチ５１１に保存され、第４入力データビットは、第１内部データストローブ信号ＰＤＳの第２の立下りエッジに応答して第１入力データラッチ回路５１２の第２ラッチ５１３に保存される。同時に、第３及び第４入力データビットは、ＰＤＳ信号の第２の立上がりエッジ及び立下りエッジに応答して並列変換部５１４のＰ１及びＰ４ノードにそれぞれ伝えられる。これにより、直列入力データの４ビットが並列変換部５１４内のＰ１ないしＰ４として示されたように、４ビットの並列入力データに変換される。並列データ出力５１６は、４ビット入力データをデータオーダリング回路５２０に出力する。データオーダリング回路５２０は、４ビット並列入力データの出力順序を決定する。しかし、本発明の他の実施形態では、データオーダリング回路５２０を使用しない場合もある。４ビット並列データＰ１〜Ｐ４は、複数の書込みスイッチ（ＷＳＷ）５２２〜５２８に提供される第１書込み制御信号ＷＤＢＩＣＳに応答してそれぞれの書込みデータバッファ５３２、５３４、５３６、５３８に保存される。第１書込み制御信号ＷＤＢＩＣＳは、図１０を参照して説明されるデータストローブカウンタから発生する。
【００５２】
更に、バッファ５０２から出力される第５入力データビットは、第４内部データストローブ信号ＰＤＳ’の立上がりエッジに応答して第２入力データラッチ回路６１２の第５ラッチ６１１に保存される。第６入力データビットは、第４内部データストローブ信号ＰＤＳ’の立下りエッジに応答して第２入力データラッチ回路６１２の第６ラッチ６１３に保存される。第５及び第６入力データビットが第２入力データラッチ回路６１０に保存された後、第５及び第６ラッチ６１１、６１３内の第５及び第６入力データビットは、ＰＤＳ’信号の最初の立下りエッジから発生する第５内部データストローブ信号ＰＤＳＰ’に応答して並列変換部６１４の第７及び第８ラッチ６１５、６１７にそれぞれ同時に伝えられる。
【００５３】
その後、第７入力データビットは、第４内部データストローブ信号ＰＤＳ’の第２の立上がりエッジに応答して第５ラッチ６１１に保存され、第８入力データビットは、第４内部データストローブ信号ＰＤＳ’の第２の立下りエッジに応答して第６ラッチ６１３に保存される。これと同時に、第７及び第８入力データビットは、ＰＤＳ’信号の第２の立上がりエッジ及び立下りエッジにそれぞれ応答して並列変換部６１４のノードＰ１’とＰ４’とにそれぞれ伝えられる。これにより直列に受信される第５ないし第８入力データビットは、第５ないし第８並列データビットＰ１’〜Ｐ４’に変換される。並列データ出力６１６は、４ビット並列入力データを、４ビット並列入力データの順序を決定するデータオーダリング回路６２０に出力する。前述したように、他の実施形態では、データオーダリング回路６２０を使用しない場合もある。
【００５４】
次いで、４ビット並列データは、第２書込み制御信号ＷＤＢＩＣＳ’に応答して複数の書込みデータバッファ６３２〜６３８に保存される。第２書込み制御信号ＷＤＢＩＣＳ’は、図１０で説明されるデータストローブカウンタにより生成される。したがって、直列に受信されたデータの８ビットは、８ビットの並列データに変換され、８個の書込みデータバッファ５３２〜５３８、６３２〜６３８に保存される。
【００５５】
したがって、図９Ａに記載された本発明の実施形態では、第１直列−並列変換部５１０は、第１内部データストローブ信号、例えばＰＤＳ、ＰＤＳＰ及びＰＤＳＥＮに応答し、第２直列−並列変換部６１０は、第２内部データストローブ信号、例えばＰＤＳ’、ＰＤＳＰ’及びＰＤＳＥＮ’に応答する。一方、図９Ｂを参照すれば、第１直列−並列変換部５１０’と第２直列−並列変換部６１０’は、両方とも同時に内部データストローブ信号、例えばＰＤＳ、ＰＤＳＰ及びＰＤＳＥＮに応答する。
【００５６】
次いで、図９Ａ及び９Ｂに示す集積回路メモリ装置の動作を説明する。この集積回路メモリ装置では、８ビットの直列入力データが８個の書込みデータバッファに保存された後、第１書込みデータバッファ５３２〜５３８に保存された並列入力データである第１グループの４ビットは、複数の制御スイッチ（ＣＳＷ）５４２〜５４８に提供される第１スイッチング信号ＣＩＣＳに応答してそれぞれのローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３に伝えられ、カラム選択ライン部５５０に提供されるカラム選択信号ＣＳＬに応答して選択されるビットラインＢＬを通してメモリセルアレイ５６０の選択されたメモリセルに書き込まれる。次いで、第２書込みデータバッファ６３２〜６３８に保存された第２グループの４ビット並列入力データは、第２制御スイッチ（ＣＳＷ）６４２〜６４８に提供される第２スイッチング信号ＣＩＣＳ’に応答してそれぞれのローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３に伝えられる。
【００５７】
ここで、ＣＳＷ５４２〜５４８を第１制御スイッチと呼び、ＣＳＷ６４２〜６４８を第２制御スイッチと呼ぶ。また、ＷＳＷ５２２〜５２８を第３スイッチと呼び、ＷＳＷ６２２〜６２８を第４スイッチと呼ぶ。
【００５８】
したがって、図９Ａ及び図９Ｂに示されたように、本発明の実施形態では、８個のグローバルデータラインＧＤＬ＿０〜ＧＤＬ＿７と共に４個のローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３のみが使われる。したがって、集積回路レイアウト面積は、従来の８個のグロ−バルデータラインと８個のローカルデータラインとで８ビットプリフェッチを行う書込みデータ経路に比べて減る。
【００５９】
図１０は、本発明の１つの実施形態における第１書込み制御信号ＷＤＢＩＣＳ及び第２書込み制御信号ＷＤＢＩＣＳ’の発生回路を説明するブロックダイアグラムである。図１０に示されたように、書込み制御信号は、第１データストローブ信号ＰＤＳに応答するバッファ７１０と、バッファ７１０の出力に応答して第１データストローブ信号ＰＤＳの立上がり及び立下りエッジ数をカウントするデータストローブカウンタ７２０とにより発生する。第１書込み制御信号ＷＤＢＩＣＳは、データストローブ信号ＰＤＳの第２の立下りエッジに応答して発生し、第２書込み制御信号ＷＤＢＩＣＳ’は、データストローブ信号ＰＤＳの第４の立下りエッジに応答して発生する。この実施形態によりＰＤＳＥＮ及びＰＤＳＥＮ’信号も生成されうる。
【００６０】
図１１は、図９で説明された実施形態のためのスイッチング信号の発生回路の実施形態を説明するブロックダイアグラムである。図１１に示されたように、スイッチング信号は、チップ選択信号／ＣＳとファンクション信号ＦＮに応答してアクティブ命令信号ＡＣＴ、読出命令信号ＲＤＡ及び書込み命令信号ＷＲＡを発生させるコマンダーデコーダ１０４を使用して発生する。制御信号発生回路１１１０は、書込み命令信号ＷＲＡに応答して所定の時間間隔で第１及び第２スイッチング信号ＣＩＣＳ、ＣＩＣＳ’を発生する。
【００６１】
次いで、本発明の他の実施形態では、図１１の命令デコーダ１１０４は、１１０４’として示され、命令デコーダ１１０４に提供されるチップ選択信号／ＣＳとファンクション信号とＦＮに応答してモードリセット命令とリフレッシュ命令ＲＥＦをも発生する。
【００６２】
図１２Ａ及び１２Ｂは、図７及び９Ａ乃至図１１に記載された本発明の実施形態によって８ビットプリフェッチ動作を行うタイミングダイアグラムである。さらに具体的には、図１２Ａは、図９Ａのタイミングダイアグラムであり、図１２Ｂは図９Ｂのタイミングダイアグラムである。これらのタイミングダイアグラムは、前述した書込みデータバッファ５３２〜５３８、６３２〜６３８の動作だけでなく、多様な制御信号を説明する。これに対する比較のために、図１３及び１４は、図３を参照して前述したＦＣＲＡＭの４ビットプリフェッチ動作とＤＤＲ ＳＤＲＡＭでの４ビットプリフェッチ動作を説明するタイミングダイアグラムである。
【００６３】
図１３において、”００００”番地に書き込むための４ビット入力データは、以前の書込み命令ＷＲ０に応答して書き込まれるのではなく、次の書込み命令ＷＲ１を受信した後に書き込まれる。したがって、入力データは、以前のサイクルＣＹＣ＃１で書込みデータバッファに保存された後にサイクルＣＹＣ＃２において次の書込み命令ＷＲ１に応答してメモリセルに書き込まれる。
【００６４】
図１４において、ＤＤＲ ＳＤＲＡＭでは、”００００”番地に書き込むための４ビット入力データは、図１３に示されたように、次の書込み命令ＷＲ１に応答するのではなく、書込み命令ＷＲ０に応答して該当メモリセルに書き込まれる。このＤＤＲ ＳＤＲＡＭは、入力データを書込みデータバッファに保存せずに直ちにメモリセルに書き込むため、書込みデータバッファを含まない。
【００６５】
図１５は、図８に記載された本発明の第２実施形態のさらに具体的なブロックダイアグラムである。図８に示されたように、単にＮ個のグローバルデータラインとＮ個のローカルデータラインとを２Ｎ個の書込みデータ経路に使用するために、書込みデータ経路にパイプライン構成が使われる。これにより、グロ−バルデータラインとローカルデータラインの数は従来の書込みデータ経路と比較して減る。
【００６６】
さらに具体的には、図１５を参照すれば、書込みデータ経路７００は、例えば既に図９で説明されたような直列−並列変換部５１０、オプションであるデータオーダリング回路５２０、第１スイッチ７２２〜７２８、第１書込みデータバッファ７３２〜７３８、第２スイッチ７４２〜７４８、第２書込みデータバッファ７５２〜７５８及び第３スイッチ７６２〜７６８を含むパイプラインステージで構成される。図１５に示されたように、このような実施形態は、例えば図９の実施形態よりデータラインが少数である。なぜなら、グロ−バルデータラインＧＤＬ＿０〜ＧＤＬ＿３の数は、４ビットプリフェッチスキームと同じであり、ローカルデータラインＬＤＬ＿０〜ＬＤＬ＿３の数は、４ビットプリフェッチスキームと同じであるためである。それゆえに、メモリ装置のレイアウト面積は減る。
【００６７】
次いで、図１５において、ＢＬ＝８に対応する８ビット入力データは、バッファ５０２を通じて直列に受信される。直列入力データの第１の４ビットは、並列出力データ回路５１０において４ビット並列入力データに変換され、並列入力データの第１の４ビットはオプションであるデータオーダリング回路５２０に提供される。データオーダリング回路５２０は、４ビット並列入力データの出力順序を決定する。その後、並列入力データの最初の４ビットは、書込みスイッチ（ＷＳＷ）７２２〜７２８に提供される第１書込み制御信号ＷＤＢＩＣＳに応答して第１書込みデータバッファ７３２〜７３８に保存される。これと同時に、直列入力データの第２の４ビットは、並列データ出力回路５１０から４ビットの並列入力データに変換され、もし存在するならば、データオーダリング回路５２０に提供される。
【００６８】
次いで、第１書込みデータバッファ７３２〜７３８に保存された並列入力データの第１の４ビットは、書込みスイッチＷＳＷ、７４２〜７４８に提供される第２書込み制御信号ＷＤＢＩＣＳ’に応答して第２書込みデータバッファ７５２〜７５８に保存される。これと同時に、データオーダリング回路５２０から並列ビットデータの第２の４ビットはまた、第１書込み制御信号ＷＤＢＩＣＳの第２の活性化に応答して第１書込みデータバッファ７３２〜７３８に保存される。これにより、並列入力データの第１の４ビットと第２の４ビットとは、順次にメモリセルアレイ５６０に伝えられ、多数のＷＤＢＩＣＳ、ＷＤＢＩＣＳ’、ＣＩＣＳ、ＣＳＬ信号に応答して選択されたメモリセルに書き込まれる。図１５に示されたように、これらのＷＤＢＩＣＳ、ＷＤＢＩＣＳ’、ＣＩＣＳ、ＣＳＬ信号は、パイプライン動作のために第１の４ビットのために、そして、第２の４ビットのために２回イネーブルされる。
【００６９】
次いで、本発明の実施形態のプリチャージ制御回路について説明する。このプリチャージ制御回路は、各Ｎ個の並列ビットを２グループとして、メモリセルアレイに２Ｎ個のデータビットを書き込むために十分な時間にわたってメモリセルアレイのワードラインを活性化させるために図６乃至図１２及び図１５の実施形態と関連して使われる。本発明の実施形態のプリチャージ制御回路を説明するために、図１６を参照して従来のプリチャージ制御回路を説明する。
【００７０】
図１６は、図１３と共に使われる従来のプリチャージ制御回路に対するタイミングダイアグラムである。図１６に示されたように、４ビットプリフェッチスキームを使用してあらゆる入力データＤ０、Ｄ１、Ｄ２、Ｄ３を該当メモリセルに書き込むためにワードラインを活性化させるために、ワードラインはＴ０時間にわたってイネーブルされる。
【００７１】
図１７は、図５を参照して説明した８ビットプリフェッチスキームにおいてワードラインをイネーブルさせる従来の技術を示している。図１７において、図５に示す８ビットプリフェッチスキームでは、８ビットが並列に書き込まれるために、図１６に示す４ビットプリフェッチスキームで使われたＴ０時間は、メモリセルに８ビットの入力データを書き込むのに十分な時間である。なぜなら、図５において、８ビット入力デートは、並列入力データに変換された後、同時に該当メモリセルに書き込まれるためである。
【００７２】
図１８は、図１６及び図１７に示すプリチャージスキームが本発明の実施形態に適用されない理由を説明する。特に、図１８に示されたように、同じプリフェッチ時間Ｔ０が本発明の実施形態に使われれば、２Ｎ個のデータビットをそれぞれＮ個に２分したうちのＮ個の第２グループは、メモリセルアレイに書き込むことができない。言い換えれば、入力データＤ４〜Ｄ７が失われる。本発明の実施形態によって、プリチャージ制御回路は、Ｎ個の並列データの２グループ分である２Ｎ個のデータビットをメモリセルアレイに書き込むのに十分な時間の間、メモリセルのワードラインを活性化させる。
【００７３】
さらに具体的には、図１８に示されたように、４ビットプリフェッチスキームに使われたＴ０時間は、本発明の実施形態による８ビット入力データをメモリセルアレイに書き込むのに十分ではない。なぜなら、前述されたように、本発明の実施形態によれば、８ビット入力デートは、同時にメモリセルに書き込まれないためである。言い換えれば、８ビットの直列入力データは、第１及び第２グループに分けられるためである。４ビット直列入力データの第１グループが４ビット並列データに変換される。その後、４ビット直列入力データの第２グループが４ビット並列入力データに変換される。それにより、第１の４ビット入力データがメモリセルに並列に書き込まれた後、第２の４ビット入力データがメモリセルに並列に書き込まれる。したがって、本発明の実施形態において、ワードラインイネーブル時間は、バースト長（ＢＬ）＝４、ＢＬ＝８によって調整されねばならない。
【００７４】
図１９は、集積回路メモリ装置の第１プリチャージモードの間において、Ｎ並列ビットの２グループ分である２Ｎ個のデータビットをメモリセルアレイに書き込むのに十分な時間のためにメモリセルアレイのワードラインをイネーブルさせるプリチャージ制御回路の回路ダイアグラムである。プリチャージ制御回路１９００は、集積回路メモリ装置の第２プリチャージモードの間において、Ｎ並列ビットの１つの形式であるＮデータビットのグループをメモリセルアレイに書き込むのに十分な時間にわたってメモリセルアレイのワードラインを活性化させる。
【００７５】
さらに具体的には、図１９に示されたように、プリチャージ制御回路１９００は、バースト長信号ＢＬ−１、ＢＬ−２と命令デコーダ１９０４が発生するプリチャージ命令信号ＡＰ＿ＣＭＤを受信した後に、プリチャージ制御信号ＡＰを出力する。命令デコーダ１９０４は、外部命令信号／ＣＳ、ＦＮと外部クロック信号ＣＬＫ、／ＣＬＫに応答することができる。例えば、メモリ装置が４ビットプリフェッチ（ＢＬ＝４が選択された時）で動作する時は、ＢＬ−１がイネーブルされる。また、本発明の実施形態において、メモリ装置が８ビットプリフェッチ（ＢＬ＝８が選択された時）で動作する時は、ＢＬ−２がイネーブルされる。
【００７６】
図１９に示されたように、ＢＬ＝４のための遅延時間ＤＴ１は、ＢＬ＝８のための遅延時間ＤＴ２より短い。したがって、第１遅延回路１９１０は相対的に短い第１遅延時間ＤＴ１を提供し、第２遅延回路１９２０は相対的に長い第２遅延時間ＤＴ２を提供する。１つの実施形態において、ＤＴ１は３.５クロックサイクルであり、一方、ＤＴ２は５.５クロックサイクルである。結合回路１９３０は、第１遅延回路１９１０及び第２遅延回路１９２０からプリチャージ制御信号ＡＰを提供する。したがって、ＢＬ＝４のためのプリチャージ制御信号ＡＰは、ＢＬ＝８のためのプリチャージ制御信号ＡＰより速く活性化されてワードラインを非活性化させる。したがって、ＢＬ＝８のためのワードラインイネーブル時間は、図１８に示されたＴ０時間と比較して長くなる。
【００７７】
図１３に示されたように、ＢＬ＝４のためのワードラインイネーブル時間は、ほぼ３.５クロックサイクルである。一方、図１２に示されたように、ＢＬ＝８のためのワードラインイネーブル時間は、ほぼ５.５クロックサイクルである。１つの実施形態において、モードレジスタは、第１及び第２プリチャージモードを選択するように設定されて、プリチャージ制御回路１９１０は、モードレジストに応答する。
【００７８】
次いで、本発明の実施形態の書込みデータバッファの追加的な事項について説明する。図２０には、図６乃至９及び図１５の書込みデータバッファの１つが例示的に示されている。書込みデータバッファ２０１０は、書込みアドレスをラッチするアドレスラッチ２０１２を含む。アドレス比較部２０１４は、アドレスラッチ２０１２にラッチされた書込みアドレスと現在の書込みアドレスとを比較する。データラッチ２０１６は、書込みアドレスに対応する書込みデータをラッチする。１つの実施形態において、現在のアドレスが読出しアドレスであり、アドレス比較部２０１４が読出しアドレスとアドレスラッチ２０１２にラッチされた書込みアドレスとが一致すると判断する場合、集積回路メモリ装置は、メモリセルアレイからではなく、データラッチ２０１６から外部ターミナルに読出しデータを出力する。他の実施形態において、現在のアドレスが読出しアドレスであり、アドレス比較部２０１４が読出しアドレスとアドレスラッチ２０１２にラッチされた書込みアドレスとが一致していないと判断する場合、集積回路メモリ装置は、メモリセルアレイから外部ターミナルに読出しデータを出力する。
【００７９】
図２０は、本発明の実施形態のデータ書込み構造及び過程だけでなく、データ読出構造及び過程も示している。書込みデータバッファ２０１０は、アドレスラッチ２０１２、アドレス比較部２０１４及びデータラッチ２０１６を含む。アドレスラッチ２０１２は、命令デコーダ１０４のような命令デコーダから提供される書込み命令信号ＷＲにより制御され、アドレスバッファ１０６から受信される入力アドレスを保存する。これと同時に、入力アドレスに対応する入力データがデータラッチ２０１６に保存される。アドレス比較部２０１４は、アドレスラッチ２０１２に保存された入力アドレスと現在の入力アドレスとを比較してアドレス比較信号ＡＤＣＭＰをＤＱバッファ２０２０に出力する。現在の入力アドレスが保存された入力アドレスと一致する場合、ＡＤＣＭＰ信号は、例えばハイレベルに活性化される。これにより、データラッチ２０１６に保存された読出しデータが第１伝送ゲート２０２２を通じてＤＱパッドに出力される。しかし、現在の入力アドレスが保存された入力アドレスと異なる場合、ＡＤＣＭＰ信号は非活性化される。このような状況下で、メモリセルアレイに保存された読出しデータが第２伝送ゲート２０２４を通じてＤＱパッドに出力される。
【００８０】
図２１は、図１５及び図１８乃至図２０と連係して本発明の実施形態のデータ読出し／書込み過程を説明するタイミングダイアグラムである。図２１に示されたように、データビットのパイプライン書込みは、拡張されたワードラインイネーブル信号を含む２つのサイクルＣＹＣ＃１、ＣＹＣ＃２の間に起きる。その上、図２１に示されたように、メモリ装置が命令デコーダ１０４から読出命令ＲＤを受信すれば、図２０のアドレス比較部２０１４は、現在の入力アドレス（０００１；ＲＤ命令入力）とアドレスラッチに保存された入力アドレス（０００１；ＷＲ１命令入力）とを比較する。ここでは、両者が同じアドレスであるために、読出しデータは、メモリセルアレイではなく書込みデータバッファ５３２〜５３８から直ちに出力される。
【００８１】
本発明は実施形態を通じて説明されたが、これは例示的なものに過ぎず、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施形態が可能である点が理解できるであろう。したがって、本発明の真の技数的保護範囲は、特許請求の範囲の技数的思想により定められねばならない。
【産業上の利用可能性】
【００８２】
本発明による集積回路メモリ装置は、消費材及び商業上の応用に広く使われている。
【図面の簡単な説明】
【００８３】
【図１】従来のＤＲＡＭのブロックダイアグラムである。
【図２】図１のデータ入力／出力パスの具体的なブロックダイアグラムである。
【図３】従来のファストサイクルＤＲＡＭにおける４ビットプリフェッチスキームを説明するブロックダイアグラムである。
【図４】図３の装置の動作を説明するタイミングダイアグラムである。
【図５】８ビットプリフェッチスキームを含む従来のファストサイクルＤＲＡＭのブロックダイアグラムである。
【図６】本発明の実施形態の集積回路メモリ装置のブロックダイアグラムである。
【図７】本発明の実施形態の書込みデータ経路のブロックダイアグラムである。
【図８】本発明の実施形態の書込みデータ経路のブロックダイアグラムである。
【図９Ａ】図７に一般的に記載された集積回路メモリ装置の具体的なブロックダイアグラムである。
【図９Ｂ】図７に一般的に記載された集積回路メモリ装置の具体的なブロックダイアグラムである。
【図１０】本発明の実施形態による書込み制御信号の発生を説明するブロックダイアグラムである。
【図１１】図９で説明された本発明の実施形態によるスイッチング信号の発生を説明するブロックダイアグラムである。
【図１２Ａ】図７及び図９Ａ乃至図１１に記載された本発明の実施形態による８ビットプリフェッチ動作を説明するタイミングダイアグラムである。
【図１２Ｂ】図７及び図９Ａ乃至図１１に記載された本発明の実施形態による８ビットプリフェッチ動作を説明するタイミングダイアグラムである。
【図１３】ファストサイクルＤＲＡＭとデュアルデータレートＤＲＡＭとにおける従来の４ビットプリフェッチ動作を説明するタイミングダイアグラムである。
【図１４】ファストサイクルＤＲＡＭとデュアルデータレートＤＲＡＭとにおける従来の４ビットプリフェッチ動作を説明するタイミングダイアグラムである。
【図１５】図８に一般的に記載された本発明の実施形態の具体的なブロックダイアグラムである。
【図１６】従来のプリチャージ制御回路のタイミングダイアグラムである。
【図１７】８ビットプリフェッチスキームでワードラインをイネーブルする従来技術を説明する図である。
【図１８】本発明の実施形態のフリーチャージングタイミングダイアグラムを説明する。
【図１９】本発明の実施形態のプリチャージ制御回路の回路ダイアグラムである。
【図２０】本発明の実施形態の読出し／書込みデータバッファのブロックダイアグラムである。
【図２１】本発明の実施形態のデータ読出し／書込みプロセスを説明するタイミングダイアグラムである。
【符号の説明】
【００８４】
５１０  第１直列−並列変換部
５１１  ＢＬ＿０−ＢＬ＿
５１２  第１入力データラッチ回路
５１３  第２ラッチ
５１４  並列変換部
５１５  第３ラッチ
５１６  並列データ出力
５１７  第４ラッチ
５２０  データオーダリング回路
５２２、５２４、５２６、５２８  書込みスイッチ
５３２、５３４、５３６、５３８  書込みデータバッファ
５４２、５４４、５４６、５４８  制御スイッチ
５５０  カラム選択ライン部
５６０  メモリセルアレイ
６１０  第２入力データラッチ回路
６１１  第５ラッチ
６１２  第２入力データラッチ回路
６１３  第６ラッチ
６１４  並列変換部
６１５、６１７  第７及び第８ラッチ
６１６  並列データ出力
６２０  データオーダリング回路
６２２、６２４、６２６、６２８  書込みスイッチ
６３２、６３４、６３６、６３８  書込みデータバッファ
６４２、６４４、６４６、６４８  第２制御スイッチ
【図１】
2004362756.tif 000003
【図２】
2004362756.tif 000004
【図３】
2004362756.tif 000005
【図４】
2004362756.tif 000006
【図５】
2004362756.tif 000007
【図６】
2004362756.tif 000008
【図７】
2004362756.tif 000009
【図８】
2004362756.tif 000010
【図９Ａ】
2004362756.tif 000011
【図９Ｂ】
2004362756.tif 000012
【図１０】
2004362756.tif 000013
【図１１】
2004362756.tif 000014
【図１２Ａ】
2004362756.tif 000015
【図１２Ｂ】
2004362756.tif 000016
【図１３】
2004362756.tif 000017
【図１４】
2004362756.tif 000018
【図１５】
2004362756.tif 000019
【図１６】
2004362756.tif 000020
【図１７】
2004362756.tif 000021
【図１８】
2004362756.tif 000022
【図１９】
2004362756.tif 000023
【図２０】
2004362756.tif 000024
【図２１】
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