(57)【要約】　　　（修正有）【課題】向き合う一対のトランジスタの各々のコントロールゲートの下部の長さが同一のスプリットゲートメモリの製造方法を提供する。【解決手段】基板１０２上にゲート絶縁膜１０４を介してポリシリコン膜パターン１０６を形成する。パターニングされたポリシリコンパターン１０６上の一部分にキャッピング絶縁膜１１３を形成する。次に、ポリシリコン膜パターン１０６及びキャッピング絶縁膜１１３の側壁にトンネル絶縁膜１１４を介して一対のコントロールゲート１１６を形成する。コントロールゲート１１６は自動整列により形成されるので、下部の幅は互いに同一である。トンネル絶縁膜１１４、ポリシリコン膜パターン１０６及びゲート絶縁膜１０４を選択的にエッチングして基板１０２を露出させ、一対の向き合うフローティングゲート１０６を形成する。露出された基板にイオン注入して共通ソース領域１２０及びドレイン領域１２２を形成する。【選択図】　　　　　　図１１
2004006795.tif 000002
【特許請求の範囲】
【請求項１】
スプリットゲートメモリ装置において、
基板と、
前記基板に互いに所定の間隔離隔して形成されたソース領域及びドレイン領域と、
前記ソース領域及びドレイン領域との間に形成されたチャネル領域と、
前記チャネル領域の一部及び前記ソース領域の一部の上にゲート絶縁膜を介在して形成されたフローティングゲートと、
前記フローティングゲートの上面の一部に形成されたキャッピング絶縁膜と、前記フローティングゲート及び前記キャッピング絶縁膜の側壁にトンネル絶縁膜を介在して形成され、前記フローティングゲート及びキャッピング絶縁膜に自動整列されたコントロールゲートを含むことを特徴とするスプリットゲートメモリ装置。
【請求項２】
前記フローティングゲート及びコントロールゲートはポリシリコンであることを特徴とする請求項１に記載のスプリットゲートメモリ装置。
【請求項３】
前記フローティングゲートの上部には前記フローティングゲートを熱酸化させたポリオキサイドをさらに含むことを特徴とする請求項２に記載のスプリットゲートメモリ装置。
【請求項４】
前記キャッピング絶縁膜はシリコンナイトライド膜であることを特徴とする請求項１に記載のスプリットゲートメモリ装置。
【請求項５】
スプリットゲートメモリ装置において、
基板と、
前記基板に形成された共通ソース領域と、
前記共通ソース領域に所定の間隔離隔して形成されたドレイン領域と、
前記共通ソース領域及びドレイン領域の間に形成されたチャネル領域と、
前記チャネル領域の一部及び前記ソース領域の一部の上にゲート絶縁膜を介在して形成された一対のフローティングゲートと、
前記フローティングゲート各々の上面の一部にゲート間絶縁膜を介在して形成されたキャッピング絶縁膜と、
前記フローティングゲート及び前記キャッピング絶縁膜の側壁にトンネル絶縁膜を介在して形成され、前記フローティングゲート及びキャッピング絶縁膜に自動整列された一対のコントロールゲートとを含むことを特徴とするスプリットゲートメモリ装置。
【請求項６】
前記一対のコントロールゲートの各々の下部の幅は自己整列されて同一であることを特徴とする請求項５に記載のスプリットゲートメモリ装置。
【請求項７】
前記フローティングゲート及びコントロールゲートはポリシリコンであることを特徴とする請求項５に記載のスプリットゲートメモリ装置。
【請求項８】
前記ゲート間絶縁膜はポリオキサイドであることを特徴とする請求項７に記載のスプリットゲートメモリ装置。
【請求項９】
前記キャッピング絶縁膜はシリコンナイトライド膜であることを特徴とする請求項５に記載のスプリットゲートメモリ装置。
【請求項１０】
スプリットゲートメモリ装置の製造方法において、
基板上にゲート絶縁膜及びフローティングゲート膜を形成する段階と、
前記フローティングゲート膜をパターニングしてフローティングゲート膜パターンを形成する段階と、
前記フローティングゲート膜パターン上の一部分にキャッピング絶縁膜を形成する段階と、
前記フローティングゲート膜パターン及び前記キャッピング絶縁膜の側壁にトンネル絶縁膜を介在して前記フローティングゲート膜パターン及び前記キャッピング絶縁膜に自動整列された一対のコントロールゲートを形成する段階と、
前記キャッピング絶縁膜、前記フローティングゲート膜パターン及び前記ゲート絶縁膜を前記基板が露出されるまで選択的にエッチングして一対のフローティングゲートを形成する段階と、
前記エッチングによって露出された基板にイオン注入して共通ソース領域を形成する段階と、
前記コントロールゲートに隣接した基板にイオン注入してドレイン領域を形成する段階とを含むことを特徴とするスプリットゲートメモリ装置の製造方法。
【請求項１１】
前記トンネル絶縁膜を介在して前記一対のコントロールゲートを形成する段階は、
前記フローティングゲート膜パターン及び前記キャッピング絶縁膜が形成された基板の全面にトンネル絶縁膜を形成する段階と、
前記トンネル絶縁膜上にコントロールゲート膜を形成する段階と、
前記コントロールゲート膜及び前記トンネル絶縁膜を前記キャッピング絶縁膜が露出されるまで非等方性でエッチングする段階とを含むことを特徴とする請求項１０に記載のスプリットゲートメモリ装置の製造方法。
【請求項１２】
前記フローティングゲート膜及び前記コントロールゲート膜はポリシリコンで形成することを特徴とする請求項１１に記載のスプリットゲートメモリ装置の製造方法。
【請求項１３】
前記フローティングゲート膜上にゲート間絶縁膜を形成する段階をさらに含むことを特徴とする請求項１２に記載のスプリットゲートメモリ装置の製造方法。
【請求項１４】
前記ゲート間絶縁膜を形成する段階は、
前記フローティングゲート膜上にシリコンナイトライド膜を形成する段階と、前記シリコンナイトライド膜の所定の領域を選択的にエッチングして前記フローティングゲート膜を露出させる段階と、
前記露出されたフローティングゲート膜を熱酸化させる段階と、
前記シリコンナイトライド膜を除去する段階とを含むことを特徴とする請求項１３に記載のスプリットゲートメモリ装置の製造方法。
【請求項１５】
スプリットゲートメモリ装置の製造方法において、
基板上にゲート絶縁膜及び第１ポリシリコン膜を順次に形成する段階と、
前記第１ポリシリコン膜の所定の領域にポリオキサイドを形成する段階と、
前記ポリオキサイドをエッチングマスクとして利用して前記第１ポリシリコンをパターニングする段階と、
前記ポリオキサイドが形成されたパターニングされた第１ポリシリコン膜上の一部分にキャッピング絶縁膜を形成する段階と、
前記パターニングされた第１ポリシリコン及び前記キャッピング絶縁膜を含む基板の全面にトンネル絶縁膜及び第２ポリシリコン膜を形成する段階と、
前記第２ポリシリコン膜及び前記トンネル絶縁膜を非等方性エッチングして前記パターニングされた第１ポリシリコン及び前記キャッピング絶縁膜の側壁にトンネル絶縁膜を介在して前記第２ポリシリコン膜及び前記キャッピング絶縁膜に自動整列されるように一対のコントロールゲートを形成する段階と、
前記トンネル絶縁膜、前記ポリオキサイド、前記パターニングされた第１ポリシリコン膜及び前記ゲート絶縁膜を基板が露出されるまで選択的にエッチングして一対のフローティングゲートを形成する段階と、
前記エッチングによって露出された基板にイオン注入して共通ソース領域を形成する段階と、
前記コントロールゲートに隣接した半導体基板にイオン注入してドレイン領域を形成する段階とを含むことを特徴とするスプリットゲートメモリ装置の製造方法。
【請求項１６】
前記ポリオキサイドを形成する段階は、
前記第１ポリシリコン膜上にシリコンナイトライド膜を形成する段階と、
前記シリコンナイトライド膜の所定の領域を選択的にエッチングして前記第１ポリシリコン膜の表面を露出させる段階と、
前記露出された第１ポリシリコン膜の表面を酸化させる段階と、
前記シリコンナイトライド膜を除去する段階とを含むことを特徴とする請求項１５に記載のスプリットゲートメモリ装置の製造方法。
【請求項１７】
前記キャッピング絶縁膜はシリコンナイトライド膜で形成することを特徴とする請求項１５に記載のスプリットゲートメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ装置及びその製造方法に関するものであり、特に、スプリットゲートメモリ装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
最近、ＦＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭのような不揮発性メモリが注目されている。ＥＰＲＯＭ及びＥＥＰＲＯＭはフローティングゲートに電荷を蓄積して電荷の有無によるしきい値電圧の変化によってデータを記憶する。ＥＥＰＲＯＭにはメモリセルアレイ全体にデータの消去、またはメモリセルアレイをブロック単位で分割して、各々のブロック単位で消去することができ、後者をフラッシュメモリという。
【０００３】
ＥＥＰＲＯＭはスタックゲート（ｓｔａｃｋ　ｇａｔｅ）とスプリットゲートに分けることができる。スタックゲートは、データの消去時に、過剰消去の問題があり、スプリットゲートは、このような過剰消去の問題を避けることができる。
【０００４】
図１及び図２は従来の技術によるスプリットゲートメモリ装置を示す断面図及び平面図である。図２の平面図において、切断線Ｉ−Ｉ′に沿って切断した断面図が図１である。
【０００５】
図１及び図２を参照すると、ｐ型基板２に活性領域が素子隔離領域３によって定義される。前記活性領域には共通ソース領域２０が形成されており、前記共通ソース領域２０に離隔してドレイン領域が形成されている。前記ドレイン領域２２及びソース領域２０との間にはチャネル領域２４が形成されている。前記チャネル領域２４の一部と前記ソース領域２０の一部の上にはゲート絶縁膜４を介してフローティングゲート６が形成されている。前記フローティングゲート６上にはＬＯＣＯＳ法によって形成されたポリオキサイド１２が形成されている。また、前記フローティングゲート６の一側壁及び前記チャネル領域２４の一部分を覆っているトンネル絶縁膜１４も形成されている。前記トンネル絶縁膜１４の一部、前記チャネル領域２４及び前記ドレイン領域２２の一部の上にはコントロールゲート１６が形成されている。前記コントロールゲート１６は平面的には図２に示すようにワードラインである。
【０００６】
上述のメモリ装置にプログラムするためには、コントロールゲート６及びソース領域２０に電圧が印加され、チャネル−ホット電子（ｃｈａｎｎｅｌ−ｈｏｔｅｌｅｃｔｒｏｎ、ＣＨＥ）が基板２からゲート絶縁膜４を通過し、前記フローティングゲート６に積層される。電子の量によってセルにプログラムされたオン（ｏｎ）またはオフ（ｏｆｆ）の二つのレベルが決められる。
【０００７】
消去動作では、ドレイン領域２２及びソース領域２０は接地され、フローティングゲート６に蓄積された電子はコントロールゲート１６に所定の電圧を印加することによって、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって電子がトンネル絶縁膜１４を通過してワードライン（コントロールゲート、１６）に移動する。プログラム動作と消去動作において、電子が移動する経路に対しては矢印２６に示している。消去動作では、前記フローティングゲート２６の周縁には先鋭部（ａｃｕｔｅ　ｓｅｃｔｉｏｎ）が設けられ、この部分で電界の集中が発生し、低電圧でもＦＮトンネリングが発生して効率的に消去動作を実行する。
【０００８】
図３乃至図８は従来の技術によるスプリットゲートメモリ装置の製造方法を工程順に示した断面図である。
【０００９】
図３を参照すると、ゲート絶縁膜４を基板２上で熱酸化させて成長させる。前記ゲート絶縁膜４上に第１ポリシリコン膜６及びナイトライド膜８を形成する。次に、通常のフォトリソグラフィ工程を利用して感光膜パターン１０を形成する。
【００１０】
図４を参照すると、前記感光膜パターン１０をエッチングマスクとして利用して前記ナイトライド膜８を選択的にエッチングし、前記第１ポリシリコン膜６の表面を露出させる開口部１１を形成する。
【００１１】
図５を参照すると、前記感光膜パターン１０を除去した後に、前記露出された第１ポリシリコン膜６を酸化させてポリオキサイド１２を形成する。
【００１２】
図６を参照すると、前記ナイトライド膜８を除去し、前記ポリオキサイド１２をマスクとして使用して前記第１ポリシリコン膜６を選択的にエッチングしてフローティングゲート６を形成する。
【００１３】
図７を参照すると、基板の全面にトンネル酸化膜１４を形成し、前記トンネル酸化膜１４上に第２ポリシリコン膜１６を形成する。
【００１４】
図８を参照すると、前記第２ポリシリコン膜１６をフォトリソグラフィ工程で形成された感光膜パターン１８を利用して選択的にエッチングしてコントロールゲート１６を形成する。図面にはコントロールゲートを形成するためのフォトリソグラフィエッチング工程で誤整列が発生しないので、各々のコントロールゲートの下部の長さであるＬ１及びＬ２の長さは同一の長さを有すると示されている。次に、前記感光膜パターン１８を除去し、イオン注入を実施してソース領域２０及びドレイン領域２２を形成すると、図１のメモリ素子が完成する。
【００１５】
上述の従来のスプリットゲートメモリ装置の製造方法には次のような問題点がある。
【００１６】
まず、フローティングゲートをエッチングする過程及びソース領域を形成するためのイオン注入工程において、消去動作時に、電界が集中するトンネル酸化膜１４の先鋭部が損傷される。すなわち、図２を参照すると、フローティングゲート６とコントロールゲート１６の重畳される部分において、図面符号‘２５’部分ではトンネル酸化膜の先鋭部がエッチング工程とイオン注入工程で露出されてプラズマ損傷及びイオン注入損傷する。
【００１７】
また他の問題点としては、前記コントロールゲートのフォトリソグラフィエッチング工程で誤整列が発生する。
【００１８】
図９及び図１０は従来の技術によるコントロールゲート１６を形成するためのフォトリソグラフィエッチング工程で誤整列が発生した場合を示す断面図である。フォトリソグラフィ工程で誤整列が発生した場合には、向き合う一対のトランジスタは互いに相異の構造を有する。すなわち、向き合う一対のトランジスタの各々のコントロールゲート１６の下部の長さであるＬ１及びＬ２が異なる長さに形成される。図面では、Ｌ１が相対的にＬ２より短く形成されている。
【００１９】
向き合う一対のトランジスタの各々のコントロールゲートの下部の長さが異なって形成されれば、プログラム時において各々のトランジスタのセル電流に差が生じ、この差がセルの散布不良を誘発するという問題点を生じる。
【００２０】
【発明が解決しようとする課題】
本発明の目的は、上述の問題点を解決するために、消去動作で電界が集中するトンネル酸化膜の先鋭部がコントロールゲートのエッチング工程またはソース領域を形成するためのイオン注入工程で損傷されないスプリットゲートメモリ装置及びその製造方法を提供することにある。
【００２１】
また、本発明の目的は、向き合う一対のトランジスタの各々のコントロールゲートの下部の長さが同一のスプリットゲートメモリ装置及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上述の目的を達成するために、本発明のスプリットゲートメモリ装置は、基板に互いに所定の間隔離隔して形成されたソース領域及びドレイン領域が形成されており、前記ソース領域及びドレイン領域との間にはチャネル領域が形成されている。前記チャネル領域の一部及び前記ソース領域の一部の上にゲート絶縁膜を介在してフローティングゲートが形成されており、前記フローティングゲートの上面の一部にはキャッピング絶縁膜が形成されている。前記フローティングゲート及び前記キャッピング絶縁膜の側壁にはトンネル絶縁膜を介して形成され、前記フローティングゲート及びキャッピング絶縁膜に自動整列されたコントロールゲートが形成されている。
【００２３】
上述の目的を達成するために、本発明のスプリットゲートメモリ装置の製造方法は、基板上にゲート絶縁膜を介在してフローティングゲート膜を形成する。前記パターニングされたフローティングゲート膜上の一部分にキャッピング絶縁膜を形成する。次に、前記パターニングされたフローティングゲート膜及び前記キャッピング絶縁膜の側壁にトンネル絶縁膜を介して自動整列されるように一対のコントロールゲートを形成する。前記自動整列された一対のコントロールゲート各々の下部の長さは同一であるので、プログラムされる時に、同一のセル電流が流れる。前記トンネル絶縁膜、前記パターニングされたフローティングゲート膜及び前記ゲート絶縁膜を基板が露出されるまで選択的にエッチングして一対の向き合うフローティングゲートを形成する。前記露出された基板にイオン注入して共通ソース領域を形成する。前記コントロールゲートに隣接した半導体基板にイオン注入してドレイン領域を形成する。前記キャッピング絶縁膜はフローティングゲートのエッチンク工程及びソース領域を形成するためのイオン注入工程でトンネル絶縁膜の先鋭部が損傷されることを防止する役割を果たす。
【００２４】
【発明の実施の形態】
上述の目的、特徴及び長所は添付した図面と関連した次の詳細の説明を通じてより明らかになるだろう。以下、添付した図を参照して、本発明の望ましい実施形態を詳細に説明する。
【００２５】
図１１は本発明の一実施形態によるスプリットゲートメモリ装置を示す断面図である。
【００２６】
図１１を参照すると、ｐ型半導体基板１０２に共通ソース領域１２０が形成されており、前記共通ソース領域１２０に離隔してドレイン領域１２２が形成されている。前記ドレイン領域１２２及びソース領域１２０の間にはチャネル領域１２４が形成されている。前記チャネル領域１２４の一部と前記ソース領域１２０の一部の上にはゲート絶縁膜１０４を介してフローティングゲート１０６が形成されている。前記フローティングゲート１０６上にはＬＯＣＯＳ法によって形成されたポリオキサイド１１２が形成されている。前記ポリオキサイド１１２の一部上にキャッピング絶縁膜１１３が形成されている。
【００２７】
前記フローティングゲート１０６及び前記キャッピング絶縁膜１１３の側壁にはトンネル絶縁膜１１４を介在して形成され、前記フローティングゲート１０６及びキャッピング絶縁膜１１３に自動整列されたコントロールゲート１１６が形成されている。
【００２８】
図１２乃至図２０は本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【００２９】
図１２を参照すると、基板１０２を熱酸化させてゲート絶縁膜１０４を形成する。前記ゲート絶縁膜１０４上に第１ポリシリコン膜１０６及びナイトライド膜１０６を形成する。前記ナイトライド膜１０８上にフォトリソグラフィ工程を実施して感光膜パターン１１０を形成する。
【００３０】
図１３を参照すると、前記感光膜パターン１１０をエッチングマスクとして利用して前記ナイトライド膜１０８を選択的にエッチングして前記第１ポリシリコン膜１０６の表面を露出させる。
【００３１】
図１４を参照すると、前記感光膜パターン１１０を除去した後に、前記露出された第１ポリシリコン膜を酸化させて、ゲート間絶縁膜であるポリオキサイド１１２を形成する。
【００３２】
図１５を参照すると、前記パターニングされたナイトライド膜１０８を除去した後に、前記ポリオキサイド１１２をマスクとして利用して前記第１ポリシリコン膜１０６をパターニングする。この時に、第１ポリシリコン膜１０６の下部のゲート絶縁膜１０４も除去されるか、または一部分が残留する。図面では全部残留した場合が示されている。
【００３３】
図１６を参照すると、前記ポリオキサイド１１２が形成されたパターニングされた第１ポリシリコン膜１０６を含む基板の全面にキャッピング絶縁膜１１３を形成する。前記キャッピング絶縁膜１１３はナイトライド膜で形成することが望ましく、厚さは２００Å乃至１００００Åの範囲であることが望ましい。
【００３４】
図１７を参照すると、前記キャッピング絶縁膜１１３の上部に通常のフォトリソグラフィ工程を実施して感光膜パターン１１５を形成した後に、前記感光膜パターン１１５をエッチングマスクとして利用して前記キャッピング絶縁膜１１３をパターニングする。
【００３５】
図１８を参照すると、前記感光膜パターン１１５を除去し、前記パターニングされた第１ポリシリコン膜１０６及びパターニングされたキャッピング絶縁膜１１３が形成された基板の全面にトンネル絶縁膜１１４を形成する。前記トンネル絶縁膜１１４は熱酸化または化学気相蒸着ＣＶＤ法で形成することができる。続いて、前記トンネル絶縁膜１１４上に第２ポリシリコン膜１１６を形成する。
【００３６】
図１９を参照すると、前記第２ポリシリコン膜１１６を前記キャッピング絶縁膜１１の表面が露出されるまで全面的に非等方性エッチングして前記パターニングされた第１ポリシリコン膜１１６及びキャッピング絶縁膜１１３の側壁に前記トンネル絶縁膜１１４を介在した一対のコントロールゲート１１６を形成する。前記コントロールゲート１１６は前記パターニングされた第１ポリシリコン膜１０６及び前記キャッピング絶縁膜１１３に自動整列されたスペーサである。したがって、前記一対のコントロールゲート１１６の下部の幅Ｌ１、Ｌ２は同一に形成することができるので、プログラム時に、同一のセル電流が得られる。これに加えて、前記コントロールゲート１１６の下部の幅Ｌ１、Ｌ２を調節することができる。すなわち、コントロールゲート１１６の下部の幅Ｌ１、Ｌ２は前記キャッピング絶縁膜１１３及び前記第２ポリシリコン１１６の厚さで調節することができる。
【００３７】
図２０を参照すると、前記一対のコントロールゲート１１６が形成された基板の全面に通常のフォトリソグラフィ工程を利用して感光膜パターン１１７を形成する。前記感光膜パターン１１７をエッチングマスクとして利用して前記キャッピング絶縁膜１１３、ポリオキサイド１１２、及び前記パターニングされた第１ポリシリコン１０６及びゲート絶縁膜１０４を基板の表面が露出されるまで連続的にエッチングして一対のフローティングゲート１０６を形成する。前記キャッピング絶縁膜１１３はエッチング過程で前記トンネル絶縁膜１１４の先鋭部がプラズマ損傷されることを防止することができる。
【００３８】
再び、図１１を参照すると、前記感光膜パターン１１７を除去し、エッチングに露出された基板にイオン注入して共通ソース領域１２０を形成する。前記共通ソース領域１２０を形成するためのイオン注入工程では、前記キャッピング絶縁膜１１２が前記トンネル絶縁膜１１４の先鋭部が損傷されることを防止することができる。次に、前記コントロールゲート１１６に隣接した基板にイオン注入してドレイン領域１２２を形成する。
【００３９】
以上、説明した本発明は上述の実施形態及び添付した図面により限定されず、本発明の技術的思想を逸脱しない範囲内で多様な置換、変形及び変更が可能であることは本発明が属する技術分野で通常の知識を持つ者における明らかであるだろう。
【００４０】
【発明の効果】
上述のような本発明は、自動整列されたスペーサで一対のコントロールゲートを形成することによって、各々のコントロールゲートの下部の幅を同一に形成することができる。
【００４１】
また、本発明のキャッピング絶縁膜を形成することによって、エッチング工程及びイオン注入工程でトンネル絶縁膜の先鋭部が損傷されることを防止することができる。
【００４２】
また、フローティングゲート及びキャッピング絶縁膜に自己整列されたコントロールゲートの下部の幅はキャッピング絶縁膜及びフローティングゲートの厚さを利用して調節することができる。
【図面の簡単な説明】
【図１】従来の技術によるスプリットゲートメモリ装置を示す断面図である。
【図２】従来の技術によるスプリットゲートメモリ装置の製造方法を工程順に示した平面図である。
【図３】従来の技術によるスプリットゲートメモリ装置の製造方法を工程順に示した断面図である。
【図４】従来の技術によるスプリットゲートメモリ装置の製造方法を工程順に示した断面図である。
【図５】従来の技術によるスプリットゲートメモリ装置の製造方法を工程順に示した断面図である。
【図６】従来の技術によるスプリットゲートメモリ装置の製造方法を工程順に示した断面図である。
【図７】従来の技術によるスプリットゲートメモリ装置の製造方法を工程順に示した断面図である。
【図８】従来の技術によるスプリットゲートメモリ装置の製造方法を工程順に示した断面図である。
【図９】従来の技術によるコントロールゲートを形成するためのフォトリソグラフィエッチング工程で誤整列が発生した場合を示す断面図である。
【図１０】従来の技術によるコントロールゲートを形成するためのフォトリソグラフィエッチング工程で誤整列が発生した場合を示す断面図である。
【図１１】本発明の一実施形態によるスプリットゲートメモリ装置を示す断面図である。
【図１２】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【図１３】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【図１４】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【図１５】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【図１６】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【図１７】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【図１８】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【図１９】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【図２０】本発明の一実施形態によるスプリットゲートメモリ装置の製造方法を示す断面図である。
【符号の説明】
２，１０２　基板
４，１０４　ゲート絶縁膜
６，１０６　フローティングゲート
８，１０８　ナイトライド膜
１２，１１２　ポリオキサイド
１４，１１４　トンネル絶縁膜
１６，１１６　コントロールゲート
２０，１２０　共通ソース領域
２２，１２２　ドレイン領域
２４，１２４　チャネル領域
１１３　キャッピング絶縁膜
【図１】
2004006795.tif 000003
【図２】
2004006795.tif 000004
【図３】
2004006795.tif 000005
【図４】
2004006795.tif 000006
【図５】
2004006795.tif 000007
【図６】
2004006795.tif 000008
【図７】
2004006795.tif 000009
【図８】
2004006795.tif 000010
【図９】
2004006795.tif 000011
【図１０】
2004006795.tif 000012
【図１１】
2004006795.tif 000013
【図１２】
2004006795.tif 000014
【図１３】
2004006795.tif 000015
【図１４】
2004006795.tif 000016
【図１５】
2004006795.tif 000017
【図１６】
2004006795.tif 000018
【図１７】
2004006795.tif 000019
【図１８】
2004006795.tif 000020
【図１９】
2004006795.tif 000021
【図２０】
2004006795.tif 000022