(57)【要約】【課題】電源切断時に、他方の装置からの電源電圧の回り込みによるインタフェース回路の破壊を防止する。【解決手段】ＡＣアダプタ３が外されてＲＯＭ書込装置１０Ａの電源ノードＮＰへの電源供給が停止されると、この電源ノードＮＰの電圧で制御されるアナログスイッチ３０がオフ状態となる。これにより、ユーザボード２側の電源電圧ＶＴＧが投入されていても、このユーザボード２から出力されるデータ信号ＤＡＴはアナログスイッチ３０で遮断され、ダイオード１６を介して電源ノードＮＰに回り込むことがない。従って、３ステートバッファ１３ｃ０の制御端子は確実に“Ｌ”となり、この３ステートバッファ１３ｃに貫通電流が流れて熱による破壊が生ずるおそれがない。【選択図】      図１
2004192242.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なる電源部を備えた第１及び第２の装置間の信号を入出力するためのインタフェース回路であって、
前記第１の装置の電源部から供給される第１の電圧電圧が出力される電源ノードと、
前記第２の装置の電源部から供給される第２の電源電圧で駆動され、該第２の装置から与えられる信号の出力が前記電源ノードの電位によって制御される３ステートバッファと、
前記第２の電源電圧で駆動され、前記３ステートバッファの出力側と前記第１の装置内の論理回路との間の接続が前記電源ノードの電位によって制御されるアナログスイッチとを、
備えたことを特徴とするインタフェース回路。
【請求項２】
それぞれ異なる電源部を備えた第１及び第２の装置間の信号を入出力するためのインタフェース回路であって、
前記第１の装置の電源部から供給される第１の電圧電圧が出力される電源ノードと、
前記電源ノードの電圧を検出してこの電圧が基準電圧を越えているときに制御信号を出力する電圧検出器と、
前記第２の装置の電源部から供給される第２の電源電圧で駆動され、該第２の装置から与えられる信号の出力が前記電源ノードの電位によって制御される３ステートバッファと、
前記第２の電源電圧で駆動され、前記３ステートバッファの出力側と前記第１の装置内の論理回路との間の接続が前記制御信号によって制御されるアナログスイッチとを、
備えたことを特徴とするインタフェース回路。
【請求項３】
それぞれ異なる電源部を備えた第１及び第２の装置間の信号を入出力するためのインタフェース回路であって、
前記第１の装置の電源部から供給される第１の電圧電圧が出力される電源ノードと、
前記電源ノードの電圧が基準電圧を越えているときに制御信号を出力する電圧検出器と、
前記第２の装置の電源部から供給される第２の電源電圧で駆動され、該第２の装置から与えられる信号を制御端子に与えられる電圧に応じて制御して前記第１の装置内の論理回路に与える３ステートバッファと、
前記第２の電源電圧で駆動され、前記電源ノードと前記３ステートバッファの制御端子との間の接続が前記制御信号によって制御されるアナログスイッチとを、
備えたことを特徴とするインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、それぞれ別の電源で駆動される２つの装置間で信号の送受信を行うインタフェース回路に関するものである。
【０００２】
【従来の技術】
【０００３】
【非特許文献１】
沖電気工業株式会社「ＰＷ６６Ｋフラッシュライタシステム  ユーザーズマニュアル」（１９９９−５−１９）ｐ．６−８
【０００４】
図２は、上記非特許文献１に記載された従来のＲＯＭ書込装置を含むＲＯＭ書込システムの構成図である。
【０００５】
このＲＯＭ書込システムは、ホストコンピュータ１から与えられるプログラムやデータを、ユーザボード２上のマイコン２ａに内蔵されたフラッシュメモリに書き込むもので、ＲＯＭ書込装置１０を有している。ホストコンピュータ１とＲＯＭ書込装置１０との間は、例えば、ＲＳ−２３２Ｃ規格のシリアル・インタフェースで接続されている。また、ＲＯＭ書込装置１０は、プローブケーブルを介して、ユーザボード２側の端子にプローブで接続するようになっている。
【０００６】
ＲＯＭ書込装置１０は、交流（ＡＣ）アダプタ３から供給される直流（ＤＣ）１２Ｖの電圧から、安定したＤＣ５Ｖの電源電圧ＶＣＣを生成する電源部１１を有している。電源部１１の出力側は電源ノードＮＰに接続され、この電源ノードＮＰから制御部１２に電源電圧ＶＣＣが与えられるようになっている。更に、このＲＯＭ書込装置１０は、制御部１２とユーザボード２上のマイコン２ａとの間で信号の送受信を行うためのインタフェース部（Ｉ／Ｆ）１３を備えている。
【０００７】
インタフェース部１３は、各信号に対応する３ステートバッファ１３ａ，１３ｂ，１３ｃを有している。３ステートバッファ１３ａ，１３ｂは、それぞれ制御部１２から出力されるクロック信号ＣＫと書込データＷＤをマイコン２ａ側に送信するもので、３ステートバッファ１３ｃは、マイコン２ａから読み出されるデータＤＡＴを受信して、制御部１２に与えるものである。３ステートバッファ１３ａ〜１３ｃは、制御端子に与えられる信号が“Ｈ”のときに入力端子の信号を出力端子に伝え、制御端子の信号が“Ｌ”のときには出力端子を高インピーダンスにするものである。
【０００８】
３ステートバッファ１３ａ〜１３ｃの制御端子は、それぞれプルアップ抵抗１４ａ〜１４ｃを介して電源ノードＮＰに接続され、制御部１２からの信号によって制御されるようになっている。また、３ステートバッファ１３ｃの出力側には、異常入力電圧による制御部１２の破壊を防止するために、接地電圧ＧＮＤと電源電圧ＶＣＣに対してそれぞれ逆方向接続となるように、保護ダイオード１５，１６が接続されている。
【０００９】
更に、インタフェース部１３は、ＲＯＭ書込装置１０の電源電圧ＶＣＣとマイコン側の電源電圧ＶＴＧ（例えば、２〜５Ｖ）の相違による誤動作等を防止するために、ユーザボード２側の電源部２ｂから与えられる電源電圧ＶＴＧによって駆動されるようになっている。
【００１０】
なお、ユーザボード２上の電源部２ｂは、マイコン２ａの通常の動作に必要な電源電圧ＶＴＧを生成するもので、このマイコン２ａに内蔵されたフラッシュメモリ書込用の高電圧ＶＰＰは、ＡＣアダプタ３からＲＯＭ書込装置１０に供給されるＤＣ１２Ｖがそのまま与えられるようになっている。
【００１１】
このようなＲＯＭ書込システムでは、ホストコンピュータ１からマイコン２ａに内蔵されたフラッシュメモリに書き込むデータが、ＲＳ−２３２Ｃインタフェースを介してＲＯＭ書込装置１０の制御部１２に与えられる。与えられたデータは、制御部１２によってマイコン２ａ側の書き込み手順に従った形式のデータに変換され、所定のプロトコルに従ってインタフェース部１３に与えられる。インタフェース部１３では、与えられたデータがユーザボード２側の電源電圧ＶＧＴに対応した信号レベルに変換され、プローブケーブルを介してマイコン２ａ側に出力される。これにより、マイコン２ａに内蔵されたフラッシュメモリにデータが書き込まれる。
【００１２】
一方、フラッシュメモリに書き込まれたデータをチェックするために、マイコン２ａから読み出されたデータＤＡＴは、３ステートバッファ１３ｃを介して制御部１２に与えられる。制御部１２では、書き込んだデータと読み出したデータを比較し、書き込みが正しく行われたか否かを判定することができる。
【００１３】
【発明が解決しようとする課題】
しかしながら、従来のＲＯＭ書込システムでは、次のような課題があった。
【００１４】
図３は、従来のＲＯＭ書込システムにおける問題点の説明図である。
【００１５】
ＲＯＭ書込装置１０とユーザボード２をプローブケーブルで接続し、ユーザボード２の電源が投入されると共に、このユーザボード２から“Ｈ”のデータ信号ＤＡＴが出力された状態で、ＲＯＭ書込装置１０の電源が切断（ＡＣアダプタ３が外れた状態に）されると、インタフェース部１３が発熱したり、場合によっては熱破壊を生ずることがあった。
【００１６】
これは、ＡＣアダプタ３が外されたことにより、電源ノードＮＰに電源電圧ＶＣＣが印加されなくなり、本来、逆方向接続であるべき保護ダイオード１６が順方向接続になって、３ステートバッファ１３ｃの出力信号が、この保護ダイオード１６及びプルアップ抵抗１４ｃを介して制御端子に帰還されることによるものである。
【００１７】
図３中に例示したように、３ステートバッファ１３ｃは、電源端子ＶＤ、接地端子ＶＳ、入力端子Ｉ、出力端子Ｏ及び制御端子Ｃを有し、インバータ２１，２２、ＮＡＮＤ２３、ＮＯＲ２４、ＰＭＯＳ２５及びＮＭＯＳ２６で構成されている。
【００１８】
３ステートバッファ１３ｃの制御端子Ｃは、インバータ２１の入力側に接続され、このインバータ２１の出力側がインバータ２２とＮＡＮＤ２３の一方の入力側に接続されている。また、インバータ２２の出力側は、ＮＯＲ２４の一方の入力側に接続されている。入力端子Ｉは、ＮＡＮＤ２３とＮＯＲ２４の他方の入力側に接続され、このＮＡＮＤ２３とＮＯＲ２４の出力側が、それぞれＰＭＯＳ２５とＮＭＯＳ２６のゲートに接続されている。そして、ＰＭＯＳ２５とＮＭＯＳ２６のドレインが、出力端子Ｏに接続されている。
【００１９】
このような３ステートバッファ１３ｃによるインタフェースにおいて、電源ノードＮＰに電源電圧ＶＣＣ（例えば、５Ｖ）が供給された状態で、電源端子ＶＤにユーザボード２から電源電圧ＶＴＧ（例えば、５Ｖ）が与えられ、更に入力端子Ｉに“Ｈ”のデータ信号ＤＡＴが与えられると、出力端子Ｏの信号はほぼ電源電圧ＶＴＧとなる。
【００２０】
ここでＡＣアダプタ３が取り外されると、電源ノードＮＰに供給される電源電圧ＶＣＣはなくなる。これにより、３ステートバッファ１３ｃの出力端子Ｏの“Ｈ”の信号が、保護ダイオード１６及び電源ノードＮＰを介して制御部１２に印加される。これにより、制御部１２に負荷電流が流れ、電源ノードＮＰの電位が低下する。
【００２１】
電源ノードＮＰの電位は、プルアップ抵抗１４ｃを介して３ステートバッファ１３ｃの制御端子Ｃに与えられるが、この制御端子Ｃの電位が電源電圧ＶＴＧのほぼ１／２になると、インバータ２１を構成するＰＭＯＳ２１ａとＮＭＯＳ２１ｂに貫通電流が流れる。これにより、インタフェース部１３が発熱し、場合によっては熱破壊につながるという現象が生ずるのである。
【００２２】
【課題を解決するための手段】
前記課題を解決するために、本発明は、それぞれ異なる電源部を備えた第１及び第２の装置間の信号を入出力するためのインタフェース回路を、第２の装置の電源部から供給される第２の電源電圧で駆動され、この第２の装置から与えられる信号の出力が第１の装置から供給される第２の電源電圧によって制御される３ステートバッファと、第２の電源電圧で駆動されて３ステートバッファの出力側と第１の装置内の論理回路との間の接続を第１の電源電圧で制御するアナログスイッチとを有する構成にしている。
【００２３】
本発明によれば、このようにインタフェース回路を構成したので、第１の電源電圧がなくなると、アナログスイッチがオフ状態となり、３ステートバッファの出力側が論理回路と完全に遮断される。これにより、３ステートバッファの出力電圧がこの３ステートバッファの制御信号として回り込むことがなくなる。
【００２４】
【発明の実施の形態】
【００２５】
（第１の実施形態）
図１は、本発明の第１の実施形態を示すＲＯＭ書込システムの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２６】
このＲＯＭ書込システムは、図２のＲＯＭ書込システムと同様に、ホストコンピュータ１から与えられるプログラムやデータを、ユーザボード２上のマイコン２ａに内蔵されたフラッシュメモリに書き込むもので、ＲＯＭ書込装置１０Ａを有している。ホストコンピュータ１とＲＯＭ書込装置１０Ａの間は、例えばＲＳ−２３２Ｃ規格のシリアル・インタフェースで接続されている。また、ＲＯＭ書込装置１０Ａは、プローブケーブルを介してユーザボード２側の端子にプローブで接続するようになっている。
【００２７】
ＲＯＭ書込装置１０Ａは、ＡＣアダプタ３から供給されるＤＣ１２Ｖを、逆流防止用のダイオード１７と平滑用のキャパシタ１８を介して入力し、安定したＤＣ５Ｖの電源電圧ＶＣＣを生成する電源部１１を有している。電源部１１の出力側は電源ノードＮＰに接続され、この電源ノードＮＰから書き込みの制御を行うための制御部１２に、電源電圧ＶＣＣが与えられるようになっている。更に、このＲＯＭ書込装置１０Ａは、制御部１２とユーザボード２上のマイコン２ａとの間で信号の送受信を行うためのインタフェース部１３を有している。
【００２８】
インタフェース部１３は、各信号に対応する３ステートバッファ１３ａ〜１３ｃを有している。このうち、３ステートバッファ１３ａ，１３ｂは、それぞれ制御部１２から出力されるクロック信号ＣＫと書込データＷＤをマイコン２ａ側に送信するもので、３ステートバッファ１３ｃは、マイコン２ａから読み出されるデータＤＡＴを受信して制御部１２に与えるものである。３ステートバッファ１３ａ〜１３ｃは、制御端子に与えられる信号が“Ｈ”のときに、入力端子の信号を出力端子に伝え、制御端子の信号が“Ｌ”のときには、出力端子を高インピーダンスにするものである。
【００２９】
３ステートバッファ１３ａ〜１３ｃの制御端子は、それぞれプルアップ抵抗１４ａ〜１４ｃを介して電源ノードＮＰに接続されると共に、制御部１２から制御されるようになっている。このインタフェース部１３は、ＲＯＭ書込装置１０Ａの電源電圧ＶＣＣとマイコン側の電源電圧ＶＴＧ（例えば、２〜５Ｖ）の相違による誤動作等を防止するために、ユーザボード２側の電源部２ｂから与えられる電源電圧ＶＴＧによって駆動されるようになっている。
【００３０】
なお、ユーザボード２上の電源部２ｂは、マイコン２ａの通常の動作に必要な電源電圧ＶＴＧを生成するもので、このマイコン２ａに内蔵されたフラッシュメモリ書込用の高電圧ＶＰＰは、ＡＣアダプタ３からＲＯＭ書込装置１０に供給されるＤＣ１２Ｖがそのまま与えられるようになっている。
【００３１】
３ステートバッファ１３ｃの出力側は、ユーザボード２の電源電圧ＶＴＧで駆動されるアナログスイッチ３０を介して制御部１２に接続されている。アナログスイッチ３０は、ＰＭＯＳ３１及びＮＭＯＳ３２を並列に接続したスイッチ部と、これらのＰＭＯＳ３１及びＮＭＯＳ３２をオン／オフ制御する２段のインバータで構成されている。
【００３２】
ＰＭＯＳ３１とＮＭＯＳ３２の基板電位は、それぞれ電源電圧側と接地電圧側に接続されている。ＰＭＯＳ３３とＮＭＯＳ３４で構成される初段のインバータの入力側は電源ノードＮＰに接続され、その出力側はＰＭＯＳ３１のゲートに接続されている。また、ＰＭＯＳ３５とＮＭＯＳ３６で構成される次段のインバータの出力側はＮＭＯＳ３２のゲートに接続されている。
【００３３】
アナログスイッチ３０の出力側には、異常入力電圧による制御部１２の破壊を防止するために、接地電圧ＧＮＤと電源電圧ＶＣＣに対してそれぞれ逆方向接続となるように、保護ダイオード１５，１６が接続されている。
【００３４】
次に、動作を説明する。
【００３５】
ＲＯＭ書込装置１０Ａとホストコンピュータ１をＲＳ−２３２Ｃインタフェースで接続すると共に、このＲＯＭ書込装置１０Ａに書き込み対象のユーザボード２をプローブケーブルを介して接続する。更に、ＲＯＭ書込装置１０Ａに、ＡＣアダプタ３からＤＣ１２Ｖを供給すると共に、ユーザボード２の電源を投入する。これにより、アナログスイッチ３０はオン状態に設定される。
【００３６】
このような状態で、ホストコンピュータ１からマイコン２ａに内蔵されたフラッシュメモリに書き込むデータが、ＲＳ−２３２Ｃインタフェースを介してＲＯＭ書込装置１０Ａの制御部１２に与えられる。与えられたデータは、制御部１２によってマイコン２ａ側の書込手順に従った形式のデータに変換され、所定のプロトコルに従ってインタフェース部１３に与えられる。
【００３７】
インタフェース部１３では、与えられたデータがユーザボード２側の電源電圧ＶＧＴに対応した信号レベルに変換され、プローブケーブルを介してマイコン２ａに与えられる。これにより、マイコン２ａに内蔵されたフラッシュメモリにデータが書き込まれる。
【００３８】
一方、フラッシュメモリに書き込まれたデータをチェックするために、マイコン２ａから読み出されたデータＤＡＴは、３ステートバッファ１３ｃとアナログスイッチ３０を介して制御部１２に与えられる。制御部１２では、書き込んだデータと読み出したデータが比較され、書き込みが正しく行われたか否かが判定される。
【００３９】
ここで、ユーザボード２側の電源を投入したままで、ＲＯＭ書込装置１０Ａ側のＡＣアダプタ３を外したとする。これにより、電源ノードＮＰに印加されていた電源電圧ＶＣＣがなくなり、この電源ノードＮＰは制御部１２の論理回路を構成するトランジスタ等を介して接地電圧ＧＮＤに接続され、この電源ノードＮＰの電位はほぼ接地電圧ＧＮＤに等しくなる。
【００４０】
アナログスイッチ３０は、電源ノードＮＰの電位によってオン／オフ制御されているので、この電源ノードＮＰが接地電圧ＧＮＤになると、オフ状態となる。これにより、３ステートバッファ１３ｃの出力信号がアナログスイッチ３０の出力側に出ることはない。このため、電源ノードＮＰの電位は接地電圧ＧＮＤに保たれ、インタフェース部１３は完全にオフ状態となる。
【００４１】
以上のように、この第１の実施形態のＲＯＭ書込システムにおけるＲＯＭ書込装置１０Ａは、インタフェース部１３の出力側に、電源ノードＮＰの電位で制御されるアナログスイッチ３０を設けている。これにより、ユーザボード２の電源を投入したままで、ＲＯＭ書込装置１０Ａの電源を切断しても、このユーザボード２の電源の回り込みが阻止され、インタフェース部１３の発熱や熱破壊を防止することができるという利点がある。
【００４２】
（第２の実施形態）
図４は、本発明の第２の実施形態を示すインタフェース回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４３】
この図４のインタフェース回路は、例えば図１のＲＯＭ書込システムと同様に、それぞれ異なる電源を有する第１の装置（例えば、ＲＯＭ書込装置）と第２の装置（例えば、ユーザボード）との間で、信号の送受信を行うために設けられたものである。
【００４４】
このインタフェース回路は、図示しないＡＣアダプタから供給されるＤＣ電圧を、逆流防止用のダイオード１７と平滑用のキャパシタ１８を介して入力し、安定した電源電圧ＶＣＣを生成する電源部１１を有している。電源部１１の出力側は電源ノードＮＰに接続され、この電源ノードＮＰから論理回路１７に電源電圧ＶＣＣが与えられるようになっている。
【００４５】
更に、このインタフェース回路は、図示しない第２の装置から与えられるデータ信号ＤＡＴを受信するための３ステートバッファ１３ｃを有している。３ステートバッファ１３ｃは、制御端子に与えられる信号が“Ｈ”のときに入力端子の信号を出力端子に伝え、制御端子の信号が“Ｌ”のときには出力端子を高インピーダンスにするものである。３ステートバッファ１３ｃの制御端子は、プルアップ抵抗１４ｃを介して電源ノードＮＰに接続されている。３ステートバッファ１３ｃは、電源電圧ＶＣＣと第２の装置側の電源電圧ＶＴＧの相違による誤動作等を防止するために、この第２の装置側から与えられる電源電圧ＶＴＧによって駆動されるようになっている。
【００４６】
３ステートバッファ１３ｃの出力側は、第２の装置側の電源電圧ＶＴＧで駆動されるアナログスイッチ３０を介して論理回路１７に接続されている。アナログスイッチ３０は、制御端子に与えられる信号によって、入力側と出力側の接続をオン／オフするもので、この制御端子には電圧検出器４０の出力信号が与えられるようになっている。
【００４７】
電圧検出器４０は、電源ノードＮＰの電圧を検出して、この電圧が基準電圧を越えていれば“Ｈ”の出力信号を出力するものである。この電圧検出器４０は、電源ノードＮＰの電圧を分圧する抵抗４１，４２と、基準値を生成する定電流回路及びツェナーダイオード４４を有している。分圧された電圧は、比較回路（ＣＭＰ）４５によって基準値と比較されるようになっている。比較回路４５の出力側は、ソースが接地電圧ＧＮＤに接続されてオープンドレインとなったＮＭＯＳ４６のゲートに接続されている。
【００４８】
ＮＭＯＳ４６のドレインは、負荷抵抗４７を介して第２の装置側の電源電圧ＶＴＧに接続され、このＮＭＯＳ４６のドレインからアナログスイッチ３０に対する制御用の信号が出力されるようになっている。
【００４９】
次に動作を説明する。
【００５０】
３ステートバッファ１３ｃとアナログスイッチ３０は、第２の装置側から与えられる電源電圧ＶＴＧによって駆動される。また、ＡＣアダプタからＤＣ電圧が供給されると、電源部１１によって電源電圧ＶＣＣが生成され、電源ノードＮＰに出力される。これにより、電圧検出器４０の出力信号は“Ｈ”となり、アナログスイッチ４０はオン状態となる。また、３ステートバッファ１３ｃの制御端子にはプルアップ抵抗１４ｃを介して電源電圧ＶＣＣが与えられる。これにより、第２の装置側から与えられたデータ信号ＤＡＴは、３ステートバッファ１３ｃとアナログスイッチ３０を通過して制御部１２に出力される。
【００５１】
ここで、ＡＣアダプタからのＤＣ電圧供給が停止され、電源ノードＮＰの電圧が低下して基準電圧以下になると、電圧検出器４０の出力信号は“Ｌ”となる。これにより、アナログスイッチ３０はオフ状態となり、３ステートバッファ１３ｃの出力信号は遮断され、電源ノードＮＰは接地電圧ＧＮＤとなる。
【００５２】
以上のように、この第２の実施形態のインタフェース回路は、３ステートバッファ１３ｃの出力側にアナログスイッチ３０を設けると共に、電源ノードＮＰの電圧を検出する電圧検出器４０を設け、この電圧検出器４０の出力信号によってアナログスイッチ３０を制御するようにしている。
【００５３】
これにより、第２の装置の電源を投入したままで、第１の装置側の電源を切断しても、この第２の装置の電源電圧ＶＴＧの回り込みが確実に阻止され、３ステートバッファ１３ｃの発熱や熱破壊を防止することができるという利点がある。また、電圧検出器４０の出力信号は電源電圧ＶＴＧを越えることがないので、電源電圧ＶＣＣが電源電圧ＶＴＧよりも高い場合でも、アナログスイッチ３０を破壊したり誤動作させるおそれがないという利点がある。
【００５４】
（第３の実施形態）
図５は、本発明の第３の実施形態を示すインタフェース回路の構成図であり、図４中の要素と共通の要素には共通の符号が付されている。
【００５５】
このインタフェース回路は、図４中のアナログスイッチ３０を削除して３ステートバッファ１３ｃの出力側を制御部１２に直接接続すると共に、プルアップ抵抗１４ｃと３ステートバッファ１３ｃの制御端子の間に、アナログスイッチ３０Ａを挿入したものである。アナログスイッチ３０Ａは、第２の装置側から与えられる電源電圧ＶＴＧで駆動され、電圧検出器４０の出力信号によってオン／オフ制御されるようになっている。その他の構成は、図４と同様である。
【００５６】
次に動作を説明する。
【００５７】
第２の装置側から電源電圧ＶＴＧが与えられると、３ステートバッファ１３ｃとアナログスイッチ３０Ａが駆動される。また、ＡＣアダプタからＤＣ電圧が供給されると、電源部１１によって電源電圧ＶＣＣが生成され、電源ノードＮＰに出力される。これにより、電圧検出器４０の出力信号は“Ｈ”となり、アナログスイッチ３０Ａがオン状態となって、電源ノードＮＰの電圧がプルアップ抵抗１４ｃとアナログスイッチ３０Ａを介して、３ステートバッファ１３ｃの制御端子に与えられる。そして、第２の装置側から与えられるデータ信号ＤＡＴは、３ステートバッファ１３ｃを通過して制御部１２に出力される。
【００５８】
ここで、ＡＣアダプタのＤＣ電圧供給が停止され、電源ノードＮＰの電圧が低下して基準電圧以下になると、電圧検出器４０の出力信号は“Ｌ”となる。これにより、アナログスイッチ３０Ａはオフ状態となり、３ステートバッファ１３ｃに対する制御信号は“Ｌ”となって、第２の装置側から与えられるデータ信号ＤＡＴは遮断される。
【００５９】
以上のように、この第３の実施形態のインタフェース回路は、３ステートバッファ１３ｃに対する制御信号をアナログスイッチ３０Ａを介して与えるようにすると共に、電源ノードＮＰの電圧を検出する電圧検出器４０を設け、この電圧検出器４０の出力信号によってアナログスイッチ３０Ａを制御するようにしている。これにより、第２の実施形態と同様の利点に加えて、３ステートバッファ１３ｃと制御部１２との間が直接接続されているので、アナログスイッチによる信号レベルの低下や遅延等が生じないという利点がある。
【００６０】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
【００６１】
（ａ）  ＲＯＭ書込システムにおけるインタフェース回路について説明したが、それぞれ別の電源を有する２つの装置間のインタフェース回路として適用することができる。
【００６２】
（ｂ）  アナログスイッチ３０や電圧検出器４０の回路構成は、例示したものに限定されない。
【００６３】
【発明の効果】
以上詳細に説明したように、本発明によれば、第１の装置の電源電圧によって、３ステートバッファの出力側とこの第１の装置内の論理回路との間、またはこの３ステートバッファに対する制御信号の経路をオン／オフ制御するアナログスイッチを有している。これにより、第１の装置の電源電圧がなくなったときに、第２の装置側の電源電圧が３ステートバッファの制御端子に回り込むことがなくなり、この３ステートバッファの発熱や熱破壊を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態を示すＲＯＭ書込システムの構成図である。
【図２】従来のＲＯＭ書込装置を含むＲＯＭ書込システムの構成図である。
【図３】従来のＲＯＭ書込システムにおける問題点の説明図である。
【図４】本発明の第２の実施形態を示すインタフェース回路の構成図である。
【図５】本発明の第３の実施形態を示すインタフェース回路の構成図である。
【符号の説明】
１１    電源部
１２    制御部
１３    インタフェース部
１３ａ〜１３ｃ    ３ステートバッファ
１４ａ〜１４ｃ    プルアップ抵抗
１５，１６    保護ダイオード
１７    論理回路
３０，３０Ａ    アナログスイッチ
４０    電圧検出器
【図１】
2004192242.tif 000003
【図２】
2004192242.tif 000004
【図３】
2004192242.tif 000005
【図４】
2004192242.tif 000006
【図５】
2004192242.tif 000007