(57)【要約】【課題】  フォトン吸収膜を有する半導体素子及びその製造方法を提供する。【解決手段】  半導体基板上１００にＭＯＳトランジスタが形成されており、前記ＭＯＳトランジスタ及び半導体基板を覆うようにフォトン吸収膜１４５が形成されている。また、前記フォトン吸収膜の上部にＨＤＰ方式によって層間絶縁膜１５０が形成されている。この時、フォトン吸収膜としては、シリコン膜、シリコンゲルマニウム膜またはシリコン膜及びシリコンゲルマニウム膜の積層膜が利用されうる。本発明によれば、プラズマ工程時に発生するフォトンを吸収してゲート絶縁膜の漏れ電流の発生を防止できる。【選択図】            図４Ｂ
2004282069.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の所定部分に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタ及び半導体基板を覆うように形成されるフォトン吸収膜と、
前記フォトン吸収膜の上部に形成される層間絶縁膜と、
を含むことを特徴とする半導体素子。
【請求項２】
前記フォトン吸収膜は、シリコン膜であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記フォトン吸収膜は、前記シリコン膜内にシリコンよりバンドギャップが小さな物質がイオン注入されている膜であることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記フォトン吸収膜は、シリコンゲルマニウム膜であることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記フォトン吸収膜は、シリコン膜とシリコンゲルマニウム膜の積層膜であることを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記ＭＯＳトランジスタ及び前記半導体基板と前記フォトン吸収膜間に前記層間絶縁膜とエッチング選択比が異なるエッチストッパーがさらに介在されていることを特徴とする請求項１に記載の半導体素子。
【請求項７】
半導体基板と、
前記半導体基板上の所定部分に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタ及び半導体基板を覆うように形成されるエッチストッパーと、
前記エッチストッパーの表面にプラズマの発生で生成されるフォトンを吸収するためのシリコン膜と、
前記シリコン膜上部に形成される層間絶縁膜と、
を含むことを特徴とする半導体素子。
【請求項８】
前記エッチストッパーと前記シリコン膜間、または前記シリコン膜と前記層間絶縁膜間に、シリコンよりバンドギャップが小さな物質がイオン注入されたシリコン膜をさらに介在することを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記シリコンよりバンドギャップが小さな物質は、ゲルマニウムであることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
半導体基板と、
前記半導体基板上の所定部分に形成されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタ及び半導体基板を覆うように形成されるエッチストッパーと、
前記エッチストッパーの表面にプラズマの発生で生成されるフォトンを吸収するためのシリコンより小さなバンドギャップを有する物質がイオン注入されているシリコン膜と、
前記シリコンより小さなバンドギャップを有する物質がイオン注入されたシリコン膜の上部に形成される層間絶縁膜と、
を含むことを特徴とする半導体素子。
【請求項１１】
前記シリコンよりバンドギャップが小さな物質は、ゲルマニウムであることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
半導体基板上にＭＯＳトランジスタを形成する段階と、
前記ＭＯＳトランジスタ及び半導体基板の上部にフォトン吸収膜を形成する段階と、
前記フォトン吸収膜の上部に層間絶縁膜を形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項１３】
前記フォトン吸収膜を形成する段階は、前記半導体基板の結果物の上部にシリコン膜を蒸着することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記シリコン膜は、ＰＥＣＶＤ方式によって１ないし１０秒間形成することを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１５】
前記シリコン膜は、１０ないし２００Åの厚さに形成することを特徴とする請求項１４に記載の半導体素子の製造方法。
【請求項１６】
前記フォトン吸収膜を形成する段階は、
前記半導体基板の結果物の上部にシリコン膜を蒸着する段階と、
前記シリコン膜にシリコンよりバンドギャップが小さな物質をイオン注入する段階と、
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１７】
前記シリコンよりバンドギャップが小さな物質は、ゲルマニウムであることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項１８】
前記フォトン吸収膜を形成する段階は、
前記半導体基板の結果物の上部にシリコン膜を蒸着する段階と、
前記シリコン膜上部にシリコンよりバンドギャップが小さな物質がイオン注入されたシリコン膜を蒸着する段階と、
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１９】
前記フォトン吸収膜を形成する段階は、
前記半導体基板の結果物の上部にシリコンよりバンドギャップが小さな物質がイオン注入されたシリコン膜を蒸着する段階と、
前記シリコンよりバンドギャップが小さな物質がイオン注入されたシリコン膜の上部にシリコン膜を蒸着する段階と、
を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２０】
前記ＭＯＳトランジスタを形成する段階と前記フォトン吸収膜を形成する段階との間に、  前記層間絶縁膜とエッチング選択比が異なるエッチストッパーを形成する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２１】
前記層間絶縁膜は、ＨＤＰ方式で形成することを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項２２】
半導体基板上にＭＯＳトランジスタを形成する段階と、
前記ＭＯＳトランジスタ及び半導体基板の上部にエッチストッパーを形成する段階と、
前記エッチストッパーの上部にシリコン膜を形成する段階と、
前記シリコン膜の上部にＨＤＰ方式によって層間絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２３】
前記シリコン膜は、ＰＥＣＶＤ方式によって１ないし１０秒間形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記シリコン膜は、１０ないし２００Åの厚さに形成することを特徴とする請求項２３に記載の半導体素子の製造方法。
【請求項２５】
半導体基板上にＭＯＳトランジスタを形成する段階と、
前記ＭＯＳトランジスタ及び半導体基板の上部にエッチストッパーを形成する段階と、
前記エッチストッパーの上部にシリコン膜を蒸着する段階と、
前記シリコン膜に前記シリコンより小さなバンドギャップを有する物質をイオン注入する段階と、
前記シリコンより小さなバンドギャップを有する物質がイオン注入されたシリコン膜の上部にＨＤＰ方式によって層間絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２６】
前記シリコン膜は、ＰＥＣＶＤ方式によって１ないし１０秒間形成することを特徴とする請求項２５に記載の半導体素子の製造方法。
【請求項２７】
前記シリコン膜は、１０ないし２００Åの厚さに形成することを特徴とする請求項２６に記載の半導体素子の製造方法。
【請求項２８】
前記シリコンよりバンドギャップが小さな物質は、ゲルマニウムであることを特徴とする請求項２５に記載の半導体素子の製造方法。
【請求項２９】
半導体基板上にＭＯＳトランジスタを形成する段階と、
前記ＭＯＳトランジスタ及び半導体基板の上部にエッチストッパーを形成する段階と、
前記エッチストッパーの上部にシリコン膜及びシリコンゲルマニウム層の積層膜よりなるフォトン吸収膜を形成する段階と、
前記フォトン吸収膜の上部にＨＤＰ方式によって層間絶縁膜を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、さらに具体的には、プラズマ工程時に発生するフォトンを吸収してゲート絶縁膜の漏れ電流を防止できるフォトン吸収膜を有する半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の高集積化によって、ゲート電極の線幅だけでなくゲート電極の間隔も最小線幅以下になりつつある。これにより、半導体基板の結果物のアスペクト比が増大されて、後続工程では優秀なステップカバレッジ特性を有するプラズマ蒸着工程が要求されている。特に、プラズマを利用した方式のうち一つである高密度プラズマ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ：以下、ＨＤＰ）方式によって形成された膜は、層間充填特性が優秀であるので、高いアスペクト比を有する結果物の表面に主に利用されている。
【０００３】
図１は、ＨＤＰ方式の層間絶縁膜を備える従来の半導体素子を示す。
【０００４】
図１を参照して、素子分離膜１５が形成された半導体基板１０の上部にゲート絶縁膜２０、ゲート導電層２５及びハードマスク膜３０を順次に積層する。次いで、ハードマスク膜３０、ゲート導電層２５を所定部分パターニングしてゲート電極構造物Ｇを形成した後、ゲート電極構造物Ｇの両側壁に公知の方式でスペーサ３５を形成する。次いで、スペーサ３５の両側の半導体基板１０に不純物を注入して接合領域４０ａ，４０ｂを形成し、ＭＯＳトランジスタを形成する。
【０００５】
次いで、半導体基板１０の結果物の表面にエッチストッパー４５を形成する。エッチストッパー４５は、後続するコンタクトホール形成時、接合領域４０ａ，４０ｂを保護するために形成される層であって、以後に形成される層間絶縁膜とエッチング選択比が異なる物質で形成される。一般的に、エッチストッパー４５は、シリコン窒化膜（Ｓｉ３Ｎ４）またはシリコン窒酸化膜（ＳｉＯＮ）が利用されうる。エッチストッパー４５の上部に層間絶縁膜５０を蒸着する。この時、ゲート電極構造物Ｇ間の間隔が微細であるので、ゲート電極構造物Ｇ間の空間を十分に充填できるように、ＨＤＰ方式で層間絶縁膜５０を蒸着する。また、層間絶縁膜５０としては一般的にシリコン酸化膜を利用する。次いで、図面では示されていないが、微細な直径のコンタクトホールを形成できるようにプラズマエッチング方式を利用して接合領域４０ａ，４０ｂを露出させるコンタクトホールを形成する。
【０００６】
しかし、前記のようにプラズマを利用して半導体素子を製作すれば、次のような問題点が発生する。
【０００７】
プラズマ工程、特にＨＤＰ方式によって層間絶縁膜を形成すれば、プラズマ生成時高いエネルギーによって多量のフォトンが発生する恐れがあり、このような多量のフォトンはＭＯＳトランジスタの漏れ電流を誘発する。これをさらに具体的に説明すれば、図２に示されたように、ＨＤＰ方式で層間絶縁膜を形成した後、接合領域をフローティングさせた状態でゲート電極（ゲート電極用導電層）２５に所定の電圧を印加すれば、ゲート絶縁膜２０に所定の漏れ電流が発生する。ここで、図２のａは層間絶縁膜をＨＤＰ方式で形成しなかった場合、ゲート電流（ゲート絶縁膜を流れる漏れ電流：Ｉｇ）を表し、ｂ及びｃは層間絶縁膜をＨＤＰ方式で形成した場合、ゲート電流Ｉｇを表す。特に、ｂは短時間でＨＤＰ工程を進めて少量のフォトンが発生する場合であり、ｃは長時間でＨＤＰ工程を進めて多量のフォトンが発生する場合である。前記図２によれば、ＨＤＰ方式によって層間絶縁膜を蒸着する場合、漏れ電流が増大し、フォトンの量、すなわち、ＨＤＰ工程時間が延長されるほど漏れ電流が増大した。このように、プラズマ工程時に発生するフォトンによってゲート漏れ電流が発生する現象を放射損傷という。
【０００８】
また、前記ＨＤＰ工程によって発生したフォトンの波長を測定した結果、前記フォトンは、図３に示されたように約３００ないし８００ｎｍ帯域の波長を有していた。しかし、シリコン窒化膜系列よりなるエッチストッパー４５は、３００ｎｍ以上の帯域に存在する前記フォトンを吸収し難い。
【０００９】
したがって、層間絶縁膜５０の下部に形成されるエッチストッパー４５としては、ＨＤＰ方式で形成される層間絶縁膜５０の形成時に発生するフォトンを吸収し難いだけでなく、後続のプラズマ工程によって発生するフォトンも吸収し難い。これにより、ゲート絶縁膜の漏れ電流が持続的に増大して、ＭＯＳトランジスタの劣化をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、放射損傷によるＭＯＳトランジスタの劣化を防止できる半導体素子を提供することである。
【００１１】
また、本発明の他の目的は、プラズマ工程時に発生するフォトンを捕獲してゲート絶縁膜の漏れ電流の発生を防止できる半導体素子を提供することである。
【００１２】
また、本発明のさらに他の目的は、前記半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
前記本発明の目的を達成するために、本発明の一見地による半導体素子は、半導体基板上にＭＯＳトランジスタが形成されており、前記ＭＯＳトランジスタ及び半導体基板を覆うようにフォトン吸収膜が形成されている。また、前記フォトン吸収膜の上部に層間絶縁膜が形成されている。
【００１４】
また、本発明の他の実施の形態による半導体素子は、半導体基板上にＭＯＳトランジスタが形成されており、前記ＭＯＳトランジスタ及び半導体基板を覆うようにエッチストッパーが覆われていた。前記エッチストッパーの表面にプラズマの発生で生成されるフォトンを吸収するためのシリコン膜が覆われており、前記シリコン膜の上部に層間絶縁膜が形成されている。
【００１５】
この時、前記エッチストッパーと前記シリコン膜間、または前記シリコン膜と前記層間絶縁膜間に、シリコンよりバンドギャップが小さな物質がイオン注入されたシリコン膜をさらに介在することもある。前記シリコンよりバンドギャップが小さな物質は、ゲルマニウムでありうる。
【００１６】
また、本発明の他の実施の形態による半導体素子は、半導体基板の所定部分にＭＯＳトランジスタが形成されており、前記ＭＯＳトランジスタ及び半導体基板が覆われるようにエッチストッパーが形成される。前記エッチストッパーの表面にプラズマの発生で生成されるフォトンを吸収するためのシリコンより小さなバンドギャップを有する物質がイオン注入されているシリコン膜が被覆されており、前記シリコンより小さなバンドギャップを有する物質がイオン注入されたシリコン膜の上部に形成される層間絶縁膜が形成されている。前記シリコンよりバンドギャップが小さな物質は、ゲルマニウムでありうる。
【００１７】
また、本発明の他の見地による半導体素子の製造方法は、半導体基板上にＭＯＳトランジスタを形成した後、前記ＭＯＳトランジスタ及び半導体基板の上部にフォトン吸収膜を形成する。前記フォトン吸収膜の上部に層間絶縁膜を形成する。この時、層間絶縁膜は、ＨＤＰ方式で形成されることが望ましい。
【００１８】
また、本発明の他の実施の形態によれば、半導体基板上にＭＯＳトランジスタを形成した後、前記ＭＯＳトランジスタ及び半導体基板の上部にエッチストッパーを形成する。次いで、前記エッチストッパーの上部にフォトン吸収膜としてシリコン膜を形成し、前記シリコン膜の上部にＨＤＰ方式によって層間絶縁膜を形成する。
【００１９】
この時、前記シリコン膜は、ＰＥＣＶＤ方式によって１ないし１０秒間形成し、約１０ないし２００Åの厚さに形成しうる。
【００２０】
また、本発明のさらに他の実施の形態によれば、半導体基板上にＭＯＳトランジスタを形成した後、前記ＭＯＳトランジスタ及び半導体基板の上部にエッチストッパーを形成する。次いで、前記エッチストッパーの上部にシリコン膜を蒸着した後、前記シリコン膜に前記シリコンより小さなバンドギャップを有する物質をイオン注入する。次いで、前記シリコンより小さなバンドギャップを有する物質がイオン注入されたシリコン膜の上部にＨＤＰ方式によって層間絶縁膜を形成する。
【００２１】
この時、前記シリコン膜は、ＰＥＣＶＤ方式によって１ないし１０秒間、１０ないし２００Åの厚さに形成しうる。また、前記シリコンよりバンドギャップが小さな物質は、ゲルマニウムでありうる。
【００２２】
また、本発明の他の実施の形態によれば、半導体基板上にＭＯＳトランジスタを形成し、前記ＭＯＳトランジスタ及び半導体基板の上部にエッチストッパーを形成する。前記エッチストッパーの上部にシリコン膜及びシリコンゲルマニウム層の積層膜からなるフォトン吸収膜を形成した後、前記フォトン吸収膜の上部にＨＤＰ方式によって層間絶縁膜を形成する。
【発明の効果】
【００２３】
本発明によれば、ＨＤＰ方式で層間絶縁膜を形成する前、ＭＯＳトランジスタを保護するようにシリコン膜、シリコンゲルマニウム膜、またはこれらの積層膜で構成されたフォトン吸収膜を形成する。
【００２４】
このようなフォトン吸収膜の形成によって、ＨＤＰ方式による層間絶縁膜の形成工程及び以後進められるプラズマ工程で発生する多量のフォトンが前記フォトン吸収膜によって吸収され、フォトンによって発生する放射欠陥、すなわちゲート漏れ電流を大きく減少させうる。これにより、ＭＯＳトランジスタの特性が改善される。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面に基づいて本発明の望ましい実施の形態を説明する。しかし、本発明の実施の形態は、色々な他の形態に変形でき、本発明の範囲が後述する実施の形態によって限定されると解釈されてはならない。本発明の実施の形態は、当業者に本発明をさらに完全に説明するために提供されるものである。したがって、図面での要素の形状は、さらに明確な説明を強調するために誇張されたものであり、図面上で同じ符号で表示された要素は同じ要素を意味する。また、一層が他層または半導体基板の“上”にあると記載される場合に、一層は前記他層または半導体基板に直接接触して存在でき、または、その間に第３の層が介在されうる。
【００２６】
図４Ａ及び図４Ｂは、本発明の実施の形態１を説明するための半導体素子の断面図であり、図５は、シリコン膜の波長による吸光係数を示すグラフである。
【００２７】
図４Ａを参照して、半導体基板１００、例えばシリコン基板の所定部分にアクティブ領域を限定するために、公知のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）方式で素子分離膜１０５を形成する。素子分離膜１０５が形成された半導体基板１００の上部にゲート絶縁膜１１０、ゲート電極用導電層１１５及びハードマスク膜１２０を順次に積層する。この時、ゲート絶縁膜１１０は、半導体基板１００を熱酸化させた膜であり、ゲート電極用導電層１１５は、ドーピングされたポリシリコン膜、遷移金属膜、遷移金属シリサイド膜またはドーピングされたポリシリコン膜と遷移金属シリサイド膜の積層膜で形成され、ハードマスク膜１２０としてはシリコン窒化膜が利用されうる。ハードマスク膜１２０及びゲート電極用導電層１１５を所定部分パターニングして、ゲート電極構造物ｇを形成する。この時、ゲート電極構造物ｇは、半導体素子の最小線幅になり、ゲート電極構造物ｇ間の間隔も最小線幅のレベルになりうる。ゲート電極構造物ｇの両側の半導体基板１００領域に低濃度不純物を注入する。次いで、ゲート電極構造物ｇが形成された半導体基板１００の上部に絶縁膜、例えばシリコン窒化膜を形成した後、前記絶縁膜を非等方性ブランケットエッチングを進め、ゲート電極構造物ｇの両側壁にスペーサ１２５を形成する。次いで、スペーサ１２５の両側の半導体基板１００領域に高濃度不純物を注入して、接合領域１３０ａ，１３０ｂを形成する。これにより、ＭＯＳトランジスタが完成される。
【００２８】
ＭＯＳトランジスタが形成された半導体基板１００の表面に、以後に接合領域１３０ａ，１３０ｂを露出させるためのコンタクトホールの形成時、接合領域１３０ａ，１３０ｂを保護するためにエッチストッパー１４０を形成する。エッチストッパー１４０としては、以後に形成されるシリコン酸化膜材質の層間絶縁膜とエッチング選択比が異なる膜であるシリコン窒化膜またはシリコン窒酸化膜が利用されうる。
【００２９】
エッチストッパー１４０の表面に、以後のプラズマ工程による放射損傷を最小化するためのフォトン吸収膜としてシリコン膜１４５を蒸着する。シリコン膜１４５は、約１０ないし２００Åの薄膜に形成されうる。この時、シリコン膜１４５は、前記厚さに限定されず、以後に形成される層間絶縁膜の厚さ及び高密度プラズマ露出時間を考慮してその厚さが可変されうる。例えば、３５００ないし４５００Åの厚さを有する層間絶縁膜である場合、５０％以上のフォトン吸収率を得ようとする時、フォトン吸収膜１４５は５０ないし７０Åに形成できる。また、シリコン膜１４５は、ＭＯＳトランジスタが形成された半導体基板１００の表面に均一に被覆されるように、ステップカバレッジ特性が優秀なＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）方式によって蒸着できる。この時、シリコン膜１４５は、薄膜の厚さを有するので、プラズマに約１ないし１０秒間しか露出されないので、フォトンがほぼ発生しない。
【００３０】
次いで、図４Ｂに示されたように、ゲート電極構造物ｇの空間を十分に充填できるように、ＨＤＰ方式によって層間絶縁膜１５０を蒸着する。公知のように、ＨＤＰ方式によって形成された膜は、層間充填特性が優秀である。
【００３１】
この時、ＨＤＰ方式の層間絶縁膜１５０の形成工程によって多量のフォトン（図示せず）が発生し、このようなフォトンは、ＭＯＳトランジスタ側に侵入しうる。しかし、層間絶縁膜１５０の下部にフォトンを吸収するためのシリコン膜１４５が形成されているので、ほとんどのフォトンがシリコン膜１４５によって吸収される。
【００３２】
ここで、フォトンがシリコン膜１４５に吸収されるメカニズムについて説明する。
【００３３】
シリコン膜は、公知のように、１．１ｅＶのバンドギャップを有する膜であって、図５に示されたように、３００ないし８００ｎｍ帯域の波長で２以上の高い吸光係数ｋを表す範囲を有する。
【００３４】
この時、吸光係数と光の吸収との関係は、下記の式１及び２で表現されたビア−ランバート法則に説明される。
【００３５】
Ｉ＝Ｉ０ｅ−αｄ         式１
α＝４πｋ／λ        式２
前記式１及び２で、Ｉは出射光、Ｉ０は入射光、αは吸収係数、ｋは吸光係数及びｄは媒質の厚さを表す。前記式１及び式２によれば、吸収係数αは、吸光係数ｋと比例し、吸収係数αが増大するほど出射光が指数関数的に減少して、多量の光が吸収される。
【００３６】
これにより、３００ないし８００ｎｍ帯域で強い強度を有するフォトンは、３００ないし８００ｎｍ帯域で高い吸光係数を有しているシリコン膜１４５によってほぼ吸収される。
【００３７】
一方、前記式１及び２によれば、出射光Ｉは、媒質、すなわちフォトン吸収膜１４５の厚さに指数関数的に反比例することが分かる。したがって、出射光、すなわちフォトンの吸収程度を考慮してフォトン吸収膜１４５の厚さを設定することが重要である。
【００３８】
このように、本発明によれば、エッチストッパー１４０の表面にフォトン吸収膜としてシリコン膜１４５を形成し、ＨＤＰ方式で層間絶縁膜１５０の形成時に発生するフォトンをほぼ除去する。したがって、ＭＯＳトランジスタの内部にフォトン流入が遮断されるにつれて、放射損傷、すなわち、ゲート漏れ電流が防止される。
【００３９】
図６は、本発明の実施の形態２を説明するための半導体素子の断面図であって、本実施の形態は、前記実施の形態１のエッチストッパー１４０を形成する工程までは同じであり、フォトン吸収膜を形成する工程が一部異なる。これにより、実施の形態１と重複される部分の説明は省略する。
【００４０】
図６を参照すると、エッチストッパー１４０の上部にフォトンを吸収するための層としてシリコン膜を蒸着する。この時、シリコン膜は、実施の形態１のフォトン吸収膜１４５の形成条件と同じ条件及び方式で形成されうる。次いで、シリコン膜にシリコンより小さなバンドギャップを有する物質、例えばゲルマニウム（Ｇｅ）をイオン注入及び活性化してシリコンゲルマニウム膜（ＳｉＧｅ）１４６を形成する。このようなシリコンゲルマニウム膜１４６は、本実施の形態のフォトン吸収膜となる。
【００４１】
ここで、前記ゲルマニウムは、公知のように、０．６６ｅＶのバンドギャップを有するので、ゲルマニウムのイオン注入量によってシリコン膜のバンドギャップが調節される。
【００４２】
すなわち、図７は、ゲルマニウムのイオン注入量（分率）によるバンドギャップの変化を示すグラフであって、図７によれば、ゲルマニウムイオンの供給量が増大するにつれてシリコン膜のバンドギャップが１．１ｅＶから０．７ｅＶに低下することが分かる。
【００４３】
このようにフォトン吸収膜物質のバンドギャップが低下すれば、さらに長い波長を有するフォトンの吸収が可能であり、このようなバンドギャップ及びフォトンの波長との関係を次の式を通じてさらに詳細に説明する。
【００４４】
Ｅ＝ｈν＝ｈｃ／λ    式３
ここで、Ｅはエネルギー、ｈはフランク定数、νは光の振動数、ｃは光の速度及びλは光の波長を意味する。
【００４５】
前記式によれば、エネルギーＥは、光の波長λに反比例する。これにより、フォトンの波長が長くなれば、エネルギーＥが減少し、実施の形態１のシリコン膜１４５に吸収されずに一部透過される。具体的に、３００ないし８００ｎｍの波長を有するフォトンは、３００ないし８００ｎｍ帯域で高い吸光係数を有するシリコン膜によって容易に吸収されたが、８００ｎｍ以上の波長を有するフォトンは、前記シリコン膜１４５によって吸収が難しい。
【００４６】
しかし、前記のようにゲルマニウムをシリコン膜にイオン注入すれば、フォトン吸収膜のバンドギャップが低下し、８００ｎｍ以上の波長を有するフォトンも容易に吸収できる。
【００４７】
図８は、シリコンゲルマニウム膜の波長による吸光係数を示すグラフであって、図８のようにシリコンゲルマニウム膜１４６は、７００ないし１２００ｎｍにわたって高い波長を有するフォトンを吸収できる。
【００４８】
図９及び図１０は、本発明の実施の形態３を説明するための半導体素子の断面図である。本実施の形態は、前記実施の形態１とエッチストッパー１４０を形成する工程までは同じであり、フォトン吸収膜を形成する工程が一部異なる。これにより、実施の形態１及び２と重複される部分の説明は省略する。
【００４９】
図９に示されたように、エッチストッパー１４０の上部にプラズマ工程によって発生するフォトンを容易に吸収できるようにシリコン膜１４５及びシリコンゲルマニウム膜１４６を順次に積層してフォトン吸収膜１４７を形成する。また、図１０のようにシリコンゲルマニウム膜１４６を先に蒸着した後、その後にシリコン膜１４５を形成できる。
【００５０】
この時、シリコン膜１４５及びシリコンゲルマニウム膜１４６は、前述した実施の形態１及び２の方式で形成でき、またはシリコン膜を予定された厚さより厚く形成した後、シリコン膜の上面にだけゲルマニウムをイオン注入してシリコン膜１４５及びシリコンゲルマニウム膜１４６の積層膜を形成できる。
【００５１】
このように、シリコン膜１４５及びシリコンゲルマニウム膜１４６の積層構造をフォトン吸収膜１４７として利用すれば、３００ｎｍないし１２００ｎｍに至る広い帯域の波長から発生するフォトンを全て吸収できる。したがって、放射欠陥をさらに減少させうる。
【００５２】
以上、本発明を望ましい実施の形態を詳細に説明したが、本発明は前記実施の形態に限定されず、本発明の技術的思想内で当業者によって色々な変形が可能である。
【産業上の利用可能性】
【００５３】
本発明はシリコン膜またはシリコンゲルマニウム膜をＭＯＳトランジスタの上部に形成するので、ゲート電極側にフォトンが吸収されることが防止される。これにより、ＭＯＳトランジスタの濡れ電流を改善でき、半導体阻止の特性が向上するので、例えば、高集積化された半導体素子の製造に効果的に適用可能である。
【図面の簡単な説明】
【００５４】
【図１】ＨＤＰ方式の層間絶縁膜を備える従来の半導体素子を示す断面図である。
【図２】ＨＤＰ方式によって層間絶縁膜を形成した後、ゲート電極に対するゲート電流を示すグラフである。
【図３】ＨＤＰ方式で層間絶縁膜の形成時に発生するフォトンの波長による強度を示すグラフである。
【図４Ａ】本発明の実施の形態１を説明するための半導体素子の断面図である。
【図４Ｂ】本発明の実施の形態１を説明するための半導体素子の断面図である。
【図５】シリコン膜の波長による吸光係数を示すグラフである。
【図６】本発明の実施の形態２を説明するための半導体素子の断面図である。
【図７】シリコン膜にゲルマニウムイオンの注入によるバンドギャップを示すグラフである。
【図８】シリコンゲルマニウム膜による吸光係数を示すグラフである。
【図９】本発明の実施の形態３を説明するための半導体素子の断面図である。
【図１０】本発明の実施の形態３を説明するための半導体素子の断面図である。
【符号の説明】
【００５５】
１００        半導体基板、
１１０        ゲート絶縁膜、
１１５        ゲート電極用導電層、
１２０        ハードマスク膜、
１２５        スペーサ、
１３０ａ，１３０ｂ        接合領域、
１４０        エッチストッパー、
１４５        シリコン膜、
ｇ        ゲート電極構造物、
１４６        シリコンゲルマニウム膜、
１４７        フォトン吸収膜、
１５０        層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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