(57)【要約】【課題】インピーダンス整合のために複数のインピーダンス回路を備えると、それらの回路を選択するために別途、制御端子を必要とした。【解決手段】出力バッファ１、２の出力部と、その出力部の信号を外部に導くための出力パッド３との間の線路に、通常の配線パターン４以外に、インピーダンス素子７を付した別の配線パターン６を備え、それらの配線パターンの中から一方を選択するためにトランスファゲート５、８を備える。そのトランスファゲートはコマンドデコーダ１０に入力する外部コマンドによって制御される。【選択図】        図１
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【特許請求の範囲】
【請求項１】
出力バッファの出力部と、その出力部の信号を外部に導くための出力パッドとの間の線路に、インピーダンスを付した配線パターンを複数系統備え、そして、それらの配線パターンの中から少なくとも１つを選択するスイッチ手段を備え、そのスイッチ手段を外部コマンドによって制御することを特徴とする半導体記憶装置。
【請求項２】
入力された上記外部コマンドを、上記スイッチ手段を制御する内部信号にデコードするコマンドデコーダを有する請求項１記載の半導体記憶装置。
【請求項３】
上記配線パターンの選択により、上記出力バッファの出力インピーダンスと、その出力バッファ以降の線路のインピーダンスとの整合を図る請求項１または２記載の半導体記憶装置。
【請求項４】
上記インピーダンスを付した別の配線パターンの設置個所を、上記出力パッドと、当該半導体記憶装置の出力ピンとの間とした請求項１記載の半導体記憶装置。
【請求項５】
上記配線パターンの選択により、当該半導体記憶装置の出力ピンでの出力インピーダンスと、その出力ピンに接続される負荷のインピーダンスとの整合を図る請求項１、２または４のいずれかに記載の半導体記憶装置。
【請求項６】
出力バッファの出力部から延在する配線パターン上に出力パッドを、互いに所定の間隔を隔てて複数個設けたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、出力インピーダンスをマッチングさせる機能を有するＩＣチップによる半導体記憶装置に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の出力部には、データを出力するための出力ドライバと、その出力ドライバの出力信号を外部端子に導くための接続点となるパッドとが備えられ、基板上の前記パッドと、パッケージ側の出力ピンとの間はワイヤ等にて接続される。
【０００３】
ところで、この種の半導体記憶装置を新たに設計、開発した時には、種々のコマンドを入力し、そのとき出力される信号の応答特性からアクセス特性を測定している。
【０００４】
このとき、出力ドライバ側と、この出力ドライバの出力部から前記パッドにつながる出力信号伝播線路とでインピーダンスの不一致がある場合には、信号の反射が発生するため、前記パッドには正確な出力波形が得られず、そのためアクセス特性を正確に測定できない。
【０００５】
この種の半導体記憶装置の出力部において、インピーダンスの整合を施した例として次のものが知られている。
▲１▼  出力信号の立ち上がり・立下り時に生じるオーバーシュート、アンダーシュートの発生を防止するために、出力バッファと出力端子との間に、負荷値に応じた抵抗値に変化できるインピーダンス手段を接続している（例えば特許文献１参照）。
▲２▼  インタフェイスでのインピーダンスの整合を種々の動作条件で行えるように、整合用の負荷を各半導体装置の内部に配置し、しかもシステム構成後に整合用負荷の変更を可能にしている（例えば特許文献２）。
▲３▼  出力バッファの駆動能力を容易に変更できるように、駆動電流を変えた複数のＣＭＯＳ出力バッファを並列に接続し、出力バッファを任意に組合せて動作させている（例えば特許文献３）。
▲４▼  出力バッファ回路の出力インピーダンスを、外部線路における所定の特性インピーダンスに合致させるため、前記特性インピーダンス近傍の２つのインピーダンス回路を備え、いずれかを選択する（例えば特許文献４）。
【０００６】
【特許文献１】
特開平６−１２０８０５号「半導体集積回路」（［作用］の欄、図２）
【特許文献２】
特開平８−３３５８７１号「半導体装置」（請求項１、図３）
【特許文献３】
特開平９−２７０６９８号「駆動電流制御用ＣＭＯＳ出力バッファ」（［課題を解決するための手段］の欄、図１）
【特許文献４】
特開平７−１０６９４３５号「半導体集積回路装置」（［課題を解決するための手段］の欄、図１）
【０００７】
【発明が解決しようとする課題】
しかしながらいずれの特許文献も、実際の運用時において、信号を忠実に伝送することを目的としたものであり、そのため、所望のインピーダンスを選択するための制御端子などが別途必要となり、ピン数が増加した。当然、これらの特許文献には、アクセス特性について言及したものはない。
【０００８】
したがってこの発明は、ピン数を増加させることなく、アクセス特性を正確に測定できる出力インピーダンスマッチング機能を有するＩＣチップを提供するものである。
【０００９】
【課題を解決するための手段】
本発明の半導体記憶装置は、出力バッファの出力部と、その出力部の信号を外部に導くための出力パッドとの間の線路に、インピーダンスを付した配線パターンを複数系統備える。そして、それらの配線パターンの中から少なくとも１つを選択するためにスイッチ手段を備え、そのスイッチ手段を外部コマンドによって制御することを特徴とする。
【００１０】
【発明の実施の形態】
実施の形態１．
図１に本発明の実施の形態１であるＩＣチップ２０（ここではフラッシュメモリ）の出力部を示している。出力バッファ１、２は、直列接続した１対のトランジスタからなり、その出力部である接続点ＱからＨまたはＬの信号を出力する。その接続点Ｑと出力用のパッド３との間の線路である配線パターン４の途中に、スイッチ手段としてのトランスファゲート５が挿入される。
【００１１】
さらに、前記接続点Ｑとパッド３との間を接続する別の配線パターン６が備えられ、その配線バターン６の途中には、インピーダンスＺのインピーダンス素子７とトランスファゲート８とが直列に挿入される。インピーダンス素子７としては、Ｒ、Ｃ、Ｌ単独のもの、あるいはそれらの組合せを含む。
【００１２】
コマンドデコーダ１０は、一般に、ＷＰ＃（ライトプロテクトピン）にＳｕｐｅｒ  ＶＨＨ  が印加されると、前記データ入力端子ＤＱ０〜ＤＱ７から入力された８ビットのデータをコマンドとして受けつけ、そのデータに対応するコマンドをデコードする。このとき、２５６種のコマンドをデコードすることができ、未使用のコマンドを、トランスファゲートを制御する内部信号に割り当てる。
【００１３】
チップ上にある前記パッド３と、当該ＩＣチップ２０のパッケージにある出力ピンＰとはワイヤＷにより接続される。
【００１４】
上記の構成において、内部信号Ａが出力されると、トランスファゲート５はオンになり、前記接続点Ｑとパッド３とは配線パターン４を通じて接続され、このときの接続点Ｑ以降の線路は、接続点Ｑとパッド３との間の配線パターン４のみによるインピーダンス（Ｚｏ）となる。
【００１５】
一方、内部信号Ａに替えて内部信号Ｂが出力されると、トランスファゲート８がオンになり、接続点Ｑとパッド３との間には、インピーダンスＺのインピーダンス素子７が挿入されるようになる。このように、トランスファゲートのオン、オフにより、接続点Ｑ以降の線路インピーダンスをＺｏか（Ｚｏ＋Ｚ）に設定することができるので、上述したアクセス特性の測定の際に適した線路インピーダンスを設定することができる。
【００１６】
トランスファゲート５および８をオン、オフさせるための内部信号は、コマンドデコーダ１０にて作成されるため、これらのトランスファゲートを制御するための専用のピンをこのＩＣチップ２０に設ける必要はない。
【００１７】
コマンドデコーダ１０に入力するデータが２回数続けて入力されたときに、トランスファゲートを制御するためのコマンドをデコードするようにすれば、アクセス特性測定時の誤動作をなくせる。ＷＰ＃ピンを除き、元来あったピンのみで所望の設定をすることができるため、他のピンへの影響を最小限にできる。尚、ＷＰ＃ピンに印加する電圧はＳｕｐｅｒ  ＶＨＨに限られることはなく、通常の動作範囲内の電圧を印加することでコマンドを受けつける仕様でも構わない。
【００１８】
通常の運用時には、トランスファゲート５を固定的にオンにしておくか、あるいは、出力ピンＰでの出力インピーダンスと、そこに接続される負荷のインピーダンスとの整合を図る目的で、適したトランスファゲートを制御することもできる。出力ピンＰでのインピーダンス整合を図るのみの目的であれば、上述したインピーダンス回路（トランスファゲートおよびインピーダンス素子）は、パッド３と出力ピンＰとの間に設けてもよい。
【００１９】
実施の形態２．
図２に本発明の実施の形態２であるＩＣチップ２１を示す。図１におけるインピーダンス回路（６、７、８）に替えて、図２では、（６１、７１、８１）〜（６ｎ、７ｎ、８ｎ）のごとくｎ系統を備えている。各インピーダンス素子７１…７ｎは、Ｚ１、…Ｚｎのようにそれぞれ異なるインピーダンスを持つ。
【００２０】
この構成において、コマンドデコーダ１０より出力させた内部信号Ａ、Ｂ１〜Ｂｎのいずれかにより、いずれか１つのトランスファゲートをオンにすることにより、接続点Ｑとパッド３との間の線路インピーダンスを、Ｚｏ、Ｚｏ＋Ｚ１、…Ｚｏ＋Ｚｎのいずれかに設定でき、アクセス特性をより正確に測定でき、又、出力ピン（図２では不図示）でのインピーダンスの整合を図ることもできる。尚、例えば２つのトランスファゲートを同時にオンにして、２つのインピーダンスの並列インピーダンス値を得るようにしてもよい。
【００２１】
以上の各実施の形態では、ＩＣチップとしてフラッシュメモリの例を用いて説明したが、これ以外にも種々の半導体装置に対しても本発明を適用できる。
【００２２】
実施の形態３．
本発明の実施の形態３であるＩＣチップ２２では図３に示すように、出力バッファ１、２の接続点Ｑから延在する配線パターン１１上に通常のパッド３１が設けられるが、前記配線パターン１１は更に延伸されており、その延伸した個所に別のパッド３２〜３ｎを順に設けている。
【００２３】
この構成において、アクセス特性のテストにおいて、出力バッファ１、２の出力信号を、パッド３１にて検出すれば、このときの線路のインピーダンスは、接続点Ｑとパッド３１間のパターン（これにはパッド３１自身のパターンも含む）によるインピーダンスＺ−１となる。パッド３２にて検出すれば、このときの線路のインピーダンスは、接続点Ｑとパッド３２間のパターン（これにはパッド３１、３２自身のパターンも含む）によるインピーダンスＺ−２となる。更に、パッド３ｎにて検出すれば、このときの線路のインピーダンスは、接続点Ｑとパッド３ｎ間のパターン（これにはパッド３１〜３ｎ自身のパターンも含む）によるインピーダンスＺ−ｎとなる。
【００２４】
このように、信号を検出するパッドの位置によって、接続点Ｑ以降の線路インピーダンスを変えることができるため、アクセス特性を正確に検出することができる。
【００２５】
通常の運用時には、パッド４１から出力ピン（不図示）にワイヤ等で接続するが、この場合も出力ピンでのインピーダンスの整合を図るために、適したパッドからワイヤ接続することができる。
【００２６】
尚、図３では、配線パターン１１に対してパットを串刺し状に設けたが、図４（Ａ）に示すように、配線パターン１１の側方にずらして位置してもよく、また、図４（Ｂ）に示すように、配線パターン１１自身は直線状に延在するものでなくてもよい。又、バッド自身の形状も方形のものに限定されない。
【００２７】
【発明の効果】
この発明によれば、出力バッファの出力部と、出力パッドとの間の接続に、通常の配線パターン以外に、インピーダンスを付した別の配線パターンを複数系統備え、外部コマンドにより、それらの配線パターンの中から適したインピーダンスを選択したので、ピン数を増やすことなく、アクセス特性を正確に測定できる。また、適したインピーダンスの選択により、出力ピンでのインピーダンスの整合を図ることもでき、出力を効率よく負荷に供給できる。
【図面の簡単な説明】
【図１】実施の形態１であるＩＣチップの出力部を示した図
【図２】実施の形態２であるＩＣチップの出力部を示した図
【図３】実施の形態３であるＩＣチップの出力部を示した図
【図４】図３におけるパッド部の詳細図
【符号の説明】
１、２  出力バッファ、３  パッド、４  配線パターン、５  トランスファゲート、６  配線パターン、７  インピーダンス素子、８  トランスファゲート、１０  コマンドデコーダ、１１  配線パターン、Ｑ  接続点、Ｐ  出力ピン
【図１】
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【図２】
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【図３】
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【図４】
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