(57)【要約】【課題】  本発明はデータ信号ラインまたはメモリコントロール（CA）信号ラインとして用いられる信号ラインを有する直列に連結された(daisy-chained)リングトポロジーメモリシステム（ring-topologymemory system）を提供する。【解決手段】  CA信号とデータ信号により共有された信号経路と、前記信号経路の第１端でCA信号を伝送するかまたはデータ信号を両方向に伝送し、前記信号経路の第２端でデータ信号を両方向に伝送するかまたはCA信号を伝送するためのメモリコントローラーと、前記信号経路により前記メモリコントローラーと閉ループ構成で連結され、少なくとも一つのメモリデバイスを有するメモリモジュールと、から構成される。【選択図】  図１
2004192616.tif 000002
【特許請求の範囲】
【請求項１】
CA信号とデータ信号により共有された信号経路と、
前記信号経路の第１端で前記CA信号を伝送するかまたは前記データ信号を両方向に伝送し、前記信号経路の第２端で前記データ信号を両方向に伝送するかまたは前記CA信号を伝送するためのメモリコントローラーと、
前記信号経路により前記メモリコントローラーと閉ループ構成により連結され、少なくとも一つのメモリデバイスを有するメモリモジュールと、
を備えることを特徴とするメモリシステム。
【請求項２】
前記信号経路は複数の信号ラインを有し、前記信号ラインの数は、前記CA信号の数Mが前記データ信号の数Nよりも大きければMであり、該Nが該Mよりも大きければNであることを特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記CA信号は前記信号経路上で前記メモリコントローラーの第１ポートにより出力され、前記データ信号は前記信号経路上で前記メモリコントローラーの第２ポートにより両方向に伝送されることを特徴とする請求項１に記載のメモリシステム。
【請求項４】
前記CA信号と前記データ信号のうち一つは前記信号経路の第１端で前記メモリコントローラーの第１ポートにより出力され、前記CA信号と前記データ信号のうち他の一つは前記信号経路の第２端で前記メモリコントローラーの第２ポートにより出力され、前記データ信号は両方向で伝送されることを特徴とする請求項１に記載のメモリシステム。
【請求項５】
前記メモリモジュールは、前記CA信号と前記データ信号を受信するための第１ポート及び第２ポートを有することを特徴とする請求項１に記載のメモリシステム。
【請求項６】
前記第１、第２ポートは、前記CA信号を出力し前記データ信号を受信するか、または前記データ信号を出力し前記CA信号を受信することができる多機能ポートであることを特徴とする請求項５に記載のメモリシステム。
【請求項７】
前記メモリモジュールの第１ポートは前記データ信号と前記CA信号のそれぞれに対する入力ポート及び出力ポートであることを特徴とする請求項６に記載のメモリシステム。
【請求項８】
前記メモリモジュールの第２ポートは前記CA信号と前記データ信号のそれぞれに対する入力ポート及び出力ポートであることを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記メモリモジュールは、受信された信号が該メモリモジュールにより受信されるか否かを決定するための宛先回路を有することを特徴とする請求項５に記載のメモリシステム。
【請求項１０】
前記メモリモジュールは、受信された信号が該メモリモジュールにより受信されないと決定されれば、受信された信号を前記信号経路に出力するための出力バッファを有することを特徴とする請求項９に記載のメモリシステム。
【請求項１１】
前記メモリモジュールは、受信された信号が該メモリモジュールにより受信されると決定されれば、前記受信された信号を前記メモリデバイスに送信することを特徴とする請求項９に記載のメモリシステム。
【請求項１２】
前記第１ポートに受信された前記CA信号が前記メモリモジュールにより受信されると決定されれば、前記受信された信号を前記メモリデバイスに送り、前記第２ポートに前記メモリデバイスの前記データ信号を出力することを特徴とする請求項９に記載のメモリシステム。
【請求項１３】
前記宛先回路は前記受信された信号を受信することを特徴とする請求項９に記載のメモリシステム。
【請求項１４】
前記メモリモジュールは、前記信号経路上に受信された信号の遅延を補償するための同期回路を有することを特徴とする請求項１に記載のメモリシステム。
【請求項１５】
前記メモリモジュールは、受信された信号が前記CA信号かまたは前記データ信号かを決定するための宛先回路を有することを特徴とする請求項１に記載のメモリシステム。
【請求項１６】
前記宛先回路は前記受信された信号が前記データ信号かまたは前記CA信号かを示す信号モード信号を発生することを特徴とする請求項１３に記載のメモリシステム。
【請求項１７】
前記メモリモジュールは、前記データ信号として識別された受信信号をデータ信号ライン上の前記メモリモジュールの前記メモリデバイスにルーティングし、前記CA信号として識別された受信信号をCA信号ライン上の前記メモリデバイスにルーティングするためのルータ回路を有することを特徴とする請求項１に記載のメモリシステム。
【請求項１８】
データを貯蔵するための少なくとも一つのメモリデバイスと、
CA信号またはデータ信号を受信する入力ポート及びデータ信号またはCA信号を伝送する出力ポートを有する第１ポートと、
前記CA信号またはデータ信号を伝送する出力ポート及びデータ信号または前記CA信号を受信する入力ポートを有する第２ポートと、
を備えることを特徴とするメモリモジュール。
【請求項１９】
前記入力ポートで受信された信号が当該メモリモジュールにより受信されるかを決定するための宛先回路を更に備えることを特徴とする請求項１８に記載のメモリモジュール。
【請求項２０】
受信された信号が当該メモリモジュールにより受信されないことが決定されると、受信された信号を出力するために前記出力ポートを通じて信号を伝送することを特徴とする請求項１９に記載のメモリモジュール。
【請求項２１】
前記第１ポートまたは前記第２ポートに受信された信号が当該メモリモジュールにより受信されることが決定されると、前記受信された信号を前記メモリデバイスに送信することを特徴とする請求項１９に記載のメモリモジュール。
【請求項２２】
前記第１ポートまたは前記第２ポートに受信された前記CA信号が当該メモリモジュールにより受信されることが決定されると、前記受信された信号を前記メモリデバイスに送り、前記第２ポートまたは前記第１ポートに前記メモリデバイスの前記データ信号を伝送することを特徴とする請求項１９に記載のメモリモジュール。
【請求項２３】
前記宛先回路は前記受信された信号を受信することを特徴とする請求項１９に記載のメモリモジュール。
【請求項２４】
前記宛先回路により受信された受信信号の遅延を補償するための同期回路を更に備えることを特徴とする請求項１９に記載のメモリモジュール。
【請求項２５】
前記宛先回路はまた受信された信号が前記CA信号か或いは前記データ信号かを決定することを特徴とする請求項１９に記載のメモリモジュール。
【請求項２６】
前記宛先回路は前記受信された信号が前記データ信号か或いは前記CA信号かを示す信号モード信号を発生することを特徴とする請求項２５に記載のメモリモジュール。
【請求項２７】
前記データ信号として識別された受信信号をデータ信号ライン上の当該メモリモジュールの前記メモリデバイスにルーティングし、前記CA信号として識別された受信信号をCA信号ライン上の前記メモリデバイスにルーティングするためのルータ回路を更に備えることを特徴とする請求項１８に記載のメモリモジュール。
【請求項２８】
データを貯蔵するための少なくとも一つのメモリ回路と、
CA信号またはデータ信号を受信する入力ポート及びデータ信号或いはCA信号を受信する出力ポートを有する第１ポートと、
前記CA信号またはデータ信号を伝送する出力ポート及びデータ信号或いは前記CA信号を受信する入力ポートを有する第２ポートと、
当該メモリデバイスと前記第１、第２ポートとの間のインターフェースを提供するためのバッファ回路と、
を備えることを特徴とするメモリデバイス。
【請求項２９】
前記バッファ回路は、前記入力ポートで受信された信号が当該メモリデバイスにより受信されるかを決定するための宛先回路を有することを特徴とする請求項２８に記載のメモリデバイス。
【請求項３０】
前記バッファ回路は受信された信号が当該メモリデバイスにより受信されないと決定されれば、受信された信号を出力するための出力バッファを有することを特徴とする請求項２９に記載のメモリデバイス。
【請求項３１】
前記宛先回路は前記受信された信号を受信することを特徴とする請求項２９に記載のメモリデバイス。
【請求項３２】
前記宛先回路により受信された受信信号の遅延を補償するための同期回路を更に備えることを特徴とする請求項２８に記載のメモリデバイス。
【請求項３３】
受信された信号が前記CA信号か前記データ信号かを決定するための宛先回路を更に備えることを特徴とする請求項２８に記載のメモリデバイス。
【請求項３４】
前記宛先回路は前記受信された信号が前記データ信号か前記CA信号かを示す信号モード信号を発生することを特徴とする請求項３３に記載のメモリデバイス。
【請求項３５】
前記バッファ回路は前記データ信号として識別された受信信号をデータ信号ライン上のメモリモジュールの当該メモリデバイスにルーティングし、前記CA信号として識別された受信信号をCA信号ライン上の当該メモリデバイスにルーティングするためのルータ回路を有することを特徴とする請求項２８に記載のメモリデバイス。
【請求項３６】
前記バッファ回路は前記データ信号と前記CA信号を受信し出力するための両方向ドライバを有することを特徴とする請求項２８に記載のメモリデバイス。
【請求項３７】
前記第１ポートまたは前記第２ポートに受信された信号が当該メモリデバイスにより受信されると決定されれば、前記受信された信号を前記メモリ回路に送信することを特徴とする請求項２８に記載のメモリデバイス。
【請求項３８】
前記第１ポートまたは前記第２ポートに受信された前記CA信号が当該メモリデバイスにより受信されると決定されれば、前記受信された信号を前記メモリ回路に送り、前記第２ポートまたは前記第１ポートに前記メモリ回路のデータ信号を伝送することを特徴とする請求項２８に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピューターシステムのメモリシステムに係るもので、特にデータ信号ラインまたはコントロール（CA）信号ラインとして用いられる信号ラインを有する直列に連結された(daisy-chained)リングトポロジーメモリシステム（ring-topologymemory system）に関する。
【背景技術】
【０００２】
一般に、DRAMデバイスを採択するメモリシステムのようなメモリシステムにおいてバス周波数が増加するにつれて、メモリシステム内での信号集積度が下がる。マルチードロップ（multi-drop）トポロジーを用いる従来システムにおいて、バスとメモリデバイス間のスタブ(stub)は不連続的な容量性負荷をメモリデバイスに（又はから）伝送された信号に生じさせる。
【０００３】
信号歪曲を減少可能な多様なバストポロジーが開発されてきた。前記トポロジーのうち一つはポイント・ツー・ポイント接続(point-to-point connection)を含む。ポイント・ツー・ポイント接続のためのメモリモジュールは典型的には2個のポートを有する。前記二つのポートのうち一つは入力ポートとして専用に用いられ、残りのポートは出力(drive)ポートとして専用に用いられる。その結果、このような構成はメモリモジュールのピン数、サイズ及び複雑性を増加させる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の目的は、ポイント・ツー・ポイント接続のためにメモリモジュールが有するピン数、サイズの増加、及び複雑性の増加等の問題点を解決し得るメモリシステム、メモリモジュール及びメモリデバイスを提供することにある。
【課題を解決するための手段】
【０００５】
本発明のメモリシステムは、ここではＣＡ信号と称するメモリコントロール信号及びデータ信号により共有された信号経路を含む。メモリコントローラーは信号経路の第１端からCA信号（「ＣＡ信号」は、コマンド（command）とアドレス信号（address signal）の略称である。）を伝送し、データ経路の第２端からデータ信号を両方向に伝送する。１つ又は複数のメモリモジュール及びメモリコントローラーは閉ループ(closed-loop)構成において信号経路と連結される。
【０００６】
本発明によるメモリモジュールは、データを貯蔵するために少なくとも一つのメモリ回路またはメモリデバイスを含む。前記メモリモジュールはまた第１ポート及び第２ポートを含む。第１ポートはデータ信号とCA信号のそれぞれに対する入力ポート及び出力ポートである。第２ポートはCA信号とデータ信号のそれぞれに対する入力ポート及び出力ポートである。
【０００７】
本発明のメモリデバイスはデータを貯蔵するためのメモリ回路またはメモリデバイスを含む。該メモリデバイスはまた第１ポート及び第２ポートを含む。第１ポートはデータ信号とCA信号のそれぞれに対する入力ポート及び出力ポートである。第２ポートはCA信号とデータ信号のそれぞれに対する入力ポート及び出力ポートである。バッファ回路はメモリ回路またはメモリデバイスと第１、第２ポートとの間のインターフェースを提供する。
【０００８】
信号経路は複数の信号ラインを構成することができる。MはCA信号の数量を表し、Nはデータ信号の数量を。データ経路において信号ラインの数量はMとNのうちの大きい方である。即ち、MがNよりも大きければ信号ラインの数量はMであり、NがMよりも大きければ信号ラインの数量はNである。
【０００９】
CA信号は信号経路でメモリコントローラーの第１ポートにより出力され、データ信号は信号経路でメモリコントローラーの第２ポートにより両方向に伝送されることができる。一つのCA信号とデータ信号は信号経路の第１端でメモリコントローラーの第１ポートにより出力され、残りのデータ信号とCA信号は信号経路の第２端でメモリコントローラーの第２ポートにより出力されることができる。
【００１０】
本発明のメモリモジュールはCA信号とデータ信号を受信するためのポートを含むことができる。ポートはCA信号を出力しデータ信号を受信するか、またはデータ信号を出力しCA信号を受信するために用いられる多機能ポートとなりうる。一つの実施形態においてメモリモジュールの第１ポートはデータ信号とCA信号のそれぞれに対する入力ポート及び出力ポートである。メモリモジュールの第２ポートはCA信号とデータ信号のそれぞれに対する入力ポート及び出力ポートとなりうる。
【００１１】
一つの実施形態にいてメモリモジュールは受信された信号がメモリモジュールにより受信されるかどうかを決定するための宛先回路（destination circuit）を含む。それぞれのメモリモジュールは受信された信号がメモリモジュールにより受信されないと決定されれば、受信された信号を信号経路に出力するための出力バッファを含む。また、宛先回路は受信された信号を受信することができる。即ち、信号は一つのポートを通じて宛先回路へと通過することができる。
【００１２】
また、宛先回路は受信された信号がCA信号か或いはデータ信号かを決定することができる。次いで、宛先回路は信号モード信号を発生し、これは受信された信号がデータ信号か或いはCA信号かを示す。それぞれのメモリモジュールはデータ信号として識別された受信された信号のルートをデータ信号ライン上のメモリモジュールのメモリ回路またはデバイスに指定するためのルータ回路を含む。ルーティング回路はCA信号により識別された受信された信号をCA信号ライン上のメモリ信号にルートを決定することができる。
【００１３】
一つの実施形態においてメモリモジュールは信号経路で受信された信号の遅延に対する補償のための同期回路を含む。
【００１４】
また、メモリモジュールは受信された信号がメモリモジュールにより受信されないと決定されれば、受信された信号を出力するための出力バッファを含む。
【００１５】
本発明によると、信号経路はデータ信号とCA信号の全てを運送する多機能を提供し、また、信号を反対方向に運送することができる。メモリモジュールはデータ信号とコントロール信号の全てを受信し出力し得る多機能ポートを含む。この結果に従いメモリモジュール上のピンカウントは従来技術構成のピンカウントに比べ減少する。従って、本発明のメモリモジュール、メモリデバイス及びメモリシステムはあまり複雑でないため、もっと容易に製作できるし、従来技術のそれよりも空間を多く占めない。
【発明の効果】
【００１６】
以上説明したように、メモリシステム、メモリモジュール、及びメモリデバイスを提供する本発明によると、ポイント・ツー・ポイント接続のためのメモリモジュールが有するピン数、サイズの増加、及び複雑性の増加等の問題点を解決することができるという効果がある。
【発明を実施するための最良の形態】
【００１７】
本発明の目的及び他の目的、特徴及び利点は、他の図面を通じて同様な構成要素に対し同一な参照符号を付して示した添付図面を参照して、本発明の好適な実施の形態について以下の説明により明らかになるだろう。図面は本発明の原理を説明することの以外に必ずしも基準としたり及び強調したりするためのものでない。
【００１８】
本出願は２００２年１２月１２日付で出願した米国仮出願番号６０/４３２，８１６と２００３年１月２１日付で出願した米国出願番号１０/３４７，７３３と２００３年７月２１日付で出願した大韓民国出願番号２００３−０４９６３２とに基づき、その内容は引用により全体として本願に参照により組み込まれる。
【００１９】
図１は本発明の好適な実施形態によるメモリシステムの両方向リングトポロジー構成の概略ブロック図である。その構成はメモリコントローラー１５０、一つまたは複数のメモリモジュール１１０a〜１１０ｎ（ここで、ｎは１よりも大きな任意の数である）、及び信号ライン１４０a〜１４０ｎ＋１を含む。一つのメモリモジュールの場合は複数のメモリモジュール動作から類推することができるので、その説明を省略する。複数のメモリモジュール１１０a〜１１０ｎはデイジーチェーン（daisychain）で連結されたバッファ１３０a〜１３０ｎを通じて信号ライン１４０a〜１４０ｎ＋１上に互いに連結される。
【００２０】
信号ライン１４０a〜１４０ｎ＋１は複数のラインを含む。複数のラインは、例えば、アドレシングライン、コマンドライン及びクロックラインを含むコントロールCA信号ラインまたはDATA信号ラインとなりうる。従来、ポイント・ツー・ポイント連結においてDATA信号ラインとCA信号ラインは物理的に分離されたラインであるが、これと対照的に図１の本発明の構成は信号ライン１４０a〜１４０ｎ＋１がDATA信号とCA信号の全てにより共有された多機能信号ラインである。
【００２１】
メモリコントローラー１５０は信号ライン１４０aを通じて複数のメモリモジュールの第１メモリモジュール１１０aに連結され、信号ライン１４０ｎ＋１を通じて最後のメモリモジュール１１０ｎに連結される。メモリコントローラー１５０は両方向バッファ１５２a、１５２ｂを用いてポート１５０−１で信号を伝送し受信する。メモリコントローラー１５０はまたバッファ１５１を用いてポート１５０−２の外部に信号を伝送する。
【００２２】
第１メモリモジュール１１０aはバッファ１３０aを含む。信号ライン１４０aはバッファ１３０aの第１ポート１３０a−１に連結される。バッファ１３０aはポート１３０a−３、１３０a−４から信号ラインによりメモリデバイスまたは回路１２０aに連結される。バッファ１３０aはポート１３０a−２を通じて信号ライン１４０ｂによりメモリモジュール１１０ｂのバッファ１３０ｂの第１ポート１３０ｂ−１に連結される。メモリモジュール１１０aでバッファ１３０ａの数は信号ラインの数と同一な場合が一般的である。
【００２３】
以下、本発明は便宜上一つのバッファだけをもって説明する。
【００２４】
第２メモリモジュール１１０ｂはバッファ１３０ｂを含む。信号ライン１４０ｂはバッファ１３０ｂの第１ポート１３０ｂ−１に連結される。バッファ１３０ｂはポート１３０ｂ−３、１３０ｂ−４から信号ラインによりメモリデバイスまたは回路１２０ｂに連結される。バッファ１３０ｂはまたポート１３０ｂ−２を通じて信号ライン１４０ｃにより次のメモリモジュール（図示せず）のバッファの第１ポートに連結される。
【００２５】
ｎ番目メモリモジュール１１０ｎはバッファ１３０ｎを含む。信号ライン１４０ｎはバッファ１３０ｎの第１ポート１３０ｎ−１に連結される。バッファ１３０ｎはポート１３０ｎ−３、１３０ｎ−４から信号ラインによりメモリデバイスまたは回路１２０ｎに連結される。バッファはまたポート１３０ｎ−２を通じて信号ライン１４０ｎ＋１によりメモリコントローラーに連結される。
【００２６】
図１のシステムの動作を説明するため、メモリコントローラー１５０はＷＲＩＴＥコマンドに加えてＡＤＤＲＥＳＳ信号とＤＡＴＡ信号を第１メモリモジュール１１０aに送信すると仮定する。WRITEコマンド及びＡＤＤＲＥＳＳ信号（以下「ＣＡ信号」という。）は、信号ライン１４０ｎ＋１を通じてコントローラー１５０の第２ポート１５０−２からｎ番目メモリモジュール１１０ｎの第２ポート１３０ｎ−２に移動する。WRITEコマンドはコマンドのヘッダ部分にビットのようなモジュール識別部分を含み、これはコマンドを実行するように、即ち、モジュールがデータをライトするようにメモリモジュールを指定する。バッファ１３０ｎはコマンドのモジュール識別部分を検査してCA信号がモジュール識別に基づきメモリモジュール１１０ｎに対するものであるかを決定する。CA信号がｎ番目メモリモジュール１１０ｎに対するものであれば、CA信号はバッファ１３０ｎの第３ポート１３０ｎ−３を通じてメモリデバイス１２０ｎにルートが決められる。CA信号がモジュール１２０ｎに対するものでなければ、CA信号はモジュール１１０ｎとモジュール１１０a間に直列連結されたバッファ、例えば、１３０ｂを通じて第１モジュール１１０aの第２ポート１３０a−２側に出力される。これらの中間に介するバッファは、例えば、信号１３０ｂがそれぞれのモジュール１１０に対するものであるかを決定するためにCA信号のモジュール識別部分をそれぞれ検査する。信号が入力されるモジュールに対するものでなければ、信号は信号ライン１４０上に第１モジュール１１０a側に出力される。信号が入力されるモジュールに対するものであれば、関連されたバッファ１３０は信号をモジュール１１０に入力する。
【００２７】
DATA信号は信号ライン１４０aを通じてコントローラー１５０−１の第１ポートから第１メモリモジュール１１０aの第１ポート１３０ａに移動する。DATA信号はモジュール識別部分を含み、これはDATAを受信するためのモジュールを指定する。直列連結されたバッファ１３０aはDATA信号のモジュール識別部分を検査してモジュール識別に基づきメモリモジュール１１０aに対するものであるかを決定する。DATA信号が第１メモリモジュール１１０aに対するものであれば、DATA信号はバッファ１３０aの第４ポート１３０a−４を通じてメモリデバイスにルートが決められる。DATA信号が第１メモリモジュール１１０aに対するものでなければ、DATA信号はモジュール１１０ｂの第１ポート１３０ｂ−１に出力される。
【００２８】
図１のシステムの動作を詳しく説明するため、例をあげて、メモリコントローラー１５０はWRITEコマンドに加えてADDRESS信号とDATA信号を第２メモリモジュール１１０ｂに送信すると仮定する。DATA信号は信号ライン１４０aを通してコントローラー１５０の第１ポート１５０−１から第１メモリモジュール１１０aの第１ポート１３０a−１に移動する。DATA信号はモジュール識別部分を含み、これはコマンドを実行するためにモジュールを指定する。バッファ１３０aはモジュール識別を検査し、モジュール識別はバッファ１３０ｂを識別するので、バッファ１３０aは第１モジュール１１０ｂの第２ポート１３０a−２を通じてDATA信号を信号ライン１４０ｂを通じて第２モジュール１１０ｂの第１ポート１３０ｂ−１に出力する。
【００２９】
この例において、CA信号は信号ライン１４０ｎ＋１を通じてコントローラー１５０の第２ポート１５０−２からｎ番目メモリモジュール１３０ｎの第２ポート１３０ｎ−２に移動する。バッファ１３０ｎは信号がモジュール１１０ｎに対するものであるかを決定するため、CA信号のモジュール識別部分を検査する。CA信号がモジュール１１０ｎに対するものでないため、CA信号はモジュール１１０ｎと１１０ｂ間に直列連結されたバッファ１３０ｎと信号ライン１４０ｎ、１４０ｃを通じて第２モジュール１１０ｂの第２ポート１３０ｂ−２側に出力される。
【００３０】
図１において、本発明の構成の動作を詳しく説明するため、メモリコントローラー１５０はREADコマンドに加えてADDRESS信号を第２メモリモジュール１１０ｂに送信する。READコマンドとADDRESS信号（以下「CA信号」という。）は信号ライン１４０ｎ＋１を通じてコントローラー１５０の第２ポート１５０−２からｎ番目メモリモジュール１１０ｎの第２ポート１３０ｎ−２に移動する。READコマンドはモジュール識別部分を含み、これはコマンドを実行するためにモジュールを指定する。
【００３１】
CA信号はメモリコントローラー１５０の第２ポート１５０−２からｎ番目モジュール１１０ｎの第２ポート１３０ｎ−２に移動する。CA信号はモジュール１１０ｎと１１０ｂ間に直列連結されたバッファと信号ラインを通じて第２メモリモジュール１１０ｂの第２ポート１３０ｂ−２に出力される。
【００３２】
メモリデバイス１２０ｂからDATA信号はバッファ１３０ｂを通じてメモリデバイス１２０ｂのポート１２０ｂ−１からメモリコントローラー１５０の第１ポート１５０−１に移動する。隣接したモジュール間、例えば、信号ライン１４０ｂ−１４０ｎはDATA信号ラインとCA信号ラインの全てに対し使用できるが、メモリモジュールとメモリコントローラー間の信号ラインはDATA信号ラインまたはCA信号ラインに対し使用できる。図２は本発明による両方向リングトポロジーのためのメモリモジュール２００の一つの実施形態のブロック図である。メモリモジュール２００は複数のメモリデバイスまたは回路２００a−２００ｈ、バッファ回路２１０、及び2個のポート２７０a、２７０ｂを含む。バッファ２１０は両方向ドライバ２２０a、２２０ｂと宛先チェッカー回路２３０a、２３０ｂを含む。それぞれの二つのポート２７０a、２７０ｂは入力ポートまたは出力ポートとなりうる。ポート２７０ａはDATA信号に対する入力ポート及びCA信号に対する出力ポートとして使用される。ポート２７０ｂはCA信号に対する入力ポート及びDATA信号に対する出力ポートとして使用される。
【００３３】
第１宛先チェッカー回路２３０aは第１両方向ドライバ２２０aの入力バッファ２２１aの出力に連結され、第２両方向ドライバ２２０ｂの出力バッファ２１９ｂの入力に連結される。第１宛先チェッカー回路２３０aは同期回路２４０に更に連結される。信号ライン２８０aはモジュール２００の第１ポート２７０aに連結される。第１ポート２７０aは第１両方向ドライバ２２０aの入力バッファ２２１aの入力に連結される。信号ライン２８０ｂはモジュール２００の第２ポート２７０ｂに連結される。第２ポート２７０ｂは第２両方向ドライバ２２０ｂの出力バッファ２１９ｂの出力に連結される。
【００３４】
DATA信号は両方向ドライバ２２０aの第１ポート２７０aと入力バッファ２２１aを通じて信号ライン２８０aから第１宛先チェッカー回路２３０aに伝送される。第１宛先チェッカー回路２３０aはDATA信号がモジュール２００により処理されることができるかを決定するためにDATA信号のモジュール識別部分を検査する。DATA信号がモジュール２００により処理されることが決定されると、DATA信号は同期回路２４０にルーティングされる。DATA信号がモジュール２００により処理されないことが決定されると、DATA信号は第２両方向ドライバ２２０ｂの入力ドライバ２１９ｂの入力にルートが決められる。即ち、DATA信号は第１宛先チェッカー回路２３０aにより作られたDATA信号に対するモジュール識別の決定に依存してルートが決められる。例えば、モジュール識別がモジュールとマッチした時、DATA信号は同期回路２４０にルートが決められ、モジュール識別がミスマッチしたとき、DATA信号は第２両方向ドライバ２２０ｂの出力ドライバ２１９ｂの入力にルートが決められる。モジュール識別がミスマッチしたときのノンマッチングDATA信号は、第２両方向ドライバ２２０ｂの出力ドライバ２１９ｂにより信号ライン２８０ｂに出力される。この場合、第１ポート２７０ａはＤＡＴＡ信号に対する入力ポートで、第２ポート２７０ｂはマッチされないＤＡＴＡ信号に対する出力ポートである。
【００３５】
ＣＡ信号は第２両方向ドライバ２２０ｂの第２ポート２７０ｂと入力バッファ２１９ａを通じて信号ライン２８０ｂから第２宛先チェッカー回路２３０ｂに伝送される。第２宛先チェッカー回路２３０ｂはＣＡ信号がモジュール２００により処理されることができるかを決定するため、ＣＡ信号のモジュール識別部分を検査する。ＣＡ信号がモジュール２００により処理されることが決定されると、ＣＡ信号は同期回路２４０にルートが決定される。ＣＡ信号がモジュール２００により処理されないことが決定されると、ＣＡ信号は第１両方向ドライバ２２０aの出力ドライバ２２１ｂの入力にルートが決められる。即ち、CA信号は第２宛先チェッカー回路２３０ｂにより作られたCA信号に対するモジュール識別の決定に依存して同期回路２４０及び第１両方向ドライバ２２０aの出力ドライバ２２１ｂの入力にルートが決められる。例えば、CA信号のモジュール識別がモジュールとマッチしたとき、CA信号は同期回路２４０にルートが決められ、モジュール識別がミスマッチしたとき、CA信号は第２両方向ドライバ２２０ｂの出力ドライバ２２１ｂの入力にルートが決められる。マッチされないCA信号は第１両方向ドライバ２２０aの出力ドライバ２２１ｂにより信号ライン２８０aに出力される。この場合、第１ポート２７０ａはマッチされないＣＡ信号に対する出力ポートで、第２ポート２７０ｂはマッチされたＣＡ信号に対する入力ポートである。
【００３６】
同期回路２４０はＤＡＴＡ信号とＣＡ信号間のタイミング関係をコントロールする。信号が別の経路と別の方向にそって移動するため、ＤＡＴＡ信号とＣＡ信号がターゲットモジュール２００に到着する時間は一般的に互いに異なる。信号のタイミング間の関係はコントローラー１５０によりわかることができる。コントローラー１５０からのコントロール信号Ｘは既知の遅延に従い同期回路２４０をセットする。同期回路２４０は信号ライン２６０aと２６０ｂを通じて複数のメモリ回路またはデバイス２００a−２００ｈに同期されたCA信号とDATA信号を送信する。他のアプローチにより、コントローラー１５０は同期回路がモジュール構成から省略されるように同期回路２４０の役割を果たし得る。この代案的なアプローチにおいてコントローラー１５０は同期によってモジュール２００により処理されるような信号を同期化する。
【００３７】
図３は本発明による両方向リングトポロジーに対するメモリモジュール３００の他の実施形態のブロック図である。図２のモジュール２００と図３のモジュール３００間の差は図３のモジュール３００において入力信号は宛先チェッカー回路３３０a、３３０ｂを通じて出力されない点にある。
【００３８】
図３を参照すると、DATA信号は第１両方向ドライバ３２０ａの第１ポート３６０aと入力バッファ３２１aを通じて信号ライン３７０aから第１宛先チェッカー回路３３０ａに伝送される。ＤＡＴＡ信号はまた第２両方向ドライバ３２０ｂの出力バッファ３１９ｂに伝送される。この場合、ＤＡＴＡ信号は第１宛先チェッカー回路３３０aを通じて出力バッファ３１９ｂに伝送されない。宛先チェッカー回路３３０aはDATA信号のモジュール識別部に基づきDATA信号を同期回路３４０に通すどうかを決定する。
【００３９】
CA信号は第２両方向ドライバ３２０ｂの第２ポート３６０ｂと入力バッファ３１９aを通じて信号ライン３７０ｂから第２宛先チェッカー回路３３０ｂに伝送される。CA信号はまた第１両方向ドライバ３２０aの出力バッファ３２１ｂに伝送される。この場合、CA信号は第２宛先チェッカー回路３３０ｂを通じて出力バッファ３２１ｂに伝送されない。宛先チェッカー回路３３０ｂはCA信号のモジュール識別部に基づきCA信号を同期回路３４０に通すどうかを決定する。
【００４０】
図４は本発明によるメモリシステムの両方向リングトポロジーの又他の構成のブロック図である。構成はメモリコントローラー４５０、複数のモジュール４１０a〜４１０ｎ（ここでｎは１よりも大きな任意の数である）及び信号ライン４４０a〜４４０ｎ＋１を含む。複数のメモリモジュール４１０a〜４１０ｎは直列連結されたバッファ４３０a〜４３０ｎを通じて互いに異なった信号ライン上に互いに連結される。
【００４１】
前記実施形態の特徴はメモリコントローラーの２つのポート４５０−１、４５０−２がDATA信号及びCA信号に対し使用されることである。この実施形態においてメモリコントローラー４５０は二つのポート４５０−１、４５０−２で両方向ドライバを含む。
【００４２】
両方向ポート４５０−１、４５０−２は、図示したように、バッファ４５１a、４５１ｂ、４５２a、４５２ｂを用いて具現される。図１の第１構成においてDATA信号の方向は右回りで、CA信号の方向は左回りである。しかし、図４においてDATA信号とCA信号の方向はコントローラー４５０に従い右回りまたは左回りとなりうる。
【００４３】
この実施形態においてDATA信号の方向が右回りであるとき、CA信号の方向は左回りである。DATA信号の方向が左回りであるとき、CA信号の方向は右回りである。しかし、リード（READ）の場合は同じ方向であってもよい。
【００４４】
図５は図４の両方向リングトポロジーにおいて具現される本発明によるメモリモジュールの他の実施形態のブロック図である。この実施形態においてメモリモジュール５００は複数のデバイスまたは回路５００a−５００ｈ、バッファ回路５１０及び２個のポート５５０a、５５０ｂを含む。バッファ回路５１０は両方向ドライバ５２０a、５２０ｂ、宛先チェッカー回路５３０a、５３０ｂ、ルータ回路５４０及び同期回路５５０を含む。ポート５５０aはDATA信号とCA信号のそれぞれに対し入力及び出力ポートになることができる。ポート５５０ｂはDATA信号とCA信号のそれぞれに対し入力及び出力ポートになることができる。
【００４５】
第１宛先チェッカー回路５３０aは第１両方向ドライバ５２０aの入力バッファ５２１aの出力に連結され、第２両方向ドライバ５２０ｂの出力バッファ５１９ｂの入力に連結される。第１宛先チェッカー回路５３０aはルータ回路５４０に連結される。信号ライン５６０aはモジュール５００の第１ポート５５０aに連結される。第１ポート５５０aは第１両方向ドライバ５２０aの入力バッファ５２１aの入力に連結される。信号ライン５６０ｂはモジュール５００の第２ポート５５０ｂに連結される。第２ポート５５０ｂは第２両方向ドライバ５２０ｂの出力バッファ５１９ｂの出力に連結される。
【００４６】
DATA信号またはCA信号はポート５５０aに入力される。DATA信号がポート５５０aに入力されると、CA信号はポート５５０ｂに入力される。CA信号がポート５５０aに入力されると、DATA信号はポート５５０ｂに両方向に伝送される。例をあげて説明するため、信号は信号ライン５６０aに受信され、第１両方向ドライバ５２０aの第１ポート５５０aと入力バッファ５２１aを通じて第１宛先チェッカー回路５３０aに伝送される。宛先チェッカー回路５３０aは信号がモジュール５００により処理されるかどうかを決定するために信号のモジュール識別部分を検査する。信号はまた信号の信号モード、即ち、信号がDATA信号であるかCA信号であるかを決定するために宛先チェッカー回路５３０aにより検査される。信号は信号のモジュール識別に基づきルータ５４０または第２両方向ドライバ５２０ｂの出力バッファ５１９ｂの入力にルートが決められる。信号は信号のモジュール識別がモジュール５００とマッチしときにルータ回路５４０によってルートが決められる。マッチされない信号は第２両方向ドライバ５２０ｂの出力バッファ５１９ｂにより信号ライン５６０ｂに出力される。信号がマッチされれば、宛先チェッカー回路５３０aによりルータ回路５４０に通される。ルータ回路５４０は信号がDATA信号であるかCA信号であるかに基づき、マッチされた信号のルートが決められるところを決定する。宛先チェッカー回路５３０ａは信号の信号モードを識別する、即ち、信号がＤＡＴＡ信号かＣＡ信号かを識別する信号ＳＩＧＭＯＤＥ１を発生する。信号モードＳＩＧＭＯＤＥ１がＤＡＴＡ信号として識別されると、信号はルータ回路５４０により信号ライン５７０aにルートが決められる。信号モードSIGMODE1がCA信号として識別されると、信号はルータ回路５４０により信号ライン５７０ｂにルートが決められる。この場合、即ち、信号がポート５５０aに受信されるとき、ルータ回路５４０は宛先チェッカー回路５３０aにより発生したSIGMODE1信号によりコントロールされる。
【００４７】
信号は第２両方向ドライバ５２０ｂの第２ポート５５０ｂと入力バッファ５１９aにより信号ライン５６０ｂから第２宛先チェッカー回路５３０ｂに伝送される。信号は信号のモジュール識別に基づきルータ回路５４０または第１両方向ドライバ５２０aの出力バッファ５２１ｂの入力にルートが決められる。信号はモジュールとマッチしたときにルータ回路５４０によってルートが決められる。マッチされない信号は第１両方向ドライバ５２０aの出力バッファ５２１ｂにより信号ライン５６０aに出力される。ルータ回路５４０は信号のモード、即ち、信号がDATA信号かCA信号かに基づきマッチされた信号のルートを決めることを決定する。宛先チェッカー回路５３０ｂは信号のモードを識別するために信号モード信号SIGMODE2を発生してルータ回路５４０に信号SIGMODE2を伝送する。信号モード信号SIGMODE2がDATA信号として識別されると、信号はルータ回路５４０により信号ライン５７０aにルートが決められる。信号モード信号SIGMODE2がCA信号として識別されると、信号はルータ回路５４０により信号ライン５７０ｂにルートが決められる。即ち、ルータ回路５４０は宛先チェッカー回路５３０ｂにより発生されたSIGMODE2信号によりコントロールされる。
【００４８】
同期回路５５０はDATA信号とCA信号間のタイミング関係をコントロールする。この信号間のタイミング関係はモジュール識別に依存する。従って、タイミング関係はメモリコントローラーにより知られる。コントローラーからコントロール信号Xは同期回路５５０をセットする。同期回路５５０は信号ライン５８０a、５８０ｂを通じてCA信号とDATA信号を複数のメモリに伝送する。同期回路の機能はコントローラーで具現されることができる。その場合、同期回路は省略されることになる。
【００４９】
図６は図４の両方向リングトポロジーメモリシステムで用いられるメモリモジュール６００の他の実施形態のブロック図である。図５と図６間の差は宛先チェッカー回路６３０a、６３０ｂにある。図６の実施形態で信号は第１両方向ドライバ６２０aの第１ポート６５０aと入力バッファ６２１aを通じて信号ライン６６０aから第１宛先チェッカー回路６３０aに伝送される。信号はまた第２両方向ドライバ６２０ｂの出力バッファ６１９ｂにも伝送される。信号は第１宛先チェッカー６３０aを通じて出力バッファ６１９ｂに伝送されない。宛先チェッカー回路６３０aはモジュール識別に基づき信号を通すかどうかを決定する。同一な機能の構成がまたポート６５０ｂと宛先チェッカー回路６３０ｂに対し適用される。
【００５０】
図７は本発明の他の実施形態によるメモリモジュール８００のブロック図で、ここで説明された全てのメモリシステムに適用可能である。図７を参照すると、この実施形態において前述の実施形態と関連して前記バッファ回路は、モジュール上に存在する分離回路よりも個別メモリデバイス８００a〜８００ｈ上に具現される。
【００５１】
図７を参照すると、メモリモジュール８００は個別メモリ回路またはデバイス８００a〜８００ｈを含む。それぞれのデバイス８００a〜８００ｈはメモリまたはストレージ部分または回路８１２a〜８１２ｈ及びバッファ回路部分８１０a〜８１０ｈを含む。バッファ回路部分８１０a〜８１０ｈは本発明の多様な実施形態と関連して上述のバッファ回路構成と類似な方式から構成され、上述のいずれの実施形態とも同様の機能を具現する。
【００５２】
ここで説明されたメモリモジュールの全ての実施形態において、メモリモジュールは８個のメモリ回路またはデバイスを含むことにより説明される。本発明はモジュール当り幾つかのメモリ回路に対しても適用可能である。本発明は良好な実施形態を参照して特別に図示し説明したが、本技術に熟練されたものによりその形態が多様に変化し、詳しい説明は請求のクレームにより定義された本発明の精神と範囲から分離されずになされることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の好適な実施の形態による両方向リングトポロジーメモリシステム構成の概略ブロック図である。
【図２】図１の両方向リングトポロジーメモリシステムで具現される本発明の好適な実施の形態によるメモリモジュールの概略ブロック図である。
【図３】図１の両方向リングトポロジーメモリシステムで具現される本発明の好適な他の実施の形態によるメモリモジュールの概略ブロック図である。
【図４】本発明の好適な他の実施の形態による両方向リングトポロジーメモリシステムの他の構成の概略ブロック図である。
【図５】図４の両方向リングトポロジーメモリシステムで具現される本発明の好適な他の実施の形態によるメモリモジュールの概略ブロック図である。
【図６】図４の両方向リングトポロジーメモリシステムで具現される本発明の好適な他の実施の形態によるメモリモジュールの概略ブロック図である。
【図７】本発明の好適な他の実施の形態に係る全てのメモリシステムに適用可能な本発明の好適な他の実施形態によるメモリモジュールの概略ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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