(57)【要約】【課題】誤動作やノイズを生ずることなく、安定して低損失な動作が可能であり、且つ装置構成もコンパクトにできる半導体装置及び容量調節回路を提供することを目的とする。【解決手段】ＩＧＢＴなどのスイッチング素子（Ｔ）のゲート・エミッタ間にキャパシタを集積化させあるいはゲート基板にキャパシタを形成することにより、ゲート抵抗ＲＧの抵抗値を低くしても過大なｄＩ／ｄｔ、ｄＶ／ｄｔが発生しないという効果が得られる。また、最適なタイミング及び期間でキャパシタをスイッチング素子に付加する容量調節回路を設けることにより、スイッチング時間をいたずらに増大させることがない。むしろ、ゲート抵抗を従来よりも小さくすることができるので、スイッチング時間を短縮し、損失も従来より低減できる。【選択図】　　　図１
2004014547.tif 000002
【特許請求の範囲】
【請求項１】
第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子と、
前記半導体素子の前記第２主電極と前記制御電極との間に絶縁層を設けることにより形成したキャパシタと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記半導体素子は、半導体層と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた前記制御電極と、を有し、
前記キャパシタは、前記制御電極と、前記制御電極の上に設けられた前記絶縁層と、前記絶縁層の上に延在するように設けられた前記第２主電極の延在部と、により形成されてなることを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体素子は、半導体層と、前記半導体層の上に設けられた絶縁膜と、前記絶縁膜の上に設けられた前記制御電極と、を有し、
前記キャパシタは、前記制御電極と、前記絶縁膜と前記制御電極との間に部分的に挿入された前記第２主電極の延在部と、前記延在部と前記制御電極との間に挿入された前記絶縁層と、により形成されてなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記キャパシタは、前記制御電極と、前記制御電極の上に設けられた第２の絶縁層と、前記第２の絶縁層の上に延在するように設けられた前記第２主電極の第２の延在部と、をさらに含むことを特徴とする請求項３記載の半導体装置。
【請求項５】
前記半導体素子は、半導体層と、前記半導体層に設けられた第１のトレンチの内壁に設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側を充填する前記制御電極と、を有し、
前記キャパシタは、前記半導体層の上に絶縁膜を介して延在するように設けられた前記制御電極の延在部と、前記制御電極の延在部の上に設けられた絶縁層と、前記絶縁層の上に延在するように設けられた前記第２主電極の延在部と、により形成されてなることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記半導体素子は、半導体層と、前記半導体層の上に設けられた前記第２主電極と、を有し、
前記キャパシタは、前記第２主電極と、前記第２主電極の上に設けられた前記絶縁層と、前記絶縁層の上に延在するように設けられた前記制御電極の延在部と、により形成されてなることを特徴とする請求項１記載の半導体装置。
【請求項７】
支持基板と、
前記支持基板の上に実装され、第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子と、
前記支持基板から離間して設けられ、前記第２主電極に接続された第１の導電層と、前記制御電極に接続された第２の導電層と、前記第１及び第２の導電層の間に設けられた絶縁層と、により形成されたキャパシタを有するゲート基板と、
を備えたことを特徴とする半導体装置。
【請求項８】
前記キャパシタは、複数の前記第１の導電層と複数の前記第２の導電層とが前記絶縁層を介して交互に積層されてなることを特徴とする請求項７記載の半導体装置。
【請求項９】
支持基板と、
前記支持基板の上に実装され、第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子と、
前記支持基板から離間して設けられ、前記第２主電極に接続された第１の導電層と、前記制御電極に接続された第２の導電層と、を有するゲート基板と、
前記ゲート基板の上に実装され、前記第２主電極と前記制御電極との間に接続されたキャパシタと、
を備えたことを特徴とする半導体装置。
【請求項１０】
前記キャパシタは、半導体素子の内部において前記第２主電極と前記制御電極との間に寄生する寄生容量よりも大なることを特徴とする請求項１〜９のいずれか１つに記載の半導体装置。
【請求項１１】
前記キャパシタと前記寄生容量との和を前記半導体素子の定格電流値で除した値が、０．３ｎＦ／Ａより大なることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記キャパシタと前記寄生容量との和を前記半導体素子の定格電流値で除した値が、０．９ｎＦ／Ａより大なることを特徴とする請求項１０記載の半導体装置。
【請求項１３】
複数の前記半導体素子と、
前記複数の半導体素子のそれぞれについて設けられた前記キャパシタと、
を備えたことを特徴とする請求項１〜１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記制御電極に接続された抵抗素子をさらに備え、
前記キャパシタは、前記制御電極と前記抵抗素子との間に接続されてなることを特徴とする請求項１〜１３のいずれか１つに記載の半導体装置。
【請求項１５】
第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子に付加される容量を調節する容量調節回路であって、
キャパシタと、スイッチと、を備え、
前記半導体素子のスイッチング動作に伴って前記第２主電極と前記制御電極との間の電圧が変化する期間のうちの一部の期間において、前記第２主電極と前記制御電極との間に前記キャパシタを接続するように前記スイッチが動作することを特徴とする容量調節回路。
【請求項１６】
前記一部の期間は、前記半導体素子がターンオンする際に前記第１及び第２主電極の間を流れる電流が増加する期間の一部であることを特徴とする請求項１５記載の容量調節回路。
【請求項１７】
前記一部の期間は、前記半導体素子がターンオフする際に前記第１及び第２主電極の間を流れる電流が減少する期間の一部であることを特徴とする請求項１６記載の容量調節回路。
【請求項１８】
前記半導体素子に対して還流ダイオードが逆方向に並列接続され、
前記一部の期間は、前記還流ダイオードがリバースリカバリーする期間の一部であることを特徴とする請求項１５記載の容量調節回路。
【請求項１９】
前記制御電極と前記第２主電極との間の電圧を検出するゲート電圧検出手段をさらに備え、
前記スイッチは、前記ゲート電圧検出手段からの信号に基づいて制御されることを特徴とする請求項１５〜１８のいずれか１つに記載の容量調節回路。
【請求項２０】
前記スイッチは、第１主電極、第２主電極及び制御電極を有し、その制御電極と第２主電極との間に入力される制御信号によってその第１及び第２の主電極の間を流れる電流が制御される素子であって、
前記スイッチの制御電極は、電圧調節手段を介して前記半導体素子の前記制御電極に接続されてなることを特徴とする請求項１５〜１８のいずれか１つに記載の容量調節回路。
【請求項２１】
前記第２主電極を流れる電流を検出する電流検出手段をさらに備え、
前記スイッチは、前記電流検出手段からの信号に基づいて制御されることを特徴とする請求項１５〜１８のいずれか１つに記載の容量調節回路。
【請求項２２】
前記スイッチは、第１主電極、第２主電極及び制御電極を有し、その制御電極と第２主電極との間に入力される制御信号によってその第１及び第２の主電極の間を流れる電流が制御される素子であって、
前記半導体素子の前記第２主電極に接続されたインダクタにおいて生ずる誘導起電力が前記スイッチの制御電極に印加されることにより前記スイッチが動作することを特徴とする請求項１５〜１８のいずれか１つに記載の容量調節回路。
【請求項２３】
第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子と、
請求項１５〜２２のいずれか１つに記載の容量調節回路と、
を備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び容量調節回路に関し、より詳細には、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）や絶縁ゲート型トランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、電子注入促進型ゲートトランジスタ（ＩＥＧＴ：Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｄ　Ｇａｔｅ　Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体素子を有する絶縁ゲート型の半導体装置及び、その容量をダイナミックに調節する容量調節回路に関する。
【０００２】
【従来の技術】
電力エネルギーの有効利用のために、インバータなどの電力変換装置が広く使用されている。そして、これらの電力変換装置に用いられる電力用半導体装置として、制御性に優れた絶縁ゲート型半導体装置が主流となっている。特に、ＩＧＢＴの低損失・高破壊耐量化技術の進展により、従来ＧＴＯサイリスタが用いられていた高耐圧・大電流分野にまで、その応用が拡がっている。
【０００３】
ＩＧＢＴなどを用いた絶縁ゲート型半導体装置は、広い安全動作領域を有するため、これまでＧＴＯ（Ｇａｔｅ　Ｔｕｒｎ　Ｏｆｆ）サイリスタとともに用いられていた充放電スナバ回路などの保護回路を必要としない。また、近年、ゲート駆動回路のインピーダンス（ゲート抵抗）を低減して、より高速にスイッチングさせることにより、スイッチング損失のさらなる低減が図られている。
【０００４】
しかし、これらの施策は大きな電圧変化率（ｄＶ／ｄｔ）、電流変化率（ｄＩ／ｄｔ）を伴い、さらに、大きなｄＩ／ｄｔは回路の浮遊インダクタンスとの相乗作用により、サージ電圧とより大きなｄＶ／ｄｔを発生させる。
【０００５】
その結果として、装置外にノイズを放射し周辺装置に悪影響を与えたり、装置自身のゲート電圧が変動することにより誤動作が生ずる虞がある。さらに、過大なサージ電圧は、絶縁ゲート型半導体素子、及び／または、それに並列接続された還流ダイオード（ＦＷＤ）の破壊をもたらす虞もある。
【０００６】
特に、ＩＧＢＴなどの絶縁ゲート型半導体素子をターンオンさせると、それと直列接続されてブリッジ回路のアームをなすＦＷＤがリバースリカバリーするが、ＦＷＤのｄＶ／ｄｔが大きくなると、それと並列接続されたオフ状態であるべきＩＧＢＴのゲートが充電され誤動作（ターンオン）してしまう危険がある。
【０００７】
以下、図２９を参照しつつ、この誤動作についてＩＧＢＴを例に挙げて説明する。
【０００８】
すなわち、同図に表した回路は、ＩＧＢＴ１とＦＷＤ１とが逆方向並列接続された第１のスイッチングエレメントと、ＩＧＢＴ２とＦＷＤ２とが逆方向並列接続された第２のスイッチングエレメントと、からなるアームを有し、負荷は、これら第１及び第２のスイッチングエレメントの接続中点に接続されている。なお、図２９においては１アームのみを表したが、実際の回路においては、図示しない別アームを含んだブリッジ回路が形成される。
【０００９】
いま、ＦＷＤ１が負荷電流を還流している状態からＩＧＢＴ２をターンオンさせると、ＩＧＢＴ２が通電状態になりそのコレクタ・エミッタ間の主電圧Ｖｃｅ２が低下すると同時に、ＦＷＤ１がリバースリカバリー動作を行いＦＷＤ１のカソード−アノード間電圧Ｖｋａ１が上昇する。このとき、ＩＧＢＴ１はゲートが逆バイアスされたオフ状態であるが、コレクタ−ゲート間にｄＶｋａ１／ｄｔとほぼ同等のｄＶｃｇ／ｄｔが印加され、その間の寄生容量Ｃｃｇに変位電流が発生する。この変位電流は、ゲート−エミッタ間電圧Ｖｇｅ１を正バイアスする方向にゲート−エミッタ間寄生容量Ｃｇｅを充電する作用を有し、Ｖｇｅ１が閾値Ｖｔｈを超えるとＩＧＢＴ１が誤動作（ターンオン）し、アームを貫通電流が流れて短絡状態が形成されてしまう。この誤動作は、ｄＶｋａ１／ｄｔが大きいとき、または、ＩＧＢＴのＣｃｇ／Ｃｇｅ比が大きいときに発生しやすい。なお、ＩＧＢＴのコレクタ−エミッタ間にも寄生容量が存在するが、上述した動作とは無関係であるため、図示していない。
【００１０】
また、ゲート駆動回路のゲート抵抗低減による高速スイッチングは、確かにＩＧＢＴのターンオン損失Ｅｏｎを低減するが、それに伴う大きなｄＩ／ｄｔ、ｄＶ／ｄｔのために、同時に発生するＦＷＤのリバースリカバリー損失Ｅｒｒを増加させてしまう。特に、過大なｄＩ／ｄｔ、ｄＶ／ｄｔが発生すると、ＦＷＤ内に大きな電力が瞬間的に発生し、ＦＷＤが破壊するという問題がある。即ち、ＦＷＤのＥｒｒ増大と破壊問題のため、スイッチングの高速化には限界があり、その結果、電力変換装置のトータル損失低減には限界があった。
【００１１】
これらの問題を解決するために、従来、図３０に例示したように、絶縁ゲート型半導体素子（同図には、一例としてＩＧＢＴを表した）を含む半導体装置のゲート−エミッタ端子間にキャパシタＣＧＥを接続することにより、ノイズの発生あるいはゲート−エミッタ間電圧Ｖｇｅの変動を抑制する試みがなされている。ただし、キャパシタＣＧＥによりスイッチング時間及びＥｏｎが増大するため、半導体装置内部のゲート−エミッタ間容量は小さくしておき、使用時に必要に応じて最小限のキャパシタＣＧＥを接続する手法がとられてきた。
【００１２】
しかしながら、このような従来手法では半導体装置内部のインピーダンス、及び、半導体装置の外部に接続されるキャパシタＣＧＥの接続箇所までのインピーダンス、さらにはＣＧＥ自体のインダクタンスのため、絶縁ゲート型半導体素子チップ自体のＶｇｅ変動を安定に抑制することが困難であった。特に、絶縁ゲート型半導体素子チップを多数含んだ大電流容量の大型パッケージにおいては、パッケージ内のゲート配線長が大きくなるためその浮遊インダクタンスが無視できず、これに伴う発振現象抑制のために各チップにゲート抵抗ｒｇを備えている。
【００１３】
このため、従来の構成では、全てのチップのＶｇｅ変動を安定に抑制することが困難であった。また、外部にキャパシタを接続することは機械的な信頼性にも問題があった。
【００１４】
これに対して、特開２０００−２４３９０５号公報においては、絶縁ゲート型半導体チップを実装した基板上にキャパシタＣＧＥを付加した半導体装置が開示されている。すなわち、キャパシタＣＧＥを半導体装置内の実装基板上に組み込むことにより、上述したＶｇｅの変動や機械的な信頼性をある程度改善することが可能となる。
【００１５】
しかし、本発明者が独自に行った検討の結果、特開２０００−２４３９０５号公報に開示された半導体装置にはさらなる改善の余地があることが判明した。すなわち、絶縁ゲート型半導体素子は、発熱量が比較的大きいため、これと同一の実装基板の上にキャパシタＣＧＥを実装すると、熱による影響が無視できない。
【００１６】
具体的には、ＩＧＢＴなどの絶縁ゲート型半導体素子を実装した基板の温度は、装置の動作中には、最高で１２５℃付近にまで上昇することがある。その結果として、キャパシタＣＧＥを実装する半田の熱疲労が生ずる虞がある。また、キャパシタＣＧＥのキャパシタンスには、素子毎に温度係数の「ばらつき」があるため、同一の装置内に設けられた複数のチップの間で、スイッチング動作に不均一が生ずる虞もある。
【００１７】
またさらに、これらの問題を抑制するため、熱源となる絶縁ゲート型半導体素子とキャパシタＣＧＥとの距離を離すためには、実装基板を大型化する必要があり、その結果として、半導体装置のサイズが大型化してしまうことも考えられる。
【００１８】
【発明が解決しようとする課題】
以上、説明したように、従来の絶縁ゲート型半導体装置では、低損失化のためにゲート抵抗を低減すると、大きなｄＩ／ｄｔ、ｄＶ／ｄｔ、サージ電圧が発生し、ＩＧＢＴ／ＦＷＤが破壊したり、ノイズを周辺に放射したり、自身のＶｇｅ変動により誤動作する虞があった。
【００１９】
また、ＩＧＢＴとＦＷＤをあわせたトータル損失の低減には限界があった。
【００２０】
さらに、半導体装置の外部に外付けのキャパシタＣＧＥを接続する方法では、特に大型の絶縁ゲート型半導体装置において、各チップからのインピーダンスが無視できないために、半導体チップのＶｇｅ変動を安定に抑制することが困難であった。
【００２１】
またさらに、キャパシタＣＧＥを絶縁ゲート型半導体素子と同一の実装基板の上に組み込んだ場合には、熱による影響が懸念される。
【００２２】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、誤動作やノイズを生ずることなく、安定して低損失な動作が可能であり、且つ装置構成もコンパクトにできる半導体装置及び容量調節回路を提供することにある。
【００２３】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体装置は、
第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子と、
前記半導体素子の前記第２主電極と前記制御電極との間に絶縁層を設けることにより形成したキャパシタと、
を備えたことを特徴とする。
【００２４】
上記構成によれば、誤動作やノイズを生ずることなく、安定して低損失な動作が可能であり、且つ装置構成もコンパクトにできる半導体装置を提供することができる。
【００２５】
ここで、前記半導体素子は、半導体層と、前記半導体層の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられた前記制御電極と、を有し、
前記キャパシタは、前記制御電極と、前記制御電極の上に設けられた前記絶縁層と、前記絶縁層の上に延在するように設けられた前記第２主電極の延在部と、により形成されてなるものとすれば、キャパシタをスイッチング素子と集積化させ、コンパクトで且つ近接配置により高いコンデンサの効果が得られる。
【００２６】
または、前記半導体素子は、半導体層と、前記半導体層の上に設けられた絶縁膜と、前記絶縁膜の上に設けられた前記制御電極と、を有し、
前記キャパシタは、前記制御電極と、前記絶縁膜と前記制御電極との間に部分的に挿入された前記第２主電極の延在部と、前記延在部と前記制御電極との間に挿入された前記絶縁層と、により形成されてなるものとしても、キャパシタをスイッチング素子と集積化させ、コンパクトで且つ近接配置により高いコンデンサの効果が得られる。
【００２７】
また、前記キャパシタは、前記制御電極と、前記制御電極の上に設けられた第２の絶縁層と、前記第２の絶縁層の上に延在するように設けられた前記第２主電極の第２の延在部と、をさらに含むものとするとさらに効果的にキャパシタを付与できる。
【００２８】
または、前記半導体素子は、半導体層と、前記半導体層に設けられた第１のトレンチの内壁に設けられたゲート絶縁膜と、前記ゲート絶縁膜の内側を充填する前記制御電極と、を有し、
前記キャパシタは、前記半導体層の上に絶縁膜を介して延在するように設けられた前記制御電極の延在部と、前記制御電極の延在部の上に設けられた絶縁層と、前記絶縁層の上に延在するように設けられた前記第２主電極の延在部と、により形成されてなるものとしても、キャパシタをスイッチング素子と集積化させ、コンパクトで且つ近接配置により高いコンデンサの効果が得られる。
【００２９】
または、前記半導体素子は、半導体層と、前記半導体層の上に設けられた前記第２主電極と、を有し、
前記キャパシタは、前記第２主電極と、前記第２主電極の上に設けられた前記絶縁層と、前記絶縁層の上に延在するように設けられた前記制御電極の延在部と、により形成されてなるものとしても、キャパシタをスイッチング素子と集積化させ、コンパクトで且つ近接配置により高いコンデンサの効果が得られる。
【００３０】
一方、本発明の第２の半導体装置は、
支持基板と、
前記支持基板の上に実装され、第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子と、
前記支持基板から離間して設けられ、前記第２主電極に接続された第１の導電層と、前記制御電極に接続された第２の導電層と、前記第１及び第２の導電層の間に設けられた絶縁層と、により形成されたキャパシタを有するゲート基板と、
を備えたことを特徴とする。
【００３１】
上記構成によれば、ゲート基板にキャパシタを付与することにより、半導体素子からの熱の影響を回避しつつ、誤動作やノイズを生ずることなく、安定して低損失な動作が可能であり、且つ装置構成もコンパクトにできる半導体装置を提供することができる。
【００３２】
ここで、前記キャパシタは、複数の前記第１の導電層と複数の前記第２の導電層とが前記絶縁層を介して交互に積層されてなるものとすれば、効率的にキャパシタを付与できる。
【００３３】
また、本発明の第３の半導体装置は、
支持基板と、
前記支持基板の上に実装され、第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子と、
前記支持基板から離間して設けられ、前記第２主電極に接続された第１の導電層と、前記制御電極に接続された第２の導電層と、を有するゲート基板と、
前記ゲート基板の上に実装され、前記第２主電極と前記制御電極との間に接続されたキャパシタと、
を備えたことを特徴とする。
【００３４】
上記構成によれば、ゲート基板にキャパシタを付与することにより、半導体素子からの熱の影響を回避しつつ、誤動作やノイズを生ずることなく、安定して低損失な動作が可能であり、且つ装置構成もコンパクトにできる半導体装置を提供することができる。
【００３５】
上記第１乃至第３の半導体装置において、前記キャパシタは、半導体素子の内部において前記第２主電極と前記制御電極との間に寄生する寄生容量よりも大なるものとすると、コンデンサの効果を顕著に得ることができる。
【００３６】
また、前記キャパシタと前記寄生容量との和を前記半導体素子の定格電流値で除した値が、０．３ｎＦ／Ａより大なるものとし、さらに、０．９ｎＦ／Ａより大なるものとすれば、効果が顕著となる。
【００３７】
また、複数の前記半導体素子と、前記複数の半導体素子のそれぞれについて設けられた前記キャパシタと、を備えたものとすれば、いわゆるマルチチップモジュールのそれぞれの半導体素子について、効果的にコンデンサを付与できる。
【００３８】
また、前記制御電極に接続された抵抗素子をさらに備え、前記キャパシタは、前記制御電極と前記抵抗素子との間に接続されてなるものとすれば、抵抗の影響を受けることなく、コンデンサの効果を得ることができる。
【００３９】
一方、本発明の容量調節回路は、第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子に付加される容量を調節する容量調節回路であって、
キャパシタと、スイッチと、を備え、
前記半導体素子のスイッチング動作に伴って前記第２主電極と前記制御電極との間の電圧が変化する期間のうちの一部の期間において、前記第２主電極と前記制御電極との間に前記キャパシタを接続するように前記スイッチが動作することを特徴とする。
【００４０】
上記構成によれば、誤動作やノイズを生ずることなく、安定して低損失な動作が可能であり、且つ装置構成もコンパクトにできる容量調節回路を提供することができる。
【００４１】
ここで、前記一部の期間は、前記半導体素子がターンオンする際に前記第１及び第２主電極の間を流れる電流が増加する期間の一部であるものとすることができる。
【００４２】
また、前記一部の期間は、前記半導体素子がターンオフする際に前記第１及び第２主電極の間を流れる電流が減少する期間の一部であるものとすると効果的である。
【００４３】
また、前記半導体素子に対して還流ダイオードが逆方向に並列接続され、前記一部の期間は、前記還流ダイオードがリバースリカバリーする期間の一部であるものとすることができる。
【００４４】
また、前記制御電極と前記第２主電極との間の電圧を検出するゲート電圧検出手段をさらに備え、
前記スイッチは、前記ゲート電圧検出手段からの信号に基づいて制御されるものとしてもよい。
【００４５】
また、前記スイッチは、第１主電極、第２主電極及び制御電極を有し、その制御電極と第２主電極との間に入力される制御信号によってその第１及び第２の主電極の間を流れる電流が制御される素子であって、
前記スイッチの制御電極は、電圧調節手段を介して前記半導体素子の前記制御電極に接続されてなるものとすることができる。
【００４６】
また、前記第２主電極を流れる電流を検出する電流検出手段をさらに備え、
前記スイッチは、前記電流検出手段からの信号に基づいて制御されるものとしてもよい。
【００４７】
また、前記スイッチは、第１主電極、第２主電極及び制御電極を有し、その制御電極と第２主電極との間に入力される制御信号によってその第１及び第２の主電極の間を流れる電流が制御される素子であって、
前記半導体素子の前記第２主電極に接続されたインダクタにおいて生ずる誘導起電力が前記スイッチの制御電極に印加されることにより前記スイッチが動作するものとすることもできる。
【００４８】
一方、本発明の第４の半導体装置は、第１主電極、第２主電極及び制御電極を有し、前記制御電極と第２主電極との間に入力される制御信号によって前記第１及び第２の主電極の間を流れる電流が制御される半導体素子と、
上記のいずれかの容量調節回路と、
を備えたことを特徴とする。
【００４９】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００５０】
（第１の実施の形態）
まず、本発明の第１の実施の形態として、図１乃至図１７を参照しつつ、絶縁ゲート型半導体素子のゲート・エミッタ間の容量を調節するキャパシタＣｇｅ２を集積した半導体装置について説明する。
【００５１】
図１は、本発明の第１の実施形態にかかる絶縁ゲート型半導体装置及びこれに接続される駆動回路を例示する模式図である。すなわち、同図に表した半導体装置１０は、スイッチング素子ＴとＦＷＤチップを含む絶縁ゲート型半導体装置である。これらスイッチング素子ＴとＦＷＤとは、並列逆方向に接続されている。スイッチング素子Ｔとしては、後に詳述するように、ＩＧＢＴあるいはその他各種の絶縁ゲート型半導体素子を用いることができる。
【００５２】
この半導体装置１０には、第１の主電極としてコレクタ端子Ｃ、第２の主電極としてエミッタ端子Ｅ、制御電極としてゲート端子Ｇが設けられている。コレクタ端子Ｃとエミッタ端子Ｅは主回路に接続される。一方、ゲート端子Ｇと第２のエミッタ端子（センス端子）ＥＳは、駆動回路ＤＲに接続される。さらに、ゲート端子Ｇと駆動回路ＤＲとの間には、スイッチング速度を決定するゲート抵抗ＲＧが設けられている。
【００５３】
スイッチング素子Ｔの各電極間には寄生キャパシタ（寄生容量）が存在するが、図１においては、ゲート−エミッタ間の寄生キャパシタＣｇｅ１のみを表した。そして、本発明においては、この寄生キャパシタとは別に、ゲート−エミッタ間には、容量素子としてキャパシタＣｇｅ２が設けられている。このように、ＩＧＢＴチップの近傍にキャパシタＣｇｅ２を設け、またＣｇｅ２＞Ｃｇｅ１とすることにより、図２９及び図３０に関して前述したようなゲート電圧の変動による誤動作を十分に抑制できるという効果が得られる。
【００５４】
また、スイッチング素子Ｔを高速にスイッチングさせるために、半導体装置１０に接続するゲート抵抗ＲＧの抵抗値を低くしても、キャパシタＣｇｅ２が設けられていないときに問題となる過大なｄＩ／ｄｔ、ｄＶ／ｄｔが発生しないという効果が得られる。
【００５５】
図２は、本実施形態及び比較例の半導体装置における電流変化率と損失との関係を表すグラフ図である。すなわち、同図の横軸は、電流変化率ｄＩ／ｄｔを表し、縦軸は、スイッチング素子Ｔ（ＩＧＢＴ）のターンオン損失ＥｏｎとＦＷＤのリバースリカバリー損失Ｅｒｒとの和を表す。またここで、比較例の半導体装置は、図１に表したようなキャパシタＣｇｅ２が設けられていないものである。
【００５６】
ここで、ゲート抵抗ＲＧを小さくすることは、スイッチングの高速化すなわち、電流変化率（ｄＩ／ｄｔ）を大きくすることに対応する。
【００５７】
図２から、キャパシタＣｇｅ２が設けられていない比較例の半導体装置の場合、損失（Ｅｏｎ＋Ｅｒｒ）レベルに対して、電流変化率（ｄＩ／ｄｔ）が大きいことが分かる。つまり、比較例の半導体装置において、低損失を得るために必要とされる電流変化率は高い。その結果として、損失を低下させるためにゲート抵抗ＲＧを小さくしていくと、ｄＩ／ｄｔが過大となり、それに伴うサージ電圧の発生などによる限界が生ずる。これに対して、本実施形態によれば、十分大きなキャパシタＣｇｅ２を設けることにより、低損失を得るための電流変化率ｄＩ／ｄｔを下げることができる。つまり、電流変化率ｄＩ／ｄｔを過大に増大させることなく、ゲート抵抗ＲＧを小さくして、トータル損失（Ｅｏｎ＋Ｅｒｒ）を低減することが可能となる。
【００５８】
図３は、本実施形態の第１の変型例を表す模式図である。同図については、図１及び図２に関して前述したものと同様の要素には、同一の符号を付して詳細な説明は省略する。
【００５９】
すなわち、本変型例の絶縁ゲート型半導体装置は、還流ダイオードＦＷＤを有しない。このような構成の半導体装置の場合にも、キャパシタＣｇｅ２を設けることにより、電流変化率ｄＩ／ｄｔを過大に増大させることなく、ゲート抵抗ＲＧを小さくして、ターンオン損失Ｅｏｎを低減することが可能となる。
【００６０】
図４は、本実施形態の第２の変型例を表す模式図である。同図についても、図１乃至図３に関して前出したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００６１】
本変型例の絶縁ゲート型半導体装置は、スイッチング素子ＴとしてＭＯＳＦＥＴを有し、ソース端子Ｓ、ドレイン端子Ｄ、及びゲート端子Ｇが設けられている。そして、本変型例においても、このＭＯＳＦＥＴのゲート−ソース間寄生キャパシタＣｇｓ１とは別に、キャパシタＣｇｓ２が設けられている。
【００６２】
このような構成の半導体装置の場合にも、キャパシタＣｇｓ２を設けることにより、電流変化率ｄＩ／ｄｔを過大に増大させることなく、ゲート抵抗ＲＧを小さくして、トータル損失（Ｅｏｎ＋Ｅｒｒ）を低減することが可能となる。
【００６３】
以上、図１乃至図４を参照しつつ、本実施形態にかかる半導体装置の基本的な構成例について説明した。
【００６４】
次に、本実施形態において寄生キャパシタとは別に設けるキャパシタＣｇｅ２（またはＣｇｓ２）の具体的な構造について説明する。
【００６５】
図５は、本実施形態におけるキャパシタＣｇｅ２の一例を表す模式図である。すなわち、同図に例示したものは、スイッチング素子Ｔとして用いることができる絶縁ゲート型半導体素子（ここではＩＧＢＴ）の断面図である。
【００６６】
まずその全体構造について説明すると、ｎ型ベース層２１の表面に、ｐ型ベース領域２４が選択的に形成され、その内側にｎ型ソース領域２５が選択的に形成されている。そして、ｎ型ベース層２１とｐ型ベース層２４の表面にゲート絶縁膜２６を介してゲート電極２７が設けられている。また、ｐ型ベース領域２４とｎ型ソース領域２５に接するようにエミッタ電極２８が接続されている。
【００６７】
一方、ｎ型ベース層２１の裏面側には、ｐ型エミッタ層２２を介してコレクタ電極２３が設けられている。
【００６８】
そして、本具体例においては、ゲート電極２７の上に絶縁膜２９を設け、その上を覆うようにエミッタ電極２８を延在させて設ける。このようにして、ゲート電極２７と絶縁膜２９とエミッタ電極２８の延在部とからなるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型のキャパシタＣｇｅ２が形成されている。エミッタ電極２８は、アルミなどの金属により形成することができる。このようなＭＩＭ型のキャパシタＣｇｅ２を設けることにより、図１乃至図４に例示したような半導体装置の要部をひとつの素子に集積化できる。
【００６９】
図６は、ＩＧＢＴにおける寄生キャパシタを説明するための模式図である。すなわち、ＩＧＢＴの寄生キャパシタＣｇｅ１は、ゲート電極２７と、ｎ型ソース層２５及びｐ型ベース層２４との間に寄生する。従って、その容量値は、それらが対向する部分の長さｌｇ（図５参照）と、ゲート絶縁膜２６の誘電率及び厚さにより決定される。ここで、ｎ型ベース層２１の中に拡がる空乏層ＤＰの幅（深さ）は、コレクタ−エミッタ主電極間電圧Ｖｃｅに応じてが大きく変化する。このため、コレクタ−ゲート間寄生容量Ｃｃｇ及びコレクタ−エミッタ間寄生容量Ｃｃｅは、Ｖｃｅに対して大きな依存性を有する。
【００７０】
これに対して、寄生キャパシタＣｇｅ１に対する空乏層ＤＰの影響は小さく、容量変化が小さいという特徴がある。そして、図５に表した具体例においては、このような安定した寄生キャパシタＣｇｅ１に対して、ＭＩＭ型のキャパシタＣｇｅ２を並列に形成することができる。
【００７１】
また、図５において、ゲート絶縁膜２６の厚みをｄ、ゲート電極２７とエミッタ電極２８との間の絶縁膜２９の厚みをＤ、ゲート電極２７とｐ型ベース領域２４及びｎ型ソース領域２５とが対向する部分の長さをｌｇ、ゲート電極２７とエミッタ電極２８とが対向する部分の長さをＬｇとした時に、これらを、次式により表される範囲内とすることが望ましい。
（Ε×Ｌｇ／Ｄ）＞（２×ε×ｌｇ／ｄ）　　　　　　（１）
ここで、Εは絶縁膜２９の誘電率、εはゲート絶縁膜（シリコン酸化膜、シリコン窒化膜など）２６の誘電率である。すなわち、上式が満たされる範囲においては、寄生キャパシタＣｇｅ１よりもＭＩＭ型のキャパシタＣｇｅ２の容量を大きくすることができ、電流変化率ｄＩ／ｄｔを過大に増大させることなく、ゲート抵抗ＲＧを小さくして、トータル損失（Ｅｏｎ＋Ｅｒｒ）を低減することが可能となる。但し、先述の効果を得ることに関しては、Ｃｇｅ２の上限はなく、例えばＣｇｅ２＞２×Ｃｇｅ１とすれば、より大きな効果が得られる。
【００７２】
また、このようにシリコンなどの半導体表面に沿ってゲート電極を形成したプレーナ型ゲート構造を有する絶縁ゲート型半導体装置の場合、その装置の定格電流をＩとして、次式を満足するとすることが望ましい。
（Ｃｇｅ１＋Ｃｇｅ２）／Ｉ　＞　０．３　［ｎＦ／Ａ］　　（２）
この理由について説明する。いま、ゲート絶縁膜を膜厚８０ナノメータの酸化シリコン（ＳｉＯ２）膜、チャネル形成部（ｌｇ部）の面積比率を０．１とすると、ゲート−エミッタ間容量Ｃｇｅ１は、約４．４ｎＦ／ｃｍ２となる。一般に、ｌｇ部の面積比率は素子耐圧に依存しており、低耐圧素子はチャネル抵抗を低減するために比率を大きく、高耐圧素子は伝導度変調を増大するために比率を小さくしている。そのため、例えば素子耐圧が６００ボルトの素子と、素子耐圧が４５００ボルトの素子とでは、単位面積あたりの容量Ｃｇｅ１が大きく異なる。
【００７３】
そこで、ｌｇ部の面積比率と正の相関を有する定格電流密度で割ることにより素子耐圧に対する依存性が小さい形で容量Ｃｇｅ１を表すことができる。上述の計算例のように、ｌｇ部の面積比率が０．１程度になっているのは高耐圧素子であり、Ｊｃ＝３０−５０Ａ／ｃｍ２程度の電流密度で用いられている。従って、Ｃｇｅ１／Ｊｃ＜０．１５ｎＦ／Ａとなっており、十分な効果を得るためには式（２）を満たすことが望ましい。
。従って、式（１）は式（２）のように書き表すことができる。
【００７４】
図７は、キャパシタＣｇｅ２を集積した絶縁ゲート型半導体素子のもうひとつの具体例を表す断面図である。同図については、図１乃至図６に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００７５】
本具体例の場合、ゲート電極２７は段差状に形成され、ｐ型ベース領域２４の上においては半導体層に近接し、ｎ型ベース層２１の上においては半導体層から離れるように設けられている。ｐ型ベース領域２４とゲート電極２７との間にはゲート絶縁膜２６Ａが設けられている。ｎ型ベース層２１とゲート電極２７との間には、絶縁膜２６Ｂと絶縁膜３１とにより周囲を絶縁された状態でエミッタ電極層３０が挿入されている。
【００７６】
そして、ゲート電極２７の上に、絶縁膜２９を介してエミッタ電極２８が設けられている。エミッタ電極層３０は、図示しない接続部によりエミッタ電極２８と接続されている。つまり、エミッタ電極２８の一部をゲート電極２７の下に延在させることによりエミッタ電極層３０を形成している。
【００７７】
本具体例によれば、ゲート電極２７の下側にもエミッタ電極層３０を設けてＭＩＭ型のキャパシタを形成することにより、キャパシタＣｇｅ２の容量をさらに増加することができると同時に、ゲート−コレクタ間の寄生容量Ｃｇｃを低減できるという効果も得られる。ゲート電極２７とエミッタ電極層３０との間に設けられる絶縁膜３１は、ゲート絶縁膜２６Ａなどと同様に薄く形成することができる。このように絶縁膜３１を薄く形成すれば、キャパシタＣｇｅ２の容量を増加することができ、容易にＣｇｅ２＞Ｃｇｅ１とすることが可能である。
【００７８】
なおここで、ゲート絶縁膜２６Ａと、エミッタ電極層３０の下の絶縁膜２６Ｂとは、同一の絶縁膜としてもよいし、異なる絶縁膜とすることもできる。例えば、半導体層の上に最初にゲート絶縁膜２６Ａを形成し、その一部をそのまま絶縁膜２６Ｂとして利用してもよいし、さらにその上に絶縁膜を積層させて絶縁膜２６Ｂとしてもよい。
【００７９】
あるいは、半導体層の上にまず絶縁膜２６Ｂを形成し、その後チャネル領域の絶縁膜２６Ｂを選択的に除去してゲート絶縁膜２６Ａを別途形成してもよい。この場合、絶縁膜２６Ｂを形成しさらにエミッタ電極層３０も形成した後でゲート絶縁膜２６Ａを形成すれば、絶縁膜３１の一部をゲート絶縁膜２６Ａにより構成することも可能である。
【００８０】
図８は、キャパシタＣｇｅ２を集積した絶縁ゲート型半導体素子のもうひとつの具体例を表す断面図である。すなわち、本具体例は、いわゆる「埋め込み（トレンチ）ゲート構造」を有するＩＧＢＴである。同図についても、図１乃至図７に関して前述したものと同様の要素には同一の符号を付して詳細な説明は省略する。
【００８１】
高耐圧素子においては、エミッタ電極のコンタクトの数を減らすことにより伝導度変調を促進させる場合が多い。その場合、ゲート電極として使用されない第２のトレンチＴ２については、その内部電極３２は、図示しない断面においてエミッタ電極２８に接続されている。内部電極３２をゲート電極ではなくエミッタ電極に接続しているのは、Ｃｃｇを不必要に大きくしないためである。
【００８２】
一方、半導体層とエミッタ電極２８との間の絶縁膜２９の中にゲート電極２７を延長させることによりＣｇｅ２を寄生させることができる。つまり、ゲート電極２７の延長部とエミッタ電極２８との間、及びゲート電極２７の延長部とｐベース層２４との間にそれぞれキャパシタが形成される。
【００８３】
また、このようなトレンチ型ゲート構造を有する絶縁ゲート型半導体装置の場合、その装置の定格電流Ｉに対して、次式の範囲を満たすことが望ましい。
（Ｃｇｅ１＋Ｃｇｅ２）／Ｉ＞０．９　［ｎＦ／Ａ］　　（３）
前述した（２）式により表したプレーナ型ゲート構造を有する絶縁ゲート型半導体装置の場合よりもキャパシタンスＣｇｅを大きくしているのは、トレンチ型のほうがゲートチャネル密度が少なくとも３倍は大きく、同一のＣｇｅではターンオン時のｄＩ／ｄｔが大きくなってしまうためである。
【００８４】
図９は、キャパシタＣｇｅ２を集積した絶縁ゲート型半導体素子のもうひとつの具体例を表す平面図である。また、図１０は、比較例としての絶縁ゲート型半導体素子を表す平面図である。
【００８５】
まず、図１０から説明すると、素子の平面配置としては、まず、素子耐圧を確保するための図示しない接合終端部が素子の周囲に設けられ、その内側に図１０に例示したような平面構造が形成されている。すなわち、ゲート電極パッド３４、ゲート配線領域３５、エミッタ電極領域３６が図１０の如く配置されている。
【００８６】
これに対して、本発明において、ゲートパッド３４の周辺のエミッタ電極領域３６の上に、まず、図９（ａ）に表したように絶縁膜３７を形成する。この絶縁膜３７は、例えば、酸化シリコン（ＳｉＯ２）膜、窒化シリコン（Ｓｉ３Ｎ４）膜の他、強誘電体膜や高誘電率体膜などセラミック薄膜、ポリイミドなどの各種のイミド材料により形成することができ、ゲートパッド３４上にあわせた開口Ｈを有する。
【００８７】
そして、その上に図９（ｂ）に表したように、ゲート電極層３８を形成する。ゲート電極層３８は、開口Ｈを介してゲートパッド３４と接続されている。このようにすれば、絶縁膜３７を介して、エミッタ電極領域３６とゲート電極層３８とのＭＩＭ型キャパシタを形成できる。そして、このキャパシタの対向面積や、絶縁膜３７の誘電率及び厚さを調整することにより、必要なＣｇｅ２を得ることができる。
【００８８】
次に、いわゆる「マルチチップモジュール」にキャパシタＣｇｅ２を集積した具体例について説明する。
【００８９】
図１１は、本具体例のマルチチップモジュールの断面構造を表す模式図である。
【００９０】
すなわち、半導体素子チップ５４は、絶縁基板５２の上の図示しない金属配線パターンに半田付けあるいはワイヤーボンディングなどにより搭載されている。この絶縁基板５２は、放熱性に優れたベース板５０に接着され、図示しないヒートシンクなどの上に搭載される。絶縁基板５２の上に形成された主電極（コレクタＣ、エミッタＥ）パターンに、主電極端子５６が接続され、これら主電極がモジュールの外部に取り出されている。
【００９１】
一方、絶縁基板５２の上に形成された制御電極（ゲートＧ、エミッタＥＳ）パターンには、接続電極５８が接続され、ゲート基板６０に接続されている。
【００９２】
図１２は、ゲート基板６０の構造を例示する模式図である。すなわち、同図（ａ）はその側面図、同図（ｂ）はその平面図である。
【００９３】
このゲート基板６０は、絶縁層６０Ｉを介してゲート配線層６０Ｇとエミッタ配線層６０Ｅとが対向した構造を有する。絶縁層６０Ｉは、樹脂やセラミクスなどにより形成することができる。そして、ゲート配線層６０Ｇ及びエミッタ配線層６０Ｅはそれぞれ接続部Ｃにおいて、図示しない半導体素子あるいは外部接続端子に適宜接続される。
【００９４】
ゲート基板６０をこのような対向電極構造とすることにより、十分に大きなキャパシタＣｇｅ２を得ることが可能となる。ここで、絶縁層６０Ｉの厚みや誘電率、及びゲート配線層６０Ｇとエミッタ配線層６０Ｅとの対向面積を調節することにより、所定のキャパシタンスを得ることができる。
【００９５】
図１３（ａ）は、ゲート基板６０の変型例の断面構造を例示する模式図であり、同図（ｂ）は、その平面構造を例示する模式図である。
【００９６】
本変型例のゲート基板６０は、絶縁層６０Ｉを介してゲート配線層６０Ｇとエミッタ配線層６０Ｅとが交互に積層された構造を有する。すなわち、図１３に表した具体例の場合、２層のゲート配線層６０Ｇと２層のエミッタ配線層６０Ｅとが絶縁層６０Ｉを介して交互に積層されている。このような積層構造とすることにより、十分に大きなキャパシタＣｇｅ２を実現できる。また、図１３ではゲート基板全体にわたって、ゲート配線層６０Ｇとエミッタ配線層６０Ｅとが積層されているが、ゲート基板の一部分に集中して設けてもよいし、半導体素子チップ毎に分割して設けてもよい。
【００９７】
なお、絶縁基板５２から伸びる主電極端子５６は、図１３（ｂ）に表した開口Ｈを介してモジュール上方に配線される。
【００９８】
次に、いわゆる「マルチチップ圧接パッケージ」にキャパシタＣｇｅ２を集積した具体例について説明する。
【００９９】
図１４は、本具体例のマルチチップ圧接パッケージの断面構造を表す模式図である。
【０１００】
半導体チップ５４は２つの主電極板６２、６４によって上下から圧接されている。下側の主電極板６２は、コレクタ引き出し電極として作用する。上側の主電極板６４は、エミッタ引き出し電極として作用する。そして、これらとは別に、半導体チップ５４から、ゲート（Ｇ）及びエミッタ（ＥＳ）が引き出され、ゲート基板６０に接続されている。ゲート基板６０は、図１３に例示したようなゲート配線層６０Ｇと絶縁層６０Ｉとエミッタ（センス）配線層６０Ｅとの積層構造を有し、キャパシタＣｇｅ２を構成している。必ずしも半導体チップ５４からエミッタ（ＥＳ）が引き出される必要はなく、エミッタ（センス）配線層６０Ｅは、エミッタ引き出し電極に接続されてもよい。（これは、図１１についても同様である。）これらは、パッケージの外囲器６８に収容される。また、エミッタ引き出し電極となる主電極板６４に対して、ゲート基板６０のゲート配線層６０Ｇを近接させることによって、ここにもキャパシタＣｇｅ２を形成することができ、その分だけゲート基板６０の積層数を減らすことも可能となる。
【０１０１】
次に、セラミックコンデンサあるいはチップコンデンサなどのコンデンサ素子を用いた具体例について説明する。
【０１０２】
図１５は、本発明者が本発明に至る過程で試作したモジュールの要部を表す模式図である。すなわち、同図は、例えば、図１１に例示したマルチチップモジュールの内部の絶縁基板５２の平面構造を表す。絶縁基板５２の上に形成されたコレクタ側の主電極パターン５２Ｃの上に、半導体チップ５４がマウントされ、その周囲に、エミッタ側の主電極パターン５２Ｅ、ゲート用電極パターン５２Ｇ、及びエミッタ（センス）用電極パターン５２ＥＳが設けられている。これら各パターンには、半導体チップ５４からワイア７１が接続されている。そして、この絶縁基板５２の上において、ゲート用電極パターン５２Ｇとエミッタ用電極パターン５２ＥＳとの間に、コンデンサ素子７２が接続されている。
【０１０３】
このコンデンサ素子７２は、キャパシタＣｇｅ２として機能する。しかしながら、このように、半導体チップ５４とコンデンサ素子７２とを同一の基板５２の上にマウントすると、半導体チップ５４からの熱により、コンデンサ素子７２の半田が熱疲労を生じたり、キャパシタンスの温度特性のばらつきによるスイッチング動作のタイミングの「ずれ」などが生ずる虞がある。
【０１０４】
これに対して、本発明者は、半導体チップ５４とは別の基板上にコンデンサ素子をマウントする構造を発明するに至った。
【０１０５】
図１６は、本発明のモジュールの内部構造を説明する模式図である。すなわち、同図も、例えば図１１に例示したマルチチップモジュールの内部構造を表す。図１６（ａ）は、本発明のモジュールの内部に設けられる実装基板５２の平面構造を表す。同図については、図１５と同様の要素には同一の符号を付して詳細な説明は省略する。
【０１０６】
この実装基板５２は、図１１に表したように、接続配線５８によりゲート基板６０と接続されている。図１６（ｂ）及び（ｃ）は、ゲート基板６０の一部を表す平面図である。すなわち、これらのゲート基板は、絶縁基板６０Ｉの表面にゲート配線６０Ｇと、エミッタ配線６０Ｅとが形成され、これらの間に、コンデンサ素子７２が接続されている。なお、図１６（ａ）では同一平面上にゲート配線６０Ｇと、エミッタ配線６０Ｅとが形成されているが、絶縁層を介して積層してもよい。
【０１０７】
このように半導体チップ５４がマウントされている実装基板５２とは別のゲート基板６０にコンデンサ素子７２をマウントすることにより、熱の影響を回避しつつ、所定の容量を有するキャパシタＣｇｅ２を確実且つ容易に組み込むことができる。
【０１０８】
以上、図１乃至図１６を参照しつつ、本実施形態の絶縁ゲート型半導体装置について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、本発明は、複数の絶縁ゲート型半導体素子を含んだ半導体装置に適用して同様の各種の作用効果を得ることができる。
【０１０９】
図１７は、複数の絶縁ゲート型半導体素子を有する半導体装置の回路構成の一部を表す模式図である。すなわち、本具体例の半導体装置は、２つの絶縁ゲート型半導体素子Ｔ１、Ｔ２と、還流ダイオードＦＷＤ１、ＦＷＤ２とが並列接続された構造を有する。そして、これら半導体素子Ｔ１、Ｔ２のそれぞれについて、キャパシタＣｇｅ２が設けられている。これらキャパシタＣｇｅ２のそれぞれは、図１乃至図１６に関して前述したような構造を有するものとすることができる。
【０１１０】
またここで、キャパシタＣｇｅ２は、ゲート抵抗ｒｇよりも半導体素子Ｔ１、Ｔ２に近い部分に設けることが望ましい。その理由は、キャパシタＣｇｅ２をゲート抵抗ｒｇよりも半導体素子Ｔ１、Ｔ２に近接させて設けることにより、コンデンサの効果が抵抗の影響を受けにくくなり、コンデンサの効果を一層高めることができるからである。
【０１１１】
（第２の実施の形態）
次に、本発明の第２の実施の形態として、スイッチング期間の一部分のみ、ゲート・エミッタ間に所定のキャパシタを付加する容量調節回路およびこれを設けた半導体装置について説明する。
【０１１２】
図１８は、本実施形態の基本的な構成を表す概念図である。すなわち、絶縁ゲート型スイッチング素子Ｔは、コレクタ主電極Ｃ、エミッタ主電極Ｅ、およびゲート制御電極Ｇを有する。このスイッチング素子としては、例えば、ＩＧＢＴやパワーＭＯＳなどの絶縁ゲート構造を有する各種のものを用いることができる。
【０１１３】
このスイッチング素子Ｔの内部には、ゲート・エミッタ間寄生容量Ｃｇｅと、ゲート・コレクタ間寄生容量Ｃｇｃが存在する。そして、ゲート制御電極Ｇとエミッタセンス電極ＥＳとの間には、ゲート電圧Ｖｇｇが適宜印加され、スイッチング動作制御される。また、ゲート電極Ｇとゲート駆動信号Ｖｇｇとの間には、スイッチングの速さを制御するためにゲート抵抗ＲＧが接続されている。
【０１１４】
そして、本実施形態においては、容量調節回路として、このゲート・エミッタ間に、キャパシタＣＧＥが並列に設けられ、スイッチＳＷにより接続可能とされている。そして、ゲートＧのスイッチングの一部期間のみ、ゲート−エミッタ間にキャパシタＣＧＥを接続する。このような容量調節回路は、半導体装置の内部に設けてもよく、あるいは外部に設けてもよい。
【０１１５】
このキャパシタＣＧＥは、第１実施形態に関して前述したものと同様の理由により、ゲート・エミッタ間寄生キャパシタンスＣｇｅと同程度、またはそれ以上のキャパシタンスを有することが望ましい。
【０１１６】
図１９は、還流ダイオードを併設した半導体装置を例示する模式図である。すなわち、インバータなどの電力変換装置に応用されるとき、絶縁ゲート型半導体装置には、スイッチング素子Ｔとともに還流ダイオード（ＦＷＤ）が接続される場合が多い。ＦＷＤは、スイッチング素子Ｔと通電方向を逆にして並列接続される。スイッチング素子Ｔと還流ダイオードＦＷＤとは、それぞれ別体の装置として接続してもよい。
【０１１７】
図２０は、本実施形態の半導体装置のスイッチオン時の動作波形を例示するグラフ図である。すわなち、同図の横軸は時間を表し、スイッチング素子Ｔのターンオン時のゲート・エミッタ間電圧Ｖｇｅ、コレクタ電流Ｉｃ、逆アームに接続された還流ダイオードＦＷＤ（例えば、図２９において、ＩＧＢＴ１に対してＦＷＤ２）のアノード電流Ｉａの波形例をそれぞれ表す。また、同図において、Ｖｇｇはスイッチング素子Ｔのゲート駆動信号、Ｖｔｈはゲート・エミッタ間電圧の閾値、Ｖｇｅ（ｏｎ）は、負荷電流ＩＬを通電するのに必要なオン電圧をそれぞれ表す。
【０１１８】
同図に表したように、ゲート・エミッタ間電圧Ｖｇｅは、スイッチングのオン動作の開始に伴い、Ｖｇｇ−レベルから閾値Ｖｔｈを経てオン電圧Ｖｇｅ（ｏｎ）まで上昇する。その後、ゲート・エミッタ間電圧Ｖｇｇは、電圧が一定のミラー期間を経てから再び上昇し、Ｖｇｇ＋レベルに到達する。
【０１１９】
そして、ゲート・エミッタ間電圧Ｖｇｅが閾値Ｖｔｈに到達してからオン電圧Ｖｇｅ（ｏｎ）に達するまでの期間に応じて、Ｉｃ上昇時及びＩａ低下時のｄＩ／ｄｔが決定される。より詳しくは、ＣＲ時定数すなわち（Ｃｇｅ＋ＣＧＥ）×ＲＧと、ＩＧＢＴのゲートコンダクタンスｇｍとにより決定される。そして、本実施形態においては、このＶｔｈからＶｇｅ（ｏｎ）までの期間Ｐのみ、スイッチＳＷを閉じてキャパシタＣＧＥを接続することが最も望ましい。
【０１２０】
その理由は、期間Ｐの間ＣＧＥを接続することによりｄＩ／ｄｔを低減でき第１実施形態と同様の効果が得られるからである。期間Ｐ以外の期間では、寄生容量Ｃｇｅのみとすることにより、期間Ｐの以前及びミラー期間以降のゲート充電時間及び電力を増大させることがなくなる。
【０１２１】
以上の説明は、スイッチオフの動作に際しても同様である。
【０１２２】
図２１は、本実施形態の半導体装置のスイッチオフ時の動作波形を例示するグラフ図である。同図に表したように、スイッチオフの際にも、ゲート・エミッタ間電圧Ｖｇｇがオン電圧Ｖｇｅ（ｏｎ）から閾値Ｖｔｈまで低下するまでの期間Ｐの間ＣＧＥを接続することによりｄＩ／ｄｔを低減でき第１実施形態と同様の効果が得られる。
【０１２３】
図２２は、検出比較器を設けた具体例を表す模式図である。すなわち、ゲート・エミッタ間電圧Ｖｇｅを検出し比較する検出比較器ＳＣを設ける。そして、この検出比較器ＳＣにひとつあるいは複数の基準値を設定し、その値とＶｇｅとを比較して、スイッチＳＷを動作させることにより、キャパシタＣＧＥを最適のタイミングで接続する。
【０１２４】
検出比較器ＳＣに設定する基準値としては、０Ｖ（ゼロボルト）、Ｖｔｈ−α、Ｖｇｅ（ｏｎ）＋α（ただしα＞０）を選び、ｄＩ／ｄｔを決定する期間（図２０における期間Ｐ）のみ、スイッチＳＷを閉じてキャパシタＣＧＥを接続する。それ以外の期間の時定数は、Ｃｇｅ×ＲＧであるため、スイッチング時間は殆ど増大しない。
【０１２５】
また、キャパシタＣＧＥを寄生容量Ｃｇｅより大きな値とすることにより、ゲート抵抗ＲＧを従来よりも小さくでき、ｄＩ／ｄｔを増大させることなく、スイッチング時間を短縮することができる。同時に、スイッチング素子Ｔのミラー期間が短縮されることによるターンオン損失低減と、ｄＩ／ｄｔが小さくなることによる還流ダイオードＦＷＤのリバースリカバリー損失低減により、装置全体のスイッチング損失を低減することも可能となる。
【０１２６】
図２３は、スイッチング素子Ｔのゲート電圧からフィードバックしてスイッチＳＷを制御する具体例を表す模式図である。すなわち、スイッチＳＷとしてＭＯＳＦＥＴを用い、スイッチング素子Ｔのゲートから調節抵抗Ｒを介してＭＯＳＦＥＴのゲートに制御配線が施されている。ＭＯＳＦＥＴ（ＳＷ）のゲート閾値を、スイッチング素子Ｔの閾値Ｖｔｈと同程度とすることにより、図２０に表した期間ＰにおいてＭＯＳＦＥＴ（ＳＷ）をオンすることが可能である。このようにして、自動的にｄＩ／ｄｔを抑制することができる。
【０１２７】
図２４は、電流モニタからフィードバックしてスイッチＳＷを制御する具体例を表す模式図である。すなわち、スイッチング素子Ｔまたは還流ダイオードＦＷＤを流れる電流を電流検出器ＣＳによって検出する。その検出結果は電流比較器ＣＣに送られ、電流変化率が所定の設定値と比較される。その比較結果に基づいてスイッチＳＷを制御する信号が出力される。つまり、図２０に表した期間Ｐの如く、所定の電流変化率が検出されている時に、スイッチＳＷを閉じて、最適なタイミングでキャパシタＣＧＥを接続することができる。電流検出器には、ロゴスキーコイルやホール素子など非接触式の電流検出器を用いることができる。
【０１２８】
図２５は、非接触式の電流検出器を用いず、インダクタによりフィードバックを得る具体例を表す模式図である。すなわち、スイッチング素子Ｔを流れる電流の変化率ｄＩ／ｄｔの検出器として、インダクタＬＥを設ける。このようなインダクタＬＥには、電流変化率に応じた誘導起電力が生ずるので、所定の正のｄＩ／ｄｔが発生したときのみ、スイッチＳＷとなるＭＯＳＦＥＴをオンしてキャパシタＣＧＥを接続することが可能である。また、本具体例の場合、インダクタＬＥを挿入した効果により、所定のｄＩ／ｄｔに満たない状態、すなわち、スイッチＳＷがオンしていない状態においても、ゲート駆動信号ＶｇｇをＶｇｇ＋レベル（図２０参照）よりも小さく見せる効果があり、ｄＩ／ｄｔを抑制することができる。
【０１２９】
図２６（ａ）は、スイッチＳＷの制御信号を別経路で供給する具体例を表す模式図である。すなわち、図２２乃至図２５に例示した具体例の場合、スイッチング素子Ｔのゲート駆動信号Ｖｇｇに基づいて、スイッチＳＷの制御信号が生成されている。
【０１３０】
これに対して、本具体例の場合、ゲート駆動信号Ｖｇｇとは別に設けられた制御回路（図示せず）からスイッチＳＷに制御信号Ｖｏｎを供給する。このスイッチＳＷの動作タイミングは、図２６（ｂ）に表した如くである。すなわち、スイッチング素子Ｔに対するゲート駆動信号Ｖｇｇがハイレベルになり、ゲート・エミッタ間電圧Ｖｇｅが上昇してからＶｇｅ（ｏｎ）レベルに達するまでの間、スイッチＳＷの制御信号Ｖｏｎをハイレベルとする（図２０参照）。
【０１３１】
図２６（ａ）に例示した具体例の場合、このようなタイミングで制御信号Ｖｏｎを供給してスイッチＳＷを動作させることにより、図２２乃至図２５に関して前述したものと同様の作用効果が得られる。
【０１３２】
図２７は、制御信号ＶｏｎによってスイッチＳＷを制御する具体例を表す模式図である。
【０１３３】
本具体例においては、スイッチＳＷをオンすることによって、ゲート駆動信号Ｖｇｇを抵抗Ｒ１、Ｒ２で分圧してキャパシタＣＧＥに印加する。また一方、スイッチＳＷに対しては、抵抗Ｒ３を介して制御信号Ｖｏｎを与える。ここで、寄生容量ＣｇｅによるＣＲ定数が以下の範囲にあるようにすることが望ましい。
Ｒ１・ＣＧＥ＜Ｃｇｅ・ＲＧ　　　　　　（４）
またさらに、抵抗Ｒ１とＲ２との関係を次式の如くとするとよい。
Ｒ２／（Ｒ１＋Ｒ２）〜Ｖｔｈ　　　　　（５）
ここで、Ｖｔｈは、スイッチング素子Ｔの閾値電圧である。
【０１３４】
本具体例においいては、式（４）、式（５）を満たすように、抵抗Ｒ１、Ｒ２を選定する。キャパシタＣＧＥは、Ｃｇｅより速く充電されるが、分圧抵抗Ｒ１、Ｒ２によりその両端電圧がＶｔｈ程度で一度充電が中断される。この間、ダイオードは逆バイアスされ電流を流さない。寄生容量Ｃｇｅの両端電圧がキャパシタＣＧＥのそれを上回ると、ゲート抵抗ＲＧとダイオードとを通じて寄生容量ＣｇｅとキャパシタＣＧＥがゆっくりと充電される。このとき、スイッチング素子ＴのｄＩ／ｄｔが抑制される。すなわち、図２０に表した期間Ｐの如く、最適なタイミングおよび期間で、スイッチＳＷをオンしてキャパシタＣＧＥを接続することが可能である。
【０１３５】
ＶＧＥがＶｇｅ（ｏｎ）に達した後、ＭＯＳＦＥＴ（ＳＷ）をオフすると、ＣＧＥは再度抵抗Ｒ１を介して速やかに充電され、寄生容量Ｃｇｅもゲート抵抗ＲＧを介して従来と同じく充電される。
【０１３６】
この回路はこれまでの実施形態と異なり、ＣＧＥがＳＷと直列でなく、スイッチング素子Ｔのゲートを陽極とするダイオードと直列にゲート−エミッタＥ（ＥＳ）間に接続されている。このため、スイッチＳＷがオフ状態であっても、Ｃｃｇの変位電流による素子Ｔのゲート電圧上昇を抑制する効果を持たせることができる。
【０１３７】
図２８は、スイッチＳＷをゲート制御信号Ｖｇｇによって制御する具体例を表す模式図である。すなわち、本具体例は、図２７に表したものと同様に、スイッチＳＷをオンすることによって、ゲート駆動信号Ｖｇｇを抵抗Ｒ１、Ｒ２で分圧してキャパシタＣＧＥに印加する。但し、本具体例においては、スイッチＳＷに対する制御信号は、Ｖｇｇから与える。この場合も、図２０に表した期間Ｐの如く、最適なタイミングおよび期間で、スイッチＳＷをオンしてキャパシタＣＧＥを接続することが可能である。
【０１３８】
以上具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、本発明の半導体装置に搭載するスイッチング素子は、ＩＧＢＴに限定されず、ＩＥＧＴや、パワーＭＯＳＦＥＴをはじめとする各種のゲート絶縁型の素子を用いて同様の効果を得ることができる。
【０１３９】
また、図１８乃至図２８に関して前述した容量調節回路は、半導体装置の一部として設けてもよく、あるいは半導体装置とは別体の駆動回路の一部として設けてもよい。
【０１４０】
また、スイッチング素子以外の電気素子およびそれら配置関係についても、図示した具体例には限定されず、絶縁ゲート型半導体素子を用いたスイング回路及びその駆動回路として当業者が適宜選択できるものも本発明の範囲に包含されるけ。
【０１４１】
【発明の効果】
以上詳述したように、本発明によれば、スイッチング時のｄＩ／ｄｔ、及び、それに起因するサージ電圧を抑制することができ、低ノイズ、低損失、広い安全動作領域を実現可能な絶縁ゲート型の半導体装置を提供することができる。
【０１４２】
特に、第１実施形態によれば、キャパシタを半導体チップの内部または近傍に付加させるため、キャパシタとしての信頼性が高く、また、マルチチップの大型装置においても確実に誤動作を防止することが可能な絶縁ゲート型の半導体装置を提供することができる。
【０１４３】
また、第２実施形態によれば、最適なタイミング及び期間でキャパシタをスイッチング素子に付加することが可能となり、スイッチング時間をいたずらに増大させることがない。むしろ、ゲート抵抗を従来よりも小さくすることができるので、スイッチング時間を短縮し、損失も従来より低減できる。つまり、スイッチング時のｄＩ／ｄｔ、及び、それに起因するサージ電圧の抑制による低ノイズ性と、スイッチング時間の短縮及び低損失を両立可能な容量調節回路及び絶縁ゲート型の半導体装置を提供することができる。
【０１４４】
その結果として、従来よりもトータル損失が低く、安定した動作を可能とすることができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる絶縁ゲート型半導体装置及びこれに接続される駆動回路を例示する模式図である。
【図２】本発明の第１実施形態及び比較例の半導体装置における電流変化率と損失との関係を表すグラフ図である。
【図３】本発明の第１実施形態の第１の変型例を表す模式図である。
【図４】本発明の第１実施形態の第２の変型例を表す模式図である。
【図５】本発明の第１実施形態におけるキャパシタＣｇｅ２の一例を表す模式図である。
【図６】ＩＧＢＴにおける寄生キャパシタを説明するための模式図である。
【図７】キャパシタＣｇｅ２を集積した絶縁ゲート型半導体素子のもうひとつの具体例を表す断面図である。
【図８】キャパシタＣｇｅ２を集積した絶縁ゲート型半導体素子のもうひとつの具体例を表す断面図である。
【図９】キャパシタＣｇｅ２を集積した絶縁ゲート型半導体素子のもうひとつの具体例を表す平面図である。
【図１０】比較例の絶縁ゲート型半導体素子を表す平面図である。
【図１１】本発明の具体例のマルチチップモジュールの断面構造を表す模式図である。
【図１２】ゲート基板６０の構造を例示する模式図であり、（ａ）はその側面図、（ｂ）はその平面図である。
【図１３】（ａ）は、ゲート基板６０の断面構造を例示する模式図であり、（ｂ）は、その平面構造を例示する模式図である。
【図１４】本発明の具体例のマルチチップ圧接パッケージの断面構造を表す模式図である。
【図１５】本発明者が本発明に至る過程で試作したモジュールモジュールの要部を表す模式図である。
【図１６】コンデンサ素子を搭載したモジュールの具体例を表す模式図である。
【図１７】複数の絶縁ゲート型半導体素子を有する半導体装置の回路構成の一部を表す模式図である。
【図１８】本発明の第２実施形態の基本的な構成を表す概念図である。
【図１９】還流ダイオードを併設した半導体装置を例示する模式図である。
【図２０】第２実施形態の半導体装置の動作波形を例示するグラフ図である。
【図２１】第２実施形態の半導体装置のスイッチオフ時の動作波形を例示するグラフ図である。
【図２２】検出比較器を設けた具体例を表す模式図である。
【図２３】スイッチング素子Ｔのゲート電圧からフィードバックしてスイッチＳＷを制御する具体例を表す模式図である。
【図２４】電流モニタからフィードバックしてスイッチＳＷを制御する具体例を表す模式図である。
【図２５】インダクタによりフィードバックを得る具体例を表す模式図である。
【図２６】スイッチＳＷの制御信号を別経路で供給する具体例を表す模式図である。
【図２７】制御信号ＶｏｎによってスイッチＳＷを制御する具体例を表す模式図である。
【図２８】ゲート制御信号ＶｇｇによってスイッチＳＷを制御する具体例を表す模式図である。
【図２９】従来の半導体装置の誤動作を説明するための模式図である。
【図３０】絶縁ゲート型半導体素子（同図には、一例としてＩＧＢＴを表した）を含む半導体装置のゲート−エミッタ端子間にキャパシタＣＧＥを接続した状態を表す模式図である。
【符号の説明】
１０半導体装置
２１ｎ型ベース層
２２ｐ型エミッタ層
２３コレクタ電極
２４ｐ型ベース領域
２５ｎ型ソース領域
２６、２６Ａゲート絶縁膜
２７ゲート電極
２８エミッタ電極、ソース電極
２９絶縁膜
３０エミッタ電極層
３１、２６Ｂ　絶縁膜
３２内部電極
３４ゲート電極パッド
３５ゲート配線
３６エミッタ電極
３７絶縁膜
３８ゲート電極層
５０ベース板
５２絶縁基板
５２Ｃ主電極パターン
５２Ｅエミッタ用電極パターン
５２Ｅ主電極パターン
５２Ｇゲート用電極パターン
５４半導体チップ
５６主電極端子
５８接続配線
６０ゲート基板
６０Ｅエミッタ配線層
６０Ｇゲート配線層
６０Ｉ絶縁層
６２主電極板
６４主電極板
６８外囲器
７１ワイア
７２コンデンサ素子
ＣＣ電流比較器
ＣＧＥキャパシタ
ＣＳ電流検出器
Ｃｃｅコレクタ・エミッタ間寄生容量
Ｃｃｇコレクタ・ゲート間寄生容量
Ｃｇｃゲート・コレクタ間寄生容量
Ｃｇｅゲート・エミッタ間寄生容量
ＤＰ空乏層
ＤＲ駆動回路
ＦＷＤ還流ダイオード
Ｈ開口
ＲＧゲート抵抗
ＳＣ検出比較器
ＳＷスイッチ
Ｔスイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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