(57)【要約】【課題】　バックゲート電極を有する完全空乏化トランジスタで構成されるMTCMOS構造の製造工程の増加に対し、十分な工程数削減策を提供する。【解決手段】　本発明は、支持基板上に絶縁膜を介して設けられた半導体層に形成される完全空乏化トランジスタで構成されるMISFET（Metal Insulator Semiconductor Field Effect Transistor）の製造方法に関し、特に支持基板にバックゲートを設けた完全空乏化MISFETの製造方法に関係し、チャネル、バックゲートを共通マスクにて形成することでマスク数を削減し、ｐ、ｎドーパントのイオン注入の重ね打ちによって工程数を低減することのできる半導体装置の製造方法。【選択図】　図１
2004006985.tif 000002
【特許請求の範囲】
【請求項１】
　第１導電型の半導体基板上の埋め込み絶縁膜上に互いに絶縁分離された第１半導体層、第２半導体層、第３半導体層及び第４半導体層を形成する工程と、
第１マスクを用いて、第２導電型不純物を２回イオン注入することによって、前記半導体基板中であって、前記第１半導体層下に第１バックゲート電極を、前記第２半導体層下に第２バックゲート電極を、前記第３及び第４半導体層下に第１不純物領域を形成し、また、前記第１乃至第４半導体層を第２導電型の第１乃至第４不純物層にする工程と、
第２マスクを用いて、第２導電型不純物をイオン注入することによって、前記第１及び第４不純物層の第２導電型の不純物濃度を前記第２及び第３不純物層の第２導電型の不純物濃度よりも高くする工程と、
　前記第３マスクを用いて、第１導電型不純物を２回イオン注入することによって、前記第１不純物領域中であって、前記第３半導体層下に第３バックゲート電極を、前記第４半導体層下に第４バックゲート電極を形成し、また、前記第３及び第４不純物層を第１導電型にし、この第３不純物層の不純物濃度をこの第４不純物層の不純物濃度よりも高くする工程と、
前記第１乃至第４不純物層各々に半導体装置を形成する工程を備える半導体装置の製造方法。
【請求項２】
前記半導体装置がチャネル領域，ゲート絶縁膜及びゲート電極を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１乃至第４半導体層の膜厚が同じであることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、支持基板上に絶縁膜を介して設けられた半導体層に形成される完全空乏化MISFET（Metal Insulator Semiconductor Field Effect Transistor）の製造方法に関し、特に支持基板にバックゲートを設けた完全空乏化MISFETの製造方法に関する。
【背景技術】
【０００２】
　SOI（Silicon on Insulator）すなわち絶縁膜上に形成された半導体層（以下、SOIシリコン層という）を用いて形成した電界効果トランジスタ（FET）は、携帯情報端末用LSIといった低消費電力デバイス、高速CPUといった高速動作回路への応用が期待されている。特にチャネル領域のSOIシリコン層が全て空乏化するトランジスタ（以下、完全空乏化トランジスタという）は、部分空乏化トランジスタにおける基板浮遊効果に関する問題が低減されるという利点が得られる。
【０００３】
　また、従来、回路技術として、低しきい値の論理回路ブロックの電源線に高しきい値のトランジスタをスイッチとして挿入することで、低しきい値回路による高速動作と高しきい値トランジスタのスイッチによる消費電力低減を実現し、しきい値の低下によるオフ時のサブシュレッショルドリーク電流が増加とこれによる消費電力の増加を抑える技術が提案されている。以下、しきい値とは、ゲート電圧のしきい値をいう。このMTCMOS（Multi-Threshold-Voltage CMOS:マルチしきい値電圧CMOS）技術は、SOIデバイスと組み合わせることにより、低電圧で高速な回路動作が実現できると期待されている。
【０００４】
　しかし、バックゲートを有する完全空乏化トランジスタによるMTCMOS構造を形成すると、製造工程が増加するという問題があった。
【０００５】
　工程数を削減する製造方法としては、例えば特許文献１において開示されているように、３つのチャネルインプラ用フォトレジストパターンで、イオン注入を重ね打ちすることで、４つの異なるしきい値のｎ型MOSFETを形成する例が知られている。
【０００６】
　しかし、この従来例は片側のMOSFETのみを考慮した製造方法であり、CMOSプロセスにおいて十分な工程数削減になっていなかった。
【０００７】
　以上説明したように、バックゲート電極を有する完全空乏化トランジスタで構成されるMTCMOS構造の製造工程の増加に対し、十分な工程数削減策がなされていなかった。
【特許文献１】特開平9-27553号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
　本発明の目的は、少ない製造工程数でMTCMOS構造を作成する製造方法を提供することである。
【課題を解決するための手段】
【０００９】
　本発明は、第１導電型の半導体基板上の埋め込み絶縁膜上に互いに絶縁分離された第１半導体層、第２半導体層、第３半導体層及び第４半導体層を形成する工程と、第１マスクを用いて、第２導電型不純物を２回イオン注入することによって、前記半導体基板中であって、前記第１半導体層下に第１バックゲート電極を、前記第２半導体層下に第２バックゲート電極を、前記第３及び第４半導体層下に第１不純物領域を形成し、また、前記第１乃至第４半導体層を第２導電型の第１乃至第４不純物層にする工程と、第２マスクを用い
て、第２導電型不純物をイオン注入することによって、前記第１及び第４不純物層の第２導電型の不純物濃度を前記第２及び第３不純物層の第２導電型の不純物濃度よりも高くする工程と、前記第３マスクを用いて、第１導電型不純物を２回イオン注入することによって、前記第１不純物領域中であって、前記第３半導体層下に第３バックゲート電極を、前記第４半導体層下に第４バックゲート電極を形成し、また、前記第３及び第４不純物層を第１導電型にし、この第３不純物層の不純物濃度をこの第４不純物層の不純物濃度よりも高くする工程と、前記第１乃至第４不純物層各々に半導体装置を形成する工程を備える半導体装置の製造方法である。
【００１０】
　本願第２の発明は、前記半導体装置がチャネル領域，ゲート絶縁膜及びゲート電極を有することを特徴とする本願第１の発明に記載の半導体装置の製造方法である。
【００１１】
　本願第３の発明は、前記第１乃至第４半導体層の膜厚が同じであることを特徴とする本願第１の発明に記載の半導体装置の製造方法である。
【００１２】
　本発明によれば、少ない工程数でバックゲートを有する完全空乏化トランジスタからなるMTCMOS構造を作成することができる。
【発明の効果】
【００１３】
　本発明によれば、バックゲート電極を有する完全空乏化トランジスタにおいて少ない製造工程数でMTCMOS構造を作成する製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
　以下、図面を参照しつつ実施形態について説明する。
【００１５】
　（第１の実施形態）
　本実施形態のデバイスパラメータ設定方法は、MTCOS構造において、しきい値ばらつきを最小にする有効な手法である。
図1は、第1の実施形態に係る半導体装置の断面概略図である。１は支持基板、２は埋め込み絶縁膜、３は層間絶縁膜、４は素子分離領域、５、５’はゲート側壁絶縁膜、６、６’はゲート絶縁膜、７、７’はソース・ドレイン領域、８、８’はゲート電極、９、１０はバックゲート電極へのコンタクト電極、１１、１２は同じ導電型のチャネル領域、そして１３、１４はバックゲート電極を示す。尚、ゲート、ソース、ドレインへのコンタクトは省略している。本実施形態に係る半導体装置の特徴は、SOIシリコン層（チャネル領域）の膜厚及び導電型は同じであり、しきい値の異なる2つの完全空乏化トランジスタの場合、チャネル濃度が小さくそしてバックゲート電圧が大きい方が低しきい値のトランジスタとなり、逆にチャネル濃度が大きくそしてバックゲート電圧が小さい方が高しきい値のトランジスタとなる。
【００１６】
　次に、本実施形態に係るデバイスパラメータ設定方法について説明する。
【００１７】
　図２は、後述するデバイスパラメータ設定方法により得られた完全空乏化トランジスタにおける設定したゲート電圧のしきい値（以下，単にしきい値という）に対ししきい値ばらつきが最小となるチャネル領域の不純物濃度（以下、チャネル濃度という）とバックゲート電圧の関係を表したグラフである。ここでは、SOIシリコン層であるチャネル領域１１，１２として膜厚20 nmの単結晶シリコン層、埋め込み絶縁膜２として膜厚30 nmのシリコン酸化膜、ゲート絶縁膜6として膜厚3 nmからなるシリコン酸化膜、そしてゲート電極として1×1020cm-3のn型ポリシリコン（多結晶シリコン）、そして支持基板１はバックゲート電極13、14を電気的に分離するためn型シリコンからなり、バックゲート電極13、14はp型シリコンで構成されるn型MOSFETをモデルとした。
【００１８】
　図２のグラフより明らかなように、設定したしきい値に対ししきい値ばらつきが最小となるチャネル濃度とバックゲート電圧の組み合わせは一組に決まる。これより、本発明の目的である、MTCMOS構造を形成する時は、各設定するしきい値に応じたチャネル濃度とバックゲート電圧を設定する必要がある。
【００１９】
　例えば、設定するしきい値として、図1におけるFET1のしきい値を0.1V、FET2のしきい値を0.4Vとした時、本計算では、それぞれのチャネル濃度，バックゲート電圧はFET1では1.2×1017cm-3，−0.8V、FET2では2.4×1017cm-3，−3Vとなる。
【００２０】
　つまり、図２で示すように、設定するしきい値に対し、しきい値ばらつきが最小となる、同じ導電型のチャネル領域11、12の不純物濃度NAとバックゲート電圧VG2が決まる。この時、SOIシリコン層の膜厚は同じで、しきい値の異なる、例えば2つの完全空乏化トランジスタのデバイスパラメータを設定するとき、チャネル濃度が小さくそしてバックゲート電圧が大きい方が低しきい値のトランジスタとなり、逆にチャネル濃度が大きくそしてバックゲート電圧が小さい方が高しきい値のトランジスタとなる。
【００２１】
　以下、デバイスパラメータ設定方法について説明する。なお、図２のグラフに示した関係の算出にあたっては、完全空乏化トランジスタのしきい値を表す式として文献（"Electrical characterization of Silicon-on-Insulator Materialsand Devices"、 Sorin Cristloveanu and Sheng S. Li著、Kluwer Academic Publishers、（1995））に記載されているのと同様の式を用いた。さらに、しきい値の算出には量子効果を考慮するため文献（M. J. van Dort他、IEDM91 p495, (1991)）、(J. W. Slotboom他、IEEE trans. Electron
Devices, vol.ED024, No.8, pp.1123-1125, (1977))、（「デバイス物理のための量子力学」David K. Ferry著、長岡洋介他訳、丸善、(1996)）に記載されているものを参考にした。
【００２２】
　図３は完全空乏化トランジスタのSOI層のシリコン膜厚tSiとしきい値Vtとの関係を表すグラフである。ここでは図２の計算で用いたモデルに、チャネル領域の不純物濃度を１×1017cm-3、バックゲート電圧VG2を−1Vとした。
【００２３】
　完全空乏化トランジスタのしきい値はバックゲート電圧により制御することが可能で、そのしきい値はチャネル領域11、12の埋め込み絶縁膜2に接した面（以下、裏面（back surface）と呼ぶ）における電子状態で決まる。つまり、しきい値はバックゲート電圧により裏面が蓄積状態から反転状態となるまで変化させることが可能で、蓄積状態、反転状態ではしきい値はほぼ一定となる。
【００２４】
　図３では、裏面が蓄積状態でのしきい値をVt,acc、また反転状態でのしきい値をVt,invで表しており、この時の完全空乏化トランジスタのしきい値はこの間の領域（図中、斜線の領域）で設定可能である。
【００２５】
　図３に示したように埋め込み絶縁膜厚tbox＝100 nmの時、しきい値はSOIシリコン膜厚の薄膜化に対しほぼ線形に減少する。しかし、埋め込み絶縁膜厚tbox＝30 nmの時、矢印で示したようにしきい値はSOIシリコン膜厚に対し極小値を持つ。この時SOIシリコン膜厚揺らぎに対するしきい値感度が最小となり、SOIシリコン膜厚に対するしきい値ばらつきが最小となる。
【００２６】
　これは、薄い埋め込み絶縁膜により、back surfaceのポテンシャルは容量カップリングによりバックゲートのポテンシャルに束縛されることによる。表面とback surface間のポテンシャル差はいつもほぼ一定なので、しきい値時の表面電界EsはSOI薄膜化と共に増加
する。そのためしきい値が表面電界によく依存することから、しきい値がSOI薄膜化と共に極小点を持ちそして増加する効果が現れる。
【００２７】
　そして、あらかじめ設定したSOIシリコン膜厚、埋め込み絶縁膜厚で、しきい値ばらつきが最小となるチャネル濃度、バックゲート電圧の条件を抜き出したのが図2のグラフである。本実施形態の説明では、図2に示したようにSOIシリコン膜厚を20 nm、埋め込み絶縁膜厚を30 nmとしたが、この膜構造に限らず、後述する第２の実施形態でしきい値がSOI膜厚に対し極小値を有する範囲であれば、他の膜厚条件を設定することが可能である。
【００２８】
　次に、本実施形態で用いたしきい値の計算式について説明する。
【００２９】
　完全空乏化トランジスタのゲート電圧VG1と表面ポテンシャルとの関係は次式で表される。
【００３０】
【数１】
2004006985.tif 000003
　ここで、ΦS1、ΦS2はそれぞれチャネル領域11および12のゲート絶縁膜6に接した表面、埋め込み絶縁膜3に接した表面におけるフェルミポテンシャルである。ΦMS1はゲート絶縁膜6側のゲート電極8との仕事関数差、QOX1はゲート絶縁膜6中の固定電荷密度、COX1はゲート絶縁膜6のキャパシタンス、Qinv1はチャネル領域11、12におけるチャネルの反転層電荷である。そして、Qdeplはチャネル領域４での空乏層電荷を表し、電子の電荷量ｑ、チャネル領域11、12の不純物密度NA、チャネル領域11、12の膜厚tsiを用いて−qNAtsiで表される。また、フェルミポテンシャルΦFはシリコンの真性キャリア密度ni、ボルツマン定数k、温度T、電子の電荷量（単位素電荷）qを用いて、
【００３１】
【数２】
2004006985.tif 000004
で表される。またキャパシタンスは、例えばチャネル領域11、12の場合、シリコンの誘電率εSi、膜厚tSiを用いて、ＣSi＝εSi／ｔSiで表される。
【００３２】
　本発明では、バックゲート電圧によりしきい値制御可能なback surfaceが空乏状態の時を用いる。この時のしきい値は式(1)より次式で表される。
【００３３】
【数３】
2004006985.tif 000005
　ここで、Vtはしきい値。VFB1、VFB2はゲート絶縁膜6側、埋め込み絶縁膜2側のフラットバンド電圧。Cox2は埋め込み絶縁膜２のキャパシタンス。VG2はバックゲート電圧を表し、back surfaceが蓄積状態から反転状態までの範囲の条件で有効である。
【００３４】
　次に、図2の導出について説明する。
【００３５】
　式(３)より、SOI膜厚に対するしきい値感度は次の式で表される。
【００３６】
【数４】
2004006985.tif 000006
　式(4)でしきい値感度が最低となるのは０となるときである。そこで、式(3)および式(4)であらかじめSOIシリコン膜厚および埋め込み絶縁膜厚、ならびにチャネル濃度とバックゲート電圧以外のパラメータを設定する。そして式(3)に所望のしきい値Vtを設定する。以上の式(3)、式(4)より、所望のしきい値でしきい値感度を最小にするチャネル濃度ＮAとバックゲート電圧ＶG2を求めることができる。
【００３７】
　本実施形態では、図2のチャネル濃度、バックゲート電圧を求めるのに、作業の簡単化のため、しきい値の式として式(3)をそのまま用いた。そのためパラメータ導出の時には、量子効果を考慮した計算を行っていない。より正確な計算をするためには、量子効果を含めた数値計算が必要である。
【００３８】
　また、上述のモデル計算ではゲート電極として、n型MISFETに対しｎ型のポリシリコンを用いたときについて行った。ゲート電極を例えば、タングステン（Ｗ）、アルミニウム（Al）、チタンナイトライド（TiN）といった金属が用いられた場合、しきい値がポリシリコンゲートよりも高くなる。そこで、基板バイアスを正に印加してしきい値を下げる必要がある、しかしCMOSではｐ型MISFETのｎ型シリコン層によるバックゲートとの間で順バイアスとなりバックゲート電極間で電流が流れてしまう。このように基板バイアスを正に印加する場合は、ｎ型MISFETのバックゲートをｎ型シリコン層、そしてｐ型MISFETのバックゲートをｐ型シリコン層で形成することによりバックゲート電極間の導通を防ぐことができる。
【００３９】
　次に、しきい値計算に、表面量子効果を考慮する手法について説明する。本計算では、表面ポテンシャルの表面量子化補正による表面バンド曲がりの増加量として以下の数式を用いた。
【００４０】
【数５】
2004006985.tif 000007
　つまり式(5)は、伝導体Ecから最低エネルギー準位E0へのシフトE0-Ec、高濃度のチャネル不純物添加によるバンドギャップの縮小（bandgap narrowing）効果DEg、そして量子論による表面電荷密度が最大となる位置のシフトDzによる表面電位の変化EsDzから構成されている。
【００４１】
　次に式(5)の式について説明する。最低エネルギー準位E0へのシフト量E0−Ecは、
【００４２】
【数６】
2004006985.tif 000008
　ここで、ｈはプランク定数、ｍはキャリアの有効質量を表す。また、Esは表面電界を示し、次式で表される。
【００４３】
【数７】
2004006985.tif 000009
　また、bandgap narrowing効果DEgは、次式で表される。
【００４４】
【数８】
2004006985.tif 000010
　EsDzの近似式は、次式で表される。
【００４５】
【数９】
2004006985.tif 000011
　以上、式(1)〜(9)を考慮して得られたしきい値のSOI膜厚依存性が図３である。
【００４６】
　また、本発明者らが行った実験結果より、実測のしきい値には今回の理論計算に比べオフセットが存在することがわかっている。これは埋め込み絶縁膜のSOIシリコン側に固定電荷が存在、あるいは例えばバックゲート電極の空乏化による埋め込み絶縁膜の実効膜厚の増加などが要因として考えられる。デバイスパラメータ設計においては、これらオフセット分を考慮することにより、しきい値ばらつきはほぼ最小にすることが可能であり、例えば、あらかじめ実測値と理論計算との合わせ込みにより、固定電荷密度、埋め込み絶縁膜の実効膜厚を把握し、しきい値ばらつき最小となるデバイスパラメータを設計するとよい。
【００４７】
　このように、本実施形態のデバイスパラメータ設定方法は、しきい値ばらつきを最小にする有効な手法である。
（第２の実施形態）
　第２の実施形態は、しきい値ばらつきを最小とするバックゲート電圧、バックゲート絶縁膜厚、及びチャネル濃度の関係について示し、これら３つの条件がＳＯＩシリコン層の厚さに関係ないことを示す。また、理論計算が実際のデバイスとの整合性が得られたことについても示す。
【００４８】
　完全空乏型トランジスタのしきい値は、文献（H-K. Lim and J. G. Fossum, "Threshold Voltage of Thin-Film Silicon-on-Insulator (SOI) MOSFET's," IEEE Trans. Electron Devices, vol. 30, pp.1244-1251, 1983.）より、式（１０）で表される。
【００４９】
【数１０】
2004006985.tif 000012
　ここで、ΦFはチャネル領域のフェルミポテンシャル、VFB1及びVFB2はゲート電極及びバックゲート電極のフラットバンド電圧、Cox1、Cox2及びCSiはゲート絶縁膜、埋め込み絶縁膜及び空乏化したSOIシリコン層の各容量、Nit1及びNit2はゲート絶縁膜側及び埋め込み絶縁膜側のSOIシリコン層の界面におけるバンドギャップ中の界面準位密度を表す。また、ゲート絶縁膜側及び埋め込み絶縁膜側のSOIシリコン層界面中の固定電荷密度についてはフラットバンド電圧に含めて考慮する。そして、以下に述べるバックゲート電圧VG2は埋込み絶縁膜側のSOIシリコン層（裏面）が空乏状態でバックゲート電圧によりしきい値制御可能である範囲にあることとする。
【００５０】
　以下、式（１０）を用いて、SOIシリコン層の膜厚ばらつきによるしきい値変動が最小となる設計領域つまり、しきい値とSOIシリコン層の膜厚の関係において、しきい値が最小となる条件を示す。
【００５１】
　しきい値が最小となりうる条件は、式（１０）をSOIシリコン層の膜厚tSiで微分することにより得られ、式（１１）で示される。
【００５２】
（数１１）
Ｃox2(Ｃox2＋ｑＮit2)(２ΦF＋ＶFB2＋ｑＮit2／Ｃox2−ＶG2)＞ｑＮAεSi　（１１）
ここで、NAはチャネル不純物密度、εSiはSOIシリコン層の誘電率を表す。
【００５３】
　図４に、SOI-MOSFETのしきい値がSOIシリコン層の膜厚に依存する膜厚依存性について、実測結果及び式（１０）と第１の実施形態で説明した表面量子効果を含めた理論計算による理論計算結果を示す。
【００５４】
　実測に用いたトランジスタは、ゲート酸化膜の膜厚が108nm、バックゲート酸化膜（埋め込み酸化膜）の膜厚が5.6nm、チャネル濃度は各SOI膜厚に依らず1.2×1017cm-3のn型MOSFETで、ゲート電極はBoronを1×1017cm-3添加したp型シリコン層、バックゲート電極はn型Polyシリコンである。また、ゲート酸化膜と埋め込み酸化膜とのSOIシリコン層の界面における界面準位密度は1×1011cm-2eV-1である。図４の点は実測結果を示す。
【００５５】
　これに対し、図４の線は理論計算結果を示す。実測結果との合わせ込みの条件は、ゲート絶縁膜厚を119nm、埋め込み絶縁膜中の負の固定電荷を4×1011cm-2とした他は、埋め込み絶縁膜厚は5.6nm、チャネル不純物密度は2×1017cm-3、p型ゲート電極の不純物密度は1×1017cm-3と実測値の誤差範囲内の値を用いている。これら式（１０）の理論計算が実測値とよく一致することを示している。
【００５６】
　図４において、しきい値ばらつきが最小となるバックゲート電圧は、-0.4、-0.8Vの時であり、0Vの時はSOIシリコン層の膜厚が薄くなるにつれ、しきい値が単調減少している。そして、図４において、しきい値が極小となる時のデバイスパラメータの各値は式（１１）の条件式を満たしている。
【００５７】
　以下に、式（１１）から得られるデバイスパラメータの範囲の例について示す。図５にバックゲート酸化膜（埋め込み酸化膜）の膜厚に対するしきい値ばらつきを最小にできるバックゲート電圧の領域を示す。図５は、チャネル濃度を1×1017cm-3の時とした。図５の線で示されるバックゲート電圧より小さい電圧の範囲内（矢印の方向）でしきい値ばらつきが最小にすることが可能である。
【００５８】
　また、図６にチャネル濃度に対するしきい値ばらつきを最小にできるバックゲート電圧の領域を示す。図６において、バックゲート絶縁膜厚は10nm（実線）及び30nm（点線）、バックゲート電極の濃度はチャネル濃度と同じとした。図６の各線のバックゲート電圧より小さいバックゲート電圧の範囲内でしきい値ばらつきを最小にすることが可能である。
【００５９】
　図５及び図６は界面準位、固定電荷は考慮していない。そのため実際のデバイスにおいてはこれらによる影響によりバックゲート電圧印加範囲は変化しうる。これら図５もしくは図６で示されるような範囲内にバックゲート電圧があれば、SOIシリコン層の膜厚に対ししきい値変動を極小に制御することが可能である。
【００６０】
　上述したように、完全空乏化トランジスタのデバイスパラメータが式（１１）を満たせば、SOIシリコン層の膜厚に対ししきい値ばらつきを最小とすることができる。
（第３の実施形態）
　第３の実施形態は、第1の実施形態で示したバックゲートを有する完全空乏化トランジスタからなるMTCMOSデバイス構造を実現するにあたり、その製造工程を簡略化させることを目的とする。
【００６１】
　図７〜図１３は、本発明の第１の実施形態に係わる主要工程の概略工程断面図である。図７に示すように、支持基板１としてｐ型シリコン基板、埋め込み絶縁膜２として膜厚30nm程度のシリコン酸化膜、そしてトランジスタ動作させるSOI層11、12、15、16として例えば20nm程度のｐ型のシリコン層からなるSOI基板を用いる。このSOI基板にトランジスタ領域を形成するために素子分離領域４を形成する。SOI基板の製造方法、素子分離領域の形成手法については本発明において本質的でないのでここでは特に触れない。
【００６２】
　次に図８に示すような第１のフォトレジスト・マスク17を用いてバックゲート電極用イオン注入およびチャネル用イオン注入を行う。第１のフォトレジスト・マスク17では、ｐ型MOSFETのバックゲート電極形成18,19と、基板とｎ型MOSFETのバックゲートの電気的分離のための領域20、そしてチャネルイオン注入を行うパターンを形成する。
【００６３】
　フォトレジスト・マスク17形成後、例えばリンといったｎ型ドーパントを加速電圧70KeV程度で基板1内にピークの不純物濃度が1×1017〜1020cm-3程度となるようにイオン注入を行い、ｐ型シリコンからなる支持基板１にｎ型のバックゲート電極領域18、19と電極分離領域20を形成する。
【００６４】
　次に図９に示すように、同じフォトレジストマスク17で、例えばリンといったｎ型ドーパントを加速電圧20KeV程度でSOIシリコン層11、12、15、16に不純物濃度が1×1017cm-3程度となるようにイオン注入を行う。
【００６５】
　上述のｎ型バックゲート電極18,19、ｎ型チャネルのイオン注入は、同じフォトレジストマスク17を用いて行うことで、製造工程を簡略化する。なお、上述のイオン注入工程の順とは逆に、先にチャネルのイオン注入を行ってバックゲート電極を形成してもよい。
【００６６】
　続いて図１０に示すように、第２のフォトレジスト・マスク21を用いてチャネル領域となるSOIシリコン層12,15に、例えばリンといったｎ型ドーパントを加速電圧20KeV程度でイオン注入し先のイオン注入と合わせて不純物濃度が2.5×1017cm-3程度となるようにする。図１０ではSOIシリコン層12、15のn型不純物密度が多くなっていることを示すために(n+)で表す。
【００６７】
　次に図１１に示すように第３のフォトレジストマスク22を用いてｎ型MOSFETのバックゲート電極23,24およびチャネルのイオン注入を行う。
【００６８】
　つまり、ボロンといったｐ型ドーパントを加速電圧20KeV程度で基板1内にボロンのピーク不純物濃度が2×1017cm-3から2×1020cm-3程度となるようにイオン注入を行う。このとき、ｎ型の電極分離領域20内にｐ型のバックゲート電極領域23、24を形成する。
【００６９】
　そして、図１２に示すように、同じ第３のフォトレジストマスク22で、チャネル領域となるSOIシリコン層11、12に例えばボロンといったｐ型ドーパントを加速電圧10KeV程度で、ボロンの不純物密度としては3.5×1017cm-3程度となるようにイオン注入する。
【００７０】
　これまでにSOIシリコン層11、12にはそれぞれ1×1017cm-3、2.5×1017cm-3程度のｎ型不純物が含まれており、今回のｐ型不純物の注入によって、ｐ型シリコン領域を形成、かつSOIシリコン層の11、12のチャネル濃度が2.5×1017cm-3、１×1017cm-3となり、１回のｐ型ドーパントのイオン注入で異なるチャネル濃度のSOIシリコン領域を形成することを実現した。
【００７１】
　そして図１３に示すように、以下ゲート電極8の形成、およびソース・ドレイン領域7の
形成を行い、左から順にしきい値が高いｐ型MOSFET，しきい値が低いｐ型MOSFET，しきい値が高いｎ型MOSFET，しきい値が低いｎ型MOSFETからなるMTCMOS構造を形成する。なお、本構造においてバックゲート電極へのコンタクトはSOI側から素子分離、埋め込み絶縁膜を通してとることが望ましい。
【００７２】
　先の第１のフォトレジスト・マスクと同様に、n型MOSFETのバックゲートとチャネルのイオン注入は同じ第３のフォトレジストマスクを用いて行う。これによりマスク数が削減され、かつ工程数が低減される。なお、イオン注入工程の順は逆に、先にチャネルのイオン注入を行ってバックゲート電極を形成してもよい。
【００７３】
　本実施形態では、しきい値の異なるそれぞれ２つのｎ型，ｐ型MOSFETの完全空乏化トランジスタについて示したが、これに限定するものではない。また、構造の配置についても図に示すものに限定しない。要部工程以外の製造工程については特に触れなかったが、例えば保護膜として表面にシリコン酸化膜を形成してその上にフォトレジスト形成、イオン注入を行ってもよい。
【００７４】
　また、第１の実施形態にて説明したように、例えばメタルゲートになった場合にしきい値を下げるためｎ型MISFETのバックゲート電圧を正に印加することもある。この様にCMOS構造において、バックゲート電圧が、バックゲート電極間で順バイアスとなる場合、バックゲート間の導通を防ぐため、バックゲート電極の構造を変更する必要がある。つまり、例えば図１３の構造で、ｎ型MISFETのバックゲートを正、ｐ型MISFETのバックゲートに負の電圧を印加すると、サイリスタ構造により順方向導通状態となってしまう。そこで、図１４のようにｎ型MISFETのバックゲートをｎ型シリコン（21',24'）、ｐ型MISFETのバックゲートをｐ型シリコン（18',19'）にする。しきい値設定のバックゲート電圧はこれにより変わるが計算より容易に見積もることが可能である。
【００７５】
　以上、具体的な例を示しつつ本発明の実施形態について説明した。しかし、本発明は、上述した各実施形態に限定されるものではない。
【００７６】
　例えば、絶縁膜の形成方法としては、熱酸化による酸化膜形成法や、30keV程度の低加速エネルギーで酸素注入して酸化膜を形成する方法としてもよいし、シリコン酸化膜を堆積する方法や、シリコン窒化膜を堆積する方法、またはこれらを組み合わせた方法、また、シリコン酸化膜を熱窒化もしくは、シリコン窒化膜を酸化する窒化酸化膜を形成する方法を用いてもよい。また、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば堆積したシリコンに酸素イオンを注入する方法や、堆積したシリコンを酸化する方法を用いても構わない。
【００７７】
　また、これらの絶縁膜にシリコン窒化膜その他タンタル酸化膜、チタン酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛などの強誘電体膜、常誘電体膜の単層膜あるいはそれらの複合膜を用いることも可能である。
【００７８】
　また、上述した実施形態において特に言及していないが、素子分離としては、トレンチ分離の素子分離や、STI（shallow trench isolation）、LOCOS素子分離膜や、リセス型（Recessed）LOCOSや改良LOCOS法、または素子分離となる領域のSOIを除いた例えばメサ型の分離、あるいはフィールドシールド分離を用いてもよいし、これらを組み合わせてもよい。
【００７９】
　さらに、上述した具体例ではSOI層にp型Siを用いたがその代わりに、ｎ型SiやGaAs、InPを用いてもよい。
【００８０】
　また、具体例でｎ型MISFETでのみ説明した所は、ｐ型MISFETを適用してもよく、その場合、上述の実施形態のｎ型をｐ型、ｐ型をｎ型と読み替え、さらにドーピング不純物種についてもAs、P、SbなどをIn、Bなどのいずれかと読み替え、そしてイオン注入についてもAs、P、SbをIn、B、BF2のいずれかと読み替えればよい。
【００８１】
　さらに、ゲート電極は、多結晶シリコン、単結晶シリコン、ポーラス（多孔質）シリコン、アモルファスシリコン、SiGe混晶、SiC混晶、GaAs、W、Ta、Ti、Hf、Co、Pt、Pd、TiNの金属あるいはシリサイドを用いることができる。さらにこれらの積層構造としてもよい。
【００８２】
　また、上述の実施形態では、半導体層が平坦な構造についてのみ言及したが、ソース・ドレイン領域の膜厚がチャネル領域のそれより大きい構造であってもよく、例えばリセスチャネル（Recessed channel）構造のような、チャネル領域のシリコン層をエッチングもしくは犠牲酸化してエッチングすることで薄膜化した構造であってもよいし、持ち上げソース・ドレイン（elevated source・drain）構造のような、ソース・ドレインにシリコンを堆積しチャネル領域より厚膜化させた構造であってもよい。
【００８３】
　また、同一基板上に、上述した構造の他、例えば厚いシリコン層により形成される部分空乏化トランジスタが形成されていてもよく、もしくは、上述した構造と同じシリコン層にチャネル濃度を薄くすることによってできた部分空乏型トランジスタが形成されてもよい。またあるいは上述した構造が形成される同一基板上ではあるが、埋め込み絶縁膜が部分的に無くバルクシリコンとなった所にMISFETが形成された構造となっていてもよい。
【００８４】
　また、MTCMOS構造形成で本実施形態では異なる２つのしきい値を設定することを説明したが、２つに限定するものではなく、それ以外でのしきい値を設定した構造であってもよい。
【００８５】
　その他、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【００８６】
　上記実施形態は以下に説明する効果を奏する。
【００８７】
　まず、上記した実施形態によれば、完全空乏化トランジスタで問題となるSOIシリコン膜厚の揺らぎによるしきい値変動をほぼ最小に保ったままで所望のしきい値に設定することが可能である。
【００８８】
　また、同じSOIシリコン膜厚からなるSOI基板上に、所望の異なるしきい値でしきい値ばらつきをほぼ最小とした回路を構成することが可能である。よって従来よりSOI膜厚ゆらぎに対するしきい値変動が小さく、より特性の均一なMTCMOS構造を形成することが可能である。
【００８９】
　このように、しきい値ばらつきが小さいMTCMOS構造において、電源スイッチとして用いられる高しきい値トランジスタでは、しきい値ばらつきが抑えられることにより、低しきい値側にばらついた時に生じる、サブシュレッショルドリーク電流の増加による消費電力の増加を小さく保つことができる。また論理回路ブロックで用いられる低しきい値トランジスタでは、しきい値が大きくなるために生じる、電流駆動能力が低下による遅延時間の増加を抑えることができるなど、論理回路における遅延時間のばらつきを小さく保つことができることから、本発明によって消費電力のばらつきの小さい、高速で安定した回路動作を実現できる。
【００９０】
　また、バックゲートを有する完全空乏化トランジスタで構成されるMTCMOSの形成におい
て、チャネル、バックゲートを共通マスクにて行うことで、マスク数を削減可能とする。
【００９１】
　また、複数の異なるしきい値を設定するために、不純物イオン注入を重ね打ちの手法を用いることで、チャネル、バックゲート共通マスクへの適応を容易とした。これにより、１つのマスクで同一導電型のMISFET全てのバックゲート電極を形成できるので、合わせズレ等によるバックゲート電極の短絡の発生を防ぐことが出来る。
【００９２】
　また、ｐまたはｎ型の不純物を含んだチャネル領域にそれより大きい濃度となるｎまたはｐ型の不純物を注入することでチャネル領域の属性を変化させる。つまり、あらかじめ濃度の異なるｐまたはｎ型の不純物を含んだチャネル領域に、同時にｎまたはｐ型の不純物を注入することで、濃度の異なるｎまたはｐ型のチャネル領域を形成することが可能となる。このことは、MTCMOSを形成する上で、工程数を削減する有効な製造手法となる。
【００９３】
　また、この製造工程の特長上、例えば先にnMISFETを形成後、pMISFETを形成する場合、pMISFETのチャネル領域にはｐ型不純物が、nMISFETのチャネル領域のp型不純物とほぼ同じ濃度だけ含まれていることがある。
【００９４】
　また、マスクパターンがチャネル、バックゲート共用となるため、バックゲートを電気的に分離するための不純物領域を形成するイオン注入が必要があり、そのため素子分離領域にも、不純物が含まれる、もしくは素子分離／シリコン界面に析出されることがある。
【００９５】
　以上説明したように、本実施形態によれば、チャネル、バックゲートを共通マスクにて形成することでマスク数を削減、ｐ、ｎのドーパントのイオン注入の重ね打ちによって工程数を低減する。このように本実施形態の製造方法は、産業上のメリットが多大である。
【図面の簡単な説明】
【００９６】
【図１】第1実施形態に係る半導体装置の断面概略図。
【図２】実施形態に係るデバイスパラメータ設定方法により得られた完全空乏化トランジスタのしきい値とチャネル濃度及びバックゲート電圧の関係を表すグラフ。
【図３】完全空乏化トランジスタのSOI層のシリコン膜厚tSiとしきい値Vtとの関係を表すグラフ。
【図４】第２実施形態に係るSOI-MOSFETのしきい値がSOIシリコン層の膜厚に依存する膜厚依存性に関する実測結果及び理論計算結果を表すグラフ。
【図５】第２実施形態に係る、チャネル濃度を一定とした場合に、しきい値ばらつきを最小にできるバックゲート電圧の領域を表すグラフ。
【図６】第２実施形態に係る、バックゲート酸化膜を一定とした場合に、しきい値ばらつきを最小にできるバックゲート電圧の領域を表すグラフ。
【図７】第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図８】第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図９】第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１０】第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１１】第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１２】第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１３】第３の実施形態に係わる要部製造工程を表す概略工程断面図。
【図１４】図１３の変形例を表す概略断面図。
【符号の説明】
【００９７】
FET1，FET2  完全空乏化トランジスタ
1，1'  支持基板
2  埋め込み絶縁膜
3  層間絶縁膜
4  素子分離領域
5,5'  ゲート側壁領域
6,6'  ゲート絶縁膜
7,7'  ソース・ドレイン領域
8,8'  ゲート電極
9，10  バックゲートコンタクト電極
11，12  チャネル領域
13，14  バックゲート電極
15，16  チャネル領域
17  第１のフォトレジスト・マスク
18，18'，19，19'  バックゲート電極
20  電極分離領域
21  第２のフォトレジスト・マスク
22  第３のフォトレジスト・マスク
23，23'，24，24'  バックゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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