(57)【要約】【課題】ＣｏｆｆとＲｏｎとの積が小さく、高周波処理信号の高速化に対応することが可能となる、ＭＯＳＦＥＴ及びその製造方法を提供すること。【解決手段】本発明の実施例によるＭＯＳＦＥＴは、支持基板上１に第１の絶縁層２を介して形成された第１導電型の半導体層３を有し、この半導体層３において、表面領域に形成された第１導電型のドレイン層７と、前記第１の絶縁層２に到達するように形成された第２導電型のベース層５と、このベース層５の表面領域に形成された第１導電型のソース層６と、前記第１の絶縁層２に到達するように形成されたトレンチゲート１０とを備えている。このトレンチゲート１０は、その側面の一部が前記ベース層５と前記ソース層６に第２の絶縁層８を介して接している。このような構造のＭＯＳＦＥＴは、オフ時の容量Ｃｏｆｆとオン抵抗Ｒｏｎとの積が小さいため、光半導体リレーに適用することにより、高周波信号処理が可能となる。【選択図】　図４
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【特許請求の範囲】
【請求項１】
支持基板上に第１の絶縁層を介して形成された第１導電型の半導体層と、この半導体層の表面領域に形成された第１導電型のドレイン層と、このドレイン層から離れた位置の前記第１導電型の半導体層内に前記第１の絶縁層に到達するように形成された第２導電型のベース層と、このベース層内の表面領域に形成された第１導電型のソース層と、このソース層、前記ベース層および前記第１導電型の半導体層を横切るように形成されたトレンチ溝と、このトレンチ溝内に第２の絶縁層を介して埋め込み形成されたトレンチゲートとを具備し、前記トレンチゲートは、その側面の一部が前記ベース層および前記ソース層に前記第２の絶縁層を介して接していることを特徴とするＭＯＳＦＥＴ。
【請求項２】
前記ドレイン層、前記ベース層、前記ソース層は、それらの平面形状がストライプ状に形成され、それらの長手方向が互いにほぼ平行に配置されており、前記トレンチゲートは前記ストライプ状のベース層およびソース層を横切る方向に形成されるとともに、前記ストライプ状のベース層およびソース層の長手方向に互いに離間されて複数個配置されていることを特徴とする請求項１記載のＭＯＳＦＥＴ。
【請求項３】
前記複数個のトレンチゲートは、それらの平面形状がストライプ状に形成され、このストライプ状のトレンチゲートの一端は、前記ベース層に隣接する前記第１導電型の半導体層内に延長形成されていることを特徴とする請求項２記載のＭＯＳＦＥＴ。
【請求項４】
前記複数個のトレンチゲートは、それらの間隔が、前記ストライプ状のトレンチゲートの幅にほぼ等しいことを特徴とする請求項３記載のＭＯＳＦＥＴ。
【請求項５】
前記ゲート電極にゲート電圧を印加することにより、このゲート電極下のソース層、前記ベース層および前記第１導電型の半導体層の表面にゲートチャンネルが形成されるとともに、前記ゲート電極下のソース層、前記ベース層および前記第１導電型の半導体層の内部にゲートチャンネルが形成されることを特徴とする請求項３記載のＭＯＳＦＥＴ。
【請求項６】
前記ゲート電極下のソース層、前記ベース層および前記第１導電型の半導体層の内部に形成されるゲートチャンネルは、前記複数個のトレンチゲートの表面に形成された前記第２の絶縁層に接する部分に形成されることを特徴とする請求項５記載のＭＯＳＦＥＴ。
【請求項７】
支持基板上に第１の絶縁層を介して形成された第１導電型の半導体層と、この半導体層の表面領域に形成された第１導電型のドレイン層と、このドレイン層から離れた位置の前記第１導電型の半導体層内に前記第１の絶縁層に到達するように形成された第２導電型のベース層と、このベース層内の表面領域に形成された第１導電型のソース層と、このソース層、前記ベース層および前記第１導電型の半導体層を横切るとともに、その深さが前記第１の絶縁層に到達するように形成されたトレンチ溝と、このトレンチ溝内に第２の絶縁層を介して埋め込み形成されたトレンチゲートとを具備し、前記トレンチゲートは、その側面の一部が前記ベース層および前記ソース層に前記第２の絶縁層を介して接していることを特徴とするＭＯＳＦＥＴ。
【請求項８】
前記ドレイン層、前記ベース層、前記ソース層は、それらの平面形状がストライプ状に形成され、それらの長手方向が互いにほぼ平行に配置されており、前記トレンチゲートは前記ストライプ状のベース層およびソース層を横切る方向に形成されるとともに、前記ストライプ状のベース層およびソース層の長手方向に互いに離間されて複数個配置されていることを特徴とする請求項６記載のＭＯＳＦＥＴ。
【請求項９】
前記複数個のトレンチゲートは、それらの平面形状がストライプ状に形成され、このストライプ状のトレンチゲートの一端は、前記ベース層に隣接する前記第１導電型の半導体層内に延長形成されていることを特徴とする請求項８記載のＭＯＳＦＥＴ。
【請求項１０】
前記ゲート電極にゲート電圧を印加することにより、このゲート電極下のソース層、前記ベース層および前記第１導電型の半導体層の表面にゲートチャンネルが形成されるとともに、前記ゲート電極下のソース層、前記ベース層および前記第１導電型の半導体層の内部にゲートチャンネルが形成されることを特徴とする請求項９記載のＭＯＳＦＥＴ。
【請求項１１】
前記ゲート電極下のソース層、前記ベース層および前記第１導電型の半導体層の内部に形成されるゲートチャンネルは、前記複数個のトレンチゲートの表面に形成された前記第１２の絶縁層に接する部分に形成されることを特徴とする請求項１０記載のＭＯＳＦＥＴ。
【請求項１２】
前記複数個のトレンチゲートは、それらの平面形状がストライプ状に形成され、それらの間隔は、前記ストライプ状のトレンチゲートの幅にほぼ等しいことを特徴とする請求項１１記載のＭＯＳＦＥＴ。
【請求項１３】
前記複数個のトレンチゲートは、それらの断面形状における深さが、前記ストライプ状のトレンチゲートの長さにほぼ等しいことを特徴とする請求項１２記載のＭＯＳＦＥＴ。
【請求項１４】
絶縁膜を有する支持基板上に形成された第１導電型の半導体層表面に、第１導電型のドレイン層を形成する工程と、
前記半導体層に、前記第１の絶縁膜に到達する第２導電型のベース層を形成する工程と、
前記ベース層表面に第１導電型のソース層を形成する工程と、
前記半導体層内に、前記ベース層及び前記ソース層に接するトレンチ溝を形成する工程と、
前記トレンチ溝の側壁に第２の絶縁膜を形成し、トレンチ内部にゲート電極を形成する工程と、
を具備することを特徴とするＭＯＳＦＥＴの製造方法。
【請求項１５】
前記ドレイン層、前記ベース層、前記ソース層は、それらの平面形状がストライプ状に形成され、それらの長手方向が互いにほぼ平行に配置されており、前記トレンチゲートは前記ストライプ状のベース層およびソース層を横切る方向に形成されるとともに、前記ストライプ状のベース層およびソース層の長手方向に互いに離間されて複数個形成されることを特徴とする請求項１４記載のＭＯＳＦＥＴの製造方法。
【請求項１６】
前記複数個のトレンチゲートは、それらの平面形状がストライプ状に形成され、このストライプ状のトレンチゲートの一端は、前記ベース層に隣接する前記第１導電型の半導体層内に延長形成されることを特徴とする請求項１５記載のＭＯＳＦＥＴの製造方法。
【請求項１７】
前記トレンチ溝の形成と同時に、前記半導体層内に素子分離溝を形成することを特徴とする請求項１６記載のＭＯＳＦＥＴの製造方法。
【請求項１８】
リレー制御信号が供給される発光素子と、この発光素子からの発光光を受光して電圧を発生するフォトダイオードアレイと、このフォトダイオードアレイの出力電圧がゲート電極およびソース電極間に供給される請求項１乃至１３のいずれかに記載のＭＯＳＦＥＴとを備えたことを特徴とする光半導体リレー装置。
【請求項１９】
前記ＭＯＳＦＥＴは、ゲート電極およびソース電極が互いに共通接続された２個のＭＯＳＦＥＴからなることを特徴とする請求項１８記載の光半導体リレー装置。
【請求項２０】
前記フォトダイオードアレイと前記ＭＯＳＦＥＴとの間には、前記リレー制御信号がオンからオフに変化したとき、前記ＭＯＳＦＥＴのゲート電極およびソース電極間に前記リレー制御信号がオン状態の間に蓄積された電荷を放電する回路を含む制御回路が接続されていることを特徴とする請求項１９記載の光半導体リレー装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴに関し、特に半導体メモリテスタ等の高周波信号を伝送する回路に用いられる光半導体リレーに適するＭＯＳＦＥＴ、その製造方法及びそれを用いた光半導体リレー装置に関する。
【０００２】
【従来の技術】
近年、入力側にＬＥＤ、出力側にフォトダイオードアレイ（ＰＶ）とＭＯＳＦＥＴを用いた光半導体リレーにおいて、半導体メモリテスタ等の高周波信号を伝送する回路に用いられる際、その処理信号の高速化に伴い、信号遮断時の出力端子間容量Ｃｏｆｆの低減化が要求されている。
【０００３】
これまで、このような光半導体リレーに用いられるＭＯＳＦＥＴには、図１に示すようなＶＤＭＯＳ（Ｖｅｒｔｉｃａｌ　Ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　ＭＯＳ）構造が用いられていた。このような構造において、非導通時における主にドレイン・ソース電極間容量（ＣＤＳ）とドレイン・ゲート電極間容量（ＣＤＧ）の合成容量（Ｃｏｆｆ）を低減するには、チップサイズを縮小すれば良いが、導通時のソース・ドレイン電極間オン抵抗（Ｒｏｎ）とトレードオフの関係にあり、ＣｏｆｆとＲｏｎの双方を低減するには限界があった。
【０００４】
【発明が解決しようとする課題】
そこで、Ｒｏｎを一定にしたままチップサイズ（Ａ）を縮小してＲｏｎ・Ａ［Ω・ｃｍ２］を改善することにより、ＣｏｆｆとＲｏｎの双方を低減する（すなわちＣｏｆｆとＲｏｎの積を小さくする）ことが種々検討されている。すなわち、図２に示すＵＭＯＳ（Ｕ‐ｇｒｏｏｖｅ　ＭＯＳ）構造、あるいは図３に示すＬＤＭＯＳ（Ｌａｔｅｒａｌ　Ｄｏｕｂｌｅ　ｄｉｆｆｕｓｅｄ　ＭＯＳ）構造が提案されたが、市場の要求に十分対応できるものではなかった。
【０００５】
このように、従来のＭＯＳＦＥＴにおいては、ＣｏｆｆとＲｏｎの積を小さくすることが困難であった。
【０００６】
従って本発明は、従来のＭＯＳＦＥＴにおける欠点を取り除き、ＣｏｆｆとＲｏｎとの積が小さく、高周波処理信号の高速化に対応することが可能となる、ＭＯＳＦＥＴ及びその製造方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】
従来のＭＯＳＦＥＴにおけるＣｏｆｆは、前述したように、主にＣＤＳとＣＤＧの合成容量で構成されている。例えば、図２に示したＵＭＯＳ構造においては、その８割がＣＤＳである。これは、ｐベース層５とｎ‐活性層３の間に形成されるベース容量が主因となっている。
【０００８】
発明者らは、このような従来のＭＯＳＦＥＴの構造について分析した結果、Ｐベース層５において、オン電流経路１４としては無効な領域１９を含んでおり、これがベース容量の増大に寄与していることを見出した。そして、この領域を削減することによりＣＤＳの低減を図ることができ、さらに、その領域を電流経路として有効にすることによりＲｏｎ・Ａの低減を図ることができることを見出した。本発明はこのような知見に基づいてなされたものであり、次のような構成を備えている。
【０００９】
本発明の実施例によるＭＯＳＦＥＴは、支持基板上に第１の絶縁層を介して形成された第１導電型の半導体層と、この半導体層の表面領域に形成された第１導電型のドレイン層と、このドレイン層から離れた位置の前記第１導電型の半導体層内に前記第１の絶縁層に到達するように形成された第２導電型のベース層と、このベース層内の表面領域に形成された第１導電型のソース層と、このソース層、前記ベース層および前記第１導電型の半導体層を横切るとともに、その深さが前記第１の絶縁層に到達するように形成されたトレンチ溝と、このトレンチ溝内に第２の絶縁層を介して埋め込み形成されたゲート電極とを具備し、前記ゲート電極は、その側面の一部が前記ベース層および前記ソース層に前記第２の絶縁層を介して接していることを特徴とするものである。
【００１０】
また、本発明の実施例によるＭＯＳＦＥＴの製造方法は、絶縁膜を有する支持基板上に形成された第１導電型の半導体層表面に、第１導電型のドレイン層を形成する工程と、前記半導体層に、前記第１の絶縁膜に到達する第２導電型のベース層を形成する工程と、前記ベース層表面に第１導電型のソース層を形成する工程と、前記半導体層に、前記ベース層及び前記ソース層に接するトレンチ溝を形成する工程と、前記トレンチ溝側壁に第２の絶縁膜を形成し、トレンチ内部にゲート電極を形成する工程と、を具備することを特徴とするものである。
【００１１】
さらに、本発明の実施例による光半導体リレー装置は、リレー制御信号が供給される発光素子と、この発光素子からの発光光を受光して電圧を発生するフォトダイオードアレイと、このフォトダイオードアレイの出力電圧がゲート電極およびソース電極間に供給される請求項１乃至１８のいずれかに記載のＭＯＳＦＥＴとを備えたことを特徴としている。
【００１２】
【発明の実施の形態】
以下本発明の実施形態について、図４乃至図１５を参照して説明する。先ず、図４乃至図７により本発明の一実施形態であるＭＯＳＦＥＴの製造方法について説明する。
【００１３】
図４に示すように、支持基板１上に酸化膜２（接着酸化膜）、ｎ−活性層３が順次形成されたＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板が用いられる。ここで、酸化膜２は、例えば、ウェハー接着技術により、支持基板１上に接着形成される。このように形成されたＳＯＩ基板の表面にフォトレジストマスク４を形成し、このマスクの上からｎ−活性層３内にボロンをイオン注入してｐベース層５を形成する。
【００１４】
次いで、図５に示すように、第２のフォトレジストマスク４´を形成後、ｎ−活性層３内およびｐベース層５内に砒素またはリンをイオン注入し、ｎ＋ソース領域６およびｎ＋ドレイン層７を形成する。
【００１５】
そして、図６に示すように、所定形状にパターニングされた酸化膜８をマスクとしてＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によりｎ−活性層３内にゲート部となるトレンチ溝９を形成する。このトレンチ溝９は、その深さが酸化膜２に到達するように形成され、またそのｎ＋ソース領域６からｎ＋ドレイン層７に向かう方向の長さは、ｎ＋ソース領域６の端部からこれに隣接するｐベース層５を通過し、さらに、このｐベース層５に隣接するｎ−活性層３内に延長されている。このトレンチ溝９の内壁面には熱酸化等によりゲート絶縁膜９´が形成される。
【００１６】
次に、図７に示すように、トレンチ溝９が形成された基板１の表面全面に、ＣＶＤ法等によりポリシリコンを堆積した後、ＣＤＥ（Ｃｈｅｍｉｃａｌ　ＤｒｙＥｔｃｈｉｎｇ）により酸化膜８表面まで平坦化し、トレンチ溝９内にトレンチゲート１０を形成する。
【００１７】
さらに、基板１の全面に酸化膜８’を形成し、所定の形状にパターニングしてマスク層を形成する。その後、このマスク層を介してＡｌ層をスパッタリングにより形成する。そしてこのＡｌ層をパターニングして図８に示すように、ゲート電極１１、ソース電極１２、ドレイン電極１３を形成する。図８はこのようにして製造されたトレンチゲート構造のＬＤＭＯＳの平面図を示す。尚、図９は図８のａ−ａ’断面図、図１０は図８のｂ−ｂ’断面図、図１１は図８のｃ−ｃ’断面図である。図８に示されるように、ｐベース層５、ソース層６、ドレイン層７（ドレイン電極１３に隠れて見えない。）、ソース電極１２、ドレイン電極１３およびゲート電極１１はその平面形状がほぼストライプ状をなしており、互いに平行に配列されている。ゲート電極１１が接続されるトレンチゲート１０はこれらストライプ状ｐベース層５およびソース層６をそれらの長さ方向に対してほぼ直行する方向に横切って形成されている。このトレンチゲート１０は、その平面形状がストライプ状に形成されている。トレンチゲート１０は、また、ストライプ状ｐベース層５およびソース層６の長手方向に間隔をおいて複数個配列形成されている。
【００１８】
これらのトレンチゲート１０の断面形状は、図７に示したように、その深さが酸化膜２に到達するように形成され、またそのｎ＋ソース領域６からｎ＋ドレイン層７に向かう方向の長さは、ｎ＋ソース層６の端部からこれに隣接するｐベース層５を通過し、さらに、このｐベース層５に隣接するｎ−活性層３内に延長されている。
【００１９】
このようにして形成された本発明の一実施例によるＭＯＳにおいては、図９に示すように、支持基板１上に絶縁層２を介してｎ−活性層３が形成されており、ｎ−活性層３中にはｐベース層５が絶縁層２に到達するように形成されている。このｐベース層５中にはｎ＋ソース層６が形成されている。そして、複数のトレンチ溝９がｐベース層５とｎ＋ソース層６を横切ってｎ−活性層３内に延長形成され、その壁面には酸化膜９´が形成されている。これらのトレンチ溝９の内部にはポリシリコンが埋め込まれ、トレンチゲート１０を構成している。また、トレンチゲート１０はゲート電極１１と、ｎ＋ソース層６及びｐベース層５はソース電極１２とそれぞれ電気的に接続されている。そしてｐベース層５から離れてｎ＋ドレイン層７が形成されておリ、ドレイン電極１３と電気的に接続されている。
【００２０】
このような構造のＭＯＳＦＥＴにおいては、　ゲート電極１１にゲート電圧を印加することにより、このゲート電極１１直下のソース層６、ｐベース層５および前記活性層３の表面にゲートチャンネルが形成されるとともに、前記ゲート電極１１の下方のソース層６、ｐベース層５およびｎ−活性層３の内部にゲートチャンネルが形成される。すなわち、内部ゲートチャネルはトレンチゲート１０の周囲に形成された酸化膜９´に接するｐベース層５表面に形成される。このため、図９に示すように、ｐベース層５内部においてもオン電流経路１４が形成される。したがって、ｐベース層５は、従来のＦＥＴにおけるように無効領域を形成することなく、オン電流経路として有効に寄与するため、ＣＤＳ（Ｃｏｆｆ）を抑えながらＲｏｎを低減することが可能となる。
【００２１】
以下では図１２によりこの点についてさらに説明する。図１２（ａ）は図１０の中央部の一部を除去して示し、図１２（ｂ）は図１１の中央部の一部を除去して示す。ところで、従来のプレーナゲート型のＭＯＳＦＥＴにおいては、ゲートチャンネルはゲート電極下における活性層の表面領域のみに形成される。したがって、従来のＭＯＳＦＥＴのチャネル幅はゲート電極の幅と等しい。これに対して、本発明のＭＯＳＦＥＴにおいては、図１２に示すように、ゲート電極１１下の活性層（ｐベース層５あるいはｎ＋ソース層６）内に複数個のトレンチゲート１０が形成されているため、チャンネルは、ゲート電極１１下の活性層表面領域の他に、トレンチ溝９の壁面にも形成される。今、図１２（ａ）に示すように、各トレンチ溝９の幅および隣接するトレンチ溝９の間隔をそれぞれ０．４μｍ、トレンチ溝９の深さを１μｍと仮定すると、１個のトレンチ溝９当たりのチャネル幅は０．４μｍ＋１μｍ×２＝２．４μｍとなる。トレンチ溝９の壁面はトレンチゲート１０の両側に２個存在するので、トレンチ溝９の深さの２倍がトレンチ溝９内のチャンネル幅になる。
【００２２】
上述したように、トレンチ溝が存在しない従来のＭＯＳＦＥＴにおいては、ゲート電極下の表面領域の長さがチャンネル幅となるため、上記本発明のチャンネル幅に対応する部分のチャンネル幅は、０．４μｍ＋０．４μｍ＝０．８μｍとなる。したがって、本発明のチャンネル幅は、同じゲート電極幅の従来のＭＯＳＦＥＴのチャンネル幅に対して３倍になり、Ｒｏｎを１／３に減少することができる。
【００２３】
さらに、ｐベース層５の拡散面積、すなわち、ｎ−活性層３に隣接するｐベース層５の面積は、一端がｎ−活性層３内に延長されるトレンチゲートの存在により、ストライプ状のトレンチゲートの幅の分だけ減少する。この減少割合はｐベース層５の全体の面積に対して、約１／２となるため、Ｃｄｓを約１／２にすることができる。そしてＣｄｓがＣｏｆｆの８割を占めることから、Ｃｏｆｆとしては３／５に減少される。従って、ＣｏｆｆとＲｏｎとの積は１／５に減少することになる。
【００２４】
以上の実施形態においては、トレンチ溝９はその深さが、酸化膜２に到達するように形成したが、必ずしもこのようにする必要はない。しかしトレンチ溝９はその深さがｎ＋ソース層６の深さよりも深くなることが望ましい。トレンチ溝９の深さがｎ＋ソース層６の深さよりも浅くなると、Ｒｏｎに寄与する電流パスが急激に狭くなるため、Ｒｏｎが急激に上昇するためである。
【００２５】
図１３は上述した本発明のＭＯＳＦＥＴを同一の半導体基板に２個形成する場合の、半導体チップの構造を示す図である。図１３（ａ）はその断面図を、（ｂ）にその上面図を示す。なお、同図（ａ）は同図（（ｂ）のＡ−Ａ’断面である。これらの図に示すように、前述した実施例と同様に、ＳＯＩ基板上にｎ−活性層３、ｐベース層５、ｎ＋層６、７を形成する。その後、パターニングされた酸化膜をマスクとして、ＲＩＥによりトレンチゲート１０となるトレンチ溝とともに素子分離溝１５となるトレンチ溝を、酸化膜２に到達するように形成する。その後、それぞれのトレンチ溝９の壁面に熱酸化等によりゲート絶縁膜９´を形成する。
【００２６】
その後、各々のトレンチ溝９内にポリシリコンが埋め込まれ、各電極が形成される。このようにして、一チップ内にＭＯＳＦＥＴ１６が２個形成され、各々が素子分離溝１５により分離されトレンチゲート構造のＬＤＭＯＳが形成される。
【００２７】
このような構造により、通常ＭＯＳＦＥＴ２チップとフォトダイオードアレイ（ＰＶ）の１チップを用いて構成されている光半導体リレーの出力側において、ＭＯＳＦＥＴ２チップを同時に形成し、１チップ化することができる。さらに、フォトダイオード（図示せず。）も加えた全体を１チップ化することも可能となる。従って、チップ製造工程の削減を図ることができる。
【００２８】
また、本実施形態において、ＭＯＳＦＥＴの構造を、図１４に示すように、ソース・ベース領域とドレイン領域の位置を入れ替えた構造としても良い。
【００２９】
図１５は上述した本発明のＭＯＳＦＥＴを用いた応用装置の１例として示す光半導体リレー装置の回路図である。この光半導体リレー装置は、入力端子１６−１、１６−２間に発光素子（ＬＥＤ）１７が接続されている。この発光素子（ＬＥＤ）１７は、入力端子１６−１、１６−２間にリレー制御信号が印加されると発光する。この発光光は発光素子（ＬＥＤ）１７に対向し、かつ、互いに離間して配置されたフォトダイオードアレイ（ＰＶ）１８により受光される。フォトダイオードアレイ（ＰＶ）１８は、複数のフォトダイオード１８−１、…、１８−ｎが直列に接続され、光を受光することにより、直列接続されたｎ個のフォトダイオードの両端に各フォトダイオード１８−１、…、１８−ｎの起電力に対してｎ倍の直流電圧を発生する。この電圧は制御回路２０の入力側に供給され、一方の出力端子２１−１を介して２個のＭＯＳＦＥＴ２２、２３の共通接続されたゲート電極２２−１および２３−１に供給される。ＭＯＳＦＥＴ２２、２３は、それらのソース電極２２−２および２３−２が共通接続され、この接続点に制御回路２０の他の出力端子２１−２が接続されている。ＭＯＳＦＥＴ２２、２３のドレイン電極２２−３、２３−３はそれぞれ光半導体リレー装置の出力端子２４‐１、２４‐２に接続される。
【００３０】
制御回路２０は、フォトダイオードアレイ（ＰＶ）１８の出力電圧を２個のＭＯＳＦＥＴ２２、２３の共通接続されたゲート電極２２−１および２３−１と、同じく共通接続されたソース電極共通接続された２２−２および２３−２間に供給する。また、この制御回路２０は、フォトダイオードアレイ（ＰＶ）１８の出力電圧が供給されなくなったとき、２個のＭＯＳＦＥＴ２２、２３の共通接続されたゲート電極２２−１および２３−１と、同じく共通接続されたソース電極共通接続された２２−２および２３−２間に蓄積された電荷を迅速に放電するための放電回路を含んでいる。
【００３１】
このように構成された光半導体リレー装置の動作について説明する。入力端子１６−１、１６−２間にリレー制御信号が印加されると、すなわち、リレー制御信号がオン状態になると、発光素子（ＬＥＤ）１７が発光する。この発光光はフォトダイオードアレイ（ＰＶ）１８により受光される。フォトダイオードアレイ（ＰＶ）１８は、光を受光することにより、その両端に直流電圧を発生する。この電圧は制御回路２０の入力側に供給され、その出力端子２１−１、２１−２を介して２個のＭＯＳＦＥＴ２２、２３の共通接続されたゲート電極２２−１および２３−１と、同じく共通接続されたソース電極共通接続された２２−２および２３−２間に供給される。
【００３２】
これによって２個のＭＯＳＦＥＴ２２、２３は導通状態になる。２個のＭＯＳＦＥＴ２２、２３がそれぞれ導通状態になると、これらのＭＯＳＦＥＴ２２、２３が直列に接続されている光半導体リレー装置の出力端子２４‐１、２４‐２間は、導通状態になる。これは光半導体リレー装置のオン状態である。
【００３３】
入力端子１６−１、１６−２間にリレー制御信号が印加されなくなると、すなわち、リレー制御信号がオン状態になると、発光素子（ＬＥＤ）１７が発光を停止する。これによって、フォトダイオードアレイ（ＰＶ）１８は、光を受光しなくなるため、その両端に発生していた直流電圧はなくなり、ゼロＶになる。このため、制御回路２０の出力端子２１−１、２１−２間の電圧もゼロＶになる。同様に２個のＭＯＳＦＥＴ２２、２３の共通接続されたゲート電極２２−１および２３−１と、同じく共通接続されたソース電極共通接続された２２−２および２３−２間の電圧もゼロＶになる。
【００３４】
これによって２個のＭＯＳＦＥＴ２２、２３は非導通状態になる。２個のＭＯＳＦＥＴ２２、２３がそれぞれ非導通状態になると、これらのＭＯＳＦＥＴ２２、２３が直列に接続されている光半導体リレー装置の出力端子２４‐１、２４‐２間も、非導通状態になる。これは光半導体リレー装置のオフ状態である。このとき、制御回路２０は、前述したように、内蔵された放電回路により、光半導体リレー装置のオン状態において、２個のＭＯＳＦＥＴ２２、２３の共通接続されたゲート電極２２−１および２３−１と、同じく共通接続されたソース電極共通接続された２２−２および２３−２間に蓄積された電荷を迅速に放電する。これによって、光半導体リレー装置のオン状態からオフ状態への切り替え時間が短縮される。
【００３５】
このような回路構成を有する光半導体リレー装置において、本発明の実施例に示した構造のＦＥＴを用いることにより、オン状態における光半導体リレー装置の出力端子２４‐１、２４‐２間の電気的な抵抗であるＲｏｎを小さくできる。また、光半導体リレー装置のオフ状態におけるＦＥＴのソース・ドレイン電極間の容量Ｃｏｆｆが小さいため、オン状態において蓄積される電荷量が少なくなる。このため、光半導体リレー装置のオン状態からオフ状態への切り替え時間がより短縮される。
【００３６】
【発明の効果】
本発明によれば、光半導体リレー装置の性能を示す指標であるＣｏｆｆとＲｏｎとの積が小さいため、高速で信号をオン・オフする高周波動作が可能となる。したがって、本発明のＦＥＴを用いた光半導体リレー装置は、半導体メモリ用のテスタのように、高周波信号を伝送する回路に使用することが可能であり、処理信号のより高速化に対応することが可能となる。
【図面の簡単な説明】
【図１】従来のＭＯＳＦＥＴを示す図である。
【図２】従来のＭＯＳＦＥＴを示す図である。
【図３】従来のＭＯＳＦＥＴを示す図である。
【図４】本発明の実施形態であるＭＯＳＦＥＴの製造工程を示す図である。
【図５】本発明の実施形態であるＭＯＳＦＥＴの製造工程を示す図である。
【図６】本発明の実施形態であるＭＯＳＦＥＴの製造工程を示す図である。
【図７】本発明の実施形態であるＭＯＳＦＥＴの製造工程を示す図である。
【図８】本発明の実施形態であるＭＯＳＦＥＴを示す上面図である。
【図９】本発明の実施形態であるＭＯＳＦＥＴを示す断面図である。
【図１０】本発明の実施形態であるＭＯＳＦＥＴを示す断面図である。
【図１１】本発明の実施形態であるＭＯＳＦＥＴを示す断面図である。
【図１２】本発明の実施形態であるＭＯＳＦＥＴの一部を示す図である。
【図１３】本発明の実施形態であるＭＯＳＦＥＴを示す図である。
【図１４】本発明の実施形態であるＭＯＳＦＥＴを示す図である。
【図１５】本発明の実施形態である光半導体リレーの回路を示す図である。
【符号の説明】
１　支持基板
２　第１の絶縁層
３　ｎ−活性層
４　フォトレジストマスク
５　ベース層
６　ソース層
７　ドレイン層
８　第２の絶縁層
９　トレンチ溝
１０　トレンチゲート
１１　ゲート電極
１２　ソース電極
１３　ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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