(57)【要約】【課題】相変化メモリ装置に印加されるパルス幅の自動制御方法及び装置を提供する。【解決手段】本発明は、相変化メモリ装置のメモリセルをリセット状態からセット状態にプログラミングするか、セット状態からセット状態にプログラミングすることに関する。本発明は、プログラミング動作の間、ビットライン電圧を基準電圧と比較する方法や、セル抵抗をセット状態のセル抵抗と比較する方法によってメモリ素子の状態をモニタリングすることにより、セットパルス幅を制御する。セットパルス幅は、メモリ素子の検出された状態によって制御される。本発明によれば、ＰＲＡＭプログラミングエラーが減少し、プログラミング時間及び電力消費も減らせる。【選択図】図１３
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【特許請求の範囲】
【請求項１】
半導体メモリ装置のプログラミング方法において、
セットパルスを前記メモリ装置に印加する段階と、
前記セットパルスが印加される間、前記メモリ装置の状態を検出する段階と、
前記メモリ装置が所望のセット状態にあれば、前記メモリ装置の状態に応じて前記セットパルスの幅が制御されるように前記セットパルスを除去する段階と、
を含むことを特徴とするプログラミング方法。
【請求項２】
前記メモリ装置がリセット状態にある場合、前記メモリ装置の相変化物質は、非結晶状態であることを特徴とする請求項１に記載のプログラミング方法。
【請求項３】
前記メモリ装置がセット状態にある場合、前記メモリ装置の相変化物質は、結晶状態であることを特徴とする請求項１に記載のプログラミング方法。
【請求項４】
前記メモリ装置がリセット状態にある場合、前記メモリ装置の相変化物質は、非結晶状態であることを特徴とする請求項３に記載のプログラミング方法。
【請求項５】
前記メモリ装置の状態を検出する段階は、前記メモリ装置の抵抗を検出することを特徴とする請求項１に記載のプログラミング方法。
【請求項６】
前記検出された抵抗は、前記メモリ装置の相変化物質の抵抗であることを特徴とする請求項５に記載のプログラミング方法。
【請求項７】
前記相変化物質の非結晶状態における抵抗は、前記相変化物質の結晶状態における抵抗より大きいことを特徴とする請求項６に記載のプログラミング方法。
【請求項８】
前記メモリ装置の状態を検出する段階は、前記メモリ装置のビットラインの電圧を検出することを特徴とする請求項１に記載のプログラミング方法。
【請求項９】
前記セットパルスを前記メモリ装置に印加する段階は、前記メモリ装置に対する前記セットパルスの印加を制御する制御信号を発生させることを特徴とする請求項８に記載のプログラミング方法。
【請求項１０】
前記制御信号は、書込み活性信号に応答して前記セットパルスを活性化させるために発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１１】
前記制御信号は、前記セットパルスを活性化させるために発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１２】
前記制御信号は、前記検出されたビットライン電圧が基準電圧より低い場合、前記セットパルスを除去するために発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１３】
前記基準電圧は、前記メモリ装置の相変化物質のセットプログラミング電圧であることを特徴とする請求項１２に記載のプログラミング方法。
【請求項１４】
前記制御信号は、前記検出されたビットライン電圧が基準電圧と同じである場合、前記セットパルスを除去するために発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１５】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、前記メモリ装置がリセット状態からセット状態に遷移されるまでの間は前記セットパルスを印加し、リセット状態からセット状態への遷移の後は前記セットパルスを除去するように、発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１６】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、前記検出されたビットライン電圧が基準電圧より大きい間は前記セットパルスを印加し、前記検出されたビットライン電圧が基準電圧より小さくなると前記セットパルスを除去するように、発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１７】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧より小さい場合に除去されるように、発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１８】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧と同じである場合に除去されるように、発生することを特徴とする請求項９に記載のプログラミング方法。
【請求項１９】
セットパルスを前記メモリ装置に印加する段階は、前記メモリ装置のビットラインに電流を印加することを特徴とする請求項１に記載のプログラミング方法。
【請求項２０】
前記メモリ装置の状態を検出する段階は、前記電流が前記ビットラインに印加される間、前記ビットラインの電圧を検出することを特徴とする請求項１９に記載のプログラミング方法。
【請求項２１】
セットパルスを前記メモリ装置に印加する段階は、前記セットパルスの前記メモリ装置への印加を制御する制御信号を発生させることを特徴とする請求項１に記載のプログラミング方法。
【請求項２２】
前記メモリ装置は、相変化物質を備えることを特徴とする請求項１に記載のプログラミング方法。
【請求項２３】
前記相変化物質は、ゲルマニウム、アンチモン、及びテルルを含むことを特徴とする請求項２２に記載のプログラミング方法。
【請求項２４】
前記メモリ装置は、少なくとも一つのカルコゲナイド素子を含むことを特徴とする請求項１に記載のプログラミング方法。
【請求項２５】
前記メモリ装置のリセット電流は、前記メモリ装置のセット電流より大きいことを特徴とする請求項１に記載のプログラミング方法。
【請求項２６】
リセットパルス幅は、セットパルス幅より狭いことを特徴とする請求項１に記載のプログラミング方法。
【請求項２７】
メモリ装置の状態を検出する検出回路と、
前記メモリ装置にセットパルスを印加するコントローラとを備え、
前記コントローラは、前記メモリ装置が所望のセット状態にあれば、前記メモリ装置の状態に応じて前記セットパルスの幅が制御されるように前記セットパルスを除去する、
ことを特徴とする半導体メモリ装置。
【請求項２８】
相変化物質をさらに具備し、前記相変化物質は、第１状態で非結晶状態であることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項２９】
相変化物質をさらに具備し、前記相変化物質は、第１状態で結晶状態であることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３０】
前記相変化物質は、第２状態で非結晶状態であることを特徴とする請求項２９に記載の半導体メモリ装置。
【請求項３１】
前記検出回路は、前記メモリ装置の抵抗を検出することを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３２】
前記検出された抵抗は、前記メモリ装置の相変化物質の抵抗であることを特徴とする請求項３１に記載の半導体メモリ装置。
【請求項３３】
前記検出回路は、前記メモリ装置のビットラインの電圧を検出することを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項３４】
前記検出回路は、センスアンプ回路を含むことを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３５】
前記センスアンプ回路は、前記ビットラインの電圧と基準電圧とを比較することを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記基準電圧は、前記メモリ装置の相変化物質のセットプログラミング電圧であることを特徴とする請求項３５に記載の半導体メモリ装置。
【請求項３７】
前記コントローラは、前記メモリ装置への前記セットパルスの印加を制御する制御信号を発生する制御信号発生部を含むことを特徴とする請求項３３に記載の半導体メモリ装置。
【請求項３８】
前記制御信号は、書込み活性信号に応答して前記セットパルスを活性化させるために発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項３９】
前記制御信号は、前記セットパルスを活性化させるために発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４０】
前記制御信号は、前記検出されたビットライン電圧が基準電圧より低い場合、前記セットパルスを除去するために発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４１】
前記制御信号は、前記検出されたビットライン電圧が基準電圧と同じである場合、前記セットパルスを除去するために発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４２】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、前記メモリ装置がリセット状態からセット状態に遷移される間は前記セットパルスを印加し、リセット状態からセット状態への遷移の後は前記セットパルスを除去するように、発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４３】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、前記検出されたビットライン電圧が基準電圧より大きい間は前記セットパルスを印加し、前記検出されたビットライン電圧が基準電圧より小さくなると前記セットパルスを除去するように、発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４４】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧より小さい場合に除去されるように、発生することを特徴とする請求項３７に記載の半導体メモリ装置。
【請求項４５】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧と同じである場合に除去されるように、発生することを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項４６】
前記メモリ装置のビットラインに電流を印加するドライバーをさらに備えることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項４７】
前記ドライバーは、セット活性信号に応答して前記ビットラインにセット電流を印加することを特徴とする請求項４６に記載の半導体メモリ装置。
【請求項４８】
前記ドライバーは、リセット活性信号に応答して前記ビットラインにリセット電流を印加することを特徴とする請求項４６に記載の半導体メモリ装置。
【請求項４９】
前記検出回路は、前記電流が前記ビットラインに印加される間、前記ビットラインの電圧を検出することを特徴とする請求項４６に記載の半導体メモリ装置。
【請求項５０】
前記コントローラは、前記メモリ装置への前記セットパルスの印加を制御する制御信号を発生する制御信号発生部を含むことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項５１】
前記メモリ装置は、相変化物質を備えることを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項５２】
前記相変化物質は、ゲルマニウム、アンチモン、及びテルルを含むことを特徴とする請求項５１に記載の半導体メモリ装置。
【請求項５３】
前記メモリ装置は、少なくとも一つのカルコゲナイド素子を含むことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項５４】
前記メモリ装置のリセット電流は、前記メモリ装置のセット電流より大きいことを特徴とする請求項２７に記載の半導体メモリ装置。
【請求項５５】
リセットパルス幅は、セットパルス幅より狭いことを特徴とする請求項２７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ装置及びそのプログラミング方法に係り、特に、相変化メモリ装置の相変化物質を高抵抗状態から低抵抗状態にプログラミングする場合において、相変化物質に印加されるパルス幅を自動で調節する方法及びそのような方法を利用した相変化メモリ装置に関する。
【背景技術】
【０００２】
ＰＲＡＭ(Ｐｈａｓｅ  Ｒａｎｄｏｍ  ＡＣＣｅｓｓ  Ｍｅｍｏｒｙ）は、ＯＵＭ(Ｏｖｏｎｉｃ  Ｕｎｉｆｉｅｄ  Ｍｅｍｏｒｙ)とも呼ばれる。ＯＵＭは、加熱した後に冷却されると、２つの状態のうちの一つに維持され、加熱及び冷却によって再び状態が変わるカルコゲナイド合金(Ｃｈａｌｃｏｇｅｎｉｄｅ  ａｌｌｏｙ)のような相変化物質からなる。ここで、２つの状態とは、結晶状態と非結晶状態を意味する。ＰＲＡＭに関しては、特許文献１及び２に開示されている。
【０００３】
ＰＲＡＭは、結晶状態における抵抗は低く、非結晶状態における抵抗は高い。ＰＲＡＭは、抵抗値によって論理値が０または１に決定される。結晶状態は、セットまたは論理“０”に対応し、非結晶状態はリセットまたは論理“１”に対応する。
【０００４】
ＰＲＡＭの相変化物質が非結晶状態になるように、抵抗熱によって相変化物質の融点以上に加熱され、その後に急冷される。相変化物質を結晶相に形成するために、相変化物質は、約５０ｎｓの短い時間の間、融点以下の温度に加熱される。
【０００５】
相変化メモリの核心は、カルコゲナイドのような相変化物質である。相変化物質は、一般的にＧＳＴ合金と呼ばれるゲルマニウム(Ｇｅ)、アンチモン(Ｓｂ)、及びテルル(Ｔｅ)を含む。ＧＳＴ合金は、加熱及び冷却によって非結晶状態(リセットまたは“１”)と結晶状態(セットまたは“０”)とに高速に変化させることができる性質のため、メモリ装置に有用に使われうる。
【０００６】
非結晶状態における相変化物質は低反射性及び高抵抗を有し、結晶状態における相変化物質は高反射性及び低抵抗を有する。
【０００７】
カルコゲナイド物質からなるメモリセルは、上部電極、カルコゲナイド層、及び抵抗熱素子を備える。プログラミングされたセルを読出す動作は、カルコゲナイド物質の抵抗測定によって行われる。ここで、プログラミングとは、メモリセルをリセット状態またはセット状態のうち一つの状態にして一定の論理値を有させる動作である。
【０００８】
メモリセルにデータを書込む動作では、カルコゲナイドを融点以上に加熱させた後に急冷させて非結晶状態にするか、または融点以下の温度に加熱した後に一定時間その温度を維持した後に冷却させて結晶状態にする。
【０００９】
図１は、カルコゲナイド物質を使用するメモリセルを示す図面である。メモリセル１０は、相変化物質１４上に形成される導電性の上部電極１２を備える。導電性の下部電極コンタクト（ＢＥＣ）１６は、上部電極１２及び相変化物質１４を導電性の下部電極１８と連結する。
【００１０】
図２Ａ及び図２Ｂは、図１のメモリセルの２つの状態をそれぞれ示す図面である。図２Ａを参照すれば、メモリセル１０は、セットまたは“０”状態にある。この状態では、相変化物質１４は結晶状態である。図２Ｂを参照すれば、メモリセル１０は、リセットまたは“１”状態にある。この状態では、相変化物質１４は非結晶状態である。
【００１１】
図２Ａ及び図２Ｂは、メモリセル１０を介して流れる電流を制御するアクセストランジスタ２０を示している。メモリセル１０に電流が流れると、下部電極コンタクト１６は、相変化物質１４を加熱して状態を変化させるヒーターとして動作する。
【００１２】
図３は、図１のメモリセルの電気的構成を示す図面である。図３において、セルは“Ｃ”と示される。ワードラインＷＬは、セルＣの活性化を制御する。セルＣを介して流れる電流ＩＣＥＬとビットラインＢＬは、メモリセルのプログラミングに用いられる。
【００１３】
図４は、相変化物質を備えるメモリセルのプログラミングを示す図面である。図４は、従来のプログラミング方法によって相変化物質をセットまたはリセット状態にプログラミングするプログラミングパルスの時間と温度との関係を説明する。
【００１４】
曲線３５は、リセットパルスの時間-温度の関係を示す図面であり、曲線３６は、セットパルスの時間-温度の関係を示す図面である。
【００１５】
図４に示す曲線３５を参照すれば、相変化物質をリセット状態にするために、相変化物質は、融点(Ｔｍ)以上に加熱される。熱は短い時間だけ相変化物質に印加される。そして相変化物質は急冷される。図４に示す曲線３６を参照すれば、相変化物質をセット状態にするために、相変化物質は、融点(Ｔｍ)以下の温度に加熱される。この温度は、融点(Ｔｍ)と結晶化温度(Ｔｘ)との間のセットウィンドウ内の温度である。温度は、５０ｎｓ程度の一定時間維持された後、相変化物質は冷却される。
【００１６】
図５は、相変化物質の電流-電圧曲線を示す図面である。曲線３７は、セルがセット状態である場合の電流-電圧特性であり、曲線３８は、セルがリセット状態である場合の電流-電圧特性である。ＰＲＡＭは、スレショルド電圧Ｖｔｈ以上の電圧を有する電流パルスによってプログラミングされる。
【００１７】
プログラミングパルスは、メモリセルを高抵抗または低抵抗状態に変換するが、これは電流の量による。セルに保存されている情報は、セル抵抗の測定によって読出される。読出し動作は、意図しない相変化物質の相変化を防止するためにスレショルド電圧Ｖｔｈ以下の電圧で行われる。
【００１８】
図６は、相変化物質をセット状態にするセットパルスを示す図面である。セットパルスは、相変化物質をセット状態に変換するためにビットラインに印加される。従来技術においてセットパルス幅（Ｔ２-Ｔ１）は一定である。
【００１９】
図７は、正常条件(条件Ａ)及びエラー条件(条件Ｂ)で相変化物質をリセット状態からセット状態にプログラミングする間の時間とセル抵抗との関係を示す図面である。リセット状態でのセル抵抗がＲＲＥＳＥＴと示され、セット状態でのセット抵抗がＲＳＥＴと示される。リセット抵抗ＲＲＥＳＥＴの大きさは、下部電極コンタクト（ＢＥＣ）１８のサイズによって決定される。曲線４１は、正常なリセット状態からセット状態にプログラミングされるメモリセルＡを示す。曲線４２は、非正常的なリセット状態からセット状態にプログラミングされるメモリセルＢを示す。セルＢは、リセット抵抗ＲＲＥＳＥＴが非正常的に高い非正常的なリセット状態にある。
【００２０】
曲線４１を参照すれば、セルＡのリセット抵抗ＲＲＥＳＥＴＡは、正常なレベルである。時間Ｔ１でセットパルスが活性化され、セルＡの抵抗は低くなる。セルＡの抵抗は、セルＡがセット状態に変化させられる際に基準スレショルド抵抗を通過する。基準スレショルド抵抗は、セルの状態がリセット状態であるか、セット状態であるかを決定する境界になる。時間Ｔ２でセルＡがセット状態に変化された後、セットパルスは除去される。セルＡは正常なセット抵抗ＲＳＥＴＡ有するセット状態を維持する。
【００２１】
曲線４２を参照すれば、セルＢのリセット抵抗ＲＲＥＳＥＴＢは、非正常的なレベルである。時間Ｔ１でセットパルスが活性化され、セルＢの抵抗は低くなる。セットパルスの幅はあらかじめ定義されているため、時間Ｔ２でセットパルスは除去される。しかし、この場合、セルＢのリセット抵抗ＲＲＥＳＥＴＢが非正常的に高く、セットパルスはセルＢの抵抗がセット状態になるための基準スレショルド抵抗を通過するほど長くないので、セルＢの抵抗ＲＳＥＴＢは、依然として基準スレショルド抵抗より高い。したがって、セルＢは、正常なセット状態でプログラミングされない。これは、セットプログラミングエラーが発生したことを意味する。
【００２２】
セットパルスの幅が一定であるので、ＰＲＡＭプログラミングにおいてエラーが発生する可能性がある。セット抵抗の抵抗値がリセット抵抗の抵抗値に依存するからである。特に、リセット抵抗ＲＲＥＳＥＴが高ければ、セット抵抗ＲＳＥＴもセット状態の安定抵抗値より高い状態にありうる。
【特許文献１】米国特許第６，４８７，１１３号公報
【特許文献２】米国特許第６，４８０，４３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
本発明が解決しようとする技術的課題は、相変化物質を高抵抗から低抵抗に変化させる場合において、相変化物質の抵抗値の変化を検査して相変化物質に印加される電流のパルス幅を自動で調節するプログラミング方法を提供することである。
【００２４】
本発明が解決しようとする他の技術的課題は、相変化物質に印加される電流のパルス幅を調節して相変化物質が高抵抗から低抵抗に完全に変化する相変化メモリ装置を提供することである。
【課題を解決するための手段】
【００２５】
前記技術的課題を達成するための本発明の実施の形態によるプログラミング方法は、半導体メモリ装置のプログラミング方法において、セットパルスを前記メモリ装置に印加する段階と、前記セットパルスが印加される間、前記メモリ装置の状態を検出する段階と、前記メモリ装置が所望のセット状態にあれば、前記メモリ装置の状態によって前記セットパルスの幅が制御されるように前記セットパルスを除去する段階と、を備える。
【００２６】
前記メモリ装置の状態を検出する段階は、例えば、前記メモリ装置の抵抗を検出する。前記検出された抵抗は、例えば、前記メモリ装置の相変化物質の抵抗である。
【００２７】
前記メモリ装置の状態を検出する段階は、例えば、前記メモリ装置のビットラインの電圧を検出する。前記セットパルスを前記メモリ装置に印加する段階は、例えば、前記メモリ装置に前記セットパルスの印加を制御する制御信号を発生させる。
【００２８】
前記制御信号は、例えば、書込み活性信号に応答して前記セットパルスを活性化させるために発生する。前記制御信号は、例えば、前記セットパルスを活性化させるために発生する。前記制御信号は、例えば、前記検出されたビットライン電圧が基準電圧より低い場合、前記セットパルスを除去するために発生する。
【００２９】
前記基準電圧は、例えば、前記メモリ装置の相変化物質のセットプログラミング電圧である。前記制御信号は、例えば、前記検出されたビットライン電圧が基準電圧と同じである場合、前記セットパルスを除去するために発生する。
【００３０】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、例えば、前記メモリ装置がリセット状態からセット状態に遷移される間は前記セットパルスを印加し、リセット状態からセット状態への遷移の後は前記セットパルスを除去するように、発生する。
【００３１】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、例えば、前記検出されたビットライン電圧が基準電圧より大きい間は前記セットパルスを印加し、前記検出されたビットライン電圧が基準電圧より小さくなると前記セットパルスを除去するように、発生する。
【００３２】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、例えば、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧より小さい場合に除去されるように、発生する。
【００３３】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、例えば、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧と同じである場合に除去されるように、発生する。
【００３４】
セットパルスを前記メモリ装置に印加する段階は、例えば、前記メモリ装置のビットラインに電流を印加する。前記メモリ装置の状態を検出する段階は、例えば、前記電流が前記ビットラインに印加される間、前記ビットラインの電圧を検出することを特徴とする。
【００３５】
セットパルスを前記メモリ装置に印加する段階は、例えば、前記セットパルスの前記メモリ装置への印加を制御する制御信号を発生させる。
【００３６】
前記技術的課題を達成するための本発明の実施の形態による半導体メモリ装置は、メモリ装置の状態を検出する検出回路と、前記メモリ装置にセットパルスを印加するコントローラとを備える。前期コントローラは、前記メモリ装置が所望のセット状態にあれば、前記メモリ装置の状態によって前記セットパルスの幅が制御されるように前記セットパルスを除去する。
【００３７】
前記検出回路は、例えば、前記メモリ装置の抵抗を検出する。前記検出された抵抗は、例えば、前記メモリ装置の相変化物質の抵抗である。前記検出回路は、例えば、前記メモリ装置のビットラインの電圧を検出する。前記検出回路は、例えば、センスアンプ回路を含む。
【００３８】
前記センスアンプ回路は、例えば、前記ビットラインの電圧と基準電圧とを比較する。前記基準電圧は、例えば、前記メモリ装置の相変化物質のセットプログラミング電圧である。
【００３９】
前記コントローラは、例えば、前記メモリ装置への前記セットパルスの印加を制御する制御信号を発生させる制御信号発生部を含む。前記制御信号は、例えば、書込み活性信号に応答して前記セットパルスを活性化させるために発生する。
【００４０】
前記制御信号は、例えば、前記セットパルスを活性化させるために発生する。前記制御信号は、例えば、前記検出されたビットライン電圧が基準電圧より低い場合、前記セットパルスを除去するために発生する。
【００４１】
前記制御信号は、例えば、前記検出されたビットライン電圧が基準電圧と同じである場合、前記セットパルスを除去するために発生する。
【００４２】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、例えば、前記メモリ装置がリセット状態からセット状態に遷移される間は前記セットパルスを印加し、リセット状態からセット状態への遷移の後は前記セットパルスを除去するように、発生する。
【００４３】
前記メモリ装置がリセット状態からセット状態にプログラミングされる場合、前記制御信号は、例えば、前記検出されたビットライン電圧が基準電圧より大きい間は前記セットパルスを印加し、前記検出されたビットライン電圧が基準電圧より小さくなると前記セットパルスを除去するように、発生する。
【００４４】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、例えば、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧より小さい場合に除去されるように発生する。
【００４５】
前記メモリ装置がセット状態からセット状態にプログラミングされる場合、前記制御信号は、例えば、書込み活性信号に応答して印加され、前記検出されたビットライン電圧が基準電圧と同じである場合に除去されるように発生する。
【００４６】
前記メモリ装置のビットラインに電流を印加するドライバーをさらに備えることができる。前記ドライバーは、例えば、セット活性信号に応答して前記ビットラインにセット電流を印加する。前記ドライバーは、例えば、リセット活性信号に応答して前記ビットラインにリセット電流を印加する。
【００４７】
前記検出回路は、例えば、前記電流が前記ビットラインに印加される間、前記ビットラインの電圧を検出する。前記コントローラは、例えば、前記メモリ装置への前記セットパルスの印加を制御する制御信号を発生させる制御信号発生部を含む。
【発明の効果】
【００４８】
本発明に係る相変化メモリ装置に印加するパルス幅自動制御方法及び相変化メモリ装置は、相変化物質を高抵抗状態から低抵抗状態に変化させる場合、相変化物質の抵抗値の変化を検査して相変化物質に印加されるパルス幅を自動調節することによって、相変化物質を高抵抗から低抵抗に完全に変化させうる。また、相変化物質を高抵抗状態から低抵抗状態に変化させる際に、変化時に必要な電流消費量を減らすように電流パルス幅を最小化することができる。
【発明を実施するための最良の形態】
【００４９】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施の形態を例示する添付図面及びそれに記載された内容を参照すべきである。
【００５０】
以下、添付図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に示された同じ参照符号は同じ構成要素を示す。
【００５１】
図８は、本発明の実施の形態によるＰＲＡＭセルのセット動作のタイミングを説明するタイミング図である。本発明において、セルのビットラインの電圧がプログラミング動作の間にモニタリングされる。ビットライン電圧がスレショルド電圧ＶＲＥＦに到達すれば、セットパルスを非活性化させるために制御信号ＣＴＲＬが発生する。
【００５２】
図８に示すグラフは、正常条件の第１セルＡと非正常的に高い抵抗を有する第２セルＢとについて、プログラミング動作の間の時間に対するビットライン電圧を示している。曲線５１は、セルＢのビットライン電圧曲線であり、曲線５２は、セルＡのビットライン電圧曲線である。
【００５３】
図８から分かるように、両方ともＴ１でセットパルスが印加される。ビットラインの電圧が直ぐ初期プログラミング電圧まで上昇する。何れもプログラミング電流が同一で、セルＢの抵抗がセルＡの抵抗よりも高いために、セルＢの初期ビットライン電圧がセルＡより高い。
【００５４】
初期電圧に到達した後、それぞれのセルの抵抗値が下がり始めることによって、それぞれの電圧も下降する。セルＡの場合、ＴＣＯＮＡでビットライン電圧が基準電圧ＶＲＥＦに到達し、セルＢの場合、ＴＣＯＮＢでビットライン電圧が基準電圧ＶＲＥＦに到達する。その後、若干の遅延後に制御信号ＣＴＲＬＳが発生してセットパルスが除去される。
【００５５】
セルＡの場合、セットパルスはＴ２Ａで除去され、セルＢの場合、セットパルスはＴ２Ｂで除去される。セルＡの場合、セットパルスの幅はＴ２Ａ-Ｔ１であり、セルＢの場合、セットパルスの幅はＴ２Ｂ-Ｔ１である。セルＢのセットパルスの幅がセルＡのセットパルスの幅より長い。これは、ビットライン電圧が基準電圧ＶＲＥＦより小さくなったことが検出されるまでセットパルスが非活性化されないためである。
【００５６】
したがって、本発明は、プログラミングの間、セルの状態をモニタリングしてセルの正常なプログラミングを保障する。すなわち、本発明は、セルプログラミングエラーの低減に寄与する。
【００５７】
図９は、本発明の実施の形態によるＰＲＡＭプログラミングのための回路を備えるＰＲＡＭメモリシステムを説明するブロック図である。図９に示すシステム７００は、複数のＰＲＡＭメモリセルを具備するＰＲＡＭセルアレイ７１０を備える。ＰＲＡＭメモリセルアレイ７１０は、複数のビットラインＢＬを選択するコラム選択部７５０に連結される。
【００５８】
システム７００は、ＰＲＡＭセルアレイ７１０のセルのプログラミングに用いられるドライビング回路を具備する書込みドライバー７２０を備える。
【００５９】
書込みドライバー７２０は、ビットラインＢＬに連結されたセルをリセット状態にプログラミングするリセット電流を提供するリセット電流ソースＩＳ２と、ビットラインＢＬに連結されたセルをセット状態にプログラムするセット電流を提供するセット電流ソースＩＳ１とを備える。
【００６０】
書込みドライバー７２０は、さらに、セット電流パルス及びリセット電流パルスのセルアレイ７１０への印加を制御する一対のスイッチＳＷ１、ＳＷ２を備える。セットスイッチＳＷ１がオン（連結）されると、セットパルスがセルアレイ７１０に印加され、リセットスイッチＳＷ２がオン（連結）されれば、リセットパルスがセルアレイ７１０に印加される。
【００６１】
制御信号ＣＴＲＬＳが活性化されると、セット活性信号ＳＥＮが活性化され、セットスイッチＳＷ１がオン（連結）されてセットパルス電流信号Ｐ_ＳＥＴがセルアレイ７１０に印加される。リセット活性信号ＲＥＮが活性化されると、リセットスイッチＳＷ２がオン（連結）されてセットパルス電流信号Ｐ_ＲＥＳＥＴがセルアレイ７１０に印加される。制御信号ＣＴＲＬＳとセット活性信号ＳＥＮとは同じ信号である。
【００６２】
制御信号ＣＴＲＬＳは、比較部７３５と制御信号発生部７４０とを具備するオートパルス幅制御ブロック７３０が発生する。比較部７３５は、センスアンプ回路を具備することができ、選択されたビットライン電圧と基準電圧ＶＲＥＦとを比較する。
【００６３】
セット状態へのプログラミング動作の間において、ビットライン電圧が基準電圧ＶＲＥＦ以下に下降すると、比較部７３５は、比較信号ＣＯＭＳを活性化させる。そして、制御信号発生部７４０は、活性化された制御信号ＣＴＲＬＳを書込みドライバー７２０のセットスイッチＳＷ１に印加する。すると、セットスイッチＳＷ１は、オフ（切断）になってセットパルスが除去される。
【００６４】
図１０は、本発明の実施の形態によるＰＲＡＭメモリセルとセルプログラミング回路の構造を示す図面である。図１０は、メモリセルの相変化物質(ＧＳＴ)をプログラミングするためのビットラインＢＬに連結された書込みドライバー７２０を示している。プログラミング電流は、ビットラインＢＬに連結された電界効果トランジスタ(ＦＥＴ)を制御するワードラインＷＬに活性化された信号が印加された場合に、セルを通過する。
【００６５】
ビットラインＢＬとセルとを電流が通過しながら、ビットラインの電圧ＶＢＬは、比較部としてのセンスアンプ回路７３５に印加され、比較部としてのセンスアンプ回路７３５は、ビットライン電圧ＶＢＬと基準電圧ＶＲＥＦとを比較する。
【００６６】
ビットライン電圧ＶＢＬが基準電圧ＶＲＥＦより低い場合には、センスアンプ回路７３５の出力は、セットパルスを非活性化させる。
【００６７】
図１１は、本発明の実施の形態によるＰＲＡＭセルのリセット状態からセット状態へのプログラミングに使われる信号の動作タイミングを説明するタイミング図である。図１１から分かるように、書込み活性信号ＷＥｂが活性化されると、ワードライン活性信号Ｗ／Ｌも活性化される。次いで、ビットライン電圧ＢＬｋが急激に基準電圧ＶＲＥＦより高く上昇する。その結果、比較信号ＣＯＭＳは下降し、制御信号ＣＴＲＬＳは活性状態に上昇して、前述のようにセットパルスが印加される。
【００６８】
ビットライン電圧ＢＬｋが基準電圧ＶＲＥＦより低くなると、比較信号ＣＯＭＳが上昇し、これに応答して制御信号ＣＴＲＬＳが下降してセットパルスを除去する。若干の遅延後、ワードライン活性信号Ｗ／Ｌが下降し、書込み活性信号ＷＥｂは上昇する。その結果、選択されたセルがリセット状態からセット状態にプログラミングされる。
【００６９】
図１２は、本発明の実施の形態によるＰＲＡＭセルのセット状態からセット状態へのプログラミングに使われる信号の動作タイミングを説明するタイミング図である。すなわち、図１２は、ＰＲＡＭセルの状態が既にセット状態にある場合において、再度セット状態にする動作を示している。図１２から分かるように、書込み活性信号ＷＥｂが活性化されると、ワードライン活性信号Ｗ／Ｌも活性化される。次いで、制御信号ＣＴＲＬＳは活性化されてセットパルスを印加し、ビットライン電圧ＢＬｋは基準電圧ＶＲＥＦより低いレベルに上昇する。ビットライン電圧ＢＬｋが基準電圧ＶＲＥＦより高く上昇しないため、比較信号ＣＯＭＳは下降しない。
【００７０】
その結果、制御信号ＣＴＲＬＳは急激に下降し、セットパルスも除去される。これは、セルが既にセット状態にあるので、セットプログラミング動作を持続させる必要がないためである。ワードライン活性信号Ｗ／Ｌ及び書込み活性信号ＷＥｂは、それぞれの非活性状態に戻る。
【００７１】
プログラミング動作の間にセルの状態がモニタリングされる本発明は、プログラミングエラーを減らす効率的なプログラミング方法である。リセット状態またはセット状態からセット状態にプログラミングされる２つの場合の双方において、プログラミングの間のセルの状態によってセットパルスの幅が調整されうる。セルがセット状態にあることが検出された時にだけセットパルスが除去される。したがって、リセット状態の抵抗値の差によるプログラミングエラーが除去される。
【００７２】
セット状態からセット状態にプログラミングされる場合、セルが既にセット状態にあることが直ちに検出されてセットプログラミング動作が速やかに終わるので、プログラミング動作時間が短縮される。これはセットプログラミングの時間と電力消費を減らす。
【００７３】
図１３は、本発明の第１実施の形態によるＰＲＡＭセルのセットプログラミング動作を説明するフローチャートである。図１３に示す動作は、プログラミングされるＰＲＡＭセルに連結されたビットライン電圧ＶＢＬを検出し、基準電圧ＶＲＥＦと比較してセルの状態をモニタリングするものである。
【００７４】
まず、第１パルス、例えばセットパルスがセルのビットラインに印加される(６１０段階)。セットパルスが印加されている間、ビットライン電圧ＶＢＬと基準電圧ＶＲＥＦとが比較され、ビットライン電圧ＶＢＬが基準電圧ＶＲＥＦより低くなったときに、それが検出される(６２０段階)。ビットライン電圧ＶＢＬが基準電圧ＶＲＥＦより低くなると、セットパルスの供給源は、ビットラインから切断される(６３０段階)。
【００７５】
図１４は、本発明の第２実施の形態によるＰＲＡＭセルのセットプログラミング動作を説明するフローチャートである。図１４に示す動作は、プログラミングされるＰＲＡＭセルに連結されたビットライン電圧ＶＢＬを検出し、基準電圧ＶＲＥＦと比較してセル状態をモニタリングするものである。
【００７６】
図１４に示す方法１０００によれば、まず、第１パルス、例えばセットパルスがセルのビットラインに印加される(１０１０段階)。そして、セットパルスが印加されている状態において、セルの抵抗が検出され(１０２０段階)、セルの抵抗が基準抵抗ＲＳＥＴに到達するまで、セルの抵抗が基準抵抗ＲＳＥＴと比較される(１０３０段階)。セルの抵抗が基準抵抗ＲＳＥＴに到達すると、セットパルスはビットラインから連結が切れる(１０４０段階)。
【００７７】
図１５は、本発明の実施の形態によるＰＲＡＭセルがセット状態にプログラミングされる動作を説明するフローチャートである。図１５に示す動作は、プログラミングされるＰＲＡＭセルの相変化物質の状態を検出することにより、セル状態をモニタリングするものである。
【００７８】
図１５に示す方法１１００によれば、ＰＲＡＭセルの状態変化を初期化することによって始まる(１１１０段階)。セルがセット状態にあるか否かを決定するために相変化の間、セルの状態がモニタリングされる。１１２０段階では、図１５に示す方法１１００は、セルがセット状態に到達する時まで待つ。セルがセット状態にあると、ＰＲＡＭセルの状態変化が止められる(１１３０段階)。
【００７９】
以上のように、図面と明細書において最適の実施形態が開示された。ここで特定用語が使われたが、これは単に本発明を具体的に説明するための目的として使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施の形態の採用が可能である。したがって、本発明の真の技術的保護範囲は、特許請求の範囲によってのみ決まるべきである。
【産業上の利用可能性】
【００８０】
本発明は、半導体メモリ装置分野に用いられ、特に、相変化物質を備えるメモリ装置の状態をセット状態に変換する方法及び回路分野に用いられる。
【図面の簡単な説明】
【００８１】
【図１】カルコゲナイド物質を使用するメモリセルを示す図面である。
【図２Ａ】図１のメモリセルの１つの状態を示す図面である。
【図２Ｂ】図１のメモリセルの１つの状態を示す図面である。
【図３】図１のメモリセルの電気的構成を示す図面である。
【図４】相変化物質を備えるメモリセルのプログラミングを示す図面である。
【図５】相変化物質の電流-電圧曲線を示す図面である。
【図６】相変化物質をセット状態にするセットパルスを示す図面である。
【図７】正常条件(条件Ａ)とエラー条件(条件Ｂ)における相変化物質をリセット状態からセット状態にプログラミングする間の時間とセル抵抗との関係を示す図面である。
【図８】本発明の実施の形態によるＰＲＡＭセルのセット動作のタイミングを説明するタイミング図である。
【図９】本発明の実施の形態によるＰＲＡＭプログラミングのための回路を備えるＰＲＡＭメモリシステムを説明するブロック図である。
【図１０】本発明の実施の形態によるＰＲＡＭメモリセルとセルプログラミング回路の構造を示す図面である。
【図１１】本発明の実施の形態によるＰＲＡＭセルのリセット状態からセット状態へのプログラミングに使われた信号の動作タイミングを説明するタイミング図である。
【図１２】本発明の実施の形態によるＰＲＡＭセルのセット状態からセット状態へのプログラミングに使われた信号の動作タイミングを説明するタイミング図である。
【図１３】本発明の第１実施の形態によるＰＲＡＭセルのセットプログラミング動作を説明するフローチャートである。
【図１４】本発明の第２実施の形態によるＰＲＡＭセルのセットプログラミング動作を説明するフローチャートである。
【図１５】本発明の実施の形態によるＰＲＡＭセルがセット状態にプログラミングされる動作を説明するフローチャートである。
【符号の説明】
【００８２】
７１０  ＰＲＡＭセルアレイ
７２０  書込みドライバー
７３０  オートパルス幅制御ブロック
７３５  比較部
７４０  制御信号発生部
７５０  コラム選択部
ＩＳ１  セット電流ソース
ＩＳ２  リセット電流ソース
ＳＷ１、ＳＷ２  スイッチ
【図１】
2004362761.tif 000003
【図２Ａ】
2004362761.tif 000004
【図２Ｂ】
2004362761.tif 000005
【図３】
2004362761.tif 000006
【図４】
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【図５】
2004362761.tif 000008
【図６】
2004362761.tif 000009
【図７】
2004362761.tif 000010
【図８】
2004362761.tif 000011
【図９】
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【図１０】
2004362761.tif 000013
【図１１】
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【図１２】
2004362761.tif 000015
【図１３】
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【図１４】
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【図１５】
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