(57)【要約】【課題】磁気トンネル接合素子内の強磁性層の縁部において生成される漂遊磁界を低減または排除する構造を提供する。【解決手段】磁気メモリ素子１００のような電気磁気素子は、磁気抵抗応答においてオフセットを生じる境界部での漂遊磁界を構造化、減衰または除去するための手段１０４を含む。この素子は、第１の導電層（１０８，１１２）と、この第１の層に電磁的に結合されたシンク層１０４からなる減衰手段とから構成され、電気的動作中に第１の層（１０８，１１２）の境界における漂遊境界磁気抵抗オフセットを減衰させる。【選択図】図２
2004006844.tif 000002
【特許請求の範囲】
【請求項１】
素子スタックをなすように作製して、磁界が該素子スタックの境界部において生成されるようにされた電子素子であって、
前記素子スタック内にあり、動作中に境界部において磁界を生成する少なくとも１つの磁性層と、
前記スタック内の第２の層として作製され、動作中に前記境界部における磁界を変更するためのシンク層
とを含む、電子素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、磁気抵抗記憶素子に関し、より詳細には、境界条件において磁界を最小限に抑える磁気抵抗記憶素子に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（「ＭＲＡＭ」）は、短期および長期データ記憶のために検討されている不揮発性メモリである。ＭＲＡＭはＤＲＡＭ、ＳＲＡＭおよびフラッシュメモリのような短期メモリよりも電力消費が小さい。ＭＲＡＭは、ハードドライブのような従来の長期記憶装置よりも非常に（数桁程度）高速に読出しおよび書込み動作を実行することができる。さらに、ＭＲＡＭは、ハードドライブよりコンパクトで、電力消費が小さい。またＭＲＡＭは、超高速プロセッサおよびネットワーク装置のような内蔵型の用途にも検討されている。
【０００３】
典型的なＭＲＡＭ素子（ＭＲＡＭデバイスまたは、ＭＲＡＭ装置。以下同じ）は、メモリセルのアレイと、メモリセルの行に沿って延在するワード線と、メモリセルの列に沿って延在するビット線とを含む。各メモリセルは、ワード線とビット線との交点に配置される。
【０００４】
メモリセルは、スピン依存トンネル（ｓｐｉｎ　ｄｅｐｅｎｄｅｎｔ　ｔｕｎｎｅｌｉｎｇ　ｊｕｎｃｔｉｏｎ：ＳＤＴ）接合のようなトンネル磁気抵抗（ＴＭＲ）素子を基にすることができる。典型的なＳＤＴ接合は、基準層と、センス層と、基準層とセンス層との間に挟まれる絶縁性トンネル障壁とを含む。基準層は、対象の範囲内に磁界がかけられた場合でも回転しないように既知の方向に設定された磁化の向きを有する。センス層は、２つの向き、すなわち基準層の磁化の向きと同じ方向か、あるいは基準層の磁化の向きとは反対の方向かのうちのいずれかに向けることができる磁化を有する。基準層とセンス層の磁化が同じ方向である場合には、ＳＤＴ接合の向きは「平行」であると言われる。基準層とセンス層の磁化が反対の方向である場合には、ＳＤＴ接合の向きは「逆平行」であると言われる。これら２つの安定した向きである平行および逆平行を、「０」および「１」の論理値に対応させることができる。
【０００５】
上記のような基準層は、電流が流れている導体からの磁界によって動的に設定される軟磁性層を用いて形成することができる。代替的には、ピン止め層（ｐｉｎｎｅｄ　ｌａｙｅｒ：ピンド層または固着層）の磁化の向きは、下側にある反強磁性（ＡＦ）ピニング層（ｐｉｎｎｉｎｇ　ｌａｙｅｒ）によって固定することができる。ＡＦピニング層は大きな交換磁界を与え、それはピン止め層の磁化を一方向に保持する。ＡＦ層の下側には通常、第１および第２のシード層が存在する。第１のシード層によって、第２のシード層は、＜１１１＞結晶構造配向で成長できるようになる。第２のシード層は、ＡＦピニング層のための＜１１１＞結晶構造配向を確立する。
【０００６】
ＡＦピニング層を有する磁気抵抗素子の従来技術の例が図１に示される。図１は、多数の強磁性層を含む、いくつかの層からなる磁気トンネル接合１０を示す。層１２は、通常はタンタルまたは銅、あるいは他の類似の材料から作製される非磁性の導電層である。層１２上には磁気シード層１４が作製されるが、これは十分にパターン形成された強磁性シード層で置き換えることができる。その後、層１４上にＡＦピニング層１６が作製され、層１６上には強磁性ピン止め層１８が形成される。通常はアルミナまたは二酸化ケイ素のような誘電体材料から形成されるトンネル障壁２０が層１８上に作製される。最後に、強磁性センス層２２が障壁層２０上に作製されて、磁気トンネル接合素子１０が完成する。強磁性層１４、１８および２２の縁部において、強い漂遊磁界が生成される。強い漂遊磁界は、データ薄膜（ｄａｔａ　ｆｉｌｍ）を一方向に切り替えるのを容易にするが、逆方向に切り替えるのを妨げる。これは、切替え（スイッチング）の非対称性を生み出す。
【特許文献１】
米国特許第６，２５９，６４４号明細書
【０００７】
【発明が解決しようとする課題】
したがって、本発明の目的は、従来技術の磁気トンネル接合素子内の強磁性層の縁部において生成される漂遊磁界を低減するか、あるいは排除する構造を提供することである。
【０００８】
【課題を解決するための手段】
本発明によれば、漂遊境界磁気抵抗オフセットを減衰、低減あるいは排除する手段を含む、磁気メモリ素子のような電磁素子が開示される。その素子はいくつかの層を含み、その中には、境界において漂遊磁界を有する第１の層がある。減衰手段は、第１の層に磁気的に結合され、第１の層の漂遊磁界を減衰するためのシンク層を含む。
【０００９】
一実施形態では、磁気抵抗切替えオフセットを低減あるいは排除する手段を含む磁気メモリ素子が開示される。その素子は、センス層と、ピン止め層と、各層が他の層と幾何学的に位置合わせされるようにセンス層とピン止め層との間に配置される障壁層と、ピン止め層に位置合わせされて隣接して配置されるピニング層と、センス層、ピン止め層およびピニング層の境界において漂遊磁界の作用
（効果）を最小限に抑えるために、ピニング層に隣接して配置される磁気シンク層とを含む。磁気シンク層は、ピニング層に隣接して位置合わせされてピン止め層として機能する第１の部分と、他の層および第１の部分の配列から外側に延在する第２のピン止めされない部分とを有する磁性層からなる。
【００１０】
本発明のさらに別の特徴および利点は、本発明の構成を例示する、添付の図面及び以下の詳細な説明から明らかになるであろう。
【００１１】
【発明の実施の形態】
以下、図面を参照して例示的な実施形態を説明するが、その説明において本明細書では特有の用語を用いる。しかしながら、それによって本発明の範囲を限定しようというのではない。本明細書及び図面に例示される本発明の構成の代替形態および変更形態、並びに、本明細書及び図面に例示されるような本発明の原理をさらに応用した形態は、当業者には本開示から情報を得た後に思い浮かぶものであり、本発明の範囲内にあるものとみなされるべきである。
【００１２】
図２は、メモリ素子スタックあるいはメモリスタックとしても知られる、磁気メモリ素子１００の断面図を示しており、磁気メモリ素子１００は、導電性シード層１０２と、第２のシード層１０４と、ピニング層１０６、ピン止め層１０８、障壁層１１０、センス層１１２および第２の導電層１１８によって形成される磁気トンネル接合とを含む。シード層１０４は、本発明による磁気シンク層としても機能する。磁気メモリ素子１００はさらに、非強磁性の導電層１０２を含む。センス層１１２およびピン止め層１０８はいずれも、強磁性材料から形成される。ピン止め層１０８は基準層としての役割を果たし、一方向に固定された磁化を有する。センス層１１２はデータ層としての役割を果たし、２つの方向のいずれか一方に向けることができる磁化を有する。
【００１３】
ピン止め層１０８およびセンス層１１２の磁化ベクトル（図示せず）が同じ方向を指す場合には、センス層１１２、障壁層１１０およびピン止め層１０８によって形成されるスピン依存トンネル（ＳＤＴ）接合の向きは「平行」であると言われる。センス層１１２およびピン止め層１０８の磁化ベクトルが逆方向を指す場合には、磁気トンネル接合の向きは「逆平行」であると言われる。これら２つの安定した向き、すなわち平行および逆平行は、「０」および「１」の論理値に対応する。
【００１４】
障壁層１１０は通常は、センス層１１２とピン止め層１０８との間に量子力学的トンネル現象が生じるようにする絶縁性トンネル障壁である。このトンネル現象は電子スピン依存性であり、磁気トンネル接合の抵抗が、ピン止め層１０８およびセンス層１１２の磁化ベクトルの相対的な向きの関数になるようにする。たとえば、磁気トンネル接合の磁化の向きが平行である場合には、磁気トンネル接合の抵抗は第１の値（Ｒ）であり、磁化の向きが逆平行である場合には、第２の値（Ｒ＋ΔＲ）である。絶縁性トンネル障壁１１０は、酸化アルミニウム（Ａｌ２Ｏ３）、二酸化ケイ素（ＳｉＯ２）、酸化タンタル（Ｔａ２Ｏ５）、窒化ケイ素（ＳｉＮｘ）、窒化アルミニウム（ＡｌＮｘ）または酸化マグネシウム（ＭｇＯ）から形成することができる。絶縁性トンネル障壁１１０のために、他の誘電体およびある特定の半導体材料を用いることができる。絶縁性障壁１１０の厚みは、約０．５ｎｍ〜約３ｎｍの範囲とすることができる。
【００１５】
用いられる可能性がある強磁性層材料には、ニッケル、鉄、コバルトまたはそれらの材料の合金などがある。たとえば、ピン止め層１０８はＮｉＦｅまたはＣｏＦｅのような材料から形成することができ、センス層は、同じ材料、または、たとえばＮｉＦｅＣｏのような異なる材料から形成することができる。
【００１６】
センス層１１２は、自由層あるいはデータ層とも呼ばれ、その磁化がある方向から他の方向に自由に切り替わる強磁性材料から作製される。他の層は強磁性ピン止め層１０８からなり、これは、隣接する反強磁性ピニング層１０６が存在することにより、その磁化がピン止めされる。これにより、ピン止め層１０８の磁化は、ある特定の方向に固定される。第２の導体層１１８は、動作中にセンス層１１２上に電流を搬送する役割を果たし、実際にはメモリアレイ内のビット線として機能し、その場合に底部導体１０２がアレイ内のワード線としての役割を果たす。
【００１７】
層１０２は２つの目的を果たす。第１に、層１０２は底部導体としての役割を果たし、特定の動作中に電流が流れる経路を提供する。第２に、層１０２はシード層としての役割を果たす。層１０２は、特にＣｕ、Ｔａ、Ｔａ／Ｒｕ、またはＣｕ／Ｒｕの多層の組み合わせのような周知の材料から作製することができる。それらの材料は、後続の薄膜が＜１１１＞結晶構造で成長するのを促すことができる理由から選択される。これにより、後に堆積される、層１０２上のＮｉＦｅ層が、より高い＜１１１＞配向の結晶構造を有することができるようになる。この成長の配向は、後続のスタックにおいてピニング効果を達成するために必要とされ、そのスタックでは層１０６および１０８も＜１１１＞構造を有し、それはピニングを促進するために必要とされる。
【００１８】
シード層１０４は磁気シンク層としての役割も果たす。シード層１０４は実際には、第２のピン止め層１１４および延在層１１６のような２つの個別の領域を含み、延在層は層１０４の磁気吸い込み能力の大部分を提供し、スタックの残りの部分の寸法より外側に延在することもできる。ピン止め層１１４は、層１０６、１０８、１１０および１１２と概ね自己整合するように形成される。これは、層１０４の一部が除去されて、層１１６と層１１４との境界によって表される肩部分と、層１１４と層１０６との境界によって表される肩部分とが生じることを意味する。層１０４は導電層１０２上に作製され、導電層１０２は層１０４の成長のシードとしての役割を果たす。シード層１０４によって、ピニング層１０６は＜１１１＞の結晶構造配向に整列することが可能になる。
【００１９】
層１０８および１１２を画定する縁部境界に対して垂直に向けられる磁化は、これらの層の微小な構造に起因して強い磁界を生成する。それらの境界部に関連付けられる磁界によって、作製中にピン止め層を設定することに関連する問題、および書込み動作中にセンス層を設定することに関連する問題、読取り動作中にセンス層の読出しを実行することに関連する問題が生じる。さらに、隣接する磁気メモリ素子内のビットに影響を及ぼす問題もある。シード層１０４を作製するために用いられる材料は強磁性材料から製造されるので、残りの層の境界よりも外側に支持表面領域を延長することにより、磁気シンク層を形成することが提案される。磁気シンク層は、層１０８と１１２の境界に通常関連付けられる強い磁界の影響を、制御するか、低減するか、あるいは排除することにより、変更する役割を果たす。
【００２０】
図２に示す実施形態では、層１０４は部分的にパターン形成され、後に層１０４上に配置される各層の上側表面領域より外側に延在する階段状の境界が現れる。別の実施形態では、層１０４はパターン形成される必要はないが、後にその上に製作される層の上側表面領域より外側に延在するように作製される。
【００２１】
図３の平面図には、さらに別の実施形態では、スピン依存トンネル（ＳＤＴ）接合を含む磁気メモリ素子が示されている。磁気シンク層１０４は、層１１８の平面図によって表されるように、２つの個別の磁気ビットを形成する２つの層が層１０４上に実装できるだけの十分な大きさを有する。これは、磁気シンク層が、１つの素子だけではなく、複数の磁気メモリ素子を収容することができることを示す。その場合には、数千まではいかないかもしれないが、数百のメモリ素子の線全体が共通の磁気シンク層１０４を共有し得ることも考慮される。そのような例では、シンク層１０４は、アレイの実質上全長（あるいは全幅）に沿って延在することになろう。
【００２２】
最も簡単な構成は、層１１４および後続の層が厳密に同じ寸法を有し、層１１６のみが他の層よりも、典型的には２〜１０倍大きい場合である。しかしながら、層１１４の寸法は後続の層（１０６、１０８、１１２等）の寸法と全く同じである必要がないことも可能である。それらは通常は同程度の大きさを有し、その場合には、層１１４自体はシンク層にはならず、層１１６が、磁気吸い込み効果の全てではないにしても、その大部分を実行する。１つの特定の実施形態では、層１１４は、後続の層と同じか、あるいはやや大きく、たとえば約１０〜２０％大きな寸法を有する。注目すべきは、層１１４の延長部分によって覆われる領域が、アレイ内の任意の他の隣接する層１１４と重なり合わないように、行または列に沿ってビット間を分離することにより制限されることである。これは、層１１６が層１１４より大きくなるように選択される場合であっても当てはまる。
【００２３】
図９ａは、シード層１０２および１０４が磁性を有し、層１０２がＴａから形成され、層１０４がＮｉＦｅから形成される場合の、素子１００についてのオフセット効果を示す。磁気シード層によって、ループ内に示されるように、磁気オフセットが大きく低減される。磁化困難軸ループは９０２で示され、一方、磁化容易軸ループは９０４で示される。図９ｂは、従来技術において知られているような、シード層１０２および１０４が非磁性であり、層１０２がＴａから形成され、層１０４がＲｕから形成される場合のオフセット効果を示す。この結果、磁気オフセットは非常に大きくなる。磁化困難軸を９０６で示し、磁化容易軸を９０８で表す。図９ａの例では、シード層はパターン形成されていない。パターン形成されたＮｉＦｅシード層はさらなるオフセットを生じる。いずれの場合でも、他の全ての層は同じであった。
【００２４】
さらに、層１１４と境界層１１６との厚みの比が変更される場合には（すなわち、組み合わせられた層１０４が如何に深くパターン形成されるかによって）、生成されるオフセットの量が変化する。さらに、ビットすなわちセンス層１１２の横方向の寸法は、如何なる量のオフセットが存在するかを判定する際に重要である。ビットの大きさが１．０μｍ×２．０μｍであり、約５．０ｎｍ厚である場合には、ある一定のオフセットが達成される。ビット１１２が全く同じ材料から形成され、大きさが０．５μｍ×１．０μｍに変化する場合には、そのオフセットは、前記のより大きなビットの概ね２倍の大きさになるであろう。したがって、オフセットを補償するために用いられる層１１４および１１６の厚みも、そのビットがパターン形成される大きさによって決定されるであろう。具体的には、磁気シンク層が存在する場合、オフセットは低減され、ビットの大きさとともにオフセットの変動も低減される。
【００２５】
磁気シンク層１０４は、任意の磁気抵抗（Ｒ−Ｈ）曲線においてオフセットを除去する役割を果たす。さらに、排除されないまでも、漂遊磁界が低減される場合、より厳しい公差が許容され、共通のアレイ内により高い密度の磁気メモリ素子を形成することができる。この結果として、アレイ全体が小さくなっても、記憶容量は大きくなる。
【００２６】
図４は、スタック４００において示される、ボトムスピンバルブメモリ素子（ｂｏｔｔｏｍ　ｓｐｉｎ　ｖａｌｖｅ　ｍｅｍｏｒｙ　ｄｅｖｉｃｅ）の別の実施形態の断面図であり、シード層４０４がシンク層としての役割を果たし、図２の層１０４と同じように作製される。層４０４では、層１０４において追加の層１１４および１１６を形成するためになされたような肩部分のパターン形成は行われない。さらに、ピニング層１０６は、シード層４０４と概ね同じ領域寸法を有するように製作される。残りの層である、ピン止め層１０８、障壁層１１０およびセンス層１１２は、図２において示したものと同じである。
【００２７】
図５は、スタック５００において示される、ボトムスピンバルブメモリ素子の別の実施形態の断面図であり、シード層５０４が図２のシード層１０４の代わりに用いられる。シード層５０４は、ＲｕまたはＣｕのような非磁性材料から形成される。ＦＭピン止め層５０８内に個別のシンク層が形成される。この場合には、層５０８は、前述した図２の層１０４内に作製されたような、シード層１１４およびシンク層１１６を画定するための肩部を有するように作製されるが、層１１４が層１１０に概ね一致するように示されている。ピニング層１０６は、シード層５０４と、層５０８のシンク層１１６の部分と概ね同じ領域寸法を有するように作製される。障壁層１１０およびセンス層１１２は、上記の実施形態から変更されていない。
【００２８】
図２、図４および図５の実施形態はボトムスピンバルブメモリ素子を表すが、磁気オフセットを除去するために、トップスピンバルブメモリ素子も考慮される。トップスピンバルブ構造では通常は、図２に示される層の向きおよび順序が反転される。図６は、本発明によるトップスピンバルブ構造の断面図を示しており、スタック６００として示される。この場合、層１１２がシード層６０２上に作製され、それはＴａあるいはＴａ／Ｒｕから作製され、障壁層１１０より下の層のためのシード層としての役割を果たす。障壁層１１０が層１１２上に形成され、ピン止め層１０８が障壁層１１０上に形成される。層１０８は、その上に形成されるピニング層１０６のような後続の層のためのシード層としての役割を果たす。磁気シンク層６０４が層１０６上に形成されて、図２の層１０４上の肩部分と比べて反転された肩部分を有する。したがって、層６１４が層１０６に隣接して形成され、さらに層６１６が層６１４上に形成されて、下側の層の縁部境界において磁界によって引き起こされるＲ−Ｈ曲線のオフセットを低減、あるいは排除するためにシンク層としての役割を主として果たす。層６１４も層１０６の領域の外側に延在するように作製することができるが、その領域は層６１６よりは小さい。
【００２９】
図７は、本発明による別のトップスピン−スピンバルブ（ｔｏｐ　ｓｐｉｎ−ｓｐｉｎ　ｖａｌｖｅ）構造の断面図を示しており、スタック７００として示されている。最初に、導体層１０２上にシンク層７０４が作製される。次に、シンク層７０４上に非磁性シード層７０２が作製され、図６のシード層６０２と概ね同じように機能する。その後、層１１２がシード層７０２上に形成され、それはＴａ、Ｔａ／Ｒｕ、Ｔａ／ＣｕまたはＣｕ／Ｒｕから作製される。層１０２、７０４および７０２はともに、障壁層１１０の下の層のためのシード層としての役割を果たす。層１１２上に障壁層１１０が形成され、層１１０上にピン止め層１０８が形成される。層１０８は、その上に形成されるピニング層１０６のような後続の層のためのシード層としての役割を果たす。層７０４は、縁部境界において下側の層によって引き起こされるＲ−Ｈオフセット曲線を低減あるいは排除する役割を果たす。
【００３０】
１つの特定の実施形態では、磁気シンク層はビット層のシートサイズ（ｓｈｅｅｔｓｉｚｅ）の５〜１０倍の範囲のシートサイズを有する。代替的には、磁気シンク層１０４は、ビットのサイズの２〜５倍のみのサイズを有することができる。当然ながら、磁気シンク層は、２つ以上のメモリビットのためのＲ−Ｈ曲線のオフセットを減衰させる役割を果たすことができ、従って、これらの寸法は単一ビットの実装形態の場合の典型的な値にすぎず、それらの値に限定されるわけではない。
【００３１】
センス層１１２は、アレイ内の各セルのためのビットとしての役割を果たし、障壁層１１０と接触している。第２の導体１１８は、Ｙ軸に沿って延在するビット線として役割を果たす上側リードであり、１１０と接触している。第１の層１０２は、Ｘ軸に沿って延在する第２の導体としての役割を果たし、磁気シンク層１０４と接触している。導体層１０２はアルミニウム、銅、金、銀、あるいはタンタルのような導電性で、非磁性の材料から形成される。
【００３２】
導電層１１８および導電層１０２内に書込み電流を加えることにより、センス層１１２、障壁層１１０およびピン止め層１０８によって形成される磁気トンネル接合にデータを書き込むことができる。電気的には、層１１８および１１２は１つの導体を形成し、層１０２、１０４、１０６および１０８は第２の導体を形成する。こうして、導体層１１８に沿って流れる電流はセンス層１１２の周囲に１つの磁界を生成し、導体層１０２内を流れる電流は別の磁界を生成する。２つの磁界が合成されると、それは、センス層１１２の保磁力を超え、それゆえ、層１０２および１１８に供給される電流の方向および大きさに応じて、センス層１１２の磁化ベクトルが所望の向きに設定されるようになる。１つの磁化の向きは論理値１を定義し、他の磁化の向きは論理値０を定義する。書込み電流が取り除かれた後にも、センス層１１２の磁化ベクトルはその向きを保持する。
【００３３】
磁気メモリ素子１００の内容を読み出すために、導電層１１８および導電層１０２を介して磁気トンネル接合に電圧が印加される。その電圧によって、センス層１１２と、ピン止め層１０８と、センス層１１２とピン止め層１０８との間に挟まれた障壁層１１０との間に形成された磁気トンネル接合を通ってセンス電流が流れるようになる。
【００３４】
磁気トンネル接合の抵抗は、磁気トンネル接合内を流れる電流を読み取ることにより測定される。読み取られた電流は、磁気トンネル接合の抵抗に反比例する。したがって、ＩＳ＝Ｖ／ＲまたはＩＳ＝Ｖ／（Ｒ＋ΔＲ）である。ここで、Ｖは印加電圧であり、ＩＳは読み取られた電流であり、Ｒは素子１００の公称抵抗であり、ΔＲは平行な磁化の向きから逆平行の磁化の向きに移行することにより生じる抵抗の変化である。
【００３５】
図８は、ワード線５１８とビット線５２０とを含む磁気ランダムアクセスメモリ（ＭＲＡＭ）素子５１０を示す。磁気トンネル接合５１１は、ワード線５１８とビット線５２０の交点（ｃｒｏｓｓ　ｐｏｉｎｔ）に配置される。磁気トンネル接合は、図２のメモリ素子１００において見られるような磁気シンク層を含むように作製される。磁気トンネル接合５１１は行および列をなすように配列され、行はＸ方向に沿って延在し、列はＹ方向に沿って延在する。ＭＲＡＭ素子５１０の図を簡略化するために、比較的少数の磁気トンネル接合５１１のみが示されている。実際には、任意のサイズのアレイを用いることができる。
【００３６】
ワード線５１８として機能するパターンはアレイ５１２の一方の側の面内をＸ方向に沿って延在する。ワード線５１８は磁気トンネル接合５１１のピン止め層と接触している。ビット線５２０として機能するパターンは、アレイ５１２の隣接する側の面内をＹ方向に沿って延在する。ビット線５２０は磁気トンネル接合５１１のピニング層１０６と接触している。アレイ５１２の各行に対して１つのワード線５１８が存在するようにし、かつ、アレイ５１２の各列に対して１つのビット線５２０が存在するようにすることができる。
【００３７】
シード層１０４も接合５１１の下側に形成される。１つの例では、シード層１０４は、各接合５１１がその自らのシード層を有するように分離される。他のワード線においては、シード層は、同じワード線内に２つ以上の接合を与えるように延在できることが示されている。各行についてそれぞれ個別の導体が存在するので、シード層は、金属を含有することに起因して、行どうしでは共有されることができない。そのような事情により、磁気シンク層を、導体の上側にわたって延在させて、ワード線に沿って２つ以上のビットの間で共有できるようにすることができるが、アレイ５１２全体の中では共有されない。
【００３８】
またＭＲＡＭ素子５１２は、第１および第２の行復号器（行デコーダ）５１４ａおよび５１４ｂと、第１および第２の列復号器（列デコーダ）５１６ａおよび５１６ｂと、読出し／書込み回路５１９とを含む。読出し／書込み回路５１９は、センス増幅器５２２と、グランドコネクタ５２４と、行電流源５２６と、電圧源５２８と、列電流源５３０とを含む。
【００３９】
選択された磁気トンネル接合５１１上での書込み動作中に、第１の行復号器５１４ａは選択されたワード線５１８の一端を行電流源５２６に接続し、第２の行復号器５１４ｂは選択されたワード線５１８の他端をグランドに接続し、第１の列復号器５１６ａは選択されたビット線５２０の一端をグランドに接続し、第２の列復号器５１６ｂは選択されたビット線５２０の他端を列電流源５３０に接続する。結果として、選択されたワード線５１８およびビット線５２０に書込み電流が流れる。書込み電流は磁界を生成し、その磁界によって磁気トンネル接合５１１が切り替わるようになる。列復号器５１６ａおよび５１６ｂによっても、選択された磁気トンネル接合５１１を横切るセンス層５１８内に書込み電流が流れるようにすることもできる。
【００４０】
選択された磁気トンネル接合５１１上での読出し動作中に、第１の行復号器５１４ａは選択されたワード線５１８に電圧源５２８を接続し、第１の列復号器５１８ａは選択されたビット線５２０をセンス増幅器５２２の仮想グランド入力に接続する。その間に、第１および第２の列復号器５１６ａおよび５１６ｂによって、選択された磁気トンネル接合５１１を横切る読出し線内に、定常的な読出し電流か、双極性の電流パルスかのいずれかが流れるようになる。定常的な読出し電流が選択された読出し線に供給される場合には、選択された磁気トンネル接合５１１の抵抗状態がセンス増幅器５２２によって読み取られる。双極性パルスが選択された読出し線に供給される場合には、センス増幅器５２２は接合部抵抗の遷移を検査する。
【００４１】
磁気トンネル接合５１１は多数の並列な経路を通して互いに接続される。１つの交点において読み取られる抵抗は、他の行および列内の磁気トンネル接合５１１の抵抗と並列なその交点における磁気トンネル接合５１１の抵抗に等しい。したがって、磁気トンネル接合５１１のアレイ５１２は、交点抵抗網（ｃｒｏｓｓ　ｐｏｉｎｔ　ｒｅｓｉｓｔｏｒ　ｎｅｔｗｏｒｋ）として特徴付けることができる。
【００４２】
磁気トンネル接合５１１が交点抵抗網として接続されるので、寄生電流またはスニークパス電流が、選択された磁気トンネル接合５１１上での読出し動作を妨害する可能性がある。ダイオードやトランジスタのような遮断素子を磁気トンネル接合５１１に接続することができる。これらの遮断素子は寄生電流を遮断することができ、シンク層を形成することもできる。
【００４３】
別の実施形態では、寄生電流は、本出願人に譲渡された米国特許第６，２５９，６４４号（参照により本明細書に組み込むものとする）に開示されている「等電位」法を用いることにより取り扱うことができる。等電位法を用いて構成される場合には、読出し／書込み回路５１８は、選択されないビット線５２０に、選択されたビット線５２０と同じ電位を与えることができるか、あるいは選択されないワード線５１８に、選択されたビット線５２０と同じ電位を与えることができる。
【００４４】
第１の行復号器５１４ａは選択されたワード線５１８に電圧源５２８を接続し、第１の列復号器５１６ａは選択されたビット線５２０の一端をセンス増幅器５２２の仮想グランド入力に接続する。結果として、選択された磁気トンネル接合５１１を通ってセンス増幅器５２２までセンス電流（Ｉｓ）が流れる。第２の列復号器５１６ｂは、選択されたビット線５２０の他端に列電流源５３０を接続する。結果として、選択されたビット線５２０を通ってセンス増幅器５２２まで読出し電流（Ｉｒ）が流れる。読出し電流（Ｉｒ）は、基準層の磁化ベクトルを設定する。センス増幅器５２２は、センス電流と読出し電流との和（Ｉｓ＋Ｉｒ）を読み取る。読出し電流（Ｉｒ）の大きさがわかっているので、センス電流（Ｉｓ）の大きさ、それゆえ磁気トンネル接合５１１の抵抗および論理状態を判定することができる。
【００４５】
本発明をＴＭＲ素子に関して説明したが、本発明はそれに限定されない。本発明は、類似の動作上の特性を有する他のタイプの磁気抵抗素子に適用することもできる。たとえば、本発明は巨大磁気抵抗（ＧＭＲ）素子に適用することができる。ＧＭＲ素子は、ＴＭＲ素子と同じ基本構成を有するが、データ層と基準層が、絶縁性トンネル障壁（図２の障壁層１１０）の代わりに、導電性の非磁性金属層によって分離される点で異なる。その分離は、０．５〜３ｎｍの範囲である。典型的なスペーサ層金属は金、銀および銅を含む。データ層および基準層磁化ベクトルの相対的な向きは、ＧＭＲ素子の面内抵抗に影響を及ぼす。
【００４６】
上記した構成は、本発明の原理の応用形態の例示にすぎないことを理解されたい。本発明の思想および範囲から逸脱することなく、多数の変更および代替の構成を考案することができる。本発明において開示されたシンク層の用途は、交点構造や等電位法には限定されず、スタックとして作製される、特にダイオードやトランジスタなどのような、縁部境界において漂遊磁界を有する、半導体によって作製される他の回路に適用することもできる。さらに、スピンバルブ構造はメモリへの応用だけに限定されない。全く同じ構造を、たとえばフィールドセンサおよび磁気読出しヘッドのために用いることもできる。それぞれの応用においては、当然のことながら、トンネル接合の特性（ＴＭＲ値、絶対抵抗、保磁力、スイッチング磁界等）の設計変更を必要とするであろうが、そのような設計変更は、限られた実験しかしない場合でも、当業者の能力の範囲内で十分に行うことができる。
【００４７】
本発明を、現時点で最も実用的で好ましいと思われる実施形態との関連において、図示し、個別にかつ詳細に説明したが、当業者には、特許請求の範囲に記載した本発明の原理および概念から逸脱することなく、多くの変更を行うことができることは明らかであろう。
【００４８】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．素子スタックをなすように作製して、磁界が該素子スタックの境界部において生成されるようにされた電子素子であって、
前記素子スタック内にあり、動作中に境界部において磁界を生成する少なくとも１つの磁性層と、
前記スタック内の第２の層として作製され、動作中に前記境界部における磁界を変更するためのシンク層
とを含む、電子素子。
２．メモリ素子であって、
センス層と、
ピン止め層と、
前記センス層と前記ピン止め層との間に配置された障壁層と、
前記ピン止め層に隣接して配置されたピニング層と、
前記メモリ素子内に配置され、前記センス層、前記ピン止め層および前記ピニング層の境界部における磁界の効果を減衰させるための磁気シンク層
とを含む、メモリ素子。
３．磁気メモリ素子のアレイであって、
複数のセンス線と、
前記アレイ内の各磁気メモリ素子に対して１つずつ存在する、複数のピン止め層と、
センス層と各ピン止め層との間に１つずつ配置される複数の障壁層と、
前記複数のセンス線に対して概ね垂直に延在し、前記ピン止め層の一部と少なくとも部分的に位置合わせされた複数のピニング層と、
前記アレイ内の前記磁気メモリ素子のうちの少なくとも１つと電磁的に伝導するように配置され、前記少なくとも１つの磁気メモリ素子に関連するワード線、ピン止め層およびピニング線の境界部における磁界の効果を変更するための少なくとも１つの磁気シンク層
とを含む、磁気メモリ素子のアレイ。
４．半導体基板上にスタック構成をなすように電子素子を作製する方法であって、
前記スタック内に、電磁的伝導性を有すると共に、動作中に縁部境界において磁界を生成する少なくとも１つの層を形成するステップと、
前記スタックに隣接し、動作中に前記磁界を変更するためのシンク層を形成するステップ
を含む、方法。
５．ボトム構造磁気メモリ素子を作製する方法であって、
基板上に磁気シンク層を形成するステップと、
前記磁気シンク層に隣接してピニング層を形成するステップと、
前記ピニング層に隣接してピン止め層を形成するステップと、
前記ピン止め層に隣接して障壁層を形成するステップと、
前記障壁層に隣接してセンス層を形成するステップ
を含み、前記磁気シンク層を用いて、前記センス層、前記ピン止め層および前記ピニング層の境界部における磁界の効果を変更する、方法。
６．トップ構造磁気メモリ素子を作製する方法であって、
ピニング層に隣接して基板上にセンス層を形成するステップと、
前記センス層に隣接して障壁層を形成するステップと、
ピン止め層に隣接してピン止め層を形成するステップと、
前記ピン止め層に隣接してピニング層を形成するステップと、
前記ピニング層上に磁気シンク層を形成するステップ
を含み、前記磁気シンク層を用いて、前記センス層、前記ピン止め層および前記ピニング層の境界部における磁界の効果を変更する、方法。
７．前記素子は磁気ランダムアクセスメモリセルから構成される、上項１乃至６のいずれかに記載の発明。
８．前記シンク層は前記素子の境界を超えて延在する上項１乃至６のいずれかに記載の発明。
９．前記シンク層は軟強磁性材料から構成される上項１乃至６のいずれかに記載の発明。
１０．前記素子は半導体ダイオードを含む、上項１または４に記載の発明。
【００４９】
本発明による磁気メモリ素子（磁気メモリデバイス）１００のような電気磁気素子（電気磁気デバイス）は、磁気抵抗応答においてオフセットを生じる境界部での漂遊磁界を構造化、減衰または除去するための手段１０４を含む。この素子は、第１の導電層（１０８，１１２）と、この第１の層に電磁的に結合されたシンク層１０４からなる減衰手段とから構成され、電気的動作中に第１の層（１０８，１１２）の境界における漂遊境界磁気抵抗オフセットを減衰させる。
【００５０】
【発明の効果】
本発明によれば、磁気トンネル接合素子内の強磁性層の縁部おいて生成される漂遊磁界を低減または排除する構造が提供される。
【図面の簡単な説明】
【図１】従来技術による磁気抵抗記憶素子の側断面図である。
【図２】本発明による磁気シンク層を含む磁気抵抗記憶素子の断面図である。
【図３】本発明による共通の磁気シンク層を共有する２つの磁気抵抗記憶素子の平面図である。
【図４】本発明による磁気シンク層を含む磁気抵抗記憶素子の別の実施形態の断面図である。
【図５】本発明による磁気シンク層を含む磁気抵抗記憶素子の別の実施形態の断面図である。
【図６】本発明による磁気シンク層を含む磁気抵抗記憶素子の別の実施形態の断面図である。
【図７】本発明による磁気シンク層を含む磁気抵抗記憶素子の別の実施形態の断面図である。
【図８】本発明の範囲内で実施されるような支援用の論理回路を有するメモリアレイの概略図である。
【図９】ａは、本発明によるシード層のオフセット効果を示す図であり、ｂは、従来技術と比較するための図である。
【符号の説明】
１００　磁気メモリ素子
１０２、１０４　シード層
１０６　ピニング層
１０８　ピン止め層
１１０　障壁層
１１２　センス層
１１８　導電性層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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