(57)【要約】　　　（修正有）【課題】横形バイポーラ・トランジスタの構造と方法を提供する。【解決手段】埋込みベース接点１２８が形成され、ベース１３８が井戸領域に形成される。井戸領域１４８が横形ＰＮＰ形トランジスタ内のコレクタ領域１９２を取囲んでいる。コレクタに対する接点及び強くドープされたエミッタ１９０が夫々コレクタ井戸及びベース井戸内に形成される。軽くドープされたコレクタ井戸が、コレクタ及びベースの間の空乏領域を作り、高い電圧での動作ができる。ベース／コレクタ接合がコレクタ井戸とベース井戸の接合になることにより、コレクタとエミッタの間隔が短縮される。短縮により、順バイアスされたベース／エミッタ接合から逆バイアスされたベース／コレクタ接合への担体の注入が大きくなる。横形ＰＮＰ形トランジスタの性能が改善される。ＢｉＣＭＯＳ処理に導入が容易で、他のバイポーラ処理と一緒にできる。【選択図】　　　図１５
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【特許請求の範囲】
【請求項１】
横型ＰＮＰトランジスタであって、
（ａ）上面を有するシリコン層、
（ｂ）前記シリコン層にある埋込みＮ＋領域、
（ｃ）前記埋込みＮ＋領域と前記上面の間に延びるＮベース領域、
（ｄ）前記埋込みＮ＋領域と前記上面の間に延び、前記Ｎベース領域と接するＰコレクタ領域、
（ｅ）前記上面にある前記Ｎベース領域にあるＰ＋エミッタ領域、
（ｆ）前記上面にある前記Ｐコレクタ領域にあるＰ＋コレクタ接点領域、
（ｇ）Ｐ＋エミッタ領域とＰ＋コレクタ接点領域の間にあり、前記上面の窪みに設けられ、前記Ｎベース領域と前記Ｐコレクタ領域の接合部の上に中心を置く分離領域とからなることを特徴とする前記横型ＰＮＰトランジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は集積回路の設計及び製造の分野に関する。更に具体的に云えば、この発明は集積回路にバイポーラ・トランジスタを製造する分野に関する。
【０００２】
【従来の技術及び課題】
集積回路で使われる寸法が小さい為、高圧動作に耐え得る部品を集積回路に作ることが困難である。その例は、ＣＭＯＳ集積回路装置と一体化した横形バイポーラ・トランジスタである。相補形ＭＯＳトランジスタと同じ集積回路内にあるバイポーラ・トランジスタは普通ＢｉＣＭＯＳと呼ばれている。ＢｉＣＭＯＳ製造方法は極めて複雑であり、この方法を簡単にしたり、或いは追加の処理工程を用いないで余分の能力が得られる様にすることが、貴重である。横形バイポーラ・トランジスタを含める場合が多いのは、他の方法に容易に集積することができるからである。
【０００３】
横形バイポーラ・トランジスタは、接点又はソース／ドレインに対する拡散部をコレクタ及びエミッタとして使い、反対導電型の井戸をベース領域として使うことによって形成するのが普通である。井戸に対する接点が埋込み接点領域によって得られるが、これは更に品質の高い縦型トランジスタに普通使われている。
【０００４】
この方法は、横形トランジスタを製造するのに余分の工程を必要とせず、横形トランジスタは縦形トランジスタに対して反対導電型にすることができる様にする。例えば、ＮＰＮ形縦型トランジスタを使ってＰＮＰ形横形トランジスタを作ることができる。然し、従来の形式では、最適な動作特性が得られない。エミッタとコレクタとの間のベースの隔たりが、集積回路に於ける最低のフィールド酸化物の寸法によって定まる。更に、トランジスタの高圧動作が非常に限られている。
【０００５】
【課題を解決するための手段及び作用】
ここで説明するこの発明の実施例は、集積回路に高圧横形バイポーラ・トランジスタを容易に取入れる構造及び方法になる。埋込みベース接点が形成され、ベース自体が集積回路内の井戸領域で形成される。反対にドープされた井戸領域が、横形ＮＰＮ形トランジスタのコレクタ領域を取巻く様に形成される。このコレクタ井戸はベース井戸とは反対の導電型で形成される。その後、コレクタに対する接点及び著しくドープされたエミッタが、夫々コレクタ井戸及びベース井戸の中に形成される。更に軽くドープされたコレクタ井戸が、コレクタ及びベースの間の厚手の空乏領域となり、こうして一層高い電圧での動作ができる様にする。
【０００６】
ベース／コレクタ接合が、コレクタ井戸とベース井戸の接合に移動することにより、コレクタ及びエミッタの間の間隔が短縮される。この間隔が短縮されたことにより、順バイアスされたベース／エミッタ接合から逆バイアスされたベース／コレクタ接合への担体の注入が一層多くなる。この為、横形ＰＮＰ形トランジスタの性能が改善される。この構造は標準的なＢｉＣＭＯＳ処理に取入れるのが容易であり、他のバイポーラ処理と一緒にすることができる。
【０００７】
上記並びにその他の利点がバイポーラ・トランジスタ構造で達成される。この構造は、第１の導電型の基板と、該第１の導電型とは反対の第２の導電型の、基板の表面から隔たっている埋込みドープ領域と、第１の導電型の、基板内に形成され、表面から埋込みドープ領域間で伸びる第１の井戸領域と、第２の導電型の、基板内に形成され、表面から埋込み領域まで伸びると共に第１の井戸領域に接する第２の井戸領域と、ベース接点として作用する、埋込みドープ領域に対する電気接点と、表面で第１の井戸内に形成されていて、第１の導電型を有する、コレクタ接点として作用する第１のドープ領域と、第１の導電型を有する、表面で第２の井戸内に形成され、エミッタとして作用する第２のドープ領域とを有するバイポーラ・トランジスタ構造である。
【０００８】
更に、上記利点並びにその他の利点が、ＢｉＣＭＯＳ集積回路内にバイポーラ・トランジスタを形成する方法によって達成される。この方法は、第１の導電型の基板を用意し、第１の導電型とは反対の第２の導電型の、基板の表面から隔たる様に形成され、基板内の他の埋込みドープ領域の形成と一緒に形成される埋込みドープ領域を形成し、第１の導電型を有し、表面から埋込みドープ領域まで伸びる様に基板内に第１の井戸領域を形成し、該第１の井戸領域は、第１の導電型を有しその中に他のトランジスタを形成する為の他の井戸領域の形成と一緒に形成され、第２の導電型を有し、表面から埋込み領域まで伸びると共に第１の井戸領域に接する様に基板内に第２の井戸領域を形成し、該第２の井戸領域は、第２の導電型を有しその中に他のトランジスタを形成する為の他の井戸領域の形成と一緒に形成され、ベース接点として作用する、埋込みドープ領域に対する電気接点を形成し、第１の導電型を有し、コレクタ接点として作用する第１のドープ領域を前記表面で第１の井戸内に形成し、該第１のドープ領域は、他のトランジスタに対するソース及びドレインとして作用する他のドープ領域を基板内に形成するのと一緒に形成され、第１の導電型を有し、エミッタとして作用する第１のドープ領域を前記表面で第２の井戸内に形成し、該第１のドープ領域は、他のトランジスタに対するソース及びドレインとして作用する他のドープ領域を基板内に形成するのと一緒に形成される工程を含む。
【０００９】
この発明は以下詳しく説明する特定の実施例から、最もよく理解されよう。これらの実施例が図面に示されている。
【００１０】
【実施例】
図１Ａ乃至１５Ａは、この発明の色々な面を用いてＢｉＣＭＯＳ集積回路を製造するのに必要な処理工程を示す簡略側面図である。
【００１１】
図１Ａについて説明すると、ここで説明する製造方法の出発材料は、約１０Ω−ｃｍの導電度にＰ形にドープされた＜１００＞配向の結晶シリコンである。これが図１Ａに示す基板１０である。二酸化シリコン層１２が、約９００℃の温度で約２５０分間、Ｏ２の雰囲気内での熱酸化により、基板１０の表面の上に形成される。二酸化シリコン層１２はこの後普通の写真製版技術を用いてパターン決めし、図１Ａに示す構造にする。この後、図１Ａの構造は、約４０キロ電子ボルトのエネルギ及び約３×１０１５イオン／ｃｍ２の密度を持つアンチモン・イオンの様なＮ形イオンのイオン打込みにかけられる。このイオン打込みが図１Ａに示すＮ形領域１６，１８を作る。この後、図１Ａの構造は蒸気の雰囲気内での熱酸化にかけられ、５０００Ａの二酸化シリコンを成長させる。この酸化工程が、図２Ａに示す二酸化シリコン層２０を作る。更に、Ｎ＋形にドープされた領域１６及び１８が、基板１０内に追いやられ、アニールされる。
【００１２】
その後、ＨＦ２のエッチャントを用いて、二酸化シリコン層２０を除去する。
【００１３】
この後、図３Ａに示す残りの構造は約４×１０１２イオン／ｃｍ２の密度まで、硼素イオンのイオン打込みにかけられる。このイオン打込みが図３Ａに示すＰ形領域２４，２６，２８を作る。図３Ａの構造の表面を平面状にし、基板１０の表面の上にこの後真性シリコン・エピタキシャル層３０が形成される。こうしてできる構造が図４Ａに示されている。図４Ａの構造を作るのに使ったのと同じ工程を用いて、サブベース接続部１２８及びエピタキシャル層３０を含む図４Ｂの構造が作られる。
【００１４】
平面度が一層高くて改良された構造となる埋込みドープ領域１６，１８，２４，２６，２８，１２８を形成する方法は、この出願の被譲渡人に譲渡された、１９８８年１０月３１日に出願された係属中の米国特許出願通し番号第２６５，０７４号に記載されている。ここでこれを引用する。
【００１５】
図４Ａの構造の表面の上に、約９００℃の温度で約６０分間、Ｏ２の雰囲気での熱酸化により二酸化シリコン層３２が形成される。この構造が図５Ａに示されている。次に、低圧化学反応気相成長を用いて、窒化シリコン層３４が約１０００Ａの厚さに形成される。次に、普通の写真製版技術を用いて、窒化シリコン層３４をパターン決めして、図５Ａに示す構造にする。この後、図５Ａの構造は、約７０及び３５０キロ電子ボルトのエネルギを持つと共に、何れも約２．２×１０１２イオン／ｃｍ２の密度を持つ燐イオンのイオン打込みにかける。このイオン打込みが図５Ａに示すＮ形領域３６及び３８を形成する。
【００１６】
この後、図５Ａの構造は、約９００℃で約１９０分間、蒸気の雰囲気内での熱酸化にかけられる。これが、図６Ａに示す厚手の二酸化シリコン領域４０及び４２を形成する。この後、図６Ａの構造は、約５０キロ電子ボルトのエネルギ及び約１×１０１２イオン／ｃｍ２の密度を持つ硼素イオンのイオン打込みにかける。このイオン打込みが図６Ａに示すＰ形領域４４，４６，４８を形成する。図６Ａの構造の表面を平面状にし、約１１００℃の温度で約２５０分間、Ｎ２／Ｏ２の雰囲気内でのアニール工程を使って、拡散部３６，３８，４４，４６，４８を内方に追いやる。こうしてできる構造が図７Ａに示されている。図５Ａ乃至７Ａについて述べたのと同じ処理工程を用いて、図７Ｂに示す様にコレクタ井戸１４８及びベース井戸１３８が形成される。こう云う工程を用いて隔離領域１４６も形成される。
【００１７】
その後、図７Ａの構造の表面の上に、Ｏ２の雰囲気内で、図８Ａに示す様に二酸化シリコン層５０を熱成長させる。窒化シリコン層５２が二酸化シリコン層５０の表面の上に形成され、パターン決めされて、図８Ａに示す構造となる。この後、この構造は約９００℃で約５００分間、蒸気の雰囲気内での熱酸化工程にかけて、図８Ａに示す様に約７０００Ａの厚さまで二酸化シリコン領域５４を形成する。二酸化シリコン層５０及び厚手の二酸化シリコン領域５４は、図８Ａについて述べたのと同じ酸化工程を用いて、図８Ｂに示す様に形成される。
【００１８】
この後、高温の燐酸中の湿式化学エッチングを用いて、窒化シリコン層５２を除去する。その後、図８Ａの構造の表面の上に、図９Ａに示す様にフォトレジスト層５６を形成する。フォトレジスト層５６は、約３００キロ電子ボルトのエネルギ及び１５０キロ電子ボルトのエネルギで、何れも約１×１０１６原子／ｃｍ２の密度を持つ燐イオンを打込む時の厚手のイオン打込みマスクとなる位の厚さに選ばれる。このイオン打込みがアニールした時、図９Ａに示すＮ＋形接点領域５８を形成する。マスク層５６が図９Ｂに示す様にも作られ、この為イオン打込みが図９Ｂに示すＮ＋接続部１５８を形成する。
【００１９】
この後、普通の液体除去方法を用いて、マスク層５６を除去する。次に、図９Ａの構造の表面に、図１０Ａに示す様に窒化シリコン層６０を形成する。窒化シリコン層６０をパターン決めし、エッチングして、Ｎ形井戸３６の上方にある二酸化シリコン層５０の表面を露出する。その後、二酸化シリコン層６４を熱酸化によって成長させる。二酸化シリコン層６４は約１４００Ａの厚さに成長させる。この構造を約６×１０１３イオン／ｃｍ２の密度及び約４０キロ電子ボルトのエネルギを持つ硼素イオンのイオン打込みにかける。この打込みの部分をアニールして、図１０Ａに示すＰ形領域６２を形成する。
【００２０】
その後、高温の燐酸中の湿式化学エッチングを用いて、窒化シリコン層６０を除去する。フォトマスク（図面に示していない）を形成し、パターン決めして、二酸化シリコン層６４の上面の一部分を露出する。その後、反応性イオン・エッチングを用いて、二酸化シリコン層６４の露出部分を除去する。次にフォトマスク（図面に示していない）を除去し、図１１Ａの構造の表面の上に多結晶シリコン層６６を形成する。多結晶シリコン層６６は、イオン打込み、その場所でのドーピング又は任意のその他の適当な方法の様な幾つか随意選択で選べる方法の内の一つを用いて、Ｎ＋＋形にドープされる。次に多結晶シリコン層６６をパターン決めして、図１２Ａに示すベース接点６８、ゲート７２及びゲート７４を作る。この方法では、多結晶シリコン層６６からのドーピングの一部分が、Ｐ形領域６２の所で基板１０の表面に拡散し、Ｎ＋＋形エミッタ７６を形成する。
【００２１】
次に図１２Ａの構造の表面の上に、図１３Ａに示す様に二酸化シリコン層７８を形成する。窒化シリコンの様な材料で構成された適当なエッチング・マスク８０が二酸化シリコン層７８の表面の上に形成される。エッチ・マスク８０及び二酸化シリコン層７８をパターン決めしてエッチングし、ゲート７４によって覆われていないＰ形井戸４８の表面を露出する。エッチ・マスク８０及び二酸化シリコン層７８の除去は、ＣＨＦ３エッチャント内での反応性イオン・エッチングを用いた異方性エッチングによって行なわれる。この為、二酸化シリコン層７８の一部分が側壁二酸化シリコン層８２として残る。その後、１５０キロ電子ボルトのエネルギ及び約３×１０１５イオン／ｃｍ２の砒素のイオン打込みを実施する。このイオン打込み部をアニールして、図１４Ａに示すソース・ドレイン領域８４を形成する。
【００２２】
この後、エッチ・マスク８０を除去し、図１５Ａに示す様に第２のエッチ・マスク８６を形成する。その後、普通の写真製版技術を用いてエッチ・マスク８６をパターン決めし、図１５Ａに示す様に、エッチ・マスク８６に対する構造を作る。次に、エッチ・マスク８６を使って二酸化シリコン層７８及び二酸化シリコン層５０及び６４をエッチし、ベース接点６８及びゲート７２の構造によって覆われていないＮ形井戸３６及び３８の表面を露出する。次に、図１５Ａの構造を、約７０キロ電子ボルトのエネルギ及び約３×１０１５イオン／ｃｍ２の密度を持つ硼素イオンのイオン打込みにかける。これが図１５Ａに示すＰ＋形ソース・ドレイン領域９０及びベース接点領域９２を形成する。更に、二酸化シリコン層７８のエッチングが異方性プロセスを用いて実施されるから、側壁二酸化シリコン領域８８がベース接点６８及びゲート７２の側面上に残る。
【００２３】
この為、ＮＰＮトランジスタ９４、Ｐチャンネル形トランジスタ９６及びＮチャンネル形トランジスタ９８が作られる。ベース接点６８、ゲート７２，７４、ソース・ドレイン領域８４、ソース・ドレイン領域９０及びベース接点領域９２の表面のシリサイド化の様な追加の工程を実施して、こうしてできた構造の導電度を更によくすることができる。
【００２４】
図１０Ａ乃至１５Ａについて述べた処理工程の間、図９Ｂの構造は種々のマスク層によって保護されている。マスク層８６は図１５Ｂに示す様に作られて、コレクタ井戸１４８及びベース井戸１３８の表面に硼素イオンのイオン打込みができる様にする。このイオン打込みは、図１５Ａについて述べたのと同じ打込みであり、コレクタ接点領域１９２及びエミッタ領域１９０を形成する。集積回路内に形成される他の装置と同じ様に、追加の金属層（図面に示していない）を使って、ベース接点１５８及びコレクタ接点１９２及びエミッタ１９０と接触させ、集積回路内の他の装置との相互接続をする。この為、横形ＰＮＰ形トランジスタ１９４が形成され、Ｐ＋形領域１９０がエミッタとして作用し、Ｎ形領域１３８がベースとして作用し、Ｐ形領域１４８がコレクタとして作用する。コレクタ／ベース界面がＰ形井戸１４８及びＮ形井戸１３８の接合部にある。これらの２つの領域は軽くドープされている。この為、ベース／コレクタ接合を逆バイアスするのが普通のバイアス方式であるが、これによってベース又はコレクタの一方が強くドープされていた場合よりも、一層厚手の空乏領域が形成される。これは普通の構造よりも降伏電圧の閾値を一層高くする。更に、ベース／コレクタ接合が従来の横形トランジスタよりもベース／エミッタ接合に一層接近しているから、トランジスタ１９４は利得が一層大きくなり性能が一層高くなる。更に、トランジスタ１９４は、トランジスタ９４，９６，９８を形成するのに使われる以外の余分の処理工程を使わずに形成される。
【００２５】
この発明の特定の実施例を説明したが、これはこの発明の範囲を制限するものと解してはならない。以上の説明から当業者には、この発明の色々な実施例が考えられよう。この発明は特許請求の範囲の記載のみによって限定されるものである。
【００２６】
以上の説明に関連して、この発明は下記の実施態様を有する。
【００２７】
（１）第１の導電型を有する基板と、該第１の導電型とは反対の第２の導電型であって、前記基板の表面から隔たっている埋込みドープ領域と、前記第１の導電型であって、前記基板内に形成され、前記表面から埋込みドープ領域まで伸びる第１の井戸領域と、前記第２の導電型であって、前記基板内に形成され、前記表面から前記埋込み領域まで伸びると共に、前記第１の井戸領域と接する第２の井戸領域と、ベース接点として作用する、前記埋込みドープ領域に対する電気接点と、前記第１の導電型を有し、前記表面で前記第１の井戸内に形成され、コレクタ接点として作用する第１のドープ領域と、前記第１の導電型を有し、前記表面で第２の井戸の中に形成され、前記埋込みドープ領域から実質的に隔たっていて、エミッタとして作用する第２のドープ領域とを有するバイポーラ・トランジスタ。
【００２８】
（２）（１）項に記載したバイポーラ・トランジスタに於いて、電気接点が、第２の導電型を持っていて、表面から埋込みドープ領域まで伸びる第３のドープ領域で構成されているバイポーラ・トランジスタ。
【００２９】
（３）（１）項に記載したバイポーラ・トランジスタに於いて、第１及び第２のドープ領域の間で前記表面に形成された誘電体層を有するバイポーラ・トランジスタ。
【００３０】
（４）（１）項に記載したバイポーラ・トランジスタに於いて、第１の導電型がＰ形であり、第２の導電型がＮ形であるバイポーラ・トランジスタ。
【００３１】
（５）（１）項に記載したバイポーラ・トランジスタに於いて、基板が結晶シリコンで構成されるバイポーラ・トランジスタ。
【００３２】
（６）バイポーラ・トランジスタを形成する方法に於いて、第１の導電型を有する基板を用意し、該第１の導電型とは反対の第２の導電型を有し、基板の表面から隔たった埋込みドープ領域を形成し、前記第１の導電型を有し、前記表面から前記埋込みドープ領域まで伸びる様に前記基板内に第１の井戸領域を形成し、前記第２の導電型であって、前記表面から前記埋込み領域まで伸びると共に、前記第１の井戸領域に接する様に前記基板内に第２の井戸領域を形成し、前記埋込みドープ領域に対する電気接点をベース接点として作用する様に形成し、前記第１の導電型を有し、前記表面で前記第１の井戸内に、コレクタ接点として作用する第１のドープ領域を形成し、前記第１の導電型を有し、前記表面で前記第２の井戸内にエミッタとして作用する第２のドープ領域を形成する工程を含む方法。
【００３３】
（７）（６）項に記載した方法に於いて、電気接点が第２の導電型を持っていて、表面から埋込みドープ領域まで伸びる第３のドープ領域で構成される方法。
【００３４】
（８）（６）項に記載した方法に於いて、第１及び第２のドープ領域の間で表面に形成された誘電体層を含む方法。
【００３５】
（９）（６）項に記載した方法に於いて、第１の導電型がＰ形であり、第２の導電型がＮ形である方法。
【００３６】
（１０）（６）項に記載した方法に於いて、基板が結晶シリコンで構成される方法。
【００３７】
（１１）ＢｉＣＭＯＳ集積回路内にバイポーラ・トランジスタを形成する方法に於いて、第１の導電型を持つ基板を用意し、該第１の導電型とは反対の第２の導電型を持つ埋込みドープ領域を前記基板の表面から隔たる様に形成し、該埋込みドープ領域は前記基板内に他の埋込みドープ領域を形成するのと一緒に形成され、前記第１の導電型を持ち、前記表面から埋込みドープ領域まで伸びる様に第１の井戸領域を基板内に形成し、該第１の井戸領域は、前記第１の導電型を持っていてその中に他のトランジスタを形成する為に作られる他の井戸領域の形成と一緒に形成され、前記第２の導電型を持っていて、前記表面から埋込み領域まで伸びると共に、前記第１の井戸領域に接する第２の井戸領域を基板内に形成し、該第１の井戸領域は、前記第２の導電型を持っていてその中に他のトランジスタを形成する為の別の井戸領域の形成と一緒に形成され、ベース接点として作用する、前記埋込みドープ領域に対する電気接点を形成し、前記第１の導電型を持ち、コレクタ接点として作用する第１のドープ領域を前記表面で第１の井戸内に形成し、該第１のドープ領域は、他のトランジスタに対するソース及びドレインとして作用する他のドープ領域を基板内に形成のと一緒に形成され、前記第１の導電型を持っていてエミッタとして作用する第２のドープ領域を前記表面で第２の井戸内に形成し、該第２のドープ領域は、他のトランジスタのソース及びドレインとして作用する他のドープ領域を前記基板内に形成するのと一緒に形成される工程を含む方法。
【００３８】
（１２）（１１）項に記載した方法に於いて、前記電気接点が、第２の導電型を持っていて、表面から埋込みドープ領域まで伸びる第３のドープ領域で構成される方法。
【００３９】
（１３）（１１）項に記載した方法に於いて、前記第１及び第２のドープ領域の間で表面に形成された誘電体層を有する方法。
【００４０】
（１４）（１１）項に記載した方法に於いて、第１の導電型がＰ形であり、第２の導電型がＮ形である方法。
【００４１】
（１５）（１１）項に記載した方法に於いて、基板が結晶シリコンで構成される方法。
【００４２】
（１６）ここで説明するこの発明の実施例は、集積回路内に高圧横形バイポーラ・トランジスタ１９４を容易に取入れる為の構造と方法を供する。埋込みベース接点１２８が形成され、ベース１３８それ自体が集積回路内の井戸領域で形成される。反対にドープされた井戸領域１４８が横形ＰＮＰ形トランジスタ内のコレクタ領域１９２を取囲む様に形成される。このコレクタ井戸１４８はベース井戸とは反対の導電型で形成される。その後、コレクタに対する接点及び強くドープされたエミッタ１９０が夫々コレクタ井戸及びベース井戸内に形成される。更に軽くドープされたコレクタ井戸が、コレクタ及びベースの間の厚手の空乏領域を作り、こうして一層高い電圧での動作ができる様にする。ベース／コレクタ接合の位置がコレクタ井戸とベース井戸の接合になることにより、コレクタとエミッタとの間の間隔が短縮される。この様に間隔が短縮されることにより、順バイアスされたベース／エミッタ接合から逆バイアスされたベース／コレクタ接合への担体の注入が一層大きくなる。この為、横形ＰＮＰ形トランジスタの性能が改善される。この構造は、標準的なＢｉＣＭＯＳ処理に取入れるのが容易であり、他のバイポーラ処理と一緒にすることができる。
【図面の簡単な説明】
【図１】図１Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図２】図２Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図３】図３Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図４】図４Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。図４Ｂはこの発明の実施例を製造するのに必要な処理工程を示す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法のなかでも適正な場所を示している。
【図５】図５Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図６】図６Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図７】図７Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。図７Ｂはこの発明の実施例を製造するのに必要な処理工程を示す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法のなかでも適正な場所を示している。
【図８】図８Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。図８Ｂはこの発明の実施例を製造するのに必要な処理工程を示す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法のなかでも適正な場所を示している。
【図９】図９Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。図９Ｂはこの発明の実施例を製造するのに必要な処理工程を示す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法のなかでも適正な場所を示している。
【図１０】図１０Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図１１】図１１Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図１２】図１２Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図１３】図１３Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図１４】図１４Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。
【図１５】図１５Ａはバイポーラ及び相補形ＭＯＳ装置を製造するのに使われる処理工程を示す簡略側面図。図１５Ｂはこの発明の実施例を製造するのに必要な処理工程を示す簡略側面図で、図１Ａ乃至１５Ａについて述べた方法のなかでも適正な場所を示している。
【符号の説明】
１０　基板
１６，１８　ドープ領域
１３８　ベース井戸
１４０　コレクタ井戸
１９０　エミッタ井戸
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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