(57)【要約】【課題】高電圧生成回路が出力する昇圧電圧のオーバシュートやリップルを削減する。【解決手段】高電圧生成回路１１０は、オシレータ回路１０と、昇圧回路１２と、リミッタ回路１００と、制御信号生成回路１２０とを備えている。リミッタ回路１００には、可変抵抗Ｒ１と抵抗Ｒ２の電流パスに加えて、可変抵抗Ｒ３による電流パスが設けられている。この可変抵抗Ｒ３の抵抗値を、生成する昇圧電圧ＶＰＰの設定値に応じて変更することにより、昇圧電圧ＶＰＰのオーバシュートやリップルを削減する。【選択図】  図１
2004259405.tif 000002
【特許請求の範囲】
【請求項１】
第１の電圧が供給され、この第１の電圧より高い第２の電圧を生成して出力する、昇圧回路と、
前記昇圧回路に駆動信号を出力する、昇圧駆動回路と、
前記昇圧回路から出力された前記第２の電圧が所定レベルになったことを検知して、前記昇圧制御回路の駆動信号の出力を停止させるフラグ信号を前記昇圧駆動回路に出力する、第１の制御回路と、
前記昇圧回路から出力された前記第２の電圧の設定値に応じて、第２の電圧の電流量を制御する、第２の制御回路と、
を備えることを特徴とする高電圧生成回路。
【請求項２】
前記第２の制御回路は、前記第１の制御回路で消費される消費電流が、前記第２の電圧の設定値に依らずに一定になるように制御する、ことを特徴とする請求項１に記載の高電圧生成回路。
【請求項３】
前記第２の制御回路は、前記昇圧回路の供給能力が、前記第２の電圧の設定値に依らずに一定になるように制御する、ことを特徴とする請求項１に記載の高電圧生成回路。
【請求項４】
前記第２の制御回路は、前記第１の制御回路で消費される消費電流と前記昇圧回路の供給能力との双方が、前記第２の電圧の設定値に依らずに一定になるように制御する、ことを特徴とする請求項１に記載の高電圧生成回路。
【請求項５】
前記第２の制御回路は、前記第２の制御回路で消費される消費電流と前記昇圧回路の供給能力との和が、前記第２の電圧の設定値に依らずに一定になるように制御する、ことを特徴とする請求項１に記載の高電圧生成回路。
【請求項６】
前記第２の制御回路は、昇圧回路から出力された前記第２の電圧と、第３の電圧との間に接続された可変抵抗を備え、前記第２の電圧の設定値に応じて、この可変抵抗の抵抗値を変化させる、ことを特徴とする請求項１に記載の高電圧生成回路。
【請求項７】
前記第３の電圧はグランドである、ことを特徴とする請求項６に記載の高電圧生成回路。
【請求項８】
前記第３の電圧は、グランドより高く、前記第２の電圧より低い電圧である、ことを特徴とする請求項６に記載の高電圧生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高電圧生成回路に関し、特に、昇圧電圧のオーバシュートやリップルを削減した高電圧生成回路に関する。
【０００２】
【従来の技術】
ＮＡＮＤ型フラッシュメモリ等の半導体装置においては、異なる複数の電圧を必要としており、特に、供給される電源電圧より高い電圧を必要とする。このため、このような半導体装置においては、供給された電源電圧よりも高い電圧を生成する高電圧生成回路が必要となる。
【０００３】
図２０は、従来の高電圧生成回路５の回路構成の一例を示した図である。この図２０に示すように、高電圧生成回路５はオシレータ回路１０と、昇圧回路１２と、リミッタ回路１４とを備えて構成されている。オシレータ回路１０は、昇圧回路１２のポンピングをするためのポンピングパルスを生成する回路である。昇圧回路１２は、このポンピングパルスを受けて、電源電圧から昇圧電圧ＶＰＰを生成する回路である。つまり、オシレータ回路１０からのポンピングパルスを駆動信号として、昇圧回路１２は駆動する。リミッタ回路１４は、昇圧電圧ＶＰＰが所定レベルより高くなったことを検知して、フラグ信号ＦＬＧを出力し、このフラグ信号ＦＬＧによって、オシレータ回路１０のポンピングパルスの出力をオン／オフ制御する回路である。リミッタ回路１４のフラグ信号ＦＬＧによるオン／オフにより、昇圧電圧ＶＰＰは所定のレベルにリミットされる。
【０００４】
図２１は２相式の昇圧回路１２の具体的回路構成の一例を示す図であり、そのポンピングパルスを図２２に示す。図２３は４相式の昇圧回路１２の具体的回路構成の一例を示す図であり、そのポンピングパルスを図２４に示す。どちらも基本的動作としては、キャパシタを電源電圧で立ち上げ、容量カップリングによって昇圧回路１２の内部ノードの電圧を順次上げていくことにより、高電圧を生成する。
【０００５】
すなわち、図２１に示す昇圧回路１２では、Ｎ型のＭＯＳトランジスタＴｒ１、Ｔｒ２、Ｔｒ３が直列に接続されており、ＭＯＳトランジスタＴｒ２、Ｔｒ３のゲート端子には、それぞれ、キャパシタＣ１が接続されている。そして、このキャパシタＣ１を介して、ＭＯＳトランジスタＴｒ２には、ポンピングパルスφ１が入力され、ＭＯＳトランジスタＴｒ３には、ポンピングパルスφ２が入力される。そして、図２２に示すように、ポンピングパルスφ１とφ２が交互にハイレベルになることにより、供給電圧が順次昇圧されていき、昇圧電圧ＶＰＰとして出力される。
【０００６】
図２３に示す昇圧回路１２では、Ｎ型のＭＯＳトランジスタＴｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７と、キャパシタＣ２、Ｃ３、Ｃ４が、図示のように接続されている。そして、キャパシタＣ３にポンピングパルスφ３が入力され、ＭＯＳトランジスタＴｒ５のゲート端子にキャパシタＣ２を介してポンピングパルスφ４が入力され、キャパシタＣ４にポンピングパルスφ５が入力され、ＭＯＳトランジスタＴｒ６のゲート端子にキャパシタＣ２を介してポンピングパルスφ６が入力される。そして、図２４に示すようなタイミングでポンピングパルスφ３〜φ６がハイレベル／ローレベルになることにより、供給電圧が順次昇圧されていき、昇圧電圧ＶＰＰとして出力される。
【０００７】
図２５は、リミッタ回路１４のフラグ信号のオン／オフ制御によって、昇圧電圧ＶＰＰを所定レベル（昇圧電圧検知レベル）に制御した場合の昇圧電圧ＶＰＰの波形を示すグラフである。昇圧回路１２の特性として、２相ポンプにしても４相ポンプにしてもポンピングパルスの立ち上がりで電源電圧、昇圧回路の容量、転送トランジスタのしきい値などで決まる電荷量が昇圧回路１２から供給される。この供給される昇圧電圧ＶＰＰはリミッタ回路１４のオン／オフの応答をどんなに速くしても、ポンピングパルスの立ち上がり時にピーク電圧となって出力されてしまう。このため、図２５に示すように、昇圧電圧ＶＰＰに、ある程度のオーバーシュートやリップルを発生してしまう。このオーバーシュートやリップルの量は、昇圧回路１２の供給電荷量、昇圧電圧ＶＰＰを出力するノードに繋がる寄生抵抗と負荷容量、並びに、リミッタ回路１４の垂れ流し電流量などによって決まる。したがって、これらを最適なレベルに設定すればオーバーシュートやリップルは押さえられるはずである。
【０００８】
しかし、通常の設計では、昇圧電圧ＶＰＰが所定の値まで立ち上がらないと非常に困るため、ワーストな条件であっても昇圧電圧ＶＰＰが十分立ち上がるように、高電圧生成回路を設計する。このワーストな条件としては、例えば、高電圧生成回路に供給される電源電圧を定格の最高電圧にする、昇圧電圧ＶＰＰを定格の最小電圧にする、温度は高温にする、トランジスタのしきい値は深めにする等々である。
【０００９】
しかし、このような状況で設定された高電圧生成回路は、通常使用される一般的条件においては、リップルが非常に大きいものとなってしまう。このような背景から、オーバーシュートやリップルを押さえる対策として、ポンピングパルスをクランプされた電圧にすることで、電源電圧に対する依存性をなくす方法や、昇圧電圧検知レベルよりも若干低い第２の検知レベルを設け、このレベル以上ではポンプの昇圧能力を小さくする方法などが提案されている（特許文献１、特許文献２参照）。
【００１０】
【特許文献１】
特開２０００−１４９５８２号公報
【特許文献２】
特開２００２−２１８７４０号公報
【００１１】
【発明が解決しようとする課題】
図２６は、昇圧回路１２の供給能力特性を示すグラフである。横軸は昇圧電圧ＶＰＰを示しており、縦軸は供給電流を示している。これは昇圧電圧ＶＰＰの出力電圧を横軸の昇圧電圧に設定した場合に、昇圧回路１２からは、どの程度の電流を供給できるかを示したもので、昇圧電圧ＶＰＰに対する昇圧回路１２の供給能力を示している。このグラフから分かるように、昇圧電圧ＶＰＰが低いほど供給能力は高く、昇圧電圧ＶＰＰが高いほど供給能力は低くなる。
【００１２】
図２７は、リミッタ回路１４の消費電流特性を示すグラフである。リミッタ回路１４の消費電流とは、即ち昇圧電圧ＶＰＰから接地ノードに流す垂れ流し電流を指しており、昇圧電圧ＶＰＰを下げるための唯一の電流である。この垂れ流し電流は、昇圧開始時においては、昇圧回路１２から出力された供給電流をリークするため昇圧の妨げとなるが、一旦立ち上がった後は昇圧回路１２をオフしたときの昇圧電圧ＶＰＰを下げるための重要な電流となる。通常この垂れ流し電流は昇圧時に支障がないように、昇圧回路１２の供給能力の１／１０程度に設定される。
【００１３】
図２８は、従来のリミッタ回路１４の回路構成を示す図である。この図２８から分かるように、リミッタ回路１４では、抵抗Ｒ１と抵抗Ｒ２とで分割したノードの電圧ＶＭＯＮと、基準電圧Ｖｒｅｆ（例えば、１．２Ｖ）との比較によって、フラグ信号ＦＬＧを生成する。このため、昇圧電圧ＶＰＰが高いほど、消費電流は多くなる。このことは図２８に示したリミッタ回路１４から導出される次の式から分かる。
ＶＰＰ  ＝  Ｖｒｅｆ  ＋  Ｒ２・Ｉ    …（１）
Ｉ  ＝  Ｖｒｅｆ  ／  Ｒ１        …（２）
ここで、電流Ｉは昇圧電圧ＶＰＰからグランドＧＮＤに向けて流れる電流であり、抵抗Ｒ２、Ｖｒｅｆは一定であり、抵抗Ｒ１を可変にする。式（１）からＶＰＰを高くするためには、電流Ｉを大きくする必要がある。したがって昇圧電圧ＶＰＰが高いほど、電流Ｉによる消費電流は多くなる。
【００１４】
これまで、昇圧回路１２の供給能力とリミッタ回路１４の消費電流について、昇圧電圧ＶＰＰの設定レベルに対する依存性を考察してきた。これまでの説明から分かるように、高電圧生成回路を設計する場合、ワースト条件である最高電圧に昇圧電圧ＶＰＰの供給能力を設定する。このため、昇圧電圧ＶＰＰが最低電圧で動作する場合には、昇圧回路１２の供給能力は、図２６に示すように高くなるが、リミッタ回路１４の消費電流は、図２７に示すように小さくなる。したがって、上述したように、たとえ特許文献１のように電源電圧依存性をなくしたとしても、また、特許文献２のように第２の検知レベルによる供給能力切り替えの対策を行ったとしても、昇圧電圧ＶＰＰの設定値が低い場合には、昇圧電圧ＶＰＰの設定レベルを下げることによる供給能力の上昇と、リミッタ回路１４の消費電流低下の影響によって、オーバーシュートやリップルは増大してしまう。すなわち、昇圧回路１２の供給能力が向上することにより、その分、オーバシュートやリップルは増大してしまい、リミッタ回路１４の消費電流が低下することにより、その分、オーバシュートリップルは増大してしまう。
【００１５】
そこで本発明は、前記課題に鑑みてなされたものであり、昇圧電圧の設定値に拘わらず、昇圧電圧のオーバシュートやリップルをできるだけ削減した高電圧生成回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る高電圧生成回路は、第１の電圧が供給され、この第１の電圧より高い第２の電圧を生成して出力する、昇圧回路と、前記昇圧回路に駆動信号を出力する、昇圧駆動回路と、前記昇圧回路から出力された前記第２の電圧の電流量を、前記第２の電圧の設置値に応じて変化させるとともに、前記昇圧回路の出力する電圧が前記第２の電圧の設定値を超えた場合には、前記昇圧制御回路の駆動信号の出力を停止させるフラグ信号を前記昇圧駆動回路に出力する、制御回路と、を備えることを特徴とする。
【００１７】
【発明の実施の形態】
〔第１実施形態〕
第１実施形態は、リミッタ回路の消費電流の設定レベル依存性を、昇圧回路の供給能力依存性に対して補償するようにすることによって、高電圧生成回路の供給能力を一定にするようにしたものである。より詳しくを、以下に説明する。
【００１８】
図１は、本実施形態に係るリミッタ回路１００の回路構成の一例を示す図である。この図１に示すように、本実施形態に係るリミッタ回路１００においては、図２８に示したリミッタ回路１４に対して、新たに可変抵抗Ｒ３で構成されたリークパスが追加されている。より詳しく説明すると、昇圧電圧ＶＰＰとグランドＧＮＤとの間に、可変抵抗Ｒ１と抵抗Ｒ２が直列に接続されている。この可変抵抗Ｒ１と抵抗Ｒ２との間のノードの電圧ＶＭＯＮは、オペアンプＯＰの第１入力端子に入力されている。また、オペアンプＯＰの第２入力端子には、基準電圧Ｖｒｅｆが入力されている。この基準電圧Ｖｒｅｆは、この半導体装置の基準電圧であり、本実施形態においては、例えば１．２Ｖである。そして、このオペアンプＯＰは、電圧ＶＭＯＮと基準電圧Ｖｒｅｆとを比較して、その大小によりフラグ信号ＦＬＧを出力する。
【００１９】
昇圧電圧ＶＰＰと、グランドＧＮＤとの間には、これら可変抵抗Ｒ１及び抵抗Ｒ２と並列に、可変抵抗Ｒ３も接続されている。本実施形態においては、この可変抵抗Ｒ３は、次のように設定制御される。
【００２０】
（１）リミッタ回路１００全体の消費電流を一定にする場合
リミッタ回路１００の最大消費電流をＩｌｉｍ＿ｍａｘとし、可変抵抗Ｒ３のパスを流れる電流をＩｌｅａｋとし、抵抗Ｒ２のパスを流れる電流をＩｌｉｍとする。ここではリミッタ回路１００全体の消費電流を一定にするので、Ｉｌｉｍ＋Ｉｌｅａｋ＝Ｉｌｉｍ＿ｍａｘ（一定）である。Ｉｌｉｍ＝Ｖｒｅｆ／Ｒ１であり、Ｉｌｅａｋ＝ＶＰＰ／Ｒ３である。したがって、可変抵抗Ｒ３は、次の関係式を満たすように設定される。
Ｉｌｅａｋ  ＝  Ｉｌｉｍ＿ｍａｘ  −  Ｉｌｉｍ
ＶＰＰ／Ｒ３  ＝  Ｉｌｉｍ＿ｍａｘ  −  Ｖｒｅｆ／Ｒ１    …（３）
この式（３）によるリミッタ回路１００の昇圧電圧ＶＰＰと消費電流との関係をグラフにして示すと、図２のようになる。この図２の例においては、高電圧生成回路の最大昇圧電圧ＶＰＰが２５Ｖ、最小昇圧電圧ＶＰＰが８Ｖとしている。このため、昇圧電圧ＶＰＰが２５Ｖの場合に、リミッタ回路１００流れる消費電流がＩｌｉｍ＿ｍａｘになる。そして、昇圧電圧ＶＰＰが低くなると、抵抗Ｒ２及び可変抵抗Ｒ１を流れる電流Ｉｌｉｍが減少するので、その分を、可変抵抗Ｒ３を用いて流すのである。可変抵抗Ｒ３を流れる電流Ｉｌｅａｋは、ＶＰＰ／Ｒ３で定まるので、可変抵抗Ｒ３の値を、式（３）の関係が満たされるように制御すればよい。
【００２１】
（２）可変抵抗Ｒ３のパスにより、昇圧回路１２の供給能力のみを補償する場合
この場合は、図３に示すように、昇圧回路１２自体の供給電流をＩｖｐｐ＿ｐｕｍｐとし、最高設定電圧（２５Ｖ）の場合における昇圧回路１２自体の供給電流をＩｖｐｐ＿ｍｉｎとする。そして、Ｉｖｐｐ＿ｐｕｍｐ  −  Ｉｌｅａｋ＝Ｉｖｐｐ＿ｍｉｎ（一定）にするのである。この場合、Ｉｌｅａｋ＝ＶＰＰ／Ｒ３であるので、可変抵抗Ｒ３は、次の関係式を満たすように設定される。
ＶＰＰ／Ｒ３  ＝  Ｉｖｐｐ＿ｐｕｍｐ  −  Ｉｖｐｐ＿ｍｉｎ    …（４）
つまり、式（４）の関係を満たすように可変抵抗Ｒ３を設定することにより、昇圧回路の出力電流からＩｌｅａｋを減算した電流は、昇圧電圧ＶＰＰに拘わらずＩｖｐｐ＿ｍｉｎ（一定）になる。
【００２２】
（３）可変抵抗Ｒ３のパスにより、昇圧回路１２の供給能力と、リミッタ回路１００全体の消費電流の双方を補償する場合
つまり、上記（１）と（２）を加算することにより、Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−Ｉｌｅａｋを一定にするのである。この場合は、可変抵抗Ｒ３が次の関係を満たすように設定される。
ＶＰＰ／Ｒ３  ＝  （Ｉｖｐｐ＿ｐｕｍｐ  −  Ｉｖｐｐ＿ｍｉｎ）  ＋（Ｉｌｉｍ＿ｍａｘ  −  Ｖｒｅｆ／Ｒ１）  …（５）
このようにＲ３を設定すると、Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−Ｉｌｅａｋ＝Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−（Ｉｖｐｐ＿ｐｕｍｐ  −  Ｉｖｐｐ＿ｍｉｎ）−（Ｉｌｉｍ＿ｍａｘ  −  Ｖｒｅｆ／Ｒ１）＝Ｉｖｐｐ＿ｍｉｎ−Ｉｌｉｍ＿ｍａｘ＝一定となる。つまり、この高電圧生成回路の供給能力が昇圧電圧ＶＰＰに拘わらず一定になる。
【００２３】
（４）可変抵抗Ｒ３のパスにより、昇圧回路１２の供給能力とリミッタ回路１００全体の消費電流との和を補償する場合
昇圧回路１２自体の供給能力はＩｖｐｐ＿ｐｕｍｐであり、リミッタ回路１００の消費電流はＶｒｅｆ／Ｒ１であるので、双方の和ＩｖｐｐはＩｖｐｐ＿ｐｕｍｐ＋Ｖｒｅｆ／Ｒ１となる。この関係を図３と同様のグラフで示すと、図４のようになる。この図４から分かるように、図３と比べて、昇圧電圧ＶＰＰが高い場合に供給能力の低下が大きくなる。このグラフにおいて、昇圧電圧ＶＰＰの最高設定電圧時（２５Ｖ時）の電流の和をＩｖｐｐ＿ｍｉｎとすると、次の関係を満たすように可変抵抗Ｒ３を設定すればよい。
2004259405.tif 000003
このようにＲ３を設定することにより、Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−Ｉｌｅａｋ＝Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−（Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−Ｉｖｐｐ＿ｍｉｎ）＝Ｉｖｐｐ＿ｍｉｎ＝一定となる。つまり、この高電圧生成回路の供給能力が昇圧電圧ＶＰＰに拘わらず一定になる。
【００２４】
上述した４つのいずれかの関係式に基づいて、可変抵抗Ｒ３の値を制御することにより、先に述べた昇圧電圧ＶＰＰのオーバーシュートやリップルを抑制することが可能となる。また、特に電圧設定範囲の広い高電圧生成回路において、低い昇圧電圧ＶＰＰを生成する場合に効果的である。また、上記特許文献１及び特許文献２に記載のポンピングパルスをクランプする昇圧回路や第２の検知レベルによって昇圧回路の能力を切り替える回路と併用することにより、さらに大きな効果を発揮することができる。
【００２５】
図５は、図１のリミッタ回路１００における可変抵抗Ｒ１の回路構成の一例を示す図であり、図６は可変抵抗Ｒ３の回路構成の一例を示す図である。
【００２６】
図５に示すように、本実施形態における可変抵抗Ｒ１は、複数の抵抗（この例では計８個）Ｒ１０が並列に接続されることにより構成されている。各抵抗Ｒ１０には、直列にエンハンスメント型（ノーマリーオフ型）のＮ型ＭＯＳトランジスタＴｒ１０（この例では計８個）が接続されている。これらのＭＯＳトランジスタＴｒ１０のゲート端子には、それぞれ、制御信号ＳＥＬ１〜ＳＥＬ８が入力されている。したがって、制御信号ＳＥＬ１〜ＳＥＬ８のハイ／ローレベルを個別に制御することにより、ＭＯＳトランジスタＴｒ１０も個別にオン／オフ制御することができる。そしてこれにより、この可変抵抗Ｒ１全体の抵抗を、変化させることができる。
【００２７】
各ＭＯＳトランジスタＴｒ１０は、１つのエンハンスメント型のＮ型ＭＯＳトランジスタＴｒ１２に共通に接続されている。このＭＯＳトランジスタＴｒ１２のゲート端子には、制御信号ＥＮＢ１が入力されている。また、このＭＯＳトランジスタＴｒ１２のソース端子は、グランドＧＮＤに接続されている。
【００２８】
図６に示すように、本実施形態における可変抵抗Ｒ３の構成も、基本的には可変抵抗Ｒ１と同様である。すなわち、複数の抵抗（この例では計８個）Ｒ１４が並列に接続することにより、可変抵抗Ｒ３が構成されている。各抵抗Ｒ１４には、直列にエンハンスメント型（ノーマリーオフ型）のＮ型ＭＯＳトランジスタＴｒ１４（この例では計８個）が接続されている。これらのＭＯＳトランジスタＴｒ１４のゲート端子には、それぞれ、制御信号ＳＥＬ１〜ＳＥＬ８が入力されている。したがって、制御信号ＳＥＬ１〜ＳＥＬ８のハイ／ローレベルを個別に制御することにより、ＭＯＳトランジスタＴｒ１４も個別にオン／オフ制御することができる。そしてこれにより、この可変抵抗Ｒ３全体の抵抗を、変化させることができる。
【００２９】
各ＭＯＳトランジスタＴｒ１４は、１つのエンハンスメント型のＮ型ＭＯＳトランジスタＴｒ１６に共通に接続されている。このＭＯＳトランジスタＴｒ１６のゲート端子には、制御信号ＥＮＢ１が入力されている。また、このＭＯＳトランジスタＴｒ１６のソース端子は、グランドＧＮＤに接続されている。
【００３０】
これら図５及び図６において、制御信号ＥＮＢ１がハイレベルになり、ＭＯＳトランジスタＴｒ１２、Ｔｒ１６がオンになると、可変抵抗Ｒ１、Ｒ３が所定の抵抗で導通している状態になる。この導通状態で、上述した式（３）乃至（６）のいずれかの条件に適合するように、制御信号ＳＥＬ１〜ＳＥＬ８を個別に制御するのである。例えば、昇圧電圧ＶＰＰが２０Ｖである場合には、制御信号ＳＥＬ１をハイレベルにし、それ以外の制御信号ＳＥＬ２〜ＳＥＬ８をローレベルにするのである。
【００３１】
制御信号ＥＮＢ１はスタンバイ状態時のリーク電流をなくすためのスイッチで、昇圧回路の動作に対応して制御される。
【００３２】
図７は、本実施形態に係る高電圧生成回路１１０の内部構成の一例をブロックで示す図である。この図７に示すように、本実施形態に係る高電圧生成回路１１０は、オシレータ回路１０と、昇圧回路１２と、リミッタ回路１００と、制御信号生成回路１２０とを備えて構成されている。
【００３３】
オシレータ回路１０と昇圧回路１２は、従来の高電圧生成回路と同様の回路である。すなわち、オシレータ回路１０はポンピングパルスを生成し、昇圧回路１２に出力する。昇圧回路１２は、このポンピングパルスに基づいて駆動し、この昇圧回路１２に供給されている電圧を昇圧し、昇圧電圧ＶＰＰを生成する。
【００３４】
リミッタ回路１００は、本実施形態における図１のリミッタ回路である。リミッタ回路１００の出力であるフラグ信号ＦＬＧは、オシレータ回路１０に入力され、このフラグ信号ＦＬＧに基づいて、オシレータ回路１０はポンピングパルスを生成したり、生成を停止したりする。リミッタ回路１００で用いられる制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ１は、制御信号生成回路１２０で生成され、リミッタ回路１００に供給される。
【００３５】
図８は、本実施形態に係る高電圧生成回路１１０をＮＡＮＤ型フラッシュメモリに用いた場合の回路構成を示している。このＮＡＮＤ型フラッシュメモリは、半導体装置の一例である。なお、後述する各実施形態における高電圧生成回路も、本実施形態と同様に、ＮＡＮＤ型フラッシュメモリ等の半導体装置に適用できることは明らかである。
【００３６】
この図８に示すように、このＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１３０と、センスアンプ１３２と、カラムデコーダ１３４と、ローデコーダ１３６と、アドレスバッファ１３８と、制御回路１４０と、電圧生成回路１４２と、入出力バッファ１４４と、パワーオンリセット回路１４６とを備えて構成されている。
【００３７】
パワーオンリセット回路１４６は、電源が投入されたことを検知して、制御回路１４０のレジスタをリセットし、初期化動作を行うための信号を制御回路１４０に出力する。制御回路１４０は、外部から入力されたコマンドを受けて、読み出し動作、書き込み動作、消去動作等のモード信号を生成するとともに、モードごとに必要な電圧を生成するためのタイミング制御信号を出力するとともに、電圧の設定レベルを格納しているレジスタにしたがって電圧設定信号、アドレス制御信号、及び、メモリセルへのアクセス制御信号を出力する。
【００３８】
アドレスバッファ１３８は、外部から入力されたアドレス情報をエンコードし、ローデコーダ１３６やカラムデコーダ１３４においてデコードされてアクセスすべきワード線、ビット線を選択する。センスアンプ１３２は、読み出し動作時にメモリセルアレイ１３０内の各メモリセルに記憶されたデータの１，０を判定し、増幅してＩ／Ｏバス、入出力バッファ１４４を経由して外部に出力する。また、書き込み時には、入出力バッファ１４４を介して書き込みデータをセンスアンプ１３２に入力し、記憶する。
【００３９】
電圧生成回路１４２は、制御回路１４０からのモード信号、電圧生成タイミング制御信号、電圧レベル設定信号を受けて、種々のモードに必要な電圧を生成し、ローデコーダ１３６や、センスアンプ１３２等のその電圧を必要とする回路に出力する。
【００４０】
電圧生成回路１４２で生成される電圧は、一般に、高電圧系と低電圧系に分かれる。高電圧系は電源電圧よりも高い電圧に相当し、例えば消去電圧、書き込み電圧、読み出し電圧、電源電圧や読み出し電圧を転送するための電圧などが含まれる。一方、低電圧系は電源電圧よりも低い電圧に相当し、例えば読み出し時のクランプ電圧、センス電圧、基準電圧などがそれに当たる。上述した高電圧生成回路１１０は、高電圧系の電圧を生成するために、この電圧生成回路１４２に組み込まれている回路である。
【００４１】
〔第２実施形態〕
図９は、本実施形態に係るリミッタ回路２００の回路構成を示す図である。この図９から分かるように、本実施形態に係るリミッタ回路２００では、可変抵抗Ｒ３のパスが、グランドではなく、電圧ＶＣＣの電源ノードに接続されている点が、上述した第１実施形態におけるリミッタ回路１００と相違する。本実施形態においては、電圧ＶＣＣは、例えば、２．７Ｖ〜３．６Ｖである。
【００４２】
上述した第１実施形態と同様に、可変抵抗Ｒ３の設定値は、次の４つの場合が考えられる。
【００４３】
（１）リミッタ回路１００全体の消費電流を一定にする場合
リミッタ回路１００の最大消費電流をＩｌｉｍ＿ｍａｘとし、可変抵抗Ｒ３のパスを流れる電流をＩｌｅａｋとし、抵抗Ｒ２のパスを流れる電流をＩｌｉｍとする。ここではリミッタ回路１００全体の消費電流を一定にするので、Ｉｌｉｍ＋Ｉｌｅａｋ＝ｌｉｍ＿ｍａｘ（一定）である。Ｉｌｉｍ＝Ｖｒｅｆ／Ｒ１であり、Ｉｌｅａｋ＝ＶＰＰ／Ｒ３である。したがって、可変抵抗Ｒ３は、次の関係式を満たすように設定される。
（ＶＰＰ−ＶＣＣ）／Ｒ３  ＝  Ｉｌｉｍ＿ｍａｘ  −  Ｖｒｅｆ／Ｒ１…（７）
この式（７）によるリミッタ回路２００の昇圧電圧ＶＰＰと消費電流との関係をグラフにして示すと、上述した図２と同様になる。
【００４４】
（２）可変抵抗Ｒ３のパスにより、昇圧回路１２の供給能力のみを補償する場合
この場合は、上述した図３に示すように、昇圧回路１２自体の供給電流をＩｖｐｐ＿ｐｕｍｐとし、最高設定電圧（２５Ｖ）の場合における昇圧回路１２自体の供給電流をＩｖｐｐ＿ｍｉｎとする。そして、Ｉｖｐｐ＿ｐｕｍｐ  −  Ｉｌｅａｋ＝Ｉｖｐｐ＿ｍｉｎ（一定）にするのである。この場合、Ｉｌｅａｋ＝ＶＰＰ／Ｒ３であるので、可変抵抗Ｒ３は、次の関係式を満たすように設定される。
（ＶＰＰ−ＶＣＣ）／Ｒ３  ＝Ｉｖｐｐ＿ｐｕｍｐ  −  Ｉｖｐｐ＿ｍｉｎ    …（８）
つまり、式（８）の関係を満たすように可変抵抗Ｒ３を設定することにより、昇圧回路１２の出力電流Ｉｖｐｐ＿ｐｕｍｐからＩｌｅａｋを減算した電流は、昇圧電圧ＶＰＰに依らずにＩｖｐｐ＿ｍｉｎ（一定）になる。
【００４５】
（３）可変抵抗Ｒ３のパスにより、昇圧回路１２の供給能力と、リミッタ回路１００全体の消費電流との双方を補償する場合
つまり、上記（１）と（２）を加算することにより、Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−Ｉｌｅａｋを一定にするのである。この場合は、可変抵抗Ｒ３が次の関係を満たすように設定される。
（ＶＰＰ−ＶＣＣ）／Ｒ３  ＝（Ｉｖｐｐ＿ｐｕｍｐ  −  Ｉｖｐｐ＿ｍｉｎ）  ＋（Ｉｌｉｍ＿ｍａｘ  −  Ｖｒｅｆ／Ｒ１）  …（９）
このようにＲ３を設定すると、Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−Ｉｌｅａｋ＝一定となる。つまり、この高電圧生成回路の供給能力が昇圧電圧ＶＰＰに拘わらず一定になる。
【００４６】
（４）可変抵抗Ｒ３のパスにより、昇圧回路１２の供給能力とリミッタ回路１００全体の消費電流との和を補償する場合
昇圧回路１２の供給能力はＩｖｐｐ＿ｐｕｍｐであり、リミッタ回路２００の消費電流はＶｒｅｆ／Ｒ１であるので、双方の和ＩｖｐｐはＩｖｐｐ＿ｐｕｍｐ＋Ｖｒｅｆ／Ｒ１となる。この関係は、上述した図４と同様になる。この図４のグラフにおいて、昇圧電圧ＶＰＰの最高設定電圧時（２５Ｖ時）の電流の和をＩｖｐｐ＿ｍｉｎとすると、次の関係を満たすように可変抵抗Ｒ３を設定すればよい。
ＶＰＰ／Ｒ３  ＝  Ｉｖｐｐ  −  Ｉｖｐｐ＿ｍｉｎ＝（Ｉｖｐｐ＿ｐｕｍｐ−Ｖｒｅｆ／Ｒ１）−Ｉｖｐｐ＿ｍｉｎ  …（１０）このようにＲ３を設定することにより、Ｉｖｐｐ＿ｐｕｍｐ−Ｉｌｉｍ−Ｉｌｅａｋ＝一定となる。つまり、この高電圧生成回路の供給能力が昇圧電圧ＶＰＰに拘わらず一定になる。
【００４７】
図１０は、図１のリミッタ回路１００における可変抵抗Ｒ３の回路構成の一例を示す図である。なお、可変抵抗Ｒ１の回路構成は、上述した図５と同様である。
【００４８】
図１０に示すように、本実施形態における可変抵抗Ｒ３においては、エンハンスメント型のＮ型ＭＯＳトランジスタＴｒ１４の代わりに、ディプレッション型（ノーマリーオン）のＮ型ＭＯＳトランジスタＴｒ２０が接続されている。また、エンハンスメント型のＭＯＳトランジスタＴｒ２２の代わりに、ディプレッション型のＮ型ＭＯＳトランジスタＴｒ２２が接続されている。本実施形態においては、電圧ＶＣＣよりも高い電圧で、ＭＯＳトランジスタＴｒ２０、Ｔｒ２２をオン／オフ制御しなければならない関係上、各ＭＯＳトランジスタには、ディプレッション型が使用されている。そして、ＭＯＳトランジスタＴｒ２２のソース端子が、電圧ＶＣＣに接続されている。それ以外の構成は、上述した第１実施形態の可変抵抗Ｒ３と同様である。
【００４９】
本実施形態においても、上述した第１実施形態と同様に、４つのいずれかの関係式に基づいて、可変抵抗Ｒ３の抵抗値を制御することにより、昇圧電圧ＶＰＰのオーバーシュートやリップルを抑制することが可能となる。しかも、本実施形態においては、リミッタ回路２００が電源ＶＣＣに対する電源依存性を有してしまうものの、可変抵抗Ｒ３のパスにおける電流のリーク先を、電源ノードにしたので、この高電圧生成回路の消費電流を削減することができる。
【００５０】
〔第３実施形態〕
図１１は、第３実施形態に係る高電圧生成回路３００の構成を示すブロック図であり、図１２は、図１１の高電圧生成回路３００のリミッタ回路３１０に用いられる可変抵抗Ｒ３の回路構成の一例を示す図である。リミッタ回路３１０の構成自体は、上述した図９と同様である。
【００５１】
図１２に示すように、本実施形態に係る可変抵抗Ｒ３は、図１０のディプレッション型のＮ型ＭＯＳトランジスタＴｒ２０、Ｔｒ２２の代わりに、高耐圧のエンハンスメント型のＮ型ＭＯＳトランジスタＴｒ３０、Ｔｒ３２が用いられている。なお、これらＭＯＳトランジスタＴｒ３０、Ｔｒ３２は、Ｉ（Ｉｎｔｒｉｎｓｉｃ）型のＭＯＳトランジスタであってもよい。
【００５２】
この図１２に示すような構成の場合、ＭＯＳトランジスタＴｒ３０、Ｔｒ３２は、電圧ＶＣＣよりも高い電圧を転送する。このため、ゲート端子に入力される制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２は、電圧ＶＣＣよりも高い電圧でなければならない。
【００５３】
このために、本実施形態に係る高電圧生成回路３００は、図１１に示すように、図７の高電圧生成回路１１０に、第２昇圧回路３２０とレベル変換回路３３０とを追加して、構成されている。具体的には、制御信号生成回路１２０で生成された制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２は、レベル変換回路３３０に出力される。このレベル変換回路３３０には、第２昇圧回路３２０で昇圧された昇圧電圧ＶＧＳが供給されている。この昇圧電圧ＶＧＳは、電圧ＶＣＣより高い電圧である。これにより、レベル変換回路３３０では、入力された制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２がハイレベルの場合には昇圧されて、昇圧電圧ＶＧＳの制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２として、リミッタ回路３１０に供給される。すなわち、制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２は、ハイレベルの場合に昇圧電圧ＶＧＳになり、ローレベルの場合に０Ｖになる。これにより、上述したように電圧ＶＣＣよりも高い電圧を転送するＭＯＳトランジスタＴｒ３０、Ｔｒ３２のオン／オフを、制御することができるようになる。
【００５４】
制御信号生成回路１２０で生成された制御信号ＥＮＢ１は、昇圧する必要がないので、そのままの電圧でリミッタ回路３１０に供給され、可変抵抗Ｒ１のＭＯＳトランジスタＴｒ１２のオン／オフ制御に用いられる。
【００５５】
本実施形態に係る高電圧生成回路３００は、これらの点以外は、上述した第２実施形態と同様の構成及び動作である。
【００５６】
本実施形態においても、上述した第２実施形態と同様に、４つのいずれかの関係式に基づいて、可変抵抗Ｒ３の値を制御することにより、昇圧電圧ＶＰＰのオーバーシュートやリップルを抑制することが可能となる。また、本実施形態においても、可変抵抗Ｒ３のパスにおける電流のリーク先を、電源ノードにしたので、この高電圧生成回路の消費電流を削減することができる。
【００５７】
〔第４実施形態〕
図１３は、第４実施形態に係る高電圧生成回路４００の構成を示すブロック図であり、図１４は、図１３の高電圧生成回路４００のリミッタ回路４１０の回路構成を示す図であり、図１５は、リミッタ回路４１０に用いられる可変抵抗Ｒ３の回路構成の一例を示す図である。
【００５８】
図１４に示すように、本実施形態に係るリミッタ回路４１０は、その接続関係は図９のリミッタ回路２００と同様であるが、可変抵抗Ｒ３の接続先が、電圧ＶＤＤである点が異なる。電圧ＶＤＤは、半導体装置に供給された電圧ＶＣＣを内部で降圧して生成される電圧である。例えば、供給された電圧ＶＣＣが２．７〜３．６Ｖであり、降圧された電圧ＶＤＤが２．５Ｖであるような関係である。電圧の降圧は、微細化のスケーリングに伴い不可欠の技術であり、供給された電圧が２．７Ｖ〜３．６Ｖの間で変動する場合でも、半導体装置の内部では、一定の電圧ＶＤＤ＝２．５Ｖで動作させて、内部電圧の一定化を図るのである。そして、内部の電圧を低く保つことにより、半導体装置内部のストレスの緩和を図っている。
【００５９】
図１５に示すように、可変抵抗Ｒ３の接続関係も、図１０と同様であるが、ＭＯＳトランジスタＴｒ２２のソース端子の接続先が、電圧ＶＤＤである点が異なる。このため、ＭＯＳトランジスタＴｒ２０、Ｔｒ２２は、電圧ＶＤＤより高い電圧を転送するように、ゲート端子には、電圧ＶＣＣ（ハイレベル時）の制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２が入力されている。
【００６０】
図１３に示すように、本実施形態に係る高電圧生成回路４００は、降圧電源回路４２０と、レベル変換回路４３０とを、図７の高電圧生成回路１１０に付加して構成されている。降圧電源回路４２０は、上述したように、この半導体装置に供給された電圧ＶＣＣを降圧して、電圧ＶＤＤを生成する。そして、この電圧ＶＤＤを、制御信号生成回路１２０や、オシレータ回路１０、リミッタ回路４１０に供給する。
【００６１】
制御信号生成回路１２０は、制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２を生成して、レベル変換回路４３０に出力する。レベル変換回路には、電圧ＶＣＣが供給されており、これにより、制御信号ＳＥＬ１〜ＳＥＬ８の電圧がハイレベルの場合は、電圧ＶＣＣにシフトされて、リミッタ回路４１０に供給される。また、制御信号生成回路１２０は、制御信号ＥＮＢ１を生成し、そのままの電圧でリミッタ回路４１０に出力する。
【００６２】
図１６は、降圧電源回路４２０の回路構成の一例を示す図である。この図１６に示すように、本実施形態に係る降圧電源回路４２０は、Ｐ型のＭＯＳトランジスタＴｒ４０と、Ｎ型のＭＯＳトランジスタＴｒ４２、Ｔｒ４４と、オペアンプＯＰ２と、抵抗Ｒ４と、可変抵抗Ｒ５とを備えて構成されている。
【００６３】
オペアンプＯＰ２の第１入力端子には、基準電圧Ｖｒｅｆが入力されている。本実施形態においては、この基準電圧Ｖｒｅｆは、例えば１．２Ｖである。オペアンプＯＰ２の第２入力端子は、可変抵抗Ｒ５と抵抗Ｒ４との間のノードＮ１に接続されている。すなわち、電圧ＶＣＣとグランドＧＮＤとの間には、ＭＯＳトランジスタＴｒ４４と、これらの可変抵抗Ｒ５及び抵抗Ｒ４とが直列に接続されている。
【００６４】
オペアンプＯＰ２の出力端子は、Ｐ型のＭＯＳトランジスタＴｒ４０のゲート端子に接続されている。このＰ型のＭＯＳトランジスタＴｒ４０のソース端子は、電圧ＶＣＣに接続されており、ドレイン端子は、Ｎ型Ｄ−ｔｙｐｅのＭＯＳトランジスタＴｒ４２、Ｔｒ４４のゲート端子に接続されている。ＭＯＳトランジスタＴｒ４２のドレイン端子は、電圧ＶＣＣに接続されており、ソース端子は出力ノードに接続されている。したがって、ＭＯＳトランジスタＴｒ４２のドレイン端子から供給された電圧ＶＣＣは、ＭＯＳトランジスタＴｒ４２でゲート電圧とＤ−ｔｙｐｅトランジスタのしきい値電圧で決まる電圧ＶＤＤとなり、出力ノードから出力される。この電圧ＶＤＤには、各種の周辺回路が接続される。
【００６５】
このような構成の降圧電源回路４２０においては、ノードＮ１の電圧がモニターされ、オペアンプＯＰ２で、基準電圧Ｖｒｅｆと比較される。この比較結果により、ＭＯＳトランジスタＴｒ４０がオン／オフ制御され、これに連動して、ＭＯＳトランジスタＴｒ４２、Ｔｒ４４がオン／オフ制御される。電圧ＶＤＤの値の設定は、可変抵抗Ｒ５と抵抗Ｒ４との比で定まるが、この図１６では、ＭＯＳトランジスタ間のしきい値落ちの電圧のばらつきを抑制するために、ＭＯＳトランジスタＴｒ４４を設け、Ｎ２ノードの電圧とＶＤＤが等しくなるような回路となっている。
【００６６】
すなわち、ＭＯＳトランジスタにおいてしきい値落ちする電圧は、製造プロセス等に起因してばらつくが、本実施形態においては、電圧ＶＣＣがＭＯＳトランジスタＴｒ４４を介して抵抗Ｒ４に接続されている。このため、ＭＯＳトランジスタのソース端子と抵抗Ｒ４との間のノードＮ２は、電圧ＶＤＤを出力する出力ノードと同じ条件となり、両ノードは同電圧になる。これを抵抗Ｒ４と可変抵抗Ｒ５とで分圧することから、ＭＯＳトランジスタＴｒ４２のしきい値落ちする電圧がばらついたとしても、これを吸収することができるのである。
【００６７】
これ以外の点は、上述した第２実施形態と同様である。
【００６８】
本実施形態においても、上述した第２実施形態と同様に、４つのいずれかの関係式に基づいて、可変抵抗Ｒ３の値を制御することにより、昇圧電圧ＶＰＰのオーバーシュートやリップルを抑制することが可能となる。また、本実施形態においても、可変抵抗Ｒ３のパスにおける電流のリーク先を、電源ノードにしたので、高電圧生成回路の消費電流を削減することができる。
【００６９】
〔第５実施形態〕
図１７は、第５実施形態に係る高電圧生成回路５００の構成を示すブロック図であり、図１８は、図１７の高電圧生成回路５００のリミッタ回路５１０の回路構成を示す図であり、図１９は、リミッタ回路５１０に用いられる可変抵抗Ｒ３の回路構成の一例を示す図である。
【００７０】
図１８及び図１９から分かるように、本実施形態に係る高電圧生成回路５００は、上述した第４実施形態に係るリミッタ回路４１０を、第３実施形態と同様に、高耐圧のエンハンスメント型のＮ型ＭＯＳトランジスタＴｒ３０、Ｔｒ３２で構成している。そして、リミッタ回路４１０の可変抵抗Ｒ３は、供給された電圧ＶＣＣを降圧した電圧ＶＤＤに接続されている。なお、これらＭＯＳトランジスタＴｒ３０、Ｔｒ３２は、Ｉ−ｔｙｐｅのＭＯＳトランジスタであってもよい。
【００７１】
この図１９に示すような可変抵抗Ｒ３の構成の場合、ＭＯＳトランジスタＴｒ３０、３２は、電圧ＶＤＤよりも高い電圧を転送する。このため、ゲート端子に入力される制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２は、電圧ＶＤＤよりも高い電圧でなければならない。このために、本実施形態に係る高電圧生成回路５００は、図１７に示すように、図１１の高電圧生成回路３００と同様に、第２昇圧回路５２０とレベル変換回路５３０とを追加して、構成されている。具体的には、制御信号生成回路１２０で生成された制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２は、レベル変換回路５３０に出力される。このレベル変換回路５３０には、第２昇圧回路５２０で昇圧された昇圧電圧ＶＧＳが供給されている。これにより、レベル変換回路５３０では、入力された制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２がハイレベルの場合には昇圧されて、昇圧電圧ＶＧＳの制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２として、リミッタ回路５１０に供給される。すなわち、制御信号ＳＥＬ１〜ＳＥＬ８、ＥＮＢ２は、ハイレベルの場合に昇圧電圧ＶＧＳになり、ローレベルの場合に０Ｖになる。これにより、上述したように電圧ＶＤＤよりも高い電圧を転送するＭＯＳトランジスタＴｒ３０、Ｔｒ３２のオン／オフを、制御することができるようになる。
【００７２】
制御信号生成回路１２０で生成された制御信号ＥＮＢ１は、昇圧する必要がないので、そのままの電圧でリミッタ回路５１０に供給され、可変抵抗Ｒ１のＭＯＳトランジスタＴｒ１２のオン／オフ制御に用いられる。
【００７３】
本実施形態に係る高電圧生成回路５００は、これらの点以外は、上述した第４実施形態と同様の構成及び動作である。
【００７４】
本実施形態においても、上述した第４実施形態と同様に、４つのいずれかの関係式に基づいて、可変抵抗Ｒ３の値を制御することにより、昇圧電圧ＶＰＰのオーバーシュートやリップルを抑制することが可能となる。また、本実施形態においても、可変抵抗Ｒ３のパスにおける電流のリーク先を、電源ノードにしたので、リミッタ回路５１０の消費電流を削減することができる。
【００７５】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した各実施形態においては、ＭＯＳトランジスタをスイッチング素子として用いたが、他の構造のスイッチング素子を用いるようにしてもよい。すなわち、電圧が転送できて、オン／オフ制御できるスイッチング素子であればよい。
【００７６】
【発明の効果】
以上説明したように、本発明に係る高電圧生成回路よれば、昇圧電圧の設定値に拘わらず、昇圧電圧のオーバシュートやリップルを削減することができる。
【図面の簡単な説明】
【図１】第１実施形態に係るリミッタ回路の回路構成を示す図である。
【図２】図１のリミッタ回路の電流特性のグラフを示す図である。
【図３】第１実施形態に係る昇圧回路の供給能力のグラフを示す図である。
【図４】第１実施形態に係る昇圧回路の能力とリミッタ消費電流の和のグラフを示す図である。
【図５】図１の可変抵抗Ｒ１の回路構成を示す図である。
【図６】図１の可変抵抗Ｒ３の回路構成を示す図である。
【図７】第１実施形態に係る高電圧生成回路の構成を示すブロック図である。
【図８】第１実施形態に係る高電圧生成回路を適用した半導体装置の構成を示すブロック図である。
【図９】第２実施形態に係るリミッタ回路の回路構成を示す図である。
【図１０】図９の可変抵抗Ｒ３の回路構成を示す図である。
【図１１】第３実施形態に係る高電圧生成回路の構成を示すブロック図である。
【図１２】第３実施形態に係る図９の可変抵抗Ｒ３の回路構成を示す図である。
【図１３】第４実施形態に係る高電圧生成回路の構成を示すブロック図である。
【図１４】第４実施形態に係るリミッタ回路の回路構成を示す図である。
【図１５】図１４の可変抵抗Ｒ３の回路構成を示す図である。
【図１６】第４実施形態に係る降圧電源回路の回路構成を示す図である。
【図１７】第５実施形態に係る高電圧生成回路の構成を示すブロック図である。
【図１８】第５実施形態に係るリミッタ回路の回路構成を示す図である。
【図１９】図１８の可変抵抗Ｒ３の回路構成を示す図である。
【図２０】一般的な高電圧生成回路の構成を示すブロック図である。
【図２１】一般的な２相式の昇圧回路の回路構成を示す図である。
【図２２】２相式のポンピングパルスの一例を示す図である。
【図２３】一般的な４相式の昇圧回路の回路構成を示す図である。
【図２４】４相式のポンピングパルスの一例を示す図である。
【図２５】図２０の昇圧回路の昇圧電圧波形のグラフを示す図である。
【図２６】図２０の昇圧回路の供給能力のグラフを示す図である。
【図２７】図２０のリミッタ回路における電流特性のグラフを示す図である。
【図２８】図２０のリミッタ回路の回路構成を示す図である。
【符号の説明】
１００  リミッタ回路
Ｒ１  可変抵抗
Ｒ２  抵抗
Ｒ３  可変抵抗
ＯＰ  オペアンプ
ＶＰＰ  昇圧電圧
ＦＬＧ  フラグ信号
Ｖｒｅｆ  基準電圧
ＳＥＬ１〜ＳＥＬ８  制御信号
ＥＮＢ１、ＥＮＢ２  制御信号
【図１】
2004259405.tif 000004
【図２】
2004259405.tif 000005
【図３】
2004259405.tif 000006
【図４】
2004259405.tif 000007
【図５】
2004259405.tif 000008
【図６】
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【図７】
2004259405.tif 000010
【図８】
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【図９】
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【図１０】
2004259405.tif 000013
【図１１】
2004259405.tif 000014
【図１２】
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【図１３】
2004259405.tif 000016
【図１４】
2004259405.tif 000017
【図１５】
2004259405.tif 000018
【図１６】
2004259405.tif 000019
【図１７】
2004259405.tif 000020
【図１８】
2004259405.tif 000021
【図１９】
2004259405.tif 000022
【図２０】
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【図２１】
2004259405.tif 000024
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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