(57)【要約】【課題】クロック信号のデューティー比が５０％と異なる場合でも、データ取り込みについてのタイミングマージンが小さくなるのを回避する。【解決手段】クロック信号を取り込むためのクロック入力端子及びデータ信号を取り込むためのデータ入力端子と、上記クロック信号の第ｉ番目（ｉは１以上の整数）の切り換わりタイミングと第（ｉ＋１）番目の切り換わりタイミングの中間のタイミングで切り換わる内部クロック信号を発生する内部クロック発生回路（ＤＬＬＴ，ＤＬＬＢ）と、上記データ信号を、上記内部クロック信号に同期して取り込むラッチ回路（ＤＩＲＧ）とを設け、クロック信号の第ｉ番目の切り換わりタイミングと第（ｉ＋１）番目の切り換わりタイミングの中間のタイミングで切り換わる内部クロック信号を生成し、それに基づいて上記データ信号を取り込むようにする。【選択図】        図１
2004287691.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を取り込むためのクロック入力端子及びデータ信号を取り込むためのデータ入力端子と、
上記クロック入力端子に入力されるクロック信号の第ｉ番目（ｉは１以上の整数）の切り換わりタイミングと第（ｉ＋１）番目の切り換わりタイミングの中間のタイミングで切り換わる内部クロック信号を発生する内部クロック発生回路と、
上記データ入力端子に入力されるデータ信号を、上記内部クロック信号に同期して取り込むラッチ回路と、を含むことを特徴とする半導体集積回路。
【請求項２】
上記内部クロック発生回路は、クロック信号の第（ｉ−ｊ）番目の切り換わりタイミングと第（ｉ＋１＋ｊ）番目（ｊは０以上の整数）の切り換わりタイミングとのタイミング差（（２ｊ＋１）回の切り換わり分）の半分の時間に相当する遅延量を保持する第１の手段と、上記クロック信号を上記保持された遅延量の時間だけ遅延して上記内部クロックを発生する第２の手段とを含んで成る請求項１記載の半導体集積回路。
【請求項３】
上記内部クロック発生回路は、第１及び第２の分周器と位相比較器と可変遅延回路と遅延制御回路とで構成され、上記クロック信号の第（ｉ−ｊ）番目の切り換わりタイミングと同期した第１の分周信号を発生する第１の分周器と、上記クロック信号の第（ｉ＋１＋ｊ）番目の切り換わりタイミングと同期した第２の分周信号を発生する第２の分周器と、上記第１と第２の分周信号の位相を比較する位相比較器と、上記位相差の半分の時間に相当する遅延時間を有するように上記可変遅延回路を制御する遅延制御回路と、を含んで成り、上記クロック信号を可変遅延回路に入力し、可変遅延回路の出力信号を上記内部クロック信号とした請求項１記載の半導体集積回路。
【請求項４】
上記クロック入力端子に入力されるクロック信号を受けるクロック入力バッファを有し、上記クロック入力バッファは、第１クロック信号とそれと相補レベルの関係にある第２クロック信号とを発生し、第１クロック信号が上記第１分周器に入力されるとき、第２クロック信号は、上記第２分周器に入力され、第１クロック信号が上記第２分周器に入力されるとき、第２クロック信号が第１分周器に入力される請求項３記載の半導体集積回路。
【請求項５】
クロック入力端子とデータ入力端子と上記クロック入力端子に入力されるクロック信号から内部クロック信号を発生する内部クロック発生回路と上記データ入力端子に入力されるデータ信号を上記内部クロック信号に同期して取り込むラッチ回路とを含む半導体集積回路であって、
上記内部クロック発生回路は、
上記クロック信号を入力し上記内部クロック信号を出力する第１の可変遅延回路と、
上記クロック信号またはその反転信号を遅延する第２の可変遅延回路と、
上記第２の可変遅延回路の出力信号を遅延する第３の可変遅延回路と、
上記第３の可変遅延回路の出力信号を分周する第１の分周器と、
上記クロック信号またはその反転信号を分周する第２の分周器と、
第１の分周器の出力する第１の分周信号と第２の分周器の出力する第２の分周信号との位相を比較する位相比較器と、
上記位相比較器の出力信号に基づいて、上記第１、第２、第３の可変遅延回路を制御する遅延制御信号を出力する遅延制御回路と、を含み、
上記第１、第２、第３の可変遅延回路は互いに同一構成とされ、
上記第１の分周器は上記クロック信号の第（ｉ−ｊ）番目の切り換わりタイミングに同期した第１の分周信号を発生し（ｉは１以上の整数、ｊは０以上の整数）、上記第２の分周器は上記クロック信号の第（ｉ＋１＋ｊ）番目の切り換わりタイミングに同期した第２の分周信号を発生し、上記位相比較器は上記第１の分周信号と第２の分周信号との位相差を比較し、上記遅延制御回路は上記位相差が零になるように第１、第２、第３の可変遅延回路の遅延時間を制御するものであることを特徴とする半導体集積回路。
【請求項６】
上記第１及び第２の分周器は、それぞれラッチ回路を複数個直列に接続して構成され、これらラッチ回路の初期状態を設定することによって、上記ｊの値の設定が行われる請求項５記載の半導体集積回路。
【請求項７】
上記ラッチ回路の初期状態の設定をヒューズ信号または外部入力信号で設定可能な請求項５記載の半導体集積回路。
【請求項８】
上記クロック入力端子から第１の可変遅延回路へ至る信号の遅延時間と第１の可変遅延回路から上記ラッチ回路へ至る信号の遅延時間との和から、上記データ入力端子から上記ラッチ回路へ至る信号の遅延時間を引いた時間の２倍の遅延時間を有するダミーの遅延回路を、上記クロック入力端子から第１の分周器へ至る信号経路の途中に配置したことを特徴とする請求項５記載の半導体集積回路。
【請求項９】
クロック入力端子とデータ入力端子と上記クロック入力端子に入力されるクロック信号から内部クロック信号を発生する内部クロック発生回路と上記データ入力端子に入力されるデータ信号を上記内部クロック信号に同期して取り込むラッチ回路とを含む半導体集積回路であって、
上記内部クロック発生回路は、
上記クロック信号を入力し上記内部クロック信号を出力する可変遅延回路と、
上記可変遅延回路の出力信号を遅延するダミー可変遅延回路と、
上記ダミー可変遅延回路の出力信号を分周する第１の分周器と、
上記クロック信号またはその反転信号を分周する第２の分周器と、
第１の分周器の出力する第１の分周信号と第２の分周器の出力する第２の分周信号との位相を比較する位相比較器と、
上記位相比較器の出力信号に基づいて、上記可変遅延回路及び上記ダミー可変遅延回路を制御する遅延制御信号を出力する遅延制御回路と、を含み、
上記第１の分周器は上記クロック信号の第（ｉ−ｊ）番目の切り換わりタイミングに同期した第１の分周信号を発生し（ｉは１以上の整数、ｊは０以上の整数）、上記第２の分周器は上記クロック信号の第（ｉ＋１＋ｊ）番目の切り換わりタイミングに同期した第２の分周信号を発生し、上記位相比較器は上記第１の分周信号と第２の分周信号との位相差を比較し、上記遅延制御回路は上記位相差が零になるように上記可変遅延回路及び上記ダミー可変遅延回路の遅延時間を制御するものであることを特徴とする半導体集積回路。
【請求項１０】
複数のメモリセルがアレイ状に配列されて成るメモリセルアレイを含み、上記メモリセルへの書き込みデータが上記データ信号として上記ラッチ回路に伝達可能にされて成る請求項１乃至９の何れか１項記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に外部クロック信号から発生する内部クロック信号によって入力データを取り込む場合の内部クロック発生に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
クロック同期型メモリを含む半導体集積回路では、メモリへ入力されたデータをメモり内部で確実にフェッチするために、所定期間だけデータを保持してデータ出力制御を行う必要がある。また、そのために外部クロックと一定の位相関係にある内部クロック信号を発生させる必要がある。
【０００３】
半導体集積回路のデータの入出力を高速化するために、１クロックサイクル中に２回のデータ転送を行うＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）方式、またデータウインドを拡大するために、クロック信号とデータ信号の切り換わり位相を一致させたＥＡ（Ｅｄｇｅ  Ａｌｉｇｎｅｄ）方式が提案されている。この方式では、ＬＳＩに入力されるデータを、上記クロックに対して位相がほぼ９０度または２７０度異なる内部クロックに同期させて取り込む必要がある（例えば特許文献参照）。
【０００４】
【特許文献】
特開平１１−１１００６２号公報
【０００５】
【発明が解決しようとする課題】
図１６には、ＤＤＲ方式とＥＡ方式を併用した場合のクロック信号とデータ信号のタイミングが示される。本図においてＣＫはクロック信号、ＤＩはデータ信号である。また、ｔｃはサイクル時間であり、本例ではＣＫのデューティー比（ｔｈ／ｔｃ）が５０％の例を示している（すなわち、ｔｈ＝ｔｌ）。ＤＤＲ方式なので、ＤＩは１クロックサイクル中に２回切り換わっている。また、ＥＡ方式なので、クロック信号ＣＫとデータ信号ＤＩの切り換わり位相が一致している。
【０００６】
ここで、上記従来技術を適用すると、クロック信号ＣＫに対して位相が９０度異なる内部クロック信号ＣＫＩＴ及び位相が２７０度異なるＣＫＩＢを発生することができる。すなわち、ｔｋｈ＝０．２５×ｔｃ、ｔｋｌ＝０．２５×ｔｃとなり、内部クロック信号ＣＫＩＴとＣＫＩＢはＤＩの切り換わりタイミングの中間のタイミングで切り換わることになる（すなわちｔｋｈ＝ｔｃｈ、ｔｋｌ＝ｔｃｌ。ここでｔｃｈ＝０．５×ｔｈ、ｔｃｌ＝０．５×ｔｌ）。従って、データ信号ＤＩを内部クロック信号ＣＫＩＴまたはＣＫＩＢに同期動作するラッチ回路ＤＩＲＧで取り込むと、十分なタイミングマージンを持ってデータ信号ＤＩを取り込むことができる。
【０００７】
しかし、クロック信号ＣＫのデューティー比（ｔｈ／ｔｃ）が５０％と異なる場合に、上記従来技術を適用すると十分なマージンを確保できなくなる。
【０００８】
図１７には、デューティー比が７０％の例が示される。ここで上記従来技術を適用すると、図１６の場合と同様に、ｔｋｈ＝０．２５×ｔｃ、ｔｋｌ＝０．２５×ｔｃとなるのに対し、データ信号ＤＩの切り換わりタイミングの中間のタイミングは、ｔｃｈ＝０．３５×ｔｃ、ｔｃｌ＝０．１５×ｔｃとなる。従って、データ信号ＤＩを内部クロック信号ＣＫＩＴ又はＣＫＩＢに同期動作するラッチ回路ＤＩＲＧで取り込む場合、Δｔｃｈ＝ｔｃｈ−ｔｋｈ＝０．１×ｔｃ、Δｔｃｌ＝（０．７×ｔｃ＋ｔｃｌ）−（０．５×ｔｃ＋ｔｋｌ）＝０．１×ｔｃだけタイミングマージンが小さくなってしまう。
【０００９】
本発明の目的は、クロック信号ＣＫのデューティー比が５０％と異なる場合において、データ信号をクロック信号に同期して取り込む際のタイミングマージンが小さくなるのを防止することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、クロック信号を取り込むためのクロック入力端子及びデータ信号を取り込むためのデータ入力端子と、上記クロック入力端子に入力されるクロック信号の第ｉ番目（ｉは１以上の整数）の切り換わりタイミングと第（ｉ＋１）番目の切り換わりタイミングの中間のタイミングで切り換わる内部クロック信号を発生する内部クロック発生回路と、上記データ入力端子に入力されるデータ信号を、上記内部クロック信号に同期して取り込むラッチ回路とを含んで半導体集積回路を構成する。
【００１３】
上記の手段によれば、上記クロック入力端子に入力されるクロック信号の第ｉ番目の切り換わりタイミングと第（ｉ＋１）番目の切り換わりタイミングの中間のタイミングで切り換わる内部クロック信号に同期して上記データ信号を取り込む。このことが、上記クロック信号のデューティー比が５０％と異なる場合でも、データ取り込みについてのタイミングマージンが小さくなるのを回避する。
【００１４】
このとき、上記内部クロック発生回路は、クロック信号の第（ｉ−ｊ）番目の切り換わりタイミングと第（ｉ＋１＋ｊ）番目（ｊは０以上の整数）の切り換わりタイミングとのタイミング差（（２ｊ＋１）回の切り換わり分）の半分の時間に相当する遅延量を保持する第１の手段と、上記クロック信号を上記保持された遅延量の時間だけ遅延して上記内部クロックを発生する第２の手段とを含んで構成することができる。
【００１５】
また、上記内部クロック発生回路は、第１及び第２の分周器と位相比較器と可変遅延回路と遅延制御回路とで構成され、上記クロック信号の第（ｉ−ｊ）番目の切り換わりタイミングと同期した第１の分周信号を発生する第１の分周器と、上記クロック信号の第（ｉ＋１＋ｊ）番目の切り換わりタイミングと同期した第２の分周信号を発生する第２の分周器と、上記第１と第２の分周信号の位相を比較する位相比較器と、上記位相差の半分の時間に相当する遅延時間を有するように上記可変遅延回路を制御する遅延制御回路とを含んで構成することができる。
【００１６】
上記クロック入力端子に入力されるクロック信号を受けるクロック入力バッファを有し、上記クロック入力バッファは、第１クロック信号とそれと相補レベルの関係にある第２クロック信号とを発生し、第１クロック信号が上記第１分周器に入力されるとき、第２クロック信号は、上記第２分周器に入力され、第１クロック信号が上記第２分周器に入力されるとき、第２クロック信号が第１分周器に入力されるように構成することができる。
【００１７】
クロック入力端子とデータ入力端子と上記クロック入力端子に入力されるクロック信号から内部クロック信号を発生する内部クロック発生回路と上記データ入力端子に入力されるデータ信号を上記内部クロック信号に同期して取り込むラッチ回路とを含んで半導体集積回路が構成されるとき、上記内部クロック発生回路は、上記クロック信号を入力し上記内部クロック信号を出力する第１の可変遅延回路と、上記クロック信号またはその反転信号を遅延する第２の可変遅延回路と、上記第２の可変遅延回路の出力信号を遅延する第３の可変遅延回路と、上記第３の可変遅延回路の出力信号を分周する第１の分周器と、上記クロック信号またはその反転信号を分周する第２の分周器と、第１の分周器の出力する第１の分周信号と第２の分周器の出力する第２の分周信号との位相を比較する位相比較器と、上記位相比較器の出力信号に基づいて、上記第１、第２、第３の可変遅延回路を制御する遅延制御信号を出力する遅延制御回路とを含んで構成することができる。このとき、上記第１、第２、第３の可変遅延回路は互いに同一構成とされ、上記第１の分周器は上記クロック信号の第（ｉ−ｊ）番目の切り換わりタイミングに同期した第１の分周信号を発生し（ｉは１以上の整数、ｊは０以上の整数）、上記第２の分周器は上記クロック信号の第（ｉ＋１＋ｊ）番目の切り換わりタイミングに同期した第２の分周信号を発生し、上記位相比較器は上記第１の分周信号と第２の分周信号との位相差を比較し、上記遅延制御回路は上記位相差が零になるように第１、第２、第３の可変遅延回路の遅延時間を制御する。
【００１８】
また、上記第１及び第２の分周器は、それぞれラッチ回路を複数個直列に接続して構成され、これらラッチ回路の初期状態を設定することによって、上記ｊの値の設定が行われるように構成することができる。
【００１９】
上記ラッチ回路の初期状態は、ヒューズ信号または外部入力信号で設定することができる。
【００２０】
上記クロック入力端子から第１の可変遅延回路へ至る信号の遅延時間と第１の可変遅延回路から上記ラッチ回路へ至る信号の遅延時間との和から、上記データ入力端子から上記ラッチ回路へ至る信号の遅延時間を引いた時間の２倍の遅延時間を有するダミーの遅延回路を、上記クロック入力端子から第１の分周器へ至る信号経路の途中に配置することができる。
【００２１】
クロック入力端子とデータ入力端子と上記クロック入力端子に入力されるクロック信号から内部クロック信号を発生する内部クロック発生回路と上記データ入力端子に入力されるデータ信号を上記内部クロック信号に同期して取り込むラッチ回路とを含んで半導体集積回路が構成されるとき、上記内部クロック発生回路は、上記クロック信号を入力し上記内部クロック信号を出力する可変遅延回路と、上記可変遅延回路の出力信号を遅延するダミー可変遅延回路と、上記ダミー可変遅延回路の出力信号を分周する第１の分周器と、上記クロック信号またはその反転信号を分周する第２の分周器と、第１の分周器の出力する第１の分周信号と第２の分周器の出力する第２の分周信号との位相を比較する位相比較器と、上記位相比較器の出力信号に基づいて、上記可変遅延回路及び上記ダミー可変遅延回路を制御する遅延制御信号を出力する遅延制御回路とを含んで構成することができる。このとき、上記第１の分周器は上記クロック信号の第（ｉ−ｊ）番目の切り換わりタイミングに同期した第１の分周信号を発生し（ｉは１以上の整数、ｊは０以上の整数）、上記第２の分周器は上記クロック信号の第（ｉ＋１＋ｊ）番目の切り換わりタイミングに同期した第２の分周信号を発生し、上記位相比較器は上記第１の分周信号と第２の分周信号との位相差を比較し、上記遅延制御回路は上記位相差が零になるように上記可変遅延回路及び上記ダミー可変遅延回路の遅延時間を制御する。
【００２２】
さらに、複数のメモリセルがアレイ状に配列されて成るメモリセルアレイを設け、上記メモリセルへの書き込みデータが上記データ信号として上記ラッチ回路に伝達されるように構成することができる。
【００２３】
【発明の実施の形態】
図１５は、本発明にかかる半導体集積回路の一例であるスタティック型ＲＡＭの構成が示される。
【００２４】
図１５に示されるスタティック型ＲＡＭは、ＤＤＲ方式やＥＡ方式が併用されたクロック同期型とされ、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００２５】
図１５において、ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、複数のスタティック型メモリセルがアレイ状に配置されて成るメモリセルアレイであり、ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬはクロック信号、アドレス信号、メモリ制御信号等の各種入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏは、モード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。本例ではセンタパッド方式の例を示しており、このため各種入力回路ＣＫ／ＡＤＲ／ＣＮＴＬ、データ入出力回路ＤＩ／ＤＱ、及び入出力回路Ｉ／Ｏもチップの中央に位置されている。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。ＦＵＳＥはヒューズ回路であり、このヒューズ回路ＦＵＳＥは、メモリアレイ欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧を発生する参照電圧発生回路である。
【００２６】
図１には、上記スタティック型ＲＡＭにおける主要部の構成例が示される。
【００２７】
ＤＩはデータ信号であり、このデータ信号は上記メモリセルアレイへの書き込みデータとされる。ＶｒｅｆはＤＩのローレベルとハイレベルのほぼ中間のレベルである参照レベル信号、ＣＫＴとＣＫＢは相補レベルのクロック信号、ＣＫＩＴとＣＫＩＢは内部クロック信号である。
【００２８】
ＤＩＢはＤＩ入力バッファ、ＤＩＲＧはＤＩ入力バッファＤＩＢの出力ＤＩ２を内部クロック信号ＣＫＩＴまたはＣＫＩＢに同期して取り込むラッチ回路、ＣＫＢＦはＣＫ入力バッファである。本回路ではＤＩ入力バッファＤＩＢとＣＫ入力バッファＣＫＢＦの遅延時間がほぼ同じになるように設計される。ＤＬＬＴは、ＣＫ入力バッファＣＫＢＦの出力ＣＫＴ２を入力し、内部クロック信号ＣＫＩＴを発生するディレイ・ロックド・ループであり、ＤＬＬＢは、クロック信号ＣＫＴ２の反転信号ＣＫＢ２を入力し、内部クロック信号ＣＫＩＢを発生するディレイ・ロックド・ループである。ＤＳＴＡは第１のＣＫ分配回路であり、例えばインバータ等で構成される。ＶＤＬＡは可変遅延回路である。ＤＳＴＢは第２のＣＫ分配回路であり、例えばインバータ等で構成される。ＤＩＶＡとＤＩＶＢは分周器、ＰＤは位相比較器、ＶＤＬＸとＶＤＬＹはＶＤＬＡと同じ構成としてほぼ同じ遅延時間を持つように設計されたダミー可変遅延回路、ＤＳＴＸはＤＳＴＡの約２倍の遅延時間を持つように設計された第１のダミーＣＫ分配回路、ＤＳＴＹはＤＳＴＢの約２倍の遅延時間を持つように設計された第２のダミーＣＫ分配回路、ＶＤＬＣは遅延制御回路である。
【００２９】
ここで、ＤＩ入力バッファＤＩＢ、ラッチ回路ＤＩＲＧはデータ入出力回路ＤＩ／ＤＱに含まれ、ＣＫ入力バッファＣＫＢＦは各種入力回路ＣＫ／ＡＤＲ／ＣＮＴＬに含まれる。また、可変遅延回路ＶＤＬＡ、分周器ＤＩＶＡ、ＤＩＶＢ、位相比較器ＰＤ、ダミー可変遅延回路ＶＤＬＸ、ＶＤＬＹ、遅延制御回路ＶＤＬＣは、クロック同期化回路ＤＬＬＣに含まれる。また、第１のＣＫ分配回路ＤＳＴＡは、各種入力回路ＣＫ／ＡＤＲ／ＣＮＴＬ又はクロック同期化回路ＤＬＬＣあるいはその近傍に配置され、第２のＣＫ分配回路ＤＳＴＢは、クロック同期化回路ＤＬＬＣ又はそれとデータ入出力回路ＤＩ／ＤＱとの間に配置される。また、第１のダミーＣＫ分配回路ＤＳＴＸは、第１のＣＫ分配回路の遅延時間を模擬するように各種入力回路ＣＫ／ＡＤＲ／ＣＮＴ、若しくはクロック同期化回路ＤＬＬＣあるいはその近傍、第２のダミーＣＫ分配回路ＤＳＴＹは、第２のＣＫ分配回路の遅延時間を模擬するようにＤＬＬＣ又はＤＬＬＣ部とデータ入出力回路ＤＩ／ＤＱとの間に配置される。
【００３０】
上記ＤＩ入力バッファＤＩＢとＣＫ入力バッファＣＫＢＦの遅延時間がほぼ同じになるように設計されているので、データ信号ＤＩとクロック信号ＣＫＴ（ＣＫＢ）の位相関係は、そのままＤＩ２とＣＫＴ２（ＣＫＢ２）に受け継がれる。以下、ＣＫＴ２が入力されるディレイ・ロックド・ループＤＬＬＴの動作について説明する。
【００３１】
分周器ＤＩＶＢはクロック信号ＣＫＴ２の第（ｉ−ｊ）番目の切り換わりタイミングと同期した分周信号ＤＩＶＢＯを発生し（ｉは１以上の整数、ｊは０以上の整数）、分周器ＤＩＶＡはクロック信号ＣＫＴ２の第（ｉ＋１＋ｊ）番目の切り換わりタイミングと同期した分周信号ＤＩＶＡＯを発生するように設計する。位相比較器ＰＤは分周信号ＤＩＶＢＯとＤＩＶＡＯの位相を比較する。この比較結果は遅延制御回路ＶＤＬＣに伝達される。遅延制御回路ＶＤＬＣは、伝達された位相比較結果に基づいて上記位相差が零になるように可変遅延回路ＶＤＬＡ、ＶＤＬＸ、ＶＤＬＹの遅延時間を制御する。ここで、（ｉ−ｊ）と（ｉ＋１＋ｊ）の差は（２ｊ＋１）と奇数なので、後述するように、分周器ＤＩＶＢとＤＩＶＡのどちらか一方はクロック信号ＣＫＴ２の反転信号ＣＫＢ２を用いて分周信号を発生する方が望ましい。本図では、ＤＩＶＡの前にセレクタＳＥＬを配置することで、選択的にクロック信号ＣＫＢ２を入力できるようになっている。つまり、セレクタＳＥＬは、ディレイ・ロックド・ループＤＬＬＴ内の分配回路ＤＳＴＡの出力信号と、ディレイ・ロックド・ループ内の分配回路ＤＳＴＡの出力信号とを選択的に分周器ＤＩＶＡへ伝達することができる。
【００３２】
図２には、ｊ＝２の場合の動作タイミングが示される。
【００３３】
この場合、分周器ＤＩＶＢはクロック信号ＣＫＴ２の第（ｉ−２）番目の切り換わりタイミングと同期した分周信号ＤＩＶＢＯを発生し、分周器ＤＩＶＡはＣＫＴの第（ｉ＋３）番目の切り換わりタイミングと同期した分周信号ＤＩＶＡＯを発生する。ここで、分配回路ＤＳＴＡの遅延時間をｔｐｄ（ＤＳＴＡ）、分周器ＤＩＶＡの遅延時間をｔｐｄ（ＤＩＶＡ）、ＤＩＶＢの遅延時間をｔｐｄ（ＤＩＶＢ）、可変遅延回路ＶＤＬＸ、ＶＤＬＹを前述したように等しい遅延時間ｔｐｄ（ＶＤＬＸ）、分配回路ＤＳＴＸの遅延時間をｔｐｄ（ＤＳＴＸ）、分配回路ＤＳＴＹの遅延時間をｔｐｄ（ＤＳＴＹ）とすると、次式が成立する。
ｔａ＝ｔｐｄ（ＤＳＴＡ）＋ｔｐｄ（ＤＩＶＡ）
ｔｂ＝ｔｐｄ（ＤＳＴＡ）＋ｔｐｄ（ＤＩＶＢ）＋２×ｔｐｄ（ＶＤＬＸ）＋ｔｐｄ（ＤＳＴＸ）＋ｔｐｄ（ＤＳＴＹ）…（１）
【００３４】
ここで、分周器ＤＩＶＡの遅延時間をｔｐｄ（ＤＩＶＡ）とＤＩＶＢの遅延時間をｔｐｄ（ＤＩＶＢ）が等しいとすると、次式が成立する。
ｔｐｄ（ＤＩＶＡ）＝ｔｐｄ（ＤＩＶＢ）…（２）
【００３５】
この結果、（１）式は、次のように書き直すことができる。
ｔｂ＝ｔｐｄ（ＤＳＴＡ）＋ｔｐｄ（ＤＩＶＡ）＋２×ｔｐｄ（ＶＤＬＸ）＋ｔｐｄ（ＤＳＴＸ）＋ｔｐｄ（ＤＳＴＹ）
【００３６】
また、遅延制御回路ＶＤＬＣは分周信号ＤＩＶＢＯとＤＩＶＡＯの位相差が零になるように可変遅延回路ＶＤＬＡ、ＶＤＬＸ、ＶＤＬＹの遅延時間を制御する。
【００３７】
従って、次式が成立する。
ｔｂ＝ｔ０＋ｔａ
ｔ０＝２×ｔｐｄ（ＶＤＬＸ）＋ｔｐｄ（ＤＳＴＸ）＋ｔｐｄ（ＤＳＴＹ）
【００３８】
ここで、可変遅延回路ＶＤＬＡの遅延時間をｔｐｄ（ＶＤＬＡ）、分配回路ＤＳＴＢの遅延時間をｔｐｄ（ＤＳＴＢ）とすると、次式が成立する。
ｔｐｄ（ＶＤＬＡ）＝ｔｐｄ（ＶＤＬＸ）…（３）
ｔｐｄ（ＤＳＴＡ）＝０．５×ｔｐｄ（ＤＳＴＸ）…（４）
ｔｐｄ（ＤＳＴＢ）＝０．５×ｔｐｄ（ＤＳＴＹ）…（５）
【００３９】
従って、次式が成立する。
ｔ０＝２×ｔｐｄ（ＶＤＬＡ）＋２×ｔｐｄ（ＤＳＴＡ）＋２×ｔｐｄ（ＤＳＴＢ）
ｔｐｄ（ＶＤＬＡ）＋ｔｐｄ（ＤＳＴＡ）＋ｔｐｄ（ＤＳＴＢ）＝０．５×ｔ０
【００４０】
この結果、図２に示されるように、内部クロック信号ＣＫＩＴは、ＣＫＴ２に対して０．５×ｔ０遅れたタイミングで切り換わる。ここで着目すべき点は、ＣＫＴ２（すなわち、ＣＫＴ）のデューティー比によらず、常に次式が成立する点である。
ｔｋｈ＝０．５×ｔ１−ｔｃ＝０．５×ｔｈ＝ｔｃｈ…（６）
【００４１】
従って、ＣＫＴのデューティー比が５０％と異なる場合に、ＤＩ２を内部クロック信号ＣＫＩＴに同期動作するラッチ回路ＤＩＲＧで取り込む際、タイミングマージンが小さくなるのを防止することができる。
【００４２】
ここで、（６）式が精度よく成立するためには、（３）〜（５）式が精度よく成立する必要がある。このことから、ＶＤＬＡとほぼ同じ遅延時間を持つように設計されたダミー可変遅延回路ＶＤＬＸとＶＤＬＹ、ＤＳＴＡの約２倍の遅延時間を持つように設計されたダミーＣＫ分配回路ＤＳＴＸ、ＤＳＴＢの約２倍の遅延時間を持つように設計されたダミーＣＫ分配回路ＤＳＴＹを使用するのが望ましい。
【００４３】
以上、ディレイ・ロックド・ループＤＬＬＴについて説明してきたが、ディレイ・ロックド・ループＤＬＬＢについても、同様に構成されることで同様に動作する。すなわち、ディレイ・ロックド・ループＤＬＬＢでは、分周器ＤＩＶＢはクロック信号ＣＫＴ２の第（ｉ−１）番目の切り換わりタイミングと同期した分周信号ＤＩＶＢＯを発生し、分周器ＤＩＶＡはＣＫＴの第（ｉ＋４）番目の切り換わりタイミングと同期した分周信号ＤＩＶＡＯを発生するようにすると、図３に示されるように、（７）式が成立することから、ＤＬＬＴと同様、ＤＩ２をＣＫＩＢに同期動作するラッチ回路ＤＩＲＧで取り込む際、タイミングマージンが小さくなるのを防止することができる。
ｔｋｌ＝ｔｃｌ…（７）
【００４４】
図４には、上記スタティック型ＲＡＭにおける主要部の別の構成例が示される。
【００４５】
図４に示される回路が、図１に示されるのと異なるのは、可変遅延回路ＶＤＬＸを可変遅延回路ＶＤＬＡで代用し、可変遅延回路ＶＤＬＸを省略にしている点である。このようにすると、可変遅延回路ＶＤＬＸが不要になる分、回路のチップ占有面積を小さくできる。また、可変遅延回路ＶＤＬＸを可変遅延回路ＶＤＬＡで代用すると、（３）式がより精度よく成立し、その結果（６）、（７）もより精度よく成立する。従って、データ信号ＤＩを内部クロック信号ＣＫＩＴまたはＣＫＩＢに同期動作するラッチ回路ＤＩＲＧで取り込む際、タイミングマージンが小さくなるのをさらに確実に防止することができる。
【００４６】
図５は、図１におけるＤＩ入力バッファＤＩＢや、ＣＫ入力バッファＣＫＢＦの構成例が示される。ここで、Ｖｓｓは低電位側電源、Ｖｄｄは高電位側電源であり、ＭＰ１〜ＭＰ７はｐチャネル型ＭＯＳトランジスタ、ＭＮ１〜ＭＮ７はｎチャネル型ＭＯＳトランジスタである。ＭＯＳトランジスタＭＰ１〜ＭＰ５及びＭＮ１〜ＭＮ５のゲート電極には、所定のバイアス電圧が印加されている。ＭＯＳトランジスタＭＰ６，ＭＰ７が差動結合され、ＭＯＳトランジスタＭＮ６，ＭＮ７が差動結合される。ＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＮ２，ＭＮ１が直列接続され、ＭＯＳトランジスタＭＰ１，ＭＰ２の直列接続ノードにＭＯＳトランジスタＭＮ６のドレイン電極が結合され、ＭＯＳトランジスタＭＮ２，ＭＮ１の直列接続ノードにＭＯＳトランジスタＭＰ６のドレイン電極が結合される。また、ＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＮ４，ＭＮ３が直列接続され、ＭＯＳトランジスタＭＰ３，ＭＰ４の直列接続ノードにＭＯＳトランジスタＭＮ７のドレイン電極が結合され、ＭＯＳトランジスタＭＮ４，ＭＮ３の直列接続ノードにＭＯＳトランジスタＭＰ７のドレイン電極が結合される。
【００４７】
本回路では、入力端子ＩＮＴとＩＮＢには差動信号を入力してもよいし、一方に参照レベル、、他方に信号を入力してもよい。これら入力信号に対応し、出力端子ＯＵＴＢとＯＵＴＡから出力信号が出力される。すなわち、ＩＮＴの電位レベルがＩＮＢの電位レベルより高い場合は、ＭＮ６とＭＰ７がオンし、ＭＰ６とＭＮ７がオフする。このためＭＰ２とＭＮ２のそれぞれソース電位が低下しＭＰ２がオフ、ＭＮ２がオンしＯＵＴＢはローレベルとなる。また、ＭＰ４とＭＮ４のそれぞれソース電位が上昇しＭＰ４がオン、ＭＮ４がオフしＯＵＴＴはハイレベルとなる。
【００４８】
図６には、図１におけるラッチ回路ＤＩＲＧの構成例が示される。
【００４９】
本回路は、入力データ／Ｄをクロック信号／ＣＫに同期して取り込むスレーブ・マスタ型のラッチ回路であり、インバータＩＶ１〜ＩＶ１０、ｐチャネル型ＭＯＳトランジスタＭＰ８，ＭＰ９、ｎチャネル型ＭＯＳトランジスタＭＮ９，ＭＮ１０、トランスファゲートＴ１，Ｔ２とが結合されて成る。トランスファゲートＴ１とインバータＩＶ１とＩＶ２とでスレーブ部が構成され、トランスファゲートＴ２とインバータＩＶ３とＩＶ４とでマスタ部が構成される。インバータＩＶ１，ＩＶ２が並列接続されることで、スレーブ部における記憶部が形成され、インバータＩＶ３，ＩＶ４が並列接続されることで、マスタ部における記憶部が形成される。尚、ＲＳは本ラッチ回路をリセットするための信号であり、Ｑはラッチ回路の出力信号である。
【００５０】
図７には、図１における可変遅延回路ＶＤＬＡや、ダミー可変遅延回路ＶＤＬＸ、ＶＤＬＹの構成例が示される。
【００５１】
図７において、ＣＳ１〜ＣＳ８は差動アンプであり、ＭＡＭＰはメインアンプである。また、ＩＮが入力信号、ＯＵＴＴとＯＵＴＢが相補レベルの出力信号である。
【００５２】
複数の差動アンプＣＳ１〜ＣＳ８は互いに同一構成とされ、図７においては差動アンプＣＳ１についての構成例が代表的に示される。
【００５３】
差動アンプＣＳ１は、特に制限されないが、ｐチャネル型ＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４と、ｎチャネル型ＭＯＳトランジスタＭＮ１１，ＭＮ１２，ＭＮ１３とが結合されて成る。ＭＯＳトランジスタＭＮ１１，ＭＮ１２のソース電極がＭＯＳトランジスタＭＮ１３を介して低電位側電源Ｖｓｓに結合されることで差動結合される。ＭＯＳトランジスタＭＰ１１，ＭＰ１１が並列接続され、ＭＯＳトランジスタＭＰ１３，ＭＰ１４が並列接続されることで、上記差動ＭＯＳトランジスタＭＮ１１，ＭＮ１２の負荷が形成される。ＭＯＳトランジスタＭＮ１１のドレイン電極はＭＯＳトランジスタＭＰ１１，ＭＰ１２を介して高電位側電源Ｖｄｄに結合される。ＭＯＳトランジスタＭＮ１２のドレイン電極はＭＯＳトランジスタＭＰ１３，ＭＰ１４を介して高電位側電源Ｖｄｄに結合される。入力端子ＩＮから入力された信号は、ＭＯＳトランジスタＭＮ１２のゲート電極に伝達され、また、インバータＩＶ１１を介してＭＯＳトランジスタＭＮ１１のゲート電極に伝達される。
【００５４】
メインアンプＭＡＭＰは、特に制限されないが、ｐチャネル型ＭＯＳトランジスタＭＰ１５〜ＭＰ２２、ｎチャネル型ＭＯＳトランジスタＭＮ１４〜ＭＮ１９、インバータＩＶ１２，ＩＶ１３が結合されて成る。ＭＯＳトランジスタＭＮ１４，ＭＮ１５のソース電極は、ＭＯＳトランジスタＭＮ１８を介して低電位側電源Ｖｓｓに結合される。ＭＯＳトランジスタＭＰ１５，ＭＰ１６が並列接続され、ＭＯＳトランジスタＭＰ１７，ＭＰ１８が並列接続されることで、ＭＯＳトランジスタＭＮ１４，ＭＮ１５の負荷が形成される。ＭＯＳトランジスタＭＮ１４のドレイン電極は、ＭＯＳトランジスタＭＰ１５，ＭＰ１６を介して高電位側電源Ｖｄｄに結合される。ＭＯＳトランジスタＭＮ１５のドレイン電極は、ＭＯＳトランジスタＭＰ１７，ＭＰ１８を介して高電位側電源Ｖｄｄに結合される。ＭＯＳトランジスタＭＮ１６，ＭＮ１７のソース電極は、ＭＯＳトランジスタＭＮ１９を介して低電位側電源Ｖｓｓに結合される。ＭＯＳトランジスタＭＰ１９，ＭＰ２０が並列接続され、ＭＯＳトランジスタＭＰ２１，ＭＰ２２が並列接続されることで、ＭＯＳトランジスタＭＮ１６，ＭＮ１７の負荷が形成される。ＭＯＳトランジスタＭＮ１６のドレイン電極は、ＭＯＳトランジスタＭＰ１９，ＭＰ２０を介して高電位側電源Ｖｄｄに結合される。ＭＯＳトランジスタＭＮ１７のドレイン電極は、ＭＯＳトランジスタＭＰ２１，ＭＰ２２を介して高電位側電源Ｖｄｄに結合される。ＭＯＳトランジスタＭＮ１４，ＭＮ１７のゲート電極と、ＭＯＳトランジスタＭＮ１５，ＭＮ１６のゲート電極には、上記複数の差動アンプＣＳ１〜ＣＳ８からの差動出力信号が伝達される。ＭＯＳトランジスタＭＮ１７のドレイン電極は、信号出力のためインバータＩＶ１２を介して出力端子ＯＵＴＴに結合される。ＭＯＳトランジスタＭＮ１５のドレイン電極は、信号出力のためインバータＩＶ１３を介して出力端子ＯＵＴＢに結合される。尚、ＭＯＳトランジスタＭＰ１５，ＭＰ１８，ＭＰ１９，ＭＰ２２，ＭＮ１８，ＭＮ１９のゲート電極には、所定のバイアス電圧ＶＢが供給される。
【００５５】
上記複数の差動アンプＣＳ１〜ＣＳ８におけるＭＯＳトランジスタＭＮ１３のゲート電極には、コントロール電圧Ｖｃｓが供給される。コントロール電圧Ｖｃｓは、制御回路ＶＤＬＣＴＬで発生される。コントロール電圧Ｖｃｓを制御することで差動アンプＣＳ１〜ＣＳ８での信号遅延時間をコントロールし、入力信号ＩＮが入力されてから出力信号ＯＵＴＴ（またはＯＵＴＢ）が得られるまでの遅延時間を変化させることができる。
【００５６】
上記制御回路ＶＤＬＣＴＬは、特に制限されないが、ｎチャネル型ＭＯＳトランジスタＭＮ２０、抵抗Ｒ０〜Ｒ７、スイッチＳ１〜Ｓ７で構成されており、抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７の比は、ほぼ１：２：４：８：１６：３２：６４に設定されている。従って、スイッチＳ１〜Ｓ７のオン／オフを制御する信号Ｃ１〜Ｃ７にバイナリ・コードを入力すると、ＭＯＳトランジスタＭＮ２０には、このバイナリ・コードに対応する１０進数に反比例した電流が流れる。ＭＯＳトランジスタＭＮ１３，ＭＮ２０は、共通のゲート電圧（Ｖｃｓ）を持つことによりカレントミラー回路を構成しており、また、差動アンプＣＳ１〜ＣＳ８の遅延時間はＭＯＳトランジスタＭＮ１３に流れる電流に反比例すると考えられるので、差動アンプＣＳ１〜ＣＳ８の遅延時間は、上記バイナリ・コードに対応する１０進数に比例して変化することになる。すなわち、本例では遅延時間を１２８通り（２の７乗通り）に変化させることができる。
【００５７】
図８には、図１における可変遅延回路ＶＤＬＡや、ダミー可変遅延回路ＶＤＬＸ、ＶＤＬＹの別の構成例が示される。
【００５８】
図８において、ＩＶＡ１〜ＩＶＡ５とＩＶＢ１〜ＩＶＢ５はインバータ、ＳＡ１〜ＳＡ５とＳＢ１〜ＳＢ５は、経路を断続可能なスイッチである。また、ＩＮが入力端子、ＯＵＴが出力端子である。上記スイッチのオン／オフ（ＯＮ／ＯＦＦ）を図９のＮｏ．１〜Ｎｏ．５のように制御することで、入力信号ＩＮが与えられてから出力信号ＯＵＴが得られるまでの遅延時間を５通りに変化させることができる。例えば、図９のＮｏ．１の行に示したようにスイッチを制御すると、入力信号ＩＮは、インバータＩＶＡ１、スイッチＳＡ１、インバータＩＶＢ１、スイッチＳＢ１を伝わり、出力信号ＯＵＴが得られる。また、Ｎｏ．２の行に示したようにスイッチを制御すると、入力信号ＩＮは、インバータＩＶＡ１、ＩＶＡ２、スイッチＳＡ２、インバータＩＶＢ２、スイッチＳＢ２、インバータＩＶＢ１、スイッチＳＢ１を伝わり、出力信号ＯＵＴが得られる。従って、Ｎｏ．２の方が、インバータＩＶＡ２、ＩＶＢ２、及びスイッチＳＢ２を伝わる分だけ、信号の遅延時間が増加する。
【００５９】
図１０には、図１における分周器ＤＩＶＡや、ＤＩＶＢの構成例が示される。ここで、ＩＮは入力信号であり、ＯＵＴは分周信号出力である。本例では４個のスレーブ・マスタ型のラッチ回路１０１，１０２，１０３，１０４を直列に接続することで、１６分周器（２の４乗分周）を構成している。ラッチ回路１０１，１０２，１０３，１０４は互いに同一構成とされる。そのうちの一つであるラッチ回路１０１は、インバータＩＶ２１，ＩＶ２２，ＩＶ２３，ＩＶ２４，ＩＶ２５、及びトランスファゲート２０１，２０２とが結合されて成る。インバータＩＶ２２，ＩＶ２２がループ状に結合され、インバータＩＶ２３，ＩＶ２４がループ状に結合されることで、それぞれ信号の保持を行う保持部が形成される。上記信号の保持部への信号取り込みは、トランスファゲート２０１，２０２を介して行われる。
【００６０】
本回路では、入力インバータ群ＩＮＶを構成するインバータの個数、及び各ラッチ回路１０１〜１０４の初期設定信号Ｓ０〜Ｓ３とＭ０〜Ｍ３のレベルを、図１１のＮｏ．１〜Ｎｏ．３２のように設定することで、上記入力信号の任意の切り換わりタイミングと同期した分周信号を発生することができる。尚、図１１では、”０”は信号レベルがローレベル、”１”は信号レベルがハイレベル、”ＨＺ”は当該ノードがハイ・インピーダンスであることを示している。例えば、図１１のＮｏ．１の行に示したように、Ｓ０〜Ｓ３とＭ０〜Ｍ３の初期設定レベルを設定し、入力インバータＩＮＶの個数を偶数とすると、本分周器は上記入力信号の第１番目の切り換わりタイミングと同期した分周信号を発生する。
【００６１】
図１２には、上記入力信号と分周信号出力のタイミングの一例が示される。図１１のＮｏ．１に対応する分周信号出力はＯＵＴ１である。また、図１１のＮｏ．２の行に示したように、Ｓ０〜Ｓ３とＭ０〜Ｍ３の初期設定レベルを設定し、入力インバータＩＮＶの個数を奇数とすると、本分周器は上記入力信号の第２番目の切り換わりタイミングと同期した分周信号、すなわち、図１２のＯＵＴ２で示される分周信号を出力する。同様に、図１１のＮｏ．３２の行に示したように、Ｓ０〜Ｓ３とＭ０〜Ｍ３の初期設定レベルを設定し、入力インバータＩＮＶの個数を奇数とすると、本分周器は上記入力信号の第３２番目の切り換わりタイミングと同期した分周信号、すなわち、図１２のＯＵＴ３２で示される分周信号を出力する。
【００６２】
従って、分周器ＤＩＶＡ及びＤＩＶＢを、それぞれラッチ回路を複数個直列に接続して構成し、これらラッチ回路の初期状態を設定することによって、上記ｊの値を任意に設定することができる。
【００６３】
尚、上記初期状態の設定をヒューズによって決定される信号または外部入力信号で行うと、ヒューズのオン／オフまたは外部入力信号のレベルを変化させることで、上記ｊの値を任意に設定することができる。
【００６４】
ここで、本分周器の入力インバータＩＮＶの個数を奇数にするか偶数にするかは、入力信号の奇数番目の切り換わりに同期させるか、偶数番目の切り換わりに同期させるかによって決定される。ところで、図１の説明で述べたように、分周器ＤＩＶＢが入力クロックの第（ｉ−ｊ）番目の切り換わりと同期した分周信号を発生し、ＤＩＶＡが入力クロックの第（ｉ＋１＋ｊ）番目の切り換わりと同期した分周信号を発生するようにすると、（ｉ−ｊ）と（ｉ＋１＋ｊ）の差は（２ｊ＋１）と奇数なので、ＤＩＶＢとＤＩＶＡの一方が入力信号の奇数番目の切り換わりに同期する場合は、他方は入力信号の偶数番目の切り換わりに同期することになる。従って、ＤＩＶＢとＤＩＶＡの入力インバータＩＮＶの個数を一致させることができない。すなわち、ＤＩＶＢとＤＩＶＡの遅延時間が少なくともインバータ１段分の遅延時間だけ異なることになり、上記（２）式が精度よく成立しなくなってしまう。それを解決するには、上記入力インバータＩＮＶが入力信号の極性を反転するするために使用されていることに着目し、分周器ＤＩＶＢとＤＩＶＡのどちらか一方はＣＫＴ２の反転信号ＣＫＢ２を用いて分周信号を発生するようにすればよい。そこで、図１ではＤＩＶＡの前にセレクタＳＥＬを配置することで、ＣＫＢ２を入力できるようにしている。このようにすると、ＤＩＶＢとＤＩＶＡの入力インバータＩＮＶの個数を一致させることができ、上記（２）式がより精度よく成立し、その結果、（６）式、（７）式もより精度よく成立する。従って、ＤＩを内部クロック信号ＣＫＩＴまたはＣＫＩＢに同期動作するラッチ回路ＤＩＲＧで取り込む際、タイミングマージンが小さくなるのをさらに確実に防止することができる。
【００６５】
尚、以上の説明から、例えば分周器ＤＩＶＡの初期状態を適当に設定することによって、ＤＩＶＡが入力クロックの第（ｉ＋ｊ）番目の切り換わりと同期した分周信号を発生するようにすることもできる。この場合は、内部クロックの位相は０度または１８０度に設定されることになる。従って、上記初期状態の設定をヒューズ信号または外部入力信号で行うと、ヒューズのオン／オフまたは外部入力信号のレベルを変化させることで、内部クロックの位相を０度、９０度、１８０度、２７０度と自由に設定することができる。
【００６６】
図１３には、図１０に示される分周器を構成している各ラッチ回路の初期設定信号Ｓ０〜Ｓ３を発生するための初期設定回路の構成例が示される。尚、初期設定信号Ｍ０〜Ｍ３を発生する初期設定回路も同一構成のものを適用することができる。
【００６７】
図１３に示される初期設定回路は、特に制限されないが、ヒューズＦ１，Ｆ２、プルアップ抵抗１３１，１３２、ナンドゲートＮＡ１，ＮＡ２、インバータＩＶ３０、ｐチャネル型ＭＯＳトランジスタＭＰ３１、及びｎチャネル型ＭＯＳトランジスタＭＮ３１が結合されて成る。ヒューズＦ１，Ｆ２が切断されているか否かによって、ナンドゲートＮＡ１，ＮＡ２における一方の入力端子の論理レベルが決定される。ナンドゲートＮＡ１の出力信号は、後段のＭＯＳトランジスタＭＰ３１に伝達される。ナンドゲートＮＡ２の出力信号は、インバータＩＶ３０を介して後段のＭＯＳトランジスタＭＮ３１に伝達される。ＭＯＳトランジスタＭＰ３１，ＭＮ３１とは直列接続され、この直列接続ノードから出力信号ＯＵＴが得られる。この出力信号ＯＵＴは、例えば図１０の初期設定信号Ｓ０に対応する。通常時において、図１３におけるリセット信号ＲＳはローレベルに設定される。このとき、出力信号ＯＵＴは”ＨＺ”（ハイ・インピーダンス）になり、ラッチ回路の動作に何の影響も及ぼさない。一方、初期設定時にリセット信号をハイレベルにすると、ヒューズＦ１とＦ２のオン／オフ状態によって、出力信号ＯＵＴの状態が変化する。例えばヒューズＦ１がオン、ヒューズＦ２がオフの場合は、リセット信号をハイレベルにすると、出力信号ＯＵＴはローレベルになる。また、ヒューズＦ１がオフ、ヒューズＦ２がオンの場合は、リセット信号をハイレベルにすると、出力信号ＯＵＴはハイレベルになる。また、ヒューズＦ１とＦ２が両方ともオンの場合は、リセット信号をハイレベルにすると、出力信号ＯＵＴはＨＺのままである。
【００６８】
図１４には、図１における位相比較器ＰＤの構成例が示される。図１４に示される位相比較器ＰＤは、特に制限されないが、ナンドゲートＮＡ２１〜ＮＡ２６が結合されて成る。ｘ１とｘ２は入力信号であり、ＯＵＴＳとＯＵＴＦは出力信号である。本回路は信号ｘ２が立ち上がった時点で、ｘ１がハイレベルであれば、ｘ１はｘ２よりも位相が進んでいると判断し、出力信号ＯＵＴＦをハイレベル、出力信号ＯＵＴＳをローレベルにする。また、ｘ２が立ち上がった時点で、ｘ１がローレベルであれば、ｘ１はｘ２よりも位相が遅れていると判断し、出力信号ＯＵＴＳをハイレベル、出力信号ＯＵＴＦをローレベルにする。
【００６９】
上記の例によれば、以下の作用効果を得ることができる。
【００７０】
（１）クロック信号の第ｉ番目の切り換わりタイミングと第（ｉ＋１）番目の切り換わりタイミングの中間のタイミングで切り換わる内部クロック信号に同期して上記データ信号を取り込むことにより、上記クロック信号のデューティー比が５０％と異なる場合でも、データ取り込みについて十分なタイミングマージンを確保することができる。
【００７１】
（２）上記（１）の作用効果により、スタティック型ＲＡＭにおいて、メモリセルアレイへ書き込むデータを的確にフェッチすることができるので、スタティック型ＲＡＭの信頼性の向上を図ることができる。
【００７２】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
（３）図４に示されるように、可変遅延回路ＶＤＬＸを可変遅延回路ＶＤＬＡで代用し、可変遅延回路ＶＤＬＸを省略することにより、可変遅延回路ＶＤＬＸが不要になる分、回路のチップ占有面積を小さくできる。また、可変遅延回路ＶＤＬＸを可変遅延回路ＶＤＬＡで代用すると、（３）式がより精度よく成立し、その結果（６）、（７）もより精度よく成立するため、データ信号ＤＩを内部クロック信号ＣＫＩＴまたはＣＫＩＢに同期動作するラッチ回路ＤＩＲＧで取り込む際、タイミングマージンが小さくなるのをさらに確実に防止することができる。
【００７４】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるスタティック型ＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、クロック同期型の各種半導体集積回路に広く適用することができる。
【００７５】
本発明は、少なくともクロック信号に同期してデータを取り込むことを条件に適用することができる。
【００７６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７７】
すなわち、クロック信号の第ｉ番目の切り換わりタイミングと第（ｉ＋１）番目の切り換わりタイミングの中間のタイミングで切り換わる内部クロック信号に同期して上記データ信号を取り込むことにより、上記クロック信号のデューティー比が５０％と異なる場合でも、データ取り込みについてのタイミングマージンが小さくなるのを回避することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例であるスタティック型ＳＲＡＭにおける主要部の構成例ブロック図である。
【図２】本発明の一実施例の信号のタイミング例を示す図である。
【図３】本発明の一実施例の信号のタイミングの他の例を示す図である。
【図４】本発明にかかる半導体集積回路の一例であるスタティック型ＳＲＡＭにおける主要部の別の構成例ブロック図である。
【図５】上記スタティック型ＳＲＡＭに含まれるＤＩ入力バッファＤＩＢ、ＣＫ入力バッファＣＫＢＦの構成例を示す回路図である。
【図６】上記スタティック型ＳＲＡＭに含まれるラッチ回路の構成例を示す回路図である。
【図７】上記スタティック型ＳＲＡＭに含まれる可変遅延回路及びダミー可変遅延回路の構成例回路図である。
【図８】上記スタティック型ＳＲＡＭに含まれる可変遅延回路及びダミー可変遅延回路別の構成例回路図である。
【図９】図６におけるスイッチ制御の一例の説明図である。
【図１０】上記スタティック型ＳＲＡＭに含まれる分周器の構成例回路図である。
【図１１】図１０における各ラッチ回路の初期設定例の説明図である。
【図１２】図１０における入力信号と分周信号出力のタイミング例を示す波形図である。
【図１３】図１２に示される初期設定信号を発生する回路の構成例回路図である。
【図１４】上記スタティック型ＲＡＭに含まれる位相比較器の構成例回路図である。
【図１５】上記スタティック型ＲＡＭにおける主要部の別の構成例ブロック図である。
【図１６】クロック信号とデータ信号のタイミング例を示す波形図である。
【図１７】クロック信号とデータ信号の別のタイミング例を示す波形図である。
【符号の説明】
ＤＩ  データ信号
Ｖｒｅｆ  参照レベル信号
ＣＫＴ，ＣＫＢ  クロック相補信号
ＣＫＩＴ，ＣＫＩＢ  内部クロック信号
ＤＩＢ  ＤＩ入力バッファ
ＤＩＲＧ  ラッチ回路
ＣＫＢＦ  ＣＫ入力バッファ
ＤＬＬＴ，ＤＬＬＢ  ディレイ・ロックド・ループ
ＤＳＴＡ  第１のＣＫ分配回路
ＶＤＬＡ  可変遅延回路
ＤＳＴＢ  第２のＣＫ分配回路
ＤＩＶＡ、ＤＩＶＢ  分周器
ＰＤ  位相比較器
ＶＤＬＸ，ＶＤＬＹ  ダミー可変遅延回路
ＤＳＴＸ  第１のダミーＣＫ分配回路
ＤＳＴＹ  第２のダミーＣＫ分配回路
ＶＤＬＣ  遅延制御回路
【図１】
2004287691.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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