(57)【要約】【課題】チップ分離の際の結晶の割れや欠けによる素子不良の発生を低減することができる半導体装置の製造方法を提供する。【解決手段】炭化珪素基板と炭化珪素層とを含むウェハ１１の上に、上部電極６を、劈開方向のうちの１つである方向Ｙと、劈開方向からの傾きが５度より大きい方向Ｘとにほぼ沿うように並置する。そして、ウェハ１１上に形成された素子を分離して複数のチップ１０にするときには、劈開方向Ｙに対してほぼ平行の分離線１４ａと、方向Ｘに対してほぼ平行の分離線１４ｂとに沿って切断を行なう。ここで、上部電極６の並置とチップ分離は、炭化珪素層上に形成されたステップを基準として行なうことにより、より正確に劈開方向を知ることができ、チップ分離の際に半導体チップに割れや欠けが発生するのを抑制することができる。【選択図】　図１
2004014709.tif 000002
【特許請求の範囲】
【請求項１】
ウェハの上に、炭化珪素からなる半導体層をエピタキシャル成長により形成する工程（ａ）と、
上記半導体層の上に、複数の電極を少なくとも１つの劈開方向からの傾きが５度以下の第１の電極配置方向と、劈開方向からの傾きが５度より大きい第２の電極配置方向とに沿って並置する工程（ｂ）と、
上記ウェハを分離してチップにする工程（ｃ）と
を備える半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法であって、
上記工程（ａ）または上記工程（ａ）の後に、上記半導体層の上面の少なくとも一部に結晶方位を示すステップを形成し、
上記工程（ｂ）では、上記ステップを基準として上記電極を並置することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法であって、
上記工程（ｂ）では、上記第２の電極配置方向に並置された上記電極の列間隔を、上記第１の電極配置方向に並置された上記電極の列間隔よりも大きくすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置の製造方法であって、
上記工程（ａ）の後，上記工程（ｃ）の前に、評価用テスト電極やマスクの位置決めをするためのパターンを、上記半導体層のうち上記第２の電極配置方向に並置された上記電極列の間の領域上に設けることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置の製造方法であって、
上記炭化珪素面のうち上記半導体層と接する面は、（　０　０　０　１　）面，（　０　０　０−１）面，またはそれらの面のいずれか１つから１０度以内に傾斜したオフカット面であることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置の製造方法であって、
上記劈開方向は、＜　１　１　−２　０＞方向であることを特徴とする半導体装置の製造方法。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置の製造方法であって、
上記第１の電極配置方向は、上記劈開方向からθ度（θ度≦５度）だけ傾いた方向であり、
上記ウェハでは、上記第１の電極配置方向に沿って並置された電極の列間隔をｘとし、上記劈開方向における最大長さをＬとしたとき、下記第１の式
ｔａｎθ＜ｘ／Ｌ
が成立することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置の製造方法であって、
上記工程（ｃ）では、上記第１の電極配置方向に沿って、上記劈開方向からの傾きが５度以下の方向の分離線で上記ウェハを分離することを特徴とする半導体装置の製造方法。
【請求項９】
請求項２〜８のうちいずれか１つに記載の半導体装置の製造方法において、
上記工程（ｃ）では、上記ステップを基準として上記ウェハを分離することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８または９に記載の半導体装置の製造方法であって、
上記工程（ｃ）では、上記第１の電極配置方向においては、上記劈開方向に沿ってスクライビング法により上記ウェハを分離することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８または９に記載の半導体装置の製造方法であって、
上記工程（ｃ）では、上記第２の電極配置方向においては、ダイシング法により上記ウェハを切断することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８〜１１のうちいずれか１つに記載の半導体装置の製造方法であって、
上記第１の電極配置方向は、上記劈開方向からθ度（θ度≦５度）だけ傾いた方向であり、
上記第１の電極配置方向における上記分離線は、上記劈開方向からδ度（δ度≦５度）だけ傾いた方向であり、
上記ウェハでは、上記第１の電極並置方向に沿って並置された電極の列間隔をｘとし、上記劈開方向における最大長さをＬとしたとき、下記第２の式および第３の式
ｔａｎδ＜（ｘ／Ｌ）
ｔａｎ｜θ−δ｜＜（ｘ／Ｌ）
が成立することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素を用いた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
炭化珪素（シリコンカーバイド、ＳｉＣ）は珪素（Ｓｉ）に比べて高硬度でワイドバンドギャップを有する半導体であり、パワー素子や耐環境素子、高温動作素子、高周波素子等へ応用されている。これらの素子は、一般に、炭化珪素基板上に複数形成されている。そして、炭化珪素基板は、目的を達成するための素子本体部分の他に、評価用テスト素子部分、フォト工程に使用するマスクの位置決めをするためのアライメントキーなどから構成されている。
【０００３】
図７（ａ）は、代表的なスイッチング素子であるＳｉＣを用いたショットキーダイオードを示す断面図である。図７（ｂ）は、複数のショットキーダイオードが形成されたウェハ状態の炭化珪素基板を示す平面図である。
【０００４】
図７（ａ）に示すように、従来のショットキーダイオードは、ｎ型の４Ｈ−ＳｉＣからなる半導体基板７１と、半導体基板７１の上に設けられた，ｎ型の４Ｈ−ＳｉＣからなる炭化珪素層７２と、炭化珪素層７２の上部に設けられ，ボロンが注入されている不純物注入層７３と、炭化珪素層７２の上に設けられたニッケル（Ｎｉ）からなるショットキー電極７４と、ショットキー電極７４の上に設けられ，チタン（Ｔｉ）と金（Ａｕ）が積層している上部電極７６と、半導体基板７１の下面上に形成されたニッケル（Ｎｉ）からなるオーミック電極７５と、オーミック電極７５の下面上に形成され，チタン（Ｔｉ）と金（Ａｕ）とが積層している下部電極７７とから構成されている。
【０００５】
なお、本明細書中では、説明のために、炭化珪素基板７１からみてショットキー電極７４が形成されている方向を上方向として、オーミック電極７５が形成されている方向を下方向として規定する。
【０００６】
図７（ｂ）に示すように、ウェハ状態の半導体基板７１では、複数のショットキーダイオード７０が規則的に間隔をあけて配列している。その他に、炭化珪素基板上の位置Ｐ１，Ｐ２には、評価用テスト電極として使用するショットキー電極や、フォト工程においてマスクの位置合わせをするためのアライメントキーが設けられている。
【０００７】
評価用テスト電極を設けると、炭化珪素層７２の表面における不純物濃度を知ることができるなどの利点があるが、評価用テスト電極は存在しない場合もある。一方、アライメントキーは、フォトリソグラフィー工程に使用するマスクの位置決めをするために設けられており、フォトリソグラフィー工程を要する半導体素子を形成するのに必須である。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の炭化珪素を用いた素子においては以下のような不具合が生じていた。
【０００９】
珪素ではチップ分離を容易に行うことができるが、炭化珪素では、高硬度のためチップ分離や切断は困難であり、さらに劈開を利用した分離，切断も容易でない。
【００１０】
そのために、炭化珪素の分離，切断にはダイシングによる方法が用いられている。例えば、図７（ｂ）に示すように複数の素子を有するウェハ状態の半導体基板７１を、分離線７９ａ，７９ｂでダイシングにより切断して、チップ状態の炭化珪素半導体素子７０を得ることができる。
【００１１】
ダイシングを行うためには、分離線７９ａ，７９ｂの切りしろに加えてさらに余裕を見た領域をあけて素子配置をする必要がある。ここで、隣り合う上部電極７６の間隔ｘ，ｙが大きいほど、切断しやすく素子不良も発生しにくい。一方、素子の取れ数をできる限り多くとるためには、間隔ｘ，ｙを極力小さく抑えてウェハの上により多くのショットキーダイオードを形成することが好ましい。
【００１２】
しかしながら、上記従来の方法においては、上述のような点を考慮してダイシングを行なっても、切断面において生じる結晶の割れや欠けが大きく素子動作領域にまで影響を及ぼすことが多かった。このことから、チップ分離前には正常に動作していたにもかかわらずチップ分離後に動作不良が発生することもあり、これが歩留まり低下の原因となっていた。
【００１３】
本発明の目的は、精度よくチップ分離を行なう手段を講ずることにより、素子不良の少ない半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、ウェハの上に、炭化珪素からなる半導体層をエピタキシャル成長により形成する工程（ａ）と、上記半導体層の上に、複数の電極を少なくとも１つの劈開方向からの傾きが５度以下の第１の電極配置方向と、劈開方向からの傾きが５度より大きい第２の電極配置方向とに沿って並置する工程（ｂ）と、上記ウェハを分離してチップにする工程（ｃ）とを備える。
【００１５】
これにより、チップ分離の際には、少なくとも第１の電極配置方向がほぼ劈開方向に沿っているので、より容易に分離を行うことができる。
【００１６】
上記工程（ａ）または上記工程（ａ）の後に、上記半導体層の上面の少なくとも一部に結晶方位を示すステップを形成し、上記工程（ｂ）では、上記ステップを基準として上記電極を並置することができる。
【００１７】
上記工程（ｂ）では、上記第２の電極配置方向に並置された上記電極の列間隔を、上記第１の電極配置方向に並置された上記電極の列間隔よりも大きくすることにより、第１の電極配置方向よりも分離が困難である第２の電極配置方向における切りしろを大きく設定することができるので、分離により発生した結晶の割れや欠けが素子の形成領域にまで及ぶのを抑制することができる。
【００１８】
上記工程（ａ）の後，上記工程（ｃ）の前に、評価用テスト電極やマスクの位置決めをするためのパターンを、上記半導体層のうち上記第２の電極配置方向に並置された上記電極列の間の領域上に設けることが好ましい。
【００１９】
上記炭化珪素面のうち上記半導体層と接する面は、（　０　０　０　１　）面，（　０　０　０−１）面，またはそれらの面のいずれか１つから１０度以内に傾斜したオフカット面であることが好ましい。
【００２０】
上記劈開方向は、＜　１　１　−２　０＞方向であってもよい。
【００２１】
上記第１の電極配置方向は、上記劈開方向からθ度（θ度≦５度）だけ傾いた方向であり、上記ウェハでは、上記第１の電極配置方向に沿って並置された電極の列間隔をｘとし、上記劈開方向における最大長さをＬとしたとき、下記第１の式
ｔａｎθ＜ｘ／Ｌ
が成立することが好ましい。
【００２２】
上記工程（ｃ）では、上記第１の電極配置方向に沿って、上記劈開方向からの傾きが５度以下の方向の分離線で上記ウェハを分離することにより、より確実に劈開方向から近い方向で分離を行なうことができる。
【００２３】
上記工程（ｃ）では、上記ステップを基準として上記ウェハを分離することができる。
【００２４】
上記工程（ｃ）では、上記第１の電極配置方向においては、上記劈開方向に沿ってスクライビング法によりウェハを分離することにより、必要な切りしろの幅を小さく設定することができ、また、結晶の割れや欠けも低減することができる。
【００２５】
上記工程（ｃ）では、上記第２の電極配置方向においては、ダイシング法により上記ウェハを切断することが好ましい。
【００２６】
上記第１の電極配置方向は、上記劈開方向からθ度（θ度≦５度）だけ傾いた方向であり、上記第１の電極配置方向における上記分離線は、上記劈開方向からδ度（δ度≦５度）だけ傾いた方向であり、上記ウェハでは、上記第１の電極並置方向に沿って並置された電極の列間隔をｘとし、上記劈開方向における最大長さをＬとしたとき、下記第２の式および第３の式
ｔａｎδ＜（ｘ／Ｌ）
ｔａｎ｜θ−δ｜＜（ｘ／Ｌ）
が成立することが好ましい。
【００２７】
【発明の実施の形態】
（劈開方向に沿った素子並置，チップ分離）
図１（ａ），（ｂ）は、実施形態において，ウェハの状態にある炭化珪素半導体素子の構造を示す断面図と、ウェハにおける各素子の配置を示す平面図である。ここでは、説明を簡単にするために、上方からみて一素子あたりの電極が一つに見えるショットキーダイオードについて説明する。
【００２８】
図１（ａ）に示すように、本実施形態のウェハ状態におけるショットキーダイオード９は、ｎ型の４Ｈ−ＳｉＣからなる半導体基板１と、半導体基板１の上に設けられた，ｎ型の４Ｈ−ＳｉＣからなるエピタキシャル層２と、炭化珪素層２のうち動作領域８の側方を囲む領域に設けられた，ボロンが注入されている不純物注入層３と、エピタキシャル層２のうち動作領域８の上からその周囲の不純物注入層３の上に亘って設けられた，ニッケル（Ｎｉ）からなるショットキー電極４と、ショットキー電極４の上に設けられた，チタン（Ｔｉ）と金（Ａｕ）が積層している上部電極（アノード電極）６と、半導体基板１の下面上に形成された，ニッケル（Ｎｉ）からなるオーミック電極５と、オーミック電極５の下面上に形成された，チタン（Ｔｉ）と金（Ａｕ）とが積層している下部電極７とから構成されている。
【００２９】
ここで、半導体基板としては、主面が（　０　０　０　１　）シリコン面から［　１　１　−２　０］方向に約８度傾斜したオフカット基板を使用する。上部電極（アノード電極）６はワイヤボンディングのために設けられており、チタン（Ｔｉ）膜の上に金（Ａｕ）膜とが順次積層して形成されている。不純物注入層３のうちショットキー電極４とオーバーラップして形成されている領域は、ガードリングとして機能する。
【００３０】
以上のような構造を有するショットキーダイオード９は、図１（ｂ）に示すようにウェハ上に規則的に配列している。なお、上部電極６は平面形状が四角形に表されているが、実際にはその四隅は丸められていてもかまわない。もちろん、その下に形成されているショットキー電極４についても同様である。
【００３１】
図１（ｂ）の下部に示すように、炭化珪素結晶は、劈開方向Ａ，ＢおよびＣを有しているとする。［　１　１　−２　０　］方向を示す方向Ｙは方向Ａに相当し、［　１　−１　００　］方向を示す方向Ｘは、方向Ａと直交し，かつ方向ＢおよびＣから角度３０°だけ傾いた方向である。上部電極６は、劈開方向Ｙにほぼ平行な方向Ｙ’（例えば、劈開方向Ｙからの傾きが５°以内の方向）と、方向Ｘにほぼ平行な方向Ｘ’とに沿って並置される。ここで、方向Ｘ’は、劈開方向Ｙから少なくとも５°より大きく傾いた方向となる。なお、方向Ｙ’，方向Ｘ’の図示は省略する。
【００３２】
ウェハ１１を分離して複数のチップ１０にするときには、分離線１４ａおよび分離線１４ｂに沿って切断を行なう。分離線１４ａは劈開方向Ｙに対してほぼ平行（例えば、方向Ｙからの傾きが５°以内の方向）であり、分離線１４ｂは方向Ｘに対してほぼ平行（例えば、方向Ｘからの傾きが５°以内の方向）である。ここで、分離線１４ａと分離線１４ｂは直行しており、隣り合う２つの分離線１４ａの間隔，隣り合う２つの分離線１４ｂの間隔は、例えば２ｍｍである。
【００３３】
なお、１３はフォト工程の位置合わせのためのアライメントキーを模式的に示している。
【００３４】
（ステップを基準とした素子並置，チップ分離）
次に、オリフラではなく、従来では抑制することが好ましいと考えられていたステップを基準として素子を配置し，チップを分離する方法について説明する。
【００３５】
本実施形態では、半導体基板１の上に、炭化珪素のエピタキシャル層２を形成するときに、１５００℃以上の温度において，炭素／珪素の比が１以上の原料ガスを成長圧力１００Ｔｏｒｒ（１．３３×１０４Ｐａ）以上で供給することにより、［　１　−１　０　０　］方向，つまりＸ方向に平行なステップを形成する。ここで、このステップは１０ｎｍ以上の高さを有していると目視が可能である。
【００３６】
あるいは、１５００℃以上の温度において，７００Ｔｏｒｒ（９．３１×１０４Ｐａ）以下に減圧された水素雰囲気中で高温熱処理を行うことによっても、［　１　−１　０　０　］方向に平行なステップを形成することができる。
【００３７】
このステップを基準として、分離線１４ｂをＸ方向とほぼ平行になるようにすると、分離線１４ｂに直交する分離線１４ａが劈開方向Ｙに対してほぼ平行となる。
【００３８】
従来の炭化珪素を用いた半導体素子においては、オリフラを基準として素子の分離を行なっていたが、素子の動作領域付近にまで割れや欠けの影響が及んで素子不良が発生することが多かった。これは、オリフラが結晶の面方位に対してずれている場合が多いということに起因する。そこで、本発明では、従来では抑制することが好ましいとされていたステップが着目され、オリフラを基準として素子を配置してチップ分離を行なうのではなく、ステップを基準として利用することが考えだされた。ステップは炭化珪素の結晶の面方位を忠実に表わすので、このように結晶面に対応するステップを形成して基準とすることにより、基板端のオリフラを必要とせず確実に劈開方向を知ることができる。
【００３９】
なお、以上で述べた例では、エピタキシャル層の表面全体にステップを形成することが可能であるが、本発明においては、別の方法によりエピタキシャル層の表面の一部に炭化珪素の面方位を示す形状を作製し、その形状を元にして劈開方向に相当する方向を得てもよい。
【００４０】
以上のように、ステップを基準として上部電極６を並置して切断を行なう場合には、次のような各条件をさらに適用すると、より確実に分離を行なうことができる。
【００４１】
（ウェハにおける素子配置の間隔）
図１に示すようなＹ’方向に並置された電極列１５ａの列間隔ｘは、Ｘ’方向に並置された電極列１５ｂの列間隔ｙよりも大きなことが好ましいが、それについて以下に説明する。
【００４２】
図２は、ウェハにおいて，炭化珪素半導体素子の配置する間隔を説明するための平面図である。ここで、ウェハ１１の上には、複数のショットキー電極（図示せず）と，ショットキー電極の上面を覆う上部電極６とが形成されている。このウェハ１１は分離線１４ａ，１４ｂで切断されてチップ１０となる。なお、見やすくするために、一部のハッチング，アライメントキー等の図示を省略する。
【００４３】
図２においては、上部電極６の方向Ｘ’，方向Ｙ’における辺の長さをｘ１，ｙ１として示す。また、ウェハ１１において、隣り合う２つの分離線１４ａの間の間隔をＸ１、隣り合う２つの分離線１４ｂの間の間隔をＹ１として示す。
【００４４】
ウェハ１１から分離されたチップ１０が正常に動作するためには、ウェハ１１の状態においても下式（１），（２）
Ｘ１＞ｘ１　　（１）
Ｙ１＞ｙ１　　（２）
を満たさなければならない。
【００４５】
さらに、方向Ｘ’に並置された素子の電極列１５ｂの列間隔ｙは、下式（３）
ｙ＝Ｙ１−ｙ１　　（３）
を満たす。
【００４６】
方向Ｙ’に並置された素子の電極列１５ａの列間隔ｘは、下式（４）
ｘ＝Ｘ１−ｘ１　　（４）
を満たす。
【００４７】
ここで、本実施形態では、下式（５）
ｙ≧ｘ　　（５）
とすることが好ましい。
【００４８】
つまり、方向Ｘにほぼ平行なＸ’方向（劈開方向から５°より大きく異なる方向）に並置された素子の電極列１５ｂの列間隔ｙが、劈開方向Ｙとほぼ平行な方向Ｙ’（劈開方向Ｙから５°以内の方向）に並置された素子の電極列１５ｂの列間隔ｘよりも大きいことが好ましい。ここで、列間隔ｘは分離線１４ａで切断されるときの切りしろの幅を考慮した値であり、列間隔ｙは分離線１４ｂで切断されるときの切りしろの幅を考慮した値である。つまり、分離線１４ｂの切りしろの幅を分離線１４ａの切りしろの幅よりも大きくすることが好ましいと言い換えることができる。その理由について、以下に説明する。
【００４９】
分離線１４ａに沿った素子の分離切断は、ほぼ劈開方向Ｙに相当する方向で行われるため比較的容易であり、意図しない方向への結晶の割れや欠けが発生しにくい。それに対して、分離線１４ｂに沿った素子の分離切断は、劈開方向と異なるＸ方向に沿って行われるためＹ方向の場合と比較して困難であり、結晶の割れや欠けが発生しやすい。
【００５０】
このときに発生した結晶の割れや欠けが、上部電極の配置間隔として設定された領域を越えて上部電極６の形成されている領域まで及ぶと、炭化珪素半導体素子が正常動作できなくなるおそれが生じる。例えば、炭化珪素半導体素子がショットキーダイオードの場合には、ダイオードの整流特性が影響を受けて、逆方向耐圧の低下や素子破壊が起こる原因となる。
【００５１】
以上のことから、その割れや欠けの影響を低減するためには、劈開方向と異なる方向で切断するときの切りしろを含む列間隔ｙが、劈開方向にほぼ平行な方向で切断するときの切りしろを含む列間隔ｘよりも大きいことが好ましいといえるのである。
【００５２】
例えば、ｘ１＝ｙ１＝１．６ｍｍ、Ｘ１＝２．０ｍｍ、Ｙ１＝２．１ｍｍとすると、ｘ＝０．４ｍｍ、ｙ＝０．５ｍｍとなる。ここで、ダイシングによって、ウェハ１１を分離線１４ａおよび１４ｂに沿って切断すると、チップ１０のＸ’方向の一辺の長さＸ２は約１．８ｍｍ、Ｙ’方向の一辺の長さＹ２は約１．９ｍｍとなる。
【００５３】
また、他の数値例として、ｘ１＝１．６ｍｍ、ｙ１＝１．５ｍｍ、Ｘ１＝Ｙ１＝２．０ｍｍとしても、ｘ＝０．４ｍｍ、ｙ＝０．５ｍｍとなり、上述の例と同様に、チップ１０における不良の発生を抑制できる。
【００５４】
（評価用テスト電極，アライメントキーの配置）
評価用テスト電極３２やマスクの位置決めをするためのアライメントキー３２は、Ｘ方向に向かって並置された素子の電極列１５ｂの間に形成されることが好ましいが、それについて以下に説明する。
【００５５】
図３は、ウェハにおける評価用テスト電極３２やアライメントキー３１の配置を説明するための平面図である。見やすくするために、上部電極６のハッチングの図示は省略してある。
【００５６】
一般に、炭化珪素半導体素子の製造工程においては複数回のマスクの位置合わせが行われる。このとき、ミクロンオーダーの位置合わせのためには、アライメントキー３２をウェハ１１の上に配置しておく必要がある。また、ウェハ１１の上に評価用テスト電極３１を設けると、炭化珪素のエピタキシャル層の表面における不純物濃度を知ることができるなどの利点がある。ただし、アライメントキー３２や評価用テスト電極３１は炭化珪素半導体素子の本来の動作とは無関係であり、ウェハ１１の状態では必要であるがチップ分離後には不要となる。従って、チップ分離後の取れ数を多くするためには、アライメントキー３２や評価用テスト電極３１は、上部電極６の配置位置とは異なる位置に配置することが望ましいといえる。
【００５７】
このように考えると、アライメントキー３２や評価用テスト電極３１を配置する領域としては、Ｘ’方向に隣り合う上部電極６の間に挟まれた，列間隔ｘの領域Ａと、Ｙ’方向に隣り合う上部電極６の間に挟まれた，列間隔ｙの領域Ｂと、対角方向に隣り合う上部電極６の間に挟まれた，列間隔ｘおよび列間隔ｙを有する領域Ｃが考えられる。
【００５８】
アライメントキー３１や評価用テスト電極３２を形成するためには、Ｘ’方向，Ｙ’方向が共に１００μｍ以上の領域（１００μｍ角の領域）が必要な場合もあるので、Ｘ’方向，Ｙ’方向の間隔が共に大きい領域が適している。したがって、上述したように列間隔ｙが列間隔ｘよりも大きく設定されている場合には、列間隔ｙを有する領域Ｂ，領域Ｃが好ましいといえる。
【００５９】
（ウェハの切断方法）
図１に示すウェハにおいて、劈開方向Ｙの分離線１４ａでの分離はスクライビングにより行い、方向Ｘの分離線１４ｂでの切断はダイシングにより行うことが好ましいが、それについて以下に説明する。
【００６０】
図４は、ウェハの切断方法を説明するための平面図である。
【００６１】
スクライビング法とは、ウェハ１１の上面に露出する炭化珪素層の表面に傷をつけて，傷に沿って割る方法であり、劈開方向Ｙにほぼ平行な分離線１４ａの分離には適している。スクライビングによる分離では必要な切りしろの幅が小さいので、ダイシングと比較して無駄がない。炭化珪素層の表面に傷を付ける際に分離線１４ａのまわりに１０〜２０μｍ程度の欠けが発生することがあるが、劈開方向に沿って分離するために、結晶の割れや欠けは拡大しにくい。ただし、分離線１４ａの切りしろの幅を含む列間隔ｘを大きくとれる余裕がある場合には、ダイシングによって切断してもかまわない。
【００６２】
一方、分離線１４ｂは劈開方向とは異なる方向に沿っているため、スクライビング法によって分離を試みると、ウェハ１１を割るためにクラックが入って素子が破壊されるおそれが生じる。したがって、ダイシングにより切断することが好ましい。ダイシングによる分離のために、分離線１４ｂには幅２００μｍ程度の切りしろ４１が設けられている。この程度の切りしろ４１の幅を考慮して列間隔ｙを設けておくと、ダイシングを行なって、結晶の欠けが切りしろ４１の周囲にまで及ぶことはあっても動作領域にまで及ぶことはなくなる。このことから、劈開方向に平行でない方向Ｘにおける素子列分離を確実に行うことができ、素子の動作不良を抑制することができる。
【００６３】
以上のように切断方法を選択することにより、劈開方向Ｙでは列間隔ｘをさらに小さくすることで、素子の取れ数を多くすることができる。一方、劈開方向と異なる方向Ｘでは、素子列分離を確実に行なうことができる。
【００６４】
（劈開面方向，上部電極の並置方向および分離方向の規定）
以上では、方向Ｙ，Ｘに対して、上部電極６の配置方向Ｙ’，Ｘ’と、分離線１４ａ，１４ｂの向かう方向とを区別して説明した。以下では、それらの方向の角度について具体的に説明する。
【００６５】
図５は、ウェハにおける劈開方向Ｙから、上部電極の並置方向Ｙ’および分離線１４ａの方向までの角度を説明するための平面図である。図５においては、オリフラが形成された円形のウェハ１１を概略的に示している。なお、説明のために、ウェハ１１の上に上部電極６の一部のみを示し、さらに上部電極６ａ，６ｂ，６ｃ，６ｄを区別する。そして、劈開方向Ｙに沿った劈開線５１と、劈開方向Ｙから角度θ°の方向Ｙ’に沿った電極並置線５２と、劈開方向Ｙから角度δ°の方向に沿った分離線１４ａとを示す。
【００６６】
素子の上部電極６は、劈開方向Ｙに対して角度θ°（ただしθ≦５°，より好ましくはθ≦２°）の方向Ｙ’に沿って並置されている。このとき、劈開方向Ｙの最大長さＬと，電極列１５ａの列間隔ｘとにおいては、下式（６）
ｔａｎθ＜ｘ／Ｌ　　　（６）
が成り立つことが好ましい。
【００６７】
（６）式が成立する場合には、劈開方向Ｙの劈開線５１は、上部電極６ａ，６ｂ，６ｃおよび６ｄのいずれにも接触せず、幅ｘの範囲内に納まっている。つまり、劈開線を隣り合う２つの電極列１５ａの間に挟むことができる。
【００６８】
また、ウェハ１１を分離するときの分離線１４ａは、劈開方向Ｙに対して角度δ°（ただしδ≦５度，より好ましくはδ≦２度）の方向に沿っている。このとき、劈開方向Ｙの最大長さＬと，電極列１５ａの列間隔ｘとにおいては、下式（７）および（８）
ｔａｎδ＜（ｘ／Ｌ）　　　（７）
ｔａｎ｜θ−δ｜＜（ｘ／Ｌ）　　　（８）
の両式が成り立つことが好ましい。
【００６９】
（７）式および（８）式が成立する場合には、分離線１４ａは上部電極６ａ，６ｂ，６ｃおよび６ｄのいずれにも接触せず、幅ｘの範囲内に納まっている。つまり、電極列１５ａの列間隔ｘ内でウェハの分離が可能となるので、さらに確実な分離が可能となり、基板の割れや欠けを抑制することができる。
【００７０】
（その他の実施形態）
また、上述の実施形態では、半導体基板として４Ｈ−ＳｉＣを堆積した４Ｈ−ＳｉＣ基板の場合について説明したが、本発明における半導体基板は、６Ｈ−ＳｉＣを堆積した６Ｈ−ＳｉＣ基板や、１５Ｒ−ＳｉＣを堆積した１５Ｒ−ＳｉＣ基板であってもよい。また、３Ｃ−ＳｉＣを堆積したＳｉ（　１　１　１　）基板やＳｉ（　０　０　１）基板であってもよい。Ｓｉ（　１　１　１）基板の場合は、複数個の素子が＜１−１０＞方向にほぼ平行に並置され、Ｓｉ（００１）基板の場合は、複数個の素子が＜１００＞方向にほぼ平行に並置される。もちろん、これ以外の組み合わせであってもよく、２層以上の積層構造であってもよい。
【００７１】
また、上述の実施形態では、（　０　０　０　１　）面からオフカットされた面を主面とする炭化珪素面のオフカット方向は［　１　１　−２　０　］方向としたが、他の＜　１　１　−２　０＞方向であってもよく、また、＜　１　−１　０　０＞方向でもかまわない。このときは、表面に形成されるステップと平行な方向が劈開方向に平行となる。
【００７２】
なお、本発明では、＜　１　１　−２　０＞方向と平行な面、つまり劈開面に沿って素子並置，チップ分離を行なってもよい。この＜　１　１　−２　０＞方向と平行な面としては、例えば｛　１　−１　０　０｝面が挙げられる。
【００７３】
また、炭化珪素からなる半導体基板またはエピタキシャル層の主面は、（　０　００　１　）面から約８度オフカットされた面以外に、（　０　０　０　−１）面，つまりカーボン面からオフカットされた面であってもかまわない。さらに、他の面であっても、劈開方向に沿って基板が分離できる面であれば本発明を適用することが可能である。また、オフカットの角度は８度に限られず、オフカットされていなくてもよいし、１０度以内の他の角度であってもよい。
【００７４】
また、劈開方向をＹ方向、それに直交する方向をＸ方向としたが、Ｘ方向は直交方向でなくともかまわない。
【００７５】
また、上述の実施形態はショットキーダイオードで説明したが、ＭＯＳトランジスタ、ｐｎダイオード、ＭＥＳトランジスタ、その他考えられる素子であっても本発明を適応できる。
【００７６】
例えば、図６は、ウェハにおける炭化珪素半導体素子（縦型ＭＯＳトランジスタ）の配置の一例を示す平面図である。図６に示す半導体素子では、ウェハ６１の上にゲート電極を結線するゲート上部配線電極６２，ソース電極を結線するソース上部配線電極６３が露出するＭＯＳトランジスタ６４が形成されている。なお、図示は省略するが、ウェハ６１の下面上にはドレイン電極が形成されている。ここで、各ＭＯＳトランジスタ６４では２つの電極が上面に露出しているが、本発明はこのような複数の電極を有する素子にも適用することができる。
【００７７】
また、上記実施形態では、分離されたチップでは、１つのチップについて１つの素子が形成されており、その素子は１つの上部電極を有する構成について述べた。しかし、本発明の分離されたチップの中に複数の素子が形成されていてもよい。
【００７８】
また、上記実施形態では四角形の上部電極を示したが、もちろんそれ以外の形であってもよいし、角に丸みをつけて電界集中を緩和する形状であってもよい。
【００７９】
また、本発明では、電極材料や素子個々の形状、構成等は特に限定されない。
【００８０】
また、上述の実施形態では、スクライビングやダイシングを用いた分離方法で説明したが、ほぼ劈開方向に沿った方向の分離に適した方法や劈開方向と平行でない方向に沿った分離でさらに適切な分離方法があれば、それらを用いてもかまわない。
【００８１】
なお、以上に述べた実施の形態では、劈開方向Ｙに沿って上部電極６を並置して、かつ劈開方向Ｙに沿って切断を行なう場合に、さらに素子の配置間隔，分離方法などの条件を適用させた。しかし、本発明においては、それぞれの条件は独立したものであるため必ずしも全ての条件を適用しなくてもよい。つまり、素子の配置間隔をｘ間隔およびｙ間隔で同じにして、他の条件をそれぞれ独立に適用する例なども可能である。
【００８２】
【発明の効果】
本発明においては、ウェハ上に設けられた複数の炭化珪素半導体素子が少なくとも一方の劈開方向に対してほぼ平行な方向に並置されていることにより、チップ分離の際の割れや欠けを抑制することができる。
【００８３】
また、ウェハを分離してチップを形成するときに、少なくとも一方の劈開方向に対してほぼ平行な方向に分離することにより、劈開方向に対してほぼ平行に並置された素子列の列分離を容易にすることができる。
【００８４】
また、ウェハの上の少なくとも一部に、結晶方位を示すステップを形成することにより、ステップを基準として素子を並置することができる。また、素子列の間隔、評価用電極，アライメントキーの配置位置、切断方法などを選択することで、より確実にチップ分離を行うことができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ）は、実施形態において，ウェハの状態にある炭化珪素半導体素子の構造を示す断面図と、ウェハにおける各素子の配置を示す平面図である。
【図２】ウェハにおいて，炭化珪素半導体素子の配置する間隔を説明するための平面図である。
【図３】ウェハにおける評価用テスト電極やアライメントキーの配置を説明するための平面図である。
【図４】ウェハの切断方法を説明するための平面図である。
【図５】ウェハにおける劈開方向Ｙから、上部電極の並置方向Ｙ’および分離線１４ａの方向までの角度を説明するための平面図である。
【図６】ウェハにおける炭化珪素半導体素子（縦型ＭＯＳトランジスタ）の配置の一例を示す平面図である。
【図７】（ａ），（ｂ）は、従来の炭化珪素を用いたショットキーダイオードを示す断面図およびウェハの状態の平面図である。
【符号の説明】
１　　　半導体基板
２　　　エピタキシャル層
３　　　不純物注入層
４　　　ショットキー電極
５　　　オーミック電極
６　　　上部電極
６ａ　　上部電極
６ｂ　　上部電極
６ｃ　　上部電極
６ｄ　　上部電極
７　　　下部電極
８　　　動作領域
９　　　ショットキーダイオード
１０　　チップ
１１　　ウェハ
１２　　上部電極
１３　　アライメントキー
１４ａ　分離線
１４ｂ　分離線
１５ａ　電極列
１５ｂ　電極列
３１　　アライメントキー
３２　　評価用テスト電極
５１　　劈開線
５２　　電極並置線
６１　　ウェハ
６２　　ゲート上部配線電極
６３　　ソース上部配線電極
６４　　ＭＯＳトランジスタ
【図１】
2004014709.tif 000003
【図２】
2004014709.tif 000004
【図３】
2004014709.tif 000005
【図４】
2004014709.tif 000006
【図５】
2004014709.tif 000007
【図６】
2004014709.tif 000008
【図７】
2004014709.tif 000009