(57)【要約】【課題】信号遅延を抑制することができるとともに、アスペクト比が高い接続孔が形成される層間絶縁膜にバリアメタルが拡散することを低減する。【解決手段】本発明によれば、配線が形成される溝と、溝に対して比較的アスペクト比が高い接続孔とが形成される層間絶縁膜を多孔質な低誘電率材料と非多孔質を有する低誘電率材料とからなる多層構造とすることにより、接続孔が形成される絶縁膜にバリアメタルが拡散することを低減することができる。よって、溝と層間接続孔とに導電材料を埋め込むことにより一括して形成される配線と層間接続線とを有し、配線の上面を平坦化してなるデュアルダマシン構造を有する半導体装置において、信号遅延を抑制するとともに信頼性が高められた半導体装置を提供することができる。【選択図】図４
2004014949.tif 000002
【特許請求の範囲】
【請求項１】
配線が形成される溝と、層間接続線が形成される層間接続孔とが一括して形成されるとともに、前記溝と前記層間接続孔とに導電材料を埋め込むことにより一括して形成される配線と層間接続線とを有し、前記配線の上面を平坦化してなるデュアルダマシン構造を有する半導体装置において、
前記溝と前記接続孔とが形成される層間絶縁膜は、低誘電率材料から形成されるとともに第一の絶縁膜と第二の絶縁膜からなる多層構造を有し、
前記接続孔が形成される第一の絶縁膜は、非多孔質を有する低誘電率材料により形成されるとともに、前記溝が形成される第二の絶縁膜は、多孔質を有する低誘電率材料により形成されること
を特徴とする半導体装置。
【請求項２】
前記溝のアスペクト比は、前記接続孔のアスペクト比に対して相対的に低いこと
を特徴とする請求項１記載の半導体装置。
【請求項３】
前記非多孔質を有する低誘電率材料は、シロキサン系の無機材料又は有機高分子系の有機材料であること
を特徴とする請求項１記載の半導体装置。
【請求項４】
前記多孔質を有する低誘電率材料の比誘電率は、２未満であること
を特徴とする請求項１記載の半導体装置。
【請求項５】
前記溝の側壁には、第一のバリア膜が形成されること
を特徴とする請求項１記載の半導体装置。
【請求項６】
前記第一のバリア膜は、物理的気相成長法により形成されること
を特徴とする請求項５記載の半導体装置。
【請求項７】
前記第一のバリア膜は、少なくともＴａ、ＴａＮ、Ｗ、ＷＮ、ＷＮＳｉ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮのうちの一種からなること
を特徴とする請求項５記載の半導体装置。
【請求項８】
前記第一のバリア膜の表面に、さらに第二のバリア膜が形成されること
を特徴とする請求項５記載の半導体装置。
【請求項９】
前記第二のバリア膜は、少なくともＴａ、ＴａＮ、Ｗ、ＷＮ、ＷＮＳｉ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮのうちの一種からなること
を特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第二のバリア膜は、化学的気相成長法又はＡＬＤ法により形成されること
を特徴とする請求項８記載の半導体装置。
【請求項１１】
前記孔の側壁には、第一のバリア膜が形成されること
を特徴とする請求項１記載の半導体装置。
【請求項１２】
前記第一のバリア膜は、ＰＶＤ法により形成されること
を特徴とする請求項１１記載の半導体装置。
【請求項１３】
前記第一のバリア膜は、少なくともＴａ、ＴａＮ、Ｗ、ＷＮ、ＷＮＳｉ、Ｔｉ、ＴｉＮ、ＴｉＳｉＮのうちの一種からなること
を特徴とする請求項１１記載の半導体装置。
【請求項１４】
前記第一の絶縁膜と前記第二の絶縁膜との間には、ストッパ膜が形成されること
を特徴とする請求項１記載の半導体装置。
【請求項１５】
前記ストッパ膜は、絶縁材料により形成されること
を特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記絶縁材料は、少なくともＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮのうちの一種からなること
を特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記導電材料は、Ｃｕであること
を特徴とする請求項１記載の半導体装置。
【請求項１８】
配線が形成される溝と、層間接続線が形成される層間接続孔とを一括して形成し、前記溝と前記層間接続孔とに導電材料を埋め込むことにより一括して配線と層間接続線とを形成し、前記配線の上面を平坦化する半導体装置の製造方法において、
前記接続孔が形成される第一の絶縁膜上に、前記溝が形成される第二の絶縁膜を形成してなる多層構造を形成し、
前記接続孔が形成される第一の絶縁膜を、非多孔質を有する低誘電率材料により形成するとともに、前記溝が形成される第二の絶縁膜を、多孔質を有する低誘電率材料により形成すること
を特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び半導体装置の製造方法に関する。さらに詳しくは、デュアルダマシン構造を有する半導体装置及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の小型化、高性能化を実現するためのデザインルールの縮小化に伴い、ＬＳＩの配線材料は、アルミニウム合金（Ａｌ合金）から銅（Ｃｕ）に移行されている。従来、多層配線構造を有する半導体装置の配線材料としてアルミニウム（Ａｌ）が多用されてきたが、最近の０．２５μｍルール以下のデザインルールにおいて、信号の伝搬遅延を抑制するためにアルミニウム（Ａｌ）より比抵抗の小さい銅（Ｃｕ）を配線材料として用いる配線プロセスの開発が盛んに行われている。
【０００３】
さらに、配線の比抵抗を低減するだけでなく、配線間容量を抑制することにより信号遅延が低減された半導体装置も提供されている。配線間容量を低減するためには、低誘電率を有する材料により層間絶縁膜を形成すれば良く、例えばＳｉＯ系の絶縁材料であるＳｉＯＦや、フッ素を含まない芳香族炭化水素構造を有する有機高分子材料であるＳｉｌｋ（ダウ・ケミカル社製　超ＬＳＩ用Ｌｏｗ−ｋ層間絶縁材料）などの比較的比誘電率が低い絶縁材料により層間絶縁膜が形成されている。
【０００４】
また、半導体装置の小型化、高性能化を実現するために複数の配線が積み重ねられた多層配線構造を形成するための技術であるデュアルダマシン法により、平坦化された配線を複数積み重ねた多層構造を形成する技術も行われている。デュアルダマシン法は、予め層間絶縁膜に形成した溝状のパターンに金属を埋め込み、化学的機械研磨法（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰ法）　によって余分な金属を除去して配線を形成する方法が広く行われている。ＣＭＰ法は、配線のエッチングが不要となり、平坦化された配線上に形成された層間絶縁膜も自ずと平坦なものとなるので、信頼性の高い多層配線構造を形成することができる特徴を有する。さらに、層間絶縁膜に、配線が形成される溝だけでなくコンタクトホールも形成し、同時に溝とコンタクトホール（接続孔）に金属を埋め込んで平坦化するデュアルダマシン（ｄｕａｌ　ｄａｍａｓｃｅｎｅ）法では、一括して配線とこれら配線を接続する層間接続線とを形成することができ、大幅な配線工程の削減も可能となる。
【０００５】
【発明が解決しようとする課題】
ところで、配線間容量をさらに低減することにより信号遅延を低減するためには、配線が形成される層間絶縁膜を形成する絶縁材料として、さらに低い誘電率を有する材料を用いることが重要となり、比誘電率が２未満の超低誘電率膜であるポーラス（多孔質）Ｌｏｗ−ｋ膜の開発が進められている。層間絶縁膜をポーラスＬｏｗ−ｋ膜で形成することにより配線間容量が低減され、信号遅延を抑制することができる。
【０００６】
しかしながら、図９に示すように、ポーラスＬｏｗ−ｋ膜により形成された層間絶縁膜４１に配線４２ｂ及び配線４２ｂと下層配線４２との電気的な接続を行う層間接続線４２ａを形成するための溝や層間接続線を形成するための接続孔を形成し、これら溝や接続孔に埋め込まれる導電材料が層間絶縁膜に拡散することを低減するためにバリア膜４４を形成するに際して、例えば、化学的気相成長法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ；以下、ＣＶＤ法）によりバリア膜を形成した場合、層間絶縁膜４１を形成するポーラスＬｏｗ−ｋ膜に内在するポアにＣＶＤ反応ガスによるＣＶＤプリカーサが入り込み、ＣＶＤプリカーサがポーラスＬｏｗ−ｋ膜に拡散し、拡散領域４１ａを形成することにより半導体装置に不具合が生じる場合がある。図１０に示すように、ＣＶＤガスの反応成分はポーラスな絶縁膜４１に対しては、容易に拡散することができる。
【０００７】
そこで、バリア膜を形成する材料が層間絶縁膜に拡散することを低減するために、ＣＶＤ法によりバリア膜を形成する前にポーラスＬｏｗ−ｋ膜に物理的気相成長法（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ；以下、ＰＶＤ法）によりバリア膜４３を形成するバリア膜形成方法が考えられる。ＰＶＤ法によりバリア膜４３を形成することにより、ＣＶＤ法によりバリア膜を形成する場合に比べて、バリア膜を形成材料が層間絶縁膜に拡散することを低減することが可能となる。
【０００８】
しかしながら、ＰＶＤ法により形成されるバリア膜４３はＣＶＤ法により形成されるバリア膜に比べてステップカバレッジ性が劣る。デュアルダマシン法により配線と層間接続線とを一括して形成するに際しては、配線が形成される溝と層間接続線が形成される接続孔とに一括してバリア膜を形成することになり、ＰＶＤ法によりバリア膜を形成した場合、接続孔の側壁にカバレッジ性が良好なバリアメタル膜を形成することが困難となる。特に、配線及び層間接続線の微細化が進展し、溝の幅と高さとの比であるアスペクト比に比べて接続孔のアスペクトは高くなり、溝の側壁及び底面とともに接続孔の側壁及び底面にカバレッジ性が良好な状態でバリア膜を形成することが困難となる。従って、ＰＶＤ法のみによるバリア膜の形成では、高アスペクト比を有する接続孔の側壁及び底面全体をカバレッジ性が良好な状態で被覆することは難しい。さらに、ＰＶＤ法により十分にバリア膜が形成されない接続孔にＣＶＤ法によりバリア膜を形成した場合には、図１０に示すように、ＰＶＤ法によりバリア膜が形成されなかった領域のポーラスＬｏｗ−ｋ膜にバリア膜を形成する材料が拡散し、半導体装置の不具合に繋がることになる。
【０００９】
よって、本発明は上記問題点を鑑み、信号遅延を抑制することができるとともに、バリア膜を形成する材料が層間絶縁膜に拡散することを低減することができる半導体装置及び半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体装置は、配線が形成される溝と、層間接続線が形成される層間接続孔とが一括して形成されるとともに、前記溝と前記層間接続孔とに導電材料を埋め込むことにより一括して形成される配線と層間接続線とを有し、前記配線の上面を平坦化してなるデュアルダマシン構造を有する半導体装置において、前記溝と前記接続孔とが形成される層間絶縁膜は、低誘電率材料から形成されるとともに第一の絶縁膜と第二の絶縁膜からなる多層構造を有し、前記接続孔が形成される第一の絶縁膜は、非多孔質を有する低誘電率材料により形成されるとともに、前記溝が形成される第二の絶縁膜は、多孔質を有する低誘電率材料により形成されることを特徴とする。従って、配線間容量を低減することが可能となるとともに、ＰＶＤ法によりカバレッジ性良くバリア膜を形成することが困難である接続孔を、非多孔質を有する低誘電率材料に形成することにより、接続孔の側壁に直接ＣＶＤ法によりバリア膜を形成するに際して、バリアメタルが絶縁膜に拡散することを低減することができ、信号遅延の抑制と半導体装置の信頼性の確立を同時に実現することができる。
【００１１】
また、本発明の半導体装置の製造方法は、配線が形成される溝と、層間接続線が形成される層間接続孔とを一括して形成し、前記溝と前記層間接続孔とに導電材料を埋め込むことにより一括して配線と層間接続線とを形成し、前記配線の上面を平坦化する半導体装置の製造方法において、前記接続孔が形成される第一の絶縁膜上に、前記溝が形成される第二の絶縁膜を形成してなる多層構造を形成し、前記接続孔が形成される第一の絶縁膜を、非多孔質を有する低誘電率材料により形成するとともに、前記溝が形成される第二の絶縁膜を、多孔質を有する低誘電率材料により形成することを特徴とする。高アスペクト比を有する接続孔が形成される第一の絶縁膜を、非多孔質を有する低誘電率材料で形成することにより、ＣＶＤ法により形成される成膜されるバリアメタルが第一の絶縁膜に拡散することを低減することができる。さらに、層間絶縁膜のうち配線が形成される第二の絶縁膜を多孔質を有する低誘電率材料で形成することにより、半導体装置の信号遅延を抑制することができる。
【００１２】
【発明の実施の形態】
図１乃至図４を参照しながら本発明の半導体装置及び半導体装置の製造方法について説明する。図１に示すように、層間絶縁膜１に下層配線３を形成した後、ストッパ膜４ａ、層間絶縁膜１５を構成する第一の絶縁膜である絶縁膜５と第二の絶縁膜である絶縁膜６、及びストッパ膜４ｂを形成する。層間絶縁膜１と下層配線３との間にはバリア膜２が形成されており、下層配線３を形成する導電材料が層間絶縁膜１に拡散することを低減する。下層配線３は、Ｃｕなどの比較的電気抵抗が小さい導電材料により形成され、その上面は周囲の層間絶縁膜１の上面と面一になるように平坦化されている。ストッパ膜４ａは、後述するように下層配線３の上側の層間絶縁膜１５をエッチングなどにより除去するに際して、下層配線３が除去されないように形成されたエッチングストッパである。
【００１３】
絶縁膜５は、例えばシロキサン系の無機材料や有機高分子系の有機材料を成膜して形成され、低誘電率を有するとともに非多孔質を有するＬｏｗ−ｋ膜とされる。絶縁膜５を成膜するに際しては、これらシロキサン系の無機材料や有機高分子系の有機材料をスピンコートにより膜厚が均一になるようにストッパ膜４ａ上に塗布し、ホットプレートベーク工程、キュア工程により焼き固めることにより、ポアが形成されることない低誘電率を有する絶縁膜５を約３００ｎｍの膜厚となるように成膜する。また、絶縁膜５として、熱ＣＶＤ法又はプラズマＣＶＤ法の如きＣＶＤ法によりトリメチルシラン（ＳｉＨ（ＣＨ３）３）と酸素とを反応させ、ａ−ＳｉＣＯ膜の如きポアを殆ど内在することがないアモルファス膜を形成することもできる。ここで、絶縁膜５は、絶縁膜６に対して相対的にポアが少ないことから比誘電率が高くなるとともに、機械的強度も高い膜質とされる。また、絶縁膜５に好適な材料の一例として、ナノグラスＥ（ハネウェル社製）を成膜し、比誘電率が２．６乃至３．０程度の絶縁膜とすることもできる。
【００１４】
絶縁膜６は、例えば比誘電率が絶縁膜５に比べて相対的に低い超低誘電率を有する多孔質の絶縁膜であり、絶縁膜６を形成するに際しては、絶縁膜５を形成する場合と同様にＣＶＤ法により約３００ｎｍの膜厚となるように成膜する。また、ＣＶＤ法に限定されず、シロキサン系の有機材料又は有機高分子材料をスピンコートなどにより塗布し、硬化させることにより膜厚を略一定とすることもできる。絶縁膜６は、絶縁膜５に比べて比誘電率が高く、例えば絶縁膜５がポアを殆ど含まない代わりに比誘電率が２．６乃至３．０程度である場合に比べ、絶縁膜６はポアを含む多孔質である代わりに比誘電率が２．５以下の低い比誘電率を有し、好ましくは比誘電率は２未満とされる。さらに、絶縁膜６の上面に、後工程でＣＭＰ法により配線の上面を平坦化するに際して、配線が過剰に研磨されないように研磨をストップさせるストッパ膜４ｂが例えば約１００ｎｍの膜厚となるように形成される。
【００１５】
次に、一括して下層配線３の上側のストッパ膜４ｂ、絶縁膜５、６及びストッパ膜４ａを除去して、溝８及び接続孔７を形成する。溝８及び接続孔７を形成するに際しては、リソグラフィー技術によりストッパ４ｂの上側から配線パターンを形成し、下層配線３の上側のストッパ膜４ｂ及び絶縁膜６に形成された孔の上側からエッチングすることにより、図２に示すように、選択的に絶縁膜５及びストッパ膜４ａが除去されて接続孔７が形成されるとともに、接続孔７の開口部より溝８の開口部が幅広となるように絶縁膜６がエッチングされた溝８を形成する。また、溝８は、図中紙面に対して垂直方向に延在するようにストッパ膜４ｂ及び絶縁膜６が除去されるとともに、溝８の底面の一部が除去されて下層配線３が臨むように絶縁膜５を除去し、接続孔７を形成する。ここで、絶縁膜５と絶縁膜６を形成する絶縁材料に対するエッチング選択性が異なることにより絶縁膜５がエッチングストッパとなり、溝８の開口部の幅Ｌ２と接続孔７のホール径Ｌ１が異なる階段状の形状を形成することができる。また、接続孔７のホール径Ｌ１と高さＨ１との比である接続孔のアスペクト比に対して、溝の幅Ｌ２と高さＨ２との比である溝８のアスペクト比は小さい。
【００１６】
次に、ＰＶＤ法によりストッパ膜４ｂの上面及び溝８の側壁にバリア膜９を形成する。バリア膜９は、溝８の側壁を保護する第一のバリア膜であり、溝８のアスペクト比が接続孔７のアスペクト比より小さいことにより、溝８の側壁及び溝８の内側に迫り出した絶縁膜５の上面とをカバレッジ性が良好な状態で被覆することになる。バリア膜９は、例えば、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＷＮＳｉ、Ｔｉ、ＴｉＮ及びＴｉＳｉＮのうち少なくとも一種のバリアメタルを約１０ｎｍの膜厚となるように成膜して形成される。また、接続孔７の開口領域をバリア膜９により被覆することができるが、接続孔７のアスペクト比が溝８のアスペクト比より小さいことにより、接続孔７の側壁全体をカバレッジ性が良好な状態で被覆することが困難となる。特に、半導体装置の配線及び層間接続線の微細化が進展するとともに、接続孔７のアスペクト比が溝８のアスペクト比に比べて大きくなり、ＰＶＤ法により接続孔の側壁全体にバリア膜を形成することが困難となる。
【００１７】
ＰＶＤ法によりバリア膜９を形成した後、さらに、溝８の側壁を覆うように第二のバリア膜であるバリア膜１０をバリア膜９及びバリア膜９が形成されなかった接続孔７の下側の側壁を覆うように形成する。バリア膜１０は、Ｔａ、ＴａＮ、Ｗ、ＷＮ、ＷＮＳｉ、Ｔｉ、ＴｉＮ及びＴｉＳｉＮのうち少なくとも一種のバリアメタルをＣＶＤ法により成膜させ、約５ｎｍの膜厚となるように形成する。ＣＶＤ法により成膜されたバリア膜１０は、ＰＶＤ法でバリア膜を形成する場合に比べて、接続孔７の如きアスペクト比が大きい孔の側壁及び底面全体をカバレッジ性が良好な状態で覆うことが可能であり、バリア膜９が形成されなかった接続孔７の下側の側壁にも形成される。また、ＣＶＤ法に限定されず、ＡＬＤ法（Ａｔｏｍｉｃ　ｌａｙｅｒ　ｄｅｐｏｓｉｔｉｏｎ　法）により形成することもできる。続いて、バリア膜１０を覆うように、スパッタリング法の如きＰＶＤ法又はＣＶＤ法によりシード膜１１を形成し、図３に示すように、溝８及び接続孔７の側壁及び底面がバリア膜９、１０及びシード膜１１により被覆された状態とされる。シード膜１１は、Ｃｕなどの導電材料を例えば約８０ｎｍの膜厚となるように成膜され、後工程において接続孔７及び溝８にＣｕなどの導電材料をめっきして充填するに際してのめっき面となる。
【００１８】
次に、接続孔７及び溝８に導電材料を充填して配線及び層間接続線を一括して形成する。接続孔７及び溝８に、例えばＣｕなどを電気めっきすることにより充填する。シード膜１１は、導電性を有していることによりめっき面として機能し、接続孔７及び溝８にめっきされたＣｕはシード膜１１と一体となって接続孔７及び溝８を充填することになる。次に、ストッパ膜４ｂの上面に形成されたバリア膜９、１０、及び余分なＣｕをＣＭＰ法により研磨して除去する。これら余分なバリア膜９、１０及びＣｕを研摩除去するに際しては、ストッパ膜４ｂが配線１２ｂの上面が過剰に研摩されないようにストッパとして機能し、図４に示すように、ストッパ膜４ｂの上面と配線１２ｂの上面が面一になるように平坦化され、接続孔７及び溝８にＣｕが充填されて層間接続線１２ａ及び配線１２ｂが一括して形成されたデュアルダマシン構造を形成することができる。
【００１９】
本例のように、ＰＶＤ法によりバリア膜を形成することが困難である接続孔を、非多孔質を有する絶縁膜５に形成することにより、ＣＶＤ法でバリア膜を形成した場合においても絶縁膜５にバリア膜を形成するバリアメタルが拡散することが殆どなく、バリアメタルが層間絶縁膜１５に拡散することによる半導体装置の不具合を低減することができる。さらに、接続孔７のアスペクト比に対して配線が形成される溝のアスペクト比は比較的小さく、ＰＶＤ法により溝の側壁及び底面全体にバリア膜を形成することができる。従って、溝が形成される絶縁膜６を、多孔質を有し且つ低比誘電率を有する絶縁膜とすることが可能であり、配線間容量を低減することにより信号遅延を抑制することができ、高速で信号伝達を行うことができる半導体装置を提供することができる。
【００２０】
次に、本発明の半導体装置及び半導体装置の製造方法の別の例について、図５乃至図８を参照しながら説明する。
【００２１】
図５に示すように、層間絶縁膜２１に下層配線２３を形成した後、ストッパ膜２４ａ、層間絶縁膜３５を構成する第一の絶縁膜である絶縁膜２５、ストッパ膜２４ｂ、第二の絶縁膜である絶縁膜２６、及びストッパ膜４ｃを形成する。層間絶縁膜２１と下層配線２３との間には、バリア膜２２が形成されており、下層配線２３を形成する導電材料が層間絶縁膜２１に拡散することを低減する。下層配線２３は、Ｃｕなどの比較的電気抵抗が小さい導電材料を層間絶縁膜２１に形成された溝に埋め込んだ後、余分なＣｕが除去するように上側が平坦化され、層間絶縁膜２１の上面と配線２３の上面とが面一とされる。ストッパ膜２４ａは、後述するように下層配線２３の上側の層間絶縁膜３５をエッチングなどにより除去するに際して、下層配線２３が除去されないように形成されたエッチングストッパである。
【００２２】
絶縁膜２５は、シロキサン系の無機材料や有機高分子系の有機材料をストッパ膜２４ａ上に成膜して形成され、低誘電率を有するとともに非多孔質を有する絶縁膜とされる。絶縁膜２５を成膜するに際して、例えば、ＣＶＤ法やスピンコートにより絶縁材料としてシロキサン系の無機材料や有機高分子系の有機材料をストッパ膜２４ａの表面に塗布し、ホットプレートベーク工程、キュア工程を経て焼き固めることにより約３００ｎｍの膜厚となるように成膜することができる。
【００２３】
ストッパ膜２４ｂは、絶縁膜２６に配線を形成するための溝を形成するに際して絶縁膜２５が過剰にエッチングされることを防止するエッチングストッパであり、絶縁膜２５の上面にＳｉＣ、ＳｉＮ、ＳｉＯＣ、ＳｉＣＮなどの絶縁材料が約５０ｎｍの膜厚となるように成膜される。
【００２４】
絶縁膜２６は、絶縁材料を絶縁膜２５と同様にＣＶＤ法や塗布成膜により約３００ｎｍの膜厚となるように成膜される。絶縁膜２６は、多孔質を有し、且つ低誘電率を有する絶縁膜である。さらに、絶縁膜２６の上面には、溝にＣｕなどの導電材料を充填して形成される配線の上面をＣＭＰ法により平坦化するに際して、配線が過剰に研磨されないように研磨をストップさせるストッパ膜２４ｃが例えば約１００ｎｍの膜厚となるように形成される。
【００２５】
次に、図６に示すように、一括して下層配線２３の上側のストッパ膜２４ｂ、２４ｃ、絶縁膜２５、２６及びストッパ膜２４ａを除去し、溝２８及び接続孔２７を形成する。溝２８及び接続孔２７を形成するに際しては、下層配線層２３の上側のストッパ膜２４ｂ、２４ｃ及び絶縁膜２６に孔を形成し、上側からエッチングすることにより選択的にこの孔の下側の絶縁膜２５及びストッパ膜２４ａが除去されて接続孔２７が形成されるとともに、接続孔２７の開口部より溝２８の開口部が幅広となるように絶縁膜２６をエッチングする。また、溝２８は、図中紙面の垂直方向に延在するようにストッパ膜２４ｃ及び絶縁膜２６が除去されるとともに、ストッパ膜２４ｂ、絶縁膜２５及びストッパ膜２４ａを除去して下層配線２３が露出するように接続孔２７を形成する。ここで、ストッパ膜２４ｂと絶縁膜２６に対するエッチング選択性が異なることにより、ストッパ膜２４ｂがエッチングストッパとなり、溝２８の開口部の幅と接続孔２７のホール径が異なる断面階段状の形状を形成することができる。また、接続孔２７のアスペクト比に対して、溝２８アスペクト比は小さい。
【００２６】
次に、ＰＶＤ法により露出したストッパ膜２４ｂの上面及び溝２８の側壁にバリア膜２９を形成する。バリア膜２９は、溝２８の側壁を保護する第一のバリア膜であり、溝２８のアスペクト比が接続孔２７のアスペクト比より小さいことにより、溝２８の側壁及び溝２８の内側に迫り出したストッパ膜２４ｂの上面をカバレッジ性が良好な状態で被覆することになる。また、接続孔２７のアスペクト比が溝２８のアスペクト比より大きく、さらに微細な層間接続線を形成するうえで接続孔２７の側壁全体及び下層配線２３の露出した面全体をＰＶＤ法によりカバレッジ性が良好な状態でバリア膜を形成することは困難であり、接続孔２７の開口領域のみバリア膜２９により被覆されることになる。バリア膜２９は、例えば、デュアルダマシン構造を構成するバリア膜に汎用なＴａ、ＴａＮ、Ｗ、ＷＮ、ＷＮＳｉ、Ｔｉ、ＴｉＮ及びＴｉＳｉＮの少なくとも一種のバリアメタルを約１００ｎｍの膜厚となるように成膜して形成される。
【００２７】
さらに、溝２８の側壁を覆うようにバリア膜２９を形成するととともに、露出した下層配線２３の上面にバリア膜２９を形成した後、ＣＶＤ法により第二の絶縁膜である絶縁膜３０を形成する。バリア膜３０は、溝２８の側壁、ストッパ膜２４ｂの露出した上面、接続孔２７の側壁及び下層配線２３を覆うバリア膜２９を覆うように約５ｎｍの膜厚となるように成膜される。ＣＶＤ法により成膜されたバリア膜３０は、ＰＶＤ法でバリア膜を形成する場合に比べて、接続孔２７の如きアスペクト比が大きい孔の側壁及び底面をカバレッジ性が良好な状態で覆うことが可能である。続いて、バリア膜３０を覆うようにシード膜３１を形成し、図７に示すように、シード膜３１が溝２８及び接続孔２７に形成されたバリア膜３０の表面を覆う。シード膜３１は、Ｃｕなどの導電材料を例えば約８０ｎｍの膜厚となるようにスパッタリング法の如きＰＶＤ法又はＣＶＤ法により形成され、続く工程において、めっき面とされる。
【００２８】
次に、接続孔２７及び溝２８に導電材料を充填して層間接続線３２ａ及び配線３２ｂを一括して形成する。層間接続線３２ａ及び配線３２ｂを形成するに際しては、例えば、導電性を有するシード膜３１をめっき面としてＣｕを電気めっきすることにより、シード膜３１と一体となったＣｕが接続孔２７及び溝２８を充填し、層間接続線３２ａ及び配線３２ｂを形成することになる。次に、ストッパ膜２４ｂの上面に形成されたバリア膜２９、３０、及び余分なＣｕをＣＭＰ法により研磨して除去し、図８に示すように、ストッパ膜２４ｂの上面と配線３２ｂの上面が面一になるように平坦化されることになる。これら余分バリア膜２９、３０及びＣｕを研摩除去するに際しては、ストッパ膜２４ｃが配線３２ｂの上面が過剰に研摩されないようにストッパとして機能し、接続孔２７及び溝２８にＣｕ如き導電材料が充填されて層間接続線３２ａ及び配線３２ｂが一括して形成されたデュアルダマシン構造を形成することができる。さらに、下層配線２３と配線３２ｂが層間接続線３２ａにより電気的に接続された多層配線構造の上に絶縁膜と配線とを複数形成することにより、多層配線構造を形成することが出来る。
【００２９】
以上説明したように、配線と層間接続線とを一括して形成されたデュアルダマシン構造を有する半導体装置を形成するに際して、アスペクト比が大きい接続孔が形成される絶縁膜を、非多孔質を有する絶縁膜とすることにより、ＣＶＤ法によりバリア膜を形成した場合でもＰＶＤ法によりバリア膜を形成することが困難であるアスペクト比が大きい接続孔の側壁からバリアメタルが拡散することを低減することができる。さらに、配線が形成される絶縁膜を、多孔質を有し、且つ低誘電率を有する絶縁膜とすることにより、配線間容量を低減することが可能となり、信号遅延を抑制することができる。従って、半導体装置の高信頼性と高性能化とを可能にすることができる。
【００３０】
【発明の効果】
本発明の半導体装置によれば、層間絶縁膜を、配線が形成される絶縁膜と、層間接続線が形成される絶縁膜とにより形成される多層構造とすることにより、配線と層間接続線とを一括して形成することができるとともに、ＰＶＤ法によりバリア膜がカバレッジ性良く形成することが困難である層間接続線にＣＶＤ法によりバリア膜を形成されたデュアルダマシン構造を有する半導体装置を形成することができる。層間接続線が形成される絶縁膜を、非多孔質を有し、且つ低誘電率を有する絶縁膜とすることによりＣＶＤ法により成膜されるバリアメタルが接続孔の側壁から絶縁膜に拡散することを低減することができる。さらに、配線が形成される絶縁膜が多孔質であり、且つ低誘電率を有する絶縁膜とすることにより信号遅延が低減された半導体装置とすることができる。
【００３１】
また、本発明の半導体装置の製造方法によれば、配線と層間接続線とを一括して形成することができ、半導体装置の小型化及び高性能化に伴う層間接続線の微細化によりアスペクト比が大きい接続孔に層間接続線を形成するに際しても、半導体装置の信号遅延の低減と、信頼性の維持が両立された半導体装置を製造することができる。
【図面の簡単な説明】
【図１】下層配線上に複数の絶縁膜が形成された状態を示す断面図である。
【図２】溝及び接続孔が形成された状態を示す断面図である。
【図３】バリア膜及びシード膜が形成された状態を示す断面図である。
【図４】配線及び層間接続線が形成された状態を示す断面図である。
【図５】下層配線上に複数の絶縁膜が形成された状態を示す断面図である。
【図６】溝及び接続孔が形成された状態を示す断面図である。
【図７】バリア膜及びシード膜が形成された状態を示す断面図である。
【図８】配線及び層間接続線が形成された状態を示す断面図である。
【図９】デュアルダマシン構造を構成する絶縁膜にバリアメタルが拡散した状態を示す断面図である。
【図１０】ＣＶＤプリカーサが絶縁膜に拡散する状態を示した模式図である。
【符号の説明】
１、１５、３５　層間絶縁膜、２、２２　バリア膜、３、２３　下層配線、４ａ、４ｂ、４ｃ、２４ａ、２４ｂ　ストッパ膜、５、６、２５、２６　絶縁膜、７、２７　接続孔、８、２８　溝、９、１０、２９、３０　バリア膜、１１、３１　シード膜、１２ａ、２１、３２ａ　　層間接続線、１２ｂ、２３、３２ｂ　　配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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