(57)【要約】【課題】本発明は、タイミングのずれが少ない多相クロック信号を生成する位相制御回路を提供することを目的とする。【解決手段】位相制御回路は、第１のクロック信号に対して入力デジタル信号に応じた位相関係を有する第２のクロック信号を出力する位相内挿回路（３０）と、複数の遅延素子からなる遅延素子列によりフィードバック制御に基づいて第２のクロック信号を遅延させるＤＬＬ回路（３５）を含み、第２のクロック信号及び複数の遅延素子それぞれの出力信号のうちの幾つかを多相クロック信号として出力することを特徴とする。【選択図】図３
2004282360.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号に対して入力デジタル信号に応じた位相関係を有する第２のクロック信号を出力する位相内挿回路と、
複数の遅延素子からなる遅延素子列によりフィードバック制御に基づいて該第２のクロック信号を遅延させるＤＬＬ回路を含み、該第２のクロック信号及び該複数の遅延素子それぞれの出力信号のうちの幾つかを多相クロック信号として出力することを特徴とする位相制御回路。
【請求項２】
該第１のクロック信号に対して入力デジタル信号に応じた位相関係を有する第３のクロック信号を出力する第２の位相内挿回路を更に含み、該ＤＬＬ回路は該第２のクロック信号を該遅延素子列で遅延させた信号と該第３のクロック信号との位相が一致するように該複数の遅延素子の遅延量をフィードバック制御することを特徴とする請求項１記載の位相制御回路。
【請求項３】
該ＤＬＬ回路は該第２のクロック信号を該遅延素子列で遅延させた信号と該第２のクロック信号との位相が一致するように該複数の遅延素子の遅延量をフィードバック制御することを特徴とする請求項１記載の位相制御回路。
【請求項４】
該ＤＬＬ回路は該第２のクロック信号を該遅延素子列で遅延させた信号と該第１のクロック信号との位相が一致するように該複数の遅延素子の遅延量をフィードバック制御することを特徴とする請求項１記載の位相制御回路。
【請求項５】
該位相内挿回路は、位相の異なる複数のクロック信号の電流量を該入力デジタル信号に応じて変化させ該複数のクロック信号を重ね合わせることにより所望の位相のクロック信号を生成するミキサ回路を含むことを特徴とする請求項１記載の位相制御回路。
【請求項６】
該複数の遅延素子列の各々は同一の遅延量を有することを特徴とする請求項１記載の位相制御回路。
【請求項７】
該ＤＬＬ回路は、
該遅延素子列を構成する該複数の遅延素子と、
該第２のクロック信号を該遅延素子列で遅延させた信号と別のクロック信号との位相を比較する位相比較器と、
該位相比較器の位相比較結果に基づいて制御信号を生成し該制御信号により該複数の遅延素子の各々の遅延を制御する回路を含むことを特徴とする請求項１記載の位相制御回路。
【請求項８】
該複数の遅延素子の各々は、該制御信号の電位変化に応じて出力を駆動する電流量を変化させることで遅延を制御することを特徴とする請求項７記載の位相制御回路。
【請求項９】
該複数の遅延素子の各々は、該制御信号の電位変化に応じてキャパシタ充放電の時定数を変化させることで遅延を制御することを特徴とする請求項７記載の位相制御回路。
【請求項１０】
該複数の遅延素子の各々は、該制御信号の電位変化に応じてＭＯＳトランジスタのソース・ドレイン間電圧を変化させることで遅延を制御することを特徴とする請求項７記載の位相制御回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にクロック信号の位相を制御する位相制御回路に関し、詳しくは位相内挿回路を用いてクロック信号の位相を制御する位相制御回路に関する。
【従来の技術】
位相内挿回路（Ｐｈａｓｅ  Ｉｎｔｅｒｐｏｌａｔｏｒ回路）は、ミキサ回路により複数の正弦波を重み付けして重ね合わせることで所望の位相の正弦波を生成し、これに基づいてクロック信号の位相を自由に調整する回路である。
【０００２】
図１は、位相内挿回路に用いられるミキサ回路１０の構成の一例を示す図である。図１のミキサ回路１０は、互いに９０°位相が異なる２つの正弦波信号を重み付けして重ね合わせることで、所望の位相の正弦波信号を生成するものである。
【０００３】
図１のミキサ回路１０は、ＮＭＯＳトランジスタ１１乃至１４、電流源１５及び１６、及び抵抗Ｒを含む。
【０００４】
ＮＭＯＳトランジスタ１１のゲート端子には正弦波信号Φ１が供給され、ＮＭＯＳトランジスタ１２のゲート端子には正弦波信号Φ１ｘが供給される。ＮＭＯＳトランジスタ１３のゲート端子には正弦波信号Φ２が供給され、ＮＭＯＳトランジスタ１４のゲート端子には正弦波信号Φ２ｘが供給される。信号Φ１は基準の位相として０°の位相を有するクロック信号であり、信号Φ１ｘは信号Φ１の相補信号であり１８０°の位相を有する。また信号Φ２は９０°の位相を有するクロック信号であり、信号Φ２ｘは信号Φ２の相補信号であり２７０°の位相を有する。
【０００５】
０°位相の信号Φ１と９０°位相の信号Φ２とを重み付けして足し合わせることで、出力信号ＯＵＴが生成される。また０°位相の信号Φ１ｘと９０°位相の信号Φ２ｘとを重み付けして足し合わせることで、出力信号ＯＵＴの相補信号である出力信号ＯＵＴＸが生成される。
【０００６】
０°位相の信号Φ１の重みは電流源（ＮＭＯＳトランジスタ）１５に流れる電流値に略比例し、また９０°位相の信号Φ２の重みは電流源１６に流れる電流値に略比例する。従って、出力信号ＯＵＴはこれらの電流値の比率に応じた位相を有する正弦波として出力される。同様にして、出力信号ＯＵＴの相補信号である出力信号ＯＵＴＸが出力される。ここで電流源１５に流れる電流値Ｉ１はアナログ信号ＶＢ１により制御され、電流源１６に流れる電流値Ｉ２はアナログ信号ＶＢ２により制御される。
【０００７】
図２は、図１のミキサ回路１０を含む位相内挿回路２０の構成の一例を示す図である。
【０００８】
図２の位相内挿回路２０は、図１に示すミキサ回路１０、振幅調整器２１及び２２、増幅器２３、及びＤ／Ａ変換回路２４を含む。
【０００９】
Ｄ／Ａ変換回路２４は、外部から供給されるデジタルコードをアナログ信号にＤＡ変換することで、図１に示すアナログ信号ＶＢ１及びＶＢ２を生成してミキサ回路１０に供給する。これにより、デジタル信号のビット数で定まる分解能による位相制御が可能となる。振幅調整器２１及び２２は、矩形波形状の入力クロック信号ＩＮＣＬＫ０、ＩＮＣＬＫ１８０、ＩＮＣＬＫ９０、及びＩＮＣＬＫ２７０の振幅を減衰させて、正弦波に近い形状のクロック信号に変換する。変換後の正弦波クロック信号が、図１のΦ１、Φ１ｘ、Φ２、及びΦ２ｘである。
【００１０】
増幅器２３は、ミキサ回路１０の出力信号ＯＵＴ及びＯＵＴＸを増幅して振幅飽和させることにより、上記デジタルコードにより指定される位相を有した矩形波形状のクロック信号を生成する。
【００１１】
【特許文献１】
特開平１１−２６１４０８号公報
【００１２】
【特許文献２】
特開２００１−５６７２３号公報
【発明が解決しようとする課題】
上記の構成の位相内挿回路２０では、相補関係にある０°及び１８０°のクロック信号が生成されるのみである。例えば、更に９０°の位相関係にあるクロック信号が必要である場合、位相内挿回路２０と同様の位相内挿回路をもう１つ設け、位相内挿回路２０に設定するデジタルコードとは９０°ずれたデジタルコードをこの位相内挿回路に設定する等の構成が必要となる。しかし位相内挿回路は比較的回路規模が大きいのでプロセスバラツキなどの影響を受けやすく、位相内挿回路を２つ設けた構成では、クロック信号のタイミングを完全に保証することは難しい。
【００１３】
また更に、４５°の倍数の位相を有するクロック信号が別に必要になったりすると、クロック信号の数だけ位相内挿回路を設けることが必要になり、ジッタ発生の要因が増えてしまう。このようなジッタが発生すると、出力クロックの位相に歪みを生じてしまうという問題がある。また動作周波数を落としてもよい場合であれば、必要な数の分周器を設けることにより多相クロック信号を生成することもできるが、これらの分周器がデジタルノイズ源となって誤動作の原因となる場合がある。
【００１４】
以上を鑑みて、本発明は、タイミングのずれが少ない多相クロック信号を生成する位相制御回路を提供することを目的とする。
【課題を解決するための手段】
本発明による位相制御回路は、第１のクロック信号に対して入力デジタル信号に応じた位相関係を有する第２のクロック信号を出力する位相内挿回路と、複数の遅延素子からなる遅延素子列によりフィードバック制御に基づいて該第２のクロック信号を遅延させるＤＬＬ回路を含み、該第２のクロック信号及び該複数の遅延素子それぞれの出力信号のうちの幾つかを多相クロック信号として出力することを特徴とする。
【００１５】
上記位相制御回路においては、位相内挿回路の出力にＤＬＬ回路を接続することにより、位相内挿回路の分解能で位相調整した信号を基本として、ＤＬＬ回路の分解能に対応した等間隔の位相を有する複数の多相クロック信号を生成することができる。ＤＬＬを利用するので、位相内挿回路や分周器を複数個用意する構成よりもタイミングの確保が容易であり、タイミングのずれが少ない多相クロック信号を生成することができる。また回路要素としてフリップフロップが不要であるので、デジタル的なスイッチングノイズも小さくすることができる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１６】
図３は、本発明による位相制御回路の第１の実施例の構成を示す図である。
【００１７】
図３の位相制御回路は、位相内挿回路（Ｐ／Ｉ）３０及び３１、位相比較器３２、チャージポンプ３３、及び遅延素子列を構成する複数の遅延素子３４−１乃至３４−ｎを含む。位相内挿回路３０及び３１は、互いに９０°位相の異なる基準クロック信号ＲＥＦＣＬＫ及びＲＥＦＣＬＫ９０を受け取り、それぞれに入力されるデジタルコードに応じた位相を有するクロック信号ＰＩＣＬＫ１及びＰＩＣＬＫ２を生成する。位相内挿回路３０及び３１は、図２に示す位相内挿回路２０と同一の構成でよく、各クロック信号は実際には互いに１８０°位相の異なる相補信号からなるとしてよい。また相補信号が必要でなければ、各クロック信号は単相の信号であるとしてもよい。
【００１８】
位相内挿回路３０の出力する信号は、遅延素子３４−１乃至３４−ｎを介して位相比較器３２の一方の入力に供給される。もう一方の位相内挿回路３１の出力する信号は、そのまま位相比較器３２のもう一方の入力に供給される。位相比較器３２は、これら２つの入力信号の位相を比較して、比較結果に応じてチャージポンプ３３に信号ＵＰ又は信号ＤＮを供給する。この信号ＵＰ又は信号ＤＮに応答して、チャージポンプ３３はその出力信号の電位を変化させる。この電位変化に応じて、各遅延素子３４−１乃至３４−ｎの信号遅延時間が調整される。なお遅延素子３４−１乃至３４−ｎの各々の信号遅延時間は互いに同一である。
【００１９】
上記動作により、遅延素子３４−１乃至３４−ｎから位相比較器３２に供給される信号の位相が調整され、フィードバック制御により位相比較器３２の２つの入力が互いに同位相になる状態にロックされる。この状態で、位相内挿回路３０の出力信号ＰＩＣＬＫ１は位相内挿回路３０への入力デジタルコードに応じた位相となっており、また遅延素子３４−１乃至３４−ｎの各々から出力される信号ＤＣＬＫ１乃至ＤＣＬＫｎは、ＰＩＣＬＫ１とＰＩＣＬＫ２との間をｎ分割した位相の信号となっている。
【００２０】
図４は、位相内挿回路３０の出力信号ＰＩＣＬＫ１及び遅延素子３４−１乃至３４−ｎの出力信号ＤＣＬＫ１乃至ＤＣＬＫｎを示すタイミング図である。
【００２１】
図４に示されるように、位相内挿回路３０の出力信号ＰＩＣＬＫ１は、基準クロック信号ＲＥＦＣＬＫから位相ｌｙ／ｍだけ遅延した信号となる。ここでｙは位相内挿回路３０の位相調整可能範囲であり、ｍは位相内挿回路３０の位相調整分解能、ｌは入力デジタルコードに対応する値である。また遅延素子３４−１乃至３４−ｎの出力信号ＤＣＬＫ１乃至ＤＣＬＫｎは、それぞれ信号ＰＩＣＬＫ１からｚ／ｎ乃至ｎｚ／ｎだけ遅延した信号となる。ここでｚは遅延素子列全体の位相遅延量であり、ｎは遅延素子の総数である。
【００２２】
例えば、ｓ番目の遅延素子３４−ｓからの出力信号ＤＣＬＫｓは、基準クロック信号ＲＥＦＣＬＫに対してｌｙ／ｍ＋ｓｚ／ｎの位相遅れを有する信号となる。従って、位相内挿回路３０の分解能と遅延素子３４−１乃至３４−ｎの分解能とに応じた位相調節により、ｎ個の多相信号を生成することができる。
【００２３】
ここで位相比較器３２、チャージポンプ３３、及び遅延素子３４−１乃至３４−ｎは、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路３５を構成する。ＤＬＬ回路の各遅延素子にはばらつきがあり、各遅延素子出力にはスキュー誤差が含まれる。しかし位相内挿回路と遅延素子とを比較すると、遅延素子の方がサイズが小さく、バラツキが小さくなるように構成可能である。
【００２４】
このように本発明においては、位相内挿回路の出力にＤＬＬ回路を接続することにより、位相内挿回路の分解能で位相調整した信号を基本として、ＤＬＬ回路の分解能に対応した等間隔の位相を有する複数の多相クロック信号を生成することができる。ＤＬＬを利用するので、位相内挿回路や分周器を複数個用意する構成よりもタイミングの確保が容易であり、タイミングのずれが少ない多相クロック信号を生成することができる。また回路要素としてフリップフロップが不要であるので、デジタル的なスイッチングノイズも小さくすることができる。
【００２５】
図５は、本発明による位相制御回路の第２の実施例の構成を示す図である。図５において、図３の位相制御回路と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２６】
図５の位相制御回路は、図３の位相制御回路から位相内挿回路３１を削除し、その代わりに位相内挿回路３０の出力をそのまま位相比較器３２に供給するように構成している。図３の構成において、位相内挿回路３０及び３１には同一のデジタルコードが入力されるとすると、論理的には図５の構成と同一となる。高速動作に適した回路を設計する場合、位相内挿回路に帯域を確保することが難しいので、負荷を低減することを目的とすると、図３のように位相内挿回路を２個（３０及び３１）設けることが望ましい。
【００２７】
それに対して動作速度が比較的遅い回路の場合には、図５のように単一の位相内挿回路３０を使用する構成としてよい。この場合、複数の位相内挿回路のばらつきによる誤差が抑えられるので、図３の構成よりタイミングを保証し易いという利点がある。
【００２８】
図６は、図５の位相制御回路の動作を説明するためのタイミング図である。
【００２９】
基準クロック信号ＲＥＦＣＬＫに対して、位相内挿回路３０の出力ＰＩＣＬＫはＴ１だけ位相が遅れた信号となる。この位相遅延Ｔ１は、位相内挿回路３０へのデジタルコード入力ｌに応じた量となる。位相比較器３２が、信号ＰＩＣＬＫを遅延素子３４−１乃至３４−ｎで遅延した信号と信号ＰＩＣＬＫとを比較して、両信号の位相が同一となるように遅延素子の遅延量を調整する。
【００３０】
図６では、遅延素子３４−１乃至３４−ｎの個数ｎが４の場合を例として示してある。この場合、信号ＰＩＣＬＫの１サイクル（基準クロックＲＥＦＣＬＫの１サイクルと同一）を、４分割した多相クロック信号として各遅延素子の出力ＤＣＬＫ１乃至ＤＣＬＫ４が得られる。
【００３１】
このようにして図５の第２の実施例による位相制御回路においては、位相内挿回路の出力にＤＬＬ回路を接続し、位相内挿回路の出力とそれを遅延素子列で遅延した信号との間で位相が一致するように、遅延素子列の遅延を制御する。これにより、位相内挿回路の分解能で位相調整した信号を基本として、ＤＬＬ回路の分解能に対応した等間隔の位相を有する複数の多相クロック信号を生成することができる。
【００３２】
図７は、本発明による位相制御回路の第３の実施例の構成を示す図である。図７において、図５の位相制御回路と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３３】
図７の位相制御回路は、図５の位相制御回路において位相内挿回路３０の出力を直接に受け取っていた位相比較器３２の入力を、基準クロック信号ＲＥＦＣＬＫとするように構成している。この構成では、位相比較器３２は、位相内挿回路３０の出力ＰＩＣＫを遅延素子３４−１乃至３４−ｎで遅延した信号と基準クロック信号ＲＥＦＣＬＫとの位相が一致するように、遅延素子３４−１乃至３４−ｎの遅延量を制御する。
【００３４】
図８は、図７の位相制御回路の動作を説明するためのタイミング図である。
【００３５】
基準クロック信号ＲＥＦＣＬＫに対して、位相内挿回路３０の出力ＰＩＣＬＫはＴ１だけ位相が遅れた信号となる。この位相遅延Ｔ１は、位相内挿回路３０へのデジタルコード入力ｌに応じた量となる。位相比較器３２が、信号ＰＩＣＬＫを遅延素子３４−１乃至３４−ｎで遅延した信号と基準クロック信号ＲＥＦＣＬＫとを比較して、両信号の位相が同一となるように遅延素子の遅延量を調整する。
【００３６】
図８では、遅延素子３４−１乃至３４−ｎの個数ｎが４の場合を例として示してある。この場合、基準クロックＲＥＦＣＬＫの１サイクルからＴ１を差し引いた期間を４分割した多相クロック信号として、各遅延素子の出力ＤＣＬＫ１乃至ＤＣＬＫ４が得られる。
【００３７】
このようにして図７の第３の実施例による位相制御回路においては、位相内挿回路の出力にＤＬＬ回路を接続し、位相内挿回路の出力を遅延素子列で遅延した信号と基準クロック信号との間で位相が一致するように、遅延素子列の遅延を制御する。言葉を替えて言えば、ＤＬＬ回路の遅延素子の１つとして位相内挿回路を挿入した構成となっている。これにより、位相内挿回路の分解能で位相調整した信号を基本として、ＤＬＬ回路の分解能に対応した等間隔の位相を有する複数の多相クロック信号を生成することができる。
【００３８】
図７の第３の実施例では、位相内挿回路３０の位相の変化に応じて、遅延素子列の総遅延量もダイナミックに変化する。図５の第２の実施例の構成とは異なり、クロック信号ＰＩＣＬＫに対して遅延素子の個数ｎに応じた所定の位相量（例えば９０度）ずれた位相をそれぞれ有する多相クロックを生成するのではなく、遅延素子の個数ｎに関らず調整可能な位相間隔を有した多相クロック信号を生成することが可能となる。
【００３９】
図９は、位相比較器３２の回路構成の一例を示す回路図である。
【００４０】
図９の位相比較器３２は、ＮＡＮＤ回路４１乃至４９、ＮＯＲ回路５０、インバータ５１乃至５４、及びバッファ５５及び５６を含む。位相比較器３２は、信号ｒｅｆ＿ｃｋと信号ｆｂ＿ｃｋとの間で先に到来したエッジに応答して、対応する内部フリップフロップの状態を変化させることで、エッジタイミングの前後関係を判断する。これにより、信号ｒｅｆ＿ｃｋと信号ｆｂ＿ｃｋとの間でのエッジタイミングの前後関係に応じて、出力信号ＵＰ及びＤＮを適宜出力する。例えば出力信号ＵＰは信号ｒｅｆ＿ｃｋより信号ｆｂ＿ｃｋが遅れている場合に出力され、出力信号ＤＮは信号ｒｅｆ＿ｃｋより信号ｆｂ＿ｃｋが進んでいる場合に出力される。
【００４１】
例えば図７の構成に対応付けると、信号ｒｅｆ＿ｃｋが基準クロック信号ＲＥＦＣＬＫに対応し、信号ｆｂ＿ｃｋが遅延素子３４−１乃至３４−ｎの最終出力信号ＤＣＬＫｎに対応する。また位相検出信号ｐｄは、位相比較器３２の位相比較動作のオン・オフを制御する信号であり、ＬＯＷの場合に位相比較動作を実行させ、ＨＩＧＨの場合に位相比較動作を停止させる。
【００４２】
図１０は、チャージポンプ３３の回路構成の一例を示す回路図である。
【００４３】
図１０のチャージポンプ３３は、電流限６１及び６２、ＰＭＯＳトランジスタ６３、及びＮＭＯＳトランジスタ６４を含む。ＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４は、エンハンスメント型の電界効果トランジスタであり、ゲート・ソース間の電位差がゼロの場合には、ソース・ドレイン間は完全に遮断され電流が流れない状態となる。
【００４４】
位相比較器３２から信号ＵＰ或いは信号ＤＮが供給されると、ＰＭＯＳトランジスタ６３或いはＮＭＯＳトランジスタ６４が導通される。信号ＵＰ或いは信号ＤＮが供給される時間及び回数に応じて、制御信号ＣＮＴＬの電圧が上昇或いは下降する。この制御信号ＣＮＴＬが各遅延素子３４−１乃至３４−ｎに供給されて、それぞれの遅延時間を制御する。
【００４５】
図１１は、制御信号ＣＮＴＬで制御される遅延素子の回路構成の一例を示す回路図である。この遅延素子が、位相制御回路の遅延素子３４−１乃至３４−ｎの各々に対応する。
【００４６】
図１１の遅延素子は、ＰＭＯＳトランジスタ６１乃至６３と、ＮＭＯＳトランジスタ６４乃至６６を含む。信号ＩＮは遅延素子への信号入力であり、この信号入力を遅延させて信号ＯＵＴを出力する。この遅延時間は、制御信号ＣＮＴＬの電圧によって制御される。制御信号ＣＮＴＬの電圧が高くなると、ＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６５で構成されるインバータに供給される電流量が増大し、信号ＯＵＴの立ち上がり時間及び立ち下がり時間が短くなる。即ち、遅延素子による遅延時間が短くなる。逆に、制御信号ＣＮＴＬの電圧が低くなると、ＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６５で構成されるインバータに供給される電流量が減少し、信号ＯＵＴの立ち上がり時間及び立ち下がり時間が長くなる。即ち、遅延素子による遅延時間が長くなる。
【００４７】
このようにして制御信号ＣＮＴＬにより、遅延素子の遅延時間を制御することが可能になる。
【００４８】
図１２は、制御信号ＣＮＴＬで制御される遅延素子の回路構成の別の一例を示す回路図である。
【００４９】
図１２の遅延素子は、ＰＭＯＳトランジスタ７１、ＮＭＯＳトランジスタ７２、可変抵抗７３、及びコンデンサ７４を含む。信号ＩＮは遅延素子への信号入力であり、この信号入力を遅延させて信号ＯＵＴを出力する。この遅延時間は、制御信号ＣＮＴＬの電圧によって制御される。制御信号ＣＮＴＬの電圧が高くなると、可変抵抗７３の抵抗値が減少して時定数が小さくなり、信号ＯＵＴの立ち上がり時間及び立ち下がり時間が短くなる。即ち、遅延素子による遅延時間が短くなる。逆に、制御信号ＣＮＴＬの電圧が低くなると、可変抵抗７３の抵抗値が増大して時定数が大きくなり、信号ＯＵＴの立ち上がり時間及び立ち下がり時間が長くなる。即ち、遅延素子による遅延時間が長くなる。
【００５０】
このようにして制御信号ＣＮＴＬにより、遅延素子の遅延時間を制御することが可能になる。
【００５１】
図１３は、制御信号ＣＮＴＬで制御される遅延素子の回路構成の更に別の一例を示す回路図である。図１１及び図１２の構成において入出力信号は単相であったが、図１３の構成は入出力信号が差動信号である場合に対応する。
【００５２】
図１３の遅延素子は、ＮＭＯＳトランジスタ８１及び８２、可変抵抗８３及び８４、及び定電流源８５を含む。信号ＩＮ及びＩＮＸは遅延素子への差動信号入力であり、この差動信号入力を遅延させて差動信号出力ＯＵＴ及びＯＵＴＸを出力する。この遅延時間は、制御信号ＣＮＴＬの電圧によって制御される。
【００５３】
制御信号ＣＮＴＬの電圧が高くなると、可変抵抗８３及び８４の抵抗値が減少してＮＭＯＳトランジスタ８１及び８２のソース・ドレイン間電圧が大きくなり、ＮＭＯＳトランジスタのスイッチング速度が速くなる。即ち、遅延素子による遅延時間が短くなる。逆に、制御信号ＣＮＴＬの電圧が低くなると、可変抵抗８３及び８４の抵抗値が増大してＮＭＯＳトランジスタ８１及び８２のソース・ドレイン間電圧が小さくなり、ＮＭＯＳトランジスタのスイッチング速度が遅くなる。即ち、遅延素子による遅延時間が長くなる。
【００５４】
このようにして制御信号ＣＮＴＬにより、遅延素子の遅延時間を制御することが可能になる。
【００５５】
以上のようにして、図９に示されるような位相比較器により位相を比較し、この位相比較結果に基づいて図１０に示すようなチャージポンプを用いて制御信号の電圧を制御し、この制御信号によって図１１乃至図１３の何れかに示されるような遅延素子の遅延量を調整する。このようにしてフィードバック制御を実行し、位相比較器で比較する信号間で位相が一致する状態にロックすることが可能となる。
【００５６】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【発明の効果】
上記説明した位相制御回路においては、位相内挿回路の出力にＤＬＬ回路を接続することにより、位相内挿回路の分解能で位相調整した信号を基本として、ＤＬＬ回路の分解能に対応した等間隔の位相を有する複数の多相クロック信号を生成することができる。ＤＬＬを利用するので、位相内挿回路や分周器を複数個用意する構成よりもタイミングの確保が容易であり、タイミングのずれが少ない多相クロック信号を生成することができる。
【００５７】
また回路要素としてフリップフロップが不要であるので、デジタル的なスイッチングノイズも小さくすることができる。
【図面の簡単な説明】
【図１】位相内挿回路に用いられるミキサ回路の構成の一例を示す図である。
【図２】図１のミキサ回路を含む位相内挿回路の構成の一例を示す図である。
【図３】本発明による位相制御回路の第１の実施例の構成を示す図である。
【図４】位相内挿回路の出力信号及び複数の遅延素子それぞれの出力信号を示すタイミング図である。
【図５】本発明による位相制御回路の第２の実施例の構成を示す図である。
【図６】図５の位相制御回路の動作を説明するためのタイミング図である。
【図７】本発明による位相制御回路の第３の実施例の構成を示す図である。
【図８】図７の位相制御回路の動作を説明するためのタイミング図である。
【図９】位相比較器３２の回路構成の一例を示す回路図である。
【図１０】チャージポンプの回路構成の一例を示す回路図である。
【図１１】制御信号で制御される遅延素子の回路構成の一例を示す回路図である。
【図１２】制御信号で制御される遅延素子の回路構成の別の一例を示す回路図である。
【図１３】制御信号で制御される遅延素子の回路構成の更に別の一例を示す回路図である。
【符号の説明】
３０、３１  位相内挿回路
３２  位相比較器
３３  チャージポンプ
３４−１〜３４−ｎ  遅延素子
３５  ＤＬＬ回路
【図１】
2004282360.tif 000003
【図２】
2004282360.tif 000004
【図３】
2004282360.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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