(57)【要約】【課題】データが断続的に転送される、または、データを断続的に転送する場合であっても、消費電力の低減を図ることができるメモリ制御装置およびそれを備えた情報処理システム並びにメモリ制御方法を提供する。【解決手段】メモリ制御装置２１は、ＳＲＡＭ５・６およびＳＤＲＡＭ制御部９を備え、外部機器１〜３から断続的に複数回に分けて転送されたデータを、外部機器１〜３からのデータ転送レートよりも速い書き込み速度でＳＤＲＡＭ１８に書き込む。ＳＲＡＭ５・６は、断続的に所定の回数に分かれて転送されてきたデータを、ＳＤＲＡＭ１８に書き込む前に一旦蓄積する。ＳＤＲＡＭ制御部９は、ＳＲＡＭ５・６に蓄積されたデータをＳＲＡＭに連続して書き込むと共に、ＳＤＲＡＭ１８へのデータの書き込みが行われていない間はＳＤＲＡＭ１８をセルフリフレッシュモードに設定する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
外部装置から、断続的に複数回に分けて転送されたデータを、上記外部装置からの転送レートよりも速い書き込み速度でメモリに書き込むメモリ制御装置であって、
上記外部装置から断続的に所定の回数に分かれて転送されたデータを、メモリに書き込む前に一旦蓄積する仲介バッファと、
上記仲介バッファに蓄積されたデータを上記メモリに連続して書き込むと共に、上記メモリへのデータの書き込みが行われていない間は上記メモリをセルフリフレッシュモードに設定するメモリ制御部とを備えることを特徴とするメモリ制御装置。
【請求項２】
メモリから蓄積されたデータを読み出し、外部装置に上記データを、上記メモリからの読み出し速度よりも低い転送レートで、または、上記外部装置からの転送要求に応じて、複数回に分けて転送するメモリ制御装置であって、
上記メモリから読み出したデータを、外部装置に転送する前に一旦蓄積する仲介バッファと、
上記仲介バッファから上記外部装置に所定の回数に分かれて転送されるデータを、上記メモリから連続して上記仲介バッファに読み出すと共に、上記メモリから上記データを読み出していない間は上記メモリをセルフリフレッシュモードに設定するメモリ制御部とを備えることを特徴とするメモリ制御装置。
【請求項３】
上記メモリは、ＳＤＲＡＭであることを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項４】
上記仲介バッファを複数備え、
上記各仲介バッファが順次上記メモリとアクセスするように、上記仲介バッファを切り換えるバッファ切換手段を備えることを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項５】
上記メモリ制御部は、上記外部装置と上記仲介バッファとの間でデータの転送が行われていない間に、上記メモリに上記データを書き込むことを特徴とする請求項１に記載のメモリ制御装置。
【請求項６】
上記メモリに上記データを書き込むための書き込みタイミングを管理する書き込みタイミング制御部を備え、
上記メモリ制御部は、上記書き込みタイミングに基づいて上記メモリに上記データを書き込むことを特徴とする請求項１に記載のメモリ制御装置。
【請求項７】
上記メモリ制御部は、上記外部装置と上記仲介バッファとの間でデータの転送が行われていない間に、上記メモリから上記データを読み出すことを特徴とする請求項２に記載のメモリ制御装置。
【請求項８】
上記メモリから上記データを読み出すための読み出しタイミングを管理する読み出しタイミング制御部を備え、
上記メモリ制御部は、上記読み出しタイミングに基づいて上記メモリから上記データを読み出すことを特徴とする請求項２に記載のメモリ制御装置。
【請求項９】
上記メモリへのアクセスは、バーストアクセスを行うことを特徴とする請求項１または２に記載のメモリ制御装置。
【請求項１０】
上記仲介バッファに蓄積するデータ量は、上記バーストアクセスにおけるバースト長の自然数倍であることを特徴とする請求項９に記載のメモリ制御装置。
【請求項１１】
請求項１ないし請求項１０のいずれか１項に記載のメモリ制御装置と、
上記メモリ制御装置によって動作が制御されており、転送されるデータを格納するメモリとを備えることを特徴とする情報処理システム。
【請求項１２】
外部装置から、断続的に複数回に分けて転送されたデータを、上記外部装置からの転送レートよりも速い書き込み速度でメモリに書き込むメモリ制御方法であって、
上記外部装置から断続的に所定の回数に分かれて転送されたデータを、メモリに書き込む前に仲介バッファに一旦蓄積した後、
上記仲介バッファに蓄積されたデータを上記メモリに連続して書き込む一方、上記メモリへのデータの書き込みが行われていない間は、上記メモリをセルフリフレッシュモードに設定することを特徴とするメモリ制御方法。
【請求項１３】
メモリから蓄積されたデータを読み出し、外部装置に上記データを、上記メモリからの読み出し速度よりも低い転送レートで、または、上記外部装置からの転送要求に応じて、複数回に分けて転送するメモリ制御方法であって、
上記メモリから読み出したデータを、外部装置に転送する前に仲介バッファに一旦蓄積した後、
上記仲介バッファから上記外部装置に所定の回数に分かれて転送されるデータを、上記メモリから連続して上記仲介バッファに読み出す一方、上記メモリから上記データを読み出していない間は、上記メモリをセルフリフレッシュモードに設定することを特徴とするメモリ制御方法。
【請求項１４】
上記仲介バッファを複数用い、
上記各仲介バッファが順次上記メモリにアクセスするように、上記仲介バッファを切り換えることを特徴とする請求項１２または１３に記載のメモリ制御方法。
【請求項１５】
上記外部装置と上記仲介バッファとの間でデータの転送が行われていない間に、上記メモリに上記データを書き込むことを特徴とする請求項１２に記載のメモリ制御方法。
【請求項１６】
上記外部装置と上記仲介バッファとの間でデータの転送が行われていない間に、上記メモリから上記データを読み出すことを特徴とする請求項１３に記載のメモリ制御方法。
【請求項１７】
上記メモリへのアクセスは、バーストアクセスを行うことを特徴とする請求項１２または１３に記載のメモリ制御方法。
【請求項１８】
上記仲介バッファには、上記バーストアクセスにおけるバースト長の自然数倍のデータを一旦蓄積することを特徴とする請求項１７に記載のメモリ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのメモリの動作を制御するメモリ制御装置およびそれを備えた情報処理システム並びにメモリ制御方法に関するものである。
【０００２】
【従来の技術】
一般に、情報処理システムは、システム全体の動作を制御するとともに種々の演算を行うＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）の他に、データを記憶するシステムメモリ（以下、メモリと称する）や、入出力のためのインターフェース部等などを有している。
【０００３】
例えば、情報処理システムとして、画像を用紙上に印刷するプリンタのコントローラを考えると、このプリンタコントローラは、画像データを外部（例えばパーソナルコンピュータ）より受け取る為などに用いられるインターフェース部、画像データを記憶するメモリ、画像データをプリンタエンジンへ送る為に用いられるインターフェース部などを有している。このような情報処理システムでは、処理の高速化が求められており、また、メモリへのアクセスの高速化も求められている。
【０００４】
このような情報処理システムにおけるメモリとしては、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がよく用いられる。
【０００５】
ところで、ＣＰＵとメモリ（ＳＤＲＡＭ）とは、制御信号の機能や処理方法などが互いに異なっていることから、直接に接続することができない。そこで、情報処理システムにおけるメモリとしてＳＤＲＡＭを用いるには、ＣＰＵ等からメモリへのアクセスを制御するメモリ制御装置が必要となる。ＣＰＵ等はメモリ制御装置を介してメモリにアクセスする。
【０００６】
例えば、バッファを用いて外部機器のデータ転送の高速化を図ることにより、システムの高速化を達成するバーチャルＳＤＲＡＭがある（例えば、特許文献１参照）。
【０００７】
しかしながら、特許文献１に記載の構成は、外部機器のデータ転送速度より、ＳＤＲＡＭのデータ転送速度の方が遅い場合の構成である。従って、バーストアクセスにより高速にアクセス可能なＳＤＲＡＭを用いており、また、外部機器からのデータ転送が断続的であることにより、外部機器のデータ転送速度の方が、ＳＤＲＡＭのデータ転送速度（アクセススピード）より遅い場合には対応できない。
【０００８】
また、例えば、外部機器から断続的にデータが転送される場合、データ転送の度にメモリを稼動状態にしなければならず、消費電力が大きくなってしまう。しかしながら、上記特許文献１に記載の構成は、消費電力の低減を図る構成ではない。
【０００９】
そこで、例えば、キャッシュヒット／ミスによってＳＤＲＡＭのパワーダウンモード機能を動作させ、消費電力を低減させるメモリコントローラがある（例えば、特許文献２参照）。
【００１０】
【特許文献１】
特開２０００−２１１９９号公報（２０００年１月２１日公開）
【００１１】
【特許文献２】
特開２０００−１４８５８２号公報（２０００年５月３０日公開）
【００１２】
【発明が解決しようとする課題】
しかしながら、特許文献２に記載の構成ではパワーダウンモードを用いているため、セルフリフレッシュモードとは異なり、メモリ自体（ＤＲＡＭ：Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）がリフレッシュしない。
【００１３】
従って、パワーダウンモードを長く続けることはできない。また、パワーダウンモードは、セルフリフレッシュモードよりも、モードから抜けるのにかかる時間は短いが、消費電力の低減効果は小さい。
【００１４】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、データが断続的に転送される、または、データを断続的に転送する場合であっても、消費電力の低減を図ることができるメモリ制御装置およびそれを備えた情報処理システム並びにメモリ制御方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明のメモリ制御装置は、上記の課題を解決するために、外部装置から、断続的に複数回に分けて転送されたデータを、上記外部装置からの転送レートよりも速い書き込み速度でメモリに書き込むメモリ制御装置であって、上記外部装置から断続的に所定の回数に分かれて転送されたデータを、メモリに書き込む前に一旦蓄積する仲介バッファと、上記仲介バッファに蓄積されたデータを上記メモリに連続して書き込むと共に、上記メモリへのデータの書き込みが行われていない間は上記メモリをセルフリフレッシュモードに設定するメモリ制御部とを備えることを特徴としている。
【００１６】
通常、外部から転送されてくるデータが、複数回に分けて転送される場合、転送されてくる度にメモリにデータを書き込むとすると、メモリを常に稼動状態とすればメモリにおける消費電力が大きくなり、また、メモリにデータを書き込まない間メモリをセルフリフレッシュモードとすると、モードの切り換え回数が多いため、メモリを元の状態（稼動状態）に戻すのに、全体として時間がかかる。また、データが転送されてくる度にメモリをＯＮ／ＯＦＦしていると、例えばＯＦＦからＯＮに立ち上げるのにも電力が必要となり、その分消費電力が大きくなる。
【００１７】
しかしながら、上記の構成によれば、外部装置からのデータを一旦仲介バッファに蓄積してからメモリへの書き込みを連続して（短時間で）行う。これにより、メモリにデータを書き込むための時間を圧縮することができる。
【００１８】
このように、メモリへのアクセス時間を限定することにより、メモリにアクセスしない（書き込まない）連続した時間を長くすることができる。
【００１９】
即ち、頻繁にセルフリフレッシュモードの設定・解除（セルフリフレッシュモードと通常モードとを）を繰り返すことがないため、モードの変更に必要な時間も少なくてすむ。従って、セルフリフレッシュモードに入っている時間が長くなり、セルフリフレッシュモードである時間帯の割合が長くなる。
【００２０】
この結果、メモリの消費電力を低減することができる。
【００２１】
本発明のメモリ制御装置は、上記の課題を解決するために、メモリから蓄積されたデータを読み出し、外部装置に上記データを、上記メモリからの読み出し速度よりも低い転送レートで、または、上記外部装置からの転送要求に応じて、複数回に分けて転送するメモリ制御装置であって、上記メモリから読み出したデータを、外部装置に転送する前に一旦蓄積する仲介バッファと、上記仲介バッファから上記外部装置に所定の回数に分かれて転送されるデータを、上記メモリから連続して上記仲介バッファに読み出すと共に、上記メモリから上記データを読み出していない間は上記メモリをセルフリフレッシュモードに設定するメモリ制御部とを備えることを特徴としている。
【００２２】
上記の構成によれば、メモリから連続して読み出したデータを一旦仲介バッファに蓄積してから外部に転送する。これにより、メモリにデータを読み出すための時間を圧縮することができる。
【００２３】
このように、メモリへのアクセス時間を限定することにより、メモリにアクセスしない（読み出さない）連続した時間を長くすることができる。
【００２４】
従って、セルフリフレッシュモードに入っている時間が長くなり、セルフリフレッシュモードである時間帯の割合が長くなる。この結果、メモリの消費電力を低減することができる。
【００２５】
上記のメモリ制御装置は、メモリがＳＤＲＡＭであることが好ましい。
【００２６】
上記の構成によれば、例えば、バーストアクセスが可能であり、他の種類のＤＲＡＭより高速にアクセスすることが可能なＳＤＲＡＭを用いることにより、アクセス時間を短くすることができる。これにより、セルフリフレッシュモードの時間を長くすることができ、メモリの消費電力を低減することができる。
【００２７】
上記のメモリ制御装置は、仲介バッファを複数備え、各仲介バッファが順次メモリにアクセスされるように、仲介バッファを切り換えるバッファ切換手段を備えることが好ましい。
【００２８】
上記の構成によれば、仲介バッファに蓄積できるデータ量を大きくすることができ、高速処理が可能となる。
【００２９】
上記のメモリ制御装置は、メモリ制御部が、外部装置と仲介バッファとの間でデータの転送が行われていない間に、メモリにデータを書き込むことが好ましい。
【００３０】
上記の構成によれば、外部装置との間におけるデータの転送レートが低速である場合、複数の仲介バッファを切り換えながら用いなくても仲介バッファにデータを書き込むことができる。
【００３１】
従って、仲介バッファを切り換えるための構成は必要ないため、簡単な構成で、メモリ制御装置の消費電力を低減することができる。
【００３２】
上記のメモリ制御装置は、メモリにデータを書き込むための書き込みタイミングを管理する書き込みタイミング制御部を備え、メモリ制御部は、書き込みタイミングに基づいてメモリにデータを書き込むことが好ましい。
【００３３】
上記の構成によれば、メモリのセルフリフレッシュモードの設定・解除を、簡単に行うことができる。
【００３４】
上記のメモリ制御装置は、メモリ制御部が、外部装置と仲介バッファとの間でデータの転送が行われていない間に、メモリからデータを読み出すことが好ましい。
【００３５】
上記の構成によれば、外部装置との間におけるデータの転送レートが低速である場合、複数の仲介バッファを切り換えながら用いなくても仲介バッファにデータを書き込むことができる。
【００３６】
従って、仲介バッファを切り換えるための構成は必要ないため、簡単な構成で、メモリ制御装置の消費電力を低減することができる。
【００３７】
上記のメモリ制御装置は、メモリからデータを読み出すための読み出しタイミングを管理する読み出しタイミング制御部を備え、メモリ制御部は、読み出しタイミングに基づいてメモリからデータを読み出すことが好ましい。
【００３８】
上記の構成によれば、メモリのセルフリフレッシュモードの設定・解除を、簡単に行うことができる。
【００３９】
上記のメモリ制御装置は、メモリへのアクセスがバーストアクセスであることが好ましい。
【００４０】
上記の構成によれば、メモリに対して、データの連続した入出力が可能となるため、メモリへのアクセス時間を短くすることができる。これにより、セルフリフレッシュモードの時間を長くすることができ、メモリの消費電力を低減することができる。
【００４１】
上記のメモリ制御装置は、仲介バッファに蓄積するデータ量は、バーストアクセスにおけるバースト長の自然数倍であることが好ましい。
【００４２】
上記の構成によれば、余り分の（バーストアクセスのためのバースト長に満たないデータの）データ処理の必要が無くなり、制御が簡単になる。
【００４３】
本発明の情報処理システムは、上記記載のメモリ制御装置と、メモリ制御装置によって動作が制御されており、転送されるデータを格納するメモリとを備えることを特徴としている。
【００４４】
上記の構成によれば、セルフリフレッシュモードに入っている時間が長く、消費電力の小さいシステムを提供することができる。
【００４５】
本発明のメモリ制御方法は、上記の課題を解決するために、外部装置から断続的に複数回に分けて転送されたデータを、外部装置からの転送レートよりも速い書き込み速度でメモリに書き込むメモリ制御方法であって、外部装置から断続的に所定の回数に分かれて転送されたデータを、メモリに書き込む前に仲介バッファに一旦蓄積した後、上記仲介バッファに蓄積されたデータを上記メモリに連続して書き込む一方、上記メモリへのデータの書き込みが行われていない間は、上記メモリをセルフリフレッシュモードに設定することを特徴としている。
【００４６】
上記の方法によれば、外部装置からのデータを一旦仲介バッファに蓄積してからメモリへの書き込みを連続して行ことにより、メモリにデータを書き込むための時間を圧縮することができる。
【００４７】
このように、メモリへのアクセス時間を限定することにより、メモリにアクセスしない（書き込まない）連続した時間を長くすることができる。従って、メモリの消費電力を低減することができる。
【００４８】
本発明のメモリ制御方法は、上記の課題を解決するために、メモリから蓄積されたデータを読み出し、外部装置に上記データを、上記メモリからの読み出し速度よりも低い転送レートで、または、上記外部装置からの転送要求に応じて、複数回に分けて転送するメモリ制御方法であって、上記メモリから読み出したデータを、外部装置に転送する前に仲介バッファに一旦蓄積した後、上記仲介バッファから上記外部装置に所定の回数に分かれて転送されるデータを、上記メモリから連続して上記仲介バッファに読み出す一方、上記メモリから上記データを読み出していない間は、上記メモリをセルフリフレッシュモードに設定することを特徴としている。
【００４９】
上記の方法によれば、メモリから連続して読み出したデータを一旦仲介バッファに蓄積してから、外部装置に断続的に（予め設定された所定の転送レートで、あるいは、外部装置から転送要求があると）転送する行ことにより、メモリにデータを書き込むための時間を圧縮することができる。
【００５０】
このように、メモリへのアクセス時間を限定することにより、メモリにアクセスしない（読み出さない）連続した時間を長くすることができる。従って、メモリの消費電力を低減することができる。
【００５１】
上記のメモリ制御方法は、仲介バッファを複数用い、各仲介バッファが順次上記メモリにアクセスするように、仲介バッファを切り換えることが好ましい。
【００５２】
上記の方法によれば、仲介バッファに蓄積できるデータ量を大きくすることができ、高速処理が可能となる。
【００５３】
上記のメモリ制御方法は、外部装置と仲介バッファとの間でデータの転送が行われていない間に、メモリにデータを書き込むことが好ましい。
【００５４】
上記の方法によれば、外部装置との間におけるデータの転送レートが低速である場合、複数の仲介バッファを切り換えながら用いなくても仲介バッファにデータを書き込むことができる。
【００５５】
上記のメモリ制御方法は、外部装置と仲介バッファとの間でデータの転送が行われていない間に、メモリからデータを読み出すことが好ましい。
【００５６】
上記の方法によれば、外部装置との間におけるデータの転送レートが低速である場合、複数の仲介バッファを切り換えながら用いなくても仲介バッファにデータを書き込むことができる。
【００５７】
上記のメモリ制御方法は、メモリに対して、バーストアクセスを行うことが好ましい。
【００５８】
上記の方法によれば、メモリに対して、データの連続した入出力が可能となるため、メモリへのアクセス時間を短くすることができる。これにより、セルフリフレッシュモードの時間を長くすることができ、メモリの消費電力を低減することができる。
【００５９】
上記のメモリ制御方法は、仲介バッファに、バーストアクセスにおけるバースト長の自然数倍のデータを一旦蓄積することが好ましい。
【００６０】
上記の方法によれば、余り分の（バーストアクセスのためのバースト長に満たないデータの）データ処理の必要が無くなり、制御が簡単になる。
【００６１】
【発明の実施の形態】
本発明の実施の一形態について図１ないし図１０に基づいて説明すれば、以下の通りである。
【００６２】
本実施の形態に係る情報処理システム２０は、図１に示すように、Ｍａｉｎ  Ｂｏａｒｄ上の、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１８，ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１９，およびメモリ制御装置２１と、外部機器（外部装置）との間でデータ転送を行うための図示しないインターフェース部とを備えている。
【００６３】
メモリ制御装置２１はＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）からなる。ＣＰＵ１９は、Ｍａｉｎ  Ｂｏａｒｄ、即ち情報処理システム全体を制御し、Ｍａｉｎ  Ｂｏａｒｄ上の各部への各種設定を行う。また、ＣＰＵ１９や外部機器からＳＤＲＡＭ（メモリ）１８へのアクセスは、メモリ制御装置２１を介して行われる。
【００６４】
メモリ制御装置２１は、外部機器から転送されるデータを一旦記憶した後ＳＤＲＡＭ１８に記憶させ、さらにそのデータをＳＤＲＡＭ１８から、接続された外部機器に転送する。
【００６５】
メモリ制御装置２１には、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）１，ＨＯＳＴ  ＰＣ（以下、ＰＣ（パーソナルコンピュータ）と称する）２，外部基板３等の外部機器からデータが転送される。
【００６６】
ＣＣＤ１は、スキャナ等に備えられた画像読み取り用ユニットであり、データ（例えば、スキャナデータ）の転送には、８ｂｉｔデータバス（インターフェース部）を用いる。ＰＣ２は、印字データを出力するものであり、データの転送に用いるインターフェースはＵＳＢまたはＩＥＥＥ１２８４（インターフェース部）である。外部基板３は、ＦＡＸ（ファクシミリ）に備えられた基板であり、データの転送に用いるインターフェースはハンドシェイクローカルバス（インターフェース部）である。
【００６７】
また、メモリ制御装置２１は、ＳＤＲＡＭ１８に記憶されているデータを、ＬＳＵ（レーザスキャナユニット）１５，ＨＯＳＴ  ＰＣ（以下、ＰＣ（パーソナルコンピュータ）と称する）１６，外部基板１７等の外部機器にデータを転送する。
【００６８】
ＬＳＵ１５は、シリアルデータが入力され、印字を制御する。ＰＣ１６は、スキャナデータを受信するものであり、データの転送に用いるインターフェースはＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）またはＩＥＥＥ１２８４である。外部基板１７は、ＦＡＸに備えられた基板であり、データの転送に用いるインターフェースはハンドシェイクローカルバスである。
【００６９】
メモリ制御装置２１は、断続的に転送されてくる、または、断続的に転送する必要のあるデータを、後述するＳＲＡＭ５・６・１１・１２において一旦バッファリングする。これにより、メモリ制御装置２１は、後述するＳＤＲＡＭ１８へのアクセス（書き込み・読み出し）時間を短縮することができる。また、メモリ制御装置２１は、ＳＤＲＡＭ１８にアクセスしないときはＳＤＲＡＭ１８のセルフリフレッシュモード機能を動作させる。メモリ制御装置２１におけるＳＤＲＡＭ１８へのアクセス制御については後に詳述する。
【００７０】
メモリ制御装置２１は、入力データ制御部４，ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）５・６，ＳＲＡＭ制御部７，書き込みタイミング制御部８，ＳＤＲＡＭ制御部９，読み出しタイミング制御部１０，ＳＲＡＭ１１・１２，ＳＲＡＭ制御部１３，出力データ制御部１４を備えている。
【００７１】
入力データ制御部４は、外部（ＣＣＤ１，ＰＣ２，外部基板３等の外部機器）から入力されたデータを制御する。即ち、入力データ制御部４は入力されたデータを、後述するＳＲＡＭ制御部７を介して、ＳＲＡＭ５またはＳＲＡＭ６に入力する。
【００７２】
ＳＲＡＭ５・６（仲介バッファ）は、入力されたデータをバッファリングする。即ち、ＳＲＡＭ５・６は、外部機器から断続的に所定の回数に分かれて転送されたデータを、ＳＤＲＡＭ１８に書き込む前に一旦蓄積する。
【００７３】
ＳＲＡＭ制御部７は、ＳＲＡＭ５・６を制御することにより、ＳＲＡＭ５・６に対するデータの書き込みおよび読み出しを制御する回路である。即ち、ＳＲＡＭ制御部７は、入力データの書き込みまたは読み出しを行うＳＲＡＭ５・６を切り換える。
【００７４】
ＳＤＲＡＭ制御部９は、ＳＤＲＡＭ１８に対するアクセス制御を行う。即ち、ＳＤＲＡＭ制御部９は主に、ＳＤＲＡＭ１８へのデータの書き込み，ＳＤＲＡＭ１８からのデータの読み出し，セルフリフレッシュモード（Ｓｅｌｆ  Ｒｅｆｒｅｓｈ  Ｍｏｄｅ）への設定／解除（Ｅｎｔｒｙ／Ｅｘｉｔ）要求等を行い、ＳＤＲＡＭ１８の動作制御を行う。
【００７５】
書き込みタイミング制御部８は、ＳＤＲＡＭ制御部９に、ＳＤＲＡＭ１８へのデータの書き込みの開始および終了を通知する。即ち、書き込みタイミング制御部８は、ＳＤＲＡＭ１８へのデータの書き込みを管理する回路であり、ＳＤＲＡＭ制御部９に対して、ＳＤＲＡＭ１８へのセルフリフレッシュモードの設定／解除要求の管理を行う。
【００７６】
読み出しタイミング制御部１０は、ＳＤＲＡＭ制御部９に、ＳＤＲＡＭ１８からのデータの読み出しの開始および終了を通知する。即ち、読み出しタイミング制御部１０は、ＳＤＲＡＭ１８からのデータの読み出しを管理する回路であり、ＳＤＲＡＭ制御部９に対して、ＳＤＲＡＭ１８へのセルフリフレッシュモードの設定／解除要求の管理を行う。
【００７７】
ＳＲＡＭ（仲介バッファ）１１・１２は、ＳＤＲＡＭ１８から読み出すデータをバッファリングする。ＳＲＡＭ制御部１３は、ＳＲＡＭ１１・１２を制御することにより、ＳＲＡＭ１１・１２へのデータの書き込みおよび読み出しを制御する回路である。即ち、ＳＲＡＭ制御部１３は、データの書き込みまたは読み出しを行うＳＲＡＭ１１・１２を切り換える。
【００７８】
出力データ制御部１４は、外部（ＬＳＵ１５，ＰＣ１６，外部基板１７等の外部機器）に出力するデータを制御する。
【００７９】
ＳＤＲＡＭ１８は、画像データ等、入力されたデータを記憶（格納）するためのメモリ（記憶装置）である。また、ＳＤＲＡＭ１８は、上述したように、ＳＤＲＡＭ制御部９によって低消費電力モードであるセルフリフレッシュモードとなる。
【００８０】
ここで、ＳＤＲＡＭ１８は、周期的に蓄積データ（格納されたデータ）を読出し・再書き込みすることでリフレッシュ動作を行う必要がある。このリフレッシュ動作のための制御をすべてＳＤＲＡＭ１８内部で行う動作モードをセルフリフレッシュモードという。このように、セルフリフレッシュモードは、パワーダウンモードとは異なり、ＳＤＲＡＭ１８内部でリフレッシュ動作を行うため、ＳＤＲＡＭ１８に格納されたデータを保存することができる。
【００８１】
また、外部機器（ＣＣＤ１，ＰＣ２，外部基板３，ＬＳＵ１５，ＰＣ１６，外部基板１７）とメモリ制御装置２１との間のデータ転送レート（転送レート）は、ＳＤＲＡＭ１８に対する書き込み／読み出し速度（アクセススピード）と比較して、低速である。即ち、外部機器からメモリ制御装置２１に転送される、あるいは、メモリ制御装置２１から外部機器に転送されるデータは、複数回に分けて、即ち断続的に転送される。あるいは、メモリ制御装置２１から外部機器に転送されるデータは、外部機器からの転送要求に応じて、断続的に（複数回に分けて）転送される。
【００８２】
以下、メモリ制御装置２１におけるＳＤＲＡＭ１８へのアクセス制御について説明する。
【００８３】
まず、ＣＣＤ１，ＰＣ２，または外部基板３等の外部機器から転送されたデータの、ＳＲＡＭ５またはＳＲＡＭ６における書き込み制御について、図２を用いて説明する。この外部機器からＳＲＡＭ（Ｒｅｃｅｉｖｅ−ＳＲＡＭ）５・６への書き込み制御は、書き込みタイミング制御部８がＳＲＡＭ制御部７を介して行う。
【００８４】
ここで、ＳＲＡＭ５とＳＲＡＭ６とは切り換えられて用いられる。例えば、ＳＲＡＭ制御部７は、ＳＲＡＭ５に書き込まれたデータを読み出してＳＤＲＡＭ１８に書き込む（転送する）と共に、次に外部機器から転送されてくるデータをＳＲＡＭ６に書き込む。
【００８５】
そして、ＳＲＡＭ５が空になり、かつ、このＳＲＡＭ６への書き込みが終了すると、ＳＲＡＭ５とＳＲＡＭ６とを切り換え、ＳＲＡＭ６に書き込まれたデータを読み出してＳＤＲＡＭ１８に書き込むと共に、次に外部機器から転送される入力データをＳＲＡＭ５に書き込む。
【００８６】
即ち、書き込みタイミング制御部８は、まず一方のＳＲＡＭ（Ｒｅｃｅｉｖｅ−ＳＲＡＭ）が空（Ｅｍｐｔｙ）であることを確認すると（Ｓ１）、外部機器から入力されたデータをそのＳＲＡＭに書き込む（Ｓ２）。そして、所定のデータ数（ここでは単位データ数（例えば、１ライン分のデータ））書き込んだことを確認すると（Ｓ３）、ＳＲＡＭを切り換える、即ち、書き込み選択信号状態を切り換える（Ｓ４）。これにより、次に外部機器から転送されてくるデータは、他方のＳＲＡＭに書き込まれるようになる。
【００８７】
なお、この場合、外部機器のデータ転送レートよりも、ＳＤＲＡＭ１８への書き込み速度（ＳＤＲＡＭ１８の処理速度）の方が速いため、Ｓ３終了時点では必ず他方のＳＲＡＭは空となっており、次に転送されてくるデータをすぐ書き込めるようになっている。
【００８８】
そして、データが書き込まれた一方のＳＲＡＭからは、ＳＤＲＡＭ１８にデータが読み出（転送）される（Ｓ５）。外部機器からＳＲＡＭに転送されたデータのＳＲＡＭへの書き込みは、両ＳＲＡＭに入力されたデータ数（転送データ数）が外部機器から出力された総データ数に達するまで（Ｓ６）、ＳＲＡＭを切り換えながら繰り返される。
【００８９】
次に、ＳＲＡＭ５またはＳＲＡＭ６から読み出されたデータをＳＤＲＡＭ１８に書き込む際における、ＳＲＡＭ５・６からの読み出し制御について、図３を用いて説明する。このＳＲＡＭ５・６からの読み出し制御は、書き込みタイミング制御部８が行う。
【００９０】
一方のＳＲＡＭに外部機器から転送されたデータのＳＲＡＭへの書き込みが終了すると、書き込みタイミング制御部８からそのＳＲＡＭにデータの読み出し要求（図２のＳ５参照）がある（Ｓ１１）と共に、書き込みタイミング制御部８からＳＲＡＭ制御部９に、ＳＤＲＡＭ１８への書き込みの開始が通知される。この通知があると、ＳＲＡＭ制御部９は、ＳＤＲＡＭ１８のセルフリフレッシュモードを解除させる（通常モードに移す、Ｓ１２）。
【００９１】
そして、データが書き込まれたＳＲＡＭからデータが読み出され（Ｓ１３）、ＳＤＲＡＭ１８へのデータ書き込みが要求される（Ｓ１４）。ＳＲＡＭに書き込まれている単位データ数を読み出し、ＳＤＲＡＭ１８に書き込んだことを確認すると（Ｓ１５）、書き込みタイミング制御部８はＳＲＡＭ制御部７を介してＳＲＡＭを切り換える、即ち読み出し選択信号状態を切り換える（Ｓ１６）。
【００９２】
そして、ＳＲＡＭ制御部９は、ＳＤＲＡＭ１８へのデータの書き込みが終了すると、ＳＲＡＭに対して次の読み出し要求がかかる（書き込みタイミング制御部８から、ＳＤＲＡＭ１８への書き込みの開始が通知される）まで、ＳＤＲＡＭ１８をセルフリフレッシュモードに入れる（Ｓ１７）。
【００９３】
このとき、ＳＤＲＡＭ１８へのデータ転送がまだ終わってなければ（ＳＲＡＭから読み出されてＳＤＲＡＭ１８に書き込まれた（転送された）データが、外部機器からメモリ制御装置に転送された総データ数でなければ）、切り換えられた他方のＳＲＡＭに所定のデータが書き込まれるのを待って、その他方のＳＲＡＭからデータを読み出す（Ｓ１８）。
【００９４】
次に、ＳＤＲＡＭ１８から、ＳＲＡＭ１１またはＳＲＡＭ１２へのデータの読み出し制御について、図４を用いて説明する。読み出し制御は、読み出しタイミング制御部１０からＳＤＲＡＭ制御部９への読み出し要求に基づいて行う。ここで、ＳＲＡＭ１１・１２は、上述したＳＲＡＭ５・６と同様、ＳＲＡＭ制御部１３によって切り換えられて用いられる。
【００９５】
まず、読み出しタイミング制御部１０がＳＤＲＡＭ制御部９に転送Ｓｔａｒｔ信号を入力すると（Ｓ２１）、ＳＤＲＡＭ制御部９は、ＳＤＲＡＭ１８のセルフリフレッシュモードを解除させ（Ｓ２２）、ＳＤＲＡＭ１８からデータを読み出す（Ｓ２３）。
【００９６】
そして、一方のＳＲＡＭ（Ｔｒａｎｓｆｅｒ−ＳＲＡＭ）に、ＳＤＲＡＭ１８から読み出したデータの蓄積（書き込み）を開始させ（Ｓ２４）る。その後、所定のデータ数（ここでは単位データ数（例えば、１ライン分のデータ））読み出したことを確認すると（Ｓ２５）、ＳＲＡＭを切り換える、即ち書き込み選択信号状態を切り換える（Ｓ２６）。
【００９７】
続いて、データが蓄積された一方のＳＲＡＭからは、外部機器にデータが読み出（転送）される（Ｓ２７）。そして、ＳＤＲＡＭ１８から読み出されてＳＲＡＭに蓄積された（外部に転送された）データ数（転送データ数）がＳＤＲＡＭ１８内の総データ数に達すれば、読み出しタイミング制御部１０はＳＤＲＡＭ制御部９にＳＤＲＡＭ１８からの読み出しの終了を通知する。すると、ＳＤＲＡＭ制御部９は、ＳＤＲＡＭ１８に対して、セルフリフレッシュモードの設定要求を出す（Ｓ２９）。
【００９８】
一方、転送データ数がＳＤＲＡＭ１８内の総データ数に達していなければ、Ｓ２６で切り換えられた他方のＳＲＡＭが空か否かを確認し（Ｓ３０）、空であれば、再びＳＤＲＡＭ１８からデータを読み出す（Ｓ２３）。また、空でなければ、読み出しタイミング制御部１０はＳＤＲＡＭ制御部９を介して、ＳＤＲＡＭ１８をセルフリフレッシュモードとする（Ｓ３１）。
【００９９】
そして、Ｓ２６で切り換えられた他方のＳＲＡＭが空であることを確認すると（Ｓ３２）、セルフリフレッシュモードへの解除要求を出し（Ｓ２２）、ＳＤＲＡＭ１８から再びデータを読み出す。
【０１００】
次に、ＳＲＡＭ１１またはＳＲＡＭ１２Ｓから、外部機器（ＬＳＵ１５，ＰＣ１６，外部基板１７）へのデータの読み出し（転送）制御について、図５を用いて説明する。この読み出し制御は、読み出しタイミング制御部１０により行われる。
【０１０１】
まず、ＳＲＡＭから外部機器への読み出し要求（図４のＳ２７参照）があると（Ｓ４１）、読み出しタイミング制御部１０は、一方のＳＲＡＭからデータを単位データ数読み出し（Ｓ４２・４３）、外部機器に転送する。単位データ数のデータを外部機器に転送したことを確認すると、ＳＲＡＭを切り換える、即ち読み出し選択信号状態を切り換える（Ｓ４４）。
【０１０２】
そして、ＳＲＡＭから外部機器への転送データ数が、ＳＤＲＡＭ１８内に記憶されていた総データ数に達するまで繰り返される（Ｓ４５）。
【０１０３】
以下、ＣＣＤ１から入力されたデータをＳＤＲＡＭ１８に書き込む場合の信号について、図６に示すタイミングチャートを用いて説明する。
【０１０４】
同図に示すように、ＣＣＤ１からメモリ制御装置２１へのデータ（ＤＡＴＡ）は、ＳＹＮＣ信号に同期して１ライン単位で断続的に入力される。例えば、ここではＡ４サイズ、カラー印刷、６００ｄｐｉの画像データがデータとして入力されるため、１ラインあたりのデータ数は１４８８１Ｂｙｔｅである。
【０１０５】
データが１Ｂｙｔｅ入力されると、書き込みタイミング制御部８において、一方のＳＲＡＭ（ここでは、ＳＲＡＭ５とする）にデータを書き込むためのｓｒａｍ＿ｗｒ信号が立ち上がる。これにより、一方のＳＲＡＭ（ＳＲＡＭ５）にデータが書き込まれる（転送される）。また、この書き込まれたデータ数をＳＲＡＭ制御部７におけるｗｒ＿ｃｏｕｎｔｅｒでカウントする。
【０１０６】
ｗｒ＿ｃｏｕｎｔｅｒが、１ライン分（単位データ数）の値（０からカウントが開始されているため、ここでは「１４８８０」）になった時、書き込みタイミング制御部８におけるｗｒ＿ｒａｍ＿ｓｅｌ信号の状態がＬｏｗからＨｉｇｈへ変化する。即ち、書き込み選択信号状態が切り換え（図２のＳ４参照）られる。
【０１０７】
これにより、ＳＲＡＭ制御部７によって、ＣＣＤ１から入力されたデータが転送されるＳＲＡＭが、一方のＳＲＡＭ（ＳＲＡＭ５）から他方のＳＲＡＭ（ＳＲＡＭ６）に切り換えられる。
【０１０８】
また、書き込みタイミング制御部８におけるｗｒ＿ｒａｍ＿ｓｅｌ信号の状態がＬｏｗからＨｉｇｈへ変化すると、書き込みタイミング制御部８はＳＤＲＡＭ制御部９に、ＳＤＲＡＭ１８への書き込みの開始を通知することになる。これにより、ＳＤＲＡＭ制御部９においてＳＤＲＡＭ１８のセルフリフレッシュモードを解除するための信号（ＳｅｌｆＲｅｆＥｘｉｔ信号）が立ち上がり、ＳＤＲＡＭ１８をセルフリフレッシュモードから通常モードに復帰させる。
【０１０９】
ＳＤＲＡＭ１８が通常モードになると、書き込みタイミング制御部８において、一方のＳＲＡＭ（ＳＲＡＭ５）から蓄積されているデータを読み出すためのｓｒａｍ＿ｒｅａｄ信号が立ち上がり、読み出したデータを連続してＳＤＲＡＭ１８に書き込む。また、読み出されたデータを書き込みタイミング制御部８のｒｄ＿ｃｏｕｎｔｅｒでカウントする。
【０１１０】
また、ｒｄ＿ｃｏｕｎｔｅｒが１ライン分の値（ここでは、「１４８８０」）になると、一方のＳＲＡＭ（ＳＲＡＭ５）からのデータ読み出しは終了する。
【０１１１】
そして、書き込みタイミング制御部８におけるｒｄ＿ｒａｍ＿ｓｅｌ信号の状態がＬｏｗからＨｉｇｈに変化する。即ち、読み出し選択信号状態が切り換え（図３のＳ１６参照）られる。これにより、ＳＲＡＭ制御部７によって、蓄積されたデータが読み出されるＳＲＡＭが、一方のＳＲＡＭ（ＳＲＡＭ５）から他方のＳＲＡＭ（ＳＲＡＭ６）に切り換えられる。
【０１１２】
また、書き込みタイミング制御部８におけるｗｒ＿ｒａｍ＿ｓｅｌ信号の状態がＬｏｗからＨｉｇｈへ変化すると、書き込みタイミング制御部８はＳＤＲＡＭ制御部９に、ＳＤＲＡＭ１８への書き込みの終了を通知することになる。これにより、ＳＤＲＡＭ制御部９においてＳＤＲＡＭ１８のセルフリフレッシュモードを解除するための信号（ＳｅｌｆＲｅｆＥｘｉｔ信号）が立ち上がり、ＳＤＲＡＭ１８を通常モードからセルフリフレッシュモードとする。
【０１１３】
即ち、ＳＤＲＡＭ１８は、アクセス（接続）する（データを書き込む）必要のないときには、セルフリフレッシュモードとなっている。
【０１１４】
ここで、ＳＤＲＡＭ１８へのＷｒｉｔｅアクセス（書き込み）には、図７に示すように、シングルアクセス（Ｓｉｎｇｌｅ  ａｃｃｅｓｓ）とバーストアクセス（Ｂｕｒｓｔ  Ａｃｃｅｓｓ）とがあり、どちらを用いてもかまわないが、バーストアクセスを用いるほうが好ましい。
【０１１５】
なお、バーストアクセスとは、リード（読み出し）サイクルまたはライト（書き込み）サイクルにおけるデータの連続入出力であり、バースト長とは、バーストアクセスの際のデータのワード（ｗｏｒｄ）数である。
【０１１６】
図７に示すバーストアクセスでは、例えば８ｗｏｒｄ（１６Ｂｙｔｅ）のデータを連続してＳＤＲＡＭ１８に書き込むことができるため、よりＳＤＲＡＭ１８へのアクセス時間の短縮を図ることができる。
【０１１７】
なお、ＳＲＡＭ５・６に一旦蓄積するデータ量は、ＳＤＲＡＭ１８へのバーストアクセスの際のバースト長のｎ倍（ｎは自然数）であることが好ましい。
【０１１８】
これにより、余り分の（バーストアクセスのためのバースト長（ここでは１６Ｂｙｔｅ）に満たないデータの）データ処理の必要が無くなり、制御が簡単になる。
【０１１９】
また、以下、ＳＤＲＡＭ１８から読み出されたデータをＬＳＵ１５に転送する場合の信号について、図８に示すタイミングチャートを用いて説明する。
【０１２０】
ここで、ｐｒｉｎｔ＿ｓｔａｒｔ信号は、印字を開始するためのトリガ信号である。ｐｒｉｎｔ＿ｓｔａｒｔ信号がＨｉｇｈになると、読み取りタイミング制御部１０による管理に基づき、ＳＤＲＡＭ制御部９においてＳｅｌｆＲｅｆＥｘｉｔ信号が立ち上がる。これにより、ＳＤＲＡＭ１８はセルフリフレッシュモードから通常モードに復帰する。
【０１２１】
そして、ＳＤＲＡＭ１８から読み出されたデータは、一方のＳＲＡＭ（ここでは、ＳＲＡＭ１１とする）に、予め設定された単位データ数ごとに書き込まれる（蓄積される）。読み取りタイミング制御部１０におけるｔｏｔａｌ＿ｃｏｕｎｔｅｒは、ＬＳＵ１５に転送されるデータの総数を管理するカウンタで、ＳＤＲＡＭ１８からデータが読み出される毎にカウントダウンする。例えば、Ａ４サイズ、カラー印刷、６００ｄｐｉの画像データにおいて、１ラインあたりのデータ数は１４８８１Ｂｙｔｅであり、副走査ライン数は７０１５ラインである。
【０１２２】
上記一方のＳＲＡＭ（ＳＲＡＭ１１）に、予め設定された単位数のデータが書き込まれると、読み取りタイミング制御部１０におけるｗｒ＿ｒａｍ＿ｓｅｌ信号の状態がＬｏｗからＨｉｇｈへ変化する。即ち、書き込み選択信号状態が切り換え（図４のＳ２６参照）られる。これにより、ＳＲＡＭ制御部１３によって、ＳＤＲＡＭ１８から読み出されたデータが書き込まれるＳＲＡＭが、一方のＳＲＡＭ（ＳＲＡＭ１１）から他方のＳＲＡＭ（ＳＲＡＭ１２）に切り換えられる。
【０１２３】
また、上記一方のＳＲＡＭ（ＳＲＡＭ１１）に、予め設定された単位数のデータが書き込まれると、読み取りタイミング制御部１０においてｓｒａｍ＿ｒｅａｄ信号が立ち上がり、そのＳＲＡＭから、ＬＳＵ１５へのデータの転送（読み出し）が開始される。
【０１２４】
読み取りタイミング制御部１０におけるｒｄ＿ｃｏｕｎｔｅｒは、ＳＲＡＭ（ＳＲＡＭ１１）からの読み出しデータ数を管理するカウンタであり、読み出しが行われる度にカウントダウンする。
【０１２５】
また、他方のＳＲＡＭ（ＳＲＡＭ１２）に、予め設定された単位数（１ライン分）のデータが書き込まれる（ｗｒ＿ｃｏｕｎｔｅｒが「１４８８０」となる）と、ｗｒ＿ｒａｍ＿ｓｅｌ信号の状態がＨｉｇｈからＬｏｗへ変化する。
【０１２６】
このとき、一方のＳＲＡＭ（ＳＲＡＭ１１）には、まだ読み出していないデータがあるため、一方のＳＲＡＭ（ＳＲＡＭ１１）に対する次のデータの書き込みは行われない。従って、一方のＳＲＡＭ（ＳＲＡＭ１１）からのデータ転送が完了するまで、次のＳＤＲＡＭ１８からのデータ読み出しは開始されない。このため、ＳＤＲＡＭ制御部９は、ＳＤＲＡＭ１８をセルフリフレッシュモードに再び設定する。
【０１２７】
その後、ｔｏｔａｌ＿ｃｏｕｎｔｅｒの値が０でなければ、ＳＤＲＡＭ１８にまだ、ＬＳＵ１５に転送すべきデータがあることになる。従って、一方のＳＲＡＭ（ＳＲＡＭ１１）からＬＳＵ１５へのデータ転送が完了する（ｒｄ＿ｃｏｕｎｔｅｒが「１４８８０」となる）と、ＳＤＲＡＭ１８から次のデータを読み出すため、ＳＤＲＡＭ制御部９においてＳｅｌｆＲｅｆＥｘｉｔ信号が立ち上がり、ＳＤＲＡＭ１８をセルフリフレッシュモードから通常モードに復帰させる。
【０１２８】
そして、ＳＤＲＡＭ１８からデータを読み出し、一方のＳＲＡＭ（ＳＲＡＭ１１）に書き込む。
【０１２９】
また、ＳＤＲＡＭ１８内に格納されていた全てのデータの転送が終了する（ｔｏｔａｌ＿ｃｏｕｎｔｅｒの値が０となる）と、ＳＤＲＡＭ１８からの次にデータの読み出しは行われない。即ち、読み取りタイミング制御部１０において、ｓｒａｍ＿ｗｒｉｔｅ信号は立ち上がらない。従って、ＳＤＲＡＭ制御部９は、ＳＤＲＡＭ１８にアクセスする必要がないため、ＳＤＲＡＭ１８をセルフリフレッシュモードに再び設定する。
【０１３０】
即ち、ＳＤＲＡＭ１８は、アクセス（接続）する（読み出す）必要のないときには、セルフリフレッシュモードとなっている。
【０１３１】
ここで、ＳＤＲＡＭ１８に対するＲｅａｄアクセス（ＳＤＲＡＭ１８からの読み出し）には、図９に示すように、シングルアクセス（Ｓｉｎｇｌｅ  ａｃｃｅｓｓ）とバーストアクセス（Ｂｕｒｓｔ  Ａｃｃｅｓｓ）とがあり、どちらを用いてもかまわないが、バーストアクセスを用いるほうが好ましい。バーストアクセスでは、例えば８ｗｏｒｄ（１６Ｂｙｔｅ）のデータを連続してＳＤＲＡＭ１８に書き込むことができるため、よりＳＤＲＡＭ１８へのアクセス時間の短縮を図ることができる。
【０１３２】
なお、図９に示すＲｅａｄアクセスには、図７に示すＷｒｉｔｅアクセスと異なり、Ｒｅａｄコマンドを入れてからデータが読み出されるまでＤｅｌａｙ（レイテンシ）がある。一般に、このＤｅｌａｙは２ＣＬＫまたは３ＣＬＫであるが、図９には、Ｄｅｌａｙが２ＣＬＫ、即ち、Ｒｅａｄコマンドの入力から２ＣＬＫ後にＳＤＲＡＭ１８からデータが出力される場合について記載している。
【０１３３】
なお、上述の説明では、ＳＤＲＡＭ１８にデータを転送する際に用いるＳＲＡＭ、および、ＳＤＲＡＭ１８からデータを転送する際に用いるＳＲＡＭは、それぞれ２つずつ備えられているものとして説明したが、このＳＲＡＭの数は特に限定されるものではない。例えば、さらに多くのＳＲＡＭを用い、それらを切り換えて順次用いるようにしても、それぞれ１つのＳＲＡＭを用いて、ＳＤＲＡＭ１８を介したデータの転送を行うようにしてもかまわない。
【０１３４】
ＳＤＲＡＭ１８にデータを転送する際、あるいは、ＳＤＲＡＭ１８からデータを転送する際に用いるＳＲＡＭを１つとした場合、上述したように所定量のデータ（単位データ数（例えば１ライン分））を蓄積してからＳＲＡＭを切り換える必要はなく、ＳＲＡＭにデータを蓄積して（書き込んで）いない期間に、ＳＲＡＭからデータを読み出せばよい。
【０１３５】
このように、１つのＳＲＡＭの中で、読み出しと書き込みとを交代で行う構成とした一例を、図１０を用いて説明する。ここで、図６のタイミングチャートに示す信号と同等の機能を有する信号については、同一の符号を付記してその説明を省略する。また、ＳＤＲＡＭ１８へはバーストアクセスとし、ＳＲＡＭに一旦蓄積する単位データ数は１６Ｂｙｔｅとする。
【０１３６】
まず、データ（ＤＡＴＡ）が１Ｂｙｔｅ入力されると、ＳＲＡＭにデータを書き込むためのｓｒａｍ＿ｗｒ信号が立ち上がり、ＳＲＡＭにデータが蓄積される（書き込まれる）。また、この蓄積されたデータ数をｗｒ＿ｃｏｕｎｔｅｒでカウントする。
【０１３７】
そして、バーストアクセスでのＳＤＲＡＭ１８への１回の書き込み分である１６ＢｙｔｅデータがＳＲＡＭに蓄積されると、ＳＤＲＡＭ１８をセルフリフレッシュモードから通常モードに復帰させる。
【０１３８】
その後、ｓｒａｍ＿ｒｅａｄ信号によりＳＲＡＭからデータを読み出し、そのデータをＳＤＲＡＭ１８に書き込む。なお、ここでは、ＳＤＲＡＭ１８のデータバスを１６ｂｉｔバスとして考えているため、８バーストで１６Ｂｙｔｅデータが書き込まれる。
【０１３９】
そして、１６ＢｙｔｅのデータがＳＤＲＡＭ１８に書き込まれた後、ＳＤＲＡＭ１８はセルフリフレッシュモードに設定され、ＳＲＡＭへは次のデータが書き込まれる。
【０１４０】
これにより、複数のＳＲＡＭを切り換えて用いる必要は無く、簡単な構成で消費電力の低減を図ることができる。この場合、ＳＲＡＭに書き込まれるデータの間隔がある程度必要となるが、例えばバーストアクセスを利用すると、長い間隔がとれるため効果的である。
【０１４１】
以上のように、メモリ制御装置２１は、外部機器から、断続的に複数回に分けて転送されたデータを、外部機器からの転送レートよりも速い書き込み速度でＳＤＲＡＭ１８（メモリ）に書き込む。また、メモリ制御装置２１は、外部機器から断続的に所定の回数に分かれて転送されたデータを、ＳＤＲＡＭ１８に書き込む前に一旦蓄積するＳＲＡＭ５（ＳＲＡＭ６）と、ＳＲＡＭ５（ＳＲＡＭ６）に蓄積されたデータをＳＤＲＡＭ１８に連続して書き込むと共に、ＳＤＲＡＭ１８へのデータの書き込みが行われていない間はＳＤＲＡＭ１８をセルフリフレッシュモードに設定するＳＤＲＡＭ制御部９とを備える。
【０１４２】
通常、外部から転送されてくるデータが、複数回に分けて転送される場合、転送されてくる度にＳＤＲＡＭにデータを書き込むとすると、ＳＤＲＡＭを常に稼動状態とすればＳＤＲＡＭにおける消費電力が大きくなり、また、ＳＤＲＡＭにデータを書き込まない間ＳＤＲＡＭをセルフリフレッシュモードとすると、モードの切り換え回数が多いため、ＳＤＲＡＭを元の状態（稼動状態）に戻すのに、全体として時間がかかる。また、データが転送されてくる度にメモリをＯＮ／ＯＦＦしていると、例えばＯＦＦからＯＮに立ち上げるのにも電力が必要となり、その分消費電力が大きくなる。
【０１４３】
しかしながら、上記の構成によれば、外部機器からのデータを一旦ＳＲＡＭ５（ＳＲＡＭ６）に蓄積してからＳＤＲＡＭ１８への書き込みを連続して（短時間で）行う。これにより、ＳＤＲＡＭ１８にデータを書き込むための時間を圧縮することができる。
【０１４４】
このように、ＳＤＲＡＭ１８へのアクセス時間を限定することにより、ＳＤＲＡＭ１８にアクセスしない（書き込まない）連続した時間を長くすることができる。
【０１４５】
即ち、頻繁にセルフリフレッシュモードの設定・解除（セルフリフレッシュモードと通常モードとを）を繰り返すことがないため、モードの変更に必要な時間も少なくてすむ。従って、セルフリフレッシュモードに入っている時間が長くなり、セルフリフレッシュモードである時間帯の割合が長くなる。
【０１４６】
この結果、ＳＤＲＡＭ１８の消費電力を低減することができる。
【０１４７】
メモリ制御装置２１は、ＳＤＲＡＭ１８から蓄積されたデータを読み出し、外部機器に上記データを、ＳＤＲＡＭ１８からの読み出し速度よりも低い転送レートで、または、外部機器からの転送要求に応じて、複数回に分けて転送する。また、メモリ制御装置２１は、ＳＤＲＡＭ１８から読み出したデータを、外部機器に転送する前に一旦蓄積するＳＲＡＭ１１（ＳＲＡＭ１２）と、ＳＲＡＭ１１（ＳＲＡＭ１２）から外部機器に所定の回数に分かれて転送されるデータを、ＳＤＲＡＭ１８から連続してＳＲＡＭ１１（ＳＲＡＭ１２）に読み出すと共に、ＳＤＲＡＭ１８から上記データを読み出していない間はＳＤＲＡＭ１８をセルフリフレッシュモードに設定するＳＤＲＡＭ制御部９とを備える。
【０１４８】
上記の構成によれば、ＳＤＲＡＭ１８から連続して読み出したデータを一旦ＳＲＡＭ１１（ＳＲＡＭ１２）に蓄積してから外部に転送する。これにより、ＳＤＲＡＭ１８にデータを読み出すための時間を圧縮することができる。
【０１４９】
このように、ＳＤＲＡＭ１８へのアクセス時間を限定することにより、ＳＤＲＡＭ１８にアクセスしない（読み出さない）連続した時間を長くすることができる。
【０１５０】
従って、セルフリフレッシュモードに入っている時間が長くなり、セルフリフレッシュモードである時間帯の割合が長くなる。この結果、ＳＤＲＡＭ１８の消費電力を低減することができる。
【０１５１】
なお、メモリ（ＳＤＲＡＭ１８）としてはＳＤＲＡＭを用いることに特に限定されるものではないが、メモリとしてＳＤＲＡＭを用いることにより、バーストアクセスが可能となる。また、他の種類のＤＲＡＭより高速にアクセスすることが可能なＳＤＲＡＭを用いることにより、アクセス時間を短くすることができる。これにより、セルフリフレッシュモードの時間を長くすることができ、メモリの消費電力を低減することができる。
【０１５２】
また、メモリ制御装置２１は、仲介バッファとしてＳＲＡＭを複数備え（ＳＲＡＭ５・６またはＳＲＡＭ１１・１２）、また、各ＳＲＡＭが順次ＳＤＲＡＭ１８にアクセスされるように、ＳＲＡＭ制御部７・１３を介して、ＳＲＡＭを切り換える書き込みタイミング制御部８・読み出しタイミング制御部１０を備える。
【０１５３】
上記の構成によれば、ＳＲＡＭに蓄積できるデータ量を大きくすることができ、高速処理が可能となる。
【０１５４】
あるいは、メモリ制御装置２１は、ＳＤＲＡＭ１８への書き込み・読み出しに対応するＳＲＡＭを各１つずつ備えていてもかまわない。この場合、ＳＤＲＡＭ制御部９が、外部機器とＳＲＡＭとの間でデータの転送が行われていない間に、ＳＤＲＡＭ１８に対してデータの書き込み／読み出しを行う。
【０１５５】
上記の構成によれば、外部機器との間におけるデータの転送レートが低速である場合、複数のＳＲＡＭを切り換えながら用いなくてもＳＲＡＭにデータを書き込むことができる。
【０１５６】
従って、ＳＲＡＭを切り換えるための構成は必要ないため、簡単な構成でメモリ制御装置２１の消費電力を低減することができる。
【０１５７】
【発明の効果】
本発明のメモリ制御装置は、以上のように、外部装置から、断続的に複数回に分けて転送されたデータを、上記外部装置からの転送レートよりも速い書き込み速度でメモリに書き込むメモリ制御装置であって、上記外部装置から断続的に所定の回数に分かれて転送されたデータを、メモリに書き込む前に一旦蓄積する仲介バッファと、上記仲介バッファに蓄積されたデータを上記メモリに連続して書き込むと共に、上記メモリへのデータの書き込みが行われていない間は上記メモリをセルフリフレッシュモードに設定するメモリ制御部とを備える構成である。
【０１５８】
これにより、外部装置からのデータを一旦仲介バッファに蓄積してからメモリへの書き込みを連続して（短時間で）行うため、メモリにデータを書き込むための時間を圧縮することができる。
【０１５９】
従って、頻繁にセルフリフレッシュモードの設定・解除（セルフリフレッシュモードと通常モードとを）を繰り返すことがないため、モードの変更に必要な時間も少なくてすむ。この結果、セルフリフレッシュモードに入っている時間が長くなり、メモリの消費電力を低減することができるといった効果を奏する。
【０１６０】
本発明のメモリ制御装置は、以上のように、メモリから蓄積されたデータを読み出し、外部装置に上記データを、上記メモリからの読み出し速度よりも低い転送レートで、または、上記外部装置からの転送要求に応じて、複数回に分けて転送するメモリ制御装置であって、上記メモリから読み出したデータを、外部装置に転送する前に一旦蓄積する仲介バッファと、上記仲介バッファから上記外部装置に所定の回数に分かれて転送されるデータを、上記メモリから連続して上記仲介バッファに読み出すと共に、上記メモリから上記データを読み出していない間は上記メモリをセルフリフレッシュモードに設定するメモリ制御部とを備える構成である。
【０１６１】
これにより、メモリから連続して読み出したデータを一旦仲介バッファに蓄積してから外部に転送するため、メモリにデータを読み出すための時間を圧縮することができる。
【０１６２】
従って、メモリへのアクセス時間を限定することにより、メモリにアクセスしない（読み出さない）連続した時間を長くすることができる。この結果、セルフリフレッシュモードに入っている時間が長くなり、メモリの消費電力を低減することができるといった効果を奏する。
【０１６３】
本発明のメモリ制御装置は、メモリがＳＤＲＡＭである構成である。
【０１６４】
これにより、セルフリフレッシュモードの時間を長くすることができ、メモリの消費電力を低減することができるといった効果を奏する。
【０１６５】
本発明のメモリ制御装置は、仲介バッファを複数備え、各仲介バッファが順次メモリに接続されるように、仲介バッファを切り換えるバッファ切換手段を備える構成である。
【０１６６】
これにより、仲介バッファに蓄積できるデータ量を大きくすることができ、高速処理が可能となるといった効果を奏する。
【０１６７】
本発明のメモリ制御装置は、メモリ制御部が、外部装置と仲介バッファとの間でデータの転送が行われていない間に、メモリにデータを書き込む構成である。
【０１６８】
これにより、外部装置との間におけるデータの転送レートが低速である場合、複数の仲介バッファを切り換えながら用いなくても仲介バッファにデータを書き込むことができる。
【０１６９】
従って、仲介バッファを切り換えるための構成は必要ないため、簡単な構成で、メモリ制御装置の消費電力を低減することができるといった効果を奏する。
【０１７０】
本発明のメモリ制御装置は、メモリにデータを書き込むための書き込みタイミングを管理する書き込みタイミング制御部を備え、メモリ制御部は、書き込みタイミングに基づいてメモリにデータを書き込む構成である。
【０１７１】
これにより、メモリのセルフリフレッシュモードの設定・解除を、簡単に行うことができるといった効果を奏する。
【０１７２】
本発明のメモリ制御装置は、メモリ制御部が、外部装置と仲介バッファとの間でデータの転送が行われていない間に、メモリからデータを読み出す構成である。
【０１７３】
これにより、外部装置との間におけるデータの転送レートが低速である場合、複数の仲介バッファを切り換えながら用いなくても仲介バッファにデータを書き込むことができる。
【０１７４】
従って、仲介バッファを切り換えるための構成は必要ないため、簡単な構成で、メモリ制御装置の消費電力を低減することができるといった効果を奏する。
【０１７５】
本発明のメモリ制御装置は、メモリからデータを読み出すための読み出しタイミングを管理する読み出しタイミング制御部を備え、メモリ制御部は、読み出しタイミングに基づいてメモリからデータを読み出す構成である。
【０１７６】
これにより、メモリのセルフリフレッシュモードの設定・解除を、簡単に行うことができるといった効果を奏する。
【０１７７】
本発明のメモリ制御装置は、メモリへのアクセスがバーストアクセスである構成である。
【０１７８】
これにより、メモリに対して、データの連続した入出力が可能となるため、メモリへのアクセス時間を短くすることができる。従って、セルフリフレッシュモードの時間を長くすることができ、メモリの消費電力を低減することができるといった効果を奏する。
【０１７９】
本発明のメモリ制御装置は、仲介バッファに蓄積するデータ量は、バーストアクセスにおけるバースト長の自然数倍である構成である。
【０１８０】
これにより、バーストアクセスのためのバースト長に満たないデータについてのデータ処理の必要が無くなり、制御が簡単になるといった効果を奏する。
【０１８１】
本発明の情報処理システムは、上記記載のメモリ制御装置と、メモリ制御装置によって動作が制御されており、転送されるデータを格納するメモリとを備える構成である。
【０１８２】
これにより、セルフリフレッシュモードに入っている時間が長く、メモリの消費電力の小さいシステムを提供することができるといった効果を奏する。
【０１８３】
本発明のメモリ制御方法は、以上のように、外部装置から断続的に複数回に分けて転送されたデータを、外部装置からの転送レートよりも速い書き込み速度でメモリに書き込むメモリ制御方法であって、外部装置から断続的に所定の回数に分かれて転送されたデータを、メモリに書き込む前に仲介バッファに一旦蓄積した後、上記仲介バッファに蓄積されたデータを上記メモリに連続して書き込む一方、上記メモリへのデータの書き込みが行われていない間は、上記メモリをセルフリフレッシュモードに設定する構成である。
【０１８４】
これにより、外部装置からのデータを一旦仲介バッファに蓄積してからメモリへの書き込みを連続して行ことにより、メモリにデータを書き込むための時間を圧縮することができる。従って、メモリの消費電力を低減することができるといった効果を奏する。
【０１８５】
本発明のメモリ制御方法は、以上のように、メモリから蓄積されたデータを読み出し、外部装置に上記データを、上記メモリからの読み出し速度よりも低い転送レートで、または、上記外部装置からの転送要求に応じて、複数回に分けて転送するメモリ制御方法であって、上記メモリから読み出したデータを、外部装置に転送する前に仲介バッファに一旦蓄積した後、上記仲介バッファから上記外部装置に所定の回数に分かれて転送されるデータを、上記メモリから連続して上記仲介バッファに読み出す一方、上記メモリから上記データを読み出していない間は、上記メモリをセルフリフレッシュモードに設定する構成である。
【０１８６】
これにより、メモリから連続して読み出したデータを一旦仲介バッファに蓄積してから、外部装置に断続的に（予め設定された所定の転送レートで、あるいは、外部装置から転送要求があると）転送する行ことにより、メモリにデータを書き込むための時間を圧縮することができる。従って、メモリの消費電力を低減することができるといった効果を奏する。
【０１８７】
本発明のメモリ制御方法は、仲介バッファを複数用い、各仲介バッファが順次上記メモリにアクセスされるように、仲介バッファを切り換える構成である。
【０１８８】
これにより、仲介バッファに蓄積できるデータ量を大きくすることができ、高速処理が可能となるといった効果を奏する。
【０１８９】
本発明のメモリ制御方法は、外部装置と仲介バッファとの間でデータの転送が行われていない間に、メモリにデータを書き込む構成である。
【０１９０】
これにより、外部装置との間におけるデータの転送レートが低速である場合、複数の仲介バッファを切り換えながら用いなくても仲介バッファにデータを書き込むことができるといった効果を奏する。
【０１９１】
本発明のメモリ制御方法は、外部装置と仲介バッファとの間でデータの転送が行われていない間に、メモリからデータを読み出す構成である。
【０１９２】
これにより、外部装置との間におけるデータの転送レートが低速である場合、複数の仲介バッファを切り換えながら用いなくても仲介バッファにデータを書き込むことができるといった効果を奏する。
【０１９３】
本発明のメモリ制御方法は、メモリに対して、バーストアクセスを行う構成である。
【０１９４】
これにより、メモリに対して、データの連続した入出力が可能となるため、メモリへのアクセス時間を短くすることができる。従って、セルフリフレッシュモードの時間を長くすることができ、メモリの消費電力を低減することができるといった効果を奏する。
【０１９５】
本発明のメモリ制御方法は、仲介バッファに、バーストアクセスにおけるバースト長の自然数倍のデータを一旦蓄積する構成である。
【０１９６】
これにより、バーストアクセスのためのバースト長に満たないデータについてのデータ処理の必要が無くなり、制御が簡単になるといった効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る情報処理システムの要部の構成を示す図である。
【図２】外部機器からから転送されたデータのＳＲＡＭにおける書き込み制御について示すフローチャートである。
【図３】ＳＲＡＭから読み出されたデータをＳＤＲＡＭに書き込む際における、ＳＲＡＭからの読み出し制御を示すフローチャートである。
【図４】ＳＤＲＡＭからデータを読み出してＳＲＡＭに書き込む際における、ＳＤＲＡＭからの読み出し制御を示すフローチャートである。
【図５】ＳＲＡＭから外部機器にデータを転送する際における、ＳＲＡＭからの読み出し制御を示すフローチャートである。
【図６】ＣＣＤから入力されたデータをＳＤＲＡＭに書き込む場合の、ＳＲＡＭおよびＳＤＲＡＭに対する信号について示すタイミングチャートである。
【図７】ＳＤＲＡＭへの書き込み時における、シングルアクセスとバーストアクセスとのデータの違いを示す図である。
【図８】ＳＤＲＡＭから読み出されたデータをＬＳＵに転送する場合の、ＳＲＡＭおよびＳＤＲＡＭに対する信号について示すタイミングチャートである。
【図９】ＳＤＲＡＭからの読み出し時における、シングルアクセスとバーストアクセスとのデータの違いを示す図である。
【図１０】外部機器から入力されたデータをＳＤＲＡＭに書き込むとき、１つのＳＲＡＭにより読み出しと書き込みとを交代で行う場合の、ＳＲＡＭおよびＳＤＲＡＭに対する信号について示すタイミングチャートである。
【符号の説明】
１    ＣＣＤ（外部機器、外部装置）
２，１６    ＨＯＳＴ  ＰＣ（ＰＣ、外部機器、外部装置）
３，１７    外部基板（外部機器、外部装置）
５，６    ＳＲＡＭ（仲介バッファ）
７    ＳＲＡＭ制御部
８    書き込みタイミング制御部（バッファ切換手段）
９    ＳＤＲＡＭ制御部（メモリ制御部）
１０    読み出しタイミング制御部（バッファ切換手段）
１１，１２    ＳＲＡＭ（仲介バッファ）
１３    ＳＲＡＭ制御部
１４    出力データ制御部
１５    ＬＳＵ（外部装置）
１８    ＳＤＲＡＭ（メモリ）
２０    情報処理システム
２１    メモリ制御装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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