(57)【要約】【課題】ＴＦＴのドレイン領域端で発生するホットキャリアに起因するＴＦＴの特性劣化の問題を抑制する。【解決手段】絶縁性基板１上に設けた半導体層であるポリシリコン層３と、ポリシリコン層３の上にゲート絶縁膜４を介して設けたゲート電極５と、ゲート電極５の下の半導体層３中に設けたチャネル領域３１と、チャネル領域３１の両側のポリシリコン層３中に設けたソース領域３２およびドレイン領域３３とを有するＴＦＴにおいて、ソース領域３２側またはドレイン領域３３側の両側のポリシリコン層３の厚さＴ１が、ゲート電極５の中央部の下のポリシリコン層３の厚さＴ２よりも厚くなっており、ポリシリコン層３の厚さが厚くなる境界Ｂは、ゲート電極５の下に位置する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
絶縁性基板上に設けた半導体層と、
上記半導体層の上にゲート絶縁膜を介して設けたゲート電極と、
上記ゲート電極の下の上記半導体層中に設けたチャネル領域と、
上記チャネル領域の両側の上記半導体層中に設けたソース領域およびドレイン領域とを有する薄膜トランジスタにおいて、
上記ソース領域側または上記ドレイン領域側の少なくとも片側の上記半導体層の厚さが、上記ゲート電極の中央部の下の上記半導体層の厚さよりも厚くなっており、
上記半導体層の厚さが厚くなる境界は、上記ゲート電極の下に位置することを特徴とする薄膜トランジスタ。
【請求項２】
絶縁性基板上に設けた半導体層と、
上記半導体層の上にゲート絶縁膜を介して設けたゲート電極と、
上記ゲート電極の下の上記半導体層中に設けたチャネル領域と、
上記チャネル領域の両側の上記半導体層中に設けたソース領域およびドレイン領域とを有する薄膜トランジスタにおいて、
上記ソース領域側または上記ドレイン領域側の少なくとも片側の上記半導体層中に、上記ソース領域および上記ドレイン領域の導電型と反対導電型の不純物領域が設けられていることを特徴とする薄膜トランジスタ。
【請求項３】
絶縁性基板上に半導体層を設ける第１の工程と、
上記半導体層の上にゲート絶縁膜を介してゲート電極を設ける第２の工程と、チャネル領域の両側の上記半導体層中に、ソース領域およびドレイン領域を設ける第３の工程とを有し、
上記第１の工程において、上記半導体層は、
上記ソース領域側または上記ドレイン領域側の少なくとも片側の厚さが、上記ゲート電極の中央部の下の上記半導体層の厚さより厚く、かつ、該厚さが厚くなる境界は、上記ゲート電極の下に位置するように設けることを特徴とする薄膜トランジスタの製造方法。
【請求項４】
上記第１の工程は、
第１の半導体層を設ける工程と、
上記第１の半導体層上に、開口を有するマスク層を設ける工程と、
上記開口部の上記第１の半導体層を、該第１の半導体層の全厚さより薄い厚さだけエッチングする工程と、
上記エッチングした部分の第１の半導体層を酸化して絶縁膜を設ける工程と、上記第１の半導体層および上記絶縁膜上に、第２の半導体層を設ける工程から構成されることを特徴とする請求項３記載の薄膜トランジスタの製造方法。
【請求項５】
上記第１の工程は、
上記絶縁性基板上に絶縁膜を設ける工程と、
上記ソース領域側または上記ドレイン領域側の少なくとも片側の上記絶縁膜を、該絶縁膜の全厚さより薄い厚さだけエッチングする工程と、
上記絶縁膜上に、上記半導体層を設ける工程から構成されることを特徴とする請求項３記載の薄膜トランジスタの製造方法。
【請求項６】
絶縁性基板上に半導体層を設ける第１の工程と、
上記半導体層の上にゲート絶縁膜を介してゲート電極を設ける第２の工程と、チャネル領域の両側の上記半導体層中に、ソース領域およびドレイン領域を設ける第３の工程と、
上記ソース領域側または上記ドレイン領域側の少なくとも片側に、上記ソース領域および前記ドレイン領域の導電型と反対導電型の不純物領域を設ける第４の工程とを有することを特徴とする薄膜トランジスタの製造方法。
【請求項７】
上記絶縁性基板上にマトリクス状に配置した画素および該画素のスイッチング素子と、上記絶縁性基板上に一体的に設けた周辺駆動回路とを有する平面表示装置において、
上記スイッチング素子、上記周辺駆動回路の少なくとも一方を、請求項１または２記載の薄膜トランジスタを用いて構成したことを特徴とする平面表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタおよびその製造方法、並びに該薄膜トランジスタを用いて構成した平面表示装置に関する。
【０００２】
【従来の技術】
【特許文献】特開平５−４７７８８号公報
発光ダイオード、液晶等を用いた平面表示装置は、表示部の薄型化が可能であり、事務機器やコンピュータ等の表示装置、あるいは特殊な表示装置への用途として要求が高まっている。
【０００３】
特に、非晶質であるアモルファスシリコン層またはポリシリコン層（多結晶シリコン層）を用いた薄膜トランジスタ（以下、ＴＦＴと記す(:Thin Film Transistor)）を、画素のスイッチング素子として、画素と共にマトリクス状に配置し、表示素子と接続して表示を行う平面表示装置は、表示品位が高く、低消費電力であるため、その開発が盛んに行われている。
【０００４】
その中でも、ポリシリコン層を用いたＴＦＴは、アモルファスシリコン層を用いたＴＦＴに比べ移動度が１００〜１０００倍程度高く、その利点を活かして画素スイッチング素子として用いるだけでなく、周辺駆動回路を画素スイッチング素子と同一基板上に一体的に形成することを可能とし、これにより低コストで高性能な平面表示装置を実現することができる。
【０００５】
【発明が解決しようとする課題】
ＴＦＴでは、回路動作中にドレイン領域端に高電界が生じ、該ドレイン領域端で発生するホットキャリアがポリシリコン層にダメージを与え、ＴＦＴの特性を劣化させる問題があった。
【０００６】
従来のドレイン領域端で発生するホットキャリアに起因するＴＦＴの特性劣化の問題を抑制し、ＴＦＴの信頼性を確保する技術としては、ＬＤＤ（Lightly Doped Drain）構造のＴＦＴが代表的である。その他、ドレイン端での電界緩和という点から、ＧＯＬＤ（Gate Overlaped Drain）構造のＴＦＴ等が提案されている。
【０００７】
そこで、本発明では上記技術的な問題に鑑み、ドレイン領域端で発生するホットキャリアに起因するＴＦＴの特性劣化の問題を抑制することができるＴＦＴおよびその製造方法を提供し、並びにそのＴＦＴを周辺駆動回路の一部としても使用する平面表示装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
従来、ホットキャリアは、ポリシリコン層中のチャネルが形成される領域、すなわり、ポリシリコン層中のゲート電極側、つまりゲート絶縁膜との界面付近に発生すると考えられていた。したがって、該ドレイン領域端でホットキャリアが発生することを抑制しようという対策が提案されていた。
【０００９】
しかしながら、本発明者らは、実際に回路に入力されるような信号を考慮し、高速動作中のＴＦＴ内部の様子を調べてみたところ、ホットキャリアは、ポリシリコン層中のゲート電極側以外に、ポリシリコン層中のゲート電極とは反対側でも発生していることが確認できた。いままでは、ポリシリコン層中のゲート電極と反対側におけるホットキャリアの発生を特に考慮した抑制案は、提案されていない。つまり、既存のホットキャリア抑制技術では、ポリシリコン層中のゲート電極側で発生するものに重きを置いていたので、ポリシリコン層中のゲート電極と反対側で発生するホットキャリアに対してはあまり有効でなかった、と考えられる。
【００１０】
図４（ａ）は、ＴＦＴのオン状態（ゲート電圧Ｖｇ＞しきい値電圧Ｖｔｈ）を示す概略断面図、図４（ｂ）は、ＴＦＴのオフ状態（Ｖｇ＜０）に変化する途中の様子を示す概略断面図である。
【００１１】
３は半導体層である例えばポリシリコン層、４はゲート絶縁膜、５はゲート電極、３１はチャネル領域、３２はソース領域、３３はドレイン領域、８は電子である。
【００１２】
ＴＦＴがオンからオフになったとき、ポリシリコン層３中のゲート電極５と反対側でホットキャリアが発生するのは、図４（ｂ）に示すように、チャネル領域３１内のキャリアである電子８が矢印に示すようにソース領域３２またはドレイン領域３３に抜けるのに時間がかかるからである。つまり、図４（ｂ）において、チャネル領域３１の端の電子８はすぐに横のソース領域３２またはドレイン領域３３に抜けるが、チャネル領域３１の中央付近の大部分の電子８は、ゲート電極５の電位が負に反転するので、下側（ゲート電極５と反対側）へ移動する。
【００１３】
図４（ｃ）は、チャネル領域３１の結晶性が良い場合の、ＴＦＴのオン状態を示す概略断面図、図４（ｄ）はＴＦＴのオフ状態を示す概略断面図である。
【００１４】
本来は、チャネル領域３１の結晶性を向上させれば、チャネル領域３１内の電子８は図４（ｄ）の矢印に示すようにソース領域３２またはドレイン領域３３に高電界領域が発生する前に短時間にさっと抜けてしまうので、ホットキャリアは発生せず、このような問題は起こらない。しかしながら、ポリシリコン層３中には結晶粒界や結晶歪等に起因するトラップがあるため、ホットキャリア発生現象は、避け難い。
【００１５】
そこで、チャネル領域３１内部のキャリアが容易にソース領域３２またはドレイン領域３３に抜けていく、結晶性向上以外の方法が必要である。
【００１６】
上記の課題を解決するための本発明における一つの手段は、チャネル領域３１とソース領域３２またはドレイン領域３３との接合面積を広げて、キャリアがソース領域３２またはドレイン領域３３に抜け出しやすくすることである。
【００１７】
しかし、図５（ｂ）に示すように、接合面積を単純に増やすことは、チャネル領域３１の面積も増やすことになり、これはキャリア数も増えることなので、相対的にはキャリアは抜け出しやすくなったわけではない（図５（ａ）は従来構造を示す）。
【００１８】
そこで、本発明者らは、図５（ｄ）に示すように、ソース領域３２側またはドレイン領域３３側の少なくとも片側のポリシリコン層３の厚さを厚くすることを考えた。この場合、ポリシリコン層３の厚さが厚くなる境界は、ゲート電極５の下に位置することが効果を得るために必要である（図５（ｃ）は従来構造を示す）。
【００１９】
この構成によれば、チャネル領域３１の面積は増えないが、チャネル領域３１とソース領域３２またはドレイン領域３３との接合面積が増えるので、相対的にキャリアは抜け出しやすくなる。
【００２０】
また、上記の課題を解決するための本発明におけるもう一つの手段として、本発明者らは、図６（ｂ）に示すように、ソース領域３２側またはドレイン領域３３側の少なくとも片側のポリシリコン層３中に、ソース領域３２およびドレイン領域３３の導電型と反対導電型の不純物領域３０を設けることを考えた（図６（ａ）は従来構造を示す）。
【００２１】
これは、例えば、ｎチャネルＴＦＴの場合、ｎ型ソース領域３２側またはｎ型ドレイン領域３３側のポリシリコン層３中の一部に、ｐ型不純物領域３０を設ける。
【００２２】
この構成によれば、ゲート電極５下のｐ型不純物領域３０とチャネル領域３１との接合面付近で、キャリアは再結合によって消滅するので、相対的にキャリアは抜け出しやすくなっている。
【００２３】
上記の本発明による２つの手段によれば、ゲート電圧が十分オフの状態になって、チャネル領域３１とソース領域３２またはドレイン領域３３との接合面付近に高電界が発生する頃には、チャネル領域３１にキャリアがほとんど存在しない状態になっているので、例え高電界が発生しても、そこを通過するキャリアはほとんど無いため、ホットキャリアはほとんど生成されない。
【００２４】
したがって、チャネル領域３１を構成するポリシリコン層３は、ホットキャリアによるダメージをほとんど受けないから、このような構造を有する本発明によるＴＦＴは、長時間駆動しても特性の変化が起こりにくい。これにより、本発明によれば、高信頼性を有するＴＦＴを提供することができる。
【００２５】
すなわち、上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成を採用する。
【００２６】
すなわち、請求項１記載の薄膜トランジスタは、絶縁性基板上に設けた半導体層と、上記半導体層の上にゲート絶縁膜を介して設けたゲート電極と、上記ゲート電極の下の上記半導体層中に設けたチャネル領域と、上記チャネル領域の両側の上記半導体層中に設けたソース領域およびドレイン領域とを有する薄膜トランジスタにおいて、上記ソース領域側または上記ドレイン領域側の少なくとも片側の上記半導体層の厚さが、上記ゲート電極の中央部の下の上記半導体層の厚さよりも厚くなっており、上記半導体層の厚さが厚くなる境界は、上記ゲート電極の下に位置することを特徴とする。
【００２７】
また、請求項２記載の薄膜トランジスタは、絶縁性基板上に設けた半導体層と、上記半導体層の上にゲート絶縁膜を介して設けたゲート電極と、上記ゲート電極の下の上記半導体層中に設けたチャネル領域と、上記チャネル領域の両側の上記半導体層中に設けたソース領域およびドレイン領域とを有する薄膜トランジスタにおいて、上記ソース領域側または上記ドレイン領域側の少なくとも片側の上記半導体層中に、上記ソース領域および上記ドレイン領域の導電型と反対導電型の不純物領域が設けられていることを特徴とする。
【００２８】
また、請求項３記載の薄膜トランジスタの製造方法は、絶縁性基板上に半導体層を設ける第１の工程と、
上記半導体層の上にゲート絶縁膜を介してゲート電極を設ける第２の工程と、チャネル領域の両側の上記半導体層中に、ソース領域およびドレイン領域を設ける第３の工程とを有し、上記第１の工程において、上記半導体層は、上記ソース領域側または上記ドレイン領域側の少なくとも片側の厚さが、上記ゲート電極の中央部の下の上記半導体層の厚さより厚く、かつ、該厚さが厚くなる境界は、上記ゲート電極の下に位置するように設けることを特徴とする。
【００２９】
また、請求項４記載の薄膜トランジスタの製造方法は、請求項３記載の薄膜トランジスタの製造方法において、上記第１の工程は、第１の半導体層を設ける工程と、上記第１の半導体層上に、開口を有するマスク層を設ける工程と、上記開口部の上記第１の半導体層を、該第１の半導体層の全厚さより薄い厚さだけエッチングする工程と、上記エッチングした部分の第１の半導体層を酸化して絶縁膜を設ける工程と、上記第１の半導体層および上記絶縁膜上に、第２の半導体層を設ける工程から構成されることを特徴とする。
【００３０】
また、請求項５記載の薄膜トランジスタの製造方法は、請求項３記載の薄膜トランジスタの製造方法において、上記第１の工程は、上記絶縁性基板上に絶縁膜を設ける工程と、上記ソース領域側または上記ドレイン領域側の少なくとも片側の上記絶縁膜を、該絶縁膜の全厚さより薄い厚さだけエッチングする工程と、上記絶縁膜上に、上記半導体層を設ける工程から構成されることを特徴とする。
【００３１】
また、請求項６記載の薄膜トランジスタの製造方法は、絶縁性基板上に半導体層を設ける第１の工程と、上記半導体層の上にゲート絶縁膜を介してゲート電極を設ける第２の工程と、チャネル領域の両側の上記半導体層中に、ソース領域およびドレイン領域を設ける第３の工程と、上記ソース領域側または上記ドレイン領域側の少なくとも片側に、上記ソース領域および前記ドレイン領域の導電型と反対導電型の不純物領域を設ける第４の工程とを有することを特徴とする。
【００３２】
また、請求項７記載の平面表示装置は、上記絶縁性基板上にマトリクス状に配置した画素および該画素のスイッチング素子と、上記絶縁性基板上に一体的に設けた周辺駆動回路とを有する平面表示装置において、上記スイッチング素子および上記周辺駆動回路を、請求項１または２記載の薄膜トランジスタを用いて構成したことを特徴とする。
【００３３】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００３４】
実施の形態１
《ＴＦＴ構造》
図１は、本発明の実施の形態１のＴＦＴの概略断面図である。
【００３５】
１は絶縁性基板、２は下地絶縁膜、２１は絶縁膜、３はポリシリコン層、３４は第１のポリシリコン層、３５は第２のポリシリコン層、３１はチャネル領域、３２はソース領域、３３はドレイン領域、４はゲート絶縁膜、４１、４２はコンタクトホール、５はゲート電極、６はソース電極、７はドレイン電極、８は電子、Ｔ１、Ｔ２はポリシリコン層３の厚さ、Ｂはポリシリコン層３の厚さが厚くなる境界である。
【００３６】
本実施の形態１のＴＦＴは、絶縁性基板１上に設けた半導体層であるポリシリコン層３と、ポリシリコン層３の上にゲート絶縁膜４を介して設けたゲート電極５と、ゲート電極５の下の半導体層３中に設けたチャネル領域３１と、チャネル領域３１の両側のポリシリコン層３中に設けたソース領域３２およびドレイン領域３３とを有するＴＦＴにおいて、ソース領域３２側またはドレイン領域３３側の少なくとも片側、ここでは両側のポリシリコン層３の厚さＴ１が、ゲート電極５の中央部の下のポリシリコン層３の厚さＴ２よりも厚くなっており、ポリシリコン層３の厚さが厚くなる境界Ｂは、ゲート電極５の下に位置することを特徴とする。
【００３７】
このように、本実施の形態１のＴＦＴでは、ソース領域３２側またはドレイン領域３３側のポリシリコン層３の厚さＴ１が、ゲート電極５の中央部の下のポリシリコン層３の厚さＴ２よりも厚く、ポリシリコン層３の厚さが厚くなる境界Ｂは、ゲート電極５の下に位置する構成により、チャネル領域３１とソース領域３２またはドレイン領域３３との接合面積が増えるので、相対的にキャリアは抜け出しやすくなる。ＴＦＴがオンからオフになり、チャネル領域３１を流れる電流が十分オフになって、チャネル領域３１とソース領域３２またはドレイン領域３３との接合面付近に高電界が発生する頃には、チャネル領域３１にキャリアがほとんど存在しない状態になっているので、例え高電界が発生しても、そこを通過するキャリアはほとんど無いため、ホットキャリアはほとんど生成されない。したがって、チャネル領域３１を構成するポリシリコン層３は、ホットキャリアによるダメージをほとんど受けないから、ＴＦＴは長時間駆動しても特性の変化が起こりにくい。この結果、高信頼性を有するＴＦＴを提供することができる。
【００３８】
《ＴＦＴの製造方法》
以下、本実施の形態１のＴＦＴの製造方法について図１を参照して説明する。
まず、例えばガラス基板等の絶縁性基板１の上に、例えばＳｉＯ２からなる下地絶縁膜２を形成する。
【００３９】
次に、下地絶縁膜２の上に、第１のポリシリコン層３４を形成するために、第１のアモルファスシリコン膜（図示省略。第１のポリシリコン層３４参照）を島状に形成する。
【００４０】
次に、そのアモルファスシリコン膜の一部の上に、下地のシリコン層と反応しないか、または酸素のブロッキング効果を有する材料、例えばＳｉ３Ｎ４等の窒化膜からなるマスク層を形成し、このマスク層が被さっていない部分の上記アモルファスシリコン膜の例えば半分の厚さをエッチングし、その後、そのエッチングした上記アモルファスシリコン膜の部分を酸化し、ＳｉＯ２からなる絶縁膜２１を形成する。その後、上記マスク層を除去する。この時点で、上記アモルファスシリコン膜と絶縁膜２１の表面の高さがほぼ等しくなっているのが好ましい。これは上記エッチングするアモルファスシリコン膜の厚さ、上記酸化するアモルファスシリコン膜の酸化時間等のプロセス条件を最適化することで可能であるが、例えば上記アモルファスシリコン膜と絶縁膜２１の少なくとも一方の表面を機械的に研磨して平坦化することも可能である。
【００４１】
次に、上記アモルファスシリコン薄膜３と絶縁膜２１の上に、第２のポリシリコン層３５を形成するために、第２のアモルファスシリコン層を形成する（図示省略。第２のポリシリコン層３５参照）。その後、ＥＬＡ（エキシマレーザアニール）照射により、上記第１のアモルファスシリコン膜と上記第２のアモルファスシリコン膜を、第１のポリシリコン層３４と第２のポリシリコン層３５に変える。その後、第１のポリシリコン層３４と第２のポリシリコン層３５からなるポリシリコン層３を島状に加工する。
【００４２】
次に、その上に、ゲート絶縁膜４を形成し、ついで、ゲート電極５を形成する。このとき、ゲート電極５のゲート幅方向の両端がゲート絶縁膜４より外にはみ出ていることが必要である。
【００４３】
次に、ゲート電極５をマスクにしてゲート絶縁膜４を通過して不純物ドーピングを行い、チャネル領域３１の両側にソース領域３２およびドレイン領域３３を形成する。
【００４４】
次に、ゲート絶縁膜４の一部を、ドライエッチングまたはウエットエッチングしてコンタクトホール４１、４２を形成する。
【００４５】
次に、ソース電極６とドレイン電極７を形成する。これ以降の層間絶縁膜の形成や配線の形成等、プロセスは従来と同じ方法により形成して構わない。
【００４６】
以上のように、本実施の形態１のＴＦＴの製造方法は、絶縁性基板１上にポリシリコン層３を設ける第１の工程と、ポリシリコン層３の上にゲート絶縁膜４を介してゲート電極５を設ける第２の工程と、チャネル領域３１の両側のポリシリコン層３中に、ソース領域３２およびドレイン領域３３を設ける第３の工程とを有し、上記第１の工程において、ポリシリコン層３は、ソース領域３２側またはドレイン領域３３側の少なくとも片側の厚さ、ここでは両側の厚さＴ１が、ゲート電極５の中央部の下のポリシリコン層３の厚さＴ２より厚く、かつ、該厚さが厚くなる境界Ｂは、ゲート電極５の下に位置するように設けることを特徴とする。
【００４７】
また、上記第１の工程は、第１の半導体層である上記第１のアモルファスシリコン層を設ける工程と、上記第１のアモルファスシリコン層上に、開口を有するマスク層（図示省略）を設ける工程と、上記開口部の上記第１のアモルファスシリコン層を、該第１のアモルファスシリコン層の全厚さより薄い厚さだけエッチングする工程と、上記エッチングした部分の第１のアモルファスシリコン層を酸化して絶縁膜２１を設ける工程と、上記第１のアモルファスシリコン層および絶縁膜２１上に、上記第２のアモルファスシリコン層を設ける工程から構成されることを特徴とする。
【００４８】
このような構成の本実施の形態１のＴＦＴの製造方法によれば、図１に示した本実施の形態１のＴＦＴを簡易なプロセスを用いて容易に製造することができる。
【００４９】
実施の形態２
《ＴＦＴ構造》
図２は、本発明の実施の形態２のＴＦＴの概略断面図である。
【００５０】
１は絶縁性基板、２は下地絶縁膜、３はポリシリコン層、３１はチャネル領域、３２はソース領域、３３はドレイン領域、４はゲート絶縁膜、４１、４２はコンタクトホール、５はゲート電極、６はソース電極、７はドレイン電極、８は電子である。
【００５１】
本実施の形態２のＴＦＴは、絶縁性基板１上に設けた半導体層であるポリシリコン層３と、ポリシリコン層３の上にゲート絶縁膜４を介して設けたゲート電極５と、ゲート電極５の下の半導体層３中に設けたチャネル領域３１と、チャネル領域３１の両側のポリシリコン層３中に設けたソース領域３２およびドレイン領域３３とを有するＴＦＴにおいて、ソース領域３２側またはドレイン領域３３側の少なくとも片側、ここでは両側のポリシリコン層３の厚さＴ１が、ゲート電極５の中央部の下のポリシリコン層３の厚さＴ２よりも厚くなっており、ポリシリコン層３の厚さが厚くなる境界Ｂは、ゲート電極５の下に位置することを特徴とする。
【００５２】
このように、本実施の形態２のＴＦＴでは、ソース領域３２側またはドレイン領域３３側のポリシリコン層３の厚さＴ１が、ゲート電極５の中央部の下のポリシリコン層３の厚さＴ２よりも厚く、ポリシリコン層３の厚さが厚くなる境界Ｂは、ゲート電極５の下に位置する構成により、チャネル領域３１とソース領域３２またはドレイン領域３３との接合面積が増えるので、相対的にキャリアは抜け出しやすくなる。ＴＦＴがオンからオフになり、チャネル領域３１を流れる電流が十分オフになって、チャネル領域３１とソース領域３２またはドレイン領域３３との接合面付近に高電界が発生する頃には、チャネル領域３１にキャリアがほとんど存在しない状態になっているので、例え高電界が発生しても、そこを通過するキャリアはほとんど無いため、ホットキャリアはほとんど生成されない。したがって、チャネル領域３１を構成するポリシリコン層３は、ホットキャリアによるダメージをほとんど受けないから、ＴＦＴは長時間駆動しても特性の変化が起こりにくい。この結果、高信頼性を有するＴＦＴを提供することができる。
【００５３】
《ＴＦＴの製造方法》
以下、本実施の形態２のＴＦＴの製造方法について図２を参照して説明する。
まず、絶縁性基板１の上に下地絶縁膜２を形成する。
【００５４】
次に、下地絶縁膜２の一部（ポリシリコン層３を厚く形成部分に対応する部分）をエッチング除去する。
【００５５】
次に、先のエッチングで削った部分に、ポリシリコン層３を形成するために、アモルファスシリコン層を堆積する。ここで、該アモルファスシリコン層の表面の平坦性が良くない場合は、例えば機械的な研磨等の方法を用いて表面の平坦化を行う。
【００５６】
次に、ＥＬＡ照射により上記アモルファスシリコン層をポリシリコン層３に変える。
【００５７】
次に、ポリシリコン層３上にゲート絶縁膜６を堆積させ、続いてゲート電極５を形成する。このとき、ゲート電極５のゲート幅方向の両端が絶縁層２の突起部分の両端より外に出ている必要がある。
【００５８】
次に、ゲート電極５をマスクにして不純物ドープを行い、チャネル領域３１の両側にソース領域３２およびドレイン領域３３を形成する。
【００５９】
次に、ゲート絶縁膜４の一部を、ドライエッチングまたはウエットエッチングしてコンタクトホール４１、４２を形成する。
【００６０】
次に、ソース電極６とドレイン電極７を形成する。これ以降の層間絶縁膜の形成や配線の形成等、プロセスは従来と同じ方法により形成して構わない。
【００６１】
以上のように、本実施の形態２のＴＦＴの製造方法は、絶縁性基板１上にポリシリコン層３を設ける第１の工程と、ポリシリコン層３の上にゲート絶縁膜４を介してゲート電極５を設ける第２の工程と、チャネル領域３１の両側のポリシリコン層３中に、ソース領域３２およびドレイン領域３３を設ける第３の工程とを有し、上記第１の工程において、ポリシリコン層３は、ソース領域３２側またはドレイン領域３３側の少なくとも片側の厚さ、ここでは両側の厚さＴ１が、ゲート電極５の中央部の下のポリシリコン層３の厚さＴ２より厚く、かつ、該厚さが厚くなる境界Ｂは、ゲート電極５の下に位置するように設けることを特徴とする。
【００６２】
また、上記第１の工程は、絶縁性基板１上に絶縁膜２を設ける工程と、ソース領域３２側またはドレイン領域３３側の少なくとも片側、ここでは両側の絶縁膜２を、該絶縁膜２の全厚さより薄い厚さだけエッチングする工程と、絶縁膜２上に、ポリシリコン層３を設ける工程から構成されることを特徴とする。
【００６３】
このような構成の本実施の形態２のＴＦＴの製造方法によれば、図２に示した本実施の形態２のＴＦＴを簡易なプロセスを用いて容易に製造することができる。
【００６４】
実施の形態３
《ＴＦＴ構造》
図３（ａ）は、本発明の実施の形態３のＴＦＴの概略断面図（図３（ｄ）のＡ−Ａ切断線における断面図）、（ｂ）は、本実施の形態１のＴＦＴの概略断面図（図３（ｄ）のＢ−Ｂ切断線における断面図）、（ｃ）は本実施の形態１のＴＦＴの製造工程途中における概略平面図、（ｄ）は本実施の形態１のＴＦＴの概略平面図である。
【００６５】
１は絶縁性基板、２は下地絶縁膜、３はポリシリコン層、３１はチャネル領域、３２はソース領域、３３はドレイン領域、４はゲート絶縁膜、４１、４２はコンタクトホール、５はゲート電極、６はソース電極、７はドレイン電極、８は電子、１０はｐ型不純物領域である。
【００６６】
本実施の形態３のＴＦＴは、絶縁性基板１上に設けたポリシリコン層３と、ポリシリコン層３の上にゲート絶縁膜４を介して設けたゲート電極５と、チャネル領域３１の両側のポリシリコン層３中に設けたソース領域３２およびドレイン領域３３とを有するＴＦＴにおいて、ソース領域３２側またはドレイン領域３３側の少なくとも片側、ここでは両側のポリシリコン層３中に、ｎ型ソース領域３２およびｎ型ドレイン領域の導電型と反対導電型のｐ型不純物領域３０が設けられていることを特徴とする。
【００６７】
このように、本実施の形態３のＴＦＴでは、ゲート電極５下のｐ型不純物領域３０とチャネル領域３１との接合面付近で、キャリアは再結合によって消滅するので、相対的にキャリアは抜け出しやすくなる。ＴＦＴがオンからオフになり、チャネル領域３１を流れる電流が十分オフになって、チャネル領域３１とソース領域３２またはドレイン領域３３との接合面付近に高電界が発生する頃には、チャネル領域３１にキャリアがほとんど存在しない状態になっているので、例え高電界が発生しても、そこを通過するキャリアはほとんど無いため、ホットキャリアはほとんど生成されない。したがって、チャネル領域３１を構成するポリシリコン層３は、ホットキャリアによるダメージをほとんど受けないから、ＴＦＴは長時間駆動しても特性の変化が起こりにくい。この結果、高信頼性を有するＴＦＴを提供することができる。
【００６８】
《ＴＦＴの製造方法》
以下、本実施の形態３のＴＦＴの製造方法について図３を参照して説明する。
まず、絶縁性基板１の上に下地絶縁膜２を形成する。
【００６９】
次に、絶縁膜２の一部の上に、ポリシリコン層３を形成するために、アモルファスシリコン層を堆積させる。その後、ＥＬＡ照射により上記アモルファスシリコン層をポリシリコン層３に変える。その後、ポリシリコン層３を島状に加工し、その上にゲート絶縁膜４を形成し、続いてゲート電極５を形成する。
【００７０】
次に、ゲート電極５の一部とゲート絶縁膜４の一部の上に、後でｐ型の不純物を打ち込んでｐ型不純物領域３０を形成する領域の上にレジスト膜３６を塗布して形成し、ゲート電極５およびレジスト膜３６をマスクにしてｎ型の不純物ドープを行い、チャネル領域３１の両側にソース領域３２およびドレイン領域３３を形成する。
【００７１】
次に、レジスト膜３６を除去した後、ｐ型の不純物を打ち込んでｐ型不純物領域３０を形成する領域を除いてレジスト膜（図示省略）を塗布して形成し、該レジスト膜をマスクにしてｐ型不純物を打ち込んでｐ型不純物領域３０を形成し、その後、該レジスト膜を除去する。
【００７２】
次に、ゲート絶縁膜４の一部を、ドライエッチングまたはウエットエッチングしてコンタクトホール４１、４２を形成する。
【００７３】
次に、ソース電極６とドレイン電極７を形成する。これ以降の層間絶縁膜の形成や配線の形成等、プロセスは従来と同じ方法により形成して構わない。
【００７４】
以上のように、本実施の形態３のＴＦＴの製造方法は、絶縁性基板１上にポリシリコン層３を設ける第１の工程と、ポリシリコン層３の上にゲート絶縁膜４を介してゲート電極５を設ける第２の工程と、チャネル領域３１の両側のポリシリコン層３中に、ソース領域３２およびドレイン領域３３を設ける第３の工程と、ソース領域３２側またはドレイン領域３３側の少なくとも片側、ここでは両側に、ソース領域３２およびドレイン領域３３の導電型と反対導電型のｐ型不純物領域３０を設ける第４の工程とを有することを特徴とする。
【００７５】
このような構成の本実施の形態３のＴＦＴの製造方法によれば、図３に示した本実施の形態３のＴＦＴを簡易なプロセスを用いて容易に製造することができる。
【００７６】
なお、本実施の形態３において、図３に示すように、ｐ型不純物領域３０をソース領域３２とドレイン領域３３にそれぞれ１個設けたが、ｐ型不純物領域３０は、ソース領域３２側またはドレイン領域３３側の少なくとも片側に設ければよい。ただし、ｐ型不純物領域３０を１箇所に設ける場合は、ＴＦＴの動作条件を考慮し、ドレイン側に設ける方が好ましい。また、例えば、図７に示すように、ｐ型不純物領域３０のゲート電極５側の境界Ｂ２が、ゲート電極５の下に位置するように設けてもよい。
【００７７】
また、図示は省略するが、絶縁性基板１上にマトリクス状に配置した画素および該画素のスイッチング素子と、絶縁性基板１上に一体的に設けた周辺駆動回路とを有する平面表示装置において、スイッチング素子および周辺駆動回路を、本実施の形態１〜３のＴＦＴを用いて構成すれば、該ＴＦＴを画素スイッチング素子として用いるだけでなく、周辺駆動回路を画素スイッチング素子と同一基板上に一体的に形成することが可能であり、低コストで高性能な平面表示装置を提供することができる。
【００７８】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００７９】
【発明の効果】
以上説明したように、本発明によれば、ＴＦＴのチャネル層を構成する半導体層がホットキャリアによるダメージを受けるのを抑制することができ、長時間駆動しても特性の変化が起こりにくい高信頼性を有するＴＦＴ、およびその製造方法、並びに平面表示装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＴＦＴの構造を示す概略断面図である。
【図２】本発明の実施の形態２のＴＦＴの構造を示す概略断面図である。
【図３】本発明の実施の形態３のＴＦＴの構造を示す概略断面図および平面図である。
【図４】本発明の原理を説明するための概略断面図である。
【図５】本発明の原理を説明するための概略平面図および断面図である。
【図６】本発明の原理を説明するための概略平面図である。
【図７】本発明の実施の形態３のＴＦＴの別の構造を示す概略平面図である。
【符号の説明】
１…絶縁性基板
２…下地絶縁膜
３…ポリシリコン層
４…ゲート絶縁膜
５…ゲート電極
６…ソース電極
７…ドレイン電極
８…電子
２１…絶縁膜
３０…ｐ型不純物領域
３１…チャネル領域
３２…ソース領域
３３…ドレイン領域
３４…第１のポリシリコン層
３５…第２のポリシリコン層
３６…レジスト膜
４１、４２…コンタクトホール
Ｔ１、Ｔ２…ポリシリコン層の厚さ
Ｂ…ポリシリコン層の厚さが厚くなる境界
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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