(57)【要約】【課題】ＳＯＩ基板を用いた個別半導体素子の逆耐圧特性の向上を図る。【解決手段】ＢＯＸ層１６を有するＮ-層９を備えたＳＯＩ基板１５を使用し、該基板１５の一主面側にＰ層１８及び前記Ｎ-層９と同一導電型で高濃度のＮ+層１１とを選択的に形成し、前記第Ｐ層１８及びＮ+層１１上に接するように所定の幅で掘り込んでトレンチ６を形成し、前記Ｐ層１８及び前記Ｎ+層１１に延在し、前記トレンチ６の側壁及び底部を覆うようにＳｉＯ２層７を形成し、該ＳｉＯ２層７の一部に形成された開口部を通して、前記Ｐ層１８と接続するようにアノード電極１２を形成し、前記Ｎ+層１１上に延在する前記ＳｉＯ２層７に形成された開口部を通して、前記Ｎ+層１１と接続するようにカソード電極１３を形成し、前記ＳＯＩ基板１５の他方の主面側に補助（ＳＵＢ）電極２１を形成して目的とする半導体装置を構成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型の第一領域層が積層されたＳＯＩ基板と、
該ＳＯＩ基板の一方の主面上の前記第一領域層を、該第一領域層の厚みが残るように掘り込んで形成した前記第一領域層の深さよりも浅い深さの少なくとも一つのトレンチと、
該トレンチの一方の側壁に隣接して、前記ＳＯＩ基板の一方の主面上の前記第一領域内に、該第一領域層の厚
みが残るように、かつ、前記トレンチの深さよりも浅い深さで形成された前記第一導電型とは反対導電型である第二導電型の高濃度の第二領域層と、
該トレンチの他方の側壁に隣接して、前記ＳＯＩ基板の一方の主面上の前記第一領域内に、該第一領域層の厚みが残るように、かつ、前記トレンチの深さよりも浅い深さで形成された前記第一領域層より高濃度の第一導電型の第三領域層と、前記第二領域層及び前記第三領域層上の一部に延在し、かつ、前記トレンチの側壁及び底部を覆うように形成された酸化膜層と、
前記第二領域層上の一方の主面上の前記酸化膜を開口して形成した開口部を通して、前記第二領域層と接続するように形成された第一電極と、
前記第三領域層上の一方の主面上の前記酸化膜を開口して形成した開口部を通して、前記第三領域層と接続するように形成された第二電極と、
前記ＳＯＩ基板の他方の主面上に形成された補助電極と、
を有することを特徴とする半導体装置。
【請求項２】
前記第二領域層の一部を前記ＳＯＩ基板の一主面上に露出させ、該露出面にショットキー・バリア・メタル及び該メタル上に所定の電極を形成してＳＢＤとしたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチの形成により凸状に形成された一方の前記第一領域層上の第二領域層の中央部が、一方の主面上に露出し、かつ、該第二領域層の両端部に、一方の主面上に表面が露出するように形成された第三領域層を有するソース領域と、
前記トレンチの形成により凸状に形成された他方の前記第一領域層内に、一方の主面側の表面に形成された前記第三領域層をそのまま残存させたドレイン領域と、
前記トレンチの側壁及び底部を覆い、かつ、前記第二領域層及び前記第三領域層の表面上の一部に延在する第一酸化膜層と、
該第一酸化膜層上に形成されたポリシリコン層と、
該ポリシリコン層上に形成された第二酸化膜層と、
積層された該第二酸化膜層、前記ポリシリコン層及び前記第一酸化膜層の一部を除去して形成された開口部を通して、前記第二領域層の露出表面及び前記第三領域層の露出表面に接続するように形成されたソース電極と、
前記第三領域層に、前記同様に開口部を通して接続するように形成されたドレイン電極と、
前記第二領域層の前記第二酸化膜層の一部を除去して形成された開口部を通して、前記ポリシリコン層に接続するように形成されたゲート電極と、
を有するＭＯＳ  ＦＥＴとしたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第三領域層を、該第三領域層とは反対導電型の第二領域層とし、かつ、前記ソース電極をエミッタ電極に、前記ドレイン電極をコレクタ電極に替えてＩＧＴＢを構成したことを特徴とする請求項３に記載の半導体装置。
【請求項５】
少なくとも前記第二領域層が、前記トレンチの深さよりも浅く形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ＳＯＩ基板の外周部には、その底面が前記埋め込み酸化膜に達するように形成されたメサ構造を備え、該メサ構造は、前記第一領域層の頂面部及び側面部を覆うように前記第二領域層が形成され、該第二領域層上に酸化膜を形成し、かつ、該第二領域層のメサ頂面上の一部の前記酸化膜が開口されて形成された開口部を通して、前記第二領域層と接続され、他の第二領域層上に形成された前記第一電極と導通する電極を設けて耐圧維持領域としたことを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記補助電極の電位を、前記第一電極と同電位として運転することを特徴とする請求項１乃至請求項６のいずれかに記載の半導体装置。
【請求項８】
低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型の第一領域層が積層されたＳＯＩ基板を使用し、該ＳＯＩ基板の両主面を酸化させる第一工程と、
前記ＳＯＩ基板端部の一方の主面上に形成された酸化膜の一部を開口させ、前記埋め込み酸化膜層に到達するまで、前記第一領域層をエッチング除去してメサ構造を形成する第二工程と、
前記ＳＯＩ基板の一方の主面上の酸化膜層が選択的に開口されて開口部を形成し、かつ、該開口部から前記第一領域層とは反対導電型となる不純物を導入し、前記第一領域層の活性領域表面が前記ＳＯＩ基板の一方の主面上に露出するように、少なくとも１つの第二領域層が形成され、前記第一領域層の端部周縁には、前記ＳＯＩ基板の表面が露出するように単一の前記第二領域層が形成される第三工程と、
該第三工程によって形成された酸化膜の一部を除去して開口し、前記第一領域層の端部周縁に形成した第二領域層の内側端部と所定の間隔を隔てて形成され、かつ、一方の主面側に露出する前記第一領域層を残すとともに、前記第二領域層の外側端部が重なるようにして、前記第一領域層よりも高濃度の第一導電型の第三領域層を選択的に形成する第四工程と、
活性領域となる中央部の前記第二領域層と前記第三領域層との一部が相互に重なるように形成された重複部分、及び前記第三領域層の外側端部分と前記第一領域層の端部周縁に形成された第二領域層の内側端部部分との間に残存する前記第一領域層部分の酸化膜を選択的に除去して開口し、それら第二領域層と第三領域層が所定の間隔を隔てて隣接し、かつ、前記第一領域層の所定の厚みが前記埋め込み酸化膜層上に残るように、該第一領域層の途中まで掘り込んでトレンチを形成する第五工程と、
該第五工程で残った酸化膜を残存させたままで、前記トレンチの側壁、底部及び前記ＳＯＩ基板端部を含め、一方の主面側全体を覆う酸化膜を形成する第六工程と、
前記第二領域層、前記第三領域層及び前記ＳＯＩ基板の端部の第二領域層上の酸化膜を選択的に除去して開口し、電極金属を一方の主面全面に蒸着した後、該蒸着金属を選択的に除去して前記第二領域層及び前記第三領域層に接続する第一電極及び第二電極を形成するとともに、前記ＳＩＯ基板の他方の主面に補助電極を形成する第七工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記請求項８の製造工程において、前記第二工程の次に、前記第一領域層の中央部表面が露出するように前記酸化膜を選択的に除去して開口部を形成し、該開口部を通して、前記第一領域層とは反対導電型となる不純物を導入して環状の第二領域層を形成する工程と、
該工程で形成された前記第二領域層の中央部の露出表面に、ショットキー・バリア・メタルを蒸着し、該メタル上に所定の電極を形成する工程を含むことを特徴とするＳＢＤの製造方法。
【請求項１０】
前記請求項８の製造工程において、前記第五工程の後、前記トレンチ内部を含めて一主面全面に第一酸化膜を形成する工程と、
該第一酸化膜上にポリシリコン層を形成する工程と、
前記第一酸化膜及びポリシリコン層の一部を除去して、前記第三領域層の一部を一主面上に露出させるように開口する工程と、
該工程を経て開口された第三領域層の表面及び前記ポリシリコン層上に、第二酸化膜を形成する工程と、
積層された該第二酸化膜層、前記ポリシリコン層及び前記第一酸化膜層の一部を除去して形成された開口部を通して、前記第二領域層の露出表面及び前記第三領域層の露出表面に接続するようにソース電極を形成し、前記第三領域層をそのまま残存させたドレイン領域と前記同様に開口部を通して接続したドレイン電極を形成し、前記第二領域層の前記第二酸化膜層の一部を除去して形成された開口部を通して、前記ポリシリコン層に接続してゲート電極を形成する工程と、前記ＳＯＩ基板の他方の主面に補助電極を形成する工程と、
を含むことを特徴とするＭＯＳ  ＦＥＴの製造方法。
【請求項１１】
前記請求項１０の製造工程において、ドレイン領域となる前記第三領域層に替えてコレクタ領域となる前記第二領域層を形成する工程と、
前記電極形成工程に替えて一方の主面側にコレクタ電極、エミッタ電極、ゲート電極及び他方の主面側に補助電極を形成する工程と、
を含むことを特徴とするＩＧＢＴの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ダイオード、ＭＯＳ  ＦＥＴ、ＩＧＢＴ等の個別半導体素子の逆耐圧特性、特に、ＳＯＩ（Silicon On Insulator）基板を用いた個別半導体素子の逆耐圧向上の技術に関するものである。
【０００２】
【従来の技術】
個別半導体素子に限らず、集積化も可能な高耐圧のダイオード構造として、例えば、ISPSD'99,PP73〜76”A New Concept for the Lateral DMOS Transistor for Smart Power IC”by M.Zitouni,et al.に記載された「Ｕダイオード」と呼ばれる構造のものがある。
図５０に、この構造を示す。
図５０（ａ）構造では、素子１のフィルド・プレート（Field-Plate）２の端部下部において電界強度が高まり、この部分でアバランシェ・ブレークダウンが起こる。その解決策、すなわち、電界強度の集中を避けるために構造として図５０（ｂ）の構造が提案されている。
【０００３】
上記図５０（ｂ）に示した構造は、「Ｕダイオード」と呼ばれるもので、図中のＵダイオード３におけるソース４・ドレイン５間のシリコン表面の一部にトレンチ６を掘り、このトレンチ６の部分にＳｉＯ２層７を充填した構造である。
図５０（ａ），（ｂ）の両構造に共通なＮＢＬ８及びＮ-層９は、各々、高濃度にＮ+をドープしたBurried Layer（埋め込み層）と、その上に低濃度のＮ-型エピタキシャル層が積層されたものである。
【０００４】
さらに、上記文献中では、この時掘ったトレンチ６の深さと幅によって、得られる素子耐圧が敏感に異なっていることも示されている。
すなわち、図５１中に示すデータによれば、Ｎ-エピタキシャル層濃度（Ｎｅｐｉ）＝４．９×１０１５（１／ｃｍ３）の場合に得られる耐圧ＢＶｄｓｓは、
▲１▼トレンチ６の深さ（ｄｔｒ）が、ｄｔｒ＝２〜４μｍにかけて徐々に上昇し、ｄｔｒ＝５μｍ以上になると、ＢＶｄｓｓは飽和傾向を示すこと。
▲２▼また、トレンチ６の幅（Ｗｔｒ）が大きくなればなるほど、ＢＶｄｓｓが増加することが示されている。
本発明者等は、図５０（ｂ）に示しＵダイオード３の２次元の耐圧シミュレーション計算を行い、この構造でどの程度の耐圧が得られるかを確認した。
図５２〜図５７中に、そのシミュレーション結果を示す。
【０００５】
図５２中には、シミュレーション領域図を示した。
シミュレーション領域は、横幅２４μｍ×縦幅１６μｍ（+３μｍ）である。また、トレンチ６の寸法は、横幅（１６μｍ）、深さ（４μｍ）である。トレンチ６の底面及び側面（壁）には１μｍのＳｉＯ２層７が形成されている。トレンチ６以外のシリコン表面に相当する左側部分には深さ２μｍのＰ+層１０が形成され、右側部分には深さ２μｍのＮ+層１１が形成されている。
なお、符号１４は、補助電極（ＳＵＢ）を形成するためのＮ+基板ある。
【０００６】
次に、図５４には、図５２中のＬ１ライン沿いの濃度分布よりＣｓｐ＝１×１０１８（１／ｃｍ３）、Ｎ-層濃度（ρ＝２．５Ω・ｃｍ／１．８７×１０１５（１／ｃｍ３））、ＮＢＬ層濃度（Ｎ-≦ＮＢＬ≦１×１０１７（１／ｃｍ３））、Ｎ+層濃度（１×１０１８（１／ｃｍ３））が示されている。
【０００７】
今、図５２の構造を有するデバイスのＰ+層１０、Ｎ+層１１に接続する２つの電極、すなわちアノード電極（Ａ）１２，カソード電極（Ｋ）１３間に、ＶＲ＝１００（Ｖ）の逆電圧を印加したとする。その時の電位分布を図５３に、また図５３中のＬ２ライン沿いの電位を図５５中に示す。
さらに、図５５の電位分布から明らかなことは、当該電位は、ＰＮ接合のやや手前、すなわち、深さ２μｍから、Ｌ２ライン沿いのＸ≒６μｍの辺りにかけて偏って負担されていることである。
【０００８】
その結果、図５６に示すように、電界強度はＰＮ接合で最大値（Ｅｍ）≒２．６×１０５（Ｖ／ｃｍ）にも達し、ブレーク・ダウンが起きている。また、その時のブレーク・ダウン波形が図５７中の耐圧波形として示されている。図では、ＶＲ≒１１５（Ｖ）が得られていることが分かる。
しかし、このＶＲ≒１１５（Ｖ）の値は、以下の表１及び図５８に示すように、ρ＝２．５Ω・ｃｍ／Ｎｄ≒１．８７×１０１５（１／ｃｍ３）のＮ-層を用いた理想的並行平面の階段型ＰＮ接合で得られる耐圧（ＶＢＯ）≒１８０（Ｖ）に較べて約６３．９％となり、遥かに小さいブレーク・ダウン電圧を示している。
【０００９】
【表１】
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【００１０】
【発明が解決しようとする課題】
上記のような従来の構造では、概略以下のような解決すべき課題があった。
（１）図５０（ｂ）のようなＵダイオード構造のみの採用では、未だ充分な耐圧を得ることができない。
（２）最近各方面で求められている程の充分な耐圧を得るためには、少なくとも理想的並行平面の階段型ＰＮ接合に近いか、それを上回る素子耐圧の実現が可能な構造を検討する必要がある。
【００１１】
本発明は、上記のような課題を解決するためになされたもので、近年比較的供給が安定しているＳＯＩ基板を使用し、新規な構造の製作によって、充分に高い耐圧を実現することを目的とするものである。
【００１２】
【課題を解決するための手段】
第一の発明の半導体装置は、低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型の第一領域層が積層されたＳＯＩ基板と、
該ＳＯＩ基板の一主面上に形成された前記第一導電型とは逆導電型である第二導電型の高濃度の第二領域層と、
前記ＳＯＩ基板の一主面上に形成された前記第一領域層中に形成され、かつ、前記第一領域層より高濃度の第一導電型の第三領域層と、
前記ＳＯＩ基板上の前記第一領域層を、前記高濃度第二導電型の第二領域層及び前記第一導電型の高濃度第三領域層が所定の幅を隔てて隣接するように掘り込んだトレンチと、
前記第二領域層及び前記第三領域層上に延在し、かつ、前記トレンチの側壁及び底部を覆うように形成された酸化膜層と、
前記第二領域層上に延在する前記酸化膜上に、該酸化膜の一部に形成されたスルーホールを通して、前記第二領域層と接続するように形成された第一電極と、
前記第三領域層上に延在する前記酸化膜上に、該酸化膜の一部に形成されたスルーホールを通して、前記第三領域層と接続するように形成された第二電極と、
前記ＳＯＩ基板の他方の主面に形成された補助電極と、
を有することを特徴とするものである。
【００１３】
第二の発明の半導体装置は、前記第二領域層の一部を突き抜けるようにして前記ＳＯＩ基板の一主面上に前記第一領域層を露出させ、該露出面にショットキー・バリア・メタル及び該メタル上に所定の電極を形成してＳＢＤとしたことを特徴とするものである。
【００１４】
第三の発明の半導体装置は、前記第二領域層内に、前記第二領域層の中央部が一主面上に露出するように形成され、かつ、該露出した第二領域層を挟んで対向配置されたソース領域及びドレイン領域となる前記第二領域内の第三領域層と、
前記トレンチの内部、前記第二領域層表面及び前記第三領域層の表面上に延在する第一酸化膜と、
該第一酸化膜上に形成されたポリシリコン層と、
該ポリシリコン層上に形成された第二酸化膜層と、
該第二酸化膜層の開口部を介して前記第一電極に替えて形成されたゲート電極と、
前記第二電極に替えて前記ソース領域及びドレイン領域上にそれぞれ形成されたソース電極及びドレイン電極を有するＭＯＳ  ＦＥＴとしたことを特徴とするものである。
【００１５】
第四の発明の半導体装置は、前記第三領域層を、該第三領域層とは反対導電型の第二領域層とし、かつ、前記ソース電極をエミッタ電極に、前記ドレイン電極をコレクタ電極に替えてＩＧＴＢを構成したことを特徴とするものである。
【００１６】
第五の発明の半導体装置は、前記第二領域層が、前記トレンチの深さよりも浅く形成されていることを特徴とするものである。
【００１７】
第六の発明の半導体装置は、前記ＳＯＩ基板の外周部には、その底面が前記埋め込み酸化膜に達するように形成されたメサ構造を備え、該メサ構造は、前記第一領域層の頂面部及び側面部を覆うように前記第二領域層が形成され、該第二領域層上に酸化膜を形成して耐圧維持領域としたことを特徴とするものである。
【００１８】
第七の発明の半導体装置は、前記補助電極の電位を、前記第一電極と同電位として運転することを特徴とするものである。
【００１９】
第八の発明の半導体装置の製造方法は、低不純物濃度の一導電型を有する半導体基板上に、埋め込み酸化膜層を介して同じく低不純物濃度の一導電型の第一領域層が積層されたＳＯＩ基板を使用し、該ＳＯＩ基板の両主面を酸化させる第一工程と、
前記ＳＯＩ基板端部の一方の主面上に形成された酸化膜の一部を開口させ、前記埋め込み酸化膜層に到達するまで、前記第一領域層をエッチング除去してメサ構造を形成する第二工程と、
前記一方の主面上の酸化膜の中央部及び端部が開口され、前記第一領域層内に、一主面上に表面が露出するように前記第二領域層を形成する第三工程と、
該第三工程によって形成された酸化膜の一部を除去して開口し、前記第二領域層の外周部の一部が重複するように、前記第一領域層より高濃度の第一導電型の第三領域層を選択的に形成する第四工程と、
前記第二領域層及び前記第三領域層上の酸化膜を選択的に除去して開口し、それら第二領域層と第三領域層とが所定の幅を隔てて隣接するように掘り込んでトレンチを形成する第五工程と、
該トレンチの側壁、底部及び前記ＳＯＩ基板端部を含め、一方の主面側全体を覆う酸化膜を形成する第六工程と、
前記第二領域層、前記第三領域層及び前記ＳＯＩ基板の端部の第二領域層上の酸化膜を選択的に除去して開口し、電極金属を一方の主面全面に蒸着した後、該蒸着金属を選択的に除去して前記第二領域層及び前記第三領域層に接続する第一電極及び第二電極を形成するとともに、前記ＳＩＯ基板の他方の主面に補助電極を形成する第七工程とを有することを特徴とするものである。
【００２０】
第九の発明のＳＢＤの製造方法は、前記請求項８の製造工程において、前記第四工程で、前記第二領域層の一部がくり抜かれ、前記第一領域層が一方の主面に露出するように開口部を形成する工程を加え、かつ、該開口部にショットキー・バリア・メタルを蒸着し、該メタル上に所定の電極を形成することを特徴とするものである。
【００２１】
第十の発明のＭＯＳ  ＦＥＴの製造方法は、前記請求項８の製造工程において、第五工程の後、前記トレンチ内部を含めて一主面全面に第一酸化膜を形成する工程と、
該第一酸化膜上にポリシリコン層を形成する工程と、
前記第一酸化膜及びポリシリコン層の一部を除去して、前記第三領域層の一部を一主面上に露出させるように開口する工程と、
該工程を経て開口された第三領域層の表面及び前記ポリシリコン層上に、第二酸化膜を形成する工程と、
該第二酸化膜の一部を除去して開口し、電極金属を蒸着してソース電極、ドレイン電極、ゲート電極及び前記ＳＯＩ基板の他方の主面に補助電極を形成する工程と、
を含むことを特徴とするものである。
【００２２】
第十一の発明のＩＧＢＴの製造方法は、前記請求項１０の製造工程において、ドレイン領域となる前記第三領域層に替えてコレクタ領域となる前記第二領域を形成する工程と、
一方の主面側にコレクタ電極、エミッタ電極、ゲート電極及び他方の主面側に補助電極を形成する工程と、
を含むことを特徴とするものである。
【００２３】
【実施例】
以下に、本発明の実施例を、図を参照して説明する。
図１及び図２は、本発明の第一の実施例のＰＮダイオードを示し、図１は平面を含めた断面構造図、図２は上記ＰＮダイオードのパターン配置例を示す平面図である。
【００２４】
この構造で図５０（ｂ）に示したＵダイオード３と大きく異なる点は、次の点である。
▲１▼Ｎ-層９の下側がＮＢＬ層８ではなく、ＳＯＩ基板１５を使用しているので、埋め込み酸化膜層、すなわち、ＢＯＸ（Burried Oxide）層１６となっていることである。
▲２▼また、半導体チップの端部には溝（メサ）１７が作り込まれており、このメサ１７はＢＯＸ層１６の表面に達している。また、メサ１７の表面のＮ-層９には、その頂面部及び側面部ともにＰ層１８’がＮ-層９を封じるようなかたちで形成されている。
さらにその表面は、ＳｉＯ２層７により覆われている。
【００２５】
▲３▼上記のＳｉＯ２層７は、活性セル領域の各素片と半導体チップの最外端の領域との頂面の両肩を一部残して、コンタクト開口されていて、この開口部からアノード電極（Ａ）１２、カソード電極（Ｋ）１３がそれぞれＰ層１８、Ｎ+層１１に接続・取り出されている。
▲４▼Ｎ-／Ｐ-ＳＵＢ基板１９がさらにＢＯＸ層１６の下側にあって、この裏面にもＳＵＢ電極２０が取り付けられている。
【００２６】
▲５▼各々のアノード領域１８（Ｐ層接続部）とカソード領域１１（Ｎ+接続部）は、全領域（半導体チップの全面）に共通・均等な溝幅Ｗｍを挟んで、例えば図２のパターン配置例のような櫛型状に相対向するような形状の縞状セルとなっている。
なお、図２中の符号１２ａは、アノード（Ａ）電極パッドを、符号１３ａは、カソード（Ｋ）電極パッドのイメージを示している。
【００２７】
次に、上記第一の実施例で示したＰＮダイオードの製造方法を、図３〜図９を参照して説明する。
先ずステップ１では、ＳＯＩ基板１５のＮ-層９表面及びＮ-／Ｐ-基板１９表面（基板全体から見ると裏面側）が酸化される（図３）。
続いて、ステップ２では、周知のフォトリソグラフィ技術（Ｌ１）を用いてＮ-層９表面のＳｉＯ２膜７が一部開口される。これは、半導体チップ端部のメサ領域(図１参照)であって、チップスクライブ領域が含まれる領域である（図４）。
【００２８】
そして、チップ端部のＮ-層９が露出した部分のシリコン層がエッチング・オフ（除去）される。この時、エッチングのエンド・ポイントは、ＢＯＸ層１６表面に達したところであり、その時に若干のオーバーエッチを加えて、エッチングを停止する。
なお、エッチングはドライ・エッチングあるいはウエット・エッチングのいずれもが使用可能である。
【００２９】
さらに、メサ面の形状は図示のように斜めであっても、活性領域のメサと同様に垂直であっても良い。要は、後のＰ型不純物の導入手段を考慮してどちらかに決定すれば良い。つまり、斜めであれば、イオン注入等は注入し易い。もし垂直であれば斜めイオン注入等のプロセスを伴うことになる。
また、拡散法による不純物デポジション法であれば、表面反応でデポジションされるので、斜めであろうが垂直であろうが特に問題はない。
【００３０】
続いて、ステップ３では、周知のフォトリソグラフィ技術（Ｌ２）を用いて、Ｐ層形成部分が開口される。また、この時、チップ端部（周辺部）の肩の部分のＳｉＯ２膜も除去される。
次に、Ｐ層不純物が開口部より導入・熱処理される。この熱処理時に酸化性雰囲気を導入することにより、Ｐ層１８開口部表面にＳｉＯ２膜７が形成される（図５）。
【００３１】
続いて、ステップ４では、周知のフォトリソグラフィ技術（Ｌ３）の工程を経て、Ｎ+層１１形成部分が開口される（図６）。
なお、前記のフォトリソグラフィ技術（Ｌ２）及び本ステップ４のフォトリソグラフィ技術（Ｌ３）における開口寸法幅は、後のトレンチ開口寸法（Ｌ４）とリンクさせなければならない。
すなわち、開口部端部より外側のＳｉＯ２膜７直下では、該開口部に較べて、横方向拡散により不純物量が少ないので、この影響が少なくとも仕上がりのＰ層１８／Ｎ+層１１の表面濃度差として出ないように考慮する必要がある。
【００３２】
続いて、ステップ５では、周知のフォトリソグラフィ技術（Ｌ４）により、所定の開口予定部にトレンチ６が開口される（図７）。
ここで用いたフォトレジスト層は剥離・除去し、ＳｉＯ２膜７をマスクに、周知のドライエッチング技術によりトレンチ６が掘られる。このトレンチ６の深さは、Ｘｊｐ（Ｐ層深さ）、ＸｊＮ+（Ｎ+層深さ）との相互の位置関係を決定し、また、トレンチ６の底で、かつ、ＢＯＸ層１６上部の残ったＮ-層９厚さを決定することになるので、その深さは充分にコントロールされなければならない。
【００３３】
続いて、ステップ６では、トレンチ６の表面が酸化される（図８）。
なお、ドライエッチにより荒れたシリコン表面の平滑化が必要な場合、例えば後述の実施例におけるＭＯＳ  ＦＥＴ素子等の場合には、犠牲酸化工程が必要になるかも知れないが、通常、ＰＮ接合ダイオードの場合には、１回の酸化で済ませることができる。このトレンチ６の酸化工程により、該トレンチ６側壁部分に露出していたＰＮ接合が、完全にＳｉＯ２膜７で覆われることになるのは言うまでもない。
ところで、以上の工程を経た後に、トレンチの縦横の比率を変えた形状や採用するプロセス手法によっては、別途、素子の活性領域の表面を平坦化し、トレンチの凹部を埋め戻すように絶縁膜層で充填する必要のある場合も考えられる（特に図示せず）。
この点について若干説明を追加しておく。
先ず、実施例３，４のＭＯＳ  ＦＥＴ／ＩＧＢＴの場合は、ポリシリコン・ゲートを形成した後に、層間絶縁膜（第二の熱酸化膜あるいは、これに加えてＣＶＤ酸化膜を用いる。）を形成する工程が不可欠であるので、例えば層間絶縁膜をより厚く形成することにより、トレンチの凹部を充填する工程を兼用ないし併用することもできる。
かかる工程によれば、より厚い層間絶縁膜を素子表面全体に形成した後に、トレンチの凹部以外に堆積した余分な層間絶縁膜材を周知のドライエッチング技術を用いて素子表面全体を異方性エッチすれば良い。そのようにすることにより、トレンチの溝幅の大小（つまり、溝幅のメサ部は、内部のトレンチ部分よりもエッチングレイトがより速い）や堆積後の層間絶縁材の局所的な厚み差を利用して、素子表面が平坦化され必要部にのみ、層間絶縁材を残すことができる。
一方、実施例１，２のＰＮダイオードやＳＢＤにおいては、上記の層間絶縁膜の形成は必ずしも必要とはならないので、トレンチの凹部を充填したい場合は、別途、かかる工程が追加される必要がある。
しかし、この場合も上記のようなトレンチの凹部を埋め戻すように充填するための相対的に厚めな絶縁膜を形成する工程と、その後、ドライエッチングにより除去して素子表面を平坦化する工程とを追加することで、トレンチの凹部の必要部のみを絶縁膜層で充填することが可能である。
なお、トレンチの凹部を充填する充填材としては、ＣＶＤ酸化膜、シリコン酸化膜等も用いることができる。
以上、デバイスに要求される条件に応じてトレンチの凹部を充填する工程を経た後に、次のコンタクト開口・電極形成の工程にと続く。
【００３４】
そこで、ステップ７では、Ｐ層１８、Ｎ+層１１及び最外周部のＰ層１８’の頂面が、フォトリソグラフィ技術（Ｌ５）により開口される（図９）。
次に、スパッタ、Ｅ-ガン法等の真空蒸着法により、所望の電極メタル金属、例えばアルミニウムが基板全面に蒸着され、続くメタル開口のフォトリソグラフィ技術（Ｌ６）工程（図示せず）を経て電極メタル２１がパターニングされる。さらに、基板裏面にも電極（ＳＵＢ）メタル２０が形成され、図１及び図２に示したＰＮ接合ダイオードが完成する。
なお、本発明の実施例に示したようなデバイス、しかも高耐圧を意図したデバイスにおいては、図１及び図２に示すように、デバイスの表面にアノード（Ａ）電極及びカソード（Ｋ）電極が櫛歯状に相互に入り組んで近接して配置されている。
かかる構造で、高電圧がＡ−Ｋ両電極間に印加された場合、空気中での放電が発生する虞がある。
例えば、空気中での放電に関連してＧ１〜Ｇ４のデバイス構造を見ると、トレンチの幅が１６μｍである。この電極間に、一例としてＶＲ＝３２０（Ｖ）を印加したとすれば、空気中でこの電極間に加わる電界強度は、Ｅair＝２×１０５（（Ｖ／ｃｍ）にも達し、放電が起こり易くなると考えられる。
その対策のために、またデバイスの組立後、該デバイスを長期の過酷な運転使用中に、外部からの水分の浸入や汚染からデバイスを保護するためにも、これらデバイスの電極上面を、安定性があり、かつ、誘電率（ε）の大きい最終保護膜、例えばＣＶＤ酸化膜、窒化膜、ポリイミド膜等で覆うことが不可欠となる。かかる場合にはその工程を追加してデバイスを完成させる。
【００３５】
次に、本発明の第二の実施例の製造方法につき、前記図３〜図５及び図１０〜１２を参照して説明する。
この実施例のデバイスは、ＰＮ接合ダイオードではなく、ＳＢＤあるいはＰＮ接合ダイオードとＳＢＤの混在デバイスの例である。
なお、ＰＮ接合ダイオードと略同一の共通プロセスよりデバイスを製作することができるが、異なっているのは次の２点である。
【００３６】
▲１▼図５のステップ３のＬ２工程において開口するＰ層パターンの平面形状の差である。
すなわち、第二の実施例のデバイスでは、図１０に示すように、アノード領域１８の一部に、Ｎ-層９が一主面上に露出され、この部分をショットキー・バリア面として使用するので、Ｐ層１８の、例えば中央の部分がくり抜かれるように開口する点である。
【００３７】
▲２▼ＰＮ接合ダイオードであれば、いきなり電極メタルを蒸着すれば良いが、ＳＢＤであるので、図１１に示すように、その前にバリアメタルを蒸着しておく工程が追加される点（図１１）。
なお、このバリアメタルは電極メタルと同時にエッチング・パターンニングすることが可能であるので、通常は追加のフォトリソグラフィ工程（Ｌ６）を伴うことはないと思われる（図１２参照）。
以上の２点の差のみがある工程を経て最終的に図１２に示したＳＢＤデバイスが完成する。
【００３８】
次に、本発明の第三及び第四の実施例について説明する。
この第三及び第四の実施例のデバイスは、ＭＯＳ  ＦＥＴとＩＧＢＴである。
図１３〜図１７にその製造プロセスを示した。
▲１▼まず、第三の実施例のＭＯＳ  ＦＥＴでは、図３〜図５の工程に加えて、図１３〜図１７の工程を経て素子が完成する。
中でも、図１５及び図１６に示したゲート・酸化→ポリシリコン電極形成→ポリシリコン表面酸化までの工程が特徴的である。
もっとも、ゲート・酸化工程は、図８におけるトレンチ酸化工程に似通ってはいるが、この時形成されるゲート酸化膜に近いシリコン表面の移動度の良否が問題となるので、前述のような犠牲酸化の工程が追加される可能性はある。
【００３９】
次に、ＭＯＳ  ＦＥＴでは、Ｐ層１８ａとＮ+層１１の接合深さ（Ｘｊｐ−ＸｊＮ+）が、チャネル長（Ｌ）を与えるので、また、その時の残ったＰ層１８ａが、チャネル濃度を決定するので、Ｐ層１８ａ、Ｎ+層１１の濃度もまた、充分にコントロールされることが必要となることは言うまでもない。
そして、ＰＮ接合ダイオードのアノードとなるＰ層１８の場合には単一のＰ層１８のみであるが、ＭＯＳ  ＦＥＴの場合には、ＰＢ層１８ａとＮ+ソース層１１が形成されることになるので、ＰＢ層１８ａオープン（Ｌ２）（図５参照）とＮ+ソースオープン（Ｌ３）（図１３参照）の平面パターン形状の相互関係を特に注意する必要がある。
【００４０】
しかし、いずれにしても、図５、図１３及び図１４のステップを経て、Ｐ層１８ａ／Ｎ+層１１／トレンチ６溝の相互依存関係が決まり、図１５及び図１６の工程を経て図１７のＭＯＳ  ＦＥＴデバイスが完成する。
【００４１】
次に、第四の実施例のデバイスは、ＩＧＢＴである。
ＩＧＢＴデバイスは、ＭＯＳ  ＦＥＴのＮ+層１１のドレイン相当部にＰ層コレクタが形成されていれば良いから、図５のステップにおけるＰＢ層１８ａ形成パターンと、図１３のステップにおけるＮ+エミッタ層１１ａ形成パターンのみを、その平面形状についてＩＧＢＴ用に変更すれば、ＭＯＳ  ＦＥＴと殆ど同じプロセス、図１４〜図１７に示したプロセスを経て製作することができる。
【００４２】
図１８（ａ）は、第三、第四の実施例のＭＯＳ  ＦＥＴ及びＩＧＢＴの平面配置パターンを示すイメージ図である。
図において、▲１▼Ｄ／Ｃは、ドレイン電極又はコレクタ電極２３、▲２▼Ｇは、ゲート電極２４、▲３▼Ｓ／Ｅは、ソース電極又はエミッタ電極２５のパッドを示している。
また、基板の裏面には、ＳＵＢ電極２０が設けられいる（同図（ｂ）参照）。
【００４３】
図１８（ｂ）は、第三及び第四の実施例におけるデバイスのゲート構造断面図である。
図において、ゲート電極（Ｇ）２４のアルミニウム（Ａｌ）はＰ型層１８ａの島上にあるが、該Ｐ型層１８ａとはポリシリコン層２２により絶縁されている。そして、該ポリシリコン層２２とゲート電極（Ｇ）とは、開口部を通して接続されている。
【００４４】
次に、シミュレーションにより、本発明の優れた点を説明する。
図１９は、本発明のデバイスのシミュレーション領域図である。
なお、以下では第一の実施例のＰＮ接合ダイオードを代表構造としてシミュレーションする。
【００４５】
図１９において、シミュレーション領域の横幅は１２μｍ、トレンチ６幅（Ｗｔｒ）が１６μｍから４μｍに、図５２の場合に較べて縮小されている。ＷＰ,ＷＮ+も同じく横幅４μｍである。また、トレンチ６下部のＮ-層９の残り厚みも４μｍである。さらに、Ｎ-層９下部にあるＢＯＸ層１６も４μｍ厚（ｄｂｏｘ）であり、Ｎ-ＳＵＢ基板１９の厚さも同じく４μｍとしてある。
【００４６】
以上、重要な寸法となる各パラメータの寸法を全て４μｍとした場合を基本形としてシミュレーションを行う。
したがって、特に断りがない限り、これらの寸法は全て４μｍである。
なお、トレンチ６の内部は（４μｍ□寸法）、ＳｉＯ２膜７が充填されているものとして扱われ、計算が進められる。
以後、合計２５種類の構造について、各パラメータを種々想定し、シミュレーション計算を行い、その時に得られる逆方向耐圧（ＶＲ）がとうなるかを調査する。
上記のパラメータの値及び得られたＶＲの値を表２に示す。
また、図２０に図１９のＬ３ライン沿いの濃度プロファイルを示す。
【００４７】
【表２】
2004207418.tif 000004
【００４８】
上記の基本構造は、表２中のSim.No.Ａ１に相当する。
図２１には、Sim.No.Ａ１の構造、すなわち、基板電位がアノード電位に固定された時の電位分布を示している。そして図２２には、Sim.No.Ｂ１の構造、すなわち基板電位がカソード電位に固定された時の各々の基本形における電位分布が示されている。
【００４９】
図２１では、ＳＵＢ電極の電位がアノード電極（Ａ）電位であるため、シリコンバルク中ではトレンチ６の左右に対して、略対称に電位線が分布していることが分かる。また、ＢＯＸ層１６内では１７〜１８本の電位線（５Ｖ／本×１７〜１８≒９０Ｖ）が含まれていて、この部分で相当の電位を担っている。その分、シリコンバルク中で負担する電位が少なくて済むことになる。
【００５０】
それに対して、図２２では、ＳＵＢ電極の電位がカソード電位となるので、図示のような電位分布をとる。この分布では電位線が、ＰＮ接合付近で多数本存在していて大変に込み合っている。トレンチ６を中心に対して左右のバランスが悪く、左側に多くの電位線が偏っていることが分かる。そして、ＢＯＸ層１６内での電位負担も図では電位線にして１１本程度と、相当少なくなってしまう分、シリコンバルク中での電位負担が大きい。
すなわち、どうしてもシリコンバルク中での電界強度が高くなってしまうことが予想される。
【００５１】
図２３には、図１９におけるＬ３ライン沿いの電位分布図を、図２４には、同じくＬ３ラインに沿いの電界分布を示した。
表１のＢ１構造ではＰＮ接合での電界が２．０×１０５（Ｖ／ｃｍ）と高い。また、右方向に進むに従って電界強度が段々と下がっている。
これに対して、図１のＡ１構造ではＰＮ接合付近の電界も１．４×１０５（Ｖ／ｃｍ）程度と低く、Ｎ-層相当領域、及びカソード下部領域でも電界の丘、あるいはＥ≒１．５×１０５（Ｖ／ｃｍ）程度のピークを有している。
【００５２】
その結果、Ｂ１構造とＡ１構造とで、図２５中に示すような耐圧の差が生じることになる。
すなわち、Ａ１構造では、ＶＲ＝２３６Ｖが得られているのに対して、Ｂ１構造では、ＶＲ＝１７６Ｖ程度しか得られていない。
かかるＢ１構造に較べてＡ１構造は、かなり良さそう思えるが、表１及び図５８に示した理想的平行平板階段型のＰＮ接合では、ρ＝９Ω・ｃｍに対して、ＶＢＯ≒４３５Ｖが得られる筈で、これに対しては、Ａ１＝２３６／４３５＝５４．２（％）、Ｂ１＝１７６／４３５＝４０．５（％）と、まだまだ遥かに本発明の目標には及ばない。
すなわち、表２中に示したトレンチ深さ（ｄｔｒ），ＢＯＸ層の厚み（ｄｂｏｘ），トレンチ下部のＮ-層の厚み（ｄＮ-），Ｎ-層の比抵抗（ρＮ-），Ｐ層の深さ（Ｘｊｐ），Ｎ+層の深さ（ＸｊＮ+）の各パラメータのうちのどれかを適宜変更することで、最適条件を探す、あるいはそれに近づけるための作業が必要である。
そこで、Sim．No．Ａ１〜Sim．No．Ｇ４までの調査を行ったので、表２に示した結果を参照して以下に詳述する。
【００５３】
図２７には、Ｘｊｐを図２６に示すごとく２μｍ→４μｍ→８μｍにと深くした場合に得られる耐圧を示した。
また、図２８にはＸｊＮ+の深さが深くなればなる程、耐圧（ＶＲ）が低下する傾向を示すグラフを示した。しかもここでは、ＳＵＢ電極をアノード／カソードのいずれに固定する場合においても、その傾向があることが分かる。
【００５４】
以上より、Ｘｊｐ，ＸｊＮ+のいずれもが深くすることは耐圧の向上に寄与しない。つまり、トレンチ６の深さのほぼ中間にＸｊｐ，ＸｊＮ+を有している方が有利であると考えられる。
図３４にＸｊｐを、２μｍ、４μｍ、８μｍに変えた時のＬ３ライン沿いの電界分布を示した。これによればＸｊｐを深くすればする程、電界のピークがより右側に移動し、かつ、そのピーク値も高くなっている。
【００５５】
続いて、図２９中には、トレンチ幅（Ｗｔｒ）を２μｍ→４μｍ→８μｍ→１６μｍにと変えた時のＶＲ値がプロットされている。
言うまでもなくトレンチの幅Ｗｔｒ以外の部分は、全て図１９に同じ寸法である。トレンチの幅Ｗｔｒが増大すると、得られるＶＲが増大することは図５１の従来技術に示されているが、本発明者等の計算結果もまた、それを裏付けることとなった。
【００５６】
その原因は、図３５を見れば一目瞭然である。
すなわち、Ｗｔｒ＝８μｍであるＤ１構造の方が、Ｗｔｒ＝２μｍであるＤ２構造よりもデバイスのあらゆる場所で常に電界強度が低くなっていることが分かる。
なお、Ａ−Ｋ間の印加電位は、共通のＶＲ＝１６０Ｖが印加される。
つまり、デバイスのあらゆる場所で、Ｗｔｒを増大すると、電界強度を下がるのであれば、ＶＲはＷｔｒの増大とともに、図２９に示したような耐圧の増大を示すこととなる。
【００５７】
因みに、この時、表１及び図５８に示した理想的ＶＢＯ（ρ＝９Ω・ｃｍ時）の４３５Ｖに較べＷｔｒ＝２μｍ、４μｍ、８μｍ、１６μｍでの各ＶＲ＝２０１，２３６，２７５，３０４Ｖは、各々４６．２（％）、５４．３（％）、６３．２（％）、６９．９（％）程度のブレーク・ダウン電圧が得られることになる。
しかし、まだまだこれでは改善の余地がある。
そして、Ｗｔｒを増大させることは、デバイスの単位面積あたりの集積度、あるいは電流密度を下げることになるので、耐圧を優先するか、電流密度を優先するかの二者択一も考慮しなければならない。
【００５８】
続いて、図３０には、ＢＯＸ層１６の厚み（ｄＢＯＸ）を変えた場合のＶＲの値をプロットしている。
つまり、ｄＢＯＸ＝２μｍ（Ｃ２構造），４μｍ（Ａ１構造），８μｍ（Ｃ１構造）の場合のＶＲの比較である。これは図２１にも示した電位分布を参照すれば容易に理解できる傾向である。
すなわち、ｄＢＯＸが厚くなればなる程、ＢＯＸ層１６中で負担する電位線の数が増え、シリコンバルク中での分担電圧が結果的に下がるので、より耐圧（ＶＢ）が出やすくなるのである。
ただし、商業ベースでのｄＢＯＸ厚の最大値は、約４μｍであることが知られている。厚ければ厚いにことしたことはないが、製造上の限界が存在することもまた事実である。
【００５９】
続いて、図３１中には、ｄＮ-（トレンチ下部Ｎ-層９の厚み）を変化させた時のＶＲの値をプロットした。
ｄＮ-の値が２μｍ→４μｍにと厚くするにつれ、僅かに耐圧が上昇（２２４Ｖ→２３６Ｖ）するが、ｄＮ-の値が８μｍになると、耐圧が僅かに下がり始め（→２３５Ｖ）、さらにｄＮ-の値が１２μｍ，１６μｍ厚とすることによって、耐圧（ＶＲ）が１６７Ｖ，１５８Ｖにとダウンしてしまう。つまり、ｄＮ-＝４μｍあたりが最も高い耐圧（ＶＲ）となる最適値を有しているらしいことが推察される。
【００６０】
その理由を、図３６を参照して説明する。
すなわち、ｄＮ-が８μｍを超えると、トレンチ６下部のＮ-層９のＲｅｓｕｒｆ効果が最早殆ど失われてくるために（中央の丸いピークがなくなる）、ＰＮ接合部の電界強度が非常に高くなってくる。
また、図３６における右側のＮ+層１１下部での電界のピーク値も非常に小さくなり、この部分での電位負担があまり期待できなくなっていることが分かる。
以上の結果、ｄＮ-層厚を４μｍよりも増大させることは、返って耐圧を下げてしまうことになる傾向を示すことが明確となった。
【００６１】
続いて、図３２中には、トレンチの深さ（ｄｔｒ）を変えた時のＶＲの値をプロットしている。
ｄｔｒ＝４μｍ→６μｍと増大（深く）することで、ＶＲ＝２３６Ｖ→２９０Ｖにと耐圧が増大している。つまり、ＰＮ接合付近の電界には大差がないが、トレンチ６が深く（Ｐ型層１８下部のＮ-層９の長さが長く）なった分、その部分での電位分担分が増える。したがって、Ｎ-層９のＲｅｓｕｒｆ領域とＮ+層１１下部の電界がその分下がる。今は、ＶＲ＝１６０Ｖが印加されているが、これがさらに高いＶＲとなると、その部分の電界が徐々に上昇するとしても、まだそこまで達してはおらず、余裕ができた分だけ、耐圧が上昇することになる。
なお、図３７にトレンチ６の深さ（ｄｔｒ）を、ｄｔｒ＝４μｍとｄｔｒ＝６μｍとに変えた時のＬ３ライン沿いの電界を比較した図を示す。
【００６２】
続いて、図３３中にはρＮ-（Ｎ-層の比抵抗）を変えた時のＶＲの値をプロットした。これによれば、ρＮ-＝１．２，２．５，５，９（Ω・ｃｍ）にと変えた時、ＶＲの値は、それぞれ９１Ｖ，３９８Ｖ，３３５Ｖ，３０４Ｖを示すという結果を得た。
なお、この時のトレンチ幅（Ｗｔｒ）は、Ｗｔｒ＝１６μｍを採用している。そして、この１６μｍの根拠としては、従来の縦型デバイスであれば、３００Ｖデバイスに用いるＮ-エピタキシャル層の仕様が９（Ω・ｃｍ）／２９μｍとしてあり、今、Ｌ３ライン沿いの長さがＷｔｒ＝１６μｍの時３０μｍの長さとなって、略近い値となるからである。
【００６３】
上記の耐圧対ρＮ-の結果によれば、ρ＝２．５（Ω・ｃｍ）／Ｗｔｒ＝１６μｍの時が最適値を示すということになり、従来の縦型デバイスに用いているρＮ-の９（Ω・ｃｍ）に較べ、遥かに小さいρＮ-の値、すなわち、高濃度のＮ-層の時が本発明のデバイスにおいては最適のρＮ-であるということになる。
また、小さいρＮ-が使用できるということは、ＶＦ特性等がより有利になるということになる。
【００６４】
それでは何故、そのようなことがことが起こるのか、図３８を参照しながらその理由を考察する。
先ず、図３９でカソード電極（Ｋ）１３と、ＢＯＸ層１６を挟んだ補助電極（Ｖ）２０にはマイナス（−）の電位が加わっている。これは、ＢＯＸ層１６の両端にコンデンサの電極が存在しているような姿となっている。
そこで、今、ＢＯＸ層１６よりも上側にあるＮ-層９の分担容量が上がれば、それに比例してＢＯＸ層１６及びＮ-基板１９側に分担容量が下がり、Ｑ＝ＣＶの式より、Ｑが一定であるので、こちらの電位分担分が上がる。つまり、Ｎ-層９側の電圧負担分が減るということになる。
【００６５】
図３８中に、ρＮ-＝５（Ω・ｃｍ）と９（Ω・ｃｍ）の場合のＬ３ライン沿いの電界分布を示した。低いρＮ-は、より空乏層が広がりにくく、すなわち、Ｃが高くなる分、Ｖが減る。
ＶＲ＝１６０Ｖ、及び３００Ｖの印加時にＮ+カソード側の電界が、結果的にρＮ-＝９（Ω・ｃｍ）の方が高くなる。この高いＥｍａｘ点が存在するために、デバイスがブレーク・ダウンすることになるが、その値は、ρＮ-が小さい方がより低くなる。
【００６６】
また、Ｐアノード側下部のＰＮ接合の電界は、ρＮ-＝５（Ω・ｃｍ）のρＮ-が小さい方が、より高いがＮ+カソード側下部の電界を上回ることはないので、特に問題とならない。
以上のような電界分布が発生する結果、図３３に示したようなρＮ-に対するＶＲの依存性が見られるようになり、ρＮ-＝２．５（Ω・ｃｍ）の方がρＮ-＝９（Ω・ｃｍ）よりも最適なρＮ-であるということになり、かつ、より高いＶＲが得られるという逆転現象が生じる。
なお、通常はρＮ-が高い方が高いＶＲが得られることが良く知られている。
【００６７】
また、上記ρＮ-＝２．５（Ω・ｃｍ）／Ｗｔｒ＝１６μｍで得られたＶＲ＝３９８Ｖの値は、表１及び図５８中に示した理想的ＶＢＯの値ρＮ-＝９（Ω・ｃｍ）で４３５Ｖの約９１．５（％）に相当し、ρＮ-＝２．５（Ω・ｃｍ）で１８０Ｖの約２２１％に相当するということが分かる。
つまり、本発明のデバイスにおいては、条件（構造パラメータ）をうまく選定することで、理想的ＶＢＯを上回るブレーク・ダウン電圧を実現することが可能であることが判明した。後は、Ｗｔｒの値と、得られる電流密度（集積度）のトレード・オフ関係から、最も良い値をデバイス設計において採用すれば良いこととなる。
【００６８】
ところで、本発明のデバイスの耐圧維持領域は、前述のように図１に示すような形状をしている。
半導体チップの内部にある縞セル部分のＰ層１８とは異なり、頂面のみならず、端面にもＰ層１８’が形成されている。
図１の形状では、端面のＰ層１８’部分を斜めのメサ面としているが、これは垂直であっても期待される効果は同じと言って良い。
要は、▲１▼Ｎ-層９となすＰＮ接合面が表面に露出していないこと、及び▲２▼基板がアノード電位となっているので、Ｎ-層９がこの基板のＮ-／Ｐ-ＳＵＢ層１９と近づかないことである。
【００６９】
すなわち、Ｎ-層９とＮ-／Ｐ-ＳＵＢ基板１９間には最大の印加電圧が加わるので、放電が起こり易い。この放電を起き難くするには、同電位のＰ層１８’がＮ-／Ｐ-ＳＵＢ基板１９に近い方がより安全である。
以上の理由より、Ｐ層１８’が頂面及び端面にあり、かつ、Ｎ-／Ｐ-ＳＵＢ基板１９とＮ-層９及びＰ層１８との間には、ＢＯＸ層１６（酸化膜厚＝２〜４μｍ）があり、また、Ｐ層１８’の表面にもＳｉＯ２膜７が存在するように、覆われているという図１に示したような形状がとられる。
【００７０】
さて、図４０に示すシミュレーション構造、すなわち、ここではＰ層１８の端面が垂直となっている。
かかる構造において、そのアノード・カソード電極１２，１３間に、ＶＲ＝３００Ｖの逆電圧を印加すると、図４１のような電位分布をとるようになる。これは、図２１に示した分布と殆ど同じである。異なっているのは左端の電位ラインが図２１では水平になっているのが、図４１では、ＰＮ接合に沿うように縦方向に曲げられ基板側の電位ラインと繋がるようになっている点のみである。
【００７１】
図４２には、図４０におけるＬ４ライン沿いの濃度プロファイルを示したが、Ｃｐｓ＝１×１０１８（１／ｃｍ３），ＣＳＮ＝１×１０１９（１／ｃｍ３）であり、これは図２０の濃度と共通である。
ここで、注目すべきはρの値である。すなわち、ρ＝２．５（Ω・ｃｍ），Ｎｄ＝１．８７×１０１５（１／ｃｍ３）であることに注目する。このような値であるにもかかわらず、図４３のように、電位は略直線的に（理想的に）上昇し、また、図４４のようにその電界もＰＮ接合の部分では、Ｅ≒２．２×１０５（Ｖ／ｃｍ）程度であるものの、中央部のＮ-層（メサの下部）での電界は、Ｅ＞１×１０５（Ｖ／ｃｍ）が維持され、Ｎ+層下部の電界もＥ≒１．５５×１０５（Ｖ／ｃｍ）のピークを有するように、うまく分散される結果、図４５中に示すようなＶＲ≒４００（Ｖ）もの耐圧を示す驚くべき結果となった。強調するが、ρ＝２．５（Ω・ｃｍ）においてである。
そして、このＶＲ≒４００（Ｖ）の値は、表２中のＧ３で得られたＶＲ＝３９８（Ｖ）に近いか、同等とみなすことができる。
【００７２】
以上より、図１中に示した、あるいは図４０中に示した耐圧維持領域をもって、表２中のＧ３により得られた耐圧にも充分耐え得る構造であることが立証できた。
加えて、ここに示した耐圧構造であれば、図３、図４のステップで示したメサエッチのプロセスは伴うものの、他は、半導体チップ中央部の活性セル領域群と共通のプロセスで製造することが可能であるので、特に製造コストを増大させるものではない。
そしてこのことによって、図１、図２及び図９に示した第一の実施例のＰＮ接合ダイオードが実現可能なデバイスであることも立証されたことになる。また、図１２に示した第二の実施例のＳＢＤが実現可能なデバイスであることも同様に立証されたことになる。
【００７３】
さて、次に第三の実施例及び第四の実施例のデバイスも実現可能なデバイスであることを立証する。
図４６中には、第三の実施例のデバイス（ＭＯＳ  ＦＥＴ）のシミュレーション領域を示す。ＸｊＮ+＝０．５μｍ、Ｘｊｐ＝２．０μｍであるので、チャネル長は、その差の１．５μｍ分である。また、ソース表面濃度（ＣＳＮ+Ｓ）、チャネル層濃度（ＣＣＨ）、ドレイン表面濃度（ＣＳＮ+Ｄ）は、各々ＣＳＮ+Ｓ＝１×１０１９（１／ｃｍ３）、ＣＣＨ＝６×１０１６（１／ｃｍ３）、ＣＳＮ+Ｄ＝１×１０１９（１／ｃｍ３）である（図４７参照）。
また、上記実施例のデバイスは、紙面の奥行きが１μｍ厚のデバイスである。
すなわち、チャネル幅（Ｗ）が、Ｗ＝１μｍのデバイスである。
【００７４】
図４８中には、第三の実施例のデバイスのしきい値電圧特性（ａｔ  ＶＤＳ＝１０Ｖ）を示す。
図４８より明らかのように、ゲート電圧（Ｖｇ）が、Ｖｇ≒６．５（Ｖ）よりＩＤＳが急に上昇している。
上記デバイスのＶＤＳ−ＩＤＳ特性を図４９に示す。
ゲート電圧（Ｖｇ）を６Ｖ，７Ｖ，８Ｖ，１０Ｖに替えた場合のＶＤＳ−ＩＤＳ特性の変化を示している。
【００７５】
以上により、第三の実施例のデバイスも、現実に動作可能なデバイスであることが立証された。そしてまた、Ｎ+ドレイン側をＰ層コレクタ構造で代用することにより、第三の実施例のデバイス（ＭＯＳ  ＦＥＴ）が、第四の実施例のデバイス（ＩＧＢＴ）として動作することもまた、周知の技術により明らかであるので、この点は立証するまでもない。
【００７６】
【発明の効果】
以上のように構成したので、Ｕダイオード構造のみの採用では、未だ充分な耐圧を得ることができないところ、本発明では理想的並行平面の階段型ＰＮ接合に近いか、それを上回る素子耐圧の実現が可能となり、今までにない画期的な効果を奏するものである。
【図面の簡単な説明】
【図１】本発明の第一の実施例を示すＰＮ接合ダイオードの平面形状をも示した構造断面図である。
【図２】上記ＰＮ接合ダイオードのパターン配置例を示す平面図である。
【図３】上記ＰＮ接合ダイオードを製作する場合の第一工程図である。
【図４】同じくその第二工程図である。
【図５】同じくその第三工程図である。
【図６】同じくその第四工程図である。
【図７】同じくその第五工程図である。
【図８】同じくその第六工程図である。
【図９】同じくその第六工程図である。
【図１０】本発明の第二の実施例であるＳＢＤあるいはＰＮ接合ダイオードとＳＢＤの混在デバイスを製作する場合の第四工程図である。
【図１１】同じくその第五工程図である。
【図１２】同じくその第六工程図である。
【図１３】本発明の第三及び第四の実施例におけるＭＯＳ  ＦＥＴ及びＩＧＢＴを製作する場合の第四工程図である。
【図１４】同じくその第五工程図である。
【図１５】同じくその第六工程図である。
【図１６】同じくその第七工程図である。
【図１７】同じくその第八工程図である。
【図１８】（ａ）は、上記第三及び第四の実施例におけるＭＯＳ  ＦＥＴ及びＩＧＢＴの平面配置パターンを示す模式図、（ｂ）は、上記実施例におけるゲート構造断面図である。
【図１９】本発明の第一の実施例におけるデバイスのシミュレーション領域図である。
【図２０】図１９におけるＬ３ライン沿いの濃度プロファイル図である。
【図２１】上記第一の実施例におけるデバイスで基板電極をアノード（Ａ）電位に固定した時の電位分布図である。
【図２２】上記デバイスで基板電位をカソード（Ｋ）電位に固定した時の電位分布図である。
【図２３】図１９におけるＬ３ライン沿いの電位分布図である。
【図２４】図１９におけるＬ３ライン沿いの電界分布図である。
【図２５】上記基板電極をアノード（Ａ）電位に固定した時と上記基板電位をカソード（Ｋ）電位に固定した時との耐圧波形を比較した図である。
【図２６】Ｐ層及びＮ+層の深さＸｊを変化させることを説明するためのシミュレーション構造図である。
【図２７】各構造で、Ｐ層の深さＸｊｐを２μｍ，４μｍ，８μｍと変化させた場合に得られる耐圧を比較した図である。
【図２８】各構造で、Ｎ+層の深さＸｊＮ+を２μｍ，４μｍ，８μｍと変化させた場合に得られる耐圧（ＶＲ）を比較した図である。
【図２９】第一の実施例におけるデバイスでトレンチ幅（Ｗｔｒ）を変化させた時の耐圧（ＶＲ）の値を示す図である。
【図３０】同じくそのＢＯＸ層の厚み（ｄＢＯＸ）を変化させた時のＶＲの値を示す図である。
【図３１】同じくそのトレンチ下部のＮ-層の厚み（ｄＮ-）を変化させた時の耐圧（ＶＲ）の値を示す図である。
【図３２】同じくそのトレンチの深さ（ｄｔｒ）を変化させた時のＶＲの値を示す図である。
【図３３】同じくそのＮ-層の比抵抗（ρＮ-）を変化させた時の耐圧（ＶＲ）の値を示す図である。
【図３４】同じくそのＰ層の深さ（Ｘｊｐ）を変化させた時のＬ３沿いの電界分布図である。
【図３５】第一の実施例におけるデバイスで、トレンチ幅（Ｗｔｒ）が２μｍ及び８μｍの時のＬ３ライン沿いの電界分布を比較した図である。
【図３６】同じくそのＮ-層の厚み（ｄＮ-）を変化させた時のＬ３ライン沿いの電界分布を比較した図である。
【図３７】同じくそのトレンチ深さ（ｄｔｒ）を変化させた時のＬ３ライン沿いの電界分布を比較した図である。
【図３８】同じくそのＮ-層の比抵抗（ρＮ-）を変化させた時のＬ３ライン沿いの電界分布を比較した図である。
【図３９】上記３８図における耐圧の相違が生じる理由を考察する場合に、当該デバイスへの電位の掛け方を説明するための概念図である。
【図４０】上記デバイスのおける耐圧維持領域構造の妥当性を証明するためのシミュレーション領域図である。
【図４１】上記構造を備えたデバイスの電位分布図である。
【図４２】上記図４０におけるＬ４ライン沿いの濃度プロファイル図である。
【図４３】同じくＬ４ライン沿いの電位分布図である。
【図４４】同じくＬ４ライン沿いの電界分布図である。
【図４５】上記構造を備えたデバイスの耐圧波形図である。
【図４６】本発明の第三の実施例のデバイスのシミュレーション領域図である。
【図４７】図４６におけるＬ５ライン沿いの濃度プロファイル図である。
【図４８】上記第三実施例おけるデバイスのしきい値電圧特性を示す図である。
【図４９】上記第三実施例におけるデバイスのＶＤＳ−ＩＤＳ特性を比較した図である。
【図５０】従来技術を示し、（ａ）は、一般的な横型ＰＮ接合ダイオードの構造図、（ｂ）は、「横型Ｕダイオード」の構造図である。
【図５１】上記「Ｕダイオード」におけるトレンチ深さ（ｄｔｒ）とトレンチ幅（Ｗｔｒ）を変化させた場合の耐圧（ＢＶｄｓｓ）を示す図である。
【図５２】上記デバイスのシミュレーション領域図である。
【図５３】上記デバイスのＰ+層、Ｎ+層に接続するアノード（Ａ）電極、カソード（Ｋ）電極間に、逆電圧（ＶＲ）＝１００Ｖを印加した時の電位分布図である。
【図５４】図５２におけるＬ１ライン沿いの濃度分布図である。
【図５５】図５３におけるＬ２ライン沿いの電位分布図である。
【図５６】同じくＬ２ライン沿いの電界分布図である。
【図５７】上記デバイスの耐圧波形を示す図である。
【図５８】上記デバイスのＮ-層の比抵抗ρ（Ω・ｃｍ）と耐圧（ＶＢＯ）との関係を示す図である。
【符号の説明】
１    素子
２    フィルドプレート
３    Ｕダイオード
４    ソース
５    ドレイン
６    トレンチ
７    ＳｉＯ２（膜）層
８    ＮＢＬ
９    Ｎ-層
１０  Ｐ+層
１１  Ｎ+層
１１ａ  Ｎ+エミッタ層
１２  アノード電極
１３  カソード電極
１４  Ｎ+基板
１５  ＳＯＩ基板
１６  ＢＯＸ層
１７  メサ（溝）
１８，１８’  Ｐ層
１９  Ｎ-／Ｐ-ＳＵＢ基板
２０  補助（ＳＵＢ）電極
２１  電極メタル
２２  ポリシリコン層
２３  ドレイン/コレクタ電極
２４  ゲート電極
２５  ソース／エミッタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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