(57)【要約】【課題】負荷電流が小さい場合でも高域ノイズの電源電圧変動除去比を改善するようにした安定化電源回路を提供する。【解決手段】この安定化電源回路は、ソース電極が電源に接続され、ドレイン電極が負荷に接続されたＰＭＯＳトランジスタ１３と、負荷１９への出力電圧ＶＯＵＴと基準電圧ＶＲＥＦとの誤差信号をフィードバックする第１のループと、電源電圧ＶＤＤの電圧変動をフィードバックする第２のループとを具備する。誤差信号に応じてＰＭＯＳトランジスタ１３のゲート電極を制御して、ＰＭＯＳトランジスタ１３のドレイン電極の電圧を一定に保持するために、第２のループをソース接地増幅器により構成するとともに、ソース接地増幅器の出力レベルにＤＣオフセットを持たせている。このＤＣオフセットは、例えばダイオード接続した第２のＭＯＳ型半導体素子と抵抗との直列回路によって構成される。【選択図】        図１
2004362250.tif 000002
【特許請求の範囲】
【請求項１】
ソース電極及びドレイン電極のいずれか一方が電源に接続され、他方が負荷に接続された第１のＭＯＳ型半導体素子と、前記負荷への出力電圧と基準電圧との誤差信号をフィードバックする第１のループと、前記電源の電圧変動をフィードバックする第２のループとを具備し、前記誤差信号に応じて前記第１のＭＯＳ型半導体素子のゲート電極を制御して、前記第１のＭＯＳ型半導体素子の前記負荷に接続された電極の電圧を一定に保持する安定化電源回路において、
前記第２のループをソース接地増幅器により構成するとともに、前記ソース接地増幅器の出力レベルにＤＣオフセットを持たせたことを特徴とする安定化電源回路。
【請求項２】
前記ＤＣオフセットは、ダイオード接続した第２のＭＯＳ型半導体素子と抵抗との直列回路によって構成したことを特徴とする請求項１記載の安定化電源回路。
【請求項３】
前記ＤＣオフセットは、ダイオード接続したＮＰＮトランジスタと抵抗との直列回路によって構成したことを特徴とする請求項１記載の安定化電源回路。
【請求項４】
前記ＤＣオフセットは、ダイオードと抵抗との直列回路によって構成したことを特徴とする請求項１記載の安定化電源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、安定化電源回路に関し、特に、高い電源電圧変動除去比（ＰＳＲＲ）を持つ安定化電源回路に関する。
【０００２】
【従来の技術】
図５は、従来の安定化電源回路を示すブロック図である。
この安定化電源回路は、電源端子１１にソース電極が接続され、ドレイン電極が出力端子１２に接続されたＰチャネルのＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ（以下、ＰＭＯＳトランジスタという。）１３、基準電圧（ＶＲＥＦ）を発生する基準電圧発生回路１４、２つの差動増幅器（Ｏｐ−ａｍｐ１，２）１５，１６、電源変動検出部１７、出力電圧検出部１８により構成され、出力端子１２と接地端子２０の間には負荷１９が接続されている。出力電圧検出部１８は抵抗により分圧された電圧を出力し、差動増幅器１５は出力電圧検出部１８で検出された電圧と基準電圧（ＶＲＥＦ）との誤差を増幅して出力する。差動増幅器１５の出力は差動増幅器１６の反転入力端子へ接続される。後述する特許文献１には、同様の回路が記載されている。
【０００３】
電源変動検出部１７では、電源電圧ＶＤＤへのノイズ混入によるＰＭＯＳトランジスタ１３のゲート−ソース電圧（Ｖｇｓ）の変動電圧を検出する。電源変動検出部１７の出力は差動増幅器１６の非反転入力端子へ接続される。差動増幅器１６では、差動増幅器１５で増幅された誤差信号と電源変動検出部１７で検出された信号が加算され、ＰＭＯＳトランジスタ１３のゲート信号として出力される。ここで、出力電圧検出部１８から差動増幅器１５と差動増幅器１６へのフィードバックループをメジャーループと言い、電源変動検出部１７から差動増幅器１６へのループをマイナーループと言う。
【０００４】
この安定化電源回路におけるメジャーループは、電源電圧ＶＤＤの比較的低域でのノイズによる電源電圧変動除去比に作用し、マイナーループは高域ノイズ（ここでは、２０ｋＨｚのあたり）の電源電圧変動除去比に作用するよう設計されている。
【０００５】
図６は、従来の安定化電源回路の具体的な回路構成を示す図である。分圧用の抵抗Ｒ１とＲ２は、図５の出力電圧検出部１８を構成している。また、ＰＭＯＳトランジスタ２１と抵抗Ｒ３からなるソース接地増幅器は、図５の電源変動検出部１７を構成している。ＰＭＯＳトランジスタ１３と２１はカレントミラーとなっており、ＰＭＯＳトランジスタ１３に比例した電流がＰＭＯＳトランジスタ２１にも流れる。通常、安定化電源回路は〜１５０ｍＡ程度のソース電流を流せるように設計されている。したがって、ＰＭＯＳトランジスタ１３に対してＰＭＯＳトランジスタ２１のサイズは非常に小さくなっており、少ない消費電流での動作を実現している。
【０００６】
【特許文献１】
特開２００１−１５９９２２号公報
【０００７】
【発明が解決しようとする課題】
従来の安定化電源回路では、上記のように、ＰＭＯＳトランジスタ２１には負荷電流に比例した電流が流れ、差動増幅器１６の非反転入力端子の電位は、このＰＭＯＳトランジスタ２１に流れる電流と抵抗Ｒ３とによって決まる。通常、負荷電流は０Ａ〜１５０ｍＡの範囲で変動するため、最大負荷電流時に差動増幅器１６の非反転入力端子の電位が大きくなり過ぎないように抵抗Ｒ３の抵抗値を設定する。
【０００８】
しかし、負荷電流が小さくなってくると、差動増幅器１６の非反転入力端子の電位が下がり、差動増幅器１６の同相入力範囲外となってしまい、マイナーループが効かなくなってしまう。その結果、負荷電流が小さいときには、高域ノイズの電源電圧変動除去比が低下するという問題があった。
【０００９】
この発明の目的は、負荷電流が小さい場合でも高域ノイズの電源電圧変動除去比を改善するようにした安定化電源回路を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は、上記目的を達成するために、ソース電極及びドレイン電極のいずれか一方が電源に接続され、他方が負荷に接続された第１のＭＯＳ型半導体素子と、前記負荷への出力電圧と基準電圧との誤差信号をフィードバックする第１のループと、前記電源の電圧変動をフィードバックする第２のループとを具備し、前記誤差信号に応じて前記第１のＭＯＳ型半導体素子のゲート電極を制御して、前記第１のＭＯＳ型半導体素子の前記負荷に接続された電極の電圧を一定に保持する安定化電源回路が提供される。この安定化電源回路は、前記第２のループをソース接地増幅器により構成するとともに、前記ソース接地増幅器の出力レベルにＤＣオフセットを持たせたものであり、前記ＤＣオフセットは、例えばダイオード接続した第２のＭＯＳ型半導体素子と抵抗との直列回路によって構成される。
【００１１】
この発明の安定化電源回路によれば、負荷電流が小さい場合でも、第２のループを構成するソース接地増幅器の非反転入力端子の電位を同相入力範囲内にとどめることができる。
【００１２】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
図１は、この発明の実施の形態に係る安定化電源回路を示すブロック図である。図１において、従来の安定化電源回路を示す図５と対応する部分については、同一の符号を付けてある。
【００１３】
この発明の安定化電源回路では、０Ａ〜１５０ｍＡの範囲で変動する負荷電流に対して、差動増幅器１６の非反転入力端子の電位が差動増幅器１６の同相入力範囲内にとどまるように、直流電源ＤＣＶが設けられている。この直流電源ＤＣＶにより、差動増幅器１６の非反転入力端子の電位にＤＣ的なオフセットを持たせている。ＤＣ的なオフセットを構成する具体的な手段としては、直流電源ＤＣＶに代えて、後述するＮチャネルのＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという。）、ＮＰＮトランジスタ、あるいはダイオード等と抵抗との直列回路が採用できる。
【００１４】
図２は、安定化電源回路の具体的構成の一例を示す回路図である。図中、ＮＭＯＳトランジスタ２２は、差動増幅器１６の非反転入力端子に対するＤＣオフセットを実現するために、抵抗Ｒ３と接地間でダイオード接続されている。
【００１５】
ここでは、出力端子１２に接続された負荷への電流が０Ａであっても、ＰＭＯＳトランジスタ１３から出力電圧検出部１８を構成する分圧用の抵抗Ｒ１，Ｒ２への電流は０にならない。そのため、ＰＭＯＳトランジスタ２１には負荷電流に比例した電流が流れる。しかも、この安定化電源回路の消費電流を抑えるために、抵抗Ｒ１，Ｒ２は高抵抗値であり、ＰＭＯＳトランジスタ２１に流れる電流値も小さい。
【００１６】
ＰＭＯＳトランジスタ２１に電流が流れると、ダイオード接続したＮＭＯＳトランジスタ２２のドレイン電位はＮＭＯＳトランジスタのしきい値電圧程度の電位となる。したがって、差動増幅器１６をＰＭＯＳトランジスタの差動増幅器として設計することによって、差動増幅器１６の同相入力範囲をＮＭＯＳトランジスタのしきい値電圧以下に設定することが比較的容易となる。
【００１７】
このように構成された安定化電源回路では、電源電圧ＶＤＤが上昇してＰＭＯＳトランジスタ２１のＶｇｓが大きくなった場合、ＰＭＯＳトランジスタ２１の電流が増加するため、抵抗Ｒ３とダイオード接続したＮＭＯＳトランジスタ２２からなるソース接地増幅器の出力電圧も上昇する。ソース接地増幅器により、差動増幅器１６の非反転入力端子の入力電圧が上昇し、差動増幅器１６の出力端子に接続されたＰＭＯＳトランジスタ１３のゲート電圧Ｖｇｓも上昇する。
【００１８】
また、逆に電源電圧ＶＤＤが下降してＰＭＯＳトランジスタ２１のＶｇｓが小さくなった場合には、ＰＭＯＳトランジスタ２１の電流は減少し、ソース接地増幅器の出力も下降する。したがって、ＰＭＯＳトランジスタ１３のゲート電圧Ｖｇｓも下降する。
【００１９】
その結果、上述した安定化電源回路において、ＰＭＯＳトランジスタ１３のゲート電圧Ｖｇｓを一定に保つような制御が働く。ダイオード接続されたＮＭＯＳトランジスタ２２によって、差動増幅器１６の非反転入力端子に対するＤＣオフセットが実現される。そして、これらの動作は全て同相入力範囲内で行われるので、負荷１９への出力電圧ＶＯＵＴは電源電圧ＶＤＤと基準電圧ＶＲＥＦとの誤差信号に対して正確なフィードバック制御が働くことで、高域周波数領域でも電源電圧変動除去率を改善できる。
【００２０】
図３は、ＮＰＮトランジスタを用いた安定化電源回路構成の一例を示す図である。図中、ＮＰＮトランジスタ２３は、図２のＭＯＳトランジスタ２２に代えて差動増幅器１６の非反転入力端子に対するＤＣオフセットを実現するために、抵抗Ｒ３と接地間でダイオード接続されている。
【００２１】
図４は、ダイオードを用いた安定化電源回路構成の一例を示す図である。ここでも図３と同様に、図２のＭＯＳトランジスタ２２に代えて、ダイオード２４と抵抗Ｒ３との直列回路によって差動増幅器１６に対するＤＣオフセットを構成している。
【００２２】
いずれの実施の形態でも、負荷電流が小さい場合に、差動増幅器１６の非反転入力端子の電位を同相入力範囲内へ入れられるため、軽負荷時の高域での電源変動除去率を改善することが可能となる。それと同時に、トランジスタ２１に流れる電流自体を小さくできるため、低消費電流化が可能となる。また、トランジスタ２１に流れる電流を小さくした分、抵抗Ｒ３を大きくできるので、ソース接地増幅器のゲインを大きくすることができ、さらに電源電圧変動除去率を改善することができる。
【００２３】
【発明の効果】
この発明によれば、高域ノイズの電源電圧変動除去比を改善するようにした安定化電源回路を提供できる。
【図面の簡単な説明】
【図１】この発明の実施の形態に係る安定化電源回路を示すブロック図である。
【図２】この発明のＤＣオフセットを備えた安定化電源回路の具体的構成の一例を示す図である。
【図３】ＮＰＮトランジスタを用いた安定化電源回路の具体的構成の一例を示す図である。
【図４】ダイオードを用いた安定化電源回路の具体的構成の一例を示す図である。
【図５】従来の安定化電源回路を示すブロック図である。
【図６】従来の安定化電源回路の具体的な回路構成を示す図である。
【符号の説明】
１１  電源端子
１２  出力端子
１３  ＰＭＯＳトランジスタ（第１のＭＯＳ型半導体素子）
１４  基準電圧発生回路
１５  第１の差動増幅器
１６  第２の差動増幅器
１７  電源変動検出部
１８  出力電圧検出部
Ｒ１，Ｒ２  分圧用の抵抗
ＤＣＶ  直流電源
１９  負荷
２０  接地端子
２１  ＰＭＯＳトランジスタ
２２  ＮＭＯＳトランジスタ（第２のＭＯＳ型半導体素子）
２３  ＮＰＮトランジスタ
２４  ダイオード
ＶＲＥＦ  基準電圧
【図１】
2004362250.tif 000003
【図２】
2004362250.tif 000004
【図３】
2004362250.tif 000005
【図４】
2004362250.tif 000006
【図５】
2004362250.tif 000007
【図６】
2004362250.tif 000008