(57)【要約】【課題】底面に複数の電極パッドがアレイ状に配列された半導体パッケージ及びデカップリングコンデンサが設けられた半導体集積回路において、半導体パッケージの製造後においてもデカップリングコンデンサの特性を変更することが可能な半導体集積回路を提供する。【解決手段】半導体集積回路１に、ＬＳＩパッケージ２を設け、ＬＳＩパッケージ２の底面２ａの中央部に夫々複数の電源配線用接続ビアライン１０及びグランド配線用接続ビアライン１１を設け、ＬＳＩパッケージ２の外部に電源プレーン１３及びグランドプレーン１４からなるデカップリングコンデンサ６を設ける。電源配線用接続ビアライン１０及びグランド配線用接続ビアライン１１は相互に隣り合うようにマトリクス状に配列する。電源プレーン１３の開口部１３ａにはグランド配線用接続ビアライン１１を挿通させ、グランドプレーン１４の開口部１４ａには電源用電極パッド３を挿通させる。【選択図】　図１
2004006513.tif 000002
【特許請求の範囲】
【請求項１】
その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、及び前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極を有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサと、前記電源プレーンに接続された電源用電極パッドと、前記グランドプレーンに接続されたグランド用電極パッドと、を有することを特徴とする半導体集積回路。
【請求項２】
その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極、並びに前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサを有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源プレーンに接続された電源用電極パッドと、前記半導体パッケージの外部に設けられ前記グランドプレーンに接続されたグランド用電極パッドと、を有し、前記デカップリングコンデンサの外面が前記半導体パッケージの外面の一部をなしていることを特徴とする半導体集積回路。
【請求項３】
前記電源プレーンが前記グランド電極又は前記グランド用電極パッドを挿通させる開口部を有し、前記グランドプレーンが前記電源電極又は前記電源用電極パッドを挿通させる開口部を有することを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記グランド電極及び前記電源電極が相互に隣り合うようにマトリクス状に配列されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記電源プレーンが相互に絶縁された複数の部分に分割されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記プリント基板の第２の面の周辺部に設けられ前記半導体チップの信号端子に接続された信号電極と、この信号電極に接続された信号用電極パッドと、を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路。
【請求項７】
プリント配線基板本体と、このプリント配線基板本体に実装された半導体集積回路と、を有し、この半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、及び前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極を有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサと、前記電源プレーンに接続された電源用電極パッドと、前記グランドプレーンに接続されたグランド用電極パッドと、を有することを特徴とするプリント配線基板。
【請求項８】
プリント配線基板本体と、このプリント配線基板本体に実装された半導体集積回路と、を有し、この半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極、並びに前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサを有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源プレーンに接続された電源用電極パッドと、前記半導体パッケージの外部に設けられ前記グランドプレーンに接続されたグランド用電極パッドと、を有し、前記デカップリングコンデンサの外面が前記半導体パッケージの外面の一部をなしていることを特徴とするプリント配線基板。
【請求項９】
プリント配線基板を有し、このプリント配線基板は、プリント配線基板本体と、このプリント配線基板本体に実装された半導体集積回路と、を有し、この半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、及び前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極を有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサと、前記電源プレーンに接続された電源用電極パッドと、前記グランドプレーンに接続されたグランド用電極パッドと、を有することを特徴とする電子機器。
【請求項１０】
プリント配線基板を有し、このプリント配線基板は、プリント配線基板本体と、このプリント配線基板本体に実装された半導体集積回路と、を有し、この半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極、並びに前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサを有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源プレーンに接続された電源用電極パッドと、前記半導体パッケージの外部に設けられ前記グランドプレーンに接続されたグランド用電極パッドと、を有し、前記デカップリングコンデンサの外面が前記半導体パッケージの外面の一部をなしていることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、底面にアレイ状に配列された複数の電極パッドを有する半導体集積回路、この半導体集積回路が実装されたプリント配線基板、及びこのプリント配線基板を備えた電子機器に関し、特に、電磁波放射ノイズの低減を図った半導体集積回路装置、プリント配線基板及び電子機器に関する。
【０００２】
【従来の技術】
半導体集積回路においては、プリント基板にＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄｃｉｒｃｕｉｔ：大規模集積回路）等の半導体チップが搭載され、この半導体チップ及びプリント基板が半導体パッケージとして１つのパッケージ内に収納され、この半導体パッケージの底面に、半導体チップに電源電位を供給するための電源用電極パッドと、この半導体チップを外部回路側の接地電位（グランド）に接続するためのグランド用電極パッドとが設けられている。
【０００３】
近時、半導体集積回路の回路規模が益々大きくなってきており、それに伴い、半導体集積回路と外部回路との接続に必要なピンの数も増大している。このため、底面に複数の電極パッドがアレイ状に配置された半導体集積回路が開発されている。電極パッドには、電源に接続される電源用電極パッド、グランドに接続されるグランド用電極パッド及び信号の入出力を行う信号用電極パッドがある。
【０００４】
従来、このような半導体集積回路における電源用電極パッド及びグランド用電極パッドの配置は、半導体集積回路の回路設計の容易性及び出力信号用の出力バッファの許容電流値等を考慮して決定されており、電源用電極パッドとグランド用電極パッドとの相対的な位置関係については特に考慮されていなかった。
【０００５】
一方、電源配線又はグランド配線を伝搬して半導体チップに入力される電流ノイズ、及び半導体集積回路がその動作に伴って放射する電磁波放射ノイズを低減するために、プリント配線基板にデカップリングコンデンサを設ける技術が知られている。しかしながら、上述の電極パッドがアレイ状に配列された半導体集積回路をプリント配線基板に実装すると、半導体集積回路における電源用電極パッド及びグランド用電極パッドの配設位置が半導体集積回路の都合だけで予め決められているために、プリント配線基板の配線パターンによっては、プリント配線基板に配置されるデカップリングコンデンサの位置が半導体集積回路の電源用電極パッド及びグランド用電極パッドから遠くなったり、他の配線パターンと干渉したりする。このため、電源用電極パッド及びグランド用電極パッドの幾何学的配置をデカップリングコンデンサに接続するために適当な配置とすることができず、個々の電源用電極パッド及びグランド用電極パッドに対して夫々デカップリングコンデンサを設けることが困難になるという問題点がある。このため、最近のＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：中央処理装置）及びマイクロプロセッサに代表されるように、動作周波数の高速化が著しく進んだ半導体集積回路においては、これらのアレイ状電極パッドを有する半導体集積回路を実装したプリント配線基板及びこのプリント配線基板を搭載した電子機器からの電磁波放射ノイズが増大するという問題点がある。この結果、各国で規制されている不要輻射ノイズの規格を取得できなくなる。
【０００６】
この問題点を解決するために、特開２０００−３０７００５号公報においては、半導体パッケージの底面に複数の接続用電極パッドがアレイ状に配置された半導体集積回路において、半導体パッケージに収納されている複数のグランド用電極パッドと複数の電源用電極パッドとを、前記半導体パッケージの底面の中央部に集中して且つ相互に対向するように配置し、これらをスルーホールを介して直接デカップリングコンデンサに接続する技術が開示されている。特開２０００−３０７００５号公報には、これにより、この半導体集積回路から放射される電磁波放射ノイズを低減できると記載されている。
【０００７】
また、特開２００１−４４５９１号公報及び特開２００１−２８４４８３号公報には、半導体パッケージ内の配線基板内にデカップリングコンデンサを設け、電源ビアと接地ビアとを相互に隣り合うように格子状に配列し、前記デカップリングコンデンサを前記電源ビアを介して半導体チップの電源端子に接続すると共に、前記デカップリングコンデンサを前記接地ビアを介して接地端子に接続する技術が開示されている。特開２００１−４４５９１号公報には、これにより、電源ビアに電流が流れることにより発生する磁界と、接地ビアに電流が流れることにより発生する磁界とが相互に打ち消しあい、半導体チップとデカップリングコンデンサとの間のインダクタンスが減少し、デカップリングコンデンサがノイズを効率的に吸収すると記載されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上述の従来の技術には以下に示すような問題点がある。特開２０００−３０７００５号公報に開示された技術においては、その表面に半導体チップが搭載された配線基板の裏面にデカップリングコンデンサが形成されている。また、特開２００１−４４５９１号公報及び特開２００１−２８４４８３号公報に開示された技術においては、デカップリングコンデンサが半導体パッケージ内の配線基板に内蔵されている。このため、これらの従来の技術においては、この半導体パッケージをパッケージングした後に、デカップリングコンデンサの特性を変更することができないという問題点がある。このため、この半導体集積回路は使用用途が限定されてしまい、汎用性が乏しい。
【０００９】
本発明はかかる問題点に鑑みてなされたものであって、底面に複数の電極パッドがアレイ状に配列された半導体パッケージ及びデカップリングコンデンサが設けられた半導体集積回路において、半導体パッケージの製造後においてもデカップリングコンデンサの特性を変更することが可能な半導体集積回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係る半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、及び前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極を有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサと、前記電源プレーンに接続された電源用電極パッドと、前記グランドプレーンに接続されたグランド用電極パッドと、を有することを特徴とする。
【００１１】
本発明においては、プリント基板の電源電極及びグランド電極を、プリント基板の第２の面の中央部に集中的に配置することにより、全ての電源電極及びグランド電極をデカップリングコンデンサに接続することができる。また、電源電極及びグランド電極とデカップリングコンデンサとの間の配線長さを短くすることができる。これにより、デカップリングコンデンサがノイズを効果的に吸収し、半導体集積回路の不要電磁波の放射を低減することができる。また、デカップリングコンデンサが半導体パッケージの外部に設けられているため、半導体パッケージを作製した後に、デカップリングコンデンサの特性を調整することができる。
【００１２】
本発明に係る他の半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極、並びに前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサを有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源プレーンに接続された電源用電極パッドと、前記半導体パッケージの外部に設けられ前記グランドプレーンに接続されたグランド用電極パッドと、を有し、前記デカップリングコンデンサの外面が前記半導体パッケージの外面の一部をなしていることを特徴とする。
【００１３】
本発明においては、プリント基板の電源電極及びグランド電極を、プリント基板の第２の面の中央部に集中的に配置することにより、全ての電源電極及びグランド電極をデカップリングコンデンサに接続することができる。また、電源電極及びグランド電極とデカップリングコンデンサとの間の配線長さを短くすることができる。これにより、デカップリングコンデンサがノイズを効果的に吸収し、半導体集積回路の不要電磁波の放射を低減することができる。また、デカップリングコンデンサの外面が半導体パッケージの外面の一部をなしているため、半導体パッケージを作製した後に、デカップリングコンデンサの特性を調整することができる。
【００１４】
また、前記電源プレーンが前記グランド電極又は前記グランド用電極パッドを挿通させる開口部を有し、前記グランドプレーンが前記電源電極又は前記電源用電極パッドを挿通させる開口部を有することが好ましい。これにより、電源電極と電源プレーンとの間の配線長をより一層短くすることができると共に、グランド電極とグランドプレーンとの間の配線長をより一層短くすることができる。
【００１５】
更に、前記グランド電極及び前記電源電極が相互に隣り合うようにマトリクス状に配列されていることが好ましい。これにより、半導体チップの電源電極と電源用電極パッドとの間の配線から発生する磁界と、半導体チップのグランド電極とグランド用電極パッドとの間の配線から発生する磁界とが相互に打ち消し合う。この結果、これらの配線のインダクタンスが低減し、デカップリングコンデンサが効果的にノイズを吸収することができる。
【００１６】
更にまた、前記電源プレーンが相互に絶縁された複数の部分に分割されていることが好ましい。これにより、半導体チップに複数の種類の電源電位を印加することができる。
【００１７】
本発明に係るプリント配線基板は、プリント配線基板本体と、このプリント配線基板本体に実装された半導体集積回路と、を有し、この半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、及び前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極を有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサと、前記電源プレーンに接続された電源用電極パッドと、前記グランドプレーンに接続されたグランド用電極パッドと、を有することを特徴とする。
【００１８】
本発明に係る他のプリント配線基板は、プリント配線基板本体と、このプリント配線基板本体に実装された半導体集積回路と、を有し、この半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極、並びに前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサを有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源プレーンに接続された電源用電極パッドと、前記半導体パッケージの外部に設けられ前記グランドプレーンに接続されたグランド用電極パッドと、を有し、前記デカップリングコンデンサの外面が前記半導体パッケージの外面の一部をなしていることを特徴とする。
【００１９】
本発明に係る電子機器は、プリント配線基板を有し、このプリント配線基板は、プリント配線基板本体と、このプリント配線基板本体に実装された半導体集積回路と、を有し、この半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、及び前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極を有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサと、前記電源プレーンに接続された電源用電極パッドと、前記グランドプレーンに接続されたグランド用電極パッドと、を有することを特徴とする。
【００２０】
本発明に係る他の電子機器は、プリント配線基板を有し、このプリント配線基板は、プリント配線基板本体と、このプリント配線基板本体に実装された半導体集積回路と、を有し、この半導体集積回路は、その内部にプリント基板、このプリント基板の第１の面に搭載された半導体チップ、前記プリント基板の第２の面の中央部に設けられ前記半導体チップの電源端子に接続された電源電極、前記第２の面の中央部に設けられ前記半導体チップのグランド端子に接続されたグランド電極、並びに前記電源電極に接続された電源プレーン及び前記グランド電極に接続されたグランドプレーンにより構成されたデカップリングコンデンサを有する半導体パッケージと、この半導体パッケージの外部に設けられ前記電源プレーンに接続された電源用電極パッドと、前記半導体パッケージの外部に設けられ前記グランドプレーンに接続されたグランド用電極パッドと、を有し、前記デカップリングコンデンサの外面が前記半導体パッケージの外面の一部をなしていることを特徴とする。
【００２１】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施例について説明する。図１は本実施例に係る半導体集積回路を示す断面図であり、図２はその平面図である。図３は本実施例に係る半導体集積回路に設けられたデカップリングキャパシタを示す斜視図であり、図４はその断面図である。また、図５（ａ）及び（ｂ）は夫々本実施例に係る半導体集積回路の電源プレーン及びグランドプレーンを示す平面図である。
【００２２】
図１に示すように、本実施例に係る半導体集積回路１には、半導体パッケージとしてのＬＳＩパッケージ２が設けられている。また、このＬＳＩパッケージ２の底面２ａには、夫々複数の電源用電極パッド３、グランド用電極パッド４及び信号用電極パッド５が設けられている。電源用電極パッド３は、外部の電源配線（図示せず）に接続されてＬＳＩパッケージ２に電源電位を供給するものである。グランド用電極パッド４は、外部の接地配線に接続されて、ＬＳＩパッケージ２に接地電位（図示せず）を供給するものである。信号用電極パッド５は、外部の回路（図示せず）との間で信号の入出力を行うものである。更に、ＬＳＩパッケージ２の底面２ａの中央部には、ＬＳＩパッケージ２、電源用電極パッド３及びグランド用電極パッド４に接続されたデカップリングコンデンサ６が設けられている。
【００２３】
ＬＳＩパッケージ２の内部には、プリント基板７が設けられており、プリント基板７の表面７ａには配線（図示せず）がプリントされている。そして、プリント基板７の表面７ａには、複数の半田バンプ８を介して、ＬＳＩコアチップ９が搭載されている。ＬＳＩコアチップ９は、例えば、シリコン基板の表面にＬＳＩ等が形成されたものである。ＬＳＩコアチップ９の裏面には、夫々複数の電源電極（図示せず）、グランド電極（図示せず）及び信号電極（図示せず）が設けられており、半田バンプ８を介してプリント基板７の配線に接続されている。プリント基板７の裏面７ｂには、電源配線用接続ビアライン１０、グランド配線用接続ビアライン１１及び信号配線用接続ビアライン１２が夫々複数個設けられている。各電源配線用接続ビアライン１０はＬＳＩコアチップ９の電源電極に接続され、各グランド配線用接続ビアライン１１はＬＳＩコアチップ９のグランド電極に接続され、各信号配線用接続ビアライン１２はＬＳＩコアチップ９の信号電極に接続されている。電源配線用接続ビアライン１０及びグランド配線用接続ビアライン１１は、プリント基板７の裏面７ｂの中央部に配置されており、相互に隣り合うようにマトリクス状に規則正しく配列されている。一方、信号配線用接続ビアライン１２はプリント基板７の裏面７ｂの周辺部に、電源配線用接続ビアライン１０及びグランド配線用接続ビアライン１１が配置されている領域を囲むように配列されている。
【００２４】
図２に示すように、電源用電極パッド３及びグランド用電極パッド４は、ＬＳＩパッケージ２の底面２ａの中央部２ｃに配置されており、相互に隣り合うようにマトリクス状に規則正しく配列されている。この中央部２ｃは、ＬＳＩパッケージ２の外部においてデカップリングコンデンサ６が配置されている領域に相当する領域である。また、信号用電極パッド５は、ＬＳＩパッケージ２の底面２ａの周辺部２ｄに配列されている。なお、便宜上、図２並びに後述する図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）においては、電源用電極パッド３は内部に縦縞が描かれた丸で示し、グランドパッド電極パッド４及びグランド配線用接続ビアライン１１は黒丸（●）で示し、信号用電極パッド５は白丸（○）で示す。また、図２、図５（ａ）及び（ｂ）、図６（ａ）及び（ｂ）においては、電源用電極パッド３及びグランドパッド４が合計で４行×４列しか示されていないが、電源用電極パッド３及びグランドパッド４はこれよりも少なく又は多く設けられていてもよい。信号用電極パッド５についても同様である。
【００２５】
図３、図４並びに図５（ａ）及び（ｂ）に示すように、デカップリングコンデンサ６においては、電源プレーン１３及びグランドプレーン１４がＬＳＩパッケージ２の底面２ａ（図１参照）に平行に設けられている。電源プレーン１３及びグランドプレーン１４の形状は矩形状の板状であり、相互に略同形状である。また、両者は相互に絶縁されている。更に、電源プレーン１３には複数の開口部１３ａが形成されており、グランドプレーン１４には複数の開口部１４ａが形成されている。
【００２６】
また、電源プレーン１３の上面には電源配線用接続ビアライン１０が接続されており、電源プレーン１３の下面には電源用電極パッド３が接続されており、電源配線用接続ビアライン１０の軸は電源用電極パッド３の軸と一致している。電源プレーン１３の表面において電源用電極パッド３及び開口部１３ａは相互に隣り合うようにマトリクス状に配列されている。そして、電源プレーン１３の開口部１３ａにはグランド配線用接続ビアライン１１が挿通されている。即ち、開口部１３ａは、グランド配線用接続ビアライン１１を電源プレーン１３に接触させないためのクリアランスとなっている。
【００２７】
同様に、グランドプレーン１４の上面にはグランド配線用接続ビアライン１１が接続されており、電源プレーン１４の下面にはグランド用電極パッド４が接続されており、グランド配線用接続ビアライン１１の軸はグランド用電極パッド４の軸と一致している。グランドプレーン１４の表面においてグランド用電極パッド４及び開口部１４ａは、相互に隣り合うようにマトリクス状に配列されている。そして、グランドプレーン１４の開口部１４ａには電源用電極パッド３が挿通されている。即ち、開口部１４ａは、電源用電極パッド３をグランドプレーン１４に接触させないためのクリアランスとなっている。
【００２８】
なお、本実施例においては、電源プレーン１３が上側、即ち、ＬＳＩパッケージ２に近い側に設けられ、グランドプレーン１４が下側、即ち、ＬＳＩパッケージ２と共に電源プレーン１３を挟む位置に設けられているが、電源プレーン１３とグランドプレーン１４との位置関係は、この逆であってもよい。その場合は、電源プレーン１３の開口部１３ａにはグランド用電極パッド４が挿通され、グランドプレーン１４の開口部１４ａには電源配線用接続ビアライン１０が挿通される。
【００２９】
また、一般に平行平板型コンデンサの容量Ｃは、絶縁体の比誘電率をεｒ、真空の誘電率：ε０、電極（プレーン）の幅をＷ、電極（プレーン）の長さをＬ、電極（プレーン）間の間隔をＤとすると、下記数式１により表される。本実施例のデカップリングコンデンサ６（図２参照）の場合には、上下の電極、即ち電源プレーン１３及びグランドプレーン１４に複数の開口部が形成されており、実効的な電極の面積が、開口部が設けられていない平行平板型コンデンサよりも小さい。このため、デカップリングコンデンサ６の容量は、下記数式１で表される容量よりも小さくなる。
【００３０】
【数１】
2004006513.tif 000003
【００３１】
また、半導体集積回路１をプリント配線基板本体（図示せず）に実装することにより、プリント配線基板を形成することができる。更に、このプリント配線基板は、各種の電子機器に搭載することができる。
【００３２】
次に、図１及び図３を参照して、本実施例に係る半導体集積回路１の動作について説明する。半導体集積回路１においては、外部の電源配線より、電源用電極パッド３、電源プレーン１３、電源配線用接続ビアライン１０、プリント基板７、半田バンプ８を介して、ＬＳＩコアチップ９に電源電位が供給されると共に、外部の接地配線より、グランド用電極パッド４、グランドプレーン１４、グランド配線用接続ビアライン１１、プリント基板７、半田バンプ８を介して、ＬＳＩコアチップ９に接地電位が供給される。また、外部回路より、信号用電極パッド５、信号配線用接続ビアライン１２、プリント基板７、半田バンプ８を介して、ＬＳＩコアチップ９に信号が入力される。これにより、ＬＳＩコアチップ９が作動し、所定の演算等を行い、半田バンプ８、プリント基板７、信号配線用接続ビアライン１２及び信号用電極パッド５を介して、信号を出力する。このとき、電源プレーン１３及びグランドプレーン１４からなるデカップリングコンデンサ６が、電源配線又はグランド配線を伝搬するノイズを効果的に吸収し、ＬＳＩコアチップ９の動作を安定させる。また、半導体集積回路１からの電磁波放射ノイズの放射を抑制する。
【００３３】
本実施例においては、電源配線用接続ビアライン１０及びグランド配線用接続ビアライン１１を、プリント基板７の裏面７ｂの中央部に集中的に配置することにより、全ての電源配線用接続ビアライン１０及びグランド配線用接続ビアライン１１をデカップリングコンデンサ６に接続することができる。また、電源配線用接続ビアライン１０及びグランド配線用接続ビアライン１１を相互に隣り合うようにマトリクス状に配列することにより、電源配線用接続ビアライン１０が発生する磁界とグランド配線用接続ビアライン１１が発生する磁界とを相互に打ち消し合わせ、インダクタンスを低減することができる。
【００３４】
更にまた、電源プレーン１３に開口部１３ａを形成し、この開口部１３ａにグランド配線用接続ビアライン１１を挿通し、グランドプレーン１４に開口部１４ａを形成し、この開口部１４ａに電源用電極パッド３を挿通することにより、プリント基板７と電源用電極パッド３との間の配線長さ及びプリント基板７とグランド用電極パッド４との間の配線長さを短くすることができる。これにより、これらの配線のインダクタンスをより一層低減することができる。この結果、デカップリングコンデンサ６が電源配線又はグランド配線を伝搬するノイズを効果的に吸収し、半導体集積回路１を安定的に作動させると共に、半導体集積回路１から放射される電磁波放射ノイズの放射量を低減することができる。これにより、半導体集積回路１が実装されたプリント配線基板及びこのプリント配線基板が搭載された電子機器から放射される電磁波放射ノイズの放射量も低減することができる。
【００３５】
また、半導体集積回路１においては、デカップリングコンデンサ６がＬＳＩパッケージ２の外部に設けられているため、ＬＳＩパッケージ２を作製した後で、デカップリングコンデンサ６の特性を調整することができる。これにより、ＬＳＩパッケージ２を汎用的な仕様で作製した後で、デカップリングコンデンサ６の特性を使用用途に応じて調整することにより、種々の用途に適用可能な半導体集積回路を低コストで製造することができる。例えば、電源プレーン１３とグランドプレーン１４との間隔Ｄ（図３参照）を大きくすることにより、前記数式１より、デカップリングコンデンサ６の容量を小さくすることができる。これにより、デカップリングコンデンサ６並びに電源配線用接続ビアライン１０、電源用電極パッド３、グランド配線用接続ビアライン１１及びグランド用電極パッド４のインダクタンスにより形成されるＬＣ直列共振回路の共振周波数が高周波側に移動する。この結果、周波数がこの共振周波数より低く共振を起こさない周波数領域が高域側に拡大され、高周波領域において電源配線又はグランド配線を伝搬するノイズを有効に抑制することができる。
【００３６】
更に、本実施例においては、ＬＳＩパッケージ２の外部にデカップリングコンデンサ６を設けることにより、デカップリングコンデンサ６から電源用電極パッド３及びグランド用電極パッド４までの配線の長さを短くすることができる。これにより、デカップリングコンデンサ６から電源用電極パッド３及びグランド用電極パッド４までの配線のインダクタンスを低減することができ、デカップリングコンデンサに付随する残留インダクタンスを小さくすることができる。この結果、デカップリングコンデンサが効率的にノイズを吸収することができる。なお、前記配線の長さは、デカップリングコンデンサの厚さ、即ち、電源プレーンとグランドプレーンとの間隔に依存する。
【００３７】
次に、本発明の第２の実施例について説明する。図６（ａ）及び（ｂ）は夫々本実施例に係る半導体集積回路の電源プレーン及びグランドプレーンを示す平面図であり、ＬＳＩパッケージの底面に垂直な方向から見た図である。本実施例に係る半導体集積回路においては、電源プレーン２３が上側、即ち、ＬＳＩパッケージに近い側に設けられ、グランドプレーン２４が下側、即ち、ＬＳＩパッケージと共に電源プレーン２３を挟む位置に設けられているが、電源プレーン２３とグランドプレーン２４との位置関係は、この逆であってもよい。
【００３８】
図６（ａ）に示すように、電源プレーン２３は、３つの部分２３ｂ、２３ｃ及び２３ｄに分割されており、各部分間はスリット２５となっている。部分２３ｂ、２３ｃ及び２３ｄは相互に絶縁されている。また、部分２３ｂ乃至２３ｄには開口部２３ａが形成されており、この開口部２３ａにはグランド配線用接続ビアライン１１が挿通されている。更に、電源プレーン２３には電源用電極パッド３が接続されている。図６（ｂ）に示すように、グランドプレーン２４の構成は、前述の第１の実施例におけるグランドプレーン１４（図５（ｂ）参照）の構成と同じである。本実施例における上記以外の構成は、前述の第１の実施例に係る半導体集積回路１におけるデカップリングコンデンサ６以外の構成と同じである。
【００３９】
本実施例においては、電源プレーン２３が、３つの部分２３ｂ、２３ｃ、２３ｄに分割されているため、ＬＳＩコアチップに３種類の電源電圧を印加することができる。このため、ＬＳＩコアチップとして、３種類の相互に異なる電源電圧を必要とする電子部品を使用することができる。本実施例における上記以外の効果は、前述の第１の実施例の効果と同様である。
【００４０】
なお、本実施例においては電源プレーン２３を３つの部分に分割する例を示したが、電源プレーンを分割する数は２又は４以上であってもよい。また、グランドプレーンを複数の部分に分割して、ＬＳＩコアチップに複数種類の相互に異なる基準電位を供給できるようにしてもよい。
【００４１】
次に、本発明の第３の実施例について説明する。図７は本発明の第３の実施例に係る半導体集積回路を示す断面図である。なお、図７において、前述の第１の実施例に係る半導体集積回路１（図１参照）の構成要素と同じ構成要素には同じ符号を付し、その詳細な説明を省略する。図７に示すように、本実施例に係る半導体集積回路３１においては、ＬＳＩパッケージ３２が設けられており、このＬＳＩパッケージ３２の底面３２ａの中央部には、凹部３２ｂが形成されている。そして、この凹部３２ｂ内にデカップリングコンデンサ６が収納されている。これにより、デカップリングコンデンサ６がＬＳＩパッケージ２の内部に設けられ、デカップリングコンデンサ６の外面は、ＬＳＩパッケージ２の外面の一部を構成している。即ち、デカップリングコンデンサ６はＬＳＩパッケージ２の外面に露出している。本実施例における上記以外の構成は、前述の第１の実施例と同様である。
【００４２】
本実施例においては、デカップリングコンデンサ６がＬＳＩパッケージ２の内部に配置されているため、前述の第１の実施例と比較して、プリント基板７とデカップリングコンデンサ６との間の距離が短くなり、この間の配線のインダクタンスが減少する。これにより、半導体集積回路３１、この半導体集積回路３１を搭載したプリント配線基板及びこのプリント配線基板を搭載した電子機器からの電磁波放射ノイズをより一層低減することができる。また、半導体集積回路３１と周辺に配置された部品との間の配線を、高密度且つ容易に行えるため、プリント配線基板の高密度化を図ることができ、電子機器の小型軽量化を実現することができる。
【００４３】
更に、デカップリングコンデンサ６はＬＳＩパッケージ２の外面に露出しているため、ＬＳＩパッケージ２を作製後、仕様用途に応じてデカップリングコンデンサ６の特性を調整することができる。本実施例における上記以外の効果は、前述の第１の実施例における効果と同様である。
【００４４】
なお、上述の各実施例において、半導体集積回路の電源用電極パッド３、グランド用電極パッド４及び信号用電極パッド５の数は、図１乃至図７に図示された数に限定されない。また、グランド用電極パッド及び電源用電極パッドの位置が図示された例と入れ替っても差し支えなく、用途に応じて変更することができる。更に、グランド用電極パッド及び電源用電極パッドは、相互に隣り合うように、中抜け状又は渦巻き状に配列されていてもよい。
【００４５】
【発明の効果】
以上詳述したように、本発明によれば、底面に複数の電極パッドがアレイ状に配列された半導体パッケージを有する半導体集積回路において、半導体パッケージの外部にデカップリングコンデンサを設けることにより、半導体パッケージの製造後においてもデカップリングコンデンサの特性を変更することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体集積回路を示す断面図である。
【図２】本実施例に係る半導体集積回路を示す平面図である。
【図３】本実施例に係る半導体集積回路に設けられたデカップリングキャパシタを示す斜視図である。
【図４】本実施例に係る半導体集積回路に設けられたデカップリングキャパシタを示す断面図である。
【図５】（ａ）及び（ｂ）は夫々本実施例に係る半導体集積回路のグランドプレーン及び電源プレーンを示す平面図である。
【図６】（ａ）及び（ｂ）は夫々本発明の第２の実施例に係る半導体集積回路の電源プレーン及びグランドプレーンを示す平面図である。
【図７】本発明の第３の実施例に係る半導体集積回路を示す断面図である。
【符号の説明】
１；半導体集積回路
２；ＬＳＩパッケージ
２ａ；底面
２ｃ；中央部
２ｄ；周辺部
３；電源用電極パッド
４；グランド用電極パッド
５；信号用電極パッド
６；デカップリングコンデンサ
７；プリント基板
７ａ；表面
７ｂ；裏面
８；半田バンプ
９；ＬＳＩコアチップ
１０；電源配線用接続ビアライン
１１；グランド配線用接続ビアライン
１２；信号配線用接続ビアライン
１３；電源プレーン
１３ａ；開口部
１４；グランドプレーン
１４ａ；開口部
２３；電源プレーン
２３ａ；開口部
２３ｂ、２３ｃ、２３ｄ；部分
２４；グランドプレーン
２５；スリット
３１；半導体集積回路
３２；ＬＳＩパッケージ
３２ａ；底面
３２ｂ；凹部
Ｄ；電極（プレーン）間の間隔
Ｌ；電極（プレーン）の長さ
Ｗ；電極（プレーン）の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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