(57)【要約】【課題】ＭＣＭ製品の開発コストの低減、および開発ＴＡＴの短縮を図ることのできる技術を提供する。【解決手段】バスのビット幅が変更されて機能が変わらないチップ１２Ａ，１２Ｂの信号端子は、ＭＣＭ基板１１に形成された配線１５によって他の信号端子と接続し、機能が変わるチップ１２Ａ，１２Ｂの信号端子はＭＣＭ基板１１に形成された配線１５によって接続せずに、たとえばＭＣＭ基板１１が外部接続端子を介して実装されるユーザ基板２４の配線２６によって他の信号端子と接続する。【選択図】　　　図７
2004014575.tif 000002
【特許請求の範囲】
【請求項１】
汎用メモリがそれぞれに形成された複数個の半導体チップをその主面に実装する第１の基板を有し、
前記複数個の半導体チップに形成された汎用メモリのなかに、バスのビット幅が変更できる機能を備えた汎用メモリを少なくとも１つ含み、
前記バスのビット幅の変更に伴い前記複数個の半導体チップの機能が変わる信号端子は、前記第１の基板に形成された配線によって他の信号端子と結線されないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記バスのビット幅の変更に伴い前記複数個の半導体チップの機能が変わらない信号端子は、前記第１の基板に形成された配線によって他の信号端子と結線されることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、前記第１の基板は、外部接続端子を介して第２の基板に実装されており、前記バスのビット幅の変更に伴い前記複数個の半導体チップの機能が変わる信号端子は、前記第１の基板に形成された配線および前記外部接続端子を介して前記第２の基板に形成された配線に接続され、前記第２の基板に形成された配線によって他の信号端子と結線されることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置であって、前記第２の基板に形成される配線の設計変更により、前記複数個の半導体チップの信号端子の機能が変更されることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置であって、前記複数個の半導体チップにそれぞれ形成された汎用メモリは、種類の異なる汎用メモリを含むことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、前記複数個の半導体チップにそれぞれ形成された汎用メモリは、ＤＲＡＭまたはフラッシュメモリであり、前記フラッシュメモリにおいてバスのビット幅が変更されることを特徴とする半導体装置。
【請求項７】
請求項１記載の半導体装置であって、さらに前記第１の基板の主面にはカスタムロジックが形成された半導体チップが実装されており、カスタムロジックが形成された前記半導体チップの主面に形成されたボンディングパッドと前記第１の基板に形成されたボンディングパッドとは複数本のボンディングワイヤによって接続され、汎用メモリがそれぞれに形成された前記複数個の半導体チップは、それらの主面に形成された複数個のバンプを介して前記第１の基板に搭載されることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、カスタムロジックが形成された前記半導体チップは、汎用メモリがそれぞれに形成された前記複数個の半導体チップの上面に配置されることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置であって、カスタムロジックが形成された前記半導体チップは、汎用メモリがそれぞれに形成された前記複数個の半導体チップと並べて前記第１の基板の主面上に配置されることを特徴とする半導体装置。
【請求項１０】
汎用メモリがそれぞれに形成された複数個の半導体チップをその主面に実装する第１の基板を有し、
前記第１の基板の主面にはカスタムロジックが形成された半導体チップが実装されており、カスタムロジックが形成された前記半導体チップの主面に形成されたボンディングパッドと前記第１の基板に形成されたボンディングパッドとは複数本のボンディングワイヤによって接続され、汎用メモリがそれぞれに形成された前記複数個の半導体チップは、それらの主面に形成された複数個のバンプを介して前記第１の基板に搭載され、
前記カスタムロジックと前記汎用メモリとは前記第１の基板に形成された配線によって接続されないことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、１個のパッケージの中に複数個の半導体チップを搭載したマルチチップモジュール（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ：以下、ＭＣＭと記す）に適用して有効な技術に関する。
【０００２】
【従来の技術】
磁気ディスク装置に代わって、フラッシュメモリを使用した半導体ディスク装置は、磁気ディスク装置のような機械的な可動部分がないため、物理的な衝撃による誤動作や故障が発生しにくい。また、装置としてのサイズも小さくなる、磁気ディスク装置よりも高速にデータのリード／ライトアクセスを行うことができる等の利点を有している。
【０００３】
この半導体ディスク装置は、従来は、複数のフラッシュメモリと、これを制御するコントローラとを含むメモリボード、あるいはメモリカードとして実現されていた。この場合、複数のフラッシュメモリはそれぞれ別個のパッケージングされたＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ）として実現され、またコントローラも１個のパッケージングされたＬＳＩとして実現される。このため、部品数が多い半導体ディスク装置には、コンパクト化が困難であるという問題があった。
【０００４】
そこで、フラッシュメモリを用いた半導体ディスク装置では、たとえば複数のフラッシュメモリとコントローラとをパッケージング前の複数のベアＬＳＩチップの状態で基板に表面実装するＭＣＭが適用されている。たとえば特開平１１−８６５４６号公報には、ロジックチップとメモリチップとを別々に製造したものを、１つのパッケージ内に並列に搭載して１パッケージ化する技術が開示されている。
【０００５】
【発明が解決しようとする課題】
本発明者らは、主な適用対象製品として各種携帯電話、各種携帯情報端末等への組み込みに適した半導体装置を検討した。この半導体装置は、たとえば複数個の汎用メモリとカスタムロジックを含むＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ：中央演算処理装置）とで構成され、ＭＣＭに搭載される。ＣＰＵは各種用途向け対応として品種が多くあり、またセキュリティ対策として仕様の更新頻度が高いことが予想されることから、新規のパッケージ製品の開発期間を短くして、ＭＣＭ製品のコスト低減を図ることが重視されている。
【０００６】
そこで、本発明者らは、汎用メモリがそれぞれに形成された複数個の半導体チップ（以下、単にチップという）をＭＣＭ基板の主面上にフリップチップ方式によって実装し、さらにＣＰＵが形成されたチップを上記複数個のメモリチップの上に積層し、ワイヤボンディング方式によって実装したＭＣＭを開発した。すなわち複数個の汎用メモリの信号端子同士はＭＣＭ基板内の配線で接続し、ＣＰＵの信号端子はＭＣＭ基板内の配線で接続せずに、ＭＣＭ基板が搭載されるユーザ基板において汎用メモリの信号端子と接続させる。
【０００７】
これにより、ＣＰＵを他のＣＰＵにチップ交換した場合、ＭＣＭ基板内の配線を再設計せずに、ＭＣＭ基板が搭載されるユーザ基板の仕様変更のみで製品化することができるので、フリップチップ方式とワイヤボンディング方式とを併用した上記実装方式は、ＭＣＭ製品のＣＰＵ多品種展開において、開発コストの低減、開発ＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ：素材投入から製品出荷までに要する時間）の短縮には有利である。
【０００８】
しかしながら、汎用メモリにおいて、たとえばメモリデータバス幅または容量が変更となった場合、類似したインターフェイス回路を有するにもかかわらずＭＣＭ基板内の配線を再設計する必要がある。このため、メモリバス幅を展開するＭＣＭ製品においては、未だ開発コストの増加や開発期間の長期化などの問題が残されている。
【０００９】
本発明の目的は、ＭＣＭ製品の開発コストの低減および開発ＴＡＴの短縮を図ることのできる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、汎用メモリがそれぞれに形成された複数個のチップをその主面に実装するＭＣＭ基板を有し、複数個のチップに形成された汎用メモリのなかに、バスのビット幅が変更できる機能を備えた汎用メモリを少なくとも１つ含み、バスのビット幅の変更に伴い複数個のチップの機能が変わらない信号端子は、ＭＣＭ基板に形成された配線によって他の信号端子と結線され、複数個のチップの機能が変わる信号端子は、ＭＣＭ基板に形成された配線によって他の信号端子と結線せずに、たとえばＭＣＭ基板が外部接続端子を介して実装されたユーザ基板に形成された配線によって他の信号端子と結線するものである。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
図１に、本発明の一実施形態であるシステムメモリモジュールの回路図および外部端子名、図２に、このシステムメモリモジュールの外部端子のピン配置およびピン座標を示し、表１〜表３に、各外部端子に割り付けた機能をまとめる。
【００１５】
システムメモリモジュール１は、２つの６４ＭｂｉｔシンクロナスＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）２ａ，２ｂと、１つの３２Ｍｂｉｔフラッシュメモリ３とから構成され、図１には、これらメモリが１６ｂｉｔのバスを介してデータの入出力を行う場合の回路図を示している。
【００１６】
たとえばシンクロナスＤＲＡＭ２ａ，２ｂにおけるＣＳ１，ＣＳ２はチップ選択信号端子、ＲＡＳは行アドレスストローブ信号端子、ＣＡＳはアドレスストローブ信号端子、ＷＥ−ＳＤは書き込みイネーブル信号端子、ＤＱＭＵ，ＤＱＭＬはデータ入出力マスク信号端子、ＣＬＫはクロック入力信号端子、ＣＫＥ１，ＣＫＥ２はクロックイネーブル信号端子、ＳＤ−ＤＧ１５はデータ入出力信号端子である。
【００１７】
また、フラッシュメモリ３におけるＣＥはチップイネーブル信号端子、ＯＥは出力イネーブル信号端子、ＷＥ−Ｆは書き込みイネーブル信号端子、ＲＥＳＥＴはリセット信号端子、ＢＹＴＥはバスモード選択信号端子、ＷＰ／ＡＣＣは書き込み保護／プログラムアクセレレーション信号端子、ＲＤＹ／ＢＵＳＹはレディー／ビジィ信号端子、Ａ１４〜Ａ２０はアドレス入力信号端子、ＤＱ１５／Ａ−１はデータ入出力／アドレス入力信号端子である。
【００１８】
また、シンクロナスＤＲＡＭ２ａおよびフラッシュメモリ３に共通のＡ０〜Ａ１３はアドレス入力信号端子、ＤＱ０〜ＤＱ１４はデータ入出力信号端子である。
【００１９】
【表１】
2004014575.tif 000003
【００２０】
【表２】
2004014575.tif 000004
【００２１】
【表３】
2004014575.tif 000005
【００２２】
フラッシュメモリ３のＢＹＴＥ端子は、フラッシュメモリ３のバスのビット幅を、たとえば８ｂｉｔまたは１６ｂｉｔに選択する信号端子であり、ＢＹＴＥ端子に入力する信号によってバスのビット幅を変更することが可能である。たとえばＢＹＴＥ端子に“Ｈｉｇｈ”（たとえば電源電圧（Ｖｃｃ））が入力された場合は、１６ｂｉｔのバスが選択され、“Ｌｏｗ”（たとえば接地電圧（ＧＮＤ））が入力された場合は、８ｂｉｔのバスが選択される。この場合、それぞれのビット幅に応じて信号端子の一部、たとえばデータ入出力信号端子の機能が変更される。
【００２３】
次に、フラッシュメモリにおけるバスのビット幅に応じて機能が変更される信号端子について図３および図４を用いて説明する。図３は、本発明の一実施形態である１６ｂｉｔのバスを介してフラッシュメモリをアクセスする場合のＭＣＭの回路図、図４は、本発明の一実施形態である８ｂｉｔのバスを介してフラッシュメモリをアクセスする場合のＭＣＭの回路図である。また、表４に、フラッシュメモリのバスのビット幅を１６ｂｉｔとしたＭＣＭまたは８ｂｉｔとしたＭＣＭにおいて変更される結線をまとめる。
【００２４】
ＭＣＭ４は、前記図１に示した２つの６４ＭｂｉｔシンクロナスＤＲＡＭ２ａ，２ｂと１つの３２Ｍｂｉｔフラッシュメモリ３とからなるシステムメモリモジュール１、およびカスタムロジックからなるＣＰＵ５によって構成される。
【００２５】
【表４】
2004014575.tif 000006
【００２６】
フラッシュメモリ３のバスのビット幅を変更することにより、シンクロナスＤＲＡＭ２ａおよびフラッシュメモリ３のデータ入出力信号端子の一部（ＤＱ８〜ＤＱ１５，ＤＱ１５／Ａ−１）の機能が変わる。１６ｂｉｔのバスでは、シンクロナスＤＲＡＭ２ａおよびフラッシュメモリ３のＤＱ０〜ＤＱ１５のデータ入出力信号端子が、ＣＰＵ５のＤ０〜Ｄ１５のデータ入出力信号端子に接続される（図３）。
【００２７】
これに対して、８ｂｉｔのバスでは、シンクロナスＤＲＡＭ２ａのＤＱ０〜ＤＱ１５のデータ入出力信号端子はＣＰＵ５のＤ０〜Ｄ１５のデータ入出力信号端子に接続されるものの、フラッシュメモリ３のＤＱ８〜ＤＱ１４のデータ入出力信号端子は結線されず、ＤＱ１５／Ａ−１のデータ入出力／アドレス入力信号端子は、ＣＰＵ５のＡ０のアドレス入力信号端子に接続される（図４）。しかし、シンクロナスＤＲＡＭ２ａおよびフラッシュメモリ３の制御信号端子、Ａ０〜Ａ２０のアドレス入力信号端子およびＤＱ０〜ＤＱ７のデータ入出力信号端子は機能が変わらない。
【００２８】
そこで、本発明では、フラッシュメモリ３のバスのビット幅を変更しても機能が変わらないシンクロナスＤＲＡＭ２ａ，２ｂおよびフラッシュメモリ３の信号端子（ＤＱ８〜ＤＱ１５、ＤＱ１５／Ａ−１以外）はシステムメモリモジュール１が搭載されるＭＣＭ基板（請求項における第１の基板）に形成された配線によって他の信号端子と結線し、機能が変わるシンクロナスＤＲＡＭ２ａおよびフラッシュメモリ３の信号端子（ＤＱ８〜ＤＱ１５、ＤＱ１５／Ａ−１）はＭＣＭ基板に形成された配線を介してＭＣＭ基板の下面に設けられた外部接続端子に直接接続し、たとえばＭＣＭ基板が実装されるユーザ基板（請求項における第２の基板）に形成された配線によって他の信号端子と結線すればよい。ただし、フラッシュメモリ３のＤＱ８〜ＤＱ１４についてはフラッシュメモリ３のバス幅を８ビットに設定した場合には不使用端子となるため、ＭＣＭ基板に形成された配線によってシンクロナスＤＲＡＭ２ａのＤＱ８〜ＤＱ１４と結線してもよい。
【００２９】
次に、本発明のＭＣＭパッケージング技術について図５〜図７を用いて説明する。
【００３０】
図５は、本発明の一実施形態であるＣＰＵとシステムメモリモジュールとを搭載したＭＣＭからなる半導体装置の上面を示す平面図、図６は、この半導体装置の断面図である。
【００３１】
本実施形態の半導体装置は、ＭＣＭ基板１１の主面上に３個のチップ１２Ａ，１２Ｂ，１２Ｃを実装し、これらのチップ１２Ａ，１２Ｂ，１２Ｃをモールド樹脂１３で封止したＭＣＭである。３個のチップ１２Ａ，１２Ｂ，１２Ｃのうち、２個のチップ１２Ａ，１２Ｂは、ＭＣＭ基板１１の主面上に並べて配置され、それらの主面に形成された複数個のＡｕバンプ１４を介してＭＣＭ基板１１の配線１５と電気的に接続されている。すなわち、チップ１２Ａ、１２Ｂのそれぞれは、フリップチップ方式によって実装されている。
【００３２】
チップ１２Ａ、１２Ｂの主面（下面）とＭＣＭ基板１１の主面との隙間には、アンダーフィル樹脂（封止樹脂）１６が充填されている。チップ１２Ａは、たとえば複数の記憶素子を有する記憶回路を含むシンクロナスＤＲＡＭが形成されたシリコンチップであり、チップ１２Ｂは、たとえばバスのビット幅が変更可能なフラッシュメモリが形成されたシリコンチップである。
【００３３】
チップ１２Ｃは、２個のチップ１２Ａ，１２Ｂを跨ぐように配置され、接着剤１７によってチップ１２Ａ，１２Ｂの上面に接着されている。チップ１２Ｃの主面に形成されたボンディングパッド１８は複数本のＡｕワイヤ１９によってＭＣＭ基板１１のボンディングパッド２０と電気的に接続されている。すなわち、チップ１２Ｃは、ワイヤボンディング方式によって実装されている。チップ１２Ｃは、たとえばプログラムで動作するプロセッサ回路を含むＣＰＵが形成されたシリコンチップである。
【００３４】
上記３個のチップ１２Ａ，１２Ｂ，１２Ｃを実装するＭＣＭ基板１１は、ガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような汎用樹脂を主体として構成された多層配線基板であり、その主面（上面）、下面および内部に４〜６層程度の配線１５が形成されている。
【００３５】
ＭＣＭ基板１１の下面には、上記配線１５と電気的に接続された複数の電極パッド２１がアレイ状に配置されており、それぞれの電極パッド２１には、ＭＣＭの外部接続端子を構成する半田バンプ２２が接続されている。ＭＣＭは、これらの半田バンプ２２を介してユーザ基板などに実装される。ＭＣＭ基板１１の主面および下面には、配線１５とチップ１２Ａ，１２Ｂとの接続部、ボンディングパッド２０、電極パッド２１などの表面を除き、エポキシ系樹脂やアクリル系樹脂などからなるソルダレジスト（絶縁膜）２３がコーティングされている。
【００３６】
図７は、本発明の一実施形態であるＭＣＭからなる半導体装置に備わるＭＣＭ基板およびユーザ基板に形成された配線レイアウトの一例を示す断面図であり、前記図６に示した半導体装置を模式的に示している。
【００３７】
たとえばフラッシュメモリのバスのビット幅が変更されて一部信号端子の機能が変わった場合、またはＣＰＵを他のＣＰＵに交換した場合にＭＣＭ基板１１が使用できるように、ＭＣＭ基板１１の配線１５は設計されている。
【００３８】
すなわち、バスのビット幅が変更されても機能が変わらない信号端子は、ＭＣＭ基板１１に形成された配線１５によって他の信号端子と結線される。一方、バスのビット幅が変更されて機能が変わる信号端子は、上記配線１５によって他の信号端子と結線せずに、配線１５および外部接続端子（たとえばＭＣＭ基板１１の下面に配置された電極パッド２１、半田バンプ２２およびユーザ基板２４の上面に配置された電極パッド２５）を介して、ユーザ基板２４に形成された配線２６に接続され、この配線２６によって他の信号端子と結線される。これにより、フラッシュメモリのバスのビット幅を変更しても、ＭＣＭ基板１１の配線１５を再設計せずに、ＭＣＭ基板１１が搭載されるユーザ基板２４の配線２６の仕様変更のみで製品化することができる。
【００３９】
また、ＣＰＵを他のＣＰＵに交換した場合にもＭＣＭ基板１１が使用できるように、汎用メモリの信号端子とはＭＣＭ基板１１の配線１５で結線されていない。すなわち、ＣＰＵの信号端子は、ボンディングワイヤ１９によってＭＣＭ基板１１上のボンディングパッド２０に接続され、ボンディングパッド２０から配線１５および外部接続端子を介して、ユーザ基板２４に形成された配線２６に接続され、この配線２６によって汎用メモリと結線される。
【００４０】
ＣＰＵとＭＣＭ基板１１との接続にボンディングワイヤ１９を使用することによって、ＣＰＵのチップサイズおよびパッド位置が変更された場合にも柔軟に対応できる。
【００４１】
ここで、ＣＰＵが交換された場合に機能が変わらない信号端子はＭＣＭ基板１１の配線１５で汎用メモリと接続してもよいことは言うまでもない。
【００４２】
なお、本実施形態におけるＭＣＭからなる半導体装置では、汎用メモリが形成されたチップ１２Ａ，１２Ｂの上面に、たとえばＣＰＵが形成されたチップ１２Ｃを配置したが、ＭＣＭ基板１１の主面上にこれらチップ１２Ａ，１２Ｂ，１２Ｃを並べて配置してもよい。
【００４３】
このように、本実施の形態によれば、フラッシュメモリのバスのビット幅を変更しても機能が変わらない信号端子はＭＣＭ基板１１に形成された配線１５によって他の信号端子と結線し、機能が変わる信号端子はＭＣＭ基板１１に形成された配線１５によって接続せずに、たとえばＭＣＭ基板１１の下面に設けられたＭＣＭの外部接続端子に直接接続し、ユーザ基板２４に形成された配線２６によって他の信号端子と結線する。これにより、バスのビット幅を変更しても、ＭＣＭ基板１１の配線１５を再設計せずに、ＭＣＭ基板１１が搭載されるユーザ基板２４の仕様変更のみで製品化することができるので、バス幅を展開するＭＣＭ製品においても、開発コストの低減、開発ＴＡＴの短縮を図ることができる。
【００４４】
また、ＣＰＵをＭＣＭに搭載する場合でも、ＣＰＵの信号端子はボンディングワイヤ１９によってＭＣＭ基板１１上のボンディングパッド２０に接続され、ボンディングパッド１９からＭＣＭ基板１１に形成された配線１５を介して外部端子に直接接続し、ユーザ基板２４に形成された配線２６によって汎用メモリと結線する。これにより、ＣＰＵを変更しても、ＭＣＭ基板１１の配線１５を再設計せずに、ＭＣＭ基板１１が搭載されるユーザ基板２４の仕様変更のみで製品化することができるので、ＣＰＵを展開するＭＣＭ製品においても、バス幅を展開するＭＣＭ製品と同様に、開発コストの低減、開発ＴＡＴの短縮を図ることができる。
【００４５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００４６】
たとえば、前記実施の形態では、フラッシュメモリにおいてバスのビット幅が変更された場合のＭＣＭに適用した説明したが、いかなる汎用メモリ、たとえばＤＲＡＭのメモリバスのビット幅を変更した場合のＭＣＭにも適用することが可能であり、同様の効果が得られる。
【００４７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００４８】
汎用メモリのバスのビット幅が変更されても、共通のＭＣＭ基板を用いることができるので、バス幅を展開するＭＣＭ製品においても、開発コストの低減、開発ＴＡＴの短縮を図ることができる。さらに、共通のＭＣＭ基板を用いることにより、治工具の共通化が容易となるので、量産コストの低減を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるシステムメモリモジュールの回路図および外部端子名である。
【図２】本発明の一実施形態であるシステムメモリモジュールの外部端子のピン配置およびピン座標である。
【図３】本発明の一実施形態である１６ｂｉｔのバスを介してフラッシュメモリをアクセスする場合のＭＣＭの回路図である。
【図４】本発明の一実施形態である８ｂｉｔのバスを介してフラッシュメモリをアクセスする場合のＭＣＭの回路図である。
【図５】本発明の一実施形態であるＣＰＵとシステムメモリモジュールとを搭載したＭＣＭからなる半導体装置の上面を示す平面図である。
【図６】本発明の一実施形態であるＣＰＵとシステムメモリモジュールとを搭載したＭＣＭからなる半導体装置の断面図である。
【図７】本発明の一実施形態であるＭＣＭからなる半導体装置に備わるＭＣＭ基板およびユーザ基板に形成された配線レイアウトの一例を示す模式断面図である。
【符号の説明】
１　システムメモリモジュール
２ａ　６４ＭｂｉｔシンクロナスＤＲＡＭ
２ｂ　６４ＭｂｉｔシンクロナスＤＲＡＭ
３　３２Ｍｂｉｔフラッシュメモリ
４　マルチチップモジュール（ＭＣＭ）
５　中央演算処理装置（ＣＰＵ）
１１　マルチチップモジュール（ＭＣＭ）基板
１２Ａ　チップ
１２Ｂ　チップ
１２Ｃ　チップ
１３　モールド樹脂
１４　Ａｕバンプ
１５　配線
１６　アンダーフィル樹脂
１７　接着剤
１８　ボンディングパッド
１９　ボンディングワイヤ
２０　ボンディングパッド
２１　電極パッド
２２　半田バンプ
２３　ソルダレジスト
２４　ユーザ基板
２５　電極パッド
２６　配線
【図１】
2004014575.tif 000007
【図２】
2004014575.tif 000008
【図３】
2004014575.tif 000009
【図４】
2004014575.tif 000010
【図５】
2004014575.tif 000011
【図６】
2004014575.tif 000012
【図７】
2004014575.tif 000013