(57)【要約】【課題】ＮＭＯＳＦＥＴのＰ型ゲート電極のＰ型不純物濃度を高濃度に保って確実にＰ＋型ゲート電極（メタルライクなゲート電極）として機能できるようにする。【解決手段】ＳＯＩ膜１０３中にＮ型のボディ領域１０６を有し、上記ＳＯＩ膜上にゲート絶縁膜１０８を介してＰ＋型ゲート電極１０７を有するＮＭＯＳＦＥＴを備えた半導体装置の製造方法において、ゲート電極１０７上にカバー膜となるＮＳＧ膜１０９を形成する工程と、ＮＳＧ膜１０９を形成したゲート電極１０７をセルフアラインのマスクとしてＳＯＩ膜１０３にＮ型不純物を導入し、ソース１０４およびドレイン１０５を形成する工程とを含み、Ｎ型不純物がゲート電極１０７に導入されるのをＮＳＧ膜１０９によって防止する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＳＯＩ膜中にＮ型のボディ領域を有し、上記ＳＯＩ膜上にゲート絶縁膜を介してＰ型ゲート電極を有するＮＭＯＳＦＥＴを備えた半導体装置の製造方法において、
上記ゲート電極上にカバー膜を形成する工程と、
上記ゲート電極上に形成された上記カバー膜をマスクとして上記ＳＯＩ膜にＮ型不純物を導入し、上記ＳＯＩ膜にソースおよびドレインを形成する工程と
を含む
ことを特徴とする半導体装置の製造方法。
【請求項２】
上記カバー膜が、シリコン酸化膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
上記シリコン酸化膜が、ＮＳＧ膜であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
上記シリコン酸化膜の膜厚は、上記ソースまたはドレインの拡散層接合深さと略同一であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
ソースおよびドレインを形成する上記工程のあとに、上記シリコン酸化膜を除去する工程をさらに有することを特徴とする請求項２から４までのいずれかに記載の半導体装置の製造方法。
【請求項６】
上記シリコン酸化膜を除去したあと、上記ゲート電極上にシリサイド膜を形成する工程をさらに有することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
上記シリサイド膜は、コバルトシリサイド膜であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
上記カバー膜は、導電性を有する膜であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
上記カバー膜は、タングステンシリサイド膜であることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
上記ソースおよびドレインを形成したあとの上記ゲート電極のＰ型不純物濃度が、約１×１０２０［／ｃｍ３］以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
上記ゲート電極の厚さが、約１００〜２００［ｎｍ］の範囲内であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
上記ゲート電極の厚さが、約１５０［ｎｍ］であることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
上記ゲート電極下のボディ領域のＮ型不純物濃度が、約１×１０１７〜１×１０１８［／ｃｍ３］の範囲内であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１４】
上記ゲート電極下のボディ領域のＮ型不純物濃度が、約３×１０１７［／ｃｍ３］であることを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
上記ゲート絶縁膜の膜厚が、約１〜４［ｎｍ］の範囲内であり、
上記ＳＯＩ膜の膜厚が、約１０〜４０［ｎｍ］の範囲内である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１６】
上記ゲート絶縁膜の膜厚が、約２［ｎｍ］であり、
上記ＳＯＩ膜の膜厚が、約２０［ｎｍ］である
ことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
上記ソースおよび上記ドレインのＮ型不純物濃度が、約１×１０２１［／ｃｍ３］以上であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１８】
上記ＮＭＯＳＦＥＴのゲート長が、約０．１〜０．２５［μｍ］であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１９】
上記ＮＭＯＳＦＥＴのゲート長が、約０．１５「μｍ］であることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
上記ゲート電極のＰ型不純物が、ホウ素であり、
上記ソースおよびドレインのＮ型不純物が、リンまたは砒素である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項２１】
請求項１記載の半導体装置の製造方法は、さらに、
上記ＳＯＩ膜と半導体基板とを貼り合わせてＳＯＩ複合基板を形成する工程と、
上記ＳＯＩ複合基板を形成したあと、上記ＳＯＩ膜に上記Ｎ型のボディ領域を形成する工程と
を有する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）膜中にチャネル領域を有するＭＯＳＦＥＴ（金属−酸化物−半導体構造のＮチャネル電界効果トランジスタ）を備えた半導体装置の製造方法に関し、特にＮＭＯＳＦＥＴ（Ｎチャネル電界効果トランジスタ）を備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来のＳＯＩＭＯＳＦＥＴにおいては、素子の微細化に伴いゲート長が短くなるにつれて、いわゆる短チャネル効果（ＳＣＥ：ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）により、ゲートしきい値電圧が低下するとともに、ゲート長の製造上のばらつきによるしきい値電圧の変動が大きくなると言う問題があり、このようなＳＣＥ問題を改善するために、ＳＯＩ膜厚を薄くすることが提案された（例えば非特許文献１参照）。
【０００３】
しかしながら、ＳＥＣを抑制するためのＳＯＩ層の薄膜化においては、オフリーク電流が大きくなると言う問題があり、携帯用機器などに用いられるオフリーク電流が低い（例えば１×１０１１［Ａ／μｍ］以下でゲートしきい値電圧が約０．４［Ｖ］）のＳＯＩＭＯＳＦＥＴにおいては、ＳＯＩ膜中のチャネル領域の不純物濃度が約１×１０１７［／ｃｍ３］を超えると、キャリア移動度（ＮＭＯＳＦＥＴでは電子の移動度）の低下が問題となり、このキャリア移動度の低下はＭＯＳＦＥＴの駆動電流の低下につながる。なお、ＳＯＩＭＯＳＦＥＴでは、トランジスタの駆動時にボディ領域が空乏化してチャネル領域となる。従来のＮＭＯＳＦＥＴでは、非駆動時のボディ領域はＰ型に形成され、ゲート電極はＮ型で形成される。
【０００４】
そこで、このようなＭＯＳＦＥＴの駆動電流の低下を改善するために、ＮＭＯＳＦＥＴのゲート電極をＰ＋型ポリシリコンで形成するとともに、ＳＯＩ膜中にＮ型のボディ領域を形成し、チャネル領域にＮ型不純物濃度を下げることが提案された（例えば特許文献１参照）。
【０００５】
【特許文献１】
特願２００２−３０９１６４号
【非特許文献１】
アイ・イー・ディー・エム論文集第９３号第７２３乃至７２６頁；リサ・ティー・スー他、「０．２μ未満のＳＯＩＭＯＳＦＥＴにおける直列抵抗の最適化」（Ｐｒｏｃ．  ＩＥＤＭ  ９３，  ｐｐ．  ７２３  −  ７２６；  Ｌｉｓａ  Ｔ．  Ｓｕ，  ｅｔ  ａｌ．  ”Ｏｐｔｉｍｉｚａｔｉｏｎ  ｏｆ  Ｓｅｒｉｅｓ  Ｒｅｓｉｓｔａｎｃｅ  ｉｎ  Ｓｕｂ−０．２  μｍ  ＳＯＩ  ＭＯＳＦＥＴｓ”）
【０００６】
【発明が解決しようとする課題】
しかしながら、ゲート電極をＰ＋型ポリシリコンで形成する上記従来のＭＯＳＦＥＴでは、ＳＯＩ膜中にＮ型不純物をイオン注入して、ソースおよびドレインを形成するときに、Ｎ型不純物がゲート電極のＰ＋型ポリシリコンにも導入されてしまうので、ゲート電極のＰ型不純物濃度が低下して、約１×１０２０［／ｃｍ３］よりも低くなると、ゲート電極がメタルライクなゲート電極（Ｐ＋型ゲート電極）として働かなくなるという問題があった。
【０００７】
本発明はこのような従来の課題を解決するためのなされたものであり、ＮＭＯＳＦＥＴのＰ型ゲート電極のＰ型不純物濃度を高濃度に保って確実にＰ＋型ゲート電極（メタルライクなゲート電極）として機能できるようにすることを目的とするものである。
【０００８】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
ＳＯＩ膜中にＮ型のチャネル領域を有し、上記ＳＯＩ膜上にゲート絶縁膜を介してＰ型のポリシリコンからなるゲート電極を有するＮＭＯＳＦＥＴを備えた半導体装置の製造方法において、
上記ゲート電極上にカバー膜を形成する工程と、
上記カバー膜を形成した上記ゲート電極をセルフアラインのマスクとして上記ＳＯＩ膜にＮ型不純物を導入し、ソースおよびドレインを形成する工程と
を含む
ことを特徴とするものである。
【０００９】
【発明の実施の形態】
実施の形態１
図１は本発明の実施の形態１の半導体装置の製造工程を説明する図である。この図１において、（ａ）〜（ｅ）のそれぞれは、この実施の形態１の半導体装置においてのＳＯＩＮＭＯＳＦＥＴの断面構造図である。
【００１０】
まず、図１（ａ）において、シリコン基板１０１上にＢＯＸ膜１０２を形成し、その上にＳＯＩ層を形成したＳＯＩ複合基板を用意する。シリコン基板１０１は、例えばＰ型シリコン基板であり、ＢＯＸ膜１０２は、例えば酸化膜である。また、上記ＳＯＩ層は、他のＳＯＩ層から素子分離されたシリコン層である。
【００１１】
次に、図１（ａ）において、上記ＳＯＩ層にＮ型不純物をイオン注入して、ＮＭＯＳＦＥＴのゲートしきい値を調整するとともに、ＮＭＯＳＦＥＴのボディ領域となるＮ型領域を形成する。このＮ型不純物は、上記ＳＯＩ層の全体（ボディ領域ならびにソースおよびドレインとなる領域）に導入される。このＮ型不純物の導入においては、例えば、上記ＳＯＩ層のＮ型不純物濃度が約１×１０１７〜１×１０１８［／ｃｍ３］の範囲内になるように、砒素（Ａｓ）を注入する。さらに具体的には、例えば、上記ＳＯＩ層のＮ型不純物濃度が約３×１０１７［／ｃｍ３］になるように、Ａｓを注入する。
【００１２】
次に、図１（ａ）において、ＳＯＩ層１０３ａの表面を酸化して、ＳＯＩ層１０３ａの表面にゲート絶縁膜１０８を形成する。このゲート絶縁膜１０８は、例えば酸化膜である。上記ＳＯＩ層において、酸化されなかった部分はＳＯＩ膜１０３となる。ＳＯＩ膜１０３の膜厚は、例えば約１０〜４０［ｎｍ］の範囲内であり、ゲート絶縁膜１０８ａの膜厚は、例えば約１〜４［ｎｍ］の範囲内である。さらに具体的には、ＳＯＩ膜１０３の膜厚は、例えば約２０［ｎｍ］であり、ゲート絶縁膜１０８ａの膜厚は、例えば約２［ｎｍ］である。なお、上記Ｎ型不純物のイオン注入の前に絶縁膜１０８を形成することも可能である。
【００１３】
［ポリシリコン堆積］
次に、図１（ａ）において、ノンドープのポリシリコン層１０７ａを堆積させる。このポリシリコン層１０７ａは、Ｐ＋型ゲート電極となるものであり、例えばＣＶＤ法によって形成される。ポリシリコン層１０７ａの厚さは、例えば約１００〜２００［ｎｍ］の範囲内である。さらに具体的には、ポリシリコン層１０７ａの厚さは、例えば約１５０［ｎｍ］である。
【００１４】
［ゲートイオン注入］
次に、図１（ａ）において、ポリシリコン層１０７ａにＰ型不純物をイオン注入する。上記Ｐ型不純物は、例えばホウ素（Ｂ）であり、例えば約１０［ｋｅＶ］のドーズエネルギーで約４×１０１５［／ｃｍ２］のドーズ量を導入する。なお、上記Ｐ型不純物は、ＣＶＤ法において、Ｂを含む化合物（例えばジボラン）を同時に反応させ、ポリシリコンの堆積と同時に導入することも可能である。以上で、図１（ａ）の構造ができ上がる。
【００１５】
［ＮＳＧ堆積］
次に、図１（ｂ）において、ポリシリコン層１０７ａ上に、ＮＳＧ（ノンドープのＳｉＯ２ガラス）層１０９ａを堆積させる。ＮＳＧ層１０９ａは、例えばＣＶＤ法によって形成される。ＮＳＧ層１０９ａの厚さは、例えば約２０［ｎｍ］である。以上で、図１（ｂ）の構造ができ上がる。
【００１６】
［ゲートエッチング］
次に、図１（ｃ）において、所望ゲート長のレジストパターンを用いて、ＮＳＧ層１０９ａおよびポリシリコン層１０７ａをエッチングしてパターニングし、カバー膜となるＮＳＧ膜１０９およびゲート電極１０７を形成する。ゲート電極１０７（ポリシリコン層１０７ａ）の厚さは、例えば約１００〜２００［ｎｍ］の範囲内である。さらに具体的には、ゲート電極１０７（ポリシリコン層１０７ａ）の厚さは、例えば約１５０［ｎｍ］である。
【００１７】
［ゲート活性化アニール］
次に、図１（ｃ）において、アニール処理をして、ゲート電極１０７に注入されているＰ型不純物を活性化し、ゲート電極１０７をＰ＋型にする。このゲート活性化アニールは、例えば、温度が約１０００［℃］、時間が約１０［ｓｅｃ］である。ゲート電極１０７のＰ型不純物濃度は、例えば約１×１０２０［／ｃｍ２］以上である。ゲート電極１０７には、シリコン基板１０１のＰ型不純物濃度よりも高い濃度のＰ型不純物が注入されており、ゲート電極１０７はＰ＋型ゲート電極（メタルライクなゲート電極）となる。以上で、図１（ｃ）の構造ができ上がる。
【００１８】
［ＬＤＤイオン注入］
次に、図１（ｄ）において、ＮＳＧ膜１０９を形成したゲート電極１０７をセルフアラインのマスクとしてＳＯＩ膜１０３にＮ型不純物をイオン注入して、ＬＤＤ（Ｌｉｇｈａｔｌｙ  Ｄｏｐｐｅｄ  Ｄｒａｉｎ）構造を形成する。マスク領域において、Ｎ型不純物は、主にＮＳＧ膜１０９に注入され、カバー膜としてＮＳＧ膜１０９の効果によってその下のゲート電極１０７にはほとんど注入されない。Ｎ型不純物は、例えば砒素（Ａｓ）であり、例えば約５［ｋｅＶ］のドーズエネルギーで約１×１０１５［／ｃｍ２］のドーズ量をイオン注入する。なお、Ｎ型不純物として、リン（Ｐｈｏｓ）をイオン注入することも可能である。
【００１９】
［サイドウォール形成］
次に、図１（ｄ）において、ＬＤＤ構造を形成するためサイドウォール１１０をゲート電極１０７の側面に形成する。このサイドウォール１１０は、例えば、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）によって形成される。
【００２０】
［Ｓ／Ｄイオン注入］
次に、図１（ｄ）において、ゲート電極１０７およびサイドウォール１１０をセルフアラインのマスクとしてＳＯＩ膜１０３にＮ型不純物をイオン注入して、ソース１０４およびドレイン１０５、ならびにゲート電極１０７下のＳＯＩ膜に形成され、かつ、ソース１０４とドレイン１０５との間に形成されるボディ領域（チャネル領域）１０６を形成する。上記マスク領域において、Ｎ型不純物は、主にＮＳＧ膜１０９およびサイドウォール１１０に注入され、カバー膜としてＮＳＧ膜１０９の効果によってその下のゲート電極１０７にはほとんど注入されない。Ｎ型不純物は、例えばリン（Ｐｈｏｓ）であり、例えば約６［ｋｅＶ］のドーズエネルギーで約５×１０１５［／ｃｍ２］のドーズ量をイオン注入する。なお、Ｎ型不純物として、砒素（Ａｓ）をイオン注入することも可能である。
【００２１】
［Ｓ／Ｄ活性化アニール］
次に、図１（ｄ）において、アニール処理をして、ソース１０４およびドレイン１０５に注入されたＮ型不純物を活性化し、ソース１０４およびドレイン１０５をＮ型にする。このＳ／Ｄ活性化アニールは、例えば、温度が約９７５［℃］、時間が約１０［ｓｅｃ］である。ソース１０４およびドレイン１０５のＮ型不純物濃度は、例えば約１×１０２１［／ｃｍ２］以上である。以上で、図１（ｄ）の構造ができ上がる。
【００２２】
また、チャネル領域の長さ（ゲート長）は、例えば約０．１〜０．２５［μｍ］の範囲内である。さらに具体的には、ゲート長は、例えば約０．１５［μｍ］である。Ｐ＋型ゲート電極およびＮ型ボディ領域の構造は、ゲート長が約０．１〜０．２５［μｍ］の範囲内にあるＳＯＩＮＭＯＳＦＥＴに適用したときに効果が著しい。
【００２３】
［ＮＳＧ膜除去］
次に、図１（ｅ）において、ＮＳＧ膜１０９を除去する。ＮＳＧ膜１０９は、例えば、ホットリン酸をエッチャントとしたウエットエッチングによってエッチング除去される。これにより、図１（ｅ）の構造ができ上がる。
【００２４】
ＮＳＧ膜１０９は、形成時にはノンドープのシリコン酸化膜であるが、上記Ｓ／Ｄイオン注入によってＮ型不純物が導入されるので、上記ウエットエッチング時にはＮ型不純物がドープされたシリコン酸化膜（例えばＰｈｏｓがドープされたＰＳＧ膜）になっている。一方、上記のウエットエッチングでは、ＰＳＧ膜などの不純物がドープされたシリコン酸化膜のほうが、ノンドープのＮＳＧ膜よりもエッチングレートが高い。このため、Ｓ／Ｄイオン注入によってＮＳＧ膜１０９にＮ型不純物が導入されることは、ＮＳＧ膜１０９のウエットエッチング時のエッチングレートを大きくできるという効果がある。なお、ＮＳＧ層１０９の形成時に、Ｎ型不純物をあらかじめ導入することも可能である。
【００２５】
また、ＮＳＧ膜１０９の膜厚は、ＬＤＤイオン注入およびソース／ドレインを形成するＮ型不純物のインプラ工程における加速電圧によって異なるが、カバー膜としての機能を果たし、かつエッチング除去が容易である範囲に設定されることが望ましい。薄過ぎると、カバー膜としての機能を果たさなくなり、逆に厚過ぎると、特にシリコン窒化膜（Ｓｉ３Ｎ４）で形成されたサイドウォール１１０においてのウエットエッチングによる除去が困難になる。例えば、本実施の形態のようなＳＯＩ膜１０３の膜厚が約２０［ｎｍ］程度の完全空乏型の薄膜ＳＯＩトランジスタにて、ＮＳＧ膜１０９をカバー膜として用いる場合、ＳＯＩ膜１０３のシリコン（Ｓｉ）中とカバー膜１０９を構成するシリコン酸化膜（ＳｉＯ２）中でのイオン注入の飛程距離がほぼ同一であることから、ＳＯＩ膜表面からのソースまたはドレインの拡散層接合深さ（Ｘｉ）と略同一、すなわち、ＳＯＩ膜の膜厚と等しい約２０［ｎｍ］程度の膜厚を有するＮＳＧ膜をカバー膜とすることが望ましい。
【００２６】
ＬＤＤイオン注入およびＳ／Ｄイオン注入において、ゲート電極１０７はＮＳＧ膜１０９にカバーされており、このＮＳＧ膜１０９によってＮ型不純物はゲート電極１０７にはほとんど注入されないので、ゲート電極１０７のＰ型不純物濃度を高濃度に保つことができ、ゲート電極１０７は、図１（ｅ）の構造ができ上がったあとにおいても、Ｐ＋型ゲート電極（メタルライクなＰ型ゲート電極）のままである。
【００２７】
［シリサイド形成］
図１（ｅ）の構造ができ上がったあと、シート抵抗の低減のために、ソース１０４上およびドレイン１０５上ならびにゲート電極１０７上にシリサイド膜を形成する。本実施の形態における上記シリサイド膜は、Ｓ／Ｄイオン注入およびその後実施されるＳ／Ｄ活性化の熱処理のあと、例えば、ゲート電極、ソース、およびドレインのシリコン表面のシリコン（Ｓｉ）とコバルト（Ｃｏ）を反応させることにより形成される、コバルトシリサイド（ＣｏＳｉ２）膜である。これにより、「シリサイドゲート構造」と呼ばれる構造が得られる。このように、ゲート電極１０７上にポリシリコンよりも低抵抗なコバルトシリサイド膜を形成することにより、ゲートコンタクト抵抗を低くすることができ、信頼性の高いＭＯＳＦＥＴを実現できる。なお、チタンシリサイド（ＴｉＳｉ２）膜、ニッケルシリサイド（ＮｉＳｉ）膜などを使用することも可能である。
【００２８】
さらにそのあと、層間絶縁膜を堆積させ、その層間絶縁膜にソース１０４およびドレイン１０５に達するコンタクトホールを形成し、そのコンタクトホールをコンタクトプラグを埋め込み、金属配線を形成する。以上により、実施の形態１のＳＯＩＮＭＯＳＦＥＴが完成する。
【００２９】
図２は実施の形態１のＳＯＩＮＭＯＳＦＥＴにおいての不純物濃度プロファイルを示す図であって、シュミレーションによって得られたものである。図２において、（ａ）はゲートイオン注入後であってゲート活性化アニール前の不純物濃度プロファイル、（ｂ）はゲート活性化アニール後であってＬＤＤイオン注入後の不純物濃度プロファイル、（ｃ）はＳ／Ｄイオン注入後であってＳ／Ｄ活性化アニール前の不純物濃度プロファイル、（ｄ）はＳ／Ｄイオン注入後の不純物濃度プロファイルである。
【００３０】
また、図２において、１０３はＳＯＩ膜の領域、１０８はゲート絶縁膜の領域、１０７ａはポリシリコン層（パターニング前のゲート電極）の領域、１０７はゲート電極の領域、１０９はＮＳＧ膜の領域である。また、縦軸の１Ｅ２０等は、１×１０２０等を示す。
【００３１】
また、図２において、Ｉ（Ｂ）は、上記ゲートイオン注入において、ドーズエネルギー１０［ｋｅＶ］、ドーズ量４×１０１５［／ｃｍ２］で注入されたホウ素（Ｂ）の濃度プロファイルである。また、Ｉａ（Ｂ）は、上記Ｂの濃度プロファイルＩ（Ｂ）の内、温度１０００［℃］、時間１０［ｓｅｃ］の上記ゲート活性化アニールによって、電気的に活性化されたＢの濃度プロファイルである。
【００３２】
また、Ｉ（Ａｓ）は、上記ＬＤＤイオン注入において、ドーズエネルギー５［ｋｅＶ］、ドーズ量４×１０１５［／ｃｍ２］で注入された砒素（Ａｓ）の濃度プロファイルである。
【００３３】
また、Ｉ（Ｐｈｏｓ）は、上記Ｓ／Ｄイオン注入において、ドーズエネルギー６［ｋｅＶ］、ドーズ量５×１０１５［／ｃｍ２］で注入されたリン（Ｐｈｏｓ）の濃度プロファイルである。また、Ｉａ（Ｐｈｏｓ）は、上記Ｐｈｏｓの濃度プロファイルＩ（Ｐｈｏｓ）の内、温度１９７５［℃］、時間１０［ｓｅｃ］の上記Ｓ／Ｄ活性化アニールによって、電気的に活性化されたＰｈｏｓの濃度プロファイルである。
【００３４】
図２（ｃ）のように、Ｎ型不純物（ＡｓおよびＰｈｏｓ）は、主にＮＳＧ膜１０９に注入され、カバー膜としてのＮＳＧ膜１０９の効果によってゲート電極１０７にはほとんど注入されない。そして、図２（ｂ）および図２（ｄ）のように、Ｓ／Ｄイオン注入およびＳ／Ｄ活性化アニールのあとにおいても、ゲート電極１０７においてのＢの濃度は、Ｓ／Ｄイオン注入およびＳ／Ｄ活性化アニールの前と同様に、約１×１０２０［／ｃｍ３］以上に保たれており、ゲート電極１０７は、Ｐ＋ゲート電極（メタルライク）のままである。なお、図２（ｄ）のように、Ｐｈｏｓはゲート電極１０７に導入されるが、ゲート電極１０７において、Ｐｈｏｓの濃度は、Ｂの濃度よりも２桁以上低いので、問題はない。
【００３５】
以上のように実施の形態１によれば、ゲート電極１０７のＰ型不純物濃度を１×１０２０［／ｃｍ３］の高濃度に保つことができ、ゲート電極１０７をＰ＋型ゲート電極（メタルライクなＰ型ゲート電極）として機能させることができる。
【００３６】
なお、上記の実施の形態１では、ＳＯＩ複合基板を形成してから、ＳＯＩ膜にＮ型不純物を注入しているが、ＳＯＩ層をシリコン基板１０１に貼り合せしてＳＯＩ複合基板を形成する場合には、この貼り合せの前にＳＯＩ層にＮ型不純物を導入することも可能である。
【００３７】
また、上記の実施の形態１のＳＯＩ複合基板に関しては、貼り合せ法によって形成したものの他に、シリコン基板１０１に酸素イオンを注入することでＢＯＸ膜およびＳＯＩ膜を形成するＳＩＭＯＸ法によって形成したものを用いることも可能である。
【００３８】
上記実施の形態１では、サイドウォール１１０をシリコン窒化膜、カバー膜をシリコン酸化膜にて形成した例を挙げて説明したが、本発明はこれらの組合せに限られるものではなく、サイドウォールをシリコン酸化膜、カバー膜をシリコン窒化膜として形成することも可能である。すなわち、本実施の形態では、Ｓ／Ｄイオン注入後のカバー膜除去工程において、サイドウォールとカバー膜との選択比が確保できる組合せであればよい。なお、カバー膜をシリコン窒化膜にて形成する場合では、シリコン窒化膜のイオン注入における飛程距離がシリコン膜における飛程距離の約７０［％］程度であるため、カバー膜の膜厚は約１４〜１５［ｎｍ］とすることが望ましい。
【００３９】
実施の形態２
上記実施の形態１では、Ｐ＋型ゲート電極にＮ型不純物が導入されるのを防止するカバー膜として、ＮＳＧ膜をＰ型ゲート電極上に生成したが、Ｓ／Ｄ活性化アニールのあとに、シート抵抗を低減するためのシリサイド膜をゲート電極上に形成するので、上記ＮＳＧ膜の除去が必要となる。
【００４０】
そこで、この実施の形態２では、上記カバー膜として、シリサイド膜を形成し、このシリサイド膜をシート抵抗低減のためのシリサイドとしてそのまま残すことによって、カバー膜の除去工程を省略可能とする。
【００４１】
カバー膜およびシート抵抗低減層として機能する上記シリサイド膜には、例えば、ゲート電極を形成するポリシリコン層１０７ａ上に公知のスパッタ法にて形成されるタングステンシリサイド（ＷＳｉｘ）膜等が用いられる。
これにより、ＷＳｉｘとポリシリコン（Ｐｏｌｙ−Ｓｉ）との積層構造である、いわゆる「ポリサイドゲート構造」が得られる。
ＳＯＩ膜１０３の膜厚が約２０［ｎｍ］程度の薄膜ＳＯＩトランジスタに本実施の形態を採用する場合においては、タングステンシリサイド膜の膜厚を約８０［ｎｍ］程度とすることが望ましい。
【００４２】
また、上記シリサイド膜は、コバルトシリサイド膜ほどシート抵抗の低減効果には優れていないが、アニールなどの処理において、ポリシリコンのゲート電極中に侵入しにくいという特徴がある。
【００４３】
以上のように実施の形態２によれば、上記実施の形態１と同様にゲート電極をＰ＋型ゲート電極（メタルライクなＰ型ゲート電極）として機能させることができるとともに、カバー膜の除去が不要になる。
【００４４】
【発明の効果】
以上説明したように本発明によれば、ゲート電極をＰ＋型ゲート電極（メタルライクなＰ型ゲート電極）として機能させることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の製造工程を説明する図である。
【図２】本発明の実施の形態１のＳＯＩＮＭＯＳＦＥＴにおいての不純物濃度プロファイルを示す図である。
【符号の説明】
１０１  シリコン基板、  １０２  ＢＯＸ膜、  １０３  ＳＯＩ膜、  １０４ソース、  １０５  ドレイン、  １０６  ボディ領域、  １０７ａ  ポリシリコン層、  １０７  ゲート電極、  １０８  ゲート絶縁膜、  １０９ａ  ＮＳＧ層、  １０９  ＮＳＧ膜。
【図１】
2004259716.tif 000003
【図２】
2004259716.tif 000004