(57)【要約】【課題】トレンチキャパシタを用いた半導体装置におけるトレンチキャパシタとトランジスタとの接続部の加工位置ずれに起因する当該接続部の抵抗値のばらつきを抑制すると共にその抵抗値自体を低減する半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置は、半導体基板中のトレンチに形成されたトレンチキャパシタと、トレンチキャパシタを駆動するトランジスタと、トレンチキャパシタとトランジスタとの電気的接続経路の一部を構成するトレンチ上部の半円柱状半導体層と、半円柱状半導体層内に埋め込まれ、半円柱状半導体層よりも低い抵抗率を有する低抵抗層とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板中のトレンチに形成されたトレンチキャパシタと、
前記トレンチキャパシタを駆動するトランジスタと、
前記トレンチキャパシタと前記トランジスタとの電気的接続経路の一部を構成する前記トレンチ上部の半円柱状半導体層と、
前記半円柱状半導体層内に埋め込まれ、前記半円柱状半導体層よりも低い抵抗率を有する低抵抗層と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記低抵抗層は、円筒状膜の一部をなす形態で前記半円柱状半導体層内に挟み込まれて埋め込まれているものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低抵抗層は、高融点金属により形成されているものであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記高融点金属は、タングステンシリサイドであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記高融点金属は、モリブデンシリサイドであることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記半円柱状半導体層は、一部が前記トレンチ側壁に直接接触して前記半導体基板との側壁コンタクトを有しているものであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
前記低抵抗層及び前記半円柱状半導体層は、前記トレンチキャパシタのストレージノード電極の一部を構成しているものであることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記トランジスタは、ＭＯＳトランジスタであることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
半導体基板中のトレンチに形成されたトレンチキャパシタと、前記トレンチキャパシタを駆動するトランジスタとの電気的接続経路の一部を構成する前記トレンチ上部の半円柱状半導体層内に、前記半円柱状半導体層よりも低い抵抗率を有する低抵抗層を埋め込むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記低抵抗層は、円筒状膜の一部をなす形態で前記半円柱状半導体層内に挟み込まれるように埋め込むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記低抵抗層は、高融点金属により形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記高融点金属は、タングステンシリサイドであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記高融点金属は、モリブデンシリサイドであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記半円柱状半導体層は、一部が前記トレンチ側壁に直接接触して前記半導体基板との側壁コンタクトを有しているものであることを特徴とする請求項９乃至１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記低抵抗層及び前記半円柱状半導体層は、前記トレンチキャパシタのストレージノード電極の一部を構成しているものであることを特徴とする請求項９乃至１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記トランジスタは、ＭＯＳトランジスタであることを特徴とする請求項９乃至１５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に、トレンチキャパシタと、基板表面に形成されたトランジスタの拡散層とを側壁コンタクトによって接続する構造を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭのメモリセルは、電荷（データ）を蓄積するキャパシタと、データの入出力を制御するスイッチの役割を担うトランジスタとから構成されている。
【０００３】
ＤＲＡＭは、世代ごとに容量が４倍に増加するのに伴い、チップ面積も増大する傾向にあるため、ＤＲＡＭを構成するメモリセルは、より一層の微細化を求められている。
【０００４】
一方、セル面積を縮小しても、メモリセルを安定動作させるためには、微細なメモリセル面積の中で十分なキャパシタ容量を確保する必要がある。微小面積の中で十分なキャパシタ容量を確保するための一つの構造として、トレンチキャパシタが用いられている。
【０００５】
トレンチキャパシタを用いたＤＲＡＭでは、半導体基板に基板表面から数μｍ程度の深さまでトレンチを形成し、トレンチ上部にトランジスタの拡散層とプレート電極とを電気的に分離するための絶縁膜、トレンチ下部にキャパシタを形成すると共に、その中間部に、トランジスタの拡散層とストレージノード電極とを電気的に接続するための側壁コンタクトを設けている。
【０００６】
図９は、従来のトレンチキャパシタを用いたＤＲＡＭの側壁コンタクト及びその周辺の構造を示す断面図、図１０は、従来のトレンチキャパシタを用いたＤＲＡＭのトレンチキャパシタセル部の構成を示す平面図である。尚、図９は、図１０におけるＡ−Ａ’線に沿う断面図である。また、図１０に示すように、通常、トレンチキャパシタセル部は、左右対称構造となっているが、図９の断面図では、Ａ−Ａ’線に沿った部分、即ち、左半分の部分のみ示している。
【０００７】
半導体基板として、ここではｐ型シリコン基板１０１が用いられているものとする。ｐ型シリコン基板１０１中には、トレンチキャパシタを形成するためのトレンチ１０２が形成されている。基板１０１表面からトレンチ１０２底面部までを基板１０１の上層部、中層部、下層部と、およそ三等分にするとすると、基板１０１の中層部から下層部にかけてのトレンチ１０２周囲には、トレンチキャパシタのプレート電極１０３として第一のｎ型拡散層が形成されている。このプレート電極１０３は、ヒ素を含有したガラスであるヒ素ガラス（ＡｓＳＧ）を、基板１０１の中層部程度までトレンチ内に埋め込んで熱処理により拡散させた後、除去することによって形成されたものである。
【０００８】
プレート電極１０３が形成されている部分のトレンチ１０２の内壁には第一の絶縁膜１０４が形成され、さらに第一の絶縁膜１０４の内側には、ヒ素等の不純物がドーピングされた第一のｎ型ポリシリコン層１０５が埋め込まれている。第一のｎ型ポリシリコン層１０５はトレンチ１０２内に埋め込まれた後、プレート電極１０３が形成されている部分に残存するように、即ち、第一の絶縁膜１０４の内側にのみ残存するように、トレンチ１０２上端から１．０乃至１．５μｍの深さまでエッチバックされている。基板１０１の上層部の上部を除く部分に含まれるトレンチ１０２の内壁には、第一の絶縁膜１０４より厚い第二の絶縁膜１０６が形成されている。第二の絶縁膜１０６の内側、及び、基板１０１の上層部の上部におけるトレンチの内側には、ヒ素等の不純物がドーピングされた第二のｎ型ポリシリコン層１０７が埋め込まれている。第二の絶縁膜１０６は、その上端が基板１０１表面から０．１０乃至０．２０μｍの深さに位置するように形成され、第二のｎ型ポリシリコン層１０７は、その上面が基板１０１表面から０．０３乃至０．０５μｍの深さに位置するように形成されているので、第二のｎ型ポリシリコン層１０７は、後述するように、基板１０１の上層部の上部におけるトレンチの側壁に直接接触しており、その部分において基板１０１との側壁コンタクト１１１を有する構造となっている。
【０００９】
以上のように形成されたトレンチキャパシタの上層部の上部から中央部にかけては、図１０の平面上におけるトランジスタのソース・ドレイン領域１１４との重複範囲外となる部分が除去され、かつ、残存部分の角が丸まったことにより、残存部分の端部に、半円柱状の第二のｎ型ポリシリコン層１０７が形成されている。また、相互に隣接するセルに含まれる半円柱状の第二のｎ型ポリシリコン層１０７同士の間には、上記加工の結果、溝１０８が形成されている。符号１０８が指し示しているのは、溝の側面部である。トレンチキャパシタの上面上及び除去された部分には、第三の絶縁膜１０９が素子分離領域として形成されている。特に溝１０８内部に形成された第三の絶縁膜１０９は、図１０に図示されている隣接するセルとの素子分離を行うために形成されている。
【００１０】
基板１０１の上層部の上部に含まれるトレンチ１０２の側壁周囲、即ち、第二の絶縁膜１０６が形成されていない部分のトレンチの側壁周囲には、第二のｎ型ポリシリコン層１０７からの不純物拡散により形成された第二のｎ型拡散層１１０が形成されている。この第二のｎ型拡散層１１０と第二のｎ型ポリシリコン層１０７との接合部が、基板１０１と第二のｎ型ポリシリコン層１０７とを結合し、トレンチキャパシタと基板表面部に形成されるトランジスタとを電気的に接続する側壁コンタクト１１１となっている。
【００１１】
基板表面には、トレンチ１０２から離隔した位置に、ゲート絶縁膜１１６を介してゲート電極１１２が形成されている。また、基板表面近傍部には、トランジスタの活性領域となる第三のｎ型拡散層１１３が、ゲート電極１１２とトレンチ１０２との間に、第二のｎ型拡散層１１０に接するように、ゲート電極１１２を利用して自己整合的に形成されている。
【００１２】
以上のように構成された従来のトレンチキャパシタを用いたＤＲＡＭにおいては、トランジスタの活性領域となる第三のｎ型拡散層１１３と、キャパシタのストレージノード電極の一部を形成する第二のｎ型ポリシリコン層１０７とが、トレンチ上の第三の絶縁膜１０９とトレンチ下部のトレンチキャパシタとの中間部に形成された側壁コンタクト１１１により電気的に接続されている。より具体的には、第三のｎ型拡散層１１３、第二のｎ型拡散層１１０、側壁コンタクト１１１、及び、半円柱状に加工された第二のｎ型ポリシリコン層１０７からなる経路を通じて、ＤＲＡＭのトランジスタとトレンチキャパシタとが電気的に接続されている。
【００１３】
このような従来のトレンチ型のメモリセルのなかには、ストレージノードの抵抗値を低減する構造を有するものもある（例えば、特許文献１参照。）。
【００１４】
【特許文献１】
特開平１０−２７８８５号公報
【００１５】
【発明が解決しようとする課題】
ところで、ＤＲＡＭのトランジスタとトレンチキャパシタとを電気的に接続する上記経路の全体としての抵抗（以下、「埋込ストラップ抵抗」という。）の値は、ＤＲＡＭの書込み及び読出し動作特性を左右する重要な要素である。
【００１６】
しかし、上記従来のＤＲＡＭの構造では、この埋込ストラップ抵抗の値及びそのばらつきが大きいという問題があった。
【００１７】
埋込ストラップ抵抗値にばらつきを生じさせる主な原因の一つとして、半円柱状に加工された第二のｎ型ポリシリコン層１０７の幅Ｗのばらつきが挙げられる。
【００１８】
第二のｎ型ポリシリコン層１０７の幅Ｗは、トレンチ１０２と溝１０８との相対位置により決定されるが、トレンチ１０２の位置及び幅Ｗ、溝１０８の位置にある程度の製造上の合わせずれが生ずることは避けられない。従って、複数のセル間で第二のｎ型ポリシリコン層１０７の幅Ｗにもばらつきが生じ、それが第二のｎ型ポリシリコン層１０７の抵抗ばらつきの原因となり、結局、複数のセル間での埋込ストラップ抵抗値のばらつきにも反映されてしまう。
【００１９】
埋込ストラップ抵抗値のばらつきが生じた場合、ばらついた中での最も大きい抵抗値がＤＲＡＭ全体としての性能の低下を招く。従って、埋込ストラップ抵抗値のばらつきが大きくなると、抵抗値の分布が高い方向へ振れるのと同様の悪影響を及ぼし、ＤＲＡＭの動作特性の劣化につながる。
【００２０】
本発明は、上記問題点に鑑みてなされたもので、その目的は、トレンチキャパシタを用いた半導体装置におけるトレンチキャパシタと基板表面に形成された拡散層との接続部の加工位置ずれに起因する当該接続部の抵抗値のばらつきを抑制すると共にその抵抗値自体を低減することが可能な構成の半導体装置及びその製造方法を提供することである。
【００２１】
【課題を解決するための手段】
本発明の実施の一形態に係る半導体装置によれば、
半導体基板中のトレンチに形成されたトレンチキャパシタと、
上記トレンチキャパシタを駆動するトランジスタと、
上記トレンチキャパシタと上記トランジスタとの電気的接続経路の一部を構成する上記トレンチ上部の半円柱状半導体層と、
上記半円柱状半導体層内に埋め込まれ、上記半円柱状半導体層よりも低い抵抗率を有する低抵抗層と、
を備えていることを特徴とする。
【００２２】
本発明の実施の一形態に係る半導体装置の製造方法によれば、半導体基板中のトレンチに形成されたトレンチキャパシタと、上記トレンチキャパシタを駆動するトランジスタとの電気的接続経路の一部を構成する上記トレンチ上部の半円柱状半導体層内に、上記半円柱状半導体層よりも低い抵抗率を有する低抵抗層を埋め込むことを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の一形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００２４】
本発明の実施の一形態に係る半導体装置及びその製造方法においては、トレンチキャパシタを用いた半導体装置におけるトレンチキャパシタと基板表面に形成されたトランジスタの拡散層との電気的接続経路の一部を構成するトレンチ上部の半円柱状半導体層中に、当該半円柱状半導体層よりも低抵抗率の他の材料を埋め込んでおく。これにより、トレンチキャパシタとトランジスタの拡散層との間の電気的接続経路の抵抗及びそのばらつきの低減を図る。
【００２５】
図１は、本発明の実施の一形態に係る半導体装置におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図、図２は、本発明の実施の一形態に係る半導体装置におけるトレンチキャパシタセル部の構成を示す平面図である。尚、図１は、図２におけるＢ−Ｂ’線に沿う断面図である。また、図２に示すように、通常、トレンチキャパシタセル部は、左右対称構造となっているが、図１の断面図では、Ｂ−Ｂ’線に沿った部分、即ち、左半分の部分のみ示している。
【００２６】
半導体基板として、ここではｐ型シリコン基板（半導体基板）１が用いられているものとする。ｐ型シリコン基板１中には、トレンチキャパシタを形成するためのトレンチ２が形成されている。基板１表面からトレンチ２底面部までを基板１の上層部、中層部、下層部と、およそ三等分にするとすると、基板１の中層部から下層部にかけてのトレンチ２周囲には、トレンチキャパシタのプレート電極３として第一のｎ型拡散層が形成されている。このプレート電極３は、ヒ素を含有したガラスであるヒ素ガラス（ＡｓＳＧ）を、基板１の中層部程度までトレンチ内に埋め込んで熱処理により拡散させた後、除去することによって形成されたものである。
【００２７】
プレート電極３が形成されている部分のトレンチ２の内壁には第一の絶縁膜４が形成され、さらに第一の絶縁膜４の内側には、ヒ素等の不純物がドーピングされた第一のｎ型ポリシリコン層５が埋め込まれている。第一のｎ型ポリシリコン層５はトレンチ２内に埋め込まれた後、プレート電極３が形成されている部分に残存するように、即ち、第一の絶縁膜４の内側にのみ残存するように、トレンチ２上端から１．０乃至１．５μｍ程度の深さまでエッチバックされている。基板１の上層部の上部を除く部分に含まれるトレンチ２の内壁には、第一の絶縁膜４より厚い第二の絶縁膜６が形成されている。第二の絶縁膜６の内側、及び、基板１の上層部の上部におけるトレンチの内側には、ヒ素等の不純物がドーピングされた第二のｎ型ポリシリコン層７が埋め込まれている。第二の絶縁膜６は、その上端が基板１表面から０．１乃至０．２μｍ程度の深さに位置するように形成され、第二のｎ型ポリシリコン層７は、その上面が基板１表面から０．０３乃至０．０５μｍ程度の深さに位置するように形成されているので、第二のｎ型ポリシリコン層７は、後述するように、基板１の上層部の上部におけるトレンチの側壁に直接接触しており、その部分において基板１との側壁コンタクト１１を有する構造となっている。
【００２８】
そしてさらに、本発明の実施の一形態に係る半導体装置においては、第二のｎ型ポリシリコン層７中に、第二のｎ型ポリシリコン層７よりも低い抵抗率を有する材料からなる円筒状膜の一部をなす形態の低抵抗膜１５が挟み込まれている。この低抵抗膜１５の具体的な形成方法は後で詳述するが、簡単に説明すると、第二のｎ型ポリシリコン層７の材料を途中まで堆積させておいてから、その内壁上に低抵抗膜１５を形成し、さらに第二のｎ型ポリシリコン層７の材料を堆積させて埋め込むことにより、円筒状の低抵抗膜１５が第二のｎ型ポリシリコン層７内部に挟み込まれるようにしたものである。円筒状の低抵抗膜１５は、その後の第二のｎ型ポリシリコン層７が加工される工程において、通常は一部が除去されるため、最終的には、円筒状膜の一部をなす形態となる。尚、低抵抗膜１５の形状は、円筒状膜の全部又は一部をなす形態のものには限られず任意である。第二のｎ型ポリシリコン層７及び低抵抗膜１５は、トレンチキャパシタのストレージノード電極の一部を構成している。
【００２９】
以上のように形成されたトレンチキャパシタの上層部の上部から中央部にかけては、図２の平面上におけるトランジスタのソース・ドレイン領域１４との重複範囲外となる部分が除去され、かつ、残存部分の角が丸まったことにより、残存部分の端部に、半円柱状の第二のｎ型ポリシリコン層７が形成されている。また、相互に隣接するセルに含まれる半円柱状の第二のｎ型ポリシリコン層７同士の間には、上記加工の結果、溝８が形成されている。符号８が指し示しているのは、溝の側面部である。トレンチキャパシタの上面上及び除去された部分には、第三の絶縁膜９が素子分離領域として形成されている。特に溝８内部に形成された第三の絶縁膜９は、図２に図示されている隣接するセルとの素子分離を行うために形成されている。
【００３０】
基板１の上層部の上部に含まれるトレンチ２の側壁周囲、即ち、第二の絶縁膜６が形成されていない部分のトレンチの側壁周囲には、第二のｎ型ポリシリコン層７からの不純物拡散により形成された第二のｎ型拡散層１０が形成されている。この第二のｎ型拡散層１０と第二のｎ型ポリシリコン層７との接合部が、基板１と第二のｎ型ポリシリコン層７とを結合し、トレンチキャパシタと基板表面部に形成されるトランジスタとを電気的に接続する側壁コンタクト１１となっている。
【００３１】
基板表面には、トレンチ２から離隔した位置に、ゲート絶縁膜１６を介してゲート電極１２が形成されている。また、基板表面近傍部には、トランジスタの活性領域となる第三のｎ型拡散層１３が、ゲート電極１２とトレンチ２との間に、第二のｎ型拡散層１０に接するように、ゲート電極１２を利用して自己整合的に形成されている。尚、本実施の形態におけるトランジスタは、ＭＯＳトランジスタである。
【００３２】
以上のように構成された本発明の実施の一形態に係る半導体装置においては、トレンチキャパシタを用いたＤＲＡＭ等の半導体装置におけるトレンチキャパシタと基板表面に形成されたトランジスタの拡散層１３との接続経路の一部を構成する、トレンチ上層部の半円柱状半導体層８中に、当該半円柱状半導体層８よりも低い抵抗率を有する低抵抗膜１５が埋め込まれている。そのため、トレンチ上層部の半円柱状半導体層８を通過して、トランジスタの拡散層１３とトレンチキャパシタとの間に電流が流れる際には、電流は、半円柱状半導体層８中の低抵抗膜１５中を選択的に流れることとなる。
【００３３】
例えば、半円柱状半導体層８中の電流経路の一部である部分Ｘの幅は、半円柱状半導体層８の幅Ｗに依存し、半円柱状半導体層８の幅Ｗは、トレンチ２と溝８との相対位置についての製造上の合わせずれに依存して複数のセル間である程度のばらつきがあるため、半円柱状半導体層８の抵抗値にも複数のセル間でばらつきが生ずることとなる。
【００３４】
しかし、本発明の実施の一形態に係る半導体装置においては、半円柱状半導体層８中に低抵抗膜１５が挟み込まれるようにして埋め込まれており、かつ、低抵抗膜１５は、トレンチ２と溝８との相対位置についての製造上の合わせずれが生じたとしても、溝８の形成に伴い除去される量のばらつきが小さい形態を有している。
【００３５】
従って、半円柱状半導体層８中を流れる電流が、低抵抗膜１５中を選択的に流れる際における抵抗値には、複数のセル間でほとんどばらつきが無く、結果として、トレンチキャパシタと拡散層との間の電気的接続経路の抵抗値（ストラップ抵抗値）のばらつきを低減することができる。さらに、半円柱状半導体層８中に低抵抗膜１５を埋め込んだことにより、ストラップ抵抗値自体の低減も図ることができる。その結果、ＤＲＡＭ等の半導体装置において、上記構成を採用した場合には、装置全体としての性能の向上を図ることができる。
【００３６】
次に、本発明の実施の一形態に係る半導体装置の製造方法について説明する。
【００３７】
図３乃至図８は、それぞれ、本発明の実施の一形態に係る半導体装置の製造方法の一工程におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図である。
【００３８】
先ず、図３に示すように、ｐ型シリコン基板１上にゲート絶縁膜１６を介して形成されたマスク材であるシリコン窒化膜（ＳｉＮ）１７又はその上層に形成されるシリコン酸化膜（ＳｉＯ２）等をマスクとして、基板１の表面から深さ約８μｍ、直径約０．２μｍのトレンチ２を形成する。トレンチの直径は、例えば、２１０ｎｍ程度とする。トレンチ２を形成後、ヒ素を含有したガラスであるヒ素ガラス（ＡｓＳＧ）を、基板１の中層部程度までトレンチ２内に埋め込んで熱処理により拡散させることにより、トレンチ中層部から下層部にかけてのトレンチ周囲に第一のｎ型拡散層３を形成して、トレンチキャパシタのプレート電極３とする。プレート電極３を形成後、トレンチ２内のヒ素ガラスは除去する。その後、トレンチ２の内壁に膜厚約５ｎｍの第一の絶縁膜４を形成する。第一の絶縁膜４としては、シリコン窒化膜（ＳｉＮ）がよく用いられる。また、第一の絶縁膜４の膜厚は、例えば、５乃至６ｎｍ程度とする。第一の絶縁膜４を形成後、低抵抗化のためにヒ素（Ａｓ）等の不純物が高濃度にドーピングされた第一のｎ型ポリシリコン層５を形成してトレンチ内に埋め込み、異方性又は等方性イオンエッチングにより第一のｎ型ポリシリコン層５をエッチバックして、プレート電極３が形成されている部分のトレンチ２内にのみ第一のｎ型ポリシリコン層５が残存するようにする。
【００３９】
第一のｎ型ポリシリコン層５の加工後、第二の絶縁膜６を堆積し、図４に示すように、異方性エッチング加工を行って、トレンチ２の内壁にのみ第二の絶縁膜６が残存するようにする。第二の絶縁膜６としては、シリコン酸化膜（ＳｉＯ２）がよく用いられる。また、第二の絶縁膜６の膜厚は、例えば、３０ｎｍ程度とする。
【００４０】
第二の絶縁膜６の加工後、図５に示すように、ヒ素（Ａｓ）等の不純物が高濃度にドーピングされた第二のｎ型ポリシリコン層７をトレンチ２が埋まらない程度に形成した後、第二のｎ型ポリシリコン層７よりも抵抗率が低い低抵抗膜１５を堆積する。ここで、第二のｎ型ポリシリコン層７は、可能な限り薄く形成する。例えば、その膜厚は、３０ｎｍ程度とする。低抵抗膜１５の材料としては、タングステンシリサイドやモリブデンシリサイド等の高融点金属が用いられる。また、低抵抗膜１５の膜厚は、例えば、１０乃至２０ｎｍ程度とする。その後、ヒ素等の不純物が高濃度にドーピングされた追加の第二のｎ型ポリシリコン層７’をさらに形成してトレンチ２を完全に埋め込む。尚、第二のｎ型ポリシリコン層７と追加の第二のｎ型ポリシリコン層７’とは、同一の材料を用いるとよい。さらに、第二のｎ型ポリシリコン層７及び追加の第二のｎ型ポリシリコン層７’は、第一のｎ型ポリシリコン層５と同一の材料を用いるとよい。
【００４１】
追加の第二のｎ型ポリシリコン層７’によりトレンチ２を埋め込んだ後、図６に示すように、異方性又は等方性ドライエッチングにより第二のｎ型ポリシリコン層７及び追加の第二のｎ型ポリシリコン層７’並びに低抵抗膜１５をエッチングして、トレンチ２内の上記各層の表面が基板１表面から深さ０．１μｍ程度になるようにする。
【００４２】
第二のｎ型ポリシリコン層７及び追加の第二のｎ型ポリシリコン層７’並びに低抵抗膜１５のエッチング加工後、フッ化アンモニウム（ＮＨ４Ｆ）等を用いたウェットエッチング等により第二の絶縁膜６の上部を除去し、第二の絶縁膜６の上端が基板表面から０．１乃至０．２μｍ程度に位置するようにする。第二の絶縁膜６の加工後、再追加の第二のｎ型ポリシリコン層７”を形成してトレンチを再度完全に埋め込んだ後、図７に示すように、異方性又は等方性ドライエッチングにより再追加の第二のｎ型ポリシリコン層７”をエッチングして、トレンチ２内の再追加の第二のｎ型ポリシリコン層７”の表面が基板１表面から深さ０．０３乃至０．０５μｍ程度になるようにする。
【００４３】
尚、第二のｎ型ポリシリコン層７及び追加の第二のｎ型ポリシリコン層７’、再追加の第二のｎ型ポリシリコン層７”は、ここまでの加工の結果、一体化して形成されており、かつ、同様の機能を果たすものとなるので、以後は、これらを代表して第二のｎ型ポリシリコン層７と称することとする。
【００４４】
図７に示した工程の後、リソグラフィにより形成したレジストをマスクとして、図８に示すように、異方性ドライエッチングにより溝８を形成する。あるいは、図７に示した工程の後、酸化膜等を堆積して表面を平坦化した上で、リソグラフィ及びドライエッチングにより溝８を形成してもよい。その後、溝８に絶縁膜（図１における第三の絶縁膜９；図８には図示せず）を埋め込んでからＣＭＰにより表面を平坦化し、マスク材として形成されていたシリコン窒化膜１７を除去する。尚、前述したように、溝８及び絶縁膜は、図８においては右側に隣接するセルとの素子分離を行うためのものである。
【００４５】
素子分離領域の形成後、トランジスタを構成するゲート電極１２、活性領域となる第三のｎ型拡散層１３等を通常のプロセスにより形成すると、図１及び図２に示した本発明の実施の一形態に係る半導体装置におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造が得られる。
【００４６】
【発明の効果】
本発明の実施の一形態に係る半導体装置及びその製造方法によれば、半導体基板中のトレンチに形成されたトレンチキャパシタと、上記トレンチキャパシタを駆動するトランジスタとの電気的接続経路の一部を構成する上記トレンチ上部の半円柱状半導体層内に、上記半円柱状半導体層よりも低い抵抗率を有する低抵抗層を埋め込んでおくこととしたので、トレンチキャパシタと拡散層との間の電気的接続経路の抵抗値（ストラップ抵抗値）のばらつきを低減することができ、ストラップ抵抗値自体の低減も図ることができる。その結果、ＤＲＡＭ等の半導体装置において、装置全体としての性能の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る半導体装置におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図である。
【図２】本発明の実施の一形態に係る半導体装置におけるトレンチキャパシタセル部の構成を示す平面図である。
【図３】本発明の実施の一形態に係る半導体装置の製造方法の一工程におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図である。
【図４】本発明の実施の一形態に係る半導体装置の製造方法の一工程におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図である。
【図５】本発明の実施の一形態に係る半導体装置の製造方法の一工程におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図である。
【図６】本発明の実施の一形態に係る半導体装置の製造方法の一工程におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図である。
【図７】本発明の実施の一形態に係る半導体装置の製造方法の一工程におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図である。
【図８】本発明の実施の一形態に係る半導体装置の製造方法の一工程におけるトレンチキャパシタの側壁コンタクト及びその周辺の構造を示す断面図である。
【図９】従来のトレンチキャパシタを用いたＤＲＡＭの側壁コンタクト及びその周辺の構造を示す断面図である。
【図１０】従来のトレンチキャパシタを用いたＤＲＡＭのトレンチキャパシタセル部の構成を示す平面図である。
【符号の説明】
１，１０１  半導体基板（ｐ型シリコン基板）
２，１０２  トレンチ
３，１０３  プレート電極（第一のｎ型拡散層）
４，１０４  第一の絶縁膜
５，１０５  第一のｎ型ポリシリコン層
６，１０６  第二の絶縁膜
７，１０６  第二のｎ型ポリシリコン層
８，１０８  溝
９，１０９  第三の絶縁膜
１０，１１０  第二のｎ型拡散層
１１，１１１  側壁コンタクト
１２，１１２  ゲート電極
１３，１１３  第三のｎ型拡散層
１４，１１４  トランジスタのソース・ドレイン領域
１５  低抵抗膜
１６，１１６  ゲート絶縁膜
１７  マスク材
【図１】
2004259920.tif 000003
【図２】
2004259920.tif 000004
【図３】
2004259920.tif 000005
【図４】
2004259920.tif 000006
【図５】
2004259920.tif 000007
【図６】
2004259920.tif 000008
【図７】
2004259920.tif 000009
【図８】
2004259920.tif 000010
【図９】
2004259920.tif 000011
【図１０】
2004259920.tif 000012
【手続補正書】
【提出日】平成15年12月9日(2003.12.9)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板中のトレンチに形成されたトレンチキャパシタと、
前記トレンチキャパシタを駆動するトランジスタと、
前記トレンチキャパシタと前記トランジスタとの電気的接続経路の一部を構成する前記トレンチ上部の半円柱状半導体層と、
前記半円柱状半導体層内に埋め込まれ、前記半円柱状半導体層よりも低い抵抗率を有する低抵抗層と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記低抵抗層は、円筒状膜の一部をなす形態で前記半円柱状半導体層内に挟み込まれて埋め込まれているものであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低抵抗層は、高融点金属により形成されているものであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板中のトレンチに形成されたトレンチキャパシタと、前記トレンチキャパシタを駆動するトランジスタとの電気的接続経路の一部を構成する前記トレンチ上部の半円柱状半導体層内に、前記半円柱状半導体層よりも低い抵抗率を有する低抵抗層を埋め込むことを特徴とする半導体装置の製造方法。
【請求項５】
前記低抵抗層は、円筒状膜の一部をなす形態で前記半円柱状半導体層内に挟み込まれるように埋め込むことを特徴とする請求項４に記載の半導体装置の製造方法。