(57)【要約】【課題】ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する半導体装置において、電気的特性の劣化や製造工程の増加を招くことなく、ゲート電極やソース／ドレインにおける電気抵抗を低減する。【解決手段】金属に置換可能な被置換材料が第１の金属材料により置換された金属置換層より成る第１のゲート電極２２ｎと、第１のソース／ドレイン領域２８ｎとを含む第１のトランジスタ３０ｎと、被置換材料と第２の金属材料との化合物である化合物層より成る第２のゲート電極２２ｐと、第２のソース／ドレイン領域２８ｐとを含む第２のトランジスタ３０ｐと、第１のソース／ドレイン領域上及び第２のソース／ドレイン領域上にそれぞれ形成され、半導体基板の材料と第２の金属材料との化合物より成るコンタクト層３２とを有し、化合物層がゲート絶縁膜２０に接するように形成されている。【選択図】  図１
2004207598.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１のゲート絶縁膜を介して形成され、金属に置換可能な被置換材料が第１の金属材料により置換された金属置換層より成る第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン領域とを含む第１のトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成され、前記被置換材料と第２の金属材料との化合物である化合物層より成る第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン領域とを含む第２のトランジスタと、
前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上にそれぞれ形成され、前記半導体基板の材料と前記第２の金属材料との化合物より成るコンタクト層とを有し、
前記化合物層が前記第２のゲート絶縁膜に接するように形成されている
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記化合物層に含まれる前記被置換材料が、前記第１の金属材料により置換されている
ことを特徴とする半導体装置。
【請求項３】
半導体基板上に第１のゲート絶縁膜を介して形成され、金属に置換可能な被置換材料と第１の金属材料との化合物である第１の化合物層より成り、前記第１の化合物層に含まれる前記被置換材料が第２の金属材料により置換された第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン領域とを含む第１のトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成され、前記被置換材料と前記第１の金属材料との化合物である第２の化合物層より成る第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン領域とを含む第２のトランジスタと、
前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上にそれぞれ形成され、前記半導体基板の材料と前記第１の金属材料との化合物より成るコンタクト層とを有し、
前記第１の化合物層が、前記第１のゲート絶縁膜に接するように形成されており、
前記第２の化合物層が、前記第２のゲート絶縁膜に接するように形成されている
ことを特徴とする半導体装置。
【請求項４】
請求３記載の半導体装置において、
前記第２の化合物層に含まれる前記被置換材料が、前記第２の金属材料により置換されている
ことを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して形成され、半導体材料と金属材料との化合物である化合物層より成るゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に形成され、前記半導体基板の材料と前記金属材料との化合物より成るコンタクト層とを有し、
前記化合物層が、前記ゲート絶縁膜に接するように形成されている
ことを特徴とする半導体装置。
【請求項６】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、
第１の金属材料より成る第１の金属膜を、前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である化合物層を、前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、
第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、
第１の金属材料より成る第１の金属膜を、前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である化合物層を、前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、
第２の金属材料より成る第２の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換するとともに、前記第２のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、
第１の金属材料より成る第１の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第１の化合物層を前記ゲート絶縁膜に接するように形成するとともに、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第２の化合物層を前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、
第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、
第１の金属材料より成る第１の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第１の化合物層を前記ゲート絶縁膜に接するように形成するとともに、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第２の化合物層を前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、
第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換するとともに、前記第２のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程の後、前記第１の金属膜を形成する工程の前に、前記第１のゲート電極の両側の前記半導体基板内及び前記第２のゲート電極の両側の前記半導体基板内に、ソース／ドレイン領域を形成する工程を更に有し、
前記第１の金属膜を形成する工程では、前記第１の金属膜を、前記ソース／ドレイン領域に更に接するように形成し、
前記第１の熱処理工程では、前記半導体基板を構成する材料と前記第１の金属材料との化合物より成るコンタクト層を前記ソース／ドレイン領域上に更に形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特にＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、データ通信の大容量化・高速化の急速な進展に伴い、大型コンピュータ、パーソナルコンピュータ、ＰＤＡ、携帯電話等において、より一層の高速化・高周波動作化が要求されている。
【０００３】
一方、携帯端末の普及に伴い、一回の充電で、できるだけ長く使用することができるよう、低消費電力化が強く要求されている。
【０００４】
このような要求に応えるためには、電子デバイスの重要な基本構成要素であるトランジスタの高速化・低消費電力化を促進することが必要不可欠である。
【０００５】
高速・高周波動作、低消費電力のトランジスタを形成するためには、ゲート電極における抵抗やソース／ドレインにおける抵抗をできるだけ小さくすることが、必要且つ重要である。
【０００６】
ゲート電極における抵抗やソース／ドレインにおける抵抗を低減するための従来技術を、図６２及び図６３を用いて説明する。図６２は、従来の半導体装置を示す断面図である。図６３は、従来の半導体装置を示す平面図及び断面図である。なお、図６２（ａ）は、ＮＭＯＳトランジスタの場合の断面図を示しており、図６２（ｂ）は、ＰＭＯＳトランジスタの場合の断面図を示している。図６３（ａ）は平面図であり、図６３（ｂ）は図６３（ａ）のＡ−Ａ′線断面図である。
【０００７】
図６２及び図６３に示すように、半導体基板１１０上には、素子領域を画定する素子分離領域１１４が形成されている。ＮＭＯＳトランジスタが形成される領域１１２ｎにおける半導体基板１１０内には、ｐ形ウェル１１６が形成されている。ｐ形ウェル１１６上には、ゲート絶縁膜１２０を介してゲート電極１２２ｎが形成されている。
【０００８】
ゲート電極１２２ｎは、ドーパント不純物が導入されたポリシリコン層１２２ａと、ポリシリコン層１２２ａ上に形成されたシリサイド層１２２ｂとにより構成されている。このようなゲート電極１２２ｎは、ポリシリコン層１２２ａ上にシリサイド層１２２ｂが形成されていることから、ポリサイド構造のゲート電極と称されている。
【０００９】
ゲート電極１２２ｎの両側の半導体基板１１０内には、不純物拡散領域１２６ａが形成されている。ゲート電極１２２ｎの側壁部分には、サイドウォール絶縁膜１２７が形成されている。側壁部分にサイドウォール絶縁膜１２７が形成されたゲート電極１２２ｎの両側の半導体基板１１０内には、不純物拡散領域１２６ｂが形成されている。不純物拡散領域１２６ａと不純物拡散領域１２６ｂとにより、ソース／ドレイン領域１２８ｎが形成されている。ソース／ドレイン領域１２８ｎ上には、シリサイドより成るコンタクト層１３２が形成されている。
【００１０】
シリサイド層１２２ｂ及びコンタクト層１３２は、ポリシリコン層１２２ｂ及びソース／ドレイン領域１２８ｎに自己整合で形成されたものである。このようにして、シリサイド層１２２ｂ及びコンタクト層１３２を形成する技術は、サリサイド（salicide：self-aligned silicide）技術と称されている。
【００１１】
こうして、ゲート電極１２２ｎとソース／ドレイン領域１２８ｎとを有するＮＭＯＳトランジスタ１３０ｎが構成されている。
【００１２】
また、ＰＮＭＯＳトランジスタが形成される領域１１２ｐにおける半導体基板１１０内には、ｎ形ウェル１１８が形成されている。ｎ形ウェル１１８上には、ゲート絶縁膜１２０を介してゲート電極１２２ｐが形成されている。ゲート電極１２２ｐは、ドーパント不純物が導入されたポリシリコン層１２２ｃと、ポリシリコン層１２２ｃ上に形成されたシリサイド層１２２ｄとにより構成されている。
【００１３】
ゲート電極１２２ｐの両側の半導体基板１１０内には、不純物拡散領域１２６ｃが形成されている。ゲート電極１２２ｐの側壁部分には、サイドウォール絶縁膜１２７が形成されている。側壁部分にサイドウォール絶縁膜１２７が形成されたゲート電極１２２ｐの両側の半導体基板１１０内には、不純物拡散領域１２６ｄが形成されている。不純物拡散領域１２６ｃと不純物拡散領域１２６ｄとにより、ソース／ドレイン領域１２８ｐが形成されている。ソース／ドレイン領域１２８ｐ上には、シリサイドより成るコンタクト層１３２が形成されている。
【００１４】
こうして、ゲート電極１２２ｐとソース／ドレイン領域１２８ｐとを有するＰＭＯＳトランジスタ１３０ｐが構成されている。
【００１５】
ＮＭＯＳトランジスタ１３０ｎ及びＰＭＯＳトランジスタ１３０ｐが形成された半導体基板１１０上には、層間絶縁膜１３４が形成されている。層間絶縁膜１３４には、コンタクト層１３２に達する開口部１３６が形成されている。開口部１３６の内面には、バリアメタル１３８が形成されている。内面にバリアメタル１３８が形成された開口部１３６内には、導体プラグ１４０が埋め込まれている。導体プラグ１４０が埋め込まれた層間絶縁膜１３４上には、バリアメタル１４２を介して配線１４４が形成されている。
【００１６】
このような半導体装置では、ゲート電極１２２ｎ、１２２ｐの上部にシリサイド層１２２ｂ、１２２ｄが形成されているため、ゲート電極１２２ｎ、１２２ｐにおけるシート抵抗を低減することが可能である。また、ソース／ドレイン領域１２８ｎ、１２８ｐ上にシリサイドより成るコンタクト層１３２が形成されているため、ソース／ドレインにおけるコンタクト抵抗を低減することが可能である。
【００１７】
一方、被置換材料層より成るゲート電極を形成し、この後、被置換材料層中の被置換材料を置換金属材料により置換することにより金属置換層より成るゲート電極を形成する技術が提案されている。
【００１８】
図６４は、提案されている半導体装置を示す図である。図６４（ａ）は、ＮＭＯＳトランジスタの場合を示しており、図６４（ｂ）は、ＰＭＯＳトランジスタの場合を示している。
【００１９】
ゲート電極１２２は、まず、ポリシリコンより成るゲート電極を形成し、この後、ポリシリコンより成るゲート電極をアルミニウムにより置換することにより形成されたものである。ポリシリコンより成るゲート電極をアルミニウムにより置換する工程は、ソース／ドレイン領域１２８ｎ、１２８ｐに導入されたドーパント不純物を活性化するための高温の熱処理の後に行われる。かかる高温の熱処理の後に、ポリシリコンより成るゲート電極をアルミニウムにより置換するため、従来ゲート電極として用いることが困難であった低融点・低抵抗の金属材料を用いてゲート電極を形成することが可能となる。アルミニウムの電気抵抗は、コバルトシリサイドの電気抵抗に対して、３０分の１から５０分の１程度である。従って、ゲート電極１２２の材料としてアルミニウムより成る金属置換層を用いることにより、ゲート電極１２２における抵抗を極めて低くすることが可能となる。また、提案されている半導体装置では、ゲート絶縁膜１２０に接するゲート電極１２２が金属により形成されているため、ゲート電極１２２の空乏化を防止することができる。このため、提案されている半導体装置によれば、ゲート絶縁膜の実効的な膜厚を薄くすることができ、トランジスタの性能を向上することができる。
【００２０】
【特許文献１】
特開平２−７１５１５号公報
【特許文献２】
特開平１０−１２５６７７号公報
【特許文献３】
特開平１０−３０８５１５号公報
【特許文献４】
特開平１１−９７５３５号公報
【特許文献５】
特開平１１−２５１５９５号公報
【特許文献６】
特開平１１−２３８７９８号公報
【特許文献７】
特開平１１−２６１０６３号公報
【特許文献８】
特開２００１−２４１８７号公報
【特許文献９】
特開２００１−２７４３７９号公報
【００２１】
【発明が解決しようとする課題】
しかしながら、アルミニウムの仕事関数は、ＮＭＯＳトランジスタ１３１ｎのゲート電極としては好適ではあるが、ＰＭＯＳトランジスタ１３１ｐのゲート電極としては好適ではなかった。即ち、近時においては、低消費電力化を実現すべく、電子回路には、ＣＭＯＳ構造が広く採用されている。ところが、ＰＭＯＳトランジスタ１３１ｐのゲート電極１２２としてアルミニウムを用いた場合には、しきい値電圧の低下を招いてしまう。具体的には、しきい値電圧が、通常の値より０．７Ｖ程度低くなってしまう。しきい値電圧の低下を防止すべく、チャネル領域に導入するドーパント不純物のドーズ量を少なくすることも考えられる。しかし、チャネル領域に導入するドーパント不純物のドーズ量を少なくした場合には、ＰＭＯＳトランジスタ１３１ｐをサーフェスチャネル型に形成することができない。近時では、ゲート長は、０．１μｍ以下と微細化が進んでいる。このため、ＰＭＯＳトランジスタ１３１ｐをサーフェスチャネル型に形成することができないと、ＰＭＯＳトランジスタ１３１ｐにおいてショートチャネル効果が生じやすくなってしまう。
【００２２】
ここで、ＰＭＯＳトランジスタ１３１ｐにおいては、ＰＭＯＳトランジスタ１３１ｐのゲート電極１２２として好適な仕事関数を有する置換金属材料を用いることも考えられる。しかしながら、ＮＭＯＳトランジスタ１３１ｎのゲート電極とＰＭＯＳトランジスタ１３１ｐのゲート電極とを別個の置換金属材料を用いて置換する場合には、製造工程の増加を招いてしまうこととなる。また、置換金属材料として機能しうる金属材料はあまり多くはないため、ＰＭＯＳトランジスタ１３１ｐのゲート電極として好適な仕事関数を有する置換金属材料を用意するのは必ずしも容易ではなかった。
【００２３】
本発明の目的は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを有する半導体装置において、電気的特性の劣化や製造工程の増加を招くことなく、ゲート電極やソース／ドレインにおける電気抵抗を低減し得る半導体装置及びその製造方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的は、半導体基板上に第１のゲート絶縁膜を介して形成され、金属に置換可能な被置換材料が第１の金属材料により置換された金属置換層より成る第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン領域とを含む第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成され、前記被置換材料と第２の金属材料との化合物である化合物層より成る第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン領域とを含む第２のトランジスタと、前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上にそれぞれ形成され、前記半導体基板の材料と前記第２の金属材料との化合物より成るコンタクト層とを有し、前記化合物層が前記第２のゲート絶縁膜に接するように形成されていることを特徴とする半導体装置により達成される。
【００２５】
また、上記目的は、半導体基板上に第１のゲート絶縁膜を介して形成され、金属に置換可能な被置換材料と第１の金属材料との化合物である第１の化合物層より成り、前記第１の化合物層に含まれる前記被置換材料が第２の金属材料により置換された第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン領域とを含む第１のトランジスタと、前記半導体基板上に第２のゲート絶縁膜を介して形成され、前記被置換材料と前記第１の金属材料との化合物である第２の化合物層より成る第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン領域とを含む第２のトランジスタと、前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上にそれぞれ形成され、前記半導体基板の材料と前記第１の金属材料との化合物より成るコンタクト層とを有し、前記第１の化合物層が、前記第１のゲート絶縁膜に接するように形成されており、前記第２の化合物層が、前記第２のゲート絶縁膜に接するように形成されていることを特徴とする半導体装置により達成される。
【００２６】
また、上記目的は、半導体基板上にゲート絶縁膜を介して形成され、半導体材料と金属材料との化合物である化合物層より成るゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域と、前記ソース／ドレイン領域上に形成され、前記半導体基板の材料と前記金属材料との化合物より成るコンタクト層とを有し、前記化合物層が、前記ゲート絶縁膜に接するように形成されていることを特徴とする半導体装置により達成される。
【００２７】
また、上記目的は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、第１の金属材料より成る第１の金属膜を、前記第２のゲート電極に接するように形成する工程と、熱処理を行うことにより、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である化合物層を、前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００２８】
また、上記目的は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、第１の金属材料より成る第１の金属膜を、前記第２のゲート電極に接するように形成する工程と、熱処理を行うことにより、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である化合物層を、前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、第２の金属材料より成る第２の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換するとともに、前記第２のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００２９】
また、上記目的は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、第１の金属材料より成る第１の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第１の化合物層を前記ゲート絶縁膜に接するように形成するとともに、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第２の化合物層を前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、熱処理を行うことにより、前記第１のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００３０】
また、上記目的は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、第１の金属材料より成る第１の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第１の化合物層を前記ゲート絶縁膜に接するように形成するとともに、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第２の化合物層を前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、熱処理を行うことにより、前記第１のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換するとともに、前記第２のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程とを有することを特徴とする半導体装置の製造方法により達成される。
【００３１】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法を図１乃至図１１を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図１（ｂ）は、図１（ａ）のＡ−Ａ′線断面図である。図１（ｃ）は、図１（ａ）のＢ−Ｂ′線断面図である。
【００３２】
（半導体装置）
まず、本実施形態による半導体装置について、図１を用いて説明する。
【００３３】
図１（ａ）において紙面左側の領域は、ＮＭＯＳトランジスタが形成される領域１２ｎである。また、図１（ａ）において紙面右側の領域は、ＰＭＯＳトランジスタが形成される領域１２ｐである。
【００３４】
図１に示すように、半導体基板１０には、素子領域を画定する素子分離領域１４が形成されている。
【００３５】
ＮＭＯＳトランジスタが形成される領域１２ｎにおける半導体基板１０内には、ｐ形ウェル１６が形成されている。ＰＭＯＳトランジスタが形成される領域１２ｐにおける半導体基板１０内には、ｎ形ウェル１８が形成されている。
【００３６】
ＮＭＯＳトランジスタを形成される領域１２ｎにおける半導体基板１０上には、ゲート絶縁膜２０を介してゲート電極２２ｎが形成されている。ゲート電極２２ｎは、ポリシリコン層中のシリコンをアルミニウムにより置換することにより形成されたものである。換言すれば、ゲート電極２２ｎは、被置換材料層中の被置換材料を置換金属材料により置換することにより形成された金属置換層より成るものである。
【００３７】
なお、被置換材料は、シリコンに限定されるものではなく、金属に置換可能な材料を広く用いることが可能である。
【００３８】
また、置換金属材料は、アルミニウムに限定されるものではなく、被置換材料と置換することが可能な金属材料を広く用いることが可能である。
【００３９】
本明細書中で、被置換材料とは、金属に置換可能な材料のことをいう。また、本明細書中で、置換金属材料とは、被置換材料と置換することが可能な金属材料のことをいう。また、金属置換層とは、被置換金属を置換金属材料により置換することにより形成された層のことをいう。
【００４０】
また、金属置換層の概念にシリサイド層が含まれる場合もあり、シリサイド層の概念に金属置換層が含まれる場合もあり得る。
【００４１】
なお、金属置換層は被置換材料を金属材料により置換することにより形成されるものであるため、金属置換層中に被置換材料がわずかに存在している場合もある。また、金属置換層中に被置換材料の濃度勾配が存在している場合もある。
【００４２】
ゲート電極の上面には、例えばシリコン窒化膜より成るキャップ膜２４、即ち保護膜が形成されている。
【００４３】
ゲート電極２２ｎの両側の半導体基板１０内には、ゲート電極２２ｎに自己整合でｎ形の不純物拡散領域２６ａが形成されている。不純物拡散領域２６ａは、ＬＤＤ構造の低濃度不純物拡散領域、又は、エクステンションソース／ドレイン構造のエクステンション領域を構成するものである。
【００４４】
上面にキャップ膜２４が形成されたゲート電極２２ｎの側壁部分には、サイドウォール絶縁膜２７が形成されている。
【００４５】
サイドウォール絶縁膜２７が形成されたゲート電極２２ｎの両側には、ゲート電極２２ｎ及びサイドウォール絶縁膜２７に自己整合で、ｎ形の不純物拡散領域２６ｂが形成されている。不純物拡散領域２６ａと不純物拡散領域２６ｂとにより、ＬＤＤ構造又はエクステンションソース／ドレイン構造のソース／ドレイン領域２８ｎが形成されている。
【００４６】
こうして、ゲート電極２２ｎとソース／ドレイン領域２８ｎとを有するＮＭＯＳトランジスタ３０ｎが形成されている。
【００４７】
ＰＭＯＳトランジスタが形成される領域１２ｐにおける半導体基板１０上には、ゲート絶縁膜２０を介してゲート電極２２ｐが形成されている。ゲート電極２２ｐは、ポリシリコン層中のシリコンとコバルト膜中のコバルトとを反応させることにより形成されたシリサイド層より成るものである。換言すれば、ゲート電極２２ｐは、被置換材料層中の被置換材料と金属膜中の金属材料とが反応することにより形成された化合物層より成るものである。
【００４８】
ゲート電極２２ｐを構成するシリサイド層は、ゲート絶縁膜２０に接するように形成されている。本実施形態では、ゲート電極２２ｐを構成するシリサイド層がゲート絶縁膜２０上に直接接しているため、シリサイド層とゲート絶縁膜との間にポリシリコン層が存在しているポリサイド構造の半導体装置と比較して、ゲート電極２２ｐにおけるコンタクト抵抗を著しく低減することができる。
【００４９】
なお、ゲート電極２２ｐ上には、キャップ膜は形成されていない。
【００５０】
ゲート電極２２ｐの両側の半導体基板１０内には、ゲート電極２２ｐに自己整合でｐ形の不純物拡散領域２６ｃが形成されている。不純物拡散領域２６ｃは、ＬＤＤ構造の低濃度不純物拡散領域、又は、エクステンションソース／ドレイン構造のエクステンション領域を構成するものである。
【００５１】
ゲート電極２２ｐの側壁部分には、サイドウォール絶縁膜２７が形成されている。
【００５２】
サイドウォール絶縁膜２７が形成されたゲート電極２２ｐの両側には、ゲート電極２２ｐ及びサイドウォール絶縁膜２７に自己整合で、ｐ形の不純物拡散領域２６ｄが形成されている。不純物拡散領域２６ｃと不純物拡散領域２６ｄとにより、ＬＤＤ構造又はエクステンションソース／ドレイン構造のソース／ドレイン領域２８ｐが形成されている。
【００５３】
こうして、ゲート電極２２ｐとソース／ドレイン領域２８ｐとを有するＰＭＯＳトランジスタ３０ｐが形成されている。
【００５４】
ソース／ドレイン領域２８ｎ、２８ｐの表面には、それぞれコンタクト層３２が形成されている。コンタクト層３２は、シリサイド層より成るものである。より具体的には、コンタクト層３２は、例えばコバルトシリサイド層により形成されている。ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐを構成するシリサイド層とコンタクト層３２を構成するシリサイド層とは、サリサイド技術を用いて同一の工程で形成されたものである。
【００５５】
トランジスタ３０ｎ、３０ｐが形成された半導体基板１０上には、全面に、層間絶縁膜３４が形成されている。
【００５６】
層間絶縁膜３４には、コンタクト層３２に達する開口部３６が形成されている。
【００５７】
開口部３６内には、例えばＴｉ膜とＴｉＮ膜とが順次積層されて成るバリアメタル３８が形成されている。
【００５８】
内面にバリアメタル３８が形成された開口部３６内には、例えばタングステンより成る導体プラグ４０が埋め込まれている。
【００５９】
導体プラグ４０が埋め込まれた層間絶縁膜３４上には、バリアメタル４２を介して配線４４ａが形成されている。バリアメタル４２の材料としては、例えばＴｉＮ、ＷＮ、ＮｂＮ等が用いられている。配線４４ａの材料としては、例えばＡｌ、Ｃｕ、Ａｇ等が用いられている。配線４４ａは、導体プラグ４０を介して、ソース／ドレイン領域２８ｎ、２８ｐに電気的に接続されている。
【００６０】
また、図１（ｂ）に示すように、層間絶縁膜３４には、ゲート電極２２ｎに達する開口部４６が形成されている。開口部４６内には、例えばアルミニウムより成る導体プラグ４８が埋め込まれている。導体プラグ４８を構成するアルミニウム層は、ポリシリコン層中のシリコンをアルミニウムにより置換する際に用いられたアルミニウム層が、そのまま用いられているものである。換言すれば、導体プラグ４８を構成する置換金属材料層は、被置換材料層中の被置換材料を置換金属材料により置換する際に用いられた置換金属材料層が、そのまま用いられているものである。このため、ゲート電極２２ｎと導体プラグ４８とは同一のアルミニウム層により一体に形成されている。換言すれば、ゲート電極２２ｎと導体プラグ４８とは、同一の金属置換層により一体に形成されている。
【００６１】
導体プラグ４８が埋め込まれた層間絶縁膜３４上には、バリアメタル４２を介して、配線４４ｂが形成されている。配線４４ｂは、配線４４ａと同一の材料により形成されている。配線４４ｂは、導体プラグ４８を介して、ゲート電極２２ｎに電気的に接続されている。
【００６２】
また、図１（ｃ）に示すように、層間絶縁膜３４には、ゲート電極２２ｐに達する開口部５０が形成されている。開口部５０内には、バリアメタル４２が形成されている。
【００６３】
内面にバリアメタル４２が形成されたコンタクトホール５０内には、導体プラグ５２が埋め込まれている。
【００６４】
層間絶縁膜３４上には、配線４４ｃが形成されている。配線４４ｃは、導体プラグ５２と一体に形成されている。配線４４ｃは、導体プラグ５２を介して、ゲート電極２２ｐに電気的に接続されている。
【００６５】
こうして本実施形態による半導体装置が構成されている。
【００６６】
本実施形態による半導体装置は、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎが金属置換層により構成されており、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐがシリサイド層により構成されており、しかも、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐを構成するシリサイド層がゲート絶縁膜２０に接するように形成されていることに主な特徴がある。
【００６７】
本実施形態によれば、ＮＭＯＳトランジスタ３０ｎにおいては金属置換層によりゲート電極２２ｎを構成し、ＰＭＯＳトランジスタ３０ｐにおいてはシリサイド層によりゲート電極２２ｐを構成する。このため、ＮＭＯＳトランジスタ３０ｎにおいては、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎとして好適な仕事関数を有する置換金属をゲート電極の材料として用いることができる。一方、ＰＭＯＳトランジスタ３０ｐにおいては、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐの材料として好適な仕事関数を有するシリサイドを、ゲート電極２２ｐの材料として用いることができる。このため、各々のＭＯＳトランジスタ３０ｎ、３０ｐのゲート電極２２ｎ、２２ｐにおいて好適な仕事関数を有する材料を用いつつ、ゲート電極２２ｎ、２２ｐにおけるシート抵抗を低減することができる。しかも、本実施形態によれば、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐを構成するシリサイド層がゲート絶縁膜２０に接するように形成されているため、シリサイド層とゲート絶縁膜との間にポリシリコン層が存在しているポリサイド構造のゲート電極と比較して、ゲート電極２２ｐにおけるコンタクト抵抗をも低減することができる。従って、本実施形態によれば、各々のＭＯＳトランジスタ３０ｎ、３０ｐのゲート電極２２ｎ、２２ｐにおいて、好適な仕事関数を有する材料を用いつつ、ゲート電極２２ｎ、２２ｐにおける抵抗を著しく低減することができる。
【００６８】
しかも、本実施形態によれば、ソース／ドレイン領域２６ｎ、２６ｐ上にシリサイドより成るコンタクト層３２が形成されているため、ソース／ドレインにおけるコンタクト抵抗をも低減することができる。
【００６９】
更に、本実施形態によれば、ゲート電極に金属材料が用いられているため、ゲート絶縁膜とゲート電極との間に空乏層が形成されるのを防止することができる。従って、本実施形態によれば、トランジスタの性能を向上することができる。
【００７０】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図２乃至図１１を用いて説明する。図２乃至図１１は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図６（ｂ）は、図６（ａ）のＡ−Ａ′線断面図である。図６（ｃ）は、図６（ａ）のＢ−Ｂ′線断面図である。図７（ｂ）は、図７（ａ）のＡ−Ａ′線断面図である。図７（ｃ）は、図７（ａ）のＢ−Ｂ′線断面図である。図８（ｂ）は、図８（ａ）のＡ−Ａ′線断面図である。図８（ｃ）は、図８（ａ）のＢ−Ｂ′線断面図である。図９（ｂ）は、図９（ａ）のＡ−Ａ′線断面図である。図９（ｃ）は、図９（ａ）のＢ−Ｂ′線断面図である。図１０（ｂ）は、図１０（ａ）のＡ−Ａ′線断面図である。図１０（ｃ）は、図１０（ａ）のＢ−Ｂ′線断面図である。図１１（ｂ）は、図１１（ａ）のＡ−Ａ′線断面図である。図１１（ｃ）は、図１１（ａ）のＢ−Ｂ′線断面図である。
【００７１】
まず、図２（ａ）に示すように、半導体基板１０に、例えばＳＴＩ法により、素子領域を画定する素子分離領域１４を形成する。半導体基板１０としては、例えばシリコン基板を用いる。
【００７２】
次に、例えばイオン注入法により、ＮＭＯＳトランジスタが形成される領域１２ｎに、ｐ形のドーパント不純物を導入する。これにより、ｐ形ウェル１６が形成される。
【００７３】
次に、例えばイオン注入法により、ＰＭＯＳトランジスタが形成される領域１２ｐに、ｎ形のドーパント不純物を導入する。これにより、ｎ形ウェル１８が形成される。
【００７４】
次に、図２（ｂ）に示すように、例えば熱酸化法により、半導体基板１０の表面に、例えばシリコン窒化酸化膜より成るゲート絶縁膜２０を形成する。ゲート絶縁膜２０の膜厚は、例えば２０ｎｍとする。
【００７５】
なお、ここでは、シリコン窒化酸化膜より成るゲート絶縁膜２０を熱酸化法により形成する場合を例に説明したが、ゲート絶縁膜２０の材料や成膜方法は、これに限定されるものではない。例えば、高誘電率膜より成るゲート絶縁膜をＣＶＤ法により全面に形成してもよい。高誘電率膜としては、例えばＨｆＯ２膜、ＺｎＯ２膜、又はＴａ２Ｏ５膜等を用いることができる。
【００７６】
次に、図２（ｃ）に示すように、全面に、例えばＣＶＤ法により、被置換材料層２２を形成する。被置換材料層２２としては、例えばポリシリコン層を形成する。シリコンは、上述したように、アルミ等の金属置換材料による置換が可能な被置換材料である。被置換材料層２２の厚さは、例えば５０ｎｍ程度とする。被置換材料層２２の厚さをこのように比較的薄く設定するのは、後工程において、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐを構成するシリサイド層をゲート絶縁膜２０に接するように形成するためである。即ち、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐを形成する際に、ＰＭＯＳトランジスタ３０ｐが形成される領域に形成された被置換材料層２２の全体をシリサイド化するためである。
【００７７】
次に、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜より成るキャップ膜２４、即ち保護膜を形成する。キャップ膜２４の膜厚は、例えば５０ｎｍとする。キャップ膜２４は、ＰＭＯＳトランジスタが形成される領域１２ｐにおいて被置換材料層２２をシリサイド化する際に、ＮＭＯＳトランジスタが形成される領域１２ｎにおける被置換材料層２２がシリサイド化されないようにするためのものである。
【００７８】
次に、図３（ａ）に示すように、全面に、フォトリソグラフィ技術を用い、キャップ膜２４及び被置換材料層２２をパターニングする。これにより、上面にキャップ膜２４が形成されたゲート電極２２ａ、２２ｂが形成される。
【００７９】
次に、例えばイオン注入法により、ゲート電極２２ａをマスクとして、ＮＭＯＳトランジスタが形成される領域１２ｎに、ｎ形のドーパント不純物を導入する。これにより、ゲート電極２２ａの両側の半導体基板１０内に、ｎ形の不純物拡散領域２６ａが形成される。
【００８０】
次に、例えばイオン注入法により、ゲート電極２２ｂをマスクとして、ＰＭＯＳトランジスタが形成される領域１２ｐに、ｐ形のドーパント不純物を導入する。これにより、ゲート電極２２ｂの両側の半導体基板１０内に、ｐ形の不純物拡散領域２６ｃが形成される。
【００８１】
次に、全面に、例えばＣＶＤ法により、例えば膜厚５０〜１００ｎｍのＳｉＯ２より成る絶縁膜を形成する。この後、絶縁膜を異方性エッチングする。こうして、ゲート電極２２ａ、２２ｂの側壁部分に、絶縁膜より成るサイドウォール絶縁膜２７が形成される（図３（ｂ）参照）。
【００８２】
次に、例えばイオン注入法により、ゲート電極２２ａ及びサイドウォール絶縁膜２７をマスクとして、ＮＭＯＳトランジスタが形成される領域１２ｎに、ｎ形のドーパント不純物を高濃度に導入する。これにより、側壁部分にサイドウォール絶縁膜２７が形成されたゲート電極２２ａの両側の半導体基板１０内に、ｎ形の不純物拡散領域２６ｂが形成される。不純物拡散領域２６ａと不純物拡散領域２６ｂとにより、ソース／ドレイン領域２８ｎが形成される。
【００８３】
次に、例えばイオン注入法により、ゲート電極２２ｂ及びサイドウォール絶縁膜２７をマスクとして、ＰＭＯＳトランジスタが形成される領域１２ｐに、ｐ形のドーパント不純物を高濃度に導入する。これにより、側壁部分にサイドウォール絶縁膜２７が形成されたゲート電極２２ｂの両側の半導体基板１０内に、ｐ形の不純物拡散領域２６ｄが形成される。不純物拡散領域２６ｃと不純物拡散領域２６ｄとにより、ソース／ドレイン領域２８ｐが形成される。
【００８４】
次に、例えばＲＴＡ法により、不純物拡散領域に導入されたドーパント不純物を活性化するための熱処理を行う。熱処理温度は、例えば１０５０℃とする。熱処理時間は、例えば約１秒とする。
【００８５】
次に、図３（ｃ）に示すように、例えばスピンコート法により、全面に、フォトレジスト膜５４を形成する。この後、フォトレジスト膜５４に、ＰＭＯＳトランジスタが形成される領域１２ｐを露出するように開口部５５を形成する。この後、フォトレジスト膜５４をマスクとして、ゲート電極２２ｂ上のキャップ膜２４をエッチング除去する。この後、フォトレジスト膜５４を剥離する。
【００８６】
次に、図４（ａ）に示すように、例えばスパッタ法により、全面に、コバルトより成る金属膜５６を形成する。
【００８７】
次に、熱処理を行うことにより、金属膜５６を構成するコバルトと半導体基板１０を構成するシリコンとを反応させるとともに、金属膜５６を構成するコバルトとゲート電極２２ｂを構成するシリコンとを反応させる。換言すれば、金属膜５６の構成原子と半導体基板１０の構成原子とを反応させるとともに、金属膜５６の構成原子とゲート電極２２ｂの構成原子とを反応させる。この際、ゲート電極２２ｂの全体をシリサイド化する。即ち、ゲート電極２２ｐを構成するシリサイド層を、ゲート絶縁膜２０に接するように形成する。こうして、シリサイド層より成るゲート電極２２ｐが形成される。
【００８８】
なお、ゲート電極２２ｂを構成する被置換材料層２２を厚く形成した場合には、ゲート電極２２ｂの全体をシリサイド化する際に、長時間を要してしまい、ソース／ドレイン領域２８ｎ、２８ｐ上に形成されるシリサイドより成るコンタクト層３２の厚さが厚くなってしまう。そうすると、コンタクト層３２が厚く形成されてしまうと、トランジスタの電気的特性に悪影響を与える虞がある。本実施形態では、ゲート電極２２ｂを構成する被置換材料層２２を比較的薄く形成しているため、比較的短い時間で、ゲート電極２２ｂの全体をシリサイド化することができるため、コンタクト層３２が厚く形成されてしまうのを防止することが可能となる。
【００８９】
次に、図４（ｂ）に示すように、未反応の金属膜５６を除去する。
【００９０】
次に、図４（ｃ）に示すように、例えばＣＶＤ法により、全面に、層間絶縁膜３４を形成する。層間絶縁膜３４の材料としては、例えばＳｉＯ２を用いる。層間絶縁膜３４の膜厚は、例えば３００〜５００ｎｍとする。
【００９１】
次に、例えばＣＭＰ法により、層間絶縁膜３４の表面を研磨する。これにより、層間絶縁膜３４の表面が平坦化される。
【００９２】
次に、図５（ａ）に示すように、層間絶縁膜３４に、コンタクト層３２に達する開口部３６を形成する。
【００９３】
次に、全面に、例えばスパッタ法により、Ｔｉ膜とＴｉＮ膜とを順次積層することにより、積層膜を形成する。Ｔｉ膜の膜厚は、例えば５ｎｍとする。ＴｉＮ膜の膜厚は、例えば１０ｎｍとする。こうして、積層膜より成るバリアメタル３８が形成される。
【００９４】
次に、全面に、例えばＣＶＤ法により、金属膜を形成する。金属膜の材料としては、例えばタングステンを用いる。金属膜の膜厚は、例えば２０ｎｍとする。
【００９５】
次に、例えばＣＭＰ法により、層間絶縁膜３４の表面が露出するまで、金属膜及びバリアメタル３８を研磨する。こうして、開口部３４内に、金属膜より成る導体プラグ４０が埋め込まれる（図５（ｂ）参照）。
【００９６】
次に、図６に示すように、層間絶縁膜３４及びキャップ膜２４に、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ａに達する開口部４６を形成する。
【００９７】
次に、図７に示すように、全面に、例えばＣＶＤ法又はスパッタ法により、置換金属材料層５８を形成する。置換金属材料層５８の膜厚は、例えば５００ｎｍとする。置換金属材料層５８としては、例えばアルミニウム層を形成する。アルミニウムは、上述したように、被置換材料である例えばシリコンと置換され得る金属材料、即ち置換金属材料である。
【００９８】
次に、全面に、例えばスパッタ法により、例えばＴｉより成る吸収層６０を形成する。吸収層の厚さは、例えば２０ｎｍとする。吸収層は、ゲート電極２２ａ中の被置換材料を置換金属材料により置換する際に、置換金属材料層５８中に拡散する被置換材料を吸収するためのものである。置換金属材料層５８中に拡散する被置換材料を吸収層６０により吸収することができるため、置換金属材料層５８を比較的薄く形成した場合であっても、ゲート電極２２ａ中の被置換材料を置換金属材料により十分に置換することが可能となる。
【００９９】
次に、図８に示すように、ゲート電極２２ａ中の被置換材料を置換金属材料により置換するための熱処理を行う。熱処理温度は、例えば約４００℃とする。熱処理時間は、例えば３０分とする。これにより、ゲート電極２２ａ中の被置換材料と置換金属材料層５８中の置換金属材料とが相互拡散し、ゲート電極２２ａ中の被置換材料が置換金属材料により置換される。こうして、金属置換層より成るゲート電極２２ｎが形成される。
【０１００】
次に、図９に示すように、例えばＣＭＰ法により、吸収層６０及び置換金属材料層５８を層間絶縁膜３４の表面が露出するまで研磨する。なお、この際、エッチバック法により、層間絶縁膜３４上の吸収層６０及び置換金属材料５８を除去してもよい。
【０１０１】
なお、ここでは、層間絶縁膜３４上の吸収層６０及び置換金属材料層５８を除去する場合を例に説明したが、層間絶縁膜３４上の吸収層６０及び置換金属材料層５８を除去することなく、置換金属材料層５８等を配線の材料として用いてもよい。
【０１０２】
次に、図１０に示すように、層間絶縁膜３４に、ゲート電極２２ｐに達する開口部５０を形成する。
【０１０３】
次に、全面に、例えばスパッタ法により、バリアメタル４２を形成する。バリアメタル４２としては、例えばＴｉ膜とＴｉＮ膜とを順次積層して成る積層膜を用いる。Ｔｉ膜の膜厚は例えば５ｎｍとし、ＴｉＮ膜の膜厚は例えば１０ｎｍとする。
【０１０４】
なお、ここでは、バリアメタル４２を形成する場合を例に説明したが、特段の問題が生じない場合には、バリアメタル４２を形成しなくてもよい。
【０１０５】
次に、全面に、例えばスパッタ法により、金属層を形成する。金属層の材料としては、例えばＡｌ、Ｃｕ等を用いる。金属層の厚さは、例えば０．５〜１μｍとする。この後、フォトリソグラフィ技術を用い、金属層をパターニングする。これにより、金属層より成る配線４４ａが形成される（図１１（ａ）参照）。また、金属層より成る配線４４ｂが形成される（図１１（ｂ）参照）。また、金属層より成る導体プラグ５２及び配線４４ｃが形成される（図１１（ｃ）参照）。
【０１０６】
こうして、本実施形態による半導体装置が製造される。
【０１０７】
本実施形態による製造方法によれば、ソース／ドレイン領域２８ｎ、２８ｐ上にシリサイドより成るコンタクト層３２を形成する際に、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐを構成する被置換材料層２２をもシリサイド化することができる。従って、本実施形態によれば、製造工程の増加を招くことなく、簡便な工程で半導体装置を製造することができる。
【０１０８】
（半導体装置の製造方法の変形例（その１））
次に、本実施形態による半導体装置の製造方法の変形例（その１）を図１２乃至図１８を用いて説明する。図１２乃至図１５は、本変形例による半導体装置の製造方法を示す工程断面図である。なお、図１３（ｂ）は、図１３（ａ）のＡ−Ａ′線断面図である。図１３（ｃ）は、図１３（ａ）のＢ−Ｂ′線断面図である。図１４（ｂ）は、図１４（ａ）のＡ−Ａ′線断面図である。図１４（ｃ）は、図１４（ａ）のＢ−Ｂ′線断面図である。図１５（ｂ）は、図１５（ａ）のＡ−Ａ′線断面図である。図１５（ｃ）は、図１５（ａ）のＢ−Ｂ′線断面図である。図１６（ｂ）は、図１６（ａ）のＡ−Ａ′線断面図である。図１６（ｃ）は、図１６（ａ）のＢ−Ｂ′線断面図である。図１７（ｂ）は、図１７（ａ）のＡ−Ａ′線断面図である。図１７（ｃ）は、図１７（ａ）のＢ−Ｂ′線断面図である。図１８（ｂ）は、図１８（ａ）のＡ−Ａ′線断面図である。図１８（ｃ）は、図１８（ａ）のＢ−Ｂ′線断面図である。
【０１０９】
まず、層間絶縁膜３４を形成する工程までは、図２（ａ）乃至図４（ｃ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１１０】
次に、図１２（ａ）に示すように、層間絶縁膜３４の表面を、キャップ膜２４の表面が露出するまで研磨する。この際、ゲート電極２２ｐ上には、層間絶縁膜３４より成るキャップ膜３４ａが残されることとなる。キャップ膜３４ａは、後工程で、ゲート電極２２ａ中の被置換材料を置換金属材料により置換する際に、ゲート電極２２ｐが置換金属材料により置換されるのを防止するためのものである。即ち、キャップ膜３４ａは、保護膜として機能するものである。
【０１１１】
次に、図５（ａ）を用いて上述した半導体装置の製造方法と同様にして、層間絶縁膜３４にコンタクト層３２に達する開口部３６を形成する（図１２（ｂ）参照）。
【０１１２】
次に、図５（ｂ）を用いて上述した半導体装置の製造方法と同様にして、開口部３３６内にバリアメタル３８を形成し、更に、開口部３６内に導体プラグ４０を埋め込む（図１２（ｃ）参照）。
【０１１３】
次に、図１３に示すように、ゲート電極２２ａ上のキャップ膜２４を除去する。これにより、ゲート電極２２ａの上面が全部露出する。
【０１１４】
次に、図７を用いて上述した半導体装置の製造方法と同様にして、全面に、置換金属材料層５８及び吸収層６０を形成する（図１４参照）。
【０１１５】
次に、図８を用いて上述した半導体装置の製造方法と同様にして、ゲート電極２２ａ中の被置換材料を置換金属材料層５８中の置換金属材料により置換する。これにより、金属置換層より成るゲート電極２２ｎが形成される（図１５参照）。
【０１１６】
次に、図９を用いて上述した半導体装置の製造方法と同様にして、吸収層６０及び置換金属材料層５８を、層間絶縁膜３４の表面が露出するまで研磨する（図１６参照）。
【０１１７】
次に、図１７に示すように、フォトリソグラフィ技術を用い、キャップ膜３４ａに、ゲート電極２２ｐに達する開口部５０を形成する。
【０１１８】
次に、図１１を用いて上述した半導体装置の製造方法と同様にして、配線４４ａ〜４４ｃ及び導体プラグ５２を形成する（図１８参照）。
【０１１９】
こうして、本変形例による半導体装置が製造される。
【０１２０】
このように、ゲート電極２２ａの上面を全部露出するようにしてもよい。本変形例によれば、ゲート電極２２ａの上面を全部露出するため、より迅速且つ確実に、ゲート電極２２ａ中の被置換材料を置換金属材料に置換することができる。
【０１２１】
（半導体装置の製造方法の変形例（その２））
次に、本実施形態による半導体装置の製造方法の変形例（その２）を図１９及び図２０を用いて説明する。図１９及び図２０は、本変形例による半導体装置の製造方法を示す工程断面図である。なお、図１９（ｂ）は、図１９（ａ）のＡ−Ａ′線断面図である。図１９（ｃ）は、図１９（ａ）のＢ−Ｂ′線断面図である。
【０１２２】
まず、吸収層６０及び置換金属材料層５８を層間絶縁膜３４の表面が露出するまで研磨する工程までは、図１２（ａ）乃至図１６（ｃ）を用いて上述した半導体装置の製造方法と同様であるので説明を省略する。
【０１２３】
次に、図１９に示すように、例えばＣＶＤ法により、全面に層間絶縁膜６２を形成する。層間絶縁膜６２の材料は、例えばＳｉＯ２とする。層間絶縁膜の膜厚は、例えば３００〜５００ｎｍとする。
【０１２４】
次に、フォトリソグラフィ技術を用い、層間絶縁膜６２に、導体プラグ４０に達する開口部６４、ゲート電極２２ｎに達する開口部６６、ゲート電極２２ｐに達する開口部６８を形成する。
【０１２５】
次に、図２０に示すように、全面に、例えばスパッタ法により、バリアメタル４２を形成する。
【０１２６】
次に、全面に、金属層を形成する。この後、フォトリソグラフィ技術により、金属層及びバリアメタル４２をパターニングする。これにより、金属層より成る配線４４ａが形成される（図２０（ａ）参照）。また、金属層より成る導体プラグ７０及び配線４４ｂが形成される（図２０（ｂ）参照）。また、金属層より成る導体プラグ５２及び配線４４ｃが形成される（図２０（ｃ）参照）。
【０１２７】
こうして、本変形例による半導体装置が製造される。
【０１２８】
このように、層間絶縁膜３４上に更に層間絶縁膜６２を形成し、層間絶縁膜６２上に配線４４ａ〜４４ｃを形成するようにしてもよい。
【０１２９】
（半導体装置の変形例（その１））
次に、本実施形態による半導体装置の変形例（その１）を図２１及び図２２を用いて説明する。図２１は、本変形例による半導体装置を示す平面図である。図２２は、本変形例による半導体装置の等価回路を示す図である。
【０１３０】
本変形例による半導体装置は、本発明をＣＭＯＳインバータに適用したものである。
【０１３１】
図２１において紙面上側の領域は、ＮＭＯＳトランジスタが形成される領域１２ｎである。また、図２１において紙面下側の領域は、ＰＭＯＳトランジスタが形成される領域１２ｐである。
【０１３２】
図２１に示すように、本変形例による半導体装置では、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎとＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐとが互いに接続されている。
【０１３３】
ＮＭＯＳトランジスタ３０ｎのゲート電極３０ｎは、上記と同様に、金属置換層により構成されている。即ち、ゲート電極３０ｐは、被置換材料層２２より成るゲート電極２２ａ中の被置換材料を置換金属材料により置換することにより形成されている。
【０１３４】
ＰＭＯＳトランジスタ３０ｐのゲート電極３０ｐは、上記と同様に、シリサイド層により構成されている。即ち、ゲート電極３０ｎは、被置換材料層２２より成るゲート電極２２ｂ中の被置換材料を金属膜５６中の金属材料と反応させることにより形成されている。
【０１３５】
本変形例では、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎとＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐとが互いに接続されているが、ゲート電極２２ａ中の被置換材料を置換金属材料により置換する際には、ゲート電極２２ｐ中の金属材料はゲート電極２２ａ中にあまり拡散しないため、特段の問題は生じない。
【０１３６】
ＮＭＯＳトランジスタ３０ｎのソース／ドレイン領域２８ｎの一方は、コンタクト層３２及び配線４４ｄを介して、電源電圧ＶＣＣに接続されている。なお、図２１においては、配線４４ｄ〜４４ｆは模式的に示されている。
【０１３７】
ＮＭＯＳトランジスタ３０ｎのソース／ドレイン領域２８ｎの他方は、コンタクト層３２及び配線４４ｅを介して、ＰＭＯＳトランジスタ３０ｐのソース／ドレイン領域２８ｐの一方に接続されている。配線４４ｅは、出力Ｖｏｕｔに接続されている。
【０１３８】
ＰＭＯＳトランジスタ３０ｐのソース／ドレイン領域２８ｐの他方は、配線４４ｆを介して、接地電圧ＧＮＤに接続されている。
【０１３９】
ゲート電極２２ｎ、２２ｐは、引き出しゲート電極２２ｃを介して、導体プラグ４８及び配線４４ｇに接続されている。引き出しゲート電極２２ｃは、被置換材料層２２中の被置換材料を置換金属材料により置換することにより形成された金属置換層より成るものである。引き出しゲート電極２２ｃとゲート電極２２ｎとは、一体に形成されている。引き出しゲート電極２２ｃは、導体プラグ４８を介して、配線４４ｇに接続されている。導体プラグ４８は、置換金属材料層５８より成るものである。導体プラグ４８は、引き出しゲート電極２２ｃと一体に形成されている。配線４４ｇは、入力Ｖｉｎに接続されている。
【０１４０】
このような半導体装置は、上述した半導体装置の製造方法と同様にして、形成することが可能である。
【０１４１】
（半導体装置の変形例（その２））
次に、本実施形態による半導体装置の変形例（その２）を図２３を用いて説明する。図２３は、本変形例による半導体装置を示す平面図である。
【０１４２】
本変形例による半導体装置では、層間絶縁膜３４（図示せず）に、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎの端部に達するように開口部４６ａが形成されている。開口部４６ａ内には、置換金属材料層５８より成る導体プラグ４８ａが埋め込まれている。導体プラグ４８ａとゲート電極２２ｎとは一体に形成されている。層間絶縁膜３４上には配線４４ｈが形成されている。ゲート電極２２ｎの長さと引き出しゲート電極２２ｃの長さとは、ほぼ等しく設定されている。
【０１４３】
本変形例では、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎは、開口部４６ａを介して、ゲート電極２２ａ（図３（ａ）参照）中の被置換材料を置換金属材料により置換することにより形成されている。ゲート電極２２ｎの長さと引き出しゲート電極２２ｃの長さとがほぼ等しく設定されているため、ゲート電極２２ｎを形成するための被置換材料層と引き出しゲート電極２２ｃを形成するための被置換材料層とが、ほぼ等しい熱処理時間で、置換金属材料により置換される。このため、熱処理時間を適宜設定することにより、ゲート電極２２ｐ中に置換金属材料が導入されるのを防止しつつ、金属置換層より成るゲート電極２２ｃと金属置換層より成る引き出しゲート電極２２ｃとを形成することが可能である。
【０１４４】
なお、ゲート電極２２ｐ中に置換金属材料が導入されても特段の問題が生じない場合には、ゲート電極２２ｐ中に置換金属材料が導入されてもよい。
【０１４５】
このように、ゲート電極２２ａの端部に達するように形成された開口部４６ａを介して、被置換材料より成るゲート電極２２ａを置換金属材料により置換するようにしてもよい。
【０１４６】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図２４乃至図２８を用いて説明する。図２４は、本実施形態による半導体装置を示す断面図である。図２４（ｂ）は、図２４（ａ）のＡ−Ａ′線断面図である。図２４（ｃ）は、図２４（ａ）のＢ−Ｂ′線断面図である。図１乃至図２３に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１４７】
（半導体装置）
まず、本実施形態による半導体装置について図２４を用いて説明する。
【０１４８】
本実施形態による半導体装置は、ＮＭＯＳトランジスタ３０ｎにおけるゲート電極２２ｎについては、第１実施形態による半導体装置と同様に、金属置換層により形成し、ＰＭＯＳトランジスタ３０ｐにおけるゲート電極７２ｐについては、シリサイドより成るゲート電極を形成し、シリサイドに含まれる被置換材料を置換金属材料により更に置換することにより形成されていることに主な特徴がある。
【０１４９】
図２４に示すように、ＮＭＯＳトランジスタ３０ｎにおけるゲート電極２２ｎは、第１実施形態による半導体装置と同様に、ポリシリコン層中のシリコンをアルミニウムにより置換することにより形成された金属置換層により構成されている。換言すれば、ゲート電極２２ｎは、被置換材料層２２より成るゲート電極２２ａを置換金属材料層５８中の置換金属材料により置換することにより形成されている。
【０１５０】
一方、ＰＭＯＳトランジスタ３０ｐにおけるゲート電極７２ｐは、シリサイドより成るゲート電極を形成し、シリサイド中のシリコンをアルミニウムにより更に置換することにより形成されている。換言すれば、シリサイドより成るゲート電極を形成し、シリサイド中に含まれる被置換材料を置換金属材料により更に置換することにより形成されている。
【０１５１】
層間絶縁膜３４には、ゲート電極７２ｐに達する開口部５０ａが形成されている。開口部５０ａ内には、導体プラグ５２ａが埋め込まれている。導体プラグ５２ａは、シリサイドより成るゲート電極中の被置換材料を置換金属材料により置換する際に用いられた置換金属材料層がそのまま用いられている。このため、ゲート電極７２ｐと導体プラグ５２ａとは一体に形成されている。
【０１５２】
このように本実施形態によれば、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎについては、金属置換層により形成し、ＰＭＯＳトランジスタ３０ｐのゲート電極７２ｐについては、シリサイド層中の被置換材料を置換金属材料により置換することにより形成する。金属置換層より成るゲート電極２２ｎにおける仕事関数は、ＮＭＯＳトランジスタ３０ｎのゲート電極として好適である。一方、シリサイドより成るゲート電極を形成し、シリサイド中に含まれる被置換材料を置換金属材料により更に置換することにより形成されたゲート電極７２ｐにおける仕事関数は、ＰＭＯＳトランジスタ３０ｐのゲート電極として好適である。このため、本実施形態によっても、各々のＭＯＳトランジスタ３０ｎ、３０ｐのゲート電極２２ｎ、７２ｐにおいて、好適な仕事関数を有する材料を用いつつ、ゲート抵抗を低減することが可能となる。
【０１５３】
しかも、本実施形態によれば、ソース／ドレイン領域２８ｎ、２８ｐ上にシリサイドより成るコンタクト層３２が形成されているため、第１実施形態による半導体装置と同様に、ソース／ドレインにおけるコンタクト抵抗をも低減することができる。
【０１５４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図２５乃至図２８を用いて説明する。図２５乃至図２８は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図２５（ｂ）は、図２５（ａ）のＡ−Ａ′線断面図である。図２５（ｃ）は、図２５（ａ）のＢ−Ｂ′線断面図である。図２６（ｂ）は、図２６（ａ）のＡ−Ａ′線断面図である。図２６（ｃ）は、図２６（ａ）のＢ−Ｂ′線断面図である。図２７（ｂ）は、図２７（ａ）のＡ−Ａ′線断面図である。図２７（ｃ）は、図２７（ａ）のＢ−Ｂ′線断面図である。図２８（ｂ）は、図２８（ａ）のＡ−Ａ′線断面図である。図２８（ｃ）は、図２８（ａ）のＢ−Ｂ′線断面図である。
【０１５５】
まず、層間絶縁膜３４に導体プラグ４０を埋め込む工程までは、図２（ａ）乃至図５（ｂ）に示す半導体装置の製造方法と同様であるので説明を省略する。
【０１５６】
次に、図２５に示すように、層間絶縁膜３４に、ゲート電極２２ａに達する開口部４６、及び、ゲート電極２２ｐに達する開口部５０ａを形成する。
【０１５７】
次に、図７を用いて上述した半導体装置の製造方法と同様にして、置換金属材料層５８及び吸収層６０を順次積層する（図２６参照）。
【０１５８】
次に、図８を用いて上述した半導体装置の製造方法と同様にして、熱処理を行う。これにより、ＮＭＯＳトランジスタが形成される領域１２ｎにおいては、ゲート電極２２ａを構成する被置換材料が置換金属材料により置換されるとともに、ＰＭＯＳトランジスタが形成される領域１２ｐにおいては、シリサイドより成るゲート電極２２ｐ中のシリコンが置換金属材料により置換される（図２７参照）。
【０１５９】
次に、図９を用いて上述した半導体装置の製造方法と同様にして、吸収層６０及び置換金属材料５８を層間絶縁膜３４の表面が露出するまで研磨する。
【０１６０】
次に、図１１を用いて上述した半導体装置の製造方法と同様にして、バリアメタル４２を介して、配線４４ａ〜４４ｄを形成する（図２８参照）。
【０１６１】
こうして本実施形態による半導体装置が製造される。
【０１６２】
（変形例（その１））
次に、本実施形態による半導体装置の製造方法の変形例（その１）を図２９乃至図３３を用いて説明する。図２９乃至図３３は、本変形例による半導体装置の製造方法を示す工程断面図である。なお、図３０（ｂ）は、図３０（ａ）のＡ−Ａ′線断面図である。図３０（ｃ）は、図３０（ａ）のＢ−Ｂ′線断面図である。図３１（ｂ）は、図３１（ａ）のＡ−Ａ′線断面図である。図３１（ｃ）は、図３１（ａ）のＢ−Ｂ′線断面図である。図３２（ｂ）は、図３２（ａ）のＡ−Ａ′線断面図である。図３２（ｃ）は、図３２（ａ）のＢ−Ｂ′線断面図である。図３３（ｂ）は、図３３（ａ）のＡ−Ａ′線断面図である。図３３（ｃ）は、図３３（ａ）のＢ−Ｂ′線断面図である。
【０１６３】
まず、層間絶縁膜３４を形成する工程までは、図２（ａ）乃至図４（ｃ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１６４】
次に、図２９（ａ）に示すように、例えばＣＭＰ法により、層間絶縁膜３４の表面を、ゲート電極２２ａ、２２ｐの表面が露出するまで研磨する。
【０１６５】
次に、図５（ａ）を用いて上述した半導体装置の製造方法と同様にして、コンタクト層３２に達する開口部３６を形成する（図２９（ｂ）参照）。
【０１６６】
次に、図５（ｂ）を用いて上述した半導体装置の製造方法と同様にして、開口部３６内に導体プラグ４０を埋め込む（図３０参照）。
【０１６７】
次に、図７を用いて上述した半導体装置の製造方法と同様にして、置換金属材料層５８と吸収層６０とを順次積層する（図３１参照）。
【０１６８】
次に、図８を用いて上述した半導体装置の製造方法と同様にして、熱処理を行う。これにより、ＮＭＯＳトランジスタが形成される領域１２ｎにおいては、ゲート電極２２ａ中の被置換材料が置換金属材料層５８中の置換金属材料により置換され、ＰＭＯＳトランジスタが形成される領域１２ｐにおいては、シリサイドより成るゲート電極２２ｐ中に含まれる被置換材料が置換金属材料層５８中の置換金属材料により置換される。こうして、ＮＭＯＳトランジスタが形成される領域１２ｎにおいては、金属置換層より成るゲート電極２２ｎが形成される。一方、ＰＭＯＳトランジスタが形成される領域１２ｐにおいては、シリサイドより成るゲート電極２２ｐ中の被置換材料を置換金属材料により置換することにより形成されたゲート電極７２ｐが形成される（図３２参照）。
【０１６９】
次に、図９を用いて上述した半導体装置の製造方法と同様にして、吸収層６０及び置換金属材料層５８を、層間絶縁膜３４の表面が露出するまで研磨する。
【０１７０】
次に、図１１を用いて上述した半導体装置の製造方法と同様にして、バリアメタルを介して、配線４４ａ〜４４ｃを形成する（図３３参照）。
【０１７１】
こうして、本変形例による半導体装置が製造される。
【０１７２】
このように、ゲート電極２２ａ、２２ｐの上面を全部露出するようにしてもよい。本変形例によれば、ゲート電極２２ａ、２２ｐの上面を全部露出するため、より迅速かつ確実に、ゲート電極２２ａ、２２ｐ中の被置換材料を置換金属材料により置換することができる。
【０１７３】
（変形例（その２））
次に、本実施形態による半導体装置の製造方法の変形例（その２）を図３４及び図３５を用いて説明する。図３４及び図３５は、本変形例による半導体装置の製造方法を示す工程断面図である。図３４（ｂ）は、図３４（ａ）のＡ−Ａ′線断面図である。図３４（ｃ）は、図３４（ａ）のＢ−Ｂ′線断面図である。図３５（ｂ）は、図３５（ａ）のＡ−Ａ′線断面図である。図３５（ｃ）は、図３５（ａ）のＢ−Ｂ′線断面図である。
【０１７４】
まず、吸収層６０及び置換金属材料層５８を、層間絶縁膜３４の表面が露出するまで研磨する工程までは、図２９乃至図３３を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０１７５】
次に、図１９を用いて上述した半導体装置の製造方法と同様にして、層間絶縁膜６２を形成する。この後、層間絶縁膜６２に、コンタクト層３２に達する開口部６４、ゲート電極２２ｎに達する開口部６６、及びゲート電極７２ｐに達する開口部６８を形成する（図３４参照）。
【０１７６】
次に、図２０を用いて上述した半導体装置の製造方法と同様にして、バリアメタル４２を介して、配線４４ａ〜４４ｃを形成する（図３５参照）。
【０１７７】
こうして本変形例による半導体装置が製造される。
【０１７８】
このように、層間絶縁膜３４上に層間絶縁膜６２を更に形成し、層間絶縁膜６２上に配線４４ａ〜４４ｃを形成するようにしてもよい。
【０１７９】
［第３実施形態］
本発明の第３実施形態による半導体装置の製造方法を図３６乃至図４３を用いて説明する。図３６は、本実施形態による半導体装置を示す断面図である。図３６（ｂ）は、図３６（ａ）のＡ−Ａ′線断面図である。図３６（ｃ）は、図３６（ａ）のＢ−Ｂ′線断面図である。図１乃至図３５に示す第１又は第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１８０】
（半導体装置）
まず、本実施形態による半導体装置について図３６を用いて説明する。
【０１８１】
本実施形態による半導体装置は、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎについては、シリサイドより成るゲート電極を形成し、ゲート電極中の被置換材料を置換金属材料により置換することにより形成されており、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐについては、シリサイドによりゲート電極が形成されていることに主な特徴がある。
【０１８２】
図３６に示すように、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎについては、
シリサイドより成るゲート電極を形成し、ゲート電極中のシリコンをアルミニウムにより更に置換することにより形成されている。換言すれば、ゲート電極７２ｎは、シリサイドより成るゲート電極を形成し、ゲート電極中の被置換材料を置換金属材料により置換することにより形成されている。
【０１８３】
開口部４６内には、導体プラグ４８ａが埋め込まれている。導体プラグ４８ａは、シリサイドより成るゲート電極を置換金属材料層５８中の置換金属材料により置換する際に用いられた置換金属材料層５８が、そのまま用いられているものである。このため、導体プラグ４８ａとゲート電極７２ｎとは一体に形成されている。
【０１８４】
一方、ＰＭＯＳトランジスタ３０ｐにおけるゲート電極２２ｐは、第１実施形態による半導体装置と同様に、シリサイド層により形成されている。
【０１８５】
このように本実施形態によれば、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎについては、シリサイドより成るゲート電極を形成し、ゲート電極中の被置換材料を置換金属材料により置換することにより形成し、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｎについては、シリサイド層により形成する。このようにして形成されたゲート電極７２ｎにおける仕事関数は、ＮＭＯＳトランジスタ３０ｎのゲート電極として好適である。一方、シリサイドより成るゲート電極の仕事関数は、ＰＭＯＳトランジスタ３０ｐのゲート電極として好適である。このため、本実施形態によっても、各々のＭＯＳトランジスタ３０ｎ、３０ｐのゲート電極７２ｎ、２２ｐにおいて、好適な仕事関数を有する材料を用いつつ、ゲート抵抗を低減することが可能となる。
【０１８６】
しかも、本実施形態によれば、ソース／ドレイン領域２８ｎ、２８ｐ上にシリサイドより成るコンタクト層３２が形成されているため、第１及び第２実施形態による半導体装置と同様に、ソース／ドレインにおけるコンタクト抵抗をも低減することができる。
【０１８７】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図３７乃至図４３を用いて説明する。図３７乃至図４３は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図４０（ｂ）は、図４０（ａ）のＡ−Ａ′線断面図である。図４０（ｃ）は、図４０（ａ）のＢ−Ｂ′線断面図である。図４１（ｂ）は、図４１（ａ）のＡ−Ａ′線断面図である。図４１（ｃ）は、図４１（ａ）のＢ−Ｂ′線断面図である。図４２（ｂ）は、図４２（ａ）のＡ−Ａ′線断面図である。図４２（ｃ）は、図４２（ａ）のＢ−Ｂ′線断面図である。図４３（ｂ）は、図４３（ａ）のＡ−Ａ′線断面図である。図４３（ｃ）は、図４３（ａ）のＢ−Ｂ′線断面図である。
【０１８８】
まず、被置換材料層２２を形成する工程までは、図２（ａ）乃至図２（ｃ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図３７（ａ）参照）。なお、本実施形態では、被置換材料層２２上に、キャップ膜２４（図２（ｃ）参照）を形成しない。
【０１８９】
次に、図３（ａ）を用いて上述した半導体装置の製造方法と同様にして、被置換材料層２２をパターニングする。これにより、被置換材料層２２より成るゲート電極２２ａ、２２ｂが形成される（図３７（ｂ）参照）。
【０１９０】
次に、図３（ｂ）を用いて上述した半導体装置の製造方法と同様にして、ゲート電極２２ａ、２２ｂの側壁部分にサイドウォール絶縁膜２７を形成する（図３７（ｃ）参照）。
【０１９１】
次に、図４（ａ）を用いて上述した半導体装置の製造方法と同様にして、金属膜５６を形成する（図３８（ａ）参照）。
【０１９２】
次に、図４（ａ）を用いて上述した半導体装置の製造方法と同様にして、熱処理を行う。これにより、金属膜５６中のコバルトと半導体基板１０中のシリコンとを反応させるとともに、金属膜５６中のコバルトとゲート電極２２ａ、２２ｂ中のシリコンとを反応させる。換言すれば、金属膜５６の構成原子と半導体基板１０の構成原子とを反応させるとともに、金属膜５６の構成原子とゲート電極２２ａ、２２ｂの構成原子とを反応させる。
【０１９３】
この際、ゲート電極２２ａ、２２ｂの全体をシリサイド化する。即ち、ゲート電極２２ａを構成するシリサイド層をゲート絶縁膜２０に接するように形成し、ゲート電極２２ｂを構成するシリサイド層をゲート絶縁膜２０に接するように形成する。こうして、ＮＭＯＳトランジスタが形成される領域１２ｎにおいては、シリサイド層より成るゲート電極２２ｃが形成され、ＰＭＯＳトランジスタが形成される領域１２ｐにおいては、シリサイド層より成るゲート電極２２ｐが形成される。
【０１９４】
次に、図４（ｂ）を用いて上述した半導体装置の製造方法と同様にして、未反応の金属膜５６を除去する（図３８（ｂ）参照）。
【０１９５】
次に、図４（ｃ）を用いて上述した半導体装置の製造方法と同様にして、層間絶縁膜３４を形成する（図３８（ｃ）参照）。
【０１９６】
次に、図５（ａ）を用いて上述した半導体装置の製造方法と同様にして、層間絶縁膜３４に、コンタクト層３２に達する開口部３６を形成する（図３９（ａ）参照）。
【０１９７】
次に、図５（ｂ）を用いて上述した半導体装置の製造方法と同様にして、開口部３６内に導体プラグ４０を埋め込む（図３９（ｂ）参照）。
【０１９８】
次に、図６を用いて上述した半導体装置の製造方法と同様にして、層間絶縁膜３４に、ＮＭＯＳトランジスタが形成される領域１２ｎに形成されたゲート電極２２ｃに達する開口部４６を形成する（図４０参照）。
【０１９９】
次に、図７を用いて上述した半導体装置の製造方法と同様にして、置換金属材料層５８及び吸収層６０を形成する（図４１参照）。
【０２００】
次に、図８を用いて上述した半導体装置の製造方法と同様にして、熱処理を行う。これにより、シリサイドより成るゲート電極２２ｃ中のシリコンを置換金属材料層中のアルミニウムにより置換する。換言すれば、シリサイドより成るゲート電極２２ｃ中の被置換材料を置換金属材料層中の置換金属材料により置換する（図４２参照）。
【０２０１】
この後の半導体装置の製造方法は、図９及び図１１を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０２０２】
こうして本実施形態による半導体装置が製造される（図４３参照）。
【０２０３】
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図４４乃至図５０を用いて説明する。図４４乃至図５０は、本変形例による半導体装置の製造方法を示す工程断面図である。なお、図４５（ｂ）は、図４５（ａ）のＡ−Ａ′線断面図である。図４５（ｃ）は、図４５（ａ）のＢ−Ｂ′線断面図である。図４６（ｂ）は、図４６（ａ）のＡ−Ａ′線断面図である。図４６（ｃ）は、図４６（ａ）のＢ−Ｂ′線断面図である。図４７（ｂ）は、図４７（ａ）のＡ−Ａ′線断面図である。図４７（ｃ）は、図４７（ａ）のＢ−Ｂ′線断面図である。図４８（ｂ）は、図４８（ａ）のＡ−Ａ′線断面図である。図４８（ｃ）は、図４８（ａ）のＢ−Ｂ′線断面図である。図４９（ｂ）は、図４９（ａ）のＡ−Ａ′線断面図である。図４９（ｃ）は、図４９（ａ）のＢ−Ｂ′線断面図である。図５０（ｂ）は、図５０（ａ）のＡ−Ａ′線断面図である。図５０（ｃ）は、図５０（ａ）のＢ−Ｂ′線断面図である。
【０２０４】
まず、層間絶縁膜３４を形成する工程までは、図３７（ａ）乃至図３８（ｃ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０２０５】
次に、図４４（ａ）に示すように、例えばＣＭＰ法により、ゲート電極２２ｃ、２２ｐの表面が露出するまで、層間絶縁膜３４を研磨する。
【０２０６】
次に、図３９（ａ）を用いて上述した半導体装置の製造方法と同様にして、層間絶縁膜３４にコンタクト層３２に達する開口部３６を形成する（図４４（ｂ）参照）。
【０２０７】
次に、図３９（ｂ）を用いて上述した半導体装置の製造方法と同様にして、開口部３６内に、導体プラグ４０を埋め込む（図４４（ｃ）参照）。
【０２０８】
次に、図４５に示すように、例えばＣＶＤ法により、ＰＭＯＳトランジスタが形成される領域１２ｐにおける層間絶縁膜３４上に、保護膜７４を形成する。保護膜７４の材料は、例えばＳｉＯ２とする。保護膜７４の膜厚は、例えば５〜２０ｎｍとする。保護膜７４は、後工程で、ＮＭＯＳトランジスタを形成する領域１２ｎに形成されたゲート電極２２ｃ中の被置換材料を置換金属材料により置換する際に、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐ中の被置換材料が置換金属材料により置換されるのを防止するためのものである。
【０２０９】
次に、図４１を用いて上述した半導体装置の製造方法と同様にして、全面に、置換金属材料層５８及び吸収層６０を順次形成する（図４６参照）。
【０２１０】
次に、図４２を用いて上述した半導体装置の製造方法と同様にして、熱処理を行う。これにより、ＮＭＯＳトランジスタを形成する領域１２ｎに形成されたシリサイドより成るゲート電極２２ｃにおいて、ゲート電極２２ｃ中の被置換材料が置換金属材料層５８中の置換金属材料により置換される。こうして、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎが形成される（図４７参照）。
【０２１１】
次に、図４８に示すように、置換金属材料層５８及び吸収層６０を除去する。
【０２１２】
次に、図４９に示すように、例えばＣＶＤ法により、層間絶縁膜６２を形成する。層間絶縁膜６２の材料は、例えばＳｉＯ２とする。層間絶縁膜６２の膜厚は、例えば５０〜２００ｎｍとする。
【０２１３】
次に、フォトリソグラフィ技術を用い、層間絶縁膜６２に、導体プラグに達する開口部６４、ゲート電極７２ｎに達する開口部６６、及びゲート電極２２ｐに達する開口部６８を形成する。
【０２１４】
次に、図２０を用いて上述した半導体装置の製造方法と同様にして、配線４４ａ〜４４ｃを形成する。なお、本変形例では、バリアメタル４２を形成しない。このように、バリアメタル４２を形成しなくてもよい。
【０２１５】
こうして本変形例による半導体装置が製造される（図５０参照）。
【０２１６】
このように、ゲート電極２２ｃの上面全体を露出するとともに、ゲート電極２２ｐの上面を保護膜７４で覆ってもよい。本変形例によれば、ゲート電極２２ｐの上面を保護膜７４により覆うため、ゲート電極２２ｃの上面全体を露出した場合であっても、ゲート電極２２ｐ中の被置換材料が置換金属材料により置換されるのを防止することができる。
【０２１７】
［第４実施形態］
本発明の第４実施形態による半導体装置の製造方法を図５１乃至図５５を用いて説明する。図５１は、本実施形態による半導体装置を示す断面図である。図５１（ｂ）は、図５１（ａ）のＡ−Ａ′線断面図である。図５１（ｃ）は、図５１（ａ）のＢ−Ｂ′線断面図である。図１乃至図５０に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０２１８】
（半導体装置）
まず、本実施形態による半導体装置を図５１を用いて説明する。
【０２１９】
本実施形態による半導体装置は、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎについては、シリサイドより成るゲート電極２２ｃを形成し、この後、ゲート電極２２ｃ中の被置換材料を置換金属材料により置換することにより形成されており、ＰＭＯＳトランジスタ３０ｐのゲート電極７２ｐについても、シリサイドより成るゲート電極２２ｂを形成し、この後、ゲート電極２２ｂ中の被置換材料を置換金属材料により置換することにより形成されていることに主な特徴がある。
【０２２０】
図５１に示すように、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎは、第３実施形態による半導体装置におけるゲート電極７２ｎと同様に、シリサイドより成るゲート電極２２ｃを形成し、ゲート電極２２中のシリコンを置換金属材料層５８中のアルミニウムにより置換することにより形成されている。
【０２２１】
一方、ＰＭＯＳトランジスタ３０ｐのゲート電極７２ｐについては、第２実施形態による半導体装置におけるゲート電極７２ｐと同様に、シリサイドより成るゲート電極２２ｐを形成し、ゲート電極２２ｐ中のシリコンを置換金属材料層５８中のアルミニウムにより置換することにより形成されている。
【０２２２】
このように、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎとＰＭＯＳトランジスタ３０ｐのゲート電極７２ｐの両方において、シリサイドより成るゲート電極２２ｃ、２２ｐを形成し、この後ゲート電極２２ｃ、２２ｐ中の被置換材料を置換金属材料により置換するようにしてもよい。このようにして形成されたゲート電極７２ｎ、７２ｐの仕事関数は、ＮＭＯＳトランジスタのゲート電極として好適な仕事関数と、ＰＭＯＳトランジスタのゲート電極として好適な仕事関数との、中間の仕事関数となる。このような仕事関数は、ミッドワークファンクション（mid-work function）と称されている。本実施形態によれば、ミッドワークファンクションの仕事関数を有する材料を用いてＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎとＰＭＯＳトランジスタ３０ｐのゲート電極７２ｐのいずれをも形成するため、各々のＭＯＳトランジスタ３０ｎ、３０ｐのゲート電極７２ｎ、７２ｐにおいて、比較的好適な仕事関数を有する材料を用いつつ、ゲート抵抗を低減することができる。
【０２２３】
しかも、本実施形態によれば、ソース／ドレイン領域２６ｎ、２６ｐ上にシリサイドより成るコンタクト層３２が形成されているため、第１乃至第３実施形態による半導体装置と同様に、ソース／ドレインにおけるコンタクト抵抗をも低減することができる。
【０２２４】
（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法を図５２乃至図５５を用いて説明する。図５２乃至図５５は、本実施形態による半導体装置の製造方法を示す工程断面図である。図５２（ｂ）は、図５２（ａ）のＡ−Ａ′線断面図である。図５２（ｃ）は、図５２（ａ）のＢ−Ｂ′線断面図である。図５３（ｂ）は、図５３（ａ）のＡ−Ａ′線断面図である。図５３（ｃ）は、図５３（ａ）のＢ−Ｂ′線断面図である。図５４（ｂ）は、図５４（ａ）のＡ−Ａ′線断面図である。図５４（ｃ）は、図５４（ａ）のＢ−Ｂ′線断面図である。図５５（ｂ）は、図５５（ａ）のＡ−Ａ′線断面図である。図５５（ｃ）は、図５５（ａ）のＢ−Ｂ′線断面図である。
【０２２５】
まず、層間絶縁膜３４に導体プラグ４０を埋め込む工程までは、図３７（ａ）乃至図３９（ｂ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する。
【０２２６】
次に、図５２に示すように、層間絶縁膜３４に、ゲート電極２２ｃに達する開口部４６と、ゲート電極２２ｐに達する開口部５０とを形成する。
【０２２７】
次に、図４１を用いて上述した半導体装置の製造方法と同様にして、置換金属材料層５８と吸収層６０とを順次積層する（図５３参照）。
【０２２８】
次に、図４２を用いて上述した半導体装置の製造方法と同様にして、熱処理を行う。これにより、ＮＭＯＳトランジスタが形成される領域に形成されたゲート電極２２ｃ中の被置換材料を置換金属材料層５８中の置換金属材料により置換するとともに、ＰＭＯＳトランジスタが形成される領域に形成されたゲート電極２２ｐ中の被置換材料を置換金属材料層５８を構成する置換金属材料により置換する（図５４参照）。
【０２２９】
次に、図４３を用いて上述した半導体装置の製造方法と同様にして、配線４４ａ〜４４ｃを形成する。
【０２３０】
こうして、本実施形態による半導体装置が製造される（図５５参照）。
【０２３１】
（変形例）
次に、本実施形態による半導体装置の製造方法の変形例を図５６乃至図６１を用いて説明する。図５６乃至図６１は、本変形例による半導体装置の製造方法を示す工程断面図である。なお、図５６（ｂ）は、図５６（ａ）のＡ−Ａ′線断面図である。図５６（ｃ）は、図５６（ａ）のＢ−Ｂ′線断面図である。図５７（ｂ）は、図５７（ａ）のＡ−Ａ′線断面図である。図５７（ｃ）は、図５７（ａ）のＢ−Ｂ′線断面図である。図５８（ｂ）は、図５８（ａ）のＡ−Ａ′線断面図である。図５８（ｃ）は、図５８（ａ）のＢ−Ｂ′線断面図である。図５９（ｂ）は、図５９（ａ）のＡ−Ａ′線断面図である。図５９（ｃ）は、図５９（ａ）のＢ−Ｂ′線断面図である。図６０（ｂ）は、図６０（ａ）のＡ−Ａ′線断面図である。図６０（ｃ）は、図６０（ａ）のＢ−Ｂ′線断面図である。図６１（ｂ）は、図６１（ａ）のＡ−Ａ′線断面図である。図６１（ｃ）は、図６１（ａ）のＢ−Ｂ′線断面図である。
【０２３２】
まず、層間絶縁膜３４に導体プラグ４０を埋め込む工程までは、図３７（ａ）乃至図３８（ｃ）及び図４４（ａ）乃至図４４（ｃ）を用いて上述した半導体装置の製造方法と同様であるので、説明を省略する（図５６参照）。
【０２３３】
次に、図４６を用いて上述した半導体装置の製造方法と同様にして、置換金属材料層５８及び吸収層６０を形成する（図５７参照）。
【０２３４】
次に、図４７を用いて上述した半導体装置の製造方法と同様にして、熱処理を行う。これにより、ＮＭＯＳトランジスタが形成される領域１２ｎに形成されたゲート電極２２ｃ中の被置換材料を置換金属材料層５８中の置換金属材料により置換するとともに、ＰＭＯＳトランジスタが形成される領域に形成されたゲート電極２２ｐ中の被置換材料を置換金属材料層５８中の置換金属材料により置換する。こうして、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎと、ＰＭＯＳトランジスタ３０ｐのゲート電極７２ｐとが形成される。
【０２３５】
次に、図４８を用いて上述した半導体装置の製造方法と同様にして、吸収層６０及び置換金属材料層５８を、層間絶縁膜３４の表面が露出するまで研磨する（図５９参照）。
【０２３６】
次に、図４９を用いて上述した半導体装置の製造方法と同様にして、層間絶縁膜３４上に層間絶縁膜６２を形成する。
【０２３７】
次に、図４９を用いて上述した半導体装置の製造方法と同様にして、層間絶縁膜６２に、導体プラグ４０に達する開口部６４、ゲート電極７２ｎに達する開口部６６、及びゲート電極７２ｐに達する開口部６８を形成する。
【０２３８】
次に、図５０を用いて上述した半導体装置の製造方法と同様にして、配線４４ａ〜４４ｃを形成する。
【０２３９】
こうして、本変形例による半導体装置が製造される（図６１参照）。
【０２４０】
このように、ゲート電極２２ｃ、２２ｐの上面を全部露出するようにしてもよい。本実施形態によれば、ゲート電極２２ｃ、２２ｐの上面を全部露出するため、迅速且つ確実に、ゲート電極２２ｃ、２２ｐ中の被置換材料を置換金属材料により置換することができる。
【０２４１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０２４２】
例えば、第１実施形態では、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎとして金属置換層を用い、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐとしてシリサイド層を用いたが、ＮＭＯＳトランジスタ３０ｎのゲート電極としてシリサイド層を用い、ＰＭＯＳトランジスタ３０ｐのゲート電極として金属置換層を用いてもよい。即ち、好適な仕事関数を有する材料であれば、適宜用いることができる。
【０２４３】
また、第２実施形態では、ＮＭＯＳトランジスタ３０ｎのゲート電極２２ｎについては金属置換層により形成し、ＰＭＯＳトランジスタのゲート電極７２ｐについては、シリサイドより成るゲート電極２２ｐを形成し、この後、ゲート電極２２ｐ中の被置換材料を置換金属材料により置換することによりゲート電極３０ｐを形成したが、ＮＭＯＳトランジスタ３０ｎのゲート電極については、シリサイドより成るゲート電極２２ｃを形成し、この後、ゲート電極２２ｃ中の被置換材料を置換金属材料により置換することにより形成し、ＰＭＯＳトランジスタ３０ｐのゲート電極については、金属置換層により形成するようにしてもよい。
【０２４４】
また、第３実施形態では、ＮＭＯＳトランジスタ３０ｎのゲート電極７２ｎについては、シリサイドより成るゲート電極２２ｃを形成し、この後、ゲート電極２２ｃ中の被置換材料を置換金属材料により置換することにより形成し、ＰＭＯＳトランジスタ３０ｐのゲート電極２２ｐについては、シリサイド層により形成したが、ＮＭＯＳトランジスタ３０ｎのゲート電極については、シリサイド層により形成し、ＰＭＯＳトランジスタ３０ｐのゲート電極については、シリサイドより成るゲート電極２２ｐを形成し、この後、ゲート電極２２ｐ中の被置換材料を置換金属材料により置換することにより形成してもよい。
【０２４５】
また、上記実施形態では、ゲート電極に達する開口部４６、５０をゲート電極の一部に達するように形成したが、ゲート電極の全体に達するように開口部４６、５０を形成してもよい。
【０２４６】
また、上記実施形態では、ゲート電極に達する開口部４６、５０をそれぞれ単数形成したが、ゲート電極に達する開口部４６、５０をそれぞれ複数形成してもよい。これにより、より迅速且つ確実に、ゲート電極中の被置換材料を置換金属材料により置換することが可能となる。
【０２４７】
また、上記実施形態では、被置換材料層２２中にドーパント不純物を導入しない場合を例に説明したが、被置換材料層２２中にドーパント不純物を導入してもよい。
【０２４８】
また、キャップ層２４を除去するタイミングは、上記実施形態に限定されものではなく、必要に応じて適切なタイミングでキャップ膜２４を除去すればよい。
【０２４９】
また、上記実施形態では、ゲート絶縁膜２０として、シリコン窒化酸化膜を用いたが、ゲート絶縁膜２０はシリコン窒化酸化膜に限定されるものではなく、他の材料を適宜用いてもよい。例えば、ゲート絶縁膜として、シリコン酸化膜、アルミナ膜、高誘電率膜、強誘電体膜等を用いてもよい。例えば、ゲート絶縁膜として高誘電率膜や強誘電体膜を用いれば、ゲート電極を構成する材料の選択の自由度を向上することが可能となる。高誘電体膜としては、例えばＴａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ３膜、ＺｒＯ２膜、ＨｆＯ２膜、Ａｌ２Ｏ３膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ４膜、ＺｎＯ膜等を用いることができる。強誘電体膜としては、例えばＢＳＴ（ＢａＳｒＴｉＯ３）膜、ＳＴＯ（ＳｒＴｉＯ３）膜、ＳＢＴ（ＳｒＢｉ２ＴａＯ９）膜等を用いることができる。
【０２５０】
また、上記実施形態では、置換金属材料としてアルミニウムを例に説明したが、置換金属材料はアルミニウムに限定されるものではない。被置換材料に置換しうる金属材料であれば、あらゆる金属材料を用いることが可能である。例えば、置換金属材料として、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ又はＲｕ等を用いてもよい。
【０２５１】
また、上記実施形態では、被置換材料としてシリコンを用いたが、被置換材料はシリコンに限定されるものはなく、例えばＧｅ、ＳｉＧｅ、ＳｉＧｅＣ、Ｃ、ＳｉＣ等を用いてもよい。
【０２５２】
また、上記実施形態では、被置換材料層２２としてポリシリコン層、即ち多結晶シリコン層を形成したが、被置換材料層２２の結晶状態は、多結晶に限定されるものではなく、非晶質であってもよいし、単結晶であってもよい。
【０２５３】
また、上記実施形態では、シリサイド層としてコバルトシリサイド層を例に説明したが、シリサイド層は、コバルトシリサイドに限定されるものではなく、例えばプラチナシリサイド、ニッケルシリサイド、チタンシリサイド等であってもよい。
【０２５４】
また、上記実施形態では、導体プラグ４０を埋め込んだ後に、被置換材料層２２中の被置換材料を置換金属材料により置換したが、導体プラグ４０を埋め込む前に、被置換材料層２２中の被置換材料を置換金属材料により置換してもよい。
【０２５５】
また、上記実施形態では、配線４４とコンタクト層３２とが導体プラグ４０を介して電気的に接続されている場合を例に説明したが、導体プラグ４０を形成することなく、配線４４とコンタクト層３２とを直接接続してもよい。
【０２５６】
また、第２乃至第４実施形態では、ＮＭＯＳトランジスタのゲート電極とＰＭＯＳトランジスタのゲート電極とが分離されている場合を例に説明したが、図２１乃至図２３を用いて上述した半導体装置のように、ＮＭＯＳトランジスタのゲート電極とＰＭＯＳトランジスタのゲート電極とを接続してもよい。
【０２５７】
（付記１）  半導体基板上に第１のゲート絶縁膜を介して形成され、金属に置換可能な被置換材料が第１の金属材料により置換された金属置換層より成る第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン領域とを含む第１のトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成され、前記被置換材料と第２の金属材料との化合物である化合物層より成る第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン領域とを含む第２のトランジスタと、
前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上にそれぞれ形成され、前記半導体基板の材料と前記第２の金属材料との化合物より成るコンタクト層とを有し、
前記化合物層が前記第２のゲート絶縁膜に接するように形成されている
ことを特徴とする半導体装置。
【０２５８】
（付記２）  付記１記載の半導体装置において、
前記化合物層に含まれる前記被置換材料が、前記第１の金属材料により置換されている
ことを特徴とする半導体装置。
【０２５９】
（付記３）  付記１又は２記載の半導体装置において、
前記第１の金属材料は、Ａｌ、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ又はＲｕである
ことを特徴とする半導体装置。
【０２６０】
（付記４）  付記１乃至３のいずれかに記載の半導体装置において、
前記第２の金属材料は、Ｃｏ、Ｐｔ、Ｎｉ又はＴｉである
ことを特徴とする半導体装置。
【０２６１】
（付記５）  半導体基板上に第１のゲート絶縁膜を介して形成され、金属に置換可能な被置換材料と第１の金属材料との化合物である第１の化合物層より成り、前記第１の化合物層に含まれる前記被置換材料が第２の金属材料により置換された第１のゲート電極と；前記第１のゲート電極の両側の前記半導体基板内に形成された第１のソース／ドレイン領域とを含む第１のトランジスタと、
前記半導体基板上に第２のゲート絶縁膜を介して形成され、前記被置換材料と前記第１の金属材料との化合物である第２の化合物層より成る第２のゲート電極と；前記第２のゲート電極の両側の前記半導体基板内に形成された第２のソース／ドレイン領域とを含む第２のトランジスタと、
前記第１のソース／ドレイン領域上及び前記第２のソース／ドレイン領域上にそれぞれ形成され、前記半導体基板の材料と前記第１の金属材料との化合物より成るコンタクト層とを有し、
前記第１の化合物層が、前記第１のゲート絶縁膜に接するように形成されており、
前記第２の化合物層が、前記第２のゲート絶縁膜に接するように形成されている
ことを特徴とする半導体装置。
【０２６２】
（付記６）  付記５記載の半導体装置において、
前記第２の化合物層に含まれる前記被置換材料が、前記第２の金属材料により置換されている
ことを特徴とする半導体装置。
【０２６３】
（付記７）  付記５又は６記載の半導体装置において、
前記第１の金属材料は、Ｃｏ、Ｐｔ、Ｎｉ又はＴｉである
ことを特徴とする半導体装置。
【０２６４】
（付記８）  付記５乃至７のいずれかに記載の半導体装置において、
前記第２の金属材料は、Ａｌ、Ｃｕ、Ａｕ、Ｐｔ、Ａｇ又はＲｕである
ことを特徴とする半導体装置。
【０２６５】
（付記９）  付記１乃至８のいずれかに記載の半導体装置において、
前記被置換材料は、Ｓｉ、ＳｉＧｅ、Ｇｅ又はＣである
ことを特徴とする半導体装置。
【０２６６】
（付記１０）  半導体基板上にゲート絶縁膜を介して形成され、半導体材料と金属材料との化合物である化合物層より成るゲート電極と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に形成され、前記半導体基板の材料と前記金属材料との化合物より成るコンタクト層とを有し、
前記化合物層が、前記ゲート絶縁膜に接するように形成されている
ことを特徴とする半導体装置。
【０２６７】
（付記１１）  半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、
第１の金属材料より成る第１の金属膜を、前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である化合物層を、前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、
第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程と
を有することを特徴とする半導体装置の製造方法。
【０２６８】
（付記１２）  半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、
第１の金属材料より成る第１の金属膜を、前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である化合物層を、前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、
第２の金属材料より成る第２の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換するとともに、前記第２のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程と
を有することを特徴とする半導体装置の製造方法。
【０２６９】
（付記１３）  半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、
第１の金属材料より成る第１の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第１の化合物層を前記ゲート絶縁膜に接するように形成するとともに、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第２の化合物層を前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、
第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程と
を有することを特徴とする半導体装置の製造方法。
【０２７０】
（付記１４）  半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、金属による置換が可能な被置換材料より成る第１のゲート電極と、前記被置換材料より成る第２のゲート電極とを形成する工程と、
第１の金属材料より成る第１の金属膜を、前記第１のゲート電極及び前記第２のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第１の化合物層を前記ゲート絶縁膜に接するように形成するとともに、前記第２のゲート電極を構成する前記被置換材料と前記第１の金属材料との化合物である第２の化合物層を前記ゲート絶縁膜に接するように形成する第１の熱処理工程と、
第２の金属材料より成る第２の金属膜を、前記第１のゲート電極に接するように形成する工程と、
熱処理を行うことにより、前記第１のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換するとともに、前記第２のゲート電極に含まれる前記被置換材料を前記第２の金属膜を構成する前記第２の金属材料により置換する第２の熱処理工程と
を有することを特徴とする半導体装置の製造方法。
【０２７１】
（付記１５）  付記１１乃至１４のいずれかに記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程の後、前記第１の金属膜を形成する工程の前に、前記第１のゲート電極の両側の前記半導体基板内及び前記第２のゲート電極の両側の前記半導体基板内に、ソース／ドレイン領域を形成する工程を更に有し、
前記第１の金属膜を形成する工程では、前記第１の金属膜を、前記ソース／ドレイン領域に更に接するように形成し、
前記第１の熱処理工程では、前記半導体基板を構成する材料と前記第１の金属材料との化合物より成るコンタクト層を前記ソース／ドレイン領域上に更に形成する
ことを特徴とする半導体装置の製造方法。
【０２７２】
【発明の効果】
以上の通り、本発明によれば、各々のＭＯＳトランジスタのゲート電極において好適な仕事関数を有する材料を用いつつ、ゲート電極におけるシート抵抗を低減することができる。しかも、本発明によれば、ゲート電極を構成するシリサイド層がゲート絶縁膜に接するように形成されているため、シリサイド層とゲート絶縁膜との間にポリシリコン層が存在しているポリサイド構造のゲート電極と比較して、ゲート電極におけるコンタクト抵抗をも低減することができる。従って、本発明によれば、各々のＭＯＳトランジスタのゲート電極において、好適な仕事関数を有する材料を用いつつ、ゲート電極における抵抗を著しく低減することができる。
【０２７３】
しかも、本発明によれば、ソース／ドレイン領域上にシリサイドより成るコンタクト層が形成されているため、ソース／ドレインにおけるコンタクト抵抗をも低減することができる。
【０２７４】
また、本発明によれば、ソース／ドレイン領域上にシリサイドより成るコンタクト層を形成する際に、ゲート電極を構成する被置換材料層をもシリサイド化することができる。従って、本発明によれば、製造工程の増加を招くことなく、簡便な工程で半導体装置を製造することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示す断面図である。
【図２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その１）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その２）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その３）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その４）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その５）である。
【図１７】本発明の第１実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その６）である。
【図１８】本発明の第１実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その７）である。
【図１９】本発明の第１実施形態による半導体装置の製造方法の変形例（その２）を示す工程断面図（その１）である。
【図２０】本発明の第１実施形態による半導体装置の製造方法の変形例（その２）を示す工程断面図（その２）である。
【図２１】本発明の第１実施形態による半導体装置の変形例（その１）を示す平面図である。
【図２２】本発明の第１実施形態による半導体装置の変形例（その１）の等価回路を示す図である。
【図２３】本発明の第１実施形態による半導体装置の変形例（その２）を示す平面図である。
【図２４】本発明の第２実施形態による半導体装置を示す断面図である。
【図２５】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】本発明の第２実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その１）である。
【図３０】本発明の第２実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その２）である。
【図３１】本発明の第２実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その３）である。
【図３２】本発明の第２実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その４）である。
【図３３】本発明の第２実施形態による半導体装置の製造方法の変形例（その１）を示す工程断面図（その５）である。
【図３４】本発明の第２実施形態による半導体装置の製造方法の変形例（その２）を示す工程断面図（その１）である。
【図３５】本発明の第２実施形態による半導体装置の製造方法の変形例（その２）を示す工程断面図（その２）である。
【図３６】本発明の第３実施形態による半導体装置を示す断面図である。
【図３７】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３８】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３９】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図４０】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図４１】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図４２】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図４３】本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図４４】本発明の第３実施形態による半導体装置の製造方法の変形例（その１）示す工程断面図（その１）である。
【図４５】本発明の第３実施形態による半導体装置の製造方法の変形例（その１）示す工程断面図（その２）である。
【図４６】本発明の第３実施形態による半導体装置の製造方法の変形例（その１）示す工程断面図（その３）である。
【図４７】本発明の第３実施形態による半導体装置の製造方法の変形例（その１）示す工程断面図（その４）である。
【図４８】本発明の第３実施形態による半導体装置の製造方法の変形例（その１）示す工程断面図（その５）である。
【図４９】本発明の第３実施形態による半導体装置の製造方法の変形例（その１）示す工程断面図（その６）である。
【図５０】本発明の第３実施形態による半導体装置の製造方法の変形例（その１）示す工程断面図（その７）である。
【図５１】本発明の第４実施形態による半導体装置を示す断面図である。
【図５２】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図５３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５４】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図５５】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図５６】本発明の第４実施形態による半導体装置の製造方法の変形例を示す工程断面図（その１）である。
【図５７】本発明の第４実施形態による半導体装置の製造方法の変形例を示す工程断面図（その２）である。
【図５８】本発明の第４実施形態による半導体装置の製造方法の変形例を示す工程断面図（その３）である。
【図５９】本発明の第４実施形態による半導体装置の製造方法の変形例を示す工程断面図（その４）である。
【図６０】本発明の第４実施形態による半導体装置の製造方法の変形例を示す工程断面図（その５）である。
【図６１】本発明の第４実施形態による半導体装置の製造方法の変形例を示す工程断面図（その６）である。
【図６２】従来の半導体装置を示す断面図である。
【図６３】従来の半導体装置を示す平面図及び断面図である。
【図６４】提案されている半導体装置を示す図である。
【符号の説明】
１０…半導体基板
１２ｎ…ＮＭＯＳトランジスタが形成される領域
１２ｐ…ＰＭＯＳトランジスタが形成される領域
１４…素子分離領域
１６…ｐ形ウェル
１８…ｎ形ウェル
２０…ゲート絶縁膜
２２…被置換材料層
２２ａ〜２２ｃ、２２ｎ、２２ｐ…ゲート電極
２４…キャップ膜
２６ａ〜２６ｄ…不純物拡散領域
２７…サイドウォール絶縁膜
２８ｎ、２８ｐ…ソース／ドレイン領域
３０ｎ…ＮＭＯＳトランジスタ
３０ｐ…ＰＭＯＳトランジスタ
３２…コンタクト層
３４…層間絶縁膜
３６…開口部
３８…バリアメタル
４０…導体プラグ
４２…バリアメタル
４４ａ〜４４ｈ…配線
４６、４６ａ…開口部
４８、４８ａ…導体プラグ
５０、５０ａ…開口部
５２…導体プラグ
５４…フォトレジスト膜
５５…開口部
５６…金属膜
５８…置換金属材料層
６０…吸収層
６２…層間絶縁膜
６４…開口部
６６…開口部
６８…開口部
７０…導体プラグ
７２ｎ、７２ｐ…ゲート電極
７４…保護膜
１１０…半導体基板
１１２ｎ…ＮＭＯＳトランジスタが形成される領域
１１２ｐ…ＰＭＯＳトランジスタが形成される領域
１１４…素子分離領域
１１６…ｐ形ウェル
１１８…ｎ形ウェル
１２０…ゲート絶縁膜
１２２…ゲート電極
１２２ａ、１１２ｃ…ポリシリコン層
１２２ｂ、１２２ｄ…シリサイド層
１２２ｎ、１２２ｐ…ゲート電極
１２６ａ〜１２６ｄ…不純物拡散領域
１２７…サイドウォール絶縁膜
１２８ｎ、１２８ｐ…ソース／ドレイン領域
１３０ｎ…ＮＭＯＳトランジスタ
１３０ｐ…ＰＭＯＳトランジスタ
１３２…コンタクト層
１３４…層間絶縁膜
１３６…開口部
１３８…バリアメタル
１４０…導体プラグ
１４２…バリアメタル
１４４…配線
２２２…ゲート電極
２３０ｎ…ＮＭＯＳトランジスタ
２３０ｐ…ＰＭＯＳトランジスタ
【図１】
2004207598.tif 000003
【図２】
2004207598.tif 000004
【図３】
2004207598.tif 000005
【図４】
2004207598.tif 000006
【図５】
2004207598.tif 000007
【図６】
2004207598.tif 000008
【図７】
2004207598.tif 000009
【図８】
2004207598.tif 000010
【図９】
2004207598.tif 000011
【図１０】
2004207598.tif 000012
【図１１】
2004207598.tif 000013
【図１２】
2004207598.tif 000014
【図１３】
2004207598.tif 000015
【図１４】
2004207598.tif 000016
【図１５】
2004207598.tif 000017
【図１６】
2004207598.tif 000018
【図１７】
2004207598.tif 000019
【図１８】
2004207598.tif 000020
【図１９】
2004207598.tif 000021
【図２０】
2004207598.tif 000022
【図２１】
2004207598.tif 000023
【図２２】
2004207598.tif 000024
【図２３】
2004207598.tif 000025
【図２４】
2004207598.tif 000026
【図２５】
2004207598.tif 000027
【図２６】
2004207598.tif 000028
【図２７】
2004207598.tif 000029
【図２８】
2004207598.tif 000030
【図２９】
2004207598.tif 000031
【図３０】
2004207598.tif 000032
【図３１】
2004207598.tif 000033
【図３２】
2004207598.tif 000034
【図３３】
2004207598.tif 000035
【図３４】
2004207598.tif 000036
【図３５】
2004207598.tif 000037
【図３６】
2004207598.tif 000038
【図３７】
2004207598.tif 000039
【図３８】
2004207598.tif 000040
【図３９】
2004207598.tif 000041
【図４０】
2004207598.tif 000042
【図４１】
2004207598.tif 000043
【図４２】
2004207598.tif 000044
【図４３】
2004207598.tif 000045
【図４４】
2004207598.tif 000046
【図４５】
2004207598.tif 000047
【図４６】
2004207598.tif 000048
【図４７】
2004207598.tif 000049
【図４８】
2004207598.tif 000050
【図４９】
2004207598.tif 000051
【図５０】
2004207598.tif 000052
【図５１】
2004207598.tif 000053
【図５２】
2004207598.tif 000054
【図５３】
2004207598.tif 000055
【図５４】
2004207598.tif 000056
【図５５】
2004207598.tif 000057
【図５６】
2004207598.tif 000058
【図５７】
2004207598.tif 000059
【図５８】
2004207598.tif 000060
【図５９】
2004207598.tif 000061
【図６０】
2004207598.tif 000062
【図６１】
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【図６２】
2004207598.tif 000064
【図６３】
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【図６４】
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