(57)【要約】【課題】特別の回路装置を増加させることなく、情報の欠落による画質の低下を生じさせない縮小をなし得る。【解決手段】３ライン分のラインメモリ３４ａ、３４ｂ、……、に３ライン分の画素データを格納し、３ライン、３画素に相当する３×３のセルＤ＋１、−１・Ｄ＋１、０  ・……、Ｄ−１、＋１に記憶したマトリクス画像データと縮小率に応じた３×３のマトリクス係数とを、他の補正にも使用する空間補正回路３５ａでマトリクス演算し、その演算結果を除算器３５ｂで３で除算し、３ライン分の平均値を求め、ゲート３５ｃより副走査方向に１／３に縮小した画像データを出力する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数のラインについて画素データを格納するラインバッファと、ラインバッファに格納された画素データに基づいてマトリクス演算を行い補正された画素データを出力する空間周波数補正回路とを備えた画像処理装置において、
副走査方向縮小時に空間周波数補正回路に縮小率に基づいたマトリクス係数を設定する制御手段と、縮小率に基づいて出力を制御する出力制御手段とを備え、マトリクス演算が実質的に副走査方向の平均値をとるよう計算させることを特徴とする画像処理装置。
【請求項２】
前記空間周波数補正回路は３×３画素について、それぞれの画素データに対応する係数を乗算する乗算回路と、これら乗算回路の出力値を加算する加算回路とを備えたことを特徴とする請求項１記載の画像処理装置。
【請求項３】
副走査方向に縮小された画像データについて、主走査方向の縮小を行う主走査方向縮小を更に備えたことを特徴とする請求項１又は請求項２記載の画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複写装置、ファクシミリ装置、複写機能・ファクス機能等の多機能を有する複合機等の画像処理装置に関する。
【０００２】
【従来の技術】
ファクシミリ装置等の画像処理装置においては、読み取った画像や受信した画像を縮小してプリントすることがある。副走査方向に縮小をかける場合、元の画像のラインを縮小率に応じて単純に間引く方法がある。しかし、単純にラインを間引く方法では、原稿の画像情報が失われ、画質が劣化する問題点がある。そのため、従来、副走査方向に画素データの平均値をとり、平均値が構成されたラインを画像データとする技術が採用されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００１−２４９６５９号公報
【０００４】
【発明が解決しようとする課題】
上記した特許文献１に記載の技術のように、副走査方向に画素データの平均値をとるためには、複数ライン分の画素データを蓄積し、各ラインの対応する画素毎に平均値をとる回路が必要となる。したがって、回路規模が増大し、装置のコストが上昇する問題点がある。
【０００５】
この発明は上記問題点に着目してなされたものであって、特別の回路装置を増加させることなく、情報の欠落による画質の低下を生じさせない縮小をなし得る画像処理装置を提供することを目的としている。
【０００６】
【課題を解決するための手段】
この発明の画像処理装置は、複数のラインについて画素データを格納するラインバッファと、ラインバッファに格納された画素データに基づいてマトリクス演算を行い補正された画素データを出力する空間周波数補正回路とを備えた画像処理装置において、副走査方向縮小時に空間周波数補正回路に縮小率に基づいたマトリクス係数を設定する制御手段と、縮小率に基づいた出力を制御する出力制御手段とを備え、マトリクス演算が実質的に副走査方向の平均値をとるよう計算させている。
【０００７】
この発明の画像処理装置において、前記空間周波数補正回路は３×３画素について、それぞれの画素データに対応する係数を乗算する乗算回路と、これら乗算回路の出力値を加算する加算回路とを備えると良い。
【０００８】
また、この発明の画像処理装置において、副走査方向に縮小された画像データについて、主走査方向の縮小を行う主走査方向縮小を更に備えると良い。
【０００９】
【発明の実施の形態】
以下、実施の形態により、この発明をさらに詳細に説明する。図１は、この発明の画像処理装置の一実施形態である複合機（コピー機能、ファクシミリ機能、読み取り機能等の多機能を有する）の構成を示す。
【００１０】
この実施形態複合機は、ＭＰＵ１と、ＮＣＵ２と、ＭＯＤＥＭ３と、ＲＯＭ４と、ＲＡＭ５と、画像メモリ６と、画像読取部７と、操作部８と、表示部９と、通信用ＣＯＤＥＣ１０と、ＣＯＤＥＣ１１と、イメージメモリ１２と、プリンタ１３と、システムバス１４と、イメージバス１５とを備えている。
【００１１】
ＭＰＵ１は、この実施形態複合機の全体を制御する機能を有する。このＭＰＵ１には、ＮＣＵ（Ｎｅｔｗｏｒｋ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）２、ＭＯＤＥＭ３が接続されている。ＮＣＵ２は、ＭＰＵ１によって制御されて、回線１６と当該複合機との接続を制御するとともに、通信相手の電話番号に応じたダイヤルパルスを送出する機能及び着信を検出する機能を有する。なお、回線１６は、一般公衆回線網（ＰＳＴＮ）に接続されている。
【００１２】
ＭＯＤＥＭ３は、送信データの変調及び受信データの復調、具体的にはデジタル信号である送信データをアナログの音声信号に変調して、ＮＣＵ２を介して回線１６に送出し、また逆に、回線１６からＮＣＵ２を介して、受信したアナログの音声信号をデジタル信号に復調する。ＲＯＭ４は、この複合機全体の動作を制御するためのプログラム等を予め記憶してある。ＲＡＭ５は、ＭＰＵ１による制御に必要なデータ及び制御動作時に一時記憶が必要なデータ等を記憶する。画像メモリ６は、画像読取部７で読み取った画像データを記憶し、または外部から回線１６とＭＯＤＥＭ３を介して、受信した画像データを記憶する。
【００１３】
画像読取部７は、ＣＣＤラインイメージセンサで原稿をスキャンし、原稿画像を光電変換して読み取る。画像読取部７は、ＣＣＤラインイメージセンサで読み取った画像データにつき、更に種々の画像処理を実行する。この実施形態複合機では、この画像読取部７における画像処理で縮小処理も実行する。
【００１４】
操作部８は、スタートキー、コピーモード・ファクスモード等のモードを切り換えるモード切換キー、電話番号やファクス番号等の数字を入力するためのテンキー、ワンタッチキー、短縮キー、その他種々の動作を指示するためのキーを有する。表示部９は、操作部１１の操作により入力された電話番号、ファクス番号、プリンタのトナー残量等の種々の情報を表示する。
【００１５】
通信用ＣＯＤＥＣ１０は、画像データを送信するために、ＭＨ、ＭＲ、ＭＭＲ方式等により、符号化（エンコード）し、受信画像データを記録するために復号（デコード）する。ＣＯＤＥＣ１１は、読み取った原稿画像データを送信又は記憶するために符号化する。イメージメモリ１２は、記録すべき画像のイメージデータを記憶する。プリンタ１３は、イメージメモリ１２に記憶されたイメージ画像データを記録する。
【００１６】
画像読取部７は、図２に示すように、ＣＣＤラインイメージセンサ３０と、ＡＦＥ（アナログフロントエンド）回路３１と、Ａ／Ｄ変換器３２と、シェーディング補正回路３３と、ラインメモリ３４と、空間補正フィルタ回路３５と、主走査方向変倍回路３６と、ガンマ補正回路３７と、２値化回路３８と、直／並（Ｓ／Ｐ）変換回路３９とを備えている。
【００１７】
ＣＣＤラインイメージセンサ３０は、原稿画像の読み取りを行い、アナログのラインデータを出力する。ＡＦＥ回路３１は、ＣＣＤラインイメージセンサ３０からの画像データをアナログ増幅し、出力する。Ａ／Ｄ変換器３２は、ＡＦＥ３１からのアナログ画像データを多値ディジタルデータに変換する。シェーディング補正回路３３は、原稿読み取り時のＡ／Ｄ変換器３２よりの出力を内蔵のシェーディングＲＡＭに記憶してあるシェーディング補正データにより、シェーディング補正し、出力する。
【００１８】
空間補正フィルタ回路３５は、シェーディング補正回路３３より、３ラインのメモリより構成されるラインメモリ３４を介して入力される画像データを、別にシステムバス１４より入力される副走査方向変倍率に応じて縮小する。この空間補正フィルタ回路３５は、ここでは縮小処理を実行するが、ハード的には、例えば平滑化（等倍）処理等を行う回路として、既に備えられている。主走査方向変倍回路３７は、やはりシステムバス１４より、入力される主走査方向変倍率に応じ、空間補正フィルタ回路３５で副走査方向に縮小された画像データを、更に主走査方向に縮小する。ガンマ補正回路３７は、例えば所定のガンマ補正特性を有し、シェーディング補正後、縮小処理後の画像データにガンマ補正を行う。２値化回路３８は、所定のしきい値でガンマ補正回路３７の出力を２値化する。２値化された画像データは、直／並変換回路３９で並列データに変換してイメージバス１５に出力される。
【００１９】
空間補正フィルタ回路３５は、図３に示す如く、ラインメモリ３４より３×３の画素データと、変倍率に応じた係数データとを入力に受ける空間補正回路３５ａと、空間補正回路３５ａの出力を所定値（平均値を求めるデータ数、例えば３）で除算する除算器３５ｂと、イネーブル信号を受けて、除算器３５ｂの出力を導出するゲート回路３５ｃとを備えている。
【００２０】
空間補正回路３５ａは、図４に示すように、縮小率に応じ設定される９個の変倍係数を記憶する９個のレジスタ４０−１、４０−２、……、４０−９と、ラインメモリ３４から入力される画素データｄｉ−１、ｊ−１とレジスタ４０−１に記憶されている係数αｉ−１、ｊ−１との乗算、ラインメモリ３４から入力される画素データｄｉ−１，ｊとレジスタ４０−２に記憶される係数αｉ−１、ｊの乗算、……、ラインメモリ３４から入力される画素データｄｉ＋１、ｊ−１とレジスタ４０−９の係数αｉ＋１、ｊ＋１の乗算をそれぞれ行う９個の乗算器４２−１、４２−２、……、４２−９と、これら乗算器４２−１、４２−２、……、４２−９の出力を加算する加算器４３とを備えている。図４においては、レジスタ４１−１と乗算器４２−１、レジスタ４０−５と乗算器４２−５及びレジスタ４０−９と乗算器４２−９の３組が示されている。他の６組の演算回路も同様の構成であり、図示を省略している。  縮小率を１／３とする場合には、空間フィルタ補正回路３５の空間補正回路３５ａに、図５に示すようにラインｌｉ−１、データｄｊ・ラインｌｉ、データｄｊ・ラインｌｉ＋１、データｄｊのみ「１」で、他は「０」の係数が入力される。また、縮小率を１／２とする場合には、空間補正回路３５ａに、図６に示すように、ラインＬｉ−１、データｄｊ・ラインｌｉ、データｄｊのみ「１」で、他は「０」の係数が入力される。なお、図５に示すｄｊの１、１、１を２、４、２とし、あるいは３、２、３とする等、合計が２のベキ乗もしくはその倍数となるようにすると、除算する回路が簡素化できることはよく知られている。
【００２１】
次に、この実施形態複合機における読み取りデータの縮小処理について説明する。設定された縮小率は１／３とする。読み取られた原稿画像データがＡ／Ｄ変換器３２で、多値ディジタル信号に変換され、最初の２ライン分がラインメモリ３４ａ、３４ｂに記憶されたタイミングでは、第１〜第３ラインの画素データｄｉ−１、ｊ−１、ｄｉ−１、ｊ、……、ｄｉ＋１、ｊ＋１（図７参照）が、図３に示す記憶セルＤｉ−１、ｊ−１、Ｄｉ−１、ｊ、……、Ｄｉ＋１、ｊ＋１に記憶され、これら画素データが、更に空間補正回路３５ａの乗算器４２−１、４２−２、……、４２−９の入力の一端に入力される。また、一方、図５に示す変倍係数が空間補正回路３５ａのレジスタ回路４０−１、４０−２、……、４０−９に記憶される。そして、各乗算器４２−１、４２−２、……、４２−９で、ラインメモリ３４から入力される画素データｄｉ−１、ｄｉ−１、ｊ、……、ｄｉ＋１、ｊ＋１と、レジスタ４０−１、４０−２、……、４０−９の記憶画素データが乗算される。そして、乗算器４２−１、４２−２、……、４２−９の各出力が加算器４３に入力される。もっとも、係数「１」が記憶されているのは、レジスタ４０−２、４０−５、４０−８のみであり、乗算器４２−２よりｄｉ−１、ｊ×αｉ−１、ｊが、乗算器４２−５よりｄｉ、ｊ×αｉ、ｊが、乗算器４２−８よりｄｉ＋１、ｊ×αｉ＋１、ｊが加算器４３に入力され、この加算器４３からは（ｄｉ−１、ｊ・αｉ−１、ｊ）＋（ｄｉ、ｊ×αｉ、ｊ）＋（ｄｉ＋１、ｊ・αｉ＋１、ｊ）が出力される。
【００２２】
除算器３５ｂでは、加算器４３の出力（ｄｉ−１、ｊ・αｉ−１、ｊ）＋（ｄｉ、ｊ×αｉ、ｊ）＋（ｄｉ＋１、ｊ・αｉ＋１、ｊ）を３で除算し、３ライン分の平均値を算出し、ゲート回路３５ｃより１ライン分のデータとして出力する。ゲート回路３５ｃは、エネーブル信号がハイで加えられたとき、実質的に副走査方向の平均値を取る縮小処理されたデータとして、加算器４３の出力を導出する。ゲート回路３５に入力されるエネーブル信号は、１ライン分の読み取り周期が図８の（ａ）に示すＴとすると、縮小率が１／３の場合には、図８の（ｂ）に示すように、３Ｔ毎に１Ｔ分がハイのエネーブル信号を与える。これにより、３ライン分の平均値を求め、１ライン分のデータを出力し、３ライン分のデータ毎に、この処理が繰り返されるので、副走査方向に１／３に縮小された画像データが主走査方向変倍回路３７に入力される。つまり、実質的に副走査方向の平均値が取られた縮小データが得られる。
【００２３】
また、設定された縮小率が１／２とすると、図６に示す変倍係数が空間補正回路３５ａのレジスタ回路４０−１、４０−２、……、４０−９に記憶される。一方、乗算器４２−１、４２−２、……、４２−９の一方の入力端には、図７に示す画素データｄｉ−１、ｊ−１、ｄｉ−１、ｊ、……、ｄｉ＋１、ｊ＋１がラッチされているので、各乗算器４２−１、４２−２、……、４２−９で、ラインメモリ３４から入力される画素データｄｉ−１、ｊ−１、ｄｉ−１、ｊ、……、ｄｉ＋１、ｊ＋１とレジスタ４０−１、４０−２、……、４０−９に記憶される係数が乗算される。そして、乗算器４２−１、４２−２、……、４２−９の各出力が加算器４３に入力される。この場合、係数「１」が記憶されているのは、レジスタ４０−２、４０−５のみであり、乗算器４２−２よりｄｉ−１、ｊ×αｉ−１、ｊが、乗算器４２−５よりｄｉ、ｊ×αｉ、ｊが加算器４３に入力され、この加算器４３からは（ｄｉ−１、ｊ×α−１、ｊ＋ｄｉ、ｊ×αｉ、ｊ）が出力される。
【００２４】
除算器３５ｂでは、加算器４３の出力（ｄｉ−１、ｊ×αｉ−１、ｊ＋ｄｉ、ｊ×αｉ、ｊ）を２で除算し、２ライン分の平均値を算出し、ゲート回路３５ｃより１ライン分のデータとして出力する。ゲート回路３５ｃは、エネーブル信号がハイで与えられたとき、加算器４３の出力を導出する。縮小率が１／２であるので、図８の（ｃ）に示すように２Ｔ毎に１Ｔ分のハイのエネーブル信号をゲート回路３５ｃに与える。このように、２ライン分の平均値を求め、１ライン分のデータとして出力し、２ライン分のデータ毎に、この処理が繰り返されるので、副走査方向に１／２に縮小された画像データが、次の主走査方向変倍回路３７に入力される。なお、図８の（ｄ）は、等倍時のゲート回路３５ｃへのエネーブル信号である。
【００２５】
なお、上記実施形態において、空間補正回路３５ａに入力するマトリクス係数は、一般的によく知られているマトリクス係数と、図５等に示す縮小用のマトリクス係数を組み合わせたものとしても良い。例えば、図９の（ａ）に示す水平、斜めエッジ強調のマトリクス係数と図９の（ｂ）の縮小用マトリクス係数を加算して図９の（ｃ）に示すものとし、空間補正回路３５ａに入力すれば、水平方向、斜め方向のエッジ強調の効果を加えることもできる。
【００２６】
図１０は（ａ）の水平エッジ強調用と（ｂ）の縮小用を加算して、（ｃ）の組み合わせマトリクス係数としたものである。また、図１１は水平方向と斜め方向の平滑化マトリクス係数に、縮小マトリクス係数を論理和的に組み合わせたものである。組み合わせできるマトリクス係数は、他に多数あり、ここに示したものに制限されるものではない。
【００２７】
【発明の効果】
この発明によれば、副走査方向縮小時に空間周波数補正回路に縮小率に基づいたマトリクス係数を設定する制御手段と、縮小率に基づいた出力を制御する出力制御手段とを備え、マトリクス演算が実質的に副走査方向の平均値をとるよう計算させるものであり、空間周波数補正回路を用いて、副走査方向について、画素データの平均値をとり、画像データを構成するので、縮小のための平均値演算回路を追加する必要がない。主走査方向については、別に補間演算や加重平均をとることにより縮小し、情報の欠落を少なくし、画質の低下を防止する。
【図面の簡単な説明】
【図１】この発明の画像処理装置の一実施形態である複合機の全体構成を示すブロック図である。
【図２】同実施形態複合機の画像処理部の内部構成を示すブロック図である。
【図３】同画像処理部のラインメモリ及び空間補正フィルタ回路の内部構成を示すブロック図である。
【図４】同空間補正フィルタ回路を構成する空間補正回路を示す回路ブロック図である。
【図５】同空間補正フィルタに入力される変倍率１／３のときの係数を示す図である。
【図６】同空間補正フィルタに入力される変倍率１／２のときの係数を示す図である。
【図７】縮小処理を行う３×３の画素データを示す図である。
【図８】上記空間補正フィルタ回路のデート回路に入力されるエネーブル信号を示す図である。
【図９】縮小用マトリクス係数と水平、斜めエッジ強調用のマトリクス係数を組み合わせたマトリクス係数を説明する図である。
【図１０】縮小用マトリクス係数と水平エッジ強調用のマトリクス係数を組み合わせたマトリクス係数を説明する図である。
【図１１】縮小用マトリクス係数と、水平方向、斜め方向の平滑化用マトリクス係数を組み合わせたマトリクス係数を説明する図である。
【符号の説明】
７                            画像読取部
３０                          ＣＣＤラインイメージセンサ
３１                          ＡＦＥ回路
３２                          Ａ／Ｄ変換器
３３                          シェーディング補正回路
３４                          ラインメモリ
３５                          空間補正フィルタ回路
３５ａ                        空間補正回路
３５ｂ                        除算器
３５ｃ                        ゲート回路
３６                          主走査方向変倍回路
３７                          ガンマ補正回路
３８                          ２値化回路
３９                          直／並変換回路
４０−１、４０−２、……、４０−９  レジスタ
４２−１、４２−２、……、４２−９  乗算器
４３                          加算器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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