(57)【要約】【課題】同期式半導体メモリ装置の出力制御信号の発生方法及びそれと関連した半導体メモリ装置【解決手段】内部クロック信号、出力制御クロック信号及びカラムアドレスストローブ（ＣＡＳ）レイテンシ信号に応答して、データ出力制御信号を発生する出力制御信号発生回路を含む同期式半導体メモリ装置において、出力制御信号発生回路は、ソースクロックが共通の内部クロック信号及び出力制御クロック信号に応答して連続的に読出し情報信号をシフトさせ、前記シフトされた読出し情報信号のうち何れか一つを前記ＣＡＳレイテンシ信号に応答してデータ出力時間を指示する出力制御信号として発生する。これにより、出力制御信号発生回路で使われたクロック信号のソースクロックを同期させることによってクロックジッタの影響を減少させうる。【選択図】図３
2004192791.tif 000002
【特許請求の範囲】
【請求項１】
読出し命令に応答して同期式半導体メモリ装置の出力制御信号を発生する発生方法において、
外部クロック信号から第１クロック信号を発生する段階と、
前記外部クロック信号から第２クロック信号を発生する段階と、
補償された第１クロック信号を提供するために遅延回路を通じて前記第１クロック信号を伝送する段階と、
カラムアドレス・ストローブ・レイテンシ信号、前記補償された第１クロック信号及び前記第２クロック信号に基づいて前記出力制御信号を発生する段階と、
を含むことを特徴とする出力制御信号の発生方法。
【請求項２】
前記補償された第１クロック信号及び前記第２クロック信号は、前記外部クロック信号の同じサイクルに同期させられることを特徴とする請求項１に記載の出力制御信号の発生方法。
【請求項３】
前記第１クロック信号を入力同期時間の経過後に前記外部クロック信号に同期させるために、前記第１クロック信号は入力遅延同期ループ回路から生成され、
前記第２クロック信号を出力同期時間の経過後に前記外部クロック信号に同期させるために、前記第２クロック信号は出力遅延同期ループ回路から生成され、
前記入力同期時間は、前記出力同期時間と異なることを特徴とする請求項１に記載の出力制御信号の発生方法。
【請求項４】
前記補償された第１クロック信号を提供するために遅延回路を通じて前記第１クロック信号を伝送する段階は、
前記第１クロック信号をクロックサイクルの整数個分だけ遅延っせる遅延回路を通じて伝送する段階を含むことを特徴とする請求項１に記載の出力制御信号の発生方法。
【請求項５】
前記補償された第１クロック信号を提供するために前記第１クロック信号を遅延回路を通じて伝送する段階は、
一つ以上の単位周期遅延回路を通じて前記第１クロック信号を伝送する段階を含むことを特徴とする請求項１に記載の出力制御信号の発生方法。
【請求項６】
前記第１クロック信号が伝送される単位周期遅延回路の数は、複数のヒューズのうちの何れか一つが切断されるか否かによって決定されることを特徴とする請求項５に記載の出力制御信号の発生方法。
【請求項７】
前記第１クロック信号が伝送される単位周期遅延回路の数は、前記カラムアドレス・ストローブ・レイテンシ信号の値に基づいて決定されることを特徴とする請求項６に記載の出力制御信号発生方法。
【請求項８】
同期式半導体メモリ装置の動作方法において、
外部クロック信号の互いに異なるのサイクルにそれぞれ同期した第１クロック信号及び第２クロック信号を発生する段階と、
前記第１クロック信号及び前記第２クロック信号を前記外部クロック信号の共通のサイクルに同期させる段階と、
読出し情報信号、カラムアドレス・ストローブ・レイテンシ信号及び前記同期した第１及び第２クロック信号に応答してデータ出力制御信号を発生する段階と、
を含むことを特徴とする同期式半導体メモリ装置の動作方法。
【請求項９】
前記第１クロック信号は内部クロック信号であり、前記第２クロック信号は出力制御クロック信号であることを特徴とする請求項８に記載の同期式半導体メモリ装置の動作方法。
【請求項１０】
前記第１クロック信号及び前記第２クロック信号を前記外部クロック信号の共通のサイクルに同期させる段階は、
前記第１クロック信号及び前記第２クロック信号のうち少なくとも一つをクロックサイクルの整数個分だけ遅延させる段階を含むことを特徴とする請求項８に記載の同期式半導体メモリ装置の動作方法。
【請求項１１】
前記第１クロック信号及び前記第２クロック信号のうち少なくとも一つが遅延される遅延量は、前記カラムアドレス・ストローブ・レイテンシ信号に応じて変化することを特徴とする請求項１０に記載の同期式半導体メモリ装置の動作方法。
【請求項１２】
前記第１クロック信号及び前記第２クロック信号のうち少なくとも一つをクロックサイクルの整数個分だけ遅延させる段階は、
前記第１クロック信号及び前記第２クロック信号のうちの一つを少なくとも一つの遅延回路を通じて伝送する段階を含むことを特徴とする請求項１０に記載の同期式半導体メモリ装置の動作方法。
【請求項１３】
データを保存する同期式半導体メモリ装置において、
外部ソースクロックの第１サイクルに同期した第１クロック信号を発生する第１クロック信号発生回路と、
前記外部ソースクロックの第２サイクルに同期した第２クロック信号を発生する第２クロック信号発生回路と、
読出し信号、カラムアドレス・ストローブ・レイテンシ信号、前記第１クロック信号及び前記第２クロック信号に応答して出力制御信号を発生する出力制御信号発生回路と、
前記第１クロック信号発生回路及び前記出力制御信号発生回路の間に連結され、前記第１クロック信号及び前記第２クロック信号を前記外部ソースクロックの共通のサイクルに同期させるために前記第１クロック信号が前記出力制御信号発生回路に伝送される前に前記第１クロック信号を遅延させる第１伝送／遅延回路と、
前記出力制御信号に応答して前記データを出力する出力バッファと、
を備えることを特徴とする同期式半導体メモリ装置。
【請求項１４】
前記第１伝送／遅延回路は、前記第１クロック信号を０、１、２または３クロックサイクル分だけ遅延させる複数の伝送／遅延部を備えることを特徴とする請求項１３に記載の同期式半導体メモリ装置。
【請求項１５】
前記同期式半導体メモリ装置は、
前記第２クロック信号発生回路及び前記出力制御信号発生回路の間に連結され、前記第２クロック信号及び前記第１クロック信号を前記外部ソースクロックの共通のサイクルに同期させるために前記第２クロック信号が前記出力制御信号発生回路に伝送される前に前記第２クロック信号を遅延する第２伝送／遅延回路をさらに備えることを特徴とする請求項１３に記載の同期式半導体メモリ装置。
【請求項１６】
前記第２伝送／遅延回路は、前記第２クロック信号を０、１、２または３クロックサイクル分だけ遅延する複数の伝送／遅延部を備えることを特徴とする請求項１５に記載の同期式半導体メモリ装置。
【請求項１７】
前記第１伝送／遅延回路は、前記カラムアドレス・ストローブ・レイテンシ信号に基づいて前記第１クロック信号と前記第１クロック信号とを遅延させたそれぞれの信号間の遅延時間を変更することを特徴とする請求項１３に記載の同期式半導体メモリ装置。
【請求項１８】
前記第１クロック信号は内部クロック信号であり、前記第２クロック信号が出力制御クロック信号であることを特徴とする請求項１３に記載の同期式半導体メモリ装置。
【請求項１９】
前記第１伝送／遅延回路は、
前記第１クロック信号を０、１、２または３サイクルだけ遅延させる複数の単位周期遅延回路を各々含む複数の伝送／遅延部と、
前記カラムアドレス・ストローブ・レイテンシ信号に基づいて、前記伝送／遅延部のうちの何れか一つの出力を選択する第１マルチプレクサと、
を備えることを特徴とする請求項１３に記載の同期式半導体メモリ装置。
【請求項２０】
前記それぞれの伝送／遅延部は、
前記内部クロック信号を前記内部クロック信号の一つのサイクル分だけ遅延させる第１単位周期遅延回路と、
前記第１単位周期遅延回路を通じて前記内部クロック信号の一つのサイクル分だけ遅延した内部クロック信号を更に遅延させる第２単位周期遅延回路と、
前記第２単位周期遅延回路を通じて前記内部クロック信号の一つのサイクル分だけ遅延した前記内部クロック信号を更に遅延させる第３単位周期遅延回路と、
切断されていない状態において遅延なく前記内部クロック信号を前記第１マルチプレクサに伝送する第１ヒューズと、
切断されていない状態において前記第１単位周期遅延回路を通じて遅延された内部クロック信号を前記第１マルチプレクサに伝送する第２ヒューズと、
切断されていない状態において前記第２単位周期遅延回路を通じて遅延された内部クロック信号を前記第１マルチプレクサに伝送する第３ヒューズと、
切断されていない状態において前記第３単位周期遅延回路を通じて遅延された内部クロック信号を前記第１マルチプレクサに伝送する第４ヒューズと、
を備えることを特徴とする請求項１９に記載の同期式半導体メモリ装置。
【請求項２１】
外部ソースクロック信号の第１サイクルに同期した第１クロック信号を発生する第１クロック信号発生回路と、
前記外部ソースクロック信号の第２サイクルに同期した第２クロック信号を発生する第２クロック信号発生回路と、
前記第１クロック信号及び前記第２クロック信号を前記外部ソースクロックの共通のサイクルに同期させるために、前記第１クロック信号と前記第２クロック信号のうち少なくとも一つに作用する遅延回路と、
読出し情報信号、カラムアドレス・ストローブ・レイテンシ信号及び前記同期した第１及び第２クロック信号に応答して出力制御信号を発生する出力制御信号発生回路と、
を備えることを特徴とする同期式半導体メモリ装置。
【請求項２２】
前記遅延回路は、前記第１クロック信号及び前記第２クロック信号のうちの少なくとも一つをクロックサイクルの整数個分だけ遅延させる複数の伝送／遅延部を備えることを特徴とする請求項２１に記載の同期式半導体メモリ装置。
【請求項２３】
前記第１クロック信号と前記第２クロック信号のうち少なくとも一つが遅延される遅延量は、前記カラムアドレス・ストローブ・レイテンシ信号に基づいて変化することを特徴とする請求項２２に記載の同期式半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、より詳細には、同期式半導体メモリ装置から出力制御信号を発生する方法及びそれと関連した同期式半導体メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、ほとんどのコンピュータシステムにおいて、主記憶装置として使われる。半導体メモリ装置から出力されるか、または半導体メモリ装置に入力されるデータの速度は、コンピュータシステムの動作速度を決定する重要な要素となりうる。半導体メモリ装置の動作速度を向上させるために、コンピュータシステムが発生する外部クロック信号に同期して動作する同期式ダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲＡＭ）装置が使われてきた。
【０００３】
ＳＤＲＡＭ装置は、カラムアドレスストローブ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ：ＣＡＳ）レイテンシ機能を利用して動作速度を速めうる。ＣＡＳレイテンシは、読出し命令の入力時点からメモリ装置が発生した出力データ信号が有効なものと見なされるまでに必要な時間遅延として定義される。このような時間遅延は、外部クロック信号のサイクルの数（整数）で表現されうる。一般的に、読出し命令は外部クロック信号に同期される。
【０００４】
図１は、従来の同期式半導体メモリ装置の出力制御信号発生回路１００を示す回路図である。図１を参照すれば、出力制御信号発生回路１００は、マルチプレクサ１１０、シフトレジスタ１３０、第１、第２、第３及び第４遅延回路１５１〜１５４を含む。図１の出力制御信号発生回路１００の一例が特許文献１に開示されている。
【０００５】
図１に示されたように、シフトレジスタ１３０は、複数のフリップフロップ回路１３１〜１３６を含む。読出し情報信号ＰＲＥＡＤ及び内部クロック信号ＰＣＬＫがフリップフロップ１３１に入力される。内部クロック信号ＰＣＬＫ及びフリップフロップ１３２〜１３６に入力される出力制御クロック信号ＰＣＬＫＤＱに応答して、シフトレジスタ１３０は読出し情報信号ＰＲＥＡＤを連続的にシフトさせる。フリップフロップ１３２〜１３５に入力される前に、出力制御クロック信号ＰＣＬＫＤＱは一つ以上の遅延回路１５１〜１５４を通じて遅延される。したがって、読出し情報信号は、二つの異なるクロック信号（すなわち、内部クロック信号ＰＣＬＫと出力制御クロック信号ＰＣＬＫＤＱ）に応答してシフトレジスタ１３０を通じて連続的にシフトされる。
【０００６】
内部クロック信号ＰＣＬＫは、同期式半導体メモリ装置に備えられた入力遅延同期ループ回路（図示せず）を通じて発生されうる。一般的に、内部クロック信号ＰＣＬＫは、外部クロック信号（図示せず）に同期させられる。出力制御クロック信号ＰＣＬＫＤＱは、同期式半導体メモリ装置に備えられた出力遅延同期ループ回路（図示せず）を通じて発生されうる。一般的に、出力制御クロック信号ＰＣＬＫＤＱは、外部クロック信号の立上りエッジ及び立下りエッジに同期させられる。前記出力制御クロック信号は、同期式半導体メモリ装置から出力されるデータのタイミングを制御するために使われる。一般的に、出力制御クロック信号ＰＣＬＫＤＱは、ｔＡＣ（外部クロックからデータが出力されるまでの時間）が０である条件を満足させるために、対応する外部クロック信号の発生前に発生する。
【０００７】
フリップフロップ１３２〜１３６の出力は、マルチプレクサ１１０に入力される。このような出力の各々は利用可能なＣＡＳレイテンシ値に対応し、図１の例では、ＣＡＳレイテンシ値はＣＬ３、ＣＬ４、ＣＬ５、ＣＬ６及びＣＬ７である。マルチプレクサ１１０は、マルチプレクサ１１０に入力されるＣＡＳレイテンシ信号ＣＬｉ（ｉ＝３，４，５，６，７）を基に、シフトレジスタ１３０の出力信号のうち何れか一つを出力制御信号ＬＡＴＥＮＣＹとして出力する。データが同期式半導体メモリ装置から適切なデータ出力時間に出力されるように、出力制御信号ＬＡＴＥＮＣＹは同期式半導体メモリ装置に備えられた出力バッファ（図示せず）に提供される。
【０００８】
図２は、外部クロックのクロックジッタによる結果として、図１の出力制御信号発生回路を有する同期式半導体メモリ装置からデータを出力するために必要なタイミングマージン（Ｔｉｍｉｎｇ Ｍａｒｇｉｎ：ＴＭ）が減少することを示す例示的なタイミングダイヤグラムである。図２において、外部クロック信号ＥＣＬＫの第１サイクルＥＣＬＫ１で発生したクロックジッタＴＪ１は、第１サイクルＥＣＬＫ１のデューティーサイクルを望ましい比率である５０％：５０％から５５％：４５％に移動させる。したがって、第１サイクルＥＣＬＫ１と関連したデューティーサイクルエラーは５％である。同様に、外部クロック信号ＥＣＬＫの第２サイクルＥＣＬＫ２で発生したクロックジッタＴＪ２は、第２サイクルＥＣＬＫ２のデューティーサイクルを４５％：５５％に移動させ、これによってデューティーサイクルエラーが５％となる。外部クロック信号ＥＣＬＫに次ぐサイクルは、クロックジッタによって影響を受けないものとする。
【０００９】
図２に示されたように、読出し命令ＲＥＡＤは外部クロック信号ＥＣＬＫの第２サイクルＥＣＬＫ２に同期して発生する。読出し命令ＲＥＡＤに応答して、読出し情報信号ＰＲＥＡＤが所定の時間区間にわたってハイレベルに活性化される。
【００１０】
内部クロック信号ＰＣＬＫは、外部クロック信号ＥＣＬＫから生成される信号であり、外部クロック信号ＥＣＬＫに同期している。図２に示されたように、ＰＣＬＫ１として示された内部クロック信号ＰＣＬＫのサイクルは、外部クロック信号の第２サイクルＥＣＬＫ２から生成される。第２サイクルＥＣＬＫ２が５％のデューティーサイクルエラーを有するので、内部クロック信号ＰＣＬＫのサイクルＰＣＬＫ１も５％のデューティーサイクルエラーを有する。
【００１１】
内部クロック信号ＰＣＬＫのサイクルＰＣＬＫ１がハイレベルに活性化された後、図１に示された第１フリップフロップ１３１の両入力はハイレベル状態にある。これによって図２でＰＲＥＡＤ１として示されたフリップフロップ１３１の出力Ｑを所定時間（すなわち、内部クロック信号ＰＣＬＫの２サイクル）の間ハイレベルに活性化させる。
【００１２】
また、出力制御クロック信号ＰＣＬＫＤＱも外部クロック信号ＥＣＬＫから生成される信号であり、外部クロック信号ＥＣＬＫに同期している。出力制御クロック信号ＰＣＬＫＤＱ＿Ａは、図１に”Ａ”として示されたノードから発生する信号であり、出力制御クロック信号ＰＣＬＫＤＱを遅延させた信号である。図２に示されたように、出力制御クロック信号ＰＣＬＫＤＱ，ＰＣＬＫＤＱ＿Ａは、外部クロック信号ＥＣＬＫから発生するので、外部クロック信号ＥＣＬＫの第１及び第２サイクルに存在するデューティーサイクルエラーが出力制御クロック信号ＰＣＬＫＤＱ，ＰＣＬＫＤＱ＿Ａの対応するサイクル中に存在する。
【００１３】
図２に示されたように、ＰＲＥＡＤ１とサイクルＰＣＬＫＤＱ＿Ａ１とが共にハイレベルに活性化されると、図２にＰＲＥＡＤ２として示されたフリップフロップ１３２の出力Ｑはハイレベルに活性化される。
【００１４】
図２に示されたように、外部クロック信号ＥＣＬＫにクロックジッタがなければ、読出し情報信号ＰＲＥＡＤと第１フリップフロップ１３１の出力信号ＰＲＥＡＤ１とをサンプリングするためのタイミングマージンは時間ＴＭ１である。しかし、外部クロック信号ＥＣＬＫの第１及び第２サイクルＥＣＬＫ１，ＥＣＬＫ２に存在するクロックジッタのため、１０％のデューティーサイクルエラーが発生し、タイミングマージンが時間ＴＭ２に減少されうる。したがって、外部クロック信号のクロックジッタは、利用可能なタイミングマージンを減少させ、同期式半導体メモリ装置の動作速度に悪影響を与えうる。
【特許文献１】米国特許公開２００２／００９３８７１号
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明が解決しようとする技術的課題は、例えば、内部クロック信号等の第１クロック信号と出力制御クロック信号等の第２クロック信号とのソースクロックを一致させてクロックジッタの影響を減少させうる同期式半導体メモリ装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の１つの側面によれば、同期式半導体メモリ装置に入力された読出し命令に応答して出力制御信号を発生する方法が提供される。前記方法によれば、第１及び第２クロック信号は、外部クロック信号から生成されうる。次いで、第１クロック信号は、補償された第１クロック信号を提供するために遅延回路を通じて伝送されうる。例えば、これは第１クロック信号をクロックサイクルの整数個分だけ遅延させる遅延回路（例えば、一つ以上の単位周期遅延回路）を通じて第１クロック信号を伝送することによって行われる。次いで、出力制御信号は、カラムアドレス・ストローブ・レイテンシ信号（ＣＡＳレイテンシ信号）、補償された第１クロック信号及び第２クロック信号に基づいて生成されうる。前記方法は、補償された第１クロック信号と第２クロック信号とを外部クロック信号の共通（同一）のサイクルに同期させるために使用されうる。
【００１７】
本発明の望ましい実施形態において、第１クロック信号は、第１クロック信号を入力同期時間の経過後に外部クロック信号と同期させるために、入力遅延同期ループ回路から生成され、第２クロック信号は、第２クロック信号を出力同期時間の経過後に外部クロック信号に同期させるために、出力遅延同期ループ回路から生成されうる。第１クロック信号に加えられた遅延量は、ＣＡＳレイテンシ信号の値に基づいて決定されうる。
【００１８】
本発明の他の側面によれば、同期式半導体メモリ装置の動作法が提供される。前記方法において、外部クロック信号の互いに異なるサイクルに同期した第１クロック信号と第２クロック信号とが生成され、次いで、第１クロック信号と第２クロック信号とは、外部クロックの共通（同一）のサイクルに同期させられ、データ出力制御信号は読出し情報信号、カラムアドレス・ストローブ・レイテンシ信号及び同期された第１及び第２クロック信号に応答して整斉されうる。前記方法において、第１クロック信号は内部クロック信号であり、第２クロック信号は出力制御クロック信号でありうる。第１クロック信号と第２クロック信号とを外部クロックの共通のサイクルに同期させる段階は、第１クロック信号及び第２クロック信号のうちの少なくとも一つをクロックサイクルの整数個分だけ遅延させる段階を含みうる。また、第１クロック信号及び／または第２クロック信号が遅延される量は、カラムアドレス・ストローブ・レイテンシ信号の値に基づいて変化しうる。
【００１９】
本発明の更に他の側面によれば、同期式半導体メモリ装置が提供される。前記同期式半導体メモリ装置は、（ａ）第１クロック信号発生回路、（ｂ）第２クロック信号発生回路、（ｃ）出力制御信号発生回路、（ｄ）第１伝送／遅延回路及び（ｅ）出力バッファを含む。第１クロック信号発生回路は、第２クロック信号発生回路が外部ソースクロックの第２サイクルに同期する第２クロック信号を発生する間、外部ソースクロックの第１クロックに同期する第１クロック信号を発生しうる。第１伝送／遅延回路は、第１クロック信号発生回路と出力制御信号発生回路との間に連結され、第１クロック信号及び第２クロック信号が外部ソースクロックの共通（同一）のサイクルに同期されるように第１クロック信号を遅延させるために使用されうる。出力制御信号発生回路は、読出し信号、カラムアドレス・ストローブ・レイテンシ信号（ＣＡＳレイテンシ信号）、第１クロック信号及び第２クロック信号に応答して出力制御信号を発生するために使用され、出力バッファは出力制御信号に応答してデータを出力する。
【００２０】
本発明の望ましい実施形態において、第１伝送／遅延回路は、第１クロック信号を０、１、２または３クロックサイクルだけ遅延する複数の伝送／遅延部を含みうる。また、前記メモリ装置は、第２クロック信号発生回路と出力制御信号発生回路との間に連結され、第２クロック信号が出力制御信号発生回路に伝送される前に第２クロック信号を遅延させる第２伝送／遅延回路を含みうる。また、第２伝送／遅延回路は、第２クロック信号を０、１、２または３クロックサイクルだけ遅延させる複数の伝送／遅延回路部を含みうる。第１及び／または第２伝送／遅延回路は、複数の伝送／遅延回路を含みうる。前記それぞれの遅延回路は、第１クロック信号及び／または第２クロック信号を遅延する単位周期遅延回路及びＣＡＳレイテンシ信号に基づいて前記遅延回路のうちの何れか一つの出力を選択する第１マルチプレクサを含む。
【発明の効果】
【００２１】
本発明によれば、例えば、内部クロック信号等の第１クロック信号と出力制御クロック信号等の第２クロック信号とのソースクロックを一致させることができる。したがって、例えば、デューティーサイクルエラーに対する許容誤差が向上してクロックジッタの影響が減少され、安定した動作を提供することができる。
【発明を実施するための最良の形態】
【００２２】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２３】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を表す。
【００２４】
図３は、本発明の実施形態による同期式半導体メモリ装置を示すブロックダイヤグラムである。図３を参照すれば、同期式半導体メモリ装置３００は、入力遅延同期ループ回路３１０、出力遅延同期ループ回路３２０、第１伝送／遅延回路３３０、第２伝送／遅延回路３４０、出力制御信号発生回路３５０、出力バッファ３６０、モードレジスタセット（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ：ＭＲＳ）３７０及び読出し命令デコーダ３８０を備える。
【００２５】
入力遅延同期ループ回路３１０は、あらかじめ設定された入力同期時間が経過した後に、外部クロック信号ＥＣＬＫに同期した内部クロック信号ＰＣＬＫを発生する。前記入力同期時間は、例えば、ＴＣＣ、２ＴＣＣまたは３ＴＣＣであり、ここで、ＴＣＣは、外部クロック信号ＥＣＬＫの一つのサイクル或いは一つの周期である。
【００２６】
出力遅延同期ループ回路３２０は、あらかじめ設定された出力同期時間が経過した後に、外部クロック信号ＥＣＬＫに同期した出力制御クロック信号ＰＣＬＫＤＱを発生する。前記あらかじめ設定された出力同期時間は、例えば、ＴＣＣ、２ＴＣＣ、３ＴＣＣ、４ＴＣＣ、または５ＴＣＣとされうる。出力制御クロック信号ＰＣＬＫＤＱは、データＤＯＵＴが外部クロック信号ＥＣＬＫと同期して出力バッファ３６０から出力されるように制御する。入力遅延同期ループ回路３１０と出力遅延同期ループ回路３２０とは、電圧制御遅延ライン（ＶＣＤＬ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｄｅｌａｙ Ｌｉｎｅ）を共有することができる。
【００２７】
第１伝送／遅延回路３３０は、内部クロック信号ＰＣＬＫのソースクロックと出力制御クロック信号ＰＣＬＫＤＱのソースクロックとを共通（同一）にするために、例えば、内部クロック信号ＰＣＬＫを遅延なく出力制御信号発生回路３５０に伝送するか、または内部クロック信号ＰＣＬＫを内部クロック信号ＰＣＬＫの少なくとも一つのサイクル（すなわち、単位周期遅延時間）分だけ遅延させる。第１伝送／遅延回路３３０の出力は、図３にＰＣＬＫ＿Ｃとして示された補償された内部クロック信号でありうる。補償された内部クロック信号ＰＣＬＫ＿Ｃは、遅延なく伝送される内部クロック信号ＰＣＬＫでありうる。図３に示されたように、ＣＡＳレイテンシ信号ＣＬｉ（ｉ＝３，４，５，６，７）は、第１伝送／遅延回路３３０に入力され、第１伝送／遅延回路３３０は、内部クロック信号ＰＣＬＫの遅延時間をＣＡＳレイテンシに応じて変化させる。例えば、ＣＡＳレイテンシが３であり、動作周波数が２００（ＭＨｚ）である時、単位周期遅延時間は５（ｎｓ）である。ＣＡＳレイテンシが６であり、動作周波数が４００（ＭＨｚ）である時、単位周期遅延時間は２.５（ｎｓ）である。
【００２８】
第２伝送／遅延回路３４０は、出力制御クロック信号ＰＣＬＫＤＱのソースクロックを内部クロック信号ＰＣＬＫのソースクロックと一致させるために、例えば、出力制御クロック信号ＰＣＬＫＤＱを出力制御信号発生回路３５０に遅延なく伝送するか、または出力制御クロック信号ＰＣＬＫＤＱを少なくとも一つのサイクル（すなわち、単位周期遅延時間）だけ遅延させる。第２伝送／遅延回路３４０の出力は、図３でＰＣＬＫＤＱ＿Ｃとし示された補償された出力制御クロック信号である。補償された出力制御クロック信号ＰＣＬＫＤＱ＿Ｃは、遅延なく伝送される出力制御クロック信号ＰＣＬＫＤＱでありうる。図３に示されたように、ＣＡＳレイテンシ信号ＣＬｉ（ｉ＝３，４，５，６，７）は、第２伝送／遅延回路３４０に入力され、第２伝送／遅延回路３４０は出力制御クロック信号ＰＣＬＫＤＱの遅延時間をＣＡＳレイテンシに応じて変化させる。
【００２９】
図３に示された同期式半導体メモリ装置は、第１伝送／遅延回路３３０及び第２伝送／遅延回路３４０を備えているが、内部クロック信号ＰＣＬＫのソースクロックの位相が出力制御クロック信号ＰＣＬＫＤＱのソースクロックの位相よりも進んでいる場合には、第１伝送／遅延回路３３０だけを備えてもよく、また、出力制御クロック信号ＰＣＬＫＤＱのソースクロックの位相が内部クロック信号ＰＣＬＫのソースクロックの位相よりも進んでいる場合には、第２伝送／遅延回路３４０だけを備えてもよい。
【００３０】
出力制御信号発生回路３５０は、ＰＣＬＫ＿Ｃ及びＰＣＬＫＤＱ＿ＣがＰＣＬＫ及びＰＣＬＫＤＱの代りに制御信号として使われることを除いては、図１に示された出力制御信号発生回路の構成要素と同じ構成要素を含みうる。図１を参照して説明したように、出力制御信号発生回路３５０は、補償された内部クロック信号ＰＣＬＫ＿Ｃと補償された出力制御クロック信号ＰＣＬＫＤＱ＿Ｃとに応答して読出し情報信号ＰＲＥＡＤをシフトさせ、ＣＡＳレイテンシ信号ＣＬｉに応答してシフトされた読出し情報信号のうち何れか一つを出力制御信号ＬＡＴＥＮＣＹとして出力する。出力制御信号ＬＡＴＥＮＣＹは、出力制御クロック信号ＰＣＬＫＤＱと共に出力バッファ３６０に入力される。出力制御信号ＬＡＴＥＮＣＹがハイレベルに活性化される時、同期式半導体メモリ装置に保存された内部データＤＡＴＡが適切な出力期間の間データＤＯＵＴとして出力される。
【００３１】
モードレジスタセット３７０は、ＭＲＳ命令ＭＲＳ ＣＭＤに応答してＣＡＳレイテンシ信号ＣＬｉを発生する。読出し命令デコーダ３８０は、読出し命令ＲＥＡＤＣＭＤをデコーディングして出力制御信号発生回路３５０に入力される読出し情報信号ＰＲＥＡＤを発生する。
【００３２】
図４は、図３に示された第１伝送／遅延回路３３０の詳細な構成例に示すブロックダイヤグラムである。図４を参照すれば、第１伝送／遅延回路３３０は、５つの伝送／遅延部達３３１，３３２，３３３，３３４，３３５及びマルチプレクサ３３６を備えうる。第１伝送／遅延回路３３１は、ＣＡＳレイテンシ信号ＣＬｉが３であるケースに対応する遅延を設定し、第１単位周期遅延回路３３１１、第２単位周期遅延回路３３１２、第３単位周期遅延回路３３１３及び複数のヒューズ３３１４を含む。第２、第３、第４及び第５伝送／遅延部達３３２，３３３，３３４，３３５の各々は、第１伝送／遅延部３３１と同じ構成要素を含むので、説明の便宜上、第１伝送／遅延部３３１の構成例についてのみ説明する。第２伝送／遅延部３３２は、ＣＡＳレイテンシ信号ＣＬｉが４であるケースに対応する遅延を設定し、第３伝送／遅延部３３３はＣＡＳレイテンシ信号ＣＬｉが５であるケースに対応する遅延を設定し、第４伝送／遅延部３３４はＣＡＳレイテンシ信号ＣＬｉが６であるケースに対応する遅延を設定し、第５伝送／遅延部３３５はＣＡＳレイテンシ信号ＣＬｉが７であるケースに対応する遅延を設定する。
【００３３】
第１伝送／遅延部３３１は、内部クロック信号ＰＣＬＫをマルチプレクサ３３６に伝送する。第１伝送／遅延回路３３１による遅延量は、ヒューズＦ１〜Ｆ４を含むヒューズ群３３１４の各ヒューズの状態（切断又は非切断）に依存する。例えば、内部クロック信号ＰＣＬＫのソースクロックと出力制御クロック信号ＰＣＬＫＤＱのソースクロックとを一致させるために二つの単位周期の遅延が必要である場合、第３ヒューズＦ３は切断されず他のヒューズＦ１，Ｆ２，Ｆ４が切断される。図４に示された構成例では、単位周期遅延回路３３１１〜３３１３及びヒューズ３３１４を利用して、補償された内部クロック信号ＰＣＬＫ＿Ｃを発生するが、他のハードウェアを利用して内部クロック信号ＰＣＬＫを遅延させることもできる。例えば、メタルオプションをマルチプレクサ３３６に至る伝送／遅延経路を遮断または連結するためにヒューズの代りに使用することができる。図４に示された構成例において、それぞれの伝送／遅延部３３１〜３３５は、３つの単位周期遅延回路を含むが、それぞれの伝送／遅延部３３１〜３３５は他の数の単位周期遅延回路を含んで構成されてもよい。
【００３４】
マルチプレクサ３３６は、ＣＡＳレイテンシ信号ＣＬｉ（ｉ＝３，４，５，６，７の値に基づいて第１、第２、第３、第４、及び第５伝送／遅延部３３１，３３２，３３３，３３４，３３５から伝送された内部クロック信号のうち何れか一つを選択して、補償された内部クロック信号ＰＣＬＫ＿Ｃを発生する。
【００３５】
図５は、図３に示された第２伝送／遅延回路の構成例を示すブロックダイヤグラムである。図５に示されたように、第２伝送／遅延回路３４０は、５つの伝送／遅延部３４１，３４２，３４３，３４４，３４５及びマルチプレクサ３４６を備える。第６伝送／遅延部３４１は、ＣＡＳレイテンシ信号ＣＬｉが３であるケースに対応する遅延を設定し、第１単位周期遅延回路３４１１、第２単位周期遅延回路３４１２、第３単位周期遅延回路３４１３及び複数のヒューズ３４１４を含む。第７、第８、第９、第１０伝送／遅延部は、各々第６伝送／遅延部３４１と同じ構成要素を含むので、説明の便宜上、第６伝送／遅延部３４１の構成例についてのみ説明する。第７伝送／遅延部３４２は、ＣＡＳレイテンシ信号ＣＬｉが４であるケースに対応する遅延を設定し、第８伝送／遅延部３４３はＣＡＳレイテンシ信号ＣＬｉが５であるケースに対応する遅延を設定し、第９伝送／遅延部３４４はＣＡＳレイテンシ信号ＣＬｉが６であるケースに対応する遅延を設定し、第１０伝送／遅延部３４５はＣＡＳレイテンシ信号ＣＬｉが７であるケースに対応する遅延を設定する。
【００３６】
第６伝送／遅延部３４１は、出力制御クロック信号ＰＣＬＫＤＱをマルチプレクサ３４６に伝送する。第６伝送／遅延部３４１による遅延量は、ヒューズＦ５〜Ｆ８を含むヒューズ群３４１４の各ヒューズの状態（切断又は非切断）に依存する。例えば、内部クロック信号ＰＣＬＫのソースクロックと出力制御クロック信号ＰＣＬＫＤＱのソースクロックとを一致させるために、出力制御クロック信号ＰＣＬＫＤＱが２単位サイクルだけ遅延されなければならない場合には、第７ヒューズＦ７は切断されず他のヒューズＦ５，Ｆ６，Ｆ８が切断される。図５に示された構成例では、単位周期遅延回路３４１１〜３４１３とヒューズ３４１４とを利用して、補償された出力制御クロック信号ＰＣＬＫＤＱ＿Ｃを発生するが、他のハードウェアを利用して出力制御クロック信号ＰＣＬＫＤＱの遅延させることもできる。例えば、メタルオプションをマルチプレクサ３４６に至る伝送／遅延経路を遮断または連結するためにヒューズの代りに使用することができる。図５に示された構成例において、それぞれの伝送／遅延部３４１〜３４５は、３つの単位周期遅延回路を含むが、それぞれの伝送／遅延部３４１〜３４５は他の数の単位周期遅延回路を含んで構成されてもよい。
【００３７】
マルチプレクサ３４６は、補償された出力制御クロック信号ＰＣＬＫＤＱ＿Ｃを発生するために、ＣＡＳレイテンシ信号ＣＬｉ（ｉ＝３，４，５，６，７）の値に基づいて第６、第７、第８、第９、及び第１０伝送／遅延部３４１，３４２，３４３，３４４，３４５から伝送された出力制御クロック信号のうち何れか一つを選択する。
【００３８】
図６は、ＣＡＳレイテンシが６である場合における本発明の望ましい実施形態による同期式半導体メモリ装置の動作を示す例示的なタイミングダイヤグラムである。
【００３９】
図６に示されたように、ＭＲＳ命令ＭＲＳ ＣＭＤが外部クロック信号ＥＣＬＫに同期して印加される。矢印によって指示されたように、これはＣＡＳレイテンシ信号ＣＬ６をハイレベルに活性化する。次いで、読出し命令ＲＥＡＤは、外部クロック信号ＥＣＬＫの第４サイクルＥＣＬＫ４に同期して印加される。これは読出し情報信号ＰＲＥＡＤをあらかじめ設定された時間の間ハイレベルに活性化させる。
【００４０】
図６の例で、図３の入力遅延同期ループ回路３１０の入力同期時間は３ＴＣＣである。図６に示されたように、内部クロック信号ＰＣＬＫのサイクルＰＣＬＫ１は、外部クロック信号ＥＣＬＫの第２サイクルＥＣＬＫ２をソースクロックとして利用する。図６の例で、図３の出力同期ループ回路３２０の出力同期時間は５ＴＣＣである。図６に示されたように、出力制御クロック信号ＰＣＬＫＤＱのサイクルＰＣＬＫＤＱ１は、外部クロック信号ＥＣＬＫの第１サイクルＥＣＬＫ１をソースクロックとして利用する。
【００４１】
図６に示されたように、内部クロック信号ＰＣＬＫのサイクルＰＣＬＫ１のソースクロックＥＣＬＫ２と出力制御クロック信号ＰＣＬＫＤＱのサイクルＰＣＬＫＤＱ１のソースクロックＥＣＬＫ１とを同期させるために、補償された出力制御クロック信号ＰＣＬＫＤＱ＿Ｃは、出力制御クロック信号ＰＣＬＫＤＱを単位周期ＴＤ＝ＴＣＣだけ遅延させることによって図３の第２伝送／遅延回路３４０によって生成される。補償された出力内部クロック信号ＰＣＬＫ＿Ｃは、内部クロック信号ＰＣＬＫを遅延なく伝送することによって図３の第１伝送／遅延回路３３０によって生成される。
【００４２】
このようにして、出力制御信号ＬＡＴＥＮＣＹは、ＰＣＬＫＤＱ２、ＰＣＬＫＤＱ３及びＰＣＬＫＤＱ４として示された出力制御クロック信号のサイクルによってクロッキングされて生成され、第１有効出力制御クロック信号に対応する図６でＰＣＬＫＤＱ５として示された出力制御クロック信号のサイクル前にハイレベルに活性化される。出力制御クロック信号ＰＣＬＫＤＱは、ｔＡＣ＝０である条件を満足させるために、図６のｔＳＡＣ（クロックから有効なデータが出力されるまでの遅延時間）以前に発生するように設定され、ｔＳＡＣは動作周波数と関係なく固定された時間である。データＤＯＵＴは、ＥＣＬＫ１０として示された外部クロック信号ＥＣＬＫのサイクルの立上りエッジ及び立下りエッジに同期して第１データＤ０及び第２データＤ１として出力される。
【００４３】
本発明の他の実施形態によれば、入力遅延同期ループ回路、出力遅延同期ループ回路、出力制御信号発生回路及び出力バッファを備える同期式半導体メモリ装置が提供される。入力遅延同期ループ回路は、入力同期時間の経過後に外部クロック信号に同期した内部クロック信号を発生し、出力遅延同期ループ回路は、出力同期時間の経過後に外部クロック信号に同期した出力制御クロック信号を発生しうる。出力制御信号発生回路は、ソースクロックが共通した内部クロック信号及び外部クロック信号に応答して、読出し情報信号を連続的にシフトするために使用され、シフトされた読出し情報信号のうち何れか一つはＣＡＳレイテンシの活性化を指示するＣＡＳレイテンシ信号に応答してデータ出力区間を指示する出力制御信号として出力される。出力バッファは、内部データをバッファリングし、読出し命令に応答してデータを出力する。
【００４４】
前記同期式半導体メモリ装置は、内部クロック信号のソースクロックと出力制御クロック信号のソースクロックとを共通（同一）にするために、内部クロック信号を遅延なく伝送するか、または少なくとも一つのサイクルだけ内部クロック信号を遅延させる第１伝送／遅延回路をさらに備えうる。また、前記同期式半導体メモリ装置は、内部クロック信号のソースクロックと出力制御クロック信号のソースクロックとを共通（同一）にするために、出力制御クロック信号を遅延なく伝送するか、または少なくとも一つのサイクルだけ出力制御クロック信号を遅延する第２伝送／遅延回路を含みうる。
【００４５】
第１伝送／遅延回路は、それぞれの可能なＣＡＳレイテンシ値に対応する複数の伝送／遅延部を含みうる。それぞれの伝送／遅延部は、内部クロック信号を切断されていないヒューズを通じて遅延なく伝送するために使用されてもよいし、または内部クロック信号を切断されていないヒューズを通じて内部クロック信号の１、２または３サイクルだけ遅延するために使用されてもよい。また、第１伝送／遅延回路は、ＣＡＳレイテンシ信号に応答して伝送／遅延部のうち何れか一つを通じて伝送／遅延された内部クロック信号のうち何れか一つを選択する第１マルチプレクサを含みうる。
【００４６】
第２伝送／遅延回路は、それぞれの伝送／遅延部が出力制御クロック信号を遅延なく伝送するか、または出力制御クロック信号を出力制御クロック信号の１、２または３サイクルだけ遅延することを除いては、第１伝送／遅延回路と同じ方式で動作しうる。また、第２伝送／遅延回路は、ＣＡＳレイテンシ信号に応答して複数の伝送／遅延部を通じて伝送／遅延される出力制御クロック信号のうち何れか一つを選択する第２マルチプレクサを含みうる。
【００４７】
第１及び第２伝送／遅延回路に含まれるそれぞれの伝送／遅延部は、３つの単位周期遅延回路を含みうる。第１単位周期遅延回路は、入力クロック信号を内部クロック信号の一つのサイクルだけ遅延させるために使用されることがあり、第２単位周期遅延回路は、第１単位周期遅延回路を通じて遅延された内部クロック信号を内部クロック信号の第２サイクルだけ遅延させるために使用されることがあり、第３単位周期遅延回路は、第１及び第２単位周期遅延回路を通じて遅延された内部クロック信号を内部クロック信号の第３サイクルだけ遅延させるために使用されることがある。前記それぞれの伝送／遅延部は、入力クロック信号を遅延なくマルチプレクサに伝送するために使用されうる第１ヒューズ、第１単位サイクル遅延回路を通じて遅延された入力クロック信号をマルチプレクサに伝送するために使用されうる第２ヒューズ、第２単位サイクル遅延回路を通じて遅延された入力クロック信号をマルチプレクサに伝送するために使用されうる第３ヒューズ、第３単位サイクル遅延回路を通じて遅延された入力クロック信号をマルチプレクサに伝送するために使用されうる第４ヒューズをさらに含みうる。前記信号のマルチプレクサへの伝送いかんはヒューズが切断されるか否かに依存する。
【００４８】
本発明は図面に示された特定の実施形態を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態の採用が可能であることが理解することができる筈である。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想に基づいて決まらなければならない。
【産業上の利用可能性】
【００４９】
本発明は同期式半導体メモリ装置に係り、クロックジッタの影響を減らすための同期式半導体メモリ装置の分野に利用できる。
【図面の簡単な説明】
【００５０】
【図１】従来の同期式半導体メモリ装置の出力制御信号発生回路を示す回路図である。
【図２】クロックジッタによって図１の出力制御信号発生回路であらわれうるタイミングマージンの減少を説明するための例示的なタイミングダイヤグラムである。
【図３】本発明の望ましい実施形態による同期式半導体メモリ装置を示すブロックダイヤグラムである。
【図４】図３に示された第１伝送／遅延回路の構成例を詳細に示すブロックダイヤグラムである。
【図５】図３に示された第２伝送／遅延回路の構成例を詳細に示すブロックダイヤグラムである。
【図６】本発明の望ましい実施形態による同期式半導体メモリ装置の動作を示す例示的なタイミングダイヤグラムである。
【符号の説明】
【００５１】
３００    同期式半導体メモリ装置
３１０    入力遅延同期ループ回路
３２０    出力遅延同期ループ回路
３３０    第１伝送／遅延回路
３４０    第２伝送／遅延回路
３５０    出力制御信号発生回路
３６０    出力バッファ
３７０    モードレジスタセット
３８０    読出し命令デコーダ
【図１】
2004192791.tif 000003
【図２】
2004192791.tif 000004
【図３】
2004192791.tif 000005
【図４】
2004192791.tif 000006
【図５】
2004192791.tif 000007
【図６】
2004192791.tif 000008