(57)【要約】【課題】ドライバポート領域に配置される変換回路を容易に検査することができ、検査の安定性および検査時間の点でも効率の良い表示素子用ドライバを提供する。【解決手段】液晶表示素子等の表示素子用ドライバであって、制御部領域６１に配置され制御信号の生成および外部とのインタフェースを司る制御部回路と、メモリ領域６２に配置され表示データを記憶するためのメモリ回路１０と、ドライバポート領域６３に配置され前記メモリ回路１０からの表示データを変換して表示素子に供給する変換回路１３，１４，１５とを備え、前記制御部回路と前記変換回路とを前記メモリ回路のビット線を用いて接続している。【選択図】      図１
2004287015.tif 000002
【特許請求の範囲】
【請求項１】
制御部領域に配置され制御信号の生成および外部とのインタフェースを司る制御部回路と、
メモリ領域に配置され表示データを記憶するためのメモリ回路と、
ドライバポート領域に配置され前記メモリ回路からの表示データを変換して表示素子に供給する変換回路とを備え、
前記制御部回路と前記変換回路とを前記メモリ回路のビット線を用いて接続したことを特徴とする表示素子用ドライバ。
【請求項２】
前記メモリ回路がＲＡＭであることを特徴とする請求項１に記載の表示素子用ドライバ。
【請求項３】
前記表示素子が液晶表示素子であることを特徴とする請求項１または請求項２に記載の表示素子用ドライバ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示素子等の表示素子を駆動するための表示素子用ドライバに関する。
【０００２】
【従来の技術】
従来、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を内蔵することで低消費電力化を図るようにした表示素子用ドライバが提案されている（例えば、特許文献１参照）。図５は、このような従来の表示素子用ドライバの一例の構成を示すブロック図である。この表示素子用ドライバは、ワード信号がＲＡＭポートワード線２３およびドライバポートワード線２４を介して供給される複数のメモリセル２０を有するＲＡＭとしてのメモリブロック１０と、ドライバ，アンプ，ラッチ制御信号が供給されメモリブロック１０と接続された表示データ入出力用のＲＡＭポート側ビット線駆動回路１１と、アンプ制御信号が供給されメモリブロック１０と接続されたドライバポート側バッファ１２と、ラッチ制御信号が供給されドライバポート側バッファ１２からの表示データをラッチするラッチ１３と、演算値が供給され色調や輝度を調整するためにラッチ１３の表示データに対して演算処理を施す演算器１４と、極性制御信号が供給され演算器１４からの演算処理の施された表示データに対して更に極性反転処理を施す極性反転回路１５と、極性反転回路１５からの極性反転処理の施された表示データをアナログ信号に変換して液晶表示素子等の表示素子にドライバ出力として供給するＤＡコンバータ（ＤＡＣ）１６と、を備えている。メモリブロック１０において、各メモリセル２０はＲＡＭポートビット線２１，２２およびドライバポートビット線２５を介して相互に接続されている。また、各メモリセル２０とＲＡＭポート側ビット線駆動回路１１とはＲＡＭポートビット線２１，２２を介して接続されており、各メモリセル２０とドライバポート側バッファ１２とはドライバポートビット線２５を介して接続されている。
【０００３】
各メモリセル２０は、詳細には、図６に示すように、トランジスタ４２，４３，４４，４５と、トランジスタ４２，４３間に接続されたインバータ４０，４１とから構成されている。また、ＲＡＭポート側ビット線駆動回路１１の各セルは、詳細には、図７に示すように、差動センスアンプ３１と、ラッチ３２と、差動バッファ５０とから構成されている。
【０００４】
上述したような従来の表示素子用ドライバにおいて、データ書き込み時には、差動バッファ５０（図７）により相互に反転しているＲＡＭポートビット線２１，２２が駆動される。そして、ＲＡＭポートワード線２３（ワード信号）によりトランジスタ４２，４３（図６）がオン状態とされ、インバータ４０，４１にて構成されるラッチに表示データが書き込まれる。
【０００５】
一方、データ読み出し時には、差動バッファ５０によるＲＡＭポートビット線２１，２２の駆動が停止される。そして、ＲＡＭポートワード線２３（ワード信号）によりトランジスタ４２，４３がオン状態とされ、インバータ４０，４１の状態がＲＡＭポートビット線２１，２２に伝えられる。これが差動センスアンプ３１（図７）で増幅されてラッチ３２に取り込まれ、読み出しデータとして出力される。
【０００６】
また、上述したようなＲＡＭポートとは別に、インバータ４０，４１にて構成されるラッチの表示データを取り出すためのドライバポートが存在している。すなわち、図６において、ドライバポートワード線２４（ワード信号）によりトランジスタ４５がオン状態とされ、インバータ４０，４１の状態がトランジスタ４４，４５を介してドライバポートビット線２５に伝えられる。このドライバポートビット線２５上の表示データがドライバポート側バッファ１２を介してラッチ１３に取り込まれる。このラッチ１３の表示データに対して演算器１４により演算処理が施され、更に極性反転回路１５により極性反転処理が施される。そして、極性反転回路１５からの極性反転処理の施された表示データがＤＡコンバータ１６によりアナログ信号に変換され、液晶表示素子等の表示素子にドライバ出力として供給される。
【０００７】
【特許文献１】
特開平７−１７５４４５号公報（第１８頁、図１）
【０００８】
【発明が解決しようとする課題】
ところで、上述したような従来の表示素子用ドライバにおいて、表示素子との位置関係上、各部は物理的には図８に示すような各領域に配置される。すなわち、ＤＡコンバータ１６はＤＡコンバータ領域６０に配置され、複数のメモリセル２０を有するＲＡＭとしてのメモリブロック１０等のメモリ回路はメモリ領域６２に配置され、ラッチ１３，演算器１４および極性反転回路１５といった変換回路はドライバポート領域６３に配置され、ＲＡＭやＤＡコンバータ等から構成され制御信号の生成および外部とのインタフェースを司る制御部回路は制御部領域６１に配置される。
【０００９】
ここで、制御部領域６１に配置される制御部回路は、スキャンテストのような方式により効率的に検査することが可能である。また、メモリ領域６２に配置されるメモリブロック１０等のメモリ回路は、メモリ診断回路を制御部領域６１に配置される制御部回路に含ませることで自動的な検査が可能となる。
【００１０】
しかしながら、ドライバポート領域６３に配置されるラッチ１３，演算器１４および極性反転回路１５といった変換回路は、制御部領域６１に配置される制御部回路と回路的に分離されている。また、ドライバポート領域６３と制御部領域６１との間にはメモリ領域６２が介在するため、配線可能な信号線数に制約がある。
【００１１】
従って、ドライバポート領域６３に配置されるラッチ１３，演算器１４および極性反転回路１５といった変換回路を検査するためには、ＤＡコンバータ１６の出力であるアナログ信号を観測するしか手段がなく、検査の安定性および検査時間の点でも効率が悪い。
【００１２】
本発明は、このような実情に鑑みてなされたものであり、ドライバポート領域に配置される変換回路を容易に検査することができ、検査の安定性および検査時間の点でも効率の良い表示素子用ドライバを提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に係る発明の表示素子用ドライバは、制御部領域に配置され制御信号の生成および外部とのインタフェースを司る制御部回路と、メモリ領域に配置され表示データを記憶するためのメモリ回路と、ドライバポート領域に配置され前記メモリ回路からの表示データを変換して表示素子に供給する変換回路とを備え、前記制御部回路と前記変換回路とを前記メモリ回路のビット線を用いて接続したことを特徴とする。
【００１４】
この構成によれば、制御部回路と変換回路とをメモリ回路のビット線を用いて接続したことにより、変換回路を制御部回路と一緒に容易に検査することができ、検査の安定性および検査時間の点でも効率が良い。
【００１５】
請求項２に係る発明の表示素子用ドライバは、請求項１に係る発明の表示素子用ドライバにおいて、前記メモリ回路がＲＡＭであることを特徴とする。
【００１６】
この構成によれば、制御部回路と変換回路とをＲＡＭのビット線を用いて接続したことにより、変換回路を制御部回路と一緒に容易に検査することができ、検査の安定性および検査時間の点でも効率が良い。
【００１７】
請求項３に係る発明の表示素子用ドライバは、請求項１または請求項２に係る発明の表示素子用ドライバにおいて、前記表示素子が液晶表示素子であることを特徴とする。
【００１８】
この構成によれば、制御部回路と変換回路とをメモリ回路またはＲＡＭのビット線を用いて接続したことにより、変換回路を制御部回路と一緒に容易に検査することができ、検査の安定性および検査時間の点でも効率が良い。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係る表示素子用ドライバの構成を示すブロック図である。図１において、本実施の形態に係る表示素子用ドライバは、ワード信号がＲＡＭポートワード線２３およびドライバポートワード線２４を介して供給される複数のメモリセル２０を有するＲＡＭとしてのメモリブロック１０と、バッファ制御信号が供給されメモリブロック１０および後述するＲＡＭポート側ビット線駆動回路１１と接続されたバッファ２と、バッファ，アンプ，ラッチ制御信号が供給されメモリブロック１０およびバッファ２と接続された表示データ入出力用のＲＡＭポート側ビット線駆動回路１１と、アンプ制御信号が供給されメモリブロック１０と接続されたドライバポート側バッファ１２と、バッファ制御信号が供給されメモリブロック１０および後述する極性反転回路１５と接続された差動バッファ１と、ラッチ制御信号が供給されドライバポート側バッファ１２からの表示データをラッチするラッチ１３と、演算値が供給され色調や輝度を調整するためにラッチ１３の表示データに対して演算処理を施す演算器１４と、極性制御信号が供給され演算器１４からの演算処理の施された表示データに対して更に極性反転処理を施す極性反転回路１５と、極性反転回路１５からの極性反転処理の施された表示データをアナログ信号に変換して液晶表示素子等の表示素子にドライバ出力として供給するＤＡコンバータ（ＤＡＣ）１６と、を備えている。メモリブロック１０において、各メモリセル２０はＲＡＭポートビット線２１，２２およびドライバポートビット線２５を介して相互に接続されている。また、各メモリセル２０とバッファ２とはドライバポートビット線２５を介して接続されており、各メモリセル２０とＲＡＭポート側ビット線駆動回路１１とはＲＡＭポートビット線２１，２２を介して接続されている。更に、各メモリセル２０とドライバポート側バッファ１２とはドライバポートビット線２５を介して接続されており、各メモリセル２０と差動バッファ１とはＲＡＭポートビット線２１，２２を介して接続されている。なお、図１において、図５に示した従来の表示素子用ドライバと対応する各部については同一の参照符号を付している。
【００２１】
ここで、ＲＡＭポートビット線２１，２２およびドライバポートビット線２５は、ＲＡＭポートワード線２３およびドライバポートワード線２４が駆動されない限りトランジスタ４２，４３，４５（図６）がオフ状態となるため、単なる信号線として扱うことが可能である。よって、一方のビット線（ドライバポートビット線２５）は、ラッチ１３に書き込みデータを伝えるための信号線として用いる。そして、もう一方のビット線（ＲＡＭポートビット線２１，２２）は、極性反転回路１５の出力をＲＡＭとしてのメモリブロック１０の読み出しデータとして取り出すための信号線として用いる。
【００２２】
上述したような本実施の形態に係る表示素子用ドライバにおいて、ラッチ１３，演算器１４および極性反転回路１５といった変換回路を検査する際には、ＲＡＭポートワード線２３およびドライバポートワード線２４を操作して、メモリセル２０内のトランジスタ４２，４３，４５（図６）をオフ状態とする。次に、差動バッファ１により極性反転回路１５の出力をＲＡＭポートビット線２１，２２に伝えることで、ＲＡＭ（メモリブロック１０）の読み出しデータとして取り出す。更に、バッファ２により、書き込みデータをドライバポートビット線２５に乗せてラッチ１３に伝える。
【００２３】
このように、本実施の形態に係る表示素子用ドライバによれば、ＲＡＭポートビット線２１，２２およびドライバポートビット線２５をラッチ１３，演算器１４および極性反転回路１５といった変換回路に対する入出力信号線として扱っており、ドライバポート領域６３に配置される当該変換回路を制御部領域６１に配置される制御部回路（図８）の一部と見なすことができるようになる。従って、当該変換回路を制御部回路と一緒に容易に検査することが可能となり、検査の安定性および検査時間の点でも効率が良い。
【００２４】
（実施の形態２）
図２は、本発明の実施の形態２に係る表示素子用ドライバの構成を示すブロック図である。図２において、本実施の形態に係る表示素子用ドライバは、ワード信号がＲＡＭポートワード線２３を介して供給される複数のメモリセル２６を有するＲＡＭとしてのメモリブロック１７と、バッファ，アンプ，ラッチ制御信号が供給されメモリブロック１７と接続された表示データ入出力用のＲＡＭポート側ビット線駆動回路３と、バッファ，アンプ制御信号が供給されメモリブロック１７，後述するラッチ１３および極性反転回路１５と接続されたドライバポート側ビット線駆動回路４と、ラッチ制御信号が供給されドライバポート側ビット線駆動回路４からの表示データをラッチするラッチ１３と、演算値が供給され色調や輝度を調整するためにラッチ１３の表示データに対して演算処理を施す演算器１４と、極性制御信号が供給され演算器１４からの演算処理の施された表示データに対して更に極性反転処理を施す極性反転回路１５と、極性反転回路１５からの極性反転処理の施された表示データをアナログ信号に変換して液晶表示素子等の表示素子にドライバ出力として供給するＤＡコンバータ（ＤＡＣ）１６と、を備えている。メモリブロック１７において、各メモリセル２６はＲＡＭポートビット線２１，２２を介して相互に接続されている。また、各メモリセル２６とＲＡＭポート側ビット線駆動回路３とはＲＡＭポートビット線２１，２２を介して接続されており、各メモリセル２０とドライバポート側ビット線駆動回路４とはＲＡＭポートビット線２１，２２を介して接続されている。なお、図２において、図５に示した従来の表示素子用ドライバと対応する各部については同一の参照符号を付している。
【００２５】
ここで、逆相側ビット線（ＲＡＭポートビット線２２）は、ラッチ１３に書き込みデータを伝えるための信号線として用いる。そして、正相側ビット線（ＲＡＭポートビット線２１）は、極性反転回路１５の出力をＲＡＭとしてのメモリブロック１７の読み出しデータとして取り出すための信号線として用いる。
【００２６】
各メモリセル２６は、詳細には、図３に示すように、トランジスタ４２，４３と、トランジスタ４２，４３間に接続されたインバータ４０，４１とから構成されている。但し、このようなメモリセルは、表示するためのメモリ読み出しと画面更新のためのメモリ書き込みとが同時に発生しない場合にのみ用いることができる。
【００２７】
ＲＡＭポート側ビット線駆動回路３およびドライバポート側ビット線駆動回路４は、詳細には、図４に示すようにメモリセル２６と接続されている。すなわち、ドライバポート側ビット線駆動回路４は、ドライバポート側バッファ５と、セレクタ８と、差動センスアンプ３０とから構成されている。また、ＲＡＭポート側ビット線駆動回路３は、ＲＡＭポート側バッファ６と、ＲＡＭポート側反転バッファ７と、セレクタ９と、差動センスアンプ３１と、ラッチ３２とから構成されている。
【００２８】
上述したような本実施の形態に係る表示素子用ドライバにおいて、検査の際には、ＲＡＭポート側バッファ６を停止させ、ドライバポート側バッファ５を動作させる。これにより、ＤＡコンバータ１６への表示データが正相側ビット線（ＲＡＭポートビット線２１）に伝達される。この表示データを読み出しデータとして正しく出力するために、差動センスアンプ３１の逆相入力端子をセレクタ９により中点電位に固定する。次に、書き込みデータを、逆相側ビット線（ＲＡＭポートビット線２２）を用いていわゆるドライバデータとして出力するために、差動センスアンプ３０の正相入力端子をセレクタ８により中点電位に固定する。
【００２９】
このようにして、ＲＡＭであるメモリブロック１７（メモリセル２６）への書き込みデータが、そのままドライバデータとして送出される．また、演算器１４や極性反転回路１５を通ったデータが、正相側ビット線（ＲＡＭポートビット線２１）を伝わりＲＡＭであるメモリブロック１７（メモリセル２６）の読み出しデータとして取り出される。
【００３０】
本実施の形態に係る表示素子用ドライバによれば、前述した実施の形態１に係る表示素子用ドライバと同様に、変換回路を制御部回路と一緒に容易に検査することが可能となり、検査の安定性および検査時間の点でも効率が良い。
【００３１】
【発明の効果】
本発明の表示素子用ドライバによれば、制御部回路と変換回路とをメモリ回路のビット線を用いて接続したことにより、変換回路を制御部回路と一緒に容易に検査することができ、検査の安定性および検査時間の点でも効率が良い。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る表示素子用ドライバの構成を示すブロック図である。
【図２】本発明の実施の形態２に係る表示素子用ドライバの構成を示すブロック図である。
【図３】メモリセルの詳細な構成を示す回路図である。
【図４】ＲＡＭポート側ビット線駆動回路およびドライバポート側ビット線駆動回路の詳細な構成を示す回路図である。
【図５】従来の表示素子用ドライバの一例の構成を示すブロック図である。
【図６】メモリセルの詳細な構成を示す回路図である。
【図７】ＲＡＭポート側ビット線駆動回路の詳細な構成を示す回路図である。
【図８】各部の物理的な配置を説明するための図である。
【符号の説明】
１  差動バッファ
２  バッファ
３  ＲＡＭポート側ビット線駆動回路
４  ドライバポート側ビット線駆動回路
５  ドライバポート側バッファ
６  ＲＡＭポート側バッファ
７  ＲＡＭポート側反転バッファ
８，９  セレクタ
１０  メモリブロック
１１  ＲＡＭポート側ビット線駆動回路
１２  ドライバポート側バッファ
１３  ラッチ
１４  演算器
１５  極性反転回路
１６  ＤＡコンバータ
１７  メモリブロック
２０  メモリセル
２１，２２  ＲＡＭポートビット線
２３  ＲＡＭポートワード線
２４  ドライバポートワード線
２５  ドライバポートビット線
２６  メモリセル
３０，３１  差動センスアンプ
３２  ラッチ
４０，４１  インバータ
４２，４３，４４，４５  トランジスタ
５０  差動バッファ
６０  ＤＡコンバータ領域
６１  制御部領域
６２  メモリ領域
６３  ドライバポート領域
【図１】
2004287015.tif 000003
【図２】
2004287015.tif 000004
【図３】
2004287015.tif 000005
【図４】
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【図５】
2004287015.tif 000007
【図６】
2004287015.tif 000008
【図７】
2004287015.tif 000009
【図８】
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