(57)【要約】【目的】シリコンカーバイトを半導体材料として採用する際に問題となるターンオフ時の耐圧性能を向上し、導通抵抗が低く、スイッチング速度の早いなどの特性を有し、装置の小型化などを図ることが可能なシリコンカーバイト製の絶縁ゲート型半導体装置を実現する。【構成】ｐ型のベース層８の底部にｐ＋型の埋め込み層９を形成し、さらに、ベース層８内部にｐ＋型のウェル領域７を形成することにより、ターンオフ時に充電電流の流れる経路を低抵抗化し、寄生するトランジスタの導通を防止する。さらに、深い埋め込み層９を実現するために、２層のドレイン層３および４を採用する。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
シリコンカーバイトを主たる材料とする半導体装置であって、第２導電型半導体基板（５）上に形成した第２導電型の第１のドレイン層（４）と、該第１のドレイン層の主面側に選択的に形成した第１導電型の埋め込み高濃度領域（９）と、前記第１のドレイン層及び前記埋め込み高濃度領域の上に形成し、前記第１のドレイン層の不純物濃度よりも低いエピタキシャル成長により形成された第２導電型の第２のドレイン層（３）と、前記第２のドレイン層の主面にゲート絶縁膜（２）を介して形成したゲート電極（１）と、前記第２のドレイン層内で前記埋め込み高濃度領域に達する深さで形成した第１導電型のベース領域（８）と、前記ベース領域内で主面側に形成した第２導電型のソース領域（６）と、前記ベース領域内で当該ベース領域の不純物濃度よりも高く、前記ソース領域と前記埋め込み高濃度領域とに接続する第１導電型のウェル領域（７）と、前記ソース領域及び前記ウェル領域に導電接触するソース電極（１０）とを有することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
シリコンカーバイトからなる第２導電型第１のドレイン層の主面側に選択的に第１導電型の高濃度ベース領域を形成する工程と、前記第１のドレイン層および前記高濃度ベース領域の上にシリコンカーバイトからなる第２導電型第２のドレイン層を形成する工程と、前記第２導電型第２のドレイン層内に選択的に第１導電型のベース領域を形成する工程と、前記第１導電型ベース領域内に選択的にその表面からイオン注入により第２導電型のソース領域を形成する工程と、前記ソース領域と前記第２のドレイン層との間の前記ベース領域表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ソース領域及び前記高濃度ベース領域に接続する第１導電型の高濃度ウェル領域を形成する工程と、前記ソース領域及び前記高濃度ウェル領域に導電接触するソース電極を形成する工程とを有することを特徴とする絶縁ゲート型半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、シリコンカーバイド（ＳｉＣ）を主たる半導体材料として用いた絶縁ゲート型の半導体装置に関し、特に、パワーデバイスに用いられる半導体装置の構造に関するものである。
【０００２】
【従来の技術】
パワーデバイスとして用いられる半導体装置の主たる半導体材料は、従来シリコン（Ｓｉ）が採用されている。しかし、抵抗値の低減、冷却の問題など材料に起因する限界から、種々の新しい材料が検討されている。その中で、シリコンカーバイト（ＳｉＣ）は、最大電界強度（Ｅｍ）がシリコンと比べて１桁以上大きいことから、次世代のパワーデバイスの主たる材料として注目を集めている。すなわち、最大電界強度（Ｅｍ）と、導通時の抵抗Ｒｏｎ、またスイッチング速度ｔｆは以下の関係にあるため、最大電界強度（Ｅｍ）が１桁以上大きくなることにより、性能の大幅な向上が図られるのである。
【０００３】
先ず、ＭＯＳＦＥＴにおいて、導通時の抵抗Ｒｏｎについては、以下のような関係が近似的に成立する。
【０００４】
【数１】
2004006940.tif 000003
【０００５】
また、スイッチング速度ｔｆにおいては、以下のような関係が近似的に成り立つ。
【０００６】
【数２】
2004006940.tif 000004
【０００７】
図７に示す従来のパワーＭＯＳＦＥＴの構造を基に説明すると、式（１）は、導通時の素子の主な抵抗がドレイン層１１の抵抗に等しいと考えたものである。
【０００８】すなわち、従来のＭＯＳＦＥＴにおいては、ドレイン電極１２が裏面に接続されたｎ＋型の半導体基板５の表面にエピタキシャル成長させたｎ−型のドレイン層１１が形成されており、そのドレイン層１１の表面にｐ型のベース層８、さらにそのベース層８の内部にｎ＋型のソース層６が形成されている。そして、ベース層８の表面からソース層６の表面に亘ってソース電極１０が接続されており、さらに、ソース層６の表面からベース層８を経てドレイン層１１の表面に亘ってゲート絶縁膜２を介してゲート電極１が設置されている。このため、ゲート電極１に高電位を印加すると、ベース層８の表面にチャネルが形成され、このチャネルを通ってソース層６からドレイン層１１、さらに、基板５に電流が流れる。そして、この主たる経路となるドレイン層１１の抵抗に基づき近似した結果が式（１）に表されている。この仮定は、３００Ｖ以下の耐圧の素子においては、チャネルの抵抗が大きくなるため、その影響を加味する必要があるが、３００Ｖ以上の耐圧をもった素子ではほぼ正しい。すなわち、高耐圧の素子においては、最大電界強度（Ｅｍ）が大きくなることにより、導通時の抵抗Ｒｏｎが急激に低下するのである。このため、シリコンカーバイトを主たる半導体材料として用いたパワーデバイスにおいては、シリコン製のパワーデバイスと比べて抵抗を非常に小さくすることができるので、同じ電流密度を確保する素子としては、素子面積を大幅に小さくすることができる。従って、従来のパワーデバイスと比べて、小型軽量で、さらに低価格のパワーデバイスを実現できることとなる。なお、近似式（１）によると最大電界強度（Ｅｍ）が１桁大きくなると、３桁程度の導通時の抵抗Ｒｏｎの減少が予想されるが、シリコンカーバイト中の電子移動度が小さいため、約２桁程度の減少となる。従って、シリコンカーバイトを用いることにより、素子抵抗をシリコンの場合の１／１０以下とすることができる。
【０００９】
さらに、シリコンカーバイトは、シリコンと比較し、バンドギャップがエネルギー差が２倍以上あるため、耐圧性能などへの温度の影響が非常に小さい。従って、シリコンカーバイトを主たる材料としたパワーデバイスにおいては、従来のパワーデバイスでは必要であった冷却を考慮する必要がない。このため、シリコンカーバイトによるパワーデバイスを用いることにより装置の小型化、低価格化を容易に実現することができる。
【００１０】
【発明が解決しようとする課題】
このように、シリコンカーバイトを用いたパワーデバイスは、従来のシリコンによるパワーデバイスに比べ多くの長所を有しており、将来有望な半導体材料である。しかしながら、シリコンカーバイト中のキャリアの移動度が低いをいう問題がある。特に、正孔の移動度が低く、ｐ領域の抵抗が大きくなる傾向がある。
【００１１】このため、下記するように、電圧阻止能力が低下し、素子破壊に至ることが考えられる。
【００１２】
すなわち、シリコンカーバイトを半導体材料として採用した装置においても、シリコンと同様にドナー、アクセプタを導入することによりｐ型、ｎ型の伝導領域や、ｐｎ接合面を形成している。そして、シリコンカーバイトに対しては、アクセプタとしてＢやＡｌを導入することによりｐ型の拡散領域を形成できることが知られている。しかし、これらのアクセプタレベルが０．２ｅＶとかなり深く、室温においては、導入されたアクセプタの内、熱的に活性化してキャリアを出しているのは数パーセント以下である。さらに、シリコンカーバイト中の正孔の移動度は数１０程度と低い。従って、シリコンと比較すると、同一のアクセプタ濃度では、シリコンカーバイトの方がはるかに抵抗が高くなる。
【００１３】
一方、図７に示すＭＯＳＦＥＴにおいて、ｐ型ベース層８のアクセプタ濃度は、チャネルを形成するＭＯＳ反転層の閾値が一定となるように設計される。通常のシリコンのＭＯＳＦＥＴでは１０１６〜１０１７ｃｍ−３程度に設定されるが、これ以上にアクセプタ濃度を高くすると閾値が増大し容易に駆動できなくなることため、自由にアクセプタ濃度を大きくすることは不可能である。従って、シリコンカーバイトを材料とするＭＯＳＦＥＴにおいては、ｐ型ベースの抵抗値が高くなってしまう。
【００１４】
このように抵抗がベース層は、動特性の悪化をもたらすこととなる。すなわち、素子が導通状態から非導通状態に移行するときは、外部電圧が素子のソース１０・ドレイン１２間に除々に加わることとなる。この電圧は、ｐ型ベース層８とｎ型ベース層１１との間のｐｎ接合に印加され、それぞれの層に空乏層２０、１９が広がる。そして、この空乏層１９、２０は、電圧の上昇と共に広がり、イオン化したドナー１８およびイオン化したアクセプタ１９を残して、この領域に位置したキャリアを排除していく。そして、正孔電流１６はソース電極１０へ、また、電子電流１５はドレイン電極１２側へ流れる。このため、これらのキャリアがｐｎ接合を充電する充電電流としてソース電極１０へも流れ込む。そして、この充電電流によりソース層６、ベース層８およびドレイン層１１により構成されるｐｎｐトランジスタが導通状態となり、大きな電流が素子に流れ、電圧阻止能力を失い素子破壊に至ることとなる。
【００１５】
図８に、このターンオフ時の状態を説明するための等価回路を示してある。図７に示すＭＯＳＦＥＴにおいては、外部電源２１に負荷インダクタンス２４を介してソース層６、ベース層８およびドレイン層１１により構成されるｎｐｎトランジスタ１４が接続された形となっている。そして、このトランジスタ１４のベースとエミッタとの間にはベース層８の抵抗成分２３が、また、ベースとコレクタとの間には、空乏層１９および２０の接合容量２２が接続された形となっている。従って、接合容量２２を充電する充電電流が抵抗成分２３に流れると、この抵抗成分２３の電圧降下により、トランジスタ１４のベース電位が上昇し、トランジスタ１４のコレクタ・エミッタ間が導通状態となるのである。この現象はラッチアップと呼ばれ、素子のターンオフ時に破壊の原因となることがある。
【００１６】
このように、シリコンカーバイトを主たる材料とする半導体装置においては、導通時の抵抗が低く、また、耐熱性も高いなど多くの利点を有しながら、ＭＯＳＦＥＴの閾値を一定に保つなどの条件からターンオフ時の耐圧を高くとることが出来ないという問題がある。
【００１７】
そこで、本発明においては、上記の問題点に鑑みて、シリコンカーバイトを主たる材料として用いる絶縁ゲート型半導体装置のベース層の抵抗を低減することによりターンオフ時の耐圧性能の保持された半導体装置を実現することを目的としている。
【００１８】
【課題を解決するための手段】
上記の課題を解決するために、本発明においては、ベース領域の底部に局部的に濃度の高い接合領域を形成するようにしている。すなわち、シリコンカーバイトを主たる材料とする半導体装置であって、第２導電型半導体基板（５）上に形成した第２導電型の第１のドレイン層（４）と、該第１のドレイン層の主面側に選択的に形成した第１導電型の埋め込み高濃度領域（９）と、前記第１のドレイン層及び前記埋め込み高濃度領域の上に形成し、前記第１のドレイン層の不純物濃度よりも低いエピタキシャル成長により形成された第２導電型の第２のドレイン層（３）と、前記第２のドレイン層の主面にゲート絶縁膜（２）を介して形成したゲート電極（１）と、前記第２のドレイン層内で前記埋め込み高濃度領域に達する深さで形成した第１導電型のベース領域（８）と、前記ベース領域内で主面側に形成した第２導電型のソース領域（６）と、前記ベース領域内で当該ベース領域の不純物濃度よりも高く、前記ソース領域と前記埋め込み高濃度領域とに接続する第１導電型のウェル領域（７）と、前記ソース領域及び前記ウェル領域に導電接触するソース電極（１０）とを有するようにしている。
【００１９】
シリコンカーバイトからなる第２導電型第１のドレイン層の主面側に選択的に第１導電型の高濃度ベース領域を形成する工程と、前記第１のドレイン層および前記高濃度ベース領域の上にシリコンカーバイトからなる第２導電型第２のドレイン層を形成する工程と、前記第２導電型第２のドレイン層内に選択的に第１導電型のベース領域を形成する工程と、前記第１導電型ベース領域内に選択的にその表面からイオン注入により第２導電型のソース領域を形成する工程と、前記ソース領域と前記第２のドレイン層との間の前記ベース領域表面上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ソース領域及び前記高濃度ベース領域に接続する第１導電型の高濃度ウェル領域を形成する工程と、前記ソース領域及び前記高濃度ウェル領域に導電接触するソース電極を形成する工程とを有することが有効である。
【００２０】
【００２１】
【００２２】
【作用】
シリコンカーバイトを主たる材料とする絶縁ゲート型半導体装置において問題となる点は、上述したようにチャネルを形成する閾値を一定に保つため、ベース領域の抵抗を低くすることができないことである。従って、ベース領域底部の不純物濃度の高い埋め込み高濃度領域及び高濃度のウェル領域を形成することにより、チャネルの形成されるベース領域表面の不純物濃度を変えずに寄生バイポーラトランジスタのベースの抵抗の低減を図ることができる。
【００２３】
また、第２のドレイン層の不純物濃度を低下させることにより、ターンオフ時に流れる充電電流の低減が図られ、この充電電流による絶縁ゲート型半導体装置に寄生するトランジスタの導通を抑制することが可能となる。
【００２４】
さらに、ベース領域内部に高濃度のウェル領域を形成することにより、一層ベース領域の抵抗値を下げることが可能であり、ターンオフ時の耐圧性能の向上を図ることができる。
【００２５】
【００２６】
【００２７】
【実施例】
以下に図面を参照して、本発明の実施例を説明する。
【００２８】〔実施例１〕
図１に本実施例に係る絶縁ゲート型半導体装置の構造を示してある。本装置はシリコンカーバイトを主たる半導体材料として構成されており、先ず、ドレイン電極１２が裏面に接続されるｎ＋型の半導体基板５の表面にエピタキシャル成長させたｎ−型の第１のドレイン層４が形成されている。そして、この第１のドレイン層４上にエピタキシャル成長によりｎ−型の第２のドレイン層３が形成されている。この第２のドレイン層３のドナー濃度は、第１のドレイン層４より低くなるように調整されており、さらに、第２のドレイン層の厚さも１μｍ前後とできるだけ薄く形成されている。また、第１のドレイン層４上には、高濃度であるｐ＋型の埋め込み層９が形成されている。そして、この埋め込み層９の上部に、第２のドレイン層３を用いて形成されたｐ型のベース層８が構成されている。このｐ型のベース層８内の表面部分には、ｎ＋型のソース層６が、また、ベース層８の中心部分にはｐ＋型のウェル７が形成されている。そして、ソース層６からウェル７にかけてソース電極１０が接続されており、さらに、ソース層６の端部からベース層８の表面、第２のドレイン層３の表面に亘って、ゲート酸化膜２を介してゲート電極が設置されている。なお、本例のＭＯＳＦＥＴの導通状態は、先に説明した従来のＭＯＳＦＥＴと同様につき説明を省略する。
【００２９】
このような構成の本装置において、ターンオフ時にソース電極１０とドレイン電極１２に電位差が生ずると、ベース層８と第２のドレイン層３とのｐｎ接合部および埋め込み層９と第１のドレイン層４とのｐｎ接合部に空乏層が形成される。そして、主に埋め込み層９と第１のドレイン層４とのｐｎ接合部から充電電流がソース電極１０に向かって流れる。これは、流れる電流の総量が空乏層中のイオン化したドナーまたはアクセプタの総量に等しいためである。電圧Ｖが印加されているときの空乏層中のイオンの総量は以下の式により近似される。
【００３０】
【数３】
2004006940.tif 000005
【００３１】
ここで、ρはイオン密度であり、Ｎはイオンの総量である。つまり、イオン密度が小さいほどイオンの総量も少なく、充電電流も少なくなるのである。本装置においては、ベース層８のアクセプタ濃度は、埋め込み層９に比べて低く、さらに、第２のドレイン層３のドナー濃度は、第１のドレイン層４のドナー濃度に比べて低い。従って、ベース層８と第２のドレイン層３とのｐｎ接合部に広がる空乏層からの充電電流は、埋め込み層９と第１のドレイン層４とのｐｎ接合部に空乏層からの充電電流に比べて非常に小さくなる。
【００３２】
このように、本装置においては、埋め込み層９と第１のドレイン層４とのｐｎ接合部から主に充電電流が流れ、その充電電流の多くが流れる埋め込み層９は高濃度の拡散層であるため、抵抗値は低くなっている。さらに、本装置においては、ベース層８の内部にアクセプタ濃度の高いウェル７が形成されているので、埋め込み層９からの充電電流がソース電極１０に流れる経路全体において抵抗値が低くなるように設計されている。従って、充電電流がベース層を流れることに起因する電圧降下を低減することが可能となり、ソース層１０、ベース層８およびドレイン層３、４により構成される寄生トランジスタを導通状態とするような不具合を避けることができる。従って、本装置においては、ターンオフ時に寄生トランジスタがオンとなり、過剰の電流が流れることによる素子破壊発生を防止することができる。
【００３３】
このように、本装置においては、チャネル形成の閾値には影響を与えずにターンオフ時の電流を抵抗の低い高濃度の拡散層を経由して流すことにより、ベース層における電圧降下を抑制することができる。従って、最大電界強度（Ｅｍ）が大きく、導通時の抵抗Ｒｏｎおよびスイッチング速度ｔｆの大幅な改善が見込まれるシリコンカーバイトを半導体材料として用いながら、問題であったターンオフ時の耐圧性能を向上することが可能となる。
【００３４】
不純物の拡散係数の小さいシリコンカーバイトを用いて本例のような半導体装置を形成するうえで、問題となる点に、高濃度の埋め込み型の拡散層を形成することがある。そして、本例の装置においては、この点を２層のドレイン層、すなわち、第１のドレイン層３および第２のドレイン層４を順次形成することにより、高濃度の埋め込み型の拡散層の形成を容易としている。
【００３５】
図２に、本例の装置を製造する工程の一例を示してある。先ず、図２（ａ）に示すように、ｎ＋型の半導体基板５上にエビタキシャル成長させたｎ−型の第１のドレイン層４に高濃度で低抵抗のｐ＋型層９を部分的に拡散などの方法で形成する。次に、図２（ｂ）に示すように、この第１のドレイン層４上にｎ−型の第２のドレイン層３をエピタキシャル成長により形成する。このように、ドレイン層を２層に分けて形成することにより、深い高濃度の埋め込み層を容易に形成することができる。なお、第２のドレイン層３は、上述したように、なるべく薄い方が良く、本例においては、約１μｍ程度としてある。これは、この層厚が後述するｐ型ベース層８から空乏層が広がる範囲となるため、層厚が少ない程、空乏層領域を限定することが可能であり、充電電流の減少を図ることができるからである。
【００３６】
次に、図２（ｃ）に示すように、上記にて形成したシリコンカーバイト製の半導体基板上にゲート絶縁膜２およびゲート電極１を形成する。そして、図２（ｄ）に示すように、このゲート電極１をマスクとしてｐ型のベース層８およびｎ＋型のソース層６を形成する。さらに、ソース層６およびベース層８に接続されるソース電極１０と、埋め込み層９との間の抵抗を下げるために、ベース層８内部にｐ＋型のウェル領域７を形成する。また、ベース層８と第２のドレイン層３との間に広がる空乏層からの充電電流を低減するために、第２のドレイン層３の不純物濃度を第１のドレイン層４より低下させた方が良いことは、上記にて説明した通りである。
【００３７】
〔参考例〕
図３に本参考例に係る絶縁ゲート型半導体装置の構造を示してある。本装置も実施例１と同様に、シリコンカーバイトを主たる半導体材料として構成されている。また、ドレイン電極１２が裏面に接続されるｎ＋型の半導体基板５の表面にエピタキシャル成長させたｎ−型のドレイン層４が形成されている点も実施例１と同様である。本例の装置において着目すべき点は、このドレイン層４の上に高濃度であるｐ＋型のベース層３０が形成されていることである。さらに、このベース層３０の表面に形成されたｎ＋型のソース層６からドレイン層４に亘って、ｎ型のチャネル形成層３１が形成されていることである。そして、このチャネル形成層３１の上にゲート酸化膜２を介してゲート電極が設置されている。
【００３８】
チャネルが形成される部分を拡大して示した図４に基づき、本装置の動作を説明する。本例の装置は、チャネル形成層３１を用いて、いわゆる接合型電界効果トランジスタ（ＪＦＥＴ）を形成したものである。先ず、ゲート電極４にソース電極１０に対し正または小さな値の負の電位が制御電源２８から印加されている場合は、チャネル形成層３１の表面からベース層３０に向かって形成される空乏層３６の広がりは小さい。従って、ソース層６からの電子は、この空乏層３６と、ベース層３０から広がる空乏層３５との間の経路３７を通ってドレイン層４へ流れる。
【００３９】
ゲート電極４に印加される負の電位を大きくしていくと、空乏層３６はベース層３０に向かって広がって行き電子の通路は狭くなる。そして、ついに、ベース層３０から広がる空乏層３５と接続するピンチオフの状態となると、電子の通路はなくなるので、電子は流れなくなり、本装置はターンオフの状態となる。オフ状態で、ドレイン電極１２とソース電極１０との電位差が大きくなると、ベース層３０から空乏層３５が広がり充電電流が流れ、従来の装置では問題となっている。しかし、本例の装置においては、ベース層３０を高濃度に設定してあるので、充電電流によりベース層３０の電位が高くなることはなく、ソース層６、ベース層３０およびドレイン層４により構成される寄生トランジスタがオンとなることはない。従って、ターンオフ時のラッチアップを防止することができる。
【００４０】
この素子のオン・オフは、上述したように、ｎ型の領域であるチャネル形成層３１に広がる空乏層３６により制御される。従って、本装置のゲート電位の閾値Ｖｔは、チャネル形成層３１の厚さ、ドナー濃度によって決定される。例えば、閾値Ｖｔとして空乏層３６がチャネル形成層３１の厚さだけ広がった値を採用すると、Ｖｔは以下の式で表される。
【００４１】
【数４】
2004006940.tif 000006
【００４２】ここで、ｑは素電荷、Ｎｄはチャネル形成層３１のドナー濃度、Ｗはチャネル形成層３１の厚さ、Ｅｉはゲート絶縁膜２の誘電率、Ｅｓは半導体の誘電率を示す。なお、電界電荷は無視している。この式を用いて、例えば、ｄ＝１０００Å（ＳｉＯ２）、Ｗ＝０．１μｍ、Ｎｄ＝１０１６ｃｍ−３とすると、閾値Ｖｔとして略１．２Ｖという値を得ることができ、シリコンを用いた半導体装置と同様に取り扱うことができることが判る。なお、本装置がオフするに従ってドレイン電極側の電圧が上昇し、ベース層３０からの空乏層３５がさらに広がることから、閾値Ｖｔは上記の値より小さくなる。
【００４３】
図５および６に、本例の装置を製造する工程の一例を示してある。先ず、図５（ａ）に示すように、ｎ＋型の半導体基板５上にエビタキシャル成長させたｎ−型のドレイン層４が形成されたＳｉＣ基板を用いる。そして、このドレイン層４の表面に、フォトレジスト３２によりパターンを形成し、その上からｐ型不純物イオン３３を注入し、高濃度で低抵抗のｐ＋型層３０を形成するためのｐ型不純物を導入する。勿論、このｐ＋型層３０をなるべく低抵抗とするために、その他の方法、例えば、気相拡散あるいはエピタキシャル成長などによって形成しても良い。
【００４４】
次に、図５（ｂ）に示すように、イオン注入で導入した不純物を熱処理により活性化しｐ＋型層３０を形成する。そして、図５（ｃ）に示すように、ｐ＋型層３０が形成された上に、さらにｎ領域３１を一様にエピタキシャル成長により形成する。このｎ領域によりチャネル形成層３１が構成されるが、不純物濃度は１０１５〜１０１８ｃｍ−３程度、厚さは０．１〜数μｍ程度が実現しうる値である。
【００４５】
次に、図６（ａ）に示すように、ゲート絶縁膜２およびゲート電極１を形成して、パターニングを行う。ＳｉＣは熱酸化することによりＳｉＯ２が成長できるので、絶縁膜２としてはこのＳｉＯ２を用いることが望ましい。そして、図６（ｂ）に示すように、ゲート電極１をマスクとして、イオン注入法あるいは気相拡散法などによりｎ＋型のソース層６を形成する。その後、図６（ｃ）に示すように、ソース層６を部分的に掘って、ベース層３０を露出させ、ソース電極との接合が可能なようにしている。勿論、図６（ｂ）に示す工程において、ソース層６の一部に表面からｐ＋型の拡散を形成し、ベース層３０と接合させることによっても、ソース電極とベース層３０を接続することも可能である。このようにして形成された半導体装置に、電極を形成して本例の装置は完成する。
【００４６】
なお、上記実施例１において、半導体基板の裏面にドレイン電極が設置され、表面にソース電極が設置された縦型のパワーデバイスに基づき説明したが、同じ面にドレイン電極およびソース電極が設置される横型のパワーデバイスにおいても、上記実施例と同様の構成により低導通抵抗および高速スイッチングが可能で、ターンオフ時の耐圧性能の高いデバイスを実現することができる。そして、装置の小型化、軽量化など、近年パワーデバイスに要求される種々の性能を備えたものを実現することが可能となる。また、上記の実施例は、ＭＯＳＦＥＴに基づき説明してきたが、本発明に係る技術は、ＩＧＢＴ、ＭＣＴなどのすべての絶縁ゲート型半導体装置に適用可能なものである。
【００４７】
【発明の効果】
以上に説明したように、本発明に係る絶縁ゲート型半導体装置においては、最大電界強度（Ｅｍ）が大きく、導通時の抵抗Ｒｏｎおよびスイッチング速度ｔｆの大幅な改善が見込まれるうえ、耐熱特性の良好なシリコンカーバイトを、半導体材料として採用するうえで問題となっていたターンオフ時の耐圧性能を、埋め込み高濃度領域及び高濃度のウェル領域を形成することにより解決している。さらに、本発明に係る半導体装置においては、拡散係数の低いシリコンカーバイトを材料として用いる際に問題となる深い拡散層を容易に形成可能な構成を採用しており、安価な装置を提供することが可能である。
【００４８】
【００４９】
このように、本発明に係る構成の半導体装置を用いることにより、シリコンカーバイトの特性を活かしたパワーデバイスを実現することが可能となり、高性能で小型、軽量の絶縁ゲート型半導体装置を提供することが可能となる。そして、本発明に係るパワーデバイスを用いることにより、各種装置の小型、軽量、さらに省電力化に寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施例１に係る絶縁ゲート型半導体装置の構成を示す断面図である。
【図２】図１に示す絶縁ゲート型半導体装置の製造過程を示す断面図である。
【図３】本発明の参考例に係る絶縁ゲート型半導体装置の構成を示す断面図である。
【図４】図３に示す絶縁ゲート型半導体装置のチャネル形成層に係る部分を拡大して示す断面図である。
【図５】図３に示す絶縁ゲート型半導体装置の製造過程の前半を示す断面図である。
【図６】図３に示す絶縁ゲート型半導体装置の製造過程の後半を示す断面図である。
【図７】従来の絶縁ゲート型半導体装置の動作を説明するための概略構成図である。
【図８】図７に示す絶縁ゲート型半導体装置の等価回路を示す回路図である。
【符号の説明】１　・・・　ゲート電極２　・・・　ゲート絶縁膜３　・・・　ｎ−型の第２のドレイン層４　・・・　ｎ−型の第１のドレイン層５　・・・　ｎ＋型の半導体基板６　・・・　ｎ＋型のソース層７　・・・　ｐ＋型のウェル領域８　・・・　ｐ型のベース層９　・・・　ｐ＋型の埋め込み層１０・・・　ソース電極１１・・・　ドレイン層１２・・・　ドレイン電極１４・・・　ｎｐｎトランジスタ１５・・・　電子電流１６・・・　正孔電流１７・・・　イオン化したドナー１８・・・　イオン化したアクセプタ１９、２０・・・　空乏層３０・・・　ｐ＋型のベース層３１・・・　ｎ型のチャネル形成層３２・・・フォトレジスト３３・・・　ｐ型不純物イオン３４・・・　ｐ型不純物３５、３６・・・　空乏層３７・・・　電子電流の経路３８・・・　制御電源
【図１】
2004006940.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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