(57)【要約】【課題】現用系のどの部分が不具合でも無瞬断切替えが可能なＡＴＭ二重化装置を得る。【解決手段】複数のインタフェース部と監視制御部と伝送路接続部とを備えて一つを現用系、その他を予備系として切替使用する構成において、各インタフェース部１０は、入力に対してバッファ機能を持ち、シェーピングして物理レイヤ送信部に出力するシェーパ部１２と、このシェーパ出力を後段の伝送路に出力する物理レイヤ送信部１３とを設けて、監視制御部の制御に従うようにし、監視制御部４０は、切替指示により入力を現用系から予備系の一つへ切替てバッファ機能に蓄積指示し、切替前の現用系が最終データを送出すると各インタフェース部からの信号出力の切替を指示し、この出力切替指示から所定時間後に予備系のシェーパ部出力を開始するようにした。【選択図】        図１
2004207849.tif 000002
【特許請求の範囲】
【請求項１】
複数のインタフェース部と監視制御部と伝送路接続部とを備えて一つを現用系、その他を予備系として切替使用する構成において、
各インタフェース部は、入力に対してバッファ機能を持ち、シェーピングして物理レイヤ送信部に出力するシェーパ部と、該シェーパ出力を後段の伝送路に出力する物理レイヤ送信部とを設けて上記監視制御部の制御に従うようにし、
上記監視制御部は、切替指示により入力を現用系から予備系の一つへ切替て上記バッファ機能に蓄積指示し、切替前の現用系が最終データを送出すると各インタフェース部からの信号出力の切替を指示し、該出力切替指示から所定時間後に上記予備系のシェーパ部出力を開始するようにしたことを特徴とするＡＴＭ二重化切替装置。
【請求項２】
切替前の現用系インタフェース部は、信号出力の切替指示により内部の物理レイヤ送信部からの送信を停止し、代わって予備系インタフェース部の物理レイヤ送信部が送信を開始するようにしたことを特徴とする請求項１記載のＡＴＭ二重化切替装置。
【請求項３】
各インタフェース部は、それぞれ独立のバッファを備えて、監視制御部の蓄積と送信指示に従うようにしたことを特徴とする請求項１記載のＡＴＭ二重化切替装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｆｅｒ  Ｍｏｄｅ）セルを伝送する送信インタフェースを二重化して現用系と予備系を切替える装置に関するものである。
【０００２】
【従来の技術】
図８は、従来の無瞬断でデータ切替を行うためのバッファメモリの切替方法及び装置（特許文献１参照）に示されたＡＴＭセルのシェーパ部を二重化するための装置である。図において、入力切替部７０からの出力は、現用系シェーパＦＩＦＯ部１２−１と現用系シェーパ制御部１２−２とのグループと、予備系シェーパＦＩＦＯ部２２−１と予備系シェーパ制御部２２−２とのグループに入り、選択部８０で選択される。
【０００３】
このとき、入力切替部７０は信号線１０ａ上のセル流を信号線１１ａまたは信号線２１ａ上のいずれかに出力する。初期状態では、入力切替部７０は信号線１１ａ上に信号線１０ａ上のセルを出力する。現用系シェーパＦＩＦＯ部１２−１は信号１１ａ上のセルを一旦ＦＩＦＯに入力する。現用系シェーパ制御部１２−２は信号線１２−１ｂにより現用系シェーパＦＩＦＯ部１２−１のキュー長（待ち行列数）をモニタし、セルの出力を制御し信号線１２−１ａ上にセルを出力させることでセルのシェーピングを行う。
現用系シェーパ制御部１２−２は信号線１２−１ａ上のセルを信号線１２ａに出力する。選択部８０では現用系シェーパ制御部１２−２から出力される信号線１２ａ上のセルと予備系シェーパ制御部２２−２から出力される信号線２２ａ上のセルを多重して信号線８０ａ上に出力する。この状態では、現用系シェーパ制御部１２−２からのみセルが出力されるので信号線１２ａ上のセルが信号線８０ａ上に現れる。
【０００４】
切替時の動作、即ち予備系シェーパＦＩＦＯ部２２−１と予備系シェーパ制御部２２−２にセルを流すように切替えを行うときの動作は以下のようになる。
入力切替部７０は信号線２１ａ上に信号線１０ａ上のセルを出力する。予備系シェーパＦＩＦＯ部２２−１はセルを蓄積する。予備系シェーパ制御部２２−２は信号線１２−２ａにより、現用系シェーパＦＩＦＯ部１２−１に蓄積されているセルのキュー長を監視し、セルの蓄積が０になったときから、予備系シェーパＦＩＦＯ部２２−１からセルをシェーピングして信号線２２−１ａ上に出力させ、これを信号線２２ａに出力する。選択部８０では信号線１２ａ上のセルと信号線２２ａ上のセルを多重して信号線８０ａ上に出力しているので、この状態では信号線２２ａ上のセルが信号線８０ａ上に現れる。
【０００５】
一般的にセルを伝送路に送出する場合、セルはＳＴＭ−１（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｎｓｐｏｒｔ  Ｍｏｄｕｌｅ−１）等の物理レイヤのフレームにマッピングされて伝送される。図７にＳＴＭ−１のフレームフォーマットを示す。ＳＴＭ−１は１５５．５２Ｍｂｐｓの伝送速度で信号の伝送を行う。ＳＴＭ−１では１フレームは１バイトを８ビットとし、２７０バイト９行のデータ列で構成され、その内の各行の先頭９バイトはセクションオーバヘッドとポインタとなる。ポインタはＶＣ−４（Ｖｉｒｔｕａｌ  Ｃｏｎｔａｉｎｅｒ−４）の先頭を表す。ＶＣ−４は２６０バイト９行のデータ列で構成され、各行の先頭１バイトがパスオーバヘッド、残りの部分がペイロードとなり、ペイロードにセルをマッピングする。
【０００６】
このように実際にセルを伝送路に送出する場合、物理レイヤのフレームフォーマットにセルをマッピングする物理レイヤ送信部が必要である。図９は図８の構成に対し物理レイヤ送信部を設けた図である。図において物理レイヤ送信部９０は選択部８０から出力される信号８０ａ上のセルを受け取り、セルを物理レイヤのフレームフォーマットにマッピングして伝送路５０の信号３０ａ上に送出する。
なお、この物理レイヤ送信部を複数設けて、切替使用する形態も考えられるが、単純に切替えると、切替時にデータが脱落する等の、不具合が発生する。
【０００７】
【特許文献１】
特開平１１−２８９３３２号公報
【０００８】
【発明が解決しようとする課題】
従来のセル二重化伝送装置は以上のように構成されており、物理レイヤ送信部の切替を考えた二重化までは考慮されていない。即ち単純な切替では、切替時の通信確立の間、データが脱落するという課題がある。
また物理レイヤ送信部を切替えない構成にすると、この部分に不具合がある場合に、切替えができない。
【０００９】
この発明は上記の課題を解決するためになされたもので、現用系のどの部分が不具合でも無瞬断切替えが可能なＡＴＭ二重化装置を得る。
【００１０】
【課題を解決するための手段】
この発明に係るＡＴＭ二重化切替装置は、複数のインタフェース部と監視制御部と伝送路接続部とを備えて一つを現用系、その他を予備系として切替使用する構成において、
各インタフェース部は、入力に対してバッファ機能を持ち、シェーピングして物理レイヤ送信部に出力するシェーパ部と、このシェーパ出力を後段の伝送路に出力する物理レイヤ送信部とを設けて監視制御部の制御に従うようにし、
監視制御部は、切替指示により入力を現用系から予備系の一つへ切替てバッファ機能に蓄積指示し、切替前の現用系が最終データを送出すると各インタフェース部からの信号出力の切替を指示し、この出力切替指示から所定時間後に予備系のシェーパ部出力を開始するようにした。
【００１１】
【発明の実施の形態】
実施の形態１．
以下、物理レイヤを系毎に組み込んだこの発明の実施の形態を図に基いて説明する。
図１はこの発明に係るＡＴＭ二重化切替装置の一実施の形態を示す図である。図において装置は、０系送信インタフェース部１０、１系送信インタフェース部２０、伝送路接続部３０、監視制御部４０で構成される。また伝送路５０、対向装置６０でシステムが構成される。更に０系送信インタフェース部１０はバッファメモリ部１１、シェーパ部１２、物理レイヤ送信部１３で構成される。同様に１系送信インタフェース部２０は、バッファメモリ部２１、シェーパ部２２、物理レイヤ送信部２３で構成される。
【００１２】
尚、従来の技術では現用系シェーパＦＩＦＯ部と現用系シェーパ制御部で現用系のシェーパ動作を実施していたが、本実施の形態では０系送信インタフェース部のシェーパ部１２はシェーパＦＩＦＯ機能とシェーパ制御機能を内蔵しているものとし、このブロックのみでシェーパ動作が可能なものとして説明する。１系送信インタフェース部のシェーパ部２２についても同様である。また従来の技術を説明する図８および図９では、２重化されているシェーパＦＩＦＯ部やシェーパ制御部に対し、現用系、予備系の名称を付与していたが、本実施の形態では、送信インタフェース部に対し０系、１系の名称を付与し、セルを転送している送信インタフェース部を現用系、セルを転送していない送信インタフェース部を予備系として説明する。また伝送路はＳＴＭ−１の光インタフェースとして説明する。
【００１３】
シェーピングとは、セルの出力間隔を極力等間隔にする動作のことである。ＡＴＭでは、セルをバースト的に送出するとＡＴＭスイッチにて廃棄が起こるため、サービスの種類によりセルをシェーピングする規定が設けられている。
【００１４】
０系送信インタフェース部１０が現用系で、１系送信インタフェース部２０が予備系であるとして動作を説明する。この場合、監視制御部４０は、０系送信インタフェース部１０のバッファメモリ部１１に対しては信号線１０ａ上のセルを入力し、セルを信号線１１ａ上に出力するように信号線４０ａ経由で制御する。また、１系送信インタフェース部２０のバッファメモリ部２１に対しては信号線１０ａ上のセルの入力を停止するように信号線４０ｂ経由で制御する。１系送信インタフェース部２０のバッファメモリ部２１はセルは入力はしないが、信号線２１ａ上にセルを出力するので、いずれ内部のセルは無くなる。
【００１５】
０系送信インタフェース部１０のシェーパ部１２は信号線１１ａ上のセルをシェーピングして信号線１２ａ上に出力する。監視制御部４０は０系送信インタフェース部１０の物理レイヤ送信部１３に対しセルをＳＴＭ−１フレームにマッピングして、電気・光変換して信号線１３ａに出力するように制御する。１系送信インタフェース部２０のシェーパ部２２は信号線２１ａにセルが無くなるまでシェーピング動作を行うが、バッファメモリ部２１には、いずれセルが無くなるのでいずれセルを出力しなくなる。また監視制御部４０は信号線４０ｂにより１系送信インタフェース部２０の物理レイヤ送信部２３に対し光信号を出力しないように制御する。
【００１６】
伝送路接続部３０として例えばスターカプラを用い、信号線１３ａと信号線２３ａからの信号が光レベルで多重されて伝送路５０上に信号３０ａとして出力されるようにする。この状態では信号線１３ａには光信号があり、信号線２３ａには光信号がないので、信号３０ａには信号線１３ａ上と同じ信号が出力される。この信号は対向装置６０で受信される。
以上のように０系送信インタフェース部１０が現用系で、１系送信インタフェース部２０が予備系の場合、信号線１０ａ上のセル流は０系送信インタフェース部１０を経由して伝送路５０に出力され、対向装置６０で受信される。
【００１７】
次に、０系送信インタフェース部１０が現用系で、１系送信インタフェース部２０が予備系の状態であるとき、０系送信インタフェース部１０を予備系に、１系送信インタフェース部２０を現用系にするように切替を行う動作を説明する。
図２は図１の動作を説明する動作説明図である。図２では有効なセルＡ、セルＢ、セルＣ、セルＤのみ記載しており、アイドルセルや図７におけるセクションオーバヘッドやパスオーバヘッドは記載していない。
【００１８】
監視制御部４０は、信号線４０ａにより０系送信インタフェース部１０のバッファメモリ部１１に対しセルの入力を止めると同時に、信号線４０ｂにより１系送信インタフェース部２０のバッファメモリ部２１に対し、セルの入力を開始し、かつセルの出力を止める。この場合、１系送信インタフェース部２０のバッファメモリ部２１には、０系送信インタフェース部１０のバッファメモリ部１１に入力されなかったセルが蓄積し始めることになる。監視制御部４０は、この時点では０系送信インタフェース部１０の物理レイヤ送信部１３の光出力は出力状態のままとし、１系送信インタフェース部２０の物理レイヤ送信部２３の光出力は止めておく状態のままとする。
【００１９】
図２では、時刻の経過を左から右に時刻が移るとしており、この動作の開始時刻を切替時刻１として記載している。この切替がセルＡ、セルＢが信号線１０ａ上に現れた後で、セルＣとセルＤは未だ現れていないときに起こるとして説明している。この場合、セルＡ、セルＢは０系送信インタフェース部１０のバッファメモリ部１１に入力され、信号線１１ａ上に出力され、シェーパ部１２でシェーピングされて信号線１２ａに出力され、物理レイヤ送信部１３はセルＡ、セルＢを信号線１３ａ上に出力する。そしてやがて伝送路接続部３０を経由して伝送路５０上の信号である信号３０ａ上にセルＡ、セルＢが現れる。
一方セルＣ、セルＤに関しては、１系送信インタフェース部２０のバッファメモリ部２１に蓄積された状態になる。
【００２０】
つぎに監視制御部４０は、０系送信インタフェース部１０のバッファメモリ部１１、シェーパ部１２に蓄積されているセルがなくなり、物理レイヤ送信部１３でセルがＳＴＭ−１にマッピングされ、伝送路接続部３０を通過して伝送路５０上に現れる時間を待って０系送信インタフェース部１０の物理レイヤ送信部１３の光出力を止め、１系送信インタフェース部２０の物理レイヤ送信部２３の光出力を開始する。
【００２１】
物理レイヤ送信部１３でセルがＳＴＭ―１にマッピングされる時間は、物理レイヤ送信部１３がセルをＳＴＭ−１にマッピングするために持っているバッファメモリ数に依存するが、一般的には数セルのバッファメモリしかない。ＳＴＭ−１では１セル時間は凡そ２．８μｓなので、物理レイヤ送信部１３がセルをマッピングするために要する時間は、数μｓから数十μｓの時間である。またセルが伝送路接続部３０を経由する時間は上記の時間に比べ非常に早いため、時間としては数μｓから数十μｓの時間に含まれる。
【００２２】
図２では０系送信インタフェース部１０の物理レイヤ送信部１３の光出力が止まり、１系送信インタフェース部の物理レイヤ送信部２３の光出力を開始する時刻を切替時刻２としている。このとき１系送信インタフェース部２０の物理レイヤ送信部２３の入力信号となる信号２２ａにはセルが存在していないが、物理レイヤ送信部２３はアイドルセルをＳＴＭ−１上にマッピングして出力する。
【００２３】
光信号を出力している送信インタフェースが切り替わる場合、新たに送信する光信号は安定するまでに時間がかかり、また対向装置６０でも光信号を電気信号に正しく変換するまでに時間が必要である。また対向装置６０で光信号を電気信号に正しく変換できるようになった後もフレーム同期、ポインタの回復、セル同期を再度行う必要があり、これらの過程を経ないと正常にセルの受信ができない。したがってこの期間にセルを出力してもそのセルは対向装置で受信できないので、監視制御部４０は信号４０ｂにより１系送信インタフェース部２０のバッファメモリ部２１に対し、対向装置でセル受信が復帰していると推定できるまでは、セルを出力しないで蓄積しておくようにする。
【００２４】
対向装置のセル受信復帰時間は以下のように推定できる。
（１）出力する光信号が安定する時間と受信側で正しく光・電気変換できるようになるまでの時間は、送信側と受信側の光モジュールの性能に依存するが、現在の光モジュールの技術では両方あわせ１ｍｓ程度で可能である。
（２）フレーム同期時間はＳＴＭ−１の場合、国際標準で決まっており、２フレームである。１フレームは１２５μｓなので、フレーム同期時間は２５０μｓとなる。
（３）ポインタ回復時間は、ＳＴＭ−１の場合、国際標準で決まっており、３フレームである。したがってポインタ回復時間は３７５μｓである。
（４）セル同期時間は国際標準で決まっており、７セルである。１セルはおおよそ２．８μｓである。したがってセル同期時間は１９．６μｓである。
上記を合計すると１．６４４６ｍｓ程度となる。ただし実際にこの値を決めるときは、対向装置を含めてシステム的に性能を検討し、マージンを取って決定する。
尚、この対向装置のセル受信復帰時間の間は信号１０ａ上のセルは、１系送信インタフェース部２０のバッファメモリ部２１に蓄積されるので、バッファメモリ部の容量は、この時間に入力されるセル数を計算して決定すれば良い。
【００２５】
図２において対向装置６０のセル受信復帰時間が終了すると、監視制御部４０は１系送信インタフェース部２０のバッファメモリ部２１に対し信号線２１ａ上にセルを出力するように制御する。図２ではこの動作の開始時刻を切替時刻３としており、この時刻から信号線２１ａ上にセルＣ、セルＤが出力される。セルＣ、セルＤは１系送信インタフェース部２０のシェーパ部２２でシェーピングされ信号線２２ａ上に出力され、物理レイヤ送信部２３でＳＴＭ−１にマッピングされて信号線２３ａ上に出力され、伝送路接続部３０を経由して伝送路５０上に現れる。
【００２６】
伝送路５０上の信号である信号３０ａ上にはセルＡ、セルＢ、セルＣ、セルＤが紛失することなく、また順序逆転もおきずに現れており、また対向装置６０がセル受信を復帰するまでの時間はセルが現れないため、対向装置６０では無瞬断でセルを受信することができる。即ち０系送信インタフェース部１０を予備系に、１系送信インタフェース部２０を現用系にするように切替を行った場合、対向装置６０に向けて無瞬断でセルを送信することができる。
また逆の場合、つまり０系送信インタフェース部１０が予備系で、１系送信インタフェース部２０が現用系のとき、０系送信インタフェース部１０を現用系に、１系送信インタフェース部２０を予備系にする切替を行った場合も、上記と同様な切替で動作をすれば、無瞬断でセルを送信することができる。
【００２７】
以上のようにこの発明によれば、現用系、予備系を切替えるときは、監視制御部は現用系の送信インタフェース部に対しバッファメモリ部の入力を止めると同時に、予備系の送信インタフェース部に対しバッファメモリ部の入力を開始し、また出力を停止し、現用系の送信インタフェース部に蓄積されていたセルが全て伝送路に出力された後、現用系の物理レイヤ送信部の出力を停止する。そして予備系の送信インタフェース部に対し物理レイヤ送信部の出力を開始し、その後、伝送路に接続される対向装置にて、セル受信が可能になるまでの時間を待って、予備系の送信インタフェース部に対しバッファメモリ部の出力を開始する。こうして、現用系、予備系の送信インタフェース部を切替るときに、対向装置でセルを無瞬断で受信できるＡＴＭ２重化切替装置が得られる。即ちサービスを中断することなくセルを転送する系を切替えできるので、セルを転送していない系に対しバージョンアップやメンテナンスが可能となるため、システム運用上の効果は大きい。
【００２８】
本実施の形態における他の構成装置を図３に基いて説明する。
即ち監視制御部は、図１の構成では０系送信インタフェース部１０の物理レイヤ送信部１３と１系送信インタフェース部２０の物理レイヤ送信部２３の出力を制御していたが、図３の構成では、物理レイヤ送信部１３Ｂおよび物理レイヤ送信部２３Ｂの出力は常に出力状態にしておき、監視制御部４０Ｂは出力を制御しない。また伝送路接続部３０Ｂは光スターカプラではなく、図３の構成では光スイッチを想定し、監視制御部４０Ｂが出力する信号４０ｃにより、信号線１３ａまたは信号線２３ａのどちらかの信号を選択して伝送路５０上の信号３０ａとして出力する。
【００２９】
図の構成では、上記で説明した物理レイヤ部への制御と、伝送路接続部への切替選択制御以外は、監視制御部４０Ｂが各系送信インタフェース部のバッファメモリ部、シェーパ部に対して行う制御および、各系のバッファメモリ、シェーパ部の動作は図１のそれと同様であり、説明を省略する。
【００３０】
０系送信インタフェース部１０が現用系で、１系送信インタフェース部２０が予備系の場合、図３の接続と上記説明した機能による、切替動作は以下の通りとなる。
先ず、物理レイヤ送信部１３と物理レイヤ送信部２３の出力は常に出力状態であり、監視制御部４０Ｂは、伝送路接続部３０Ｂに対して、物理レイヤ送信部１３が出力する信号１３ａを選択して伝送路５０上の信号３０ａとして出力するように制御している。
【００３１】
切替時には、０系送信インタフェース部１０Ｂを予備系に、１系送信インタフェース部２０Ｂを現用系にするため、監視制御部４０Ｂは切替時刻１においてバッファメモリ部１１の入力を止め、同時にバッファメモリ部２１にセル入力の開始と蓄積を指示する。その後監視制御部４０Ｂは、伝送路接続部３０Ｂに対して、切替時刻２において、物理レイヤ送信部２３Ｂが出力する信号線２３ａ上の信号を選択して伝送路５０上の信号３０ａとして出力するように制御する。
しかしこの場合、蓄積は継続してアイドルセルを送出し、切替時刻３になってバッファメモリ中のセル出力を開始する。
【００３２】
このように制御しても、０系送信インタフェース部１０Ｂと、１系送信インタフェース部２０Ｂと、伝送路接続部３０Ｂとを組合せた切替動作は、図１の装置の動作と等価になるため、対向装置６０に向けて無瞬断でセルを送信することができる。
【００３３】
本他の実施の形態における更に他の構成要素を図４に基いて説明する。
即ち図１の構成では、現用と予備系の切替時に、対向装置でセル受信が可能となるまでの時間すなわち、対向装置セル受信復帰時間の間は、予備系側のバッファメモリ部にセルを蓄積していたが、図４の構成では、シェーパ部にセルを蓄積する。
【００３４】
シェーパ部は、ＶＰ（Ｖｉｒｔｕａｌ  Ｐａｔｈ）あるいは、ＶＣ（Ｖｉｒｔｕａｌ  Ｃｈａｎｎｅｌ）毎にシェーピングを行うため、ＶＰあるいはＶＣ毎にメモリを持つのが一般的である。したがってシェーパ部で対向装置セル受信復帰時間の間、セルを蓄積するためには、セル流のトラヒックを考え、使用するＶＰあるいはＶＣ全てに対し、シェーパ部に内蔵しているメモリがオーバフローしないようなメモリ容量を確保するすることで、シェーパ部のメモリを利用して二重化切替を行うことができる。
【００３５】
０系送信インタフェース部１０Ｃが現用系で、１系送信インタフェース部２０Ｃが予備系であるとして切替時の動作を説明する。
なお、現用、予備系の通常時の動作、つまり一方の系のみによる動作は、図１のそれと同様なので記述を省略する。
図５は図４の動作を説明する動作説明図である。図５では図２と同様に、有効なセルＡ、セルＢ、セルＣ、セルＤのみ記載している。
【００３６】
監視制御部４０は、切替時刻１において、信号４０ａにより０系送信インタフェース部１０Ｃのシェーパ部１２Ｃに対しセルの入力を止めると同時に、信号４０ｂにより１系送信インタフェース部２０Ｃのシェーパ部２２Ｃに対し、セルの入力を開始し、かつセルの出力を止める。この場合、１系送信インタフェース部２０Ｃのシェーパ部２２Ｃには、０系送信インタフェース部１０Ｃのシェーパ部１２Ｃに入力されなかったセルが蓄積し始めることになる。監視制御部４０は、この時点では０系送信インタフェース部１０Ｃの物理レイヤ送信部１３の光出力は出力状態のままとし、１系送信インタフェース部２０Ｃの物理レイヤ送信部２３の光出力を止めておく状態のままとする。
【００３７】
図５では、時刻の経過は図２と同様で、またこの動作の開始時刻を切替時刻１として記載しており、セルＡ、セルＢのみが信号線１０ａ上に現れた後に起こるとして説明している。この場合、セルＡ、セルＢは０系送信インタフェース部１０Ｃのシェーパ部１２Ｃに入力され、シェーピングされて信号１２ａに出力され、物理レイヤ送信部１３はセルＡ、セルＢを信号１３ａ上に出力する。従って伝送路接続部３０を経由して伝送路５０上にはセルＡ、セルＢが現れる。セルＣ、セルＤに関しては、１系送信インタフェース部２０Ｃのシェーパ部２２Ｃに蓄積された状態になる。
【００３８】
つぎに監視制御部４０は、０系送信インタフェース部１０Ｃのシェーパ部１２Ｃに蓄積されているセルがなくなり、物理レイヤ送信部１３でセルがＳＴＭ−１にマッピングされ、伝送路５０上に現れる時間を待って０系送信インタフェース部１０Ｃの物理レイヤ送信部１３の光出力を止め、１系送信インタフェース部２０Ｃの物理レイヤ送信部２３の光出力を開始する。物理レイヤ送信部１３でセルがＳＴＭ−１にマッピングされ、伝送路５０上に現れる時間に関しては、図１の装置における説明と同様である。
【００３９】
図５では０系送信インタフェース部１０Ｃの物理レイヤ送信部１３の光出力が止まり、１系送信インタフェース部２０Ｃの物理レイヤ送信部２３の光出力を開始する時点を切替時刻２としている。このとき１系送信インタフェース部２０の物理レイヤ送信部２３はアイドルセルをＳＴＭ−１上にマッピングして出力する。
【００４０】
図５において、図１の装置による動作で説明した対向装置６０のセル受信復帰時間が終了すると、監視制御部４０は１系送信インタフェース部２０Ｃのシェーパ部２２Ｃに対し信号線２２ａ上にセルを出力するように制御する。図５ではこの動作の開始時刻を切替時刻３としており、この時刻から信号線２２ａ上にセルＣ、セルＤが出力される。セルＣ、セルＤは１系送信インタフェース部２０Ｃの物理レイヤ送信部２３でＳＴＭ−１にマッピングされて、伝送路５０上に現れる。
【００４１】
このようにしても、伝送路５０上の信号はセルがなく、また順序逆転もおきず、また対向装置６０がセル受信を復帰するまでの時間はセルが現れないため、対向装置６０に向けて無瞬断でセルを送信できる。また、０系と１系で現用、予備系を逆に切替える動作も図１で説明したそれと同様である。
【００４２】
本実施の形態における更に他の構成装置を図６に基いて説明する。即ち図４と図３の要素を組合わせた構成である。
図において、監視制御部４０Ｂは、図３のそれと同様に、物理レイヤ送信部１３Ｂおよび物理レイヤ送信部２３Ｂの出力は常に出力状態にしておき、監視制御部４０Ｂは出力を制御しない。また伝送路接続部３０Ｂは、図３のそれと同様に、光スイッチを想定し、監視制御部４０Ｂが出力する信号４０ｃにより、信号線１３ａまたは信号線２３ａのどちらかを選択して伝送路５０上に出力する。
【００４３】
この構成によれば、監視制御部４０Ｂが０系送信インタフェース部１０Ｄのシェーパ部１２Ｃに対して行う制御および、１系送信インタフェース部２０Ｄのシェーパ部２２Ｃに対して行う制御と、各要素の動作は、図４のそれと同様であり、切替時以外の動作説明を省略する。
【００４４】
０系送信インタフェース部１０が現用系で、１系送信インタフェース部２０が予備系であるときの切替動作を説明する。
先ず、１系送信インタフェース部２０Ｄを現用系にするため、監視制御部４０Ｂは切替時刻１においてシェーパ部１２Ｃの入力を止め、同時にシェーパ部２２Ｃにセル入力開始と蓄積を指示する。その後、監視制御部は、切替時刻２になると伝送路接続部３０に対して、物理レイヤ送信部２３Ｂが出力する信号を選択してアイドルセルを伝送路５０上に出力するように制御する。更に切替時刻３になると、蓄積していたセルの送出開始を指示する。このようにしても、対向装置６０に向けて無瞬断でセルを送信することができる。
【００４５】
【発明の効果】
以上のようにこの発明によれば、物理レイヤ送信部までを二重化したので、現用系のどの部分が不具合でも無瞬断切替えができる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１におけるＡＴＭセル二重化切替装置の構成を示す図である。
【図２】実施の形態１における装置の各部の動作タイミングを示す図である。
【図３】実施の形態１における他のＡＴＭセル二重化切替装置の構成を示す図である。
【図４】実施の形態１における他のＡＴＭセル二重化切替装置の構成を示す図である。
【図５】実施の形態１における他の装置の各部動作タイミングを示す図である。
【図６】実施の形態１における他のＡＴＭセル二重化切替装置の構成を示す図である。
【図７】物理レイヤのフレームフォーマットを示す図である。
【図８】従来のバッファメモリ切替装置の構成を示す図である。
【図９】従来のバッファメモリ切替装置に物理レイヤ送信部を加えた場合の構成図である。
【符号の説明】
１０，１０Ｂ，１０Ｃ，１０Ｄ  ０系送信インタフェース部、１１  バッファメモリ部、１２，１２Ｃ  シェーパ部、１３，１３Ｂ  物理レイヤ送信部、２０，２０Ｂ，２０Ｃ，２０Ｄ  １系送信インタフェース部、２１  バッファメモリ部、２２，２２Ｃ  シェーパ部、２３，２３Ｂ  物理レイヤ送信部、３０，３０Ｂ  伝送路接続部、４０，４０Ｂ  監視制御部、５０  伝送路、６０  対向装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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