(57)【要約】【課題】一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約をなくすことによりメモリセルのセルサイズを縮小する。【解決手段】開示される半導体記憶装置は、第１のメモリセル選択用トランジスタＴ１、第１及び第２の比較用トランジスタＴ３、Ｔ４及び第１のキャパシタＣ１により構成される第１のセルユニットＵ１０と、第２のメモリセル選択用トランジスタＴ２、第３及び第４の比較用トランジスタＴ５、Ｔ６及び第２のキャパシタＣ２により構成される第２のセルユニットＵ２０とが境界線Ｉ−Ｉの両側に隣接して配置されて１つのメモリセルＭＣが構成され、第１の比較ラインＣＭＰ−により制御されるＴ４がマッチラインＭＬに接続され、第２の比較ラインＣＭＰ＋により制御されるＴ６がグランドラインＧＬに接続される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
グランドラインとマッチラインとの間にそれぞれ直列に接続されるように２組の一対の比較用トランジスタが配置されて成る半導体記憶装置であって、
前記２組の一対の比較用トランジスタが非対称に配置されることを特徴とする半導体記憶装置
【請求項２】
グランドラインとマッチラインとの間にそれぞれ直列に接続されるように、第１及び第２の比較用トランジスタから成る一対のトランジスタと、第３及び第４の比較用トランジスタから成る一対のトランジスタとが配置されて成る半導体記憶装置であって、
前記第１及び前記第４の比較用トランジスタが前記グランドラインに接続される一方、前記第２及び前記第３の比較用トランジスタが前記マッチラインに接続されることを特徴とする半導体記憶装置。
【請求項３】
前記第２及び前記第４の比較用トランジスタがそれぞれ第１及び第２の比較ラインにより制御されることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１及び第３の比較用トランジスタに、それぞれ第１及び第２のキャパシタが接続されることを特徴とする請求項２又は３記載の半導体記憶装置。
【請求項５】
ワードラインにより制御される第１及び第２のメモリセル選択用トランジスタが配置され、前記第１及び前記第２のメモリセル選択用トランジスタの一端がそれぞれ第１及び第２のビットラインに接続される一方、前記第１及び前記第２のメモリセル選択用トランジスタの他端がそれぞれ前記第１及び前記第３の比較用トランジスタに接続されることを特徴とする請求項２、３又は４記載の半導体記憶装置。
【請求項６】
第１のメモリセル選択用トランジスタ、第１及び第２の比較用トランジスタ及び第１のキャパシタにより構成される第１のセルユニットと、第２のメモリセル選択用トランジスタ、第３及び第４の比較用トランジスタ及び第２のキャパシタにより構成される第２のセルユニットとが境界線の両側に隣接して配置されて１つのメモリセルが集積される半導体記憶装置であって、
前記第１及び前記第２のセルユニットが、前記境界線の両側に非対称に配置されることを特徴とする半導体記憶装置。
【請求項７】
第１のメモリセル選択用トランジスタ、第１及び第２の比較用トランジスタ及び第１のキャパシタにより構成される第１のセルユニットと、第２のメモリセル選択用トランジスタ、第３及び第４の比較用トランジスタ及び第２のキャパシタにより構成される第２のセルユニットとが境界線の両側に隣接して配置されて１つのメモリセルが集積される半導体記憶装置であって、
前記第１及び前記第２のセルユニットが、前記境界線の両側に対称的に配置されることを特徴とする半導体記憶装置。
【請求項８】
前記第１のメモリセル選択用トランジスタの一領域と前記第１のキャパシタの下部電極とを接続する第１のコンタクトと、前記下部電極と前記第１の比較用トランジスタとを接続する第２のコンタクトとの間に配置された第１のビットラインと、
前記第２のメモリセル選択用トランジスタの一領域と前記第２のキャパシタの下部電極とを接続する第３のコンタクトと、前記第２のキャパシタの前記下部電極と前記第３の比較用トランジスタとを接続する第４のコンタクトとの間に配置された第２のビットラインとが、
それぞれ前記第１及び前記第２のキャパシタの直下位置を通過するように配置されていることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記第１のメモリセル選択用トランジスタの一領域と前記第１のキャパシタの下部電極とを接続する第１のコンタクトと、前記下部電極と前記第１の比較用トランジスタとを接続する第２のコンタクトとの間に配置された第１のビットラインと、
前記第２のメモリセル選択用トランジスタの一領域と前記第２のキャパシタの下部電極とを接続する第３のコンタクトと、前記第２のキャパシタの前記下部電極と前記第３の比較用トランジスタとを接続する第４のコンタクトとの間に配置された第２のビットラインとが、
それぞれ前記第１及び前記第２のキャパシタの直下位置を通過するように配置されていることを特徴とする請求項６記載の半導体記憶装置。
【請求項１０】
前記第１及び前記第２のキャパシタの下部電極がそれぞれ前記第２及び前記第４のコンタクトで直接に前記第１及び前記第３の比較用トランジスタに接続されていることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記第１及び前記第２のキャパシタの下部電極がそれぞれ前記第２及び前記第４のコンタクトで直接に前記第１及び前記第３の比較用トランジスタに接続されていることを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
前記第１及び前記第２のキャパシタの容量絶縁膜が一部に切欠部を有する平面形状に形成され、前記切欠部は、前記第１及び前記第２のビットラインの直上位置に、前記第１及び前記第２のビットラインの延伸方向に沿って配置されていることを特徴とする請求項９、１０又は１１記載の半導体記憶装置。
【請求項１３】
前記第１及び前記第２のビットラインがそれぞれ第１の方向に配置され、前記第１乃至前記第４のコンタクトは前記第１の方向に略直交する第２の方向に沿って配置され、前記第１及び前記第２のキャパシタの前記容量絶縁膜の前記切欠部はそれぞれ前記第１及び前記第２のコンタクトに挟まれた位置、前記第３及び前記第４のコンタクトに挟まれた位置であって、前記第１の方向に伸びていることを特徴とする請求項１２記載の半導体記憶装置。
【請求項１４】
前記第１乃至第４の比較用トランジスタは、前記第１のキャパシタに保持された第１のデータと前記第２の比較ラインに入力された第２の比較データとの間、あるいは前記第２のキャパシタに保持された第２のデータと前記第１の比較ラインに入力された前記第１の比較データとの間に不一致が検出された場合に、前記マッチラインと前記グランドラインとを接続することを特徴とする請求項２乃至６のいずれか１に記載の半導体記憶装置。
【請求項１５】
複数のデータの保持と読み出しとが可能な半導体記憶装置であって、
第１のデータを保持する第１のキャパシタと、前記第１のデータとは独立した第２のデータを保持する第２のキャパシタと、前記第１のキャパシタに接続された第１の回路と、第１の比較データが入力される第１の比較ラインに接続され前記第１の回路と直列に接続された第２の回路と、前記第２のキャパシタに接続された第３の回路と、第２の比較データが入力される第２の比較ラインに接続され、前記第３の回路と直列に接続される第４の回路とを有し、前記第１の回路と前記第４の回路はグランドラインに接続される一方、前記第２の回路と前記第３の回路はマッチラインに接続されることを特徴とする半導体記憶装置。
【請求項１６】
前記第１乃至第４の回路は、前記第１のキャパシタに保持された前記第１のデータと前記第２の比較ラインに入力された前記第２の比較データとの間、あるいは前記第２のキャパシタに保持された前記第２のデータと前記第１の比較ラインに入力された前記第１の比較データとの間に不一致が検出された場合に、前記マッチラインと前記グランドラインとを接続することを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】
前記第１の比較データと前記第２の比較データとは相補関係にあることを特徴とする請求項１４、１５又は１６記載の半導体記憶装置。
【請求項１８】
混載ＤＲＡＭにより構成されることを特徴とする請求項１乃至１７のいずれか１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に係り、詳しくは、検索すべき比較データを入力することにより比較データと同一データの記憶の有無を検索することができる検索機能を備える半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置は、メモリデバイス（半導体記憶装置）とロジックデバイスとに大別されるが、最近の半導体製造技術の進歩につれて、特に前者における発展がめざましい。また、メモリデバイスは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とに分類されるが、これらのメモリデバイスはほとんどが、集積度の点で優れているＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタによって構成されている。また、特にＤＲＡＭはＳＲＡＭに比較して、１つのメモリセルを構成するＭＯＳ型トランジスタの数を少なくできるので、メモリセルのサイズを縮小できる利点がある。さらに、最近では、上述のＤＲＡＭとロジックデバイスとを同一チップ内に一体に形成するようにした混載ＤＲＡＭが普及してきている。
【０００３】
ＤＲＡＭは、スイッチング動作を行うＭＯＳ型トランジスタから成る１つのメモリセル選択用トランジスタと、このメモリセル選択用トランジスタに接続された１つのキャパシタとにより１つのメモリセルを構成して、キャパシタの電荷の有無に応じて、「１」あるいは「０」の１ビットで表される２値の情報を記憶する。そして、複数のメモリセルを集積することにより、所望の容量を有するＤＲＡＭが構成される。このようなＤＲＡＭにおいて情報の書き込み（保持）あるいは読み出しを行うには、予めアドレスを指定した上で、この指定したアドレスのメモリセルに情報の書き込みあるいは読み出しが行われる。
【０００４】
ところで、上述したようなＲＡＭ機能を備えるだけでなく、検索すべき比較データを入力することによりこの比較データと同一データの記憶の有無を検索することができる検索機能を備えるようにしたＣＡＭ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ：連想メモリ）と称される半導体記憶装置が知られている。このＣＡＭは、上述の検索機能を利用することにより例えばネットワーク上において必要な情報を瞬時に検索するような用途に用いられて、従来行われているようなシーケンシャルに検索する方式に比べて検索時間を大幅に短縮することができる。
【０００５】
ＣＡＭは、上述したようなＤＲＡＭあるいはＳＲＡＭのいずれによっても構成できるが、前述したようにメモリセルのサイズを縮小できるという利点を有するＤＲＡＭにより構成することが有利となる。このようなＤＲＡＭにより構成されたＣＡＭが開示されている（例えば、特許文献１参照。）。同ＣＡＭは、図１５に示すように、ワードライン（Ｗｏｒｄ  Ｌｉｎｅ）ＷＬにより制御される第１及び第２のメモリセル選択用トランジスタＴ１、Ｔ２から成る一対のトランジスタと、グランドライン（Ｇｒｏｕｎｄ  Ｌｉｎｅ：放電線）ＧＬとマッチライン（Ｍａｔｃｈ  Ｌｉｎｅ：一致線）ＭＬとの間にそれぞれ直列に接続された、第１及び第２の比較（Ｃｏｍｐａｒｅ）用トランジスタＴ３、Ｔ４から成る一対のトランジスタと、第３及び第４の比較用トランジスタＴ５、Ｔ６から成る一対のトランジスタと、メモリセル選択用トランジスタＴ１、Ｔ２の一端と第１及び第３の比較用トランジスタＴ３、Ｔ５のゲートとの接点と上部電極との間にそれぞれ接続された第１及び第２のキャパシタＣ１、Ｃ２から成る一対のキャパシタとにより１つのメモリセルＭＣが構成される。メモリセル選択用トランジスタＴ１、Ｔ２の他端はそれぞれ第１のビットライン（Ｂｉｔ  Ｌｉｎｅ）ＢＬ＋及び第２のビットラインＢＬ−に接続され、第２及び第４の比較用トランジスタＴ４、Ｔ６はそれぞれ第１の比較ライン（Ｃｏｍｐａｒｅ  Ｌｉｎｅ）ＣＭＰ−及び第２の比較ラインＣＭＰ＋により制御されるような回路構成を有している。
すなわち、第１のメモリセル選択用トランジスタＴ１、第１及び第２の比較用トランジスタＴ３、Ｔ４及び第１のキャパシタＣ１により構成される第１のセルユニットＵ１と、第２のメモリセル選択用トランジスタＴ２、第３及び第４の比較用トランジスタＴ５、Ｔ６及び第２のキャパシタＣ２により構成される第２のセルユニットＵ２とが対称的に構成されている。また、各セルユニットＵ１、Ｕ２のキャパシタＣ１、Ｃ２にそれぞれ接続されたトランジスタＴ３、Ｔ５が共にグランドラインＧＬに接続され、第１及び第２の比較ラインＣＭＰ−、ＣＭＰ＋によりそれぞれ制御されるトランジスタＴ４、Ｔ６が共にマッチラインＭＬに接続されている。ここで、それぞれのトランジスタＴ１〜Ｔ６は、前述したように集積度の点で優れているＭＯＳ型トランジスタによって構成されている。
【０００６】
図１５の回路構成を有するＣＡＭは、〈表１〉に示したような論理値を有する。予め、プリチャージ源ＰＣによりマッチラインＭＬをプリチャージした状態で、第１及び第２の比較ラインＣＭＰ−、ＣＭＰ＋に入力した比較データと、予め一対のキャパシタＣ１、Ｃ２に記憶されているデータとの比較結果に応じて、前述したように検索すべき必要な情報の検索が行われる。
【０００７】
【表１】
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【０００８】
〈表１〉の論理値表において、状態１、２では、第１及び第２のビットラインＢＬ＋、ＢＬ−のいずれも「０」になっているのでキャパシタＣ１、Ｃ２にはいずれも電荷が蓄積されないため、第１及び第３の比較用トランジスタＴ３、Ｔ５がオフする。これにより、第１及び第２の比較ラインＣＭＰ−、ＣＭＰ＋に入力される比較データの内容に関係なく、マッチラインＭＬはプリチャージ状態（Ｎｏ−Ｃｏｎｎｅｃｔｉｏｎ：ＮＣ状態）を保って、検索の結果として、常に一致状態（Ａｌｗａｙｓ  Ｍａｔｃｈ状態）となる。
状態３では、第２のビットラインＢＬ−が「１」になっているので、キャパシタＣ２に電荷が蓄積されており、第３の比較用トランジスタＴ５がオン状態となっている。一方、第２の比較ラインＣＭＰ＋に入力される比較データは「０」なので、第４の比較用トランジスタＴ６がオフする。また、第１の比較ラインＣＭＰ−に入力される比較データは「１」なので、第２の比較用トランジスタＴ４はオン状態となっている。一方、第１のビットラインＢＬ＋が「０」になっているので、第１の比較用トランジスタＴ３がオフする。したがって、マッチラインＭＬはＮＣ状態を保ち、検索の結果として、一致状態（Ｍａｔｃｈ状態）となる。
状態６でも、同様な動作が行われる。すなわち、第１のビットラインＢＬ＋が「１」になっているので、キャパシタＣ１に電荷が蓄積されており、第１の比較用トランジスタＴ３がオン状態となっている。一方、第１の比較ラインＣＭＰ−に入力される比較データは「０」なので、第２の比較用トランジスタＴ４がオフする。また、第２の比較ラインＣＭＰ＋に入力される比較データは「１」なので、第４の比較用トランジスタＴ６はオン状態となっている。一方、第２のビットラインＢＬ−が「０」になっているので、第３の比較用トランジスタＴ５がオフする。したがって、マッチラインＭＬはＮＣ状態を保ち、検索の結果として、一致状態となる。
【０００９】
一方、状態４では、第２のビットラインＢＬ−が「１」になっているので、キャパシタＣ２に電荷が蓄積されており、第３の比較用トランジスタＴ５がオン状態となっている。一方、第２の比較ラインＣＭＰ＋に入力される比較データは「１」なので第４の比較用トランジスタＴ６がオンする。したがって、マッチラインＭＬはグランドラインＧＬと導通してプリチャージ状態でなくなるので、検索の結果として、不一致状態（Ｆａｉｌ状態）となる。
状態５でも、同様な動作が行われる。すなわち、第１のビットラインＢＬ＋が「１」になっているので、キャパシタＣ１に電荷が蓄積されており、第１の比較用トランジスタＴ３がオン状態となっている。一方、第１の比較ラインＣＭＰ−に入力される比較データは「１」なので第２の比較用トランジスタＴ４がオンする。したがって、マッチラインＭＬはグランドラインＧＬと導通してプリチャージ状態でなくなるので、検索の結果として、不一致状態となる。
【００１０】
なお、第１及び第２のビットラインＢＬ＋、ＢＬ−が同時に「１」になっているときは、第１の比較ラインＣＭＰ−に比較データ「１」が入力された場合（〈表１〉には示していないが、仮に状態７とする）、あるいは第２の比較ラインＣＭＰ＋に比較データ「１」が入力された場合（〈表１〉には示していないが、仮に状態８とする）のいずれにおいても、検索の結果として、常に不一致状態となるので、これらの状態７、８は使用されない。
したがって、前述したような検索機能を利用するＣＡＭは通常において、上述の常に一致状態（Ａｌｗａｙｓ  Ｍａｔｃｈ状態）、一致状態（Ｍａｔｃｈ状態）及び不一致状態（Ｆａｉｌ状態）の３つの状態を区別するようにした３値連想メモリ（Ｔｅｒｎａｒｙ  ＣＡＭ）として用いられている。
【００１１】
図１６は、図１５の回路構成に基づいて製造（集積）された特許文献１に開示された従来のＣＡＭを示す平面図、図１７は図１６のＥ−Ｅ矢視断面図、図１８は図１６のＦ−Ｆ矢視断面図、図１９は図１６のＧ−Ｇ矢視断面図である。同ＣＡＭは、図１６に示すように、図１５の第１のセルユニットＵ１と第２のセルユニットＵ２とが組み合わされて、縦方向に隣接して配置されて１つのメモリセルＭＣが集積されている。この場合、第１のセルユニットＵ１の下方に配置される第２のセルユニットＵ２は、境界線Ｉ−Ｉで第１のセルユニットＵ１が折り返された状態で配置されている。すなわち、境界線Ｉ−Ｉを通り紙面に垂直な面に関して、第１及び第２のセルユニットＵ１、Ｕ２は互いに対称的に配置されている（境界線Ｉ−Ｉが対称軸になっている）。第１のビットラインＢＬ＋は、第１のメモリセル選択用トランジスタＴ１のソース（あるいはドレイン）領域を構成する拡散層１０１Ａとコンタクト１０２Ａを介して接続され、同ビットラインＢＬ＋はこの上層に形成されたキャパシタＣ１の外側に横方向に沿って形成されている。また、同トランジスタＴ１のドレイン（あるいはソース）領域を構成する拡散層１０１Ａとコンタクト１０３Ａを介して、例えばシリンダー形状のキャパシタＣ１の下部電極１０４Ａが接続され、同下部電極１０４Ａは拡散層１０１Ａに接続されたコンタクト１０７Ａ、配線１０８Ａ及びコンタクト１０９Ａを介して、第１の比較用トランジスタＴ３のゲートライン１１０Ａに接続されている。キャパシタＣ１の下部電極１０４Ａと容量絶縁膜１０５を介して対向する上部電極１０６は、全てのメモリセルの共通電極として形成される。また、縦方向に沿って第１及び第２の比較用トランジスタＴ３、Ｔ４のソース（あるいはドレイン）領域を構成する拡散層１１２が形成され、拡散層１１２の上層には同トランジスタＴ３、Ｔ４のゲートライン１１０Ａ、１１１Ａが形成されている。
【００１２】
同様にして、第２のセルユニットＵ２の第２のビットラインＢＬ−は、メモリセル選択用トランジスタＴ２のソース（あるいはドレイン）領域を構成する拡散層１０１Ｂとコンタクト１０２Ｂを介して接続され、同ビットラインＢＬ−はこの上層に形成されたキャパシタＣ２の外側に横方向に沿って形成されている。また、同トランジスタＴ２のドレイン（あるいはソース）領域を構成する拡散層１０１Ｂとコンタクト１０３Ｂを介して、例えばシリンダー形状のキャパシタＣ２の下部電極１０４Ｂが接続され、同下部電極１０４Ｂは拡散層１０１Ｂに接続されたコンタクト１０７Ｂ、配線１０８Ｂ及びコンタクト１０９Ｂを介して、第３の比較用トランジスタＴ５のゲートライン１１０Ｂに接続されている。キャパシタＣ２の下部電極１０４Ｂと容量絶縁膜１０５を介して対向する上部電極１０６は、全てのメモリセルの共通電極として形成される。
また、拡散層１１２の上層には第３及び第４の比較用トランジスタＴ５、Ｔ６のゲートライン１１０Ｂ、１１１Ｂが形成されている。また、縦方向に沿ってワードラインＷＬが形成され、拡散層１１２にはグランドラインＧＬに接続されるコンタクト１１３Ａ、１１３Ｂ及びマッチラインＭＬに接続されるコンタクト１１４が形成されている。このようにして形成されたメモリセルＭＣを複数個、マトリックス状に配置することにより、ＣＡＭが構成される。
【００１３】
【特許文献１参照】
米国特許６、３２０、７７７号公報（第５〜１０頁、図２〜８）。
【００１４】
【発明が解決しようとする課題】
ところで、特許文献１記載の従来のＣＡＭでは、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約によりメモリセルのセルサイズを縮小するのが困難である、という問題がある。
すなわち、従来のＣＡＭでは、図１５に示したように、対称的な構成の第１のセルユニットＵ１と第２のセルユニットＵ２とを組み合わせた回路構成に基づいて、図１６に示したように、各セルユニットＵ１、Ｕ２を縦方向に隣接して配置することによりメモリセルＭＣを集積している。ここで、回路構成上の制約により、つまり、第１の比較ラインＣＭＰ−により制御される第２の比較用トランジスタＴ４と、第２の比較ラインＣＭＰ＋により制御される第４の比較用トランジスタＴ６とが回路規模の縮小化のためにドレインを共有する（図１６に示すように、Ｔ４、Ｔ６はマッチラインＭＬに共通に接続される）関係で、Ｔ４、Ｔ６は第１及び第２のセルユニットＵ１、Ｕ２の境界線Ｉ−Ｉに近い位置に配置されることになる。また、第１及び第２のビットラインＢＬ＋、ＢＬ−は、同層の導電層により形成されるが、両ビットラインＢＬ＋、ＢＬ−間の絶縁を確保するためのスペースＳ１は、リソグラフィ技術における露光の分解精度により決定される最小の距離より小さくすることができない。
【００１５】
また、従来のＣＡＭでは、第１及び第２のビットラインＢＬ＋、ＢＬ−が拡散層１０１Ａ、１０１Ｂの領域の外側領域や、キャパシタＣ１、Ｃ２の下部電極１０４Ａ、１０４Ｂの領域の外側領域を通るように配置されているので、各セルユニットＵ１、Ｕ２間はスペースＳ１を十分にとる必要があった。すなわち、従来のＣＡＭでは、スペースＳ１を必要なだけ確保すれば、各拡散層１０１Ａ、１０１Ｂ間のスペースＳ２を必然的に確保できた筈なのに、スペースＳ２が必要以上に大きく取られていた。したがって、メモリセルＭＣの縦方向のセルサイズＳを縮小するのが困難であった。
【００１６】
また、従来のＣＡＭでは、図１７に示したように、一対のキャパシタＣ１、Ｃ２のそれぞれの下部電極１０４Ａ、１０４Ｂを第１及び第４の比較用トランジスタＴ３、Ｔ６のゲートライン１１０Ａ、１１０Ｂに接続する場合、拡散層１０１Ａ、１０１Ｂ、コンタクト１０７Ａ、１０７Ｂ、配線１０８Ａ、１０８Ｂ及びコンタクト１０９Ａ、１０９Ｂを介して同ゲートライン１１０Ａ、１１０Ｂに接続しているので、接続経路が長くなってメモリセルの横方向のセルサイズが拡大するという欠点が生ずる。また、上述のような接続経路に拡散層１０１Ａ、１０１Ｂを介することは、動作中に温度上昇につれて拡散層１０１Ａ、１０１Ｂを介してキャパシタＣ１、Ｃ２に蓄積されていた電荷が抜け易くなるので、リーク電流が増加して誤動作の原因となる。
【００１７】
この発明は、上述の事情に鑑みてなされたもので、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約をなくすことによりメモリセルのセルサイズを縮小することができるようにした半導体記憶装置を提供することを目的としている。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、グランドラインとマッチラインとの間にそれぞれ直列に接続されるように２組の一対の比較用トランジスタが配置されて成る半導体記憶装置に係り、上記２組の一対の比較用トランジスタが非対称に配置されることを特徴としている。
【００１９】
また、請求項２記載の発明は、グランドラインとマッチラインとの間にそれぞれ直列に接続されるように、第１及び第２の比較用トランジスタから成る一対のトランジスタと、第３及び第４の比較用トランジスタから成る一対のトランジスタとが配置されて成る半導体記憶装置に係り、上記第１及び上記第４の比較用トランジスタが上記グランドラインに接続される一方、上記第２及び上記第３の比較用トランジスタが上記マッチラインに接続されることを特徴としている。
【００２０】
また、請求項３記載の発明は、請求項２記載の半導体記憶装置に係り、上記第２及び上記第４の比較用トランジスタがそれぞれ第１及び第２の比較ラインにより制御されることを特徴としている。
【００２１】
また、請求項４記載の発明は、請求項２又は３記載の半導体記憶装置に係り、上記第１及び第３の比較用トランジスタに、それぞれ第１及び第２のキャパシタが接続されることを特徴としている。
【００２２】
また、請求項５記載の発明は、請求項２、３又は４記載の半導体記憶装置に係り、ワードラインにより制御される第１及び第２のメモリセル選択用トランジスタが配置され、上記第１及び上記第２のメモリセル選択用トランジスタの一端がそれぞれ第１及び第２のビットラインに接続される一方、上記第１及び上記第２のメモリセル選択用トランジスタの他端がそれぞれ上記第１及び上記第３の比較用トランジスタに接続されることを特徴としている。
【００２３】
また、請求項６記載の発明は、第１のメモリセル選択用トランジスタ、第１及び第２の比較用トランジスタ及び第１のキャパシタにより構成される第１のセルユニットと、第２のメモリセル選択用トランジスタ、第３及び第４の比較用トランジスタ及び第２のキャパシタにより構成される第２のセルユニットとが境界線の両側に隣接して配置されて１つのメモリセルが集積される半導体記憶装置に係り、上記第１及び上記第２のセルユニットが、上記境界線の両側に非対称に配置されることを特徴としている。
【００２４】
また、請求項７記載の発明は、第１のメモリセル選択用トランジスタ、第１及び第２の比較用トランジスタ及び第１のキャパシタにより構成される第１のセルユニットと、第２のメモリセル選択用トランジスタ、第３及び第４の比較用トランジスタ及び第２のキャパシタにより構成される第２のセルユニットとが境界線の両側に隣接して配置されて１つのメモリセルが集積される半導体記憶装置に係り、上記第１及び上記第２のセルユニットが、上記境界線の両側に対称的に配置されることを特徴としている。
【００２５】
また、請求項８記載の発明は、請求項７記載の半導体記憶装置に係り、上記第１のメモリセル選択用トランジスタの一領域と上記第１のキャパシタの下部電極とを接続する第１のコンタクトと、上記下部電極と上記第１の比較用トランジスタとを接続する第２のコンタクトとの間に配置された第１のビットラインと、上記第２のメモリセル選択用トランジスタの一領域と上記第２のキャパシタの下部電極とを接続する第３のコンタクトと、上記第２のキャパシタの上記下部電極と上記第３の比較用トランジスタとを接続する第４のコンタクトとの間に配置された第２のビットラインとが、それぞれ上記第１及び上記第２のキャパシタの直下位置を通過するように配置されていることを特徴としている。
【００２６】
また、請求項９記載の発明は、請求項６記載の半導体記憶装置に係り、上記第１のメモリセル選択用トランジスタの一領域と上記第１のキャパシタの下部電極とを接続する第１のコンタクトと、上記下部電極と上記第１の比較用トランジスタとを接続する第２のコンタクトとの間に配置された第１のビットラインと、上記第２のメモリセル選択用トランジスタの一領域と上記第２のキャパシタの下部電極とを接続する第３のコンタクトと、上記第２のキャパシタの上記下部電極と上記第３の比較用トランジスタとを接続する第４のコンタクトとの間に配置された第２のビットラインとが、それぞれ上記第１及び上記第２のキャパシタの直下位置を通過するように配置されていることを特徴としている。
【００２７】
また、請求項１０記載の発明は、請求項９記載の半導体記憶装置に係り、上記第１及び上記第２のキャパシタの下部電極がそれぞれ上記第２及び上記第４のコンタクトで直接に上記第１及び上記第３の比較用トランジスタに接続されていることを特徴としている。
【００２８】
また、請求項１１記載の発明は、請求項８記載の半導体記憶装置に係り、上記第１及び上記第２のキャパシタの下部電極がそれぞれ上記第２及び上記第４のコンタクトで直接に上記第１及び上記第３の比較用トランジスタに接続されていることを特徴としている。
【００２９】
また、請求項１２記載の発明は、請求項９、１０又は１１記載の半導体記憶装置に係り、上記第１及び上記第２のキャパシタの容量絶縁膜が一部に切欠部を有する平面形状に形成され、上記切欠部は、上記第１及び上記第２のビットラインの直上位置に、上記第１及び上記第２のビットラインの延伸方向に沿って配置されていることを特徴としている。
【００３０】
また、請求項１３記載の発明は、請求項１２記載の半導体記憶装置に係り、上記第１及び上記第２のビットラインがそれぞれ第１の方向に配置され、上記第１乃至上記第４のコンタクトは上記第１の方向に略直交する第２の方向に沿って配置され、上記第１及び上記第２のキャパシタの上記容量絶縁膜の上記切欠部はそれぞれ上記第１及び上記第２のコンタクトに挟まれた位置、上記第３及び上記第４のコンタクトに挟まれた位置であって、上記第１の方向に伸びていることを特徴としている。
【００３１】
また、請求項１４記載の発明は、請求項２乃至６のいずれか１に記載の半導体記憶装置に係り、上記第１乃至第４の比較用トランジスタは、上記第１のキャパシタに保持された第１のデータと上記第２の比較ラインに入力された第２の比較データとの間、あるいは上記第２のキャパシタに保持された第２のデータと上記第１の比較ラインに入力された上記第１の比較データとの間に不一致が検出された場合に、上記マッチラインと上記グランドラインとを接続することを特徴としている。
【００３２】
また、請求項１５記載の発明は、複数のデータの保持と読み出しとが可能な半導体記憶装置に係り、第１のデータを保持する第１のキャパシタと、上記第１のデータとは独立した第２のデータを保持する第２のキャパシタと、上記第１のキャパシタに接続された第１の回路と、第１の比較データが入力される第１の比較ラインに接続され上記第１の回路と直列に接続された第２の回路と、上記第２のキャパシタに接続された第３の回路と、第２の比較データが入力される第２の比較ラインに接続され、上記第３の回路と直列に接続される第４の回路とを有し、上記第１の回路と上記第４の回路はグランドラインに接続される一方、上記第２の回路と上記第３の回路はマッチラインに接続されることを特徴としている。
【００３３】
また、請求項１６記載の発明は、請求項１５記載の半導体記憶装置に係り、上記第１乃至第４の回路は、上記第１のキャパシタに保持された上記第１のデータと上記第２の比較ラインに入力された上記第２の比較データとの間、あるいは上記第２のキャパシタに保持された上記第２のデータと上記第１の比較ラインに入力された上記第１の比較データとの間に不一致が検出された場合に、上記マッチラインと上記グランドラインとを接続することを特徴としている。
【００３４】
また、請求項１７記載の発明は、請求項１４、１５又は１６記載の半導体記憶装置に係り、上記第１の比較データと上記第２の比較データとは相補関係にあることを特徴としている。
【００３５】
また、請求項１８記載の発明は、請求項１乃至１７のいずれか１に記載の半導体記憶装置に係り、混載ＤＲＡＭにより構成されることを特徴としている。
【００３６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例である半導体記憶装置の回路構成を示す図、図２は同回路構成に基づいて製造（集積）された半導体記憶装置を示す平面図、図３は図２のＡ−Ａ矢視断面図、図４は図２のＢ−Ｂ矢視断面図、図５は図２のＣ−Ｃ矢視断面図、図６は図２のＤ−Ｄ矢視断面図である。
この例の半導体記憶装置（ＣＡＭ）は、図１に示すように、ワードラインＷＬにより制御される第１及び第２のメモリセル選択用トランジスタＴ１、Ｔ２から成る一対のトランジスタと、グランドラインＧＬとマッチラインＭＬとの間にそれぞれ直列に接続された、第１及び第２の比較用トランジスタＴ３、Ｔ４から成る一対のトランジスタと、第３及び第４の比較用トランジスタＴ５、Ｔ６から成る一対のトランジスタと、メモリセル選択用トランジスタＴ１、Ｔ２の一端と第１及び第３の比較用トランジスタＴ３、Ｔ５のゲートとの接点と上部電極との間にそれぞれ接続された第１及び第２のキャパシタＣ１、Ｃ２から成る一対のキャパシタとにより１つのメモリセルＭＣが構成されている。メモリセル選択用トランジスタＴ１、Ｔ２の他端はそれぞれ第１のビットラインＢＬ＋及び第２のビットラインＢＬ−に接続され、第２及び第４の比較用トランジスタＴ４、Ｔ６はそれぞれ第１の比較ラインＣＭＰ−及び第２の比較ラインＣＭＰ＋により制御されるような回路構成を有している。
【００３７】
すなわち、第１のメモリセル選択用トランジスタＴ１、第１及び第２の比較用トランジスタＴ３、Ｔ４及び第１のキャパシタＣ１により構成される第１のセルユニットＵ１０と、第２のメモリセル選択用トランジスタＴ２、第３及び第４の比較用トランジスタＴ５、Ｔ６及び第２のキャパシタＣ２により構成される第２のセルユニットＵ２０とが非対称に構成されている。言い換えると、セルユニットＵ１０、Ｕ２０のキャパシタＣ１、Ｃ２にそれぞれ接続されたトランジスタＴ３、Ｔ５については、トランジスタＴ３がグランドラインＧＬに接続される一方、トランジスタＴ５がマッチラインＭＬに接続されている。また、第１及び第２の比較ラインＣＭＰ−、ＣＭＰ＋によりそれぞれ制御されるトランジスタＴ４、Ｔ６については、トランジスタＴ４がマッチラインＭＬに接続される一方、トランジスタＴ６がグランドラインＧＬに接続されている。このようなＤＲＡＭにより構成されるＣＡＭは、メモリ機能と共に、前述の〈表１〉に示したようなロジック機能を備えているので、図１の回路構成自体で３値連想メモリが構成されている。
【００３８】
上述したように、この例では第１のセルユニットＵ１０と第２のセルユニットＵ２０とは非対称に構成され、従来例のように第１のセルユニットＵ１と第２のセルユニットＵ２とが対称的な構成とは、第２のセルユニットＵ２０のキャパシタＣ２が接続されない第４の比較用トランジスタＴ６がグランドラインＧＬに接続される点が異なっている。つまり、ゲートがキャパシタＣ１に接続されたトランジスタＴ３と、ゲートが第２の比較ラインＣＭＰ＋に接続されたトランジスタＴ６とがグランドラインＧＬに接続され、ゲートがキャパシタＣ２に接続されたトランジスタＴ５と、ゲートが第１の比較ラインＣＭＰ−に接続されたトランジスタＴ４とがマッチラインＭＬに接続されている。このように、第１のセルユニットＵ１０と第２のセルユニットＵ２０とを非対称に構成することにより、後述するように、一対のセルユニットを組み合わせてメモリセルを構成する場合、回路構成上の制約をなくすことができるようになる。
【００３９】
図１の回路構成に基づいて製造されたこの例の半導体記憶装置（デバイス）は、図２の平面図に示すように、第１のセルユニットＵ１０と第２のセルユニットＵ２０とが紙面縦方向に同じ向きとなるように並べて配置される。すなわち、第１及び第２のセルユニットＵ１０、Ｕ２０は、境界線Ｉ−Ｉを通り紙面に垂直な面に関して、非対称に配置される。第１のセルユニットＵ１０の第１のビットラインＢＬ＋は、この上層に形成されたキャパシタＣ１の下部電極４Ａの外側の領域に横方向に沿って形成されて、第１のメモリ選択用トランジスタＴ１のソース（あるいはドレイン）領域を構成する拡散層１Ａとコンタクト２Ａを介して接続されている。同トランジスタＴ１のドレイン（あるいはソース）領域を構成する拡散層１Ａはコンタクト３Ａを介して、例えばシリンダー形状のキャパシタＣ１の下部電極４Ａと接続される。同下部電極４Ａはこの下部電極４Ａの直下に形成されたコンタクト７Ａを介して、第１の比較用トランジスタＴ３のゲートライン１０Ａに接続されている。キャパシタＣ１の下部電極４Ａと容量絶縁膜５を介して対向する上部電極６は、全てのメモリセルの共通電極として形成される。また、縦方向に沿って第１及び第２の比較用トランジスタＴ３、Ｔ４のソース（あるいはドレイン）領域を構成する拡散層１２が形成され、拡散層１２の上層には同トランジスタＴ３、Ｔ４のゲートライン１０Ａ、１１Ａが形成されている。ここで、ゲートライン１１Ａは、第１の比較ラインＣＭＰ−に接続されている。
【００４０】
同様にして、第２のセルユニットＵ２０の第２のビットラインＢＬ−は、この上層に形成されたキャパシタＣ２の下部電極４Ｂの外側の領域に横方向に沿って形成されて、第２のメモリ選択用トランジスタＴ２のソース（あるいはドレイン）領域を構成する拡散層１Ｂとコンタクト２Ｂを介して接続されている。同トランジスタＴ２のドレイン（あるいはソース）領域を構成する拡散層１Ｂはコンタクト３Ｂを介して、例えばシリンダー形状のキャパシタＣ２の下部電極４Ｂと接続される。同下部電極４Ｂはこの下部電極４Ｂの直下に形成されたコンタクト７Ｂを介して、第３の比較用トランジスタＴ５のゲートライン１０Ｂに接続されている。キャパシタＣ２の下部電極４Ｂと容量絶縁膜５を介して対向する上部電極６は、全てのメモリセルの共通電極として形成される。
また、拡散層１２の上層には第３及び第４の比較用トランジスタＴ５、Ｔ６のゲートライン１０Ｂ、１１Ｂが形成されている。ここで、ゲートライン１１Ｂは、第２の比較ラインＣＭＰ＋に接続されている。また、縦方向に沿ってワードラインＷＬが形成され、拡散層１２にはグランドラインＧＬに接続されるコンタクト１３Ａ、１３Ｂ及びマッチラインＭＬに接続されるコンタクト１４が形成されている。このようにして形成されたメモリセルＭＣを複数個、マトリックス状に配置することにより、ＣＡＭが構成される。
【００４１】
上述したように、この例のＣＡＭでは、図１に示したように、第１の比較ラインＣＭＰ−により制御される第２の比較用ライントランジスタＴ４がマッチラインＭＬに接続され、第２の比較ラインＣＭＰ＋により制御される第４の比較用トランジスタＴ６がグランドラインＧＬに接続される回路構成を有し、Ｔ４、Ｔ６はドレインを共有しないので、図２に示したように、デバイスを製造する場合Ｔ４、Ｔ６を第１及び第２のセルユニットＵ１０、Ｕ２０の境界線Ｉ−Ｉに近い位置に配置する必要がない。一方、第２の比較用トランジスタＴ４と、キャパシタＣ２に接続される第３の比較用トランジスタＴ５は、共にマッチラインＭＬに接続されるため、Ｔ４、Ｔ５はドレインを共有するので、図２に示したように、Ｔ４、Ｔ５を第１及び第２のセルユニットＵ１０、Ｕ２０の境界線Ｉ−Ｉに近い位置に配置する必要が生ずる。この結果、キャパシタＣ１に接続される第１の比較用トランジスタＴ３は、第１及び第２のセルユニットＵ１０、Ｕ２０の境界線Ｉ−Ｉから遠い位置に配置せざるを得なくなる。
これに伴い、コンタクト３Ａは第１及び第２のセルユニットＵ１０、Ｕ２０の境界線Ｉ−Ｉに近い位置に配置されるので、第１のビットラインＢＬ＋は同境界線Ｉ−Ｉに近い位置に配置される。一方、コンタクト３Ｂは同境界線Ｉ−Ｉから遠い位置に配置せざるを得ないので、第２のビットラインＢＬ−は同境界線Ｉ−Ｉから遠い位置に配置される。
【００４２】このように、この例のＣＡＭを構成する第１及び第２のセルユニットＵ１０、Ｕ２０は、図２に示したように、デバイス上で境界線Ｉ−Ｉを通り紙面に垂直な面に関して、非対称に配置されるため、第１のビットラインＢＬ＋と第２のビットラインＢＬ−とを隣接して配置する必要がないので、両ビットライン間のスペースＳ１を、両拡散層１Ａ、１Ｂ間のスペースＳ２が最小になるまで、小さくすることができる。すなわち、各セルユニットＵ１０、Ｕ２０間はスペースＳ１を十分にとる必要がなく、スペースＳ２が最小になるまで、第１のセルユニットＵ１０と第２のセルユニットＵ２０とを近づけることができる。したがって、メモリセルＭＣの縦方向のセルサイズＳを縮小するのが容易となる。
【００４３】
このように、この例の半導体記憶装置によれば、ワードラインＷＬにより制御される一対のメモリセル選択用トランジスタＴ１、Ｔ２と、グランドラインＧＬとマッチラインＭＬとの間にそれぞれ直列に接続された、第１及び第２の比較用トランジスタＴ３、Ｔ４から成る一対のトランジスタと、第３及び第４の比較用トランジスタＴ５、Ｔ６から成る一対のトランジスタと、メモリセル選択用トランジスタＴ１、Ｔ２の一端と第１及び第３の比較用トランジスタＴ３、Ｔ５のゲートとの接点と上部電極との間にそれぞれ接続された一対のキャパシタＣ１、Ｃ２とにより１つのメモリセルＭＣが構成されて、メモリセル選択用トランジスタＴ１、Ｔ２の他端はそれぞれ第１のビットラインＢＬ＋及び第２のビットラインＢＬ−に接続され、第２及び第４の比較用トランジスタＴ４、Ｔ６はそれぞれ第１の比較ラインＣＭＰ−及び第２の比較ラインＣＭＰ＋により制御されるような回路構成を有し、メモリセル選択用トランジスタＴ１、第１及び第２の比較用トランジスタＴ３、Ｔ４及びキャパシタＣ１により構成される第１のセルユニットＵ１０と、メモリセル選択用トランジスタＴ２、第３及び第４の比較用トランジスタＴ５、Ｔ６及びキャパシタＣ２により構成される第２のセルユニットＵ２０とが、境界線Ｉ−Ｉを通り紙面に垂直な面に関して、非対称に配置される。これにより、メモリセルの縦方向のセルサイズを縮小することができる。
【００４４】
また、この例によれば、図３に示したように、一対のキャパシタＣ１、Ｃ２のそれぞれの下部電極４Ａ、４Ｂを第１及び第３の比較用トランジスタＴ３、Ｔ５のゲートライン１０Ａ、１０Ｂに接続する場合、下部電極４Ａ、４Ｂの直下に形成されたコンタクト７Ａ、７Ｂを介して、第１及び第３の比較用トランジスタＴ３、Ｔ５のゲートライン１０Ａ、１０Ｂに接続している。これにより、従来例のように拡散層１０１Ａ、１０１Ｂ、コンタクト１０７Ａ、１０７Ｂ、配線１０８Ａ、１０８Ｂ及びコンタクト１０９Ａ、１０９Ｂを介したような長い接続経路を不要にしているので、接続経路を縮小でき、メモリセルの横方向のセルサイズも縮小できる効果が得られる。
【００４５】
また、この例によれば、図３に示したように、一対のキャパシタＣ１、Ｃ２のそれぞれの下部電極４Ａ、４Ｂの第１及び第３の比較用トランジスタＴ３、Ｔ５のゲートライン１０Ａ、１０Ｂに対する接続経路に、従来例のように拡散層を含まないので、動作中に拡散層を介してキャパシタＣ１、Ｃ２に蓄積されていた電荷が抜けることがなくなり、リーク電流を抑制することができる。
【００４６】
◇第２実施例
図７は、この発明の第２実施例である半導体記憶装置の構成を示す平面図である。この第２実施例の半導体記憶装置の構成が、上述の第１実施例のそれと大きく異なるところは、第１のセルユニットと第２のセルユニットとを対称的に配置するようにした点である。
この例の半導体記憶装置（ＣＡＭ）は、図７に示すように、境界線Ｉ−Ｉを通り紙面に垂直な面に関して、第１のセルユニットＵ１０と、第２のセルユニットＵ２０は互いに対称的に配置されている。すなわち、第１及び第２のビットラインＢＬ＋、ＢＬ−は、それぞれコンタクト３Ａ、３Ｂ（メモリセル選択用トランジスタＴ１、Ｔ２の一領域とキャパシタＣ１、Ｃ２の下部電極４Ａ、４Ｂとを接続）と、コンタクト７Ａ、７Ｂ（キャパシタＣ１、Ｃ２の下部電極４Ａ、４Ｂと比較用トランジスタＴ３、Ｔ５とを接続）との間であって、キャパシタＣ１、Ｃ２の直下の領域を通過するように配置されている。つまり、ゲートがキャパシタＣ１、Ｃ２にそれぞれ接続されたトランジスタＴ３、Ｔ５がグランドラインＧＬに接続され、ゲートが第１及び第２の比較ラインＣＭＰ−、ＣＭＰ＋にそれぞれ接続されたトランジスタＴ４、Ｔ６がマッチラインＭＬに接続されている。
これ以外は、上述した第１実施例と略同様である。それゆえ、図７において、図２の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００４７】
このような構成によれば、第１及び第２のビットラインＢＬ＋、ＢＬ−を、それぞれキャパシタＣ１、Ｃ２の下部電極４Ａ、４Ｂの直下の領域に収めて配置するようにしたので、前述の第１実施例の場合と同様に、両拡散層１Ａ、１Ｂ間のスペースＳ２が最小になるまで、第１のセルユニットＵ１０と第２のセルユニットＵ２０とを近づけることができる。これにより、メモリセルの縦方向のセルサイズを縮小することができる。また、一対のキャパシタＣ１、Ｃ２のそれぞれの下部電極４Ａ、４Ｂを、コンタクト７Ａ、７Ｂを介して第１及び第３の比較用トランジスタＴ３、Ｔ５のゲートライン１０Ａ、１０Ｂに接続しているので、接続経路を縮小でき、メモリセルの横方向のセルサイズも縮小できる効果が得られる。また、上記接続経路に拡散層を含まないので、動作中に拡散層を介してキャパシタＣ１、Ｃ２に蓄積されていた電荷が抜けることがなくなり、リーク電流を抑制することができる。
【００４８】
このように、この例の構成によっても、第１及び第２のセルユニットが対称的に配置されている点を除き、第１実施例において述べたのと略同様な効果を得ることができる。
【００４９】
◇第３実施例
図８は、この発明の第３実施例である半導体記憶装置の構成を示す平面図、図９は図８のＡ−Ａ矢視断面図、図１０は図８のＢ−Ｂ矢視断面図、図１１は図８のＣ−Ｃ矢視断面図である。なお、図８のＤ−Ｄ矢視断面図は図６と同一なので図示を省略する。この第３実施例の半導体記憶装置の構成が、上述の第１実施例のそれと大きく異なるところは、第１のセルユニットＵ１と第２のセルユニットＵ２とが非対称になっている構成において、上述の第２実施例のように各ビットラインを各キャパシタを構成する一対のコンタクト間に配置するようにした点である。
この例の半導体記憶装置（ＣＡＭ）は、図８に示すように、境界線Ｉ−Ｉを通り紙面に垂直な面に関して、第１のセルユニットＵ１０と、第２のセルユニットＵ２０は互いに非対称に配置され、第１及び第２のビットラインＢＬ＋、ＢＬ−は、それぞれコンタクト３Ａ、３Ｂとコンタクト７Ａ、７Ｂとの間であって、キャパシタＣ１、Ｃ２の直下の領域を通過するように配置されている。また、キャパシタＣ１、Ｃ２の下部電極４Ａ、４Ｂと比較用トランジスタＴ３、Ｔ５が、コンタクト７Ａ、７Ｂで直接に接続されている。
【００５０】
上述したように、この例では、第１及び第２のビットラインＢＬ＋、ＢＬ−を、それぞれコンタクト３Ａ、３Ｂとコンタクト７Ａ、７Ｂとの間に配置したことにより、第１実施例に比較して、セルユニットのサイズは変わりがないものの、キャパシタＣ１、Ｃ２のシリンダーサイズを大きくできる。すなわち、図２に示した第１実施例では、コンタクト３Ａ、３Ｂとコンタクト７Ａ、７Ｂとのコンタクト間スペースはＳ４まで小さくできるものの、実際にはキャパシタＣ１、Ｃ２の右側に隣接して第１〜第４の比較用トランジスタＴ３〜Ｔ６を配置するために、コンタクト３Ａ、３ＢとビットラインＢＬ＋、ＢＬ−とのスペースＳ５を考慮しなければならず、そのセルユニットのサイズは縦方向に大きくなる。この点で、その大きくなった分をどこかに割り振る必要があるが、第１実施例ではキャパシタＣ１、Ｃ２のシリンダー外にビットラインＢＬ＋、ＢＬ−を配置するためのスペースに割り当てているのに対して、この例では、キャパシタＣ１、Ｃ２のシリンダー内にビットラインＢＬ＋、ＢＬ−を配置するためのスペースに割り当てている。したがって、この例によれば、上述したようにセルユニットのサイズは変わりがないものの、キャパシタＣ１、Ｃ２のシリンダーサイズを大きくできるので、その分回路動作マージンを大きくとることができる。
【００５１】
また、この例では、第１のセルユニットＵ１０と、第２のセルユニットＵ２０は互いに非対称に配置されることで、第１及び第２の比較用トランジスタＴ３、Ｔ４から成る一対のトランジスタと、第３及び第４の比較用トランジスタＴ５、Ｔ６から成る一対のトランジスタとが非対称に配置されるので、第２実施例に比較して、セルサイズを縮小できる。すなわち、第２実施例においてセルユニット間隔を決定するのは、
Ｓ２＝拡散層間スペース最小値＋コンタクト目ずれマージン
Ｓ３＝ゲート間スペース最小値＋コンタクト目ずれマージン
であるのに対し、第３実施例においてセルユニット間隔を決定するのは、
Ｓ４＝コンタクト間スペース
である。ここで、一般的に、拡散層、ゲート、コンタクト等の形成工程は、同世代の露光機を使用するので、解像度の限界も略同じになる。そのため、拡散層間スペースの最小値、ゲート間スペースの最小値、コンタクト間スペース（Ｓ４）は同程度の値になる。よって、上述したＳ２及びＳ３の式は、
Ｓ２＝Ｓ４＋コンタクト目ずれマージン（拡散層踏み外しマージン）
Ｓ３＝Ｓ４＋コンタクト目ずれマージン（ゲート踏み外しマージン）
で示すと考えることができる。したがって、Ｓ４＜Ｓ２、Ｓ３の関係にあることは明らかであるから、第２実施例に比較して、セルサイズを縮小することができる。
【００５２】
このように、この例の構成によれば、第２実施例よりもさらにセルサイズを縮小することができ、また第１実施例と同じセルサイズでありながらシリンダサイズを大きくとることができる。
【００５３】
◇第４実施例
図１２は、この発明の第４実施例である半導体記憶装置に用いられるキャパシタの主要部の構成を示す概略上面図、図１３は図１２のＪ−Ｊ矢視断面図、図１４は図１２のＫ−Ｋ矢視断面図である。この第４実施例の半導体記憶装置の構成が、上述の第２及び第３実施例のそれと大きく異なるところは、シリンダー形状をキャパシタに適するようにした点である。
この例の半導体記憶装置に用いられるキャパシタは、第２及び第３実施例で示したキャパシタＣ１、Ｃ２に適用されて、その容量絶縁膜２０は、図１２〜図１４に示すように、一部に切欠部２１を有する凹字状の平面形状を有するシリンダー形状に形成されている。このような平面形状を有する容量絶縁膜２０によれば、単純な矩形状の平面形状を有する容量絶縁膜と比較して、切欠部２１の両側の側面部２２の面積分だけ電極との対向面積を増加させることができるので、同一材料の容量絶縁膜を用いても、ＤＲＡＭを構成するキャパシタの容量を大きくとることができるようになる。特に、積層構造を採用した場合には、その度合いを大きくすることができる。あるいは、同じ容量を得る場合には、上述の切欠部２１の両側の側面部２２の面積分だけレイアウト面積を小さくすることができる。
【００５４】
すなわち、ビットラインＢＬ＋、ＢＬ−を、キャパシタＣ１、Ｃ２に接続されている２つのコンタクト３Ａ、７Ａの間にあるいは３Ｂ、７Ｂの間に配置した構造において、上述の容量絶縁膜２０をビットラインＢＬ＋、ＢＬ−との重なり面積を最小となるように配置することにより、容量絶縁膜２０とビットラインＢＬ＋、ＢＬ−とのオーバーラップする面積を減らせるので、誤動作の原因となる容量絶縁膜２０とビットラインＢＬ＋、ＢＬ−との間に発生する浮遊容量を減らすことができる。ここで、キャパシタＣ１、Ｃ２を構成する下部電極４Ａ、４Ｂは各セルユニット１０、２０ごとに独立して、上記欠切部２１に対応して欠切部を有する形状に形成される。
これ以外は、上述した第２及び第３実施例の構成と略同様である。それゆえ、その構成の説明は省略する。
【００５５】
このように、この例の構成によれば、第２及び第３実施例と略同様にセルサイズを縮小することができ、また第１及び第２のキャパシタの容量絶縁膜の電極との対向面積を増加させることができる。
加えて、この例の構成によれば、ＤＲＡＭを構成するキャパシタの容量を相対的に小さなレイアウト面積によって一定値得ることができ、また、容量絶縁膜とビットラインとのオーバーラップ面積を減らせるので、誤動作の原因となる浮遊容量を減らすことができる。
【００５６】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えばＤＲＡＭのキャパシタ構造は特定の構造に限ることなく、下部電極及び上部電極を金属材料により構成したＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）構造や、下部電極あるいは上部電極を多結晶シリコンにより構成した構造等の任意の構造を選ぶことができる。また、ＣＡＭを構成するそれぞれのトランジスタとしてはＭＯＳ型トランジスタを用いる例で説明したが、これに限らずゲート絶縁膜として窒化膜（Ｎｉｔｒｉｄｅ  Ｆｉｌｍ）、あるいは酸化膜と窒化膜との２重膜構成を用いた、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタやＭＮＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタ、あるいは、ＭＮＯＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタを用いることもできる。
【００５７】
【発明の効果】
以上説明したように、この発明の半導体記憶装置によれば、第１のメモリセル選択用トランジスタ、第１及び第２の比較用トランジスタ及び第１のキャパシタにより構成される第１のセルユニットと、第２のメモリセル選択用トランジスタ、第３及び第４の比較用トランジスタ及び第２のキャパシタにより構成される第２のセルユニットとが境界線の両側に隣接して配置されて１つのメモリセルが構成され、第１の比較ラインにより制御される第２の比較用ライントランジスタがマッチラインに接続され、第２の比較ラインにより制御される第４の比較用トランジスタがグランドラインに接続されるので、第２及び第４の比較用トランジスタはドレインを共有しないため、非対称に配置される。したがって、各セルユニット間を両ユニット間のスペースが最小になるまで、近づけることができるので、メモリセルのセルサイズを縮小することができる。
また、この発明の半導体記憶装置によれば、第１のセルユニットと、第２のセルユニットとが境界線の両側に対称的に配置され、第１及び第２のビットラインがそれぞれ第１及び第２のキャパシタの直下の領域を通過するように配置されている。したがって、各セルユニット間を両ユニット間のスペースが最小になるまで、近づけることができるので、メモリセルのセルサイズを縮小することができる。
また、この発明の半導体記憶装置によれば、第１のセルユニットと、第２のセルユニットとが境界線の両側に非対称に配置され、第１及び第２のビットラインがそれぞれ第１及び第２のキャパシタの直下の領域を通過するように配置されている。したがって、メモリセルのセルサイズをより縮小することができ、また第１及び第２のシリンダサイズを大きくとることができる。
また、この例の半導体記憶装置によれば、第１のセルユニットと、第２のセルユニットとが境界線の両側に対称的にあるいは非対称に配置され、第１及び第２のビットラインがそれぞれ第１及び第２のキャパシタの直下の領域を通過するように配置された構成において、第１及び第２のキャパシタの容量絶縁膜が一部に切欠部を有する凹字状の平面形状を有するシリンダー形状に形成されている。したがって、メモリセルのセルサイズを縮小することができ、また第１及び第２のキャパシタの容量絶縁膜の電極との対向面積を増加させることができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である半導体記憶装置の回路構成を示す図である。
【図２】同回路構成に基づいて集積された半導体記憶装置を示す平面図である。
【図３】図２のＡ−Ａ矢視断面図である。
【図４】図２のＢ−Ｂ矢視断面図である。
【図５】図２のＣ−Ｃ矢視断面図である。
【図６】図２のＤ−Ｄ矢視断面図である。
【図７】この発明の第２実施例である半導体記憶装置の構成を示す平面図である。
【図８】この発明の第３実施例である半導体記憶装置の構成を示す平面図である。
【図９】図８のＡ−Ａ矢視断面図である。
【図１０】図８のＢ−Ｂ矢視断面図である。
【図１１】図８のＣ−Ｃ矢視断面図である。
【図１２】この発明の第４実施例である半導体記憶装置に用いられるキャパシタの主要部の構成を示す概略上面図である。
【図１３】図１３のＪ−Ｊ矢視断面図である。
【図１４】図１３のＫ−Ｋ矢視断面図である。
【図１５】従来の半導体記憶装置の回路構成を示す図である。
【図１６】同回路構成に基づいて集積された従来の半導体記憶装置を示す平面図である。
【図１７】図１６のＥ−Ｅ矢視断面図である。
【図１８】図１６のＦ−Ｆ矢視断面図である。
【図１９】図１６のＧ−Ｇ矢視断面図である。
【符号の説明】
１Ａ、１Ｂ、１２      拡散層
２Ａ、２Ｂ、３Ａ、３Ｂ、７Ａ、７Ｂ、１３Ａ、１３Ｂ、１４      コンタクト
４Ａ、４Ｂ      下部電極
５      容量絶縁膜
６      上部電極
１０Ａ、１０Ｂ、１１Ａ、１１Ｂ      ゲートライン
ＷＬ      ワードライン
ＧＬ      グランドライン
ＭＬ      マッチライン
Ｔ１、Ｔ２      メモリセル選択用トランジスタ
Ｔ３〜Ｔ６      比較用トランジスタ
Ｃ１、Ｃ２      キャパシタ
ＭＣ      メモリセル
ＢＬ＋、ＢＬ−      ビットライン
ＣＭＰ＋、ＣＭＰ−      比較ライン
Ｕ１０、Ｕ２０      セルユニット
ＰＣ      プリチャージ源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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