(57)【要約】【課題】オン・オフ比の大きな電界効果トランジスタを得る。【解決手段】ソース領域及びドレイン領域の形成された基板と、この基板上のソース領域と、ドレイン領域との間の部分に形成されたゲート絶縁膜とゲート絶縁膜上に形成されたゲート電極とを備える電界効果トランジスタにおいて、ゲート絶縁膜のうち、ソース領域側の一部を、誘電率の低い材料を用いて形成した低誘電率領域とし、ドレイン領域側の残りの部分を、誘電率の高い材料を用いて形成した高誘電率領域とする。【選択図】        図１
2004207517.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域及びドレイン領域の形成された基板と、
前記ソース領域と、前記ドレイン領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、
前記ソース領域付近に配置された誘電率の低い低誘電率領域と、
前記ドレイン領域付近に配置された誘電率の高い高誘電率領域と、
を、備えることを特徴とする半導体装置。
【請求項２】
前記高誘電率領域のゲート長方向の長さは、前記低誘電率領域の長さより短いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記高誘電率領域の長さは、前記低誘電率領域の長さの半分程度であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
基板上に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
前記基板に、ソース領域及びドレイン領域を形成するソース・ドレイン領域形成工程と、
前記基板のソース領域側の表面及び前記ゲート電極のソース領域側の一部を覆い、かつ、前記ドレイン側に開口するパターンを形成するパターン形成工程と、
前記パターン及び前記ゲート電極をマスクとして、前記ドレイン側付近の前記絶縁膜を除去する絶縁膜除去工程と、
前記絶縁膜の除去された部分に、前記絶縁膜よりも誘電率の高い、高誘電体膜を形成する高誘電体膜形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記パターンは、前記ゲート電極のゲート長の少なくとも半分以上を覆うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記パターンは、前記ゲート電極のゲート長の、少なくとも３分の２以上を覆うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
基板に絶縁膜を形成する第一の絶縁膜形成工程と、
前記絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
前記基板上にＴＥＯＳ膜を形成するＴＥＯＳ膜形成工程と、
前記ＴＥＯＳ膜を、前記ゲート電極の表面が露出するまで平坦化する平坦化工程と、
前記ＴＥＯＳ膜をマスクとして、前記ゲート電極及び前記絶縁膜を除去する除去工程と、
前記除去工程において露出した前記基板の表面に、前記絶縁膜よりも誘電率の高い、高誘電体膜を形成する高電体膜形成工程と、
前記ソース側に形成された前記高誘電体膜を除去する高誘電体膜除去工程と、
前記基板上の、前記高誘電体膜が除去された部分に、前記高電体膜より誘電率の低い絶縁膜を形成する第二の絶縁膜形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
前記高誘電体膜除去工程は、前記ゲート側に、イオンビームを照射することにより行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項９】
前記第二の絶縁膜形成工程は、低温オゾン酸化により行うことを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記高誘電体膜除去工程において、全ゲート長の少なくとも半分の部分からソース領域の方に配置された高誘電体膜を除去することを特徴とする請求項７から９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記高誘電体膜除去工程において、全ゲート長の少なくとも３分の２以上の部分から、ソース領域の方側に形成された高誘電体膜を除去することを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関する。更に具体的には、電界効果トランジスタとして、好適なものである。
【０００２】
【従来の技術】
現在、広く普及しているＦＥＴ（Field-Effect Transistor；電界効果トランジスタ）は、一般に、ソース・ドレイン領域が形成された基板の、ソース・ドレイン間のチャネル領域上に、ゲート絶縁膜を介してゲート電極を形成して構成される。
【０００３】
このような構造のＦＥＴにおいて、ゲート電極に電圧を印加すると、ゲート電極からの電界効果によって、半導体層中のゲート絶縁膜との界面付近に伝導チャネルが形成される。ここで、ソース・ドレイン間に電圧を印加すると、伝導チャネルを経由して、電流が流れる。このとき、ソース・ドレイン間に流れる電流をオン電流と言う。
【０００４】
また、半導体層は、完全な絶縁体ではない。したがって、ゲート電極に電圧を印加していない状態、即ち、半導体層中のゲート絶縁膜との界面付近に伝導チャネルが形成されていない場合であっても、ソース・ドレイン間に、電圧を印加すれば、半導体層を経由して、僅かながら、ソース・ドレイン間に電流が流れる。このとき、ソース・ドレイン間に流れる電流を、オフ電流と言う（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開平７−２４９７７５号公報  （第１頁〜第２頁）
【０００６】
【発明が解決しようとする課題】
ところで、ＦＥＴにおいて、消費電力を低減して、処理速度の高速化を量るためには、オフ電流が小さく、逆に、オン電流が大きいことが必要である。しかし、従来のＦＥＴでは、オン電流を高くすると、これに伴って、オフ電流も増大してしまう。具体的に例えば、ゲート絶縁膜全体の比誘電率を高くすると、オン電流を大きくすることができるが、ソース領域と基板間のポテンシャル障壁が低くなるため、オフ電流も増加してしまう。
【０００７】
従って、この発明は、上述のような問題を解決し、オフ電流の上昇を抑えつつ、オン電流を高くすることを目的として、改良した半導体装置及び半導体装置の製造方法を提案するものである。
【０００８】
【課題を解決するための手段】
従って、この発明の半導体装置は、ソース領域及びドレイン領域の形成された基板と、
前記ソース領域と、前記ドレイン領域との間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、
前記ソース領域付近に配置された誘電率の低い低誘電率領域と、
前記ドレイン領域付近に配置された誘電率の高い高誘電率領域と、
を、備えるものである。
【０００９】
あるいは、また、この発明の半導体装置の製造方法は、基板上に、絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
前記基板に、ソース領域及びドレイン領域を形成するソース・ドレイン領域形成工程と、
前記基板のソース領域側の表面及び前記ゲート電極のソース領域側の一部を覆い、かつ、前記ドレイン側に開口するパターンを形成するパターン形成工程と、
前記パターン及び前記ゲート電極をマスクとして、前記ドレイン側付近の前記絶縁膜を除去する絶縁膜除去工程と、
前記絶縁膜の除去された部分に、前記絶縁膜よりも誘電率の高い、高誘電体膜を形成する高誘電体膜形成工程と、
を備えるものである。
【００１０】
あるいは、また、この発明の半導体装置の製造方法は、基板に絶縁膜を形成する第一の絶縁膜形成工程と、
前記絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、
前記基板上にＴＥＯＳ膜を形成するＴＥＯＳ膜形成工程と、
前記ＴＥＯＳ膜を、前記ゲート電極の表面が露出するまで平坦化する平坦化工程と、
前記ＴＥＯＳ膜をマスクとして、前記ゲート電極及び前記絶縁膜を除去する除去工程と、
前記除去工程において露出した前記基板の表面に、前記絶縁膜よりも誘電率の高い、高誘電体膜を形成する高電体膜形成工程と、
前記ソース側に形成された前記高誘電体膜を除去する高誘電体膜除去工程と、
前記基板上の、前記高誘電体膜が除去された部分に、前記高電体膜より誘電率の低い絶縁膜を形成する第二の絶縁膜形成工程と、
を備えるものである。
【００１１】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１２】
実施の形態１．
図１は、この発明の実施の形態１におけるＦＥＴ１００を説明するための断面模式図である。
ＦＥＴ（Field-Effect Transistor；電界効果トランジスタ）１００は、ｎ型、即ち、フラットバンド電圧が負の電界効果トランジスタである。
【００１３】
図１に示すように、ＦＥＴ１００において、基板２は、例えば、ボロンなどのｐ型の不純物を含むシリコン基板である。また、基板２には、ヒ素などのｎ型の不純物が注入されたソース領域４及びドレイン領域６が形成されている。また、基板２の、ソース・ドレイン領域４、６に挟まれた部分上に、ゲート絶縁膜１０が形成されている。また、ゲート絶縁膜１０上には、ゲート電極１２が形成されている。ここでは、ＦＥＴ１００は、ｎ型電界効果トランジスタであるため、ゲート電極１２には、フラットバンド電圧が負になるような材料を用いる。具体的には、ここでは、ｎ＋型のポリシリコンを用いる。
【００１４】
ゲート絶縁膜１０は、低誘電率ゲート絶縁膜１４及び高誘電率ゲート絶縁膜１６からなる一続きの薄膜である。低誘電率ゲート絶縁膜１４は、シリコン酸化膜であり、その比誘電率は、３．９である。高誘電率ゲート絶縁膜１６は、ハフニウムダイオキサイドであり、その比誘電率は、１１．７である。また、低誘電率ゲート絶縁膜１４は、ソース領域４側に配置され、高誘電率ゲート絶縁膜１６は、ドレイン側に配置されている。
【００１５】
ゲート絶縁膜１０の膜厚は、一様に、３ｎｍである。したがって、低誘電率ゲート絶縁膜１４及び高誘電率ゲート絶縁膜１６の膜厚も３ｎｍである。また、図１に示す断面方向におけるゲート絶縁膜１０の長さ、即ち、ゲート長は、５０ｎｍである。全ゲート長５０ｎｍのうち、低誘電率ゲート絶縁膜１４の占める長さＬ１４は、約３３ｎｍであり、高誘電率ゲート絶縁膜１６の占める長さＬ１６は、約１７ｎｍである。即ち、高誘電率ゲート絶縁膜１６のゲート長Ｌ１６は、ゲート絶縁膜１０全ゲート長の１／３程度となっている。
【００１６】
図２は、ＦＥＴ１００の製造方法について説明するためのフロー図である。また、図３〜図７は、ＦＥＴ１００の各製造工程における状態を説明するための断面図である。
以下、図１〜図７を用いて、ＦＥＴ１００の製造方法について説明する。
【００１７】
まず、図３に示すように、基板２表面全体に、ＳｉＯ２膜からなる絶縁膜２０を形成する（ステップＳ１０２）。絶縁膜２０は、後述するが、後に、ソース領域４側にのみ残されて、低誘電率ゲート絶縁膜１４を形成するものである。
次に、絶縁膜２０上に、ゲート電極１２を形成する（ステップＳ１０４）。ここで、ゲート電極１２としては、ＬＰＣＶＤ（Low Pressure Chemical Vapor deposition；減圧化学気相成長）法などを用いて形成する。その後、ゲート電極をマスクとして、ヒ素等のｎ型不純物を基板に注入して、ソース・ドレイン領域４、６を形成する。
【００１８】
次に、ゲート電極１２及び絶縁膜２０の表面に、酸化膜を堆積し（ステップＳ１０８）、その後、異方性の強いドライエッチングによるエッチバックを行う（ステップＳ１１０）。これにより、図４に示すように、酸化膜は、ゲート電極１２の側壁部分にのみ残され、サイドウォール２２が形成される。また、絶縁膜２０も同時にエッチングされ、ゲート電極１２およびサイドウォール２２下方にのみ残される。
【００１９】
次に、図５に示すように、ゲート電極１２表面の一部と、ソース領域４側に露出する基板２の表面とを覆うようにして、ドレイン領域６側に開口するレジストパターン２４を形成する（ステップＳ１１２）。
【００２０】
次に、レジストパターン２４をマスクとして、ドレイン領域６側のサイドウォール２２を除去する（ステップＳ１１４）。更に、図６に示すように、レジストパターン２４と、ゲート電極１２とをマスクとして、ウェットエッチングにより、ドレイン領域６近傍の絶縁膜２０を、ドレイン領域６側の端部直下から、約１７ｎｍ分除去する（ステップＳ１１６）。これにより、ゲート絶縁膜１０のうち、ソース領域４側に配置される低誘電率ゲート絶縁膜１４が形成される。
【００２１】
次に、図７に示すように、絶縁膜２０が除去された部分に、高誘電率ゲート絶縁膜１６を形成する（ステップＳ１１８）。その後、レジストパターン２４及びソース領域４側のサイドウォール２２を除去し（ステップＳ１２０）、図１に示すようなＦＥＴ１００が形成される。
【００２２】
図８は、ＮＦＥＴの高誘電率ゲート絶縁膜の長さと、オン電流、オフ電流との関係を示すグラフである。なお、横軸は、高誘電率ゲート絶縁膜の長さＬであり、縦軸は、電流（Ａ）である。また、■でプロットされている曲線は、オン電流を示し、◆でプロットされている曲線は、オフ電流を示す。尚、ここで、全ゲート長は、５０ｎｍである。
【００２３】
図８に示すように、長さＬが長くなるにつれて、オン電流は、単調に増加する。一方、オフ電流は、最初減少し、長さＬが、全ゲート絶縁膜長の１／３程度付近に、極小値を持ち、それ以上長くなると、増加する。すなわち、高誘電率ゲート絶縁膜が、全ゲート長の１／３程度の長さであるとき、ＮＦＥＴのオン・オフ比は大きくなることがわかる。実施の形態１において説明したＦＥＴ１００は、高誘電率ゲート絶縁膜１６の長さＬ１６が、全ゲート長の１／３程度であるから、ＦＥＴ１００のオン・オフ比も大きいものとなっている。
【００２４】
図９は、オフ電流が極小になるメカニズムを説明するためのグラフである。図９において、縦軸は、基板表面のポテンシャル（Ｖ）を示し、横軸は、ゲート側からの位置を示す。また、Ｘ＝０ｎｍは、ソース領域側の、ゲート電極端部直下の位置を示し、Ｘ＝５０ｎｍは、ドレイン領域側の、ゲート電極端部直下の位置を示す。
また、▲でプロットされている曲線は、ゲート絶縁膜が全て、ＳｉＯ２膜の場合であり、■でプロットされている曲線は、ゲート絶縁膜が全て、高誘電体膜である場合である。また太線で表している曲線は、ドレイン領域側約１７ｎｍが高誘電体膜である、実施の形態１のＦＥＴ１００の場合を示す。
【００２５】
図９に示すように、ＦＥＴ１００の場合、Ｘ＝２１ｎｍ付近で、ポテンシャル障壁が深くなるため、ゲート絶縁膜が全てＳｉＯ２の場合や、全て高誘電体である場合に比べて、オフ電流が減少する。尚、ゲート絶縁膜が全て高誘電体である場合にも、Ｘ＝２１ｎｍ付近でオフ電流が減少する。しかしながら、フラットバンド電圧が負であるため、ゲート電圧＝０の場合には、ソース領域から基板中央付近のポテンシャルは逆に引き上げられる。したがって、ポテンシャル障壁がつぶれてしまい、オフ電流が増加することが考えられる。したがって、オン・オフ比の大きなＦＥＴを得るためには、ドレイン領域側のみに高誘電体膜を用いるのが好ましいことがわかる。
【００２６】
以上説明したように、実施の形態１におけるＦＥＴ１００においては、ドレイン領域６側にのみ、高誘電率ゲート絶縁膜１６を形成する。したがって、オフ電流の増大を抑えつつ、オン電流を大きくすることができ、オン・オフ比の大きなトランジスタを得ることができる。
【００２７】
なお、この実施の形態においては、ｎ型の電界効果トランジスタについて説明したが、この発明はこれに限るものではなく、ｐ型の電界効果トランジスタについても用いることができる。この場合には、ゲート電極の材料を、フラットバンド電圧が正になるような材料とし、ソース・ドレイン領域としてｐ型の不純物を注入する等すればよい。
【００２８】
また、実施の形態１においては、ゲート長５０ｎｍとし、高誘電率ゲート絶縁膜１４の長さを、全ゲート長の１／３程度として説明した。しかし、この発明はこれに限るものではなく、ドレイン領域６側に、高誘電率を有する膜が形成され、ゲート領域４側に低誘電率を有する膜が形成されているものであればよい。但し、好適には、低誘電率ゲート絶縁膜より、高誘電率ゲート絶縁膜が短い方がよく、より好適には、低誘電率ゲート絶縁膜に対して、高誘電率ゲート絶縁膜の長さが半分、即ち、全ゲート長の１／３程度であると良い。
【００２９】
また、実施の形態１においては、低誘電率ゲート絶縁膜１４として、ＳｉＯ２を用い、高誘電率ゲート絶縁膜１６として、ハフニウムダイオキサイドを用いた。しかし、この発明は、これに限るものではなく、他の低誘電率材料、高誘電率材料を用いるものであってもよい。但し、好適には、ソース領域側に形成する低誘電率膜の誘電率に対して、ドレイン領域側に形成する高誘電率膜の誘電率は、３〜４倍程度あることが好ましい。
【００３０】
また、この発明のＦＥＴは、この実施の形態において説明した各膜の種類や各膜の形成方法などに限るものではない。
【００３１】
実施の形態２．
図１０は、この発明の実施の形態２におけるＦＥＴ１００の製造方法を説明するためのフロー図である。また、図１１〜１７は、ＦＥＴ１００の各製造工程を説明するための断面模式図である。
実施の形態２におけるＦＥＴ１００は、実施の形態１と同様の構造のものであるが、その製造方法においては、実施の形態１において説明したものとは異なる。したがって、以下、図１０〜図１７を用いて、この発明の実施の形態２におけるＦＥＴ１００の製造方法について説明する。
【００３２】
図１１に示すように、まず、基板２表面に絶縁膜３０を形成する（ステップＳ２０２）。その後、絶縁膜３０上に、ゲート電極１２を形成し（ステップＳ２０４）、図１２に示すように、ゲート電極１２をマスクとして、絶縁膜３０をエッチングする（ステップＳ２０６）。更に、ゲート電極１２をマスクとして、ゲート電極の両側に、ヒ素等ｎ型の不純物のドーピングを行い、これにより、ソース領域４及びドレイン領域６を形成する（ステップＳ２０８）。
【００３３】
次に、ゲート電極１２及び基板２上に、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜３２を形成し（ステップＳ２１０）、図１３に示すように、ゲート電極１２の表面が露出するまでＣＭＰによる平坦化を行う（ステップＳ２１２）。その後、図１４に示すように、ＴＥＯＳ膜３２をマスクとして、ゲート電極１２及び絶縁膜３０を除去する（ステップＳ２１４）。
【００３４】
次に、図１５に示すように、基板２の露出した部分に、高誘電体膜３４を形成する（ステップ２１６）。高誘電体膜３４は、後述するが、ソース領域４側の部分が除去されて、高誘電率ゲート絶縁膜１６を構成するものである。
【００３５】
次に、高誘電体膜３４に、イオンビームを斜めに照射して、ソース領域４側の高誘電膜３４を除去する（ステップＳ２１８）。その後、低温オゾン酸化を行い（ステップＳ２２０）、基板２の表面の、高誘電体膜３４が除去された部分に低誘電率の酸化膜である低誘電率ゲート絶縁膜１４を形成する。
その後、通常のダマシン工程（ステップＳ２２２）によりＦＥＴ１００が形成される。
【００３６】
以上説明したように、実施の形態２における製造方法によっても、ドレイン領域６側に高誘電率ゲート絶縁膜１６を形成し、ソース領域４側に、低誘電率ゲート絶縁膜１４を形成することができる。したがって、実施の形態１と同様に、オン・オフ比の大きなＦＥＴを得ることができる。
【００３７】
なお、この実施の形態２においては、高誘電体膜３４を除去する際、イオンビームの照射を用いた。しかし、この発明は、これに限るものではなく、例えば、ドレイン領域６側をレジストで覆い、これをマスクとして、エッチングにより除去するものなど、他の方法により除去するものであってもよい。
【００３８】
また、実施の形態２においては、低誘電率ゲート絶縁膜１４を形成する際、低温オゾン酸化を用いるものについて説明した。これは、高温の処理を行うと、高誘電体膜３４が変質してしまう場合があるためである。しかし、この発明はこれに限るものではなく、高誘電体膜の変質を抑えることができるものであれば、他の方法により、低誘電率のゲート絶縁膜を形成するものであってよい。
その他の部分は、実施の形態１において説明したものと同様であるから説明を省略する。
【００３９】
なお、この発明において、低誘電率領域、高誘電率領域には、それぞれ、例えば、実施の形態１、２の低誘電率ゲート絶縁膜１４、高誘電率ゲート絶縁膜１６が該当する。
【００４０】
また、例えば、実施の形態１において、ステップＳ１０２、Ｓ１０４、Ｓ１０６を実行することにより、それぞれ、この発明の、絶縁膜形成工程、ゲート電極形成工程、ソース・ドレイン領域形成工程が実行される。また、例えば、実施の形態１において、ステップＳ１１２を実行することにより、この発明のパターン形成工程が実行され、例えば、ステップＳ１１６を実行することにより、絶縁膜除去工程が実行され、例えば、ステップＳ１１８を実行することにより、高誘電体膜形成工程が実行される。
【００４１】
また、例えば、実施の形態２において、ステップＳ２０２、Ｓ２０４を実行することにより、それぞれ、この発明の、第一の絶縁膜形成工程、ゲート電極形成工程が実行される。また、例えば、実施の形態２において、ステップＳ２１０、Ｓ２１２、Ｓ２１４を実行することにより、それぞれ、この発明の、ＴＥＯＳ膜形成工程、平坦化工程、除去工程が実行される。また、例えば、ステップＳ２１６、Ｓ２１８、Ｓ２２０を実行することにより、それぞれ、高誘電体膜形成工程、高誘電体膜除去工程、第二の絶縁膜形成工程が実行される。
【００４２】
【発明の効果】
以上説明したように、この発明においては、ゲート絶縁膜の、ソース領域側に配置される部分を低誘電率とし、ドレイン領域側に配置される部分を高誘電率とした。これにより、オン電流の増大を抑えつつ、オフ電流を小さくすることができる。したがって、オン・オフ比の大きな半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態におけるＦＥＴについて説明するための断面模式図である。
【図２】この発明の実施の形態１におけるＦＥＴの製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態１におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図４】この発明の実施の形態１におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図８】ＦＥＴの高誘電率ゲート絶縁膜の長さと、オン、オフ電流との関係を説明するためのグラフ図である。
【図９】ＦＥＴのゲート絶縁膜と、オフ電流との関係を説明するためのグラフ図である。
【図１０】この発明の実施の形態２におけるＦＥＴの製造方法を説明するためのフロー図である。
【図１１】この発明の実施の形態２におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図１２】この発明の実施の形態２におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図１３】この発明の実施の形態２におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図１４】この発明の実施の形態２におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図１５】この発明の実施の形態２におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図１６】この発明の実施の形態２におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【図１７】この発明の実施の形態２におけるＦＥＴの製造工程における状態を説明するための断面模式図である。
【符号の説明】
１００  ＦＥＴ
２  基板
４  ソース領域
６  ドレイン領域
１０  ゲート絶縁膜
１２  ゲート電極
１４  低誘電率ゲート絶縁膜
１６  高誘電率ゲート絶縁膜
２０  絶縁膜
２２  サイドウォール
２４  レジストパターン
３０  絶縁膜
３２  ＴＥＯＳ膜
３４  高誘電体膜
【図１】
2004207517.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2004207517.tif 000013
【図１２】
2004207517.tif 000014
【図１３】
2004207517.tif 000015
【図１４】
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【図１５】
2004207517.tif 000017
【図１６】
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【図１７】
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