(57)【要約】      （修正有）【課題】より信頼性のある動作の具現が可能であると同時に小型モジュールに適用可能な平板表示装置を提供する。【解決手段】ＤＣ電圧を供給するＤＣ／ＤＣコンバーターと、ゲート制御信号とデータ制御信号を出力するタイミングコントローラーコントローラと、タイミングコントローラから出力されるゲート制御信号とデータ制御信号を各々レベルシフトする第１レベルシフターと、第１レベルシフターによってレベルシフトされたゲート制御信号とデータ制御信号を各々レベルシフトする第２レベルシフターと、相互に交差する複数のゲートライン及び複数のデータラインと、第２レベルシフターによってレベルシフトされたゲート制御信号によって走査信号を出力するゲートドライバーと、第２レベルシフターによってレベルシフトされたデータ制御信号によって階調電圧を出力するデータドライバーを備える。【選択図】  図６
2004212932.tif 000002
【特許請求の範囲】
【請求項１】
回路部とディスプレーパネルを有する平板表示装置であって、
ＤＣ電圧を供給するＤＣ／ＤＣコンバーターと、
前記ＤＣ／ＤＣコンバーターと連結してゲート制御信号とデータ制御信号を出力するタイミングコントローラと、
前記回路部に構成され、前記タイミングコントローラから出力されるゲート制御信号とデータ制御信号を各々レベルシフトする第１レベルシフターと、
前記ディスプレーパネルに構成され、前記第１レベルシフターによってレベルシフトされたゲート制御信号とデータ制御信号を各々レベルシフトする第２レベルシフターと、
相互に交差する複数のゲートライン及び複数のデータラインと、
前記複数のゲートラインそれぞれの一端に連結され、前記第２レベルシフターによってレベルシフトされたゲート制御信号によって走査信号を出力するゲートドライバーと、
前記複数のデータラインそれぞれの一端に連結され、前記第２レベルシフターによってレベルシフトされたデータ制御信号によって階調電圧を出力するデータドライバーとを含むことを特徴とする平板表示装置。
【請求項２】
前記ゲート制御信号は、タイミング同期信号を含み、前記データ制御信号はＲＧＢデータを含むことを特徴とする請求項１に記載の平板表示装置。
【請求項３】
前記ゲートドライバーとデータドライバーは、各々ゲートシフトレジスターとデータシフトレジスターを含むことを特徴とする請求項１に記載の平板表示装置。
【請求項４】
前記ゲート制御信号とデータ制御信号は、各々ゲートクロックとソースパルスクロックを含み、前記ゲートクロックとソースパルスクロックは前記第１レベルシフターによってレベルシフトされて約１０Ｖより小さい第１電圧スイングを有し、前記レベルシフトされたゲートクロックとソースパルスクロックは第２レベルシフターによってレベルシフトされて約１０Ｖより大きい第２電圧スイングを有することを特徴とする請求項１に記載の平板表示装置。
【請求項５】
前記第２レベルシフターは、前記ゲートクロックをレベルシフトするゲートレベルシフターと、前記ソースパルスクロックをレベルシフトするデータレベルシフターを含むことを特徴とする請求項４に記載の平板表示装置。
【請求項６】
前記ゲートレベルシフターは、前記ゲートクロックと同一な波形を有し、約１０Ｖより大きい第２電圧スイングを有する第１パルスを出力し、前記第１パルスは約１０Ｖより大きい電圧差を有し、前記ＤＣ／ＤＣコンバーターから伝えられる第１ＤＣ電圧及び第２ＤＣ電圧と、前記レベルシフトされたゲートクロックと、前記ゲートクロックと逆波形を有する第１クロックによって生成されることを特徴とする請求項５に記載の平板表示装置。
【請求項７】
前記ゲートレベルシフターは、
前記第１ＤＣ電圧が入力される第１ゲート電極、第１ソース電極と前記第１ＤＣ電圧が入力される第１ドレイン電極を有する第１薄膜トランジスタと、
前記ゲートクロックが入力される第２ゲート電極、第２ソース電極と前記第１ソース電極と連結する第２ドレイン電極を有する第２薄膜トランジスタと、
第１ノードを通じて前記第２ソース電極に連結する第３ゲート電極、第３ソース電極と前記第１ソース電極及び第２ドレイン電極に連結する第３ドレイン電極を有する第３薄膜トランジスタと、
第２ノードを通じて前記第３ソース電極と連結する第４ゲート電極、第４ソース電極と前記第１ＤＣ電圧が入力される第４ドレイン電極を有する第４薄膜トランジスタと、
前記第１クロックが入力される第５ゲート電極、第５ソース電極と前記第１ノードに連結する第５ドレイン電極を有する第５薄膜トランジスタと、
前記第１クロックが入力される第６ゲート電極、第６ソース電極と前記第５ソース電極に連結する第６ドレイン電極を有する第６薄膜トランジスタと、
前記第１クロックが入力される第７ゲート電極、前記第６ソース電極と連結して前記第２ＤＣ電圧が入力される第７ソース電極と前記ゲートレベルシフターの出力端子の役割をする第３ノードを通して前記第４ソース電極と連結する第７ドレイン電極を有する第７薄膜トランジスタと、
前記第１ノード及び第２ノード間に介在される第１キャパシターと、
前記第２ノード及び第３ノード間に介在される第２キャパシターとを含むことを特徴とする請求項６に記載の平板表示装置。
【請求項８】
前記第１ＤＣ電圧及び第２ＤＣ電圧は、各々約−８Ｖ及び約１０Ｖであることを特徴とする請求項７に記載の平板表示装置。
【請求項９】
前記第１薄膜トランジスタないし第７薄膜トランジスタは、ｎ型多結晶シリコンからなることを特徴とする請求項８に記載の平板表示装置。
【請求項１０】
前記第１薄膜トランジスタないし第７薄膜トランジスタは、ｐ型多結晶シリコンからなることを特徴とする請求項８に記載の平板表示装置。
【請求項１１】
前記ゲートレベルシフターは、前記レベルシフトされたゲートクロックを前記第１クロックにインバーティングする第１インバータを含むことを特徴とする請求項６に記載の平板表示装置。
【請求項１２】
前記データレベルシフターは、前記ソースパルスクロックと同一な波形を有して約１０Ｖより大きい第２電圧スイングを有する第２パルスを出力して、前記第２パルスは約１０Ｖより大きい電圧差を有して前記ＤＣ／ＤＣコンバーターから伝えられる第１ＤＣ電圧及び第２ＤＣ電圧と、前記レベルシフトされたソースパルスクロックと、前記ソースパルスクロックと逆波形を有する第２クロックによって生成されることを特徴とする請求項５に記載の平板表示装置。
【請求項１３】
前記データレベルシフターは、
前記第１ＤＣ電圧が入力される第１ゲート電極、第１ソース電極と前記第１ＤＣ電圧が入力される第１ドレイン電極を有する第１薄膜トランジスタと、
前記ソースパルスクロックが入力される第２ゲート電極、第２ソース電極と前記第１ソース電極と連結する第２ドレイン電極を有する第２薄膜トランジスタと、
第１ノードを通じて前記第２ソース電極に連結する第３ゲート電極、第３ソース電極と前記第１ソース電極及び第２ドレイン電極に連結する第３ドレイン電極を有する第３薄膜トランジスタと、
第２ノードを通じて前記第３ソース電極と連結する第４ゲート電極、第４ソース電極と前記第１ＤＣ電圧が入力される第４ドレイン電極を有する第４薄膜トランジスタと、
前記第２クロックが入力される第５ゲート電極、第５ソース電極と前記第１ノードに連結する第５ドレイン電極を有する第５薄膜トランジスタと、
前記第２クロックが入力される第６ゲート電極、第６ソース電極と前記第５ソース電極に連結する第６ドレイン電極を有する第６薄膜トランジスタと、
前記第２クロックが入力される第７ゲート電極、前記第６ソース電極と連結して前記第２ＤＣ電圧が入力される第７ソース電極と前記ゲートレベルシフターの出力端子の役割をする第３ノードを通して前記第４ソース電極と連結する第７ドレイン電極を有する第７薄膜トランジスタと、
前記第１ノード及び第２ノード間に介在される第１キャパシターと、
前記第２ノード及び第３ノード間に介在される第２キャパシターとを含むことを特徴とする請求項１２に記載の平板表示装置。
【請求項１４】
前記第１ＤＣ電圧及び第２ＤＣ電圧は、各々約−８Ｖ及び約１０Ｖであることを特徴とする請求項１３に記載の平板表示装置。
【請求項１５】
前記第１薄膜トランジスタないし第７薄膜トランジスタは、ｎ型多結晶シリコンからなることを特徴とする請求項１４に記載の平板表示装置。
【請求項１６】
前記第１薄膜トランジスタないし第７薄膜トランジスタは、ｐ型多結晶シリコンからなることを特徴とする請求項１４に記載の平板表示装置。
【請求項１７】
前記データレベルシフターは、前記レベルシフトされたソースパルスクロックを前記第２クロックにインバーティングする第２インバータを含むことを特徴とする請求項１２に記載の平板表示装置。
【請求項１８】
前記タイミングコントローラと第１レベルシフターは、一つの半導体チップに形成されることを特徴とする請求項１に記載の平板表示装置。
【請求項１９】
前記ＤＣ／ＤＣコンバーターは、プリント回路基板（ＰＣＢ）上に形成されて、前記タイミングコントローラと第１レベルシフターは前記プリント回路基板と前記ディスプレーパネルを連結する軟性回路基板（ＦＰＣ）上に形成されることを特徴とする請求項１に記載の平板表示装置。
【請求項２０】
前記ＤＣ／ＤＣコンバーターと連結するゲート駆動電圧発生部と階調電圧発生部を含むことを特徴とする請求項１に記載の平板表示装置。
【請求項２１】
回路部とディスプレーパネルを有する平板表示装置であって、
ＤＣ電圧を供給するＤＣ／ＤＣコンバーターと、
前記ＤＣ／ＤＣコンバーターと連結してゲート制御信号、データ制御信号と多重化クロックを出力するタイミングコントローラと、
前記回路部に構成され、前記タイミングコントローラから出力されるゲート制御信号と多重化クロックを各々レベルシフトする第１レベルシフターと、
前記データ制御信号によって階調電圧を出力するデータドライバーと、
前記ディスプレーパネルに構成され、前記第１レベルシフターによってレベルシフトされたゲート制御信号と多重化信号を各々レベルシフトする第２レベルシフターと、
相互に交差する複数のゲートライン及び複数のデータラインと、
前記複数のゲートラインそれぞれの一端に連結され、前記第２レベルシフターによってレベルシフトされたゲート制御信号によって走査信号を出力するゲートドライバーと、
前記データドライバーと複数のデータラインそれぞれの一端に連結され、前記第２レベルシフターによってレベルシフトされた多重化クロックによって前記データドライバーから伝えられた階調電圧を出力する多重化装置とを含むことを特徴とする平板表示装置。
【請求項２２】
前記ゲート制御信号は、タイミング同期信号を含み、前記データ制御信号はＲＧＢデータを含むことを特徴とする請求項２１に記載の平板表示装置。
【請求項２３】
前記ゲートドライバーとデータドライバーは、各々ゲートシフトレジスターとデータシフトレジスターを含むことを特徴とする請求項２１に記載の平板表示装置。
【請求項２４】
前記ゲート制御信号とデータ制御信号は、各々ゲートクロックとソースパルスクロックを含み、前記ゲートクロックとソースパルスクロックは前記第１レベルシフターによってレベルシフトされて約１０Ｖより小さい第１電圧スイングを有し、前記レベルシフトされたゲートクロックとソースパルスクロックは第２レベルシフターによってレベルシフトされて約１０Ｖより大きい第２電圧スイングを有することを特徴とする請求項２１に記載の平板表示装置。
【請求項２５】
前記第２レベルシフターは、前記ゲートクロックをレベルシフトするゲートレベルシフターと、前記多重化クロックをレベルシフトする多重化レベルシフターを含むことを特徴とする請求項２４に記載の平板表示装置。
【請求項２６】
前記ゲートレベルシフターは、前記ゲートクロックと同一な波形を有し、約１０Ｖより大きい第２電圧スイングを有する第１パルスを出力し、前記第１パルスは約１０Ｖより大きい電圧差を有し、前記ＤＣ／ＤＣコンバーターから伝えられる第１ＤＣ電圧及び第２ＤＣ電圧と、前記レベルシフトされたゲートクロックと、前記ゲートクロックと逆波形を有する第１クロックによって生成されることを特徴とする請求項２５に記載の平板表示装置。
【請求項２７】
前記ゲートレベルシフターは、
前記第１ＤＣ電圧が入力される第１ゲート電極、第１ソース電極と前記第１ＤＣ電圧が入力される第１ドレイン電極を有する第１薄膜トランジスタと、
前記ゲートクロックが入力される第２ゲート電極、第２ソース電極と前記第１ソース電極と連結する第２ドレイン電極を有する第２薄膜トランジスタと、
第１ノードを通じて前記第２ソース電極に連結する第３ゲート電極、第３ソース電極と前記第１ソース電極及び第２ドレイン電極に連結する第３ドレイン電極を有する第３薄膜トランジスタと、
第２ノードを通じて前記第３ソース電極と連結する第４ゲート電極、第４ソース電極と前記第１ＤＣ電圧が入力される第４ドレイン電極を有する第４薄膜トランジスタと、
前記第１クロックが入力される第５ゲート電極、第５ソース電極と前記第１ノードに連結する第５ドレイン電極を有する第５薄膜トランジスタと、
前記第１クロックが入力される第６ゲート電極、第６ソース電極と前記第５ソース電極に連結する第６ドレイン電極を有する第６薄膜トランジスタと、
前記第１クロックが入力される第７ゲート電極、前記第６ソース電極と連結して前記第２ＤＣ電圧が入力される第７ソース電極と前記ゲートレベルシフターの出力端子の役割をする第３ノードを通して前記第４ソース電極と連結する第７ドレイン電極を有する第７薄膜トランジスタと、
前記第１ノード及び第２ノード間に介在される第１キャパシターと、
前記第２ノード及び第３ノード間に介在される第２キャパシターとを含むことを特徴とする請求項２６に記載の平板表示装置。
【請求項２８】
前記第１ＤＣ電圧及び第２ＤＣ電圧は、各々約−８Ｖ及び約１０Ｖであることを特徴とする請求項２７に記載の平板表示装置。
【請求項２９】
前記第１薄膜トランジスタないし第７薄膜トランジスタは、ｎ型多結晶シリコンからなることを特徴とする請求項２８に記載の平板表示装置。
【請求項３０】
前記第１薄膜トランジスタないし第７薄膜トランジスタは、ｐ型多結晶シリコンからなることを特徴とする請求項２８に記載の平板表示装置。
【請求項３１】
前記ゲートレベルシフターは、前記レベルシフトされたゲートクロックを前記第１クロックにインバーティングする第１インバータを含むことを特徴とする請求項２６に記載の平板表示装置。
【請求項３２】
前記多重化レベルシフターは、前記多重化クロックと同一な波形を有し、約１０Ｖより大きい第２電圧スイングを有する第２パルスを出力し、前記第２パルスは約１０Ｖより大きい電圧差を有して前記ＤＣ／ＤＣコンバーターから伝えられる第１ＤＣ電圧及び第２ＤＣ電圧と、前記レベルシフトされた多重化クロックと、前記多重化クロックと逆波形を有する第２クロックによって生成されることを特徴とする請求項２５に記載の平板表示装置。
【請求項３３】
前記多重化レベルシフターは、
前記第１ＤＣ電圧が入力される第１ゲート電極、第１ソース電極と前記第１ＤＣ電圧が入力される第１ドレイン電極を有する第１薄膜トランジスタと、
前記多重化クロックが入力される第２ゲート電極、第２ソース電極と前記第１ソース電極と連結する第２ドレイン電極を有する第２薄膜トランジスタと、
第１ノードを通じて前記第２ソース電極に連結する第３ゲート電極、第３ソース電極と前記第１ソース電極及び第２ドレイン電極に連結する第３ドレイン電極を有する第３薄膜トランジスタと、
第２ノードを通じて前記第３ソース電極と連結する第４ゲート電極、第４ソース電極と前記第１ＤＣ電圧が入力される第４ドレイン電極を有する第４薄膜トランジスタと、
前記第２クロックが入力される第５ゲート電極、第５ソース電極と前記第１ノードに連結する第５ドレイン電極を有する第５薄膜トランジスタと、
前記第２クロックが入力される第６ゲート電極、第６ソース電極と前記第５ソース電極に連結する第６ドレイン電極を有する第６薄膜トランジスタと、
前記第２クロックが入力される第７ゲート電極、前記第６ソース電極と連結して前記第２ＤＣ電圧が入力される第７ソース電極と前記ゲートレベルシフターの出力端子の役割をする第３ノードを通して前記第４ソース電極と連結する第７ドレイン電極を有する第７薄膜トランジスタと、
前記第１ノード及び第２ノード間に介在される第１キャパシターと、
前記第２ノード及び第３ノード間に介在される第２キャパシターとを含むことを特徴とする請求項３２に記載の平板表示装置。
【請求項３４】
前記第１ＤＣ電圧及び第２ＤＣ電圧は、各々約−８Ｖ及び約１０Ｖであることを特徴とする請求項３３に記載の平板表示装置。
【請求項３５】
前記第１薄膜トランジスタないし第７薄膜トランジスタは、ｎ型多結晶シリコンからなることを特徴とする請求項３４に記載の平板表示装置。
【請求項３６】
前記第１薄膜トランジスタないし第７薄膜トランジスタは、ｐ型多結晶シリコンからなることを特徴とする請求項３４に記載の平板表示装置。
【請求項３７】
前記多重化レベルシフターは、前記レベルシフトされた多重化クロックを前記第２クロックにインバーティングする第２インバータを含むことを特徴とする請求項３２に記載の平板表示装置。
【請求項３８】
前記タイミングコントローラ、第１レベルシフターとデータドライバーは一つの半導体チップに形成されることを特徴とする請求項２１に記載の平板表示装置。
【請求項３９】
前記ＤＣ／ＤＣコンバーターは、プリント回路基板（ＰＣＢ）上に形成されて、前記タイミングコントローラ、第１レベルシフターとデータドライバーは前記プリント回路基板と前記ディスプレーパネルを連結する軟性回路基板（ＦＰＣ）上に形成されることを特徴とする請求項２１に記載の平板表示装置。
【請求項４０】
前記ＤＣ／ＤＣコンバーターと連結するゲート駆動電圧発生部と階調電圧発生部をさらに含むことを特徴とする請求項２１に記載の平板表示装置。
【請求項４１】
陽と陰の電力ソースと陽と陰の入力多重化クロックによって駆動される平板表示装置のゲートレベルシフターにおいて、
前記陽の入力多重化クロックと陰の電力ソースの入力を受けて、第１出力電圧を出力する第１スイッチング部と、
前記陰の入力多重化クロックと陽の電力ソースの入力を受けて、第２出力電圧を出力する第２スイッチング部と、
前記第１出力電圧の入力を受けて、第３出力電圧を出力する第３スイッチング部と、
前記第３出力電圧の入力を受けて、陰の電力ソースと実質的に同一であってその絶対値が前記第３出力電圧の絶対値より小さい第４出力電圧を出力する第４スイッチング部とを含むことを特徴とするゲートレベルシフター。
【請求項４２】
陽と陰の電力ソースと陽と陰の入力多重化クロックによって駆動される平板表示装置のゲートレベルシフターの駆動方法において、
第１スイッチング部において前記陽の入力多重化クロックと陰の電力ソースの入力を受けて、第１出力電圧を出力する段階と、
第２スイッチング部において前記陰の入力多重化クロックと陽の電力ソースの入力を受けて、第２出力電圧を出力する段階と、
第３スイッチング部において前記第１出力電圧の入力を受けて、第３出力電圧を出力する段階と、
第４スイッチング部において前記第３出力電圧の入力を受けて、陰の電力ソースと実質的に同一であってその絶対値が前記第３出力電圧の絶対値より小さい第４出力電圧を出力する段階とを含むことを特徴とするゲートレベルシフターの駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は平板表示装置に係り、さらに詳細には小型モジュール用液晶表示装置または有機電界発光素子及びこれの駆動のための回路部に関する。
【０００２】
現在テレビやモニターのようなディスプレー装置には陰極線管（ＣＲＴ）が主に用いられているが、これは重さと体積が大きくて駆動電圧が高いという短所を有している。
【０００３】
ここに軽量化、低消費電力化などの優秀な特性を有する平板表示装置の必要性が求められ、液晶表示装置（ＬＣＤ）または電界発光素子（ＥＬＤ）などが開発された。
【０００４】
【従来の技術】
一般に、液晶表示装置は、アレイ及びカラーフィルター基板間に介在された液晶層の光学的異方性を利用した屈折率差によって画像を表示する非発光素子である。反面、電界発光素子は蛍光体に一定以上の電界を印加すれば光が発生する電界発光（ＥＬ）現象を利用した表示素子であって、キャリア等の励起を起こすソースによって無機電界発光素子または有機電界発光素子に区分することができる。また、天然色の表示及び動画映像表現に有利であって、視野角の制限がなく、高い輝度と低い動作電圧特性を有する有機電界発光素子が広く利用されている。以下本明細書において電界発光素子とは有機電界発光素子を意味する。
【０００５】
一方、これら液晶表示装置または有機電界発光素子などの平板表示装置は、共通に外部の駆動システムから伝えられるＲＧＢデータ及び各種制御信号を適切な電気的信号に変換する回路部と、これを通じて使用者に画像を表示する表示パネルを含む。
【０００６】
特に近年になって複数の画素をマトリックス形態で配列して、各画素にスイッチング素子として薄膜トランジスタを用いるアクティブマトリックス方式の表示パネルが広く利用されている。図１は一般的なアクティブマトリックス表示パネル１０及びこれと連結した回路部の概略的なブロック図である。
【０００７】
まず一般的な表示パネル１０は、相互に対向する上、下部基板と、これらの間に縦横に配列されてマトリックス形態の画素Ｐを定義する複数の平行したゲートライン１４及びデータライン１８を含む。
【０００８】
この時前記表示パネルが液晶表示装置用液晶パネルの場合、各画素Ｐの構成は図２Ａに示したようにスイッチング薄膜トランジスタＴＳと、液晶キャパシターＣＬＣと、ストレージキャパシターＣＳＴを含む。この時液晶キャパシターＣＬＣは液晶を挟んで相互に対向する画素電極と共通電極を含んで、スイッチング薄膜トランジスタＴＳはゲートライン１４に連結されるゲート電極と、データライン１８に連結されるドレイン電極と、画素電極と連結されるソース電極と、電荷または正孔の移動通路であるアクティブチャネル層及びオーミックコンタクト層を含む。そして画素設計による寄生容量を解決するためにストレージキャパシターＣＳＴが備わって液晶キャパシターＣＬＣと並列連結することができる。
【０００９】
そして前記表示パネルが有機電界発光素子用有機パネルの場合、各画素Ｐの構成は図２Ｂに示したようにスイッチング薄膜トランジスタＴＳと、ドライビング薄膜トランジスタＴＤと、発光ダイオードＤと、ストレージキャパシターＣＳＴを含む。この時発光ダイオードＤは有機発光層を挟んで相互に対向するアノードとカソードを含んでおり、スイッチング薄膜トランジスタＴＳはゲートライン１４に連結されるゲート電極と、データラインに連結するドレイン電極と、ドライビング薄膜トランジスタＴＤのゲート電極と連結するソース電極と、アクティブチャネル層及びオーミックコンタクト層を含む。そしてドライビング薄膜トランジスタは発光ダイオードＤのアノード電極に連結するソース電極と、パワーラインに連結するドレイン電極と、アクティブチャネル層及びオーミックコンタクト層を含む。そしてストレージキャパシターＣＳＴはドライビング薄膜トランジスタＴＤのゲート電極及びドレイン電極と連結することができる。
【００１０】
再び図１を参照すれば、回路部は外部の駆動システム（図示せず）から伝えられたＲＧＢデータ及び各種制御信号を処理して表示パネル１０に供給する部分であって、タイミングコントローラ３２と、レベルシフター３４と、電圧供給部３６と、ゲートドライバー１２と、データドライバー１６を含む。
【００１１】
一方、前述したスイッチング薄膜トランジスタＴＳ及びドライビング薄膜トランジスタＴＤのアクティブチャネル層の材質としてポリシリコン（ｐｏｌｙ−Ｓｉ）を用いる場合、回路部の一部を表示パネル１０内に形成できる。
【００１２】
ここに示したように、ゲートドライバー１２は表示パネル１０内の一側縁から複数のゲートライン１４を連結するように配置されて、データドライバー１６はこれと隣接した縁から複数のデータライン１８を連結するように配置されることができる。
【００１３】
そしてタイミングコントローラ３２は、外部の駆動システムから伝えられたＲＧＢデータ及び各種制御信号を処理してゲート制御信号とデータ制御信号を出力する部分である。この時制御信号にはタイミング同期信号としてフレーム区別信号である垂直同期信号Ｖｓｙｎｃと、ライン区別信号である水平同期信号Ｈｓｙｎｃと、データが入る時点を表示するデータイネーブル信号ＤＥと、メーンクロックＭＣＬＫなどを含む。
【００１４】
ここにタイミングコントローラ３２は、ＲＧＢデータを再配置してタイミング同期信号に対応して表示パネルを駆動するためのデータ制御信号すなわち、ＲＧＢデジタルデータＲ（０、Ｎ）、Ｇ（０、Ｎ）、Ｂ（０、Ｎ）と、水平同期信号Ｈｓｙｎｃと、データドライバー１６にＲＧＢデジタルデータの入力開始を命令する水平ライン開始信号ＨＳＴと、データドライバー１６内のデータシフトのためのソースパルスクロックＨＣＬＫなどをデータドライバー１６に出力する。
【００１５】
またタイミングコントローラ３２は、ゲート制御信号すなわち、垂直同期信号Ｖｓｙｎｃと、ゲートドライバー１２にゲートオン信号の入力開始を命令する垂直ライン開始信号ＶＳＴと、ゲートオン信号をそれぞれのゲートライン１４に順次的に入力するためのゲートクロックＶＣＬＫなどをゲートドライバー１２に出力する。
【００１６】
そして電圧供給部３６は、ゲート駆動電圧発生部３６ａと、ＤＣ／ＤＣコンバーター３６ｂと、階調電圧発生部３６ｃなどを含むので、このうちゲート駆動電圧発生部３６ａはゲートオン信号を作るためのゲートオン電圧Ｖｏｎと、ゲートオフ（ｏｆｆ）信号を作るためのゲートオフ電圧Ｖｏｆｆをゲートドライバー１２に出力する。そしてＤＣ／ＤＣコンバーター３６ｂは表示パネル１０及び回路部の各要素を駆動させることができるＤＣ電圧を変調出力し、階調電圧発生部３６ｃは外部から伝えられる階調基準電圧を通じてＲＧＢデータビット数によって適合した階調電圧を発生させてデータドライバー１６に出力する。
【００１７】
またデータドライバー１６にはデータシフトレジスター（図示せず）が含まれて水平同期信号Ｈｓｙｎｃ及び水平ライン開始信号ＨＳＴをソースパルスクロックＨＣＬＫによりシフトさせラッチクロックを生成して、このラッチクロックによってＲＧＢデジタルデータをデータライン１６ごとにサンプリングして適切な階調電圧を選択する。
【００１８】
そしてゲートドライバー１２にはゲートシフトレジスター（図示せず）が含まれて垂直同期信号Ｖｓｙｎｃ及び垂直ライン開始信号ＶＳＴをゲートクロックＶＣＬＫによりシフトさせゲートライン１４に順次的にイネーブルされるようにすることによって、ゲート駆動電圧発生部３６ａから伝えられた電圧Ｖｏｎ、Ｖｏｆｆを走査出力する。
【００１９】
したがって各画素のスイッチング薄膜トランジスタＴＳは、走査信号により階調電圧を液晶キャパシターＣＬＣまたは発光ダイオードＤに接続するスイッチの役割をする。
【００２０】
一方、以上の説明において、図示されなかったが、データシフトレジスター及びゲートシフトレジスター内には各々ポリシリコンのシフトレジスター薄膜トランジスタが複数含まれるが、これらに入力されるソースパルスクロックＨＣＬＫとゲートクロックＶＣＬＫは少なくとも１０Ｖｐ−ｐより大きい電圧スイングを要求する。
【００２１】
すなわち、ポリシリコンを用いて表示パネル１０内に実装されるシフトレジスター薄膜トランジスタは、１０Ｖｐ−ｐより大きい電圧スイングクロックを通じて信頼性のある動作ができる反面、タイミングコントローラ３２から出力されるクロックの電圧スイングは３．３Ｖｐ−ｐ程度にとどまる。
【００２２】
したがって回路部にはレベルシフター３４が含まれて、これら電圧スイングを少なくとも１０Ｖｐ−ｐより大きくレベルシフトする。
【００２３】
一方、このように３．３Ｖｐ−ｐ程度のクロック電圧スイングを少なくとも１０Ｖｐ−ｐより大きくシフトするレベルシフター３４は、通常半導体ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＩＣ）で具現されることが一般的であって、もしもこのレベルシフター３４を表示パネル１０内に実装する場合、言い換えればポリシリコン薄膜トランジスタを用いる場合目的とする電荷移動度の具現がむずかしい。
【００２４】
また半導体ＩＣで具現するとしても、現在としては１０Ｖ以上の相異なった電圧レベルを有するレベルシフター３４を他の要素と統合して単一チップで具現するのが難しくて、ここに別途のレベルシフターチップが備わらなければならない。
【００２５】
したがってレベルシフター３４は、表示パネル１０、外部に備わるプリント配線基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢ  ４０）に装着されて、このプリント配線基板４０は軟性回路基板（Ｆｌｅｘｉｂｌｅ−Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：Ｆ−ＰＣＢ  ５０）等を通して表示パネル１０と連結することが一般的である。
【００２６】
この時タイミングコントローラ３２が表示パネル１０内に実装されることを予想できるが、この場合駆動信頼性が落ちることはもちろん、各種クロックが表示パネル１０内から外部に出てレベルシフター３４からシフトされた後再び表示パネル１０に入らなければならないので設計が複雑になる。
【００２７】
一方、前述した内容と相異なり、表示パネル１０内にデータドライバー１６の代わりに多重化装置（Ｍｕｘ）が実装される構造が可能である。
【００２８】
図３は、これの概略的な構成を示したブロック回路図であって、図１と同一の役割をする要素に対しては同一符号を付与し、また重複する説明は省略する。
【００２９】
多重化装置（ＭＵＸ）とは、いくつかのデータストリームを一つの信号に混合したりまたはこの反対の役割をする多重化機器（  ｍｕｌｔｉｐｌｅｘｏｒ  ）であって、特に図面上には入力対出力が１：３である多重化装置６０が図示されている。
【００３０】
このように多重化装置６０が含まれた表示パネル１０と前述した図１を比較する場合、表示パネル１０内にデータドライバー１６の代わりに多重化装置６０が実装されて複数のデータライン１８を出力端として有して、データドライバー１６が表示パネル１０外部から複数の入力端６２を通じて多重化装置６０と連結される。またタイミングコントローラ３２から出力される信号には多重化装置６０の駆動のための多重化クロックが含まれる。
【００３１】
この時データドライバー１６は、半導体ＩＣで具現されることができるが、タイミングコントローラ３２と、レベルシフター３４と、電圧供給部３６は別途のプリント配線基板４０上に配置されて、このプリント配線基板４０はデータドライバー１６が搭載された軟性回路基板５０を媒介にして表示パネル１０と連結することができる。
【００３２】
一方、表示パネル１０内に実装される多重化装置６０には複数の多重化薄膜トランジスタが含まれるが、図４は一般的な多重化装置６０の一例を概略的に示した回路図の一部であって、図５は１フレーム期間の多重化クロックを時間によって表示したグラフである。この時多重化装置６０内に含まれる複数の多重化薄膜トランジスタは説明の便宜上一例としてＰＭＯＳ単一チャネルを想定する。
【００３３】
以下これら図面と、前述した図３を参照しながら説明する。先に前提にしたように入力対出力が１：３の多重化装置６０の場合に、入力端６２のうち一つは三個単位の多重化薄膜トランジスタ６４のソース電極を共有し、これら多重化薄膜トランジスタ６４のドレイン電極は各々データライン１８に連結する。また三個単位の多重化薄膜トランジスタ６４のゲート電極には各々多重化クロックΦ１、Φ２、Φ３が順次的に入力される。
【００３４】
ここに入力端６２のうち、一つが出力する階調電圧をＤａと称すれば、これはＴａ−１、Ｔａ−２、Ｔａ−３の三個単位の多重化薄膜トランジスタのソース電極を共有し、このうちＴａ−１の多重化薄膜トランジスタのゲート電極にはΦ１の多重化クロックが、Ｔａ−２の薄膜トランジスタのゲート電極にはΦ２の多重化クロックが、Ｔａ−３の薄膜トランジスタのゲート電極にはΦ３の多重化クロックが順次的に入力されるものである。またこれらＴａ−１、Ｔａ−２、Ｔａ−３多重化薄膜トランジスタのドレイン電極は各々データラインＬａ−１、Ｌａ−２、Ｌａ−３と連結するが、これはそれぞれの入力端６２が出力する階調電圧Ｄｂ、Ｄｃ．．．にも同一に適用される。
【００３５】
したがって図５のようにＧｎゲートラインに走査信号電圧が入力される期間、Ｄａ、Ｄｂ、Ｄｃは各々多重化クロックΦ１によりＬａ−１、Ｌｂ−１、Ｌｃ−１データラインに、多重化クロックΦ２によりＬａ−２、Ｌｂ−２、Ｌｃ−２データラインに、多重化クロックΦ３によりＬａ−３、Ｌｂ−３、Ｌｃ−３データラインに出力される。
【００３６】
これはゲートラインＧｎからＧｍまで順次的に走査信号電圧がスキャンされる期間反復されて、これで１フレーム（ｆｒａｍｅ）の画像を表示する。
【００３７】
この多重化装置６０を表示パネル１０内に実装する場合、データドライバー１６を構成する半導体ＩＣの数及び入力端６２の数を減らすことができる。
【００３８】
この時多重化クロックΦ１、Φ２、Φ３は、各々タイミングコントローラ３２から出力することができて、特にタイミングコントローラ３２とデータドライバー１６はすべて表示パネル１０外部に配置されるのでタイミングコントローラ３２からデータドライバー１６に入力される各種信号はシフトされる必要がない。したがって図１と違ってタイミングコントローラ３２は直接データドライバー１６にデータ制御信号を出力する。
【００３９】
反面多重化装置６０もポリシリコンが用いられた複数の多重化薄膜トランジスタ６２を含んで表示パネル１０内に実装されるので、ここに入力される多重化クロックも少なくとも１０Ｖｐ−ｐより大きい電圧スイング、一例として図示したように１８Ｖｐ−ｐ程度が要求されて、したがって最初にタイミングコントローラから出力された多重化クロックはレベルシフター３４を通じて少なくとも１０Ｖｐ−ｐより大きい電圧スイングにシフトしなければならない。
【００４０】
したがってレベルシフター３４は、前述した図１と同様に表示パネル１０内に実装されるのが難しくて、目的する電荷移動度を具現するために表示パネル１０の外部に備わる配線基板５０上に別途の半導体ＩＣで備わることが一般的である。
【００４１】
しかしこの場合表示パネル１０の外部の回路設計が複雑で大型化することが避けられなく、携帯用端末機ＰＤＡやモバイルホンなど小型モジュールに適用するのが難しい短所を有している。すなわち、これら小型モジュールに適用するためにはできるだけ外部回路が単純、小型化されて一つのチップとして構成されることが望ましいが、レベルシフター３４が別途のチップとして区分されるので表示パネル１０外部の回路設計が複雑で大型化されることが避けられないのが実情である。
【００４２】
【発明が解決しようとする課題】
本発明は前記のような問題点を解決するために案出したものであって、さらに信頼性のある動作の具現が可能であると同時に小型モジュールに適用可能な平板表示装置を提供することにその目的がある。
【００４３】
【課題を解決するための手段】
本発明は前記のような目的を達成するために、回路部とディスプレーパネルを有する平板表示装置として、ＤＣ電圧を供給するＤＣ／ＤＣコンバーターと、前記ＤＣ／ＤＣコンバーターと連結してゲート制御信号とデータ制御信号を出力するタイミングコントローラと、前記回路部に構成され、前記タイミングコントローラから出力されるゲート制御信号とデータ制御信号を各々レベルシフトする第１レベルシフターと、前記ディスプレーパネルに構成され、前記第１レベルシフターによってレベルシフトされたゲート制御信号とデータ制御信号を各々レベルシフトする第２レベルシフターと、相互に交差する複数のゲートライン及び複数のデータラインと、前記複数のゲートラインそれぞれの一端に連結され、前記第２レベルシフターによってレベルシフトされたゲート制御信号によって走査信号を出力するゲートドライバーと、前記複数のデータラインそれぞれの一端に連結され、前記第２レベルシフターによってレベルシフトされたデータ制御信号によって階調電圧を出力するデータドライバーを含む平板表示装置を提供する。
【００４４】
前記ゲート制御信号は、タイミング同期信号を含んで、前記データ制御信号はＲＧＢデータを含み、前記ゲートドライバーとデータドライバーは各々ゲートシフトレジスターとデータシフトレジスターを含む。前記ゲート制御信号とデータ制御信号は各々ゲートクロックとソースパルスクロックを含んで、前記ゲートクロックとソースパルスクロックは前記第１レベルシフターによってレベルシフトされて約１０Ｖより小さい第１電圧スイングを有して、前記レベルシフトされたゲートクロックとソースパルスクロックは第２レベルシフターによってレベルシフトされて約１０Ｖより大きい第２電圧スイングを有する。前記第２レベルシフターは前記ゲートクロックをレベルシフトするゲートレベルシフターと、前記ソースパルスクロックをレベルシフトするデータレベルシフターを含み、前記ゲートレベルシフターは前記ゲートクロックと同一な波形を有して約１０Ｖより大きい第２電圧スイングを有する第１パルスを出力して、前記第１パルスは約１０Ｖより大きい電圧差を有して前記ＤＣ／ＤＣコンバーターから伝えられる第１ＤＣ電圧及び第２ＤＣ電圧と、前記レベルシフトされたゲートクロックと、前記ゲートクロックと逆波形を有する第１クロックによって生成される。
【００４５】
前記ゲートレベルシフターは、前記第１ＤＣ電圧が入力される第１ゲート電極、第１ソース電極と前記第１ＤＣ電圧が入力される第１ドレイン電極を有する第１薄膜トランジスタと、前記ゲートクロックが入力される第２ゲート電極、第２ソース電極と前記第１ソース電極と連結される第２ドレイン電極を有する第２薄膜トランジスタと、第１ノードを通じて前記第２ソース電極に連結する第３ゲート電極、第３ソース電極と前記第１ソース電極及び第２ドレイン電極に連結される第３ドレイン電極を有する第３薄膜トランジスタと、第２ノードを通じて前記第３ソース電極と連結される第４ゲート電極、第４ソース電極と前記第１ＤＣ電圧が入力される第４ドレイン電極を有する第４薄膜トランジスタと、前記第１クロックが入力される第５ゲート電極、第５ソース電極と前記第１ノードに連結される第５ドレイン電極を有する第５薄膜トランジスタと、前記第１クロックが入力される第６ゲート電極、第６ソース電極と前記第５ソース電極に連結される第６ドレイン電極を有する第６薄膜トランジスタと、前記第１クロックが入力される第７ゲート電極、前記第６ソース電極と連結して前記第２ＤＣ電圧が入力される第７ソース電極と前記ゲートレベルシフターの出力端子の役割をする第３ノードを通して前記第４ソース電極と連結される第７ドレイン電極を有する第７薄膜トランジスタと、前記第１ノード及び第２ノード間に介在される第１キャパシターと、前記第２ノード及び第３ノード間に介在される第２キャパシターを含む。
【００４６】
前記第１ＤＣ電圧及び第２ＤＣ電圧は、各々約−８Ｖ及び約１０Ｖであって、前記第１薄膜トランジスタないし第７薄膜トランジスタはｎ型またはｐ型多結晶シリコンで構成される。前記ゲートレベルシフターは前記レベルシフトされたゲートクロックを前記第１クロックにインバーティングする第１インバータを含んで、前記データレベルシフターは前記ソースパルスクロックと同一な波形を有して約１０Ｖより大きい第２電圧スイングを有する第２パルスを出力して、前記第２パルスは約１０Ｖより大きい電圧差を有して前記ＤＣ／ＤＣコンバーターから伝えられる第１ＤＣ電圧及び第２ＤＣ電圧と、前記レベルシフトされたソースパルスクロックと、前記ソースパルスクロックと逆波形を有する第２クロックによって生成される。
【００４７】
前記データレベルシフターは、前記第１ＤＣ電圧が入力される第１ゲート電極、第１ソース電極と前記第１ＤＣ電圧が入力される第１ドレイン電極を有する第１薄膜トランジスタと、前記ソースパルスクロックが入力される第２ゲート電極、第２ソース電極と前記第１ソース電極と連結される第２ドレイン電極を有する第２薄膜トランジスタと、第１ノードを通じて前記第２ソース電極に連結される第３ゲート電極、第３ソース電極と前記第１ソース電極及び第２ドレイン電極に連結される第３ドレイン電極を有する第３薄膜トランジスタと、第２ノードを通じて前記第３ソース電極と連結される第４ゲート電極、第４ソース電極と前記第１ＤＣ電圧が入力される第４ドレイン電極を有する第４薄膜トランジスタと、前記第２クロックが入力される第５ゲート電極、第５ソース電極と前記第１ノードに連結される第５ドレイン電極を有する第５薄膜トランジスタと、前記第２クロックが入力される第６ゲート電極、第６ソース電極と前記第５ソース電極に連結される第６ドレイン電極を有する第６薄膜トランジスタと、前記第２クロックが入力される第７ゲート電極、前記第６ソース電極と連結されて前記第２ＤＣ電圧が入力される第７ソース電極と前記ゲートレベルシフターの出力端子の役割をする第３ノードを通して前記第４ソース電極と連結される第７ドレイン電極を有する第７薄膜トランジスタと、前記第１ノード及び第２ノード間に介在される第１キャパシターと、前記第２ノード及び第３ノード間に介在される第２キャパシターを含む。
【００４８】
前記第１ＤＣ電圧及び第２ＤＣ電圧は、各々約−８Ｖ及び約１０Ｖであって、前記第１薄膜トランジスタないし第７薄膜トランジスタはｎ型またはｐ型多結晶シリコンで構成される。前記データレベルシフターは前記レベルシフトされたソースパルスクロックを前記第２クロックにインバーティングする第２インバータを含んで、前記タイミングコントローラと第１レベルシフターは一つの半導体チップに形成され、前記ＤＣ／ＤＣコンバーターはプリント回路基板（ＰＣＢ）上に形成されて、前記タイミングコントローラと第１レベルシフターは前記プリント回路基板と前記ディスプレーパネルを連結する軟性回路基板（ＦＰＣ）上に形成されて、前記ＤＣ／ＤＣコンバーターと連結されるゲート駆動電圧発生部と階調電圧発生部をさらに含むことができる。
【００４９】
一方、本発明は、回路部とディスプレーパネルを有する平板表示装置であって、ＤＣ電圧を供給するＤＣ／ＤＣコンバーターと、前記ＤＣ／ＤＣコンバーターと連結してゲート制御信号、データ制御信号と多重化クロックを出力するタイミングコントローラと、前記回路部に構成され、前記タイミングコントローラから出力されるゲート制御信号と多重化クロックを各々レベルシフトする第１レベルシフターと、前記データ制御信号によって階調電圧を出力するデータドライバーと、前記ディスプレーパネルに構成され、前記第１レベルシフターによってレベルシフトされたゲート制御信号と多重化信号を各々レベルシフトする第２レベルシフターと、相互に交差する複数のゲートライン及び複数のデータラインと、前記複数のゲートラインそれぞれの一端に連結され、前記第２レベルシフターによってレベルシフトされたゲート制御信号によって走査信号を出力するゲートドライバーと、前記データドライバーと複数のデータラインそれぞれの一端に連結され、前記第２レベルシフターによってレベルシフトされた多重化クロックによって前記データドライバーから伝えられた階調電圧を出力する多重化装置を含む平板表示装置を提供する。
【００５０】
前記ゲート制御信号は、タイミング同期信号を含んで、前記データ制御信号はＲＧＢデータを含む。前記ゲートドライバーとデータドライバーは各々ゲートシフトレジスターとデータシフトレジスターを含んで、前記ゲート制御信号とデータ制御信号は各々ゲートクロックとソースパルスクロックを含み、前記ゲートクロックとソースパルスクロックは前記第１レベルシフターによってレベルシフトされて約１０Ｖより小さい第１電圧スイングを有して、前記レベルシフトされたゲートクロックとソースパルスクロックは第２レベルシフターによってレベルシフトされて約１０Ｖより大きい第２電圧スイングを有する。前記第２レベルシフターは前記ゲートクロックをレベルシフトするゲートレベルシフターと、前記多重化クロックをレベルシフトする多重化レベルシフターを含んで、前記ゲートレベルシフターは前記ゲートクロックと同一な波形を有して約１０Ｖより大きい第２電圧スイングを有する第１パルスを出力し、前記第１パルスは約１０Ｖより大きい電圧差を有して前記ＤＣ／ＤＣコンバーターから伝えられる第１ＤＣ電圧及び第２ＤＣ電圧と、前記レベルシフトされたゲートクロックと、前記ゲートクロックと逆波形を有する第１クロックによって生成される。
【００５１】
前記ゲートレベルシフターは、前記第１ＤＣ電圧が入力される第１ゲート電極、第１ソース電極と前記第１ＤＣ電圧が入力される第１ドレイン電極を有する第１薄膜トランジスタと、前記ゲートクロックが入力される第２ゲート電極、第２ソース電極と前記第１ソース電極と連結する第２ドレイン電極を有する第２薄膜トランジスタと、第１ノードを通じて前記第２ソース電極に連結される第３ゲート電極、第３ソース電極と前記第１ソース電極及び第２ドレイン電極に連結される第３ドレイン電極を有する第３薄膜トランジスタと、第２ノードを通じて前記第３ソース電極と連結される第４ゲート電極、第４ソース電極と前記第１ＤＣ電圧が入力される第４ドレイン電極を有する第４薄膜トランジスタと、前記第１クロックが入力される第５ゲート電極、第５ソース電極と前記第１ノードに連結される第５ドレイン電極を有する第５薄膜トランジスタと、前記第１クロックが入力される第６ゲート電極、第６ソース電極と前記第５ソース電極に連結される第６ドレイン電極を有する第６薄膜トランジスタと、前記第１クロックが入力される第７ゲート電極、前記第６ソース電極と連結して前記第２ＤＣ電圧が入力される第７ソース電極と前記ゲートレベルシフターの出力端子の役割をする第３ノードを通して前記第４ソース電極と連結される第７ドレイン電極を有する第７薄膜トランジスタと、前記第１ノード及び第２ノード間に介在される第１キャパシターと、前記第２ノード及び第３ノード間に介在される第２キャパシターを含む。前記第１ＤＣ電圧及び第２ＤＣ電圧は各々約−８Ｖ及び約１０Ｖであって、前記第１薄膜トランジスタないし第７薄膜トランジスタはｎ型またはｐ型多結晶シリコンで構成されて、前記ゲートレベルシフターは前記レベルシフトされたゲートクロックを前記第１クロックにインバーティングする第１インバータを含む。前記多重化レベルシフターは前記多重化クロックと同一な波形を有して約１０Ｖより大きい第２電圧スイングを有する第２パルスを出力して、前記第２パルスは約１０Ｖより大きい電圧差を有して前記ＤＣ／ＤＣコンバーターから伝えられる第１ＤＣ電圧及び第２ＤＣ電圧と、前記レベルシフトされた多重化クロックと、前記多重化クロックと逆波形を有する第２クロックによって生成される。
【００５２】
前記多重化レベルシフターは、前記第１ＤＣ電圧が入力される第１ゲート電極、第１ソース電極と前記第１ＤＣ電圧が入力される第１ドレイン電極を有する第１薄膜トランジスタと、前記多重化クロックが入力される第２ゲート電極、第２ソース電極と前記第１ソース電極と連結する第２ドレイン電極を有する第２薄膜トランジスタと、第１ノードを通じて前記第２ソース電極に連結される第３ゲート電極、第３ソース電極と前記第１ソース電極及び第２ドレイン電極に連結される第３ドレイン電極を有する第３薄膜トランジスタと、第２ノードを通じて前記第３ソース電極と連結される第４ゲート電極、第４ソース電極と前記第１ＤＣ電圧が入力される第４ドレイン電極を有する第４薄膜トランジスタと、前記第２クロックが入力される第５ゲート電極、第５ソース電極と前記第１ノードに連結される第５ドレイン電極を有する第５薄膜トランジスタと、前記第２クロックが入力される第６ゲート電極、第６ソース電極と前記第５ソース電極に連結される第６ドレイン電極を有する第６薄膜トランジスタと、前記第２クロックが入力される第７ゲート電極、前記第６ソース電極と連結して前記第２ＤＣ電圧が入力される第７ソース電極と前記ゲートレベルシフターの出力端子の役割をする第３ノードを通して前記第４ソース電極と連結される第７ドレイン電極を有する第７薄膜トランジスタと、前記第１ノード及び第２ノード間に介在される第１キャパシターと、前記第２ノード及び第３ノード間に介在される第２キャパシターを含む。
【００５３】
前記第１ＤＣ電圧及び第２ＤＣ電圧は、各々約−８Ｖ及び約１０Ｖであって、前記第１薄膜トランジスタないし第７薄膜トランジスタはｎ型またはｐ型多結晶シリコンで構成されて、前記多重化レベルシフターは前記レベルシフトされた多重化クロックを前記第２クロックにインバーティングする第２インバータを含む。前記タイミングコントローラ、第１レベルシフターとデータドライバーは一つの半導体チップに形成されて、前記ＤＣ／ＤＣコンバーターはプリント回路基板（ＰＣＢ）上に形成されて、前記タイミングコントローラ、第１レベルシフターとデータドライバーは前記プリント回路基板と前記ディスプレーパネルを連結する軟性回路基板（ＦＰＣ）上に形成され、前記ＤＣ／ＤＣコンバーターと連結されるゲート駆動電圧発生部と階調電圧発生部をさらに含むことができる。
【００５４】
また、本発明は、陽と陰の電力ソースと陽と陰の入力多重化クロックによって駆動される平板表示装置のゲートレベルシフターにおいて、前記陽の入力多重化クロックと陰の電力ソースの入力を受けて、第１出力電圧を出力する第１スイッチング部と、前記陰の入力多重化クロックと陽の電力ソースの入力を受けて、第２出力電圧を出力する第２スイッチング部と、前記第１出力電圧の入力を受けて、第３出力電圧を出力する第３スイッチング部と、前記第３出力電圧の入力を受けて、陰の電力ソースと実質的に同一であってその絶対値が前記第３出力電圧の絶対値より小さい第４出力電圧を出力する第４スイッチング部を含むゲートレベルシフターを提供する。
【００５５】
また、本発明は、陽と陰の電力ソースと陽と陰の入力多重化クロックによって駆動される平板表示装置のゲートレベルシフターの駆動方法において、第１スイッチング部で前記陽の入力多重化クロックと陰の電力ソースの入力を受けて、第１出力電圧を出力する段階と、第２スイッチング部において前記陰の入力多重化クロックと陽の電力ソースの入力を受けて、第２出力電圧を出力する段階と、第３スイッチング部で前記第１出力電圧の入力を受けて、第３出力電圧を出力する段階と、第４スイッチング部で前記第３出力電圧の入力を受けて、陰の電力ソースと実質的に同一であってその絶対値が前記第３出力電圧の絶対値より小さい第４出力電圧を出力する段階を含むゲートレベルシフターの駆動方法を提供する。
【００５６】
【発明の実施の形態】
以下、本発明に対する実施例が添付された図面を参照しながら詳細に説明する。本発明はポリシリコン薄膜トランジスタを用いる平板表示装置において、タイミングコントローラから出力されるクロックを一次シフトする第１レベルシフターと、これを最終的に２次シフトする第２レベルシフターを提供する。この時第１レベルシフターは表示パネル外部に配置して、第２レベルシフターは表示パネル内部に実装されるので、第１レベルシフターとタイミングコントローラなどが一つのチップに統合されることができるようにして小型モジュールに適用可能な平板表示装置を提供する。
【００５７】
図６は、本発明による平板表示装置の一例であって、データドライバー１１６とゲートドライバー１１２が各々表示パネル１１０に実装された場合を示したブロック図である。
【００５８】
これは一般的な場合と同様に外部の駆動システム（図示せず）から伝えられるＲＧＢデータ及び各種制御信号を適切な電気的信号に処理する回路部と、これを通じて画像をディスプレーする表示パネルとに区分されることができる。
【００５９】
このうち表示パネル１１０は上、下部基板間に複数の平行したゲートライン１１４及びデータライン１１８が縦横にマトリックス形態で複数の画素Ｐを定義する。
この時前記表示パネルが液晶表示装置用液晶パネルの場合、各画素Ｐの構成は図７Ａに示したようにスイッチング薄膜トランジスタＴＳと、液晶キャパシターＣＬＣと、ストレージキャパシターＣＳＴを含む。
【００６０】
この時液晶キャパシターＣＬＣは、液晶を挟んで相互に対向する画素電極と共通電極を含んで、スイッチング薄膜トランジスタＴＳはゲートライン１１４に連結されるゲート電極と、データライン１１８に連結されるドレイン電極と、画素電極と連結されるソース電極と、電荷または正孔の移動通路であるアクティブチャネル層及びオーミックコンタクト層を含む。そして画素設計による寄生容量を解決するためにストレージキャパシターＣＳＴが備わって液晶キャパシターＣＬＣと並列連結することができる。
【００６１】
そして前記表示パネルが有機電界発光素子用有機パネルの場合、各画素Ｐの構成は図７Ｂに示したようにスイッチング薄膜トランジスタＴＳと、ドライビング薄膜トランジスタＴＤと、発光ダイオードＤと、ストレージキャパシターＣＳＴを含む。この時発光ダイオードＤは有機発光層を挟んで相互に対向するアノード電極とカソード電極を含んで、スイッチング薄膜トランジスタＴＳはゲートライン１１４に連結されるゲート電極と、データライン１１８に連結するドレイン電極と、ドライビング薄膜トランジスタＴＤのゲート電極と連結するソース電極と、アクティブチャネル層及びオーミックコンタクト層を含む。そしてドライビング薄膜トランジスタは発光ダイオードＤのアノード電極に連結されるソース電極と、パワーラインに連結されるドレイン電極と、アクティブチャネル層及びオーミックコンタクト層を含む。そしてストレージキャパシターＣＳＴはドライビング薄膜トランジスタＴＤのゲート電極及びドレイン電極と連結できる。
【００６２】
再び図６を参照すれば、複数のゲートライン１１４の一端と連結するゲートドライバー１１２が表示パネル１１０の一縁に配置され、各ゲートライン１１４別にスイッチング薄膜トランジスタＴＳのオン電圧を順次的にスキャニングする走査信号を出力して、複数のデータライン１１８の一端と連結するデータドライバー１１６が、表示パネル１１０に隣接した他の縁に配置され、階調電圧を出力する。したがってそれぞれのスイッチング薄膜トランジスタＴＳは走査信号を通じてオン／オフ制御されて階調電圧を選択された液晶キャパシターＣＬＣまたは発光ダイオードＤに印加するスイッチの役割をする。
【００６３】
また本発明による平板表示装置は、タイミングコントローラ１３２と、電圧供給部１３６を含むが、まずタイミングコントローラ１３２は駆動システムから伝えられるＲＧＢデータ及び各種制御信号を通して、表示パネル１１０を駆動するためのゲート制御信号とデータ制御信号を出力する部分である。この各種制御信号はタイミング同期信号としてフレーム区別信号である垂直同期信号Ｖｓｙｎｃと、ライン区別信号である水平同期信号Ｈｓｙｎｃと、データが入る時点を表示するデータイネーブル信号ＤＥと、メーンクロックＭＣＬＫとを含む。
【００６４】
ここにタイミングコントローラ１３２は、ＲＧＢデータを再配置してタイミング同期信号に対応して表示パネル１０を駆動するためのデータ制御信号すなわち、ＲＧＢデジタルデータＲ（０、Ｎ）、Ｇ（０、Ｎ）、Ｂ（０、Ｎ）と、水平同期信号Ｈｓｙｎｃと、データドライバー１１６にＲＧＢデジタルデータの入力開始を命令する水平ライン開始信号ＨＳＴと、データドライバー１１６内データシフトのためのソースパルスクロックＨＣＬＫなどを、データドライバー１１６に出力する。またゲート制御信号すなわち、垂直同期信号Ｖｓｙｎｃと、ゲートドライバー１１２にゲートオン信号の入力開始を命令する垂直ライン開始信号ＳＴＶと、ゲートオン信号をそれぞれのゲートライン１１４に順次的に入力するためのゲートクロックＶＣＬＫなどを、ゲートドライバー１１２に出力する。
【００６５】
そして電圧供給部１３６は、ゲート駆動電圧発生部１３６ａと、ＤＣ／ＤＣコンバーター１３６ｂと、階調電圧発生部１３６ｃなどを含む。
【００６６】
このうちゲート駆動電圧発生部１３６ａは、ゲートオン信号を作るためのゲートオン電圧Ｖｏｎと、ゲートオフ信号を作るためのゲートオフ電圧Ｖｏｆｆをゲートドライバー１１２に出力し、ＤＣ／ＤＣコンバーター１３６ｂは表示パネル１１０及び回路部の各要素を駆動させることができるＤＣ電圧を変調出力し、階調電圧発生部１３６ｃは外部から伝えられる階調基準電圧を通じてＲＧＢデータのビット数によって適合した階調電圧を発生させてデータドライバー１１６に出力する。
【００６７】
ここにデータドライバー１１６にはデータシフトレジスト（図示せず）が含まれて水平同期信号Ｈｓｙｎｃ水平ライン開始信号ＨＳＴをソースパルスクロックＨＣＬＫによりシフトさせラッチクロックを生成して、このラッチクロックによってＲＧＢデジタルデータをデータライン１１６別にサンプリングして適切な階調電圧を選択する。そしてゲートドライバー１１２にはゲートシフトレジスター（図示せず）が含まれて垂直同期信号Ｖｓｙｎｃ及び垂直ライン開始信号ＳＴＶをゲートクロックＶＣＬＫによりシフトさせゲートライン１１４に順次的にイネーブルされるようにすることによって、ゲート駆動電圧発生部１３６ａから伝えられた電圧Ｖｏｎ、Ｖｏｆｆを走査出力する。
【００６８】
この時ゲートドライバー１１２とデータドライバー１１６は、各々表示パネル１１０内に実装されることは前述した通りであり、ゲートシフトレジスターとデータシフトレジスターは各々ポリシリコン薄膜トランジスタを多数含むが、これらシフトレジスター薄膜トランジスタの動作に信頼性を付与するために入力クロックは少なくとも１０Ｖｐ−ｐより大きい電圧スイングを有しなければならない。しかしタイミングコントローラ１３２から出力されるクロックの電圧スイングは３．３Ｖｐ−ｐ程度である。
【００６９】
本発明は第１レベルシフター１３４及び第２レベルシフター２００を提供するので、このうち第１レベルシフター１３４は望ましくは半導体ＩＣなどで具現されて表示パネル１１０の外部に、第２レベルシフター２００は複数のポリシリコン薄膜トランジスタを含んで表示パネル１１０内に実装されることを特徴とする。
【００７０】
したがってタイミングコントローラ１３２から出力されるゲートクロックＶＣＬＫとソースパルスクロックＨＣＬＫなどは各々第１レベルシフター１３４において１０Ｖｐ−ｐ以下に一次シフトされて、これは再び第２レベルシフター２００により最終的に少なくとも１０Ｖｐ−ｐより大きく２次シフトされてゲートドライバー１１２とデータドライバー１１６に各々出力される。
【００７１】
すなわち、本発明による平板表示装置の構成は、表示パネル１１０外部に備わるプリント回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢ）１４０上に半導体ＩＣで具現されるタイミングコントローラ１３２と、第１レベルシフター１３４と、電圧供給部１３６を設置することができて、表示パネル１１０内にはゲートドライバー１１２とデータドライバー１１６及び第２レベルシフター２００が実装されるが、このプリント配線基板１４０は軟性回路基板（Ｆｌｅｘｉｂｌｅ−Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：Ｆ−ＰＣＢ  １５０）等を通して表示パネル１１０と連結することが望ましい。
【００７２】
特に本発明による第１レベルシフター１３４は、３．３Ｖｐ−ｐ程度のクロックを１０Ｖｐ−ｐ以下にシフトする役割をするので電圧レベル差が大きくなく、設計上困難性を伴わずにタイミングコントローラ１３２と統合されたチップで具現されることができる。したがって表示パネル１１０の外部回路をさらに容易に構成できる。また第２レベルシフター２００は表示パネル１１０の製造工程で具現できることは当業者には自明な事実である。
【００７３】
この時特に本発明による第２レベルシフター２００は、ソースパルスクロックＨＣＬＫをシフトするデータレベルシフターと、ゲートクロックＶＣＬＫをシフトするゲートレベルシフター（図示せず）に区分できる。
【００７４】
一方、本発明による平板表示装置は、前述した方式と違って表示パネル１１０内に多重化装置（Ｍｕｘ）が実装された構造にも適用が可能であるので、以下にこれを通じてさらに詳細に説明する。
【００７５】
図８は、本発明によるまた他の実施例であって、特に表示パネル１１０内に多重化装置１６０が実装された場合を示した概略ブロック回路図である。図６と同一な要素に対しては同一符号を付与し、重複する説明は省略する。
【００７６】
表示パネル１１０内に多重化装置１６０が実装された本発明による平板表示装置は、前述した図６と比較する場合、表示パネル１１０内にデータドライバー１１６の代わりに複数のデータライン１１８を出力端として有する多重化装置１６０が実装され、代わりにデータドライバー１１６が表示パネル１１０外部から複数の入力端１６２を通じて多重化装置１６０と連結される。
【００７７】
この時タイミングコントローラ１３２と第１レベルシフター１３４及び電圧供給部１３６は、別途のプリント配線基板１４０上に具現されて、このプリント配線基板１４０はデータドライバー１１６が搭載される軟性回路基板１５０などを媒介にして表示パネル１１０と連結されることが望ましい。
【００７８】
この時タイミングコントローラ１３２とデータドライバー１１６は、すべて表示パネル１１０の外部に配置されるのでタイミングコントローラ１３２からデータドライバー１１６に入力されるクロックはシフトされる必要がなく、したがって図示されたようにタイミングコントローラ１３２は直接データドライバー１１６に各種信号を出力する。
【００７９】
この時タイミングコントローラ１３２は、多重化装置１６０の駆動のための多重化クロックを追加的に出力するので、３．３Ｖｐ−ｐの電圧スイングを有している。
したがってこの多重化クロック及びゲートドライバー１１２に伝えられるゲートクロックＶＣＬＫは本発明による第１レベルシフター１３４及び第２レベルシフター２００を経て少なくとも１０Ｖｐ−ｐより大きい電圧スイングを有して各々に伝達されるが、このうち第１レベルシフター１３４は表示パネル１１０の外部に配置される通常のレベルシフターと同様であるため、以下本発明の特徴である第２レベルシフター２００に関して説明する。
【００８０】
この時本発明による第２レベルシフター２００は、前述した図６の説明で言及されたものと同様に、各々ゲートクロックＶＣＬＫをシフトするゲートレベルシフターと多重化クロックをシフトする多重化レベルシフターに区分されることができるが、これらの構成は同一である。しかしながら入力されるクロック信号のみ異なるので、以下このうちの一つである多重化レベルシフターを第２レベルシフターとして説明する。
【００８１】
後述する多重化レベルシフターの構造は、ゲートレベルシフターにも同一に適用されることができ、特に前述した図６における第２レベルシフターに含まれるデータレベルシフター及びゲートレベルシフターにも同一に適用されることができて、これは以下の説明でさらに容易に理解できる。
【００８２】
すなわち、本発明による２次レベルシフターは、各々ＤＣ／ＤＣコンバーターから供給され、相互に少なくとも１０Ｖより大きい差の第１ＤＣ電圧及び第２ＤＣ電圧と、同一な電圧スイングを有して波形が反対である一対のクロック信号を通して、これらクロック信号のうち一つと同一な波形であって、少なくとも１０Ｖｐ−ｐより大きい電圧スイングを有するパルスを各々出力する。
【００８３】
図９は、本発明による第２レベルシフター２００の一例と多重化装置１６０の連結構造を示した回路図であって、図１０は第２レベルシフター２００に含まれた一つのサブレベルシフターに対する入出力波形を示した図面であり、図１１は第２レベルシフターの変形例を示したブロック回路図である。以下前述した図８と共に参照しながら説明する。そして以下の説明において便宜のために多重化薄膜トランジスタをＰＭＯＳ単一チャネルと想定する。
【００８４】
この時最初のタイミングコントローラ１３２から出力される多重化クロックは、一次的に第１レベルシフター１３４により１０Ｖｐ−ｐ以下にシフトされた後、後述する第２レベルシフター２００を通じて最終的にレベルシフトされるので、第１レベルシフター１３４により一次シフトされた多重化クロックをΦ＋ｎと表示して、２次シフトされた多重化クロックをΦｎと記載して相互に区分する。また後述するが、Φ＋ｎとΦ−ｎは各々同一な電圧スイングを有するが相互に反対極性の波形を有する多重化クロックを区別する。そして、本発明による第１レベルシフターにより一次シフトされた１０Ｖｐ−ｐ以下の電圧スイングを一例として１０Ｖｐ−ｐと表示して、第２レベルシフターにより２次シフトされた少なくとも１０Ｖｐ−ｐより大きい電圧スイングを一例として１８Ｖｐ−ｐと表示した。
【００８５】
まず多重化装置１６０の一例として入力対出力が１：３である場合、内部に含まれる多重化薄膜トランジスタ１６４は入力端１６２の３倍の数が備わることができる。したがって入力端１６２のうち一つは三個単位の多重化薄膜トランジスタ１６４のソース電極を共有し、ドレイン電極は各々データライン１１８に連結する。また三個単位の多重化薄膜トランジスタ１６２のゲート電極には各々多重化クロックΦ１、Φ２、Φ３が順次的に入力される。
【００８６】
ここに示したように入力端１６２のうち一つから出力される階調電圧をＤａと称すれば、これはＴａ−１、Ｔａ−２、Ｔａ−３の三個単位の多重化薄膜トランジスタのソース電極を共有し、このうちＴａ−１の多重化薄膜トランジスタゲート電極にはΦ１の多重化クロックが、Ｔａ−２の薄膜トランジスタゲート電極にはΦ２の多重化クロックが、Ｔａ−３の薄膜トランジスタゲート電極にはΦ３の多重化クロックが順次的に入力されるものである。
【００８７】
またこれらＴａ−１、Ｔａ−２、Ｔａ−３薄膜トランジスタのドレイン電極は、各々連続した三個のデータラインＬａ−１、Ｌａ−１、Ｌａ−１と連結するが、入力端１６２から出力される階調電圧が各々Ｄａ、Ｄｂ、Ｄｃ．．．とする場合前述した構造は同一に適用される。
【００８８】
したがってＧｎゲートラインに走査信号電圧が入力される期間、Ｄａ、Ｄｂ、Ｄｃは各々多重化クロックΦ１によりＬａ−１、Ｌｂ−１、Ｌｃ−１データラインに、多重化クロックΦ２によりＬａ−２、Ｌｂ−２、Ｌｃ−２データラインに、多重化クロックΦ３によりＬａ−３、Ｌｂ−３、Ｌｃ−３データラインに出力される。
【００８９】
この時第１レベルシフターにより一次シフトされた多重化クロックΦ±ｎは１０Ｖｐ−ｐ以下の電圧スイングを有して、最終的に本発明による第２レベルシフター２００を通じて出力された多重化クロックΦｎは、少なくとも１０Ｖｐ−ｐより大きい１８ｐ−ｐ以上の電圧スイングを有するので、このために本発明による第２レベルシフター２００は内部に各々Φ±１多重化クロックをΦ１にシフトして出力する第１サブレベルシフター２００ａと、Φ±２多重化クロックをΦ２にシフトして出力する第２サブレベルシフター２００ｂと、Φ±３多重化クロックをΦ３にシフト出力する第３サブレベルシフター２００ｃを含む。
【００９０】
これは先に前提にしたように入力対出力端の数が１：３であって特に三個の多重化クロックを出力する場合であって、これと違って多重化装置容量によって出力される多重化クロックの数と比例するようにサブレベルシフターが備わることができる。
【００９１】
また本発明による２次レベルシフター２００に入力されるΦ±ｎの多重化クロックは、タイミングコントローラ１３２から出力されて第１レベルシフター１３４により一次シフトされた、相互に同一な電圧スイングを有して波形だけが正反対である一対の信号として、最初にタイミングコントローラ１３２から相互に正反対の波形を有する一対のクロックが各々出力されて第１レベルシフター１３４を通じてシフトできる。
【００９２】
またはこれと違って図１１のようにタイミングコントローラ１３２から出力されて一次レベルシフター１３４でシフトされたΦ＋ｎ多重化クロックの一部を抽出して、各々第２レベルシフター２００のサブレベルシフターに入力される前記正反対の波形を有するΦ−ｎクロックに変調する第１ないし第３インバータ２０２ａ、２０２ｂ、２０２ｃが各々第１ないし第３サブレベルシフター２００ａ、２００ｂ、２００ｃに含まれる。
【００９３】
結局本発明による第２レベルシフター２００は、タイミングコントローラ１３２から出力されて、一次レベルシフター１３４により１０Ｖｐ−ｐ以下の電圧スイングに各々一次シフトされる同一な電圧スイングの正反対の波形を有するような、一対のΦ±ｎを通じて少なくとも１０Ｖｐ−ｐより大きい電圧スイングを有するΦｎ多重化クロックを出力する部分である。
【００９４】
図１２は、多重化装置１６０が表示パネル内に実装される本発明による平板表示装置において、１フレーム期間の第２レベルシフター２００の第１ないし第３サブレベルシフター２００ａ、２００ｂ、２００ｃに入出力されるΦ±ｎ、Φｎ信号を比較して示したグラフである。
【００９５】
このように前述した図８ないし図９を参照すれば、ゲートラインＧｎからＧｍに至るまで各々走査信号が出力されるごとにΦ±１を通じて第１サブレベルシフター２００ａが１８Ｖｐ−ｐ程度の電圧スイングを有するΦ１を出力する段階と、Φ±２を通じて第２サブレベルシフター２００ｂが１８Ｖｐ−ｐ程度の電圧スイングを有するΦ２を出力する段階と、Φ±３を通じて第３サブレベルシフター２００ｃが１８Ｖｐ−ｐ程度の電圧スイングを有するΦ３を出力する段階が順次的に進められる。このようにＧｎからＧｍゲートラインまで順次的に一回の走査信号が出力されると単位フレームが１つ進められる。
【００９６】
また本発明はこれを可能にする第２レベルシフターを提供するが、図１３は一例としてＰＭＯＳ単一チャネルの薄膜トランジスタを含む一つのサブレベルシフター回路構成を示した図面である。
【００９７】
図示されたように、これは各々外部の電源供給部１３６から伝えられる１０ＶのＶｓｓと−８ＶのＶｎｅｇ電圧及び一対のΦ±ｎを通じて駆動されるものであって、１：３多重化の場合８個の第１ないし第８薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８と、２個の第１キャパシターＣ１及び第２キャパシターＣ２を含むことができる。この時例示したＶｓｓとＶｎｅｇの値は各々望ましい一例として、相互に少なくとも１０Ｖより大きい差の電圧が用いられることができる。
【００９８】
これらの連結構造をさらに詳細に説明すれば、ゲート電極とドレイン電極が各々Ｖｎｅｇ電源と連結される第１薄膜トランジスタＴ１と、ドレイン電極が第１薄膜トランジスタＴ１のソース電極に連結されて、ゲート電極にΦ＋ｎクロックが入力される第２薄膜トランジスタＴ２と、ゲート電極が第１ノードｎ１を通じて第２薄膜トランジスタＴ２のソース電極に連結されて、ドレイン電極が第１薄膜トランジスタＴ１のソース電極及び第２薄膜トランジスタＴ２のドレイン電極に連結される第３薄膜トランジスタＴ３と、ゲート電極が第２ノードｎ２を通じて第３薄膜トランジスタＴ３のソース電極と連結されて、ドレイン電極がＶｎｅｇ電源に連結される第４薄膜トランジスタＴ４と、ドレイン電極が第１ノードｎ１に連結されて、ゲート電極にΦ−ｎクロックが入力される第５薄膜トランジスタＴ５と、ドレイン電極が第５薄膜トランジスタＴ５のソース電極に連結されて、ゲート電極にΦ−ｎクロックが入力される第６薄膜トランジスタＴ６と、ドレイン電極が第６薄膜トランジスタＴ６のソース電極に連結されて、ゲート電極にΦ−ｎクロックが入力され、ソース電極がＶｓｓ電源と連結される第７薄膜トランジスタＴ７と、ゲート電極にΦ−ｎクロックが入力されて、ソース電極がＶｓｓ電源または第７薄膜トランジスタＴ７のソース電極に連結され、ドレイン電極が第３ノードｎ３を通じて第４薄膜トランジスタＴ４のソース電極に連結される第８薄膜トランジスタＴ８と、第１ノードｎ１と第２ノードｎ２間に介在される第１キャパシターＣ１と、第２ノードｎ２と第３ノードｎ３間に介在される第２キャパシターＣ２を含んで、この第３ノードｎ３を出力で用いている。
【００９９】
この時第１ないし第８薄膜トランジスタＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８は、ＰＭＯＳの単一チャネルを有していて、しきい電圧は−３Ｖ程度にすることができる。
【０１００】
したがってこの動作を説明すれば、まずＶｎｅｇ電源は一例として−８ＶのＤＣ電圧を、Ｖｓｓ電源は１０ＶのＤＣ電圧を各々出力し、Φ＋ｎクロックと、Φ−ｎクロックは各々１０Ｖｐ−ｐ電圧スイングであって相互に反対される波形を有している。したがってΦ＋ｎクロックがローになる時Φ−ｎクロックはハイになって、反対にΦ＋ｎクロックがハイになる時Φ−ｎクロックはローになる。
【０１０１】
最初Φ＋ｎクロックがロー、Φ−ｎクロックがハイである場合を見れば、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２がオンされて、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７、第８薄膜トランジスタＴ８がオフされて第１ノードｎ１は−８Ｖ程度の電位を有するようになる。したがって第３薄膜トランジスタＴ３がオンされることによって第２ノードｎ２に−８Ｖの電位が伝えられて第４薄膜トランジスタＴ４をオンさせてアウトプットに−８Ｖ電位を出力する。
【０１０２】
この時たとえ第１薄膜トランジスタＴ１ないし第２薄膜トランジスタＴ２のしきい電圧により第１ノードｎ１の電位が多少上昇しても、第１キャパシターＣ１及び第２キャパシターＣ２の比率によるブーストラッピング（ｂｏｏｓｔｒａｐｐｉｎｇ）を通じて第４薄膜トランジスタＴ４をオンさせることができる充分な大きさの電位が伝えることができる。
【０１０３】
続いてΦ＋ｎクロックがハイ、Φ−ｎクロックがローになれば、第２薄膜トランジスタＴ２はオフされて、第５薄膜トランジスタＴ５、第６薄膜トランジスタＴ６、第７薄膜トランジスタＴ７が各々オンされて第１ノードｎ１と第２ノードｎ２間の電圧が１０Ｖ程度の電位を有するようになる。したがって第３薄膜トランジスタＴ３がターンオフされて、この時第８薄膜トランジスタＴ８はオンされるので結局アウトプットに１０Ｖの電位が出力される。
【０１０４】
ここにΦ＋ｎと同一な波形を有するが、１８Ｖｐ−ｐの電圧スイングを有するΦｎ多重化クロックが出力される。
【０１０５】
この時前述した図１３の回路構造は、第２レベルシフター２００に含まれる第１ないし第３サブレベルシフター２００ａ、２００ｂ、２００ｃに同一に適用される。
一方、以上の内容において説明の便宜上レベルシフター及び多重化薄膜トランジスタをＰＭＯＳ単一チャネルに想定したが、本発明はこれに限定されることなく、各種パルス信号が反対の波形を有する場合、本発明によるレベルシフター及び多重化薄膜トランジスタをＮＭＯＳ単一チャネルに用いても同一な作用及び効果を得ることができることは当業者には自明な事実である。
【０１０６】
また図１４Ａないし図１４Ｂは、各々本発明による第２レベルシフター２００と多重化装置１６０の相異なった連結方法を図示したものであって、多重化装置１６０にかかる負荷（ｌｏａｄ）が大きい場合これの両端または三方向以上から各々シフトされた１８Ｖｐ−ｐの多重化クロックが伝達できることを図示している。
【０１０７】
【発明の効果】
本発明は平板表示装置用表示パネル及びこれの駆動のための回路部に係り、表示パネルの外部からクロックを１０Ｖｐ−ｐ以下の電圧スイングにシフトする一次レベルシフターと、表示パネル内でこれを再び少なくとも１０Ｖｐ−ｐより大きい電圧スイングにシフトする２次レベルシフターを提供する。
【０１０８】
ここに一次レベルシフターは、タイミングコントローラ及びその他の外部回路と一体化したチップで具現できて小型モジュールに適用可能な平板表示装置を提供する。
【０１０９】
特に本発明は表示パネル内に実装される２次レベルシフターにおいて、ＰＭＯＳ単一チャネルを有することができる回路構造を提供することによって信頼性を有して、１０Ｖｐ−ｐ以下の電圧スイングを少なくともこれより大きくシフトするレベルシフター回路を提供するので、これを通じてさらに改善された平板表示装置を提供する。
【０１１０】
また本発明は表示パネル内に多重化装置が実装された平板表示装置に適用が可能であるので、この場合少なくとも一つ以上の多重化クロックが用いられるので前述した２次レベルシフターの回路構成を重ねて配列するによってこれらそれぞれの多重化クロックをシフトできるようにする。
【０１１１】
また本発明は液晶表示装置または有機電界発光素子などの平板表示装置に適用が可能な長所を有する。
【図面の簡単な説明】
【図１】一般的な平板表示装置のブロック図である。
【図２】（Ａ）及び（Ｂ）は各々一般的な平板表示装置の画素構成を示した回路図である。
【図３】多重化装置を含む一般的な平板表示装置のブロック図である。
【図４】一般的な多重化装置の一部回路図である。
【図５】単位フレーム期間の多重化クロック進行を示したグラフである。
【図６】本発明による平板表示装置の一例に対するブロック図である。
【図７】（Ａ）及び（Ｂ）は各々本発明による平板表示装置の画素構成を示した回路図である。
【図８】多重化装置を含む本発明による平板表示装置のブロック図である。
【図９】本発明による第２レベルシフター及び多重化装置の連結を示した部分回路図である。
【図１０】第２レベルシフターに含まれたサブレベルシフターの入出力電圧スイングを示したブロック図である。
【図１１】本発明による第２レベルシフターの他の例を示したブロック図である。
【図１２】本発明による平板表示装置において、単位フレーム期間の多重化クロック及び第２レベルシフターの出力波形を示したグラフである。
【図１３】本発明による一つのサブレベルシフターを示した回路図である。
【図１４】（Ａ）及び（Ｂ）は各々本発明による第２レベルシフターと多重化装置の相異なる連結方法を示した一部回路図である。
【符号の説明】
１１０：表示パネル
１１２：ゲートドライバー
１１４：ゲートライン
１１６：データドライバー
１１８：データライン
１３２：タイミングコントローラーコントローラ
１３４：第１レベルシフター
１３６：電圧供給部
１３６ａ：ゲート駆動電圧発生部
１３６ｂ：ＤＣ／ＤＣコンバーター
１３６ｃ：階調電圧発生部
１４０：プリント配線基板
１５０：軟性回路基板
２００：第２レベルシフター
Ｐ：画素
【図１】
2004212932.tif 000003
【図２】
2004212932.tif 000004
【図３】
2004212932.tif 000005
【図４】
2004212932.tif 000006
【図５】
2004212932.tif 000007
【図６】
2004212932.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
2004212932.tif 000012
【図１１】
2004212932.tif 000013
【図１２】
2004212932.tif 000014
【図１３】
2004212932.tif 000015
【図１４】
2004212932.tif 000016