(57)【要約】【課題】変換テーブルメモリを用いて実数と対数との相互変換を行う実数−対数変換回路に関し、変換テーブルメモリの容量削減を図る。【解決手段】実数値と、この実数値に対応した対数値とを組として同一アドレスに格納した変換テーブルメモリ１と、入力実数値の更新によりカウント動作を開始し、カウント内容を変換テーブルメモリ１の読出アドレスＲＡＤＲとして出力する読出アドレスカウンタ３と、入力実数値と変換テーブルメモリから読出した実数値とを比較し、比較一致又は許容誤差範囲内の一致により、読出アドレスカウンタ３のカウント動作を停止させる比較器２とを備え、カウント動作を停止した時点の変換テーブルメモリ１から読出した対数値を変換対数出力とする。【選択図】      図１
2004192180.tif 000002
【特許請求の範囲】
【請求項１】
実数値と該実数値に対応した対数値とを同一アドレスに格納した変換テーブルメモリと、
入力実数値の更新によりカウント動作を開始し、カウント内容を前記変換テーブルメモリの読出アドレスとして出力する読出アドレスカウンタと、
前記入力実数値と前記変換テーブルメモリから読出した実数値とを比較し、比較一致又は許容誤差範囲内の一致により前記読出アドレスカウンタのカウント動作を停止させて、前記変換テーブルメモリから読出した対数値を変換対数出力とする為の比較器と
を備えたことを特徴とする実数−対数変換回路。
【請求項２】
前記入力実数値と予め設定した閾値とを比較して判定信号を出力する第２の比較器と、該第２の比較器から前記入力実数値が前記閾値を超えたことを示す判定信号により、予め設定したアドレスをロードしてカウント動作を開始する読出アドレスカウンタとを備えたことを特徴とする請求項１記載の実数−対数変換回路。
【請求項３】
前記変換テーブルメモリは、前記実数値の差分又は対数値の差分との何れか一方又は両方を同一アドレスに格納した構成を有し、前記変換テーブルメモリから読出した前記実数値の差分又は対数値の差分を順次加算して実数値又は対数値として出力する手段を有することを特徴とする請求項１記載の実数−対数変換回路。
【請求項４】
対数値をアドレスとして実数値を格納した変換テーブルメモリと、
入力実数値と前記変換テーブルメモリから読出した実数値とを比較する比較器と、
前記入力実数値の更新によりカウント動作を開始して対数値の読出アドレスを出力し、前記比較器からの比較一致又は許容誤差範囲内の一致によりカウント動作を停止し、対数値の読出ドアドレスを、変換対数出力とする読出アドレスカウンタと
を備えたことを特徴とする実数−対数変換回路。
【請求項５】
前記入力実数値と予め設定した閾値とを比較して判定信号を出力する第２の比較器と、該第２の比較器から前記入力実数値が前記閾値を超えたことを示す判定信号により、予め設定したアドレスをロードしてカウントを開始して対数値のアドレスを出力する読出アドレスカウンタとを備えたことを特徴とする請求項４記載の実数−対数変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、実数から対数に又対数から実数に変換テーブルメモリを用いて変換する実数−対数変換回路に関する。
【０００２】
【従来の技術】
信号処理分野等に於ける増幅率や電力値を効率良く取り扱う為に、対数値を用いる場合が多い。その為に実数を対数に変換する手段が必要となる。従って、実数を対数に変換する為の演算処理回路を用いる場合が一般的であったが、構成を簡単化する為に、変換テーブルを用いた構成が知られている（例えば、特許文献１参照）。即ち、実数に対応する対数を、実数をアドレスとしたメモリの領域に格納し、入力した実数をアドレスとして対数を読出すことにより、実数を対数に変換するものである。
【０００３】
例えば、図２４に示すように、実数を１６ビット構成とし、対数を１０ビット構成とすると、アドレス数＝６５５３６のメモリ領域に、実数に対応する対数を格納した変換テーブルメモリを用いることになる。この場合、変換テーブルメモリの総ビット数は６４０ｋビットとなる。
【０００４】
【特許文献１】
特開昭５５−９５１８１号公報
【０００５】
【発明が解決しようとする課題】
従来例の図２４に示す変換テーブルメモリに於いて、前述のように、１６ビット構成の実数を、１０ビット構成の対数（０〜６４、ステップ０．０６２５）に変換する場合、１０２４種類の対数が得られるに過ぎないものである。従って、アドレス数が６５５３６の中の１０２４を利用する状態となり、異なるアドレスに同一の対数が格納されていることになる。
【０００６】
従って、変換テーブルメモリとしての変換効率が低く、余分なメモリ領域を確保する必要があり、コストアップとなる問題がある。又１６ビット構成の実数の上位１０ビットを用いてアドレス数を１０２４とすることも考えられるが、変換精度が低下する問題がある。
【０００７】
本発明は、前述の従来の問題を解決するもので、従来と同一の変換精度でメモリ容量を削減することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の実数−対数変換回路は、図１を参照して説明すると、実数値と、この実数値に対応した対数値とを同一アドレスに格納した変換テーブルメモリ１と、入力実数値の更新によりカウント動作を開始し、カウント内容を変換テーブルメモリの読出アドレスＲＡＤＲとして出力する読出アドレスカウンタ３と、入力実数値と変換テーブルメモリから読出した実数値とを比較し、比較一致又は許容誤差範囲内の一致により、読出アドレスカウンタ３のカウント動作を停止させて、変換テーブルメモリ１から読出した対数値を変換対数出力とする為の比較器２とを備えている。
【０００９】
又入力実数値と予め設定した閾値とを比較して判定信号を出力する第２の比較器と、この第２の比較器から、入力実数値が閾値を超えたことを示す判定信号により、予め設定したアドレスをロードしてカウント動作を開始する読出アドレスカウンタとを備えることができる。又変換テーブルメモリは、実数値の差分又は対数値の差分との何れか一方又は両方を同一アドレスに格納した構成を有し、変換テーブルメモリから読出した実数値の差分又は対数値の差分を順次加算して実数値又は対数値として出力する手段を備えることができる。
【００１０】
又対数値をアドレスとして実数値を格納した変換テーブルメモリと、入力実数値と変換テーブルメモリから読出した実数値とを比較する比較器と、入力実数値の更新によりカウント動作を開始して対数値の読出アドレスを出力し、比較器からの比較一致又は許容誤差範囲内の一致によりカウント動作を停止し、対数値の読出アドレスを、変換対数出力とする読出アドレスカウンタとを備えることができる。又入力実数値と予め設定した閾値とを比較して判定信号を出力する第２の比較器と、この第２の比較器から入力実数値が閾値を超えたことを示す判定信号により、予め設定したアドレスをロードしてカウントを開始して対数のアドレスを出力する読出アドレスカウンタとを備えることができる。
【００１１】
【発明の実施の形態】
図１は本発明の第１の実施の形態の説明図であり、１は変換テーブルメモリ、２は比較器、３は読出アドレスカウンタを示す。又ＲＡＤＲは読出アドレス、Ｒ実数は読出実数値、ＥＮは比較器２からのカウントイネーブル信号、ａｃは入力実数値の更新時の制御信号を示す。
【００１２】
変換テーブルメモリ１は、実数値とこの実数値に対応した対数値とを同一アドレスに格納した構成を有するもので、例えば、１６ビット構成の実数値と１０ビット構成の対数値との２６ビットを１ワードとして格納し、アドレス数を１０２４とすると、総ビット数は２６ｋビットとなる。即ち、前述の従来の変換テーブルメモリの総ビット数は６４０ｋビットであるから、これに比較して約４％に総ビット数を削減することができる。従って、半導体チップに組み込む場合の必要面積を飛躍的に縮小することができる。
【００１３】
又読出アドレスカウンタ３は、入力実数値の更新時の制御信号ａｃによりカウント内容をクリアし、比較器２からのカウントイネーブル信号ＥＮに従ってカウント動作を開始する構成とすることができる。この読出アドレスカウンタ３のカウント内容を、変換テーブルメモリ１の読出アドレスＲＡＤＲとする。変換テーブルメモリ１からは、この読出アドレスＲＡＤＲに従って、Ｒ実数と対数出力として示すように、実数値とそれに対応する対数値とが読出される。
【００１４】
又比較器２は、対数に変換する為の入力実数値と、変換テーブルメモリ１から読出したＲ実数として示す読出実数値とを比較し、入力実数値＜Ｒ実数となるまで、読出アドレスカウンタ３にカウントイネーブル信号ＥＮを入力する。そして、この条件となった時に、読出アドレスカウンタ３のカウント動作を停止し、その時の読出アドレスＲＡＤＲに従って変換テーブルメモリ１から読出された対数値を、入力実数値に対する変換対数出力とする。この場合、読出アドレスカウンタ３からの読出アドレスＲＡＤＲにより、実数値と対数値とが読出されるが、対数値については、読出アドレスカウンタ３のカウント動作を停止した時の読出対数値をラッチする構成を設けることができる。
【００１５】
図２はアドレスと実数との関係曲線図であり、変換テーブルメモリ１のアドレスと格納した実数との関係を示し、又図３はアドレスと対数との関係曲線図であり、変換テーブルメモリ１のアドレスと格納した対数との関係を示す。又図４は、変換テーブルメモリ１に格納した実数と対数との関係の一例を示すもので、実数０〜６５５３５と対数０〜７７０との対応関係を示す。
【００１６】
図５は本発明の第２の実施の形態の説明図であり、図１と同一符号は同一機能部分を示し、４は第２の比較器である。この第２の比較器４は、入力実数値と閾値とを比較した判定信号を、入力実数値≦閾値の関係の場合に“０”、入力実数値＞閾値の関係の場合に“１”とする。読出アドレスカウンタ３は、この判定信号と、実数値更新時の制御信号ａｃとにより、判定信号が“０”の場合は、図１に示す実施の形態と同様に、読出アドレスカウンタ３をクリア（リセット）するが、判定信号が“１”の場合は、ロード用アドレスとして、例えば、読出アドレスカウンタ３のカウント内容の中間値等を予め定めてロードし、読出アドレスカウンタ３のカウントアップを開始する。即ち、入力実数値が閾値を超えている場合は、変換テーブルメモリ１の読出アドレスＲＡＤＲを、最下位アドレス位置から順次アクセスするのではなく、中間アドレス位置からアクセス開始することにより、対数変換に要する時間を短縮するものである。
【００１７】
図６は本発明の第３の実施の形態の説明図であり、図１及び図５と同一符号は同一機能部分を示す。この実施の形態に於ける読出アドレスカウンタ３は、ロード用アドレス最大値をロードした時に、アップカウントからダウンカウントにカウント動作を切替える構成を有し、第２の比較器４に於いて、入力実数値と閾値とを比較し、前述と同様に、入力実数値≦閾値の関係の場合に“０”、入力実数値＞閾値の関係の場合に“１”の判定信号を読出アドレスカウンタ３に入力し、実数値更新時の制御信号ａｃにより、判定信号が“１”の場合、読出アドレスカウンタ３にロード用アドレス最大値をロードして、ダウンカウントに切替える。従って、変換テーブルメモリ１の最上位アドレス位置から順に下位アドレス方向に向かってアクセスを開始することになる。それにより、最下位アドレス位置から最上位アドレス方向に向かってアクセスする場合に比較して、対数変換に要する時間を短縮することができる。
【００１８】
図７は本発明の第４の実施の形態の説明図であり、前述の各実施の形態の各図と同一符号は同一機能部分を示し、５は近似アドレス算出部である。この近似アドレス算出部は、例えば、入力実数値をｘ、近似アドレスをｙとした時に、ｘ＜１０００の条件では、ｙ＝０．４ｘ、又ｘ≧１０００の条件では、ｙ＝０．００２３ｘ＋３９０とすることができる。この近似アドレス算出部５に於いて入力実数値に基づいて算出した近似アドレスを、実数値更新時の制御信号ａｃのタイミングで読出アドレスカウンタ３にロードして、カウント動作を開始させる。従って、入力実数値に対応するアドレスに近いアドレス位置から変換テーブルメモリ１に対するアクセスが開始される。従って、対数変換に要する時間を更に短縮することができる。
【００１９】
図８は本発明の第５の実施の形態の説明図であり、前述の各実施の形態の各図と同一符号は同一機能部分を示し、６は粗密モード判定部を示す。この粗密モード判定部６は、比較器２からの入力実数値と変換テーブルメモリ１から読出したＲ実数とを比較して、差分が大きい時に、粗密モード信号は粗を示す信号として読出アドレスカウンタ３に入力し、差分が小さくなると、粗密モード信号は密を示す信号として読出アドレスカウンタ３に入力する。
【００２０】
読出アドレスカウンタ３は、粗／密ステップ値が入力されており、粗密モード信号が粗を示す時は、粗ステップ値に従ったステップ、例えば、＋２０としてカウントアップを行い、変換テーブルメモリ１からのＲ実数と入力実数値との差分が小さくなると、粗密モード信号は密を示すことにより、密ステップ値に従ったステップ、例えば、＋１としてカウントアップする。従って、入力実数値に近いＲ実数の読出し為の読出アドレスを、順次カウントアップして出力する場合に比較して迅速化することができる。
【００２１】
図９は本発明の第６の実施の形態の説明図であり、前述の各実施の形態の各図と同一符号は同一機能部分を示し、７は加算器、８は保持器を示す。この実施の形態の変換テーブルメモリ１は、実数値と対数値とを組とする代わりに、アドレス間の実数値の差分と対数値とを組として格納したものである。従って、読出アドレスカウンタ３からの読出アドレスＲＡＤＲにより読出されたＲ実数差分を加算器７に入力し、保持器８に保持された前回の加算結果とを加算することにより、今回の読出実数値が得られる。この読出実数値と入力実数値とを比較器２に於いて比較し、入力実数値＜読出実数値となった時点で読出アドレスカウンタ３のカウント動作を停止して、その時の読出対数値を変換対数出力とする。従って、変換テーブルメモリ１に、実数差分と対数とを組として格納するものであるから、実数と対数とを組として格納する場合に比較して、差分に相当するビット数分を少なくして、更に総ビット数を削減することができる。
【００２２】
図１０は本発明の第７の実施の形態の説明図であり、前述の各実施の形態の各図と同一符号は同一機能部分を示し、９は加算器、１０は保持器を示す。この実施の形態の変換テーブルメモリ１は、実数値と対数値とを組とする代わりに、実数値とアドレス間の対数値の差分とを組として格納したものである。従って、読出アドレスカウンタ３からの読出アドレスＲＡＤＲにより読出されたＲ対数差分を加算器９に入力し、保持器１０に保持された前回の加算結果とを加算することにより、今回の読出対数値となる。従って、実数値と対数値とを組として格納する場合に比較して、対数値の差分として格納する分だけ、総ビット数を削減することができる。又比較器２と読出アドレスカウンタ３との制御構成については、前述の各実施の形態に於ける制御構成を適用することも可能である。
【００２３】
図１１は本発明の第８の実施の形態の説明図であり、図９及び図１０と同一符号は同一部分を示し、重複した動作の説明は省略する。この実施の形態は、図９に示す実施の形態と、図１０に示す実施の形態とを組合せた構成に相当し、変換テーブルメモリ１は、アドレス間の実数値差分と対数値差分とを組として格納する。それによって、変換テーブルメモリ１の総ビット数を更に削減することができる。又比較器２と読出アドレスカウンタ３とにより、変換テーブルメモリ１をアクセスする制御構成は、前述の各実施の形態に於ける制御構成を適用することも可能である。
【００２４】
図１２は本発明の第９の実施の形態の説明図であり、実数から対数への変換及び対数から実数への変換を可能とした構成を示し、１は変換テーブルメモリ、２は比較器、３は読出アドレスカウンタ、１１は選択切替回路、１２はセレクタ（ＳＥＬ）、ａｃは入力値の更新時の制御信号、ｓ１，ｓ２は実数と対数との何れかに切替える切替信号を示す。
【００２５】
変換テーブルメモリ１は、前述の実施の形態と同様に、実数値と対数値とを組として格納した構成とし、実数から対数に変換する場合は、切替信号ｓ１，ｓ２を実数に切替える信号とする。それにより、セレクタ１２は入力実数値を選択して比較器２に入力する。又選択切替回路１１は、変換テーブルメモリ１からの読出値の中の実数値を比較器２に入力し、対数値を変換出力とする。従って、読出アドレスカウンタ３からの読出アドレスＲＡＤＲに従って、変換テーブルメモリ１から読出された実数値と対数値との組の中の実数値が選択切替回路１１を介して比較器２に入力される。それにより、入力実数値と読出実数値とを比較し、比較結果に応じて読出アドレスカウンタ３のカウント動作を継続し、入力実数値と読出実数値とが等しくなった時、又は読出実数値が入力実数値を超えた時、即ち、比較一致の時又は許容誤差範囲内の一致の時に、読出対数値を出力する。
【００２６】
又切替信号ｓ１，ｓ２を対数に切替える信号とすると、セレクタ１２は、入力対数値を選択して比較器２に入力する。又選択切替回路１１は、変換テーブルメモリ１からの読出値の中の対数値を比較器２に入力し、実数値を変換出力とする。従って、読出アドレスカウンタ３からの読出アドレスＲＡＤＲに従って変換テーブルメモリ１から読出された実数値と対数値との組の中の対数値が選択切替回路１１を介して比較器２に入力されて、入力対数値と読出対数値とを比較し、読出アドレスカウンタ３のカウント動作に従って、入力対数値と読出対数値とが等しくなった時、又は入力対数値を読出対数値が超えた時に、読出アドレスカウンタ３のカウント動作を停止して、その時の読出実数値を変換実数値として出力する。
【００２７】
図１３は本発明の第１０の実施の形態の説明図であり、変換テーブルメモリ１には、実数値のみを格納する。又読出アドレスカウンタ３は、前述の各実施の形態と同様に、入力実数値の更新時の制御信号ａｃによってクリアして、カウント動作を開始するものであるが、カウントのステップは、単純に＋１のようにカウントアップするものではなく、対数値に従ったカウント内容となるようにカウントアップする構成とするもので、通常のカウンタにカウントステップを制御する簡単な論理回路を付加することにより実現することができる。
【００２８】
従って、読出アドレスカウンタ３からの読出アドレスＲＡＤＲは、対数値を示すものであるから、変換テーブルメモリ１は、対数値をアドレスとして実数値を格納した構成とする。そして、読出したＲ実数と入力実数値とを比較器２により比較し、入力実数値とＲ実数とが等しくなった時、又は入力実数値をＲ実数が超えた時に、比較器２からのカウントイネーブル信号ＥＮによって読出アドレスカウンタ３のカウント動作を停止し、その時の読出アドレスＲＡＤＲを変換対数出力とするものである。
【００２９】
図１４は本発明の第１１の実施の形態の説明図であり、図５に示す実施の形態と制御構成は同一であるが、変換テーブルメモリ１は、図１３に示す実施の形態と同様に、読出アドレスカウンタ３からの読出アドレスＲＡＤＲを対数値とし、そのアドレス対応に実数値を格納したものである。従って、比較器２により、入力実数値と変換テーブルメモリ１から読出したＲ実数とが等しい時又は入力実数値をＲ実数が超えた時の読出アドレスカウンタ３からの読出アドレスＲＡＤＲを、変換対数出力とすることができる。
【００３０】
又第２の比較器４により入力実数値と閾値とを比較し、入力実数値が閾値を超えていない時は、第２の比較器４からの判定信号によって、読出アドレスカウンタ３は、入力実数値の更新による制御信号ａｃによりクリアされて、カウントアップを開始し、又入力実数値が閾値を超えている場合は、ロード用アドレスをロードしてカウントアップを開始する。それにより、入力実数値が閾値を超える大きい値の場合に、ロード用アドレスからカウントアップを開始することにより、変換処理時間を短縮することができる。
【００３１】
図１５は本発明の第１２の実施の形態の説明図であり、図６に示す実施の形態と制御構成は同一であり、重複した説明は省略するが、変換テーブルメモリ１は、図１３に示す実施の形態と同様に、読出アドレスカウンタ３からの読出アドレスＲＡＤＲを対数値とし、そのアドレス対応に実数値を格納したものである。又読出アドレスカウンタ３は、第２の比較器４からの判定信号に従って、ロード用アドレス最大値をロード可能とし、且つアップカウントとダウンカウントとの切替えが可能の構成とする。
【００３２】
そして、入力実数値が閾値を超えていない時の第２の比較器４からの判定信号と制御信号ａｃとにより、読出アドレスカウンタ３をクリアして、対数値としての読出アドレスＲＡＤＲが得られるようにアップカウントを開始させ、入力実数値が閾値を超えている時は、第２の比較器４からの判定信号と制御信号ａｃとにより、読出アドレスカウンタ３に、ロード用アドレス最大値をロードし、且つダウンカウント動作に切替える。
【００３３】
又比較器２は、入力実数値とＲ実数とが等しくなった時に、カウントイネーブル信号ＥＮにより読出アドレスカウンタ３のカウントを停止する構成とするものであるが、入力実数値とＲ実数とが完全に等しくならなくても、許容誤差範囲の差分が得られた時に、入力実数値とＲ実数とが等しくなったとして、読出アドレスカウンタ３のカウントを停止させる構成とすることができる。このような構成により、変換テーブルメモリ１として必要な総ビット数を削減し、入力実数値が大きい場合も、対数変換に要する時間を短縮することができる。
【００３４】
図１６は本発明の第１３の実施の形態の説明図であり、図７に示す実施の形態と制御構成は同一であり、重複した説明は省略するが、変換テーブルメモリ１は、図１３に示す実施の形態と同様に、対数値をアドレスとして実数値を格納した構成を有するものである。又近似アドレス算出部１５は、図７に於ける近似アドレス算出部５に対応し、入力実数値に対応する近似読出アドレスを算出する機能を有するものであるが、この実施の形態に於いては、読出アドレスＲＡＤＲは対数値とするものであるから、入力実数値から近似対数を算出して読出アドレスカウンタ３にロードする。従って、入力実数値近傍のアドレスから実数値を読出すことができるので、変換に要する時間を短縮することができる。
【００３５】
図１７は本発明の第１４の実施の形態の説明図であり、図８に示す実施の形態と制御構成は同一であり、重複した説明は省略するが、変換テーブルメモリ１は、図１３〜図１６に示す実施の形態と同様に、対数値をアドレスとして実数値を格納した構成を有するものである。又粗密モード判定部１６は、図８に於ける粗密モード判定部６と同様の機能を有するものである。従って、入力実数値と変換テーブルメモリ１から読出したＲ実数との差が大きい時に、読出アドレスカウンタ３のカウントアップのステップを粗とし、差が小さくなった時に、カウントアップのステップを密として、入力実数値を高速に且つ精度良く対数に変換することができる。
【００３６】
図１８は本発明の第１５の実施の形態の説明図であり、図９に示す実施の形態と制御構成は同一であり、重複した説明は省略するが、変換テーブルメモリ１は、対数値をアドレスとし、アドレス間の実数値の差分を格納した構成を有するものである。従って、実数値を格納した場合に比較して、更に総ビット数を削減することができる。そして、変換テーブルメモリ１からは、実数値差分がＲ実数差分として示すように読出されるから、加算器１７と保持器１８とにより、実数値を復元し、比較器２に入力する。この比較器２に於いては、入力実数値と、保持器１８からの実数値とを比較し、比較一致又は許容範囲の比較差分となった時に、読出アドレスカウンタ３によるカウントを停止させ、その時の読出アドレスＲＡＤＲを、変換対数出力とする。
【００３７】
図１９は本発明の第１６の実施の形態の説明図であり、変換テーブルメモリ１は、対数値をアドレスとして実数値を格納し、且つ実数値が同一の格納アドレスをスキップする為の“０”等の制御符号を格納している。そして、入力実数値の更新時の制御信号ａｃにより読出アドレスカウンタ３をクリアして、カウントアップを開始させ、比較器２により入力実数値と、変換テーブルメモリ１からのＲ実数とを比較し、比較一致又は許容範囲の比較誤差となった時に、カウントイネーブル信号ＥＮにより読出アドレスカウンタ３のカウント動作を停止させて、その時の読出アドレスＲＡＤＲを変換対数として出力するもので、その過程に於いて、変換テーブルメモリ１から、実数値と共に制御符号が読出された時に、読出アドレスカウンタ３に於けるカウントアップを、制御符号がなくなるまで読出アドレスＲＡＤＲをスキップさせる。又はジャンプ先アドレスを格納し、このジャンプ先アドレスを読出した時に、読出アドレスカウンタ３にロードして、読出アドレスＲＡＤＲをジャンプさせ、それ以降は通常のカウントアップを行うことができる。このような制御構成により、実数から対数に変換する変換時間を短縮することができる。
【００３８】
図２０は本発明の第１７の実施の形態の説明図であり、前述の各実施の形態に於ける符号と同一符号は同一機能部分を示し、変換テーブルメモリ１は、対数値をアドレスとして実数値を格納したものであるが、同一実数値となるアドレスを省略した構成とし、そのアドレスのスキップ数を累算器２１に入力する。又読出アドレスカウンタ３は、入力実数値更新時にクリアし、入力実数値とＲ実数とを比較する比較器２からのカウントイネーブル信号ＥＮに従ってカウントアップし、カウント内容を読出アドレスＲＡＤＲとする。加算器２２は、読出アドレスＲＡＤＲが、対数として順次増加する場合は、そのまま変換対数出力とするものであるが、変換テーブルメモリ１のアドレスを省略した個数を累算器２１により累算し、累算結果を加算器２２に入力して、読出アドレスＲＡＤＲに対数値となるように加算処理する。この場合、変換テーブルメモリ１には、同一実数値を格納しないので、更に総ビット数を削減することができる。
【００３９】
図２１は本発明の第１８の実施の形態の説明図であり、図１８に示す実施の形態と、図１９に示す実施の形態とを組合せた実施の形態に相当し、重複した動作の説明は省略する。変換テーブルメモリ１には、前述のように、対数値をアドレスとして実数値の差分を格納し、同一実数値となるアドレス、即ち、差分が０となるアドレスをスキップする為に、制御符号の一つとして、次アドレス値を格納し、この次アドレス値を読出した時に、読出アドレスカウンタ３にロードして、読出アドレスカウンタ３からの読出アドレスＲＡＤＲをスキップさせて、変換テーブルメモリ１に対するアクセスを高速化することができる。
【００４０】
図２２は本発明の第１９の実施の形態の説明図であり、図１８に示す実施の形態と、図２０に示す実施の形態とを組合せた実施の形態に相当し、重複した動作説明は省略する。変換テーブルメモリ１は、対数値をアドレスとして実数値差分を格納し、同一実数値を示す実数差分０のアドレスを省略した構成とし、そのアドレスのスキップ数を累算器２１に入力する。加算器２２は、読出アドレスＲＡＤＲが、対数として順次増加する場合は、そのまま対数出力とするものであるが、変換テーブルメモリ１のアドレスを省略した個数を累算器２１により累算し、累算結果を加算器２２に入力して、読出アドレスＲＡＤＲに対数値となるように加算処理する。又入力実数値と、読出した実数差値分を順次加算した実数値とを比較器２により比較して、比較一致又は許容誤差範囲内の一致により、カウントイネーブル信号ＥＮにより、読出アドレスカウンタ３のカウントを停止させ、その時の読出アドレスＲＡＤＲに対して、加算器２２による加算処理により、対数を求めて変換対数出力とする。
【００４１】
図２３は本発明の第２０の実施の形態の説明図であり、前述の各実施の形態に於ける符号と同一符号は同一機能部分を示し、２５はセレクタ（ＳＥＬ）、ｓ３は選択信号を示す。変換テーブルメモリ１は、対数のアドレスに対して実数値を格納した構成を有し、セレクタ２５は、選択信号ｓ３に従って、読出アドレスカウンタ３からの読出アドレスＲＡＤＲと、入力対数値とを選択して、変換テーブルメモリ１の読出アドレスとする。
【００４２】
例えば、実数から対数に変換する場合は、選択信号ｓ３によりセレクタ２５は読出アドレスカウンタ３からの読出アドレスＲＡＤＲを選択出力して、変換テーブルメモリ１をアクセスし、入力実数値と、変換テーブルメモリ１から読出したＲ実数とを比較器２により比較し、比較一致又は許容誤差範囲内の一致により、カウントイネーブル信号ＥＮにより読出アドレスカウンタ３のカウントを停止させて、その時の読出アドレスＲＡＤＲを、セレクタ２５を介して変換した対数として出力する。
【００４３】
又対数から実数に変換する場合は、選択信号ｓ３によりセレクタ２５は、入力対数値を選択して、変換テーブルメモリ１に対する読出アドレスとして入力し、変換テーブルメモリ１から読出したＲ実数を、変換した実数値として出力する。即ち、変換テーブルメモリ１を用いて、実数から対数への変換と、対数から実数への変換との切替えを行うことができる。
【００４４】
本発明は、前述の各実施の形態のみに限定されるものではなく、各実施の形態の組合せや他の制御構成との組合せも可能である。又変換テーブルメモリ１は、各種のＲＯＭ（リードオンリーメモリ）構成とすることができる。
【００４５】
（付記１）実数値と該実数値に対応した対数値とを同一アドレスに格納した変換テーブルメモリと、入力実数値の更新によりカウント動作を開始し、カウント内容を前記変換テーブルメモリの読出アドレスとして出力する読出アドレスカウンタと、前記入力実数値と前記変換テーブルメモリから読出した実数値とを比較し、比較一致又は許容誤差範囲内の一致により前記読出アドレスカウンタのカウント動作を停止させて、前記変換テーブルメモリから読出した対数値を変換対数出力とする為の比較器とを備えたことを特徴とする実数−対数変換回路。
（付記２）前記入力実数値と予め設定した閾値とを比較して判定信号を出力する第２の比較器と、該第２の比較器から前記入力実数値が前記閾値を超えたことを示す判定信号により、予め設定したアドレスをロードしてカウント動作を開始する読出アドレスカウンタとを備えたことを特徴とする付記１記載の実数−対数変換回路。
【００４６】
（付記３）前記入力実数値と予め設定した閾値とを比較して判定信号を出力する第２の比較器と、該第２の比較器による前記入力実数値が前記閾値を超えないことを示す判定信号により、アップカウント動作を開始し、前記入力実数値が前記閾値を超えたことを示す判定信号により、アドレス最大値をロードしてダウンカウント動作を開始して、前記変換テーブルメモリの読出アドレスを出力する読出アドレスカウンタとを備えたことを特徴とする付記１記載の実数−対数変換回路。
（付記４）前記入力実数値を基に前記変換テーブルメモリから実数値を読出す為の近似アドレスを算出する近似アドレス算出部と、該近似アドレス算出部により算出した近似アドレスをロードしてカウント動作を開始し、前記変換テーブルメモリの読出アドレスを出力する読出アドレスカウンタとを備えたことを特徴とする付記１記載の実数−対数変換回路。
【００４７】
（付記５）前記入力実数値と前記変換テーブルメモリから読出した実数値とを比較する比較器と、該比較器の比較差分に対応した粗密モード信号を出力する粗密モード判定部と、前記入力実数値の更新時にクリアしてカウント動作を開始し、前記入力実数値と前記変換テーブルメモリから読出した実数値との差分が大きい時の粗密モード信号によりカウントステップの大きい粗ステップ値をカウントし、前記入力実数値と前記変換テーブルメモリから読出した実数値との差分が小さい時の粗密モード信号によりカウントステップの小さい密ステップ値をカウントする読出アドレスカウンタとを備えたことを特徴とする付記１記載の実数−対数変換回路。
（付記６）前記変換テーブルメモリは、前記実数値の差分又は対数値の差分との何れか一方又は両方を同一アドレスに格納した構成を有し、前記変換テーブルメモリから読出した前記実数値の差分又は対数値の差分を順次加算して実数値又は対数値として出力する手段を有することを特徴とする付記１記載の実数−対数変換回路。
（付記７）実数から対数への変換時に入力実数値を選択出力し、対数から実数への変換時に入力対数値を選択出力するセレクタと、実数値と該実数値に対応した対数値とを同一アドレスに格納した変換テーブルメモリと、前記入力実数値又は入力対数値の更新によりカウント動作を開始し、カウント内容を前記変換テーブルメモリの読出アドレスとして出力する読出アドレスカウンタと、前記変換テーブルメモリから読出した実数値と対数値との何れか一方と他方とを選択し、実数から対数への変換時は前記対数値を変換対数値として出力し、対数から実数への変換時は前記実数値を変換実数値として出力する選択切替回路と、前記セレクタから選択出力された入力実数値又は入力対数値と前記選択切替回路から出力された実数値又は対数値とを比較し、比較一致又は許容誤差範囲内の一致により前記読出アドレスカウンタのカウント動作を停止させる比較器とを備えたことを特徴とする実数−対数変換回路。
【００４８】
（付記８）対数値をアドレスとして実数値を格納した変換テーブルメモリと、入力実数値と前記変換テーブルメモリから読出した実数値とを比較する比較器と、前記入力実数値の更新によりカウント動作を開始して対数値の読出アドレスを出力し、前記比較器からの比較一致又は許容誤差範囲内の一致によりカウント動作を停止し、対数値の読出アドレスを、変換対数出力とする読出アドレスカウンタとを備えたことを特徴とする実数−対数変換回路。
（付記９）前記入力実数値と予め設定した閾値とを比較して判定信号を出力する第２の比較器と、該第２の比較器から前記入力実数値が前記閾値を超えたことを示す判定信号により、予め設定したアドレスをロードしてカウントを開始して対数値のアドレスを出力する読出アドレスカウンタとを備えたことを特徴とする付記８記載の実数−対数変換回路。
【００４９】
（付記１０）対数値をアドレスとして格納する実数値を、アドレス間の実数値の差分として格納した変換テーブルメモリと、該変換テーブルメモリから読出した前記実数値の差分を加算して読出実数値とする手段と、該読出実数値と前記入力実数値とを比較し、比較一致又は許容誤差範囲内の一致により前記読出アドレスカウンタのカウント動作を停止させる比較器とを備えたことを特徴とする付記８記載の実数−対数変換回路。
【００５０】
【発明の効果】
以上説明したように、本発明は、実数値と対数値とを組として同一アドレスに格納し、更にはアドレス間の差分値として格納することにより、変換テーブルメモリ１の大幅なメモリ容量削減が可能となり、半導体チップに搭載する場合の所要面積が小さくなる利点がある。又実数値と対数値との何れか又は両方のアドレス間の差分として格納することにより、更にメモリ容量の削減が可能となる。又対数値のアドレス付けにより実数値を格納した変換テーブルメモリを用いた場合は、実数から対数への変換構成に於いて、実数値のみを格納するから、メモリ容量の大幅な削減が可能となる。なお、変換速度は、１クロックとすることは困難であるが、入力実数値と閾値との比較結果や、近似アドレス算出等の手段を適用することにより、変換速度を数クロック〜１０数クロック程度とすることも可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の説明図である。
【図２】アドレスと実数との関係曲線図である。
【図３】アドレスと対数との関係曲線図である。
【図４】実数と対数との関係曲線図である。
【図５】本発明の第２の実施の形態の説明図である。
【図６】本発明の第３の実施の形態の説明図である。
【図７】本発明の第４の実施の形態の説明図である。
【図８】本発明の第５の実施の形態の説明図である。
【図９】本発明の第６の実施の形態の説明図である。
【図１０】本発明の第７の実施の形態の説明図である。
【図１１】本発明の第８の実施の形態の説明図である。
【図１２】本発明の第９の実施の形態の説明図である。
【図１３】本発明の第１０の実施の形態の説明図である。
【図１４】本発明の第１１の実施の形態の説明図である。
【図１５】本発明の第１２の実施の形態の説明図である。
【図１６】本発明の第１３の実施の形態の説明図である。
【図１７】本発明の第１４の実施の形態の説明図である。
【図１８】本発明の第１５の実施の形態の説明図である。
【図１９】本発明の第１６の実施の形態の説明図である。
【図２０】本発明の第１７の実施の形態の説明図である。
【図２１】本発明の第１８の実施の形態の説明図である。
【図２２】本発明の第１９の実施の形態の説明図である。
【図２３】本発明の第２０の実施の形態の説明図である。
【図２４】従来例の説明図である。
【符号の説明】
１  変換テーブルメモリ
２  比較器
３  読出アドレスカウンタ
４  第２の比較器
５  近似アドレス算出部
６  粗密モード判定部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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