(57)【要約】【課題】本発明は、ＭＯＳＦＥＴにおいて、装置の特性を悪化させることなく、ゲート・ドレイン間の寄生容量を低減できるようにすることを最も主要な特徴としている。【解決手段】たとえば、ゲート電極部１５ａと重なり合うオーバーラップ領域１９ａおよび重なり合わない非オーバーラップ領域１９ｂを有してドレイン領域１９を形成するとともに、そのドレイン領域１９のオーバーラップ領域１９ａおよび非オーバーラップ領域１９ｂを、矩形状に形成されたゲート電極部１５ａのゲート幅方向に沿って交互に配置してなる構成となっている。【選択図】    図１
2004259935.tif 000002
【特許請求の範囲】
【請求項１】
半導体層の表面領域を分割するように、前記半導体層上に絶縁膜を介して設けられた矩形状のゲート電極部と、
前記ゲート電極部によって分割された、前記半導体層の表面領域の一方に形成されたソース領域と、
前記ゲート電極部によって分割された、前記半導体層の表面領域の他方に、前記ゲート電極部の長手方向に沿って設けられた、前記ゲート電極部と重なり合うオーバーラップ領域、および、前記ゲート電極部と重なり合わない非オーバーラップ領域を有して形成されたドレイン領域と
を具備したことを特徴とするＭＯＳ型半導体装置。
【請求項２】
前記矩形状のゲート電極部は櫛歯状に配置されて、櫛歯型のゲート電極を形成してなることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項３】
前記非オーバーラップ領域は、前記オーバーラップ領域によって規定される前記ドレイン領域の形成範囲内に設けられることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項４】
前記非オーバーラップ領域および前記オーバーラップ領域は交互に設けられることを特徴とする請求項３に記載のＭＯＳ型半導体装置。
【請求項５】
前記非オーバーラップ領域および前記オーバーラップ領域は同一周期により繰り返し設けられることを特徴とする請求項４に記載のＭＯＳ型半導体装置。
【請求項６】
前記非オーバーラップ領域は、前記ゲート電極部の長手方向に沿う方向の長さが、前記ゲート電極部の短手方向の長さと同じか、それ以下の長さを有して設けられることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項７】
前記非オーバーラップ領域および前記オーバーラップ領域は、前記ゲート電極部の長手方向に沿う方向の長さがそれぞれ同じ長さを有して設けられることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項８】
前記ドレイン領域は低濃度領域と高濃度領域とを有し、少なくとも前記オーバーラップ領域は前記低濃度領域によって形成されていることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項９】
前記ソース領域は、前記ゲート電極部の長手方向に沿って設けられた、前記ゲート電極部と重なり合うオーバーラップ領域を有して形成されていることを特徴とする請求項１に記載のＭＯＳ型半導体装置。
【請求項１０】
前記ソース領域は高濃度領域によって形成されていることを特徴とする請求項９に記載のＭＯＳ型半導体装置。
【請求項１１】
櫛歯型に形成されたゲート電極の、複数の矩形状のゲート電極部の長手方向に沿う半導体層の表面部にソース領域およびドレイン領域がそれぞれ形成されてなるＭＯＳ型半導体装置であって、
前記ドレイン領域は、前記ゲート電極部と重なり合うオーバーラップ領域と、前記オーバーラップ領域によって規定される前記ドレイン領域の形成範囲内に設けられた、前記ゲート電極部と重なり合わない非オーバーラップ領域とが、前記ゲート電極部の長手方向に沿って交互に形成されていることを特徴とするＭＯＳ型半導体装置。
【請求項１２】
前記ドレイン領域は、前記非オーバーラップ領域と前記オーバーラップ領域とが同一周期により繰り返し設けられることを特徴とする請求項１１に記載のＭＯＳ型半導体装置。
【請求項１３】
前記非オーバーラップ領域は、前記ゲート電極部の長手方向に沿う方向の長さが、前記ゲート電極部の短手方向の長さと同じか、それ以下の長さを有して設けられることを特徴とする請求項１１に記載のＭＯＳ型半導体装置。
【請求項１４】
前記非オーバーラップ領域および前記オーバーラップ領域は、前記ゲート電極部の長手方向に沿う方向の長さがそれぞれ同じ長さを有して設けられることを特徴とする請求項１１に記載のＭＯＳ型半導体装置。
【請求項１５】
前記ドレイン領域は低濃度領域と高濃度領域とを有し、少なくとも前記オーバーラップ領域は前記低濃度領域によって形成されていることを特徴とする請求項１１に記載のＭＯＳ型半導体装置。
【請求項１６】
前記ソース領域は、前記ゲート電極部の長手方向に沿って設けられた、前記ゲート電極部と重なり合うオーバーラップ領域を有して形成されていることを特徴とする請求項１１に記載のＭＯＳ型半導体装置。
【請求項１７】
前記ソース領域は高濃度領域によって形成されていることを特徴とする請求項１６に記載のＭＯＳ型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ型半導体装置に関するもので、特に、高周波で用いられるＭＯＳＦＥＴ（ＭＯＳ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に関するものである。
【０００２】
【従来の技術】
一般に、ＭＯＳ型半導体装置の構成は、ゲート電極の長手方向に沿う半導体層の表面部に、ソース領域およびドレイン領域がそれぞれ形成されている。図４は、典型的なＭＯＳ型半導体装置の構成例を示すものであり、同図（ａ）は装置の表面を透過して示す平面図、同図（ｂ）は図（ａ）の４ｂ−４ｂ線に沿う断面図である。すなわち、ＭＯＳ型半導体装置は、半導体基板１０１の表面上に、ゲート酸化膜１０３を介して、矩形状のゲート電極１０５が設けられている。また、上記半導体基板１０１の表面部には、ゲート電極１０５をマスクに、ソース領域１０７およびドレイン領域１０９が形成されている。
【０００３】
このような構成のＭＯＳ型半導体装置においては、通常、ゲート電極１０５と重なり合うオーバーラップ領域１０９ａを有して、上記ドレイン領域１０９が形成される。そのため、このような構造では、ゲート・ドレイン間に寄生容量ＣＧＤを持つ。この寄生容量ＣＧＤが大きいと、出力信号が帰還されるため、所望のゲインＧｐを引き出せなかったり、不要な発振を引き起こしたりするといった問題がある。特に、ＭＯＳＦＥＴのゲインＧｐは、小信号動作の近似で、次式の数１のように書けるので、寄生容量ＣＧＤの効果が大きい。ただし、ｇｍは、相互コンダクタンス（ｄＩＤ／ｄＶＧＳ）である。
【０００４】
【数１】
2004259935.tif 000003
【０００５】
このような問題を回避するために、従来は、ドレイン領域を浅く形成する方法がとられていた。より具体的には、たとえば図５（ａ），（ｂ）に示すように、低濃度領域１１１ａおよび高濃度領域１１１ｂからなるＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ  Ｄｒａｉｎ）構造を有して、ドレイン領域１１１を形成する。これにより、ゲート・ドレイン間の寄生容量ＣＧＤを削減できることが知られている。
【０００６】
【発明が解決しようとする課題】
しかしながら、ドレイン領域１１１を浅く形成すると、ドレイン領域１１１が抵抗分を持つことになる。そのため、ＭＯＳ型半導体装置の特性を悪くするなど、ドレイン領域１１１を浅く形成するには限界があった。
【０００７】
そこで、この発明は、装置の特性を悪化させることなく、ゲート・ドレイン間の寄生容量を減らすことが可能なＭＯＳ型半導体装置を提供することを目的としている。
【０００８】
【課題を解決するための手段】
上記の目的を達成するために、本発明の一態様によれば、半導体層の表面領域を分割するように、前記半導体層上に絶縁膜を介して設けられた矩形状のゲート電極部と、前記ゲート電極部によって分割された、前記半導体層の表面領域の一方に形成されたソース領域と、前記ゲート電極部によって分割された、前記半導体層の表面領域の他方に、前記ゲート電極部の長手方向に沿って設けられた、前記ゲート電極部と重なり合うオーバーラップ領域、および、前記ゲート電極部と重なり合わない非オーバーラップ領域を有して形成されたドレイン領域とを具備したことを特徴とするＭＯＳ型半導体装置が提供される。
【０００９】
上記した構成によれば、ゲート電極部の長手方向に沿って形成されるドレイン領域の、上記ゲート電極と重なり合うオーバーラップ領域の面積を効果的に減少できるようになる。これにより、抵抗分の増加を抑えつつ、ゲート・ドレイン間の寄生容量だけを減らすことが可能となるものである。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は、この発明の第１の実施形態にかかるＭＯＳ型半導体装置（ＭＯＳＦＥＴ）の構成例を示すものである。なお、同図（ａ）は装置の表面を透過して示す平面図、同図（ｂ）は図（ａ）の１ｂ−１ｂ線に沿う断面図、同図（ｃ）は図（ａ）の１ｃ−１ｃ線に沿う断面図である。
【００１２】
すなわち、半導体層としての半導体基板（または、ウエル領域）１１の表面上には、ゲート酸化膜（絶縁膜）１３を介して、櫛歯型に形成された複数（ここでは、便宜上１つしか示していない）のゲート電極１５が設けられている。ゲート電極１５のそれぞれは、複数（この例の場合、２つ）の矩形状のゲート電極部１５ａを有して形成されている。なお、各ゲート電極１５は、ゲート電極部１５ａが互いに平行になるように横一列に配置されている。
【００１３】
上記半導体基板１１の表面部には、共通ソース領域１７および共通ドレイン領域１９が形成されている。上記共通ソース領域１７は、各ゲート電極１５における上記ゲート電極部１５ａの相互間に対応して設けられている。また、この共通ソース領域１７は、上記各ゲート電極部１５ａと重なり合うオーバーラップ領域１７ａを有して形成されている。上記オーバーラップ領域１７ａは、それぞれ、上記ゲート電極部１５ａの長手方向（ゲート幅方向）に沿って設けられている。
【００１４】
一方、上記共通ドレイン領域１９は、各ゲート電極１５の相互間に対応して設けられている。また、この共通ドレイン領域１９は、上記ゲート電極部１５ａと重なり合うオーバーラップ領域１９ａ、および、上記ゲート電極部１５ａと重なり合わない非オーバーラップ領域１９ｂを有して形成されている。上記オーバーラップ領域１９ａおよび上記非オーバーラップ領域１９ｂは、たとえば、上記ゲート電極部１５ａのゲート幅方向に沿って交互に設けられている。
【００１５】
本実施形態の場合、少なくとも１以上の非オーバーラップ領域１９ｂが、オーバーラップ領域１９ａにより規定される共通ドレイン領域の形成範囲内に設けられている。より具体的には、上記オーバーラップ領域１９ａおよび上記非オーバーラップ領域１９ｂは、それぞれ、上記ゲート電極部１５ａのゲート幅方向に沿う方向の長さがほぼ同じ長さを有して、つまり、同一周期により繰り返し設けられている。
【００１６】
上記共通ドレイン領域１９は非オーバーラップ領域１９ｂを有する、つまり、部分的に上記ゲート電極部１５ａと重なり合わない部分を有している。このため、その重なり合わない部分においては、ゲート・ドレイン間の寄生容量ＣＧＤを持たない。よって、この構成のＭＯＳＦＥＴによれば、その分の寄生容量ＣＧＤを小さくできる。
【００１７】
共通ドレイン領域１９の非オーバーラップ領域１９ｂからは、ドレインからソースに向かう電流が流れない。そのため、ドレイン・ソース間の抵抗が大きくなる。これに対しては、たとえば共通ドレイン領域１９の非オーバーラップ領域１９ｂの、上記ゲート電極部１５ａのゲート幅方向に沿う方向の長さが、上記ゲート電極部１５ａの短手方向の長さ（ゲート長）よりも短いか、ほぼ等しくなるように形成する。これにより、ドレイン・ソース間の抵抗の増加を抑えることができる。
【００１８】
ここで、たとえば図２（ａ）に示すように、オーバーラップ領域１９ａのゲート幅方向に沿う方向の長さ（以下、オーバーラップ領域１９ａの幅）をＷとする。また、非オーバーラップ領域１９ｂのゲート幅方向に沿う方向の長さ（以下、非オーバーラップ領域１９ａの幅）をＬとし、ゲート長Ｌｇと同じ長さとする（Ｌｇ＝Ｌ）。そして、オーバーラップ領域１９ａのゲート電極部１５ａと実際に重なり合う部分が、上記ゲート長Ｌｇに対して充分に小さくなるように設計されていると仮定する。すると、図中に矢印で示すように、各オーバーラップ領域１９ａからの電流は４５°程度の角度で広がりながらチャンネル部分を流れ、ゲート電極部１５ａのほぼ真中（≒Ｌｇ／２）で、他の隣接するオーバーラップ領域１９ａからの電流と合流すると推測できる。
【００１９】
以上のことから、たとえば図２（ｂ）に示すように、電流がほぼ４５°の角度で広がりながら流れる部分Ｒａの抵抗Ｒ１は、チャンネル部分のシート抵抗をＲｃｈとすると、次式の数２のように表わせる。
【００２０】
【数２】
2004259935.tif 000004
【００２１】
また、電流が合流したあとに流れる部分Ｒｂの抵抗Ｒ２は、次式の数３のように表わすことができる。
【００２２】
【数３】
2004259935.tif 000005
【００２３】
これより、ドレイン・ソース間の抵抗のうち、あるオーバーラップ領域１９ａからの電流が流れる、ゲート電極部１５ａの直下のチャンネル部分の抵抗はＲ１＋Ｒ２となる。
【００２４】
これに対し、従来構造のＭＯＳＦＥＴ（たとえば、図４参照）の場合、同チャンネル部分の抵抗Ｒ０は、次式の数４のようになる。
【００２５】
【数４】
2004259935.tif 000006
【００２６】
特に、Ｗ＝ＬとなるようにＭＯＳＦＥＴを設計した場合、チャンネル部分の抵抗（（Ｒ１＋Ｒ２）／Ｒ０）は、次式の数５のようになる。
【００２７】
【数５】
2004259935.tif 000007
【００２８】
したがって、理論上、チャンネル部分の抵抗はおよそ２０％増加するのに対し、ゲート電極部１５ａとオーバーラップ領域１９ａとの面積で決まるゲート・ドレイン間の寄生容量ＣＧＤは約１／２に減らすことができる。
【００２９】
このように、共通ドレイン領域１９の非オーバーラップ領域１９ｂの幅Ｌを、ゲート長Ｌｇと同程度か、それよりも短くなるように形成する（Ｌｇ≧Ｌ）。こうした場合においては、ゲート電極部１５ａと共通ドレイン領域１９のオーバーラップ領域１９ａとの面積を、従来構造のＭＯＳＦＥＴの半分以下とすることができる。これにより、ゲート・ドレイン間の寄生容量ＣＧＤを１／２以下に減らすことが可能となる。しかも、ドレインからソースに向う電流の大部分は、ゲート電極部１５ａの直下のチャンネル部分を４５°程度の角度で広がりながら流れる。したがって、オーバーラップ領域１９ａと非オーバーラップ領域１９ｂとを、ゲート電極部１５ａのゲート幅方向に沿って交互に形成することで、ドレイン・ソース間の抵抗（Ｒ１＋Ｒ２）の増加を最小限に抑えることが可能である。
【００３０】
（第２の実施形態）
図３は、この発明の第２の実施形態にかかるＭＯＳ型半導体装置（ＭＯＳＦＥＴ）の構成例を示すものである。なお、同図（ａ）は装置の表面を透過して示す平面図、同図（ｂ）は図（ａ）の３ｂ−３ｂ線に沿う断面図、同図（ｃ）は図（ａ）の３ｃ−３ｃ線に沿う断面図である。ここでは、ドレイン領域が低濃度領域と高濃度領域とを有して構成されてなる、いわゆるＬＤＤ構造のＭＯＳＦＥＴに適用した場合について説明する。また、図１に示したＭＯＳＦＥＴと同一部分には同一符号を付して、その詳しい説明は割愛する。
【００３１】
ＬＤＤ構造のＭＯＳＦＥＴの場合、ドレイン領域のゲート電極部と重なり合う部分（オーバーラップ領域）が低濃度領域により形成されている。これにより、ドレイン領域の一部を浅くして、上記オーバーラップ領域の深さが小さくなるようにしている。また、この低濃度領域は、ドレイン・ソース間の電界を緩和し、ドレイン・ソース間の耐圧を高くしたり、ドレイン領域で発生するホットキャリアを抑制したりする目的で設けられる。
【００３２】
すなわち、共通ドレイン領域１９Ａは、共通ソース領域１７と同程度の高濃度領域１９Ａ−１と、それよりも低濃度な低濃度領域１９Ａ−２とを有して形成されている。低濃度領域１９Ａ−２は、上記ゲート電極部１５ａと重なり合うオーバーラップ領域１９ａ、および、上記ゲート電極部１５ａと重なり合わない非オーバーラップ領域１９ｂとを有して形成されている。上記オーバーラップ領域１９ａおよび上記非オーバーラップ領域１９ｂは、上記ゲート電極部１５ａのゲート幅方向に沿って交互に設けられている。また、上記オーバーラップ領域１９ａおよび上記非オーバーラップ領域１９ｂは、たとえば、上記ゲート電極部１５ａのゲート幅方向に沿う方向の長さ（幅）がほぼ同じ長さを有して、つまり、同一周期により繰り返し設けられている。
【００３３】
このような構成によっても、非オーバーラップ領域１９ｂを設けた分だけ、ゲート・ドレイン間の寄生容量ＣＧＤを小さくできる。特に、ドレイン・ソース間の耐圧の向上またはホットキャリアの抑制のために、低濃度領域１９Ａ−２のゲート長Ｌｇ方向の長さを大きく取らなければならないＭＯＳＦＥＴの場合、ドレイン・ソース間の抵抗は低濃度領域１９Ａ−２の抵抗が大部分を占めることになる。よって、非オーバーラップ領域１９ｂのために増加する抵抗分はＭＯＳＦＥＴ全体の割合から小さくなり、ゲート・ドレイン間の寄生容量ＣＧＤを小さくする効果が有効に働く。
【００３４】
たとえば、あるＭＯＳＦＥＴにおいて、ゲート長Ｌｇが２μｍ、共有ドレイン領域１９Ａの低濃度領域１９Ａ−２が２×１０１７ｃｍ−３程度の濃度で、かつ、上記低濃度領域１９Ａ−２のゲート長Ｌｇに沿う方向の長さが５μｍで設計されているとする。このＭＯＳＦＥＴの場合、ゲート電極部１５ａの直下のチャンネル部分の濃度にもよるが、ドレイン・ソース間の耐圧を８０Ｖ〜１００Ｖ程度に設定することができる。このような高耐圧のＭＯＳＦＥＴでは、ドレイン・ソース間の抵抗の大部分を、低濃度領域１９Ａ−２の抵抗が占める。この場合のＭＯＳＦＥＴは、ドレイン・ソース間の抵抗の内訳が、たとえば、５０％が低濃度領域１９Ａ−２の抵抗、２５％がチャンネル部分の抵抗、残りがその他の部分の抵抗となるような設計になる。よって、共通ドレイン領域１９Ａのオーバーラップ領域１９ａの幅Ｗおよび非オーバーラップ領域１９ｂの幅Ｌが共にゲート長Ｌｇと同じ２μｍで設計されているとすれば、第１の実施形態で説明したように、チャンネル部分でおよそ２０％の抵抗増加となる。しかし、全体（ドレイン・ソース間）では、従来構造のＭＯＳＦＥＴに比べて５％（＝２５％×２０％）程度の抵抗増加にしかならない。一方、ゲート・ドレイン間の寄生容量ＣＧＤは、ゲート電極部１５ａとオーバーラップ領域１９ａとの面積で決まるため、従来構造のＭＯＳＦＥＴの約１／２に減らすことができる（Ｗ＝Ｌ）。
【００３５】
上記したように、ＬＤＤ構造のＭＯＳＦＥＴにおいては、ゲート電極部１５ａと重なり合う共通ドレイン領域１９Ａの低濃度領域１９Ａ−２を、ゲート電極部１５ａのゲート幅方向に沿って、オーバーラップ領域１９ａと非オーバーラップ領域１９ｂとが交互に配置されてなる構成とする。これにより、ドレイン・ソース間の耐圧の向上やホットキャリアの抑制の効果とともに、ドレイン・ソース間の抵抗を大きく増加させることなく、ゲート・ドレイン間の寄生容量ＣＧＤをも減らすことが可能となるものである。
【００３６】
なお、この第２の実施形態に示したように、低濃度領域によってオーバーラップ領域と非オーバーラップ領域とを形成する場合に限らず、たとえば、低濃度領域によってオーバーラップ領域だけを形成することも可能である。
【００３７】
また、ドレイン領域のみでなく、ソース領域に低濃度領域と高濃度領域とからなるＬＤＤ構造を採用するＭＯＳＦＥＴにも、本発明は同様に適用可能である。
【００３８】
上述したいずれの実施形態においても、共通ドレイン領域としては、必ずしも、オーバーラップ領域と非オーバーラップ領域とを同一周期により繰り返し設ける場合に限らない。すなわち、オーバーラップ領域により規定される共通ドレイン領域の形成範囲内に、少なくとも１以上の非オーバーラップ領域を設けるようにしてもよい。たとえば、幅が異なるオーバーラップ領域と非オーバーラップ領域とを、繰り返し設けるようにすることも可能である。または、幅が異なるオーバーラップ領域と非オーバーラップ領域とを、周期性を持たせずに形成することも可能である。
【００３９】
また、各実施形態にそれぞれ示したような、ドレイン領域およびソース領域の少なくとも一方を共有するタイプのＭＯＳＦＥＴ以外の、たとえばドレイン領域およびソース領域を共有しないタイプのＭＯＳＦＥＴにも本願発明は同様に適用できる。
【００４０】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００４１】
【発明の効果】
以上、詳述したようにこの発明によれば、装置の特性を悪化させることなく、ゲート・ドレイン間の寄生容量を減らすことが可能なＭＯＳ型半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるＭＯＳＦＥＴの概略を示す構成図。
【図２】第１の実施形態にかかるＭＯＳＦＥＴについて、さらに説明するために示す平面図。
【図３】本発明の第２の実施形態にかかるＭＯＳＦＥＴの概略を示す構成図。
【図４】従来技術とその問題点を説明するために示す、ＭＯＳＦＥＴの構成図。
【図５】従来の、ＬＤＤ構造のＭＯＳＦＥＴを例に示す構成図。
【符号の説明】
１１…半導体基板、１３…ゲート酸化膜、１５…ゲート電極、１５ａ…ゲート電極部、１７…共通ソース領域、１７ａ…オーバーラップ領域、１９，１９Ａ…共通ドレイン領域、１９ａ…オーバーラップ領域、１９ｂ…非オーバーラップ領域、１９Ａ−１…高濃度領域、１９Ａ−２…低濃度領域、Ｗ…オーバーラップ領域の幅、Ｌ…非オーバーラップ領域の幅、Ｌｇ…ゲート長。
【図１】
2004259935.tif 000008
【図２】
2004259935.tif 000009
【図３】
2004259935.tif 000010
【図４】
2004259935.tif 000011
【図５】
2004259935.tif 000012