(57)【要約】【課題】  フローティングゲートを有する不揮発性記憶セル及びその形成方法を提供する。【解決手段】  半導体基板１０１に形成されて活性領域を限定する素子分離膜１０３を具備し、活性領域の上部に複数個の第１導電膜パターン１０７ｂと複数個の第２導電膜パターン１０９ｂが交互に積層されたフローティングゲートが配置され、フローティングゲート１１０ｂと活性領域の間に第１絶縁膜１０５ａが配置される。この時に、フローティングゲートの側壁は第１導電膜パターン及び第２導電膜パターンのうち一つが突き出されて凹凸形態を形成する。これによって、フローティングゲートの表面積が増加してフローティングゲート及び制御ゲート電極間のカップリング比率が増加し、不揮発性記憶セルの動作電圧を減少させることができる。【選択図】図２
2004207695.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されて活性領域を限定する素子分離膜と、
前記活性領域の上部に配置され、複数個の第１導電膜パターン及び複数個の第２導電膜パターンが交互に積層された構造のフローティングゲートと、
前記フローティングゲート及び前記活性領域の間に介在された第１絶縁膜とを含み、
前記フローティングゲートの側壁は前記第１導電膜パターン及び前記第２導電膜パターンのうち一つが突き出されて凹凸形態を形成することを特徴とする不揮発性記憶セル。
【請求項２】
前記第１導電膜パターン及び前記第２導電膜パターンのうち一つはドーピングされたポリシリコン膜からなり、他の一つはドーピングされたシリコンゲルマニウム膜からなることを特徴とする請求項１に記載の不揮発性記憶セル。
【請求項３】
前記ドーピングされたポリシリコン膜は突き出されて前記フローティングゲート側壁の凸部分を形成し、前記ドーピングされたシリコンゲルマニウム膜は前記フローティングゲート側壁の凹部分を形成することを特徴とする請求項２に記載の不揮発性記憶セル。
【請求項４】
前記フローティングゲートの上部に配置され、前記活性領域を横切る制御ゲート電極と、
前記制御ゲート電極及び前記フローティングゲートの間に介在されたゲート層間誘電膜パターンをさらに含み、前記ゲート層間誘電膜パターン及び前記制御ゲート電極は前記フローティングゲートの上部面及び前記凹凸形態の側壁上に配置されることを特徴とする請求項１に記載の不揮発性記憶セル。
【請求項５】
前記制御ゲート電極の両側の前記活性領域に形成された一対の不純物拡散層をさらに含むことを特徴とする請求項４に記載の不揮発性記憶セル。
【請求項６】
前記制御ゲート電極の一側の前記活性領域上を横切る選択ゲートパターンと、
前記選択ゲートパターン及び前記制御ゲート電極の間の活性領域内に配置されたフローティング不純物拡散層と、
前記選択ゲートパターンの前記フローティング不純物拡散層に対向された側の活性領域及び前記フローティングゲートの前記フローティング不純物拡散層に対向された側の活性領域に各々形成された不純物拡散層をさらに含み、
前記フローティング不純物拡散層の一部分及び前記フローティングゲートの一部分は重畳されることを特徴とする請求項４に記載の不揮発性記憶セル。
【請求項７】
前記フローティングゲート下部面の所定領域及びその下の活性領域を含むトンネル窓領域と、
前記トンネル窓領域内に前記フローティングゲート及び前記活性領域の間に介在された第２絶縁膜をさらに含み、
前記トンネル窓領域は前記フローティングゲート及び前記フローティング不純物拡散層の重畳された領域内に位置し、前記第２絶縁膜は前記第１絶縁膜に比較して薄い厚さを有することを特徴とする請求項６に記載の不揮発性記憶セル。
【請求項８】
前記選択ゲートパターンは積層された第１選択ゲート電極、選択ゲート誘電膜パターン及び第２選択ゲート電極で構成され、前記第１選択ゲート電極は前記フローティングゲートと同一の物質膜からなり、前記選択ゲート誘電膜パターンは前記ゲート誘電膜パターンと同一の物質膜からなり、前記第２選択ゲート電極は前記制御ゲート電極と同一の物質膜からなることを特徴とする請求項６に記載の不揮発性記憶セル。
【請求項９】
半導体基板に素子分離膜を形成して活性領域を限定する段階と、
前記活性領域上に第１絶縁膜を形成する段階と、
前記第１絶縁膜を有する半導体基板の全面上に複数個の第１導電膜及び複数個の第２導電膜が交互に積層された構造を有するゲート導電膜を形成する段階と、
前記ゲート導電膜を等方性エッチングを含むパターニング工程を進行して凹凸形態の側壁を有するフローティングゲートを形成する段階とを含み、
前記等方性エッチングは前記第１及び第２導電膜に対してエッチング選択比を有することを特徴とする不揮発性記憶セルの形成方法。
【請求項１０】
前記第１導電膜及び前記第２導電膜のうち一つはドーピングされたポリシリコン膜で形成し、他の一つはドーピングされたシリコンゲルマニウム膜で形成することを特徴とする請求項９に記載の不揮発性記憶セルの形成方法。
【請求項１１】
前記等方性エッチングはＨｅＯ２ガスを含むエッチングガスを使用する乾式エッチングを使用し、前記エッチングガスは前記ドーピングされたポリシリコン膜に比べて前記ドーピングされたシリコンゲルマニウム膜をさらに速くエッチングすることを特徴とする請求項１０に記載の不揮発性記憶セルの形成方法。
【請求項１２】
前記ドーピングされたポリシリコン膜及び前記ドーピングされたシリコンゲルマニウム膜はインシチュ方式でドーピングすることを特徴とする請求項１０に記載の不揮発性記憶セルの形成方法。
【請求項１３】
前記フローティングゲート上に配置されたゲート層間誘電膜パターン及び制御ゲート電極を形成する段階をさらに含み、前記ゲート層間誘電膜パターン及び前記制御ゲート電極は前記フローティングゲートの上部面及び前記凹凸形態の側壁上に形成されることを特徴とする請求項９に記載の不揮発性記憶セルの形成方法。
【請求項１４】
前記フローティングゲート、前記ゲート層間誘電膜パターン及び制御ゲート電極を形成する段階は、
前記ゲート導電膜を異方性エッチングでパターニングして、予備ゲート導電膜パターンを形成する段階と、
前記予備ゲート導電膜パターンの側壁を前記等方性エッチングでエッチングして、凹凸形態の側壁を有するゲート導電膜パターンを形成する段階と、
前記ゲート導電膜パターンを有する半導体基板の全面上にゲート層間誘電膜及び制御ゲート電極膜を順次に形成する段階と、
前記制御ゲート電極膜、前記ゲート層間誘電膜及び前記ゲート導電膜パターンを連続してパターニングして、順次に積層されたフローティングゲート、ゲート層間誘電膜パターン及び前記活性領域を横切る制御ゲート電極を形成する段階とを含むことを特徴とする請求項１３に記載の不揮発性記憶セルの形成方法。
【請求項１５】
前記制御ゲート電極を形成した後に、
前記制御ゲート電極の両側の活性領域に不純物拡散層を形成する段階をさらに含むことを特徴とする請求項１４に記載の不揮発性記憶セルの形成方法。
【請求項１６】
前記制御ゲート電極の一側の前記活性領域上を横切る選択ゲートパターンを形成する段階をさらに含むことを特徴とする請求項１３に記載の不揮発性記憶セルの形成方法。
【請求項１７】
前記フローティングゲート、前記ゲート層間誘電膜パターン、前記制御ゲート電極及び前記選択ゲートパターンを形成する段階は、
前記ゲート導電膜を異方性エッチングでパターニングして、予備ゲート導電膜パターンを形成する段階と、
前記予備ゲート導電膜パターンの側壁を前記等方性エッチングでエッチングして、凹凸形態を有するゲート導電膜パターンを形成する段階と、
前記ゲート導電膜パターンを有する半導体基板の全面上に制御ゲート誘電膜及び制御ゲート電極膜を順次に形成する段階と、
前記制御ゲート電極膜、前記ゲート層間誘電膜及び前記ゲート導電膜パターンを連続してパターニングして、順次に積層されたフローティングゲート、ゲート層間誘電膜パターン及び制御ゲート電極を形成すると同時に、前記制御ゲート電極の一側の前記活性領域上を横切る選択ゲートパターンを形成する段階とを含むことを特徴とする請求項１６に記載の不揮発性記憶セルの形成方法。
【請求項１８】
前記第１絶縁膜を形成する前に、
前記活性領域の所定領域にフローティング不純物拡散層を形成する段階をさらに含み、前記フローティングゲート及び前記選択ゲートパターンは前記フローティング不純物拡散層の両側に形成され、前記フローティングゲートの一部分が前記フローティング不純物拡散層の一部分と重畳されることを特徴とする請求項１６に記載の不揮発性記憶セルの形成方法。
【請求項１９】
前記第１絶縁膜を形成した後に、前記ゲート導電膜形成の前に、
前記第１絶縁膜をパターニングして前記フローティング不純物拡散層の所定領域を露出させる段階と、
前記露出したフローティング不純物拡散層上に第２絶縁膜を形成する段階とをさらに含み、
前記第２絶縁膜は前記第１絶縁膜の厚さに比べて薄い厚さを有するように形成し、前記第２絶縁膜は前記フローティングゲート及び前記フローティング不純物拡散層の重畳された領域内に位置することを特徴とする請求項１８に記載の不揮発性記憶セルの形成方法。
【請求項２０】
基板と、
前記基板内に形成された活性領域と、
前記活性領域の上部に突出部が形成された側壁を有するフローティングゲートとを含むことを特徴とする不揮発性記憶セル。
【請求項２１】
前記フローティングゲートは複数個の第１導電パターン及び第２導電パターンを有することを特徴とする請求項２０に記載の不揮発性記憶セル。
【請求項２２】
前記第１及び第２導電パターンのうちいずれか一つは前記フローティングゲートの側壁の突出部で形成されることを特徴とする請求項２１に記載の不揮発性記憶セル。
【請求項２３】
前記第１及び第２導電パターンのうちいずれか一つはドーピングされたポリシリコン膜で形成され、他の一つはドーピングされたシリコンゲルマニウム膜で形成されることを特徴とする請求項２１に記載の不揮発性記憶セル。
【請求項２４】
前記ドーピングされたポリシリコン膜は前記フローティングゲートの側壁の突出部を形成することを特徴とする請求項２３に記載の不揮発性記憶セル。
【請求項２５】
半導体基板に活性領域を形成する段階と、
それの側壁に突出部を有するフローティングゲートを形成する段階とを含むことを特徴とする不揮発性記憶セルの形成方法。
【請求項２６】
前記フローティングゲートを形成する段階は、
複数個の第１導電パターン及び第２導電パターンを形成する段階を含むことを特徴とする請求項２５に記載の不揮発性記憶セルの形成方法。
【請求項２７】
前記第１及び第２導電パターンのうちいずれか一つは前記フローティングゲートの側壁の突出部で形成することを特徴とする請求項２６に記載の不揮発性記憶セルの形成方法。
【請求項２８】
前記第１及び第２導電パターンのうちいずれか一つはドーピングされたポリシリコン膜で形成し、他の一つはドーピングされたシリコンゲルマニウム膜で形成することを特徴とする請求項２７に記載の不揮発性記憶セルの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその形成方法に関するものであり、特に、フローティングゲートを有する不揮発性記憶セル及びその形成方法に関する。
【背景技術】
【０００２】
フローティングゲートを有する不揮発性記憶素子は電気的にデータをプログラム及び削除が可能であり、電源が供給されない状況でもプログラムされたデータが消えない記憶素子である。このようなフローティングゲートを有する不揮発性記憶素子は電気的に隔離されたフローティングゲート内に電荷を流入、またはフローティングゲートから電荷を放出することによって、データをプログラムまたは削除する。電荷がフローティングゲート及び半導体基板の間に介在された絶縁膜を通過する方式はホットキャリア注入方式またはＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）方式を使用する。
【０００３】
一般的に、フローティングゲートを有する不揮発性記憶素子はフローティングゲートの上部に位置する制御ゲート電極に動作電圧（プログラム電圧または消去電圧）が印加され、この動作電圧によるフローティングゲートに誘起される電圧によって電荷がフローティングゲートに流入、またはフローティングゲートから放出される。
【０００４】
一方、半導体素子の高集積化傾向による低動作電圧及び少ない線幅の要求によって、フローティングゲートを有する不揮発性記憶素子はカップリング比率（Ｃｏｕｐｌｉｎｇ  ｒａｔｉｏ）が問題点として台頭している。カップリング比率とは、制御ゲート電極に印加される動作電圧に対してフローティングゲートに誘起される電圧の比を示す。すなわち、カップリング比率が大きくなればなるほど、制御ゲート電極に印加される動作電圧に対するフローティングゲートに誘起される電圧が大きくなる。これによって、フローティングゲートを有する不揮発性記憶素子の動作電圧を減少させることができる。カップリング比率はフローティングゲート及び制御ゲート電極の間の静電容量が増加すれば増加するほど増加する。これによって、現在、フローティングゲート及び制御ゲート電極の間の静電容量を増やすための様々な方法が提案されている。
【非特許文献１】“Ｓｉｌｉｃｏｎ  Ｐｒｏｃｅｓｓｉｎｇ  ｆｏｒ  ｔｈｅ  ＶＬＳＩ  Ｅｒａ，  Ｖｏｌｕｍｅ２”  第６２９〜６３１頁（８．７．２  ＦＬＯＴＯＸ  ＥＥＰＲＯＭｓ）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、動作電圧を減少させるためにカップリング比率を増加させることができるフローティングゲートを有する不揮発性記憶セルを提供することにある。
【０００６】
本発明が解決しようとする他の課題は、動作電圧を減少させるためにカップリング比率を増加させることができるフローティングゲートを有する不揮発性記憶セルの形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
上述の課題を解決するために、本発明は、フローティングゲートを有する不揮発性記憶セルを提供する。この不揮発性記憶セルは、半導体基板に形成されて活性領域を限定する素子分離膜を含む。前記活性領域の上部に複数個の第１導電膜パターン及び複数個の第２導電膜パターンが交互に積層された構造のフローティングゲートが配置される。前記フローティングゲート及び前記活性領域の間に第１絶縁膜が介在される。この時に、前記フローティングゲートの側壁は前記第１導電膜パターン及び前記第２導電膜パターンのうち一つが突き出されて凹凸形態を形成する。
【０００８】
具体的に、前記第１導電膜パターン及び前記第２導電膜パターンのうち一つはドーピングされたポリシリコン膜（ｄｏｐｅｄ  ｐｏｌｙ−Ｓｉ  ｌａｙｅｒ）からなり、他の一つはドーピングされたシリコンゲルマニウム膜（ｄｏｐｅｄ  ＳｉＧｅ  ｌａｙｅｒ）からなることが望ましい。この時に、前記ドーピングされたポリシリコン膜は突き出されて前記フローティングゲート側壁の凸部分を形成し、前記ドーピングされたシリコンゲルマニウム膜は前記フローティングゲート側壁の凹部分を形成することが望ましい。
【０００９】
前記不揮発性記憶セルは前記フローティングゲートの上部に前記活性領域を横切るように配置された制御ゲート電極及び前記制御ゲート電極と前記フローティングゲートの間に介在されたゲート層間誘電膜パターンをさらに含むことができる。この時に、前記ゲート層間誘電膜ターン及び前記制御ゲート電極は前記フローティングゲートの上部面及び前記凹凸形態の側壁上に配置されることが望ましい。
【００１０】
前記不揮発性記憶セルは前記制御ゲート電極の一側の前記活性領域上を横切る選択ゲートパターン及び前記選択ゲートパターンと前記制御ゲート電極との間の活性領域内に配置されたフローティング不純物拡散層をさらに含むことができる。この時に、前記フローティング不純物拡散層の一部分及び前記フローティングゲートの一部分は重畳されることが望ましい。前記重畳される領域内に前記フローティングゲート下部面の所定領域及びその下の活性領域を含むトンネル窓領域が配置されることができる。前記トンネル窓領域内に前記フローティングゲート及び前記活性領域の間に第２絶縁膜が介在されることが望ましい。前記第２絶縁膜は前記第１絶縁膜に比べて薄い厚さを有することが望ましい。
【００１１】
上述の他の課題を解決するために、フローティングゲートを有する不揮発性記憶セルの形成方法を提供する。この方法は、半導体基板に素子分離膜を形成して活性領域を限定する段階を含む。前記活性領域上に第１絶縁膜を形成し、前記第１絶縁膜を有する半導体基板の全面上に複数個の第１導電膜及び複数個の第２導電膜が交互に積層された構造を有するゲート導電膜を形成する。前記ゲート導電膜を等方性エッチングを含むパターニング工程を進行して凹凸形態の側壁を有するフローティングゲートを形成する。この時に、前記等方性エッチングは前記第１及び第２導電膜に対してエッチング選択比を有する。
【００１２】
具体的には、前記第１導電膜及び前記第２導電膜のうち一つはドーピングされたポリシリコン膜で形成し、他の一つはドーピングされたシリコンゲルマニウム膜で形成することが望ましい。この時に、前記等方性エッチングはＨｅＯ２ガスを含むエッチングガスを使用する乾式エッチングを使用することが望ましい。前記エッチングガスは前記ドーピングされたポリシリコン膜に比べて前記ドーピングされたシリコンゲルマニウム膜をさらに速くエッチングする。前記ドーピングされたポリシリコン膜及び前記ドーピングされたシリコンゲルマニウム膜はインシチュ（ｉｎ−ｓｉｔｕ）方式でドーピングすることが望ましい。
【００１３】
この形成方法は、前記フローティングゲート上に配置されたゲート層間誘電膜パターン及び制御ゲート電極を形成する段階をさらに含むことができる。この時に、前記ゲート層間誘電膜パターン及び前記制御ゲート電極は前記フローティングゲートの上部面及び凹凸形態の側壁上に形成されることが望ましい。
【００１４】
前記フローティングゲート、前記ゲート層間誘電膜パターン及び前記制御ゲート電極を形成する方法は、前記ゲート導電膜を異方性エッチングでパターニングして、予備ゲート導電膜パターンを形成する段階を含むことができる。前記予備ゲート導電膜パターンの側壁を前記等方性エッチングでエッチングして、凹凸形態の側壁を有するゲート導電膜パターンを形成し、前記ゲート導電膜パターンを有する半導体基板の全面上にゲート層間誘電膜及び制御ゲート電極膜を順次に形成する。前記制御ゲート電極膜、前記ゲート層間誘電膜及び前記ゲート導電膜パターンを連続してパターニングして順次に積層されたフローティングゲート、ゲート層間誘電膜パターン及び前記活性領域を横切る制御ゲート電極を形成する。
【００１５】
さらに、この形成方法は、前記制御ゲート電極の一側の前記活性領域上を横切る選択ゲートパターンを形成する段階をさらに含むことができる。この場合に、前記フローティングゲート、前記ゲート層間誘電膜パターン、前記制御ゲート電極及び前記選択ゲートパターンを形成する方法は、前記ゲート導電膜を異方性エッチングでパターニングして、予備ゲート導電膜パターンを形成する段階を含むことができる。前記予備ゲート導電膜パターンの側壁を前記等方性エッチングでエッチングして、凹凸形態を有するゲート導電膜パターンを形成し、前記ゲート導電膜パターンを有する半導体基板の全面上に制御ゲート誘電膜及び制御ゲート電極膜を順次に形成する。前記制御ゲート電極膜、前記ゲート層間誘電膜及び前記ゲート導電膜パターンを連続してパターニングして順次に積層されたフローティングゲート、ゲート層間誘電膜パターン及び制御ゲート電極を形成すると同時に、前記制御ゲート電極の一側の前記活性領域上を横切る選択ゲートパターンを形成する。
【発明の効果】
【００１６】
本発明によると、フローティングゲートを有する不揮発性記憶セルで、前記フローティングゲートの側壁を凹凸形態を有するように形成することによって、前記フローティングゲートの表面積を増加させる。これによって、前記フローティングゲート及び制御ゲート電極間の静電容量が増加して、カップリングの比率が増加する。結果的に、前記不揮発性記憶セルの動作電圧を減少させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付の図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は開示された内容が徹底的であり、完全になることができるように、そして当業者に本発明の思想が十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されたものである。また、層が他の層または基板上にあると言及される場合に、それは他の層または基板上に直接形成されることができるもの、またはそれらの間に第３の層が介在されることもできるものである。
【００１８】
（第１実施の形態）
図１は本発明の一実施の形態による不揮発性記憶セルを説明するための断面図であり、図２は図１のＩ−Ｉ’に沿って切断した断面図である。
【００１９】
図１及び図２を参照すると、半導体基板１０１に活性領域を限定する素子分離膜１０３が配置される。前記素子分離膜１０３はトレンチ素子分離膜からなることができ、シリコン酸化膜からなることができる。
【００２０】
前記活性領域の上部に凹凸形態の側壁を有するフローティングゲート１１０ｂが配置される。前記フローティングゲート１１０ｂは複数個の第１導電膜パターン１０７ｂ及び複数個の第２導電膜パターン１０９ｂが交互に積層された構造を有する。前記第１導電膜パターン１０７ａ及び前記第２導電膜パターン１０９ａのうち一つは突き出されて前記フローティングゲート１１０ｂ側壁の凸部分を形成し、他の一つは前記フローティングゲート１１０ｂ側壁の凹部分を形成する。
【００２１】
前記第１導電膜パターン１０７ｂ及び前記第２導電膜パターン１０９ｂのうち一つはドーピングされたポリシリコン膜からなり、他の一つはドーピングされたシリコンゲルマニウム膜からなることが望ましい。前記第１導電膜パターン１０７ｂが前記ドーピングされたポリシリコン膜からなり、前記第２導電膜パターン１０９ｂが前記ドーピングされたシリコンゲルマニウム膜からなる場合に、前記第１導電膜パターン１０７ｂは突き出されて前記フローティングゲート１１０ｂ側壁の凸部分を形成する。一方、前記第２導電膜パターン１０９ｂは前記フローティングゲート１１０ｂ側壁の凹部分を形成する。
【００２２】
前記フローティングゲート１１０ｂ及び前記活性領域の間にトンネル絶縁膜パターン１０５ａが介在される。前記トンネル絶縁膜パターン１０５ａは第１絶縁膜であり、シリコン酸化膜からなることができる。前記フローティングゲート１１０ｂ上部に前記活性領域を横切る制御ゲート電極１２０ａが配置される。この時に、前記制御ゲート電極１２０ａは前記フローティングゲート１１０ｂの凹凸形態の側壁の上部にも配置される。前記制御ゲート電極１２０ａは導電膜、例えば、ドーピングされたポリシリコン膜またはポリサイド膜からなることができる。前記ポリサイド膜は積層されたドーピングされたポリシリコン膜及び金属シリサイド膜からなる。前記制御ゲート電極１２０ａ及び前記フローティングゲート１１０ｂの間にゲート層間誘電膜パターン１１５ａが介在される。前記ゲート層間誘電膜パターン１１５ａは前記フローティングゲート１１０ｂの上部面及び側壁の凹凸形態に従って、コンフォマルに配置され、前記制御ゲート電極１２０ａは前記フローティングゲート１１０ｂの側壁のうち凹部分を満たす。前記ゲート層間誘電膜パターン１１５ａは誘電膜からなる。例えば、シリコン酸化膜またはＯＮＯ膜（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｌａｙｅｒ）からなることができる。これに加えて、前記ゲート層間誘電膜パターン１１５ａは前記ＯＮＯ膜に比べて高誘電率を有する高誘電膜からなることができる。前記制御ゲート電極１２０ａ両側の前記活性領域に不純物拡散層１２２が配置される。前記不純物拡散層１２２はソース／ドレイン領域に該当することができる。
【００２３】
上述の不揮発性記憶セルで、凹凸形態の側壁によって、前記フローティングゲート１１０ｂの表面積が増加する。これによって、前記制御ゲート電極１２０ａ及び前記フローティングゲート１１０ｂが重畳される面積が増加することによって、前記制御ゲート電極１２０ａ及び前記フローティングゲート１１０ｂ間の静電容量が増加する。結果的に、カップリング比率が増加して不揮発性記憶セルの動作電圧（プログラム電圧または消去電圧）を減少させることができる。
【００２４】
前記不揮発性記憶セルは前記フローティングゲート１１０ｂ下部の前記トンネル絶縁膜パターン１０５ａ全面を通じて電荷がＦＮトンネリング方式でトンネリングすることができる。
【００２５】
上述の一実施の形態による不揮発性記憶セルはフラッシュ記憶素子に適用されることができる。例えば、ＮＡＮＤ型フラッシュ記憶素子またはＮＯＲ型フラッシュ記憶素子などに適用されることができる。
【００２６】
図３乃至図７は本発明の一実施の形態による不揮発性記憶セルの形成方法を説明するための斜視図である。
【００２７】
図３を参照すると、半導体基板１０１の所定領域に素子分離膜１０３を形成して活性領域を限定する。前記素子分離膜１０３はトレンチ素子分離膜で形成することができる。前記活性領域を含んだ半導体基板上にトンネル絶縁膜１０５を形成する。前記トンネル絶縁膜１０５は熱酸化膜またはＣＶＤシリコン酸化膜で形成することができる。
【００２８】
前記トンネル絶縁膜１０５を有する半導体基板１０１の全面にゲート導電膜１１０を形成する。前記ゲート導電膜１１０は複数個の第１導電膜１０７及び複数個の第２導電膜１０９を交互に積層して形成する。前記第１導電膜１０７及び前記第２導電膜１０９のうち一つはドーピングされたポリシリコン膜で形成し、他の一つは前記ドーピングされたシリコンゲルマニウム膜で形成することが望ましい。
【００２９】
前記ドーピングされたポリシリコン膜及び前記ドーピングされたシリコンゲルマニウム膜はインシチュ（ｉｎ−ｓｉｔｕ）方式でドーピングされることが望ましい。これとは異なり、前記ドーピングされたポリシリコン膜及び前記ドーピングされたシリコンゲルマニウム膜は不純物をイオン注入してドーピングすることもできる。
【００３０】
前記ゲート導電膜１１０上に感光膜パターン１１２を形成する。
【００３１】
図４及び図５を参照すると、前記感光膜パターン１１２をマスクとして使用して前記ゲート導電膜１１０を異方性エッチングでパターニングして、予備ゲート導電膜パターン１１０ａを形成する。前記予備ゲート導電膜パターン１１０ａの側壁には前記異方性エッチングされた第１及び第２導電膜１０７ａ、１０９ａの側壁が露出する。前記予備ゲート導電膜パターン１１０ａは前記活性領域の全面上に形成されることができる。
【００３２】
次に、前記感光膜パターン１１２を再びマスクとして使用して前記予備ゲート導電膜パターン１１０ａを等方性エッチングして凹凸形態の側壁を有するゲート導電膜パターン１１０ａ’を形成する。この時に、前記等方性エッチングは前記異方性エッチングされた第１及び第２導電膜１０７ａ、１０９ａに対してエッチング選択比を有する。前記等方性エッチングはＨｅＯ２ガスを含むエッチングガスを使用する乾式エッチングに進行することが望ましい。前記ＨｅＯ２ガスを含むエッチングガスは前記ドーピングされたポリシリコン膜及び前記ドーピングされたシリコンゲルマニウム膜に対してエッチング選択比を有する。具体的に、前記ＨｅＯ２ガスを含むエッチングガスは前記ドーピングされたポリシリコン膜に比べて前記ドーピングされたシリコンゲルマニウム膜をさらに速くエッチングする。これによって、図３の第１及び第２導電膜１０７、１０９が各々前記ドーピングされたポリシリコン膜及び前記ドーピングされたシリコンゲルマニウム膜で形成される場合に、前記等方性エッチングされた第２導電膜１０９ａ’は前記等方性エッチングされた第１導電膜１０７ａ’に比べてさらにエッチングされ、前記ゲート導電膜パターン１１０ａ’の側壁の凹部分を形成する。一方、前記等方性エッチングされた第１導電膜１０９ａ’は突き出されて前記ゲート導電膜パターン１１０ａ’の側壁の凸部分に形成される。
【００３３】
図６及び図７を参照すると、前記ゲート導電膜パターン１１０ａ’を有する半導体基板１０１から前記感光膜パターン１１２を除去して前記ゲート導電膜パターン１１０ａ’の上部面を露出させる。前記露出したゲート導電膜パターン１１０ａ’の上部面を含む半導体基板１０１の全面上にコンフォマルなゲート層間誘電膜１１５を形成する。この時に、前記ゲート層間誘電膜１１５は前記ゲート導電膜パターン１１０ａ’の側壁の凹凸形態に従ってコンフォマルに形成される。前記ゲート層間誘電膜１１５はシリコン酸化膜またはＯＮＯ膜で形成することができる。これとは異なり、前記ゲート層間誘電膜１１５は前記ＯＮＯ膜に比べて高誘電率を有する高誘電膜で形成することができる。
【００３４】
前記ゲート層間誘電膜１１５上に制御ゲート電極膜１２０を形成する。前記制御ゲート電極膜１２０は前記ゲート導電膜パターン１１０ａ’の凹部分を十分に満たすことができる導電膜で形成する。例えば、ドーピングされたポリシリコン膜またはポリサイド膜で形成することができる。ドーピングされたポリシリコン膜はステップカバレッジが優れており、前記ゲート導電膜パターン１１０ａ’の側壁の凹部分を十分に満たすことができる。
【００３５】
前記制御ゲート電極膜１２０、前記ゲート層間誘電膜１１５、前記ゲート導電膜パターン１１０ａ’及び前記トンネル絶縁膜１０５を連続してパターニングして順次に積層されたトンネル絶縁膜パターン１０５ａ、フローティングゲート１１０ｂ、ゲート層間誘電膜パターン１１５ａ及び制御ゲート電極１２０ａを形成する。前記フローティングゲート１１０ｂは第１導電膜パターン１０７ｂ及び第２導電膜パターン１０９ｂが交互に積層された構造を有し、電気的に隔離される。前記制御ゲート電極１２０ａは前記活性領域を横切る。この時に、前記制御ゲート電極１２０ａは前記フローティングゲート１１０ｂの凹凸形態の側壁上にも位置される。これによって、前記フローティングゲート１１０ｂ及び前記制御ゲート電極１２０ａの静電容量が増加する。結果的に、カップリング比率が増加して前記フローティングゲート１１０ｂを有する不揮発性記憶セルの動作電圧を減少させることができる。
【００３６】
前記フローティングゲート１１０ｂの両側の活性領域上に位置する前記トンネル絶縁膜１０５は後続工程で除去することもできる。
【００３７】
前記制御ゲート電極１２０ａ形成後に、前記制御ゲート電極１２０ａをマスクとして使用して不純物イオンを注入して前記制御ゲート電極１２０ａの両側の前記活性領域に図１に示した不純物拡散層１２２を形成する。
【００３８】
（第２実施の形態）
本発明の他の実施の形態では、本発明の思想が適用されたＥＥＰＲＯＭセルを示す。すなわち、前記ＥＥＰＲＯＭセルのフローティングゲートは凹凸形態の側壁を有する。また、前記ＥＥＰＲＯＭセルは前記フローティングゲート一側の活性領域上を横切る選択ゲートパターンを含む。
【００３９】
図８は本発明の他の実施の形態による不揮発性記憶セルを示す断面図であり、図９は図８のＩＩ−ＩＩ’に沿って切断した断面図であり、図１０は図８のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【００４０】
図８、図９及び図１０を参照すると、半導体基板２０１に活性領域を限定する素子分離膜２０３が配置される。前記素子分離膜２０３はトレンチ素子分離膜からなることができる。
【００４１】
前記活性領域の上部にフローティングゲート２１５ｂが配置される。前記フローティングゲート２１５ｂの側壁は凹凸形態である。前記フローティングゲート２１５ｂは複数個の第１導電膜パターン２１３ｂ及び複数個の第２導電膜パターン２１４ｂが交互に積層された構造である。前記第１導電膜パターン２１３ｂ及び前記第２導電膜パターン２１４ｂのうち一つは突き出されて前記フローティングゲート２１５ｂ側壁の凸部分を形成し、他の一つは前記フローティングゲート２１５ｂ側壁の凹部分を形成する。前記第１導電膜パターン２１３ｂ及び前記第２導電膜パターン２１４ｂのうち一つはドーピングされたポリシリコン膜からなり、他の一つはドーピングされたシリコンゲルマニウム膜からなることが望ましい。前記第１導電膜パターン２１３ｂが前記ドーピングされたポリシリコン膜からなり、前記第２導電膜パターン２１４ｂが前記ドーピングされたシリコンゲルマニウム膜からなる時に、前記第１導電膜パターン２１３ｂは突き出されて前記フローティングゲート２１５ｂの側壁の凸部分を形成し、これに反して、前記第２導電膜パターン２１４ｂは前記フローティングゲート２１５ｂの側壁の凹部分を形成する。
【００４２】
前記フローティングゲート２１５ｂ及び前記活性領域の間にゲート絶縁膜パターン２０７ａが介在される。この時に、前記フローティングゲート２１５ｂの下部面の所定領域及びその下の活性領域を含むトンネル窓領域２０９が配置されることが望ましい。前記トンネル窓領域２０９内に位置する前記フローティングゲート２１５ｂ及び前記活性領域の間にトンネル絶縁膜２１１が介在されることが望ましい。前記トンネル絶縁膜２１１は第２絶縁膜であり、前記ゲート絶縁膜パターン２０７ａに比べて薄い厚さを有することが望ましい。前記ゲート絶縁膜パターン２０７ａ及び前記トンネル絶縁膜２１１はシリコン酸化膜からなることができる。
【００４３】
前記フローティングゲート２１５ｂの上部に前記活性領域を横切る制御ゲート電極２２０ａが配置される。この時に、前記制御ゲート電極２２０ａは前記フローティングゲート２１５ｂの凹凸形態の側壁の上部にも配置される。前記制御ゲート電極２２０ａは導電膜、例えば、ドーピングされたポリシリコン膜またはポリサイド膜からなることができる。前記制御ゲート電極２２０ａ及び前記フローティングゲート２１５ｂの間にゲート層間誘電膜パターン２１９ａが介在される。前記ゲート層間誘電膜パターン２１９ａは前記フローティングゲート２１５ｂの上部面及び側壁の凹凸形態に従ってコンフォマルに配置され、前記制御ゲート電極２２０ａは前記フローティングゲート２１５ｂの側壁の凹部分を満たす。前記ゲート層間誘電膜パターン２１９ａは誘電膜であるシリコン酸化膜またはＯＮＯ膜からなることができる。これに加えて、前記ゲート層間誘電膜パターン２１９ａは前記ＯＮＯ膜に比べて高誘電率を有する高誘電膜からなることができる。
【００４４】
前記フローティングゲート２１５ｂの一側の前記活性領域の上部を横切る選択ゲートパターン２２２が配置される。前記選択ゲートパターン２２２は前記制御ゲート電極２２０ａと平行に配置される。前記選択ゲートパターン２２２は順次に積層された選択ゲート絶縁膜パターン２０７ｂ、第１選択ゲート電極２１５ｃ、選択ゲート層間誘電膜パターン２１９ｂ及び第２選択ゲート電極２２０ａで構成されることができる。前記第１選択ゲート電極２１５ｃは複数個の選択第１導電膜パターン２１３ｃ及び複数個の選択第２導電膜パターン２１４ｃが交互に積層された構造であることができる。すなわち、前記第１選択ゲート電極２１５ｃは前記フローティングゲート２１５ｂと同一の物質膜からなることができる。これに加えて、前記選択ゲート層間誘電膜パターン２１９ｂは前記ゲート層間誘電膜パターン２１９ａと同一の物質膜からなることができ、前記第２選択ゲート電極２２０ｂは前記制御ゲート電極２２０ａと同一の物質膜からなることができる。前記第１及び第２選択ゲート電極２１５ｃ、２２０ｂは互いに電気的に接続されることができる。
【００４５】
前記フローティングゲート２１５ｂ及び前記選択ゲート電極２２２の間の活性領域にフローティング不純物拡散層２０５が配置される。前記フローティングゲート２１５ｂはその一部分が前記フローティング不純物拡散層２０５の一部分と重畳されることが望ましい。これによって、前記フローティングゲート２１５ｂの下部の前記活性領域はチャンネル領域（ａ）及び前記フローティングゲート２１５ｂ及び前記フローティング不純物拡散層２０５の重畳領域（ｂ）に区分される。前記トンネル窓領域２０９は前記重畳領域（ｂ）内に位置することが望ましい。
【００４６】
前記フローティングゲート２１５ｂの前記フローティング不純物拡散層２０５に対向された側の活性領域及び前記選択ゲートパターン２２２の前記フローティング不純物層２０５に対向された側の活性領域に各々不純物拡散層２２３が位置する。前記不純物拡散層２２３はＥＥＰＲＯＭセルのソース／ドレイン領域であることができる。
【００４７】
上述のＥＥＰＲＯＭセルは前記トンネル窓領域２０９を通じて前記フローティング不純物拡散層２０５内の電荷が前記フローティングゲート２１５ｂに流入、または前記フローティングゲート２１５ｂ内の電荷が前記フローティング不純物拡散層２０５に放出される。この時に、電荷はＦＮトンネリング方式で前記トノル絶縁膜２１１をトンネリングすることができる。これとは異なり、前記トンネル窓領域２０９は省略されることもできる。この時には、前記重畳領域（ｂ）全体にわたって電荷が前記ゲート絶縁膜パターン２０７ａをトンネリングすることができる。
【００４８】
上述のＥＥＰＲＯＭセルで、前記フローティングゲート２１５ｂは凹凸形態の側壁によって表面積が増加する。これによって、前記フローティングゲート２１５ｂ及び前記制御ゲート電極２２０ａ間の静電容量が増加する。結果的に、カップリング比率が増加して前記ＥＥＰＲＯＭセルの動作電圧を減少させることができる。
【００４９】
図１１Ａ乃至図１５Ａは本発明の他の実施の形態による不揮発性記憶セルの形成方法を説明するための平面図であり、図１１Ｂ乃至図１５Ｂは各々図１１Ａ乃至図１５ＡのＩＶ−ＩＶ’に沿って切断した断面図であり、図１１Ｃ乃至図１５Ｃは各々図１１Ａ乃至図１５ＡのＶ−Ｖ’に沿って切断した断面図である。
【００５０】
図１１Ａ、図１１Ｂ及び図１１Ｃを参照すると、半導体基板２０１の所定領域に素子分離膜２０３を形成して活性領域を限定する。前記素子分離膜２０３はトレンチ素子分離膜で形成することができる。
【００５１】
前記活性領域の所定領域に不純物イオンを選択的に注入してフローティング不純物拡散層２０５を形成する。前記フローティング不純物拡散層２０５を有する活性領域上にゲート絶縁膜２０７を形成する。前記ゲート絶縁膜２０７は熱酸化膜またはＣＶＤシリコン酸化膜で形成することができる。前記ゲート絶縁膜２０７をパターニングして前記フローティング不純物拡散層２０５の所定領域を露出させる開口部２０８を形成する。前記開口部２０８が形成された領域はトンネル窓領域２０９に該当する。前記露出したフローティング不純物拡散層２０５上にトンネル絶縁膜２１１を形成する。この時に、前記トンネル絶縁膜２１１は前記ゲート絶縁膜２０７の厚さに比べて薄く形成することが望ましい。前記トンネル絶縁膜２１１は熱酸化膜またはＣＶＤシリコン酸化膜で形成することができる。
【００５２】
前記トンネル窓領域２０９に位置する前記開口部２０８及び前記トンネル絶縁膜２１１を形成する段階は省略されることもできる。
【００５３】
前記トンネル絶縁膜２１１を有する半導体基板２０１の全面上にゲート導電膜２１５を形成する。前記ゲート導電膜２１５は複数個の第１導電膜２１３及び複数個の第２導電膜２１４を交互に積層して形成することが望ましい。前記第１導電膜２１３及び前記第２導電膜２１４のうち一つはドーピングされたポリシリコン膜で形成し、他の一つはドーピングされたシリコンゲルマニウム膜で形成することが望ましい。前記ドーピングされたポリシリコン膜及び前記ドーピングされたシリコンゲルマニウム膜はインシチュ（ｉｎ−ｓｉｔｕ）方式でドーピングされることが望ましい。これとは異なり、前記ドーピングされたポリシリコン膜及び前記シリコンゲルマニウム膜は不純物イオンを注入してドーピングすることもできる。
【００５４】
前記ゲート導電膜２１５上に感光膜パターン２１７を形成する。
【００５５】
図１２Ａ、図１２Ｂ、図１２Ｃ、図１３Ａ、図１３Ｂ及び図１３Ｃを参照すると、前記ゲート導電膜２１５は前記感光膜パターン２１７をマスクとして使用して異方性エッチングでパターニングして、予備ゲート導電膜パターン２１５ａを形成する。前記予備ゲート導電膜パターン２１５ａは後続のフローティングゲートの側壁のうち前記素子分離膜２０３上に位置する側壁を露出させる。すなわち、図示しないが、このパターニング工程で、後続に形成されるフローティングゲートが前記素子分離膜２０３を境界にして隣り合うフローティングゲート（図示しない）から分離する。前記予備ゲート導電膜パターン２１５ａの露出した側壁は前記異方性エッチングされた第１及び第２導電膜２１３ａ、２１４ａで構成される。
【００５６】
次に、前記感光膜パターン２１７を再びマスクとして使用して前記予備ゲート導電膜パターン２１５ａを等方性エッチングして、凹凸形態の側壁を有するゲート導電膜パターン２１５ａ’を形成する。前記等方性エッチングは前記異方性エッチングされた第１及び第２導電膜２１３ａ、２１４ａに対してエッチング選択比を有する。前記等方性エッチングはＨｅＯ２ガスを含むエッチングガスを使用する乾式エッチングに進行することが望ましい。前記ＨｅＯ２ガスを含むエッチングガスは前記ドーピングされたポリシリコン膜及び前記ドーピングされたシリコンゲルマニウム膜に対してエッチング選択比を有する。具体的に、前記ＨｅＯ２ガスを含むエッチングガスは前記ドーピングされたポリシリコン膜に比べて前記ドーピングされたシリコンゲルマニウム膜をさらに速くエッチングする。これによって、図１２Ｂの第１及び第２導電膜２１３、２１４が各々前記ドーピングされたポリシリコン膜及び前記シリコンゲルマニウム膜で形成される場合に、前記等方性エッチングされた第２導電膜２１４ａ’は前記等方性エッチングされた第１導電膜２１３ａ’に比べてさらにエッチングされて、前記ゲート導電膜パターン２１５ａ’の側壁の凹部分が形成される。これに反して、前記等方性エッチングされた前記第１導電膜２１３ａ’は突き出されて前記ゲート導電膜パターン２１５ａ’の凸部分に形成される。
【００５７】
図１４Ａ、図１４Ｂ、図１４Ｃ、図１５Ａ、図１５Ｂ及び図１５Ｃを参照すると、前記感光膜パターン２１７を除去して前記ゲート導電膜パターン２１５ａ’の上部面を露出させる。前記露出したゲート導電膜パターン２１５ａ’の上部面を含む半導体基板２０１の全面上にコンフォマルなゲート層間誘電膜２１９を形成し、前記ゲート層間誘電膜２１９上に制御ゲート電極膜２２０を形成する。前記ゲート層間誘電膜２１９は前記ゲート導電膜パターン２１５ａ’の側壁の凹凸形態に従ってコンフォマルに形成され、前記制御ゲート電極膜２２０は前記ゲート導電膜パターン２１５ａ’の側壁の凹部分を満たす。前記ゲート層間誘電膜２１９は誘電膜であるシリコン酸化膜またはＯＮＯ膜で形成することができる。これと異なり、前記ゲート層間誘電膜２１９は前記ＯＮＯ膜に比べて誘電率が高い高誘電膜で形成することができる。前記制御ゲート電極膜２２０はドーピングされたポリシリコン膜またはポリサイド膜で形成することができる。
【００５８】
前記制御ゲート電極膜２２０、前記ゲート層間誘電膜２１９、前記ゲート導電膜パターン２１５ａ’及び前記ゲート絶縁膜２０７を連続してパターニングして、順次に積層されたゲート絶縁膜パターン２０７ａ、フローティングゲート２１５ｂ、ゲート層間誘電膜パターン２１９ａ及び制御ゲート電極２２０ａを形成する。これと同時に、前記フローティングゲート２１５ｂの一側の前記活性領域上を横切る選択ゲートパターン２２２を形成する。前記制御ゲート電極２２０ａは前記選択ゲートパターン２２２と平行に前記活性領域を横切る。前記フローティングゲート２１５ｂは第１導電膜パターン２１３ｂ及び第２導電膜パターン２１４ｂが交互に積層された構造を有し、前記フローティングゲート２１５ｂは凹凸形態の側壁を有する。これにより、前記フローティングゲート２１５ｂの表面積が増加する。前記制御ゲート電極２２０ａは前記フローティングゲート２１５ｂの上部面及び凹凸形態の側壁の上部にも形成される。結果的に、前記フローティングゲート２１５ｂ及び前記制御ゲート電極２２０ａ間の静電容量が増加してカップリング比率が増加する。これによって、前記ＥＥＰＲＯＭセルの動作電圧を減少させることができる。
【００５９】
前記選択ゲートパターン２２２は順次に積層された選択ゲート絶縁膜パターン２０７ｂ、第１選択ゲート電極２１５ｃ、選択ゲート層間誘電膜２１９ｂ及び第２選択ゲート電極２２０ｂで構成される。前記第１選択ゲート電極２１５ｃは選択第１導電膜パターン２１３ｃ及び選択第２導電膜パターン２１４ｃが交互に積層された構造を有する。すなわち、前記第１選択ゲート電極２１５ｃは前記フローティングゲート２１５ｂと同一の物質膜からなることが望ましい。前記選択ゲート層間誘電膜パターン２１９ｂ及び前記第２選択ゲート電極２２０ｂは各々前記ゲート層間誘電膜パターン２１９ａ及び前記制御ゲート電極２２０ａと同一の物質膜からなることが望ましい。
【００６０】
前記フローティングゲート２１５ｂ及び前記選択ゲートパターン２２２の間の活性領域に前記フローティング不純物拡散層２０５が配置される。前記フローティングゲート２１５ｂの下部面の所定領域は前記トンネル絶縁膜２１１上に形成される。これによって、前記フローティングゲート２１５ｂの一部分及び前記フローティング不純物拡散層２０５の一部分は重畳される。
【００６１】
前記フローティングゲート２１５ｂの前記フローティング不純物拡散層２０５に対向された側の活性領域及び前記選択ゲートパターン２２２の前記フローティング不純物拡散層２０５に対向された側の活性領域に選択的に不純物イオンを注入して各々不純物拡散層２２３を形成する。前記不純物拡散層２２３は前記ＥＥＰＲＯＭセルのソース／ドレイン領域に該当することができる。
【００６２】
前記不純物拡散層２２３を有する半導体基板２０１の全面上に層間絶縁膜２２５を形成し、前記層間絶縁膜２２５を貫通して前記選択ゲート電極２２２に隣接した前記不純物拡散層２２３と電気的に接続するビットラインコンタクトプラグ２２７を形成する。前記層間絶縁膜２２５上に前記ビットラインコンタクトプラグ２２７と電気的に接続するビットライン２３０を形成する。前記ビットライン２３０は前記制御ゲート電極２２０ａ及び前記選択ゲート電極２２２を横切る。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施の形態による不揮発性記憶セルを説明するための断面図である。
【図２】図１のＩ−Ｉ’に沿って切断した断面図である。
【図３】本発明一実施の形態による不揮発性記憶セルの形成方法を説明するための斜視図である。
【図４】本発明一実施の形態による不揮発性記憶セルの形成方法を説明するための斜視図である。
【図５】本発明一実施の形態による不揮発性記憶セルの形成方法を説明するための斜視図である。
【図６】本発明一実施の形態による不揮発性記憶セルの形成方法を説明するための斜視図である。
【図７】本発明一実施の形態による不揮発性記憶セルの形成方法を説明するための斜視図である。
【図８】本発明の他の実施の形態による不揮発性記憶セルを示す断面図である。
【図９】図８のＩＩ−ＩＩ’に沿って切断した断面図である。
【図１０】図８のＩＩＩ−ＩＩＩ’に沿って切断した断面図である。
【図１１Ａ】本発明の他の実施の形態による不揮発性記憶セルの形成方法を説明するための平面図である。
【図１１Ｂ】図１１Ａ乃至図１５ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【図１１Ｃ】図１１Ａ乃至図１５ＡのＶ−Ｖ’に沿って切断した断面図である。
【図１２Ａ】本発明の他の実施の形態による不揮発性記憶セルの形成方法を説明するための平面図である。
【図１２Ｂ】図１１Ａ乃至図１５ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【図１２Ｃ】図１１Ａ乃至図１５ＡのＶ−Ｖ’に沿って切断した断面図である。
【図１３Ａ】本発明の他の実施の形態による不揮発性記憶セルの形成方法を説明するための平面図である。
【図１３Ｂ】図１１Ａ乃至図１５ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【図１３Ｃ】図１１Ａ乃至図１５ＡのＶ−Ｖ’に沿って切断した断面図である。
【図１４Ａ】本発明の他の実施の形態による不揮発性記憶セルの形成方法を説明するための平面図である。
【図１４Ｂ】図１１Ａ乃至図１５ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【図１４Ｃ】図１１Ａ乃至図１５ＡのＶ−Ｖ’に沿って切断した断面図である。
【図１５Ａ】本発明の他の実施の形態による不揮発性記憶セルの形成方法を説明するための平面図である。
【図１５Ｂ】図１１Ａ乃至図１５ＡのＩＶ−ＩＶ’に沿って切断した断面図である。
【図１５Ｃ】図１１Ａ乃至図１５ＡのＶ−Ｖ’に沿って切断した断面図である。
【符号の説明】
【００６４】
１０１  半導体基板、
１０３  素子分離膜、
１０５ａ  トンネル絶縁膜パターン、
１０７ｂ  第１導電膜パターン、
１０９ｂ  第２導電膜パターン、
１１０ｂ  フローティングゲート、
１１５ａ  ゲート層間絶縁膜、
１２０ａ  制御ゲート電極。
【図１】
2004207695.tif 000003
【図２】
2004207695.tif 000004
【図３】
2004207695.tif 000005
【図４】
2004207695.tif 000006
【図５】
2004207695.tif 000007
【図６】
2004207695.tif 000008
【図７】
2004207695.tif 000009
【図８】
2004207695.tif 000010
【図９】
2004207695.tif 000011
【図１０】
2004207695.tif 000012
【図１１Ａ】
2004207695.tif 000013
【図１１Ｂ】
2004207695.tif 000014
【図１１Ｃ】
2004207695.tif 000015
【図１２Ａ】
2004207695.tif 000016
【図１２Ｂ】
2004207695.tif 000017
【図１２Ｃ】
2004207695.tif 000018
【図１３Ａ】
2004207695.tif 000019
【図１３Ｂ】
2004207695.tif 000020
【図１３Ｃ】
2004207695.tif 000021
【図１４Ａ】
2004207695.tif 000022
【図１４Ｂ】
2004207695.tif 000023
【図１４Ｃ】
2004207695.tif 000024
【図１５Ａ】
2004207695.tif 000025
【図１５Ｂ】
2004207695.tif 000026
【図１５Ｃ】
2004207695.tif 000027