(57)【要約】【課題】  ＣＭＯＳ論理回路において、高速動作および拡張性の高い回路設計を可能にし、部品の調整手間を大幅に減少させることにより開発工数を大幅に削減し、さらに、同一の基本部品を使用することにより歩留りの向上を図れ製造価格の低廉化を促進する。【解決手段】  １６ビット全加算演算回路（ＩＡＤＤ１６）が、半加算演算部３８と、第１演算部３９と、第２演算部４０と、第３演算部４１と、第４演算部４２とをそなえて構成する。【選択図】        図１４
2004362597.tif 000002
【特許請求の範囲】
【請求項１】
ｎ２（ｎ２は２のｍ２乗なる整数，ここでｍ２は２以上の偶数）ビットからなる第１の入力信号とｎ２ビットからなる第２の入力信号の反転信号とが入力され、該第１の入力信号と該第２の入力信号の反転信号との半加算演算を行なう半加算演算部と、
該第１の入力信号と該第２の入力信号の反転信号とを所定数ビットごとに区切って全加算演算を行ない、その結果を複数の状態信号を用いて第ｑ１キャリー，第ｑ２キャリー，第ｑ３キャリー，第ｑ４キャリーとして出力する第１演算部と、
該第ｑ１キャリーと該第ｑ２キャリーとの論理積情報を複数の状態信号を用いて第ｑ５キャリーとして出力するとともに、該第ｑ３キャリーと該第ｑ４キャリーとの論理積情報を複数の状態信号を用いて第ｑ６キャリーとして出力する第２演算部と、
少なくとも、該第ｑ５キャリーと該第ｑ６キャリーとからｎ２ビット全てのキャリーの論理積情報を複数の状態信号を用いて第ｑ７キャリーとして出力する第３演算部とをそなえ、
該半加算演算部の出力と、該第ｑ７キャリーとの排他的論理和を行ない全加算演算結果を行なう第４演算部とをそなえて構成されたことを特徴とする、論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば全加算回路に用いて好適な、論理回路に関する。
【背景技術】
【０００２】
大小比較回路、キャリー生成回路、全加算回路及びインクリメント回路は、基本回路として、プロセッサに数多く使用されている。プロセッサは、演算命令で、加算及び減算を行なうために、多くの基本回路が必要としている。例えば大小比較回路は、浮動小数点演算のために使用される。すなわち、この浮動小数点演算を行なうに際して、１つの数が有する指数部と仮数部の２つの部分の位置合わせがなされなければならない。そこで、この位置合わせの際に、１つの数のどちらが、指数部なのか仮数部なのかを知るために、比較する必要がある場合に用いられる。また加算回路は、ロードストアを行なうためのアドレス計算を行なうために、２，３種類のオペランドを足してアドレスを求めて、メモリからロードしてくるために使用される。そして、キャリー生成回路は、この加算回路でビット長が大きい場合に、高速に演算できるように使用されている。さらに、インクリメント回路は、主として命令レジスタに用いられるものであって、下数桁の増分がランダムに変動するものである。この点で、普通のカウンタ回路とは異なる。すなわち、インクリメント回路は、６４ビット長の長いものが使用されている。そのため、レジスタ等の通常のカウンタは用いられない。また、カウンタ回路は、増分が１つづつであるのに対して、このインクリメント回路は、増分が２，４，８，１６等その変動量が変動するものである。
【０００３】
これらの基本回路の動作速度は、プロセッサの処理速度を決定するため、高速に動作する回路を構成しなければならない。ところが一般に、使用する場所に応じてこれらの回路のビット幅は異なるため、多くの種類の大小比較回路、キャリー生成回路、加算回路及びインクリメント回路を開発しなければならない。テクノロジが年々進歩するにつれ、これらの回路であって異なるビット幅を有する高速なものを効率良く開発することが要求されている。このため、少ないリーフセルを用いて高速な回路を構成する必要がある。
【０００４】
このリーフセル（機能セルともいう）とは、トランジスタレベルでレイアウトをしなければならない階層のセルをいい、機能を発揮するモジュールの最下層のセルをいう。例えば６４ビット加算機能を有する回路の下の階層のモジュールは、１６ビット加算回路であり、その１６ビット加算機能を有する回路の下の階層のモジュールは、４ビット加算回路となる。そして、この４ビット加算機能を有する回路より下の階層のモジュールがない場合、この４ビット加算回路は、最下層であるリーフセルより構成されていることになる。
【０００５】
次に、従来の加算回路の例を図２６〜図２９を用いて説明し、従来のインクリメント回路を図３０を用いて説明する。
まず、従来の加算回路では、完全桁上げ先見加算回路（Look-Ahead Carry Full Adder）が用いられているので、多くの部品点数が必要とされていた。この完全桁上げ先見加算回路とは、４ビットごとに１グループを作成して、４グループで１ブロックを形成し、このブロック単位に桁上げ発生関数Ｇと、桁上げ伝播関数Ｐとを用いて演算を行なう回路をいう。また、このような完全桁上げ先見加算回路を用いる理由は、桁上げ伝播加算回路では、高速に処理できないからである。すなわち、桁上げ伝播加算回路は、単純に加算を行なって、その桁上げ信号（キャリー）を最下位の桁から最上位の桁まで伝播させる方式であるが、その加算時間がかかり過ぎる。これに対してキャリーの処理を高速に行なえるように完全桁上げ先見加算回路が用いられる。この点を、図２６〜図２９を使って説明する。
【０００６】
図２６は、従来の８ビット完全桁上げ先見加算回路の機能ブロックの一例を示す図である。この図２６に示す８ビット完全桁上げ先見加算回路９０は、桁上げ生成／伝播ユニット９１と、８ビット長ＣＬＡ（桁上げ先見）ユニット９２と、和ユニット９３とをそなえて構成されている。
そして、この桁上げ生成／伝播ユニット９１において、８ビットからなるＡ〔Ａ７  Ａ６  Ａ５  Ａ４  Ａ３  Ａ２  Ａ１  Ａ０  〕と８ビットからなるＢ〔Ｂ７  Ｂ６  Ｂ５  Ｂ４  Ｂ３  Ｂ２  Ｂ１  Ｂ０  〕とが入力され、８ビット長ＣＬＡユニット９２において、各ビット番号ｎ毎のキャリーが次式に沿って出力される。
【０００７】
Ｃｎ＋１  ＝Ｃｎ・Ｐｎ＋Ｇｎ  
ここで、Ｃｎは桁上げ信号，Ｐｎは桁上げ伝播関数，Ｇｎは桁上げ発生関数をそれぞれ表す。さらに、この演算結果は、和ユニット９３において、これら複数のキャリーから加算結果が出力されるようになっている。
これらの各ユニットを拡大したものは次のようになる。図２７は、この桁上げ生成／伝播ユニット９１の詳細な構成を示すブロック図であり、図２８は、４ビット長ＣＬＡユニットの概略構成を示すブロック図であり、また、図２９は、和ユニットの詳細を示す図である。これら図２７〜２９に示すように、各ユニット内には、多くの論理ゲートが存在している。
【０００８】
同様に、図３０は、従来の多入力ＡＮＤゲートを用いた１６ビット長のインクリメント回路の構成を示すブロック図である。この図３０に示すように、ゲート９４にて、第ｎ桁（ｎ：０≦ｎ＜１６）の各桁における半加算演算結果と、その桁より下位の桁からのキャリー信号との排他的論理和が取られて、その結果が全加算演算結果として出力される。そして、「その桁より下位の桁からのキャリー信号」とは、例えばこの図３０におけるＣ＜１＞と付した信号であって、このＣ＜１＞は、第０桁（Ａ＜０＞）より下位の、Ａ＜１＞，Ａ＜２＞，Ａ＜３＞，…，Ａ＜１５＞の１５ビット全てのＡＮＤ値によって求められる。同様に、ゲート９４にて、第１桁（Ａ＜１＞）における半加算演算結果と、Ａ＜２＞，Ａ＜３＞，…，Ａ＜１５＞の１４ビット全てのＡＮＤ値から求められるキャリー信号Ｃ＜２＞との排他的論理和が取られる。また、第１２桁における、その桁より下位の桁からのキャリー信号Ｃ＜１３＞は、Ａ＜１３＞，Ａ＜１４＞，Ａ＜１５＞の３ビットのＡＮＤ値であり、第１３桁における、その桁より下位の桁からのキャリー信号Ｃ＜１４＞は、Ａ＜１４＞，Ａ＜１５＞の２ビットのＡＮＤ値であり、第１４桁における、その桁より下位の桁からのキャリー信号Ｃ＜１５＞は、第１５ビット値そのものとなる。従って、各桁のＡＮＤ値を取るためのＡＮＤゲートが多数必要となる。
【０００９】
一方、回路全体のスピードを高めるために、多くの提案がなされている。特許文献１には、高速および回路規模の小さい全加算器等の論理回路を集積した半導体装置を提供することを目的とし、Ｎ型ＭＯＳトランジスタの４素子より成る論理生成部とＰ型ＭＯＳトランジスタの２素子より成るラッチ回路を組み合わせることにより、高速かつ素子数の少ない論理回路を基本回路として用い、その基本回路を組み合わせることにより、全加算器等の機能回路を構成するようにした技術が開示されている。しかし、この特許文献１には、各機能回路を拡張する技術は、開示されていない。
【００１０】
また、使用素子数の低減や動作速度の向上のために、特許文献２には、パストランジスタ論理回路に関する技術が開示されている。この特許文献２の目的とするところは、次のようになる。すなわち、プルアップ回路を用いることなくＨレベルを改善し、同時に、低電源電圧での動作を可能とし、前段の出力回路の負荷を軽減することで、動作速度向上や次段への信号未伝達防止やノイズ耐性向上を図り、又、パストランジスタのみで構成される論理回路の論理演算系統のトランジスタ段数をより抑えることで、動作速度を向上させながら、一方、比較的複雑な論理も実現可能とし、特に従来のパストランジスタのみで構成される論理回路では苦手な論理も、より容易に実現可能とし、又、従来からのＣＭＯＳ（Complementary Metal Oxide Semiconductor ）論理回路で構成した場合に比べても、必要な素子数がより少なく演算速度もより高速な論理回路を実現することができるパストランジスタ論理回路を提供することを目的としている。しかし、この特許文献２では、入力の論理値に応じて出力がオンオフするパストランジスタを、複数、直列あるいは並列に接続することで、論理積演算や論理和演算等を行なう回路を構成し、所望の論理回路を得るようになっており、やはり構成が複雑となり拡張性に欠けている。
【００１１】
またさらに、パストランジスタに関する技術としては、特許文献３、特許文献４及び特許文献５のそれぞれに、開示されている。これら特許文献３〜５に記載された技術は、新規な論理回路の構成方法を提供することを目的とし、この発明によれば、パストランジスタを使用して論理回路を構成するものであって、そうすることにより結果として得られる論理回路の規則性を最大限に増加させるものであり、その発明を使用して得られる論理回路は、組み合わせ回路を構成するために使用された場合においては、従来の論理回路の場合と比較して構成上、電力上、動作速度上の点において著しく向上されたものとなっている。しかし、これらの特許文献３〜５には、加算回路、大小比較回路、インクリメント回路等の機能回路等の技術は開示されていない。
【００１２】
一方、ＥＸＯＲ或いはＥＸＮＯＲ回路を構成するトランジスタの数を減少させる技術に関しては、特許文献６及びこの特許文献６が主張する優先権の基礎となる出願を共通とする特許文献７に開示されている。しかし、この特許文献６，７では、従来技術による装置に比較して必要なトランジスタの数が少なくてすむＥＸＯＲまたはＥＸＮＯＲを提供することであり、また、そのようなＥＸＯＲおよびＥＸＮＯＲを使用したＣＭＯＳ全加算器段を提供することであって、高速性や拡張性に関する技術は開示されていない。
【特許文献１】特開平６−１８７１２９号公報
【特許文献２】特開平９−１６２７２２号公報
【特許文献３】アメリカ合衆国特許４，５６６，０６４号公報
【特許文献４】特開昭５９−２２６号公報
【特許文献５】アメリカ合衆国特許４，６２２，６４８号公報
【特許文献６】特開昭５９−２０１５２７号公報
【特許文献７】アメリカ合衆国特許４，６２１，３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、このような従来の加算回路やインクリメント回路は、多くの種類の基本回路を必要とし、複雑な構造となっているため、処理スピードがかかるという課題がある。例えば、図２８の４ビット長ＣＬＡユニットは、複雑な構造となっており、多くの種類のリーフセルを必要としている。すなわち、図２８の点線で囲った枠内に示すように、このユニットは、１０個のＡＮＤゲートと、４個のＯＲゲートとから構成されており、多入力のゲート回路では、ＮＯＲ等でＯＲ出力を反転すると、１クロック遅れる等の理由で、スピードが遅くなる。この理由は、Ｐ型ＭＯＳ（P-channel Metal Oxide Semiconductor ）のＦＥＴ（Field Effect Transistor ）が２個連続しているからである。さらに、図３０に示すように、インクリメント回路も、多くの基本部品を使用しており、配線の繰り返し性が少なく、複雑な構造となっているため、各ゲート等のレイアウト（配置）に多くの工数を要する。
【００１４】
また、これらの各特許文献１〜７には、各部品をチューニング（調整）するための手間を省くための技術がなんら開示されていない。すなわち、部品点数が多いと、各部品をチューニングするために大変な手間がかかるという課題がある。その上、６４ビット長の加算回路と４ビット長の加算回路を用いたような、ビット長の異なる加算回路を用いて構成されたインクリメント回路では、ビット長の異なる加算回路を構成しようとした場合には、回路配置に大きな変更が必要となる。このため、新しいテクノロジに対応した回路を評価する場合に、多くのリーフセル等の基本部品を再評価し、結線しなければならず、開発効率が悪いという課題がある。
【００１５】
本発明は、このような課題に鑑み創案されたもので、基本部品の種類を５種類に抑えて、高速動作する回路を設計できるようにするとともに、配線の繰り返し性を多くすることにより、回路規模をシンプルとした拡張性の高い回路を設計できるようにし、また、各部品をチューニングする手間を大幅に減少させることにより、レイアウト工数が大幅に短縮されて開発工数が大幅に削減され、さらに、同一の基本部品を使用することで、歩留りの向上を図ることができて製造面においても価格の低廉化が促進できる論理回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
このため、本発明の論理回路は、ｎ２（ｎ２は２のｍ２乗なる整数，ここでｍ２は２以上の偶数）ビットからなる第１の入力信号とｎ２ビットからなる第２の入力信号の反転信号とが入力され、第１の入力信号と第２の入力信号の反転信号との半加算演算を行なう半加算演算部と、第１の入力信号と第２の入力信号の反転信号とを所定数ビットごとに区切って全加算演算を行ない、その結果を複数の状態信号を用いて第ｑ１キャリー，第ｑ２キャリー，第ｑ３キャリー，第ｑ４キャリーとして出力する第１演算部と、第ｑ１キャリーと第ｑ２キャリーとの論理積情報を複数の状態信号を用いて第ｑ５キャリーとして出力するとともに、第ｑ３キャリーと第ｑ４キャリーとの論理積情報を複数の状態信号を用いて第ｑ６キャリーとして出力する第２演算部と、少なくとも、第ｑ５キャリーと第ｑ６キャリーとからｎ２ビット全てのキャリーの論理積情報を複数の状態信号を用いて第ｑ７キャリーとして出力する第３演算部とをそなえ、半加算演算部の出力と、第ｑ７キャリーとの排他的論理和を行ない全加算演算結果を行なう第４演算部とをそなえて構成されたことを特徴としている。
【発明の効果】
【００１７】
本発明の論理回路によれば、ｎ２（ｎ２は２のｍ２乗なる整数，ここでｍ２は２以上の偶数）ビットの全加算回路が、１６ビット全加算回路，セルＬＳＥＬ２，セルＬＥＯＲを用いて構成されているので、異なるビット幅の加算回路及び大小比較回路が簡単かつ効率よく得られ、しかも高速に動作する回路を設計することができる。また、同一のリーフセルが使用されるので、歩留り等が向上して製造面の向上にもつながる。さらに、リーフセルの種類を抑えられるので、リーフセルの開発工数が大幅に削減されるうえ、回路規模が全体的に小さくなるので、配線の繰り返し性を多くしたレイアウトを設計することができ、工数の大幅な短縮につながる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施の形態を説明する。
（Ａ）本発明の一実施形態の説明
図１に本発明の一実施形態にかかる第１のリーフセルのブロック構成を示す。この図１に示すセルＬＥＯＲは、第１反転部１ａと、第２反転部１ｂと、伝送部１ｃとをそなえて構成されたＣＭＯＳ論理回路である。また、Ａ，ＸＳ，Ｓ，ＸＡ及びＸはそれぞれ端子名を表す。
【００１９】
この第１反転部１ａは、正論理及び負論理のうちの一方の論理を有する第１の入力信号を反転出力するものであり、２系統のＣＭＯＳロジック１ａａと１ａｂとが並列に設けられている。そして、端子Ａから入力された信号は、これら２系統のＣＭＯＳロジック１ａａと１ａｂのトランジスタゲートとのそれぞれに、入力されるようになっている。すなわち、端子Ａからの入力信号が１のとき、ゲートＴ１はオフで、ゲートＴ２はオンになり、信号線Ｐ１００はアース電位となる一方、端子Ａからの入力信号が０のとき、ゲートＴ１はオンで、ゲートＴ２はオフになり、信号線Ｐ１００はハイバイアスとなる。そして、この信号線Ｐ１００は、入力信号が反転された論理で出力されるようになっており、これら２系統のＣＭＯＳロジック１ａａと１ａｂとが、ダブルインバータ回路として機能している。なお、ゲートＴ１の○印は、反転動作を表す、また、以下の説明中でＴ１，Ｔ２等をペアトランジスタと称することもある。
【００２０】
また、第２反転部１ｂは、正論理及び負論理のうちの他方の論理を有する第２の入力信号を反転出力するものであり、２系統のＣＭＯＳロジックが並列に設けられ、ダブルインバータ回路として機能している。さらに、伝送部１ｃは、外部から制御しうる選択信号とその反転信号とに応じた論理値により、第１反転部１ａの出力又は第２反転部１ｂの出力のいずれかを選択して出力するものであって、ペアトランジスタＴ３，Ｔ４及びＴ７，Ｔ８から構成されている。
【００２１】
これにより、入力信号は、この第１反転部１ａの端子Ａから２系統のＣＭＯＳロジックに入力されて反転出力される。また、この入力信号の反転信号は、第２反転部１ｂの端子ＸＡから２系統のＣＭＯＳロジックに入力され、反転出力される。そして、伝送部１ｃにおいて、端子Ｓからの選択信号が１かつ、端子ＸＳからのその反転信号が０のときは、ペアトランジスタＴ３，Ｔ４はオンで、ペアトランジスタＴ７，Ｔ８はオフとなり、伝送部１ｃ内の信号線Ｐ１００における入力反転信号は出力端子Ｘから出力される。逆に、端子Ｓからの選択信号が０かつ、端子ＸＳからのその反転信号が１のときは、ペアトランジスタＴ３，Ｔ４はオフで、ペアトランジスタＴ７，Ｔ８はオンとなり、伝送部１ｃ内の信号線Ｐ１０１における入力反転信号は出力端子Ｘから出力されるようになっている。従って、このセルＬＥＯＲは、２つの入力信号のうちの一方が、制御信号により選択されて出力されるセレクタ回路として機能している。また、伝送部１ｃは、論理０又は１を出力するドライバとして機能している。
【００２２】
このように、セルＬＥＯＲは、ダブルインバータがＣＭＯＳロジックで構成されているので、高速に動作する利点がある。また、ダブルインバータを有しているので、伝送部１ｃ以降の回路と、このセルＬＥＯＲ以前の回路とのアイソレーション（逆流防止）が強化される。さらに、このセルＬＥＯＲ以前の回路にて、インバータ回路を設ける必要がなくなるので、回路構成をシンプルにすることができる利点がある。
【００２３】
図２に本発明の一実施形態にかかる第２のリーフセルのブロック構成を示す。この図２に示すセルＬＳＥＬ２は、第１反転部２ａと、第２反転部２ｂと、伝送部２ｃとをそなえて構成されたＣＭＯＳ論理回路である。また、Ｓ１，Ａ１，ＸＳ１，Ｓ２，Ａ２，ＸＳ２及びＸ１，Ｘ２は端子名又は信号名を表す。
ここで、第１反転部２ａは、第１の入力信号Ａ１を反転したＸＡ１を出力するものであって、２系統のＣＭＯＳロジックが並列に設けられている。また、第２反転部２ｂは、第２の入力信号Ａ２を反転したＸＡ２を出力するものであって、２系統のＣＭＯＳロジックが並列に設けられている。そして、これら第１反転部２ａ，第２反転部２ｂは、ダブルインバータ回路として機能している。さらに、第１出力部２ｃは、外部から制御しうる第１の選択信号Ｓ１とその反転信号ＸＳ１とに応じた論理値により第１反転部２ａの出力ＸＡ１又は第２反転部２ｂの出力ＸＡ２のいずれかを選択して出力するものであり、第２出力部２ｄは、外部から制御しうる第２の選択信号Ｓ２とその反転信号ＸＳ２とに応じた論理値により第１反転部２ａの出力ＸＡ１又は第２反転部２ｂの出力ＸＡ２のいずれかを選択して出力するものである。
【００２４】
そして、第１の選択信号Ｓ１が０かつ、その反転信号ＸＳ１が１のときに、ゲートＴ１１，Ｔ１２はオンで、ゲートＴ１３，Ｔ１４はオフとなり、第１出力部２ｃの出力端子Ｘ１に入力信号Ａ１の反転信号ＸＡ１が出力される。また、第１の選択信号Ｓ１が１かつ、その反転信号ＸＳ１が０のときに、ゲートＴ１１，Ｔ１２はオフで、ゲートＴ１３，Ｔ１４はオンとなり、第１出力部２ｃの出力端子Ｘ１に入力信号Ａ２の反転信号ＸＡ２が出力されるようになっている。
【００２５】
同様に、第２の選択信号Ｓ２が０かつ、その反転信号ＸＳ２が１のときに、ゲートＴ１７，Ｔ１８はオフで、ゲートＴ１９，Ｔ２０はオンとなり、第２出力部２ｄの出力端子Ｘ２に入力信号Ａ２の反転信号ＸＡ２が出力される。また、第２の選択信号Ｓ２が１かつ、その反転信号ＸＳ２が０のときに、ゲートＴ１７，Ｔ１８はオンで、ゲートＴ１９，Ｔ２０はオフとなり、第２出力部２ｄの出力端子Ｘ２に入力信号Ａ１の反転信号ＸＡ１が出力されるようになっている。従って、このセルＬＳＥＬ２は、２入力信号Ａ１，Ａ２のそれぞれが、第１の制御信号Ｓ１，第２の制御信号Ｓ２により、これらの反転信号ＸＡ１，ＸＡ２のうちのいずれかを、選択して出力するセレクタとして機能している。
【００２６】
このように、セルＬＳＥＬ２の第１出力部２ｃ，第２出力部２ｄはそれぞれ、反転信号を得るためのダブルインバータ回路を共通化しており、回路規模を小さくすることができる。また、第１出力部２ｃ，第２出力部２ｄより前段の回路において、複雑な回路構成をとらずに小さな負荷で済むので、シンプルな回路構成にすることができる。
図３は、本発明の一実施形態にかかる第３のリーフセルのブロック構成を示す図である。この図３に示すセルＬＧＥＮは、第１反転部３ａと、第２反転部３ｂと、伝送部３ｃとをそなえて構成されたＣＭＯＳ論理回路である。また、Ａ１，Ａ２は入力端子名であり、ＧＥ，ＧＴ，ＬＥ，ＬＴは出力端子名であるが、以下の説明の中で、これらＡ１，Ａ２，ＧＥ，ＧＴ，ＬＥ，ＬＴを信号名として使用することがある。
【００２７】
ここで、第１反転部３ａは、第１の入力信号Ａ（端子Ａからの信号）を反転出力するものであり、また、第２反転部３ｂは、第２の入力信号Ｂ（端子Ｂからの信号）を反転出力するものであり、それぞれ、ダブルインバータ回路として機能している。さらに、伝送部３ｃは、第１の入力信号Ａと第２の入力信号Ｂとの１ビットの大小関係を判定し、４種類の状態信号を用いて出力しうるものであり、第１ゲート部３ｄ，第２ゲート部３ｅ，第３ゲート部３ｆ，第４ゲート部３ｇをそなえて構成されている。この４種類の状態信号とは、１ビット大小関係の判定結果を表す４種類の状態信号であって、ＧＥ（Greater or Equal)、ＧＴ（Greater Than）、ＬＥ（Less or Equal)、ＬＴ（Less Than)の４種類の状態信号である。例えばビットＪ１とビットＪ２を大小比較判定する場合において、Ｊ１＝１，Ｊ２＝０が与えられたときには、Ｊ１≧Ｊ２であるので、ＧＥ信号のみ１となり、その他のＧＴ，ＬＥ，ＬＴの各信号は０となる。そして、ＧＥ信号はＧＴ信号は第２ゲート部３ｅから、ＬＥ信号は第３ゲート部３ｆから、ＬＴ信号は第４ゲート部３ｇからそれぞれ出力されるようになっている。
【００２８】
すなわち、第１ゲート部３ｄは、入力信号Ａが入力信号Ｂ以上（Ａ≧Ｂ）か否かを表示するものであり、例えば、Ａが１でＢが０の場合や、Ａが１でＢが１の場合或いはＡが０でＢが０の場合のときに、１を出力する。第２ゲート部３ｅは、入力信号Ａが入力信号Ｂより大か（Ａ＞Ｂ）否かを表示するものであり、例えばＡが１でＢが０の場合のときに、１を出力する。さらに、第３ゲート部３ｆは、入力信号Ａが入力信号Ｂ以下（Ａ≦Ｂ）か否かを表示するものであり、例えばＡが０でＢが１の場合や、Ａが１でＢが１の場合或いはＡが０でＢが０の場合のときに、１を出力する。第４ゲート部３ｇは、入力信号Ａが入力信号Ｂより小か（Ａ＜Ｂ）否かを表示するものであり、例えばＡが０でＢが１の場合のときに、１を出力する。
【００２９】
図４は、このセルＬＧＥＮの論理値を示す図である。この図４に示す論理値表を用いて信号Ａ，Ｂの大小比較結果と、論理演算との関係を説明する。この図４に示すＡは第１の入力信号の論理，ＸＡはその反転論理であり、Ｂは第２の入力信号の論理，ＸＢはその反転論理である。そして、ＯＲ（ＧＥ），ＡＮＤ（ＧＴ），ＮＡＮＤ（ＬＥ），ＮＯＲ（ＬＴ）はそれぞれ、第１ゲート部３ｄ，第２ゲート部３ｅ，第３ゲート部３ｆ，第４ゲート部３ｇの出力論理である。この図４のＯＲ（ＧＥ）と表示された欄は、ＡがＢより大きいか又は等しいときに１が立つ欄であって、これは、Ａと、ＸＢとのＯＲ演算を行なった結果と一致している。また、この図４のＡＮＤ（ＧＴ）と表示された欄は、ＡがＢより大きいときに１が立つ欄であって、これは、Ａと、ＸＢとのＡＮＤ演算を行なった結果と一致している。さらに、図４のＮＡＮＤ（ＬＥ）と表示された欄は、ＡがＢより小さいか又は等しいときに１が立つ欄であって、これは、Ａと、ＸＢとのＮＡＮＤ演算を行なった結果と一致している。図４のＮＯＲ（ＬＴ）と表示された欄は、ＡがＢより小さいときに１が立つ欄であって、これは、Ａと、ＸＢとのＮＯＲ演算を行なった結果と一致しており、１ビットの大小比較結果が、ＡとＸＢとの論理演算結果によって表されている。すなわち、このセルＬＧＥＮは、入力信号Ａと入力信号Ｂとの大小比較をＡと、Ｂの反転ＸＢとによって行なう、大小比較回路として機能している。
【００３０】
また、このように４種類の状態信号を用いることによって、回路が高速になる利点のほか、各セルどうしの連結がし易くなる利点がある。すなわち、出力信号が同一の状態信号を使用することによって、各セル間の連結性が高まり、これから、回路の拡張性が高まる。そして、回路の階層を深くすることができるようになる。
図３に戻って、入力信号Ａが１で入力信号Ｂが０の場合の各ゲートの論理動作は、次のようになる。この図３に示す信号線Ｐ１０２は、０となるので、このＰ１０２に直結しているゲートの論理は、ゲートＴ２３がオン，ゲートＴ２４がオフ，ゲートＴ２５がオン，ゲートＴ２６がオフ，ゲートＴ２９がオン，ゲートＴ３０がオフとなる。また、ゲートＴ２７は、ゲートＴ２３がオンになって、信号線Ｐ１０４がハイバイアスとなる結果オフになり、ゲートＴ２８はオンになる。従って、第１ゲート部３ｄには、ゲートＴ２５を介したハイバイアスがかかり、“１”が出力される。また、第２ゲート部３ｅには、ゲートＴ２８，Ｔ２９がそれぞれオンとなるので、信号線Ｐ１０３の“１”が出力される。
【００３１】
またさらに、図３に示す信号線Ｐ１０３は、１となるので、このＰ１０３に直結しているゲートの論理は、ゲートＴ３３がオフ，ゲートＴ３４がオン，ゲートＴ３５がオフ，ゲートＴ３６がオン，ゲートＴ３９がオフ，ゲートＴ４０がオンとなる。また、ゲートＴ３７は、ゲートＴ３３がオフでゲートＴ３４がオンになってアースされる結果オンになり、ゲートＴ３８はオフになる。従って、第３ゲート部３ｆには、ゲートＴ３６，Ｔ３７がそれぞれオンとなるので、信号線Ｐ１０２の“０”が出力される。また、第４ゲート部３ｇには、ゲートＴ４０がアースされる結果、“０”が出力される。
【００３２】
これ以外のビットＡ，Ｂの組み合わせに関しては、異なった論理が各ゲートに入力される点が相違することを除き、各ゲートは、上述した場合と同様に論理動作するので、その詳細な説明を省略する。
このように、セルＬＧＥＮにおいては、信号線Ｐ１０２，Ｐ１０３における論理が伝送部３ｃに入力され、この伝送部３ｃにおいて、その論理と反転論理とがそれぞれ対となって用いられているので、正相信号を再度反転させるための反転処理が不要となって、処理スピードが向上する利点がある。さらに、第１反転部，第２反転部の出力はそれぞれ、上側と下側のブロックとで、共用化されているので、回路規模を縮小できる利点がある。またさらに、この図３のゲート部Ｔ２１，Ｔ２２，Ｔ３１，Ｔ３２があることで、入力側と出力側のアイソレーションが極めて高くなり、入力側に出力側の信号がリークすることがなくなる。
【００３３】
次に、これら３種類のリーフセルを用いた演算回路として、大小比較回路の説明を行なう。
図５は、本発明の一実施形態にかかる４ビット大小比較回路のブロック構成を示す図である。この図５に示す４ビット大小比較回路（ＩＣＭＰ４）１３は、４ビットの大小を比較してＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を出力するＣＭＯＳ論理回路であって、第１キャリー発生部１４と、第２キャリー発生部１５と、第３キャリー発生部１６とをそなえて構成されている。ここで、Ａ＜０：３＞とＢ＜０：３＞とは、それぞれ別々の４ビットの入力信号名を表し、ＧＴ，ＧＥ，ＬＥ，ＬＴはそれぞれ出力信号名を表す。また、＜０＞，＜１＞，＜２＞，＜３＞はそれぞれ、信号名を表す。
【００３４】
この第１キャリー発生部１４は、４ビットの入力信号Ａ＜０：３＞と４ビットの入力信号Ｂ＜０：３＞とが入力され、１ビットごとの大小比較を行なって当該各ビットの比較結果を４種類の状態信号を用いて第１比較結果，第２比較結果，第３比較結果，第４比較結果として出力するものである。また、この第１キャリー発生部１４は、４個の大小判定回路１４ａ，１４ｂ，１４ｃ，１４ｄを有し、これら４個の大小判定回路１４ａ，１４ｂ，１４ｃ，１４ｄの各々が、上記のセルＬＧＥＮから構成されている。そして、Ａ，Ｂ２種類の信号（図５では＜０＞＜０＞，＜１＞＜１＞，＜２＞＜２＞，＜３＞＜３＞と表示されている）がそれぞれ、大小判定回路１４ａ，１４ｂ，１４ｃ，１４ｄの端子Ａ，Ｂに、入力されるようになっている。
【００３５】
さらに、第２キャリー発生部１５は、第１比較結果，第２比較結果から第１の入力信号の上位２ビットＡ＜０：１＞と、第２の入力信号の上位２ビットＢ＜０：１＞との大小比較を行なって、当該２ビットの比較結果を４種類の状態信号を用いて第５比較結果として出力するとともに、第３比較結果，第４比較結果から第１の入力信号の下位２ビットＡ＜２：３＞と第２の入力信号の下位２ビットＢ＜２：３＞との大小比較を行なって、当該２ビットの比較結果を４種類の状態信号を用いて第６比較結果として出力するものである。また、この第２キャリー発生部１５は、４個のセレクタ回路１５ａ，１５ｂ，１５ｃ，１５ｄを有し、これら４個のセレクタ回路の各々が、上記のセルＬＳＥＬ２から構成されている。なお、この上位２ビット比較機能は、セレクタ回路１５ａ，１５ｂの２組によって発揮され、下位２ビット比較機能は、セレクタ回路１５ｃ，１５ｄの２組によって発揮されるようになっている。
【００３６】
そして、第３キャリー発生部１６は、第５比較結果，第６比較結果から第１の入力信号の４ビットＡ＜０：３＞と第２の入力信号の４ビットＢ＜０：３＞との大小比較を行ない、当該４ビットの比較結果を４種類の状態信号を用いて出力するものである。また、この第３キャリー発生部１６は、２個のセレクタ回路１６ａ，１６ｂを有し、これら２個のセレクタ回路の各々が、上記のセルＬＳＥＬ２から構成されている。
【００３７】
これにより、入力信号Ａ＜０：３＞と入力信号Ｂ＜０：３＞とが、第１キャリー発生部１４に入力される。そして、この大小判定回路１４ａにおいて、ビットＡ＜０＞とビットＢ＜０＞との大小比較判定がなされて、第１比較結果が、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力される（図５の＊Ａ部参照）。同様に、大小判定回路１４ｂにおいて、ビットＡ＜１＞とビットＢ＜１＞との大小比較判定がなされて、第２比較結果が、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力され、大小判定回路１４ｃにおいても、ビットＡ＜２＞とビットＢ＜２＞との大小比較判定がなされて、第３比較結果が、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力され、大小判定回路１４ｄにおいて、ビットＡ＜３＞とビットＢ＜３＞との大小比較判定がなされて、第４比較結果が、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力されるようになっている。
【００３８】
次に、第１キャリー発生部１４の出力信号の接続先を説明するが、以下の説明の便宜のため、第２キャリー発生部１５内のセルＬＳＥＬ２の信号端子名を次のように定義しておく。すなわち、Ａ１，Ａ２，Ｓ１，ＸＳ１，Ｓ２，ＸＳ２をそれぞれ、第１入力端子，第２入力端子，第１選択信号端子，第１選択信号反転端子，第２選択信号端子，第２選択信号反転端子と称することとする。
【００３９】
第１キャリー発生部１４内のセルＬＧＥＮ１４ａからのＧＴ信号はセレクタ回路１５ｂの第１入力端子Ａ１に入力され、ＧＥ信号はセレクタ回路１５ｂの第２入力端子Ａ２に入力され、ＬＥ信号はセレクタ回路１５ａの第１入力端子Ａ１に入力され、ＬＴ信号はセレクタ回路１５ａの第２入力端子Ａ２に入力されるようになっている。また、第１キャリー発生部１４内のセルＬＧＥＮ１４ｂからの第２比較結果の接続先は次のようになる。ＧＴ信号はセレクタ回路１５ａの第１選択信号端子Ｓ１とセレクタ回路１５ｂの第１選択信号端子Ｓ１とに入力され、ＧＥ信号はセレクタ回路１５ａの第２選択信号反転端子ＸＳ２とセレクタ回路１５ｂの第２選択信号反転端子ＸＳ２とに入力され、ＬＥ信号はセレクタ回路１５ａの第１選択信号反転端子ＸＳ１とセレクタ回路１５ｂの第１選択信号反転端子ＸＳ１とに入力され、ＬＴ信号はセレクタ回路１５ａの第２選択信号端子Ｓ２とセレクタ回路１５ｂの第２選択信号端子Ｓ２とに入力されるようになっている。
【００４０】
そして、これらセレクタ回路１５ａ，１５ｂとは協働して、第１の入力信号の上位２ビットＡ＜０：１＞と第２の入力信号の上位２ビットＢ＜０：１＞との大小比較判定を行なって、当該２ビットの比較結果が、４種類の状態信号を用いて第５比較結果として、セレクタ回路１５ａの出力端子Ｘ１，Ｘ２及びセレクタ回路１５ｂの出力端子Ｘ１，Ｘ２から出力される（図５の＊Ｂ部参照）。
【００４１】
下位２ビットＡ＜２：３＞についても同様である。すなわち、図５に示すように、第２キャリー発生部１５内のセレクタ回路１５ｃ，１５ｄの入力端子には、第３比較結果と第４比較結果の４種類の状態信号がそれぞれ、所定の端子から入力される。そして、セレクタ回路１５ｃ，１５ｄの２組において、第１の入力信号の下位２ビットＡ＜２：３＞と第２の入力信号の下位２ビットＢ＜２：３＞との大小比較判定が行なわれて、当該２ビットの比較結果が４種類の状態信号を用いて第６比較結果として、セレクタ回路１５ｃの出力端子Ｘ１，Ｘ２及びセレクタ回路１５ｄの出力端子Ｘ１，Ｘ２から出力される。
【００４２】
さらに、これら第５比較結果の４種類の状態信号はそれぞれ、第３キャリー発生部１６内のセレクタ回路１６ａ，１６ｂの所定の端子に入力されるようになっている。すなわち、セレクタ回路１５ａの出力端子Ｘ１はセレクタ回路１６ｂの第１入力端子Ａ１に入力され、セレクタ回路１５ａの出力端子Ｘ２はセレクタ回路１６ｂの第２入力端子Ａ２に入力され、セレクタ回路１５ｂの出力端子Ｘ１はセレクタ回路１６ａの第１入力端子Ａ１に入力され、セレクタ回路１５ｂの出力端子Ｘ２はセレクタ回路１６ａの第２入力端子Ａ２に入力される。また、第６比較結果の４種類の状態信号も同様である。すなわち、セレクタ回路１５ｃの出力端子Ｘ１はそれぞれ、セレクタ回路１６ａ，１６ｂの第１選択信号端子Ｓ１に入力され、セレクタ回路１５ｃの出力端子Ｘ２はそれぞれ、セレクタ回路１６ａ，１６ｂの第２選択信号反転端子ＸＡ２に入力され、セレクタ回路１５ｄの出力端子Ｘ１はそれぞれ、セレクタ回路１６ａ，１６ｂの第１選択信号反転端子ＸＳ１に入力され、セレクタ回路１５ｄの出力端子Ｘ２はそれぞれ、セレクタ回路１６ａ，１６ｂの第２選択信号端子Ｓ２に入力されるようになっている。
【００４３】
そして、第３キャリー発生部１６において、第５比較結果，第６比較結果から入力信号Ａ＜０：３＞と入力信号Ｂ＜０：３＞との大小比較判定が行なわれ、当該４ビットの比較結果が４種類の状態信号（ＧＥ，ＧＴ，ＬＥ，ＬＴ）を用いて出力されるのである（図５の＊Ｃ部参照）。
このように、この４ビット大小比較回路１３は、セルＬＧＥＮ，ＬＳＥＬ２によって構成され、これらのセル内では、上述したように、正相，反転相の２種類の信号が常に造り出されて使用されているので、高速な回路動作となる利点がある。また、このようなセルＬＧＥＮ，ＬＳＥＬ２を用いているので、シンプルな回路構成となっている。
【００４４】
なお、他の回路表現にすることも可能である。図６に本発明の一実施形態にかかる連結セレクタ回路のブロック構成を示す。この図６に示す連結セレクタ回路（ＬＳＥＬ２×２）６は、図２に示したセルＬＳＥＬ２を２つ連結させたものであって、第１分岐部６ａ，第２分岐部６ｂ，第３分岐部６ｃ，第４分岐部６ｄと、セレクタ回路６ｅ，６ｆとをそなえて構成されている。
【００４５】
ここで、第１分岐部６ａは、２種類の比較結果情報を４種数の状態信号（ＧＥ０，ＧＴ０，ＬＥ０，ＬＴ０とＧＥ１，ＧＴ１，ＬＥ１，ＬＴ１）を用いて入力され、ＧＴ１を分岐するものであり、第２分岐部６ｂは、ＧＥ１信号を分岐するものであり、第３分岐部６ｃは、ＬＥ１信号を分岐するものであり、第４分岐部６ｄは、ＬＴ１信号を分岐するものである。また、セレクタ回路６ｅは、第１分岐部６ａ，第２分岐部６ｂ，第３分岐部６ｃ，第４分岐部６ｄから出力される各信号と、ＬＥ０信号とＬＴ０信号とが入力されるものであり、セレクタ回路６ｆは、第１分岐部６ａ，第２分岐部６ｂ，第３分岐部６ｃ，第４分岐部６ｄから出力される各信号とＧＴ０信号とＧＥ０信号とが入力されるものである。そして、これらセレクタ６ａ及びセレクタ回路６ｂのそれぞれは、上記のセルＬＳＥＬ２から構成されている。
【００４６】
この連結セレクタ回路６を用いて図５を書き改めると、図７のようになる。図７は、本発明の一実施形態にかかる４ビット大小比較回路（ＩＣＭＰ４）１３のブロック構成を示す図である。この図７に示す第２キャリー発生部１７は、図５に示す第２キャリー発生部１５に相当し、また、第３キャリー発生部１８は、図５に示す第３キャリー発生部１６に相当する。すなわち、第２キャリー発生部１７が、第１比較結果及び第２比較結果を入力信号とし第５比較結果を出力する連結セレクタ回路１７ａと、第３比較結果及び第４比較結果を入力信号とし第６比較結果を出力する連結セレクタ回路１７ｂとをそなえて構成されるとともに、第３キャリー発生部１８が、第５比較結果及び第６比較結果を入力信号とし当該４ビットの比較結果を出力する連結セレクタ回路１８ａから構成されていることになる。なお、その他のもので、上述したものと同一の符号を有するものは、上述したものと同一或いは同等な機能を有するものであるので、さらなる説明を省略する。そして、この連結セレクタ回路６を用いることによって、拡張性の高い回路設計が行なえるようになる。
【００４７】
次に、１６ビットの大小比較を行なう回路について、図８，図９を用いて説明する。
図８に、本発明の一実施形態にかかる１６ビット大小比較回路のブロック構成を示す。この図８に示す１６ビット大小比較回路（ＩＣＭＰ１６）２０は、１６ビットの大小を比較してＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を出力するものであって、第１比較部２１と、第２比較部２２と、第３比較部２３とをそなえて構成されている。また、Ａ＜０：１５＞は１６ビットの入力信号名を表し、Ｂ＜０：１５＞は１６ビットの他の入力信号名を表し、この図８で使用されるＧＴ，ＧＥ，ＬＥ，ＬＴはそれぞれ出力信号名を表す。なお、同一の符号について、信号端子名として使用する場合もある。そして、これらのＡ＜０：１５＞，Ｂ＜０：１５＞の入力信号はそれぞれ、第１比較部２１内において、４ビットのＡ＜０：３＞，Ｂ＜０：３＞と、４ビットのＡ＜４：７＞，Ｂ＜４：７＞と、４ビットのＡ＜８：１１＞，Ｂ＜８：１１＞と、４ビットのＡ＜１２：１５＞，Ｂ＜１２：１５＞とに分割されるようになっている。
【００４８】
ここで、第１比較部２１は、１６ビットの入力信号Ａ＜０：１５＞と１６ビットの入力信号Ｂ＜０：１５＞とが入力され、入力信号の上位４ビットＡ＜０：３＞と入力信号の上位４ビットＢ＜０：３＞との大小比較を行ない、当該４ビットの比較結果を４種類の状態信号を用いて第１比較結果，第２比較結果，第３比較結果，第４比較結果として出力するものである。また、この第１比較部２１は、４種類の４ビット大小比較回路２１ａ，２１ｂ，２１ｃ，２１ｄを有し、これら４個の４ビット大小比較回路２１ａ，２１ｂ，２１ｃ，２１ｄの各々が、上記の４ビット大小比較回路１３（図５又は図７参照）から構成されている。
【００４９】
また、第２比較部２２は、第１比較結果，第２比較結果から入力信号Ａ＜０：１５＞の上位８ビットＡ＜０：７＞と入力信号Ｂ＜０：１５＞の上位８ビットＢ＜０：７＞との大小比較を行ない、当該上位８ビットの比較結果を４種類の状態信号を用いて第５比較結果として出力するとともに、第３比較結果，第４比較結果から入力信号Ａ＜０：１５＞の下位８ビットＡ＜８：１５＞と入力信号Ｂ＜０：１５＞の下位８ビットＢ＜８：１５＞との大小比較を行ない、当該下位８ビットの比較結果を４種類の状態信号を用いて第６比較結果として出力するものである。そして、この第２比較部２２は、上記の４個のセルＬＳＥＬ２から構成されている。さらに、第３比較部２３は、第５比較結果及び第６比較結果から入力信号Ａ＜０：１５＞の１６ビットと入力信号Ｂ＜０：１５＞の１６ビットとの大小比較を行ない、当該１６ビットの比較結果を４種類の状態信号を用いて出力するものであり、この第３比較部２３は、２個のセルＬＳＥＬ２から構成されている。
【００５０】
これにより、この図８の＊Ａ部にて、上記図５で説明したような４ビットの大小関係が求まり、＊Ｂ部にて、８ビットの大小関係が求まり、＊Ｃ部にて、１６ビットの大小関係がそれぞれ求まる。
また、図６に示す連結セレクタ回路６を用いてこの図８を書き改めると、図９のようになる。図９は、本発明の一実施形態にかかる１６ビット大小比較回路（ＩＣＭＰ１６）２０のブロック構成を示す図である。この図９に示す第２比較部２４は、図８に示す第２比較部２２に相当し、また、第３比較部２５は、図８に示す第３比較部２３に相当する。すなわち、第２比較部２４が、第１比較結果及び第２比較結果を入力信号とし第５比較結果を出力する連結セレクタ回路２４ａと、第３比較結果及び第４比較結果を入力信号とし第６比較結果を出力する連結セレクタ回路２４ｂとをそなえて構成されるとともに、第３比較部２５が、第５比較結果及び第６比較結果を入力信号とし当該１６ビットの比較結果を出力する連結セレクタ回路２５から構成されていることになる。なお、その他のもので、上述したものと同一の符号を有するものは、上述したものと同一或いは同等な機能を有するものであるので、さらなる説明を省略する。
【００５１】
信号の流れを図９を用いて説明すると、次のようになる。すなわち、入力信号Ａ＜０：１５＞と入力信号Ｂ＜０：１５＞とが、第１比較部２１に入力される。そして、４ビット大小判定回路（ＩＣＭＰ４）２１ａにおいて、Ａ＜０：３＞とＢ＜０：３＞との大小比較判定がなされて、第１比較結果が、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力される。同様に、４ビット大小判定回路２１ｂにおいて、Ａ＜４：７＞とＢ＜４：７＞との大小比較判定がなされて、第２比較結果が、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力されるとともに、４ビット大小判定回路２１ｃにおいて、Ａ＜８：１１＞とＢ＜８：１１＞との大小比較判定がなされて、第３比較結果が、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力され、４ビット大小判定回路２１ｄにおいて、Ａ＜１２：１５＞とＢ＜１２：１５＞との大小比較判定がなされて、第４比較結果が、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力される。
【００５２】
また、第１比較結果と第２比較結果とはそれぞれ、連結セレクタ回路２４ａに入力され、この連結セレクタ回路２４ａにおいて、Ａ＜０：７＞とＢ＜０：７＞との大小比較判定がなされて、当該８ビットの比較結果が、４種類の状態信号を用いて第５比較結果として出力される。同様に、第３比較結果と第４比較結果とはそれぞれ、連結セレクタ回路２４ｂに入力され、この連結セレクタ回路２４ｂにおいて、Ａ＜８：１５＞とＢ＜８：１５＞との大小比較判定がなされて、当該８ビットの比較結果が、４種類の状態信号を用いて第６比較結果として出力される。
【００５３】
そして、第３比較部２５において、第５比較結果，第６比較結果からＡ＜０：１５＞とＢ＜０：１５＞との大小比較判定が行なわれ、当該１６ビットの比較結果が４種類の状態信号（ＧＥ，ＧＴ，ＬＥ，ＬＴ）を用いて出力されるようになっている。
このように、この１６ビット大小比較回路２０は、４ビット大小比較回路２１ａ，２１ｂ，２１ｃ，２１ｄ及び連結セレクタ回路２４ａ，２４ｂ，２５ｃの基本構成を変えないまま構築されており、かつ配線の繰り返し性を多く利用しているので、シンプルな回路構成にできる利点がある。これによって、開発時におけるレイアウト工数が大幅に短縮されて、開発工数が大幅に削減されるとともに、拡張性の高い回路設計を行なうことができるようになる。さらに、部品点数を抑えることができるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される。さらに、４ビット大小比較回路２１ａ，２１ｂ，２１ｃ，２１ｄ及び連結セレクタ回路２４ａ，２４ｂ，２５ｃのそれぞれが、セルＬＧＥＮ，ＬＳＥＬ２からなり、これらのリーフセルは、上述したように、正相，反転相の２種類の信号が内部で常に生成されているので、全体回路が高速に動作する利点がある。
【００５４】
この構成を一般のｎ１ビットに拡張した場合を、ｎ１＝６４の場合を例に説明する。このｎ１は、４，１６，６４，２５６，…，２のｍ１乗（ｍ１は２以上の偶数）を表すものであるが、例えば２００ビットのような場合も、２５６ビットの所定のビットを使用するようにして、任意のビット数に拡張可能となる。図１０は、本発明の一実施形態にかかるｎ１（ｎ１＝６４）ビット大小比較回路のブロック構成を示す図である。この図１０に示す６４ビット大小比較回路２６は、６４ビットの大小を比較してＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を出力するものであって、第１比較部２７と、第２比較部２４と、第３比較部２５とをそなえて構成されている。また、Ａ＜０：６３＞は６４ビットの入力信号名を表し、Ｂ＜０：６３＞は６４ビットの他の入力信号名を表し、この図１０で使用されるＧＴ，ＧＥ，ＬＥ，ＬＴはそれぞれ出力信号名を表す。なお、同一の符号について、信号端子名として使用する場合もある。
【００５５】
ここで、第１比較部２７は、６４ビットの入力信号Ａ＜０：６３＞と６４ビットの入力信号Ｂ＜０：６３＞とが入力され、入力信号の１６ビットＡ＜０：１５＞と入力信号の１６ビットＢ＜０：１５＞との大小比較を行なうとともに、Ａ＜１６：３１＞とＢ＜１６：３１＞、Ａ＜３２：４７＞とＢ＜３２：４７＞並びに、Ａ＜４８：６３＞とＢ＜４８：６３＞との大小比較を行ない、当該６４ビットの比較結果を４種類の状態信号を用いて第ｐ１比較結果，第ｐ２比較結果，第ｐ３比較結果，第ｐ４比較結果として出力するものである。また、この第１比較部２７は、４個の１６ビット大小比較回路２７ａ，２７ｂ，２７ｃ，２７ｄを有し、これらの各々が、上記の１６ビット大小比較回路２０（図８又は図９参照）から構成されている。
【００５６】
また、第２比較部２４は、第ｐ１比較結果，第ｐ２比較結果から入力信号の１６ビットＡ＜０：１５＞の２倍のビット数のビットＡ＜０：３１＞と入力信号の１６ビットＢ＜０：１５＞の２倍のビット数のビットＢ＜０：３１＞との大小比較を行ない、当該３２ビットの比較結果を４種類の状態信号を用いて第ｐ５比較結果として出力するとともに、第ｐ３比較結果，第ｐ４比較結果から入力信号の１６ビットＡ＜３２：４７＞の２倍のビット数のビットＡ＜３２：６３＞と入力信号Ｂ＜３２：４７＞の１６ビットの２倍のビット数のビットＢ＜３２：６３＞との大小比較を行ない、当該１６ビットの比較結果を４種類の状態信号を用いて第ｐ６比較結果として出力するものである。また、この機能も、上記の連結セレクタ回路２４ａ，２４ｂによって発揮されている。
【００５７】
さらに、第３比較部２５は、第ｐ５比較結果及び第ｐ６比較結果から入力信号Ａ＜０：６３＞の６４ビットと入力信号Ｂ＜０：６３＞の６４ビットとの大小比較を行ない、当該６４ビットの比較結果を４種類の状態信号を用いて出力するものであり、この機能も、上記の連結セレクタ回路２５によって発揮されている。
これにより、入力信号Ａ＜０：６３＞の６４ビットと入力信号Ｂ＜０：６３＞の６４ビットとは、第１比較部２７において、４分岐されて各々の１６ビット大小比較回路２７ａ，２７ｂ，２７ｃ，２７ｄにて大小比較判定がなされて、各１６ビット大小比較回路２７ａ，２７ｂ，２７ｃ，２７ｄから、４種類の状態信号を用いて第ｐ１比較結果，第ｐ２比較結果，第ｐ３比較結果，第ｐ４比較結果出力される。そして、第ｐ１比較結果と第ｐ２比較結果はそれぞれ、連結セレクタ回路２４ａに入力され、この連結セレクタ回路２４ａにおいて、Ａ＜０：３１＞とＢ＜０：３１＞との大小比較判定がなされて、当該３２ビットの比較結果が、４種類の状態信号を用いて第ｐ５比較結果として出力される。同様に、第ｐ３比較結果と第ｐ４比較結果はそれぞれ、連結セレクタ回路２４ｂに入力され、この連結セレクタ回路２４ｂにおいて、Ａ＜３２：６３＞とＢ＜３２：６３＞との大小比較判定がなされて、当該３２ビットの比較結果が、４種類の状態信号を用いて第ｐ６比較結果として出力される。さらに、第３比較部２５において、第ｐ５比較結果，第ｐ６比較結果からＡ＜０：６３＞とＢ＜０：６３＞との大小比較判定が行なわれ、当該６４ビットの比較結果が４種類の状態信号（ＧＥ，ＧＴ，ＬＥ，ＬＴ）を用いて出力されるようになっている。
【００５８】
このように、一般にｎ１ビットどうしの大小比較回路が、１６ビット大小比較回路（ＩＣＭＰ１６），セルＬＳＥＬ２によって構成されるので、シンプルな回路構成となり、かつ、配線の繰り返し性を多く利用できるようになる。また、拡張性の高い回路構成ができるようになる上、異なるビット幅の大小比較回路が簡単かつ効率よく設計できるようになる。これによって、開発時におけるレイアウト工数が大幅に短縮されて、開発工数が大幅に削減されるとともに、拡張性の高い回路設計を行なうことができるようになり、部品点数を抑えることができるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される。また、同一のリーフセルを使用することできるので、歩留り等の製造面の向上に寄与する利点がある。さらに、これらのリーフセルは、上述したように、正相，反転相の２種類の信号が内部で常に生成されているので、全体回路が高速に動作する利点がある。
【００５９】
次に、上記の３種類のリーフセルを用いた機能回路として、加算回路の説明を行なう。図１１は、本発明の一実施形態にかかる４ビット全加算回路のブロック構成を示す図であり、図５に示した４ビット大小比較回路と比較して、３段目のブロック構成中に別の回路が付加されている点が異なっている。また、Ａ＜０：３＞は入力端子名或いは入力信号名を表し、ＸＢ＜０：３＞は入力端子名或いは入力信号の反転信号名を表す。
【００６０】
この図１１に示す４ビット全加算回路（ＩＡＤＤ４）３０は、４ビットの全加算演算を行なってＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を出力するＣＭＯＳ論理回路であって、第１キャリー発生部３１と、第２キャリー発生部３２と、第３キャリー発生部３３と、第４キャリー発生部３４とをそなえて構成されている。
ここで、第１キャリー発生部３１は、４ビットからなる入力信号Ａ＜０：３＞と４ビットからなる入力信号の反転信号ＸＢ＜０：３＞とが入力され、１ビットごとの大小比較を行なって当該各ビットの比較結果を複数の状態信号を用いて第１キャリー，第２キャリー，第３キャリー，第４キャリーとして出力するものである。また、この第１キャリー発生部３１は、４個の大小判定回路３１ａ，３１ｂ，３１ｃ，３１ｄを有し、これらが、上記のセルＬＧＥＮから構成されている。
【００６１】
図１２は、このセルＬＧＥＮの論理値を示す図であって、１ビットの全加算回路として着目したときのものである。キャリーが出力されるのは、入力信号が（Ａ，Ｂ）＝（１，１）のときに限られるので、この組み合わせのときのみ１が出力されて、それ以外の組み合わせにおいては、０が出力される演算が必要である。そこで、この論理と同一なＧＴ信号が用いられる。
【００６２】
また、図１１に戻って、第２キャリー発生部３２は、第１キャリーと第２キャリーの論理積情報を４種類の状態信号を用いて第５キャリーとして出力するとともに、第３キャリーと第４キャリーの論理積情報を４種類の状態信号を用いて第６キャリーとして出力するものである。この第２キャリー発生部３２は、４個のセレクタ回路３２ａ，３２ｂ，３２ｃ，３２ｄを有し、これら４個のセレクタ回路の各々が、上記のセルＬＳＥＬ２から構成されている。なお、これら４個のセレクタ回路３２ａ，３２ｂ，３２ｃ，３２ｄの入力端子名及び出力端子名（図１１においては、省略されている）は、それぞれ、図５に記載したものと同様に、入力端子Ｓ１，ＸＳ１，Ａ１及び入力端子Ｓ２，ＸＳ２，Ａ２を有し、出力端子Ｘ１，Ｘ２を有する。そして、２個のセレクタ回路３２ａ，３２ｂは協働して、これら第１キャリーと第２キャリーとから第１の入力信号と第２の入力信号との上位２ビットにおける、それぞれの全加算演算結果の論理積を行ない第５キャリーとして出力する。同様に、２個のセレクタ回路３２ｃ，３２ｄは協働して、これら第３キャリーと第４キャリーとから第１の入力信号と第２の入力信号との下位２ビットにおける、それぞれの全加算演算結果の論理積を行ない第６キャリーとして出力する。
【００６３】
さらに、第３キャリー発生部３３は、第５キャリー，第６キャリーから第１キャリー，第２キャリー，第３キャリー，第４キャリーの論理積情報を４種類の状態信号を用いて第７キャリーとして出力するとともに、第２キャリー，第６キャリーから第２キャリー，第３キャリー，第４キャリーの論理積情報を４種類の状態信号を用いて第８キャリーとして出力するものであり、４個のセレクタ回路３３ａ，３３ｂ，３３ｃ，３３ｄをそなえて構成されている。また、これらのセレクタ回路３３ａ，３３ｂ，３３ｃ，３３ｄはそれぞれ、上記のセルＬＳＥＬ２から構成されている。この論理積情報とは、論理積値を意味する。そして、この４ビット全加算回路３０は、第４キャリー，第６キャリー，第７キャリー，第８キャリーを４種類の状態信号ＧＥ＜０：３＞，ＧＴ＜０：３＞，ＬＥ＜０：３＞，ＬＴ＜０：３＞を用いて出力するようになっている。
【００６４】
図６に示す連結セレクタ回路６を用いてこの図１１を書き改めると、図１３のようになる。図１３は、本発明の一実施形態にかかる４ビット全加算回路（ＩＡＤＤ４）のブロック構成を示す図である。この図１３に示す第２キャリー発生部３５は、図１１に示す第２キャリー発生部３２に相当し、また、第３キャリー発生部３６は、図１１に示す第３キャリー発生部３３に相当する。すなわち、第２キャリー発生部３５が、第１キャリー及び第２キャリーを入力信号とし第５キャリーを出力する連結セレクタ回路３５ａと、第３キャリー及び第４キャリーを入力信号とし第６キャリーを出力する連結セレクタ回路３５ｂとをそなえて構成されるとともに、第３キャリー発生部３６が、第５キャリー，第６キャリーを入力信号とし第７キャリーを出力する連結セレクタ回路３６ａと、第２キャリー，第６キャリーを入力信号とし第８キャリーを出力する連結セレクタ回路３６ｂとから構成されていることになる。なお、その他のもので、上述したものと同一の符号を有するものは、上述したものと同一或いは同等な機能を有するものであるので、さらなる説明を省略する。
【００６５】
入力信号Ａ＜０：３＞と入力信号Ｂ＜０：３＞との全加算演算を行なう場合の信号の流れを図１３を用いて説明すると、次のようになる。すなわち、入力信号Ａ＜０：３＞と入力信号の反転信号ＸＢ＜０：３＞とが、第１キャリー発生部３１に入力される。そして、大小比較判定回路３１ａにおいて、Ａ＜０＞とＸＢ＜０＞との大小比較判定がなされることによって、Ａ＜０＞とＢ＜０＞との全加算演算が行なわれる。そのキャリーの有無は、第１キャリーとして、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力される。同様に、大小比較判定回路３１ｂにおいて、Ａ＜１＞とＸＢ＜１＞との大小比較判定がなされることによって、Ａ＜１＞とＢ＜１＞との全加算演算がなされて、そのキャリーの有無が第２キャリーとして、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力される。大小比較判定回路３１ｃにおいて、Ａ＜２＞とＸＢ＜２＞との大小比較判定がなされることによって、Ａ＜２＞とＢ＜２＞との全加算演算がなされて、そのキャリーの有無が第３キャリーとして、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力され、大小比較判定回路３１ｄにおいても、Ａ＜３＞とＸＢ＜３＞との大小比較判定がなされることによって、Ａ＜３＞とＢ＜３＞との全加算演算がなされて、そのキャリーの有無が第４キャリーとして、ＧＥ，ＧＴ，ＬＥ，ＬＴの４種類の状態信号を用いて出力されるようになっている。
【００６６】
また、第１キャリーと第２キャリーとはそれぞれ、連結セレクタ回路３５ａに入力され、この連結セレクタ回路３５ａにおいて、Ａ＜０＞とＢ＜０＞とのキャリー及びＡ＜１＞とＢ＜１＞とのキャリーの論理積がとられ、この論理積結果が４種類の状態信号を用いて第５キャリーとして出力される。同様に、第３キャリーと第４キャリーはそれぞれ、連結セレクタ回路３５ｂに入力され、この連結セレクタ回路３５ｂにおいて、Ａ＜２＞とＢ＜２＞とのキャリー及びＡ＜３＞とＢ＜３＞とのキャリーとの論理積がとられ、この論理積結果が４種類の状態信号を用いて第６キャリーとして出力される。
【００６７】
さらに、第３キャリー発生部３６内の連結セレクタ回路３６ａにおいて、第５キャリー，第６キャリーを用いて、Ａ＜０＞とＢ＜０＞とのキャリー，Ａ＜１＞とＢ＜１＞とのキャリー，Ａ＜２＞とＢ＜２＞とのキャリー，Ａ＜３＞とＢ＜３＞とのキャリーの４つのキャリー全ての論理積がとられ、この論理積結果が４ビットの状態信号を用いて第７キャリーとして出力されるとともに、第３キャリー発生部３６内の連結セレクタ回路３６ｂにおいても、第２キャリー，第６キャリーを用いて、Ａ＜１＞とＢ＜１＞とのキャリー，Ａ＜２＞とＢ＜２＞とのキャリー，Ａ＜３＞とＢ＜３＞とのキャリーの３つのキャリーの論理積がとられ、この論理積結果が４ビットの状態信号を用いて第８キャリーとして出力されるようになっている。
【００６８】
そして、ＧＴ＜０＞には、Ａ＜０＞とＢ＜０＞とのキャリー，Ａ＜１＞とＢ＜１＞とのキャリー，Ａ＜２＞とＢ＜２＞とのキャリー，Ａ＜３＞とＢ＜３＞とのキャリーの４ビットの論理積結果が出力される。ＧＴ＜１＞には、Ａ＜１＞とＢ＜１＞とのキャリー，Ａ＜２＞とＢ＜２＞とのキャリー，Ａ＜３＞とＢ＜３＞とのキャリーの３ビットの論理積結果が出力される。ＧＴ＜２＞には、Ａ＜２＞とＢ＜２＞とのキャリー，Ａ＜３＞とＢ＜３＞とのキャリーの２ビットの論理積結果が出力される。ＧＴ＜３＞には、Ａ＜３＞とＢ＜３＞とのキャリーが出力される。
【００６９】
このように、この４ビット全加算回路３０（ＩＡＤＤ４）は、入力信号Ａ＜０：３＞と反転信号Ｂ＜０：３＞との論理積演算結果が各段ごとにマージされていき、最終段において、全４ビットの全加算演算結果が出力される。
こうして、４ビット全加算回路３０は、セルＬＧＥＮ，ＬＳＥＬ２によって構成され、これらのセル内では、上述したように、正相，反転相の２種類の信号が常に造り出されて使用されているので、高速な回路動作となる利点がある。また、このようなセルＬＧＥＮ，ＬＳＥＬ２を用いているので、シンプルな回路構成となっている。
【００７０】
次に、１６ビットの全加算演算を行なう回路について、図１４，図１５を用いて説明する。
図１４に、本発明の一実施形態にかかる１６ビット全加算演算回路（請求項１に係る発明の論理回路に相当する。）のブロック構成を示す。この図１４に示す１６ビット全加算演算回路（ＩＡＤＤ１６）３７は、１６ビットの全加算演算を行なうＣＭＯＳ論理回路であって、半加算演算部３８と、第１演算部３９と、第２演算部４０と、第３演算部４１と、第４演算部４２とをそなえて構成されている。また、Ａ＜０：１６＞は入力端子名或いは入力信号名を表し、ＸＢ＜０：１６＞は入力端子名或いは入力信号の反転信号名を表す。
【００７１】
ここで、半加算演算部３８は、１６ビットからなる第１の入力信号Ａ＜０：１５＞と１６ビットからなる第２の入力信号の反転信号ＸＢ＜０：１５＞とが入力され、Ａ＜０：１５＞とＸＢ＜０：１５＞との半加算演算を行なうものであり、第１反転部３８ａと、第２反転部３８ｂと、半加算処理部３８ｃとをそなえて構成されている。この第１反転部３８ａは、Ａ＜０：１５＞の反転論理を出力するものであり、通常のインバータから構成される。第２反転部３８ｂは、反転信号ＸＢ＜０：１５＞を反転したＢ＜０：１５＞を出力するものであり、通常のインバータから構成される。また、半加算処理部３８ｃは、第１反転部３８ａの出力ＸＡ＜０：１５＞と第２反転部の出力Ｂ＜０：１５＞との半加算演算を行なうものであって、上述したセルＬＥＯＲから構成されている。
【００７２】
また、第１演算部３９は、Ａ＜０：１５＞とＸＢ＜０：１５＞とを４ビットごとに区切って全加算演算を行ない、それら４ビットごとの全加算演算結果を４種類の状態信号を用いて第１キャリー，第２キャリー，第３キャリー，第４キャリーとして出力するものである。この第１演算部３９は、４個の４ビット全加算回路３９ａ，３９ｂ，３９ｃ，３９ｄからなり、これら４個の４ビット全加算回路３９ａ，３９ｂ，３９ｃ，３９ｄが、上述した４ビット全加算回路（ＩＡＤＤ４）から構成されている。そして、第２演算部４０は、第１キャリーと第２キャリーとの論理積情報を４種類の状態信号を用いて第５キャリーとして出力するとともに、第３キャリーと第４キャリーとの論理積情報を４種類の状態信号を用いて第６キャリーとして出力するものである。第３演算部４１は、少なくとも、第５キャリー，第６キャリーから１６ビットの全てのキャリーの論理積情報を４種類の状態信号を用いて第７キャリーとして出力するものである。
【００７３】
なお、これら第２演算部４０及び第３演算部４１内のセレクタ回路（ＬＳＥＬ２）の入力端子名及び出力端子名は、それぞれ、図５に記載したものと同様に、入力端子Ｓ１，ＸＳ１，Ａ１及び入力端子Ｓ２，ＸＳ２，Ａ２を有し、出力端子Ｘ１，Ｘ２を有する。
さらに、第４演算部４２は、半加算演算部３８の出力と、第７キャリーとの排他的論理和を行ない全加算演算結果を出力するものであり、反転部４２ａと、全加算演算出力部４２ｂとをそなえて構成されている。この反転部４２ａは、入力信号の反転論理を出力するものであり、例えば回路設計ツールに装備されている標準ライブラリの中から選択したようなインバータから構成される。全加算演算出力部４２ｂは、反転部４２ａの出力と第３演算部４１の出力との全加算演算を行なうものである。また、全加算演算出力部４２ｂは、上述したセルＬＥＯＲから構成されている。
【００７４】
なお、この図１４に示す第１演算部３９，第２演算部４０，第３演算部４１を、図６に示す連結セレクタ回路６を用いて書き改めると、図１５のようになる。図１５は、本発明の一実施形態にかかる１６ビット全加算回路（ＩＡＤＤ１６）（請求項１に係る発明の論理回路に相当する。）の第１演算部３９，第２演算部４０，第３演算部４１のブロック構成を示す図である。この図１５に示す第２演算部４３は、図１４に示す第２演算部４０に相当し、また、第３演算部４４は、図１４に示す第３演算部４１に相当する。すなわち、第２演算部４３が、第１キャリー及び第２キャリーを入力信号とし第５キャリーを出力する連結セレクタ回路４３ａと、第３キャリー及び第４キャリーを入力信号とし第６キャリーを出力する連結セレクタ回路４３ｂとをそなえて構成されるとともに、第３演算部４４が、第５キャリー及び第６キャリーを入力信号とし第７キャリーを出力する連結セレクタ回路４４ａと、第２キャリー及び第６キャリーを入力信号とし第８キャリーを出力する連結セレクタ回路４４ｂとから構成されていることになる。なお、その他のもので、上述したものと同一の符号を有するものは、上述したものと同一或いは同等な機能を有するものであるので、さらなる説明を省略する。
【００７５】
信号の流れを図１４を用いて説明すると、次のようになる。すなわち、第１の入力信号Ａ＜０：１５＞と、第２の入力信号Ｂ＜０：１５＞の反転信号ＸＢ＜０：１５＞とが、第１演算部３９に入力される。そして、４ビット全加算回路３９ａにてＡ＜０：３＞とＢ＜０：３＞との全加算がされ、少なくともＡ＜０＞〜Ｂ＜０＞の論理積情報を含む信号が、第１キャリーとして出力され（図１４の＊Ａ部参照）、４ビット全加算回路３９ｂにてＡ＜４：７＞とＢ＜４：７＞との全加算がされ、少なくともＡ＜４＞〜Ｂ＜４＞の論理積情報を含む信号が、第２キャリーとして出力され、４ビット全加算回路３９ｃにてＡ＜８：１１＞とＢ＜８：１１＞との全加算がされ、少なくともＡ＜８＞〜Ｂ＜８＞の論理積情報を含む信号が、第３キャリーとして出力され、４ビット全加算回路３９ｄにてＡ＜１２：１５＞とＢ＜１２：１５＞との全加算がされ、少なくともＡ＜１２＞〜Ｂ＜１２＞の論理積情報を含む信号が、第４キャリーとして出力される。
【００７６】
また、第１キャリーと第２キャリーとはそれぞれ、第２演算部４０に入力され、Ａ＜０：３＞とＢ＜０：３＞とのキャリー及びＡ＜４：７＞とＢ＜４：７＞のキャリーとの論理積がとられ、Ａ＜０：７＞とＢ＜０：７＞とのキャリー情報を有する第５キャリーとして４種類の状態信号を用いて出力される（図１４の＊Ｂ部参照）。同様に、第３キャリーと第４キャリーはそれぞれ、第２演算部４０に入力され、Ａ＜８：１１＞とＢ＜８：１１＞とのキャリー及びＡ＜１２：１５＞とＢ＜１２：１５＞とのキャリーとの論理積がとられ、Ａ＜８：１５＞とＢ＜８：１５＞とのキャリー情報を有する第６キャリーとして４種類の状態信号を用いて出力される。さらに、第３演算部４１において、第５キャリー，第６キャリーから、Ａ＜０：１５＞とＢ＜０：１５＞とのキャリー情報を有する第７キャリーが出力される（図１４の＊Ｃ部参照）。
【００７７】
一方、第１の入力信号Ａ＜０：１５＞と、第２の入力信号Ｂ＜０：１５＞の反転信号ＸＢ＜０：１５＞とはそれぞれ、半加算演算部３８に入力されて、半加算処理部３８ｃにおいて、Ａ＜０：１５＞とＢ＜０：１５＞とが半加算演算されて出力され、第４演算部４２において、この半加算出力と、第３演算部４１からの第７キャリーとの排他的論理和が行なわれて全加算演算結果が出力される（図１４の＊Ｄ部参照）。
【００７８】
このように、この１６ビット全加算回路３７は、４ビット全加算回路，セルＬＳＥＬ２，セルＬＥＯＲによって構成されるので、配線の繰り返し性を多く利用して、シンプルな回路構成ができるようになる利点がある。また、入力信号を最小限の入力構成にするようにもできるようになるうえ、１ビットの比較から１６ビットの比較まで各階層に対応できる構成にすることができる。これによって、開発時におけるレイアウト工数が大幅に短縮されて、開発工数が大幅に削減されるとともに、拡張性の高い回路設計を行なうことができるようになり、部品点数を抑えることができるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される。すなわち、この１６ビット全加算回路３７は、数種類に限定された部品のチューニングのみを行なえばよくなり、開発において、トランジスタレイアウトを配置（グラフパターン）する際の工数が、大幅に減る。また、同一のリーフセルを使用することできるので、歩留り等の製造面の向上に寄与する利点がある。そして、これらのリーフセルは、上述したように、正相，反転相の２種類の信号が内部で常に生成されているので、全体回路が高速に動作する利点がある。
【００７９】
この構成を一般のｎ２ビットに拡張した場合を、ｎ２＝６４の場合を例に説明する。このｎ２は、４，１６，６４，２５６，…，２のｍ２乗（ｍ２は２以上の偶数）を表すものであるが、例えば２００ビットのような場合も、２５６ビットの所定のビットを使用するようにして、任意のビット数に拡張可能となる。図１６は、本発明の一実施形態にかかるｎ２（ｎ２＝６４）ビット全加算回路の（請求項１に係る発明の論理回路に相当する。）ブロック構成を示す図である。
【００８０】
この図１６に示す６４ビット全加算回路４５は、６４ビットの全加算演算を行なうＣＭＯＳ論理回路であって、半加算演算部４６と、第１演算部４７と、第２演算部４８と、第３演算部４９と、第４演算部５０とをそなえて構成されている。ここで、Ａ＜０：６３＞は入力端子名或いは入力信号名を表し、ＸＢ＜０：６３＞は入力端子名或いは入力信号の反転信号名を表す。
【００８１】
半加算演算部４６は、６４ビットからなる第１の入力信号Ａ＜０：６３＞と６４ビットからなる第２の入力信号の反転信号ＸＢ＜０：６３＞とが入力され、これらのＡ＜０：６３＞とＢ＜０：６３＞との半加算演算を行なうものである。
第１演算部４７は、Ａ＜０：６３＞とＸＢ＜０：６３＞とを１６ビットごとに区切って全加算演算を行ない、その結果を４種類の状態信号を用いて第ｑ１キャリー，第ｑ２キャリー，第ｑ３キャリー，第ｑ４キャリーとして出力するものであって、４個の１６ビット全加算回路４７ａ，４７ｂ，４７ｃ，４７ｄをそなえて構成されている。また、第２演算部４８は、第ｑ１キャリーと第ｑ２キャリーとの論理積情報を４種類の状態信号を用いて第ｑ５キャリーとして出力するとともに、第ｑ３キャリーと第ｑ４キャリーとの論理積情報を４種類の状態信号を用いて第ｑ６キャリーとして出力するものであって、連結セレクタ回路４８ａ，４８ｂをそなえて構成されている。さらに、第３演算部４９は、少なくとも、第ｑ５キャリーと第ｑ６キャリーとから６４ビット全てのキャリーの論理積情報を４種類の状態信号を用いて第ｑ７キャリーとして出力するものである。第４演算部５０は、半加算演算部４６の出力と、第ｑ７キャリーとの排他的論理和を行ない全加算演算結果を出力するものであって、連結セレクタ回路４９ａ，４９ｂをそなえて構成されている。
【００８２】
信号の流れを図１６を用いて説明すると、次のようになる。すなわち、第１の入力信号Ａ＜０：６３＞と、第２の入力信号Ｂ＜０：６３＞の反転信号ＸＢ＜０：６３＞とが、第１演算部４７に入力される。そして、１６ビット全加算回路４７ａ，４７ｂ，４７ｃ，４７ｄのそれぞれにおいて、１６ビットごとの全加算がされ、そのキャリーが１６ビットの第ｑ１キャリー，第ｑ２キャリー，第ｑ３キャリー，第ｑ４キャリーとしてそれぞれ出力される。これらの第ｑ１キャリーと第ｑ２キャリーとはそれぞれ、第２演算部４８に入力され、Ａ＜０：１５＞とＢ＜０：１５＞とのキャリー及びＡ＜１６：３１＞とＢ＜１６：３１＞とのキャリーとの論理積がとられ、この論理積結果が１６ビットからなる第ｑ５キャリーとして出力される。また、第ｑ３キャリーと第ｑ４キャリーとはそれぞれ、第２演算部４８に入力され、Ａ＜３２：４７＞とＢ＜３２：４７＞とのキャリー及びＡ＜４８：６３＞とＢ＜４８：６３＞とのキャリーとの論理積がとられ、この論理積結果が１６ビットからなる第ｑ６キャリーとして出力される。さらに、第３演算部４９において、第ｑ５キャリー，第ｑ６キャリーから、少なくともＡ＜０：６３＞とＢ＜０：６３＞とのキャリー情報を有する第ｑ７キャリーが出力される。
【００８３】
一方、第１の入力信号Ａ＜０：６３＞と、第２の入力信号Ｂ＜０：６３＞の反転信号ＸＢ＜０：６３＞とが、半加算演算部４６に入力されて、Ａ＜０：６３＞とＢ＜０：６３＞とが半加算演算されて出力され、第４演算部５０において、この半加算出力と、第３演算部４９からの第ｑ７キャリーとの排他的論理和が行なわれて全加算演算結果が出力される。
【００８４】
このようにして、ｎ２ビットの全加算回路は、１６ビット全加算回路（ＩＡＤＤ１６），セルＬＳＥＬ２，セルＬＥＯＲを用いて構成されているので、異なるビット幅の加算回路及び大小比較回路が簡単かつ効率よく得られ、しかも高速に動作する回路を設計することができる。また、同一のリーフセルが使用されるので、歩留り等が向上して製造面の向上にもつながる。さらに、リーフセルの種類を抑えられるので、リーフセルの開発工数が大幅に削減されるうえ、回路規模が全体的に小さくなるので、配線の繰り返し性を多くしたレイアウトを設計することができ、工数の大幅な短縮につながる。
【００８５】
さて次に、本発明を適用される、インクリメント回路について説明する。このインクリメント回路とは、主としてプロセッサ内の命令レジスタ等に用いられる回路であって、例えば６４ビット長のものが使用されている。また、このインクリメント回路は、増分が２，４，８，１６等と変動量が変化して、カウントアップされるものであって、この点で、増分が１つづつであるレジスタ等からなるカウンタ回路とは相違している。このインクリメント回路は、キャリー生成回路と全加算回路とから構成される。その詳細について、まず、図１７から図２１を用いてキャリー生成回路を構成するリーフセルについて説明を行ない、図２２，図２３を用いてキャリー生成回路について説明を行ない、さらに、図２４，図２５を用いて、実際のインクリメント回路について説明する。
【００８６】
図１７は、本発明の一実施形態にかかる第４のリーフセルのブロック構成を示す図である。この図１７に示すセルＡ００１は、以下に示す論理を実現するＣＭＯＳ論理回路であって、第１反転部４ａと、第２反転部４ｂと、第１出力部４ｃと、第２出力部４ｄとをそなえて構成されている。ここで、この図１７に示すＡ１，Ｓ，ＸＳ，Ａ２はそれぞれ、端子名を表す。そして、入力信号は、Ａ＜０：１＞の２ビットからなる第１の信号と、その反転信号であるＸＡ＜０：１＞の２ビットからなる第２の信号とである。
【００８７】
この第１反転部４ａは、第１の入力信号Ａ＜０＞を反転出力するものであり、第２反転部４ｂは、第１の入力信号の反転信号ＸＡ＜０＞を反転出力するものである。また、第１出力部４ｃは、第１反転部４ａの出力と第２の入力信号とのＮＡＮＤ演算を行なって出力するものであり、第２出力部４ｄは、第２反転部４ｂの出力と第２の入力信号の反転信号とのＮＡＮＤ演算を行なって出力するものである。そして、第１出力部４ｃと第２出力部４ｄがそれぞれ、第２の入力信号Ａ＜１＞と第２の入力信号の反転信号ＸＡ＜１＞とにより切り換わるように構成されている。なお、出力側のＸ１，Ｘ２はそれぞれ端子名を表す。
【００８８】
ここで、図１８（ａ）にセルＡ００１の入力側端子Ｓ，ＸＳ，Ａ１と、出力側端子Ｘ１との論理値を示す。また、図１８（ｂ）にセルＡ００１の入力側端子Ｓ，ＸＳ，Ａ２と、出力側端子Ｘ２との論理値を示す。このセルＡ００１において、端子Ｓと端子ＸＳとに同一論理値を入力することは禁止している。また、このセルＡ００１の入力側端子のＡ２にＡ＜０＞、Ａ１にＸＡ＜０＞、ＸＳにＡ＜１＞、ＳにＸＡ＜１＞をそれぞれ与えた場合の論理値を図１９に示す。図１９はこのセルＡ００１の論理値を示す図である。この図１９に示すように、出力側端子Ｘ１には、Ａ＜０＞とＡ＜１＞とのＡＮＤ演算結果が出力される。同様に出力側端子Ｘ２には、Ａ＜０＞とＡ＜１＞とのＮＡＮＤ演算結果が出力される。
【００８９】
これにより、適切に入力信号を与えることにより、セルＡ００１は、入力された２ビットＡ＜０＞とＡ＜１＞との正論理及び負論理の値をもとに、Ａ＜０＞とＡ＜１＞とのＡＮＤ値及びＡＮＤ値の反転値を高速に出力することができる。また、このように、セルＡ００１は、ダブルインバータがＣＭＯＳロジックで構成されているので、高速に動作する上、出力側の回路と、このセルＡ００１以前の回路とのアイソレーションが強化される。さらに、このセルＡ００１以前の回路にて、インバータ回路を設ける必要がなくなるので、前段の回路での負担を軽減させることができ、回路構成をシンプルにすることができる利点がある。
【００９０】
図２０は、本発明の一実施形態にかかる第５のリーフセルのブロック構成を示す図である。この図２０に示すセルＡ００２は、以下に示す論理を実現するＣＭＯＳ論理回路であって、第１切換部５ａと、第２切換部５ｂと、伝送部５ｃとをそなえて構成されている。なおここで、ＸＡ，Ｓ，ＸＳ，Ａ，Ｉ，ＸＩはそれぞれ、端子名を表すが、以下の説明中で、信号名として使用することもある。
【００９１】
この第１切換部５ａは、伝送部５ｃ内の第１反転部１ａの入力側に設けられて第１の入力信号ＸＡを通過させるか阻止するかの切り換えを外部からの制御信号Ｉ，ＸＩにより行ないうるものであり、ペアトランジスタから構成されている。そして、第２切換部５ｂは、伝送部５ｃ内の第２反転部１ｂの入力側に設けられて第２の入力信号Ａを通過させるか阻止するかの切り換えを外部からの制御信号Ｉ，ＸＩにより行ないうるものであり、ペアトランジスタから構成されている。また、伝送部５ｃは、外部から制御しうる選択信号Ｓとその反転信号ＸＳとに応じた論理値により、これら第１切換部５ａ，第２切換部５ｂの出力のいずれかを選択して出力するものであって、上述したセルＬＥＯＲから構成されている。次に、このセルＡ００２の動作を論理値表を用いて説明する。
【００９２】
図２１は、セルＡ００２の論理値を示す図であり、ここで、Ｉ＝０かつＸＩ＝１の場合、Ｘには、Ａが出力される一方、Ｉ＝１かつＸＩ＝０の場合、Ｘには、ＡとＳの排他的論理和が出力されるようになっている。なお、セルＡ００１と同様に、セルＡ００２においても、ＩとＸＩ，ＡとＸＡ，ＳとＸＳのそれぞれについて、同一論理値を入力することは禁止している。
【００９３】
このように、セルＡ００２は、ダブルインバータがＣＭＯＳロジックで構成されているので、高速に動作する利点がある。また、ダブルインバータを有しているので、伝送部５ｃ以降の回路と、このセルＡ００２以前の回路とのアイソレーションが強化される。さらに、このセルＡ００２以前の回路にて、インバータ回路を設ける必要がなくなるので、回路構成をシンプルにすることができる利点がある。
【００９４】
図２２は、本発明の一実施形態にかかる４ビットキャリー生成回路のブロック構成を示す図である。この図２２に示す４ビットキャリー生成回路（ＣＡＲＲＹ００１）５１は、４ビットの信号Ａ＜０：３＞及びその反転信号であるＸＡ＜０：３＞を入力とし、インクリメントにともなう下位ビットからのキャリーＧＥ＜０：３＞及びその反転であるＬＴ＜０：３＞を出力するＣＭＯＳ論理回路であって、第１論理積発生部５１ａと、第２論理積発生部５１ｂと、第３論理積発生部５１ｃと、第４論理積発生部５１ｄとをそなえて構成されている。また、この図２２に示す、Ａ＜０：３＞とＸＡ＜０：３＞及び＜０＞，＜１＞，＜２＞，＜３＞はそれぞれ、信号名を表しており、Ｘ１，Ｘ２及びＧＥ＜０：３＞とＬＴ＜０：３＞はそれぞれ、端子名を表している。
【００９５】
第１論理積発生部５１ａは、Ａ＜０：３＞のうちの上位２ビットＡ＜０：１＞と、ＸＡ＜０：３＞のうちの上位２ビットＸＡ＜０：１＞とが入力され、Ａ＜０：３＞の上位２ビットの論理積結果として第１論理積結果（Ａ＜０＞とＡ＜１＞とのＡＮＤ値）及び第１論理積反転結果（Ａ＜０＞とＡ＜１＞とのＮＡＮＤ値）を出力するものであって、この機能はセルＡ００１によって発揮される。同様に、第２論理積発生部５１ｂは、Ａ＜０：３＞の下位２ビットＡ＜２：３＞と反転信号ＸＡ＜０：３＞の下位２ビットＸＡ＜２：３＞とが入力され、Ａ＜０：３＞の下位２ビットの論理積結果として第２論理積結果（Ａ＜２＞とＡ＜３＞とのＡＮＤ値）及び第２論理積反転結果（Ａ＜２＞とＡ＜３＞とのＮＡＮＤ値）を出力するものであって、この機能もセルＡ００１によって発揮される。
【００９６】
第３論理積発生部５１ｃは、第１論理積結果並びに第１論理積反転結果及び第２論理積結果並びに第２論理積反転結果が入力され、Ａ＜０：３＞の４ビットの論理積結果として第３論理積結果（Ａ＜０＞〜Ａ＜３＞の４ビットのＡＮＤ値）及び第３論理積反転結果（Ａ＜０＞〜Ａ＜３＞の４ビットのＮＡＮＤ値）を出力するものであって、この機能はセルＡ００１によって発揮される。第４論理積発生部５１ｄは、Ａ＜１＞並びにＸＡ＜１＞及び第３論理積結果並びに第３論理積反転結果とが入力され、Ａ＜０：３＞の上位３ビットの論理積結果として第４論理積結果（Ａ＜１＞〜Ａ＜３＞の３ビットのＡＮＤ値）及び第４論理積反転結果（Ａ＜１＞〜Ａ＜３＞の３ビットのＮＡＮＤ値）を出力するものであって、この機能はセルＡ００１によって発揮される。そして、第３論理積結果（Ａ＜０＞〜Ａ＜３＞の４ビットのＡＮＤ値），第４論理積結果（Ａ＜１＞〜Ａ＜３＞の３ビットのＡＮＤ値），第２論理積結果（Ａ＜２＞とＡ＜３＞とのＡＮＤ値），Ａ＜３＞の４ビットからなる第１ゲート信号として出力するとともに、第３論理積反転結果（Ａ＜０＞〜Ａ＜３＞の４ビットのＮＡＮＤ値），第４論理積反転結果（Ａ＜１＞〜Ａ＜３＞の３ビットのＮＡＮＤ値），第２論理積反転結果（Ａ＜２＞とＡ＜３＞とのＮＡＮＤ値），ＸＡ＜３＞の４ビットからなる第２ゲート信号として出力するように構成されている。
【００９７】
信号の流れを図２２を用いて説明すると、次のようになる。第１論理積発生部５１ａにおいて、ビットＡ＜０＞とビットＡ＜１＞とのＡＮＤ値が行なわれてその結果が端子Ｘ１に出力されるとともに、Ｘ１の反転値が端子Ｘ２に出力される（図１９の論理値表参照）。そして、第２論理積発生部５１ｂにおいて、ビットＡ＜２＞とビットＡ＜３＞とのＡＮＤ値がＸ１に出力されるとともに、そのＸ１の反転値がＸ２に出力される。さらに、第３論理積発生部５１ｃにおいて、第１論理積発生部５１ａの端子Ｘ１における論理と第２論理積発生部５１ｂの端子Ｘ１における論理とのＡＮＤ値がＸ１に出力されて、ビットＡ＜０＞，ビットＡ＜１＞，ビットＡ＜２＞，ビットＡ＜３＞の４ビットのＡＮＤ値がＸ１に出力され、また同時に、Ｘ１の反転値がＸ２に出力される。第４論理積発生部５１ｄにおいて、ビットＡ＜１＞の論理と、第２論理積発生部５１ｂの端子Ｘ１における論理とのＡＮＤ値がＸ１に出力されて、ビットＡ＜１＞，ビットＡ＜２＞，ビットＡ＜３＞の３ビットのＡＮＤ値がＸ１に出力される。この時、Ｘ１の反転値がＸ２に出力される。従って、この４ビットキャリー生成回路５１の出力信号ＧＥ＜０：３＞及び出力信号ＬＴ＜０：３＞の論理は次のようになる。
【００９８】
ＧＥ＜０＞にＡ＜０：３＞の全４ビットのＡＮＤ値、ＧＥ＜１＞にＡ＜１：３＞の３ビットのＡＮＤ値、ＧＥ＜２＞にＡ＜２：３＞の２ビットのＡＮＤ値、ＧＥ＜３＞にＡ＜３＞の値が出力される。また、ＬＴ＜０＞にＡ＜０：３＞の全４ビットのＡＮＤ値の反転値、ＬＴ＜１＞にＡ＜１：３＞の３ビットのＡＮＤ値の反転値、ＬＴ＜２＞にＡ＜２：３＞の２ビットのＡＮＤ値の反転値、ＬＴ＜３＞にＡ＜３＞の値の反転値が出力される。
【００９９】
このような構成によって、４ビットの信号Ａ＜０：３＞のＡＮＤ値とＮＡＮＤ値とが高速に生成されて、それぞれの結果が、ＧＥ＜０：３＞，ＬＥ＜０：３＞に出力される。従って、カウントアップに必要なキャリー（Ａ＜０＞〜Ａ＜３＞のＡＮＤ値）が高速に次段へと渡されるので、例えば４ビットより長いインクリメント回路において、下位４ビットの加算結果出るキャリーを高速に生成することができるようになる。また、この回路構成を拡張することによって、Ｎビット長のキャリー生成回路を構成することができる。
【０１００】
図２３は、本発明の一実施形態にかかる１６ビットキャリー生成回路のブロック構成を示す図である。この図２３に示す１６ビットキャリー生成回路（ＣＡＲＲＹ００２）５２は、１６ビットの信号Ａ＜０：１５＞及びその反転信号であるＸＡ＜０：１５＞を入力とし、インクリメントにともなう下位ビットからのキャリーＧＥ＜０：１５＞及びその反転であるＬＴ＜０：１５＞を出力するＣＭＯＳ論理回路であって、第１キャリー発生部５２ａ，第２キャリー発生部５２ｂ，第３キャリー発生部５２ｃ，第４キャリー発生部５２ｄとをそなえるほか、第１論理積発生部５３ａ，第２論理積発生部５３ｂ，第３論理積発生部５４ａ，第４論理積発生部５４ｂをそなえて構成されている。また、この図２３に示す、Ａ＜０：１５＞とＸＡ＜０：１５＞及び＜０：３＞，＜４；７＞，＜８：１１＞，＜１２：１５＞はそれぞれ、信号名（又は端子名）を表している。また、ＣＡＲＲＹ００１内のＡ＜０：３＞，ＸＡ＜０：３＞，ＧＥ＜０：３＞，ＬＴ＜０：３＞と、セルＡ００１内のＡ１，ＸＳ，Ｓ，Ａ２，Ｘ１，Ｘ２と、１６ビットキャリー生成回路５２の出力であるＧＥ＜０：１５＞とＬＴ＜０：１５＞はそれぞれ、端子名（又は信号名）を表している。
【０１０１】
ここで、第１キャリー発生部５２ａは、１６ビットの第１の入力信号Ａ＜０：１５＞と１６ビットの第１の入力信号の反転信号ＸＡ＜０：１５＞とが入力され、少なくともＡ＜０＞〜Ａ＜３＞のＡＮＤ値とその反転値（ＮＡＮＤ値）とをそれぞれ第１論理積結果及び第１論理積反転結果として出力するものであり、第２キャリー発生部５２ｂは、少なくともＡ＜４＞〜Ａ＜７＞のＡＮＤ値とその反転値とをそれぞれ第２論理積結果及び第２論理積反転結果として出力するものである。また、第３キャリー発生部５２ｃは、少なくともＡ＜８＞〜Ａ＜１１＞のＡＮＤ値とその反転値とをそれぞれ第３論理積結果及び第３論理積反転結果として出力するものであり、第４キャリー発生部５２ｄは、少なくともＡ＜１２＞〜Ａ＜１５＞のＡＮＤ値とその反転値とをそれぞれ第４論理積結果及び第４論理積反転結果として出力するものである。これら第１キャリー発生部５２ａ，第２キャリー発生部５２ｂ，第３キャリー発生部５２ｃ，第４キャリー発生部５２ｄはそれぞれ、上述したセルＣＡＲＲＹ００１から構成されている。
【０１０２】
そして、第１論理積発生部５３ａは、第１論理積結果と第２論理積結果とから少なくともＡ＜０＞〜Ａ＜７＞のＡＮＤ値の結果として第５論理積結果及び第５論理積反転結果を出力するものであり、４個のセルＡ００１から構成されている。第２論理積発生部５３ｂは、第３論理積結果と第４論理積結果とから少なくともＡ＜８＞〜Ａ＜１５＞のＡＮＤ値の結果として第６論理積結果及び第６論理積反転結果を出力するものであり、４個のセルＡ００１から構成されている。さらに、第３論理積発生部５４ａは、第５論理積結果，第５論理積反転結果，第６論理積結果，第６論理積反転結果とから少なくともＡ＜０＞〜Ａ＜１５＞のＡＮＤ値の結果として第７論理積結果及び第７論理積反転結果を出力するものであり、４個のセルＡ００１から構成されている。第４論理積発生部５４ｂは、第２論理積結果，第２論理積反転結果，第６論理積結果，第６論理積反転結果とから少なくともＡ＜４＞〜Ａ＜１５＞のＡＮＤ値の結果として第８論理積結果及び第８論理積反転結果を出力するものであり、４個のセルＡ００１から構成されている。
【０１０３】
また、第７論理積結果，第８論理積結果，第６論理積結果，第４論理積結果が１６ビットからなる第１ゲート信号として出力されるとともに、第７論理積反転結果，第８論理積反転結果，第６論理積反転結果，第４論理積結果が１６ビットからなる第２ゲート信号として出力されるように構成されている。
信号の流れを図２３を用いて説明すると、次のようになる。第１キャリー発生部５２ａにおいて、ＧＥ＜０＞にはＡ＜０：３＞の全４ビットのＡＮＤ値、ＧＥ＜１＞にはＡ＜１：３＞の３ビットのＡＮＤ値、ＧＥ＜２＞にはＡ＜２：３＞の２ビットのＡＮＤ値、ＧＥ＜３＞にＡ＜３＞の値が出力される。第２キャリー発生部５２ｂにおいて、ＧＥ＜０＞にはＡ＜４：７＞の全４ビットのＡＮＤ値、ＧＥ＜１＞にはＡ＜５：７＞の３ビットのＡＮＤ値、ＧＥ＜２＞にはＡ＜６：７＞の２ビットのＡＮＤ値、ＧＥ＜３＞にＡ＜７＞の値が出力される。同様に、第３キャリー発生部５２ｃにおいて、ＧＥ＜０＞にはＡ＜８：１１＞の全４ビットのＡＮＤ値、ＧＥ＜１＞にはＡ＜９：１１＞の３ビットのＡＮＤ値、ＧＥ＜２＞にはＡ＜１０：１１＞の２ビットのＡＮＤ値、ＧＥ＜３＞にＡ＜１１＞の値が出力される。第４キャリー発生部５２ｄにおいて、ＧＥ＜０＞にはＡ＜１２：１５＞の全４ビットのＡＮＤ値、ＧＥ＜１＞にはＡ＜１３：１５＞の３ビットのＡＮＤ値、ＧＥ＜２＞にはＡ＜１４：１５＞の２ビットのＡＮＤ値、ＧＥ＜３＞にＡ＜１５＞の値が出力される。
【０１０４】
さらに、第１論理積発生部５３ａは、第１キャリー発生部５２ａのＧＥ＜０＞〜ＧＥ＜３＞と第２キャリー発生部５２ｂからのＧＥ＜４＞とが入力される。ここで、ＧＥ＜４＞は、Ａ＜４＞〜Ａ＜７＞のＡＮＤ値である。従って、第１論理積発生部５３ａの４個のセルＡ００１にはそれぞれ、Ａ＜０＞〜Ａ＜７＞のＡＮＤ値，Ａ＜１＞〜Ａ＜７＞のＡＮＤ値，Ａ＜２＞〜Ａ＜７＞のＡＮＤ値，Ａ＜３＞〜Ａ＜７＞のＡＮＤ値の４種類の論理値が、Ｘ１に出力される。同様にして、第２論理積発生部５３ｂは、第３キャリー発生部５２ｃのＧＥ＜０＞〜ＧＥ＜３＞と、第４キャリー発生部５２ｄからのＧＥ＜１２＞とが入力される。ここで、ＧＥ＜１２＞は、Ａ＜１２＞〜Ａ＜１５＞のＡＮＤ値である。従って、第２論理積発生部５３ｂの４個のセルＡ００１にはそれぞれ、Ａ＜８＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜９＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜１０＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜１１＞〜Ａ＜１５＞のＡＮＤ値の４種類の論理値が、Ｘ１に出力される。
【０１０５】
さらに、第３論理積発生部５４ａは、端子Ａ２にはＡ＜０＞〜Ａ＜７＞のＡＮＤ値が入力され、端子ＸＳにはＧＥ＜８＞が入力される。ここで、ＧＥ＜８＞は、Ａ＜８＞〜Ａ＜１５＞のＡＮＤ値である。従って、第３論理積発生部５４ａの４個のセルＡ００１にはそれぞれ、Ａ＜０＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜１＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜２＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜３＞〜Ａ＜１５＞のＡＮＤ値の４種類の論理値が、Ｘ１に出力される。そして、第４論理積発生部５４ｂは、端子Ａ２にはＡ＜４＞〜Ａ＜７＞のＡＮＤ値が入力され、端子ＸＳにはＧＥ＜８＞が入力される。ここで、ＧＥ＜８＞は、Ａ＜８＞〜Ａ＜１５＞のＡＮＤ値である。従って、第４論理積発生部５４ｂの４個のセルＡ００１にはそれぞれ、Ａ＜４＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜５＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜６＞〜Ａ＜１５＞のＡＮＤ値，Ａ＜７＞〜Ａ＜１５＞のＡＮＤ値の４種類の論理値がＸ１に出力される。
【０１０６】
これから、この１６ビットキャリー生成回路５２の出力端子ＧＥ＜０：１５＞，ＬＴ＜０：１５＞における論理は次のようになる。すなわち、ＧＥ＜０＞はＡ＜０：１５＞の全１６ビットのＡＮＤ値で、ＬＴ＜０＞はＡ＜０：１５＞の全１６ビットのＡＮＤ値の反転値である。ＧＥ＜１＞はＡ＜１：１５＞の１５ビットのＡＮＤ値で、ＬＴ＜１＞はＡ＜１：１５＞の１５ビットのＡＮＤ値の反転値である。…、ＧＥ＜１４＞はＡ＜１４：１５＞の２ビットのＡＮＤ値で、ＬＴ＜１４＞はＡ＜１４：１５＞の２ビットのＡＮＤ値の反転値である。ＧＥ＜１５＞はＡ＜１５＞の値で、ＬＴ＜１５＞はＡ＜１５＞の値の反転値である。
【０１０７】
このような構成によって、１６ビットの信号Ａ＜０：１５＞のＡＮＤ値とＮＡＮＤ値とが高速に生成されて、それぞれの結果が、ＧＥ＜０：１５＞，ＬＥ＜０：１５＞に出力される。従って、カウントアップに必要なキャリー（Ａ＜０＞〜Ａ＜１５＞のＡＮＤ値）が、下位ビットからのキャリーとして、高速に次段へと渡されるので、例えば１６ビットより長いインクリメント回路において、下位１６ビットの加算結果出るキャリーを高速に生成することができるようになる。
【０１０８】
このように、この１６ビットキャリー生成回路５２は、４ビットキャリー生成回路（５２ａ，５２ｂ，５２ｃ，５２ｄ）とセルＡ００１（５３ａ，５３ｂ，５４ａ，５４ｂ）とだけから構成されており、配線パターンの繰り返し性を高めることができ、拡張性を高めることができる。すなわち、Ｎビット長のキャリー生成回路に拡張することができ、回路設計のための工数が大幅に短縮される利点がある。
【０１０９】
そして、これら１６ビットキャリー生成回路（ＣＡＲＲＹ００２），セルＡ００１，セルＡ００２を用いて、インクリメント回路を構成することができる。なお、一般的なビット長ｎ３のキャリー生成回路を構成することができる。このビット数ｎ３は２のｍ３乗なる整数（ここでｍ３は２以上の偶数）であって、例えばｎ３＝６４の場合を次に説明する。
【０１１０】
図２４は、本発明の一実施形態にかかる６４ビットインクリメント回路のブロック構成を示す図である。この図２４に示す６４ビットインクリメント回路５５は、例えばプロセッサの命令レジスタ等に用いられるＣＭＯＳ論理回路であって、インバータ６１ａ，６１ｂ，第１キャリー発生部５６ａ，第２キャリー発生部５６ｂ，第３キャリー発生部５６ｃ，第４キャリー発生部５６ｄ，第１論理積発生部５７，第２論理積発生部５８，第３論理積発生部５９，第４論理積発生部６０をそなえるほか、全加算演算部６２とをそなえて構成されている。
【０１１１】
また、この図２４に示す入力側のＡ＜０：６３＞は信号名，インバータ６１ａ，６１ｂのＡ，Ｘは端子名を表し、インバータ６１ａ，６１ｂの出力に接続されているＸＡ＜０：６３＞及びＸＸＡ＜０：６３＞並びに＜０：１５＞，＜１６；３１＞，＜３２：４７＞，＜４８：６３＞はそれぞれ、信号名を表している。また、ＣＡＲＲＹ００２内のＡ＜０：１５＞，ＸＡ＜０：１５＞，ＧＥ＜０：１５＞，ＬＴ＜０：１５＞と、セルＡ００１内のＡ１，ＸＳ，Ｓ，Ａ２，Ｘ１，Ｘ２と、１６ビットキャリー生成回路５２の出力であるＧＥ＜０：１５＞とＬＴ＜０：１５＞はそれぞれ、端子名を表している。なお、第１論理積発生部５７，第２論理積発生部５８，第３論理積発生部５９，第４論理積発生部６０の入力側の、＜１６＞，ＧＥ１６−３１＜１６：３１＞，＜４８＞，＜３２＞及び、全加算演算部６２の入力側の＜０：６２＞，＜１：６３＞，＜６３＞はそれぞれ信号名を表す。また、全加算演算部６２内のＸＡ，Ｓ，ＸＳ，Ａ，Ｉ，ＸＩ及びＸはそれぞれ、端子名であり、それらの出力側にある＜０：６２＞，＜６３＞はそれぞれ、信号名である。
【０１１２】
このインバータ６１ａ，６１ｂはそれぞれ、入力された論理の反転論理を出力するものであり、例えば回路設計ツールに装備されている標準ライブラリの中から選択したようなインバータから構成されている。また、第１キャリー発生部５６ａは、６４ビットの第１の入力信号Ａ＜０：６３＞と６４ビットの第１の入力信号の反転信号ＸＡ＜０：６３＞とが入力され、Ａ＜０：１５＞とＸＡ＜０：１５＞とにより少なくともＡ＜０＞〜Ａ＜１５＞の論理積結果として第１論理積結果と第１論理積反転結果とを出力するものであって、図２３に示した１６ビットキャリー生成回路（ＣＡＲＲＹ００２）から構成されている。同様に、第２キャリー発生部５６ｂは、Ａ＜１６：３１＞とＸＡ＜１６：３１＞とにより少なくともＡ＜１６＞〜Ａ＜３１＞の論理積結果として第２論理積結果と第２論理積反転結果とを出力するものであり、第３キャリー発生部５６ｃは、Ａ＜３２：４７＞とＸＡ＜３２：４７＞とにより少なくともＡ＜３２＞〜Ａ＜４７＞の論理積結果として第３論理積結果と第３論理積反転結果とを出力するものであり、第４キャリー発生部５６ｄは、Ａ＜４８：６３＞とＸＡ＜４８：６３＞とにより少なくともＡ＜４８＞〜Ａ＜６３＞の論理積結果として第４論理積結果と第４論理積反転結果とを出力するものである。そして、これら、第１キャリー発生部５６ａ，５６ｂ，５６ｃはそれぞれ、１６ビットキャリー生成回路（ＣＡＲＲＹ００２）から構成されている。
【０１１３】
また、第１論理積発生部５７は、第１論理積結果並びに第１論理積反転結果及び第２論理積結果並びに第２論理積反転結果が入力され、少なくともＡ＜０＞〜Ａ＜３１＞の論理積結果として第５論理積結果と第５論理積反転結果とを出力するものであり、１６個のセルＡ００１（符号５７−１〜５７−１６）から構成されている。同様に、第２論理積発生部５８は、第３論理積結果並びに第３論理積反転結果及び第４論理積結果並びに第４論理積反転結果が入力され、少なくともＡ＜３２＞〜Ａ＜４７＞の論理積結果として第６論理積結果と第６論理積反転結果とを出力するものであり、１６個のセルＡ００１（符号５８−１〜５８−１６）から構成されている。第３論理積発生部５９は、第５論理積結果並びに第５論理積反転結果及び第６論理積結果並びに第６論理積反転結果とから、少なくともＡ＜０＞〜Ａ＜６３＞の論理積結果として第７論理積結果と第７論理積反転結果とを出力するものであり、１６個のセルＡ００１（符号５９−１〜５９−１６）から構成されている。第４論理積発生部６０は、第２論理積結果並びに第２論理積反転結果及び第６論理積結果並びに第６論理積反転結果とから、少なくともＡ＜１６＞〜Ａ＜６３＞の論理積結果として第８論理積結果と第８論理積反転結果とを出力するものであり、１６個のセルＡ００１（符号６０−１〜６０−１６）から構成されている。
【０１１４】
そして、全加算演算部６２は、第７論理積結果，第８論理積結果，第６論理積結果，第４論理積結果からなる６４ビットの第１ゲート信号と、第７論理積反転結果，第８論理積反転結果，第６論理積反転結果，第４論理積結果からなる６４ビットの第２ゲート信号とから６４ビットの全加算演算結果を出力するものであり、６３個のセルＡ００２（符号６２−１〜６２−６３）から構成されている。
【０１１５】
これにより、入力信号Ａ＜０：６３＞は、インバータ６１ａにて反転信号ＸＡ＜０：６３＞が作成される一方、インバータ６１ｂにて再度反転されて、ＸＸＡ＜０：６３＞（すなわち、Ａ＜０：６３＞）が得られ、これらＡ＜０：６３＞とＸＡ＜０：６３＞とのうち、Ａ＜０：１５＞とＸＡ＜０：１５＞とが、第１キャリー発生部５６ａに入力される。同様に、Ａ＜１６：３１＞とＸＡ＜１６：３１＞とが、第２キャリー発生部５６ｂに入力され、Ａ＜３２：４７＞とＸＡ＜３２：４７＞とが、第３キャリー発生部５６ｃに入力され、Ａ＜４８：６３＞とＸＡ＜４８：６３＞とが、第４キャリー発生部５６ｄに入力される。そして、第１キャリー発生部５６ａの出力において、ＧＥ＜０＞にはＡ＜０：１５＞の１６ビットのＡＮＤ値、ＧＥ＜１＞にはＡ＜１：１５＞の１５ビットのＡＮＤ値がそれぞれ現れて、…、ＧＥ＜１４＞にはＡ＜１４：１５＞の２ビットのＡＮＤ値、ＧＥ＜１５＞にＡ＜１５＞のビット値が出力される。同様に、第２キャリー発生部５６ｂの出力において、ＧＥ＜０＞にはＡ＜１６：３１＞の１６ビットのＡＮＤ値、ＧＥ＜１＞にはＡ＜１７：３１＞の１５ビットのＡＮＤ値、…、ＧＥ＜１４＞にはＡ＜３０：３１＞の２ビットのＡＮＤ値、ＧＥ＜１５＞にＡ＜３１＞のビット値が出力される。第３キャリー発生部５６ｃの出力において、ＧＥ＜０＞にはＡ＜３２：４７＞の１６ビットのＡＮＤ値、ＧＥ＜１＞にはＡ＜３３：４７＞の１５ビットのＡＮＤ値、…、ＧＥ＜１４＞にはＡ＜４６：４７＞の２ビットのＡＮＤ値、ＧＥ＜１５＞にＡ＜４７＞のビット値が出力される。第４キャリー発生部５６ｄの出力において、ＧＥ＜０＞にはＡ＜４８：６３＞の１６ビットのＡＮＤ値、ＧＥ＜１＞にはＡ＜４９：６３＞の１５ビットのＡＮＤ値、…、ＧＥ＜１４＞にはＡ＜６２：６３＞の２ビットのＡＮＤ値、ＧＥ＜１５＞にＡ＜６３＞のビット値が出力される。
【０１１６】
次に、第１論理積発生部５７（セル５７−１〜セル５７−１６），第２論理積発生部５８（セル５８−１〜セル５８−１６）のそれぞれにおいて、第１キャリー発生部５６ａの出力と第２キャリー発生部５６ｂの出力とがマージされ、セルＡ００１（符号５７−１）の出力Ｘ１にはＡ＜０：３１＞の３２ビットのＡＮＤ値、セルＡ００１（符号５７−２）の出力Ｘ１にはＡ＜１：３１＞の３１ビットのＡＮＤ値、…セルＡ００１（符号５７−１６）の出力Ｘ１にはＡ＜１５：３１＞の１７ビットのＡＮＤ値が出力される。また、セルＡ００１（符号５８−１）の出力Ｘ１にはＡ＜３２：６３＞の３２ビットのＡＮＤ値、セルＡ００１（符号５８−２）の出力Ｘ１にはＡ＜３３：６３＞の３１ビットのＡＮＤ値、…セルＡ００１（符号５８−１６）の出力Ｘ１にはＡ＜４７：６３＞の１７ビットのＡＮＤ値が出力される。
【０１１７】
さらに、第３論理積発生部５９（セル５９−１〜セル５９−１６），第４論理積発生部６０（セル６０−１〜セル６０−１６）のそれぞれにおいて、第２論理積発生部５７の出力と第３論理積発生部５８の出力とがマージされ、セルＡ００１（符号５９−１）の出力Ｘ１にはＡ＜０：６３＞の６４ビットのＡＮＤ値、セルＡ００１（符号５９−２）の出力Ｘ１にはＡ＜１：６３＞の６３ビットのＡＮＤ値、…、セルＡ００１（符号５９−１６）の出力Ｘ１にはＡ＜１５：６３＞の４９ビットのＡＮＤ値が出力される。セルＡ００１（符号６０−１）の出力Ｘ１にはＡ＜１６：６３＞の４８ビットのＡＮＤ値、セルＡ００１（符号６０−２）の出力Ｘ１にはＡ＜１７：６３＞の４７ビットのＡＮＤ値、…、セルＡ００１（符号６０−１６）の出力Ｘ１にはＡ＜３１：６３＞の３３ビットのＡＮＤ値が出力される。こうして、ＧＥ＜０＞はＡ＜０：６３＞の全６４ビットのＡＮＤ値、ＬＴ＜０＞はＡ＜０：６３＞の全６４ビットのＡＮＤ値の反転値。ＧＥ＜１＞はＡ＜１：６３＞の全６３ビットのＡＮＤ値、ＬＴ＜１＞はＡ＜１：６３＞の全６３ビットのＡＮＤ値の反転値。…、ＧＥ＜１４＞はＡ＜６２：６３＞の全２ビットのＡＮＤ値、ＬＴ＜１４＞はＡ＜６２：６３＞の全２ビットのＡＮＤ値の反転値。ＧＥ＜１５＞はＡ＜６３＞の値、ＬＴ＜１５＞はＡ＜６３＞の値の反転値となっている。
【０１１８】
これら下位ビットのキャリーがマージされた信号は、全加算演算部６２において、元データたるＡ＜０：６２＞とキャリーＧＥ＜１：６３＞との排他的論理和がとられる。すなわちセルＡ００２（符号６２−１）において、最上位ビットＡ＜０＞とその１つ手前の桁からのキャリーＧＥ＜１＞との排他的論理和がとられて、全加算演算された結果が出力されるようになっている。ここで、セルＡ００２の端子Ｉには論理１、端子ＸＩには論理０が入力されて、このセルＡ００２が入力信号Ｓと入力信号Ａとの排他的論理和演算が行なわれるようになっている（図２１の論理値表参照）。同様に、セルＡ００２（符号６２−２）において、Ａ＜１＞とその１つ手前の桁からのキャリーＧＥ＜２＞との排他的論理和がとられて全加算演算出力され、…、セルＡ００２（符号６２−６３）において、Ａ＜６２＞と最下位桁からのキャリーＧＥ＜６３＞との排他的論理和がとられて全加算演算出力される。なお、最下位桁の演算処理はセルＡ００２（符号６２ａ）において行なわれる。こうして、全加算演算部６２の出力のＸ＜０：６３＞に、Ａ＜０：６３＞をインクリメントした結果が出力されるのである。
【０１１９】
このような構成によって、インクリメント動作が行なわれる。すなわち、インクリメント回路の入力をＡ＜０：６３＞、出力をＸ＜０：６３＞、ビット０を最上位ビット、ビット６３を最下位ビットとした場合、出力ＸのビットＫ（０≦Ｋ＜６３）の値であるＸ＜Ｋ＞は、インクリメントにともなって下位ビットから上がってくるキャリーＧＥ＜Ｋ＋１＞とＡ＜Ｋ＞との排他的論理和で求められる。ここで、ＧＥ＜Ｋ＋１＞は、Ａ＜Ｋ＋１：６３＞の全てのビットのＡＮＤである。
【０１２０】
このように、この６４ビットインクリメント回路５５は、１６ビットキャリー生成回路（ＣＡＲＲＹ００２），セルＡ００１，セルＡ００２のリーフセルだけによって構成されているので、拡張性を利用している。また、シンプルな回路構成となるので、設計者は、簡単かつ効率のよい回路を設計できるようになる。これによって、開発時におけるレイアウト工数が大幅に短縮されて、開発工数が大幅に削減されるとともに、部品点数を抑えることができるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される。また、同一のリーフセルを使用することできるので、歩留り等の製造面の向上に寄与する利点がある。そして、これらのリーフセルは、上述したように、正相，反転相の２種類の信号が内部で常に生成されているので、全体回路が高速に動作する利点がある。
【０１２１】
さらに、６４ビットインクリメント回路５５に別の加算回路を付加して、６８＋４ビット長の加算回路を構成することができる。この「６８＋４ビット長の加算回路」とは、入力が６８ビットの信号と４ビットの信号との２種類を有し、そのうち下位４ビットの加算演算を行なう回路を意味し、下位４ビットには、命令オペランドに相当する値が入力されて、その値は、常に変動している。
【０１２２】
図２５は本発明の一実施形態にかかる６８ビット＋４ビット加算回路のブロック構成を示す図である。この図２５に示す６８ビット＋４ビット加算回路（６８ｂｉｔ＋４ｂｉｔ  ＡＤＤＥＲ）６３は、６８（６４＋４）ビットからなる入力信号Ａ＜０：６７＞と４ビットからなる入力信号Ｂ＜６４：６７＞との全加算演算を行なう加算回路であって、６４ビットインクリメント回路５５と、インバータ６１ｃと、４ビット全加算回路６５とをそなえて構成されている。
【０１２３】
また、この図２５に示す、Ａ＜０：６３＞，Ａ＜６４：６７＞，Ｂ＜６４：６７＞はそれぞれ、信号名を表し、インバータ６１ｃのＡ，Ｘはそれぞれ、入出力端子を表す。また、４ビット全加算回路６５のＡ＜０：３＞，ＸＢ＜０：３＞，Ｃ＜０＞，ＸＣ＜０＞，Ｓ＜０：３＞はそれぞれ、信号名（又は端子名）を表している。なお、６４ビットインクリメント回路５５については、上述したことと同様なので、さらなる説明を省略する。
【０１２４】
このインバータ６１ｃは、入力信号Ｂ＜６４：６７＞の反転出力を行なうものであり、例えば回路設計ツールに装備されている標準ライブラリの中から選択したようなインバータから構成されている。また、４ビット全加算回路６５は、Ａ＜０：６７＞の下位４ビットとインバータ６１ｃからの４ビットとの全加算演算を行なって、そのキャリー生成信号Ｃ＜０＞を６４ビットインクリメント回路５５の全加算演算部６２に入力するものであり、上述した４ビット全加算回路（ＩＡＤＤ４）から構成されている。そして、このキャリー生成信号Ｃ＜０＞は、全加算演算部６２内の６３個のセルＡ００２（符号６２−１〜６２−６３）の入力端子Ｉ及びセルＡ００２（符号６２ａ）の入力端子Ｉに入力されるようになっている。また、キャリー生成信号Ｃ＜０＞の反転信号ＸＣ＜０＞も同様に、各セルＡ００２の入力端子ＸＩに入力されるようになっている。なお、４ビット全加算回路６５は、例えば回路設計ツールに装備されている標準ライブラリの中から選択したような加算回路を使用することも可能である。
【０１２５】
これにより、入力信号Ａ＜６４：６７＞とＢ＜６４：６７＞との流れを図２５を用いて説明する。まず、Ａ＜６４：６７＞と、インバータ６１ｃにて反転されたＸＢ＜６４：６７＞とが、４ビット全加算回路６５にて全加算演算が行なわれ、この４ビット全加算回路６５で発生するキャリー生成信号Ｃ＜０＞が、全加算演算部６２内のセルＡ００２（符号６２−６３）に入力される。ここで、４ビット全加算回路６５からのキャリーが０である場合は、セルＡ００２の端子Ｉは０、端子ＸＩは１となり、セルＡ００２の出力端子Ｘ＜０：６３＞に、Ａ＜０：６３＞がそのまま出力される。一方、４ビット全加算回路６５からのキャリーが１である場合は、セルＡ００２の端子Ｉは１、端子ＸＩは０となり、セルＡ００２の出力端子Ｘ＜０：６３＞に、Ａ＜０：６３＞に１を加えた値が出力される。
【０１２６】
このような構成によって、信号Ａ＜０：６７＞のうち、下位４桁Ａ＜６４：６７＞とＢ＜６４：６７＞との加算結果であるキャリーＣ＜０＞が、Ａ＜０：６３＞のうち最下位Ａ＜６３＞に渡される一方、下位４桁Ａ＜６４：６７＞とＢ＜６４：６７＞との加算結果が得られる。また、全加算演算部６２内の各セルＡ００２においては、上位６４桁の各桁にて、各半加算演算結果と、それより下位から上がってくるキャリーとの排他的論理和演算が実行され、上位６４桁の全加算演算結果が出力される。そして、この６８ビット＋４ビット加算回路６３は、６４ビットインクリメント回路５５の出力が上位６４桁の値として出力するとともに、４ビット全加算回路６５の出力が下位４桁の値として出力する。
【０１２７】
このように、６４＋４ビットの全加算回路が、６４ビットインクリメント回路５５，４ビット全加算回路６５からなり、この４ビット全加算回路６５のキャリー生成信号端子が６４ビットインクリメント回路５５内のセルＡ００２の端子Ｉに接続され、同様にキャリー生成信号の反転端子がセルＡ００２の端子ＸＩに接続される構成となっている。そして、配線の繰り返し性が多くなっているので、回路構成がシンプルとなり、開発時におけるレイアウトのための工数が大幅に短縮されて、開発期間が大幅に削減される利点がある。さらに、部品点数を抑えることができ、拡張性が高くなるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される利点もある。また、これらの各部分回路が、リーフセルＡ００１，Ａ００２から構成されており、上述したように、正相，反転相の２種類の信号が常に生成されているため、高速な回路動作が行なえる利点がある。
【０１２８】
また、このようにして、ビット数を拡張できるので、ｎ３ビット長のインクリメント回路を構成できるとともに、一般的な（Ｎ＋Ｍ）ビット＋Ｍビット加算回路（Ｎ，Ｍは、自然数）を構成することが可能となる。
なお、上述した各セル及び各回路並びに論理値表における論理値の正負は、１例であって、これらの反転論理を用いることもできる。
（Ｂ）以上の説明に関してさらに以下の（１）から（６）の各項を開示する。
（１）本ＣＭＯＳ論理回路は、４ビットの第１の入力信号と４ビットの第２の入力信号とが入力され、１ビットごとの大小比較を行なって当該各ビットの比較結果を複数の状態信号を用いて第１比較結果，第２比較結果，第３比較結果，第４比較結果として出力する第１キャリー発生部と、第１比較結果，第２比較結果から第１の入力信号の上位２ビットと第２の入力信号の上位２ビットとの大小比較を行なって、当該２ビットの比較結果を複数の状態信号を用いて第５比較結果として出力するとともに、第３比較結果，第４比較結果から第１の入力信号の下位２ビットと第２の入力信号の下位２ビットとの大小比較を行なって、当該２ビットの比較結果を複数の状態信号を用いて第６比較結果として出力する第２キャリー発生部と、第５比較結果，第６比較結果から第１の入力信号の４ビットと第２の入力信号の４ビットとの大小比較を行ない、当該４ビットの比較結果を複数の状態信号を用いて出力する第３キャリー発生部とをそなえて構成されたことを特徴としている。
【０１２９】
ここで、第１キャリー発生部は、複数の大小判定回路を有し、複数の大小判定回路の各々が、第１の入力信号を反転出力する第１反転部と、第２の入力信号を反転出力する第２反転部と、これらの第１の入力信号と第２の入力信号との１ビットの大小関係を判定し、複数の状態信号を用いて出力しうる伝送部とをそなえて構成されてもよい。
従って、本ＣＭＯＳ論理回路は、４ビット大小比較回路が、セルＬＧＥＮ，ＬＳＥＬ２によって構成されているので、これらのセル内では、上述したように、正相，反転相の２種類の信号が常に造り出されて使用されているので、高速な回路動作となる利点がある。また、このようなセルＬＧＥＮ，ＬＳＥＬ２を用いているので、シンプルな回路構成にできる利点がある。
【０１３０】
そして、また、第２キャリー発生部は、第１比較結果及び第２比較結果を入力信号とし第５比較結果を出力する第１の連結セレクタ回路と、第３比較結果及び第４比較結果を入力信号とし第６比較結果を出力する第２の連結セレクタ回路とをそなえて構成されるとともに、第３キャリー発生部が、第５比較結果及び第６比較結果を入力信号とし当該４ビットの比較結果を出力する第３の連結セレクタ回路から構成されてもよい。
【０１３１】
さらに、第１の連結セレクタ回路，第２の連結セレクタ回路，第３の連結セレクタ回路がそれぞれ、２種類の比較結果情報を複数の状態信号を用いて入力され、２種類の比較結果情報のいずれか一方のうち、その第１の信号を分岐する第１分岐部と、その第２の信号を分岐する第２分岐部と、その第３の信号を分岐する第３分岐部と、その第４の信号を分岐する第４分岐部とをそなえるとともに、第１分岐部，第２分岐部，第３分岐部，第４分岐部から出力される各信号と、２種類の比較結果情報の他方のうち、その第３の信号とその第４の信号とが入力される第１のセレクタ回路と、第１分岐部，第２分岐部，第３分岐部，第４分岐部から出力される各信号と２種類の比較結果情報の他方のうち、その第１の信号とその第２の信号とが入力される第２のセレクタ回路とをそなえ、第１のセレクタ回路及び第２のセレクタ回路がセルＬＳＥＬ２から構成されてもよい。
【０１３２】
従って、連結セレクタ回路を用いることによって、拡張性の高い回路設計が行なえるようになる。
（２）さらに、本ＣＭＯＳ論理回路は、１６ビットの第１の入力信号と１６ビットの第２の入力信号とが入力され、第１の入力信号の上位４ビットと第２の入力信号の上位４ビットとの大小比較を行ない、当該４ビットの比較結果を複数の状態信号を用いて第１比較結果，第２比較結果，第３比較結果，第４比較結果として出力する第１比較部と、第１比較結果，第２比較結果から第１の入力信号の上位８ビットと第２の入力信号の上位８ビットとの大小比較を行ない、当該上位８ビットの比較結果を複数の状態信号を用いて第５比較結果として出力するとともに、第３比較結果，第４比較結果から第１の入力信号の下位８ビットと第２の入力信号の下位８ビットとの大小比較を行ない、当該下位８ビットの比較結果を複数の状態信号を用いて第６比較結果として出力する第２比較部と、第５比較結果及び第６比較結果から第１の入力信号の１６ビットと第２の入力信号の１６ビットとの大小比較を行ない、当該１６ビットの比較結果を複数の状態信号を用いて出力する第３比較部とをそなえて構成されたことを特徴としている。
【０１３３】
ここで、第１比較部が、複数の４ビット大小比較回路を有し、複数の４ビット大小比較回路の各々が、上記のセルＩＣＭＰ４から構成されてもよい。
本ＣＭＯＳ論理回路は、１６ビット大小比較回路が、４ビット大小比較回路及び連結セレクタ回路の基本構成を変えないまま構築されており、かつ配線の繰り返し性を多く利用しているので、シンプルな回路構成にできる利点がある。また、開発時におけるレイアウト工数が大幅に短縮されて、開発工数が大幅に削減されるとともに、拡張性の高い回路設計を行なうことができるようになる。さらに、部品点数を抑えることができるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される。さらに、４ビット大小比較回路及び連結セレクタ回路のそれぞれが、セルＬＧＥＮ，ＬＳＥＬ２からなり、これらのリーフセルは、上述したように、正相，反転相の２種類の信号が内部で常に生成されているので、全体回路が高速に動作する利点がある。
【０１３４】
また、第２比較部が、第１比較結果及び第２比較結果を入力信号とし第５比較結果を出力する第１の連結セレクタ回路と、第３比較結果及び第４比較結果を入力信号とし第６比較結果を出力する第２の連結セレクタ回路とをそなえて構成されるとともに、第３比較部が、第５比較結果及び第６比較結果を入力信号とし当該１６ビットの比較結果を出力する第３の連結セレクタ回路から構成されてもよい。
【０１３５】
さらに、第１の連結セレクタ回路，第２の連結セレクタ回路，第３の連結セレクタ回路がそれぞれ、２種類の比較結果情報を複数の状態信号を用いて入力され、２種類の比較結果情報のいずれか一方のうち、その第１の信号を分岐する第１分岐部と、その第２の信号を分岐する第２分岐部と、その第３の信号を分岐する第３分岐部と、その第４の信号を分岐する第４分岐部とをそなえるとともに、第１分岐部，第２分岐部，第３分岐部，第４分岐部から出力される各信号と、２種類の比較結果情報の他方のうち、その第３の信号とその第４の信号とが入力される第１のセレクタ回路と、第１分岐部，第２分岐部，第３分岐部，第４分岐部から出力される各信号と２種類の比較結果情報の他方のうち、その第１の信号とその第２の信号とが入力される第２のセレクタ回路とをそなえ、第１のセレクタ回路及び第２のセレクタ回路がセルＬＳＥＬ２から構成されてもよい。
【０１３６】
従って、連結セレクタ回路を用いることによって、拡張性の高い回路設計が行なえるようになる。
（３）加えて、本ＣＭＯＳ論理回路は、４ビットからなる第１の入力信号と４ビットからなる第２の入力信号の反転信号とが入力され、１ビットごとの大小比較を行なって当該各ビットの比較結果を複数の状態信号を用いて第１キャリー，第２キャリー，第３キャリー，第４キャリーとして出力する第１キャリー発生部と、第１キャリーと第２キャリーの論理積情報を複数の状態信号を用いて第５キャリーとして出力するとともに、第３キャリーと第４キャリーの論理積情報を複数の状態信号を用いて第６キャリーとして出力する第２キャリー発生部と、第５キャリー，第６キャリーから第１キャリー，第２キャリー，第３キャリー，第４キャリーの論理積情報を複数の状態信号を用いて第７キャリーとして出力するとともに、第２キャリー，第６キャリーから第２キャリー，第３キャリー，第４キャリーの論理積情報を複数の状態信号を用いて第８キャリーとして出力する第３キャリー発生部とをそなえ、第４キャリー，第６キャリー，第７キャリー，第８キャリーを複数の状態信号を用いて出力するように構成されたことを特徴としている。
【０１３７】
ここで、第１キャリー発生部が、複数の大小判定回路を有し、複数の大小判定回路の各々が、セルＬＧＥＮから構成されてもよい。
本ＣＭＯＳ論理回路は、４ビット全加算回路が、セルＬＧＥＮ，ＬＳＥＬ２によって構成され、これらのセル内では、正相，反転相の２種類の信号が常に造り出されて使用されているので、高速な回路動作となる利点があり、シンプルな回路構成とできる利点がある。
【０１３８】
また、第２キャリー発生部が、第１キャリー及び第２キャリーを入力信号とし第５キャリーを出力する第１の連結セレクタ回路と、第３キャリー及び第４キャリーを入力信号とし第６キャリーを出力する第２の連結セレクタ回路とをそなえて構成されるとともに、第３キャリー発生部が、第５キャリー，第６キャリーを入力信号とし第７キャリーを出力する第３の連結セレクタ回路と、第２キャリー，第６キャリーを入力信号とし第８キャリーを出力する第４の連結セレクタ回路とから構成されてもよい。
【０１３９】
さらに、第１の連結セレクタ回路，第２の連結セレクタ回路，第３の連結セレクタ回路，第４の連結セレクタ回路がそれぞれ、２種類の比較結果情報を複数の状態信号を用いて入力され、２種類の比較結果情報のいずれか一方のうち、その第１の信号を分岐する第１分岐部と、その第２の信号を分岐する第２分岐部と、その第３の信号を分岐する第３分岐部と、その第４の信号を分岐する第４分岐部とをそなえるとともに、第１分岐部，第２分岐部，第３分岐部，第４分岐部から出力される各信号と、２種類の比較結果情報の他方のうち、その第３の信号とその第４の信号とが入力される第１のセレクタ回路と、第１分岐部，第２分岐部，第３分岐部，第４分岐部から出力される各信号と２種類の比較結果情報の他方のうち、その第１の信号とその第２の信号とが入力される第２のセレクタ回路とをそなえ、第１のセレクタ回路及び第２のセレクタ回路がセルＬＳＥＬ２から構成されてもよい。
【０１４０】
従って、連結セレクタ回路を用いることによって、拡張性の高い回路設計が行なえるようになる。
（４）さらに、本ＣＭＯＳ論理回路は、１６ビットからなる第１の入力信号と１６ビットからなる第２の入力信号の反転信号とが入力され、第１の入力信号と第２の入力信号の反転信号との半加算演算を行なう半加算演算部と、第１の入力信号と第２の入力信号の反転信号とを４ビットごとに区切って全加算演算を行ない、それら４ビットごとの全加算演算結果を複数の状態信号を用いて第１キャリー，第２キャリー，第３キャリー，第４キャリーとして出力する第１演算部と、第１キャリーと第２キャリーとの論理積情報を複数の状態信号を用いて第５キャリーとして出力するとともに、第３キャリーと第４キャリーとの論理積情報を複数の状態信号を用いて第６キャリーとして出力する第２演算部と、少なくとも、第５キャリー，第６キャリーから１６ビットの全てのキャリーの論理積情報を複数の状態信号を用いた第７キャリーを出力する第３演算部と、半加算演算部の出力と、第７キャリーとの排他的論理和を行ない全加算演算結果を出力する第４演算部とをそなえて構成されたことを特徴としている。
【０１４１】
ここで、第１演算部は、複数の４ビット全加算回路からなり、複数の４ビット全加算回路が、ＩＡＤＤ４から構成されてもよく、この第２演算部が、第１キャリー及び第２キャリーを入力信号とし第５キャリーを出力する第１の連結セレクタ回路と、第３キャリー及び第４キャリーを入力信号とし第６キャリーを出力する第２の連結セレクタ回路とをそなえて構成されるとともに、第３演算部が、第５キャリー及び第６キャリーを入力信号とし第７キャリーを出力する第３の連結セレクタ回路と、第２キャリー及び第６キャリーを入力信号とし第８キャリーを出力する第４の連結セレクタ回路とから構成されてもよい。
【０１４２】
また、第１の連結セレクタ回路，第２の連結セレクタ回路，第３の連結セレクタ回路，第４の連結セレクタ回路がそれぞれ、２種類の比較結果情報が複数の状態信号を用いて入力され、２種類の比較結果情報のいずれか一方のうち、その第１の信号を分岐する第１分岐部と、その第２の信号を分岐する第２分岐部と、その第３の信号を分岐する第３分岐部と、その第４の信号を分岐する第４分岐部とをそなえるとともに、第１分岐部，第２分岐部，第３分岐部，第４分岐部から出力される各信号と、２種類の比較結果情報の他方のうち、その第３の信号とその第４の信号とが入力される第１のセレクタ回路と、第１分岐部，第２分岐部，第３分岐部，第４分岐部から出力される各信号と２種類の比較結果情報の他方のうち、その第１の信号とその第２の信号とが入力される第２のセレクタ回路とをそなえ、第１のセレクタ回路及び第２のセレクタ回路がセルＬＳＥＬ２から構成されてもよい。
【０１４３】
そして、また、半加算演算部が、第１の入力信号の反転論理を出力する第１反転部と、第２の入力信号を出力する第２反転部と、第１反転部の出力と第２反転部の出力との半加算演算を行なう半加算処理部とをそなえ、半加算処理部が、セルＬＥＯＲから構成されてもよく、第４演算部が、入力信号の反転論理を出力する反転部と、反転部の出力と第３演算部の出力との半加算演算を行なう半加算演算出力部とをそなえ、半加算演算出力部が、セルＬＥＯＲから構成されてもよい。
【０１４４】
本ＣＭＯＳ論理回路は、１６ビット全加算回路が、４ビット全加算回路ＩＡＤＤ４，セルＬＳＥＬ２，セルＬＥＯＲによって構成され、配線の繰り返し性を多く利用して、シンプルな回路構成ができるようになる利点がある。また、入力信号を最小限の入力構成にするようにもできるようになるうえ、１ビットの比較から１６ビットの比較まで各階層に対応できる。これによって、開発時におけるレイアウト工数が大幅に短縮されて、開発工数が大幅に削減されるとともに、拡張性の高い回路設計を行なうことができるようになり、部品点数を抑えることができるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される。そして、開発において、トランジスタレイアウトを配置する際の工数が、大幅に減り、同一のリーフセルを使用することできるので、歩留り等の製造面の向上に寄与する利点がある。そして、これらのリーフセルは、正相，反転相の２種類の信号が内部で常に生成されているので、全体回路が高速に動作する利点がある、また、連結セレクタ回路を用いることによって、拡張性の高い回路設計が行なえるようになる。
（５）さらに、本ＣＭＯＳ論理回路は、４ビットの第１の入力信号のうちの上位２ビットと、４ビットの第１の入力信号の反転信号のうちの上位２ビットとが入力され、第１の入力信号の上位２ビットの論理積結果として第１論理積結果及び第１論理積反転結果を出力する第１論理積発生部と、第１の入力信号の下位２ビットと反転信号の下位２ビットとが入力され、第１の入力信号の下位２ビットの論理積結果として第２論理積結果及び第２論理積反転結果を出力する第２論理積発生部と、第１論理積結果並びに第１論理積反転結果及び第２論理積結果並びに第２論理積反転結果が入力され、第１の入力信号の４ビットの論理積結果として第３論理積結果及び第３論理積反転結果を出力する第３論理積発生部と、第１の入力信号の第２ビット並びに第２の入力信号の第２ビット及び第３論理積結果並びに第３論理積反転結果とが入力され、第１の入力信号の上位３ビットの論理積結果として第４論理積結果及び第４論理積反転結果を出力する第４論理積発生部とをそなえ、第３論理積結果，第４論理積結果，第２論理積結果，第１の入力信号の第４ビットの４ビットからなる第１ゲート信号として出力するとともに、第３論理積反転結果，第４論理積反転結果，第２論理積反転結果，第１の入力信号の第４ビットの反転信号の４ビットからなる第２ゲート信号として出力するように構成されたことを特徴としている。
【０１４５】
本ＣＭＯＳ論理回路は、４ビットキャリー生成回路ＣＡＲＲＹ００１が、セルＡ００１から構成されるとともに、カウントアップに必要なキャリーが高速に次段へと渡されるので、キャリーを高速に生成することができる利点がある。
また、本ＣＭＯＳ論理回路は、１６ビットの第１の入力信号Ａ＜０：１５＞と１６ビットの第１の入力信号の反転信号ＸＡ＜０：１５＞とが入力され、少なくともＡ＜０＞〜Ａ＜３＞の論理積値とその反転値とをそれぞれ第１論理積結果及び第１論理積反転結果として出力する第１キャリー発生部と、少なくともＡ＜４＞〜Ａ＜７＞の論理積値とその反転値とをそれぞれ第２論理積結果及び第２論理積反転結果として出力する第２キャリー発生部と、少なくともＡ＜８＞〜Ａ＜１１＞の論理積値とその反転値とをそれぞれ第３論理積結果及び第３論理積反転結果として出力する第３キャリー発生部と、少なくともＡ＜１２＞〜Ａ＜１５＞の論理積値とその反転値とをそれぞれ第４論理積結果及び第４論理積反転結果として出力する第４キャリー発生部とをそなえ、第１論理積結果と第２論理積結果とから少なくともＡ＜０＞〜Ａ＜７＞の論理積結果として第５論理積結果及び第５論理積反転結果を出力する第１論理積発生部と、第３論理積結果と第４論理積結果とから少なくともＡ＜８＞〜Ａ＜１５＞の論理積結果として第６論理積結果及び第６論理積反転結果を出力する第２論理積発生部と、第５論理積結果，第５論理積反転結果，第６論理積結果，第６論理積反転結果とから少なくともＡ＜０＞〜Ａ＜１５＞の論理積結果として第７論理積結果及び第７論理積反転結果を出力する第３論理積発生部と、第２論理積結果，第２論理積反転結果，第６論理積結果，第６論理積反転結果とから少なくともＡ＜４＞〜Ａ＜１５＞の論理積結果として第８論理積結果及び第８論理積反転結果を出力する第４論理積発生部とをそなえ、第７論理積結果，第８論理積結果，第６論理積結果，第４論理積結果が１６ビットからなる第１ゲート信号として出力されるとともに、第７論理積反転結果，第８論理積反転結果，第６論理積反転結果，第４論理積結果が１６ビットからなる第２ゲート信号として出力されるように構成されたことを特徴としている。
【０１４６】
ここで、第１キャリー発生部，第２キャリー発生部，第３キャリー発生部，第４キャリー発生部がそれぞれ、４ビットキャリー生成回路ＣＡＲＲＹ００１から構成されてもよい。
また、本ＣＭＯＳ論理回路は、１６ビットキャリー生成回路ＣＡＲＲＹ００２が、４ビットキャリー生成回路ＣＡＲＲＹ００１，セルＡ００１から構成されるとともに、カウントアップに必要なキャリーが、下位ビットからのキャリーとして、高速に次段へと渡されるので、キャリーを高速に生成することができる利点がある。また、配線パターンの繰り返し性を高めることができ、Ｎビット長のキャリー生成回路に拡張することができ、回路設計のための工数が大幅に短縮される利点がある。
（６）加えて、上述したインクリメント回路は、（ｎ３＋ｍ４）ビット（ｎ３は２のｍ３乗なる整数，ここでｍ３は２以上の偶数，ｍ４は１以上の整数）からなる第１の入力信号とｍ４ビットからなる第２の入力信号との全加算演算を行なう加算回路において、ｎ３ビット長インクリメント回路と、入力側に設けられて第２の入力信号の反転出力を行なう反転部と、第１の入力信号の下位ｍ４ビットと反転部からのｍ４ビットとの全加算演算を行なってそのキャリー生成信号をｎ３ビット長インクリメント回路の全加算演算部に入力するｍ４ビット全加算回路とをそなえ、ｎ３ビット長インクリメント回路の出力が上位ｎ３ビットの値として出力されるとともに、ｍ４ビット全加算回路の出力が下位ｍ４ビットの値として出力されるように構成することもできる。
【０１４７】
そして、このｍ４ビット全加算回路が、４ビット全加算回路ＩＡＤＤ４から構成されてもよい。
本ＣＭＯＳ論理回路は、６４＋４ビットの全加算回路が、６４ビットインクリメント回路，４ビット全加算回路から構成されているので、配線の繰り返し性が多くなって回路構成がシンプルとなり、開発時におけるレイアウトのための工数が大幅に短縮されて、開発期間が大幅に削減される利点がある。さらに、部品点数を抑えることができ、拡張性が高くなるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される利点もある。また、これらの各部分回路が、リーフセルＡ００１，Ａ００２から構成されており、正相，反転相の２種類の信号が常に生成されているため、高速な回路動作が行なえる利点がある。また、（ｎ３＋ｍ４）ビット（ｍ４は１以上の整数）からなる第１の入力信号とｍ４ビットからなる全加算回路を構成できるようになる利点もある。
【０１４８】
また、本発明は上述した実施態様に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、種々変形して実施することができる。
以上のように、本発明の論理回路によれば、ｎ２（ｎ２は２のｍ２乗なる整数，ここでｍ２は２以上の偶数）ビットの全加算回路が、１６ビット全加算回路，セルＬＳＥＬ２，セルＬＥＯＲを用いて構成されているので、異なるビット幅の加算回路及び大小比較回路が簡単かつ効率よく得られ、しかも高速に動作する回路を設計することができる。また、同一のリーフセルが使用されるので、歩留り等が向上して製造面の向上にもつながる。さらに、リーフセルの種類を抑えられるので、リーフセルの開発工数が大幅に削減されるうえ、回路規模が全体的に小さくなるので、配線の繰り返し性を多くしたレイアウトを設計することができ、工数の大幅な短縮につながる。
【０１４９】
本論理回路によれば、正論理及び負論理のうちの一方の論理を有する第１の入力信号を反転出力する第１反転部と、正論理及び負論理のうちの他方の論理を有する第２の入力信号を反転出力する第２反転部と、外部から制御しうる選択信号とその反転信号とに応じた論理値により、第１反転部の出力又は第２反転部の出力のいずれかを選択して出力する伝送部とをそなえて構成されているので、高速に動作する利点がある。また、ダブルインバータを有しているので、伝送部以降の回路と、セルＬＧＥＮ以前の回路とのアイソレーションが強化される。さらに、このセルＬＧＥＮ以前の回路にて、インバータ回路を設ける必要がなくなるので、回路構成をシンプルにすることができる利点がある。
【０１５０】
そして、この第１反転部の入力側に設けられて第１の入力信号を通過させるか阻止するかの切り換えを外部からの制御信号により行ないうる第１切換部と、第２反転部の入力側に設けられて第２の入力信号を通過させるか阻止するかの切り換えを外部からの制御信号により行ないうる第２切換部とをそなえて構成することもでき、このようにすれば、高速に動作し、また、ダブルインバータを有しているので、伝送部以降の回路と、このＡ００２セル以前の回路とのアイソレーションが強化される。さらに、このセルＡ００２以前の回路にて、インバータ回路を設ける必要がなくなるので、回路構成をシンプルにすることができる利点がある。
【０１５１】
また、本論理回路は、第１の入力信号を反転出力する第１反転部と、第２の入力信号を反転出力する第２反転部と、外部から制御しうる第１の選択信号とその反転信号とに応じた論理値により第１反転部の出力又は第２反転部の出力のいずれかを選択して出力する第１出力部と、外部から制御しうる第２の選択信号とその反転信号とに応じた論理値により第１反転部の出力又は第２反転部の出力のいずれかを選択して出力する第２出力部とをそなえて構成されているので、やはり、高速動作、アイソレーション強化及びシンプルな回路構成の実現ができる利点がある。
【０１５２】
さらに、本論理回路は、第１の入力信号を反転出力する第１反転部と、第２の入力信号を反転出力する第２反転部と、第１の入力信号と第２の入力信号との１ビットの大小関係を判定し、複数の状態信号を用いて出力しうる伝送部とをそなえて構成されているので、やはり、高速動作、アイソレーション強化及びシンプルな回路構成の実現ができる利点がある。
【０１５３】
そして、この伝送部は、第１の入力信号が第２の入力信号以上か否かを表示する第１ゲート部と、第１の入力信号が第２の入力信号より大か否かを表示する第２ゲート部と、第１の入力信号が第２の入力信号以下か否かを表示する第３ゲート部と、第１の入力信号が第２の入力信号より小か否かを表示する第４ゲート部とをそなえて構成することもでき、従って、このようにすれば、ダブルインバータがＣＭＯＳロジックからなるので、高速な動作、アイソレーションの強化が行なえる利点がある。また、回路構成をシンプルにすることができる利点がある。
【０１５４】
また、本論理回路は、ｎ１（ｎ１は２のｍ１乗なる整数，ここでｍ１は２以上の偶数）ビットどうしの大小比較回路が、１６ビット大小比較回路，セルＬＳＥＬ２によって構成されるので、シンプルな回路構成となり、かつ、配線の繰り返し性を多く利用できるようになる。また、拡張性の高い回路構成ができるようになる上、異なるビット幅の大小比較回路が簡単かつ効率よく設計できるようになる。これによって、開発時におけるレイアウト工数が大幅に短縮されて、開発工数が大幅に削減されるとともに、拡張性の高い回路設計を行なうことができるようになり、部品点数を抑えることができるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される。また、同一のリーフセルを使用することできるので、歩留り等の製造面の向上に寄与する利点がある。さらに、これらのリーフセルは、正相，反転相の２種類の信号が内部で常に生成されているので、全体回路が高速に動作する利点がある。
【０１５５】
また、本論理回路は、第１の入力信号を反転出力する第１反転部と、第１の入力信号の反転信号を反転出力する第２反転部と、第１反転部の出力と第２の入力信号とのＮＡＮＤ演算を行なって出力する第１出力部と、第２反転部の出力と第２の入力信号の反転信号とのＮＡＮＤ演算を行なって出力する第２出力部とをそなえ、第１出力部と第２出力部がそれぞれ、第２の入力信号と第２の入力信号の反転信号とにより切り換わるように構成されているので、適切に入力信号を与えることにより、セルＡ００１は、入力された上位２ビットの正論理及び負論理の値をもとに、上位２ビットの論理積値及び論理積値の反転値を高速に出力することができる利点がある。また、セルＡ００１は、ダブルインバータがＣＭＯＳロジックで構成されているので、高速に動作する上、出力側の回路と、このセルＡ００１以前の回路とのアイソレーションが強化される。さらに、このセルＡ００１以前の回路にて、インバータ回路を設ける必要がなくなるので、前段の回路での負担を軽減させることができ、回路構成をシンプルにすることができる利点がある。
【０１５６】
またさらに、本論理回路は、ｎ３（ｎ３は２のｍ３乗なる整数，ここでｍ３は２以上の偶数）ビットインクリメント回路が、１６ビットキャリー生成回路ＣＡＲＲＹ００２，セルＡ００１，セルＡ００２のリーフセルだけによって構成されているので、シンプルな回路構成となり、設計者は、簡単かつ効率のよい回路を設計できるようになる。これによって、開発時におけるレイアウト工数が大幅に短縮されて、開発工数が大幅に削減されるとともに、部品点数を抑えることができるので、多くの部品点数を有する回路に比べて、各部品をチューニングする手間が大幅に減少される。また、同一のリーフセルを使用することできるので、歩留り等の製造面の向上に寄与する利点がある。そして、各リーフセルは、正相，反転相の２種類の信号が内部で常に生成されているので、全体回路が高速に動作する利点がある。
【０１５７】
また、上記の複数の状態信号は、第１の入力信号が第２の入力信号以上か否かを表示する第１ゲート信号が出力され、第１の入力信号が第２の入力信号より大か否かを表示する第２ゲート信号が出力され、第１の入力信号が第２の入力信号以下か否かを表示する第３ゲート信号が出力され、第１の入力信号が第２の入力信号より小か否かを表示する第４ゲート信号が出力されるように構成でき、このようにすれば、回路が高速になる利点のほか、各セルどうしの連結がし易くなる利点がある。また、出力信号が同一の状態信号を使用することによって、各セル間の連結性が高まり、これから、回路の拡張性が高まる。そして、回路の階層を深くすることができるようになる。
【図面の簡単な説明】
【０１５８】
【図１】本発明の一実施形態にかかる第１のリーフセルのブロック構成を示す図である。
【図２】本発明の一実施形態にかかる第２のリーフセルのブロック構成を示す図である。
【図３】本発明の一実施形態にかかる第３のリーフセルのブロック構成を示す図である。
【図４】セルＬＧＥＮの論理値を示す図である。
【図５】本発明の一実施形態にかかる４ビット大小比較回路のブロック構成を示す図である。
【図６】本発明の一実施形態にかかる連結セレクタ回路のブロック構成を示す。
【図７】本発明の一実施形態にかかる４ビット大小比較回路のブロック構成を示す図である。
【図８】本発明の一実施形態にかかる１６ビット大小比較回路のブロック構成を示す図である。
【図９】本発明の一実施形態にかかる１６ビット大小比較回路のブロック構成を示す図である。
【図１０】本発明の一実施形態にかかるｎ１（ｎ１＝６４）ビット大小比較回路のブロック構成を示す図である。
【図１１】本発明の一実施形態にかかる４ビット全加算回路のブロック構成を示す図である。
【図１２】セルＬＧＥＮの論理値を示す図である。
【図１３】本発明の一実施形態にかかる４ビット全加算回路のブロック構成を示す図である。
【図１４】本発明の一実施形態にかかる１６ビット全加算演算回路のブロック構成を示す図である。
【図１５】本発明の一実施形態にかかる１６ビット全加算回路の第１演算部，第２演算部，第３演算部のブロック構成を示す図である。
【図１６】本発明の一実施形態にかかるｎ２（ｎ２＝６４）ビット全加算回路のブロック構成を示す図である。
【図１７】本発明の一実施形態にかかる第４のリーフセルのブロック構成を示す図である。
【図１８】（ａ）はセルＡ００１の入力側端子Ｓ，ＸＳ，Ａ１と、出力側端子Ｘ１との論理値を示す図であり、（ｂ）はセルＡ００１の入力側端子Ｓ，ＸＳ，Ａ２と、出力側端子Ｘ２との論理値を示す図である。
【図１９】本発明の一実施形態にかかる第４のリーフセルの論理値を示す図である。
【図２０】本発明の一実施形態にかかる第５のリーフセルのブロック構成を示す図である。
【図２１】本発明の一実施形態にかかるセルＡ００２の論理値を示す図である。
【図２２】本発明の一実施形態にかかる４ビットキャリー生成回路のブロック構成を示す図である。
【図２３】本発明の一実施形態にかかる１６ビットキャリー生成回路のブロック構成を示す図である。
【図２４】本発明の一実施形態にかかる６４ビットインクリメント回路のブロック構成を示す図である。
【図２５】本発明の一実施形態にかかる６８ビット＋４ビット加算回路のブロック構成を示す図である。
【図２６】従来の８ビット完全桁上げ先見加算回路の機能ブロックの一例を示す図である。
【図２７】従来の桁上げ生成／伝播ユニットの詳細な構成を示すブロック図である。
【図２８】４ビット長ＣＬＡユニットの概略構成を示すブロック図である。
【図２９】和ユニットの詳細を示す図である。
【図３０】従来の多入力ＡＮＤゲートを用いた１６ビット長のインクリメント回路の構成を示すブロック図である。
【符号の説明】
【０１５９】
１ａ，２ａ，３ａ，４ａ，３８ａ  第１反転部
１ｂ，２ｂ，３ｂ，４ｂ，３８ｂ  第２反転部
１ｃ，５ｃ  伝送部
２ｃ，４ｃ  第１出力部
２ｄ，４ｄ  第２出力部
３ｄ  第１ゲート部
３ｅ  第２ゲート部
３ｆ  第３ゲート部
３ｇ  第４ゲート部
５ａ  第１切換部
５ｂ  第２切換部
６，１７ａ，１７ｂ，１８ａ，２４ａ，２４ｂ，２５ａ，３５ａ，３５ｂ，３６ａ，３６ｂ，４３ａ，４３ｂ，４４ａ，４４ｂ，４８ａ，４８ｂ，４９ａ，４９ｂ  連結セレクタ回路
６ａ  第１分岐部
６ｂ  第２分岐部
６ｃ  第３分岐部
６ｄ  第４分岐部
６ｅ，６ｆ，１５ａ，１５ｂ，１５ｃ，１５ｄ，１６ａ，１６ｂ，３２ａ，３２ｂ，３２ｃ，３２ｄ，３３ａ，３３ｂ，３３ｃ，３３ｄ  セレクタ回路
１３，２１ａ，２１ｂ，２１ｃ，２１ｄ  ４ビット大小比較回路
１４，３１，５２ａ，５６ａ  第１キャリー発生部
１４ａ，１４ｂ，１４ｃ，１４ｄ，３１ａ，３１ｂ，３１ｃ，３１ｄ  大小比較判定回路
１５，１７，３２，３５，５２ｂ，５６ｂ  第２キャリー発生部
１６，１８，３３，３６，５２ｃ，５６ｃ  第３キャリー発生部
２０，２７ａ，２７ｂ，２７ｃ，２７ｄ，４７ａ，４７ｂ，４７ｃ，４７ｄ  １６ビット大小比較回路
２１，２７  第１比較部
２２，２４  第２比較部
２３，２５  第３比較部
２６  ６４ビット大小比較回路
３０，３９ａ，３９ｂ，３９ｃ，３９ｄ，６５  ４ビット全加算回路
３４，５２ｄ，５６ｄ  第４キャリー発生部
３７  １６ビット全加算回路
３８，４６  半加算演算部
３８ｃ  半加算処理部
３９，４７  第１演算部
４０，４３，４８  第２演算部
４１，４４，４９  第３演算部
４２，５０  第４演算部
４２ａ  反転部
４２ｂ  全加算演算出力部
４５  ６４ビット全加算回路
５１  ４ビットキャリー生成回路
５２  １６ビットキャリー生成回路
５１ａ，５３ａ，５７  第１論理積発生部
５１ｂ，５３ｂ，５８  第２論理積発生部
５１ｃ，５４ａ，５９  第３論理積発生部
５１ｅ，５４ｂ，６０  第４論理積発生部
５５  ６４ビットインクリメント回路
６１ａ，６１ｂ，６１ｃ  インバータ
６２  全加算演算部
６２−１，６２−２  セルＡ００２
６３  ６８ビット＋４ビット加算回路
ＬＥＯＲ，ＬＳＥＬ２，ＬＧＥＮ，Ａ００１，Ａ００２  セル
ＣＡＲＲＹ００１  ４ビットキャリー生成回路
ＣＡＲＲＹ００２  １６ビットキャリー生成回路
【図１】
2004362597.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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