(57)【要約】【課題】サージ電流による出力バッファの静電破壊を防止する。【解決手段】電源端子（ＶＣＣ）の電位上昇に応答して少なくとも所定時間出力バッファ（４）を高出力インピーダンス状態に制御する制御回路（６）を採用する。出力バッファの出力端子に接続する外部端子（３）に高圧サージが印加されたとき、サージ電流が静電保護素子（５）から電源ライン（１２）に流れると、電源ラインは瞬間的に数ボルトにされ、内部論理回路（２）や制御回路（６）等は一瞬だけ電源が投入されたと同じ状態になり、この不安定状態により内部論理回路の信号ノードが論理的な中間レベルになっても、制御回路が所定時間出力バッファを高出力インピーダンス状態に制御するから、不安定な状態により出力バッファの入力ノードが中間レベルになって外部端子から出力バッファに電流が流れ易い状態にされることはない。【選択図】        図１
2004207662.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、内部論理回路と、外部端子と、前記内部論理回路からの信号を受けて前記外部端子に出力可能な出力バッファと、前記外部端子と電源端子の間に逆方向接続で配置されるダイオード型の第１の静電保護素子とを有する半導体集積回路であって、
前記電源端子の電位上昇に応答して少なくとも所定時間前記出力バッファを高出力インピーダンス状態に制御する制御回路を有することを特徴とする半導体集積回路。
【請求項２】
前記制御回路は、前記電源端子から電源を受けて基準電圧を生成する基準電圧発生回路と、前記基準電圧の生成をトリガとして前記電源端子の電源を受けて充電動作を行う充電回路と、前記充電回路による充電電圧が基準電圧に対して目的レベルに到達するのを検出するまで前記出力バッファを高出力インピーダンス状態に制御するバッファ制御論理回路とを有し、前記電源端子の電位上昇から前記目的レベルに達するまでに少なくとも前記所定時間を要することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記制御回路は、前記電源端子の電源を受けてＣＲ時定数にしたがった充電動作を行う時定数回路と、前記時定数回路による充電電圧が所定の論理閾値レベルに到達するまで前記出力バッファを高出力インピーダンス状態に制御するバッファ制御論理回路とを有し、前記電源端子の電位上昇から前記論理閾値レベルに達するまでに少なくとも前記所定時間を経過することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記所定時間は、前記外部端子に高圧サージを受けて電源の不所望な上昇が始って元に戻るまでの時間に大凡等しい時間であることを特徴とする請求項１乃至３の何れか１項記載の半導体集積回路。
【請求項５】
前記出力バッファはｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタを直列形態で有することを特徴とする請求項１乃至４の何れか１項記載の半導体集積回路。
【請求項６】
前記外部端子と回路の接地端子の間に逆方向接続で配置されるＰＮ接合型の第２の静電保護素子を有することを特徴とする請求項１乃至５の何れか１項記載の半導体集積回路。
【請求項７】
前記外部端子と回路の接地端子の間に逆方向のダイオード接続されたクランプトランジスタを有することを特徴とする請求項１乃至６の何れか１項記載の半導体集積回路。
【請求項８】
前記外部端子と回路の接地端子の間にサイリスタを有することを特徴とする請求項１乃至７の何れか１項記載の半導体集積回路。
【請求項９】
請求項１乃至８の何れか１項に記載の半導体集積回路を実装基板に備え、前記実装基板にインタフェース端子を露出して備え、前記インタフェース端子に前記半導体集積回路の前記外部端子が結合されたことを特徴とする電子機器。
【請求項１０】
前記半導体集積回路はＣＰＵとＲＡＭを有するマイクロコンピュータであって、ＩＣカードであることを特徴とする請求項９記載の電子機器。
【請求項１１】
前記半導体集積回路はインタフェースコントローラであって、前記前記実装基板上で不揮発性メモリチップに結合され、メモリカードであることを特徴とする請求項９記載の電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路における出力バッファに対する静電破壊防止に関し、例えばインタフェース端子を露出したメモリカードやＩＣカードに適用して有効な技術に関する。
【０００２】
【従来の技術】
出力バッファに対する静電保護回路として、出力バッファの出力端子が接続する外部端子と電源端子の間、当該外部端子と回路の接地端子の間に、夫々逆方向接続で配置されるダイオードのような静電保護素子が設けられる（特許文献１参照）。外部端子にサージが印加されると、サージ電流は静電保護素子を介して電源端子又は接地端子側へ流れようとする。更に、前記外部端子と接地端子の間に逆方向接続のクランプＭＯＳトランジスタを配置する。サージにより出力バッファのトランジスタがブレークダウンする前に先に当該クランプＭＯＳトランジスタをブレークダウンすればサージ電流を逃がすことができる。
【０００３】
【特許文献１】
特開平１１−２６５９４２号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、サージ電圧が３０００〜４０００Ｖのような高圧サージに対して上記静電保護素子やクランプＭＯＳトランジスタだけでは出力バッファに静電破壊を生ずる虞のあることが本発明者によって明らかにされた。即ち、外部端子に高圧サージが印加されたとき、サージ電流が静電保護素子から電源ラインに流れると、電源ラインは瞬間的に数ボルトに上昇され、内部回路に一瞬だけ電源が投入されたと同じ状態になる。この不安定な状態により内部回路の信号ノードは論理的な中間レベルを採り、それが出力バッファの入力信号であれば、出力バッファを構成するｎチャンネル型ＭＯＳトランジスタのゲート電位が上がり、外部端子からｎチャンネル型ＭＯＳトランジスタを通って接地端子に貫通電流が流れ易い状態になる。前記クランプＭＯＳトランジスタよりも電流の流れ易い状態になれば、当該ｎチャンネル型ＭＯＳトランジスタにサージ電流が流れ、この大きなドレイン・ソース間電流によって出力バッファのｎチャンネル型ＭＯＳトランジスタが破壊する。
【０００５】
本発明の目的は、静電サージにより出力バッファにサージ電流が流れることにより生ずる静電破壊を防止可能な半導体集積回路を提供することにある。
【０００６】
本発明の別の目的は露出されたインタフェース端子に印加される静電サージに対する耐性の高いＩＣカードやメモリカードなどの電子機器を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、半導体集積回路は、半導体基板に、内部論理回路と、外部端子と、前記内部論理回路からの信号を受けて前記外部端子に出力可能な出力バッファと、前記外部端子と電源端子の間に逆方向接続で配置されるダイオード型の第１の静電保護素子と、前記電源端子の電位上昇に応答して少なくとも所定時間（Ｔｐｖｄ）前記出力バッファを高出力インピーダンス状態に制御する制御回路（６，１４０）とを備える。
【００１０】
外部端子に３０００〜４０００Ｖのような高圧サージが印加されたとき、サージ電流が静電保護素子から電源ラインに流れると、電源ラインは瞬間的に数ボルトに上昇され、前記内部論理回路や制御回路等に一瞬だけ電源が投入されたと同じ状態になる。この不安定な状態により内部論理回路の信号ノードは論理的な中間レベルを採るが、前記制御回路が所定時間前記出力バッファを高出力インピーダンス状態に制御するから、そのような不安定な状態によって出力バッファの入力ノードが中間レベルになって外部端子から出力バッファに電流が流れ易い状態にされることはない。したがって、静電サージにより出力バッファにサージ電流が流れることにより生ずる静電破壊を防止することができる。
【００１１】
本発明の具体的な形態として、前記制御回路は、前記電源端子から電源を受けて基準電圧を生成する基準電圧発生回路と、前記基準電圧の生成をトリガとして前記電源端子の電源を受けて充電動作を行う充電回路と、前記充電回路による充電電圧が基準電圧に対して目的レベルに到達するのを検出するまで前記出力バッファを高出力インピーダンス状態に制御するバッファ制御論理回路とを有し、前記電源端子の電位上昇から前記目的レベルに達するまでに少なくとも前記所定時間を要する。前述のように外部端子に高圧サージが印加されて内部回路に一瞬だけ電源が投入されたと同じ状態になれば、その間、前記制御回路も動作しようとし、前記出力バッファを少なくとも前記所定時間高出力インピーダンス状態に制御する。基準電圧発生回路は半導体集積回路のパワーオンリセット回路、Ａ−Ｄ変換器などのアナログ回路モジュールの動作基準電圧、高電圧を発生するチャージポンプ回路の制御電圧、電圧レギュレータの制御電圧など、多岐亘って利用される回路であり、そのような回路を静電保護に兼用することにより、チップ面積の低減に資することができる。
【００１２】
本発明の別の具体的な形態として、前記制御回路は、前記電源端子の電源を受けてＣＲ時定数にしたがった充電動作を行う時定数回路と、前記時定数回路による充電電圧が所定の論理閾値レベルに到達するまで前記出力バッファを高出力インピーダンス状態に制御するバッファ制御論理回路とを有し、前記電源端子の電位上昇から前記論理閾値レベルに達するまでに少なくとも前記所定時間を経過するものとされる。静電保護にＣＲ時定数回路をも用いるのでその構成は回路的にシンプルである。但し、抵抗を用いるので、基準電圧発生回路を兼用する場合に比べてチップ占有面積は大きくなると考えられる。
【００１３】
前記所定時間は、前記外部端子に高圧サージを受けて電源の不所望な上昇が始って元に戻るまでの時間に大凡等しい時間である。前記出力バッファは例えばｐチャンネル型ＭＯＳトランジスタとｎチャンネル型ＭＯＳトランジスタを直列形態で有するＣＭＯＳインバータで構成される。
【００１４】
出力バッファに流れるサージ電流の発生防止を補完するために、前記外部端子と回路の接地端子の間に逆方向のダイオード接続されたクランプトランジスタを設け、また、前記外部端子と回路の接地端子の間にサイリスタを設けるとよい。静電サージに対する耐性の比較的弱いｎチャンネル型ＭＯＳトランジスタに着目したものである。さらに、前記外部端子と回路の接地端子の間に逆方向接続で配置されるＰＮ接合型の第２の静電保護素子を設けてもよい。負極性サージにも効果的に対処できる。
【００１５】
本発明に係る電子機器は、上記半導体集積回路を実装基板に備え、前記実装基板にインタフェース端子を露出して備え、前記半導体集積回路の前記外部端子に前記インタフェース端子が結合される。例えば、前記半導体集積回路はＣＰＵとＲＡＭを有するマイクロコンピュータであり、このとき電子機器はＩＣカードである。また、前記半導体集積回路はインタフェースコントローラであり、前記実装基板上で不揮発性メモリチップに結合され、このとき電子機器はメモリカードである。上記電子機器はサージ耐性に優れる。
【００１６】
【発明の実施の形態】
図１には本発明に係る半導体集積回路の静電保護回路が例示される。半導体集積回路１は、半導体基板に、夫々代表的に示された内部論理回路２と、外部端子３と、前記内部論理回路２からの信号を受けて前記外部端子に出力可能な出力バッファ４と、前記外部端子３と電源端子ＶＣＣの間に逆方向接続で配置されるＰＮ接合型の第１の静電保護素子としての静電保護ダイオード５と、前記電源端子ＶＣＣの電位上昇に応答して少なくとも所定時間前記出力バッファ４を高出力インピーダンス状態に制御する制御回路６とを備える。前記出力バッファ４はｐチャンネル型ＭＯＳトランジスタ１０とｎチャンネル型ＭＯＳトランジスタ１１を直列形態で有する。
【００１７】
外部端子３に正極性の静電サージが印加されると、サージ電流が静電保護ダイオード５を通って電源ライン１２に流れる。回路の接地端子ＶＳＳに接続するグランドライン１３と前記電源ライン１２との間には電源間クランプ回路１４が介在される。電源間クランプ回路（電源間保護素子）１４は例えばソースとゲートが接続された所謂ダイオード接続形態のｎチャンネル型ＭＯＳトランジスタによって構成される。前記電源ライン１２に流れたサージ電流は電源間クランプ回路１４をブレークダウンさせ、回路の接地端子ＶＳＳに向けて吸収される。図１の破線矢印は正極性の静電サージによるサージ電流の放電パスを意味する。
【００１８】
前記外部端子３と回路の接地端子ＶＳＳとの間には逆方向接続で配置されるＰＮ接合型の第２の静電保護素子としての静電保護ダイオード１５が設けられ、負極性サージにも効果的に対処できるようになっている。
【００１９】
図２には前記静電保護用の制御回路６の詳細な一例が示される。前記制御回路６は、前記電源端子ＶＣＣから電源を受けて基準電圧Ｖｒｅｆを生成する基準電圧発生回路２０と、規定の前記基準電圧Ｖｒｅｆの生成に応答してイネーブルにされる制御信号２１のイネーブルレベルへの変化をトリガとして前記電源端子ＶＣＣの電源を受けて充電動作を行う充電回路２２と、前記充電回路２２による充電電圧Ｖｃｈｇが目的レベル例えば基準電圧Ｖｒｅｆに到達するのを検出するコンパレータ２４、前記コンパレータ２４による一致検出まで前記出力バッファ４を高出力インピーダンス状態に制御するバッファ制御論理回路２５とを有する。前記充電回路２２は制御信号２１をゲートに受けるｐチャンネル型スイッチＭＯＳトランジスタ２６と、容量２７の直列回路によって構成される。制御信号２１のイネーブルレベルはローレベルである。バッファ制御論理回路２５は前記コンパレータ２４の出力信号２８を受けて反転するインバータ２９、インバータ２９の出力を反転入力する２入力型ナンドゲート３０、及びインバータ２９の出力を入力する２入力型ノアゲート３１から成る。前記ナンドゲート３０とノアゲート３１の夫々の他方の入力端子には内部論理回路２から出力される出力制御信号３２，３３が供給される。出力制御信号３２，３３は内部論理回路２の論理動作において出力すべきデータの論理値に応じた論理値の信号とされる。
【００２０】
前記制御回路６の動作を説明する。先ず、正規のパワーオン時の動作を図３に基いて説明する。電源がパワーオンされて（時刻ｔ１）電源端子ＶＣＣに電源電圧が供給される。これにより内部が動作可能にされ、基準電圧発生回路２０は電源電圧の立ち上りに追従して制御信号２１をハイレベルとし、時刻ｔ２に規定の基準電圧Ｖｒｅｆを出力する。これに同期して制御信号２１がローレベルのイネーブルレベルに反転される。これによってＭＯＳトランジスタ２６がターン・オンされ、容量２７に対する充電動作が開始される。充電電圧Ｖｃｈｇが基準電圧Ｖｒｅｆに一致すると、コンパレータ２４の検出信号２８がハイレベルに反転される（時刻ｔ３）。時刻ｔ１から時刻ｔ３までの所定時間Ｔｐｖｄには前記検出信号２８はローレベルを維持し、これによってナンドゲート３０の出力信号はハイレベル、ノアゲート３１の出力信号はローレベルにされ、出力バッファ４は高出力インピーダンス状態にされる。時刻ｔ３以降、検出信号２８がハイレベルにされることにより、出力バッファ４は内部論理回路２の論理動作にしたがって出力される出力制御信号３２，３３の論理値に応じて、ハイレベル出力、ローレベル出力、又は高出力インピーダンス状態を適宜採り得るようにされる。
【００２１】
電源が投入されていない状態で、外部端子３に高圧サージが印加されてサージ電流が流れると電源ライン１２が一瞬不所望に上昇し、サージ電流が接地端子ＶＳＳに吸収されるまで電源ライン１２はその上昇レベルを維持することになる。前記制御回路６が出力バッファ４を高出力インピーダンス状態に保つ前記所定時間Ｔｐｖｄとは、前記外部端子３に高圧サージを受けて電源の不所望な上昇が始って元に戻るまでの時間に大凡等しい時間とされ、例えば２００ナノ秒（ｎｓｅｃ）のような時間とされる。
【００２２】
外部端子３に３０００〜４０００Ｖのような高圧サージが印加されたとき、サージ電流が静電保護ダイオード５から電源ライン１２に流れると、電源ライン１２は瞬間的に数ボルトにされ、前記内部論理回路２や制御回路６等は一瞬だけ電源が投入されたと同じ状態になる。この不安定な状態により内部論理回路２の信号ノードは論理的な中間レベルを採るが、前記制御回路６が所定時間前記出力バッファ４を高出力インピーダンス状態に制御するから、そのような不安定な状態によって出力バッファ４の入力ノードが中間レベルになって外部端子３から出力バッファ４に電流が流れ易い状態にされることはない。したがって、静電サージにより出力バッファ４にサージ電流が流れることにより生ずる静電破壊を防止することができる。
【００２３】
図４には図１の静電保護回路を適用した半導体集積回路の一例であるマイクロコンピュータが例示される。同図に示されるマイクロコンピュータ４１は、特に制限されないが、単結晶シリコンなどの１個の半導体基板若しくは半導体チップにＣＭＯＳなどの半導体集積回路製造技術によって形成される。
【００２４】
マイクロコンピュータ４１は、ＣＰＵ４２、ワークＲＡＭとしてのＲＡＭ（ランダム・アクセス・メモリ）４４、タイマ４５、フラッシュメモリ４６、クロック生成回路４９、マスクＲＯＭ（リード・オンリ・メモリ）５０、システムコントロールロジック５１、入出力回路５２、データバス５３、アドレスバス５４、及びその他周辺回路ユニット４７を有する。
【００２５】
前記マスクＲＯＭ５０はＣＰＵ４２の動作プログラム及びデータを格納するのに利用される。前記ＲＡＭ４４はＣＰＵ４２のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）若しくはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から成る。前記ＣＰＵ４２は、マスクＲＯＭ５０から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。その他周辺回路ユニット４７は、Ａ−Ｄ変換器５６、Ｄ−Ａ変換器５７、及びパワーオンリセット回路５８等を有する。入出力回路５２はデータの入出力と外部割り込み信号の入力等に利用される。入出力回路５２はデータバス５３に結合され、データバス５３には前記ＣＰＵ４２、ＲＡＭ４４、タイマ４５、フラッシュメモリ４６、及びその他周辺回路ユニット４７等が接続される。マイクロコンピュータ４１においてＣＰＵ４２がバスマスタモジュールとされ、前記ＲＡＭ４４、タイマ４５、フラッシュメモリ４６、マスクＲＯＭ５０及びその他周辺回路ユニット４７に接続されるアドレスバス５４にアドレス信号を出力可能にされる。システムコントロールロジック５１はマイクロコンピュータ４１の動作モードの制御及び割り込み制御を行う。マイクロコンピュータ４１はリセット動作が指示されると、内部が初期化され、ＣＰＵ４２はフラッシュメモリ４６のプログラムの先頭番地から命令実行を開始する。クロック生成回路４９は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータ４１は内部クロック信号ＣＫに同期動作される。
【００２６】
前記フラッシュメモリ４６は、記憶情報を電気的に消去処理及び書込み可能にされる。フラッシュメモリ４６に代えてＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）或は高誘電体メモリなどの不揮発性メモリを採用してもよい。
【００２７】
入出力回路５２は前記出力バッファ４及び制御回路６を有する。制御回路６に設けられた基準電圧発生回路２０で生成される基準電圧Ｖｒｅｆは、例えば、Ａ−Ｄ変換器５６、Ｄ−Ａ変換器５７に供給されて変換の基準電圧に利用され、パワーオンリセット回路５８に供給されてパワーオン電圧検出基準にされ、また、フラッシュメモリ４６に供給されて消去・書き込み用高電圧を生成するチャージポンプ回路の昇圧制御電圧にも利用される。基準電圧発生回路２０はパワーオンリセット、アナログ回路モジュールの動作基準電圧、チャージポンプ回路の制御電圧、静電保護に兼用される。静電保護に専用の基準電圧発生回路を設けるには及ばない。これにより、チップ面積の低減に資することができる。
【００２８】
図５には別の制御回路の例が示される。同図に示される前記制御回路６Ａは、前記電源端子ＶＣＣの電源を受けてＣＲ時定数にしたがった充電動作を行う時定数回路６０と、前記時定数回路６０による充電電圧が所定の論理閾値レベルに到達するまで前記出力バッファを高出力インピーダンス状態に制御するバッファ制御論理回路６１とを有する。時定数回路６０は抵抗６２と容量６３の直列回路で構成される。バッファ制御論理回路６１は、抵抗６２と容量６３の結合ノード６６の電位を入力する２入力型のナンドゲート６４、前記結合ノードの電位を反転入力する２入力型のノアゲート６５から成る。ナンドゲート６４とノアゲート６５の他方の入力端子には前記制御信号３２、３３が入力される。ナンドゲート６４とノアゲート６５の出力が出力バッファ４の出力動作を制御する。
【００２９】
図５の回路動作を図６をも参照しながら説明する。電源が投入されると（時刻ｔ１）、結合ノード６６の電位が上昇開始し、ナンドゲート６４とノアゲート６５のハイレベル入力の論理閾値レベルＨＶｔｈｌに到達する（時刻ｔ２）。論理閾値レベルＨＶｔｈｌに到達するまでは、制御信号３２，３３の論理値に拘わらずナンドゲート６４はハイレベル、ノアゲート６５はローレベルを出力し、その間、出力バッファ４を高出力インピーダンス状態に保つ。電源の電位上昇から前記ハイレベル入力の論理閾値レベルＨＶｔｈｌに達するまでに少なくとも前記所定時間Ｔｐｖｄを経過するように時定数回路６０の時定数が決められている。したがって、図１と同様に、静電サージにより出力バッファ４にサージ電流が流れることにより生ずる静電破壊を防止することができる。特に、静電保護にＣＲ時定数回路６０を用いるのでその構成は回路的にシンプルである。但し、抵抗６２を用いるので、図１で説明した基準電圧発生回路２０を兼用する構成に比べてチップ占有面積は大きくなる。
【００３０】
図７には図１又は図５に対し静電サージに対する保護の強化を図る手段を付加した例が示される。前記外部端子３と回路の接地端子ＶＳＳの間に逆方向のダイオード接続されたｎチャンネル型のクランプＭＯＳトランジスタ７０，７１を設ける。クランプＭＯＳトランジスタ７０のドレインとクランプＭＯＳトランジスタのドレイン７１との間には保護抵抗７２が介在される。
【００３１】
図８には図１又は図５に対し静電サージに対する保護の強化を図る更に別の手段を付加した例が示される。前記外部端子３と回路の接地端子ＶＳＳの間にサイリスタ７３を設ける。サイリスタ７３の基本的な動作はクランプＭＯＳトランジスタと同じである。サイリスタ７３やクランプＭＯＳトランジスタ７０，７１などは、例えば、図１又は図５の回路構成だけでは不十分と判断されるような場合に、他の静電保護手段も併用してその信頼性を向上させようとする補完的な機能を実現するものと考えられる。サイリスタ７３と、クランプＭＯＳトランジスタ７０，７１はそのどちらか一方を採用するだけでも充分である。特にサイリスタ７３と、クランプＭＯＳトランジスタ７０，７１の両方を採用すれば、放電電流が分散致するので耐圧は向上すると考えられる。
【００３２】
図９には前記ＭＯＳトランジスタ１１のデバイ断面構造が例示される。ＭＯＳトランジスタ１１はｐ型基板にソース８０とドレイン８１が離隔して形成され、その間のチャネル領域の上にゲート絶縁膜を介してゲート８２が設けられる。図には寄生バイポーラトランジスタが示されている。ドレイン電圧Ｖｄが飽和領域を超えて高くなるとインパクトイオン化現象によって電子・正孔対が多数発生する。発生した電子はドレイン(コレクタ)側に、正孔は基板（ベース）側に多数流れ込む。正孔の電流はＩｄｓｕｂとして図示される。基板に正孔が多数溜まるとウェル抵抗（ベース抵抗）Ｒｂに電位差を生じ、ソース・基板間が順バイアスとなり、寄生バイポーラトランジスタがオンする。図１又は図５の静電保護回路採用すれば、ゲート８２が中間レベルになってブレークダウン電圧が低下し、寄生バイポーラトランジスタが速くオンするのを阻止することができる。
【００３３】
図９のＭＯＳトランジスタは、特に制限されないが、サリサイド（Salicide =Self-align Silicide）方式で形成される。サリサイド方式は、ゲート電極のポリシリコン表面、もコンタクト領域と同時にシリサイド化する技術である。例えばソース・ドレインの表面、ゲートの表面にＴｉＳｉ２が形成される。サイドウォールスペーサは酸化シリコンで構成される。ソース・ドレイン表面のシリサイドは低抵抗であるから、その膜の端部に電流が集中し易く、その分だけサージ電流が流れ易いと考えられる。近時、ＭＯＳデバイスにサリサイド方式が広く適用されているので、この点において出力バッファのソース・ドレイン電流に対する静電サージ対策は重要と考えられる。
【００３４】
図１０には本発明に係る半導体集積回路としてＩＣカード用マイクロコンピュータが例示される。同図に示されるＩＣカード用マイクロコンピュータ９１は、特に制限されないが、所謂ＩＣカードマイコンと称されるマイクロコンピュータである。同図に示されるマイクロコンピュータ９１は、単結晶シリコンなどの１個の半導体基板若しくは半導体チップにＣＭＯＳなどの半導体集積回路製造技術によって形成される。
【００３５】
マイクロコンピュータ９１は、ＣＰＵ９２、ワークＲＡＭとしてのＲＡＭ（ランダム・アクセス・メモリ）９４、タイマ９５、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・アンド・プログラマブル・リード・オンリ・メモリ）９６、コプロセッサユニット９７、クロック生成回路９９、マスクＲＯＭ（リード・オンリ・メモリ）１００、システムコントロールロジック１０１、入出力ポート（Ｉ／Ｏポート）１０２、データバス１０３、及びアドレスバス１０４を有する。
【００３６】
前記マスクＲＯＭ１００はＣＰＵ９２の動作プログラム（暗号化プログラム、復号プログラム、インタフェース制御プログラム等）及びデータを格納するのに利用される。前記ＲＡＭ９４はＣＰＵ９２のワーク領域又はデータの一時記憶領域とされ、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）若しくはＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から成る。前記ＣＰＵ９２は、マスクＲＯＭ１００から命令をフェッチし、フェッチした命令をデコードし、デコード結果に基づいてオペランドフェッチやデータ演算を行う。コプロセッサユニット９７はＣＰＵ９２の制御に従ってＲＳＡや楕円曲線暗号演算における剰余演算処理などを行う。Ｉ／Ｏポート１０２は２ビットの入出力端子Ｉ／Ｏ１，Ｉ／Ｏ２を有し、データの入出力と外部割り込み信号の入力に兼用される。Ｉ／Ｏポート１０２はデータバス１０３に結合され、データバス１０３には前記ＣＰＵ９２、ＲＡＭ９４、タイマ９５、ＥＥＰＲＯＭ９６、及びコプロセッサユニット９７等が接続される。マイクロコンピュータ９１においてＣＰＵ９２がバスマスタモジュールとされ、前記ＲＡＭ９４、タイマ９５、ＥＥＰＲＯＭ９６、マスクＲＯＭ１００及びコプロセッサユニット９７に接続されるアドレスバス１０４にアドレス信号を出力可能にされる。システムコントロールロジック１０１はマイクロコンピュータ９１の動作モードの制御及び割り込み制御を行い、更に暗号鍵の生成に利用する乱数発生ロジックを有する。／ＲＥＳ（記号／はこれが付された信号がロウイネーブルの信号であることを意味する）はマイクロコンピュータ９１に対するリセット信号である。マイクロコンピュータ９１はリセット信号／ＲＥＳによってリセット動作が指示されると、内部が初期化され、ＣＰＵ９２はＥＥＰＲＯＭ９６のプログラムの先頭番地から命令実行を開始する。クロック生成回路９９は外部クロック信号ＣＬＫを受けて内部クロック信号ＣＫを生成する。マイクロコンピュータ９１は内部クロック信号ＣＫに同期動作される。
【００３７】
前記ＥＥＰＲＯＭ９６は、電気的に消去処理及び書込み処理が可能にされ、個人を特定するために用いられるＩＤ情報などのデータを格納する領域として用いられる。ＥＥＰＲＰＭ９６に代えてフラッシュメモリ或は高誘電体メモリなどを採用してもよい。図１に示されるマイクロコンピュータ９１は外部との情報入出力及び動作電源の入力は図示を省略する電極パッド等のインタフェース端子を介して行なう。前記Ｉ／Ｏポート１０２は前記出力バッファ４及び制御回路６を有する。
【００３８】
図１１にはＩＣカード用マイクロコンピュータ９１を用いた接触インタフェース形式のＩＣカード１２０の外観が例示される。合成樹脂から成るカード基板１２１には、特に制限されないが、電極パターンによって形成されたインタフェース端子１２２が表面に露出され、前記図１０のマイクロコンピュータ９１が埋め込まれている。前記インタフェース端子１２２の電極パターンにはマイクロコンピュータ９１の対応する外部端子が結合される。
【００３９】
ＩＣカードはインタフェース端子が外部に露出されていて静電サージを受け易いが、マイクロコンピュータは図１又は図５の静電保護回路を採用しているので、静電サージに対して優れた耐性を実現することができる。
【００４０】
図１２には本発明の一例に係るメモリカードが例示される。メモリカード１３１は、厚さが１．４ｍｍ、平面寸法が２４ｍｍ×３２ｍｍのカード基板サイズを有し、その端子面には、外部端子として、夫々同一形状で矩形の外部端子としてのコネクタ端子Ｐ０〜Ｐ６が等間隔で７個配置される。コネクタ端子Ｐ０〜Ｐ６はインタフェースモジュール１３２に接続され、インタフェースモジュール１３２には消去及び書き込み可能な不揮発性メモリとしてフラッシュメモリモジュール１３３が接続される。インタフェースモジュール１３２とフラッシュメモリモジュール１３３は夫々別々に１チップで構成されている。
【００４１】
フラッシュメモリモジュール１３３の詳細は特に図示はしないが、蓄積電荷量もしくは極性に従って閾値電圧制御されるフローティングゲート型の不揮発性メモリセルを用いた構成、或はソース・ドレイン電極に対して電荷をトラップする位置に応じて情報記憶を行なうＭＯＮＯＳ（メタル・オキサイド・ナイトライド・オキサイド・セミコンダクタ）等の局在的電荷トラップ型の不揮発性メモリセルを用いた構成を採用することができる。メモリセル１個当りの記憶情報ビット数は１ビットに限定されず、２ビット以上の多値であってもよい。
【００４２】
インタフェースモジュール１３２は、メモリカード１３１のホストインタフェース制御部１３４、フラッシュメモリインタフェース制御部１３５、バッファメモリ１３６、それらを制御する制御部１３７を有する。ホストインタフェース制御部１３４とコネクタ端子Ｐ０〜Ｐ６との間には、端子機能にしたがって入力バッファＩＢＵＦ１〜ＩＢＵＦ４、出力バッファＯＢＵＦ１，ＯＢＵＦ２が配置される。夫々の出力バッファＯＢＵＦ１，ＯＢＵＦ２には図１及び図２で説明したバッファ制御論理回路２５が別々に配置され、また、図１及び図２で説明した制御回路６の内からバッファ制御論理回路２５を除いた制御回路１４０が出力バッファＯＢＵＦ１，ＯＢＵＦ２に共通に設けられ、制御回路１４０から出力される検出信号２８が各バッファ制御論理回路２５に供給される。
【００４３】
メモリカード１３１はＭＭＣモードとＳＰＩ（Serial Peripheral Interface）モードを有する。メモリカード１３１はバスを共有することができる。要するに、メモリカード１３１は一つのメモリカードホストに対して多数接続可能にされる。ＭＭＣモードとＳＰＩモードとの相違は外部とのインタフェース仕様と、メモリカードの選択手法である。
【００４４】
前記外部インタフェース仕様という点において、ＭＭＣモードでは、７個のコネクタ端子Ｐ０〜Ｐ６は、リザーブ端子（オープン又は論理値“１”に固定）ＮＣ、コマンド端子（コマンド入力及び応答信号出力を行う入出力端子）ＣＭＤ、回路の接地電圧（グランド）端子Ｖｓｓ１，Ｖｓｓ２、電源電圧供給端子Ｖｃｃ、クロック入力端子ＣＬＫ、データの入出力端子ＤＡＴとして機能される。ＳＰＩモードでは７個のコネクタ端子Ｐ０〜Ｐ６は、選択端子としてのチップセレクト端子（負論理）ＣＳｂ、データ入力端子（ホスト装置からカードへのデータ及びコマンド入力用）ＤＩ、回路の接地電圧（グランド）端子Ｖｓｓ１，Ｖｓｓ２、電源電圧供給端子Ｖｃｃ、クロック入力端子ＣＬＫ、データ出力端子（メモリカードからホスト装置へのデータ及びステータス出力）ＤＯとして機能される。
【００４５】
前記メモリカードの選択手法という点において、ＭＭＣモードは複数枚のメモリカードの中からアクセスするカードを選択するのに、カード認識フローの中で夫々のカードに固有の相対アドレス（ＲＣＡ：Relative Card Address）を一枚一枚に割り振っておき、この相対アドレスを指定することでカードを選択する。ＳＰＩモードでは、複数枚のカード夫々に対してチップセレクト信号が前記チップ選択端子ＣＳｂに接続してあり、アクセスしたいカードのチップセレクト信号を選択レベルにアサートしてメモリカードを選択すればよい。
【００４６】
上記メモリカードはコネクタ端子Ｐ０〜Ｐ６が外部に露出されていて静電サージを受け易いが、インタフェースモジュール１３２は出力バッファに図１又は図５で説明した静電保護回路を採用しているので、静電サージに対して優れた耐性を実現することができる。
【００４７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００４８】
例えば、出力バッファを多数備える場合、図１２で説明したようにバッファ制御論理回路２５を個別化し、回路１４０を共通化する構成に限定されない。図５を適用する場合には回路６Ａを出力バッファ毎に設けてもよい。或は時定数回路６０を各出力バッファに共通化してもよい。ＭＯＳトランジスタはサリサイド技術によって構成する場合に限定されない。半導体集積回路はマイクロコンピュータやメモリカード用のインタフェースモジュールに限定されず、種々の半導体集積回路に適用することが可能である。
【００４９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５０】
すなわち、電源端子の電位上昇に応答して少なくとも所定時間出力バッファを高出力インピーダンス状態に制御する制御回路を採用するから、出力バッファの出力端子に接続する外部端子に高圧サージが印加されたとき、サージ電流が静電保護素子から電源ラインに流れると、電源ラインは瞬間的に数ボルトにされ、内部論理回路や制御回路等に一瞬だけ電源が投入されたと同じ状態になり、この不安定な状態により内部論理回路の信号ノードが論理的な中間レベルになっても、前記制御回路が所定時間前記出力バッファを高出力インピーダンス状態に制御するから、そのような不安定な状態によって出力バッファの入力ノードが中間レベルになって外部端子から出力バッファに電流が流れ易い状態にされることはない。したがって、静電サージにより出力バッファにサージ電流が流れることにより生ずる静電破壊を防止することができる。
【００５１】
外部インタフェース端子を露出する電子機器に上記半導体集積回路を採用することにより優れた静電サージ耐性を得ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の静電保護回路を例示する回路図である。
【図２】図１の静電保護用の制御回路の詳細な一例を示す回路図である。
【図３】図２の制御回路の作用を正規のパワーオン時の動作に基いて示す波形図である。
【図４】図１の静電保護回路を適用した半導体集積回路の一例であるマイクロコンピュータを例示するブロック図である。
【図５】ＣＲ時定数回路を適用した別の制御回路を例示する回路図である。
【図６】図５の回路の作用を説明するための波形図である。
【図７】クランプＭＯＳトランジスタにより静電サージに対する保護の強化を図った例を示す回路図である。
【図８】サイリスタにより静電サージに対する保護の強化を図った例を示す回路図である。
【図９】サリサイド方式を適用したＭＯＳトランジスタ１１のデバイ断面構造の概略を例示する縦断面図である。
【図１０】本発明に係る半導体集積回路としてＩＣカード用マイクロコンピュータを例示するブロック図である。
【図１１】ＩＣカード用マイクロコンピュータを用いた接触インタフェース形式のＩＣカード１２０の外観を例示する平面図である。
【図１２】本発明の一例に係るメモリカードを例示するブロック図である。
【符号の説明】
１  半導体集積回路
２  内部論理回路
３  外部端子
４  出力バッファ
５  静電保護ダイオード
６  制御回路
ＶＣＣ  電源端子
１２  電源ライン
ＶＳＳ  接地端子
１３  グランドライン
１４  電源間クランプ回路
１５  静電保護ダイオード
２０  基準電圧発生回路
Ｖｒｅｆ  基準電圧
２１制御信号
２２  充電回路
Ｖｃｈｇ  充電電圧
２４  コンパレータ
２５  バッファ制御論理回路
Ｔｐｖｄ  所定時間
４１  マイクロコンピュータ
５６  Ａ−Ｄ変換器
５７  Ｄ−Ａ変換器
５８  パワーオンリセット回路
６０  時定数回路
６１  バッファ制御論理回路
７０，７１  クランプＭＯＳトランジスタ
７３  サイリスタ
９１  ＩＣカード用マイクロコンピュータ
１２０  ＩＣカード
１２１  インタフェース端子
１３１  メモリカード
１３２  インタフェースモジュール
ＯＢＵＦ１，ＯＢＵＦ２  出力バッファ
１４０  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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