(57)【要約】    【課題】  従来のゲータに比して、ＩＣチップ上における専有面積が小さく、セットアップ時間の短縮が可能なクロック・ゲータを実現する。    【解決手段】  クロック・ゲータ回路４００は、入力クロック信号ＳＬＣＢＯを受信するクロック入力とクロック出力ＣＫの間に電気的に接続された出力クロック信号生成器１０４ａ、１０４ｂと、出力クロック信号生成器によるクロック信号の生成を選択的にイネーブルまたはディゼーブルするためのスイッチ４０２と、それに加えられるクオリファイア信号ＱＵＡＬＨの電圧レベルに応答して、出力クロック信号生成器によって生成したクロック信号の電圧レベルが、その現在の電圧を維持するようにする回路要素４０４、４０６を有する。    【選択図】    図４Ａ
2004229285.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号を受信するためのクロック入力と、クロック出力との間に電気的に接続された出力クロック信号生成器と、
前記出力クロック信号生成器によるクロック信号の生成を選択的にイネーブルまたはディゼーブルするためのスイッチ素子と、
クオリファイア信号の電圧レベルに応答して、前記出力クロック信号生成器によって生成されたクロック信号の電圧レベルが、現状の電圧を維持するようにする回路要素と、
を具備することを特徴とするクロック・ゲータ回路。
【請求項２】
前記出力クロック信号生成器によって生成されたクロック信号の電圧レベルが現状の電圧を維持するようにする前記回路要素は、ＶDDと前記出力クロック信号生成器の出力との間で直列に接続された第１及び第２のＭＯＳＦＥＴを含み、
前記第１のＭＯＳＦＥＴのゲートが、前記クロック出力に接続され、
前記第２のＭＯＳＦＥＴのゲートが、前記クオリファイア信号の入力に接続される、
ことを特徴とする請求項１に記載のクロック・ゲータ回路。
【請求項３】
前記出力クロック信号生成器は、直列に接続されたプルアップＭＯＳＦＥＴ及びプルダウンＭＯＳＦＥＴを含み、
前記スイッチ素子は、前記プルアップＭＯＳＦＥＴと前記プルダウンＭＯＳＦＥＴとの間に直列に接続されたＭＯＳＦＥＴを含む、
ことを特徴とする請求項１または請求項２に記載のクロック・ゲータ回路。
【請求項４】
前記スイッチ素子は、前記クオリファイア信号のハイの電圧レベルに応答して、前記出力クロック信号生成器によるクロック信号の生成をイネーブルすることを特徴とする請求項３に記載のクロック・ゲータ回路。
【請求項５】
前記スイッチ素子は、前記クオリファイア信号のローの電圧レベルに応答して、前記出力クロック信号生成器によるクロック信号の生成をディゼーブルすることを特徴とする請求項３に記載のクロック・ゲータ回路。
【請求項６】
前記出力クロック信号生成器の前記出力に接続された入力と、前記クロック出力を含む出力とを備えたインバータとをさらに含むことを特徴とする請求項１から５のいずれか一つに記載のクロック・ゲータ回路。
【請求項７】
クロック・ゲータ回路を利用して、クロック信号を生成する方法であって、
前記クロック・ゲータ回路の出力クロック信号生成器によるクロック信号の生成を選択的にイネーブルまたはディゼーブルすることと、
クオリファイア信号の電圧レベルに応答して、前記出力クロック信号生成器で生成された前記クロック信号の電圧レベルを現状の電圧に維持することと、
を有することを特徴とする方法。
【請求項８】
前記出力クロック信号生成器で生成された前記クロック信号の電圧レベルを現状の電圧に維持することが、ＶＤＤと前記出力クロック信号生成器の出力との間に直列に接続された第１及び第２のＭＯＳＦＥＴを設けることをさらに有し、
前記第１のＭＯＳＦＥＴのゲートが、前記出力クロック信号生成器の出力に接続され、前記第２のＭＯＳＦＥＴのゲートが、前記クオリファイア信号の入力に接続される、
ことを特徴とする請求項７に記載の方法。
【請求項９】
前記クオリファイア信号のハイの電圧レベルに応答して、前記出力クロック信号生成器によるクロック信号の生成をイネーブルすることをさらに有することを特徴とする請求項７または請求項８に記載の方法。
【請求項１０】
前記クオリファイア信号のローの電圧レベルに応答して、前記出力クロック出力信号生成器によるクロック信号の生成をディゼーブルすることをさらに有することを特徴とする請求項７から９のいずれか一つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、クロック・ゲータ回路に関するものである。とりわけ、本発明は、占有面積に影響を及ぼすことなく、そのクオリファイア信号のセット・アップ時間が短縮されるクロック・ゲータを対象にしたものである。
【背景技術】
【０００２】
現在生産されている集積回路（「ＩＣ」）のほとんどではなくても、多くには、いくつかのクロックト・ロジック回路が含まれている。クロックト・ロジック回路は、クロック信号のアサート（またはディアサート）の後、その機能を実施する論理回路である。例えば、論理回路によっては（例えば、静的論理回路）、クロックトイネーブル信号がアサートされるまで、意図する機能を実施できないものもある。他の論理ゲート（例えば、一部の動的論理回路）には、クロック信号によって、プリチャージと、イネーブルが交互に行われ、クロック信号のイネーブル段階においてのみ、その意図する機能を実施することが可能になるものもある。
【０００３】
大規模マイクロプロセッサＩＣは、ＩＣ上のさまざまな回路にクロック信号を分配するためのクロック分配システムを組み込んで、オーバーオールのクロック・ストラテジを実現するように設計されている。一般に、こうしたクロック分配システムには、「クロック・ゲータ」、または、ただ単に「ゲータ」と呼ばれる装置が含まれている。ゲータは、クロック信号をバッファして、回路を駆動できるように、（信号の）強度を元に戻す。
【０００４】
チップの残りの部分が機能し続けている間に、所定のクロック・サイクル数にわたって、ＩＣチップ上の１つ以上の回路の動作をディゼーブルすることが必要になる場合もある（例えば、電力を節約するか、または、発熱を抑えるため）のは明らかである。これに関して、クロック・ゲータは、クロックのための単純なオン／オフ・スイッチとして機能し、クロックで制御される回路中にクロック信号を流すか否かを制御することによって、この回路が動作するか否かを制御することが可能である。
【０００５】
図１Ａは、従来の技術によるクロック・ゲータ回路１００の概略図である。ゲータ回路１００には、入力クロック信号（「ＳＬＣＢＯ」）から出力クロック信号（「ＣＫ」）を生成する独立制御プッシュ・プル・インバータ１０２が含まれている。すなわち、プッシュ制御信号ＮＰＵが、インバータ１０２のＰＦＥＴ１０４ａに接続され、これによって、「プッシュ」構造が構成される。同様に、プル制御信号ＰＤが、インバータ１０２のＮＦＥＴ１０４ｂに接続され、これによって、「プル」構造が構成される。通常動作において、インバータ１０２から出力される信号が、プッシュ及びプル制御信号の状態に応じて、上下に反転する。
【０００６】
ゲート１０６によってラッチされるクオリファイア（「ＱＵＡＬＨ」）信号によって、プッシュ・プル・インバータ１０２に対するプル制御信号ＰＤをイネーブルまたはディゼーブルすることが可能であり、その結果、クロック信号が回路１００に流れるのが、それぞれ、イネーブルまたはディゼーブルされることになる。クロック・ゲータ回路１００に関する主たる問題は、セット・アップ時間、すなわち、入力クロックのファイヤリングに先立ってＱＵＡＬＨ信号がアサートまたはディアサートされるのに必要とする時間量がかなりのものであるという点にある。結果として、ＱＵＡＬＨ信号が、入力クロック信号に対して十分早めに遷移しなければ、出力クロック信号ＣＫは、要望どおりにイネーブルまたはディゼーブルされなくなる。クロックをディゼーブルできない場合、この結果、不必要な電力消費及び発熱を生じることになる可能性がある。さらに、クオリファイア信号が遅すぎるか、または、早すぎる（すなわち、タイミング要件に合わない）場合には、結果として余分なクロックが生じたり、あるいは、クロックが生じなかったりして、プロセッサに間違った計算を実施させる可能性がある。図１Ｂは、回路１００のゲート・レベルのブロック図である。図１Ｂに最も明確に示されているように、入力クロック信号ＳＬＣＢＯが、ゲート１２０によって遅延させられて、遅延クロック信号ｃｋｄを生じ、さらに、ＮＡＮＤゲート１２２によって、ＱＵＡＬＨ信号とのＮＡＮＤ演算が施されて、ＦＢＮ信号を生じる。ＦＢＮ信号は、ＮＯＲゲート１２４によって入力クロック信号ＳＬＣＢＯとのＮＯＲ演算が施されて、プル・ダウン制御信号ＰＤを生じ、ＦＥＴ１０４ｂのゲートに加えられる。出力クロック信号が、フィードバックされて、ＮＡＮＤゲート１２６によって入力クロック信号ＳＬＣＢＯとのＮＡＮＤ演算が施され、プッシュ・アップ制御信号ＮＰＵを生じ、ＦＥＴ１０４ａのゲートに加えられる。ｎｃｋノード１２７として表示されたＦＥＴ１０４ａ、１０４ｂのドレインは、インバータ１２８の入力に接続されており、インバータ１２８の出力には、出力クロック信号ＣＫが含まれる。インバータ１２８の出力は、第２のインバータ１３０の入力に接続されており、第２のインバータ１３０の出力は、インバータ１２８の入力に接続されて、フィードバック・ループを形成している。
【０００７】
図２のタイミング図には、ゲータ回路１００の動作が例示されている。図２に例示のように、波形２００は、時間（ナノ秒（「ｎｓ」単位）の経過につれた入力クロック信号ＳＬＣＢＯの電圧レベル（０．０Ｖ〜１．２Ｖ）を表わしている。図２には、３つの立ち上がりエッジ２０１ａ、２０１ｂ、及び、２０１ｃと、２つの立ち下がりエッジ２０２ａ及び２０２ｂを含む入力クロック信号ＳＬＣＢＯの２サイクル半が例示されている。波形２０４ａ及び２０４ｂは、入力クロック信号ＳＬＣＢＯに対して異なる時点において、アサートされ、続いて、ディアサートされる、ＱＵＡＬＨ信号を表わしている。すなわち、波形２０４ａによって表されたＱＵＡＬＨ信号は、波形２０４ｂで表されたＱＵＡＬＨ信号よりも約１０ｐｓ早く、アサートされ、続いてディアサートされる。
【０００８】
図２を参照すると分るように、波形２０４ａによって表された早いほうのＱＵＡＬＨ信号は、入力クロック信号ＳＬＣＢＯ（波形２００）の直前の立ち下がりエッジ２０２ａから時間ｔ１経過後に、アサートされる（その立ち上がりエッジ２０５ａによって表示のように）。時間長ｔ１はセットアップ時間要件を満たすのに十分なほど短いので、波形２０８ａによって表示のように、出力クロック信号ＣＫの次のサイクルがイネーブルされる。これに対し、波形２０４ｂによって表示された遅いほうのＱＵＡＬＨ信号は、入力クロック信号ＳＬＣＢＯ（波形２００）の直前の立ち下がりエッジ２０２ｂから時間ｔ２経過後に、アサートされる（その立ち上がりエッジ２０５ｂによって表示のように）。この場合、時間長ｔ２はセットアップ時間要件を満たさないので、波形２０８ｂによって表示のように、出力クロック信号ＣＫの次のサイクルが抑制される。
【０００９】
同様に、第１のＱＵＡＬＨ信号（波形２０４ａ）は、入力クロック信号ＳＬＣＢＯ（波形２００）の直前の立ち下がりエッジ２０２ｂから時間ｔ３経過後に、ディアサートされる（その立ち下がりエッジ２１０ａによって表示のように）。時間長ｔ３はセットアップ時間要件を満たすので、波形２１２ａによって表示のように、ＱＵＡＬＨ信号がディアサートされると、出力クロック信号ＣＫの次のサイクルが抑制されることになる。これに対し、第２のＱＵＡＬＨ信号（波形２０４ｂ）は、入力クロック信号ＳＬＣＢＯ（波形２００）の直前の立ち下がりエッジ２０２ｂから時間ｔ４経過後に、ディアサートされる（その立ち下がりエッジ２１０ｂによって表示のように）。時間長ｔ４はセットアップ時間要件を満たさないので、波形２１２ｂによって表示のように、ＱＵＡＬＨ信号をディアサートしても、出力クロック信号ＣＫの次のサイクルを抑制することはできない。
【００１０】
図２には、負のセットアップ時間の概念が例示されている。すなわち、正のセットアップ時間は、出力クロック信号をイネーブル／ディゼーブルするために、入力クロック信号のファイヤリングに先立ってＱＵＡＬＨ信号をアサート／ディアサートしなければならない時点を表わしている。負のセットアップ時間は、入力クロック信号のファイヤリングに後続する時点であって、この時点よりも前に、直後に発生する出力クロック信号をイネーブル／ディゼーブルするためにＱＵＡＬＨ信号をアサート／ディアサートしなければならない時点を表わしている。図２に示す例の場合、セットアップ時間は、約−７０ピコ秒（「ｐｓ」）であり、直後のサイクルの出力クロック信号を有効にイネーブル／ディゼーブルするためには、入力クロック信号のファイヤリング後、７０ｐｓ経過しないうちに、ＱＵＡＬＨ信号をアサート／ディアサートしなければならないということを表わしている。図２に示すように、時間ｔ１及びｔ３は、セットアップ時間要件を満たすが（すなわち、７０ｐｓ以内）、時間ｔ２及びｔ４は、満たさない（すなわち、７０ｐｓを超える）。
【００１１】
図３には、いくつかの追加波形３００ａ、３００ｂ、３０２ａ、及び、３０２ｂを含んでいる点を除けば、図２に例示のタイミング図と同じタイミング図が例示されている。波形３００ａ及び３００ｂは、それぞれ、先にアサート／ディアサートされるＱＵＡＬＨ信号（波形２０４ａ）及び後でアサート／ディアサートされるＱＵＡＬＨ信号（波形２０４ｂ）に対応する、制御信号ＰＤの電圧レベルを表わしている。波形３０２ａ及び３０２ｂは、それぞれ、先にアサート／ディアサートされるＱＵＡＬＨ信号（波形２０４ａ）及び後でアサート／ディアサートされるＱＵＡＬＨ信号（波形２０４ｂ）に対応する、ｎｃｋノード１２７の電圧レベルを表わしている。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
「高速クオリファイア」、すなわち、図１Ａ、図１Ｂ、及び、図２に例示のような従来のゲータよりもセットアップ時間の短いゲータを設計しようとする、少なくとも１つの試みがなされた。この試みの結果、０．１８μｍルールのプロセスにおいて、クオリファイア信号の立下りエッジについて、９０ｐｓという、従来のゲータよりも有利なセットアップ時間を実現するゲータが得られたが、入力クロックに対するクオリファイア信号の到着時間次第では、クオリファイア信号の立ち上がりエッジによって、出力クロックのエッジが１００ｐｓを超えて押し出される可能性がある。さらに、この設計では、プルダウン構造に介在するプリチャージャを有しており、これが利得を低減し、また、もとのＦＥＴの全てを有しているのに加え、適正な動作のために第２のクオリファイアが必要になった。この設計の結果、従来のゲータに対して最終的にＦＥＴが２つ増加し、従って、従来のゲータに比べて、ＩＣチップ上における占有面積が増大した。
【００１３】
従って、本発明の目的は、セットアップ時間が法外に長くなく、ＩＣチップ上における占有面積が従来のゲータよりも広くない、クロック・ゲータの設計を提供することにある。
【課題を解決するための手段】
【００１４】
本発明によれば、クロック・ゲータ回路を実現するのに有効なシステム及び方法が得られる。実施態様の１つは、入力クロック信号を受信するクロック入力とクロック出力の間に電気的に接続された出力クロック信号生成器と、出力クロック信号生成器によるクロック信号の生成を選択的にイネーブルまたはディゼーブルするためのスイッチ（スイッチ素子）と、それに加えられるクオリファイア信号電圧レベルに応答して、出力クロック信号生成器によって生成したクロック信号の電圧レベルが、現状の電圧を維持するようにする回路要素を含む、クロック・ゲータ回路である。
【００１５】
添付の図面と関連づけて解釈すれば、下記の詳細な説明を参照することによって、本発明のより完全な理解が可能になる。
【発明を実施するための最良の形態】
【００１６】
図面において、類似または同様の構成要素は、そのいくつかの図を通じて、同じ参照番号で表示されており、図示されているそれぞれの構成要素は、必ずしも一定の比率で描かれているわけではない。
【００１７】
図４Ａは、クロック・ゲータ回路４００の実施態様の１つに関する概略図である。ゲータ回路１００（図１Ａ及び１Ｂ）に対して、図４Ａの実施例では、プッシュ／プル制御信号ＮＰＵ及びＰＤは、同時に脈動することができないパルスである。その代わりに、例えば、制御信号ＰＤが、プルして、リリースし、すなわち、脈動し、フィードバック・メカニズムによって、その後、図４Ａに参照番号４０１で表示のノードｎｃｋの電圧レベルがローに保持される。引き続き、制御信号ＮＰＵが、プッシュして、リリースし、すなわち、脈動して、結果として、ｎｃｋ４０１の電圧レベルが逆のレベル（すなわち、ハイ）に反転し、やはり、保持される。実施態様の１つによれば、プル構造に一つのＮＦＥＴ（ＦＥＴ１０４ｂ）が含まれている回路１００とは対照的に、回路４００の場合、プル構造には、ＦＥＴ１０４ｂ及び参照番号４０２で表示の新しいＦＥＴを含む、２つのＮＦＥＴが設けられている。
【００１８】
結果として、回路４００のプル構造には、部分的ＮＡＮＤ構造が含まれている。ＰＤパルス信号は、ｎｃｋノード４０１を常にローにプルするのではなく、ＦＥＴ１０４の上に位置するＦＥＴ４０２によってゲート制御される。すなわち、ＦＥＴ４０２によって、プル・メカニズムが直接イネーブル／ディゼーブルされ、従って、クロックのスイッチングがイネーブルまたはディゼーブルされることになる。換言すれば、ＱＵＡＬＨ信号がローの（ディアサートされる）場合、ｎｃｋノード４０１に対するＦＥＴ１０４ｂの効果が、ＦＥＴ４０２によって妨げられ、ゲータの出力（すなわち、出力クロック信号ＣＫ）は揺動しない。
【００１９】
回路４００には、参照番号４０４及び４０６で表示された、２つの新しいＦＥＴも含まれている。ＦＥＴ４０４、４０６は、それぞれ、ＰＦＥＴである。ＦＥＴ４０４、４０６の目的は、ＱＵＡＬＨ信号のトグルが遅くなり、ＦＥＴ１０４ｂが、わずかにプルし始めたが、最終的には、完全にプルしない場合に、ｎｃｋノード４０１の電圧レベルをその以前の電圧レベルに戻すことにある。この状況では、ＦＥＴ４０４及び４０６は、電圧垂下が約ＶDD／２であっても、ｎｃｋノード４０１の電荷を回復することが可能である。これによって、ｎｃｋノード４０１における電圧の乱れが阻止され、回路１００（図１Ａ及び１Ｂ）に比べて、回路４００ではＱＵＡＬＨ信号をより長くトグルした状態に維持しておくことが可能になる。さらに、ＱＵＡＬＨ信号がトグルされず、ゲータ回路４００がクオリファイされない場合、ＦＥＴ４０４、４０６は、出力クロック信号ＣＫが小刻みに揺動しないように、固定位置に保持する。
【００２０】
図１Ａ及び１Ｂに例示のゲータ回路１００では、出力クロックＣＫを抑制すべき場合には、プル制御信号ＰＤは揺動しない。これに対して、後述する図６にさらに詳細に例示されるように、図４Ａに例示のゲータ回路４００の場合、プル制御信号ＰＤは、入力クロック信号ＳＬＣＢＯのファイアリング時にはいつでも、揺動する。しかし、ｎｃｋノード４０１に対するプル制御信号ＰＤの効果は、ＱＵＡＬＨ信号のアサート／ディアサートによって「クオリファイ」される。すなわち、ＱＵＡＬＨ信号がローにトグルするのが、入力クロック信号ＳＬＣＢＯのファイアリングに対して極めて遅い場合には、ｎｃｋノード４０１は、ローへのプルを開始し得るが、ＦＥＴ４０４、４０６は、ｎｃｋ４０１のプルアップを行うので、出力クロック信号ＣＫは揺動せず、結果として、セットアップ時間が短縮される。
【００２１】
回路４００は、回路１００には含まれていない３つの新しいＦＥＴ（４０２、４０４、及び、４０６）を利用して実施されるが、回路１００に含まれる６つのＦＥＴが排除されるので、クロック・ゲータ回路要素の実施に用いられるＦＥＴ数は、結局、３つ減少することになる。さらに、ゲータ回路１００の場合、ＱＵＡＬＨ信号は、ｎｃｋノード１２７に対して約３つのゲート遅延を生じる。ゲータ回路４００の場合、ＱＵＡＬＨ信号は、ｎｃｋノード４０１に対して約１つのゲート遅延を生じる。従って、実施態様の１つでは、占有面積に影響を及ぼすことなく、ゲート遅延（すなわち、セットアップ時間）が有効に短縮される。実際、ＦＥＴの総数を減らすことによって、回路面積がかなり節約されることになる。当然明らかなように、典型的なＶＬＳＩプロセッサに数万のゲータ回路が含まれる可能性がある場合、本明細書に解説の実施態様を用いて実現する回路面積の節約は、極めて重要になる可能性がある。
【００２２】
図４Ｂは、回路４００のゲート・レベルのブロック図である。図４Ｂに示すように、入力クロック信号ＳＬＣＢＯは、インバータ４２０によって反転されて、反転遅延クロック信号ｎｃｋｄを生じる。反転遅延クロック信号ｎｃｋｄは、ＮＯＲゲート４２２によって入力クロック信号ＳＬＣＢＯとのＮＯＲ演算を施されて、プルダウン制御信号ＰＤを生じる。プルダウン制御信号ＰＤは、ＦＥＴ１０４ｂのゲートに加えられる。ＦＥＴ１０４ｂのドレインは、ＦＥＴ４０２のソースに結合されている。ＱＵＡＬＨ信号は、ＦＥＴ４０２とＦＥＴ４０４の両方のゲートに直接加えられる。出力クロック信号ＣＫは、フィードバックされ、ＮＡＮＤゲート４２６によって入力クロック信号ＳＬＣＢＯとのＮＡＮＤ演算を施されて、プッシュアップ制御信号ＮＰＵを生じ、ＦＥＴ１０４ａのゲートに加えられる。ｎｃｋノードとして表示されたＦＥＴ１０４ａ、４０２のドレインは、インバータ４２８の入力に接続され、インバータ４２８の出力には、出力クロック信号ＣＫが含まれる。インバータ４２８の出力は、第２のインバータ４３０の入力に接続され、第２のインバータ４３０の出力は、インバータ４２８の入力に接続されて、フィードバック・ループ４３２が形成される。出力クロック信号ＣＫは、ＦＥＴ４０６のゲートにも加えられる。
【００２３】
ゲータ回路４００の動作が、図５のタイミング図に例示されている。図５に例示のように、波形５００は、時間経過（ナノ秒（「ｎｓ」）単位）に応じた入力ロック信号ＳＬＣＢＯの電圧レベル（０．０Ｖ〜１．２Ｖ）を表わしている。図５には、３つの立ち上がりエッジ５０１ａ、５０１ｂ、及び、５０１ｃと、２つの立ち下がりエッジ５０２ａ、５０２ｂを含む、入力クロック信号ＳＬＣＢＯの２サイクル半が例示されている。波形５０４ａ及び５０４ｂは、入力クロック信号ＳＬＣＢＯに対する異なる時点において、アサートされ、続いて、ディアサートされるＱＵＡＬＨ信号を表わしている。すなわち、波形５０４ａによって表示されたＱＵＡＬＨ信号は、波形５０４ｂで表示されたＱＵＡＬＨ信号よりも約１０ｐｓ早く、アサートされ、続いてディアサートされる。
【００２４】
図５を参照すると分るように、波形５０４ａによって表示された早いほうのＱＵＡＬＨ信号は、入力クロック信号ＳＬＣＢＯ（波形５００）の直前の立ち下がりエッジ５０２ａから時間ｔ５経過後に、アサートされる（その立ち上がりエッジ５０５ａによって表示のように）。時間長ｔ５はセットアップ時間要件を満たすのに十分なほど短いので、波形５０８ａによって表示のように、出力クロック信号ＣＫの次のサイクルがイネーブルされる。これに対し、波形５０４ｂによって表示された遅いほうのＱＵＡＬＨ信号は、入力クロック信号ＳＬＣＢＯ（波形５００）の直前の立ち下がりエッジ５０２ｂから時間ｔ６経過後に、アサートされる（その立ち上がりエッジ５０５ｂによって表示のように）。この場合、時間長ｔ６はセットアップ時間要件を満たさないので、波形５０８ｂによって表示のように、出力クロック信号ＣＫの次のサイクルが抑制される。
【００２５】
同様に、第１のＱＵＡＬＨ信号（波形５０４ａ）は、入力クロック信号ＳＬＣＢＯ（波形５００）の直前の立ち下がりエッジ５０２ｂから時間ｔ７経過後に、ディアサートされる（その立ち下がりエッジ５１０ａによって表示のように）。時間長ｔ７はセットアップ時間要件を満たすので、波形５１２ａによって表示のように、ＱＵＡＬＨ信号がディアサートされると、出力クロック信号ＣＫの次のサイクルが抑制されることになる。これに対し、第２のＱＵＡＬＨ信号（波形５０４ｂ）は、入力クロック信号ＳＬＣＢＯ（波形５００）の直前の立ち下がりエッジ５０２ｂから時間ｔ８経過後に、ディアサートされる（その立ち下がりエッジ５１０ｂによって表示のように）。時間長ｔ８はセットアップ時間要件を満たさないので、波形５１２ｂによって表示のように、ＱＵＡＬＨ信号をディアサートしても、出力クロック信号ＣＫの次のサイクルを抑制することはできない。
【００２６】
図６には、いくつかの追加波形６００ａ、６０２ａ、及び、６０２ｂを含んでいる点を除けば、図５に例示のタイミング図と同じタイミング図が例示されている。この実施態様の場合、先にアサート／ディアサートされるＱＵＡＬＨ信号（波形５０４ａ）及び後でアサート／ディアサートされるＱＵＡＬＨ信号（波形５０４ｂ）の両方に対応する、制御信号ＰＤの電圧レベルを表わすものとして、一つの波形６００ａが用いられている。このように一つの波形６００ａが用いられるのは、図示した両ＱＵＡＬＨ信号に対応する、時間経過に応じたＰＤ信号の電圧レベルが、ほぼ同じになるためである。波形６０２ａ及び６０２ｂは、それぞれ、先にアサート／ディアサートされるＱＵＡＬＨ信号（波形５０４ａ）及び後でアサート／ディアサートされるＱＵＡＬＨ信号（波形５０４ｂ）に対応する、ｎｃｋノードの電圧レベルを表わしている。
【００２７】
図５に例示のタイミング図と図２に例示のタイミング図とを比較すると、波形５０４ａで表示のＱＵＡＬＨ信号が、波形２０４ａで表示のＱＵＡＬＨ信号よりも約１００ｐｓ遅れて、また、波形２０４ｂで表示のＱＵＡＬＨ信号の約９０ｐｓ後に、アサートされ、続いて、ディアサートされることになるが、それにもかかわらず、本明細書に解説の実施態様の特徴に従って、やはり、首尾よく、出力クロック信号ＣＫのそれぞれ次のサイクルがイネーブルされ、続いて、ディゼーブルされるという点が重要である。
【００２８】
前述の図６のタイミング図に最も明確に示されているように、制御信号ＰＤ（波形６００ａ）は、ＳＬＣＢＯの立ち下がりエッジが生じると必ず脈動する。しかし、ｎｃｋノードにおけるプル制御信号ＰＤの効果は、ＱＵＡＬＨ信号（波形５０４ａ、５０４ｂ）のアサート／ディアサートによって「クオリファイ」される。すなわち、ＱＵＡＬＨ信号がローにトグルするのが、入力クロック信号ＳＬＣＢＯのファイアリングに対して極めて遅い場合には、ｎｃｋノード４０１は、ローへのプルを開始し得るが、ＦＥＴ４０４、４０６が、ｎｃｋ４０１のプルアップを行うので、出力クロック信号ＣＫは揺動しない。
【００２９】
従って、図６に例示のように、ＱＵＡＬＨ信号がアサートされて、プル制御ＰＤ（波形６００ａ）のファイアリングが生じた後でも、ＱＵＡＬＨ信号は、同じサイクルにおいてローに遷移して出力クロックを抑制することが可能である。ＱＵＡＬＨ信号はまた、ＰＤのファイアリング後、かなり経過してからハイに遷移して、クロックイベントをトリガすることも可能である。この結果は非常にマイナスの、すなわち減少したセットアップ時間をもたらす。
【００３０】
ＦＥＴのサイジングが特定の用途の要件によって決まるのは明らかである。一般に、典型的な位相ゲータの場合、ＦＥＴ４０２の幅は、ＦＥＴ１０４ｂの幅と同じか、わずかに小さくすることが可能である。ＦＥＴ４０４及びＦＥＴ４０６の幅は、同じくらいであることが望ましく、また、ＦＥＴ１０４ｂの幅の約１／４であることが望ましい。ＦＥＴ１０４ｂの幅は、駆動される負荷によって決まる。
【００３１】
従って、本明細書に解説の本発明の実施例によれば、占有面積に影響を及ぼすことなく、クオリファイア信号のセットアップ時間を短縮することが可能なゲータ回路が得られる。本発明の動作及び構成については、以上の詳細な説明から明らかであると確信する。
【００３２】
留意すべきは、本明細書では、位相ゲータについて解説してきたが、本明細書に述べた教示に従って、パルス・ゲータ、デューティ・サイクルを修正した位相ゲータ等のような他のタイプのゲータを実施することも可能であるという点である。
【００３３】
本発明の解説は、いくつかの説明図に関して行われたが、もちろん、図示及び解説の本発明の形態は、単なる例証となる実施態様として扱うべきである。付属の請求項によって定義された本発明の精神及び範囲を逸脱することなく、さまざまな代替及び修正実施態様を実現することが可能である。
【００３４】
なお、本発明は例として次の態様を含む。（  ）内の数字は添付図面の参照符号に対応する。
［１］  入力クロック信号を受信するためのクロック入力と、クロック出力との間に電気的に接続された出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）と、
前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）によるクロック信号の生成を選択的にイネーブルまたはディゼーブルするためのスイッチ素子（４０２）と、
クオリファイア信号の電圧レベルに応答して、前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）によって生成されたクロック信号の電圧レベルが、現状の電圧を維持するようにする回路要素（４０４、４０６）と、
を具備することを特徴とするクロック・ゲータ回路（４００）。
［２］  前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）によって生成されたクロック信号の電圧レベルが現状の電圧を維持するようにする前記回路要素（４０４、４０６）は、ＶDDと前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）の出力との間で直列に接続された第１及び第２のＭＯＳＦＥＴ（４０６、４０４）を含み、
前記第１のＭＯＳＦＥＴ（４０６）のゲートが、前記クロック出力に接続され、
前記第２のＭＯＳＦＥＴ（４０４）のゲートが、前記クオリファイア信号の入力に接続される、
ことを特徴とする上記［１］に記載のクロック・ゲータ回路（４００）。
［３］  前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）は、直列に接続されたプルアップＭＯＳＦＥＴ（１０４（ａ））及びプルダウンＭＯＳＦＥＴ（１０４（ｂ））を含み、
前記スイッチ素子は、前記プルアップＭＯＳＦＥＴ（１０４（ａ））と前記プルダウンＭＯＳＦＥＴ（１０４（ｂ））の間に直列に接続されたＭＯＳＦＥＴ（４０２）が含まれることを特徴とする上記［１］または［２］に記載のクロック・ゲータ回路（４００）。
［４］  前記スイッチ素子（４０２）は、前記クオリファイア信号のハイの電圧レベルに応答して、前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）によるクロック信号の生成をイネーブルすることを特徴とする上記［３］に記載のクロック・ゲータ回路（４００）。
［５］  前記スイッチ素子（４０２）は、前記クオリファイア信号のローの電圧レベルに応答して、前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）によるクロック信号の生成をディゼーブルすることを特徴とする上記［３］に記載のクロック・ゲータ回路（４００）。
［６］  前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）の前記出力に接続された入力と、前記クロック出力を含む出力を備えたインバータ（４２８）とをさらに含むことを特徴とする上記［１］から［５］のいずれか一つに記載のクロック・ゲータ回路（４００）。
［７］  クロック・ゲータ回路（４００）を利用して、クロック信号を生成する方法であって、
前記クロック・ゲータ回路（４００）の出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）によるクロック信号の生成を選択的にイネーブルまたはディゼーブルすることと、
クオリファイア信号の電圧レベルに応答して、前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）で生成された前記クロック信号の電圧レベルを現状の電圧に維持することと、
を有することを特徴とする方法。
［８］  前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）で生成された前記クロック信号の電圧レベルを現状の電圧に維持することが、ＶＤＤと前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）の出力との間に直列に接続された第１及び第２のＭＯＳＦＥＴ（４０６、４０４）を設けることをさらに有し、
前記第１のＭＯＳＦＥＴ（４０６）のゲートが、前記出力クロック信号生成器の出力に接続され、
前記第２のＭＯＳＦＥＴ（４０４）のゲートが、前記クオリファイア信号の入力に接続される、
ことを特徴とする上記［７］に記載の方法。
［９］  前記クオリファイア信号のハイの電圧レベルに応答して、前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）によるクロック信号の生成をイネーブルすることをさらに有することを特徴とする上記［７］または［８］に記載の方法。
［１０］  前記クオリファイア信号のローの電圧レベルに応答して、前記出力クロック信号生成器（１０４（ａ）、１０４（ｂ）、４０２）によるクロック信号の生成をディゼーブルすることをさらに有することを特徴とする上記［７］から［９］のいずれか一つに記載の方法。
【図面の簡単な説明】
【００３５】
【図１Ａ】従来の技術によるクロック・ゲータ回路の概略図である。
【図１Ｂ】図１Ａのゲータ回路のゲート・レベル・ブロック図である。
【図２】図１Ａ及び図１Ｂに示す従来の技術によるゲータ回路の動作を例示するタイミング図である。
【図３】図１Ａ及び図１Ｂに示す従来の技術によるゲータ回路の動作を例示するもう一つのタイミング図である。
【図４Ａ】クロック・ゲータ回路の実施態様の１つに関する概略図である。
【図４Ｂ】図４Ａのゲータ回路のゲート・レベル・ブロック図である。
【図５】図４Ａ及び図４Ｂのクロック・ゲータ回路の動作を例示すタイミング図である。
【図６】図４Ａおよび図４Ｂのクロック・ゲータ回路の動作を例示するもう一つのタイミング図である。
【符号の説明】
【００３６】
１０４ａ  出力クロック信号生成器、ＦＥＴ
１０４ｂ  出力クロック信号生成器、ＦＥＴ
４００  クロック・ゲータ回路
４０１  ｎｃｋノード
４０２  出力クロック信号生成器、ＦＥＴ
４０４  第２のＭＯＳＦＥＴ、
４０６  第１のＭＯＳＦＥＴ
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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