(57)【要約】【課題】ダイオードの電圧−電流特性を改善して、ダイオードの順方向により大きな電流を流すことができるようにした半導体装置及びその製造方法を提供する。【解決手段】ｐ型ＳｉＧｅ層１３と、当該ｐ型ＳｉＧｅ層１３に接合するｎ型Ｓｉ層１５とからなるｐｎダイオード５ａを備えたものである。従来方式と比べて、ｐｎダイオードのビルトインポテンシャルを下げることができ、低インピーダンスなダイオード特性を得ることができる。また、このｐｎダイオード５ａ等でブリッジ整流回路を構成することによって、交流電圧を直流電圧に効率よく変換することができる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ｐ型シリコン層と、当該ｐ型シリコン層に接合するｎ型シリコン層とからなるダイオードを備え、
前記ｐ型シリコン層には、ゲルマニウムが含まれていることを特徴とする半導体装置。
【請求項２】
ｐ型シリコン層と、当該ｐ型シリコン層に接合する高純度のｉ型シリコン層と、該ｉ型シリコン層に接合するｎ型シリコン層とからなるダイオードを備え、
前記ｐ型シリコン層には、ゲルマニウムが含まれていることを特徴とする半導体装置。
【請求項３】
前記ダイオードは絶縁性の基板、または絶縁層上に設けられていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ダイオードを複数個備え、
当該ダイオードによって、所定の交流電圧を直流電圧に整流するブリッジ整流回路が構成されていることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ブリッジ整流回路の一方の側に接続されるコイルアンテナと、
当該ブリッジ整流回路の他方の側に接続される平滑コンデンサとを備え、
電磁誘導によって前記コイルアンテナに交流電圧が発生し、当該交流電圧が前記ブリッジ整流回路に供給されて直流電圧に整流され、該直流電圧が前記平滑コンデンサに供給されて定電圧に平滑化されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
ｐ型シリコン層と、当該ｐ型シリコン層に接合するｎ型シリコン層とからなるダイオードの製造方法であって、
前記ｐ型シリコン層にゲルマニウムを導入して、シリコンゲルマニウム混晶を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係り、特に、ＩＣ（ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）カード等に内蔵される装置であって、ブリッジ整流回路、平滑コンデンサ、不揮発性メモリ、ＣＰＵ（ｃｅｎｔｒａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｕｎｉｔ）等が１チップ化された半導体デバイスに適用して好適な半導体装置とその製造方法に関するものである。
【０００２】
【従来の技術】
近年、高度情報社会の高まりに伴い、ＩＣカードが個人認証用や、電子マネーとして使われ始めている。この種のＩＣカードには、ブリッジ整流回路、平滑コンデンサ、不揮発性メモリ、ＣＰＵ等が１チップ化された半導体デバイスが内蔵されている。
【０００３】
この半導体デバイスでは、コイルアンテナと、ブリッジ整流回路と、平滑コンデンサとで電源回路部を構成している。ＩＣカードの外部から磁界を受けることによってコイルアンテナに交流の起電力を生じ、この起電力をブリッジ整流回路で直流に全波整流し、整流した電圧を平滑コンデンサで定電圧に平滑化する。そして、この平滑化した直流電圧をＣＰＵや不揮発性メモリ等に電源として供給する。
【０００４】
このような電源回路部では、ＣＰＵの演算処理や、不揮発性メモリへの書き込み、読み出し処理など、その処理動作を実行するために、コイルアンテナで生じた交流電圧をブリッジ整流回路で直流に変換する必要がある。
図１０（Ａ）は第１の従来例に係るブリッジ整流回路８０の構成例を示す回路図である。図１０（Ａ）に示すように、このブリッジ整流回路８０は、４個のｐｎダイオード９０ａ〜９０ｄによって構成されている。
【０００５】
図１０（Ｂ）は、ブリッジ整流回路８０に組み込まれるｐｎダイオード９０ａの構成例を示す断面図である。図１０（Ｂ）において、９１はシリコン基板、９３はｐ型シリコン（Ｓｉ）層、９５はｎ型シリコン（Ｓｉ）層、９６は素子分離層、９７は層間絶縁膜、９９ａ及び９９ｂはＡｌ配線である。ｐ型Ｓｉ層９３の不純物はボロンであり、その濃度は１０２０ｃｍ−３程度である。ｎ型Ｓｉ層９５の不純物はリンであり、その濃度は１０１９ｃｍ−３程度である。
図示しないが、ブリッジ整流回路８０を構成する他のｐｎダイオード９０ｂ〜９０ｄも、図１０（Ｂ）に示すｐｎダイオード９０ａと同様の構造を有している。このｐｎダイオード９０ａでは、ｐ型Ｓｉ層９３に接続しているＡｌ配線９９ａがアノード端子であり、ｎ型Ｓｉ層９５に接続しているＡｌ配線９９ｂがカソード端子である。
【０００６】
また、上述したブリッジ整流回路を、４個のｐｎダイオードではなく、４個のＭＯＳトランジスタで構成する方法も知られている。図１１は第２の従来例に係るブリッジ整流回路８０´を示す回路図である。図１１に示す４個のＭＯＳトランジスタ９０ａ´〜９０ｄ´は、シリコン基板上に形成されたエンハンスメント型のｐＭＯＳトランジスタであり、いずれも同一の構造を有している。
【０００７】
これらのＭＯＳトランジスタ９０ａ´〜９０ｄ´は、閾値の設定が容易に行なえる為、順方向の電流を流しやすいという利点がある。その一方で、ｐｎダイオードは不純物濃度の設定によりなだれ降伏が起きにくくすることができる。このような背景から、ブリッジ整流回路は、順方向特性を重視する場合には、ＭＯＳトランジスタで構成され、逆方向特性を重視する場合には、ｐｎダイオードで構成されてきた。
【０００８】
図１２は、ｐｎダイオード９０ａのバンドダイアグラムである。図１２の左側がｐ型Ｓｉ層９３のエネルギーバンドを示し、右側がｎ型Ｓｉ層９５のエネルギーバンドを示す。図１２において、ｐ型Ｓｉ層９３とｎ型Ｓｉ層９５とが熱平衡状態にあるとき、その接合部にはビルトインポテンシャル（ｂｕｉｌｔ−ｉｎ  ｐｏｔｅｎｔｉａｌ）φ´が生じている。このビルトインポテンシャルφ´は１．０５ｅＶ程度であることが知られている。
【０００９】
【特許文献１】
特開平９−１５３６２８号公報
【００１０】
【発明が解決しようとする課題】
ところで、従来例に係る半導体デバイスによれば、交流電圧を直流に全波整流するブリッジ整流回路８０には、ｐ型Ｓｉ層９３とｎ型Ｓｉ層９５等からなるｐｎダイオード９０ａ〜９０ｄを用いていた。
しかしながら、このｐｎダイオード９０ａ〜９０ｄのビルトインポテンシャルφ´は１．０５ｅＶ程度あり、ｐｎダイオード９０ａ〜９０ｄの順方向に電流を流すためには、実際には、０．８Ｖ以上の順方向電圧ＶＦが必要であった。このため、ブリッジ整流回路で扱う交流電圧に対して、ｐｎダイオード９０ａ〜９０ｄのインピーダンスは高く、交流電圧を直流電圧に効率よく変換することができないという問題があった。
【００１１】
そこで、この発明はこのような問題を解決したものであって、ダイオードの電圧−電流特性を改善して、ダイオードの順方向により大きな電流を流すことができるようにした半導体装置及びその製造方法の提供を目的とする。
【００１２】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置は、ｐ型シリコン層と、当該ｐ型シリコン層に接合するｎ型シリコン層とからなるダイオードを備え、このｐ型シリコン層には、ゲルマニウムが含まれていることを特徴とするものである。
【００１３】
ここで、ｐ型シリコン層とｎ型シリコン層を接触させると、これら両層のキャリアが相互に拡散して平衡状態になり、フェルミ準位が一致する。このとき、ｐ型シリコン層とｎ型シリコン層との間には、ビルトインポテンシャルと呼ばれる電位差が生じる。このビルトインポテンシャルは、ｐ型シリコン層の伝導バンドと、ｎ型シリコン層の伝導バンドとのエネルギー準位差に対応している。本発明は、シリコン層にゲルマニウムを導入すると、シリコン層のバンドギャップが縮小する点に着目して、ダイオードのｐ型シリコン層にゲルマニウムを導入したものである。
【００１４】
本発明に係る第２の半導体装置は、ｐ型シリコン層と、当該ｐ型シリコン層に接合する高純度のｉ型シリコン層と、該ｉ型シリコン層に接合するｎ型シリコン層とからなるダイオードを備え、このｐ型シリコン層には、ゲルマニウムが含まれていることを特徴とするものである。
本発明に係る第３の半導体装置は、上述した第１または第２の半導体装置において、このダイオードは絶縁性の基板、または絶縁層上に設けられていることを特徴とするものである。
【００１５】
本発明に係る第４の半導体装置は、上述した第１〜第３の半導体装置において、このダイオードを複数個備え、当該ダイオードによって、所定の交流電圧を直流電圧に整流するブリッジ整流回路が構成されていることを特徴とするものである。
本発明に係る第５の半導体装置は、上述した第４の半導体装置において、ブリッジ整流回路の一方の側に接続されるコイルアンテナと、当該ブリッジ整流回路の他方の側に接続される平滑コンデンサとを備え、電磁誘導によってこのコイルアンテナに交流電圧が発生し、当該交流電圧がこのブリッジ整流回路に供給されて直流電圧に整流され、該直流電圧がこの平滑コンデンサに供給されて定電圧に平滑化されることを特徴とするものである。
【００１６】
本発明に係る第１〜第５の半導体装置によれば、従来型の半導体装置と比べて、ダイオードを構成するｐ型シリコン層のバンドギャップが縮小化されている。従って、このダイオードにおけるｐ型シリコン層とｎ型シリコン間のビルトインポテンシャルを下げることができ、ダイオードを低インピーダンス化することができる。
【００１７】
これにより、ダイオードの電圧−電流特性を改善することができ、ダイオードの順方向により大きな電流を流すことができる。また、このダイオードでブリッジ整流回路を構成することによって、交流電圧を直流電圧に効率よく変換することができる。
本発明に係る半導体装置の製造方法は、ｐ型シリコン層と、当該ｐ型シリコン層に接合するｎ型シリコン層とからなるダイオードの製造方法であって、このｐ型シリコン層にゲルマニウムを導入して、シリコンゲルマニウム混晶を形成することを特徴とするものである。
【００１８】
本発明に係る半導体装置の製造方法によれば、ｐ型シリコン層とｎ型シリコンとの接合部位に生じるビルトインポテンシャルを下げることができ、ダイオードを低インピーダンス化することができる。これにより、ダイオードの電圧−電流特性を改善することができ、ダイオードの順方向に大電流を流すことができる。
【００１９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置及びその製造方法について説明する。
（１）第１実施形態
図１は、本発明の実施形態に係る半導体デバイス１００の構成例を示す回路図である。この半導体デバイス１００は、例えば非接触式のＩＤカード等に内蔵されるものであり、電磁誘導によって得られる交流電圧を直流電圧に変換すると共に、この直流電圧を電源（Ｖｄｄ）に用いて所定の演算処理を実行したり、記憶したりする装置である。
【００２０】
この半導体デバイス１００は、コイルアンテナ１に接続するブリッジ整流回路５０と、このブリッジ整流回路５０に接続する平滑コンデンサ３と、ブリッジ整流回路５０及び平滑コンデンサ３の両方と接続するＣＰＵや不揮発性メモリ（図示せず）等とから構成されている。
図１において、給電装置７０はＩＣカードの外部にある機器であり、この給電装置７０のコイルに所定の電流を流すことによって磁界を発生する。コイルアンテナ１は、この磁界を受けて交流の起電力を発生する。この起電力は、図１３（Ａ）に示すように、正電位と負電位とを繰り返す正弦波形を有している。
【００２１】
ブリッジ整流回路５０は、図１３（Ａ）に示した交流電圧を図１３（Ｂ）に示すように全波整流するものである。このブリッジ整流回路５０は、例えばコイルアンテナ１で得られた交流電圧の負の波形を正の波形に反転させて、交流電圧を正の直流電圧に変換する。
図１に示すように、このブリッジ整流回路５０は、例えば４個のｐｎダイオード５ａ〜５ｄで構成されている。これら４個のｐｎダイオード５ａ〜５ｄは、いずれも同一の構造を有している。これらのｐｎダイオード５ａ〜５ｄの構造については、後で詳細に説明する。
【００２２】
図１に示すブリッジ整流回路５０への入力電圧が正の波形の場合は、ｐｎダイオード５ａ、５ｄを通って電流が流れ、平滑コンデンサ３の両端に正の波形が現れる。また、このブリッジ整流回路５０への入力電圧が負の波形の場合は、ｐｎダイオード５ｂ、５ｃを通って電流が流れ、平滑コンデンサ３の両端にやはり正の波形が現れる。
【００２３】
平滑コンデンサ３は、ブリッジ整流回路５０によって正の波形に整流された整流電圧を受けて充放電を繰り返し、図１３（Ｃ）の２点鎖線で示すように、整流電圧を定電圧に平滑化するものである。
図１に示すＶｄｄ端子には、図示しないＣＰＵや不揮発性メモリ等が接続されている。平滑コンデンサ３によって定電圧に平滑化された整流電圧はＶｄｄ端子に供給され、ＣＰＵや不揮発性メモリの電源として用いられる。この半導体デバイス１００では、ブリッジ整流回路５０と、平滑コンデンサ３と、図示しないＣＰＵや不揮発性メモリ等が１チップ化されている。
【００２４】
図２（Ａ）及び（Ｂ）は、ｐｎダイオード５ａの構造例を示す平面図とＸ１−Ｘ２矢視断面図である。上述したように、このｐｎダイオード５ａは、ブリッジ整流回路５０を構成する４つのｐｎダイオードのうちの一つである。図示しないが、他の３つのｐｎダイオード５ｂ〜５ｄも、ｐｎダイオード５ａと同様の構造を有している。以下、このｐｎダイオード５ａの構造について説明する。
【００２５】
図２（Ｂ）において、１１はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板、１３はｐ型のシリコンゲルマニウム混晶層（以下で、ｐ型ＳｉＧｅ層という）、１５はｎ型のシリコン層（以下で、ｎ型Ｓｉ層という）、１６は素子分離層、１７は層間絶縁膜、１９ａ及び１９ｂはＡｌ配線である。
ＳＯＩ基板１１は、シリコン基板１１ａと、シリコン酸化膜等からなる絶縁層１１ｂと、当該絶縁層１１ｂ上に形成された単結晶シリコン層１１ｃとから構成されている。このようなＳＯＩ基板はＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔ  Ｏｘｙｇｅｎ）法、或いは貼り合わせ法などにより作成される。また、素子分離層１６は、ＳＯＩ基板１１上の素子形成領域以外のシリコン層１１ｃが熱酸化されて形成されたものである。
【００２６】
このＳＯＩ基板１１によって、ｐｎダイオード９０ａを他の素子から完全に素子分離することができ、半導体デバイス１００におけるラッチアップを防止することができる。また、このＳＯＩ基板１１によって、ｐｎダイオード９０ａの寄生容量を低減することができ、半導体デバイス１００の動作速度を向上することができる。
【００２７】
ｐ型ＳｉＧｅ層１３と、ｎ型Ｓｉ層１５は、この素子分離層１６によって囲まれた領域の半導体層１１ｃに設けられている。図２（Ｂ）に示すように、これらのｐ型ＳｉＧｅ層１３と、ｎ型Ｓｉ層１５は横方向で隣り合うよう形で接合している。
層間絶縁膜１７は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によってＳＯＩ基板１１上に設けられたシリコン酸化膜である。この層間絶縁膜１７の上面はＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）等によって平坦化されている。また、この層間絶縁膜１７には、ｐ型ＳｉＧｅ層１３上と、ｎ型Ｓｉ層１５上を開口するようなコンタクトホールが設けられている。
【００２８】
Ａｌ配線１９ａ及び１９ｂは、平坦化処理された層間絶縁膜１７上に設けられている。図２（Ａ）に示すように、Ａｌ配線１９ａは、コンタクトホール２１ａを通って、ｐ型ＳｉＧｅ層１３と接続している。このＡｌ配線１９ａはアノード端子としての役割を果たすものである。また、Ａｌ配線１９ｂは、コンタクトホール２１ｂを通って、ｎ型Ｓｉ層１５と接続している。このＡｌ配線１９ｂはカソード端子としての役割を果たすものである。
【００２９】
図２（Ｂ）において、ｐ型ＳｉＧｅ層１３に含まれる不純物イオンは、例えばボロン（Ｂ）であり、その濃度は１０２０〜１０２１ｃｍ−３程度である。また、ｎ型Ｓｉ層１５に含まれる不純物イオンは、例えばリン（Ｐ）であり、その濃度は１０１９〜１０２０ｃｍ−３程度である。このようなｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５の接合型は、例えば片側階段接合型である。
【００３０】
図９は、ｐｎダイオード５ａのバンドダイアグラムである。図９の左側がｐ型ＳｉＧｅ層１３のエネルギーバンドを示し、右側がｎ型Ｓｉ層１５のエネルギーバンドを示す。図９において、ＥＶは価電子バンドのエネルギー準位、ＥＣは導電バンドのエネルギー準位、ＥＦはフェルミ準位である。また、Ｖｎは伝導バンドとフェルミ準位間の電位差、Ｖｐは価電子バンドとフェルミ準位間の電位差、φはビルトインポテンシャルを示す。
【００３１】
図９に示すように、ｐ型ＳｉＧｅ層におけるフェルミ準位ＥＦは価電子バンドＥＶ側にあり、ｎ型Ｓｉ層におけるフェルミ準位ＥＦは伝導バンド側ＥＣ側にある。そして、熱平衡状態において両層のフェルミ準位ＥＦはつりあっている。
このｐｎダイオード５ａにおいて、ｐｎ接合間のビルトインポテンシャル（ｂｕｉｌｔ−ｉｎ  ｐｏｔｅｎｔｉａｌ）φは、▲１▼式で表される。
【００３２】
2004259882.tif 000003
▲１▼式において、ＥＣ（Ｓｉ）はシリコン（Ｓｉ）結晶における伝導バンドのエネルギー準位であり、ＥＶ（ＳｉＧｅ）はシリコンゲルマニウム（ＳｉＧｅ）混晶における価電子バンドのエネルギ−準位である。また、ＥＶ（Ｓｉ）はＳｉ結晶における価電子バンドのエネルギ−準位であり、ΔＥＶ  （ＳｉＧｅ）は、ＳｉＧｅ混晶のシリコン結晶に対する価電子バンドの不連続量である。
【００３３】
ここで、ｐ型ＳｉＧｅ層１３の不純物濃度を１０２０ｃｍ−３、ｎ型Ｓｉ層１５における不純物濃度を１０１９ｃｍ−３とすると、φｐｎ（Ｓｉ）は、約１．０５［ｅＶ］程度である。一方、ΔＥＶ（ＳｉＧｅ）は▲２▼式で表されることが知られている。
ΔＥＶ（ＳｉＧｅ）＝０．８４−２．４１（ａ−５．４３）［ｅＶ］      …▲２▼
▲２▼式において、ａはＳｉＧｅ混晶の格子定数である。例えば、ＳｉＧｅ混晶におけるＧｅ組成比が６０％であり、格子定数が５．５０Åの場合には、ａ＝５．５０を▲２▼式に代入して、
2004259882.tif 000004
ΔＥＶ（ＳｉＧｅ）＝０．６７［ｅＶ］、φｐｎ（Ｓｉ）＝１．０５［ｅＶ］を▲１▼式に代入すると
、
2004259882.tif 000005
図５はｐｎダイオード５ａ及び９０ａの電圧−電流特性を示す比較図である。図５において、横軸は順方向電圧ＶＦを示し、縦軸は順方向電流ＩＦを示す。また、曲線Ａは本発明のｐｎダイオード５ａの電圧−電流特性であり、曲線Ｂは従来型のダイオード９０ａの電圧−電流特性である。曲線ＣはＭＯＳトランジスタ９０ａ´の電圧−電流特性である。
【００３４】
一般に、ｐｎダイオードの順方向電流ＩＦは▲３▼式で表されることが知られている。
ＩＦ＝α｛ｅｑ（ＶＦ−φ）／ｋＴ−１｝                    …▲３▼
▲３▼式において、αは定数、Ｋはボルツマン定数、Ｔは絶対温度である。
【００３５】
上述したように、ｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５とから構成されるｐｎダイオード５ａのビルトインポテンシャルφは０．３８［ｅＶ］程度であり、従来型のｐｎダイオード９０ａのビルトインポテンシャルφ´は１．０５［ｅＶ］程度である。
このため、▲３▼式から明らかなように、従来型のｐｎダイオード９０ａでは、理論上、順方向電圧ＶＦが１．０５［Ｖ］に達した時点で順方向電流ＩＦが流れ始めるのに対して、本発明のｐｎダイオード５ａではＶＦが僅か０．３８［Ｖ］でＩＦが流れ始める。
【００３６】
従って、図５に示すように、ｐｎダイオード５ａは、従来型のｐｎダイオード９０ａと比べて、そのビルトインポテンシャルφを１／２以下にすることができるので、順方向電圧ＶＦに対する順方向電流ＩＦの立ち上がりを早く、より大きな電流を流すことができる。
また、ＭＯＳトランジスタ９０ａ´の順方向電流ＩＦは▲４▼式で表されることが知られている。
【００３７】
ＩＦ＝α（ＶＦ−Ｖｔｈ）２                            …▲４▼
ここでＶｔｈはＭＯＳトランジスタ９０ａ´の閾値電圧である。従って、ｐｎダイオードの順方向電流ＩＦは電圧に対して指数関数的に増加するのに対して、ＭＯＳトランジスタ９０ａ´の順方向電流ＩＦは電圧の自乗で増加する。それゆえ、本発明のｐｎダイオード５ａはＭＯＳトランジスタ９０ａ´と比較した場合でも、より大きな電流を流すことができる。
【００３８】
このように、本発明に係る半導体デバイス１００によれば、従来方式と比べて、
ｐｎダイオードにおけるｐ型Ｓｉ層とｎ型Ｓｉ層間のビルトインポテンシャルφを下げることができ、ｐｎダイオードを低インピーダンス化することができる。従って、ｐｎダイオードの電圧−電流特性を改善することができ、ｐｎダイオードの順方向により大きな電流を流すことができる。
【００３９】
また、半導体デバイス１００では、このような低インピーダンスなｐｎダイオード５ａ〜５ｄによってブリッジ整流回路５０が構成されているので、交流電圧を直流電圧に効率よく変換することができる。それゆえ、コイルアンテナに生じる起電力が低電圧の場合でも、ＩＣカード内のＣＰＵ等を動作させることができ、ＩＣカードの非接触認証距離の向上等に寄与することができる。
【００４０】
この第１実施形態では、ｐ型ＳｉＧｅ層１３が本発明のｐ型シリコン層に対応し、ｎ型Ｓｉ層１５が本発明のｎ型シリコン層に対応している。また、ｐｎダイオード５ａ〜５ｄが本発明のダイオードに対応し、ＳＯＩ基板１１を構成する絶縁層１１ｂが本発明の絶縁性の基板、または絶縁層に対応している。さらに、半導体デバイス１００が本発明の半導体装置に対応している。
【００４１】
次に、上述したｐｎダイオード５ａの製造方法について、図３（Ａ）〜図４（Ｃ）を参照しながら説明する。まず、図３（Ａ）に示すように、シリコン基板１１ａ上にシリコン酸化膜１１ｂを介して単結晶シリコン層１１ｃが形成されているようなＳＯＩウェハ１１を用意する。
次に、ＬＯＣＯＳ（ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ：局所酸化素子分離法）によって素子形成領域以外のＳＯＩ基板上に素子分離層１６を形成する。即ち、まず始めに、ＳＯＩウェハ１１の単結晶シリコン層１１ｃ上にシリコン窒化膜を堆積させる。このシリコン窒化膜２３の堆積は、例えばＣＶＤによって行う。次に、図３（Ｂ）に示すように、フォトリソグラフィとドライエッチングによって、素子形成領域以外のシリコン窒化膜２３を除去する。そして、このシリコン窒化膜２３下から露出した単結晶シリコン層１１ｃのみを熱酸化して、素子分離層１６を形成する。その後、このシリコン窒化膜２３を熱リン酸でウエットエッチングして、図３（Ｃ）に示すように、ＳＯＩ基板１１上から除去する。
【００４２】
次に、図４（Ａ）に示すように、素子分離層１６を形成した後の単結晶シリコン層１１ｃにリン（Ｐ）をイオン注入する。このリンのイオン注入条件は、例えば、打ち込みエネルギーが約４０ｋｅＶ、ドーズ量が１×１０１４〜１０１５ｃｍ−２程度である。
次に、図４（Ｂ）に示すように、フォトリソグラフィによって、ｐ型層を形成する領域（以下で、ｐ型形成領域という）のみを開口するようなレジストパターン２５をＳＯＩ基板１１上に形成する。そして、このレジストパターン２５をマスクにして、単結晶シリコン層１１ｃにボロン（Ｂ）をイオン注入する。このボロンのイオン注入条件は、例えば、打ち込みエネルギーが約１７ｋｅＶ、ドーズ量が１×１０１５〜５×１０１５ｃｍ−２程度である。
【００４３】
さらに、このレジストパターン２５をマスクにして、ボロンをイオン注入した単結晶シリコン層１１ｃにゲルマニウム（Ｇｅ）をイオン注入する。このゲルマニウムのイオン注入条件は、例えば、打ち込みエネルギーが約２０ｋｅＶ、ドーズ量が１×１０１４〜５×１０１５ｃｍ−２程度である。このゲルマニウムのイオン注入後に、レジストパターン２５をアッシングして除去する。
【００４４】
次に、図４（Ｃ）に示すように、このゲルマニウムや、ボロン、リン等をイオン注入した単結晶シリコン層１１ｃや、素子分離層１６上に、シリコン酸化膜１７ａを所定の厚みだけ堆積する。そして、このシリコン酸化膜１７ａを堆積したＳＯＩ基板１１に高温熱処理を施して、単結晶シリコン層１１ｃにイオン注入したゲルマニウムや、ボロン、リン等の不純物を活性化させる。このシリコン酸化膜１７ａとは、例えば、ＴＥＯＳ膜であり、その厚みはおよそ１０００Å程度である。また、高温熱処理とは、例えば、処理温度１０４０℃、処理時間３０秒程度の高速高温熱処理である。
【００４５】
次に、ＣＶＤによって、このシリコン酸化膜１７ａ上にさらに、シリコン酸化膜を約８０００Å程度堆積させる。そして、このシリコン酸化膜上をＣＭＰ等によって平坦化処理する。これにより、上述した層間絶縁膜１７（図２参照）が形成される。さらに、フォトリソグラフィとドライエッチングによって、この層間絶縁膜１７にコンタクトホール２１ａ及び２１ｂ（図２参照）を形成する。
【００４６】
その後、このコンタクトホール２１ａ及び２１ｂを形成した層間絶縁膜１７上に、スパッタ法等によってＡｌ膜を堆積する。そして、フォトリソグラフィとドライエッチングによって、このＡｌ膜を配線形状にパターニングして、Ａｌ配線１９ａ及び１９ｂ（図２参照）を形成する。これにより、図２（Ｂ）に示したｐｎダイオード５ａを完成させる。
【００４７】
このｐｎダイオード５ａの全ての製造プロセスは、ＳＯＩ基板１１上に形成される他のｐｎダイオード５ｂ〜５ｄや、ＣＭＯＳトランジスタ、ＭＯＳキャパシタ等の製造プロセスと一括、または連続して行われるものであり、ＭＯＳの製造工程と統合性がある。このため、従来方式と比べて、製造コストの大幅な上昇を招くことなく、低インピーダンスなｐｎダイオード５ａ〜５ｄを形成することができる。
【００４８】
尚、この実施形態では、ｐ型形成領域の単結晶シリコン層１１にゲルマニウムをイオン注入して、ｐ型ＳｉＧｅ層１３を形成する場合について説明したが、ゲルマニウムの導入方法はイオン注入法に限られることはない。例えば、超高真空エピタキシャル技術、ＭＯＣＶＤ（ｍｅｔａｌ  ｏｒｇａｎｉｃ  ＣＶＤ）技術、或いはＭＢＥ（ｍｏｌｅｃｕｌａｒ  ｂｅａｍ  ｅｐｉｔａｘｙ）技術等によって、ゲルマニウムを単結晶シリコン層１１ｃ上に形成し、その後、高温熱処理して、ｐ型ＳｉＧｅ層１３を形成しても良い。この場合でも、ｐｎダイオード５ａ〜５ｄのビルトインポテンシャルφを小さくすることができ、低インピーダンスなダイオード特性を得ることができる。（２）第２実施形態
上述の第１実施形態では、ｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５とがそれぞれの片側でのみ接している構造のｐｎダイオード５ａ〜５ｄを用いて、ブリッジ整流回路５０を構成する場合について説明した。しかしながら、これらのｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５の接合型は、片側接合に限られることはない。
【００４９】
図６（Ａ）及び（Ｂ）は本発明の第２実施形態に係るｐｎダイオード５ａ´の構成例を示す平面図と、Ｘ３−Ｘ４矢視断面図である。ここでは、ｐ型ＳｉＧｅ層１３の両側で、このｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５を接合させる場合を想定する。従って、図６（Ａ）及び（Ｂ）において、上述したｐｎダイオード５ａと同一の構成を有する部分には同一の符号を付し、その詳細説明を省略する。なお、図６（Ａ）では、説明の便宜上から、層間絶縁膜やＡｌ配線等の図示を省いている。
【００５０】
図６（Ａ）に示すように、このｐｎダイオード５ａ´では、ｎ型Ｓｉ層１５の形状は例えばリング状であり、このｎ型Ｓｉ層１５のリングの中央部にｐ型ＳｉＧｅ層１３が設けられている。従って、ｎ型Ｓｉ層１５とｐ型ＳｉＧｅ層１３との接合面積を増やすことができるので、図２に示したｐｎダイオード５ａよりもさらに大きな電流を順方向に流すことができる。また、このｐｎダイオード５ａを用いて、図１に示したブリッジ整流回路５０を構成することによって、交流電圧から直流電圧への変換の効率をより一層高めることができる。
【００５１】
次に、ｐｎダイオード５ａ´の製造方法について説明する。図６（Ｂ）に示す第１層間絶縁膜１７を形成する工程までは、上述したｐｎダイオード５ａと同様である（但し、ｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５の形成領域をそれぞれ画定するフォトマスクは、ｐｎダイオード５ａと異なる。）。第１層間絶縁膜１７を形成した後に、フォトリソグラフィとドライエッチングとによって、ｎ型Ｓｉ層１５上の第１層間絶縁膜１７にコンタクトホールを形成する。そして、このコンタクトホールを埋め込むようにして、カソード端子用のＡｌ配線１９Ｂを形成する。
【００５２】
次に、この第１層間絶縁膜１７上にシリコン酸化膜等の絶縁膜を堆積し、平坦化処理して第２層間絶縁膜２７を形成する。そして、フォトリソグラフィとドライエッチングとによって、ｐ型ＳｉＧｅ層１３上の層間絶縁膜１７及び２７にコンタクトホールを形成する。その後、このコンタクトホールを埋め込むようにして、アノード端子用のＡｌ配線１９ａを形成する。これにより、ｐｎダイオード５ａ´を完成させる。
（３）第３実施形態
上述の第１、第２実施形態では、ｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５とからなるｐｎダイオードでブリッジ整流回路５０を構成する場合について説明した。しかしながら、本発明の半導体デバイス１００では、ブリッジ整流回路５０を構成するのはｐｎダイオードに限られることはない。
【００５３】
図７（Ａ）及び（Ｂ）は本発明の第３実施形態に係るｐｉｎダイオード１０５ａの構成例を示す平面図と、Ｘ５−Ｘ６矢視断面図である。図７（Ａ）及び（Ｂ）において、上述したｐｎダイオード５ａと同一の構成を有する部分には同一の符号を付し、その詳細説明を省略する。
図７に示すように、このｐｉｎダイオード１０５ａでは、ｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５との間に高純度のｉ型（真性）Ｓｉ層１４が設けられている。この構造によって、ｐ型ＳｉＧｅ層１３とｎ型Ｓｉ層１５との間で空乏層への電界集中を回避することができるので、逆方向の降伏電圧を向上させることができる。
【００５４】
また、このｐｉｎダイオード１０５ａでブリッジ整流回路５０を構成することによって、ブリッジ整流回路５０の逆方向電圧に対する耐圧を高めることができる。これにより、急激な電磁誘導による破壊が起きにくいＩＣカードを提供することができる。
図８（Ａ）及び（Ｂ）は、ｐｉｎダイオード１０５ａの製造方法を示す断面図である。このｐｉｎダイオード１０５ａの製造方法において、ＳＯＩ基板１１に素子分離層１６を形成する工程までは、ｐｎダイオード５と同様なので、その説明を省略する。
【００５５】
図８（Ａ）に示すように、素子分離層１６を形成した後、フォトリソグラフィによって、ｎ型層を形成する領域（以下で、ｎ型形成領域という）のみを開口するようなレジストパターン３１をＳＯＩ基板１１上に形成する。ここで、ｐ型形成領域と、ｉ型Ｓｉ層となる領域（以下で、ｉ型領域という）は、このレジストパターン３１によってその上面が覆われている。
【００５６】
次に、このレジストパターン３１をマスクにして、ｎ型形成領域の単結晶シリコン層１１ｃにリンをイオン注入する。このリンのイオン注入条件は、例えば、打ち込みエネルギーが約４０ｋｅＶ、ドーズ量が１×１０１４〜１０１５ｃｍ−２程度である。
次に、図８（Ｂ）に示すように、フォトリソグラフィによって、ｐ型形成領域のみを開口するようなレジストパターン３３をＳＯＩ基板１１上に形成する。ここで、ｎ型形成領域と、ｉ型領域は、このレジストパターン３３によってその上面が覆われている。
【００５７】
そして、このレジストパターン３３をマスクにして、ｐ型形成領域の単結晶シリコン層１１ｃにボロンをイオン注入する。このボロンのイオン注入条件は、例えば、打ち込みエネルギーが約１７ｋｅＶ、ドーズ量が１×１０１５〜５×１０１５ｃｍ−２程度である。
続いて、このレジストパターン３３をマスクにして、ボロンをイオン注入した単結晶シリコン層１１ｃにゲルマニウムをイオン注入する。このゲルマニウムのイオン注入条件は、例えば、打ち込みエネルギーが約２０ｋｅＶ、ドーズ量が１×１０１４〜５×１０１５ｃｍ−２程度である。このゲルマニウムのイオン注入後に、レジストパターン３３をアッシングして除去する。
【００５８】
このように、図８（Ａ）及び（Ｂ）に示すイオン注入工程において、ｐ型領域にボロンとゲルマニウムをイオン注入し、ｎ型領域にリンをイオン注入する。また、このｉ型領域には、リンやボロン等の不純物をイオン注入しない。
この後に続く工程は、上述したｐｎダイオード５の製造方法と同様である。即ち、ｉ型領域の両側にイオン注入した不純物やゲルマニウム等を熱処理によって活性化させた後に、ＳＯＩ基板１１上に層間絶縁膜１７（図７参照）を形成する。そして、この層間絶縁膜にコンタクトホールを形成して、Ａｌ配線１９ａ及び１９ｂを形成し、図７（Ｂ）に示したｐｉｎダイオード１０５を完成させる。
【００５９】
この第３実施形態では、ｉ型Ｓｉ層１４が本発明のｉ型シリコン層に対応し、ｐｉｎダイオード１０５ａが本発明のダイオードに対応している。
なお、このｐｉｎダイオード１０５ａでは、ｉ型Ｓｉ層１４の内部抵抗により順方向の電流値が、上述したｐｎダイオード９０ａと比べて、若干低下してしまう。この点を改善するには、このｐｉｎダイオード１０５ａにおいても、第２実施形態と同様にｎ型Ｓｉ層１５の形状をリング状とし、さらに、ｉ型Ｓｉ層１４の形状もリング状とし、このｉ型Ｓｉ層１４のリングの中央部にｐ型ＳｉＧｅ層１３を設けると良い。
【００６０】
これにより、ｐ型ＳｉＧｅ層１３とｉ型Ｓｉ層１４の接合面積、及び、ｉ型Ｓｉ層１４とｎ型Ｓｉ層１５の接合面積を増やすことができるので、大きな電流値を確保することができる。
【図面の簡単な説明】
【図１】半導体デバイス１００の構成例を示す回路図。
【図２】ｐｎダイオード５ａの構成例を示す平面図と断面図。
【図３】ｐｎダイオード５ａの製造方法（その１）を示す工程図。
【図４】ｐｎダイオード５ａの製造方法（その２）を示す工程図。
【図５】ｐｎダイオード５ａ及び９０ａ等の電圧―電流特性。
【図６】ｐｎダイオード５ａ´の構成例を示す平面図と断面図。
【図７】ｐｉｎダイオード１０５ａの構成例を示す平面図と断面図。
【図８】ｐｉｎダイオード１０５ａの製造方法を示す工程図。
【図９】ｐｎダイオード５ａのバンドダイアグラム。
【図１０】ｐｎダイオード９０ａの適用例と構成例を示す図。
【図１１】ＭＯＳトランジスタ９０ａ´の適用例を示す回路図。
【図１２】ｐｎダイオード９０ａのバンドダイアグラム。
【図１３】起電力の整流及び平滑の一例を示す概念図。
【符号の説明】
１  コイルアンテナ、３  平滑コンデンサ、５ａ、５ｂ、５ｃ、５ｄ  ｐｎダイオード、１１  ＳＯＩ基板、１３  ｐ型Ｓｉ層、１４  ｉ型Ｓｉ層、１５  ｎ型Ｓｉ層、１６  素子分離層、１７、２７  層間絶縁膜、１９ａ、１９ｂ  Ａｌ配線、２１ａ、２１ｂ  コンタクトホール、２３  シリコン窒化膜、２５、３１、３３  レジストパターン、５０  ブリッジ整流回路、７０  給電装置、１００  半導体デバイス、１０５ａ  ｐｉｎダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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