(57)【要約】【課題】複雑で大規模な回路構成を備えて複雑な制御をする必要なく、テスト仕様の変更や追加に対しても柔軟に対応することができる自己診断テスト機能を備えた半導体記憶装置を提供すること【解決手段】メモリ動作仕様情報として、容量情報Ｒ１、バス幅情報Ｒ２、バースト長情報Ｒ３が外部から入力され容量情報格納回路１、バス幅情報格納回路２、バースト長情報格納回路３に格納される。格納されている各Ｒ１乃至Ｒ３は最大最小発生回路１１に入力され、最大アドレスＡＭＡＸ１、最小アドレスＡＭＩＮ１が最大最小発生回路１１において生成される。情報Ｒ１乃至Ｒ３といったメモリ動作仕様情報が外部から書き換えられることにより、アドレス空間における最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１を仕様に応じて設定することができる。【選択図】　図１
2004030765.tif 000002
【特許請求の範囲】
【請求項１】
自己診断テスト機能を備えた半導体記憶装置であって、
外部から書き換え可能なメモリ動作仕様情報が格納されるメモリ動作仕様情報格納部を備え、
前記メモリ動作仕様情報に基づき、自己診断テストにおける動作パラメータが設定されることを特徴とする半導体記憶装置。
【請求項２】
前記メモリ動作仕様情報は、メモリセルの容量情報、入出力データのバス幅情報、またはバースト動作におけるバースト長情報の少なくとも何れか１つであり、
前記メモリ動作仕様情報に基づき、前記自己診断テストの際のアドレス空間における最大アドレスまたは最小アドレスの少なくとも何れか一方を設定する最大最小値生成部を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
データの入出力用として、予め複数の信号経路が配置されている半導体記憶装置であって、
前記メモリ動作仕様情報は、入出力データのバス幅情報であり、
前記メモリ動作仕様情報に基づき、
前記複数の信号経路のうちから書き込みデータのデータ経路を選択する書き込みデータ選択回路と、
前記複数の信号経路のうちから読み出しデータのデータ経路を選択する読み出しデータ選択回路とを備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
自己診断テスト機能を備えた半導体記憶装置であって、
外部から書き換え可能なテスト仕様情報が格納されるテスト仕様情報格納部を備え、
前記テスト仕様情報に基づき、自己診断テストにおける動作仕様が設定されることを特徴とする半導体記憶装置。
【請求項５】
前記テスト仕様情報は、アドレスカウントの際のカウント方向情報であり、
前記カウント方向情報によるカウントアップ設定に合わせて、カウントごとにカウント値を増加して出力するアドレスカウンタと、
前記カウント方向情報によるカウントダウン設定の場合、前記アドレスカウンタの最大カウント値を該アドレスカウンタの最大可能カウント値に設定し、最小カウント値を前記最大可能カウント値から前記自己診断テストの際のアドレス空間における最大アドレスを減じた前記カウント値に設定する最大最小値切り替え部と、
前記カウント方向情報によるカウントダウン設定の場合、前記アドレス空間におけるアドレスを前記最大可能カウント値から前記カウント値を減じた値とするカウント方向切り替え部とを備えることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記テスト仕様情報は、優先して遷移すべきアドレスを設定するアドレス優先順位情報であり、
前記自己診断テストを行なう全アドレスを含むカウント値を出力するアドレスカウンタと、
前記アドレス優先順位情報に応じて、前記カウント値における所定ビット数の下位ビットを、前記優先して遷移すべきアドレスとする第１優先アドレス切り替え部とを備えることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記テスト仕様情報は、データパターンを選択するデータパターン情報と、書き込みデータあるいは読み出し期待値の少なくとも何れか一方の論理レベルを設定するデータ論理情報とであり、
少なくとも１つの、所定データパターンを発生するデータ発生部と、
前記データパターン情報に応じて前記データ発生部を選択し、前記データ論理情報に応じて、前記データ発生部から出力される前記書き込みデータあるいは前記読み出し期待値の論理レベルを、正反転制御するデータ切替部とを備えることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記テスト仕様情報は、コマンドパターンを選択するコマンドパターン情報であり、
コマンドごとに対応するコマンド制御信号を予め格納してなるコマンド記憶部と、
前記コマンドパターン情報に応じて、前記コマンド記憶部より選択される前記コマンド制御信号を格納するコマンドパターンレジスタと、
前記コマンドパターンレジスタに格納されている前記コマンド制御信号が、コマンドシーケンスにおける所定タイミングで順次転送されるコマンドパターン発行部とを備えることを特徴とする請求項４に記載の半導体記憶装置。
【請求項９】
前記テスト仕様情報は、アドレススクランブラの有無を制御するアドレススクランブラ情報であり、
前記アドレススクランブラ情報に応じて活性化制御されるアドレススクランブラ部を備えることを特徴とする請求項４に記載の半導体記憶装置。
【請求項１０】
前記テスト仕様情報は、データスクランブラの有無を制御するデータスクランブラ情報であり、
前記データスクランブラ情報に応じて活性化制御されるデータスクランブラ部を備えることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、自己診断テスト機能を備えた半導体記憶装置に関するものであり、特に、テスト仕様の変更に柔軟に対応することができる自己診断テスト機能を備えた半導体記憶装置に関するものである。
【０００２】
【従来の技術】
近年の大容量化・高速化された半導体記憶装置のテストを行なうためには、テスタも高速に動作する必要がある。特に高速な同期型半導体記憶装置のテストに必要となるテスタについては、非常に高速な動作が要求されてきておりテスタ自体が高価なものとなっている。更に、半導体記憶装置の動作周波数の高速化によっては、テスタが追従できない場合も考えられている。
【０００３】
また、システムの高度化・複雑化の進展に伴い、いわゆるシステムＬＳＩといわれる高機能な半導体装置において、大容量の半導体記憶装置がメモリモジュールとして内蔵されてきている。このような内蔵モジュールとしての半導体記憶装置に対しては、アドレス・データ・コマンド等を入出力する端子群が半導体装置の端子群として備えられていない場合があり、外部からの半導体記憶装置のテストが行なえないという場合もあった。
【０００４】
そこで、メモリの自己診断を行なう組み込み式自己診断テスト（Ｂｕｉｌｔ−Ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）（以下、ＢＩＳＴと略記する）回路を、半導体記憶装置や半導体記憶装置をメモリモジュールとして備えた半導体装置に内蔵してやれば、大容量で高速な半導体記憶装置に対しては高価なテスタを使うことなく、また半導体装置に内蔵されたメモリモジュールに対しては、テスト用端子の有無に関わらずテストを行なうことができる。
【０００５】
このようなＢＩＳＴ回路を内蔵した半導体記憶装置の例として、特開２００１−１４８１９９号公報には、図１８に示すように、命令ＲＡＭ５０に予めロードされている自己テストを行なうためのプログラムが、ＡＬＰＧ５４から出力されるプログラムカウンタ値に従い順次読み出されてメモリセルアレイ３０のテストが行なわれ、入出力およびＢＩＳＴ書込／判定回路３２を介してテスト結果が出力される半導体記憶装置が記載されている。命令ＲＡＭ５０へのプログラムのロードは、ＢＩＳＴコントローラ５２がプログラムのロードシーケンサとして機能することにより行なわれる。テストのためのプログラムを外部から命令ＲＡＭ５０にロードすることにより、データやコマンドのパターンを変更してテストを行なう半導体記憶装置である。
【０００６】
【発明が解決しようとする課題】
しかしながら、設計時に確定されたメモリ仕様で構成される半導体記憶装置や半導体装置のメモリモジュールについて、内蔵されたＢＩＳＴ回路によるテストを行なう場合、図１６に示すように、ＢＩＳＴにより行なわれる各メモリセルへの書き込み用データパターンの種類が多くなると、ＢＩＳＴ回路の回路規模が大きくなってしまい、チップダイ上、半導体記憶装置として機能するメモリ主回路領域に対するＢＩＳＴ回路領域の割合が大きくなり、ＢＩＳＴ回路のチップ占有面積によるオーバーヘッドの増加に伴うチップサイズ・チップコストの増大が大きくなり問題である。
【０００７】
また、半導体記憶装置を半導体装置内のメモリモジュールとして内蔵する場合には、半導体装置が使用されるシステム仕様に応じて必要となるメモリ容量が異なることが一般的である。そこで、半導体装置を品種展開する際、開発・製造の時間・コストを圧縮するため、品種展開に対して必要とされる最大メモリ容量に合わせてメモリモジュールを設計しておき、メモリ容量、アドレス長、バス幅、バースト長等の個々の品種に必要なモジュール構成のみを利用する手法がとられている。
【０００８】
しかしながら、この場合にも、実際に使用されるメモリモジュールごとにＢＩＳＴ回路の試験仕様を合わせることが必要となる。最大許容メモリ容量を有するメモリモジュールを備えておき、メモリモジュールの再開発・再製造の時間・コストを削減したにも関わらず、ＢＩＳＴ回路を品種ごとに再設計することが必要となり問題である。例えば、図１７に示すように、メモリ主回路として８Ｍビットのメモリモジュールに対して、２Ｍビットを使用する場合には２Ｍビット用のＢＩＳＴ回路（図１７、（Ａ））が、４Ｍビットに対しては４Ｍビット用のＢＩＳＴ回路（図１７、（Ｂ））が、８Ｍビットに対しては８Ｍビット用のＢＩＳＴ回路が（図１７、（Ｃ））が必要となる。またバス幅に対しても、×８ビットに対しては×８ビット用のＢＩＳＴ回路（図１７、（Ｄ））が、×１６ビットに対しては×１６ビット用のＢＩＳＴ回路（図１７、（Ｅ））が、×３２ビットに対しては×３２ビット用のＢＩＳＴ回路（図１７、（Ｆ））が必要となる。
【０００９】
また、一旦備えられたＢＩＳＴ回路については、動作仕様の変更はすることができないので、書き込みデータパターンの変更や追加等のテスト仕様の変更を行なうことができず問題である。
【００１０】
ＢＩＳＴ回路におけるテスト仕様の変更については、特開２００１−１４８１９９号公報に記載されている半導体記憶装置により可能ではある。しかしながら、特開２００１−１４８１９９号公報の半導体記憶装置では、プログラムの記憶や動作制御等に係る、ＳＲＡＭからなる命令ＲＡＭ５０やＡＬＰＧ５４等を備える必要があり、ＢＩＳＴ回路として複雑な制御が必要となってしまう。複雑な回路構成に伴う開発期間の増大や、多大なチップ占有面積を必要とすることに伴うチップダイ上のオーバーヘッドの増大が問題である。
【００１１】
本発明は前記従来技術の問題点を解消するためになされたものであり、自己診断テストの際、複雑で大規模な回路構成を備えて複雑な制御をする必要なく、テスト仕様の変更や追加に対しても柔軟に対応することができる自己診断テスト機能を備えた半導体記憶装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、請求項１に係る半導体記憶装置は、自己診断テスト機能を備えた半導体記憶装置であって、外部から書き換え可能なメモリ動作仕様情報が格納されるメモリ動作仕様情報格納部を備え、メモリ動作仕様情報に基づき、自己診断テストにおける動作パラメータが設定されることを特徴とする。
【００１３】
また、請求項４に係る半導体記憶装置は、自己診断テスト機能を備えた半導体記憶装置であって、外部から書き換え可能なテスト仕様情報が格納されるテスト仕様情報格納部を備え、テスト仕様情報に基づき、自己診断テストにおける動作仕様が設定されることを特徴とする。
【００１４】
請求項１または請求項４の半導体記憶装置では、外部から書き換え可能なメモリ動作仕様情報またはテスト仕様情報が格納されるメモリ動作仕様情報格納部またはテスト仕様情報格納部を備えており、各格納部に格納されている各情報に基づいて、自己診断テストでの、動作パラメータや動作仕様が設定される。
【００１５】
これにより、メモリ動作仕様情報を半導体記憶装置の外部から適宜に書き換えることができるので、半導体記憶装置の品種展開に対しても品種に応じてメモリ動作仕様情報を書き換えることができ、自己診断テスト機能を品種ごとに再設計する必要はない。
【００１６】
また、テスト仕様情報を半導体記憶装置の外部から適宜に書き換えることができるので、テスト項目が増大した場合にもテストごとにテスト仕様情報を書き換えることができ、コンパクトな自己診断テスト構成で対応することができる。テスト仕様の変更・追加の場合にもテスト仕様に合わせてテスト仕様情報を書き換えることができ、自己診断テスト機能の再設計をする必要はない。
【００１７】
更に、メモリ動作仕様情報やテスト仕様情報を必要に応じて書き換えることにより、１種類の自己診断テスト構成により、テスト項目の増大、テスト仕様の変更・追加、品種展開等の変動要因に対応することができるため、変動要因ごとにプログラムをロードする等の複雑な制御は不要となる。
【００１８】
自己診断テスト機能を実現するテスト回路において、テスト項目の増大に伴うテスト回路の回路規模の増大はなく、テスト仕様の変更・追加に伴うまたは半導体記憶装置の品種ごとに対応するテスト用回路の再設計も必要なく、更にテスト項目の増大、テスト仕様の変更・追加、品種展開等のあらゆる変動要因に対応するための複雑で大規模な回路構成も必要もない。自己診断テスト回路の開発・設計期間の短縮を図ることができると共に、半導体記憶装置におけるテスト回路の占有面積をコンパクトに圧縮することができ、チップサイズ・チップコストの増大を抑制することができる。
【００１９】
また、請求項２に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、メモリ動作仕様情報は、メモリセルの容量情報、入出力データのバス幅情報、またはバースト動作におけるバースト長情報の少なくとも何れか１つであり、メモリ動作仕様情報に基づき、自己診断テストの際のアドレス空間における最大アドレスまたは最小アドレスの少なくとも何れか一方を設定する最大最小値生成部を備えることを特徴とする。
【００２０】
請求項２の半導体記憶装置では、メモリ動作仕様情報として、メモリセルの容量情報、入出力データのバス幅情報、またはバースト動作におけるバースト長情報の少なくとも何れか１つが外部から入力され、最大最小値生成部により、これらの情報に基づいた自己診断テストのアドレス空間の最大アドレスまたは最小アドレスが設定される。これにより、外部からのメモリ動作仕様情報の書き換えをすることにより、メモリ容量、バス幅、バースト長などに適合したアドレス空間の設定が可能となる。
【００２１】
また、請求項３に係る半導体記憶装置は、請求項１に記載の半導体記憶装置において、データの入出力として、予め複数の信号経路が配置されている半導体記憶装置であって、メモリ動作仕様情報は、入出力データのバス幅情報であり、メモリ動作仕様情報に基づき、複数の信号経路のうちから書き込みデータのデータ経路を選択する書き込みデータ選択回路と、複数の信号経路のうちから読み出しデータのデータ経路を選択する読み出しデータ選択回路とを備えることを特徴とする。
【００２２】
請求項３の半導体記憶装置では、メモリ動作仕様情報として、入出力データのバス幅情報が外部から入力され、書き込みデータ選択回路により、バス幅情報に基づいた書き込みデータのデータ経路が設定されると共に、読み出しデータ選択回路により、バス幅情報に基づいた読み出しデータのデータ経路が設定される。これにより、外部からのメモリ動作仕様情報の書き換えをすることにより、半導体記憶装置に予め配置されている複数の信号経路のうちから入出力データのバス幅に適合したデータ経路の選択が可能となる。
【００２３】
また、請求項５に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、テスト仕様情報は、アドレスカウントの際のカウント方向情報であり、カウント方向情報によるカウントアップ設定に合わせて、カウントごとにカウント値を増加して出力するアドレスカウンタと、カウント方向情報によるカウントダウン設定の場合、アドレスカウンタの最大カウント値をアドレスカウンタの最大可能カウント値に設定し、最小カウント値を最大可能カウント値から自己診断テストの際のアドレス空間における最大アドレスを減じたカウント値に設定する最大最小値切り替え部と、カウント方向情報によるカウントダウン設定の場合、アドレス空間におけるアドレスを最大可能カウント値からカウント値を減じた値とするカウント方向切り替え部とを備えることを特徴とする。
【００２４】
請求項５の半導体記憶装置では、テスト仕様情報として、アドレスカウントの際のカウント方向情報が外部から入力される。カウントダウン設定の場合には、最大最小値切り替え部により、カウント値を増加させていくアドレスカウンタに対して、最大可能カウント値から最大アドレスを減じたカウント値を最小カウント値とし、最大可能カウント値を最大カウント値として設定する。更に、カウント方向切り替え部により、最大可能カウント値からカウント値を減じた値をアドレスとして供給する。これにより、外部からのテスト仕様情報の書き換えをすることにより、何れのアドレスカウント方向についても自己診断テストを行なうことができる。
【００２５】
また、請求項６に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、テスト仕様情報は、優先して遷移すべきアドレスを設定するアドレス優先順位情報であり、自己診断テストを行なう全アドレスを含むカウント値を出力するアドレスカウンタと、アドレス優先順位情報に応じて、カウント値における所定ビット数の下位ビットを、優先して遷移すべきアドレスとする第１優先アドレス切り替え部とを備えることを特徴とする。
【００２６】
請求項６の半導体記憶装置では、テスト仕様情報として、優先して遷移すべきアドレスを設定するアドレス優先順位情報が外部から入力される。アドレス優先順位情報に基づいて第１優先アドレス切り替え部により、アドレスカウンタから出力されるカウント値のうち所定ビット数の下位ビットを優先して遷移すべきアドレスとする。これにより、外部からのテスト仕様情報の書き換えをすることにより、アドレス遷移の優先順位が適宜に変更された自己診断テストを行なうことができる。
【００２７】
また、請求項７に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、テスト仕様情報は、データパターンを選択するデータパターン情報と、書き込みデータあるいは読み出し期待値の少なくとも何れか一方の論理レベルを設定するデータ論理情報とであり、少なくとも１つの、所定データパターンを発生するデータ発生部と、データパターン情報に応じてデータ発生部を選択し、データ論理情報に応じて、データ発生部から出力される書き込みデータあるいは読み出し期待値の論理レベルを正反転制御するデータ切替部とを備えることを特徴とする。
【００２８】
請求項７の半導体記憶装置では、テスト仕様情報として、データパターンを選択するデータパターン情報と、書き込みデータあるいは読み出し期待値の少なくとも何れか一方の論理レベルを設定するデータ論理情報が外部から入力される。データ切替部により、データパターン情報に応じたデータ発生部を選択すると共に、データ論理情報に応じてデータ発生部から出力される論理レベルを正反転制御する。これにより、外部からのテスト仕様情報の書き換えをすることにより、適宜に変更されたデータパターンにより自己診断テストを行なうことができる。
【００２９】
また、請求項８に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、テスト仕様情報は、コマンドパターンを選択するコマンドパターン情報であり、コマンドごとに対応するコマンド制御信号を予め格納してなるコマンド記憶部と、コマンドパターン情報に応じて、コマンド記憶部より選択されるコマンド制御信号を格納するコマンドパターンレジスタと、コマンドパターンレジスタに格納されているコマンド制御信号が、コマンドシーケンスにおける所定タイミングで順次転送されるコマンドパターン発行部とを備えることを特徴とする。
【００３０】
請求項８の半導体記憶装置では、テスト仕様情報として、コマンドパターンを選択するコマンドパターン情報が外部から入力される。コマンドパターン情報に応じて、コマンドごとに、コマンド記憶部に予め格納されているコマンド制御信号がコマンドパターンレジスタに格納された後、コマンドシーケンスにおける所定タイミングでコマンドパターン発行部に順次転送される。これにより、外部からのテスト仕様情報の書き換えをすることにより、コマンドパターンの変更が可能な自己診断テストを行なうことができる。
【００３１】
また、請求項９に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、テスト仕様情報は、アドレススクランブラの有無を制御するアドレススクランブラ情報であり、アドレススクランブラ情報に応じて活性化制御されるアドレススクランブラ部を備えることを特徴とする。
【００３２】
請求項９の半導体記憶装置では、テスト仕様情報として、アドレススクランブラの有無を制御するアドレススクランブラ情報が外部から入力され、この情報に基づいてアドレススクランブラ部が活性化制御される。これにより、外部からのテスト仕様情報の書き換えをすることにより、アドレススクランブラの有無を切り替えて自己診断テストを行なうことができる。
【００３３】
また、請求項１０に係る半導体記憶装置は、請求項４に記載の半導体記憶装置において、テスト仕様情報は、データスクランブラの有無を制御するデータスクランブラ情報であり、データスクランブラ情報に応じて活性化制御されるデータスクランブラ部を備えることを特徴とする。
【００３４】
請求項１０の半導体記憶装置では、テスト仕様情報として、データスクランブラの有無を制御するデータスクランブラ情報が外部から入力され、この情報に基づいてデータスクランブラ部が活性化制御される。これにより、外部からのテスト仕様情報の書き換えをすることにより、データスクランブラの有無を切り替えて自己診断テストを行なうことができる。
【００３５】
【発明の実施の形態】
以下、本発明の半導体記憶装置について具体化した実施形態を図１乃至図１５に基づき図面を参照しつつ詳細に説明する。
【００３６】
図１に示す第１実施形態は、ＢＩＳＴの際のアドレス空間における最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１を、外部から入力されたメモリ動作仕様情報に応じて調整する機能を有するＢＩＳＴ回路１０の構成例である。
【００３７】
第１実施形態では、ＢＩＳＴに先立ち、メモリ動作仕様情報として２ビット構成の容量情報Ｒ１、１ビット構成のバス幅情報Ｒ２、および２ビット構成のバースト長情報Ｒ３が外部から入力される。２ビットの容量情報Ｒ１が指定する仕様情報としては、例えば、４Ｍビット容量（Ｒ１＝“００”）、８Ｍビット容量（Ｒ１＝“０１”）、１２Ｍビット容量（Ｒ１＝“１０”）、１６Ｍビット容量（Ｒ１＝“１１”）である。１ビットのバス幅情報Ｒ２が指定する仕様情報としては、例えば、×１６バス幅（Ｒ２＝“０”）、×３２バス幅（Ｒ２＝“１”）である。２ビットのバースト長情報Ｒ３が指定する仕様情報としては例えば、バースト長１（Ｒ３＝“００”）、バースト長２（Ｒ３＝“０１”）、バースト長４（Ｒ３＝“１０”）、バースト長８（Ｒ３＝“１１”）である。入力された各情報Ｒ１乃至Ｒ３は、各々、２ビットレジスタの容量情報格納回路１、１ビットレジスタのバス幅情報格納回路２、および２ビットレジスタのバースト長情報格納回路３に格納される。
【００３８】
各レジスタ１乃至３に格納された容量情報Ｒ１、バス幅情報Ｒ２、バースト長情報Ｒ３は最大最小発生回路１１に入力され、各情報Ｒ１乃至Ｒ３に応じた最大アドレスＡＭＡＸ１、最小アドレスＡＭＩＮ１が最大最小発生回路１１において生成される。
【００３９】
ＢＩＳＴ動作の開始に伴い、アドレスカウント回路１２がアドレスのカウント動作を開始する。アドレスカウント回路１２がカウントアップ動作を行なう回路設定の場合には、入力されるリセット信号ＲＳＴにより、最大最小発生回路１１から入力されている最小アドレスＡＭＩＮ１がカウント初期値としてセットされた後、入力されるアドレスカウント信号ＡＣの入力に従って入力されるクロック信号ＣＬＫに同期して順次カウントアップ動作が行なわれる。カウント値が最大最小発生回路１１から入力されている最大アドレスＡＭＡＸ１に一致した時点でアドレスカウント終了信号ＡＣＥを出力してカウント動作は終了する。
【００４０】
アドレスカウント回路１２によりカウントされるアドレスＡ［ｘ］は、アドレス分配回路１３に入力されてロウアドレスＲＯＷ［ｘ］とコラムアドレスＣＯＬ［ｘ］とに分配される。この時の分配は、メモリ主回路１００中のメモリセルアレイ領域の構造に基づき、各情報Ｒ乃至Ｒ３とに応じてアクセスされるアドレスＲＯＷ［ｘ］、ＣＯＬ［ｘ］が設定される。
【００４１】
図２には、最大最小値発生回路１１における、容量情報Ｒ１、バス幅情報Ｒ２、バースト長情報Ｒ３に応じた最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１の設定テーブル例を示す。本設定テーブルでは最小アドレスＡＭＩＮ１を“０”として設定している。メモリセルアレイのアドレス空間は、容量情報Ｒ１、バス幅情報Ｒ２、バースト長情報Ｒ３に応じて異なり、最小アドレスＡＭＩＮ１が“０”として設定されている場合には、最大アドレスＡＭＡＸ１を増減して設定する必要がある。
【００４２】
図１において例示した各情報Ｒ１乃至Ｒ３の設定幅（Ｒ１：容量値の仕様情報として４Ｍ乃至１６Ｍビット。Ｒ２：バス幅の仕様情報として×１６または×３２バス。Ｒ３：バースト長の仕様情報としてバースト長１乃至８。）から、最も多くのアドレス空間が必要とされる条件は、１６Ｍビット容量、×１６バス幅、およびバースト長１の条件である。すなわち、１６Ｍビット容量とは２２４、すなわち２４ビット分のアドレス空間であるのに対して、×１６バス幅で入出力を行なうことから２４、すなわち４ビット分のアドレス空間が識別不要（Ｄｏｎ‘ｔｃａｒｅ）となる。従って、２０（２４−４＝２０）ビット分のアドレス空間が必要となる。このときの最大アドレスＡＭＡＸ１としては、２０ビットの全てが“１”の場合となる（ＡＭＡＸ１＝２２０＋２１９＋・・＋２０）。
【００４３】
従って、最大のアドレス空間として２０ビットを確保した上で、各情報Ｒ１乃至Ｒ３によるその他の設定条件に対しては、設定条件に応じて最大アドレスＡＭＡＸ１における上位ビットのうちの何れかのビット位置をカウントしないことにより設定することができる。
【００４４】
例えば、バス幅情報Ｒ２の設定ではバス幅が×１６から×３２となって２倍となり、バースト長情報Ｒ３の設定ではバースト長が１から２、４、８となって２のべき乗倍となり、１回のアクセス動作でアクセスされるビット数は２のべき乗倍の単位で増加する。すなわち、アドレス空間が１／（２のべき乗）倍の単位で減少することとなり、最大アドレスＡＭＡＸ１における最上位ビットから２のべき数単位でビット数を識別不要（Ｄｏｎ‘ｔ　ｃａｒｅ）としてやればよい。これは、容量情報Ｒ１の設定により容量値が１６Ｍビットから８Ｍビット、８Ｍビットから４Ｍビット、または１６Ｍビットから４Ｍビットとなって１／（２のべき乗）倍で減少する場合にも同様に当てはまる。
【００４５】
また、容量情報Ｒ１の設定により容量値が１６Ｍビットから１２Ｍビットに減少する場合には、容量値の減少分は４Ｍビットとなり、２２ビット分の容量値の減少となる。×１６バス幅で入出力を行なう場合に４ビット分のアドレス空間が識別不要（Ｄｏｎ‘ｔ　ｃａｒｅ）となることから、１８（２２−４＝１８）ビット分のアドレス空間が識別不要（Ｄｏｎ‘ｔ　ｃａｒｅ）となる。従って、図２における、１２Ｍビット、×１６バス幅、バースト長１での最大アドレスＡＭＡＸ１に示すように、第０乃至第１７ビット位置のカウント値を識別不要（Ｄｏｎ‘ｔ　ｃａｒｅ）とするために、第１８ビット位置を“０”に設定してやればよい。
【００４６】
尚、図２においては、最大最小発生回路１１の具体的な回路例については示されてはいないが、図２における設定テーブルは、容量情報Ｒ１、バス幅情報Ｒ２、バースト長情報Ｒ３として各レジスタ１乃至３に格納されている各情報に対して、最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１のビット情報が一意に決定されることを示している。従って、各情報Ｒ１乃至Ｒ３を入力とする組み合わせ論理回路の出力として最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１が得られることは言うまでもない。
【００４７】
図３には、アドレスカウンタ回路１２におけるアドレスカウントの動作フローを示す。アドレスカウント信号ＡＣによりカウント動作が指示されると図３の動作フローが開始される。先ず、ステップ（以下、Ｓと略記する）１１においてリセット信号ＲＳＴの有無を判断する。リセット信号ＲＳＴが入力されていれば（Ｓ１１：ＹＥＳ）アドレスカウント回路１２内のアドレスレジスタに最小アドレスＡＭＩＮ１をセットし（Ｓ１６）、アドレスレジスタにセットされているアドレスカウント値が最大アドレスＡＭＡＸ１であるか否かの判断をする（Ｓ１４）。この場合には最大アドレスＡＭＡＸ１ではないと判断されるので（Ｓ１４：ＮＯ）、Ｓ１１のリセット信号ＲＳＴの有無の判断に戻る。
【００４８】
リセット信号ＲＳＴは、通常、アドレスレジスタが最小アドレスＡＭＩＮ１にセットされた後に非活性となるので、以降のＳ１１における判断はリセット信号ＲＳＴが入力されていないとして（Ｓ１１：ＮＯ）動作する。次のＳ１２では、クロック信号ＣＬＫの有無を判断する。クロック信号ＣＬＫの状態が遷移する立ち上がりまたは立ち下がりエッジを検出すると（Ｓ１２：ＹＥＳ）、カウントアップ動作を行ないアドレスレジスタの値を１つインクリメントする（Ｓ１３）。インクリメントされたアドレスレジスタの内容が最大アドレスＡＭＡＸ１に一致したか否かの判断を行ない（Ｓ１４）、一致していなければ（Ｓ１４：ＮＯ）、Ｓ１１のステップに戻ってカウントアップ動作を繰り返す。一致した段階で（Ｓ１４：ＹＥＳ）アドレスのカウント動作が終了する。
【００４９】
図３の動作フローでは図示されていないが、アドレスレジスタは２０ビット幅の長さを有しており、その内容はアドレスＡ［ｘ］として次段のアドレス分配回路１３に出力される。
【００５０】
尚、図３においては、アドレスカウント回路１２の具体的な回路例については示されてはいないが、リセット信号ＲＳＴにより初期値が設定され、クロック信号ＣＬＫに同期して２進数のカウント動作を行なう一般的な同期型バイナリ−カウンタで構成することができることは言うまでもない。
【００５１】
図４には、アドレス分配回路１３におけるアドレス割り当て表を示す。アドレスカウント回路１２から出力されるアドレスＡ［ｘ］は、２０ビット幅のバイナリカウント値である。そこで、実際のメモリセルアレイ領域ＭＡ（図５、参照）のアドレス構造に対応させるため、アドレスＡ［ｘ］をロウアドレスＲＯＷ［ｘ］とコラムアドレスＣＯＬ［ｘ］とに分配する必要がある。図４では、バス幅情報Ｒ２により設定される×１６、×３２バス幅の違いと、バースト長情報Ｒ３により設定されるバースト長１、２、４、８の違いとに応じてアドレス分配を切り替える場合を示しており、この割り当て表において実現されるメモリセルアレイ領域ＭＡのアドレス構造を図５に示す。尚、容量情報Ｒ１については１６Ｍビットの容量値という設定となっている。
【００５２】
以下、図４、５を参照して具体的なアドレス割り当てについて説明する。先ず、ロウアドレスＲＯＷ［ｘ］について説明する。最上位ビットからの下位２ビットのロウアドレスＲＯＷ［１４］、［１３］は、４分割されたバンクＡ乃至Ｄを示す最上位のロウアドレス（または、バンクアドレス）として設定される。アドレスＡ［ｘ］の最上位ビットから２ビットが割り当てられるが、アドレスＡ［ｘ］の最上位ビットは、バス幅情報Ｒ２とバースト長情報Ｒ３に応じて、図２の最大アドレスＡＭＡＸ１に示すようにアドレス空間の変化に応じてアドレスＡ［ｘ］のビット位置が変化する。
【００５３】
更に下位３ビットのロウアドレスＲＯＷ［１２］乃至［１０］は、バースト動作のためのロウアドレスである。バースト動作とは並列動作として同時にアクセスされるワード線に対して、コラム方向の読み出し位置をワード線間で順次変化させて連続的にデータアクセスを行なう動作モードである。バンクＡ乃至Ｄ内を縦方向に貫いているメインワード線ＭＷＬに対して、例えば、８分割にサブワード線ＳＷＬを備える構成とし、各サブワード線ＳＷＬの選択をロウアドレスＲＯＷ［１２］乃至［１０］により行なう構成とすれば、バースト動作を行なうことができる。すなわち、バースト長１に対してはロウアドレスＲＯＷ［１２］乃至［１０］の全てで識別してやれば１本のサブワード線ＳＷＬが選択される。以下、バースト長２、４、および８において選択されるサブワード線ＳＷＬは、ロウアドレスＲＯＷ［１０］、ロウアドレスＲＯＷ［１１］と［１０］、およびロウアドレスＲＯＷ［１２］乃至［１０］を各々識別不要（Ｄｏｎ‘ｔ　ｃａｒｅ）にすれば、２本、４本、および８本が選択されることとなり、所定のバースト長動作を実現することができる。
【００５４】
ロウアドレスＲＯＷ［９］は、バンクＡ乃至Ｄ内を２分割してＬ領域、Ｒ領域とした際の何れかの領域を活性領域とする選択である。例えば、シェアードセンスアンプ方式において、Ｌ／Ｒの何れの領域をセンスアンプにより差動増幅するかといった選択がこれに該当する。
【００５５】
ロウアドレスＲＯＷ［８］乃至［０］の９ビットは、バンクＡ乃至Ｄ内のＬ／Ｒ領域の各々におけるワード線群の選択である。この領域には５１２本のワード線が配置されている（２９＝５１２）。以上のアドレス構成により、ロウアドレスＲＯＷ［１４］乃至［０］により、１本のメインワード線ＭＷＬが選択され、バースト長の設定に応じて選択されたメインワード線ＭＷＬに接続されるサブワード線ＳＷＬの数が選択される。バースト長１、２、４、および８に応じて、選択されるサブワード線ＳＷＬの数は１本、２本、４本、および８本となる。ロウアドレスＲＯＷ［１４］乃至［０］により識別されるサブワード線ＳＷＬの総数は、２１５である。
【００５６】
バンク選択用のロウアドレスＲＯＷ［１４］、［１３］、バンク内の活性領域の選択用ロウアドレスＲＯＷ［９］については、メモリセルアレイ領域ＭＡにおける活性領域の選択に関するアドレスであり、またバースト動作設定用のＲＯＷ［１２］乃至［１０］についても、活性化されるサブワード線ＳＷＬの本数の切り替えに関するアドレスであり、共に予め固定して設定されるべきアドレスであるので、アドレスＡ［ｘ］のうちの最上位ビットからのアドレスが割り当てられている。
【００５７】
これに対して、各メインワード線ＭＷＬの選択は、メモリセルへのアクセス動作に直結しており順次切り替えていく必要があるので、アドレスＡ［ｘ］のうちの最下位ビットから９ビットのアドレスＡ［８］乃至［０］が割り当てられている。
【００５８】
次に、コラムアドレスＣＯＬ［ｘ］について説明する。容量値として１６Ｍビットであることと、サブワード線ＳＷＬの総数が２１５であることより、１本のサブワード線ＳＷＬに接続されているメモリセルの総数は、２２４（１６Ｍビット）÷２１５＝２９となる。すなわち、コラムアドレスＣＯＬ［ｘ］は、２９のメモリセルへのアクセスを、×３２または×１６というバス幅でアクセス制御を行なうために設定される。
【００５９】
×３２バス幅である場合には、３２＝２５より、最下位ビットから上位５ビットのコラムアドレスＣＯＬ［４］乃至［０］を識別不要（Ｄｏｎ‘ｔ　ｃａｒｅ）とすればよく、コラムアドレスＣＯＬ［８］乃至［５］で選択される。×１６バス幅である場合には、１６＝２４より、最下位ビットから上位４ビットのコラムアドレスＣＯＬ［３］乃至［０］を識別不要（Ｄｏｎ‘ｔ　ｃａｒｅ）とすればよく、コラムアドレスＣＯＬ［８］乃至［４］で選択される。
【００６０】
コラムアドレスＣＯＬ［８］乃至［５］またはＣＯＬ［８］乃至［４］に割り当てられるアドレスＡ［ｘ］は、各メインワード線ＭＷＬの選択の同様にメモリセルへのアクセス動作に直結しており順次切り替えていく必要があるので、メインワード線ＭＷＬの選択に引き続く下位ビットで行なう必要がある。そのため、Ａ［１２］乃至［９］、またはＡ［１３］乃至［９］が割り当てられている。
【００６１】
図６に示す第２実施形態は、ＢＩＳＴの際に、ＢＩＳＴ回路２０とメモリ主回路１００との間に設計時に予め配置されている複数のデータ信号経路のうちから、外部から入力され格納されているメモリ動作仕様情報により指定される入出力データのバス幅を選択する機能を有するＢＩＳＴ回路２０の構成例である。
【００６２】
第２実施形態ではＢＩＳＴに先立ち、メモリ動作仕様情報として１ビット構成のバス幅情報Ｒ２が外部から入力される。１ビットのバス幅情報Ｒ２が指定する仕様情報としては、例えば第１実施形態の場合と同様に、×１６バス幅（Ｒ２＝“０”）、×３２バス幅（Ｒ２＝“１”）である。入力された情報Ｒ２は、１ビットレジスタのバス幅情報格納回路２に格納される。格納回路２に格納されたバス幅情報Ｒ２は、書込データ選択回路２２と読出力データ選択回路２３とに入力される。
【００６３】
書込データ選択回路２２は、データ発生回路２１で生成される３２ビットの書込データＤＩ［３１：０］を受け、全ての書込データＤＩ［３１：０］あるいは下位１５ビットのデータの何れかをバス幅情報Ｒ２に応じて選択して、選択書込データＳＤＩ［３１：０］としてメモリ主回路１００へ出力する。
【００６４】
バス幅情報Ｒ２に応じて選択される×１６バス幅および×３２バス幅での選択書込データＳＤＩ［３１：０］の真理値表を図７に示す。×３２バス幅の場合には、選択書込データＳＤＩ［３１：０］としてデータ発生回路２１から出力される書込データＤＩ［３１：０］がそのまま選択される。×１６バス幅の場合には、選択書込データＳＤＩ［３１：０］として書込データＤＩ［３１：０］のうちの下位１６ビット（ＤＩ［１５：０］）が選択される。この時、メモリ主回路１００との間に配置されている非選択の上位１６ビットのデータ信号経路については“０”データを与えるように設定する。非選択の上位１６ビットのデータ信号経路の電圧レベルが不定となることはなく誤動作を防止することができる。これらの設定はクロック信号ＣＬＫに同期したメモリ主回路１００への書き込み動作に先行して選択されることが必要である。
【００６５】
尚、非選択の上位１６ビットのデータ信号経路に対する電圧固定については、“０”データに限定されるものではなく、電圧レベルが固定されれば“１”データやその他の電圧レベルに固定することも可能であることは言うまでもない。また、非選択のデータ信号経路に対して与えられる電圧レベル信号については、メモリセルへの書込みは行なわない構成とすることが好ましい。
【００６６】
読出力データ選択回路２３は、メモリ主回路１００から読み出された読出データＤＯ［３１：０］と、データ発生回路２１で生成される３２ビットのデータのうち上位１６ビットの上位期待値ＤＥ［３１：１６］とを受け、バス幅情報Ｒ２に応じて何れかを選択して読出データ判定回路２４へ選択読出データＳＤＯ［３１：１６］を出力する。
【００６７】
バス幅情報Ｒ２による×１６バス幅および×３２バス幅の選択時における選択読出データＳＤＯ［３１：１６］の真理値表を図８に示す。×１６バス幅の場合には、選択読出データＳＤＯ［３１：１６］としてデータ発生回路２１から出力される上位期待値ＤＥ［３１：１６］が選択される。これにより、読出データ判定回路２４では、非選択の上位１６ビットにおいて同一データ同士が比較判定されることとなり、非選択部分の判定結果は一致判定として得られる。×３２バス幅の場合には、選択読出データＳＤＯ［３１：１６］として読出データＤＯ［３１：０］のうちの上位１６ビット（ＤＯ［３１：１６］）が選択される。
【００６８】
尚、読出データ判定回路２４がバス幅情報Ｒ２を受ける構成の場合には、×１６バス幅の際に、読出データ選択回路２３を非活性化することもできる。非活性状態となる後段の読出データ判定回路２４に対して一致判定をさせるために上位期待値ＤＥ［３１：１６］を出力する必要がないからである。非活性化された読出データ選択回路２３の出力データ信号経路については、×１６バス幅の際の書込データ選択回路２３の上位１６ビットのデータ信号経路のように、“０”データ等の固定電圧レベルで固定しておく構成としてもよい。
【００６９】
読出データ判定回路２４は、×１６バス幅の際のデータとして、メモリ主回路１００から出力される下位読出データＤＯ［１５：０］を受けると共に、選択読出データＳＤＯ［３１：１６］と合わせて×３２バス幅のデータとして受け付ける。また、判定の際の期待値として、データ発生回路２１より、×１６バス幅の際には下位期待値ＤＥ［１５：０］を受け付けると共に、上位期待値ＤＥ［３１：１６］と合わせて×３２バス幅の際の期待値を受け付け、判定結果ＪＧが出力される。
【００７０】
また、読出データ判定回路２４は、バス幅情報Ｒ２を受ける構成とすることもできる。この場合には、バス幅情報Ｒ２に応じて、判定を行なうべきビットごとの判定回路の活性化制御を行なう。すなわち、×３２バス幅においては全ての判定回路を活性化させておく一方、×１６バス幅においては上位１６ビットに対応する判定回路を非活性化する。読出データ判定回路２４における消費電流の低減を図ることができる。
【００７１】
図９に示す第３実施形態は、ＢＩＳＴの際に、順次変更されていくアドレスカウントの遷移方向を、外部から入力され格納されているテスト仕様情報に応じて切り替える機能を有するＢＩＳＴ回路３０の構成例である。
【００７２】
第３実施形態では、第１実施形態のＢＩＳＴ回路１０に加えて、テスト仕様情報として１ビット構成のカウント方向情報Ｒ４が外部から入力される１ビットレジスタのカウント方向情報格納回路４、最大最小値発生回路１１で設定される最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１を受け、アドレスカウント回路１２に最大アドレスＡＭＡＸ２および最小アドレスＡＭＩＮ２を出力するカウント方向切替回路１（３１）、およびアドレスカウント回路１２から出力されるアドレスＡ［ｘ］を受け、アドレス分配回路１３にアドレスＡ２［ｘ］を出力するアドレス切替回路２（３２）を備えている。
【００７３】
１ビットのカウント方向情報Ｒ４が指定するテスト仕様情報としては、例えば、カウントアップを指定するインクリメント指定（Ｒ４＝“０”）とカウントダウンを指定するデクリメント指定（Ｒ４＝“１”）である。
【００７４】
アドレス切替回路１（３１）が最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１に対して制御を行ない、アドレス切替回路２（３２）がアドレスＡ［ｘ］に対して制御を行なうことにより、カウントアップ動作を行なうアドレスカウント回路１２を使用しながら、アドレスＡ２［ｘ］としてカウントアップとカウントダウンの２方向のカウント方向を有したアドレスカウント動作を実現している。
【００７５】
カウントアップ動作の場合には、アドレスカウント回路１２のカウント動作をそのまま利用すればよく、最大最小値発生回路１１から出力される最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１が最大アドレスＡＭＡＸ２および最小アドレスＡＭＩＮ２として出力されると共に、アドレスＡ２［ｘ］としてアドレスＡ［ｘ］がそのまま出力される。
【００７６】
カウントダウン動作の場合には、アドレス切替回路１（３１）において、最大アドレスＡＭＡＸ２を、アドレスカウント回路１２でカウント可能な最大値（ＭＡＸ０）に変換し、最小アドレスＡＭＩＮ２を、アドレスカウント回路１２でカウント可能な最大値（ＭＡＸ０）から最大アドレスＡＭＡＸ１を減じた値に変換する。
ＡＭＡＸ２＝ＭＡＸ０、ＡＭＩＮ２＝ＭＡＸ０−ＡＭＡＸ１
となる。
【００７７】
この条件でカウントアップされたアドレスＡ［ｘ］に対して、アドレス切替回路２（３２）において、アドレスカウント回路１２でカウント可能な最大値（ＭＡＸ０）からアドレスＡ［ｘ］を減じた値をアドレスＡ２［ｘ］に変換する。
Ａ２［ｘ］＝ＭＡＸ０−Ａ［ｘ］
となる。
【００７８】
以上の変換により、最小アドレスＡＭＩＮ２から最大アドレスＡＭＡＸ２に到るまでのカウントアップ動作に対して得られるアドレスＡ２［ｘ］は、アドレスカウント回路１２の最小アドレスであるＡ［ｘ］＝ＡＭＩＮ２に対して、
2004030765.tif 000003
アドレスカウント回路１２の最大アドレスであるＡ［ｘ］＝ＡＭＡＸ２に対して、
2004030765.tif 000004
となる。アドレスカウント回路１２においてカウントアップ動作を行ないながら、メモリ主回路１００に供給されるアドレスＡ２［ｘ］のカウント方向がカウントダウン方向に反転される。
【００７９】
図１０に示す第４実施形態は、ＢＩＳＴの際に順次遷移されていくアドレスカウントのビット構成を、外部から入力され格納されているテスト仕様情報に応じて入れ替える機能を有するＢＩＳＴ回路の構成例である。図１０では、ＢＩＳＴ回路のうちの要部について示している。
【００８０】
第４実施形態では、テスト仕様情報として１ビット構成のアドレス優先順位情報Ｒ５が外部から入力される１ビットレジスタのアドレス優先順位情報格納回路５と、優先順位切替回路４１とを備えている。優先順位切替回路４１では、入力されるアドレスＡ［ｘ］に対してアドレス優先順位情報Ｒ５に応じてアドレスＡ［ｘ］のビット位置の入れ替え制御を行ない、アドレスＡ３［ｘ］として出力する。アドレスＡ３［ｘ］はアドレス分配回路１３によりロウアドレスとコラムアドレス等に分配される。ここで、アドレス分配回路１３では、アドレスＡ３［ｘ］の下位ビットをロウアドレスに割り当てて分配が行なわれるものとする。
【００８１】
１ビットのアドレス優先順位情報Ｒ５が指定するテスト仕様情報としては、例えば、ロウアドレスとコラムアドレスのうち、ロウアドレスを優先する指定（Ｒ５＝“０”）とコラムアドレスを優先する指定（Ｒ５＝“１”）である。
【００８２】
ロウアドレスを優先する指定の場合には、優先順位切替回路４１ではアドレスＡ［ｘ］のビット位置の入れ替えを行なわない。アドレスカウント回路等でカウントされる下位ビットがロウアドレスに分配されるので、ロウアドレスが優先して遷移する設定とすることができる。
【００８３】
コラムアドレスを優先する指定の場合には、優先順位切替回路４１ではアドレスＡ［ｘ］のビット位置の入れ替えを行なう。例えば、２０ビットのアドレスＡ［１９：０］に対して、
Ａ３［ｘ］＝｛Ａ［１９：１２］，Ａ［２：０］，Ａ［８：３］，Ａ［１１：９］｝（Ｖｅｒｉｌｏｇ表記）といったビット位置の入れ替えを行なう。ここで、Ｖｅｒｉｌｏｇとは、機能記述言語を使用する論理シミュレータの名称であり、上記のＶｅｒｉｌｏｇ表記とは、以下に示すビット位置の入れ替えを示している。
Ａ３［１９］＝Ａ［１９］、Ａ３［１８］＝Ａ［１８］、Ａ３［１７］＝Ａ［１７］、Ａ３［１６］＝Ａ［１６］、Ａ３［１５］＝Ａ［１５］、Ａ３［１４］＝Ａ［１４］、Ａ３［１３］＝Ａ［１３］、Ａ３［１２］＝Ａ［１２］、Ａ３［１１］＝Ａ［２］、Ａ３［１０］＝Ａ［１］、Ａ３［９］＝Ａ［０］、Ａ３［８］＝Ａ［８］、Ａ３［７］＝Ａ［７］、Ａ３［６］＝Ａ［６］、Ａ３［５］＝Ａ［５］、Ａ３［４］＝Ａ［４］、Ａ３［３］＝Ａ［３］、Ａ３［２］＝Ａ［１１］、Ａ３［１］＝Ａ［１０］、Ａ３［０］＝Ａ［９］
アドレス分配回路１３では、アドレスＡ３［ｘ］の下位ビットをロウアドレスに割り当てるので、図４、５のアドレス割り当てに従えば、コラムアドレスは、×１６バス幅の場合は、｛Ａ［１３：１２］，Ａ［２：０］｝の５ビットとなり、
×３２バス幅の場合は、｛Ａ［１２］，Ａ［２：０］｝の４ビットとなる。
アドレスカウントにおける最下位ビットを含んでコラムアドレスが構成されることとなり、コラムアドレスが優先して遷移する設定とすることができる。
【００８４】
図１１に示す第５実施形態は、ＢＩＳＴの際のデータパターンを、外部から入力され格納されているテスト仕様情報に応じて調整する機能を有するＢＩＳＴ回路５０の構成例である。
【００８５】
第５実施形態では、ＢＩＳＴに先立ち、テスト仕様情報として、１ビット構成の読出仕様情報Ｒ６および書込仕様情報Ｒ７と、１ビット構成のデータパターン情報Ｒ８とが、外部から１ビットレジスタの読出仕様情報格納回路６および書込仕様情報格納回路７と、１ビットレジスタのデータパターン情報格納回路８とに格納される。１ビットの読出仕様情報Ｒ６および書込仕様方法Ｒ７はデータ論理情報として構成されており、例えば、データの論理レベルの正転（Ｒ６、Ｒ７＝“０”）とデータの論理レベルの反転（Ｒ６、Ｒ７＝“１”）との情報を有している。また、１ビットのデータパターン情報Ｒ８はデータパターンの選択であり、例えば、“０”値データパターンの選択（Ｒ８＝“０”）と“０１”値データパターンの選択（Ｒ８＝“１”）との情報を有している。
【００８６】
データパターン情報Ｒ８に応じてデータ発生回路１（５１）およびデータ発生回路２（５２）が備えられている。データ発生回路１（５１）は、アドＲス発生回路５４からのロウ／コラムアドレスＲＯＷ［ｘ］／ＣＯＬ［ｘ］を受けて“０１”値のデータパターンを発生する。“０”値は、最下位ビットのロウ／コラムアドレスＲＯＷ［０］／ＣＯＬ［０］間について排他的論理和演算により生成される。すなわち、ロウアドレスＲＯＷ［０］とコラムアドレス［０］との論理レベルが一致するアドレスを有するメモリセルに対しては“０”値を、一致しないアドレスを有するメモリセルに対しては“１”値を割り当てる。隣接するアドレスごとに“０”値と“１”値とが切り替わるデータパターンが生成される。データ発生回路２（５２）は、“０”値データを発生する。
【００８７】
尚、図１１では、データ発生回路１（５１）、２（５２）についてのみ記載されているが、これ以外のデータ発生回路を自由に追加することができることは言うまでもない。この場合、データ発生回路の種類に応じてデータパターン情報Ｒ８の構成ビット数を増加させる必要がある。第３のデータ発生回路としては、例えば、データとして“００１１”値を発生する構成とすることも可能である。このときの回路構成としては、最下位ビットから１ビット上位のロウ／コラムアドレスＲＯＷ［１］／ＣＯＬ［１］間について排他的論理和演算を行なうこと等により生成することができる。
【００８８】
データ論理情報Ｒ６、Ｒ７、およびデータパターン情報Ｒ８が入力されるデータ切替回路５３は、データパターン情報Ｒ８に応じてデータパターン回路１（５１）または２（５２）のいずれかを選択して対応するデータパターンを選択する。選択されたデータパターンに対しては、データ論理情報Ｒ６、Ｒ７に応じて論理反転をするか否かが切り替えられる。図１１では、書き込み時のデータパターンＤＯと読出し時の期待値パターンＤＥとを独立して選択することができる構成である。
【００８９】
データパターンＤＯと期待値パターンＤＥとは同様のデータ切り替えが行われるので、ここではデータパターンＤＯの切り替えについて説明する。データパターン情報Ｒ８＝０の場合には、“０”値がデータパターンとして選択される。これに対して、書込使用情報Ｒ７＝０により正転が指定されていればデータパターンとしてＤＯ＝“０”が、Ｒ７＝１により反転が指定されていればＤＯ＝ｎｏｔ“０”＝“１”が、メモリ主回路１００に供給される。Ｒ８＝１の場合には、“０１”　値がデータパターンとして選択される。これに対して、Ｒ７＝０により正転が指定されていれば、データパターンとしてＤＯ＝“０１”が、Ｒ７＝１により反転が指定されていればＤＯ＝ｎｏｔ“０１”＝“１０”が、メモリ主回路１００に供給される。
【００９０】
尚、第４実施形態においては、ＢＩＳＴ回路５０について１組の回路構成を備える場合を示しており、全てのバスに共通にデータ切り替えが適用される場合を示したが、図１１の回路構成を所定数のバスごとに備える構成とすることも可能である。これにより、所定数のバスごとにデータパターンを適宜に組み合わせたＢＩＳＴを実行することができる。
【００９１】
図１２に示す第６実施形態は、ＢＩＳＴの際のコマンドパターンを、外部から入力され格納されているテスト仕様情報に応じて調整する機能を有するＢＩＳＴ回路６０の構成例である。
【００９２】
第６実施形態では、ＢＩＳＴに先立ち、テスト仕様情報として、２ビット構成のバースト長情報Ｒ３と、２ビット構成のコマンド仕様情報Ｒ９とが、外部から２ビットレジスタのバースト長情報格納回路３およびコマンド仕様情報格納回路９に格納される。２ビットのコマンド仕様情報Ｒ９は、例えば、読み出し動作を行なう場合（Ｒ９＝“００”）、読み出し動作の後に書き込み動作を行なう場合（Ｒ９＝“０１”）、書き込み動作を行なう場合（Ｒ９＝“１０”）、そして書き込み動作の後に読みだし動作を行なう場合（Ｒ９＝“１１”）の情報を有している。尚、バースト長情報Ｒ３については、第１実施形態において説明した構成と同様である。
【００９３】
所定のコマンドシーケンスが設定されているコマンド発行回路６５からのコマンドパターンがメモリ主回路１００に供給されることによりＢＩＳＴが行なわれる。コマンド発行回路６５に設定されているコマンドシーケンスの所定タイミングには、コマンド仕様情報Ｒ９に応じて所定コマンドが設定されるコマンド領域ＣＯＭ１、ＣＯＭ２が設けられている。また、コマンド領域ＣＯＭ１、ＣＯＭ２に引き続いてＮＯＰコマンドが所定回数連続して発行されるように設定されている。この発行回数はバースト長ごとに異なるので、バースト長情報Ｒ８に応じて所定ＮＯＰコマンド回数が設定される。
【００９４】
先ず、コマンド領域ＣＯＭ１、ＣＯＭ２に対するコマンドの設定について説明する。ＲＯＭ６３には、第６実施形態で使用される可能性のある各種のコマンドについての情報がコマンドごとに格納されている。ＲＯＭ６３に格納されている情報の形態は、例えば、メモリ主回路１００においてコマンドに応じた回路動作を行なわせるための各種の制御信号の論理情報である。ここで制御信号とはＲＡＳ信号、ＣＳ信号、ＷＥ信号等をいう。
【００９５】
コマンドレジスタ６４にはコマンド仕様情報Ｒ９の内容に従って、ＲＯＭ６３からロードされた各種のコマンドが、制御信号の論理情報の形態でコマンド領域ＣＯＭ１、ＣＯＭ２ごとに格納されている。Ｒ９＝“００”に対してはＲＥＡＤコマンドとＮＯＰコマンドが、Ｒ９＝“０１”に対してはＲＥＡＤコマンドとＷＲＩＴＥコマンドが、Ｒ９＝“１０”に対してはＷＲＩＴＥコマンドとＮＯＰコマンドが、Ｒ９＝“１１”に対してはＷＲＩＴＥコマンドとＲＥＡＤコマンドが、各々、コマンド領域ＣＯＭ１とＣＯＭ２用のコマンドとして格納されている。
【００９６】
コマンド領域ＣＯＭ１、ＣＯＭ２に引き続くＮＯＰコマンドの連続発行回数の設定についても同様である。ＲＯＭ６１には、バースト長ごとのＮＯＰ加算回数Ｎ１、Ｎ２、Ｎ４、Ｎ８が格納されている。ここで、ＮＯＰ加算回数とはバースト動作における連続アクセスに際して必要とされるＮＯＰ回数からメモリ主回路１００が有する固有の特性により必要とされるＮＯＰ回数を減じた回数である。固有の特性とは、回路的、デバイス的な要因により確定されるアクセススピードに起因して挿入すべきＮＯＰ回数等をいう。ＲＯＭ６１に格納されている情報の形態は、ＲＯＭ６３での場合と同様に、メモリ主回路１００にＮＯＰ動作を行なわせるための各種の制御信号の論理情報をその回数分拡張した情報である。
【００９７】
ＮＯＰ回数レジスタ６２にはバースト長情報Ｒ３の内容に従って、ＲＯＭ６１からロードされて格納されている。図１１では、コマンド領域ＣＯＭ１、ＣＯＭ２に設定されるコマンドに関わらずバースト長によりＮＯＰ加算回数が設定されるとしてＮＯＰ回数レジスタ６２が構成されているが、ＲＯＭ６１に格納されるＮＯＰ加算回数の情報をコマンドごとに区別して備えてやれば、コマンドごとにバースト長に応じてＮＯＰ回数を設定する構成とすることもできる。この場合、ＲＯＭ６１からのＮＯＰ加算回数の選択は、バースト長情報Ｒ３に加えてコマンド仕様情報Ｒ９に応じて行なわれる。
【００９８】
コマンド発行回路のコマンドシーケンスは、ＡＣＴＶコマンドの発行に始まり（Ｓ６１）、メモリ主回路１００の動作特性により設定されるＮＯＰコマンドループ（Ｓ６２）を経て、コマンド領域ＣＯＭ１においてコマンドレジスタ６４から対応するコマンドを受ける（Ｓ６３）。その後、ＮＯＰ回数レジスタ６２から対応する回数のＮＯＰコマンドを受けてＮＯＰコマンドループを実行する（Ｓ６４）。以下、コマンド領域ＣＯＭ２とＮＯＰコマンドループにおいて同様の動作を繰り返した後（Ｓ６５、Ｓ６６）、ＰＲＥコマンドを発行すると共に、次回のアクセスのためにアドレスカウント信号を発行してカウント値を遷移しておく（Ｓ６７）。ＮＯＰコマンドループにより動作タイミングを整えた後（Ｓ６８）、Ｓ６１に戻る。
【００９９】
図１３に示す第７実施形態は、ＢＩＳＴの際のアドレススクランブラの有無を、外部から入力され格納されているテスト仕様情報に応じて調整する機能を有するＢＩＳＴ回路７０の構成例である。
【０１００】
第７実施形態では、ＢＩＳＴに先立ち、テスト仕様情報として、１ビット構成のアドレススクランブラ情報Ｒ１Ａが外部から入力され、１ビットレジスタのアドレススクランブラ情報格納回路１Ａに格納される。アドレススクランブラ情報Ｒ１Ａとしては、例えば、スクランブラ機能のオフ（Ｒ１Ａ＝“０”）およびスクランブラ機能のオン（Ｒ１Ａ＝“１”）の情報を有している。
【０１０１】
アドレススクランブラ回路７１は、アドレス発生回路７２から出力されるロウ／コラムアドレスＲＯＷ［ｘ］／ＣＯＬ［ｘ］を受けて、アドレススクランブラ情報Ｒ１Ａにより制御され、アドレススクランブラのオン／オフが切り替えられえるロウ／コラムアドレスＲＯＷ２［ｘ］／ＣＯＬ２［ｘ］をメモリ主回路１００に供給する。
【０１０２】
スクランブラ機能がオフの場合には、入力されたロウ／コラムアドレスＲＯＷ［ｘ］／ＣＯＬ［ｘ］は、そのままロウ／コラムアドレスＲＯＷ２［ｘ］／ＣＯＬ２［ｘ］として出力される。アドレススクランブラ回路７１を介さずにロウ／コラムアドレスＲＯＷ［ｘ］／ＣＯＬ［ｘ］とロウ／コラムアドレスＲＯＷ２［ｘ］／ＣＯＬ２［ｘ］とを直結する構成を採る。
【０１０３】
スクランブラ機能がオンの場合には、入力されたロウ／コラムアドレスＲＯＷ［ｘ］／ＣＯＬ［ｘ］は、スクランブラ対象のビット間での排他的論理和等の論理演算やビット位置の入れ替え等を行ない、メモリセルアレイ領域の構造に合わせてスクランブルが行なわれる。例えば、ロウアドレスＲＯＷ２［ｘ］に対しては、
ＲＯＷ２［ｘ］＝｛ＲＯＷ［１２：２］，（ＲＯＷ［１］　　ｘｏｒ　ＲＯＷ［２］），（ＲＯＷ［０］　ｘｏｒ　ＲＯＷ［１］）｝（Ｖｅｒｉｌｏｇ表記）
といったスクランブルを行なう。下位３ビットのアドレスに応じて下位２ビットのアドレスをスクランブルする構成である。またコラムアドレスＣＯＬ２［ｘ］に対しては、
ＣＯＬ２［ｘ］＝｛ＣＯＬ［５：３］，ＣＯＬ［０］，ＣＯＬ［２］，ＣＯＬ［１］｝（Ｖｅｒｉｌｏｇ表記）
といったスクランブルを行なう。下位３ビットのアドレスに対してビット位置を入れ替えてアドレスをスクランブルする構成である。
【０１０４】
アドレスのスクランブラは、メモリセルアレイ領域の配置構造に合わせて設定することが必要であり、上述の変換例に限定されず配置構造に応じた変換が行なわれることは言うまでもない。
【０１０５】
図１４に示す第８実施形態は、ＢＩＳＴの際のデータスクランブラの有無を、外部から入力され格納されているテスト仕様情報に応じて調整する機能を有するＢＩＳＴ回路８０の構成例である。
【０１０６】
第８実施形態では、ＢＩＳＴに先立ち、テスト仕様情報として、１ビット構成のデータスクランブラ情報Ｒ１Ｂが外部から入力され、１ビットレジスタのデータスクランブラ情報格納回路１Ｂに格納される。データスクランブラ情報Ｒ１Ｂとしては、例えば、データスクランブラ機能のオフ（Ｒ１Ｂ＝“０”）およびオン（Ｒ１Ｂ＝“１”）の情報を有している。
【０１０７】
データスクランブラ回路８１は、データＤＯ、期待値ＤＥを受け付けると共に、アドレス発生回路８２から出力されるロウアドレスＲＯＷ［ｘ］を受けて、データスクランブラ情報Ｒ１Ｂにより制御され、データスクランブラのオン／オフが切り替えられえるデータＤＯ２および期待値ＤＥ２をメモリ主回路１００に供給する。
【０１０８】
データスクランブラ機能がオフの場合には、入力されたデータＤＯおよび期待値ＤＥは、そのままデータＤＯ２および期待値ＤＥ２として出力される。データスクランブラ回路８１を介さずにデータＤＯおよび期待値ＤＥとデータＤＯ２および期待値ＤＥ２とを直結する構成を採る。
【０１０９】
データスクランブラ機能がオンの場合には、入力されたデータＤＯおよび期待値ＤＥは、ロウアドレスＲＯＷ［０］、［１］により変換を受ける。例えば、データＤＯ２および期待値ＤＥ２の各々に対して、
ＤＯ２＝ＤＯ　ｘｏｒ　（ＲＯＷ［１］　　ｘｏｒ　ＲＯＷ［０］）
ＤＥ２＝ＤＥ　ｘｏｒ　（ＲＯＷ［１］　　ｘｏｒ　ＲＯＷ［０］）
といったスクランブルを行なう。下位２ビットのロウアドレスＲＯＷ［１］、［０］に応じてデータＤＯおよび期待値ＤＥをスクランブルする構成である。下位２ビットのロウアドレスＲＯＷ［１］、［０］の論理レベルが不一致のアドレスに対してデータＤＯおよび期待値ＤＥを反転している。
【０１１０】
データのスクランブラは、メモリセルアレイ領域の配置構造に合わせて設定することが必要であり、上述の変換例に限定されず、配置構造に応じた変換が行なわれることは言うまでもない。
【０１１１】
図１５に示す第９実施形態は、ＢＩＳＴの際の各種のメモリ動作仕様情報およびテスト仕様情報の各格納回路への入力を簡易な構成で行なうＢＩＳＴ回路９０についての構成例である。
【０１１２】
格納回路９１ごとに各々の情報を入力する専用端子を設けることに代えて、情報格納信号ＳＥＴを活性化することにより格納回路９１を従属接続してシフトレジスタと同等の構成とする。クロック信号ＣＬＫに同期させて情報入力端子ＤＩＮから順次情報を入力することにより、格納回路９１を越えて情報がシフトして入力される構成である。情報格納信号ＳＥＴ、クロック信号ＣＬＫ、および情報入力端子ＤＩＮという３つの端子を備えてやれば、格納回路９１の数に関わりなく各種の情報入力が可能となる。情報の入力をコンパクトな回路構成で行なうことができる。
【０１１３】
以上詳細に説明したとおり、第１実施形態に係る半導体記憶装置では、容量情報Ｒ１、バス幅情報Ｒ２、バースト長情報Ｒ３といったメモリ動作仕様情報が外部から書き換えられることにより、メモリ容量、バス幅、バースト長などに適合したアドレス空間における最大アドレスＡＭＡＸ１および最小アドレスＡＭＩＮ１を設定することができる。品種ごとに異なるメモリ仕様に対しても柔軟に対応することができる。
また、第２実施形態に係る半導体記憶装置では、メモリ動作仕様情報であるバス幅情報Ｒ２が外部から書き換えられることにより、ＢＩＳＴ回路２０とメモリ主回路１００との間に予め配置されている複数の信号経路のうちから入出力データに必要なバス幅に適合したデータ経路である、選択書込データＳＤＩ［３１：０］や選択読出データＳＤＯ［３１：１６］を選択することができる。品種ごとに異なるバス幅にも柔軟に対応することができる。
また、第３実施形態に係る半導体記憶装置では、テスト仕様情報であるカウント方向情報Ｒ４が外部から書き換えられることにより、カウントアップまたはカウントダウンの何れのカウント方向についてもＢＩＳＴを行なうことができる。アドレスカウント方向の違いによるアドレスデコーダ等の回路動作に起因する動作特性を試験することができる。
また、第４実施形態に係る半導体記憶装置では、テスト仕様情報であるアドレス優先順位情報Ｒ５が外部から書き換えられることにより、ＢＩＳＴの際のアドレス遷移の優先順位を適宜に変更することができる。アドレス遷移の違いに伴う回路動作の違いに起因する動作特性を試験することができる。
また、第５実施形態に係る半導体記憶装置では、読出仕様情報Ｒ６、書込仕様情報Ｒ７，データパターン情報Ｒ８といったテスト仕様情報が外部から書き換えられることにより、適宜にデータパターンを選択してＢＩＳＴを行なうことができる。品種の違い、試験仕様の違い等に柔軟に対応することができる。
また、第６実施形態に係る半導体記憶装置では、メモリ動作仕様情報であるバースト長情報Ｒ３やテスト仕様情報であるコマンド仕様情報Ｒ９が外部から書き換えられることにより、コマンドパターンを変更してＢＩＳＴを行なうことができる。
また、第７実施形態に係る半導体記憶装置では、テスト仕様情報であるアドレススクランブラ情報Ｒ１Ａが外部から書き換えられることにより、アドレススクランブラの有無を切り替えてＢＩＳＴを行なうことができる。
また、第８実施形態に係る半導体記憶装置では、テスト仕様情報であるデータスクランブラ情報Ｒ１Ｂが外部から書き換えられることにより、データスクランブラの有無を切り替えてＢＩＳＴを行なうことができる。
また、第９実施形態に係る半導体記憶装置では、少ない端子数で多数の格納回路９１に対して各種の情報の書き換えを行なうことができる。
【０１１４】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態においては、アドレスカウント回路１１のカウント方向をインクリメントに固定して説明したが、本発明はこれに限定されるものではなく、カウント方向をインクリメント方向とデクリメント方向で切り替える構成のアドレスカウント回路を備えて構成することもできる。
また、最大最小値発生回路１１における最小アドレスＡＭＩＮ１を“０”として説明したが、“０”ではないアドレスを最小アドレスとして設定することもできる。
また、第２実施形態においては、データ発生回路２１は３２ビットの書込データＤＩ［３１：０］を生成するとして説明したが、バス幅情報に応じて３２ビットのバス幅を有するデータと１６ビットのバス幅を有するデータとで切り替える構成とすることもできる。これにより、バス幅に適合したデータを生成することができ、データ発生回路の動作電流を低減することができる。
また、第３実施形態においては、アドレスカウント回路１２に代えて、双方向にカウント動作が可能なカウンタ回路を備えて構成することも可能である。
また、第６実施形態においては、コマンド発行回路を複数種類備えておき、コマンド仕様情報Ｒ９により切り替えて使用する構成とすることもできる。この場合、コマンド仕様情報Ｒ９をコマンドパターンに応じてコマンドの組合せが可能となるビット幅で構成することが必要であり、これに応じてコマンド仕様情報格納回路９やコマンドレジスタのレジスタ構成も対応したビット構成とする必要がある。
また、ＮＯＰ回数をコマンドごとに切り替える構成とすることもできる。この場合には、ＮＯＰ回数レジスタをコマンドごとに区別して設定する構成とすればよい。
尚、各実施形態では、説明の便宜上、実現する機能ごとに個別に説明したが、各機能を適宜に組み合わせて構成することができることは言うまでもない。
また、各情報Ｒ１乃至Ｒ１Ｂについては、情報ごとの条件を更に細かく設定することも逆に少なく設定にすることも可能であり、条件数に応じて構成ビット数を増減して対応することができる。
また、各格納回路１乃至１Ｂは、レジスタやＲＡＭ等のデータ保持機能を有する回路により実現することも、ヒューズや１タイムＲＯＭなどの１回の設定のみを許す固定データの設定回路で構成することも可能である。
また、本実施形態においては、同期型の半導体記憶装置を例に採り説明したが本発明はこれに限定されるものではなく、非同期型の半導体記憶装置についても内蔵のタイマ等を備えれば、同様にＢＩＳＴ機能を実現することができ本発明を適用することができる。
また、本発明は、半導体メモリＬＳＩに適用することができると同時に、半導体メモリをメモリモジュールとして機能マクロ回路ブロックとして内蔵するシステムＬＳＩに対して適用することができる。半導体メモリＬＳＩについては高速動作のＬＳＩに適用して好適であり、メモリ試験に際して高速動作仕様の高価なメモリテスタを備えることなく試験を行なうことができる。また、システムＬＳＩ等に内蔵されたメモリモジュールに適用して好適であり、試験に必要となる端子が外部に取り出されていない等、メモリモジュールに対してＬＳＩテスタから直接に試験を行なうことができない場合にも試験を行なうことができる。
【０１１５】
（付記１）　自己診断テスト機能を備えた半導体記憶装置であって、
外部から書き換え可能なメモリ動作仕様情報が格納されるメモリ動作仕様情報格納部を備え、
前記メモリ動作仕様情報に基づき、自己診断テストにおける動作パラメータが設定されることを特徴とする半導体記憶装置。
（付記２）　前記メモリ動作仕様情報は、メモリセルの容量情報、入出力データのバス幅情報、またはバースト動作におけるバースト長情報の少なくとも何れか１つであり、
前記メモリ動作仕様情報に基づき、前記自己診断テストの際のアドレス空間における最大アドレスまたは最小アドレスの少なくとも何れか一方を設定する最大最小値生成部を備えることを特徴とする付記１に記載の半導体記憶装置。
（付記３）　データの入出力用として、予め複数の信号経路が配置されている半導体記憶装置であって、
前記メモリ動作仕様情報は、入出力データのバス幅情報であり、
前記メモリ動作仕様情報に基づき、
前記複数の信号経路のうちから書き込みデータのデータ経路を選択する書き込みデータ選択回路と、
前記複数の信号経路のうちから読み出しデータのデータ経路を選択する読み出しデータ選択回路とを備えることを特徴とする付記１に記載の半導体記憶装置。
（付記４）　前記書き込みデータ選択回路は、前記複数の信号経路のうちから前記データ経路を除いた非選択信号経路を所定論理レベルに固定することを特徴とする付記３に記載の半導体記憶装置。
（付記５）　前記非選択信号経路における前記所定論理レベルについては、メモリセルへの書き込みは行なわないことを特徴とする付記４に記載の半導体記憶装置。
（付記６）　前記読み出しデータ選択回路により選択される前記データ経路における前記読み出しデータと期待値データとを比較する判定回路を備えることを特徴とする付記３に記載の半導体記憶装置。
（付記７）　前記読み出しデータ選択回路は、前記複数の信号経路のうちから前記データ経路を除いた非選択信号経路に対して、前記判定回路で一致判定される所定信号を出力することを特徴とする付記６に記載の半導体記憶装置。
（付記８）　前記メモリ動作仕様情報に基づき、前記判定回路は、前記非選択信号経路についての判定動作を非活性化することを特徴とする付記６に記載の半導体記憶装置。
（付記９）　前記メモリ動作仕様情報に基づき、出力されるデータのバス幅が設定されるデータ発生回路を備えることを特徴とする付記３に記載の半導体記憶装置。
（付記１０）　前記メモリ動作仕様情報は、バースト動作におけるバースト長情報であり、
バースト長に応じて、前記バースト動作に伴うＮＯＰコマンドの連続発行に対応するＮＯＰ制御信号を予め格納してなるＮＯＰ記憶部と、
前記バースト長情報に応じて、前記ＮＯＰ記憶部から選択される前記ＮＯＰ制御信号を格納するＮＯＰ回数レジスタと、
前記ＮＯＰ回数レジスタに格納されている前記ＮＯＰ制御信号が、コマンドシーケンスにおける所定タイミングで順次転送されるコマンドパターン発行部とを備えることを特徴とする付記１に記載の半導体記憶装置。
（付記１１）　前記ＮＯＰ制御信号は、前記ＮＯＰ記憶部においてコマンドごとに格納されており、
前記コマンドパターン発行部において実行されるコマンドパターンに応じて、前記ＮＯＰ制御信号が前記ＮＯＰ回数レジスタに格納され、前記コマンドパターン発行部に順次転送されることを特徴とする付記１０に記載の半導体記憶装置。
（付記１２）　自己診断テスト機能を備えた半導体記憶装置であって、
外部から書き換え可能なテスト仕様情報が格納されるテスト仕様情報格納部を備え、
前記テスト仕様情報に基づき、自己診断テストにおける動作仕様が設定されることを特徴とする半導体記憶装置。
（付記１３）　前記テスト仕様情報は、アドレスカウントの際のカウント方向情報であり、
前記カウント方向情報によるカウントアップ設定に合わせて、カウントごとにカウント値を増加して出力するアドレスカウンタと、
前記カウント方向情報によるカウントダウン設定の場合、前記アドレスカウンタの最大カウント値を該アドレスカウンタの最大可能カウント値に設定し、最小カウント値を前記最大可能カウント値から前記自己診断テストの際のアドレス空間における最大アドレスを減じた前記カウント値に設定する最大最小値切り替え部と、
前記カウント方向情報によるカウントダウン設定の場合、前記アドレス空間におけるアドレスを前記最大可能カウント値から前記カウント値を減じた値とするカウント方向切り替え部とを備えることを特徴とする付記１２に記載の半導体記憶装置。
（付記１４）　前記テスト仕様情報は、優先して遷移すべきアドレスを設定するアドレス優先順位情報であり、
前記自己診断テストを行なう全アドレスを含むカウント値を出力するアドレスカウンタと、
前記アドレス優先順位情報に応じて、前記カウント値における所定ビット数の下位ビットを、前記優先して遷移すべきアドレスとする第１優先アドレス切り替え部とを備えることを特徴とする付記１２に記載の半導体記憶装置。
（付記１５）　前記第１優先アドレス切り替え部は、前記優先して遷移すべきアドレスを、ロウアドレス、コラムアドレス、バンクアドレスのうちから選択することを特徴とする付記１４に記載の半導体記憶装置。
（付記１６）　前記自己診断テストを行なう全アドレスを含むカウント値を出力するアドレスカウンタと、
前記アドレス優先順位情報に応じて、前記カウント値における所定ビット数の下位ビットを前記優先して遷移すべきアドレスのうち第１優先アドレスとし、前記下位ビットを除いた前記カウント値における所定ビット数の中位ビットを前記優先して遷移すべきアドレスのうち第２優先アドレスとする第２優先アドレス切り替え部とを備えることを特徴とする付記１４に記載の半導体記憶装置。
（付記１７）　前記第２優先アドレス切り替え部は、前記第１および第２優先アドレスを、ロウアドレス、コラムアドレス、バンクアドレスのうちから選択することを特徴とする付記１６に記載の半導体記憶装置。
（付記１８）　前記テスト仕様情報は、データパターンを選択するデータパターン情報と、書き込みデータあるいは読み出し期待値の少なくとも何れか一方の論理レベルを設定するデータ論理情報とであり、
少なくとも１つの、所定データパターンを発生するデータ発生部と、
前記データパターン情報に応じて前記データ発生部を選択し、前記データ論理情報に応じて、前記データ発生部から出力される前記書き込みデータあるいは前記読み出し期待値の論理レベルを、正反転制御するデータ切替部とを備えることを特徴とする付記１２に記載の半導体記憶装置。
（付記１９）　前記データ発生部のうちには、アドレス情報に応じて前記書き込みデータあるいは前記読み出し期待値の論理レベルを正反転制御することにより前記所定データパターンを発生するデータ発生部を含むことを特徴とする付記１８に記載の半導体記憶装置。
（付記２０）　前記データパターン情報および前記データ論理情報が格納されている前記テスト仕様情報格納部と前記データ切替部とは、入出力データのうちの所定ビット数ごとに備えられることを特徴とする付記１８に記載の半導体記憶装置。
（付記２１）　前記テスト仕様情報は、コマンドパターンを選択するコマンドパターン情報であり、
コマンドごとに対応するコマンド制御信号を予め格納してなるコマンド記憶部と、
前記コマンドパターン情報に応じて、前記コマンド記憶部より選択される前記コマンド制御信号を格納するコマンドパターンレジスタと、
前記コマンドパターンレジスタに格納されている前記コマンド制御信号が、コマンドシーケンスにおける所定タイミングで順次転送されるコマンドパターン発行部とを備えることを特徴とする付記１２に記載の半導体記憶装置。
（付記２２）　前記テスト仕様情報は、アドレススクランブラの有無を制御するアドレススクランブラ情報であり、
前記アドレススクランブラ情報に応じて活性化制御されるアドレススクランブラ部を備えることを特徴とする付記１２に記載の半導体記憶装置。
（付記２３）　前記テスト仕様情報は、データスクランブラの有無を制御するデータスクランブラ情報であり、
前記データスクランブラ情報に応じて活性化制御されるデータスクランブラ部を備えることを特徴とする付記１２に記載の半導体記憶装置。
（付記２４）　所定ビット幅の情報が入力される情報入力端子と、
前記情報入力端子に接続される、前記メモリ動作仕様情報格納部または前記テスト仕様情報格納部と、
更に連結される、少なくとも１つの前記メモリ動作仕様情報格納部または前記テスト仕様情報格納部とを備え、
前記情報入力端子に入力される前記所定ビット幅の情報が、相互に連結された複数の前記メモリ動作仕様情報格納部または前記テスト仕様情報格納部に順次転送されることを特徴とする付記１または１２に記載の半導体記憶装置。
（付記２５）　付記１乃至２４の少なくとも何れか１項に記載の前記半導体記憶装置をメモリマクロとして備えることを特徴とする半導体装置。
【０１１６】
【発明の効果】
本発明によれば、外部から書き換え可能なメモリ動作仕様情報またはテスト仕様情報が格納されるメモリ動作仕様情報格納部またはテスト仕様情報格納部を備えており、各格納部に格納されている各情報に基づいて、自己診断テストでの、動作パラメータや動作仕様が設定されるので、複雑で大規模な回路構成を備えて複雑な制御をする必要なく、テスト仕様の変更や追加に対しても柔軟に対応することができる自己診断テスト機能を備えた半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【図１】第１実施形態の回路ブロック図である。
【図２】最大最小値発生回路における設定テーブルである。
【図３】アドレスカウント回路の動作フローを示すフロー図である。
【図４】アドレス分配回路におけるアドレス割り当て表である。
【図５】メモリセルアレイ領域におけるアドレス割り付けを示すレイアウト概念図である。
【図６】第２実施形態の回路ブロック図である。
【図７】書込データ選択回路の真理値表である。
【図８】読出データ選択回路の真理値表である。
【図９】第３実施形態の回路ブロック図である。
【図１０】第４実施形態の要部を示す回路ブロック図である。
【図１１】第５実施形態の回路ブロック図である。
【図１２】第６実施形態の回路ブロック図である。
【図１３】第７実施形態の回路ブロック図である。
【図１４】第８実施形態の回路ブロック図である。
【図１５】第９実施形態の要部を示す回路ブロック図である。
【図１６】従来技術におけるＢＩＳＴ回路内蔵時の課題（１）を示す概念図である。
【図１７】従来技術におけるＢＩＳＴ回路内蔵時の課題（２）を示す概念図である。
【図１８】従来技術におけるＢＩＳＴ回路内蔵の半導体記憶装置を示す回路ブロック図である。
【符号の説明】
１　　　　　　容量情報格納回路
２　　　　　　バス幅情報格納回路
３　　　　　　バースト長情報格納回路
４　　　　　　カウント方向情報格納回路
５　　　　　　アドレス優先順位情報格納回路
６　　　　　　読出仕様情報格納回路
７　　　　　　書込仕様情報格納回路
８　　　　　　データパターン情報格納回路
９　　　　　　コマンド仕様情報格納回路
１Ａ　　　　　アドレススクランブラ情報格納回路
１０、２０、３０、５０、６０、７０、８０、９０
ＢＩＳＴ回路
１１　　　　　最大最小発生回路
１２　　　　　アドレスカウント回路
１３　　　　　アドレス分配回路
２１　　　　　データ発生回路
２２　　　　　書込データ選択回路
２３　　　　　読出力データ選択回路
２４　　　　　読出データ判定回路
３１　　　　　カウント方向切替回路１
４１　　　　　優先順位切替回路
５１　　　　　データ発生回路１
５２　　　　　データ発生回路２
５４　　　　　アドレス発生回路
５３　　　　　データ切替回路
６５　　　　　コマンド発行回路
６１、６３　　ＲＯＭ
６４　　　　　コマンドレジスタ
６２　　　　　ＮＯＰ回数レジスタ
７１　　　　　アドレススクランブラ回路
８１　　　　　データスクランブラ回路
９１　　　　　格納回路
１００　　　　メモリ主回路
【図１】
2004030765.tif 000005
【図２】
2004030765.tif 000006
【図３】
2004030765.tif 000007
【図４】
2004030765.tif 000008
【図５】
2004030765.tif 000009
【図６】
2004030765.tif 000010
【図７】
2004030765.tif 000011
【図８】
2004030765.tif 000012
【図９】
2004030765.tif 000013
【図１０】
2004030765.tif 000014
【図１１】
2004030765.tif 000015
【図１２】
2004030765.tif 000016
【図１３】
2004030765.tif 000017
【図１４】
2004030765.tif 000018
【図１５】
2004030765.tif 000019
【図１６】
2004030765.tif 000020
【図１７】
2004030765.tif 000021
【図１８】
2004030765.tif 000022