(57)【要約】【課題】ＮＡＮＤ型不揮発性メモリにおいて、メモリセルトランジスタおよび選択ゲートトランジスタの特性がショートチャネル効果により悪化したり、選択ゲートトランジスタのゲート電極に対して自己整合的に形成されたコンタクトプラグと選択ゲートトランジスタのゲート電極がショートすることを防止する。【解決手段】ＮＡＮＤ型のメモリセルユニットに接続された選択ゲートトランジスタを有するＮＡＮＤ型不揮発性メモリにおいて、選択ゲートトランジスタのソース領域あるいはドレイン領域７ｂとコンタクトプラグ１１、１２の界面の一部は、選択ゲートトランジスタのチャネル領域とゲート絶縁膜２の界面に対して段差を有するように低い位置に形成されている。【選択図】　　図１
2004006449.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型の第１半導体領域の表層部で互いに離間して前記第１導電型に対して逆導電型である第２導電型の第２半導体領域が形成され、前記第２半導体領域相互間の前記第１半導体領域上に第１ゲート絶縁膜を介して電荷蓄積層および制御ゲート層が積層され、前記第２半導体領域上に第１絶縁膜が形成された少なくとも１つのメモリセルトランジスタからなるメモリセルユニットと、
前記半導体基板上に形成された第１導電型の第３半導体領域の表層部で互いに離間して前記第２導電型の第４半導体領域および第５半導体領域が形成され、前記第３半導体領域上に第２ゲート絶縁膜を介して第１ゲート電極が形成され、前記第４半導体領域上に第２絶縁膜が形成され、前記第４半導体領域は前記メモリセルユニットの第２半導体領域の１つに接続された選択ゲートトランジスタと、
前記選択ゲートトランジスタの第５半導体領域上に形成された第１コンタクトプラグと、
前記メモリセルユニットおよび選択ゲートトランジスタがそれぞれ複数個形成されてなり、前記第１コンタクトプラグにビット線またはソース線が電気的に接続されたメモリセルアレイ
とを具備し、
前記選択ゲートトランジスタの第４半導体領域と第２絶縁膜の界面は前記第３半導体領域と第２ゲート絶縁膜の界面に対して段差がないように位置し、
前記選択ゲートトランジスタの第５半導体領域と第１コンタクトプラグの界面の一部は前記第３半導体領域と第２ゲート絶縁膜の界面に対して第１段差を有するように低く位置していることを特徴とする半導体集積回路装置。
【請求項２】
前記メモリセルトランジスタの第１半導体領域と第１ゲート絶縁膜の界面、および、前記メモリセルトランジスタの第２半導体領域と第１絶縁膜の界面は、前記選択ゲートトランジスタの第３半導体領域と第２ゲート絶縁膜の界面に対して段差がないように位置していることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１段差は、前記選択ゲートトランジスタの第２ゲート絶縁膜の厚さよりも大きいことを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１段差は、前記選択ゲートトランジスタの第１ゲート電極のエッジより外側に位置することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
【請求項５】
前記メモリセルトランジスタの第１ゲート絶縁膜と前記選択ゲートトランジスタの第２ゲート絶縁膜は、同時に形成された実質的に同じゲート絶縁膜であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体集積回路装置。
【請求項６】
前記第１コンタクトプラグは、前記選択ゲートトランジスタの第１ゲート電極に対して自己整合的に形成されていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体集積回路装置。
【請求項７】
前記半導体基板上に形成された第１導電型の第６半導体領域の表層部で互いに離間して第２導電型の第７半導体領域が形成され、前記第７半導体領域相互間の前記第６半導体領域上に第３ゲート絶縁膜を介して第２ゲート電極が形成され、前記第７半導体領域上に第３絶縁膜が形成された周辺回路トランジスタと、
前記周辺回路トランジスタの第７半導体領域上に形成された第２コンタクトプラグ
とをさらに具備し、
前記周辺回路トランジスタの第７半導体領域と第２コンタクトプラグの界面の一部は前記第６半導体領域と第３ゲート絶縁膜の界面に対して前記第１段差と同等の高さの第２段差を有するように低く位置している
ことを特徴とする請求項１乃至６のいずれか１つに記載の半導体集積回路装置。
【請求項８】
前記第１コンタクトプラグと前記第２コンタクトプラグは、同時に形成された実質的に同じ導電材で形成されていることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記メモリセルユニットは、複数個のメモリセルトランジスタが直列接続されたＮＡＮＤセル型ユニットであることを特徴とする請求項１乃至８のいずれか１つに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に係り、特に不揮発性のメモリセルトランジスタと選択ゲートトランジスタのアレイを有する半導体集積回路装置における選択ゲートトランジスタの一端側のコンタクト部の構造に関するもので、例えばＮＡＮＤ型の不揮発性半導体記憶素子のアレイを有する半導体メモリ、メモリ混載デバイスなどに使用されるものである。
【０００２】
【従来の技術】
図６（ａ）は、従来のＮＡＮＤ型の不揮発性半導体メモリにおけるメモリセルアレイの構成を示す平面図である。図６（ｂ）は、同図（ａ）のＢ−Ｂ線に沿った断面図である。
【０００３】
図６（ａ）、（ｂ）において、ｐ型シリコン基板（あるいはｐ型ウェル）１０１には、浅いトレンチ型の素子分離領域（ＳＴＩ）が選択的に形成されており、素子分離された基板上（素子領域）のチャネル領域全面には、トンネル電流が流れ得る薄いゲート絶縁膜（トンネル絶縁膜）１０２が形成されている。
【０００４】
このトンネル絶縁膜１０２の上には、メモリセル毎に分離された電荷蓄積層１０３が形成され、その上にはゲート間絶縁膜１０４を介して制御ゲート１０５が形成され、その上にはゲートキャップ膜１０６が形成されることにより、積層ゲートが形成されている。
【０００５】
積層ゲート下のｐ型半導体基板１０１の表面部（チャネル部）の両側の表面部には、チャネル部とは逆導電型の不純物がドーピングされたｎ型拡散層１０７が形成され、ソース領域あるいはドレイン領域となっている。
【０００６】
積層ゲートおよび積層ゲート間を覆うように絶縁膜１０８、さらに、コンタクトバリア膜１０９が形成されており、その上には層間絶縁膜１１０が形成されている。
【０００７】
上記したような積層ゲート、チャネル部、ソース領域およびドレイン領域を有するトランジスタの複数個が、隣り合う同士でｎ型拡散層１０７を共有するように直列接続されて配置されている。この直列接続されたトランジスタの両端のｎ型拡散層１０７上には、コンタクトバリア膜１０９および絶縁膜１０８に開口されたコンタクトホールを介してビット線コンタクトプラグ１１１あるいは共通ソース線コンタクトプラグ１１２がコンタクトされている。これらのコンタクトプラグ１１１、１１２は導電材である低抵抗ポリシリコン（あるいは金属材）からなる。
【０００８】
ここで、コンタクトプラグ１１１、１１２に隣接する両端のトランジスタは、電荷蓄積層１０３と制御ゲート１０５が短絡接続され、ゲート電極として電荷蓄積層１０３にゲート信号が印加される選択ゲートトランジスタとして動作し、この選択ゲートで挟まれた複数のトランジスタはメモリセルトランジスタとして動作するものである。
【０００９】
上記したような複数のメモリセルトランジスタからなるメモリセルユニットおよび選択ゲートトランジスタはそれぞれ複数個形成されてメモリセルアレイを構成している。この場合、共通ソース線コンタクトプラグ１１２は共通ソース線１１４に接続されており、ビット線コンタクトプラグ１１１は金属電極からなるビット線１１３に接続されている。
【００１０】
しかし、図６（ｂ）に示すように、ビット線コンタクトプラグ１１１および共通ソース線コンタクトプラグ１１２が、選択ゲートトランジスタのゲート電極１０３に対して自己整合的に形成されている場合、選択ゲートトランジスタのゲート電極１０３とビット線コンタクトプラグ１１１あるいは共通ソース線コンタクトプラグ１１２との間でショートが起き易いという問題があった。
【００１１】
この問題を改善するためには、ゲート電極の異方性エッチングの条件を最適化し、ゲート電極１０３の側面が垂直になるように加工することが有効である。
【００１２】
上記問題を改善し、さらにメモリセルの信頼性を向上させる構造が、本願出願人の特許出願に係る特願２００１−３５２０２０　により提案されている。
【００１３】
図７は、上記提案に係る構造の一例を示している。
【００１４】
この構造は、図６（ｂ）に示した構造と比べて、ゲート電極のエッチングの際に、ゲート電極間のゲート絶縁膜１０２およびシリコン基板１０１の一部を掘り込むまで十分にエッチングを行うことにより、ゲート電極間のシリコン基板の位置をチャネル領域よりも低くした点が異なり、その他は同じであるので同じ符号を付している。
【００１５】
しかし、図７に示す構造では、選択ゲートトランジスタおよびメモリセルトランジスタのそれぞれでソース領域、ドレイン領域が深くなるので、ショートチャネル効果によってトランジスタ特性が悪化し、選択ゲートトランジスタおよびメモリセルトランジスタの微細化が困難であるという問題があった。
【００１６】
【発明が解決しようとする課題】
上記したように従来の不揮発性半導体メモリは、不揮発性のメモリセルトランジスタと選択ゲートトランジスタのアレイにおいて選択ゲートトランジスタのゲート電極とビット線コンタクトプラグとの間やゲート電極と共通ソース線コンタクトプラグとの間でショートが起き易いという問題があった。
【００１７】
また、ゲート電極間のシリコン基板の位置をチャネル領域よりも低くした構造は、ショートチャネル効果によってトランジスタ特性が悪化し、選択ゲートトランジスタおよびメモリセルトランジスタの微細化が困難であるという問題があった。
【００１８】
本発明は上記の問題点を解決すべくなされたもので、不揮発性のメモリセルトランジスタおよび選択ゲートトランジスタの特性がショートチャネル効果により悪化したり、選択ゲートトランジスタのゲート電極に対して自己整合的に形成されたコンタクトプラグと選択ゲートトランジスタのゲート電極がショートすることを防止し得る半導体集積回路装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
本発明の半導体集積回路装置は、半導体基板上に形成された第１導電型の第１半導体領域の表層部で互いに離間して前記第１導電型に対して逆導電型である第２導電型の第２半導体領域が形成され、前記第２半導体領域相互間の前記第１半導体領域上に第１ゲート絶縁膜を介して電荷蓄積層および制御ゲート層が積層され、前記第２半導体領域上に第１絶縁膜が形成された少なくとも１つのメモリセルトランジスタからなるメモリセルユニットと、前記半導体基板上に形成された第１導電型の第３半導体領域の表層部で互いに離間して前記第２導電型の第４半導体領域および第５半導体領域が形成され、前記第３半導体領域上に第２ゲート絶縁膜を介して第１ゲート電極が形成され、前記第４半導体領域上に第２絶縁膜が形成され、前記第４半導体領域は前記メモリセルユニットの第２半導体領域の１つに接続された選択ゲートトランジスタと、前記選択ゲートトランジスタの第５半導体領域上に形成された第１コンタクトプラグと、前記メモリセルユニットおよび選択ゲートトランジスタがそれぞれ複数個形成されてなり、前記第１コンタクトプラグにビット線またはソース線が電気的に接続されたメモリセルアレイとを具備し、前記選択ゲートトランジスタの第４半導体領域と第２絶縁膜の界面は前記第３半導体領域と第２ゲート絶縁膜の界面に対して段差がないように位置し、前記選択ゲートトランジスタの第５半導体領域と第１コンタクトプラグの界面の一部は前記第３半導体領域と第２ゲート絶縁膜の界面に対して第１段差を有するように低く位置していることを特徴とする。
【００２０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２１】
＜第１の実施形態＞
図１（ａ）は、第１の実施の形態に係るＮＡＮＤ型の不揮発性半導体メモリにおけるメモリセルアレイの一部を示す平面図である。図１（ｂ）は、同図（ａ）中のＢ−Ｂ線に沿った断面図である。
【００２２】
図１（ａ）、（ｂ）において、ｐ型シリコン基板（あるいはｐ型ウェル）１には、浅いトレンチ溝の内部に絶縁材料（例えば二酸化シリコン材）が埋め込まれてなる素子分離領域（ＳＴＩ）が選択的に形成されている。このように素子分離された基板上（素子領域）のチャネル領域全面には、トンネル電流が流れ得る薄いゲート絶縁膜（トンネル絶縁膜）２が形成されている。
【００２３】
このトンネル絶縁膜２の上には、メモリセル毎に分離された電荷蓄積層３が形成され、その上にはゲート間絶縁膜４を介して制御ゲート５が形成され、その上にはゲートキャップ膜（例えば窒化シリコン膜）６が形成されることにより、積層ゲートが形成されている。
【００２４】
積層ゲート下のｐ型半導体基板１の表面部（チャネル部）の両側の表面部には、チャネル部とは逆導電型の不純物がドーピングされたｎ型拡散層７ａあるいは７ｂが形成され、ソース領域あるいはドレイン領域となっている。
【００２５】
積層ゲートおよび積層ゲート間を覆うように絶縁膜８（例えば熱酸化による二酸化シリコン膜）、さらに、コンタクトバリア膜（例えば窒化シリコン）９が形成されており、その上には層間絶縁膜（例えばＢＰＳＧ膜）１０が形成されている。
【００２６】
上記したような積層ゲート、チャネル部、ソース領域およびドレイン領域を有するトランジスタの複数個が、隣り合う同士でｎ型拡散層７ａを共有するように直列接続されて配置されている。この直列接続されたトランジスタの両端のｎ型拡散層７ｂ上には、コンタクトバリア膜９および絶縁膜８に開口されたコンタクトホールを介してビット線コンタクトプラグ１１あるいは共通ソース線コンタクトプラグ１２がコンタクトされている。これらのコンタクトプラグ１１、１２は導電材である低抵抗ポリシリコン（あるいは金属材）からなる。
【００２７】
ここで、コンタクトプラグ１１、１２に隣接する両端のトランジスタは、電荷蓄積層３と制御ゲート５が短絡接続され、ゲート電極として電荷蓄積層３にゲート信号が印加される選択ゲートトランジスタとして動作し、この選択ゲートで挟まれた複数のトランジスタはメモリセルトランジスタとして動作するものである。
【００２８】
上記したような複数のメモリセルトランジスタからなるメモリセルユニットおよび選択ゲートトランジスタはそれぞれ複数個形成されてメモリセルアレイを構成している。この場合、共通ソース線コンタクトプラグ１２は共通ソース線１４に接続されており、ビット線コンタクトプラグ１１は金属電極からなるビット線１３に接続されている。
【００２９】
次に、図２乃至図５を参照しながら、図１のＮＡＮＤ型の不揮発性半導体メモリの製造方法の一例について説明する。
【００３０】
まず、図２（ａ）に示すように、ｐ型シリコン基板（あるいはｐ型ウェル）１に選択的に素子分離領域を形成した後、素子領域のチャネル領域全面にゲート絶縁膜（トンネル絶縁膜）２を形成し、その上に電荷蓄積層３、ゲート間絶縁膜４、制御ゲート５およびゲートキャップ膜６の積層ゲートを形成する。この場合、電荷蓄積層３、制御ゲート５およびゲートキャップ膜６の側端部が揃うように自己整合的に加工する。
【００３１】
次に、図２（ｂ）に示すように、レジスト２ｒを塗布し、リソグラフィ工程により、隣り合う（対向する）選択ゲートトランジスタのゲート電極間を開口し、異方性エッチングを行う。この時、選択ゲートトランジスタのゲート電極間のゲート絶縁膜２およびシリコン基板１の一部を除去するまで十分にエッチングを行うことにより、選択ゲートトランジスタのゲート電極の側面が垂直になる。
【００３２】
次に、図２（ｃ）に示すように、熱酸化によって、積層ゲートおよび選択ゲートトランジスタのゲート電極間のシリコン半導体基板１の表面に二酸化シリコン膜８を形成した後、必要であればリソグラフィ工程によりメモリセルアレイ領域のみ開口し、ｎ型の不純物のドーピングを行い、ｎ型拡散層７ａおよび７ｂを形成する。
【００３３】
以上の工程により、隣り合う選択ゲートトランジスタのゲート電極間のｎ型拡散層７ｂと絶縁膜８の界面の一部は、チャネル部のｐ型半導体基板１とトンネル絶縁膜２の界面よりも段差だけ低く位置する構造を得る。
【００３４】
ここで、選択ゲートトランジスタのゲート電極の側面を垂直にするため、図３（ａ）に示すように、前記段差の深さｄ１は、前記トンネル絶縁膜２の厚さｄ２よりも大きいことが望ましい。但し、前記段差が過度に大きい場合は、ショートチャネル効果の悪化が激しくなるので、そのような悪影響が発生しない程度の深さに設定する必要がある。
【００３５】
また、前記段差が積層ゲートの電荷蓄積層３の下にまで形成されると、トンネル絶縁膜２が厚くなった効果によりメモリセルの特性が低下するので、図３（ｂ）に示すように、電荷蓄積層３のエッジの外側に段差があることが望ましい。即ち、電荷蓄積層３の中心から段差部までの距離ｌ１は、電荷蓄積層３の中心からエッジまでの距離ｌ２より大きいことが望ましい。
【００３６】
続いて、図４（ａ）に示すように、全面に窒化シリコンからなるコンタクトバリア膜９を形成し、その上にＢＰＳＧ膜からなる層間絶縁膜１０を形成し、ＣＭＰ等によって平坦化する。
【００３７】
次に、図４（ｂ）に示すように、リソグラフィ工程およびエッチング工程によりコンタクトホールを開口した後、例えば低抵抗ポリシリコンからなるコンタクト材を埋め込み、平坦化して、ビット線コンタクトプラグ１１および共通ソース線コンタクトプラグ１２を形成する。
【００３８】
この後、層間絶縁膜、ビット線、共通ソース線の形成を行うことにより、図１（ｂ）に示したような構造を有するメモリセルアレイ領域が形成される。なお、上記コンタクト材は、タングステンなどの金属を用いてもよい。
【００３９】
その後、一般的に知られた方法により、図５に示すように、上層の配線層、保護膜を形成することにより、ＮＡＮＤ型不揮発性メモリのメモリセルアレイ領域および周辺回路領域が完成する。
【００４０】
上記のように製造された本例のＮＡＮＤ型の不揮発性メモリによれば、選択ゲートトランジスタのメモリセルユニット側のｎ型拡散層７ａの表面は、チャネル部とトンネル絶縁膜２の界面に対して段差が形成されていない。
【００４１】
これにより、図７に示した構造のように、選択ゲートトランジスタのｎ型拡散層１０７と絶縁膜１０８の界面が、選択ゲートトランジスタのチャネル部のｐ型半導体基板１０１と絶縁膜１０２の界面の一部に対して段差を有する場合に比べて、ｎ型拡散層７ａの深さが浅くなり、ショートチャネル効果による選択ゲートトランジスタ特性の悪化が改善され、選択ゲートトランジスタの微細化が可能になる。
【００４２】
また、選択ゲートトランジスタのコンタクトプラグ側のｎ型拡散層７ｂとビット線コンタクトプラグ１１の界面の一部（中央部）およびｎ型拡散層７ｂと共通ソース線コンタクトプラグ１２の界面の一部（中央部）がそれぞれ除去されている。これにより、ｎ型拡散層７ｂとビット線コンタクトプラグ１１の界面の一部およびｎ型拡散層７ｂと共通ソース線コンタクトプラグ１２の界面の一部は、選択ゲートトランジスタのチャネル部のｐ型半導体基板１と絶縁膜２の界面に対して高さが異なる（第１段差を有する）。ここでは、ｎ型拡散層７ｂとコンタクトプラグ１１および１２の界面の一部は、選択ゲートトランジスタのチャネル部のｐ型半導体基板１とトンネル絶縁膜２の界面よりも位置が低い。
【００４３】
この場合、ビット線コンタクトプラグ１１あるいは共通ソース線コンタクトプラグ１２の両側で対向する一対の選択ゲートトランジスタのゲート電極間の絶縁膜２とシリコン基板１の一部を掘り込むまでエッチングを行うことにより、選択ゲートトランジスタのゲート電極３の側面は垂直になっている。
【００４４】
これにより、シリコン基板１の掘り込まれた部分にまで絶縁膜８およびコンタクトバリア膜９を形成することが可能になり、コンタクトプラグ１１、１２を形成する際に選択ゲートトランジスタのゲート電極３とコンタクトプラグ１１、１２との間に絶縁膜８およびコンタクトバリア膜９が残っている（形成されている）ので、ゲート電極３とコンタクトプラグ１１、１２との電気的なショートを防止することが可能になっている。
【００４５】
なお、前述した理由により、上記第１段差は、ゲート絶縁膜２の厚さよりも大きく、積層ゲートのエッジより外側にあることが望ましい。
【００４６】
なお、メモリセルトランジスタのトンネル絶縁膜２と選択ゲートトランジスタのゲート絶縁膜２は、同時に形成された実質的に同じ絶縁膜であるので、これらの絶縁膜の形成工程を同一にして製造コストを下げることができる。
【００４７】
また、ビット線コンタクトプラグおよび共通ソース線コンタクトプラグの少なくとも一方を選択ゲートトランジスタのゲート電極３に自己整合的に形成することにより、選択ゲートトランジスタのゲート電極３と上記コンタクトプラグとがショートするのを防ぎ、かつ、選択ゲートトランジスタおよびメモリセルトランジスタのショートチャネル効果を悪化させず、微細化することができる。
【００４８】
＜第２の実施形態＞
図５（ａ）および（ｂ）は、本発明の第２の実施の形態として、ＮＡＮＤ型の不揮発性メモリにおけるメモリセルアレイ領域のＭＯＳトランジスタおよびその周辺回路が形成される周辺領域のＭＯＳトランジスタ（周辺トランジスタ、例えば書き込み電圧が印加される高耐圧系トランジスタ）の構造を示している。
【００４９】
周辺領域は、シリコン基板１中に設けられた素子分離領域１５によってメモリセルアレイ領域と電気的に分離されている。そして、シリコン基板１上にゲート絶縁膜１６を介して設けられたゲート電極１７およびシリコン基板１中に設けられた不純物拡散層１８を有するＭＯＳトランジスタが形成されている。
【００５０】
このＭＯＳトランジスタの不純物拡散層１８とコンタクトプラグ１９の界面は、チャネル部の半導体基板１とゲート絶縁膜１６の界面に対して第２段差を有する。この第２段差は、メモリセルアレイ領域における不純物拡散層７ｂとコンタクトプラグ１１の界面がチャネル部の半導体基板１とゲート絶縁膜２の界面に対して有する第１段差とほぼ同じ高さである。そして、ＭＯＳトランジスタのソース、ドレイン領域１８にはそれぞれ対応してコンタクトプラグ１９がコンタクトされ、一方のコンタクトプラグ１９には金属配線層２０が電気的に接続され、他方のコンタクトプラグ１９には金属配線層２０を介して金属配線層２２が電気的に接続されている。さらに、一般的に知られた方法により、上層の配線層、保護膜を形成し、ＮＡＮＤ型不揮発性メモリが完成する。
【００５１】
尚、本例では、周辺回路を構成するＭＯＳトランジスタのゲート電極が、メモリセルアレイ領域内の選択ゲートトランジスタと同様の積層ゲート構造となっているが、図示しない領域においてゲート電極にコンタクトがとられており、信号が印加されることにより通常のＭＯＳトランジスタとして動作する。
【００５２】
また、本例では、前述した第１の実施形態と同様にメモリセルアレイ領域を形成する際、同時に周辺トランジスタも形成している。即ち、図２（ｂ）を参照して前述したリソグラフィ工程を行う際、メモリセルアレイ領域内の対向する選択ゲートトランジスタのゲート電極間および周辺トランジスタのゲート電極の側方に対して、ゲート絶縁膜とシリコン基板の一部を除去するまで異方性エッチングを行うことにより、図５に示した構造を得ることができる。
【００５３】
本例で示した周辺トランジスタの不純物拡散層１８に形成された段差は、メモリセルアレイ領域における不純物拡散層７ｂに形成された段差と同じ高さであるので、メモリセルアレイ領域のコンタクトプラグ１１および１２と、周辺領域のコンタクトプラグ１９に関して、コンタクトホールの開口工程とコンタクトプラグの形成工程を同時に行うことができるようになる。その結果、製造工程を増加させることなく周辺トランジスタも形成することができ、製造コストを下げることが可能になる。
【００５４】
なお、このように形成された周辺トランジスタは、不純物拡散層１８の表面がエッチングされているので特性が若干低下するおそれはあるが、周辺トランジスタのコンタクトプラグ１９を選択ゲートトランジスタのコンタクトプラグ１１、１２と同様に例えば低抵抗ポリシリコンで形成しても、周辺トランジスタが例えば書き込み電圧が印加される高耐圧系トランジスタである場合にはコンタクトプラグ１９は主として電圧を伝える役割を果たせばよいので、特に支障はない。
【００５５】
即ち、上記したようなＮＡＮＤ型の不揮発性半導体メモリの製造方法によれば、周辺トランジスタのドレイン領域、ソース領域上のコンタクト孔の開口を、選択ゲートトランジスタのコンタクトホールの開口と同じ工程で行うことができ、製造コストを下げることができる。この場合、選択ゲートトランジスタのビット線コンタクトプラグおよび共通ソース線コンタクトプラグと、周辺トランジスタのドレイン領域、ソース領域のコンタクトプラグを同じ工程で形成することができ、製造コストを下げることができる。
【００５６】
なお、上記各実施形態ではＮＡＮＤ型の不揮発性メモリを例にとって説明したが、本発明は上記例に限定されるものではなく、その他のＡＮＤ型の不揮発性メモリなどのように、不揮発性のメモリセルトランジスタと選択ゲートトランジスタを有する半導体メモリやメモリ混載デバイスなどに適用できる。
【００５７】
【発明の効果】
上述したように本発明の半導体集積回路によれば、不揮発性のメモリセルトランジスタおよび選択ゲートトランジスタの特性がショートチャネル効果により悪化したり、選択ゲートトランジスタのゲート電極に対して自己整合的に形成されたコンタクトプラグと選択ゲートトランジスタのゲート電極がショートすることを防止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のＮＡＮＤ型不揮発性メモリにおけるメモリセルアレイの一部を示す平面図および断面図。
【図２】第１の実施の形態のＮＡＮＤ型不揮発性メモリの製造工程を示す断面図。
【図３】図２中のＮＡＮＤ型不揮発性メモリを拡大して示す断面図。
【図４】第１の実施の形態のＮＡＮＤ型不揮発性メモリの製造工程を示す断面図。
【図５】第２の実施の形態のＮＡＮＤ型不揮発性メモリにおけるメモリセルアレイ領域と周辺領域を示す断面図。
【図６】従来のＮＡＮＤ型不揮発性メモリにおけるメモリセルアレイの構成を示す平面図および断面図。
【図７】現在提案中のＮＡＮＤ型不揮発性メモリにおけるメモリセルアレイの構成を示す断面図。
【符号の説明】
１…ｐ型シリコン半導体基板（あるいはｐ型ウェル）、
２…トンネル絶縁膜、
３…電荷蓄積層、
４…ゲート間絶縁膜、
５…制御ゲート、
６…ゲートキャップ膜、
７ａ、７ｂ…ｎ型拡散層、
８…絶縁膜、
９…コンタクトバリア膜、
１０…層間絶縁膜、
１１…ビット線コンタクトプラグ、
１２…共通ソース線コンタクトプラグ、
１３…ビット線、
１４…共通ソース線、
１５…素子分離領域。
【図１】
2004006449.tif 000003
【図２】
2004006449.tif 000004
【図３】
2004006449.tif 000005
【図４】
2004006449.tif 000006
【図５】
2004006449.tif 000007
【図６】
2004006449.tif 000008
【図７】
2004006449.tif 000009
【手続補正書】
【提出日】平成15年8月7日(2003.8.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域の表層部で互いに離間して前記第１導電型に対して逆導電型である第２導電型の第２、第３半導体領域が形成され、前記第２、第３半導体領域相互間の前記第１半導体領域上に第１ゲート絶縁膜を介して電荷蓄積層および制御ゲート層が積層され、前記第２、第３半導体領域上に第１絶縁膜が形成された少なくとも１つのメモリセルトランジスタからなるメモリセルユニットと、
前記第１半導体領域の表層部で互いに離間して前記第２導電型の第４半導体領域および第５半導体領域が形成され、前記第１半導体領域上に第２ゲート絶縁膜を介して第１ゲート電極が形成され、前記第４半導体領域上に第２絶縁膜が形成され、前記第４半導体領域は前記メモリセルユニットの第２半導体領域の１つに接続された選択ゲートトランジスタと、
前記選択ゲートトランジスタの第５半導体領域上に形成された第１コンタクトプラグと、
前記メモリセルユニットおよび選択ゲートトランジスタがそれぞれ複数個形成されてなり、前記第１コンタクトプラグにビット線またはソース線が電気的に接続されたメモリセルアレイ
とを具備し、
前記選択ゲートトランジスタの第４半導体領域と第２絶縁膜の界面は前記第１半導体領域と第２ゲート絶縁膜の界面に対して段差がないように位置し、
前記選択ゲートトランジスタの第５半導体領域と第１コンタクトプラグの界面の一部は前記第１半導体領域と第２ゲート絶縁膜の界面に対して第１段差を有するように低く位置していることを特徴とする半導体集積回路装置。
【請求項２】
前記メモリセルトランジスタの第１半導体領域と第１ゲート絶縁膜の界面、および、前記メモリセルトランジスタの第２、第３半導体領域と第１絶縁膜の界面は、前記選択ゲートトランジスタの第１半導体領域と第２ゲート絶縁膜の界面に対して段差がないように位置していることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１段差は、前記選択ゲートトランジスタの第２ゲート絶縁膜の厚さよりも大きいことを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
前記第１段差は、前記選択ゲートトランジスタの第１ゲート電極のエッジより外側に位置することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路装置。
【請求項５】
前記メモリセルトランジスタの第１ゲート絶縁膜と前記選択ゲートトランジスタの第２ゲート絶縁膜は、同時に形成された実質的に同じゲート絶縁膜であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体集積回路装置。
【請求項６】
前記第１コンタクトプラグは、前記選択ゲートトランジスタの第１ゲート電極に対して自己整合的に形成されていることを特徴とする請求項１乃至５のいずれか１つに記載の半導体集積回路装置。
【請求項７】
前記第１半導体領域の表層部で互いに離間して第２導電型の第６、第７半導体領域が形成され、前記第６、第７半導体領域相互間の前記第１半導体領域上に第３ゲート絶縁膜を介して第２ゲート電極が形成され、前記第６半導体領域上に第３絶縁膜が形成された周辺回路トランジスタと、
前記周辺回路トランジスタの第７半導体領域上に形成された第２コンタクトプラグ
とをさらに具備し、
前記周辺回路トランジスタの第７半導体領域と第２コンタクトプラグの界面の一部は前記第１半導体領域と第３ゲート絶縁膜の界面に対して前記第１段差と同等の高さの第２段差を有するように低く位置している
ことを特徴とする請求項１乃至６のいずれか１つに記載の半導体集積回路装置。
【請求項８】
前記第１コンタクトプラグと前記第２コンタクトプラグは、同時に形成された実質的に同じ導電材で形成されていることを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
前記メモリセルユニットは、複数個のメモリセルトランジスタが直列接続されたＮＡＮＤセル型ユニットであることを特徴とする請求項１乃至８のいずれか１つに記載の半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
【課題を解決するための手段】
本発明の一態様に係る半導体集積回路装置は、第１導電型の第１半導体領域の表層部で互いに離間して前記第１導電型に対して逆導電型である第２導電型の第２、第３半導体領域が形成され、前記第２、第３半導体領域相互間の前記第１半導体領域上に第１ゲート絶縁膜を介して電荷蓄積層および制御ゲート層が積層され、前記第２、第３半導体領域上に第１絶縁膜が形成された少なくとも１つのメモリセルトランジスタからなるメモリセルユニットと、前記第１半導体領域の表層部で互いに離間して前記第２導電型の第４半導体領域および第５半導体領域が形成され、前記第１半導体領域上に第２ゲート絶縁膜を介して第１ゲート電極が形成され、前記第４半導体領域上に第２絶縁膜が形成され、前記第４半導体領域は前記メモリセルユニットの第２半導体領域の１つに接続された選択ゲートトランジスタと、前記選択ゲートトランジスタの第５半導体領域上に形成された第１コンタクトプラグと、前記メモリセルユニットおよび選択ゲートトランジスタがそれぞれ複数個形成されてなり、前記第１コンタクトプラグにビット線またはソース線が電気的に接続されたメモリセルアレイとを具備し、前記選択ゲートトランジスタの第４半導体領域と第２絶縁膜の界面は前記第１半導体領域と第２ゲート絶縁膜の界面に対して段差がないように位置し、前記選択ゲートトランジスタの第５半導体領域と第１コンタクトプラグの界面の一部は前記第１半導体領域と第２ゲート絶縁膜の界面に対して第１段差を有するように低く位置していることを特徴とする。