(57)【要約】【課題】入力するウォブル信号と出力するウォブルクロックとの位相差を確実に検出する。【解決手段】クロック生成回路４には、光ディスクに形成されたウォブリングから読み出されたウォブル信号と同期するウォブルクロックを発振する電圧制御発振器４６と、上記ウォブルクロックの波形に対して直交関係にある波形である比較信号を出力する直交成分出力手段４７と、上記比較信号と上記ウォブル信号とを乗算する位相比較器４２と、上記乗算した結果を平滑化して、平滑化した乗算結果を位相誤差信号として出力するローパスフィルタ４３とが備えられている。【選択図】  図２
2004362630.tif 000002
【特許請求の範囲】
【請求項１】
光ディスクに形成されたウォブリングから読み出されたウォブル信号と同期するウォブルクロックを発振する発振手段と、
上記ウォブルクロックの波形に対して直交関係にある波形である比較信号を出力する直交変換手段と、
上記比較信号と上記ウォブル信号とを乗算する乗算手段と、
上記乗算した結果を平滑化して、平滑化した乗算結果を位相誤差信号として出力する平滑化手段とが備えられていることを特徴とするクロック生成回路。
【請求項２】
上記発振手段は、上記位相誤差信号に基づいて、ウォブルクロックの周波数を制御することを特徴とする請求項１に記載のクロック生成回路。
【請求項３】
ＦＳＫ変調されたＦＳＫ情報ビット部分と単一周波数部分とが上記ウォブル信号に含まれていると共に、
上記ウォブル信号からＦＳＫ情報ビット部分の周波数を検出するＦＳＫビット検出手段と、上記ＦＳＫビット部分の周波数の検出に応じて上記位相誤差信号を出力しないように制御する制御手段とが備えられていることを特徴とする請求項２に記載のクロック生成回路。
【請求項４】
上記ウォブル信号が上記乗算器へ入力するのを遅延させる第１の遅延手段が備えられていることを特徴とする請求項３に記載のクロック生成回路。
【請求項５】
上記ＦＳＫビット検出手段には、
ウォブル信号を２値化する２値化手段と、
上記２値化手段の出力である２値化信号のエッジを検出するエッジ検出手段と、
上記エッジ検出手段の出力であるエッジ検出信号におけるエッジ間隔をカウント値として出力するカウント手段と、
上記カウント手段の出力であるカウント値を上記エッジ検出信号に同期してラッチするラッチ手段と、
上記ラッチ手段の出力であるラッチされたカウント値と閾値とを比較し、上記ラッチされたカウント値が該閾値よりも小さい場合、ＦＳＫビット検出信号を出力する比較手段と、
ＦＳＫ情報ビットの周波数に相当するカウント値と、単一周波数部分の周波数に相当するカウント値との間に相当する値が上記閾値として予め設定されている閾値設定手段とが備えられていることを特徴とする請求項３または４に記載のクロック生成回路。
【請求項６】
上記ＦＳＫビット検出手段には、
ウォブル信号を２値化する２値化手段と、
上記２値化手段の出力である２値化信号のエッジを検出するエッジ検出手段と、
上記エッジ検出手段の出力であるエッジ検出信号におけるエッジ間隔をカウント値として出力するカウント手段と、
上記カウント手段の出力であるカウント値を上記エッジ検出信号に同期してラッチするラッチ手段と、
上記ラッチ手段の出力であるラッチされたカウント値と閾値とを比較し、上記ラッチされたカウント値が該閾値よりも小さい場合、ＦＳＫビット検出信号を出力する比較手段と、
上記エッジ検出手段の出力であるエッジ検出信号に基づいて、上記ラッチ手段の出力であるラッチされたカウント値の平均値を算出し、該平均値に基づいた閾値を上記比較手段に出力する平均手段と、
上記単一周波数部分に相当するラッチされたカウント値が上記平均手段に入力する期間まで、上記エッジ検出信号が上記平均手段に入力するタイミングを遅延させる第２の遅延手段とが備えられていることを特徴とする請求項３または４に記載のクロック生成回路。
【請求項７】
光ディスクに形成されたウォブリングから読み出されたウォブル信号を入力し、該ウォブル信号と同期するウォブリングクロックを発振するクロック生成回路であって、
上記ウォブリングクロックに直交する波形信号をフィードバック制御するＰＬＬが構成されていることを特徴とするクロック生成回路。
【請求項８】
請求項１ないし７のいずれか１項に記載のクロック生成回路が備えられていることを特徴とする光ディスク装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ディスク等のディスク記録媒体に対して記録および／または再生を行うディスクドライブ装置に適用されるクロック生成回路に関する。
【０００２】
【従来の技術】
近年、データの記録および／または再生を行える様々な光ディスクが提案されている。このような光ディスクの具体例として、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−Ｒ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ等が挙げられる。
【０００３】
これらの光ディスクにデータを記録するために、ディスク上に予め溝（グルーブ）を形成し、そのグルーブもしくはランドをデータ記録のためのデータトラックとすることが行われている。
【０００４】
また、上記データトラック上の所定の位置にデータを記録するには、光ディスク上にアドレス情報を記録する必要がある。このアドレス情報の記録方法としては上記グルーブを蛇行（ウォブリング）させて記録する方式が提案されている。
【０００５】
なお、この方式により、このアドレス情報を記録、検出する技術の一例が、特許文献１に開示されている。以下、特許文献１に開示されている技術の概略を説明する。
【０００６】
特許文献１の技術によれば、ＦＳＫ（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）変調した波形に基づくＦＳＫ情報ビット部分と、単一周波数の波形に基づく単一周波数部分とを一定単位としたウォブルユニットが連続するように、ウォブリンググルーブを光ディスクに形成する。なお、上記ウォブルユニットの一例は特許文献１の段落００３１乃至００４８に示されている。
【０００７】
そして、ＦＳＫ情報ビット部分と単一周波数部分とを一定単位としたウォブルユニットにおけるＦＳＫ情報ビットの配置箇所によって、アドレス情報を光ディスクに持たせている。
【０００８】
さらに、アドレス情報検出のために、光ディスクに形成されているウォブリングからウォブル信号が読み出される。そして、ＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）が、上記ウォブル信号の単一周波数部分に基づいて、ウォブルクロックを発生させる。具体的にいえば、ＰＬＬは、ウォブル信号を２値化すると共に、フィルタにより２値化したウォブル信号から高周波成分を分離することによって制御信号を出力し、上記制御信号によって上記ウォブルクロックの位相をロックするようにしている。
【０００９】
また、特許文献１によれば、単一周波数部分の期間長とＦＳＫ情報ビットの期間長とを所定のパターン（シンクパターン）にして、このパターンを検出、カウントすることにより、上記ＦＳＫ情報ビットに相当する期間を予測する。これにより、上記ＦＳＫ情報ビットに相当する期間の位相誤差をマスクして、上記ウォブル信号の単一周波数部分に基づいたウォブルクロックの発生を容易にしようとしている。
【００１０】
【特許文献１】
特開２０００−３４２９４１（第７〜２０頁、図１８）
【００１１】
【発明が解決しようとする課題】
しかしながら、上述した技術では以下のような問題が生じる。まず、特許文献１に示されている光ディスクにおいて、例えば、ウォブリングにおける上記単一周波数部分の周波数は０．９５７ＭＨｚであり、ＦＳＫ情報ビット部分の周波数は上記単一周波数部分の周波数の１．５倍、つまり１．４３３ＭＨｚであり、データのチャネルクロックは６６．０３３ＭＨｚとなっている。
【００１２】
各周波数がこのような関係の光ディスクにおいて、例えば、１０チャネルクロック分のマークが記録されるとする。この場合、１マークに対応するデータは２ビット（「１」と「０」）であることから、１０チャネルクロック分のデータは２０ビットになる。したがって、１チャネルクロックのデータに対応する周波数は、６６．０３３／２０＝３．３ＭＨｚ
となる。
【００１３】
このように、１チャネルクロック分のデータの周波数（３．３ＭＨｚ）と、ウォブル信号の周波数（０．９５７ＭＨｚ）とが近いものとなることがある。このような場合、上記ウォブル信号にデータの周波数が重畳される。
【００１４】
ここで、ウォブル信号の周波数が０．９５７ＭＨｚであり、１チャネルクロック分のデータの周波数が３．３ＭＨｚである場合において、ウォブル信号の半分の振幅に相当するデータがウォブル信号（ウォブル入力）に重畳すると、該ウォブル信号の波形は図１２（ａ）のようになる。また、図１２（ｂ）は、図１２（ａ）の波形を２値化した場合の２値化信号の波形を示している。
【００１５】
このように、データの周波数が重畳したウォブル信号を２値化すると、図１２（ｂ）に示すように、２値化したウォブル信号（２値化信号）に誤パルスが発生する。この場合、上記ＰＬＬでは、上記誤パルスの影響を受けるため、上記ウォブル信号と出力するウォブルクロックとの位相差を正確に検出できず、上記ウォブルクロックの周波数を適切に制御できないという問題が起こり得る。つまり、ＰＬＬから出力されるウォブルクロックのジッタが悪化し、最悪の場合、ＰＬＬがウォブルクロックを適切にロックできないということが起こりうる。
【００１６】
したがって、入力ウォブル信号に周波数の近いデータが重畳されている場合であっても、入力ウォブル信号と出力するウォブルクロックとの位相差を確実に検出できるクロック生成回路が必要とされている。
【００１７】
本発明は、上記問題点に鑑みてなされたものであり、ウォブリングが形成されている光ディスク装置に適用されるクロック生成回路において、入力するウォブル信号と出力するウォブルクロックとの位相差を確実に検出できるクロック生成回路、光ディスク装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明のクロック生成回路は、上記課題を解決するために、光ディスクに形成されたウォブリングから読み出されたウォブル信号と同期するウォブルクロックを発振する発振手段と、上記ウォブルクロックの波形に対して直交関係にある波形である比較信号を出力する直交変換手段と、上記比較信号と上記ウォブル信号とを乗算する乗算手段と、上記乗算した結果を平滑化して、平滑化した乗算結果を位相誤差信号として出力する平滑化手段とが備えられていることを特徴とする。
【００１９】
上記構成によれば、直交変換手段が、発振手段により出力されるウォブルクロックの波形に対して直交関係にある波形である比較信号を出力している。さらに、上記乗算手段が、上記比較信号と上記ウォブルクロックとを乗算している。ここで、上記比較信号と上記ウォブルクロックとは９０°位相が異なる関係（直交関係）であることから、上記ウォブルクロックと上記ウォブル信号との位相がずれている場合、該位相ずれ分だけの正弦値であるｓｉｎθが乗算結果に含まれることになる（θは上記ウォブルクロックと上記ウォブル信号との位相差を示す）。
【００２０】
そして、平滑化手段により上記乗算結果を平滑化して和信号（高周波成分）を取り除けば、上記正弦値からなる差信号である位相誤差信号を得ることができる。ここで、正弦値は０＜θ≦１８０°の範囲で正の値を示し、−１８０°≦θ＜０の範囲で負の値を示す。したがって、位相誤差信号が正の値であれば、ウォブル信号よりもウォブルクロックの位相が進んでいると判断でき、位相誤差信号が負の値であれば、上記位相が遅れていると判断できる。つまり、位相誤差信号の正負の相違だけで、出力されるウォブルクロックの位相が進んでいるのか、遅れているかの判断を確実に行うことができる。
【００２１】
これに対し、ウォブル信号を２値化した２値化信号を位相誤差信号とする従来の技術では、上記ウォブル信号にデータが重畳することにより２値化信号が乱されていると、上記２値化信号から正確に位相誤差を検出できない。また、上記２値化信号から、重畳したデータを分離することもできない。
【００２２】
この点、上記構成によれば、２値化信号を位相誤差検出信号としていないため、データの重畳したウォブル信号を入力しても、平滑化手段により重畳したデータを容易に分離でき、上記正弦値からなる差信号である位相誤差検出信号に基づいて、ウォブル信号とウォブルクロックとの位相誤差を解消するためのフィードバック制御を正確に行うことができる。
【００２３】
本発明のクロック生成回路は、上記構成に加えて、上記発振手段は、上記位相誤差信号に基づいて、ウォブルクロックの周波数を制御することを特徴とする。
【００２４】
上記構成によれば、ウォブル信号とウォブルクロックとの位相差を示す正弦値が位相誤差信号として出力されるので、該正弦値の正／負に応じてフィードバック制御すれば、容易にウォブルクロックをロックすることができる。
【００２５】
本発明のクロック生成回路は、上記構成に加えて、ＦＳＫ変調されたＦＳＫ情報ビット部分と単一周波数部分とが上記ウォブル信号に含まれていると共に、上記ウォブル信号からＦＳＫ情報ビット部分の周波数を検出するＦＳＫビット検出手段と、上記ＦＳＫビット部分の周波数の検出に応じて上記位相誤差信号を出力しないように制御する制御手段とが備えられていることを特徴とする。
【００２６】
特許文献１によれば、光ディスクに形成されているウォブリングは、ＦＳＫ情報ビット部分と単一周波数部分とからなる。また、特許文献１によれば、単一周波数部分の期間長とＦＳＫ情報ビットの期間長とを所定のパターン（シンクパターン）にしている。そして、このパターンを検出、カウントすることにより、上記ＦＳＫ情報ビットに相当する期間を予測して、上記ＦＳＫ情報ビットに相当する期間の位相誤差をマスクして、上記単一周波数部分に基づいたウォブルクロックを発生させている。
【００２７】
しかし、特許文献１によれば、光ディスク上の欠陥等により上記パターンを検出できない場合、上記ＦＳＫ情報ビットに相当する期間を予測できない。このため、上記ＦＳＫ情報ビットに相当する期間の位相誤差をマスクできず、上記ＦＳＫ情報ビットの影響を受けたウォブルクロックを生成してしまい、上記ウォブルクロックをロックできないという問題が生じる。
【００２８】
この点、上記構成によれば、ＦＳＫビット検出手段が、上記ウォブル信号からＦＳＫ情報ビット部分の周波数を検出する。そして、上記制御手段が、上記ＦＳＫビット部分の周波数の検出に応じて上記位相誤差信号を出力しないため、上記発振手段は、上記ＦＳＫビット部分の周波数の影響を受けないウォブルクロックを出力することができる。
【００２９】
本発明のクロック生成回路は、上記構成に加えて、上記ウォブル信号が上記乗算器へ入力するのを遅延させる第１の遅延手段が備えられていることを特徴とする。
【００３０】
上記ＦＳＫビット検出手段がＦＳＫ情報ビット部分の周波数を検出する期間と、該ＦＳＫ情報ビット部分に相当するウォブル信号が乗算器に入力する期間との間にはタイムラグがある。つまり、上記制御信号が上記ＦＳＫビット部分の周波数の検出に応じて上記位相誤差信号を出力しないように制御しても、検出されたＦＳＫ情報ビット部分に相当するウォブル信号に基づいた位相誤差信号が既に出力されているといった現象が生じる。
【００３１】
そこで、上記構成によれば、上記ウォブル信号が上記乗算器へ入力するのを遅延させる第１の遅延手段を備えることにより、ＦＳＫビット部分の周波数の検出と、該ＦＳＫビット部分に相当するウォブル信号が乗算器へ入力するタイミングとを整えることで、上記タイムラグを解消している。
【００３２】
本発明のクロック生成回路は、上記構成に加えて、上記ＦＳＫビット検出手段には、ウォブル信号を２値化する２値化手段と、上記２値化手段の出力である２値化信号のエッジを検出するエッジ検出手段と、上記エッジ検出手段の出力であるエッジ検出信号におけるエッジ間隔をカウント値として出力するカウント手段と、上記カウント手段の出力であるカウント値を上記エッジ検出信号に同期してラッチするラッチ手段と、上記ラッチ手段の出力であるラッチされたカウント値と閾値とを比較し、上記ラッチされたカウント値が該閾値よりも小さい場合、ＦＳＫビット検出信号を出力する比較手段と、ＦＳＫ情報ビットの周波数に相当するカウント値と、単一周波数部分の周波数に相当するカウント値との間に相当する値が上記閾値として予め設定されている閾値設定手段とが備えられていることを特徴とする。
【００３３】
上記構成によれば、２値化手段により２値化されたウォブル信号のエッジをエッジ検出手段が検出し、カウント手段が、該エッジの間隔をカウント値として出力しているので、ウォブル信号の周波数の間隔を検出することができる。
【００３４】
そして、ラッチ手段が、上記カウント値を上記エッジ検出信号に同期してラッチすると共に、上記比較手段が、ラッチされたカウント値と閾値とを比較し、上記ラッチされたカウント値が該閾値よりも小さい場合、ＦＳＫビット検出信号を出力する。
【００３５】
ここで、上記閾値は、ＦＳＫ情報ビットの周波数に相当するカウント値と、単一周波数部分の周波数に相当するカウント値との間に相当する値であるため、上記ラッチされたカウント値が該閾値よりも小さければ、該カウント値に相当する期間のウォブル信号はＦＳＫ情報ビット部分であると判断できる。
【００３６】
本発明のクロック生成回路は、上記構成に加えて、上記ＦＳＫビット検出手段には、ウォブル信号を２値化する２値化手段と、上記２値化手段の出力である２値化信号のエッジを検出するエッジ検出手段と、上記エッジ検出手段の出力であるエッジ検出信号におけるエッジ間隔をカウント値として出力するカウント手段と、上記カウント手段の出力であるカウント値を上記エッジ検出信号に同期してラッチするラッチ手段と、上記ラッチ手段の出力であるラッチされたカウント値と閾値とを比較し、上記ラッチされたカウント値が該閾値よりも小さい場合、ＦＳＫビット検出信号を出力する比較手段と、上記エッジ検出手段の出力であるエッジ検出信号に基づいて、上記ラッチ手段の出力であるラッチされたカウント値の平均値を算出し、該平均値に基づいた閾値を上記比較手段に出力する平均手段と、上記単一周波数部分に相当するラッチされたカウント値が上記平均手段に入力する期間まで、上記エッジ検出信号が上記平均手段に入力するタイミングを遅延させる第２の遅延手段とが備えられていることを特徴とする。
【００３７】
上記構成によれば、２値化手段により２値化されたウォブル信号のエッジをエッジ検出手段が検出し、カウント手段が、該エッジの間隔をカウント値として出力しているので、ウォブル信号の周波数の間隔を検出することができる。
【００３８】
そして、ラッチ手段が、上記カウント値を上記エッジ検出信号に同期してラッチする。さらに、平均手段が、上記エッジ検出手段の出力であるエッジ検出信号に基づいて、上記ラッチ手段の出力であるラッチされたカウント値の平均値を算出し、該平均値に基づいた閾値を上記比較手段に出力している。そして、上記比較手段が、ラッチされたカウント値と閾値とを比較し、上記ラッチされたカウント値が該閾値よりも小さい場合、ＦＳＫビット検出信号を出力する。
【００３９】
ここで、第２の遅延手段は、上記単一周波数部分に相当するラッチされたカウント値が上記平均手段に入力する期間まで、上記エッジ検出信号を上記平均手段へ入力することを遅延させている。これにより、ＦＳＫ情報ビットの周波数と単一周波数部分の周波数が所定値に達していない場合でも、ＦＳＫ情報ビットの検出を正確に行うことができる。
【００４０】
本発明のクロック生成回路は、上記課題を解決するために、光ディスクに形成されたウォブリングから読み出されたウォブル信号を入力し、該ウォブル信号と同期するウォブリングクロックを発振するクロック生成回路であって、上記ウォブリングクロックに直交する波形信号をフィードバック制御するＰＬＬが構成されていることを特徴とする。
【００４１】
上記構成によれば、上記ウォブリングクロックに直交する波形信号をフィードバック制御するＰＬＬが構成されているので、上記ウォブルクロックと上記ウォブル信号との位相がずれている場合、該位相ずれ分だけの正弦値であるｓｉｎθを位相誤差信号として出力できる。
【００４２】
ここで、正弦値は０＜θ≦１８０°の範囲で正の値を示し、−１８０°≦θ＜０の範囲で負の値を示す。したがって、上記位相誤差信号が正の値であれば、ウォブル信号よりもウォブルクロックの位相が進んでいると判断でき、上記位相差信号が負の値であれば、上記位相が遅れていると判断できる。
【００４３】
これに対し、ウォブル信号を２値化した２値化信号を位相誤差信号とする従来の技術では、上記ウォブル信号にデータが重畳することにより２値化信号が乱されていると、上記２値化信号から正確に位相誤差を検出できない。また、上記２値化信号から、重畳したデータを分離することもできない。
【００４４】
この点、上記構成によれば、２値化信号を位相誤差検出信号としていないため、データの重畳したウォブル信号を入力しても、ＰＬＬは重畳したデータを容易に分離でき、上記正弦値からなる位相誤差検出信号に基づいて、ウォブル信号とウォブルクロックとの位相誤差を解消するためのフィードバック制御を正確に行うことができる。
【００４５】
本発明の光ディスク装置は、上記課題を解決するために、上記クロック生成回路が備えられている構成としても構わない。
【００４６】
これにより、上述した作用効果を奏する光ディスク装置を提供することができる。
【００４７】
【発明の実施の形態】
〔実施の形態１〕
本発明の実施の一形態について、図１から図６に基づいて以下に説明する。図１は本実施の形態におけるクロック生成回路を用いた光ディスク装置の主要部分を示す構成図である。
【００４８】
なお、光ディスクには、従来例に示した如く、ウォブリングが形成されていて、このウォブリングによりアドレス情報が記録されているものとする。つまり、特許文献１と同様に、ＦＳＫ変調した波形に基づくＦＳＫ情報ビット部分と、単一周波数の波形に基づく単一周波数部分とを一定単位としたウォブルユニットが連続して記録されるように、ウォブリンググルーブを光ディスクに形成する。また、光ディスクの具体例として、ＣＤ−Ｒ，ＣＤ−ＲＷ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，ＤＶＤ＋ＲＷ等が挙げられる。
【００４９】
上記光ディスク装置は、図１に示すように、スピンドルモータ２、光ピックアップ３、クロック生成回路４、アドレス検出手段５、コントローラ６、データ記録手段７を備えている。
【００５０】
スピンドルモータ２は、光ディスク１を装填し、回転駆動させるためのものである。光ピックアップ３は、光ディスク１にレーザ光を照射すると共に、光ディスク１からの反射光を受光して、データの記録、再生を行うものである。また、光ピックアップ３は、光ディスク１のウォブリングから読み出した信号であるウォブル信号をクロック生成回路４に出力する。
【００５１】
クロック生成回路４は、ＰＬＬで構成されており、ウォブル信号の上記単一周波数部分に基づいて、ウォブルクロックを生成するためのものである。なお、クロック生成回路４の具体的構成については後に詳述する。
【００５２】
アドレス検出手段５は、上記ウォブル信号とクロック生成回路４の出力であるウォブルクロックとに基づいてアドレスの検出を行い、検出結果をコントローラ６に出力する回路である。コントローラ６は、検出されたアドレスに基づいてデータを光ディスク１に記録する場合に、データ記録手段７に対してデータを出力すると共に、データを記録するためのコマンド信号を出力する回路である。データ記録手段７は、コントローラ６から送られてきたデータを、ウォブリングに同期したクロックから生成した記録クロックに同期させて光ピックアップ３に出力するための回路である。
【００５３】
図２は、図１におけるクロック生成回路４の具体的な構成を示すブロック図である。クロック生成回路４は、Ａ／Ｄコンバータ４１、位相比較器（乗算手段）４２、ローパスフィルタ（平滑化手段）４３、極性反転手段４４、ループフィルタ４５、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ  ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ，発振手段）４６、直交成分出力手段（直交変換手段）４７を備えている。
【００５４】
Ａ／Ｄコンバータ４１は、アナログ信号をデジタル信号に変換するためのものである。つまり、アナログ信号としてクロック生成回路４に入力したウォブル信号は、Ａ／Ｄコンバータ４１によりデジタル化したウォブル信号に変換される。
【００５５】
位相比較器４２は、Ａ／Ｄコンバータ４１から送られてくるウォブル信号と、後述する直交成分出力手段４７から出力される比較信号との乗算結果である位相誤差検出用信号を出力するための回路である。
【００５６】
ローパスフィルタ４３は、位相比較器４２からの出力である位相誤差検出用信号を平滑化することにより、位相誤差検出用信号から高周波数成分を除去した位相誤差信号を出力するための回路である。
【００５７】
つまり、上記位相誤差検出用信号は、上記ウォブル信号と上記比較信号との乗算結果であり、上記ウォブル信号と上記比較信号との和信号および差信号が含まれている。そこで、ローパスフィルタ４３によって、上記比較信号から、上記ウォブル信号と上記比較信号との和信号（高周波成分）を除去することによって、上記ウォブル信号と上記位相誤差検出用信号との差信号からなる位相誤差信号を出力している。
【００５８】
極性反転手段４４は、ローパスフィルタ４３からの出力である位相誤差信号の極性を反転し、ループフィルタ４５を介して電圧制御発振器４６へ位相誤差信号を負帰還させるための回路である。
【００５９】
ループフィルタ４５は、極性反転手段４４からの出力である極性が反転された位相誤差信号を電圧制御発振器４６へ送るものである。また、ループフィルタ４５の特性によりクロック生成回路４の帯域およびダンピング数が決定される。
【００６０】
電圧制御発振器４６は、ウォブル信号と同期したウォブルクロックを生成すると共に、ループフィルタ４５から送られてきた位相誤差信号に応じて、出力するウォブルクロックの周波数を制御するための回路である。
【００６１】
直交成分出力手段４７は、電圧制御発振器４６から出力されるウォブルクロックに基づいて、該ウォブルクロックと直交する関係にある波形信号を比較信号として位相比較器４２へ出力する回路である。例えば、電圧制御発振器４６から出力される信号の波形が余弦波（コサイン波）である場合、直交成分出力手段４７は９０度位相を進めた正弦波（サイン波）を比較信号として生成し、該比較信号を位相比較器４２へ出力する。なお、電圧制御発振器４６から出力される信号の波形が正弦波（サイン波）である場合、直交成分出力手段４７は９０度位相を進めた余弦波（コサイン波）を比較信号として生成する。
【００６２】
続いて、クロック生成回路４の動作について、図３に示す波形図を用いて詳細に説明する。
【００６３】
図３（ａ）は、光ピックアップ３からクロック生成回路４へ入力してＡ／Ｄコンバータ４１でＡ／Ｄ変換したウォブル信号（入力ウォブル信号）の波形を示している。なお、上記単一周波数部分に基づいてウォブルクロックを発生させるため、上記単一周波数部分に基づいたウォブル信号がクロック生成回路４へ入力するものとする。なお、図３（ａ）のウォブル信号は（１）式にように表すことができる。
2004362630.tif 000003
ここで、入力するウォブル信号は余弦波であるものとするが、これに限定されるものではない。また、ｆはウォブリングの単一周波数部分に対応する周波数であり、例えば９５７ｋＨｚとするが、この値に限定されるものではない。ｔは時間を示している。
【００６４】
そして、図３（ｂ）は電圧制御発振器４６が出力するウォブルクロックの波形を示している。ここで、電圧制御発振器４６はウォブル信号と同期したウォブルクロックを生成しようとするので、出力するウォブルクロックの波形は余弦波となる。なお、クロック生成回路４に構成されているＰＬＬがロックしている状態とは、図３（ａ）に示すウォブル信号の位相と図３（ｂ）に示すウォブルクロックの位相とが一定の関係になっている状態をいう。また、図３においては、電圧制御発振器４６からの出力であるウォブルクロックの位相が、ウォブル信号の位相よりも３０°進んでいるもの（誤差が生じている）と仮定する。
【００６５】
図３（ｃ）は、直交成分出力手段４７により出力される比較信号、つまり、電圧制御発振器４６からの出力であるウォブルクロックの位相を９０°進めた信号の波形を示している。
【００６６】
図３（ｄ）は、位相比較器４２の出力である位相誤差検出用信号、およびローパスフィルタ４３の出力である位相誤差信号を示したものである。つまり、図３（ｄ）に示す位相誤差検出用信号の波形は、図３（ａ）のウォブル信号の波形と図３（ｃ）の比較信号の波形とを位相比較器４２で乗算して得られる結果を示している。また、図３（ｄ）の太線は、上記位相誤差検出用信号を平滑化して高周波成分を除去した位相誤差信号を示している。
【００６７】
この平滑化した位相誤差信号は極性反転手段４４により反転されると共にループフィルタ４５を介して電圧制御発振器４６へ入力する。そして、電圧制御発振器４６は、上記位相誤差信号の示す位相差に応じて、出力するウォブルクロックの周波数を制御することで、ウォブル信号と同期したクロックを出力することとしている。
【００６８】
なお、図３に示すように、ウォブル信号の位相よりも電圧制御発振器４６の出力であるウォブルクロックの位相が進んでいる場合、位相誤差検出用信号を平滑化した位相誤差信号は正の値を持つ。
【００６９】
一方、ウォブル信号の位相よりも電圧制御発振器４６の出力であるウォブルクロックの位相が３０°遅れている場合、入力するウォブル信号、ウォブルクロック、比較信号、位相誤差検出用信号、位相誤差信号の関係は、図４（ａ）〜図４（ｄ）に示すようになる。この場合、図４（ｄ）に示すように、位相誤差検出用信号を平滑化した位相誤差信号は負の値を持つ。
【００７０】
次に、位相誤差検出について数式を用いて説明する。まず、電圧制御発振器４６の出力であるウォブルクロックの位相が、クロック生成回路４へ入力するウォブル信号の位相よりもθだけずれている（誤差が生じている）ものとする。クロック生成回路４に入力するウォブル信号は（１）式で仮定したように余弦波であるため、電圧制御発振器４６から出力するウォブルクロックは（２）式のように表される。
2004362630.tif 000004
そして、直交成分出力手段４７はウォブルクロックの位相を９０°進めた比較信号を出力するので、該比較信号は（３）式のようになる。
2004362630.tif 000005
さらに、位相比較器４２は（１）式と（２）式の乗算結果を出力するので、位相比較器４２が出力する位相誤差検出用信号は（４）式のようになる。
2004362630.tif 000006
そして、ローパスフィルタ４３は、上記位相誤差検出用信号から高周波成分（広域成分）を除去した位相誤差信号を出力する。つまり、（４）式から高周波成分が除去されるため、（４）式の第１項は無視できる。このため、ローパスフィルタ４３が出力する位相誤差信号は（５）式のようになる。
2004362630.tif 000007
（５）式が検出される位相誤差である。
【００７１】
ここで、上述したように、クロック生成回路４に入力するウォブル信号の位相よりも電圧制御発振器４６が出力するウォブルクロックの位相が遅れている場合、位相誤差検出用信号を平滑化した位相誤差信号は負の値になる。一方、クロック生成回路４に入力するウォブル信号の位相よりも電圧制御発振器４６が出力するウォブルクロックの位相が遅れている場合、上記位相誤差信号は正の値になる。
【００７２】
以上のような構成により、容易に位相誤差を検出することができ、その検出した位相誤差信号を反転して電圧制御発振器４６に負帰還してやることで電圧制御発振器４６が出力するウォブルクロックの位相誤差がゼロになるように制御される。すなわち、クロック生成回路４の出力であるウォブルクロックは、入力されるウォブル信号に同期したクロックとなる。
【００７３】
つぎに、入力されるウォブル信号にデータの周波数が重畳した場合における、本実施の形態に係るクロック生成回路４の動作について、図５および数式を用いて説明を行う。
【００７４】
図５は、図３の場合と同様に、ウォブル信号の位相に対して、電圧制御発振器４６から出力するウォブルクロックの位相が３０°進んでいる（誤差が生じている）状態を示している。また、クロック生成回路４に入力するウォブル信号には、データの周波数が重畳しているものとする。また、重畳されるデータの周波数は、図１２（従来例）で示した如く、ウォブル信号の４倍の周波数であるものとする。したがって、この場合の入力するウォブル信号は（６）式のように表すことができる。ここで、データを仮に正弦波であると仮定する。
2004362630.tif 000008
そして、電圧制御発振器４６は、データが重畳されていない状態のウォブル信号に同期したウォブルクロックを出力しようとするため、電圧制御発振器４６から出力するウォブルクロックは（７）式のように表すことができる。なお、電圧制御発振器４６からの出力であるウォブルクロックの位相が、ウォブル信号の位相よりもθ進んでいるものと仮定する。
2004362630.tif 000009
したがって、直交成分出力手段４７から出力する比較信号は（８）式のように表すことができる。
2004362630.tif 000010
そして、位相比較器４２は（６）式と（８）式との乗算結果を出力するので、位相比較器４２が出力する位相誤差検出用信号は（９）式のようになる。
2004362630.tif 000011
ここで、ローパスフィルタ４３は、上記位相誤差検出用信号から高周波成分（広域成分）を除去した位相誤差信号を出力する。よって、ローパスフィルタ４３は、（９）式における高周波成分の項を無視した信号を出力する。よって、ローパスフィルタ４３が出力する位相誤差信号は（１０）式のようになる。
2004362630.tif 000012
（１０）式と（５）式は一致している。このことより、ウォブル信号に対して、該ウォブル信号の周波数に近い周波数のデータが重畳しても、図５に示すように、正弦値である位相誤差信号の正負の値に基づいて、位相誤差を容易に検出できることがわかる。
【００７５】
また、クロック生成回路４へ入力するウォブル信号に上記ＦＳＫ情報ビット部分の周波数が含まれている場合、クロック生成回路４へ入力するウォブル信号の波形は図６（ａ）のようになり、位相誤差検出用信号および位相誤差信号は図６（ｂ）のようになる。
【００７６】
図６（ｂ）からわかるように、上記ＦＳＫ情報ビット部分の周波数が含まれるウォブル信号をクロック生成回路４に入力した場合、位相誤差検出信号および位相誤差信号が乱れていることがわかる。しかしながら、位相誤差検出用信号および位相誤差信号の乱され方が正、負のそれぞれに等しく乱されるため、結果としてはＰＬＬのジッタ要因とはなるがロック状態が乱されることはない。
【００７７】
以上のように本実施の形態におけるクロック生成回路によれば、位相誤差信号は正弦値である。つまり、位相誤差信号の正負の値により、位相が進んでいるのか遅れているのかを容易に検出することができる。
【００７８】
また、ウォブル信号にデータの重畳やもしくはノイズ等の影響があるような場合においても、位相誤差検出用信号は２値化信号でないため、重畳したデータを容易に分離することができ、正弦値である位相誤差信号を出力できる。よって、データの重畳やもしくはノイズ等の影響を受けることなく、ＰＬＬがウォブルクロックの位相をロックすることでできるクロック生成回路を得ることができる。
【００７９】
〔実施の形態２〕
本発明に係る他の実施の一形態について、図６から図９に基づいて以下説明する。なお、説明の便宜上、説明の便宜上、実施の形態１で用いたものと同じ機能を有する部材には同じ符号を付して説明を省略する。
【００８０】
実施の形態１にて述べたが、図６で示しているように、ＦＳＫ情報ビット部分が含まれるウォブル信号がクロック生成回路４に入力すると、クロック生成回路４により検出される位相誤差検出用信号および位相誤差信号が乱される。しかし、通常、ＦＳＫ情報ビットの周波数と比較してＰＬＬの帯域は十分に低いため，この乱れの影響はほとんど受けない。
【００８１】
ところが、クロック生成回路４を構成するＰＬＬの帯域を高くすると、クロック生成回路４は、このＦＳＫ情報ビットの影響を受けることが考えられる。実施の形態２では、このＦＳＫ情報ビットによる位相誤差検出用信号および位相誤差信号の乱れの影響を受けない構成のクロック生成回路を説明する。
【００８２】
図７は実施の形態２におけるクロック生成回路７０の構成例を示している。実施の形態２のクロック生成回路７０は、実施の形態１のクロック生成回路４と比較して、Ａ／Ｄコンバータ４１と位相比較器４２との間に遅延手段（第１の遅延手段）４９が構成されている点、ローパスフィルタ４３とループフィルタ４５との間にスイッチ手段（制御手段）５０が構成されている点、Ａ／Ｄコンバータ４１とスイッチ手段５０との間にＦＳＫビット検出手段４８が備えられている点で相違する。
【００８３】
つぎに、クロック生成回路７０の動作の概略を説明する。まず、Ａ／Ｄ変換されたウォブル信号（ＦＳＫ情報ビット部分に相当する部分を含むウォブル信号）はＦＳＫビット検出手段４８と遅延手段４９に入力される。
【００８４】
ＦＳＫビット検出手段４８ではウォブル信号に挿入されているＦＳＫ情報ビットを検出し、スイッチ手段５０にＦＳＫビット検出信号を出力する。ここで、スイッチ手段５０は、ＦＳＫビット検出信号がアクティブの場合、位相誤差検出用信号を後段のループフィルタ４５に出力しない。つまり、ＦＳＫビット検出信号がアクティブの場合、電圧制御発振器４６に位相誤差信号を入力しないこととしている。この理由について以下説明する。
【００８５】
ＦＳＫ情報ビット部分に相当するウォブル信号がクロック生成回路４に入力した後、タイムラグをおいて、ＦＳＫビット検出手段４８によりＦＳＫ情報ビットが検出される。したがって、ＦＳＫビット検出信号が出力された時点では既に、クロック生成回路７０から出力されるウォブルクロックにＦＳＫ情報ビットによる位相誤差が発生していることになる。そこで、遅延手段４９にて、上記タイムラグの時間分だけウォブル信号の位相比較器４２への入力を遅延させる。この遅延手段４９はシフトレジスタで容易に構成することができる。
【００８６】
そして、ＦＳＫ情報ビットが検出された後に、スイッチ手段５０により位相誤差検出用信号を出力しない構成にして、正しいタイミングでＦＳＫ情報ビット部分の位相誤差をマスクすることにより、ＦＳＫ情報ビットの影響でクロック生成回路７０の出力にジッタを持たさないようにしたものである。
【００８７】
つぎに、本実施の形態におけるＦＳＫビット検出手段４８の具体的な構成を、図８に示すブロック図に基づいて説明する。
【００８８】
ＦＳＫビット検出手段４８は、２値化手段４０１、エッジ検出手段４０２、カウント手段４０３、ラッチ手段４０４、閾値設定手段４０５、比較手段４０６、パルス保持手段４０７を備えている。
【００８９】
２値化手段４０１は、入力されるウォブル信号を２値化するための回路である。エッジ検出手段４０２は、２値化手段４０１の立ち上がりエッジもしくは立下りエッジを検出し、このエッジを表したエッジ検出信号を出力するための回路である。カウント手段４０３は、エッジ検出手段４０２にて検出されたエッジ検出信号によりリセットされ、入力したウォブル信号をカウントアップもしくはカウントダウンするための回路である。
【００９０】
ラッチ手段４０４は、カウント手段４０３から出力されたカウント値を、エッジ検出信号に応じてラッチするための回路である。このことにより、エッジ検出信号の間隔、つまりウォブル信号の間隔を計測しラッチすることが可能となる。なお、このラッチ手段４０４はカウント手段４０３のカウント値が予め設定した値よりも小さい場合はカウント値をラッチしない構成とする。このことにより、ウォブル信号にデータの重畳が生じて誤パルスを検出してしまった場合でも誤動作を起こさない。
【００９１】
閾値設定手段４０５は、入力したウォブル信号がＦＳＫ情報ビットであるのかあるいは単一周波数部分であるのかを検出するための閾値を設定しておくメモリ回路である。例えば、ＦＳＫ情報ビット部分の周波数が単一周波数部分の周波数の１．５倍であるような場合は、１．２５倍の周波数に相当するカウント値を閾値として出力するとよい。なお、この閾値は１．２５倍に限られず実際のノイズ状況等も考慮して出力するとよい。
【００９２】
比較手段４０６は、ラッチ手段４０４が出力するラッチされたカウント値と上記閾値とを比較する回路である。この比較手段４０６では、ラッチされたカウント値が閾値より小さい場合、つまり周波数が高い場合、その部分のウォブル信号をＦＳＫ情報ビットと判断する。そして、比較手段４０６は、ＦＳＫ情報ビット部分に該当するウォブル信号をＦＳＫビット検出信号として、後段のパルス保持手段４０７に出力する。
【００９３】
パルス保持手段４０７はワンショットマルチバイブレータ動作を行う。すなわち、比較手段４０６により、ＦＳＫビット検出信号が検出された場合、ある一定期間、ＦＳＫビット検出信号のパルスを保持する。なお、ある一定期間とは予めその光ディスクのフォーマットとして決まっているＦＳＫ情報ビットの期間よりも長い期間であることを意味する。
【００９４】
続いて、本実施の形態におけるクロック生成回路７０の動作を、図９に基づいて、具体的に説明する。
【００９５】
図９（ａ）は、クロック生成回路７０に入力するウォブル信号（入力ウォブル信号）のうち、ＦＳＫ情報ビット部分に相当する入力波形を示している。図９（ｂ）は、図９（ａ）のウォブル信号を２値化手段で２値化したウォブル信号（２値化信号）を示す。図９（ｃ）は、上記２値化したウォブル信号の立ち上がりエッジを検出したエッジ検出信号を示す。
【００９６】
カウント手段４０３は、このエッジ検出信号に応じてカウントを行う。そして、ラッチ手段４０４は、カウント手段４０３によってカウントされたカウント値をラッチする。
【００９７】
図９（ｄ）は、ラッチ手段４０４がカウント値をラッチするタイミングを示したラッチ出力信号である。図９（ｅ）は、予め設定している閾値とラッチ手段４０４によりラッチされたカウント値（ラッチ出力信号）とを比較手段４０６にて演算した結果を示すＦＳＫビット検出信号（比較手段出力）である。
【００９８】
図９（ｅ）に示すＦＳＫビット検出信号から、ＦＳＫ情報ビットの開始時刻Ｔ０ではなく、最初の立ち上がりエッジのタイミングである時刻Ｔ１にてＦＳＫ情報ビットが検出されることがわかる。
【００９９】
つまり、実際のＦＳＫ情報ビットよりもＴ１−Ｔ０だけ遅れてＦＳＫビット検出信号が出力されることになる。このため、遅延手段４９では、この（Ｔ１−Ｔ０）時間だけ、位相比較器４２へのウォブル信号の入力を遅延させる。
【０１００】
これにより、ＦＳＫ情報ビットを検出するために生じるタイムラグを解消でき、ＦＳＫ情報ビットによる位相誤差検出の乱れが生じても、クロック生成回路７０の出力に影響を与えないことが可能となる。
【０１０１】
図９（ｆ）は、パルス保持手段４０７が出力するＦＳＫビット検出信号のパルス波形を示している。パルス保持手段４０７は、時刻Ｔ１において、その出力をアクティブとして、予め決められている間隔である時刻Ｔ２までそのパルスを保持する。
【０１０２】
図９（ｇ）は、クロック生成回路７０に遅延手段４９を構成しない場合の位相誤差検出用信号、および位相誤差信号の波形を比較例として示したものである。図９（ｆ）図９（ｇ）に示すように、パルス保持手段４０７からの出力であるＦＳＫビット検出信号がアクティブとなる前に、位相誤差信号が乱れている。
【０１０３】
図９（ｈ）は、遅延手段４９により、位相比較器４２へのウォブル信号の入力を（Ｔ１−Ｔ０）だけ遅延させた場合における位相誤差検出用信号、および位相誤差信号の波形を示している。このように、ウォブル信号を遅延させることにより、アクティブのＦＳＫビット検出信号が、遅延したウォブル信号のＦＳＫビットの位置に一致する。また、アクティブのＦＳＫビット検出信号と位相誤差検出用信号および位相誤差信号との乱れるタイミングも一致していることがわかる。
【０１０４】
ここで、スイッチ手段５０は、このＦＳＫビット検出信号がアクティブの間、後段に位相誤差検出用信号を出力しない構成としている。したがって、クロック生成回路７０では、ＦＳＫ情報ビットに基づいたウォブル信号を入力しても、乱される位相誤差検出用信号および位相誤差信号が出力されるクロックに全く影響を与えない。
【０１０５】
以上のように本発明の実施の形態２におけるクロック生成回路７０によれば、実施の形態１のクロック生成回路４と同様、ウォブル信号にデータやノイズが重畳した場合でも正しく位相誤差を検出できるため、これらの重畳の影響を受けることなくウォブル信号に同期したウォブルクロックの生成を行うことができる。
【０１０６】
さらに、実施の形態２のクロック生成回路７０によれば、ＦＳＫ情報ビット部分に相当するウォブル信号が入力された場合でも、ＦＳＫ情報ビット部分を検出し、ＦＳＫ情報ビット部分に相当する位相誤差検出用信号および位相誤差信号を採用しない構成としているため、このＦＳＫ情報ビットに影響されることのないウォブルクロックを生成することができる。
【０１０７】
〔実施の形態３〕
本発明のさらに別の実施の形態について、図１０に基づいて以下に説明する。なお、説明の便宜上、実施の形態１および２で用いたものと同じ機能を有する部材には同じ符号を付して説明を省略する。
【０１０８】
本実施の形態は、実施の形態２と比べて、ＦＳＫビット検出手段４８の構成が異なるだけで、他の構成は同一である。したがって、以下では、本実施の形態におけるＦＳＫビット検出手段と、実施の形態２のＦＳＫビット検出手段４８との相違点を中心に説明する。
【０１０９】
図１０は、本実施の形態に係るＦＳＫビット検出手段６０の構成を示したブロック図である。ＦＳＫビット検出手段６０は、遅延手段（第２の遅延手段）４０８と平均手段４０９とを備えている。
【０１１０】
遅延手段４０８は、エッジ検出手段４０２のエッジ検出信号を遅延させる回路であり、入力されたウォブル信号がＦＳＫ情報ビットであるか否かの判断を終了する時間においてエッジ検出手段を遅延させる。
【０１１１】
平均手段４０９は、単一周波数部分に相当するウォブル間隔の平均値に基づいて、入力したウォブル信号がＦＳＫ情報ビットであるのかあるいは単一周波数部分であるのかを検出するための閾値を設定するための回路である。
【０１１２】
具体的には、パルス保持手段４０７の出力が非アクティブの場合、つまり、入力されたウォブル信号が単一周波数部分であると比較手段４０６により判断された場合に、エッジ検出信号が遅延手段４０８で遅延させたタイミングにおいて、平均手段４０９はラッチ手段４０４の出力を加算してエッジ検出の間隔を平均する。
【０１１３】
そして、平均手段４０９は、単一周波数部分のウォブル間隔の平均を算出し、算出したウォブル間隔の平均値を例えば１．２倍して、比較手段４０６にて比較する際の閾値として出力する。つまり、平均手段４０９は、上記閾値を上記平均値に比例させて設定している。
【０１１４】
つまり、ディスク１の単位時間当たりの回転数が変化した場合、単一周波数部分のウォブル間隔も変化するので、上記構成の如く、単一周波数部分のウォブル間隔の平均に比例させて上記閾値を設定していれば、上記閾値が上記回転数に比例して変化するため、ＦＳＫマーク部分の検出を誤ることがない。一方、上記閾値を一定値としている場合、ディスク１の単位時間当たりの回転数が変化すると、正しくＦＳＫ情報ビットの検出が行うことができない。
【０１１５】
したがって、平均手段４０９を構成することにより、光ディスク１の回転が所定の回転数に達していないような場合、つまり、単一周波数部分およびＦＳＫ情報ビットの周波数が所定の周波数になっていないような場合でも、その回転数に応じた閾値を設定することが可能であり、正しくＦＳＫ情報ビットの検出が行うことができることになる。
【０１１６】
つぎに、図１１に基づいて、平均手段４０９がラッチ手段４０４のカウント値を平均するタイミングについて説明を行う。
【０１１７】
図１１（ａ）〜（ｆ）は、実施の形態２にて説明を行った図９と同様、ウォブル信号にＦＳＫ情報ビットが挿入されている場合における、各ブロックの出力波形を示している。図１１（ｇ）は、単一周波数部分およびＦＳＫ情報ビットの周波数が所定の周波数になっていないような場合における、平均手段４０９の出力波形の様子を示している。
【０１１８】
図１１（ｇ）における時刻Ｔ３では、パルス保持手段４０７の出力が非アクティブであるので、ラッチ手段４０４にラッチされているカウント値は単一周波数部分のウォブル間隔を示す。このため、時刻Ｔ３において、平均手段４０９はラッチ手段４０４にラッチされているカウント値を採用して、平均手段４０９の出力である閾値の更新を行う。
【０１１９】
また、時刻Ｔ４においては、パルス保持手段４０７がアクティブとなっている。このため、ラッチ手段４０４にラッチされているカウント値はＦＳＫ情報ビットにおけるウォブル間隔であるため、平均手段４０９はその閾値の更新を行わない。時刻Ｔ５においても同様のため更新を行わない。これにより、平均手段４０９はウォブル信号のうちの単一周波数部分のみのウォブル間隔の平均値を算出し、その算出した平均値を元に閾値を計算することになる。
【０１２０】
以上のように、本実施の形態に係るクロック生成回路によれば、実施の形態１のクロック生成回路と同様、ウォブル信号にデータやノイズが重畳した場合でも正しく位相誤差を検出できるため、これらの重畳の影響を受けることなくウォブル信号に同期したウォブルクロックの生成が行うことができる。
【０１２１】
さらに、本実施の形態によれば、ＦＳＫ情報ビットの位置を検出し、ＦＳＫ情報ビットが入力された場合、その位相誤差検出用信号および位相誤差信号を採用しない構成となっているため、ＦＳＫ情報ビットに影響されることのないウォブルクロックを生成することができる。
【０１２２】
また、光ディスク１の回転数に応じて上記閾値は変化するため、光ディスク１が所定の回転数に達していない場合でもＦＳＫ情報ビットの検出を正確に行うことができる。つまり、光ディスクの回転数が所定の回転数に達していない場合でもウォブル信号に同期したウォブルクロックを生成することができる。
【０１２３】
また、本発明のクロック生成回路は、以下に示すように構成しても構わない。同心円状もしくはスパイラル状に設けられたトラックをディスク半径方向にウォブリングし、さらにウォブリングの情報ビットをＦＳＫ変調したＦＳＫ情報ビット部分と単一周波数の波形に基づく単一周波数部分とを一定単位とし、当該一定単位が連続するように形成されているディスク状記録媒体を用い、該ウォブリングされたトラックの再生信号に同期したクロックを生成するクロック生成回路において、該クロック生成回路の出力である同期クロック出力を元に該同期クロック出力と９０度位相が異なった位相誤差検出用信号を生成する直交変換手段と、該位相誤差検出用信号とウォブリングされたトラックの再生信号とを乗算することで、該ウォブル信号と該同期クロック出力との位相誤差を検出する乗算手段と、該位相誤差検出手段の出力を平滑化する平滑化手段と、平滑化された位相誤差検出信号を入力としその入力に応じた周波数のクロックを出力する発振手段を備える。
【０１２４】
上記のような構成のクロック生成回路によればウォブル信号にデータの重畳やノイズ等の影響があるような場合においても、その影響を受けることなくＰＬＬがロックすることができるクロック生成回路を得ることができる。
【０１２５】
さらに、本発明のクロック生成回路は、以下に示すように構成しても構わない。同心円状もしくはスパイラル状に設けられたトラックをディスク半径方向にウォブリングし、さらにウォブリングの情報ビットをＦＳＫ変調したＦＳＫ情報ビット部分と単一周波数の波形に基づく単一周波数部分とを一定単位とし、当該一定単位が連続するように形成されているディスク状記録媒体を用い、該ウォブリングされたトラックの再生信号に同期したクロックを生成するクロック生成回路において、該クロック生成回路の出力である同期クロック出力を元に該同期クロック出力と９０度位相が異なった位相誤差検出用信号を生成する直交変換手段と、ウォブリングされたトラックの再生信号であるウォブル信号を遅延させる遅延手段と、該位相誤差検出用信号と該遅延手段の出力である遅延ウォブル信号とを乗算することで、該遅延ウォブル信号と該同期クロック出力との位相誤差を検出する乗算手段と、該位相誤差検出手段の出力を平滑化する平滑化手段と、平滑化された位相誤差検出信号を入力としその入力に応じた周波数のクロックを出力する発振手段と、ウォブル信号から情報ビット部分を検出するＦＳＫビット検出手段と、該ＦＳＫビット検出手段によってＦＳＫビットを検出された場合に前記乗算手段の出力を発振手段に出力しないように制御する切り替え手段を備える。
【０１２６】
また、上記ＦＳＫビット検出手段は、ウォブル信号を２値化するウォブル２値化手段と、該ウォブル２値化手段の出力であるウォブル２値化信号のエッジを検出するエッジ検出手段と、該エッジ検出手段の出力であるエッジ検出信号の間隔を計測するカウント手段と、該カウント手段の出力を該エッジ検出信号に同期してラッチするラッチ手段と、閾値を設定する閾値設定手段と、該ラッチ手段の出力であるウォブル間隔計測結果と該閾値とを比較し該閾値よりもウォブル間隔が短い場合パルスを出力する比較手段と、該比較手段の出力パルスを一定期間保持するパルス保持手段とからなり、該閾値設定手段にて設定される閾値とはＦＳＫ情報ビットの周波数に相当する間隔と単一周波数部分の周波数に相当する間隔との間に相当する値を予め設定しておいてもよい。
【０１２７】
上記のような構成のクロック生成回路によればウォブル信号にデータやノイズが重畳した場合でも正しく位相誤差を検出できるため、これらの重畳の影響を受けることなくウォブル信号に同期したクロックの生成が行うことができる。さらに、ＦＳＫ情報ビットの位置を検出しＦＳＫ情報ビットが入力された場合、その位相誤差検出結果を採用しない構成となっているため、このＦＳＫ情報ビットに影響されることなしにクロックを生成することができる。
【０１２８】
また、上記ＦＳＫビット検出手段は、ウォブル信号を２値化するウォブル２値化手段と、該ウォブル２値化手段の出力であるウォブル２値化信号のエッジを検出するエッジ検出手段と、該エッジ検出手段の出力であるエッジ検出信号を遅延させる遅延手段と、該エッジ検出手段信号の間隔を計測するカウント手段と、該カウント手段の出力を該エッジ検出信号に同期してラッチするラッチ手段と、該ラッチ手段の出力であるウォブル間隔計測結果を遅延手段の出力である遅延エッジ検出手段の出力タイミングにおいて比較手段の比較結果により単一周波数部分と判断された場合のウォブル間隔計測結果のみを平均し、算出した該平均値を元に閾値を算出する平均手段と、ラッチ手段の出力であるウォブル間隔計測結果と該平均手段の出力である閾値とを比較し該閾値よりもウォブル間隔が短い場合パルスを出力する比較手段と、該比較手段の出力パルスを一定期間保持するパルス保持手段とから構成してもよい。
【０１２９】
上記の構成におけるクロック生成回路によればウォブル信号にデータやノイズが重畳した場合でも正しく位相誤差を検出できるため、これらの重畳の影響を受けることなくウォブル信号に同期したクロックの生成が行うことができる。さらに、ＦＳＫ情報ビットの位置を検出し、ＦＳＫ情報ビットが入力された場合、その位相誤差検出結果を採用しない構成となっているため、このＦＳＫ情報ビットに影響されることのないクロックを生成することができる。また、光ディスクの回転数に応じて閾値は変化するため、所定の回転数に達していない場合でも、ＦＳＫ情報ビットの検出を正確に行うことができる。つまり、光ディスクの回転数が所定の回転数に達していない場合でも、ＦＳＫ情報ビットの影響を受けることなしにウォブル信号に同期したクロックを生成することができる。
【０１３０】
なお、本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【０１３１】
【発明の効果】
本発明のクロック生成回路は、以上のように、光ディスクに形成されたウォブリングから読み出されたウォブル信号と同期するウォブルクロックを発振する発振手段と、上記ウォブルクロックの波形に対して直交関係にある波形である比較信号を出力する直交変換手段と、上記比較信号と上記ウォブル信号とを乗算する乗算手段と、上記乗算した結果を平滑化して、平滑化した乗算結果を位相誤差信号として出力する平滑化手段とが備えられていることを特徴とする。
【０１３２】
これにより、位相誤差信号の波形が乱されても、位相誤差信号の正負の相違だけで、出力されるウォブルクロックの位相が進んでいるのか、遅れているかの判断を確実に行うことができ、ウォブル信号とウォブルクロックとの位相誤差を解消するためのフィードバック制御を正確に行うことができる。
【０１３３】
本発明のクロック生成回路は、上記構成に加えて、上記発振手段は、上記位相誤差信号に基づいて、ウォブルクロックの周波数を制御することを特徴とする。
【０１３４】
これにより、容易にウォブルクロックをロックすることができる。
【０１３５】
本発明のクロック生成回路は、上記構成に加えて、ＦＳＫ変調されたＦＳＫ情報ビット部分と単一周波数部分とが上記ウォブル信号に含まれていると共に、上記ウォブル信号からＦＳＫ情報ビット部分の周波数を検出するＦＳＫビット検出手段と、上記ＦＳＫビット部分の周波数の検出に応じて上記位相誤差信号を出力しないように制御する制御手段とが備えられていることを特徴とする。
【０１３６】
これにより、上記ＦＳＫビット部分の周波数の影響を受けないウォブルクロックを出力することができる。
【０１３７】
本発明のクロック生成回路は、上記構成に加えて、上記ウォブル信号が上記乗算器へ入力するのを遅延させる第１の遅延手段が備えられていることを特徴とする。
【０１３８】
これにより、ＦＳＫビット部分の周波数の検出と、該ＦＳＫビット部分に相当するウォブル信号が乗算器へ入力するタイミングとを整えることで、上記タイムラグを解消している。
【０１３９】
本発明のクロック生成回路は、上記構成に加えて、上記ＦＳＫビット検出手段には、ウォブル信号を２値化する２値化手段と、上記２値化手段の出力である２値化信号のエッジを検出するエッジ検出手段と、上記エッジ検出手段の出力であるエッジ検出信号におけるエッジ間隔をカウント値として出力するカウント手段と、上記カウント手段の出力であるカウント値を上記エッジ検出信号に同期してラッチするラッチ手段と、上記ラッチ手段の出力であるラッチされたカウント値と閾値とを比較し、上記ラッチされたカウント値が該閾値よりも小さい場合、ＦＳＫビット検出信号を出力する比較手段と、ＦＳＫ情報ビットの周波数に相当するカウント値と、単一周波数部分の周波数に相当するカウント値との間に相当する値が上記閾値として予め設定されている閾値設定手段とが備えられていることを特徴とする。
【０１４０】
これにより、上記ラッチされたカウント値が該閾値よりも小さければ、該カウント値に相当する期間のウォブル信号はＦＳＫ情報ビット部分であると判断できる。
【０１４１】
本発明のクロック生成回路は、上記構成に加えて、上記ＦＳＫビット検出手段には、ウォブル信号を２値化する２値化手段と、上記２値化手段の出力である２値化信号のエッジを検出するエッジ検出手段と、上記エッジ検出手段の出力であるエッジ検出信号におけるエッジ間隔をカウント値として出力するカウント手段と、上記カウント手段の出力であるカウント値を上記エッジ検出信号に同期してラッチするラッチ手段と、上記ラッチ手段の出力であるラッチされたカウント値と閾値とを比較し、上記ラッチされたカウント値が該閾値よりも小さい場合、ＦＳＫビット検出信号を出力する比較手段と、上記エッジ検出手段の出力であるエッジ検出信号に基づいて、上記ラッチ手段の出力であるラッチされたカウント値の平均値を算出し、該平均値に基づいた閾値を上記比較手段に出力する平均手段と、上記単一周波数部分に相当するラッチされたカウント値が上記平均手段に入力する期間まで、上記エッジ検出信号が上記平均手段に入力するタイミングを遅延させる第２の遅延手段とが備えられていることを特徴とする。
【０１４２】
これにより、ＦＳＫ情報ビットの周波数と単一周波数部分の周波数が所定値に達していない場合でも、ＦＳＫ情報ビットの検出を正確に行うことができる。
【０１４３】
本発明のクロック生成回路は、以上のように、光ディスクに形成されたウォブリングから読み出されたウォブル信号を入力し、該ウォブル信号と同期するウォブリングクロックを発振するクロック生成回路であって、上記ウォブリングクロックに直交する波形信号をフィードバック制御するＰＬＬが構成されていることを特徴とする。
【０１４４】
これにより、位相誤差信号の波形が乱されても、ＰＬＬが生成する位相誤差信号の正負の相違だけで、出力されるウォブルクロックの位相が進んでいるのか、遅れているかの判断を確実に行うことができ、位相誤差を解消するためのフィードバック制御を正確に行うことができる。
【０１４５】
本発明の光ディスク装置は、以上のように、上記クロック生成回路が備えられている構成としても構わない。
【０１４６】
これにより、上述した作用効果を奏する光ディスク装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の一形態であるクロック生成回路が構成されている光ディスク装置の構成を示したブロック図である。
【図２】図１のクロック生成回路の構成を示したブロック図である。
【図３】図２のクロック生成回路において、ウォブルクロックの位相がウォブル信号の位相よりも３０°進んでいる場合の、各ブロックの入出力信号の波形を示した図であり、（ａ）はクロック生成回路に入力するウォブル信号を示し、（ｂ）は電圧制御発振器の出力するウォブルクロックを示し、（ｃ）は直交成分出力手段が出力する比較信号を示し、（ｄ）は位相比較器が出力する位相誤差検出用信号およびループフィルタが出力する位相誤差信号を示す。
【図４】図２のクロック生成回路において、ウォブルクロックの位相がウォブル信号の位相よりも３０°遅れている場合の、各ブロックの入出力信号の波形を示した図であり、（ａ）はクロック生成回路に入力するウォブル信号を示し、（ｂ）は電圧制御発振器の出力するウォブルクロックを示し、（ｃ）は直交成分出力手段が出力する比較信号を示し、（ｄ）は位相比較器が出力する位相誤差検出用信号およびループフィルタが出力する位相誤差信号を示す。
【図５】図２のクロック生成回路において、ウォブルクロックの位相がウォブル信号の位相よりも３０°遅れていると共に、該ウォブル信号にデータの周波数が重畳している場合の、各ブロックの入出力信号の波形を示した図であり、（ａ）はクロック生成回路に入力するウォブル信号を示し、（ｂ）は電圧制御発振器の出力するウォブルクロックを示し、（ｃ）は直交成分出力手段が出力する比較信号を示し、（ｄ）は位相比較器が出力する位相誤差検出用信号およびループフィルタが出力する位相誤差信号を示す。
【図６】図２のクロック生成回路において、該ウォブル信号にＦＳＫ情報ビット部分の周波数が含まれている場合の、各ブロックの入出力信号の波形を示した図であり、（ａ）はクロック生成回路に入力するウォブル信号を示し、（ｂ）は位相比較器が出力する位相誤差検出用信号およびループフィルタが出力する位相誤差信号を示す。
【図７】本発明に係る他の実施形態におけるクロック生成回路の構成を示したブロック図である。
【図８】図７のクロック生成回路の構成要素であるＦＳＫビット検出手段の構成を示すブロック図である。
【図９】図７のクロック生成回路における各ブロックの入出力信号の波形を示した図であり、（ａ）は上記クロック生成回路に入力するウォブル信号を示し、（ｂ）は上記ウォブル信号を２値化した２値化信号を示し、（ｃ）はエッジ検出手段の出力であるエッジ検出信号を示し、（ｄ）はラッチ手段の出力であるラッチ出力信号を示し、（ｅ）は比較手段の出力であるＦＳＫビット検出信号を示し、（ｆ）はパルス保持手段の出力信号を示し、（ｇ）は上記クロック生成回路に遅延手段を構成しない場合の位相誤差検出用信号および位相誤差信号を示し、（ｈ）は上記クロック生成回路の位相誤差検出用信号および位相誤差信号を示す。
【図１０】本発明のさらに他の実施形態におけるＦＳＫビット検出手段の構成を示したブロック図である。
【図１１】図１０のＦＳＫビット検出手段が備えられているクロック生成回路における各ブロックの入出力信号の波形を示した図であり、（ａ）は上記クロック生成回路に入力するウォブル信号を示し、（ｂ）は上記ウォブル信号を２値化した２値化信号を示し、（ｃ）はエッジ検出手段の出力であるエッジ検出信号を示し、（ｄ）はラッチ手段の出力であるラッチ出力信号を示し、（ｅ）は比較手段の出力であるＦＳＫビット検出信号を示し、（ｆ）はパルス保持手段の出力信号を示し、（ｇ）は平均手段の出力信号を示す。
【図１２】（ａ）は、従来の光ディスク装置における入力ウォブル信号の波形を示した図であり、（ｂ）は、上記入力ウォブル信号を２値化した波形を示す図である。
【符号の説明】
１  光ディスク
２  スピンドルモータ
３  光ピックアップ
４  クロック生成回路
５  アドレス検出手段
６  コントローラ
７  データ記録手段
４１  Ａ／Ｄコンバータ
４２  位相比較器（乗算手段）
４３  ローパスフィルタ（平滑化手段）
４４  極性反転手段
４５  ループフィルタ
４６  電圧制御発振器（発振手段）
４７  直交成分出力手段（直交変換手段）
４８  ＦＳＫビット検出手段
４９  遅延手段（第１の遅延手段）
５０  スイッチ手段（制御手段）
６０  ＦＳＫビット検出手段
７０  クロック生成回路
４０１  ２値化手段
４０２  エッジ検出手段
４０３  カウント手段
４０４  ラッチ手段
４０５  閾値設定手段
４０６  比較手段
４０７  パルス保持手段
４０８  遅延手段（第２の遅延手段）
４０９  平均手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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