(57)【要約】【課題】  プリチャージするための特別な期間をなくし、データの読出・書込（リフレッシュ）を効率良く実行する。【解決手段】  書き込み時には、書込ワード線ＷＷｒｄの指示によってビット線Ｂｉｔのレベルに対応して電荷を蓄積する一方、読み出し時には、読出ワード線ＲＷｒｄの指示によって蓄積した電荷に応じてビット線Ｂｉｔのレベルを遷移させるメモリーセルと、読み出し時において、ビット線Ｂｉｔと電源電圧Ｖｄｄとを接続するトランジスタ１１と、読み出し時において、ビット線Ｂｉｔのレベルがプルアップレベルから遷移するか否かにより、メモリーセルに書き込まれたデータを読み出すインバータ１２と、書き込み時において、ビット線Ｂｉｔのレベルを、読み出されたデータあるいは新たに書き込むべきデータをセレクタ１４によって選択して、これに対応するレベルに遷移させるインバータ１５とを備える。【選択図】    図１
2004259444.tif 000002
【特許請求の範囲】
【請求項１】
書込サイクルと読出サイクルとを交互に繰り返すメモリーセルの読出・書込回路であって、
前記書込サイクルの一部または全部の書込期間では、書込ビット線のレベルに対応して電荷を書き込む一方、前記読出サイクルでは、書き込んだ電荷に応じて読出ビット線を所定の第１電位である第１電位線に接続状態とする、または、前記読出線とは非接続状態とするメモリーセルと、
前記書込サイクルでは、前記読出ビット線を、所定の第２電位である第２電位線に抵抗を介して接続状態とする一方、前記読出サイクルでは、前記読出ビット線を前記第２電位線とは非接続状態とする第１接続手段と、
前記書込期間以外の期間では、前記書込ビット線を、前記第２電位線に抵抗を介して接続状態とする一方、前記書込期間では、前記書込ビット線を前記第２電位線とは非接続状態とする第２接続手段と、
前記読出サイクルでは、前記読出ビット線のレベルが前記第１電位から前記第２電位までの間で設定されたしきい値を跨ぐか否かを判別することにより、前記メモリーセルに書き込まれたデータを読み出す読出手段と、
前記書込期間では、前記書込ビット線のレベルを、前記読出手段によって読み出されたデータ、あるいは、新たに書き込むべきデータに対応するレベルに遷移させる書込手段と
を具備することを特徴とするメモリーセルの読出・書込回路。
【請求項２】
前記書込期間は、前記書込サイクルの一部であって、前記書込サイクルが開始してから一定時間経過するまでの期間である
ことを特徴とする請求項１に記載のメモリーセルの読出・書込回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ランダムアクセスが可能なメモリーセルにおいて、リフレッシュを効率良く実行するメモリーセルの読出・書込回路に関する。
【背景技術】
【０００２】
従来の半導体メモリーセル、例えば、ｎチャネルＭＯＳトランジスタで構成される３トランジスタ型メモリ−セルの構成について、図８（ａ）を参照して説明する。この図に示されるように、メモリーセルは、主に、書き込みを制御するトランジスタ１、ゲート部分に電荷を蓄積する容量Ｃを有するトランジスタ２、および、読み出しを制御するトランジスタ３から構成される。
ここで、トランジスタ１のゲートは、書込ワード線ＷＷｒｄに接続され、そのドレインは、書き込むべきデータに対応するレベルとなる書込ビット線ＷＢｉｔに接続され、さらに、そのソースは、トランジスタ２のゲートに接続される。また、トランジスタ２のソースは接地され、そのドレインは、トランジスタ３のソースに接続される。そして、トランジスタ３のゲートは、読出ワード線ＲＷｒｄに接続され、そのドレインは、読み出しに用いる読出ビット線ＲＢｉｔに接続される。
【０００３】
次に、このメモリーセルの動作について説明すると、書込時には、書込ワード線ＷＷｒｄが「Ｈ」レベルとなる。このため、トランジスタ１がオンとなる結果、トランジスタ２のゲートには、書込ビット線ＷＢｉｔのレベルに応じた電荷が蓄積される。すなわち、ゲートには、書込ビット線ＷＢｉｔが「Ｈ」レベルであれば電荷が蓄積される一方、「Ｌ」レベルであれば電荷が蓄積されない。
また、読出時には、読出ビット線ＲＢｉｔがプリチャージ（「Ｈ」レベルにすることを言う）された後、読出ワード線ＲＷｒｄが「Ｈ」レベルとなる。
この際、メモリーセルのゲートに電荷が蓄積されていれば、トランジスタ２および３がオンとなる結果、読出ビット線ＲＢｉｔは、プリチャージによる「Ｈ」レベルから接地レベルたる「Ｌ」レベルへと遷移することになる。一方、メモリーセルのゲートに電荷が蓄積されていなければ、トランジスタ２はオフのままであるから、読出ビット線ＲＢｉｔは、プリチャージによる「Ｈ」レベルを維持することとなる。
【０００４】
したがって、ゲートに蓄積された電荷に応じて、読出ビット線ＲＢｉｔのレベルが「Ｌ」レベルに遷移し、あるいは、「Ｈ」レベルに維持されることとなり、これにより、メモリーセルにおけるデータの記憶が実現される。なお、以降では、説明の便宜上、ゲートに電荷を蓄積させる場合を、メモリーセルにデータ「０」を書き込む場合とする。このため、読出ビット線ＲＢｉｔが「Ｌ」レベルに遷移する場合が、メモリーセルからデータ「０」を読み出す場合となる。
【０００５】
次に、メモリ−セルの別構成を図８（ｂ）に示す。この図に示されるメモリーセルは、同図（ａ）に示されたメモリーセルにおいて、書込ビット線ＷＢｉｔおよび読出ビット線ＲＢｉｔをビット線Ｂｉｔとして共用したものである。このため、同図（ａ）のメモリーセルと比較すると、集積化した場合の基板（チップ）面積を小さくできるという利点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
さて、ゲートに蓄積された電荷（データ）は、時間が経過するにつれてリークする。このため、電荷を継続的に保持するには、一定時間毎に電荷を注入し直す動作が必要となる。なお、この動作は、一般にリフレッシュと呼ばれる。
ここで、従来のリフレッシュについて説明すると、第１に、読出ビット線ＲＢｉｔあるいはビット線Ｂｉｔをプリチャージした後、第２に、読出ワード線ＲＷｒｄを「Ｈ」レベルにして、読出ビット線ＲＢｉｔあるいはビット線Ｂｉｔにおけるレベルの遷移を判定し、第３に、書込ワード線ＷＷｒｄを「Ｈ」レベルにして、遷移後のレベルを反転したレベルの信号を、書込ビット線ＷＢｉｔあるいはビット線Ｂｉｔに供給する。例えば、図８（ａ）に示されるメモリーセルにあっては、図９に示されるように、読出ビット線ＲＢｉｔのレベルをインバータ４で反転して書込ビット線ＷＢｉｔに供給する構成とする。これにより、同じメモリーセルに電荷が再び書き込まれることになる。
【０００７】
このように、メモリーセルのデータをリフレッシュするには、読出ビット線のプリチャージと、データの読出と、データの再書込との少なくとも３段階が必要である。ここで、読出ビット線のプリチャージは、データの読出と同時に実行できないため、プリチャージするための特別な期間を設ける必要があり、メモリーセルを効率使用するにあたって障害となっていた。特に、この問題は、図８（ｂ）に示されるように、ビット線を共用するメモリーセルにおいて顕著となる。
【０００８】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、ランダムアクセスが可能なメモリーセルにおいて、プリチャージするための特別な期間をなくして、データの読出・書込（リフレッシュ）を効率良く実行可能なメモリーセルの読出・書込回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明は、書込サイクルと読出サイクルとを交互に繰り返すメモリーセルの読出・書込回路であって、前記書込サイクルの一部または全部の書込期間では、書込ビット線のレベルに対応して電荷を書き込む一方、前記読出サイクルでは、書き込んだ電荷に応じて読出ビット線を所定の第１電位である第１電位線に接続状態とする、または、前記読出線とは非接続状態とするメモリーセルと、前記書込サイクルでは、前記読出ビット線を、所定の第２電位である第２電位線に抵抗を介して接続状態とする一方、前記読出サイクルでは、前記読出ビット線を前記第２電位線とは非接続状態とする第１接続手段と、前記書込期間以外の期間では、前記書込ビット線を、前記第２電位線に抵抗を介して接続状態とする一方、前記書込期間では、前記書込ビット線を前記第２電位線とは非接続状態とする第２接続手段と、前記読出サイクルでは、前記読出ビット線のレベルが前記第１電位から前記第２電位までの間で設定されたしきい値を跨ぐか否かを判別することにより、前記メモリーセルに書き込まれたデータを読み出す読出手段と、前記書込期間では、前記書込ビット線のレベルを、前記読出手段によって読み出されたデータ、あるいは、新たに書き込むべきデータに対応するレベルに遷移させる書込手段とを具備することを特徴としている。
【００１０】
また、本発明において、前記書込期間は、前記書込サイクルの一部であって、前記書込サイクルが開始してから一定時間経過するまでの期間である構成としても良い。
【発明の効果】
【００１１】
以上説明したように本発明によれば、ランダムアクセスが可能なメモリーセルにおいて、プリチャージするための特別な期間をなくして、データの読出・書込（リフレッシュ）を効率良く実行することが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明による実施の形態について図面を参照する。
【００１３】
＜第１実施形態＞
まず、本発明の第１実施形態に係るメモリーセルのセンス・アンプ（書込・読出回路）について説明する。図１は、その構成を示す回路図である。この図に示すように、メモリーセルは、書込時に用いるビット線と読出時に用いるビット線とをビット線Ｂｉｔとして共用したものである。また、このメモリーセルは、マトリックス状に多数配列されてセルアレイを形成し、同一列に位置するメモリーセルは同一のビット線Ｂｉｔを共用し、また、同一行に位置するメモリーセルは同一の読出ワード線ＲＷｒｄおよび書込ワード線ＷＷｒｄをそれぞれ共用している。
このようなマトリックス状の配列において、ｉ行ｊ列に位置するメモリーセルを一般的に(ｉ、ｊ)と表記するとともに、各ビット線および各ワード線について特定する場合には、その末尾に括弧を付与し、その中に対応する列あるいは行を記すことにする。例えば、読出ワード線ＲＷｒｄ（ｉ）および書込ワード線ＷＷｒｄ（ｉ）は、ｉ行に位置するメモリーセルによってそれぞれ共用されるものである。
【００１４】
次に、センス・アンプ１０はセルアレイの列毎に設けられ、それぞれ、列の中でアクティブとなったいずれか一つのメモリーセルに対しデータを読み出し、および、書き込みを行うものである。ここで、センス・アンプ１０の構成について、ｊ列に対応するセンス・アンプ１０ｊを例にとって説明する。
まず、ｎチャネルＭＯＳ型のトランジスタ１１は、そのソースがビット線Ｂｉｔ（ｊ）に接続され、また、そのドレインが電源電圧Ｖｄｄに接続されて、そのゲートには読出クロックＲＣＫが供給されている。したがって、トランジスタ１１は、読出クロックＲＣＫにしたがってオンオフするようになっている。ここで、トランジスタ１１におけるソース−ドレイン間のオン抵抗は、メモリーセルのトランジスタ２あるいは３のそれよりも２倍以上としてある。
【００１５】
インバータ１２は、ビット線Ｂｉｔ（ｊ）のレベルを判定して、その反転結果を読出クロックＲＣＫにしたがって出力する。ここで、インバータ１２における反転のしきい値は、例えば、「Ｈ」レベルと「Ｌ」レベルとの中間値たるＶｄｄ／２に設定される。また、説明の便宜上、電源電圧Ｖｄｄの供給点を（１）とし、インバータ１２の入力点を（２）とする。
そして、インバータ１３１は、インバータ１２の反転結果を再度反転するものであり、この反転結果を読出データＤｏｕｔとして出力する。
一方、インバータ１３２は、読出クロックＲＣＫの反転クロックにしたがって、インバータ１３１の出力、すなわち、読出データＤｏｕｔを反転するものである。
ここで、インバータ１３１および１３２は一方の出力を他方の入力とする関係にあるため、両者によって、ラッチ回路１３が形成され、これにより、インバータ１２の出力を読出クロックＲＣＫの反転クロックにしたがってラッチすることとなる。
【００１６】
セレクタ１４は、アンドゲート１４１、１４２およびノアゲート１４３から構成され、このうち、アンドゲート１４１は、ラッチ回路１３によりラッチされたインバータ１２の出力とライト・イネーブル信号ＷＥの反転信号との論理積を求め、また、アンドゲート１４２は、新たな書込データＤｉｎの反転結果とライト・イネーブル信号ＷＥとの論理積を求め、そして、ノアゲート１４３は、アンドゲート１４１および１４２による両論理積の反転論理和を求める。
したがって、セレクタ１４は、ライト・イネーブル信号ＷＥがアクティブとなって書き込みが指示されている場合には、新たな書込データＤｉｎを出力する一方、ライト・イネーブル信号ＷＥが非アクティブとなって書き込みが指示されていない場合には、読出データＤｏｕｔを出力することとなる。
そして、インバータ１５は、書込クロックＷＣＫにしたがってセレクタ１４の出力を反転して、ビット線Ｂｉｔ（ｊ）に供給するものである。
【００１７】
次に、本実施形態に係るメモリーセルのセンス・アンプの動作について、図２を参照して説明する。この図に示すように、読出サイクルＴＲと書込サイクルＴＷとが交互に実行される。
なお、ここでは、ｉ行に位置するメモリーセルが選択されたとして、まず、ｊ列に位置するメモリーセル（ｉ、ｊ）の動作について説明する。
はじめに、読出サイクルＴＲの開始時間Ｔ１１においては、読出クロックＲＣＫが立ち上がり、読出ワード線ＲＷｒｄ（ｉ）が「Ｈ」レベルとなる。この際、読出クロックＲＣＫが「Ｈ」レベルとなるので、トランジスタ１１がオンとなって、ビット線Ｂｉｔ（ｊ）は電源電圧Ｖｄｄにプルアップされることとなる。
【００１８】
ここで、メモリーセル（ｉ、ｊ）のゲートに電荷が蓄積されている場合、そのトランジスタ２および３がオンとなるため、ビット線Ｂｉｔ（ｊ）は接地レベルに引き込まれる。したがって、インバータ１２の入力点（２）のレベルは、点（１）から点（２）までの（トランジスタ１１の抵抗を含む）抵抗と、点（２）からビット線Ｂｉｔ（ｊ）を経由してメモリーセル（ｉ、ｊ）の接地点（３）までの（トランジスタ２および３の抵抗を含む）抵抗との抵抗比によって定まるレベルまで下降する。
トランジスタ１１におけるソース−ドレイン間のオン抵抗は、メモリーセルのトランジスタ２あるいは３のそれよりも２倍以上であるから、点（２）におけるレベルは、Ｖｄｄ／２以下となって、インバータ１２の反転しきい値を下回る。よって、この場合、インバータ１２は、読出クロックＲＣＫの立ち上がり時間Ｔ１１において「Ｈ」レベル信号を出力することになる。
【００１９】
一方、メモリーセル（ｉ、ｊ）に電荷が蓄積されていない場合、ビット線Ｂｉｔ（ｊ）は、接地レベルに引き込まれず、プルアップ・レベルたる「Ｈ」レベルを維持する。よって、この場合、インバータ１２は、読出クロックＲＣＫの立ち上がり時間Ｔ１１において、「Ｌ」レベル信号を出力することになる。
【００２０】
いすれにしても、インバータ１２の反転結果は、メモリーセルに蓄積された電荷に応じたものとなる。ここで、電荷が蓄積された状態を「Ｌ」レベルとすべく、インバータ１２の反転結果が、インバータ１３で再度反転されて、読出データＤｏｕｔとして出力される。
【００２１】
次に、書込サイクルＴＷの開始時間Ｔ１２においては、書込クロックＷＣＫが立ち上がり、書込ワード線ＷＷｒｄ（ｉ）が「Ｈ」レベルとなる。この際、読出クロックＲＣＫが「Ｌ」レベルとなるので、トランジスタ１１がオフとなって、ビット線Ｂｉｔ（ｊ）は電源電圧Ｖｄｄから解放される。
このため、ビット線Ｂｉｔ（ｊ）のレベルは、インバータ１５によって、その時点におけるセレクタ１４の選択結果を反転したレベルにされる。
【００２２】
この際、ライト・イネーブル信号ＷＥによって書き込みが指示されていれば、新たな書込データＤｉｎがセレクタ１４によって選択出力されるので、ビット線Ｂｉｔ（ｊ）のレベルは、書込データＤｉｎを反転したレベルとなる。
したがって、書込データＤｉｎのレベルが「Ｌ」であれば、メモリーセル（ｉ、ｊ）には電荷が蓄積される一方、書込データＤｉｎのレベルが「Ｈ」であれば、電荷が蓄積されない。よって、書込データＤｉｎのレベルに応じた電荷をメモリーセル（ｉ、ｊ）に蓄積されることとなる。
【００２３】
一方、ライト・イネーブル信号ＷＥによって書き込みが指示されていなければ、読出データＤｏｕｔがセレクタ１４によって選択出力されるので、ビット線Ｂｉｔ（ｊ）のレベルは、読出データＤｏｕｔを反転したレベルとなる。
したがって、読出データＤｏｕｔのレベルが「Ｌ」であれば、メモリーセル（ｉ、ｊ）には電荷が蓄積される一方、読出データＤｏｕｔのレベルが「Ｈ」であれば、電荷が蓄積されない。よって、メモリーセル（ｉ、ｊ）には、読み出し前と同様な電荷が再蓄積されることとなって、リフレッシュが完了することとなる。
【００２４】
さて、ｉ行に位置するメモリーセルのうちｊ列以外に位置するメモリーセル、例えばメモリーセル（ｉ、ｊ＋１）についても、読出ワード線ＲＷｒｄ（ｉ）および書込ワード線ＷＷｒｄ（ｉ）をそれぞれ共用するため、時間Ｔ１１およびＴ１２において、メモリーセル（ｉ、ｊ）と同じ動作が行われる。すなわち、読出→ラッチ→再書込という一連の動作は、同一行に位置するメモリーセルのすべてにおいて実行されることとなる。
【００２５】
したがって、第１実施形態によれば、ビット線Ｂｉｔのレベルが、プルアップ・レベルから抵抗比で定まるレベルへと遷移するか否かにより、メモリーセルに書き込まれたデータを読み出すので、読み出し前にビット線Ｂｉｔをプリチャージする必要がないし、さらに、読出サイクルＴＲと書込サイクルＴＷとを、間髪を入れずに交互にすることも可能となる。
【００２６】
なお、上記第１実施形態にあっては、トランジスタ１１におけるソース−ドレイン間のオン抵抗は、メモリーセルのトランジスタ２あるいは３のそれよりも２倍以上とし、かつ、インバータ１２のしきい値をＶｄｄ／２として、メモリーセルに蓄積された電荷量に応じてインバータ１２の出力を取り出していたが、本発明はこれに限られない。例えば、トランジスタ１１におけるソース−ドレイン間のオン抵抗に応じてインバータ１２のしきい値を設定したり、電源電圧Ｖｄｄの供給点（１）から入力点（２）までの間にポリシリコン等により適切な抵抗分を形成することとしても良い。
また、ビット線Ｂｉｔを、トランジスタ１１によって電源電圧Ｖｄｄに接続することとしたが、本発明はこれに限られず、ある一定電圧を有する電位線に接続させるとともに、その一定電圧を抵抗比に応じて分圧させて、これよりビット線Ｂｉｔのレベル遷移させる構成としても良い。
【００２７】
＜第２実施形態＞
さて、上述した第１実施形態におけるメモリーセルは、１本のビット線Ｂｉｔとして共用したものであったが、ビット線Ｂｉｔを書込時に用いる書込ビット線ＷＢｉｔと読出時に用いる読出ビット線ＲＢｉｔとに分けたメモリーセルに適用することも可能である。図３に、このようなメモリーセルに適用したセンス・アンプ１０の構成を示す。
この図に示すように、ビット線は共用されないため、メモリーセルの読出ビット線ＲＢｉｔは、トランジスタ１１のソースおよびインバータ１２に接続される。この第２実施形態においても、メモリーセルに電荷が蓄積された場合に、インバータ１２の入力点（２）のレベルは、電源電圧Ｖｄｄの供給点（１）から入力点（２）までの（トランジスタ１１の抵抗を含む）抵抗と、入力点（２）から読出ビット線ＲＢｉｔ（ｊ）を経由してメモリーセルの接地点（３）までの（トランジスタ２および３の抵抗を含む）抵抗との抵抗比によって定まるレベルまで下降する点は、第１実施形態と同様である。
【００２８】
＜第３実施形態＞
次に、本発明の第３実施形態に係るメモリーセルのセンス・アンプについて説明する。図４は、その構成を示す回路図である。この図に示すように、本実施形態に係るメモリーセルのセンス・アンプは、図３に示した第２実施形態に係るトランジスタ１１を、クロックＲＰＣにしたがってオンオフするトランジスタ３１に置き換え、クロックＷＰＣにしたがってオンオフするトランジスタ３２を書込ビット線ＷＢｉｔに接続した点にある。
【００２９】
次に、本実施形態に係るメモリーセルのセンス・アンプの動作について説明する。
なお、ここでは、ｉ行に位置するメモリーセルが選択されたとして、まず、ｊ列に位置するメモリーセル（ｉ、ｊ）の動作について説明する。
はじめに、読出サイクルＴＲの時間Ｔ３１の以前においては、クロックＲＰＣが「Ｈ」レベルとなっている。このため、トランジスタ３１はオンとなって、読出ビット線ＲＢｉｔ（ｊ）がプリチャージされることとなる。
【００３０】
次に、読出サイクルＴＲの開始時間Ｔ３１において、読出ワード線ＲＷｒｄ（ｉ）が「Ｈ」レベルとなって、クロックＷＰＣが「Ｈ」レベルとなる。このため、トランジスタ３２はオンとなって、書込ビット線ＷＢｉｔ（ｊ）がプリチャージされることとなる。
一方、読出ビット線ＲＢｉｔ（ｊ）のレベルは、メモリーセル（ｉ、ｊ）に電荷が蓄積されているか否かにより遷移する。すなわち、読出ビット線ＲＢｉｔ（ｊ）のレベルは、電荷が蓄積されていれば、接地レベルへの引き込みによってプリチャージ・レベルたる「Ｈ」レベルから「Ｌ」レベルに遷移する一方、電荷が蓄積されていなければ、プリチャージ・レベルたる「Ｈ」レベルを維持する。
したがって、読出クロックＲＣＫの立ち上がり時間Ｔ３１において、インバータ１２の反転出力は、メモリーセルに電荷が蓄積されていれば「Ｈ」レベルとなり、蓄積されていなければ「Ｌ」レベルとなる。そして、インバータ１２の反転結果は、インバータ１３で再度反転されて、読出データＤｏｕｔとして出力される。
【００３１】
次に、書込サイクルＴＷの開始時間Ｔ３２において、書込ワード線ＷＷｒｄ（ｉ）が「Ｈ」レベルとなって、クロックＲＰＣが「Ｈ」レベルとなる。このため、トランジスタ３１はオンとなって、読出ビット線ＲＢｉｔ（ｊ）がプリチャージされることとなる。
そして、インバータ１５は、書込クロックＷＣＫの立ち上がり時間Ｔ３２において、書込ビット線Ｂｉｔ（ｊ）のレベルを、その時点におけるセレクタ１４の選択結果を反転したレベルにする。
【００３２】
この際、書込ビット線ＷＢｉｔ（ｊ）のレベルは、ライト・イネーブル信号ＷＥによって書き込みが指示されていれば、書込データＤｉｎを反転したレベルとなる一方、書き込みが指示されていなければ、読出データＤｏｕｔを反転したレベルとなって、プリチャージレベルたる「Ｈ」レベルから遷移し、あるいは、プリチャージレベルたる「Ｈ」レベルを維持することとなる。ここで、書込ビット線ＷＢｉｔ（ｊ）のレベルが、プリチャージレベルたる「Ｈ」レベルから「Ｌ」レベルに遷移するのは、インバータ１５による接地レベルへの引き込みによって行われる。
【００３３】
したがって、書込データＤｉｎあるいは読出データＤｏｕｔのレベルが「Ｌ」であれば、メモリーセル（ｉ、ｊ）には電荷が蓄積される一方、書込データＤｉｎあるいは読出データＤｏｕｔのレベルが「Ｈ」レベルであれば、電荷が蓄積されない。よって、書込データＤｉｎあるいは読出データＤｏｕｔのレベルに応じた電荷がメモリーセル（ｉ、ｊ）に新規蓄積あるいは再蓄積されることとなる。
【００３４】
さて、ｉ行に位置するメモリーセルのうちｊ列以外に位置するメモリーセルについても、読出ワード線ＲＷｒｄ（ｉ）および書込ワード線ＷＷｒｄ（ｉ）をそれぞれ共用するため、時間Ｔ３１〜Ｔ３４においては、メモリーセル（ｉ、ｊ）と同じ動作が行われる。すなわち、読出→ラッチ→再書込という一連の動作は、同一行に位置するメモリーセルのすべてにおいて実行されることとなる。
【００３５】
このような第３実施形態によれば、読出サイクルＴＲにおいては書込ビット線ＷＢｉｔをプリチャージし、書込サイクルＴＷにおいては読出ビット線ＲＢｉｔをプリチャージするので、読出サイクルと書込サイクルとを間髪を入れず交互に実行することが可能となる。
【００３６】
＜第４実施形態＞
次に、本発明の第４実施形態に係るメモリーセルのセンス・アンプについて説明する。
上述した第２および第３実施形態において、リフレッシュは、読出クロックＲＣＫのタイミングにて読出ビット線ＲＢｉｔから読み出したデータを反転させるとともに、この反転データを、書込クロックＷＣＫのタイミングにて書込ビット線ＷＢｉｔに供給する構成によって行われていた。
しかしながら、このような構成では、メモリーセルにおいて、トランジスタ２のゲートに蓄積された電荷がトランジスタ１のサブスレッショルド電流によって書込ビット線ＷＢｉｔにリークするため、データの保持期間が短くなることが考えられる。
そこで、本実施形態にあっては、トランジスタ３２の動作を規定するクロックＷＰＣを調節して、書込以外の期間においては、書込ビット線ＷＢｉｔをプリチャージすることとした。
【００３７】
その構成については、図６に示される通りであり、実質的に、図４に示される第３実施形態と同様である。ただし、クロックＷＰＣのタイミングは、上述のように調節されている点で相違する。なお、図におけるセレクタ２４は、ライト・イネーブル信号ＷＥにしたがって、新たなデータの書込、あるいは、データのリフレッシュを選択するものであって、図３あるいは図４のセレクタ１４と同じ役割を果たすものである。
【００３８】
次に、本実施形態に係るメモリーセルのセンス・アンプの動作について説明する。
本実施形態にあっては、第２および第３実施形態のように、読出クロックＲＣＫおよび書込クロックＷＣＫが用いられるが、本実施形態におけるクロックＷＰＣおよび書込クロックＷＷｒｄは、クロックＲＣＫの立ち下がり直後からごく短い期間において、それぞれ「Ｌ」および「Ｈ」となるように調節されたものが用いられる。
【００３９】
説明の便宜上、まず、メモリーセル（ｉ、ｊ）において記憶されたデータの「０」をリフレッシュする場合の動作について、図７（ａ）を参照して説明する。
はじめに、読出サイクルの開始時間Ｔ４１以前の期間において、クロックＲＰＣが「Ｈ」レベルとなるため、トランジスタ３１がオンとなり、読出ビット線ＲＢｉｔ（ｊ）がプリチャージされる。
次に、読出サイクルの開始時間Ｔ４１において、読出ワード線ＲＷｒｄ（ｉ）が選択されて「Ｈ」レベルとなり、また、クロックＲＰＣが「Ｌ」レベルとなる。ここで、メモリーセル（ｉ、ｊ）のゲートにはデータとして「０」が記憶されているから、すなわち、電荷が蓄積されているから、トランジスタ２、３がオンとなる結果、ＲＢｉｔ（ｊ）は、プリチャージレベルから接地レベルに遷移する。一方、クロックＷＰＣは、少なくとも読出サイクルの期間では「Ｈ」レベルであるから、トランジスタ３２がオンとなって、書込ビット線ＷＢｉｔ（ｊ）がプリチャージされることとなる。
【００４０】
さらに、時間が経過して、書込サイクルの開始時間（読出サイクルの終了時間）Ｔ４２に至ると、書込クロックＷＣＫが立ち上がるとともに、書込ワード線ＷＷｒｄ（ｉ）が選択されて「Ｈ」レベルとなり、クロックＷＰＣが「Ｌ」レベルとなる。したがって、クロックドインバータ１５によって読出レベルたる接地レベルが反転するので、書込ビット線ＷＢｉｔ（ｊ）は、プリチャージレベルたる「Ｈ」レベルを維持する。また、トランジスタ１がオンとなるため、トランジスタ２のゲートに電荷が再び蓄積されることとになる。なお、この際、書込ビット線ＷＢｉｔ（ｉ）がプリチャージレベルから図示のようにわずかに高くなる理由は、厳密に言えば、プリチャージレベルが電源電圧Ｖｄｄよりもトランジスタ３２のオン抵抗による電圧降下分だけ低く、これがクロックドインバータ１５の出力レベルによって持ち上がるように見えるためである。
その後、時間Ｔ４３に至ると、書込ワード線ＷＷｒｄ（ｉ）が「Ｌ」レベルとなり、クロックＷＰＣが「Ｈ」レベルとなって、データの「０」についてのリフレッシュが完了する。
【００４１】
次に、同じメモリーセル（ｉ、ｊ）において記憶されたデータの「１」をリフレッシュする場合の動作について、図７（ｂ）を参照して説明する。
はじめに、読出サイクルの開始時間Ｔ４１以前の期間において、読出ビット線ＲＢｉｔがプリチャージされる。そして、読出サイクルの開始時間Ｔ４１において、読出ワード線ＲＷｒｄ（ｉ）が選択されて「Ｈ」レベルとなり、また、クロックＲＰＣが「Ｌ」レベルとなる。ここで、メモリーセル（ｉ、ｊ）のゲートにはデータとして「１」が記憶されているから、すなわち、ゲートには電荷が蓄積されていないから、トランジスタ２がオフとなる結果、読出ビット線ＲＢｉｔ（ｊ）は、プリチャージレベルのままとなる。
一方、書込ビット線ＷＢｉｔ（ｊ）がプリチャージされた後、さらに、時間が経過して、書込サイクルの開始時間（読出サイクルの終了時間）Ｔ４２に至ると、クロックドインバータ１５によって読出レベルが反転するため、書込ビット線ＷＢｉｔ（ｊ）は、プリチャージレベルから「Ｌ」レベルに遷移する。このため、トランジスタ１がオンとなるにもかかわらず、トランジスタ２のゲートには電荷が蓄積されない。
その後、時間Ｔ４３に至ると、書込ワード線ＷＷｒｄが「Ｌ」レベルとなり、クロックＷＰＣが「Ｈ」レベルとなって、データの「１」についてのリフレッシュが完了する。
【００４２】
ここで、メモリーセル（ｉ、ｊ）で「０」あるいは「１」のいずれかのデータについてリフレッシュが行われている場合に、同じｊ列にあってｉ行以外のメモリーセル、すなわち、選択にかからないメモリーセルについて検討してみると、共用している書込ビット線ＷＢｉｔ（ｊ）が「Ｌ」レベルとなる期間は、選択に係るメモリーセル（ｉ、ｊ）にデータの「１」を書き込む場合であって、そのうちの時間Ｔ４２から時間Ｔ４３までであり、それ以外の期間においては、すべて「Ｈ」レベルを維持している。
このため、選択にかからないメモリーセルにとってみれば、書込ビット線ＷＢｉｔ（ｊ）が「Ｌ」レベルとなる期間が、より短くなるため、当該メモリーセルのゲートに蓄積された電荷が、当該トランジスタ１のサブスレッショルド電流によって書込ビット線ＷＢｉｔ（ｊ）にリークしにくくなる。このことは、他の列におけるメモリーセルにあっても同様である。
すなわち、この第４実施形態にあっては、第３実施形態と比較すると、書き込みのための期間、すなわち、時間Ｔ４２から時間Ｔ４３までの期間を意図的に短くしているため、メモリーセルのゲートに蓄積された電荷が書込ビット線にリークしにくくなっているのである。
したがって、本実施形態によれば、トランジスタ２のゲート部分における電荷のリークによりデータの保持期間が短くなるという欠点を、クロックＣＫのサイクルが長い場合であっても、有効に解消することが可能となる。
【００４３】
なお、上述した第１〜第４実施形態においては、メモリーセルをｎチャネルＭＯＳトランジスタで構成したが、本発明は、これに限られず、ｐチャネルＭＯＳトランジスタで構成しても良い。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係るメモリーセルのセンス・アンプの構成を示す回路図である。
【図２】同実施形態の動作を説明するためのタイミングチャートである。
【図３】本発明の第２実施形態に係るメモリーセルのセンス・アンプの構成を示す回路図である。
【図４】本発明の第３実施形態に係るメモリーセルのセンス・アンプの構成を示す回路図である。
【図５】同実施形態の動作を説明するためのタイミングチャートである。
【図６】本発明の第４実施形態に係るメモリーセルのセンス・アンプの構成を示す回路図である。
【図７】（ａ）および（ｂ）は、それぞれ同実施形態の動作を説明するためのタイミングチャートである。
【図８】（ａ）および（ｂ）は、それぞれ本発明に適用されるメモリーセルの構成を示す回路図である。
【図９】従来のリフレッシュ回路の構成を示す回路図である。
【符号の説明】
【００４５】
１０……センス・アンプ（読出・書込回路）、１２……インバータ（読出手段）、１５……インバータ（書込手段）、３１、３２……トランジスタ、ＲＷｒｄ……読出ワード線、ＷＷｒｄ……書込ワード線、ＲＢｉｔ……読出ビット線、
ＷＢｉｔ……書込ビット線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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