(57)【要約】【課題】化合物半導体スイッチ回路装置では、高周波信号がモールド樹脂を通して漏れ、アイソレーションの悪化を引き起こしていた。【解決手段】ＦＥＴの周りにポストを設け、ポストに支えられたシールドメタルをＦＥＴ上に設ける。ＦＥＴとシールドメタルの離間距離が小さいため通常の樹脂モールドを施すと、その空間に樹脂が入り込まず、ＦＥＴ上が中空となる。つまり、ＦＥＴと樹脂はシールドメタルにより遮蔽され、ＦＥＴのＩＮ−ＯＵＴ間は誘電率の高い空気で遮蔽されるので、高周波信号の漏れを防ぐことができる。【選択図】　図１
2004006816.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面にソース電極、ゲート電極およびドレイン電極を設けた少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子および前記ＦＥＴにＤＣ電位を印加する端子とそれぞれ対応する電極パッドとからなる半導体スイッチ回路装置であって、
前記ＦＥＴの周囲に設けたポストと、
前記ポストに支えられ、少なくとも前記ＦＥＴ上を実質的に覆う金属層と、
前記ＦＥＴが集積化されたチップを被覆する樹脂層とを具備することを特徴とする半導体スイッチ回路装置。
【請求項２】
前記金属層と前記ＦＥＴとで形成される空間は中空であることを特徴とする請求項１に記載の半導体スイッチ回路装置。
【請求項３】
前記金属層と前記ＦＥＴとは前記樹脂層が入り込まない程度に離間されることを特徴とする請求項１に記載の半導体スイッチ回路装置。
【請求項４】
前記金属層と前記ＦＥＴとは０．５μｍ〜３μｍ離間されることを特徴とする請求項３に記載の半導体スイッチ回路装置。
【請求項５】
前記金属層は、金属メッキ層であることを特徴とする請求項１に記載の半導体スイッチ回路装置。
【請求項６】
前記金属層には複数の孔を設けることを特徴とする請求項１に記載の半導体スイッチ回路装置。
【請求項７】
前記金属層は、前記ＤＣ電位を印加する端子と対応する電極パッドとコンタクトすることを特徴とする請求項１に記載の半導体スイッチ回路装置。
【請求項８】
前記金属層は前記ＦＥＴ上の全面を覆って設けることを特徴とする請求項１に記載の半導体スイッチ回路装置。
【請求項９】
前記ポストの下の前記基板には、分離領域が設けられることを特徴とする請求項１に記載の半導体スイッチ回路装置。
【請求項１０】
前記ポストと隣接する当該スイッチ回路装置の素子とを近接して配置することを特徴とする請求項９に記載の半導体スイッチ回路装置。
【請求項１１】
半導体基板上にチャネル領域、ソース領域およびドレイン領域を有するＦＥＴを形成し、前記ＦＥＴと接続する入力端子、出力端子およびＤＣ電位を印加する端子とそれぞれ対応する電極パッドとを形成する半導体スイッチ回路装置の製造方法であって、
前記ＦＥＴ周囲にポストを形成し、前記ポストに支えられ少なくとも前記ＦＥＴ上を実質的に覆う金属層を形成する工程と、
前記ＦＥＴが集積化されたチップを樹脂層により被覆する工程とを具備することを特徴とする半導体スイッチ回路装置の製造方法。
【請求項１２】
少なくとも前記ＦＥＴ上にレジストマスクを形成し、
前記金属層を形成後、前記レジストマスクを除去して前記ＦＥＴと前記金属層との間を中空にする工程を具備することを特徴とする請求項１１に記載の半導体スイッチ回路装置の製造方法。
【請求項１３】
前記金属層形成時に該金属層に複数の孔を形成し、前記レジストマスク除去工程において前記孔をレジストマスク除去液の通路として利用することを特徴とする請求項１２に記載の半導体スイッチ回路装置の製造方法。
【請求項１４】
前記金属層は、金属メッキにより形成することを特徴とする請求項１１に記載の半導体スイッチ回路装置の製造方法。
【請求項１５】
前記ポスト形成する以前に、ポストの形成領域の前記基板に、分離領域を形成することを特徴とする請求項１１に記載の半導体スイッチ回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられる半導体スイッチ回路装置およびその製造方法に係り、特に高周波のアイソレーションを向上させる半導体スイッチ回路装置およびその製造方法に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。ここでは、半導体スイッチ回路装置として化合物半導体スイッチ回路装置を例に説明する。
【０００３】
図１０（Ａ）は、ＧａＡｓ　ＭＥＳＦＥＴの断面図を示している。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００４】
図１０（Ｂ）は、ＧａＡｓ　ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ　Ｐｏｌｅ　Ｄｏｕｂｌｅ　Ｔｈｒｏｗ）と呼ばれる化合物半導体スイッチ回路装置の原理的な回路図を示している。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
図１１は、図１０に示す化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【０００７】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子、出力端子、制御端子に対応するそれぞれの電極パッドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔｌ−１Ｐａｄ、Ｃｔｌ−２Ｐａｄが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１１では、パッド金属層と重なるために図示されていない。
【０００８】
図１２（Ａ）に図１１に示したＦＥＴ１の部分を拡大した平面図を示す。この図で、一点鎖線で囲まれる長方形状の領域が基板１１に形成されるチャネル領域１２である。左側から伸びる櫛歯状の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また右側から伸びる櫛歯状の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層１０で形成されるドレイン電極１６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７がチャネル領域１２上に櫛歯形状に配置されている。
【０００９】
図１２（Ｂ）にこのＦＥＴの一部の断面図を示す。基板１１にはｎ型のチャネル領域１２とその両側にソース領域１８およびドレイン領域１９を形成するｎ＋型の高濃度領域が設けられ、チャネル領域１２にはゲート電極１７が設けられ、高濃度領域には第１層目のオーミック金属層１０で形成されるドレイン電極１４およびソース電極１６が設けられる。更にこの上に前述したように３層目のパッド金属層３０で形成されるドレイン電極１３およびソース電極１５が設けられ、各素子の配線等を行っている。
【００１０】
また、図１３には前記の半導体チップをパッケージした断面構造を示す。図１３（Ａ）はパッケージ断面図、図１３（Ｂ）は、パッケージ後のＦＥＴの一部を拡大、概略化した断面図である。ＦＥＴ部の詳細な構造は図１２（Ｂ）と同様である。各端子となる電極パッド上を除くチップ全面には保護膜として窒化膜５０が設けられる。スイッチ素子が形成された化合物半導体チップ６３がリード６２のアイランド上に導電ペースト６５等によって固着実装され、化合物半導体チップ６３の各電極パッドとリード６２とがボンディングワイヤ６４で接続される。半導体チップ６３の周辺部分はモールド金型の形状に合致した樹脂層８０で被覆され、樹脂層８０の外部にリード６２の先端部分が導出される。
【００１１】
【発明が解決しようとする課題】
現在では、より高密度な情報の伝送を可能にする無線ネットワークを構築するため、従来の２．４ＧＨｚ帯から５ＧＨｚ帯へと、より高い周波帯向けの製品の要望が高まりつつある。しかし、上記の従来構造の化合物半導体スイッチ回路装置を高い周波数で使用しようとすると、設計値よりもアイソレーションが悪化することがわかった。図１１、図１２の如くＦＥＴはゲート電極１７を挟んで、信号の入力および出力となるソース電極１３とドレイン電極１５が櫛歯形状に配置されている。例えば、ＦＥＴ１がＯＮの時、ＦＥＴ２はＯＦＦとなり、ＦＥＴ２に入力される高周波信号は、ＦＥＴ２のソース−ドレイン電極間つまりＩＮ−ＯＵＴ間で遮断され、通過しないと考える。しかし、実際には、このソース−ドレイン電極間、つまり信号のＩＮ−ＯＵＴ間は、微細パターンで形成されている。つまり、ＯＦＦ側ＦＥＴ（ＦＥＴ２）のＩＮ−ＯＵＴ間において、モールド樹脂層８０を通して高周波信号が漏れるため、設計値よりもアイソレーションが悪化すると考えられる。
【００１２】
この高周波信号の漏れは、２．４ＧＨｚ帯無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ用途など、２．４ＧＨｚ程度の周波数ではあまり問題とならない。しかし、今後期待される５ＧＨｚ以上の高周波帯においてはアイソレーションの悪化が大きな問題となる。
【００１３】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、半導体基板表面にソース電極、ゲート電極およびドレイン電極を設けた少なくとも１つのＦＥＴと、前記ＦＥＴのソース電極またはドレイン電極に接続する少なくとも１つの入力端子、前記ＦＥＴのドレイン電極またはソース電極に接続する少なくとも１つの出力端子および前記ＦＥＴにＤＣ電位を印加する端子とそれぞれ対応する電極パッドとからなる半導体スイッチ回路装置であって、前記ＦＥＴの周囲に設けたポストと、前記ポストに支えられ、少なくとも前記ＦＥＴ上を覆う金属層と、前記ＦＥＴが集積化されたチップを被覆する樹脂層とを具備することを特徴とするものである。
【００１４】
また、半導体基板上にチャネル領域、ソース領域およびドレイン領域を有するＦＥＴを形成し、前記ＦＥＴと接続する入力端子、出力端子およびＤＣ電位を印加する端子とそれぞれ対応する電極パッドとを形成する半導体スイッチ回路装置の製造方法であって、前記ＦＥＴ周囲にポストを形成し、前記ポストに支えられ少なくとも前記ＦＥＴ上を覆う金属層を形成する工程と、前記ＦＥＴが集積化されたチップを樹脂層により被覆する工程とを具備することを特徴とするものである。
【００１５】
【発明の実施の形態】
以下に本発明の半導体スイッチ回路装置の実施の形態について、図１から図９を参照して説明する。
【００１６】
図１に、本発明の第１の実施の形態である化合物半導体チップの１例を示している。これは、図１１で示すレイアウトのチップ上にシールドメタルを配置する構造となっている。また、回路図は図１０（Ｂ）と同様であり、ＦＥＴの拡大図および断面図はそれぞれ図１２（Ａ）、（Ｂ）と同様であるので説明は省略する。
【００１７】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子、出力端子、制御端子に対応するそれぞれの電極パッドＩＮＰａｄ、ＯＵＴ１Ｐａｄ、ＯＵＴ２Ｐａｄ、Ｃｔｌ−１Ｐａｄ、Ｃｔｌ−２Ｐａｄが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１では、パッド金属層と重なるために図示されていない。
【００１８】
ＦＥＴの周囲には、パッシベーション膜として全面に設けられた窒化膜を除去してＧａＡｓを露出させ、複数のポスト７１と、ポスト７１に支えられたシールドメタル７０を設ける。シールドメタル７０は、ＦＥＴ上全面を実質的に覆って設けられ、ＦＥＴ上に複数の孔を設ける。この孔は具体的には幅２μｍ〜５μｍ程度、長さが１５μｍ程度のスリット９０であり、シールドメタル７０上に均等に配置される。
【００１９】
後述するが、このスリット９０は、シールドメタル７０による中空構造を実現するためのレジスト除去工程において、レジスト除去液の通路となる。つまり、シールドメタル下のレジスト残しを無くすため、レジスト除去液が通過できる大きさで、且つ樹脂モールドが入り込まない大きさであれば、上記の大きさに限らず、スリット数も図に示すものに限らない。更に孔の形状もスリットでなくても良い。各電極パッド部は窒化膜を除去してボンディングワイヤが圧着される。
【００２０】
図２には、図１のチップを樹脂モールドした断面図を示す。図２（Ａ）はパッケージ断面図であり、図２（Ｂ）はＦＥＴ部を拡大した断面図である。
【００２１】
図２（Ａ）の如く、ＦＥＴ７２を有するスイッチ素子が形成された化合物半導体チップ６３がリード６２のアイランド上に導電ペースト６５等によって固着実装され、化合物半導体チップ６３の各電極パッドとリード６２とがボンディングワイヤ６４で接続される。半導体チップ６３の周辺部分はモールド金型の形状に合致した樹脂層８０で被覆され、樹脂層８０の外部にリード６２の先端部分が導出される。
【００２２】
シールドメタル７０は、ＦＥＴ７２の周囲に複数設けられたポスト７１により支えられ、ＦＥＴ７２上全面に設けられる。ポスト７１とシールドメタル７０は一体で形成され、シールドメタル７０は２μｍ〜７μｍ程度の金メッキ層からなり、ＦＥＴ７２とシールドメタル７０とは１〜２μｍ程度の距離で離間される。
【００２３】
チップ６３およびリード６２は既知の方法で樹脂モールドされるが、ＦＥＴ７２とシールドメタル７０の離間距離が小さいため、この部分には樹脂が入り込まない。また、シールドメタル７０にはレジスト残しを防ぐためにスリット９０が設けられているが、本実施形態の如く２μｍ〜５μｍの幅であればここから樹脂が入り込むこともない。つまり図の如く、ＦＥＴ７２とシールドメタル７０の間は、中空部６０となるので、高周波信号が通過するＦＥＴ表面が中空となるパッケージ構造が実現できる。
【００２４】
図２（Ｂ）は、上記のチップを概略的に示した断面図である。尚、ＦＥＴの詳細な構造は図１２（Ｂ）と同様である。入力側となるソース電極１３（またはドレイン電極１５）と出力側となるドレイン電極１５（またはソース電極１３）の間にゲート電極１７が配置されており、実際にはこれらが複数組集積化されて１つのＦＥＴ７２を形成している。本発明の構造においては、これらＦＥＴ７２上にポスト７１で支えられたシールドメタル７０が配置され、シールドメタル７０の外側が樹脂層８０により被覆されるので、ＦＥＴ７２表面が中空部６０となる。
【００２５】
本実施形態では、ＦＥＴ７２表面とシールドメタル７０の距離は樹脂層が入り込まない程度離間して設ける。具体的にはこの離間距離は、１〜２μｍ程度であり、この厚みであると周囲をトランスファーモールドなどにより樹脂層８０で被覆しても、ＦＥＴ７２上に樹脂が入り込まない。また、スリット９０も２μｍ〜５μｍであるのでここから樹脂が入り込むことはなく、ＦＥＴ７２とシールドメタル７０の間に中空部６０ができる。つまり、図の如く、ソース電極１３、ドレイン電極１５およびゲート電極１７と樹脂層８０はシールドメタル７０により実質的に遮蔽されており、更に、ＦＥＴ上は中空となるので、ＯＦＦ側ＦＥＴのソース−ドレイン電極間つまりＩＮ−ＯＵＴ間を比誘電率の低い空気で遮断することになる。従って、ＯＦＦ側ＦＥＴに入力される高周波信号のうち、モールド樹脂層８０を介して出力側に漏れる信号を、ほとんど遮蔽することができる。
【００２６】
尚、パッケージ構造として、打ち抜きフレームによるリードとトランスファモールドを例に説明したが、絶縁基板上に導電パターンを形成して一括モールドするチップサイズパッケージ構造においても、同様に実施できる。
【００２７】
上述の如く本実施形態は、ポスト７１で支えたシールドメタル７０により、ＦＥＴ７２上に中空部６０を設け、スイッチ素子のＩＮ−ＯＵＴ間で漏れる高周波信号を防止するものである。即ち、上記の実施の形態では、１つの共通入力端子と２つのＦＥＴ、２つのＯＵＴ端子からなるＳＰＤＴスイッチを例に説明したが、シャントありＳＰＤＴ、複数のＦＥＴを直列に接続したハイパワー用ＳＰＤＴ、入力端子が２つで出力端子が２つのＤＰＤＴなどのスイッチ回路装置や、ＧＮＤ端子や電源端子を有するスイッチ回路装置も同様に実施できる。更に、ハイパワー用途のマルチゲート構造ＦＥＴを使用したスイッチ回路装置、および非対称ＳＰＤＴ、ＳＰＳＴ、ＳＰ３Ｔ、ＳＰ４Ｔ等、すべてのスイッチ回路装置で実現できる。
【００２８】
ここで、図３を用いてポスト７１の形成位置について説明する。ポスト７１は、シールドメタル７０が充分支持できるように、ＦＥＴ７２の周囲に複数個設ける。本実施形態ではポスト７１はＧａＡｓ基板を露出させて設けるので、スイッチ回路素子の他の構成部品が配置されないところであれば図１の位置に限らずどこに設けてもよい。
【００２９】
しかしポスト７１がノンドープのＧａＡｓ基板にそのまま接続された構造の場合、ポスト７１とポスト７１に隣接するスイッチ回路装置を構成する素子１０１（例えばＦＥＴのドレイン領域など）との距離を２０μ以上確保する必要がある。これは、ポスト７１と素子１０１との電位差により発生する空乏層がお互いに相手側に到達してしまうことによる両者間の電気的インタラクションがスイッチ回路動作に影響を及ぼす恐れがあるためである。
【００３０】
そこで、ポスト７１が固着する領域のＧａＡｓ表面に、ポスト７１から１μｍ以上はみ出すように、分離領域１００を設けるとよい。この分離領域は、この場合は高濃度領域１００である。これにより、ポスト７１と隣接する素子１０１間の電位差により発生する基板中の空乏層の広がりを抑制できるので、ポスト７１と隣接する素子１０１との離間距離ｄは４μｍ程度まで近接できる（図３（Ａ））。
【００３１】
また、本実施の形態では、化合物半導体スイッチ回路装置を例に説明しているが、これに限らず、図３（Ｂ）、（Ｃ）の如くシリコン半導体スイッチ回路装置でも実施できる。
【００３２】
シリコン半導体スイッチ回路装置では、基板２１１は例えばｐ＋型の高濃度シリコン基板であり、その上に、チャネル領域２１２となるｐ−エピタキシャル層を設ける。チャネル領域２１２表面にはゲート酸化膜２１３が設けられ、その表面にゲート電極が２１７が設けられる。ゲート電極２１７の両側のチャネル領域２１２には、低濃度の不純物拡散領域ＬＤを設けていわゆるＬＤＤ（Ｌｉｇｈｔ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有している。これによりチャネル抵抗の低減と短チャネル効果を抑制することができる。さらにその両側にはソース領域２１８およびドレイン領域２１９を形成するｎ＋型の高濃度領域が設けられる。ソース領域２１８およびドレイン領域２１９には、Ａｌ等によりソース電極２１６およびドレイン電極２１４が設けられ、各素子の配線等を行っている。
【００３３】
ＦＥＴ１０１の周囲には、パッシベーション膜として全面に設けられた窒化膜２１５を除去して基板２１１表面を露出させて分離領域１００を設ける。分離領域１００上にはポスト７１と、ポスト７１に支えられたシールドメタル７０を設ける。
【００３４】
この場合、基板２１１がｐ＋型シリコン基板であり、通常はＧＮＤ電位となる。このような場合には、分離領域１００として、基板２１１と同程度の不純物を拡散した高濃度領域１００ａをポスト７１の直下に配置して、隣接する素子１０１の例えばドレイン領域２１９と分離すると良い（図３（Ｂ））。
【００３５】
しかしこの構造は、シールドメタル７０に印加される電位がＧＮＤ電位であれば問題はないが、他のＤＣ電位であれば、ＧＮＤとショートした状態となり、問題がある。そこで、このような場合には、分離領域１００としてＬＯＣＯＳ酸化膜１００ｂを設けるとよい。ＬＯＣＯＳ酸化膜１００ｂ上にポスト７１を配置すれば、ポスト７１と隣接する素子拡散領域や基板２１１とは電気的インタラクションが発生しないので、シールドメタル７０にどのようなＤＣ電位が印加されても問題がない（図３（Ｃ））。
【００３６】
次に、図４および図５に本発明の第２の実施の形態を示す。図４の如く、ＦＥＴ上を覆うシールドメタル７０を延在して、制御端子用電極パッドＣｔｌ−１Ｐａｄとコンタクトさせても良い。
【００３７】
ここで、シールドメタル７０の下のチップ平面図は、図１１に示すものと同様である。また、回路図は図１０（Ｂ）と同様であり、ＦＥＴの拡大図および断面図はそれぞれ図１２（Ａ）、（Ｂ）と同様であるので説明は省略する。
【００３８】
このチップを樹脂モールドした断面図を図５に示す。
【００３９】
図５（Ａ）の如く、スイッチ素子が形成された化合物半導体チップ６３がリード６２のアイランド上に導電ペースト６５等によって固着実装され、化合物半導体チップ６３の各電極パッドとリード６２とがボンディングワイヤ６４で接続される。半導体チップ６３の周辺部分はモールド金型の形状に合致した樹脂層８０で被覆され、樹脂層８０の外部にリード６２の先端部分が導出される。樹脂モールドの際に樹脂層が入り込まない程度の離間距離をもって、ＦＥＴ７２上にポストで支えられたシールドメタル７０を設けることで、樹脂モールドにおいて、ＦＥＴ７２上に中空部６０ができる。
【００４０】
図５（Ｂ）は、上記のチップを概略的に示した断面図である。尚、ＦＥＴの詳細な構造は図１２（Ｂ）と同様である。入力側となるソース電極１３（またはドレイン電極１５）と出力側となるドレイン電極１５（またはソース電極１３）の間にゲート電極１７が配置されており、これらが複数組集積化されて１つのＦＥＴを形成している。本発明の構造においては、これらＦＥＴ７２の上に全面にシールドメタル７０が設けられており、このチップがリードに固着されて樹脂モールドされる。つまり、図の如く、ソース電極１３、ドレイン電極１５およびゲート電極１７と樹脂層８０はシールドメタル７０により実質的に遮蔽されている。
【００４１】
また、シールドメタル７０には、第１の実施の形態と同様に、２μｍ〜５μｍの幅のスリットが設けられるが、このサイズであれば樹脂は入り込まない。また、シールドメタル７０とＦＥＴとの距離も１μｍ〜２μｍであるので、樹脂が入り込まず、中空部６０となる。
【００４２】
この中空部６０により、ＯＦＦ側ＦＥＴのソース−ドレイン電極間つまりＩＮ−ＯＵＴ間を比誘電率の低い空気で遮断することになるので、ＯＦＦ側ＦＥＴに入力される高周波信号のうち、モールド樹脂層８０を介して出力側に漏れる信号を、ほとんど遮蔽することができる。
【００４３】
図５（Ｃ）には、制御端子用電極パッドＣｔｌ−１Ｐａｄ部の断面図を示す。ＦＥＴ上に設けられたシールドメタル７０は制御端子用電極パッドＣｔｌ−１Ｐａｄまで延在され、ゲート金属層２０、パッド金属層３０により形成された制御端子用電極パッドＣｔｌ−１Ｐａｄとコンタクトする。シールドメタル７０には、ボンディングワイヤ６４が固着される。
【００４４】
本発明のスイッチ回路装置では、制御端子Ｃｔｌ−１に０Ｖまたは３Ｖの制御信号を印加してスイッチング動作を行うので、この構造によりシールドメタル７０にも３Ｖまたは０ＶのＤＣ電位が印加されることになる。ＤＣ電位は高周波的にはＧＮＤ電位となるので、ＯＦＦ側ＦＥＴのソース−ドレイン電極間つまりＩＮ−ＯＵＴ間をＧＮＤ電位で遮断することになる。従って、ＯＦＦ側ＦＥＴに入力される高周波信号のうち、従来モールド樹脂層８０を介して出力側に漏れていた信号が、３次元に空気中に広がる電磁界として、漏れる分までも、シールドメタル７０により吸収できるため、アイソレーションの効果がより高まる構造を実現できる。
【００４５】
ここで、本実施形態では、シールドメタル７０を制御端子用電極パッドＣｔｌ−１とコンタクトさせているが、当然ながら制御端子用電極パッドＣｔｌ−２とコンタクトさせても良い。つまり、ＤＣ電位が印加される端子とシールドメタルを接続すればよいので、ＧＮＤ端子、電源電圧端子などを有するスイッチ回路装置の場合はＧＮＤ端子、電源電圧端子用電極パッドとコンタクトさせればよい。
【００４６】
また、図６には本発明の第３の実施の形態を示す。本実施形態は、シールドメタル７０にスリットを設けない構造である。後に詳述するが、本発明においては、レジスト上にシールドメタル７０を設け、その後レジストを除去することで、中空構造を実現している。また、このシールドメタル７０下のレジスト残しを無くすため、第１、第２の実施の形態ではシールドメタル７０にスリットを設けてレジスト除去液の通路としている。しかし、除去すべきレジスト領域、すなわち中空部の面積が比較的小さければ、スリットを設けなくてもレジストが除去できる。具体的には、中空構造を実現したいＦＥＴ部の面積が、５０μｍ×５０μｍ以下であれば、スリットを設けず全面にシールドメタルを設けることができ、ＦＥＴ上を完全にシールドメタルで遮蔽することができる。
【００４７】
次に、図７から図９を用いて、本発明のスイッチ回路装置の製造方法を説明する。
【００４８】
本発明のスイッチ回路装置の製造方法は、半導体基板上にチャネル領域、ソース領域およびドレイン領域を有するＦＥＴを形成し、前記ＦＥＴと接続する入力端子、出力端子およびＤＣ電位を印加する端子にそれぞれ対応する電極パッドを形成する半導体スイッチ回路装置の製造方法であって、前記ＦＥＴ周囲にポストを形成し、前記ポストに支えられ少なくとも前記ＦＥＴ上を覆う金属層を形成する工程と、前記ＦＥＴが集積化されたチップを樹脂層により被覆する工程とから構成される。
【００４９】
本発明の第１の工程は、図７に示す如く、既知の方法により、半導体基板上にスイッチ回路装置を形成する。即ち、半導体基板上にチャネル領域、ソース領域およびドレイン領域を有するＦＥＴを形成し、前記ＦＥＴと接続する入力端子、出力端子用電極パッド、およびＤＣ電位を印加する端子用電極パッドとを形成することにある。
【００５０】
すなわち、図７（Ａ）の如く、ＧａＡｓ等で形成される化合物半導体基板１１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜で被覆する。次に、予定のチャネル層１２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行い、ノンドープの基板１１にｐ−型領域と、その上にｎ型チャネル層１２を形成する。更に、予定のソース領域１８およびドレイン領域１９、予定の配線層１６２およびパッド電極１７０の下の基板表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域１８およびドレイン領域１９を形成し、同時に予定のパッド領域１７０および配線層１６２の下の基板表面に高濃度領域１６０、１６１を形成する。ここで、パッド電極１７０および配線層１６２の下に、これらの領域よりもはみ出すように高濃度領域１６０、１６１を設けることにより、パッド電極１７０および配線層１６２を直接ＧａＡｓ基板に設けても、お互いのアイソレーションが十分確保できる。
【００５１】
尚、高濃度領域１６０、１６１形成時に同時にポスト７１形成領域下の基板表面にも分離領域となる高濃度領域１００を形成すると良い。これにより、ポスト７１と隣接する、スイッチ回路装置を構成する素子（例えばＦＥＴのドレイン領域等）との離間距離を４μｍ程度まで近接して配置することができる。
【００５２】
また、図７（Ｂ）の如く、前記ソース領域１８およびドレイン領域１９に第１層目の電極として、オーミック金属層となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層して第１のソース電極１４および第１のドレイン電極１６を形成する。引き続いて合金化熱処理により第１ソース電極１４とソース領域１８、および第１ドレイン電極１６とドレイン領域１９のオーミック接合を形成する。
【００５３】
また、前記チャネル層１２および前記高濃度領域１６０、１６１上に第２層目の電極としてのゲート金属層となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、チャネル層１２にコンタクトするゲート１７と、第１パッド電極１７０および配線層１６２を形成する。
【００５４】
更に図７（Ｃ）では、第１ソース電極１４および第１ドレイン電極１６と第１パッド電極１７０上に、第３層目の電極としてのパッド金属層となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極１４、第１ドレイン電極１６および第１パッド電極１７０にコンタクトする第２ソース電極１３および第２ドレイン電極１５と第２パッド電極１７７を形成する。
【００５５】
また、シリコン半導体スイッチ回路装置の場合には、図示は省略するが高濃度基板上に設けたエピタキシャル層に、予定のポスト形成領域下に高濃度領域またはＬＯＣＯＳ酸化膜による分離領域１００を形成しつつスイッチ回路装置の素子を形成し、ポストおよびシールドメタルは以下の工程と同様に形成する（図３（Ｂ）、（Ｃ）参照）。
【００５６】
本発明の第２の工程は、図８に示す如く、前記ＦＥＴ周囲にポストを形成し、前記ポストに支えられ少なくとも前記ＦＥＴ上を覆う金属層を形成することにある。
【００５７】
まず、図８（Ａ）の如く、全面にレジストＰＲ１を形成し、ＦＥＴの周囲の予定のポスト７１形成領域を選択的に窓開けするフォトリソグラフィプロセスを行い、予定のポスト７１形成領域の窒化膜を取り除き、ＧａＡｓ基板を露出させる。
【００５８】
ここでＦＥＴはソース電極、ドレイン電極、ゲート電極の１組を図示しているが、実際には、図１の如くこのＦＥＴが複数組配置されている。
【００５９】
次に、図８（Ｂ）の如く、例えばＴｉ／Ｐｔ／Ａｕ等を全面に蒸着してメッキ用下地金属１８０を形成する。新たなレジストＰＲ２を設けてシールドメタル７０形成領域を選択的に窓開けするフォトリソグラフィプロセスを行う。また、シールドメタル７０形成領域には、レジスト残しを防ぐためのスリットを形成するので、スリット部分においてはレジストＰＲ２を残す。ここで、メッキ用のレジストＰＲ２は全面に設けたメッキ用下地金属の上に塗布するので、ポスト形成の際に設けたレジストＰＲ１とは、このメッキ用下地金属１８０で上下に完全に分離されている。
【００６０】
その後、金メッキを施してフォトレジストＰＲ２を除去し、露出した下地電極１８０をイオンミリングする。これにより、ポスト７１と一体化し、ＦＥＴ７２上全面を実質的に覆うシールドメタル７０が形成される。また、スリット９０も同時に形成される（図８（Ｃ））。
【００６１】
更に、ポスト７１を形成する際に設けたレジストＰＲ１を除去することで、ＦＥＴ７２とシールドメタル７０の間に中空部６０を形成する。このとき、シールドメタル７０の面積が広いと、レジストＰＲ１が完全に除去できず、レジストＰＲ１が残りやすくなる。これを防ぐために、シールドメタル７０にはスリット９０を設け、このスリット９０をレジスト除去液の通路として利用する。レジスト除去液は、隣接するポスト７１間とスリット９０から染み込み、シールドメタル下のレジストＰＲ１を完全に除去する。これにより中空部６０が形成される（図８（Ｄ））。
【００６２】
ＦＥＴ７２上の中空部６０は高周波信号が遮蔽できればよく、厚く設ける必要はない。上記した方法によれば、中空部６０を形成するためにシールドメタル７０を設けても、ボンディングワイヤの高さが充分高く、それに比べてシールドメタルを形成することによるチップの厚みの増分は無視できるため、パッケージ外形の厚みが大きくなることはない。
【００６３】
尚、図４で示した第２の実施の形態の場合には、図８（Ａ）のポスト７１部分を露出するフォトリソグラフィ工程において、シールドメタル７０をコンタクトさせる制御端子用電極パッドＣｔｌ−１Ｐａｄ部分も同時に開口する。
【００６４】
その後図８（Ｂ）〜図８（Ｄ）の工程を行い、図８（Ｅ）の如く制御端子用電極パッドＣｔｌ−１Ｐａｄとコンタクトするシールドメタル７０を形成する。
【００６５】
本発明の第３の工程は、前記ＦＥＴが集積化されたチップを樹脂層により被覆することにある。
【００６６】
半導体スイッチ回路装置は前工程を完成すると、組み立てを行う後工程に移される。ウェハ状の半導体チップはダイシングされて、個別の半導体チップ分離され、リード６２のアイランドに半導体チップ６３を固着した後、ボンディングワイヤ６４で半導体チップ６３のパッド電極とリード６２とを接続する。ボンディングワイヤ６４としては金細線を用い、周知のボールボンディングで接続される。その後、トランスファーモールドされて樹脂パッケージが施され、図２（Ａ）または図５（Ａ）の如き最終構造を得る。
【００６７】
ここで、シールドメタル７０はＦＥＴ７２と１〜２μｍ程度離間して設けられており、この空間には樹脂が入り込むことはできない。また、スリット９０も２μｍ〜５μｍ程度の幅であるので、ここから樹脂が入り込むこともない。つまり、ポスト７１に支えられたシールドメタル７０を設けることで、通常の樹脂モールド工程において、ＦＥＴ上に中空部６０を形成することができる。
【００６８】
これにより、ＦＥＴ７２と樹脂層８０はシールドメタル７０により遮蔽される上、ＦＥＴのソース−ドレイン間つまり、スイッチのＩＮ−ＯＵＴ間が比誘電率の低い空気で遮蔽され、高周波信号の漏れを防止することができる。
【００６９】
パッケージ内部を中空にするには、例えば半導体チップを乗せたリードフレームにキャップを固着してモールドする、という方法もあるが、その場合、キャップの材料費分や、キャップを固着する工数分のコストが余分にかかる。しかし、本発明の製造方法によれば、ウェハ上にスイッチ回路素子を形成するウエファプロセス工程のみで中空構造を実現することができ、組立工程で中空構造を実現するより、大幅に低コストとなる利点を有する。
【００７０】
ここで、図９を用いて本発明の第３の実施の形態（図６）の製造方法を示す。この実施形態はシールドメタル７０にスリットを設けず、ＦＥＴ上全面をシールドメタル７０で完全に覆うものである。中空部とすべきＦＥＴの形成領域が５０μｍ×５０μｍ以下の小さい面積の場合には、シールドメタル７０にスリットを設けなくても良い。シールドメタル７０の面積が小さければ、隣接するポスト７１間から染み込むレジスト除去液で充分にレジストＰＲ１を除去できるからである。
【００７１】
すなわち、素子領域を形成後、ポスト７１部を選択的に窓開けするフォトリソグラフィプロセスを行い、窒化膜のエッチングを行った後、金メッキの下地電極１８０を形成する。新たなレジストＰＲ２を設け、シールドメタル７０部分を選択的に窓開けするフォトリソグラフィプロセスを行う（図９（Ａ））。
【００７２】
その後、金メッキを施してレジストＰＲ２を除去し、露出した下地電極をイオンミリングする。更にレジストＰＲ１を除去し、中空部６０を形成する（図９（Ｂ））。
【００７３】
その後、樹脂モールドを行い、最終構造（図２（Ａ）、図５（Ａ））とする。
【００７４】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【００７５】
第１に、シールドメタルをＦＥＴ上に設け、ＦＥＴとシールドメタル間を中空とすることにより、ＯＦＦ側となるＦＥＴのソース−ドレイン電極間（ＩＮ−ＯＵＴ間）における高周波信号の漏れを抑制できる。樹脂層とＦＥＴはシールドメタルにより遮蔽されされる上、ＦＥＴのソース−ドレイン間つまり、スイッチのＩＮ−ＯＵＴ間が比誘電率の低い空気で遮蔽され、高周波信号の漏れを防止することができる。
【００７６】
第２に、シールドメタルを制御端子用電極パッドＣｔｌ−１Ｐａｄとコンタクトさせることにより、アイソレーション効果が更に向上する。
【００７７】
本発明のスイッチ回路装置では、制御端子Ｃｔｌ−１に０Ｖまたは３Ｖの制御信号を印加してスイッチング動作を行うので、この構造によりシールドメタルにも３Ｖまたは０ＶのＤＣ電位が印加されることになる。ＤＣ電位は高周波的にはＧＮＤ電位となるので、ＯＦＦ側ＦＥＴのソース−ドレイン電極間つまりＩＮ−ＯＵＴ間をＧＮＤ電位で遮断することになる。従って、ＯＦＦ側ＦＥＴに入力される高周波信号のうち、従来モールド樹脂層８０を介して出力側に漏れていた信号が、３次元に空気中に広がる電磁界として、漏れる分までも、シールドメタルにより吸収できるため、アイソレーションの効果がより高まる構造を実現できる。
【００７８】
また、本発明の製造方法によれば、ウェハにスイッチ回路装置を形成する製造プロセスにおいてＦＥＴ上に容易に中空部を形成できる。中空パッケージの製造方法としては、例えば半導体チップを乗せたリードフレームにキャップを固着してモールドする、という方法もあるが、その場合、キャップの材料費分や、キャップを固着する工数分のコストが余分にかかる。しかし、本発明の製造方法によれば、ウェハ上にスイッチ回路素子を形成するウエファプロセス工程のみで中空構造を実現することができ、組立工程で中空構造を実現するより、大幅に低コストとなる利点を有する。また組立工程で中空構造を実現する方法では、３次元に空気中に広がる電磁界として、漏れる信号までは吸収できず、組立工程による中空構造に比べ、コスト削減だけでなく、特性向上まで図ることができる。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための平面図である。
【図７】本発明の製造方法を説明するための断面図である。
【図８】本発明の製造方法を説明するための断面図である。
【図９】本発明の製造方法を説明するための断面図である。
【図１０】従来技術を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図１１】従来技術を説明するための平面図である。
【図１２】従来技術を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図１３】従来技術を説明するための断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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