(57)【要約】【課題】  パルス幅変調器の分解能を向上させ、特に高い分解能によってより精密に設定可能な基準信号を生成することができるパルス幅変調回路及びその制御方法を提供する。【解決手段】  本発明は、少なくとも記憶レジスタ及びカウンタを含む設定ユニットを備え、所望のパルス・デューティ係数を有する基準信号を生成するパルス幅変調回路に関する。記憶レジスタは、少なくともほぼ所望のパルス・デューティ係数に相当し、パルス幅変調回路における１動作サイクル中に基準信号を生成するために設定される値を記憶するように構成され、カウンタは、動作サイクル（Ａ）中に、記憶された第１の値が記憶レジスタから何回読み出されるかを示すサイクル数（Ｙ）を設定し、記憶レジスタに記憶された値は動作サイクル中に変更可能である。【選択図】  図２
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【特許請求の範囲】
【請求項１】
少なくとも記憶レジスタ及びカウンタを含む設定ユニットを備え、
前記記憶レジスタは、少なくともほぼ所望のパルス・デューティ係数に相当し、パルス幅変調回路における１動作サイクル中に基準信号を生成するために設定される値を記憶するように構成され、
前記カウンタは、動作サイクル（Ａ）中に、記憶された第１の値が前記記憶レジスタから何回読み出されるかを示すサイクル数（Ｙ）を設定し、
前記記憶レジスタに記憶される値が動作サイクル中に変更可能である、
所望のパルス・デューティ係数を有する基準信号を生成するパルス幅変調回路。
【請求項２】
前記記憶レジスタからそこに記憶された第１の値を受取り、サイクル数（Ｙ）の満了の後に動作サイクルの残りの中で設定される第２の値（Ｘ＋１）を生成するために、サイクル数（Ｙ）の満了時に前記第１の値を変更する加算器を備えていることを特徴とする請求項１に記載のパルス幅変調回路。
【請求項３】
サイクル数（Ｙ）の満了時に動作サイクルの残りの中で設定される第２の値（Ｘ＋１）を記憶するために、前記記憶レジスタに記憶された第１の値をサイクル数（Ｙ）の満了と共に変更可能であることを特徴とする請求項１に記載のパルス幅変調回路。
【請求項４】
前記記憶レジスタは８ビットを有し、前記カウンタは３ビットを有することを特徴とする請求項１，２又は３のいずれか一項に記載のパルス幅変調回路。
【請求項５】
スイッチ手段（２０）、及び、請求項１乃至４のいずれか一項に記載のパルス幅変調回路（３４）を備え、
前記パルス幅変調回路が、基準信号に相当する所望のパルス・デューティ係数を有する制御信号を前記スイッチ手段（２０）に送出する電源装置。
【請求項６】
所望のパルス・デューティ係数を有するパルス幅制御信号が生成され、前記所望のパルス・デューティ係数に少なくともほぼ対応し、１動作サイクル中にパルス幅制御信号を生成するために、Ａを予め与えられる数であるとして、全部でＡ回発生させられる少なくとも第１の値及び第２の値が定義され（４６，４８）、
１動作サイクル中に発生させられた第１の値及び第２の値の平均値に応じて所望のパルス・デューティ係数を設定するために、１動作サイクル中に第１の値及び第２の値が何回読出されるかを決定するサイクル数（Ｙ）が設定される（４４）、
ことを特徴とするパルス幅変調回路の制御方法。
【請求項７】
前記パルス幅制御信号を生成するために、第１の値及び第２の値がパルス幅変調器（３４）に送出されることを特徴とする請求項６に記載の制御方法。
【請求項８】
第１の値がＹ回、第２の値が（Ａ−Ｙ）回送出されることを特徴とする請求項６又は７に記載の制御方法。
【請求項９】
第１の値が整数Ｘであり、第２の値が整数Ｘ＋１であることを特徴とする請求項６乃至８のいずれか一項に記載の制御方法。
【請求項１０】
第１の値（Ｘ）が記憶レジスタに記憶され、第２の値（Ｘ＋１）が第１の値に１を加えることによって生成されることを特徴とする請求項９に記載の方法。
【請求項１１】
サイクル数Ｙがカウンタに設定され、サイクル数Ｙが満了するまでカウントタイミングごとに第１の値が発生させられ、サイクル数Ｙの満了後から動作サイクルＡの完了までカウントタイミングごとに第２の値が発生させられる（４８）ことを特徴とする請求項６乃至１０のいずれか一項に記載の制御方法。
【請求項１２】
動作サイクルが完了する都度、カウンタがリセットされる（５２）ことを特徴とする請求項１１に記載の制御方法。
【請求項１３】
パルス幅制御信号が、請求項６乃至１２のいずれか一項に記載の制御方法によって生成され、前記パルス幅制御信号が、出力電流を発生するためにスイッチ手段（２０）に印加される電源装置の制御方法。
【請求項１４】
請求項６乃至１３のいずれか一項に記載の制御方法を実施するためのプログラムコードを含むコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望のパルス・デューティ係数（pulse duty factor）を有する基準信号を生成するパルス幅変調回路、及び、所望のパルス・デューティ係数を有するパルス幅制御信号を生成するパルス幅変調回路の制御方法に関する。
【背景技術】
【０００２】
本発明は、例えば、制御電源部を制御し、又は、目標値に応じて制御電源部の出力電流を制御する電源装置の分野に応用することができるものである。その場合、制御電源部の出力電流が検知され、検知された出力電流及び目標値に基づいて、制御電源部内のスイッチ手段を制御するための基準信号又は制御信号がパルス幅変調器内に設定される。
【０００３】
従来の技術による可制御型制御電源部の一例を図１に示す。
【０００４】
図１に示されている電源装置は、基本的には、入力整流器、電力スイッチ及び出力フィルタからなる。特に、整流器は、ブリッジ回路の形に配置された４つのダイオード１０，１２，１４，１６から構成されている。このブリッジ回路の整流出力電圧は、その出力端に接続されている可制御型電子スイッチ２０に、一方向にのみ電流を流す蓄積兼平滑用リアクトル１８を介して供給される。電子スイッチ２０は、ＭＯＳＦＥＴ又はＩＧＢＴ、その他の適当な任意のトランジスタスイッチにより構成することができる。電子スイッチ２０には、この電子スイッチ２０によってオンオフ制御された出力電圧を整流する出力フリーホイールダイオード２２が設けられている。この電源装置の出力端には、出力電圧を蓄えて平滑する単極性電源コンデンサ２４が接続されている。出力端には、出力電圧Ｕｏを発生させる負荷抵抗２６が接続されている。
【０００５】
出力電圧Ｕｏを制御するために、図示されている例では、出力電圧Ｕｏは、分圧器２８，３０及び演算増幅器３２によって形成されるＰ制御回路を介して、パルス幅変調部３４に印加される。分圧器２８，３０の抵抗値は、所望の出力電圧Ｕｏにおいて、分圧器２８，３０の中間出力端に、演算増幅器３２の入力端のほぼ基準電圧Ｕref に相当する電圧が生成するように設定される。これに応じて演算増幅器３２は、所望の出力電圧を生成するように制御電源部を制御するためにパルス幅変調部３４に送出するＰ制御回路制御電圧を生成する。図１には、入力増幅段３６を備えたパルス幅変調部３４が示されている。パルス幅変調部３４はこの他に、パルス幅変調器の設定ユニット（図示せず）を形成する少なくとも記憶レジスタ及びカウンタを含んでいる。
【０００６】
パルス幅変調部３４の出力端には、電子スイッチ２０に送出される制御信号ＵＴが生成される。
【０００７】
本発明は、上述の型のパルス幅変調回路に限定的に適用されるものではない。制御回路において基準信号が必要とされる場合、又は、制御信号若しくはその他の出力信号を生成するために一般的にパルス幅変調器が使用される場合など、本発明に係るパルス幅変調回路は広く適用可能なものである。
【０００８】
パルス幅変調器を使用する場合、通常、パルス幅変調器は、固定された所定の分解能で動作するという問題がある。パルス幅変調器の出力信号は、例えば、パルス幅が通常マイクロコントローラのレジスタ幅によって与えられる記憶レジスタを介して設定することができる。このようなレジスタ幅は、従来の技術では、例えば８，１０，１１又は１２ビットである。予め定められたこのような固定レジスタ幅による分解能は、特定の用途においては小さすぎる場合がある。例えば、１０ビットのレジスタ幅を有するパルス幅変調器を、０乃至５０アンペアの範囲の出力電流を生成することができる電源装置に使用する場合、記憶レジスタにおける１ビットの変化はほぼ５０ｍＡの電流ステップを意味する。これは、状況によっては大きすぎる。しかし、レジスタ幅は、マイクロコントローラによって与えられるので、パルス幅変調器の分解能は容易には改善することができない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明の課題は、パルス幅変調器の分解能を向上させ、特に高い分解能によってより精密に設定可能な基準信号を生成することができるパルス幅変調回路及びその制御方法を提供することである。
【課題を解決するための手段】
【００１０】
この課題は、請求項１に記載のパルス幅変調回路、及び、請求項６に記載の制御方法によって解決される。
【００１１】
本発明に係るパルス幅変調回路は、所望のパルス・デューティ係数を有する基準信号を生成する役割を持っている。そのため、少なくとも記憶レジスタ及びカウンタを含む設定ユニットが設けられる。記憶レジスタは、マイクロコントローラの通常の記憶レジスタとすることができる。記憶レジスタは、所望のパルス・デューティ係数にほぼ相当し、１動作サイクル中に、パルス幅変調回路において基準信号を生成するための設定を行う値を記憶するのに用いられる。本発明によれば、カウンタには、パルス幅変調回路のパルス・デューティ係数を設定するために、動作サイクル中に、記憶された第１の値が記憶レジスタから何回読み出されたかを示すサイクル数が設定される。記憶レジスタに記憶されている値は、動作サイクル中に変更可能であるので、カウンタに設定されたサイクル数が満了すれば動作サイクル中でも、パルス・デューティ係数を第２の値に設定することが可能である。動作サイクル中にパルス幅変調回路のパルス・デューティ係数を第１の値及び第２の値に設定することによって、パルス幅変調回路のパルス・デューティ係数を第１の値及び第２の値の間の平均値に重み付けをした値に設定することもでき、これによって所望のパルス・デューティ係数を得るか、又は、所望のパルス・デューティ係数に近づけることが可能である。
【００１２】
本発明によれば、特に、記憶レジスタから保存された第１の値を受取り、サイクル数の満了時に、サイクル数の満了後に動作サイクルの残りの中で設定される第２の値を生成させるために、第１の値をサイクル数の満了と共に変更する加算器を設けることができる。他の選択肢として、記憶レジスタに記憶されている第１の値を、サイクル数の満了後、他の方法により変更するか又は外部から与えることによって、サイクル数の満了と共に動作サイクルの残りの中で設定される第２の値を記憶するようにしてもよい。
【００１３】
本発明の実施の一形態では、記憶レジスタは８ビットであって、カウンタは３ビットである。当業者は、それが一例にすぎず、記憶レジスタの容量及びカウンタの容量はこれより多い場合も少ない場合もあり得ることを理解するであろう。
【００１４】
本発明は、スイッチ手段及びこれまでに述べた型のパルス幅変調回路を備えた電源装置をも対象とするものである。その場合、パルス幅変調回路は、所望のパルス・デューティ係数を有する制御信号をスイッチ手段に向けて送出する。
【００１５】
本発明はさらに、所望のパルス・デューティ係数を有するパルス制御幅信号を生成するパルス幅変調回路の制御方法を提供するものである。本発明によれば、所望のパルス・デューティ係数に少なくともほぼ対応し、かつ、１動作サイクル中に、パルス幅制御信号を生成するために全部でＡ回発生させられる第１の値及び第２の値が定義される。ここで、Ａは、予め与えられる整数である。本発明に係る方法においては、動作サイクル中に発生させられた第１の値及び第２の値の平均値に応じたパルス・デューティ係数を設定するために、動作サイクル中に第１の値と第２の値とが何回読み出されるかを決定するサイクル数Ｙが設定される。本発明では特に、第１の値をＹ回、第２の値を（Ａ−Ｙ）回とすることによって、重み付けされた平均値が達成される。本発明の好適な実施の形態においては、第１の値は整数Ｘであって、第２の値は整数Ｘ＋１である。ここで、第１の値は記憶レジスタに記憶すればよく、第２の値は第１の値に１を加えることによって生成される。
【００１６】
従来の技術では、パルス幅変調回路の設定は、整数ステップでのみ行うことができるのに対して、本発明に係るパルス幅変調回路の設定は、これよりはるかに精密に設定可能である。
【００１７】
特に、Ａが動作サイクルにおけるサイクル数であり、かつ、Ｙがカウンタに設定されるサイクル数であり、かつ、Ｘが第１の値、そしてＸ＋１が第２の値であるとすれば、本発明に係るパルス幅変調回路のパルス幅信号の平均値に関して、パルス幅変調回路を次のステップ幅：  
［Ｙ＊Ｘ＋（Ａ−Ｙ）＊（Ｘ＋１）］／Ａ＝Ｘ＋１−Ｙ／Ａ  
で設定することができることになる。パルス幅変調回路の分解能は、例えば、８＋３＝１１ビットである。
【００１８】
本発明は、特に、コンピュータプログラムの形でソフトウェアとして実施することができる。
【発明の効果】
【００１９】
本発明によれば、パルス幅変調器の分解能を向上させ、特に高い分解能によってより精密に設定可能な基準信号を生成することができる。
【発明を実施するための最良の形態】
【００２０】
次に、図面に示す好ましい実施の形態を参照して、本発明についてさらに詳細に説明する。
【００２１】
既に述べたように、図１に示されている電源装置は、本発明に係るパルス幅変調器の多くの用途の一つにすぎないものである。
【００２２】
本発明に係るパルス幅変調器の制御方法について、図２を参照して詳細に説明する。
【００２３】
図２は、本発明に係る制御方法を示すフローチャートであって、それはコンピュータプログラムに組み込むことができる。図には、記憶レジスタに記憶されている値がＸで示されており、Ｚはカウンタの現在のカウント値を示している。また、Ｙは１動作サイクル中に値Ｘが利用されるサイクル数であって、予め与えられる。図２のフローは、１動作サイクル中にＡ回呼び出される割込みサブルーチンの形で示されている。
【００２４】
本方法は、開始と表示されたブロック４０から開始する。ブロック４０は、割込みサブルーチンの開始を示すブロックである。ブロック４２では、先ず、記憶レジスタに記憶されている値Ｘが可能最大値Ｘmaxであるか否かが判断される。答えが「ＹＥＳ」であるときは、本方法のプロセスは直ちに終了し、終了ブロック５４において割込みサブルーチンから脱出する。その場合、パルス幅変調器の制御信号又は基準信号は、既に可能最大値に達している。
【００２５】
記憶レジスタに記憶されている値Ｘが可能最大値でない場合、例えば、ＯｘＦＦでしかない場合、本方法のプロセスはブロック４４に移行し、カウンタの現在のカウント値Ｚが予め与えられたサイクルＹに達しているかどうかがチェックされる。答えが「ＮＯ」であるときは、パルス幅変調器は記憶レジスタに記憶されている値Ｘによって制御されることになり、答えが「ＹＥＳ」であるときは、パルス幅変調器は記憶レジスタに記憶されている値Ｘに１を加えた値Ｘ＋１によって制御されることになる。このことは、ブロック４６及び４８によって示されている。図２に示されているルーチンが動作サイクル中にＡ回繰り返され、しかも記憶レジスタに記憶されている値Ｘが最大値と等しくないとすれば、パルス幅変調器は、カウンタのカウント値が０からＹ−１までである間は、値Ｘによって制御され、カウンタのカウント値がＹからＡまでであるときは、値Ｘ＋１によって制御される。かくして、パルス幅変調器のパルス・デューティ係数は、値Ｘと値Ｘ＋１との間の重み付けされた平均値から得られる。
【００２６】
ブロック４６及び４８においてパルス幅変調器の制御値が決定された後、カウンタは、ブロック５０に示されているように増分される。起こり得るオーバーフローを解消するために、カウンタはブロック５２において、カウンタの適当なビット、例えば低位の３ビットのみが用いられるようにマスキングされる。このために、カウンタのカウント値を、例えばｂ０００００１１１ＡＮＤとリンクするようにしてもよい。
【００２７】
この後、プログラムは、ブロック５４を介して割込みサブルーチンから脱出する。
【００２８】
本発明に係る方法をコンピュータプログラムにより実現することは、本発明の典型的な説明としてのみ理解されるべきものである。本発明では、これまでに説明されたプロセスが１動作サイクル中にＡ回繰返されることが想定されている。それは、パルス幅変調器のパルス・デューティ係数を次式：  
［Ｙ＊Ｘ＋(Ａ−Ｙ)＊(Ｘ＋１)］／Ａ・Ｘｍａｘ＝［Ｘ＋１−Ｙ／Ａ］÷Ｘｍａｘ 
に従って設定するためである。ここで、Ｘｍａｘは記憶レジスタの記憶値Ｘの可能最大値である。但し、８ビットのレジスタ幅の場合、Ｘｍａｘ＝２８＝２５６である。
【００２９】
本発明に係る方法では、パルス幅変調器の分解能を、レジスタ容量を変更することなく大幅に改善することができる。パルス幅変調器の出力信号は、高分解能をもたらすように設定される必要がある基準信号が求められるところであれば、どこにでも用いることができる。
【００３０】
この明細書、図面及び特許請求の範囲に開示された特徴は、単独であろうと任意の組合せであろうと、本発明の実現のために種々の形で実施することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明に係るパルス幅変調回路が適用される、従来の技術による電源装置のブロック図である。
【図２】本発明に係るパルス幅変調回路の制御方法を示すフローチャートである。
【符号の説明】
【００３２】
１０，１２，１４，１６  ダイオード
１８  リアクトル
２０  電子スイッチ
２２  ダイオード
２４  電源コンデンサ
２６  負荷抵抗
２８，３０  分圧抵抗
３２  演算増幅器
３４  パルス幅変調部
３６  入力増幅段
４０，４２，４４，４６，４８，５０，５２，５４  ブロック
【図１】
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【図２】
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