(57)【要約】      （修正有）【課題】シリコン膜領域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題が生じることなく、且つエッチング処理によるゲート酸化膜へのダメージを防止して、ゲート電極を形成する製造方法の提供。【解決手段】ＳＯＩ基板１０を用意し、ＳＯＩ膜１６上に第１絶縁膜１８を成膜し開口パターン２２を設け、ＳＯＩ膜１６の一部を露出する。開口パターン２２内壁に、エッチング選択比が第１絶縁膜とは異なる第２絶縁膜のサイドウォール２４を成膜し、露出しているＳＯＩ膜１６表面に酸化、及び酸化膜除去することでＳＯＩ膜１６を薄膜化する。そして、開口パターン２２内にゲート酸化膜２８を形成して、当該ゲート酸化膜２８上に開口パターン２２を埋め込むポリシリコン膜３２を形成した後、第１絶縁膜１８を開口パターン２２内壁に形成された第２絶縁膜を残しつつ除去し、ゲート酸化膜２８上にサイドウォール２４が設けられたゲート電極３４を形成する。【選択図】    図１
2004207414.tif 000002
【特許請求の範囲】
【請求項１】
埋め込み酸化膜を介してシリコン膜が積層された半導体基板を有する半導体装置の製造方法であって、
前記シリコン膜上に第１絶縁膜を成膜する工程と、
前記第１絶縁膜に開口を設け、前記シリコン膜の一部を露出する工程と、
前記開口内壁に、エッチング選択比が前記第１絶縁膜とは異なる第２絶縁膜を成膜する工程と、
前記第２絶縁膜が内壁に形成された前記開口から露出している前記シリコン膜表面に酸化処理を施し、前記シリコン膜を薄膜化する工程と、
前記開口を埋め込むように導電膜を形成する工程と、
前記第１絶縁膜を除去し、前記導電膜と前記導電膜の側壁に形成された前記第２絶縁膜とを有するゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜が、前記第２絶縁膜よりもエッチング速度が速いエッチング選択比を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１絶縁膜が、シリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記第２絶縁膜が、シリコン窒化膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記シリコン膜を薄膜化する工程は、前記開口から露出している前記シリコン膜表面に施された前記酸化処理により形成されたシリコン酸化膜を除去することにより行なわれることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
更に、前記ゲート電極をマスクとして、前記シリコン膜に不純物注入を行ない、前記シリコン膜に拡散層を形成することで、前記シリコン膜表面にＭＯＳＦＥＴを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記ＭＯＳＦＥＴは、完全空乏型であることを特徴とする半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
前記シリコン膜を薄膜化する工程により、前記ゲート電極が形成される領域の前記シリコン膜の膜厚が、前記拡散層が形成される領域の前記シリコン膜の膜厚よりも薄くなることを特徴とする半導体装置の製造方法。
【請求項９】
埋め込み酸化膜を介してシリコン膜が積層された半導体基板を有する半導体装置の製造方法であって、
前記シリコン膜上に第１絶縁膜を成膜する工程と、
前記第１絶縁膜に開口を設け、前記シリコン膜の一部を露出する工程と、
前記開口内壁に、エッチング選択比が前記第１絶縁膜とは異なる第２絶縁膜を成膜する工程と、
前記第２絶縁膜が内壁に形成された前記開口から露出している前記シリコン膜表面に酸化処理を施し、前記シリコン膜を薄膜化する工程と、
前記酸化処理により前記開口内に形成されたシリコン酸化膜を除去する工程と、
前記開口内に形成されたシリコン酸化膜を除去した後、前記開口より露出したシリコン膜上に第３絶縁膜を形成する工程と、
前記開口内の前記第３絶縁膜上に、前記開口を埋め込むように導電膜を形成する工程と、
前記開口内壁に形成された前記第２絶縁膜と前記開口内に形成された前記第３絶縁膜と前記導電膜とを残して前記第１絶縁膜を除去して、前記第３絶縁膜上に前記導電膜と前記導電膜の側壁に形成された前記第２絶縁膜とを有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記シリコン膜に不純物注入を行ない、前記シリコン膜に拡散層を形成することで、前記シリコン膜表面にＭＯＳＦＥＴを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
前記第１絶縁膜が、前記第２絶縁膜よりもエッチング速度が速いエッチング選択比を有することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９に記載の半導体装置の製造方法において、
前記第１絶縁膜が、シリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９に記載の半導体装置の製造方法において、
前記第２絶縁膜が、シリコン窒化膜であることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項９に記載の半導体装置の製造方法において、
前記ＭＯＳＦＥＴは、完全空乏型であることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項９に記載の半導体装置の製造方法において、
前記第３絶縁膜を形成する工程は、熱酸化法により行なわれることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項９に記載の半導体装置の製造方法において、
前記シリコン膜を薄膜化する工程により、前記ゲート電極が形成される領域の前記シリコン膜の膜厚が、前記拡散層が形成される領域の前記シリコン膜の膜厚よりも薄くなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
移動型通信機器の登場に伴い、半導体装置の開発に対する要求は、これまでの微細化に加え、近年、消費電力化が大きな課題となっている。このような背景から、デープサブミクロン以降の高駆動能力有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）素子を、酸化膜（埋め込み酸化膜）で完全分離されてシリコン膜（ＳＯＩ膜）が積層されているシリコン基板上に形成する、ＳＯＩ技術が注目されている。ＳＯＩ素子の優位性は、接合容量が小さいことに加えて、低ゲート電圧でのドレイン電流値の立ち上がりに優れていること、即ちＳ値が理想値に近くなることであるが、この特性を得るためにはＳＯＩ膜の薄膜化による完全空乏化が要求される。また、ゲート長の縮小に伴う短チャネル効果の抑制の観点からも、ＳＯＩ膜の薄膜化が有利である。しかし、ＳＯＩ膜の薄膜化は、同時に拡散層部分の高抵抗化及びコンタクト形成時の埋め込み酸化膜の突き抜けに対するマージンの縮小など、工程の不安定性につながる。そのため、ＳＯＩ膜の膜厚は、ゲート下チャネル部分のみは薄く、拡散層部分は熱く、各々設定することがよい。
【０００３】
このような要求に対して、例えば、特開平２００１−２５７３５７には、ＳＯＩ膜におけるゲート下チャネル部分のみ薄くした半導体装置及びその製造方法が開示されている。ここで、このような半導体装置の製造方法の一例を図面を用いて説明する。
【０００４】
従来の半導体装置の製造方法では、まず、図２（ａ）に示すように、Ｂｏｘ酸化膜１１４（埋め込み酸化膜）を介して、例えば厚さ１００ｎｍのＳＯＩ膜１１６（シリコン膜）が積層された半導体基板１１２（以下、ＳＯＩ基板１００という）を用意し、このＳＯＩ膜１１６上に、例えば１０ｎｍの熱酸化膜１１８を成膜し、さらに熱酸化膜１１８上にＣＶＤ法により例えば３０ｎｍの窒化膜１２０を成膜する。ＳＯＩ膜１１６におけるチャネル領域となる部分が露出するように、ホトリソグラフィー処理・エッチング処理により、熱酸化膜１１８及び窒化膜１２０を除去して、開口パターン１２２を形成する。
【０００５】
次に、図２（ｂ）に示すように、熱酸化膜１１８及び窒化膜１２０をマスクとしてＳＯＩ膜１１６の露出部分を、熱酸化処理を施し、例えば１００ｎｍ相当の熱酸化膜１２６を形成すると共に、ＳＯＩ膜１１６のチャネル領域を薄膜化する。
【０００６】
次に、図２（ｃ）に示すように、例えば熱リン酸、１％フッ酸を用いたウエットエッチング処理をそれぞれ２０分、１８分間施し、熱酸化膜１１８、１２６及び窒化膜１２０を除去する。これにより、ＳＯＩ膜１１６は、チャネル領域とそれ以外の領域（拡散層：ソース・ドレイン領域）とで、例えば５０ｎｍと９５ｎｍといった具合に膜厚の異なるものとなる。
【０００７】
次に、図２（ｄ）に示すように、熱酸化処理を施し、例えば１０ｎｍのゲート酸化膜（ゲート絶縁膜）１２８を形成する。ＳＯＩ膜１１６とゲート酸化膜１２８との界面に、イオン注入法により、チャネルイオン、例えばＢイオンを注入し、チャネル領域１３０を形成する。そして、ゲート酸化膜１２８上に例えばＣＶＤ法により、全面にポリシリコンを堆積し、ポリシリコン膜を例えば２００ｎｍ成膜した後、ホトリソグラフィー処理・エッチング処理を施し、ゲート電極１３４を形成する。
【０００８】
その後、ゲート電極１３４周囲のＳＯＩ膜１１６に、例えば、注入角度３０°、５０ＫｅＶ、５×１０15ｉｏｎｓ／ｃｍ2の条件で砒素をイオン注入した後、例えば１０００℃の活性化アニール処理を施して、拡散層としてソース領域１３６およびドレイン領域１３８を自己整合的に形成する。次いで、ゲート電極１３４、ソース領域１３６、ドレイン領域１３８の表面に、例えばＴｉなどをスパッタしてサリサイド化処理を施し、ゲートシリサイド領域１３４ａ、ソースシリサイド領域１３６ａ、ドレインシリサイド領域１３８ａを形成する。
【０００９】
このようして、ＳＯＩ基板１００に半導体素子としてＦＤ（完全空乏）型ＭＯＳＦＥＴ（Ｐｏｗｅｒ  Ｍｅｔａｌ  Ｏｘｉｄｅ  ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が形成される。
【００１０】
【特許文献１】
特開平２００１−２５７３５７
【００１１】
【発明が解決しようとする課題】
しかしながら、上述のような半導体装置の製造方法では、先にチャネル領域１３０となる部分のＳＯＩ膜１１６を薄膜化させた後、マスクである熱酸化膜１１８及び窒化膜１２０を除去して、ゲート電極１３４を形成しているが、このとき、チャネル領域１３０のＳＯＩ膜１１６と、ゲート電極１３４との加工精度は、ホトリソグラフィー露光機の合わせ精度によって決められる。
【００１２】
従って、ゲート電極１３４の下方に位置するＳＯＩ膜１１６を確実に薄膜化するためには、ＳＯＩ膜１１６の薄膜領域を、予め所望のチャネル領域１３０に露光機の合わせ精度の２倍を加算した寸法に設定しておく必要が生じる。例えば、ゲート幅０．５μｍのトランジスタを形成しようとするとき、使用する露光機の合わせ精度が０．２μｍであれば、ＳＯＩ膜１１６の薄膜領域は０．９μｍにしておかなければならないことになる。
【００１３】
この結果、チャネル領域１３０以外のＳＯＩ膜１１６領域も過剰に薄膜化されてしまい、拡散層（ソース・ドレイン領域）の抵抗上昇、電流パスの集中による抵抗上昇、シリコンとシリサイドとの間の接触面積不足による抵抗上昇、シリサイド化の際にシリコンの欠乏による欠陥の発生、などの問題が生じる。また、マスクである熱酸化膜１１８及び窒化膜１２０を除去した後、再び、ホトリソグラフィー処理・エッチング処理を経て、ゲート電極１３４を形成しているため、ゲート電極の位置ズレが生じる場合が多い。
【００１４】
一方、特開平２００１−２５７３５７に開示されている半導体装置の製造方法では、ＳＯＩ膜上に形成された絶縁膜に開口部を設け、この開口部から露出するＳＯＩ膜面を酸化処理して自己整合的に薄膜化を施し、さらにこの開口部内にポリシリコンを埋め込むように成膜して自己整合的にゲート電極を形成しており、上述のようなチャネル領域以外のＳＯＩ膜領域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題が生じることなくゲート電極を形成している。
【００１５】
しかしながら、この提案では、絶縁膜に設けた開口部にポリシリコンを埋め込むようにして成膜してゲート電極を形成した後、絶縁膜を除去しているため、エッチング処理によるゲート酸化膜へのダメージが生じ、電気的特性が劣化してしまうといった問題が生じる。
【００１６】
従って、本発明は、前記従来における諸問題を解決し、以下の目的を達成することを課題とする。即ち、本発明の目的は、少ない工程数で、シリコン膜領域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題が生じることなく、且つエッチング処理によるゲート絶縁膜（ゲート酸化膜）へのダメージを防止して、ゲート電極を形成することが可能な半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
上記課題は、以下の手段により解決される。
即ち、本発明の半導体装置の製造方法は、埋め込み酸化膜を介してシリコン膜が積層された半導体基板を有する半導体装置の製造方法であって、
前記シリコン膜上に第１絶縁膜を成膜する工程と、
前記第１絶縁膜に開口を設け、前記シリコン膜の一部を露出する工程と、
前記開口内壁に、エッチング選択比が前記第１絶縁膜とは異なる第２絶縁膜を成膜する工程と、
前記開口から露出している前記シリコン膜表面に酸化処理を施し、前記シリコン膜を薄膜化する工程と、
前記開口を埋め込むように導電膜を形成する工程と、
前記第１絶縁膜を、前記開口内壁に形成された第２絶縁膜を残して除去して、ゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法である。
【００１８】
また、本発明の半導体装置の製造方法は、埋め込み酸化膜を介してシリコン膜が積層された半導体基板を有する半導体装置の製造方法であって、
前記シリコン膜上に第１絶縁膜を成膜する工程と、
前記第１絶縁膜に開口を設け、前記シリコン膜の一部を露出する工程と、
前記開口内壁に、エッチング選択比が前記第１絶縁膜とは異なる第２絶縁膜を成膜する工程と、
前記第２絶縁膜が内壁に形成された前記開口から露出している前記シリコン膜表面に酸化処理を施し、前記シリコン膜を薄膜化する工程と、
前記酸化処理により前記開口内に形成されたシリコン酸化膜を除去する工程と、
前記開口内に形成されたシリコン酸化膜を除去した後、前記開口より露出したシリコン膜上に第３絶縁膜を形成する工程と、
前記開口内の前記第３絶縁膜上に、前記開口を埋め込むように導電膜を形成する工程と、
前記開口内壁に形成された前記第２絶縁膜と前記開口内に形成された前記第３絶縁膜と前記導電膜とを残して前記第１絶縁膜を除去して、前記第３絶縁膜上に前記導電膜と前記導電膜の側壁に形成された前記第２絶縁膜とを有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記シリコン膜に不純物注入を行ない、前記シリコン膜に拡散層を形成することで、前記シリコン膜表面にＭＯＳＦＥＴを形成する工程と、
を有することを特徴とする半導体装置の製造方法である。
【００１９】
本発明の半導体装置の製造方法では、埋め込み酸化膜を介してシリコン膜が積層された半導体基板に半導体素子を形成する方法であり、このシリコン膜上に形成された第１絶縁膜の開口内壁にエッチング選択比が第１絶縁膜とは異なる第２絶縁膜を成膜した後、開口から露出しているシリコン膜表面に酸化処理を施して、この領域のみのシリコン膜を薄膜化する。そして、この開口内にゲート電極となる導電膜を埋め込むように成膜することで、シリコン膜におけるチャネル領域以外の領域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題が生じることなくゲート電極が形成される。
【００２０】
さらに、第１絶縁膜の開口内に導電膜を埋め込むように成膜した後、エッチング選択比の違いによって、第２絶縁膜を残存させつつ第１絶縁膜を除去する。これにより、側壁に第２絶縁膜が設けられた導電膜、所謂、サイドウォールが設けられたゲート電極が形成される。このため、一工程で、ゲート電極を形成すると共に、その側壁のサイドウォールをも形成するができ、工程数が削減されることとなり低コスト化が可能となる。また、導電膜及び第３絶縁膜は第２絶縁膜に保護されつつ、第１絶縁膜を除去するため、エッチング処理の際にゲート酸化膜（第３絶縁膜）がダメージを受けず、電気特性の劣化を防止しつつ、ゲート電極が形成される。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。なお、実質的に同様の機能を有するものには、全図面通して同じ符号を付して説明し、場合によってはその説明を省略することがある。
【００２２】
図１は、本発明の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【００２３】
本実施形態では、まず、図１（ａ）に示すように、Ｂｏｘ酸化膜１４（埋め込み酸化膜）を介して、例えば厚さ２５０ｎｍのＳＯＩ膜１６（シリコン膜）が積層された半導体基板１２（以下、ＳＯＩ基板１０という）を用意し、このＳＯＩ膜１６上に、例えば３００ｎｍの熱酸化膜１８（第１絶縁膜）を成膜し、さらにＣＶＤ法により、熱酸化膜１８上に熱酸化膜１８よりも薄い厚さ、例えば１０ｎｍの窒化膜２０を成膜する。ＳＯＩ膜１６におけるチャネル領域となる部分が露出するように、ホトリソグラフィー処理・エッチング処理により、熱酸化膜１８及び窒化膜２０を除去して、開口パターン２２を形成する。
【００２４】
そして、再度、窒化膜を全面に形成し、全面に形成した窒化膜を異方性エッチングによりエッチングを行い、開口パターン２２内壁に、窒化膜からなるサイドウォール２４（第２絶縁膜）を形成する。
【００２５】
次に、図１（ｂ）に示すように、熱酸化膜１８及び窒化膜２０をマスクとしてＳＯＩ膜１６の露出部分を、熱酸化処理を施し、例えば１００ｎｍ相当の熱酸化膜（シリコン酸化膜）２６を形成すると共に、ＳＯＩ膜１６のチャネル領域を薄膜化する。これにより、ＳＯＩ膜１６は、チャネル領域（ゲート電極が形成される領域）とそれ以外の領域（拡散層：ソース・ドレイン領域）とで、例えば５０ｎｍと１００ｎｍといった具合に膜厚の異なるもの、即ち、チャネル領域の膜厚がそれ以外の領域の膜厚よりも薄くなる。このＳＯＩ膜１６のチャネル領域を薄膜化することで、短チャネル効果が抑制される。
【００２６】
次に、図１（ｃ）に示すように、例えば１％フッ酸を用いたウエットエッチング処理を１８分間施し、熱酸化膜２６を除去して、再び、ＳＯＩ膜１６を露出させ、このＳＯＩ膜１６の露出箇所に、熱酸化処理を施し、例えば１０ｎｍのゲート酸化膜（ゲート絶縁膜：第３絶縁膜）２８を形成する。ＳＯＩ膜１６とゲート酸化膜２８との界面に、イオン注入法により、チャネルイオン、例えばＢイオンを注入し、チャネル領域３０を形成する。そして、例えばＣＶＤ法により、開口パターン２２に埋め込むように、全面にポリシリコンを堆積し、ポリシリコン膜３２を例えば４００ｎｍ成膜する。
【００２７】
次に、図１（ｄ）に示すように、例えば、エッチバック法やＣＭＰ（化学的機械的研磨）法などにより、平滑化すると共に、窒化膜２０上の不要なポリシリコン膜３２を除去して、開口パターン２２内にポリシリコンからなるゲート電極３４が自己整合的に形成されることとなる。ここで、窒化膜２０は、例えば厚さが１０ｎｍと薄膜なので、当該窒化膜２０上の不要なポリシリコン膜３２と共に除去される。
【００２８】
次に、図１（ｅ）に示すように、例えば５％フッ酸を用いたウエットエッチング処理を約１０分間施し、熱酸化膜１８を除去する。このとき、熱酸化膜１８（ＳｉＯ2）と窒化膜（ＳｉＮ）からなるサイドウォール２４は、互いに異なるエッチング選択比を有するため、具体的にＳｉＯ2の方がＳｉＮよりも速いエッチング選択比を有するため、窒化膜（ＳｉＮ）からなるサイドウォール２４を残存させつつ、熱酸化膜１８が除去されることとなり、側壁にサイドウォール２４が設けられたゲート電極３４が形成される。
【００２９】
その後、図１（ｆ）に示すように、ゲート電極３４周囲のＳＯＩ膜１６に、ゲート電極３４をマスクとして、例えば、注入角度３０°、５０ＫｅＶ、５×１０15ｉｏｎｓ／ｃｍ2の条件で砒素をイオン注入（不純物注入）した後、例えば１０００℃の活性化アニール処理を施して、拡散層としてソース領域３６およびドレイン領域３８を自己整合的に形成する。次いで、ゲート電極３４、ソース領域３６、ドレイン領域３８の表面に、例えばＴｉなどをスパッタしてサリサイド化処理を施し、ゲートシリサイド領域３４ａ、ソースシリサイド領域３６ａ、ドレインシリサイド領域３８ａをそれぞれ形成する。
【００３０】
このようして、ＳＯＩ基板１０に半導体素子としてＦＤ型ＭＯＳＦＥＴが形成される。
【００３１】
このように、本実施形態では、熱酸化膜１８の開口パターン２２により露出されたＳＯＩ膜１６に熱酸化処理を施して自己整合的に薄膜化させると共に、この開口パターン２２内にポリシリコンを埋め込むように堆積させて自己整合的にゲート電極３４形成しているため、ホトリソグラフ露光機の合わせ精度による制約を考慮しなくてもよく、ＳＯＩ膜１６におけるチャネル領域３０以外の領域の過剰な薄膜化やゲート電極３４の位置ズレが生じることがない。
【００３２】
本実施形態では、熱酸化膜１８の開口パターン２２内壁にサイドウォール２４を形成して、開口パターン２２内にゲート電極３４を形成した後、エッチング選択比の違いによって、サイドウォール２４を残存させつつ熱酸化膜１８を除去し、一工程でゲート電極３４とその側壁のサイドウォール２４を形成している。このため、従来、別途、必要であったサイドウォール２４形成工程を削減することができ、低コスト化が実現される。
【００３３】
また、熱酸化膜１８を除去する際、サイドウォール２４がゲート電極３４及びゲート酸化膜２８を保護する役割も担っており、ゲート酸化膜２８は、エッチング処理によるダメージを受けず、電気特性の劣化が防止される。
【００３４】
本実施形態では、熱酸化膜１８の開口パターン２２内壁に形成するサイドウォール２４として、耐酸化性が高い窒化膜を用いているため、ＳＯＩ膜１６の薄膜化やゲート酸化膜２８形成における熱酸化処理を施す際に、ＳＯＩ膜１６露出箇所の横方向の酸化を抑制させ、下方へ酸化が促進されることとなり、より効果的にチャネル領域以外のＳＯＩ膜領域の過剰な薄膜化が防止される。また、これにより、酸化よる寸法変換差が小さくなるため、ほぼ開口パターン２２とほぼ同等の寸法で酸化膜を形成することが可能であり、ゲート電極３４が微細パターンでも寸法精度良く形成され、素子全体の微細化も可能となる。
【００３５】
本実施例では、各酸化処理のマスクとして熱酸化膜１８上にさらに耐酸化性が強い窒化膜２０を形成しているため、開口パターン２２によるＳＯＩ膜１６の露出箇所以外の領域の酸化を、より確実に防止している。
【００３６】
なお、上記何れの実施の形態に係る本発明の半導体装置の製造方法においても、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能であることは、言うまでもない。
【００３７】
【発明の効果】
以上述べてきたように、本発明よれば、少ない工程数で、シリコン膜領域の過剰な薄膜化やゲート電極の位置ズレに伴う諸問題が生じることなく、且つエッチング処理によるゲート酸化膜へのダメージを防止して、ゲート電極を形成することが可能な半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造方法を説明するための工程図である。
【図２】従来の半導体装置の製造方法を説明するための工程図である。
【符号の説明】
１０  ＳＯＩ基板
１２  半導体基板
１４  ＢＯＸ酸化膜（埋め込み酸化膜）
１６  ＳＯＩ膜（シリコン膜）
１８  熱酸化膜（第１絶縁膜）
２０  窒化膜
２２  開口パターン
２４  サイドウォール（第２絶縁膜）
２６  熱酸化膜
２８  ゲート酸化膜（第３絶縁膜）
３０  チャネル領域
３２  ポリシリコン膜
３４  ゲート電極
３４ａ      ゲートシリサイド領域
３６  ソース領域
３６ａ      ソースシリサイド領域
３８  ドレイン領域
３８ａ      ドレインシリサイド領域
【図１】
2004207414.tif 000003
【図２】
2004207414.tif 000004