(57)【要約】【課題】順方向抵抗及び逆方向漏れ電流が小さく、実効効率が高い高性能なダイヤモンド電子素子を提供する。【解決手段】ドーパント濃度が１×１０１７ｃｍ−３以上のｎ型半導体基板１上に、ドーパントをドープせずにアンドープダイヤモンド層２を形成し、アンドープダイヤモンド層２の上にホウ素を１×１０１９ｃｍ−３以上ドープして低抵抗のｎ型半導体にした高濃度ドープダイヤモンド層３を形成し、更に、高濃度ドープダイヤモンド層３の上には電極４を形成してダイヤモンド電子素子とする。【選択図】    図１
2004207272.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体基板と、前記基板上に前記基板に接して形成されたアンドープの第１のダイヤモンド層と、前記第１のダイヤモンド層上に形成されドーパント濃度が１×１０１９ｃｍ−３以上である第２のダイヤモンド層と、を有することを特徴とするダイヤモンド電子素子。
【請求項２】
前記基板は、ドーパント濃度が１×１０１７ｃｍ−３以上のｎ型シリコン又はｎ型シリコンカーバイドであることを特徴とする請求項１に記載のダイヤモンド電子素子。
【請求項３】
前記第１のダイヤモンド層の厚さが１０乃至５００ｎｍであることを特徴とする請求項１又は２に記載のダイヤモンド電子素子。
【請求項４】
前記第２のダイヤモンド層のドーパントがホウ素であることを特徴とする請求項１乃至３のいずれか１項に記載のダイヤモンド電子素子。
【請求項５】
前記第１のダイヤモンド層と、前記第２のダイヤモンド層との間に、ドーパント濃度が１×１０１８ｃｍ−３以下の第３のダイヤモンド層を有することを特徴とする請求項１乃至４のいずれか１項に記載のダイヤモンド電子素子。
【請求項６】
前記第３のダイヤモンド層の厚さが０．１乃至１．５μｍであることを特徴とする請求項５に記載のダイヤモンド電子素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、整流及び発光ダイオード、光センサ又は発電素子等の各種電子デバイスに使用可能なダイヤモンド電子素子に関する。
【０００２】
【従来の技術】
ダイヤモンドは物質中で最も硬く、耐熱性に優れ、バンドギャップが５．４７ｅＶと大きく、通常は絶縁体であるがドーパントをドープすることにより半導体化することができる。また、絶縁破壊電圧及び飽和ドリフト速度が大きく、誘電率が小さい等電気的特性にも優れている。更に、室温付近においては物質中で最も高い熱伝導性を示し、熱放散性も高い。このような特徴により、ダイヤモンドは、工具及び耐摩耗コーティング以外にも、高温、高周波又は高電界用の電子デバイス及びセンサ材料として期待されている。特に、ダイオード型の電子素子は、高耐圧又は高温動作の整流ダイオード（例えば、特許文献１及び非特許文献１参照）、紫外線又は可視光発光ダイオード（例えば、特許文献２参照）、紫外線等の光センサ、強力な紫外線にも耐えうる太陽電池等の光起電力素子、放射線センサ等への応用が期待されている。更に、ダイヤモンドは、酸及びアルカリに浸食されず、化学的に極めて安定であり、ホウ素をドーピングすることにより導電性が付与することができるため、化学反応用の電極としても有望とされている（例えば、特許文献３参照）。
【０００３】
ダイヤモンド膜を合成する方法としては、マイクロ波ＣＶＤ（Chemical VaporDeposition：化学気相蒸着）法（例えば、特許文献４、５及び非特許文献２参照）、高周波プラズマＣＶＤ法、熱フィラメントＣＶＤ法、直流プラズマＣＶＤ法、プラズマジェット法、燃焼法及び熱ＣＶＤ法等の気相合成法が知られている。
【０００４】
また、ダイヤモンドは、ホウ素をドープすることによりｐ型半導体になり、リン等をドープすることによりｎ型半導体になる。しかしながら、現時点で報告されているｎ型半導体ダイヤモンドの抵抗率は、最も低いものでも１０×１０５Ω・ｃｍ程度であるため、ｎ型半導体ダイヤモンドはｐｎ接合ダイオード等には不向きであるとされている。一方、ｐ型半導体ダイヤモンドは、アルミニウム等の金属と組み合わせることにより、ショットキー接合ダイオードを作製することができる（例えば、非特許文献３参照）。前記ショットキー接合ダイオードにおいて、オン抵抗を小さくし、ジュール損を少なくするためには、ｐ型半導体ダイヤモンドの抵抗を低くしなければならない。ｐ型半導体ダイヤモンドは、ホウ素等のアクセプタを高濃度にドープすることにより抵抗を低くすることができるが、ドーパント濃度が高くなると逆バイアス時に空乏層が薄くなるため、漏れ電流が増加し、整流比が小さくなるという問題がある。
【０００５】
そこで、ｎ型半導体ダイヤモンドを使用せず、金属電極／アンドープダイヤモンド／ｐ型半導体ダイヤモンド積層構造とした整流ダイオード及び発光ダイオードが提案されている（例えば、非特許文献１参照）。非特許文献１においては、金属電極層とｐ型半導体ダイヤモンド層との間に設けられているドーパントがドープされていないアンドープダイヤモンド層が空乏層と同様の働きをするため、ｐ型半導体ダイヤモンドに高濃度のアクセプタをドープしても漏れ電流が増加するのを抑えることができ、１×１０６乃至１×１０７の整流比を得ることができる。
【０００６】
また、ダイヤモンド以外の材料からなるｎ型半導体との接合、所謂ヘテロｐｎ接合ダイオードも検討されている。例えば、ｎ型の水素化アモルファスシリコンとの接合素子（例えば、非特許文献４参照）又はｐ型高配向性ダイヤモンドとシリコンカーバイド又はシリコン薄膜との接合ダイオード（例えば、特許文献６参照）が提案されている。
【０００７】
【特許文献１】
特開平０４−３１２９８２号公報  （第２−７頁、第２図）
【特許文献２】
特開平０３−２２２３７６号公報  （第１−４頁、第１図）
【特許文献３】
特開平０９−１３１８８号公報  （第２−５頁、第１図）
【特許文献４】
特公昭５９−２７７５４号公報  （第１−３頁、第１−２図）
【特許文献５】
特公昭６１−３３２０号公報  （第１−３頁、第１図）
【特許文献６】
特開平０７−９４５２７号公報  （第２−４頁、第２図）
【非特許文献１】
K. Miyata、他２名，「Metal-intrinsic semiconductor-semiconductor structures using polycrystalline diamond films」，”Applied Physics Letters”，（米国），１９９２年１月２７日，第６０巻，第４号，ｐ．４８０−４８２
【非特許文献２】
T. Tachibana、他２名，「Azimuthal rotation of diamond crystalsepitaxially nucleated on silicon {001}」，”Applied Physics Letters”，（米国），１９９２年１月２７日，第６０巻，第４号，ｐ．４８０−４８２
【非特許文献３】
大槻  徴，「ダイヤモンド半導体におけるショットキー電極の現状と問題点」，”まてりあ”，１９９４年，第３３巻，第６号，ｐ．７４４−７４９
【非特許文献４】
H. Kiyota、他６名，「Polycrystalline Diamond/Hydrogenated Amorphous Silicon P-N Heterojunction」，”Japanese Applied Physics”，１９９２年，第３１巻，Ｐａｒｔ２，第４Ａ号，ｐ．Ｌ３８８−Ｌ３９１
【０００８】
【発明が解決しようとする課題】
非特許文献１で提案された金属電極／アンドープダイヤモンド／ｐ型半導体ダイヤモンド積層構造は、アンドープダイヤモンド層により擬似的に空乏層を形成し、整流性を得るものである。しかしながら、例えば、紫外線等の高いエネルギーを有する光又は粒子を検知するダイオードセンサの場合、光照射により発生したキャリアを電極で補集するため、空乏層に発生した電位（拡散電位）を利用するが、拡散電位は電極直下でしか発生しないため、非特許文献１の構造を有する電子素子においても、電極直下以外の部分においては効率的にキャリアが捕獲できず、大きな出力を得ることができない。そこで、出力向上のために電極の面積を大きくすると、電極がダイヤモンド表面を覆う面積が増加し、ダイヤモンドへの実効照射面積が減少することになり、良好な特性は得られない。
【０００９】
また、非特許文献４で提案されたヘテロ接合ダイオードの場合、ショットキー接合ダイオードと同様に、オン抵抗を小さくしてジュール損を少なくするにはｐ型半導体ダイヤモンドの低抵抗化が必要である。上述したように、ｐ型ダイヤモンドは、アクセプタを高濃度にドープすることにより低抵抗化することはできるが、それにより、逆バイアス時に空乏層が薄くなるため、漏れ電流が増加し、整流比が小さくなる。そこで、整流性を得るためにｎ型半導体のドーパント濃度を低くすると、空乏層がバンドギャップの小さいｎ型半導体側に広がるため、ダイヤモンドのソーラブラインド性（可視光不感性）が阻害される。更に、接合界面に存在する界面準位のため、整流特性を得ることは困難である。
【００１０】
本発明はかかる問題点に鑑みてなされたものであって、順方向の抵抗及び逆方向の漏れ電流が小さく、実効効率が高い高性能なダイヤモンド電子素子を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明に係るダイヤモンド電子素子は、ｎ型半導体基板と、前記基板上に前記基板に接して形成されたアンドープの第１のダイヤモンド層と、前記第１のダイヤモンド層上に形成されドーパント濃度が１×１０１９ｃｍ−３以上である第２のダイヤモンド層と、を有することを特徴とする。
【００１２】
前記基板は、ドーパント濃度が１×１０１７ｃｍ−３以上のｎ型シリコン又はｎ型シリコンカーバイドであることが好ましい。また、前記第１のダイヤモンド層の厚さは、１０乃至５００ｎｍであることが好ましい。更に、前記第２のダイヤモンド層のドーパントはホウ素であることが好ましい。
【００１３】
前記第１のダイヤモンド層と、前記第２のダイヤモンド層との間に、ドーパント濃度が１×１０１８ｃｍ−３以下の第３のダイヤモンド層を設けてもよい。前記第３のダイヤモンド層の厚さは０．１乃至１．５μｍであることが好ましい。
【００１４】
ｎ型半導体基板とドーパント濃度が１×１０１９ｃｍ−３以上の第２のダイヤモンド層との間に、ドーパントがドープされていない第１のダイヤモンド層を設けることにより、順方向の抵抗及び逆方向の漏れ電流が小さくなり、実効動作効率も高くすることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態に係るダイヤモンド電子素子について、添付の図面を参照して詳細に説明する。図１は本発明の第１実施形態に係るダイヤモンド電子素子の断面図である。本発明の第１実施形態のダイヤモンド電子素子は、図１に示すように、ｎ型半導体基板１の上に、この基板に接して第１のダイヤモンド層としてドーパントがドープされていないアンドープダイヤモンド層２が形成されている。そして、アンドープダイヤモンド層２の上には第２のダイヤモンド層としてドーパント濃度が１×１０１９ｃｍ−３以上の高濃度ドープダイヤモンド層３が形成されている。また、高濃度ドープダイヤモンド層３の上には電極４が形成されている。
【００１６】
次に、上述の如く構成されたダイヤモンド電子素子の動作について説明する。ｐ型半導体ダイヤモンドとダイヤモンド以外の材料からなるｎ型半導体を接合すると、所謂ヘテロ接合が形成され、界面付近に空乏層が生じるが、ダイヤモンドとｎ型半導体材料との格子定数の違い及び成膜時に形成される欠陥を多く含む炭化層等の影響でリーク電流が流れ、良好な整流特性が得られない。本実施形態のダイヤモンド電子素子は、ｎ型シリコン基板１とｐ型半導体ダイヤモンドである高濃度ドープダイヤモンド層３との間に形成したアンドープダイヤモンド層２が空乏層として働くため、整流性を確保することができる。
【００１７】
高濃度ドープダイヤモンド層３のドーパント濃度は１×１０１９ｃｍ−３以上とする。ドーパント濃度が１×１０１９ｃｍ−３より少ないと、ドーパントの活性化率が低く、目的とする抵抗値が得られない。前記ドーパント濃度は、ドーパントの活性化率が１００％となる１×１０２０ｃｍ−３以上とすることが好ましく、更に、ダイヤモンドのＭｏｔｔ転位濃度（２×１０２０ｃｍ−３とされている）より高い３×１０２０ｃｍ−３以上とすることがより好ましい。
【００１８】
本実施形態のｎ型半導体基板１としては、ｎ型シリコン又は、ｎ型シリコンカーバイドを使用することが好ましい。シリコン及びシリコンカーバイドは抵抗値が低く、結晶性に優れたｎ型基板を容易に入手することができる。更に、これらは、ダイヤモンド膜用基板としての実績もあり、ダイヤモンドとの密着性にも優れているため、本実施形態のダイヤモンド電子素子に使用するｎ型半導体基板として最適である。また、前記基板のドーパント濃度は１×１０１７ｃｍ−３以上であることが好ましく、より好ましくは１×１０１８ｃｍ−３以上である。ドーパント濃度が１×１０１７ｃｍ−３より少ないと、空乏層がｎ型半導体側に広がるため、キャリアの発生がバンドギャップの小さいｎ型半導体側でも起こり、特性が悪化する。
【００１９】
また、アンドープダイヤモンド層２の厚さは１０乃至５００ｎｍであるのが望ましい。アンドープダイヤモンド層２の厚さが５００ｎｍを越えると、直列抵抗が増加し、順方向の電流を大きくとることができない。一方、アンドープダイヤモンド層２の厚さが１０ｎｍより薄いと、界面準位を通したキャリアのやりとりを防ぐことが不可能になり、その効果が失われる。
【００２０】
アンドープ層２はｎ型半導体基板１上に、例えば、ＣＶＤ装置等を使用して形成される。従来、シリコン基板等の上にダイヤモンドを成膜する場合には、基板表面をダイヤモンドパウダー等で研磨（傷付け処理）をする必要があった。しかしながら、傷付け処理を行ってから成膜したダイヤモンド層は、粒子の密度が１０８ｃｍ−３程度であり、薄い連続膜を形成することは困難であった。本実施形態のダイヤモンド電子素子においては、アンドープダイヤモンド層２形成する際に、非特許文献２に記載されているバイアス印加法を適用し、成膜条件を、例えば、反応ガスをメタン１体積％及び水素９９体積％とし、基板温度を８００℃として、基板に−２００Ｖを印加しながら２０分間プラズマにさらすことにより、核発生密度を飛躍的に高め、目的とする膜厚を再現よく形成することができる。
【００２１】
なお、高濃度ドープダイヤモンド層３のドーパントはホウ素であることが好ましい。ホウ素をドープすることにより、より抵抗の低いｐ型半導体ダイヤモンドが得られる。
【００２２】
次に、本発明の第２実施形態に係るダイヤモンド電子素子について説明する。図２は本発明の第２実施形態に係るダイヤモンド電子素子の断面図である。本実施形態のダイヤモンド電子素子は、図２に示すように、アンドープダイヤモンド層２と高濃度ドープダイヤモンド層３との間に、ドーパント濃度が１×１０１８ｃｍ−３以下の低濃度ドープダイヤモンド層５が形成されている。
【００２３】
本実施形態においては、低濃度ドープダイヤモンド層５が形成されており、この低濃度ドープダイヤモンド層５は、アンドープダイヤモンド層２と高濃度ドープダイヤモンド層３との間に存在するドーパントの濃度変化を緩やかにし、電界分布を徐々に変化させる効果がある。
【００２４】
低濃度ドープダイヤモンド層５におけるドーパント濃度は１×１０１８ｃｍ−３以下とする。ドーパント濃度が１×１０１８ｃｍ−３より高いと、逆方向電流が増大する。ドーパント濃度が１×１０１８ｃｍ−３以下であれば、抵抗は下がらず、リーク電流を低く抑えることができる。但し、ドーパント濃度が低すぎると高濃度ドープダイヤモンド層３からの電荷注入が起こりにくくなり、順方向電流が少なくなってしまう。本発明者等の実験によると、低濃度ドープダイヤモンド層５におけるドーパント濃度の最適値は、１×１０１７乃至８×１０１７ｃｍ−３である。
【００２５】
なお、低濃度ドープダイヤモンド層５の厚さは０．１乃至１．５μｍであることが好ましい。低濃度ドープダイヤモンド層５の厚さが０．１μｍより薄いと低濃度ドープダイヤモンド層を挿入する効果がなく、１．５μｍを越えると素子全体の抵抗値が高くなりすぎるため、素子の動作が悪化する。
【００２６】
なお、本発明のダイヤモンド電子素子は、ダイヤモンド上にアモルファスシリコン等の電極を積層した構造を有する従来の電子素子とは異なり、ダイヤモンド側から高エネルギーの光又は粒子の入射が可能であり、高い耐久性が得られる。従来の電子素子でも裏面から光又は粒子を照射することは可能であるが、基板層が厚いため、光又は粒子が空乏層に達する前に消滅することが多く、非効率である。また、本発明のダイヤモンド電子素子は、高濃度ドープダイヤモンド層３の厚さを制御することが容易で、高濃度ドープダイヤモンド層３における吸収量を計算することで減衰フィルターの効果を持たせ、到達粒子のエネルギーを制御することができる。更に、本発明のダイヤモンド電子素子は、基板がｎ型半導体であるため、従来の電子素子のように薄膜形成、イオン注入及びアニール等の工程が不要であり、従来の電子素子に比べ製造コストを削減することができる。
【００２７】
本発明のダイヤモンド電子素子は、整流ダイオード、発光ダイオード、紫外線センサ等の光センサ、太陽電池及びその他の各種電子素子に適用可能であり、それらの高性能化を実現することができる。
【００２８】
【実施例】
以下、本発明の実施例について、本発明の範囲から外れる比較例と比較して具体的に説明する。
【００２９】
第１実施例
本発明の第１実施例として、本発明の電子素子を使用してダイオードを作製した。図３に、本発明の実施例１に係るダイオードの断面図を示す。本実施例のダイオードは、ｎ型シリコン基板６上に、非特許文献５に記載されている無機材研型マイクロ波プラズマＣＶＤ装置を使用し、バイアス印加法により核形成を行い、厚さが１０乃至５００μｍのアンドープダイヤモンド層７を形成した。次に、反応ガスをメタン０．５体積％及び水素９９．５体積％とし、シボランガスの添加量を変えることにより、ドーパント濃度を変化させた高濃度ドープダイヤモンド層８を形成した。その際、比較例１として、ｎ型シリコン基板６を、直径数１０μｍのダイヤモンド粉末のエタノール混濁液中で超音波を印加することにより、核発生促進処理を行った。前記ダイヤモンド粒子を洗い流した後、実施例と同様にアンドープダイヤモンド層７及び高濃度ドープダイヤモンド層８を形成した。更に、比較例２として、アンドープダイヤモンド層８を設けないダイオードも作製した。高濃度ドープダイヤモンド層８を形成後、２次イオン質量分析により本実施例の高濃度ドープダイヤモンド層８中のホウ素濃度を測定したところ、１×１０１９ｃｍ−３（反応ガス中の炭素に対するホウ素の原子比：Ｂ／Ｃ＝４００ｐｐｍのとき）乃至３×１０２０ｃｍ−３（Ｂ／Ｃ＝４０００ｐｐｍのとき）であった。
【００３０】
その後、２００℃のクロム硫酸飽和溶液に浸漬し、引き続き１００℃の王水中に浸漬することにより表面クリーニングを行い、更に、ｎ型シリコン基板６の裏面の酸化膜をフッ酸で除去した後、そこに銀ペーストを塗布してオーミック結合９を形成した。次に、上部電極１０として、高濃度ドープダイヤモンド層８の表面にアルミニウムを直径１００μｍ、厚さ２００ｎｍ蒸着した。
【００３１】
ｎ型シリコン基板６の裏面のオーミック電極９を接地し、アルミニウム上部電極１０に電圧を印加して、電圧−電流特性を測定した。その結果を図４に示す。図４に示すように、アンドープダイヤモンド層７を形成したダイオードにおいては、良好な整流特性が得られたが、アンドープダイヤモンド層８を形成していない比較例２のダイオードにおいては、リーク電流が多く、整流性は観察されなかった。また、ダイヤモンド粉末で核発生処理を行った比較例１のダイオードの特性は、アンドープダイヤモンド層７を形成していない比較例２のダイオードと同様であった。そこで、アンドープダイヤモンド層７を形成した後に電子顕微鏡観察を行ったところ、比較例１のダイオードは、アンドープダイヤモンド層７が連続膜ではないため、ｎ型シリコン基板６とｐ型半導体ダイヤモンドである高濃度ドープダイヤモンド層８とが接触していた。
【００３２】
また、アンドープダイヤモンド層の厚さの影響を調査するため、厚さが１０乃至１０００ｎｍのアンドープダイヤモンド層７を有するダイオードを作製し、その順方向特性を測定した。その結果を図５に示す。図５においては、マイナスを第１象限に表記している。図５に示すように、アンドープダイヤモンド層７の厚さが１０ｎｍ以上で良好なダイオード動作が確認された。また、アンドープダイヤモンド層７の厚さが２００ｎｍ以上では立ち上がり電圧の上昇が見られるものの、その厚さが５００ｎｍを越えるまでは実用的なダイオードとして動作した。一方、本発明の範囲から外れるアンドープダイヤモンド層７の厚さが５００ｎｍを越えるダイオードにおいては、−４０Ｖまでの印加では明瞭な立ち上がりは見られなかった。
【００３３】
第２実施例
本発明の第２実施例として、本発明のダイヤモンド素子を使用して、ダイオードを作製した。図６は本発明の第２実施例に係るダイオードの断面図である。本実施例のダイオードは、前記第１実施例と同様に、ｎ型シリコン基板６上にアンドープダイヤモンド層７を形成後、低濃度ダイヤモンド層１１を形成し、更にその上に、反応ガスにジボランを添加して高濃度ダイヤモンド層８を形成した。なお、本実施例のダイオードでは、ｎ型シリコン基板６の表面に、個別素子として切り出すため、縦３ｍｍ、横３ｍｍのピッチの溝を設けた。次に、前記第１実施例と同様に、ｎ型シリコン基板６の裏面にオーミック電極９を形成し、高濃度ドープダイヤモンド層８の表面に上部電極１０を形成した。上部電極１０は縦３ｍｍ、横３ｍｍとし、素子毎に１個ずつ電極を設けた。
【００３４】
前記工程により作製したダイオードの電圧−電流特性を測定したところ、従来のダイオードに比べ、順方向（上部電極にマイナス電圧印加）の電流が１桁程度減少したが、逆方向は３桁減少し、整流特性は大幅に向上した。また、本実施例のダイオードに低圧水銀ランプを高さ５ｃｍの位置から照射したところ、照射しない場合と比べ、負電圧印加時に０乃至−５Ｖの範囲で２桁以上電流が増加し、更に、静電圧印加時は全ての領域で電流が２桁以上増加した。一方、従来のＭｉＳ（Metal-intrinsicsemiconductor-Semicondouctor）ダイオードにおいては、電流の増加は最高でも１桁程度であることからも、本実施例の電子素子は効率的に光電流の保守が行われている。
【００３５】
【発明の効果】
以上詳述したように、本発明によれば、ｎ型半導体基板とｐ型半導体であるドーパント濃度が１×１０１９ｃｍ−３以上のダイヤモンド層との間に、ドーパントをドープしていない絶縁性のダイヤモンド層を設けることにより、順方向抵抗及び逆方向漏れ電流が小さくし、更に実効動作効率を高くすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係るダイヤモンド電子素子の断面図である。
【図２】本発明の第２実施形態に係るダイヤモンド電子素子の断面図である。
【図３】本発明の第１実施例に係るダイオードの断面図である。
【図４】本発明の第１実施例及び比較例のダイオードの電流−電圧特性を示すグラフ図である。
【図５】本発明の第１実施例及び比較例のダイオードの順方向特性を示すグラフ図である。
【図６】本発明の第２実施例に係るダイオードの断面図である。
【符号の説明】
１、６；ｎ型半導体基板
２、７；アンドープダイヤモンド層
３、８；高濃度ドープダイヤモンド層
４；電極
５、１１；低濃度ドープダイヤモンド層
６；ｎ型シリコン基板
９；オーミック電極
１０；上部電極
【図１】
2004207272.tif 000003
【図２】
2004207272.tif 000004
【図３】
2004207272.tif 000005
【図４】
2004207272.tif 000006
【図５】
2004207272.tif 000007
【図６】
2004207272.tif 000008