(57)【要約】【課題】ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることも可能な半導体記憶装置を提供する。【解決手段】レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位を共に電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの待機時および書込み動作時におけるゲートリーク電流を大幅に低減することができる。また、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルに設定して電源線ＶＭ［１］の電位のみ電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの読出し動作時における消費電力を低減することができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される電源線が共通に接続された第１および第２のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記電源線の電位レベルを電源電位または電源電位より低い所定の電位レベルに制御する電源線レベル制御回路をさらに備える、半導体記憶装置。
【請求項２】
前記電源線レベル制御回路は、非読出し動作時において前記電源線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記電源線の電位レベルを選択列は電源電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項１に記載の半導体記憶装置。
【請求項３】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、
前記複数のメモリセルのそれぞれの列に対応して配置される第１の電源線が接続された第１のインバータ回路と、
前記複数のメモリセルのそれぞれの列に対応して配置される第２の電源線が接続された第２のインバータ回路とを有し、
列ごとに設定されたレベル制御信号に応じて、前記第２の電源線の電位レベルを列ごとに、電源電位または電源電位より低い所定の電位レベルに制御する電源線レベル制御回路をさらに備える、半導体記憶装置。
【請求項４】
前記電源線レベル制御回路は、非読出し動作時において前記第２の電源線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記第２の電源線の電位レベルを選択列は電源電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項３に記載の半導体記憶装置。
【請求項５】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、
列ごとに設定されたレベル制御信号に応じて、電源電位または電源電位より低い所定の電位レベルで動作する第１のインバータ回路と、
前記所定の電位レベルで動作する第２のインバータ回路とを有する、半導体記憶装置。
【請求項６】
前記第１のインバータ回路は、
第１のノードと第１の記憶ノードとの間に接続された第１のトランジスタと、
第１の記憶ノードと接地ノードとの間に接続された第２のトランジスタと、
電源ノードと第１のノードとの間に接続され、前記レベル制御信号を制御端子に受ける第３のトランジスタとを含み、
前記第２のインバータ回路は、
第１のノードと第２の記憶ノードとの間に接続された第４のトランジスタと、
第２の記憶ノードと接地ノードとの間に接続された第５のトランジスタと、
電源ノードと第１のノードとの間にダイオード接続された第６のトランジスタとを含む、請求項５に記載の半導体記憶装置。
【請求項７】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、
列ごとに設定されたレベル制御信号と行ごとに設定された第２のレベル制御信号とに応じて、電源電位または電源電位より低い所定の電位レベルで動作する第１のインバータ回路と、
前記所定の電位レベルで動作する第２のインバータ回路とを有する、半導体記憶装置。
【請求項８】
前記第１のインバータ回路は、
第１のノードと第１の記憶ノードとの間に接続された第１のトランジスタと、
第１の記憶ノードと接地ノードとの間に接続された第２のトランジスタと、
第２のノードと第１のノードとの間に接続され、前記レベル制御信号を制御端子に受ける第３のトランジスタと、
電源ノードと第２のノードとの間に接続され、前記第２のレベル制御信号を制御端子に受ける第７のトランジスタとを含み、
前記第２のインバータ回路は、
第１のノードと第２の記憶ノードとの間に接続された第４のトランジスタと、
第２の記憶ノードと接地ノードとの間に接続された第５のトランジスタと、
電源ノードと第１のノードとの間にダイオード接続された第６のトランジスタとを含む、請求項７に記載の半導体記憶装置。
【請求項９】
前記データ読出し部は、ゲートが前記データ記憶部の読出し端子に接続され、ソースが電位レベル制御可能な接地線に接続されたトランジスタを有し、
前記レベル制御信号に応じて、前記接地線の電位レベルを列ごとに、接地電位、電源電位またはフローティングとなるように制御する第２の接地線レベル制御回路をさらに備える、請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記第２の接地線レベル制御回路は、非読出し動作時において前記接地線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記接地線の電位レベルを選択列は接地電位に、非選択列は電源電位またはフローティングとなるようにそれぞれ制御する、請求項９に記載の半導体記憶装置。
【請求項１１】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータを書き込むデータ書込み部と、
前記データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される接地線が共通に接続された第１および第２のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記接地線の電位レベルを接地電位または接地電位より高い所定の電位レベルに制御する接地線レベル制御回路をさらに備える、半導体記憶装置。
【請求項１２】
前記接地線レベル制御回路は、非読出し動作時において前記接地線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記接地線の電位レベルを選択列は接地電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項１１に記載の半導体記憶装置。
【請求項１３】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各行に対して配置される複数のワード線と、
前記複数のメモリセルの各列に対して配置される複数のビット線対とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータの書込み／読出しを行なうデータ書込／読出部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される電源線が共通に接続された第１および第２のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記電源線の電位レベルを列ごとに、電源電位または電源電位より低い所定の電位レベルに制御する電源線レベル制御回路をさらに備える、半導体記憶装置。
【請求項１４】
前記電源線レベル制御回路は、非読出し動作時において前記電源線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記電源線の電位レベルを選択列は電源電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項１３に記載の半導体記憶装置。
【請求項１５】
行列状に配置される複数のメモリセルと、
前記複数のメモリセルの各行に対して配置される複数のワード線と、
前記複数のメモリセルの各列に対して配置される複数のビット線対とを備え、
前記複数のメモリセルの各々は、
データを保持するデータ記憶部と、
前記データ記憶部に対してデータの書込み／読出しを行なうデータ書込／読出部とを含み、
前記データ記憶部は、前記複数のメモリセルのそれぞれの列に対応して配置される接地線が共通に接続された第１および第２のインバータ回路を有し、
列ごとに設定されたレベル制御信号に応じて、前記接地線の電位レベルを列ごとに、接地電位または接地電位より高い所定の電位レベルに制御する接地線レベル制御回路をさらに備える、半導体記憶装置。
【請求項１６】
前記接地線レベル制御回路は、非読出し動作時において前記接地線の電位レベルを列ごとに前記所定の電位レベルに制御し、読出し動作時において前記接地線の電位レベルを選択列は接地電位に、非選択列は前記所定の電位レベルにそれぞれ制御する、請求項１５に記載の半導体記憶装置。
【請求項１７】
前記電源線レベル制御回路は、保持テスト制御信号、冗長置換制御信号、複数の保持電位設定信号および前記レベル制御信号の少なくとも１つに応じて、前記電源線の電位レベルを列ごとに、電源電位、電源電位より低い複数の所定の電位レベル、またはフローティングとなるように切り替える、列ごとに設けられた複数の電源線レベル切替回路を含む、請求項１〜１０、１３、１４のいずれかに記載の半導体記憶装置。
【請求項１８】
前記電源線レベル切替回路は、アクセス時および保持テスト時において前記電源線の電位レベルを電源電位に切り替え、非アクセス時において前記電源線の電位レベルを電源電位または前記複数の所定の電位レベルに切り替え、冗長置換時において前記電源線の電位レベルをフローティングとなるように切り替える、請求項１７に記載の半導体記憶装置。
【請求項１９】
前記接地線レベル制御回路および前記第２の接地線レベル制御回路はそれぞれ、保持テスト制御信号、冗長置換制御信号、複数の保持電位設定信号および前記レベル制御信号の少なくとも１つに応じて、前記接地線の電位レベルを列ごとに、接地電位、接地電位より高い複数の所定の電位レベル、またはフローティングとなるように切り替える、列ごとに設けられた複数の接地線レベル切替回路を含む、請求項９〜１２、１５、１６のいずれかに記載の半導体記憶装置。
【請求項２０】
前記接地線レベル切替回路は、アクセス時および保持テスト時において前記接地線の電位レベルを接地電位に切り替え、非アクセス時において前記接地線の電位レベルを接地電位または前記複数の所定の電位レベルに切り替え、冗長置換時において前記接地線の電位レベルをフローティングとなるように切り替える、請求項１９に記載の半導体記憶装置。
【請求項２１】
電源電位の高低に応じて、前記複数の保持電位設定信号の論理レベルをクロック信号に同期して制御する設定信号制御回路をさらに備える、請求項１７〜２０のいずれかに記載の半導体記憶装置。
【請求項２２】
前記設定信号制御回路は、
前記クロック信号に同期して、電源電位より所定値だけ電位レベルの低い第１の電源電位シフト信号を出力する第１の電位レベル調整回路と、
前記クロック信号に同期して、前記第１の電位レベルより所定値だけ電位レベルの低い第２の電源電位シフト信号を出力する第２の電位レベル調整回路と、
前記第１の電源電位シフト信号を受けて、入力しきい値電圧との比較結果に応じた第１の選択制御信号を出力する第１のラッチ回路と、
前記第２の電源電位シフト信号を受けて、前記入力しきい値電圧との比較結果に応じた第２の選択制御信号を出力する第２のラッチ回路とを含み、
前記第１および第２の選択制御信号の組み合わせに応じて、前記複数の保持電位設定信号の論理レベルを制御する、請求項２１に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、リフレッシュ動作を実行することなく記憶データを保持することが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
半導体記憶装置、特にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、たとえば、メモリセルを構成するトランジスタのソース電位を制御してソース−ドレイン間に流れるリーク電流を抑制することにより、低消費電力化を図ることができる。
【０００３】
特許文献１に記載された従来の半導体記憶装置は、動作時にソース電位を基板電位と等しく設定することで読出し速度を維持し、待機時にソースの絶対電位を基板電位よりも高く設定することでリーク電流を低減している。しかし、特許文献１の半導体装置は、待機時のリーク電力を低減する効果こそあるものの、動作時におけるリーク電流は減らないため、動作時の低消費電力化は期待できない。
【０００４】
半導体記憶装置の動作時における消費電力は、一般に、ビット線などの充放電電流による消費電力とリーク電流による消費電力との和となる。これまでは、ビット線などの充放電電流による消費電力が大半であったが、半導体記憶装置の高速化に伴ってしきい値を低く設定するようになると、動作時のリーク電流による消費電力も無視できなくなってくる。
【０００５】
特許文献２に記載された従来の半導体記憶装置は、読出し動作において、選択されたメモリセル行のソース電位を基板電位と等しくし非選択のメモリセル行のソースの絶対電位を基板電位よりも高く設定することで、リーク電流を低減している。特許文献２の半導体集積回路は、動作時においても、選択されたメモリセル以外のメモリセルのリーク電流を抑制することができる。たとえば、５１２行５１２列のメモリセルアレイを構成した半導体記憶装置の場合、選択されるメモリセルは１行分の５１２セルなので、全体のリーク電流の増分は１／５１２に抑えられる。
【０００６】
【特許文献１】
特開平９−７３７８４号公報
【０００７】
【特許文献２】
特開２００２−２８８９８４号公報
【０００８】
【発明が解決しようとする課題】
上記のように、特許文献１，２に記載された従来の半導体記憶装置は、ソース電位を制御してソース−ドレイン間に流れるリーク電流を抑制することにより、低消費電力化を図っている。しかしながら、これらの半導体記憶装置は、動作時における消費電力の一要素である、ビット線などの充放電電流による消費電力を低減させることはできない。
【０００９】
また、特許文献１，２の半導体記憶装置は、６個のトランジスタにより構成されたシングルポートメモリセルの例しか開示しておらず、読出し専用ビット線を備えたマルチポートメモリセルの例における低消費電力化については開示していない。
【００１０】
さらに、特許文献１，２の半導体記憶装置は、オフされたトランジスタにおけるソース−ドレイン間のリーク電流についてしか考慮されておらず、ゲート絶縁膜の薄膜化に伴って顕在化してきているゲートリーク電流の影響について対策が取られていないという問題があった。
【００１１】
それゆえに、この発明の目的は、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることも可能な半導体記憶装置を提供することである。
【００１２】
【課題を解決するための手段】
この発明による半導体記憶装置は、行列状に配置される複数のメモリセルと、複数のメモリセルの各々に対して個別に配置される複数の書込ワード線とを備える。複数のメモリセルの各々は、データを保持するデータ記憶部と、データ記憶部に対してデータを書き込むデータ書込み部と、データ記憶部からデータを読み出すための読出ビット線を備えたデータ読出し部とを含む。データ記憶部は、複数のメモリセルのそれぞれの列に対応して配置される電源線が共通に接続された第１および第２のインバータ回路を有する。この発明による半導体記憶装置は、列ごとに設定されたレベル制御信号に応じて、電源線の電位レベルを電源電位または電源電位より低い所定の電位レベルに制御する電源線レベル制御回路をさらに備える。
【００１３】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１４】
図１は、この発明の実施の形態による半導体記憶装置１００の概略的な構成を示した概略ブロック図である。
【００１５】
半導体記憶装置１００は、リフレッシュ動作を実行することなく記憶データを保持することが可能なスタティック型のメモリデバイス（たとえばＳＲＡＭ）である。
【００１６】
図１を参照して、半導体記憶装置１００は、行アドレス信号ＲＡ０〜ＲＡｉ（ｉ：自然数）を受ける行アドレス端子１０２と、列アドレス信号ＣＡ０〜ＣＡｊ（ｊ：自然数）を受ける列アドレス端子１０３と、読出／書込制御信号／Ｗ，チップセレクト信号／ＣＳ，アウトプットイネーブル信号／ＯＥ等の制御信号を受ける制御信号端子１０４と、入力データＤを受けるデータ入力端子１０５と、出力データＱを出力するデータ出力端子１０６とを備える。なお、信号の前の「／」は、その信号の反転を表わす。
【００１７】
半導体記憶装置１００は、さらに、行列状に配置された複数のメモリセルを有するメモリセルアレイ１１０と、行アドレス信号ＲＡ０〜ＲＡｉをデコードしてメモリセル行の選択を実行する行デコーダ１２０と、列アドレス信号ＣＡ０〜ＣＡｊをデコードしてメモリセル列の選択を実行する列デコーダ１３０と、制御信号に応答して半導体記憶装置１００の内部動作を制御するコントロール回路１４０と、データＩ／Ｏ線１６０とデータ入力端子１０５およびデータ出力端子１０６との間でデータの授受を実行するデータ入出力回路１５０とを備える。
【００１８】
列デコーダ１３０は、メモリセル列にそれぞれ対応して設けられるビット線群ＢＬｓのうちの１本とデータＩ／Ｏ線１６０とを結合する列選択回路等を含む。データ入出力回路１５０は、入力データＤをデータＩ／Ｏ線１６０を介してメモリセルアレイ１１０に書込むためのライトドライバや、データＩ／Ｏ線１６０に伝達される読出データを増幅するためのアンプ回路等を含む。以下、実施の形態１〜７では、メモリセルアレイ１１０およびその周辺回路、またはメモリセルアレイ１１０について、実施の形態ごとに詳細に説明する。
【００１９】
［実施の形態１］
図２は、この発明の実施の形態１によるメモリセルアレイ１１０Ａおよびその周辺の回路構成を示した回路図である。図２に示した実施の形態１のメモリセルアレイ１１０Ａは、一例として２行２列のメモリセルアレイ構成を有する。
【００２０】
図２を参照して、実施の形態１のメモリセルアレイ１１０Ａは、行列状に配置されたメモリセル１Ａ−０，１Ａ−１，１Ａ−２，１Ａ−３と、行方向に配置された書込ワード線ＷＷＬＡ［０］，ＷＷＬＡ［１］，ＷＷＬＢ［０］，ＷＷＬＢ［１］および読出ワード線ＲＷＬ［０］，ＲＷＬ［１］と、列方向に配置された書込ビット線ＷＢＬ［０］，ＷＢＬ［１］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］とを含む。
【００２１】
書込ワード線ＷＷＬＡ［０］，ＷＷＬＢ［０］はメモリセル１Ａ−０，１Ａ−１にそれぞれ接続され、書込ワード線ＷＷＬＡ［１］，ＷＷＬＢ［１］はメモリセル１Ａ−２，１Ａ−３にそれぞれ接続される。このように、実施の形態１のメモリセルアレイ１１０Ａでは、同一行のメモリセルであっても各メモリセルに対して個別の書込ワード線が割り当てられる。これにより、複数列からなるメモリセルのある特定の列のメモリセルにのみデータを書込むことが可能となる。
【００２２】
読出ワード線ＲＷＬ［０］はメモリセル１Ａ−０，１Ａ−１に共通に接続され、読出ワード線ＲＷＬ［１］はメモリセル１Ａ−２，１Ａ−３に共通に接続される。また、書込ビット線ＷＢＬ［０］はメモリセル１Ａ−０，１Ａ−２に共通に接続され、書込ビット線ＷＢＬ［１］はメモリセル１Ａ−１，１Ａ−３に共通に接続される。また、読出ビット線ＲＢＬ［０］はメモリセル１Ａ−０，１Ａ−２に共通に接続され、読出ビット線ＲＢＬ［１］は、メモリセル１Ａ−１，１Ａ−３に共通に接続される。
【００２３】
実施の形態１のメモリセルアレイ１１０Ａは、電源線ＶＭ［０］，ＶＭ［１］を介して電源線レベル制御回路２０Ａに接続される。電源線ＶＭ［０］は、メモリセル１Ａ−０，１Ａ−２に共通に接続される。電源線ＶＭ［１］は、メモリセル１Ａ−１，１Ａ−３に共通に接続される。
【００２４】
電源線レベル制御回路２０Ａは、電源線ＶＭ［０］に接続されたＰチャネルＭＯＳトランジスタ２１Ａ，２２Ａと、電源線ＶＭ［１］に接続されたＰチャネルＭＯＳトランジスタ２３Ａ，２４Ａとを含む。ＰチャネルＭＯＳトランジスタ２１Ａは、電源線ＶＭ［０］にダイオード接続される。ＰチャネルＭＯＳトランジスタ２３Ａは、電源線ＶＭ［１］にダイオード接続される。
【００２５】
ＰチャネルＭＯＳトランジスタ２１Ａ〜２４Ａは、いずれもソースに電源電位ＶＤＤが与えられる。ＰチャネルＭＯＳトランジスタ２２Ａ，２４Ａの各ゲートは、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれ受ける。
【００２６】
電源線レベル制御回路２０Ａは、レベル制御信号／ＣＳ［０］がＬレベルのとき電源線ＶＭ［０］の電位レベルを電源電位ＶＤＤとし、レベル制御信号／ＣＳ［０］がＨレベルのとき電源線ＶＭ［０］の電位レベルをＶＤＤ−Ｖｔｐ（ＶｔｐはＰチャネルＭＯＳトランジスタのゲート−ソース間電圧）とする。同様に、レベル制御信号／ＣＳ［１］がＬレベルのとき電源線ＶＭ［１］の電位レベルを電源電位ＶＤＤとし、レベル制御信号／ＣＳ［１］がＨレベルのとき電源線ＶＭ［１］の電位レベルをＶＤＤ−Ｖｔｐとする。
【００２７】
次に、メモリセル１Ａ−０，１Ａ−１，１Ａ−２，１Ａ−３を代表したメモリセル１Ａの具体的な回路構成について説明する。ただし、メモリセル１Ａは、書込ワード線，読出ビット線などの制御線を含むものとして考える。
【００２８】
図３は、この発明の実施の形態１によるメモリセル１Ａの具体的な回路構成を示した回路図である。
【００２９】
図３に示した実施の形態１のメモリセル１Ａは、マルチポートの一例である２ポートのメモリセル構成を有する。メモリセル１Ａは、データ記憶部１０００Ａと、書込ポート２０００Ａと、読出ポート３０００Ａとを備える。
【００３０】
データ記憶部１０００Ａは、インバータ２Ａ，３Ａを含む。インバータ２Ａは、電源線ＶＭと記憶ノードＮ１との間に接続されたＰチャネルＭＯＳトランジスタ１１と、記憶ノードＮ１と接地線ＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタ１２とを有する。インバータ３Ａは、電源線ＶＭと記憶ノードＮ２との間に接続されたＰチャネルＭＯＳトランジスタ１３と、記憶ノードＮ２と接地線ＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタ１４とを有する。
【００３１】
ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２のゲートは、ともに記憶ノードＮ２に接続される。ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ１４のゲートは、ともに記憶ノードＮ１に接続される。
【００３２】
書込ポート２０００Ａは、ＮチャネルＭＯＳトランジスタ４と、書込ワード線ＷＷＬと、書込ビット線ＷＢＬとを含む。ＮチャネルＭＯＳトランジスタ４は、ソースが記憶ノードＮ１に接続され、ゲートが書込ワード線ＷＷＬに接続され、ドレインが書込ビット線ＷＢＬに接続される。
【００３３】
読出ポート３０００Ａは、ＮチャネルＭＯＳトランジスタ５，６と、読出ワード線ＲＷＬと、読出ビット線ＲＢＬとを含む。ＮチャネルＭＯＳトランジスタ５は、ソースが接地線ＧＮＤに接続され、ゲートが記憶ノードＮ２に接続され、ドレインがＮチャネルＭＯＳトランジスタ６のソースに接続される。ＮチャネルＭＯＳトランジスタ６は、ソースがＮチャネルＭＯＳトランジスタ５のドレインに接続され、ゲートが読出ワード線ＲＷＬに接続され、ドレインが読出ビット線ＲＢＬに接続される。
【００３４】
上記のように、実施の形態１のメモリセル１Ａは、書込ポート２０００Ａと読出ポート３０００Ａとを備えた２ポートメモリセル構成を有するため、読出ビット線ＲＢＬと記憶ノードＮ１，Ｎ２とが電気的に接続することはない。そのため、読出し動作時における記憶データの破壊を防止することができ、安定した読出し動作が可能となる。
【００３５】
メモリセル１Ａのより詳細な回路動作について、次の図４，５を参照しながら詳しく説明する。
【００３６】
図４は、この発明の実施の形態１によるメモリセル１Ａの書込ポート２０００Ａにおける書込み動作を説明するためのタイミング図である。
【００３７】
まず、書込み動作前において、記憶ノードＮ１にＨレベル（論理ハイ）を書込む場合は書込ビット線ＷＢＬをＨレベルに、Ｌレベル（論理ロー）を書込む場合は書込ビット線ＷＢＬをＬレベルに、図示しないドライブ回路によってそれぞれドライブしておく。
【００３８】
時刻ｔ１に書込ワード線ＷＷＬがＬレベルからＨレベルに立ち上がって書込み動作が開始すると、図３のＮチャネルＭＯＳトランジスタ４（アクセストランジスタ）がオンし、書込ビット線ＷＢＬと記憶ノードＮ１とが電気的に接続する。
【００３９】
このとき、書込ビット線ＷＢＬは強くドライブされているため、記憶ノードＮ１は、保持データの状態に関わらず書込ビット線ＷＢＬのレベルに変化する。記憶ノードＮ２は、記憶ノードＮ１と逆のレベルに変化する。図４では書込ビット線ＷＢＬが仮にＬレベルにドライブされているため、記憶ノードＮ１，Ｎ２は、時刻ｔ１にそれぞれＬレベル，Ｈレベルとなる。
【００４０】
時刻ｔ２に書込ワード線ＷＷＬがＨレベルからＬレベルに立ち下がると、図３のＮチャネルＭＯＳトランジスタ４（アクセストランジスタ）がオフし、書込ビット線ＷＢＬと記憶ノードＮ１とが電気的に分離する。
【００４１】
書込ビット線ＷＢＬと記憶ノードＮ１との電気的分離を受けて、記憶ノードＮ１，Ｎ２は、それぞれが引き込まれたレベルで安定する。この結果、記憶ノードＮ１，Ｎ２は各々のデータを保持し、書込み動作が完了する。
【００４２】
図５は、この発明の実施の形態１によるメモリセル１Ａの読出ポート３０００Ａにおける読出し動作を説明するためのタイミング図である。
【００４３】
まず、読出し動作前において、読出ビット線ＲＢＬを図示しないプリチャージ回路によって予めＨレベルにプリチャージしておく。以下では、記憶ノードＮ１，Ｎ２がそれぞれＬレベル，Ｈレベルの場合について説明する。
【００４４】
時刻ｔ１に読出ワード線ＲＷＬがＬレベルからＨレベルに立ち上がって読出し動作が開始すると、図３のＮチャネルＭＯＳトランジスタ６がオンし、記憶ノードＮ２もＨレベルであることから、読出ビット線ＲＢＬと接地線ＧＮＤとが電気的に接続する。その結果、読出ビット線ＲＢＬはＬレベルとなり、記憶ノードＮ２の反転レベルであるＬレベルが読み出される。
【００４５】
時刻ｔ２に読出ワード線ＲＷＬがＨレベルからＬレベルに立ち下がると、図３のＮチャネルＭＯＳトランジスタ６がオフし、読出ビット線ＲＢＬと接地線ＧＮＤとが電気的に分離する。
【００４６】
時刻ｔ３には、次の読出し動作のため、読出ビット線ＲＢＬを再びＨレベルにプリチャージし、読出し動作を完了する。
【００４７】
なお、記憶ノードＮ１，Ｎ２がそれぞれＨレベル，Ｌレベルの場合には、読出ワード線ＲＷＬがＬレベルからＨレベルに立ち上がっても、記憶ノードＮ２がＬレベルであることから、読出ビット線ＲＢＬと接地線ＧＮＤとは電気的に接続しない。そのため、読出ビット線ＲＢＬはＨレベルのままとなり、記憶ノードＮ２の反転レベルであるＨレベルが読み出される。
【００４８】
次に、図２において回路構成を説明したメモリセルアレイ１１０Ａの動作について詳細に説明する。
【００４９】
まず、書込みも読出しも行なわない待機時におけるメモリセルアレイ１１０Ａの動作について説明する。
【００５０】
図２を参照して、待機時のメモリセルアレイ１１０Ａは、書込ワード線ＷＷＬＡ［０］，ＷＷＬＡ［１］，ＷＷＬＢ［０］，ＷＷＬＢ［１］および読出ワード線ＲＷＬ［０］，ＲＷＬ［１］が全てＬレベルとなる。すなわち、メモリセル１Ａ−０，１Ａ−１，１Ａ−２，１Ａ−３は、待機時において、いずれも選択されていない状態となる。
【００５１】
この待機時において、レベル制御信号／ＣＳ［０］，／ＣＳ［１］を、共にＨレベルに設定する。
【００５２】
レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定することで、ＰチャネルＭＯＳトランジスタ２２Ａ，２４Ａはいずれもオフ状態となる。これを受けて、メモリセル１Ａ−０，１Ａ−１，１Ａ−２，１Ａ−３内のＭＯＳトランジスタにはゲートリーク電流が流れ、電源線ＶＭ［０］，ＶＭ［１］は、いずれもＶＤＤ−Ｖｔｐ（ＶｔｐはＰチャネルＭＯＳトランジスタのゲート−ソース間電圧）のレベルまで下がった電位で安定する。
【００５３】
上記のゲートリーク電流とゲート電圧（ゲート−ソース間電圧およびゲート−ドレイン間電圧の総称）との関係について、次の図６を参照して説明する。
【００５４】
図６は、ＭＯＳトランジスタにおけるゲートリーク電流とゲート電圧との関係の一例をグラフによって示した図である。
【００５５】
図６のグラフは、ＭＯＳトランジスタのゲート酸化膜厚が２０Åの場合を示しており、横軸がゲート電圧（単位はＶ）、縦軸が単位ゲート面積あたりに流れるゲートリーク電流（単位はＡ／μｍ２）をそれぞれ表わす。なお、縦軸は対数スケールである。
【００５６】
図６に示すように、ゲート電圧が１．０Ｖのときゲートリーク電流は１０−１１Ａ／μｍ２であるが、ゲート電圧が０．５Ｖに低下すると、ゲートリーク電流は一桁低減して１０−１２Ａ／μｍ２となる。このように、ゲートリーク電流はゲート電圧に対して指数的に変化するため、ゲート電圧をわずかに落とすだけでゲートリーク電流は大幅に低減する。
【００５７】
図３を参照して、メモリセル１Ａの記憶ノードＮ２がたとえばＨレベルであったとすると、ＮチャネルＭＯＳトランジスタ５，１２の各ゲート端子から接地線ＧＮＤにゲートリーク電流が流れる。ここで、仮に電源線ＶＭの電位が１．０Ｖから０．５Ｖに下がったとすると、ＮチャネルＭＯＳトランジスタ５，１２におけるゲートリーク電流は１桁減少する。
【００５８】
したがって、図２を参照して、レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位をＶＤＤ−Ｖｔｐに下げることにより、メモリセルアレイ１１０Ａの待機時におけるゲートリーク電流を大幅に低減することができる。これにより、メモリセルアレイ１１０Ａの待機時における消費電力を大幅に低減することが可能となる。
【００５９】
次に、図２を参照して、メモリセルアレイ１１０Ａの書込み動作について説明する。
【００６０】
たとえば、メモリセル１Ａ−０にデータを書込む場合には、列アドレス信号によって書込ビット線ＷＢＬ［０］を選択し、書込ビット線ＷＢＬ［０］に所望の値をドライブする。続いて、列アドレス信号および行アドレス信号によって書込ワード線ＷＷＬＡ［０］を選択し、書込ワード線ＷＷＬＡ［０］をＨレベルにすることでメモリセル１Ａ−０に所望のデータを書込む。
【００６１】
また、メモリセル１Ａ−１にデータを書込む場合には、列アドレス信号によって書込ビット線ＷＢＬ［１］を選択し、書込ビット線ＷＢＬ［１］に所望の値をドライブする。続いて、列アドレス信号および行アドレス信号によって書込ワード線ＷＷＬＢ［０］を選択し、書込ワード線ＷＷＬＢ［０］をＨレベルにすることでメモリセル１Ａ−１に所望のデータを書込む。
【００６２】
この書込み動作時において、レベル制御信号／ＣＳ［０］，／ＣＳ［１］を、共にＨレベルに設定する。
【００６３】
レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定することで、メモリセル１Ａ−０，１Ａ−１，１Ａ−２，１Ａ−３内のＭＯＳトランジスタにはゲートリーク電流が流れ、電源線ＶＭ［０］，ＶＭ［１］は、いずれもＶＤＤ−Ｖｔｐ（ＶｔｐはＰチャネルＭＯＳトランジスタのゲート−ソース間電圧）のレベルまで下がった電位で安定する。
【００６４】
したがって、レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位をＶＤＤ−Ｖｔｐに下げることにより、メモリセルアレイ１１０Ａの書込み動作時におけるゲートリーク電流を大幅に低減することができる。これにより、メモリセルアレイ１１０Ａの書込み動作時における消費電力を大幅に低減することが可能となる。
【００６５】
次に、メモリセルアレイ１１０Ａの読出し動作について説明する。以下では、メモリセル１Ａ−０のデータを読み出す場合について、図７，８を参照しながら説明する。
【００６６】
図７は、実施の形態１のメモリセルアレイ１１０Ａにおける読出ワード線ＲＷＬ［０］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］の電位変化を示した図である。
【００６７】
メモリセル１Ａ−０のデータを読み出す場合、行アドレス信号によって読出ワード線ＲＷＬ［０］を選択し、図７に示すように、読出ワード線ＲＷＬ［０］をＨレベル（電源電位ＶＤＤ）にすることで読出ビット線ＲＢＬ［０］に所望のデータを読み出す。電源電位ＶＤＤは、たとえば１．０Ｖに設定される。
【００６８】
ただし、図２に示すように、読出ワード線ＲＷＬ［０］は、同一行で非読出し列のメモリセルであるメモリセル１Ａ−１にも接続している。そのため、メモリセル１Ａ−０のデータが読出ビット線ＲＢＬ［０］に読み出されるのと同時に、メモリセル１Ａ−１のデータが読出ビット線ＲＢＬ［１］に読み出される。
【００６９】
実施の形態１のメモリセルアレイ１１０Ａでは、同時に読み出されたメモリセル１Ａ−０，１Ａ−１の各データは図示しないセレクタ回路に入力され、列アドレス信号によって指定された一方の読出ビット線のデータを選択することにより所望のデータが読み出される。
【００７０】
ところで、図５において説明したように、メモリセル１Ａの読出し動作は、読出ビット線を予めＨレベルにプリチャージしてから行なわれる。
【００７１】
そのため、読出ビット線ＲＢＬ［０］にＨレベルのデータを読み出す場合（図３の記憶ノードＮ２がＬレベルの場合）、読出ビット線ＲＢＬ［０］のレベルは読出し動作によって変化しない。一方、読出ビット線ＲＢＬ［０］にＬレベルのデータを読み出す場合（図３の記憶ノードＮ２がＨレベルの場合）、読出ビット線ＲＢＬ［０］のレベルは、読出し動作によってＨレベルからＬレベルに変化する。
【００７２】
このとき、データ読出し列の読出ビット線ＲＢＬ［０］は、読出し動作の高速化のため、電位レベルが速く変動することが望ましい。一方、データ非読出し列の読出ビット線ＲＢＬ［１］は、充放電電流を抑えて消費電力を低減するため、電位レベルは変化しないことが望ましい。
【００７３】
そこで、実施の形態１のメモリセルアレイ１１０Ａでは、読出し動作時において、データ読出し列の電源線ＶＭ［０］の電位レベルを制御するレベル制御信号／ＣＳ［０］をＬレベルに、データ非読出し列の電源線ＶＭ［１］の電位レベルを制御するレベル制御信号／ＣＳ［１］をＨレベルにそれぞれ設定する。
【００７４】
図８は、実施の形態１のメモリセルアレイ１１０Ａにおける電源線ＶＭ［０］，ＶＭ［１］の電位変化を示した図である。
【００７５】
レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルと設定することにより、読出し動作時において、図８に示すように、データ読出し列（選択列）の電源線ＶＭ［０］における電位レベルは電源電位ＶＤＤとなり、データ非読出し列（非選択列）の電源線ＶＭ［１］における電位レベルはＶＤＤ−Ｖｔｐ（ＶｔｐはＰチャネルＭＯＳトランジスタのゲート−ソース間電圧）となる。
【００７６】
したがって、選択メモリセル１Ａ−０における図３の記憶ノードＮ２の電位レベルは電源電位ＶＤＤとなり、図３の読み出し用ＮチャネルＭＯＳトランジスタ５のゲート−ソース間には電源電位ＶＤＤの電圧がかかる。一般に、ゲート−ソース間電圧が高いほど、ＭＯＳトランジスタの駆動能力は高くなるため、データ読出し列の読出ビット線ＲＢＬ［０］のデータは速く引き抜かれる。
【００７７】
その結果、図７を参照して、データ読出し列（選択列）の読出ビット線ＲＢＬ［０］は、読出し動作時において、電位レベルの低下幅が大きくなる。
【００７８】
一方、非選択メモリセル１Ａ−１における図３の記憶ノードＮ２の電位レベルはＶＤＤ−Ｖｔｐとなり、図３の読み出し用ＮチャネルＭＯＳトランジスタ５のゲート−ソース間にはＶＤＤ−Ｖｔｐの電圧がかかる。非選択メモリセル１Ａ−１は、読み出し用ＮチャネルＭＯＳトランジスタ５のゲート−ソース間電圧が選択メモリセル１Ａ−０に比べて低いので、データ非読出し列の読出ビット線ＲＢＬ［１］のデータはゆっくり引き抜かれる。
【００７９】
その結果、図７を参照して、データ非読出し列（非選択列）の読出ビット線ＲＢＬ［１］は、読出し動作時において、電位レベルの低下幅が小さくなる。
【００８０】
読出ビット線ＲＢＬ［０］の電位変化がデータ出力に伝わって読出し動作が完了すると、図７に示すように、読出ビット線ＲＢＬ［０］，ＲＢＬ［１］の電位レベルはプリチャージされて再びＨレベルに戻る。
【００８１】
このとき、読出し動作時における電位レベルの低下幅が小さいデータ非読出し列の読出ビット線ＲＢＬ［１］は、プリチャージ動作時において、少ない充電電流でＨレベルに復帰することができる。
【００８２】
このように、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位をそれぞれＶＤＤ，ＶＤＤ−Ｖｔｐとすることにより、メモリセルアレイ１１０Ａの読出し動作時における消費電力を低減することが可能となる。
【００８３】
読出し動作が完了すると、ゲートリーク電流による消費電力を低減するためにレベル制御信号／ＣＳ［０］をＨレベルに戻し、電源線ＶＭ［０］の電位レベルを電源電位ＶＤＤにドライブしていた図２のＰチャネルＭＯＳトランジスタ２２Ａをオフする。これにより、図８に示すように、電源線ＶＭ［０］の電位レベルは徐々にＶＤＤ−Ｖｔｐのレベルにまで低下し、やがて安定する。
【００８４】
以上のように、実施の形態１によれば、同一行のメモリセルであっても各メモリセルに対して個別の書込ワード線を割り当て、レベル制御信号に応じて電源線の電位を制御することにより、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることができる。
【００８５】
［実施の形態２］
図９は、この発明の実施の形態２によるメモリセルアレイ１１０Ｂおよびその周辺の回路構成を示した回路図である。
【００８６】
図９を参照して、実施の形態２のメモリセルアレイ１１０Ｂは、行列状に配置されたメモリセル１Ｂ−０，１Ｂ−１，１Ｂ−２，１Ｂ−３と、行方向に配置された書込ワード線ＷＷＬＡ［０］，ＷＷＬＡ［１］，ＷＷＬＢ［０］，ＷＷＬＢ［１］および読出ワード線ＲＷＬ［０］，ＲＷＬ［１］と、列方向に配置された書込ビット線ＷＢＬ［０］，ＷＢＬ［１］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］とを含む。
【００８７】
書込ワード線，読出ワード線，書込ビット線，および読出ビット線の各メモリセルに対する接続関係は、実施の形態１のメモリセルアレイ１１０Ａと同様なので、ここでは説明を繰り返さない。
【００８８】
実施の形態２のメモリセルアレイ１１０Ｂは、電源線ＶＭ１［０］，ＶＭ２［０］，ＶＭ１［１］，ＶＭ２［１］を介して電源線レベル制御回路２０Ｂに接続される。電源線ＶＭ１［０］，ＶＭ２［０］の各々は、メモリセル１Ｂ−０，１Ｂ−２に共通に接続される。電源線ＶＭ１［１］，ＶＭ２［１］の各々は、メモリセル１Ｂ−１，１Ｂ−３に共通に接続される。
【００８９】
電源線レベル制御回路２０Ｂは、電源線ＶＭ１［０］に接続されたＰチャネルＭＯＳトランジスタ２１Ｂと、電源線ＶＭ２［０］に接続されたＰチャネルＭＯＳトランジスタ２２Ｂ，２３Ｂと、電源線ＶＭ１［１］に接続されたＰチャネルＭＯＳトランジスタ２４Ｂと、電源線ＶＭ２［１］に接続されたＰチャネルＭＯＳトランジスタ２５Ｂ，２６Ｂとを含む。
【００９０】
ＰチャネルＭＯＳトランジスタ２１Ｂは、電源線ＶＭ１［０］にダイオード接続される。ＰチャネルＭＯＳトランジスタ２２Ｂは、電源線ＶＭ２［０］にダイオード接続される。ＰチャネルＭＯＳトランジスタ２４Ｂは、電源線ＶＭ１［１］にダイオード接続される。ＰチャネルＭＯＳトランジスタ２５Ｂは、電源線ＶＭ２［１］にダイオード接続される。
【００９１】
ＰチャネルＭＯＳトランジスタ２１Ｂ〜２６Ｂは、いずれもソースに電源電位ＶＤＤが与えられる。ＰチャネルＭＯＳトランジスタ２３Ｂ，２６Ｂの各ゲートは、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれ受ける。
【００９２】
電源線レベル制御回路２０Ｂは、レベル制御信号／ＣＳ［０］がＬレベルのとき電源線ＶＭ２［０］の電位レベルを電源電位ＶＤＤとし、レベル制御信号／ＣＳ［０］がＨレベルのとき電源線ＶＭ２［０］の電位レベルをＶＤＤ−Ｖｔｐ（ＶｔｐはＰチャネルＭＯＳトランジスタのゲート−ソース間電圧）とする。同様に、レベル制御信号／ＣＳ［１］がＬレベルのとき電源線ＶＭ２［１］の電位レベルを電源電位ＶＤＤとし、レベル制御信号／ＣＳ［１］がＨレベルのとき電源線ＶＭ２［１］の電位レベルをＶＤＤ−Ｖｔｐとする。一方、電源線ＶＭ１［０］，ＶＭ１［１］の各電位は、ＶＤＤ−Ｖｔｐに固定されている。
【００９３】
次に、メモリセル１Ｂ−０，１Ｂ−１，１Ｂ−２，１Ｂ−３を代表したメモリセル１Ｂの具体的な回路構成について説明する。ただし、メモリセル１Ｂは、書込ワード線，読出ビット線などの制御線を含むものとして考える。なお、実施の形態２によるメモリセル１Ｂおよびメモリセルアレイ１１０Ｂの回路動作については、実施の形態１と重複する部分に関しては説明を繰り返さない。
【００９４】
図１０は、この発明の実施の形態２によるメモリセル１Ｂの具体的な回路構成を示した回路図である。
【００９５】
図１０を参照して、実施の形態２のメモリセル１Ｂは、データ記憶部１０００Ｂと、書込ポート２０００Ｂと、読出ポート３０００Ｂとを備える。データ記憶部１０００Ｂは、インバータ２Ｂ，３Ｂを含む。なお、書込ポート２０００Ｂ，読出ポート３０００Ｂは、実施の形態１の書込ポート２０００Ａ，読出ポート３０００Ａとそれぞれ同一なので、ここでは説明を繰り返さない。
【００９６】
実施の形態２のデータ記憶部１０００Ｂは、電位レベルが固定された電源線ＶＭ１がインバータ２Ｂに接続され、電位レベルが制御可能な電源線ＶＭ２がインバータ３Ｂに接続される点においてのみ、実施の形態１のデータ記憶部１０００Ａと異なる。なお、電源線ＶＭ１の電位が固定されていても記憶ノードＮ１の電位が固定されるだけであり、読出し速度に関係する記憶ノードＮ２の電位は、実施の形態１の場合と同様に制御することが可能である。
【００９７】
このように、実施の形態１の電源線ＶＭがインバータ２Ｂ，３Ｂに対して共通に接続されるのに対し、実施の形態２の電源線ＶＭ１，ＶＭ２は、インバータ２Ｂ，３Ｂに対してそれぞれ個々に接続される。そのため、実施の形態２の電源線ＶＭ１，ＶＭ２に対する負荷容量は、実施の形態１の電源線ＶＭに対する負荷容量に比べて小さくなる。
【００９８】
したがって、実施の形態２のメモリセルアレイ１１０Ｂは、読出し動作時において、データ読出し列（選択列）の電源線における電位レベルを図８で説明したようにＶＤＤ−ＶｔｐからＶＤＤに立ち上げる際、必要な消費電力が少なくて済み、さらに電位レベルの立上がり速度も速くなる。
【００９９】
また、実施の形態１の記憶ノードＮ１におけるＨレベルが電源電位ＶＤＤであったのに対し、実施の形態２の記憶ノードＮ１におけるＨレベルは、読出し動作時においても、電位レベルがＶＤＤ−Ｖｔｐとなる。
【０１００】
したがって、実施の形態２のメモリセルアレイ１１０Ｂは、記憶ノードＮ１がＨレベルであることに起因したゲートリーク電流を、読出し動作時においても低減することができる。
【０１０１】
以上のように、実施の形態２によれば、電源線を２つに分けて一方の電位レベルのみを制御可能とすることにより、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることができる。
【０１０２】
［実施の形態３］
図１１は、この発明の実施の形態３によるメモリセルアレイ１１０Ｃの回路構成を示した回路図である。
【０１０３】
図１１を参照して、実施の形態３のメモリセルアレイ１１０Ｃは、行列状に配置されたメモリセル１Ｃ−０，１Ｃ−１，１Ｃ−２，１Ｃ−３と、行方向に配置された書込ワード線ＷＷＬＡ［０］，ＷＷＬＡ［１］，ＷＷＬＢ［０］，ＷＷＬＢ［１］および読出ワード線ＲＷＬ［０］，ＲＷＬ［１］と、列方向に配置された書込ビット線ＷＢＬ［０］，ＷＢＬ［１］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］とを含む。
【０１０４】
書込ワード線，読出ワード線，書込ビット線，および読出ビット線の各メモリセルに対する接続関係は、実施の形態１のメモリセルアレイ１１０Ａと同様なので、ここでは説明を繰り返さない。
【０１０５】
実施の形態３のメモリセルアレイ１１０Ｃでは、レベル制御信号／ＣＳ［０］，／ＣＳ［１］がメモリセル１Ｃ−０，１Ｃ−１，１Ｃ−２，１Ｃ−３に直接入力される。レベル制御信号／ＣＳ［０］は、メモリセル１Ｃ−０，１Ｃ−２に共通に入力される。レベル制御信号／ＣＳ［１］は、メモリセル１Ｃ−１，１Ｃ−３に共通に入力される。
【０１０６】
次に、メモリセル１Ｃ−０，１Ｃ−１，１Ｃ−２，１Ｃ−３を代表したメモリセル１Ｃの具体的な回路構成について説明する。ただし、メモリセル１Ｃは、書込ワード線，読出ビット線などの制御線を含むものとして考える。なお、実施の形態３によるメモリセル１Ｃおよびメモリセルアレイ１１０Ｃの回路動作については、実施の形態１と重複する部分に関しては説明を繰り返さない。
【０１０７】
図１２は、この発明の実施の形態３によるメモリセル１Ｃの具体的な回路構成を示した回路図である。
【０１０８】
図１２を参照して、実施の形態３のメモリセル１Ｃは、データ記憶部１０００Ｃと、書込ポート２０００Ｃと、読出ポート３０００Ｃとを備える。なお、書込ポート２０００Ｃ，読出ポート３０００Ｃは、実施の形態１の書込ポート２０００Ａ，読出ポート３０００Ａとそれぞれ同一なので、ここでは説明を繰り返さない。
【０１０９】
データ記憶部１０００Ｃは、インバータ２Ｃ，３Ｃを含む。インバータ２Ｃは、ノードＮ３と記憶ノードＮ１との間に接続されたＰチャネルＭＯＳトランジスタ１１と、記憶ノードＮ１と接地ノードＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタ１２と、電源電位ＶＤＤが与えられた電源ノードＶＤＤとノードＮ３との間に接続されたＰチャネルＭＯＳトランジスタ１５とを有する。
【０１１０】
インバータ３Ｃは、ノードＮ３と記憶ノードＮ２との間に接続されたＰチャネルＭＯＳトランジスタ１３と、記憶ノードＮ２と接地ノードＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタ１４と、電源電位ＶＤＤが与えられた電源ノードＶＤＤとノードＮ３との間にダイオード接続されたＰチャネルＭＯＳトランジスタ１６とを有する。
【０１１１】
ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２のゲートは、ともに記憶ノードＮ２に接続される。ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ１４のゲートは、ともに記憶ノードＮ１に接続される。また、ＰチャネルＭＯＳトランジスタ１５のゲートには、列アドレス信号，書込制御信号，および読出制御信号に連動したレベル制御信号／ＣＳが入力される。
【０１１２】
図１２を参照して、レベル制御信号／ＣＳがＬレベルのとき、ＰチャネルＭＯＳトランジスタ１５はオンとなるため、ノードＮ３の電位は電源電位ＶＤＤとなる。これにより、記憶ノードＮ１，Ｎ２のうちＨレベル側の電位が電源電位ＶＤＤとなる。
【０１１３】
一方、レベル制御信号／ＣＳがＨレベルのとき、ＰチャネルＭＯＳトランジスタ１５はオフとなるため、ノードＮ３の電位は徐々に下がり、ＰチャネルＭＯＳトランジスタ１６のゲート−ソース間電圧Ｖｔｐだけ下がったところで安定する。すなわち、ノードＮ３の電位はＶＤＤ−Ｖｔｐとなるため、記憶ノードＮ１，Ｎ２のうちＨレベル側の電位がＶＤＤ−Ｖｔｐとなる。
【０１１４】
実施の形態３のメモリセルアレイ１１０Ｃでは、メモリセル１Ｃ−０の読出し動作時において、実施の形態１の場合と同じく、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルに設定する。
【０１１５】
これにより、データ読出し列のメモリセル１Ｃ−０，１Ｃ−２におけるノードＮ３および記憶ノードＮ２の電位レベルは電源電位ＶＤＤとなるので、高速な読出し動作が可能となる。
【０１１６】
一方、データ非読出し列のメモリセル１Ｃ−１，１Ｃ−３におけるノードＮ３および記憶ノードＮ２の電位レベルはＶＤＤ−Ｖｔｐとなるので、ゲートリーク電流による消費電力を低減することができる。
【０１１７】
メモリセル１Ｃ−１における記憶ノードＮ２がＨレベルの場合、実施の形態１の図７において説明したように、読出ビット線ＲＢＬ［１］のデータはゆっくり引き抜かれる。そのため、読出し動作時において電位レベルの低下幅が小さくなり、充放電電流を抑えることができる。
【０１１８】
また、書込み動作時および待機時には、メモリセル１Ｃ−０，１Ｃ−１，１Ｃ−２，１Ｃ−３の全てにおいてノードＮ３の電位レベルがＶＣＣ−Ｖｔｐに下がるため、ゲートリーク電流を低減することができる、。
【０１１９】
以上のように、実施の形態３によれば、レベル制御信号をメモリセルに直接入力して記憶ノードの電位レベルを制御することにより、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることができる。
【０１２０】
［実施の形態４］
図１３は、この発明の実施の形態４によるメモリセルアレイ１１０Ｄの回路構成を示した回路図である。
【０１２１】
図１３を参照して、実施の形態４のメモリセルアレイ１１０Ｄは、行列状に配置されたメモリセル１Ｄ−０，１Ｄ−１，１Ｄ−２，１Ｄ−３と、行方向に配置された書込ワード線ＷＷＬＡ［０］，ＷＷＬＡ［１］，ＷＷＬＢ［０］，ＷＷＬＢ［１］および読出ワード線ＲＷＬ［０］，ＲＷＬ［１］と、列方向に配置された書込ビット線ＷＢＬ［０］，ＷＢＬ［１］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］とを含む。
【０１２２】
書込ワード線，読出ワード線，書込ビット線，および読出ビット線の各メモリセルに対する接続関係は、実施の形態１のメモリセルアレイ１１０Ａと同様なので、ここでは説明を繰り返さない。
【０１２３】
実施の形態４のメモリセルアレイ１１０Ｄでは、レベル制御信号／ＣＳ［０］，／ＣＳ［１］に加えて、第２のレベル制御信号／ＣＲ［０］，／ＣＲ［１］がメモリセル１Ｄ−０，１Ｄ−１，１Ｄ−２，１Ｄ−３に入力される。
【０１２４】
レベル制御信号／ＣＳ［０］は、メモリセル１Ｄ−０，１Ｄ−２に共通に入力される。レベル制御信号／ＣＳ［１］は、メモリセル１Ｄ−１，１Ｄ−３に共通に入力される。第２のレベル制御信号／ＣＲ［０］は、メモリセル１Ｄ−０，１Ｄ−１に共通に入力される。第２のレベル制御信号／ＣＲ［１］は、メモリセル１Ｄ−２，１Ｄ−３に共通に入力される。
【０１２５】
次に、メモリセル１Ｄ−０，１Ｄ−１，１Ｄ−２，１Ｄ−３を代表したメモリセル１Ｄの具体的な回路構成について説明する。ただし、メモリセル１Ｄは、書込ワード線，読出ビット線などの制御線を含むものとして考える。なお、実施の形態４によるメモリセル１Ｄおよびメモリセルアレイ１１０Ｄの回路動作については、実施の形態１と重複する部分に関しては説明を繰り返さない。
【０１２６】
図１４は、この発明の実施の形態４によるメモリセル１Ｄの具体的な回路構成を示した回路図である。
【０１２７】
図１４を参照して、実施の形態４のメモリセル１Ｄは、データ記憶部１０００Ｄと、書込ポート２０００Ｄと、読出ポート３０００Ｄとを備える。なお、書込ポート２０００Ｄ，読出ポート３０００Ｄは、実施の形態１の書込ポート２０００Ａ，読出ポート３０００Ａとそれぞれ同一なので、ここでは説明を繰り返さない。
【０１２８】
データ記憶部１０００Ｄは、インバータ２Ｄ，３Ｄを含む。インバータ２Ｄは、ノードＮ３と記憶ノードＮ１との間に接続されたＰチャネルＭＯＳトランジスタ１１と、記憶ノードＮ１と接地ノードＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタ１２と、電源電位ＶＤＤが与えられた電源ノードＶＤＤとノードＮ３との間に直列接続されたＰチャネルＭＯＳトランジスタ１５，１７とを有する。
【０１２９】
ＰチャネルＭＯＳトランジスタ１５のゲートには、列アドレス信号，書込制御信号，および読出制御信号に連動したレベル制御信号／ＣＳが入力される。ＰチャネルＭＯＳトランジスタ１７のゲートには、行アドレス信号，書込制御信号，および読出制御信号に連動したレベル制御信号／ＣＳが入力される。
【０１３０】
インバータ３Ｄは、ノードＮ３と記憶ノードＮ２との間に接続されたＰチャネルＭＯＳトランジスタ１３と、記憶ノードＮ２と接地ノードＧＮＤとの間に接続されたＮチャネルＭＯＳトランジスタ１４と、電源電位ＶＤＤが与えられた電源ノードＶＤＤとノードＮ３との間にダイオード接続されたＰチャネルＭＯＳトランジスタ１６とを有する。
【０１３１】
ＰチャネルＭＯＳトランジスタ１１およびＮチャネルＭＯＳトランジスタ１２のゲートは、ともに記憶ノードＮ２に接続される。ＰチャネルＭＯＳトランジスタ１３およびＮチャネルＭＯＳトランジスタ１４のゲートは、ともに記憶ノードＮ１に接続される。
【０１３２】
図１４を参照して、レベル制御信号／ＣＳおよび第２のレベル制御信号／ＣＲが共にＬレベルのとき、ＰチャネルＭＯＳトランジスタ１５，１７は共にオンであるため、ノードＮ３は電源電位ＶＤＤとなる。これにより、記憶ノードＮ１，Ｎ２のうちＨレベル側の電位が電源電位ＶＤＤとなる。
【０１３３】
一方、レベル制御信号／ＣＳまたは第２のレベル制御信号／ＣＲがＨレベルのとき、レベル制御信号／ＣＳがＨレベルならＰチャネルＭＯＳトランジスタ１５が、第２のレベル制御信号／ＣＲがＨレベルならＰチャネルＭＯＳトランジスタ１７がそれぞれオフとなる。
【０１３４】
そのため、ノードＮ３の電位は徐々に下がり、ＰチャネルＭＯＳトランジスタ１６のゲート−ソース間電圧Ｖｔｐだけ下がったところで安定する。すなわち、ノードＮ３の電位はＶＤＤ−Ｖｔｐとなるため、記憶ノードＮ１，Ｎ２のうちＨレベル側の電位がＶＤＤ−Ｖｔｐとなる。
【０１３５】
実施の形態４のメモリセルアレイ１１０Ｄでは、メモリセル１Ｄ−０の読出し動作時において、レベル制御信号／ＣＳ［０］および第２のレベル制御信号／ＣＲ［０］をＬレベルに設定することで、データが読み出されるメモリセル１Ｄ−０の行および列を選択する。一方、データが読み出されない行および列に対応して、レベル制御信号／ＣＳ［１］および第２のレベル制御信号／ＣＲ［１］はＨレベルに設定する。
【０１３６】
これにより、データが読み出されるメモリセル１Ｄ−０におけるノードＮ３および記憶ノードＮ２の電位レベルは電源電位ＶＤＤとなるので、高速な読出し動作が可能となる。
【０１３７】
一方、データが読み出されないメモリセル１Ｄ−１，１Ｄ−２，１Ｄ−３におけるノードＮ３および記憶ノードＮ２の電位レベルはＶＤＤ−Ｖｔｐとなるので、ゲートリーク電流による消費電力を低減することができる。
【０１３８】
このように、実施の形態３のメモリセルアレイ１１０Ｃでは、データ読出し列のメモリセルにおけるノードＮ３および記憶ノードＮ２の電位レベルは全て電源電位ＶＤＤだったのに対し、実施の形態４のメモリセルアレイ１１０Ｄでは、データ読出し列であっても非データ読出し行のメモリセルにおけるノードＮ３および記憶ノードＮ２の電位レベルはＶＤＤ−Ｖｔｐとなる。そのため、実施の形態３に比べて、実施の形態４ではゲートリーク電流による消費電力をさらに低減することができる。
【０１３９】
メモリセル１Ｄ−１における記憶ノードＮ２がＨレベルの場合、実施の形態１の図７において説明したように、読出ビット線ＲＢＬ［１］のデータはゆっくり引き抜かれる。そのため、読出し動作時において電位レベルの低下幅が小さくなり、充放電電流を抑えることができる。
【０１４０】
また、書込み動作時および待機時には、メモリセル１Ｄ−０，１Ｄ−１，１Ｄ−２，１Ｄ−３の全てにおいてノードＮ３の電位レベルがＶＣＣ−Ｖｔｐに下がるため、ゲートリーク電流を低減することができる。
【０１４１】
以上のように、実施の形態４によれば、行および列にそれぞれ対応したレベル制御信号をメモリセルに直接入力して記憶ノードの電位レベルを制御することにより、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることができる。
【０１４２】
［実施の形態５］
図１５は、この発明の実施の形態５によるメモリセルアレイ１１０Ｅおよびその周辺の回路構成を示した回路図である。
【０１４３】
図１５を参照して、実施の形態５のメモリセルアレイ１１０Ｅは、行列状に配置されたメモリセル１Ｅ−０，１Ｅ−１，１Ｅ−２，１Ｅ−３と、行方向に配置された書込ワード線ＷＷＬＡ［０］，ＷＷＬＡ［１］，ＷＷＬＢ［０］，ＷＷＬＢ［１］および読出ワード線ＲＷＬ［０］，ＲＷＬ［１］と、列方向に配置された書込ビット線ＷＢＬ［０］，ＷＢＬ［１］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］とを含む。
【０１４４】
書込ワード線，読出ワード線，書込ビット線，および読出ビット線の各メモリセルに対する接続関係は、実施の形態１のメモリセルアレイ１１０Ａと同様なので、ここでは説明を繰り返さない。
【０１４５】
実施の形態５のメモリセルアレイ１１０Ｅは、電源線ＶＭ［０］，ＶＭ［１］を介して電源線レベル制御回路２０Ａに接続され、接地線ＧＭ［０］，ＧＭ［１］を介して接地線レベル制御回路３０Ｅに接続される。電源線ＶＭ［０］および接地線ＧＭ［０］は、メモリセル１Ｅ−０，１Ｅ−２に共通に接続される。電源線ＶＭ［１］および接地線ＧＭ［１］は、メモリセル１Ｅ−１，１Ｅ−３に共通に接続される。
【０１４６】
電源線レベル制御回路２０Ａの回路構成および動作は、実施の形態１の図２において説明したので、ここでは説明を繰り返さない。接地線レベル制御回路３０Ｅの回路構成および動作は、次の図１６，１７を参照しながら説明する。
【０１４７】
図１６は、接地線レベル制御回路３０Ｅの一例である接地線レベル制御回路３０Ｅ−１の回路構成を示した回路図である。
【０１４８】
図１６を参照して、接地線レベル制御回路３０Ｅ−１は、接地線ＧＭ［０］に接続されたＮチャネルＭＯＳトランジスタ３１Ｅと、接地線ＧＭ［１］に接続されたＮチャネルＭＯＳトランジスタ３２Ｅとを含む。
【０１４９】
ＮチャネルＭＯＳトランジスタ３１Ｅ，３２Ｅは、いずれもソースに接地電位ＧＮＤが与えられる。ＮチャネルＭＯＳトランジスタ３１Ｅ，３２Ｅの各ゲートは、レベル制御信号ＣＳ［０］，ＣＳ［１］をそれぞれ受ける。レベル制御信号ＣＳ［０］，ＣＳ［１］は、列アドレス信号および読出制御信号に連動する。
【０１５０】
接地線レベル制御回路３０Ｅ−１は、レベル制御信号ＣＳ［０］がＨレベルのとき接地線ＧＭ［０］の電位レベルを接地電位ＧＮＤとし、レベル制御信号ＣＳ［０］がＬレベルのとき接地線ＧＭ［０］の電位レベルをフローティングとする。同様に、レベル制御信号ＣＳ［１］がＨレベルのとき接地線ＧＭ［１］の電位レベルを接地電位ＧＮＤとし、レベル制御信号ＣＳ［１］がＬレベルのとき接地線ＧＭ［１］の電位レベルをフローティングとする。
【０１５１】
図１７は、接地線レベル制御回路３０Ｅの他の一例である接地線レベル制御回路３０Ｅ−２の回路構成を示した回路図である。
【０１５２】
図１７を参照して、接地線レベル制御回路３０Ｅ−２は、接地線ＧＭ［０］に接続されたＰチャネルＭＯＳトランジスタ３３ＥおよびＮチャネルＭＯＳトランジスタ３４Ｅと、接地線ＧＭ［１］に接続されたＰチャネルＭＯＳトランジスタ３５ＥおよびＮチャネルＭＯＳトランジスタ３６Ｅとを含む。
【０１５３】
ＰチャネルＭＯＳトランジスタ３３ＥおよびＮチャネルＭＯＳトランジスタ３４Ｅは、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列接続され、各ゲートはともにレベル制御信号ＣＳ［０］を受ける。ＰチャネルＭＯＳトランジスタ３５ＥおよびＮチャネルＭＯＳトランジスタ３６Ｅは、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列接続され、各ゲートはともにレベル制御信号ＣＳ［１］を受ける。レベル制御信号ＣＳ［０］，ＣＳ［１］は、列アドレス信号および読出制御信号に連動する。
【０１５４】
接地線レベル制御回路３０Ｅ−２は、レベル制御信号ＣＳ［０］がＨレベルのとき接地線ＧＭ［０］の電位レベルを接地電位ＧＮＤとし、レベル制御信号ＣＳ［０］がＬレベルのとき接地線ＧＭ［０］の電位レベルを電源電位ＶＤＤとする。同様に、レベル制御信号ＣＳ［１］がＨレベルのとき接地線ＧＭ［１］の電位レベルを接地電位ＧＮＤとし、レベル制御信号ＣＳ［１］がＬレベルのとき接地線ＧＭ［１］の電位レベルを電源電位ＶＤＤとする。
【０１５５】
このように、接地線レベル制御回路３０Ｅは、接地線レベル制御回路３０Ｅ−１の回路構成を採ることもできるし、接地線レベル制御回路３０Ｅ−２の回路構成を採ることもできる。
【０１５６】
すなわち、接地線レベル制御回路３０Ｅは、レベル制御信号ＣＳ［０］がＨレベルのとき接地線ＧＭ［０］の電位レベルを接地電位ＧＮＤとし、レベル制御信号ＣＳ［０］がＬレベルのとき接地線ＧＭ［０］の電位レベルを電源電位ＶＤＤまたはフローティングとする。同様に、レベル制御信号ＣＳ［１］がＨレベルのとき接地線ＧＭ［１］の電位レベルを接地電位ＧＮＤとし、レベル制御信号ＣＳ［１］がＬレベルのとき接地線ＧＭ［１］の電位レベルを電源電位ＶＤＤまたはフローティングとする。
【０１５７】
次に、メモリセル１Ｅ−０，１Ｅ−１，１Ｅ−２，１Ｅ−３を代表したメモリセル１Ｅの具体的な回路構成について説明する。ただし、メモリセル１Ｅは、書込ワード線，読出ビット線などの制御線を含むものとして考える。
【０１５８】
図１８は、この発明の実施の形態５によるメモリセル１Ｅの具体的な回路構成を示した回路図である。
【０１５９】
図１８を参照して、実施の形態５のメモリセル１Ｅは、データ記憶部１０００Ｅと、書込ポート２０００Ｅと、読出ポート３０００Ｅとを備える。データ記憶部１０００Ｅ，書込ポート２０００Ｅは、実施の形態１のデータ記憶部１０００Ａ，書込ポート２０００Ａとそれぞれ同一なのでここでは説明を繰り返さない。
【０１６０】
実施の形態５の読出ポート３０００Ｅは、ＮチャネルＭＯＳトランジスタ５のソースに電位レベルが制御可能な接地線ＧＭが接続された点においてのみ、実施の形態１の読出ポート３０００Ａと異なる。
【０１６１】
次に、上記のようなメモリセル構成を有するメモリセル１Ｅ−０，１Ｅ−１，１Ｅ−２，１Ｅ−３を含むメモリセルアレイ１１０Ｅの動作について説明する。なお、実施の形態１と重複する部分については説明を繰り返さない。
【０１６２】
図１６，１７を参照して、実施の形態５のメモリセルアレイ１１０Ｅでは、非読出し動作時、すなわち待機時または書込み動作時において、接地線ＧＭ［０］，ＧＭ［１］の電位レベルを制御するレベル制御信号ＣＳ［０］，ＣＳ［１］を共にＬレベルに設定する。
【０１６３】
これにより、接地線ＧＭ［０］，ＧＭ［１］の電位レベルは共に、電源電位ＶＤＤまたはフローティングとなる。ゆえに、図１８を参照して、接地線ＧＭ［０］，ＧＭ［１］の電位レベルは、ＮチャネルＭＯＳトランジスタ５のゲート−ドレイン間電圧を考慮すると、読出し動作前において、予め電源電位ＶＤＤにプリチャージされる読出ビット線ＲＢＬ［０］，ＲＢＬ［１］と同じ電位レベルになる。
【０１６４】
次に、メモリセルアレイ１１０Ｅの読出し動作について説明する。以下では、メモリセル１Ｅ−０のデータを読み出す場合について、図１９，２０を参照しながら説明する。
【０１６５】
図１９は、実施の形態５のメモリセルアレイ１１０Ｅにおける読出ワード線ＲＷＬ［０］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］の電位変化を示した図である。
【０１６６】
メモリセル１Ｅ−０のデータを読み出す場合、行アドレス信号によって読出ワード線ＲＷＬ［０］を選択し、図１９に示すように、読出ワード線ＲＷＬ［０］をＨレベル（電源電位ＶＤＤ）にすることで読出ビット線ＲＢＬ［０］に所望のデータを読み出す。電源電位ＶＤＤは、たとえば１．０Ｖに設定される。
【０１６７】
実施の形態５のメモリセルアレイ１１０Ｅでは、読出し動作時において、データ読出し列の接地線ＧＭ［０］の電位レベルを制御するレベル制御信号ＣＳ［０］をＨレベルに、データ非読出し列の接地線ＧＭ［１］の電位レベルを制御するレベル制御信号ＣＳ［１］をＬレベルにそれぞれ設定する。これにより、接地線ＧＭ［０］の電位レベルは接地電位ＧＮＤとなり、接地線ＧＭ［１］の電位レベルは電源電位ＶＤＤまたはフローティングとなる。
【０１６８】
図２０は、実施の形態５のメモリセルアレイ１１０Ｅにおける接地線ＧＭ［０］，ＧＭ［１］の電位変化を示した図である。
【０１６９】
読出し動作時において、レベル制御信号ＣＳ［０］，ＣＳ［１］をそれぞれＨレベル，Ｌレベルと設定することにより、図２０に示すように、データ読出し列（選択列）の接地線ＧＭ［０］における電位レベルは接地電位ＧＮＤとなり、データ非読出し列（非選択列）の接地線ＧＭ［１］における電位レベルは電源電位ＶＤＤまたはフローティングとなる。
【０１７０】
データ読出し列（選択列）の読出ビット線ＲＢＬ［０］は、選択メモリセル１Ｅ−０における図１８の記憶ノードＮ２の電位レベルがＨレベルの場合、接地線ＧＭと電気的に接続される。その結果、図１９に示すように、読出ビット線ＲＢＬ［０］の電位レベルは、接地電位ＧＮＤに向かって下がっていく。ゆえに、読出ビット線ＲＢＬ［０］にはＬレベルのデータが読み出される。
【０１７１】
一方、データ非読出し列（非選択列）の読出ビット線ＲＢＬ［１］は、読出ビット線ＲＢＬ［１］および接地線ＧＭ［１］が共にＨレベルであるため、図１９に示すように、非選択メモリセル（たとえばメモリセル１Ｅ−１）における図１８の記憶ノードＮ２の電位レベルにかかわらず、電源電位ＶＤＤの電位レベルを維持する。
【０１７２】
このように、実施の形態５のメモリセルアレイ１１０Ｅでは、読出し動作時においてデータ非読出し列（非選択列）の読出ビット線ＲＢＬ［１］の電位レベルが変化しないため、データ非読出し列における充放電電流が完全になくなり、消費電力の低減を図ることができる。
【０１７３】
以上のように、実施の形態５によれば、レベル制御信号に応じて接地線の電位を制御することにより、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることができる。
【０１７４】
なお、実施の形態５のようにレベル制御信号に応じて接地線の電位を制御するのは、実施の形態１〜４に対しても適用することが可能である。
【０１７５】
［実施の形態６］
図２１は、この発明の実施の形態６によるメモリセルアレイ１１０Ｆおよびその周辺の回路構成を示した回路図である。
【０１７６】
図２１を参照して、実施の形態６のメモリセルアレイ１１０Ｆは、行列状に配置されたメモリセル１Ｆ−０，１Ｆ−１，１Ｆ−２，１Ｆ−３と、行方向に配置された書込ワード線ＷＷＬＡ［０］，ＷＷＬＡ［１］，ＷＷＬＢ［０］，ＷＷＬＢ［１］および読出ワード線ＲＷＬ［０］，ＲＷＬ［１］と、列方向に配置された書込ビット線ＷＢＬ［０］，ＷＢＬ［１］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］とを含む。
【０１７７】
書込ワード線，読出ワード線，書込ビット線，および読出ビット線の各メモリセルに対する接続関係は、実施の形態１のメモリセルアレイ１１０Ａと同様なので、ここでは説明を繰り返さない。
【０１７８】
実施の形態６のメモリセルアレイ１１０Ｆは、接地線ＧＭ［０］，ＧＭ［１］を介して接地線レベル制御回路３０Ｅに接続され、接地線ＧＧ［０］，ＧＧ［１］を介して接地線レベル制御回路３０Ｆに接続される。接地線ＧＭ［０］，ＧＧ［０］は、共にメモリセル１Ｆ−０，１Ｆ−２に共通に接続される。接地線ＧＭ［１］，ＧＧ［１］は、共にメモリセル１Ｆ−１，１Ｆ−３に共通に接続される。
【０１７９】
接地線レベル制御回路３０Ｅの回路構成および動作は、実施の形態５の図１６，１７において説明したので、ここでは説明を繰り返さない。
【０１８０】
接地線レベル制御回路３０Ｆは、接地線ＧＧ［０］に接続されたＮチャネルＭＯＳトランジスタ３１Ｆ，３２Ｆと、接地線ＧＧ［１］に接続されたＮチャネルＭＯＳトランジスタ３３Ｆ，３４Ｆとを含む。ＮチャネルＭＯＳトランジスタ３２Ｆは、接地線ＧＧ［０］にダイオード接続される。ＮチャネルＭＯＳトランジスタ３４Ｆは、接地線ＧＧ［１］にダイオード接続される。
【０１８１】
ＮチャネルＭＯＳトランジスタ３１Ｆ〜３４Ｆは、いずれもソースに接地電位ＧＮＤが与えられる。ＮチャネルＭＯＳトランジスタ３１Ｆ，３３Ｆの各ゲートは、レベル制御信号ＣＳ［０］，ＣＳ［１］をそれぞれ受ける。レベル制御信号ＣＳ［０］，ＣＳ［１］は、列アドレス信号および読出制御信号に連動する。
【０１８２】
接地線レベル制御回路３０Ｆは、レベル制御信号ＣＳ［０］がＨレベルのとき接地線ＧＧ［０］の電位レベルを接地電位ＧＮＤとし、レベル制御信号ＣＳ［０］がＬレベルのとき接地線ＧＭ［０］の電位レベルをＶｔｎ（ＶｔｎはＮチャネルＭＯＳトランジスタのゲート−ソース間電圧）とする。同様に、レベル制御信号ＣＳ［１］がＨレベルのとき接地線ＧＧ［１］の電位レベルを接地電位ＧＮＤとし、レベル制御信号ＣＳ［１］がＬレベルのとき接地線ＧＭ［１］の電位レベルをＶｔｎとする。
【０１８３】
次に、メモリセル１Ｆ−０，１Ｆ−１，１Ｆ−２，１Ｆ−３を代表したメモリセル１Ｆの具体的な回路構成について説明する。ただし、メモリセル１Ｆは、書込ワード線，読出ビット線などの制御線を含むものとして考える。
【０１８４】
図２２は、この発明の実施の形態６によるメモリセル１Ｆの具体的な回路構成を示した回路図である。
【０１８５】
図２２を参照して、実施の形態６のメモリセル１Ｆは、データ記憶部１０００Ｆと、書込ポート２０００Ｆと、読出ポート３０００Ｆとを備える。データ記憶部１０００Ｆは、インバータ２Ｆ，３Ｆを含む。なお、書込ポート２０００Ｆは、実施の形態１の書込ポート２０００Ａと同一なので、ここでは説明を繰り返さない。また、読出ポート３０００Ｆは、実施の形態５の読出ポート３０００Ｅと同一なので、ここでは説明を繰り返さない。
【０１８６】
実施の形態６のデータ記憶部１０００Ｆは、電源線の電位レベルが電源電位ＶＤＤに固定され、電位レベルが制御可能な接地線ＧＧがインバータ２Ｆ，３Ｆに接続される点においてのみ、実施の形態１のデータ記憶部１０００Ａと異なる。
【０１８７】
次に、上記のようなメモリセル構成を有するメモリセル１Ｆ−０，１Ｆ−１，１Ｆ−２，１Ｆ−３を含むメモリセルアレイ１１０Ｆの動作について説明する。なお、実施の形態１と重複する部分については説明を繰り返さない。また、接地線レベル制御回路３０Ｅによる接地線ＧＭ［０］，ＧＭ［１］の電位レベル制御は、実施の形態５において説明したので、ここでは説明を繰り返さない。
【０１８８】
図２１を参照して、実施の形態６のメモリセルアレイ１１０Ｆでは、非読出し動作時、すなわち待機時または書込み動作時において、接地線ＧＧ［０］，ＧＧ［１］の電位レベルを制御するレベル制御信号ＣＳ［０］，ＣＳ［１］を共にＬレベルに設定する。いま、図２２のＮチャネルＭＯＳトランジスタ１２，１４はいずれか一方が常にオンしているため、接地線ＧＧ［０］，ＧＧ［１］には定常的に電流が流れ込む。このため、接地線ＧＧ［０］，ＧＧ［１］の電位レベルはともにＶｔｎとなる。
【０１８９】
実施の形態１の図５において説明したように、ＭＯＳトランジスタのゲートリーク電流はゲート電圧（ゲート−ソース間電圧およびゲート−ドレイン間電圧の総称）に対して指数的に変化するため、ゲート電圧をわずかに落とすだけでゲートリーク電流は大幅に低減する。一方、接地線ＧＧ［０］，ＧＧ［１］の電位レベルを接地電位ＧＮＤから一定電位だけ引き上げるのは、その引き上げられた電位レベルを基準に考えた場合、電源電位ＶＤＤの電位レベルを一定電位だけ引き下げるのと等価である。
【０１９０】
したがって、図２１を参照して、レベル制御信号ＣＳ［０］，ＣＳ［１］を共にＬレベルに設定して接地線ＧＧ［０］，ＧＧ［１］の電位レベルをＶｔｎとすることにより、メモリセルアレイ１１０Ｆの非読出し動作時におけるゲートリーク電流を大幅に低減することができる。これにより、メモリセルアレイ１１０Ｆの非読出し動作時における消費電力を大幅に低減することが可能となる。
【０１９１】
次に、メモリセルアレイ１１０Ｆの読出し動作について説明する。以下では、メモリセル１Ｆ−０のデータを読み出す場合について、図２３を参照しながら説明する。
【０１９２】
図２３は、実施の形態６のメモリセルアレイ１１０Ｆにおける接地線ＧＧ［０］，ＧＧ［１］の電位変化を示した図である。
【０１９３】
レベル制御信号ＣＳ［０］，ＣＳ［１］をそれぞれＨレベル，Ｌレベルと設定することにより、読出し動作時において、図２３に示すように、データ読出し列（選択列）の接地線ＧＧ［０］における電位レベルは接地電位ＧＮＤとなり、データ非読出し列（非選択列）の接地線ＧＧ［１］における電位レベルはＶｔｎとなる。
【０１９４】
先述したように、接地線ＧＧ［０］，ＧＧ［１］の電位レベルを接地電位ＧＮＤから一定電位だけ引き上げるのは、その引き上げられた電位レベルを基準に考えた場合、電源電位ＶＤＤの電位レベルを一定電位だけ引き下げるのと等価である。
【０１９５】
したがって、実施の形態１の図８において説明したのと同じ理由により、データ読出し列（選択列）の読出ビット線ＲＢＬ［０］は、読出し動作時において、電位レベルの低下幅が大きくなる。一方、データ非読出し列（非選択列）の読出ビット線ＲＢＬ［１］は、読出し動作時において、電位レベルの低下幅が小さくなる。
【０１９６】
ゆえに、読出し動作時における電位レベルの低下幅が小さいデータ非読出し列の読出ビット線ＲＢＬ［１］は、プリチャージ動作時において、少ない充電電流でＨレベルに復帰することができる。
【０１９７】
このように、レベル制御信号ＣＳ［０］，ＣＳ［１］をそれぞれＨレベル，Ｌレベルに設定して接地線ＧＧ［０］，ＧＧ［１］の電位をそれぞれＧＮＤ，Ｖｔｎとすることにより、メモリセルアレイ１１０Ｆの読出し動作時における消費電力を低減することが可能となる。
【０１９８】
読出し動作が完了すると、ゲートリーク電流による消費電力を低減するためにレベル制御信号ＣＳ［０］をＬレベルに戻し、接地線ＧＧ［０］の電位レベルを接地電位ＧＮＤにドライブしていた図２１のＮチャネルＭＯＳトランジスタ３１Ｆをオフする。これにより、図２３に示すように、接地線ＧＧ［０］の電位レベルは徐々にＶｔｎのレベルにまで上昇し、やがて安定する。
【０１９９】
以上のように、実施の形態６によれば、レベル制御信号に応じて接地線の電位を制御することにより、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることができる。
【０２００】
なお、実施の形態６のようにレベル制御信号に応じて接地線の電位を制御するのは、実施の形態１〜４に対しても適用することが可能である。
【０２０１】
［実施の形態７］
実施の形態１〜６では、マルチポート（一例として２ポート）のメモリセルから構成されるメモリセルアレイについて説明してきたが、実施の形態７では、シングルポートのメモリセルから構成されるメモリセルアレイについて説明する。
【０２０２】
図２４は、この発明の実施の形態７によるメモリセルアレイ１１０Ｇおよびその周辺の回路構成を示した回路図である。
【０２０３】
図２４を参照して、実施の形態７のメモリセルアレイ１１０Ｇは、行列状に配置されたメモリセル１Ｇ−０，１Ｇ−１，１Ｇ−２，１Ｇ−３と、行方向に配置されたワード線ＷＬ［０］，ＷＬ［１］と、列方向に配置されたビット線対ＢＬ［０］，／ＢＬ［０］およびＢＬ［１］，／ＢＬ［１］とを含む。
【０２０４】
ワード線ＷＬ［０］はメモリセル１Ｇ−０，１Ｇ−１に共通に接続され、ワード線ＷＬ［１］はメモリセル１Ｇ−２，１Ｇ−３に共通に接続される。ビット線対ＢＬ［０］，／ＢＬ［０］はメモリセル１Ｇ−０，１Ｇ−２に共通に接続され、ビット線対ＢＬ［１］，／ＢＬ［１］はメモリセル１Ｇ−１，１Ｇ−３に共通に接続される。
【０２０５】
実施の形態７のメモリセルアレイ１１０Ｇは、電源線ＶＭ［０］，ＶＭ［１］を介して電源線レベル制御回路２０Ａに接続され、接地線ＧＧ［０］，ＧＧ［１］を介して接地線レベル制御回路３０Ｆに接続される。電源線ＶＭ［０］および接地線ＧＧ［０］は、メモリセル１Ｇ−０，１Ｇ−２に共通に接続される。電源線ＶＭ［１］および接地線ＧＧ［１］は、メモリセル１Ｇ−１，１Ｇ−３に共通に接続される。
【０２０６】
電源線レベル制御回路２０Ａの回路構成および動作は、実施の形態１の図２において説明したので、ここでは説明を繰り返さない。また、接地線レベル制御回路３０Ｆの回路構成および動作は、実施の形態６の図２１において説明したので、ここでは説明を繰り返さない。
【０２０７】
次に、メモリセル１Ｇ−０，１Ｇ−１，１Ｇ−２，１Ｇ−３を代表したメモリセル１Ｇの具体的な回路構成について説明する。ただし、メモリセル１Ｇは、ワード線，ビット線などの制御線を含むものとして考える。
【０２０８】
図２５は、この発明の実施の形態７によるメモリセル１Ｇの具体的な回路構成を示した回路図である。
【０２０９】
図２５に示した実施の形態７のメモリセル１Ｇは、シングルポートのメモリセル構成を有する。メモリセル１Ｇは、データ記憶部１０００Ｇと、書込／読出ポート２０００Ｇとを備える。データ記憶部１０００Ｇは、インバータ２Ｇ，３Ｇを含む。
【０２１０】
実施の形態７のデータ記憶部１０００Ｇは、電位レベルが制御可能な接地線ＧＧがインバータ２Ｇ，３Ｇに接続される点においてのみ、実施の形態１のデータ記憶部１０００Ａと異なる。すなわち、実施の形態７のデータ記憶部１０００Ｇは、電源線ＶＭおよび接地線ＧＧの双方の電位レベルを制御することが可能である。
【０２１１】
書込／読出ポート２０００Ｇは、ＮチャネルＭＯＳトランジスタ７，８と、ワード線ＷＬと、ビット線対ＢＬ，／ＢＬとを含む。ＮチャネルＭＯＳトランジスタ７は、ソースが記憶ノードＮ１に接続され、ゲートがワード線ＷＬに接続され、ドレインがビット線／ＢＬに接続される。ＮチャネルＭＯＳトランジスタ８は、ソースが記憶ノードＮ２に接続され、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続される。
【０２１２】
次に、上記のようなメモリセル構成を有するメモリセル１Ｇ−０，１Ｇ−１，１Ｇ−２，１Ｇ−３を含むメモリセルアレイ１１０Ｇの動作について説明する。なお、実施の形態１と重複する部分については説明を繰り返さない。
【０２１３】
図２４を参照して、実施の形態７のメモリセルアレイ１１０Ｇでは、非読出し動作時、すなわち待機時または書込み動作時において、レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定する（レベル制御信号ＣＳ［０］，ＣＳ［１］を共にＬレベルに設定する）。これにより、電源線ＶＭ［０］，ＶＭ［１］の電位レベルはＶＤＤ−Ｖｔｐとなり、接地線ＧＧ［０］，ＧＧ［１］の電位レベルはＶｔｎとなる。
【０２１４】
その結果、メモリセルアレイ１１０Ｇの非読出し動作時におけるゲートリーク電流を大幅に低減することができる。これにより、メモリセルアレイ１１０Ｇの非読出し動作時における消費電力を大幅に低減することが可能となる。
【０２１５】
次に、メモリセルアレイ１１０Ｇの読出し動作について説明する。以下では、メモリセル１Ｇ−０のデータを読み出す場合について、図２６，２７を参照しながら説明する。
【０２１６】
図２６は、実施の形態７のメモリセルアレイ１１０Ｇにおけるワード線ＷＬ［０］、ビット線対ＢＬ［０］，／ＢＬ［０］およびビット線対ＢＬ［１］，／ＢＬ［１］の電位変化を示した図である。
【０２１７】
実施の形態７のメモリセルアレイ１１０Ｇのようにシングルポートのメモリセルから構成されるメモリセルアレイの場合、ビット線対ＢＬ，／ＢＬが各列に配置され、ビット線対ＢＬ，／ＢＬの一方の電位が下がったことを検知してＨレベルまたはＬレベルのデータを読み出す差動型のメモリセルアレイ動作が一般的である。
【０２１８】
実施の形態７のメモリセルアレイ１１０Ｇでは、メモリセル１Ｇ−０のデータを読み出す場合、行アドレス信号によってワード線ＷＬ［０］を選択し、図２６に示すように、ワード線ＷＬ［０］をＨレベル（電源電位ＶＤＤ）にする。これにより、図２６に示すように、ビット線対ＢＬ［０］，／ＢＬ［０］のうちビット線ＢＬ［０］の電位が下がり、所望のデータが読み出される。電源電位ＶＤＤは、たとえば１．０Ｖに設定される。
【０２１９】
ただし、図２４に示すように、ワード線ＷＬ［０］は、同一行で非読出し列のメモリセルであるメモリセル１Ｇ−１にも接続している。そのため、メモリセル１Ｇ−０のデータがビット線対ＢＬ［０］，／ＢＬ［０］に読み出されるのと同時に、メモリセル１Ｇ−１のデータがビット線対ＢＬ［１］，／ＢＬ［１］に読み出される。
【０２２０】
実施の形態７のメモリセルアレイ１１０Ｇでは、同時に読み出されたメモリセル１Ｇ−０，１Ｇ−１の各データは図示しないセレクタ回路に入力され、列アドレス信号によって指定された一方のビット線対のデータを選択することにより所望のデータが読み出される。
【０２２１】
実施の形態１において説明したように、データ読出し列のビット線ＢＬ［０］は、読出し動作の高速化のため、電位レベルが速く変動することが望ましい。一方、データ非読出し列のビット線ＢＬ［１］は、充放電電流を抑えて消費電力を低減するため、電位レベルは変化しないことが望ましい。
【０２２２】
そこで、実施の形態７のメモリセルアレイ１１０Ｇでは、読出し動作時において、データ読出し列の電源線ＶＭ［０］の電位レベルを制御するレベル制御信号／ＣＳ［０］をＬレベルに、データ非読出し列の電源線ＶＭ［１］の電位レベルを制御するレベル制御信号／ＣＳ［１］をＨレベルにそれぞれ設定する。これにより、データ読出し列の接地線ＧＧ［０］の電位レベルを制御するレベル制御信号ＣＳ［０］はＨレベルとなり、データ非読出し列の接地線ＧＧ［１］の電位レベルを制御するレベル制御信号ＣＳ［１］はＬレベルとなる。
【０２２３】
図２７は、実施の形態７のメモリセルアレイ１１０Ｇにおける電源線ＶＭ［０］，ＶＭ［１］および接地線ＧＧ［０］，ＧＧ［１］の電位変化を示した図である。
【０２２４】
レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルと設定することにより、読出し動作時において、図２７に示すように、データ読出し列（選択列）の電源線ＶＭ［０］における電位レベルは電源電位ＶＤＤとなり、データ非読出し列（非選択列）の電源線ＶＭ［１］における電位レベルはＶＤＤ−Ｖｔｐ（ＶｔｐはＰチャネルＭＯＳトランジスタのゲート−ソース間電圧）となる。
【０２２５】
また、レベル制御信号ＣＳ［０］，ＣＳ［１］はそれぞれＨレベル，Ｌレベルとなるので、読出し動作時において、図２７に示すように、データ読出し列（選択列）の接地線ＧＧ［０］における電位レベルは接地電位ＧＮＤとなり、データ非読出し列（非選択列）の接地線ＧＧ［１］における電位レベルはＶｔｎ（ＶｔｎはＮチャネルＭＯＳトランジスタのゲート−ソース間電圧）となる。
【０２２６】
先述したように、接地線ＧＧ［０］，ＧＧ［１］の電位レベルを接地電位ＧＮＤから一定電位だけ引き上げるのは、電源電位ＶＤＤの電位レベルを一定電位だけ引き下げるのと等価である。ここでは、接地線ＧＧ［０］，ＧＧ［１］の電位レベル制御について特に詳しく説明する。
【０２２７】
読出し動作時において、選択メモリセル１Ｇ−０における図２５の接地線ＧＧの電位レベルは接地電位はＧＮＤとなり、図２５のＮチャネルＭＯＳトランジスタ１２，１４のいずれか一方のゲート−ソース間には電源電位ＶＤＤの電圧がかかる。一般に、ゲート−ソース間電圧が高いほど、ＭＯＳトランジスタの駆動能力は高くなるため、データ読出し列のビット線ＢＬ［０］のデータは速く引き抜かれる。
【０２２８】
その結果、図２６を参照して、データ読出し列（選択列）のビット線ＢＬ［０］は、読出し動作時において、電位レベルの低下幅が大きくなる。
【０２２９】
一方、非選択メモリセル１Ｇ−１における図２５の接地線ＧＧの電位レベルはＶｔｎとなり、図２５のＮチャネルＭＯＳトランジスタ１２，１４のいずれか一方のゲート−ソース間には電源電位ＶＤＤ−Ｖｔｎの電圧がかかる。非選択メモリセル１Ｇ−１は、ＮチャネルＭＯＳトランジスタ１２，１４のいずれか一方のゲート−ソース間電圧が選択メモリセル１Ｇ−０に比べて低いので、データ非読出し列のビット線ＢＬ［１］のデータはゆっくり引き抜かれる。
【０２３０】
その結果、図２６を参照して、データ非読出し列（非選択列）のビット線ＢＬ［１］は、読出し動作時において、電位レベルの低下幅が小さくなる。
【０２３１】
ビット線ＢＬ［０］の電位変化がデータ出力に伝わって読出し動作が完了すると、図２６に示すように、ビット線ＢＬ［０］，ＢＬ［１］の電位レベルはプリチャージされて再びＨレベルに戻る。
【０２３２】
このとき、読出し動作時における電位レベルの低下幅が小さいデータ非読出し列のビット線ＢＬ［１］は、プリチャージ動作時において、少ない充電電流でＨレベルに復帰することができる。
【０２３３】
また、非選択メモリセル１Ｇ−１においてオンしているＭＯＳトランジスタのゲート−ソース間電圧は電源電位ＶＤＤより低くなるので、当該ＭＯＳトランジスタにおけるリーク電流を低減することができる。
【０２３４】
ところで、非選択メモリセル１Ｇ−１における図２５の接地線ＧＧの電位レベルはＶｔｎであって、接地電位ＧＮＤから浮いている。そのため、非選択メモリセル１Ｇ−１におけるＮチャネルＭＯＳトランジスタの基板電位が接地電位ＧＮＤの場合には、当該ＮチャネルＭＯＳトランジスタの基板−ソース間にＶｔｎ電位の逆バイアスがかかる。
【０２３５】
その結果、非選択メモリセル１Ｇ−１におけるＮチャネルＭＯＳトランジスタのしきい値電圧が高くなり、当該ＮチャネルＭＯＳトランジスタのソース−ドレイン間におけるリーク電流を低減することができる。
【０２３６】
同様に、非選択メモリセル１Ｇ−１における図２５の電源線ＶＭの電位レベルはＶＤＤ−Ｖｔｐであるため、非選択メモリセル１Ｇ−１におけるＰチャネルＭＯＳトランジスタの基板−ソース間にはＶｔｐ電位の逆バイアスがかかる。
【０２３７】
その結果、非選択メモリセル１Ｇ−１におけるＰチャネルＭＯＳトランジスタのしきい値電圧が高くなり、当該ＰチャネルＭＯＳトランジスタのソース−ドレイン間におけるリーク電流を低減することができる。
【０２３８】
以上のように、実施の形態７によれば、レベル制御信号に応じて電源線および接地線の電位を制御することにより、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることができる。
【０２３９】
なお、実施の形態７では、シングルポートのメモリセル構成を有するメモリセルアレイに対し、電源線ＶＭおよび接地線ＧＧの両方を列単位で制御する場合について説明したが、電源線ＶＭのみ、または接地線ＧＧのみを制御することも可能である。
【０２４０】
［実施の形態８］
実施の形態１〜７では、メモリセルアレイおよびその周辺回路、またはメモリセルアレイについて説明してきたが、実施の形態８では、実施の形態１，２，５，７における電源線レベル制御回路の一例について説明する。
【０２４１】
図２８は、この発明の実施の形態８による電源線レベル制御回路２０の回路構成を示した回路図である。
【０２４２】
図２８を参照して、実施の形態８の電源線レベル制御回路２０は、列ごとに設けられる電源線レベル切替回路２００−０，２００−１を含む。電源線レベル切替回路２００−０は、保持テスト制御信号ＲＴ、冗長置換制御信号ＫＩＬＬ［０］、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２、およびレベル制御信号ＣＳ［０］を受けて、電源線ＶＭ［０］の電位レベルを制御する。電源線レベル切替回路２００−１は、保持テスト制御信号ＲＴ、冗長置換制御信号ＫＩＬＬ［１］、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２、およびレベル制御信号ＣＳ［１］を受けて、電源線ＶＭ［１］の電位レベルを制御する。次に、電源線レベル切替回路２００−０，２００−１を代表した電源線レベル切替回路２００の具体的な回路構成について説明する。
【０２４３】
図２９は、この発明の実施の形態８による電源線レベル切替回路２００の具体的な回路構成を示した回路図である。
【０２４４】
図２９を参照して、実施の形態８の電源線レベル切替回路２００は、レベル制御信号ＣＳおよび冗長置換制御信号ＫＩＬＬを受けるＮＡＮＤ回路２０１と、ドレインが電源線ＶＭに接続されたＰチャネルＭＯＳトランジスタ２０２〜２０４，２０６，２０９と、ダイオード接続されたＰチャネルＭＯＳトランジスタ２０５，２０７，２０８とを有する。
【０２４５】
ＰチャネルＭＯＳトランジスタ２０２，２０３，２０９は、ソースが電源ノードＶＤＤに接続される。ＰチャネルＭＯＳトランジスタ２０２は、ゲートにＮＡＮＤ回路２０１の出力を受ける。ＰチャネルＭＯＳトランジスタ２０３は、ゲートに保持電位設定信号ＤＣＬ０を受ける。ＰチャネルＭＯＳトランジスタ２０９は、ゲートに保持テスト制御信号ＲＴを受ける。
【０２４６】
ＰチャネルＭＯＳトランジスタ２０４，２０５は、電源ノードＶＤＤと電源線ＶＭとの間に直列接続される。ＰチャネルＭＯＳトランジスタ２０４は、ゲートに保持電位設定信号ＤＣＬ１を受ける。ＰチャネルＭＯＳトランジスタ２０６，２０７，２０８は、電源ノードＶＤＤと電源線ＶＭとの間に直列接続される。ＰチャネルＭＯＳトランジスタ２０６は、ゲートに保持電位設定信号ＤＣＬ２を受ける。
【０２４７】
図３０は、この発明の実施の形態８による電源線レベル切替回路２００の動作を説明するための図である。
【０２４８】
まず、列選択信号でもあるレベル制御信号ＣＳがＨレベルの場合、すなわち、列が選択されてアクセスされるアクセス時の場合について説明する。このとき、冗長置換制御信号ＫＩＬＬはＨレベルとなる。これは、選択した列が不良セルを含まず正常に動作していることを意味する。したがって、この列は、スペア列に置換されることなく、実際にアクセスされる列となる。なお、保持テスト制御信号ＲＴおよび保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２は、アクセス時において、ＨレベルでもＬレベルでもよい。図３０では、ＨレベルでもＬレベルでもよい状態を「Ｘ」で表わしている。
【０２４９】
図２９を参照して、レベル制御信号ＣＳおよび冗長置換制御信号ＫＩＬＬがともにＨレベルのとき、ＮＡＮＤ回路２０１はＬレベルの信号を出力する。これを受けて、ＰチャネルＭＯＳトランジスタ２０２がオンし、図３０にも示すように、電源線ＶＭの電位レベルは電源電位ＶＤＤとなる。
【０２５０】
次に、図３０に戻って、列選択信号でもあるレベル制御信号ＣＳがＬレベルの場合、すなわち、列が選択されずアクセスされない非アクセス時の場合について説明する。このとき、保持テスト制御信号ＲＴはＨレベルとなる。また、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２は、いずれか１つの信号がＬレベルに設定され、その他２つの信号はＨレベルに設定される。なお、冗長置換制御信号ＫＩＬＬは、ＨレベルであってもＬレベルであってもよい。
【０２５１】
図２９を参照して、レベル制御信号ＣＳがＬレベルのとき、ＮＡＮＤ回路２０１は、冗長置換制御信号ＫＩＬＬのＨレベル／Ｌレベルに関係なく、Ｌレベルの信号を出力する。これを受けて、ＰチャネルＭＯＳトランジスタ２０２はオフする。また、保持テスト制御信号ＲＴがＨレベルであることから、ＰチャネルＭＯＳトランジスタ２０９もオフとなる。
【０２５２】
非アクセス時において、保持電位設定信号ＤＣＬ２がＬレベルで、保持電位設定信号ＤＣＬ０，ＤＣＬ１がＨレベルのとき、ＰチャネルＭＯＳトランジスタ２０３，２０４，２０６のうち、ＰチャネルＭＯＳトランジスタ２０６のみがオンし、ＰチャネルＭＯＳトランジスタ２０３，２０４はオフする。これにより、図３０にも示すように、電源線ＶＭの電位レベルはＶＤＤ−２Ｖｔｐ（ＶｔｐはＰチャネルＭＯＳトランジスタのゲート−ソース間電圧）となる。
【０２５３】
非アクセス時において、保持電位設定信号ＤＣＬ１がＬレベルで、保持電位設定信号ＤＣＬ０，ＤＣＬ２がＨレベルのとき、ＰチャネルＭＯＳトランジスタ２０３，２０４，２０６のうち、ＰチャネルＭＯＳトランジスタ２０４のみがオンし、ＰチャネルＭＯＳトランジスタ２０３，２０６はオフする。これにより、図３０にも示すように、電源線ＶＭの電位レベルはＶＤＤ−Ｖｔｐとなる。
【０２５４】
非アクセス時において、保持電位設定信号ＤＣＬ０がＬレベルで、保持電位設定信号ＤＣＬ１，ＤＣＬ２がＨレベルのとき、ＰチャネルＭＯＳトランジスタ２０３，２０４，２０６のうち、ＰチャネルＭＯＳトランジスタ２０３のみがオンし、ＰチャネルＭＯＳトランジスタ２０４，２０６はオフする。これにより、図３０にも示すように、電源線ＶＭの電位レベルは電源電位ＶＤＤとなる。
【０２５５】
このように、電源線レベル切替回路２００は、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２のＨレベル／Ｌレベルの組み合わせを変えることにより、非アクセス時において、電源線ＶＭの電位レベルを切り替えることができる。電源線ＶＭの電位レベルを切替可能とすることによって、電源電位ＶＤＤの値が変動した場合にも、柔軟に対処することが可能となる。
【０２５６】
たとえば、電源電位ＶＤＤが所定値より低くなった場合、非アクセス時に電源線ＶＭの電位レベルをＶＤＤ−２Ｖｔｐにまで下げると、電源線ＶＭの電位レベルが低くなりすぎて、電源線ＶＭに接続されるメモリセルのデータが正しく保持されない可能性がある。そのような場合に、電源線ＶＭの電位レベルをたとえばＶＤＤ−Ｖｔｐに切り替えることによって、メモリセルのデータを正しく保持できるようになる。また、電源線ＶＭの電位レベルをＶＤＤ−Ｖｔｐに切り替えてもなお電源線ＶＭの電位レベルが低すぎる場合には、電源線ＶＭの電位レベルを電源電位ＶＤＤに切り替えればよい。
【０２５７】
次に、図３０に戻って、冗長置換時の場合について説明する。このとき、冗長置換制御信号ＫＩＬＬはＬレベルとなる。これは、選択した列が不良セルを含んでいて正常に動作しないことを意味する。したがって、この列は、スペア列に置換され、実際にアクセスされることはない。このとき、保持テスト制御信号ＲＴおよび保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２は、いずれもＨレベルとなる。なお、レベル制御信号ＣＳは、冗長選択時において、ＨレベルでもＬレベルでもよい。
【０２５８】
図２９を参照して、冗長置換制御信号ＫＩＬＬがＬレベルのとき、ＮＡＮＤ回路２０１は、レベル制御信号ＣＳのＨレベル／Ｌレベルに関係なく、Ｌレベルの信号を出力する。これを受けて、ＰチャネルＭＯＳトランジスタ２０２はオフする。また、保持テスト制御信号ＲＴおよび保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２がいずれもＨレベルであることから、ＰチャネルＭＯＳトランジスタ２０３，２０４，２０６，２０９もすべてオフとなる。これらの結果、図３０にも示すように、電源線ＶＭは高インピーダンス（Ｈｉ−Ｚ）のフローティングとなる。
【０２５９】
冗長選択時では、選択した列が実際にアクセスされることはないものの、この列がたとえばショートのような不良を有する場合、この列でのリーク電流が異常に大きくなる可能性がある。冗長選択時において電源線ＶＭをフローティングとすることにより、このような異常リーク電流を抑制することが可能となる。
【０２６０】
次に、図３０に戻って、保持テスト時の場合について説明する。保持テスト（リテンションテスト）とは、メモリセルのデータ保持特性をテストするモードであって、通常の動作状態では使用しないモードである。このとき、保持テスト制御信号ＲＴおよびレベル制御信号ＣＳは、ともにＬレベルとなる。また、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２は、いずれもＨレベルとなる。なお、冗長置換制御信号ＫＩＬＬは、保持テスト時において、ＨレベルでもＬレベルでもよい。
【０２６１】
図２９を参照して、レベル制御信号ＣＳがＬレベルのとき、ＮＡＮＤ回路２０１は、冗長置換制御信号ＫＩＬＬのＨレベル／Ｌレベルに関係なく、Ｌレベルの信号を出力する。これを受けて、ＰチャネルＭＯＳトランジスタ２０２はオフする。また、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２がいずれもＨレベルであることから、ＰチャネルＭＯＳトランジスタ２０３，２０４，２０６はいずれもオフとなる。
【０２６２】
一方、保持テスト制御信号ＲＴはＬレベルであることから、ＰチャネルＭＯＳトランジスタ２０９はオンとなる。ＰチャネルＭＯＳトランジスタ２０９は、ドライブ能力を十分小さくしておく。ただし、電源線ＶＭに接続されるメモリセルが不良メモリセルを含まない場合において、メモリセルが記憶データを正しく保持するのに必要なドライブ能力は維持する。
【０２６３】
いま、電源線ＶＭに接続されるメモリセルの中で、リーク電流の大きなメモリセルが存在する場合を考える。通常の動作テストでは、メモリセルへのアクセスが行なわれる際、ＰチャネルＭＯＳトランジスタ２０２がオンする。これにより、リーク電流の大きなメモリセルが存在する場合でも、ＰチャネルＭＯＳトランジスタ２０２のドライブ能力により、このメモリセルの読出し／書込みが正常に行なわれてしまう場合がある。そのため、これまでの通常の動作テストでは、リーク電流の大きなメモリセルを判定して、冗長置換により救済することができない場合があった。
【０２６４】
この発明の保持テストでは、ＰチャネルＭＯＳトランジスタ２０２をオフとし、オンとなるＰチャネルＭＯＳトランジスタ２０９のドライブ能力を十分小さくしている。そのため、リーク電流の大きなメモリセルが存在する場合には、このメモリセルの影響により電源線ＶＭの電位レベルが低下する。これにより、電源線ＶＭに接続されているメモリセルはデータを正しく保持することができなくなり、保持テストの結果は不良（フェイル）となる。この不良結果を元に不良メモリセルをスペア列に置換することで、異常リーク電流をなくすことができる。
【０２６５】
以上のように、実施の形態８によれば、電源線レベル制御回路に入力される各種制御信号の設定をメモリセルアレイの動作モードに応じて変えることにより、電源線の電位レベルをメモリセルアレイの動作モードごとに最適に設定することができる。
【０２６６】
［実施の形態９］
実施の形態９では、実施の形態５，６，７における接地線レベル制御回路の一例について説明する。
【０２６７】
図３１は、この発明の実施の形態９による接地線レベル制御回路３０の回路構成を示した回路図である。
【０２６８】
図３１を参照して、実施の形態９の接地線レベル制御回路３０は、列ごとに設けられる接地線レベル切替回路３００−０，３００−１を含む。接地線レベル切替回路３００−０は、保持テスト制御信号／ＲＴ、冗長置換制御信号／ＫＩＬＬ［０］、保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２、およびレベル制御信号／ＣＳ［０］を受けて、接地線ＧＧ［０］の電位レベルを制御する。接地線レベル切替回路３００−１は、保持テスト制御信号／ＲＴ、冗長置換制御信号／ＫＩＬＬ［１］、保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２、およびレベル制御信号／ＣＳ［１］を受けて、接地線ＧＧ［１］の電位レベルを制御する。次に、接地線レベル切替回路３００−０，３００−１を代表した接地線レベル切替回路３００の具体的な回路構成について説明する。
【０２６９】
図３２は、この発明の実施の形態９による接地線レベル切替回路３００の具体的な回路構成を示した回路図である。
【０２７０】
図３２を参照して、実施の形態９の接地線レベル切替回路３００は、レベル制御信号／ＣＳおよび冗長置換制御信号／ＫＩＬＬを受けるＮＯＲ回路３０１と、ドレインが接地線ＧＧに接続されたＮチャネルＭＯＳトランジスタ３０２〜３０４，３０６，３０９と、ダイオード接続されたＮチャネルＭＯＳトランジスタ３０５，３０７，３０８とを有する。
【０２７１】
ＮチャネルＭＯＳトランジスタ３０２，３０３，３０９は、ソースが接地ノードＧＮＤに接続される。ＮチャネルＭＯＳトランジスタ３０２は、ゲートにＮＯＲ回路３０１の出力を受ける。ＮチャネルＭＯＳトランジスタ３０３は、ゲートに保持電位設定信号／ＤＣＬ０を受ける。ＮチャネルＭＯＳトランジスタ３０９は、ゲートに保持テスト制御信号／ＲＴを受ける。
【０２７２】
ＮチャネルＭＯＳトランジスタ３０４，３０５は、接地ノードＧＮＤと接地線ＧＧとの間に直列接続される。ＮチャネルＭＯＳトランジスタ３０４は、ゲートに保持電位設定信号／ＤＣＬ１を受ける。ＮチャネルＭＯＳトランジスタ３０６，３０７，３０８は、接地ノードＧＮＤと接地線ＧＧとの間に直列接続される。ＮチャネルＭＯＳトランジスタ３０６は、ゲートに保持電位設定信号／ＤＣＬ２を受ける。
【０２７３】
図３３は、この発明の実施の形態９による接地線レベル切替回路３００の動作を説明するための図である。
【０２７４】
まず、列選択信号でもあるレベル制御信号／ＣＳがＬレベルの場合、すなわち、列が選択されてアクセスされるアクセス時の場合について説明する。このとき、冗長置換制御信号／ＫＩＬＬはＬレベルとなる。これは、選択した列が不良セルを含まず正常に動作していることを意味する。したがって、この列は、スペア列に置換されることなく、実際にアクセスされる列となる。なお、保持テスト制御信号／ＲＴおよび保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２は、アクセス時において、ＨレベルでもＬレベルでもよい。図３３では、ＨレベルでもＬレベルでもよい状態を「Ｘ」で表わしている。
【０２７５】
図３２を参照して、レベル制御信号／ＣＳおよび冗長置換制御信号／ＫＩＬＬがともにＬレベルのとき、ＮＯＲ回路３０１はＨレベルの信号を出力する。これを受けて、ＮチャネルＭＯＳトランジスタ３０２がオンし、図３３にも示すように、接地線ＧＧの電位レベルは接地電位ＧＮＤとなる。
【０２７６】
次に、図３３に戻って、列選択信号でもあるレベル制御信号／ＣＳがＨレベルの場合、すなわち、列が選択されずアクセスされない非アクセス時の場合について説明する。このとき、保持テスト制御信号／ＲＴはＬレベルとなる。また、保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２は、いずれか１つの信号がＨレベルに設定され、その他２つの信号はＬレベルに設定される。なお、冗長置換制御信号／ＫＩＬＬは、ＨレベルであってもＬレベルであってもよい。
【０２７７】
図３２を参照して、レベル制御信号／ＣＳがＨレベルのとき、ＮＯＲ回路３０１は、冗長置換制御信号／ＫＩＬＬのＨレベル／Ｌレベルに関係なく、Ｌレベルの信号を出力する。これを受けて、ＮチャネルＭＯＳトランジスタ３０２はオフする。また、保持テスト制御信号／ＲＴがＬレベルであることから、ＮチャネルＭＯＳトランジスタ３０９もオフとなる。
【０２７８】
非アクセス時において、保持電位設定信号／ＤＣＬ２がＨレベルで、保持電位設定信号／ＤＣＬ０，／ＤＣＬ１がＬレベルのとき、ＮチャネルＭＯＳトランジスタ３０３，３０４，３０６のうち、ＮチャネルＭＯＳトランジスタ３０６のみがオンし、ＮチャネルＭＯＳトランジスタ３０３，３０４はオフする。これにより、図３３にも示すように、接地線ＧＧの電位レベルはＧＮＤ＋２Ｖｔｎ（ＶｔｎはＮチャネルＭＯＳトランジスタのゲート−ソース間電圧）となる。
【０２７９】
非アクセス時において、保持電位設定信号／ＤＣＬ１がＨレベルで、保持電位設定信号／ＤＣＬ０，／ＤＣＬ２がＬレベルのとき、ＮチャネルＭＯＳトランジスタ３０３，３０４，３０６のうち、ＮチャネルＭＯＳトランジスタ３０４のみがオンし、ＮチャネルＭＯＳトランジスタ３０３，３０６はオフする。これにより、図３３にも示すように、接地線ＧＧの電位レベルはＧＮＤ＋Ｖｔｎとなる。
【０２８０】
非アクセス時において、保持電位設定信号／ＤＣＬ０がＨレベルで、保持電位設定信号／ＤＣＬ１，／ＤＣＬ２がＬレベルのとき、ＮチャネルＭＯＳトランジスタ３０３，３０４，３０６のうち、ＮチャネルＭＯＳトランジスタ３０３のみがオンし、ＮチャネルＭＯＳトランジスタ３０４，３０６はオフする。これにより、図３３にも示すように、接地線ＧＧの電位レベルは接地電位ＧＮＤとなる。
【０２８１】
このように、接地線レベル切替回路３００は、保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２のＨレベル／Ｌレベルの組み合わせを変えることにより、非アクセス時において、接地線ＧＧの電位レベルを切り替えることができる。接地線ＧＧの電位レベルを切替可能とすることによって、接地電位ＧＮＤの値が変動した場合にも、柔軟に対処することが可能となる。
【０２８２】
たとえば、接地電位ＧＮＤが所定値より高くなった場合、非アクセス時に接地線ＧＧの電位レベルをＧＮＤ＋２Ｖｔｎにまで上げると、接地線ＧＧの電位レベルが高くなりすぎて、接地線ＧＧに接続されるメモリセルのデータが正しく保持されない可能性がある。そのような場合に、接地線ＧＧの電位レベルをたとえばＧＮＤ＋Ｖｔｎに切り替えることによって、メモリセルのデータを正しく保持できるようになる。また、接地線ＧＧの電位レベルをＧＮＤ＋Ｖｔｎに切り替えてもなお接地線ＧＧの電位レベルが高すぎる場合には、接地線ＧＧの電位レベルを接地電位ＧＮＤに切り替えればよい。
【０２８３】
次に、図３３に戻って、冗長置換時の場合について説明する。このとき、冗長置換制御信号／ＫＩＬＬはＨレベルとなる。これは、選択した列が不良セルを含んでいて正常に動作しないことを意味する。したがって、この列は、スペア列に置換され、実際にアクセスされることはない。このとき、保持テスト制御信号／ＲＴおよび保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２は、いずれもＬレベルとなる。なお、レベル制御信号／ＣＳは、冗長選択時において、ＨレベルでもＬレベルでもよい。
【０２８４】
図３２を参照して、冗長置換制御信号／ＫＩＬＬがＨレベルのとき、ＮＯＲ回路３０１は、レベル制御信号／ＣＳのＨレベル／Ｌレベルに関係なく、Ｌレベルの信号を出力する。これを受けて、ＮチャネルＭＯＳトランジスタ３０２はオフする。また、保持テスト制御信号／ＲＴおよび保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２がいずれもＬレベルであることから、ＮチャネルＭＯＳトランジスタ３０３，３０４，３０６，３０９もすべてオフとなる。これらの結果、図３３にも示すように、接地線ＧＧは高インピーダンス（Ｈｉ−Ｚ）のフローティングとなる。
【０２８５】
冗長選択時では、選択した列が実際にアクセスされることはないものの、この列がたとえばショートのような不良を有する場合、この列でのリーク電流が異常に大きくなる可能性がある。冗長選択時において接地線ＧＧをフローティングとすることにより、このような異常リーク電流を抑制することが可能となる。
【０２８６】
次に、図３３に戻って、保持テスト時の場合について説明する。保持テスト（リテンションテスト）とは、メモリセルのデータ保持特性をテストするモードであって、通常の動作状態では使用しないモードである。このとき、保持テスト制御信号／ＲＴおよびレベル制御信号／ＣＳは、ともにＨレベルとなる。また、保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２は、いずれもＬレベルとなる。なお、冗長置換制御信号／ＫＩＬＬは、保持テスト時において、ＨレベルでもＬレベルでもよい。
【０２８７】
図３２を参照して、レベル制御信号／ＣＳがＨレベルのとき、ＮＯＲ回路３０１は、冗長置換制御信号／ＫＩＬＬのＨレベル／Ｌレベルに関係なく、Ｌレベルの信号を出力する。これを受けて、ＮチャネルＭＯＳトランジスタ３０２はオフする。また、保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２がいずれもＬレベルであることから、ＮチャネルＭＯＳトランジスタ３０３，３０４，３０６はいずれもオフとなる。
【０２８８】
一方、保持テスト制御信号／ＲＴはＨレベルであることから、ＮチャネルＭＯＳトランジスタ３０９はオンとなる。ＮチャネルＭＯＳトランジスタ３０９は、ドライブ能力を十分小さくしておく。ただし、接地線ＧＧに接続されるメモリセルが不良メモリセルを含まない場合において、メモリセルが記憶データを正しく保持するのに必要なドライブ能力は維持する。
【０２８９】
いま、接地線ＧＧに接続されるメモリセルの中で、リーク電流の大きなメモリセルが存在する場合を考える。通常の動作テストでは、メモリセルへのアクセスが行なわれる際、ＮチャネルＭＯＳトランジスタ３０２がオンする。これにより、リーク電流の大きなメモリセルが存在する場合でも、ＮチャネルＭＯＳトランジスタ３０２のドライブ能力により、このメモリセルの読出し／書込みが正常に行なわれてしまう場合がある。そのため、これまでの通常の動作テストでは、リーク電流の大きなメモリセルを判定して、冗長置換により救済することができない場合があった。
【０２９０】
この発明の保持テストでは、ＮチャネルＭＯＳトランジスタ３０２をオフとし、オンとなるＮチャネルＭＯＳトランジスタ３０９のドライブ能力を十分小さくしている。そのため、リーク電流の大きなメモリセルが存在する場合には、このメモリセルの影響により接地線ＧＧの電位レベルが低下する。これにより、接地線ＧＧに接続されているメモリセルはデータを正しく保持することができなくなり、保持テストの結果は不良（フェイル）となる。この不良結果を元に不良メモリセルをスペア列に置換することで、異常リーク電流をなくすことができる。
【０２９１】
以上のように、実施の形態９によれば、接地線レベル制御回路に入力される各種制御信号の設定をメモリセルアレイの動作モードに応じて変えることにより、接地線の電位レベルをメモリセルアレイの動作モードごとに最適に設定することができる。
【０２９２】
［実施の形態１０］
実施の形態１０では、実施の形態８，９で説明した保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２の論理レベルを電源電位ＶＣＣの高低に応じて制御する設定信号制御回路について説明する。
【０２９３】
図３４は、この発明の実施の形態１０による設定信号制御回路５００の回路構成を示した回路図である。
【０２９４】
図３４を参照して、実施の形態１０の設定信号制御回路５００は、電位レベル調整回路５１０ａ，５１０ｂと、トランスファゲート５２０ａ，５２０ｂと、ラッチ回路５３０ａ，５３０ｂと、ＮＡＮＤ回路５４１，５４３，５４５と、インバータ５４２，５４４とを含む。
【０２９５】
電位レベル調整回路５１０ａは、ダイオード接続されたＰチャネルＭＯＳトランジスタ５１１と、ノードＮ１１に接続されたＰチャネルＭＯＳトランジスタ５１２およびＮチャネルＭＯＳトランジスタ５１３とを有する。ＰチャネルＭＯＳトランジスタ５１１，５１２およびＮチャネルＭＯＳトランジスタ５１３は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列接続される。また、ＰチャネルＭＯＳトランジスタ５１２およびＮチャネルＭＯＳトランジスタ５１３は、ゲートにクロック信号ＣＬＫを受ける。
【０２９６】
電位レベル調整回路５１０ａは、クロック信号ＣＬＫがＬレベルのとき、ＰチャネルＭＯＳトランジスタ５１２がオンし、ＮチャネルＭＯＳトランジスタ５１３がオフとなる。その結果、ノードＮ１１の電位レベルは、ＶＤＤ−Ｖｔｐ（ＶｔｐはＰチャネルＭＯＳトランジスタのゲート−ソース間電圧）となる。一方、クロック信号ＣＬＫがＨレベルのときには、ＰチャネルＭＯＳトランジスタ５１２がオフし、ＮチャネルＭＯＳトランジスタ５１３がオンとなる。その結果、ノードＮ１１の電位レベルは、接地電位ＧＮＤとなる。
【０２９７】
電位レベル調整回路５１０ｂは、ダイオード接続されたＰチャネルＭＯＳトランジスタ５１４，５１５と、ノードＮ１１に接続されたＰチャネルＭＯＳトランジスタ５１６およびＮチャネルＭＯＳトランジスタ５１７とを有する。ＰチャネルＭＯＳトランジスタ５１４，５１５，５１６およびＮチャネルＭＯＳトランジスタ５１７は、電源ノードＶＤＤと接地ノードＧＮＤとの間に直列接続される。また、ＰチャネルＭＯＳトランジスタ５１６およびＮチャネルＭＯＳトランジスタ５１７は、ゲートにクロック信号ＣＬＫを受ける。
【０２９８】
電位レベル調整回路５１０ｂは、クロック信号ＣＬＫがＬレベルのとき、ＰチャネルＭＯＳトランジスタ５１６がオンし、ＮチャネルＭＯＳトランジスタ５１７がオフとなる。その結果、ノードＮ２１の電位レベルは、ＶＤＤ−２Ｖｔｐとなる。一方、クロック信号ＣＬＫがＨレベルのときには、ＰチャネルＭＯＳトランジスタ５１６がオフし、ＮチャネルＭＯＳトランジスタ５１７がオンとなる。その結果、ノードＮ２１の電位レベルは、接地電位ＧＮＤとなる。
【０２９９】
トランスファゲート５２０ａは、ノードＮ１１に接続される。トランスファゲート５２０ａは、クロック信号ＣＬＫがＬレベルのとき、電位レベル調整回路５１０ａから入力される電位レベルＶＤＤ−Ｖｔｐの入力信号を導通する。一方、クロック信号ＣＬＫがＨレベルのときには、電位レベル調整回路５１０ａから入力される接地電位ＧＮＤの入力信号を遮断する。
【０３００】
トランスファゲート５２０ｂは、ノードＮ２１に接続される。トランスファゲート５２０ｂは、クロック信号ＣＬＫがＬレベルのとき、電位レベル調整回路５１０ｂから入力される電位レベルＶＤＤ−２Ｖｔｐの入力信号を導通する。一方、クロック信号ＣＬＫがＨレベルのときには、電位レベル調整回路５１０ｂから入力される接地電位ＧＮＤの入力信号を遮断する。
【０３０１】
ラッチ回路５３０ａは、互いに環状に接続されたインバータ５３１ａ，５３２ａを有する。ラッチ回路５３０ａは、クロック信号ＣＬＫがＬレベルのとき、電位レベル調整回路５１０ａからトランスファゲート５２０ａを介して入力される電位レベルＶＤＤ−Ｖｔｐの入力信号を受けて、ノードＮ１２に出力信号を出力する。ラッチ回路５３０ａは、入力信号の電位レベルＶＤＤ−Ｖｔｐが入力しきい値電圧Ｖｔｈより高いとき、入力信号を反転する。一方、クロック信号ＣＬＫがＬレベルのときには、トランスファゲート５２０ａが遮断されるため、ラッチ回路５３０ａは、データ保持状態となる。
【０３０２】
ラッチ回路５３０ｂは、互いに環状に接続されたインバータ５３１ｂ，５３２ｂを有する。ラッチ回路５３０ｂは、クロック信号ＣＬＫがＬレベルのとき、電位レベル調整回路５１０ｂからトランスファゲート５２０ｂを介して入力される電位レベルＶＤＤ−２Ｖｔｐの入力信号を受けて、ノードＮ２２に出力信号を出力する。ラッチ回路５３０ｂは、入力信号の電位レベルＶＤＤ−２Ｖｔｐが入力しきい値電圧Ｖｔｈより高いとき、入力信号を反転する。一方、クロック信号ＣＬＫがＬレベルのときには、トランスファゲート５２０ｂが遮断されるため、ラッチ回路５３０ｂは、データ保持状態となる。
【０３０３】
ＮＡＮＤ回路５４１は、ノードＮ１２，Ｎ２２からの信号を受けて、保持電位設定信号ＤＣＬ０を出力する。インバータ５４２は、ノードＮ１２からの信号を反転する。ＮＡＮＤ回路５４３は、インバータ５４２およびノードＮ２２からの信号を受けて、保持電位設定信号ＤＣＬ１を出力する。インバータ５４４は、ノードＮ２２からの信号を反転する。ＮＡＮＤ回路５４５は、インバータ５４２，５４４からの信号を受けて、保持電位設定信号ＤＣＬ２を出力する。
【０３０４】
図３５は、この発明の実施の形態１０による設定信号制御回路５００の動作を説明するための動作波形図である。
【０３０５】
図３５（Ａ）は、クロック信号ＣＬＫの電位レベルの変化を示した図である。図３５（Ａ）に示すように、クロック信号ＣＬＫは、時刻ｔ１，ｔ３においてＨレベル（電源電位ＶＤＤ）に立ち上がり、時刻ｔ２，ｔ４においてＬレベルに立ち下がる。
【０３０６】
図３５（Ｂ）〜（Ｄ）は、ノードＮ１１，Ｎ２１における電位レベルの変化を示した図である。図３４において説明したように、図３５（Ｂ）〜（Ｄ）においてノードＮ１１，Ｎ２１の電位レベルが変化する時刻ｔ１〜ｔ４は、図３５（Ａ）においてクロック信号ＣＬＫの電位レベルが変化する時刻ｔ１〜ｔ４と同期している。
【０３０７】
図３５（Ｂ）〜（Ｄ）に示すように、ノードＮ１１における電位レベルは、いずれも、時刻ｔ１，ｔ３において立ち下がり、時刻ｔ２，ｔ４においてＶＤＤ−Ｖｔｐに立ち上がる。また、ノードＮ２１における電位レベルは、いずれも、時刻ｔ１，ｔ３において立ち下がり、時刻ｔ２，ｔ４においてＶＤＤ−２Ｖｔｐに立ち上がる。
【０３０８】
このように、ノードＮ１１，Ｎ２１の電位レベルは、クロック信号ＣＬＫがＬレベルのとき、それぞれＶＤＤ−Ｖｔｐ，ＶＤＤ−２Ｖｔｐとなる。しかしながら、これらの電位レベルＶＤＤ−Ｖｔｐ，ＶＤＤ−２Ｖｔｐは、電源電位ＶＤＤの値が変動すると、それにともなって変動する。図３５（Ｂ）〜（Ｄ）では、電源電位ＶＤＤが変動した場合におけるノードＮ１１，Ｎ２１の電位レベルを、図３４のラッチ回路５３０ａ，５３０ｂにおける入力しきい値電圧Ｖｔｈとの関係から、次の３つの場合に分けて説明する。
【０３０９】
図３５（Ｂ）は、電位レベルＶＤＤ−Ｖｔｐ，ＶＤＤ−２Ｖｔｐがともに入力しきい値電圧Ｖｔｈより高い場合におけるノードＮ１１，Ｎ２１の電位レベルの変化を示した図である。
【０３１０】
図３５（Ｂ）に示すように、電源電位ＶＤＤが十分高い場合、図３４のラッチ回路５３０ａ，５３０ｂに入力される入力信号の電位レベルＶＤＤ−Ｖｔｐ，ＶＤＤ−２Ｖｔｐは、ともに、入力しきい値電圧Ｖｔｈより高くなる。このとき、図３４において説明したように、図３４のラッチ回路５３０ａ，５３０ｂは、クロック信号ＣＬＫがＬレベル時において、いずれも入力信号を反転する。この結果、ノードＮ１２，Ｎ２２の電位レベルはいずれもＬレベルとなる。
【０３１１】
これを受けて、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２は、図３４を参照して、それぞれＨレベル，Ｈレベル，Ｌレベルとなる。これらの保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２を、図２９の電源線レベル切替回路２００に入力し、保持テスト制御信号ＲＴ，レベル制御信号ＣＳをそれぞれＨレベル，Ｌレベルと設定することによって、電源線ＶＭの電位レベルは、図３０に示すように、ＶＤＤ−２Ｖｔｐとなる。
【０３１２】
このように、電源電位ＶＤＤが十分高い場合には、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２がそれぞれＨレベル，Ｈレベル，Ｌレベルに設定される。その結果、電源線ＶＭの電位レベルをＶＤＤ−２Ｖｔｐにまで下げることができる。
【０３１３】
図３５（Ｃ）は、電位レベルＶＤＤ−Ｖｔｐが入力しきい値電圧Ｖｔｈより高く、電位レベルＶＤＤ−２Ｖｔｐが入力しきい値電圧Ｖｔｈより低い場合におけるノードＮ１１，Ｎ２１の電位レベルの変化を示した図である。
【０３１４】
図３５（Ｃ）に示すように、電源電位ＶＤＤが図３５（Ｂ）に比べて低い場合、図３４のラッチ回路５３０ａに入力される入力信号の電位レベルＶＤＤ−Ｖｔｐは入力しきい値電圧Ｖｔｈより高くなり、図３４のラッチ回路５３０ｂに入力される入力信号の電位レベルＶＤＤ−２Ｖｔｐは入力しきい値電圧Ｖｔｈより低くなる。
【０３１５】
このとき、図３４において説明したように、クロック信号ＣＬＫがＬレベル時において、図３４のラッチ回路５３０ａは入力信号を反転するが、図３４のラッチ回路５３０ｂは入力信号を反転しない。この結果、ノードＮ１２，Ｎ２２の電位レベルはそれぞれＬレベル，Ｈレベルとなる。
【０３１６】
これを受けて、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２は、図３４を参照して、それぞれＨレベル，Ｌレベル，Ｈレベルとなる。これらの保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２を、図２９の電源線レベル切替回路２００に入力し、保持テスト制御信号ＲＴ，レベル制御信号ＣＳをそれぞれＨレベル，Ｌレベルと設定することによって、電源線ＶＭの電位レベルは、図３０に示すように、ＶＤＤ−Ｖｔｐとなる。
【０３１７】
このように、電源電位ＶＤＤが図３５（Ｂ）に比べて低い場合には、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２がそれぞれＨレベル，Ｌレベル，Ｈレベルに設定される。その結果、電源線ＶＭの電位レベルはＶＤＤ−Ｖｔｐとなり、電位レベルの低下幅を抑えることができる。
【０３１８】
図３５（Ｄ）は、電位レベルＶＤＤ−Ｖｔｐ，ＶＤＤ−２Ｖｔｐがともに入力しきい値電圧Ｖｔｈより低い場合におけるノードＮ１１，Ｎ２１の電位レベルの変化を示した図である。
【０３１９】
図３５（Ｄ）に示すように、電源電位ＶＤＤが図３５（Ｃ）に比べてさらに低い場合、図３４のラッチ回路５３０ａ，５３０ｂに入力される入力信号の電位レベルＶＤＤ−Ｖｔｐ，ＶＤＤ−２Ｖｔｐは、ともに、入力しきい値電圧Ｖｔｈより低くなる。このとき、図３４において説明したように、図３４のラッチ回路５３０ａ，５３０ｂは、クロック信号ＣＬＫがＬレベル時において、いずれも入力信号を反転しない。この結果、ノードＮ１２，Ｎ２２の電位レベルはいずれもＨレベルとなる。
【０３２０】
これを受けて、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２は、図３４を参照して、それぞれＬレベル，Ｈレベル，Ｈレベルとなる。これらの保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２を、図２９の電源線レベル切替回路２００に入力し、保持テスト制御信号ＲＴ，レベル制御信号ＣＳをそれぞれＨレベル，Ｌレベルと設定することによって、電源線ＶＭの電位レベルは、図３０に示すように、電源電位ＶＤＤとなる。
【０３２１】
このように、電源電位ＶＤＤが図３５（Ｃ）に比べてさらに低い場合には、保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２がそれぞれＬレベル，Ｈレベル，Ｈレベルに設定される。その結果、電源線ＶＭの電位レベルを電源電位ＶＤＤに戻すことができる。
【０３２２】
したがって、実施の形態１０の設定信号制御回路５００は、電源電位ＶＤＤが変動した場合には、その変動具合に応じて保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２の各論理レベルを制御することができる。これにより、電源電位ＶＤＤが変動した場合にも、非アクセス時におけるメモリセルのデータ保持特性が電源電位ＶＤＤの変動によって悪くならないように、電源線ＶＭの電位レベルを最適に自動調整することが可能となる。
【０３２３】
最近の半導体記憶装置におけるチップ設計では、低消費電力化のため、動作状況に応じてダイナミックに電源電圧を動かすようになってきている。実施の形態１０の設定信号制御回路５００を用いることにより、このような電源電圧の変動にも対応することが可能となる。
【０３２４】
なお、電源電位ＶＤＤの電位レベルがある値だけ下がるのは、その下がった電位レベルを基準に考えた場合、接地電位ＧＮＤがその値だけ上がるのと等価である。したがって、設定信号制御回路５００は、実施の形態９の接地線レベル制御回路３０に、保持電位設定信号／ＤＣＬ０，／ＤＣＬ１，／ＤＣＬ２を供給することも可能である。
【０３２５】
以上のように、実施の形態１０によれば、電源電位ＶＤＤの変動具合に応じて保持電位設定信号ＤＣＬ０，ＤＣＬ１，ＤＣＬ２の論理レベルを制御することにより、電源電位ＶＤＤが変動した場合にも、電源線ＶＭの電位レベルを最適に自動調整することが可能となる。
【０３２６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０３２７】
【発明の効果】
以上のように、この発明によれば、ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による半導体記憶装置１００の概略的な構成を示した概略ブロック図である。
【図２】この発明の実施の形態１によるメモリセルアレイ１１０Ａおよびその周辺の回路構成を示した回路図である。
【図３】この発明の実施の形態１によるメモリセル１Ａの具体的な回路構成を示した回路図である。
【図４】この発明の実施の形態１によるメモリセル１Ａの書込ポート２０００Ａにおける書込み動作を説明するためのタイミング図である。
【図５】この発明の実施の形態１によるメモリセル１Ａの読出ポート３０００Ａにおける読出し動作を説明するためのタイミング図である。
【図６】ＭＯＳトランジスタにおけるゲートリーク電流とゲート電圧との関係の一例をグラフによって示した図である。
【図７】実施の形態１のメモリセルアレイ１１０Ａにおける読出ワード線ＲＷＬ［０］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］の電位変化を示した図である。
【図８】実施の形態１のメモリセルアレイ１１０Ａにおける電源線ＶＭ［０］，ＶＭ［１］の電位変化を示した図である。
【図９】この発明の実施の形態２によるメモリセルアレイ１１０Ｂおよびその周辺の回路構成を示した回路図である。
【図１０】この発明の実施の形態２によるメモリセル１Ｂの具体的な回路構成を示した回路図である。
【図１１】この発明の実施の形態３によるメモリセルアレイ１１０Ｃの回路構成を示した回路図である。
【図１２】この発明の実施の形態３によるメモリセル１Ｃの具体的な回路構成を示した回路図である。
【図１３】この発明の実施の形態４によるメモリセルアレイ１１０Ｄの回路構成を示した回路図である。
【図１４】この発明の実施の形態４によるメモリセル１Ｄの具体的な回路構成を示した回路図である。
【図１５】この発明の実施の形態５によるメモリセルアレイ１１０Ｅおよびその周辺の回路構成を示した回路図である。
【図１６】接地線レベル制御回路３０Ｅの一例である接地線レベル制御回路３０Ｅ−１の回路構成を示した回路図である。
【図１７】接地線レベル制御回路３０Ｅの他の一例である接地線レベル制御回路３０Ｅ−２の回路構成を示した回路図である。
【図１８】この発明の実施の形態５によるメモリセル１Ｅの具体的な回路構成を示した回路図である。
【図１９】実施の形態５のメモリセルアレイ１１０Ｅにおける読出ワード線ＲＷＬ［０］および読出ビット線ＲＢＬ［０］，ＲＢＬ［１］の電位変化を示した図である。
【図２０】実施の形態５のメモリセルアレイ１１０Ｅにおける接地線ＧＭ［０］，ＧＭ［１］の電位変化を示した図である。
【図２１】この発明の実施の形態６によるメモリセルアレイ１１０Ｆおよびその周辺の回路構成を示した回路図である。
【図２２】この発明の実施の形態６によるメモリセル１Ｆの具体的な回路構成を示した回路図である。
【図２３】実施の形態６のメモリセルアレイ１１０Ｆにおける接地線ＧＧ［０］，ＧＧ［１］の電位変化を示した図である。
【図２４】この発明の実施の形態７によるメモリセルアレイ１１０Ｇおよびその周辺の回路構成を示した回路図である。
【図２５】この発明の実施の形態７によるメモリセル１Ｇの具体的な回路構成を示した回路図である。
【図２６】実施の形態７のメモリセルアレイ１１０Ｇにおけるワード線ＷＬ［０］、ビット線対ＢＬ［０］，／ＢＬ［０］およびビット線対ＢＬ［１］，／ＢＬ［１］の電位変化を示した図である。
【図２７】実施の形態７のメモリセルアレイ１１０Ｇにおける電源線ＶＭ［０］，ＶＭ［１］および接地線ＧＧ［０］，ＧＧ［１］の電位変化を示した図である。
【図２８】この発明の実施の形態８による電源線レベル制御回路２０の回路構成を示した回路図である。
【図２９】この発明の実施の形態８による電源線レベル切替回路２００の具体的な回路構成を示した回路図である。
【図３０】この発明の実施の形態８による電源線レベル切替回路２００の動作を説明するための図である。
【図３１】この発明の実施の形態９による接地線レベル制御回路３０の回路構成を示した回路図である。
【図３２】この発明の実施の形態９による接地線レベル切替回路３００の具体的な回路構成を示した回路図である。
【図３３】この発明の実施の形態９による接地線レベル切替回路３００の動作を説明するための図である。
【図３４】この発明の実施の形態１０による設定信号制御回路５００の回路構成を示した回路図である。
【図３５】この発明の実施の形態１０による設定信号制御回路５００の動作を説明するための動作波形図である。
【符号の説明】
１Ａ〜１Ｇ  メモリセル、２Ａ〜２Ｇ，３Ａ〜３Ｇ，５３１ａ，５３１ｂ，５３２ａ，５３２ｂ，５４２，５４４  インバータ、４，５，６，７，８，１２，１４，３１Ｅ，３２Ｅ，３１Ｆ〜３４Ｆ，３０２〜３０９，５１３，５１７  ＮチャネルＭＯＳトランジスタ、１１，１３，１５，１６，１７，２１Ａ〜２４Ａ，２１Ｂ〜２６Ｂ，３３Ｅ，３５Ｅ，２０２〜２０９，５１１，５１２，５１４〜５１６  ＰチャネルＭＯＳトランジスタ、２０Ａ，２０Ｂ  電源線レベル制御回路、３０Ｅ，３０Ｅ−１，３０Ｅ−２，３０Ｆ  接地線レベル制御回路、１００  半導体記憶装置、１０２  行アドレス端子、１０３  列アドレス端子、１０４  制御信号端子、１０５  データ入力端子、１０６  データ出力端子、１１０，１１０Ａ〜１１０Ｇ  メモリセルアレイ、１２０  行デコーダ、１３０  列デコーダ、１４０  コントロール回路、１５０  データ入出力回路、１６０  データＩ／Ｏ線、２００  電源線レベル切替回路、２０１，５４１，５４３，５４５ＮＡＮＤ回路、３００  接地線レベル切替回路、３０１  ＮＯＲ回路、５００設定信号制御回路、５１０ａ，５１０ｂ  電位レベル調整回路、５２０ａ，５２０ｂ  トランスファゲート、５３０ａ，５３０ｂ  ラッチ回路、１０００Ａ〜１０００Ｇ  データ記憶部、２０００Ａ〜２０００Ｆ  書込ポート、３０００Ａ〜３０００Ｆ  読出ポート、４０００Ｇ  書込／読出ポート。
【図１】
2004362695.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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