(57)【要約】【課題】半導体基板の主表面に平行な方向に大きな面積を占有することなく、静電容量を増加させることが可能であるとともに、ダミーパターンを構成する材料の使用量を低減することができるキャパシタを有する半導体装置を提供する。【解決手段】キャパシタ下部電極を構成する導電性膜１５ａは、半導体基板１の主表面に対して垂直方向に延びる部分と、半導体基板１の主表面に対して平行方向に延びる部分とを有している。キャパシタ誘電体膜を構成する絶縁膜１５ｂは、導電性膜１５ａが形成する凹部の表面に沿うように形成される。キャパシタ上部電極を構成する導電性膜１５ｃは、絶縁膜１５ｂの凹部内に埋込まれる。導電性膜１５ｃと配線層６５とは、同一層により形成されているため、配線層６５は導電性膜１５ｃおよび導電性膜１５ａを有するキャパシタのダミーパターンとして機能する。【選択図】　　　　図１
2004014770.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の主表面と平行な上表面を有し、該上表面から所定の深さにかけて形成された第１凹部と、前記上表面から所定の深さにかけて形成された第２凹部とを有する層間絶縁膜と、
前記第１凹部に充填され、前記上表面と連続する上表面を有する第１導電性膜と、
前記第２凹部の表面に沿うように設けられたキャパシタ下部電極と、
該キャパシタ下部電極が形成する凹部の表面に沿うように設けられたキャパシタ誘電体膜と、
該キャパシタ誘電体膜が形成する凹部内に設けられたキャパシタ上部電極とを備えた、半導体装置。
【請求項２】
前記キャパシタ誘電体膜と同一層を用いて形成された絶縁膜が、前記第１導電性膜の上表面を覆うように設けられ、
前記半導体基板の主表面から前記絶縁膜の上表面までの高さと前記半導体基板の主表面から前記キャパシタ上部電極の上表面までの高さとが同一である、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板の主表面から前記第１導電性膜の上表面までの高さと前記半導体基板の主表面から前記キャパシタ上部電極の上表面までの高さとが同一である、請求項１に記載の半導体装置。
【請求項４】
前記キャパシタ下部電極が形成する凹部は、所定の導電性膜がエッチングされることにより形成された、請求項１に記載の半導体装置。
【請求項５】
前記第１導電性膜は、下側導電性膜と上側導電性膜とにより構成される２層構造であり、
前記キャパシタ下部電極は、底面部と側面部とを有し、該底面部が前記下側導電性膜と同一層を用いて形成され、かつ、該側面部が前記上側導電性膜と同一層を用いて形成された、請求項１に記載の半導体装置。
【請求項６】
前記キャパシタ下部電極が形成する凹部は、複数の溝部を用いて形成され、
前記キャパシタ誘電体膜は、前記複数の溝部の表面それぞれに沿うように設けられ、
前記キャパシタ上部電極は、複数に分離された状態で、前記キャパシタ誘電体膜が形成する複数の凹部それぞれの内側に設けられた、請求項１に記載の半導体装置。
【請求項７】
半導体基板に設けられた領域であって、トランジスタが設けられた素子形成領域と、
該素子形成領域を囲むとともに、上表面から所定の深さにかけて形成された凹部を有する素子分離絶縁膜と、
前記凹部内に設けられ、前記トランジスタのソース／ドレイン領域に電気的に接続されたキャパシタとを備えた、半導体装置。
【請求項８】
前記キャパシタは、
前記凹部の表面に沿うように形成されキャパシタ下部電極と、
該キャパシタ下部電極が形成する凹部の表面に沿うように設けられたキャパシタ誘電体膜と、
該キャパシタ誘電体膜が形成する凹部内に設けられたキャパシタ上部電極とを含み、
前記キャパシタ下部電極と前記ソース／ドレイン領域とを電気的に接続する配線層を備えた、請求項７に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、キャパシタを備えた半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、ＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）などの半導体装置においては、半導体基板の上の層間絶縁膜にキャパシタを設ける構造のものが多く用いられている。
【０００３】
以下、図４３を用いて従来のキャパシタを有する半導体装置を説明する。
従来のキャパシタを有する半導体装置においては、半導体基板１００上の素子分離絶縁膜で囲まれた素子形成領域それぞれの内側に、２つのトランジスタ１０１，１０２が形成されている。また、トランジスタ１０１のソース／ドレイン領域には、上下方向に延びる配線が接続されている。また、トランジスタ１０２のソース／ドレイン領域にも上下方向に延びる配線が接続されている。
【０００４】
また、トランジスタ１０１およびトランジスタ１０２の上方には、層間絶縁膜が複数積み重なるように形成されている。複数の層間絶縁膜のうち、層間絶縁膜１１３においては、トランジスタ１０１の上方にビアプラグ１１４が埋込まれている。
【０００５】
また、層間絶縁膜１１３においては、キャパシタ下部電極１１５が埋め込まれている。キャパシタ下部電極１１５は、ビアプラグ１１４の上面に接続されている。また、トランジスタ１０２の上方には、トランジスタ１０１の上方のキャパシタ下部電極１１５と同一層の配線層１６５が埋込まれている。キャパシタ下部電極１１５と配線層１６５とは、半導体基板の主表面からの高さが同一である。また、配線層１６５の上側には、キャパシタ上部電極１０１５と同一層の配線層１１６５が埋込まれている。キャパシタ上部電極１１６５と配線層１１０１５とは、半導体基板の主表面からの高さが同一である。
【０００６】
前述のような構造の図４３に示す半導体装置において、トランジスタ１０１の上方にキャパシタを形成するために、トランジスタ１０１およびトランジスタ１０２それぞれの上方に層間絶縁膜１１００が形成されている。また、トランジスタ１０１の上方の層間絶縁膜１１００の上部に、キャパシタ上部電極１０１５が形成されている。なお、キャパシタ下部電極１１５とキャパシタ上部電極１０１５とにより、トランジスタ１０１のソース／ドレイン領域に接続されたキャパシタが構成されている。
【０００７】
また、トランジスタ１０１およびトランジスタ１０２それぞれの上方に、層間絶縁膜１１００およびキャパシタ上部電極１０１５を覆う層間絶縁膜１２００が形成されている。この層間絶縁膜１２００は、たとえば、図４３に示す領域以外の領域において、ホール内を埋込むための絶縁膜である。
【０００８】
上記図４３に示すような半導体装置においては、キャパシタ下部電極１１５およびキャパシタ上部電極１０１５それぞれに対応するダミーパターンとしての配線層１６５および配線層１１６５が設けられている。ダミーパターンとしての配線層１６５および配線層１１６５は、キャパシタが設けられている高さ位置と同じ高さ位置において、半導体基板１００の主表面に平行な方向にほぼ等しい間隔で多数設けられている。そのため、キャパシタを形成した後のＣＭＰ工程において、研磨後の層間絶縁膜の表面の起伏の均一性が確保される。
【０００９】
【発明が解決しようとする課題】
上記図４３に示す半導体装置においては、キャパシタを設けるために、半導体基板１００の主表面に平行な方向にほぼ等しい間隔で、層間絶縁膜１１００のほぼ全体にダミーパターンとしての配線層１６５および配線層１１６５それぞれを多数設ける必要がある。そのため、ダミーパターンを構成する材料の使用量が大きくなってしまうという問題がある。
【００１０】
また、一方では、ＤＲＡＭのような半導体装置においては、キャパシタの容量を増加させたいという課題がある。キャパシタの容量を増加させるためには、キャパシタ上部電極１０１５とキャパシタ下部電極１１５とが対向する面積を大きくする必要がある。そのために、キャパシタ上部電極１０１５およびキャパシタ下部電極１１５を半導体基板１００の主表面に対して平行な方向に大きくするということが考えられる。しかしながら、キャパシタを半導体基板１００の主表面に平行な方向に大きく形成すると、半導体装置を微細化することが困難になる。
【００１１】
本発明は、上述の問題に鑑みてなされたものであり、その目的は、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明の第１の局面の半導体装置は、半導体基板と、半導体基板の主表面と平行な上表面を有し、上表面から所定の深さにかけて形成された第１凹部と、上表面から所定の深さにかけて形成された第２凹部とを有する層間絶縁膜と、第１凹部に充填され、上表面と連続する上表面を有する第１導電性膜とを備えている。
【００１３】
また、本発明の第１の局面の半導体装置は、第２凹部の表面に沿うように設けられたキャパシタ下部電極と、キャパシタ下部電極が形成する凹部の表面に沿うように設けられたキャパシタ誘電体膜と、キャパシタ誘電体膜が形成する凹部内に設けられたキャパシタ上部電極とを備えている。
【００１４】
上記の構成によれば、キャパシタ誘電体膜が、キャパシタ下部電極が形成する凹部の表面に沿うように設けられているため、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができる。
【００１５】
また、キャパシタ上部電極は、キャパシタ誘電体膜が形成する凹部内に設けられている。そのため、従来のキャパシタに比較して、キャパシタ容量を大きくしながら、キャパシタの高さを小さくすることができる。その結果、キャパシタに対応するダミーパターンである第１導電性膜の高さを小さくすることができる。それにより、キャパシタに対応するダミーパターンの高さも小さくすることができるため、ダミーパタンを構成する材料の使用量を低減することができる。
【００１６】
したがって、上記本発明の半導体装置の構造によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる。
【００１７】
本発明の第１の局面の半導体装置は、キャパシタ誘電体膜と同一層を用いて形成された絶縁膜が、第１導電性膜の上表面を覆うように設けられていてもよい。また、半導体基板の主表面から絶縁膜の上表面までの高さと半導体基板の主表面からキャパシタ上部電極の上表面までの高さとが同一であってもよい。
【００１８】
本発明の第１の局面の半導体装置は、半導体基板の主表面から第１導電性膜の上表面までの高さと半導体基板の主表面からキャパシタ上部電極の上表面までの高さとが同一であってもよい。
【００１９】
本発明の第１の局面の半導体装置は、キャパシタ下部電極が形成する凹部が、所定の導電性膜がエッチングされることにより形成されていてもよい。
【００２０】
本発明の第１の局面の半導体装置は、第１導電性膜が、下側導電性膜と上側導電性膜とにより構成される２層構造であってもよい。また、キャパシタ下部電極が、底面部と側面部とを有していてもよい。また、キャパシタ下部電極は、底面部が下側導電性膜と同一層を用いて形成され、かつ、側面部が上側導電性膜と同一層を用いて形成されていてもよい。
【００２１】
本発明の第１の局面の半導体装置は、キャパシタ下部電極が形成する凹部が、複数の溝部を用いて形成されていてもよい。また、キャパシタ誘電体膜が、複数の溝部の表面それぞれに沿うように設けられていてもよい。また、キャパシタ上部電極が、複数に分離された状態で、キャパシタ誘電体膜が形成する複数の凹部それぞれの内側に設けられていてもよい。
【００２２】
上記の構成によれば、キャパシタ誘電体膜が複数の凹部を有しているため、キャパシタの静電容量をさらに増加させることができる。
【００２３】
本発明の第１の局面の半導体装置は、半導体基板に設けられた領域であって、トランジスタが設けられた素子形成領域と、素子形成領域を囲むとともに、上表面から所定の深さにかけて形成された凹部を有する素子分離絶縁膜と、凹部内に設けられ、トランジスタのソース／ドレイン領域に電気的に接続されたキャパシタとを備えている。
【００２４】
上記の構成によれば、キャパシタ誘電体膜が、キャパシタ下部電極が形成する凹部の表面に沿うように設けられているため、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができる。
【００２５】
また、キャパシタは、素子分離絶縁膜内に設けられているため、キャパシタに対応するダミーパターンを形成する必要がない。その結果、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【００２６】
したがって、上記本発明の半導体装置の構造によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる。
【００２７】
本発明の第２の局面の半導体装置は、キャパシタが、凹部の表面に沿うように形成されキャパシタ下部電極と、キャパシタ下部電極が形成する凹部の表面に沿うように設けられたキャパシタ誘電体膜と、キャパシタ誘電体膜が形成する凹部内に設けられたキャパシタ上部電極とを含んでいてもよい。また、キャパシタ下部電極とソース／ドレイン領域とを電気的に接続する配線層が設けられていてもよい。
【００２８】
【発明の実施の形態】
以下、図１〜図４２を用いて本発明の実施の形態の半導体装置およびその製造方法を説明する。
【００２９】
（実施の形態１）
まず、図１〜図１０を用いて実施の形態１の半導体装置の構造および半導体装置の製造方法を説明する。
【００３０】
図１に示すように、本実施の形態の半導体装置の構造は、以下に記載するようなものである。
【００３１】
半導体基板１の主表面から所定の深さにかけて素子形成領域を分離するための素子分離絶縁膜２が形成されている。素子形成領域には、半導体基板１の主表面から所定の深さにかけてソース／ドレイン領域３，５３が形成されている。
【００３２】
また、ソース／ドレイン領域３同士の間の領域の上部には、ゲート絶縁膜４が形成されている。ゲート絶縁膜４の上にはゲート電極５が形成されている。また、ゲート絶縁膜４およびゲート電極５の側面には側壁絶縁膜６が形成されている。
【００３３】
また、ソース／ドレイン領域５３同士の間にはゲート絶縁膜５４が形成されている。ゲート絶縁膜５４の上にはゲート電極５５が形成されている。ゲート絶縁膜５４およびゲート電極５５の側壁には側壁絶縁膜５６が形成されている。
【００３４】
また、トランジスタおよび素子分離絶縁膜２の上表面を覆うように層間絶縁膜７が形成されている。また、層間絶縁膜７を上下方向に貫通してソース／ドレイン領域３に接続するコンタクトプラグ８が形成されている。また、層間絶縁膜７を上下方向に貫通してソース／ドレイン領域５３に接続するコンタクトプラグ５８が形成されている。また、コンタクトプラグ８の上面には配線層９が接続されている。また、コンタクトプラグ５８の上面には配線層５９が接続されている。
【００３５】
また、層間絶縁膜７、配線層９および配線層５９の上には層間絶縁膜１０が形成されている。層間絶縁膜１０を上下方向に貫通して配線層９にビアプラグ１１が接続されている。また、層間絶縁膜１０を上下方向に貫通して配線層５９にビアプラグ６１が接続されている。また、ビアプラグ１１の上面には配線層１２が接続されている。また、ビアプラグ６１の上面には配線層６２が接続されている。
【００３６】
さらに、層間絶縁膜１０、配線層１２および配線層６２を覆うように層間絶縁膜１３が形成されている。また、層間絶縁膜１３の上部であって、ゲート電極５５の上方には、第１凹部が設けられている。この第１凹部には配線層６５が埋め込まれている。また、層間絶縁膜１３の上部であって、ゲート電極５の上方には、第２凹部が設けられている。この第２凹部の表面に沿うように、キャパシタ下部電極を構成する導電性膜１５ａが設けられている。配線層６５の上表面と層間絶縁膜１３の上表面とは、連続するように形成されているとともに、半導体基板１の主表面からの高さが同一である。
【００３７】
また、層間絶縁膜１３、導電性膜１５ａおよび配線層６５それぞれの上表面を覆うように絶縁層１５ｂが形成されている。この絶縁層１５ｂは、キャパシタの誘電体膜を構成している。また、絶縁層１５ｂの表面が形成する凹部には、キャパシタ上部電極を構成する導電性膜１５ｃが埋込まれている。この絶縁層１５ｂの上表面と導電性膜１５ｃの上表面とは、半導体基板１の主表面からの高さが同一であるとともに、半導体基板１の主表面にほぼ平行に形成されている。
【００３８】
また、絶縁層１５ｂおよび導電性膜１５ｃを覆うように層間絶縁膜１６が形成されている。この層間絶縁膜１６を上下方向に貫通して導電性膜１５ｃにビアプラグ１７が接続されている。また、層間絶縁膜１６の上部に配線層１８が埋込まれている。配線層１８は、ビアプラグ１７の上面に接続されている。また、配線層１８と同一層を用いて形成された配線層６８が層間絶縁膜１６の上部に埋め込まれている。
【００３９】
上記図１に示すような構造の半導体装置においては、キャパシタ下部電極を構成する導電性膜１５ａが、半導体基板１の主表面に対して垂直方向に延びる２つの側面部と、側面部同士の間に設けられ、半導体基板１の主表面に平行な方向に延びる底面部とを有している。そのため、導電性膜１５ａが形成する凹部に沿うように形成された絶縁膜１５ｂは、その両端部において半導体基板１の主表面に対して垂直方向に延びる側面部と半導体基板の主表面に対して平行に延びる底面部とを有している。したがって、キャパシタ誘電体膜とキャパシタの下部電極とが接触する面積が、図４３を用いて従来技術で説明したキャパシタに比較して大きくなる。
【００４０】
そのため、本実施の形態の半導体装置は、従来のキャパシタに比べて半導体基板１の主表面に平行な方向にキャパシタの面積を大きくすることなく、キャパシタ容量を増加させることができている。
【００４１】
また、図１に示すような構造の半導体装置においては、キャパシタ上部電極に相当する導電性膜１５ｃは、キャパシタ誘電体膜に相当する絶縁膜１５ｂが形成する凹部内に設けられている。そのため、従来のキャパシタに比較して、キャパシタの高さを小さくすることができる。その結果、キャパシタ容量を大きくしながら、キャパシタに対応するダミーパターンである配線層６５の高さを小さくすることができる。したがって、キャパシタに対応するダミーパターンの高さを小さくすることができるため、ダミーパターンを構成する材料の使用量を低減することができる。
【００４２】
したがって、図１に示すような構造の半導体装置によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる。
【００４３】
次に、図２〜図１０を用いて、図１に示す構造のキャパシタを有する半導体装置の製造方法を説明する。
【００４４】
本実施の形態の半導体装置の製造方法においては、配線層１２および配線層６２が形成されるまでの工程は、従来から用いられている手法と同様の手法が用いられる。次に、本実施の形態の半導体装置の製造方法においては、図２に示すように、層間絶縁膜１０、配線層１２および配線層６２が形成された状態で、層間絶縁膜１３が形成される。この層間絶縁膜１３の上表面は半導体基板１の主表面に平行に形成される。
【００４５】
次に、図３に示すように、層間絶縁膜１３を上下方向に貫通して配線層９に接続されるビアプラグ１４が形成される。その後、ビアプラグ１４の上面に接続する導電性膜１５が形成される。また、導電性膜１５と同一層を用いて配線層６５が形成される。この時点においては、層間絶縁膜１３、導電性膜１５および配線層６５それぞれの上表面は、連続するように形成されるとともに、半導体基板１の主表面に対して平行に形成されている。
【００４６】
次に、図４に示すように、導電性膜１５の両端部から所定の距離までの位置よりも外側の位置の導電性膜１５の上表面を覆うとともに、層間絶縁膜１３および配線層６５の表面を覆うレジスト膜２５０を形成する。その後、レジスト膜２５０をマスクとして、導電性膜１５をエッチングすることにより、図５に示すようなキャパシタ下部電極を構成する導電性膜１５ａを形成する。図５に示す導電性膜１５ａの表面が形成する凹部の表面積は、図５に示す導電性膜１５ａの幅と図４３に示す従来のキャパシタ下部電極の幅とが同一である場合、図４３に示す従来のキャパシタ下部電極の上表面の表面積よりも大きくなっている。
【００４７】
次に、図６に示すように、層間絶縁膜１３の上表面、配線層６５の上表面および導電性膜１５ａの表面に沿って絶縁膜１５ｂが形成される。したがって、絶縁膜１５ｂと導電性膜１５ａとが接触する部分の面積は、図４３に示す従来技術のキャパシタ下部電極１１５の上表面とキャパシタ誘電体膜とが接触する部分の面積よりも大きくなっている。
【００４８】
次に、図７に示すように、絶縁膜１５ｂの上表面を覆うように導電性膜２５を形成する。次に、図７に示す状態において、導電性膜２５をエッチバックすることにより、図８に示すような導電性膜１５ｃが形成される。なお、導電性膜１５ｃの形成工程においては、図７に示す導電性膜２５がエッチバックされるときに、絶縁膜１５ｂがストッパ膜として機能する。このような製造工程においては、導電性膜１５ｃの上表面と絶縁膜１５ｂの上表面とは、連続するように形成されるとともに、半導体基板１の主表面に平行に形成される。
【００４９】
次に、図９に示すように、絶縁膜１５ｂおよび導電性膜１５ｃの上に層間絶縁膜１６が形成される。次に、図１０に示すように、層間絶縁膜１６を上下方向に貫通し導電性膜１５ｄにビアプラグ１７が接続される。その後、図１に示すように、配線層１８および配線層６８が形成される。
【００５０】
上記のような本実施の形態の半導体装置の製造方法によれば、図９に示すように、キャパシタ上部電極に相当する導電性膜１５ｃは、キャパシタ誘電体膜に相当する絶縁膜１５ｂが形成する凹部内に設けられている。そのため、従来のキャパシタに比較して、キャパシタの容量を大きくしながら、キャパシタの高さを小さくすることができる。その結果、キャパシタに対応するダミーパターンである配線層６５の高さを小さくすることができる。したがって、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【００５１】
その結果、本実施の形態の半導体装置の製造方法によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる半導体装置を形成することができる。
【００５２】
（実施の形態２）
次に、実施の形態２の半導体装置の構造および製造方法を説明する。まず、図１１を用いて、本実施の形態の半導体装置の構造を説明する。図１１に示すように、本実施の形態の半導体装置は、実施の形態１の半導体装置の構造とほぼ同様である。すなわち、層間絶縁膜１３にビアプラグ１４が形成されるまでの構造は図１を用いて示した実施の形態１の半導体装置の構造と全く同様である。
【００５３】
また、層間絶縁膜１６に形成される配線層１８および配線層６８の構造も実施の形態１の半導体装置の構造と全く同様である。したがって、本実施の形態の半導体装置は、ゲート電極５の上方に形成されるキャパシタの構造、ならびに、ゲート電極５５の上方に形成される配線層の構造およびその周辺の絶縁膜の構造のみが異なる。
【００５４】
本実施の形態の半導体装置においては、ビアプラグ１４の上側に導電性膜１５が形成されている。この導電性膜１５の両端部それぞれには、半導体基板１の主表面に対して垂直方向に延びる２つの導電性膜２６ａが接続されている。なお、導電性膜１５と２つの導電性膜２６ａとにより、キャパシタ下部電極が構成されている。
【００５５】
また、導電性膜１５の上表面に接するとともに導電性膜２６ａの内側面に接し、かつ半導体基板１の主表面に平行な方向に延びる、絶縁膜３５ａが形成されている。また、導電性膜２６ａの内側面に接するとともに、絶縁膜３５ａの両端部それぞれから半導体基板１の主表面に対して垂直方向に延びる２つの絶縁膜２７ａが形成されている。なお、導電性膜１５および導電性膜２６ａが形成する凹部の表面に沿うように形成された、絶縁膜３５ａおよび２つの絶縁膜２７ａによりキャパシタ誘電体膜が構成されている。
【００５６】
また、絶縁膜３５ａおよび絶縁膜２７ａによりキャパシタ誘電体膜の表面が形成する凹部内に導電性膜２６ａが形成されている。このキャパシタ誘電体膜の表面が形成する凹部内の導電性膜２６ａによりキャパシタ上部電極が構成されている。
【００５７】
また、配線層６５の上表面に接するように導電性膜２６ａが形成されている。配線層６５および導電性膜２６により、２層構造の配線層が形成されている。
【００５８】
また、層間絶縁膜１３の上表面には、絶縁膜３５ａが形成されている。また、絶縁膜３５ａの上表面には絶縁膜２７ａが形成されている。
【００５９】
上記のような本実施の形態の半導体装置によれば、キャパシタ下部電極を構成する前述の導電性膜１５および２つの導電性膜２６ａの表面が形成する凹部の表面に沿うように、キャパシタ絶縁膜を構成する２つの絶縁膜２７ａおよび絶縁膜３５が形成される。そのため、実施の形態１のキャパシタと同様に、２つの絶縁膜２７ａおよび絶縁膜３５によって構成されるキャパシタ誘電体膜と導電性膜２６ａおよび導電性膜１５によって構成されるキャパシタ下部電極との接触面積が従来のキャパシタに比べて大きくなっている。
【００６０】
そのため、本実施の形態の半導体装置は、従来技術で説明した半導体装置よりもキャパシタ容量が増加している。また、キャパシタ誘電体膜を構成する２つの絶縁膜２７ａおよび絶縁膜３５が形成する凹部に、導電性膜２６ａが埋込まれている。この導電性膜２６ａはキャパシタ上部電極として機能する。
【００６１】
また、配線層６５の上にも、導電性膜２６ａが形成されている。この配線層６５の上に形成された導電性膜２６ａの上表面と、キャパシタ上部電極を構成する導電性膜２６ａの上表面とは、半導体基板１の主表面からの高さが同じであるとともに、半導体基板１の主表面に対して平行である。
【００６２】
また、本実施の形態の半導体装置においては、従来技術の半導体装置に比較して、半導体基板の主表面に対して平面な方向に面積を大きくすることなく、キャパシタ誘電体膜とキャパシタ下部電極とが接触する面積が増加している。
【００６３】
次に、本実施の形態の半導体装置の製造方法を図１２〜図２０を用いて説明する。本実施の形態の半導体装置の製造方法においては、配線層１２および配線層６２が形成されるまでの工程は、従来から用いられている手法と同様の手法が用いられる。
【００６４】
本実施の形態の半導体装置の製造方法においては、層間絶縁膜１３を上下に貫通して配線層９にビアプラグ１４が接続される。次に、ビアプラグ１４の上面に接触する導電性膜１５とゲート電極５５の上部に形成される配線層６５とが同一層になるように形成される。このとき、層間絶縁膜１３、導電性膜１５および配線層６５それぞれの表面は半導体基板１の主表面に対して平行になっている。次に、層間絶縁膜１３、導電性膜１５および配線層６５の上表面の上に半導体基板の主表面に平行な方向に延びる絶縁膜３５が形成される。
【００６５】
次に、図１３に示すように、配線層６５の上表面の上側部分が開口されているとともに、導電性膜１５の上表面の両端それぞれから所定の距離の位置までの領域の上側部分が開口されているレジスト膜２５１が形成される。
【００６６】
次に、図１３に示す状態において、レジスト膜２５１をマスクとして絶縁膜３５がエッチングされる。このエッチングにおいては、導電性膜１５の表面および配線層６５の表面が露出するまでエッチングが行なわれる。それにより、図１４に示すような絶縁膜３５ａが形成される。
【００６７】
次に、図１４に示す状態で、導電性膜２５を半導体基板１の主表面と平行に延びるように半導体基板１の主表面上の全体にわたって形成する。それにより、図１５に示すような構造が得られる。次に、導電性膜２５がエッチバックされることにより、導電性膜２５の上表面が平坦化される。それにより、図１６に示すような構造が得られる。
【００６８】
次に、図１７に示すように、配線層６５の上側の領域全体、導電性膜１５の上側の領域であって、絶縁膜３５ａに覆われていない部分の上側の領域、および、導電性膜１５の上側の領域であって、絶縁膜３５ａの両端それぞれから所定の距離をおいた位置よりも内側の領域を覆うように、レジスト膜２５２が形成される。
【００６９】
図１７に示す状態において、導電性膜２６のエッチバックが行なわれる。それにより、図１８に示すように、配線層６５の上部に導電性膜２６ａが形成される。また、導電性膜１５の両端部それぞれに接続されるとともに、半導体基板１の主表面から垂直な方向に延びる２つの導電性膜２６ａが形成される。また、導電性膜１５の両端部それぞれに接続する導電性膜２６ａから所定の距離をおいた位置よりも内側の領域において、半導体基板１の主表面に対して平行に延びる導電性膜２６ａが形成される。
【００７０】
次に、図１８に示す状態において、半導体基板１上の全領域を覆うように絶縁膜２７が形成される。次に、図１９に示す状態において、導電性膜２６ａの上表面が露出するまで絶縁膜２７がエッチバックされる。それにより、図２０に示すように、導電性膜１５の上側には、導電性膜１５に接続された導電性膜２６ａと、導電性膜１５と接触しない導電性膜２６ａとの間に、半導体基板１の主表面に対して垂直な方向に延びる２つの絶縁膜２７ａが、絶縁膜３５の両端それぞれに接続されている。また、絶縁膜３５ａの上表面に接するとともに、半導体基板１の主表面と平行な方向に延びる絶縁膜２７ａが形成される。このとき、絶縁膜２７ａの上表面と導電性膜２６ａの上表面とは、一体的に連続したものとなり、半導体基板１の主表面に平行な状態となる。
【００７１】
次に、上記のような製造方法によれば、導電性膜１５と、導電性膜１５の両端部それぞれに接続され、半導体基板１の主表面に対して垂直な方向に延びる２つの導電性膜２６ａとによりキャパシタ下部電極が形成される。また、キャパシタ下部電極の表面が形成する凹部の表面に沿うように、半導体基板１の主表面に対して垂直な方向に延びる２つの絶縁膜２７ａと、２つの絶縁膜２７ａそれぞれの下側端部が接続され、半導体基板１の主表面に対して平行に延びる絶縁膜３５ａとによりキャパシタ誘電体膜が形成されている。
【００７２】
したがって、このような製造方法によれば、実施の形態１に記載の半導体装置の製造方法と同様に、キャパシタ誘電体膜を半導体基板１の主表面に平行な方向に大きくすることなく、キャパシタ誘電体膜とキャパシタ下部電極との接触面積を大きくすることができる。したがって、半導体基板１の主表面に平行な方向に大きな構造にすることなく、キャパシタの静電容量を増加させることができる。
【００７３】
また、キャパシタ上部電極に相当する導電性膜２６ａは、キャパシタ誘電体膜に相当する絶縁膜３５ａおよび絶縁膜２７ａが形成する凹部内に設けられている。そのため、従来のキャパシタに比較して、キャパシタの容量を大きくしながら、キャパシタの高さを小さくすることができる。その結果、キャパシタに対応するダミーパターンである配線層６５の高さを小さくすることができる。したがって、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【００７４】
その結果、本実施の形態の半導体装置の製造方法によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【００７５】
なお、その後においては、キャパシタ上部電極を構成する導電性膜２６ａにビアプラグ１７が形成される工程等が行なわれるが、これらの形成工程については実施の形態１の半導体装置の製造方法と同様の手法により行なわれる。
【００７６】
（実施の形態３）
次に、図２１〜図２７を用いて実施の形態３の半導体装置およびその製造方法を説明する。まず、図２１を用いて本実施の形態の半導体装置の構造を説明する。本実施の形態の半導体装置においては、層間絶縁膜１３が形成されるまでの構造においては、実施の形態１または実施の形態２において説明した図１または図１１に示す構造と全く同様の構造である。
【００７７】
また、配線層１８および配線層６８の構造についても実施の形態１および実施の形態２の半導体装置の構造と全く同様の構造である。したがって、本実施の形態の半導体装置においては、キャパシタが形成される領域およびその周辺部分の構造のみが実施の形態１または実施の形態２の半導体装置の構造と異なる。
【００７８】
すなわち、本実施の形態の半導体装置は、層間絶縁膜１３内において上下方向に延びるビアプラグ１４の上側に、キャパシタ下部電極を構成する導電性膜１５ａが形成されている。このキャパシタ下部電極を構成する導電性膜１５ａは、半導体基板１の主表面に対して垂直に延びる部分と、その両端部の内側に接続された半導体基板１の主表面に対して平行に延びる部分とを有している。
【００７９】
また、導電性膜１５ａが形成する凹部の底面に沿うように、絶縁膜１５ｄが形成されている。この絶縁膜１５ｄの両端部の上側であって、導電性膜１５ａの半導体基板１の主表面に対して垂直に延びる部分の内側側面に接して、半導体基板１の主表面に垂直な方向に延びる２つの絶縁膜１５ｅが形成されている。この２つの絶縁膜１５ｅの内側側面に接するとともに、絶縁膜１５ｄの上表面に接触するように導電性膜１５ｃが形成されている。また、この導電性膜１５ｅの上表面に接触するようにビアプラグ１７が形成されている。
【００８０】
上記のような構造の本実施の形態の半導体装置によれば、キャパシタ下部電極は、半導体基板１の主表面に対して垂直な方向に延びる部分と、半導体基板１の主表面に対して平行な方向に延びる部分とを有するように形成されている。そのため、キャパシタ下部電極の表面により凹部が形成されている。キャパシタ下部電極が形成する凹部の表面と、その凹部の表面に沿うように形成されたキャパシタ誘電体膜を構成する絶縁膜１５ｅおよび絶縁膜１５ｄが接触する部分の面積は、従来のキャパシタに比べて大きくなっている。したがって、実施の形態１または２に記載のキャパシタと同様に、キャパシタの容量が増加している。また、本実施の形態の半導体装置によれば、水平方向にキャパシタ誘電体膜を大きくすることなくキャパシタの容量を大きくすることができる。
【００８１】
さらに、キャパシタ上部電極に相当する導電性膜１５ｃは、キャパシタ誘電体膜に相当する絶縁膜１５ｄおよび絶縁膜１５ｅが形成する凹部内に設けられている。そのため、従来のキャパシタに比較して、キャパシタ容量を大きくしながら、キャパシタの高さを小さくすることができる。その結果、キャパシタに対応するダミーパターンである配線層６５の高さを小さくすることができる。したがって、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【００８２】
その結果、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる。
【００８３】
次に、実施の形態３の半導体装置の製造方法を図２２〜図２７を用いて説明する。本実施の形態の半導体装置の製造方法においては、層間絶縁膜１３にビアプラグ１４が形成されるまでは実施の形態１または実施の形態２の半導体装置の製造方法と全く同様である。
【００８４】
次に、ビアプラグ１４の上表面に接触する導電性膜１５が形成されるとともに、配線層６５が形成される。導電性膜１５と配線層６５とは、半導体基板１の主表面からの高さが同一の層である。このとき、層間絶縁膜１３、導電性膜１５および配線層６５それぞれの上表面は、連続するように形成されるとともに、半導体基板１の主表面に対してほぼ平行な状態となっている。
【００８５】
次に、図２２に示すように、導電性膜１５の両端から所定の距離をおいた部分よりも内側の部分のみに開口が設けられたレジスト膜２５３が形成される。次に、レジスト膜２５３をマスクとして、導電性膜１５に酸素がイオン注入される。注入される酸素が導電性膜１５の厚さ方向のほぼ中央部に偏析するように、ドーズ量および注入エネルギが調整されている。また、導電性膜１５の酸素イオンが偏析する部分は、金属酸化膜またはシリコン酸化膜などに変化する。
【００８６】
その結果、図２３に示すように、導電性膜１５の内部には絶縁膜１５ｄが形成される。この絶縁膜１５ｄは、導電性膜１５とは区別される膜として形成される。なお、導電性膜１５には、たとえば、銅、またはアルミニウムなどの金属または多結晶シリコン膜が用いられている。
【００８７】
次に、図２４に示すように、層間絶縁膜１３および配線層６５を覆うとともに、導電性膜１５の両端それぞれから所定の距離の位置それぞれよりも外側の領域を覆うように、レジスト膜２５４が形成される。また、絶縁膜１５ｄの上側にも、レジスト膜２５４が形成される。このレジスト膜２５４は、絶縁膜１５ｄの両端それぞれから所定の距離をおいた位置それぞれよりも内側の領域に形成される。したがって、レジスト膜２５４により形成される開口は、絶縁膜１５ｄの両端部それぞれから所定の距離をおいた位置それぞれよりも内側の領域の上側に形成される。
【００８８】
図２４に示す状態で、レジスト膜２５４をマスクとして導電性膜１５がエッチングされる。このときのエッチングでは、絶縁膜１５ｄの表面が露出するまでエッチングが行なわれる。それにより、図２５に示すように、図２４に示す導電性膜１５が２つの導電性膜１５ａと１５ｃに分離される。この導電性膜１５ａによりキャパシタ下部電極が構成される。また、導電性膜１５ｃによりキャパシタ上部電極が構成される。
【００８９】
次に、図２６に示すように、絶縁膜１５０が、絶縁膜１５ｄ、導電性膜１５ａおよび導電性膜１５ｃにより形成される凹部を埋込むとともに、層間絶縁膜１３および配線層６５の上表面を覆うように半導体基板１の主表面に対して平行に形成される。次に、絶縁膜１５０がエッチバックされることにより、層間絶縁膜１３、導電性膜１５ａの上表面、導電性膜１５ｃの上表面および配線層６５の上表面を露出させる。それにより図２７に示す構造が得られる。
【００９０】
上記のような本実施の形態の半導体装置の製造方法によれば、キャパシタの下部電極１５ａが、半導体基板１の主表面に対して垂直に延びる部分と、半導体基板１の主表面に対して平行に延びる部分とを有するように形成される。また、キャパシタ誘電体膜が、半導体基板１の主表面に対して平行な方向に延びる絶縁膜１５ｄと、絶縁膜１５ｄの両端部それぞれにおいて半導体基板１の主表面に対して垂直な方向に延びる２つの絶縁膜１５ｅとにより構成されている。
【００９１】
その結果、本実施の形態のキャパシタの製造方法によれば、実施の形態１〜３のキャパシタと同様に、半導体基板１の主表面にほぼ平行な方向にキャパシタを大きくすることなく、キャパシタ下部電極とキャパシタ誘電体膜とが接触する面積を大きくすることができる。その結果、半導体基板１の主表面に平行な方向にキャパシタの面積を大きくすることなく、キャパシタ容量を増加させることができる。
【００９２】
また、キャパシタ上部電極に相当する導電性膜１５ｃは、キャパシタ誘電体膜に相当する絶縁膜１５ｄおよび絶縁膜１５ｅが形成する凹部内に設けられている。そのため、従来のキャパシタに比較して、キャパシタ容量を大きくしながら、キャパシタの高さを小さくすることができる。その結果、キャパシタに対応するダミーパターンである配線層６５の高さを小さくすることができる。したがって、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【００９３】
その結果、本実施の形態のキャパシタの製造方法によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる半導体装置を製造することができる。
【００９４】
（実施の形態４）
次に、図２８〜図３３を用いて本発明の実施の形態４の半導体装置およびその製造方法を説明する。まず、図２８を用いて本実施の形態の半導体装置の構造を説明する。
【００９５】
本実施の形態の半導体装置においては、層間絶縁膜１３が形成されるまでの構造は、実施の形態１〜３の半導体装置の構造と全く同様である。図２８に示すように、本実施の形態の半導体装置においては、層間絶縁膜１３を上下方向に貫通するビアプラグ１４が形成される。ビアプラグ１４の上側には、複数の溝を有する導電性膜１５ａが形成される。複数の溝は、紙面に垂直な方向に延びている。また、導電性膜１５ａによりキャパシタ下部電極が構成されている。
【００９６】
また、層間絶縁膜１３の上表面、配線層６５の上表面、および、導電性膜１５ａが形成する複数の溝の表面それぞれに沿うように絶縁膜１５ｂが形成されている。この絶縁膜１５ｂによりキャパシタ誘電体膜が構成されている。
【００９７】
また、絶縁膜１５ｂが形成する複数の溝それぞれの内部には、導電性膜１５ｆ、導電性膜１５ｇ、導電性膜１５ｈが形成されている。導電性膜１５ｆ、導電性膜１５ｇおよび導電性膜１５ｈにより、キャパシタ上部電極が構成されている。
【００９８】
また、絶縁膜１５ｂの上に形成された層間絶縁膜１６には、導電性膜１５ｆ，１５ｇ，１５ｈそれぞれに接続したビアプラグ１７ｃ，１７ｂ，１７ａが設けられている。このビアプラグ１７ｃ，１７ｂ，１７ａの上面には、配線層１８が接続されている。また、配線層１８と配線層６８とは、半導体基板１の主表面からの高さが同一である。
【００９９】
上記のような本実施の形態の半導体装置によれば、キャパシタ下部電極を構成する導電性膜１５ａの表面により複数の溝が形成されている。そのため、半導体基板１の主表面に平面な方向にキャパシタ下部電極を大きくすることなく、キャパシタ下部電極を構成する導電性膜１５とキャパシタ誘電体膜を構成する絶縁膜１５ｂとが接触する面積を大きくすることができる。
【０１００】
そのため、本実施の形態の半導体装置によれば、半導体基板１に平行な方向にキャパシタを大きくすることなく、キャパシタ容量を増加させることができる。
【０１０１】
また、キャパシタ上部電極に相当する導電性膜１５ｆ，１５ｇ，１５ｈそれぞれは、キャパシタ誘電体膜に相当する絶縁膜ｂが形成する複数の凹部それぞれ内に設けられている。そのため、従来のキャパシタに比較して、キャパシタ容量を大きくしながら、キャパシタの高さを小さくすることができる。その結果、キャパシタに対応するダミーパターンである配線層６５の高さを小さくすることができる。したがって、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【０１０２】
その結果、本実施の形態の半導体装置によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる。
【０１０３】
また、実施の形態１〜３の半導体装置よりもさらにキャパシタの静電容量を大きくすることができる。
【０１０４】
次に、本実施の形態の半導体装置の製造方法を図２９〜図３３を用いて説明する。本実施の形態の半導体装置の製造方法においては、層間絶縁膜１３にビアプラグ１４が形成されるまでは実施の形態１〜実施の形態３の半導体装置の製造方法と全く同様である。
【０１０５】
本実施の形態の半導体装置の製造方法においては、図２９に示すように、層間絶縁膜１３に上下方向に貫通するビアプラグ１４が形成される。ビアプラグ１４の上表面に接触するように導電性膜１５が形成されるとともに、導電性膜１５と同一層に配線層６５が形成される。
【０１０６】
次に、層間絶縁膜１３の上表面および配線層６５の上表面を覆うとともに、導電性膜１５の両端部それぞれから所定の距離の位置それぞれよりも外側の領域覆うレジスト膜２５５が形成される。また、導電性膜１５の上表面上の中央部近傍には、２つの孤立したレジスト膜２５５が形成される。
【０１０７】
次に、図２９に示す状態において、レジスト膜２５５をマスクとして導電性膜１５がエッチングされる。それにより、図３０に示すような構造が得られる。図３０に示す導電性膜１５ａによりキャパシタ下部電極が構成されている。この図３０に示す構造においては、導電性膜１５ａの形状が、櫛型状になっている。キャパシタ下部電極としての導電性膜１５ａは紙面に垂直方向に延びる３つの溝を有している。すなわち、キャパシタ下部電極を構成する導電性膜１５ａは、半導体基板１の主表面に対して垂直な方向に延びる４つの側壁部と、その４つの側壁部の下部側おいて半導体基板１の主表面に対して平行に延び、４つの側壁部の下端が一体的に形成された底面部とが設けられている。
【０１０８】
次に、図３１に示すように、層間絶縁膜１３の上表面、配線層６５の上表面および導電性膜１５ａの表面に沿うように絶縁膜１５ｂが一定の厚さで形成される。次に、図３２に示すように、絶縁膜１５ｂの表面を覆うように導電性膜５５０が形成される。このとき、導電性膜５５０は、絶縁膜１５ｂの表面が形成する複数の凹部それぞれを埋込むように形成される。
【０１０９】
次に、導電性膜５５０がエッチバックされることにより、絶縁膜１５ｂの上表面が露出する。それにより、図３３に示すような構造が得られる。図３３に示す構造においては、絶縁膜１５ｂの上表面と、絶縁膜１５ｂの表面が形成する凹部に埋込まれた導電性膜１５ｆ，１５ｇ，１５ｈそれぞれの上表面とは半導体基板１の主表面からの高さが同一である。
【０１１０】
次に、キャパシタ上部電極を構成する導電性膜１５ｆ，１５ｇ，１５ｈそれぞれに接続するビアプラグ１７ｃ，１７ｂ，１７ａが層間絶縁膜１６に設けられる。その後、ビアプラグ１７ｃ，１７ｂ，１７ａの上面に接続する配線層１８が形成されるとともに、配線層１８と同一層に配線層６８が形成されることによって、図２８に示されるような構造が得られる。
【０１１１】
上記のような本実施の形態の半導体装置の製造方法によれば、図３３に示すように、キャパシタ上部電極に相当する導電性膜１５ｆ，１５ｇ，１５ｈは、キャパシタ誘電体膜に相当する絶縁膜ｂが形成する凹部内に設けられている。そのため、従来のキャパシタに比較して、キャパシタ容量を大きくしながら、キャパシタの高さを小さくすることができる。その結果、キャパシタに対応するダミーパターンである配線層６５の高さを小さくすることができる。したがって、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【０１１２】
また、キャパシタの下部電極を構成する導電性膜１５とキャパシタ誘電体膜を構成する絶縁膜１５ｂとが接触する面積は、従来のキャパシタよりも大きくなっている。したがって、本実施の形態の半導体装置の製造方法によれば、半導体基板１の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を増加させることができる。
【０１１３】
その結果、本実施の形態の半導体装置の製造方法によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる半導体装置を製造することができる。
【０１１４】
なお、本実施の形態のキャパシタの製造方法には、実施の形態１のキャパシタの製造方法と同様の製造方法が用いられている。しかしながら、本実施の形態のキャパシタを実施の形態２または３のキャパシタの製造方法と同様の製造方法により形成しても、前述の効果を得ることができる。
【０１１５】
（実施の形態５）
実施の形態５の半導体装置およびその製造方法を図３４〜図４２を用いて説明する。
【０１１６】
まず、図３４を用いて実施の形態５の半導体装置の構造を説明する。本実施の形態の半導体装置においては、実施の形態１〜４の半導体装置の構造と同様の構造である。しかしながら、本実施の形態の半導体装置は、層間絶縁膜１３の上部近傍にキャパシタが形成されていないことが実施の形態１〜４の半導体装置の構造と異なる。
【０１１７】
したがって、層間絶縁膜１３の上部近傍に形成された導電性膜１５と配線層６５とは、ともに一層構造である。したがって、本実施の形態の半導体装置の構造によれば、従来技術において示したキャパシタに対応するダミーパターンが２層構造である半導体装置に比較して、ダミーパターンの高さを小さくすることができる。
【０１１８】
また、本実施の形態の半導体装置においては、キャパシタが、素子分離絶縁膜２ａに形成された凹部に埋込まれていることが実施の形態１〜４の半導体装置の構造と異なる。
【０１１９】
本実施の形態の半導体装置は、素子分離絶縁膜２ａに形成された凹部の表面に沿うように、導電性膜２０ａが形成されている。導電性膜２０ａによりキャパシタ下部電極が構成されている。したがって、キャパシタ下部電極は、半導体基板１の主表面に対して垂直な方向に延びる部分および半導体基板１の主表面に対して平行な方向に延びる部分を有している。
【０１２０】
また、導電性膜２０ａが形成する凹部の底面に沿うように絶縁膜２０ｄが形成されている。導電性膜２０ａが形成する凹部の２つの内側面それぞれに沿うように２つの絶縁膜２０ｅが形成されている。絶縁膜２０ｄと２つの絶縁膜２０ｅとにより、キャパシタ誘電体膜が構成されている。
【０１２１】
また、絶縁膜２０ｄおよび２つの絶縁膜２０ｅが形成する凹部に、導電性膜２０ｃが埋込まれている。この導電性膜２０ｃによりキャパシタ上部電極が構成されている。また、導電性膜２０ｃの上表面に接するとともに、ソース／ドレイン領域３の上表面に接する配線層３００が形成されている。また、キャパシタ上部電極を構成する導電性膜２０ｃの上表面には、ビアプラグ８８が接続されている。このビアプラグ８８は配線層９に接続されている。
【０１２２】
なお、上述した本実施の形態の半導体装置の特徴部分の構造以外の構造については、実施の形態１〜４において、図１、図１１、図２１および図２８を用いて示した構造と全く同様の構造である。
【０１２３】
上記の構造の本実施の形態の半導体装置によれば、キャパシタが、素子分離絶縁膜２ａ内に埋込まれている。そのため、キャパシタに対応するダミーパターンを形成する必要がない。つまし、一層の配線層１５に対応する一層のダミーパターンである配線層６５のみを設けるだけで、後工程におけるＣＭＰ後の層間絶縁膜１６の上表面の平坦化を実現することができる。その結果、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【０１２４】
また、キャパシタ誘電体膜は、半導体基板１の主表面に対して垂直な方向に延びる部分および半導体の主表面に対して平行な方向に延びる部分を有している。そのため、実施の形態１〜４の半導体装置と同様に、半導体基板の主表面に平行な方向にキャパシタの上部電極および下部電極を大きくすることなく、キャパシタの容量を増加させることができる。
【０１２５】
その結果、本実施の形態の半導体装置によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる。
【０１２６】
次に、図３５〜図４２を用いて実施の形態５の半導体装置の製造方法を説明する。実施の形態５の半導体装置の製造方法においては、まず、半導体基板１の主表面から所定の深さにかけて、素子形成領域を形成するための素子分離絶縁膜２が形成される。
【０１２７】
次に、素子形成領域の半導体基板１の主表面から所定の深さにかけてソース／ドレイン領域３およびソース／ドレイン領域５３が形成される。また、ソース／ドレイン領域３同士に挟まれた領域の上部にはゲート絶縁膜４が形成される。また、ゲート絶縁膜４の上にはゲート電極５が形成される。また、ゲート絶縁膜４およびゲート電極５の側壁には側壁絶縁膜６が形成される。
【０１２８】
また、ソース／ドレイン領域５３同士に挟まれた領域の上部にはゲート絶縁膜５４が形成される。次に、ゲート絶縁膜５４およびゲート電極５５の側壁には側壁絶縁膜５６が形成される。
【０１２９】
次に、素子分離絶縁膜２、ソース／ドレイン領域３，５３、側壁絶縁膜６，５６およびゲート電極５，５５を一体的に覆うようにレジスト膜２５６が形成される。ただし、レジスト膜２５６は、導電性膜２０の上表面の一部の領域において開口されている。その後、レジスト膜２５６の開口部において露出する素子分離絶縁膜２がエッチングされる。それにより、素子分離絶縁膜２ａが形成される。この素子分離絶縁膜２ａに導電性膜２００が埋込まれる。その結果、図３５に示す構造が得られる。
【０１３０】
このレジスト膜２５６をマスクとして、図３６において矢印で示す方向に、導電性膜２０に対してイオン注入が行なわれる。このイオン注入おいては酸素イオン２００が注入される。導電性膜２０の酸素イオンが偏析する部分は、金属酸化膜またはシリコン酸化膜などに変化する。
【０１３１】
次に、レジスト膜２５６が除去される。それにより、図３７に示すように、導電性膜２０の内部には、絶縁膜２０ｄが形成される。この絶縁膜２０ｄは導電性膜２０とは区別可能な膜になっている。なお、導電性膜２０には、たとえば、銅、またはアルミニウムなどの金属または多結晶シリコン膜が用いられている。
【０１３２】
また、前述のイオン注入工程においては、酸素イオンの濃度のピークが、導電性膜２０の主表面から所定の深さの位置（導電性膜２０の上下方向の略中央部）に形成されるように、ドーズ量および注入エネルギが決定されている。したがって、図３７に示すように、イオン注入後の絶縁膜２０ｂは、導電性膜２０ｄの主表面から所定の深さの位置にのみ延在するように形成される。
【０１３３】
次に、図３８に示すように、導電性膜２０の両端部それぞれから所定の距離をおいた位置それぞれよりの外側の領域を覆うレジスト膜２５７が形成される。また、レジスト膜２５７は、絶縁膜２０ｂの両端それぞれから所定の距離をおいた位置それぞれよりも内側の領域を覆う。
【０１３４】
その後、レジスト膜２５７をマスクとして、導電性膜２００が、絶縁膜２０ｄの表面が露出するまでエッチングされる。それにより、図３９に示すような構造が得られる。すなわち、キャパシタ下部電極を構成する導電性膜２０ａとキャパシタ上部電極を構成する導電性膜２０ｃとが形成される。
【０１３５】
次に、図４０に示すように、半導体基板１の主表面を一体的に覆う絶縁膜６５０が形成される。この絶縁膜６５０は、導電性膜２０ｃと導電性膜２０ａとの間に形成された凹部を埋込むように形成される。
【０１３６】
次に、図４０に示す絶縁膜６５０がエッチバックされることにより、ゲート電極５，５５の上表面およびソース／ドレイン領域３，５３の上表面が露出する。それにより、図４１に示すような構造が得られる。
【０１３７】
図４１に示すような構造においては、導電性膜２０ａと導電性膜２０ｃとの間に２つの絶縁膜２０ｅが埋込まれている。この絶縁膜２０ｄおよび２つの絶縁膜２０ｅにより、キャパシタ誘電体膜が構成される。
【０１３８】
次に、図４２に示すように、導電性膜２０ａの上表面の一部と、ソース／ドレイン領域３の上表面とを接続するように配線層３００が形成される。この配線層３００によりキャパシタとトランジスタとが電気的に接続される。
【０１３９】
上記のような本実施の形態の半導体装置の製造方法によれば、半導体基板１の主表面に対して平行な方向に延びる部分と、半導体基板１の主表面に対して垂直な方向に延びる部分とを有するようにキャパシタ下部電極を構成する導電性膜２０ａが形成される。そのため、半導体基板１の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を増加させることができる。
【０１４０】
また、上記の実施の形態の半導体装置の製造方法によれば、キャパシタを素子分離絶縁膜２ａ内に埋込むように形成することができる。そのため、キャパシタに対応するダミーパターンを形成する必要がない。したがって、一層の配線層１５に対応する一層のダミーパターンである配線層６５のみを設けるだけで、後工程におけるＣＭＰ後の層間絶縁膜１６の上表面の平坦化を実現することができる。その結果、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができる。
【０１４１】
その結果、本実施の形態の半導体装置の製造方法によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる半導体装置を製造することができる。
【０１４２】
なお、本実施の形態の半導体装置の製造方法においては、実施の形態３のキャパシタの製造方法と同様の製造方法が用いられてキャパシタが形成されている。しかしながら、本実施の形態のキャパシタの製造方法として、実施の形態１または２のキャパシタの製造方法を用いても、前述の効果と同様の効果を得ることができる。
【０１４３】
また、本実施の形態のキャパシタ上部電極には、一体構造の導電性膜が用いられているが、実施の形態４のキャパシタ上部電極と同様に、複数に分離されたキャパシタ上部電極を用いてもよい。それにより、実施の形態４の半導体装置と同様に、キャパシタの静電容量をよりさらに増加させることができる。
【０１４４】
また、上記実施の形態１〜５の半導体装置においては、キャパシタ上電極またはキャパシタ下部電極には、不純物を含む多結晶シリコン、銅膜、アルミニウム膜、銅／アルミニウム合金膜、若しくは、銅／アルミニウム合金とシリコンとの合金膜が用いられる。
【０１４５】
キャパシタ上電極またはキャパシタ下部電極は、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、めっき、またはスパッタ法等を用いて形成される。
【０１４６】
また、キャパシタ誘電体膜には、シリコン酸化膜、シリコン窒化膜、Ｔａ２Ｏ５（酸化タンタル）膜、または、ＢＳＴ（チタン酸バリウムストロンチウム）膜が用いられる。
【０１４７】
また、上記実施の形態１〜５の半導体装置のキャパシタは、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタである。また、コンタクトプラグまたは配線層には、タングステンまたはチタンなどの金属、ならびに、不純物を含む多結晶シリコン膜等が用いられる。また、層間絶縁膜には、ＣＶＤ法またはスパッタ法により堆積されたシリコン酸化膜またはシリコン窒化膜が用いられる。
【０１４８】
また、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４９】
【発明の効果】
本発明の半導体装置およびその製造方法によれば、半導体基板の主表面に平行な方向にキャパシタを大きくすることなく、キャパシタの静電容量を大きくすることができるという効果と、キャパシタに対応するダミーパターンを構成する材料の使用量を低減することができるという効果との双方を得ることができる。
【図面の簡単な説明】
【図１】実施の形態１の半導体装置の構造を示す断面図である。
【図２】実施の形態１の半導体装置の製造方法を説明するための図である。
【図３】実施の形態１の半導体装置の製造方法を説明するための図である。
【図４】実施の形態１の半導体装置の製造方法を説明するための図である。
【図５】実施の形態１の半導体装置の製造方法を説明するための図である。
【図６】実施の形態１の半導体装置の製造方法を説明するための図である。
【図７】実施の形態１の半導体装置の製造方法を説明するための図である。
【図８】実施の形態１の半導体装置の製造方法を説明するための図である。
【図９】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１０】実施の形態１の半導体装置の製造方法を説明するための図である。
【図１１】実施の形態２の半導体装置の構造を示す断面図である。
【図１２】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１３】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１４】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１５】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１６】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１７】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１８】実施の形態２の半導体装置の製造方法を説明するための図である。
【図１９】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２０】実施の形態２の半導体装置の製造方法を説明するための図である。
【図２１】実施の形態３の半導体装置の構造を説明するための断面図である。
【図２２】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２３】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２４】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２５】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２６】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２７】実施の形態３の半導体装置の製造方法を説明するための図である。
【図２８】実施の形態４の半導体装置の構造を説明するための断面図である。
【図２９】実施の形態４の半導体装置の製造方法を説明するための図である。
【図３０】実施の形態４の半導体装置の製造方法を説明するための図である。
【図３１】実施の形態４の半導体装置の製造方法を説明するための図である。
【図３２】実施の形態４の半導体装置の製造方法を説明するための図である。
【図３３】実施の形態４の半導体装置の製造方法を説明するための図である。
【図３４】実施の形態５の半導体装置の構造を説明するための断面図である。
【図３５】実施の形態５の半導体装置の製造方法を説明するための図である。
【図３６】実施の形態５の半導体装置の製造方法を説明するための図である。
【図３７】実施の形態５の半導体装置の製造方法を説明するための図である。
【図３８】実施の形態５の半導体装置の製造方法を説明するための図である。
【図３９】実施の形態５の半導体装置の製造方法を説明するための図である。
【図４０】実施の形態５の半導体装置の製造方法を説明するための図である。
【図４１】実施の形態５の半導体装置の製造方法を説明するための図である。
【図４２】実施の形態５の半導体装置の製造方法を説明するための図である。
【図４３】従来の半導体装置を説明するための図である。
【符号の説明】
１　半導体装置、２　素子分離絶縁膜、３，５３　ソース／ドレイン領域、４，５４　ゲート絶縁膜、５，５５　ゲート電極、６，５６　側壁絶縁膜、７　層間絶縁膜、８，５８　コンタクトプラグ、９，５９　配線層、１０　層間絶縁膜、１１，６１　ビアプラグ、１２，６２　配線層、１３　層間絶縁膜、１４　ビアプラグ、１５，１５ａ　導電性膜、１５ｂ　絶縁膜、１５ｃ　導電性膜、１５ｄ，１５ｅ　絶縁膜、１５ｆ，１５ｇ，１５ｈ　導電性膜、１６　層間絶縁膜、１７，１７ａ，１７ｂ，１７ｃ　ビアプラグ、１８　配線層、２７ａ，３５ａ　絶縁膜、２６ａ，２０ａ，２０ｃ　導電性膜、２０ｂ，２０ｅ　絶縁膜、６２，６５，６８　配線層、８８　ビアプラグ、３００　配線層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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