(57)【要約】【課題】単層のゲート電極構造を有しながら、良好な性能を得ることが可能な電荷結合素子を提供する。【解決手段】この電荷結合素子は、単層のゲート電極構造を有する電荷結合素子であって、シリコン基板１上に形成されたゲート絶縁膜１０と、ゲート絶縁膜１０上に形成された絶縁物からなる複数の隔壁２０と、隣接する隔壁２０間に配置され、隔壁２０の側部に沿って形成された側面を有する凹形状のゲート電極３０とを備えている。【選択図】図２
2004006671.tif 000002
【特許請求の範囲】
【請求項１】
単層のゲート電極構造を有する電荷結合素子であって、
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された絶縁物からなる複数の隔壁と、
隣接する前記隔壁間に配置され、前記隔壁の側部に沿って形成された側面を有する凹形状のゲート電極とを備えた、電荷結合素子。
【請求項２】
前記隔壁は、リソグラフィの最小限界寸法以下の幅を有するように形成されている、請求項１に記載の電荷結合素子。
【請求項３】
前記ゲート絶縁膜は、
第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、前記第１ゲート絶縁膜とは異なる材料からなる第２ゲート絶縁膜とを含む、請求項１または２に記載の電荷結合素子。
【請求項４】
前記隔壁は、
第１隔壁と、
前記第１隔壁上に形成され、前記第１隔壁とは異なる材料からなる第２隔壁とを含む、請求項１〜３のいずれか１項に記載の電荷結合素子。
【請求項５】
単層のゲート電極構造を有する電荷結合素子であって、
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、凹形状のゲート電極とを備えた、電荷結合素子。
【請求項６】
単層のゲート電極構造を有する電荷結合素子の製造方法であって、
半導体基板上に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、絶縁物からなる複数の隔壁を形成する工程と、
前記ゲート絶縁膜上に、前記隔壁の側部に沿うように、ゲート電極層を形成する工程と、
少なくとも前記隔壁の上面が露出するまで、前記ゲート電極層を研磨することによって、隣接する前記隔壁間に、凹形状のゲート電極を形成する工程とを備えた、電荷結合素子の製造方法。
【請求項７】
前記隔壁を形成する工程は、
前記ゲート絶縁膜上に絶縁物からなる隔壁層を形成した後、前記隔壁層上の所定領域に第１レジスト膜を形成する工程と、
前記第１レジスト膜をマスクとして前記隔壁層を異方性エッチングすることによって、前記第１レジスト膜と実質的に同じ幅を有する前記隔壁を形成する工程とを含む、請求項６に記載の電荷結合素子の製造方法。
【請求項８】
前記隔壁を形成する工程は、
前記ゲート絶縁膜上に絶縁物からなる隔壁層を形成した後、前記隔壁層上の所定領域に第１レジスト膜を形成する工程と、
前記第１レジスト膜をマスクとして前記隔壁層を等方性エッチングすることによって、前記第１レジスト膜よりも小さい幅を有する前記隔壁を形成する工程とを含む、請求項６に記載の電荷結合素子の製造方法。
【請求項９】
前記凹形状のゲート電極を形成する工程に先立って、前記ゲート電極層の表面を覆うように保護膜を形成する工程をさらに備え、
前記凹形状のゲート電極を形成する工程は、
少なくとも前記隔壁の上面が露出するまで、前記保護膜および前記ゲート電極層を研磨することによって、隣接する前記隔壁間に、凹形状のゲート電極を形成する工程を含む、請求項６〜８のいずれか１項に記載の電荷結合素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電荷結合素子（ＣＣＤ：Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）およびその製造方法に関し、特に、複数のゲート電極が所定の間隔を隔てて配置される電荷結合素子およびその製造方法に関する。
【０００２】
【従来の技術】
従来、イメージセンサなどに用いられる電荷結合素子（ＣＣＤ）が知られている。図２１は、従来の２層のゲート電極構造を有する電荷結合素子の構造を示した断面図である。図２１を参照して、従来の電荷結合素子では、シリコン基板１０１上に、シリコン酸化膜１１０ａおよびシリコン窒化膜１１０ｂからなるゲート絶縁膜１１０が形成されている。ゲート絶縁膜１１０上には、所定の間隔を隔ててポリシリコン膜からなる第１層目のゲート電極１２０が形成されている。第１層目のゲート電極１２０の上面および側面には、シリコン酸化膜１２１が形成されている。
【０００３】
また、隣接する第１層目のゲート電極１２０間には、シリコン酸化膜１２１を介して第２層目のゲート電極１３０が形成されている。第２層目のゲート電極１３０の下方に位置するシリコン基板１０１の表面には、不純物領域１０２が形成されている。この不純物領域１０２は、隣接する第１層目のゲート電極１２０と第２層目のゲート電極１３０との下方でのポテンシャルに差を生じさせるために設けられている。この不純物領域１０２によって、電荷の転送が容易に行われる。
【０００４】
なお、第１層目のゲート電極１２０および第２層目のゲート電極１３０の上方には、コンタクトホールを有する層間絶縁膜（図示せず）か形成されている。このコンタクトホールを介して、第１層目のゲート電極１２０および第２層目のゲート電極１３０と、上層配線（図示せず）との電気的な接続が行われる。
【０００５】
第１層目のゲート電極１２０および第２層目のゲート電極１３０を一組として、隣接する組毎にそれぞれ異なる２相の電圧φ１およびφ２を印加することによって、電荷の転送が行われる。
【０００６】
上記した２層のゲート電極構造を有する従来の電荷結合素子は、たとえば、特許文献１に開示されている。
【０００７】
図２２〜図２４は、図２１に示した従来の２層のゲート電極構造を有する電荷結合素子の製造プロセスを説明するための断面図である。次に、図２１〜図２４を参照して、従来の２層のゲート電極構造を有する電荷結合素子の製造プロセスについて説明する。
【０００８】
まず、図２２に示すように、シリコン基板１０１上に、シリコン酸化膜１１０ａおよびシリコン窒化膜１１０ｂを順次形成することによって、シリコン酸化膜１１０ａおよびシリコン窒化膜１１０ｂからなるゲート絶縁膜１１０を形成する。そして、ゲート絶縁膜１１０上に、ポリシリコン膜（図示せず）を堆積した後、リソグラフィ技術およびエッチング技術を用いて、このポリシリコン膜をパターニングすることによって、第１層目のゲート電極１２０を形成する。
【０００９】
次に、図２３に示すように、第１層目のゲート電極１２０の表面を熱酸化することによって、第１層目のゲート電極１２０の上面および側面にシリコン酸化膜１２１を形成する。そして、第１層目のゲート電極１２０をマスクとして、シリコン基板１０１に不純物を注入することによって、不純物領域１０２を形成する。
【００１０】
次に、図２４に示すように、全面にポリシリコン膜（図示せず）を堆積した後、リソグラフィ技術およびエッチング技術を用いて、このポリシリコン膜をパターニングすることによって、第２層目のゲート電極１３０を形成する。
【００１１】
この後、全面に層間絶縁膜（図示せず）を形成した後、その層間絶縁膜にコンタクトホール（図示せず）を形成する。そして、第１層目のゲート電極１２０および第２層目のゲート電極１３０と、上層の配線層（図示せず）とを、そのコンタクトホールを介して電気的に接続する。これにより、図２１に示すような従来の２層のゲート電極構造を有する電荷結合素子が形成される。
【００１２】
【特許文献１】
特開平１１−２０４７７６号公報
【発明が解決しようとする課題】
しかしながら、図２１に示した従来の２層のゲート電極構造を有する電極結合素子では、第１層目のゲート電極１２０を形成する工程と、第２層目のゲート電極１３０を形成する工程とが必要であるため、製造プロセスが複雑化するとともに、加工ばらつきが生じやすいという不都合があった。また、電荷結合素子を撮像素子として用いた場合、第１層目のゲート電極１２０と第２層目のゲート電極１３０との間に、分光感度特性に差が生じるという不都合もあった。
【００１３】
また、従来では、単層のゲート電極構造を有する電荷結合素子も提案されている。この単層のゲート電極構造では、単層（第１層目）のゲート電極が所定の間隔を隔てて形成されるとともに、第２層目のゲート電極は形成されない。このため、上記した２層のゲート電極構造と異なり、製造プロセスが複雑化することもないとともに、加工バラツキが生じにくい。また、第１層目のゲート電極と第２層目のゲート電極との間に分光感度特性に差が生じるという不都合もない。
【００１４】
しかしながら、単層のゲート電極構造を有する電荷結合素子では、隣接するゲート電極間の間隔を小さくすることが困難であるという不都合がある。具体的には、ポジ型レジストなどを用いてリソグラフィ技術によりゲート電極をパターニングすることにより単層のゲート電極を所定の間隔を隔てて形成する場合に、リソグラフィ技術の限界からゲート電極間の間隔が制限されるという不都合があった。この場合、レジスト膜をマスクとしてエッチングによりゲート電極をパターニングする際に、レジスト膜のパターンよりもゲート電極が細くなりやすいという問題点があった。したがって、ゲート電極間の間隔がリソグラフィの最小限界寸法よりも大きくなりやすいという不都合があった。このように、単層のゲート電極構造を有する電荷結合素子では、ゲート電極の間隔が大きくなりやすいため、電荷結合素子の感度や飽和出力が低下しやすいという問題点があった。その結果、電荷結合素子の性能が低下しやすいという問題点があった。
【００１５】
また、２層のゲート電極構造を有する電荷結合素子では、図２３に示した工程において、第１層目のゲート電極１２０をマスクとして第２層目のゲート電極１３０が形成される領域の下方に自己整合的に不純物を注入することにより、不純物領域１０２を自己整合的に形成することができる。これにより、電荷の転送を容易に行うことができるので、ゲート電極１２０および１３０を２相の印加電圧によって駆動して電荷の転送を行うことが可能になる。
【００１６】
これに対して、単層のゲート電極構造を有する電荷結合素子では、特定のゲート電極の下方に自己整合的に不純物を注入することが困難であるという問題点があった。この場合、不純物の注入は、レジスト膜などをマスクとして特定のゲート電極の下方に選択的に不純物を注入することになる。しかし、このようなレジスト膜をマスクとした不純物の注入は、自己整合的に不純物の注入を行う場合と異なり、不純物の注入精度がリソグラフィ技術の精度に依存することになるため、不純物の形成領域がばらつくという問題点があった。このように不純物の形成領域がばらつくと、電荷の転送を良好に行うのが困難になるので、電荷の転送性能が低下するという問題点があった。
【００１７】
上記のように、従来の２層のゲート電極構造を有する電荷結合素子に代えて、単層のゲート電極構造を有する電荷結合素子を用いる場合には、ゲート電極の間隔が大きくなるために、電荷結合素子の感度や飽和出力などの性能が低下するという問題点があった。また、単層のゲート電極構造では、特定のゲート電極の下方に不純物領域を形成する際に、不純物領域の形成位置がばらつくため、電荷の転送性能などの性能も低下するという問題点があった。
【００１８】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、単層のゲート電極構造を有しながら、良好な性能を得ることが可能な電荷結合素子を提供することである。
【００１９】
この発明のもう１つの目的は、単層のゲート電極構造を有しながら、良好な性能を得ることが可能な電荷結合素子を容易に製造し得る電荷結合素子の製造方法を提供することである。
【００２０】
【課題を解決するための手段および発明の効果】
上記目的を達成するために、この発明の第１の局面による電荷結合素子は、単層のゲート電極構造を有する電荷結合素子であって、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された絶縁物からなる複数の隔壁と、隣接する隔壁間に配置され、隔壁の側部に沿って形成された側面を有する凹形状のゲート電極とを備えている。
【００２１】
この第１の局面による電荷結合素子では、上記のように、隣接する隔壁間に、隔壁の側部に沿って形成された側面を有する凹形状のゲート電極を設けることによって、隣接するゲート電極間の間隔を隔壁の幅によって制御することができる。この場合、たとえば、リソグラフィの最小限界寸法で形成したレジスト膜をマスクとして異方性エッチングすることにより隔壁を形成すれば、隔壁の幅は、リソグラフィの最小限界寸法と同じになるか、または、最小限界寸法よりも少し小さくなりやすいので、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法以下にすることができる。また、リソグラフィの最小限界寸法で形成したレジスト膜をマスクとして等方性エッチングすることにより隔壁を形成すれば、隔壁の幅は、リソグラフィの最小限界寸法よりも小さくなるので、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法以下にすることができる。これにより、単層構造のゲート電極を用いた場合にも、隣接するゲート電極の間隔を小さくすることができるので、感度や飽和出力などの性能を向上させることができる。その結果、単層のゲート電極構造を有しながら、良好な性能を得ることができる。
【００２２】
上記第１の局面による電荷結合素子において、好ましくは、隔壁は、リソグラフィの最小限界寸法以下の幅を有するように形成されている。このように構成すれば、容易に、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法以下にすることができる。
【００２３】
上記第１の局面による電荷結合素子において、好ましくは、ゲート絶縁膜は、第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成され、第１ゲート絶縁膜とは異なる材料からなる第２ゲート絶縁膜とを含む。このように構成すれば、たとえば、第１ゲート絶縁膜により半導体基板との良好な界面特性を得ながら、第２ゲート絶縁膜により隔壁とのエッチング選択比を確保することができる。
【００２４】
上記第１の局面による電荷結合素子において、好ましくは、隔壁は、第１隔壁と、第１隔壁上に形成され、第１隔壁とは異なる材料からなる第２隔壁とを含む。このように隔壁を２種類の異なる材料により構成すれば、たとえば、第１隔壁によりゲート絶縁膜とのエッチング選択比を確保しながら、第２隔壁によりＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）工程でのストッパとしての機能を得ることができる。
【００２５】
この発明の第２の局面による電荷結合素子は、単層のゲート電極構造を有する電荷結合素子であって、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、凹形状のゲート電極とを備えている。
【００２６】
この第２の局面による電荷結合素子では、上記のように、半導体基板上に形成されたゲート絶縁膜上に、凹形状のゲート電極を設けることによって、ゲート電極の凹形状の側部をマスクとしてゲート電極の下方に不純物を注入することにより第１不純物領域を形成すれば、ゲート電極の凹形状の内面底部の下方に位置する半導体基板の表面に自己整合的に不純物を注入することができる。これにより、レジスト膜をマスクとして不純物の注入を行う場合と異なり、第１不純物領域の形成領域がばらつくのを防止することができる。これにより、第１不純物領域の形成領域がばらつくことに起因する電荷の転送性能の低下を防止することができるので、良好な性能を得ることができる。
【００２７】
この発明の第３の局面による電荷結合素子の製造方法は、単層のゲート電極構造を有する電荷結合素子の製造方法であって、半導体基板上に、ゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、絶縁物からなる複数の隔壁を形成する工程と、ゲート絶縁膜上に、隔壁の側部に沿うように、ゲート電極層を形成する工程と、少なくとも隔壁の上面が露出するまで、ゲート電極層を研磨することによって、隣接する隔壁間に、凹形状のゲート電極を形成する工程とを備えている。
【００２８】
この第３の局面による電荷結合素子の製造方法では、上記のように、ゲート絶縁膜上に、隔壁の側部に沿うようにゲート電極層を形成した後、少なくとも隔壁の上面が露出するまで、ゲート電極層を研磨することにより、隣接する隔壁間に凹形状のゲート電極を形成することによって、隣接するゲート電極間の間隔を隔壁の幅によって制御することができる。この場合、たとえば、リソグラフィの最小限界寸法で形成したレジスト膜をマスクとして異方性エッチングすることにより隔壁を形成すれば、隔壁の幅は、リソグラフィの最小限界寸法と同じになるか、または、最小限界寸法よりも少し小さくなりやすいので、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法以下にすることができる。また、リソグラフィの最小限界寸法で形成したレジスト膜をマスクとして等方性エッチングすることにより隔壁を形成すれば、隔壁の幅は、リソグラフィの最小限界寸法よりも小さくなるので、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法以下にすることができる。これにより、単層のゲート電極構造を用いた場合にも、隣接するゲート電極の間隔を小さくすることができるので、感度や飽和出力などの性能を向上させることができる。その結果、単層のゲート電極構造を有しながら、良好な性能を得ることが可能な電荷結合素子を容易に製造することができる。
【００２９】
上記第３の局面による電荷結合素子の製造方法において、好ましくは、隔壁を形成する工程は、ゲート絶縁膜上に絶縁物からなる隔壁層を形成した後、隔壁層上の所定領域に第１レジスト膜を形成する工程と、第１レジスト膜をマスクとして隔壁層を異方性エッチングすることによって、第１レジスト膜の幅と同等以下の幅を有する隔壁を形成する工程とを含む。このように構成すれば、容易に、隔壁をリソグラフィの最小限界寸法の幅と同等以下の幅で形成することができるので、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法以下にすることができる。
【００３０】
上記第３の局面による電荷結合素子の製造方法において、好ましくは、隔壁を形成する工程は、ゲート絶縁膜上に絶縁物からなる隔壁層を形成した後、隔壁層上の所定領域に第１レジスト膜を形成する工程と、第１レジスト膜をマスクとして隔壁層を等方性エッチングすることによって、第１レジスト膜よりも小さい幅を有する隔壁を形成する工程とを含む。このように構成すれば、容易に、隔壁をリソグラフィの最小限界寸法よりも小さい幅で形成することができるので、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法よりも小さくすることができる。
【００３１】
上記第３の局面による電荷結合素子の製造方法において、好ましくは、凹形状のゲート電極を形成する工程に先立って、ゲート電極層の表面を覆うように保護膜を形成する工程と、凹形状のゲート電極を形成する工程は、少なくとも隔壁の上面が露出するまで、保護膜およびゲート電極層を研磨することによって、隣接する隔壁間に、凹形状のゲート電極を形成する工程を含む。このように構成すれば、保護膜により、ポリシリコン膜などからなるゲート電極層の研磨を良好に行うことができる。
【００３２】
なお、上記発明は以下のような構成を有していてもよい。
【００３３】
上記リソグラフィの最小限界寸法以下の幅を有する隔壁を含む電荷結合素子において、隔壁は、リソグラフィの最小限界寸法よりも小さい幅を有するように形成されていてもよい。このように構成すれば、容易に、隣接するゲート電極間の間隔をリソグラフィの最小限界よりも小さい寸法にすることができるので、単層のゲート電極構造において、隣接するゲート電極の間隔をより小さくすることができる。
【００３４】
上記第１の局面による電荷結合素子において、好ましくは、隔壁は、レジスト膜をマスクとしてエッチングすることによって、レジスト膜と同じ幅以下の幅を有するように形成されている。このように構成すれば、レジスト膜をリソグラフィの最小限界寸法の幅で形成することによって、容易に、隔壁をリソグラフィの最小限界寸法以下の幅を有するように形成することができる。
【００３５】
上記第１の局面による電荷結合素子において、好ましくは、ゲート絶縁膜と隔壁との界面に位置するゲート絶縁膜の部分と、ゲート絶縁膜と隔壁との界面に位置する隔壁の部分とは、互いにエッチング選択比の異なる材料によって形成されている。このように構成すれば、隔壁を形成する際のエッチング時に、容易に、ゲート絶縁膜上に位置する隔壁となる層を選択的にエッチングすることができる。
【００３６】
上記第１の局面による電荷結合素子において、好ましくは、凹形状のゲート電極は、隔壁を介して隣接するように形成されており、隣接するゲート電極の一方の下方に位置する半導体基板の表面に形成された第１不純物領域をさらに備える。このように構成すれば、第１不純物領域により、ゲート電極への電圧印加時における隣接するゲート電極の下方の領域間のポテンシャルの変化を滑らかにすることができる。
【００３７】
上記第２の局面による電荷結合素子において、好ましくは、凹形状のゲート電極は、所定の間隔を隔てて隣接するように形成されており、隣接するゲート電極の一方の下方に位置する半導体基板の表面に形成された第１不純物領域をさらに備える。このように構成すれば、第１不純物領域により、ゲート電極への電圧印加時における隣接するゲート電極の下方の領域でのポテンシャルに差を生じさせることができる。
【００３８】
上記第２の局面による電荷結合素子において、好ましくは、凹形状のゲート電極は、所定の間隔を隔てて隣接するように形成されており、隣接するゲート電極間の下方に位置する半導体基板の表面に形成された第２不純物領域をさらに備える。このように構成すれば、第２不純物領域により、ゲート電極への電圧印加時における隣接するゲート電極の下方の領域間のポテンシャルの変化を滑らかにすることができる。
【００３９】
上記第２の局面による電荷結合素子において、好ましくは、凹形状のゲート電極の下方に位置する半導体基板の表面に位置するチャネル領域を挟むように形成された一対のソース／ドレイン領域をさらに備え、凹形状のゲート電極と、ゲート絶縁膜と、一対のソース／ドレイン領域によって、トランジスタが構成されている。このように構成すれば、出力部の駆動素子として用いるトランジスタを容易に得ることができる。
【００４０】
上記第２の局面による電荷結合素子において、好ましくは、凹形状のゲート電極は、所定の間隔を隔てて隣接するように形成されており、隣接する凹形状のゲート電極間に、凹形状のゲート電極の側面に接触するように形成された側部を有する絶縁物からなる隔壁をさらに備える。このように構成すれば、隣接するゲート電極間の間隔を隔壁の幅によって制御することができる。この場合、たとえば、リソグラフィの最小限界寸法で形成したレジスト膜をマスクとして異方性エッチングすることにより隔壁を形成すれば、隔壁の幅は、リソグラフィの最小限界寸法と同じになるか、または、最小限界寸法よりも少し小さくなりやすいので、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法以下にすることができる。また、リソグラフィの最小限界寸法で形成したレジスト膜をマスクとして等方性エッチングすることにより隔壁を形成すれば、隔壁の幅は、リソグラフィの最小限界寸法よりも小さくなるので、隣接するゲート電極間の間隔をリソグラフィの最小限界寸法以下にすることができる。これにより、単層のゲート電極構造を用いた場合にも、隣接するゲート電極の間隔を小さくすることができるので、感度や飽和出力などの性能を向上させることができる。その結果、単層のゲート電極構造を有しながら、良好な性能を得ることができる。
【００４１】
上記第３の局面による電荷結合素子の製造方法において、好ましくは、ゲート電極層を形成する工程の後、ゲート電極層上の所定領域に第２レジスト膜を形成する工程と、第２レジスト膜およびゲート電極層の隔壁の側部に沿った部分をマスクとして、隣接する隔壁に挟まれた領域の下方に位置する半導体基板の表面に選択的に不純物を導入することによって、第１不純物領域を形成する工程とをさらに備える。このように構成すれば、ゲート電極の凹形状の内面底部の下方に位置する半導体基板の表面に自己整合的に不純物を注入することができるので、第１不純物領域の形成領域がばらつくのを防止することができる。これにより、第１不純物領域の形成領域がばらつくことに起因する電荷の転送性能の低下を防止することができるので、良好な性能を得ることができる。
【００４２】
上記第３の局面による電荷結合素子の製造方法において、好ましくは、凹形状のゲート電極を形成する工程の後、複数の隔壁のうちの所定の隔壁を除去する工程と、隔壁が除去された領域の下方に位置する半導体基板の表面に選択的に不純物を導入することによって、第２不純物領域を形成する工程とをさらに備える。このように構成すれば、ゲート電極への電圧印加時における隣接するゲート電極の下方の領域間のポテンシャルの変化を滑らかにするための第２不純物領域を容易に形成することができる。
【００４３】
上記第３の局面による電荷結合素子の製造方法において、好ましくは、隔壁を形成する工程は、少なくともその上部がシリコン窒化膜からなる隔壁を形成する工程を含み、凹形状のゲート電極を形成する工程は、少なくとも隔壁の上部をストッパとして、ＣＭＰ法を用いて、ゲート電極層を研磨することによって、凹形状のゲート電極を形成する工程を含む。このように構成すれば、容易に、ＣＭＰ法を用いて凹形状のゲート電極を形成することができる。
【００４４】
上記第３の局面による電荷結合素子の製造方法において、好ましくは、ゲート絶縁膜を形成する工程は、ゲート絶縁膜と隔壁との界面に位置するゲート絶縁膜の部分を所定の材料により形成する工程を含み、隔壁を形成する工程は、ゲート絶縁膜と隔壁との界面に位置する隔壁の部分を、所定の材料とはエッチング選択比の異なる材料により形成する工程を含む。このように構成すれば、隔壁を形成する際のエッチング時に、容易に、ゲート絶縁膜上に位置する隔壁層を選択的にエッチングすることができる。
【００４５】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００４６】
（第１実施形態）
図１は、本発明の第１実施形態による電荷結合素子の全体構成を示したブロック図であり、図２は、本発明の第１実施形態による電荷結合素子の水平転送部の断面図である。また、図３は、本発明の第１実施形態による電荷結合素子の撮像部および蓄積部の断面図であり、図４は、本発明の第１実施形態による電荷結合素子の出力部の断面図である。図１〜図４を参照して、この第１実施形態では、本発明の単層のゲート電極構造を有する電荷結合素子およびその製造方法を、フレームトランスファ型のＣＣＤイメージセンサおよびその製造方法に適用した例について説明する。
【００４７】
まず、図１を参照して、第１実施形態による電荷結合素子（ＣＣＤイメージセンサ）の全体構成について説明する。この第１実施形態によるＣＣＤイメージセンサ９０は、光電変換を行う撮像部９１と、撮像部９１によって光電変換された電荷を一時的に蓄えておくための蓄積部９２と、蓄積部９２に蓄えられた電荷を出力部９４に転送するための水平転送部９３と、水平転送部９３から転送された電荷を出力するための出力部９４とを備えている。
【００４８】
動作としては、まず、撮像部９１において、照射された光像に対応した光電変換を行う。そして、画素毎に光電変換された電荷は、撮像部９１から蓄積部９２に対して１フレーム毎に高速転送（フレームシフト）される。そして、この蓄積部９２に形成された電荷パターンは、水平転送部９３によって１ライン毎に高速に出力部９４に転送される。この出力部９４に転送された信号が、ＣＣＤイメージセンサ９０の撮像信号として信号処理系（図示せず）に出力される。
【００４９】
上記した電荷の転送動作は、ＣＣＤイメージセンサ９０の撮像部９１、蓄積部９２および水平転送部９３のゲート電極に電圧を印加することによって行われる。具体的には、撮像部９１および蓄積部９２においては、３相の異なる電圧（φＰ１〜φＰ３、φＣ１〜φＣ３）を所定のゲート電極に印加することによって、電荷の転送を行う。また、水平転送部９３では、２相の異なる電圧（φ１、φ２）を所定のゲート電極に印加することによって、電荷の転送を行う。
【００５０】
次に、図２を参照して、第１実施形態によるＣＣＤイメージセンサ９０のうち、水平転送部９３の断面構造について説明する。この水平転送部９３では、シリコン基板１上に、約１０ｎｍ〜約５０ｎｍ（第１実施形態では、約３０ｎｍ）の厚みを有するシリコン酸化膜（ＳｉＯ２膜）１０ａが形成されている。シリコン酸化膜１０ａ上には、約３０ｎｍ〜約１００ｎｍ（第１実施形態では、約８０ｎｍ）の厚みを有するシリコン窒化膜（ＳｉＮ膜）１０ｂが形成されている。このシリコン酸化膜１０ａとシリコン窒化膜１０ｂとによって、ゲート絶縁膜１０が構成されている。なお、シリコン基板１は、本発明の「半導体基板」の一例であり、シリコン酸化膜１０ａは、本発明の「第１ゲート絶縁膜」の一例である。また、シリコン窒化膜１０ｂは、本発明の「第２ゲート絶縁膜」の一例である。
【００５１】
ここで、この第１実施形態では、ゲート絶縁膜１０上に、所定の間隔を隔てて複数の隔壁２０が形成されている。この隔壁２０は、ゲート絶縁膜１０を構成するシリコン窒化膜１０ｂ上に形成された約５０ｎｍ〜約３００ｎｍ（第１実施形態では、約２００ｎｍ）の厚みを有するシリコン酸化膜２０ａと、シリコン酸化膜２０ａ上に形成された約１０ｎｍ〜約１００ｎｍ（第１実施形態では、約５０ｎｍ）の厚みを有するシリコン窒化膜（ＳｉＮ膜）２０ｂとから構成されている。また、隔壁２０は、約０．０５μｍ〜約０．２μｍの幅を有するとともに、隣接する隔壁２０間の間隔は、約０．３μｍ〜約３μｍに形成されている。なお、シリコン酸化膜２０ａは、本発明の「第１隔壁」の一例であり、シリコン窒化膜２０ｂは、本発明の「第２隔壁」の一例である。
【００５２】
また、ゲート絶縁膜１０上の隣接する隔壁２０間には、隔壁２０の側部にその側面が接触するように、凹形状のゲート電極３０が形成されている。この凹形状のゲート電極３０は、約３０ｎｍ〜約１００ｎｍ（第１実施形態では、約５０ｎｍ）の厚みを有するポリシリコン膜からなる。また、凹形状のゲート電極３０の凹部内表面には、シリコン酸化膜からなる保護膜４２が、約５ｎｍ〜約５０ｎｍの厚みで形成されている。隣接するゲート電極３０は、水平転送の方向と一致するように所定の間隔を隔てて配列されている。これにより、単層のゲート電極構造が形成されている。また、隔壁２０の上面とゲート電極３０の側部上面とは、平坦化されている。
【００５３】
なお、全面を覆うようにシリコン酸化膜からなる層間絶縁膜（図示せず）が形成されているとともに、その層間絶縁膜にはゲート電極３０に達するコンタクトホール（図示せず）が形成されている。そして、そのコンタクトホールを介して、ゲート電極３０と上層配線（図示せず）とが接続されている。
【００５４】
また、シリコン基板１には、Ｐウェル３およびＮウェル４が形成されている。また、Ｎウェル４内の隣接するゲート電極３０の下方には、１つ置きに、ＮまたはＰ型の高濃度不純物領域２が形成されている。この高濃度不純物領域２によって、隣接するゲート電極３０下の不純物の濃度が互いに異なるように制御されている。これにより、水平転送部９３を２相の印加電圧（φ１、φ２）によって駆動することが可能となる。なお、高濃度不純物領域２は、本発明の「第１不純物領域」の一例である。
【００５５】
次に、図３を参照して、第１実施形態によるＣＣＤイメージセンサ９０の撮像部９１および蓄積部９２の断面構造について説明する。図３に示すように、撮像部９１および蓄積部９２の断面構造は、図２に示した水平転送部の断面構造において、高濃度不純物領域２が形成されていない構造を有する。撮像部９１および蓄積部９２のその他の構造は、図２に示した水平転送部９３の構造と同様である。そして、図３に示した撮像部９１および蓄積部９２の構造では、隣接する３つのゲート電極３０に、それぞれ３相の異なる電圧（φＰ１、φＰ２、φＰ３（φＣ１、φＣ２およびφＣ３））が印加される。これにより、電荷の転送が行われる。
【００５６】
次に、図４を参照して、第１実施形態によるＣＣＤイメージセンサの出力部９４の断面構造について説明する。この出力部９４では、シリコン基板１の表面に、チャネル領域６を挟むように、一対のＮ型またはＰ型のソース／ドレイン領域５が形成されている。チャネル領域６上には、ゲート絶縁膜１０を介して、凹形状のゲート電極３１が形成されている。このゲート電極３１と、ゲート絶縁膜１０と、一対のソース／ドレイン領域５とによって、出力部９４の駆動素子としてのＭＯＳトランジスタが構成されている。
【００５７】
第１実施形態では、図２および図３に示したように、隣接する隔壁２０間に、隔壁２０の側部に沿って形成された側面を有する凹形状のゲート電極３０を設けることによって、隣接するゲート電極３０間の間隔を隔壁２０の幅によって制御することができる。この場合、後述する製造プロセスにおいて、たとえば、リソグラフィの最小限界寸法で形成したレジスト膜をマスクとして異方性エッチングすることにより隔壁２０を形成すれば、隔壁２０の幅は、リソグラフィの最小限界寸法と同じになるか、または、最小限界寸法よりも少し小さくなりやすいので、隣接するゲート電極３０間の間隔をリソグラフィの最小限界寸法以下にすることができる。また、リソグラフィの最小限界寸法で形成したレジスト膜をマスクとして等方性エッチングすることにより隔壁２０を形成すれば、隔壁２０の幅は、リソグラフィの最小限界寸法よりも小さくなるので、隣接するゲート電極３０間の間隔をリソグラフィの最小限界寸法以下にすることができる。
【００５８】
このように、第１実施形態では、単層のゲート電極３０を用いた場合にも、隣接するゲート電極３０の間隔を小さくすることができるので、感度や飽和出力などの性能を向上させることができる。その結果、単層のゲート電極３０を有しながら、良好な性能を得ることができる。
【００５９】
また、第１実施形態では、ゲート絶縁膜１０の隔壁との界面に位置する層をシリコン窒化膜１０ｂによって形成するとともに、隔壁２０のゲート絶縁膜１０との界面に位置する層をシリコン酸化膜２０ａによって形成することにより、後述する隔壁２０の形成プロセスにおいて、エッチング選択比を確保することができる。これにより、容易に、隔壁２０を形成することができる。
【００６０】
また、第１実施形態では、上記のようにゲート絶縁膜１０を、シリコン酸化膜１０ａとシリコン窒化膜１０ｂとの２層構造にすることによって、シリコン酸化膜１０ａによりシリコン基板１との良好な界面特性を得ながら、シリコン窒化膜１０ｂにより隔壁２０の形成時のエッチング選択比を確保することができる。
【００６１】
また、第１実施形態では、上記のように、隔壁２０を、下層のシリコン酸化膜２０ａと上層のシリコン窒化膜２０ｂとにより形成することによって、下層のシリコン酸化膜２０ａによりゲート絶縁膜１０に対するエッチング選択比を確保することができるとともに、上層のシリコン窒化膜２０ｂにより、ゲート電極３０の形成時のＣＭＰ工程でのストッパとしての機能を得ることができる。
【００６２】
また、第１実施形態では、ゲート電極３０を凹形状に形成することによって、後述する高濃度不純物領域２の形成プロセスにおいて、ゲート電極３０の凹形状の側部をマスクとして、ゲート電極３０の凹形状の内面底部の下方に位置するシリコン基板１の表面に自己整合的に不純物を注入することができるので、レジスト膜のみをマスクとして不純物を注入する場合と異なり、高濃度不純物領域の形成領域がばらつくのを防止することができる。これにより、高濃度不純物領域２の形成領域がばらつくことに起因する電荷の転送性能の低下を防止することができるので、これによっても良好な性能を得ることができる。
【００６３】
次に、図５〜図１４を参照して、第１実施形態による電荷結合素子の製造プロセスについて説明する。なお、図５〜図１０、図１３および図１４に示した工程は、撮像部９１、蓄積部９２および水平転送部９３に共通するプロセスである。また、図１１および図１２に示したプロセスは、水平転送部９３に特有のプロセスである。
【００６４】
まず、図５に示すように、シリコン基板１を約８５０℃〜約１０５０℃（第１実施形態では、約９５０℃）の温度条件下で熱処理することによって、約５ｎｍ〜約４０ｎｍ（第１実施形態では、約２０ｎｍ）の厚みを有するパッド酸化膜４０を形成する。そして、このパッド酸化膜４０を介して、Ｐウェル３およびＮウェル４を形成する。具体的には、まず、注入エネルギ：約１００ｋｅＶ〜約２００ｋｅＶ（第１実施形態では、１５０ｋｅＶ）、注入量：約１×１０１１／ｃｍ２〜１×１０１２／ｃｍ２（第１実施形態では、約５×１０１１／ｃｍ２）の条件下で、ホウ素（Ｂ）をシリコン基板１に注入することによって、Ｐウェル３を形成する。次に、注入エネルギ：約５０ｋｅＶ〜約２００ｋｅＶ（第１実施形態では、約５０ｋｅＶ）、注入量：約１×１０１１／ｃｍ２〜１×１０１２／ｃｍ２（第１実施形態では、約５×１０１１／ｃｍ２）の条件下で、砒素（Ａｓ）をシリコン基板１に注入することによって、Ｎウェル４を形成する。
【００６５】
これにより、シリコン基板１には、図６に示すような濃度分布で不純物が注入されることになる。これにより、シリコン基板１内のポテンシャル分布は図７に示されるようになる。
【００６６】
なお、この後、画素分離を行うため、不純物をさらに注入するのが好ましい。すなわち、撮像部９１および蓄積部９２では、各画素を区画するために、転送方向に沿ったストライプ状の不純物の注入領域を設ける。また、水平転送部９３では、画素を挟むように、両側に、転送方向に沿ったストライプ状の不純物の注入領域を設ける。これは、注入エネルギ：約１０ｋｅＶ〜約１００ｋｅＶ（第１実施形態では、約３０ｋｅＶ）、注入量：約１×１０１１／ｃｍ２〜約１×１０１３／ｃｍ２（第１実施形態では、約１×１０１２／ｃｍ２）の条件下で、ホウ素（Ｂ）をシリコン基板１に注入することによって行う。
【００６７】
この後、パッド酸化膜４０を除去した後、図８に示すように、シリコン基板１を約８５０℃〜約１０５０℃（第１実施形態では、約９５０℃）で熱処理することによって、約１０ｎｍ〜約５０ｎｍ（第１実施形態では、約３０ｎｍ）の厚みを有するシリコン酸化膜１０ａを形成する。次に、約６００℃〜約８００℃（第１実施形態では、約７００℃）の温度条件下で、減圧ＣＶＤ法（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＬＰＣＶＤ法）を用いて、約３０ｎｍ〜約１００ｎｍ（第１実施形態では、約８０ｎｍ）の厚みを有するシリコン窒化膜１０ｂを形成する。これにより、シリコン酸化膜１０ａとシリコン窒化膜１０ｂとからなるゲート絶縁膜１０が形成される。
【００６８】
この後、シリコン窒化膜１０ｂ上に、約６００℃〜約８００℃（第１実施形態では、約７００℃）の温度条件下で、ＬＰＣＶＤ法を用いて、約５０ｎｍ〜約３００ｎｍ（第１実施形態では、約２００ｎｍ）の厚みを有するシリコン酸化膜２０ａを形成する。次に、約６００℃〜約８００℃（第１実施形態では、約７００℃）の温度条件下で、ＬＰＣＶＤ法を用いて、シリコン酸化膜２０ａ上に、約１０ｎｍ〜約１００ｎｍ（第１実施形態では、約５０ｎｍ）の厚みを有するシリコン窒化膜２０ｂを形成する。そして、シリコン窒化膜２０ｂ上の所定領域に、レジスト膜２１を形成する。なお、レジスト膜２１は、本発明の「第１レジスト膜」の一例である。
【００６９】
次に、図９に示すように、レジスト膜２１をマスクとして、シリコン窒化膜２０ｂおよびシリコン酸化膜２０ａを異方性エッチングすることによって、約０．１３μｍ〜約０．２μｍの幅を有する隔壁２０を形成する。この場合の異方性エッチングの条件は以下の通りである。
【００７０】
2004006671.tif 000003
【００７１】
上記した条件下で異方性エッチングを行うことによって、隔壁２０の幅をリソグラフィ技術の限界まで小さくすることができる。たとえば、ＡｒＦエキシマレーザによれば、レジスト膜２１の幅を約０．１３μｍまで小さくすることができる。この場合、レジスト膜２１をマスクとして異方性エッチングを行うことによって隔壁２０を形成すると、隔壁２０の幅は、レジスト膜２１の幅と同じか、または、レジスト膜２１よりも少し小さい幅になりやすい。これにより、隔壁２０の幅を約０．１３μｍか、それより少し小さい幅まで小さくすることができる。この後、レジスト膜２１を除去する。
【００７２】
次に、図１０に示すように、全面を覆うとともに、隔壁２０の側面に接触するように、ＣＶＤ法を用いて、ポリシリコン膜３０ａを約３０ｎｍ〜約１００ｎｍ（第１実施形態では、約５０ｎｍ）の厚みで形成する。
【００７３】
上記した図１０に示す工程までは、撮像部９１および蓄積部９２および水平転送部９３に共通したプロセスである。そして、以下の図１１および図１２に示すプロセスは、水平転送部９３に特有のプロセスである。具体的には、図１１に示すように、水平転送部９３のうち、不純物の注入されない部分、撮像部９１、蓄積部９２および出力部９４を覆うようにレジスト膜４１を形成する。そして、レジスト膜４１をマスクとして、シリコン基板１に、注入エネルギ：約１０ｋｅＶ〜約５０ｋｅＶ（第１実施形態では、約３０ｋｅＶ）、注入量：約２×１０１１／ｃｍ２〜約５×１０１２／ｃｍ２（第１実施形態では、約２×１０１１／ｃｍ２）の条件下で、ホウ素（Ｂ）をイオン注入する。この場合には、Ｐ型の高濃度不純物領域２ａが形成される。また、ホウ素（Ｂ）に代えて、砒素（Ａｓ）を、注入エネルギ：約１０ｋｅＶ〜約１００ｋｅＶ（第１実施形態では、約６０ｋｅＶ）、注入量：約１×１０１１〜約５×１０１２／ｃｍ２（第１実施形態では、約２×１０１１／ｃｍ２）の条件下で、レジスト膜４１をマスクとしてシリコン基板１にイオン注入するようにしてもよい。この場合には、Ｎ型の高濃度不純物領域２ａが形成される。
【００７４】
このイオン注入の際には、隔壁２０の側壁に沿うように凹形状のゲート電極３０となるポリシリコン膜３０ａが形成されているため、レジスト膜４１の形成位置がずれたとしても、ポリシリコン膜３０ａの側面部がマスクとして働く。このため、不純物を自己整合的にシリコン基板１に注入することができる。すなわち、図１２に示すように、レジスト膜４１の形成精度に誤差Δが発生した場合にも、隣接する隔壁２０の対向する側部を覆うポリシリコン膜３０ａ間の領域（図中ｄ）に不純物が自己整合的に注入される。したがって、レジスト膜４１の形成誤差Δを見込んで、レジスト膜４１を、ポリシリコン膜３０ａの側部から不純物の注入領域側に突出することがないように形成するのが好ましい。
【００７５】
上記のような注入が行われた後、レジスト膜４１を除去する。そして、不純物の注入された領域を活性化するためのアニール処理を行う。このアニール処理は、約８００℃〜約１１００℃（第１実施形態では約９００℃）で約１０分〜約１００分（第１実施形態では、３０分）間、ファーネスアニール（炉アニール）により行う。このアニール処理によって、不純物の注入された領域２ａの電気的活性化が図られるとともに、図１２に示すように、注入された不純物がシリコン基板１の水平方向に拡散する。したがって、このアニール処理の条件を調整することによって、不純物の濃度分布を調整することが可能である。なお、この第１実施形態では、不純物は、アニール処理によって、隔壁２０の中心付近（図１２のＤ）まで拡散させるのが好ましい。これにより、高濃度不純物領域２が形成される。
【００７６】
このような高濃度不純物領域２を形成することによって、高濃度不純物領域２のポテンシャルを、図７に示したポテンシャルと異ならせることができる。これにより、隣接するゲート電極３０（図２参照）の下方の領域を互いにポテンシャルの異なる領域とすることができる。その結果、２相の電圧φ１およびφ２により、水平転送部９３を駆動することができる。
【００７７】
次に、撮像部９１、蓄積部９２および水平転送部９３の共通のプロセスとして、図１３に示すように、ポリシリコン膜３０ａの上面を覆うように、シリコン酸化膜からなる保護膜４２を約５ｎｍ〜約５０ｎｍの厚みで形成する。そして、ＣＭＰ法を用いて、少なくとも隔壁２０の上部が露出するまでポリシリコン膜３０ａの上部を研磨することによって除去する。これにより、図１４に示すように、隣接する隔壁２０間に、ポリシリコン膜からなる凹形状のゲート電極３０が形成される。なお、保護膜４２は、ＣＭＰ法によるポリシリコン膜３０の研磨による除去をより良好に行うために形成されている。
【００７８】
このようにして、第１実施形態による単層のゲート電極構造を有する電荷結合素子が形成される。なお、この後、全面に層間絶縁膜（図示せず）を形成した後、その層間絶縁膜にゲート電極３０に達するコンタクトホール（図示せず）を形成する。そして、ゲート電極３０と上層配線（図示せず）とをそのコンタクトホールを介して電気的に接続する。
【００７９】
上記した撮像部９１、蓄積部９２および水平転送部９３の製造プロセスと並行して、図１５および図１６に示す出力部９４の製造プロセスが行われる。すなわち、図１５に示すように、シリコン基板１上に形成されたゲート絶縁膜１０上に、隔壁２０の構成材料となるシリコン酸化膜２０ａおよびシリコン窒化膜２０ｂを形成した後、隔壁２０を形成する際のエッチング工程において、出力部９４の駆動素子の制御端子（ゲート電極など）を形成する部分もエッチング除去する。そして、図１３および図１４に示したゲート電極３０を形成する工程によって、図１５に示されるような凹形状のゲート電極３１が形成される。この後、ソース／ドレイン領域となる領域上に位置するシリコン酸化膜２０ａおよびシリコン窒化膜２０ｂを除去する。
【００８０】
そして、図１６に示すように、ゲート電極３１をマスクとして、注入エネルギ：約１０ｋｅＶ〜約１００ｋｅＶ、注入量：約１×１０１４ｃｍ−２〜約５×１０１５ｃｍ−２の条件下で、ボロン（Ｂ）をイオン注入することによって、チャネル領域６を挟むように、一対のＰ型のソース／ドレイン領域５を形成する。なお、ボロン（Ｂ）に代えて、同じ注入条件で、リン（Ｐ）または砒素（Ａｓ）を注入することによって、Ｎ型のソース／ドレイン領域５を形成してもよい。これにより、一対のＰ型またはＮ型のソース／ドレイン領域５、ゲート絶縁膜１０およびゲート電極３１からなるＰ型またはＮ型のＭＯＳトランジスタからなる駆動素子が形成される。
【００８１】
（第２実施形態）
図１７は、本発明の第２実施形態による電荷結合素子の隔壁形成プロセスを説明するための断面図である。図１７を参照して、この第２実施形態による製造プロセスでは、図９に示した隔壁２０の形成プロセスにおいて、等方性エッチングを用いる場合について説明する。
【００８２】
具体的には、この第２実施形態では、図１７に示すように、リソグラフィの限界最小寸法の幅で形成されたレジスト膜２１をマスクとして、等方性のドライエッチングを行うことによって、レジスト膜２１よりもさらに幅の小さい隔壁２０を形成する。この等方性のドライエッチングの条件は、以下の通りである。
【００８３】
2004006671.tif 000004
【００８４】
上記の条件で等方性のドライエッチングを行うことによって、隔壁２０の幅をリソグラフィ技術の限界最小寸法よりもさらに小さくすることができる。たとえば、最小線幅が０．１３μｍであるＡｒＦエキシマレーザにより最小線幅のレジスト膜２１を形成した場合、等方性エッチングにより隔壁２０の幅を約０．０５μｍまで小さくすることができる。これにより、隣接するゲート電極３０間の間隔を、リソグラフィ技術の限界よりも小さい約０．０５μｍにすることができるので、単層からなるゲート電極３０を有する構造においても、ゲート電極３０間の間隔を極めて小さくすることができる。これにより、単層からなるゲート電極３０を用いた場合にも、感度や飽和出力などの性能を向上させることができるので、単層のゲート電極を有しながら、良好な性能を得ることが可能な電荷結合素子を容易に製造することができる。
【００８５】
また、第２実施形態では、隔壁２０となる層の下層をシリコン酸化膜２０ａにより形成するとともに、ゲート絶縁膜１０の上層をシリコン窒化膜１０ｂによって形成することにより、ソース／ドレイン領域となる領域のシリコン酸化膜２０ａおよびシリコン窒化膜２０ｂを除去する際に、下層のゲート絶縁膜１０とのエッチング選択比を確保することができる。これにより、容易にソース／ドレイン領域となる部分のシリコン酸化膜２０ａおよびシリコン窒化膜２０ｂを除去することができる。
【００８６】
（第３実施形態）
図１８および図１９は、本発明の第３実施形態による電荷結合素子の撮像部および蓄積部の製造プロセスを説明するための断面図である。図１８および図１９を参照して、この第３実施形態では、上記第１実施形態と異なり、撮像部９１および蓄積部９２の隣接するゲート電極３０間の下方の領域に不純物領域を形成する場合の例について説明する。
【００８７】
具体的には、図１８に示すように、図１４に示した第１実施形態による製造プロセスによりゲート電極３０を形成した後、この第３実施形態では、撮像部９１および蓄積部９２のゲート電極３０間に位置する隔壁２０を除去する。そして、ゲート電極３０をマスクとして、注入エネルギ：約５ｋｅＶ〜約５０ｋｅＶ、注入量：約１×１０１０ｃｍ−２〜約１×１０１３ｃｍ−２の条件下で、ボロン（Ｂ）をイオン注入することによって、隣接するゲート電極３０間に位置する領域の下方のシリコン基板１の表面に、不純物領域７を形成する。なお、この不純物領域７は、本発明の「第２不純物領域」の一例である。これにより、図１９に示されるような第３実施形態による構造が得られる。
【００８８】
この第３実施形態では、上記のように、撮像部９１および蓄積部９２におけるゲート電極３０間の下方に位置するシリコン基板１の表面に、不純物領域７を設けることによって、電圧の印加時における隣接するゲート電極３０の下方の領域間のポテンシャルの変化を滑らかにすることができる。これにより、撮像部９１および蓄積部９２における電荷の転送性能を向上させることができる。
【００８９】
また、第３実施形態では、隔壁２０の下層をシリコン酸化膜２０ａによって形成するとともに、ゲート絶縁膜１０の上層をシリコン窒化膜１０ｂによって形成することにより、隔壁２０を除去する際のエッチング時に隔壁２０とゲート絶縁膜１０とのエッチング選択比を確保することができる。これにより容易に隔壁２０を除去することができる。
【００９０】
なお、今回開示された本実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した本実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００９１】
たとえば、上記第１実施形態では、図１５および図１６に示したように、出力部９４の駆動素子となるＭＯＳトランジスタのソース／ドレイン領域５を形成する際に、シリコン酸化膜２０ａおよびシリコン窒化膜２０ｂを除去したが、本発明はこれに限らず、シリコン酸化膜２０ａおよびシリコン窒化膜２０ｂの膜厚の合計が約１０ｎｍ〜約１００ｎｍである場合には、シリコン酸化膜２０ａおよびシリコン窒化膜２０ｂを除去せずにゲート電極３１上にレジスト膜を形成した状態で不純物をイオン注入することも可能である。
【００９２】
また、上記第１実施形態では、図１１に示した工程においてゲート電極３０となるポリシリコン膜３０ａの側部をマスクとして自己整合的にイオン注入を行ったが、本発明はこれに限らず、図１４に示した凹形状のゲート電極３０の形成後に、ゲート電極３０の側部をマスクとしてイオン注入を行ってもよい。
【００９３】
また、上記第１実施形態では、撮像部９１および蓄積部９２を３相の電圧印加により駆動する例を示したが、本発明はこれに限らず、撮像部９１および蓄積部９２も、水平転送部９３と同様の２相で駆動してもよい。この場合には、撮像部９１および蓄積部９２についても、ゲート電極３０の下方へ１つ置きに高濃度不純物領域２を設ければよい。
【００９４】
上記実施形態では、ゲート絶縁膜をシリコン酸化膜１０ａとシリコン窒化膜１０ｂとから構成するとともに、隔壁２０を、シリコン酸化膜２０ａとシリコン窒化膜２０ｂとから構成するようにしたが、本発明はこれに限らず、たとえばゲート絶縁膜１０をシリコン酸化膜のみから形成するとともに、隔壁２０をシリコン窒化膜のみから形成するようにしてもよい。この場合にも、隔壁２０とゲート絶縁膜１０との界面でのエッチング選択比を確保することができるので、隔壁２０を容易にエッチングにより形成することができる。
【００９５】
上記第１実施形態では、ポリシリコン膜３０ａのＣＭＰ法による研磨を良好に行うためにシリコン酸化膜からなる保護膜４２を形成したが、本発明はこれに限らず、保護膜４２を形成せずにＣＭＰ法によりポリシリコン膜３０ａを研磨するようにしてもよい。
【００９６】
また、上記第１実施形態では、本発明をフレームトランスファ型のＣＣＤイメージセンサに適用する例を示したが、本発明はこれに限らず、たとえばインターライン型ＣＣＤイメージセンサに適用することも可能である。また、本発明の電荷結合素子をＣＣＤイメージセンサ以外にも適用することは可能である。
【００９７】
また、上記実施形態では、異方性エッチングまたは等方性のドライエッチングのいずれか一方のみを用いて隔壁を形成したが、本発明はこれに限らず、異方性エッチング後に等方性のドライエッチングを行うことにより隔壁を形成してもよい。また、異方性エッチング後に、フッ酸などによる等方性のウェットエッチングを行うことにより、隔壁を形成するようにしてもよい。
【００９８】
また、上記第１実施形態では、電荷結合素子の出力部の製造プロセスにおいて、ゲート電極３１をマスクとして、ボロン（Ｂ）をイオン注入することによって、一対のＰ型のソース／ドレイン領域５を形成したが、本発明はこれに限らず、図２０に示した第１実施形態の変形例のように、ゲート電極３１上にレジスト膜３２を形成した後、レジスト膜３２をマスクとして、ボロン（Ｂ）をイオン注入することによって、一対のＰ型のソース／ドレイン領域５を形成するようにしてもよい。このようにすれば、ゲート電極３１に不純物（ボロン）が注入されるのを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による電荷結合素子の全体構成を示したブロック図である。
【図２】本発明の第１実施形態による電荷結合素子の水平転送部の断面図である。
【図３】本発明の第１実施形態による電荷結合素子の撮像部および蓄積部の断面図である。
【図４】本発明の第１実施形態による電荷結合素子の出力部の断面図である。
【図５】本発明の第１実施形態による電荷結合素子のウェル領域の形成プロセスを説明するための断面図である。
【図６】図５に示したウェル領域の不純物プロファイル図である。
【図７】図５に示したウェル領域における基板深さ方向とポテンシャルとの関係を示した特性図である。
【図８】本発明の第１実施形態による電荷結合素子の撮像部、蓄積部および水平転送部の製造プロセスを説明するための断面図である。
【図９】本発明の第１実施形態による電荷結合素子の撮像部、蓄積部および水平転送部の製造プロセスを説明するための断面図である。
【図１０】本発明の第１実施形態による電荷結合素子の撮像部、蓄積部および水平転送部の製造プロセスを説明するための断面図である。
【図１１】本発明の第１実施形態による電荷結合素子の水平転送部の不純物注入プロセスを説明するための断面図である。
【図１２】本発明の第１実施形態による電荷結合素子の水平転送部の不純物注入プロセスを説明するための断面図である。
【図１３】本発明の第１実施形態による電荷結合素子の撮像部、蓄積部および水平転送部の製造プロセスを説明するための断面図である。
【図１４】本発明の第１実施形態による電荷結合素子の撮像部、蓄積部および水平転送部の製造プロセスを説明するための断面図である。
【図１５】本発明の第１実施形態による電荷結合素子の出力部の製造プロセスを説明するための断面図である。
【図１６】本発明の第１実施形態による電荷結合素子の出力部の製造プロセスを説明するための断面図である。
【図１７】本発明の第２実施形態による電荷結合素子の隔壁形成プロセスを説明するための断面図である。
【図１８】本発明の第３実施形態による電荷結合素子の撮像部および蓄積部の製造プロセスを説明するための断面図である。
【図１９】本発明の第３実施形態による電荷結合素子の撮像部および蓄積部の製造プロセスを説明するための断面図である。
【図２０】本発明の第１実施形態の変形例による電荷結合素子の出力部の製造プロセスを説明するための断面図である。
【図２１】従来の２層のゲート電極構造を有する電荷結合素子の構造を示した断面図である。
【図２２】図２１に示した従来の２層のゲート電極構造を有する電荷結合素子の製造プロセスを説明するための断面図である。
【図２３】図２１に示した従来の２層のゲート電極構造を有する電荷結合素子の製造プロセスを説明するための断面図である。
【図２４】図２１に示した従来の２層のゲート電極構造を有する電荷結合素子の製造プロセスを説明するための断面図である。
【符号の説明】
１　シリコン基板（半導体基板）
１０　ゲート絶縁膜
１０ａ　シリコン酸化膜（第１ゲート絶縁膜）
１０ｂ　シリコン窒化膜（第２ゲート絶縁膜）
２０　隔壁
２０ａ　シリコン酸化膜（第１隔壁）
２０ｂ　シリコン窒化膜（第２隔壁）
２１　レジスト膜（第１レジスト膜）
３０　ゲート電極
４２　保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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