(57)【要約】      （修正有）【課題】フレーム画像信号またはフィールド画像信号を所定の周波数の基準信号を基にサンプリングして得られる１フレーム画像または１フィールド画像分の画素データの数が、１ライン分の画素データの数による除算で余りを生じる数である場合であっても、フレームまたはフィールドの切り換わりタイミングを簡単な構成で正確に検出できる信号処理装置を提供する。【解決手段】メモリ制御回路１５が、各々のライン期間において、クロック信号ＣＬＫ内のサンプリングに用いられたトリガーを検出し、当該トリガーを検出した回数をを示す計数値を基にラインが切り換わる第１のタイミングを検出し、１フレームまたは１フィールド内の全ラインについての前記トリガーを検出する過程で、前記余りに対応する回数、前記トリガーを検出してから次の前記トリガーを検出するまで計数値を保持する。【選択図】  図１
2004201161.tif 000002
【特許請求の範囲】
【請求項１】
フレーム画像信号またはフィールド画像信号を所定の周波数の基準信号を基にサンプリングして得られる１フレーム画像または１フィールド画像分の画素データの数が、１ライン分の画素データの数による除算で余りを生じる数である場合に、フレームまたはフィールドの切り換わりタイミングを検出する信号処理装置であって、
各々のライン期間において、前記基準信号内の前記サンプリングに用いられたトリガーを検出し、当該トリガーを検出した回数を示す計数値を基にラインが切り換わる第１のタイミングを検出し、１フレームまたは１フィールド内の全ラインについての前記トリガーを検出する過程で、前記余りに対応する回数、前記トリガーを検出してから次の前記トリガーを検出するまで前記計数値を保持する第１の検出手段と、
前記第１の検出手段が検出した前記第１のタイミングを基に、フレームまたはフィールドが切り換わる第２のタイミングを検出する第２の検出手段と
を有する信号処理装置。
【請求項２】
各々の垂直同期期間において、前記第１の検出手段が前記第１のタイミングを、１フレームまたは１フィールド分のラインの数だけ検出した第３のタイミングを検出する第３の検出手段
をさらに有し、
前記第２の検出手段は、前記第１の検出手段が検出した前記第１のタイミングと前記第３の検出手段が検出した前記第３のタイミングとを基に、前記第２のタイミングを検出する
請求項１に記載の信号処理装置。
【請求項３】
前記サンプリングによって得られた画像データ内の各画素データを記憶手段に対して書き込みまたは読み出しする場合の書き込みアドレスまたは読み出しアドレスを前記基準信号を基に順に生成し、前記第２の検出手段が検出した前記第２のタイミングを基に、前記書き込みアドレスまたは前記読み出しアドレスの生成を行う制御手段
をさらに有する請求項１に記載の信号処理装置。
【請求項４】
入力した前記画像データと、前記記憶手段から読み出された画像データとを用いて、画素データ単位で演算を行う演算手段
をさらに有し、
前記制御手段は、前記入力した画像データの画素データに対して、所定数のフィールドまたはフレームだけ時間的に前の画素データが前記記憶手段から読み出されるように、前記第２の検出手段が検出した第２のタイミングを基に、前記書き込みアドレスまたは前記読み出しアドレスの生成を行う
請求項３に記載の信号処理装置。
【請求項５】
前記第１の検出手段は、垂直同期信号を基に、１フレームまたは１フィールドの最後のラインについての前記第１のタイミングを検出する過程で、前記余りに対応する回数、前記トリガーを検出してから次の前記トリガーを検出するまで前記計数値を保持する
請求項１に記載の信号処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フレームまたはフィールドの切り換わりタイミングを検出する信号処理装置に関する。
【０００２】
【従来の技術】
ＰＡＬ(Phase Alternation by Line) 方式の受信装置では、例えば、コンポジット信号に重畳された色副搬送波信号（サブキャリア）の４倍の周波数のクロック信号を基にコンポジット信号をサンプリングしてフレームデータを生成し、クロック信号に同期した複数のフレームデータを用いた演算によりＹＣ分離処理を行う。
具体的には、上記受信装置は、コンポジット信号から得られる上記クロック信号を基に、２フレーム離れたフレームデータ間で画素データ毎に所定の演算を行って上記ＹＣ分離処理を行う。
このような演算では、２フレーム離れた２つのフレームデータの位相が、画素データ精度で一致している必要がある。
このようなフレームデータ間の位相を一致させるためには、画像メモリからのフレームデータの読み出しタイミングを画素データ精度で制御する必要がある。
【０００３】
【特許文献１】
特開平９−６５３６２号公報
【０００４】
【発明が解決しようとする課題】
ところで、ＰＡＬ方式においては、色副搬送波信号の周波数ｆｓｃは、下記式（１）で示される。下記（１）において、ｆｈは水平同期信号の周波数を示している。
【０００５】
【数１】
ｆｓｃ＝（１１３５／４＋１／６２５）ｆｈ          …（１）
【０００６】
上記式（１）から、４ｆｓｃは、１１３５ｆｈ＋（４／６２５）ｆｈとなる。
このように、４ｆｓｃのクロック信号に同期したフレームデータは、その１ラインを、クロック信号の整数サイクルで規定することができない。すなわち、１フレームデータ内の画素データの数が、１ライン分の画素データの数による除算で余りを生じる。
このようなフレームデータを、上記クロック信号を基に画像メモリから読み出すと、フレームの切り換わりタイミングを正確に特定できないために、読み出しアドレスを正確に発生できず、フレームデータを画素精度で正確に位相を一致させることができない。そのため、このように読み出されたフレームデータを用いてフレームデータ間の演算を行うと、位相ずれにより正確な演算を行えないという問題がある。
このような位相ずれを、水平同期信号および垂直同期信号を基に解消することは可能であるが、回路構成が複雑になるという問題がある。
【０００７】
本発明は、上述した従来技術に鑑みてなされ、フレーム画像信号またはフィールド画像信号を所定の周波数の基準信号を基にサンプリングして得られる１フレーム画像または１フィールド画像分の画素データの数が、１ライン分の画素データの数による除算で余りを生じる数である場合であっても、フレームまたはフィールドの切り換わりタイミングを簡単な構成で正確に検出できる信号処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上述した従来技術の問題点を解決し、上述した目的を達成するために、本発明の信号処理装置は、フレーム画像信号またはフィールド画像信号を所定の周波数の基準信号を基にサンプリングして得られる１フレーム画像または１フィールド画像分の画素データの数が、１ライン分の画素データの数による除算で余りを生じる数である場合に、フレームまたはフィールドの切り換わりタイミングを検出する信号処理装置であって、各々のライン期間において、前記基準信号内の前記サンプリングに用いられたトリガーを検出し、当該トリガーを検出した回数を計数を示す計数値を基にラインが切り換わる第１のタイミングを検出し、１フレームまたは１フィールド内の全ラインについての前記トリガーを検出する過程で、前記余りに対応する回数、前記トリガーを検出してから次の前記トリガーを検出するまで前記計数値を保持する第１の検出手段と、前記第１の検出手段が検出した前記第１のタイミングを基に、フレームまたはフィールドが切り換わる第２のタイミングを検出する第２の検出手段とを有する。
【０００９】
本発明の信号処理装置の作用は以下のようになる。
第１の検出手段が、各々のライン期間において、前記基準信号内の前記サンプリングに用いられたトリガーを検出し、当該トリガーを検出した回数を計数する。
そして、前記第１の検出手段が、前記計数の結果を示す計数値を基にラインが切り換わる第１のタイミングを検出する。
そして、前記第１の検出手段が、１フレームまたは１フィールド内の全ラインについての前記トリガーを検出する過程で、前記余りに対応する回数、前記トリガーを検出してから次の前記トリガーを検出するまで前記計数値を保持する。
そして、第２の検出手段が、前記第１の検出手段が検出した前記第１のタイミングを基に、フレームまたはフィールドが切り換わる第２のタイミングを検出する。
【００１０】
【発明の実施の形態】
以下、本発明の実施形態に係わる信号処理装置について説明する。
【００１１】
図１は、本実施形態の信号処理装置１０の構成図である。
信号処理装置１０は、図示しないアンテナで受信されたＰＡＬ方式のコンポジット信号ＣＶＢＳ１に対して、ＹＣ（輝度・色信号）分離処理を行い、それによって得られた輝度信号Ｙおよび色信号Ｃを出力する。
信号処理装置１０は、コンポジット信号ＣＶＢＳ１が標準信号である場合に、１ライン内の画素データを色副搬送波信号の４倍の周波数のクロック信号を基に０〜１１３４まで計数（カウント）する画素カウンタと、１フレーム内の６２５ラインを計数するラインカウンタとを用いて、フレームメモリ１４の書き込みアドレスおよび読み出しアドレスを決定する。
信号処理装置１０は、コンポジット信号ＣＶＢＳ１内の画素データと、フレームメモリ１４から読み出される２フレーム前の画素データＳ１５との位相が合うように、上記書き込みアドレスおよび読み出しアドレスを決定する。
具体的には、信号処理装置１０は、垂直同期信号Ｖを検出した場合に、２クロックサイクルだけ、画素カウンタの計数（カウント）値を保持する。
また、信号処理装置１０は、コンポジット信号ＣＶＢＳが非標準信号である場合に、水平同期信号Ｈを基に、計数値をリセットする。
【００１２】
図１に示すように、信号処理装置１０は、例えば、信号処理回路１１、減算回路１２、減算回路１３、フレームメモリ１４およびメモリ制御回路１５を有する。
【００１３】
信号処理回路１１は、コンポジット信号ＣＶＢＳを入力する。
コンポジット信号ＣＶＢＳは、輝度信号Ｙの周波数帯域内に、色副搬送波信号が重畳された信号である。
信号処理回路１１は、コンポジット信号ＣＶＢＳから、垂直同期信号Ｖおよび水平同期信号Ｈを分離してメモリ制御回路１５に出力する。
また、信号処理回路１１は、コンポジット信号ＣＶＢＳから色副搬送波信号を分離し、その周波数ｆｓｃの４倍の周波数４ｆｓｃのクロック信号ＣＬＫ（本発明の基準信号）を生成し、これをメモリ制御回路１５に出力する。
【００１４】
また、信号処理回路１１は、コンポジット信号ＣＶＢＳが、標準信号および非標準信号のいずれであるかを判定し、その判定結果を示す判定信号ＦＬＧをメモリ制御回路１５に出力する。信号処理回路１１は、コンポジット信号ＣＶＢＳが標準信号であると判定した場合にハイレベルＨ（第１のレベル）を保持し、コンポジット信号ＣＶＢＳが非標準信号であると判定した場合にローレベルＬ（第２のレベル）を保持する。
ここで、標準信号は、例えば、放送局から放送されたコンポジット信号ＣＶＢＳであり、１ラインに１１３５個の画素データを含み、１フレームが６２５ラインで構成されたフレームデータの信号である。
一方、非標準信号は、例えば、ＶＴＲやゲーム機などの画像処理装置が生成した信号であり、式（１）を満たさない信号である。
【００１５】
減算回路１２は、信号処理装置１０が入力したコンポジットデータＣＶＢＳ１内の画素データから、メモリ制御回路１５からの画素データＳ１５を減算して色信号Ｃを生成する。
ここで、コンポジット信号ＣＶＢＳ１は、受信装置が受信したコンポジット信号ＣＶＢＳを、当該コンポジット信号ＣＶＢＳに重畳されている色副搬送波信号の４倍の周波数のクロック信号内のパルスをトリガーとしてサンプリングして得られた画素データで構成されるサンプリングデータである。コンポジット信号ＣＶＢＳ１は、信号処理装置１０の前段の回路で生成される。
【００１６】
減算回路１３は、信号処理装置１０が入力したコンポジット信号ＣＶＢＳ１から、減算回路１２からの色信号Ｃを減算して輝度信号Ｙを生成する。
【００１７】
フレームメモリ１４は、例えば、少なくとも２フレーム分の画素データを記憶する記憶容量を有し、メモリ制御回路１５からの制御に基づいて、クロック信号ＣＬＫを基準として、コンポジット信号ＣＶＢＳ１に含まれる画素データを、連続したアドレスに順に格納する。
【００１８】
図２は、図１に示すメモリ制御回路１５の構成図である。
図２に示すように、メモリ制御回路１５は、例えば、フリップフロップ４１、ＮＡＮＤ回路４２、セレクタ４３、画素カウンタ４４、判定回路４５、ラインカウンタ４６、判定回路４７、フィールドカウンタ４８、判定回路４９、ＡＮＤ回路５０、アドレスカウンタ５１、書込回路５２および読出回路５３を有する。
ここで、フリップフロップ４１、ＮＡＮＤ回路４２、画素カウンタ４４および判定回路４５が本発明の第１の検出手段に対応している。
また、ラインカウンタ４６および判定回路４７が本発明の第３の検出手段に対応している。
また、フィールドカウンタ４８、判定回路４９およびＡＮＤ回路５０が本発明の第２の検出手段に対応している。
また、アドレスカウンタ５１が本発明の制御手段に対応している。
また、フレームメモリ１４が本発明の記憶手段に対応している。
【００１９】
メモリ制御回路１５は、フレームメモリ１４に対しての画素データの書き込みアドレスＷ＿ＡＤＲおよび読み出しアドレスＲ＿ＡＤＲをクロック信号ＣＬＫを基に順に生成する。
具体的には、メモリ制御回路１５は、減算回路１２に入力されるコンポジット信号ＣＶＢＳ内の画素データに対して、２フレームだけ時間的に前の画素データＳ１５がフレームメモリ１４から読み出されて減算回路１２に出力されるように、書き込みアドレスＷ＿ＡＤＲまたは読み出しアドレスＲ＿ＡＤＲの生成を行う。
【００２０】
フリップフロップ４１は、クロック信号ＣＬＫの例えば立ち上がりタイミング（本発明の所定のトリガー）の垂直同期信号Ｖのレベルを、クロック信号ＣＬＫが次に立ち上がるまで保持した信号Ｓ４１をＮＡＮＤ回路４２に出力する。
ＮＡＮＤ回路４２は、信号処理回路１１からの判定信号ＦＬＧと、垂直同期信号Ｖと、フリップフロップ４１からの信号Ｓ４１とのＮＡＮＤを示す信号Ｓ４２を生成し、これを画素カウンタ４４に出力する。
具体的には、ＮＡＮＤ回路４２は、コンポジット信号ＣＶＢＳが標準信号である場合に、垂直同期信号Ｖがハイレベルを保持する期間、例えば、クロック信号ＣＬＫの２周期の期間、信号Ｓ４２をローレベルに保持し、それ以外の期間、信号Ｓ４２をハイレベルに保持する。
ここで、上記２周期は、コンポジット信号ＣＶＢＳをクロック信号ＣＬＫを基にサンプリングして得られる１フィールド画像分の画素データの数を、１ライン分の画素データの数（１１３５）で除算した余りの２に対応している。
これにより、各フィールド期間において、画素カウンタ４４の計数値が、２クロックサイクルだけ保持される。
【００２１】
セレクタ４３は、信号処理回路１１からの水平同期信号Ｈと、判定回路４５からの信号Ｓ４５と、判定信号ＦＬＧとを入力し、判定信号ＦＬＧがハイレベルＨの場合（コンポジット信号ＣＶＢＳが標準信号の場合）に信号Ｓ４５を選択して信号Ｓ４３として出力し、判定信号ＦＬＧがローレベルＬの場合（コンポジット信号ＣＶＢＳの非標準信である場合）に水平同期信号Ｈを選択して信号Ｓ４３として出力する。
【００２２】
画素カウンタ４４は、ＮＡＮＤ回路４２からの信号Ｓ４２が、ハイレベルを保持する期間、図３（Ａ），（Ｂ）に示すように、クロック信号ＣＬＫの立ち上がりを検出し、当該立ち上がり回数を計数して計数値を生成する。
画素カウンタ４４は、上記計数値を示す計数値信号Ｓ４４を判定回路４５に出力する。
また、画素カウンタ４４は、信号Ｓ４３の立ち上がりタイミングで（各ライン毎に、１ライン期間毎に）、計数値をリセットする。
なお、画素カウンタ４４のカウンタ動作は、各ラインの切り換わりタイミングから行うように規定されている。
【００２３】
判定回路４５は、計数値信号Ｓ４４が、１ライン内の画素データの数である例えば１１３５に対応した１１３４になると、すなわち、ラインが切り換わるタイミング（本発明の第１のタイミングを検出すると）、図３（Ｃ）に示すように、正のパルスを生じる信号Ｓ４５を生成し、これをセレクタ４３およびＡＮＤ回路５０に出力する。
【００２４】
ラインカウンタ４６は、クロック信号ＣＬＫを基に動作し、各垂直同期期間において信号Ｓ４３の立ち上がり回数、すなわちラインの切り換わり回数を計数し、その計数値を示す計数値信号Ｓ４６を判定回路４７に出力する。
ラインカウンタ４６は、垂直同期信号Ｖが立ち上がると、計数値をリセットする。
これにより、ラインカウンタ４６は、各々の垂直同期期間において、判定回路４５が各ラインの切り換わりを検出した回数を計数し、その計数値を示す信号Ｓ４６を判定回路４７に出力する。
判定回路４７は、信号Ｓ４６を基に、１フレーム（または１フィールド）分のラインの数だけラインの切り換わりが検出されたタイミング（本発明の第３のタイミング）で正のパルスを生じる信号Ｓ４７を生成し、これをＡＮＤ回路５０に出力する。
【００２５】
フィールドカウンタ４８は、クロック信号ＣＬＫを基に動作し、垂直同期信号Ｖが立ち上がる回数を計数し、その計数値を示す信号Ｓ４８を判定回路４９に出力する。
判定回路４９は、信号Ｓ４８を基に、４フィールド（２フレーム）の切り換わりタイミング（本発明の第２のタイミング）を検出し、当該タイミングを検出するとパルスを生じる信号Ｓ４９をＡＮＤ回路５０に出力する。
【００２６】
ＡＮＤ回路５０は、信号Ｓ４５，Ｓ４７，Ｓ４９がハイレベルＨ、すなわち、これらの全ての信号に正のパルスが生じたタイミングで正のパルスを生じる信号Ｓ５０を生成し、これをアドレスカウンタ５１に出力する。
【００２７】
アドレスカウンタ（アドレス生成部）５１は、例えば、図４（Ａ）に示すように、アドレス範囲指定信号Ｓ６０で指定されたフレームメモリ１４内のアドレス範囲（アドレスＡ〜Ｂ）内で、クロック信号ＣＬＫを基に順に、開始アドレスＡから最終アドレスＢに向けてインクリメントされる書き込みアドレスＷ＿ＡＤＲおよび読み出しアドレスＲ＿ＡＤＲを生成する。
ここで、読み出しアドレスＲ＿ＡＤＲは、アドレス（書き込みアドレスＷ＿ＡＤＲ＋１）と規定される。これにより、読み出しアドレスＲ＿ＡＤＲは、書き込みアドレスＷ＿ＡＤＲに書き込まれる画素データの２フレーム前の画素データが記憶されたアドレスを指し示す。
アドレスカウンタ５１は、図４（Ｂ）に示すように、書き込みアドレスＷ＿ＡＤＲが最終アドレスＢを示すと、信号Ｓ５０を基に、書き込みアドレスＷ＿ＤＲを開始アドレスＡにリセットする。
このときの読み出しアドレスＲ＿ＡＤＲは、図４（Ｃ）に示すアドレスを指し示す。
アドレスカウンタ５１は、書き込みアドレスＷ＿ＡＤＲを書込回路５２に出力し、読み出しアドレスＲ＿ＡＤＲを読出回路５３に出力する。
【００２８】
書込回路５２は、クロック信号ＣＬＫを基に動作し、コンポジット信号ＣＶＢＳ内の各画素データを、書き込みアドレスＷ＿ＡＤＲで示されたフレームメモリ１４内のアドレスに書き込む。
【００２９】
読出回路５３は、クロック信号ＣＬＫを基に動作し、フレームメモリ１４内の読み出しアドレスＲ＿ＡＤＲで示されたアドレスから画素データＳ１５を読み出して、減算回路１２に出力する。
【００３０】
以下、図２に示すメモリ制御回路１５の動作例を説明する。
ここで、判定信号ＦＬＧがハイレベルＨ、すなわち、コンポジット信号ＣＶＢＳが標準信号の場合を例に説明する。
先ず、垂直同期信号ＶがローレベルＬの期間、画素カウンタ４４が、各フレームのラインについて、信号Ｓ４２を基に計数値をインクリメントした計数値信号Ｓ４４を生成し、これを判定回路４５に出力する。
そして、判定回路４５が、計数値信号Ｓ４４が示す計数値が１ライン内の画素データの数に対応した１１３４であると判断すると、信号Ｓ４５に正のパルスを発生する。
上述した動作において、画素カウンタ４４は、１フィールドの間に、２クロックサイクルだけ、計数値信号Ｓ４４が示す計数値を保持する。
【００３１】
また、判定回路４５の処理と並行して、ラインカウンタ４６が、信号Ｓ４３内のパルスを計数し、その計数値信号Ｓ４６を判定回路４７に出力する。
そして、判定回路４７が、信号Ｓ４６が１フレーム（または１フィールド）分のラインの数に対応した値を示すと判断すると、信号Ｓ４７に正のパルスを発生させる。
【００３２】
また、上述した動作と並行して、フィールドカウンタ４８が、垂直同期信号Ｖが立ち上がる回数を計数し、その計数値を示す信号Ｓ４８を判定回路４９に出力する。
そして、判定回路４９が、信号Ｓ４８を基に、４フィールド（２フレーム）の切り換わりタイングを検出し、当該タイミングを検出すると信号Ｓ４９に正のパルスを発生する。
【００３３】
上述した動作において、２フレームの期間が経過すると、信号Ｓ４５，Ｓ４７，Ｓ４９に同時に正のパルスが生じ、それに伴い信号Ｓ５０にも正のパルスが生じる。このタイミングは、図４（Ｂ）に示すように、書き込みアドレスＷ＿ＡＤＲが最終アドレスＢを示すタイミングに一致している。
そして、アドレスカウンタ５１が、図４（Ｂ）に示すように、信号Ｓ５０を基に、書き込みアドレスＷ＿ＤＲを開始アドレスＡにリセットする。
そして、書込回路５２によって、コンポジット信号ＣＶＢＳのフレーム画像内の最初の画素データがフレームメモリ１４内の、開始アドレスＡに書き込まれる。また、そのタイミングで、読出回路５３によって、フレームメモリ１４内のアドレス（開始アドレスＡ＋１）から画素データＳ１５が読み出されて図１に示す減算回路１２に出力される。
【００３４】
そして、減算回路１２において、入力したコンポジットデータＣＶＢＳ１内の画素データから、メモリ制御回路１５からの画素データＳ１５が減算されて色信号Ｃが生成される。
次に、減算回路１３において、入力したコンポジット信号ＣＶＢＳ１から、減算回路１２からの色信号Ｃが減算されて輝度信号Ｙが生成される。
【００３５】
メモリ制御回路１５では、上述したように、画素カウンタ４４において、１フィールドの間に２クロックサイクルだけ計数値信号Ｓ４４が示す計数値を保持する。これにより、コンポジット信号ＣＶＢＳをクロック信号ＣＬＫを基にサンプリングして得られる１フィールド画像分の画素データの数が、１ライン分の画素データの数（１１３５）で除算した余り（２）を生じる数であっても、アドレスカウンタ５１を２フレーム単位で正確にリセットさせることができる。
そのため、メモリ制御回路１５は、減算回路１２に入力されるコンポジット信号ＣＶＢＳ内の画素データに対して、２フレームだけ時間的に前の画素データＳ１５をフレームメモリ１４から正確なタイミングで読み出すことができる。
【００３６】
すなわち、入力したコンポジット信号ＣＶＢＳ内の画素データとフレームメモリ１４から読み出した画素データとの間で、従来では図５（Ａ）に示すように４画素の位相差を生じていたが、上述した本実施形態の信号処理装置１０では図５（Ｂ）に示すように位相差を生じない。これにより、信号処理装置１０によれば、色信号Ｃおよび輝度信号Ｙを高精度に生成できる。
【００３７】
本発明は上述した実施形態には限定されない。
上述した実施形態では、フレーム画像信号を所定の周波数の基準信号を基にサンプリングして得られる１フレーム画像分の画素データの数が、１ライン分の画素データの数による除算で２の余りを生じる数を例に説明したが、本発明では、余りの数は特に限定されない。また、フィールド画像について、上述した処理を行ってもよい。
【００３８】
【発明の効果】
以上、説明したように、本発明によれば、フレーム画像信号またはフィールド画像信号を所定の周波数の基準信号を基にサンプリングして得られる１フレーム画像または１フィールド画像分の画素データの数が、１ライン分の画素データの数による除算で余りを生じる数である場合であっても、フレームまたはフィールドの切り換わりタイミングを簡単な構成で正確に検出できる信号処理装置を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の実施形態の信号処理装置の構成図である。
【図２】図２は、図１に示すメモリ制御回路の構成図である。
【図３】図３は、図２に示す画素カウンタおよびその後段の判定回路が生成する信号を説明するための図である。
【図４】図４は、図２に示すアドレスカウンタが発生するアドレスを説明するための図である。
【図５】図５は、図１に示す信号処理装置の効果を説明するための図である。
【符号の説明】
１０…信号処理装置、１１…信号処理回路、１２…減算回路、１３…減算回路、１４…フレームメモリ、１５…メモリ制御回路、４１…フリップフロップ、４２…ＮＡＮＤ回路、４３…セレクタ、４４…画素カウンタ、４５…判定回路、４６…ラインカウンタ、４７…判定回路、４８…フィールドカウンタ、４９…判定回路、５０…ＡＮＤ回路、５１…アドレスカウンタ、５２…書込回路、５３…読出回路
【図１】
2004201161.tif 000003
【図２】
2004201161.tif 000004
【図３】
2004201161.tif 000005
【図４】
2004201161.tif 000006
【図５】
2004201161.tif 000007