(57)【要約】【課題】ＳＫＥＷ制限の厳しい多ビットの信号に対する等長配線を短期間で実現することができる半導体集積回路設計装置を提供する。【解決手段】半導体集積回路設計装置は、機能マクロ５に第１方向に沿って配置されたｎビット（ｎは２以上の整数）のマクロ端子６とＩＯセル７に第２方向に沿って配置されたｎビットのセル端子８とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子６と各セル端子８とをそれぞれ接続するための等長配線ブロック１３を生成する等長配線ブロック生成部１と、等長配線ブロック生成部１によって生成された等長配線ブロック１３に従ってｎ本の配線を配置する配置配線部４とを具備する。【選択図】  図１３
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【特許請求の範囲】
【請求項１】
機能マクロに第１方向に沿って配置されたｎビット（ｎは２以上の整数）のマクロ端子とＩＯセルに第２方向に沿って配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段と、
前記等長配線ブロック生成手段によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線手段とを具備することを特徴とする半導体集積回路設計装置。
【請求項２】
前記等長配線ブロック生成手段は、前記ｎ本の配線のうち配線長が最大となる配線にＳＬＥＷ制約を満たすようにバッファを挿入する第１バッファ挿入手段と、
前記配線長が最大となる配線以外の配線にＳＬＥＷ制約を満たすようにバッファをそれぞれ挿入する第２バッファ挿入手段とを有している、請求項１記載の半導体集積回路設計装置。
【請求項３】
前記第１バッファ挿入手段は、前記配線長が最大となる配線に挿入する前記バッファの段数をバッファテーブルに基づいて決定する、請求項２記載の半導体集積回路設計装置。
【請求項４】
前記第１方向と前記第２方向とがなす角度は、実質的に９０度である、請求項１記載の半導体集積回路設計装置。
【請求項５】
前記配置配線手段によって配置された前記ｎ本の配線を表すレイアウトデータに基づいて各配線を通る信号の遅延情報を抽出する遅延情報抽出手段と、
前記遅延情報抽出手段によって抽出された前記遅延情報に基づいて各配線のＳＫＥＷを確認するＳＫＥＷ確認手段とをさらに具備している、請求項１記載の半導体集積回路設計装置。
【請求項６】
前記等長配線ブロック生成手段は、前記機能マクロの配置および位置を示す情報と前記ＩＯセルの配置および位置を示す情報とに基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成手段を有している、請求項１記載の半導体集積回路設計装置。
【請求項７】
前記等長配線ブロック生成手段は、前記機能マクロに配置された前記ｎビットのマクロ端子の配置位置情報と前記ＩＯセルに配置された前記ｎビットのセル端子の配置位置情報とに基づいて、前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックに、前記ｎビットのマクロ端子および前記ｎビットのセル端子に対向するようにそれぞれ配置された（２×ｎ）個のピンを生成する等長配線ブロックピン生成手段をさらに有している、請求項６記載の半導体集積回路設計装置。
【請求項８】
前記等長配線ブロック生成手段は、前記ｎ本の配線を配置するための配線領域を、前記等長配線ブロックピン生成手段によって生成された前記ピンとショートしないように前記等長配線ブロックに設定する配線領域設定手段をさらに有している、請求項７記載の半導体集積回路設計装置。
【請求項９】
前記ｎビットのセル端子のうちの少なくとも１つは、電源セル端子であり、
前記電源セル端子には、前記等長配線ブロックの中を通り抜けるように配置された電源配線が接続されており、
前記等長配線ブロック生成手段は、前記等長配線ブロックを通り抜ける前記電源配線との間にセパレーションエラーが発生しないように、前記配線を配置するための配線領域を決定する配線領域決定手段を有している、請求項１記載の半導体集積回路設計装置。
【請求項１０】
前記電源セル端子は、前記ｎビットのセル端子のうちの略中央に配置されており、
前記配線領域は、前記電源配線の両側に設定されている、請求項９記載の半導体集積回路設計装置。
【請求項１１】
前記ｎビットセル端子のうちの少なくとも他の１つは、等長配線を必要としない信号端子であり、
前記等長配線を必要としない信号端子には、前記等長配線ブロックの上を通り抜けるように配置された信号配線が接続されている、請求項９記載の半導体集積回路設計装置。
【請求項１２】
前記等長配線ブロックの上を通り抜けるように配置された信号配線と前記等長配線ブロックの中を通り抜けるように配置された電源配線と前記配線とを表すレイアウトデータに基づいて前記信号配線、前記電源配線および前記配線の遅延情報を抽出する遅延情報抽出手段をさらに具備する、請求項１１記載の半導体集積回路設計装置。
【請求項１３】
前記等長配線ブロック生成手段は、前記ｎ本の配線のうち配線長が最大となる配線のＳＬＥＷ制約を満たすように、前記ｎ本の配線に所定の個数のバッファを挿入するバッファ挿入手段と、
前記ｎ本の配線の配線経路を決定する配線経路決定手段と、
前記ｎ本の配線が互いに等長配線となるように前記バッファの一部を処理するバッファ処理手段とを有している、請求項１記載の半導体集積回路設計装置。
【請求項１４】
第１機能マクロに配置されたｎビットの（ｎは２以上の整数）第１マクロ端子および第２機能マクロに配置されたｎビットの第２マクロ端子と、ＩＯセルに配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１マクロ端子および各第２マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段と、
前記等長配線ブロック生成手段によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線手段とを具備することを特徴とする半導体集積回路設計装置。
【請求項１５】
前記等長配線ブロック生成手段は、各第１マクロ端子と各第２マクロ端子とをそれぞれ接続するｎ本の端子接続配線のそれぞれのｎ個の中間点に基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成手段を有している、請求項１４記載の半導体集積回路設計装置。
【請求項１６】
前記等長配線ブロック生成手段は、前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックに、前記ｎ個の中間点に対向するように配置されたｎ個のピンを生成する等長配線ブロックピン生成手段をさらに有している、請求項１５記載の半導体集積回路設計装置。
【請求項１７】
ＩＯセルに第１方向に沿って配置された（ｎ−ｋ）ビット（ｎは２以上の整数、ｋは１≦ｋ＜ｎを満足する整数）の第１セル端子および前記ＩＯセルに第２方向に沿って配置されたｋビットの第２セル端子と、機能マクロに第３方向に沿って配置されたｎビットのマクロ端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１セル端子および各第２セル端子と各マクロ端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段と、
前記等長配線ブロック生成手段によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線手段とを具備することを特徴とする半導体集積回路設計装置。
【請求項１８】
前記等長配線ブロック生成手段は、前記機能マクロの配置および位置を示す情報と前記ＩＯセルの配置および位置を示す情報とに基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成手段を有している、請求項１７記載の半導体集積回路設計装置。
【請求項１９】
前記ＩＯセルは、前記第１セル端子が前記第１方向に沿って配置される第１の辺と、前記第２セル端子が前記第２方向に沿って配置される第２の辺とを有しており、
前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックは、前記ＩＯセルの前記第１の辺に対向するように形成された辺と、前記ＩＯセルの前記第２の辺に対向するように形成された辺とを有している、請求項１８記載の半導体集積回路設計装置。
【請求項２０】
前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックは、前記ＩＯセルの前記第１の辺および前記第２の辺に対向するように形成されたＬ字型形状をしている、請求項１９記載の半導体集積回路設計装置。
【請求項２１】
前記第１方向と前記第２方向とのなす角度は、実質的に９０度になっており、
前記第２方向と前記第３方向とは、互いに平行になっている、請求項１７記載の半導体集積回路設計装置。
【請求項２２】
ＩＯセルに第１方向に沿って配置された（ｎ−ｋ−ｍ）ビット（ｎは３以上の整数、ｋは１≦ｋ＜ｎを満足する整数、ｍは１≦ｍ＜ｎを満足する整数）の第１セル端子および前記ＩＯセルに第２方向に沿って配置されたｋビットの第２セル端子およびおよび前記ＩＯセルに第３方向に沿って配置されたｍビットの第３セル端子と、機能マクロに第４方向に沿って配置されたｎビットのマクロ端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１セル端子および各第２セル端子および各第３セル端子と各マクロ端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段と、
前記等長配線ブロック生成手段によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線手段とを具備することを特徴とする半導体集積回路設計装置。
【請求項２３】
前記等長配線ブロック生成手段は、前記機能マクロの配置および位置を示す情報と前記ＩＯセルの配置および位置を示す情報とに基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成手段を有している、請求項２２記載の半導体集積回路設計装置。
【請求項２４】
前記ＩＯセルは、前記第１セル端子が前記第１方向に沿って配置される第１の辺と、前記第２セル端子が前記第２方向に沿って配置される第２の辺と前記第３セル端子が前記第３方向に沿って配置される第３の辺とを有しており、
前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックは、前記ＩＯセルの前記第１の辺に対向するように形成された辺と、前記ＩＯセルの前記第２の辺に対向するように形成された辺と、前記ＩＯセルの前記第３の辺に対向するように形成された辺とを有している、請求項２３記載の半導体集積回路設計装置。
【請求項２５】
前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックは、前記ＩＯセルの前記第１の辺および前記第２の辺および前記第３の辺に対向するように形成されたコの字型形状をしている、請求項２４記載の半導体集積回路設計装置。
【請求項２６】
前記第１方向と前記第２方向とのなす角度は、実質的に９０度になっており、
前記第１方向と前記第３方向とは、互いに平行になっており、
前記第１方向と前記第４方向とのなす角度は、実質的に９０度になっている、請求項２２記載の半導体集積回路設計装置。
【請求項２７】
機能マクロに第１方向に沿って配置されたｎビットのマクロ端子とＩＯセルに第２方向に沿って配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成工程と、
前記等長配線ブロック生成工程によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線工程とを包含することを特徴とする半導体集積回路設計方法。
【請求項２８】
前記等長配線ブロック生成工程は、前記機能マクロの配置および位置を示す情報と前記ＩＯセルの配置および位置を示す情報とに基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成工程を含んでいる、請求項２７記載の半導体集積回路設計方法。
【請求項２９】
前記等長配線ブロック生成工程は、前記機能マクロに配置された前記ｎビットのマクロ端子の配置位置情報と前記ＩＯセルに配置された前記ｎビットのセル端子の配置位置情報とに基づいて、前記等長配線ブロック形状生成工程によって形状が生成された前記等長配線ブロックに、前記ｎビットのマクロ端子および前記ｎビットのセル端子に対向するようにそれぞれ配置された（２×ｎ）個のピンを生成する等長配線ブロックピン生成工程をさらに含んでいる、請求項２８記載の半導体集積回路設計方法。
【請求項３０】
前記等長配線ブロック生成工程は、前記ｎ本の配線を配置するための配線領域を、前記等長配線ブロックピン生成工程によって生成された前記ピンとショートしないように前記等長配線ブロックに設定する配線領域設定工程をさらに含んでいる、請求項２９記載の半導体集積回路設計方法。
【請求項３１】
前記等長配線ブロック生成工程は、前記ｎ本の配線のうち配線長が最大となる配線にＳＬＥＷ制約を満たすようにバッファを挿入する第１バッファ挿入工程と、
前記第１バッファ挿入工程の後で、前記配線長が最大となる配線以外の配線にＳＬＥＷ制約を満たすようにバッファをそれぞれ挿入する第２バッファ挿入工程とを含んでいる、請求項２７記載の半導体集積回路設計装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スタンダードセル方式を用いて、メモリセル、アナログセル等の機能セルを含む半導体集積回路を設計するための半導体集積回路設計装置および半導体集積回路設計方法に関する。
【０００２】
【従来の技術】
近年におけるＬＳＩに対する要求仕様の高度化に伴い、ＬＳＩ開発においては複数のＩＰ、機能マクロ等を搭載したシステムＬＳＩ化が進んでいる。また、ＬＳＩの動作速度の向上及びプロセスの微細化に伴う様々な問題を考慮した設計マージンの大きいライブラリを使用した設計環境においてＬＳＩを開発するようになっている。
【０００３】
図３１は、従来の半導体集積回路設計装置によって接続される機能マクロ１とＩＯセル２とを説明するための模式図である。機能マクロ１は、垂直方向に沿って配置されたｎビット（ｎは２以上の整数）のマクロ端子６を備えている。ＩＯセル２は、水平方向に沿って配置されたｎビットのセル端子８を備えている。ｋビット目の（ｋは１≦ｋ≦ｎを満足する整数）マクロ端子は、ｋビット目のセル端子８と配線によってそれぞれ接続されている。ｎビットのマクロ端子６とｎビットのセル端子８とは、互いに異なる方向に沿って配置されているため、ｎ本の配線の長さは均一にならない。このため、ＳＫＥＷが揃わず、各ビット間において信号の入力タイミングがばらつく。
【０００４】
ＩＰおよび機能マクロに要求されるタイミングスペックは年々厳しいものとなっている。中でも多ビットの入力信号をもったＩＰおよび機能マクロの多ビットの信号におけるビット間での入力タイミングのばらつきによる誤動作は大きな問題になってきている。
【０００５】
この問題に対して、従来の設計手法では、レイアウトツールによる自動配置配線を行い、自動配置配線の結果から遅延を抽出し、ＩＰや機能マクロへの入力タイミングを確認している。
【０００６】
図３２は、ＩＰ及び機能マクロの多ビット信号入力端子に対して等長配線を実現するための従来の半導体集積回路設計装置の動作を示すフローチャートである。
【０００７】
まず、レイアウトツールによる自動配置を実施する。（ステップＳ１）。そして、自動配置配線後のレイアウト情報に基づいて遅延抽出を実施し、レイアウト後の実際の遅延値を測定し、ビット間のはらつきを確認する（ステップＳ２）。
【０００８】
しかしながら、レイアウトツールによる自動配置配線後の状態では、多ビット間の遅延ばらつきもあり、多ビット信号を供給するセルの配置位置（ＩＰ及び機能マクロへの距離）によっては、ＳＬＥＷ（信号の傾き）の制約を満たしていない（即ちライブラリの精度を保証できない。）場合もあることが少なくない。
【０００９】
そのため、設計者はＳＬＥＷ制約を満たすためのバッファの挿入や、通常の自動配置配線（ステップＳ１からステップＳ３まで）を実施した後、ビット間の遅延ばらつきを抑えるために配線の引き回し、およびＳＬＥＷ制約を満たすためのバッファ挿入等をマニュアルによって実施する（ステップＳ４）。
【００１０】
ステップＳ４を実施する度にマニュアル修正したレイアウト情報に基づいて遅延情報を抽出し（ステップＳ５）、及び遅延計算を実施することによってＳＬＥＷおよび遅延のばらつきを確認する（ステップＳ６）。多数の信号線の遅延値を合わせるためにはステップＳ４からステップＳ６を複数回繰り返す必要がある。
【００１１】
また、等長配線が必要とされるＬＳＩのレイアウト方式で階層設計をしていない場合において、ＩＰ及び機能マクロに入力される多ビット信号のばらつきが抑えられた後で、他の部分に論理変更及びタイミング調整で変更が必要となった場合には、他の部分の変更が影響して、等長配線が崩れてしまうおそれがある。
【００１２】
レイアウトツールの自動配置配線では、基本的に配線混雑を避けるため最短で配線が可能な経路に沿って配線を実施する。このため、ＩＰや機能マクロの多ビットの入力端子に対して、多ビットの信号を供給するセルが異なる配置位置にある場合は自動配置配線によって多ビット信号のビット間のばらつきを揃えることは困難である。
【００１３】
【特許文献１】
特開平６−６９３４０号公報
【００１４】
【発明が解決しようとする課題】
前述した等長配線を実現し遅延を揃える従来の方法では、ＳＬＥＷに関しては改善されるが具体的な値としてどれだけ改善されるかの予測が困難である。このため、挿入セルの駆動能力、セル段数等、レイアウト修正→遅延抽出→遅延計算→確認の試行錯誤をしながら改善しなければならず、工数増加の要因となっていた。
【００１５】
また、遅延を揃えるための配線長の決定に関しても、配線長をどれだけ長くすればどれだけ遅延時間に影響があるのか、同じ配線長でも配線レイヤーによってどれだけ遅延時間に影響があるのかの予測が困難である。このため、レイアウト修正→遅延抽出→遅延計算→確認の試行錯誤をしながら改善しなければならず、工数増加の要因となっていた。
【００１６】
さらに、ＬＳＩのレイアウト工程において階層設計を実施していない場合において、等長配線部以外の変更が等長配線部に遅延変動を引き起こす場合もある。このため、等長配線部に遅延変動が発生すれば等長配線部のレイアウトを再度修正する必要がある。
【００１７】
その結果、多ビットになればなるほど上記の修正工数は増加し、ＬＳＩの開発日程を破綻させる要因となる。
【００１８】
本発明の目的は、ＳＫＥＷ制限の厳しい多ビットの信号に対する等長配線を短期間で実現することができる半導体集積回路設計装置および半導体集積回路設計方法することにある。
【００１９】
【課題を解決するための手段】
本発明に係る半導体集積回路設計装置は、機能マクロに第１方向に沿って配置されたｎビット（ｎは２以上の整数）のマクロ端子とＩＯセルに第２方向に沿って配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段と、前記等長配線ブロック生成手段によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線手段とを具備することを特徴とする。
【００２０】
本発明に係る他の半導体集積回路設計装置は、第１機能マクロに配置されたｎビットの（ｎは２以上の整数）第１マクロ端子および第２機能マクロに配置されたｎビットの第２マクロ端子と、ＩＯセルに配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１マクロ端子および各第２マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段と、前記等長配線ブロック生成手段によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線手段とを具備することを特徴とする。
【００２１】
本発明に係るさらに他の半導体集積回路設計装置は、ＩＯセルに第１方向に沿って配置された（ｎ−ｋ）ビット（ｎは２以上の整数、ｋは１≦ｋ＜ｎを満足する整数）の第１セル端子および前記ＩＯセルに第２方向に沿って配置されたｋビットの第２セル端子と、機能マクロに第３方向に沿って配置されたｎビットのマクロ端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１セル端子および各第２セル端子と各マクロ端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段と、前記等長配線ブロック生成手段によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線手段とを具備することを特徴とする。
【００２２】
本発明に係るさらに他の半導体集積回路設計装置は、ＩＯセルに第１方向に沿って配置された（ｎ−ｋ−ｍ）ビット（ｎは３以上の整数、ｋは１≦ｋ＜ｎを満足する整数、ｍは１≦ｍ＜ｎを満足する整数）の第１セル端子および前記ＩＯセルに第２方向に沿って配置されたｋビットの第２セル端子およびおよび前記ＩＯセルに第３方向に沿って配置されたｍビットの第３セル端子と、機能マクロに第４方向に沿って配置されたｎビットのマクロ端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１セル端子および各第２セル端子および各第３セル端子と各マクロ端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段と、前記等長配線ブロック生成手段によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線手段とを具備することを特徴とする。
【００２３】
本発明に係る半導体集積回路設計方法は、機能マクロに第１方向に沿って配置されたｎビットのマクロ端子とＩＯセルに第２方向に沿って配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成工程と、前記等長配線ブロック生成工程によって生成された前記等長配線ブロックに従って前記ｎ本の配線を配置する配置配線工程とを包含することを特徴とする。
【００２４】
【発明の実施の形態】
実施の形態に係る半導体集積回路設計装置においては、機能マクロに第１方向に沿って配置されたｎビットのマクロ端子とＩＯセルに第２方向に沿って配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段が設けられている。このため、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきの調整（ＳＫＥＷ調整）を等長配線ブロックの中において実施することができる。その結果、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきを調整する精度を向上させることができる。
【００２５】
この実施の形態においては、前記等長配線ブロック生成手段は、前記ｎ本の配線のうち配線長が最大となる配線にＳＬＥＷ制約を満たすようにバッファを挿入する第１バッファ挿入手段と、前記配線長が最大となる配線以外の配線にＳＬＥＷ制約を満たすようにバッファをそれぞれ挿入する第２バッファ挿入手段とを有していることが好ましい。
【００２６】
前記第１バッファ挿入手段は、前記配線長が最大となる配線に挿入する前記バッファの段数をバッファテーブルに基づいて決定することが好ましい。
【００２７】
前記第１方向と前記第２方向とがなす角度は、実質的に９０度であることが好ましい。
【００２８】
前記配置配線手段によって配置された前記ｎ本の配線を表すレイアウトデータに基づいて各配線を通る信号の遅延情報を抽出する遅延情報抽出手段と、前記遅延情報抽出手段によって抽出された前記遅延情報に基づいて各配線のＳＫＥＷを確認するＳＫＥＷ確認手段とをさらに具備していることが好ましい。
【００２９】
前記等長配線ブロック生成手段は、前記機能マクロの配置および位置を示す情報と前記ＩＯセルの配置および位置を示す情報とに基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成手段を有していることが好ましい。
【００３０】
前記等長配線ブロック生成手段は、前記機能マクロに配置された前記ｎビットのマクロ端子の配置位置情報と前記ＩＯセルに配置された前記ｎビットのセル端子の配置位置情報とに基づいて、前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックに、前記ｎビットのマクロ端子および前記ｎビットのセル端子に対向するようにそれぞれ配置された（２×ｎ）個のピンを生成する等長配線ブロックピン生成手段をさらに有していることが好ましい。
【００３１】
前記等長配線ブロック生成手段は、前記ｎ本の配線を配置するための配線領域を、前記等長配線ブロックピン生成手段によって生成された前記ピンとショートしないように前記等長配線ブロックに設定する配線領域設定手段をさらに有していることが好ましい。
【００３２】
前記ｎビットのセル端子のうちの少なくとも１つは、電源セル端子であり、前記電源セル端子には、前記等長配線ブロックの中を通り抜けるように配置された電源配線が接続されており、前記等長配線ブロック生成手段は、前記等長配線ブロックを通り抜ける前記電源配線との間にセパレーションエラーが発生しないように、前記配線を配置するための配線領域を決定する配線領域決定手段を有していることが好ましい。
【００３３】
前記電源セル端子は、前記ｎビットのセル端子のうちの略中央に配置されており、前記配線領域は、前記電源配線の両側に設定されていることが好ましい。
【００３４】
前記ｎビットセル端子のうちの少なくとも他の１つは、等長配線を必要としない信号端子であり、前記等長配線を必要としない信号端子には、前記等長配線ブロックの上を通り抜けるように配置された信号配線が接続されていることが好ましい。
【００３５】
前記等長配線ブロックの上を通り抜けるように配置された信号配線と前記等長配線ブロックの中を通り抜けるように配置された電源配線と前記配線とを表すレイアウトデータに基づいて前記信号配線、前記電源配線および前記配線の遅延情報を抽出する遅延情報抽出手段をさらに具備することが好ましい。
【００３６】
前記等長配線ブロック生成手段は、前記ｎ本の配線のうち配線長が最大となる配線のＳＬＥＷ制約を満たすように、前記ｎ本の配線に所定の個数のバッファを挿入するバッファ挿入手段と、前記ｎ本の配線の配線経路を決定する配線経路決定手段と、前記ｎ本の配線が互いに等長配線となるように前記バッファの一部を処理するバッファ処理手段とを有していることが好ましい。
【００３７】
他の実施の形態に係る半導体集積回路設計装置においては、第１機能マクロに配置されたｎビットの（ｎは２以上の整数）第１マクロ端子および第２機能マクロに配置されたｎビットの第２マクロ端子と、ＩＯセルに配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１マクロ端子および各第２マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段が設けられている。このため、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきの調整（ＳＫＥＷ調整）を等長配線ブロックの中において実施することができる。その結果、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきを調整する精度を向上させることができる。
【００３８】
この他の実施の形態においては、前記等長配線ブロック生成手段は、各第１マクロ端子と各第２マクロ端子とをそれぞれ接続するｎ本の端子接続配線のそれぞれのｎ個の中間点に基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成手段を有していることが好ましい。
【００３９】
前記等長配線ブロック生成手段は、前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックに、前記ｎ個の中間点に対向するように配置されたｎ個のピンを生成する等長配線ブロックピン生成手段をさらに有していることが好ましい。
【００４０】
さらに他の実施の形態に係る半導体集積回路設計装置においては、ＩＯセルに第１方向に沿って配置された（ｎ−ｋ）ビット（ｎは２以上の整数、ｋは１≦ｋ＜ｎを満足する整数）の第１セル端子および前記ＩＯセルに第２方向に沿って配置されたｋビットの第２セル端子と、機能マクロに第３方向に沿って配置されたｎビットのマクロ端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１セル端子および各第２セル端子と各マクロ端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段が設けられている。このため、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきの調整（ＳＫＥＷ調整）を等長配線ブロックの中において実施することができる。その結果、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきを調整する精度を向上させることができる。
【００４１】
このさらに他の実施の形態においては、前記等長配線ブロック生成手段は、前記機能マクロの配置および位置を示す情報と前記ＩＯセルの配置および位置を示す情報とに基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成手段を有していることが好ましい。
【００４２】
前記ＩＯセルは、前記第１セル端子が前記第１方向に沿って配置される第１の辺と、前記第２セル端子が前記第２方向に沿って配置される第２の辺とを有しており、前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックは、前記ＩＯセルの前記第１の辺に対向するように形成された辺と、前記ＩＯセルの前記第２の辺に対向するように形成された辺とを有していることが好ましい。
【００４３】
前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックは、前記ＩＯセルの前記第１の辺および前記第２の辺に対向するように形成されたＬ字型形状をしていることが好ましい。
【００４４】
前記第１方向と前記第２方向とのなす角度は、実質的に９０度になっており、前記第２方向と前記第３方向とは、互いに平行になっていることが好ましい。
【００４５】
さらに他の実施の形態に係る半導体集積回路設計装置においては、ＩＯセルに第１方向に沿って配置された（ｎ−ｋ−ｍ）ビット（ｎは３以上の整数、ｋは１≦ｋ＜ｎを満足する整数、ｍは１≦ｍ＜ｎを満足する整数）の第１セル端子および前記ＩＯセルに第２方向に沿って配置されたｋビットの第２セル端子およびおよび前記ＩＯセルに第３方向に沿って配置されたｍビットの第３セル端子と、機能マクロに第４方向に沿って配置されたｎビットのマクロ端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各第１セル端子および各第２セル端子および各第３セル端子と各マクロ端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成手段が設けられている。このため、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきの調整（ＳＫＥＷ調整）を等長配線ブロックの中において実施することができる。その結果、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきを調整する精度を向上させることができる。
【００４６】
さらに他の実施の形態においては、前記等長配線ブロック生成手段は、前記機能マクロの配置および位置を示す情報と前記ＩＯセルの配置および位置を示す情報とに基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成手段を有していることが好ましい。
【００４７】
前記ＩＯセルは、前記第１セル端子が前記第１方向に沿って配置される第１の辺と、前記第２セル端子が前記第２方向に沿って配置される第２の辺と前記第３セル端子が前記第３方向に沿って配置される第３の辺とを有しており、前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックは、前記ＩＯセルの前記第１の辺に対向するように形成された辺と、前記ＩＯセルの前記第２の辺に対向するように形成された辺と、前記ＩＯセルの前記第３の辺に対向するように形成された辺とを有していることが好ましい。
【００４８】
前記等長配線ブロック形状生成手段によって形状が生成された前記等長配線ブロックは、前記ＩＯセルの前記第１の辺および前記第２の辺および前記第３の辺に対向するように形成されたコの字型形状をしていることが好ましい。
【００４９】
前記第１方向と前記第２方向とのなす角度は、実質的に９０度になっており、前記第１方向と前記第３方向とは、互いに平行になっており、前記第１方向と前記第４方向とのなす角度は、実質的に９０度になっていることが好ましい。
【００５０】
さらに他の実施の形態に係る半導体集積回路設計方法においては、機能マクロに第１方向に沿って配置されたｎビットのマクロ端子とＩＯセルに第２方向に沿って配置されたｎビットのセル端子とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子と各セル端子とをそれぞれ接続するための等長配線ブロックを生成する等長配線ブロック生成工程が設けられている。このため、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきの調整（ＳＫＥＷ調整）を等長配線ブロックの中において実施することができる。その結果、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきを調整する精度を向上させることができる。
【００５１】
さらに他の実施の形態においては、前記等長配線ブロック生成工程は、前記機能マクロの配置および位置を示す情報と前記ＩＯセルの配置および位置を示す情報とに基づいて前記等長配線ブロックの形状を生成する等長配線ブロック形状生成工程を含んでいることが好ましい。
【００５２】
前記等長配線ブロック生成工程は、前記機能マクロに配置された前記ｎビットのマクロ端子の配置位置情報と前記ＩＯセルに配置された前記ｎビットのセル端子の配置位置情報とに基づいて、前記等長配線ブロック形状生成工程によって形状が生成された前記等長配線ブロックに、前記ｎビットのマクロ端子および前記ｎビットのセル端子に対向するようにそれぞれ配置された（２×ｎ）個のピンを生成する等長配線ブロックピン生成工程をさらに含んでいることが好ましい。
【００５３】
前記等長配線ブロック生成工程は、前記ｎ本の配線を配置するための配線領域を、前記等長配線ブロックピン生成工程によって生成された前記ピンとショートしないように前記等長配線ブロックに設定する配線領域設定工程をさらに含んでいることが好ましい。
【００５４】
前記等長配線ブロック生成工程は、前記ｎ本の配線のうち配線長が最大となる配線にＳＬＥＷ制約を満たすようにバッファを挿入する第１バッファ挿入工程と、前記第１バッファ挿入工程の後で、前記配線長が最大となる配線以外の配線にＳＬＥＷ制約を満たすようにバッファをそれぞれ挿入する第２バッファ挿入工程とを含んでいることが好ましい。
【００５５】
以下、図面を参照して本発明の実施の形態を説明する。
【００５６】
（実施の形態１）
図１は実施の形態１に係る半導体集積回路設計装置１００の構成を示すブロック図であり、図２は半導体集積回路設計装置１００が生成する等長配線ブロック１３によって接続される機能マクロ５とＩＯセル７とを説明するための模式図であり、図３は等長配線ブロック１３の構成を説明するための模式図であり、図４は等長配線ブロック１３における最長配線３３に挿入されるバッファ３４を説明するための模式図であり、図５は等長配線ブロック１３における他の配線に挿入される他のバッファ３５を説明するための模式図である。
【００５７】
半導体集積回路設計装置１００は、等長配線ブロック生成部１を備えている。等長配線ブロック生成部１は、機能マクロ５に垂直方向に沿って配置されたｎビット（ｎは２以上の整数）のマクロ端子６とＩＯセル７に水平方向に沿って配置されたｎビットのセル端子８とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子６と各セル端子８とをそれぞれ接続するための等長配線ブロック１３を生成するために設けられている。
【００５８】
半導体集積回路設計装置１００には、データベース３１が設けられている。データベース３１には、機能マクロ５に設けられたマクロ端子６の配置および位置を示す情報とＩＯセル７に設けられたセル端子８の配置および位置を示す情報とが格納されている。
【００５９】
等長配線ブロック生成部１には、等長配線ブロック形状生成部１２が設けられている。等長配線ブロック形状生成部１２は、データベース３１に格納された、機能マクロ５に設けられたマクロ端子６の配置および位置を示す情報とＩＯセル７に設けられたセル端子８の配置および位置を示す情報とに基づいて等長配線ブロック１３の形状を生成する。
【００６０】
等長配線ブロック生成部１は、等長配線ブロックピン生成部１４を有している。等長配線ブロックピン生成部１４は、機能マクロ５に配置されたｎビットのマクロ端子６の配置位置情報とＩＯセル７に配置されたｎビットのセル端子８の配置位置情報とに基づいて、等長配線ブロック形状生成部１２によって形状が生成された等長配線ブロック１３に、ｎビットのマクロ端子６およびｎビットのセル端子８に対向するようにそれぞれ配置された（２×ｎ）個のピン１５およびピン１６をそれぞれ生成する。
【００６１】
等長配線ブロック生成部１には、配線領域設定部１７が設けられている。配線領域設定部１７は、ｎ本の配線を配置するための配線領域１８を、等長配線ブロックピン生成部１４によって生成されたピン１５およびピン１６とショートしないように等長配線ブロック１３に設定する。
【００６２】
等長配線ブロック生成部１は、バッファ挿入部２を有している。バッファ挿入部２は、バッファテーブル９に基づいて、ｎ本の配線のうち配線長が最大となる最長配線３３にＳＬＥＷ制約を満たすようにバッファ３４を挿入する。
【００６３】
図６は、バッファテーブル９を説明するための図である。バッファテーブル９には、ＩＯセル７のドライブ能力、周波数、許容ＳＬＥＷ値、配線ピッチ、配線長、挿入バッファの段数および挿入インバータの段数が格納されている。
【００６４】
等長配線ブロック生成部１には、バッファ挿入部３が設けられている。バッファ挿入部３は、配線長が最大となる最長配線３３以外の配線にＳＬＥＷ制約を満たすようにバッファ３５をそれぞれ挿入する。
【００６５】
半導体集積回路設計装置１００は、配置配線部４を有している。配置配線部４は、等長配線ブロック生成部１によって生成された等長配線ブロック１３にｎ本の配線を配置する。
【００６６】
半導体集積回路設計装置１００には、遅延情報抽出部１０が設けられている。遅延情報抽出部１０は、配置配線部４によって配置されたｎ本の配線を表すレイアウトデータに基づいて各配線を通る信号の遅延情報を抽出する。
【００６７】
半導体集積回路設計装置１００は、ＳＫＥＷ確認部１１を有している。ＳＫＥＷ確認部１１は、遅延情報抽出部１０によって抽出された遅延情報に基づいて各配線のＳＫＥＷを確認する。
【００６８】
このように構成された半導体集積回路設計装置１００の動作を説明する。図７は、実施の形態１に係る半導体集積回路設計装置１００の動作を示すフローチャートである。
【００６９】
まず、等長配線が必要とされるＩＯセル７および機能マクロ５の位置情報、セル端子８およびマクロ端子６のビット数および周波数情報が格納されたデータベース３１に基づいて等長配線ブロック１３の形状を作成する（ステップＳ７）。次にＩＯセル７に配置されたセル端子８および機能マクロ５に配置されたマクロ端子６の端子位置に基づいて等長配線ブロック１３にピン１５およびピン１６を作成する（ステップＳ８）。
【００７０】
そして、等長配線ブロック１３に配置されたピン１５およびピン１６とショートしないように配線領域１８を作成する（ステップＳ９）。その後、ＳＫＥＷ調整の対象となるｎビットの配線の中から、ＩＯセル７が配置された位置と機能マクロ５のマクロ端子６に対向するピン１５の位置を考慮した上で配線長が最大となるビットの最長配線３３の配線長を算出する（ステップＳ１０）。
【００７１】
次に、最大配線長となる最長配線３３に対して、ＩＯセル７のドライブ能力、信号周波数、信号周波数に対するＳＬＥＷ許容値、配線長、配線ｐｉｔｃｈ、遅延値等のデータが格納されたバッファテーブル９に基づいて、最長配線３３に挿入すべきバッファ３４の段数を決定する（ステップＳ１１）。このとき、配線にデューティーの保証が必要な場合はバッファ３４ではなくインバータによって回路を構成する（バッファ３４に対応するインバータの段数のデータはバッファテーブル９に格納されている）。
【００７２】
そして、最大配線長となる最長配線３３以外の配線についても、最長配線３３と同様に配線長の算出及び挿入すべきバッファ３５（もしくはインバータ）の段数を決定する（ステップＳ１２）。次に、ステップＳ１２までにおいて決定された各配線のバッファ段数、配線長に従って配置配線を実行する（ステップＳ１３）。その後、ステップＳ１３において実行した配置配線後のレイアウトデータに基づいて遅延情報を抽出する（ステップＳ１４）。そして、ステップＳ１４においてレイアウトデータに基づいて抽出した遅延情報に従って、ＳＬＥＷチェック及び遅延計算を実施し、各ビットのＳＫＥＷを確認する（ステップＳ１５）。
【００７３】
以上のように実施の形態１によれば、機能マクロ５に垂直方向に沿って配置されたｎビットのマクロ端子６とＩＯセル７に水平方向に沿って配置されたｎビットのセル端子８とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子６と各セル端子８とをそれぞれ接続するための等長配線ブロック１３を生成する等長配線ブロック生成部１が設けられている。このため、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきの調整（ＳＫＥＷ調整）を等長配線ブロック１３の中において実施することができる。その結果、多ビットの配線をそれぞれ流れる信号の間の遅延ばらつきを調整する精度を向上させることができる。
【００７４】
（実施の形態２）
図８は実施の形態２に係る半導体集積回路設計装置１００Ａの構成を示すブロック図であり、図９は半導体集積回路設計装置１００Ａによって接続されるＩＯセル７に設けられた電源セル端子１９を説明するための模式図であり、図１０は半導体集積回路設計装置１００Ａが生成する等長配線ブロック１３Ａを説明するための模式図であり、図１１は等長配線ブロック１３Ａの構成を説明するための模式図である。実施の形態１において図１〜図７を参照して前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００７５】
ＩＯセル７に配置されたｎビットのセル端子８の略中央には、ＶＤＤの電源セル端子１９とＶＳＳの電源セル端子１９とが互いに隣り合うように配置されている。各電源セル端子１９には、等長配線ブロック１３Ａの中を通り抜けるように電源配線２０が、等長配線ブロック１３Ａに設けられた電源ピン３２を介してそれぞれ接続されている。
【００７６】
半導体集積回路設計装置１００Ａは、等長配線ブロック生成部１Ａを備えている。等長配線ブロック生成部１Ａには、配線領域設定部１７Ａが設けられている。配線領域設定部１７Ａは、等長配線ブロック１３Ａを通り抜ける電源配線２０との間にセパレーションエラーが発生しないように、配線を配置するための配線領域１８Ａを決定する。配線領域１８Ａは、電源配線２０の両側に設定されている。
【００７７】
このように構成された半導体集積回路設計装置１００Ａの動作を説明する。図１２は、実施の形態２に係る半導体集積回路設計装置１００Ａの動作を示すフローチャートである。実施の形態１において図７を参照して前述したフローチャートの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００７８】
まず、ＳＫＥＷ調整が必要なｎビットのセル端子８に電源セル端子１９を加えたサイズによって等長配線ブロック１３Ａを作成する（ステップＳ７Ａ）。そして、等長配線ブロック１３Ａにピン１５およびピン１６を作成する（ステップＳ８）。
【００７９】
次に、等長配線ブロック１３Ａを通過している電源配線２０を、フロアプランナー等を用いて等長配線ブロック１３Ａ内に落としこみ、等長配線ブロック１３Ａ内の電源配線領域を確保する（ステップＳ１７）。その後、等長配線ブロック１３Ａ内に落としこまれた電源配線２０にはＴＯＰ階層と接続することができるように配線幅に応じた電源ピン３２を作成する。
【００８０】
そして、等長配線ブロック１３Ａ内において電源配線２０とデザインルール上によるセパレ−ションエラーが発生しない程度のスペースをセル配置禁止領域とした配線領域１８Ａを確保する（ステップＳ１８）。これ以降の工程に関しては前述した実施の形態１と同様にステップＳ１０からステップＳ１５を実施する。
【００８１】
（実施の形態３）
図１３は実施の形態３に係る半導体集積回路設計装置１００Ｂの構成を示すブロック図であり、図１４は半導体集積回路設計装置１００Ｂによって接続されるＩＯセル７に設けられた信号端子２１を説明するための模式図である。実施の形態１において図１〜図７を参照して前述した構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００８２】
ＩＯセル７に配置されたｎビットのセル端子８の略中央には、等長配線を必要としないＥＴＣの信号端子２１が配置されている。信号端子２１には、等長配線ブロック１３Ａの上を通り抜けるように信号配線２２が接続されている。
【００８３】
半導体集積回路設計装置１００Ｂには、遅延情報抽出部１０Ｂが設けられている。遅延情報抽出部１０Ｂは、等長配線ブロック１３Ｂの上を通り抜けるように配置された信号配線２２と等長配線ブロック１３Ｂの中を通り抜けるように配置された電源配線２０と配線とを表すレイアウトデータに基づいて信号配線２２、電源配線２０および配線の遅延情報を抽出する。
【００８４】
このように構成された半導体集積回路設計装置１００Ｂの動作を説明する。図１５は、実施の形態３に係る半導体集積回路設計装置１００Ｂの動作を示すフローチャートである。実施の形態２において図１２を参照して前述したフローチャートの構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【００８５】
まず、ステップＳ７ＡおよびステップＳ８は、前述した実施の形態２と同一である。従って、これらのステップの説明は省略する。
【００８６】
ＳＫＥＷを調整する必要がない信号配線２２は等長配線ブロック１３Ｂ内には落としこまない。その理由は、等長配線ブロック１３Ｂの内部の配線領域を減らすことになり、ＳＫＥＷの調整幅が狭まるためである。その対策のため、ＳＫＥＷ調整を必要としない信号配線２２はあらかじめ配線層の最上位レイヤーを使用して配線を実施しておき、等長配線ブロック１３Ｂを作成する際に、電源配線２０と同様にＳＫＥＷ調整を必要としない信号線周辺の配線層最上位レイヤーのみを配線禁止領域として確保する（ステップＳ１７Ｂ）。
【００８７】
そして、ステップＳ１８からステップＳ１３までは、前述した実施の形態２と同一である。従って、これらのステップの説明は省略する。
【００８８】
遅延情報を抽出するＬＰＥ時には階層が異なるため、等長配線ブロック１３Ｂ単体でＬＰＥを実行すると、等長配線ブロック１３Ｂ内の最上位レイヤー以外の配線の上にＴＯＰ階層で最上位レイヤーを使用して引かれた信号配線２２があった場合にオーバーラップ容量が認識されず、正確なＬＰＥが出来なくなる。これを避けるために信号配線２２が等長配線ブロック１３Ｂの上を通過するときは、フロアプランツール等によって信号配線２２も等長配線ブロック１３Ｂの内部に落し込んだ状態においてＬＰＥを実施する（ステップＳ１４Ｂ）。
【００８９】
これ以降のステップＳ１５は、前述した実施の形態２と同一である。従って、このステップの説明は省略する。
【００９０】
（実施の形態４）
図１６は実施の形態４に係る半導体集積回路設計装置１００Ｃの構成を示すブロック図であり、図１７は半導体集積回路設計装置１００Ｃによって生成される等長配線ブロック１３における配線に挿入されるバッファ３６を説明するための模式図であり、図１８は半導体集積回路設計装置１００Ｃによって生成される等長配線ブロック１３における配線に挿入されるバッファ３６の処理方法を説明するための模式図である。
【００９１】
半導体集積回路設計装置１００Ｃは、等長配線ブロック生成部１Ｃを備えている。等長配線ブロック生成部１Ｃには、バッファ挿入部２Ｃが設けられている。バッファ挿入部２Ｃは、ｎ本の配線のうち配線長が最大となる最長配線３３のＳＬＥＷ制約を満たすように、ｎ本の配線に所定の個数のバッファ３６を挿入する。
【００９２】
等長配線ブロック生成部１Ｃは、配線経路決定部２３を有している。配線経路決定部２３は、ｎ本の配線の配線経路を決定する。
【００９３】
等長配線ブロック生成部１Ｃには、バッファ処理部２４が設けられている。バッファ処理部２４は、ｎ本の配線が互いに等長配線となるようにバッファ３６の一部を処理する。
【００９４】
このように構成された半導体集積回路設計装置１００Ｃの動作を説明する。図１９は、実施の形態４に係る半導体集積回路設計装置１００Ｃの動作を示すフローチャートである。
【００９５】
前述した実施の形態１〜実施の形態３に係る半導体集積回路設計方法と異なる点は、ＳＫＥＷ調整が必要なビットごとにバッファの段数を変更せず、配線長にかかわらず、最大配線長となるビットに挿入したバッファと同じ駆動能力、同じ段数のバッファを挿入し、バッファテーブル内の配線に関するパラメータのみを使用して配線経路を決定し、不要となったバッファ（もしくはインバータ）は入力を固定する等の処理をすることである。実施の形態１、実施の形態２および実施の形態３において前述した構成要素と同一の構成要素には、同一の参照符号を付している。したがって、これらの構成要素の詳細な説明は省略する。
【００９６】
実施の形態４は、ＳＫＥＷ調整が必要な多ビットデータのＩＯセル間の電源ＩＯ、ＳＫＥＷ調整不要のＩＯの有無にかかわらず適用することが出来る。
【００９７】
まず、等長配線ブロック１３の作成から等長配線ブロック１３内で最大配線長となる最長配線３３に対する処理を示すステップＳ７Ｂ〜ステップＳ１１までは、前述した実施の形態１、実施の形態２および実施の形態３と同一である。従って、その説明を省略する。
【００９８】
次に、最大配線長となる最長配線３３以外の配線に対しても最長配線３３と同じドライブ能力、同じ段数のバッファ３６（もしくはインバータ）を挿入する（ステップＳ２１）。
【００９９】
そして、バッファテーブル９に格納された配線に関するパラメータのみを使用して、配線経路を決定した後に使用するバッファ３６（もしくはインバータ）を決定し、未使用のバッファ３６（もしくはインバータ）の入力はグランド（ＧＮＤ）もしくはＶＤＤに固定する（ステップＳ２２）。
【０１００】
これ以降のステップＳ１３〜ステップＳ１５は、前述した実施の形態１と同一である。従って、その説明を省略する。
【０１０１】
（実施の形態５）
図２０は実施の形態５に係る半導体集積回路設計装置１００Ｄの構成を示すブロック図であり、図２１は半導体集積回路設計装置１００Ｄが生成する等長配線ブロック１３Ｄによって接続される機能マクロ５とＩＯセル７とを説明するための模式図である。
【０１０２】
半導体集積回路設計装置１００Ｄは、等長配線ブロック生成部１Ｄを備えている。等長配線ブロック生成部１Ｄは、２個の機能マクロ５の一方に配置されたｎビットの（ｎは２以上の整数）マクロ端子６および機能マクロ５の他方に配置されたｎビットのマクロ端子６と、ＩＯセル７に配置されたｎビットのセル端子８とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各マクロ端子６と各セル端子８とをそれぞれ接続する等長配線ブロック１３Ｄを生成するために設けられている。
【０１０３】
等長配線ブロック生成部１Ｄには、等長配線ブロック形状生成部１２Ｄが設けられている。等長配線ブロック形状生成部１２Ｄは、機能マクロ５の一方に配置された各マクロ端子６と機能マクロ５の他方に配置された各マクロ端子６とをそれぞれ接続するｎ本の端子接続配線２５のそれぞれのｎ個の中間点に基づいて等長配線ブロック１３Ｄの形状を生成する。
【０１０４】
このように構成された半導体集積回路設計装置１００Ｄの動作を説明する。図２２は、実施の形態５に係る半導体集積回路設計装置１００Ｄの動作を示すフローチャートである。
【０１０５】
実施の形態１、実施の形態２、実施の形態３および実施の形態４において前述した構成要素と同一の構成要素には、同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【０１０６】
実施の形態５は、ＳＫＥＷ調整が必要な多ビットデータのＩＯセル間の電源セル端子の有無、およびＳＫＥＷを調整することが不要な信号端子の有無にかかわらず適用することが出来る。
【０１０７】
まず、機能マクロ５の一方に配置された各マクロ端子６と機能マクロ５の他方に配置された各マクロ端子６とをｎ本の端子接続配線２５によってそれぞれ接続する。そして、ｎ本の端子接続配線２５の中間点をそれぞれ算出する。次に、算出した中間点に基づいて等長配線ブロック１３Ｄに向かって水平方向に沿って配線を行い、等長配線ブロック１３Ｄにぶつかった位置にピンを作成する（ステップＳ２３）。
【０１０８】
そして、ステップＳ２３において算出したｎ本の端子接続配線２５の中点の座標に基づいて等長配線ブロック１３Ｄの形状を決定する。（ステップＳ２４）。これ以降のステップＳ８からステップＳ１５の工程は、前述した実施の形態１、２、３または４と同様に実施する。
【０１０９】
（実施の形態６）
図２３は実施の形態６に係る半導体集積回路設計装置１００Ｅの構成を示すブロック図であり、図２４は半導体集積回路設計装置１００Ｅが生成する等長配線ブロック１３Ｅによって接続される機能マクロ５とＩＯセル７Ｅとを説明するための模式図であり、図２５は半導体集積回路設計装置１００Ｅによって生成される等長配線ブロック１３Ｅを説明するための模式図である。
【０１１０】
前述した実施の形態１〜実施の形態５に係る半導体装置設計方式と異なる点は、ＳＫＥＷ調整が必要とされる多ビット信号線を供給するセル端子がＩＯセルの一辺ではなく二辺にまたがって配置されていることである。これにより、等長配線ブロックの形状作成方法が異なってくる。実施の形態１、実施の形態２、実施の形態３、実施の形態４および実施の形態５において前述した構成要素と同一の構成要素には、同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。
【０１１１】
実施の形態６は、ＳＫＥＷ調整が必要な多ビットデータのセル端子間の電源セル端子の有無、およびＳＫＥＷを調整することが不要な信号端子の有無にかかわらず適用することが出来る。
【０１１２】
半導体集積回路設計装置１００Ｅは、等長配線ブロック生成部１Ｅを備えている。等長配線ブロック生成部１Ｅは、ＩＯセル７Ｅに水平方向に沿って配置された（ｎ−ｋ）ビット（ｎは２以上の整数、ｋは１≦ｋ＜ｎを満足する整数）のセル端子８ＡおよびＩＯセル７Ｅに垂直方向に沿って配置されたｋビットのセル端子８Ｂと、機能マクロ５に垂直方向に沿って配置されたｎビットのマクロ端子６とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各セル端子８Ａおよび各セル端子８Ｂと各マクロ端子６とをそれぞれ接続するための等長配線ブロック１３Ｅを生成するために設けられている。
【０１１３】
等長配線ブロック生成部１Ｅには、等長配線ブロック形状生成部１２Ｅが設けられている。等長配線ブロック形状生成部１２Ｅは、機能マクロ５の配置および位置を示す情報とＩＯセル７Ｅの配置および位置を示す情報とに基づいて等長配線ブロック１３Ｅの形状を生成する。
【０１１４】
このように構成された半導体集積回路設計装置１００Ｅの動作を説明する。図２６は、実施の形態６に係る半導体集積回路設計装置１００Ｅの動作を示すフローチャートである。
【０１１５】
等長配線ブロックの形状を作成する際において、ＳＫＥＷを調整することが必要とされる配線のビット数が多い場合には、セル端子がＩＯセルの２辺にまたがって配置される場合がある。また、ＬＳＩのピン配置によっても、セル端子がＩＯセルの２辺にまたがって配置される場合がある。
【０１１６】
このような場合には、実施の形態１から５において作成していたような等長配線ブロックの矩形をＩＯセル７Ｅの２辺に合わせるため、非矩形（Ｌ字型もしくは逆Ｌ字型）をした等長配線ブロック１３Ｅの形状を作成する（ステップＳ２５）。これ以降のステップＳ８からステップＳ１５の工程は、前述した実施の形態１、２、３、４または５と同様に実施する。
【０１１７】
（実施の形態７）
図２７は実施の形態７に係る半導体集積回路設計装置１００Ｆの構成を示すブロック図であり、図２８は半導体集積回路設計装置１００Ｆが生成する等長配線ブロック１３Ｆによって接続される機能マクロ５とＩＯセル７Ｆとを説明するための模式図であり、図２９は半導体集積回路設計装置１００Ｆによって生成される等長配線ブロック１３Ｆを説明するための模式図である。
【０１１８】
前述した実施の形態１から実施の形態６までの半導体装置設計方式と異なる点は、ＳＫＥＷ調整が必要な多ビット信号線を供給するセル端子がＩＯセルの一辺ではなく三辺にまたがって配置されている点である。これにより、等長配線ブロックの形状作成方法が異なってくる。実施の形態１、実施の形態２、実施の形態３、実施の形態４、実施の形態５および実施の形態６において前述した構成要素と同一の構成要素には、同一の参照符号を付している。したがって、これらの構成要素の詳細な説明は省略する。
【０１１９】
実施の形態７は、ＳＫＥＷ調整が必要な多ビットデータのセル端子間の電源セル端子の有無、およびＳＫＥＷを調整することが不要な信号端子の有無にかかわらず適用することが出来る。
【０１２０】
半導体集積回路設計装置１００Ｆは、等長配線ブロック生成部１Ｆを備えている。等長配線ブロック生成部１Ｆは、ＩＯセル７Ｆに水平方向に沿って配置された（ｎ−ｋ−ｍ）ビット（ｎは３以上の整数、ｋは１≦ｋ＜ｎを満足する整数、ｍは１≦ｍ＜ｎを満足する整数）のセル端子８ＡおよびＩＯセル７Ｆに垂直方向に沿って配置されたｋビットのセル端子８ＢおよびおよびＩＯセル７Ｆに水平方向に沿って配置されたｍビットのセル端子８Ｃと、機能マクロ５に垂直方向に沿って配置されたｎビットのマクロ端子６とをそれぞれ接続するｎ本の配線が互いに等長配線となるように各セル端子８Ａおよび各セル端子８Ｂおよび各セル端子８Ｃと各マクロ端子６とをそれぞれ接続する等長配線ブロック１３Ｆを生成するために設けられている。
【０１２１】
等長配線ブロック生成部１Ｆには、等長配線ブロック形状生成部１２Ｆが設けられている。等長配線ブロック形状生成部１２Ｆは、機能マクロ５の配置および位置を示す情報とＩＯセル７Ｆの配置および位置を示す情報とに基づいて等長配線ブロック１３Ｆの形状を生成する。
【０１２２】
ＩＯセル７Ｆは、セル端子８Ａが水平方向に沿って配置される第１の辺とセル端子８Ｂが垂直方向に沿って配置される第２の辺とセル端子８Ｃが水平方向に沿って配置される第３の辺とを有している。
【０１２３】
等長配線ブロック形状生成部１２Ｆによって形状が生成された等長配線ブロック１３Ｆは、ＩＯセル７Ｆの第１の辺に対向するように形成された辺と、ＩＯセル７Ｆの第２の辺に対向するように形成された辺と、ＩＯセル７Ｆの第３の辺に対向するように形成された辺とを有しているコの字型形状をしている。
【０１２４】
このように構成された半導体集積回路設計装置１００Ｆの動作を説明する。図３０は、実施の形態７に係る半導体集積回路設計装置１００Ｆの動作を示すフローチャートである。
【０１２５】
等長配線ブロックの形状を作成する際においては、ＳＫＥＷを調整することが必要とされる配線のビット数が多い場合には、セル端子がＩＯセルの３辺にまたがって配置される場合がある。また、ＬＳＩのピン配置によっても、セル端子がＩＯセルの３辺にまたがって配置される場合がある。
【０１２６】
このような場合には、実施の形態１から５において作成していたような等長配線ブロックの矩形をＩＯセル７Ｆの３辺に合わせるため、非矩形（コの字型もしくは逆コの字型）をした等長配線ブロック１３Ｆの形状を作成する（ステップＳ２６）。これ以降のステップＳ８からステップＳ１５の工程は、前述した実施の形態１、２、３、４または５と同様に実施する。
【０１２７】
【発明の効果】
以上のように本発明によれば、ＳＫＥＷ制限の厳しい多ビットの信号に対する等長配線を短期間で実現することができる半導体集積回路設計装置および半導体集積回路設計方法することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体集積回路設計装置の構成を示すブロック図
【図２】実施の形態１に係る半導体集積回路設計装置が生成する等長配線ブロックによって接続される機能マクロとＩＯセルとを説明するための模式図
【図３】実施の形態１に係る半導体集積回路設計装置によって生成される等長配線ブロックの構成を説明するための模式図
【図４】実施の形態１に係る半導体集積回路設計装置によって生成される等長配線ブロックにおける配線に挿入されるバッファを説明するための模式図
【図５】実施の形態１に係る半導体集積回路設計装置によって生成される等長配線ブロックにおける他の配線に挿入される他のバッファを説明するための模式図
【図６】実施の形態１に係る半導体集積回路設計装置に設けられたバッファテーブルを説明するための図
【図７】実施の形態１に係る半導体集積回路設計装置の動作を示すフローチャート
【図８】実施の形態２に係る半導体集積回路設計装置の構成を示すブロック図
【図９】実施の形態２に係る半導体集積回路設計装置によって接続されるＩＯセルに設けられた電源セル端子を説明するための模式図
【図１０】実施の形態２に係る半導体集積回路設計装置が生成する等長配線ブロックを説明するための模式図
【図１１】実施の形態２に係る半導体集積回路設計装置によって生成される等長配線ブロックの構成を説明するための模式図
【図１２】実施の形態２に係る半導体集積回路設計装置の動作を示すフローチャート
【図１３】実施の形態３に係る半導体集積回路設計装置の構成を示すブロック図
【図１４】実施の形態３に係る半導体集積回路設計装置によって接続されるＩＯセルに設けられた信号端子を説明するための模式図
【図１５】実施の形態３に係る半導体集積回路設計装置の動作を示すフローチャート
【図１６】実施の形態４に係る半導体集積回路設計装置の構成を示すブロック図
【図１７】実施の形態４に係る半導体集積回路設計装置によって生成される等長配線ブロックにおける配線に挿入されるバッファを説明するための模式図
【図１８】実施の形態４に係る半導体集積回路設計装置によって生成される等長配線ブロックにおける配線に挿入されるバッファの処理方法を説明するための模式図
【図１９】実施の形態４に係る半導体集積回路設計装置の動作を示すフローチャート
【図２０】実施の形態５に係る半導体集積回路設計装置の構成を示すブロック図
【図２１】実施の形態５に係る半導体集積回路設計装置が生成する等長配線ブロックによって接続される機能マクロとＩＯセルとを説明するための模式図
【図２２】実施の形態５に係る半導体集積回路設計装置の動作を示すフローチャート
【図２３】実施の形態６に係る半導体集積回路設計装置の構成を示すブロック図
【図２４】実施の形態６に係る半導体集積回路設計装置が生成する等長配線ブロックによって接続される機能マクロとＩＯセルとを説明するための模式図
【図２５】実施の形態６に係る半導体集積回路設計装置によって生成される等長配線ブロックを説明するための模式図
【図２６】実施の形態６に係る半導体集積回路設計装置の動作を示すフローチャート
【図２７】実施の形態７に係る半導体集積回路設計装置の構成を示すブロック図
【図２８】実施の形態７に係る半導体集積回路設計装置が生成する等長配線ブロックによって接続される機能マクロとＩＯセルとを説明するための模式図
【図２９】実施の形態７に係る半導体集積回路設計装置によって生成される等長配線ブロックを説明するための模式図
【図３０】実施の形態７に係る半導体集積回路設計装置の動作を示すフローチャート
【図３１】従来の半導体集積回路設計装置によって接続される機能マクロとＩＯセルとを説明するための模式図
【図３２】従来の半導体集積回路設計装置の動作を示すフローチャート
【符号の説明】
１  等長配線ブロック生成部
２  バッファ挿入部
３  バッファ挿入部
４  配置配線部
５  機能マクロ
６  マクロ端子
７  ＩＯセル
８  セル端子
９  バッファテーブル
１０  遅延情報抽出部
１１  ＳＫＥＷ確認部
１２  等長配線ブロック形状生成部
１３  等長配線ブロック
１４  等長配線ブロックピン生成部
１５  ピン
１６  ピン
１７  配線領域設定部
１８  配線領域
１９  電源セル端子
２０  電源配線
２１  信号端子
２２  信号配線
２３  配線経路決定部
２４  バッファ処理部
２５  端子接続配線
２６  中間点
２７  辺
２８  辺
２９  辺
３１  データベース
３２  電源ピン
３３  最長配線
３４、３５、３６  バッファ
【図１】
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【図２】
2004192569.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2004192569.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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