(57)【要約】【課題】オン電流の低下や短チャネル特性の劣化を伴わずに、リーク電流を低減できるＭＩＳＦＥＴを有する半導体装置、これを用いた回路、およびＭＩＳＦＥＴを有する半導体装置の製造方法を提供する。【解決手段】（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、他の部分と比較して最も急峻であるようにすることにより上記課題を解決する。【選択図】　図１
2004014941.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、
前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、
逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、
前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、他の部分と比較して最も急峻であることを特徴とする半導体装置。
【請求項２】
前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、
前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、
逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、
前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化の方が、電界が最も大きくなる部分における濃度変化よりも、急峻であること特徴とする半導体装置。
【請求項４】
前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、
前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、
逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、
半導体基板表面から所定の深さより浅い部分における前記逆導電型不純物濃度変化の方が、前記所定の深さより深い部分における濃度変化よりも、急峻であることを特徴とする半導体装置。
【請求項６】
半導体基板表面から所定の深さより浅い部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記所定の深さが、２０ｎｍ以下であることを特徴とする請求項５または請求項６に記載の半導体装置。
【請求項８】
前記所定の深さよりも浅い部分における前記逆導電型不純物拡散層領域の不純物がヒ素、アンチモンまたはインジウムであり、前記所定の深さよりも深い部分における前記逆導電型不純物拡散層領域の不純物がリンまたはボロンであることを特徴とする請求項５乃至請求項７のいずれか一の請求項に記載の半導体装置。
【請求項９】
（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、
前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域は、
半導体基板表面から浅い領域に位置する第１逆導電型不純物拡散層領域と、
前記第１逆導電型不純物拡散層領域よりも深い領域に位置し、かつ逆導電型不純物濃度が前記第１逆導電型不純物拡散層領域よりも低い第２逆導電型不純物拡散層領域と、からなり、
かつ、これら２つの逆導電型不純物拡散層領域はともに、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域と接している、
ことを特徴とする半導体装置。
【請求項１０】
前記第１逆導電型不純物拡散層領域中の不純物がヒ素、アンチモンまたはインジウムであり、前記第２逆導電型不純物拡散層領域の不純物がリンまたはボロンであることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記請求項１乃至請求項１０のいずれか一の請求項に記載の半導体装置を用いて形成されていることを特徴とする回路。
【請求項１２】
高速に動作する半導体装置と、低速に動作する半導体装置とを用いて形成されている回路において、
少なくとも、前記低速に動作する半導体装置は、前記請求項１乃至請求項１０のいずれか一の請求項に記載の半導体装置であることを特徴とする回路。
【請求項１３】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、
前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、
前記第１の不純物を拡散する工程と、
前記第１の側壁を除去する工程と、
前記ゲート電極を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、
を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体装置を製造する方法であって、
前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、
前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、
前記第１の不純物を拡散する工程と、
前記第１の側壁よりも壁厚が薄い第２の側壁を形成する工程と、
前記ゲート電極と前記第２の側壁を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、
を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体装置を製造する方法であって、
前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことを特徴とする半導体装置の製造方法。
【請求項１５】
前記第２の側壁は、第１の側壁の一部を、壁厚が薄くなるように除去することによって形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２の側壁は、第１の側壁の全部を除去した後、第１の側壁より壁厚が薄くなるように新たに形成されることを特徴とする請求項１４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）を有する半導体装置、これを用いた回路、および半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来のＭＩＳＦＥＴを有する半導体装置の概略断面図を図１１に示す。図１１は、キャリアが電子であるｎ型ＭＩＳＦＥＴの場合を示している。
【０００３】
図１１に示す半導体装置１００は、ｐ型基板１０１の表面にｐ型ウェル１０２が形成され、酸化膜や窒化膜などのゲート絶縁膜１０３を介してゲート電極１０４、その側面に側壁１０５が形成されている。そして、ゲート電極１０４の両端部と一部オーバーラップするようにｎ型の不純物拡散層領域（いわゆる、ｎ型ソース／ドレイン）１０８が形成されている。微細化の進んだ現在の半導体装置では、不純物拡散層領域１０８はゲート電極１０４の両端部と一部オーバーラップするように浅い領域（エクステンション１０６と呼ばれる）と、それより深い領域で構成されている。また、ｎ型の不純物拡散層領域１０８の表面、およびゲート電極の表面には、シリサイド１１１、１１２が形成されている。さらに、短チャネル特性をよくするためのｐ型ポケット１０７が、エクステンション１０６を囲むように形成されている。
【０００４】
なお、実際の半導体装置においては、各ＭＩＳＦＥＴを素子分離するための素子分離領域、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成されるが、図示は省略する。
【０００５】
図１２は、図１１に示したＭＩＳＦＥＴを製造する方法を示す工程図である。図１２は、図１１と同じ断面の概略図を示している。
【０００６】
まず、ｐ型基板１０１表面を素子分離領域のみに熱酸化膜を形成するＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ：局所酸化）分離や、基板をエッチングした後酸化膜などを埋め込んだトレンチ分離などにより素子分離領域を形成する（図示せず）。次に（ａ）に示すように、ｐ型基板１０１表面にｐ型ウェル１０２を形成した後、ｐ型基板１０１表面を酸化等によりゲート絶縁膜１０３を形成し、その上にポリシリコン１１４を形成する。次に（ｂ）に示すように、半導体デバイス作製で通常用いられているフォトリソグラフィ技術とエッチング技術により、ポリシリコン１１４をパターニングしてゲート電極１０４を形成する。そして、ゲート電極をマスクとして用いて自己整合で、ボロンなどのｐ型不純物１１７をイオン注入してポケット１０７、ヒ素やリンなどのｎ型不純物１１６をイオン注入してエクステンション１０６を形成する。この時、ｐ型不純物１１７は基板表面の法線方向から２０〜６０度傾けて注入し、ｎ型不純物１１６は基板表面に垂直に注入する。次に（ｃ）に示すように全面にＣＶＤ（化学気相成長）などで酸化膜１１５などの絶縁膜を形成した後、（ｄ）に示すように異方性エッチングで側壁１０５を形成する。そして、ヒ素やリンなどのｎ型不純物１１８をイオン注入してソース／ドレイン１０８を形成する。次に全面に酸化膜をＣＶＤなどで形成し、イオン注入した不純物を活性化するアニールを行なう（図示せず）。全面に形成した酸化膜は、ソース／ドレイン１０８やゲート電極１０４の高濃度不純物がアニール時に外方拡散によって、他の素子を汚染することを防止している。これは、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同チップに形成する相補型ＭＩＳＦＥＴでは特に重要である。次に、ソース／ドレイン１０８およびゲート電極１０４表面の酸化膜をフッ酸などでウェットエッチングした後、コバルトやニッケルなどの金属を形成し熱処理することで、（ｄ）に示すようにソース／ドレイン１０８およびゲート電極１０４表面のみにシリサイド１１１，１１２を形成する。シリサイド化されない金属はウエットエッチングして除去し、図１１に示した半導体装置が形成される。その後、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成され半導体装置が完成するが、図示は省略する。
【０００７】
【発明が解決しようとする課題】
回路の高性能化のために、素子の高速化および高集積化が望まれており、これを実現するためにＭＩＳＦＥＴの微細化が行なわれている。高速化は、微細化による素子容量の低減と、オン電流（ゲートを開状態とした時のＭＩＳＦＥＴのソース−ドレイン間に流れる電流）の増加により達成される。一方、微細化に伴い、ＭＩＳＦＥＴのウェル濃度、エクステンション濃度、ポケット濃度など各不純物濃度が高くなってきている。これは、ウェルおよびポケットの高濃度化は、チャネル方向に伸びる空乏層幅を小さくするためであり、エクステンションの高濃度化は、エクステンション部での抵抗を低くするためである。
【０００８】
しかしながら、エクステンションの高濃度化により、エクステンション‐ウェル間の電界が大きくなってきており、価電子帯から伝導帯へのトンネリングによるリーク電流が増加している。特に携帯端末など低消費電力が要求されるＭＩＳＦＥＴでは、このリーク電流によりスタンバイ時の消費電力が決まり、さらなる低消費電力化のためにはリーク電流の低減が必要となっている。
【０００９】
トンネリングによるリーク電流を低減するには電界を緩和することが有効であり、ポケットなどの不純物プロファイルを緩やかにすることでリーク電流を低減した報告が、「Ａ．　Ｏｉｓｈｉ　ｅｔ　ａｌ．，　ＭＯＳＦＥＴ　Ｄｅｓｉｇｎ　ｏｆ　１００ｎｍ　Ｎｏｄｅ　Ｌｏｗ　Ｓｔａｎｄｂｙ　Ｐｏｗｅｒ　ＣＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ　Ｃｏｍｐａｔｉｂｌｅ　ｗｉｔｈ　Ｅｍｂｅｄｄｅｄ　Ｔｒｅｎｃｈ　ＤＲＡＭ　ａｎｄ　Ａｎａｌｏｇ　Ｄｅｖｉｃｅｓ，　ＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ　ｐｐ．　５０７−５１０，　２００１」にある。
【００１０】
しかし、ポケットの不純物濃度勾配を緩やかにすると、短チャネル特性が劣化する。その理由を以下に述べる。現在、ゲート長は１００ｎｍ程度と微細化されているが、短チャネル特性を良くするために形成した左右のポケットの不純物分布が、低濃度領域で重なっている。つまりゲート長が短くなるに従って、実質的にチャネル領域の不純物濃度が増加し、しきい値が低下するのを抑制している。つまり、最適化されたデバイスは、短チャネル化によるしきい値低下要因と、左右のポケットの不純物分布が重なることによるしきい値上昇要因を、うまく打ち消すように設定している。ゲート長に対して最適なポケットの濃度勾配は決まり、微細化するにしたがって急峻にする必要がある。ポケットの不純物濃度勾配を緩やかにすると、より長いゲート長領域で不純物分布が重なるようになり、短チャネルになるに従ってしきい値が上昇する「逆短チャネル特性」が見られるようになり、短チャネル特性が劣化する。ポケットの濃度を低減すれば逆短チャネル特性は抑制できるが、ポケットの不純物濃度勾配を緩くする前よりも長いゲート長からしきい値が低下し始め、短チャネル特性は劣化する。つまり、ポケットの不純物濃度勾配を緩やかにすると、短チャネル特性が劣化する。
【００１１】
一方、エクステンションの不純物濃度勾配を緩やかにすると、エクステンションとチャネルとの接合部の、エクステンション先端部分（図１１の符号Ａ１１参照）の抵抗が大きくなり、オン電流が低下する。これは不純物濃度勾配が緩やかになるほど低濃度領域が長くなるため、寄生抵抗が上がるものである。ここでチャネルとは、ゲート電極にゲートが開く方向に電圧を印加した場合に、キャリアが流れている領域を意味する。また、ゲート電極の両端部とのオーバーラップ（図１１の符号Ｌ１１参照）の増加により、短チャネル特性が劣化する。エクステンション先端はポケットおよびウェル濃度で決まり、ゲート端でのエクステンション濃度も以下で説明するようにある値に決まるので、エクステンションの濃度勾配が緩やかになるほどエクステンション先端からゲート端までの距離が長くなる。同じゲート長で見た場合、エクステンションの濃度勾配が緩やかな方が冶金学的なチャネル長が短くなり、短チャネル特性は悪くなり微細化が出来なくなる。ゲート端でのエクステンション濃度は約１Ｅ１９ｃｍ−３以上に設定する。そうしないと、ソース／ドレインとチャネルが離れたオフセットトランジスタとなりオン電流が低下するからである。この値はエクステンションの濃度勾配には依存しない。
【００１２】
つまり、リーク電流を低減するためにポケットの不純物濃度勾配を緩やかにすると短チャネル特性が劣化し、エクステンションの不純物濃度勾配を緩やかにすると、オン電流の低下や短チャネル特性の劣化を引き起こし、高速化および高集積化を犠牲にしなければならないという欠点があった。
【００１３】
本発明は、上述の課題に鑑みなされたものであり、オン電流の低下や短チャネル特性の劣化を伴わずに、リーク電流を低減できるＭＩＳＦＥＴを有する半導体装置、これを用いた回路、およびＭＩＳＦＥＴを有する半導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明は、上記目的を達成するために、請求項１に記載するように、（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、他の部分と比較して最も急峻であることを特徴とする半導体装置を提供する。
【００１５】
この発明によれば、逆導電型不純物拡散層領域と半導体基板との境界面近傍部（いわゆる、エクステンション）の逆導電型不純物濃度変化を、▲１▼ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分を、▲２▼他の部分、よりも急峻としているので、前記▲１▼の部分と半導体基板との境界面の抵抗を低くすることができるとともに、▲２▼他の部分は、前記▲１▼の部分よりも逆導電型不純物濃度変化が緩やかなので、前記▲２▼の部分と半導体基板との境界面の電界を小さくすることができ、その結果リーク電流を低下することができる。
【００１６】
つまり、本発明の半導体装置は、エクステンションの半導体基板との境界面の逆導電型不純物濃度変化が、その部分部分において異なった濃度変化となっていることに特徴を有しており、この特徴により、オン電流の低下や短チャネル特性の劣化を引き起こすことなく、リーク電流を低減できる。つまり、半導体装置を高速化、高集積化および低リーク化することができる。
【００１７】
前記請求項１に記載の半導体装置においては、請求項２に記載するように、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることことが好ましい。
【００１８】
上記の説明でいう▲１▼の部分、つまり本発明の半導体装置のエクステンションにおいて、逆導電型不純物濃度変化が最も急峻な部分の濃度変化が１０ｎｍ／桁よりも急峻であるようにすることにより、▲１▼の部分と半導体基板との境界面の抵抗を充分に低くすることができる。
【００１９】
また、本発明は、上記目的を達成するために、請求項３に記載するように、（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化の方が、電界が最も大きくなる部分における濃度変化よりも、急峻であること特徴とする半導体装置を提供する。
【００２０】
さらに、前記請求項３に記載の半導体装置においては、請求項４に記載するように、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることが好ましい。
【００２１】
これらの発明によれば、逆導電型不純物拡散層領域と半導体基板との境界面近傍部（いわゆる、エクステンション）の逆導電型不純物濃度変化を、▲１▼ゲート電極の直下の表面近傍に形成されるチャネル形成領域に接する部分を、▲３▼電界が最も大きくなる部分、よりも急峻としているので、前述の請求項１に記載の発明と同様に、前記▲１▼の部分と半導体基板との境界面の抵抗を低くすることができ、▲３▼電界が最も大きくなる部分は、前記▲１▼の部分よりも逆導電型不純物濃度変化が緩やかなので、▲３▼の部分と半導体基板との境界面の電界を小さくことができ、リーク電流を低下することができる。ここで、▲３▼の部分（電界が最も大きくなる部分）は、通常、エクステンションの中でも最もリークが生じやすい部分であり、この部分の逆導電型不純物濃度変化よりも、前記▲１▼の部分の逆導電型不純物濃度の方が急峻とすることで、オン電流の低下や短チャネル特性の劣化を引き起こすことなくリーク電流を低減できる。つまり、半導体装置を高速化、高集積化および低リーク化することができる。
【００２２】
また、本発明は、上記目的を達成するために、請求項５に記載するように、（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域においては、逆導電型不純物拡散層領域と半導体基板との境界面近傍部における逆導電型不純物濃度変化を、前記境界面から逆導電型不純物拡散層領域に向かって見た場合、半導体基板表面から所定の深さより浅い部分における前記逆導電型不純物濃度変化の方が、前記所定の深さより深い部分における濃度変化よりも、急峻であることを特徴とする半導体基板を提供する。
【００２３】
さらに、前記請求項５に記載の半導体装置においては、請求項６に記載するように、半導体基板表面から所定の深さより浅い部分における前記逆導電型不純物濃度変化が、１０ｎｍ／桁よりも急峻であることが好ましい。
【００２４】
また、前記請求項５または請求項６に記載の半導体装置においては、請求項７に記載するように、前記所定の深さが、２０ｎｍ以下であってもよい。
【００２５】
通常のＭＩＳＦＥＴを有する半導体装置においては、半導体基板表面から所定の深さ（例えば、２０ｎｍ以下）よりも浅い部分にチャネルが形成され、それよりも深い部分でリークが生じることが問題となっている場合が多いが、本発明によれば、チャネルが形成されるであろう、▲４▼半導体基板表面から所定の深さより浅い部分の逆導電型不純物濃度変化を、▲５▼それよりも深い部分の逆導電型不純物濃度変化よりも急峻（例えば、１０ｎｍ／桁よりも急峻）としているので、オン電流の低下や短チャネル特性の劣化を引き起こすことなく、リーク電流を低減できる。つまり、半導体基板を高速化、高集積化および低リーク化することができる。
【００２６】
前記請求項５乃至請求項７のいずれか一の請求項に記載の半導体装置においては、請求項８に記載するように、前記所定の深さよりも浅い部分における前記逆導電型不純物拡散層領域の不純物がヒ素、アンチモンまたはインジウムであり、前記所定の深さよりも深い部分における前記逆導電型不純物拡散層領域の不純物がリンまたはボロンであってもよい。
【００２７】
また、本発明は、上記目的を達成するために、請求項９に記載するように、（ａ）導電型の半導体基板の表面上に設けられたゲート絶縁膜と、（ｂ）当該絶縁膜上に設けられたゲート電極と、（ｃ）前記半導体基板内にあって、前記ゲート電極の両端部と一部オーバーラップするようにそれぞれ形成された一対の逆導電型不純物拡散層領域と、を有する半導体装置であって、前記一対の逆導電型不純物拡散層領域の少なくとも一方の領域は、半導体基板表面から浅い領域に位置する第１逆導電型不純物拡散層領域と、前記第１逆導電型不純物拡散層領域よりも深い領域に位置し、かつ逆導電型不純物濃度が前記第１逆導電型不純物拡散層領域よりも低い第２逆導電型不純物拡散層領域と、からなり、かつ、これら２つの逆導電型不純物拡散層領域はともに、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域と接している、ことを特徴とする半導体装置を提供する。
【００２８】
前記請求項９に記載の半導体装置においては、請求項１０に記載するように、前記第１逆導電型不純物拡散層領域中の不純物がヒ素、アンチモンまたはインジウムであり、前記第２逆導電型不純物拡散層領域の不純物がリンまたはボロンであってもよい。
【００２９】
この発明によっても、前述した発明と同様の作用効果を得ることができる。
【００３０】
さらに、本発明は、請求項１１に記載するように、前記請求項１乃至請求項１０のいずれか一の請求項に記載の半導体装置を用いて形成されていることを特徴とする回路を提供する。
【００３１】
また、本発明は、請求項１２に記載するように、高速に動作する半導体装置と、低速に動作する半導体装置とを用いて形成されている回路において、少なくとも、前記低速に動作する半導体装置は、前記請求項１乃至請求項１０のいずれか一の請求項に記載の半導体装置であることを特徴とする回路を提供する。
【００３２】
本発明は、請求項１３に記載するように、半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、前記第１の不純物を拡散する工程と、前記第１の側壁を除去する工程と、前記ゲート電極を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体装置を製造する方法であって、前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことを特徴とする半導体装置の製造方法を提供する。
【００３３】
さらに、本発明は、請求項１４に記載するように、半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、前記第１の不純物を拡散する工程と、前記第１の側壁よりも壁厚が薄い第２の側壁を形成する工程と、前記ゲート電極と前記第２の側壁を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体装置を製造する方法であって、前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことを特徴とする半導体装置の製造方法を提供する。
【００３４】
前記請求項１４に記載の半導体装置の製造方法においては、請求項１５に記載するように、前記第２の側壁は、第１の側壁の一部を、壁厚が薄くなるように除去することによって形成されてもよい。
【００３５】
また、前記請求項１４に記載の半導体装置の製造方法においては、請求項１６に記載するように、前記第２の側壁は、第１の側壁の全部を除去した後、第１の側壁より壁厚が薄くなるように新たに形成されてもよい。
【００３６】
これらの発明によれば、逆導電型不純物拡散層領域を形成する際に、それぞれ厚さの異なる第１の側壁と第２の側壁とを用い、さらに、前記第１の側壁を用いて導入する第１の不純物の拡散距離の方が、前記第２の側壁を用いて導入する第２の不純物の拡散距離よりも長くなるようしているので、前述してきたような作用効果を有する、本発明の半導体装置を製造することができる。
【００３７】
【発明の実施の形態】
以下に、本発明の半導体装置について図面を用いてさらに具体的に説明する。
【００３８】
［第１実施形態］
図１は、本発明の半導体装置の第１の実施形態を示す概略断面図である。
【００３９】
図１に示す本発明の半導体装置２００は、（ａ）導電型（ｐ型）の半導体基板２０１と、その表面上に設けられたゲート絶縁膜２０３と、（ｂ）当該絶縁膜２０３上に設けられたゲート電極２０４と、（ｃ）前記半導体基板２０１内にあって、前記ゲート電極の両端部２０４Ｓと一部オーバーラップするようにそれぞれ形成された一対の逆導電型（ｎ型）不純物拡散層領域２０８と、を有する半導体装置である。
【００４０】
図１に示す本発明の半導体装置２００は、キャリアが電子であるｎ型ＭＩＳＦＥＴを有する半導体装置であるが、本発明はｎ型に限定するものではなく、ｐ型ＭＩＳＦＥＴを有する半導体装置に適用することも可能である。
【００４１】
また、図１に示すように、本発明の半導体装置には、上記の構成以外に、例えば、側壁２０５が形成されていたり、逆導電型不純物拡散層領域２０８やゲート電極の表面には、シリサイド２１１、２１２が形成されていてもよく、短チャネル特性をよくするためのｐ型ポケット２０７が、不純物拡散層領域２０８の半導体基板２０１との境界面（図１の符号ｄが付されたライン参照）に沿って形成されていてもよい。また、図１１に示す従来例のように半導体基板２０１の表面にｐ型ウェルを形成し、その中に不純物拡散層領域２０８やポケット２０７を形成してもよい。
【００４２】
なお、実際には、各ＭＩＳＦＥＴを素子分離するための素子分離領域、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成されるが、図示は省略する。
【００４３】
また、以下の説明においては、逆導電型（ｎ型）不純物拡散層領域２０８において、前記ゲート電極の両端部２０４Ｓと一部オーバーラップしさらに浅く形成された領域（図１中の符号Ｅの部分）を「エクステンション」として説明する。
【００４４】
そして、上述のような構成を有する本発明の半導体装置２００は、前記一対の逆導電型（ｎ型）不純物拡散層領域（いわゆるソース／ドレイン）２０８の少なくとも一方の領域においては、逆導電型不純物拡散層領域２０８と半導体基板２０１とのｐｎ接合境界面近傍部における逆導電型不純物濃度変化を、前記境界面ｄから逆導電型不純物拡散層領域２０８に向かって見た場合、前記ゲート電極２０３の直下の表面近傍に形成されるチャネル形成領域（符号Ｃ参照）に接する部分（Ａ０１）における前記逆導電型不純物濃度変化が、他の部分（例えば、図１中の符号Ｂ０１）と比較して最も急峻であることに特徴を有している。
【００４５】
ここで、逆導電型不純物濃度変化とは、半導体基板２０１とのｐｎ接合境界面ｄ近傍部に位置する逆導電型不純物拡散層領域、つまりエクステンションＥにおける逆導電型不純物の濃度Ｎの変化（勾配）ｇｒａｄ　Ｎ＝（∂Ｎ／∂ｘ，∂Ｎ／∂ｙ）のことであり、変化の大きさはベクトル（ｇｒａｄ　Ｎ）の大きさで表される。また、チャネル形成領域Ｃとは、チャネルが形成される領域のことであり、チャネルとは、ゲート電極にゲートが開く方向に電圧を印加した場合に、キャリアが流れている領域のことである。
【００４６】
従って、本発明においては、エクステンションＥ内のチャネル形成領域Ｃに接する部分Ａ０１の逆導電型不純物の濃度勾配ベクトル方向の濃度の微分値が、他の部分と比べて最も大きい（つまり、急峻である）と言うことができる。逆導電型不純物の濃度勾配が小さいほど電界が小さくリーク電流は小さいので、前記他の部分でのリーク電流を低減できる。
【００４７】
このように、チャネル形成領域Ｃに接する部分Ａ０１における逆導電型不純物濃度変化が、他の部分と比較して最も急峻とすることにより、チャネル形成領域Ｃに接する部分Ａ０１における抵抗を小さくすることができるとともに、その他の部分でのリーク電流を低減することができる。
【００４８】
［第２実施形態］
図１は、本発明の半導体装置の第２の実施形態を示す概略断面図でもある。
【００４９】
上記本発明の第１の実施形態においては、エクステンションＥ内のチャネル形成領域Ｃに接する部分Ａ０１の逆導電型不純物の濃度変化が、他の部分に比べて最も急峻である場合について説明したが、本発明の半導体装置は、当該Ａ０１の部分の逆導電型不純物濃度濃度変化が最も急峻な部分である必要はなく、上記エクステンションＥ内におけるＡ０１以外の部分の中でも特に、電界が最も大きくなる部分（図１の符号Ｂ０１）よりも急峻であればよい。電界が最も大きくなる部分Ｂ０１は、最もリークが生じやすい部分であり、この部分の逆導電型不純物濃度変化を、前記Ａ０１の部分よりも緩やかにしておくことにより、チャネル形成領域Ｃに接する部分Ａ０１における抵抗を小さくすることができるとともに、Ｂ０１でのリーク電流を低減することができる。
【００５０】
ここで、電界が最も大きくなる部分Ｂ０１の位置は、エクステンションＥの境界面ｄの形状やゲート電極からの電界の影響等により決定されるものであり、一概に位置を特定することは不可能であるが、図１に示すようなエクステンションＥを形成した場合においては、境界面ｄ上において角付近（図中の符号Ｂ０１、参照）となることが知られている。境界面ｄに沿って空乏層が広がり、ｐ側とｎ側で空乏層にある電荷がつり合うが、エクステンションの角では、基板側でエクステンションに対向しうる領域が広いため、空乏層の幅が小さくなる。このことは角で電界が強いことを意味する。従って、本発明においては、当該部分の逆導電型不純物の濃度変化が、エクステンションＥ内のチャネル形成領域Ｃに接する部分Ａ０１の逆導電型不純物の濃度変化よりも緩やかとなるように形成されている。
【００５１】
［第３実施形態］
図２は、本発明の半導体装置の第３の実施形態を示す概略断面図である。なお、図２の符号の示す意味は、前記図１と同一の符号については図１での説明と同様であるので、ここでの説明は省略する。また、図１１に示す従来例のように半導体基板２０１の表面にｐ型ウェルを形成し、その中に不純物拡散層領域２０８やポケット２０７を形成してもよい。
【００５２】
図２に示すように、本発明の第３実施形態は、半導体基板表面から所定の深さｈより浅い部分Ａ０２における前記逆導電型不純物濃度変化の方が、前記所定の深さｈより深い部分Ｂ０２における濃度変化よりも、急峻となるように形成されていることに特徴を有している。つまり、エクステンションＥ内における逆導電型不純物濃度変化を、半導体基板表面からの深さｈに応じて変化させていることに特徴を有している。
【００５３】
このように半導体基板表面から所定の深さｈよりも浅い部分Ａ０２は、図１で説明したチャネル形成領域Ｃに接する部分Ａ０１となることが考えられ、一方、所定の深さよりも深い部分Ｂ０２は、図１で説明した電界が最大となる部分Ｂ０１、つまりリークが最も生じやすい部分となることが考えられるため、本発明の構成とすることにより、前記第１実施形態や第２実施形態と同様の作用効果を奏することができる。
【００５４】
ここで、半導体基板表面から所定の深さｈとは、エクステンションＥの形状等により任意に設定することが可能であるが、現在製造されている半導体装置を考えると、２０ｎｍ以下であることが好ましく、１０ｎｍであることがさらに好ましい。
【００５５】
また、前記逆導電型不純物拡散層領域のうち、半導体基板表面から前記所定の深さｈより浅い部分の不純物が、ヒ素、アンチモンであり、前記所定の深さｈより深い部分の不純物がリンであってもよい。
【００５６】
［第４実施形態］
図３は、本発明の半導体装置の第４の実施形態を示す概略断面図である。なお、図３の各符号の示す意味は、前記図１における同一の符号と同様であるので、ここでの説明は省略する。なお、図３に示すように、半導体基板２０１の表面にウェル２０２が形成されていてもよい。
【００５７】
図３に示すように、本発明の第４実施形態は、前記一対の逆導電型不純物拡散層領域は、半導体基板２０１表面から浅い領域に位置する第１逆導電型不純物拡散層領域２０６と、前記第１逆導電型不純物拡散層領域２０６よりも深い領域に位置し、かつ逆導電型不純物濃度が前記第１逆導電型不純物拡散層領域２０６よりも低い第２逆導電型不純物拡散層領域２２６と、からなり、かつ、これら２つの逆導電型不純物拡散層領域２０６、２２６はともに、前記ゲート電極の直下の表面近傍に形成されるチャネル形成領域Ｃと接している、ことに特徴を有している。
【００５８】
また、この場合、第１逆導電型不純物拡散層領域２０６を形成する不純物をヒ素またはアンチモンとし、第２逆導電型不純物拡散層領域２２６を形成する不純物をリンとしてもよい。
【００５９】
図４は、図３に示す本発明の半導体装置２００の第１逆導電型不純物拡散層領域２０６、および第２逆導電型不純物拡散層領域２２６における逆導電型（ｎ型）不純物濃度変化を示した図である。図４中の符号３００、３０１は、それぞれ図３に示す矢印３１０、３１１で示す部分における逆導電型（ｎ型）不純物濃度変化を示しており、符号３０２はｐ型不純物濃度変化を示している。なお、このような逆導電型不純物濃度変化を示すにあたり、矢印３１０で示す部分（第１逆導電型不純物拡散層領域２０６）は、図１に示すエクステンションＥ内のチャネル形成領域Ｃと接する部分Ａ０１と同一の部分であり、一方、矢印３１１（第２逆導電型不純物拡散層領域２２６）で示す部分は、図１に示す電界が最も大きくなる部分Ｂ０１と同一の部分である。
【００６０】
そして、図４中の符号３００に示す逆導電型（ｎ型）不純物濃度変化、つまり第１逆導電型不純物拡散層領域２０６での逆導電型（ｎ型）不純物濃度変化は、１０ｎｍ／桁よりも急峻であることが好ましい（図４参照）。
【００６１】
このような構成とすることで、前述してきた本発明の実施形態と同様の効果を奏することができる。というのは、逆導電型不純物拡散層領域の濃度が低い方が、電界が小さく、リーク電流が小さいからである。さらに、シリサイドに起因する突発的な接合リークによる歩留り低下を低減することができる。シリサイド底部に欠陥などを要因としてスパイクが形成され、これが基板とショートすることで、突発的な接合リークが発生する。突発的な接合リークは、シリサイド底部からエクステンションまでの距離を長くすることで低減できる。第１逆導電型不純物拡散層２０６を従来からのエクステンションと同じ深さに形成したとしても、第２逆導電型不純物拡散層２２６があるため、第２逆導電型不純物拡散層２２６とポケット２０７とのｐｎ接合境界面ｄからシリサイド２１１までの距離Ｌ０２を、図１１に示した従来例での距離Ｌ１２よりも長くできる。これにより、突発的な接合リークによる歩留り低下を低減することができる。
【００６２】
なお、以下で説明する本発明の半導体装置の製造方法１（図６参照）により、上記図３に示す本発明の第４実施形態の半導体装置を製造し、一方、図１２に示す従来からの半導体装置の製造方法により、図１１に示す半導体装置を製造した場合のそれぞれの効果を図９および図１０に示す。
【００６３】
図９は、ゲート電圧が０Ｖでのソース電流とドレイン電流の関係を、従来の半導体装置と比較して示している。ゲート長は１００ｎｍ、ゲート絶縁膜は２．６ｎｍの酸化膜、ソース−ドレイン間電圧は１．２Ｖであり、ウェル濃度を変化させて形成したＭＩＳＦＥＴを測定した結果を示している。ゲート絶縁膜が２．６ｎｍと厚いためにゲートリーク電流は無視できる程度に小さい。ソース電流はサブスレッシュホールド電流であり、ドレイン電流はこれにドレイン側エクステンション−ウェル間のトンネリングによるリーク電流が加算される。ＭＩＳＦＥＴのスタンバイ電流を低減するには、このドレイン電流を低減する必要がある。ウェル濃度を増加してしきい値を高くすることでサブスレッシュホールド電流（ソース電流）は低減できるが、リーク電流が増加し、これによりドレイン電流は増加する。
【００６４】
従来の半導体装置では、しきい値を高くしてサブスレッシュホールド電流を１ｐＡ／μｍに下げようとしても、リーク電流が増加してしまうためドレイン電流は１０ｐＡ／μｍまでしか低減できず、スタンバイ電流を低減できないことが分かる。
【００６５】
これに対し、本発明の半導体装置では、リーク電流を従来の半導体装置よりも約２桁低減できるため、ドレイン電流（スタンバイ電流）を１ｐＡ／μｍ以下に低減できる。
【００６６】
図１０は、ゲート長としきい値の関係を、従来の半導体装置と比較して示している。ゲート絶縁膜／基板界面では、エクステンションの水平方向の不純物プロファイルが本発明の半導体装置と従来の半導体装置で同じであるため、エクステンションとゲート電極とのオーバーラップが等しく、しきい値のゲート長依存性も等しくなっている。このことは短チャネル特性が等しいことを意味する。
【００６７】
なお、本発明の半導体装置では、製造方法１を参照してエクステンションとしてヒ素を注入したがアンチモンでもよく、また深いエクステンションとしてヒ素を注入したが、これをリンに変えることで、ヒ素に比べ拡散係数が大きいことから熱処理時間を低減でき、また質量数が小さいことから欠陥の発生量を抑制できる。前者は微細化に有効なレトログレードウェル（ウェルの不純物濃度が表面で小さくなっている分布を持っているウェル）の不純物分布の広がりを低減し、後者はリーク電流の低減に有効である。また、２回目の熱処理で不純物分布が急峻な第１逆導電型不純物拡散層を形成している。この熱処理により、ゲート電極に注入された不純物をゲート電極／ゲート絶縁膜界面に拡散させているので、その拡散距離は第１逆導電型不純物拡散層の不純物プロファイルを急峻にすればするほど短くなる。ゲート電極／ゲート絶縁膜界面の不純物濃度が小さいと、チャネル形成時のゲート空乏化により電気的なゲート絶縁膜厚が増加してオン電流が低下する。これを防ぐために（ａ）でポリシリコン２１４を形成した後に、ｎ型不純物をイオン注入して熱処理を行なうことで、ゲート電極／ゲート絶縁膜界面に十分に不純物を拡散させておくことも適宜選択できる。
【００６８】
［第５実施形態］
図５は、本発明の半導体装置の第５の実施形態を示す概略断面図である。
【００６９】
図５に示す本発明の第５実施形態は、前記本発明の第４の実施形態（図３参照）を変形したものであり、その異なる点は、第２逆導電型不純物拡散層２２６２が一方の不純物拡散層領域２０８、具体的にはドレイン側の不純物拡散層領域２０８２のみに形成され、それに合わせ他方の不純物拡散層領域２０８（つまり、ソース側の不純物拡散領域２０８１）のポケット２０７１がドレイン側よりも浅く形成されていることである。リーク電流の原因となる電界の最大点Ｂ０１はドレイン側にあるので、ドレイン側のみに本発明の特徴点を設けてもよい。
【００７０】
なお、第５実施形態は、本発明の第４実施形態の変形したものとして説明したが、上述してきた本発明の第１〜３の実施形態においても、ドレイン側のみに本発明の特徴点を設けてもよい。
【００７１】
［半導体装置の製造方法１］
次に、本発明の半導体装置の製造方法について、上記第４実施形態で説明した半導体装置の製造方法を具体例として、図６を用いて説明する。なお、図６は、図３と同じ断面の概略図を示している。
【００７２】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極の側面に、第１の側壁を形成する工程と、前記ゲート電極と前記第１の側壁を介して自己整合で第１の不純物を前記半導体基板に導入する工程と、前記第１の不純物を拡散する工程と、前記第１の側壁を除去する工程と、前記ゲート電極を介して自己整合で第２の不純物を前記半導体基板に導入する工程と、を少なくとも含み、一対の逆導電型不純物拡散層領域を有する半導体基板を製造する方法であって、前記第１の不純物の拡散距離の方が前記第２の不純物の拡散距離よりも長くなるようにしたことに特徴を有している。
【００７３】
つまり、まず始めに、ｐ型基板２０１表面を素子分離領域のみに熱酸化膜を形成するＬＯＣＯＳ（局所酸化）分離や、基板をエッチングした後酸化膜などを埋め込んだトレンチ分離などにより素子分離領域を形成する（図示せず）。そして、（ａ）に示すように、ｐ型基板２０１表面にイオン注入などで不純物濃度が１×１０１７ｃｍ−３以上のｐ型のウェル２０２を形成した後、このｐ型基板２０１表面を熱酸化等によりゲート絶縁膜２０３を形成し、その上にＣＶＤなどでドーパントを含まないポリシリコン２１４を形成する。ここでゲート絶縁膜の膜厚は５ｎｍ以下、ポリシリコンの膜厚は２００ｎｍ以下である。
【００７４】
次に（ｂ）に示すように、半導体デバイス作製で通常用いられているフォトリソグラフィ技術とエッチング技術により、ポリシリコン２１４をパターニングしてゲート電極２０４を形成する。
【００７５】
次に（ｃ）に示すように全面にＣＶＤ（化学気相成長）などで酸化膜２１５などの絶縁膜を形成した後、（ｄ）に示すように異方性エッチングで第１の側壁２２５を形成する。ここで第１の側壁２２５の長さＬ１は、酸化膜２１５の膜厚と側壁を形成する際のエッチング時間で制御できる。
【００７６】
そして、ゲート電極２０４と側壁２２５をマスクとして自己整合に、ヒ素やリンなどの第１のｎ型不純物２３６をイオン注入して９００〜１１００℃で熱処理することで、前記第１のｎ型不純物２３６を拡散させることにより図３に示す第２逆導電型不純物拡散層２２６を形成する。
【００７７】
ここで、イオン注入の具体的は値としては、ｎ型不純物をヒ素とした場合には、そのエネルギー１０ｋｅＶ以下、ドーズ量１ｘ１０１３ｃｍ−２以上である。また、第１のｎ型不純物２３６を拡散させるための熱処理の時間は、後述するソース／ドレインなどの不純物活性化のための熱処理を含め、最終的な第２逆導電型不純物拡散層２２６の不純物分布が所望の濃度変化となるように設定する。所望の濃度変化は要求されるリーク電流値やゲート長によるが、例えばゲート長１５０ｎｍ、リーク電流１ｐＡ／μｍ以下の場合には、最終的な第２逆導電型不純物拡散層２２６の不純物濃度変化は、半導体基板２０１とのｐｎ接合境界面ｄにおいて１０ｎｍ／桁よりも緩やかである必要がある。ゲート長による理由は、前述したようにゲート長が短くなるに従って短チャネル特性を抑制するためウェルやポケットの濃度が濃くなっているが、リーク電流はこれら濃度にも依存するからである。つまり、一定のリーク電流を達成するには、短チャネルになるに従ってエクステンションＥの不純物濃度変化を緩やかにする必要がある。
【００７８】
次に（ｅ）に示すように、側壁２２５を弗酸などでウェットエッチングした後、ゲート電極をマスクとして用いて、自己整合で、ボロンなどｐ型不純物を基板表面の法線方向から傾けて複数回イオン注入してポケット２０７を形成し、ヒ素やリンなどのｎ型不純物２１６を垂直にイオン注入して第１逆導電型不純物拡散層２０６を形成する。
【００７９】
この場合のイオン注入の具体的は値としては、ポケットはＢＦ２をエネルギー６０ｋｅＶ以下、ドーズ量１ｘ１０１３ｃｎｍ−２以上、イオン注入の方向は基板表面の法線方向から２０〜６０度傾斜した方向であり、第１逆導電型不純物拡散層２０６を形成する逆導電型不純物としてヒ素を用いた場合には、エネルギー１０ｋｅＶ以下、ドーズ量１ｘ１０１４ｃｍ−２以上である。
【００８０】
次に（ｆ）に示すように、（ｄ）と同様に側壁２０５を形成した後、ゲート電極２０４と側壁２０５をマスクとして自己整合に、ヒ素やリンなどのｎ型不純物２１８を注入して、いわゆるソース／ドレイン２０８を形成する。
【００８１】
イオン注入の具体的な値としては、逆導電型不純物としてヒ素を用いた場合には、エネルギー５０ｋｅＶ以下、ドーズ量１ｘ１０１５ｃｍ−２以上である。
【００８２】
ゲート電極２０４には、（ｄ），（ｅ），（ｆ）で示した工程で各種不純物が注入されるが、（ｆ）でのドーズ量が一番大きくｎ型となっている。
【００８３】
次に全面に酸化膜をＣＶＤなどで形成し、イオン注入した不純物を活性化する９００〜１１００℃、３０秒以下の熱処理を行なう（図示せず）。
【００８４】
全面に形成した酸化膜は、ソース／ドレイン２０８やゲート電極２０４の高濃度不純物がアニール時に外方拡散によって、他の素子を汚染することを防止している。特にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同チップに形成する相補型ＭＩＳＦＥＴでは特に重要である。前記の熱処理の温度および時間は、その後の工程の熱処理も含め最終的な第１逆導電型不純物拡散層２０６の不純物濃度が所望の濃度変化となるように設定する。所望の濃度変化とは、前述したように、１０ｎｍ／桁よりも急峻である好ましく、このような濃度変化を得るためには、ランプやレーザーによる、昇降温レートが速い熱処理方法を適宜使用してもよい。第１逆導電型不純物拡散層領域２０６と第２逆導電型不純物拡散層領域２２６のチャネル領域と接する先端は、側壁２２５の底辺の長さと図６（ｄ）、（ｆ）での熱処理時間を制御することで一致させることができる。
【００８５】
次に、ソース／ドレイン２０８およびゲート電極２０４表面の酸化膜をフッ酸などでウェットエッチングした後、コバルトやニッケルなどの金属を形成し熱処理することで、（ｆ）に示すようにソース／ドレイン２０８およびゲート電極２０４表面のみにシリサイド２１１，２１２を形成する。シリサイド化されない金属はウエットエッチングして除去し、図３に示した半導体装置２００が形成される。その後、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成され半導体装置が完成するが、図示は省略する。
【００８６】
［半導体装置の製造方法２］
次に、本発明の別の半導体装置の製造方法について、上記第５実施形態（図５）で説明した半導体装置の製造方法を具体例として、図７を用いて説明する。なお、図７は、図５と同じ断面の概略図を示している。
【００８７】
図７に示す本発明の半導体装置の製造方法は、図６（ｃ）まで［本発明の半導体装置の製造方法１］と同じ工程を経た後、図７（ａ）に示すように異方性エッチングで第１の側壁２２５１を形成する。
【００８８】
そして、ゲート電極２０４と側壁２２５１をマスクとして自己整合に、第１の不純物としてのヒ素やリンなどの逆導電型（ｎ型）不純物２３６１をイオン注入し、９００〜１１００℃で熱処理することで拡散し、第２逆導電型不純物拡散層領域２２６２、２２６１を形成する。但し、不純物２３６１は基板表面の法線からソース方向に傾けて注入し、ドレイン側の第２逆導電型不純物拡散層領域２２６２がゲート電極２０４とオーバーラップし、ソース側の第２逆導電型不純物拡散層領域２２６１はゲート電極２０４とオフセットして、最終的にはソース２０８１に包含されるように形成する。
【００８９】
注入する角度は基板表面法線方向からの角度をθ１とすれば、ゲートの高さをＨ、ソース／ドレインを注入する際に使用する側壁（図７（ｃ）の符号２０５１）の底辺の長さをＬとすると、ｔａｎθ１＝Ｌ／Ｈで与えられるθ１以上にすればよい。例えば、ゲート電極の高さを２００ｎｍ、側壁を底辺の長さが１００ｎｍとなるように形成して、ヒ素をエネルギー１０ｋｅＶ以下、ドーズ量１ｘ１０１３ｃｍ−２以上で、基板法線から３０度傾けて注入すればよい。
【００９０】
ここで、前記熱処理の時間や第２逆導電型不純物拡散層領域２２６２の不純物の所望の濃度変化は、前述した［半導体基板の製造方法１］と同じであるので、説明を省略する。
【００９１】
次に（ｂ）に示すように、第１の側壁２２５１を弗酸などでウェットエッチングした後、ゲート電極をマスクとして用いて自己整合で、ボロンなどｐ型不純物２１７２を基板表面の法線方向からソース側にθ２傾けてポケット２０７２を形成し、ボロンなどｐ型不純物２１７１をドレイン側にθ３傾けてポケット２０７１を形成する。θ２およびθ３は前述のθ１と同様に、最終的にはソース２０８１またはドレイン２０８２に包含されるように形成する。
【００９２】
この際のイオン注入の具体的な値は、不純物２１７２はＢＦ２をエネルギー６０ｋｅＶ、ドーズ量１ｘ１０１３ｃｍ−２以上、イオン注入の方向は基板表面の法線方向からソース側に３０度傾斜した方向であり、不純物２１７１はＢＦ２をエネルギー３０ｋｅＶ、ドーズ量１ｘ１０１３ｃｍ−２以上、イオン注入の方向は基板表面の法線方向からドレイン側に３０度傾斜した方向である。
【００９３】
次に、第２の不純物として、ヒ素やリンなどのｎ型不純物２１６１を垂直にイオン注入して第１逆導電型不純物拡散層２０６１を形成する。
【００９４】
この際のイオン注入の具体的は値としては、ヒ素をエネルギー１０ｋｅＶ以下、ドーズ量１ｘ１０１４ｃｍ−２以上である。
【００９５】
次に（ｃ）に示すように、（ａ）と同様に側壁２０５１を形成した後、ゲート電極２０４と側壁２０５１をマスクとして自己整合に、ヒ素やリンなどのｎ型不純物２１８１を注入してソース２０８１およびドレイン２０８２を形成する。
【００９６】
この際のイオン注入の具体的な値としては、ヒ素をエネルギー５０ｋｅＶ以下、ドーズ量１ｘ１０１５ｃｍ−２以上である。不純物２１８１のドーズ量は（ａ），（ｂ）で注入される各不純物のドーズ量よりも大きく、ソース側の深いエクステンション２２６１およびポケット２０７２、ドレイン側のポケット２０７１は打ち消される。ゲート電極２０４には、（ａ）、（ｂ）、（ｃ）で示した工程で各種不純物が注入されるが、（ｃ）でのドーズ量が一番大きくｎ型となっている。次に全面に酸化膜をＣＶＤなどで形成し、イオン注入した不純物を活性化する９００〜１１００℃、３０秒以下の熱処理を行なう（図示せず）。
【００９７】
全面に形成した酸化膜は、ソース２０８１、ドレイン２０８２やゲート電極２０４の高濃度不純物がアニール時に外方拡散によって、他の素子を汚染することを防止している。特にｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴを同チップに形成する相補型ＭＩＳＦＥＴでは特に重要である。前記熱処理の温度および時間は、その後の工程の熱処理も含め最終的な第１逆導電型不純物拡散層領域２０６１の不純物濃度が所望の濃度変化となるように設定する。所望の濃度変化とは、前述したように、１０ｎｍ／桁よりも急峻であることが好ましく、このような濃度変化を得るためには、ランプやレーザーによる、昇降温レートが速い熱処理方法を適宜使用してもよい。第１逆導電型不純物拡散層領域２０６１と第２逆導電型不純物拡散層領域２２６２のチャネル領域と接する先端では、側壁２２５１の底辺の長さと図７（ａ）、（ｃ）での熱処理時間を制御することで一致させることができる。
【００９８】
次に、ソース２０８１、ドレイン２０８２およびゲート電極２０４表面の酸化膜をフッ酸などでウェットエッチングした後、コバルトやニッケルなどの金属を形成し熱処理することで、（ｃ）に示すようにソース２０８１、ドレイン２０８２およびゲート電極２０４表面のみにシリサイド２１１１、２１２１を形成する。シリサイド化されない金属はウエットエッチングして除去し、図５に示した半導体装置が形成される。その後、ＭＩＳＦＥＴ全体を覆う層間絶縁膜、および各ＭＩＳＦＥＴやその他の素子などと電気的に接続するための配線やコンタクトが形成され半導体装置が完成するが、図示は省略する。
【００９９】
なお、上記で説明した本発明の半導体装置の製造方法１および２においては、図６（ｅ）および図７（ｂ）で第１の側壁除去しているが、本発明はこれに限定されることはなく、第１の側壁を除去した後、これよりも薄い第２の側壁を形成してもよく、また第１の側壁の一部を除去し残存する第１の側壁を第２の側壁として用いてもよい。この第２の側壁を形成した後、図６（ｅ）および図７（ｂ）で説明した各種イオンを注入する。第１逆導電型不純物拡散層領域２０６、２０６１と第２逆導電型不純物拡散層領域２２６、２２６２のチャネル領域と接する先端は、側壁２２５、２２５１（第１の側壁）と上述の第２の側壁の底辺の長さと、図６（ｄ）、（ｆ）または図７（ａ）、（ｃ）での熱処理時間を制御することで一致させることができる。
【０１００】
［回路］
図８は、本発明の半導体装置を用いた回路３０の回路ブロック図である。近年、機能の異なる回路を集積化したＬＳＩ（大規模集積回路）が、高速化や装置の小型化から望まれている。そのようなＬＳＩ３０の中には、図８に示したように、高速が要求される回路３０１と低リーク電流が要求される回路３０２が混載される場合がある。
【０１０１】
このような場合において、本発明では、回路３０１には図１１で示した従来のＭＩＳＦＥＴを使用し、回路３０２には，図３で示した本発明の第４実施形態の半導体装置（ＭＩＳＦＥＴ）を使用している。というのは、高速が要求される回路３０１ではリーク電流に対する要求は緩く、図３で示したような低リーク化したＭＩＳＦＥＴは必要ないからである。
【０１０２】
図８で示した回路３０の製造方法としては、図６の（ｄ）において不純物２３６を注入する前に、回路３０１を遮蔽したマスクを形成する。これにより、回路３０２には第２逆導電型不純物拡散層２２６が形成されるが、回路３０１には形成されない。それ以外の製造方法は図６に示したものと同様であるので、その説明を省略する。但し、図６（ｅ）で回路３０１と回路３０２のそれぞれに開口を有する２枚のマスクを用いて、エクステンションとポケットのイオン注入を回路３０１と回路３０２で異なるエネルギーとドーズ量で行ってもよい。回路３０１と３０２でＭＩＳＦＥＴに要求される特性が異なり、最適な不純物濃度が異なるからである。但し、コスト面から回路３０１と回路３０２で同じとしてもよい。
【０１０３】
低リーク電流が要求される回路３０２に用いる半導体装置ＭＩＳＦＥＴとしては、図３で示した本発明の第４実施形態以外にも、第１〜３実施形態や第５実施形態の半導体装置を適用することができることは当然である。
【０１０４】
また、以上の説明では、説明の便宜上エクステンションＥと不純物拡散層領域（ソース／ドレイン）２０８とが別々に形成された場合を示しているが、説明中のエクステンションＥの不純物濃度を濃く形成して、これを不純物拡散層領域（ソース／ドレイン）として用いる、いわゆるシングルソース／ドレイン構造であってもよい。
【０１０５】
また、ｎ型ＭＩＳＦＥＴの場合を説明しているが、ｐ型ＭＩＳＦＥＴにも同様に適用できることは明らかである。第３および第４実施形態において第１逆導電型不純物拡散層領域を形成する不純物としてヒ素またはアンチモンを、第２逆導電型不純物拡散層領域を形成する不純物としてリンを用いて、その拡散係数と質量数の差を利用してもよいと述べたが、ｐ型ＭＩＳＦＥＴの場合においてもそれぞれボロンとインジウムに置き替えれば同様の効果が得られる。更に、ｎ型とｐ型の両方を用いた相補型ＭＩＳＦＥＴの場合にも、通常用いられているフォトリソグラフィ技術を使い所望のマスクを形成することで、同一基板上にｎ型とｐ型のＭＩＳＦＥＴを形成することができる。
【０１０６】
【発明の効果】
以上に説明したように本発明によるＭＩＳＦＥＴによれば、オン電流の低下や短チャネル特性の劣化を伴わずに、リーク電流を低減できるＭＩＳＦＥＴが得られる。
【図面の簡単な説明】
【図１】本発明の半導体装置の第１実施形態、及び第２実施形態を示す概略断面図である。
【図２】本発明の半導体装置の第３実施形態を示す概略断面図である。
【図３】本発明の半導体装置の第４実施形態示す概略断面図である。
【図４】図３に示す本発明の半導体装置の第１逆導電型不純物拡散層領域２０６、および第２逆導電型不純物拡散層領域２２６における逆導電型（ｎ型）不純物濃度変化を示した図である。
【図５】本発明の半導体装置の第６実施形態示す概略断面図である。
【図６】本発明の半導体装置の製造方法１を示す工程図であり、図３に示した本発明の第４実施形態の製造工程を示す工程図でもある。
【図７】本発明の半導体装置の製造方法２を示す工程図であり、図５に示した本発明の第５実施形態の製造工程を示す工程図でもある。
【図８】図８は、本発明の半導体装置を用いた回路３０の回路ブロック図である
【図９】本発明の半導体装置、及び従来の半導体装置との効果を示す図であり、ゲート電圧が０Ｖでのソース電流とドレイン電流の関係を示す図である。
【図１０】本発明の半導体装置、及び従来の半導体装置との効果を示す図であり、ゲート長としきい値の関係を示す図である。
【図１１】従来の半導体装置を示す概略断面図である。
【図１２】従来の半導体装置の製造工程を示す工程図である。
【符号の説明】
１０１，２０１…ｐ型基板
１０２，２０２…ｐ型ウェル
１０３，２０３…ゲート絶縁膜
１０４，２０４…ゲート電極
２０４Ｓ…ゲート電極の両端部
１０５，２０５，２２５…側壁
２０６，２０６１…第１逆導電型不純物拡散層領域
２２６，２２６２…第２逆導電型不純物拡散層領域
１０７，２０７，２０７１，２０７２…ポケット
１０８，２０８…逆導電型不純物拡散層領域（ソース／ドレイン）
２０８１…ソース
２０８２…ドレイン
１１１，１１２，２１１，２１２，２１１１，２１２１…シリサイド
１１６，１１７，１１８，２１６，２１７，２３６，２１８，２１６１，２１７１，２１７２，２３６１，２１８１…不純物
Ｅ…エクステンション
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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