(57)【要約】【課題】パケットのノイズを低減することができる半導体装置を提供する。【解決手段】書き込みアドレスを出力する書き込みアドレスカウンタ３と、読み出しアドレスを出力する読み出しアドレスカウンタ４と、書き込みアドレスにパケットを格納し、読み出しアドレスに格納されているパケットを出力するバッファメモリ２と、書き込みアドレスカウンタ３と読み出しアドレスカウンタ４が出力しているアドレスが一致している場合に第１の信号を出力するパケットエラー検出回路５と、第１の信号を受け取ったときから新たなパケットを受信するまでの間第２の信号を出力するエラーパケットカウンタ６と、第２の信号を受け取っていない場合に、新たに読み出されたパケットを出力し、第２の信号を受け取っている場合に、再度読み出されたパケットの振幅を小さくして出力する音量調整回路７とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
外部から受信したパケットに信号処理を施して出力する半導体装置であって、
外部から受信したパケットに含まれる複数のデータを格納するための第１群のアドレスを順次生成して出力する第１の回路と、
格納されているパケットに含まれる複数のデータを読み出すための第２群のアドレスを順次生成して出力する第２の回路と、
外部から受信したパケットに含まれる複数のデータを前記第１群のアドレスで表される複数の領域に順次格納し、前記第２群のアドレスで表される複数の領域に格納されている複数のデータを順次出力するバッファメモリと、
前記第１の回路が出力しているアドレスと前記第２の回路が出力しているアドレスが一致している場合に第１の信号を出力する第３の回路と、
前記第１の信号を受け取ったときから外部から新たなパケットを受信するまでの間に第２の信号を出力する第４の回路と、
前記第２の信号を受け取っていない場合には、前記バッファメモリから新たに読み出されたパケットに含まれる複数のデータを出力し、前記第２の信号を受け取っている場合には、前記バッファメモリから再度読み出されたパケットに含まれる複数のデータに該データが表す振幅を小さくする信号処理をそれぞれ施して出力する第５の回路と、
を具備する半導体装置。
【請求項２】
前記第５の回路が出力するデータにＣＶＳＤ（Ｃｏｎｔｉｎｕｏｕｓ  Ｖａｒｉａｂｌｅ  Ｓｌｏｐｅ  Ｄｅｌｔａ  Ｍｏｄｕｌａｔｉｏｎ）デコード処理を行う第６の回路を更に具備する請求項１記載の半導体装置。
【請求項３】
前記第５の回路が出力するデータに低周波数帯域濾波処理を施すローパスフィルタ回路を更に具備する請求項１記載の半導体装置。
【請求項４】
外部から受信したパケットに信号処理を施して出力する半導体装置であって、
外部から受信したパケットに含まれる複数のデータを格納するための第１群のアドレスを順次生成して出力する第１の回路と、
格納されているパケットに含まれる複数のデータを読み出すための第２群のアドレスを、指示信号に応じてカウントアップ又はカウントダウンを行うことにより順次生成して出力する第２の回路と、
外部から受信したパケットに含まれる複数のデータを前記第１群のアドレスで表される複数の領域に順次格納し、前記第２群のアドレスで表される複数の領域に格納されている複数のデータを順次出力するバッファメモリと、
前記第１の回路が出力しているアドレスと前記第２の回路が出力しているアドレスが一致している場合に第１の信号を出力する第３の回路と、
前記第１の信号を受け取ったときから外部から新たなパケットを受信するまでの間に、欠損したパケットの番号を表す第２の信号を出力する第４の回路と、
前記第２の信号によって表される番号が奇数の場合にはカウントアップを指示する指示信号を前記第２の回路に出力し、前記第２の信号によって表される番号が偶数の場合にはカウントダウンを指示する指示信号を前記第２の回路に出力する第５の回路と、
を具備する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部から受信したパケットに信号処理を施して出力する半導体装置に関する。
【０００２】
【従来の技術】
従来より、外部から受信したディジタル信号のノイズを消すことができる技術が知られている（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平８−３２５６２号公報（第２−３頁）
【０００４】
特許文献１には、入力ディジタル信号が書き込みアドレスに応じて書き込まれ、読み出しアドレスに応じてディジタル信号が読み出されるバッファメモリと、書き込みクロックに同期して書き込みアドレスを発生する書き込みアドレスカウンタと、読み出しクロックに同期して読み出しアドレスを発生する読み出しアドレスカウンタと、書き込みアドレスと読み出しアドレスとが予め設定した関係になったときに読み出しアドレスを切り替えるアドレス監視手段と、読み出しアドレスを切り替えるまでに、バッファメモリから読み出されたディジタル信号の振幅を徐々に下げ、読み出しアドレスを切り替えた後に徐々に元に戻す振幅調整手段とを有するディジタル信号の同期乗せ換え回路が掲載されている。
【０００５】
しかしながら、特許文献１に掲載されているディジタル信号の同期乗せ換え回路は、書き込みアドレスと読み出しアドレスとが予め設定した関係になったときに読み出しアドレスを切り替えるとともに、読み出しアドレスを切り替えるまでにディジタル信号の振幅を徐々に下げ、読み出しアドレスを切り替えた後に徐々に元に戻すものであり、書き込みアドレスと読み出しアドレスが一致したときから外部から新たなデータを受信するまでの間ディジタル信号の振幅を小さくするものではない。
【０００６】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、書き込みアドレスと読み出しアドレスが一致したときから外部から新たなパケットを受信するまでの間、外部から受信したパケットのノイズを低減することができる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体装置は、外部から受信したパケットに信号処理を施して出力する半導体装置であって、外部から受信したパケットに含まれる複数のデータを格納するための第１群のアドレスを順次生成して出力する第１の回路と、格納されているパケットに含まれる複数のデータを読み出すための第２群のアドレスを順次生成して出力する第２の回路と、外部から受信したパケットに含まれる複数のデータを第１群のアドレスで表される複数の領域に順次格納し、第２群のアドレスで表される複数の領域に格納されている複数のデータを順次出力するバッファメモリと、第１の回路が出力しているアドレスと第２の回路が出力しているアドレスが一致している場合に第１の信号を出力する第３の回路と、第１の信号を受け取ったときから外部から新たなパケットを受信するまでの間に第２の信号を出力する第４の回路と、第２の信号を受け取っていない場合には、バッファメモリから新たに読み出されたパケットに含まれる複数のデータを出力し、第２の信号を受け取っている場合には、バッファメモリから再度読み出されたパケットに含まれる複数のデータに該データが表す振幅を小さくする信号処理をそれぞれ施して出力する第５の回路とを具備する。
【０００８】
ここで、第５の回路が出力するデータにＣＶＳＤ（Ｃｏｎｔｉｎｕｏｕｓ  Ｖａｒｉａｂｌｅ  Ｓｌｏｐｅ  Ｄｅｌｔａ  Ｍｏｄｕｌａｔｉｏｎ）デコード処理を行う第６の回路を更に具備することとしても良いし、第５の回路が出力するデータに低周波数帯域濾波処理を施すローパスフィルタ回路を更に具備することとしても良い。
【０００９】
また、本発明の第２の観点に係る半導体装置は、外部から受信したパケットに信号処理を施して出力する半導体装置であって、外部から受信したパケットに含まれる複数のデータを格納するための第１群のアドレスを順次生成して出力する第１の回路と、格納されているパケットに含まれる複数のデータを読み出すための第２群のアドレスを、指示信号に応じてカウントアップ又はカウントダウンを行うことにより順次生成して出力する第２の回路と、外部から受信したパケットに含まれる複数のデータを第１群のアドレスで表される複数の領域に順次格納し、第２群のアドレスで表される複数の領域に格納されている複数のデータを順次出力するバッファメモリと、第１の回路が出力しているアドレスと第２の回路が出力しているアドレスが一致している場合に第１の信号を出力する第３の回路と、第１の信号を受け取ったときから外部から新たなパケットを受信するまでの間に、欠損したパケットの番号を表す第２の信号を出力する第４の回路と、第２の信号によって表される番号が奇数の場合にはカウントアップを指示する指示信号を第２の回路に出力し、第２の信号によって表される番号が偶数の場合にはカウントダウンを指示する指示信号を第２の回路に出力する第５の回路とを具備する。
【００１０】
以上の構成によれば、書き込みアドレスと読み出しアドレスが一致したときから外部から新たなパケットを受信するまでの間、外部から受信したパケットのノイズを低減することができる。
【００１１】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施の形態について説明する。
図１は、本発明の第１の実施形態に係る半導体装置の概要を示す図である。図１に示すように、半導体装置１は、バッファメモリ２と、書き込みアドレスカウンタ３と、読み出しアドレスカウンタ４と、パケットエラー検出回路５と、エラーパケットカウンタ６と、音量調整回路７とを具備する。この半導体装置１は、外部から受け取ったディジタル音声パケットにディジタル信号処理を施して出力する装置である。
【００１２】
書き込みアドレスカウンタ３は、外部から受信したパケットに含まれる複数のデータを格納するための第１群のアドレスとしての書き込みアドレスを順次生成して出力する。図２は、書き込みアドレスカウンタ３の動作を示すフローチャートである。図２に示すように、書き込みアドレスカウンタ３は、外部からパケットが到着するのを待ち（ステップＳ１１）、パケットが到着すると、パケットに含まれる複数のデータを格納するための書き込みアドレスを順次生成して出力し（ステップＳ１２）、パケットの受信が終了したか否かをチェックし（ステップＳ１３）、パケットの受信が終了していない場合には処理をステップＳ１２に移し、パケットの受信が終了した場合には処理をステップＳ１１に移す。
バッファメモリ２は、外部から受信したパケットに含まれる複数のデータを、第１群のアドレスとしての書き込みアドレスで表される複数の領域にそれぞれ格納する。
【００１３】
読み出しアドレスカウンタ４は、バッファメモリ２に格納されているパケットに含まれる複数のデータを読み出すための第２群のアドレスとしての読み出しアドレスを順次生成して出力する。図３は、読み出しアドレスカウンタ４の動作を示すフローチャートである。図３に示すように、読み出しアドレスカウンタ４は、パケットがバッファメモリ２に格納されるのを待ち（ステップＳ２１）、パケットが格納されると、パケットに含まれる複数のデータを読み出すための読み出しアドレスを順次生成して出力し（ステップＳ２２）、パケットの読み出しが終了したか否かをチェックし（ステップＳ２３）、パケットの読み出しが終了していない場合には処理をステップＳ２２に移し、パケットの読み出しが終了した場合には処理をステップＳ２１に移す。
バッファメモリ２は、第２群のアドレスとしての読み出しアドレスで表される複数の領域にそれぞれ格納されているデータを、音量調整回路７に出力する。
【００１４】
パケットエラー検出回路５は、書き込みアドレスカウンタ３が出力しているアドレスと読み出しアドレスカウンタ４が出力しているアドレスが一致する場合に、パケットの欠損、すなわちパケットエラーが発生したと判断し、パケットエラー検出信号をエラーパケットカウンタ６に出力する。
エラーパケットカウンタ６は、パケットエラー検出信号を受け取ったときから、外部から新たなパケットを受信するまで、すなわちパケットエラーが解消されるまでの間、音量調整指示信号を音量調整回路７に出力する。
【００１５】
音量調整回路７は、音量調整指示信号を受け取っていない場合には、バッファメモリ２が順次出力する複数のデータをそのまま出力し、音量調整指示信号を受け取っている場合には、バッファメモリ２が再度順次出力する複数のデータによって表される音声の音量が小さくなるように、すなわち、バッファメモリ２が順次出力する複数のデータに振幅を小さくする信号処理をそれぞれ施して出力する。
【００１６】
このように、本実施形態によれば、書き込みアドレスカウンタ３が出力しているアドレスと読み出しアドレスカウンタ４が出力しているアドレスが一致したときから外部から新たなパケットを受信するまでの間、バッファメモリ２が再度順次出力する複数のデータに振幅を小さくする信号処理を施して出力することにより、ノイズを低減することができる。
【００１７】
次に、本発明の第２の実施形態について説明する。図４は、本発明の第２の実施形態に係る半導体装置の概要を示す図である。図４に示すように、半導体装置１０は、バッファメモリ２と、書き込みアドレスカウンタ３と、読み出しアドレスカウンタ４と、パケットエラー検出回路５と、エラーパケットカウンタ６と、音量調整回路７と、ＣＶＳＤ（Ｃｏｎｔｉｎｕｏｕｓ  Ｖａｒｉａｂｌｅ  Ｓｌｏｐｅ  Ｄｅｌｔａ  Ｍｏｄｕｌａｔｉｏｎ）デコーダ１１とを具備する。
【００１８】
このように、ＣＶＳＤデコーダ１１を付加することにより、音声品質の劣化をより小さくすることができる。
【００１９】
次に、本発明の第３の実施形態について説明する。図５は、本発明の第３の実施形態に係る半導体装置の概要を示す図である。図５に示すように、半導体装置２０は、バッファメモリ２と、書き込みアドレスカウンタ３と、読み出しアドレスカウンタ４と、パケットエラー検出回路５と、エラーパケットカウンタ６と、音量調整回路７と、ローパスフィルタ２１とを具備する。
【００２０】
このように、ローパスフィルタ２１を付加することにより、音声品質の劣化をより小さくすることができる。
【００２１】
次に、本発明の第４の実施形態について説明する。図６は、本発明の第４の実施形態に係る半導体装置の概要を示す図である。図６に示すように、半導体装置３０は、バッファメモリ２と、書き込みアドレスカウンタ３と、パケットエラー検出回路５と、読み出しアドレスカウンタ３１と、エラーパケットカウンタ３２と、奇数・偶数判定回路３３とを具備する。
【００２２】
読み出しアドレスカウンタ３１は、カウントアップ又はカウントダウン指示に応じて、カウントアップ又はカウントダウンを順次行い、カウント値を読み出しアドレスとして順次出力する。
エラーパケットカウンタ３２は、パケットエラー検出信号を受け取ったときから、外部から新たなパケットを受信するまで、すなわちパケットエラーが解消されるまでの間、エラーとなったパケットの番号を奇数・偶数判定回路１３に出力する。
【００２３】
奇数・偶数判定回路３３は、エラーとなったパケットの番号をエラーパケットカウンタ３２から受け取ると、エラーとなったパケットの番号が奇数の場合にはカウントアップ指示信号を、偶数の場合にはカウントダウン指示信号を読み出しアドレスカウンタ３１に出力する。図７は、外部から半導体装置３０に送信されたパケット１〜３の内のパケット２がパケットエラーにより欠損となった場合における、バッファメモリ２へのパケットの書き込み及びバッファメモリ２からのパケットの読み出しの概要を示す図である。ここでは、パケット１は、データ１−１〜１−５を含んでおり、パケット２は、データ２−１〜２−５を含んでおり、パケット３は、データ３−１〜３−５を含んでいるものとする。
図７に示すように、パケット１〜３の内のパケット２がパケットエラーにより欠損となった場合には、バッファメモリ２のアドレス１〜Ａに、パケット１に含まれるデータ１−１〜１−５及びパケット３に含まれるデータ３−１〜３−５が順次書き込まれる。読み出しアドレスカウンタ３１は、パケット１に含まれるデータ１−１〜１−５を読み出すためのアドレス１〜５をバッファメモリ２に順次出力し、データ１−１〜１−５が外部に順次出力される。
【００２４】
その後、エラーパケットカウンタ３２は、パケットエラーにより欠損となったパケットの番号「２」を奇数・偶数判定回路１３に出力する。奇数・偶数判定回路３３は、パケットエラーにより欠損となったパケットの番号「２」が偶数であるため、カウントダウン指示信号を読み出しアドレスカウンタ３１に出力する。読み出しアドレスカウンタ３１は、カウントダウン指示信号を受け取ると、カウントダウンを順次行い、アドレス５〜１を順次出力する。これにより、パケットエラーにより欠損となったパケット２の代替として、データ１−５〜１−１が外部に順次出力される。
その後、読み出しアドレスカウンタ３１は、パケット３に含まれるデータ３−１〜３−５を順に読み出すためのアドレス６〜Ａをバッファメモリ２に順次出力し、データ３−１〜３−５が外部に順次出力される。
【００２５】
このように、本実施形態によれば、パケットエラーによりパケット２が欠損した場合であっても、欠損したパケット２の直前のパケット１に含まれるデータ１−１〜１−５が逆の順序で出力されるので、データ波形の連続性を保つことができ、ノイズを低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の概要を示す図。
【図２】図１の書き込みアドレスカウンタ３の動作を示す図。
【図３】図１の読み出しアドレスカウンタ４の動作を示す図。
【図４】本発明の第２の実施形態に係る半導体装置の概要を示す図。
【図５】本発明の第３の実施形態に係る半導体装置の概要を示す図。
【図６】本発明の第４の実施形態に係る半導体装置の概要を示す図。
【図７】図６におけるパケットの書き込み／読み出しを示す図。
【符号の説明】
１、１０、２０、３０  半導体装置、２  バッファメモリ、３  書き込みアドレスカウンタ、４、３１  読み出しアドレスカウンタ、５  パケットエラー検出回路、６、３２  エラーパケットカウンタ、７  音量調整回路、１１  ＣＶＳＤデコーダ、２１  ローパスフィルタ、３３  奇数・偶数判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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