(57)【要約】【課題】符号間干渉による雑音を低減するための回路において、雑音低減処理を高速に行う。【解決手段】フォワードフィルタ１０により、符号間干渉が予測され、加算器２０により、フォワードフィルタ出力信号と、フィードバックフィルタ出力信号（補償信号）との間で演算が行われ、パーシャルレスポンス等化された再生信号の雑音が白色化される。そして、ビタビ検出器３０により、加算器２０の出力を入力とし、復号される。フィードバックフィルタ４０では、パスメトリックの比較結果によって選択されたパス出力により、補償信号が作られる。ここで、フィードバックフィルタ４０は、レジスタ入れ替え型シフトレジスタで構成される。【選択図】　　　　図１
2004030811.tif 000002
【特許請求の範囲】
【請求項１】
パーシャルレスポンス等化された再生信号の符号間干渉による雑音を低減するための最尤データ検出装置において、
符号間干渉を予測するフォワードフィルタと、
前記フォワードフィルタの出力信号と、補償信号との間で演算を行い、その演算結果を出力する加算器と、
前記加算器の出力を復号するビタビ検出器と、
前記ビタビ検出器における毎時刻のパスメトリック比較結果に基づき前記補償信号を求め、その補償信号を前記加算器に供給するフィードバックフィルタと、
を有することを特徴とする最尤データ検出装置。
【請求項２】
前記フィードバックフィルタは、前記補償信号を求める際にレジスタの交換動作を行うことを特徴とする請求項１記載の最尤データ検出装置。
【請求項３】
前記レジスタの交換動作の際は、前記ビタビ検出器の出力であるパスメトリックの比較結果を、反映させながら加算演算を行うことを特徴とする請求項２記載の最尤データ検出装置。
【請求項４】
前記フィードバックフィルタは、転置型ＦＩＲフィルタから構成されることを特徴とする請求項１記載の最尤データ検出装置。
【請求項５】
前記フォワードフィルタは、予測される前記符号間干渉の干渉成分を係数としたＦＩＲフィルタで、雑音を予測し算出するための乗算と加算の演算を行い、さらに前記演算の結果と前記再生信号との間で減算演算を行うことを特徴とする請求項１記載の最尤データ検出装置。
【請求項６】
前記フォワードフィルタにおける予測雑音の算出は、加算演算を行う内部の加算部を２入力１出力とする、転置型ＦＩＲフィルタにより行うことを特徴とする請求項５記載の最尤データ検出装置。
【請求項７】
前記ビタビ検出器の復号の際には、前記加算器の演算結果である信号をもとに各状態においてその状態へと推移するパスのユークリッド距離を計算し、前記計算結果から状態毎に前記パスメトリックを計算して比較し、最も尤度が高い（最大値を与える）前記パスを選択し、前記比較結果に基づいて前記パスメトリックを更新し、前記パスメトリックの履歴となる識別結果を出力することを特徴とする請求項１記載の最尤データ検出装置。
【請求項８】
前記フィードバックフィルタは、
前記ビタビ検出器の状態に対応したレジスタと、
現時刻の状態遷移に対応する入力仮定値と前記フォワードフィルタの係数から一意に定まる値との和をとる加算器と、
前記ビタビ検出器の状態に対応した前記パスメトリックの比較結果をもとに、複数データの選択を行う選択器と、
を有することを特徴とする請求項１記載の最尤データ検出装置。
【請求項９】
前記レジスタは、前記フォワードフィルタの長さと前記パーシャルレスポンスの干渉長と前記ビタビ検出器の状態数とに応じて、一意に定まるように縦続接続することを特徴とする請求項８記載の最尤データ検出装置。
【請求項１０】
前記加算器は、前記フォワードフィルタの長さと前記パーシャルレスポンスの干渉長と前記ビタビ検出器の状態数とに応じて、一意に定まるように縦続接続することを特徴とする請求項８記載の最尤データ検出装置。
【請求項１１】
前記選択器は、前記フォワードフィルタの長さと前記パーシャルレスポンスの干渉長と前記ビタビ検出器の状態数とに応じて、一意に定まるように縦続接続することを特徴とする請求項８記載の最尤データ検出装置。
【請求項１２】
前記ビタビ検出器は、
ブランチメトリックを計算するブランチメトリック計算器と、
前記パスメトリックを計算、比較、選択するパスメトリック計算比較選択器と、
パスの比較結果の判定履歴を格納するパスメモリと、
を有することを特徴とする請求項１記載の最尤データ検出装置。
【請求項１３】
さらに、前記フィードバックフィルタの出力段を１時刻分短くし、短くした出力段のパスを前記ブランチメトリックの計算に含め、前記ブランチメトリック計算器と、前記パスメトリック計算比較選択器との間に、出力を１時刻分遅延させる遅延素子を配置するとともに、
前記遅延素子の直前で１時刻前の前記パスメトリックの比較結果により、前記ブランチメトリックの選択が行われることを特徴とする請求項１２記載の最尤データ検出装置。
【請求項１４】
前記ブランチメトリック計算器は、
現時刻の状態遷移に対応する入力仮定値と前記フォワードフィルタの係数から一意に求まる値との畳み込みを行う演算器と、
前記フォワードフィルタの出力と前記畳み込みを行う演算器の出力との差をとる減算器と、
前記減算器の出力と前記フィードバックフィルタの出力との和をとる加算器と、
前記加算器の出力を自乗する自乗器と、
を有することを特徴とする請求項１２記載の最尤データ検出装置。
【請求項１５】
さらに、前記フォワードフィルタの出力と前記畳み込みを行う演算器の出力との差をとる減算器と、前記減算器の出力と前記フィードバックフィルタの出力との和をとる加算器との間に、出力を１時刻分遅延させる遅延素子を配置することを特徴とする請求項１４記載の最尤データ検出装置。
【請求項１６】
パーシャルレスポンス等化された再生信号の符号間干渉による雑音を低減するための最尤データ検出方法において、
フォワードフィルタにて、符号間干渉を予測し、
演算部にて、前記フォワードフィルタの出力再生信号と、補償信号との間で演算を行い、その演算結果を出力し、
ビタビ検出部にて、前記演算部の出力を復号し、
フィードバックフィルタにて、前記ビタビ検出部における毎時刻のパスメトリック比較結果に基づき前記補償信号を求め、その補償信号を前記演算部に供給する、
ことを特徴とする最尤データ検出方法。
【請求項１７】
前記フォワードフィルタによる符号間干渉の予測は、予測される前記符号間干渉の干渉成分を係数としたＦＩＲフィルタで、前記符号間干渉の雑音を予測し算出するための乗算と加算の演算を行い、さらに前記演算の結果と前記再生信号との間で減算演算を行うことを特徴とする請求項１６記載の最尤データ検出方法。
【請求項１８】
前記ビタビ検出部による復号の際には、前記演算部の演算結果である信号をもとに各状態においてその状態へと推移するパスのユークリッド距離を計算し、前記計算結果から状態毎に前記パスメトリックを計算して比較し、最も尤度が高い（最大値を与える）前記パスを選択し、前記比較結果に基づいて前記パスメトリックを更新し、前記パスメトリックの履歴となる識別結果を出力することを特徴とする請求項１６記載の最尤データ検出方法。
【請求項１９】
前記フィードバックフィルタは、
前記ビタビ検出部の状態に対応したレジスタを有し、
現時刻の状態遷移に対応する入力仮定値と前記フォワードフィルタの係数から一意に定まる値との和をとり、
前記ビタビ検出部の状態に対応した前記パスメトリックの比較結果をもとに、複数データの選択を行う、
ことを特徴とする請求項１６記載の最尤データ検出方法。
【請求項２０】
前記フィードバックフィルタのレジスタの長さは、前記フォワードフィルタの長さと前記パーシャルレスポンスの干渉長と前記ビタビ検出部の状態数とに応じて、一意に定まるように縦続接続することを特徴とする請求項１９記載の最尤データ検出方法。
【請求項２１】
前記和をとる演算は、前記フォワードフィルタの長さと前記パーシャルレスポンスの干渉長と前記ビタビ検出部の状態数とに応じて、一意に定まるように縦続した形で行うことを特徴とする請求項１９記載の最尤データ検出方法。
【請求項２２】
前記選択は、前記フォワードフィルタの長さと前記パーシャルレスポンスの干渉長と前記ビタビ検出部の状態数とに応じて、一意に定まるように縦続した形で行うことを特徴とする請求項１９記載の最尤データ検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、符号間干渉による雑音を低減するための最尤データ検出装置に関し、特に符号間干渉による雑音を低減するための回路動作を高速にする最尤データ検出装置に関する。
【０００２】
【従来の技術】
近年、多くの高性能デジタルデータ記録再生装置で、主に符号間干渉（ＩｎｔｅｒＳｙｍｂｏｌ　Ｉｎｔｅｒｆｅｒｅｎｃｅ）によるノイズ強調を軽減するため、パーシャルレスポンス（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ）方式と最尤検出（Ｍａｘｉｍｕｍ　Ｌｉｋｅｌｉｈｏｏｄ　Ｓｅｑｕｅｎｃｅ　Ｄｅｔｅｃｔｉｏｎ）方式を組み合わせたＰＲＭＬ（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ　Ｍａｘｉｍｕｍ　Ｌｉｋｅｌｉｈｏｏｄ）方式が用いられている。ところが、ハードディスクドライブに代表される磁気記録再生装置では、一段の高線密度化が必要となり、その結果符号間干渉の影響もますます顕著となり、従来のＰＲＭＬ方式では十分な性能が期待できなくなってきている。
【０００３】
ところで、検出器出力をフィードバックフィルタに通し、その出力を検出器入力に帰還することで符号間干渉を抑圧する方式がある。代表的なものとして、ビットバイビット検出器を用いるＤＦＥ（Ｄｅｃｉｓｉｏｎ　Ｆｅｅｄｂａｃｋ　Ｅｑｕａｌｉｚａｔｉｏｎ）がよく知られている。また、ビットバイビット検出器の代わりにＦＤＴＳ（Ｆｉｘｅｄ　Ｄｅｌａｙ　Ｔｒｅｅ　Ｓｅａｒｃｈ）検出器を用いたＦＤＴＳ／ＤＦ（Ｆｉｘｅｄ　Ｄｅｌａｙ　Ｔｒｅｅ　Ｓｅａｒｃｈ／Ｄｅｃｉｓｉｏｎ　Ｆｅｅｄｂａｃｋ）も有名である。
【０００４】
このような状況の中で、米国特許第６１０４７６６号（Ｕｎｉｔｅｄ　Ｓｔａｔｅｓ　Ｐａｔｅｎｔ，　Ｐａｔｅｎｔ　Ｎｕｍｂｅｒ　：６，１０４，７６６，Ｄａｔｅ　ｏｆ　Ｐａｔｅｎｔ：Ａｕｇ．１５，２０００）によると、ＰＲＭＬ方式にＤＦＥの考え方を取り入れたＮＰＭＬ（Ｎｏｉｓｅ　Ｐｒｅｄｉｃｔｉｖｅ　Ｍａｘｉｍｕｍ　Ｌｉｋｅｌｉｈｏｏｄ）方式が提案されている。
【０００５】
以下、この方式について、具体的に説明する。
図２２は、従来の雑音予測型ビタビ検出器（最尤データ検出装置）の回路構成を示す図である。
【０００６】
図２２によると、雑音予測型ビタビ検出器（Ｎｏｉｓｅ　Ｐｒｅｄｉｃｔｉｖｅ　Ｖｉｔｅｒｂｉ　Ｄｅｔｅｃｔｏｒ）２００は、雑音予測器（Ｐｒｅｄｉｃｔｏｒ）２１１と加算器２１２で構成されるフォワードフィルタ（雑音白色化フィルタ）２１０、ビタビ検出器２２０、フィードバックフィルタ２３０で構成されている。ここで、ビタビ検出器２２０はブランチメトリック計算器、パスメトリック計算比較選択器（ＡＣＳ：Ａｄｄ−Ｃｏｍｐａｒｅ−Ｓｅｌｅｃｔ回路）とパスメモリを有している。
【０００７】
以下、図２２をもとに具体的に説明する。Ｎタップの雑音予測器２１１の伝達多項式を
【０００８】
【数１】
Ｐ（Ｄ）＝ｐ１Ｄ１＋・・・＋ｐＮＤＮ
・・・（１）
とすると、フォワードフィルタ（雑音白色化フィルタ）２１０の伝達多項式は
【０００９】
【数２】
１−Ｐ（Ｄ）＝１−ｐ１Ｄ１−・・・−ｐＮＤＮ
・・・（２）
で表される。ここで、Ｄは遅延子（Ｄｅｌａｙ　ｏｐｅｒａｔｏｒ）を表す。
【００１０】
一方、符号間干渉長Ｍ（パーシャルレスポンスの長さ）のパーシャルレスポンス伝送路の伝達多項式を
【００１１】
【数３】
Ｆ（Ｄ）＝１＋ｆ１Ｄ１＋・・・＋ｆＭＤＭ
・・・（３）
とすると、フィードバックフィルタ２３０の伝達多項式は
【００１２】
【数４】
Ｇ（Ｄ）＝Ｆ（Ｄ）（１−Ｐ（Ｄ））＝１−ｇ１Ｄ１−・・・−ｇＮ＋ＭＤＮ＋Ｍ
・・・（４）
で表される。ところで、パーシャルレスポンス伝送路の入力シーケンスを｛ａｎ｝，ａｎ∈｛＋１，−１｝とすると、時刻ｎにおける状態遷移Ｓｊ→Ｓｋに対応するフィードバックフィルタ２３０の出力は、
【００１３】
【数５】
2004030811.tif 000003
【００１４】
となる。ここで、ビタビ検出器２２０の状態数を２Ｋ、
【００１５】
【外１】
2004030811.tif 000004
【００１６】
をパスメモリに格納されている状態Ｓｊに至る生き残りパスの判定履歴、ａｎ−ｉおよびａｎを状態遷移Ｓｊ→Ｓｋに対応する入力仮定値とする。
一方、従来のビタビ検出器２２０で行われていたブランチメトリックの計算においては、時刻ｎのパーシャルレスポンス等化された再生信号ｙｎ、状態遷移Ｓｊ→Ｓｋに対応するパーシャルレスポンス理想標本値を
【００１７】
【数６】
2004030811.tif 000005
【００１８】
とすると、ブランチメトリックｂｍｎは、
【００１９】
【数７】
ｂｍｎ（Ｓｊ，Ｓｋ）＝−（ｙｎ−ｒ（Ｓｊ，Ｓｋ））２
・・・（７）
で表される。ところで、ブランチメトリックの絶対値そのものはビタビ検出器２２０の処理に必要ではないことから、（７）式の共通項ｙｎ２は無視することができ、次のように表せることが知られている。
【００２０】
【数８】
ｂｍｎ（Ｓｊ，Ｓｋ）＝ｒ（Ｓｊ，Ｓｋ）・（２ｙｎ−ｒ（Ｓｊ，Ｓｋ））
・・・（８）
ここで、代表的なパーシャルレスポンス方式としてＰＲ１（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅｃｌａｓｓ１）、ＰＲ２（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ　ｃｌａｓｓ２）、およびＰＲ４（Ｐａｒｔｉａｌ　Ｒｅｓｐｏｎｓｅ　ｃｌａｓｓ４）を例に上げて説明する。ＰＲ１、ＰＲ２、およびＰＲ４の伝達多項式はそれぞれ、
【００２１】
【数９】
ＦＰＲ１（Ｄ）＝１＋Ｄ
ＦＰＲ２（Ｄ）＝１＋２Ｄ＋Ｄ２
ＦＰＲ４（Ｄ）＝１−Ｄ２　　　　　・・・（９）
であるから、ｒ（Ｓｊ，Ｓｋ）のとりうる値は規格化すると、ＰＲ１ならば｛−２　，０　，２｝であり、ＰＲ２ならば｛−４　，−２　，０　，２　，４｝、ＰＲ４ならば｛−１　，０　，１｝でありすべて２の倍数である。このことは、（８）式の掛け算がすべてシフト演算で済むことを意味している。装置化を前提とした場合、シフト演算は何らの回路も要らないことは明らかであり、結局（８）式は加算器一つで実現できることになる。
【００２２】
【発明が解決しようとする課題】
しかしながら、フィードバックフィルタ２３０を実現する方法としては、直接型のＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタもしくはＲＡＭやＲＯＭのメモリを用いた方法が考えられる。しかし、いずれにしてもパスメモリに格納されているパスの判定履歴からフィードバックフィルタ２３０の出力までに、（５）式の演算による遅延が発生し、動作速度高速化の障害となる。
【００２３】
また、図２２の構成のようにフィードバックフィルタ２３０経由のビタビ検出器２２０への帰還がある場合、時刻ｎのフィードバックフィルタ２３０の出力はフォワードフィルタ（雑音白色化フィルタ）２１０の出力をＺｎとすると、
【００２４】
【数１０】
ｂｍｎ（Ｓｊ，Ｓｋ）＝−（Ｚｎ＋ｆｂｎ（Ｓｊ，Ｓｋ））２
・・・（１０）
となる。これを（８）式にならって簡略化すると
【００２５】
【数１１】
ｂｍｎ（Ｓｊ，Ｓｋ）＝ｆｂｎ（Ｓｊ，Ｓｋ）・（２Ｚｎ−ｆｂｎ（Ｓｊ，Ｓｋ））
・・・（１１）
となる。このとき、ｆｂｎ（Ｓｊ，Ｓｋ）はｒ（Ｓｊ，Ｓｋ）とは違い２の倍数にならないので、（１１）式を装置化する場合、加算器のほかに必ず乗算器が必要になる。また、前述したようにｆｂｎ（Ｓｊ，Ｓｋ）はそれ自体遅延を生む要因となるため、従来の方法で装置化を行うと動作速度高速化に大きな障害が発生する。
【００２６】
本発明は、上記のような点に鑑みてなされたものであり、符号間干渉による雑音を低減するための回路において、雑音低減処理を高速に行う最尤データ検出装置および最尤データ検出方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】
本発明では上記課題を解決するために、パーシャルレスポンス等化された再生信号の符号間干渉による雑音を低減するための最尤データ検出装置において、
符号間干渉を予測するフォワードフィルタと、前記フォワードフィルタ出力信号と補償信号との間で演算を行い、その演算結果を出力する加算器と、前記加算器の出力を復号するビタビ検出器と、前記ビタビ検出器における毎時刻のパスメトリック比較結果に基づき補償信号を求め、その補償信号を前記加算器に供給するフィードバックフィルタと、を有することを特徴とする最尤データ検出装置が提供される。
【００２８】
上記構成によれば、フォワードフィルタにより、符号間干渉が予測される。加算器により、前記フォワードフィルタ出力信号と、補償信号との間で演算が行われて補償され、雑音が白色化される。その後、ビタビ検出器によって前記加算器の出力が復号される。フィードバックフィルタでは、前記ビタビ検出器における毎時刻のパスメトリック比較結果に基づき前記補償信号が求められ、その補償信号が前記加算器に供給される。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の最尤データ検出装置の原理図である。なお、本発明の最尤データ検出装置は、パーシャルレスポンス等化された再生信号の符号間干渉による雑音を低減する場合に適用される。
【００３０】
最尤データ検出装置１は、パーシャルレスポンス等化された再生信号ｙｎから予測雑音算出と減算演算とを行うフォワードフィルタ１０、加算演算を行う加算器２０、最尤復号を行うビタビ検出器３０、および、ビタビ検出器３０のパスメトリック比較結果
【００３１】
【外２】
2004030811.tif 000006
【００３２】
を入力とするフィードバックフィルタ４０から構成される。ここで、フォワードフィルタ１０は、雑音を予測し算出するＦＩＲフィルタ１１、および、予測雑音とパーシャルレスポンス等化された再生信号ｙｎとの減算を行う加算器１２を有している。
【００３３】
フォワードフィルタ１０は、加算器２０に接続され、パーシャルレスポンス等化された再生信号ｙｎから予測雑音算出と減算演算とを行う。ここで、フォワードフィルタ１０は、入力されたパーシャルレスポンス等化された再生信号ｙｎからＦＩＲフィルタ１１により雑音を予測し算出して、さらにパーシャルレスポンス等化された再生信号ｙｎに対しこの予測雑音を加算器１２により減算して符号間干渉を予測し、その出力信号Ｚｎを加算器２０へ送る。なお、ＦＩＲフィルタ１１は、予測される符号間干渉の干渉成分を係数としたＦＩＲフィルタで、雑音を予測し算出するための乗算演算と加算演算とを行い、加算器１２へ出力する。また、加算器１２では、ＦＩＲフィルタ１１による演算の結果と、入力されたパーシャルレスポンス等化された再生信号ｙｎとの間で減算演算を行う。そして、加算器１２は、その出力信号Ｚｎを加算器２０へと送る。
【００３４】
加算器２０は、フォワードフィルタ１０とビタビ検出器３０に接続される。ここで、加算器２０は、フォワードフィルタ１０からの出力信号Ｚｎと、フィードバックフィルタ４０から出力された信号との間で加算演算を行うことでパーシャルレスポンス等化された再生信号の雑音を白色化して、その演算結果をビタビ検出器３０へ出力する。
【００３５】
ビタビ検出器３０は、加算器２０とフィードバックフィルタ４０に接続され、加算器２０の出力に基づき、再生信号の復号を行う。ここで、ビタビ検出器３０は、加算器２０の演算結果である信号をもとに、各状態においてその状態へと推移するパス（ブランチメトリック（Ｂｒａｎｃｈ　Ｍｅｔｒｉｃ））のユークリッド距離を計算する。また、ビタビ検出器３０は、この計算結果から状態毎にパスメトリックを計算して比較し、最も尤度が高い（最大値を与える）パスを選択する。そして、ビタビ検出器３０は、この比較結果に基づいてパスメトリックを更新し、パスメトリックの履歴となる識別結果、
【００３６】
【外３】
2004030811.tif 000007
【００３７】
を出力するとともに、各状態における現時点でのパスメトリックの比較結果
【００３８】
【外４】
2004030811.tif 000008
【００３９】
をフィードバックフィルタ４０へ入力する。なお、このビタビ検出器３０におけるブランチメトリックの計算、パスメトリックの比較、およびパスメトリックの選択は、ビタビ（Ｖｉｔｅｒｂｉ）復号法に従い行われるものとする。また、ビタビ検出器３０は、ブランチメトリックを計算するブランチメトリック計算器と、パスメトリックを計算・比較・選択するパスメトリック計算比較選択器と、比較結果の判定履歴を格納するパスメモリとを有している。
【００４０】
フィードバックフィルタ４０は、加算器２０とビタビ検出器３０に接続される。ここで、フィードバックフィルタ４０は、毎時刻のパスメトリックの比較結果を反映させながら、入力仮定値の演算を行い、比較結果に対応させ、レジスタの入れ替えを行っている。そして、フィードバックフィルタ４０は、演算結果を補償信号として加算器２０へ供給する。なお、入力仮定値は、現時点で最も確からしい（最尤）と選ばれたパスへ推移するときの出力である。
【００４１】
次に、図１に示した回路構成について、図２〜図２１を参照し、第１〜第７の実施の形態として具体的に説明する。なお、図２〜図２１における再生信号は、パーシャルレスポンス等化された再生信号であり、本発明の実施の形態ではＰＲ１を例にして説明する。
［第１の実施の形態］
図２は、本発明の最尤データ検出装置における第１の実施の形態を示す回路構成図である。なお、図２の回路構成は、図１の回路構成においてビタビの状態数が２のときの構成となるので、詳細については省略する。
【００４２】
ここで、図２の回路構成の動作について説明すると、入力されたＰＲ１等化された再生信号ｙｎは、ＦＩＲフィルタ１１ａ（雑音予測器）と加算器１２ａとで構成されたフォワードフィルタ（雑音白色化フィルタ）１０ａを通過後、フィードバックフィルタ４０ａからの出力との加算が行われ、さらにビタビ検出器３０ａに入力される。ビタビ検出器３０ａでは、入力信号からパスメトリックの計算比較選択が行われ、さらにその比較結果が長さｄのパスメモリに蓄積されて、最終的に検出結果として
【００４３】
【外５】
2004030811.tif 000009
【００４４】
が出力される。
ところで、従来技術である図２２の雑音予測器２１１の伝達多項式は（１）式であり、これを直接型のＦＩＲフィルタで構成すると後述の図３のようになる。直接型ＦＩＲフィルタでは、前述したように乗算器と加算器による遅延が必ず発生する。ただし、（１）式は以下のように変形することができる。
【００４５】
【数１２】
Ｐ（Ｄ）＝［ｐ１＋［ｐ２＋・・・＋［ｐＮ−１＋ｐＮＤ］Ｄ］Ｄ］Ｄ　・・・（１２）
これにより、後述の図４のような回路構成が得られるが、これは転置型ＦＩＲフィルタと呼ばれ雑音予測器に使用した場合、その出力に遅延が発生しない。そのため、本発明の実施の形態では、ＦＩＲフィルタ１１ａに転置型ＦＩＲフィルタを使用する。なお、ここで、直接型ＦＩＲフィルタと転置型ＦＩＲフィルタについて、図３および図４を参照して説明する。
【００４６】
図３は、本発明の最尤データ検出装置の回路構成における直接型ＦＩＲフィルタを示す回路構成図である。
直接型ＦＩＲフィルタＦ１１は、入力された信号を遅延させる遅延素子Ｆ１２１〜Ｆ１２Ｎ、入力された２つの信号を乗算する乗算器Ｆ１３１〜Ｆ１３Ｎ、および各遅延素子から出力した信号と各フィルタ係数との乗算後に加算する加算器Ｆ１４から構成される。
【００４７】
遅延素子Ｆ１２１〜Ｆ１２Ｎは、乗算器Ｆ１３１〜Ｆ１３Ｎにそれぞれ接続され、入力された信号を１時刻分遅延させる。なお、遅延素子Ｆ１２１〜Ｆ１２Ｎは、たとえばフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）などである。
【００４８】
乗算器Ｆ１３１〜Ｆ１３Ｎは、遅延素子Ｆ１２１〜Ｆ１２Ｎにそれぞれ接続され、それら全てが１つの加算器Ｆ１４に接続される。また、乗算器Ｆ１３１〜Ｆ１３Ｎは入力された２つの信号を乗算する。ここで、例えば乗算器Ｆ１３１は、遅延素子Ｆ１２１から出力された信号と、フィルタ係数ｐ１とを乗算し、加算器Ｆ１４へ出力する。その他も同様に乗算し、加算器Ｆ１４へ出力する。
【００４９】
加算器Ｆ１４は、乗算器Ｆ１３１〜Ｆ１３Ｎに接続され、入力された複数の信号を加算する。
図４は、本発明の最尤データ検出装置の回路構成における転置型ＦＩＲフィルタを示す回路構成図である。
【００５０】
転置型ＦＩＲフィルタＦ２１は、入力された信号を遅延させる遅延素子Ｆ２２１〜Ｆ２２Ｎ、入力された２つの信号を乗算する乗算器Ｆ２３１〜Ｆ２３Ｎ、および、入力された２つの信号を加算する加算器Ｆ２４１〜Ｆ２４Ｎ−１から構成される。
【００５１】
遅延素子Ｆ２２１〜Ｆ２２Ｎ−１は加算器Ｆ２４１〜Ｆ２４Ｎ−１にそれぞれ接続され、遅延素子Ｆ２２Ｎは乗算器Ｆ２３Ｎに接続されている。また、遅延素子Ｆ２２１〜Ｆ２２Ｎは、入力された信号を１時刻分遅延させる。なお、遅延素子Ｆ２２１〜Ｆ２２Ｎは、たとえばフリップフロップ（ｆｌｉｐ−ｆｌｏｐ）などである。
【００５２】
乗算器Ｆ２３１〜Ｆ２３Ｎ−１は加算器Ｆ２４１〜Ｆ２４Ｎ−１にそれぞれ接続され、乗算器Ｆ２３Ｎは遅延素子Ｆ２２Ｎに接続されている。また、乗算器Ｆ２３１〜Ｆ２３Ｎは入力された２つの信号を乗算する。ここで、例えば乗算器Ｆ２３１は、入力された信号とフィルタ係数ｐ１とを乗算し、加算器Ｆ２４１へ出力する。乗算器Ｆ２３２〜Ｆ２３Ｎ−１も、同様に乗算して出力する。また、乗算器Ｆ２３Ｎは、入力された信号とフィルタ係数ｐＮとを乗算し、遅延素子Ｆ２２Ｎへ出力する。
【００５３】
加算器Ｆ２４１〜Ｆ２４Ｎ−１は、遅延素子Ｆ２２１〜Ｆ２２Ｎと乗算器Ｆ２３１〜Ｆ２３Ｎ−１とにそれぞれ接続され、入力された２つの信号を加算する。
次に、フィードバックフィルタ出力の遅延を減少させる方法を考える。基本的には、図２のＦＩＲフィルタ１１ａ（雑音予測器）と同じく転置型のＦＩＲフィルタは有用であるが、従来通りにパスメモリ内のパス判定履歴を入力とした構成では実現できない。そこで本発明では、図２２のビタビ検出器２２０内のパスメトリック計算比較選択器の比較結果をじかに入力とした、レジスタ入れ替え／転置型ＦＩＲなるフィルタをフィードバックフィルタ４０ａとして採用する。
【００５４】
そこで、フィードバックフィルタの出力は（５）式で表されるが、この第１項に注目する。これを（１２）式と同じ形の伝達多項式で表すと、
【００５５】
【数１３】
ＦＢ１（Ｄ）＝［ｇＫ＋１＋［ｇＫ＋２＋・・・＋［ｇＮ＋Ｍ−１＋ｇＮ＋ＭＤ］Ｄ］Ｄ］Ｄ　・・・（１３）
となり、第１項は基本的に転置型ＦＩＲフィルタで実現できることになる。ただし、図２のＦＩＲフィルタ１１ａ（雑音予測器）と（１３）式で表されるフィルタの違いは、前者の入力が１つのシーケンス（パス）なのに対して、後者の入力が複数のパスを毎時刻選択した結果であるということである。このことから、後者のフィルタでは、毎時刻のパスメトリック比較結果を反映させながら演算を行う必要があり、その結果、レジスタの入れ替えが必要になる。以下、レジスタの入れ替えが可能な転置型ＦＩＲフィルタについて、図５を参照して説明する。
【００５６】
図５は、ＰＲ１におけるレジスタ入れ替え／転置型ＦＩＲフィルタを示す回路構成図である。なお、図５中のｒは、パーシャルレスポンス理想標本値である。また、ｇＮは、レジスタ入れ替え／転置型ＦＩＲフィルタ係数であり、フォワードフィルタの係数から一意に定まる値である。さらに、選択器Ｆ４２１１〜Ｆ４２１Ｎ、遅延素子Ｆ４２２１〜Ｆ４２２Ｎ、および加算器Ｆ４２３１〜Ｆ４２３Ｎ−１については、下記説明における選択器Ｆ４１１１〜Ｆ４１１Ｎ、遅延素子Ｆ４１２１〜Ｆ４１２Ｎ、および加算器Ｆ４１３１〜Ｆ４１３Ｎ−１と同様の機能であるので説明は省略する。
【００５７】
レジスタ入れ替え／転置型ＦＩＲフィルタＦ４１は、複数の入力データを選択する選択器Ｆ４１１１〜Ｆ４１１Ｎ、データの出力を１時刻分遅延させる遅延素子（レジスタ）Ｆ４１２１〜Ｆ４１２Ｎ、複数の入力データを加算する加算器Ｆ４１３１〜Ｆ４１３Ｎ−１、複数の入力データを選択する選択器Ｆ４２１１〜Ｆ４２１Ｎ、データの出力を１時刻分遅延させる遅延素子（レジスタ）Ｆ４２２１〜Ｆ４２２Ｎ、および、複数の入力データを加算する加算器Ｆ４２３１〜Ｆ４２３Ｎ−１から構成される。
【００５８】
選択器Ｆ４１１１〜Ｆ４１１Ｎ−１は、遅延素子Ｆ４１２１〜Ｆ４１２Ｎ−１、加算器Ｆ４１３１〜Ｆ４１３Ｎ−１、および遅延素子Ｆ４２２２〜Ｆ４２２Ｎに接続され、入力した複数のデータを選択出力する。ここで、例えば選択器Ｆ４１１１は、加算器Ｆ４１３１および遅延素子Ｆ４２２２からデータが入力されると、入力したデータを選択して遅延素子Ｆ４１２１へ出力する。選択器Ｆ４１１２〜Ｆ４１１Ｎ−１も、同様に選択して出力する。また、選択器Ｆ４１１Ｎは、遅延素子Ｆ４１２Ｎに接続され、入力した複数のデータを遅延素子Ｆ４１２Ｎへ選択出力する。なお、選択の際に、選択器Ｆ４１１１〜Ｆ４１１Ｎは、状態Ｓ０のパスメトリックの比較結果をもとに選択処理を行う。また、選択器Ｆ４１１Ｎは、フィルタの先頭になるので、状態Ｓ１に対する前段の遅延素子がない。初期値として“０”を入力する。さらに、選択器Ｆ４１１１〜Ｆ４１１Ｎは、フォワードフィルタの長さ（Ｎ）と、パーシャルレスポンスの長さ（符号間干渉長Ｍ）と、ビタビ検出器の状態数とに応じて、一意に定まるように縦続接続する。
【００５９】
遅延素子Ｆ４１２１は、選択器Ｆ４１１１に接続され、入力したデータを１時刻分遅延させて状態Ｓ０のフィードバックフィルタの出力とする。また、遅延素子Ｆ４１２２〜Ｆ４１２Ｎは、選択器Ｆ４１１２〜Ｆ４１１Ｎ、加算器Ｆ４１３１〜Ｆ４１３Ｎ−１、および選択器Ｆ４２１１〜Ｆ４２１Ｎ−１に接続され、入力したデータを１時刻分遅延させて出力する。ここで、例えば遅延素子Ｆ４１２２は、選択器Ｆ４１１２からデータが入力されると、入力したデータを１時刻分遅延させて加算器Ｆ４１３１と選択器Ｆ４２１１へ出力する。遅延素子Ｆ４１２３〜Ｆ４１２Ｎも、同様に１時刻分遅延させて出力する。なお、遅延素子Ｆ４１２１〜Ｆ４１２Ｎは、フォワードフィルタの長さ（Ｎ）と、パーシャルレスポンスの長さ（符号間干渉長Ｍ）と、ビタビ検出器の状態数とに応じて、一意に定まるように縦続接続する。
【００６０】
加算器Ｆ４１３１〜Ｆ４１３Ｎ−１は、選択器Ｆ４１１１〜Ｆ４１１Ｎ−１と遅延素子Ｆ４１２２〜Ｆ４１２Ｎに接続され、複数の入力データを加算する。ここで、例えば加算器Ｆ４１３１は、遅延素子Ｆ４１２２からの出力データと、ｇ２・（−ｒ）とを入力すると、両者の加算演算を行う。加算器Ｆ４１３２〜Ｆ４１３Ｎ−１も、同様に加算演算を行う。なお、加算器Ｆ４１３１〜Ｆ４１３Ｎ−１は、フォワードフィルタの長さ（Ｎ）と、パーシャルレスポンスの長さ（符号間干渉長Ｍ）と、ビタビ検出器の状態数とに応じて、一意に定まるように縦続接続する。
【００６１】
このようなフィルタ回路の構成によると、各選択器にて、ビタビ検出器によるパスメトリックの比較結果をもとに、各データが選択される。また、各遅延素子（レジスタ）にて、選択結果が１時刻分、遅延出力される。そして、各加算器にて、遅延された選択結果と他のデータとが演算される。つまり、レジスタ入れ替え／転置型ＦＩＲフィルタＦ４１では、ビタビ検出器によるパスメトリックの比較結果を反映させながら加算演算を行うことで、レジスタの交換動作を伴う補償信号の生成が行われる。
【００６２】
また、フィードバックフィルタ出力の遅延を減少させる方法に戻り、（１３）式で表されるフィルタの長さをＬ＝Ｎ＋Ｍ−Ｋとすると、時刻ｎ＋１におけるｉ（１≦ｉ≦Ｌ）番目のレジスタの内容は、時刻ｎにＳｊ→Ｓｋなる状態遷移が選択された場合に、
【００６３】
【数１４】
ｆｂ１［ｉ］ｎ＋１（Ｓｋ）＝ｆｂ１［ｉ−１］ｎ（Ｓｊ）＋ｇＬ−ｉ＋Ｋ＋１ａｎ（Ｓｊ，Ｓｋ）　・・・（１４）
となる。ここで、ｆｂ１［０］ｎ（Ｓｊ）＝０である。また、ＰＲ１では、Ｍ＝１，Ｋ＝１であるので、Ｌは図２のＦＩＲフィルタ１１ａ（雑音予測器）の長さＮと同一になる。そこで、まず図５の動作を説明する。図６に示すＰＲ１のトレリス線図から、時刻ｎにおいて状態Ｓ０に至るパスを考えると、時刻ｎ−１における状態Ｓ０から推移するパスと状態Ｓ１から推移するパスとのどちらかである。そこで、長さＮのレジスタ入れ替え／転置型ＦＩＲフィルタにおいて、時刻ｎ＋１におけるｉ（１≦ｉ≦Ｎ）番目のレジスタの内容は、
状態遷移Ｓ０→Ｓ０のとき
【００６４】
【数１５】
ｆｂ１［ｉ］ｎ＋１（Ｓ０）＝ｆｂ１［ｉ−１］ｎ（Ｓ０）＋ｇＮ−ｉ＋２ａｎ（Ｓ０，Ｓ０）
・・・（１５）
状態遷移Ｓ１→Ｓ０のとき
【００６５】
【数１６】
ｆｂ１［ｉ］ｎ＋１（Ｓ０）＝ｆｂ１［ｉ−１］ｎ（Ｓ１）＋ｇＮ−ｉ＋２ａｎ（Ｓ１，Ｓ０）
・・・（１６）
となる。だたし、ｆｂ１［０］ｎ（Ｓ０）＝０，ｆｂ１［０］ｎ（Ｓ１）＝０である。状態遷移がＳ０→Ｓ０であるかＳ１→Ｓ０であるかは、パスメトリック計算比較選択器の比較結果ａｎ（Ｓ０）によって判断される。
【００６６】
同じように時刻ｎにおいて状態Ｓ１に至るパスは、時刻ｎ−１にＳ０から推移するパスと状態Ｓ１から推移するパスのどちらかである。したがって、フィードバックフィルタのｉ（１≦ｉ≦Ｎ）番目のレジスタの内容は、
状態遷移Ｓ０→Ｓ１のとき
【００６７】
【数１７】
ｆｂ１［ｉ］ｎ＋１（Ｓ１）＝ｆｂ１［ｉ−１］ｎ（Ｓ０）＋ｇＮ−ｉ＋２ａｎ（Ｓ０，Ｓ１）
・・・（１７）
状態遷移Ｓ１→Ｓ１のとき
【００６８】
【数１８】
ｆｂ１［ｉ］ｎ＋１（Ｓ１）＝ｆｂ１［ｉ−１］ｎ（Ｓ１）＋ｇＮ−ｉ＋２ａｎ（Ｓ１，Ｓ１）
・・・（１８）
である。状態遷移がＳ０→Ｓ１であるかＳ１→Ｓ１であるかは、パスメトリック計算比較選択器の比較結果ａｎ（Ｓ１）によって判断される。前述した図５のように構成すると、
【００６９】
【数１９】
2004030811.tif 000010
【００７０】
となる。すなわち、（５）式で表されるフィードバックフィルタ第１項の演算が、レジスタの出力で実現されることになり遅延が最小になることから、回路動作高速化に大きな効果を発揮する。
【００７１】
さらに、回路動作速度高速化のための方法（回路動作速度高速化の基本的方法とパイプライン処理第１の方法）について、第２および第３の実施の形態として具体的に説明する。まず、（５）式と（１０）式からブランチメトリックは、以下のように表される。
【００７２】
【数２０】
2004030811.tif 000011
【００７３】
そこで、本発明の最尤データ検出装置において、回路動作速度高速化のための基本的な回路構成を、第２の実施の形態として説明する。
［第２の実施の形態］
図７は、最尤データ検出装置における回路動作速度高速化のため、第２の実施の形態を示す回路構成図である。なお、図７は、図２の最尤データ検出装置１ａに対して、ブランチメトリック計算部の自乗器と加算器をビタビ検出器３０ａから外にだし、ビタビ検出器３０の表し方を変更した構成であるので、ここでは追加・変更部分の機能のみを説明する。なお、ビタビ検出器３０ａの変更した機能部は、ビタビ検出器３０ａからブランチメトリック計算器を無くした構成とし、パスメトリック計算比較選択器／パスメモリ７０ｂとして表現している。
【００７４】
最尤データ検出装置１ｂは、各パスの推移するときの出力と入力との差を求める加算器５０ｂ、それを自乗してユークリッド距離を求めるための自乗器（以下、図面上はＳｑとする）６０ｂ、およびパスメトリック計算比較選択器／パスメモリ７０ｂを最尤データ検出装置１ａに対して追加・変更した構成を成す。
【００７５】
加算器５０ｂは、加算器２０ｂと自乗器６０ｂに接続され、各パスの推移するときの出力と入力との誤差を求める。ここで、加算器５０ｂは、加算器２０ｂからの出力データと、各パスの推移するときの出力、−ｇ１・ｒ＋ｒ，−ｇ１・ｒ−ｒ，ｇ１・ｒ＋ｒ，ｇ１・ｒ−ｒとを入力とする加算演算を行う。そして、加算器５０ｂは、加算演算した結果を自乗器６０ｂへ出力する。なお、ｇ１は、フォワードフィルタの係数から一意に定まる値であり、ｒは、パーシャルレスポンス理想標本値である。また、たとえば、−ｇ１・ｒ＋ｒは、（５）式の第２項、第３項であり、図示しない演算器により乗算、加算することで求められる（以下同様）。
【００７６】
自乗器６０ｂは、加算器５０ｂとパスメトリック計算比較選択器／パスメモリ７０ｂに接続され、入力データを自乗する。ここで、自乗器６０ｂでは、加算器５０ｂからのデータを入力とし、自乗されてユークリッド距離が求まり、パスメトリック計算比較選択器／パスメモリ７０ｂへ送られる。
【００７７】
パスメトリック計算比較選択器／パスメモリ７０ｂは、フィードバックフィルタ４０ｂと自乗器６０ｂに接続され、パスメトリックを計算、比較、および選択する。そして、パスメトリック計算比較選択器／パスメモリ７０ｂは、パスメトリックの履歴となる判定結果をパスメモリに蓄積し出力する。
【００７８】
ここで、図７の動作について具体的に説明する。最尤データ検出装置１ｂは、入力されたＰＲ１等化された再生信号ｙｎが、転置型ＦＩＲフィルタ１１ｂと加算器１２ｂで構成されたフォワードフィルタ１０ｂ（雑音白色化フィルタ）を通過後、フィードバックフィルタ４０ｂ（レジスタ入れ替え／転置型ＦＩＲフィルタ）の出力との加算が行われる。次に各ブランチメトリックを求めるために、加算器５０ｂ、自乗器６０ｂにより演算され、さらにパスメトリック計算比較選択器／パスメモリ７０ｂに入力される。このパスメトリック計算比較選択器／パスメモリ７０ｂでは、入力信号からパスメトリックの計算比較選択が行われ、さらにその結果が長さｄのパスメモリに蓄積されて最終的に検出結果
【００７９】
【外６】
2004030811.tif 000012
【００８０】
が出力される。ところで、（２０）式第２項は、前述した通り、時刻ｎ−１における状態Ｓｊに至る生き残りパスに基づき計算される。したがって、（２０）式第２項の計算では、まず過去の時刻ｎ−１のパスメトリック比較選択が行われる。この結果をもとに、（２０）式第３項、第４項の計算では、時刻ｎのブランチメトリックの計算が行われる。この（２０）式の計算結果から、パスメトリックの計算比較選択が行われ、時刻ｎの比較結果が決定される。ここで、時刻ｎ−１のパスメトリック比較選択から時刻ｎのパスメトリック比較選択まで帰還ループが形成されているが、このループ内の演算は１時刻で終了させなければならないことは明らかである。したがって、ループ内の演算量を減らすことが高速化の決め手になる。（２０）式の各項の演算をみると、
【００８１】
【数２１】
2004030811.tif 000013
【００８２】
なる演算は、前述した帰還に直接関与しないことがわかる。したがって、この演算後に１時刻分の遅延素子を挿入し、パイプライン処理を施すことができる。これにより回路動作高速化に大きく貢献できる。そこで、ＰＲ１におけるパイプライン処理第１の方法の構成を、第３の実施の形態として図８に示す。
［第３の実施の形態］
図８は、最尤データ検出装置におけるパイプライン処理第１の回路構成を示す図である。なお、図８は、図７の最尤データ検出装置１ｂに対して、遅延素子を追加して、加算器２０ｂと加算器５０ｂとを位置変更した構成であるので、ここでは追加部分の機能のみを説明する。
【００８３】
最尤データ検出装置１ｃは、入力したデータを１時刻分遅延させて出力する遅延素子８０ｃを、最尤データ検出装置１ｂに対して追加した構成を成す。
遅延素子８０ｃは、加算器５０ｃと加算器２０ｃに接続され、入力したデータを１時刻分遅延させて出力する。ここで、遅延素子８０ｃは、加算器５０ｃからデータが入力されると、入力したデータを１時刻分遅延させて加算器２０ｃへ出力する。
［第４の実施の形態］
次に、図８の処理をさらに高速化するため、パイプライン処理第２の方法について説明する。
【００８４】
図９は、最尤データ検出装置におけるパイプライン処理第２の回路構成を示す図である。ここで、この回路構成では、フィードバックフィルタの出力段を１時刻分短くし、短くした出力段のパスをブランチメトリックの計算に含め、これによりブランチメトリック計算器と、パスメトリック計算比較選択器との間に、出力を１時刻分遅延させる遅延素子を配置する。また、この回路構成では、１時刻前のパスメトリックの比較結果をもとに、遅延素子の直前でブランチメトリックの選択を行う。なお、図９は、図８の最尤データ検出装置１ｃに対して、遅延素子と選択器を追加した構成であるので、ここでは追加部分の機能のみを説明する。ただし、遅延素子の機能については、図８にて説明済みであるので省略する。
【００８５】
最尤データ検出装置１ｄは、入力したデータを１時刻分遅延させて出力する遅延素子９０ｄ、および入力したデータを選択出力する選択器１００ｄを、最尤データ検出装置１ｃに対して追加した構成を成す。
【００８６】
選択器１００ｄは、自乗器６０ｄと遅延素子９０ｄに接続され、入力したデータを選択出力する。ここで、選択器１００ｄでは、パスメトリック計算比較選択器／パスメモリ７０ｄの１時刻前のパスメトリック比較結果によって、自乗器６０ｄから入力した信号が選択されて、遅延素子９０ｄへ送られる。
【００８７】
これは、図８におけるパイプライン処理第１の方法と同様に、フィードバックフィルタで構成される帰還ループと関係のない演算の後に遅延素子８０ｄを挿入し、更にパスメトリック計算比較選択器／パスメモリ７０ｄ前（ブランチメトリック演算後）に遅延素子９０ｄを挿入して、パイプライン処理を行う方法である。この遅延素子９０ｄを挿入することにより、遅延素子間の演算が少なくなるため、より動作高速化が可能になる。つまり、１時刻内の演算が少なくなるため、より動作高速化が可能になる。
【００８８】
このとき、フィードバックフィルタを経由したビタビ検出器（本図においては、パスメトリック計算比較選択器／パスメモリ７０ｄ）入力への帰還において、図９における遅延素子９０ｄにより処理が１時刻遅れることになる。したがって、時刻ｎにおけるブランチメトリックは以下のように表される。
【００８９】
【数２２】
2004030811.tif 000014
【００９０】
（２２）式をみてみると、（２１）式と同様に
【００９１】
【数２３】
2004030811.tif 000015
【００９２】
なる演算が、帰還に直接関与しておらず、さらに図９に示すように遅延素子８０ｄを挿入してパイプライン処理を施せることがわかる。
ここで、図９の遅延素子９０ｄが挿入されたことにより、パスメトリックの計算比較選択は１時刻遅れることになる。したがって、時刻ｎには実際は時刻ｎ−１に状態Ｓｊに至るパスの比較選択が行われていることになる。一方、ブランチメトリックの計算は、時刻ｎに状態Ｓｋに至るすべてのパスについて行われている。ただし、時刻ｎ−２に状態Ｓｉに至るパスは、すでに比較選択が行われ確定されている。これらのことから、図９の遅延素子９０ｄの前に選択器１００ｄを設け、状態Ｓｊに至るパスの比較結果を用いてブランチメトリックの選択を行うことが可能である。
【００９３】
このようにすることにより、図９の遅延素子９０ｄを挿入するしないにかかわらず、まったく同じパスメトリック計算比較選択器、パスメモリを構成することができる。ところで、選択器１００ｄは、遅延素子８０ｄと遅延素子９０ｄの間ならばどこに挿入しても論理は変わらない。しかし、パスメトリックの計算比較選択による遅延を最小にし、装置を最も高速に動作させることを考えれば、選択器１００ｄは遅延素子９０ｄの直前に挿入することが最良である。
【００９４】
また、本発明の応用例として次に述べる構成も考えられる。（４）式より、
【００９５】
【数２４】
Ｇ（Ｄ）＝Ｆ（Ｄ）（１−Ｐ（Ｄ））＝Ｆ（Ｄ）−Ｆ（Ｄ）・Ｐ（Ｄ）
・・・（２４）
となる。ここで、Ｈ（Ｄ）を
【００９６】
【数２５】
Ｈ（Ｄ）＝−Ｇ（Ｄ）＋Ｆ（Ｄ）＝Ｆ（Ｄ）・Ｐ（Ｄ）　・・・（２５）
とおく。このとき、（２５）式の第１式右辺のＦ（Ｄ）は、状態遷移Ｓｊ→Ｓｋに対応する出力の仮定値の伝達関数とみることができる。すると、Ｈ（Ｄ）はフィードバックフィルタの伝達関数となる。一方、（２５）式の第２式は、パスメトリック計算比較選択器の比較結果によって判断されたパス出力
【００９７】
【外７】
2004030811.tif 000016
【００９８】
を入力とする、Ｐ（Ｄ）で構成されるＦＩＲフィルタである。また、（１２）式よりＰ（Ｄ）は転置型のＦＩＲフィルタで表すことができるので、問題となるフィードバックフィルタ出力の遅延は最小に抑えられる。
【００９９】
このときの構成を図１０に、またフィードバックフィルタの構成を図１１に示す。
［第５の実施の形態］
図１０は、最尤データ検出装置のフィードバックフィルタ入力を、パスメトリックの比較結果によって選択されたパス出力とした場合の回路構成を示す図である。なお、図１０の回路構成は、図２の回路構成において、フィードバックフィルタ４０への入力をパス出力としただけであるので、詳細については省略する。また、図１１は、図１０におけるフィードバックフィルタに用いるレジスタ入れ替え／転置型ＦＩＲフィルタを示す回路構成図である。なお、図１１の回路構成は、図５の回路構成のうちの入力係数が違うだけであるので、詳細については省略する。
【０１００】
ここで、図１０のフィードバックフィルタ４０ｅは、入力にビタビ検出器３０ｅのパスメトリック計算比較選択器の比較結果によって判断されたパス出力を使用することから、ＰＲ１における図５の構成が図１１のようになる。動作は、前述と同様で、（１４）式において、
【０１０１】
【外８】
2004030811.tif 000017
【０１０２】
が
【０１０３】
【外９】
2004030811.tif 000018
【０１０４】
に、ｇｉ（１≦ｉ≦Ｌ）がｐｉ（１≦ｉ≦Ｎ）に置き換わっただけである。なお、この
【０１０５】
【外１０】
2004030811.tif 000019
【０１０６】
は、パスメトリックの比較結果によって選択されたパス出力である。
また、このときのブランチメトリック
【０１０７】
【外１１】
2004030811.tif 000020
【０１０８】
は、
【０１０９】
【数２６】
2004030811.tif 000021
【０１１０】
となる。したがって、前述と同様にパイプライン処理第１の方法は、
【０１１１】
【外１２】
2004030811.tif 000022
【０１１２】
なる演算後に遅延素子を代入する。そこで、このときのＰＲ１におけるパイプライン処理第１の回路構成を図１２に示す。
図１２は、フィードバックフィルタ入力をパスメトリックの比較結果によって選択されたパス出力とした場合において、最尤データ検出装置のパイプライン処理第１の回路構成を示す図である。なお、図１２の回路構成は、図８の回路構成において、各部の入出力データが違うだけであるので、加算器と各部の入出力データのみを説明する。
【０１１３】
まず、図８の回路構成と違う入出力データは、
【０１１４】
【外１３】
2004030811.tif 000023
【０１１５】
である。このうちの
【０１１６】
【外１４】
2004030811.tif 000024
【０１１７】
は、パス出力されたフィードバックフィルタ出力である。その他の入出力データは前述の通りである。
加算器５０ｅａは、（２６）式に示す
【０１１８】
【外１５】
2004030811.tif 000025
【０１１９】
の演算を行うための構成を成し、接続関係は図８と同様である。
一方、パイプライン処理第２の方法では、１時刻遅れることを考慮し、（２６）式を書き換えると、
【０１２０】
【数２７】
2004030811.tif 000026
【０１２１】
となる。したがって、遅延素子はフィードバックフィルタの帰還に関係のない
【０１２２】
【外１６】
2004030811.tif 000027
【０１２３】
の演算後と、パスメトリック計算比較選択器の入力前に挿入することになる。このときの構成を図１３に示す。
図１３は、フィードバックフィルタ入力をパスメトリックの比較結果によって選択されたパス出力とした場合において、最尤データ検出装置のパイプライン処理第２の回路構成を示す図である。なお、図１３の回路構成は、図９の回路構成において、各部の入出力データが違うだけであるので、加算器と各部の入出力データのみを説明する。
【０１２４】
まず、図９の回路構成と違う入出力データは、
【０１２５】
【外１７】
2004030811.tif 000028
【０１２６】
である。このうちの
【０１２７】
【外１８】
2004030811.tif 000029
【０１２８】
は、パスメトリック計算比較選択器／パスメモリ７０ｅｂにてパスメトリックの比較結果により選択されたパス出力である。
また、
【０１２９】
【外１９】
2004030811.tif 000030
【０１３０】
は、フィードバックフィルタ出力である。その他の入出力データは前述の通りである。
なお、図１３の
【０１３１】
【外２０】
2004030811.tif 000031
【０１３２】
は、パスメトリック計算比較選択器／パスメモリ７０ｅｂにおけるパスメトリックの比較結果である。
加算器５０ｅｂは、（２７）式に示す
【０１３３】
【外２１】
2004030811.tif 000032
【０１３４】
の演算を行うための構成を成し、接続関係は図８と同様である。
さらに、実際に装置化を行う場合、動作速度はデバイスの特性により決まる。これを有効に活用するには、２時刻毎に計算するように並列処理を行えば、そのデバイスによって決まる動作速度の２倍の信号が扱える。これについて、応用例として、図８または図１２のパイプライン処理第１の方法における並列処理の構成を図１４および図１５に、図９または図１３のパイプライン処理第２の方法における並列処理の構成を図１６〜２１に示す。
［第６の実施の形態］
図１４および図１５は、最尤データ検出装置のパイプライン処理第１の方法における２タイムスロット分の演算を、まとめて行う並列処理の回路構成を示す図である。
【０１３５】
ここで、図１４は、２タイムスロット分取り込んだ１番目のスロットのフォワードフィルタからブランチメトリックの演算部分を示す図である。また、遅延素子Ｄは、２クロック分（ハーフレートクロック）の遅延を表す。図１５では、２番目のスロットのフォワードフィルタからブランチメトリックの演算部分を、フォワードフィルタ１０ｆｂ、加算器５０ｆｂ、遅延素子８０ｆｂ、加算器２０ｆｂ、自乗器６０ｆｂで表し、その後の加算器１１０ｆｂにおいて、２スロット分のブランチメトリックを求めるために、各パスに従い１番目のスロットと２番目のスロットのブランチメトリックの加算を行う。その結果がパスメトリック計算比較選択器／パスメモリ７０ｆｂに送られる。後は、図１２の回路構成と同様なので、詳細については省略する。
［第７の実施の形態］
図１６は、最尤データ検出装置のパイプライン処理第２の方法における２タイムスロット分の演算をまとめて行う並列処理の回路構成を示す全体図である。
【０１３６】
最尤データ検出装置１ｇは、１スロット目のＰＲ１等化された再生信号の雑音を白色化し、ブランチメトリックを算出するブロック１ｇａ、２スロット目のＰＲ１等化された再生信号の雑音を白色化し、ブランチメトリックを算出するブロック１ｇｂ、ブロック１ｇａとブロック１ｇｂの演算結果から２タイムスロット分のブランチメトリックを算出するブロック１ｇｃ、パスメトリックを計算・比較・選択し、その判定履歴を蓄積し出力するブロック７０ｇ、パス出力を入力とするフィードバックフィルタ４０ｇより構成されている。
【０１３７】
ブロック１ｇａは、フィードバックフィルタ４０ｇとブロック１ｇｃに接続され、１スロット目のＰＲ１等化された再生信号の雑音を白色化し、ブランチメトリックを算出する。そして、ブロック１ｇａは、算出したブランチメトリックｂｍ２ｎ−２（Ｓｉ，Ｓｊ，Ｓｋ，Ｓｌ）（ｉ，ｊ，ｋ，ｌ＝０，１）をブロック１ｇｃへ出力する。なお、ブロック１ｇａの回路構成については、図１７にて図示する。
【０１３８】
ブロック１ｇｂは、フィードバックフィルタ４０ｇとブロック１ｇｃに接続され、２スロット目のＰＲ１等化された再生信号の雑音を白色化し、ブランチメトリックを算出する。そして、ブロック１ｇｂは、算出したブランチメトリックｂｍ２ｎ−１（Ｓｉ，Ｓｊ，Ｓｋ，Ｓｌ，Ｓｍ）（ｉ，ｊ，ｋ，ｌ，ｍ＝０，１）をブロック１ｇｃへ出力する。なお、ブロック１ｇｂの回路構成については、図１８および図１９にて図示する。
【０１３９】
ブロック１ｇｃは、ブロック１ｇａ、ブロック１ｇｂ、およびブロック７０ｇに接続され、ブロック１ｇａとブロック１ｇｂの演算結果より２タイムスロット分のブランチメトリックを算出する。ここで、ブロック１ｇｃは、ブロック１ｇａとブロック１ｇｂからのブランチメトリックの計算結果が入力され、ブロック７０ｇから入力された１時刻前のパスメトリックの比較結果により、１時刻前のブランチを確定させる。そして、ブロック１ｇｃは、残されたブランチメトリックｂｍｎ（Ｓｋ，Ｓｌ，Ｓｍ）（ｋ，ｌ，ｍ＝０，１）を遅延して、ブロック７０ｇへ出力する。なお、ブロック１ｇｃの回路構成については、図２０、２１にて図示する。
【０１４０】
図１７は、図１６における処理ブロック１ｇａの回路構成を示す図である。なお、図１７の回路を構成する各部位は、前述した機能と同様であるため、個別の機能説明については省略する。
【０１４１】
図１８および図１９は、図１６における処理ブロック１ｇｂの回路構成を示す図である。なお、図１８および図１９の回路を構成する各部位は、前述した機能と同様であるため、個別の機能説明については省略する。
【０１４２】
図２０および図２１は、図１６における処理ブロック１ｇｃの回路構成を示す図である。なお、図２０および図２１の回路を構成する各部位は、前述した機能と同様であるため、個別の機能説明については省略する。
【０１４３】
以上説明したように、フィードバックフィルタをレジスタ入れ替え型シフトレジスタで構成し、パスメトリック計算比較選択器において現時点で最も確からしいと判断されたパス出力を利用した。こうすることで、フィードバックフィルタからビタビ検出器入力への帰還に、ゲート回路が必要なくなりゲート遅延が発生しないので、回路の動作速度の高速化が可能となった。
【０１４４】
また、具体的なパイプライン処理（第１、第２）の２つの方法により、ＬＳＩ化において、動作速度の高速化が可能となった。
なお、上記の説明では、再生信号をＰＲ１等化された信号として説明したが、他のパーシャルレスポンスにも適用することができる。
【０１４５】
【発明の効果】
以上説明したように、フィードバックフィルタをレジスタ入れ替え型シフトレジスタで構成したことで、フィードバックフィルタからビタビ検出器入力への帰還に、ゲート回路が必要なくなりゲート遅延が発生しないので、回路の動作速度の高速化が可能となる。
【図面の簡単な説明】
【図１】本発明の最尤データ検出装置の原理図である。
【図２】本発明の最尤データ検出装置における第１の実施の形態を示す回路構成図である。
【図３】本発明の最尤データ検出装置の回路構成における直接型ＦＩＲフィルタを示す回路構成図である。
【図４】本発明の最尤データ検出装置の回路構成における転置型ＦＩＲフィルタを示す回路構成図である。
【図５】ＰＲ１におけるレジスタ入れ替え／転置型ＦＩＲフィルタを示す回路構成図である。
【図６】ＰＲ１におけるトレリス線図である。
【図７】最尤データ検出装置における回路動作速度高速化のため、第２の実施の形態を示す回路構成図である。
【図８】最尤データ検出装置におけるパイプライン処理第１の回路構成を示す図である。
【図９】最尤データ検出装置におけるパイプライン処理第２の回路構成を示す図である。
【図１０】最尤データ検出装置のフィードバックフィルタ入力をパスメトリックの比較結果によって選択されたパス出力とした場合の回路構成を示す図である。
【図１１】図１０におけるフィードバックフィルタに用いるレジスタ入れ替え／転置型ＦＩＲフィルタを示す回路構成図である。
【図１２】フィードバックフィルタ入力をパスメトリックの比較結果によって選択されたパス出力とした場合において、最尤データ検出装置のパイプライン処理第１の回路構成を示す図である。
【図１３】フィードバックフィルタ入力をパスメトリックの比較結果によって選択されたパス出力とした場合において、最尤データ検出装置のパイプライン処理第２の回路構成を示す図である。
【図１４】最尤データ検出装置のパイプライン処理第１の方法における２タイムスロット分の演算を行う並列処理において、１スロット目のフォワードフィルタからブランチメトリックの計算までの回路構成を示す図である。（１／２）
【図１５】最尤データ検出装置のパイプライン処理第１の方法における２タイムスロット分の演算を行う並列処理の回路構成を示す図である。（２／２）
【図１６】最尤データ検出装置のパイプライン処理第２の方法における２タイムスロット分の演算をまとめて行う並列処理の回路構成を示す全体図である。
【図１７】図１６における処理ブロック１ｇａの回路構成を示す図である。
【図１８】図１６における処理ブロック１ｇｂの回路構成を示す図である。（１／２）
【図１９】図１６における処理ブロック１ｇｂの回路構成を示す図である。（２／２）
【図２０】図１６における処理ブロック１ｇｃの回路構成を示す図である。（１／２）
【図２１】図１６における処理ブロック１ｇｃの回路構成を示す図である。（２／２）
【図２２】従来の雑音予測型ビタビ検出器（最尤データ検出装置）の回路構成を示す図である。
【符号の説明】
１・・・最尤データ検出装置、１０・・・フォワードフィルタ、１１・・・ＦＩＲフィルタ、１２・・・加算器、２０・・・加算器、３０・・・ビタビ検出器、４０・・・フィードバックフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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