(57)【要約】【課題】製造が容易な不揮発性半導体記憶装置を提供する。【解決手段】ＭＯＮＯＳ素子７１は、ｎ型ウェル領域２ｎ上に位置するように主表面１ｆ上に形成された第１のゲート絶縁膜１１１と、第１のゲート絶縁膜１１１上に設けられた第１のゲート電極５１と、ｐ型不純物領域により構成される１対のｐ型不純物領域３３および３６とを含む。第１の絶縁膜１１１は、第１のシリコン酸化膜４１と、シリコン窒化膜４２と、シリコン窒化膜４２上に形成された第２のシリコン酸化膜４３とを含む。電界効果トランジスタ７２は、第１の絶縁膜１１１と同じ材質の第２の絶縁膜１１２を含む。【選択図】　　　　図２
2004014978.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板に形成されたｎ型半導体領域と、
前記ｎ型半導体領域に形成された不揮発性半導体記憶素子と、
前記不揮発性半導体記憶素子に接続されるように前記ｎ型半導体領域に形成された電界効果トランジスタとを備え、
前記不揮発性半導体記憶素子は、前記ｎ型半導体領域上に位置するように前記主表面上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、前記第１のゲート電極の両側でかつ前記ｎ型半導体領域に形成され、ｐ型不純物領域により構成される１対のソース領域およびドレイン領域とを含み、前記第１のゲート絶縁膜は、前記主表面上に形成された第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第２のシリコン酸化膜とを含み、前記不揮発性半導体記憶素子は、前記第１のゲート絶縁膜に電子を注入することで情報を記憶し、
前記電界効果トランジスタは、前記ｎ型半導体領域上に位置するように前記主表面上に形成され、前記第１のゲート絶縁膜と同じ材質の第２のゲート絶縁膜を含む、不揮発性半導体記憶装置。
【請求項２】
前記ドレイン領域は、前記第１のシリコン酸化膜と接触して前記第１のゲート電極と向かい合う部分を有し、前記第１のゲート電極と向かい合う前記ドレイン領域の部分でホットエレクトロンを発生させて前記第１のゲート絶縁膜に電子を注入する、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは直接接触している、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１のゲート絶縁膜と前記第２のゲート絶縁膜とは分離している、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
主表面を有する半導体基板と、
前記半導体基板に形成されたｎ型半導体領域と、
前記ｎ型半導体領域に形成された不揮発性半導体記憶素子と、
前記半導体基板に形成されたｐ型半導体領域と、
前記ｐ型半導体領域に形成された電界効果トランジスタとを備え、
前記不揮発性半導体記憶素子は、前記ｎ型半導体領域上に位置するように前記主表面上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、前記第１のゲート電極の側壁に形成された第１の側壁絶縁膜と、前記第１のゲート電極の両側でかつ前記ｎ型半導体領域に形成され、ｐ型不純物領域により構成される１対のソース領域およびドレイン領域とを含み、前記第１のゲート絶縁膜は、前記主表面上に形成された第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第２のシリコン酸化膜とを含み、前記不揮発性半導体記憶素子は前記第１のゲート絶縁膜に電子を注入することで情報を記憶し、
前記電界効果トランジスタは、前記ｐ型半導体領域上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、前記第２のゲート電極の側壁に形成された第２の側壁絶縁膜とを含み、
チャネル長方向での前記第１の側壁絶縁膜の幅は、チャネル長方向での前記第２の側壁絶縁膜の幅よりも小さい、不揮発性半導体記憶装置。
【請求項６】
前記電界効果トランジスタは、前記第２のゲート電極の両側で前記ｐ型半導体領域に形成され、ｎ型不純物領域により構成される１対のソース領域およびドレイン領域を含み、前記不揮発性半導体記憶素子の前記ソース領域および前記ドレイン領域は、前記第１の側壁絶縁膜をマスクとして前記半導体基板に不純物を注入することで形成され、前記電界効果トランジスタの前記ソース領域および前記ドレイン領域は、前記第２の側壁絶縁膜をマスクとして前記半導体基板に不純物を注入することで形成される、請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
主表面を有する半導体基板と、
前記半導体基板に形成されたｎ型半導体領域と、
前記ｎ型半導体領域に形成された不揮発性半導体記憶素子とを備え、
前記不揮発性半導体記憶素子は、前記ｎ型半導体領域上に位置するように前記主表面上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた第１のゲート電極と、前記第１のゲート電極の両側でかつ前記ｎ型半導体領域に形成され、ｐ型不純物領域により構成される１対のソース領域およびドレイン領域とを含み、前記第１のゲート絶縁膜は、前記主表面上に形成された第１のシリコン酸化膜と、前記第１のシリコン酸化膜上に形成されたシリコン窒化膜と、前記シリコン窒化膜上に形成された第２のシリコン酸化膜とを含み、前記不揮発性半導体記憶素子は、前記第１のゲート絶縁膜に電子を注入することで情報を記憶し、
前記ソース領域および前記ドレイン領域は、前記第１のシリコン酸化膜と接触して前記第１のゲート電極と向かい合う部分を有し、前記ドレイン領域が前記第１のゲート電極と向かい合う部分の幅は、前記ソース領域が前記第１のゲート電極と向かい合う部分の幅よりも大きい、不揮発性半導体記憶装置。
【請求項８】
前記第１のゲート電極の両側の側壁に形成された１対の側壁絶縁膜をさらに備え、前記ソース領域側に設けられた側壁絶縁膜の幅は相対的に大きい幅を有し、前記ドレイン領域側に設けられた前記側壁絶縁膜は相対的に小さい幅を有する、請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１のゲート電極から離隔するように前記ソース領域側に形成された第２のゲート電極と、前記第１のゲート電極から離隔するように前記ドレイン領域側に形成された第３のゲート電極とをさらに備え、
前記第１のゲート電極から前記第３のゲート電極までの距離は、前記第１のゲート電極から前記第２のゲート電極までの距離よりも長い、請求項７または８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記ソース領域および前記ドレイン領域は前記主表面に対して鋭角をなす方向から前記半導体基板に前記第２および第３のゲート電極をマスクとして不純物を注入することで形成され、前記ソース領域および前記ドレイン領域は、前記第１のシリコン酸化膜と接触して前記第１のゲート電極と向かい合う部分を有し、前記ドレイン領域が前記第１のゲート電極と向かい合う部分の幅は、前記ソース領域が前記第１のゲート電極と向かい合う部分の幅よりも大きい、請求項９に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置に関し、特に、ゲート絶縁膜に電荷を蓄積することで情報を記憶することができる不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
不揮発性半導体記憶装置として、電荷を保持するフローティングゲートが形成されたフローティングゲート型の不揮発性半導体記憶装置の他に、電荷を蓄積する電荷蓄積手段が絶縁膜により形成されたＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の不揮発性半導体記憶装置が知られている。
【０００３】
ＭＯＮＯＳ型不揮発性半導体記憶装置では、電荷を保持するシリコン窒化膜中のキャリアトラップと、シリコン窒化膜とシリコン酸化膜との界面のキャリアトラップに、電子が蓄積される。この電子の有無により、情報の有無を記憶することができる。
【０００４】
ＭＯＮＯＳ型不揮発性半導体記憶装置は、一般に、シリコン基板上に形成されたＯＮＯ（酸化物−窒化物−酸化物）膜と、そのＯＮＯ膜上に形成されたゲート電極と、ゲート電極の両側で半導体基板に形成されたソースおよびドレイン領域とにより構成される。
【０００５】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、たとえば特開２００１−２３０３３２公報に記載されている。
【０００６】
【発明が解決しようとする課題】
通常は、ＭＯＮＯＳ型不揮発性半導体記憶素子を用いた不揮発性半導体記憶装置では、複数のＭＯＮＯＳ型不揮発性半導体記憶素子がメモリセル領域を構成している。複数のＭＯＮＯＳ型不揮発性半導体記憶素子はマトリックス状に配置されて、各々のソース領域が接続されている。
【０００７】
したがって、１つのＭＯＮＯＳ型不揮発性半導体記憶素子を選択する場合には、その素子のソース線に電圧を印加するが、ソース線を共有する他のＭＯＮＯＳ型不揮発性半導体記憶素子のソース線にも電圧が印加される。そのため、選択していない他のＭＯＮＯＳ型不揮発性半導体記憶素子が選択されることになる。これを防止するために、各々のＭＯＮＯＳ型不揮発性半導体記憶素子に選択トランジスタを形成する技術の開発が進められている。しかしながら、ＭＯＮＯＳ型不揮発性半導体記憶素子の各々に選択トランジスタとして電界効果トランジスタを接続した場合には、製造工程が増加するという問題があった。
【０００８】
また、ＧＩＤＬ（Ｇａｔｅ　Ｉｎｄｕｃｅｄ　Ｄｒａｉｎ　Ｌｅａｋａｇｅ）を用いてＯＮＯ膜へ電子を注入する場合には、電子の注入効率を増加させたいという要求があった。
【０００９】
そこで、この発明は上述のような問題点を解決するためになされたものであり、この発明の１つの目的は製造工程を増加させずにＭＯＮＯＳ型不揮発性半導体記憶素子を選択できる電界効果トランジスタを有する不揮発性半導体記憶装置を提供することである。
【００１０】
この発明の別の目的は電子の注入効率が高いＭＯＮＯＳ型不揮発性半導体記憶素子を有する不揮発性半導体記憶装置を提供することである。
【００１１】
【課題を解決するための手段】
この発明の１つの局面に従った不揮発性半導体記憶装置は、主表面を有する半導体基板と、半導体基板に形成されたｎ型半導体領域と、ｎ型半導体領域に形成された不揮発性半導体記憶素子と、不揮発性半導体記憶素子に接続されるようにｎ型半導体領域に形成された電界効果トランジスタとを備える。不揮発性半導体記憶素子は、ｎ型半導体領域上に位置するように主表面上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に設けられた第１のゲート電極と、第１のゲート電極の両側でかつｎ型半導体領域に形成されて、ｐ型不純物領域により構成される１対のソース領域およびドレイン領域とを含む。第１のゲート絶縁膜は、主表面上に形成された第１のシリコン酸化膜と、第１のシリコン酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成された第２のシリコン酸化膜とを含む。不揮発性半導体記憶素子は、第１のゲート絶縁膜に電子を注入することで情報を記憶する。電界効果トランジスタは、ｎ型半導体領域上に位置するように主表面上に形成され、かつ第１のゲート絶縁膜と同じ材質の第２のゲート絶縁膜を含む。
【００１２】
このように構成された不揮発性半導体記憶装置では、電界効果トランジスタは、第１のゲート絶縁膜と同じ材質の第２のゲート絶縁膜を含む。そのため、第１のゲート絶縁膜と第２のゲート絶縁膜とを同一工程で製造することができ、製造工程を増やすことなく、選択トランジスタとしての電界効果トランジスタを形成することができる。
【００１３】
また好ましくは、ドレイン領域は、第１のシリコン酸化膜と接触して第１のゲート電極と向かい合う部分を有し、第１のゲート電極と向かい合うドレイン領域の部分でホットエレクトロンを発生させて第１のゲート絶縁膜に電子を注入する。
【００１４】
また好ましくは、第１のゲート絶縁膜と第２のゲート絶縁膜とは、直接接触している。
【００１５】
また好ましくは、第１のゲート絶縁膜と第２のゲート絶縁膜とは分離している。
【００１６】
この発明の別の局面に従った不揮発性半導体記憶装置は、主表面を有する半導体基板と、半導体基板に形成されたｎ型半導体領域と、ｎ型半導体領域に形成された不揮発性半導体記憶素子と、半導体基板に形成されたｐ型半導体領域と、ｐ型半導体領域に形成された電界効果トランジスタとを備える。不揮発性半導体記憶素子は、ｎ型半導体領域上に位置するように主表面上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側壁に形成された第１の側壁絶縁膜と、第１のゲート電極の両側でかつｎ型半導体領域に形成され、ｐ型不純物領域により構成される１対のソース領域およびドレイン領域とを含む。第１のゲート絶縁膜は、主表面上に形成された第１のシリコン酸化膜と、第１のシリコン酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成された第２のシリコン酸化膜とを含む。不揮発性半導体記憶素子は第１のゲート絶縁膜に電子を注入することで情報を記憶する。電界効果トランジスタは、ｐ型半導体領域上に第２のゲート絶縁膜を介在させて形成された第２のゲート電極と、第２のゲート電極の側壁に形成された第２の側壁絶縁膜とを含む。チャネル長方向での第１の側壁絶縁膜の幅は、チャネル長方向での第２の側壁絶縁膜の幅よりも小さい。
【００１７】
このように構成された不揮発性半導体記憶装置では、第１の側壁絶縁膜の幅は、第２の側壁絶縁膜の幅よりも小さいため、第１の側壁絶縁膜が形成される不揮発性半導体記憶素子では、第１のゲート電極と向かい合う部分の幅が大きくなるようにソース領域およびドレイン領域を形成することができる。その結果、第１のゲート電極と向かい合うドレイン領域の部分でホットエレクトロンを発生させやすくなり、第１のゲート絶縁膜への電子の注入が容易となる。さらに、ｎチャネル型トランジスタである電界効果トランジスタの第２のゲート電極の側壁に形成される第２の側壁絶縁膜の幅は相対的に大きくなるため、この側壁絶縁膜下に形成されるソース領域とドレイン領域の幅が大きくなる。通常、ｎチャネル型の電界効果トランジスタでは、ホットキャリアが発生しやすいという問題がある。そのため、ｎチャネル型の電界効果トランジスタでソース領域とドレイン領域の距離を保つことでホットキャリアの発生を防止することができる。
【００１８】
また好ましくは、電界効果トランジスタは、第２のゲート電極の両側でｐ型半導体領域に形成され、ｎ型不純物領域により構成される１対のソース領域およびドレイン領域を含む。不揮発性半導体記憶素子のソース領域およびドレイン領域は、第１の側壁絶縁膜をマスクとして半導体基板に不純物を注入することで形成され、電界効果トランジスタのソース領域およびドレイン領域は、第２の側壁絶縁膜をマスクとして半導体基板に不純物を注入することで形成される。
【００１９】
この場合、不揮発性半導体記憶素子および電界効果トランジスタのソース領域およびドレイン領域は第１および第２の側壁絶縁膜をマスクとして不純物を半導体基板に注入することで形成されるため、不揮発性半導体記憶素子の第１のゲート電極からソース領域およびドレイン領域までの距離は相対的に短くなり、電界効果トランジスタの第２のゲート電極からソース領域およびドレイン領域までの距離は相対的に長くなる。そのため、不揮発性半導体記憶装置では、第１のゲート電極とドレイン領域とがオーバーラップする部分の面積が大きくなり、第１のゲート電極と向かい合うドレイン領域の部分でホットエレクトロンを発生させ、この電子を第１のゲート絶縁膜に注入することができる。
【００２０】
ｎチャネル型の電界効果トランジスタでは、相対的に厚い厚みを有する第２の側壁絶縁膜をマスクとして半導体基板に不純物イオンを注入することでソース領域およびドレイン領域が形成されるため、第２のゲート電極からソース領域およびドレイン領域までの距離は大きくなる。その結果ソースおよびドレイン領域間の距離を確保することができ、ホットキャリアの発生を防止することができる。
【００２１】
この発明のさらに別の局面に従った不揮発性半導体記憶装置は、主表面を有する半導体基板と、半導体基板に形成されたｎ型半導体領域と、ｎ型半導体領域に形成された不揮発性半導体記憶素子とを備える。不揮発性半導体記憶素子は、ｎ型半導体領域上に位置するように主表面上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に設けられた第１のゲート電極と、第１のゲート電極の両側でかつｎ型半導体領域に形成され、ｐ型不純物領域により構成される１対のソース領域およびドレイン領域とを含む。第１のゲート絶縁膜は、主表面上に形成された第１のシリコン酸化膜と、第１のシリコン酸化膜上に形成されたシリコン窒化膜と、シリコン窒化膜上に形成された第２のシリコン酸化膜とを含む。不揮発性半導体記憶素子は、第１のゲート絶縁膜に電子を注入することで情報を記憶する。ソース領域およびドレイン領域は、第１のシリコン酸化膜と接触して第１のゲート電極と向かい合う部分を有する。ドレイン領域が第１のゲート電極と向かい合う部分の幅は、ソース領域が第１のゲート電極と向かい合う部分の幅よりも大きい。
【００２２】
このように構成された、不揮発性半導体記憶装置では、ドレイン領域が第１のゲート電極と向かい合う部分の幅は、ソース領域が第１のゲート電極と向かい合う部分の幅よりも大きいため、ドレイン領域のうち、第１のゲート電極と向かい合う部分でホットエレクトロンを発生させ、この電子を第１のゲート絶縁膜に注入することが可能となる。その結果、ドレイン領域から電子を注入することが容易となる。
【００２３】
また好ましくは、不揮発性半導体記憶装置は、第１のゲート電極の両側の側壁に形成された１対の側壁絶縁膜をさらに備える。ソース領域側に設けられた側壁絶縁膜は相対的に大きい幅を有し、ドレイン領域側に設けられた側壁絶縁膜は相対的に小さい幅を有する。この場合、側壁絶縁膜をマスクとしてシリコン基板に不純物イオンを注入することでソース領域およびドレイン領域を形成すると、ドレイン領域は第１のゲート電極に近い部分に形成され、ソース領域は第１のゲート電極から遠い部分に形成される。その結果、ドレイン領域と、第１のゲート電極とが向かい合う部分の幅が大きくなり、ドレイン領域のうち第１のゲート電極と向かい合う部分でホットキャリアを発生させてこの電子を第１のゲート絶縁膜中へ注入することができる。
【００２４】
また好ましくは、不揮発性半導体記憶装置は、第１のゲート電極から離隔するようにソース領域側に形成された第２のゲート電極と、第１のゲート電極から離隔するようにドレイン領域側に形成された第３のゲート電極とをさらに備える。第１のゲート電極から第３のゲート電極までの距離は、第１のゲート電極から第２のゲート電極までの距離よりも長い。
【００２５】
また好ましくは、ソース領域およびドレイン領域は主表面に対して鋭角をなす方向から半導体基板に第２および第３のゲート電極をマスクとして不純物を注入することで形成される。ソース領域およびドレイン領域は、第１のシリコン酸化膜と接触して第１のゲート電極と向かい合う部分を有する。ドレイン領域が第１のゲート電極と向かい合う部分の幅は、ソース領域が第１のゲート電極と向かい合う部分の幅よりも大きい。このようなソース領域およびドレイン領域を形成するために、このようなソース領域およびドレイン領域は、第２および第３のゲート電極をマスクとして不純物イオンを半導体基板に注入することで形成される。その結果、特に工程を増やすことなくソース領域およびドレイン領域を形成することができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
【００２７】
（実施の形態１）
図１は、この発明の実施の形態１に従った不揮発性半導体記憶装置を示す図であり、（Ａ）は、この発明の実施の形態１に従った不揮発性半導体記憶装置を示す平面図であり、（Ｂ）は、この発明の実施の形態１に従った不揮発性半導体記憶装置を示す等価回路図である。図１を参照して、この発明の実施の形態１に従った不揮発性半導体記憶装置１００では、シリコン基板からなる半導体基板上に分離絶縁膜３が形成されている。分離絶縁膜３が形成されていない部分が能動領域であり、この部分にソースおよびドレイン領域を構成するｐ型不純物領域３３、３６および３９が形成されている。分離絶縁膜３が延びる方向と直交する方向には、複数本の第１および第２のゲート電極５１および５２が形成されており、この各々の第１および第２のゲート電極５１および５２の間にｐ型不純物領域３３、３６および３９が形成されている。ｐ型不純物領域３３に達するようにコンタクトホール２８ａおよび２９ｂが設けられている。コンタクトホール２８ａおよび２８ｂにより、ｐ型不純物領域３３は、第１および第２のゲート電極５１および５２上に設けられたビット線ＢＬ１およびＢＬ２とに接続される。
【００２８】
メモリセルトランジスタＭＧ１からＭＧ４と、選択トランジスタＳ１からＳ４が接続されており、これらがゲート絶縁膜を共有している。メモリセルトランジスタＭＧ１およびＭＧ２が第１のゲート電極５１を共有している。メモリセルトランジスタＭＧ３およびＭＧ４が第１のゲート電極５１を共有している。選択トランジスタＳ１およびＳ２が第２のゲート電極５２を共有している。選択トランジスタＳ３およびＳ４が第２のゲート電極５２を共有している。
【００２９】
メモリセルトランジスタＭＧ１およびＭＧ３がビット線ＢＬ１に接続されており、メモリセルトランジスタＭＧ２およびＭＧ４がビット線ＢＬ２に接続されている。
【００３０】
図２は、図１中のＩＩ−ＩＩ線に沿った断面図である。図２を参照して、不揮発性半導体記憶装置１００は、主表面１ｆを有する半導体基板１と、半導体基板１に形成されたｎ型半導体領域としてのｎ型ウェル領域２ｎと、ｎ型ウェル領域２ｎに形成された不揮発性半導体記憶素子としてのＭＯＮＯＳ素子７１と、ＭＯＮＯＳ素子７１に接続されるようにｎ型ウェル領域２ｎに形成された電界効果トランジスタ７２とを備える。
【００３１】
ＭＯＮＯＳ素子７１は、ｎ型ウェル領域２ｎ上に位置するように主表面１ｆ上に形成された第１のゲート絶縁膜１１１と、第１のゲート絶縁膜１１１上に設けられた第１のゲート電極５１と、第１のゲート電極５１の両側でかつｎ型ウェル領域２ｎに形成され、１対のソース領域としてのｐ型不純物領域３３およびドレイン領域としてのｐ型不純物領域３６とを含む。第１のゲート絶縁膜１１１は、主表面１ｆ上に形成された第１のシリコン酸化膜４１と、第１のシリコン酸化膜４１上に形成されたシリコン窒化膜４２と、シリコン窒化膜４２上に形成された第２のシリコン酸化膜４３とを含む。ＭＯＮＯＳ素子７１は第１のゲート電極５１に電子１０１を注入することで情報を記憶する。電子は、第１のシリコン酸化膜４１、シリコン窒化膜４２、第２のシリコン酸化膜４３のいずれか、またはそれらの膜の界面に注入されて保持される。すなわち、電子は、第１のゲート絶縁膜１１１に注入されて保持される。これにより、情報が記憶される。
【００３２】
電界効果トランジスタ７２は、ｎ型ウェル領域２ｎ上に位置するように主表面１ｆ上に形成され、第１のゲート絶縁膜１１１と同じ材質の第２のゲート絶縁膜１１２を含む。
【００３３】
ドレイン領域としてのｐ型不純物領域３３は第１のシリコン酸化膜４１と接触して第１のゲート電極５１と向い合う部分を有する。第１のゲート電極５１と向い合うドレイン領域としてのｐ型不純物領域３３の部分でホットエレクトロンを発生させてシリコン窒化膜４２に電子１０１を注入する。第１のゲート絶縁膜１１１と第２のゲート絶縁膜１１２とは、直接接触している。
【００３４】
この実施の形態では、１つのセルにＭＯＮＯＳ素子７１と、電界効果トランジスタ７２とが形成されている。そのため、ＭＯＮＯＳ素子７１を選択しない場合には、電界効果トランジスタ７２をオフさせておけばよい。その結果、非選択のＭＯＮＯＳ素子に印加させる、いわゆるチャネルカットオフ電位が不要となる。１つのメモリセル領域に２つのトランジスタが構成されるため、１ビット当りの面積が増大する。そのため、少しでもこの２つのトランジスタの構造を小さくする必要がある。そのために、図２で示したように、選択トランジスタである電界効果トランジスタ７２の第２のゲート絶縁膜１１２もＯＮＯ構造とすることで余分なマスク合わせを不要としている。
【００３５】
シリコン基板から構成される半導体基板１の表面には分離絶縁膜３が形成されている。分離絶縁膜３は、ＬＯＣＯＳ（部分酸化）またはトレンチ分離のいずれにより構成されていてもよい。半導体基板１には、ｎ型ウェル領域２ｎが形成されている。ｎ型ウェル領域２ｎ内にｎ型不純物が含まれるカウンタドープ領域４ｎが形成されている。カウンタドープ領域４ｎ内には、複数のｐ型不純物領域３３、３６および３９が形成されている。また、ｎ型不純物領域４０も形成されている。
【００３６】
ｐ型不純物領域３３、３６および３９の各々は、ｐ型不純物濃度が相対的に高いｐ型高濃度不純物領域３１ｐ、３４ｐおよび３７ｐと、ｐ型不純物濃度が相対的に低いｐ型低濃度不純物領域３２ｐ、３５ｐおよび３８ｐとにより構成される。
【００３７】
主表面１ｆ上には、第１のシリコン酸化膜４１、シリコン窒化膜４２および第２のシリコン酸化膜４３を積層することにより構成されたＯＮＯ（酸化物−窒化物−酸化物）膜２７が形成されている。
【００３８】
第１のゲート絶縁膜１１１および第２のゲート絶縁膜１１２は、それぞれＯＮＯ膜２７により構成される。ＯＮＯ膜２７上には、ＭＯＮＯＳ素子７１の第１のゲート電極５１と、電界効果トランジスタ７２の第２のゲート電極５２とが形成されている。第１のゲート電極５１は、ｐ型不純物領域３３および３６間に形成され、第２のゲート電極５２は、ｐ型不純物領域３６および３９の間に形成される。
【００３９】
ＯＮＯ膜２７、ならびに第１および第２のゲート電極５１および５２を覆うように層間絶縁膜２８が形成されている。層間絶縁膜２８には、ｐ型不純物領域３３に達するコンタクトホール２８ａが形成されており、このコンタクトホール２８ａに、ドレインコンタクトプラグとしてのプラグ層５９が埋込まれている。なお、ＭＯＮＯＳ素子７１および電界効果トランジスタ７２は、ともにメモリセル領域２１内に形成される。
【００４０】
なお、ＭＯＮＯＳ素子７１のソース領域であるｐ型不純物領域３６側に選択トランジスタとしての電界効果トランジスタ７２を形成する理由の１つとして、ＭＯＮＯＳ素子７１へのデータの書込時のビット線電位が電界効果トランジスタ７２を介して低下することを防止するためである。
【００４１】
さらに、この実施の形態では、ＧＩＤＬにより第１のゲート絶縁膜１１１内のシリコン窒化膜４２内に電子１０１を注入する。すなわち、ドレイン領域としてのｐ型不純物領域３３のｐ型高濃度不純物領域３１ｐのうち、第１のゲート電極５１と向い合う領域（第１のゲート電極５１とオーバーラップする領域）で高電界が形成される。その結果として、価電子帯（ｖａｌｅｎｃｅ　ｂａｎｄ）から伝導帯（ｃｏｎｄｕｃｔｉｏｎ　ｂａｎｄ）へ電子がトンネリングを起こすことで電子−正孔ペアが形成され、リーク電流が生じる。その結果、電子がシリコン窒化膜４２へ注入される。
【００４２】
このＭＯＮＯＳ素子７１での動作させる電圧は、たとえば以下のとおりとなる。まず、書込時には、ドレイン領域としてのｐ型不純物領域３３の電位Ｖｄは−５Ｖ、第１のゲート電極５１の電位Ｖｇは５Ｖ、ソース領域であるｐ型不純物領域３６の電位は０Ｖまたはオープン、ｎ型ウェル領域２ｎの電位Ｖｎｗｅｌｌは０Ｖとする。
【００４３】
消去時には、ドレイン領域であるｐ型不純物領域３３の電位Ｖｄはオープン、第１のゲート電極５１の電位Ｖｇは−７Ｖ、ソース領域であるｐ型不純物領域３６の電位Ｖｓはオープンまたは７Ｖ、ｎ型ウェル領域２ｎの電位Ｖｎｗｅｌｌは７Ｖとする。
【００４４】
読出時には、ドレイン領域であるｐ型不純物領域３３の電位Ｖｄを−２．５Ｖ、第１のゲート電極５１の電位Ｖｇは−２．５Ｖ、ソース領域であるｐ型不純物領域３６の電位Ｖｓは０Ｖ、ｎ型ウェル領域２ｎの電位Ｖｎｗｅｌｌは０Ｖである。なお、この電位は、ＯＮＯ膜２７への電子蓄積がない場合の長いチャネルトランジスタでのしきい値電圧ＶｔｈをＶｔｈ＞３Ｖ程度に設定したと仮定したものである。
【００４５】
なお、フローティングゲート電極への電子の注入方法として、セルをｐチャネルトランジスタ化し、ＧＩＤＬ誘起ホットエレクトロン注入を用いることは、筆者を含めたメンバーにて既に報告済である。具体的には、ＩＥＤＭ　Ｔｅｃｈ．　Ｄｉｇ．，　１９９５，　ｐ２７９、ｎｏｖｅｌ　Ｅｌｅｃｔｒｏｎ　Ｉｎｊｅｃｔｉｏｎ　Ｍｅｔｈｏｄ　Ｕｓｉｎｇ　Ｂａｎｄ−ｔｏ−Ｂａｎｄ　ｔｕｎｎｅｌｉｎｇ　Ｉｎｄｕｃｅｄ　Ｈｏｔ　Ｅｌｅｃｔｒｏｎ　ｆｏｒ　Ｆｌａｓｈ　Ｍｅｍｏｒｙ　ｗｉｔｈ　ａ　Ｐ−ｃｈａｎｎｅｌ　Ｃｅｌｌに記載されている。上述の注入方法は、上記文献のアイデアから電子蓄積部をフローティングゲートではなくＯＮＯ界面トラップに変えることにより、構造的に簡略化し、かつ低コストの不揮発性半導体記憶装置としたものである。この電子の注入方法を用いれば、低電界で電子注入を行なうことができる。酸化膜中には、電子は捕獲されないため、書換耐性が向上する。
【００４６】
なお、データ消去時には電子をシリコン窒化膜から引き抜く必要がある。この方法としては、チャネルＦＮトンネル現象を用いる。これにより、第１のシリコン酸化膜４１に劣化を抑えることができる。また、電子の引き抜きは、フラッシュメモリと同様に、アレイブロックを一括して行うことが好ましい。この場合、ビット毎でのウエル分割が不要であり、メモリブロックとデコーダ面積増大を抑えることができる。
【００４７】
ＧＩＤＬ効率を大きくするためには、第１のゲート電極５１と、ｐ型不純物濃度が１０１９ｃｍ−３以上の濃度のｐ型高濃度不純物領域３１ｐを有するｐ型不純物領域３３が向い合う部分が存在する必要がある。このため、ＭＯＮＯＳ素子７１でのＧＩＤＬ効率を向上させるためには、ＧＩＤＬ誘起電子注入を起こす側のみのサイドウォールの薄膜化やｐ型拡散層の高濃度化が必要となる可能性もある。
【００４８】
一方、１つのメモリセルに２つのトランジスタを形成する構成でセルサイズを小さくするためには、セルトランジスタと選択トランジスタのゲート抜き部、すなわち、セルトランジスタと選択トランジスタの間の部分を可能な最小寸法で形成する必要がある。
【００４９】
一般に、高濃度ｐ型拡散層はサイドウォール形成後に注入によって形成する。これにより、周辺トランジスタと工程を共通化でき、低コスト化につながる。最小抜き寸法で、さらにサイドウォール形成後にｐ型不純物濃度注入工程を実施しても、実効的にｐ型不純物濃度を濃くすることが困難になる。なぜなら、サイドウォールによりセルトランジスタのゲート電極と選択トランジスタのゲート電極との間が埋められる場合があるからである。そのため、ドレイン側には選択トランジスタを設けられない。
【００５０】
選択トランジスタとしての電界効果トランジスタ７２のＯＮ膜２７を周辺トランジスタと同様の工程で除去する場合、セルトランジスタと選択トランジスタのゲート分割部でＯＮＯ除去有無を分けなければならない。ゲート最小寸法での抜き領域でのＯＮＯ膜の除去のマスク合わせは困難である。したがって、選択トランジスタである電界効果トランジスタ７２においてもゲート構造をＯＮＯ膜２７で構成することにより、マスク合わせの考慮が不要となる。さらに、ソース側に選択トランジスタを設けた場合、ゲート酸化膜がＯＮＯ構造で実効的に酸化膜厚が増え、チャネルコンダクタンスが低下したとしても上述のように電位降下を気にする必要がない。
【００５１】
次に、図２で示す不揮発性半導体記憶装置の製造方法について説明する。図３から図１５は、図２で示す不揮発性半導体記憶装置の製造工程を説明するための断面図である。
【００５２】
図３を参照して、シリコン基板からなる半導体基板１を用意する。半導体基板１には、メモリセル領域２１、ｎチャネル型トランジスタ領域２２および２３ならびにｐチャネル型トランジスタ領域２４および２５が形成されている。半導体基板１の主表面１ｆ上に素子分離構造として、ＬＯＣＯＳまたはＳＴＩ（Ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）を形成する。
【００５３】
図４を参照して、主表面１ｆ上にレジストパターン１０を形成する。レジストパターン１０をマスクとして矢印８５で示す方向からｎ型不純物イオンを半導体基板１に注入することにより、ｎ型ウェル領域２ｎを形成する。なお、ｐチャネル型トランジスタ領域２４にはロジック回路が形成され、ｐチャネル型トランジスタ領域２５には、高圧駆動するトランジスタが形成される。
【００５４】
図５を参照して、半導体基板１の主表面１ｆ上にレジストパターン１１を形成する。レジストパターン１１をマスクとして矢印８６で示す方向からｐ型不純物イオンを半導体基板１に注入する。これによりｐ型ウェル領域６ｐを形成する。なお、ｎチャネル型トランジスタ領域２２にはロジック回路が形成され、ｎチャネル型トランジスタ領域２３には高圧駆動トランジスタが形成される。
【００５５】
図６を参照して、半導体基板１の主表面１ｆ上にレジストパターン１２を形成する。レジストパターン１２をマスクとして矢印８７で示す方向から半導体基板１にｎ型不純物イオンを注入する。これにより、カウンタドープ領域４ｎを形成する。カウンタドープ領域４ｎはメモリセル領域２１とｐチャネル型トランジスタ領域２４とに形成される。このとき、メモリセル領域２１のカウンタドープ領域４ｎと、ｐチャネル型トランジスタ領域２４のカウンタドープ領域４ｎとを同一の注入工程で形成することができるため、マスク合わせの回数の低減を図ることができ、さらに低コスト化を進めることができる。
【００５６】
図７を参照して、周辺領域のｎチャネル型トランジスタ領域２２を露出するようにレジストパターン１３を形成する。レジストパターン１３をマスクとして矢印８８で示す方向から半導体基板１にｐ型不純物イオンを注入する。これによりｐ型ウェル領域６ｐ内にカウンタドープ領域８ｐを形成する。カウンタドープ領域８ｐは、ｎチャネル型トランジスタ領域２２に形成される。
【００５７】
図８を参照して、半導体基板１の主表面１ｆを酸化することにより、ボトム酸化膜としての第１のシリコン酸化膜４１を形成する。その後、ＣＶＤ法（化学気相成長法）でシリコン窒化膜４２を形成する。シリコン窒化膜４２上にＴＥＯＳ（Ｔｅｔｒａ　Ｅｔｈｙｌ　Ｏｒｔｈｏ　Ｓｉｌｉｃａｔｅ）を原料としてトップ酸化膜としての第２のシリコン酸化膜４３を形成する。その後、メモリセル領域２１のみを覆うレジストパターン１４を形成する。その後矢印８９で示す方向からエッチャントを第１のシリコン酸化膜４１、シリコン窒化膜４２および第２のシリコン酸化膜４３に吹きつけることにより周辺領域上のＯＮＯ膜を除去する。
【００５８】
図９を参照して、周辺高圧系であるｎチャネル型トランジスタ領域２３およびｐチャネル型トランジスタ領域２４の厚いゲート絶縁膜４５を形成する。一般に、高圧系はロジック系に比べてハンドリングする電圧が高いため膜厚の厚い酸化膜を用いる。この酸化膜形成は、２度酸化することにより形成される。
【００５９】
まず、後工程でのロジック系の領域でのゲート酸化での増加量を考慮して、１度目の酸化を行なう。その後、写真製版にてレジストパターン１５を形成する。矢印９０で示す方向からエッチャントをｎチャネル型トランジスタ領域２２およびｐチャネル型トランジスタ領域２４のゲート絶縁膜４５に吹きつけることにより、この部分でのゲート絶縁膜４５を除去する。
【００６０】
図１０を参照して、ｎチャネル型トランジスタ領域２２および２３と、ｐチャネル型トランジスタ領域２４および２５にゲート酸化を行なう。その結果、周辺領域のすべてで所望の厚さのゲート絶縁膜４５が形成される。ゲート電極となる導電材料を堆積する。その導電材料上にレジストパターン１６を形成する。レジストパターンをマスクとして導電材料をエッチングすることにより、第１および第２のゲート電極５１および５２と、周辺領域でのゲート電極５３から５６を形成する。
【００６１】
図１１を参照して、半導体基板１上にレジストパターン１７を形成する。レジストパターン１７はｎチャネル型トランジスタ領域２２を露出させている。矢印９１で示す方向からｎチャネル型トランジスタ領域２２にｎ型不純物イオンを注入することによりゲート電極５３の両側に低濃度ｎ型不純物領域６１ｎを形成する。
【００６２】
図１２を参照して、半導体基板１上にレジストパターン１８を形成する。レジストパターン１８は、メモリセル領域２１とｐチャネル型トランジスタ領域２４とを露出させる。レジストパターン１８をマスクとしてメモリセル領域２１とｐチャネル型トランジスタ領域２４とに矢印９２で示す方向からｐ型不純物イオンを注入する。これによりｐ型低濃度不純物領域３２ｐ、３５ｐ、３８ｐおよび６２ｐを形成する。
【００６３】
図１３を参照して、第１および第２のゲート電極５１および５２ならびにゲート電極５３から５６を覆うようにシリコン酸化膜を形成し、このシリコン酸化膜を全面エッチバックすることにより第１の側壁絶縁膜６４ａ、第２の側壁絶縁膜６４ｂならびに側壁絶縁膜６４ｃから６４ｆを形成する。半導体基板１上にレジストパターン１９を形成する。レジストパターン１９はｎチャネル型トランジスタ領域２２および２３を露出させる。レジストパターン１９をマスクとして矢印９３で示す方向から半導体基板１にｎ型不純物イオンを注入する。これによりｎ型高濃度不純物領域６５ｎを形成する。
【００６４】
図１４を参照して、半導体基板１上にレジストパターン２０を形成する。レジストパターン２０はメモリセル領域２１と、ｐチャネル型トランジスタ領域２４および２５とを露出させる。レジストパターン２０をマスクとしてメモリセル領域２１、ならびにｐチャネル型トランジスタ領域２４および２５とに矢印９４で示す方向からｐ型不純物イオンを注入する。これによりｐ型高濃度不純物領域３１ｐ、３４ｐ、３７ｐおよび６７ｐを形成する。
【００６５】
図１５を参照して、半導体基板１上に層間絶縁膜２８を形成する。層間絶縁膜２８上に所定のパターンを有するレジストパターン２９を形成する。レジストパターン２９をマスクとして層間絶縁膜２８をエッチングすることによりコンタクトホール２８ａを形成する。その後、コンタクトホール２８ａを埋込むようにプラグ層を形成して図２で示す不揮発性半導体記憶装置が完成する。なお、図２で示す不揮発性半導体記憶装置１００は、図２から図１５のメモリセル領域２１を拡大して示す図である。
【００６６】
このような不揮発性半導体記憶装置では、ＭＯＮＯＳ素子７１の第１のゲート絶縁膜１１１と、選択トランジスタである電界効果トランジスタ７２の第２のゲート絶縁膜１１２とが同一のＯＮＯ膜２７で形成されている。そのため、これらのＯＮＯ膜２７を１つの工程で製造することができ、製造工程を増やすことなく選択トランジスタである電界効果トランジスタ７２を形成することができる。
【００６７】
（実施の形態２）
図１６は、この発明の実施の形態２に従った不揮発性半導体記憶装置の断面図である。図１６を参照して、この発明の実施の形態２に従った不揮発性半導体記憶装置１００は、ＭＯＮＯＳ素子７１の第１のゲート絶縁膜１１１と選択トランジスタとしての電界効果トランジスタ７２の第２のゲート絶縁膜１１２とが同一のＯＮＯ膜２７で構成されているものの、これらが分離している点で実施の形態１に従った不揮発性半導体記憶装置１００と異なる。さらに、ｐ型高濃度不純物領域３１ｐのみでＭＯＮＯＳ素子７１のドレイン領域が構成されており、ｐ型高濃度不純物領域３４ｐのみでＭＯＮＯＳ素子７１のソース領域が構成されている。また、電界効果トランジスタ７２のソース領域がｐ型高濃度不純物領域３７ｐのみで構成されている。さらに、ｎ型ウェル領域２ｎ内にカウンタドープ領域が形成されていない。
【００６８】
このように構成された、この発明の実施の形態２に従った不揮発性半導体記憶装置１００も、実施の形態１に従った不揮発性半導体記憶装置１００と同様の効果がある。
【００６９】
（実施の形態３）
図１７は、この発明の実施の形態３に従った不揮発性半導体記憶装置の断面図である。図１７を参照して、この発明の実施の形態３に従った不揮発性半導体記憶装置は、実施の形態１のメモリセル領域２１と、ｎチャネル型トランジスタ領域２２とを含む。メモリセル領域２１では、半導体基板１上にｎ型ウェル領域２ｎが形成されている。ｎ型ウェル領域２ｎには、ソース領域としてのｐ型高濃度不純物領域３４ｐと、ドレイン領域としてのｐ型高濃度不純物領域３１ｐとが形成されている。ｐ型高濃度不純物領域３１ｐおよび３４ｐの間には、第１のゲート絶縁膜１１１が形成されている。第１のゲート絶縁膜１１１は、ＯＮＯ膜２７により構成されている。ＯＮＯ膜２７は、第１のシリコン酸化膜４１と、その上に形成されたシリコン窒化膜４２と、その上に形成された第２のシリコン酸化膜４３とにより構成される。第１のゲート絶縁膜１１１上には、第１のゲート電極５１が形成されている。第１のゲート電極５１の側壁５１ｓには、側壁絶縁膜６４ａが形成されている。
【００７０】
ｎチャネル型トランジスタ領域２２では、半導体基板１にｐ型ウェル領域６ｐが形成されている。ｐ型ウェル領域６ｐには、１対のｎ型不純物領域６６が形成されている。ｎ型不純物領域６６は、ｎ型不純物濃度が低い低濃度ｎ型不純物領域６１ｎと、ｎ型不純物濃度が高いｎ型高濃度不純物領域６５ｎとにより構成される。
【００７１】
１対のｎ型不純物領域６６の間にはシリコン酸化膜により構成されるゲート絶縁膜４５が形成されている。ゲート絶縁膜４５上にはゲート電極５３が形成されている。ゲート電極５３は側壁５３ｓを有し、その側壁５３ｓに接触するように側壁絶縁膜６４ｃが形成されている。
【００７２】
不揮発性半導体記憶装置１００は、主表面１ｆを有する半導体基板１と、半導体基板１に形成されたｎ型半導体領域としてのｎ型ウェル領域２ｎと、ｎ型ウェル領域２ｎに形成された不揮発性半導体記憶素子としてのＭＯＮＯＳ素子７１と、半導体基板１に形成されたｐ型半導体領域としてのｐ型ウェル領域６ｐと、ｐ型ウェル領域６ｐに形成された電界効果トランジスタ７３とを備える。
【００７３】
ＭＯＮＯＳ素子７１は、ｎ型ウェル領域２ｎ上に位置するように主表面１ｆ上に形成された第１のゲート絶縁膜１１１と、第１のゲート絶縁膜１１１上に形成された第１のゲート電極５１と、第１のゲート電極５１の側壁５１ｓに形成された第１の側壁絶縁膜６４ａと、第１のゲート電極５１の両側でかつｎ型ウェル領域２ｎに形成され、ｐ型不純物領域により構成される１対のソース領域およびドレイン領域としてのｐ型高濃度不純物領域３４ｐおよび３１ｐとを含む。
【００７４】
第１のゲート絶縁膜１１１は、主表面１ｆ上に形成された第１のシリコン酸化膜４１と、第１のシリコン酸化膜４１上に形成されたシリコン窒化膜４２と、シリコン窒化膜４２上に形成された第２のシリコン酸化膜４３とを含む。ＭＯＮＯＳ素子７１はシリコン窒化膜４２に電子１０１を注入することで情報を記憶する。
【００７５】
ドレイン領域としてのｐ型高濃度不純物領域３１ｐは第１のシリコン酸化膜４１と接触して第１のゲート電極５１と向い合う部分を有する。第１のゲート電極５１と向い合うドレイン領域としてのｐ型不純物領域３３の部分でＧＩＤＬによりホットエレクトロンを発生させてシリコン窒化膜４２に電子１０１を注入する。
【００７６】
電界効果トランジスタ７３はｐ型ウェル領域６ｐ上にゲート絶縁膜４５を介在させて形成された第２のゲート電極５３と、第２のゲート電極５３の側壁５３ｓに形成された第２の側壁絶縁膜６４ｃとを含む。第１の側壁絶縁膜６４ａの幅Ｗ１は、第２の側壁絶縁膜６４ｃの幅Ｗ３よりも小さい。
【００７７】
電界効果トランジスタ７３は、第２のゲート電極としてのゲート電極５３の両側でｐ型ウェル領域６ｐに形成され、ｎ型不純物領域により構成される１対のソースおよびドレイン領域としてのｎ型高濃度不純物領域６５ｎを含む。ＭＯＮＯＳ素子７１および電界効果トランジスタ７３のｐ型高濃度不純物領域３１ｐおよび３４ｐならびに高濃度ｎ型不純物領域６３ｎは、第１および第２の側壁絶縁膜６４ａおよび６４ｃをマスクとして半導体基板１に不純物を注入することにより形成される。そのため、ｐ型高濃度不純物領域３１ｐは第１のゲート電極５１の近傍にまで形成される。
【００７８】
上述のように、ＧＩＤＬを効率的に起こさせるには、ゲート電極に対して、ｐ型高濃度不純物領域３１ｐを形成し、その不純物濃度を１０１９ｃｍ−３以上とし、ｐ型高濃度不純物領域３１ｐが第１のゲート電極５１とオーバーラップしていなければならない。
【００７９】
ｐ型高濃度不純物領域３１ｐおよび３４ｐの形成は、周辺領域のトランジスタのソースおよびドレイン領域の形成と同一工程で行なうことにより、新たなマスクを追加する必要がない。ｐ型高濃度不純物領域３１ｐおよび３４ｐは、側壁絶縁膜６４ａをマスクとして注入される。その後の熱処理で、ｐ型高濃度不純物領域３１ｐおよび３４ｐが拡がり、ゲートオーバーラップ領域が形成される。
【００８０】
側壁絶縁膜の幅を主に決める要因は、ロジック回路のｎチャネル型トランジスタ領域２２内でのホットキャリア効果である。したがって、ｐ型高濃度不純物領域３１ｐおよび３４ｐを注入する前に第１の側壁絶縁膜６４ａの幅を狭めれば、その後の熱処理により形成される第１のゲート電極５１とｐ型高濃度不純物領域３１ｐとのオーバーラップ領域を確保しやすくなる。
【００８１】
上述の製造方法の図１４で示す工程の直前に第１の側壁絶縁膜６４ａの幅を狭めればよい。この場合、ｎチャネル型トランジスタ領域２２の第２の側壁絶縁膜６４ｃが厚い状態で図１３で示す工程に従いｎ型高濃度不純物領域６５ｎが形成される。つまり、ＭＯＮＯＳ素子７１のソース領域としてのｐ型高濃度不純物領域３４ｐおよびドレイン領域としてのｐ型高濃度不純物領域３１ｐは、幅の小さい第１の側壁絶縁膜６４ａをマスクとして半導体基板１に不純物を注入することで形成され、電界効果トランジスタ７３のソース領域およびドレイン領域としてのｎ型不純物領域６６は、幅の大きい第２の側壁絶縁膜６４ｃをマスクとして半導体基板１に不純物を注入することで形成される。
【００８２】
このように構成された、この発明の実施の形態３に従った不揮発性半導体記憶装置１００では、第１のゲート電極５１とドレイン領域を構成するｐ型高濃度不純物領域３１ｐとの重なる領域の幅Ｗ２を確保することができるため、ＧＩＤＬ効率が大きくなり、電子の注入が容易となる。さらに、周辺のｎチャネル型トランジスタ領域２２でのホットキャリアの発生を防止することができる。
【００８３】
（実施の形態４）
図１８は、この発明の実施の形態４に従った不揮発性半導体記憶装置の断面図である。図１８を参照して、この発明の実施の形態４に従った不揮発性半導体記憶装置１００は、半導体基板１上に形成されたメモリセル領域２１を有する。メモリセル領域２１では、半導体基板１にｎ型ウェル領域２ｎが形成されている。ｎ型ウェル領域２ｎには、ＭＯＮＯＳ素子７１が形成されている。
【００８４】
ＭＯＮＯＳ素子７１は、互いに距離を隔てて形成された１対のソースおよびドレイン領域としてのｐ型高濃度不純物領域３４ｐおよび３１ｐと、その間で主表面１ｆ上に形成された第１のゲート電極５１とを有する。ｐ型高濃度不純物領域３４ｐおよび３１ｐはｎ型ウェル領域２ｎ内に形成される。ｐ型高濃度不純物領域３４ｐがソース領域であり、ｐ型高濃度不純物領域３１ｐがドレイン領域である。
【００８５】
１対のソースおよびドレイン領域に挟まれるように第１のゲート絶縁膜１１１が主表面１ｆ上に形成されている。第１のゲート絶縁膜１１１はＯＮＯ膜２７により構成され、ＯＮＯ膜２７は、主表面１ｆ上に形成された第１のシリコン酸化膜４１と、第１のシリコン酸化膜４１上に形成されたシリコン窒化膜４２と、シリコン窒化膜４２上に形成された第２のシリコン酸化膜４３とを有する。
【００８６】
第１のゲート絶縁膜１１１上には第１のゲート電極５１が形成されており、その側壁５１ｓに接触するように第１の側壁絶縁膜６４ａが形成されている。
【００８７】
不揮発性半導体記憶装置１００は、主表面１ｆを有する半導体基板１と、半導体基板１に形成されたｎ型半導体領域としてのｎ型ウェル領域２ｎと、ｎ型ウェル領域２ｎに形成された不揮発性半導体記憶素子としてのＭＯＮＯＳ素子７１とを備える。ＭＯＮＯＳ素子７１はｎ型ウェル領域２ｎ上に位置するように主表面１ｆ上に形成された第１の絶縁膜としての第１のゲート絶縁膜１１１と、第１のゲート絶縁膜１１１上に設けられた第１のゲート電極５１と、第１のゲート電極５１の両側でかつｎ型ウェル領域２ｎに形成され、ｐ型不純物領域により構成される１対のソース領域およびドレイン領域としてのｐ型高濃度不純物領域３４ｐおよび３１ｐとを含む。
【００８８】
第１のゲート絶縁膜１１１は、主表面１ｆ上に形成された第１のシリコン酸化膜４１と、第１のシリコン酸化膜４１上に形成されたシリコン窒化膜４２と、シリコン窒化膜４２上に形成された第２のシリコン酸化膜４３とを含む。不揮発性半導体記憶素子としてのＭＯＮＯＳ素子７１は第１のゲート絶縁膜１１１に電子を注入することで情報を記憶する。
【００８９】
ｐ型高濃度不純物領域３４ｐおよび３１ｐは、第１のシリコン酸化膜４１と接触して第１のゲート電極５１と向かい合う部分を有する。ドレイン領域であるｐ型高濃度不純物領域３１ｐが第１のゲート電極５１と向かい合う部分の幅Ｗ４は、ソース領域としてのｐ型高濃度不純物領域３４ｐが第１のゲート電極５１と向かい合う部分の幅Ｗ５よりも大きい。
【００９０】
不揮発性半導体記憶装置１００は、第１のゲート電極５１の両側の側壁５１ｓに形成された１対の側壁絶縁膜としての第１の側壁絶縁膜６４ａをさらに備える。ソース領域側に設けられた側壁絶縁膜は相対的に大きい幅Ｗ７を有し、ドレイン領域側に設けられた側壁絶縁膜６４ａは相対的に小さい幅Ｗ６を有する。
【００９１】
このような不揮発性半導体記憶装置１００の製造方法としては、ｐ型高濃度不純物領域３４ｐおよび３１ｐを形成する前に、ドレイン領域であるｐ型高濃度不純物領域３１ｐを露出させるようなレジストマスクを形成する。このレジストパターンをマスクとして側壁絶縁膜６４ａをエッチングすることにより、ドレイン領域側の側壁絶縁膜６４ａの幅が小さくなる。側壁絶縁膜６４ａをマスクとして半導体基板１にｐ型不純物イオンを注入することでソース領域としてのｐ型高濃度不純物領域３４ｐと、ドレイン領域としてのｐ型高濃度不純物領域３１ｐとを形成する。これにより、ＧＩＤＬを起こしたいドレイン側のみｐ型高濃度不純物領域３１ｐと第１のゲート電極５１のオーバーラップ領域を拡げることができる。これに対して、ソース側は従来どおりの側壁絶縁膜６４ａの幅Ｗ７を確保できるため、セルトランジスタのチャネル長は片側分のみしか短くならず、ショートチャネル効果を抑制することができる。
【００９２】
（実施の形態５）
図１９は、この発明の実施の形態５に従った不揮発性半導体記憶装置の断面図である。図１９を参照して、この発明の実施の形態５に従った不揮発性半導体記憶装置では、半導体基板１にｎ型ウェル領域２ｎが形成されている。ｎ型ウェル領域２ｎには、ＭＯＮＯＳ素子７１および７２が形成されている。ＭＯＮＯＳ素子７１および７２はソース領域としてのｐ型高濃度不純物領域３４ｐと、ドレイン領域としてのｐ型高濃度不純物領域３１ｐおよび３７ｐとを有する。
【００９３】
また、ＭＯＮＯＳ素子７１および７２は、ソース領域およびドレイン領域の間に形成された第１および第２のゲート絶縁膜１１１および１１２と、その上に形成されたゲート電極５１ａ、５１ｂ、５２ａおよび５２ｂとを有する。第１および第２のゲート絶縁膜１１１および１１２はＯＮＯ膜２７により構成され、そのＯＮＯ膜２７は第１のシリコン酸化膜４１、シリコン窒化膜４２および第２のシリコン酸化膜４３を積層して構成されている。第１および第２のゲート絶縁膜１１１および１１２上にはゲート電極５１ａおよび５２ａが形成されている。
【００９４】
ソース領域としてのｐ型高濃度不純物領域３４ｐならびにドレイン領域としてのｐ型高濃度不純物領域３１ｐは、第１のシリコン酸化膜４１と接触して第１のゲート電極としてのゲート電極５１ａと向かい合う部分を有する。ドレイン領域としてのｐ型高濃度不純物領域３１ｐがゲート電極５１ａと向かい合う部分の幅は、ソース領域としてのｐ型高濃度不純物領域３４ｐが第１のゲート電極としてのゲート電極５１ａと向かい合う部分の幅よりも大きい。
【００９５】
不揮発性半導体記憶装置１００は、ゲート電極５１ａから離隔するようにソース領域としてのｐ型高濃度不純物領域３４ｐ側に形成された第２のゲート電極５２ａと、ゲート電極５１ａから離隔するようにドレイン領域としてのｐ型高濃度不純物領域３１ｐ側に形成された第３のゲート電極としてのゲート電極５１ｂをさらに備える。ゲート電極５１ａからゲート電極５１ａまでの距離Ｗ１０は、第１のゲート電極５１ａからゲート電極５２ａまでの距離Ｗ９よりも長い。それぞれのゲート電極５１ａおよび５２ａの幅Ｗ８とソース領域としてのｐ型高濃度不純物領域３４ｐ上でのゲート電極間の距離Ｗ９とはほぼ等しい。これに対して、ドレイン領域としてのｐ型高濃度不純物領域３１ｐ上でのゲート電極間の距離Ｗ１０は、Ｗ８のほぼ２倍である。
【００９６】
次に、図１９で示す不揮発性半導体記憶装置の製造方法について説明する。図２０は、図１９で示す不揮発性半導体記憶装置の製造工程を示す断面図である。図１９で示すようなソース領域およびドレイン領域を形成するには、不純物イオンの斜め注入を利用する。
【００９７】
すなわち、図２０で示すように、主表面１ｆに対して鋭角をなす方向から半導体基板１に第２および第３のゲート電極をマスクとして不純物イオンを注入することでソース領域としてのｐ型高濃度不純物領域３４ｐおよびドレイン領域としてのｐ型高濃度不純物領域３１ｐは形成される。このとき、ドレイン領域としてのｐ型高濃度不純物領域３１ｐ上ではゲート電極間の距離が広いためドレイン領域では、十分に不純物が注入される。そのためゲート電極５１ａおよび５２ａと向かい合うｐ型高濃度不純物領域３１ｐの幅Ｗ１１は、相対的に大きくなる。
【００９８】
これに対して、ソース領域としてのｐ型高濃度不純物領域３４ｐ上ではゲート電極間の幅が狭いため不純物イオンが十分に注入されない。その結果、ｐ型高濃度不純物領域３４ｐのうちゲート電極５２ａおよび５１ａと向かい合う部分の幅Ｗ１２は相対的に小さくなる。
【００９９】
このように構成された、この発明の実施の形態５に従った不揮発性半導体記憶装置でも、実施の形態３に従った不揮発性半導体記憶装置１００と同様の効果がある。
【０１００】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０１】
【発明の効果】
この発明に従えば、ｐチャネル型のＭＯＮＯＳ素子にてその電子の注入方法としてＧＩＤＬ誘起ホットエレクトロン注入を用いることにより以下の効果がある。すなわち、フラッシュメモリよりも工程が簡略化され低コストで製造できる。通常のＭＯＮＯＳデバイスに比べてセルサイズの微細化が可能である。ＮＲＯＭ（Ｎｉｔｒｉｄｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ）に比べて書換え耐性に優れる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従った不揮発性半導体記憶装置を示す図であり、（Ａ）は、この発明の実施の形態１に従った不揮発性半導体記憶装置を示す平面図であり、（Ｂ）は、この発明の実施の形態１に従った不揮発性半導体記憶装置を示す等価回路図である。
【図２】図１中のＩＩ−ＩＩ線に沿った断面図である。
【図３】図２で示す不揮発性半導体記憶装置の製造方法の第１工程を示す断面図である。
【図４】図２で示す不揮発性半導体記憶装置の製造方法の第２工程を示す断面図である。
【図５】図２で示す不揮発性半導体記憶装置の製造方法の第３工程を示す断面図である。
【図６】図２で示す不揮発性半導体記憶装置の製造方法の第４工程を示す断面図である。
【図７】図２で示す不揮発性半導体記憶装置の製造方法の第５工程を示す断面図である。
【図８】図２で示す不揮発性半導体記憶装置の製造方法の第６工程を示す断面図である。
【図９】図２で示す不揮発性半導体記憶装置の製造方法の第７工程を示す断面図である。
【図１０】図２で示す不揮発性半導体記憶装置の製造方法の第８工程を示す断面図である。
【図１１】図２で示す不揮発性半導体記憶装置の製造方法の第９工程を示す断面図である。
【図１２】図２で示す不揮発性半導体記憶装置の製造方法の第１０工程を示す断面図である。
【図１３】図２で示す不揮発性半導体記憶装置の製造方法の第１１工程を示す断面図である。
【図１４】図２で示す不揮発性半導体記憶装置の製造方法の第１２工程を示す断面図である。
【図１５】図２で示す不揮発性半導体記憶装置の製造方法の第１３工程を示す断面図である。
【図１６】この発明の実施の形態２に従った不揮発性半導体記憶装置の断面図である。
【図１７】この発明の実施の形態３に従った不揮発性半導体記憶装置の断面図である。
【図１８】この発明の実施の形態４に従った不揮発性半導体記憶装置の断面図である。
【図１９】この発明の実施の形態５に従った不揮発性半導体記憶装置の断面図である。
【図２０】図１９で示す不揮発性半導体記憶装置の製造工程を示す断面図である。
【符号の説明】
１　半導体基板、１ｆ　主表面、２ｎ　ｎ型ウェル領域、２７　ＯＮＯ膜、３１ｐ，３４ｐ，３７ｐ　ｐ型高濃度不純物領域、３２ｐ，３５ｐ，３８ｐ　ｐ型低濃度不純物領域、３３，３６，３９　ｐ型不純物領域、４１　第１のシリコン酸化膜、４２　シリコン窒化膜、４３　第２のシリコン酸化膜、５１　第１のゲート電極、５２　第２のゲート電極、７１　ＭＯＮＯＳ素子、７２　電界効果トランジスタ、１００　不揮発性半導体記憶装置、１０１　電子、１１１　第１のゲート絶縁膜、１１２　第２のゲート絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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