(57)【要約】【課題】アドレス入力動作の安定化、動作高速化及び低消費電力化を実現した欠陥救済回路を備えた半導体集積回路装置を提供する。【解決手段】複数の正規メモリマットのワード線救済を行う冗長マットと、上記正規メモリマット及び冗長マットに対応してＸ系のプリデコード信号を受けてワード線の選択準備動作を含むＸ系選択信号を形成するＸ系コントロール回路と、上記ワード線を選択するアドレス信号と記憶された不良アドレスとを比較してワード線救済の有無を判定する第１救済判定回路とを設け、上記正規メモリマット及び冗長マットに対応したＸ系コントロール回路において、上記第１救済判定回路の判定結果に対応して正規メモリマット又は冗長マットのワード線の選択動作を行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数からなる正規メモリマットと、
上記複数の正規メモリマットのワード線救済に用いられる冗長マットと、
上記アドレス信号を解読してワード線選択に用いられるプリデコード信号を形成するプリデコーダ回路と、
上記正規メモリマット及び冗長マットに対応して設けられ、上記プリデコード信号を受けてワード線の選択準備動作を含むＸ系選択信号を形成するＸ系コントロール回路と、
上記ワード線を選択するアドレス信号と記憶された不良アドレスとを比較してワード線救済の有無を判定する第１救済判定回路とを備え、
上記正規メモリマット及び冗長マットに対応したＸ系コントロール回路は、上記第１救済判定回路の判定結果に対応して正規メモリマット又は冗長マットのワード線の選択動作を行うことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
Ｘ系コントロール回路は、ビット線のプリチャージ信号、シェアードスイッチ制御信号を形成する回路を含み、
上記プリチャージ信号によりプリチャージ動作を終了させ、又はシェアードスイッチ制御信号により非選択側のシェアードスイッチをオフ状態にさせる前に、上記第１救済判定回路の判定結果を出力させるようにタイミング設定がなされることを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記正規メモリマット及び冗長マットは、メインワード線とサブワード線からなる階層ワード線とされ、
上記Ｘ系コントロール回路は、メインワード線の選択信号と、メインワード線に割り当てられた複数のサブワード線のいずれか１つを選択するサブワード線選択信号とを形成する回路を含むことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
上記正規メモリマット及び冗長マットは、それぞれのビット線救済に用いられる予備ビット線と、
上記ビット線を選択するアドレス信号と記憶された不良アドレスとを比較してビット線救済の有無を判定する第２救済判定回路とを更に備えてなることを特徴とする半導体集積回路装置。
【請求項５】
請求項３において、
上記ビット線方向に配置される正規メモリマットの数は２Ｎ  個とされ、冗長マットは１個であり、ワード線方向に配置される正規メモリマット及び冗長マットの数は２Ｍ  個とされることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、メモリセルアレイが複数のメモリマットに分割されてなる階層ワード線方式のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）を持つ半導体集積回路装置の欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
アドレス信号を直接にスペア判定回路に入力し、アドレスラッチが上記アドレス信号を取り込むタイミングで判定動作を行うようにして、欠陥メモリセルを冗長メモリセルと置換した場合での動作速度の劣化を抑制するようにした半導体記憶装置の例として、特開２００１−１８４８９０公報がある。
【０００３】
【特許文献１】
特開２００１−１８４８９０公報
【０００４】
【発明が解決しようとする課題】
前記特許文献１においては、上記アドレスラッチでの信号伝播遅延時間だけ早くすることができるが、かかる判定結果を待って正規メモリセルアレイと冗長メモリセルアレイに設けられたデコーダのいずれか一方の回路が動作する。したがって、判定結果がプリデコード出力より早くならないようにタイミングマージンの設定が必要である。また、アドレスラッチとは別にスペア判定回路がアドレス信号を直接に取り込むために、信号ＺＲＡＬによりアドレスラッチがアドレス信号を確定させるタイミングで、複数ビットからなるアドレス信号のいずれかがノイズにより変化したとき、あるいはスキューによって遅れて入力されたアドレス信号が存在したときには、スペア判定回路で判定されるアドレスと、アドレスラッチが取り込んだアドレス信号とが異なる場合が想定され、かかる場合には不良でもないアドレスに対して救済が行われたり、あるいは不良アドレスに対して救済が行われないという誤動作が生じてしまう。
【０００５】
図１３には、本願発明に先立って検討された不良ワード線の救済方式が示されている。前記のような誤った救済を回避するために、Ｘアドレスバッファ（ラッチ）で取り込んだアドレス信号をＸプリデコーダと救済判定回路に供給して、その判定結果によりノーマル（正規）アレイとＸ冗長アレイを選択する。この例では、ノーマルアレイが複数のメモリマットに分割されているので、マット選択回路に救済判定出力が伝えられる。したがって、動作速度は救済判定結果を待つ分だけ動作速度が遅くなるが、ノーマルアレイ又はＸ冗長アレイのいずれか一方のワード線しか選択しないから格別消費電流が増加することはない。
【０００６】
図１４には、本願発明に先立って検討された不良ワード線の他の救済方式が示されている。この例では、Ｘプリデコーダ、マット選択回路によりノーマルアレイ及びＸ冗長アレイの両方の選択動作を並行して行い、救済判定結果においてノーマルアレイで選択されたメモリセルと、Ｘ冗長アレイで選択されたメモリセルのいずれかをＹＳ選択回路により選択する。この構成では、ノーマルアレイとＸ冗長アレイの両方のワード線が選択されるので、ワード線の選択動作で消費される電流が約２倍も増加してしまう。特に、ダイナミック型ＲＡＭでは、ワード線の選択動作を行うと、記憶キャパシタに記憶された情報電荷がビット線とのチャージシェアによって失われてしまい、センスアンプの増幅動作によって元の電荷の状態に戻すという増幅動作を伴うので、上記の消費電流はメモリ動作での消費電流の大きな部分を占めるものである。
【０００７】
この発明の目的は、アドレス入力動作の安定化、動作高速化及び低消費電力化を実現した欠陥救済回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、複数の正規メモリマットのワード線救済を行う冗長マットと、上記正規メモリマット及び冗長マットに対応してＸ系のプリデコード信号を受けてワード線の選択準備動作を含むＸ系選択信号を形成するＸ系コントロール回路と、上記ワード線を選択するアドレス信号と記憶された不良アドレスとを比較してワード線救済の有無を判定する第１救済判定回路とを設け、上記正規メモリマット及び冗長マットに対応したＸ系コントロール回路において、上記第１救済判定回路の判定結果に対応して正規メモリマット又は冗長マットのワード線の選択動作を行う。
【０００９】
【発明の実施の形態】
図１には、この発明に係るダイナミック型ＲＡＭの一実施例の概略ブロック図が示されている。メモリセルアレイ部は、ノーマル（正規）アレイとＸ冗長アレイとにより構成される。つまり、ノーマアレイに発生したワード線不良は、Ｘ冗長アレイのワード線に置き換えられる。これに対して、ビット線の不良は、ノーマルアレイに設けられた冗長ＹＳ及びＸ冗長アレイに設けられた冗長ＹＳにより救済される。
【００１０】
上記のようにノーマルアレイにおけるワード線（Ｘ系）とビット線（Ｙ系）の不良の救済を上記のように振り分けたのは、ダイナミック型ＲＡＭのメモリアクセスを考慮したものである。つまり、ダイナミック型ＲＡＭでは、ワード線の選択動作によって記憶キャパシタに保持された情報電荷と、ビット線のプリチャージ電荷とのチャージシェアによる微小な電圧変化をセンスアンプによって増幅するために比較的長時間を必要とし、不良ビット線の有無の判定には時間的な余裕がある。これに対して、ワード線不良の有無の判定には、上記のような時間的な余裕がないので、前記特許文献１あるいは図１３に示した救済方法のように、いかにメモリ動作に影響を与えないでワード線不良の有無の判定を行うことの工夫が必要とされる。
【００１１】
この実施例では、Ｘアドレスバッファ（ラッチ）の出力信号をＸプリデコーダと、マット選択回路及び救済判定回路に供給する。上記マット選択回路は、上記ノーマルアレイが後述するように複数のメモリマットから構成されており、それを選択するものであり、広い意味ではＸプリデコーダの一部と見做される。
【００１２】
ノーマルアレイの選択のためにアレイコントロール回路が設けられる。このアレイコントロール回路は、Ｘプリデコーダからのプリデコード信号、マット選択回路からのマット選択信号に従って指定されたノーマルアレイの１つのワード線の選択動作が、上記救済判定回路の判定結果によって制限される。すなわち、救済判定回路により、上記選択されるべきワード線が不良と判定されたときには、上記ノーマルアレイのワード線の選択動作が行われない。Ｘ冗長アレイは、上記救済判定回路により、不良アドレスに対応して割り当てられたワード線が代わって選択される。
【００１３】
ＹＳ選択回路は、図示しないカラム系回路により指定された選択信号により、ノーマルＹＳ（正規ビット線）又は冗長ＹＳ（予備ビット線）の選択が行われる。上記カラム系回路には、Ｙアドレスバッファ（ラッチ）とＹプリデコーダ、救済判定回路を含んでおり、上記ＹＳ選択回路に供給される選択信号を形成する。
【００１４】
図２には、この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例のブロック図が示されている。メモリアレイ部は、ワード線方向及びビット線方向にそれぞれ複数分割された正規マットと、上記正規マットの１つに対応した冗長マットからなる。冗長マットは、前記のように正規マットのワード線の救済に用いられるので、ワード線の延長方向に複数個が配置される。前記冗長ＹＳは、上記個々の正規マット及び冗長マットのそれぞれに設けられた１乃至複数本の予備ビット線により構成される。
【００１５】
上記正規マット及び冗長マットに対応して、アレイコントロール回路とＲＯＷデコーダが設けられる。上記メモリアレイは、上記ワード線方向に複数個設けられた正規マットを貫通するように配置されたメインワード線と、各正規マットに設けられたサブワード線からなる階層構造とされる。上記サブワード線は、個々の正規アレイにおいて、１つのメインワード線に対して複数個が割り当てられる。上記ＲＯＷデコーダは、上記複数のサブワード線の中の１つのサブワード線を選択する選択信号を形成する。正規アレイの境界部には、サブワードドライバが設けられており、上記メインワード線の選択信号とサブワード線選択信号を受けて、１つのサブワード線の選択動作を行う。
【００１６】
アレイコントロール回路は、上記メインワード線の選択制御信号を形成するワード線選択制御回路、正規マットに設けられるビット線プリチャージ（イコライズ）回路、シェアードスイッチ制御回路、及びセンスアンプ制御回路等から構成される。アドレスバッファにより取り込まれたアドレス信号は、プリデコーダに入力されて、プリデコード信号が形成される。アレイコントロール回路は、プリデコード信号により選択される正規マットに対応して、メインワード線選択信号、上記プリチャージ制御信号、シェード制御信号及びセンスアンプ制御信号が形成される。
【００１７】
救済判定回路は、上記アドレスバッファにより取り込まれたアドレス信号が入力されて、不良アドレスへのアクセスであるかの判定を行う。この判定結果は、一方において上記アレイコントロール回路に入力され、他方において冗長マットに対応したアレイコントロール回路に入力される。プリデコーダ回路で形成されりプリデコード信号も上記冗長マットに対応したアレイコントロール回路に入力される。これは、判定出力により選択されたメインワード線の中から上記のような冗長アレイのサブワード線選択動作に用いられる。
【００１８】
図３には、図２のアレイコントロール回路の一実施例の回路図が示されている。この実施例では、正規マットに供給されるワード線制御信号ＡＸＤＢＧ、プリチャージ制御信号ＢＬＥＱＲ，Ｌ、センスアンプ制御信号ＳＡＥＢ，ＳＡＥＴ及びシェアード制御信号ＳＨＲＲＢ，ＳＨＲＬＢを形成する最終回路の直前に、ゲート回路Ｇ１，Ｇ２、及びＧ３を設けて、それぞれに救済判定回路で形成された判定出力ＨＩＴＢを供給する。
【００１９】
例えば、ワード線制御信号ＡＸＤＧＢを形成する回路は、前記プリデコーダ回路で形成されたプリデコード信号ＲＭＳＢ１、ＲＱＳＢ及びロウ系タイミング信号ＲＲ１Ｂにより形成された信号を、遅延回路ＤＬＹとゲート回路を用いた１ショットパルス発生回路に供給し、ドライバを構成するインバータ回路を通して出力するが、上記１ショットパルス発生回路の直前に上記ゲート回路Ｇ１が挿入されて、上記判定出力ＨＩＴＢより上記信号伝達が制限される。
【００２０】
プリチャージ制御信号ＢＬＥＱＲ，Ｌとセンスアンプ制御信号ＳＡＥＢ，ＳＡＥＴは、前記プリデコーダ回路で形成されたプリデコード信号ＲＭＳＢ０、ＲＭＳＢ１及びＲＱＳＢにより形成された信号により形成される。この信号がインバータ回路により構成されるドライバを通して上記プリチャージ制御信号ＢＬＥＱＲ，Ｌとして出力されるが、上記ゲート回路Ｇ２が挿入されて、上記判定出力ＨＩＴＢより上記信号伝達が制限される。上記信号とセンスアンプタイミング信号ＳＡＥにより制御されるラッチ回路により上記センスアンプ制御信号ＳＡＥＢ，ＳＡＥＴが形成されるが、上記ゲート回路Ｇ２が挿入されて、上記判定出力ＨＩＴＢより上記信号伝達が制限される。
【００２１】
シェアード制御信号ＳＨＲＲＢ，ＳＨＲＬＢを形成する回路は、前記プリデコーダ回路で形成されたプリデコード信号ＲＭＳＢ１、ＲＱＳＢにより形成された信号を、レベルシフタＬＳに供給し、ドライバを構成するインバータ回路を通して出力するが、上記レベルシフタＬＳの直前に上記ゲート回路Ｇ３が挿入されて、上記判定出力ＨＩＴＢより上記信号伝達が制限される。
【００２２】
このように、正規マットのワード線の選択動作が開始させる直前にゲート回路を挿入し、救済判定回路の判定出力ＨＩＴＢにより最終的な救済の有無の判定を行う。しだがって、かかる各制御信号が発生するまでの時間を有効利用でき、前記救済判定回路での判定時間を確保することができる。したがって、救済判定結果の時間待ちを行うことなく、正規マット又は冗長マットのワード線選択が可能となり高速化が図られる。前記図１３のように不良ワード線の無駄な選択動作や、センスアンプによる無駄な増幅動作が行われないから低消費電力となる。また、アドレスバッファを通した同じ信号により、正規回路の選択動作及び救済判定動作を行うので、前記のようなアドレスの不一致となるような誤動作を防止できる。
【００２３】
図４には、救済判定回路に設けられるヒューズ回路とアドレス比較回路の一実施例の回路図が示されている。ヒューズ回路は、ヒューズＦＵＳＥとＰチャネルＭＯＳＦＥＴＱ９とＮチャネルＭＯＳＦＥＴＱ１０とが電源電圧ＶＤＤと回路の接地電位ＶＳＳとの間に直列に接続される。ＭＯＳＦＥＴＱ９とＱ１０のゲートには、リセット信号ＲＥＳＥＴが供給される。上記ＭＯＳＦＥＴＱ９とＱ１０の共通接続点の信号は、インバータ回路Ｎ４とＮ３からなるラッチ回路に入力される。インバータ回路Ｎ３は、帰還用のものでその出力インピーダンスがインバータ回路Ｎ４に比べて大きく設定されており、上記ＭＯＳＦＥＴＱ９とＱ１０の接続点の電位に対応した信号を保持する。
【００２４】
上記リセット信号ＲＥＳＥＴがハイレベルのときにはＭＯＳＦＥＴＱ１０がオン状態となり、上記ラッチ回路にロウレベルの信号を入力する。上記リセット信号ＲＥＳＥＴをロウレベルに変化させると、ＮチャネルＭＯＳＦＥＴＱ１０がオフ状態となり、ＰチャネルＭＯＳＦＥＴＱ９がオン状態になる。ヒューズＦＵＳＥが切断されていない状態では、ヒューズＦＵＳＥとオン状態のＭＯＳＦＥＴＱ９を通して電源電圧ＶＤＤのようなハイレベルが上記ラッチ回路に入力されるので、ラッチ回路は上記ハイレベルを保持するように反転する。ヒューズＦＵＳＥが切断された状態では、ＭＯＳＦＥＴＱ９がオン状態となっても、上記電流経路が形成されないのでラッチ回路は上記ロウレベルを保持する。
【００２５】
Ｘ系アドレス信号が１０ビットからなるときには、アドレス記憶用に１０個のヒューズ回路と、かかるヒューズ回路の出力信号の有効／無効を設定する１つのヒューズ回路が別に設けられる。つまり、この１つのヒューズを切断して形成された信号により、上記１０個のヒューズ回路により形成されたアドレス信号を有効としてアドレス比較回路に伝えられる。
【００２６】
アドレス比較回路は、出力ノードＰＲＦＵと回路の接地電位との間に設けられたＮチャネルのＭＯＳＦＥＴＱ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６及びＱ７とＱ８により構成される。上記ＭＯＳＦＥＴＱ１とＱ５のゲートには、メモリアクセスにより外部から入力された非反転のアドレス信号ＲＢＸＲＴがインバータ回路Ｎ１を介して供給される。上記ＭＯＳＦＥＴＱ３とＱ７のゲートには、メモリアクセスにより外部から入力された反転のアドレス信号ＲＢＸＲＢがインバータ回路Ｎ２を通して供給される。上記非反転のアドレス信号ＲＢＸＲＴと反転のアドレス信号ＲＢＸＲＢは、相補アドレス信号である。上記ＭＯＳＦＥＴＱ２とＱ６のゲートには、前記ヒューズ回路で保持された非反転の不良アドレス信号ＲＦＳＴが供給される。上記ＭＯＳＦＥＴＱ４とＱ８のゲートには、前記ヒューズ回路で保持された反転の不良アドレス信号ＲＦＳＢが供給される。
【００２７】
上記不良アドレス信号ＲＦＳＴ，ＲＦＳＢと外部から入力されたアドレス信号ＲＢＸＲＴ，ＲＢＸＲＢのそれぞれ対応するものが一致したとき、上記４つの組み合わせのＭＯＳＦＥＴのうち、いずれか少なくもと一方がオン状態になるために電流経路が形成されず、出力ノードがハイレベルのプリチャージレベルを維持する。これに対して、不一致のときにはＭＯＳＦＥＴＱ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６及びＱ７とＱ８のいずれか１組が共にオン状態となり、上記出力ノードのプリチャージレベルをロウレベルに引き抜く。アドレス信号を構成する全ビット（例えば１０ビット）について、全て一致のときに上記出力ノードがプリチャージレベルを維持して、比較一致出力を得ることができる。
【００２８】
上記ヒューズＦＵＳＵは、特に制限されないが、半導体集積回路の最上層の配線層で形成された細い配線からなり、レーザー光線等のエネルギー線照射によって選択的に切断される。あるいは、上記配線をポリシリコンのような配線により構成し、上記ＭＯＳＦＥＴＱ７、Ｑ８に並列に比較的大きな電流を流すようなＭＯＳＦＥＴを設け、かかるＭＯＳＦＥＴをオン状態にして上記ポリシリコン等からなるヒューズ手段を溶断させるものであってもよい。
【００２９】
上記のようなヒューズ回路とアドレス比較回路は、冗長アレイに設けられたメインワード線の数に対応した数が設けられる。この場合には、メインワード線と上記ヒューズ回路とアドレス比較回路が一対一に対応して設けられる。また、ヒューズ回路とアドレス比較回路の数に対して、冗長アレイのメインワード線の数を多く設け、ヒューズ回路とアドレス比較回路を任意のメインワード線に対応させるものであっもよい。
【００３０】
図５には、この発明が適用されるダイナミック型ＲＡＭの一実施例の概略レイアウト図が示されている。同図においては、この発明が適用されるダイナミック型ＲＡＭを構成する各回路ブロックのうち、その主要部が判るように示されており、それが公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００３１】
この実施例では、半導体チップの長手方向に対して中央部分にアドレス入力回路としてのアドレスラッチが設けられる。かかるアドレスラッチに取り込まれたアドレス信号は、アドレスバッファを介して４個のメモリバンクに対応したプリデコーダと救済判定回路に伝えられる。上記のチップの中央部には、データ入出力回路及びボンディングパッド列からなる入出力インターフェイス回路及び内部電源回路等が設けられるが省略されている。
【００３２】
上述のように半導体チップの長手方向に対して左右に２個、上下に２個ずつに分けられた４個からなる各メモリアレイは、それぞれが１つのメモリバンクを構成するようにされる。上記各メモリバンクにおいて、長手方向の中央部に沿って冗長マット及びカラムデコーダ部が設けられる。このカラムデコーダ部は、カラム選択信号を形成する。
【００３３】
上記上記メモリアレイは、前記のように複数のメモリセルアレイ（サブアレイ）に分割される。１つのサブアレイは、センスアンプ領域、サブワードドライバ領域に囲まれていることにより分割される。上記センスアンプ領域と、上記サブワードドライバ領域の交差部は、交差領域（クロスエリア）とされる。上記センスアンプ領域に設けられるセンスアンプは、シェアードセンス方式により構成され、メモリセルアレイの両端に配置されるセンスアンプを除いて、センスアンプを中心にして左右に相補ビット線が設けられ、左右いずれかのメモリセルアレイの相補ビット線に選択的に接続される。
【００３４】
上述のように半導体チップの長手方向に対して左右に４個ずつに分けられたメモリアレイは、２個ずつ組となって配置される。このように２個ずつ組となって配置された２つのメモリアレイは、その中央部分にアレイコントロール回路が設けられる。このアレイコントロール回路には、メインワードドライバを含む。メインワードドライバは、上記１つのメモリアレイを貫通するように延長されるメインワード線の選択信号を形成する。また、上記メインワードドライバには、サブワード選択用信号を形成するロウデコーダとドライバも設けられ、上記メインワード線と平行に延長されてサブワード選択線信号を形成する。
【００３５】
図６には、この発明に係る論理混載メモリ集積回路（半導体集積回路装置）の一実施例の基板配置図が示されている。この実施例の半導体集積回路装置は、公知の半導体技術により、１個の半導体基板上において形成される。特に制限されないが、この実施例の半導体集積回路装置は、コンピュータシステムの所定のボードに搭載されて例えばそのキャッシュメモリを構成する。
【００３６】
図６において、本実施例の論理混載メモリ集積回路は、特に制限されないが、半導体基板ＣＨＩＰの上辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ３と、下辺側に配置される４個の回路ブロックつまりＤＲＡＭマクロセルＤＲＡＭ４〜ＤＲＡＭ７からなる合計８個のメモリバンクを備える。メモリバンク（ＤＲＡＭマクロセル）のそれぞれは、後述するようにそれぞれが独立してメモリアクセスができるようにアドレスバッファ（ラッチ）を備える。
【００３７】
論理混載メモリ集積回路は、さらに、各ＤＲＡＭマクロセルの内側にそれぞれ配置される８個のＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ７と、半導体基板ＣＨＩＰの中央部に配置されるもう１個のＳＲＡＭマクロセルＳＲＡＭ８とを備える。ＳＲＡＭマクロセルＳＲＡＭ０〜ＳＲＡＭ３ならびにＳＲＡＭ４〜ＳＲＡＭ７の内側には、半導体基板ＣＨＩＰの横の中心線に沿って、多数の入出力セルＩＯＣが列状に配置され、これらの入出力セルＩＯＣ及びＳＲＡＭマクロセルの間には、図示されない多数のゲートアレイとチップ端子に対応するパッドＰＡＤとを含む論理部ＬＣが配置される。論理部ＬＣのゲートアレイは、ユーザ仕様に基づいて組み合わされ、所定の論理回路を構成する。また、パッドＰＡＤは、パッケージに形成された配線層を介して対応するバンプに結合される。
【００３８】
上記入出力セルＩＯＣを介した上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対するデータの入出力、つまり上記ＤＲＡＭマクロセルＤＲＡＭ０〜ＤＲＡＭ７に対する書き込みと読み出しは、上記ＳＲＡＭマクロセルを介して行われる。このようなＳＲＡＭマクロセルを介在させてバッファとして使用することにより、高速なデータの書き込みと読み出しが可能にされる。データの記憶にＤＲＡＭマクロセルを用いることにより、大きな記憶容量を実現することができる。
【００３９】
外部からは直接にはＳＲＡＭ８に対して行われる。ＳＲＡＭ８に対してミスヒットのときには、ＳＲＡＭ０〜７のいずれかにアクセスし、更にミスヒットのときにはＤＲＡＭ０〜７のいずれかにアクセスする。つまり、ＳＲＡＭ８が一時キャッシュとして動作し、ＳＲＡＭ０〜７が二次キャッシュとして動作し、ＤＲＡＭ０〜７が３次キャッシュとして動作する。これらのヒット／ミスヒットの判定等を行う制御動作は、キャッシュコントロール回路を構成する論理回路ＬＣにより行われる。
【００４０】
この実施例では、前記図５の実施例と同様に、メモリバンクは複数のセルアレイ（メモリマット）から構成される。メモリマットは、セルアレイのワード線方向及びビット線方向のそれぞれに複数個が設けられる。例えば、メモリマットは、メモリマットの左右（ワード線延長方向）に設けられた１２８本のサブワードドライバにより全体で２５６本のサブワード線の選択が行われる。上記２５６本のサブワード線と２５６対のビット線の交差部にダイナミック型メモリセルが配置され、上下（ビット線延長方向）に設けられた１２８個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードドライバも隣接するメモリアレイのサブワード線の選択に共用される。
【００４１】
図５と同様に上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような２５６本の冗長ワード線、２５６対の冗長ビット線を備えることとなる。このようなＸ，Ｙ冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
【００４２】
Ｘアドレスバッファに取り込まれたＸアドレスは、一方でＸプリデコーダ回路によりデコードされ、それと並行して上記ＸアドレスがＸ系ＦＵＳＥ（ヒューズ）に記憶された不良アドレスとアドレス比較回路で比較される。Ｘプリデコーダの出力信号は、正規用マットのアレイコントロール回路と冗長マット用のアレイコントロール回路に供給される。上記不良アドレスとアドレス比較回路とを含む救済判定回路の判定出力も上記アレイコントロール回路に供給されて、かかるアイコントロール回路において、救済の有無に対応した正規マット又は冗長マットにおけるＸ系選択動作が実施される。Ｙアドレスバッファに取り込まれたＹアドレスは、Ｙ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較され、前記Ｘ系の不良アドレスの一致情報とにより、正規マットを使うか冗長マットを使うかの判定に対応して正規マットでの救済か冗長マットでの救済かに対応したＹ選択動作が行われる。
【００４３】
図７には、図５の又は図６のセルアレイの一実施例のブロック図が示されている。同図は、ワード線の配置図が示されている。上記メインワードドライバは、それに対応した１つのメモリバンクを構成するメモリセルアレイを貫通するように延長されるメインワード線の選択信号を形成する。セルアレイは、センスアンプＳＡ、サブワードドライバＳＷＤに囲まれて形成される。１つのセルアレイ（サブアレイ）は、特に制限されないが、サブワード線が２５６本とされ、それと直交する相補ビット線対は、２５６本対とされる。
【００４４】
１つのメインワード線に対して８本のワード線（サブワード線）が８本割り当てられる。上記のようにセルアレイには、２５６本のワード線が設けられるから、２５６÷８＝３２本のようなメインワード線ＭＷＬが設けられる。メインワードドライバには、ＡＸ３０〜ＡＸ３７からなる８ビットのプリデコード信号と、ＡＸ６０〜ＡＸ６４からなる４ビットのプリデコード信号が供給され、その組み合わせにより上記３２本のメインワード線の中の１本がメインワードドライバＭＷＤによって選択される。上記１つのメインワード線に対して８本ずつ割り当てられたワード線の中の１本を選択するワード線選択信号ＦＸ０〜ＦＸ７が設けられる。上記ワード線選択信号ＦＸ０〜ＦＸ７を形成するために３ビットのＸアドレス信号又はそのデコード信号が用いられる。
【００４５】
サブワードドライバＳＷＤは、上記メインワード線の選択信号と、ワード線選択信号とを受けて１本のワード線（サブワード線）を選択する。上記のようにセルアレイには２５６本のワード線が設けられ、それに対応した２５６個のサブワードドライバは、１２８個ずつ両側に分散して配置される。上記ワード線選択信号もＦＸ０〜３と、ＦＸ４〜７のように２つに分けられて入力される。１つのメインワード線に対応して設けられる８個のサブワードドライバは、０〜３の４個が一方に配置されて、上記選択信号ＦＸ０〜３が供給され、残りの４〜７の４個は他方に配置されて、上記選択信号ＦＸ４〜７が供給される。
【００４６】
この実施例においては、セルアレイに設けられるワード線がセルアレイの中央部で切断さているように示されている。このことは、電気的にワード線がセルアレイの中央部で切断されていることを示すものではない。後述するように高速化と高集積化のために、メモリセルが接続されるワード線（ＦＧ層）が中央部で切断されていることを強調するために簡略化して示したものにすぎない。
【００４７】
図８には、図５又は図６のセルアレイの一実施例のブロック図が示されている。同図は、ビット線対の配置図が示されている。ビット線対は、２４６対からなるが、その半分の１２８対に対応してセンスアンプＳＡがセルアレイの両側に分散して配置される。また、６４Ｉ／Ｏがビット線方向に延長される。太い線で示された１つのＩ／Ｏは、４対の信号線からなり、４対のビット線の信号を伝達する。カラム選択信号ＹＳ０〜１５は、４つのＩ／Ｏ線を選択する。つまり、一方のセンスアンプＳＡから２つのＩ／Ｏ線を選択し、他方のセンスアンプＳＡから２つのＩ／Ｏ線を選択する。１つのＩ／Ｏ線が４対の信号線からなるので、全体で１６ビットの信号の入出力が可能となる。信号ＣＡＹ（０）〜（１５）は、上記カラム選択信号ＹＳ０〜１５を形成するデコード信号である。
【００４８】
同図では、図面が複雑になるので、省略されているが、高速化と高集積化の実現のために、ビット線ＢＬもセルアレイの中間部で分断されている。ワード線と異なるのは、シェアードスイッチ（又はＢＬスイッチ）を設けることにより、電気的にも分断できるようにされている。
【００４９】
図９には、図７のセルアレイの一実施例の回路図が示されている。メインワード線ＭＷＬ０と１には、前記のように８個ずつの合計１６個のサブワードドライバが設けられるが、同図にはＦＸ０，１及びＦＸ４，５にそれぞれ対応した４個ずつ合計８個のサブワードドライバが例示的に示されている。このうち、メインワード線ＭＷＬ０と１及びＦＸ０に対応した２つのサブワードドライバを例にして説明すると、ＭＯＳＦＥＴＱ３０〜Ｑ３４から構成される。同図において、ゲート部に反転を意味する○を付加したのはＰチャネルＭＯＳＦＥＴの意味であり、かかる記号によってＮチャネルＭＯＳＦＥＴと区別される。
【００５０】
ＰチャネルＭＯＳＦＥＴＱ３０とＮチャネルＭＯＳＦＥＴＱ３１は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３０とＱ３１のゲートは、メインワード線ＭＷＬ０に接続される。同様に、ＰチャネルＭＯＳＦＥＴＱ３２とＮチャネルＭＯＳＦＥＴＱ３３は、ＣＭＯＳインバータ回路を構成し、ＭＯＳＦＥＴＱ３２とＱ３３のゲートには、メインワード線ＭＷＬ１に接続される。上記２つのサブワードドライバのＰチャネルＭＯＳＦＥＴＱ３０とＱ３２のドレイン、つまりはＣＭＯＳインバータ回路の動作電圧端子には、ワード線選択信号ＦＸＴ０が共通に供給される。
【００５１】
上記２つのサブワードドライバの出力端子の間には、ＮチャネルＭＯＳＦＥＴＱ３４が設けられ、そのゲートにはワード線選択信号ＦＸＢ０が供給される。以下、同様にメインワード線ＭＷＬ０と１を共通にして、ワード線選択信号ＦＸＴ１、ＦＸ４，ＦＸ５のそれぞれに対して、上記同様なサブワードドライバが３組（合計６個）設けられる。ワード線選択信号ＦＸ２，３及びＦＸ６，７に対応した残り８個のサブワードドライバは省略されている。
【００５２】
ＭＯＳＦＥＴＱ３０とＱ３１で構成されたサブワードドライバの出力端子は、ＦＧ層からなる第１サブワード線ＳＷＬ１の一端に接続される。この上記第１サブワード線ＳＷＬ１の他端は、セルアレイの中間部まで延びて終端している。それ故、前記のようにセルアレイには２５６対のビット線ＢＬが設けられるものであるが、上記第１サブワード線ＳＷＬ１は、そのうちの半分の１２８対のビット線と交差するように配置される。したがって、上記第１サブワード線ＳＷＬ１には１２８個のメモリセルが接続されることになる。
【００５３】
上記サブワードドライバの出力端子は、上記第１サブワード線ＳＷＬ１に並行に延長されＭ１配線の一端に接続される。このＭ１配線の他端は、上記第１サブワード線ＳＷＬ１の延長方向に延長される第２サブワード線ＳＷＬ２の一端に接続される。この第２サブワード線ＳＷＬ２は、前記第１サブワード線ＳＷＬ１と同様にＦＧ層から構成され、上記セルアレイの中間部から上記サブワードドライバの反対側のセルアレイ端部まで延びて、残り半分の１２８対のビット線と交差するように配置される。したがって、上記第２サブワード線ＳＷＬ２にも１２８個のメモリセルが接続されることになる。
【００５４】
上記第１サブワード線ＳＷＬ１と第２サブワード線ＳＷＬ２とは、Ｍ１配線を介して相互に接続されているので、１つのサブワードドライバにより、２５６個のメモリセルを選択状態にすることができる。しかしながら、Ｍ１配線はＦＧ層からなるサブワード線ＳＷＬ１に比べて低抵抗値とすることができるから、サブワードドライバに十分な電流駆動能力を持たせることにより、サブワード線ＳＷＬ１の遠端部のメモリセルと、サブワード線ＳＷＬ２の遠端部のメモリセルとの選択遅延時間をほぼ等しくすることができる。
【００５５】
言い換えるならばＦＧ層からなるサブワード線に２５６個のメモリセルを接続した場合の遠端部のメモリセルの選択に費やされる遅延時間に比べ、上記のように１２８個のメモリセルが接続された２つのサブワード線ＳＷＬ１とＳＷＬ２に分割させることにより、サブワードドライバの出力インピーダンスを無視すれば、それぞれの遠端部のメモリセルの選択に費やされる遅延時間を半分にすることができる。
【００５６】
サブワード線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にメモリセルの選択時間を速くできる。しかしながら、セルアレイの分割数が増加し、ワード線方向においてはサブワードドライバが設けられる数が２倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、ＦＧ層からなるサブワード線をセルアレイの中間部で切断し、サブワードドライバから遠い方に配置されるサブワード線ＳＷＬ２に対しては、サブワードドライバに近く配置されるサブワード線ＳＷＬ１と並行に配置される低抵抗のＭ１配線により上記サブワードドライバの選択信号を伝えるようにすることにより、等価的には前記のようにサブワード線に接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【００５７】
サブワード線ＳＷＬ１とＳＷＬ２の選択動作は、次の通りである。メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がハイレベルの選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となり、上記ワード線選択信号ＦＸＴ０のハイレベルをサブワード線ＳＷＬ１、ＳＷＬ２に伝える。非選択のメインワード線ＭＷＬ１に対応したサブワードドライバでは、ＮチャネルＭＯＳＦＥＴＱ３３がオン状態となり、サブワード線をロウレベルの非選択レベルにする。このとき、ＦＸＢ０のロウレベルによりＭＯＳＦＥＴＱ３４はオフ状態になっている。上記ワード線選択信号ＦＸＴ０がハイレベルの選択状態であり、メインワード線ＭＷＬ０が非選択のハイレベルで、メインワード線ＭＷＬ１が選択のロウレベルのときは、上記隣接するサブワード線が選択される。
【００５８】
メインワード線ＭＷＬ０がロウレベルの選択状態にされ、ワード線選択信号ＦＸＴ０がロウレベルの非選択状態のときには、ＰチャネルＭＯＳＦＥＴＱ３０がオン状態となるが、上記ワード線選択信号ＦＸＴ０にはＰチャネルＭＯＳＦＥＴＱ３０のしきい値電圧が残り、接地電位のようなロウレベルにすることができない。このときには、ＦＸＢ０のハイレベルによりＭＯＳＦＥＴＱ３４がオン状態となっており、上記非選択のメインワード線ＭＷＬ１に対応したサブワードドライバのＮチャネルＭＯＳＦＥＴＱ３３のオン状態で形成されたロウレベルが、上記サブワード線ＳＷＬ１とＳＷＬ２に伝えられる。このときには、ワード線選択信号ＦＸ１（ＦＸＴ１，ＦＸＢ１）ないしＦＸ７（ＦＸＴ７，ＦＸＢ７）のいずれかで他のサブワード線が選択状態にされる。
【００５９】
図１０には、図７のセルアレイの一実施例の回路図が示されている。同図においては、代表として２つのセンスアンプとそれに関連したビット線対及びプリチャージ回路、読み出し系回路及び書き込み系回路等が代表として例示的に示されている。この実施例では、メモリセルアレイが２つのメモリマットＭＡＴ０，ＭＡＴ１に分割される。メモリマットＭＡＴ０に例示的に示されているように、ダイナミック型メモリセル（Ｍｅｍｏｒｙ  Ｃｅｌｌ）    は、アドレス選択用ＭＯＳＦＥＴＱｍと記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、前記のようなサブワード線ＳＷＬ０に接続され、このＭＯＳＦＥＴＱｍの一方のソース，ドレインがビット線対のうちのビット線ＢＬＢ０に接続される。他方のソース，ドレインが情報記憶キャパシタＣｓのストレージノードと接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧が与えられる。
【００６０】
上記のようにメモリセルアレイが２つのメモリマットＭＡＴ０とＭＡＴ１に分割され、それぞれにビット線ＢＬＢ０とＢＬＴ０とＢＬＢ１，ＢＬＴ１が、同図に示すように平行に配置される。センスアンプに近く配置されたメモリマットＭＡＴ０の相補ビット線ＢＬＢ０とＢＬＴ０は、シェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。センスアンプに遠く配置されたメモリマットＭＡＴ１の相補ビット線ＢＬＢ１とＢＬＴ１に設けられたシェアードスイッチ（又はＢＬスイッチ）ＭＯＳＦＥＴＱ３とＱ４は、上記相補ビット線ＢＬＢ０とＢＬＴ０と並行に延長されるＭ２配線を介してセンスアンプの入出力ノードＢＬＢ−ＳＡ，ＢＬＴ−ＳＡと接続される。つまり、メモリセルアレイにおいて、ビット線方向の中央部に設けられた上記ＢＬスイッチ部により２つのメモリマットＭＡＴ０とＭＡＴ１に分割される。
【００６１】
センスアンプを構成する単位回路は、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８からなるＣＭＯＳラッチ回路により構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ１が設けられて接地電位が与えられる。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、センスアンプ活性化ＭＯＳＦＥＴＱ２が設けられて動作電圧が与えられる。
【００６２】
上記センスアンプ活性化ＭＯＳＦＥＴＱ２のゲートにはセンスアンプ活性化信号ＳＡＥＢが供給されて、上記信号ＳＡＥＰのロウレベルに同期してオン状態にされ、動作電圧を上記ＰチャネルＭＯＳＦＥＴＱ７，Ｑ８のソースに与える。上記センスアンプ活性化ＭＯＳＦＥＴＱ１のゲートにはセンスアンプ活性化信号ＳＡＥＴが供給され、上記信号ＳＡＥＴのハイレベルに同期してオン状態にされ、回路の接地電位をＮチャネルＭＯＳＦＥＴＱ５，Ｑ６のソースに与える。
【００６３】
上記Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ１を設けて接地電位を供給し、Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースを、他のセンスアンプの同様なＭＯＳＦＥＴのソースと共通に接続して、複数のセンスアンプに共通に上記センスアンプ活性化ＭＯＳＦＥＴＱ２を設けられて動作電圧が与えるようにしてもよい。
【００６４】
上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ─ＳＡは、読み出し系回路を構成するダイレクトセンス回路と、書き込み系回路を構成するライトアンプ回路とが設けられる。上記ダイレクトセンス回路は、ＮチャネルＭＯＳＦＥＴＱ１３〜Ｑ１６により構成される。上記ライトアンプ回路は、ＮチャネルＭＯＳＦＥＴＱ１７〜Ｑ２０により構成される。
【００６５】
上記ダイレクトセンス回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ─ＳＡにゲートが接続された増幅ＭＯＳＦＥＴＱ１４、Ｑ１６と、ゲートにカラム選択線ＹＳＴ０＜０＞に接続されたＭＯＳＦＥＴＱ１３とＱ１４がそれぞれ直列に接続される。増幅ＭＯＳＦＥＴＱ１４のドレインは、相補の読み出し用信号線ＲＩＯＢ１に接続され、増幅ＭＯＳＦＥＴＱ１６のドレインは、読み出し用信号線ＲＩＯＴ１に接続される。ＭＯＳＦＥＴＱ１３とＱ１５のソースには回路の接地電位が供給される。
【００６６】
上記ライトアンプ回路は、上記センスアンプの入出力ノードＢＬＢ−ＳＡとＢＬＴ─ＳＡと相補の書き込み用信号線ＷＩＯＢ１とＷＩＯＴ１との間に設けられた、ＭＯＳＦＥＴＱ１７、Ｑ１８及びＭＯＳＦＥＴＱ１９とＱ２０の直列回路により構成される。カラムスイッチとしてのＭＯＳＦＥＴＱ１８とＱ２０のゲートは、上記カラム選択線ＹＳＴ０に接続される。ＭＯＳＦＥＴＱ１７とＱ１９のゲートには、動作タイミング信号線ＷＳＴ０＜０＞に接続される。
【００６７】
この実施例のセンスアンプは、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対して、左右のメモリセルアレイのそれぞれ二対ずつの相補ビット線が設けられるという、いわゆるシェアードセンスアンプとされる。つまり、同図に例示的に示されている一方のメモリセルアレイにおいて、上記入出力ノードＢＬＢ−ＳＡとＢＬＴ−ＳＡに対してシェアードスイッチＭＯＳＦＥＴＱ１とＱ２を介して近い方のビット線ＢＬＢ０とＢＬＴ０に接続され、上記Ｍ２配線及びシェアードスイッチＭＯＳＦＥＴＱ３とＱ４を介して遠い方のビット線ＢＬＢ１，ＢＬＴ１に接続される。
【００６８】
この実施例では、かかるシェアードスイッチＭＯＳＦＥＴＱ１とＱ２及びＱ３とＱ４のゲートには、選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１が印加され、かかる選択信号ＳＨＲＬＢ０とＳＨＲＬＢ１の選択レベルをサブワード線ＳＷＬ等の選択レベルと同じく昇圧電圧のようなハイレベルにする。なお、センスアンプの他方にも同様なメモリセルアレイが設けられる。また、メモリセルアレイのビット線方向の両側にセンスアンプが配置されおり、上記ビット線ＢＬＢ０，ＢＬＴ０及びＢＬＢ１，ＢＬＴ１に隣接するビット線は、メモリマットＭＡＴ１に隣接する図示しないセンスアンプと接続される。
【００６９】
上記一方の相補ビット線ＢＬＢ０，ＢＬＴ０には、図示しないハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ１２とＱ１３と、ＢＬＢ０，ＢＬＴ０を短絡するＭＯＳＦＥＴＱ１１かなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ１１〜Ｑ１３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。上記他方の相補ビット線ＢＬＢ１，ＢＬＴ１にも、図示しないハーフプリチャージ電圧を供給するスイッチＭＯＳＦＥＴＱ２２とＱ２３と、ＢＬＢ１，ＢＬＴ１を短絡するＭＯＳＦＥＴＱ２１かなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ２１〜Ｑ２３のゲートは、共通にプリチャージ信号ＢＬＥＱＬＴが供給される。
【００７０】
メモリセルアレイのＭＡＴ０が選択されたときには、信号ＳＨＲＬＢ０によりＭＯＳＦＥＴＱ１とＱ２がオン状態を維持し、信号ＳＨＲＬＢ１がロウレベルにされてメモリマットＭＡＴ１のビット線ＢＬＢ１，ＢＬＴ１の切り離しが行われる。他方のメモリセルアレイのビット線も同様に切り離される。上記メモリマットＭＡＴ１が選択されたときには、信号ＳＨＲＬＢ１によりＭＯＳＦＥＴＱ３とＱ４がオン状態を維持し、信号ＳＨＲＬＢ０がロウレベルにされてメモリマットＭＡＴ０のビット線ＢＬＢ０，ＢＬＴ１の切り離しが行われる。メモリアクセスが終了したプリチャージ期間では、上記信号ＳＨＲＬＢ０、ＳＨＲＬＢ１及び他方のメモリセルアレイに対応した信号も共にハイレベルになっている。このプリチャージ期間では、前記信号ＢＬＥＱＬＴによりビット線のプリチャージが行われる。
【００７１】
この実施例では、センスアンプの増幅時に接続されるビット線は、上記のような選択動作によって選択されたメモリセルアレイにおいて、ビット線ＢＬＢ０，ＢＬＴ０又はＢＬＢ１，ＢＬＴ１のいずれか一方のみとなる。この結果、選択ビット線に接続されるメモリセルの数を１２８個のように半分にすることができる。このため、ビット線の寄生容量が減少してメモリセルの記憶キャパシタＣｓとの容量比を小さくできる。言い換えるならば、記憶キャパシタＣｓの情報電荷に対応したビット線のプリチャージ電位に対する変化量を大きくすることができる。これにより、センスアンプに入力される信号量が増大し、センスアンプの高速化及び消費電力を低減させることができる。
【００７２】
ビット線に接続されるメモリセルの数を１２８のように少なくすれば、上記同様にセンスアンプの高速化及び低消費電力化を図ることができる。しかしながら、セルアレイの分割数が増加し、ビット線方向においてはセンスアンプが設けられる数が２倍にも増加してしまう。このため、メモリセルアレイ全体の面積が増大してしまう。この実施例では、ＢＬ層からなるビット線をセルアレイの中間部で切断し、センスアンプから遠い方に配置されるビット線に対しては、センスアンプに近く配置されるビット線と並行に配置される低抵抗のＭ２配線により上記センスアンプと接続することにより、前記のようにセンスアンプに接続されるメモリセルの数を半分にすることができるので高集積化が図られる。
【００７３】
上記のようにダイナミック型ＲＡＭでは、メモリセルが接続されたワード線（サブワード線）を選択すると、メモリセルの記憶電荷がビット線とのチャージシェアによって失わせてしまうので、前記図３に示した回路のように正規アレイのアレイコントロール部のワード線制御信号、プリチャージ制御信号、センスアンプ制御信号及びシェアード制御信号が発生される回路の直前に、ゲート回路Ｇ１〜Ｇ３を設け、救済判定回路の判定出力（ＨＩＴＢ）との論理積により有効／無効（制限）を行うようにするものである。
【００７４】
図１１には、前記図６のＤＲＡＭマクロセル（メモリバンク）の一実施例のブロック図が示されている。各メモリバンクは、Ｘ，Ｙアドレスバッファ又はアドレスラッチを備える。これにより、１つのメモリバンクに対してアドレスを供給し、そのメモリ動作とは無関係に異なるメモリバンクに対して引き続きアドレスを供給することができる。つまり、ＤＲＡＭではアドレスを入力してからデータが取り出すまでに時間がかかるので、複数のメモリバンクに対してパイプライン的にメモリアクセスを行うようにすることにより、個々のメモリバンクでの読み出し動作に費やされる時間をみかけ上ゼロにすることができる。
【００７５】
この実施例では、特に制限されないが、メモリバンクは複数のセルアレイから構成される。特に制限されないが、セルアレイは、セルアレイの左右に設けられた１２８本のサブワードドライバ（ＤＶ）により全体で２５６本のサブワード線の選択が行われる。上記２５６本のサブワード線と２５６対のビット線の交差部にダイナミック型メモリセルが配置され、上下に設けられた１２８個ずつのセンスアンプにより増幅される。センスアンプはシェアードセンスアンプ方式とされ、隣接するメモリアレイに共通に用いられる。同様に、サブワードＤＶも隣接するメモリアレイのサブワード線の選択に共用される。
【００７６】
上記正規のセルアレイと同様な冗長アレイが設けられる。この冗長アレイは、前記のような２５６本の冗長ワード線、２５６対の冗長ビット線を備えることとなる。このようなＸ，Ｙ冗長に加えて、正規のサブアレイには、特に制限されないが、冗長ビット線を備える。それ故、ビット線不良は、個々の正規セルアレイ内で救済することも可能とされる。
【００７７】
Ｘアドレスバッファに取り込まれたＸアドレスは、一方でＸプリデコーダ回路によりデコードされ、それと並行して上記ＸアドレスがＸ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較される。Ｘプリデコーダの出力信号は、正規用マットのＸデコーダ回路と冗長マット用のＸデコーダ回路に供給される。上記Ｘデコーダ回路は、前記アレイコントロール回路に対応しており、Ｘ系の選択信号及び制御信号を形成するのでＸデコーダ回路のように表している。
【００７８】
Ｙアドレスバッファに取り込まれたＹアドレスは、Ｙ系ＦＵＳＥ（ヒューズ）に記憶させられた不良アドレスとアドレス比較回路で比較され、前記Ｘ系の不良アドレスの一致情報の有無により、正規マットでのビット線救済か冗長マットでのビット線救済かの切替えが行われる。Ｙ選択動作は、上記Ｘ系の選択動作の後、つまりはワード線の選択動作によってビット線に読み出された微小信号をセンスアンプによって増幅する動作の後に行われるので時間的な余裕があり、この判定結果が先行して得られ、それにより正規マットでのビット線救済か冗長マットでのビット線救済かに対応した選択動作が実施される。
【００７９】
図１２には、この発明に係るダイナミック型ＲＡＭのメモリセルアレイの一実施例の構成図が示されている。同図には、正規マットと冗長マットの関係が例示的に３つの場合が示されている。ワード線の延長方向には、いずれの場合も正規マット及び冗長マットの数は、２３  ＝８個とされる。つまり、ワード線の長さは、１／８に分割される。ビット線の延長方向には、正規マットが２２  （＝４    ）、２３  （＝８）、２４  （＝１６）のようにされ、これらに対して１個の冗長マットが設けられる。それ故、正規マットと冗長マットの合計の個数は、２２  ＋１、（＝５    ）、２３  ＋１（＝９）、２４  ＋１（＝１７）のように奇数個にされる。
【００８０】
上記のように正規アレイの数を２Ｎ  （Ｎは自然数）にすると、マットを指定するアドレス信号をＮビットとすると、それにより２Ｎ  の中の１つを選択することができる。正規アレイの数は、基本的には複数個であればよいが、アドレス信号のビット数に対して最も多くのマット数を設けるには上記２Ｎ  のようにすればよい。
【００８１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。上記正規マットと冗長マットとの関係は、必要な記憶容量からワード線に接続されるメモリセルの数、ビット線に接続されるメモリセルの数を考慮して種々の実施例形態を採ることができる。つまり、記憶容量を優先するには、上記分割数を少なくしてワード線やビット線に接続されるメモリセルの数を多くすればよい。動作速度を優先するときには、分割数を多くしてワード線やビット線に接続されるメモリセルの数を減らし、ワード線の選択動作の高速化、ビット線の読み出し信号量の増大を図ればよい。この発明は、少なくともワード線の欠陥救済回路を備えたダイナミック型ＲＡＭを備えた半導体集積回路装置に広く利用することができる。
【００８２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。複数の正規メモリマットのワード線救済を行う冗長マットと、上記正規メモリマット及び冗長マットに対応してＸ系のプリデコード信号を受けてワード線の選択準備動作を含むＸ系選択信号を形成するＸ系コントロール回路と、上記ワード線を選択するアドレス信号と記憶された不良アドレスとを比較してワード線救済の有無を判定する第１救済判定回路とを設け、上記正規メモリマット及び冗長マットに対応したＸ系コントロール回路において、上記第１救済判定回路の判定結果に対応して正規メモリマット又は冗長マットのワード線の選択動作を行うことにより、上記Ｘ系コントロール回路までの選択動作に要する時間を利用して救済判定結果を得るので高速化と正規メモリマット又は冗長マットのいずれか一方のみを動作させることにより低消費電力化が可能となる。
【図面の簡単な説明】
【図１】この発明に係るダイナミック型ＲＡＭの一実施例を示す概略ブロック図である。
【図２】この発明に係るダイナミック型ＲＡＭのメモリアレイ部の一実施例を示すブロック図である。
【図３】図２のアレイコントロール回路の一実施例を示す回路図である。
【図４】この発明に係る救済判定回路に設けられるヒューズ回路とアドレス比較回路の一実施例を示す回路図である。
【図５】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す概略レイアウト図である。
【図６】この発明に係る論理混載メモリ集積回路の一実施例を示す基板配置図である。
【図７】図５の又は図６のセルアレイの一実施例を示すブロック図である。
【図８】図５又は図６のセルアレイの一実施例を示すブロック図である。
【図９】図７のセルアレイの一実施例を示す回路図である。
【図１０】図７のセルアレイの一実施例を示す回路図である。
【図１１】図６のＤＲＡＭマクロセル（メモリバンク）の一実施例を示すブロック図である。
【図１２】この発明に係るダイナミック型ＲＡＭのメモリセルアレイの一実施例を示す構成図である。
【図１３】本願発明に先立って検討された不良ワード線の救済方式の説明図である。
【図１４】本願発明に先立って検討された不良ワード線の他の救済方式の説明図である。
【符号の説明】
Ｇ１〜Ｇ３…ゲート回路、Ｎ１〜Ｎ５…インバータ回路、ＦＵＳＥ…ヒューズ、ＣＨＩＰ…半導体基板（チップ）、ＤＲＡＭ０〜ＤＲＡＭ７…ＤＲＡＭマクロセル、ＤＦＴ…ＤＦＴ回路、ＳＲＡＭ０〜ＳＲＡＭ７…ＳＲＡＭマクロセル、ＬＣ…論理部、ＰＡＤ…パッド、ＩＯＣ…入出力セル、ＳＷＤ…サブワードドライバ、ＳＡ…センスアンプ、ＭＷＤ…メインワードドライバＱ１〜Ｑ３４…ＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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