(57)【要約】【課題】高集積度・高密度のデバイスであってもゲート電極に遮蔽されることなくイオンを注入することのできる半導体装置の製造方法を提供する。【解決手段】半導体基板１上に絶縁膜２を形成する工程と、絶縁膜２上に導電層を形成する工程と、この導電層上にハードマスク６を形成する工程と、ハードマスク６を用いて絶縁膜２および導電層をエッチングしてゲート電極８，８′を形成する工程と、ハードマスク６をテーパ形状に加工する工程と、ゲート電極８，８′をマスクとして半導体基板１の斜め上Ａ方向から半導体基板１にイオンを注入する工程とを有することを特徴とする。導電層はポリシリコン層３、窒化タングステン層４およびタングステン層５をこの順に積層させた構造とすることができる。【選択図】　図２
2004014574.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をテーパ形状に加工する工程と、
前記テーパ形状に加工されたゲート電極をマスクとして前記半導体基板の斜め上方向から前記半導体基板にイオンを注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート電極はポリシリコン層、窒化タングステン層およびタングステン層をこの順に積層させた構造であり、これらの層のうち上から順に少なくとも１層をテーパ形状に加工する請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に導電層を形成する工程と、
前記導電層上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記絶縁膜および前記導電層をエッチングしてゲート電極を形成する工程と、
前記ハードマスクをテーパ形状に加工する工程と、
前記ゲート電極をマスクとして前記半導体基板の斜め上方向から前記半導体基板にイオンを注入する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
前記ハードマスクをテーパ形状に加工する工程はさらに前記導電層をテーパ形状に加工することを含む請求項３に記載の半導体装置の製造方法。
【請求項５】
前記導電層はポリシリコン層、窒化タングステン層およびタングステン層をこの順に積層させた構造であり、これらの層のうち上から順に少なくとも１層をテーパ形状に加工する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記半導体基板はＳＯＩ基板である請求項１〜５に記載の半導体装置の製造方法。
【請求項７】
半導体基板上に酸化膜を形成する工程と、
前記酸化膜上にダミーゲートパターンを形成する工程と、
前記ダミーゲートパターンをテーパ形状に加工する工程と、
前記テーパ形状に加工されたダミーゲートパターンをマスクとして前記半導体基板の斜め上方向から前記半導体基板にイオンを注入する工程と、
前記酸化膜および前記ダミーゲートパターンの上に層間絶縁膜を形成する工程と、
前記ダミーゲートパターンの上面が露出するまで前記層間絶縁膜を除去する工程と、
前記ダミーゲートパターンを選択的に除去して溝を形成する工程と、
前記溝の底面に露出している前記酸化膜を除去する工程と、
前記溝の前記底面および側面並びに前記層間絶縁膜上にゲート絶縁膜を形成する工程と、
前記溝をゲート電極材料で埋込む工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
前記テーパ形状に加工する工程は高密度プラズマによる異方性エッチングである請求項１〜７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、より詳しくは、ゲート電極等をマスクとして半導体基板の斜め上方向から半導体基板にイオンを注入する工程を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の集積度の増加に伴い個々のデバイスの寸法は微小化が進み、各デバイスを構成する半導体領域の寸法も微細化されている。このように微細化が進むとショートチャネル効果によってソース・ドレイン間にパンチスルーの問題が起こることから、これを解決するための技術の一つとして従来よりハロー注入法が用いられている。ハロー注入法は、例えば特開平１１−２１４６８７号公報に記載されているように、ソース・ドレイン部を囲むように基板と同じタイプの濃度の高い不純物領域（以下、ポケット領域という）を形成することにより、ソース・ドレイン間のパンチスルーを抑える方法である。ポケット領域を形成する方法としては、特開平９−２４６５３９号公報に記載されているように、半導体基板に対して斜めに不純物イオンを注入する方法がある。
【０００３】
ところで、ゲート電極材料としては、一般にポリシリコンが用いられる。また、ゲート電極の構造としては、シート抵抗を低減させてデバイスの高速化を図るために、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）などの高融点金属やこれらの金属のシリサイドをポリシリコンの上に形成した積層構造がとられる。このようなゲート電極の形成には、ハードマスクを使用するエッチング方法が採用されている。
【０００４】
図１１に従来の半導体装置の製造方法を示す。まず、半導体基板４２の主面上にゲート絶縁膜４３を形成した後、不純物をドープしたポリシリコン層４４を形成する。続いて、窒化タングステン（ＷＮ）層４５、タングステン（Ｗ）層４６を堆積した後、酸化シリコン（ＳｉＯ２）膜などからなるハードマスク４７を形成し、図１１（ａ）の構造とする。次に、レジスト膜４８を形成し、フォトリソグラフィ法によりレジスト膜４８をパターニングする（図１１（ｂ））。パターニングしたレジスト膜４８をマスクとしてハードマスク４７をエッチングした後、レジスト膜４８を除去する（図１１（ｃ））。ハードマスク４７を用いてタングステン膜４６、窒化タングステン膜４５、ポリシリコン膜４４およびゲート絶縁膜４３をエッチングして、図１１（ｄ）の構造とする。
【０００５】
【発明が解決しようとする課題】
ところで、ハードマスクはレジスト膜のように選択的に除去することが困難であることから、ゲート電極上にハードマスクを残した場合には、ハードマスクの膜厚分だけゲート電極のアスペクト比は増大することになる。一方、高集積度・高密度デバイスではソース・ドレイン・プロファイルを非常に浅くする必要がある。したがって、図１１において、ハロー注入法での注入イオンの入射方向（Ａ方向）と半導体基板４２の主面４２ａに垂直な方向（Ｂ方向）とがなす角度θ（以下、注入角度という）を大きくすることが求められる。しかしながら、ゲート電極のアスペクト比が増大することにより、注入角度θの大きい注入イオンはゲート電極４９，４９′によって遮蔽され、所望のポケット領域を形成することができなくなるという問題があった。すなわち、高集積度・高密度デバイスでは３０°以上の注入角度でイオンを入射する必要があるのに対し、従来の半導体装置では注入角度を３０°程度とするのが限界であって、これ以上大きくするとゲート電極によりイオンが遮蔽されてしまうという問題があった。
【０００６】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明は、高集積度・高密度のデバイスであってもゲート電極に遮蔽されることなくイオンを注入することのできる半導体装置の製造方法を提供するものである。
【０００７】
【課題を解決するための手段】
本発明による第１の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、このゲート絶縁膜上にゲート電極を形成する工程と、このゲート電極をテーパ形状に加工する工程と、このテーパ形状に加工されたゲート電極をマスクとして半導体基板の斜め上方向から半導体基板にイオンを注入する工程とを有することを特徴とする。ゲート電極はポリシリコン層および高融点金属層を含む積層構造であってもよく、ゲート電極の加工はこの高融点金属層のみの加工であってもよい。また、ゲート電極はポリシリコン層およびシリサイド層を含む積層構造であってもよく、ゲート電極の加工はこのシリサイド層のみの加工であってもよい。
【０００８】
また、ゲート電極はポリシリコン層、窒化タングステン層およびタングステン層をこの順に積層させた構造とすることができ、これらの層のうち上から順に少なくとも１層をテーパ形状に加工してもよい。ここで「上から順に少なくとも１層」とは、必ず最上層であるタングステン層が含まれる意であり、加工される順序には関係しない。例えば、最上層のタングステン層のみがテーパ形状になるように加工してもよく、タングステン層および窒化タングステン層がテーパ形状になるように加工してもよい。さらに、タングステン層、窒化タングステン層およびポリシリコン層がテーパ形状になるように加工してもよい。最終的にこれらがテーパ形状になるのであれば、加工順序はいずれが先であってもよい。
【０００９】
テーパ形状に加工する工程は、高密度プラズマによる異方性エッチングにより行うことができる。また、半導体基板はＳＯＩ基板であってもよい。
【００１０】
また、本発明による第２の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、この絶縁膜上に導電層を形成する工程と、この導電層上にハードマスクを形成する工程と、このハードマスクを用いて絶縁膜および導電層をエッチングしてゲート電極を形成する工程と、ハードマスクをテーパ形状に加工する工程と、ゲート電極をマスクとして半導体基板の斜め上方向から半導体基板にイオンを注入する工程とを有することを特徴とする。ハードマスクをテーパ形状に加工する工程はさらに導電層をテーパ形状に加工することを含むことができる。
【００１１】
導電層はポリシリコン層および高融点金属層を含む積層構造であって、この高融点金属層の上にハードマスクが形成されていてもよく、ハードマスクをテーパ形状に加工する工程において、あわせて高融点金属層をテーパ形状に加工してもよい。また、導電層はポリシリコン層およびシリサイド層を含む積層構造であって、このシリサイド層の上にハードマスクが形成されていてもよく、ハードマスクをテーパ形状に加工する工程において、あわせてシリサイド層をテーパ形状に加工してもよい。
【００１２】
また、導電層はポリシリコン層、窒化タングステン層およびタングステン層をこの順に積層させた構造とすることができ、ハードマスクの他に、これらの層のうち上から順に少なくとも１層をテーパ形状に加工してもよい。ここで「上から順に少なくとも１層」とは、必ず最上層であるタングステン層が含まれる意であり、加工される順序には関係しない。例えば、タングステン層がテーパ形状になるように加工してもよく、タングステン層および窒化タングステン層がテーパ形状になるように加工してもよい。さらに、タングステン層、窒化タングステン層およびポリシリコン層がテーパ形状になるように加工してもよい。最終的にこれらがテーパ形状になるのであれば、加工順序はいずれが先であってもよい。
【００１３】
テーパ形状に加工する工程は、高密度プラズマによる異方性エッチングにより行うことができる。また、半導体基板はＳＯＩ基板であってもよい。
【００１４】
また、本発明による第３の半導体装置の製造方法は、半導体基板上に酸化膜を形成する工程と、この酸化膜上にダミーゲートパターンを形成する工程と、このダミーゲートパターンをテーパ形状に加工する工程と、このテーパ形状に加工されたダミーゲートパターンをマスクとして半導体基板の斜め上方向から半導体基板にイオンを注入する工程と、酸化膜およびダミーゲートパターンの上に層間絶縁膜を形成する工程と、ダミーゲートパターンの上面が露出するまで層間絶縁膜を除去する工程と、ダミーゲートパターンを選択的に除去して溝を形成する工程と、この溝の底面に露出している酸化膜を除去する工程と、溝の底面および側面並びに層間絶縁膜上にゲート絶縁膜を形成する工程と、溝をゲート電極材料で埋込む工程とを有することを特徴とする。テーパ形状に加工する工程は、高密度プラズマによる異方性エッチングにより行うことができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００１６】
実施の形態１
本実施の形態では、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型構造の半導体装置に本発明を適用した例について、図１および図２を用いて説明する。
【００１７】
まず、図１（ａ）に示すように、半導体基板１の主面上にゲート絶縁膜２を形成する。半導体基板１としては、例えばシリコン基板を用いることができる。また、ゲート絶縁膜２としては、例えば酸化シリコンや窒化シリコンを用いることができ、化学気相成長法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ，以下、ＣＶＤという）などにより形成することができる。ゲート絶縁膜２の膜厚は、１〜１５ｎｍであるのが好ましい。
【００１８】
次に、導電層を形成する。まず、ポリシリコン層３をゲート絶縁膜２の上に形成する。具体的には、例えば減圧ＣＶＤ炉を用いてポリシリコンをゲート絶縁膜２の上に堆積させる。ポリシリコン層３の膜厚は、３０〜１００ｎｍであるのが好ましい。また、ポリシリコン層でなく、アモルファスシリコン層をゲート絶縁膜の上に形成してもよい。
【００１９】
ポリシリコン層３をゲート絶縁膜２の上に成膜する際、原料ガスに不純物を添加することによって、ｎ＋型またはｐ＋型のポリシリコンとする。例えば、ホスフィン（ＰＨ３）をドープ材に用いて、ｎ＋型のポリシリコンとすることができる。不純物濃度は、ｎ＋型およびｐ＋型ともに５×１０１９ｃｍ−３以上であるのが好ましい。また、成膜時の不純物の添加以外に、イオン注入によってｎ＋型またはｐ＋型のポリシリコンとしてもよい。
【００２０】
次に、シート抵抗を低減させるためにポリシリコン層３の上に、例えばスパッタ法またはＣＶＤ法により窒化タングステン層４を堆積し、続いてタングステン層５を堆積する。窒化タングステン層４の膜厚は３〜１０ｎｍであるのが好ましく、タングステン層５の膜厚は３０〜１００ｎｍであるのが好ましい。ポリシリコン層３、窒化タングステン層４およびタングステン層５により導電層が形成される。
【００２１】
ポリシリコン層３の上に形成する層は、窒化タングステン層やタングステン層に限らず、他の層であってもよい。例えば、タングステン、モリブデン、チタン、タンタル（Ｔａ）などの高融点金属のシリサイド層（ＷＳｉ２，ＭｏＳｉ２，ＴｉＳｉ２，ＴａＳｉ２）をスパッタ法またはＣＶＤ法によりポリシリコン層３の上に形成してもよい。
【００２２】
次に、ハードマスク６を形成して、図１（ａ）の構造とする。ハードマスク６としては、例えば酸化シリコンや窒化シリコンを用いることができ、減圧ＣＶＤ法やプラズマＣＶＤ法により形成することができる。ハードマスク６の膜厚は、５０〜２００ｎｍであるのが好ましい。
【００２３】
次に、ハードマスク６の上にレジスト膜７を形成した後、フォトリソグラフィ法によりレジスト膜７をパターニングして、所望のパターンを形成する（図１（ｂ））。続いて、レジスト膜７をマスクに用いて、ドライエッチング法によりハードマスク６をエッチングした後、例えばプラズマを用いた灰化処理によりレジスト膜７を除去する（図１（ｃ））。その後、ハードマスク６を用いて、ドライエッチング法によりタングステン層５および窒化タングステン層４をエッチングして、図１（ｄ）の構造とする。
【００２４】
次に、ハードマスク６をテーパ形状に加工する。ここで、テーパ形状とは、具体的には、図２（ａ）に示すように、ゲート電極８とゲート電極８′の間の間隙９において、ハードマスク６の断面下部から断面上部に向かって開口寸法が拡大するような形状をいう。図では、ハードマスク６の断面が略三角形状になるように加工しているが、本発明はこれに限られるものではない。例えば、ハードマスクの断面が台形状になるように加工してもよい。加工は、例えば高密度プラズマ（Ｈｉｇｈ　Ｄｅｎｓｉｔｙ　Ｐｌａｓｍａ）をプラズマ源とするＣＶＤ装置を用いて、ハードマスクを異方性エッチングすることにより行う。例えば、図１（ｄ）に示す半導体装置をＣＶＤ装置の成膜チャンバ（図示せず）に載置する。次に、成膜チャンバ内を所定の真空度にした後、半導体基板に高周波の交流バイアスパワーを印加し、成膜チャンバ内に適当なエッチングガスを導入してエッチングを行う。この際、プラズマバイアスを制御することによって、半導体基板１の主面１ａに平行な方向（Ｃ方向）からの傾き（θ′，以下、テーパ角度という）を変えることができる。
【００２５】
ハードマスク６をテーパ形状に加工することによって、間隙９の開口径を図１（ｄ）のＬ１から図２（ａ）のＬ２へと変化させて、開口面積を大きくすることができる。したがって、ハロー注入の際のイオンの注入角度θを大きくすることが可能となる。例えば、従来例では注入角度は３０°が限界であり、これ以上の角度とするとイオンがゲート電極に遮蔽されてしまうのに対し、本実施の形態によれば注入角度を３０°よりも大きくすることが可能となる。
【００２６】
次に、ハードマスク６を用い、ドライエッチング法によりポリシリコン層３およびゲート絶縁膜２をエッチングして、図２（ｂ）の構造とする。その後、エッチングにより受けたダメージからの回復、ゲート端ラウンディングによる電解集中回避およびソース・ドレイン注入のチャネリング回避を目的として、ポリシリコン３および半導体基板１のみを酸化する選択酸化処理を行い、酸化膜１０を形成する（図２（ｃ））。尚、図において、半導体基板１上に形成された酸化膜については省略している。
【００２７】
次に、ゲート電極８，８′をマスクとして半導体基板１にエクステンション注入およびパンチスルーストッパ用のハロー注入を行い、ソース・ドレイン領域を形成する。具体的には、例えば二フッ化ホウ素（ＢＦ２）を半導体基板１に対して垂直な方向からイオン注入して、ｐ−型半導体領域１１を形成する。続いて、リン（Ｐ）を半導体基板１に対して所望の注入角度θでイオン注入して、ｎ＋型のハロー注入層１２を形成する。イオン注入方法は、ステップ回転注入法および連続回転注入法のいずれであってもよい。ハードマスク６をテーパ形状に加工することによって、ゲート電極８とゲート電極８′の間に形成される間隙９の開口径が大きくなっているので、半導体基板１に対して斜め方向（Ａ方向）から入射するイオンがゲート電極８，８′によって遮蔽されることがない。
【００２８】
本実施の形態ではポリシリコン層３およびゲート絶縁膜２をエッチングする前にハードマスク６をテーパ形状に加工したが、本発明はこれに限られるものではない。ハードマスク６をマスクとして、ドライエッチング法によりタングステン膜５、窒化タングステン膜４、ポリシリコン層３およびゲート絶縁膜２をエッチングした後に、ハードマスク６を加工してもよい。
【００２９】
また、本実施の形態ではハードマスクをテーパ形状に加工することによりイオンの注入角度θを大きくとれるようにしたが、本発明はこれに限定されるものではない。例えば、図３に示すようにハードマスク６だけでなくタングステン層５もあわせた全体がテーパ形状になるように加工してもよく、ハードマスク６、タングステン層５および窒化タングステン層４をあわせた全体がテーパ形状になるように加工してもよい。また、図４に示すように、さらにエッチングを進めることによりハードマスク６を完全に消失させて、タングステン層５またはタングステン層５および窒化タングステン層４がテーパ形状になるように加工してもよい。さらに、図５に示すように、ゲート電極８，８′の薄膜化を図ることにより、タングステン膜５、窒化タングステン層４およびポリシリコン層３をあわせた全体がテーパ形状になるように加工してもよい。図３〜図５に示す形状とすることにより、イオンの注入角度θを図２に示す場合より大きくすることができる。例えば、図３の例によれば注入角度を４５°程度まで大きくすることが可能となる。また、図４の例によれば注入角度を６０°程度まで大きくすることが可能となる。さらに、図５の例によれば注入角度を６０°よりも大きくすることが可能となる。
【００３０】
テーパ角度θ′は７〜８５°であるのが好ましく、例えば、エッチング加工時に高密度プラズマＣＶＤ装置におけるプラズマバイアスを制御することによって変化させることができる。
【００３１】
実施の形態２．
本実施の形態では、ＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｉｎｇ　ｓｕｂｓｔｒａｔｅ）型構造の半導体装置に本発明を適用した例について、図６を用いて説明する。
【００３２】
まず、ＳＯＩ基板を準備する。図６に示すように、ＳＯＩ基板１３は、例えば、単結晶シリコンからなる支持基板１４と、支持基板１４の上に形成された絶縁層１５と、絶縁層１５の上に形成された単結晶シリコン層１６から構成されており、例えば、貼合せ法やＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ　ｂｙ　Ｉｍｐｌａｎｔｅｄ　Ｏｘｙｇｅｎ）などにより製造することができる。ここで、貼合せ法とは、表面に絶縁層が形成されたシリコン基板を二つ用意し、これらのシリコン基板の絶縁層を互いに貼合せることによりＳＯＩ基板を製造する方法である。また、ＳＩＭＯＸとは、シリコン基板中に高濃度の酸素をイオン注入することによりシリコン基板内に酸化膜を形成して、ＳＯＩ基板を製造する方法である。
【００３３】
実施の形態１と同様にして、ＳＯＩ基板１３上に、ゲート絶縁膜１７、ポリシリコン層１８、窒化タングステン層１９、タングステン層２０およびハードマスク２１を形成する。
【００３４】
まず、ＳＯＩ基板１３の主面上にゲート絶縁膜１７を形成する。ゲート絶縁膜１７としては、例えば酸化シリコンや窒化シリコンを用いることができ、化学気相成長法（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ，以下、ＣＶＤという）などにより形成することができる。ゲート絶縁膜１７の膜厚は、１〜１５ｎｍであるのが好ましい。
【００３５】
次に、導電層を形成する。まず、ポリシリコン層１８をゲート絶縁膜１７の上に形成する。具体的には、例えば減圧ＣＶＤ炉を用いてポリシリコンをゲート絶縁膜１７の上に堆積させる。ポリシリコン層１８の膜厚は、３０〜１００ｎｍであるのが好ましい。また、ポリシリコン層でなく、アモルファスシリコン層をゲート絶縁膜の上に形成してもよい。
【００３６】
ポリシリコン層１８をゲート絶縁膜１７の上に成膜する際、原料ガスに不純物を添加することによって、ｎ＋型またはｐ＋型のポリシリコンとする。例えば、ホスフィン（ＰＨ３）をドープ材に用いて、ｎ＋型のポリシリコンとすることができる。不純物濃度は、ｎ＋型およびｐ＋型ともに５×１０１９ｃｍ−３以上であるのが好ましい。また、成膜時の不純物の添加以外に、イオン注入によってｎ＋型またはｐ＋型のポリシリコンとしてもよい。
【００３７】
次に、シート抵抗を低減させるためにポリシリコン層１８の上に、例えばスパッタ法またはＣＶＤ法により窒化タングステン層１９を堆積し、続いてタングステン層２０を堆積する。窒化タングステン層１９の膜厚は３〜１０ｎｍであるのが好ましく、タングステン層２０の膜厚は３０〜１００ｎｍであるのが好ましい。ポリシリコン層１８、窒化タングステン層１９およびタングステン層２０により導電層が形成される。
【００３８】
ポリシリコン層１８の上に形成する層は、窒化タングステン層やタングステン層に限らず、他の層であってもよい。例えば、タングステン、モリブデン、チタン、タンタル（Ｔａ）などの高融点金属のシリサイド層（ＷＳｉ２，ＭｏＳｉ２，ＴｉＳｉ２，ＴａＳｉ２）をスパッタ法またはＣＶＤ法によりポリシリコン層１８の上に形成してもよい。
【００３９】
次に、タングステン層２０の上にハードマスク２１を形成する。ハードマスク２１としては、例えば酸化シリコンや窒化シリコンを用いることができ、減圧ＣＶＤ法やプラズマＣＶＤ法により形成することができる。ハードマスク２１の膜厚は、５０〜２００ｎｍであるのが好ましい。
【００４０】
次に、ハードマスク２１を実施の形態１と同様にしてパターニングした後、ハードマスク２１をテーパ形状に加工する。ここで、テーパ形状とは、具体的には、図６に示すように、ゲート電極２２とゲート電極２２′の間の間隙２３において、ハードマスク２１の断面下部から断面上部に向かって開口寸法が拡大するような形状をいう。図では、ハードマスク２１の断面が略三角形状になるように加工しているが、本発明はこれに限られるものではない。例えば、ハードマスク２１の断面が台形状になるように加工してもよい。加工は、例えば高密度プラズマをプラズマ源とするＣＶＤ装置を用いて、ハードマスク２１を異方性エッチングすることにより行う。例えば、窒化タングステン層１９およびタングステン層２０のエッチングが済んだ半導体装置をＣＶＤ装置の成膜チャンバ（図示せず）に載置する。次に、成膜チャンバ内を所定の真空度にした後、ＳＯＩ基板１３に高周波の交流バイアスパワーを印加し、成膜チャンバ内に適当なエッチングガスを導入してエッチングを行う。この際、プラズマバイアスを制御することによって、テーパ角度θ′を変えることができる。
【００４１】
ハードマスク２１をテーパ形状に加工することによって、間隙２３の開口径を変化させて、開口面積を大きくすることができる。したがって、ハロー注入の際のイオンの注入角度θを大きくすることが可能となる。例えば、従来例では注入角度は３０°が限界であり、これ以上の角度とするとイオンがゲート電極に遮蔽されてしまうのに対し、本実施の形態によれば注入角度を３０°よりも大きくすることが可能となる。
【００４２】
次に、ハードマスク２１を用い、ドライエッチング法によりポリシリコン層１８およびゲート絶縁膜１７をエッチングする。エッチングにより受けたダメージからの回復、ゲート端ラウンディングによる電解集中回避およびソース・ドレイン注入のチャネリング回避を目的として、ポリシリコン層１８およびＳＯＩ基板１３の単結晶シリコン層１６のみを酸化する選択酸化処理を行い、酸化膜２４を形成する（図６）。尚、図において、単結晶シリコン層１６上に形成された酸化膜については省略している。
【００４３】
次に、ゲート電極２２，２２′をマスクとしてＳＯＩ基板１３にエクステンション注入およびパンチスルーストッパ用のハロー注入を行い、ソース・ドレイン領域を形成する。具体的には、例えば二フッ化ホウ素（ＢＦ２）をＳＯＩ基板に対して垂直な方向からイオン注入して、ｐ−型半導体領域２５を形成する。続いて、リン（Ｐ）を半導体基板に対して所望の注入角度θでイオン注入して、ｎ＋型のハロー注入層２６を形成する。イオン注入方法は、ステップ回転注入法および連続回転注入法のいずれであってもよい。
【００４４】
本実施の形態によれば、ハードマスク２１をテーパ形状に加工することによって、ゲート電極２２とゲート電極２２′の間に形成される間隙２３の開口径が大きくなっているので、ＳＯＩ基板１３に対して斜め方向（Ａ方向）から入射するイオンがゲート電極２２，２２′によって遮蔽されることがない。
【００４５】
本実施の形態ではポリシリコン層１８およびゲート絶縁膜１７をエッチングする前にハードマスク２１をテーパ形状に加工したが、本発明はこれに限られるものではない。ハードマスク２１をマスクとして、ドライエッチング法によりタングステン膜２０、窒化タングステン膜１９、ポリシリコン層１８およびゲート絶縁膜１７をエッチングした後に、ハードマスク２１を加工してもよい。
【００４６】
また、本実施の形態ではハードマスクをテーパ形状に加工することによりイオンの注入角度θを大きくとれるようにしたが、本発明はこれに限定されるものではない。例えば、ハードマスク２１だけでなくタングステン層２０もあわせた全体がテーパ形状になるように加工してもよく、ハードマスク２１、タングステン層２０および窒化タングステン層１９をあわせた全体がテーパ形状になるように加工してもよい。また、エッチングを進めることによりハードマスク２１を完全に消失させて、タングステン層２０またはタングステン層２０および窒化タングステン層１９がテーパ形状になるように加工してもよい。さらに、ゲート電極２２，２２′の薄膜化を図ることにより、タングステン膜２０、窒化タングステン膜１９およびポリシリコン１８をあわせた全体がテーパ形状になるように加工してもよい。このような形状とすることにより、イオンの注入角度θをさらに大きくすることができる。
【００４７】
テーパ角度θ′は７〜８５°であるのが好ましく、エッチング加工時に高密度プラズマＣＶＤ装置におけるプラズマバイアスを制御することによって変化させることができる。
【００４８】
実施の形態３．
本実施の形態では、ダマシントランジスタに本発明を適用する場合について述べる。図７〜図９を用いて、本実施の形態にかかる半導体装置の製造方法について説明する。
【００４９】
まず、図７（ａ）に示すように、半導体基板２７として例えばシリコン基板を用い、この上に酸化膜２８をＣＶＤ法などにより形成する。次に、ダミーゲート層２９を酸化膜２８の上に形成する。ダミーゲート層２９としては、例えば、ポリシリコンを用いて形成することができ、減圧ＣＶＤ炉などを用いて酸化膜２８の上に堆積させることができる。
【００５０】
次に、ダミーゲート層２９の上にレジスト膜３０を形成した後、フォトリソグラフィ法によりレジスト膜３０に所望のパターニングを施して、図７（ａ）の構造とする。続いて、レジスト膜３０をマスクに用いて、ドライエッチング法によりダミーゲート層２９をエッチングし、ダミーゲートパターン３１を形成する。その後、例えばプラズマを用いた灰化処理により、レジスト膜３０を除去する（図７（ｂ））。
【００５１】
次に、図７（ｃ）に示すように、ダミーゲートパターン３１をテーパ形状に加工する。図では、ダミーゲートパターン３１の断面を台形状に加工しているが、三角形状であってもよい。加工は、例えば高密度プラズマをプラズマ源とするＣＶＤ装置を用いて、ダミーゲートパターン３１を異方性エッチングすることにより行う。例えば、図７（ｂ）に示す半導体装置をＣＶＤ装置の成膜チャンバ（図示せず）に載置する。次に、成膜チャンバ内を所定の真空度にした後、半導体基板２７に高周波の交流バイアスパワーを印加し、成膜チャンバ内に適当なエッチングガスを導入してエッチングを行う。この際、プラズマバイアスを制御することによって、テーパ角度θ′を変えることができる。テーパ角度θ′は７〜８５°であるのが好ましい。
【００５２】
次に、ダミーゲートパターン３１をマスクとして半導体基板２７にエクステンション注入およびパンチスルーストッパ用のハロー注入を行い、ソース・ドレイン領域を形成して図７（ｃ）の構造とする。具体的には、例えば二フッ化ホウ素を半導体基板２７に対して垂直な方向からイオン注入して、ｐ−型半導体領域３２を形成する。続いて、半導体基板２７を回転させながら、リンを半導体基板２７に対して所望の注入角度θでイオン注入して、ｎ＋型のハロー注入層３３を形成する。イオン注入方法は、ステップ回転注入法および連続回転注入法のいずれであってもよい。ダミーゲートパターン３１がテーパ形状に加工されていることによって、ハロー注入の際のイオンの注入角度θを大きくすることが可能となるので、半導体基板２７に対して斜め方向（Ａ方向）から入射するイオンがダミーゲートパターン３１によって遮蔽されることがない。
【００５３】
次に、図８（ａ）に示すように、ゲート絶縁膜２８およびダミーゲートパターン３１の上に層間絶縁膜３４を形成する。層間絶縁膜３４としては、例えばＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）膜やＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ　ｇｌａｓｓ）膜などを用いることができ、ＣＶＤ法などにより形成することができる。
【００５４】
次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　ａｎｄ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによって層間絶縁膜３４の平坦化を行って、ダミーゲートパターン３１を層間絶縁膜３４の表面に露出させた後（図８（ｂ））、エッチングによってダミーゲートパターン３１を除去し、溝３５を形成する（図８（ｃ））。
【００５５】
次に、溝３５の底部３５ａから露出している酸化膜２８をエッチングにより除去した後、ゲート絶縁膜３６を溝３５が埋まらない程度の層になるように、溝３５の底面３５ａおよび側面３５ｂ並びに層間絶縁膜３４上にＣＶＤ法などによって堆積させる。続いて、溝３５を埋め込むように、アルミニウム（Ａｌ）やタングステンなどのゲート電極材料３７をＣＶＤ法などにより堆積させる（図９（ｂ））。その後、ＣＭＰ法などによりゲート電極材料３７をゲート絶縁膜３６と同じ高さになるように研磨して、ゲート電極３８を形成する（図９（ｃ））。
【００５６】
エッチングによってダミーゲートパターン３１を除去した後、図９（ａ）に示すように、溝３５の断面下部から断面上部に向かって開口径が大きくなるように、層間絶縁膜３４をテーパ形状に加工してもよい。加工は、例えば高密度プラズマをプラズマ源とするＣＶＤ装置を用いた異方性エッチングにより行うことができる。このような加工を施すことにより、溝３５を完全に埋め込むようにゲート電極材料３７を堆積させることができ、溝３５にボイド（空隙）などが発生する不良をなくすことができる。
【００５７】
実施の形態１〜３では、デバイス内の全てのゲート電極をテーパ形状に加工した。しかしながら、本発明はこれに限定されるものではない。本発明によれば、一つのデバイス内にテーパ形状を有するゲート電極とテーパ形状を有さないゲート電極とを共存させることも可能である。図１０にハードマスクをテーパ形状に加工したゲート電極３９，３９′と加工していないゲート電極４０，４０′とが共存する例を示す。図の例では、ゲート電極３９，３９′とゲート電極４０，４０′とはトレンチ４１によって電気的に分離されている。
【００５８】
【発明の効果】
本発明によれば、ゲート電極やダミーゲートパターンなどをテーパ形状に加工することによって、ハロー注入の際のイオンの注入角度を大きくすることが可能となり、半導体基板に対して斜め上方向から入射するイオンがゲート電極やダミーゲートパターンによって遮蔽される問題を解消することができる。
【図面の簡単な説明】
【図１】本実施の形態１にかかる半導体装置の製造方法を説明する図である。
【図２】本実施の形態１にかかる半導体装置の製造方法を説明する図である。
【図３】本実施の形態１にかかる半導体装置の製造方法を説明する図である。
【図４】本実施の形態１にかかる半導体装置の製造方法を説明する図である。
【図５】本実施の形態１にかかる半導体装置の製造方法を説明する図である。
【図６】本実施の形態２にかかる半導体装置の製造方法を説明する図である。
【図７】本実施の形態３にかかる半導体装置の製造方法を説明する図である。
【図８】本実施の形態３にかかる半導体装置の製造方法を説明する図である。
【図９】本実施の形態３にかかる半導体装置の製造方法を説明する図である。
【図１０】本発明にかかる他の半導体装置の製造方法を説明する図である。
【図１１】従来の半導体装置の製造方法を説明する図である。
【符号の説明】
１，２７，４２　半導体基板、　２，１７，３６，４３　ゲート絶縁膜、　３，１８，４４　ポリシリコン層、　４，１９，４５　窒化タングステン層、　５，２０，４６　タングステン層、　６，２１，４７　ハードマスク、　７，３０，４８　レジスト膜、　８，２２，３８，３９，４０，４９　ゲート電極、　９，２３　間隙、　１０，２４，２８　酸化膜、　１１，２５，３２　ｐ−型半導体領域、　１２，２６，３３　ｎ＋型ハロー注入層、　１３　ＳＯＩ基板、　１４支持基板、　１５　絶縁層、　１６　単結晶シリコン層、　２９　ダミーゲート層、　３１　ダミーゲートパターン、　３４　層間絶縁膜、　３５　溝、　３７　ゲート電極材料、　４１　トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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