(57)【要約】【課題】ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、支持基板、絶縁膜及び単結晶Ｓｉ層を有するＳＯＩ基板を準備し、前記単結晶Ｓｉ層に第１導電型不純物を導入し、前記単結晶Ｓｉ層上にゲート絶縁膜を形成し、このゲート絶縁膜上にハンマーヘッド部分を有するゲート電極１５を形成し、第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成し、ゲート電極１５のハンマーヘッド部分を除去するものである。ゲート電極下の単結晶Ｓｉ層にはボディー領域が形成され、ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域２６が単結晶Ｓｉ層に形成され、ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置する。【選択図】        図４
2004207529.tif 000002
【特許請求の範囲】
【請求項１】
支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に素子分離膜を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にハンマーヘッド部分を有するゲート電極を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
前記ゲート電極のハンマーヘッド部分を除去する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層にはボディー領域が形成され、
前記ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域が単結晶Ｓｉ層に形成され、前記ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置することを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース/ドレイン領域の拡散層を形成する工程と前記ハンマーヘッド部分を除去する工程との間に、ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に金属シリサイド膜を形成する工程をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項３】
支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板において、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成され、ハンマーヘッド部分が除去されたゲート電極と、
このゲート電極の両端下の単結晶Ｓｉ層に形成されたソース/ドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成され、前記ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域と、
を具備し、
前記ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置することを特徴とする半導体装置。
【請求項４】
前記ゲート電極及びソース/ドレイン領域の拡散層それぞれの上に形成された金属シリサイド膜をさらに含むことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来からＳＯＩ(Silicon On Insulator)基板は、半導体素子の動作速度や集積度に優れていることから、ＭＯＳトランジスタその他の半導体素子に適用されている。このような半導体素子のうち、いわゆる部分空乏型のものは、ＳＯＩ基板の半導体層が加工されて島状とされ、周囲と電気的に遮断された素子活性領域に形成されたものであるため、α線やラッチアップに強く、接合リーク、容量が小さい等の種々の利点を有する。しかしながら、その反面、素子活性領域が電気的に浮遊状態となるためにその電位変化が半導体素子の動作に影響を与える。この問題に対処するには、半導体層の素子活性領域の近傍に導電領域（ボディコンタクト領域）を設け、この領域を通じて電気的に遮断された素子活性領域へ電気的コンタクトをとり、素子動作を安定化させる必要がある。
【０００３】
図８は、従来の半導体装置を示す平面図であり、前記電気的コンタクトをとる手法を説明するものである。図９（Ａ）は、図８に示す９Ａ−９Ａ線に沿った断面図であり、図９（Ｂ）は、図８に示す９Ｂ−９Ｂ線に沿った断面図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
図９（Ａ），（Ｂ）に示すように、ＳＯＩ基板１１４は、単結晶シリコンからなる支持基板１１１と、この支持基板１１１上に形成された埋め込み酸化膜（ＢＯＸ層）１１２と、この埋め込み酸化膜１１２上に形成された単結晶Ｓｉ層１１３と、から構成されている。
【０００４】
単結晶Ｓｉ層１１３には素子分離酸化膜１１６が形成されている。また、単結晶Ｓｉ層１１３の表面にはゲート酸化膜１１９が形成されており、このゲート酸化膜１１９上にはゲート電極１１５が形成されている。このゲート電極１１５の側壁にはサイドウオール１２０が形成されており、このサイドウオール下の単結晶Ｓｉ層１１３には図９（Ａ）に示すように低濃度の不純物拡散層１２１が形成されている。単結晶Ｓｉ層１１３には低濃度拡散層１２１に隣接してソース／ドレイン領域の拡散層１１７，１１８が形成されている。
【０００５】
ゲート電極１１５の下方の単結晶Ｓｉ層１１３がボディー領域であり、このボディー領域は図８、図９（Ｂ）に示すようにＰ+型不純物拡散層からなるボディーコンタクト領域１２６と繋げられ電気的に接続されている。ボディーコンタクト領域１２６は、ゲート電極１１５のハンマーヘッド側の単結晶Ｓｉ層１１３に形成されている。また、ゲート電極１１５、ソース/ドレイン領域の拡散層１１７，１１８及びボディーコンタクト領域１２６それぞれの上には金属シリサイド膜（図示せず）が形成されている。
【０００６】
ゲート電極を含む全面上には層間絶縁膜１２２が形成されている。この層間絶縁膜１２２には、ソース/ドレイン領域の拡散層１１７，１１８それぞれの上に位置する第１及び第２のコンタクトホール１２４，１２５が形成されると共に、ゲート電極１１５及びボディーコンタクト領域１２６それぞれの上に位置する第３及び第４のコンタクトホール１２３，１２７が形成されている。第１乃至第４のコンタクトホール内及び層間絶縁膜１２２上には第１乃至第４の配線１２８〜１３１が形成されている。第１及び第２の配線１２８，１２９それぞれはソース/ドレイン領域の拡散層１１７，１１８に電気的に接続されている。第３の配線１３０はゲート電極１１５に電気的に接続されており、第４の配線１３１はボディーコンタクト領域１２６に電気的に接続されている。第４の配線１３１からボディーコンタクト領域１２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制している。これにより、トランジスタの動作を安定化することができる。
【０００７】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置では、図８に示すように、ボディー電位を固定するためのボディーコンタクト領域１２６を形成している。このため、ボディーコンタクト領域上に形成される金属シリサイド膜によってソース領域とドレイン領域がショートしないように、ゲート電極の一端にハンマーヘッドと呼ばれる面積の広い部分を形成している。したがって、このハンマーヘッドによってゲート容量が大きくなってしまうので（言い換えるとハンマーヘッドの部分だけゲート容量が大きくなってしまうので）、上記半導体装置は高速化用途に対して適していなかった。
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、ゲート容量を小さくして高速化用途に適した半導体装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層に素子分離膜を形成する工程と、
前記単結晶Ｓｉ層に第１導電型不純物を導入する工程と、
前記単結晶Ｓｉ層上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上にハンマーヘッド部分を有するゲート電極を形成する工程と、
第２導電型不純物を単結晶Ｓｉ層に導入して、該単結晶Ｓｉ層にソース/ドレイン領域の拡散層を形成する工程と、
前記ゲート電極のハンマーヘッド部分を除去する工程と、
を具備し、
前記ゲート電極下の単結晶Ｓｉ層にはボディー領域が形成され、
前記ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域が単結晶Ｓｉ層に形成され、前記ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置することを特徴とする。
【００１０】
上記半導体装置の製造方法によれば、ゲート電極のハンマーヘッド部分を除去することにより、ハンマーヘッド部分によって生じるゲート容量を除去することができる。したがって、ほぼ既存のプロセスを利用して全体のゲート容量を小さくすることができ、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。
【００１１】
また、本発明に係る半導体装置の製造方法においては、前記ソース/ドレイン領域の拡散層を形成する工程と前記ハンマーヘッド部分を除去する工程との間に、ゲート電極、ソース/ドレイン領域の拡散層及びボディーコンタクト領域それぞれの上に金属シリサイド膜を形成する工程をさらに含むことも可能である。
【００１２】
本発明に係る半導体装置は、支持基板と、この支持基板上に形成された絶縁膜と、この絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板において、
前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成され、ハンマーヘッド部分が除去されたゲート電極と、
このゲート電極の両端下の単結晶Ｓｉ層に形成されたソース/ドレイン領域の拡散層と、
前記ゲート電極下の単結晶Ｓｉ層に形成されたボディー領域と、
前記単結晶Ｓｉ層に形成され、前記ボディー領域に繋げられ電気的に接続されたボディーコンタクト領域と、
を具備し、
前記ボディーコンタクト領域の一部は前記ハンマーヘッド部分の下方に位置することを特徴とする。
【００１３】
また、本発明に係る半導体装置においては、前記ゲート電極及びソース/ドレイン領域の拡散層それぞれの上に形成された金属シリサイド膜をさらに含むことも可能である。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１乃至図５は、本発明に係る第１の実施の形態による半導体装置の製造方法を説明する図である。この半導体装置は、ｎチャネルＭＯＳＦＥＴを例に挙げて説明することとする。
図１は、第１の実施の形態による半導体装置の製造方法の途中の工程を示す平面図である。図２（Ａ）は、図１に示す２Ａ−２Ａ線に沿った断面図であり、図２（Ｂ）は、図１に示す２Ｂ−２Ｂ線に沿った断面図であり、図２（Ｃ）は、図１に示す２Ｃ−２Ｃ線に沿った断面図である。
図３は、図２の次の工程を示す断面図であり、図３（Ａ）は、図２（Ａ）に対応する部分の断面図であり、図３（Ｂ）は、図２（Ｂ）に対応する部分の断面図であり、図３（Ｃ）は、図２（Ｃ）に対応する部分の断面図である。
図４は、図３の次の工程を示す平面図であり、図５（Ａ）は、図４に示す５Ａ−５Ａ線に沿った断面図であり、図５（Ｂ）は、図４に示す５Ｂ−５Ｂ線に沿った断面図であり、図５（Ｃ）は、図４に示す５Ｃ−５Ｃ線に沿った断面図である。
【００１５】
まず、図１及び図２（Ａ）〜（Ｃ）に示すように、ＳＯＩ基板１４を準備する。このＳＯＩ基板１４は、単結晶シリコンからなる支持基板１１と、この支持基板１１上に形成された埋め込み酸化膜（ＢＯＸ層）１２と、この埋め込み酸化膜１２上に形成された単結晶Ｓｉ層１３と、から構成されている。なお、ＳＯＩ基板１４は、種々の製造方法により製造することが可能であり、例えば、張り合わせ法、ＳＩＭＯＸ(separation by Implanted oxygen)などにより製造することも可能である。
【００１６】
次に、単結晶Ｓｉ層１３にトレンチを形成し、このトレンチ内を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積する。この後、単結晶Ｓｉ層１３の上に存在するシリコン酸化膜をエッチバック又はＣＭＰ（Chemical Mechanical Polishing）研磨により除去する。これにより、トレンチ内にシリコン酸化膜が埋め込まれ、ＢＯＸ層１２上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜１６が形成される。次いで、単結晶Ｓｉ層１３にＰ―型不純物をイオン注入する。
【００１７】
次いで、単結晶Ｓｉ層１３の表面に熱酸化法によりゲート酸化膜（ゲート絶縁膜）１９を形成する。次に、このゲート酸化膜１９を含む全面上にＣＶＤ（chemical vapor deposition）法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜１９上にはハンマーヘッド部分を有するゲート電極１５が形成される。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの先端部分を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。次に、ゲート電極１５を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１５の側壁にはシリコン酸化膜からなるサイドウオール２０が形成される。
【００１８】
この後、サイドウオール２０を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの先端部分を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール２０及びゲート電極１５をマスクとしてソース／ドレイン領域に高濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。
次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ハンマーヘッドの先端部分を除いたゲート電極及びソース／ドレイン領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びハンマーヘッドをマスクとしてボディーコンタクト領域にＰ+型不純物をイオン注入する。次いで、ＳＯＩ基板１４にアニールを施す。これにより、単結晶Ｓｉ層１３には低濃度のＮ型拡散層２１及びソース／ドレイン領域のＮ型拡散層１７，１８、ボディーコンタクト領域のＰ+型不純物拡散層２６が形成される。なお、ゲート電極１５の下方の単結晶Ｓｉ層１３がボディー領域であり、このボディー領域は図１、図２（Ｂ），（Ｃ）に示すようにＰ+型不純物拡散層２６からなるボディーコンタクト領域と繋げられ電気的に接続されている。ボディーコンタクト領域２６は、ゲート電極１５のハンマーヘッド側の単結晶Ｓｉ層１３に形成されている。また、ソース／ドレイン領域へのイオン注入工程とボディーコンタクト領域へのイオン注入工程の順序はどちらが先でも良いので、順序を逆にしても良い。
【００１９】
次いで、ゲート電極１５を含む全面上にスパッタリングによりＴｉ、Ｃｏ、Ｎｉなどの金属膜（図示せず）を堆積する。次いで、ＳＯＩ基板１４に熱処理を施すことにより、ゲート電極１５のポリシリコン及び単結晶Ｓｉ層１３それぞれと金属膜とが反応する。これにより、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２６それぞれの上に自己整合的に金属シリサイド膜３２が形成される。次に、残存する金属膜を剥離する。
【００２０】
この後、図３（Ａ）〜（Ｃ）に示すように、金属シリサイド膜３２を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、ハンマーヘッドを除いたゲート電極上及びソース/ドレイン領域の拡散層上にはレジストパターン３３が形成される。次いで、このレジストパターン３３をマスクとしてエッチングすることにより、図３（Ｃ）に示すようにゲート電極１５のハンマーヘッド部分が除去される。これにより、ハンマーヘッド部分によって生じるゲート容量を除去することができ、全体のゲート容量を小さくすることができる。
【００２１】
次に、図４及び図５（Ａ）〜（Ｃ）に示すように、レジストパターン３３を剥離した後、ゲート電極１５を含む全面上にシリコン酸化膜等からなる層間絶縁膜２２をＣＶＤ法により形成する。次いで、この層間絶縁膜２２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして層間絶縁膜をエッチングすることにより、該層間絶縁膜２２には第１乃至第４のコンタクトホール２３〜２５，２７が形成される。第１及び第２のコンタクトホール２４，２５はソース/ドレイン領域の拡散層１７，１８それぞれの上に位置し、第３のコンタクトホール２３はゲート電極１５上に位置し、第４のコンタクトホール２７はボディーコンタクト領域２６上に位置する。
【００２２】
次いで、第１乃至第４のコンタクトホール内及び層間絶縁膜２２上に導電層を形成し、この導電層をパターニングすることにより、該層間絶縁膜２２上には第１乃至第４の配線２８〜３１が形成される。第１及び第２の配線２８，２９それぞれはソース/ドレイン領域の拡散層１７，１８に電気的に接続され、第３の配線３０はゲート電極１５に電気的に接続され、第４の配線３１はボディーコンタクト領域２６に電気的に接続される。なお、第１乃至第４の配線を構成する導電層は、種々の導電層を用いることができ、単層構造でも積層構造でも良く、例えばＡｌ合金層、Ｗ層、Ｔｉ層、ＴｉＮ層などを用いることも可能である。第４の配線３１からボディーコンタクト領域２６に所定の電圧を印加することにより、ボディー電位を固定して基板浮遊効果を抑制することができる。これにより、トランジスタの動作を安定化することができる。
【００２３】
上記第１の実施の形態によれば、ゲート電極１５のハンマーヘッド部分を除去することにより、ハンマーヘッド部分によって生じるゲート容量を除去することができる。したがって、ほぼ既存のプロセスを利用して全体のゲート容量を小さくすることができ、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。
【００２４】
また、本実施の形態では、途中の工程までゲート電極にハンマーヘッド部分を形成しているため、ボディーコンタクト領域上に形成される金属シリサイド膜３２によってソース領域とドレイン領域がショートすることもない。つまり、本実施の形態のようにサリサイドプロセスを適用する場合でも、ハンマーヘッドを有するゲート電極（Ｔ−Ｇａｔｅ構造）を用いているため、ソース領域、ボディー領域及びドレイン領域を互いにゲート電極で分離することができる。したがって、ソース領域とドレイン領域がショートすることがない。
【００２５】
図６及び図７は、本発明に係る第２の実施の形態による半導体装置の製造方法を説明する図であり、図１乃至図５と同一部分には同一符号を付す。
図６（Ａ）は、第２の実施の形態による半導体装置の製造方法の途中の工程示す平面図であり、図６（Ｂ）は、図６（Ａ）に示す６Ｂ−６Ｂ線に沿った断面図である。図７（Ｃ）は、図６の次の工程を示す平面図であり、図７（Ｄ）は、図７（Ｃ）に示す７Ｄ−７Ｄ線に沿った断面図であり
【００２６】
まず、図６（Ａ），（Ｂ）に示すように、ＳＯＩ基板１４を準備し、単結晶Ｓｉ層１３にトレンチを形成し、トレンチ内にシリコン酸化膜を埋め込むことにより、ＢＯＸ層１２上の素子分離領域にはシリコン酸化膜からなる素子分離酸化膜１６が形成される。次いで、単結晶Ｓｉ層１３にＰ―型不純物をイオン注入する。
【００２７】
次いで、単結晶Ｓｉ層１３の表面に熱酸化法によりゲート酸化膜１９を形成し、このゲート酸化膜１９上にハンマーヘッド部分を有するゲート電極１５を形成する。次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの先端部分を覆うレジストパターンが形成される。次いで、このレジストパターン及びゲート電極１５をマスクとして低濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。次に、ゲート電極１５の側壁にシリコン酸化膜からなるサイドウオール２０を形成する。
【００２８】
この後、サイドウオール２０を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ボディーコンタクト領域及びハンマーヘッドの先端部分を覆うレジストパターンが形成される。次いで、このレジストパターン、サイドウオール２０及びゲート電極１５をマスクとしてソース／ドレイン領域に高濃度のＮ型不純物イオンをイオン注入する。次いで、前記レジストパターンを除去する。
次いで、ゲート電極を含む全面上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ハンマーヘッドの先端部分を除いたゲート電極及びソース／ドレイン領域を覆うレジストパターンが形成される。次いで、このレジストパターン及びハンマーヘッドをマスクとしてボディーコンタクト領域にＰ+型不純物をイオン注入する。次いで、ＳＯＩ基板１４にアニールを施す。これにより、単結晶Ｓｉ層１３には低濃度のＮ型拡散層２１及びソース／ドレイン領域のＮ型拡散層１７，１８、ボディーコンタクト領域のＰ+型不純物拡散層２６が形成される。なお、ゲート電極１５の下方の単結晶Ｓｉ層１３がボディー領域であり、このボディー領域は図６（Ａ），（Ｂ）に示すようにＰ+型不純物拡散層２６からなるボディーコンタクト領域と繋げられ電気的に接続されている。ボディーコンタクト領域２６は、ゲート電極１５のハンマーヘッド側の単結晶Ｓｉ層１３に形成されている。
【００２９】
次いで、ゲート電極１５、ソース／ドレイン領域の拡散層１７，１８及びボディーコンタクト領域２６それぞれの上に自己整合的に金属シリサイド膜３２を形成する。
この後、図７（Ｃ），（Ｄ）に示すように、ゲート電極１５のハンマーヘッド部分をエッチング除去する。これにより、ハンマーヘッド部分によって生じるゲート容量を除去することができ、全体のゲート容量を小さくすることができる。
この後の層間絶縁膜及び配線を形成する工程は、第１の実施の形態と同様であるので説明を省略する。
【００３０】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。
すなわち、ほぼ既存のプロセスを利用して全体のゲート容量を小さくすることができ、高速化用途に対して適したボディーコンタクト付きＳＯＩデバイスを作製することができる。また、途中の工程までゲート電極にハンマーヘッド部分を形成しているため、ボディーコンタクト領域上に形成される金属シリサイド膜３２によってソース領域とドレイン領域がショートすることもない。
【００３１】
尚、本発明は、上記実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置の製造方法を説明する図。
【図２】第１の実施の形態による半導体装置の製造方法を説明する図。
【図３】第１の実施の形態による半導体装置の製造方法を説明する図。
【図４】第１の実施の形態による半導体装置の製造方法を説明する図。
【図５】第１の実施の形態による半導体装置の製造方法を説明する図。
【図６】第２の実施の形態による半導体装置の製造方法を説明する図。
【図７】第２の実施の形態による半導体装置の製造方法を説明する図。
【図８】従来の半導体装置を示す平面図。
【図９】従来の半導体装置を示す断面図。
【符号の説明】
１１，１１１…支持基板、１２，１１２…埋め込み酸化膜（ＢＯＸ層）、１３，１１３…単結晶Ｓｉ層、１４，１１４…ＳＯＩ基板、１５，１１５…ゲート電極、１６，１１６…素子分離酸化膜、１７，１８，１１７，１１８…ソース/ドレイン領域の拡散層、１９，１１９…ゲート酸化膜、２０，１２０…サイドウオール、２１，１２１…低濃度不純物拡散層、２２，１２２…層間絶縁膜、
２３，１２３…第３のコンタクトホール、２４，１２４…第１のコンタクトホール、２５，１２５…第２のコンタクトホール、２６，１２６…ボディーコンタクト領域、２７，１２７…第４のコンタクトホール、２８〜３１，１２８〜１３１…第１〜第４の配線、３２…金属シリサイド、３３…レジストパターン
【図１】
2004207529.tif 000003
【図２】
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【図３】
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【図４】
2004207529.tif 000006
【図５】
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【図６】
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【図７】
2004207529.tif 000009
【図８】
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【図９】
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