(57)【要約】【課題】被制御信号の異常を検出するための機能を、回路規模を抑制しながら実現したパルス信号生成装置を提供する。【解決手段】検出信号Ｕｃが、‘Ｈ’あるいは‘Ｌ’に固定された場合に、デッドタイム補償回路のセットカウンタおよびリセットカウンタと信号との関係において発生する特徴的な事態を検出する。【選択図】        図３
2004229339.tif 000002
【特許請求の範囲】
【請求項１】
基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共に該基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、該被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置において、
前記基準パルス信号の立ち上りから前記被制御パルス信号の立ち上がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第１のカウンタと、
前記基準パルス信号の立ち下りから前記被制御パルス信号の立ち下がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第２のカウンタと、
前記基準パルス信号の立ち上がりにより前記第１のカウンタのカウントが開始されたか否かを検出する第１エラー検出部と、
前記第１エラー検出部により前記基準パルス信号の立ち上がりにより前記第１のカウンタのカウントが開始されるか否かに応じて、それぞれ、前記第１のカウンタのキャリー信号の出力タイミングで立ち上がると共に前記第２のカウンタのキャリー信号の出力タイミングで立ち下がる第１のパルス信号、および前記基準パルス信号の立ち上がりのタイミングで立ち上がると共に該基準パルス信号の立ち下りのタイミングで立ち下がる第２のパルス信号を前記制御パルス信号として出力する出力切換部とを備えたことを特徴とするパルス信号生成装置。
【請求項２】
基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共に該基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、該被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置において、
前記基準パルス信号の立ち上りから前記被制御パルス信号の立ち上がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第１のカウンタと、
前記基準パルス信号の立ち下りから前記被制御パルス信号の立ち下がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第２のカウンタと、
前記第２のカウンタからのキャリー信号の出力の直前に前記制御パルス信号が立ち上がった状態にあったか否かを検出する第２エラー検出部と、
前記第２エラー検出部により前記第２のカウンタからのキャリー信号の出力の直前に前記制御パルス信号が立ち上がった状態にあったか否かに応じて、それぞれ、前記第１のカウンタのキャリー信号の出力タイミングで立ち上がると共に前記第２のカウンタのキャリー信号の出力タイミングで立ち下がる第１のパルス信号、および前記基準パルス信号の立ち上がりのタイミングで立ち上がると共に該基準パルス信号の立ち下りのタイミングで立ち下がる第２のパルス信号を前記制御パルス信号として出力する出力切換部とを備えたことを特徴とするパルス信号生成装置。
【請求項３】
基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共に該基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、該被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置において、
前記基準パルス信号の立ち上りから前記被制御パルス信号の立ち上がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第１のカウンタと、
前記基準パルス信号の立ち下りから前記被制御パルス信号の立ち下がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第２のカウンタと、
前記基準パルス信号の立ち下がりにより前記第２のカウンタのカウントが開始されたか否かを検出する第３エラー検出部と、
前記第３エラー検出部により前記基準パルス信号の立ち下がりにより前記第２のカウンタのカウントが開始されるか否かに応じて、それぞれ、前記第１のカウンタのキャリー信号の出力タイミングで立ち上がると共に前記第２のカウンタのキャリー信号の出力タイミングで立ち下がる第１のパルス信号、および前記基準パルス信号の立ち上がりのタイミングで立ち上がると共に該基準パルス信号の立ち下りのタイミングで立ち下がる第２のパルス信号を前記制御パルス信号として出力する出力切換部とを備えたことを特徴とするパルス信号生成装置。
【請求項４】
基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共に該基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、該被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置において、
前記基準パルス信号の立ち上りから前記被制御パルス信号の立ち上がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第１のカウンタと、
前記基準パルス信号の立ち下りから前記被制御パルス信号の立ち下がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第２のカウンタと、
前記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かを検出する第４エラー検出部と、
前記第４エラー検出部により前記第１のカウンタからのキャリー信号の出力の直前に前記制御パルス信号が立ち下がった状態にあったか否かに応じて、それぞれ、前記第１のカウンタのキャリー信号の出力タイミングで立ち上がると共に前記第２のカウンタのキャリー信号の出力タイミングで立ち下がる第１のパルス信号、および前記基準パルス信号の立ち上がりのタイミングで立ち上がると共に該基準パルス信号の立ち下りのタイミングで立ち下がる第２のパルス信号を前記制御パルス信号として出力する出力切換部とを備えたことを特徴とするパルス信号生成装置。
【請求項５】
前記基準パルス信号の立ち下がりにより前記第２のカウンタのカウントが開始されたか否かを検出する第３エラー検出部、あるいは、前記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かを検出する第４エラー検出部のいずれか一方を備え、
前記出力切換部が、前記第３エラー検出部により前記基準パルス信号の立ち下がりにより前記第２のカウンタのカウントが開始されるか否か、あるいは前記第４エラー検出部により前記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かのうちのいずれか一方、または、前記第１エラー検出部により前記基準パルス信号の立ち上がりにより前記第１のカウンタのカウントが開始されるか否かに応じて、前記第１のパルス信号、あるいは前記第２のパルス信号のいずれか一方を前記制御信号として出力するものであることを特徴とする請求項１記載のパルス信号生成装置。
【請求項６】
前記基準パルス信号の立ち下がりにより前記第２のカウンタのカウントが開始されたか否かを検出する第３エラー検出部、あるいは、前記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かを検出する第４エラー検出部のいずれか一方を備え、
前記出力切換部が、前記第３エラー検出部により前記基準パルス信号の立ち下がりにより前記第２のカウンタのカウントが開始されるか否か、あるいは前記第４エラー検出部により前記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かのうちのいずれか一方、または、前記第２エラー検出部により前記第２のカウンタからのキャリー信号の出力の直前に前記制御パルス信号が立ち上がった状態にあったか否かに応じて、前記第１のパルス信号、あるいは前記第２のパルス信号のいずれか一方を前記制御信号として出力するものであることを特徴とする請求項２記載のパルス信号生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共に該基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、該被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置に関する。
【０００２】
【従来の技術】
従来より、電圧指令に応じて負荷である三相モータのトルクを制御するインバータシステムが知られている。
【０００３】
このようなインバータシステムでは、電圧指令に応じて予め設定されているデューティー比を有するパルス信号に応じてスイッチング素子をオンオフすることで、目標とする交流電圧を直流電圧から発生させ、この交流電圧を三相モータに供給してそのトルクを制御している。
【０００４】
このようなインバータシステムには、電圧指令に応じて予め設定されているデューティー比を有するＰＷＭ信号をＵ相、Ｖ相、Ｗ相の各相ごとに互いに位相をずらして出力するパルス幅変調回路（以下、このパルス幅変調回路をＰＷＭ回路と称す）と、ＰＷＭ回路からの各相ごとのＰＷＭ信号、および、モータに供給される交流電圧から検出した検出信号が入力され、この検出信号をＰＷＭ信号に対し所定時間遅延させるためのデッドタイム補償信号を生成して出力するデッドタイム補償回路と、このデッドタイム補償回路からの各相ごとのデッドタイム補償信号を基に各相ごとにさらに２つの信号を生成するデッドタイム発生回路と、デッドタイム発生回路から出力されてくる計６つの信号に応じて各相ごとに２つずつ（直列接続）の計６つのスイッチング素子をオンオフするベースドライブ回路と、ベースドライブ回路からの信号によって制御されるスイッチング素子、および直流電源などからなるインバータ回路とが備えられている。
【０００５】
このようなインバータシステムにおいて採用されているスイッチング素子の多くは、オフ指令が出されてもゲートを直ちにオフとすることができない特性を有しているため、例えばＵ相用に直列接続されたスイッチング素子の一方をオフにしたつもりでもう一方をオンにしたときに一方のオフ指示からもう一方に対するオン指示までの時間が短いと、これらが同時にオン状態となり直列接続されているこれらスイッチング素子は突入電流によって破壊されるおそれがある。そこで、このようなインバータシステムでは、直列に接続されたスイッチング素子の一方に対するオフ指示からもう一方に対するオン指示までの間にデッドタイムと呼ばれる待機時間を設けている。
【０００６】
ところが、単にデッドタイムを設けただけでは、偏差電圧の発生、さらには、温度変化によるスイッチング素子自身の特性変化により、ＰＷＭ回路からのパルス信号の立ち上りおよび立ち下りに対する、出力される交流電圧から検出されるパルス信号の立ち上りおよび立ち下りの遅延は一定せず、電圧指令に忠実なモータ制御ができなくなってしまうおそれがある。
【０００７】
そこで、このようなインバータシステムには、ＰＷＭ回路からのパルス信号の立ち上りおよび立ち下りに対する、出力される交流電圧から検出されるパルス信号の立ち上りおよび立ち下りの遅延を同一のものとするために、デッドタイム補償回路と呼ばれる回路が設けられている。
【０００８】
以下、上述したようなインバータシステムに採用されているデッドタイム補償回路について、三相のうちのＵ相を代表的に取り挙げて詳細に説明する。
【０００９】
図１は、上述したようなシステムに備えられているデッドタイム補償回路の概略図である。
【００１０】
図１には、デッドタイム補償回路１を構成する、ＰＷＭ回路からのパルス信号Ｕａが入力されるパルス信号入力端子１１と、電圧検出回路で検出された検出信号Ｕｃが入力される検出信号入力端子１２と、２つのインバータ１３と、２つのアンドゲート１４、１５と、ＳＲラッチ１８と、出力がＳＲラッチ１８のセット端子に接続されたセットカウンタ１６と、出力がＳＲラッチ１８のリセット端子に接続されたリセットカウンタ１７と、前述したデッドタイム発生回路に、詳しくは後述するデッドタイム補償信号Ｕｂを出力する出力端子１９とが示されている。尚、これらカウンタには、図示しないクロックが入力されており、このクロックに同期してカウントが行なわれる。
【００１１】
２つのアンドゲート１４、１５のうちの一方（図１の上方）のアンドゲート１４の入力には、パルス信号入力端子１１およびインバータ１３の出力が接続され、さらにこのインバータ１３の入力は検出信号入力端子１２に接続されており、また、アンドゲート１４の出力は、セットカウンタ１６のイネーブル端子に接続されている。もう一方のアンドゲート１５の入力にも、インバータ１３の出力および検出信号入力端子１２が接続され、さらにこのインバータ１３の入力はパルス信号入力端子１１に接続されており、また、アンドゲート１５の出力は、リセットカウンタ１７のイネーブル端子に接続されている。
【００１２】
図１に示すデッドタイム補償回路１では、前述したように、パルス信号Ｕａの立ち上がりから検出信号Ｕｃの立ち上がりまでの時間を所定時間Ａに、パルス信号Ｕａの立ち下がりから検出信号Ｕｃの立ち下がりまでの時間も所定時間Ａとするために、セットカウンタ１６およびリセットカウンタ１７では、時間Ａの間にカウント可能なカウント値が、これらカウンタの満カウント値として設定されている。これらカウンタは、カウントが満カウントに到達すると、キャリー信号をＳＲラッチ１８に出力する。
【００１３】
セットカウンタ１６は、検出信号Ｕｃが立ち下がっている間のパルス信号Ｕａの立ち上がりでカウントが開始され、検出信号Ｕｃの立ち上がりでカウントがストップされるカウンタであり、リセットカウンタ１７は、検出信号Ｕｃが立ち上がっている間のパルス信号Ｕａの立ち下がりでカウントが開始され、検出信号Ｕｃの立ち下がりでカウントがストップされるカウンタである。
【００１４】
デッドタイム補償回路１は、セットカウンタ１６のカウントが満カウントに到達し、キャリー信号がＳＲラッチ１８のセット端子に入力されることで立ち上がり、リセットカウンタ１７のカウントが満カウントに到達し、キャリー信号がＳＲラッチのリセット端子に入力されることで立ち下がるデッドタイム補償信号Ｕｂを出力する。
【００１５】
ここで、説明の便宜上、満カウント値がｆに設定されているセットカウンタ１６の現在保持されているカウント値がａ１、同じく満カウント値がｆに設定されているリセットカウンタ１７のカウント値がｂ１であるとして、デッドタイム補償回路１の動作について図２を参照しながら説明する。
【００１６】
図２は、図１に示すデッドタイム補償回路の動作を示すタイムチャートである。
【００１７】
図２には、上から順に、ＰＷＭ信号Ｕａ、検出信号Ｕｃ、デッドタイム補償信号Ｕｂ、セットカウンタ１６のカウント経過、セットカウンタ１６の満カウント時に出力されるセットパルス、リセットカウンタ１７のカウント経過、およびリセットカウンタ１７の満カウント時に出力されるリセットパルスが示されている。
【００１８】
セットカウンタ１６は、前述したようにＰＷＭ信号Ｕａの立ち上がり（Ｐ１）によりカウントがａ１を起点に開始され、カウントが満カウントであるｆに到達する（Ｐ２）とキャリー信号をＳＲラッチ１８のセット端子に出力し、これにより、デッドタイム補償信号Ｕｂがデッドタイム発生回路に出力される。図２に示す時間Ａ１は、カウントがカウント値ａ１から満カウント値ｆに到達するまでに要する時間、すなわち、パルス信号Ｕａが立ち上がってからデッドタイム補償回路１がデッドタイム発生回路に対しデッドタイム補償信号Ｕｂを出力するまでの時間をあらわしている。
【００１９】
セットカウンタ１６では、キャリー信号の出力に伴い、カウント値はゼロリセットされるもののカウントは検出信号Ｕｃが立ち上がる（Ｐ３）まで続けられる。図２に示す時間Ａ２は、カウンタがゼロリセットされてから検出信号Ｕｃが立ち上がるまでの時間、すなわち、デッドタイム補償信号Ｕｂが出力されてから検出信号Ｕｃが立ち上がるまでの時間をあらわしている。検出信号Ｕｃの立ち上がりにより停止されたセットカウンタ１６には、カウント値ａ１が保持されている。
【００２０】
図２に示すように、セットカウンタ１６のカウントを開始したときのカウント値がａ１で、カウント停止時のカウント値もａ１であることから、時間Ａ１＋時間Ａ２は、このカウンタのゼロから満カウントまでに要する時間が時間Ａと同じ時間に設定されていることから、目標とする時間Ａと等しいこととなり、この段階では、ＰＷＭ信号Ｕａの立ち上がりから検出信号Ｕｃが立ち上がるまでの時間は、目標どおりに保たれていることとなる。
【００２１】
一方、リセットカウンタ１７は、前述したようにＰＷＭ信号Ｕａの立ち下がり（Ｐ４）によりカウントがｂ１を起点に開始され、カウントが満カウントであるｆに到達する（Ｐ５）とキャリー信号をＳＲラッチ１８のリセット端子に入力し、これにより、デッドタイム補償信号Ｕｂは立ち下げられる。図２に示す時間Ｂ１は、カウントがカウント値ｂ１から満カウント値ｆに到達するまでに要する時間、すなわち、パルス信号Ｕａが立ち下がってからデッドタイム補償信号Ｕｂを立ち下げるまでの時間をあらわしている。
【００２２】
リセットカウンタ１７では、キャリー信号の出力に伴い、カウント値はゼロリセットされるもののカウントは検出信号Ｕｃが立ち下がる（Ｐ６）まで続けられる。図２に示す時間Ｂ２は、カウンタがゼロリセットされてから検出信号Ｕｃが立ち下がるまでの時間、すなわち、デッドタイム補償信号Ｕｂを立ち下げてから検出信号Ｕｃが立ち下がるまでの時間をあらわしている。検出信号Ｕｃの立ち下がりにより停止されたリセットカウンタ１７には、カウント値ｂ１が保持されている。
【００２３】
図２に示すように、リセットカウンタ１７のカウントを開始したときのカウント値がｂ１でカウント停止時のカウント値もｂ１であることから、時間Ｂ１＋時間Ｂ２も目標とする時間Ａと等しいことなり、この段階では、ＰＷＭ信号Ｕａの立ち下がりから検出信号Ｕｃが立ち下がるまでの時間は、目標どおりに保たれていることとなる。
【００２４】
その後、パルス信号Ｕａが再び立ち上がる（Ｐ７）と、カウント値ａ１を起点にカウントが開始され、今度はカウント値ａ２でカウントが停止される。
【００２５】
したがって、図２に示すように、今回は、カウント停止時のカウント値がカウント開始時のカウント値ａ１よりも大きいカウント値ａ２となったために、これだけカウントするのに要した時間である時間Ａ１＋時間Ａ３は、目標とする時間Ａを越えた時間Ａ´となっている。
【００２６】
また、パルス信号Ｕａが再び立ち下がる（Ｐ１０）と、カウント値ｂ１を起点にカウントが開始され、今度はカウント値ｂ２でカウントが停止される。
【００２７】
したがって、図２に示すように、カウント停止時のカウント値がカウント開始時のカウント値ｂ１よりも大きいカウント値ｂ２となったために、時間Ｂ１＋時間Ｂ３も、目標とする時間Ａを越えた時間Ａ´´となっている。
【００２８】
デッドタイム補償回路１では、さらに次のＰＷＭ信号Ｕａの立ち上がり（Ｐ１３）におけるカウントがカウント値ａ２を起点に開始され、時間Ａ４（Ａ４＜Ａ１）経過後に満カウントを向かえ、キャリー信号によってデッドタイム補償信号Ｕｂが立ち上げられる。ここで、デッドタイム補償信号Ｕｂが立ち上げられてから検出信号Ｕｃが立ち上がるまでの時間が前回と同じく時間Ａ３かかると仮定すると、セットカウンタ１６のカウント値はゼロから数えてａ２で停止されることとなり、セットカウンタ１６のカウントが、カウント値ａ２から開始されカウント値ａ２で停止されることから、これだけカウントするのに要した時間である時間Ａ４＋時間Ａ３は、目標としている時間Ａと同じとなる。つまり、このデッドタイム補償回路１では、デッドタイム補償信号Ｕｂが立ち上げられてから検出信号Ｕｃが立ち上がるまでの時間に応じたカウント値でカウントが停止されることで、カウントが再び開始されるまで保持されたカウント値から満カウントまでに要する時間、すなわちＰＷＭ信号Ｕａの立ち上がりからデッドタイム補償信号を立ち上げるまでの時間が自ずと調節されるために、ＰＷＭ信号Ｕａの立ち上がりから検出信号Ｕｃの立ち上がりまでの時間を目標である時間Ａと一致させる動作が行なわれている。尚、結果的に、デッドタイム補償信号Ｕｂが立ち上げられてから検出信号Ｕｃが立ち上がるまでの時間が前回とは異なる時間となった場合も、このデッドタイム補償回路１では、ＰＷＭ信号Ｕａの立ち上がりから検出信号Ｕｃの立ち上がりまでの時間を目標とする時間Ａと同じにしようとする動作が続けられる。
【００２９】
一方のリセットカウンタ１７では、次のＰＷＭ信号Ｕａの立ち下がり（Ｐ１６）からカウントがカウント値ｂ２を起点に開始され、時間Ｂ４（Ｂ４＜Ｂ１）経過後に満カウントを向かえ、キャリー信号によってデッドタイム補償信号Ｕｂが立ち下げられる。ここで、デッドタイム補償信号Ｕｂが立ち下げられてから検出信号Ｕｃが立ち下がるまでの時間が前回と同じく時間Ｂ３かかると仮定すると、リセットカウンタ１７のカウント値はｂ２で停止されることとなり、リセットカウンタ１７のカウント開始からカウント停止までの時間である時間Ｂ４＋時間Ｂ３は、カウントがカウント値ｂ２から開始されカウント値ｂ２で停止されることから、目標としている時間Ａと同じとなる。つまり、このデッドタイム補償回路１では、デッドタイム補償信号Ｕｂが立ち下げられてから検出信号Ｕｃが立ち下がるまでの時間に応じたカウント値でカウントが停止され、カウントが再び開始されるまで保持されたこのカウント値から満カウントまでに要する時間によって、ＰＷＭ信号Ｕａの立ち下がりから検出信号Ｕｃの立ち下がりまでの時間を、目標とする時間Ａと一致させる動作が行なわれている。
【００３０】
ところで、デッドタイム補償回路１では、上述したように、パルス信号Ｕａの立ち上がりから検出信号Ｕｃの立ち上がりまでの時間、および、パルス信号Ｕａの立ち下がりから検出信号Ｕｃの立ち下がりまでの時間を目標とする所定時間Ａと一致させているが、これは、前述した、インバータ回路から出力される交流電圧からパルス信号を検出する電圧検出回路が故障せずに動作し、デッドタイム補償回路１に正確な検出信号Ｕｃを供給していることが前提となっている。
【００３１】
そこで、デッドタイム補償回路１のような回路の中には、さらに、電圧検出回路の故障を検知するためのエラー検出回路が備えられているものがある。
【００３２】
デッドタイム補償回路１のような回路に備えられるエラー検出回路の中には、電圧検出回路からの検出信号Ｕｃが電圧検出回路の故障により‘Ｌ’あるいは‘Ｈ’に固定されて変化しない状態に陥ったことを、上述のセットカウンタ１６およびリセットカウンタ１７とは別に備えたカウンタ（例えば、ＩＣ：７４ＬＳ１６３）のオーバーフローによって認識するものがある（例えば、特許文献１）。
【００３３】
これは、信号の立ち上がりや立ち下りによってゼロリセットされながらカウントを続けるカウンタを備え、検出信号Ｕｃが‘Ｌ’あるいは‘Ｈ’のいずれかに固定されて変化しなくなりゼロリセットが行なわれなくなることにより発生したオーバーフローを検出するものである。
【００３４】
このようなエラー検出回路を備えたデッドタイム補償回路を採用するインバータシステムでは、電圧検出回路の故障を認識すると、ＰＷＭ発生回路からのＰＷＭ信号Ｕａが、デッドタイム補償回路を経ることなく、直接、デッドタイム発生回路に入力され、モータへの異常な交流電圧の供給が防止されている。
【００３５】
【特許文献１】
特開平０８−１４０３６２号公報
【００３６】
【発明が解決しようとする課題】
ところが、上述したような、電圧検出回路の故障をカウンタのオーバーフローで検出するエラー検出回路を備えるデッドタイム補償回路は回路規模が大きいという問題がある。
【００３７】
尚、このことは、上記デッドタイム補償回路に限らず、基準となる基準パルス信号と、制御の結果としてフィードバックされてきた被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共に該基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングの調整を行なう、被制御信号の基となる制御パルス信号を生成すると共に、被制御信号の異常検出を備えられたカウンタを利用して検出するパルス信号生成装置においても同様である。
【００３８】
本発明は、上記事情に鑑み、被制御信号の異常を検出するための機能を、回路規模を抑制しながら実現したパルス信号生成装置を提供することを目的とする。
【００３９】
【課題を解決するための手段】
上記目的を達成するための本発明のパルス信号生成装置のうちの第１のパルス信号生成装置は、
基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共にこの基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、この被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置において、
上記基準パルス信号の立ち上りから上記被制御パルス信号の立ち上がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第１のカウンタと、
上記基準パルス信号の立ち下りから上記被制御パルス信号の立ち下がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第２のカウンタと、
上記基準パルス信号の立ち上がりにより上記第１のカウンタのカウントが開始されたか否かを検出する第１エラー検出部と、
上記第１エラー検出部により上記基準パルス信号の立ち上がりにより上記第１のカウンタのカウントが開始されるか否かに応じて、それぞれ、上記第１のカウンタのキャリー信号の出力タイミングで立ち上がると共に上記第２のカウンタのキャリー信号の出力タイミングで立ち下がる第１のパルス信号、および上記基準パルス信号の立ち上がりのタイミングで立ち上がると共にこの基準パルス信号の立ち下りのタイミングで立ち下がる第２のパルス信号を上記制御パルス信号として出力する出力切換部とを備えたことを特徴とする。
【００４０】
本発明は、入力されてきた被制御パルス信号が‘Ｈ’に固定されている場合に、パルス信号生成装置のカウンタと信号との関係において発生する特徴的な事態に着目してなされたものであり、本発明の第１のパルス信号生成装置には、入力されている被制御パルス信号が‘Ｈ’のまま固定された場合に発生する、基準パルス信号が立ち上がっても上記第１のカウンタのカウントが停止したままであるという事態を検出する第１検出部が備えられている。この事態の検出は、従来において採用されていた新たなカウンタよりも規模の小さい回路で充分行なえることから、本発明の第１のパルス信号生成装置によれば、被制御信号の異常を検出するための機能を、回路規模を抑制しながら実現することができる。
【００４１】
上記目的を達成するための本発明のパルス信号生成装置のうちの第２のパルス信号生成装置は、
基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共にこの基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、この被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置において、
上記基準パルス信号の立ち上りから上記被制御パルス信号の立ち上がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第１のカウンタと、
上記基準パルス信号の立ち下りから上記被制御パルス信号の立ち下がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第２のカウンタと、
上記第２のカウンタからのキャリー信号の出力の直前に前記制御パルス信号が立ち上がった状態にあったか否かを検出する第２エラー検出部と、
上記第２エラー検出部により上記第２のカウンタからのキャリー信号の出力の直前に前記制御パルス信号が立ち上がった状態にあったか否かに応じて、それぞれ、上記第１のカウンタのキャリー信号の出力タイミングで立ち上がると共に上記第２のカウンタのキャリー信号の出力タイミングで立ち下がる第１のパルス信号、および上記基準パルス信号の立ち上がりのタイミングで立ち上がると共にこの基準パルス信号の立ち下りのタイミングで立ち下がる第２のパルス信号を上記制御パルス信号として出力する出力切換部とを備えたことを特徴とする。
【００４２】
本発明の第２のパルス信号生成装置には、入力されている被制御パルス信号が‘Ｈ’のまま固定された場合に発生する、第２のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち上がった状態にないという事態を検出する第２検出部が備えられている。この事態の検出には、従来において採用されていた新たなカウンタは必要でなく、このカウンタよりも規模の小さい回路で充分なことから、本発明の第２のパルス信号生成装置によれば、被制御信号の異常を検出するための機能を、回路規模を抑制しながら実現することができる。
【００４３】
上記目的を達成するための本発明のパルス信号生成装置のうちの第３のパルス信号生成装置は、
基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共にこの基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、この被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置において、
上記基準パルス信号の立ち上りから上記被制御パルス信号の立ち上がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第１のカウンタと、
上記基準パルス信号の立ち下りから上記被制御パルス信号の立ち下がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第２のカウンタと、
上記基準パルス信号の立ち下がりにより上記第２のカウンタのカウントが開始されたか否かを検出する第３エラー検出部と、
上記第３エラー検出部により上記基準パルス信号の立ち下がりにより上記第２のカウンタのカウントが開始されるか否かに応じて、それぞれ、上記第１のカウンタのキャリー信号の出力タイミングで立ち上がると共に上記第２のカウンタのキャリー信号の出力タイミングで立ち下がる第１のパルス信号、および上記基準パルス信号の立ち上がりのタイミングで立ち上がると共にこの基準パルス信号の立ち下りのタイミングで立ち下がる第２のパルス信号を上記制御パルス信号として出力する出力切換部とを備えたことを特徴とする。
【００４４】
本発明は、入力されてくる被制御パルス信号が‘Ｌ’に固定された場合に、パルス信号生成装置のカウンタと信号との関係において発生する特徴的な事態に着目してなされたものであり、本発明の第３のパルス信号生成装置には、入力されている被制御パルス信号が‘Ｌ’のまま固定された場合に発生する、基準パルス信号の立ち下がっても上記第２のカウンタのカウントが停止されたままであるという事態を検出する第３検出部が備えられている。この事態の検出には、従来において採用されていた新たなカウンタは必要でなく、このカウンタよりも規模の小さい回路で充分であることから、本発明の第３のパルス信号生成装置によれば、被制御信号の異常を検出するための機能を、回路規模を抑制しながら実現することができる。
【００４５】
上記目的を達成するための本発明のパルス信号生成装置のうちの第４のパルス信号生成装置は、
基準パルス信号と、被制御パルス信号とが入力され、被制御パルス信号が基準パルス信号の立ち上りから所定時間遅れて立ち上がると共にこの基準パルス信号の立ち下りから所定時間遅れて立ち下がるように立ち上がりおよび立ち下りの各タイミングが調整された、この被制御パルス信号生成の基になる制御パルス信号を生成して出力するパルス信号生成装置において、
上記基準パルス信号の立ち上りから上記被制御パルス信号の立ち上がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第１のカウンタと、
上記基準パルス信号の立ち下りから上記被制御パルス信号の立ち下がりまでの間所定のクロックパルスをカウントして、所定のカウント値に達するごとにキャリー信号を出力すると共にクリアされる第２のカウンタと、
上記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かを検出する第４エラー検出部と、
上記第４エラー検出部により上記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かに応じて、それぞれ、上記第１のカウンタのキャリー信号の出力タイミングで立ち上がると共に上記第２のカウンタのキャリー信号の出力タイミングで立ち下がる第１のパルス信号、および上記基準パルス信号の立ち上がりのタイミングで立ち上がると共にこの基準パルス信号の立ち下りのタイミングで立ち下がる第２のパルス信号を上記制御パルス信号として出力する出力切換部とを備えたことを特徴とする。
【００４６】
本発明の第４のパルス信号生成装置には、入力されている被制御パルス信号が‘Ｌ’のまま固定された場合に発生する、第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にないという事態を検出する第４検出部が備えられている。この事態の検出には、従来において採用されていた新たなカウンタは必要でなく、このカウンタよりも規模の小さい回路で充分であることから、本発明の第４のパルス信号生成装置によれば、被制御信号の異常を検出するための機能を、回路規模を抑制しながら実現することができる。
【００４７】
ここで、本発明のパルス信号生成装置のうちの第１のパルス信号生成装置が、上記基準パルス信号の立ち下がりにより上記第２のカウンタのカウントが開始されたか否かを検出する第３エラー検出部、あるいは、上記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かを検出する第４エラー検出部のいずれか一方を備え、
上記出力切換部が、上記第３エラー検出部により上記基準パルス信号の立ち下がりにより上記第２のカウンタのカウントが開始されるか否か、あるいは上記第４エラー検出部により上記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かのうちのいずれか一方、または、上記第１エラー検出部により上記基準パルス信号の立ち上がりにより上記第１のカウンタのカウントが開始されるか否かに応じて、前記第１のパルス信号、あるいは前記第２のパルス信号のいずれか一方を前記制御信号として出力するものであることが好ましい。
【００４８】
このようにすると、被制御パルス信号が‘Ｈ’および‘Ｌ’のいずれに固定された場合であっても対処することができる。
【００４９】
また、本発明のパルス信号生成装置のうちの第２のパルス信号生成装置が、
上記基準パルス信号の立ち下がりにより上記第２のカウンタのカウントが開始されたか否かを検出する第３エラー検出部、あるいは、上記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かを検出する第４エラー検出部のいずれか一方を備え、
上記出力切換部が、上記第３エラー検出部により上記基準パルス信号の立ち下がりにより上記第２のカウンタのカウントが開始されるか否か、あるいは上記第４エラー検出部により上記第１のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち下がった状態にあったか否かのうちのいずれか一方、または、上記第２エラー検出部により上記第２のカウンタからのキャリー信号の出力の直前に制御パルス信号が立ち上がった状態にあったか否かに応じて、前記第１のパルス信号、あるいは前記第２のパルス信号のいずれか一方を前記制御信号として出力するものであることも好ましい態様である。
【００５０】
このようにしても、被制御パルス信号が‘Ｈ’および‘Ｌ’のいずれに固定された場合についても対処することができる。
【００５１】
【発明の実施の形態】
以下、本発明のパルス信号生成装置の実施形態について説明する。
【００５２】
図３は、本発明のパルス信号生成装置の第１実施形態の内部ブロック図である。尚、図３に示すもののうち、図１に示されているものと同じ機能を有するものには、図１おいて付されている符号と同じ符号が付されている。
【００５３】
図３に示す、本実施形態のデッドタイム補償回路１００は、図１にも示す本体部１０と、電圧検出回路の故障のために検出信号Ｕｃが‘Ｈ’で固定されてしまった場合を検出する‘Ｈ’エラー検出部１１０と、電圧検出回路の故障のために検出信号Ｕｃが‘Ｌ’で固定されてしまった場合を検出する‘Ｌ’エラー検出部１２０と、‘Ｈ’エラー検出部１１０または‘Ｌ’エラー検出部１２０で検出信号Ｕｃの異常が検出された場合にデッドタイム補償信号Ｕｂとしてパルス信号Ｕａを使用するための切換を行なう信号切換部１３０と、‘Ｈ’エラー検出部１１０または‘Ｌ’エラー検出部１２０で検出信号Ｕｃの異常が検出された場合に、リセット信号が入力されるまで信号切換部１３０に異常の検出を表す信号を出力し続けるエラー信号維持部１４０とで構成されている。
【００５４】
本体部１０は、図１に示されるものと同じ種類のものであるので説明は省略する。
【００５５】
ここで、‘Ｈ’エラー検出部１１０、‘Ｌ’エラー検出部１２０、信号切換部１３０、およびエラー信号維持部１４０の説明の前に、電圧検出回路に故障が発生した場合に発生する特徴的な事態についての説明を図４および図５を参照しながら説明する。
【００５６】
図４は、電圧検出回路に故障が発生し、検出信号Ｕｃが‘Ｈ’で固定された場合の、各信号の波形と、セットカウンタおよびリセットカウンタの動作とを示す図である。
【００５７】
図４には、上から順に、ＰＷＭ信号Ｕａ、検出信号Ｕｃ、デッドタイム補償信号Ｕｂ、セットカウンタのカウント値変化、セットカウンタの満カウントにより出力されるセットパルス信号、リセットカウンタのカウント値変化、リセットカウンタの満カウントにより出力されるリセットパルス信号が示されている。尚、図４に示す検出信号Ｕｃおよびデッドタイム補償信号Ｕｂに示される点線は、電圧検出回路が正常に動作していた場合の、電圧検出信号Ｕｃおよびデッドタイム補償信号Ｕｂの波形を示すものである。
【００５８】
図４には、電圧検出回路の故障により検出信号Ｕｃが‘Ｈ’に固定されることで発生する２つの事態が○印および△印でそれぞれ示されている。
【００５９】
まず、○印によって示される事態は、パルス信号Ｕａが立ち上がったにも関わらずセットカウンタがカウントを開始しないというものである。これは、正常であれば、パルス信号Ｕａが立ち上がるときに‘Ｌ’であるはずの検出信号Ｕｃが故障により‘Ｈ’に固定されているためであり、本発明の実施形態では、この事態の検出を、パルス信号Ｕａが立ち上がったことで、セットカウンタのカウント値に変化があるかを検出することで行なっている。
【００６０】
△印によって示されている事態は、リセットカウンタからのキャリー信号の出力の直前にデッドタイム補償信号Ｕｂがすでに立ち下がった状態にあるというものである。これは、正常であれば、検出信号Ｕｃの立ち下りによってリセットカウンタのカウントは停止されるべきところが、検出信号Ｕｃが故障により‘Ｈ’に固定されているためにパルス信号Ｕａが立ち上がるまでこれが停止されないためである。本発明の実施形態では、この事態の検出を、リセットカウンタからのキャリー信号の出力によりデッドタイム補償信号Ｕｂが立ち下げられたか、すなわち、キャリー信号が出力される直前にデッドタイム補償信号Ｕｂがすでに立ち下げられていたかを検出することで行なっている。
【００６１】
図５は、電圧検出回路に故障が発生し、検出信号Ｕｃが‘Ｌ’で固定された場合のセットカウンタおよびリセットカウンタの動作を示す図である。
【００６２】
図５にも、上から順に、ＰＷＭ信号Ｕａ、検出信号Ｕｃ、デッドタイム補償信号Ｕｂ、セットカウンタのカウント値変化、セットカウンタの満カウントにより出力されるセットパルス信号、リセットカウンタのカウント値変化、リセットカウンタの満カウントにより出力されるリセットパルス信号が示されている。
【００６３】
図５には、電圧検出回路の故障により検出信号Ｕｃが‘Ｌ’に固定されることで発生する２つの事態が○印および△印でそれぞれ示されている。
【００６４】
まず、○印によって示される事態は、ＰＷＭ信号Ｕａが立ち下がったにも関わらずリセットカウンタがカウントを開始しないというものである。これは、正常であれば、ＰＷＭ信号Ｕａが立ち下がるときに‘Ｈ’であるはずの検出信号Ｕｃが故障により‘Ｌ’に固定されているためであり、本発明の実施形態では、この事態の検出を、ＰＷＭ信号Ｕａが立ち下がったことで、リセットカウンタのカウント値が変化しているかを検出することで行なっている。
【００６５】
△印によって示されている事態は、セットカウンタからのキャリー信号の出力の直前にデッドタイム補償信号Ｕｂが立ち上がった状態にあるというものである。これは、正常であれば、検出信号Ｕｃの立ち上がりによってセットカウンタのカウントは停止されるべきところが、検出信号Ｕｃが故障により‘Ｌ’に固定されているためにＰＷＭ信号Ｕａが立ち下がるまでこれが停止されないためである。本発明の実施形態では、この事態の検出を、セットカウンタからのキャリー信号の出力によりデッドタイム補償信号Ｕｂが立ち上げられたか、すなわち、キャリー信号が出力される以前にデッドタイム補償信号Ｕｂがすでに立ち上げられていたかを検出することで行なっている。以上を踏まえて、以下、‘Ｈ’エラー検出部１１０、‘Ｌ’エラー検出部１２０、信号切換部１３０、およびエラー信号維持部１４０を説明する。
【００６６】
図３に示す‘Ｈ’エラー検出部１１０は、ＰＷＭ信号Ｕａが入力され、入力されるＰＷＭ信号Ｕａの立ち上がりを検出する立上り検出部１１１と、セットカウンタのカウント値が格納されるビットのうちの最下位ビットが変化しているか否かを検出するカウント変化検出部１１２と、これら２つからの出力信号が入力されるアンドゲート１１３とで構成されている。
【００６７】
立上り検出部１１１には、遅延ラッチ１１１ａとアンドゲート１１１ｂとが備えられており、アンドゲート１１１ｂには、ＰＷＭ信号Ｕａと、遅延ラッチ１１１ａによって遅延されたＰＷＭ信号Ｕａとが入力される。立上り検出部１１１は、ＰＷＭ信号Ｕａが立ち上がるとアンドゲート１１３にパルス信号を出力する。
【００６８】
カウント変化検出部１１２は、遅延ラッチ１１２ａ、アンドゲート１１２ｂ、ノアゲート１１２ｃ、およびオアゲート１１２ｄからなり、アンドゲート１１２ｂには、遅延ラッチ１１２ａによって遅延された、１クロック前のセットカウンタの最下位ビットの状態をあらわす信号と、リアルタイムのセットカウンタの最下位ビットの状態をあらわす信号とが入力され、最下位ビットが‘Ｈ’のまま変化していない場合には、オアゲート１１２ｄに‘Ｈ’信号を出力する。また、ノアゲート１１２ｃにも、遅延ラッチ１１２ａによって遅延された、１クロック前のセットカウンタの最下位ビットの状態をあらわす信号と、リアルタイムのセットカウンタの最下位ビットの状態をあらわす信号とが入力され、最下位ビットが‘Ｌ’のまま変化していない場合には、ノアゲート１１２ｃはオアゲート１１２ｄに‘Ｈ’信号を出力する。このように、オアゲート１１２ｄでは、セットカウンタにおけるカウント値に変化が見られない場合にアンドゲート１１３に対して‘Ｈ’信号を出力する。
【００６９】
したがって、アンドゲート１１３は、ＰＷＭ信号Ｕａの立ち上がりを検出したにもかかわらずセットカウンタ１６のカウント値に変化が無いときは、エラー切換維持部１４０に‘Ｈ’信号を出力する。
【００７０】
図３に示す‘Ｌ’エラー検出部１２０は、遅延ラッチ１２１とアンドゲート１２２とからなり、アンドゲート１２２には、本体部１０のラッチ１８から出力され遅延ラッチ１２１で遅延されたデッドタイム補償信号Ｕｂと、セットカウンタ１６からの信号とが入力され、アンドゲート１２２は、セットカウンタ１６からキャリー信号が出力される直前のデッドタイム補償信号Ｕｂがすでに‘Ｈ’であった場合は、エラー切換維持部１４０に‘Ｈ’信号を出力する。
【００７１】
図３に示すエラー信号維持部１４０は、オアゲート１４１と信号保持ラッチ１４２とからなり、オアゲート１４１には、上述したように、‘Ｈ’エラー検出部１１０のアンドゲート１１３からの出力信号と、‘Ｌ’エラー検出部１２０のアンドゲート１２２からの出力信号と、このオアゲート１４１の出力が入力される信号保持ラッチ１４２からの出力信号とが入力されており、この信号保持ラッチ１４２からの出力信号は信号切換部１３０にも入力されている。
【００７２】
このエラー信号維持部１４０では、電圧検出回路の故障により、検出信号Ｕｃが‘Ｈ’に固定された場合に発生する事態である、ＰＷＭ信号の立ち上がりによってセットカウンタのカウントが開始されないこと（図４の○印）、または、電圧検出回路の故障により、検出信号Ｕｃが‘Ｌ’に固定された場合に発生する事態である、セットカウンタ１６からのキャリー信号が出力される直前にすでにデッドタイム補償信号Ｕｂが立ち上がっていること（図５の△印）が検出されると、電圧検出回路の故障をあらわす信号が信号切換部１３０に出力される。尚、信号保持ラッチ１４２は、一旦電圧検出回路の故障をあらわす信号が検出されると、ＲＥＳＥＴ信号がこの信号保持ラッチ１４２に入力されない限り‘Ｈ’信号をオアゲート１４１に出力するため、エラー信号維持部１４０は、電圧検出回路の故障をあらわす信号を信号切換部１３０に送り続ける。
【００７３】
図３に示す信号切換部１３０は、ＰＷＭ信号Ｕａの立ち上がりを検出する立上り検出部１３１と、ＰＷＭ信号の立ち下がりを検出する立下り検出部１３２と、出力がラッチ１８のセット端子に接続されたセット信号切換部１３３と、出力がラッチ１８のリセット端子に接続されたリセット信号切換部１３４とで構成されている。
【００７４】
立上り検出部１３１は、‘Ｈ’エラー検出部１１０の立上り検出部１１１と同様に、遅延ラッチ１３１ａおよびアンドゲート１３１ｂからなる。
【００７５】
立下り検出部１３２は、遅延ラッチ１３２ａおよびアンドゲート１３２ｂからなり、アンドゲート１３２ｂには、ＰＷＭ信号Ｕａと遅延されたＰＷＭ信号Ｕａとが入力され、ＰＷＭ信号Ｕａの立ち下りが検出される。
【００７６】
セット信号切換部１３３は、アンドゲート１３３ａ、アンドゲート１３３ｂ、およびオアゲート１３３ｃで構成され、アンドゲート１３３ａには、セットカウンタ１６からの出力信号およびエラー信号維持部１４０からの出力が入力されており、アンドゲート１３３ｂには、立上り検出部１３１からの出力信号およびエラー信号維持部１４０からの出力が入力されている。オアゲート１３３ｃには、アンドゲート１３３ａおよびアンドゲート１３３ｂからの出力信号が入力され、オアゲート１３３ｃの出力は、ラッチ１８のセット端子に入力されている。
【００７７】
リセット信号切換部１３４は、アンドゲート１３４ａ、アンドゲート１３４ｂ、およびオアゲート１３４ｃで構成され、アンドゲート１３４ａには、リセットカウンタ１７からの出力およびエラー信号維持部１４０からの出力が入力されており、アンドゲート１３４ｂには、立下り検出部１３２からの出力およびエラー信号維持部１４０からの出力が入力されている。オアゲート１３４ｃには、アンドゲート１３４ａおよびアンドゲート１３４ｂからの出力信号が入力され、オアゲート１３４ｃの出力は、ラッチ１８のリセット端子に入力されている
この信号切換部１３０では、エラー信号維持部１４０からの出力信号が‘Ｌ’、すなわち電圧検出回路が正常であるときには、ラッチ１８のセット端子に対する入力はセットカウンタ１６からの出力信号となり、ラッチ１８のリセット端子に対する入力はリセットカウンタ１７からの出力信号となる。これは、図１に示す回路と等価の構成となり、従来技術で説明したような動作が行なわれる。しかし、一旦エラー信号維持部１４０で電圧検出回路の故障が検出され、エラー信号維持部１４０からの出力が‘Ｈ’となると、立上り検出部１３１からの出力信号がラッチ１８のセット端子に入力され、立下り検出部１３２からの出力信号がラッチ１８のリセット端子に入力される。これにより、ＰＷＭ信号回路からのＰＷＭ信号Ｕａがデッドタイム補償信号Ｕｂとして出力される。
【００７８】
本実施形態のデッドタイム補償回路１００では、上述したように、電圧検出回路の故障により、電圧検出回路から出力される検出信号が、‘Ｈ’あるいは‘Ｌ’に固定された場合には、デッドタイム補償信号Ｕｂとして出力する信号の切換が行なわれ、異常な信号がデッドタイム補償信号Ｕｂとして出力されることが防止されているとともに、このことが、従来よりも規模の小さい回路構成で行なわれている。
【００７９】
次に、本発明のパルス信号生成装置の第２実施形態について説明する。
【００８０】
図６は、本発明のパルス信号生成装置の第２実施形態の内部ブロック図である。尚、図６に示すもののうち、図１および図３に示されているものと同じ機能を有するものには、図１および図３において付されている符号と同じ符号が付されている。
【００８１】
図６に示す、本実施形態のデッドタイム補償回路２００は、図１および図３にも示す本体部１０と、電圧検出回路が故障のために検出信号Ｕｃが‘Ｌ’で固定されてしまった場合を検出する‘Ｌ’エラー検出部２１０と、電圧検出回路が故障のために検出信号Ｕｃが‘Ｈ’で固定されてしまった場合を検出する‘Ｈ’エラー検出部２２０と、‘Ｌ’エラー検出部２１０または‘Ｈ’エラー検出部２２０で検出信号Ｕｃの異常が検出された場合にデッドタイム補償信号Ｕｂとしてパルス信号Ｕａを使用する切換を行なう信号切換部１３０と、‘Ｌ’エラー検出部２１０または‘Ｈ’エラー検出部２２０で検出信号Ｕｃの異常が検出された場合に、ＲＥＳＥＴ信号が入力されない限り電圧検出回路の故障をあらわす信号を信号切換部１３０に送り続けるエラー信号維持部１４０とで構成されている。
【００８２】
本体部１０は、図１および図３に示されるものと同じ種類のものであるので説明は省略する。
【００８３】
図６に示す‘Ｌ’エラー検出部２１０は、ＰＷＭ信号Ｕａが入力され、入力されるＰＷＭ信号Ｕａの立ち下がりを検出する立下り検出部２１１と、リセットカウンタ１７のカウント値が格納されるビットのうちの最下位ビットが変化しているか否かを検出するカウント変化検出部２１２と、これら２つからの出力信号が入力されるアンドゲート２１３とで構成されている。
【００８４】
立下り検出部２１１には、遅延ラッチ２１１ａとアンドゲート２１１ｂとが備えられており、アンドゲート２１１ｂには、ＰＷＭ信号Ｕａと、遅延ラッチ２１１ａによって遅延されたＰＷＭ信号Ｕａとが入力される。立下り検出部２１１は、ＰＷＭ信号Ｕａが立ち下がるとアンドゲート２１３にパルス信号を出力する。
【００８５】
カウント変化検出部２１２は、図３に示す‘Ｈ’エラー検出部１１０のカウント変化検出部１１２と同じ構成のものであり、カウント変化検出部２１２と図３に示すカウント変化検出部１１２との相違点は、図３に示すカウント変化検出部１１２では、セットカウンタ１６の最下位ビットの変化を検出しているのに対し、このカウント変化検出部２１２では、リセットカウンタ１７の最下位ビットの変化を検出している点のみであるので説明は省略する。
【００８６】
アンドゲート２１３は、ＰＷＭ信号Ｕａの立ち下がりを検出したにもかかわらずリセットカウンタ１７のカウント値に変化が無いときは、エラー切換維持部１４０に‘Ｈ’信号を出力する。
【００８７】
図６に示す‘Ｈ’エラー検出部２２０は、遅延ラッチ２２１とアンドゲート２２２とからなり、アンドゲート２２２には、本体部１０のラッチ１８から出力され遅延ラッチ２２１で遅延されたデッドタイム補償信号Ｕｂと、リセットカウンタ１７からの信号とが入力され、アンドゲート２２２は、リセットカウンタ１７からキャリー信号が出力される直前にデッドタイム補償信号Ｕｂが‘Ｌ’であった場合は、エラー切換維持部１４０に‘Ｈ’信号を出力する。
【００８８】
図６に示すエラー信号維持部１４０については、図３において説明してあるので構成についての説明は省略する。
【００８９】
このエラー信号維持部１４０では、電圧検出回路の故障により、検出信号Ｕｃが‘Ｌ’に固定された場合に発生する事態である、ＰＷＭ信号の立ち下がりによってリセットカウンタのカウントが開始されないこと（図５の○印）、または、電圧検出回路の故障により、検出信号Ｕｃが‘Ｈ’に固定された場合に発生する事態である、キャリー信号が出力される直前にデッドタイム補償信号Ｕｂがすでに立ち下がっていること（図４の△印）が検出されると、電圧検出回路の故障をあらわす信号が信号切換部１３０に出力される。
【００９０】
図６に示す信号切換部１３０についても、図３において説明してあるので説明は省略する。
【００９１】
本実施形態のデッドタイム補償回路２００でも、上述したように、電圧検出回路の故障により、電圧検出回路から出力される検出信号が、‘Ｈ’あるいは‘Ｌ’に固定された場合には、デッドタイム補償信号Ｕｂとして出力する信号の切換が行なわれ、異常な信号がデッドタイム補償信号Ｕｂとして出力されることが防止されているとともに、これが、従来よりも規模の小さい回路構成で行なわれている。
【００９２】
さらに、本発明のパルス生成装置の第３実施形態および第４実施形態について説明する。
【００９３】
第３実施形態であるデッドタイム補償回路３００は、図３に示す‘Ｈ’エラー検出部１１０と、図６に示す‘Ｌ’エラー検出部２１０とを組み合わせたものであるが、これについての説明は上述の説明と重複するので省略する。
【００９４】
また、第４実施形態であるデッドタイム補償回路４００は、図６に示す‘Ｈ’エラー検出部２２０と、図３に示す‘Ｌ’エラー検出部１２０とを組み合わせたものであるが、これについての説明も上述の説明と重複するので省略する。
【００９５】
以上に説明した、第１、第２、第３、および第４実施形態では、検出信号Ｕｃが‘Ｈ’あるいは‘Ｌ’に固定された場合の双方に対応した例を挙げて説明したが、本発明のパルス信号生成装置が、検出信号Ｕｃが‘Ｈ’に固定された場合のみに対応するもの、あるいは、検出信号Ｕｃが‘Ｌ’に固定された場合のみに対応するものであっても、本発明の目的を減却するものではない。
【００９６】
【発明の効果】
以上説明したように、本発明のパルス信号生成装置によれば、被制御信号の異常を検出するための機能を、回路規模を抑制しながら実現することができる。
【図面の簡単な説明】
【図１】システムに備えられているデッドタイム補償回路の概略図である。
【図２】図１に示すデッドタイム補償回路の動作を示すタイムチャートである。
【図３】本発明のパルス信号生成装置の第１実施形態の内部ブロック図である。
【図４】電圧検出回路に故障が発生し、検出信号Ｕｃが‘Ｈ’で固定された場合の、各信号の波形と、セットカウンタおよびリセットカウンタの動作とを示す図である。
【図５】電圧検出回路に故障が発生し、検出信号Ｕｃが‘Ｌ’で固定された場合のセットカウンタおよびリセットカウンタの動作を示す図である。
【図６】本発明のパルス信号生成装置の第２実施形態の内部ブロック図である。
【符号の説明】
１、１００、２００、３００、４００  デッドタイム補償回路
１１  パルス信号入力端子
１２  検出信号入力端子
１３  インバータ
１４、１５  アンドゲート
１６  セットカウンタ
１７  リセットカウンタ
１８  ＳＲラッチ
１９  出力端子
１１０、２２０  ‘Ｈ’エラー検出部
１１１、１３１  立上り検出部
１１２、２１２  カウント変化検出部
１１３、１２２、２１３、２２２  アンドゲート
１２０、２１０  ‘Ｌ’エラー検出部
１２１、２２１  遅延ラッチ
１３０  信号切換部
１３２、２１１  立下り検出部
１３３  セット信号切換部
１３４  リセット信号切換部
１４０  エラー信号維持部
１４１  オアゲート
１４２  信号保持ラッチ
【図１】
2004229339.tif 000003
【図２】
2004229339.tif 000004
【図３】
2004229339.tif 000005
【図４】
2004229339.tif 000006
【図５】
2004229339.tif 000007
【図６】
2004229339.tif 000008