(57)【要約】【課題】寄生容量の低減した半導体装置を提供する。【解決手段】本発明による半導体装置は、少なくとも一つの側壁スペーサを有する電界効果トランジスタを備え、少なくとも一つの側壁スペーサは、酸化膜の誘電率よりも比較的低い誘電率を有する膜を含む。上記側壁スペーサは、酸化膜、窒化膜、および、酸化膜と窒化膜とを含む混合層からなる群から少なくとも一つ選択された層を含む。電界効果トランジスタは、半導体基板上の電界効果トランジスタのチャネル表面よりも比較的高い位置に拡散層の表面を備える。【選択図】　図５
2004006891.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つの側壁スペーサを有するトランジスタを備え、
該少なくとも一つの側壁スペーサは、酸化膜の誘電率よりも比較的低い誘電率を有する膜を含む、半導体装置。
【請求項２】
少なくとも一つの側壁スペーサを有するトランジスタを備え、
該少なくとも一つの側壁スペーサは、窒化膜の誘電率よりも比較的低く、かつ、酸化膜の誘電率よりも比較的高い誘電率を有する膜を含む、半導体装置。
【請求項３】
前記少なくとも一つの側壁スペーサは、酸化膜、窒化膜、および、酸化膜と窒化膜とを含む混合層からなる群から選択された少なくとも一つの層を含む、請求項１または２に記載の半導体装置。
【請求項４】
前記トランジスタは、半導体基板上の該トランジスタのチャネル表面よりも比較的高い位置に拡散層の表面を備える、請求項１〜３の何れかに記載の半導体装置。
【請求項５】
前記酸化膜の誘電率よりも比較的低い誘電率を有する膜は、フッ素がドーピングされた酸化膜、炭素がドーピングされた酸化膜、酸窒化膜、アモルファスカーボン膜、無機ＳＯＧ膜、有機ＳＯＧ膜、Ａｌｌｉｅｄ　ＳｉｇｎａｌのＦＬＡＲＥおよびＨＯＳＰ、Ｄｏｗ　ＣｈｅｍｉｃａｌのＳｉＬＫ、Ｄｏｗ　ＣｏｒｎｉｎｇのＨＳＱ、Ｃａｔａｌｙｓｔｓ　ａｎｄ　ＣｈｅｍｉｃａｌｓのＩＰＳ、および、Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓのブラックダイアモンドからなる群から選択された少なくとも一つの膜を含む、請求項１に記載の半導体装置。
【請求項６】
前記窒化膜の誘電率よりも比較的低く、かつ、酸化膜の誘電率よりも比較的高い誘電率を有する膜は、フッ素がドーピングされた酸化膜、炭素がドーピングされた酸化膜、酸窒化膜、アモルファスカーボン膜、無機ＳＯＧ膜、有機ＳＯＧ膜、Ａｌｌｉｅｄ　ＳｉｇｎａｌのＦＬＡＲＥおよびＨＯＳＰ、Ｄｏｗ　ＣｈｅｍｉｃａｌのＳｉＬＫ、Ｄｏｗ　ＣｏｒｎｉｎｇのＨＳＱ、Ｃａｔａｌｙｓｔｓ　ａｎｄ　ＣｈｅｍｉｃａｌｓのＩＰＳ、および、Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓのブラックダイアモンドからなる群から選択された少なくとも一つの膜を含む、請求項２に記載の半導体装置。
【請求項７】
半導体装置を製造する半導体装置の製造方法であって、
酸化膜の誘電率よりも比較的低い誘電率を有する膜から、トランジスタ用のゲート電極の側壁スペーサを形成するステップと、
積み上げ拡散層を用いて半導体基板上に該トランジスタを形成するトランジスタ形成ステップと
を包含する、半導体装置の製造方法。
【請求項８】
前記酸化膜の誘電率よりも比較的低い誘電率を有する膜は、フッ素がドーピングされた酸化膜、炭素がドーピングされた酸化膜、酸窒化膜、アモルファスカーボン膜、無機ＳＯＧ膜、有機ＳＯＧ膜、Ａｌｌｉｅｄ　ＳｉｇｎａｌのＦＬＡＲＥおよびＨＯＳＰ、Ｄｏｗ　ＣｈｅｍｉｃａｌのＳｉＬＫ、Ｄｏｗ　ＣｏｒｎｉｎｇのＨＳＱ、Ｃａｔａｌｙｓｔｓ　ａｎｄ　ＣｈｅｍｉｃａｌｓのＩＰＳ、および、Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓのブラックダイアモンドからなる群から選択された少なくとも一つの膜を含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記トランジスタ形成ステップは、ゲート電極の側壁スペーサが形成された後、酸化物層の誘電率よりも比較的低い誘電率を有する膜を堆積する膜堆積ステップと、
該ゲート電極の側壁スペーサ上にのみ該酸化物層の誘電率よりも比較的低い誘電率を有する膜が残るように、該酸化物層の誘電率よりも比較的低い誘電率を有する膜をエッチングする膜エッチングステップと、
該トランジスタの拡散領域に積み上げ拡散層となる層を形成する層形成ステップと、
該拡散層となる層に高濃度不純物を注入して高濃度不純物領域を形成するステップと
をさらに包含する、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記膜堆積ステップは、ＣＶＤ法を用いて行われる、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記膜堆積ステップは、塗布を用いて行われる、請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記膜エッチングステップは、異方性エッチングを用いて行われる、請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記拡散層形成ステップは、前記積み上げ拡散層がエピタキシャル法を用いて形成される、請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記側壁スペーサは、半導体基板表面部のチャネル領域上にゲート酸化膜を介して形成されたゲート電極および該ゲート酸化膜の両側壁の少なくとも何れかに設けられ、該側壁スペーサの直下にソースまたはドレイン拡張領域が設けられ、該側壁スペーサの側壁に接した所定厚さのイオン高濃度領域がソースまたはドレイン領域として設けられた請求項１または２に記載の半導体装置。
【請求項１５】
前記トランジスタ間に半導体素子分離領域を形成した、請求項１または２に記載の半導体装置。
【請求項１６】
前記トランジスタは電界効果トランジスタである、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、比較的低い誘電率を有する膜を備えた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体素子の小型化が進むにつれて、半導体素子としてトランジスタのゲート長を短くすること、ゲート酸化膜の膜厚を薄くすること、電極側壁スペーサの膜厚を薄くすること、接合を浅くすること等を達成する技術が要望されている。しかしながら、これらを行うと、拡散抵抗、電極抵抗、寄生容量等が増加して、素子特性を下げてしまうことから、現在の世代技術のレベル、即ち、寄生容量などを保持することもまた重要なことである。
【０００３】
現在開発途中にあるプロセスによれば、０．１３μｍプロセスでは、４５〜９０ｎｍの深さの拡散層が必要とされ、０．１μｍプロセスでは、３５〜７０ｎｍの深さの拡散層が必要とされる。一方、拡散層およびゲート配線に必要な抵抗は、４〜６Ωである。現在、０．１３μｍプロセスにおいて最も広く用いられているシリサイドは、ＣｏＳｉ２であり、その比抵抗は、１８〜２８μΩ−ｃｍである。
【０００４】
したがって、５Ωのシート抵抗を得るためには、ＣｏＳｉ２膜では、約３６ｎｍの膜厚が必要となり、対応するＳｉの反応量は１３０ｎｍである。１２〜１５μΩ−ｃｍの比抵抗を有するＮｉ（この比抵抗はＣｏの比抵抗よりも低い）を用いた場合であっても、２４ｎｍのＮｉシリサイドが必要とされ、その反応には４４ｎｍのＳｉが必要となる（例えば、非特許文献１を参照。）。
【０００５】
その結果、拡散層の接合面とシリサイド層の下部表面との間の距離は、短くなり、接合特性が低下する（すなわち、接合リーク電流が増大する）。接合特性は、拡散層の接合面とシリサイド層の下部表面との間の距離によって維持され、経験則に基づいて、一般に、約５０ｎｍの距離が必要とされることが判っている。一方、トランジスタを小型化するためには、拡散層を浅くすることが望ましい。したがって、シリサイドの抵抗値を維持し、かつ、トランジスタをより小型化するという目的は、互いに相反するため、その目的の達成には困難を要する。
【０００６】
上記課題を解決する一つの方法には、積み上げ拡散層技術を用いることである（例えば、特許文献１を参照。）。この技術を用いて、Ｓｉを拡散層領域に積層し、高濃度でイオン注入を行い、その後、シリサイドを形成する。この従来の半導体装置の製造方法について、図１６〜図１９を参照してさらに説明する。
【０００７】
図１６は、シリコン基板１０１上の素子分離領域１０２の形成を示す。必要に応じて、不純物がシリコン基板１０１に注入される。ゲート酸化膜１０３およびゲート電極１０４を堆積し、パターニングを行う。次に、図１７に示されるように、ドレイン拡張、ポケット注入等を行って、ドレイン拡張領域１０６を形成する。その後、表面全体に絶縁膜を堆積し、異方性エッチングを行って、側壁スペーサ１０５を形成する。次に、図１８に示されるように、ロードロック型シリコンＣＶＤ装置等によるエピタキシャル法を用いて、シリコン膜１０７をシリコン基板１０１上に成長させる（例えば、特許文献１を参照。）。その後、イオン注入を行ってイオン高濃度領域１０８を形成する。
【０００８】
エピタキシャル領域を有さない従来のプロセスでは、トランジスタ特性を改善するために、極めて浅いイオン注入を行う必要があった。しかしながら、図１８に示されるように、シリコン基板上にエピタキシャル成長した領域があれば、より高い注入エネルギーを用い、十分に活性化した状態で熱処理を行うことができる。まとめると、図１９に示すように、トランジスタチャネル近傍では浅い接合形状になり、トランジスタ特性を改善することができる。
【０００９】
しかしながら、上記特許文献１に記載されているようなこれらの積み上げ拡散層技術は、ゲート電極１０４と拡散層（高濃度領域１０８）との間の寄生容量を増大させ、回路そのものの速度に大きな影響を与える。また、トランジスタの駆動電流を高くするためには、ドレイン拡張領域１０５の抵抗を下げる必要がある。その結果、ゲート電極１０４の側壁スペーサ１０６の幅を薄くする必要があり、そのため寄生容量をさらに増大させることになる。
【００１０】
ゲート側壁の寄生容量は、以下に示されるようにして算出され得る。トランジスタのチャネル幅をＷｃｈ、側壁の幅をＷｓｗとし、側壁材料をＳｉ３Ｎ４とし、積み上げ拡散層の高さをｄとすると、一つのトランジスタで生じる寄生容量ＣＳＷは、次式によって与えられる。
【００１１】
ＣＳＷ＝ε０×εＳｉＮ×ｄ×Ｗｃｈ／Ｗｓｗ
ここで、ε０は、真空中の比誘電率（８．８５×１０−１２Ｆ／ｍ）であり、εＳｉＮは、窒化膜の比誘電率（７．５）である。上式より、側壁スペーサ１０５の幅が薄くなり、かつ、積み上げ拡散層が厚くなると、寄生容量が増大することが明らかである。
【００１２】
ＳｉＯ２の誘電率は、Ｓｉ３Ｎ４の誘電率よりも小さい。ＳｉＯ２の誘電率は３．９であり、一方、Ｓｉ３Ｎ４の誘電率は７．５である（例えば、非特許文献２を参照。）。シリコン酸窒化物の誘電率は、約４〜７の範囲である。一方、他の窒化物の誘電率は、シリコン酸窒化物の誘電率よりも高い。例えば、ＧａＮの誘電率は約８．９であり、ＡｌＮの誘電率は約８．５であり、ＩｎＮの誘電率は約１５．３である。また、金属酸化物の誘電率も考慮に入れることができる。例えば、Ａｌ２Ｏ３の誘電率は約９であり、Ｔａ２Ｏ５の誘電率は約２５であり、ＺｒＯ２の誘電率は約２５であり、ＨｆＯ２の誘電率は約４０であり、ＴｉＯ２の誘電率は約５０である。
【００１３】
【特許文献１】
特開平７−２２３３８号公報
【非特許文献１】
ＩＥＤＭ　８４　ｐ１１０
【非特許文献２】
Ｓ．　Ｍ．　Ｓｚｅ、Ｐｈｙｓｉｃｓ　ｏｆ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｄｅｖｉｃｅｓ、第２版、８５２頁
【００１４】
【発明が解決しようとする課題】
上述したように、半導体素子として例えば薄膜トランジスタを製造する従来技術を、トランジスタのさならる小型化に適用した場合に、ゲート電極１０４の側壁スペーサ１０５を薄くしようとすると、ゲート電極１０４と高濃度領域１０８とが接近して寄生容量が大幅に増加するという不都合が生じる。
【００１５】
本発明は、上記従来の問題を解決するもので、半導体素子を小型化するに際し、寄生容量の増加を抑制して素子特性を向上させることができる半導体装置およびその製造方法を提供することである。
【００１６】
【課題を解決するための手段】
本発明による半導体装置は、少なくとも一つの側壁スペーサを有するトランジスタ（例えば電界効果トランジスタ）を備え、該少なくとも一つの側壁スペーサは、酸化膜の誘電率よりも比較的低い誘電率を有する膜を含み、これにより上記目的を達成する。
【００１７】
本発明による半導体装置は、少なくととも一つの側壁スペーサを有する電界効果トランジスタを備え、該少なくとも一つの側壁スペーサは、窒化膜の誘電率よりも比較的低く、かつ、酸化膜の誘電率よりも比較的高い誘電率を有する膜を含み、これにより上記目的を達成する。
【００１８】
前記少なくとも一つの側壁スペーサは、酸化膜、窒化膜、および、酸化膜と窒化膜とを含む混合層からなる群から選択された少なくとも一つの層を含んでもよい。
【００１９】
前記電界効果トランジスタは、半導体基板上の該電界効果トランジスタのチャネル表面よりも比較的高い位置に拡散層の表面を備えてもよい。
【００２０】
前記酸化膜の誘電率よりも比較的低い誘電率を有する膜は、フッ素がドーピングされた酸化膜、炭素がドーピングされた酸化膜、酸窒化膜、アモルファスカーボン膜、無機ＳＯＧ膜、有機ＳＯＧ膜、Ａｌｌｉｅｄ　ＳｉｇｎａｌのＦＬＡＲＥおよびＨＯＳＰ、Ｄｏｗ　ＣｈｅｍｉｃａｌのＳｉＬＫ、Ｄｏｗ　ＣｏｒｎｉｎｇのＨＳＱ、Ｃａｔａｌｙｓｔｓ　ａｎｄ　ＣｈｅｍｉｃａｌｓのＩＰＳ、および、Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓのブラックダイアモンドからなる群から選択された少なくとも一つの膜を含んでもよい。
【００２１】
前記窒化膜の誘電率よりも比較的低く、かつ、酸化膜の誘電率よりも比較的高い誘電率を有する膜は、フッ素がドーピングされた酸化膜、炭素がドーピングされた酸化膜、酸窒化膜、アモルファスカーボン膜、無機ＳＯＧ膜、有機ＳＯＧ膜、Ａｌｌｉｅｄ　ＳｉｇｎａｌのＦＬＡＲＥおよびＨＯＳＰ、Ｄｏｗ　ＣｈｅｍｉｃａｌのＳｉＬＫ、Ｄｏｗ　ＣｏｒｎｉｎｇのＨＳＱ、Ｃａｔａｌｙｓｔｓ　ａｎｄ　ＣｈｅｍｉｃａｌｓのＩＰＳ、および、Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓのブラックダイアモンドからなる群から選択された少なくとも一つの膜を含んでもよい。
【００２２】
前記側壁スペーサは、半導体基板表面部のチャネル領域上にゲート酸化膜を介して形成されたゲート電極および該ゲート酸化膜の両側壁の少なくとも何れかに設けられ、該側壁スペーサの直下にソースまたはドレイン拡張領域が設けられ、該側壁スペーサの側壁に接した所定厚さのイオン高濃度領域がソースまたはドレイン領域として設けられていてもよい。
【００２３】
前記トランジスタ間に半導体素子分離領域を形成していてもよい。
【００２４】
本発明による半導体装置を製造する方法は、酸化膜の誘電率よりも比較的低い誘電率を有する膜から、電界効果トランジスタ用のゲート電極の側壁スペーサを形成するステップと、積み上げ拡散層を用いて半導体基板上に該電界効果トランジスタを形成するトランジスタ形成ステップとを包含し、これにより上記目的を達成する。
【００２５】
前記酸化膜の誘電率よりも比較的低い誘電率を有する膜は、フッ素がドーピングされた酸化膜、炭素がドーピングされた酸化膜、酸窒化膜、アモルファスカーボン膜、無機ＳＯＧ膜、有機ＳＯＧ膜、Ａｌｌｉｅｄ　ＳｉｇｎａｌのＦＬＡＲＥおよびＨＯＳＰ、Ｄｏｗ　ＣｈｅｍｉｃａｌのＳｉＬＫ、Ｄｏｗ　ＣｏｒｎｉｎｇのＨＳＱ、Ｃａｔａｌｙｓｔｓ　ａｎｄ　ＣｈｅｍｉｃａｌｓのＩＰＳ、および、Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓのブラックダイアモンドからなる群から選択された少なくとも一つの膜を含んでもよい。
【００２６】
前記方法は、前記ゲート電極の側壁スペーサが形成された後、酸化物層の誘電率よりも比較的低い誘電率を有する膜を堆積する膜堆積ステップと、該ゲート電極の側壁スペーサ上にのみ該酸化物層の誘電率よりも比較的低い誘電率を有する膜が残るように、該酸化物層の誘電率よりも比較的低い誘電率を有する膜をエッチングする膜エッチングステップと、該電界効果トランジスタの拡散領域に積み上げ拡散層を形成する拡散層形成ステップと、高濃度不純物領域を形成するステップとをさらに包含してもよい。
【００２７】
前記膜堆積ステップは、ＣＶＤ法を用いて行われてもよい。
【００２８】
前記膜堆積ステップは、塗布法を用いて行われてもよい。
【００２９】
前記膜エッチングステップは、異方性エッチングを用いて行われてもよい。
【００３０】
前記拡散層形成ステップは、前記積み上げ拡散層がエピタキシャル法を用いて形成されてもよい。
【００３１】
本発明は、一部分において、側壁材料として低い比誘電率を有する膜を用いることによって寄生容量を低減する構造を備えた半導体装置に関する。低い比誘電率を有する材料は、好ましくは、酸化膜の比誘電率よりも低い（すなわち、約３．９未満）比誘電率を有する材料である。この場合、半導体装置の寄生容量は、ＳｉＯ２側壁デバイスの寄生容量よりも小さくなる。
【００３２】
本発明は、一部分において、低い比誘電率膜または酸窒化膜のうち少なくとも一方を含む材料からなる多層側壁を用いることによって、寄生容量を低減する構造を備えた半導体装置に関する。この場合、半導体装置の寄生容量は、ＳｉＮ側壁デバイスの寄生容量よりも小さくなる。
【００３３】
本発明は、一部分において、少なくとも一つの側壁スペーサを有する電界効果トランジスタである半導体装置に関し、上記側壁スペーサは、酸化膜の誘電率よりも比較的低い誘電率を有する膜、または、酸窒化膜を含む。積み上げ拡散層を用いて、半導体基板上に電界効果トランジスタを形成することができる。
【００３４】
本発明は、一部分において、少なくとも一つの側壁スペーサを有する電界効果トランジスタである半導体装置に関し、上記側壁スペーサは、酸化膜の誘電率よりも比較的低い誘電率を有する膜、または、酸窒化膜を含む。さらに、電界効果トランジスタは、半導体基板上の電界効果トランジスタのチャネル表面よりも比較的高い位置に拡散層の表面を備える。
【００３５】
本発明はまた、一部分において、比較的低い誘電率の側壁膜を有する半導体装置を形成する方法（または半導体装置の製造方法）も提供する。上記方法では、半導体基板上にトレンチ分離領域、ゲート酸化膜およびゲート電極が形成される。その後、比較的低い誘電率を有する膜が堆積され、ゲート電極の側壁スペーサが形成される。上記ゲート電極の側壁スペーサの形成は、好ましくは、異方性エッチングを用いて行われる。比較的低い誘電率は、酸化膜の誘電率に比べて低くする。次に、Ｓｉ膜をＳｉ表面上にエピタキシャル成長させ、高濃度イオン注入、次いで、活性化熱処理を行って、シリサイドを形成する。その後、既存の技術を用いて、層間絶縁膜、コンタクトおよび金属配線が形成される。したがって、本発明によれば、酸化膜または窒化膜よりも低誘電率の側壁スペーサにより、スタック型の拡散層構造を有する素子におけるゲート電極の側面の寄生容量を低減することができる。
【００３６】
【発明の実施の形態】
以降で説明される詳細な説明を読めば、本発明の利点がさらに明らかとなる。しかしながら、本発明の好適な実施形態１〜３を示す詳細な説明および特定の実施例は、単なる例示にすぎず、当業者であれば、本発明の意図および範囲内で、この詳細な説明から種々の変更および改変を為し得ることを理解されたい。
（第１の実施形態）
素子の微細化にともないトランジスタのゲートサイズを小さくして、チップサイズを小さくする必要がある。ゲートサイズを小さくするにつれて、水平方向の電界と、垂直方向の電界とが干渉し合う。この干渉を少なくするために、拡散層を浅くする必要がある。拡散層が浅くなるにつれて、拡散領域の電気抵抗はさらに大きくなる。この電気抵抗もまた下げる必要がある。このことを達成するために、シリサイド技術が開発されている。シリサイドの電気抵抗は、拡散層の電気抵抗の約１／１０である。これにより、現在の世代技術の半導体デバイスにおいて０．１３μｍ線幅を許容している。
【００３７】
しかしながら、シリサイドはまた、抵抗を下げるためにある程度の厚さを必要とするが、トランジスタ特性の要求からは拡散層は浅い方が望ましい。また、拡散層の接合面およびシリサイド層の下部が近づき、接合リーク電流が増大する。このリーク電流増加を抑え低抵抗なシリサイドを形成し、かつ微細なトランジスタ構造を実現するために、積み上げ拡散層構造が開発されている。まず、浅い層を形成し、その上にエピタキシャル成長を用いてシリコンを成長させ、その後、高濃度の領域を設ける。本構造ではトランジスタチャネル近傍の拡散層深さを浅くしかつ、接合リークを増大させること無く厚いシリサイドが形成でき、拡散層の抵抗上昇も回避できる。
【００３８】
ポリシリコンゲート電極では、側壁に誘電体膜を絶縁体として設けているため、寄生容量が生じる。この寄生容量によって回路の動作速度は低下する。したがって、この寄生容量を小さくする必要がある。従来よりＳｉＯ２膜またはＳｉ３Ｎ４膜が用いられてきた。ＳｉＯ２の誘電率は３．９であるが、Ｓｉ３Ｎ４の誘電率は７．５である。したがって、Ｓｉ３Ｎ４を用いた場合、容量は増加する。容量を小さくする必要があることから、従来よりＳｉＯ２が用いられている。本発明では、容量を下げるために、ドーパントを用いる。
【００３９】
図１〜図５は、ｎチャネル金属酸化物半導体（ＮＭＯＳ）の電界効果トランジスタに半導体素子分離領域を形成した半導体装置およびその製造方法を示している。この装置およびその方法は、単なる例示にすぎず、本発明は、後述される説明に限定されない。
【００４０】
図１に示されるように、素子分離領域２は、半導体表面１に形成される。次に、トランジスタの閾値電圧の調整およびウェルの形成に必要なイオンが、従来のイオン注入法を用いて基板（半導体表面１）に注入され、トランジスタのチャネル領域１Ａが形成される。次に、ゲート酸化膜３とポリＳｉ膜とが堆積される。ゲート酸化膜３は、３〜１０ｎｍの熱酸化膜あるいはｈｉｇｈ−ｋ膜（例えば微細化に用いられる膜）でもあってハフニウムオキサイドなどの高誘電材料なども含むものであり、より好ましくは、約５ｎｍである。ポリＳｉ膜は、例えば、ＬＰ−ＣＶＤを用いて、１００〜４００ｎｍ、より好ましくは約２２５ｎｍの厚さに堆積される。ゲート電極４は、従来のリソグラフィおよびプロセシング技術を用いて、ゲート酸化膜３上に形成される。露光の精度を高めるために、電極をパターニングする前に、反射防止膜をポリＳｉ膜上に堆積してもよい。
【００４１】
次に、図２に示されるように、イオン注入からチャネル領域１Ａを保護するための酸化膜（例えば、約７００〜８００℃のドライ酸化によって形成される）を形成し、短チャネル特性を改善するドレイン領域拡張およびポケット注入を行って、トランジスタのドレイン拡張領域５が形成される。これらの注入条件は、トランジスタの世代技術に依存しているが、０．１３μｍプロセスにおけるドレイン拡張領域５（またはソース拡張領域）の場合には次の条件が望ましい。
【００４２】
ヒ素注入のエネルギー：１〜１０ｋｅＶ（好ましくは、約５ｋｅＶ）
ヒ素ドーズ量：１×１０１４〜１×１０１５／ｃｍ２（好ましくは、約５×１０１４／ｃｍ２）
および
斜角注入を用いたポケット注入の角度：約１５°〜３０°
ステップ注入を用いた場合のヒ素ドーズ量：２×１０１３〜１×１０１４／ｃｍ２
次に、低誘電率を有する膜が、例えば、ＣＶＤ法を用いて約５０〜１５０ｎｍ（好ましくは約１００ｎｍ）の厚さに堆積される。このような膜は、好ましくは、フッ素を含有するＳｉＯＦから作製され、３．５〜３．６の比誘電率を有する。例えば図３に示されるように、側壁スペーサ６は、異方性エッチングを用いたエッチバックによって形成される。反応性イオンエッチング（ＲＩＥ）は、異方性エッチングに用いられ得る一つの方法である。例えば、ＳｉＯＦ膜を堆積する前に、バッファ膜として酸化膜および／または窒化膜を堆積してもよい。
【００４３】
側壁スペーサ６において、その低誘電率を有する膜の誘電率が、酸化膜の誘電率に比べて比較的低い。この低誘電率膜は、フッ素ドーピングされた酸化膜、炭素ドーピングされた酸化膜、酸窒化膜、アモルファスカーボン膜、無機ＳＯＧ膜、有機ＳＯＧ膜、Ａｌｌｉｅｄ　ＳｉｇｎａｌのＦＬＡＲＥおよびＨＯＳＰ、Ｄｏｗ　ＣｈｅｍｉｃａｌのＳｉＬＫ、Ｄｏｗ　ＣｏｒｎｉｎｇのＨＳＱ、Ｃａｔａｌｙｓｔｓ　ａｎｄ　ＣｈｅｍｉｃａｌｓのＩＰＳ、ならびに、Ａｐｐｌｉｅｄ　Ｍａｔｅｒｉａｌｓのブラックダイアモンドからなる群のうち少なくとも一つを含み得る。比較的低い誘電率を有する膜を形成するために、上記材料の組み合わせを用いてもよい。比較的低い誘電率を有する膜は、ＣＶＤ法またはＳＯＧ法のいずれかを用いて堆積され得るが、これらの方法に限定されない。
【００４４】
次に、Ｓｉ表面から酸化膜をすべて除去し、ロードロック型垂直炉を用いて、Ｓｉ基板上に約１０〜１００ｎｍ（好ましくは約５０ｎｍ）のＳｉ７をエピタキシャル成長させる。例えば、Ｌ／ＬポリＣＶＤによる既存のエピタキシャル装置を用いて、エピタキシャル成長を行ってもよい。非結晶Ｓｉがゲート電極および素子分離領域上に堆積されるが、この非結晶Ｓｉは、図４に示されるように、フッ化水素酸、酢酸、硝酸等の液体混合物を用いて選択的に除去される。
【００４５】
次に、ソースおよびドレインを形成するために高濃度イオン注入が行われる。この高濃度イオン注入は、例えば、３０〜２００ｋｅＶで、約２×１０１５〜１×１０１６／ｃｍ２（より好ましくは、約１２０ｋｅＶで約５×１０１５／ｃｍ２）のドーズ量のヒ素を用いて行われる。その後、約５〜３０秒間、約９００℃〜約１１００℃（好ましくは、約１０秒間、約１０００℃）で活性化熱処理が行われ、図５に示されるソース−ドレイン領域８（イオン高濃度領域でソース領域およびドレイン領域の少なくとも何れか）が形成される。最後に、従来の技術を用いてシリサイドを形成し、層間膜を堆積し、コンタクトを形成し、配線をパターニングすることによって、低誘電率の側壁スペーサ６により、寄生容量の小さい半導体素子を完成させる。
【００４６】
本発明の第１の実施形態ではＮＭＯＳ製造を説明しているが、本発明は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）、相補性金属酸化物半導体（ＣＭＯＳ）および絶縁体上シリコン（ＳＯＩ）を含む、他の半導体および電界効果トランジスタにも適用可能である。ただし、これらに限定されない。
（第２の実施形態）
以降では、本発明による半導体デバイスに半導体素子分離領域を形成した第２の別の方法を説明する。ｎチャネル金属酸化物半導体（ＮＭＯＳ）が、図６〜図１０に示されているが、これは単なる例示にすぎず、本発明はこれに限定されない。
【００４７】
上記第１の実施形態では、側壁スペーサ６が酸化膜の誘電率よりも低い誘電率を持つ膜を含む場合であったが、本第２の実施形態では、側壁スペーサ２６が酸化膜と、窒化膜と、酸化膜の誘電率に比べて比較的低い誘電率を有する膜とを含む場合である。
【００４８】
図６に示されるように、まず、素子分離領域２２が、半導体表面２１に形成される。次に、トランジスタの閾値電圧の調整およびウェルの形成に必要なイオンが、従来のイオン注入法を用いて基板に注入され、トランジスタのチャネル領域２１Ａが形成される。次に、ゲート酸化膜２３とポリＳｉ膜とが堆積される。ゲート酸化膜２３は、例えば、約１〜１０ｎｍの熱酸化膜であり、より好ましくは、約２ｎｍである。ポリＳｉ膜は、例えば、ＬＰ−ＣＶＤを用いて、約１００〜４００ｎｍ、より好ましくは約２２５ｎｍの厚さに堆積される。ゲート電極２４が、従来のリソグラフィおよびプロセシング技術を用いて、ゲート酸化膜２３上に形成される。露光の精度を高めるために、ゲート電極２４をパターニングする前に、反射防止膜をポリＳｉ膜上に堆積してもよい。
【００４９】
次に、図７に示されるように、イオン注入からチャネル領域２１Ａを保護するための酸化膜（例えば、約７００〜８００℃のドライ酸化によって形成される）を形成し、その後、短チャネル特性を改善するドレイン拡張およびポケット注入を行って、トランジスタのドレイン拡張２５が形成される。これらの注入条件は、トランジスタの世代技術に依存しているが、０．１３μｍプロセスにおけるドレイン拡張の場合には次の条件が望ましい。
【００５０】
ヒ素注入のエネルギー：約１〜１０ｋｅＶ（好ましくは、約５ｋｅＶ）
ヒ素ドーズ量：１×１０１４〜１×１０１５／ｃｍ２（好ましくは、約５×１０１４／ｃｍ２）
および
斜角注入を用いたポケット注入の角度：約１５°〜３０°
４方向または８方向ステップ注入等のステップ注入を用いた場合のヒ素ドーズ量：約２×１０１３〜１×１０１４／ｃｍ２（好ましくは、ステップ注入を４回行うことによって、２０°注入および合計約４×１０１３／ｃｍ２の注入ドーズ量が達成される）
次に、約５〜２０ｎｍ（好ましくは約１０ｎｍ）の厚さの酸化膜と、約５〜５０ｎｍ（好ましくは約２０ｎｍ）の厚さを有する窒化膜と、低誘電率を有する膜（好ましくは、フッ素を含有する酸化物ＳｉＯＦから作製され、３．５〜３．６の比誘電率を有する膜）とが、約８００ｎｍの厚さに堆積され、側壁スペーサ２６が、例えば、異方性エッチングを用いたエッチバックによって図８に示されるように形成される。反応性イオンエッチング（ＲＩＥ）等の異方性エッチング技術が用いられ得る。図８ａは、酸化膜２６ａと、窒化膜２６ｂと、酸化膜２６ａの誘電率に比べて比較的低い誘電率を有する膜２６ｃとを示す側壁スペーサ２６の細部を示す。
【００５１】
次に、Ｓｉ表面から酸化膜をすべて除去し、ロードロック型垂直炉を用いて、Ｓｉ基板上に約５０ｎｍのＳｉ２７（図９参照）をエピタキシャル成長させる。既存のエピタキシャル装置を用いて、エピタキシャル成長を行ってもよい。非結晶Ｓｉがゲート電極２４および素子分離領域２２上に堆積されるが、この非結晶Ｓｉは、図９に示されるように、フッ化水素酸、酢酸、硝酸等の液体混合物を用いて選択的に除去される。
【００５２】
次に、ソースおよびドレイン領域を形成するために高濃度イオン注入が行われる。この高濃度イオン注入は、例えば、約３０〜２００ｋｅＶで、約２×１０１５〜１×１０１６／ｃｍ２（より好ましくは、約１２０ｋｅＶで約５×１０１５／ｃｍ２）のドーズ量のヒ素を用いて行われる。約５〜３０秒間、約９００℃〜約１１００℃（好ましくは、約１０秒間、約１０００℃）で活性化熱処理が行われ、図１０に示されるソース−ドレイン領域２８（イオン高濃度領域でソース領域およびドレイン領域の少なくとも何れか）が形成される。
【００５３】
最後に、従来の技術を用いてシリサイドを形成し、層間膜を堆積し、コンタクトを形成し、配線をパターニングすることによって、低誘電率の膜２６ｃを含む多層構造の側壁スペーサ２６により、寄生容量の小さい半導体素子を完成させる。
【００５４】
なお、本発明の第２の実施形態ではＮＭＯＳ製造を説明しているが、本発明は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）、相補性金属酸化物半導体（ＣＭＯＳ）および絶縁体上シリコン（ＳＯＩ）を含む、他の半導体および電界効果トランジスタにも適用可能である。ただし、これらに限定されない。
（第３の実施形態）
以降では、本発明による半導体デバイスに半導体素子分離領域を形成した第３の別の方法を説明する。ｎチャネル金属酸化物半導体（ＮＭＯＳ）が、図１１〜図１５に示されているが、これは単なる例示にすぎず、本発明はこれに限定されない。
【００５５】
上記第２の実施形態では、側壁スペーサ２６が酸化膜と、窒化膜と、酸化膜の誘電率に比べて比較的低い誘電率を有する膜とを含む場合であったが、本第３の実施形態では、側壁スペーサ３６が窒化膜の誘電率よりも低く、かつ、酸化膜の誘電率よりも高い誘電率を持つ膜とを含む場合である。
【００５６】
図１１に示されるように、素子分離領域３２は、まず、半導体表面３１に形成される。次に、トランジスタの閾値電圧の調整およびウェルの形成に必要なイオンが、従来のイオン注入法を用いて基板に注入され、トランジスタのチャネル領域３１Ａが形成される。次に、ゲート酸化膜３３とポリＳｉ膜とが堆積される。ゲート酸化膜３３は、約３〜１０ｎｍの熱酸化膜であり、より好ましくは、約５ｎｍである。ポリＳｉ膜は、例えば、ＬＰ−ＣＶＤを用いて、１００〜４００ｎｍ、より好ましくは約２５ｎｍの厚さに堆積される。ゲート電極３４は、従来のリソグラフィおよびプロセシング技術を用いて、ゲート酸化膜３３上に形成される。露光の精度を高めるために、電極をパターニングする前に、反射防止膜をポリＳｉ膜上に堆積してもよい。
【００５７】
次に、図１２に示されるように、イオン注入からチャネル領域３１Ａを保護するための酸化膜（例えば、７００〜８００℃のドライ酸化によって形成される）を形成し、その後、短チャネル特性を改善するドレイン領域拡張およびポケット注入を行って、ドレイン拡張領域３５が形成される。これらの注入条件は、トランジスタの世代技術に依存しているが、０．１３μｍプロセスにおけるドレイン拡張の場合には次の条件が望ましい。
【００５８】
ヒ素注入のエネルギー：約１〜１０ｋｅＶ（好ましくは、約５ｋｅＶ）
ヒ素ドーズ量：１×１０１４〜１×１０１５／ｃｍ２（好ましくは、約５×１０１４／ｃｍ２）
および
斜角注入を用いたポケット注入の角度：約１５°〜３０°
４方向または８方向ステップ注入等のステップ注入を用いた場合のヒ素ドーズ量：２×１０１３〜１×１０１４／ｃｍ２（好ましくは、ステップ注入を４回行うことによって、２０°注入および合計約４×１０１３／ｃｍ２の注入ドーズ量が達成される）
次に、ＣＶＤ法を用いて、比較的低い低誘電率を有する膜が、約５０〜１５０ｎｍ（好ましくは約１００ｎｍ）の厚さに堆積される。このような膜は、酸窒化物ＳｉＯＮから作製され、約３．９〜約７．５の比誘電率を有する。即ち、側壁スペーサ３６の低誘電率膜が窒化膜の誘電率（例えば７．５）よりも低く、かつ、酸化膜の誘電率（例えば３．９）よりも高い誘電率を持つ膜である。側壁スペーサ３６が、例えば、異方性エッチングを用いたエッチバックによって図１３に示されるように形成される。ＳｉＯＮ膜を堆積する前に、バッファ膜として酸化膜を堆積してもよい。
【００５９】
次に、Ｓｉ表面から酸化膜をすべて除去し、ロードロック型垂直炉を用いて、Ｓｉ基板上に約１０〜１００ｎｍ（好ましくは約５０ｎｍ）のＳｉ３７（図１４参照）をエピタキシャル成長させる。既存のエピタキシャル装置を用いて、エピタキシャル成長を行ってもよい。
【００６０】
図１５に示されるように、非結晶Ｓｉがゲート電極および素子分離領域３２上に堆積されるが、この非結晶Ｓｉは、フッ化水素酸、酢酸等の液体混合物を用いて選択的に除去される。次に、ソースおよびドレイン領域を形成するために高濃度イオン注入が行われる。この高濃度イオン注入は、例えば、３０〜２００ｋｅＶで、約２×１０１５〜１×１０１６／ｃｍ２（より好ましくは、約１２０ｋｅＶで約５×１０１５／ｃｍ２）のドーズ量のヒ素を用いて行われる。約５〜３０秒間、約９００℃〜１１００℃（好ましくは、約１０秒間、１０００℃）で活性化熱処理が行われ、図１５に示されるソース−ドレイン領域３８（イオン高濃度領域でソース領域およびドレイン領域の少なくとも何れか）が形成される。
【００６１】
最後に、既存の技術を用いてシリサイドを形成し、層間膜を堆積し、コンタクトを形成し、配線をパターニングすることによって、寄生容量の小さい半導体素子を完成させる。
【００６２】
本発明のこの実施形態ではＮＭＯＳ製造を説明しているが、本発明は、ｐチャネル金属酸化物半導体（ＰＭＯＳ）、相補性金属酸化物半導体（ＣＭＯＳ）および絶縁体上シリコン（ＳＯＩ）を含む他の半導体にも適用可能である。ただし、これらに限定されない。
【００６３】
本発明の第３の実施形態によっても、積み上げ拡散層構造を有する半導体素子の電極と拡散層との間の寄生容量を下げることができる。
【００６４】
以上により、上記第１〜第３の実施形態の半導体装置によれば、少なくとも一つの側壁スペーサを有する半導体素子としてのトランジスタ、例えば電界効果トランジスタを備え、少なくとも一つの側壁スペーサは、酸化膜または窒化膜の誘電率よりも比較的低い誘電率を有する膜を含む。上記側壁スペーサは、酸化膜、窒化膜、および、酸化膜と窒化膜とを含む混合層からなる群から少なくとも一つ選択された層を含む。電界効果トランジスタは、半導体基板上の電界効果トランジスタのチャネル表面よりも比較的高い位置に拡散層の表面を備える。これによって、ゲート側壁材料に単に酸化膜または窒化膜を用いた場合に比べて寄生容量を大幅に低減することができ、チップの高集積化に際しても素子特性を向上させることができる。
【００６５】
なお、上記第３の実施形態では、側壁スペーサ３６の膜が窒化膜の誘電率よりも低く、かつ、酸化膜の誘電率よりも高い誘電率を持つ膜であったが、これに限らず、上記第３の実施形態を上記第２の実施形態に適用して、側壁スペーサの膜が酸化膜と、窒化膜と、窒化膜の誘電率よりも低く、かつ、酸化膜の誘電率よりも高い誘電率を持つ膜とを含む場合であってもよい。
【００６６】
以上、本発明を説明してきたが、多くの方法によって上記内容を改変することが可能であることは明らかである。このような改変は、本発明の意図および範囲内であると解釈されるべきであり、当業者であれば、このような改変がいずれも、上掲の特許請求の範囲に包含されるものであることを理解する。
【００６７】
【発明の効果】
以上により、本発明によれば、ゲート側壁材料として、酸化膜または窒化膜よりも低い比誘電率を有する膜を用いることによって、ゲート側壁材料に酸化膜または窒化膜を用いた場合に比べて寄生容量を低減する構造を有する半導体装置が提供される。低い比誘電率を有する材料は、好ましくは、酸化膜の比誘電率よりも低い（すなわち、約３．９未満）比誘電率を有する材料である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体デバイスを形成する方法（その１）を示す図である。
【図２】本発明の第１の実施形態の半導体デバイスを形成する方法（その２）を示す図である。
【図３】本発明の第１の実施形態の半導体デバイスを形成する方法（その３）を示す図である。
【図４】本発明の第１の実施形態の半導体デバイスを形成する方法（その４）を示す図である。
【図５】本発明の第１の実施形態の半導体デバイスを形成する方法（その５）を示す図である。
【図６】本発明の第２の実施形態の半導体デバイスを形成する方法（その１）を示す図である。
【図７】本発明の第２の実施形態の半導体デバイスを形成する方法（その２）を示す図である。
【図８】本発明の第２の実施形態の半導体デバイスを形成する方法（その３）を示す図である。
【図８ａ】図８の酸化膜２６ａと、窒化膜２６ｂと、比較的低い誘電率を有する膜２６ｃとを示す側壁スペーサ２６の細部を示す図である。
【図９】本発明の第２の実施形態の半導体デバイスを形成する方法（その４）を示す図である。
【図１０】本発明の第２の実施形態の半導体デバイスを形成する方法（その５）を示す図である。
【図１１】本発明の第３の実施形態の半導体デバイスを形成する方法（その１）を示す図である。
【図１２】本発明の第３の実施形態の半導体デバイスを形成する方法（その２）を示す図である。
【図１３】本発明の第３の実施形態の半導体デバイスを形成する方法（その３）を示す図である。
【図１４】本発明の第３の実施形態の半導体デバイスを形成する方法（その４）を示す図である。
【図１５】本発明の第３の実施形態の半導体デバイスを形成する方法（その５）を示す図である。
【図１６】従来の半導体デバイスの製造方法（その１）を示す図である。
【図１７】従来の半導体デバイスの製造方法（その２）を示す図である。
【図１８】従来の半導体デバイスの製造方法（その３）を示す図である。
【図１９】従来の半導体デバイスの製造方法（その４）を示す図である。
【符号の説明】
１、２１，３１　半導体表面
１Ａ、２１Ａ、３１Ａ　チャネル領域
２、２２，３２　素子分離領域
３、２３、３３　ゲート酸化膜
４、２４、３４　ゲート電極
５、２５、３５　ドレイン拡張領域
６、２６、３６　側壁スペーサ
７、２７、２８　Ｓｉ膜
８、２８、３８　ソース−ドレイン領域
【図１】
2004006891.tif 000003
【図２】
2004006891.tif 000004
【図３】
2004006891.tif 000005
【図４】
2004006891.tif 000006
【図５】
2004006891.tif 000007
【図６】
2004006891.tif 000008
【図７】
2004006891.tif 000009
【図８】
2004006891.tif 000010
【図８ａ】
2004006891.tif 000011
【図９】
2004006891.tif 000012
【図１０】
2004006891.tif 000013
【図１１】
2004006891.tif 000014
【図１２】
2004006891.tif 000015
【図１３】
2004006891.tif 000016
【図１４】
2004006891.tif 000017
【図１５】
2004006891.tif 000018
【図１６】
2004006891.tif 000019
【図１７】
2004006891.tif 000020
【図１８】
2004006891.tif 000021
【図１９】
2004006891.tif 000022