(57)【要約】【課題】メモリセルにデータを書き込む際に、メモリセルの磁性層を所望の磁化方向に磁化させるようにビット線に流す書き込み電流の総量を低減し、もって消費電力を低減することができる。【解決手段】異なるビット線を、直列に接続するための、ビット線間接続スイッチＳＷ０〜ＳＷ３を設ける。該スイッチの１つをオン状態とすると、同じ書き込み電流を、異なるビット線に亘って順に流すことができる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
ビット線と書込み用ワード線に書き込み電流を流して、該ビット線と該書込み用ワード線の交差部に近接配置されるメモリセルの磁性層を、ビット線の書き込み電流の流れる方向に応じた所望の磁化方向に磁化することで、該メモリセルにデータを書き込むようにした磁気メモリ装置において、
異なるビット線を接続するための、ビット線間接続スイッチを設けることを特徴とする磁気メモリ装置。
【請求項２】
請求項１に記載の磁気メモリ装置において、
前記ビット線がビット線対とされており、
ビット線対を、書き込み電流が出入りする一端とは反対の端で短絡するようにしたビット線対接続スイッチを、第１ビット線対、及び第２ビット線対に設け、前記第１ビット線対における一方のビット線の、前記ビット線対接続スイッチとは反対の端を、前記第２ビット線対における一方のビット線の、前記ビット線対接続スイッチとは反対の端に対して接続する第１の前記ビット線間接続スイッチと、
該第１ビット線間接続スイッチに係る上記２つのビット線のいずれか一方のビット線の、前記ビット線対接続スイッチとは反対の端を、該ビット線とは別のビット線対のものであって、かつ該第１ビット線間接続スイッチに係る上記２つのビット線とは別のビット線の、前記ビット線対接続スイッチとは反対の端に対して接続する第２の前記ビット線間接続スイッチと、を備えるようにしたことを特徴とする磁気メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体技術を用いたランダム・アクセス可能な磁気メモリＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）装置に係り、特に、メモリセルにデータを書き込む際に、メモリセルの磁性層を所望の磁化方向に磁化させるためにビット線に流す書き込み電流の総量を低減することができる磁気メモリに関する。
【０００２】
【従来の技術】
磁気メモリＭＲＡＭ装置（以下磁気メモリと呼ぶ）については、非特許文献１や非特許文献２に解説されている。以下に、本願発明が前提にする磁気メモリについて、簡単に説明する。
【０００３】
磁気メモリは、磁性体材料を用いた不揮発性メモリであり、メモリセルとして磁気抵抗素子（ＭＲ（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ））が使われる。ＭＲは、異なる磁化方向の、高抵抗値及び低抵抗値に対応した２つの安定状態を持ち、この状態を各々、データ“０”、“１”に対応させる。又、ＭＲとして、主にトンネル磁気抵抗素子（ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ））が用いられている。
【０００４】
図１１は、従来のトンネル磁気抵抗素子ＴＭＲの断面図である。
【０００５】
図示されるように、ＴＭＲ１は、上層から順に、フリー層２０、トンネル・バリア層２１、固定層２２の積層構造になっている。強磁性層であるフリー層２０と固定層２２が、絶縁層であるトンネル・バリア層２１を挟んだ構造になっている。この図は、ＴＭＲ１の上面に対して垂直、かつ、後述するようなフリー層２０と固定層２２の磁化方向に対して平行な面の断面図である。
【０００６】
図１２は、ＴＭＲ１においてフリー層２０と固定層２２の磁化方向を互いに同一方向とした場合の断面図であり、図１３は、フリー層２０と固定層２２の磁化方向を互いに逆方向とした場合の断面図である。
【０００７】
ＴＭＲ１は、フリー層２０と固定層２２の磁化方向が、互いに同一方向であるか、あるいは逆方向であるかにより、抵抗値が異なる。従って、一定電流を流すと、ＴＭＲ１の両端の電位差の相違によって、磁化方向を検出することができる。
【０００８】
例えば、図１２のように、データ“０”に対応させて、フリー層２０と固定層２２の磁化方向を互いに同一方向とし、矢印のように一定電流ＩをＴＭＲ１に流した場合の、ＴＭＲ１の両端の電位差をＶ０とする。又、図１３のように、データ“１”に対応させて、フリー層２０と固定層２２の磁化方向を互いに逆方向とし、矢印のように一定電流ＩをＴＭＲ１に流した場合の、ＴＭＲ１の両端の電位差をＶ１とする。すると、Ｖ１＞Ｖ０なる電圧関係になる。従って、ＴＭＲ１の電位差が小であれば、データとして“０”を読み出し、電位差が大であれば“１”を読み出すことができる。
【０００９】
図１４は、ＴＭＲ１を用いた従来の半導体集積回路の基本的なメモリセルの回路図である。該メモリセルは、いわゆる１ＴＭＲ＋１トランジスタ構成である。又、図１５は、該メモリ・セルの断面図である。図１５の断面図は、半導体集積回路のチップ上面に対して垂直で、又、ＴＭＲ１の上面に対して垂直、かつ、ビット線ＢＬに対して平行な面の断面図である。
【００１０】
このようなメモリセルにおいて、データの書き込みに際しては、書き込み用ワード線ＷＷＬに電流を流し、同時に、ビット線ＢＬにも電流を流す。この時、該ビット線ＢＬに流れる電流の方向によって、データとして、“０”又は“１”が書き込まれることになる。
【００１１】
又、データの読み出しは、読み出し用ワード線ＲＷＬをＨ状態とすることで、選択トランジスタＴＮをオン状態にし、この時のビット線ＢＬ及びソース線ＳＬの間の電位差によって、当該メモリセルに書き込まれているデータを読み出すようにする。該電位差が小であれば  “０”として読み出し、該電位差が大であれば“１”として読み出すようにする。
【００１２】
図１６は、従来例の２ＴＭＲ＋２トランジスタ構成の磁気メモリの回路図である。又、図１７は、該磁気メモリにおけるＴＭＲ１の配置を示す平面図である。
【００１３】
図１６において、破線で囲まれる部分は、メモリセルであり、２つのＴＭＲ１と２つの選択トランジスタＴＮを有している。そして、データが書き込まれると、これら２つのＴＭＲ１は、互いに逆の磁化方向で磁化され、一方のＴＭＲ１は抵抗値が大になるような、他方のＴＭＲ１は抵抗値が小になるような磁化方向で磁化される。
【００１４】
メモリセルからのデータの読み出しは、メモリセルの２つの選択トランジスタＴＮを共にオン状態にし、ビット線対ＢＬと／ＢＬとの電位差として読み出す。該読み出しに際しては、センス・アンプＳ／Ａを用いる。
【００１５】
なお、この従来例においては、書き込み時にも読み出し時にも、スイッチＳＷａ〜ＳＷｄをいずれもオン状態にする。又、選択信号ＥＮＢをＨ状態とし、これによって、一点鎖線で囲まれる、ビット線対毎に設けたトランジスタ対をオン状態にする。
【００１６】
ここで、図１７では、ビット線ＢＬと／ＢＬと、書き込み用ワード線ＷＷＬと、ＴＭＲ１との配置位置関係が示されている。該従来例では、１つのメモリセルに対して２つのＴＭＲ１が設けられ、１つはビット線ＢＬと書き込み用ワード線ＷＷＬとの交差部分に、もう１つはビット線／ＢＬと書き込み用ワード線ＷＷＬとの交差部分に配置されている。
【００１７】
本従来例において、データとして、あるメモリセルに“１”を書き込む場合、図１７のように、書き込み用ワード線ＷＷＬには図中左方から右方へと電流を流すと、いわゆる右ネジの法則に従って、該書き込み用ワード線ＷＷＬを軸心とするような円周方向で、太線矢印で図示される方向の磁界が生じる。又、ビット線ＢＬには図中下方から上方へと電流を流し、ビット線／ＢＬには図中上方から下方へと電流を流す。すると、ビット線ＢＬと／ＢＬそれぞれには、右ネジの法則に従って、それぞれを軸心とする円周方向であって、太線矢印でそれぞれ図示される方向の磁界が生じる。
【００１８】
従って、該書き込みに際しては、ビット線ＢＬと／ＢＬにおいて、相互に逆方向に電流を流すことで、図中左側のＴＭＲ１と、右側のＴＭＲ１とは、それぞれの上面に対して平行で、かつ相互に逆方向の磁界が与えられることになる。
【００１９】
ここで、該従来例においては、図１６に示すように、スイッチＳＷＥ０やＳＷＥ１が設けられている。従って、書き込みに際しては、このようなスイッチＳＷＥ０やＳＷＥ１をオン状態とすることで、ビット線ＢＬと／ＢＬを直列に接続し、これら相互に逆方向に電流を流すことができる。
【００２０】
ビット線ＢＬと／ＢＬに、個別に電流を流す場合に比べて、該直列接続によって、書き込み電流の総量を低減することができる。
【００２１】
【非特許文献１】
Ｓａｉｅｄ  Ｔｅｈｒａｎｉその他著「日経エレクトロニクス」日経ＢＰ出版、２００２年１１月１８日１２７ページ〜１３８ページ「ＭＲＡＭ実用化への道」
【非特許文献２】
Ｒｏｙ  Ｓｃｈｅｕｅｒｌｅｉｎその他著「２０００  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ」ＩＥＥＥ、２０００年２月
【００２２】
【発明が解決しようとする課題】
しかしながら、磁気メモリにおいて集積度を向上させるため、ＴＭＲ１の大きさを小さくする程、磁化の方向を変えるために必要となる磁界強度は大きくなり、ＴＭＲ１において所望の方向に磁化させるためは、大きな書き込み電流が必要になるという問題がある。従って、書き込み電流の総量の更なる低減が必要になる。
【００２３】
本発明は、前記従来の問題点を解決するべくなされたもので、メモリセルにデータを書き込む際に、メモリセルの磁性層を所望の磁化方向に磁化させるためにビット線に流す書き込み電流の総量を低減することができる磁気メモリを提供することを目的とする。
【００２４】
【課題を解決するための手段】
本願発明は、ビット線と書込み用ワード線に書き込み電流を流して、該ビット線と該書込み用ワード線の交差部に近接配置されるメモリセルの磁性層を、ビット線の書き込み電流の流れる方向に応じた所望の磁化方向に磁化することで、該メモリセルにデータを書き込むようにした磁気メモリ装置において、異なるビット線を接続するための、ビット線間接続スイッチを設けるようにしたことにより、前記課題を解決したものである。
【００２５】
又、前記磁気メモリ装置において、前記ビット線がビット線対とされており、ビット線対を、書き込み電流が出入りする一端とは反対の端で短絡するようにしたビット線対接続スイッチを、第１ビット線対、及び第２ビット線対に設け、前記第１ビット線対における一方のビット線の、前記ビット線対接続スイッチとは反対の端を、前記第２ビット線対における一方のビット線の、前記ビット線対接続スイッチとは反対の端に対して接続する第１の前記ビット線間接続スイッチと、該第１ビット線間接続スイッチに係る上記２つのビット線のいずれか一方のビット線の、前記ビット線対接続スイッチとは反対の端を、該ビット線とは別のビット線対のものであって、かつ該第１ビット線間接続スイッチに係る上記２つのビット線とは別のビット線の、前記ビット線対接続スイッチとは反対の端に対して接続する第２の前記ビット線間接続スイッチと、を備えるようにしたことにより、ビット線がビット線対とされた例えば２ＴＭＲ＋２トランジスタ構成の磁気メモリなどにおいて、前記課題を解決したものである。
【００２６】
以下、本発明の作用について、簡単に説明する。
【００２７】
本発明は、異なるビット線を、直列に接続させるための、ビット線間接続スイッチを設けるようにしている。データの書き込み時に、該ビット線間接続スイッチをオン状態とすると、同じ書き込み電流を、異なるビット線に亘って順に流すことができる。
【００２８】
従って、異なるビット線に、個別に電流を流す場合に比べて、該直列接続によって、書き込み電流の総量を低減することができる。
【００２９】
このように本発明では、メモリセルにデータを書き込む際に、メモリセルの磁性層を所望の磁化方向に磁化させるようにビット線に流す書き込み電流の総量を低減し、もって消費電力を低減することができる。
【００３０】
【発明の実施の形態】
以下、図を用いて本発明の第１の実施の形態を詳細に説明する。
【００３１】
図１は、本発明が適用された第１の実施形態の磁気メモリの回路図である。
【００３２】
本実施形態は、図１６に示した前述の従来例と同様に、スイッチＳＷＥ０やＳＷＥ１が設けられている。これらスイッチＳＷＥ０やＳＷＥ１は、本発明のビット線対接続スイッチに相当する。更に、本実施形態は、該従来例に対して、スイッチＳＷ０〜ＳＷ３を設けるようにしている。これらスイッチＳＷ０〜ＳＷ３は、本発明のビット線間接続スイッチに相当する。
【００３３】
なお、本実施形態は、いわゆる２ＴＭＲ＋２トランジスタ構成である。しかしながら、本願発明は、このようなものに限定されものではない。例えば、いわゆる１ＴＭＲ＋１トランジスタ構成の磁気メモリにおいても、適用することが可能である。
【００３４】
又、本実施形態は、２行×２列のメモリセルで構成され、２ビット単位でデータを書き込んだり読み出したりするものである。しかしながら、本願発明は、このようなものに限定されるものではない。例えば、更に多数の行や列のメモリで構成することもできる。又、本実施形態のように行単位でデータを書き込んだり読み出したりするのではなく、アドレス信号をデコードした信号に従って１ビットずつデータを書き込んだり読み出したりするようにもすることができる。
【００３５】
【発明の実施例】
図２は、本願発明の実施形態が具体的に適用された、第１実施例のビット線間接続スイッチＳＷ０〜ＳＷ３の動作を示す表である。又、図３〜図６は、これらスイッチＳＷ０〜ＳＷ３の動作を示すための模式的な回路図である。
【００３６】
まず、本願発明の第１実施例では、図２において「書き込みデータ」の項で示す２ビットの書き込みデータのそれぞれの状態に対して、説明の都合上、「状態番号」の項に示されるように符号Ｇ０〜Ｇ３を与えている。又、「対応する図」の項においては、「図番」の項で、これらそれぞれの状態番号Ｇ０〜Ｇ３に対して、図３〜図６の内から対応する図が示され、参照されている。
【００３７】
図２によって参照される、これら図３〜図６において、個々のビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１の下方に図示される、符号Ａ又はＢの“０”や“１”は、その上方に図示されるビット線における電流方向を示す。図２の「対応する図」の項の「電流方向」の項における、個々の状態番号Ｇ０〜Ｇ３の記載にある、「Ａ」又は「Ｂ」によって示されるものが、これら符号ＡやＢに該当する。そして、「Ａ」又は「Ｂ」によって示されるものが、図３〜図６において“０”であれば、その図３〜図６において該当ビット線に、上方から下方の方向に電流が流れることを示す。反対に、“１”であれば下方から上方の方向に電流が流れることを示す。なお、図３〜図６においてこれら“０”や“１”は、符号ＡやＢと共に、図２における「ビット線情報」の項にあるものを図示したものである。
【００３８】
又、これら図３〜図６において、太線矢印は、上述の「Ａ」の場合に、電流が流れる方向を図示したものである。一方、上述の「Ｂ」の場合には、これら図３〜図６において、該太線矢印とは逆方向が、電流が流れる方向になる。
【００３９】
図３では、スイッチＳＷ０〜ＳＷ３の内、スイッチＳＷ１のみが図示され、該スイッチＳＷ１のみがオン状態になり、他のスイッチＳＷ０、ＳＷ２、ＳＷ３はオフ状態である場合が図示されている。同様に、図４では、スイッチＳＷ０のみが図示され、該スイッチＳＷ０のみがオン状態になり、他のスイッチＳＷ１〜ＳＷ３はオフ状態である場合が図示されている。図５では、スイッチＳＷ３のみが図示され、該スイッチＳＷ３のみがオン状態になり、他のスイッチＳＷ０〜ＳＷ２はオフ状態である場合が図示されている。図６では、スイッチＳＷ２のみが図示され、該スイッチＳＷ２のみがオン状態になり、他のスイッチＳＷ０、ＳＷ１、ＳＷ３はオフ状態である場合が図示されている。
【００４０】
そして、図２において「書き込みデータ」の項で示すような２ビットの書き込みデータに従って、状態番号Ｇ０〜Ｇ３それぞれにおいて、「ビット線間接続スイッチ」の項で示すように個々のスイッチＳＷ０〜ＳＷ３をオン・オフする。
【００４１】
本実施例の作用について説明する。
【００４２】
まず、「書き込みデータ」の項で示すような、２ビットのデータＢ０及びＢ１が、本実施例の磁気メモリの外部から与えられる。
【００４３】
すると、これらデータＢ０及びＢ１に従って、図２の該当の状態番号Ｇ０〜Ｇ３の「ビット線間接続スイッチ」の項で示すように、個々のスイッチＳＷ０〜ＳＷ３をオン・オフする。そして、これらデータＢ０及びＢ１に従って、図２の該当の状態番号Ｇ０〜Ｇ３の「ビット線情報」の項で示すように、個々のビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１に電流を流す。
【００４４】
そして、これらデータＢ０及びＢ１に従った、状態番号Ｇ０〜Ｇ３それぞれの動作状態は、図２における「対応する図」の項によって示される。この「対応する図」の項において、まずはその「図番」の項によって、状態番号Ｇ０〜Ｇ３のそれぞれの動作状態を図示している、対応する図３〜図６のいずれかが示される。そして、この「対応する図」の項の「電流方向」の項は、「Ａ」又は「Ｂ」の記述によって、その図番の図において、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１それぞれにおける電流方向が、符号Ａで図示されているのか、符号Ｂで図示されているのかが示される。更に、この「電流方向」の項では、「矢印どおり」又は「矢印とは逆」の記述によって、該当スイッチＳＷ０〜ＳＷ３がオン状態になって、適宜直列になるビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１において流れる電流の方向が、その図番の図に示される太線矢印の方向どおりの方向であるか、あるいは該太線矢印の方向とは逆方向であるかが示される。
【００４５】
ここで、データの書き込み時に、このように電流を流す際、図３〜図６のいずれにおいても、「電流流入」と図示された箇所のビット線では、図１のその箇所のスイッチＳＷａ〜ＳＷｄはオン状態とし、外部から電流を流入させる。図３〜図６のいずれにおいても、「電流流出」と図示された箇所のビット線では、図１のその箇所のスイッチＳＷａ〜ＳＷｄはオン状態とし、外部に電流を流出させる。又、図３〜図６のいずれにおいても、「電流流入」とも「電流流出」とも図示されていない箇所のビット線では、図１のその箇所のスイッチＳＷａ〜ＳＷｄは、いずれもオフ状態にする。一方、データの読み出し時には、これらスイッチＳＷａ〜ＳＷｄは、いずれもオン状態にする。
【００４６】
以上から明らかなように、本実施例においては、いかなる「書き込みデータ」であっても、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１を適宜直列にし、書き込み電流を流すことができる。従って、本実施例においては、メモリセルにデータを書き込む際に、メモリセルの磁性層を所望の磁化方向に磁化させるようにビット線に流す書き込み電流の総量を低減し、もって消費電力を低減することができる。
【００４７】
次に、図７は、本願発明の前述の実施形態が具体的に適用された、第２実施例のビット線間接続スイッチＳＷ０及びＳＷ１の動作を示す表である。
【００４８】
本実施例では、前述の第１実施例において、スイッチＳＷ０〜ＳＷ３の内、スイッチＳＷ０及びＳＷ１のみ用いるようにしたものである。又、図７は、前述の第１実施例の図２と同様に記載されており、本第２実施例は前述の第１実施例と同様に、図７は図３〜図６を参照している。この図７、又図３〜図６から、本第２実施例の作用は明らかである。
【００４９】
続いて、図８は、本願発明の前述の実施形態が具体的に適用された、第３実施例のビット線間接続スイッチＳＷ２及びＳＷ３の動作を示す表である。
【００５０】
本実施例では、前述の第１実施例において、スイッチＳＷ０〜ＳＷ３の内、スイッチＳＷ２及びＳＷ３のみ用いるようにしたものである。又、図８は、前述の第１実施例の図２と同様に記載されており、本第３実施例は前述の第１実施例と同様に、図８は図３〜図６を参照している。この図８、又図３〜図６から、本第３実施例の作用は明らかである。
【００５１】
以上のように、これら第２及び第３実施例においても、いかなる２ビットの書き込みデータであっても、ビット線ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１を適宜直列にし、書き込み電流を流すことができる。従って、これら第２及び第３実施例においても、メモリセルにデータを書き込む際に、メモリセルの磁性層を所望の磁化方向に磁化させるようにビット線に流す書き込み電流の総量を低減することができる。
【００５２】
次に、本発明の第２の実施形態について、図９及び図１０を用いて説明する。
【００５３】
図９は、（ａ）と（ｂ）それぞれ、１ＴＭＲ＋１トランジスタのメモリセル構成の磁気メモリに本発明が適用された本実施形態の回路図である。
【００５４】
本実施形態は、ビット線ＢＬ０とＢＬ１に接続されたメモリセルの内の書き込みワード線（図示せず）で選択されたメモリセルＢ０、Ｂ１にデータを書き込むものであり、本発明のビット線間接続スイッチとしてＳＷ４とＳＷ５を設けている。図９の（ａ）と（ｂ）のそれぞれにおいて、ビット線ＢＬ０、ＢＬ１の下方に示される符号Ａ又はＢの“０”や“１”は、その上方に図示されるビット線における電流方向を示し、その意味は第１の実施形態と同じであるので省略する。
【００５５】
図１０は、図９の（ａ）と（ｂ）の回路に２ビットのデータを書き込む際の動作を示す表である。この図に示すように、書き込みデータ（Ｂ０、Ｂ１）として（０、０）を書き込む際には、ビット線間接続スイッチＳＷ４とＳＷ５の内、ＳＷ５をオン状態とし、ＳＷ４をオフ状態として、図９の（ａ）に図示する電流方向で電流を流せばよい。データとして（１、１）を書き込む際には、ビット線間接続スイッチの状態はそのままにして、図９の（ａ）に図示する方向と逆の方向で書き込み電流を流せばよい。
【００５６】
データとして（０、１）を書き込む際には、ビット線間接続スイッチＳＷ４をオン状態とし、ＳＷ５をオフ状態として、図９の（ｂ）に図示する電流方向で書き込み電流を流せばよい。又、データとして（１、０）を書き込む際には、ビット線間接続スイッチの状態はそのままにして、図９の（ｂ）に図示する方向と逆の方向で書き込み電流を流せばよい。
【００５７】
このように、本第２実施形態においても、いかなる２ビットの「書き込みデータ」であっても、ビット線間接続スイッチＳＷ４とＳＷ５の内の一方をオン状態にし、他方をオフ状態にして、ビット線ＢＬ０とＢＬ１を接続し、書き込み電流の方向をビット線間で逆にすることにより、ビット線に流す書き込み電流を、異なる２つのビット線で共有することができ、書き込み電流の総量を低減することができる。
【００５８】
【発明の効果】
本発明によれば、メモリセルにデータを書き込む際に、メモリセルの磁性層を所望の磁化方向に磁化させるようにビット線に流す書き込み電流の総量を低減し、もって消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明が適用された第１の実施形態の磁気メモリの回路図
【図２】上記実施形態が具体的に適用された、第１実施例の動作を示す表
【図３】上記第１実施例の動作を示すための模式的な第１の回路図
【図４】前記第１実施例の動作を示すための模式的な第２の回路図
【図５】前記第１実施例の動作を示すための模式的な第３の回路図
【図６】前記第１実施例の動作を示すための模式的な第４の回路図
【図７】前記実施形態が具体的に適用された、第２実施例の動作を示す表
【図８】前記実施形態が具体的に適用された、第３実施例の動作を示す表
【図９】（ａ）と（ｂ）それぞれ、本発明が適用された第２の実施形態の磁気メモリの動作を示すための模式的な回路図
【図１０】上記実施形態の動作を示す表
【図１１】従来のトンネル磁気抵抗素子ＴＭＲの断面図
【図１２】上記トンネル磁気抵抗素子ＴＭＲにおいてフリー層と固定層の磁化方向を、互いに同一方向とした場合の断面図
【図１３】該トンネル磁気抵抗素子ＴＭＲにおいてフリー層と固定層の磁化方向を、互いに逆方向とした場合の断面図
【図１４】
従来のＴＭＲを用いた磁気メモリの基本的なメモリセルの回路図
【図１５】該メモリセルの断面図
【図１６】従来例の２ＴＭＲ＋２トランジスタ構成のメモリセルを用いた磁気メモリの回路図
【図１７】該磁気メモリにおけるＴＭＲの配置を示す平面図
【符号の説明】
１…ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）
２０…フリー層
２１…トンネル・バリア層
２２…固定層
Ｓ／Ａ…センス・アンプ
ＳＷＥ０、ＳＷＥ１…ビット線対接続スイッチ
ＳＷ０〜ＳＷ５…ビット線間接続スイッチ
ＢＬ、／ＢＬ、ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１…ビット線
ＷＷＬ、ＷＷＬ０、ＷＷＬ１…書き込み用ワード線
ＲＷＬ、ＲＷＬ０、ＲＷＬ１…読み出し用ワード線
ＳＬ、ＳＬ０、ＳＬ１…ソース線
ＥＮＢ…選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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