(57)【要約】【課題】Ａｌ組成比、膜厚をあげることなしにＩｍａｘを増加させることができる半導体装置を提供すること。【解決手段】基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族窒化物半導体を主成分とするキャリア供給層を備え、前記キャリア供給層の一部又は全部にｎ型となる不純物が添加されていることを特徴とする。【選択図】図１
2004006461.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族窒化物半導体を主成分とするキャリア供給層を備え、
前記キャリア供給層の一部又は全部にｎ型となる不純物が添加されていることを特徴とする半導体装置。
【請求項２】
基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とし、ｎ型であるキャリア供給層を備えることを特徴とする半導体装置。
【請求項３】
前記動作層及び前記キャリア供給層の両方の層は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を主成分とすることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記キャリア供給層は、前記動作層の圧縮歪よりも小さい圧縮歪を受けていることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
前記動作層は、ＩｎａＧａ１−ａＮ（０＜ａ≦１）を主成分とし、
前記キャリア供給層は、ＩｎｂＧａ１−ｂＮ（０≦ｂ＜ａ）を主成分とすることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記動作層上に形成されるとともに、無歪のウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とする第２のキャリア供給層を備えることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記バッファ層は、前記基板上に形成された層のうち最も膜厚が厚く、かつ、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）を主成分とすることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【請求項８】
前記第２のキャリア供給層は、ＡｌｃＧａ１−ｃＮ（０＜ｃ≦１）を主成分とし、
前記動作層は、ＧａＮを主成分とし、
前記キャリア供給層は、ＡｌｚＧａ１−ｚＮ（０＜ｚ＜ｙ）を主成分とすることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記キャリア供給層は、前記基板上に形成された層のうち最も膜厚が厚い層に対する臨界膜厚以下であることを特徴とする請求項１乃至８のいずれか一に記載の半導体装置。
【請求項１０】
前記動作層と前記第２のキャリア供給層の間に介在するとともに、無歪のウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするスペーサー層を備えることを特徴とする請求項６乃至９のいずれか一に記載の半導体装置。
【請求項１１】
前記第２のキャリア供給層上に形成されるソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記キャリア供給層上に形成されるゲート電極と、
を備えることを特徴とする６乃至１０のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ヘテロ接合電界効果トランジスタを有する半導体装置に関し、特に、Ａｌ組成比、膜厚をあげることなしにＩｍａｘを増加させることができる半導体装置に関する。
【０００２】
【従来の技術】
ＡｌＧａＮ／ＧａＮ系ヘテロ接合電界効果トランジスタ（ＨＪＦＥＴ）構造において動作層（キャリア走行層）としてＩｎＧａＮ層を有するＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ構造がある。ＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ構造とすることで、ＡｌＧａＮ／ＩｎＧａＮヘテロ界面における伝導帯不連続量（ΔＥＣ）が、ＡｌＧａＮ／ＧａＮへテロ界面におけるΔＥＣよりも大きくなる。このことから、ＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ構造では、従来のＧａＡｓ系ＨＪＦＥＴ構造（ＡｌＧａＡｓ／ＩｎＧａＡｓ／ＧａＡｓ構造）と同様に、Ａｌ組成比（ＡｌＸＧａ１−ＸＡｓ中のＸ）、膜厚をあげることなしに最大電流（Ｉｍａｘ）の増加が期待された。
【０００３】
また、ＧａＡｓ系ＨＪＦＥＴでは、Ｉｍａｘ増加のためにキャリア走行層若しくはキャリア走行層の基板側に不純物（例えば、Ｓｉ）を添加し、２次元電子ガス濃度を高めようとする手法が、例えば、特開平４−２４１４３０号公報に示されている。
【０００４】
図６は、特開平４−２４１４３０号公報において示された電界効果トランジスタの構造を模式的に示した部分断面図である。この電界効果トランジスタの構造では、ＩｎＰ半導体基板１００１上に、膜厚１μｍのＡｌＩｎＡｓ層１００２、膜厚１０ｎｍのＩｎＧａＡｓ層１００３、膜厚１０ｎｍで２×１０１８ｃｍ−３のＳｉが添加されたＳｉ＋ＩｎＧａＡｓ層１００４、膜厚１０ｎｍのＩｎＧａＡｓ層１００５、膜厚２０ｎｍのＡｌＩｎＡｓ層１００６がこの順で積層している。このように、ＩｎＧａＡｓ層１００５と同等の組成比であるＩｎＧａＡｓにＳｉが添加されたＳｉ＋ＩｎＧａＡｓ層１００４を有することで、ＩｎＧａＡｓ層１００３〜１００５（動作層又はキャリア走行層）を走行する電子濃度を高くすることができるというものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ系ＨＪＦＥＴでは、ＩｎＧａＮ層に加わった圧縮歪によりピエゾ電荷（電気分極）が発生し、ＩｎＧａＮ／ＧａＮへテロ界面の伝導帯エネルギーが高くなり、ＧａＮに対するＩｎＧａＮの臨界膜厚が薄いことから実効的に井戸幅が狭くなるため、ＡｌＧａＮ／ＩｎＧａＮ界面に閉じ込められた電子がＧａＮ側へリークし、実際には２次元電子ガス濃度を高くすることができず、Ｉｍａｘは増加しなかった。
【０００６】
また、従来のＧａＡｓ系ＨＪＦＥＴでは、２次元電子ガス濃度を高くすることはできるものの、同じ動作層（図６の１００３〜１００５）内の中間に正帯電したＳｉが添加されたＳｉ＋ＩｎＧａＡｓ層１００４が存在するため、そのクーロン散乱によりキャリア（電子）の移動度は低下してしまうという問題があった。
【０００７】
本発明の第１の目的は、Ａｌ組成比、膜厚をあげることなしにＩｍａｘを増加させることができる半導体装置を提供することである。
【０００８】
本発明の第２の目的は、移動度を低下させることのない半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明の第１の視点においては、基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族窒化物半導体を主成分とするキャリア供給層を備え、前記キャリア供給層の一部又は全部にｎ型となる不純物が添加されていることを特徴とする。
【００１０】
本発明の第２の視点においては、基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とし、ｎ型であるキャリア供給層を備えることを特徴とする。
【００１１】
また、本発明の前記半導体装置において、前記動作層及び前記キャリア供給層の両方の層は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を主成分とすることが好ましい。
【００１２】
また、本発明の前記半導体装置において、前記キャリア供給層は、前記動作層の圧縮歪よりも小さい圧縮歪を受けていることが好ましい。
【００１３】
また、本発明の前記半導体装置において、前記動作層は、ＩｎａＧａ１−ａＮ（０＜ａ≦１）を主成分とし、前記キャリア供給層は、ＩｎｂＧａ１−ｂＮ（０≦ｂ＜ａ）を主成分とすることが好ましい。
【００１４】
また、本発明の前記半導体装置において、前記動作層上に形成されるとともに、無歪のウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とする第２のキャリア供給層を備えることが好ましい。
【００１５】
また、本発明の前記半導体装置において、前記バッファ層は、前記基板上に形成された層のうち最も膜厚が厚く、かつ、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）を主成分とすることが好ましい。
【００１６】
また、本発明の前記半導体装置において、前記第２のキャリア供給層は、ＡｌｃＧａ１−ｃＮ（０＜ｃ≦１）を主成分とし、前記動作層は、ＧａＮを主成分とし、前記キャリア供給層は、ＡｌｚＧａ１−ｚＮ（０＜ｚ＜ｙ）を主成分とすることが好ましい。
【００１７】
また、本発明の前記半導体装置において、前記キャリア供給層は、前記基板上に形成された層のうち最も膜厚が厚い層に対する臨界膜厚以下であることが好ましい。
【００１８】
また、本発明の前記半導体装置において、前記動作層と前記第２のキャリア供給層の間に介在するとともに、無歪のウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするスペーサー層を備えることが好ましい。
【００１９】
また、本発明の前記半導体装置において、前記第２のキャリア供給層上に形成されるソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極との間の前記キャリア供給層上に形成されるゲート電極と、を備えることが好ましい。
【００２０】
【発明の実施の形態】
本発明の実施の形態について図面を用いて説明する。図３は、本発明の作用を説明するための模式図である。図４は、ウルツ鉱型ＩＩＩ−Ｖ型化合物半導体の結晶構造を示した模式図である。図５は、本発明の一実施形態に係る半導体装置における深さと電子ガス濃度及び伝導帯の関係を模式的に示したグラフである。
【００２１】
基本的な原理として、ウルツ鉱型ＩＩＩ−Ｖ族化合物半導体（ＧａＮ系半導体）は、結晶の歪みにより、弾性的な格子振動によって電気分極が生じ、結晶内部に電位が形成されるピエゾ効果が発生する。例えば、（０００１）面を主面とするＧａＮ層１１０１上にＧａＮ層より格子定数の小さいＡｌＧａＮ層１１０２を形成した場合、図３（Ａ）に示すように、ＡｌＧａＮ／ＧａＮへテロ界面側（ＡｌＧａＮ層の（０００−１）面側）に正の電荷が、その反対側（ＡｌＧａＮ層の（０００１）面側）に負の電荷が発生する。逆に、（０００１）面を主面とするＧａＮ層１１０３上にＧａＮ層より格子定数の大きいＩｎＧａＮ層１１０４を形成した場合、図３（Ｂ）に示すように、ＩｎＧａＮ／ＧａＮへテロ界面側（ＩｎＧａＮ層の（０００−１）面側）に負の電荷が、その反対側（ＩｎＧａＮ層の（０００１）面側）に正の電荷が発生する。結晶面の方向については図４を参照されたい。
【００２２】
本発明の半導体装置では、圧縮歪の加わったウルツ鉱型ＩＩＩ−Ｖ族化合物半導体（例えば、ＩｎＧａＮ）が用いられた動作層（図１の１０４参照）と、動作層における負の電荷が発生する（０００−１）面側（基板側）にキャリア（電子）を供給するためのｎ型不純物（Ｓｉ）を添加したウルツ鉱型ＩＩＩ−Ｖ族化合物半導体（例えば、ＩｎＧａＮ）が用いられたｎ型半導体層（図１の１０３参照）と、を有する。
【００２３】
このような構造とすることで、ｎ型不純物（Ｓｉ）から供給された電子は、正の電荷が発生している動作層（ＩｎＧａＮ層）の（０００１）面側にためることが可能となり、ｎ型半導体層のない従来技術（ＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ系ＨＪＦＥＴ）と比較して大幅に電子ガス濃度を増加（２〜３割程度の増加）させることができる（図５及び図７を参照）。
【００２４】
また、電子を供給し正に帯電したｎ型不純物（Ｓｉ）と、放出された電子と、は空間的に離れるため、正に帯電したｎ型不純物（Ｓｉ）によるクーロン散乱の影響を小さくすることができ、優れた電子輸送特性を実現することができる。同時に、動作層（ＩｎＧａＮ層）の（０００−１）面側には負の電荷が発生するため、キャリア供給層／動作層界面（ＡｌＧａＮ／ＩｎＧａＮ界面）に閉じ込められた電子のバッファ層（ＧａＮ層）側への染み出しを抑制することもできる。すなわち、動作層（ＩｎＧａＮ層）側へ効果的に電子を供給しつつ、バッファ層（ＧａＮ層）へのリークを抑制できるため、電界効果トランジスタにおいて高電圧動作時の大電流化に対し著しい効果を得ることができる。
【００２５】
さらに、表面側のキャリア供給層（ＡｌＧａＮ層）からの電子供給とは独立して動作層（ＩｎＧａＮ層）に電子を供給することができるため、例えば、オーミック接触におけるトンネル抵抗を低減する目的で、金属（オーミック金属）／キャリア供給層兼ショットキー層（ＡｌＧａＮ層）／動作層（ＩｎＧａＮ層）型構造におけるキャリア供給層兼ショットキー層（ＡｌＧａＮ層）の膜厚を薄くしても動作層（ＩｎＧａＮ層）中に電子をためることができ、シート抵抗の増加を抑制する効果もある。
【００２６】
次に、本発明の実施形態１について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置の構造を模式的に示した部分断面図である。
【００２７】
この半導体装置は、電界効果トランジスタに関するものであるが、基板１０１上に、バッファ層１０２、第１のキャリア供給層１０３、動作層１０４、第２のキャリア供給層１０５をこの順に形成する。その後、第２のキャリア供給層１０５上に第２のキャリア供給層１０５とオーミック接触するソース電極１０６及びドレイン電極１０７を形成する。更に、ソース電極１０６とドレイン電極１０７との間の第２のキャリア供給層１０５上に、第２のキャリア供給層１０５とショットキー接触するゲート電極１０８を形成する。これにより電界効果トランジスタが製作される。
【００２８】
基板１０１には、例えば、サファイア、炭化シリコンのほか、ＧａＮ、ＡｌＧａＮ、ＡｌＮ等のＩＩＩ族窒化物半導体が用いられる。また、基板１０１は、その上層の結晶を成長させる面として、ｃ面（（０００１）面）を用いることが好ましいが、ＧａＮ系半導体がＣ軸配向して成長し、ピエゾ効果が発生する面であれば良く、任意の方向に約５５°まで傾斜させることができる。ただし、傾斜角が大きくなると良好な結晶性を得ることが困難になるため、任意の方向に１０°以内の傾斜とすることが好ましい。
【００２９】
バッファ層１０２は、基板１０１とキャリア供給層１０３との格子不整合による歪みを緩和する層であり、基板１０１上に形成された層のうち最も厚い層である。バッファ層１０２には、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ若しくはこれら２種又は３種の混合物等のＧａＮ系半導体が用いられる。なお、バッファ層１０２の形成のために、基板１０１とバッファ層１０２の間にＧａＮ、ＩｎＮ、ＡｌＮ若しくはこれら２種又は３種の混合物等のＧａＮ系半導体からなる核形成層１０９を挟んでもよい。また、バッファ層１０２には、適宜、不純物を添加してもよい。不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅ等のｎ型不純物や、Ｂｅ、Ｃ、Ｍｇ等のｐ型不純物が用いられる。
【００３０】
第１のキャリア供給層１０３は、その格子定数がバッファ層１０２の格子定数より大きく、圧縮歪を受ける物質又は組成である。第１のキャリア供給層１０３には、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ若しくはこれら２種又は３種の混合物等のＧａＮ系半導体が用いられる。また、第１のキャリア供給層１０３には、適宜、不純物を添加してもよい。不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅ等のｎ型不純物が用いられる。また、第１のキャリア供給層１０３の膜厚は、所望の厚さとすることができる。なお、第１のキャリア供給層１０３の格子定数は、バッファ層１０２の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【００３１】
動作層１０４は、キャリア走行層ともいうが、その格子定数が第１のキャリア供給層１０３の格子定数より大きく、第１のキャリア供給層１０３よりも強く圧縮歪を受ける物質または組成である。ただし、あまりに高歪とすると臨界膜厚が薄くなり、キャリア走行層として機能しなくなるため、バッファ層１０２と格子定数差は３％以内とすることが好ましい。また、動作層１０４には、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ若しくはこれら２種又は３種の混合物等のＧａＮ系半導体が用いられる。また、動作層１０４には、適宜、不純物を添加してもよい。不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅ等のｎ型不純物や、Ｂｅ、Ｃ、Ｍｇ等のｐ型不純物が用いられる。ただし、動作層１０４中の不純物濃度が高くなるとクーロン散乱の影響により電子の移動度が低下するため、動作層１０４中の不純物濃度は１×１０１７ｃｍ−３以下が望ましい。また、動作層１０４の膜厚は、所望の厚さとすることができる。ただし、動作層１０４の格子定数は、バッファ層１０２の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【００３２】
第２のキャリア供給層１０５は、第１のキャリア供給層１０３より電子親和力の小さい物質又は組成である。また、第２のキャリア供給層１０５には、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ若しくはこれら２種又は３種の混合物等のＧａＮ系半導体が用いられる。また、第２のキャリア供給層１０５には、適宜、不純物を添加してもよい。不純物としては、例えば、Ｓｉ、Ｓ、Ｓｅ等のｎ型不純物や、Ｂｅ、Ｃ、Ｍｇ等のｐ型不純物が用いられる。また、第２のキャリア供給層１０５の膜厚は、所望の厚さとすることができる。ただし、第２のキャリア供給層１０５の格子定数は、バッファ層１０２の格子定数と異なっているため、転位が発生する臨界膜厚以下とすることが好ましい。
【００３３】
ソース電極１０６及びドレイン電極１０７には、第２のキャリア供給層１０５とオーミック接触する金属が用いられ、例えば、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ａｌ、Ａｕ等の金属を用いることができる。また、ソース電極１０６及びドレイン電極１０７は、複数の前記金属を積層した構造としてもよい。
【００３４】
ゲート電極１０８には、第２のキャリア供給層１０５とショットキー接触する金属が用いられ、例えば、Ｗ、Ｍｏ、Ｓｉ、Ｔｉ、Ｐｔ、Ａｌ、Ａｕ等の金属を用いることができる。また、ゲート電極１０８は、複数の前記金属を積層した構造としてもよい。
【００３５】
本発明の実施形態２について図面を用いて説明する。図２は、本発明の実施形態２に係る半導体装置の構造を模式的に示した部分断面図である。
【００３６】
この半導体装置は、電界効果トランジスタに関するものであるが、基板２０１上に、バッファ層２０２、第１のキャリア供給層２０３、動作層２０４、スペーサー層２０５、第２のキャリア供給層２０６を形成する。その後、第２のキャリア供給層２０６上に第２のキャリア供給層２０６とオーミック接触するソース電極２０７及びドレイン電極２０８を形成する。更に、ソース電極２０７とドレイン電極２０８との間の第２のキャリア供給層２０６上に第２のキャリア供給層２０６とショットキー接触するゲート電極２０９を形成することで電界効果トランジスタが製作される。
【００３７】
スペーサー層２０５以外の基板２０１、核形成層２１０、バッファ層２０２、第１のキャリア供給層２０３、キャリア走行層２０４、第２のキャリア供給層２０６、ソース電極２０７、ドレイン電極２０８及びゲート電極２０９の各構成については、前記実施形態１で説明したものと同様である。各構成の詳細な説明については、実施形態１における説明を参照されたい。
【００３８】
スペーサー層２０５には、例えば、ＧａＮ、ＩｎＮ、ＡｌＮ若しくはこれら２種又は３種の混合物等のＧａＮ系半導体が用いられる。ただし、スペーサー層２０５は膜形成時に平滑なヘテロ界面を形成するため、バッファ層２０２に係る半導体に対し等しい格子定数を持つ物質又は組成、若しくは、キャリア走行層２０４と第２のキャリア供給層２０６の間の格子定数を有する物質又は組成が好ましい。
【００３９】
【実施例】
本発明の実施例１に係る半導体装置について説明する。実施例１の半導体装置の構造については図１を参照されたい。
【００４０】
実施例１に係る半導体装置の製法について説明する。まず、基板１０１としてｃ面（（０００１）面）を結晶成長面とする炭化シリコン（ＳｉＣ）基板を用い、この上に核形成層１０９としてＡｌＮ層、バッファ層１０２としてＧａＮ（膜厚１５００ｎｍ）、第１のキャリア供給層１０３としてＳｉが添加されたＩｎＧａＮ層（Ｉｎ０．１Ｇａ０．９Ｎ、膜厚５ｎｍ、Ｓｉ添加量１×１０１９ｃｍ−３）、動作層１０４としてＩｎＧａＮ層（Ｉｎ０．１Ｇａ０．９Ｎ、膜厚５ｎｍ）、第２のキャリア供給層１０５としてＡｌＧａＮ層（Ａｌ０．３Ｇａ０．７Ｎ、膜厚２０ｎｍ）をこの順で有機金属気相エピタキシャル（ＭＯＶＰＥ法）により成膜する。各層の成膜条件については、通常の条件（従来の条件）である。次に、第２のキャリア供給層１０５上にソース電極及びドレイン電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第一の金属としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフし、その後、ランプアニール（６５０℃、３０秒）することでソース電極１０６及びドレイン電極１０７を形成する。次に、第２のキャリア供給層１０５、ソース電極１０６及びドレイン電極１０７上にゲート電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第二の金属としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフすることによりゲート電極１０８を形成する。以上により電界効果型トランジスタが製作される。
【００４１】
このような構造であれば、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３および動作層（ＩｎＧａＮ層）１０４が圧縮歪を受けているため、ピエゾ効果により第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３／バッファ層（ＧａＮ層）１０２界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。そのため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３がＦｅｒｍｉレベルより高くなり、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３に添加されているＳｉがほぼ１００％活性化し、電子を動作層（ＩｎＧａＮ層）１０４に供給する。その結果、効果的に二次元電子ガス濃度を高め、Ｉｍａｘを増加させることができる。一方、電子を供給し正帯電したＳｉを含有する第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３と、電子が蓄積された動作層（ＩｎＧａＮ層）１０４と、は層が異なるため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３中の正帯電したＳｉによるクーロン散乱の影響を小さくすることができ、移動度の低下も小さくすることができる。
【００４２】
なお、第２のキャリア走行層（ＩｎＧａＮ層）１０５中には、不純物は添加していないが、バッファ層（ＧａＮ）１０２中のＮ空孔がｎ型不純物と同様に振舞うため電子を放出し、その密度が約５×１０１６ｃｍ−３であったためである。
【００４３】
次に、本発明の実施例２に係る半導体装置について説明する。実施例２の半導体装置の構造については図１を参照されたい。
【００４４】
実施例２に係る半導体装置の製法について説明する。まず、基板１０１としてｃ面（（０００１）面）を結晶成長面とする炭化シリコン（ＳｉＣ）基板を用い、この上に核形成層１０９としてＡｌＮ層、バッファ層１０２としてＡｌＧａＮ（Ａｌ０．２Ｇａ０．８Ｎ、膜厚１５００ｎｍ）、第１のキャリア供給層１０３としてＳｉが添加されたＧａＮ層（膜厚５ｎｍ、Ｓｉ添加量１×１０１９ｃｍ−３）、動作層１０４としてＧａＮ層（膜厚１５ｎｍ）、第２のキャリア供給層１０５としてＡｌＧａＮ層（Ａｌ０．４Ｇａ０．６Ｎ、膜厚２０ｎｍ）をこの順で有機金属気相エピタキシャル（ＭＯＶＰＥ法）により成膜する。各層の成膜条件については、通常の条件（従来の条件）である。次に、第２のキャリア供給層１０５上にソース電極及びドレイン電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第一の金属としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフし、その後、ランプアニール（６５０℃、３０秒）することでソース電極１０６及びドレイン電極１０７を形成する。次に、第２のキャリア供給層１０５、ソース電極１０６及びドレイン電極１０７上にゲート電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第二の金属としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフすることによりゲート電極１０８を形成する。以上により電界効果型トランジスタが製作される。
【００４５】
このような構造であれば、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３および動作層（ＧａＮ層）１０４が圧縮歪を受けているため、ピエゾ効果により第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３／バッファ層（ＡｌＧａＮ層）１０２界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。そのため、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３がＦｅｒｍｉレベルより高くなり、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３に添加したＳｉがほぼ１００％活性化し電子を動作層（ＧａＮ層）１０４に供給する。その結果、効果的に二次元電子ガス濃度を高め、Ｉｍａｘを増加させることができる。一方、電子を供給し正帯電したＳｉを含有する第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３と、電子が蓄積された動作層（ＧａＮ層）１０４と、は層が異なるため、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３中の正帯電したＳｉによるクーロン散乱の影響は小さくでき、移動度の低下も小さくできる。
【００４６】
次に、本発明の実施例３に係る半導体装置について説明する。実施例３の半導体装置の構造については図１を参照されたい。
【００４７】
実施例３に係る半導体装置の製法について説明する。まず、基板１０１としてｃ面（（０００１）面）を結晶成長面とする炭化シリコン（ＳｉＣ）基板を用い、この上に核形成層１０９としてＡｌＮ層、バッファ層１０２としてＧａＮ（膜厚１５００ｎｍ）、第１のキャリア供給層１０３としてＳｉが添加されたＩｎＧａＮ層（Ｉｎ０．１Ｇａ０．９Ｎ、膜厚５ｎｍ、Ｓｉ添加量１×１０１９ｃｍ−３）、動作層１０４としてＩｎＧａＮ層（Ｉｎ０．１５Ｇａ０．８５Ｎ、膜厚５ｎｍ）、第２のキャリア供給層１０５としてＡｌＧａＮ層（Ａｌ０．３Ｇａ０．７Ｎ、膜厚２０ｎｍ）をこの順で有機金属気相エピタキシャル（ＭＯＶＰＥ法）により成膜する。各層の成膜条件については、通常の条件（従来の条件）である。次に、第２のキャリア供給層１０５上にソース電極及びドレイン電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第一の金属としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフし、その後、ランプアニール（６５０℃、３０秒）することでソース電極１０６及びドレイン電極１０７を形成する。次に、第２のキャリア供給層１０５、ソース電極１０６及びドレイン電極１０７上にゲート電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第二の金属としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフすることによりゲート電極１０８を形成する。以上により電界効果型トランジスタが製作される。
【００４８】
このような構造であれば、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３および動作層（ＩｎＧａＮ層）１０４が圧縮歪を受けているため、ピエゾ効果により第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３／バッファ層（ＧａＮ層）１０２界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。特に、動作層（ＩｎＧａＮ層）１０４の歪量が大きくピエゾ効果も強く作用するため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３の伝導帯をより高エネルギー側へ押し上げる方向に電界が発生する。そのため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３がＦｅｒｍｉレベルより高くなり、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３に添加したＳｉがほぼ１００％活性化し電子を動作層（ＩｎＧａＮ層）１０４に供給する。その結果、効果的に二次元電子ガス濃度を高め、Ｉｍａｘを増加させることができる。一方、電子を供給し正帯電したＳｉを含有する第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３と、電子が蓄積された動作層（ＩｎＧａＮ層）１０４と、は層が異なるため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）１０３中の正帯電したＳｉによるクーロン散乱の影響を小さくすることができ、移動度の低下も小さくすることができる。
【００４９】
次に、本発明の実施例４に係る半導体装置について説明する。実施例４の半導体装置の構造については図１を参照されたい。
【００５０】
実施例４に係る半導体装置の製法について説明する。まず、基板１０１としてｃ面（（０００１）面）を結晶成長面とする炭化シリコン（ＳｉＣ）基板を用い、この上に核形成層１０９としてＡｌＮ層、バッファ層１０２としてＡｌＧａＮ（Ａｌ０．２Ｇａ０．８Ｎ、膜厚１５００ｎｍ）、第１のキャリア供給層１０３としてＳｉが添加されたＧａＮ層（膜厚５ｎｍ、Ｓｉ添加量１×１０１９ｃｍ−３）、動作層１０４としてＩｎＧａＮ層（Ｉｎ０．１Ｇａ０．９Ｎ、膜厚５ｎｍ）、第２のキャリア供給層１０５としてＡｌＧａＮ層（Ａｌ０．４Ｇａ０．６Ｎ、膜厚２０ｎｍ）をこの順で有機金属気相エピタキシャル（ＭＯＶＰＥ法）により成膜する。各層の成膜条件については、通常の条件（従来の条件）である。次に、第２のキャリア供給層１０５上にソース電極及びドレイン電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第一の金属としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフし、その後、ランプアニール（６５０℃、３０秒）することでソース電極１０６及びドレイン電極１０７を形成する。次に、第２のキャリア供給層１０５、ソース電極１０６及びドレイン電極１０７上にゲート電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第二の金属としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフすることによりゲート電極１０８を形成する。以上により電界効果型トランジスタが製作される。
【００５１】
このような構造であれば、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３および動作層（ＩｎＧａＮ層）１０４が圧縮歪を受けているため、ピエゾ効果により第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３／バッファ層（ＡｌＧａＮ層）１０２界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。特に、動作層（ＩｎＧａＮ層）１０４の歪量が大きくピエゾ効果も強く作用するため、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３の伝導帯をより高エネルギー側へ押し上げる方向に電界が発生する。そのため、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３がＦｅｒｍｉレベルより高くなり、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３に添加したＳｉがほぼ１００％活性化し電子を動作層（ＩｎＧａＮ層）１０４に供給する。その結果、効果的に二次元電子ガス濃度を高めＩｍａｘを増加させることができる。一方、電子を供給し正帯電したＳｉを含有する第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３と、電子が蓄積された動作層（ＩｎＧａＮ層）１０４と、は層が異なるため、第１のキャリア供給層（Ｓｉ＋ＧａＮ層）１０３中の正帯電したＳｉによるクーロン散乱の影響を小さくすることができ、移動度の低下も小さくすることができる。
【００５２】
次に、本発明の実施例５に係る半導体装置について説明する。実施例５の半導体装置の構造については図２を参照されたい。
【００５３】
実施例５に係る半導体装置の製法について説明する。まず、基板２０１としてｃ面（（０００１）面）を結晶成長面とする炭化シリコン（ＳｉＣ）基板を用い、この上に核形成層２１０としてＡｌＮ層、バッファ層２０２としてＧａＮ（膜厚１５００ｎｍ）、第１のキャリア供給層２０３としてＳｉが添加されたＩｎＧａＮ層（Ｉｎ０．１Ｇａ０．９Ｎ、膜厚５ｎｍ、Ｓｉ添加量１×１０１９ｃｍ−３）、動作層２０４としてＩｎＧａＮ層（Ｉｎ０．１５Ｇａ０．８５Ｎ、膜厚５ｎｍ）、スペーサー層２０５としてＧａＮ（膜厚２ｎｍ）、第２のキャリア供給層２０６としてＡｌＧａＮ層（Ａｌ０．３Ｇａ０．７Ｎ、膜厚２０ｎｍ）をこの順で有機金属気相エピタキシャル（ＭＯＶＰＥ法）により成膜する。各層の成膜条件については、通常の条件（従来の条件）である。次に、第２のキャリア供給層２０６上にソース電極及びドレイン電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第一の金属としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフし、その後、ランプアニール（６５０℃、３０秒）することでソース電極２０７及びドレイン電極２０８を形成する。次に、第２のキャリア供給層２０６、ソース電極２０７及びドレイン電極２０８上にゲート電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第二の金属としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフすることによりゲート電極２０９を形成する。以上により電界効果型トランジスタが製作される。
【００５４】
このような構造であれば、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３および動作層（ＩｎＧａＮ層）２０４が圧縮歪を受けているため、ピエゾ効果により第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３／バッファ層（ＧａＮ層）２０２界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。特に、動作層（ＩｎＧａＮ層）２０４の歪量が大きくピエゾ効果も強く作用するため第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３の伝導帯をより高エネルギー側へ押し上げる方向に電界が発生する。そのため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３がＦｅｒｍｉレベルより高くなり、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３に添加されているＳｉがほぼ１００％活性化し電子を動作層（ＩｎＧａＮ層）２０４に供給する。その結果、効果的に二次元電子ガス濃度を高めＩｍａｘを増加させることができる。一方、電子を供給し正帯電したＳｉを含有する第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３と、電子が蓄積された動作層（ＩｎＧａＮ層）２０４と、は層が異なるため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３中の正帯電したＳｉによるクーロン散乱の影響は小さくでき、移動度の低下も小さい。さらに、スペーサー層（ＧａＮ層）２０５は、通常、成長条件が大きく異なる動作層（ＩｎＧａＮ層）２０４と第２のキャリア供給層（ＡｌＧａＮ層）２０６の中間の成長条件で形成できるため、平滑なヘテロ界面を形成することができ、一層高い移動度を得ることができる。
【００５５】
次に、本発明の実施例６に係る半導体装置について説明する。実施例６の半導体装置の構造については図２を参照されたい。
【００５６】
実施例６に係る半導体装置の製法について説明する。まず、基板２０１としてｃ面（（０００１）面）を結晶成長面とする炭化シリコン（ＳｉＣ）基板を用い、この上に核形成層２１０としてＡｌＮ層、バッファ層２０２としてＡｌＧａＮ（Ｉｎ０．２Ｇａ０．８Ｎ、膜厚１５００ｎｍ）、第１のキャリア供給層２０３としてＳｉが添加されたＩｎＧａＮ層（Ｉｎ０．０５Ｇａ０．９５Ｎ、膜厚５ｎｍ、Ｓｉ添加量１×１０１９ｃｍ−３）、動作層２０４としてＩｎＧａＮ層（Ｉｎ０．１Ｇａ０．９Ｎ、膜厚７ｎｍ）、スペーサー層２０５としてＧａＮ（膜厚２ｎｍ）、第２のキャリア供給層２０６としてＡｌＧａＮ層（Ａｌ０．４Ｇａ０．６Ｎ、膜厚２０ｎｍ）をこの順で有機金属気相エピタキシャル（ＭＯＶＰＥ法）により成膜する。各層の成膜条件については、通常の条件（従来の条件）である。次に、第２のキャリア供給層２０６上にソース電極及びドレイン電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第一の金属としてＴｉ／Ａｌ（Ｔｉ層の膜厚１０ｎｍ、Ａｌ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフし、その後、ランプアニール（６５０℃、３０秒）することでソース電極２０７及びドレイン電極２０８を形成する。次に、第２のキャリア供給層２０６、ソース電極２０７及びドレイン電極２０８上にゲート電極形成用のレジストパターンを形成し、その後、電子銃蒸着法により第二の金属としてＮｉ／Ａｕ（Ｎｉ層の膜厚１０ｎｍ、Ａｕ層の膜厚２００ｎｍ）を蒸着し、その後、リフトオフすることによりゲート電極２０９を形成する。以上により電界効果型トランジスタが製作される。
【００５７】
このような構造であれば、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３および動作層（ＩｎＧａＮ層）２０４が圧縮歪を受けているため、ピエゾ効果により第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３／バッファ層（ＡｌＧａＮ層）２０２界面の伝導帯を高エネルギー側へ押し上げる方向に電界が発生する。特に、動作層（ＩｎＧａＮ層）２０４の歪量が大きくピエゾ効果も強く作用するため第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３の伝導帯をより高エネルギー側へ押し上げる方向に電界が発生する。そのため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３がＦｅｒｍｉレベルより高くなり、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３に添加されているＳｉがほぼ１００％活性化し電子を動作層（ＩｎＧａＮ層）２０４に供給する。その結果、効果的に二次元電子ガス濃度を高めＩｍａｘを増加させることができる。一方、電子を供給し正帯電したＳｉを含有する第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３と、電子が蓄積された動作層（ＩｎＧａＮ層）２０４と、は層が異なるため、第１のキャリア供給層（Ｓｉ＋ＩｎＧａＮ層）２０３中の正帯電したＳｉによるクーロン散乱の影響は小さくでき、移動度の低下も小さい。さらに、スペーサー層（ＧａＮ層）２０５は、通常、成長条件が大きく異なる動作層（ＩｎＧａＮ層）２０４と第２のキャリア供給層（ＡｌＧａＮ層）２０６の中間の成長条件で形成できるため、平滑なヘテロ界面を形成することができ、一層高い移動度を得ることができる。
【００５８】
【発明の効果】
本発明によれば、動作層側へ効果的に電子を供給しつつ、バッファ層へのリークを抑制できるため、Ａｌ組成比、膜厚をあげることなしにＩｍａｘを増加させることができる。
【００５９】
また、クーロン散乱の影響を小さくすることができ、優れた電子輸送特性を実現することができる。
【００６０】
さらに、表面側の第２のキャリア供給層からの電子供給とは独立して動作層に電子を供給することができるため、オーミック接触におけるトンネル抵抗を低減する目的で、第２のキャリア供給層の膜厚を薄くしても動作層中に電子をためることができ、シート抵抗の増加を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施形態１に係る半導体装置の構成を模式的に示した部分断面図である。
【図２】本発明の実施形態２に係る半導体装置の構成を模式的に示した部分断面図である。
【図３】本発明の作用を説明するための模式図である。
【図４】ウルツ鉱型ＩＩＩ−Ｖ型化合物半導体の結晶構造を示した模式図である。
【図５】本発明の一実施形態に係る半導体装置における深さと電子ガス濃度及び伝導帯の関係を模式的に示したグラフである。
【図６】従来の一例に係る電界効果トランジスタの構造を模式的に示した断面図である。
【図７】従来の一例に係る電界効果トランジスタにおける動作層の深さと電子ガス濃度及び伝導帯の関係を模式的に示したグラフである。
【符号の説明】
１０１、２０１　基板
１０２、２０２　バッファ層
１０３、２０３　第１のキャリア供給層
１０４、２０４　動作層
１０５、２０６　第２のキャリア供給層
１０６、２０７　ソース電極
１０７、２０８　ドレイン電極
１０８、２０９　ゲート電極
１０９、２１０　核形成層
２０５　スペーサー層
１００１　ＩｎＰ基板
１００２　ＡｌＩｎＡｓ層（核形成層）
１００３　ＩｎＧａＡｓ層（動作層）
１００４　Ｓｉ＋ＩｎＧａＡｓ層（動作層）
１００５　ＩｎＧａＡｓ層（動作層）
１００６　ＡｌＧａＡｓ層（キャリア供給層）
１００７　ＩｎＧａＡｓ層（キャップ膜）
１００８　ドレイン電極
１００９　ソース電極
１０１０　ゲート電極
【図１】
2004006461.tif 000003
【図２】
2004006461.tif 000004
【図３】
2004006461.tif 000005
【図４】
2004006461.tif 000006
【図５】
2004006461.tif 000007
【図６】
2004006461.tif 000008
【図７】
2004006461.tif 000009
【手続補正書】
【提出日】平成15年5月6日(2003.5.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板上に、バッファ層と、ピエゾ効果が発生する面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、キャリアを前記動作層側に供給し、かつ、前記動作層中の前記ピエゾ効果が発生する面側にキャリア濃度を増加させるように作用するキャリア供給層を備えることを特徴とする半導体装置。
【請求項２】
基板上に、バッファ層と、ピエゾ効果が発生する面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、キャリアを前記動作層側に供給し、かつ、正に帯電するキャリア供給層を備えることを特徴とする半導体装置。
【請求項３】
基板上に、バッファ層と、ピエゾ効果が発生する面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族窒化物半導体を主成分とするキャリア供給層を備え、
前記キャリア供給層の一部又は全部にｎ型となる不純物が添加されていることを特徴とする半導体装置。
【請求項４】
基板上に、バッファ層と、ピエゾ効果が発生する面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とし、ｎ型であるキャリア供給層を備えることを特徴とする半導体装置。
【請求項５】
前記ピエゾ効果が発生する面は、（０００１）面に対し任意の方向に０°以上５５°以下傾斜していることを特徴とする請求項１乃至４のいずれか一に記載の半導体装置。
【請求項６】
前記ピエゾ効果が発生する面は、（０００１）面に対し任意の方向に０°以上１１°以下傾斜していることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、キャリアを前記動作層側に供給し、かつ、前記動作層中の（０００１）面側にキャリア濃度を増加させるように作用するキャリア供給層を備えることを特徴とする半導体装置。
【請求項８】
基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、キャリアを前記動作層側に供給し、かつ、正に帯電するキャリア供給層を備えることを特徴とする半導体装置。
【請求項９】
基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族窒化物半導体を主成分とするキャリア供給層を備え、
前記キャリア供給層の一部又は全部にｎ型となる不純物が添加されていることを特徴とする半導体装置。
【請求項１０】
基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、
前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とし、ｎ型であるキャリア供給層を備えることを特徴とする半導体装置。
【請求項１１】
前記動作層及び前記キャリア供給層の両方の層は、ＩｎｘＧａ１−ｘＮ（０≦ｘ≦１）を主成分とすることを特徴とする請求項１乃至１０のいずれか一に記載の半導体装置。
【請求項１２】
前記キャリア供給層は、前記動作層の圧縮歪よりも小さい圧縮歪を受けていることを特徴とする請求項１乃至１１のいずれか一に記載の半導体装置。
【請求項１３】
前記動作層は、ＩｎａＧａ１−ａＮ（０＜ａ≦１）を主成分とし、
前記キャリア供給層は、ＩｎｂＧａ１−ｂＮ（０≦ｂ＜ａ）を主成分とすることを特徴とする請求項１２記載の半導体装置。
【請求項１４】
前記動作層上に形成されるとともに、無歪のウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とする第２のキャリア供給層を備えることを特徴とする請求項１乃至１３のいずれか一に記載の半導体装置。
【請求項１５】
前記バッファ層は、前記基板上に形成された層のうち最も膜厚が厚く、かつ、ＡｌｙＧａ１−ｙＮ（０＜ｙ≦１）を主成分とすることを特徴とする請求項１乃至１４のいずれか一に記載の半導体装置。
【請求項１６】
前記第２のキャリア供給層は、ＡｌｃＧａ１−ｃＮ（０＜ｃ≦１）を主成分とし、
前記動作層は、ＧａＮを主成分とし、
前記キャリア供給層は、ＡｌｚＧａ１−ｚＮ（０＜ｚ＜ｙ）を主成分とすることを特徴とする請求項１５記載の半導体装置。
【請求項１７】
前記キャリア供給層は、前記基板上に形成された層のうち最も膜厚が厚い層に対する臨界膜厚以下であることを特徴とする請求項１乃至１６のいずれか一に記載の半導体装置。
【請求項１８】
前記動作層と前記第２のキャリア供給層の間に介在するとともに、無歪のウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするスペーサー層を備えることを特徴とする請求項１４乃至１７のいずれか一に記載の半導体装置。
【請求項１９】
前記第２のキャリア供給層上に形成されるソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極との間の前記キャリア供給層上に形成されるゲート電極と、
を備えることを特徴とする請求項１４乃至１８のいずれか一に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【課題を解決するための手段】
本発明の第１の視点においては、基板上に、バッファ層と、ピエゾ効果が発生する面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、キャリアを前記動作層側に供給し、かつ、前記動作層中の前記ピエゾ効果が発生する面側にキャリア濃度を増加させるように作用するキャリア供給層を備えることを特徴とする。
本発明の第２の視点においては、基板上に、バッファ層と、ピエゾ効果が発生する面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、キャリアを前記動作層側に供給し、かつ、正に帯電するキャリア供給層を備えることを特徴とする。
本発明の第３の視点においては、基板上に、バッファ層と、ピエゾ効果が発生する面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族窒化物半導体を主成分とするキャリア供給層を備え、前記キャリア供給層の一部又は全部にｎ型となる不純物が添加されていることを特徴とする。
本発明の第４の視点においては、基板上に、バッファ層と、ピエゾ効果が発生する面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とし、ｎ型であるキャリア供給層を備えることを特徴とする。
また、本発明の前記半導体装置において、前記ピエゾ効果が発生する面は、（０００１）面に対し任意の方向に０°以上５５°以下傾斜していればよく、（０００１）面に対し任意の方向に０°以上１１°以下傾斜していることが好ましい。
本発明の第５の視点においては、基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、キャリアを前記動作層側に供給し、かつ、前記動作層中の（０００１）面側にキャリア濃度を増加させるように作用するキャリア供給層を備えることを特徴とする。
本発明の第６の視点においては、基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、キャリアを前記動作層側に供給し、かつ、正に帯電するキャリア供給層を備えることを特徴とする。
本発明の第７の視点においては、基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族窒化物半導体を主成分とするキャリア供給層を備え、前記キャリア供給層の一部又は全部にｎ型となる不純物が添加されていることを特徴とする。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の第８の視点においては、基板上に、バッファ層と、（０００１）面を主面とするウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とするとともに圧縮歪を受ける動作層と、を備える半導体装置において、前記動作層と前記バッファ層の間に介在するとともに、ウルツ鉱型ＩＩＩ−Ｖ族化合物半導体を主成分とし、ｎ型であるキャリア供給層を備えることを特徴とする。


【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2004006461.tif 000010