(57)【要約】【課題】ＣＰＵがシステムバスを占有している場合においても、通信手段とストレージ手段の間のデータ転送を効率よく行う。【解決手段】通信手段とＤＭＡ手段の接続部にマルチプレクサを設け、通信手段がストレージ手段との間で直接データ転送を行う。【選択図】        図１
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【特許請求の範囲】
【請求項１】
情報を処理するためのＣＰＵと、前記ＣＰＵが実行する命令または演算するデータを一時的に格納するための主記憶手段と、処理される情報を格納する大容量かつ不揮発性のストレージ手段と、外部装置との間でデータを送受信するための通信手段と、
前記通信手段により外部装置との間で送受信されたデータを前記主記憶手段との間で転送受するために前記通信手段と接続されたＤＭＡ手段と、を備える情報処理装置であって、
前記ＣＰＵ、主記憶手段およびＤＭＡ手段は、共通のシステムバスにより接続され、前記ストレージ手段は前記システムバスに接続されるとともに、前記通信手段と前記ＤＭＡ手段との接続部にも接続され、前記通信手段と前記ストレージ手段との間のデータ転送を、システムバスを使用することなく実行することができるように構成されていることを特徴とする情報処理装置。
【請求項２】
前記ＤＭＡ手段は、ＤＭＡ転送開始を指示するための転送開始設定手段と、前記主記憶手段上のデータを転送受すべきアドレスを指示するための転送アドレス設定手段と、前記主記憶手段から前記通信手段へのデータ転送か前記通信手段から前記主記憶手段へのデータ転送かを指示するための転送方向設定手段と、転送すべきデータ量を指示するための転送長設定手段と、前記転送長設定手段によって指示されたデータを転送し終わったことを前記ＣＰＵに通知するための転送終了通知手段を備え、
前記通信手段と前記ストレージ手段との間のデータ転送をシステムバスを使用することなく実行する場合、すなわちＤＭＡ転送によって行わない場合においても、前記転送方向設定手段、前記転送長設定手段、前記転送終了通知手段を使用するように構成されていることを特徴とする請求項１に記載の情報処理装置。
【請求項３】
情報を処理するためのＣＰＵと、前記ＣＰＵが実行する命令または演算するデータを一時的に格納するための主記憶手段と、外部装置との間でデータを送受信するための通信手段と、処理される情報を格納する大容量かつ不揮発性のストレージ手段と、
前記ストレージ手段に格納されたデータを前記主記憶手段との間で転送受するために前記ストレージ手段と接続されたＤＭＡ手段と、を備える情報処理装置であって、
前記ＣＰＵ、主記憶手段およびＤＭＡ手段は、共通のシステムバスにより接続され、前記通信手段は前記システムバスに接続されるとともに、前記ストレージ手段と前記ＤＭＡ手段との接続部にも接続され、前記通信手段と前記ストレージ手段との間のデータ転送を、システムバスを使用することなく実行することができるように構成されていることを特徴とする情報処理装置。
【請求項４】
前記ＤＭＡ手段は、ＤＭＡ転送開始を指示するための転送開始設定手段と、前記主記憶手段上のデータを転送受すべきアドレスを指示するための転送アドレス設定手段と、前記主記憶手段から前記通信手段へのデータ転送か前記通信手段から前記主記憶手段へのデータ転送かを指示するための転送方向設定手段と、転送すべきデータ量を指示するための転送長設定手段と、前記転送長設定手段によって指示されたデータを転送し終わったことを前記ＣＰＵに通知するための転送終了通知手段を備え、
前記通信手段と前記ストレージ手段との間のデータ転送をシステムバスを使用することなく実行する場合、すなわちＤＭＡ転送によって行わない場合においても、前記転送方向設定手段、前記転送長設定手段、前記転送終了通知手段を使用するように構成されていることを特徴とする請求項３に記載の情報処理装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は情報処理装置に関し、特にデジタルカメラや携帯型音楽再生機または携帯型音声録音機あるいは携帯電話機のように、通常は単独で使用するが、場合によってパーソナルコンピュータなどと接続してデータ転送を行うこともあるような情報処理装置に適用できるものである。
【０００２】
【従来の技術】
近年、半導体技術や磁気記録技術の発展にともなって、非常に小型でありながら大容量のデータを不揮発的に格納することが可能なさまざまなストレージデバイスが開発されている。このようなストレージデバイスを使用して画像データや音声データを格納し、携帯して利用できるような情報処理機器の開発が可能になっている。例えばデジタルカメラでは、撮影した画像を圧縮して、ＣＦカードやＳＤカードのようなストレージデバイスに格納しておき、ＲＳ−２３２ＣやＵＳＢのような通信手段を用いてパーソナルコンピュータにアップロードして電子アルバムを作成するような利用法がある（例えば、特許文献１を参照）。あるいは、携帯型音楽再生機では、パーソナルコンピュータから圧縮された音楽データをダウンロードしておいて、パーソナルコンピュータのない場所においても音楽再生を楽しむことが可能である。
【０００３】
このような情報処理装置では、利用者がスイッチなどを操作して入力するコマンドの解釈や、データの圧縮，伸張、あるいは可動機材の制御やステータスの表示などの処理を、内蔵ＣＰＵによるプログラム実行によって実現することが多い。システム構成としては、主にＤＲＡＭで構成される主記憶とＣＰＵをシステムバスで接続する構成が一般的である。このような構成においては、前述したストレージデバイスの制御回路やＵＳＢなどのパーソナルコンピュータとの通信回路もシステムバスに接続される場合がある。このような構成においては、ストレージデバイスへのデータの蓄積やＵＳＢによるデータの送受信の制御を逐一のデータに対して行う（ＰＩＯ転送）必要があるため、処理性能の低いＣＰＵのデータ処理能力の大半を消費してしまい、前述のコマンド解釈やデータの圧縮伸張処理などを円滑に行うことができない可能性がある。処理性能の高いＣＰＵを使用する場合は部品コストが上昇する上、消費電力が増大するという問題点がある。
【０００４】
このような問題を解決するため、従来、少なくともストレージデバイスの制御回路か通信回路の一方または両方にＤＭＡ装置を接続することにより、データを主記憶との間で転送している間（ＤＭＡ転送中）はＣＰＵはデータ転送以外のデータ処理を行うことができるようにシステムを構成する場合があった。
【０００５】
図２は従来技術のＤＭＡ装置を用いたデジタルカメラの電気的な構成を示すブロック図である。
【０００６】
ブロック間を結合する線の表記は、データ系の接続を太い実線で図示し、制御系の接続を細い実線で図示した。ただし、すべての接続が図示されているわけではなく、説明に必要な代表的な接続のみを図示した。
【０００７】
１はシステム全体の制御を統括するＣＰＵである。ＣＰＵ１は主記憶制御装置２にアクセスすることにより主記憶制御装置２に接続されたＲＯＭ３に格納された命令コードを実行する。またＤＲＡＭ４にはシステムで処理されるデータが一時的に格納される。信号処理回路５はデジタルカメラにおける撮影・表示などの主要な信号処理を行う。すなわちＣＣＤ６から取り込まれた画像データをＬＣＤ（液晶ディスプレイ）７に表示可能なデータ形式に変換し表示すると同時に、システムバスを使用して主記憶であるＤＲＡＭ４に信号処理されたデータを転送する。
【０００８】
撮影モードにおいては、ＣＰＵ１はＤＲＡＭ４上に展開された画像データを読み出し、データ圧縮演算を行った後、ＤＲＡＭ４に圧縮されたデータを書き込む。
【０００９】
また、プレイバックモードにおいては、ＣＰＵ１はＤＲＡＭ４上の圧縮された画像データを読み出し、データ伸張演算を行った後、ＤＲＡＭ４に伸張されたデータを書き込む。信号処理回路５は伸張データをＤＲＡＭ４から連続的に読み出してＬＣＤ７に表示する。
【００１０】
また、ＤＲＡＭ４上の圧縮された画像データは、直ちにＤＭＡ制御回路８によってシステムバスを経由して読み出され、ＣＦカード制御回路９によりＣＦカード１０に記録される。理由は、ＤＲＡＭ４は通常画像データ容量に対して非常に限られた容量しか内蔵されないため、多くの画像データを記録することができない上、電源をオフしたときに記憶していたデータが失われるためである。そのためＤＲＡＭ４は一時的なデータバッファとして使用される。
【００１１】
ＣＦカード１０に記録された画像データは印刷、あるいはより大容量の蓄積メディアへの記録のためにパーソナルコンピュータなどに転送する必要がある。本従来例ではデータ転送にＵＳＢを使用する。前記ＤＭＡ制御回路８によりＣＦカード１０からＤＲＡＭ４に転送されたデータは、システムバスに接続されたＤＭＡ制御回路１１によりＤＲＡＭ４から読み出され、さらにＵＳＢ制御回路１２によりパーソナルコンピュータ１３に転送される。
【００１２】
ＤＭＡ制御回路８および１１の転送終了ステータスは割り込み制御回路１４に接続されており、所定のプライオリティ付け、マスクなどのフィルター処理を経て割り込みとしてＣＰＵ１に通知される。したがって、ＣＰＵ１はひとたびＤＭＡ転送に必要な設定をＤＭＡ制御回路８および１１に行ってＤＭＡ転送を起動した後は、ＤＭＡ終了の割り込みが通知されるまでの間、データ転送以外の処理を行うことが可能になる。
【００１３】
なお、割り込み制御回路１４にはスイッチ１５が接続されており、ユーザが行うモード切替などのイベントを割り込みとしてＣＰＵ１に通知することが可能になっている。また、信号処理回路５のステータスも割り込み制御回路１４に接続され、撮影完了等のイベントもＣＰＵ１に通知可能である。
【００１４】
システムバスに接続されたバス調停回路１６は、システムバス上の複数のリソース、すなわちＣＰＵ１、信号処理回路５、ＤＭＡ制御回路８および１１のバストランザクションが排他的に行われるようにバスを調停する。
【００１５】
【特許文献１】
特開２０００−２７６４８４号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、従来技術によりＤＭＡ転送を用いた場合においても、ＤＭＡ転送がシステムバスを使用するため、ＣＰＵが非常に頻繁に主記憶上のデータにアクセスする必要があるような処理に関しては、円滑に実行することができない場合があった。すなわち、ＤＭＡ転送によりシステムバスが占有されるため、ＣＰＵのメモリアクセスに必要なデータ転送レートが不十分になる場合があった。例えば、デジタルカメラにおいては、データのアップロード中は撮影（データ圧縮）ができないなどの問題点があった。あるいは、携帯型音楽再生機においては、データのダウンロード中は音楽の再生ができないなどの問題点があった。
【００１７】
本発明は上記従来例に鑑みてなされたもので、ＣＰＵが非常に頻繁に主記憶上のデータにアクセスする必要があるような処理を実行している最中にも通信手段とストレージデバイス間の円滑なデータ転送を行うことのできる情報処理装置を、非常に簡易な回路構成を用いて提供することを目的とする。
【００１８】
【課題を解決するための手段】
以上の目的を達成するために、本発明による情報処理装置においては、情報を処理するためのＣＰＵと、前記ＣＰＵが実行する命令または演算するデータを一時的に格納するための主記憶手段と、処理される情報を格納する大容量かつ不揮発性のストレージ手段と、外部装置との間でデータを送受信するための通信手段と、前記通信手段により外部装置との間で送受信されたデータを前記主記憶手段との間で転送受するために前記通信手段と接続されたＤＭＡ手段と、を備え、前記ＣＰＵ、主記憶手段およびＤＭＡ手段は、共通のシステムバスにより接続され、前記ストレージ手段は前記システムバスに接続されるとともに、前記通信手段と前記ＤＭＡ手段との接続部にも接続され、前記通信手段と前記ストレージ手段との間のデータ転送を、システムバスを使用することなく実行することができるように構成する。
【００１９】
また、ＤＭＡ手段を通信手段ではなくストレージ手段に接続し、ＤＭＡ手段とストレージ手段との接続部に通信手段を接続する構成も可能である。
【００２０】
前記ＤＭＡ手段は、ＤＭＡ転送開始を指示するための転送開始設定手段と、前記主記憶手段上のデータを転送受すべきアドレスを指示するための転送アドレス設定手段と、前記主記憶手段から前記通信手段へのデータ転送か前記通信手段から前記主記憶手段へのデータ転送かを指示するための転送方向設定手段と、転送すべきデータ量を指示するための転送長設定手段と、前記転送長設定手段によって指示されたデータを転送し終わったことを前記ＣＰＵに通知するための転送終了通知手段を備え、前記通信手段と前記ストレージ手段との間のデータ転送をシステムバスを使用することなく実行する場合、すなわちＤＭＡ転送によって行わない場合においても、前記転送方向設定手段、前記転送長設定手段、前記転送終了通知手段を使用するように構成することも好ましい。
【００２１】
【発明の実施の形態】
次に、本発明に係る一実施例を図面を用いて詳細に説明する。図１は本発明の一例であるデジタルカメラの電気的な構成を示すブロック図である。図２に示した従来技術のＤＭＡ装置を用いた構成に加えて、ＤＭＡ制御回路１１とＵＳＢ制御回路１２の間の接続部にマルチプレクサ１７を設け、さらにマルチプレクサ１７とＣＦカード制御回路９を接続する。マルチプレクサ１７の詳細な接続と動作を説明するために、まず、図２の従来技術によるＤＭＡ手段と通信手段またはストレージ手段の間のデータ転送動作を説明する。
【００２２】
図３は図２のＤＭＡ制御回路１１とＵＳＢ制御回路１２の間の接続を詳細に示した図である。ＤＭＡ制御回路１１から出力されＵＳＢ制御回路１２に入力されるＤＭＡ転送イネーブル信号（ｅｎ）は一連のＤＭＡ転送動作が行われるべきであることを示す。ＤＭＡ制御回路１１から出力されＵＳＢ制御回路１２に入力されるＤＭＡ転送方向信号（ｒ／ｗ＊）はＤＭＡ転送によるデータ転送の方向を示す。ｒ／ｗ＊が“１”のときＤＭＡ制御回路１１がＵＳＢ制御回路１２よりデータを受け取ってシステムバス上に転送することを示し、ｒ／ｗ＊が“０”のときＤＭＡ制御回路１１がシステムバスよりデータを受け取りＵＳＢ制御回路１２に転送することを示す。ＵＳＢ制御回路１２から出力されＤＭＡ制御回路１１に入力されるＤＭＡ転送リクエスト信号（ｒｅｑ）は、ＵＳＢ制御回路１２が転送すべきデータをＤＭＡ制御回路１１との間において授受可能であることを示す。ＤＭＡ制御回路１１から出力されＵＳＢ制御回路１２に入力されるＤＭＡ転送アクノレッジ信号（ａｃｋ）はＤＭＡ制御回路１１がＵＳＢ制御回路１２との間の１回のデータ転送を完了したことを示す。ＤＭＡ制御回路１１から出力されＵＳＢ制御回路１２に入力されるＤＭＡ  ｔｏ  ＵＳＢデータ信号（ｄｄ２ｕ）はＤＭＡ制御回路１１からＵＳＢ制御回路１２に転送される３２ビットデータバスであり、ＵＳＢ制御回路１２から出力されＤＭＡ制御回路１１に入力されるＵＳＢ  ｔｏ  ＤＭＡデータ信号（ｄｕ２ｄ）はＵＳＢ制御回路１２からＤＭＡ制御回路１１に転送される３２ビットデータバスである。これらの信号は同一のクロック信号（ｃｌｋ）に同期して動作する。
【００２３】
次にＤＭＡ制御回路１１とＵＳＢ制御回路１２の間のＤＭＡ転送の動作を図４のタイミング図を用いて説明する。サイクル２においてＤＭＡ制御回路１１によりｅｎ信号がアサートされると同時にｒ／ｗ＊信号が“１”にドライブされる。これによりＵＳＢ制御回路１２はＤＭＡ転送が開始され、転送方向がＵＳＢ制御回路１２からＤＭＡ制御回路１１の方向であることを認識する。サイクル３においてＵＳＢ制御回路１２はＤＭＡ制御回路１１に転送するデータの準備が整ったので、ｒｅｑ信号をアサートするとともにｄｕ２ｄバスに転送すべきデータをドライブする。サイクル５において、ＤＭＡ制御回路１１はＵＳＢ制御回路１２から転送されるデータを受信完了し、ａｃｋ信号をアサートする。サイクル６においてａｃｋ信号のアサートを認識したＵＳＢ制御回路は一度ｒｅｑ信号をデアサートする。サイクル７において引き続きｅｎ信号がアサートされ続けているので、ＵＳＢ制御回路１２はＤＭＡ転送は継続していることを認識し、次のデータ転送の準備ができている事を示すために再びｒｅｑ信号をアサートするとともにｄｕ２ｄバスに転送すべきデータをドライブする。サイクル９において、ＤＭＡ制御回路１１はＵＳＢ制御回路１２から転送されるデータを受信完了し、ａｃｋ信号をアサートする。サイクル１０においてａｃｋ信号のアサートを認識したＵＳＢ制御回路は一度ｒｅｑ信号をデアサートする。サイクル１１においてｅｎ信号がデアサートされているのでＵＳＢ制御回路１２はＤＭＡ転送の終了を認識する。サイクル１３において再びＤＭＡ制御回路１１によりｅｎ信号がアサートされると同時に今度はｒ／ｗ＊信号が“０”にドライブされる。これによりＵＳＢ制御回路１２はＤＭＡ転送が開始され、転送方向がＤＭＡ制御回路１１からＵＳＢ制御回路１２の方向であることを認識する。サイクル１５においてＵＳＢ制御回路１２はＤＭＡ制御回路１１から転送されるデータの受信準備が完了したのでｒｅｑ信号をアサートする。サイクル１７においてＤＭＡ制御回路１１は転送データの送信準備が整ったのでａｃｋ信号をアサートすると同時にｄｄ２ｕバスに転送データをドライブする。サイクル１８においてＵＳＢ制御回路１２は転送データをラッチすると同時に一旦ｒｅｑ信号をデアサートする。サイクル１９において引き続きｅｎ信号がアサートされ続けているので、ＵＳＢ制御回路１２はＤＭＡ転送は継続していることを認識し、次のデータ受信の準備ができている事を示すために再びｒｅｑ信号をアサートする。サイクル２１においてＤＭＡ制御回路１１は転送データの送信準備が整ったのでａｃｋ信号をアサートすると同時にｄｄ２ｕバスに転送データをドライブする。サイクル２２においてＵＳＢ制御回路１２は転送データをラッチすると同時に一旦ｒｅｑ信号をデアサートする。サイクル２３においてｅｎ信号がデアサートされているのでＵＳＢ制御回路１２はＤＭＡ転送の終了を認識する。
【００２４】
上記のようなプロトコルを用いて、ＤＭＡ制御回路１１とＵＳＢ制御回路１２はデータ転送を行う。
【００２５】
次にＤＭＡ動作の詳細を図５に示すＤＭＡ制御回路１１の内部構成図を用いて説明する。ＣＰＵ１による設定動作はシステムバス経由により図示しない制御回路により行われる。転送先あるいは転送元の先頭メモリ（システム）アドレスがＣＰＵ１によりＤＭＡアドレスレジスタ１１−１に設定される。ここでアドレスはバイトアドレスである。また転送ワード数がＣＰＵ１によりＤＭＡ転送数レジスタ１１−２に設定される。ここで、ワードとは３２ビットデータを表す。以上の設定が終了した後にＣＰＵ１はＤＭＡ制御レジスタ１１−３にｒ／ｗ＊ビット（転送方向に応じて０または１）とｅｎビット（１）を設定する。ｒ／ｗ＊ビットおよびｅｎビットはそれぞれｒ／ｗ＊信号およびｅｎ信号に直結しておりＤＭＡ動作の起動および転送方向をＵＳＢ制御回路１２に通知する。
【００２６】
この先の動作は転送方向別にそれぞれ説明する。ｒ／ｗ＊ビットが０に設定された場合、ＵＳＢ制御回路１２に対してデータ書き込みを行うので、まずシステムバス上にＤＭＡアドレスレジスタ１１−１に設定されたアドレスを送出しつつリードトランザクションを発生しメモリからデータを読み出しデータバッファ１１−４に格納する。ＵＳＢ制御回路１２がｒｅｑ信号をアサートしていたならば、データバッファ１１−４に格納されたデータをデータバッファ１１−５にシフトすると同時にａｃｋ生成回路１１−６によりａｃｋ信号をアサートする。このときデータバッファ１１−５に格納されたデータがｄｄ２ｕバスにドライブされる。またａｃｋ生成回路１１−６がａｃｋをアサートするタイミングでＤＭＡアドレスレジスタ１１−１のアドレスは４増加され、ＤＭＡ転送数レジスタ１１−２の値は１減じられる。比較器１１−７はＤＭＡ転送数レジスタ１１−２の値と０を比較しており値が０になると転送終了ステータス信号をアサートするとともに、ＤＭＡ制御レジスタ１１−３のｅｎビットをクリアする。
【００２７】
ｒ／ｗ＊ビットが１に設定された場合、ＵＳＢ制御回路１２からデータ読み出しを行うので、まずｒｅｑ信号がアサートされるのを待つ。ｒｅｑ信号のアサートを検知したならば、ｄｕ２ｄバス上にドライブされているデータをデータバッファ１１−５に格納する。次にデータバッファ１１−５に格納されたデータをデータバッファ１１−４にシフトすると同時に、システムバス上にＤＭＡアドレスレジスタ１１−１に設定されたアドレスを送出しつつライトトランザクションを発生しデータバッファ１１−４に格納されたデータをメモリへ書き込む。メモリへのデータ書き込みが終了するとａｃｋ生成回路１１−６によりａｃｋ信号をアサートする。またａｃｋ生成回路１１−６がａｃｋをアサートするタイミングでＤＭＡアドレスレジスタ１１−１のアドレスは４増加され、ＤＭＡ転送数レジスタ１１−２の値は１減じられる。比較器１１−７はＤＭＡ転送数レジスタ１１−２の値と０を比較しており値が０になると転送終了ステータス信号をアサートするとともに、ＤＭＡ制御レジスタ１１−３のｅｎビットをクリアする。
【００２８】
図６は本発明によるＤＭＡ制御回路１１とＵＳＢ制御回路１２の間の接続部に設けたマルチプレクサ１７とＣＦカード制御回路９の接続を詳細に示した構成図である。マルチプレクサ１７はＵＳＢ制御回路１２のａｃｋ信号に接続された１ビットマルチプレクサ１７−１とＵＳＢ制御回路１２のｄｄ２ｕ信号に接続された３２ビットマルチプレクサ１７−２からなり、ともに共通の選択信号によりＤＭＡ制御回路１１からの信号とＣＦカード制御回路９からの信号を選択する。選択信号はＤＭＡ制御回路１１のｅｘ信号に接続されており、ＣＰＵ１のＤＭＡ制御回路１１に対する設定により０または１にドライブされる。
【００２９】
図７は図６のＤＭＡ制御回路１１の内部構成を示す構成図である。図５のＤＭＡ制御回路との違いはＤＭＡ制御レジスタ１１−３のビット構成であり、ｅｘビットが付加されている。ｅｘビットが０に設定されているときは、図５のＤＭＡ制御回路と全く同じ動作を行い、マルチプレクサ１７はＤＭＡ制御回路１１の出力をＵＳＢ制御回路１２に接続する。ｅｘビットが１に設定されているときは、図５のＤＭＡ制御回路とやや異なる動作を行い、マルチプレクサ１７はＣＦカード制御回路９の出力をＵＳＢ制御回路１２に接続する。
【００３０】
次にｅｘビットが１に設定されているときの図７のＤＭＡ制御回路の動作を図６も用いて説明する。
【００３１】
まず、通常のＤＭＡ設定とは異なり、転送アドレスレジスタ１１−１は設定されず、転送ワード数がＣＰＵ１によりＤＭＡ転送数レジスタ１１−２に設定される。次にＣＰＵ１はＤＭＡ制御レジスタ１１−３にｒ／ｗ＊ビット（転送方向に応じて０または１）とｅｎビット（１）およびｅｘビット（１）を設定する。ＵＳＢ制御回路１２にとっては通常のＤＭＡ動作との違いはなく、ただｅｎ信号がアサートされたことを検出する。一方、ｒ／ｗ＊信号はＵＳＢ制御回路１２およびＣＦカード制御回路９の両方に接続され、ｅｘ信号はマルチプレクサ１７のほかにＣＦカード制御回路９にも接続されている。ＣＦカード制御回路９はｅｘ信号のアサートとｒ／ｗ＊信号の極性によりＵＳＢ制御回路１２がデータ送信を要求しているかデータ受信を要求しているかを知ることができる。
【００３２】
次にｒ／ｗ＊信号が０にドライブされている場合、ＵＳＢ制御回路１２はｒｅｑ信号をアサートする。これはＣＦカード制御回路９のｅｒｅｑ信号に入力されている。ＣＦカード制御回路９はＣＦカードから読み出したデータの準備が整い次第ｅａｃｋ信号をアサートするとともにｄｃ２ｕバスにデータをドライブする。ｅａｃｋ信号およびｄｃ２ｕバスはマルチプレクサ１７によりＵＳＢ制御回路１２のａｃｋ信号およびｄｄ２ｕ信号に入力される。ＵＳＢ制御回路１２にとっては通常のＤＭＡ動作との区別はないので、ａｃｋ信号のアサートを検知するとｄｄ２ｕ信号上のデータをラッチするとともにｒｅｑ信号をデアサートする。ＤＭＡ制御回路１１は、ｅｘビットが１に設定されている場合は、ｒｅｑ信号のデアサートを検出するたびにＤＭＡ転送数レジスタ１１−２の値を１減じる。比較器１１−８はＤＭＡ転送数レジスタ１１−２の値と０を比較しており値が０になると転送終了ステータス信号をアサートするとともに、ＤＭＡ制御レジスタ１１−３のｅｎビットおよびｅｘビットをクリアする。
【００３３】
ｒ／ｗ＊信号が１にドライブされている場合も、まず、ＵＳＢ制御回路１２はｒｅｑ信号をアサートするとともにｄｕ２ｂバスにデータをドライブする。ＣＦカード制御回路９はデータの取り込み準備が完了次第ｅａｃｋ信号をアサートするとともにｄｕ２ｃ信号上のデータ、すなわちＵＳＢ制御回路１２によりｄｕ２ｂバス上にドライブされているデータをラッチする。ｅａｃｋ信号はマルチプレクサ１７によりＵＳＢ制御回路１２のａｃｋ信号に入力される。ＵＳＢ制御回路１２は、ａｃｋ信号のアサートを検知するとｒｅｑ信号をデアサートする。ＤＭＡ制御回路１１はｒｅｑ信号のデアサートを検出するたびにＤＭＡ転送数レジスタ１１−２の値を１減じる。比較器１１−８はＤＭＡ転送数レジスタ１１−２の値と０を比較しており値が０になると転送終了ステータス信号をアサートするとともに、ＤＭＡ制御レジスタ１１−３のｅｎビットおよびｅｘビットをクリアする。
【００３４】
なお、ｅｘビットが１にセットされていない場合、ＣＦカード制御回路９はＤＭＡ制御回路８との間において、ＵＳＢ制御回路１２とＤＭＡ制御回路１１の間で行われるのと全く同様のプロトコルを用いてＤＭＡ転送を行うことも可能である。
【００３５】
以上に述べたような構成によりＵＳＢ制御回路１２とＣＦカード制御回路９の間で直接データを転送すれば、システムバスを使用することがないため、ＣＰＵがシステムバスを使用して非常に頻繁に主記憶上のデータにアクセスする必要があるような処理を実行している最中においても、ＣＦカードとＵＳＢ間において円滑なデータ転送を行うことができる。また、ＵＳＢ制御回路の構成は従来の技術において使用していたものと全く同じものが使用可能であり、ＣＦカード制御回路およびＤＭＡ制御回路に関しても非常に簡易な回路の追加によって実現可能であるため、従来技術に対する回路規模の増加はきわめて少ない。
【００３６】
前記実施例では、ＵＳＢ制御回路１２とＤＭＡ制御回路１１の間にマルチプレクサ１７を設け、ＵＳＢ制御回路１２とＣＦカード制御回路９との間において直接データ転送を行う構成を説明したが、ＣＦカード制御回路９はＤＭＡ制御回路８との間にマルチプレクサを設け、ＤＭＡ制御回路８をＤＭＡ制御回路１１と同様の構成にし、ＵＳＢ制御回路１２にｅｘ，ｅａｃｋなどの信号を設ける構成を用いても、全く同等の効果が得られる。
【００３７】
また、前記実施例では、通信手段としてＵＳＢ、ストレージ手段としてＣＦカードを例にあげたが、他の通信手段としてＲＳ−２３２Ｃ，ＩＥＥＥ１２８４、ＩＥＥＥ１３９４、イーサネット（登録商標）等を用い、ストレージ手段としてＰＣＭＣＩＡカード、ＳＤカード等を用いた場合にも同様の効果が得られる。
【００３８】
さらに、前記実施例ではシステムとしてデジタルカメラを例にあげたが、携帯型音楽再生機、携帯型音声録音機あるいは携帯電話機などのシステムにおいても全く同様の構成を適用することが可能である。
【００３９】
【発明の効果】
以上に述べたように本発明の情報処理装置によれば、ＣＰＵが非常に頻繁に主記憶上のデータにアクセスする必要があるような処理を行っている最中においても、通信手段とストレージデバイス間の円滑なデータ転送を行うことができるため、非常に簡易な回路構成を用いながら、データのダウンロードまたはアップロード中においても情報処理装置の本来の機能を全く損なうことなく利用できるという効果がある。
【図面の簡単な説明】
【図１】本発明の一例であるデジタルカメラの電気的な構成を示すブロック図。
【図２】従来技術によるデジタルカメラの電気的な構成を示すブロック図。
【図３】ＤＭＡ制御回路１１とＵＳＢ制御回路１２の間の接続図。
【図４】ＤＭＡ制御回路１１とＵＳＢ制御回路１２の間のＤＭＡ転送の動作を示すタイミング図。
【図５】ＤＭＡ制御回路１１の内部構成図。
【図６】マルチプレクサ１７とＣＦカード制御回路９の接続を示した構成図。
【図７】アドレス情報キュー４ｂの内部構成図。
【符号の説明】
１  ＣＰＵ
２  主記憶制御回路
３  ＲＯＭ
４  ＤＲＡＭ
５  信号処理回路
６  ＣＣＤ
７  ＬＣＤ
８  ＤＭＡ制御回路
９  ＣＦカード制御回路
１０  ＣＦカード
１１  ＤＭＡ制御回路
１１−１  ＤＭＡアドレスレジスタ
１１−２  ＤＭＡ転送数レジスタ
１１−３  ＤＭＡ制御レジスタ
１１−４，１１−５  データバッファ
１１−６  ａｃｋ生成回路
１１−７  比較器
１２  ＵＳＢ制御回路
１３  パーソナルコンピュータ
１４  割り込み制御回路
１５  スイッチ
１６  バス調停回路
１７，１７−１，１７−２  マルチプレクサ
【図１】
2004362095.tif 000003
【図２】
2004362095.tif 000004
【図３】
2004362095.tif 000005
【図４】
2004362095.tif 000006
【図５】
2004362095.tif 000007
【図６】
2004362095.tif 000008
【図７】
2004362095.tif 000009