(57)【要約】【課題】優れたスイッチオフ特性を得ることができ、製造が容易な高耐圧半導体装置を提供する。【解決手段】高耐圧半導体装置は、ｎ型の高抵抗半導体層２と、高抵抗半導体層２の一方の面に設けられた低抵抗のｎ型のソース層３ａと、ソース層３ａの周囲に設けられたトレンチ５、５´と、トレンチ５，５´の側面及び底面に設けられたｐ型のゲート層９と、トレンチ５，５´の側面に設けられた側壁絶縁膜１０ａ、１０ｂと、トレンチ５，５´の底面のゲート層９に設けられたｐ型のゲートコンタクト層１２と、高抵抗半導体層２の他方の面に設けられた低抵抗のｎ型のドレイン層１とを具備する。【選択図】　　図１
2004006723.tif 000002
【特許請求の範囲】
【請求項１】
第１と第２の主面を有し、前記第１の主面に互いに並列に設けられた細長平面形状の複数の第１のトレンチを有する第１導電型の高抵抗半導体層と、
前記高抵抗半導体層の不純物濃度よりも高い濃度で前記第１の主面に設けられ、前記複数の第１のトレンチの内の隣接するトレンチに各々が挟まれた第１導電型の複数の第１の半導体領域と、
前記複数の第１のトレンチの各々の側壁及び底部に連続的に設けられた第２導電型の第２の半導体領域と、
前記複数の第１のトレンチの各々の前記側壁の前記第２の半導体領域上に設けられた側壁絶縁膜と、
前記複数の第１のトレンチの各々の前記底部の前記第２の半導体領域の表面領域に設けられ、前記第２の半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第３の半導体領域と、
前記高抵抗半導体層の前記第２の主面に設けられ、前記高抵抗半導体層の不純物濃度よりも高い不純物濃度を有する第４の半導体領域と、
前記複数の第１の半導体領域の各々の上に形成された第１の電極と、
前記複数の第１のトレンチの各々を埋め込み前記第３の半導体領域に接触する第２の電極と、
前記第４の半導体領域に対して形成された第３の電極と、
を具備することを特徴とする高耐圧半導体装置。
【請求項２】
前記複数の第１のトレンチをその長手方向の両端部において連通する第２のトレンチが、さらに前記高抵抗半導体層の前記第１の主面に設けられており、前記複数の第１の半導体領域は前記複数の第１のトレンチ及び前記第２のトレンチの一部により囲まれていることを特徴とする請求項１に記載の高耐圧半導体装置。
【請求項３】
前記第３の半導体領域は、前記複数の第１のトレンチの各々の前記側壁に形成された前記側壁絶縁膜から露呈するように、前記複数の第１のトレンチの各々の前記底部に形成されていることを特徴とする請求項１または２に記載の高耐圧半導体装置。
【請求項４】
前記高抵抗半導体層、並びに前記第１乃至第４の半導体領域はそれぞれ炭化珪素からなることを特徴とする請求項１乃至３のいずれかに記載の高耐圧半導体装置。
【請求項５】
第１と第２の主面を有し、前記第１の主面に互いに並列に設けられた細長平面形状の複数の第１のトレンチを有する第１導電型の高抵抗半導体層と、
前記複数の第１のトレンチの内の隣接するトレンチに挟まれた前記高抵抗半導体層の表面領域上に形成され、前記高抵抗半導体層の前記表面領域とショットキー接合をなす第１の電極と、
前記複数の第１のトレンチの各々の側壁及び底部に連続的に設けられた第２導電型の第１の半導体領域と、
前記複数の第１のトレンチの各々の前記側壁の前記第１の半導体領域上に設けられた側壁絶縁膜と、
前記複数の第１のトレンチの各々の前記底部の前記第１の半導体領域の表面領域に設けられ、前記第１の半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第２の半導体領域と、
前記高抵抗半導体層の前記第２の主面に設けられ、前記高抵抗半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第３の半導体領域と、
前記複数の第１のトレンチの各々を埋め込んで前記第２の半導体領域に接触し、かつ前記第１の電極に接続された制御電極と、
前記第３の半導体領域上に対して形成された第２の電極と、
を具備することを特徴とする高耐圧半導体装置。
【請求項６】
前記複数の第１のトレンチをその長手方向の両端部において連通する第２のトレンチがさらに前記高抵抗半導体層の前記第１の主面設けられており、前記第１の電極のショットキー接合の部分は前記複数の第１のトレンチ及び前記第２のトレンチの一部により囲まれていることを特徴とする請求項５に記載の高耐圧半導体装置。
【請求項７】
前記第２の半導体領域は、前記複数の第１のトレンチの各々の前記側壁に形成された前記側壁絶縁膜から露呈するように、前記複数の第１のトレンチの各々の前記底部に形成されていることを特徴とする請求項５に記載の高耐圧半導体装置。
【請求項８】
前記高抵抗半導体層、並びに前記第１乃至第３の半導体領域はそれぞれ炭化珪素からなることを特徴とする請求項５乃至７のいずれかに記載の高耐圧半導体装置。
【請求項９】
第１と第２の主面を有し、第１の主面に互いに並列に設けられた細長平面形状の複数の第１のトレンチを有する第１導電型の高抵抗半導体層と、
前記高抵抗半導体層の不純物濃度より大なる不純物濃度を有し、前記複数の第１のトレンチの内の隣接するトレンチに各々が挟まれた第２導電型の複数の第１の半導体領域と、
前記高抵抗半導体層の不純物濃度より大なる不純物濃度を有し、前記複数の第１のトレンチの各々の少なくとも底部に設けられた第１導電型の第２の半導体領域と、
前記複数の第１のトレンチの各々の前記側壁上に設けられた側壁絶縁膜と、
前記高抵抗半導体層内に埋め込まれ、その上面の一部が前記第２の半導体領域の下面に接し、前記第２の半導体領域の下に水平に延在し、前記第１の半導体領域の下方部で終端する第２導電型の第３の半導体領域と、
前記高抵抗半導体層の前記第２の主面に設けられ、前記高抵抗半導体層の不純物濃度よりも高い不純物濃度を有する第４の半導体領域と、
前記複数の第１の半導体領域の各々の上に形成された第１の電極と、
前記第２の半導体領域上に形成された第２の電極と、
前記第３の半導体領域上に形成され、その表面に接触する第３の電極と、
前記第４の半導体領域に対して形成された第４の電極と、
を具備することを特徴とする高耐圧半導体装置。
【請求項１０】
前記第１の電極を取り囲む前記高耐圧半導体装置の終端領域に電界緩和層が設けられていることを特徴とする請求項１、５，９のいずれかに記載された高耐圧半導体装置。
【請求項１１】
第１導電型の高抵抗半導体層の一方の面にこの高抵抗半導体層よりも低抵抗の第１導電型の第１の半導体層を形成する工程と、
この第１の半導体層の表面から前記高抵抗半導体層にいたるトレンチを形成する工程と、
前記トレンチの側面及び底面に第２導電型の第２の半導体層を形成する工程と、
前記トレンチの側面の前記第２の半導体層に絶縁層パターンを形成する工程と、
前記絶縁層パターンから露呈する前記第２の半導体層に当該第２の半導体層よりも低抵抗の第２導電型の第３の半導体層を形成する工程と、
前記高抵抗半導体層の他方の面に前記高抵抗半導体層よりも低抵抗の第１導電型の第４の半導体層を形成する工程と、
前記第１の半導体層にソース電極を形成する工程と、
前記第３の半導体層にゲート電極を設ける工程と、
前記第４の半導体層にドレイン電極を形成する工程と、
を具備することを特徴とする高耐圧半導体の製造方法。
【請求項１２】
高抵抗半導体層にトレンチを形成する工程と、
前記トレンチの側面及び底面に第２導電型の第１の半導体層を形成する工程と、
前記トレンチの側面の前記第１の半導体層に絶縁層パターンを形成する工程と、
前記絶縁層パターンから露呈する前記第１の半導体層に当該第１の半導体層よりも低抵抗の第２導電型の第２の半導体層を形成する工程と、
前記高抵抗半導体層の他方の面に前記高抵抗半導体層よりも低抵抗の第１導電型の第３の半導体層を形成する工程と、
前記トレンチに近接する前記高抵抗半導体層に当該高抵抗半導体層とショットキー接合をなす第１の電極を形成し、
前記第２の半導体層に前記第１の電極と電気的に接合された制御電極を形成する工程と、
前記第３の半導体層に第２の電極を形成する工程と、
を具備することを特徴とする高耐圧半導体の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧半導体装置に係わり、特に電力制御用の静電誘導トランジスタや静電誘導サイリスタ、ダイオード等の高耐圧半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ワイドギャップ半導体材料である炭化珪素（以下、ＳｉＣと略す。）を用いた電力制御用の半導体素子は、従来のシリコンを用いた素子と比べて高速且つ低損失という優れた特徴を有し、実用化が待たれている。近年、ＳｉＣを用いた半導体素子、たとえばショットキーバリアダイオード、ＭＯＳＦＥＴ、静電誘導トランジスタ（以下、ＳＩＴと略す。）が数多く発表され、シリコンを用いた素子と比べて非常に特性が優れていることが確認されている。
【０００３】
以下、従来の典型的なＳＩＴの構造とその製造方法に関して説明する。ｎ−ドリフト層の片方の表面にはｎ＋層（ソース）が形成され、その周囲にはｐ＋層（ゲート）が形成されており、さらにｎ−ドリフト層の他方の表面にはｎ＋層（ドレイン）が形成されている。ｎ＋層（ソース）、ｐ＋層（ゲート）、及びｎ＋層（ドレイン）それぞれに対してソース電極、ゲート電極、ドレイン電極が設けられている。
【０００４】
このＳＩＴは、ソースとドレイン間に電流を流し、この電流をゲートのバイアスで制御する。ゲートに対して負のバイアスを加えると空乏層が広がり、電流が通過するチャネル幅を制御することにより電流値を変化させる仕組みになっている。即ち、ソースに対して正のバイアスをゲートに加えた場合、隣接するゲート間のチャネルにおける空乏層の広がりは小さくチャネル幅が広くなってオン状態となる。これに対して、ソースに対して負のバイアスをゲートに加えた場合は、隣接するゲート間のチャネルの幅全体にわたって空乏層が広がりオフ状態となる。
【０００５】
【発明が解決しようとする課題】
空乏層を広げて電流経路を制御し、かつ逆電圧が印加された際の耐圧を上げるためには、ゲート領域を深くチャネル幅を狭くする必要がある。一方、ＳＩＴの面積あたりのオン抵抗を下げるためには、素子領域に対してソース領域が占める割合を大きくする必要があり、ゲートとソース両方に微細加工が要求される。また、ＳｉＣでは不純物の拡散係数が小さいためにゲート領域を深くすることは非常に困難である。
【０００６】
これらの課題を解決するために、基板にトレンチを形成しこのトレンチの内部にゲートを形成した素子構造も提案されている（たとえば非特許文献１参照。）。この場合、ゲートをトレンチ内部に形成するためには、以下の高度なプロセス技術等を用いる。即ち、トレンチ内部を含む基板全面にトレンチ形状に沿って金属膜を形成した後、レジストを塗布し、さらにレジストをリフローさせてトレンチ内にのみ溜める。その後、トレンチ内にのみ溜まったレジストをマスクとして金属膜のエッチングを行い、トレンチの底部及び下側側面部にこれと接して選択的に金属膜を残してゲート電極を形成する。
【０００７】
しかしながら、上記の方法ではレジストをリフローさせた際、トレンチ外部にもレジストが残りやすいという問題がある。この場合、リフローにより生成したレジストのパターンをマスクとしてエッチングを行うと、トレンチ外部にも金属膜が残り、電気的短絡や素子表面の平坦性の劣化等が起こって製造歩留まりの悪化や素子の特性劣化が生じる問題があった。
【０００８】
一方、ＳＩＴのスイッチオフ特性に関しては、上記の如くトレンチの底部及び下側側面部にこれと接して金属膜を選択的に残してゲート電極を形成した素子では、チャネルの幅方向への空乏層の広がりが必ずしも十分とは言えず、スイッチオフ特性が十分でないという問題があった。かかる問題は、ジャンクションバリアショットキーダイオード（以下、ＪＢＳと略す。）のスイッチオフ特性についても同様に存在する。ＪＢＳは、ショットキー接合の周囲にｐ型半導体層を選択的に設け、このｐ型半導体層とｎ型高抵抗半導体層間のｐｎ接合からｎ型高抵抗半導体層中に空乏層を伸ばすことによりスイッチオフ特性を改善するものであるが、上記の如き方法で上記ｐ型半導体層に制御電極を形成した素子では、空乏層の広がりが十分とは言えずスイッチオフ特性が十分で無いという問題があった。
【０００９】
本発明は、上記実情に鑑みてなされたものであり、優れた素子特性を得ることができ製造歩留まりを改善することが可能な高耐圧半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【非特許文献１】
Ｈｅｎｎｉｎｇ，Ｊ．Ｐ．；　Ｐｒｚａｄｋａ，Ａ．；　Ｍｅｌｌｏｃｈ，Ｍ．Ｒ．；　Ｃｏｏｐｅｒ，Ｊ．Ａ．，Ｊｒ．：　ＩＥＥＥ　ＥｌｅｃｔｒｏｎＤｅｖｉｃｅ　Ｌｅｔｔｅｒｓ，　Ｖｏｌｕｍｅ：　２１　Ｉｓｓｕｅ；　１２，　Ｄｅｃ．　２０００，　Ｐａｇｅ（ｓ）：　５７８−５８０．
【００１１】
【課題を解決するための手段】
上記した課題を解決するために、本発明の第１の高耐圧半導体装置は、第１と第２の主面を有し、前記第１の主面に互いに並列に設けられた細長平面形状の複数の第１のトレンチを有する第１導電型の高抵抗半導体層と、前記高抵抗半導体層の不純物濃度よりも高い濃度で前記第１の主面に設けられ、前記複数の第１のトレンチの内の隣接するトレンチに各々が挟まれた第１導電型の複数の第１の半導体領域と、前記複数の第１のトレンチの各々の側壁及び底部に連続的に設けられた第２導電型の第２の半導体領域と、前記複数の第１のトレンチの各々の前記側壁の前記第２の半導体領域上に設けられた側壁絶縁膜と、前記複数の第１のトレンチの各々の前記底部の前記第２の半導体領域の表面領域に設けられ、前記第２の半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第３の半導体領域と、前記高抵抗半導体層の前記第２の主面に設けられ、前記高抵抗半導体層の不純物濃度よりも高い不純物濃度を有する第４の半導体領域と、前記複数の第１の半導体領域の各々の上に形成された第１の電極と、前記複数の第１のトレンチの各々を埋め込み前記第３の半導体領域に接触する第２の電極と、前記第４の半導体領域に対して形成された第３の電極とを具備することを特徴とする。
【００１２】
前記第４の半導体領域が前記第１導電型を有し、かつ前記高抵抗半導体層の前記不純物濃度よりも高い不純物濃度を有する場合、前記高耐圧半導体装置は、前記第１の電極をソース電極、前記第２の電極をゲート電極、前記第３の電極をドレイン電極とする静電誘導トランジスタである。
【００１３】
前記第４の半導体領域が前記第２導電型を有する場合、前記高耐圧半導体装置は、前記第１の電極をエミッタ電極、前記第２の電極をゲート電極、前記第３の電極をコレクタ電極とする静電誘導サイリスタである。
【００１４】
前記複数の第１の電極を取り囲む前記高耐圧半導体装置の終端領域に第３のトレンチを設け、前記第３のトレンチの底部に電界緩和構造を設けてもよい。
【００１５】
また、本発明の第２の高耐圧半導体装置は、第１と第２の主面を有し、前記第１の主面に互いに並列に設けられた細長平面形状の複数の第１のトレンチを有する第１導電型の高抵抗半導体層と、前記複数の第１のトレンチの内の隣接するトレンチに挟まれた前記高抵抗半導体層の表面領域上に形成され、前記高抵抗半導体層の前記表面領域とショットキー接合をなす第１の電極と、前記複数の第１のトレンチの各々の側壁及び底部に連続的に設けられた第２導電型の第１の半導体領域と、前記複数の第１のトレンチの各々の前記側壁の前記第１の半導体領域上に設けられた側壁絶縁膜と、前記複数の第１のトレンチの各々の前記底部の前記第１の半導体領域の表面領域に設けられ、前記第１の半導体領域の不純物濃度よりも高い不純物濃度を有する第２導電型の第２の半導体領域と、前記高抵抗半導体層の前記第２の主面に設けられ、前記高抵抗半導体層の不純物濃度よりも高い不純物濃度を有する第１導電型の第３の半導体領域と、前記複数の第１のトレンチの各々を埋め込んで前記第２の半導体領域に接触し、かつ前記第１の電極に接続された制御電極と、前記第３の半導体領域に対して形成された第２の電極とを具備することを特徴とする。
【００１６】
前記複数の第１の電極を取り囲む前記高耐圧半導体装置の終端領域に第３のトレンチを設け、前記第３のトレンチの底部に電界緩和構造を設けてもよい。
【００１７】
また、本発明の第３の高耐圧半導体装置は、第１と第２の主面を有し、第１の主面に互いに並列に設けられた細長平面形状の複数の第１のトレンチを有する第１導電型の高抵抗半導体層と、前記高抵抗半導体層の不純物濃度より大なる不純物濃度を有し、前記複数の第１のトレンチの内の隣接するトレンチに各々が挟まれた第２導電型の複数の第１の半導体領域と、前記高抵抗半導体層の不純物濃度より大なる不純物濃度を有し、前記複数の第１のトレンチの各々の少なくとも底部に設けられた第１導電型の第２の半導体領域と、前記複数の第１のトレンチの各々の前記側壁上に設けられた側壁絶縁膜と、前記高抵抗半導体層内に埋め込まれ、その上面の１部が前記第２の半導体領域の下面に接し、前記第２の半導体領域の下に水平に延在し、前記第１の半導体領域の下方部で終端する第２導電型の第３の半導体領域と、前記高抵抗半導体層の前記第２の主面に設けられ、前記高抵抗半導体層の不純物濃度よりも高い不純物濃度を有する第４の半導体領域と、前記複数の第１の半導体領域の各々の上に形成された第１の電極と、前記第２の半導体領域上に形成された第２の電極と、前記第３の半導体領域上に形成され、その表面に接触する第３の電極と、前記第４の半導体領域に対して形成された第４の電極とを具備することを特徴とする。
【００１８】
前記第４の半導体層が第１導電型を有する場合、前記高耐圧半導体装置は、前記第１の電極をゲート電極、前記第２の電極をソース電極、前記第４の電極をドレイン電極とする静電誘導トランジスタである。
【００１９】
前記第４の半導体層が第２導電型を有する場合、前記高耐圧半導体装置は、前記第１の電極をゲート電極、前記第２の電極をエミッタ電極、前記第４の電極をコレクタ電極とする静電誘導サイリスタである。
【００２０】
前記高抵抗半導体層、並びに前記第１乃至第４の半導体領域はそれぞれ炭化珪素からなることが望ましい。
【００２１】
また、本発明の第１の高耐圧半導体装置の製造方法は、第１導電型の高抵抗半導体層の一方の面にこの高抵抗半導体層よりも低抵抗の第１導電型の第１の半導体層を形成する工程と、この第１の半導体層の表面から前記高抵抗半導体層にいたるトレンチを形成する工程と、前記トレンチの側面及び底面に第２導電型の第２の半導体層を形成する工程と、前記トレンチの側面の前記第２の半導体層に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第２の半導体層に当該第２の半導体層よりも低抵抗の第２導電型の第３の半導体層を形成する工程と、前記高抵抗半導体層の他方の面に前記高抵抗半導体層よりも低抵抗の第１導電型の第４の半導体層を形成する工程と、前記第１の半導体層にソース電極を形成する工程と、前記第３の半導体層にゲート電極を設ける工程と、前記第４の半導体層にドレイン電極を形成する工程とを具備することを特徴とする。
【００２２】
また、本発明の第２の高耐圧半導体装置の製造方法は、高抵抗半導体層にトレンチを形成する工程と、前記トレンチの側面及び底面に第２導電型の第１の半導体層を形成する工程と、前記トレンチの側面の前記第１の半導体層に絶縁層パターンを形成する工程と、前記絶縁層パターンから露呈する前記第１の半導体層に当該第１の半導体層よりも低抵抗の第２導電型の第２の半導体層を形成する工程と、前記高抵抗半導体層の他方の面に前記高抵抗半導体層よりも低抵抗の第１導電型の第３の半導体層を形成する工程と、前記トレンチに近接する前記高抵抗半導体層に当該高抵抗半導体層とショットキー接合をなす第１の電極を形成し、前記第２の半導体層に前記第１の電極と電気的に接続された制御電極を形成する工程と、前記第３の半導体層に第２の電極を形成する工程とを具備することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
【００２４】
（第１の実施形態）
第１の実施形態は、高耐圧半導体装置（ＳＩＴ）に関する。
【００２５】
まず、本実施形態のＳＩＴにおける構造上の特徴とその効果について説明する。図１に示すように、ｎ型の高抵抗半導体層（ＳｉＣ層）２の一方の面には、高抵抗半導体層２よりも低抵抗の（不純物濃度が高い）ｎ型の第１の半導体領域（ＳｉＣ層）３ａがソース領域として選択的に設けられている。設計耐圧により高抵抗半導体層２の不純物濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０１４〜１×１０１６ｃｍ−３、厚さの範囲は５〜１００μｍである。ソース領域３ａの不純物濃度は例えば１×１０２０ｃｍ−３である。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。
【００２６】
図１乃至図３に示すように、ソース領域３ａの周囲の高抵抗半導体層２にはトレンチ部５と５´が設けられており、トレンチ部５の幅はトレンチ部５´の幅よりも狭くなっている。トレンチ部５は素子領域のみに、トレンチ部５´は素子領域から終端領域にかけて形成されている。
【００２７】
図１に示されるように、トレンチ部５と５´はソース領域３ａの周囲における高抵抗半導体層２の部分を掘り込む形で設けられており、ソース領域３ａはトレンチ部５と５´に囲まれた複数の島状凸部の上面に設けられた構成となっている。トレンチ部５と５´の図．１の断面における幅はそれぞれ、例えば１μｍ、１００μｍであり、トレンチ部５と５´間の島状凸部の幅は例えば１μｍである。
【００２８】
トレンチ部５の側面５ａ及び５ｂにはゲート層としてｐ型の第２の半導体層（ＳｉＣ層）９が設けられている。側面５ａ及び５ｂを例として説明しているが、もちろんトレンチ部５の他の側面についても同様である。代表的にゲート層９の不純物濃度は例えば１×１０１８ｃｍ−３である。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。
【００２９】
トレンチ部５’の片側側面及び底面の一部にもゲート層９が設けられている。このゲート層９はその底面角部が高抵抗半導体層２に向かって膨らむように形成されている。トレンチ部５と５’の底面のゲート層９の最大厚みは例えば０．３μｍ、トレンチ部５と５’の側面５ａと５ｂのゲート層９の最大厚みは例えば０．１μｍである。
【００３０】
また、トレンチ部５の側面５ａ及び５ｂのゲート層９には側壁絶縁膜１０ａ及び１０ｂが選択的に設けられており、これらの側壁絶縁膜１０ａ及び１０ｂは図Ｓ．２　ａｎｄ３に示すように上記複数の島状凸部の外周を取り囲むように形成されている。トレンチ部５’の他方の側面５ｃにも側壁絶縁膜１０ｃが選択的に設けられており、図２及び図３に示すように側壁絶縁膜１０ｃは装置の外周部３ｂの内側に沿って形成されている。
【００３１】
さらにトレンチ部５の底面のゲート層９の部分には、選択的にｐ型の第３の半導体層（ＳｉＣ層）１２がゲートコンタクト層として設けられ、側壁絶縁膜（スペーサ層）１０ａ及び１０ｂの間に露呈している。
【００３２】
トレンチ部５’の底面のゲート層９にもゲートコンタクト層１２が設けられているが、このゲートコンタクト層１２は片側においてのみ側壁絶縁膜１０ｂと接する。ゲートコンタクト層１２の不純物濃度は例えば１×１０２０ｃｍ−３である。ｐ型ドーパントとしては、例えばアルミニウムが用いられる。
【００３３】
一方、ｎ型の高抵抗半導体層２の他方の面にはドレイン層としてｎ型の第４の半導体層（ＳｉＣ層）１が設けられている。ドレイン層１の不純物濃度は例えば１×１０１９ｃｍ−３である。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。
【００３４】
ソース層３ａ、ゲートコンタクト層１２、及びドレイン層１のそれぞれの表面には、ソース電極１４、ゲート電極１５、及びドレイン電極１６が設けられている。さらにソース電極１４、ゲート電極１５、及びドレイン電極１６にはそれぞれ、ソース電極引き出し配線１７、ゲート電極引き出し配線１８、及びドレイン電極引き出し配線１９が設けられている。
【００３５】
図３に示すようにソース電極引き出し配線１７は、広い面積の電極パッド部及びこの電極パッド部と各ソース電極１４との間を電気的に接続する複数のストライプ状の接続電極部から構成されており櫛歯状のパターンを有する。
【００３６】
同様にゲート電極引出し配線１８も、広い面積の電極パッド部及びこの電極パッド部とゲート電極１５との間を電気的に接続する複数のストライプ状の接続電極部から構成されており櫛歯状のパターンを有する。これらのソース電極引出し配線１７とゲート電極引出し配線１８とはお互いに噛み合う形で配線されている。
【００３７】
図１では摸式的に示される各電極のコンタクト構造を図４に示す。詳細には、トレンチ構造を含む全面に絶縁膜２０が形成され、この絶縁膜にソース電極１４、ゲート電極１５に通ずるコンタクトホールが設けられている。これらのコンタクトホールを埋め込むように、ソース電極１４及びゲート電極１５にそれぞれ接続するソース電極引出し配線１７及びゲート電極引出し配線１８が設けられている。
【００３８】
なお、図４では説明の便宜上、同じ断面図内にソース電極引出し配線１７及びゲート電極引出し配線１８を示しているが、これらは図面の紙面に垂直な方向にずれて設けられており、本来はゲート電極引出し配線１８のみがこの断面図に現れているものである。
【００３９】
また、図４には示していないが、絶縁膜２０表面をゲート電極引出し配線１８が延在しており、絶縁膜２０及びゲート電極引出し配線１８を被覆して層間絶縁膜がさらに形成されており、この層間絶縁膜の表面にまでソース電極引出し配線１７が引き出されて、この層間絶縁膜表面を延在する構成となっている。
【００４０】
次に、終端領域について説明する。図１乃至図３に示すように、トレンチ部５’の底面のゲート層９に外周にはこのゲート層９と接してリサーフ（ＲＥＳＵＲＦ）層７が設けられている。リサーフ層７の不純物濃度は例えば３×１０１７ｃｍ−３であり深さは０．６μｍである。ただし、プロセス条件によりリサーフ層の構造の最適値は異なる。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。
【００４１】
トレンチ部５’の側面５ｃに位置する側壁絶縁膜１０ｃとリサーフ層７間のトレンチ部５’底面には、高抵抗半導体層２の一部の表面が現れている。また、トレンチ部５’の外周の段差上面にはｎ型の半導体層３ｂが設けられている。ｎ型の半導体層３ｂの不純物濃度は例えば１×１０１９ｃｍ−３であり、ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。以上の構成要素により終端構造が構成されている。
【００４２】
本実施形態の素子構造の特徴の一つは、ゲート電極引出し配線１８がトレンチ部５と５’内にその側面５ａと５ｂに側壁絶縁膜１０ａと１０ｂを介した状態で埋め込まれており、ゲートコンタクト層１２やゲート電極１５が、側壁絶縁膜１０ａと１０ｂから露呈するゲート層９の部分上に選択的に設けられている点である。即ち、ゲート電極引出し配線１８は、トレンチ部５と５’の側面５ａと５ｂのゲート層９には直接接することは無く、トレンチ部５と５’の底面のゲートコンタクト層１２に、ゲート電極１５のみを介してコンタクトしている。ゲートコンタクト層１２やゲート電極１５は、側壁絶縁膜１０ａと１０ｂに対して自己整合的に形成されているので、トレンチ部５と５’の底面の中心領域に正確に位置する。
【００４３】
かかる構成により、ゲート電極引出し配線１８を通じてトレンチ部５と５’の底面に対して選択的にゲート電位を印加することができ、トレンチ部５と５’の側面５ａと５ｂのゲート層９に対しては直接ゲート電位が印加されない。したがって、トレンチ部５と５’の底面の角部に隣接して位置するゲート層９部分に対してゲート電圧を優先的に印加することができ、このゲート層９部分に隣接する高抵抗半導体層２内の空乏層の延びを支配的なものとすることができる。このゲート層９部分は高抵抗半導体層２に向けて膨らんだ形状で形成されているため、この部分における空乏層の伸びを支配的に利用してスイッチオフを行うことにより、スイッチオフ特性を改善することが可能である。
【００４４】
また、本実施形態の素子構造の他の特徴は、トレンチ部５上端のソース層３ａとトレンチ部５の底面のゲートコンタクト層１２とが自己整合的に形成されていることである。そのため、電極形成時のマスクの合わせずれの影響がなく、トレンチ構造を露光機の限界まで微細に作ることが可能になり、微細化が容易である。
【００４５】
さらに、図４に示すように、ソース電極１４とゲート電極１５のそれぞれに対して、絶縁膜２０のコンタクトホールを通して上層のソース電極引出し配線１７及びゲート電極引出し配線１８を接続させるように構成されている。即ち、微細化した構造ではソース電極やゲート電極とコンタクトホールとの間で合わせ精度が要求されるが、図４に示すように側壁絶縁膜（スペーサ層）１０ａ及び１０ｂと絶縁膜２０との間でエッチング選択比がとれるように絶縁材料を選択することにより、コンタクトホールとソース電極やゲート電極との間の合わせ余裕を側壁絶縁膜１０ａ及び１０ｂの分だけ取れ、このため微細化をすることが容易になる。例えば、側壁絶縁膜１０ａ及び１０ｂの材料としてシリコン窒化物を、絶縁膜２０の材料としてシリコン酸化物を採用することができる。
【００４６】
このように素子構造の微細化を行うことができれば、各ソース層３ａとドレイン層１間のチャネルの幅を狭くすることができるので、オフ状態において空乏層がチャネル幅全体に広がりやすくなり、ＳＩＴ特有の困難さであったピンチオフ電圧が高くなってしまう点を改善できる。よって、素子のスイッチオフをより確実に行うことができ、素子の信頼性を大幅に向上させることが可能となる。
【００４７】
また、ソース層３ａ、ゲートコンタクト層１２のそれぞれの全体にソース電極１４とゲート電極１５をかぶせることができるので、コンタクト抵抗を下げることができ、デバイス通電時の抵抗（オン抵抗）を下げることができる。また、ゲート電極１５についてもスイッチング時に大量の電流を供給できるようになるので高速のスイッチングが可能になる。
【００４８】
さらにまた、本実施形態の装置によれば、図１乃至図３に示すように、トレンチ部５’の底面のゲート層９の外周にこのゲート層９と接してリサーフ層７が設けられているので、スイッチオフ時の素子の高耐圧化が可能である。特に、トレンチ部５’の底面にゲート層９とともにリサーフ層７を一緒に設けているので、ゲート層９表面とリサーフ層７表面とを同一平面内に位置させることができ、リサーフ層７による空乏層によりゲート層９の角部における電界集中を最大限に抑制することができ、高耐圧化に寄与する効果は大きい。
【００４９】
また、トレンチ部５’の側面５ｃに形成された側壁絶縁膜１０ｃにより、チャネルストッパ（ｎ型の半導体層３ｂ）上に形成される電極の位置ずれのマージンを増やせるという効果を得ることが可能である。
【００５０】
次に、本実施形態のＳＩＴ（図１）を製造する方法について、図５乃至図１２を参照して説明する。これらの図は図３のＩ−Ｉ線に沿った断面図に相当する。
【００５１】
まず、図５に示すように、ｎ型の高濃度基板（ＳｉＣ基板）１上にｎ型の高抵抗半導体層（ＳｉＣ層）２をエピタキシャル成長法により形成する。ｎ型の高濃度基板１はドレイン領域としてのｎ型の第４の半導体領域（ＳｉＣ層）１に相当する。さらに、高抵抗半導体層２の上に低抵抗のｎ型の第１の半導体層（ＳｉＣ層）３を形成する。このｎ型の第１の半導体層３はソース領域３ａとなるものである。第１の半導体層３は、高抵抗半導体層２にｎ型不純物をイオン注入するか、若しくは高抵抗半導体層２上にエピタキシャル成長を行うことにより形成する。
【００５２】
次に、図６に示すように、第１の半導体層３上にマスクパターン４を形成し、このマスクパターン４を用いてＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）を行うことにより、第１の半導体層３の表面から高抵抗半導体層２へ達するトレンチ部５と５’を形成する。トレンチ部５の幅はトレンチ部５’の幅よりも狭く形成される。
【００５３】
この場合、マスクパターン４の材料としてはエッチング耐性が大きい金属、例えばモリブデン、アルミニウム、タングステン、又はこれらの積層膜を用いることができ、エッチングガスとしてはＣＦ４、ＳＦ６などのフッ素系のガスを使用することができる。このエッチング工程の結果、第１の半導体層３はパターン加工されてソース領域３ａ及びｎ型の半導体領域３ｂが形成される。
【００５４】
次に、図７に示すように、トレンチ部５を覆いトレンチ部５’の底面の一部を露出するレジストパターン６を形成し、このレジストパターン６をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部５’の底部の一部に選択的にリサーフ層７を形成する。
【００５５】
次に、図８に示すように、マスクパターン４を残しつつレジストパターン６を除去し、新たにレジストパターン８をｎ型の半導体層３ｂからリサーフ層７にかけて覆うように形成する。このレジストパターン８をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部５の側面５ａと５ｂ及び底面に選択的にｐ型のゲート層９を形成するとともに、トレンチ部５’底面のリサーフ層７に隣接する部分及び側面部５ｂに選択的にゲート領域９を形成する。
【００５６】
この場合、ゲート領域９はなるべく濃い方がゲートの性能は良くなるが、ソース領域３ａ近傍で濃いゲート領域９が形成されるとソース−ゲート耐圧が低くなるので、イオン注入の角度とドーズ量と加速電圧を変えながら多段のイオン注入を行って、ソース領域３ａ近傍のドーピング量が小さくなるように調整することが望ましい。以上のイオン注入工程により、ゲート領域９はその底面角部が高抵抗半導体層２に向かって膨らむように形成される。
【００５７】
次に、図９に示すように、マスクパターン４を残しつつレジストパターン８を除去する。さらに、トレンチ部５、５’を含む全面にシリコン窒化物等からなる連続膜をＣＶＤ法等により形成し、この連続膜の全面を異方性エッチング（ＲＩＥ等）してトレンチ部５と５’の側面５ａ、５ｂ及び５ｃ各々に選択的に側壁絶縁膜１０ａ、１０ｂ、及び１０ｃをそれぞれ残置する。
【００５８】
その後、新たにレジストパターン１１をｎ型の半導体領域３ｂからリサーフ層７に隣接するゲート領域９にかけて覆うように形成する。このレジストパターン１１をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部５と５’の底面に選択的にｐ型のゲートコンタクト領域１２を形成する。
【００５９】
次に、図１０に示すように、マスクパターン４及びレジストパターン１１を除去する。この工程で側壁絶縁膜１０ａ、１０ｂ、及び１０ｃの表面は後退し、側壁絶縁膜１０ａ、１０ｂ、及び１０ｃ各々の上端部はソース領域３ａ、ｎ型半導体領域３ｂ各々の上面にほぼ一致するようになる。さらに、例えば１６００℃の高温条件で、ソース領域３ａ、ｎ型半導体領域３ｂ、ゲート領域９、及びゲートコンタクト領域１２の活性化のためのアニールを行う。
【００６０】
その後、図示しないレジストマスクをｎ型の半導体領域３ｂからゲートコンタクト領域１２の周辺部にかけて覆うように形成し、このレジストマスク上を含む全面にＮｉ等からなる金属膜を形成する。さらに、上記レジストマスクを除去してリフトオフ法を行うことにより上記金属膜をパターニングして金属パターン１３を形成する。（図１０）。
【００６１】
その後、図１１に示すように、金属パターン１３のアニールを例えば１０００℃で行うことにより、ソース領域３ａ及びゲートコンタクト領域１２それぞれの表面においてシリサイド化反応を進行させて、それぞれの表面にニッケルシリサイド（例えば、Ｎｉ２Ｓｉ）層１４と１５を形成する。側壁絶縁膜１０ａと１０ｂ各々の表面ではシリサイド化反応は起こらず、この部分には金属パターン１３の一部が残置する。
【００６２】
さらに、図１２に示すように塩酸と過酸化水の混合液（ＳＣ２）等のエッチャントを用いて、残置した金属パターン１３を選択的にエッチング除去し、ソース領域３ａ及びゲートコンタクト領域１２各々の表面に選択的にニッケルシリサイド層１４と１５をそれぞれ残置する。ニッケルシリサイド層１４と１５はそれぞれソース電極１４及びゲート電極１５となる。なお、ｎ型半導体領域３ｂの表面にもニッケルシリサイド層を選択的に形成してこの部分のコンタクト抵抗を低下させることが可能である。この場合は、上記の工程においてｎ型半導体領域３ｂ上にも金属パターン１３を形成するようにすればよい。
【００６３】
次に、通常の配線工程を行うことにより、図１に示す本実施形態のＳＩＴが完成する。即ち、ドレイン領域１の表面にドレイン電極１６を形成し、さらにソース電極１４、ゲート電極１５、及びドレイン電極１６にはそれぞれ、ソース電極引出し配線１７、ゲート電極引出し配線１８、及びドレイン電極引出し配線１９を設けて、第１の実施形態のＳＩＴが完成する。
【００６４】
（第２の実施形態）
図１３は、本発明の第２の実施形態に係る高耐圧半導体装置（ＳＩサイリスタ）の断面図である。第１の実施形態（図１）の裏面のｎ＋　層をｐ＋　層に変えることにより、ＳＩ（ｓｔａｔｉｃ　ｉｎｄｕｃｔｉｏｎ）サイリスタとすることができる。第１の実施形態と構成が類似しているので、同一部分には同一番号を付して、重複する説明を省略する。また、上面図は図２と同様となるので図示を省略する。
【００６５】
まず、本実施形態のＳＩサイリスタにおける構造上の特徴とその効果について説明する。図１３に示す様に、ｎ型の高抵抗半導体層（ＳｉＣ層）２の一方の面（裏面）には、低抵抗のｐ＋　型半導体層１´がコレクタ層として設けられている。参照番号１６´はコレクタ電極、１９´はコレクタ電極引出し線である。
【００６６】
設計耐圧により高抵抗半導体層２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０１４〜１×１０１６ｃｍ−３、厚さの範囲は５〜１００μｍである。コレクタ層１´の不純物濃度はたとえば１×１０１９ｃｍ−３である。ｎ型ドーパントとしては例えば窒素、リン、砒素が用いられる。
【００６７】
参照番号１４´はエミッタ電極となり、１７´はエミッタ電極引出し線である。その他の素子構造は第１の実施形態と略同じである。例えば、終端構造（リサーフ層）７はｐ型の低濃度層であり、その不純物濃度は例えば３×１０１７ｃｍ−３であり、深さは０．６μｍである。
【００６８】
第２の実施形態の特徴は、ゲート電極とエミッタ電極が自己整合的に形成される点である。そのためマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。またゲート電極が埋め込みｐ型層の上部にあるためにゲートコレクタ間の容量が小さく、高速動作が可能である。
【００６９】
また、上記のＳＩサイリスタ２０とＭＯＳＦＥＴ２１とで、図１４に示すカスコード（Ｃａｓｃｏｄｅ）接続と呼ばれる回路を形成すれば、外部からは通常のＭＯＳＦＥＴと同様のノーマリオフのスイッチ素子として動作させることができる。この回路においてオフ動作時には素子内に蓄積された正孔はゲート電極１８より吐き出されるが、ゲート電極はＧＮＤに接続されているためＭＯＳＦＥＴ２１の制御ゲートには流れこまない。従ってゲート電源の容量が小さくてすむ利点がある。
【００７０】
（第３の実施形態）
第３の実施形態の高耐圧半導体装置はＪＢＳ（Ｊｕｎｃｔｉｏｎ　Ｂａｒｒｉｅｒ　Ｓｃｈｏｔｔｋｙ　Ｄｉｏｄｅ）に関わる。
【００７１】
まず、本実施形態のＪＢＳにおける構造上の特徴とその効果について説明する。図１５に示すように、ｎ型の高抵抗半導体層（ＳｉＣ層）１０２の一方の面には、この高抵抗半導体層１０２とショットキー接合を形成するショットキー電極１１４が設けられている。１０３ａはショットキー接合領域である。設計耐圧により高抵抗半導体層１０２の不純物濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０１４〜１×１０１６ｃｍ−３であり、厚さの範囲は５〜５０μｍである。さらに伝導度変調を利用する場合には、１００μｍに至る厚さであっても良い。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。ショットキー電極１１４の材料としては例えばＴｉ（チタン）、Ｎｉ（ニッケル）、Ｍｏ（モリブデン）が用いられる。
【００７２】
図１５及び図１６に示すように、ショットキー電極１１４の周囲の高抵抗半導体層１０２にはトレンチ部１０５と１０５’が設けられており、トレンチ部１０５の幅はトレンチ部１０５’の幅よりも狭くなっている。トレンチ部１０５は素子領域のみに、トレンチ部１０５’は素子領域から終端領域にかけて形成されている。図１６の上面図に示されるように、トレンチ部１０５と１０５’はショットキー接合領域１０３ａの周囲における高抵抗半導体層１０２の部分を堀り込む形で設けられており、ショットキー接合領域１０３ａはトレンチ部１０５と１０５’に囲まれた複数の島状凸部の上面に設けられた構成となっている。図１５に示されたトレンチ部１０５と１０５’の幅はそれぞれ、例えば１μｍ、１００μｍであり、トレンチ部１０５と１０５’間の島状凸部の幅は例えば２μｍである。
【００７３】
トレンチ部１０５の側面１０５ａ及び１０５ｂには制御電極層としてｐ型の第１の半導体領域（ＳｉＣ層）１０９が設けられている。第１の半導体領域１０９の不純物濃度は例えば１×１０１８ｃｍ−３である。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。トレンチ部１０５’の片側側面及び底面の一部にも第１の半導体領域１０９が設けられている。
【００７４】
これらの第１の半導体領域１０９はその底面角部が高抵抗半導体層１０２に向かって膨らむように形成されている。トレンチ部１０５と１０５’の底面の第１の半導体領域１０９の最大厚みは例えば０．３μｍ、トレンチ部１０５の側面１０５ａと１０５ｂの第１の半導体領域１０９の最大厚みは例えば０．１μｍである。
【００７５】
また、トレンチ部１０５の側面１０５ａ及び１０５ｂの第１の半導体領域１０９には、側壁絶縁膜１１０ａ及び１１０ｂが選択的に設けられている。これらの側壁絶縁膜１１０ａ及び１１０ｂは、図１６に示すように、上記複数の島状凸部の外周を取り囲むように形成されている。トレンチ部１０５’の他方の側面１０５ｃにも側壁絶縁膜１１０ｃが選択的に設けられており、図１６に示すように、側壁絶縁膜１１０ｃは装置の外周部１０３ｂの内側に沿って形成されている。
【００７６】
さらにトレンチ部１０５の底面の、側壁絶縁膜（スペーサ層）１１０ａ及び１１０ｂから露呈する第１の半導体領域１０９の部分に、選択的にｐ型の第２の半導体領域（ＳｉＣ層）１１２が、コンタクト領域として設けられている。
【００７７】
トレンチ部１０５’の底面の第１の半導体領域１０９にもコンタクト領域１１２が設けられているが、このコンタクト領域１１２は片側においてのみ側壁絶縁膜１１０ｂと接する。コンタクト領域１１２の不純物濃度は例えば１×１０２０ｃｍ−３である。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。
【００７８】
一方、ｎ型の高抵抗半導体層１０２の他方の面にはカソード領域としてｎ型の第３の半導体領域（ＳｉＣ層）１０１が設けられている。カソード領域１０１の不純物濃度は例えば１×１０１９ｃｍ−３である。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。
【００７９】
ショットキー接合領域１０３ａ、コンタクト領域１１２、及びカソード領域１０１のそれぞれの表面には、アノード電極（ショットキー電極）１１４、制御電極１１５、及びカソード電極１１６が設けられている。さらにアノード電極１１４及び制御電極１１５には両者を短絡するようにアノード電極引出し配線１１７が設けられ、カソード電極１１６にはカソード電極引出し配線１１９が設けられている。図１６に示すようにアノード電極引出し配線１１７は、比較的広い面積の制御電極１１５と各アノード電極１１４との間を電気的に接続する広い面積の接続電極部（周囲にハッチングを施した部分）として構成されている。
【００８０】
次に、終端領域について説明する。図１５及び図１６に示すように、トレンチ部１０５’の底面の第１の半導体領域１０９の外周にはこの第１の半導体領域１０９と接してリサーフ層１０７が設けられている。リサーフ層１０７の不純物濃度は例えば３×１０１７ｃｍ−３であり、深さは０．６μｍである。ｐ型ドーパントとしては、例えばアルミニウム、ボロンが用いられる。
【００８１】
トレンチ部１０５’の側面１０５ｃに位置する側壁絶縁膜１１０ｃとリサーフ層１０７間のトレンチ部１０５’底面には、高抵抗半導体層１０２の一部の表面が現れている。また、トレンチ部１０５’の外周の段差上面にはｎ型の半導体領域１０３ｂが設けられている。ｎ型の半導体領域１０３ｂの不純物濃度は例えば１×１０１９ｃｍ−３であり、ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。以上の構成要素により終端構造が構成されている。
【００８２】
本実施形態の素子構造の特徴の一つは、アノード電極引出し配線１１７がトレンチ部１０５及び１０５’内に、その側面１０５ａ及び１０５ｂに側壁絶縁膜１１０ａ及び１１０ｂを介した状態で、埋め込まれており、コンタクト領域１１２や制御電極１１５が側壁絶縁膜１１０ａ及び１１０ｂから露呈する第１の半導体領域１０９の部分に選択的に設けられている点である。
【００８３】
即ち、アノード電極引出し配線１１７はトレンチ部１０５及び１０５’の側面１０５ａ及び１０５ｂの第１の半導体領域１０９には直接接することは無く、トレンチ部１０５及び１０５’の底面のコンタクト領域１１２に制御電極１１５のみを介してコンタクトしている。コンタクト層１１２や制御電極１１５は側壁絶縁膜１１０ａ及び１１０ｂに対して自己整合的に形成されているので、トレンチ部１０５及び１０５’の底面の中心領域に正確に位置する。
【００８４】
かかる構成により、アノード電極引出し配線１１７を通じてトレンチ部１０５及び１０５’の底面に対して選択的にアノード電位を印加することができ、トレンチ部１０５及び１０５’の側面１０５ａ、１０５ｂの第１の半導体領域１０９に対しては直接アノード電位が印加されない。
【００８５】
したがって、トレンチ部１０５及び１０５’の底面の角部に隣接して位置する第１の半導体領域１０９部分に対してアノード電圧を優先的に印加することができ、この第１の半導体領域１０９部分に隣接する高抵抗半導体層１０２内の空乏層の延びを支配的なものとすることができる。この第１の半導体領域１０９部分は高抵抗半導体層１０２に向けて膨らんだ形状で形成されているため、この部分における空乏層の伸びを支配的に利用してスイッチオフ時のリーク電流特性を改善することが可能である。
【００８６】
例えば、上記実施形態のＪＢＳにおいて、例えば１５００Ｖ耐圧の設計をした場合、従来のショットキーダイオードと比べて逆電圧印加時のリーク電流の大幅な低減が見込め、リーク電流とオン抵抗のトレードオフが改善される。これに対して、アノード電極引出し配線がトレンチ側面の第１の半導体領域に直接接触するタイプの従来のトレンチＪＢＳでは、上記条件と同じ条件で動作させた場合、リーク電流とオン抵抗のトレードオフの効果は小さい。
【００８７】
また、コンタクト領域１１２の全体に制御電極１１５をかぶせることができるので、コンタクト抵抗を下げることができ、スイッチング時に大量の電流を供給できるようになるので高速のスイッチングが可能になる。
【００８８】
さらにまた、本実施形態の半導体装置によれば、図１５及び図１６に示すように、トレンチ部１０５’の底面の第１の半導体領域１０９の外周にこの第１の半導体領域１０９と接してリサーフ層１０７が設けられているので、スイッチオフ時の素子の高耐圧化が可能である。
【００８９】
特に、トレンチ部１０５’の底面に第１の半導体領域１０９とともにリサーフ層１０７を一緒に設けているので、第１の半導体領域１０９表面とリサーフ層１０７表面とを同一平面内に位置させることができ、リサーフ層１０７による空乏層により第１の半導体領域１０９の角部における電界集中を最大限に制御することができ、高耐圧化に寄与する効果は大きい。
【００９０】
また、トレンチ部１０５’の側面１０５ｃに形成された側壁絶縁膜１１０ｃにより、チャネルストッパ（ｎ型の半導体領域１０３ｂ）上に形成される電極の位置ずれのマージンを増やせるという効果を得ることが可能である。
【００９１】
次に、本実施形態のＪＢＳを製造する方法について、図１７乃至図２４を参照して説明する。これらの断面図は図１６のＸＶ−ＸＶ線に沿った断面図に相当する。
【００９２】
まず、図１７に示すように、ｎ型の高濃度基板（ＳｉＣ基板）１０１上にｎ型の高抵抗半導体層（ＳｉＣ層）１０２をエピタキシャル成長法により形成する。ｎ型の高濃度基板１０１はカソード層としてのｎ型の第３の半導体領域（ＳｉＣ層）１０１に相当する。
【００９３】
次に、図１８に示すように、高抵抗半導体層１０２上にマスクパターン１０４を形成し、このマスクパターン１０４を用いてＲＩＥを行うことによりトレンチ部１０５及び１０５’を形成する。トレンチ部１０５の幅はトレンチ部１０５’の幅よりも狭く形成される。マスクパターン１０４の材料としてはエッチング耐性が大きい金属、例えばモリブデン、アルミニウム、タングステンを用いることができ、エッチングガスとしてはＣＦ４、ＳＦ６などのフッ素系のガスを使用することができる。このエッチング工程の結果、ショットキー接合領域１０３ａが形成される。
【００９４】
次に、図１９に示すように、トレンチ部１０５を覆いトレンチ部１０５’の底面の一部を露出するレジストパターン１０６を形成し、このレジストパターン１０６をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部１０５’の底部の一部に選択的にリサーフ層１０７を形成する。
【００９５】
次に、図２０に示すように、マスクパターン１０４を残しつつレジストパターン１０６を除去し、新たにレジストパターン１０８を基板の最外周部からリサーフ層１０７にかけて覆うように形成する。このレジストパターン１０８をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部１０５の側面１０５ａ及び１０５ｂ及び底面に選択的にｐ型の第１の半導体領域１０９を形成するとともに、トレンチ部１０５’底面のリサーフ層１０７に隣接する部分及び側面部１０５ｂに選択的に第１の半導体領域１０９を形成する。
【００９６】
この場合、第１の半導体領域１０９はなるべく濃い方がゲートの性能は良くなる。然しながら、ショットキー接合領域１０３ａ近傍で濃い第１の半導体領域１０９が形成されると耐圧が低くなる。それ故、イオン注入の角度とドーズ量と加速電圧を変えながら多段のイオン注入を行って、ショットキー接合領域１０３ａ近傍のドーピング量が小さくなるように調整することが望ましい。以上のイオン注入工程により、第１の半導体領域１０９はその底面角部が高抵抗半導体層１０２に向かって膨らむように形成される。
【００９７】
次に、図２０に示すように、マスクパターン１０４を残しつつレジストパターン１０８を除去する。さらに、トレンチ部１０５及び１０５’を含む全面にシリコン窒化物等からなる連続膜をＣＶＤ法等により形成し、この連続膜の全面を異方性エッチング（ＲＩＥ）等してトレンチ部１０５及び１０５’の側面１０５ａ、１０５ｂ及び１０５ｃ各々に選択的に側壁絶縁膜１１０ａ、１１０ｂ、及び１１０ｃをそれぞれ残置する。
【００９８】
その後、新たにレジストパターン１１１を基板の最外周部からリサーフ層１０７に隣接する第１の半導体領域１０９にかけて覆うように形成する。このレジストパターン１１１をマスクとしてｐ型不純物のイオン注入を行う。このイオン注入によりトレンチ部１０５及び１０５’の底面に選択的にｐ型のコンタクト層１１２を形成する。
【００９９】
次に、図２２に示すように、マスクパターン１０４及びレジストパターン１１１を除去する。この工程で側壁絶縁膜１１０ａ、１１０ｂ、及び１１０ｃの表面は後退し、側壁絶縁膜１１０ａ、１１０ｂ、及び１１０ｃ各々の上端部はショットキー接合領域１０３ａ各々の上面にほぼ一致するようになる。
【０１００】
なお、必要に応じてマスクを用いたイオン注入によりｎ型半導体領域１０３ｂを基板の最外周部に設けても良い。このイオン注入はトレンチ構造を形成する前に終端領域に選択的に行っておくと良く、このようにすれば、マスク合わせ精度を考慮する必要が無い。さらに、例えば１６００℃の高温条件で、第１の半導体領域１０９、コンタクト領域１１２、及びｎ型半導体領域１０３ｂの活性化のためのアニールを行う。
【０１０１】
その後、図示しないレジストマスクをｎ型の半導体領域１０３ｂからコンタクト領域１１２の周辺部にかけて覆うように形成し、このレジストマスク上を含む全面にＮｉ等からなる金属膜を形成する。さらに、上記レジストマスクを除去してリフトオフ法を行うことにより上記金属膜をパターニングして金属パターン１１３を形成する（図２２）。
【０１０２】
その後、図２３に示すように、金属パターン１１３のアニールを例えば１０００℃で行うことにより、ショットキー接合領域１０３ａ及びコンタクト領域１１２それぞれの表面においてシリサイド化反応を進行させて、それぞれの表面にニッケルシリサイド（例えばＮｉ２Ｓｉ）層１１４及び１１５を形成する。このシリサイド化プロセスでは、ショットキー接合領域１０３ａとコンタクト領域１１２のそれぞれに１回のシリサイド化プロセスで、それぞれショットキーコンタクト電極（ニッケルシリサイド層１１４）及びオーミックコンタクト電極（ニッケルシリサイド層１１５）を形成することができる。
【０１０３】
一方、側壁絶縁膜１１０ａ及び１１０ｂ各々の表面ではシリサイド化反応は起こらず、この部分には金属パターン１１３の一部が残置する。さらに、図２４に示すように、塩酸及び過酸化水素の混合液（ＳＣ２）等のエッチャントを用いて、残置した金属パターン１１３を選択的にエッチング除去する。これにより、ショットキー接合領域１０３ａ及びコンタクト領域１１２各々の表面に選択的にニッケルシリサイド層１１４及び１１５をそれぞれ残置する。ニッケルシリサイド層１１４及び１１５はそれぞれアノード電極１１４及び制御電極１１５となる。
【０１０４】
なお、ｎ型半導体領域１０３ｂの表面にもニッケルシリサイド層を選択的に形成して、この部分のコンタクト抵抗を低下させることが可能である。この場合は、上記の工程において、ｎ型半導体領域１０３ｂ上にも金属パターン１１３を形成するようにすればよい。
【０１０５】
次に、通常の配線工程を行うことにより、カソード領域１０１の表面にカソード電極１１６を形成し、さらにアノード電極１１４及び制御電極１１５にアノード電極引出し配線１１７を設け、カソード電極１１６にカソード電極引出し配線１１９を設けて、図１５に示す本実施形態のＪＢＳが完成する。
【０１０６】
（第４の実施形態）
図２５は、本発明の第４の実施形態に係る高耐圧半導体装置（ＳＩＴ）の上面図である。図２５のＸＸＶＩ―ＸＸＶＩ線に沿った断面のうち、素子中央付近から終端領域にかけての部分断面図を図２６に示すが、終端領域を除き図１と同様の断面図となる。
【０１０７】
図２５に示されるように、ｎ型の高抵抗半導体層（ＳｉＣ層）２０２の一方の面には、複数のストライプ状のトレンチ部２０５がお互いに平行に配列されて形成されている。これらのトレンチ部２０５間の高抵抗半導体層２０２の表面にはこの高抵抗半導体層２０２よりも低抵抗のｎ型の第１の半導体領域（ＳｉＣ層）２０３ａがソース領域として設けられている。図２６に示されるトレンチ部２０５の幅及びトレンチ部２０５間のソース領域２０３ａの幅は、第１の実施形態と同様である。
【０１０８】
トレンチ部２０５各々の側面（２０５ａ及び２０５ｂ等）及び底面にはゲート領域としてｐ型の第２の半導体領域（ＳｉＣ層）２０９がそれぞれ設けられている。このゲート領域２０９はその底面角部が高抵抗半導体層２０２に向かって膨らむように形成されている。ゲート領域２０９の側面及び底面における最大厚みは第１の実施形態と同様である。
【０１０９】
また、トレンチ部２０５の側面２０５ａ及び２０５ｂのゲート層２０９には側壁絶縁膜（スペーサ層）２１０ａ及び２１０ｂが選択的に設けられている。さらにトレンチ部２０５の底面には、側壁絶縁膜２１０ａ及び２１０ｂから露呈するゲート領域２０９の部分に選択的にｐ型の第３の半導体領域（ＳｉＣ層）２１２がゲートコンタクト領域として設けられている。
【０１１０】
一方、図２６に示すように、ｎ型の高抵抗半導体層２０２の他方の面にはドレイン領域としてｎ型の第４の半導体領域（ＳｉＣ層）２０１が設けられている。
【０１１１】
ソース領域２０３ａ、ゲートコンタクト領域２１２、及びドレイン領域のそれぞれの表面には、ソース電極、ゲート電極、及びドレイン電極が設けられている。さらにこれらのソース電極、ゲート電極、及びドレイン電極にはそれぞれ、ソース電極引出し配線２１７、ゲート電極引出し配線２１８、及びドレイン電極引出し配線（図示せず）が設けられている。
【０１１２】
図２５に示すように、ソース電極引出し配線２１７は、広い面積の電極パッド部及びこの電極パッド部と各ソース電極との間を電気的に接続する複数のストライプ状の接続電極部から構成されており、櫛歯状のパターンを有する。同様にゲート電極引出し配線２１８も、広い面積の電極パッド部及びこの電極パッド部とゲート電極との間を電気的に接続する複数のストライプ状の接続電極部から構成されており、櫛歯状のパターンを有する。これらのソース電極引出し配線２１７とゲート電極引出し配線２１８とはお互いに噛み合う形で配置されている。かかる構造は図４に示したコンタクト構造によって実現することができる。
【０１１３】
なお、終端領域については図２５及び図２６に示すように、トレンチ構造を含む高抵抗半導体層２０２の表面領域にリサーフ層２０７が設けられており、基板の最外周部にｎ型の半導体領域２０３ｂが設けられている。リサーフ層２０７とｎ型の半導体領域２０３ｂとの間には高抵抗半導体層２０２の一部の表面が現れており、以上の構成要素により終端構造が構成されている。
【０１１４】
以上説明した本実施形態のＳＩＴによっても、第１の実施形態と同様の効果を得ることができる他、終端領域形成がより容易であるという効果も得ることができる。
【０１１５】
なお、第４の実施形態は第１の実施形態の変形例として説明したが、第４の実施形態の終端構造は第２乃及び第３の実施形態の高耐圧半導体装置の終端部にも適用することができる。
【０１１６】
（第５の実施形態）
図２７は、本発明の第５の実施形態に係る高耐圧半導体装置（ＳＩＴ）の摸式的な部分断面図である。
【０１１７】
第５の実施形態のＳＩＴが第１の実施形態のＳＩＴと異なる点は、ゲート層（ｐ＋層）３０９が凸部上に形成され、ソース層３０３ａが溝の底部に形成されることである。このため、上面図は第１の実施形態の図２と同様になるので、図２を援用することにして省略する。
【０１１８】
ゲート層３０９はｐ＋型埋め込み層３２０とで、チャネルを絞る。この場合、チャネルはｎ＋型ソース層３０３ａから、隣接するｐ＋型埋め込み層３２０の間を通って、ｎ＋型ドレイン層３０１に達する経路で形成される。ゲート層３０９とソース層３０３ａとの間に逆バイアスが印加されると、ゲート層３０９から伸びた空乏層は上記のチャンネルを絞ることになる。
【０１１９】
本実施形態のＳＩＴの構造上の特徴とその効果について、より詳細に説明する。図２７に示す様に、ｎ型の高抵抗半導体層（ＳｉＣ層）３０２の一方の面（裏面）には低抵抗のｎ＋　型半導体層３０１がドレイン層として設けられている。３１６はドレイン電極（第４の電極）で、３１９はドレイン引出し配線である。
【０１２０】
設計耐圧により高抵抗半導体層３０２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０１４〜１×１０１６ｃｍ−３，厚さの範囲は５〜１００μｍである。ドレイン層の不純物濃度はたとえば２×１０１９ｃｍ−３である。ｎ型ドーパントとしては例えば窒素、リン、砒素が用いられる。
【０１２１】
ｎ型の高抵抗半導体層３０２のもう一つの面（表面）にはソース層３０３ａ（ソース電極（第２の電極）３１４）と短絡される高濃度ｐ＋　型埋め込み層３２０が部分的に形成され、終端領域においては終端構造（リサーフ層）３０７とつながっている。このｐ＋　型埋め込み層３２０の不純物濃度は例えば２×１０１８ｃｍ−３である。（第３の）電極３１５とｐ＋型埋め込み層３２０の接触部分にはオーミックコンタクトを形成するため、さらに例えば１×１０２０ｃｍ−３以上高濃度のｐ＋＋型層が形成される。中央領域のｐ＋　型埋め込み層３２０には、図示は省略されているが、ソース層３０３ａに開口を設け、高濃度層のコンタクト等を介してソース引出し線１７が接続されている。
【０１２２】
ｐ＋型埋め込み層３２０の上部の凸部には、ゲート（第１の）電極３２１と接触する高濃度ｐ＋型ゲート層３０９が形成される。ゲート層３０９の不純物濃度は例えば２×１０１８ｃｍ−３である。このゲート層３０９下のｎ型層の濃度は例えば２×１０１６ｃｍ−３である。ゲート電極３２１と直接接触するゲート層３０９の部分にはオーミックコンタクトを形成するために１×１０２０ｃｍ−３以上の高濃度層（不図示）が形成される。ｐ型ドーパントとしては例えばＡｌ、ホウ素（Ｂ）が用いられる。
【０１２３】
ソース層３０１ａの濃度は例えば２×１０１９ｃｍ−３であり、ソース電極３１４との接触部分はオーミックコンタクトを形成するために１×１０２０ｃｍ−３以上の高濃度層（不図示）が形成される。
【０１２４】
終端構造（リサーフ層）３０７はｐ−　型の低濃度層であり、その不純物濃度はたとえば３×１０１７ｃｍ−３であり、深さは０．６μｍである。
【０１２５】
本実施形態の特徴はゲート電極３２１とソース電極３１４が自己整合的に形成される点である。そのためマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。またゲート電極３２１が高濃度ｐ＋　型埋め込み層３２０の上部にあるためにゲートドレイン間の容量が小さく、高速動作が可能である。また図１４に示すカスコード接続の回路において、素子２０の代わりに図２７の素子３００をコレクタ電極側にドレイン電極を接続し、エミッタ電極側にソース電極を接続して使用すれば、外部からは通常のＭＯＳＦＥＴと同様のノーマリオフのスイッチ素子として動作させることができる。
【０１２６】
（第６の実施形態）
第６の実施形態の高耐圧半導体装置は、図２８に示すように、第５の実施形態（図２７）の裏面の半導体層３０１をｎ型からｐ型に変えて、ＳＩサイリスタとしたものである。上面図は図２と同様になるので省略する。
【０１２７】
まず、本実施形態のＳＩサイリスタにおける構造上の特徴とその効果について説明する。図２８に示す様に、ｎ型の高抵抗半導体層（ＳｉＣ層）３０２の一方の面（裏面）には低抵抗ｐ＋型半導体層３０１´がコレクタ層として設けられている。３１６はコレクタ電極（第４の電極）、１９´はコレクタ電極引出し線である。
【０１２８】
設計耐圧により高抵抗半導体層３０２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０１４〜１×１０１６ｃｍ−３，厚さの範囲は５〜１００μｍである。コレクタ層３０１´の不純物濃度はたとえば１×１０１９ｃｍ−３である。ｎ型ドーパントとしては例えば窒素、リン、砒素が用いられる。
【０１２９】
高抵抗半導体層３０２のもう一つの面（表面）にはエミッタ層３０３ａと短絡される高濃度ｐ＋型埋め込み層３２０が部分的に形成され、終端部においては終端構造（リサーフ層）３０７とつながっている。このｐ＋型埋め込み層３２０の不純物濃度は例えば２×１０１８ｃｍ−３である。ｐ＋型埋め込み層３２０と（第３の）電極３１５との接触部分には、オーミックコンタクトを形成するため、さらに例えば１×１０２０ｃｍ−３以上の高濃度のｐ＋＋型層が形成される。中央部のｐ＋　型埋め込み層３２０には、図示は省略されているが、ソース層３０３ａに開口を設け、高濃度層のコンタクト等を介してエミッタ引出し線１７´が接続されている。
【０１３０】
ｐ＋型埋め込み層３２０の上部の凸部には、ゲート電極（第１の電極）３２１と接触する高濃度ｐ＋型ゲート層３０９が形成される。ゲート層３０９の不純物濃度は例えば２×１０１８ｃｍ−３である。このゲート層３０９下のｎ型層の濃度はたとえば２×１０１６ｃｍ−３である。ゲート電極３２１と直接接触するゲート層３０９の部分にはオーミックコンタクトを形成するために１×１０２０ｃｍ−３以上の高濃度層（不図示）が形成される。ｐ型ドーパントとしては例えばＡｌ、ホウ素（Ｂ）が用いられる。
【０１３１】
エミッタ層３０１ａの濃度は例えば２×１０１９ｃｍ−３であり、エミッタ電極（第２の電極）３１４との接触部分はオーミックコンタクトを形成するために１×１０２０ｃｍ−３以上の高濃度層（不図示）が形成される。
【０１３２】
終端構造（リサーフ層）３０７はｐ−型の低濃度層であり、その不純物濃度はたとえば３×１０１７ｃｍ−３であり、深さは０．６μｍである。
【０１３３】
本実施形態の特徴はゲート電極とエミッタ電極が自己整合的に形成される点である。そのためマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。またゲート層３０９がｐ＋型埋め込み層３２０の上部にあるために、ゲートコレクタ間の容量が小さく、高速動作が可能である。また図１４に示すカスコード接続の回路において、素子２０の代わりに図２８の素子を使用すれば、外部からは通常のＭＯＳＦＥＴと同様のノーマリオフのスイッチ素子として動作させることができる。
【０１３４】
（第７の実施形態）
図２９は第７の実施形態に係る高耐圧半導体装置（ＭＯＳＦＥＴ）の部分断面図である。本実施形態のＭＯＳＦＥＴは第５の実施形態のＳＩＴと類似な埋め込み層構造を有しており、このＳＩＴと同一基板上に容易に形成することができる。
【０１３５】
まず、本実施形態の高耐圧半導体スイッチング素子における構造上の特徴とその効果について説明する。図２９に示すように、ｎ型の高抵抗半導体層（ＳｉＣ層）４０２の一方の面（裏面）には低抵抗のｎ＋　型半導体層４０１がドレイン層として設けられている。参照番号４１６はドレイン電極、１９はドレイン電極引出し線である。
【０１３６】
設計耐圧により高抵抗半導体層４０２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０１４〜１×１０１６ｃｍ−３，厚さの範囲は５〜１００μｍである。ドレイン層４０１の不純物濃度は、例えば１×１０１９ｃｍ−３である。ｎ型ドーパントとしては、例えば窒素、リン、砒素が用いられる。
【０１３７】
ｎ型の高抵抗半導体層４０２のもう一つの面（表面）にはソース層４０３（ソース電極４１４）と短絡される高濃度ｐ＋型埋め込み層４２０が部分的に形成され、終端部においては終端構造（リサーフ層）４０７とつながっている。このｐ＋型埋め込み層４２０の不純物濃度は例えば２×１０１８ｃｍ−３である。ｐ＋型埋め込み層４２０と電極４１５との接触部分にはオーミックコンタクトを形成するため、さらに例えば１×１０２０ｃｍ−３以上の高濃度のｐ＋＋型層が形成される。中央部のｐ＋　型埋め込み層４２０には、図示は省略されているが、ソース層４０３に開口を設け、高濃度層のコンタクト等を介してソース引出し線１７が接続されている。
【０１３８】
ｐ＋　型埋め込み層４２０の上部には、上記のｎ型ソース層４０３に隣接して低濃度ｐ−　型層が形成されている。低濃度ｐ−　型層の上部には例えばポリシリコンによるゲート電極４０９が絶縁的に形成されている。ゲート電極４０９のソース層４０３と反対側にはｎ型層４３０が形成され、隣接するｐ＋　型埋め込み層４２０間のｎ型領域４３１とつながっている。
【０１３９】
このｎ型領域４３１の上部には高濃度ｐ＋　型層４２３が形成され、短絡電極４２５により、隣接するｎ＋　型層４２２と短絡されている。ゲート電極４０９の上部電極４２１とソース電極４１４および短絡電極４２５は、側壁絶縁膜４１０を利用して自己整合的に形成される。
【０１４０】
ゲート電極４０９下のｐ−　型層の濃度は、例えば１×１０１７ｃｍ−３である。高濃度ｐ＋　型層４２３の不純物濃度は例えば２×１０１８ｃｍ−３であるが、短絡電極４２５と直接接触する部分にはオーミックコンタクトを形成するために、１×１０２０ｃｍ−３以上の高濃度層が形成される。ｐ型ドーパントとしては例えばＡｌ、ホウ素（Ｂ）が用いられる。
【０１４１】
ｎ型ソース層４０３の濃度は例えば２×１０１９ｃｍ−３であり、ソース層４０３とソース電極４１４との接触部分はオーミックコンタクトを形成するために１×１０２０ｃｍ−３以上の高濃度層が形成される。
【０１４２】
ゲート電極４０９のドレイン側のｎ型層４３０の濃度は例えば２×１０１６ｃｍ−３であるが、短絡電極４２５が接触する部分のｎ＋　型層４２２の濃度は１×１０２０ｃｍ−３以上の高濃度層が形成される。終端構造４０７はｐ−　型の低濃度層であり、その不純物濃度は例えば３×１０１７ｃｍ−３であり、深さは０．６μｍである。
【０１４３】
本実施形態の特徴はゲート電極４２１とソース電極４１４が自己整合的に形成され、またＭＯＳゲートによりスイッチングの制御がなされる点である。自己整合プロセスによりマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。ＭＯＳゲートにより制御がなされるため、外部回路を形成することなく通常のＭＯＳＦＥＴと同様のノーマリオフのスイッチ素子として動作させることができる。
【０１４４】
また、逆電圧印加時に電圧はＭＯＳＦＥＴ部分ではなく、ｐ＋　型埋め込み層４２０とｎ−　型高抵抗半導体層４０２で形成されるｐｎ接合に印加されるため、ＭＯＳＦＥＴ部分の耐圧を下げてＭＯＳＦＥＴの抵抗を下げることができる。単体のＳｉＣ−ＭＯＳＦＥＴではＭＯＳＦＥＴ部分の抵抗が高いが、この構造をとることにより低抵抗で高耐圧の素子を実現できる。
【０１４５】
より詳細には、ＭＯＳＦＥＴがオフの時（例えば、ゲート電圧、ソース電圧が０Ｖ，ドレイン電圧が１０００Ｖ）、リーク電流がドレイン電極よりｎ型層あるいは領域４０１、４０２、４３１、４３０を経由してソース電極側に流れる。このとき、ｎ型領域４３１、４３０において電圧降下が生じ、０Ｖであるｐ＋　型埋め込み層４２０との間に逆バイアスが印加される。これにより、ｐ＋　型埋め込み層４２０より空乏層が延び、ｐ＋層４２３側の空乏層まで達してリーク電流の経路をピンチオフする。このため、ドレイン・ソース間に印加された高電圧は上記のｐｎ接合に印加され、ＭＯＳＦＥＴ部分は高電圧から保護されることになる。
【０１４６】
（第８の実施形態）
第８の実施形態の高耐圧半導体装置は、図３０に示すように、第７の実施形態（図２９）の裏面の半導体層４０１をｎ型からｐ型に変えて、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）としたものである。
【０１４７】
まず、本実施形態の高耐圧半導体スイッチング素子における構造上の特徴とその効果について説明する。図２９に示す様に、ｎ型の高抵抗半導体層（ＳｉＣ層）４０２の一方の面（裏面）には低抵抗ｐ−　型半導体層４０１´がコレクタ層として設けられている。参照番号４１６はコレクタ電極、１９´はコレクタ電極引出し線である。
【０１４８】
設計耐圧により高抵抗半導体層４０２の濃度及び厚さが決定されるが、例えば不純物濃度の範囲は１×１０１４〜１×１０１６ｃｍ−３、厚さの範囲は５〜１００μｍである。コレクタ層４０１´の不純物濃度はたとえば１×１０１９ｃｍ−３である。ｎ型ドーパントとしては例えば窒素、リン、砒素が用いられる。
【０１４９】
ｎ型の高抵抗半導体層４０２のもう一つの面（表面）にはエミッタ層４０３（エミッタ電極４１４）と短絡される高濃度ｐ＋型埋め込み層４２０が部分的に形成され、終端部においては終端構造（リサーフ層）４０７とつながっている。このｐ＋型埋め込み層４２０の不純物濃度は例えば２×１０１８ｃｍ−３である。ｐ＋型埋め込み層４２０と電極４１５との接触部分にはオーミックコンタクトを形成するため、さらに例えば１×１０２０ｃｍ−３以上の高濃度のｐ＋＋型層が形成される。中央部のｐ＋　型埋め込み層４２０には、図示は省略されているが、エミッタ層４０３に開口を設け、高濃度層のコンタクト等を介してエミッタ引出し線１７´が接続されている。
【０１５０】
ｐ＋　型埋め込み層４２０の上部には、上記のｎ型ソース層４０３に隣接して低濃度ｐ−　型層が形成されている。低濃度ｐ−　型層の上部には例えばポリシリコンによるゲート電極４０９が絶縁的に形成されている。ゲート電極４０９のソース層４０３と反対側にはｎ型層４３０が形成され、隣接するｐ＋　型埋め込み層４２０間のｎ型領域４３１とつながっている。
【０１５１】
このｎ型領域４３１の上部には高濃度ｐ＋　型層４２３が形成され、短絡電極４２５により、隣接するｎ＋　型層４２２と短絡されている。ゲート電極４０９の上部電極４２１とエミッタ電極４１４および短絡電極４２５は、側壁絶縁膜４１０を利用して自己整合的に形成される。
【０１５２】
ゲート電極４０９下のｐ−　型層の濃度は、例えば１×１０１７ｃｍ−３である。高濃度ｐ＋　型層４２３の不純物濃度は例えば２×１０１８ｃｍ−３であるが、短絡電極４２５と直接接触する部分にはオーミックコンタクトを形成するために、１×１０２０ｃｍ−３以上の高濃度層が形成される。ｐ型ドーパントとしては例えばＡｌ、ホウ素（Ｂ）が用いられる。
【０１５３】
ｎ型エミッタ層４０３の濃度は例えば２×１０１９ｃｍ−３であり、エミッタ層４０３とエミッタ電極４１４との接触部分はオーミックコンタクトを形成するために１×１０２０ｃｍ−３以上の高濃度層が形成される。
【０１５４】
ゲート電極４０９のコレクタ側のｎ型層４３０の濃度は例えば２×１０１６ｃｍ−３であるが、短絡電極４２５が接触する部分のｎ＋　型層４２２の濃度は１×１０２０ｃｍ−３以上の高濃度層が形成される。終端構造４０７はｐ−　型の低濃度層であり、その不純物濃度は例えば３×１０１７ｃｍ−３であり、深さは０．６μｍである。
【０１５５】
本実施形態の特徴は、ゲート電極とエミッタ電極が自己整合的に形成され、またＭＯＳゲートによりスイッチングの制御がなされる点である。自己整合プロセスによりマスクずれを許容するための無効領域が不必要となり、無効領域に起因する面積あたりの抵抗値の増大を抑制することができる。ＭＯＳゲートにより制御がなされるため、外部回路を形成することなく通常のＩＧＢＴと同様のノーマリオフのスイッチ素子として動作させることができる。
【０１５６】
また逆電圧印加時に電圧はＭＯＳＦＥＴ部分ではなく、ｐ＋　型埋め込み層４２０とｎ−　型高抵抗半導体層４０２で形成されるｐｎ接合に印加されるため、ＭＯＳＦＥＴ部分の耐圧を下げてＭＯＳＦＥＴの抵抗を下げることができる。単体のＳｉＣ−ＩＧＢＴではＭＯＳＦＥＴ部分の抵抗が高いが、この構造をとることにより低抵抗で高耐圧の素子を実現できる。
【０１５７】
より詳細には、ＭＯＳＦＥＴがオフの時（例えば、ゲート電圧、ソース電圧が０Ｖ，ドレイン電圧が１０００Ｖ）、リーク電流がコレクタ電極よりｎ型層あるいは領域４０１、４０２、４３１、４３０を経由してエミッタ電極側に流れる。このとき、ｎ型領域４３１、４３０において電圧降下が生じ、０Ｖであるｐ＋　型埋め込み層４２０との間に逆バイアスが印加される。これにより、ｐ＋　型埋め込み層４２０より空乏層が延び、ｐ＋層４２３側の空乏層まで達してリーク電流の経路をピンチオフする。このため、コレクタ・エミッタ間に印加された高電圧は上記のｐｎ接合に印加され、ＭＯＳＦＥＴ部分は高電圧から保護されることになる。
【０１５８】
なお、上記各実施形態では半導体層としてＳｉＣ層を例に挙げて説明したが、ＳｉＣの結晶形には多くの多形が存在し、４Ｈ−ＳｉＣと呼ばれる結晶形を用いることが望ましい。その他、３Ｃ−ＳｉＣと呼ばれる結晶形を用いても良い、さらには２Ｈ−ＳｉＣ、６Ｈ−ＳｉＣと呼ばれる結晶形を用いてもよい。また、素子形成には通常（０００１）面と呼ばれる面を用いるが、（１１２−０）などの他の結晶方位面を用いることも可能である。さらに本発明は、特に半導体層としてＳｉＣ層を用いる場合に効果が多大であるが、その他の半導体、例えば他のＩＶ族半導体（Ｓｉ、ＳｉＧｅ等）やＩＩＩ−Ｖ族半導体（ＧａＡｓ、ＧａＮ等）に対しても適用することができる。また、導電型のｐｎを逆にしても良い。
【０１５９】
また、上記実施形態では終端構造としてリサーフ層を用いたが、その他の終端構造、例えばガードリング構造を用いることも可能である。また、ＳｉＣの場合、オーミックコンタクトをとるための金属層としては、上記実施形態以外にコバルト、アルミニウムが挙げられ、ショットキーコンタクトをとるための金属層としては上記実施形態以外にニッケル、モリブデン、ニッケルシリサイド、コバルト、コバルトシリサイド、金が挙げられる。
【０１６０】
さらにまた、上記実施形態では一導電型不純物を高濃度に含む基板上に高抵抗半導体層を設けたが、これに限られず、高抵抗半導体基板の一表面に一導電型不純物を高濃度に含む半導体層をイオン注入やエピタキシャル成長により形成することも可能である。
【０１６１】
その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することが可能である。
【０１６２】
【発明の効果】
本発明によれば、スイッチオフ特性に優れた低オン抵抗の高耐圧半導体素子を高い歩留まりで提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る高耐圧半導体装置（ＳＩＴ）の摸式的かつ部分的な断面図である。
【図２】本発明の第１の実施形態に係る高耐圧半導体装置の電極を除いた上面図である。
【図３】本発明の第１の実施形態に係る高耐圧半導体装置の電極を含む上面図であり、図１は図３のＩ−Ｉ線に沿った断面で、素子中央付近から終端領域にかけての部分断面図に相当する。
【図４】第１の実施形態の半導体装置のコンタクト構造を示す摸式的な断面図であり、図３のＩ−Ｉ線に沿った断面に相当する。
【図５】第１の実施形態にかかる高耐圧半導体装置（ＳＩＴ）の製造工程の一段階を断面図である。
【図６】図５に続く段階を示す断面図である。
【図７】図６に続く段階を示す断面図である。
【図８】図７に続く段階を示す断面図である。
【図９】図８に続く段階を示す断面図である。
【図１０】図９に続く段階を示す断面図である。
【図１１】図１０に続く段階を示す断面図である。
【図１２】図１１に続く段階を示す断面図である。
【図１３】第２の実施形態に係る高耐圧半導体装置（ＳＩサイリスタ）の摸式的な部分断面図である。
【図１４】第２の実施形態に係る高耐圧半導体装置を使用したカスコード接続のスイッチ回路の回路図である。
【図１５】第３の実施形態に係る高耐圧半導体装置（ＪＢＳ）の模式的な部分断面図である。
【図１６】第３の実施形態に係る高耐圧半導体装置の上面図であり、図１５は図１６のＸＶ−ＸＶ線に沿った断面において、素子中央付近から終端領域にかけての部分断面図に相当する。
【図１７】第３の実施形態に係る高耐圧半導体装置の製造方法の一段階を示す断面図である。
【図１８】図１７の次の段階を示す断面図である。
【図１９】図１８の次の段階を示す断面図である。
【図２０】図１９の次の段階を示す断面図である。
【図２１】図２０の次の段階を示す断面図である。
【図２２】図２１の次の段階を示す断面図である。
【図２３】図２２の次の段階を示す断面図である。
【図２４】図２３の次の段階を示す断面図である。
【図２５】第４の実施形態に係る高耐圧半導体装置（ＳＩＴ）の構成を示す上面図である。
【図２６】図２５のＸＸＶＩ−ＸＸＶＩ線に沿った断面において、素子中央付近から終端部にかけての部分断面図である。
【図２７】第５の実施形態に係る高耐圧半導体装置（ＳＩＴ）の構成を示す摸式的な部分断面図である。
【図２８】第６の実施形態に係る高耐圧半導体装置（ＳＩサイリスタ）の構成を示す摸式的な部分断面図である。
【図２９】第７の実施形態に係る高耐圧半導体装置（ＭＯＳＦＥＴ）の構成を示す摸式的な部分断面図である。
【図３０】第８の実施形態に係る高耐圧半導体装置（ＩＧＢＴ）の構成を示す摸式的な部分断面図である。
【符号の説明】
１…ドレイン層
２…ｎ型の高抵抗半導体層
３ａ…ｎ型の第１の半導体層
３ｂ…ｎ型の半導体層
４…マスクパターン
５、５´…トレンチ
５ａ，５ｂ，５ｃ…トレンチ部の側面
６…レジストパターン
７…リサーフ層
８…レジストパターン
９…ｐ型の第２の半導体層（ゲート層）
１０ａ，１０ｂ，１０ｃ…側壁絶縁膜
１１…レジストパターン
１２…ゲートコンタクト層
１３…金属パターン
１４…ソース電極
１５…ゲート電極
１６…ドレイン電極
１７…ソース引出し電極配線
１８…ゲート引出し電極配線
１９…ドレイン引出し電極配線
２０…絶縁膜
２１…ＭＯＳＦＥＴ
２２…制御ゲート
２３…ＳＩサイリスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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