(57)【要約】【課題】ゲートバイアスが深い条件下でもドレイン−ソース間のリーク電流を低減可能なレーザダイオードの駆動回路を提供すること。【解決手段】レーザダイオードの駆動回路を構成する差動対ＦＥＴの電流源ＦＥＴを相互に直列に接続することとし、さらに、この直列接続されたＦＥＴに対するゲートバイアス電位を抵抗分割によって適切に印加することとした。このため、電流源ＦＥＴのドレイン−ソース間に印加される電圧が２つの直列配列されたＦＥＴで分割されて１つのＦＥＴに印加される電圧は、従来の構成の電流源ＦＥＴに印加される電圧に比較して低くなる。これにより、ゲートバイアスが深い条件下でもドレイン−ソース間のリーク電流を低減可能なレーザダイオードの駆動回路を提供することが可能となる。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
変調信号に応じた光信号を出力するレーザダイオードの駆動回路であって、
第１の信号の入力を受ける差動対トランジスタと、
第２の信号を抵抗分割により分圧するための分圧回路と、
前記差動対トランジスタの第１の電流源回路とを備え、
前記第１の信号は互いに相補的な２つの信号からなり、
当該相補的な２つの信号の各々は、前記差動対トランジスタを構成するトランジスタの制御端子の夫々に入力され、
前記差動対トランジスタの一方のアノードは、前記レーザダイオードに接続されており、
前記第１の電流源回路は、前記差動対トランジスタの共通カソードに接続された第１のトランジスタと、当該第１のトランジスタに直列接続された同極性の第２のトランジスタとから構成され、当該第１のトランジスタと当該第２のトランジスタの制御端子の各々には前記分圧された第２の信号が入力され、
前記レーザダイオードに流れる電流を遮断するように前記第２の信号を制御した際に、前記第２のトランジスタのアノードとカソード間の電圧が低減されることにより前記第１の電流源回路に流れる電流が実質的にゼロとなり、前記差動対トランジスタから前記レーザダイオードに対して出力される電流が実質的に遮断されることを特徴とするレーザダイオードの駆動回路。
【請求項２】
前記第１のトランジスタの制御端子に入力される前記分圧された第２の信号は、前記レーザダイオードの光出力を一定に保つための光出力制御信号であることを特徴とする請求項１に記載のレーザダイオードの駆動回路。
【請求項３】
第２の電流源回路と電圧レベル制御用ダイオードとを備え、
前記第２のトランジスタのカソードが、当該第２の電流源回路と当該電圧レベル制御用ダイオードのアノードに接続されており、当該第２のトランジスタのカソード電位が所定の値にバイアスされていることを特徴とする請求項１または２に記載のレーザダイオードの駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、レーザダイオードの駆動回路に関し、より詳細には、ドレイン−ソース間のリーク電流を低減可能なレーザダイオードの駆動回路に関する。
【０００２】
【従来の技術】
レーザダイオード（ＬＤ）の駆動には、通常、信号に対応してＬＤをＯＮ／ＯＦＦさせるための変調電流と、ＬＤをレーザモードで動作させるために最低必要な電流であるバイアス電流の２種類の電流が必要とされる。
【０００３】
図７は、従来のＬＤ駆動装置の一般的な回路の例を説明するための図で、この回路図には、変調電流コントロール端子を介して入力される変調信号に応答して変調電流をスイッチングするための差動増幅回路が示されている。
【０００４】
このＬＤ駆動装置に備えられるＩＣ７０は、相補的に信号が入力される差動トランジスタ対Ｑ１、Ｑ２を備えている。差動トランジスタ対Ｑ１、Ｑ２は、エンハンスメント型またはデプレッション型のＦＥＴであり、トランジスタＱ１にはＬＤが接続され、トランジスタＱ２には、トランジスタＱ１に接続されるＬＤの等価抵抗にほぼ等しい抵抗値を有する外付け抵抗Ｒ１が接続されている。
【０００５】
この差動トランジスタ対Ｑ１、Ｑ２は、共通のソースである電流源トランジスタＱ４に接続されている。また、電流源トランジスタＱ４のソースは、順方向接続されたダイオードＤ１に接続され、そのゲートには、ＩＣ７０外部のＡＰＣ（Ａｕｔｏ　Ｐｏｗｅｒ　Ｃｏｎｔｒｏｌ）回路７１から変調電流コントロール端子７２に電圧ＶＭが印加され変調電流制御のための信号入力がなされる。
【０００６】
ここで、ダイオードＤ１は、電流源トランジスタＱ４をＯＦＦさせる際にトランジスタＱ４のゲート−ソース間電圧ＶＧＳをマイナスに振り込むためのレベルシフタダイオードである。また、図中のＲ２は、変調電流コントロール端子７２が開放されたときに、電圧ＶＭをＶＳＳとして電流源トランジスタＱ４をＯＦＦさせるための抵抗である。
【０００７】
図７に示した回路において、信号入力ＩｎがＨｉｇｈのときは、トランジスタＱ１がＯＮ、トランジスタＱ２がＯＦＦとなるため、電流源トランジスタＱ４で設定された定電流は主にトランジスタＱ１を流れ、その結果ＬＤへと流れることとなる。一方、信号入力ＩｎがＬｏｗのときはその反転入力／ＩｎがＨｉｇｈとなるため、トランジスタＱ２がＯＮ、トランジスタＱ１がＯＦＦとなり、その結果ＬＤには電流が流れない。このような電流経路の切り替えにより、信号入力に対応したＬＤの変調が行われる。
【０００８】
なお、バイアス電流はトランジスタＱ５により供給される。また、このバイアス電流は信号入力に依存せず、トランジスタＱ１がＯＦＦとなっている場合でもＬＤには定電流が供給される。
【０００９】
ＡＰＣ回路７１は、経時変化に伴ってＬＤの動作が本来の設定からずれることを防止し、また、周囲温度によるＬＤの発光強度の揺らぎを補正するために用いられる。具体的には、ＬＤから出射される光の一部（数％以下）を、ＬＤの後面（光取出面を前面とする）に配置されたフォトダイオード（ＰＤ）で受光・増幅し、その平均値を求め、この平均値と所定値との差をゼロとするように電流源トランジスタＱ４に印加されるゲートバイアスを制御する。
【００１０】
例えば、ＬＤの周囲温度が上昇したり、あるいは、ＬＤの寿命末期において、ＬＤの発光効率が本来の発光効率よりも低下した状態で所定の発光強度を得るためには、通常流すべき電流よりも多くの電流をＬＤに流す必要が生じる。そして、このような状況が極端になると、ＬＤ中に流れる電流によりＬＤ自身が破壊されてしまうおそれがある。従って、ＬＤの駆動回路には、このような過電流が生じてＬＤ自身を破壊しないように、電流源トランジスタＱ４に印加されるゲートバイアスをＯＦＦにしてＬＤに流れる電流を遮断する機能が求められる。特に、最近のＬＤの閾値電流は数ｍＡであり、このＬＤの発光のＯＮ／ＯＦＦを完全に制御するためには、ＯＮ／ＯＦＦ制御信号の制御回路に発生するリーク電流を１ｍＡ以下に抑えることが必要となる。
【００１１】
【発明が解決しようとする課題】
しかしながら、ＡＰＣ機能付きのＬＤ駆動回路の電流源に従来のＦＥＴを用いる場合には、外部から入力される制御信号によってＦＥＴをＯＦＦしようとしても、ＦＥＴのドレイン−ソース間にリーク電流が発生してしまうために、ＦＥＴの動作が完全にはＯＦＦされないという問題があった。
【００１２】
従来、ＦＥＴの高性能化（高速動作化）のためには、そのゲート長を短くする方法が一般的に採用されてきており、現在では、マイクロ波帯の応用を目的としたＦＥＴのゲート長は０．２〜０．３μｍ程度、集積化を目的とするＦＥＴのゲート長は０．３〜０．７μｍ程度とされている。しかしながら、ＦＥＴのゲート長を短くすることはＦＥＴの静的特性を損なう結果となってしまい、リーク電流の増大と耐圧の低下を招いてしまう。
【００１３】
図８は、ゲート長が０．５μｍのＦＥＴの典型的なドレイン−ソース間電流（ＩＤＳ）とドレイン−ソース間電圧（ＶＤＳ）のＩＤＳ−ＶＤＳ特性を説明するための図である。ゲート−ソース間に印加されるゲートバイアスＶＧＳが深い場合（ＩＤＳを流さない方向）でも、ＶＤＳを大きくしてゆくに従ってＩＤＳが増加し、いわゆるリーク電流が増大してくる。
【００１４】
従って、このような特性のＦＥＴをＬＤ駆動回路のスイッチング素子として用いると、ＦＥＴがＯＮとなってＬＤに電流が流れている状態ではＬＤは安定な特性を示すものの、ＦＥＴをＯＦＦとした状態のＬＤではＦＥＴに発生するリーク電流によってみかけ上ＦＥＴがＯＦＦされていないのと同様の状況が生じてしまうこととなる。その結果、ＬＤ駆動回路に求められる機能である「ＬＤの発光のＯＮ／ＯＦＦを完全に制御すること」を充分に担保することが困難であるという問題があった。
【００１５】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ゲートバイアスが深い条件下でもドレイン−ソース間のリーク電流を低減可能なレーザダイオードの駆動回路を提供することにある。
【００１６】
【課題を解決するための手段】
本発明は、このような目的を達成するために、請求項１に記載の発明は、変調信号に応じた光信号を出力するレーザダイオードの駆動回路であって、第１の信号の入力を受ける差動対トランジスタと、第２の信号を抵抗分割により分圧するための分圧回路と、前記差動対トランジスタの第１の電流源回路とを備え、前記第１の信号は互いに相補的な２つの信号からなり、当該相補的な２つの信号の各々は、前記差動対トランジスタを構成するトランジスタの制御端子の夫々に入力され、前記差動対トランジスタの一方のアノードは、前記レーザダイオードに接続されており、前記第１の電流源回路は、前記差動対トランジスタの共通カソードに接続された第１のトランジスタと、当該第１のトランジスタに直列接続された同極性の第２のトランジスタとから構成され、当該第１のトランジスタと当該第２のトランジスタの制御端子の各々には前記分圧された第２の信号が入力され、前記レーザダイオードに流れる電流を遮断するように前記第２の信号を制御した際に、前記第２のトランジスタのアノードとカソード間の電圧が低減されることにより前記第１の電流源回路に流れる電流が実質的にゼロとなり、前記差動対トランジスタから前記レーザダイオードに対して出力される電流が実質的に遮断されることを特徴とする。
【００１７】
また、請求項２に記載の発明は、請求項１に記載のレーザダイオードの駆動回路において、前記第１のトランジスタの制御端子に入力される前記分圧された第２の信号は、前記レーザダイオードの光出力を一定に保つための光出力制御信号であることを特徴とする。
【００１８】
さらに、請求項３に記載の発明は、請求項１または２に記載のレーザダイオードの駆動回路において、第２の電流源回路と電圧レベル制御用ダイオードとを備え、前記第２のトランジスタのカソードが、当該第２の電流源回路と当該電圧レベル制御用ダイオードのアノードに接続されており、当該第２のトランジスタのカソード電位が所定の値にバイアスされていることを特徴とする。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
【００２０】
図１は、本発明のレーザダイード駆動回路の実施形態を説明するための回路図である。この図に示した回路は、後述する図２中の変調信号発生回路およびバイアス信号発生回路に共通に使用される。ここでは、この図に示した回路が変調信号発生回路であるものとして説明する。
【００２１】
この回路は、ＩＣ１０に備える差動対トランジスタＱ１、Ｑ２の構成およびこの差動対トランジスタＱ１、Ｑ２へのＬＤの接続の様子は図７に示した従来の回路と同様であるが、第１の電流源が相互に直列接続された２つのトランジスタＱ４とＱ５で構成されている点、および、ＡＰＣ回路１１からの入力信号を分圧してトランジスタＱ５のゲートに入力させるために新たに抵抗Ｒ３を追加している点において異なる。
【００２２】
トランジスタＱ４は、そのドレインが差動対トランジスタＱ１、Ｑ２の共通のソースに接続され、そのソースはトランジスタＱ５のドレインに接続され、そして、そのゲートには、ＩＣ１０の外部に設けられたＡＰＣ回路１１から変調電流コントロール端子１２に電圧ＶＭが印加されて変調電流制御のための信号入力がなされる。
【００２３】
抵抗Ｒ２´およびＲ３の抵抗値は、これらの抵抗値の和（＝Ｒ２´＋Ｒ３）がＲ２に等しくなる条件のもとで、ＡＰＣ回路１１により変調電流コントロール端子１２に適当な電圧が印加されてＬＤがＯＮ状態となったときにトランジスタＱ５のゲート−ソース間電位（ＶＧＳ）が０．５Ｖ程度になるように決定される。
【００２４】
トランジスタＱ５のソースは、電位設定用のダイオードＱ３および第２の電流源１３に接続されている。これら第２の電流源１３とダイオードＱ３とにより、トランジスタＱ５のソースは常に０．６〜０．７Ｖ程度にオフセットすることが可能となり、ＡＰＣ回路１１から変調電流コントロール端子１２に印加される電位がＶＳＳとほぼ等しくなった場合にトランジスタＱ５をＯＦＦすることが可能となる。トランジスタＱ４、Ｑ５で構成される第１の電流源によって設定される電流値は、ＬＤの種類にも依存するが、概ね数１０ｍＡ程度である。
【００２５】
トランジスタＱ５のゲート幅（ＷＧＱ５）は、ＬＤに流れる電流ＩＬＤが所望の電流値となるように決定される。なお、トランジスタＱ５のドレイン−ソース間のリーク電流を減らすためにはＷＧＱ５は可能な限り狭く設定する方が有利であり、その際に必要なドレイン−ソース間電流値を得るため、この回路ではＶＧＳを高く設定することとしている。
【００２６】
この回路において電源電圧ＶＳＳを一般的な値である−５．０Ｖと仮定すると、トランジスタＱ５のソース電位は、そのソースが第２の電流源１３およびダイオードＤ１によって自己バイアスされているので（ＶＳＳ＋０．７）Ｖ程度にクランプされて−４．３Ｖ程度となる。
【００２７】
一般に、ＦＥＴに流れる電流ＩＤＳは、近似的にｇｍ・（ＶＧＳ−Ｖｔｈ）２・ＷＧで与えられる。ここで、ｇｍは相互コンダクタンス、ＶＧＳはゲート−ソース間電圧、ＶｔｈはＦＥＴの閾値電圧、そして、ＷＧはゲート幅である。すなわち、ゲート−ソース間電圧ＶＧＳをＦＥＴの閾値電圧Ｖｔｈ以上とするとＦＥＴに電流が流れ始め、その電流値は、ゲート−ソース間電圧ＶＧＳとＦＥＴの閾値電圧Ｖｔｈとの差の２乗に比例する関係を示す。
【００２８】
この関係から明らかなように、ＶＧＳを高く設定することとすれば、ＦＥＴに所定の電流を流すことが可能なゲート幅ＷＧを狭くすることが可能となる。従って、本発明の回路ではＶＧＳを例えば０．４〜０．５Ｖと設定する。仮にＶＧＳを０．５Ｖとすると、トランジスタＱ５のゲート電位はソース電位から０．５Ｖだけ高い値となり−３．８Ｖ程度の値が得られるから、このゲート電位となるように抵抗Ｒ２´およびＲ３の抵抗分圧比を調整する。
【００２９】
また、ＡＰＣ回路１１からの入力レベルがＶＳＳから１．５Ｖ程度上昇した値（−３．５Ｖ）を中心にＡＰＣ制御を行う場合には、抵抗Ｒ２´およびＲ３の抵抗分圧比を、Ｒ３／（Ｒ２´＋Ｒ３）＝（０．７＋０．５）／１．５（＝４／５）を満足するように設定すればよい。この場合、ＦＥＴのゲートには殆ど電流は流れないので、例えば、Ｒ２´を０．３ｋΩ、Ｒ３を１．２ｋΩとすることができる。
【００３０】
トランジスタＱ５のゲート幅ＷＧＱ５は、所望の電流値ＩＤＳが得られるように設定すればよく、そのゲートバイアスが＋０．５Ｖ程度の場合には例えば７００μｍとすることができる。なお、ゲート幅ＷＧＱ５は、ＦＥＴから取り出したい電流値、閾値電圧、特性などに依存し、７００μｍ程度に限定されるものではない。
【００３１】
ＩＣ１０を以上のように構成した場合、トランジスタＱ５のドレーン電位はトランジスタＱ４のゲート入力電位よりも低い電位となる。仮に、トランジスタＱ４の特性がトランジスタＱ５の特性と同じであれば、トランジスタＱ５のドレーン電位は、ＡＰＣ制御信号にもよるが、−３．５Ｖ−０．５Ｖ＝−４．０Ｖとなり、ドレーン−ソース間電圧は０．３Ｖ程度となる。
【００３２】
一方、図７に示したような従来の回路構成の場合、図７中のトランジスタＱ４が図１中のトランジスタＱ５と同様の特性を有すると仮定すると、トランジスタＱ４のドレーン電位は、ＡＰＣ入力電位よりも高い電位を有するＩｎあるいは／Ｉｎの電位によって規定される電位となることは明らかである。
【００３３】
従って、図１に示すトランジスタＱ５のドレーン−ソース間電圧は、図７に示すトランジスタＱ４に比較して大幅に低減されることとなり、図１のトランジスタＱ５のドレーン−ソース間電圧を所望の範囲に設定することが可能になる。
【００３４】
なお、図１におけるトランジスタＱ４のドレーン−ソース間電圧は、図７におけるトランジスタＱ４のドレーン−ソース間電圧よりも、僅かに低くなる程度である。
【００３５】
図１に示す回路において、トランジスタＱ４のゲート電位を例えばＶＳＳとすると、トランジスタＱ５のゲート−ソース間は逆バイアスされるとともに、トランジスタＱ５のドレーン−ソース間電圧は無視し得る程度の値になる。このことは、トランシスタＱ４のゲート入力電位を制御することにより、トランジスタＱ４およびトランジスタＱ５に流れる電流を実質的にゼロとすることが可能なことを意味しており、リーク電流を大幅に低減させることが可能になる。
【００３６】
図２は、本発明のＬＤ駆動装置のＬＤ駆動回路の全体図および概念的なＡＰＣ回路の例を説明するための図で、このＬＤ駆動回路は、データ入力バッファアンプ回路２１と、クロック入力バッファアンプ回路２２と、Ｄ−Ｆ／Ｆ回路２３と、変調信号発生回路２４と、バイアス信号発生回路２５とで構成されている。
【００３７】
データ入力バッファアンプ回路２１およびクロック入力バッファアンプ回路２２は、周知の構成の差動出力のＦＥＴ増幅回路であり、これらのアンプは２．５ＧＨｚ以上の周波数の信号を制御するために入力端子間は５０Ωに整合されている。
【００３８】
これらのデータ入力バッファアンプ回路２１およびクロック入力バッファアンプ回路２２から出力された信号は、Ｄ−Ｆ／Ｆ回路２３へと伝送されてリタイミングされ、ＬＤ駆動変調信号となる。
【００３９】
Ｄ−Ｆ／Ｆ回路２３には、データ信号Ｄおよびその反転信号である／Ｄ、並びにクロック信号ＣＬＫおよびその反転信号／ＣＬＫの相補的入力に対応する入力部を有し、さらに、不可能化（Ｄｉｓａｂｌｅ：ＤＳ）信号の相補的入力ＤＳおよび／ＤＳに対応する入力部も備えられている。このＤＳ信号は、ＬＤの保護および安全規格のために設けられているもので、ＤＳ信号が真となった時に図中のＡ点の電位が強制的に電源電圧ＶＤＤに設定され、ＬＤへ供給される全ての電流が遮断される。
【００４０】
図３は、Ｄ−Ｆ／Ｆ回路の詳細な回路図で、通常のマスター−スレーブ型のＤ−Ｆ／Ｆ回路で構成されている。スレーブ側の出力部は、Ｄ−Ｆ／Ｆ回路からの出力Ｑおよびその反転出力／Ｑのそれぞれを強制的にＬｏｗおよびＨｉｇｈに設定するためのＤＳ回路が設けられている。
【００４１】
このＤＳ回路が設けられていることにより、トランジスタＱ６がＯＮ、トランジスタＱ７がＯＦＦの状態でＤＳ信号が真（Ｈｉｇｈ）になると、トランジスタＱ６とトランジスタＱ７のＯＮ／ＯＦＦ状態が反転し、トランジスタＱ６がＯＦＦ、トランジスタＱ７がＯＮの状態となる。
【００４２】
このようにしてトランジスタＱ７がＯＮされると、このトランジスタＱ７に接続されているトランジスタＱ８およびＱ９で構成される差動対トランジスタが機能するようになる。これらのトランジスタＱ８およびＱ９のそれぞれのゲートには予めトランジスタＱ８がＯＮ、トランジスタＱ９がＯＦＦとなるように固定バイアスが印加されているため、ＤＳ真信号が入力されると、Ｄ−Ｆ／Ｆ回路のＱ出力がＬｏｗ、／Ｑ出力がＨｉｇｈになるように強制的に設定される。
【００４３】
図４は、出力バッファ回路と変調駆動回路の構成を説明するための回路図である。この出力バッファ回路は通常のＦＥＴ差動増幅回路であり、２段直列接続されたＦＥＴで変調駆動回路の電流源を構成することにより、ＶＭがＯＦＦ（０Ｖ程度）となった場合でも電流源をＯＦＦすることが可能となる。
【００４４】
さらに、入力信号Ｄおよびその反転信号／ＤにはＤＳ信号が重畳されているので、ＶＭが正常動作している際にＤＳ信号が真となった場合には、Ｄ−Ｆ／Ｆ回路からの入力信号ＤがＬｏｗとなるため、ＯＵＴがＨｉｇｈとなり、ＯＵＴ端子と電源電圧ＶＤＤとの間に接続されているＬＤをＯＦＦすることが可能となる。
【００４５】
図５は、ＬＤバイアス電流制御回路の構成を説明するための回路図で、バイアス電流はＶｂｉａｓ信号によりその大きさが制御される。このＶｂｉａｓは、上述した変調駆動回路と同様に、トランジスタＱ４およびＱ５を直列接続した構成の回路によって制御されるので、Ｖｂｉａｓをカットしてほぼ０Ｖに設定することによりバイアス電流をほぼ完全に遮断することが可能である。
【００４６】
また、トランジスタＱ４のドレイン出力とＯＵＴ端子との間は、ＤＳ信号の入力を受けるトランジスタＱ１およびＱ２からなる差動回路が設けられており、ＤＳ信号が真となった場合にもＬＤに供給されるバイアス電流を遮断することを可能としている。この差動回路の動作によって、ＤＳ信号が真になった時にはトランジスタＱ４およびＱ５で設定された電流は専らトランジスタＱ２側に流れ、ＯＵＴ端子に接続されたＬＤへの電流供給が遮断されることとなる。
【００４７】
ＩＣ回路の外部には電位差モニタ用の抵抗Ｒｍｏｎが設けられ、この抵抗Ｒｍｏｎの両端に生じる電位差は常時モニタされており、所定の電位差以上となった場合にＤＳ信号が真となってＬＤ動作がＯＦＦされるようになっている。
【００４８】
ＶｂｉａｓはＡＰＣ回路を介して制御される。帰還ループ内の状況（特にＬＤとＰＤとの光結合）によってはＰＤで観測される光強度が弱くなることがあり、帰還制御によってＶｂｉａｓが大きくなるが、このＶｂｉａｓの増大によるＬＤ破壊を回避するために、予め抵抗Ｒｍｏｎの抵抗値をＬＤ破壊電流に至らない電流値となるように設定しておくことでＤＳ信号を機能させることが可能となる。
【００４９】
図６は、ＡＰＣ回路の構成を説明するための回路図である。通常、ＬＤの発光状態は、ＬＤ裏面近傍に設けられたＰＤでＬＤ裏面からの僅かな光（全光強度の１％以下の光強度）を検知してモニタされる。ＰＤからのモニタ信号は、先ず、初段のＩ／Ｖ変換器によって電流信号から電圧信号に変換される。これに併せて、帰還抵抗Ｒ１に並列に接続された容量Ｃ１により、遮断周波数を１／（２π・Ｒ１・Ｃ１）として、これよりも高域側を遮断することにより信号の平滑化が行われる。
【００５０】
ＬＤの発光強度が強くなるとこれに伴ってＰＤの出力電流も増大し、その結果、Ｉ／Ｖ変換器の出力が低下する。このＩ／Ｖ変換器の出力低下は、非反転増幅器に入力され、基準信号との差信号が演算・増幅されてＶｂｉａｓ信号としてＬＤ駆動回路に供給される。
【００５１】
非反転増幅器からの出力信号は入力信号と同位相であるため、Ｉ／Ｖ変換器の出力が低下すると、非反転増幅器の出力電位も低下する。従って、ＬＤ駆動回路に供給されるＶｂｉａｓ信号が低下してＬＤの発光強度が低下することとなる。このようにして帰還制御が実現する。
【００５２】
図６に示した回路例では、変調電流は、ＬＤ駆動の当初に変調電流コントロール端子に印加するバイアスを調整・固定し、このバイアスを変調電流コントロール端子に常時印加することで制御している。
【００５３】
なお、この固定バイアス回路に接続される抵抗Ｒ２に、その温度特性がＬＤ温度特性を相殺するような性質を有する抵抗を用いることでＬＤ温度特性を補償することも可能である。すなわち、ＬＤは温度上昇に伴って発光効率が低下する温度特性を有するため、抵抗Ｒ２として、温度上昇と共に抵抗値が減少する特性を有する抵抗を用いることとすれば、温度上昇に伴って変調電流コントロール端子に印加される電圧ＶＭが上昇し、ＬＤの温度特性を補償することが可能となる。
【００５４】
さらに、ＬＤの発光信号のうちの最大発光強度をＨｉｇｈ信号、最小発光強度をＬｏｗ信号としてこれらの差信号を随時モニタし、Ｖｂｉａｓに用いたＡＰＣ回路と同様の帰還制御を行うように回路設計することも可能であり、この帰還制御によって一定の変調光信号を得ることも可能である。
【００５５】
なお、これまで説明した実施の形態においては、本発明の回路をレーザダイオード（ＬＤ）の駆動回路として説明したが、これに限定されるものではなく、発光ダイオード（ＬＥＤ）などの他の発光素子を駆動させるための回路としても有効であることは明らかである。
【００５６】
【発明の効果】
以上述べたように、従来の回路構成のように１個の高速動作用ＦＥＴを電流源とした場合には、そのドレイン−ソース間電圧ＶＤＳは変調入力信号に応じて変化し、この電流源ＦＥＴのゲート−ソース間電圧ＶＧＳを深くしてＯＦＦにしようとしてもＶＤＳが大きくなるとリーク電流は増大してしまう。
【００５７】
このため、本発明のレーザダイオード駆動回路では、レーザダイオードの駆動回路を構成する差動対ＦＥＴの電流源ＦＥＴを相互に直列に接続することとし、さらに、この直列接続されたＦＥＴに対するゲートバイアス電位を抵抗分割によって適切に印加することとした。このため、電流源ＦＥＴのドレイン−ソース間に印加される電圧が２つの直列配列されたＦＥＴで分割されて１つのＦＥＴに印加される電圧は、従来の構成の電流源ＦＥＴに印加される電圧に比較して低くなる。これにより、ゲートバイアスが深い条件下でもドレイン−ソース間のリーク電流を低減可能なレーザダイオードの駆動回路を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明のレーザダイオード駆動装置の回路例を説明するための図である。
【図２】本発明のレーザダイオード駆動装置のＬＤ駆動回路の全体図および概念的なＡＰＣ回路の例を説明するための図である。
【図３】本発明のレーザダイオード駆動装置に備えるＤ−Ｆ／Ｆ回路の詳細な回路図である。
【図４】本発明のレーザダイオード駆動装置に備える出力バッファ回路と変調駆動回路の構成を説明するための回路図である。
【図５】本発明のレーザダイオード駆動装置に備えるＬＤバイアス電流制御回路の構成を説明するための回路図である。
【図６】本発明のレーザダイオード駆動装置に備えるＡＰＣ回路の構成を説明するための回路図である。
【図７】従来のレーザダイオード駆動装置の回路例を説明するための図である。
【図８】ゲート長が０．５μｍの従来のＦＥＴの典型的なＩＤＳ−ＶＤＳ特性を説明するための図である。
【符号の説明】
１０　ＩＣ
１１　ＡＰＣ回路
１２　変調電流コントロール端子
Ｑ１、Ｑ２　差動対トランジスタ
Ｑ３、Ｑ４、Ｑ５　トランジスタ
Ｄ１　ダイオード
Ｒ１、Ｒ２´、Ｒ３　抵抗
ＬＤ　レーザダイオード
【図１】
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【図２】
2004014704.tif 000004
【図３】
2004014704.tif 000005
【図４】
2004014704.tif 000006
【図５】
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【図６】
2004014704.tif 000008
【図７】
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【図８】
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