(57)【要約】【課題】２トランジスタ構造のメモリセルを行列状に配置したマスクＲＯＭ等の半導体記憶装置において、ワード線に接続されるゲート容量が大きく高速にワード線を立ち上げることができず、高速読みだしができないという問題があった。【解決手段】各行に２本のワード線を配置し、ビット線ＢＬ０〜ＢＬ１５に対応したメモリセルのゲート電極を一方のワード線ＷＬ０Ｌ，ＷＬ１Ｌに接続し、ビット線ＢＬ１６〜ＢＬ３１に対応したメモリセルのゲート電極を他方のワード線ＷＬ０Ｈ，ＷＬ１Ｈに接続し、選択されるビット線に応じてロウデコーダ８で１本のワード線を選択する構成とする。１本のワード線に接続されるメモリセルのゲート数を削減しゲート容量を削減できるため、ワード線の立ち上げの高速化が図れ、高速読み出しが可能となるとともに、必要なブロックのみゲート容量を充電する為、消費電力を削減できる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
列方向に並んで配置した複数のビット線と、
それぞれのソースが接地された第１および第２のトランジスタからなり、前記第１および第２のトランジスタのそれぞれのゲート電極をそれぞれに共有されるドレイン領域を挟んで行方向に並べて配置し、前記ドレイン領域を前記ビット線と接続または非接続することで異なるデータが記憶されたメモリセルを、行および列方向にそれぞれ複数配置したメモリセルアレイと、
各行についてそれぞれ行方向に並んで配置した第１および第２のワード線と、
前記第１および第２のワード線を選択するロウデコーダと、
列アドレス信号を入力し前記列アドレス信号に対応する前記ビット線を選択するカラムデコーダとを備え、
各行について、前記複数のビット線の一部のビット線に対応したメモリセルを構成する前記第１および第２のトランジスタのゲート電極を前記第１のワード線に接続するとともに、残りのビット線に対応したメモリセルを構成する前記第１および第２のトランジスタのゲート電極を前記第２のワード線に接続し、
前記ロウデコーダは、行アドレス信号および前記列アドレス信号を入力し、前記列アドレス信号が前記一部のビット線のいずれかに対応しているとき前記行アドレス信号に対応する行の前記第１のワード線を選択し、前記列アドレス信号が前記残りのビット線のいずれかに対応しているとき前記行アドレス信号に対応する行の前記第２のワード線を選択するようにし、
前記カラムデコーダによって選択されるビット線に対応し、かつ前記ロウデコーダによって選択されるワード線に接続されたゲート電極を有する前記メモリセルのデータが読み出されるようにした半導体記憶装置。
【請求項２】
ゲート電極が第１のワード線に接続されるメモリセルに対応した一部のビット線の数は、全ビット線数の１／２であることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置、特にマスクＲＯＭ等の不揮発性半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図５は従来の不揮発性半導体記憶装置のメモリセルアレイのレイアウトを示す平面図である。図５はＮチャンネルＭＯＳトランジスタで構成された、２行３２列のメモリセルアレイであり、ゲート電極１は、ドレイン領域２を挟む様に平行に配置され、複数ビットで共有し、メモリブロック領域の端で繋がっている。ここでは、２行３２列のメモリセルアレイは、２行１６列ずつの２つのメモリブロック領域からなる。ドレイン領域２はＲＯＭコードに従って生成されるコンタクト孔４を介して列方向に並んだそれぞれのビット線（ＢＬ０〜ＢＬ３１）に接続され、ドレイン領域２と同様の不純物領域からなるソース線３はＧＮＤ（グランド）に接続されている。従って１ビットのメモリセル２０は、２つのゲートとチャンネルを有している。またゲート電極１の上部には、メタル配線から成るワード線ＷＬ０、ＷＬ１が１行に１本づつ配置されており、ゲート電極１とワード線の間にコンタクト孔５を配置することで、ワード線１本当りの抵抗及び容量を削減している。１行目のメモリセルアレイのワード線ＷＬ０は、コンタクト孔５を介してゲート電極１に接続され、また２行目のメモリセルアレイのワード線ＷＬ１も同様に、コンタクト孔５を介してゲート電極１に接続されている。
【０００３】
図６に上記従来の不揮発性半導体記憶装置の構成を示す。１００は図５のレイアウトに示される２行３２列のＭＯＳトランジスタからなるメモリセルアレイであり、メモリセルＭ０ｎ（ｎ＝０〜３１）、Ｍ１ｎ（ｎ＝０〜３１）、ワード線ＷＬ０〜ＷＬ１、およびビット線ＢＬ０〜ＢＬ３１を備えている。１ビットのメモリセルＭ００は、２トランジスタ構造で、同電位となる２つのゲートを有し、ドレインはビット線ＢＬ０にソースはＧＮＤに接続されている。またメモリセルＭ０ｎ（ｎ＝０〜３１）のゲートはワード線ＷＬ０に接続され、ソースがＧＮＤに接続され、ドレインがＲＯＭコードに従ってビット線ＢＬ０〜ＢＬ３１に接続されている。またメモリセルＭ１ｎ（ｎ＝０〜３１）のゲートはワード線ＷＬ１に接続され、ソースがＧＮＤに接続され、ドレインがＲＯＭコードに従ってビット線ＢＬ０〜ＢＬ３１に接続されている。
【０００４】
またワード線を選択する為のロウデコーダ８と、ビット線を選択する為のカラムデコーダ９を備え、読み出し時、ロウデコーダ８によって行アドレス信号ＹＡに応じた１本のワード線のみが選択され、カラムデコーダ９によって列アドレス信号ＸＡに応じた１本のビット線のみが選択されることにより、１つのメモリセルのデータが読み出される。
【０００５】
【特許文献１】
実開平２−１４６８４８号公報（第１頁、第１図）
【０００６】
【発明が解決しようとする課題】
上記従来の構成では、１ビットのメモリセルに対し２つのゲート（チャンネル）を有している為、拡散接合容量を増加させることなく、飽和電流は２倍となり高速にディスチャージすることができた。しかしながら１本のワード線に接続されるゲート数が列方向（ビット線の並び方向）のビット数の２倍となり、ゲート容量が増大する為、ワード線を高速に立ち上げることができず、高速読み出しが困難という問題があった。
【０００７】
本発明は、１ビット２トランジスタ構造のメモリセルを用い、ワード線の立ち上がりを高速化することで、高速読み出しを可能とする半導体記憶装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載の半導体記憶装置は、列方向に並んで配置した複数のビット線と、それぞれのソースが接地された第１および第２のトランジスタからなり、第１および第２のトランジスタのそれぞれのゲート電極をそれぞれに共有されるドレイン領域を挟んで行方向に並べて配置し、ドレイン領域をビット線と接続または非接続することで異なるデータが記憶されたメモリセルを、行および列方向にそれぞれ複数配置したメモリセルアレイと、各行についてそれぞれ行方向に並んで配置した第１および第２のワード線と、第１および第２のワード線を選択するロウデコーダと、列アドレス信号を入力し列アドレス信号に対応するビット線を選択するカラムデコーダとを備え、各行について、複数のビット線の一部のビット線に対応したメモリセルを構成する第１および第２のトランジスタのゲート電極を第１のワード線に接続するとともに、残りのビット線に対応したメモリセルを構成する第１および第２のトランジスタのゲート電極を第２のワード線に接続し、ロウデコーダは、行アドレス信号および列アドレス信号を入力し、列アドレス信号が一部のビット線のいずれかに対応しているとき行アドレス信号に対応する行の第１のワード線を選択し、列アドレス信号が残りのビット線のいずれかに対応しているとき行アドレス信号に対応する行の第２のワード線を選択するようにし、カラムデコーダによって選択されるビット線に対応し、かつロウデコーダによって選択されるワード線に接続されたゲート電極を有するメモリセルのデータが読み出されるようにしたものである。
【０００９】
この請求項１記載の構成によれば、各行について、第１および第２の２本のワード線を配置し、一部のビット線に対応したメモリセルを構成する第１および第２のトランジスタのゲート電極を第１のワード線に接続するとともに、残りのビット線に対応したメモリセルを構成する第１および第２のトランジスタのゲート電極を第２のワード線に接続し、ロウデコーダで１本のワード線を選択する構成とすることで、１本のワード線に接続されるメモリセルのゲート数を削減しゲート容量を削減できるため、ワード線の立ち上げの高速化が図れ、高速読み出しが可能となる。また、第１および第２の２本のワード線を選択的に駆動することにより、必要なブロックのみゲート容量を充電する為、消費電力を削減することができる。
【００１０】
本発明の請求項２記載の半導体記憶装置は、請求項１記載の半導体記憶装置において、ゲート電極が第１のワード線に接続されるメモリセルに対応した一部のビット線の数は、全ビット線数の１／２であることを特徴とする。
【００１１】
この請求項２の構成により、１本のワード線に接続されるメモリセルのゲート数を半減しゲート容量を半減できるため、ワード線の立ち上げの高速化が図れ、高速読み出しが可能となる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明を行なう。
【００１３】
図１は本発明の実施の形態の不揮発性半導体記憶装置におけるメモリセルアレイのレイアウトを示す平面図である。ゲート電極１は、ドレイン領域２を挟む様に平行に配置され、複数ビットで共有し、メモリブロック領域の端で繋がっている。ドレイン領域２はＲＯＭコードに従って生成されるコンタクト孔４を介して列方向に並んだそれぞれのビット線（ＢＬ０〜ＢＬ３１）に接続され、ドレイン領域２と同様の不純物領域からなるソース線３はＧＮＤ（グランド）に接続されている。従って１ビットのメモリセル６は、２トランジスタ構造で、２つのゲートとチャンネルを有し、ドレイン領域２を対応するビット線（ＢＬ０〜ＢＬ３１）と接続または非接続することで異なるデータが記憶されている。またゲート電極１の上部には、メタル配線から成るワード線ＷＬ０Ｌ、ＷＬ０Ｈ、ＷＬ１Ｌ、ＷＬ１Ｈが１行に２本づつ配置されており、ゲート電極１とワード線の間にコンタクト孔５を配置することで、ワード線１本当りの抵抗及び容量を削減することができる。
【００１４】
１行目のメモリセルアレイのワード線ＷＬ０Ｌは、コンタクト孔５を介してビット線ＢＬ０〜ＢＬ１５に対応するメモリセルＭ００〜Ｍ０１５（図２）のゲート電極１に、ワード線ＷＬ０Ｈは、コンタクト孔５を介してビット線ＢＬ１６〜ＢＬ３１に対応するメモリセルＭ０１６〜Ｍ０３１（図２）のゲート電極１に接続されている。また２行目のメモリセルアレイのワード線ＷＬ１Ｌは、コンタクト孔５を介してビット線ＢＬ０〜ＢＬ１５に対応するメモリセルＭ１０〜Ｍ１１５（図２）のゲート電極１に、ワード線ＷＬ１Ｈは、コンタクト孔５を介してビット線ＢＬ１６〜ＢＬ３１に対応するメモリセルＭ１１６〜Ｍ１３１（図２）のゲート電極１に接続されている。
【００１５】
図２は本発明の実施の形態の不揮発性半導体記憶装置のブロック図を示す。メモリセルがマトリックス状に配置されたメモリセルアレイ７と、メモリセルアレイ７の行方向を選択する為のロウデコーダ８と、列方向を選択する為のカラムデコーダ９を備えている。メモリセルアレイ７は、図１に示すレイアウトであり、２行３２列のメモリセルＭ０ｎ（ｎ＝０〜３１）、Ｍ１ｎ（ｎ＝０〜３１）、ワード線ＷＬ０Ｌ、ＷＬ０Ｈ、ＷＬ１Ｌ、ＷＬ１Ｈ、およびビット線ＢＬ０〜ＢＬ３１を備えている。
【００１６】
Ｍ０ｎ（ｎ＝０〜３１）、Ｍ１ｎ（ｎ＝０〜３１）の各メモリセルは、同電位が印加される２つのゲートを有する。メモリセルＭ０ｎ（ｎ＝０〜１５）の２つのゲートはワード線ＷＬ０Ｌに接続され、ソースがＧＮＤに接続され、ドレインがＲＯＭコードに従ってビット線ＢＬ０〜ＢＬ１５に接続されている。また、メモリセルＭ０ｎ（ｎ＝１６〜３１）の２つのゲートはワード線ＷＬ０Ｈに接続され、ソースがＧＮＤに接続され、ドレインがＲＯＭコードに従ってビット線ＢＬ１６〜ＢＬ３１に接続されている。
【００１７】
また、メモリセルＭ１ｎ（ｎ＝０〜１５）の２つのゲートはワード線ＷＬ１Ｌに接続され、ソースがＧＮＤに接続され、ドレインがＲＯＭコードに従ってビット線ＢＬ０〜ＢＬ１５に接続されている。また、メモリセルＭ１ｎ（ｎ＝１６〜３１）の２つのゲートはワード線ＷＬ１Ｈに接続され、ソースがＧＮＤに接続され、ドレインがＲＯＭコードに従ってビット線ＢＬ１６〜ＢＬ３１に接続されている。
【００１８】
メモリセルアレイ７のロウ方向を選択する為のロウデコーダ８には、行（ロウ）アドレス信号ＹＡに加え、列（カラム）アドレス信号ＸＡが入力されている。
【００１９】
図３に、カラムアドレス信号ＸＡ（ＸＡａはカラムアドレス信号ＸＡの最上位ビットに相当する信号）とワード線の選択タイミング図を示す。ＸＡａが“Ｌ”レベルの時ＢＬ０〜ＢＬ１５のブロックが選択され、ＸＡａが“Ｈ”レベルの時ＢＬ１６〜ＢＬ３１のブロックが選択される場合、ＸＡａ＝“Ｌ”ならば、ＷＬ０Ｌ、ＷＬ１Ｌが選択、ＸＡａ＝“Ｈ”ならばＷＬ０Ｈ、ＷＬ１Ｈが選択されるようにデコードを行なう。
【００２０】
図４にロウデコーダ８に内蔵され、１行につき２本設けられたワード線の１本を選択するための論理回路の一例を示す。図４において、１１は論理合成回路部であり、ＮＡＮＤ回路とインバータ（反転）回路で構成されている。ｓＷＬ０，ｓＷＬ１はそれぞれ、ロウデコーダ８によりロウアドレス信号ＹＡをデコードして生成され、１行目，２行目のメモリセルを選択あるいは非選択するためのワード線信号（図６の従来のワード線ＷＬ０，ＷＬ１に印加される信号）であり、それぞれ“Ｈ”のとき選択、“Ｌ”のとき非選択となる。１行目のワード線信号ｓＷＬ０とカラムアドレス最上位ビット反転信号／ＸＡａとが論理合成回路部１１に入力され、その出力がワード線ＷＬ０Ｌに印加され、１行目のワード線信号ｓＷＬ０とカラムアドレス最上位ビット信号ＸＡａとが論理合成回路部１１に入力され、その出力がワード線ＷＬ０Ｈに印加される。また、２行目のワード線信号ｓＷＬ１とカラムアドレス最上位ビット反転信号／ＸＡａとが論理合成回路部１１に入力され、その出力がワード線ＷＬ１Ｌに印加され、２行目のワード線信号ｓＷＬ１とカラムアドレス最上位ビット信号ＸＡａとが論理合成回路部１１に入力され、その出力がワード線ＷＬ１Ｈに印加される。
【００２１】
したがって、データ読み出し動作時、ロウデコーダ８によってロウアドレス信号ＹＡとカラムアドレス信号ＸＡに応じた１本のワード線が選択され、カラムデコーダ９によってカラムアドレス信号ＸＡに応じた１本のビット線が選択されることにより、１つのメモリセルのデータが読み出される。
【００２２】
以上のようにこの実施の形態によれば、カラム系アドレス信号をロウデコーダ８に入力し、１行に配置された２本のワード線をカラムアドレスで制御することで、カラム方向に選択的に、ワード線を駆動させることができ、必要なブロックのみゲート容量を充電する為、消費電力を削減することができる。
【００２３】
また、１行に配置された２本のワード線とゲート電極を交互に接続し、ロウデコーダ８で１本のワード線を選択させることで、１本のワード線に接続されるメモリセルのゲート数は、カラム方向全ビット数の１／２の２倍（従来の１／２の数）となり、ゲート容量を１／２に削減でき、ワード線の立ち上げの高速化が図れ、高速読み出しが可能となる。
【００２４】
【発明の効果】
以上のように、本発明の半導体記憶装置は、ワード線のゲート容量を削減し、ワード線の選択を有効に行なうことで、ワード線の立ちあがりを高速化し、高速読み出しできるというすぐれた効果が得られるものである。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体記憶装置のメモリセルアレイのレイアウト図
【図２】本発明の実施の形態の半導体記憶装置の構成図
【図３】本発明の実施の形態の半導体記憶装置のロウデコーダの読み出し動作におけるタイミング図
【図４】本発明の実施の形態の半導体記憶装置のロウデコーダ内部の論理回路部の一例を示す図
【図５】従来の半導体記憶装置のメモリセルアレイのレイアウト図
【図６】従来の半導体記憶装置の構成図
【符号の説明】
１    ゲート電極
２    ドレイン領域
３    ソース線
４    コンタクト孔
５    コンタクト孔
６    メモリセル
７    メモリセルアレイ
８    ロウデコーダ
９    カラムデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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