(57)【要約】【目的】データリテンションタイムやトランジスタの特性与える影響を低減して、不純物が導入されたシリコン層を有する半導体装置及びその製造方法を実現する。【解決手段】キャパシタのストレージノード電極を、第１のシリコン膜５１とこの第１のシリコン膜５１上に配置される第２のシリコン膜５３とで構成し、第２のシリコン膜５３に導入される不純物濃度を第１のシリコン膜５１より高くするようにした。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基基板に形成された拡散層と、
前記半導体基板上に形成され、前記拡散層上に接続孔が設けられた絶縁層と、
前記接続孔内に充填された第１のシリコン層と、
前記第１のシリコン層上の、前記第１のシリコン層よりも不純物濃度が高い第２のシリコン層と、を含み、
前記第１のシリコン層は前記接続孔の径の１／２以上の膜厚で形成されることにより前記接続孔の上部まで充填され、これにより前記第２のシリコン層は前記拡散層から前記絶縁層の膜厚に依存する間隔を隔てて前記第１のシリコン層上に設けられることを特徴とする半導体装置。
【請求項２】
前記絶縁層は間に配線層を挟む２層の絶縁層から構成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板に形成された拡散層と、
前記半導体基板上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成された第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に形成された配線層と、
前記拡散層上に設けられた前記第１の絶縁層と前記第２の絶縁層とを貫通する接続孔と、
前記接続孔の上部まで充填された第１のシリコン層と、
前記第１のシリコン層上の、前記第１のシリコン層よりも不純物濃度が高い第２のシリコン層と、
を含むことを特徴とする半導体装置。
【請求項４】
前記配線層は、ダイナミックランダムアクセスメモリのビット線を構成し、前記第１のシリコン層はメモリセルを形成するキャパシタ電極のストレージノード電極の一部を構成することを特徴とする請求項３記載の半導体装置。
【請求項５】
半導体基体と、
前記半導体基体内に形成された拡散層と、
前記半導体基体上に形成され、前記拡散層上に接続孔が設けられた絶縁層と、
前記接続孔の上部まで充填された第１のシリコン層と、
前記第１のシリコン層上の、前記第１のシリコン層よりも不純物濃度が高い第２のシリコン層と、
を含むことを特徴とする半導体装置。
【請求項６】
前記第１のシリコン層及び前記第２のシリコン層はともにポリシリコンからなることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１のシリコン層および前記第２のシリコン層は、ダイナミックランダムアクセスメモリのメモリセルを形成するキャパシタ電極のストレージノード電極の一部を構成することを特徴とする請求項５または６に記載の半導体装置。
【請求項８】
前記第２のシリコン層の上面は粗面であることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記接続孔内において前記絶縁層の側壁に側壁膜が設けられていることを特徴とする請求項７または８記載の半導体装置。
【請求項１０】
前記第１のシリコン層と前記絶縁層との間には、前記接続孔近傍において傾斜部を有する第３のシリコン層を有することを特徴とする請求項７または請求項８記載の半導体装置。
【請求項１１】
前記第１のシリコン層は前記接続孔の径の１／２以上の膜厚で形成されることにより前記接続孔の上部まで埋め込まれることを特徴とする請求項５〜１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記第１のシリコン層には前記第２のシリコン層と同じ種類かつ低い濃度の不純物が含まれることを特徴とする請求項５〜１１のいずれか１つに記載の半導体装置。
【請求項１３】
半導体基体に拡散層を形成する工程と、
前記拡散層上に接続孔が位置する絶縁層を前記半導体基体上に設ける工程と、
前記接続孔の上部まで第１のシリコン層を形成し、前記接続孔を前記第１のシリコン層で充填する工程と、
前記第１のシリコン層上に、前記第１のシリコン層よりも不純物濃度が高い第２のシリコン層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
前記第２のシリコン層を設けた後、前記第２のシリコン層表面を粗面化した後に、前記不純物を前記第２のシリコン層に導入することを特徴とする請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記第１のシリコン層は、前記絶縁層の前記開孔部に面する側面に側壁膜を形成した後に、この側壁膜上に形成されることを特徴とする請求項１３または請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記半導体基体に前記接続孔を有する前記絶縁層を形成する工程は、半導体基体に拡散層が設けられた状態で、絶縁層を前記半導体基体上に設ける工程と、前記絶縁層上に第３のシリコン層を設ける工程と、前記第３のシリコン層の前記拡散層の上方に位置する部分を除去して開口部を形成する工程と、前記開口部内の前記第３のシリコン層側面に側壁膜を設ける工程と、前記第３のシリコン層及び前記側壁膜をマスクとして前記絶縁層に前記接続孔を設ける工程とを含むことを特徴とする請求項１３または請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、容量素子（以下、キャパシタと称する）等にシリコン層を用いた半導体装置に関し、特に、不純物が導入されたシリコン層を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置においては、シリコン層を様々な部分で用いている。例えば、シリコン層は、配線、抵抗素子、ゲート電極、キャパシタ等に利用されている。例えば、ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称する）のメモリセルを構成するキャパシタがシリコン層を用いることが知られている。この場合、キャパシタのストレージノード電極及びセルプレート電極としてシリコン層が用いられる。このようなキャパシタを有する半導体装置の製造方法としては以下の文献にも示されている。
文献名：特開平７ー２３５６１６号公報
【０００３】
【発明が解決しようとする課題】
上記文献においては、キャパシタのストレージノード電極は、シリコン層としてポリシリコン膜とアモルファスシリコン膜とで構成している。ここで、シリコン層を配線、ゲート電極、キャパシタ等に利用する場合、低抵抗化し導電性を持たせるため、高濃度の不純物が導入される。上記文献の場合においても、半導体基板内に形成され、トランジスタのソースあるいはドレインとなる拡散層と接続されるポリシリコン層に不純物を導入している。
【０００４】
しかしながら、高濃度の不純物が導入されたシリコン層から構成されるストレージノード電極を形成後に行われる熱処理工程において、ストレージノード電極を構成するシリコン層の不純物が半導体基板側に拡散することがある。このような場合、ストレージノード電極を構成するシリコン層の下方に位置するソースあるいはドレインとなる拡散層の不純物濃度が変化したり、ストレージノード電極を形成後に用いられる熱処理による拡散層の拡がりが所望の場合より大きく変化してしまうこととなる。この結果、トランジスタのしきい値に代表される特性が所望の値から大きく変化しまいこととなり、半導体装置としての正常な動作を妨げる要因となってしまう。
【０００５】
また、ストレージノード電極を構成するシリコン層の不純物を過剰に導入してしまった場合にも、導入した不純物が半導体基板側に染み出してしまうこととなる。この場合においても、上記と同様な問題が生じ得ることとなる。
【０００６】
また、ＤＲＡＭにおいては、近年のセル面積の縮小化に伴い、フィールド酸化膜の下を導通経路とするようなメモリセル間のリークが無視できなくなってきている。このため、ストレージノード電極を構成するシリコン層に過剰に導入された不純物が半導体基板内に染み出すと、このメモリセル間のリークをより大きくしてしまうこととなる。この結果、データリテンションタイムが所望の時間より短くなってしまうこととなる。
【０００７】
上記のような問題点を解決するためには、半導体装置の縮小化や低コスト化が進んでいる近年においては、構成の多大な追加は極力低減した方が望ましい。
【０００８】
また、上記のような問題点を解決するためには、低コスト化とともにより早く所望の半導体装置を提供するため、半導体装置の製造工程の多大な増加も極力低減した方が望ましい。
【０００９】
本発明は、上記問題点を解決し、データリテンションタイムやトランジスタの特性与える影響を低減して、不純物が導入されたシリコン層を有する半導体装置及びその製造方法を実現することを目的とする。
【００１０】
また、本願発明は、上記目的を、構成の多大な追加や半導体装置の製造工程の多大な増加を極力低減して実現することを他の目的とする。
【００１１】
【課題を解決するための手段】
上記目的を実現するため、本発明は、半導体基体の上にシリコン層を有する半導体装置において、シリコン層は第１のシリコン膜とこの第１のシリコン膜上に形成された第２のシリコン膜とを有する積層構造であり、第２のシリコン膜は前記第１のシリコン膜より不純物濃度が高いようにするものである。
【００１２】
また、本発明は、半導体基体の上にシリコン層を有する半導体装置の製造方法において、シリコン層は、第１のシリコン膜を設けた後、第１のシリコン膜上に、第１のシリコン膜より濃度の高い不純物が導入された第２のシリコン膜を設けるものであって、第２のシリコン膜を設けた後に、第１及び前記第２のシリコン膜をパターニングするようにするものである。
【００１３】
【発明の実施の形態】
本発明の半導体装置及びその製造方法について以下に図面を用いて詳細に説明する。図１は、本発明の第１の実施の形態における半導体装置の断面図である。なお、以下の実施の形態においては、ＤＲＡＭのキャパシタを例として説明する。
【００１４】
図１において、半導体基体１内には、メモリセルを構成するトランジスタのソースあるいはドレインとなるｎ型拡散層３が配置されている。ここで、半導体基体１は、例えば、Ｐ型シリコン基板や半導体基板に形成されたＰウェル層である。半導体基体１の表面にはゲート酸化膜１５及びゲート酸化膜１５より厚いフィールド酸化膜５が配置されている。ゲート酸化膜１５上の、拡散層３間には、メモリセルを構成するトランジスタのゲート電極７が配置されている。このゲート電極７は例えば、ポリシリコンで構成され、フィールド酸化膜５上にも配置されている。
【００１５】
ゲート酸化膜１５、フィールド酸化膜５、及びゲート電極７上には第１の層間絶縁膜９が配置されている。この第１の層間絶縁膜は例えば、酸化膜あるいはＢＰＳＧ膜で構成されている。第１の層間絶縁膜９上にはビット線２１が配置している。ビット線２１は、第１の層間絶縁膜９に設けられた接続孔を介して、メモリセルを構成するトランジスタのソースあるいはドレインのいずれか一方の拡散層３と電気的に接続されている。
【００１６】
ビット線２１の上には第２の層間絶縁膜１１が配置されている。第２の層間絶縁膜１１は、例えば、酸化膜あるいはＢＰＳＧ膜で構成されている。第１の層間絶縁膜９及び第２の層間絶縁膜１１には、メモリセルを構成するトランジスタのソースあるいはドレインのいずれか一方の拡散層（ビット線２１と電気的に接続されていない方の拡散層）まで到達する接続孔が設けられている。
【００１７】
本発明の第１の実施の形態におけるキャパシタは、シリコン層としての第１のシリコン膜５１及び第２のシリコン膜５３から構成されるストレージノード電極と、窒化膜５７から構成されるキャパシタ絶縁膜、シリコン膜５９から構成されるセルプレート電極５９にて構成されている。本実施の形態においては、第１、第２のシリコン膜５１、５３及びシリコン膜５９は、ポリシリコン膜である。このうち、特に第２のシリコン膜５３は他のシリコン膜（例えば、アモルファスシリコン膜）でも構成できるが、下層となるシリコン膜５１との密着性や相間性を考慮すれば、ポリシリコンを用いた方が良い。
【００１８】
第１のシリコン膜５１は第１及び第２の層間絶縁膜９、１１に形成された接続孔内に充填されている。また、第１のシリコン膜５１は、第２の層間絶縁膜１１の表面において、第２の層間絶縁膜１１に形成された接続孔の周辺に延在するように配置されている。第２のシリコン膜５３は第１のシリコン膜５１上に配置されている。このため、これらのシリコン膜から構成されるストレージノード電極は第１及び第２の層間絶縁膜９、１１に形成された接続孔を介して、メモリセルを構成するトランジスタのソースあるいはドレインのいずれか一方の拡散層（ビット線２１と電気的に接続されていない方の拡散層）と電気的に接続されることとなる。
【００１９】
窒化膜５７はストレージノード電極を覆うように、第２の層間絶縁膜１１上、第１のシリコン膜５１側面、第２のシリコン膜５３側面及び上面に延在するように配置されている。シリコン膜５９はストレージ電極部分を窒化膜５７上から覆うように配置されている。なお、セルプレート電極を構成するシリコン膜５９はストレージノード電極周辺にてパターニングされている。
【００２０】
このように構成されたキャパシタは、第１のシリコン膜５１側面、第２のシリコン膜５３側面及び上面がキャパシタの容量に起因し、動作することとなる。
【００２１】
ここで、ストレージノード電極を構成する第１のシリコン膜５１は、リン等の不純物を導入しない（ノンドープのシリコン膜）か第２のシリコン膜５３に導入される不純物濃度より低い濃度の不純物が導入されている。高濃度な不純物の導入は第２のシリコン膜５３に対して行われることとなる。このため、例えば、過剰な不純物が第２のシリコン膜５３に対して導入されたとしても、不純物が導入されていないあるいは低濃度な不純物が導入された第１のシリコン膜５１が半導体基体１との間のバッファとなる。よって、第２のシリコン膜５３に対して過剰な不純物が導入されても、この不純物が染み出して半導体基体１に到達することが抑制されることとなる。
【００２２】
また、ＤＲＡＭにおいては、不純物の染み出しによるデータリテンションタイムに影響を与えることを抑制できる。
【００２３】
また、ストレージノード電極形成後の熱処理工程においても、過剰な不純物が、ストレージノード電極と電気的に接続されている拡散層３へ到達することが抑制されるため、拡散層３の拡がりを所望の範囲にすることができる。
【００２４】
なお、第１のシリコン膜５１へ導入される不純物はノンドープもよいが、ストレージノード電極の下部にて極端な空乏化を起こしてキャパシタの容量の低下をもたらすことのない濃度を下限とし、拡散層３への必要以上の染み出しを引き起こすことがない濃度を上限とすればよい。濃度のバラツキやスループット等の制約を考慮すれば、下限は２×１０２０／ｃｍ３程度となり、実験的な数値から染み出しを抑制できる上限は５×１０２０／ｃｍ３程度となる。このため、第２のシリコン膜５３に導入される不純物の濃度は２〜５×１０２０／ｃｍ３のうちで、第１のシリコン膜５１に導入される不純物の濃度より高い濃度となる。
【００２５】
また、第１のシリコン膜５１と同様に第２のシリコン膜５３が、層間絶縁膜９、１１に設けられた接続孔内に入り込むようにしてもよい。ただし、高濃度不純物が導入される第２のシリコン膜５３と半導体基体１との距離を長くすることで、高濃度不純物の染み出しをより抑制できるので、第１のシリコン膜５１のみが接続孔内に充填される方が好ましい。
【００２６】
また、高濃度不純物の染み出し制御をするためには、第１のシリコン膜５１と第２のシリコン膜５３とを同じ膜質（例えば、ともにポリシリコンとする）とする方が、高濃度不純物の染み出しの早さや拡がり程度を想定し易いので好ましい。
【００２７】
ここで、図１の半導体装置の製造方法についてを図面を用いて以下に説明する。図２及び図３は、図１に示す本発明の第１の実施の形態における半導体装置の製造方法を説明する工程図である。図２及び図３においては、キャパシタの形成工程を中心に示してある。
【００２８】
図２（ａ）において、半導体基体１には拡散層３が設けられている。半導体基体１の表面にはゲート酸化膜１５及びフィールド酸化膜５が形成されている。フィールド酸化膜５は通常のＬＯＣＯＳ法により形成されている。このフィールド酸化膜５の膜厚は２０００〜５０００Å程度である。ゲート酸化膜１５上及びフィールド酸化膜１５上にはゲート電極７として用いられる配線が形成されている。このゲート電極７はワード線として利用してもよいし、別途形成したワード線と電気的に接続されるようにしてもよい。さらに、ゲート酸化膜１５、フィールド酸化膜５、ゲート電極７の上には第１の層間絶縁膜９、第２の層間絶縁膜１１が設けられている。第１の層間絶縁膜９及び第２の層間絶縁膜１１はそれぞれ通常のＣＶＤ法にて形成され、膜厚はともに１０００〜５０００Å程度である。第１の層間絶縁膜９と第２の層間絶縁膜１１の間にはビット線２１として用いられる配線が配置されている。
【００２９】
第２の層間絶縁膜１１上にレジスト膜６０を設けて、このレジスト膜６０において、キャパシタのストレージノードを形成すべき位置に開口部６１を設ける。
【００３０】
図２（ｂ）において、レジスト膜６０をマスクとして、通常のホトリソ、エッチング技術を用いて第１及び第２の層間絶縁膜９、１１、ゲート酸化膜１５のそれぞれ一部をエッチングし、接続孔６３を設ける。この接続孔６３は拡散層３まで達する。この接続孔６３はセルコンタクトとも称されるものである。
【００３１】
図２（ｃ）において、通常のＣＶＤ法により、例えば、第１のシリコン膜５１を設けるためにポリシリコン膜７１を接続孔６３を完全に埋め込むように充填するとともに、第２の層間絶縁膜１１上に形成する。なお、ポリシリコン膜７１の最低必要膜厚は接続孔６３の径の１／２であるため、これ以上であればよい。
【００３２】
ここで、ポリシリコン膜７１を不純物を導入せずに（ノンドープのまま）次の工程に進んでもよいが、後述するポリシリコン膜８１に導入する不純物濃度より低濃度の不純物を導入してもよい。このときに導入される不純物は例えば、リン等である。導入される不純物の濃度は上述したように、２〜５×１０２０／ｃｍ３の範囲内とする。不純物の導入は通常のイオン注入法にて行われる。なお、不純物の導入後、８５０℃程度のＮ２雰囲気中にて３０分程度のアニール処理が行われる。このアニール処理は、導入した不純物の活性化を促すために行われるものである。このアニール処理にてポリシリコン膜７１に導電性を持たせることができる。
【００３３】
なお、予め不純物が導入されたポリシリコン膜７１を第２の層間絶縁膜１１上に生成するようにしてもよい。このようなポリシリコン膜は減圧化学気相成長法（ＬＰＣＶＤ法とも称される）を用いれば実現可能である。この場合、不純物の導入工程や不純物を活性化するためのアニール工程を削減することができる。
【００３４】
この後、図２（ｄ）において、通常のＣＶＤ法により、例えば、第２のシリコン膜５３を設けるためにポリシリコン膜８１をポリシリコン膜７１上に形成する。
【００３５】
このときに導入される不純物は例えば、リン等である。導入される不純物の濃度は上述したように、ポリシリコン膜７１に導入した不純物の濃度を越える範囲でよい。不純物の導入は通常のイオン注入法にて行われる。なお、不純物の導入後、８５０℃程度のＮ２雰囲気中にて３０分程度のアニール処理が行われる。このアニール処理は、導入した不純物の活性化を促すために行われるものである。このアニール処理にてポリシリコン膜８１に導電性を持たせることができる。なお、第１のシリコン膜７１に対するアニール処理を行わずに、第２のシリコン膜８１に対するアニール処理にて第１のシリコン膜に対するアニール処理を代用するようにしてもよい。この場合、第１のシリコン膜７１に対するアニール工程が削減できる。
【００３６】
ポリシリコン膜８１もポリシリコン膜７１と同様に、予め不純物が導入されたポリシリコン膜８１をポリシリコン膜７１上に形成してもよい。
【００３７】
図２（ｅ）において、レジスト膜をポリシリコン膜８１上に設け、ストレージノード電極形成のために、ポリシリコン膜８１上の、ストレージノード電極形成領域にレジスト膜９１が残るようにパターニングする。
【００３８】
図３（ａ）において、レジスト膜９１をマスクとして、ポリシリコン膜８１、７１をそれぞれエッチングする。この時、ポリシリコンとは異なる材料からなる第２の層間絶縁膜１１がエッチングストッパの役割をすることとなる。この後、レジスト膜９１を除去することにより、第１のシリコン膜５１、第２のシリコン膜５３から構成されるストレージノード電極が形成される。
【００３９】
この後、図３（ｂ）において、第２の層間絶縁膜１１上、第１のシリコン膜５１の側面及び第２のシリコン膜５３の側面及び表面に延在するように窒化膜５７を設ける。
【００４０】
次に、図３（ｃ）において、ポリシリコン膜を窒化膜５７上に形成し、パターニングすることにより、セルプレート電極となるポリシリコン膜５９を設ける。
【００４１】
この後、図示していないが、層間絶縁膜やコンタクト孔の形成、メタル配線の形成等の後に、最終的な保護膜を形成して半導体装置が形成される。
【００４２】
このように、第１のシリコン膜５１に比べて第２のシリコン膜５３に導入される不純物濃度が高いため、ストレージノード電極形成後の熱処理によって、拡散層３に第２のシリコン膜５３に導入された不純物が伝達されたり、過剰に導入された不純物が拡散層３に伝達されることが抑制できる。
【００４３】
また、第１のシリコン膜５１と第２のシリコン膜５３に対する導入する不純物濃度に差を持たせることで、上記効果を得るようにしているため、製造工程が大幅に増えることもなく、特別な膜等を追加して設けるような必要がない。
【００４４】
また、第１と第２のシリコン膜５１、５３をともに同じ膜質のものを用いているため、異なる膜質とするのに比べて、製造工程が複雑化することがない。
【００４５】
以上のように、第１の実施の形態における半導体装置及び半導体装置の製造方法によれば、データリテンションタイムやトランジスタの特性与える影響を低減して、不純物が導入されたシリコン層を有する半導体装置及びその製造方法を実現することができる。
【００４６】
なお、上記実施の形態においては、ＤＲＡＭのキャパシタを例にして説明したが、他の構成、例えば、トランジスタのゲート電極に、本発明を適用することもできることは言うまでもない。
【００４７】
次に、本発明の第２の実施の形態における半導体装置についてを図面を用いて以下に説明する。図４は、本発明の第２の実施の形態における半導体装置の断面図である。なお、図４において、図１と同様な構成要素については、同じ符号を付して、説明の重複を避けることとする。
【００４８】
図４においては、ストレージノード電極を構成する第２のシリコン膜に相当するシリコン膜１５３の表面が粗面化されているものである。つまり、シリコン膜１５３の表面に凹凸部１６３が設けられている。これに応じて、シリコン膜１６３の粗面化された表面上の窒化膜５７も凹凸部１６３に応じた形状となっている。その他の構成要素は図１と同様である。
【００４９】
図４のようにストレージノード電極の表面を粗面化することにより、第１の実施の形態における効果に加えて、ストレージノード電極の実効表面積を増加することできるため、キャパシタの容量を増加することができる。この結果、ソフトエラー耐性に十分な容量の確保ができ、また、例えば、高濃度不純物の染み出しが起こっても、データリテンションタイムへの影響を補うことが望めるものである。
【００５０】
ここで、図４の半導体装置の製造方法についてを図面を用いて以下に説明する。図５は、図４に示す本発明の第２の実施の形態における半導体装置の製造方法を説明する工程図である。図５においては、キャパシタの凹凸部１６３の形成工程を中心に示してある。図５においては、第１の実施の形態における製造工程における図２（ｄ）までは、第１の実施の形態と同様である。
【００５１】
図５（ａ）において、リン等の不純物が導入された第２のシリコン膜８１を第１のシリコン膜７１上に設けた後に、第２のシリコン膜８１上を粗面化するために、粗面ポリシリコン１６０を形成する。この粗面ポリシリコン１６０の膜厚は５００〜１０００Å程度である。粗面ポリシリコン１６０は、例えば、第２のシリコン膜８１上に対して５６０〜５８０℃の温度で、ＳｉＨ４を流すことにより形成することができる。その後、アニール処理すれば、粗面ポリシリコン１６０が形成された第２のシリコン膜８１に導電性を持たせることができる。パターニングによりストレージノード電極を形成した後に、選択的に粗面化してもよい。
【００５２】
この後、図５（ｂ）において、レジスト膜を粗面ポリシリコン１６０上に設け、ストレージノード電極形成のために、粗面ポリシリコン１６０上の、ストレージノード電極形成領域にレジスト膜１７０が残るようにパターニングする。
【００５３】
図５（ｃ）において、レジスト膜１７０をマスクとして、粗面ポリシリコン１６０、ポリシリコン膜８１、７１をそれぞれエッチングする。この時、ポリシリコンとは異なる材料からなる第２の層間絶縁膜１１がエッチングストッパの役割をすることとなる。この後、レジスト膜１７０を除去することにより、第１のシリコン膜５１、第２のシリコン膜１５３、及び第２のシリコン膜１５３の表面に形成された凹凸部１６３から構成されるストレージノード電極が形成される。
【００５４】
この後は、図３（ｂ）と同様に、第２の層間絶縁膜１１上、第１のシリコン膜５１の側面及び第２のシリコン膜１５３の側面及び表面（この場合、凹凸部１６３の表面となる）に延在するように窒化膜５７を設ける。以降は、第１の実施の形態における図３（ｃ）及びこれ以降と同様な製造工程でよい。
【００５５】
このように、第２の実施の形態における製造工程では、実質的には粗面ポリシリコン１６０を設ける工程が追加されたのみで、上記のような図４に示す第２の実施の形態の半導体装置を実現することができる。
【００５６】
また、凹凸部１６３も、ストレージノード電極と同様の材料（ポリシリコン）にて形成しているため、凹凸部１６３とシリコン膜１５３との密着性等が十分確保できるうえ、他の材料を用いるのに比べて製造工程の複雑化を抑制できる。
【００５７】
次に、本発明の第３の実施の形態における半導体装置についてを図面を用いて以下に説明する。図６は、本発明の第３の実施の形態における半導体装置の断面図である。なお、図６において、図１と同様な構成要素については、同じ符号を付して、説明の重複を避けることとする。
【００５８】
図６においては、第１のシリコン膜５１が充填される接続孔内の、層間絶縁膜９及び１１の側壁に側壁膜２０１を設けている。その他の構成要素は図１と同様である。
【００５９】
側壁膜２０１は例えば、不純物が導入されていないポリシリコンからなる膜である。このような側壁膜２０１を設けることにより、第１の実施の形態と同様な効果が得られるとともに、層間絶縁膜９、１１に設けられる接続孔の径を、露光機の露光限界以下の径とすることができる。また、側壁膜２０１を、例えば、窒化膜あるいは酸化膜からなる膜としてもよい。この場合には、上記のような効果の他に、不純物の染み出しに対しても絶縁性が維持されるため、接続孔形成時に近隣のゲート電極７が接続孔内に露出したとしても、側壁膜２０１によりゲート電極７の露出部分を覆うため、ゲート電極７とストレージノード電極との短絡を防止することができる。
【００６０】
ここで、図６の半導体装置の製造方法についてを図面を用いて以下に説明する。図７は、図６の本発明の第３の実施の形態における半導体装置の製造方法を説明する工程図である。図７においては、側壁膜２０１の形成工程を中心に示してある。図７においては、第１の実施の形態における製造工程における図２（ｂ）までは、第１の実施の形態と同様である。
【００６１】
図７（ａ）において、レジスト膜６０に相当するレジスト膜２１１を残した状態で、側壁膜形成のための膜２１３を、接続孔内及びレジスト２１１上に設ける。この膜２１３は、通常のＣＶＤ法により膜厚１０００〜３０００Å程度設ける。
【００６２】
この後、図７（ｂ）において、異方性エッチングにより、膜２１３をエッチングすることにより、接続孔内の層間絶縁膜９、１１の側面に側壁膜２０１を設ける。この後、レジスト膜２１１を除去する。以降の工程は、第１の実施の形態における製造工程の図２（ｃ）及びこれ以降と同様である。
【００６３】
このように、第３の実施の形態における半導体装置は、第１の実施の形態に対して、膜２１３を設ける工程と、これを異方性エッチングする工程が実質的に追加される程度で実現することができる。
【００６４】
なお、図７（ａ）において、レジスト２１１は膜２１３を設ける前に除去してもよい。ただし、側壁膜２０１を層間絶縁膜１１と同様な材質のものとする場合には、側壁膜２０１形成時において、層間絶縁膜１１をエッチングから保護するために、レジスト２１１を残しておく必要がある。
【００６５】
また、第３の実施の形態の変形例として、第２の実施の形態と第３の実施の形態のそれぞれの特徴を合わせた構造としてもよい。第３の実施の形態の変形例を図８に示す。なお、図８において、図１と同様な構成要素については、図１と同じ符号を付して説明の重複を避けることとする。
【００６６】
図８においては、接続孔内の層間絶縁膜９、１１の側面に、図６の側壁膜２０１に相当する側壁膜３０１が設けられている。さらに、図８においては、第２のシリコン膜５３に相当するシリコン膜３５３に表面が粗面化され、凹凸部３６３が設けられている。その他の構成要素は図１と同様である。
【００６７】
図８のような構成とすることで、第２及び第３の実施の形態の半導体装置特有の効果をともに得られるものとなる。なお、図８のような構成は、第１の実施の形態の半導体装置の製造方法に対して、図５及び図７に示す工程を追加することにて得られる。
【００６８】
次に、本発明の第４の実施の形態における半導体装置についてを図面を用いて以下に説明する。図９は、本発明の第４の実施の形態における半導体装置の断面図である。なお、図９において、図１と同様な構成要素については、同じ符号を付して、説明の重複を避けることとする。
【００６９】
図９においては、第２の層間絶縁膜１１と第１のシリコン膜５１との間に、例えば、ポリシリコンからなるシリコン膜４０１及び、例えば、ポリシリコンからなる側壁膜４０３が設けられている。図９におけるその他の構成要素は図１と同様である。
【００７０】
図９のように構成することで、ポリシリコン膜４０１及び側壁膜４０３をマスクとして、層間絶縁膜９、１１に設けられる接続孔を形成することができ、第１の実施の形態と同様な効果が得られるとともに、層間絶縁膜９、１１に設けられる接続孔の径を、露光機の露光限界以下の径とすることができる。詳細については、以降に述べる製造工程にて説明する。また、このようなマスクとして用いられたポリシリコン膜４０１をそのままストレージノード電極の一部として利用できるため、ポリシリコン膜４０１の膜厚分のキャパシタの容量増加が望める。また、追加される膜４０１、４０３はポリシリコン膜に限定されないが、第１のシリコン膜５１と同じ材質の膜とした方が、第１のシリコン膜との密着性が良い。
【００７１】
ここで、図９の半導体装置の製造方法についてを図面を用いて以下に説明する。図１０及び図１１は、図９の本発明の第４の実施の形態における半導体装置の製造方法を説明する工程図である。図１０及び図１１においては、追加される膜４０１、４０３の形成工程を中心に示してある。図１０及び図１１においては、第１の実施の形態における製造工程における図２（ａ）におけるレジスト膜６０の形成前の状態までは、第１の実施の形態と同様である。
【００７２】
図１０（ａ）において、通常のＣＶＤ法にて、シリコン膜として、例えば、ポリシリコン膜４１０を第２の層間絶縁膜１１上に設ける。ポリシリコン膜４１０の膜厚は１０００〜３０００Å程度である。なお、ポリシリコン膜４１０は不純物が導入されていないものであってもよいが、ここでは、第１のシリコン膜５１と同程度の不純物濃度（２〜５×１０２０／ｃｍ３）の不純物（例えば、リン等）が導入されたポリシリコン膜４１０を設けるものとする。
【００７３】
次に、図１０（ｂ）において、ポリシリコン膜４１０上にレジスト膜４２０を設けて、このレジスト膜４２０において、キャパシタのストレージノードを形成すべき位置に開口部４２１を設ける。
【００７４】
図１０（ｃ）において、レジスト膜４２０をマスクとして、通常のホトリソ、エッチング技術を用いてポリシリコン膜４１０の一部をエッチングし、ポリシリコン膜４１０に開口部４２３を設ける。
【００７５】
図１０（ｄ）において、通常のＣＶＤ法により、開口部４２３内及び残存するポリシリコン膜４１０上に側壁膜４０３形成のためのポリシリコン膜４３０を設ける。ポリシリコン膜４３０の膜厚は１０００〜２０００Å程度である。また、ポリシリコン膜４３０もポリシリコン膜４１０と同様に、不純物が導入されていないものであっても、予め第１のシリコン膜５１と同程度の不純物が導入されたものであってもよい。
【００７６】
図１０（ｅ）において、異方性エッチングを行うことにより、ポリシリコン膜４１０の側壁に、ポリシリコン膜４３０からなる側壁膜４０３を設ける。異方性エッチングにより、側壁膜４０３の肩部は傾斜形状となる。この後、ポリシリコン膜４１０及び側壁膜４０３をマスクとして、層間絶縁膜９、１１及びゲート絶縁膜１５のそれぞれ一部をエッチングするため、層間絶縁膜９、１１及びゲート絶縁膜１５を構成する材質をエッチング可能な条件に替えて、異方性エッチングを継続する。なお、ポリシリコン膜４１０及び側壁膜４０３をマスクとして、層間絶縁膜９、１１及びゲート絶縁膜１５を構成する材質をエッチング可能な条件であれば、異方性エッチングに限定されない。この結果、層間絶縁膜９及び１１に接続孔４６３が設けられる。この接続孔４６３は拡散層３まで達している。この接続孔４６３の径は、開口部４２３の径に比べて、側壁膜４０３にてマスクされた分小さくすることができる。
【００７７】
次に、図１１（ａ）において、通常のＣＶＤ法により、例えば、第１のシリコン膜５１を設けるためにポリシリコン膜４７１を接続孔４６３内を完全に埋め込むように形成するとともに、ポリシリコン４１０上及び側壁膜４０３上に形成する。なお、ポリシリコン膜４７１は不純物を導入していないものとして、後工程にて所望の濃度の不純物を導入し、アニール処理するものであってもよいが、説明の簡略化のため、ここでは、所望の濃度（２〜５×１０２０／ｃｍ３）の不純物が予め導入されたものを形成するものとする。
【００７８】
この後、図１１（ｂ）において、通常のＣＶＤ法により、例えば、第２のシリコン膜５３を設けるためにポリシリコン膜４８１をポリシリコン膜４７１上に形成する。ここで、説明の簡略化のため、ポリシリコン膜４８１はポリシリコン膜４７１と同様に、所望の濃度（ポリシリコン膜４７１に導入された不純物濃度より高い濃度）の不純物が予め導入されたものを形成するものとする。
【００７９】
図１１（ｃ）において、レジスト膜をポリシリコン膜４８１上に設け、ストレージノード電極形成のために、ポリシリコン膜４８１上の、ストレージノード電極形成領域にレジスト膜４９１が残るようにパターニングする。
【００８０】
図１１（ｄ）において、レジスト膜４９１をマスクとして、ポリシリコン膜４８１、４７１、４１０をそれぞれエッチングする。この時、ポリシリコンとは異なる材料からなる第２の層間絶縁膜１１がエッチングストッパの役割をすることとなる。この後、レジスト膜４９１を除去することにより、第１のシリコン膜５１、第２のシリコン膜５３、シリコン膜４０１、側壁膜４０３から構成されるストレージノード電極が形成される。
【００８１】
以降の工程は、図３（ｂ）及びそれ以降の工程と同様に行われ、窒化膜５７及びセルプレート電極５９が形成されることとなる。
【００８２】
このように、第４の実施の形態における半導体装置は、製造工程数が増えるものの、第４の実施の形態にて接続孔４６３を形成するためのマスクとなるポリシリコン膜４０１、４０３をそのままストレージノード電極の一部として利用でき、これにより、キャパシタの容量の増加を図ることができる。
【００８３】
また、第４の実施の形態の変形例として、第２の実施の形態と第４の実施の形態のそれぞれの特徴を合わせた構造としてもよい。第４の実施の形態の変形例を図１２に示す。なお、図１２において、図１と同様な構成要素については、図１と同じ符号を付して説明の重複を避けることとする。
【００８４】
図１２においては、第２の層間絶縁膜１１と第１のシリコン膜５１との間に、図９のシリコン膜４０１及び側壁膜４０３が設けられている。さらに、図１２においては、第２のシリコン膜５３に相当するシリコン膜５５３の表面が粗面化され、凹凸部５６３が設けられている。その他の構成要素は図１と同様である。
【００８５】
図１２のような構成とすることで、第２及び第４の実施の形態の半導体装置特有の効果をともに得られるものとなる。なお、図１２のような構成は、第１の実施の形態の半導体装置の製造方法に対して、図５及び図１０、図１１に示す工程を追加することにて得られる。
【００８６】
以上、本発明の半導体装置及びその製造方法についてを説明したが、本発明は上記構成や製造方法に限定されるものではない。
【００８７】
例えば、半導体基体１や拡散層の導電極性は他の場合でもよく、その場合、他の構成要素の導電極性も半導体基体１や拡散層３の導電極性に合わせて変更すればよい。
【００８８】
また、上記各実施の形態は、ＤＲＡＭのキャパシタを例に説明したが、不純物が導入されるシリコン膜を用いたゲート電極や配線に適用することも可能である。この場合、メモリセル間のリーク等ＤＡＲＭ特有の効果を除く本発明の効果が得られるものである。
【００８９】
また、上記各実施の形態におけるＤＲＡＭの構造は種々変更が可能である。本発明を適用したＤＲＡＭの変形例を図１３に示す。
【００９０】
図１３において、半導体基体１内には拡散層６０３、６１３、６２３が配置されている。半導体基体１上にはゲート酸化膜１５が配置されている。ゲート酸化膜１５上の、各拡散層間にはゲート電極６０７、６１７が配置されている。ゲート酸化膜１５上及びゲート電極６０７、６１７上には層間絶縁膜９が配置されている。
【００９１】
層間絶縁膜９には、複数の接続孔が設けられ、この接続孔のひとつを介して、ストレージノード電極のための第１のシリコン膜５１ー１と拡散層６０３とが電気的に接続されている。同様に、層間絶縁膜９に設けられた接続孔の他のひとつを介して、ストレージノード電極のための第１のシリコン膜５１ー２と拡散層６１３とが電気的に接続されている。各第１のシリコン膜５１ー１、５１ー２上にはそれぞれ第２のシリコン膜５３ー１、５３ー２が設けられている。第１のシリコン膜５１ー１と第２のシリコン膜５３ー１、及び第１のシリコン膜５１ー２と第２のシリコン膜５３ー２にてそれぞれストレージノード電極を構成している。
【００９２】
第１のシリコン膜５１ー１の側面、第２のシリコン膜５３ー１の側面及び表面にはキャパシタ絶縁膜としての窒化膜５７ー１が配置されている。同様に、第１のシリコン膜５１ー２の側面、第２のシリコン膜５３ー２の側面及び表面にはキャパシタ絶縁膜としての窒化膜５７ー２が配置されている。各窒化膜５７ー１、５７ー２上にはそれぞれ、ストレージノード電極を覆うようにセルプレート電極としてのシリコン膜５９ー１、５９ー２が設けられている。
【００９３】
窒化膜５７ー１、５７ー２上及びシリコン膜５９ー１、５９ー２上にはそれぞれ第２の層間絶縁膜６１１が設けられている。第１の層間絶縁膜９に設けられた接続孔と第２の層間絶縁膜６１１に設けられた接続孔を介してビット線として用いられる配線６２１が第２の層間絶縁膜６１１上に配置されている。このため、配線６２１と拡散層６２３とが電気的に接続される。
【００９４】
図１３における第１のシリコン膜５１ー１、５１ー２、第２のシリコン膜５３ー１、５３ー２、シリコン膜５９ー１、５９ー２はいずれもポリシリコンからなるものとし、層間絶縁膜９、６１１はいずれも酸化膜あるいはＢＰＳＧ膜からなるものとする。
【００９５】
図１３に示すような構成においても本発明は適用可能である。また、図１３の構成では、２つのメモリセルを構成する各トランジスタのソースあるいはドレインを構成する拡散層のひとつである拡散層６２３を共有することができる。さらに、ビット線として用いられる配線６２１をキャパシタの上に設けているため、ビット線のレイアウトの自由度が向上することが期待できる。
【００９６】
また、本発明の各実施の形態や図１３の変形例のキャパシタの構造をフィン型やシリンダ型のものとしても本発明を適用可能である。
【００９７】
【発明の効果】
以上、詳細に説明したように、本発明によれば、データリテンションタイムやトランジスタの特性与える影響を低減して、不純物が導入されたシリコン層を有する半導体装置及びその製造方法を実現することができる。
【００９８】
また、本発明によれば、上記のような半導体装置及びその製造方法を、構成の多大な追加や半導体装置の製造工程の多大な増加を極力低減して実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態における半導体装置の断面図である。
【図２】本発明の第１の実施の形態における半導体装置の製造工程を説明する図である。
【図３】本発明の第１の実施の形態における半導体装置の製造工程を説明する図である。
【図４】本発明の第２の実施の形態における半導体装置の断面図である。
【図５】本発明の第２の実施の形態における半導体装置の製造工程を説明する図である。
【図６】本発明の第３の実施の形態における半導体装置の断面図である。
【図７】本発明の第３の実施の形態における半導体装置の製造工程を説明する図である。
【図８】本発明の第３の実施の形態における半導体装置の変形例の断面図である。
【図９】本発明の第４の実施の形態における半導体装置の断面図である。
【図１０】本発明の第４の実施の形態における半導体装置の製造工程を説明する図である。
【図１１】本発明の第４の実施の形態における半導体装置の製造工程を説明する図である。
【図１２】本発明の第４の実施の形態における半導体装置の変形例の断面図である。
【図１３】本発明を適用したＤＲＡＭの変形例の断面図である。
【符号の説明】
１半導体基体
３拡散層
５フィールド酸化膜
７ゲート電極
９第１の層間絶縁膜
１１第２の層間絶縁膜
１５ゲート酸化膜
５１第１のシリコン膜
５３、１５３、３５３、５５３第２のシリコン膜
５７キャパシタ絶縁膜
５９セルプレート電極
１６３、３６３、５６３凹凸部
２０１、３０１側壁膜
４０１シリコン膜
４０３側壁膜
【図１】
2004006874.tif 000003
【図２】
2004006874.tif 000004
【図３】
2004006874.tif 000005
【図４】
2004006874.tif 000006
【図５】
2004006874.tif 000007
【図６】
2004006874.tif 000008
【図７】
2004006874.tif 000009
【図８】
2004006874.tif 000010
【図９】
2004006874.tif 000011
【図１０】
2004006874.tif 000012
【図１１】
2004006874.tif 000013
【図１２】
2004006874.tif 000014
【図１３】
2004006874.tif 000015