(57)【要約】【課題】差動増幅器のオフセット・エラーを低減するための手段を提供する。【解決手段】本発明は、オフセット調整可能な差動増幅器を含む。オフセット調整可能な差動増幅器は、第１の差動入力を受ける第１の差動トランジスタ(210)と、第２の差動入力を受ける第２の差動トランジスタ(220)を備える。差動増幅器の出力は、第１の差動入力と第２の差動入力との差に比例した振幅を有する。第１の差動トランジスタ(210)は、複数の第１のサブ差動トランジスタ(212,214,216)を備える。第１のサブ差動トランジスタ(212,214,216)の各々には、調整可能なバック・ゲート・バイアスが印加される。制御回路(250)を、第１のサブ差動トランジスタ(212,214,216)の各々の調整可能なバック・ゲート・バイアスに接続して、差動増幅器の出力のオフセット・エラーを小さくすることができる。【選択図】図２
2004229303.tif 000002
【特許請求の範囲】
【請求項１】
第１の差動入力を受信する第１の差動トランジスタ（２１０）と、
第２の差動入力を受信する第２の差動トランジスタ（２２０）と、
前記第１の差動入力と前記第２の差動入力との差に比例した振幅を有する差動増幅器出力
を備え、
前記第１の差動トランジスタ（２１０）が、
複数の第１のサブ差動トランジスタ（２１２、２１４、２１６）であって、それぞれに、調整可能なバック・ゲート・バイアスがかけられることからなる、複数の第１のサブ差動トランジスタと、
前記第１のサブ差動トランジスタ（２１２、２１４、２１６）のそれぞれの前記調整可能なバック・ゲート・バイアスに接続されて、前記差動増幅器出力のオフセット・エラーを低減する制御回路要素（２５０）
を備えることからなる、オフセット調整可能な差動増幅器。
【請求項２】
前記第１のサブ差動トランジスタ（２１２、２１４、２１６）のそれぞれが、他の第１のサブ差動トランジスタのそれぞれとは異なる物理的寸法を有することからなる、請求項１に記載のオフセット調整可能な差動増幅器。
【請求項３】
前記第１のサブ差動トランジスタ（２１２、２１４、２１６）に、物理的寸法が漸増する第１のサブ差動トランジスタが含まれる、請求項２に記載のオフセット調整可能な差動増幅器。
【請求項４】
前記物理的寸法が漸増する第１のサブ差動トランジスタのそれぞれが、それに先行する第１のサブ差動トランジスタの物理的寸法の約２倍の寸法を有する、請求項３に記載のオフセット調整可能な差動増幅器。
【請求項５】
前記物理的寸法が漸増する第１のサブ差動トランジスタのそれぞれが、それに先行する第１のサブ差動トランジスタの物理的寸法の約１０倍の寸法を有する、請求項３に記載のオフセット調整可能な差動増幅器。
【請求項６】
前記第２の差動トランジスタ（４２０）に、調整可能なバック・ゲート・バイアスがかけられる、請求項１に記載のオフセット調整可能な差動増幅器。
【請求項７】
前記第２の差動トランジスタ（５２０）が、
複数の第２のサブ差動トランジスタ（５２２、５２４）であって、それぞれに、調整可能なバック・ゲート・バイアスがかけられることからなる、複数の第２のサブ差動トランジスタと、
前記第２のサブ差動トランジスタのそれぞれの前記調整可能なバック・ゲート・バイアスに接続されて、前記差動増幅器出力のオフセット・エラーを低減する制御回路要素（５５０）
を備える、請求項１に記載のオフセット調整可能な差動増幅器。
【請求項８】
前記第２のサブ差動トランジスタのそれぞれが、他の第２のサブ差動トランジスタのそれぞれとは異なる物理的寸法を有する、請求項７に記載のオフセット調整可能な差動増幅器。
【請求項９】
前記第２のサブ差動トランジスタに、物理的寸法が漸増する第２のサブ差動トランジスタが含まれる、請求項８に記載のオフセット調整可能な差動増幅器。
【請求項１０】
前記物理的寸法が漸増する第２のサブ差動トランジスタのそれぞれが、それに先行する第２のサブ差動トランジスタの物理的寸法の約２倍の寸法を有する、請求項９に記載のオフセット調整可能な差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、増幅器に関するものである。とりわけ、本発明は、オフセット調整可能な差動増幅器に関するものである。
【背景技術】
【０００２】
差動増幅器には多くの用途がある。例えば、差動増幅器は、一般に、電子機器に広く使われている演算増幅器に用いられる。差動増幅器は、メモリ・セル・アレイ内におけるメモリ・セルの論理状態を検知するために利用することも可能である。
【０００３】
差動増幅器のオフセット・エラーは、差動増幅器の性能を制限する可能性がある。例えば、差動増幅器を利用して、抵抗性メモリ・セル（resistive memory cell）の抵抗を検知することが可能である。差動増幅器のオフセット・エラーによって、抵抗性メモリ・セルの抵抗状態の検知に対する信頼性が損なわれる可能性がある。
【０００４】
図１には、オフセット・エラーを含む典型的な差動増幅器１００が示されている。差動増幅器１００には、第１の入力トランジスタ１１０、第２の入力トランジスタ１２０、第１の出力トランジスタ１３０、及び、第２の出力トランジスタ１４０を含むことが可能である。
【０００５】
差動増幅器１００の出力信号ＶＯは、一般に、第１の入力Ｖ＋と第２の入力Ｖ−との差と線形的関係を有している。出力信号ＶＯには、一般に、オフセット・エラーＶＯＦＦが含まれている。出力信号は、ＶＯ＝Ａ（Ｖ＋  −  Ｖ−）＋ＶＯＦＦで表わすことが可能であり、ここで、Ａは差動増幅器１００の利得である。
【０００６】
差動増幅器のオフセット・エラーは、物理的設計、または、差動増幅器のプロセス変動によって生じる可能性がある。回路デバイスのしきい値、デバイス・サイズの不整合、及び、回路デバイスの動作条件が、全て、オフセット・エラーの可能性のある原因である。集積回路製造工程に付随する物理的サイズの変動およびプロセス変動は、オフセット・エラーの原因である。処理エラーは、差動増幅器を含むＣＭＯＳ演算増幅器におけるオフセット・エラーの主な原因である。
【０００７】
オフセット・エラーを最小限に抑えるために利用されてきた技法には、トランジスタの寸法形状（サイジング）及び物理的な回路要素レイアウトを操作することが含まれる。もう１つの技法には、スィッチト・キャパシタ回路の利用が含まれる。これらの技法は、両方とも、特別な製造処理ステップを必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、差動増幅器に関連したオフセット・エラーを低減するための装置及び方法を提供することにある。本発明のもう１つの目的は、線形のオフセット・エラー調整を施し、正または負の補正によってオフセット・エラーを低減する装置及び方法を提供することにある。本発明のもう１つの目的は、頑強で、温度に影響されにくく、製造または実施が簡単なこうした装置及び方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明には、差動増幅器に関連したオフセット・エラーを低減するための装置及び方法が含まれる。本発明の差動増幅器は、ＭＲＡＭのセンス増幅器に用いるために適合させることができる。
【００１０】
本発明の第１の実施態様には、オフセット調整可能な差動増幅器が含まれる。オフセット調整可能な差動増幅器には、第１の差動入力を受信する第１の差動トランジスタと、第２の差動入力を受信する第２の差動トランジスタが含まれる。差動増幅器出力には、第１の差動入力と第２の差動入力との差に比例した振幅を有する信号が含まれる。第１の差動トランジスタには、複数の第１のサブ差動トランジスタが含まれる。各第１のサブ差動トランジスタには、調整可能なバック・ゲート・バイアスがかけられる。第１のサブ差動トランジスタのそれぞれの調整可能なバック・ゲート・バイアスに制御回路要素を接続することによって、差動増幅器出力のオフセット・エラーを低減することが可能である。
【００１１】
本発明の他の態様及び利点については、本発明の原理を例示した添付の図面と併せて検討すれば、下記の詳細な説明から明らかになるであろう。
【実施例】
【００１２】
図面に例示されているように、本発明は、差動増幅器に関連したオフセット・エラーを低減するための装置及び方法によって具現化される。この装置及び方法によれば、一般に線形のオフセット・エラー調整が施され、正または負の補正によってオフセット・エラーが低減する。この装置及び方法は、頑強で、一般に、温度に影響されにくい。
【００１３】
図２には、本発明の実施態様の１つによるオフセット低減回路要素を含むオフセット差動増幅器２００が示されている。オフセット差動増幅器２００には、第１の差動入力（Ｖ＋）を受信する第１の差動トランジスタ２１０が含まれている。第２の差動トランジスタ２２０は、第２の差動入力（Ｖ−）を受信する。差動増幅器出力（ＯＵＴＰＵＴ）には、一般に、第１の差動入力（Ｖ＋）と第２の差動入力（Ｖ−）との差に比例した信号振幅を有する信号が含まれる。
【００１４】
第１の差動トランジスタ２１０には、複数の第１のサブ差動トランジスタ２１２、２１４、２１６を含めることが可能である。各第１のサブ差動トランジスタ２１２、２１４、２１６には、調整可能なバック・ゲート・バイアスがかかっている。
【００１５】
第１のサブ差動トランジスタ２１２、２１４、２１６のそれぞれの調整可能なバック・ゲート・バイアスに、オフセット調整制御回路要素２５０を接続して、差動増幅器出力（ＯＵＴＰＵＴ）のオフセット・エラーを低減することが可能である。
【００１６】
一般に、第１のサブ差動トランジスタ２１２、２１４、２１６のそれぞれは、他の第１のサブ差動トランジスタ２１２、２１４、２１６のそれぞれとは異なる物理的寸法を有する。１実施態様は、第１のサブ差動トランジスタ２１２、２１４、２１６の物理的寸法が漸増する（すなわち、次第に大きくなる）ように構成された第１のサブ差動トランジスタ２１２、２１４、２１６を含む。すなわち、各第１のサブ差動トランジスタ２１２、２１４、２１６は、第１のサブ差動トランジスタ２１２、２１４、２１６の他の１つよりも大きくなるよう所定の比率で物理的にスケーリングが施される。例えば、各第１のサブ差動トランジスタ２１２、２１４、２１６の物理的寸法を、別の第１のサブ差動トランジスタ２１２、２１４、２１６の物理的寸法の約２倍にすることができる。他の例には、各第１のサブ差動トランジスタ２１２、２１４、２１６が、別の第１のサブ差動トランジスタ２１２、２１４、２１６の物理的寸法の約１０倍であるものもある。
【００１７】
出力（ＯＵＴＰＵＴ）は、第１の出力トランジスタ２３０と第２の出力トランジスタ２４０の組み合わせにより生成される。前述のように、出力（ＯＵＴＰＵＴ）には、ＶＯ＝Ａ（Ｖ＋  −  Ｖ−）＋ＶＯＦＦで表わすことが可能な信号が含まれている。第１のサブ差動トランジスタ２１２、２１４、２１６のバック・ゲート・バイアス制御を調整して、ＶＯＦＦを最小限に抑えることが可能である。バック・ゲート・バイアス制御の調整方法に関する詳細については、後述することにする。
【００１８】
もちろん、図２は、本発明の１実施態様のうちの単なる一例にすぎない。他の同等の実施態様には、ＮＭＯＳ差動入力トランジスタ及びＰＭＯＳ出力トランジスタを含めることも可能である。他の同等の実施態様には、４つ以上または２つ以下の第１のサブ差動トランジスタを含めることが可能である。
【００１９】
図３には、バック・ゲート・バイアス調整が施されるトランジスタを含む基板３００が示されている。基板３００には、ＰＭＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３２０が含まれており、バック・ゲート制御端子（Ｂ）３１２、３２２に電圧を印加すると、トランジスタ３１０、３２０のそれぞれにバック・ゲート・バイアスがかかるようになっている。バック・ゲート制御端子（Ｂ）に印加される電圧にバイアスをかけて、トランジスタ３１０、３２０のそれぞれを流れる電流に影響を及ぼすことが可能である。
【００２０】
大部分のトランジスタと同様、トランジスタ３１０、３２０のゲート（Ｇ）３１３、３２３に電圧電位を印加して、トランジスタ３１０、３２０のチャネル３１４、３２４に電荷を集積し、トランジスタ３１０、３２０に電流を流すことが可能である。流れる電流の大きさは、一般に、印加される電圧電位の大きさによって決まる。
【００２１】
トランジスタ３１０、３２０のバック・ゲート（Ｂ）３１２、３２２（またはバルク）に電圧電位を印加して、トランジスタ３１０、３２０のチャネル３１４、３２４によって集積される電荷にさらなる制御を加え、これによって、トランジスタ３１０、３２０によって流される電流にさらなる制御を加えることも可能である。
【００２２】
本発明の各実施態様は、一般に、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのどちらでも実施できるので、ＰＭＯＳトランジスタ３１０及びＮＭＯＳトランジスタ３２０の両方を開示している。一般に、開示した実施態様には、Ｎウェル・バック・ゲート・バイアス・トランジスタが含まれている。もちろん、同等の実施態様には、Ｐウェル・バック・ゲート・バイアス・トランジスタを含めることが可能である。
【００２３】
図４には、本発明のもう１つの実施態様によるオフセット調整制御回路要素４５０を含む差動増幅器４００が示されている。この実施態様の第２の差動トランジスタ４２０には、調整可能なバック・ゲート・バイアスがかかっている。第２の差動トランジスタ４２０のバック・ゲート・バイアスによって、第１の差動トランジスタ２１０とは逆方向の出力オフセット調整が施される。
【００２４】
オフセット調整制御回路要素４５０には、第２の差動トランジスタ４２０のバック・ゲート・バイアスを調整するための追加回路要素が含まれている。オフセット調整制御回路要素４５０の詳細については、後述することにする。
【００２５】
図５には、本発明のもう１つの実施態様によるオフセット調整制御回路要素５５０を含む差動増幅器５００が示されている。この実施態様のオフセット調整可能な差動増幅器には、複数の第２のサブ差動トランジスタ５２２、５２４を含む、第２の差動トランジスタ５２０が含まれている。この実施態様に含まれる第２のサブ差動トランジスタは２つだけである。しかし、さらに多くの第２のサブ差動トランジスタを含むことができるのは明白である。各第２のサブ差動トランジスタ５２２、５２４には、差動増幅器５００のオフセット調整を施すための調整可能なバック・ゲート・バイアスがかかっている。
【００２６】
オフセット制御回路要素５５０には、差動増幅器出力（ＯＵＴＰＵＴ）のオフセット・エラーを低減するため、第２のサブ差動トランジスタ５２２、５２４のそれぞれに加えられる調整可能なバック・ゲート・バイアスへの接続が含まれている。オフセット調整制御回路要素５５０の詳細については、後述することにする。
【００２７】
第２のサブ差動トランジスタ５２２、５２４のそれぞれは、他の第２のサブ差動トランジスタのそれぞれとは異なる物理的寸法を有することが可能である。第２のサブ差動トランジスタには、物理的寸法が漸増する第２のサブ差動トランジスタが含まれる。例えば、物理的寸法が漸増する第２のサブ差動トランジスタは、それぞれ、それに先行する第２のサブ差動トランジスタの物理的寸法の約２倍とすることが可能である。別の例には、物理的寸法が漸増する第２のサブ差動トランジスタが、それぞれ、それに先行する第２のサブ差動トランジスタの物理的寸法の約１０倍のものもある。
【００２８】
図６には、本発明のもう１つの実施態様によるオフセット低減制御回路要素６５０を含む差動増幅器６００が示されている。この実施態様には、バック・ゲート・バイアス制御を含まない第１の差動入力トランジスタ６１０と、図５の第２の差動入力トランジスタ５２０と同じ第２の差動入力トランジスタ５２０が含まれている。
【００２９】
図７には、本発明の実施態様の１つによる差動入力トランジスタ７２０のサブ差動増幅器トランジスタ７２２、７２４、７２６の物理的寸法が示されている。サブ差動増幅器トランジスタ７２２、７２４、７２６の物理的寸法は、サブ差動増幅器トランジスタ７２２、７２４、７２６の隣に示されている。この物理的寸法は、対応するトランジスタのチャネル幅対チャネル長の比を表わす。例えば、第１のサブ差動増幅器トランジスタ７２２のチャネル幅対チャネル長の比は、２／１０である。第２のサブ差動増幅器トランジスタ７２４のチャネル幅対チャネル長の比は、２／１である。第３のサブ差動増幅器トランジスタ７２６のチャネル幅対チャネル長の比は、２０／１である。第１のサブ差動増幅器トランジスタ７２２のオフセット調整感度は、極めて精密であると表わすことが可能である。第２のサブ差動増幅器トランジスタ７２４のオフセット調整感度は、精密であると表わすことが可能である。第３のサブ差動増幅器トランジスタ７２６のオフセット調整感度は、粗いと表わすことが可能である。各サブ差動増幅器トランジスタ７２２、７２４、７２６の感度は、サブ差動増幅器トランジスタ７２２、７２４、７２６のチャネル幅とチャネル長の比に比例する。
【００３０】
オフセット低減回路要素７５０の実施態様の１つには、サブ差動増幅器トランジスタ７２２、７２４、７２６の極めて精密な、精密な、及び、粗いバック・ゲート・バイアス調整が含まれている。
【００３１】
図８には、本発明の実施態様の１つによるオフセット調整コントローラ８００が示されている。一般に、オフセット調整コントローラ８００は、単一のサブ差動増幅器トランジスタのバック・ゲート・バイアスに接続可能である。すなわち、複数のサブ差動増幅器トランジスタの場合、オフセット調整コントローラ８００は、複数のサブ差動増幅器トランジスタのそれぞれのバック・ゲートに接続可能である。
【００３２】
図８のオフセット調整コントローラ８００には、サブ差動増幅器トランジスタの１つの分離されたウェル（井戸）のためのバック・ゲート・バイアス電圧を発生するためにプログラム可能な分圧器が含まれている。分圧器は、動作電位（ＶＤＤ）源と基準電位（ＧＮＤ）源の間に接続されている。
【００３３】
分圧器は、上方のトランジスタ８１０及び下方のトランジスタ８２０と、ドレイン・ソース経路抵抗が異なる４つの中間部のトランジスタ８３０、８４０、８５０、８６０によって形成されている。異なる組合せの中間部のトランジスタ８３０、８４０、８５０、８６０をオンにすると、ＶＤＤとＧＮＤ間の電圧降下が変化し、その結果、ＶＢＧｂｉａｓの電圧電位が設定される。分圧器による電圧降下が、対応するサブ差動増幅器トランジスタのバック・ゲートに加えられる。
【００３４】
通常の動作モード中、中間トランジスタ８３０、８４０、８５０、８６０は、ラッチ８７２、８７４、８７６、８７８の第１のグループに記憶されている第１の数に応じてオンまたはオフになる。図８の実施態様には、２４ものさまざまなレベルによってバック・ゲート・バイアス電圧を制御するオフセット調整コントローラ８００が含まれている。制御線Ｓ０、Ｓ１、Ｓ２、Ｓ３によって、分圧器内に、中間トランジスタ８３０、８４０、８５０、８６０のうちのどれが組み込まれるかが決まる。
【００３５】
上方のトランジスタ８１０は、バック・ゲート・バイアス回路に対する電力の制御に利用可能である。下方のトランジスタ８２０は、２つ以上のバック・ゲート・バイアス回路から１つの回路を選択するのに利用可能である。バック・ゲート・バイアス回路は、対をなして動作し、共通のグループをなすラッチ回路８７２、８７４、８７６、８７８を共用することが可能である。第１のバック・ゲート・バイアス回路は、第１の方向におけるオフセットの調整に利用可能であり、第２のバック・ゲート・バイアス回路は、第２の（逆の）方向におけるオフセットの調整に利用可能である。下方のトランジスタ８２０がオフの場合、ＶＢＧｂｉａｓの電圧電位は、一般に、ＶＤＤの電圧電位に等しい。下方のトランジスタ８２０がオンの場合、ＶＢＧｂｉａｓの電圧電位は、一般に、分圧器によって設定される。
【００３６】
図９には、抵抗性交差点メモリ・セル（ＲＭＥＭ）、及び、本発明の１実施態様によるオフセット低減回路要素を含む差動増幅器が示されている。演算増幅器９０５には、前述の差動増幅器２００、４００、５００を含めることができる。抵抗性交差点メモリ（resistive cross-point memory）・セルには、抵抗性交差点メモリ・セル内に記憶される論理状態によって決まる抵抗が含まれている。出力ＳＥＮＳＥは、センス電圧を印加し、結果生じる電流を検知することによって、交差点メモリ・セルＲＭＥＭの論理状態を検知することが可能である。
【００３７】
演算増幅器９０５の第１の入力Ｖ＋に、センス電圧ＶＡが印加される。結果生じる二次センス電圧ＶＡ’が、交差点メモリ・セルＲＭＥＭの両端間に発生する。このセンス電圧も、デフォルトでは、ＲＳで表示された交差点アレイ内の他の交差点メモリ・セルの全ての両端間に印加される。
【００３８】
メモリ・セル・アレイ内の単一メモリ・セルの抵抗状態の検知は信頼できない可能性がある。一般に、アレイ内の全てのメモリ・セルが、多くの並列経路を介して互いに結合される。１つの交差点における抵抗は、一般に、列内の他の行のメモリ・セルの抵抗と並列をなす交差点の抵抗に等しい（メモリ・セル・アレイは、交差点抵抗回路網として特徴づけることができる）。検知されるメモリ・セルが、保持されている磁化のために異なる抵抗を有する場合は、わずかな電圧差が生じる場合がある。このわずかな電圧差によって、寄生または「スニーク・パス」電流が生じる場合がある。寄生電流は、一般に、センス電流より大きく、従って、センス電流を不明瞭にする場合がある。従って、寄生電流は、抵抗の検知を妨げる場合がある。
【００３９】
理想的には、センス電圧ＶＡと二次センス電圧ＶＡ’は同じである。センス電圧ＶＡと二次センス電圧ＶＡ’の差によって、抵抗性メモリ・セル・アレイの選択されていない抵抗性メモリ・セル（非選択抵抗性メモリ・セル）に電流（「スニーク・パス」電流）が流れることになる。ＲＳは、抵抗性メモリ・セル・アレイの非選択メモリ・セルの抵抗を表している。非選択メモリ・セルに電流が流れると、センス電圧ＶＡのため、ＳＥＮＳＥ出力で検出される電流にエラーが生じ、従って、交差点メモリ・セルＲＭＥＭの抵抗状態の検出に誤差が導入されることになる。
【００４０】
演算増幅器９０５内の差動増幅器のオフセット・エラーによって、センス電圧ＶＡ及び二次センス電圧ＶＡ’が偏移（偏位）する。本発明を利用して、演算増幅器９０５内における差動増幅器のオフセット・エラーを低減することが可能である。従って、本発明を利用して、非選択抵抗性メモリ・セルを流れる電流を減少させることによって、抵抗性メモリ・セルの性能を向上させることが可能である。
【００４１】
下記の表には、図９の抵抗性交差点メモリ・セル（ＲＭＥＭ）、及び、オフセット低減回路要素を含む差動増幅器について、図７に示すような極めて精密な、精密な、及び、粗いバック・ゲート・バイアス調整の実際にシミュレートした感度が提示されている。差動増幅器のシミュレーションには、３．３Ｖの電源電圧ＶＤＤ、３．２〜３．３Ｖのバック・ゲート電圧範囲、０．５ＶのＶＡ値、１メガオームのＲＭＥＭ値、及び、１キロオームのＲＳ値が含まれる。
【００４２】
【表１】
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【００４３】
この表には、図７のサブ差動増幅器トランジスタ及び図８のオフセット・コントローラによる、図９の抵抗性交差点メモリ・セル及び差動増幅器に関するオフセット調整の範囲及び最小ステップ・サイズが示されている。この実施態様の場合、粗いオフセット制御は、１９．６ｍＶの範囲で、最小オフセット制御ステップ・サイズが１．２２ｍＶである。この実施態様の場合、精密なオフセット制御は、１．５１ｍＶの範囲で、最小オフセット制御ステップ・サイズが９５μＶである。この実施態様の場合、極めて精密なオフセット制御は、１７０μＶの範囲で、最小オフセット制御ステップ・サイズが１．１μＶである。
【００４４】
バック・ゲート・バイアス・コントローラ（例えば、オフセット調整コントローラ８００）におけるラッチ（例えば、図８のラッチ８７２、８７４、８７６、８７８）の状態は、センス増幅器の較正動作中に設定される。一般に、較正中、テスト条件を満たすまで、センス増幅器（差動増幅器）のオフセットは変化される。テスト条件が満たされると、テスト条件を満たすオフセット設定が、バック・ゲート・バイアス・コントローラによって保持される。すなわち、オフセット設定状態が、バック・ゲート・バイアス・コントローラのラッチ（例えば、図８のラッチ８７２、８７４、８７６、８７８）によって保持される。
【００４５】
テスト条件には、ＶＡ／ＲＭＥＭに等しい目標センス電流が得られるまで、センス増幅器オフセットを調整することを含めることが可能である。目標センス電流が得られると、バック・ゲート・コントローラのラッチの設定が維持される。
【００４６】
最適な較正を決定するのに必要な時間は、いくつかの較正範囲を取り入れることによって最小限に抑えることが可能である。例えば、前述の粗い、精密な、及び、極めて精密な較正範囲を利用して、最適なオフセット調整を決定することが可能である。粗い較正調整を利用すれば、較正範囲を素早く限定することが可能である。精密な及び極めて精密な較正調整を利用すると、最適な較正点を求めることが可能である。検知されるメモリのサイズは、較正中におけるオフセット調整制御の精度によって制限される。従って、頑強で、極めて精密な較正によれば、そのような構成を用いない場合に可能であるメモリ・アレイよりもサイズの大きいメモリ・アレイを適正に検知することが可能になる。
【００４７】
図１０には、抵抗性メモリ・セルとして用いることが可能な磁気トンネル接合１０００の１実施態様が示されている。磁気トンネル接合１０００には、ピン止め層１０３４、センス層１０３２、及び、絶縁トンネル障壁１０３６が含まれている。
【００４８】
ピン止め層１０３４は、磁化配向が固定されており、対象とする範囲における印加磁界の存在下において回転しない。センス層１０３２は、２つの方向のいずれかへ配向可能な磁化を有する。センス層１０３２の第１の磁化配向は、ピン止め層１０３４の固定された磁化と同じ方向である。センス層１０３２の第２の磁化配向は、ピン止め層１０３４の固定された磁化と逆方向である。
【００４９】
磁気トンネル接合１０００両端間の抵抗は、ピン止め層１０３４の磁化配向に対するセンス層１０３２の磁化配向に従って大きさが変わる。一般に、センス層１０３２の磁化配向がピン止め層１０３４と逆方向であれば、磁気トンネル接合１０００両端間の抵抗は大きくなる。センス層１０３２の磁化配向がピン止め層１０３４と同じ方向であれば、磁気トンネル接合１０００両端間の抵抗は小さくなる。
【００５０】
磁化トンネル接合の抵抗状態は、検知された抵抗と所定の抵抗しきい値を比較し、その比較に基づいて磁気トンネル接合の状態を判定することによって求められる。すなわち、検知された抵抗が所定のしきい値未満であれば、磁気トンネル接合の状態は第１の状態である。検知された抵抗が所定のしきい値を超えると、磁気トンネル接合の状態は第２の状態である。
【００５１】
磁気トンネル接合のセンス層と基準層の磁化が同じ方向の場合、磁気トンネル接合の配向は、「平行」であるということができる。磁気トンネル接合のセンス層と基準層の磁化が逆方向の場合、磁気トンネル接合の配向は、「逆平行」であるということができる。平行と逆平行の２つの配向は、抵抗が小さな磁気トンネル接合状態、または、抵抗が大きな磁気トンネル接合状態に対応付けることができる。
【００５２】
絶縁トンネル障壁１０３６によって、基準層１０３４とセンス層１０３２との間に量子力学的トンネル効果を生じさせることが可能になる。トンネル効果は、電子スピンに依存しており、磁気トンネル接合１０００の抵抗は、基準層１０３４とセンス層１０３２の磁化方向の相対的配向の関数になる。磁界の存在は、基準層１０３４及びセンス層１０３２の磁化配向を確立することによって検出することができる。
【００５３】
磁気トンネル接合１０００の磁化配向が平行であれば、磁気トンネル接合１０００の抵抗は、第１の値（Ｒ）になり、磁気トンネル接合１０００の磁化配向が逆平行であれば、磁気トンネル接合１０００の抵抗は、第２の値（Ｒ＋デルタ（Δ））になる。
【００５４】
絶縁トンネル障壁１０３６は、酸化アルミニウム、二酸化珪素、酸化タンタル、窒化珪素、窒化アルミニウム、または、酸化マグネシウムから製作することが可能である。センサ層１０３２は、強磁性材料から製作することが可能である。
【００５５】
図１１には、本発明の実施態様の１つによる抵抗性交差点メモリ・セル・アレイ１１１０が示されている。交差点メモリ・セル・アレイ１１１０は、交差点メモリ・システムの一部をなすことが可能である。各抵抗性交差点メモリ・セルには、ＭＲＡＭメモリ・セルを含めることが可能である。一般に、行デコーダ１１２０及び列デコーダ１１３０によって、メモリ・セルが選択される。選択されたメモリ・セルの論理状態は、センス増幅器１１４０によって検知することが可能である。
【００５６】
図１２には、本発明の実施態様の１つによる抵抗性交差点メモリ・セル・アレイを含む計算システム１２００が示されている。計算システム１２００には、中央処理装置１２１０が含まれている。計算システム１２００には、さらに、交差点メモリ・セル・アレイ１２３０が含まれている。中央処理装置１２１０は、交差点メモリ・セル・アレイ１２３０内にデータを記憶し、交差点メモリ・セル・アレイ１２３０内のデータにアクセスすることが可能である。一般に、行デコーダ１２６０及び列デコーダ１２４０によって、検知すべきメモリ・セルが選択される。複数の抵抗性交差点メモリ・セル・センサ１２５０を、交差点メモリ・セルのそれぞれに電気的に接続することができる。各抵抗性交差点メモリには、ＭＲＡＭメモリ・セルを含めることが可能である。
【００５７】
図１３には、本発明の実施態様の１つによる差動増幅器のオフセット・エラーを低減する方法に含まれるステップが示されている。
【００５８】
第１のステップ１３１０には、粗い較正調整が含まれる。（前述したように）粗較正状態が較正テスト基準を満たすまで、粗較正レジスタの状態を変化させることが可能である。粗調整は、最初は、センス増幅器の動作に関する一般的な知識に基づいて設定することが可能である。
【００５９】
第２のステップ１３２０には、精密な較正調整が含まれる。精密較正を実施するためのプロセスは、粗較正を実施するためのプロセスに類似している。しかし、精密較正に対応するサブ差動増幅器トランジスタ（一般に、第２のサブ差動増幅器トランジスタ）のバック・ゲート・バイアスは、精密ステップ制御を利用して、オフセットを制御するため、精密較正コントローラによって変化させられる。精密調整もまた、最初は、センス増幅器の動作に関する一般的な知識に基づいて設定することが可能である。
【００６０】
第３のステップ１３３０には、極めて精密な較正調整が含まれる。極精密較正を実施するためのプロセスは、精密較正を実施するためのプロセスに類似している。しかし、極精密較正に対応するサブ差動増幅器トランジスタ（一般に、第３のサブ差動増幅器トランジスタ）のバック・ゲート・バイアスは、極精密ステップ制御を利用して、オフセットを制御するため、極精密較正コントローラによって変化させられる。極精密調整もまた、最初は、センス増幅器の動作に関する一般的な知識に基づいて設定することが可能である。
【００６１】
第４のステップ１３４０には、メモリ・セル・アレイ内のメモリ・セルの行及び列アドレスを選択するステップと、対応する選択メモリ・セルの第１のセンス（検知）動作を実施するステップが含まれる。
【００６２】
第５のステップ１３５０には、センス動作を完了する前に実施される較正テストが含まれる。センス電流が所定の範囲内の場合、センス動作は成功である。センス電流が所定の範囲内になければ、極精密較正の状態（設定）を変更して、センス動作が繰り返される。
【００６３】
第６のステップ１３６０には、センス動作を完了するステップと、選択メモリ・セルから検知されたデータを生成するステップが含まれる。検知されたデータは、メモリ・セル・アレイの出力に転送される。次に、新しいアドレスについて、センス動作を繰り返すことが可能になる。粗及び精密較正設定は、一般に、そのままであり、新しいアドレスは、新しいアドレスに対応するメモリ・セルを検知するのに、極精密較正調整だけしか必要としない場合があるという点に留意されたい。
【００６４】
本発明は、オフセット調整可能な差動増幅器を含む。オフセット調整可能な差動増幅器は、第１の差動入力を受ける第１の差動トランジスタ(210)と、第２の差動入力を受ける第２の差動トランジスタ(220)を備える。差動増幅器の出力は、第１の差動入力と第２の差動入力との差に比例した振幅を有する。第１の差動トランジスタ(210)は、複数の第１のサブ差動トランジスタ(212,214,216)を備える。第１のサブ差動トランジスタ(212,214,216)の各々には、調整可能なバック・ゲート・バイアスが印加される。制御回路(250)を、第１のサブ差動トランジスタ(212,214,216)の各々の調整可能なバック・ゲート・バイアスに接続して、差動増幅器の出力のオフセット・エラーを小さくすることができる。
【００６５】
本発明の特定の実施態様について図示し説明したが、本発明は、そのように図示及び説明した部分の特定の形態または構成に限定されるものではない。本発明は、特許請求の範囲による制限しか受けない。
【図面の簡単な説明】
【００６６】
【図１】オフセットを有する差動増幅器を示す図である。
【図２】本発明の実施態様の１つによるオフセット低減回路要素を含む差動増幅器を示す図である。
【図３】バック・ゲート・バイアス調整が施されるトランジスタを含む基板を示す図である。
【図４】本発明のもう１つの実施態様によるオフセット低減回路要素を含む差動増幅器を示す図である。
【図５】本発明のもう１つの実施態様によるオフセット低減回路要素を含む差動増幅器を示す図である。
【図６】本発明のもう１つの実施態様によるオフセット低減回路要素を含む差動増幅器を示す図である。
【図７】本発明の実施態様の１つによる差動トランジスタのサブ差動増幅器トランジスタの物理的な大きさを示す図である。
【図８】本発明の実施態様の１つによるオフセット調整コントローラを示す図である。
【図９】抵抗性交差点メモリ・セル、及び、本発明の実施態様の１つによるオフセット低減回路要素を含む差動増幅器を示す図である。
【図１０】抵抗性交差点メモリ・セルの一例を示す図である。
【図１１】本発明の実施態様の１つによる抵抗性交差点メモリ・セル・アレイを示す図である。
【図１２】本発明の実施態様の１つによる抵抗性交差点メモリ・セル・アレイを含む計算システムを示す図である。
【図１３】本発明の実施態様の１つによる差動増幅器のオフセット・エラー低減方法に含まれるステップを示す図である。
【符号の説明】
【００６７】
２１０  第１の差動トランジスタ
２１２、２１４、２１６  第１のサブ差動トランジスタ
２２０、４２０、５２０  第２の差動トランジスタ
２５０、５５０  制御回路要素
５２２、５２４  第２のサブ差動トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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