(57)【要約】【課題】熱処理を付加することなくコンタクト不良に伴う接合リークを抑制することができる半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上にゲート電極等を形成した後、フォトレジスト膜を全面に形成し、このフォトレジスト膜に開口部２１ａを形成することにより、フォトレジストパターン２１を形成する。次に、フォトレジストパターン２１をマスクとしてバーズビーク２ａの先端部を除去する。その後、高濃度拡散層及びサリサイド層を形成し、全面に層間絶縁膜を形成する。そして、この層間絶縁膜にコンタクトホールを形成し、この内部に電極を形成する。この方法によれば、コンタクトホールの形成前にバーズビーク２ａの先端部を除去し、この部分にも高濃度拡散層及びサリサイド層を形成することができるため、コンタクト不良が発生しにくくなり、接合リークが抑制される。【選択図】  図１
2004260000.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成されバーズビークを備えた素子分離絶縁膜と、
前記半導体基板の表面に形成された導電層と、
前記素子分離絶縁膜を覆い、前記導電層まで到達するコンタクトホールが形成された層間絶縁膜と、
を有する半導体装置において、
前記バーズビークの端面は、実質的に前記半導体基板の表面に対して垂直になっており、
前記導電層は、前記端面と面していることを特徴とする半導体装置。
【請求項２】
前記導電層は、
前記半導体基板の表面に形成された不純物拡散層と、
前記不純物拡散層上に形成されたサリサイド層と、
を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の表面に、バーズビークを備えた素子分離絶縁膜を形成する工程と、
少なくとも前記バーズビークの一部の先端部を除去する工程と、
前記半導体基板の表面に、前記先端部が除去されたバーズビークの端面に面する不純物拡散層を形成する工程と、
前記不純物拡散層を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、平面視で前記不純物拡散層の外縁に含まれるコンタクトホールを形成する工程と、
前記コンタクトホール内に導体膜を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記不純物拡散層を形成する工程と前記層間絶縁膜を形成する工程との間に、前記不純物拡散層上にサリサイド層を形成する工程を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記素子分離絶縁膜を形成する工程と前記バーズビークの一部の先端部を除去する工程との間に、前記半導体基板上に、ゲート絶縁膜及びゲート電極を形成する工程を有し、
前記不純物拡散層を、前記ゲート絶縁膜及び前記ゲート電極を備えた電界効果トランジスタのソース・ドレイン拡散層とすることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程と前記バーズビークの一部の先端部を除去する工程との間に、
前記半導体基板の表面に、前記不純物拡散層よりも不純物濃度が低い低濃度不純物拡散層を形成する工程と、
前記ゲート電極の側方に、サイドウォール絶縁膜を形成する工程と、
を有することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記素子分離絶縁膜を、ロコス法により形成することを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記バーズビークの一部の先端部を除去する工程は、
フォトレジスト膜を全面に形成する工程と、
前記フォトレジスト膜に、平面視で、前記コンタクトホールを形成する予定の領域との間隔が所定値以下である前記バーズビークの先端部を露出する開口部を形成する工程と、
前記フォトレジスト膜をマスクとして、前記開口部から露出した前記先端部に対してエッチングを行う工程と、
を有することを特徴とする請求項３乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記所定値として、前記素子分離絶縁膜の幅のばらつき、前記バーズビークの大きさのばらつき、前記コンタクトホールの大きさのばらつき、及び前記コンタクトホールの位置のばらつきからなる群から選択された少なくとも１種の要素を考慮して決定された値を用いることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記開口部を形成する工程において、前記素子分離絶縁膜のうちバーズビークを除く部分には前記フォトレジスト膜を残存させることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、接合リークの低減に好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、ソース・ドレイン拡散層等の半導体基板の表面に形成された拡散層上には、層間絶縁膜が形成され、この層間絶縁膜には、拡散層まで到達するコンタクトホールが形成され、この内部にコンタクトプラグが埋め込まれている。拡散層の表面には、サリサイド層が形成されていることもある。
【０００３】
また、このような半導体装置は、図１２に示すように、コンタクトホールが拡散層からずれた位置に形成されていると、図１３に示すように、接合リークが発生し、過電流が流れて、不良となることが知られている。即ち、半導体基板１の表面には、素子分離絶縁膜１０２及び高濃度拡散層１０７が形成され、高濃度拡散層１０７の上にサリサイド層１０８が形成されているが、層間絶縁膜１０９にコンタクトホール１１０を形成する際に、位置ずれが生じると、コンタクトホール１１０の一部が素子分離絶縁膜１０２のバーズビーク１０２ａを貫通して半導体基板１０１まで達してしまう。このため、接合リークが発生するのである。なお、図１２中の円で囲まれた領域において、コンタクトプラグが半導体基板と接合されている。
【０００４】
このような状態に対して、半導体装置を不良としないための方法として、主に下記の２種の方法が挙げられる。
▲１▼電流スペックを一桁程度緩和することにより、過電流の発生を許容するという方法。
▲２▼コンタクトホールを形成した後に、半導体基板に開口部から不純物をイオン注入により導入し、その後、不純物の活性化アニールを行うという方法。このとき、拡散層がＮ型拡散層であれば、Ｎ型の不純物を導入し、Ｐ型拡散層であれば、Ｐ型の不純物を導入する。
【０００５】
上記▲１▼の方法によれば、用途によっては、そのまま使用することが可能である。また、上記▲２▼の方法によれば、図１４に示すように、高濃度拡散層１０７を含むソース・ドレイン拡散層と素子分離絶縁膜１０２との間に、ソース・ドレイン拡散層と同じ導電型の拡散層１１２が形成されるため、接合リークが緩和される。
【０００６】
【特許文献１】
特開平７−６６２７９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記▲１▼の方法では、根本的な問題は技術的には解決されておらず、用途が狭められてしまう。また、上記▲２▼の方法では、強誘電体材料等の熱に比較的弱い材料を用いる場合、活性化アニールの前にこのような材料からなる膜等を形成することができない。
【０００８】
本発明は、かかる問題点に鑑みてなされたものであって、熱処理を付加することなくコンタクト不良に伴う接合リークを抑制することができる半導体装置及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本願発明者は、上記課題を解決すべく、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１０】
本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面に形成されバーズビークを備えた素子分離絶縁膜と、前記半導体基板の表面に形成された導電層と、前記素子分離絶縁膜を覆い、前記導電層まで到達するコンタクトホールが形成された層間絶縁膜と、を有する半導体装置を対象とする。そして、本発明は、上述の半導体層値において、前記バーズビークの端面は、実質的に前記半導体基板の表面に対して垂直になっており、前記導電層は、前記端面と面していることを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法においては、先ず、半導体基板の表面に、バーズビークを備えた素子分離絶縁膜を形成する。次に、少なくとも前記バーズビークの一部の先端部を除去する。その後、前記半導体基板の表面に、前記先端部が除去されたバーズビークの端面に面する不純物拡散層を形成する。続いて、前記不純物拡散層を覆う層間絶縁膜を形成する。次に、前記層間絶縁膜に、平面視で前記不純物拡散層の外縁に含まれるコンタクトホールを形成する。そして、前記コンタクトホール内に導体膜を埋め込む。
【００１２】
なお、コンタクトホールの大きさのばらつき、素子分離絶縁膜の幅のばらつき、バーズビークの大きさのばらつき、コンタクトホールの位置ずれ等を考慮して、拡散層を予め広く形成し、コンタクトホールを形成する予定の領域と素子分離絶縁膜との平面視での間隔を大きくしておくことにより、接合リークを抑制することも可能である。しかし、この場合には、好ましくは、前記間隔を０．３μｍ以上とすることが必要とされるため、チップ面積が極めて大きくなってしまう。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、半導体装置の構造については、その製造方法と共に説明する。図１乃至図４は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。また、図５は、本発明の実施形態に係る半導体装置の構造を示す断面図である。
【００１４】
本実施形態においては、先ず、図１（ａ）に示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により形成する。このとき、素子分離絶縁膜２には、素子活性領域に向かって延びるバーズビーク２ａが形成される。
【００１５】
次に、素子活性領域内に、ゲート絶縁膜３及びゲート電極４（図５参照）を形成した後、イオン注入により、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース・ドレイン拡散層を形成するための低濃度拡散層（低濃度不純物拡散層）５を形成する。続いて、ゲート絶縁膜３及びゲート電極４の側方に、サイドウォールスペーサ（サイドウォール絶縁膜）６（図５参照）を形成する。
【００１６】
次いで、フォトレジスト膜を全面に形成し、図１（ｂ）に示すように、このフォトレジスト膜に開口部２１ａを形成することにより、フォトレジストパターン２１を形成する。ここで、開口部２１ａの位置及び大きさは、後の工程で、設計上、半導体基板１まで達するコンタクトホールを形成する予定の領域（コンタクトホール形成予定領域）に平面視で近接しているバーズビーク２ａの先端部が開口部２１ａから露出し、かつ、素子分離絶縁膜２のうちバーズビーク２ａを除く部分が開口部２１ａから露出しないものである。また、近接の程度については、特に限定されないが、例えば、素子分離絶縁膜２の幅のばらつき、バーズビーク２ａの大きさのばらつき、コンタクトホールを形成する際に用いるフォトレジストパターンに設ける開口部の大きさ及び位置のずれ等を考慮して決定することが好ましい。本実施形態では、例えば、コンタクトホール形成予定領域との間隔が平面視で０．２μｍ以下となっているバーズビーク２ａの先端部について開口部２１ａが設けられている。
【００１７】
その後、フォトレジストパターン２１をマスクとして、バーズビーク２ａの露出部をエッチングする。このエッチングは、ドライエッチングでもウェットエッチングでもよい。この結果、図２（ａ）に示すように、バーズビーク２ａの一部の先端部が除去され、その端面は、実質的に半導体基板１の表面に対して垂直になる。なお、図２（ａ）には示さないが、バーズビーク２ａのうち低濃度拡散層５に面しない部分等のフォトレジストパターン２１に覆われている部分は、そのまま残存する。続いて、図２（ａ）に示すように、フォトレジストパターン２１を除去する。
【００１８】
次に、図２（ｂ）に示すように、イオン注入により、ＬＤＤ構造のソース・ドレイン拡散層を形成するための高濃度拡散層（不純物拡散層）７を形成する。この結果、低濃度拡散層５のうち、サイドウォールスペーサ６から露出している部分は、高濃度拡散層７と一体化される。また、半導体基板１の除去されたバーズビーク２ａの先端部により覆われていた部分にもイオンが注入され、高濃度拡散層７はこの部分まで拡がったものとなる。高濃度拡散層７及び残存する低濃度拡散層５から、ＬＤＤ構造のソース・ドレイン拡散層が構成される。
【００１９】
次いで、図３（ａ）に示すように、高濃度拡散層７上にサリサイド層８を形成する。サリサイド層８は、例えばＴｉＳｉ、ＣｏＳｉ又はＮｉＳｉからなる。このとき、半導体基板１の除去されたバーズビーク２ａの先端部により覆われていた部分には、既に高濃度拡散層７が形成されているため、この部分の上にも、サリサイド層８が形成される。
【００２０】
その後、図３（ｂ）に示すように、全面に層間絶縁膜９を形成する。
【００２１】
続いて、図４（ａ）に示すように、層間絶縁膜９にサリサイド層８まで到達するコンタクトホール１０をコンタクトホール形成予定領域に形成する。即ち、コンタクトホール１０を形成する位置は、平面視で、除去されたバーズビーク２ａの先端部が存在していた領域よりもゲート電極４側の領域内、即ち高濃度拡散層７が形成される前に低濃度拡散層５が存在していた領域内である。但し、この位置は目標とする位置であり、バーズビーク２ａの先端部を除去する際に考慮した範囲内のずれが生じていても構わない。
【００２２】
次に、図４（ｂ）に示すように、コンタクトホール１０を介してサリサイド層８に接合される電極１１を形成する。電極１１としては、例えば、コンタクトホール１０内にＷプラグを埋め込み、その上にＡｌパターンを形成してもよく、また、Ａｌ電極を形成してもよい。
【００２３】
そして、図５に示すように、更に上層の層間絶縁膜１２及び上層配線（図示せず）等を形成して半導体装置を完成させる。
【００２４】
このような本実施形態によれば、層間絶縁膜９にコンタクトホール１０を形成する前に、コンタクトホール１０の位置ずれ等を考慮してバーズビーク２ａの一部の先端部を除去し、この除去した部分にサリサイド層８を形成しているため、コンタクトホール１０の位置ずれ等が生じたとしても、電極１１とサリサイド層８との接合が確保され、接合リークの発生が防止される。即ち、コンタクトホール１０は、平面視で高濃度拡散層７及びサリサイド層８の外縁よりも内側に形成されるため、電極１１は必ずサリサイド層８に接合される。
【００２５】
なお、素子分離絶縁膜２の平面パターン及びソース・ドレイン拡散層の位置等のレイアウトは特に限定されない。例えば、▲１▼素子分離絶縁膜２の平面パターンが直角に屈曲した屈曲部を備えたものであって、この屈曲部の内側にソース・ドレイン拡散層が設けられてもよい。また、▲２▼素子分離絶縁膜２の平面パターンが互いに平行に延びる平行部及びこれらを連結する連結を備えたものであって、これらに囲まれた領域にソース・ドレイン拡散層が設けられてもよい。また、▲３▼素子分離絶縁膜２の平面パターンが一方向に延びる直線部を備えたものであって、これに隣接するソース・ドレイン拡散層が設けられてもよい。以下、▲１▼の例を第１のレイアウト例、▲２▼の例を第２のレイアウト例、▲３▼の例を第３のレイアウト例という。
【００２６】
図６及び図７は、第１のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図である。ここで、図６（ａ）は上述の実施形態での図１（ａ）に示す工程に相当し、図６（ｂ）は上述の実施形態での図１（ｂ）に相当し、図７（ａ）は上述の実施形態での図２（ａ）に相当し、図７（ｂ）は上述の実施形態での図４（ａ）に相当する。但し、図６及び図７には、図１乃至図４に示す構成物のうち、素子分離絶縁膜２、フォトレジストマスク２１及び層間絶縁膜９のみを示している。
【００２７】
第１のレイアウト例では、図６（ａ）に示すように、素子分離絶縁膜２に直角に屈曲した屈曲部が設けられ、この内側がコンタクトホール１０を形成する予定のコンタクトホール形成予定領域３１となっている。
【００２８】
素子分離絶縁膜２を形成した後には、前述のように、フォトレジストパターン２１を形成する。このとき、図６（ｂ）に示すように、開口部２１ａから素子分離絶縁膜２の一部が露出する。この露出している部分はバーズビーク２ａの一部の先端部である。
【００２９】
そして、図７（ａ）に示すように、バーズビーク２ａの露出部をエッチングすることにより、コンタクトホール形成予定領域３１と素子分離絶縁膜２とが互いに離間する。
【００３０】
その後、図７（ｂ）に示すように、層間絶縁膜９を形成し、この層間絶縁膜９にコンタクトホール１０を形成するが、このときに、コンタクトホール１０の位置が予め見積もっていた範囲内でずれたとしても、平面視で、コンタクトホール１０と素子分離絶縁膜２のバーズビーク２ａとが重なり合うことはない。また、素子分離絶縁膜２のうちで除去される部分はバーズビーク２ａの先端部であるため、素子の分離は十分に行われる。
【００３１】
これらの第１のレイアウト例における作用は、第２及び第３のレイアウト例でも、同様に得られる。図８及び図９は、第２のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図であり、図１０及び図１１は、第３のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図である。ここで、図８（ａ）及び図１０（ａ）は上述の実施形態での図１（ａ）に示す工程に相当し、図８（ｂ）及び図１０（ｂ）は上述の実施形態での図１（ｂ）に相当し、図９（ａ）及び図１１（ａ）は上述の実施形態での図２（ａ）に相当し、図９（ｂ）及び図１１（ｂ）は上述の実施形態での図４（ａ）に相当する。但し、図８乃至図１１にも、図１乃至図４に示す構成物のうち、素子分離絶縁膜２、フォトレジストマスク２１及び層間絶縁膜９のみを示している。
【００３２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００３３】
（付記１）  半導体基板と、
前記半導体基板の表面に形成されバーズビークを備えた素子分離絶縁膜と、
前記半導体基板の表面に形成された導電層と、
前記素子分離絶縁膜を覆い、前記導電層まで到達するコンタクトホールが形成された層間絶縁膜と、
を有する半導体装置において、
前記バーズビークの端面は、実質的に前記半導体基板の表面に対して垂直になっており、
前記導電層は、前記端面と面していることを特徴とする半導体装置。
【００３４】
（付記２）  前記導電層は、
前記半導体基板の表面に形成された不純物拡散層と、
前記不純物拡散層上に形成されたサリサイド層と、
を有することを特徴とする付記１に記載の半導体装置。
【００３５】
（付記３）  前記サリサイド層は、ＴｉＳｉ、ＣｏＳｉ及びＮｉＳｉからなる群から選択された１種のシリサイドからなることを特徴とする付記２に記載の半導体装置。
【００３６】
（付記４）  前記不純物拡散層は、電界効果トランジスタのソース・ドレイン拡散層であることを特徴とする付記２又は３に記載の半導体装置。
【００３７】
（付記５）  前記素子分離絶縁膜は、ロコス膜であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００３８】
（付記６）  半導体基板の表面に、バーズビークを備えた素子分離絶縁膜を形成する工程と、
少なくとも前記バーズビークの一部の先端部を除去する工程と、
前記半導体基板の表面に、前記先端部が除去されたバーズビークの端面に面する不純物拡散層を形成する工程と、
前記不純物拡散層を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜に、平面視で前記不純物拡散層の外縁に含まれるコンタクトホールを形成する工程と、
前記コンタクトホール内に導体膜を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
【００３９】
（付記７）  前記不純物拡散層を形成する工程と前記層間絶縁膜を形成する工程との間に、前記不純物拡散層上にサリサイド層を形成する工程を有することを特徴とする付記６に記載の半導体装置の製造方法。
【００４０】
（付記８）  前記サリサイド層を、ＴｉＳｉ、ＣｏＳｉ及びＮｉＳｉからなる群から選択された１種のシリサイドから形成することを特徴とする付記７に記載の半導体装置の製造方法。
【００４１】
（付記９）  前記素子分離絶縁膜を形成する工程と前記バーズビークの一部の先端部を除去する工程との間に、前記半導体基板上に、ゲート絶縁膜及びゲート電極を形成する工程を有し、
前記不純物拡散層を、前記ゲート絶縁膜及び前記ゲート電極を備えた電界効果トランジスタのソース・ドレイン拡散層とすることを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。
【００４２】
（付記１０）  前記ゲート電極を形成する工程と前記バーズビークの一部の先端部を除去する工程との間に、
前記半導体基板の表面に、前記不純物拡散層よりも不純物濃度が低い低濃度不純物拡散層を形成する工程と、
前記ゲート電極の側方に、サイドウォール絶縁膜を形成する工程と、
を有することを特徴とする付記９に記載の半導体装置の製造方法。
【００４３】
（付記１１）  前記素子分離絶縁膜を、ロコス法により形成することを特徴とする付記６乃至１０のいずれか１項に記載の半導体装置の製造方法。
【００４４】
（付記１２）  前記バーズビークの一部の先端部を除去する工程は、
フォトレジスト膜を全面に形成する工程と、
前記フォトレジスト膜に、平面視で、前記コンタクトホールを形成する予定の領域との間隔が所定値以下である前記バーズビークの先端部を露出する開口部を形成する工程と、
前記フォトレジスト膜をマスクとして、前記開口部から露出した前記先端部に対してエッチングを行う工程と、
を有することを特徴とする付記６乃至１１のいずれか１項に記載の半導体装置の製造方法。
【００４５】
（付記１３）  前記所定値として、前記素子分離絶縁膜の幅のばらつき、前記バーズビークの大きさのばらつき、前記コンタクトホールの大きさのばらつき、及び前記コンタクトホールの位置のばらつきからなる群から選択された少なくとも１種の要素を考慮して決定された値を用いることを特徴とする付記１２に記載の半導体装置の製造方法。
【００４６】
（付記１４）  前記所定値を０．２μｍとすることを特徴とする付記１２又は１３に記載の半導体装置の製造方法。
【００４７】
（付記１５）  前記開口部を形成する工程において、前記素子分離絶縁膜のうちバーズビークを除く部分には前記フォトレジスト膜を残存させることを特徴とする付記１２乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００４８】
【発明の効果】
以上詳述したように、半導体装置の製造方法に係る本発明によれば、層間絶縁膜にコンタクトホールを形成する前に、バーズビークの一部の先端部を除去し、この端面に面する導電層を形成しているので、コンタクトホールがバーズビーク上に形成されにくくなる。このため、熱処理の付加やチップ面積の増大を回避しながら、コンタクト不良に伴う接合リークを抑制することができる。バーズビークの除去する部分を、コンタクトホールを形成する予定の領域との間隔を考慮して決定する場合には、より一層コンタクト不良を抑制することができる。
【００４９】
また、半導体装置に係る本発明によれば、半導体基板の表面に実質的に垂直な端面がバーズビークに形成されているため、コンタクト不良が生じにくく、接合リークを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】図１に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】図２に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】図３に引き続き、本発明の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の実施形態に係る半導体装置の構造を示す断面図である。
【図６】第１のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図である。
【図７】図６に引き続き、第１のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図である。
【図８】第２のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図である。
【図９】図８に引き続き、第１のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図である。
【図１０】第３のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図である。
【図１１】図１０に引き続き、第１のレイアウト例における半導体装置の製造方法を工程順に示すレイアウト図である。
【図１２】従来の半導体装置の製造方法におけるコンタクト不良を示す走査型電子顕微鏡（ＳＥＭ）写真である。
【図１３】コンタクト不良に伴う接合リークを示す断面図である。
【図１４】従来の接合リークを抑制する方法を示す断面図である。
【符号の説明】
１；半導体基板
２；素子分離絶縁膜
２ａ；バーズビーク
３；ゲート絶縁膜
４；ゲート電極
５；低濃度拡散層
６；サイドウォールスペーサ
７；高濃度拡散層
８；サリサイド層
９、１２；層間絶縁膜
１０；コンタクトホール
１１；電極
２１；フォトレジストパターン
２１ａ；開口部
３１；コンタクトホール形成予定領域
【図１】
2004260000.tif 000003
【図２】
2004260000.tif 000004
【図３】
2004260000.tif 000005
【図４】
2004260000.tif 000006
【図５】
2004260000.tif 000007
【図６】
2004260000.tif 000008
【図７】
2004260000.tif 000009
【図８】
2004260000.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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