(57)【要約】【課題】テストモード時、内部ＲＡＳ幅を外部から制御することができる半導体記憶装置を提供する。【解決手段】内部ＲＡＳ発生回路５２は、外部から受ける制御指令に基づいて、ワード線の活性化を指示する内部信号ＲＡＳＥを発生する。ここで、内部ＲＡＳ発生回路５２は、少なくとも内部ＲＡＳ保証信号発生回路５６から受ける内部ＲＡＳ保証信号ＲＡＳＬＯＣＫがアサートされている期間は、ワード線の不活性化を指示する制御指令に拘わらず、内部信号ＲＡＳＥを活性化する。内部ＲＡＳ保証信号発生回路５６は、通常動作モード時、リストア動作を保証する所定期間が経過するまで内部ＲＡＳ保証信号ＲＡＳＬＯＣＫを活性化し、テストモード時は、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫを不活性化する。【選択図】        図２
2004259344.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルへのアクセスの開始を指示する第１の制御指令を通常動作モード時に受けたとき、少なくとも所定期間が経過するまで前記メモリセルへのアクセス動作を継続する半導体記憶装置であって、
前記メモリセルに接続されるワード線およびビット線対と、
外部から受ける制御指令に基づいて前記アクセス動作を制御する制御回路とを備え、
前記制御回路は、前記第１の制御指令をテストモード時に受けたとき、前記所定期間の経過に拘わらず、外部から受ける第２の制御指令に応じて前記アクセス動作の制御を終了する、半導体記憶装置。
【請求項２】
前記所定期間は、前記データの前記メモリセルへのリストアを保証する期間である、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の制御指令を受けてから前記第２の制御指令を受けるまでの期間は、前記所定期間よりも短い、請求項１に記載の半導体記憶装置。
【請求項４】
前記第２の制御指令は、前記ビット線対のプリチャージを指示するプリチャージ指令である、請求項１に記載の半導体記憶装置。
【請求項５】
外部から受ける制御信号に基づいて前記制御指令の種別を判断するコマンドデコーダをさらに備え、
前記コマンドデコーダは、当該半導体記憶装置が受ける外部クロックに非同期の所定の制御信号が不活性化されたとき、前記第２の制御指令を外部から受けたと判断する、請求項１に記載の半導体記憶装置。
【請求項６】
前記所定の制御信号は、前記第１の制御指令に対応して活性化された行アドレスストローブ信号である、請求項５に記載の半導体記憶装置。
【請求項７】
前記制御回路から受ける動作指示に基づいて前記ワード線を活性化するワード線活性回路をさらに備え、
前記制御回路は、
前記ワード線の活性期間を保証するための保証信号を発生する保証信号発生回路と、
少なくとも前記保証信号が活性化されているとき、前記第１および第２の制御指令ならびに前記保証信号発生回路から受ける前記保証信号に基づいて前記ワード線の活性化を指示する内部信号を発生し、その発生した内部信号を前記ワード線活性回路へ出力する内部信号発生回路とを含み、
前記保証信号発生回路は、前記通常動作モード時、前記所定期間が経過するまで前記保証信号を活性化し、前記テストモード時は、前記保証信号を不活性化する、請求項１に記載の半導体記憶装置。
【請求項８】
前記保証信号発生回路は、
前記内部信号発生回路によって発生された前記内部信号に対して前記所定期間遅延した信号を生成する遅延回路と、
前記遅延回路からの出力信号と前記テストモード時に活性化されるテストモード信号とに基づいて前記保証信号を発生し、その発生した前記保証信号を前記内部信号発生回路へ出力する出力回路とからなる、請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、所定の内部行活性時間を保証するＲＡＳ保証回路を備えた半導体記憶装置に関する。
【０００２】
【従来の技術】
代表的な半導体記憶装置の１つであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）における動作テストとして、ワード線の活性期間（以下では、この活性期間を「ＲＡＳ幅」とも称し、特に、ＤＲＡＭの外部から設定される活性期間を「外部ＲＡＳ幅」、実際にＤＲＡＭ内部における活性期間を「内部ＲＡＳ幅」とも称する。）を短縮することによるメモリセルの動作マージンテストが知られている。
【０００３】
すなわち、ＤＲＡＭにおいては、メモリセルにアクセスがなされると、選択メモリセルと同一のワード線に接続されるその他のメモリセルのデータも破壊されるため、センスアンプによるセンス動作とともにメモリセルへのデータのリストア動作が行なわれる。ここで、データ線（ビット線）とデータを記憶するキャパシタとを接続するアクセストランジスタの電流駆動力が小さいメモリセルが存在すると、そのメモリセルにおいては、ワード線の活性期間内にリストア動作を終えることができなくなる。
【０００４】
このような電流駆動力の小さい不良メモリセルにおいては、リストア動作おいてメモリセルへの電荷の再充填が十分になされないため、その後のセンス動作においてセンス不良が発生する。そこで、この内部ＲＡＳ幅を積極的に短縮してメモリセルの動作マージンをテストすることによって、電流駆動力の小さい不良メモリセルを検出し、排除することができる。
【０００５】
また、ＤＲＡＭにおけるその他の動作テストとして、特開２０００−２１１９７号公報には、ライトコマンドリード時間ｔＲＷＬやプリチャージ時間ｔＰＲを短縮するテスト方法が開示されている（特許文献１参照）。この特開２０００−２１１９７号公報に開示された半導体記憶装置は、ライトコマンドリード時間ｔＲＷＬおよびプリチャージ時間ｔＰＲを短縮するテストが測定装置の制約によって十分にできないという問題に対して、ライトコマンドリード時間ｔＲＷＬおよびプリチャージ時間ｔＰＲに相当する時間を内部発生する遅延回路を備え、測定装置固有の規定値よりも短い時間の外部／ＲＡＳ信号に対するライトコマンドリード時間ｔＲＷＬおよびプリチャージ時間ｔＰＲで、半導体記憶装置の動作テストを実行することができる。
【０００６】
一方、ＤＲＡＭにおいては、不適切な外部ＲＡＳ幅設定から記憶データの破壊を防止するため、内部ＲＡＳ幅を所定幅（所定期間）確保するＲＡＳ保証回路が設けられているものが知られている。すなわち、上述したように、ＤＲＡＭにおいては、センス動作とともにメモリセルへのデータのリストア動作が行なわれるところ、メモリセルにおけるアクセストランジスタの電流駆動力を超えて、短時間の外部ＲＡＳ幅が設定されたときは、リストア動作が完了せず、記憶データが破壊される可能性がある。
【０００７】
そこで、上述したＲＡＳ保証回路は、外部から設定される外部ＲＡＳ幅が短くても、データのリストアが十分に完了するのに必要な時間を確保するため、内部ＲＡＳ幅を所定期間確保する。そして、外部ＲＡＳ幅がこの所定期間よりも大きいときは、ＲＡＳ保証回路は実質的に機能せず、外部ＲＡＳ幅がこの所定期間よりも小さいとき、ＲＡＳ保証回路が機能して記憶データの破壊が防止される。
【０００８】
【特許文献１】
特開２０００−２１１９７号公報明細書
【０００９】
【発明が解決しようとする課題】
上述のＲＡＳ保証回路は、外部ＲＡＳ幅が短いことによる誤動作を防止するための回路であるが、内部ＲＡＳ幅を短縮するテストを行なう際には、反対にこのＲＡＳ保証回路が障害となる。すなわち、内部ＲＡＳ幅を短縮するために短期間の外部ＲＡＳ幅が外部から設定されても、ＲＡＳ保証回路が動作するため、内部ＲＡＳ幅は、少なくとも上述の所定期間が確保されてしまう。したがって、従来のＲＡＳ保証回路を備えた半導体記憶装置では、ＲＡＳ保証回路が保証する所定期間よりも短期間の内部ＲＡＳ幅で上述のテストを行なうことはできない。
【００１０】
また、特開２０００−２１１９７号公報に開示された半導体記憶装置は、ライトコマンドリード時間ｔＲＷＬやプリチャージ時間ｔＰＲを短縮するテストが可能な半導体記憶装置に関するものであり、上述のＲＡＳ保証回路が設けられた半導体記憶装置において、ＲＡＳ保証回路が規定する所定期間より内部ＲＡＳ幅を短縮することはできない。
【００１１】
また、この半導体記憶装置は、ライトコマンドリード時間ｔＲＷＬやプリチャージ時間ｔＰＲを短縮することによって、結果的に内部ＲＡＳ幅を変更できるものではあるが、ＲＡＳ保証回路が設けられている場合には、ＲＡＳ保証回路が動作するため、上述の所定期間より短く内部ＲＡＳ幅を変更することはできない。したがって、この半導体記憶装置では、上述した問題点を解決することはできない。
【００１２】
さらに、特開２０００−２１１９７号公報に開示された半導体記憶装置は、データの書込動作をテスト対象としているが、内部ＲＡＳ幅を直接変更できれば、データの読出動作もテスト対象とすることができる。
【００１３】
そこで、この発明は、かかる課題を解決するためになされたものであり、その目的は、テストモード時、内部ＲＡＳ幅を外部から制御することができる半導体記憶装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明によれば、半導体記憶装置は、データを記憶するメモリセルへのアクセスの開始を指示する第１の制御指令を通常動作モード時に受けたとき、少なくとも所定期間が経過するまでメモリセルへのアクセス動作を継続する半導体記憶装置であって、メモリセルに接続されるワード線およびビット線対と、外部から受ける制御指令に基づいてアクセス動作を制御する制御回路とを備え、制御回路は、第１の制御指令をテストモード時に受けたとき、所定期間の経過に拘わらず、外部から受ける第２の制御指令に応じてアクセス動作の制御を終了する。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００１６】
［実施の形態１］
図１は、この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【００１７】
図１を参照して、半導体記憶装置１０は、制御信号端子１２と、クロック端子１４と、アドレス端子１６と、バンクアドレス端子１８と、データ入出力端子２０とを備える。また、半導体記憶装置１０は、入力バッファ２２と、データ入出力バッファ２４と、コマンドデコーダ２６と、行アドレスデコーダ２８と、列アドレスデコーダ３０と、テストモードデコーダ３２とを備える。さらに、半導体記憶装置１０は、制御回路３４と、ワード線活性回路３６と、センスアンプ／入出力制御回路３８と、メモリセルアレイ４０とを備える。
【００１８】
制御信号端子１２は、行アドレスストローブ信号ｅｘｔ．／ＲＡＳ、列アドレスストローブ信号ｅｘｔ．／ＣＡＳ、ライトイネーブル信号ｅｘｔ．／ＷＥ、およびチップセレクト信号ｅｘｔ．／ＣＳのコマンド制御信号を外部から受ける。クロック端子１４は、外部クロックｅｘｔ．ＣＬＫを外部から受ける。アドレス端子１６は、アドレス信号ｅｘｔ．ＡＤＤを外部から受ける。バンクアドレス端子１８は、バンクアドレス信号ｅｘｔ．ＢＡを外部から受ける。
【００１９】
入力バッファ２２は、行アドレスストローブ信号ｅｘｔ．／ＲＡＳ、列アドレスストローブ信号ｅｘｔ．／ＣＡＳ、ライトイネーブル信号ｅｘｔ．／ＷＥ、およびチップセレクト信号ｅｘｔ．／ＣＳのコマンド制御信号、ならびにアドレス信号ｅｘｔ．ＡＤＤおよびバンクアドレス信号ｅｘｔ．ＢＡを外部クロックｅｘｔ．ＣＬＫに応じて取込んでラッチし、各信号に対応する内部コマンド制御信号、内部アドレス信号ＡＤＤ、および内部バンクアドレス信号／ＢＡを発生する。また、入力バッファ２２は、外部クロックｅｘｔ．ＣＬＫを受けて内部クロックＣＬＫを発生する。
【００２０】
そして、入力バッファ２２は、コマンドデコーダ２６、テストモードデコーダ３２、および制御回路３４へ内部コマンド制御信号を出力する。また、入力バッファ２２は、内部アドレス信号ＡＤＤを行アドレスデコーダ２８および列アドレスデコーダ３０へ出力する。さらに、入力バッファ２２は、内部クロックＣＬＫを制御回路３４およびデータ入出力バッファ２４へ出力する。
【００２１】
データ入出力端子２０は、半導体記憶装置１０において読み書きされるデータを外部とやり取りする。データ入出力端子２０は、データ書込時は外部から入力されるデータＤＱを受け、データ読出時はデータＤＱを外部へ出力する。
【００２２】
データ入出力バッファ２４は、データ書込時は、入力バッファ２２から受ける内部クロックＣＬＫに応じてデータＤＱを取込んでラッチし、内部データＩＤＱをセンスアンプ／入出力制御回路３８へ出力する。一方、データ入出力バッファ２４は、データ読出時は、入力バッファ２２から受ける内部クロックＣＬＫに応じて、センスアンプ／入出力制御回路３８から受ける内部データＩＤＱをデータ入出力端子２０へ出力する。
【００２３】
コマンドデコーダ２６は、入力バッファ２２から受ける内部コマンド制御信号に基づいて内部コマンドを発生し、その発生した内部コマンドを制御回路３４へ出力する。
【００２４】
行アドレスデコーダ２８は、入力バッファ２２から内部アドレス信号ＡＤＤを受け、内部アドレス信号ＡＤＤによって指定される行アドレスに対応するワード線を選択するための行アドレス信号ＲＡを生成し、ワード線活性回路３６へ出力する。列アドレスデコーダ３０は、入力バッファ２２から内部アドレス信号ＡＤＤを受け、内部アドレス信号ＡＤＤによって指定される列アドレスに対応するビット線対を選択するための列アドレス信号ＣＡを生成し、センスアンプ／入出力制御回路３８へ出力する。
【００２５】
テストモードデコーダ３２は、内部コマンド制御信号および内部アドレス信号ＡＤＤを入力バッファ２２から受け、それらの信号に基づいてテストモード信号ＴＭＴＲＡＳを生成し、制御回路３４へ出力する。ここで、テストモードデコーダ３２は、内部コマンド制御信号および内部アドレス信号ＡＤＤに基づいて、内部ＲＡＳ幅を短縮してメモリセルの動作マージンをテストする動作モード（以下、単に「テストモード」と称する。）が指示されたと判断したとき、テストモード信号ＴＭＴＲＡＳをＨ（論理ハイ）レベルで出力する。一方、テストモードデコーダ３２は、テストモードでない、すなわち、動作モードが通常動作モードのときは、テストモード信号ＴＭＴＲＡＳをＬ（論理ロー）レベルで出力する。
【００２６】
制御回路３４は、入力バッファ２２から受ける内部クロックＣＬＫに応じて、コマンドデコーダ２６、入力バッファ２２、およびテストモードデコーダ３２からそれぞれ内部コマンド、内部コマンド制御信号、およびテストモード信号ＴＭＴＲＡＳを受ける。そして、制御回路３４は、それらの信号に基づいて、ワード線活性回路３６、列アドレスデコーダ３０、およびデータ入出力バッファ２４を制御する。制御回路３４の具体的な構成およびその動作については、後ほど詳しく説明する。
【００２７】
ワード線活性回路３６は、制御回路３４からの制御指令に基づいて動作し、行アドレスデコーダ２８から受ける行アドレス信号ＲＡに対応するワード線を活性化する。
【００２８】
センスアンプ／入出力制御回路３８は、データ書込時は、データ入出力バッファ２４から受ける内部データＩＤＱの論理レベルに応じて、列アドレスデコーダ３２から受ける列アドレス信号ＣＡに対応するビット線対を電源電圧レベルまたは接地電圧レベルにプリチャージする。これによって、ワード線活性回路３６によって活性化されたワード線と、列アドレスデコーダ３０によって選択され、センスアンプ／入出力制御回路３８によってプリチャージされたビット線対とに接続されるメモリセルアレイ４０上のメモリセルに内部データＩＤＱの書込みが行なわれる。
【００２９】
一方、センスアンプ／入出力制御回路３８は、データ読出時は、データ読出前に列アドレスデコーダ３０によって選択されたビット線対をプリチャージし、選択されたビット線対において読出データに対応して発生する微小電圧変化を検出／増幅して読出データの論理レベルを判定し、その判定結果をデータ入出力バッファ２４へ出力する。
【００３０】
メモリセルアレイ４０は、メモリセルが行列状に配列された記憶素子群であり、各行に対応するワード線を介してワード線活性回路３６と接続され、また、各列に対応するビット線対を介してセンスアンプ／入出力制御回路３８と接続される。
【００３１】
この半導体記憶装置１０は、動作モードとして、通常動作モードと上述のテストモードとを取り得る。通常動作モードでは、制御回路３４は、外部から設定される外部ＲＡＳ幅が短くても、データのリストアが十分に完了するのに必要な時間を確保するため、少なくとも所定期間の内部ＲＡＳ幅を確保する。すなわち、この所定期間内にプリチャージコマンドが外部から入力されても、制御回路３４は、その所定期間が終了するまでワード線活性回路３６を継続して活性化し、ワード線活性回路３６は、その所定期間が経過するまでワード線の活性化を継続する。
【００３２】
一方、テストモードでは、制御回路３４は、内部ＲＡＳ幅を所定期間確保するインターロックを解除する。上述したように、内部ＲＡＳ幅を短縮してメモリセルの動作マージンテストを可能とするためである。したがって、テストモード時は、プリチャージコマンドが外部から入力されると、制御回路３４は、そのタイミングでワード線活性回路３６を不活性化し、ワード線活性回路３６は、制御回路３４からの指令に応じてワード線を不活性化する。
【００３３】
図２は、図１に示した半導体記憶装置１０において入力バッファ２２からワード線活性回路３６までの構成を詳細に示した機能ブロック図である。なお、以下では、図１の説明と重複する部分については、説明を繰返さない。
【００３４】
図２を参照して、入力バッファ２２は、内部行アドレスストローブ信号ＲＡＳ、内部列アドレスストローブ信号ＣＡＳ，／ＣＡＳ、内部チップセレクト信号ＣＳ、および内部ライトイネーブル信号ＷＥ，／ＷＥをコマンドデコーダ２６へ出力する。また、入力バッファ２２は、内部バンクアドレス信号／ＢＡを後述する内部ＲＡＳ発生回路５２へ出力し、内部アドレス信号ＡＤＤ＜０：ｍ＞（ｍは自然数）を行アドレスデコーダ２８へ出力する。さらに、入力バッファ２２は、テストモードデコーダ３２へも上述の内部コマンド制御信号および所定の内部アドレス信号ＡＤＤ＜ｉ＞（ｉは所定の自然数）を出力する。
【００３５】
コマンドデコーダ２６は、入力バッファ２２から受ける各信号に基づいて、アクティブ信号／ＡＣＴおよびプリチャージ信号／ＰＲＥを発生し、その発生した各信号を内部ＲＡＳ発生回路５２へ出力する。
【００３６】
制御回路３４は、内部ＲＡＳ発生回路５２と、ワード線活性信号発生回路５４と、内部ＲＡＳ保証信号発生回路５６とを含む。
【００３７】
内部ＲＡＳ発生回路５２は、アクティブ信号／ＡＣＴ、プリチャージ信号／ＰＲＥ、内部バンクアドレス信号／ＢＡ、および内部ＲＡＳ保証信号ＲＡＳＬＯＣＫを受け、ワード線の活性化を指示する内部信号ＲＡＳＥをそれらの信号に基づいて発生し、その発生した内部信号ＲＡＳＥをワード線活性信号発生回路５４へ出力する。
【００３８】
この内部ＲＡＳ発生回路５２は、内部バンクアドレス信号／ＢＡがＬレベルのときにアクティブ信号／ＡＣＴを受けると、内部信号ＲＡＳＥをＨレベルで出力する。そして、内部ＲＡＳ発生回路５２は、少なくとも内部ＲＡＳ保証信号発生回路５６から出力される内部ＲＡＳ保証信号ＲＡＳＬＯＣＫがＬレベルである間は、内部信号ＲＡＳＥをＨレベルで出力する。すなわち、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫは、内部ＲＡＳ幅を最低限保証する信号であり、この信号がアサート（Ｌレベル）されているときは、内部ＲＡＳ発生回路５２は、ワード線の不活性化を指示するプリチャージ信号／ＰＲＥを受けたとしても内部信号ＲＡＳＥをＨレベルに保持する。
【００３９】
一方、内部ＲＡＳ発生回路５２は、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫがＨレベルであれば、プリチャージ信号／ＰＲＥを受付けたタイミングで内部信号ＲＡＳＥをＬレベルにする。
【００４０】
ワード線活性信号発生回路５４は、内部ＲＡＳ発生回路５２から内部信号ＲＡＳＥを受け、内部信号ＲＡＳＥがＨレベルのとき、ワード線活性信号ＲＸＴをＨレベルで出力してワード線活性回路３６を活性化する。また、ワード線活性信号発生回路５４は、内部信号ＲＡＳＥに応じて内部信号／ＳＮＳを内部ＲＡＳ保証信号発生回路５６へＬレベルで出力し、ワード線の活性化が指示されたことを内部ＲＡＳ保証信号発生回路５６へ通知する。
【００４１】
内部ＲＡＳ保証信号発生回路５６は、テストモード信号ＴＭＴＲＡＳおよび内部信号／ＳＮＳを受け、テストモード信号ＴＭＴＲＡＳがＬレベルのとき、すなわち通常動作モード時、内部信号／ＳＮＳに応じて内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＬレベルで出力し、内部で計時する内部ＲＡＳ保証期間の経過後、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをネゲート（Ｈレベル）する。
【００４２】
一方、内部ＲＡＳ保証信号発生回路５６は、テストモード信号ＴＭＴＲＡＳがＨレベルのとき、すなわちテストモード時、ワード線の活性化が指示されたことを示す内部信号／ＳＮＳに拘わらず、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＨレベルに保持する。言いかえると、テストモード時、内部ＲＡＳ保証信号発生回路５６は、内部ＲＡＳ幅を保証するためのインターロック信号である内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをアサート（Ｌレベル）しない。
【００４３】
そして、ワード線活性回路３６は、ワード線活性信号ＲＸＴに応じて、行アドレスデコーダ２８から受ける行アドレス信号ＲＡ＜０：ｎ＞によって指定されるワード線＜０：ｎ＞を活性化する。
【００４４】
ここで、内部ＲＡＳ発生回路５２は、「内部信号発生回路」を構成し、内部ＲＡＳ保証信号発生回路５６は、「保証信号発生回路」を構成する。
【００４５】
図３は、図２に示した入力バッファ２２の構成を示す回路図である。
図３を参照して、入力バッファ２２は、回路２２１〜２２６を含む。回路２２１は、インバータＧ１〜Ｇ４と、クロックドインバータＧ２２と、ＮＡＮＤゲートＧ２８とからなり、回路２２２は、インバータＧ５〜Ｇ８と、クロックドインバータＧ２３と、ＮＡＮＤゲートＧ２９とからなる。回路２２３は、インバータＧ９〜Ｇ１２と、クロックドインバータＧ２４と、ＮＡＮＤゲートＧ３０とからなり、回路２２４は、インバータＧ１３〜Ｇ１６と、クロックドインバータＧ２５と、ＮＡＮＤゲートＧ３１とからなる。回路２２５は、インバータＧ１７，Ｇ１８と、クロックドインバータＧ２６と、ＮＡＮＤゲートＧ３２とからなり、回路２２６は、インバータＧ１９〜Ｇ２１と、クロックドインバータＧ２７と、ＮＡＮＤゲートＧ３３とからなる。
【００４６】
回路２２１において、インバータＧ１は、行アドレスストローブ信号ｅｘｔ．／ＲＡＳを反転した信号を出力する。クロックドインバータＧ２２は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、インバータＧ１からの出力信号を反転した信号を出力する。インバータＧ２は、クロックドインバータＧ２２からの出力信号を反転した信号を出力し、インバータＧ３は、インバータＧ２からの出力信号を反転した信号をインバータＧ２へ出力する。このインバータＧ２，Ｇ３は、ラッチ回路を構成する。
【００４７】
ＮＡＮＤゲートＧ２８は、インバータＧ２からの出力信号および外部クロックｅｘｔ．ＣＬＫの論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ４は、ＮＡＮＤゲートＧ２８からの出力信号を反転した信号を内部行アドレスストローブ信号ＲＡＳとして出力する。
【００４８】
この回路２２１は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、行アドレスストローブ信号ｅｘｔ．／ＲＡＳを取込んで内部行アドレスストローブ信号ＲＡＳを出力する。
【００４９】
回路２２２〜２２４の回路構成は、回路２２１の構成と同じである。回路２２２は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、チップセレクト信号ｅｘｔ．／ＣＳを取込んで内部チップセレクト信号ＣＳを出力する。回路２２３は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、ライトイネーブル信号ｅｘｔ．／ＷＥを取込んで内部ライトイネーブル信号ＷＥ，／ＷＥを出力する。回路２２４は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、列アドレスストローブ信号ｅｘｔ．／ＣＡＳを取込んで内部列アドレスストローブ信号ＣＡＳ，／ＣＡＳを出力する。
【００５０】
回路２２５において、クロックドインバータＧ２６は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、バンクアドレス信号ｅｘｔ．ＢＡを反転した信号を出力する。インバータＧ１７，Ｇ１８は、ラッチ回路を構成する。ＮＡＮＤゲートＧ３２は、インバータＧ１７からの出力信号および外部クロックｅｘｔ．ＣＬＫの論理積を演算し、その演算結果を反転した信号を内部バンクアドレス信号／ＢＡとして出力する。
【００５１】
この回路２２５は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、バンクアドレス信号ｅｘｔ．ＢＡを取込んで内部バンクアドレス信号／ＢＡを出力する。
【００５２】
回路２２６において、クロックドインバータＧ２７は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、アドレス信号ｅｘｔ．ＡＤＤ＜０：ｍ＞を反転した信号を出力する。インバータＧ１９，Ｇ２０は、ラッチ回路を構成する。ＮＡＮＤゲートＧ３３は、インバータＧ１９からの出力信号および外部クロックｅｘｔ．ＣＬＫの論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ２１は、ＮＡＮＤゲートＧ３３からの出力信号を反転した信号を内部アドレス信号ＡＤＤ＜０：ｍ＞として出力する。
【００５３】
この回路２２６は、外部クロックｅｘｔ．ＣＬＫがＨレベルのとき、アドレス信号ｅｘｔ．ＡＤＤ＜０：ｍ＞を取込んで内部アドレス信号ＡＤＤ＜０：ｍ＞を出力する。
【００５４】
図４は、図２に示したコマンドデコーダ２６の構成を示す回路図である。
図４を参照して、コマンドデコーダ２６は、ＮＡＮＤゲートＧ４１〜Ｇ４６を含む。ＮＡＮＤゲートＧ４１は、内部行アドレスストローブ信号ＲＡＳ、内部列アドレスストローブ信号／ＣＡＳ、内部ライトイネーブル信号／ＷＥ、および内部チップセレクト信号ＣＳの論理積を演算し、その演算結果を反転した信号をアクティブ信号／ＡＣＴとして出力する。ＮＡＮＤゲートＧ４２は、内部行アドレスストローブ信号ＲＡＳ、内部列アドレスストローブ信号／ＣＡＳ、内部ライトイネーブル信号ＷＥ、および内部チップセレクト信号ＣＳの論理積を演算し、その演算結果を反転した信号をプリチャージ信号／ＰＲＥとして出力する。
【００５５】
ＮＡＮＤゲートＧ４３は、後述の内部信号ＲＡＳＬＡＴ、内部列アドレスストローブ信号ＣＡＳ、および内部ライトイネーブル信号／ＷＥの論理積を演算し、その演算結果を反転した信号をリード信号／ＲＥＡＤとして出力する。ＮＡＮＤゲートＧ４４は、内部信号ＲＡＳＬＡＴ、内部列アドレスストローブ信号ＣＡＳ、および内部ライトイネーブル信号ＷＥの論理積を演算し、その演算結果を反転した信号をライト信号／ＷＲＩＴＥとして出力する。
【００５６】
ＮＡＮＤゲートＧ４５は、アクティブ信号／ＡＣＴおよびＮＡＮＤゲートＧ４６からの出力信号の論理積を演算し、その演算結果を反転した信号を内部信号ＲＡＳＬＡＴとして出力する。ＮＡＮＤゲートＧ４６は、プリチャージ信号／ＰＲＥおよびＮＡＮＤゲートＧ４５からの出力信号の論理積を演算し、その演算結果を反転した信号をＮＡＮＤゲートＧ４５へ出力する。
【００５７】
このＮＡＮＤゲートＧ４５，Ｇ４６は、ＲＳフリップフロップ回路を構成する。すなわち、セット入力としてのアクティブ信号／ＡＣＴがＬレベルになると、フリップフロップ回路はセット状態となり、内部信号ＲＡＳＬＡＴはＨレベルとなる。そして、リセット入力としてのプリチャージ信号／ＰＲＥがＬレベルになると、フリップフロップ回路はリセット状態となり、内部信号ＲＡＳＬＡＴはＬレベルとなる。
【００５８】
このコマンドデコーダ２６は、内部行アドレスストローブ信号ＲＡＳ、内部列アドレスストローブ信号ＣＡＳ、内部ライトイネーブル信号ＷＥ、および内部チップセレクト信号ＣＳがそれぞれＨレベル，Ｌレベル，Ｌレベル，Ｈレベルのとき、アクティブ信号／ＡＣＴをアサート（Ｌレベル）する。
【００５９】
また、コマンドデコーダ２６は、内部行アドレスストローブ信号ＲＡＳ、内部列アドレスストローブ信号ＣＡＳ、内部ライトイネーブル信号ＷＥ、および内部チップセレクト信号ＣＳがそれぞれＨレベル，Ｌレベル，Ｈレベル，Ｈレベルのとき、プリチャージ信号／ＰＲＥをアサート（Ｌレベル）する。
【００６０】
さらに、コマンドデコーダ２６は、アクティブ信号／ＡＣＴがＬレベルとなってからプリチャージ信号／ＰＲＥがＬレベルになるまで、すなわち行活性期間において、内部列アドレスストローブ信号ＣＡＳおよび内部ライトイネーブル信号ＷＥがそれぞれＨレベル，Ｌレベルのとき、リード信号／ＲＥＡＤをアサート（Ｌレベル）する。
【００６１】
また、さらに、コマンドデコーダ２６は、上述の行活性期間において、内部列アドレスストローブ信号ＣＡＳおよび内部ライトイネーブル信号ＷＥがいずれもＨレベルのとき、ライト信号／ＷＲＩＴＥをアサート（Ｌレベル）する。
【００６２】
図５は、図２に示した内部ＲＡＳ発生回路５２の構成を示す回路図である。
図５を参照して、内部ＲＡＳ発生回路５２は、ＮＯＲゲートＧ５１〜Ｇ５３と、ＮＡＮＤゲートＧ５４〜Ｇ５６と、インバータＧ５７〜Ｇ５９とを含む。ＮＯＲゲートＧ５１は、アクティブ信号／ＡＣＴおよび内部バンクアドレス信号／ＢＡの論理和を演算し、その演算結果を反転した信号を出力する。ＮＯＲゲートＧ５２は、プリチャージ信号／ＰＲＥおよび内部バンクアドレス信号／ＢＡの論理和を演算し、その演算結果を反転した信号を出力する。
【００６３】
インバータＧ５７は、ＮＯＲゲートＧ５１からの出力信号を反転した信号を出力し、インバータＧ５８は、ＮＯＲゲートＧ５２からの出力信号を反転した信号を出力する。ＮＡＮＤゲートＧ５４は、インバータＧ５７およびＮＡＮＤゲートＧ５５からの各出力信号の論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ５４は、インバータＧ５８およびＮＡＮＤゲートＧ５４からの各出力信号の論理積を演算し、その演算結果を反転した信号を出力する。
【００６４】
ＮＡＮＤゲートＧ５６は、ＮＡＮＤゲートＧ５５からの出力信号、および内部ＲＡＳ保証信号発生回路５６から出力される内部ＲＡＳ保証信号ＲＡＳＬＯＣＫの論理積を演算し、その演算結果を反転した信号を出力する。ＮＯＲゲートＧ５３は、ＮＡＮＤゲートＧ５１，Ｇ５６からの出力信号の論理和を演算し、その演算結果を反転した信号を出力する。インバータＧ５９は、ＮＯＲゲートＧ５３からの出力信号を反転し、その反転した信号を内部信号ＲＡＳＥとして出力する。
【００６５】
この内部ＲＡＳ発生回路５２において、ＮＯＲゲートＧ５１，Ｇ５２、インバータＧ５７，Ｇ５８、およびＮＡＮＤゲートＧ５４，Ｇ５５は、アクティブ信号／ＡＣＴおよびプリチャージ信号／ＰＲＥをそれぞれセット入力およびリセット入力とするフリップフロップ回路を構成する。そして、内部バンクアドレス信号／ＢＡがＬレベルのときにアクティブ信号／ＡＣＴがＬレベルになると、フリップフロップ回路がセット状態となり、内部ＲＡＳ発生回路５２は、内部信号ＲＡＳＥをＨレベルで出力する。
【００６６】
ここで、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫがＨレベルのときは、フリップフロップ回路の出力がＮＡＮＤゲートＧ５６を介してＮＯＲゲートＧ５３に反映される。したがって、この場合は、プリチャージ信号／ＰＲＥがＬレベルになるとフリップフロップ回路はリセットされ、これに応じて、内部信号ＲＡＳＥはＬレベルとなる。
【００６７】
一方、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫがＬレベルのときは、ＮＡＮＤゲートＧ５５からの出力信号の論理レベルに拘わらず、ＮＡＮＤゲートＧ５６の出力はＨレベルとなり、内部信号ＲＡＳＥはＨレベルとなる。したがって、この場合は、プリチャージ信号／ＰＲＥがＬレベルとなっても内部信号ＲＡＳＥはＬレベルにならず、その後、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫがＨレベルとなるのに応じて、内部信号ＲＡＳＥはＬレベルとなる。
【００６８】
図６は、図２に示したワード線活性信号発生回路５４の構成を示す回路図である。
【００６９】
図６を参照して、ワード線活性信号発生回路５４は、インバータＧ６１〜Ｇ６６と、遅延回路Ｇ６７と、ＮＡＮＤゲートＧ６８とを含む。インバータＧ６１は、内部ＲＡＳ発生回路５２から受ける内部信号ＲＡＳＥを反転した信号を出力し、インバータＧ６２は、インバータＧ６１からの出力信号を反転した信号を出力する。インバータＧ６３は、インバータＧ６２からの出力信号を反転した信号を出力し、インバータＧ６４は、インバータＧ６３からの出力信号を反転し、その反転した信号をワード線活性信号ＲＸＴとして出力する。
【００７０】
遅延回路Ｇ６７は、偶数段の直列接続されたインバータで構成され、インバータＧ６２からの出力信号に対して所定の遅延時間Ｔｄ１だけ遅延した信号を出力する。ＮＡＮＤゲートＧ６８は、インバータＧ６２および遅延回路Ｇ６７からの各出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ６５は、ＮＡＮＤゲートＧ６８からの出力信号を反転した信号を出力し、インバータＧ６６は、インバータＧ６５からの出力信号を反転した信号を内部信号／ＳＮＳとして出力する。
【００７１】
遅延回路Ｇ６７、ＮＡＮＤゲートＧ６８およびインバータＧ６５からなる回路は、インバータＧ６２からの出力信号の立上がりエッジを遅延時間Ｔｄ１遅延させた信号を生成する。
【００７２】
このワード線活性信号発生回路５４は、内部信号ＲＡＳＥがＨレベルになると、ワード線活性信号ＲＸＴをＨレベルで出力する。そして、ワード線活性信号発生回路５４は、内部信号ＲＡＳＥの立上がりから遅延時間Ｔｄ１経過後、内部信号／ＳＮＳをＨレベルからＬレベルにする。
【００７３】
図７は、図２に示した内部ＲＡＳ保証信号発生回路５６の構成を示す回路図である。
【００７４】
図７を参照して、内部ＲＡＳ保証信号発生回路５６は、インバータＧ７１〜Ｇ７３と、遅延回路Ｇ７４と、ＮＡＮＤゲートＧ７５，Ｇ７６とを含む。インバータＧ７１は、内部信号／ＳＮＳを反転した信号を出力する。遅延回路Ｇ７４は、偶数段の直列接続されたインバータで構成され、インバータＧ７１からの出力信号に対して所定の遅延時間Ｔｄ２だけ遅延した信号を出力する。ＮＡＮＤゲートＧ７５は、インバータＧ７１および遅延回路Ｇ７４からの各出力信号の論理積を演算し、その演算結果を反転した信号を内部信号／ＳＮＳＤとして出力する。
【００７５】
インバータＧ７２は、内部信号／ＳＮＳを反転した信号を出力する。インバータＧ７３は、図２に示したテストモードデコーダ３２から出力されるテストモード信号ＴＭＴＲＡＳを反転した信号を出力する。ＮＡＮＤゲートＧ７６は、インバータＧ７２，Ｇ７３からの出力信号および内部信号／ＳＮＳＤの論理積を演算し、その演算結果を反転した信号を内部ＲＡＳ保証信号ＲＡＳＬＯＣＫとして出力する。
【００７６】
インバータＧ７１、遅延回路Ｇ７４、およびＮＡＮＤゲートＧ７５からなる回路は、内部信号／ＳＮＳの立下がりエッジを遅延時間Ｔｄ２遅延させた内部信号／ＳＮＳＤを生成する。
【００７７】
インバータＧ７２，Ｇ７３およびＮＡＮＤゲートＧ７６からなる回路は、テストモード信号ＴＭＴＲＡＳがＨレベルのとき、内部信号／ＳＮＳ，／ＳＮＳＤの論理レベルに拘わらず、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＨレベルで出力する。すなわち、内部ＲＡＳ幅を所定期間確保するインターロックは設定されない。一方、テストモード信号ＴＭＴＲＡＳがＬレベルのときは、上述の回路は、内部信号／ＳＮＳがＬレベルとなるのに応じて内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＬレベルとし、内部信号／ＳＮＳの立下がりから遅延時間Ｔｄ２後にＬレベルとなる内部信号／ＳＮＳＤに応じて、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＨレベルとする。すなわち、遅延回路Ｇ７４による遅延時間Ｔｄ２が、内部ＲＡＳ保証期間となる。
【００７８】
なお、インバータＧ７２，Ｇ７３およびＮＡＮＤゲートＧ７６からなる回路は、「保証信号発生回路」における「出力回路」を構成する。
【００７９】
図８は、図２に示したワード線活性回路３６の構成を示す回路図である。ワード線活性回路３６は、行アドレス信号ＲＡ＜０：ｎ＞に対応してｎ個のワード線ドライバを含むが、各ワード線ドライバの構成は同じであるので、図８においては、行アドレス信号ＲＡ＜０＞に対応する回路のみが示される。
【００８０】
図８を参照して、ワード線活性回路３６は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２と、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２と、インバータＧ８１とを含む。インバータＧ８１は、行アドレス信号ＲＡ＜０＞を反転した信号を出力する。ＮチャネルＭＯＳトランジスタＮ１は、インバータＧ８１の出力ノードとノードＮＤ１との間に接続され、ワード線活性信号ＲＸＴをゲートに受ける。ＰチャネルＭＯＳトランジスタＰ１は、電源ノード５８とノードＮＤ１との間に接続され、ワード線活性信号ＲＸＴをゲートに受ける。
【００８１】
また、ＰチャネルＭＯＳトランジスタＰ２は、電源ノード５８と出力ノードＮＤ２との間に接続され、ゲートがノードＮＤ１に接続される。ＮチャネルＭＯＳトランジスタＮ２は、ノードＮＤ２と接地ノード６０との間に接続され、ゲートがノードＮＤ１に接続される。
【００８２】
ワード線活性回路３６においては、ワード線活性信号ＲＸＴがＨレベルのとき、ＮチャネルＭＯＳトランジスタＮ１がＯＮし、ＰチャネルＭＯＳトランジスタＰ１がＯＦＦする。したがって、行アドレス信号ＲＡ＜０＞がノードＮＤ１に伝達され、行アドレス信号ＲＡ＜０＞の論理レベルに応じて、ＰチャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳトランジスタＮ２で構成される駆動部により、出力ノードＮＤ２に接続されるワード線ＷＬ＜０＞が駆動される。
【００８３】
一方、ワード線活性信号ＲＸＴがＬレベルのときは、ＮチャネルＭＯＳトランジスタＮ１がＯＦＦし、ＰチャネルＭＯＳトランジスタＰ１がＯＮする。したがって、行アドレス信号ＲＡ＜０＞に拘わらず、ノードＮＤ１はＨレベルとなり、出力ノードＮＤ２はＬレベルとなる。すなわち、ワード線活性信号ＲＸＴがＬレベルのときは、ワード線活性回路３６は不活性化される。
【００８４】
図９〜図１１は、実施の形態１による半導体記憶装置１０における主な信号の動作波形図である。図９は、通常動作モード時において内部ＲＡＳ保証期間の経過前にプリチャージコマンドが入力されたときの動作波形図であり、図１０は、テストモード時において内部ＲＡＳ保証期間の経過前にプリチャージコマンドが入力されたときの動作波形図である。図１１は、通常動作モード時において内部ＲＡＳ保証期間の経過後にプリチャージコマンドが入力されたときの動作波形図である。
【００８５】
図９を参照して、テストモード信号ＴＭＴＲＡＳは、図示しないが常時Ｌレベルであり、動作モードは通常動作モードである。行アドレスストローブ信号ｅｘｔ．／ＲＡＳ、ライトイネーブル信号ｅｘｔ．／ＷＥ、チップセレクト信号ｅｘｔ．／ＣＳ、および図示されない列アドレスストローブ信号ｅｘｔ．／ＣＡＳがそれぞれＬレベル，Ｈレベル，Ｌレベル，Ｈレベルとなり、バンクアドレス信号ｅｘｔ．ＢＡがＨレベルとなった状態で、時刻Ｔ１において外部クロックｅｘｔ．ＣＬＫが立上がると、コマンドデコーダ２６は、アクティブ信号／ＡＣＴをＬレベルとする。
【００８６】
これに応じて、内部ＲＡＳ発生回路５２は、内部信号ＲＡＳＥをＨレベルとし、ワード線活性信号発生回路５４は、ワード線活性信号ＲＸＴをＨレベルにするとともに、遅延時間Ｔｄ１経過後、内部信号／ＳＮＳをＬレベルにする。そして、ワード線活性信号ＲＸＴに応じて、ワード線活性回路３６は、内部行アドレス信号＜０：ｎ＞によって指示されるワード線ＷＬを活性化し、ビット線対ＢＬ，／ＢＬ上へのデータの読出しが開始される。
【００８７】
時刻Ｔ２において、内部信号／ＳＮＳがＬレベルになると、内部ＲＡＳ保証信号発生回路５６は、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＬレベルとし、以降、遅延回路Ｇ７４による遅延時間Ｔｄ２の間、そのＬレベルを維持する。
【００８８】
そして、行アドレスストローブ信号ｅｘｔ．／ＲＡＳ、ライトイネーブル信号ｅｘｔ．／ＷＥ、チップセレクト信号ｅｘｔ．／ＣＳ、および図示されない列アドレスストローブ信号ｅｘｔ．／ＣＡＳがそれぞれＬレベル，Ｌレベル，Ｌレベル，Ｈレベルとなり、バンクアドレス信号ｅｘｔ．ＢＡがＨレベルとなった状態で、時刻Ｔ３において外部クロックｅｘｔ．ＣＬＫが立上がると、コマンドデコーダ２６は、プリチャージ信号／ＰＲＥをＬレベルとする。
【００８９】
しかしながら、プリチャージコマンドに応じてプリチャージ信号／ＰＲＥがＬレベルとなった時刻Ｔ３は内部ＲＡＳ保証期間中であり、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫはＬレベルである。したがって、内部ＲＡＳ発生回路５２は、プリチャージ信号／ＰＲＥがＬレベルに変化しても、内部信号ＲＡＳＥをＬレベルとしない。
【００９０】
内部ＲＡＳ保証信号発生回路５６は、時刻Ｔ２から遅延時間Ｔｄ２が経過した時刻Ｔ４において内部信号／ＳＮＳＤをＬレベルとし、これに応じて内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＨレベルとする。そうすると、内部ＲＡＳ発生回路５２は、内部信号ＲＡＳＥをＬレベルとし、ワード線活性信号発生回路５４は、ワード線活性信号ＲＸＴをＬレベルとする。これに応じて、ワード線活性回路３６は、活性化していたワード線を不活性化する。
【００９１】
このように、通常動作モード時は、内部ＲＡＳ保証期間中にプリチャージコマンドを受けたとき、そのコマンド受信に応じて直ちにワード線が不活性化されることはなく、メモリセルへのリストア動作を十分保証する内部ＲＡＳ保証期間の経過後にワード線が不活性化される。
【００９２】
図１０を参照して、テストモード信号ＴＭＴＲＡＳは、図示しないが常時Ｈレベルであり、動作モードはテストモードである。時刻Ｔ１における動作は、通常動作モード時と同じである。
【００９３】
時刻Ｔ２において、内部信号／ＳＮＳが立下がると、内部ＲＡＳ保証信号発生回路５６は、テストモード信号ＴＭＴＲＡＳがＬレベルの通常動作モード時であれば、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＬレベルにするところ、テストモード信号ＴＭＴＲＡＳがＨレベルであるため、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＬレベルとしない。
【００９４】
そして、行アドレスストローブ信号ｅｘｔ．／ＲＡＳ、ライトイネーブル信号ｅｘｔ．／ＷＥ、チップセレクト信号ｅｘｔ．／ＣＳ、および図示されない列アドレスストローブ信号ｅｘｔ．／ＣＡＳがそれぞれＬレベル，Ｌレベル，Ｌレベル，Ｈレベルとなり、バンクアドレス信号ｅｘｔ．ＢＡがＨレベルとなった状態で、時刻Ｔ３において外部クロックｅｘｔ．ＣＬＫが立上がると、コマンドデコーダ２６は、プリチャージ信号／ＰＲＥをＬレベルとする。
【００９５】
そうすると、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫがＨレベルであるため、内部ＲＡＳ発生回路５２は、内部信号ＲＡＳＥをＬレベルとし、これに応じて、ワード線活性信号発生回路５４は、ワード線活性信号ＲＸＴをＬレベルにする。そして、ワード線活性回路３６は、活性化していたワード線を不活性化する。
【００９６】
このように、テストモード時は、外部ＲＡＳ幅（アクティブコマンドの入力からプリチャージコマンドの入力までの期間）が短くても、外部から入力されるプリチャージコマンドに応じてワード線が不活性化される。すなわち、この半導体記憶装置１０では、内部ＲＡＳ幅を外部から制御することができる。
【００９７】
図１１を参照して、テストモード信号ＴＭＴＲＡＳは、図示しないが常時Ｌレベルであり、動作モードは通常動作モードである。時刻Ｔ１，Ｔ２における動作は、図９に示した動作と同じである。
【００９８】
時刻Ｔ５において外部からプリチャージコマンドを受ける前の時刻Ｔ４において、内部ＲＡＳ保証信号発生回路５６における遅延回路Ｇ７４による遅延時間Ｔｄ２が経過すると、内部ＲＡＳ保証信号発生回路５６は、内部信号／ＳＮＳＤをＬレベルにし、これに応じて内部ＲＡＳ保証信号ＲＡＳＬＯＣＫをＨレベルにする。
【００９９】
そして、行アドレスストローブ信号ｅｘｔ．／ＲＡＳ、ライトイネーブル信号ｅｘｔ．／ＷＥ、チップセレクト信号ｅｘｔ．／ＣＳ、および図示されない列アドレスストローブ信号ｅｘｔ．／ＣＡＳがそれぞれＬレベル，Ｌレベル，Ｌレベル，Ｈレベルとなり、バンクアドレス信号ｅｘｔ．ＢＡがＨレベルとなった状態で、時刻Ｔ５において外部クロックｅｘｔ．ＣＬＫが立上がると、コマンドデコーダ２６は、プリチャージ信号／ＰＲＥをＬレベルとする。
【０１００】
そうすると、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫは既にＨレベルであるため、内部ＲＡＳ発生回路５２は、内部信号ＲＡＳＥをＬレベルとし、これに応じて、ワード線活性信号発生回路５４は、ワード線活性信号ＲＸＴをＬレベルとする。そして、ワード線活性回路３６は、活性化していたワード線を不活性化する。
【０１０１】
このように、内部ＲＡＳ保証期間の経過後にプリチャージコマンドを受けたときは、内部ＲＡＳ保証信号発生回路５６が実質的に機能することはなく、外部から受けるプリチャージコマンドによってワード線が不活性化される。
【０１０２】
以上のように、この実施の形態１による半導体記憶装置１０によれば、内部ＲＡＳ幅を所定期間保証する保証回路（内部ＲＡＳ保証信号発生回路）を備えていても、テストモード時、内部ＲＡＳ幅を所定期間保証するインターロックを外すようにしたので、テストにおいては逆に制約となるそのインターロックの影響を受けることなく、外部から受けるプリチャージコマンドによって内部ＲＡＳ幅が制御される。
【０１０３】
したがって、通常動作モード時は、内部ＲＡＳ幅を所定期間保証しつつ、テストモード時は、上述の所定期間よりも小さい内部ＲＡＳ幅を外部から設定することによって、電流駆動力の不十分なメモリセルを排除する動作マージンテストを行なうことができる。
【０１０４】
［実施の形態２］
実施の形態１では、プリチャージコマンドによって内部ＲＡＳ幅を制御することができるが、測定装置の動作周波数が低いと、それが制約となって内部ＲＡＳ幅を小さく設定することができない。すなわち、設定できる内部ＲＡＳ幅は、測定装置の最大動作周波数の制約を受ける。
【０１０５】
そこで、実施の形態２では、外部クロックｅｘｔ．ＣＬＫに非同期な行アドレスストローブ信号ｅｘｔ．／ＲＡＳの立下がり幅で内部ＲＡＳ幅を制御する。これによって、動作周波数の低い測定装置でも、内部ＲＡＳ幅を短縮した動作マージンテストを行なうことができる。
【０１０６】
図１２は、この発明の実施の形態２による半導体記憶装置の全体構成を示す概略ブロック図である。
【０１０７】
図１２を参照して、半導体記憶装置１０Ａは、実施の形態１による半導体記憶装置１０の構成において、コマンドデコーダ２６および制御回路３４に代えて、それぞれコマンドデコーダ２６Ａおよび制御回路３４Ａを備える。
【０１０８】
コマンドデコーダ２６Ａは、入力バッファ２２から内部コマンド制御信号を受け、さらに、制御信号端子１２から行アドレスストローブ信号ｅｘｔ．／ＲＡＳを受け、テストモードデコーダ３２からテストモード信号ＴＭＴＲＡＳを受ける。そして、コマンドデコーダ２６Ａは、これらの信号に基づいて内部コマンドを発生し、その発生した内部コマンドを制御回路３４Ａへ出力する。
【０１０９】
制御回路３４Ａは、入力バッファ２２から受ける内部クロックＣＬＫに応じて、コマンドデコーダ２６Ａ、入力バッファ２２およびテストモードデコーダ３２からそれぞれ内部コマンド、内部コマンド制御信号およびテストモード信号ＴＭＴＲＡＳを取込む。そして、制御回路３４Ａは、それらの信号に基づいて、ワード線活性回路３６、列アドレスデコーダ３０、およびデータ入出力バッファ２４を制御する。制御回路３４Ａの具体的な構成およびその動作については、後ほど詳しく説明する。
【０１１０】
半導体記憶装置１０Ａにおけるその他の構成は、実施の形態１による半導体記憶装置１０の構成と同じである。また、この半導体記憶装置１０Ａも、半導体記憶装置１０と同様に、動作モードとして通常動作モードとテストモードとを取り得る。通常動作モード時の動作は、半導体記憶装置１０と同じである。
【０１１１】
一方、テストモードでは、制御回路３４Ａは、内部ＲＡＳ幅を所定期間確保するインターロックを解除する。そして、実施の形態１では、制御回路３４は、プリチャージコマンドが外部から入力されると、そのタイミングでワード線活性回路３６を不活性化したのに対し、実施の形態２における制御回路３４Ａは、アクティブコマンドの入力に伴なって立下がった行アドレスストローブ信号ｅｘｔ．／ＲＡＳが立上がるタイミングでワード線活性回路３６を不活性化する。
【０１１２】
図１３は、図１２に示した半導体記憶装置１０Ａにおいて入力バッファ２２からワード線活性回路３６までの構成を詳細に示した機能ブロック図である。
【０１１３】
図１３を参照して、コマンドデコーダ２６Ａは、内部行アドレスストローブ信号ＲＡＳ、内部列アドレスストローブ信号ＣＡＳ，／ＣＡＳ、内部チップセレクト信号ＣＳ、および内部ライトイネーブル信号ＷＥ，／ＷＥを入力バッファ２２から受ける。また、コマンドデコーダ２６Ａは、図示されない制御信号端子１２から行アドレスストローブ信号ｅｘｔ．／ＲＡＳを受け、テストモードデコーダ３２からテストモード信号ＴＭＴＲＡＳを受ける。
【０１１４】
そして、コマンドデコーダ２６Ａは、テストモード信号ＴＭＴＲＡＳがＬレベルのとき、すなわち通常動作モード時、入力バッファ２２から受ける各信号に基づいて、アクティブ信号／ＡＣＴおよびプリチャージ信号／ＰＲＥを発生し、その発生した各信号を内部ＲＡＳ発生回路５２Ａへ出力する。
【０１１５】
一方、コマンドデコーダ２６Ａは、テストモード信号ＴＭＴＲＡＳがＨレベルのとき、すなわちテストモード時、アクティブ信号／ＡＣＴの発生については、通常動作モード時と同じタイミングで発生するが、プリチャージ信号／ＰＲＥの発生については、外部からプリチャージコマンドを受けたタイミングではなく、行アドレスストローブ信号ｅｘｔ．／ＲＡＳの立上がりタイミングで発生する。
【０１１６】
制御回路３４Ａは、実施の形態１による制御回路３４の構成において、内部ＲＡＳ発生回路５２に代えて、内部ＲＡＳ発生回路５２Ａを含む。
【０１１７】
内部ＲＡＳ発生回路５２Ａは、アクティブ信号／ＡＣＴ、プリチャージ信号／ＰＲＥ、内部バンクアドレス信号／ＢＡ、内部ＲＡＳ保証信号ＲＡＳＬＯＣＫ、およびテストモード信号ＴＭＴＲＡＳに基づいて内部信号ＲＡＳＥを発生し、その発生した内部信号ＲＡＳＥをワード線活性信号発生回路５４へ出力する。
【０１１８】
この内部ＲＡＳ発生回路５２Ａが実施の形態１における内部ＲＡＳ発生回路５２と異なる点は、テストモード信号ＴＭＴＲＡＳを受けていることである。すなわち、内部ＲＡＳ発生回路５２と同様に、内部ＲＡＳ発生回路５２Ａにおいても、本来、プリチャージ信号／ＰＲＥを受付けるためのインターロックとして、外部クロックｅｘｔ．ＣＬＫに同期して外部から受けるバンクアドレス信号ｅｘｔ．ＢＡに対応する内部バンクアドレス信号／ＢＡがアサート（Ｌレベル）されている必要があるところ、実施の形態２では、外部クロックｅｘｔ．ＣＬＫとは非同期に行アドレスストローブ信号ｅｘｔ．／ＲＡＳの立上がりタイミングでプリチャージ信号／ＰＲＥをアサート（Ｌレベル）するため、そのタイミングにおいては内部バンクアドレス信号／ＢＡがアサート（Ｌレベル）されていない場合があり、内部バンクアドレス信号／ＢＡによるプリチャージ信号／ＰＲＥの受付インターロックを外す必要があるからである。
【０１１９】
図１４は、図１３に示したコマンドデコーダ２６Ａの構成を示す回路図である。
【０１２０】
図１４を参照して、コマンドデコーダ２６Ａは、実施の形態１におけるコマンドデコーダ２６の構成に加えて、ＮＡＮＤゲートＧ１０１〜Ｇ１０４と、遅延回路Ｇ１０５と、インバータＧ１０６とをさらに含む。また、ＮＡＮＤゲートＧ４２は、プリチャージ信号／ＰＲＥに代えて内部信号／ＰＲＥＦを出力する。
【０１２１】
遅延回路Ｇ１０５は、奇数段の直列接続されたインバータで構成され、行アドレスストローブ信号ｅｘｔ．／ＲＡＳに対して所定の遅延時間Ｔｄ３だけ遅延した信号を出力する。ＮＡＮＤゲートＧ１０１は、行アドレスストローブ信号ｅｘｔ．／ＲＡＳおよび遅延回路Ｇ１０５からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。遅延回路Ｇ１０５およびＮＡＮＤゲートＧ１０１からなる回路は、行アドレスストローブ信号ｅｘｔ．／ＲＡＳの立上がりタイミングで、遅延時間Ｔｄ３の立下がり幅を持った立下がりパルス信号を生成する。
【０１２２】
インバータＧ１０６は、テストモード信号ＴＭＴＲＡＳを反転した信号を出力する。ＮＡＮＤゲートＧ１０２は、ＮＡＮＤゲートＧ１０１からの出力信号およびテストモード信号ＴＭＴＲＡＳの論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ１０３は、インバータＧ１０６からの出力信号および内部信号／ＰＲＥＦの論理積を演算し、その演算結果を反転した信号を出力する。ＮＡＮＤゲートＧ１０４は、ＮＡＮＤゲートＧ１０２，Ｇ１０３からの各出力信号の論理積を演算し、その演算結果を反転した信号をプリチャージ信号／ＰＲＥとして出力する。
【０１２３】
このＮＡＮＤゲートＧ１０１〜Ｇ１０４、遅延回路Ｇ１０５、およびインバータＧ１０６で構成される回路は、テストモード信号ＴＭＴＲＡＳがＬレベルのとき、ＮＡＮＤゲートＧ４２から出力される内部信号／ＰＲＥＦをプリチャージ信号／ＰＲＥとして出力する。したがって、通常動作モード時は、コマンドデコーダ２６Ａは、実施の形態１におけるコマンドデコーダ２６と同じ動作をする。
【０１２４】
一方、テストモード信号ＴＭＴＲＡＳがＨレベルのときは、上述の回路は、行アドレスストローブ信号ｅｘｔ．／ＲＡＳの立上がりタイミングで、立下がり幅が遅延時間Ｔｄ３のプリチャージ信号／ＰＲＥを出力する。
【０１２５】
なお、コマンドデコーダ２６Ａにおけるその他の回路構成および動作については、実施の形態１におけるコマンドデコーダ２６と同じである。
【０１２６】
図１５は、図１３に示した内部ＲＡＳ発生回路５２Ａの構成を示す回路図である。
【０１２７】
図１５を参照して、内部ＲＡＳ発生回路５２Ａは、実施の形態１における内部ＲＡＳ発生回路５２の構成において、インバータＧ１１１，Ｇ１１３と、ＮＡＮＤゲートＧ１１２とをさらに含む。インバータＧ１１１は、テストモード信号ＴＭＴＲＡＳを反転した信号を出力する。ＮＡＮＤゲートＧ１１２は、内部バンクアドレス信号／ＢＡおよびインバータＧ１１１からの出力信号の論理積を演算し、その演算結果を反転した信号を出力する。インバータＧ１１３は、ＮＡＮＤゲートＧ１１２からの出力信号を反転した信号をＮＡＮＤゲートＧ５２の一方の入力端子へ出力する。
【０１２８】
内部ＲＡＳ発生回路５２Ａにおいては、テストモード信号ＴＭＴＲＡＳがＨレベルのとき、内部バンクアドレス信号／ＢＡに拘わらずインバータＧ１１３の出力がＬレベルとなる。したがって、内部バンクアドレス信号／ＢＡがアサート（Ｌレベル）されていないときでも、行アドレスストローブ信号ｅｘｔ．／ＲＡＳの立上がりタイミングでＬレベルとなるプリチャージ信号／ＰＲＥを用いて、内部信号ＲＡＳＥをＬレベルにすることができる。
【０１２９】
一方、テストモード信号ＴＭＴＲＡＳがＬレベルのときは、インバータＧ１１３の出力には、内部バンクアドレス信号／ＢＡの論理レベルが現われる。したがって、通常動作モード時は、内部ＲＡＳ発生回路５２Ａは、実施の形態１における内部ＲＡＳ発生回路５２と等価な回路となり、内部ＲＡＳ発生回路５２と同じ動作をする。
【０１３０】
図１６は、実施の形態２による半導体記憶装置１０Ａにおけるテストモード時の主な信号の動作波形図である。これまで説明したように、通常動作モード時は、コマンドデコーダ２６Ａおよび内部ＲＡＳ発生回路５２Ａは、それぞれ半導体記憶装置１０におけるコマンドデコーダ２６および内部ＲＡＳ発生回路５２と同じ動作をするため、通常動作モード時の半導体記憶装置１０Ａの動作波形は、実施の形態１による半導体記憶装置１０の動作波形と同じである。
【０１３１】
図１６を参照して、テストモード信号ＴＭＴＲＡＳは、図示しないが常時Ｈレベルであり、動作モードはテストモードである。アクティブ信号／ＡＣＴの立下がりに応じた時刻Ｔ１，Ｔ２における動作は、実施の形態１による半導体記憶装置１０の動作と同じである。
【０１３２】
時刻Ｔ３において、外部クロックｅｘｔ．ＣＬＫとは非同期に行アドレスストローブ信号ｅｘｔ．／ＲＡＳが立上がると、コマンドデコーダ２６Ａは、プリチャージ信号／ＰＲＥをＬレベルにする。そうすると、内部ＲＡＳ発生回路５２Ａは、内部信号ＲＡＳＥをＬレベルとし、これに応じて、ワード線活性信号発生回路５４は、ワード線活性信号ＲＸＴをＬレベルにする。そして、ワード線活性回路３６は、活性化していたワード線を不活性化する。
【０１３３】
以上のように、実施の形態２による半導体記憶装置１０Ａによれば、テストモード時、行アドレスストローブ信号ｅｘｔ．／ＲＡＳの立上がりタイミングでプリチャージ信号／ＰＲＥをアサート（Ｌレベル）し、行アドレスストローブ信号ｅｘｔ．／ＲＡＳの立下がり幅で内部ＲＡＳ幅が制御される。
【０１３４】
したがって、外部クロックｅｘｔ．ＣＬＫと非同期に、かつ、測定装置の動作周波数に影響を受けることなく、ＲＡＳ幅を短くすることができ、電流駆動力の不十分なメモリセルを排除する動作マージンテストを行なうことができる。
【０１３５】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３６】
【発明の効果】
この発明によれば、半導体記憶装置は、その動作モードが通常動作モードのとき、外部からのＲＡＳ幅の設定に拘わらず、メモリセルへのデータのリストアを保証する内部ＲＡＳ幅が所定期間確保され、テストモード時は、内部ＲＡＳ幅を所定期間確保するインターロックが解除され、外部から内部ＲＡＳ幅を制御することができる。
【０１３７】
したがって、通常動作モード時は、内部ＲＡＳ幅を所定期間保証しつつ、テストモード時は、上述の所定期間よりも小さい内部ＲＡＳ幅を外部から設定することによって、電流駆動力の不十分なメモリセルを排除する動作マージンテストを行なうことができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示す半導体記憶装置において入力バッファからワード線活性回路までの構成を詳細に示した機能ブロック図である。
【図３】図２に示す入力バッファの構成を示す回路図である。
【図４】図２に示すコマンドデコーダの構成を示す回路図である。
【図５】図２に示す内部ＲＡＳ発生回路の構成を示す回路図である。
【図６】図２に示すワード線活性信号発生回路の構成を示す回路図である。
【図７】図２に示す内部ＲＡＳ保証信号発生回路の構成を示す回路図である。
【図８】図２に示すワード線活性回路の構成を示す回路図である。
【図９】通常動作モード時において内部ＲＡＳ保証期間経過前にプリチャージコマンドが入力されたときの実施の形態１による半導体記憶装置における主な信号の動作波形図である。
【図１０】テストモード時において内部ＲＡＳ保証期間経過前にプリチャージコマンドが入力されたときの実施の形態１による半導体記憶装置における主な信号の動作波形図である。
【図１１】通常動作モード時において内部ＲＡＳ保証期間経過後にプリチャージコマンドが入力されたときの実施の形態１による半導体記憶装置における主な信号の動作波形図である。
【図１２】この発明の実施の形態２による半導体記憶装置の全体構成を示す概略ブロック図である。
【図１３】図１２に示す半導体記憶装置において入力バッファからワード線活性回路までの構成を詳細に示した機能ブロック図である。
【図１４】図１３に示すコマンドデコーダの構成を示す回路図である。
【図１５】図１３に示す内部ＲＡＳ発生回路の構成を示す回路図である。
【図１６】実施の形態２による半導体記憶装置におけるテストモード時の主な信号の動作波形図である。
【符号の説明】
１０，１０Ａ  半導体記憶装置、１２  制御信号端子、１４  クロック端子、１６  アドレス端子、１８  バンクアドレス端子、２０  データ入出力端子、２２  入力バッファ、２４  データ入出力バッファ、２６，２６Ａ  コマンドデコーダ、２８  行アドレスデコーダ、３０  列アドレスデコーダ、３２  テストモードデコーダ、３４  制御回路、３６  ワード線活性回路、３８  センスアンプ／入出力制御回路、４０  メモリセルアレイ、５２，５２Ａ  内部ＲＡＳ発生回路、５４  ワード線活性信号発生回路、５６  内部ＲＡＳ保証信号発生回路、Ｇ６７，Ｇ７４，Ｇ１０５  遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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