(57)【要約】【課題】 層間絶縁膜の薄膜化ができ、ひいてはデバイスの段差を低減することができるように改良されたバイポーラトランジスタを提供する。【解決手段】 第１のコンタクトホール１０内に、第１の導電層１５ａに接触するように、第１の配線層４が埋め込まれている。第１の配線層４の表面の位置は、層間絶縁膜２３の表面と同一か、またはそれ以下にされている。第１の配線層４の表面を絶縁膜５が覆っている。層間絶縁膜２３中に、第２の導電層１５ｂの表面を露出させるための第２のコンタクトホール９が設けられている。第２のコンタクトホール９を通って、第２の導電層１５ｂに、第２の配線層６が接続されている。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
　半導体基板と、
　前記半導体基板の表面に互いに離されて形成された第１導電層と第２導電層と、
　前記半導体基板の表面であって前記第２導電層中に形成された第３導電層と、
　前記半導体基板の上に形成された層間絶縁膜と、を備え、
　前記層間絶縁膜中には、前記第１導電層の表面を露出させるための第１のコンタクトホールが設けられており、
　当該装置は、また、前記第１のコンタクトホール内に前記第１の導電層に接触するように埋め込まれた第１の配線層、を備え、
　前記第１の配線層の表面の位置は、前記層間絶縁膜の表面と同一か、またはそれ以下にされており、
　当該装置は、さらに、
　前記第１の配線層の表面を覆う絶縁膜と、
　前記層間絶縁膜中に設けられ、前記第２導電層の表面を露出させるための第２のコンタクトホールと、
　前記第２のコンタクトホールを通って、前記第２の導電層に接触するように、前記層間絶縁膜の上に設けられた第２の配線層と、
　前記層間絶縁膜中に設けられ、前記第３導電層の表面を露出させるための第３のコンタクトホールと、
　前記第３のコンタクトホールを通って、前記第３の導電層に接触するように、前記層間絶縁膜の上に設けられた第３の配線層と、
を備えたバイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、デバイスの段差を低減することができるように改良された、バイポーラトランジスタに関するものである。
【背景技術】
【０００２】
　多層配線構造の半導体装置の場合には、それぞれの配線層は、異なる絶縁層の上に形成される。これらの配線のそれぞれは、絶縁層中に設けられたコンタクトホールを通って、半導体基板の上に形成された導電層に接続される。
【０００３】
　図１５は上述した多層配線構造を有する半導体装置の一例である、従来のダイナミックランダムアクセスメモリの平面図である。図１６は、図１５におけるＡ−Ａ線に沿う断面図である。
【０００４】
　これらの図を参照して、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）は半導体基板１３を備える。半導体基板１３の主表面中に活性領域１１を他の活性領域から電気的に分離するためのフィールド酸化膜１２が設けられている。半導体基板１３の上にゲート絶縁膜１４を介在させてゲート電極１が設けられている。半導体基板１３の主表面中であって、ゲート電極１の両側に、１対のソース／ドレイン層１５ａ，１５ｂが設けられている。ゲート電極１を覆うように、半導体基板１３の上に第１の層間絶縁膜２が設けられている。第１の層間絶縁膜２中に、ソース／ドレイン層の一方１５ａの表面を露出させるための第１のコンタクトホール１０が設けられている。第１のコンタクトホール１０を通って、ソース／ドレイン層の一方１５ａに電気的に接続されるように埋め込みビット配線層４が第１の層間絶縁膜２の上に設けられている。埋め込みビット配線層４の上部は、第１の層間絶縁膜２の表面上に水平方向に張り出している。埋め込みビット配線層４を覆うように、第１の層間絶縁膜２の上に第２の層間絶縁膜５１が設けられている。第１の層間絶縁膜２および第２の層間絶縁膜５１を貫通するように、ソース／ドレイン層の他方１５ｂの表面を露出させるための第２のコンタクトホール９が設けられている。第２のコンタクトホール９を通ってソース／ドレイン層の他方１５ｂに接続されるように、第２の層間絶縁膜５１の上にストレージノード配線６が設けられている。ストレージノード配線６の表面を、キャパシタ絶縁膜１６が被覆している。キャパシタ絶縁膜１６を介在させて、ストレージノード配線６の表面をセルプレート電極１７が被覆している。
【０００５】
　次に、図１６に示すＤＲＡＭの製造方法について説明する。図１７を参照して、半導体基板１３の主表面中に、活性領域１１を他の活性領域から分離するためのフィールド酸化膜１２を形成する。半導体基板１３の上に、ゲート絶縁膜１４を介在させてゲート電極１を形成する。半導体基板１３の主表面中であって、ゲート電極１の両側に１対のソース／ドレイン層１５ａ，１５ｂを、不純物注入により、形成する。ゲート電極１を覆うように、半導体基板１３の上に第１の層間絶縁膜２を形成する。
【０００６】
　図１８を参照して、第１の層間絶縁膜２の上にフォトレジスト３を形成する。フォトレジスト３を、ソース／ドレイン層の一方１５ａの上部分に開口部３ａができるように、パターニングする。
【０００７】
　図１８と図１９を参照して、フォトレジスト３をマスクに用いて、第１の層間絶縁膜２をエッチングし、第１の層間絶縁膜２中にソース／ドレイン層の一方１５ａの表面を露出させるための第１のコンタクトホール１０を形成する。フォトレジスト３を除去する。
【０００８】
　図２０を参照して、第１のコンタクトホール１０を通って、ソース／ドレイン層の一方１５ａに電気的に接続される、埋め込みビット配線を形成するための、導電層１８を形成する。導電層１８の上に、埋め込みビット線の形状に相当する形状を有するフォトレジスト１９を形成する。
【０００９】
　図２０と図２１を参照して、フォトレジスト１９をマスクにして導電層１８をパターニングし、埋め込みビット配線層４を形成する。フォトレジスト１９を除去する。図２２を参照して、埋め込みビット配線層４を覆うように第１の層間絶縁膜の上に第２の層間絶縁膜５１を形成する。第２の層間絶縁膜５１の上に、ポジ型のフォトレジスト２０を形成する。フォトレジスト２０の上にフォトマスク２１を重ね合わせる。フォトマスク２１は、ソース／ドレイン層の他方１５ｂの上部分に光を通過させる部分２１ａを有する。フォトマスク２１を用いて、光２２をフォトレジスト２０に向けて選択的に照射する。図２３を参照して、現像を行なうことにより、レジスト２０の露光部分を除去する。
【００１０】
　図２３と図２４を参照して、フォトレジスト２０をマスクにして、第２の層間絶縁膜５１と第１の層間絶縁膜２をエッチングし、ソース／ドレイン層の他方１５ｂの表面を露出させるための第２のコンタクトホール９を形成する。その後、フォトレジスト２０を除去する。
【００１１】
　図２５を参照して、第２のコンタクトホール９を通って、ソース／ドレイン層の他方１５ｂに接続されるように、第２の層間絶縁膜５１の上にストレージノード配線６を形成する。ストレージノード配線６の表面を、キャパシタ絶縁膜１６で被覆する。キャパシタ絶縁膜１６を介在させて、ストレージノード配線６をセルプレート電極１７で被覆すると、従来のＤＲＡＭが完成する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
　従来の多層配線構造の半導体装置は、以上のように製造されていたので、次のような問題点があった。
【００１３】
　すなわち、図２２と図２６を比較参照して、第２のコンタクトホールを形成するとき、フォトマスク２１の重ね合わせがずれたときに問題が生じる。
【００１４】
　フォトマスク２１の重ね合わせがずれると、図２６のように、フォトレジスト２０中に、開口部がずれて形成される。このような状態で、第１の層間絶縁膜２と第２の層間絶縁膜５１をエッチングし、第２のコンタクトホール９を形成すると、図２７を参照して、ゲート電極１の表面の一部および埋め込みビット配線層４の表面の一部が露出し、フィールド酸化膜１２が削られる。図２７と図２８を参照して、第２のコンタクトホール９がずれて形成されると、ストレージノード配線６をソース／ドレイン層の他方１５ｂに接続したとき、ストレージノード配線６がゲート電極１および埋め込みビット配線層４にも電気的に接続されたり、フィールド酸化膜が削られることにより、リークなどの原因となる。ひいては、ＤＲＡＭの信頼性が低下する。したがって、上述の方法では、重ね合わせの精度が非常に厳しく要求されるという問題点があった。
【００１５】
　また、図１６を参照して、埋め込みビット配線層４が第１の層間絶縁膜２の上にまで張り出しているので、段差が生じ、以後の配線のパターニングがしにくくなるという問題点があった。
【００１６】
　それゆえに、この発明の目的は、層間絶縁膜の薄膜化ができ、ひいてはデバイスの段差を低減することができるように改良されたバイポーラトランジスタを提供することにある。
【課題を解決するための手段】
【００１７】
　この発明に従うバイポーラトランジスタは、半導体基板と、この半導体基板の表面に互いに離されて形成された第１導電層と第２導電層と、半導体基板の表面であって前記第２導電層中に形成された第３導電層と、半導体基板の上に形成された層間絶縁膜とを備え、層間絶縁膜中には、第１導電層の表面を露出させるための第１のコンタクトホールが設けられている。また、この装置は、第１のコンタクトホール内に前記第１の導電層に接触するように埋め込まれた第１の配線層を備え、第１の配線層の表面の位置は、前記層間絶縁膜の表面と同一か、またはそれ以下にされている。さらに、この装置は、第１の配線層の表面を覆う絶縁膜と、層間絶縁膜中に設けられ、第２導電層の表面を露出させるための第２のコンタクトホールと、第２のコンタクトホールを通って、第２の導電層に接触するように、層間絶縁膜の上に設けられた第２の配線層と、層間絶縁膜中に設けられ、第３導電層の表面を露出させるための第３のコンタクトホールと、第３のコンタクトホールを通って、第３の導電層に接触するように、層間絶縁膜の上に設けれた第３の配線層とを備えている。
【発明の効果】
【００１８】
　この発明によれば、第１の配線層の表面の位置が、層間絶縁膜の表面と同一か、またはそれ以下にされているので、デバイスの段差は低減される。
【発明を実施するための最良の形態】
【００１９】
　以下、この発明の実施の形態を図に基づいて説明する。
【００２０】
　（実施の形態１）
　図１は、実施の形態１に係るＤＲＡＭの断面図である。図１を参照して、実施の形態１に係るＤＲＡＭは、半導体基板１３を備える。半導体基板１３の表面中には、活性領域１１を他の活性領域から分離するためのフィールド酸化膜１２が設けられている。半導体基板１３の上に、ゲート絶縁膜１４を介在させて、ゲート電極１が設けられている。半導体基板１３の表面中であって、ゲート電極１の両側に、導電層である、１対のソース／ドレイン層１５ａ，１５ｂが設けられている。ゲート電極１を覆うように、半導体基板１３の上に層間絶縁膜２３が設けられている。層間絶縁膜２３中に、ソース／ドレイン層の一方１５ａの表面を露出させるための第１のコンタクトホール１０が設けられている。第１のコンタクトホール１０内に、ソース／ドレイン層の一方１５ａに接触するように、埋め込みビット配線層４が埋め込まれている。埋め込みビット配線層４の表面の位置は、層間絶縁膜２３の表面と同一にされている。埋め込みビット配線層４の表面の位置は、層間絶縁膜２３の表面より下であってもよい。
【００２１】
　埋め込みビット配線層４は、第１のコンタクトホール１０の側壁面および底面を被覆するように設けられたＴｉＮ膜８と、ＴｉＮ膜８の上に設けられた、ポリシリコン膜またはタングステンシリサイド膜３８とからなる。
【００２２】
　埋め込みビット配線層４の表面を絶縁膜５が被覆している。絶縁膜５の膜厚は０．０５μｍ以上である。膜厚が０．０５μｍ以下であると、電気的分離を十分に行なえない。層間絶縁膜２３中には、また、ソース／ドレイン層の他方１５ｂの表面を露出させるための第２のコンタクトホール９が設けられている。第２のコンタクトホール９を通って、ソース／ドレイン層の他方１５ｂに接続されるように、層間絶縁膜２３の上にストレージノード配線６が設けられている。ストレージノード配線６の表面を、キャパシタ絶縁膜１６が被覆している。キャパシタ絶縁膜１６を介在させて、ストレージノード配線６を覆うように、半導体基板１３の上にセルプレート電極１７が設けられている。
【００２３】
　実施の形態１に係るＤＲＡＭにおいては、埋め込みビット配線層４の表面の位置が、層間絶縁膜２３の表面の位置と同一か、またはそれより下にされているので、デバイスの段差が低減される。
【００２４】
　次に、図１に示すＤＲＡＭの製造方法について説明する。図２を参照して、半導体基板１３の表面に、活性領域１１を他の活性領域から分離するためのフィールド酸化膜１２を形成する。半導体基板１３の上に、ゲート絶縁膜１４を介在させてゲート電極１を形成する。半導体基板１の表面中であって、ゲート電極１の両側に、１対のソース／ドレイン層１５ａ，１５ｂを形成する。ゲート電極１を覆うように、半導体基板１３の上に、層間絶縁膜２３を形成する。
【００２５】
　図３を参照して、層間絶縁膜２３の上に、フォトレジスト２４を形成する。フォトレジスト２４中であって、ソース／ドレイン層の一方１５ａの上部分かつソース／ドレイン層の他方１５ｂの上部分に開口部９ａ，１０ａを形成する。
【００２６】
　図３と図４を参照して、フォトレジスト２４をマスクにして、層間絶縁膜２３をエッチングし、それによって、ソース／ドレイン層の一方１５ａの表面を露出させるための第１のコンタクトホール１０と、ソース／ドレイン層の他方１５ｂの表面を露出させるための第２のコンタクトホール９とを同時に形成する。その後、レジスト２４を除去する。
【００２７】
　図５を参照して、層間絶縁膜２３よりもエッチング速度の速い絶縁膜、たとえば、スピンコートが可能な塗布型酸化膜（スピンオングラス等）７を、第１のコンタクトホール１０および第２のコンタクトホール９内に埋め込まれるように、半導体基板１３の上に形成する。その後、絶縁膜７をエッチバックし、絶縁膜７の表面の位置が、層間絶縁膜２３の表面の位置よりも下になるようにする。
【００２８】
　図６を参照して、層間絶縁膜２３の上に、フォトレジスト２５を形成する。フォトレジスト２５の、第１のコンタクトホール１０の上部分をパターニングし、開口部２５ａを形成する。
【００２９】
　図６と図７を参照して、フォトレジスト２５をマスクにして、絶縁膜７を異方性または等方性あるいは双方によりエッチング除去する。
【００３０】
　図８を参照して、第１のコンタクトホール１０の側壁面および底面を被覆するように層間絶縁膜２３の上に、コリメーションスパッタ法で、ＴｉＮをスパッタし、ＴｉＮ膜８を形成する。その後、第１のコンタクトホール１０内に埋め込まれるように、ＴｉＮ膜８の上に、ポリシリコン膜またはタングステンシリサイド膜４８を、ＣＶＤ法で、形成する。
【００３１】
　図８と図９を参照して、ポリシリコン膜またはタングステンシリサイド膜４８およびＴｉＮ膜８を、エッチバックまたは化学的・機械的研磨法等により研磨することにより、第１のコンタクトホール１０内に埋め込まれた埋め込みビット配線層４を形成する。エッチバックまたはＣＭＰ法等による研磨の条件は、埋め込みビット配線層４の表面の位置が、層間絶縁膜２３の表面と同一かまたはそれ以下になるように選ばれる。
【００３２】
　図１０を参照して、埋め込みビット配線層４の表面に接触するように、半導体基板の上に第２の絶縁膜２７を形成する。
【００３３】
　図１１を参照して、第２の絶縁膜２７の上であって、埋め込みビット配線層４の上部分のみに、レジスト２８を形成する。図１１と図１２を参照して、レジスト２８をマスクにして、第２の絶縁膜２７をパターニングし、かつ、絶縁膜７を除去する。絶縁膜７のエッチング速度は、層間絶縁膜２３のそれよりも速いので、このときのエッチング時、層間絶縁膜２３はエッチングされない。絶縁膜７の除去により、ソース／ドレイン領域の他方１５ｂの表面が露出する。
【００３４】
　図１３を参照して、第２のコンタクトホール９内に埋め込まれるように、半導体基板１３の上にポリシリコン膜を形成し、これをパターニングして、ストレージノード配線６を形成する。その後、ストレージノード配線６の表面を、キャパシタ絶縁膜１６で被覆する。キャパシタ絶縁膜１６を介在させて、ストレージノード配線６を被覆するように、セルプレート電極１７を形成すると、ＤＲＡＭが完成する。
【００３５】
　本実施の形態によれば、図３と図４を参照して、レジスト膜２４中に、第１のコンタクトホール１０を形成するための開口部１０ａと第２のコンタクトホールを形成するための開口部９ａを同時に形成するので、第１のコンタクトホールと第２のコンタクトホールの互いの位置がずれることはない。また、フォトマスクをレジストに重ねる工程が１回減り、トータルの重ね合わせの精度は、従来法に比べて、向上する。その結果、微細加工におけるマージンが拡大する。また、図４を参照して、第１のコンタクトホール１０と第２のコンタクトホール９を同時に形成するので、層間絶縁膜を１層形成すれば十分である。そのため、トータルの層間絶縁膜の膜厚を、従来よりも薄くすることができ、ひいては、デバイスの段差を低減させることができる。
【００３６】
　（実施の形態２）
　実施の形態１においては、半導体装置の例として、ＤＲＡＭを例示したが、この発明はこれに限られるものでなく、本発明を図１４に示すようなバイポーラトランジスタに適用することもできる。
【００３７】
　図１と図１４を比較参照して、一方のストレージノード配線６がコレクタ電極２９に相当し、埋め込みビット配線層４がベース電極３０に相当し、他方のストレージノード配線６がエミッタ電極３１に相当する。このようなバイポーラトランジスタに、本発明を適用しても、層間絶縁膜の膜厚を、薄くでき、ひいてはデバイスの段差を低減することができる。
【００３８】
　また、図１４に示すバイポーラトランジスタの形成は、図２〜図１３に示す方法に準じて行なえる。その結果、コレクタ電極２９を形成するためのコンタクトホール２９ａ、ベース電極３０を形成するためのコンタクトホール３０ａ、エミッタ電極３１を形成するためのコンタクトホール３１ａを形成するにあたって、これらを同時に形成するので、トータルの重ね合わせ精度を従来法に比べて向上させることができる。
【図面の簡単な説明】
【００３９】
【図１】実施の形態１に係るＤＲＡＭの断面図である。
【図２】実施の形態１に係るＤＲＡＭの製造方法の順序の第１の工程における半導体装置の断面図である。
【図３】実施の形態１に係るＤＲＡＭの製造方法の順序の第２の工程における半導体装置の断面図である。
【図４】実施の形態１に係るＤＲＡＭの製造方法の順序の第３の工程における半導体装置の断面図である。
【図５】実施の形態１に係るＤＲＡＭの製造方法の順序の第４の工程における半導体装置の断面図である。
【図６】実施の形態１に係るＤＲＡＭの製造方法の順序の第５の工程における半導体装置の断面図である。
【図７】実施の形態１に係るＤＲＡＭの製造方法の順序の第６の工程における半導体装置の断面図である。
【図８】実施の形態１に係るＤＲＡＭの製造方法の順序の第７の工程における半導体装置の断面図である。
【図９】実施の形態１に係るＤＲＡＭの製造方法の順序の第８の工程における半導体装置の断面図である。
【図１０】実施の形態１に係るＤＲＡＭの製造方法の順序の第９の工程における半導体装置の断面図である。
【図１１】実施の形態１に係るＤＲＡＭの製造方法の順序の第１０の工程における半導体装置の断面図である。
【図１２】実施の形態１に係るＤＲＡＭの製造方法の順序の第１１の工程における半導体装置の断面図である。
【図１３】実施の形態１に係るＤＲＡＭの製造方法の順序の第１２の工程における半導体装置の断面図である。
【図１４】実施の形態２に係る半導体装置の断面図である。
【図１５】従来のＤＲＡＭの平面図である。
【図１６】図１５におけるＡ−Ａ線に沿う断面図である。
【図１７】従来のＤＲＡＭの製造方法の順序の第１の工程における半導体装置の断面図である。
【図１８】従来のＤＲＡＭの製造方法の順序の第２の工程における半導体装置の断面図である。
【図１９】従来のＤＲＡＭの製造方法の順序の第３の工程における半導体装置の断面図である。
【図２０】従来のＤＲＡＭの製造方法の順序の第４の工程における半導体装置の断面図である。
【図２１】従来のＤＲＡＭの製造方法の順序の第５の工程における半導体装置の断面図である。
【図２２】従来のＤＲＡＭの製造方法の順序の第６の工程における半導体装置の断面図である。
【図２３】従来のＤＲＡＭの製造方法の順序の第７の工程における半導体装置の断面図である。
【図２４】従来のＤＲＡＭの製造方法の順序の第８の工程における半導体装置の断面図である。
【図２５】従来のＤＲＡＭの製造方法の問題点を示す第１の図である。
【図２６】従来のＤＲＡＭの製造方法の問題点を示す第２の図である。
【図２７】従来のＤＲＡＭの製造方法の問題点を示す第３の図である。
【図２８】図２７の構造に対して配線層を付加した図である。
【符号の説明】
【００４０】
　４ 埋め込みビット配線層、６ ストレージノード配線、９ 第２のコンタクトホール、１０ 第１のコンタクトホール、１３ 半導体基板、１５ ソース／ドレイン層、２３ 層間絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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