(57)【要約】【課題】  ウェルブレークダウン電圧を改善させ、基板におけるチャージアップ及びラッチアップを防止して素子の性能及び信頼性を向上させ、素子の高集積化を実現することが可能な高電圧素子のウェル構造を提供する。【解決手段】  基板の導電型とは反対の導電型で前記基板に形成された第１ウェルと、前記第１ウェルから離れて前記基板の導電型と同一の導電型で形成された第２ウェルと、前記第１ウェルと前記第２ウェルとの間で前記基板の導電型と同一の導電型で、前記第１ウェル及び前記第２ウェルのそれぞれとは一定の距離離れて形成されたフィールドストップインプラント領域と、前記フィールドストップインプラント領域と同一の導電型で、前記フィールドストップインプラント領域にオーバーラップされて形成されたピックアップ部とを含んでなる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
基板の導電型とは反対の導電型で前記基板に形成された第１ウェルと、
前記第１ウェルから離れて前記基板の導電型と同一の導電型で形成された第２ウェルと、
前記第１ウェルと前記第２ウェルとの間に前記基板の導電型と同一の導電型で、前記第１ウェル及び前記第２ウェルのそれぞれとは一定の距離で離れて形成されたフィールドストップインプラント領域と、
前記フィールドストップインプラント領域と同一の導電型で、前記フィールドストップインプラント領域にオーバーラップされて形成されたピックアップ部とを含んでなることを特徴とする高電圧素子のウェル構造。
【請求項２】
前記基板はＰ型基板であることを特徴とする請求項１記載の高電圧素子のウェル構造。
【請求項３】
前記第１ウェルはリン（Ｐｈ）が注入されたＮウェルであることを特徴とする請求項１記載の高電圧素子のウェル構造。
【請求項４】
前記第２ウェルは硼素（Ｂ）が注入されたＰウェルであることを特徴とする請求項１記載の高電圧素子のウェル構造。
【請求項５】
前記フィールドストップインプラント領域は硼素（Ｂ）を注入して形成されたことを特徴とする請求項１記載の高電圧素子のウェル構造。
【請求項６】
前記第１ウェルとフィールドストップインプラント領域の間の離隔距離は０.５〜１.５μｍであることを特徴とする請求項１記載の高電圧素子のウェル構造。
【請求項７】
前記第２ウェルとフィールドストップインプラント領域の間の離隔距離は０.５〜１.５μｍであることを特徴とする請求項１記載の高電圧素子のウェル構造。
【請求項８】
前記ピックアップ部は硼素（Ｂ）を高濃度で注入して形成されたことを特徴とする請求項１記載の高電圧素子のウェル構造。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電圧素子のウェル構造に係り、特に、フラッシュメモリに使用される高電圧素子でウェルブレークダウン電圧 (well breakdown voltage；ＢＶＤＳＳ)を改善させ、基板におけるチャージアップ (charge-up)及びラッチアップ (latch-up)を防止することが可能な高電圧素子のウェル構造に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリは、メモリセルがビットラインに連結された形によってＮＯＲ型とＮＡＮＤ型に大別される。ＮＡＮＤ型フラッシュメモリ又はＮＯＲ型フラッシュメモリは、プログラム動作又は消去動作を行うために高電圧を使用している。ＮＡＮＤ型フラッシュメモリがプログラム動作又は消去動作を行うためには約２０Ｖ内外の電圧を必要とし、ＮＯＲ型フラッシュメモリがプログラム動作又は消去動作を行うためには約１４Ｖ内外の電圧を必要とする。このような高電圧をセル地域に印加するために周辺回路地域に高電圧素子を設けている。
【０００３】
ＮＡＮＤ型フラッシュメモリの場合、プログラム動作と消去動作の際に前述したように約２０Ｖ程度の高電圧を使用するが、この高電圧は高電圧素子によって得ている。高電圧素子はＮウェル内にあるＰＭＯＳトランジスターとネイティブトランジスターを使用するが、ＮウェルとＮ＋ピックアップが高電圧に固定されており、Ｎウェル自体のウェルブレークダウン電圧が約３０Ｖ程度でなければならない。すなわち、ＮＡＮＤ型フラッシュメモリのプログラム動作と消去動作の際に高電圧素子が安定的にセルトランジスターに高電圧を印加するためには、高電圧素子のウェルブレークダウン電圧が３０Ｖ以上にならなければならない。ＮＯＲ型フラッシュメモリの場合にも、ＮＡＮＤ型フラッシュメモリとは異なるが、高いウェルブレークダウン電圧を持たなければならない。
【０００４】
図１は従来の高電圧素子の基本的なウェル構造を示す断面図である。図１に示すように、高いウェルブレークダウン電圧を持つためにはＰ型基板１１にＮウェル１２を形成し、Ｎウェル１２から一定の距離で離れるＰウェル１３をＰ型基板１１に形成する。Ｎウェル１２とＰウェル１３とが会う構造の場合、ウェルブレークダウン電圧が約１８Ｖ程度であり、１８Ｖ以上のウェルブレークダウン電圧が必要な素子、例えばＮＡＮＤ型フラッシュメモリにはこのようなウェル構造の高電圧素子を適用することができない。したがって、ＮＡＮＤ型フラッシュメモリの場合、Ｐ型基板１１にＮウェル１２を形成するとき、Ｐウェル１３との距離を２０μｍ以上にして形成している。よって、Ｐ型基板１１内におけるＮウェル１２は側方拡散(lateral diffusion)が約１μｍ程度であり、また低い電圧で空乏領域(depletion region)が急激になされ、ある程度の電圧以上では空乏領域が増加しなくなるため、すなわちＰ型基板１１の高い抵抗のために２０μｍ以上の距離では４０Ｖ以上のブレークダウン電圧を有する。このようにＮＡＮＤフラッシュメモリの場合には、Ｎウェル１２とＰウェル１３間の距離を２０μｍ以上にして高電圧素子を形成すれば問題が発生しないが、最近、ＮＡＮＤ型フラッシュメモリが高密度化されるにつれて、Ｎウェル１２とＰウェル１３間の距離を狭くしなければならない。これを解決するために、０.１２μｍ級のＮＡＮＤ型フラッシュメモリにおいてＮウェル１２とＰウェル１３間のＰ型基板１１にボロン(boron)を用いたフィールドストップインプラント領域１４を形成したが、図３のシミュレーションから分かるように、Ｎウェル１２とフィールドストップインプラント領域１４とが連結されている場合（０.０μｍ）、ウェルブレークダウン電圧が約２３Ｖ程度に低く測定される。未説明符号１５はフィールド酸化膜である。
【０００５】
上述したように、従来の高電圧素子のウェル構造では、高いウェルブレークダウン電圧を必要とするフラッシュメモリ又は半導体素子の高集積化に限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、ウェルブレークダウン電圧を改善させ、基板におけるチャージアップ及びラッチアップを防止して素子の性能及び信頼性を向上させ、素子の高集積化を実現することが可能な高電圧素子のウェル構造を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の実施例に係る高電圧素子のウェル構造は、基板の導電型とは反対の導電型で前記基板に形成された第１ウェルと、前記第１ウェルから離れて前記基板の導電型と同一の導電型で形成された第２ウェルと、前記第１ウェルと前記第２ウェルとの間に前記基板の導電型と同一の導電型で、前記第１ウェル及び前記第２ウェルのそれぞれとは一定の距離で離れて形成されたフィールドストップインプラント領域と、前記フィールドストップインプラント領域と同一の導電型で、前記フィールドストップインプラント領域にオーバーラップされて形成されたピックアップ部とを含んでなる。
【０００８】
前記において、基板はＰ型基板であり、第１ウェルはリン（Ｐｈ）が注入されたＮウェルであり、第２ウェルは硼素（Ｂ）が注入されたＰウェルであり、フィールドストップインプラント領域は硼素（Ｂ）を注入して形成され、ピックアップ部は硼素（Ｂ）を高濃度で注入して形成される。
【０００９】
第１ウェルとフィールドストップインプラント領域の間の離隔距離は０.５〜１.５μｍであり、第２ウェルとフィールドストップインプラント領域の間の離隔距離は０.５〜１.５μｍである。
【発明の効果】
【００１０】
本発明は、ウェルブレークダウン電圧を改善させ、基板におけるチャージアップ及びラッチアップを防止するので、素子の性能及び信頼性を向上させることができるうえ、素子の高集積化を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面に基づいて本発明の好適な実施例を説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【００１２】
図２は本発明の実施例に係る高電圧素子のウェル構造を示す断面図である。提供されるウェル構造はＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ又は高電圧を必要とするいずれのの半導体装置に適用することができる。
【００１３】
図２を参照すると、第１ウェル２２は基板２１の導電型とは反対の導電型不純物を基板２１に注入して形成される。第１ウェル２２には通常の工程によって高電圧用第１トランジスターが収容される。第２ウェル２３は第１ウェル２２から離れて、基板２１の導電型と同一の導電型で不純物を基板２１に注入して形成される。第２ウェル２３には通常の工程によって高電圧用第２トランジスターが収容される。フィールドストップインプラント領域 (field stop implant region)２４は、第１ウェル２２と第２ウェル２３との間に、基板２１の導電型とは同一の導電型の不純物を注入して形成され、第１ウェル２２及び第２ウェル２３のそれぞれとは一定の距離で離れて形成される。ピックアップ部２６はフィールドストップインプラント領域２４と同一の導電型でフィールドストップインプラント領域２４にオーバーラップされて形成される。
【００１４】
高電圧素子において、基板２１は主にＰ型基板を使用する。したがって、第１ウェル２２は基板２１の導電型とは反対の導電型の不純物、例えばリン（Ｐｈ３１）を注入してＮウェルにし、第２ウェル２３は基板２１の導電型と同じ導電型の不純物、例えば硼素（Ｂ）を注入してＰウェルにする。
【００１５】
フィールドストップインプラント領域２４は、フラッシュメモリ製造工程中のＩＳＯエッチング工程後、フィールド酸化膜２５形成のためのＨＤＰ酸化物蒸着工程の前に基板２１の導電型と同じ導電型の不純物、例えば硼素（Ｂ）を注入して形成し、或いはフラッシュメモリ製造工程とは別個の工程で硼素（Ｂ）を注入して形成することができる。
【００１６】
フィールドストップインプラント領域２４は、Ｎウェルの第１ウェル２２から一定の距離で離れて形成されるが、これは第１ウェル２２のリン（Ｐｈ３１）とフィールドストップインプラント領域２４の硼素（Ｂ）とが直接会わないようにすることによりウェルブレークダウン電圧を改善させるためである。図３は０.１２μｍ級のＮＡＮＤ型フラッシュメモリでフィールドストップインプラント領域とＮウェルとの距離を変化させながらＮウェルブレークダウン電圧を測定したシミュレーションであって、フィールドストップインプラント領域２４と第１ウェル２２との距離が０.０μｍの場合にはウェルブレークダウン電圧は約２３Ｖ程度と測定され、０.５μｍ以上の場合には約３０Ｖ以上のＮウェルブレークダウン電圧を確保することができることが分かる。したがって、高電圧素子のウェルブレークダウン電圧を改善させるために、第１ウェル２２と第２ウェル２３との間にフィールドストップインプラント領域２４を形成するが、第１ウェル２２とフィールドストップインプラント領域２４間の距離を０.５μｍ以上、好ましくは０.５〜１.５μｍにする。
【００１７】
また、フィールドストップインプラント領域２４は、Ｐウェルの第２ウェル２３から一定の距離で離れて形成されるが、これはＰウェルの第２ウェル２３に作られるＮＭＯＳトランジスターの特性を考慮したことであり、具体的にボディファクター (body factor)の影響を減らすためである。離隔距離は限定する必要はないが、０.５μｍ以上、好ましくは０.５〜１.５μｍにする。
【００１８】
ピックアップ部２６は、フィールドストップインプラント領域２４と同じ導電型の不純物、例えば硼素（Ｂ）を高濃度で注入して形成するが、これはＰ型基板２１におけるチャージアップ及びラッチアップを防止するためである。すなわち、Ｐ型基板２１は抵抗が大きくてＰ型基板２１内に局部的にチャージが集まる可能性があるが、このため、ラッチアップ問題を引き起こすおそれ及び誤動作の原因になるおそれがあるため、これを防止するためにフィールドストップインプラント領域２４と同じ導電型の不純物でピックアップ部２６を形成する。
【図面の簡単な説明】
【００１９】
【図１】従来の高電圧素子の基本的なウェル構造を示す断面図である。
【図２】本発明の実施例に係る高電圧素子のウェル構造を示す断面図である。
【図３】フィールドストップインプラント領域とＮウェルとの距離を変化させながらＮウェルブレークダウン電圧を測定したシミュレーションである。
【符号の説明】
【００２０】
１１、２１    基板
１２、２２    Ｎウェル
１３、２３    Ｐウェル
１４、２４    フィールドストップインプラント領域
１５、２５    フィールド酸化膜
２６    ピックアップ部
【図１】
2004282022.tif 000003
【図２】
2004282022.tif 000004
【図３】
2004282022.tif 000005