(57)【要約】【課題】ハイブリッド・データ修復システムを提供する。【解決手段】データ修復回路では、各データ・ビットに対する着信データの複数のスライス回路の出力、たとえば、アイの中心で、またはその近くで取られた１つまたは複数のスライス回路の出力と、アイの立ち上がりおよび／または立下りで、またはそれらの近くで取られた１つまたは複数のスライス回路の出力が、従来技術と比較してビット誤り率を抑える方法で処理される。クロックおよびデータ修復（ＣＤＲ）回路を改善するために、データ修復回路を最新技術のクロック修復回路と組み合わせることができる。【選択図】図１
2004201326.tif 000002
【特許請求の範囲】
【請求項１】
受信したデータ信号からデータを修復するための装置において、
（ａ）（１）エッジ・サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第１の組を使用して実質的にシンボル間隔のエッジでスライスし、
（２）中心サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第２の組を使用して実質的にシンボル間隔の中心でスライスする
ように構成された１組のスライス回路と、
（ｂ）エッジ・サンプルと中心サンプルに基づいて、受信したデータ信号のデータ・ビットに対する値を決定するように構成された論理ブロックとを含む装置。
【請求項２】
エッジ・サンプルは、実質的に各シンボル間隔の前のエッジで取られた２つのスライス回路の出力と、実質的に各シンボル間隔の後のエッジで取られた２つのスライス回路の出力とを含み、
中心サンプルは、実質的に各シンボル間隔の中心で取られた３つのスライス回路の出力を含む請求項１に記載の発明。
【請求項３】
シンボル間隔ｎに対して、中心サンプルが、実質的にシンボル間隔ｎ−１の中心で取られたスライス回路の出力と、実質的にシンボル間隔ｎ＋１の中心で取られたスライス回路の出力とをさらに含む請求項２に記載の発明。
【請求項４】
データ・ビットに対する値が、エッジのサンプル値と中心のサンプル値の異なる組合せを対応するデータ・ビット値にマッピングする論理ブロックへの入力としてエッジ・サンプルと中心サンプルを使用して決定される請求項１に記載の発明。
【請求項５】
異なるマッピングが、データを修復する際に使用するために動的に選択される請求項４に記載の発明。
【請求項６】
受信したデータ信号の各スライシングが指定したしきい値レベルに基づく請求項１に記載の発明。
【請求項７】
スライス回路のしきい値の第１と第２の組が同一でない請求項１に記載の発明。
【請求項８】
受信したデータ信号を処理するために使用される局所的に生成されたクロックのフェーズと周波数との少なくとも一方がエッジ・サンプルと中心サンプルに基づいて調整される請求項１に記載の発明。
【請求項９】
受信したデータ信号を処理するために使用される局所的に生成されたクロックを同期する方法において、
エッジ・サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第１の組を使用して実質的にシンボル間隔のエッジでスライスする工程と、
中心サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第２の組を使用して実質的にシンボル間隔の中心でスライスする工程と、
エッジ・サンプルと中心サンプルとに基づいて、局所的に生成されたクロックのフェーズと周波数との少なくとも一方を調整する工程と
を含み、
スライス回路しきい値の第１と第２の組は同一でなく、
現在のシンボル間隔に対して局所的に生成されたクロックを調整するために、
エッジ・サンプルが、実質的に現在のシンボル間隔の前のエッジで取られた単一スライス回路の出力を含み、
中心サンプルが、現在のシンボル間隔と前のシンボル間隔とに対するスライス回路の出力を含む方法。
【請求項１０】
受信したデータ信号からデータを修復する方法において、
エッジ・サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第１の組を使用して実質的にシンボル間隔のエッジでスライスする工程と、
中心サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第２の組を使用して実質的にシンボル間隔の中心でスライスする工程と、
エッジ・サンプルと中心サンプルとに基づいて、受信したデータ信号のデータ・ビットに対する値を決定する工程とを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速光受信器および高速電子受信器に使用されるクロック修復システムおよびデータ修復システムに関し、より詳細には、データ修復のためのスライシング技術に関する。
【背景技術】
【０００２】
高速（たとえば、２．５〜３．１２５Ｇｂ／秒）シリアル・リンクは、一般に、高速システムの光通信リンクで、またはチップ・ツー・チップ相互接続用に使用される。たとえば、同期式光ファイバー網（ＳＯＮＥＴ）ＯＣ−１９２リンクは、送信器のレーザーの直前と受信器の光学検波器の後に光ファイバー網上への１０−Ｇｂｐｓシリアル・データ・ストリームとその電子表示とを生成する。これらの速度では、光の分散現象（たとえば、色分散または偏波モード分散）、電子相互接続の周波数減衰特性による電子分散、クロック・ジッター、干渉、および光学雑音および電気雑音が、送信中の信号を破損する傾向があり、これらの修復を困難にしている。
【０００３】
通常、このようなシステムの受信器は、シンボル間隔の中心でシリアル・データ信号をスライスすることを試みる。何故ならば、シンボル間隔の中心では、データ保全性（すなわち、信号対雑音比）が一般に最良であり、スライス回路素子に対するデータ信号のセットアップおよび保持時間が最大になるからである。たとえば、１０Ｇｂｐｓのシステムでは、シンボル間隔はほぼ１００ｐｓであり、中心のスライシング点はシリアル・データ信号の所与のビットに関して前または後の見込みシンボル遷移点からほぼ５０ｐｓの所である。スライス回路（すなわち、実際上は１ビットのアナログ・デジタル変換器（ＡＤＣ））は、サンプリングされたデータが所与のしきい値電圧より上か下かを判定する。しきい値電圧は、一般に、所与の論理系統（たとえば、ＴＴＬまたはＥＣＬ）に対して論理「０」を表す電圧と論理「１」を表す電圧の中間に設定される。しかし、本明細書で説明するように、論理１の値と論理０の値の中間点以外の位置にしきい値を置くことによってある種の利点が得られる場合がある。
【非特許文献１】Ａｌｅｘａｎｄｅｒ，Ｊ．Ｄ．Ｈ．、「Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  Ｆｒｏｍ  Ｒａｎｄｏｍ  Ｂｉｎａｙ  Ｓｉｇｎａｌｓ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ、第１１巻、５４１〜５４２頁、１９７５
【発明の開示】
【発明が解決しようとする課題】
【０００４】
別法として、シンボル間隔の中心でデータ信号をサンプリングするために複数の別個のスライス回路を使用することができる。たとえば、システムに対して論理「０」と論理「１」を表す電圧の間にある幅のほぼ２５％と７５％に設定されたそれぞれのしきい値と共に２つの追加のスライス回路を使用することができる。他のスライス回路のしきい値も別の数のスライス回路と同様に実現可能である。別法として、データ・ストリームをサンプリングするために、複数のスライス回路（すなわち、単一ビットのＡＤＣ）の代わりに複数ビットの高位ＡＤＣを使用することができる。ＡＤＣ内のビット数、すなわちスライス回路の数が増えるに従い、一般に、チップ面積、電力消費量、および／または時間サンプリング精度に対して支払うべきシステム価格も増える。したがって、このようなサンプリング回路は、一般に、高速データ修復システムでは望ましくなく、信頼性のある検出を達成するには絶対最小数のスライス回路を使用する必要がある。
【０００５】
高速システムでデータ修復の性能を改善するための別の技術に、オーバーサンプリングがある。オーバーサンプリング・システムでは、シンボル間隔当たり複数のサンプルが取られる。このようなサンプリング回路は、サンプルごとの信頼水準を改善するためにシンボル間隔当たり２、３、またはそれ以上のサンプルを取ることができる。入力信号をオーバーサンプリングし、次いで得られたサンプルをデジタル処理することによって、雑音による誤ったサンプルを排除することができ、改善された修復を達成することができる。しかし、ストレートなオーバーサンプリングは電力消費量の増加という犠牲を強いる。
【課題を解決するための手段】
【０００６】
従来技術の上記の欠陥に対処するため、本発明の一実施形態は、着信データのアイダイヤグラムの「アイ」の中心に３つと「アイ」のエッジに２つの、着信データの５つの別個のスライス回路を使用したデータ修復回路を含む。スライス回路の出力と計算されたデータ値との組合せは、重み付き投票構成で処理され、従来技術に対してデータ修復のビット誤り率を最小限に抑えるように動的に調整される。本発明のデータ修復回路は、クロックおよびデータ修復（ＣＤＲ）回路を改善するために、最新技術のクロック修復回路と組み合わせることができる。オーバーサンプリング方式に関する本発明の利点は、実施態様の回路の電力消費量を最小限に抑えるために異なるサンプリングのフェーズで異なる数のスライス回路を使用すること、および（１）異なるサンプリングフェーズで異なるスライス回路しきい値を適用し、（２）着信信号のフェーズにスライシング時間を慎重に合わせることにより、スライス回路の出力で得られた情報を最大限に活用することを含む。
【０００７】
本発明の一実施形態は、受信したデータ信号からデータを修復する方法において、エッジ・サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第１の組を使用して実質的にシンボル間隔のエッジでスライスする工程と、中心サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第２の組を使用して実質的にシンボル間隔の中心でスライスする工程と、エッジ・サンプルと中心サンプルに基づいて、受信したデータ信号のデータ・ビットに対する値を決定する工程とを含む方法である。
【０００８】
本発明の別の実施形態は、受信したデータ信号からデータを修復するための装置である。この装置は、（ｉ）エッジ・サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第１の組を使用して実質的にシンボル間隔のエッジでスライスし、（ｉｉ）中心サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第２の組を使用して実質的にシンボル間隔の中心でスライスするように構成された１組のスライス回路を含む。この装置は、エッジ・サンプルと中心サンプルに基づいて、受信したデータ信号のデータ・ビットに対する値を決定するように構成された論理ブロックも含む。
【０００９】
本発明のさらに別の実施形態は、受信したデータ信号を処理するために使用される局所的に生成されたクロックを同期する方法である。この方法は、エッジ・サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第１の組を使用して実質的にシンボル間隔のエッジでスライスする工程と、中心サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第２の組を使用して実質的にシンボル間隔の中心でスライスする工程と、エッジ・サンプルと中心サンプルに基づいて、局所的に生成されたクロックのフェーズと周波数の少なくとも１つを調整する工程とを含む。
【００１０】
本発明のさらに別の実施形態は、受信したデータ信号を処理するために使用される局所的に生成されたクロックを同期するための装置である。この装置は、（ｉ）エッジ・サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第１の組を使用して実質的にシンボル間隔のエッジでスライスし、（ｉｉ）中心サンプルを生成するために、受信したデータ信号を、１つまたは複数のスライス回路しきい値の第２の組を使用して実質的にシンボル間隔の中心でスライスするように構成された１組のスライス回路を含む。この装置は、エッジ・サンプルと中心サンプルに基づいて、局所的に生成されたクロックのフェーズおよび周波数の少なくとも１つを調整するように構成された論理ブロックも含む。
【００１１】
本発明の他の態様、特徴、および利点は、以下の詳細な説明、首記の特許請求の範囲、および添付の図面からより完全に明らかになろう。
【発明を実施するための最良の形態】
【００１２】
本明細書の「ある実施形態」または「一実施形態」の参照は、その実施形態に関して記載されている特定の特徴、構造、または特性を、本発明の少なくとも１つの実施形態に含めることができることを意味する。本明細書随所の「一実施形態では」という語句は、必ずしもそれと同じ実施形態を指すわけでも、別個のまたは代替の実施形態を他の実施形態と相互排他的に指すわけでもない。
【００１３】
（データ修復）
図１は、本発明の一実施形態による高速データ受信器のデータ修復回路（ＤＲＣ）を示すブロック図である。図から分かるように、ＤＲＣ  １０２は、シリアル・データ入力（ＳＤＩ）１０４と受信クロック（ＲＣＬＫ）１０６の両方から供給され、シリアル・データ・アウト（ＳＤＯ）１０８を出力する。特定の実施態様に基づいて、ＤＲＣ  １０２を出入りする信号は、差動または非差動であってよく、いかなる所与の論理系統（たとえば、ＣＭＯＳ、ＴＴＬ、ＥＣＬ）にでも対応することができるということに留意されたい。同期システムでは典型的なことであるが、ＲＣＬＫ  １０６は、ＳＤＩ  １０４と共に送信器によって供給することができる。別法として、非同期実施態様では、ＲＣＬＫ  １０６は、クロック修復回路によってＳＤＩ０４から局所的に導出することができる。上述のように、図１に示すデータ修復機能を実施するには複数の手法がある。本発明のある実施形態によれば、次節で説明するように、着信データの別個のスライス回路の組合せが使用される。
【００１４】
（５つのスライス回路によるデータ修復回路）
図２のデータ修復のブロック図は、本発明の一実施形態を示している。図から分かるように、この実施形態は、５つの別個のスライス回路（すなわち、電圧比較器）を使用する。具体的には、ＳＤＩ  １０４は２０２から２１０までの５つのスライス回路すべてに平行に供給する。ＲＣＬＫ  １０６は、第１の３つのスライス回路２０２〜２０６と、スライス回路論理２１２と、フェーズ・シフト回路２１４とを供給する。フェーズ・シフト回路２１４は、ＲＣＬＫＰ  ２１６を生成するためにＲＣＬＫ  １０６を１８０度（すなわち、ＲＣＬＫ  １０６の１／２の期間だけ）フェーズ・シフトし、このＲＣＬＫＰ  ２１６は最後の２つのスライス回路２０８および２１０とスライス回路論理２１２とに供給する。スライス回路論理２１２は、５つのスライス回路の出力、すなわちＳＯＡ  ２１８、ＳＯＢ  ２２０、ＳＯＣ  ２２２、ＳＯＤ  ２２４、およびＳＯＥ  ２２６を追加的に受信し、出力ＳＤＯ  １０８を生成するためにそれらを使用する。これらの要素のそれぞれに関して次節でより詳細に検討する。
【００１５】
（スライス回路）
２０２から２１０のスライス回路のそれぞれは、シリアル・データ入力信号ＳＤＩ  １０４とスライス回路固有の電圧しきい値の間の電圧比較を実行する。スライス回路が信号ＳＤＩをサンプリングする時点で、信号ＳＤＩに関連する電圧がスライス回路固有のしきい値電圧よりも大きい場合、スライス回路は論理「１」を出力する。そうでない場合、スライス回路は論理「０」を出力する。
【００１６】
第１の３つのスライス回路２０２、２０４および２０６は、ＲＣＬＫ  １０６の立ち上がりでスライスすることによって、ＳＤＩ  １０４に関連するデータ・アイの中心（すなわち、２つの連続するデータ遷移のほぼ中間）に対応する時点でそれらの電圧比較を実行する。
【００１７】
最後の２つのスライス回路２０８および２１０は、フェーズ・シフトした受信したクロックＲＣＬＫＰ  ２１６の立ち上がりでスライスすることによって、ＳＤＩ  １０４に関連するデータ・アイのエッジに対応する時点でそれらの電圧比較を実行する。
【００１８】
図２の２０２から２１０のスライス回路に関連するタイミングとしきい値の詳細を図３に示す。図３は、とりわけ、入力データ・ストリームを監視するオシロスコープに表示することができるようにＳＤＩ  １０４の３つのシンボル間隔にまたがり、また３つのシンボル間隔に復帰期間を設定するアイダイヤグラムを示している。各データ・アイは、シリアル・データ・ストリームＳＤＩ  １０４の１ビットに対応している。第１のデータ・ビット、ｎ−１はデータ・アイ３０４に対応しており、第２のデータ・ビット、ｎは、データ・アイ３０２に対応しており、第３のデータ・ビット、ｎ＋１は、データ・アイ３０６に対応している。
【００１９】
図２および図３を参照すると、「ｍ」が「中間（ｍｉｄｄｌｅ）」を示すサンプル時間Ｓｍで、スライス回路Ａ  ２０２は、ＳＤＩ  １０４の電圧をしきい値Ｈｍと比較し、スライス回路Ｂ  ２０４は、ＳＤＩ  １０４の電圧をしきい値Ｃｍと比較し、スライス回路Ｃ  ２０６は、ＳＤＩ  １０４の電圧をしきい値Ｌｍと比較する。「Ｈｍ」、「Ｃｍ」および「Ｌｍ」という呼称は、これら３つのしきい値に対する便宜的な簡略記号として選定されたものであり、それぞれ「中間」サンプルでの「高」しきい値、「中間」サンプルでの「中心」しきい値、「中間」サンプルでの「低」しきい値と解釈できるということに留意されたい。これら３つのスライス回路から得られたブール出力は、それぞれＳＯＡ（Ｓｍ）、ＳＯＢ（Ｓｍ）およびＳＯＣ（Ｓｍ）で示すことができる。
【００２０】
サンプル時間Ｓｂ（「ｂ」は「前（ｂｅｆｏｒｅ）を示す」）で、スライス回路Ｄ  ２０８は、ＳＤＩ  １０４の電圧を「高」しきい値Ｈｂと比較し、スライス回路Ｅ  ２１０は、ＳＤＩ  １０４の電圧を「低」しきい値Ｌｂと比較する。
【００２１】
各シンボル間隔中に、５つのスライス回路は、サンプル時間Ｓｂでスライス回路２０８と２１０から始め、サンプル時間Ｓｍでスライス回路２０２、２０４および２０６をこれに続けて決定値を生成する。
【００２２】
サンプル時間ＳｍはＲＣＬＫ  １０６の立ち上がりに対応し、サンプル時間ＳａおよびＳｂはＲＣＬＫＰ  ２１６の立ち上がりに対応する。ＳｂはＳｍの「前」であるＲＣＬＫＰの立ち上がりに対応し、ＳａはＳｍの「後」であるＲＣＬＫＰ２１６の立ち上がりに対応する。データ・ビットｎに対するサンプル時間Ｓａはデータ・ビットｎ＋１に対するサンプル時間Ｓｂに等しいということに留意されたい。
【００２３】
しきい値の値は、使用されている論理系統とアプリケーションによって異なる。たとえば、所与の実施態様の論理系統に関して論理高と論理低の中心にほぼ対応するしきい値Ｃｍは、３．３Ｖ  ＣＭＯＳ論理システムには、５Ｖ  ＴＴＬシステムに設定されるよりも低く設定することができる。一方、歪んだアイダイヤグラムを生じる分散と光ドメインでの非対称雑音とを含む光リンクで受信器が使用される場合、Ｃｍをアイダイヤグラムの中間点からオフセットして配置すると有利な場合がある。システムの性能、伝送媒体の周知の統計、および送信器と受信器の特性に基づいて、システムのビット誤り率を最小限に抑え、検出精度を最適化するために、推測的方法または動的方法で時間と電圧をシステムにより独立して調整することができる。
【００２４】
この実施形態の場合、しきい値の値は論理系統の切替レールに相関して図３に概要を示したようなものであり、ＨｂはＨａに等しく（これらは同じしきい値を表し、Ｈａは後続周期で取られるしきい値Ｈｂを表しているにすぎないので）、およびＬｂはＬａに等しいということが想定される。しかし、Ｈｂ（すなわちＨａ）とたとえばＨｍは等価である必要はなく、またこれらしきい値の等価性に関する制約もない。同様に、Ｌｂ（すなわちＬａ）とＬｍは等価である必要もなく、またこれらしきい値の等価性に関する制約もない。
【００２５】
２０２から２１０のスライス回路によって実行されるしきい値の比較は、データ（ＳＤＩ  １０４で表される）、その雑音特性、およびスライス回路の電圧比較回路の雑音許容範囲に基づいて結果の真偽を決定する。
【００２６】
しきい値比較のタイミングの精度に関して、この実施形態の場合、実際にはサンプリング時間Ｓｍ、ＳｂおよびＳａが、それを修復するようにこのシステムが設計されているデータ・ビットｎのそれぞれエッジの中間、および前後のエッジにあるように、ソース、クロックＲＣＬＫ  １０６およびＲＣＬＫＰ  ２１６のどれでも十分に正確であるものと仮定する。
【００２７】
（スライス回路のアイの中心）
雑音がない場合、電圧しきい値Ｃｍを使用して時間Ｓｍで取られるようなミッドデータまたは一時的な「アイの中心」しきい値比較は、ＳＤＩ  １０４（図３の３つのアイダイヤグラムの中心のアイ３０２によって表される）のビットｎのデータ情報を修復するために十分であるべきである。
【００２８】
しかし、現実の（すなわち、雑音のある）適用例でのデータ修復性能を改善するには、しきい値ＨｍとＬｍでの追加の比較が使用される。しきい値Ｈｍ、ＣｍおよびＬｍにそれぞれ対応する３つのスライス回路２０２、２０４、および２０６の出力ＳＯＡ（Ｓｍ）、ＳＯＢ（Ｓｍ）、およびＳＯＣ（Ｓｍ）の１つの解釈またはマッピングを表１に示す。表１によって示すように、３つのしきい値の比較には８つの実現可能な組合せがある。これらは、表の行１から行８に列挙されている。
【００２９】
理想的な信号の場合、表１の行１と行８に対応する２つの有効な組合せしかない。行１では、最初の３列のすべての０はしきい値比較ＳＯＡ（Ｈｍ）、ＳＯＢ（Ｃｍ）およびＳＯＣ（Ｌｍ）の３つとも偽であったことを示している。したがって、計算されたデータ・ビットｎはこの表では論理「０」にマッピングされており、説明はスライス回路が３つとも計算されたデータ・ビットｎが論理「０」と解釈されるべきであると一致していることを示している。同様に、行８では、列１〜３のすべてはしきい値比較が３つとも真であったことを示している。したがって、計算されたデータ・ビットｎは論理「１」にマッピングされており、説明はスライス回路が３つとも計算されたデータ・ビットｎが「１」であるべきであると一致していることを示している。スライス回路が３つとも一致している上記のどちらの場合でも、「高」の「信頼の重み」列６が割り当てられていることに留意されたい。
【００３０】
１と８以外のすべての行は、理想的な（すなわち、雑音のない）データ信号の存在下で３つのスライス回路から予測されるものとの何らかの不整合を示している。行２および４は自己一貫しているが、それぞれに「０」と「１」の計算されたデータ・ビットｎの値に幾分の疑問点を残している。たとえば、データ・ビットが低であり、したがって関連する説明が「雑音あり０」である場合にＬｍしきい値スライス回路２０６がＳＯＣ（Ｓｍ）で真を出力するように切替システムの低レールに雑音を有するシステムの行２の結果を見ることができる。同様に、行４では、雑音は「雑音あり１」を示しているＨｍしきい値スライス回路２０２からの偽の出力をもたらすことができる。これら２つの場合、結果のある程度の不確かさと妥当な信頼の度合いとを示す媒体の信頼の重みが割り当てられる。
【表１】
2004201326.tif 000003
【００３１】
表１の残りの行、すなわち３、５、６および７は矛盾を表しており、そのような結果を生じた実際のデータ・ビット値が何であるかに関して正確な結論を引き出すことは困難である。これらの場合に引き出される適切な結論は、スライス回路しきい値の校正は最早正確でなく、これらが再校正されるべきであるということである。しかし、表１は、３つのスライス回路２０２、２０４および２０６の結果だけが与えられた場合、それぞれの場合に対して計算されたビットｎが何であるかの解釈を与えている。
【００３２】
（アイのエッジのスライス回路）
ある種の通信システムは、アイのエッジよりもアイの中心で、信号の雑音破損からより多く影響を受ける。したがって、たとえば、受信器で観察されるアイダイヤグラムが「閉じている」ように見えるほど雑音が多いシステムは、アイのエッジはまだ比較的クリーンな場合がある。このようなシステムでは、アイの中心だけでサンプリングすることによってデータを修復することは困難な場合がある。しかし、アイのエッジで特定の方法でサンプリングすることによって、データ修復性能を改善することができる。
【００３３】
再度図２および３を参照すると、それぞれしきい値ＨｂとＬｂ（すなわち、しきい値ＨａおよびＬａ）に対応する２つのエッジ・スライス回路２０８および２１０の出力ＳＯＤ  ２２４およびＳＯＥ  ２２６の１つの解釈を表２に示す。表２で、列１および２は、アイのエッジでデータ・サンプリング時間のうちの１つで取られたスライス回路２０８および２１０の出力ＳＯＤ  ２２４およびＳＯＥ  ２２６（すなわち、ＳｂまたはＳａ）の実現可能な値に対応する。
【表２】
2004201326.tif 000004
【００３４】
たとえば、サンプル時間Ｓｂに関して表２は図３の３つのアイダイヤグラムのビットｎ−１とｎの間のエッジで実現可能なサンプルを表している。具体的には、雑音がない場合、行１および４は、ビットｎ−１とビットｎの間で遷移が発生しない状態に対応する。行１では、ビットｎ−１＝「０」、かつビットｎ＝「０」であり、一方、行４では、ビットｎ−１＝「１」、かつビットｎ＝「１」である。行２は、遷移は発生するが、遷移がビットｎ−１＝「０」からビットｎ＝「１」か、ビットｎ−１＝「１」からビットｎ＝「０」かを判定するためにより多くの情報が必要となる状態に対応する。行３は、スライス回路によって計測された電圧が高しきい値Ｈｂより高く、低しきい値Ｌｂよりも低いという内部的に不整合な場合に対応する。この場合、遷移が発生したか否かは知られておらず、引き出す適切な結論はしきい値が再校正されるべきであるということである。
【００３５】
行１がビットｎ−１からｎまでの論理状態「０」のパーシステンスを示しているので、この場合、「０」のデータ・ビットｎに対する値は、時間Ｓｂでサンプリングする２つのエッジ・スライス回路から単独で判定することができる。同様に、行４の場合、「１」のデータ・ビットｎに対する値は、時間Ｓｂでサンプリングする２つのエッジ・スライス回路から単独で判定することができる。
【００３６】
表２がサンプル時間Ｓａでのスライス回路２０２と２１０の出力を表していると仮定した場合、遷移がビットｎ−１とビットｎの間ではなくビットｎとビットｎ＋１の間である場合、遷移（およびデータ値）の類似の解釈が存在する。
【００３７】
１つがサンプル時間Ｓｂを表し、１つがサンプル時間Ｓａを表す表２の２つの例を総合すると、いくつかの追加情報が得られる。図４の表３によって示されるこのような表は、（ｉ）サンプリング時間Ｓｂでの図２のスライス回路２０８および２１０の出力ＳＯＤ  ２２４およびＳＯＥ  ２２６を表す第１および第２の列と、（ｉｉ）サンプルリング時間Ｓａでのスライス回路２０８および２１０の出力を表す第３および第４の列とを含む。表３の列５および６は、それぞれにサンプル時間ＳｂおよびＳａに対応するエッジ・スライス回路の出力によって示される状態遷移を記録している。
【００３８】
たとえば、行１では、ＳＯＤ（Ｓｂ）＝「０」、かつＳＯＥ（Ｓｂ）＝「０」は、データ・ビットｎ−１からデータ・ビットｎへの論理値「０」のパーシステンスを示している。これは、その行の列５の「０」から「０」という項目によって表される。同様に、同じ行で、ＳＯＤ（Ｓａ）＝「０」、かつＳＯＥ（Ｓａ）＝「０」は、データ・ビットｎからデータ・ビットｎ＋１への論理値「０」のパーシステンスを示している。これは、その行の列６の「０」から「０」という項目によって表される。ここで、２つの異なるサンプル時間ＳｂおよびＳａでのエッジ・スライス回路の結果は、データ・ビットｎが「０」であるということに一致する。これは列７のラベルｎの下に示されている。最終的に、この一致は、最後の列のラベル「信頼値」の下で１にスコアされる。
他の行は、表２に関して既に検討した解釈を考慮する同様の方法で完了される。
【００３９】
表２の行３の不整合な項目が表３の行３、７、９〜１２、および１５に見られるが、表３によって追加の不整合なシナリオが示されることに留意されたい。たとえば、行４の場合、列１および２は、ビットｎ−１とｎに対する値「０」を示しており、一方、列３および４は、ビットｎとｎ＋１に対する値「１」を示している。どちらの結論も正しくあるはずはなく、これはスライス回路の結果に矛盾を生じる。同様の矛盾が行１３の場合に存在する。この実施形態では、このような場合は同様に「１」または「０」である可能性がある。したがって、「０」の値は列７の「計算されたｎ」という項目に対して任意に選定することができ、最後の列には「信頼値」に０が割り当てられる。
【００４０】
別の実施例として、行３の列１および２は、ビットｎ−１とｎの両方に対して値「０」を示し、一方、列３および４は、スライス回路の出力の不整合な組合せを表す。サンプルＳＯＥ（Ｓａ）＝「０」はサンプルＳＯＤ（Ｓｂ）とＳＯＥ（Ｓｂ）の両方と一致するので、サンプルＳＯＤ（Ｓａ）がエラーであると仮定される。（他の解釈も実現可能であることに留意されたい。）したがって、「０」の「計算されたｎ」値が列７に割り当てられ、最後の列には０の「信頼値」が割り当てられる。
【００４１】
表１、２、および３から、非想像上の世界では、非常に雑音の多いデータを完全な精度を以って解決するためには、純粋なアイの中心のサンプリング技術も、純粋なアイのエッジのサンプリング技術も十分ではないということが明らかである。しかし、これらの技術を組み合わせると、データ修復プロセスの精度を大幅に改善し、また受信したデータの特性にデータ修復回路の強度を適応させる手段を得ることができる。
（アイの中心のスライス回路とアイのエッジのスライス回路の組合せ）
【００４２】
この実施態様によると、図２のデータ修復回路では、２１８から２２６の５つのスライス回路の出力を多くのさまざまな方法でスライス回路の論理回路２１２に複数のサンプル時間にわたって組み合わせることができる。さらに、５つのスライス回路の相対的しきい値を調整し、スライス回路の出力値の異なるマッピングを計算するために異なる重み付け方式を使用することは、通信システムの統計が与えられた場合に使用することができる、異なる実施態様の事実上無限のスペクトルを表す。既に示唆したように、これは、しきい値の推測的な設定により統計的に処理することも、またはビット誤り率の分析によって動的に処理することもできる。１つの実現可能な実施形態では、スライス回路の論理回路２１２は図５の表４の論理を実施する。
【００４３】
表４では、ＳＯＡ（Ｓｍ）、ＳＯＢ（Ｓｍ）、およびＳＯＣ（Ｓｍ）でラベリングされた列は、図３のサンプル時間Ｓｍに対応するＲＣＬＫ  １０６の立ち上がりで図２のスライス回路２０２、２０４、および２０６からスライス回路の論理回路２１２への実現可能な入力に対応する。ＳＯＤ（Ｓｂ）とＳＯＥ（Ｓｂ）でラベリングされた列は、図３の時間Ｓｂに対応するＲＣＬＫＰ  ２１６の立ち上がりで図２のスライス回路２０８および２１０からスライス回路の論理回路２１２への実現可能な入力に対応し、ＳＯＤ（Ｓａ）とＳＯＥ（Ｓａ）でラベリングされた列は、図３の時間Ｓａに対応するＲＣＬＫＰ  ２１６の立ち上がりでスライス回路２０８および２１０からスライス回路の論理回路２１２への実現可能な入力に対応する。ＳＤＯ（ｎ）でラベリングされた列は、スライス回路の論理２１２への対応する入力が与えられた場合、ｎ番目のビットに対するスライス回路の論理ブロック２１２の出力ＳＤＯ１０８に対応する。
【００４４】
たとえば、行５では、見出しＳＯＡ（Ｓｍ）、ＳＯＢ（Ｓｍ）、およびＳＯＣ（Ｓｍ）の下の最初の３つの項目「０」、「０」、および「０」は、他の項目から分離して表１に関して既に説明した「０」のビットｎに対する値の信頼性の高い推定値を示す。見出しＳＯＤ（Ｓｂ）とＳＯＥ（Ｓｂ）の下の同じ行の項目４および５は遷移を示しているが、図２に関して既に説明したようにｎに対する値に関しては固有ではない。しかし見出しＳＯＤ（Ｓａ）とＳＯＥ（Ｓａ）の下の項目６および７は、データ・ビットｎとｎ＋１はどちらも「０」であり、したがって項目１、２、および３と一致することを強く示している。このシナリオに関して全体的に「０」を選択することは、ＳＤＯ（ｎ）に対する「０」の項目によって示される。
【００４５】
類似の分析が表４の他の行のそれぞれに対して行われる。好ましい実施態様では、図２のスライス回路の論理２１２によって実施されるのは、表４の真理値表によって表されるマッピングに対応するブール論理であって、そのマッピングを導出するために使用される計算回路または分析方法ではないということに留意されたい。しかし、上述のように、スライス回路の論理２１２内で、受信器の統計の変化に応じて動的に選択された複数のマッピングをサポートすることが可能である。
【００４６】
スライス回路の論理２１２は、表４のブール論理に従ってこれらを平行処理することができるように、時間Ｓｍに到達するスライス回路２０２〜２０６と、時間ＳａおよびＳｂに到達するスライス回路２０８〜２１０からの入力を同期し、記憶するために適切なレジスタ（図示せず）も含むことに留意されたい。
【００４７】
最後の列の計算されたｎ値に７つの列の値をマッピングすることは、アルゴリズムまたは戦略によって推測的に判定されることが好ましいということに留意されたい。この戦略は、システムの統計とそれらの統計に関するしきい値の相対的な電圧を考慮する。マッピングは、通常、受信器の実行中に「その場で」計算されないが、受信器の変化する統計または受信器によってしきい値の値に行われた動的な変更に対応して、別のマッピングをリアルタイム実行のために受信器に動的に「切り替えて入れる」ことができる。表４によって表されるマッピングは一例である。データ修復のエラーの別の確率により別のマッピングを使用することができる。
【００４８】
上述のように、受信したデータに対して特定の一組の統計が与えられた場合、２０２から２１０の対応するスライス回路の所与の結果に対する相対的な確率に影響を与えるためにしきい値Ｈｍ、Ｃｍ、Ｌｍ、Ｈａ、およびＬａを調整することができることに留意されたい。
【００４９】
（マッピングの導出）
図２および３、ならびに図５の表４によって表される本発明の一実施形態では、表４のＳＤＯ（ｎ）に対する値を導出するために一組の工程が行われる。まず、次式（１）に従って表１の８つの順列のそれぞれに対して重み付けされたアイの中心の推定値ｎｗ（Ｓｍ）ｉが計算される。
ｎｗ（Ｓｍ）ｉ＝（２＊ｎ１ｉ−１）＊ＣＷ１ｉ          （１）
上式で、ＣＷ１ｉは表１の列７、行ｉの数値の「信頼値」であり（ここで、高＝１、中＝０．５、低＝０である）、ｎ１ｉは表１の列４、行ｉのｎの値である。次に、次式（２）に従って表３の１６の順列のそれぞれに対して重み付けされた遷移の推定値ｎｗ（Ｓａｂ）ｊが計算される。
ｎｗ（Ｓａｂ）ｊ＝（２＊ｎ３ｊ−１）＊ＣＷ３ｊ          （２）
上式で、ＣＷ３ｊは表３の列１０、行ｊの「信頼値」であり（ここで、一貫した結果は数値による信頼値１にマッピングされ、不整合な結果は数値による信頼値０にマッピングされる）、ｎ３ｊは表３の列７、行ｊの値である。最後に、表４のＳＤＯ（ｎ）に対する値ｎｋが図６のプロシージャに従って計算される。
【００５０】
このプロシージャに従い、行１ではインデックスｋが１に初期化される。行２では、外部のｆｏｒループが入力されるが、ここでターミナル・カウントを８としてｉが１に初期化される。行３では、内部のｆｏｒループが入力されるが、ここでターミナル・カウントを１６としてｊが１に初期化される。行４では、式（１）の重み付けされた推定値ｎｗ（Ｓｍ）ｉと式（２）の重み付けされた推定値ｎｗ（Ｓａｂ）ｊが計算される。行５では、しきい値テストは０より大きな結果はどれでも論理値「１」にマッピングし、０と等価またはそれ以下の結果は論理「０」にマッピングされる。行６では、ｋが１だけ増分される。行７では、プロシージャの行４から６を１６回反復した後、内部のｆｏｒループは初めて完了し、制御は行２で外部ｆｏｒループに戻される。外部のｆｏｒループ内のプロシージャ（内部のｆｏｒループを含めて）はさらに７回実行され、次いで行８でｎｋに対する１２８個すべての値が計算された後で外部のｆｏｒループが完了する。
【００５１】
一例として、表１の行１では、ＳＯＡ（Ｓｍ）＝０、ＳＯＢ（Ｓｍ）＝０、かつＳＯＣ（Ｓｍ）＝０の場合は、信頼値１に割り当てられ、表３の行４では、ＳＯＤ（Ｓｂ）＝０、ＳＯＥ（Ｓｂ）＝０、ＳＯＤ（Ｓａ）＝１、かつＳＯＥ（Ｓａ）＝１の場合は、信頼値０に割り当てられた。これらのサンプル値は表４の行４に対応する。式（１）に従うと、
ｎｗ（Ｓｍ）１＝（２＊ｎ１１−１）＊ＣＷ１１＝（２＊０−１）＊１＝−１
である。式（２）に従うと、
ｎｗ（Ｓａｂ）４＝（２＊ｎ３４−１）＊ＣＷ３４＝（２＊０−１）＊０＝０
である。図６の行４に従うと、
ｎ４＝ｎｗ（Ｓｍ）１＋ｎｗ（Ｓａｂ）４＝−１＋０＝−１
である。図６の行５を適用すると、−１は０よりも大きくないのでｎ４＝０である。
【００５２】
別の実施例として、表４の行８では、ＳＯＡ（Ｓｍ）、ＳＯＢ（Ｓｍ）、およびＳＯＣ（Ｓｍ）に対する値は、表１に関して上述したように信頼値１のビットｎ＝「０」に対応する。一方、ＳＯＤ（Ｓｂ）、ＳＯＥ（Ｓｂ）、ＳＯＤ（Ｓａ）、およびＳＯＥ（Ｓａ）に対する値は、表３に関して上述したように信頼値１のビットｎ＝「１」に対応する。式（１）および（２）ならびに図６の行４のプロシージャを適用することによってｎ８＝０が得られる。この値を行５のテストに掛けると、表４の行８の最後の列に示すように、このシナリオに関して論理値「０」が得られる。
【００５３】
最後の例として、表４の行２０では、ＳＯＡ（Ｓｍ）、ＳＯＢ（Ｓｍ）、およびＳＯＣ（Ｓｍ）に対する値は、表１に関して上述したように、信頼値０．５のビットｎに対する「雑音あり０」に対応する。一方、ＳＯＤ（Ｓｂ）、ＳＯＥ（Ｓｂ）、ＳＯＤ（Ｓａ）、およびＳＯＥ（Ｓａ）に対する値は、表３に関して上述したように「０」に任意にマッピングされ、信頼の重み０を有する矛盾を表している。式（１）および（２）ならびに図６の行４のプロシージャを適用することによってｎ２０＝−０．５が得られ、これは、行５で表４の行２０の最後の列の項目に示すように論理「０」にマッピングされる。
【００５４】
表４のマッピングを計算するために使用される表１および３ならびに図６のプロシージャからの信頼値は、一例としての一組の値と、１つの特定のマッピングをもたらす１つの実行可能な計算プロシージャまたは戦略だけを表すことに留意されたい。異なる受信器が動作している条件および受信器の静的または動的特徴および／または伝送路および受信器の統計に適切なマッピングを計算するために、他の重みおよび／または他のプロシージャを使用することができる。さらに、受信器によって実行されるリアルタイムの性能監視に基づいてスライス回路の論理２１２で使用するためにマッピングを動的に選定することができる。
【００５５】
（代替形態）
ここまで説明した実施形態は、対象のデータ・ビット（すなわち、ビットｎ）に関してアイの中心から得られるスライス回路の結果とアイの前後のエッジから得られるスライス回路の結果とを組み合わせることに焦点を合わせた。一般に、データ・ビットを推定するために使用される論理の対象データ・ビットの前および／または後の異なる時間のうちいくつかで取られたスライス回路情報の異なる組合せをいくつでも含むことができる。この情報は、限定はしないが、（１）ビットｎ−１に対して計算された値、（２）サンプル時間Ｓｂで取られたアイのエッジのスライス回路出力ＳＯＤ（Ｓｂ）とＳＯＥ（Ｓｂ）、（３）サンプル時間Ｓｍで取られたアイの中心のスライス回路出力ＳＯＡ（Ｓｍ）、ＳＯＢ（Ｓｍ）、およびＳＯＣ（Ｓｍ）、（４）サンプル時間Ｓａで取られたアイのエッジのスライス回路出力ＳＯＤ（Ｓａ）およびＳＯＥ（Ｓａ）、および（５）ビットｎ＋１に対して計算された値を含む。別の実施態様では、ビットｎに対する値を決定するためにこの情報の別の対象を組み合わせることができる。さらに、本発明の別の実施形態は、１つまたは複数のマルチビットのスライス回路（すなわち、高位ＡＤＣ）を含めて異なる数のアイの中心のスライス回路とアイのエッジのスライス回路を有することができる。ある実施態様では、アイの中心の情報だけが計算されたデータ・ビットｎの指定の信頼水準よりも少ない結果を生じる場合にだけアイのエッジの情報が使用される。別法として、他の実施態様では、アイのエッジの情報だけが計算されたデータ・ビットｎの指定の信頼水準よりも少ない結果を生じる場合にだけアイの中心の情報が使用される。
【００５６】
表４の真理値表のマッピングは、アイの中心のスライス回路の結果とアイのエッジのスライス回路の結果に対して重みの１つの特定の割当てに基づいている。重みの別の割当ておよび／またはマッピングの別の計算方法は、アイの中心の情報対アイのエッジの情報に対する別の相対的焦点により別のマッピングを生じることに留意されたい。異なる通信システム特性に対処するために、これらの異なる重み付けおよび／またはマッピング方式を使用することができる。
【００５７】
（別の５つのスライス回路の実施形態）
図７の３つのアイダイヤグラムは、本発明の別の例示の実施形態を示している。このダイヤグラムでは、さまざまなスライス回路に対するしきい値、実現可能な結果、およびスライシング時間が示されている。これらのしきい値は、周期ごとに再利用される５つの固有のスライス回路のしきい値に対応する。ブロック７０２は、周期ｎ中に適用されるような５つのスライス回路のしきい値を図示している。最初の２つのスライス回路は、時間Ｔ１（ｎ）でｎ番目の周期の先頭のエッジでのしきい値７０４および７０６を使用し、一方、他の３つのスライス回路は、時間Ｔ２（ｎ）でｎ番目の周期のアイの中心でのしきい値７０８、７１０、および７１２を使用する。これらのスライス回路の出力は、矛盾する結果を排除し、Ｔ１（ｎ）およびＴ２（ｎ）に対応する２タプルの値｛Ｖ１（ｎ）、Ｖ２ａ（ｎ）｝を得るように処理される。ここで、Ｖ１（ｎ）は、「Ｈｉ」、「Ｍｉｄ」、または「Ｌｏ」の値を有し、Ｖ２ａ（ｎ）は、「Ｈｉ」、「Ｍｉｄ−Ｈｉ」、「Ｍｉｄ−Ｌｏ」、または「Ｌｏ」の値を有する。Ｖ２ａ（ｎ）はＶ２ｂ（ｎ）を得るよう処理される。ここで、Ｖ２ｂ（ｎ）は、次の関係に従って「Ｈｉ」または「Ｌｏ」の値に割り当てられる。
Ｖ２ａ（ｎ）が「Ｈｉ」または「Ｍｉｄ−Ｈｉ」であれば、Ｖ２ｂ（ｎ）＝「Ｈｉ」であり、
Ｖ２ａ（ｎ）が「Ｍｉｄ−Ｌｏ」または「Ｌｏ」であれば、Ｖ２ｂ（ｎ）＝「Ｌｏ」である。
【００５８】
周期ｎの場合に｛Ｖ２ｂ（ｎ−１）、Ｖ１（ｎ）、Ｖ２ａ（ｎ）、Ｖ１（ｎ＋１）、Ｖ２ｂ（ｎ＋１）｝を処理するために次の５タプルの値が使用可能であるように、適切な値が記憶される。ここで、これらの値は、それぞれＴ２（ｎ−１）、Ｔ１（ｎ）、Ｔ２（ｎ）、Ｔ１（ｎ＋１）、およびＴ２（ｎ＋１）の図７からのスライシング時間に対応する。一般に、この実施形態では、５タプルの３番目の要素であるＶ２ａ（ｎ）に対応する時間Ｔ２（ｎ）でのアイの中心のスライス回路の出力は、次の表５のマッピングに従ってビットｎに対する出力を決定するために、他のすべての値と独立して使用される。
【表３】
2004201326.tif 000005
【００５９】
しかし、この実施態様に基づいて、この決定を「上書き」するために、５タプルの他の値のさまざまな組合せを使用することができる。この実施例では、矛盾している事例は無視されるが、表５のマッピングを上書きするために使用される上記で定義された５タプルの有効な組合せは次の表６にある。
【表４】
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【００６０】
表６で、各行がカテゴリ１、２、または３に割り当てられることに留意されたい。これらは、アイの中心のスライス回路によって示された決定の「上書き」に関連する信頼水準に対応する。たとえば、行１で、Ｖ２ａ（ｎ）はＭｉｄ−Ｌｏ（弱０）である。他のいかなるスライス回路情報がない場合、これはビット値０にマッピングされる。しかし、５タプルにすべてがビット値１を指し示す他の値が与えられた場合、アイの中心のスライス回路は上書きされる。より具体的には、行１に対する５タプルは｛Ｌｏ、Ｍｉｄ、Ｍｉｄ  Ｌｏ、Ｍｉｄ、Ｌｏ｝である。これらの要素は、それぞれ｛ビットｎ−１が０である、遷移が発生する、ビットｎが０である、遷移が発生する、ビットｎ＋１が０である｝と解釈することができる。アイの中心のスライス回路から導出された「ビットｎが０である」という情報を無視すると、５タプルのうちの残りは、ビットｎに対する値は１であるべきであることを示唆している。同様に、他のカテゴリ１の５タプルはアイの中心の要素を上書きするための信頼性の高い基本原理を提示している。最初の４つの行は０が１に上書きされる場合であり、次の４つの行は１が０に上書きされる場合である。
【００６１】
カテゴリ２の５タプルに移動すると、ここでもまたアイの中心の値と他の間に矛盾があるが、アイの中心のスライス回路を上書きするための主張を弱める傾向のある非アイの中心の要素の間にもいくつかの不一致がある。たとえば、行９に対する５タプルは｛Ｌｏ、Ｈｉ、Ｍｉｄ−Ｌｏ、Ｍｉｄ、Ｌｏ｝である。これらの要素は、それぞれに｛ビットｎ−１が０である、遷移は発生しない（より具体的には、ビットｎ−１は１でビットｎも１である）、ビットｎは（弱）０である、遷移が発生する、ビットｎ＋１は低である｝と解釈される。アイの中心のスライス回路から導出した「ビットｎは（弱）０である」という情報をここでもまた無視すると、最初の２つの要素は不一致だが、最後の２つの要素はビットｎに対する値は１であるべきであると強く示唆している。２番目の要素の値（Ｈｉ）がＭｉｄに近いと見なす場合、すべての非アイの中心の要素はアイの中心の値を上書きし、ビットｎに１の値を割り当てることに賛成する。他のカテゴリ２の５タプルに対しても同様の解釈がなされる。カテゴリ１および２の５タプルのどちらでも、弱１（Ｍｉｄ−Ｈｉ）と弱０（Ｍｉｄ−Ｌｏ）だけが上書きされ、カテゴリ３の５タプルでは、後述するように、強１および０（Ｖ２ａ（ｎ）＝それぞれＨｉおよびＬｏｗ）も、強いアイの中心のマッピングに矛盾することに強く賛成する非アイの中心の要素によって上書きされるということに留意されたい。
【００６２】
一例として、行２５（カテゴリ３）のアイの中心のスライス回路は０のビットｎに対する値を強く示唆している。しかし、他の要素は反対のことを強く示唆している。これらの２つの強い主張は、２つの対立する決定基準の間の信頼をほぼ均衡させる。５タプル｛Ｈｉ、Ｈｉ、Ｌｏ、Ｈｉ、Ｌｏ｝が分析される場合、最後の２つの要素は、アイの中心の基準の方に尺度を傾けた、ある程度の不整合を示す。しかし、上書きに対する強い主張なしに、この５タプルは信頼性が最低の上書きグループ（３）に分類される。この実施態様に基づいているが、アイの中心の決定を上書きするために実際にはカテゴリ３のタプルのどれでも使用されるという可能性はないが、カテゴリ１と、場合によっては２の５タプルは、アイが閉じているかほぼ閉じている場合には特に、上書き用に使用される可能性がある。
【００６３】
（組み合わされたクロックおよびデータ修復）
本発明の一実施形態は、図８に示すようなクロックおよびデータ修復回路（ＣＤＲ）を改善するために、最新技術のクロック修復回路を図２のデータ修復回路と組み合わせる。
【００６４】
高速クロック修復回路の典型的な実施態様では、局所的に同期された（たとえば、ＰＬＬベースの）クロックを「早」または「遅」として特徴付けるためにアイの中心とアイのエッジのスライス回路の情報が組み合わされる。次いで受信したデータに固有のクロックを追跡するために、この特徴付けがローカル・クロックのフェーズ（総計で）および周波数を更新するために使用される。この種のクロック修復に使用される１つのこのような技術は、しばしば「Ａｌｅｘａｎｄｅｒ」と呼ばれることがある（発明者と認められているＪ．Ｄ．Ｈ．Ａｌｅｘａｎｄｅｒに敬意を表して）。さらに多くの情報は、その全体を参照により本明細書に組み込んでいるＡｌｅｘａｎｄｅｒ，Ｊ．Ｄ．Ｈ．、「Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  Ｆｒｏｍ  Ｒａｎｄｏｍ  Ｂｉｎａｙ  Ｓｉｇｎａｌｓ」、Ｅｌｅｃｔｒｏｎｉｃ  Ｌｅｔｔｅｒｓ、第１１巻、５４１〜５４２頁、１９７５年１０月に記載されている。
【００６５】
図８に示す本発明のこの実施形態では、追加の中位のアイのエッジのスライス回路（スライス回路Ｆ）８０２が、図２のデータ修復回路に対してクロック修復回路８０４と共に追加されている。スライス回路Ｆは、スライス回路ＤおよびＥと同時に（たとえば、図３を参照すると時間ＳｂおよびＳａに）データをサンプリングし、その出力ＳＯＦをクロック修復回路８０４に渡す。クロック修復回路８０４は、従来の（たとえば、Ａｌｅｘａｎｄｅｒ）手段によって早いか遅いかの判定を導出するためにデータ・ビットｎ（インターフェースＳＤＯ１０８を介して受信した）の以前と現在の推定値と共にＳＯＦを使用する。これらの早いか遅いかの判定は、入力データＳＤＩに対するフェーズおよび周波数追跡を実施するためにクロック修復回路８０４内のバンバン・フェーズ検出器とＶＣＯ／ＰＬＬ回路に周期ごとに適用される。中位のアイのエッジのスライス回路の出力ＳＯＦを他のスライス回路の処理から得られた改善されたデータ推定値ＳＤＯに組み合わせることにより、クロック修復システムの改善が実現する。アイの中心でアイダイヤグラムがほぼ完全に閉じている極度な歪みの場合にクロックの同期を維持するためにこの改善は重要である。この場合、クロック修復回路が信頼する０−１または１−０の遷移を識別する際には、スライス回路Ｂからの出力だけではほぼ完全に信頼性がない。
【００６６】
フェーズ推定に複数のスライス回路を使用する他の方法も実現可能である。たとえば、局所的に同期されたクロックだけが大雑把に調整されている起動時には、アイのエッジのスライス回路の出力をアイの中心のスライス回路の出力と論理的に交換することができ、何らかの基準値（たとえば、ビット誤り率）をこれら２つの構成間で比較することができる。交換された結果が交換されていない結果よりも基準値のどれかのしきい値分だけ良い場合、ローカル・クロックのフェーズの大雑把な調整が必要であると見なすことができる。クロックは、基準値の計算およびしきい値処理によって別の大雑把な調整が保証される時点まで、フェーズを大雑把に調整しても、スライス回路の出力の交換された解釈をディフォルトの修復構成にしてもよい。
【００６７】
以上、本発明を例示としての実施形態を参照して説明したが、この説明は限定的な意味で解釈されるべきではない。当業者には明らかな、本発明が関係している上述の実施形態のさまざまな修正形態、ならびに本発明の他の実施形態は、首記の特許請求の範囲に示す本発明の原理および範囲内にあるものと見なされる。
【００６８】
首記の方法クレームに工程があるならば、それらは対応するラベリングを有する特定の順番で記述されるが、特許請求の範囲がそれらの工程の一部またはすべてを実施するために特定の順番を特に示さない限り、それらの工程をその特定の順番で実施するよう限定することを必ずしも意図するものではない。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態による高速データ受信器のデータ修復回路を示すブロック図である。
【図２】図１のデータ修復回路の５つのスライス回路の実施形態を示すブロック図である。
【図３】図２のスライス回路のタイミングおよびしきい値電圧を示すアイダイヤグラムである。
【図４】エッジ・スライス回路の出力の１つの解釈の概要を示す表３である。
【図５Ａ】図２のスライス回路論理２１２で実施される論理の概要を示す表４ａである。
【図５Ｂ】図２のスライス回路論理２１２で実施される論理の概要を示す表４ｂである。
【図５Ｃ】図２のスライス回路論理２１２で実施される論理の概要を示す表４ｃである。
【図５Ｄ】図２のスライス回路論理２１２で実施される論理の概要を示す表４ｄである。
【図６】表４の最後の列のデータを計算するために使用されるプロシージャに対する擬似コードを示す図である。
【図７】本発明の別の実施形態のタイミング、しきい値電圧、およびスライス回路の結果を示すアイダイヤグラムである。
【図８】組み合わされたクロックおよびデータ修復回路（ＣＤＲ）を作成するために、最新技術のクロック修復回路と図２のデータ修復回路とを組み合わせる本発明の一実施形態のブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８】
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