(57)【要約】【課題】　ＭＩＭキャパシタにおいて、下層電極６と絶縁膜３間の間に段差が生じてしまいキャパシタの絶縁破壊が起きてしまう。更に第１の絶縁膜２の上部に下層電極６を形成し、バイアホール９をする形成工程で下層電極６がエッチングされてしまい高周波集積回路の歩留り低下を招いてしまう。【解決手段】　キャパシタ直下に第１の絶縁膜２及び第２の絶縁膜３を積層し、第２の絶縁膜３を凹状に加工し、凹状部分に下層電極６を形成する。この時、第２の絶縁膜３と下層電極６の厚さを等しくして表面段差を無くす様に形成する。更にバイアホール９形成工程で半絶縁性基板１のエッチングを行う際に、第１の絶縁膜２のエッチングがされにくい条件で行ない、第１の絶縁膜２の露出した段階でエッチングを中断し、エッチング条件を変更し第１の絶縁膜２をエッチングする。【選択図】　図１
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【特許請求の範囲】
【請求項１】
　半絶縁性基板上と、該半絶縁性基板上の下層電極と、該下層電極上に形成された誘電体膜と、該誘電体膜上の上層電極からなり、下層電極がその直下に形成された前記半絶縁性基板の裏面に達するバイアホールにより配線されているＭＩＭキャパシタにおいて、半絶縁性基板上にＳｉ３Ｎ４膜が形成され、該Ｓｉ３Ｎ４膜の上にポリイミド膜と下層電極が形成され、該ポリイミド膜と下層電極の上面が同一平面上であり、上記Ｓｉ３Ｎ４膜は、上記ポリイミド膜および半絶縁性基板よりもエッチング速度が遅い膜であることを特徴とするＭＩＭキャパシタ。
【請求項２】
　請求項１のＭＩＭキャパシタを用いた事を特徴とする高周波集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）キャパシタを用いた高周波集積回路に関し、詳しくはＭＩＭキャパシタに関するものである。
【背景技術】
【０００２】
　図６に従来のキャパシタの構造とその製造工程図を示す。特開平３−１０２８６５号公報に示されているように、まず、半絶縁性基板１上に、フォトレジストパターン４を形成し、それをマスクに半絶縁性基板１をエッチングし溝５を形成する。次に、溝５の高さと同一面になる様に下層電極６を半絶縁性基板１内に埋め込む。誘電体膜７を積層し、上層電極８を形成してＭＩＭキャパシタを作製する。次に、ラッピング及びケミカルポリッシングにより半絶縁性基板１を裏面より厚さ１００μｍまで薄膜化した後、半絶縁性基板１の裏面から基板のエッチングを行ない下層電極６の裏面までバイアホール９を形成し、これに裏面電極１０を積層する。
【０００３】
　従来技術の場合、半絶縁性基板１の裏面をラッピングとケミカルポリッシングによる薄膜化を行う際に半絶縁性基板１の厚さが場所によって厚くなったり薄くなったり基板面内で分布を持ってしまう。このため、半絶縁性基板１の裏面からバイアホール９を形成する際に、この厚さのバラツキを見込んでオーバーエッチングする必要が生じる。その結果、基板厚の薄くなった部分では下層配線６がＲＩＥに長時間さらされることになる。そこで、従来技術では下層電極６を厚く形成することで下層電極６に穴が生じて、更に誘電体膜７が侵されることを防いでいる。しかし、下層電極６のエッチングは避けられず、例えば半絶縁性基板１の薄膜化工程や、バイアホール形成のエッチング等のプロセスバラツキが増加した場合には、下層電極６の配線厚さを厚くしても配線に穴が生じて、更に誘電体膜７が侵されてしまい、ＭＩＭキャパシタの下層電極６と上層電極８間の絶縁性が保てなくなり、高周波集積回路の歩留りが低下してしまうことになる。また、従来技術では下層配線６の厚さが５μｍ以上必要なため、半絶縁性基板１に溝５を形成するエッチングバラツキ及び下層電極６の成膜の際のバラツキが影響して、半絶縁性基板１に下層電極６を埋め込んで形成した際に段差が生じてしまい、キャパシタの絶縁破壊に至ってしまう等の課題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明の目的は、高周波集積回路の歩留りの低下を防止でき、キャパシタの絶縁破壊を防止できるＭＩＭキャパシタを提供することにある。
【課題を解決するための手段】
【０００５】
　本発明に係るＭＩＭキャパシタ構造では、半絶縁性基板１の上に第１の絶縁膜２及び第２の絶縁膜３を積層し第２の絶縁膜３に溝５を形成する。ここに下層電極６を埋め込む構造とし、バイアホール９を形成する際に第１の絶縁膜２を半絶縁性基板１の裏面からバイアホール９を形成する際のエッチングストッパー層とするものである。
【０００６】
　本発明のＭＩＭキャパシタは、半絶縁性基板上と、該半絶縁性基板上の下層電極と、該下層電極上に形成された誘電体膜と、該誘電体膜上の上層電極からなり、下層電極がその直下に形成された前記半絶縁性基板の裏面に達するバイアホールにより配線されているＭＩＭキャパシタ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）において、半絶縁性基板上にＳｉ３Ｎ４膜が形成され、該Ｓｉ３Ｎ４膜の上にポリイミド膜と下層電極が形成され、該ポリイミド膜と下層電極の上面が同一平面上であり、上記Ｓｉ３Ｎ４膜は、上記ポリイミド膜および半絶縁性基板よりもエッチング速度が遅い膜であることを特徴とする。
【０００７】
　本発明のＭＩＭキャパシタの製造方法は、半絶縁性基板上と、該半絶縁性基板上の下層電極と、該下層電極上に形成された誘電体膜と、該誘電体膜上の上層電極からなり、下層電極がその直下に形成された前記半絶縁性基板の裏面に達するバイアホールにより配線されているＭＩＭキャパシタの製造方法において、該半絶縁性基板上に第１の絶縁膜と第２の絶縁膜を積層する工程と、フォトレジストパターンをマスク材として上記第２の絶縁膜に凹部を形成する工程と、該フォトレジストパターンを残したまま金属膜を成膜して該凹部内にその表面と同一平面上になるように下部電極を埋め込む工程とを含むことを特徴とする。
【０００８】
　一実施形態のＭＩＭキャパシタの製造方法は、上記ＭＩＭキャパシタの製造方法の、前記第２の絶縁膜に形成した凹部は前記第１の絶縁膜の表面近傍までとすることを特徴とする。
【０００９】
　一実施形態のＭＩＭキャパシタは、上記ＭＩＭキャパシタの製造方法の、前記第１の絶縁膜はＳｉ3Ｎ4膜、ＳｉＯ2膜のいずれかから選択し、第２の絶縁膜は第１の絶縁膜とは異なり、かつ、Ｓｉ3Ｎ4膜、ＳｉＯ2膜、ポリイミド膜等の樹脂のいずれかから選択することを特徴とする。
【００１０】
　一実施形態のＭＩＭキャパシタは、上記ＭＩＭキャパシタの製造方法で、前記半絶縁性基板の裏面からバイアホールをＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法で形成する場合に半絶縁性基板のエッチング速度よりも第１の絶縁膜のエッチング速度の遅いエッチング条件で行う事を特徴とする。
【００１１】
　本発明の高周波集積回路は、上記ＭＩＭキャパシタを用いた事を特徴とする。
【００１２】
　本発明のＭＩＭキャパシタの作用を説明すると次のようなものである。
【００１３】
　本発明のＭＩＭキャパシタに於て、バイアホール９を形成する際に、第１の絶縁膜２で下層配線６がＲＩＥにさらされる時間を短時間とすることが出来るため、下層電極６に穴が生じて、更に誘電体膜７が侵されることが無くＭＩＭキャパシタの下層電極６と上層電極８間の絶縁性が劣化することが無い。更に、下層配線６の厚さを薄くすることが可能となり、下層電極６を埋め込む為の溝５の形成バラツキ、下層電極６の成膜バラツキを小さく出来るため、下層電極６を埋め込んで形成した際に段差を生じることが無くなりキャパシタの絶縁破壊電圧の低下を抑制することが出来る。したがって、高周波集積回路を高歩留りで再現性良く実現出来、高信頼性化が図れる。
【発明の効果】
【００１４】
　本発明を用いることにより、バイアホール９を形成する際に、第１の絶縁膜２で下層配線６がＲＩＥにさらされる時間を短時間とすることが出来るため、下層電極６に穴が生じて、更に誘電体膜７が侵されることが無く、下層電極６と上層電極８間の絶縁性の劣化を抑制できる。更に、下層配線６の厚さを薄くすることが可能となり、下層電極６を埋め込んで形成した際に段差が生ぜず、キャパシタの絶縁破壊電圧の低下を抑制することが出来る。したがって、高周波集積回路を高歩留りで再現性良く実現出来、素子特性の安定化になり、高信頼性化が図れる。
【発明を実施するための最良の形態】
【００１５】
　次に実施例により、具体的に説明するが、これによって本発明が何ら限定されるものではない。
【００１６】
　図１を用いて、本発明の第１の実施例のＭＩＭキャパシタの製造方法を説明する。半絶縁性基板１（例えばＧａＡｓ半絶縁性基板）の上に第１の絶縁膜Ｓｉ３Ｎ４膜を２０００Å積層し、更に、第２の絶縁膜ＳｉＯ2膜を１μｍ積層する（図１（ａ））。この時の膜の組み合わせは第２の絶縁膜のエッチング速度が第１の絶縁膜のエッチング速度よりも１０倍以上早いエッチング速度が得られるエッチング条件と膜を選ぶことが望ましい。
【００１７】
　次に、通常のフォトリソグラフィー技術によりフォトレジストパターン４を形成し、これをマスク材として第２の絶縁膜ＳｉＯ2膜をエッチング（例えばＣＨＦ3ガスを用いたＲＩＥ法）し溝５を形成する。この時、分光器等で発光スペクトルを観測して第１の絶縁膜Ｓｉ3Ｎ4膜の表面が露出した時点でエッチングを終了する（図１（ｂ））。
【００１８】
　次に、フォトレジストパターン４を残したまま、ＭＩＭキャパシタの下層電極６となる金属膜（例えばＡｌ）を蒸着法などで１μｍ成膜する（図１（ｃ））。
【００１９】
　次に、フォトレジストパターン４をその上に蒸着された金属膜と共に除去して、下層電極６を形成する（図１（ｄ））。ここで下層電極６は第２の絶縁膜ＳｉＯ2膜に埋め込まれて段差を生じない。次に、誘電体膜７（例えばＳｉＯ2、Ｓｉ3Ｎ4、ＳｉＯＮ、ＰＺＴ、ＳＴＯ、ＴａＯ、等）をプラズマＣＶＤ法等により成膜する（図１（ｅ））。
【００２０】
　次に、キャパシタの上層電極７の金属配線（例えばＴｉ／Ａｕ等）を通常の蒸着法または、スパッタ法等により成膜し、通常のフォトリソグラフィー技術によるレジストパターニング、ＲＩＥ等によるエッチングで形成する（図１（ｆ））。
【００２１】
　次に、ＧａＡｓ半絶縁性基板１の熱抵抗低減の為、裏面を研磨等により削って基板厚さを１００μｍ程度に薄くし、赤外線を利用した両面重ね合わせのできる露光機等を用いたフォトリソ技術によりキャパシタの下層電極６に対抗するＧａＡｓ半絶縁性基板１の裏面に開口部のフォトレジストパターンを形成し、ＲＩＥによりＧａＡｓ半絶縁性基板１をエッチングし、第１の絶縁膜Ｓｉ3Ｎ4膜に到達したところでエッチングを終了する（図１（ｇ））。ここで、ＧａＡｓ半絶縁性基板１のエッチングには例えば塩素系のガスＳｉＣｌ4等を用い第１の絶縁膜Ｓｉ3Ｎ4膜がエッチングされ難い条件を選ぶ。
【００２２】
　次に、第１の絶縁膜Ｓｉ3Ｎ4膜をエッチング（例えばＣＨＦ3＋ＳＦ6ガスを用いたＲＩＥ法）し、下層電極６が露出した時点でエッチングを終了する。最後に、裏面電極１０（例えばＡｕ）を形成する（図１（ｈ））。
【００２３】
　図２に第２の実施例の構造図を示す。ここでは、第１の絶縁膜にＳｉＯ2膜２０００Åを用い、それのエッチング条件に例えばＣＨＦ3ガスを用いたＲＩＥ法等を用い、第２の絶縁膜にＳｉ3Ｎ4膜１μｍを用い、それのエッチング条件に例えばＣＨＦ3＋ＳＦ6ガスを用いたＲＩＥ法等を用いる。その他の条件構造は第１の実施例と同様である。図３に第３の実施例の構造図を示す。ここでは、第１の絶縁膜にＳｉＯ2膜２０００Åを用い、それのエッチング条件に例えばＣＨＦ3ガスを用いたＲＩＥ法等を用い、第２の絶縁膜にポリイミド膜１μｍをを用い、それのエッチング条件に例えばＣＨＦ3＋ＳＦ6ガスを用いたＲＩＥ法等を用いる。その他の条件構造は第１の実施例と同様である。
【００２４】
　図４に第４の実施例の構造図を示す。ここでは、第１の絶縁膜にＳｉ3Ｎ4膜２０００Åを用い、それのエッチング条件に例えばＣＨＦ3＋ＳＦ6ガスを用いたＲＩＥ法等を用い、第２の絶縁膜にポリイミド膜１μｍを用い、それのエッチング条件に例えば、ＣＨＦ3＋ＳＦ6ガスを用いたＲＩＥ法等を用いる。その他の条件構造は第１の実施例と同様である。
【００２５】
　図５に、以上の構造を応用した高周波集積回路の例を示す。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施例によるＭＩＭキャパシタの構造及び製造方法を示す断面図である。
【図２】本発明の第２の実施例を示す構造図である。
【図３】本発明の第３の実施例を示す構造図である。
【図４】本発明の第４の実施例を示す構造図である。
【図５】本発明の実施例によるＭＩＭキャパシタを用いた高周波集積回路示す図である。
【図６】従来技術のＭＩＭキャパシタの構造及び製造方法を示す断面図である。
【符号の説明】
【００２７】
　１　半絶縁性基板
　２　第１の絶縁膜Ｓｉ３Ｎ４膜
　２１　第１の絶縁膜ＳｉＯ２膜
　３　第２の絶縁膜ＳｉＯ２膜
　３１　第２の絶縁膜Ｓｉ３Ｎ４膜
　３２　第２の絶縁膜ポリイミド膜
　４　フォトレジストパターン
　５　第２の絶縁膜の溝
　６　ＭＩＭキャパシタ下層電極
　７　誘電体膜
　８　ＭＩＭキャパシタ上層電極
　９　バイアホール
　１０　裏面電極
　１１　チャネル層
　１２　不純物拡散領域（ソース）
　１３　不純物拡散領域（ドレイン）
　１０１　ＭＩＭキャパシタ
　１０２　ＭＥＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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