(57)【要約】【課題】  クロックツリー合成装置及び方法を提供する。【解決手段】  基準クロック信号から生成された相異なるクロック信号を出力する複数のクロック信号器を含むクロックツリー合成装置、クロック信号生成器及びクロックツリー合成方法による。クロック信号発生器はクロックツリーが合成される時、基準クロック信号の終端として認識されない付加ロジック回路を含む。クロック信号生成器はフリップフロップであり、付加ロジック回路は三相バッファとすることもできる。【選択図】      図２
2004259285.tif 000002
【特許請求の範囲】
【請求項１】
クロックツリーを合成するクロックツリー合成装置において、
基準クロック信号と異なるクロック信号を出力する少なくとも１つのクロック発生器を含み、
前記少なくとも１つのクロック発生器はクロックツリーが合成される時、前記基準クロック信号の終端として認識されない付加回路を備えることを特徴とするクロックツリー合成装置。
【請求項２】
前記基準クロック信号を直接伝送するクロック信号伝送ラインをさらに含むことを特徴とする請求項１に記載のクロックツリー合成装置。
【請求項３】
前記基準クロック信号を反転するインバータをさらに備えることを特徴とする請求項１に記載のクロックツリー合成装置。
【請求項４】
前記クロック発生器は、
フリップフロップであることを特徴とする請求項１に記載のクロックツリー合成装置。
【請求項５】
前記付加回路は前記少なくとも１つのクロック信号発生器による遅延に相応する遅延を有するコンビネーショナルロジック回路であることを特徴とする請求項１に記載のクロックツリー合成装置。
【請求項６】
前記付加回路は、
前記基準クロック信号に連結される入力端子と、外部から供給されるクロック信号に連結される制御端子と、前記少なくとも１つのクロック信号発生器の出力端子に連結される出力端子とを備える三相バッファであることを特徴とする請求項１に記載のクロックツリー合成装置。
【請求項７】
前記外部から供給される信号は、
ＣＴＳイネーブル信号であることを特徴とする請求項６に記載のクロックツリー合成装置。
【請求項８】
前記少なくとも１つのクロック発生器により生成されたクロック信号を選択的に出力するマルチプレクサをさらに備えることを特徴とする請求項１に記載のクロックツリー合成装置。
【請求項９】
フリップフロップと、
クロックツリーが合成される時、基準クロック信号の終端として認識されない付加回路とを含むことを特徴とするクロック信号生成器。
【請求項１０】
前記付加回路は、
前記フリップフロップによる遅延に相応する遅延を有するコンビネーショナルロジック回路であることを特徴とする請求項９に記載のクロック信号生成器。
【請求項１１】
前記付加回路は、
前記基準クロック信号に連結される入力端子と、外部から供給されるクロック信号に連結される制御端子と、前記少なくとも１つのクロック信号発生器の出力端子に連結される出力端子とを備える三相バッファであることを特徴とする請求項９に記載のクロック信号生成器。
【請求項１２】
前記外部から供給される信号はＣＴＳイネーブル信号であることを特徴とする請求項１１に記載のクロック信号生成器。
【請求項１３】
クロックツリーを合成するクロックツリー合成方法において、
基準クロック信号を生成する段階と、
前記基準クロック信号から相異なるタイミングを有する複数のクロック信号を生成する段階と、
前記相異なるタイミングを補償するように少なくとも１つの遅延を生成する段階と、
補償された相異なるタイミングからクロックツリーを合成する段階とを含むことを特徴とするクロックツリー合成方法。
【請求項１４】
前記少なくとも１つの遅延は、
付加回路により生成されることを特徴とする請求項１３に記載のクロックツリー合成方法。
【請求項１５】
前記付加回路はコンビネーショナルロジック回路であることを特徴とする請求項１４に記載のクロックツリー合成方法。
【請求項１６】
前記付加回路は、
三相バッファであり、前記三相バッファは、
前記基準クロック信号に連結される入力端子と、
外部から供給されるクロック信号に連結される制御端子とを備えることを特徴とする請求項１４に記載のクロックツリー合成方法。
【請求項１７】
基準クロック信号とは異なるクロック信号を出力する少なくとも１つのクロック生成器を含み、前記少なくとも１つのクロック生成器は前記クロックツリーが合成される時に前記基準クロック信号の終端として認識されない付加回路を含むクロックツリー合成装置を利用してクロックツリーを合成する方法において、
基準クロック信号を生成する段階と、
前記基準クロック信号と異なるタイミングを有する複数のクロック信号を生成する段階と、
前記異なるタイミングを補償する少なくとも１つの遅延を生成する段階と、
前記異なるタイミングが補償されたクロックツリーを合成する段階とを含むことを特徴とするクロックツリー合成方法。
【請求項１８】
フリップフロップ及びクロックツリーが合成される時に基準クロック信号の終端として認識されない付加回路を含むクロック信号生成器を利用してクロックツリーを合成する方法において、
基準クロック信号を生成する段階と、
前記基準クロック信号と異なるタイミングを有する複数のクロック信号を生成する段階と、
前記異なるタイミングを補償する少なくとも１つの遅延を生成する段階と、
前記異なるタイミングが補償されたクロックツリーを合成する段階とを含むことを特徴とするクロックツリー合成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体回路で素子間のクロックスキューを合わせるためのクロックツリー合成装置及び方法に関する。
【背景技術】
【０００２】
半導体製造工程技術はＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ）回路のスケール、性能及びパワー消費量を改善してきた。ＬＳＩ回路の設計において、ほとんどはクロック部とロジック部とを分離して設計する同期化回路設計を採用する。設計時にはチップ間クロックが同時に印加されることを仮定するが、実際には伝送ラインにより信号の伝搬遅延が発生し、クロックスキューが変わるようになる。すなわち、１つの基準クロックに複数本の伝送ラインが連結される場合、伝送ライン間の抵抗が異なったりするなどの理由で各伝送ラインに連結された素子を駆動するクロックスキューが変わるようになる。従って、各伝送ライン間のクロックスキューを合わせる必要がある。
【０００３】
図１は従来のクロックツリー回路の例を図示したものである。図示したクロックツリー回路は、多重経路を進んで基準クロック（ＸＣＬＫ）から相異なる形態のクロックを選択的に出力するマルチプレクサ１４を含む。相異なる形態のクロックを作るため、基準クロック発生器（図示せず）から発生したＸＣＬＫは相異なる経路を進む。第１経路１０は経路上にインバータ１０−１を備え、第２経路１１はそのまま進み、第３経路１２はＸＣＬＫを２分周するフリップフロップ１２−１を備え、第４経路１３はＸＣＬＫを４分周するフリップフロップ１３−１，１３−２を直列に備える。
【０００４】
各経路１０，１１，１２，１３を進んでマルチプレクサ１４に到達するクロックのうち、各フリップフロップ１２−１，１３−１，１３−２を通過したクロックは他の経路を通過したクロックとスキューが合わない。クロック間のスキュー調整のためのクロックツリー合成（Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ：ＣＴＳ）では基準クロックからクロックツリー合成を行ってクロック発生手段（フリップフロップ）のクロックピンに到達してＣＴＳを終了する。すなわち、クロック発生手段のクロックピンがＣＴＳの終端になる。従って、ＸＣＬＫをＣＴＳ開始点としてマルチプレクサ１４の入力をＣＴＳの終端としてＣＴＳを行う場合、クロックが通過する時にクロックの終端として認識されないインバータやアンドゲートのようなコンビネーショナルロジックが位置する経路のクロックとフリップフロップが位置する経路のクロックとのスキューを合わせられない。
【０００５】
図示された前記のようなクロックツリー回路の場合、各経路に使われたフリップフロップ１２−１，１３−１，１３−２のためにＸＣＬＫをＣＴＳポイントにして均衡のとれたクロックツリーを作ることができないという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が達成しようとする技術的課題は、フリップフロップのクロックピンを終端として認識しないクロックツリー合成装置、クロック信号生成器及びクロックツリー合成方法を提供することにある。
【課題を解決するための手段】
【０００７】
前記技術的課題を解決するために本発明は、クロックツリーを合成するクロックツリー合成装置において、基準クロック信号と異なるクロック信号を出力する少なくとも１つのクロック発生器を含み、前記少なくとも１つのクロック発生器はクロックツリーが合成される時、前記基準クロック信号の終端として認識されない付加回路を含むことを特徴とする。
前記技術的課題を解決するための本発明のクロック信号生成器は、フリップフロップと、クロックツリーが合成される時、基準クロック信号の終端として認識されない付加回路とを含むことを特徴とする。
【０００８】
前記技術的課題を解決するために本発明は、クロックツリーを合成するクロックツリー合成方法において、基準クロック信号を生成する段階と、前記基準クロック信号から相異なるタイミングを有する複数のクロック信号を生成する段階と、前記相異なるタイミングを補償するように少なくとも１つの遅延を生成する段階と、補償された相異なるタイミングからクロックツリーを合成する段階とを含むことを特徴とする。
【０００９】
前記技術的課題を解決するために本発明は、基準クロック信号とは異なるクロック信号を出力する少なくとも１つのクロック生成器を含み、前記少なくとも１つのクロック生成器は前記クロックツリーが合成される時に前記基準クロック信号の終端として認識されない付加回路を含むクロックツリー合成装置を利用してクロックツリーを合成する方法において、基準クロック信号を生成する段階と、前記基準クロック信号と異なるタイミングを有する複数のクロック信号を生成する段階と、前記異なるタイミングを補償する少なくとも１つの遅延を生成する段階と、前記異なるタイミングが補償されたクロックツリーを合成する段階とを含むことを特徴とする。
【００１０】
前記技術的課題を解決するために本発明は、フリップフロップ及びクロックツリーが合成される時に基準クロック信号の終端として認識されない付加回路を含むクロック信号生成器を利用してクロックツリーを合成する方法において、基準クロック信号を生成する段階と、前記基準クロック信号と異なるタイミングを有する複数のクロック信号を生成する段階と、前記異なるタイミングを補償する少なくとも１つの遅延を生成する段階と、前記異なるタイミングが補償されたクロックツリーを合成する段階とを含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、１つまたはそれ以上のフリップフロップを含むクロックツリーを合成する時に、１つまたはそれ以上のフリップフロップに１つまたはそれ以上のコンビネーショナルロジックを備えることによって自動ＣＴＳが可能である。１つまたはそれ以上のコンビネーショナルロジックは１つまたはそれ以上のフリップフロップによる遅延に相応する遅延を有することになる。本実施例でフリップフロップは図３に図示されたようにＤ−フリップフロップが可能であり、他の例としてＪ−Ｋフリップフロップまたは他の回路にもなりうる。本実施例で付加手段はコンビネーショナルロジックでもよい。他の例として、付加手段は三相バッファのようなバッファまたは従来の他の回路でもよい。
【発明を実施するための最良の形態】
【００１２】
以下、添付された図面を参照して本発明を詳細に説明する。
図２は本発明によるＣＴＳのためのクロックツリー回路を図示したものであり、図３は本発明によるＣＴＳ用クロック信号生成装置の構造を図示したものである。
図２のクロックツリー回路は基準クロック発生器（図示せず）に連結されて多重経路を進み、ＸＣＬＫから相異なる形態のクロックを選択的に出力するマルチプレクサ２４を含む。第１経路２０はＸＣＬＫの位相を反転するインバータ２０−１を備え、第２経路２１はＸＣＬＫをそのまま出力し、第３経路２２は図３に示すようなＣＴＳ用フリップフロップ２２−１を備える。第４経路２３には２つのＣＴＳ用フリップフロップ２３−１，２３−２が直列に連結されて位置する。
【００１３】
図３によれば、ＣＴＳ用フリップフロップは従来のフリップフロップ３０の外に基準クロックが終端として認識されない付加ロジック手段を備えるが、本実施例では三相バッファ３１を備える。三相バッファ３１の入力端子３１−１には、フリップフロップ３０に入力されるＸＣＬＫが共通に連結され、制御端子３１−２にはＣＴＳイネーブル信号（ＣＴＳ＿ＥＮ）が入力され、出力端子３１−３はフリップフロップのＱ端子と連結されている。三相バッファ３１の遅延（入力端子３１−１から出力端子３１−３まで）はフリップフロップ３０の遅延（ＸＣＬＫからＱまで）と同一である。ＣＴＳ＿ＥＮが「０」信号ならば三相バッファ３１はディスエーブル状態になり、フリップフロップ３０だけ動作するが、ＣＴＳ＿ＥＮが「１」ならば三相バッファ３１はイネーブル状態となる。
【００１４】
ＣＴＳ＿ＥＮが「１」である時、図２に示すクロックツリー回路のＣＴＳポイント２５から見れば、第３経路２２は１つの三相バッファ、第４経路２３は２つの三相バッファを備えている形態となる。したがって、ＣＴＳは各フリップフロップ２２−１，２３−１，２３−２のクロックピンで終端されない。この結果、経路別にクロックディレイに該当する遅延時間を有するバッファなどを使用することにより各経路間のスキューを合わせることができる。
【産業上の利用可能性】
【００１５】
本発明は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ−Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）またはＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）チップなどの半導体回路で素子間のクロックスキューを合わせるのに適用できる。
【図面の簡単な説明】
【００１６】
【図１】従来のクロックツリー回路の例を示した図である。
【図２】本発明によるＣＴＳのためのクロックツリー回路を示した図である。
【図３】本発明によるＣＴＳ用クロック信号生成装置の構造を示した図である。
【符号の説明】
【００１７】
２０    第１経路
２０−１    インバータ
２１    第２経路
２２    第３経路
２２−１，２３−１，２３−２    ＣＴＳ用フリップフロップ
２３    第４経路
２４    マルチプレクサ
２５    ＣＴＳポイント
ＸＣＬＫ    基準クロック
ＣＴＳ−ＥＮ    ＣＴＳイネーブル信号
【図１】
2004259285.tif 000003
【図２】
2004259285.tif 000004
【図３】
2004259285.tif 000005