(57)【要約】【課題】メモリ・アドレス・デコーダに組み込むのに適した消費電力量の少ない論理ゲートを提供する。【解決手段】論理ゲート（３００）は、電荷保持素子（３０５）と、前記電荷保持素子（３０５）に所定の電荷を選択的に供給する充電回路と、前記電荷保持素子（３０５）の電荷の関数である論理ゲート出力（ＯＵＴＰＵＴ）と、複数の入力が含まれており、前記複数の入力が前記電荷保持素子（３０５）に電気的に接続されていて、前記複数の入力のどれかが第１の電位であれば、前記電荷保持素子（３０５）の電荷が増減されるようになっていることを特徴とする、論理ゲート（３００）。【選択図】図３
2004229275.tif 000002
【特許請求の範囲】
【請求項１】
電荷保持素子と、
前記電荷保持素子に所定の電荷を選択的に供給する充電回路と、
前記電荷保持素子の電荷の関数である論理ゲート出力と、
複数の入力とを備え、
前記複数の入力が前記電荷保持素子に電気的に接続され、前記複数の入力の少なくとも一つが第１の電位であれば、前記電荷保持素子の電荷が増減されるようになっていることを特徴とする、
論理ゲート。
【請求項２】
前記充電回路に充電トランジスタが含まれることを特徴とする、請求項１に記載の論理ゲート。
【請求項３】
単一充電トランジスタが、複数の論理ゲート出力の複数の電荷保持素子に接続されていることを特徴とする、請求項２に記載の論理ゲート。
【請求項４】
複数の入力の全てが第２の電位であれば、前記電荷保持素子の電荷が増減されないことを特徴とする、請求項１に記載の論理ゲート。
【請求項５】
前記充電回路が、直列ダイオードを介して電気的にスイッチされる、前記電荷保持素子に対する所定の電位の接続を有することを特徴とする、請求項１に記載の論理ゲート。
【請求項６】
前記複数の入力のそれぞれが、対応する直列ダイオードを介して、前記電荷保持素子に電気的に接続されることを特徴とする、請求項１に記載の論理ゲート。
【請求項７】
前記電荷保持素子がコンデンサであり、前記充電回路が充電ダイオードを介して前記コンデンサに正の充電電圧を加えることによって、前記コンデンサに電荷を供給することを特徴とする、請求項１に記載の論理ゲート。
【請求項８】
前記複数の入力の少なくとも１つが、しきい値放電電圧未満の電位であれば、該１つに対応する直列入力ダイオードを介して、前記コンデンサを放電させることを特徴とする、請求項７に記載の論理ゲート。
【請求項９】
前記電荷保持素子がコンデンサであり、前記充電回路が放電ダイオードを介して前記コンデンサにほぼゼロの充電電圧を加えることによって、前記コンデンサに電荷を供給することを特徴とする、請求項１に記載の論理ゲート。
【請求項１０】
前記複数の入力の少なくとも１つが、しきい値充電電圧を超える電位であれば、該1つに対応する直列入力ダイオードを介して、前記コンデンサを充電することを特徴とする、請求項７に記載の論理ゲート。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ディジタル論理回路に関するものである。とりわけ、本発明は、メモリ・アドレス復号化に用いるのに適した低電力論理ゲートに関するものである。
【０００２】
また、本発明は、Ａ  Ｍｅｔｈｏｄ  ａｎｄ  Ａｐｐａｒａｔｕｓ  ｆｏｒ  Ｓｅｌｅｃｔｉｎｇ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ  ｗｉｔｈｉｎ  ａ  Ｍｅｍｏｒｙ  Ａｒｒａｙと題する米国特許出願第１０／３４８，６４５号明細書に記載する発明に関連している。
【背景技術】
【０００３】
計算装置はメモリを必要とする。メモリには、読み取り専用メモリ（ＲＯＭ）またはランダム・アクセス・メモリ（ＲＡＭ）を含むことが可能である。一般に、メモリには、行及び列をなすように配置されたメモリ・セルが含まれている。個々のメモリ・セルは、一般に、語線及びビット線と呼ばれる、行選択線及び列選択線を利用してアクセスされる。
【０００４】
一般に、計算装置は、アドレス線を介して、メモリのメモリ・セルに記憶されたデータにアクセスする。各メモリ・セルは、計算装置が各メモリ・セル内に記憶されたデータにアクセスできるようにする特定のアドレスを備えている。
【０００５】
アドレス・デコーダは、アドレス線を受け入れており、アドレス・デコーダが受信するアドレスに基づいて、適正な語線及びビット線の選択をおこなう。前述のように、語線及びビット線は、メモリ・セルの選択をおこなう。
【０００６】
ＲＯＭデバイスには、一般に、メモリ・セル・アレイが含まれている。メモリ・セルは、一般に、行及び列をなすように構成されている。各行には、一般に、対応する語線が含まれており、各列には、一般に、対応するビット線が含まれている。図１には、ＲＯＭアレイをなすメモリ・セル１１０、１２０、１３０、１４０、１５０、１６０、１７０、１８０、１９０と、対応する語線（ＷＬ）及びビット線（ＢＬ）が含まれている。ＲＯＭメモリ・セル１１０〜１９０は、語線とビット線の交差点に配置されており、各ＲＯＭメモリ・セル１１０〜１９０は、一般に、１ビットの情報を記憶している。
【０００７】
ＲＯＭメモリ・セル１１０〜１９０には、ＲＯＭメモリ・セル１１０〜１９０を少なくとも２つの論理状態の一方にセットする機能が含まれている。各論理状態は、１ビットの情報に相当する。さらに、ＲＯＭメモリ・セル１１０〜１９０には、ＲＯＭメモリ・セル１１０〜１９０のそれぞれの論理状態を検知する機能も含まれている。
【０００８】
ＲＯＭセルの論理状態は、ヒューズまたはアンチヒューズＲＯＭテクノロジに従ってセットすることが可能である。ＲＯＭセルの第１の状態には、ＲＯＭセルを選択する、語線とビット線間におけるダイオード接続を含むことが可能である。ＲＯＭセルの第２の状態には、ＲＯＭセルを選択する、語線とビット線間における「開回路」接続（すなわち、無接続）を含むことが可能である。これらの状態は、両方とも、一般に検出が容易である。
【０００９】
図２には、典型的なアドレス・デコーダ内に含まれる従来技術の論理ゲートが示されている。アドレス・デコーダには、従来のダイオード・抵抗論理回路（ＤＲＬ）復号化が組み込まれている。デコーダは、アドレス線Ａ［０］、Ａ［１］、Ａ［２］を入線しており、対応する語線ＷＬ１、ＷＬ２、ＷＬ３を選択する。各語線には、電源電位に接続された抵抗器２１０、２１１、２１２、が含まれている。アドレス線入力のどれかが低電位であれば、対応する語線ＷＬ１、ＷＬ２、ＷＬ３は、対応する抵抗器２１０、２１１、２１２及び対応する直列ダイオードによって低電位にプルダウンされる（選択されない）。対応するアドレス線が、全て、高電位であれば、語線は選択され、対応する直列ダイオードが電流を導通しないので、対応する抵抗器２１０、２１１、２１２は、電流を導通しない。
【００１０】
矢印２４０、２５０は、非選択語線の論理ゲートを通る電流を表わしている。図２から明らかなように、アドレス・デコーダのプルアップ抵抗器２１０、２１１、２１２のうち電流を導通しないのは、選択語線に対応するプルアップ抵抗器２１０だけである。これは、大規模なメモリ・セル・アレイの場合には、多くの語線が必要になるので、問題になる。選択語線を除く語線の全てに、電流を導通するプルアップ抵抗器が含まれるので、大量の語線を含むメモリ・セル・アレイは、大量の電力を消費する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、消費電力量の少ない論理ゲートを得るための装置及び方法を提供することにある。本発明のもう１つの目的は、メモリ・アドレス・デコーダ、とりわけ、大規模メモリ・アレイのメモリ・アドレス・デコーダに組み込むのに適した論理ゲートを提供することにある。
【課題を解決するための手段】
【００１２】
本発明には、電力消費量の少ない論理ゲートを得るための装置及び方法が含まれている。論理ゲートは、メモリ・アドレス・デコーダに組み込むのに適している。
【００１３】
本発明の第１の実施態様には、論理ゲートが含まれている。論理ゲートには、電荷保持素子が含まれている。充電回路が、電荷保持素子に所定の電荷を供給する。論理ゲートの出力は、電荷保持素子の電荷の関数である。論理ゲートには、さらに、複数の入力が含まれている。複数の入力は、電荷保持素子に電気的に接続されており、複数の入力のどれかが第１の電位であれば、電荷保持素子の電荷が増減されるようになっている。
【００１４】
本発明のもう１つの実施態様には、アドレス・デコーダが含まれている。アドレス・デコーダには、電荷保持素子が含まれている。充電回路は、電荷保持素子に所定の電荷を選択的に供給する。アドレス・デコーダの出力は、電荷保持素子の電荷の関数である。アドレス・デコーダには、さらに、複数のアドレス線が含まれている。複数のアドレス線は、電荷保持素子に電気的に接続されていて、複数のアドレス線のどれかが第１の電位であれば、電荷保持素子の電荷が増減されるようになっている。
【００１５】
本発明の他の態様及び利点については、例証のため、本発明の原理を例示した添付の図面と併せて検討すれば、下記の詳細な説明から明らかになるであろう。
【発明を実施するための最良の形態】
【００１６】
例証のため図面に示されているように、本発明は、メモリ・アドレス・デコーダ内で用いるのに適した低電力論理ゲートとして具現化される。メモリ・アドレス・デコーダは、メモリ・セル・アレイ内におけるアドレス線の選択を可能にする。
【００１７】
プロセス上の理由により、読み取り専用メモリ（ＲＯＭ）集積回路の好ましい製造法は、ＲＯＭのトランジスタのような能動素子が、抵抗器、ダイオード、コンデンサ、及び、インダクタのようなＲＯＭの受動素子とは別個に処理されるようにできる方法である。この方法は、能動素子が受動素子集積回路から独立した集積回路として製作される、複数集積回路としてＲＯＭを製作することによって実現可能である。
【００１８】
前述のダイオード・メモリ素子を含むＲＯＭは、ＲＯＭの能動素子から独立した集積回路上にメモリ素子を配置して製作することが可能である。こうした構成の場合、メモリ素子を選択するための語線及びビット線の数が多くなる可能性があるので、アドレス・デコーダはメモリ素子と同じ集積回路上に組み込むのが好都合である可能性がある。従って、アドレス・デコーダには、能動素子よりも受動素子を組み込むべきである。ダイオード・抵抗論理回路は、受動素子アドレス・デコーダに組み込むことが可能である。
【００１９】
図３には、本発明の実施態様による論理ゲート３００が示されている。一般に、図３の論理ゲート３００は、ＡＮＤゲートとして機能する。
【００２０】
一般に、論理ゲート３００には、電荷保持素子３０５が含まれている。充電回路は、電荷保持素子３０５に選択的に電荷を供給する。電荷保持素子３０５の電荷の関数である論理ゲートの出力である論理ゲート出力（あるいは単に出力）（ＯＵＴＰＵＴ）が送り出される。複数の入力（ＩＮＰＵＴ１、ＩＮＰＵＴ２．．．．ＩＮＰＵＴＮ）が、電荷保持素子３０５に電気的に接続されており、複数の入力（ＩＮＰＵＴ１、ＩＮＰＵＴ２．．．．ＩＮＰＵＴＮ）のどれでもが第１の電位（例えば、ＶＣＣ−ＶＤ）未満であれば、電荷保持素子３０５の電荷が増減されるようになっているが、ここで、ＶＤは、順バイアスのかかった直列充電ダイオード両端間における電位の降下である。図３には、３つの入力だけしか含まれていないが、もちろん、論理ゲート３００は、任意の数の入力を受け入れることが可能である。
【００２１】
図３の電荷保持素子は、充電コンデンサ３０５とすることが可能である。図３の実施態様の場合、充電トランジスタ３１０をオンにする事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）によって、充電コンデンサ３０５の充電が開始される。充電トランジスタ３１０がオンになると、電源電圧ＶＣＣが、直列抵抗器３２０及び直列充電ダイオード３３０を介して、充電コンデンサ３０５に電気的に接続される。
【００２２】
一般に、充電コンデンサ３０５は、充電コンデンサ３０５両端の電位がほぼＶＣＣ−ＶＤになるまで充電されるが、ここで、ＶＤは、順バイアスのかかった直列充電ダイオード３３０両端間における電位の降下である。事前充電は期限付きである。すなわち、充電コンデンサ３０５が完全に充電されると、充電トランジスタ３１０はオフになる。
【００２３】
充電コンデンサ３０５の電荷は、入力（ＩＮＰＵＴ１、ＩＮＰＵＴ２．．．．ＩＮＰＵＴＮ）のどれかが、対応する論理ダイオード３４０、３５０、３６０をオンにするのに必要な最高電位以下の電位となるまで、充電コンデンサ３０５に維持される。論理ダイオード３４０、３５０、３６０のどれかがオンになると、充電コンデンサの電荷が増減されることになる。先行技術とは異なり、この実施態様には、プルアップ抵抗器（直列抵抗器３２０）と直列をなす逆極性のバイアス・ダイオード（直列充電ダイオード３３０）が含まれている。従って、この論理ゲートは、過渡電力を消費するだけである。
【００２４】
充電回路には、充電トランジスタ３１０を含むことが可能である。充電トランジスタは、第１の基板に配置可能な能動素子である。論理ゲート３００の残りの部分、及び、出力（ＯＵＴＰＵＴ）が接続される回路要素は、第２の基板上に配置可能である。これによって、１つの基板の能動素子をもう１つの基板の受動素子から分離するという利点が得られる。後述するように、単一充電トランジスタは、複数の論理ゲートに接続可能である。
【００２５】
図４には、動作中における図３の論理ゲートの各電位の波形が示されている。事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）は、当初、高であって、充電トランジスタ３１０（トランジスタ３１０はｐチャネル・トランジスタとして示されている）がオフになり、その結果、充電コンデンサに未知の量の電荷が含まれることになる。
【００２６】
図４には、ＯＵＴＰＵＴ１及びＯＵＴＰＵＴ２が含まれている。ＯＵＴＰＵＴ１は、論理ゲートに対する全ての入力が高電位にある場合の、図３の論理ゲートのＯＵＴＰＵＴに相当する。ＯＵＴＰＵＴ２は、論理ゲートに対する入力の少なくとも１つが低電位にある場合の、図３の論理ゲートのＯＵＴＰＵＴに相当する。
【００２７】
当初、事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）は高電位にある。これは、充電トランジスタ３１０が「オフになる」、すなわち、導通しないということに相当する。当初、ＯＵＴＰＵＴ１及びＯＵＴＰＵＴ２は、両方とも、不確定な電位にある（図４のクロスハッチングで示すように）。
【００２８】
事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）が、４１０の時点において低電位に遷移すると、充電トランジスタ３１０が「オンになる」ため、コンデンサ３０５が事前充電されるので、出力（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）は、まず、高電位（ＶＣＣ−ＶＤ）に遷移する。事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）が低電位にとどまる間、出力（（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）は高電位にとどまる。
【００２９】
事前充電線が、時点４３０において高電位に遷移すると、充電トランジスタ３１０は、再び「オフになる」。この時点において、出力（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）の電位は、動きが異なるようになる。出力（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）の電位は、入力（ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３）の電位に左右されるようになる。
【００３０】
ＯＵＴＰＵＴ１は、入力の全てが高電位にあり、対応する入力ダイオード３４０、３５０、３６０の全てが電流を導通しない場合には、論理ゲートの出力が高にとどまることを表わしている。
【００３１】
ＯＵＴＰＵＴ２は、論理ゲートに対する入力のどれかが低電位にあれば、論理ゲートの出力が低電位に遷移することを表わしている。入力電位がほぼゼロであれば、低電位はほぼＶＤに等しい。時点４２０において、遷移が示されている。
【００３２】
図５には、本発明のもう１つの実施態様による論理ゲート５００が示されている。一般に、図５の論理ゲート５００は、ＯＲゲートとして機能する。
【００３３】
一般に、論理ゲート５００には、電荷保持素子５０５が含まれている。充電回路が、電荷保持素子５０５に選択的に電荷を供給する。電荷保持素子５０５の電荷の関数である論理ゲート出力（ＯＵＴＰＵＴ）が送り出される。複数の入力（ＩＮＰＵＴ１、ＩＮＰＵＴ２．．．．ＩＮＰＵＴＮ）が、電荷保持素子５０５に電気的に接続されており、複数の入力（ＩＮＰＵＴ１、ＩＮＰＵＴ２．．．．ＩＮＰＵＴＮ）のどれかが第１の電位（例えば、ＶＤ）を超えると、電荷保持素子５０５の電荷が増減されるようになっている。図５には、３つの入力だけしか含まれていないが、もちろん、論理ゲート５００は、任意の数の入力を受け入れることが可能である。
【００３４】
当初、論理ゲート５００の充電コンデンサ５０５は、放電トランジスタ５１０、放電ダイオード５３０、及び、放電抵抗器５２０を介して放電させられる。事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）が高電位にある場合、放電トランジスタ５１０はオンになり、この結果、充電コンデンサ５０５の電荷の放電経路が形成されることになる。放電後、充電コンデンサ５０５は、一般に、充電コンデンサ５０５の電位がＶＤになるように電荷を保持するが、ここで、ＶＤは、放電ダイオード５３０両端間における電圧降下である。
【００３５】
入力（ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３）のどれかが高電位にある場合、充電コンデンサは、直列入力ダイオード５４０、５５０、５６０の１つを介して高電位になるまで充電する。入力のどれかがＶＣＣの電位にあれば、充電コンデンサはＶＣＣ−ＶＤになるまで充電する。
【００３６】
先行技術とは異なり、この実施態様には、入力ダイオード両端間の電圧がダイオードのターン・オン電圧ＶＤ（一般に、シリコンにおいて．６ボルト）未満になると、電流が流れるのを阻止する入力ダイオードが含まれている。従って、この論理ゲートは過渡電力を消費するだけである。
【００３７】
図６には、図５の論理ゲートのさまざまな時点における各電位を表わす波形が示されている。事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）は、当初低であり、充電コンデンサには、不確定な量の電荷が含まれている。
【００３８】
図６には、ＯＵＴＰＵＴ１及びＯＵＴＰＵＴ２が含まれている。ＯＵＴＰＵＴ１は、論理ゲートに対する全ての入力が低電位にある場合の、図５の論理ゲートのＯＵＴＰＵＴに相当する。ＯＵＴＰＵＴ２は、論理ゲートに対する入力の少なくとも１つが高電位にある場合の、図５の論理ゲートのＯＵＴＰＵＴに相当する。
【００３９】
当初、事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）は低電位にある。これは、充電トランジスタ５１０が「オフになる」、すなわち、導通しないということに相当する。ＯＵＴＰＵＴ１及びＯＵＴＰＵＴ２は、両方とも、不確定な電位にある（図６のクロスハッチングで示すように）。
【００４０】
事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）が、６１０の時点において高電位に遷移すると、充電トランジスタ５１０が「オンになる」ため、コンデンサ５０５が放電させられるので、出力（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）は、まず、低電位（ＶＤ）に遷移する。事前充電線（ＰＲＥ−ＣＨＡＲＧＥ）が高電位にとどまる間、出力（（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）は低電位にとどまる。
【００４１】
事前充電線が、時点６３０において低電位に遷移すると、充電トランジスタ５１０は、再び「オフになる」。この時点において、出力（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）の電位は、動きが異なるようになる。出力（ＯＵＴＰＵＴ１、ＯＵＴＰＵＴ２）の電位は、入力（ＩＮＰＵＴ１、ＩＮＰＵＴ２、ＩＮＰＵＴ３）の電位に左右されるようになる。
【００４２】
ＯＵＴＰＵＴ１は、入力の全てが低電位にあり、対応する入力ダイオード５４０、５５０、５６０の全てが電流を導通しない場合には、論理ゲートの出力が低電位にとどまることを表わしている。
【００４３】
ＯＵＴＰＵＴ２は、論理ゲートに対する入力のどれかが高電位にあれば、論理ゲートの出力が高電位に遷移することを表わしている。入力電位のどれかが高電位にあれば、高電位はほぼＶＣＣ−ＶＤに等しい。時点４２０において、遷移が示されている。
【００４４】
図７には、本発明の実施態様によるアドレス・デコーダが示されている。概ね、このアドレス・デコーダには、図３の論理ゲートが多数含まれている。各論理ゲートは、対応する語線ＷＬ１、ＷＬ２、ＷＬ３に関連している。図７には、３つの語線だけしか含まれていない。しかし、より多くの語線を含むことが可能である。
【００４５】
一般に、一度に、１つの語線だけしか、高電位にならない。高電位となった語線は、選択されるメモリ・セルに対応する。他の語線には、全て、低電位となる。先行技術とは異なり、この実施態様には、プルアップ抵抗器が含まれていない。従って、この論理ゲートは、過渡電力だけしか消費しない。
【００４６】
第１のアドレス・デコーダ論理ゲートは、第１の語線ＷＬ１の選択を可能にする。アドレス線Ａ［０］、Ａ［１］、Ａ［２］の全てが高電位にある場合に、第１の語線ＷＬ１が選択される。
【００４７】
前述の論理ゲートの場合と同様、語線の選択は、充電コンデンサ７０５の充電によって開始される。充電コンデンサ７０５は、ＰＲＥ−ＣＨＡＲＧＥ線を選択する（充電トランジスタ７１０をオンにするのに十分なほど高い電位を印加する）ことによって充電される。ＰＲＥ−ＣＨＡＲＧＥ線を選択すると、充電トランジスタ７１０、充電抵抗器７１２、及び、充電ダイオード７１４を通って、電流が流れるので、充電コンデンサ７０５が電荷を蓄積する。
【００４８】
充電コンデンサ７０５の充電が済むと、ＰＲＥ−ＣＨＡＲＧＥ線を選択解除して、語線を選択できるようにすることが可能になる。一般に、充電コンデンサ７０５は、ＶＣＣ−ＶＤの電位まで充電されている。
【００４９】
アドレス線Ａ［０］、Ａ［１］、Ａ［２］の全てが、直列入力ダイオード７１６、７１８、７２０のどれもオンにならないほど十分に高い電位にある場合には、第１の語線ＷＬ１が選択される。すなわち、直列入力ダイオード７１６、７１８、７２０のどれにも、電流を導通するものがない。従って、充電コンデンサ７０５は、その電荷の全てを保持し、第１の語線ＷＬ１が選択される。
【００５０】
アドレス線Ａ［０］、Ａ［１］、Ａ［２］のどれかが、充電コンデンサ７０５の電位よりダイオード電圧降下以上ひくい電位を有する場合、対応する直列入力ダイオード７１６、７１８、７２０は、電流を導通し、充電コンデンサ７０５は、対応する直列入力ダイオード７１６、７１８、７２０を介して放電する。これは、語線ＷＬ１が選択されないということに相当する。
【００５１】
第２のアドレス・デコーダ論理ゲートは、第２の語線ＷＬ２の選択を可能にする。アドレス線Ａ［０］（反転）、Ａ［１］、Ａ［２］の全てが高電位にある場合に、第２の語線ＷＬ２が選択される。
【００５２】
前述の論理ゲートの場合と同様、語線の選択は、充電コンデンサ７２５の充電によって開始される。充電コンデンサ７２５は、ＰＲＥ−ＣＨＡＲＧＥ線を選択する（充電トランジスタ７３０をオンにするのに十分なほど高い電位を印加する）ことによって充電される。ＰＲＥ−ＣＨＡＲＧＥ線を選択すると、充電トランジスタ７３０、充電抵抗器７３２、及び、充電ダイオード７３４を通って、電流が流れるので、充電コンデンサ７２５が電荷を蓄積する。
【００５３】
アドレス線Ａ［０］（反転）、Ａ［１］、Ａ［２］の全てが、直列入力ダイオード７３６、７３８、７３０のどれもオンにならないほど十分に高い電位にある場合には、第２の語線ＷＬ２が選択される。すなわち、直列入力ダイオード７３６、７３８、７３０のどれにも、電流を導通するものがない。従って、充電コンデンサ７２５は、その電荷の全てを保持し、第２の語線ＷＬ２が選択される。
【００５４】
アドレス線Ａ［０］（反転）、Ａ［１］、Ａ［２］のどれかが、充電コンデンサ７２５の電位よりダイオード電圧降下以上低い電位を有する場合、対応する直列入力ダイオード７３６、７３８、７３０は、電流を導通し、充電コンデンサ７２５は、対応する直列入力ダイオード７３６、７３８、７３０を介して放電する。これは、語線ＷＬ２が選択されないということに相当する。
【００５５】
第３のアドレス・デコーダ論理ゲートは、第３の語線ＷＬ３の選択を可能にする。アドレス線Ａ［０］、Ａ［１］（反転）、Ａ［２］の全てが高電位にある場合には、第３の語線ＷＬ３が選択される。
【００５６】
前述の論理ゲートの場合と同様、語線の選択は、充電コンデンサ７４５の充電によって開始される。充電コンデンサ７４５は、ＰＲＥ−ＣＨＡＲＧＥ線を選択する（充電トランジスタ７５０をオンにするのに十分なほど高い電位を印加する）ことによって充電される。ＰＲＥ−ＣＨＡＲＧＥ線を選択すると、充電トランジスタ７５０、充電抵抗器７５２、及び、充電ダイオード７５４を通って、電流が流れるので、充電コンデンサ７４５が電荷を蓄積する。
【００５７】
アドレス線Ａ［０］、Ａ［１］（反転）、Ａ［２］の全てが、直列入力ダイオード７５６、７５８、７５０のどれもオンにならないほど十分に高い電位にある場合には、第３の語線ＷＬ３が選択される。すなわち、直列入力ダイオード７５６、７５８、７５０のどれにも、電流を導通するものがない。従って、充電コンデンサ７４５は、その電荷の全てを保持し、第３の語線ＷＬ３が選択される。
【００５８】
アドレス線Ａ［０］、Ａ［１］（反転）、Ａ［２］のどれかが、充電コンデンサ７４５の電位よりダイオード電圧降下以上低い電位を有する場合、対応する直列入力ダイオード７５６、７５８、７５０は、電流を導通し、充電コンデンサ７４５は、対応する直列入力ダイオード７５６、７５８、７５０を介して放電する。これは、語線ＷＬ３が選択されないということに相当する。
【００５９】
語線の選択が済むと、充電ダイオード７１４、７３４、７５４によって、選択語線と全ての非選択語線とが分離される。
【００６０】
図７には、充電トランジスタ７１０、７３０、７５０が独立したトランジスタとして示されている。ただし、一般には、充電トランジスタ７１０、７３０、７５０は、同時に充電コンデンサの全てに事前充電を施す単一トランジスタというのが実際のところである。この構成の利点は、単一の基板外トランジスタ（既述の充電トランジスタのような）を用いて、受動素子基板上に製作されたＲＯＭデコーダ全体をプルアップすることが可能になるという点である。充電ダイオードによって、選択線が非選択線による放電から切り離される。
【００６１】
図８には、本発明のもう１つの実施態様によるアドレス・デコーダが示されている。一般に、アドレス・デコーダには、図５の論理ゲートが多数含まれている。各論理ゲートは、対応する語線に関連している。
【００６２】
各論理ゲートは、対応する語線ＷＬ１、ＷＬ２、ＷＬ３に関連している。図８には、３つの語線だけしか含まれていない。しかし、より多くの語線を含むことが可能である。
【００６３】
一般に、一度に、１つの語線だけしか、低電位にならない。低電位を有する語線は、選択されるメモリ・セルに対応する。他の語線には、全て、高電位となる。先行技術とは異なり、この実施態様には、プルアップ抵抗器が含まれていない。従って、この論理ゲートは、過渡電力だけしか消費しない。
【００６４】
第１のアドレス・デコーダ論理ゲートは、第１の語線ＷＬ１の選択を可能にする。アドレス線Ａ［０］、Ａ［１］、Ａ［２］の全てが低電位にある場合に、第１の語線ＷＬ１が選択される。
【００６５】
前述の論理ゲートの場合と同様、語線の選択は、充電コンデンサ８０５の放電によって開始される。充電コンデンサ８０５は、ＰＲＥ−ＣＨＡＲＧＥ線を選択する（充電トランジスタ８１０をオンにするのに十分なほど高い電位を印加する）ことによって放電させられる。ＰＲＥ−ＣＨＡＲＧＥ線を選択すると、充電トランジスタ８１０、充電抵抗器８１２、及び、充電ダイオード８１４を通って、電流が流れるので、充電コンデンサ８０５が放電する。
【００６６】
充電コンデンサ８０５の放電が済むと、ＰＲＥ−ＣＨＡＲＧＥ線を選択解除して、語線を選択できるようにすることが可能になる。一般に、充電コンデンサ８０５は、ＶＤの電位まで充電される。
【００６７】
アドレス線Ａ［０］、Ａ［１］、Ａ［２］の全てが、直列入力ダイオード８１６、８１８、８２０のどれもオンにならないほど十分に低い電位にある場合には、第１の語線ＷＬ１が選択される。すなわち、直列入力ダイオード８１６、８１８、８２０のどれにも、電流を導通するものがない。従って、充電コンデンサ８０５は、その電荷の全てを保持し、第１の語線ＷＬ１が選択される。
【００６８】
アドレス線Ａ［０］、Ａ［１］、Ａ［２］のどれかが、充電コンデンサ８０５の電位よりダイオード電圧降下以上に高い電位を有する場合、対応する直列入力ダイオード８１６、８１８、８２０は、電流を導通し、充電コンデンサ８０５は、対応する直列入力ダイオード８１６、８１８、８２０を介して充電する。これは、語線ＷＬ１が選択されないということに相当する。
【００６９】
第２のアドレス・デコーダ論理ゲートは、第２の語線ＷＬ２の選択を可能にする。アドレス線Ａ［０］（反転）、Ａ［１］、Ａ［２］の全てが低電位にある場合に、第２の語線ＷＬ２が選択される。
【００７０】
前述の論理ゲートの場合と同様、語線の選択は、充電コンデンサ８２５の放電によって開始される。充電コンデンサ８２５は、ＰＲＥ−ＣＨＡＲＧＥ線を選択する（充電トランジスタ８３０をオンにするのに十分なほど高い電位を印加する）ことによって放電させられる。ＰＲＥ−ＣＨＡＲＧＥ線を選択すると、充電トランジスタ８３０、充電抵抗器８３２、及び、充電ダイオード８３４を通って、電流が流れるので、充電コンデンサ８２５が放電する。
【００７１】
アドレス線Ａ［０］（反転）、Ａ［１］、Ａ［２］の全てが、直列入力ダイオード８３６、８３８、８３０のどれもオンにならないほど十分に低い電位にある場合には、第２の語線ＷＬ２が選択される。すなわち、直列入力ダイオード８３６、８３８、８３０のどれにも、電流を導通するものがない。従って、充電コンデンサ８２５は、その電荷の全てを保持し、第２の語線ＷＬ２が選択される。
【００７２】
アドレス線Ａ［０］（反転）、Ａ［１］、Ａ［２］のどれかが、充電コンデンサ８２５の電位よりダイオード電圧降下以上高い電位を有する場合、対応する直列入力ダイオード８３６、８３８、８３０は、電流を導通し、充電コンデンサ８２５は、対応する直列入力ダイオード８３６、８３８、８３０を介して放電する。これは、語線ＷＬ２が選択されないということに相当する。
【００７３】
第３のアドレス・デコーダ論理ゲートは、第３の語線ＷＬ３の選択を可能にする。アドレス線Ａ［０］、Ａ［１］（反転）、Ａ［２］の全てが低電位にある場合には、第３の語線ＷＬ３が選択される。
【００７４】
前述の論理ゲートの場合と同様、語線の選択は、充電コンデンサ８４５の充電によって開始される。充電コンデンサ８４５は、ＰＲＥ−ＣＨＡＲＧＥ線を選択する（充電トランジスタ８５０をオンにするのに十分なほど高い電位を印加する）ことによって放電させられる。ＰＲＥ−ＣＨＡＲＧＥ線を選択すると、充電トランジスタ８５０、充電抵抗器８５２、及び、充電ダイオード８５４を通って、電流が流れるので、充電コンデンサ８４５が電荷を蓄積する。
【００７５】
アドレス線Ａ［０］、Ａ［１］（反転）、Ａ［２］の全てが、直列入力ダイオード８５６、８５８、８５０のどれもオンにならないほど十分に低い電位にある場合には、第３の語線ＷＬ３が選択される。すなわち、直列入力ダイオード８５６、８５８、８５０のどれにも、電流を導通するものがない。従って、充電コンデンサ８４５は、その電荷の全てを保持し、第３の語線ＷＬ３が選択される。
【００７６】
アドレス線Ａ［０］、Ａ［１］（反転）、Ａ［２］のどれかが、充電コンデンサ８４５の電位よりダイオード電圧降下以上高い電位を有する場合、対応する直列入力ダイオード８５６、８５８、８５０は、電流を導通し、充電コンデンサ８４５は、対応する直列入力ダイオード８５６、８５８、８５０を介して放電する。これは、語線ＷＬ３が選択されないということに相当する。
【００７７】
語線の選択が済むと、充電ダイオード８１４、８３４、８５４によって、選択語線と全ての非選択語線とが分離される。
【００７８】
図８には、充電トランジスタ８１０、８３０、８５０が独立したトランジスタとして示されている。ただし、一般には、充電トランジスタ８１０、８３０、８５０は、同時に充電コンデンサの全てに事前充電を施す単一トランジスタというのが実際のところである。この構成の利点は、単一の基板外トランジスタ（既述の充電トランジスタのような）を用いて、受動素子基板上に製作されたＲＯＭデコーダ全体をプルアップすることが可能になるという点である。充電ダイオードによって、選択線が非選択線による放電から切り離される。
【００７９】
図９には、本発明の実施態様によるメモリ・システム９００が示されている。メモリ・システムには、行及び列をなすメモリ・セルを含むメモリ・アレイ９２０が含まれている。メモリ・アレイ９２０のメモリ・セルは、アドレス・デコーダ９１０を介して選択される。アドレス・デコーダ９１０には、図７または図８のアドレス・デコーダの実施態様を含むことが可能である。
【００８０】
図１０には、本発明の実施態様による計算システムが示されている。一般に、計算システムには、中央演算処理装置（ＣＰＵ）１０１０と、関連メモリ・システムが含まれている。メモリ・システムには、メモリ・アドレス・デコーダ１０１０と、図９のメモリ・アレイ９２０を含むことが可能である。
【００８１】
本発明の特定の実施態様について解説し、例証してきたが、本発明は、こうして解説及び例証した部分の特定の形態または構成に制限されるものではない。本発明は、付属の請求項による制限だけしか受けない。以下に本発明の実施態様を例示して本発明の実施の参考に供する。
【００８２】
（実施態様１）：  電荷保持素子（３０５）と、前記電荷保持素子（３０５）に所定の電荷を選択的に供給する充電回路と、前記電荷保持素子（３０５）の電荷の関数である論理ゲート出力（ＯＵＴＰＵＴ）と、複数の入力とが含まれており、前記複数の入力が前記電荷保持素子（３０５）に電気的に接続されていて、前記複数の入力のどれかが第１の電位であれば、前記電荷保持素子（３０５）の電荷が増減されるようになっていることを特徴とする、論理ゲート（３００）。
【００８３】
（実施態様２）：  前記充電回路に充電トランジスタ（３１０）が含まれることを特徴とする、実施態様１に記載の論理ゲート。
【００８４】
（実施態様３）：  単一充電トランジスタ（３１０）が、複数の論理ゲート出力の複数の電荷保持素子（７０５、７２５、７４５）に接続されていることを特徴とする、実施態様２に記載の論理ゲート。
【００８５】
（実施態様４）：  複数の入力の全てが第２の電位であれば、前記電荷保持素子（３０５）の電荷が増減されないことを特徴とする、実施態様１に記載の論理ゲート。
【００８６】
（実施態様５）：  前記充電回路が、直列ダイオード（３３０）を介して電気的にスイッチされる、前記電荷保持素子（３０５）に対する所定の電位の接続を有することを特徴とする、実施態様１に記載の論理ゲート。
【００８７】
（実施態様６）：  前記複数の入力のそれぞれが、対応する直列ダイオード（３４０、３５０、３６０）を介して、前記電荷保持素子（３０５）に電気的に接続されることを特徴とする、実施態様１に記載の論理ゲート。
【００８８】
（実施態様７）：  前記電荷保持素子（３０５）がコンデンサであることと、前記充電回路が、充電ダイオード（３３０）を介して前記コンデンサに正の充電電圧を加えることによって、前記コンデンサに電荷を供給することを特徴とする、実施態様１に記載の論理ゲート。
【００８９】
（実施態様８）：  前記複数の入力は、そのどれかが、しきい値放電電位未満の電位であれば、複数の対応する直列入力ダイオード（３４０、３５０、３６０）を介して、前記コンデンサを放電させることを特徴とする、実施態様７に記載の論理ゲート。しきい値放電電位は直列入力ダイオードを導通させない対応入力の最低電位である。
【００９０】
（実施態様９）：  前記電荷保持素子（５１０）がコンデンサであることと、前記充電回路が、放電ダイオード（５３０）を介して前記コンデンサにほぼゼロの充電電圧を加えることによって、前記コンデンサに電荷を供給することを特徴とする、実施態様１に記載の論理ゲート。
【００９１】
（実施態様１０）：  前記複数の入力は、そのどれかが、しきい値充電電位を超える電位であれば、対応する直列入力ダイオード（５４０、５５０、５６０）を介して、前記コンデンサを充電することを特徴とする、実施態様７に記載の論理ゲート。しきい値充電電位は直列入力ダイオードを導通させない対応入力の最高電位である。
【図面の簡単な説明】
【００９２】
【図１】メモリ・セル・アレイを示すブロック図である。
【図２】典型的なメモリ・アレイのアドレス・デコーダを示す図である。
【図３】本発明の実施態様による論理ゲートを示す図である。
【図４】図３の論理ゲートのさまざまな時点における各電位を表わした波形図である。
【図５】本発明のもう１つの実施態様による論理ゲートを示す図である。
【図６】図５の論理ゲートのさまざまな時点における各電位を表わした波形図である。
【図７】本発明の実施態様によるアドレス・デコーダを示す図である。
【図８】本発明のもう１つの実施態様によるアドレス・デコーダを示す図である。
【図９】本発明の実施態様によるメモリ・アレイを示す図である。
【図１０】本発明の実施態様による計算システムを示す図である。
【符号の説明】
【００９３】
３００  論理ゲート
３０５  電荷保持素子
３１０  充電トランジスタ
３３０  充電ダイオード
３４０、３５０、３６０  直列ダイオード
５１０  電荷保持素子
５３０  放電ダイオード
５４０、５５０、５６０  直列入力ダイオード
７０５、７２５、７４５  電荷保持素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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