(57)【要約】【課題】メモリ装置（１０２）における強誘電体メモリセル（４）のようなメモリセルからデータを読み取る方法および装置を提供する。【解決手段】１つのセンスアンプビットライン（ＳＡＢＬ／ＳＡＢＬ’）がプリチャージ電圧（ＶＲＥＦ）と連結され、一方、別のセンスアンプビットライン（ＳＡＢＬ’／ＳＡＢＬ）がメモリセル（４）と連結される。【選択図】　　　図５
2004030905.tif 000002
【特許請求の範囲】
【請求項１】
読み取り動作の間に第１および第２のデータビットラインの１つに連結されるメモリセルと、
前記読み取り動作の間に前記第１および第２のデータビットラインの別の１つに連結されるリファレンスと、
前記読み取り動作の間に、前記第１および第２のデータビットラインにそれぞれ連結可能な第１および第２のセンスアンプビットラインを備えるセンスアンプ回路であって、前記第１および第２のセンスアンプビットライン間の差動電圧を検知するように動作可能なセンスアンプ回路と、
前記センスアンプ回路に連結されるプリチャージ回路と、
を備えたメモリ装置であって、前記プリチャージ回路は、
前記読み取り動作の間に前記第１のセンスアンプビットラインをプリチャージ電圧に選択的に連結するよう動作可能な第１のスイッチング要素と、
前記読み取り動作の間に前記第２のセンスアンプビットラインを前記プリチャージ電圧に選択的に連結するよう動作可能な第２のスイッチング要素と、
を備え、
更に、前記プリチャージ回路は、前記読み取り動作の間に前記第１および第２のセンスアンプビットラインの他方を前記プリチャージ電圧から切り離した後に、前記第１および第２のセンスアンプビットラインの一方を前記プリチャージ電圧から切り離すよう動作可能である前記メモリ装置。
【請求項２】
メモリ装置におけるメモリセルからデータを検知する方法であって、
第１のセンスアンプビットラインを前記メモリセルに連結し、一方第２のセンスアンプビットラインがプリチャージ電圧に連結するステップと、
その後、前記第２のセンスアンプ端子を切り離して、前記第２のセンスアンプビットラインをリファレンスと連結するステップと、
を備える前記方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般には半導体装置に関し、より詳しくはメモリ装置のメモリセルに蓄積されるデータを検知する装置および方法に関する。
【０００２】
【従来の技術】
強誘電体メモリ装置およびその他の種類の半導体メモリは、パーソナル・コンピュータ・システム、組み込みプロセッサを基本とするシステム等にデータおよび／またはプログラムコードを蓄積するのに用いられる。強誘電体メモリは通例、単一トランジスタ、単一キャパシタ（１Ｔ１Ｃ）構成または２トランジスタ、２キャパシタ（２Ｔ２Ｃ）構成に組織され、そこでアドレス信号およびその他の種々の制御信号を用いてデータが装置から読み取られ、または装置に書き込まれる。個々のメモリセルは、典型的には、２進データビットを蓄えるよう適合された１つ以上の強誘電体（ＦＥ）キャパシタおよびＦＥキャパシタを一組の相補ビットラインの一方に選択的に接続し、他方のビットラインをリファレンス電圧に接続するように動作可能な１つ以上のアクセストランジスタ、典型的にはＭＯＳ装置、を備える。個々のセルは、通例、対応するデータワードの個々のビットとして組織され、ここで、所定のワードのセルは、アドレス復号回路によるプレートラインおよびワードラインの活性化を通して同時にアクセスされる。
【０００３】
強誘電体メモリ装置は、不揮発性データの蓄積を行い、２進値を蓄積するために１つの方向または別の方向に極性化される強誘電体材で構築されるキャパシタが、データメモリセルに含まれている。強誘電体効果によって、誘電体材におけるペロブスカイト結晶内の内部双極子の配列による、電界が印加されていない状態での安定した分極を保持できる。この配列は、材料の保磁界を上回る電界を強誘電体キャパシタに印加することによって選択的に達成される。反対に、印加電界の反転によって内部双極子が反転する。印加電圧に対する強磁性体キャパシタの分極の反応は、ヒステリシス曲線としてプロットされる。
【０００４】
強誘電体データセルのデータは、リファレンス電圧を第１のビットラインに接続し、セルキャパシタを相補ビットラインとプレートライン信号電圧との間に接続し、そしてセルに呼掛けることによって読み取られる。ＦｅＲＡＭセルに呼掛けるいくつかの手法がある。最も普通に行われる２つの呼掛け手法は、ステップ検知とパルス検知である。これらの呼掛け手法の双方において、セルキャパシタは、アクセスまたはパスゲートをＯＮとすることによって相補ビットラインに連結される。ステップ検知において、プレートライン電圧は接地（Ｖｓｓ）から供給電圧（Ｖｄｄ）へとステップされる。パルス検知においてプレートライン電圧がＶｓｓからＶｄｄへと、そしてＶｓｓに戻るようパルスされる。これによってビットラインの組に異なる電圧が供給され、それはセンスアンプ回路に接続される。リファレンス電圧は、典型的には、２進の「０」にプログラムされるキャパシタと関連する電圧（Ｖ“０”）と、２進の「１」にプログラムされるキャパシタの電圧（Ｖ“１”）との間の中間の電圧で供給される。センスアンプ端子に結果として得られる差動電圧は、セルに蓄積されているデータを表し、それはバッファに保留され、一組の局部ＩＯラインに印加される。
【０００５】
強誘電体メモリセルとセンスアンプ回路と局部データビットラインとの間のデータの転送は、スイッチング信号が装置における制御回路によって提供されて、種々のアクセストランジスタ、典型的にはＭＯＳ装置によって制御される。典型的な強誘電体メモリ読み取りシーケンスにおいては、２つのセンスアンプビットラインが、最初に接地にプリチャージされ、そして浮遊され、その後、目標の強誘電体メモリセルが、センスアンプビットラインの一方に接続されて呼掛けられる。その後、リファレンス電圧が残りのセンスアンプビットラインに接続され、そしてセンスアンプは、ビットラインにかかる差動電圧を検知し、そして目標のセルが２進の「０」にプログラムされたか「１」にプログラムされたかを示す電圧をラッチする。
【０００６】
何百万ものデータセルを有する近年のメモリ装置において、構成要素のサイズを低減する、およびそうでなければ装置における回路領域を一定に保って装置の密度を最大限化する必要性が継続している。したがって、折返しビット構成のようなメモリセルのレイアウトのアーキテクチャが開発されて、６４メガビット装置のような大規模メモリを実現するのに必要とされるダイ面積の量が一定に保たれる。そのような装置は、典型的には、内部でブロック、セクション、セグメント、行および列に分割される。例えば、６４Ｍ装置には、各８Ｍの８つのブロックが含まれており、各ブロックは各１Ｍの８つのセクションからなり、各セクションは３２のセグメントであって、各セグメントには、５１２ワードまたはワード当たり６４ビットの行か列が含まれている。データワードが読まれるとき、各列における対応するビットからのセルデータが、個々のデータセル列と結合される６４の個々のセンスアンプを用いて検知される。
【０００７】
【発明が解決しようとする課題】
図１には、折返しビットラインのアーキテクチャにおいて構成される５１２行（ワード）および６４列（ビット）のデータ蓄積セルＣＲＯＷ−ＣＯＬＵＭＮを有するメモリ装置２のセグメント部分が概略的に例示され、ここで、セルの各列は、一組の相補ビットラインＢＬＣＯＬＵＭＮおよびＢＬＣＯＬＵＭＮ’を介してアクセスされる。装置２の一列が図２に例示されている。セルＣ１−１乃至Ｃ１−６４は、ワードラインＷＬ１および相補ビットラインの組ＢＬ１／ＢＬ１’乃至ＢＬ６４／ＢＬ６４’を介してアクセス可能なデータワードを形成し、ここで、セルデータは、列１乃至６４とそれぞれ結合されるセンスアンプ回路Ｓ／ＡＣ１乃至Ｓ／ＡＣ６４を用いてデータ読み取り動作の間に検知される。典型的な折返しビットラインのアーキテクチャの強誘電体メモリ装置において、セルＣＲＯＷ−ＣＯＬＵＭＮには個々に、１つ以上の強誘電体セルキャパシタおよび、セル列に結合される相補ビットラインの一方とプレートラインとの間にそれらセルキャパシタを接続する１つ以上のアクセストランジスタが含まれており、ここで、他方のビットラインはリファレンス電圧に接続されている。
【０００８】
装置２において、偶数番の列と結合されるセンスアンプがセグメントの底部に配置され、一方奇数番の列と結合されるセンスアンプがセグメントの頂部に配置される。装置２の構成要素の数を低減し、またその装置密度を増大させるために、個々のリファレンス電圧発生器が各相補ビットラインの組に提供されていない。そうではなくて、共有されるリファレンス発生器がセグメント列の頂部および底部に備えられている。奇数列のリファレンス発生器８がセグメント列の底部に備えられて、偶数番の列と結合されるセンスアンプにサービスを提供し、そして奇数列リファレンス発生器８’がセグメント列の頂部に提供されて、奇数番の列と結合されるセンスアンプにサービスを提供する。発生器８、８’からのリファレンス電圧は、目標とする奇数番のデータワードが読まれているか、偶数番のデータワードが読まれているかに依存して、一組のスイッチ８ａ、８ｂの一方を用いて列におけるビットラインの一方と連結される。
【０００９】
しかしながら、複数のデータ列でリファレンス発生器８、８’を共有するには、全ての奇数番の列のリファレンスビットラインを相互に接続し、かつ全ての偶数番のデータ列のリファレンスビットラインを作動しているスイッチ８ａまたは８ｂを通して相互に接続することが必要とされる。標準的な強誘電体メモリの読み取りシーケンスにおいて、相補ビットラインはプリチャージされるかまたは接地に等しくされ、そして浮遊しておかれる。そして、センスビットライン（例えば、アクセスされるセルと結合される相補ビットラインの一方）が関係する目標のデータセルと接続され、そしてセルは呼掛けられる。そしてリファレンス発生器８、８’が、センスアンプ端子で差動電圧を確立するように、リファレンスビットライン（相補ビットラインの組の他方）と接続される。
【００１０】
しかしながら、相補ビットラインが物理的に相互に近接するために、センスビットラインを目標のセルに接続すると、対応する電圧が浮遊するリファレンスビットラインに連結されてしまう。リファレンスビットラインにおけるこれらの連結電圧は、相補センスビットラインと隣り合う列からのセンスビットラインとを含む隣り合うセンスビットラインの信号レベルに依存する。例えば、装置２におけるワードラインＷＬ１に沿う例示されたセグメントの第１のデータワードを読む際に、セルＣ１−１乃至Ｃ１−６４がセンスビットラインＢＬ１、ＢＬ２…、ＢＬ６３およびＢＬ６４に接続され、一方相補リファレンスビットラインＢＬ１’、ＢＬ２’…、ＢＬ６３’およびＢＬ６４’は、浮遊している。この点で、リファレンスビットラインＢＬ１’に誘導される電圧は、隣り合うセンスビットラインＢＬ１およびＢＬ２の電圧の関数である。リファレンスビットラインＢＬ１’、ＢＬ２’…、ＢＬ６３’およびＢＬ６４’がその後リファレンス電圧発生器８、８’に接続されるとき（奇数列リファレンスビットラインＢＬ１’、ＢＬ３’…、およびＢＬ６３’が相互に接続され、偶数列リファレンスビットラインＢＬ２’、ＢＬ４’…、およびＢＬ６４’が相互に接続される）、そのリファレンス電圧は、理想、ＶＲＥＦ０、リファレンス発生器電圧および接続されるリファレンスビットラインに誘導される平均電圧双方の関数である。平均誘導電圧は、偶数列と奇数列とについて異なる。ここで、理想リファレンス発生器電圧ＶＲＥＦ０は、それが、隣り合うビットラインにいかなる電圧も誘導されていない状態でリファレンスビットラインに生成する電圧として言及されている。典型的には、リファレンス電圧発生器は、完全な電圧源ではないことに注意する。それは通常、種々のキャパシタ間の電荷を共有することに基づいている。いかなるリファレンスビットラインに誘導されるいかなる電圧または電荷も、リファレンスビットラインの最終的な電圧ＶＲＥＦに影響を及ぼす。
【００１１】
そうして、偶数および奇数のリファレンスビットラインにかかる電圧は、ビットラインがセンスアンプ回路に接続されるとき、必ずしも電圧発生器８または８’の理想電圧に等しくない。むしろ、リファレンスビットライン電圧は、おおよそ、理想リファレンス電圧ＶＲＥＦ０と、相互接続されるリファレンスビットラインに誘導される平均電圧の関数である電圧との和である。さらには、リファレンスビットラインに掛かる電圧は、目標とするセルで検知されているデータに依存して変化し、それは、誘導される電圧が、読み取られているデータワードにおけるデータセルの値に依存するからである。
【００１２】
センスアンプ回路のリファレンス端子での電圧の値のオフセットおよび不定性のために、強誘電体メモリセルに蓄積されるデータの値を確認するためのセンス・マージンが低減される。読み取り動作の間、センスビットラインとリファレンスビットラインとの間のクロス結合を低減するのに、ビットライン・ツイスト技法が用いられている。しかしながら、これらのレイアウト技法は完全なものではなく、抹消的な改善を生じているに過ぎず、そしてまた、とりわけ装置のサイズを低減し、かつメモリ装置の装置密度を向上させながら実現するのは困難である。このように、クロス結合するリファレンスビットライン電圧の不都合な作用を、単独で、またはそのようなビットラインのツイスト・アプローチと組み合わせて、低減または緩和することのできる、強誘電体メモリセルに蓄積されるデータを検知する装置および方法を改善する必要がある。
【００１３】
【課題を解決するための手段】
本発明の一つ以上の態様を基本的に理解するために、簡単な概要を以下に提示する。この概要は、本発明の包括的な全体像ではなく、また本発明の主要なまたは重大な要素を特定することを意図するものでもなく、その範囲を示すものでもない。むしろ、概要の主要な目的は、後に提示されるより詳細な記述の前置きとして、本発明のいくつかの概念を簡単な形で提示することである。
【００１４】
本発明の一つの態様によると、読み取り動作の間に第１および第２のデータビットラインの一つに接続される強誘電体メモリセルのような一つ以上のメモリセルと、その第１および第２のデータビットラインの別のものに接続されるリファレンスと、を備えるメモリ装置が提供される。更に、センスアンプとプリチャージ回路とが備えられ、そのプリチャージ回路は、一つのセンスアンプビットラインをプリチャージ電圧に連結し、一方、他のセンスアンプビットラインは強誘電体メモリセルに接続される。これは、例えば、メモリ読み取り動作の間、隣り合ったセンスビットラインへのメモリセルの接続のためにリファレンスビットラインから誘導される電圧を放電するのに使用される。一つの実施例において、センスアンプ回路のリファレンスおよびセンスビットラインは、最初にＶＳＳまたは接地のようなプリチャージ電圧に連結されており、そしてその後、センスビットラインはデータセルに接続され、一方、リファレンスビットラインはＶＳＳに保持される。このように、リファレンスビットラインを一定の電位に維持して、強誘電体データセルにセンスビットラインを接続することと関連して、誘導される電荷が接地に放電される。
【００１５】
その後、リファレンスビットラインは、プリチャージ電圧から切り離され、リファレンス発生器に接続され、そしてセンスアンプ回路は、センスアンプビットライン間に印加される差動電圧を検知する。センスビットラインのセルとの接続の結果得られる誘導電圧は、リファレンス電圧発生器を接続する前に消失されるので、センスアンプ回路のセンス・マージンはリファレンスビットラインと隣り合ったセンスビットラインとの間の結合によって影響を受けない。このように、通常の設計において経験されるリファレンスビットラインのオフセットの問題を低減または回避するために本発明が使用される。さらには、リファレンスビットライン電圧の変動を低減するのに本発明が使用され、それは、関係する目標のセルに蓄積されるデータの変化が、もはやリファレンスビットラインの電圧値に影響しないからである。新しい技法において、リファレンス電圧発生器がリファレンスビットラインに連結されるとき、リファレンスビットラインからセンスビットラインへの連結がある。しかしながらこの連結は、全てのセンスビットラインについて同じであり、より取るに足らないものである。
【００１６】
本発明の別の態様により、第１のセンスアンプビットラインをメモリセルに連結し、一方、第２のセンスアンプビットラインをプリチャージ電圧に連結し、そしてその後、その第２のセンスアンプ端子を切り離してその第２のセンスアンプビットラインをリファレンスと連結するステップを備える、メモリ装置における強誘電体またはその他の種類のメモリセルからデータを検知する方法が提供される。その本発明の方法は、強誘電体およびその他の種類のメモリ装置におけるクロス結合したビットライン電圧の作用を低減または緩和するのに、単独で、またはツイストされたビットラインというアプローチのような相互接続レイアウト技法と組み合わせて、使用される。
【００１７】
前述のおよび関係した目的の遂行にむけて、以下の記述および添付した図面によって、本発明の、ある例示された態様および実施例が詳細に説明される。これらは、発明の原理が使用される種々の方法のほんの２、３のものを表すに過ぎない。発明の他の態様、利点および新規な特長は、図面と関連させて考慮するとき、以下の発明の詳細な説明から明らかになる。
【００１８】
【発明の実施の形態】
添付した図面をリファレンスして本発明を説明するが、全体を通して同様の要素をリファレンスするのに同様のリファレンス番号が用いられる。本発明は、メモリ装置および手順に関し、それらは読み取り動作において使用されて、隣り合ったまたは近隣するセンスビットラインからのセンスアンプリファレンスビットライン結合と関係する不都合な作用を緩和または低減する。本発明の種々の態様を１つ以上代表的に実現したものが、以下に例示され記述されるが、それは、一つのセンスアンプビットラインが、別のセンスアンプビットラインが検知されるメモリセルと結合された後または結合される間に、プリチャージ電圧と連結される折返しビットラインのアーキテクチャにおいて構成され、単一トランジスタ、単一キャパシタ（１Ｔ１Ｃ）メモリセルを備える強誘電体メモリ装置の関連においてである。しかしながら、本発明がそのような強誘電体メモリのアプリケーションに限定されるものではなく、かつここに提供される例示および記述は、代表的な性質のものであるということが、当業者には理解される。
【００１９】
図１および図２の装置２のような折返しビットラインのアーキテクチャの強誘電体メモリ装置におけるリファレンスビットライン結合の問題を低減または最小限化するのに、本発明が使用されることを発明者たちは見出した。装置２は、５１２個の１Ｔ１Ｃ強誘電体（ＦＥ）メモリセルのデータセル列からなり、その４つの４ａ乃至４ｄが図２に例示されている。ＦＥキャパシタＣＦＥ１乃至ＣＦＥ５１２およびＭＯＳアクセストランジスタ６ａ乃至６ｄが、一組の相補ビットラインＢＬ１およびＢＬ１’に沿った列に構成されている。セル４ａ乃至４ｄおよびその内容は、ワードラインおよびプレートライン信号ＷＬ１乃至ＷＬ５１２およびＰＬ１乃至ＰＬ５１２をそれぞれ用いて、ビットラインＢＬ１およびＢＬ１’を介して、読み取り、復元および書き込み動作の間にアクセスされる。ＦＥＲＡＭにおいて、典型的には、あるグループの隣り合ったプレートラインは相互に短絡されて、プレートラインドライバの数が低減される。例えば、プレートラインＰＬ１乃至ＰＬ３２は、相互に短絡されて１つのドライバだけで駆動することができる。この例において、５１２個のプレートラインでは、１６個しかプレートラインドライバが必要とされない。呼掛けられるセルについては、プレートラインおよびワードラインの双方がＯＮである。所定の時間で１つのワードラインのみがＯＮとされるので、呼掛けられるセルは１つだけに限定される。ＣＦＥ１およびＣＦＥ３のような奇数番のデータワードにおけるＦＥキャパシタは、ＷＬ１およびＰＬ１またはＷＬ３およびＰＬ３を介してそれぞれビットラインＢＬ１に接続され、そして偶数番のデータワードのＦＥキャパシタＣＦＥ２またはＣＦＥ５１２は、ＷＬ２およびＰＬ２またはＷＬ５１２およびＰＬ５１２を介してそれぞれビットラインＢＬ１’に接続される。
【００２０】
リファレンスワードライン信号ＲＷＬＯＤＤまたはＲＷＬＥＶＥＮと、リファレンスセルゲート信号ＲＣＧに従ってトランジスタ８ｄを用いて典型的に供給電圧へとプリチャージされる、プリチャージされたリファレンスキャパシタ８ｃと、を介して、トランジスタ８ａまたは８ｂを用いる共有のリファレンス電圧発生器８から他のデータセル列ビットラインにリファレンス電圧ＶＲＥＦが印加される。前述の通り、リファレンス発生器８は、多数のデータセル列間で共有される。すなわち、リファレンス発生器キャパシタ８ｃおよびトランジスタ８ｄは、リファレンス発生器に結び付けられたすべての列に共通である。しかしながら、トランジスタ８ａおよび８ｂは、各列にただ一つしかない。従来のクロス結合したラッチセンスアンプ回路１２が備えられて、センスアンプビットラインＳＡＢＬおよびＳＡＢＬ’を有しており、それは、センスアンプイネーブル信号ＳＥおよびＳＥ’を用いてイネーブルされる。データおよびセンスアンプビットラインの組ＢＬ１／ＢＬ１’およびＳＡＢＬ／ＳＡＢＬ’は、信号ＴＧＳ１を用いるセンスアンプ接続回路１６のトランジスタ１６ａおよび１６ｂをそれぞれ介して相互に接続可能である。センスアンプビットラインＳＡＢＬ／ＳＡＢＬ’は、局部ＩＯ選択信号ＬＩＯＳに従って、トランジスタ２０ａおよび２０ｂを備えるＩＯ選択回路を介して局部ＩＯラインＬＩＯ／ＬＩＯ’にそれぞれ接続可能である。
【００２１】
読み取り動作の間、ビットラインＢＬ１およびＢＬ１’並びにセンスアンプビットラインＳＡＢＬおよびＳＡＢＬ’は、スイッチ１６ａおよび１６ｂを備えるプリチャージ信号ＰＲＣを介して、トランジスタ１６ａおよび１６ｂ並びに１２ａおよび１２ｂを用いて最初はＶＳＳまたは接地にプリチャージされ、ＴＧＳ１信号の動作を介して閉ざされ、そして浮遊される。そしてセンスビットライン（例えば、アクセスされるセルと関連する相補ビットラインのもの）は、関係する目標のデータセルに接続される。例えば、最初のセル４ａが読み取られるとき、ビットラインＢＬ１／ＳＡＢＬは、センスビットラインであり、そして相補ビットラインＢＬ１’／ＳＡＢＬ’は、リファレンスビットラインである。しかしながら、データセル４ａのセンスビットラインＢＬ１／ＳＡＢＬへの接続によって、対応する電圧が、浮遊するリファレンスビットラインＢＬ１’／ＳＡＢＬ’へと連結されるものとなる。
【００２２】
リファレンス発生器キャパシタ８ｃが、その後トランジスタ８ｂを介してリファレンスビットラインＢＬ１’／ＳＡＢＬ’に接続されるとき、センスアンプリファレンスビットラインＳＡＢＬ’に結果として得られる電圧は、リファレンス発生器電圧ＶＲＥＦ０とセンスビットラインＢＬ１／ＳＡＢＬ（例えば、リファレンスビットラインＳＡＢＬ’に隣り合ったまたはその近隣の他のセンスビットラインと同様）の電圧との関数である。さらには、複数のリファレンスビットラインの、単一のリファレンス発生器を共有するための相互への接続によって、そこで結果として得られる電圧は、リファレンス電圧とメモリセグメントにおいてそのように相互接続される全てのリファレンスビットラインに誘導される電圧との関数となる。例えば、リファレンスビットラインＳＡＢＬ’に分け与えられる誘導電圧は、約３０ｍＶ乃至４０ｍＶまでにもなり得、それは、「０」にプログラムされるセルと「１」にプログラムされるセルとの間を区別するセンス・マージンが、１００ｍＶ乃至２００ｍＶにしか過ぎない回路において重大なものであることを、発明者たちは見出した。このように、リファレンスビットライン電圧に誘導されたオフセットと不定性が、装置２のような、とりわけ、リファレンス電圧発生器がいくつかのリファレンスビットライン間で共有される、従来の折返しビットラインメモリ装置の欠点であることを、発明者たちは理解している。
【００２３】
リファレンスビットラインへのリファレンス電圧の接続に先立ってこれらの電圧を低減または削減するのに使用される方法および装置が、本発明により提供される。図３乃至図７ｂには、代表的な折り返しビットライン・アーキテクチャの強誘電体メモリ装置１０２が例示されており、ここで図３には、本発明による代表的なセンスアンプおよびプリチャージ回路１１２および１１４がそれぞれ例示されている。以下にセンスアンプ回路１１２の一部として例示され記述されるが、本発明によるプリチャージ回路１１４およびその他のプリチャージ回路は別の回路であって、ここに例示され記述される代表的なセンスアンプ回路１１２から離れた別のセンスアンプ回路と関連して使用される。また、本発明の種々の態様が、ここに例示され記述される代表的な折り返しビットライン装置１０２とは異なるサイズおよび構成のメモリ装置と関連して使用されることも理解される。
【００２４】
図３および図５に例示されるように、メモリ装置１０２は行および列に構成される強誘電体メモリセル４を備え、ここで、５１２個のセル４が、読み取り動作の間、関係するセルが奇数番のデータワードに結合されるか偶数番のデータワードに結合されるかに依存して、それぞれ、第１または第２のデータビットラインＢＬ１またはＢＬ’１に接続される。装置１０２の構成要素のあるものは、図２のメモリ装置２に関して前述のものと同様であり、同様の番号付けがされており、その説明が簡略化のために省略されている。
【００２５】
代表的なプリチャージ回路１１４は、読み取り動作の間、第１および第２のプリチャージ信号ＰＲＣ１およびＰＲＣ２にそれぞれ従って、第１および第２のセンスアンプビットラインＳＡＢＬおよびＳＡＢＬ’をＶＳＳまたは接地に選択的に接続する第１および第２のＭＯＳトランジスタ型スイッチング要素１１４ａおよび１１４ｂを備える。代表的な装置１０２におけるプリチャージ信号ＰＲＣ１およびＰＲＣ２は、図７Ａおよび図７Ｂに関して例示され以下により詳細に記述されるように、制御回路１２２によって独立して提供される。他のスイッチング構成要素も考慮され、他の実施例も可能であって、スイッチ１１４ａおよび１１４ｂがセンスアンプビットラインＳＡＢＬ／ＳＡＢＬ’をプリチャージ電圧に接続するが、本発明の範囲内では接地である必要が無い。また、スイッチ１１４ａおよび１１４ｂは、適当な制御信号を備えるＰＭＯＳトランジスタ、またはＮＭＯＳトランジスタとＰＭＯＳトランジスタとの組み合わせによって置き換えることができる。
【００２６】
以下の説明において、センスアンプビットラインＳＡＢＬ／ＳＡＢＬ’とデータビットラインＢＬ１／ＢＬ１’とのあるものは、「センスビットライン」および「リファレンスビットライン」として様々に言及される。これらの用語は、どのセルが検知されているのかに依存して、検知されているメモリセルかリファレンス発生器８かのいずれかとの、あるビットラインの読み取り動作特有の関連を指示するためにここに用いられている。特定の読み取り動作の間、センスアンプビットラインＳＡＢＬ／ＳＡＢＬ’の１つが、リファレンス電圧ＶＲＥＦと接続するよう充当され、ここで、読み取り動作に関するリファレンスビットラインとして言及される。他のセンスアンプビットラインが、読み取り動作の一部の間検知されるセル４と連結され、そしてセンスビットラインと称される。これに関して、その列においてどのセルがアクセスされているのかに依存して、同じセンスアンプビットラインが、１つの読み取り動作の間のリファレンスビットラインであり別の読み取り動作ではセンスビットラインであることが理解される。
【００２７】
例えば、メモリセル４ａが読み取り動作で目標とされるとき（例えば、セグメントにおける奇数番のデータワードが読み取られるとき）、データビットラインＢＬ１とセンスアンプビットラインＳＡＢＬとがセル４ａと関連してセンスビットラインと称され、一方、他のビットラインＢＬ１’およびＳＡＢＬ’がリファレンス電圧ＶＲＥＦと結合され（例えば、トランジスタ８ｂと制御回路１２２からの信号ＲＷＬＯＤＤとを介して）、そしてそれ故に、その読み取り動作に関するリファレンスビットラインと称される。あるいは、偶数番のデータワードが読み取られるとき、例えば、セル４ｂのデータが検知されるところで、ビットラインＢＬ１’ＳＡＢＬ’がセル４ｂと結合されてセンスビットラインと称され、一方、他のビットラインＢＬ１およびＳＡＢＬがリファレンス電圧ＶＲＥＦと結合され（例えば、トランジスタ８ａと信号ＲＷＬＥＶＥＮを介して）、そしてそれ故に、その読み取り動作に関するリファレンスビットラインと称される。
【００２８】
また図４をリファレンスすると、代表的な制御回路１２２によって、プリチャージ信号ＰＲＣ１およびＰＲＣ２に加え、メモリ１０２装置におけるスイッチング要素の動作のための他の様々なタイミングおよび／または制御信号１２２ａが提供される。発明による様々な信号１２２ａの機能を実現するために、周知のように論理および／またはその他の構成要素から制御回路１２２が創り出される。この点で、プリチャージ信号ＰＲＣ１およびＰＲＣ２を提供する制御回路は、他の信号１２２ａを提供する回路からは分離されるか、または、ここに記述されるように単一の制御回路１２２に一体化されることに注意する。図４および図５に例示されるとおり、代表的な制御回路１２２はまた、リファレンス電圧ＶＲＥＦをリファレンスビットラインに選択的に接続するために、リファレンスワードライン信号ＲＷＬＯＤＤおよびＲＷＬＥＶＥＮをリファレンス発生器回路８に提供する。
【００２９】
制御回路１２２は更に、適切なワードラインおよびプレートライン信号ＷＬ１乃至ＷＬ５１２およびＰＬ１乃至ＰＬ５１２を、それぞれ装置１０２のメモリセル４に提供する。前述のとおり、プレートラインドライバおよびまたプレートライン制御信号の数を低減するために、いくつかのプレートラインを一緒にしてグループ分けできる。例えば、プレートラインＰＬ１乃至ＰＬ３２は短絡することができ、ＰＬ１−３２と呼ばれる。その場合、１６のプレートグループＰＬ１−３２、‥‥‥‥ＰＬ４８１−５１２がある。選択されるプレートグループの数は、プレートラインドライバの数とプレートドライバ値の面積とプレートグループ値の容量との間のトレードオフである。ブロック、セクション、セグメント、列、行などに向けての装置１０２の特定の組織化を考慮して、これらの信号は、少なくとも部分的には、メモリ１０２におけるアドレス復号回路（図示されていない）から得られる。図６に例示されるとおり、代表的な装置１０２は、各々８Ｍの８つのブロックをもつ６４Ｍのメモリコアを備える。各ブロックは、各１Ｍの８つのセクションを備え、そして各セクションは３２のセグメントを備え、各セグメントは５１２ワード、またはワード当たり６４ビットの行または列を備える。
【００３０】
データワードが読まれるとき、各列における対応するビットからのセルデータが６４の個々のセンスアンプを用いて検知され、ここで、そのようなセグメントの１つの一部が図５に例示されている。制御回路１２２は更に、読み取りおよびその他の動作の間に、トランジスタ１６ａおよび１６ｂを介してデータビットラインＢＬ１／ＢＬ１’をセンスアンプビットラインＳＡＢＬ／ＳＡＢＬ’と接続するために、Ｔゲート選択信号ＴＧＳ１をセンスアンプ接続回路１６に提供し、並びにセンスアンプイネーブル信号ＳＥ／ＳＥ’をセンスアンプ回路１１２のトランジスタＭＰ２およびＭＮ２に提供する。また、センスアンプビットラインＳＡＢＬ／ＳＡＢＬ’をトランジスタ１２０ａおよび１２０ｂをそれぞれ介して、局部ＩＯラインＬＩＯおよびＬＩＯ’に選択的に接続するために、回路１２２は、局部ＩＯ選択スイッチング制御信号ＬＩＯＳをＩＯ選択回路１２０に提供する。
【００３１】
ここで図３、図５、図７Ａおよび図７Ｂをリファレンスすると、代表的なプリチャージ回路１１４は最初に、制御回路１２２が信号ＰＲＣ１およびＰＲＣ２をハイに駆動してＴＧＳ１信号がスイッチング装置１６ａおよび１６ｂをＯＮに保つことによって、ビットラインＢＬ１およびＢＬ１’ならびにセンスアンプビットラインＳＡＢＬおよびＳＡＢＬ’をプリチャージ電圧（例えば、装置１０２における接地）に接続する。このように、トランジスタ１１４ａおよび１１４ｂは最初、リファレンス回路８と検知されているデータセル４とからのリファレンス電圧ＶＲＥＦと連結する前に、ビットラインＢＬ１／ＢＬ１’およびＳＡＢＬ／ＳＡＢＬ’を周知の電位に等しくするかプレチャージする。図７Ａにおいて、タイミング図１３０は、ワードラインＷＬ１に沿う第１のデータワードの読み取り動作の目標とするセル（例えば、図５のセル４ａ）の一部について制御信号ＲＷＬＯＤＤ、ＷＬ１、ＰＲＣ１、ＰＲＣ２およびＰＬ１を例示する。図７Ｂには、ワードラインＷＬ２に沿う第２のデータワードの読み取り動作の目標とするセルの一部について、信号ＲＷＬＥＶＥＮ、ＷＬ２、ＰＲＣ１、ＰＲＣ２およびＰＬ２を備えるタイミング図１４０が例示されている。タイミング図１３０および１４０に例示される読み取り動作の一部の間、センスアンプ接続回路１６のトランジスタ１６ａおよび１６ｂは、信号ＴＧＳ１を介してオンであって、それによって、センスアンプビットラインＳＡＢＬ／ＳＡＢＬ’をデータビットラインＢＬ１／ＢＬ１’と接続する。トランジスタ１６ａおよび１６ｂは、オプションで完全に省略することができることに注意する。その場合、ＳＡＢＬ／ＳＡＢＬ’は直接ＢＬ１／ＢＬ１’に接続する。別のオプションでは、プリチャージ回路を直接、センスアンプ回路の外のセンスビットラインおよびリファレンスビットライン（ＢＬ１／ＢＬ１’）に接続する。その場合、ＳＡＢＬ／ＳＡＢＬ’は、トランジスタ１６ａおよび１６ｂをＯＮに保つことによってプリチャージ電圧に放電される。
【００３２】
ＷＬ１に沿うデータワードを読み取るために、プリチャージ回路１１４は、リファレンスビットラインＳＡＢＬ’およびセンスビットラインＳＡＢＬをトランジスタ１１４ａ、１１４ｂを通してプリチャージ電圧（例えば、接地）に連結し、そしてその後、センスビットラインＳＡＢＬ（例えば、そしてそれ故にＢＬ１）を第１のプリチャージ信号ＰＲＣ１がローとなる時間１３２（図７Ａ）にプリチャージ電圧から切り離す。制御回路１２２は、その後信号ＰＲＣ２を時間１３６までハイに保持し、その間ワードラインＷＬ１はハイとなり、それによって、センスビットラインＳＡＢＬを目標のセル４ａと時間１３４で連結する。プレート電圧ＰＬ１（または、３２本のプレートラインが一緒にされてグループ分けされているならば、ＰＬ１−３２）が時間１３５ａから１３５ｂまで適当にパルスされてセルに呼掛ける。最善の結果のためには、時間１３５ｂは時間１３６より前である。呼掛けの結果、ビットラインＢＬ１およびセンスビットラインＳＡＢＬ１で信号が発現する。このタイミングのシーケンスでは、データセル４ａをセンスビットラインＳＡＢＬに連結する（例えば、および装置１０２の他のセル４を隣り合ったまたは近接するセンスビットラインに連結する）ことによって、リファレンスビットラインＳＡＢＬ’を誘導された電圧に掛けることのできる期間、リファレンスビットラインＳＡＢＬ’が安定した電圧に有効に保持される。このように、プリチャージ回路１１４は、そのような誘導された電圧を、有利に接地に放電し、その後リファレンス電圧ＶＲＥＦが、期間１３８の終わりにリファレンスビットラインＳＡＢＬ’に結合されるとき、そのような誘導された電圧がいずれも消散されるものとする。このように、センスアンプ１１２がビットラインＳＡＢＬ／ＳＡＢＬ’に掛かる差動電圧を検知し始めるときのリファレンスビットラインＳＡＢＬ’の電圧は、オフセットまたは図１および図２のメモリ２のような従来の装置において経験されるバリエーションを受けることがない。
【００３３】
代表的な制御回路１２２およびプリチャージ回路１１４は、最初にセンスビットラインＳＡＢＬとリファレンスビットラインＳＡＢＬ’の双方をプリチャージ電圧（例えば、接地）に接続し、そして、センスビットラインをメモリセル４に連結し（時間１３４）、一方、リファレンスビットラインＳＡＢＬ’はなおもプリチャージ電圧に連結されるが、他の実施例が発明の範囲内で考慮されており、それによると、ワードラインＷＬ１が活性化してハイであり、リファレンス電圧ＶＲＥＦがまだリファレンスビットラインに接続されていない期間１３８の間、リファレンスＳＡＢＬ’ビットラインがプリチャージ電圧に連結されている。
【００３４】
このように、本発明は有利に使用されるもので、データセル４を装置１０２のセンスビットラインと接続することによる、リファレンスビットラインに誘導される電圧の不利益な作用を緩和または回避する。このように、図７Ａにおいて、期間１３８の如何なる部分の間もリファレンスビットラインをプリチャージ電圧（例えば、信号ＰＲＣ２ハイ）と連結する如何なる実施例も、本発明および添付した特許請求の範囲の範囲内に入るものと考慮される。更には、本発明によると、リファレンスビットラインがプリチャージ電圧と連結されるときにセルがセンスビットラインと結合されたままであってもなくても、データセルがセンスビットラインと連結された後であってリファレンスビットラインがリファレンス電圧と連結される前の何時でも、リファレンスビットラインをプリチャージ電圧に連結することが考慮される。
【００３５】
メモリ１０２において偶数番のデータワードを目標とする読み取り動作について同様の動作が備えられる。図７Ｂにおいて、ＷＬ２に沿うデータワードを目標とする読み取り動作について信号タイミング１４０が例示されており、ここで、プリチャージ回路１１４は最初に、リファレンスビットラインＳＡＢＬとセンスビットラインＳＡＢＬ’とをプリチャージ電圧に連結させ、そしてその後、第２のプリチャージ信号ＰＲＣ２がローになる時間１４２にセンスビットラインＳＡＢＬ’をプリチャージ電圧から切り離す。その後、時間１４６まで第１のプリチャージ信号ＰＲＣ１はハイに保持され、その時間中にワードラインＷＬ２は時間１４４でハイになり、センスビットラインＳＡＢＬ’を目標のセル４ｂと連結させる。プレート電圧ＰＬ２（または、３２本のプレートラインが一緒にされてグループ分けされるならば、ＰＬ１−３２）が、時間１４５ａから時間１４５ｂに適切にパルスされてセルに呼掛ける。最善の結果のためには、時間１４５ｂが時間１４６の前である。呼掛けの結果、ビットラインＢＬ１’およびセンスビットラインＳＡＢＬ１’上に信号が発現する。その後、期間１４８の終わりに、リファレンス電圧ＶＲＥＦがリファレンスビットラインＳＡＢＬと連結され、そして、センスアンプ１１２は差動電圧を検知してセル４ｂのデータを確認することができる。
【００３６】
ここで、図８をリファレンスすると、本発明の別の態様によって、読み取り動作の間に強誘電体メモリ装置を動作する方法が提供される。本発明によるメモリ装置における強誘電体メモリセルからデータを検知する代表的な方法２００が図８に例示されている。方法２００は一連の動作または事象として以下に例示され記述されるが、本発明は例示されたそのような動作または事象の順序付けによって制限されるものでないことが理解される。例えば、いくつかの動作が、異なる順序で、および／または、ここに例示および／または記述された発明によるものから離れた他の動作または事象と同時に起こってもよい。また、本発明による手順を実現するのに、例示されたステップ全てが必要とされるわけでもない。更には、本発明による方法は、ここに例示され記述されるメモリ装置の動作と関連してならびに例示されていない他の構造と関連して実現されてもよい。
【００３７】
２０２で始まって、代表的な方法２００は、第１のセンスアンプビットラインを強誘電体メモリセルと連結し、そしてその後、第２のセンスアンプビットラインをリファレンスと連結する前に、誘導される電圧を第２またはリファレンスセンスアンプビットラインから放電するステップを備える。２０４では、センスビットラインおよびリファレンスビットラインは、接地またはＶＳＳのような所定の電位に連結される。そして、センスビットラインは２０６でＶＳＳから切り離され、２０８でデータセルと連結される。その後、２１０でリファレンスビットラインはＶＳＳから切り離され、２１２でリファレンス発生器に連結される。そして、リファレンス発生器は、２１４でリファレンスビットラインから切り離されて、センスアンプは２１６でイネーブルされる。そして、検知されたデータは２１８で局部のＩＯラインに転送されて、その検知されたデータは、２２２で方法２００が終わる前に２２０でデータセルに戻される。
【００３８】
本発明は、１つ以上の実施例に関して例示され記述されているけれども、この明細書および添付した図面を読んで理解することで、当業者は等価の代替案および修正を思い起こす。とりわけ前述の構成要素（組立体、装置、回路、システムなど）によって実行される様々な機能に関して、そのような構成要素を記述するのに用いられる用語（「手段」と称するものを含む）は、そうでないことを指示する断りがなければ、たとえここに例示される発明の代表的な実施例において機能を実現する、開示された構造に構造的に等価でなくとも、記述される構成要素の特有の機能を実行する如何なる構成要素にも（例えば、機能的に等価であるもの）対応することが意図されている。また、発明の特定の特長がいくつかの実施例の１つのみに関して開示されている一方で、そのような特長が、所定のまたは特定のアプリケーションについて所望され、利点があるように、他の実施例の１つ以上の他の特長と組み合わされてもよい。更には、「含んでいる」、「含む」、「有している」、「有する」、「備える」という用語またはそれらの変形が、詳細な説明および特許請求の範囲のいずれかで用いられている点について、そのような用語は「備える」という用語と同様に包括的であることが意図されている。
【００３９】
以上の説明に関して更に以下の項を開示する。
（１）読み取り動作の間に第１および第２のデータビットラインの１つに連結されるメモリセルと、
前記読み取り動作の間に前記第１および第２のデータビットラインの別の１つに連結されるリファレンスと、
前記読み取り動作の間に、前記第１および第２のデータビットラインにそれぞれ連結可能な第１および第２のセンスアンプビットラインを備えるセンスアンプ回路であって、前記第１および第２のセンスアンプビットライン間の差動電圧を検知するように動作可能なセンスアンプ回路と、
前記センスアンプ回路に連結されるプリチャージ回路と、
を備えたメモリ装置であって、前記プリチャージ回路は、
前記読み取り動作の間に前記第１のセンスアンプビットラインをプリチャージ電圧に選択的に連結するように動作可能な第１のスイッチング要素と、
前記読み取り動作の間に前記第２のセンスアンプビットラインを前記プリチャージ電圧に選択的に連結するよう動作可能な第２のスイッチング要素と、
を備え、
更に、前記プリチャージ回路は、前記読み取り動作の間に前記第１および第２のセンスアンプビットラインの他方を前記プリチャージ電圧から切り離した後に、前記第１および第２のセンスアンプビットラインの一方を前記プリチャージ電圧から切り離すよう動作可能である前記メモリ装置。
（２）前記プリチャージ回路は、前記読み取り動作の間に前記メモリセルと結合されたセンスアンプビットラインを前記プリチャージ電圧から切り離した後に、前記リファレンスと結合されるセンスアンプビットラインを前記プリチャージ電圧から切り離すように動作可能である第１項記載のメモリ装置。
（３）前記プリチャージ回路は、前記読み取り動作の間に他方のセンスアンプビットラインが前記メモリセルに連結された後に、前記リファレンスと結合される前記センスアンプビットラインを前記プリチャージ電圧から切り離すよう動作可能である第２項記載のメモリ装置。
（４）前記プリチャージ回路は、前記読み取り動作の間に他方のセンスアンプビットラインが前記メモリセルに連結された後に、前記リファレンスと結合されるセンスアンプビットラインを前記プリチャージ電圧から切り離すよう動作可能である第１項記載のメモリ装置。
（５）前記第１のスイッチング要素は、前記プリチャージ電圧に連結される第１のソース／ドレインと、前記第１のセンスアンプビットラインに連結される第２のソース／ドレイン領域と、ゲートと、を備えた第１のＭＯＳトランジスタを備え、
前記第２のスイッチング要素は、前記プリチャージ電圧に連結される第１のソース／ドレインと、前記第２のセンスアンプビットラインに連結される第２のソース／ドレイン領域と、ゲートと、を備えた第２のＭＯＳトランジスタを備えた第１項記載のメモリ装置。
（６）前記プリチャージ電圧が接地である第５項記載のメモリ装置。
（７）前記第１および第２のＭＯＳトランジスタの前記ゲートにそれぞれ第１および第２のプリチャージ信号を提供する制御回路を更に備え、
前記第１のＭＯＳトランジスタは、前記第１のプリチャージ信号が第１の状態にあるとき前記第１のセンスアンプビットラインを前記プリチャージ電圧に連結し、そして前記第１のプリチャージ信号が第２の状態にあるとき前記第１のセンスアンプビットラインを前記プリチャージ電圧から切り離し、
前記第２のＭＯＳトランジスタは、前記第２のプリチャージ信号が第１の状態にあるとき前記第２のセンスアンプビットラインを前記プリチャージ電圧に連結し、そして前記第２のプリチャージ信号が第２の状態にあるとき前記第２のセンスアンプビットラインを前記プリチャージ電圧から切り離す第５項記載のメモリ装置。
（８）前記メモリセルが、少なくとも１つの強誘電体キャパシタを備えた強誘電体メモリセルである第１項記載のメモリ装置。
（９）読み取り動作の間に、第１および第２のデータビットラインの１つに連結されるメモリセルと、
前記読み取り動作の間に、前記第１および第２のデータビットラインの別の１つに連結されるメモリセルと、
前記読み取り動作の間に、前記第１および第２のデータビットラインにそれぞれ連結可能な第１および第２のセンスアンプビットラインを備えたセンスアンプ回路であって、前記第１および第２のセンスアンプビットライン間の差動電圧を検知するように動作可能なセンスアンプ回路と、
他方のセンスアンプビットラインを前記メモリセルに結合した後であって且つ前記センスアンプビットラインの前記１つを読み取り動作の間前記リファレンスに連結する前に、前記センスアンプ回路に連結され、かつ前記センスアンプビットラインの一方をプリチャージ電圧に連結するよう動作可能であるプリチャージ回路と、
を備えたメモリ装置。
（１０）メモリ装置におけるメモリセルからデータを検知する方法であって、
第１のセンスアンプビットラインを前記メモリセルに連結し、一方第２のセンスアンプビットラインがプリチャージ電圧に連結するステップと、
その後、前記第２のセンスアンプ端子を切り離して、前記第２のセンスアンプビットラインをリファレンスと連結するステップと、
を備える前記方法。
【００４０】
（１１）メモリ装置（１０２）における強誘電体メモリセル（４）のようなメモリセルからデータを読み取る方法および装置が開示され、１つのセンスアンプビットライン（ＳＡＢＬ／ＳＡＢＬ’）がプリチャージ電圧（ＶＲＥＦ）と連結され、一方、別のセンスアンプビットライン（ＳＡＢＬ’／ＳＡＢＬ）がメモリセル（４）と連結される。
【図面の簡単な説明】
【図１】従来の折返しビットライン強誘電体メモリ装置のセグメント部分を例示する概略図である。
【図２】図１のメモリ装置の列の一部を例示する概略図である。
【図３】本発明による強誘電体メモリ装置における代表的なセンスアンプおよびプリチャージ回路を例示する概略図である。
【図４】図３の装置におけるプリチャージ回路にタイミングおよび制御信号を提供する代表的な制御回路を例示する概略図である。
【図５】図３および図４の装置におけるメモリ列の一部を例示する概略図である。
【図６】図３乃至図５の代表的なメモリ装置のセグメント部分を例示する概略図である。
【図７】発明による代表的な第１および第２のプリチャージ信号を例示する代表的なタイミング図である。
【図８】発明の別の態様による強誘電体メモリセルからデータを検知する代表的な方法を例示するフロー図である。
【符号の説明】
２、１０２　メモリ装置
４　メモリセル
６ａ、６ｂ、６ｃ、６ｄ　ＭＯＳアクセストランジスタ
８、８’　リファレンス発生器
８ａ、８ｂ、８ｄ　トランジスタ
８ｃ　リファレンスキャパシタ
１２　ラッチセンスアンプ回路
１２ａ、１２ｂ　トランジスタ
１６ａ、１６ｂ　トランジスタ
２０ａ、２０ｂ　トランジスタ
１１２　センスアンプ
１１４　プリチャージ回路
１１４ａ、１１４ｂ　スイッチ
１２２　制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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