(57)【要約】【課題】  小さいグリッチとスキューを有しながらも高速での動作が可能なデジタル／アナログ変換装置の提供。【解決手段】  それぞれ異なる電流出力量を有する電流セルと、電流セルを選択的にイネーブルさせる電流スイッチ、及び電流スイッチによる電流セルの出力電流に対応する電圧によりアナログ信号を得ており、電流スイッチは、電流セルが有する出力電流量によらず一定の容量性負荷を有するようにアスペクト比が調整されたＭＯＳトランジスタを備えるデジタル／アナログ変換装置。【選択図】    図４
2004229304.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なる電流出力量を有する電流セルと、前記電流セルを選択的にイネーブルさせる電流スイッチ、及び前記電流スイッチによる前記電流セルの出力電流に対応する電圧によりアナログ信号を得るデジタル／アナログ変換装置において、
前記電流スイッチは、前記電流セルが有する出力電流量に拘わらず一定の容量性負荷を有するようにアスペクト比が調整されたＭＯＳトランジスタを備え、前記一定の容量性負荷によって前記それぞれ異なる電流出力を有する電流セルがオン・オフ時に発生するスキュー及びグリッチを減少させることを特徴とする小さいスキュー及びグリッチを有するデジタル／アナログ変換装置。
【請求項２】
前記ＭＯＳトランジスタは、前記ＭＯＳトランジスタのソース端とドレイン端との距離Ｌと前記距離Ｌに垂直な方向に形成される幅Ｗとの積が前記電流セルが有する電流容量に拘わらず一定であることを特徴とする請求項１に記載の小さいスキュー及びグリッチを有するデジタル／アナログ変換装置。
【請求項３】
前記容量性負荷は、前記ＭＯＳトランジスタのゲート端とソース端との間、ゲート端とドレイン端との間、及びゲート端と前記ＭＯＳトランジスタの基板との間で形成される寄生キャパシタンスの総和であることを特徴とする請求項２に記載の小さいスキュー及びグリッチを有するデジタル／アナログ変換装置。
【請求項４】
前記電流スイッチは、前記電流セルが有する前記電流容量に反比例するターン・オン抵抗を有することを特徴とする請求項１に記載の小さいスキュー及びグリッチを有するデジタル／アナログ変換装置。
【請求項５】
前記電流スイッチをオン・オフする電圧レベルを前記電流スイッチの最小動作点に下げるための電圧制御部を更に含むことを特徴とする請求項１に記載の小さいスキュー及びグリッチを有するデジタル／アナログ変換装置。
【請求項６】
前記電流スイッチは、前記電流スイッチをオン・オフするための信号と、これを反転した信号とに応答して前記電流源が電源電圧と接地電圧との間で常時電流パスを形成するように交互に動作することを特徴とする請求項１に記載の小さいスキュー及びグリッチを有するデジタル／アナログ変換装置。
【請求項７】
前記電流セルは、少なくとも２つの群に分けられ、前記分けられた群のいずれかはサーモメーター方式によって同一の電流出力量を有するように設計することを特徴とする請求項１に記載の小さいスキュー及びグリッチを有するデジタル／アナログ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル／アナログ変換装置に係り、特に、デジタルからアナログへの変換の際、小さいグリッチ及びスキューを有するデジタル／アナログ変換装置に関する。
【背景技術】
【０００２】
一般に、デジタルからアナログへの変換は、デジタル信号によりオン・オフするスイッチによって制御される多数の電流源から出力される電流の和に対応する電圧値を求めることで行われる。このとき、それぞれの電流源は、デジタル信号が有する重み値によって互いに異なる出力電流量を有する。例えば、４ビットのデジタル／アナログ変換装置の場合、最下位ビット（ＬＳＢ：Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）と最上位ビット（ＭＳＢ：Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に対応する電流源から出力される電流は、少なくとも２倍以上の差を有する。このような電流量の差を有する電流源のスイッチングの際、通電する電流量の大きい電流源ほどスイッチング応答速度が低下し、これを解決するためには、通電する電流量の大きい電流源の内部抵抗が低くなければならない。これに伴い、デジタル／アナログ変換装置を構成する電流源の数が増加すればするほど上位ビットに対応する電流源をスイッチングするスイッチのターン・オン抵抗は低くならなければならない。
【０００３】
図１は、デジタル／アナログ変換装置の動作原理を説明するための図である。
同図に示したデジタル／アナログ変換装置は、４ビットデジタル／アナログ変換装置を概念的に示したものであって、電流セル１１〜１４、電流スイッチ２１〜２４、及び負荷抵抗３０を有する。
【０００４】
電流セル１１〜１４は、それぞれ異なる重み値による電流出力を有する。例えば、電流セル１１、１２、１３、１４は、それぞれ１０ｍＡ、２０ｍＡ、３０ｍＡ、４０ｍＡの電流出力量を有する。電流スイッチ２１〜２４は、デジタル信号Ｄ１〜Ｄ４に応答して電流セル１１〜１４を選択的にイネーブルさせる。イネーブルされた電流スイッチ２１〜２４は、電流セル１１〜１４と電圧電源ＶＤＤとの間を通電し、電流セル１１〜１４が有する所定の出力電流を抵抗３０に印加する。抵抗３０に印加された電流は、抵抗３０により所定の電圧信号に変換され出力される。即ち、デジタル信号Ｄ１〜Ｄ４がアナログ信号に変換される。
【０００５】
図２は、従来のデジタル／アナログ変換装置のブロック概念図である。
同図に示したデジタル／アナログ変換装置は、４ビットデジタル／アナログ変換装置を概念的に示したものであって、電流セル４１〜４４、電流スイッチ５１〜５４、負荷抵抗６１、６２、及びラッチ６３を有する。
【０００６】
電流セル４１〜４４は、電源電圧ＶＤＤを印加され所定の電流を出力する。それぞれの電流セル４１〜４４は、それぞれ異なる重み値による電流出力を有する。
【０００７】
電流スイッチ５１〜５４は、デジタル信号Ｄ１〜Ｄ４に応答して電流セル４１〜４４を選択的にイネーブルさせる。ここで、電流スイッチ５１〜５４は、デジタル信号Ｄ１〜Ｄ４に応答して、電流セル４１〜４４の出力を反転及び非反転の形態で差動出力する。この結果、電流セル４１〜４４により生成される電流が、電源電圧ＶＤＤと接地電圧ＶＤＤとの間を常時電流パスを形成して流れるようになる。このように、電流スイッチ５１〜５４により電流セル４１〜４４が常時通電状態を保つことにより、デジタル／アナログ変換装置におけるデジタルからアナログへの変換時に発生するグリッチが所定量減少する。これについては後述する。
【０００８】
図３Ａと図３Ｂは、図１と図２に示した電流スイッチによるグリッチの発生を概念的に説明するための図である。
【０００９】
図３Ａは、図１の電流スイッチ（例えば、図面中の符号２１）のターン・オフ時にグリッチが発生することを説明するものである。同図に示すように、電流源１１が電源電圧ＶＤＤと接地電圧ＧＮＤとの間を通電中に電流パスが遮断される時、ノードＡの電圧が電源電圧ＶＤＤに回復するための現象によりグリッチが発生することが分かる。
【００１０】
図３Ｂは、図２の電流スイッチ（例えば、図面中の符号５１）の詳細概念図である。図３Ｂに示すように、電流スイッチ５１は、デジタル信号Ｄと反転されたデジタル信号／Ｄにより差動動作する。デジタル信号Ｄが論理“ハイ”である時は、スイッチ５１ａが電流源４１と接地電圧ＧＮＤとの間を通電し、デジタル信号Ｄが論理“ロー”である時は、スイッチ５１ｂが電流源４１と接地電圧との間を通電する。これにより、図３Ｂに示す電流スイッチ５１は、図３Ａの電流スイッチに比べてグリッチが大幅に減少する。
【００１１】
図４は、図３Ｂに示した電流スイッチの概念により構成されたデジタル／アナログ変換装置の単位電流スイッチと単位電流源を示す詳細回路図である。
図４に示した単位電流スイッチは、第１のスイッチング部８０と、第２のスイッチング部９０とを有する。
【００１２】
第１のスイッチング部８０は、デジタル信号Ｄに応答して電流源７０の電流出力を第１の出力端ｏｕｔ１に出力し、第２のスイッチング部９０は、反転されたデジタル信号／Ｄに応答して電流源７０の電流出力を第２の出力端ｏｕｔ２に出力する。これにより、第１のスイッチング部８０と第２のスイッチング部９０は、交互に動作して電流源７０による電流出力を第１の出力端ｏｕｔ１または第２の出力端ｏｕｔ２に出力する。
【００１３】
まず、第１のスイッチング部８０は、デジタル信号Ｄが論理“ハイ”である時、ＰＭＯＳ８４をターン・オンさせ、電流源７０による電流出力を第１の出力端ｏｕｔ１に出力する。同様に、第２のスイッチング部９０は、反転されたデジタル信号／Ｄが論理“ハイ”である時、ＰＭＯＳ９４をターン・オンさせ、電流源７０による電流出力を第２の出力端ｏｕｔ２に出力する。この時、第１のスイッチング部８０のＮＭＯＳ８１、８２は、デジタル信号Ｄが論理“ロー”である時、ＮＭＯＳ８２のゲート端に印加される電圧ＶｂをＰＭＯＳ８４に印加してＰＭＯＳ８４により電流源７０の電流出力が第１の出力端ｏｕｔ１に印加されないようにする。ここで、ＮＭＯＳ８１は、反転されたデジタル信号／Ｄによりオン・オフするスイッチであり、ＮＭＯＳ８２は、ＮＭＯＳ８１のソース端から出力される電源電圧をゲート端に印加される電圧Ｖｂ値に制限してＰＭＯＳ８４に印加する役割を果たす。これにより、ＰＭＯＳ８４に印加される電圧の範囲は、電圧Ｖｂにより所定量低くなり、第１の出力端ｏｕｔ１で発生するグリッチの絶対値を下げる。第２のスイッチング部９０の動作は、反転されたデジタル信号／Ｄにより第２の出力端ｏｕｔ２を駆動する他は、第１のスイッチング部８０の動作と類似しているため、以下では、その説明を省く。
【００１４】
一方、前記した単位電流スイッチは、電流源７０の出力電流量が大きければ大きいほど応答速度が低下する。この応答速度の低下の問題を解決するためには、通電する電流量の大きい電流スイッチの内部抵抗が、通電する電流量の小さい電流スイッチのそれに比べて低くなければならない。これは、多数個の前記単位電流スイッチを組み合わせて一つのデジタル／アナログ変換装置を構成する際、最上位ビットに対応する単位電流スイッチが駆動すべき電流量が最も大であり、最下位ビットに対応する単位電流スイッチが駆動すべき電流量が最も小であるため、デジタル／アナログ変換装置の構成の際、それぞれの単位電流スイッチが駆動すべき電流量に応じてそれぞれ異なるターン・オン抵抗値を有するように設計する必要があるということを意味する。仮に、電流源の出力電流量に拘わらずそれぞれの電流源をスイッチングするための単位電流スイッチが同一のターン・オン抵抗を有する場合、各電流源が出力端に印加する電流がそれぞれ異なるタイミングで印加されるため、スキューが発生するようになる。
【００１５】
図５Ａ乃至図５Ｄは、図４に示した単位電流スイッチを４ビットデジタル／アナログ変換装置に適用する場合の、それぞれの単位電流スイッチを構成するＰＭＯＳ（例えば、８４または９４）を形成する工程を示す断面図である。
【００１６】
図５Ａは、最下位ビット（ＬＳＢ）に適用されるＰＭＯＳを形成するための工程を示す断面図であり、図５Ｄは、最上位ビット（ＭＳＢ）に適用されるＰＭＯＳを形成するための工程を示す断面図であり、図５Ｂと図５Ｃは、それぞれ最下位ビットと最上位ビットに順次に割り当てられるＰＭＯＳを形成するための工程を示す断面図である。
【００１７】
図５Ａ、図５Ｂ、図５Ｃ、および図５Ｄに示すように、従来のＭＯＳトランジスタでは、ドレイン端とソース端との間に形成される酸化膜（例えば、ＳｉＯ2膜）の長さＬが一定である代わりに、酸化膜の幅Ｗを増加させてターン・オン抵抗を変化させる。このような方法は、酸化膜の幅Ｗを変えてＰＭＯＳのターン・オン抵抗を容易に変えることができるという長所があるものの、酸化膜上に形成されるゲート端（図示せず）とドレイン端との間に形成されるキャパシタンスの容量を増大させるという問題点がある。ＰＭＯＳのゲート端とドレイン端の間に形成されるキャパシタンスは、ゲート端に印加される信号に応答してＰＭＯＳがターン・オン、ターン・オフする応答時間を増大させ、キャパシタンス値が大である場合、ゲート端に印加される信号がドレイン端にパス・スルーするという現象を発生させる。即ち、このようなＰＭＯＳをデジタル／アナログ変換装置の単位電流スイッチに適用した場合、デジタル／アナログ変換装置の出力端には、パス・スルー現象によるグリッチが発生する。また、それぞれのＰＭＯＳが異なるキャパシタンスを有する場合、それぞれのＰＭＯＳは、互いに異なる応答時間を有するようになるため、各ＰＭＯＳが有する応答時間の差によるスキュー現象も発生する。この結果、前記したＰＭＯＳを備えるデジタル／アナログ変換装置では、高速でのデジタル／アナログ変換の際、それぞれのＰＭＯＳが有する応答時間の差によってデータ値に誤りが発生し、スキューによる誤差を補正するために、サンプリング時間に対し高いマージンを与えなければならないため、高速のデジタル／アナログ変換装置を具現し難いという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、前記のような問題点を解決するためになされたものであって、その目的は、小さいグリッチ及びスキューを有し且つ高速で動作可能なデジタル／アナログ変換装置を提供することである。
【課題を解決するための手段】
【００１９】
前記した目的は、本発明により、それぞれ異なる電流出力を有する電流セルと、電流セルを選択的にイネーブルさせる電流スイッチと、電流スイッチによる電流セルの出力電流に対応する電圧によりアナログ信号を得るデジタル／アナログ変換装置において、電流スイッチは、電流セルが有する出力電流量に拘わらず一定の容量性負荷を有するようにアスペクト比が調整されたＭＯＳトランジスタを備えることにより達成される。
【００２０】
ＭＯＳトランジスタは、ＭＯＳトランジスタのソース端とドレイン端との距離Ｌと距離Ｌに垂直な方向に形成される幅Ｗとの積が電流セルが有する電流容量に拘わらず一定であることが好ましい。
【００２１】
容量性負荷は、ＭＯＳトランジスタのゲート端とソース端との間、ゲート端とドレイン端との間、及びゲート端とＭＯＳトランジスタの基板との間で形成される寄生キャパシタンスの総和であることが好ましい。
【００２２】
電流スイッチは、電流セルが有する電流容量に反比例するターン・オン抵抗を有することを特徴とする。
【００２３】
好ましくは、電流スイッチをオン・オフする電圧レベルを電流スイッチの最小動作点に下げるための電圧制御部を更に含む。
【００２４】
電流スイッチは、電流スイッチをオン・オフするための信号と、これを反転した信号とに応答して、電流源が電源電圧と接地電圧との間で常時電流パスを形成するように交互に動作することが好ましい。
【００２５】
好ましくは、電流セルは、同一の電流出力量を有するサーモメーター方式である。
より好ましくは、電流セルは、少なくとも２つの群に分けられ、分けられた群に対しそれぞれ異なる容量性負荷を有するように設計する。
【発明の効果】
【００２６】
本発明は、前記したように、電流スイッチに設けられるＭＯＳトランジスタの寄生キャパシタンスを電流出力量に拘わらず一定の値を有するように調整することにより、小さいグリッチ及びスキューを有し且つ高速で動作可能なデジタル／アナログ変換装置を具現することができる。
【発明を実施するための最良の形態】
【００２７】
図６は、本発明の実施形態に係るデジタル／アナログ変換装置の概略的なブロック概念図である。
図６に示すデジタル／アナログ変換装置は、４ビットデジタル／アナログ変換装置を概念的に示したものであって、電流セル１１０〜１４０、電流スイッチ２１０〜２４０、負荷抵抗２５１、２５２、及びラッチ３００を有する。
【００２８】
電流セル１１０〜１４０は、電源電圧ＶＤＤを印加され所定の電流を出力する。それぞれの電流セル１１０〜１４０は、それぞれ異なる重み値による電流出力を有する。
電流スイッチ２１０〜２４０は、デジタル信号Ｄ１〜Ｄ４に応答して電流セル１１０〜１４０を選択的にイネーブルさせる。ここで、電流スイッチ２１０〜２４０は、デジタル信号Ｄ１〜Ｄ４に応答して電流セル１１０〜１４０の出力を反転及び非反転の形態で差動出力する。この結果、電流セル１１０〜１４０により生成される電流出力が、電源電圧ＶＤＤと接地電圧ＧＮＤとの間で常時電流パスを形成するようになる。このように、電流スイッチ２１０〜２４０により電流セル１１０〜１４０が常時通電状態を保つことにより、デジタル／アナログ変換装置におけるデジタルからアナログへの変換時に発生するグリッチ数が減少する。
【００２９】
ラッチ３００は、各電流スイッチ２１０〜２４０にデジタル信号が印加されるタイミングをクロック（ｓａｍｐｌｉｎｇ ｃｌｏｃｋ）により一致させる。
負荷抵抗２５１、２５２は、電流スイッチ２１０〜２４０により選択的に電流パスが形成された電流源から印加される電流の総和を電圧値に変換する。
【００３０】
図７は、図６に示した電流スイッチ２１０〜２４０の一つを示す詳細回路図である。
図７に示す電流スイッチは、デジタル信号Ｄと反転されたデジタル信号／Ｄにより差動動作する。デジタル信号Ｄが論理“ハイ”である時は、ＮＭＯＳ２１２ａがターン・オンして接地電圧ＧＮＤをＰＭＯＳ２１３ａのゲート端に印加する。この結果、ＰＭＯＳ２１３ａは、電流源１１０と出力端ｏｕｔ１との間を通電する。
【００３１】
デジタル信号Ｄが論理“ロー”である時は、ＮＭＯＳ２１２ｂがターン・オンしてＰＭＯＳ２１３ｂのゲート端に接地電圧ＧＮＤを印加する。この結果、ＰＭＯＳ２１３ｂは、ターン・オンして電流源１１０と出力端ｏｕｔ２との間を通電する。ここで、本発明の実施形態に係る電流スイッチは、図７に示すＰＭＯＳ２１３ａ、２１３ｂにその特徴がある。ＰＭＯＳ２１３ａとＰＭＯＳ２１３ｂは、ＭＯＳトランジスタを設計する段階、即ち、工程段階でゲート端とソース端との間に設けられる酸化膜（例えば、ＳｉＯ2）のアスペクト比（長さ／幅の比）を調整して、電流源１１０が有する出力電流量に拘わらずゲート端とソース端との間で一定のキャパシタンスを有するようにする。このように、一定の値を有するキャパシタンスによって、当該電流スイッチを適用するデジタル／アナログ変換装置では、各電流セルが有する出力電流量によらずスキュー及びグリッチが減少する効果を奏する。これについては、後で詳しく説明する。
【００３２】
図８Ａは、図７に示したＰＭＯＳ２１３ａまたは２１３ｂの工程を示す断面図である。
図面中の符号４１０は、Ｐ型基板上にＰＭＯＳトランジスタを形成する際、チャンネルを形成するためのＮウェル（Ｎ−Ｗｅｌｌ）を示す。符号４２０は、Ｎウェルに形成されたソース端を示す。符号４３０は、Ｎウェルに形成されたドレイン端を示す。符号４４０は、ソース端４２０とドレイン端４３０との間に形成される酸化膜（例えば、ＳｉＯ2）を示し、図７に示してはいないが酸化膜４４０上には金属をラミネートしてゲート端を形成する。
【００３３】
一方、ゲート端（図示せず）とソース端４２０との間に形成されるキャパシタンスは、誘電体層の役割を果たす酸化膜（例えば、ＳｉＯ2）４４０が有する面積によりキャパシタンス容量が決められる。例えば、図８Ａに示したＰＭＯＳには、幅Ｗと長さＬとの積に比例する寄生キャパシタンスが形成される。これは、次の数式１により表わすことができる。
【数１】
2004229304.tif 000003
前記式中、Ｃ（ｔｏｔａｌ）は、ＰＭＯＳに形成される寄生キャパシタンスの総和であり、Ｃｇｓは、ゲート端とソース端との間の寄生キャパシタンス、ＷとＬは、それぞれ酸化膜の幅と長さであり、Ｋは比例常数である。前記数式１では、寄生キャパシタンスのうちでグリッチ及びスキューに最も多く影響を及ぼすＣｇｓが寄生キャパシタンスの総和に取って代わっている。
【００３４】
また、ＰＭＯＳのターン・オン抵抗は、次の数式２により表わすことができる。
【数２】
2004229304.tif 000004
前記式中、μは正孔の移動速度、Ｃｏｘは、酸化膜の単位キャパシタンス、ＷとＬはそれぞれ酸化膜の幅と長さ、Ｖｇｓは、ゲート端とソース端との間の電圧、Ｖｔｈはしきい値電圧、Ｖｄは基板電圧、Ｋは比例常数である。
【００３５】
即ち、ターン・オン抵抗は、ソース端４２０とドレイン端４３０との間に位置する酸化膜４４０の幅Ｗが広ければ広いほど減少し、長さＬが長くなればなるほど増加することが分かる。
【００３６】
図８Ｂ乃至図８Ｅは、図８Ａに示した単位電流スイッチのＰＭＯＳ（例えば、２１３ａまたは２１３ｂ）を図７に示した電流スイッチに適用するに際して、各電流スイッチ（例えば、２１０〜２４０）に設けられるＰＭＯＳの工程を示す断面図である。
【００３７】
図８Ｂは、図６に示した電流スイッチにおける１番目のビット、即ち、最下位ビットに対応する電流スイッチ２４０に適用されるＰＭＯＳの工程を示す断面図である。図８Ｂに示したＰＭＯＳは、幅Ｗと長さＬがそれぞれ２５μｍと２μｍである。従って、幅と長さとの積は、５０μｍ2になり、ターン・オン抵抗は、前記数式２に基づいて０．０８×Ｋ（比例常数）となる。
【００３８】
図８Ｃは、図６に示した電流スイッチにおける２番目のビットに対応する電流スイッチ２３０に適用されるＰＭＯＳの工程を示す断面図である。図８Ｃに示したＰＭＯＳは、幅Ｗと長さＬがそれぞれ３５．４μｍと１．４μｍである。従って、幅と長さとの積は、４９．６μｍ2になり、ターン・オン抵抗は、前記数式２に基づいて０．０４×Ｋ（比例常数）となる。
【００３９】
図８Ｄは、図６に示した電流スイッチにおける３番目のビットに対応する電流スイッチ２２０に適用されるＰＭＯＳの工程を示す断面図である。図８Ｄに示したＰＭＯＳは、幅Ｗと長さＬがそれぞれ５０μｍと１μｍである。従って、幅と長さとの積は、５０μｍ2になり、ターン・オン抵抗は、前記数式２に基づいて０．０２×Ｋ（比例常数）となる。
【００４０】
図８Ｅは、図６に示した電流スイッチにおける４番目のビット、即ち、最下位ビットに対応する電流スイッチ２１０に適用されるＰＭＯＳの工程を示す断面図である。
図８Ｅに示したＰＭＯＳは、幅Ｗと長さＬがそれぞれ７０．７μｍと０．７１μｍである。従って、幅と長さとの積は、５０．２μｍ2になり、ターン・オン抵抗は、前記数式２に基づいて０．０１×Ｋ（比例常数）となる。
【００４１】
即ち、図８Ｂ、図８Ｃ、図８Ｄ及び図８Ｅに示したＰＭＯＳの酸化膜の幅と長さとの積は、常時一定の値（約５０μｍ2）を有するため、このようなＰＭＯＳが適用された電流スイッチでＮビットのデジタル／アナログ変換装置を構成すると、それぞれのビットを変換するための電流スイッチは同一のキャパシタンス値を有するようになる。従って、各ビットに対応する電流スイッチは、電流源が有する出力電流量に拘わらず同一の応答時間を有するようになるため、スキューが減少し、当該ＰＭＯＳが適用された電流スイッチを備えるデジタル／アナログ変換装置は、高速動作が可能になる。
【００４２】
また、図８Ｂ、図８Ｃ、図８Ｄ及び図８Ｅに示したＰＭＯＳの酸化膜の幅と長さとの積は、常時一定でありながらも、それぞれのＰＭＯＳは、互いに異なるターン・オン抵抗を有する。例えば、電流出力量が最も小の最下位ビットの電流スイッチのターン・オン抵抗が０．０８×Ｋであるのに対し、電流出力量が最も大の最上位ビットの電流スイッチが有するターン・オン抵抗は０．０１×Ｋになるため、電流出力量による応答時間の遅延が発生しない。
【００４３】
図９Ａ、図９Ｂ及び図９Ｃは、本発明に係る電流スイッチを備えるデジタル／アナログ変換装置の出力波形と従来のデジタル／アナログ変換装置の出力波形とを比較して示した波形図である。
【００４４】
図９Ａは、図３Ａに示した電流スイッチを適用したデジタル／アナログ変換装置の出力波形を示し、図９Ｂは、図３Ｂに示した電流スイッチを適用したデジタル／アナログ変換装置の出力波形を示し、図９Ｃは、本発明に係る電流スイッチを備えるデジタル／アナログ変換装置の出力波形を示す。
【００４５】
図９Ａ、図９Ｂ及び図９Ｃに示すように、図９ＡのＡ領域、図９ＢのＢ領域が有するグリッチに比べて、本発明の電流スイッチが適用されたデジタル／アナログ変換装置の出力波形のＣ領域が有するグリッチは、グリッチの発生頻度や大きさが従来のそれに比べて非常に小さいことが分かる。これは、従来の電流スイッチが上位ビットにいくにつれて高いキャパシタンス値を有し、その高いキャパシタンス値により電流セルを駆動するためのデジタル信号Ｄ１〜Ｄ４にスキュー及びグリッチが発生していた問題を、本発明の電流スイッチでは、電流出力量に拘わらず一定の寄生キャパシタンスを有するようにすることによってこれを解決したためである。また、電流源が有する電流出力量に拘わらずキャパシタンス値が一定になるため、電流出力量の大きい上位ビットに対応するＰＭＯＳのゲート端からソース端にフィード・スルーする電流により発生するグリッチも減少するようになる。
【００４６】
ＰＭＯＳのゲート端からソース端に電流が流れてフィード・スルーされる電流によりグリッチが発生していた問題を、本発明の電流スイッチでは、電流出力量に拘わらず一定の寄生キャパシタンスを有するようにすることによって解決している。
【００４７】
図１０は、図６に示した電流スイッチ２１０(２４０の一つに対する他の実施形態を示す図である。図１０に示した実施形態は、図８Ｂ乃至図８Ｅに示したＰＭＯＳを適用した電流スイッチである。この電流スイッチは、図７に示した電流スイッチとその構成及び動作が類似しているため、類似の構成要素については同一の符号を付し、類似の構成要素についての説明は一部を省くことにする。
【００４８】
図１０に示された電流スイッチは、第１のスイッチング部２１０ａ及び第２のスイッチング部２１０ｂを有する。
【００４９】
第１のスイッチング部２１０ａは、電源電圧ＶＤＤと接地電圧ＧＮＤとの間で直列接続され、それぞれ反転されたデジタル信号／Ｄ、制御電圧Ｖｂ、及びデジタル信号Ｄに応答するＮＭＯＳ２１５ａ、２１６ａ、２１７ａと、ソース端が電流源の出力端に接続され、ゲート端がＮＭＯＳ２１７ａのドレイン端に接続されるＰＭＯＳ２１８ａと、ソース端がＰＭＯＳ２１８ａのドレイン端に接続され、ゲート端が接地電圧ＧＮＤに接続され、ドレイン端が第１の出力端ｏｕｔ１を形成するＰＭＯＳ２１９ａと、を有する。
【００５０】
第１のスイッチング部２１０ａは、デジタル信号Ｄが論理“ハイ”である時は、第１のスイッチング部のＮＭＯＳ２１７ａをターン・オンして接地電圧ＧＮＤをＰＭＯＳ２１８ａのゲート端に印加する。この結果、ＰＭＯＳ２１８ａは、電流源１１０と出力端ｏｕｔ１との間を通電する。この時、ＮＭＯＳ２１６ａのゲート端に印加される制御電圧Ｖｂを変えることによって、ＮＭＯＳ２１６ａのソース端に誘起される電圧が増加または減少する。例えば、ＮＭＯＳ２１６ｂのゲート端に３Ｖの電圧を印加する場合、ＮＭＯＳ２１６ｂのソース端に誘起される電圧の最大値は、約２Ｖになる。即ち、ＰＭＯＳ２１８ａをターン・オンする時に発生するグリッチの絶対電圧値を減少させることができる。ここで、ＰＭＯＳ２１８ａは、図８Ｂ乃至図８Ｅで説明したようなアスペクト比を適用する。
【００５１】
第２のスイッチング部２１０ｂは、第１のスイッチング部２１０ａとその構成及び動作方法が類似しているため、以下、その説明を省く。
【００５２】
図１１Ａと図１１Ｂは、従来の電流スイッチと本発明によりアスペクト比が調整されたＭＯＳトランジスタを備える電流スイッチの応答特性を比較して示す図であり、図１１Ａは、従来の電流スイッチの応答特性を示す図であり、図１１Ｂは、本発明によりアスペクト比が調整されたＭＯＳトランジスタを備える電流スイッチの応答特性を示す図である。
【００５３】
図１１Ａは、図４に示した電流スイッチの各ビット別の応答曲線を示す。
符号Ｅは、出力電流量が最も小の１番目のビット（最下位ビット）に対応する電流スイッチの応答曲線であり、符号Ｆは、２番目のビットに対応する電流スイッチの応答曲線であり、符号Ｇは、３番目のビットに対応する電流スイッチの応答曲線であり、符号Ｈは、４番目のビット（最上位ビット）に対応する電流スイッチの応答曲線であり、符号Ｖｔｈは、ＰＭＯＳのしきい値電圧を示す。
【００５４】
図１１Ａに示すように、ＰＭＯＳのしきい値電圧を基準にして、電流出力量が最も小のＥが最も応答速度が速く、電流出力量が最も大のＨが最も応答速度が遅いことが分かる。
【００５５】
図１１Ｂは、本発明によりアスペクト比が調整されたＰＭＯＳを備える電流スイッチの応答曲線を示す。
図１１Ｂに示すように、本発明によりアスペクト比が調整されたＰＭＯＳによって各電流源に対応する電流スイッチが有するキャパシタンス値が一定であるため、それぞれのビットに対応する応答曲線（Ｅ´、Ｆ´、Ｇ´、Ｈ´）がほぼ同一の応答特性を有することが分かる。
【００５６】
しきい値電圧（Ｖｔｈ）を基準にしてみると、同一の応答速度を有するといえるし、このような応答特性により、高速でデジタルからアナログへの変換時におけるデータの誤りが発生することなく、それぞれのビットが有する応答時間を考慮してタイミングマージンを上げなくても済む。
【００５７】
一方、本発明に係るＰＭＯＳは、通常の重み値を有するデジタル／アナログ変換装置の他にも、電流源の電流出力量がいずれも同一のサーモメーター方式のデジタル／アナログ変換装置、並びにそのサーモメーター方式のデジタル／アナログ変換装置を一部適用する混合型デジタル／アナログ変換装置に適用して、グリッチ及びスキューを減少させる効果を奏する。
【００５８】
サーモメーター方式とは、デジタル／アナログ変換装置に設けられる電流源がいずれも同一の電流出力量を有し、デジタル信号が有する重み値に比例してターン・オンする電流源の数を加減することによりデジタルからアナログに変換する方式をいう。従って、サーモメーター方式は、デジタルからアナログへの変換時、一般のデジタル／アナログ変換装置に比べてより多くの電流源数を必要とする代わりに、それぞれの電流源が有する寄生キャパシタンス値が一定であるという特徴がある。混合型デジタル／アナログ変換方法は、Ｎ個の電流源を少なくとも２つの群に分け、分けられた群のいずれかには重み値による電流出力量を有するデジタル／アナログ変換方式を適用し、他のいずれかの群には、前記したサーモメーター方式を適用するデジタル／アナログ変換方法である。混合型デジタル／アナログ変換方法を適用したデジタル／アナログ変換装置において重み値が適用される群の電流源に本発明に係るＰＭＯＳを備える電流スイッチを適用した場合、グリッチ及びスキューが減少する効果を奏する。
【図面の簡単な説明】
【００５９】
【図１】デジタル／アナログ変換装置の動作原理を説明するための図である。
【図２】従来のデジタル／アナログ変換装置のブロック概念図である。
【図３Ａ】図１に示した電流スイッチによるグリッチの発生を概念的に説明するための図である。
【図３Ｂ】図２に示した電流スイッチによるグリッチの発生を概念的に説明するための図である。
【図４】図３ｂに示した電流スイッチの概念により構成されたデジタル／アナログ変換装置の単位電流スイッチと単位電流源を示す詳細回路図である。
【図５Ａ】図４に示した単位電流スイッチを４ビットデジタル／アナログ変換装置に適用する場合の単位電流スイッチを構成するＰＭＯＳの工程を示す断面図である。
【図５Ｂ】図４に示した単位電流スイッチを４ビットデジタル／アナログ変換装置に適用する場合の単位電流スイッチを構成するＰＭＯＳの工程を示す断面図である。
【図５Ｃ】図４に示した単位電流スイッチを４ビットデジタル／アナログ変換装置に適用する場合の単位電流スイッチを構成するＰＭＯＳの工程を示す断面図である。
【図５Ｄ】図４に示した単位電流スイッチを４ビットデジタル／アナログ変換装置に適用する場合の単位電流スイッチを構成するＰＭＯＳの工程を示す断面図である。
【図６】本発明の実施形態に係るデジタル／アナログ変換装置の概略的なブロック概念図である。
【図７】図６に示した電流スイッチの一つの詳細回路図である。
【図８Ａ】図７に示したＰＭＯＳの工程を示す断面図である。
【図８Ｂ】図７に示したＰＭＯＳの工程を示す断面図である。
【図８Ｃ】図７に示したＰＭＯＳの工程を示す断面図である。
【図８Ｄ】図７に示したＰＭＯＳの工程を示す断面図である。
【図８Ｅ】図７に示したＰＭＯＳの工程を示す断面図である。
【図９Ａ】従来のデジタル／アナログ変換装置の出力波形を示した波形図である。
【図９Ｂ】従来のデジタル／アナログ変換装置の出力波形を示した波形図である。
【図９Ｃ】本発明に係る電流スイッチを備えるデジタル／アナログ変換装置の出力波形を示した波形図である。
【図１０】図６に示した電流スイッチの一つの他の実施形態を示す図である。
【図１１Ａ】従来の電流スイッチの応答特性を示した図である。
【図１１Ｂ】本発明によりアスペクト比が調整されたＭＯＳトランジスタを備える電流スイッチの応答特性を示した図である。
【符号の説明】
【００６０】
１１０    電流源
２１０    第１のスイッチング部
２１１ａ、２１２ａ、２１１ｂ、２１２ｂ    ＮＭＯＳ
２１３ａ、２１４ａ、２１３ｂ、２１４ｂ    ＰＭＯＳ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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