(57)【要約】【課題】スルーホールが占めるチップエリアの増大を抑制することにより、チップエリアの浪費を抑制する。【解決手段】上下を貫通するスルーホール９が形成されたシリコン基板１と、スルーホール９の内部に充填されているとともに、半導体チップ１０の下側に配置されるデバイスに電気的に接続するために、シリコン基板１の下面に露出した導電体２と、スルーホール９の上部を覆うように、シリコン基板１上に形成された絶縁膜３と、半導体チップ１０の上側に配置されるデバイスに電気的に接続するために、絶縁膜上に設けられた電極パッド部４ａとを有する。スルーホール９および電極パッド部４ａは、垂直方向において互いにオーバーラップする位置に設けられている。【選択図】図１
2004207264.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップにおいて、
上下を貫通するスルーホールが形成されたシリコン基板と、
前記スルーホールの内部に充填されているとともに、前記半導体チップの下側に配置されるデバイスに電気的に接続するために、前記シリコン基板の下面に露出した導電体と、
前記スルーホールの上部を覆うように、前記シリコン基板上に形成された絶縁膜と、
前記半導体チップの上側に配置されるデバイスに電気的に接続するために、前記絶縁膜上に設けられた電極パッド部と
を有することを特徴とする半導体チップ。
【請求項２】
前記スルーホールおよび前記電極パッド部は、垂直方向において互いにオーバーラップする位置に設けられていることを特徴とする請求項１に記載された半導体チップ。
【請求項３】
前記スルーホールおよび前記電極パッド部は、同一垂直線上に位置するように設けられていることを特徴とする請求項２に記載された半導体チップ。
【請求項４】
前記導電体の入出力信号と前記電極パッド部の入出力信号とが異なることを特徴とする請求項１から３のいずれかに記載された半導体チップ。
【請求項５】
最下層に相当するベースデバイス上に複数の半導体チップを積み重ねたスタック型モジュールにおいて、
第１のコンタクト部が上面に設けられたベースデバイスと、
前記ベースデバイスよりも上層に配置された第１の半導体チップであって、前記第１のコンタクト部に接合された第２のコンタクト部が下面に設けられているとともに、前記第２のコンタクト部とは絶縁膜によって絶縁された第３のコンタクト部が上面に設けられた第１の半導体チップと、
前記第１の半導体チップよりも上層に配置された第２の半導体チップであって、前記第３のコンタクト部に接合された第４のコンタクト部が下面に設けられた第２の半導体チップと
を有することを特徴とするスタック型モジュール。
【請求項６】
前記第２のコンタクト部および前記第３のコンタクト部は、垂直方向において互いにオーバーラップする位置に設けられていることを特徴とする請求項５に記載されたスタック型モジュール。
【請求項７】
前記第１の半導体チップは、
上下を貫通するスルーホールが形成されたシリコン基板と、
前記スルーホールの内部に充填された導電体であって、前記シリコン基板の下面に露出した部位が前記第２のコンタクト部となる導電体と、
前記スルーホールの上部を覆うように、前記シリコン基板上に形成された絶縁膜と、
前記絶縁膜上に設けられて、前記第３のコンタクト部となる電極パッド部と
を有することを特徴とする請求項５または６に記載されたスタック型モジュール。
【請求項８】
前記第２のコンタクト部の入出力信号と前記第３のコンタクト部の入出力信号とが異なることを特徴とする請求項５から７のいずれかに記載されたスタック型モジュール。
【請求項９】
電子機器において、
スタック型モジュールの最下層に相当し、第１のコンタクト部が上面に設けられたベースデバイスと、
前記スタック型モジュールの一部を構成し、前記ベースデバイスよりも上層に配置された第１の半導体チップであって、前記第１のコンタクト部に接合された第２のコンタクト部が下面に設けられているとともに、前記第２のコンタクト部とは絶縁膜によって絶縁された第３のコンタクト部が上面に設けられた第１の半導体チップと、
前記スタック型モジュールの一部を構成し、前記第１の半導体チップよりも上層に配置された第２の半導体チップであって、前記第３のコンタクト部に接合された第４のコンタクト部が下面に設けられた第２の半導体チップと、
前記スタック型モジュールにより構成される集積回路によって制御される制御対象と
を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体チップ、スタック型モジュールおよび電子機器に係り、特に、上下間の電気的接続をとるスルーホールの接続構造に関する。
【０００２】
【従来の技術】
複数の半導体チップを積み重ねたスタック型モジュールにおいて、上下のチップ間の電気的接続をスルーホールを介して行うことは、コストの上昇とサイズの増大とを抑えつつ、モジュールの多機能化を図る上で有効である。例えば、特許文献１には、スタック型モジュールにおいて、上下の半導体チップ間の電気的接続をとるスルーホールの接続構造が開示されている。それぞれのチップのシリコン基板上には、信号入出力用の電極パッドが設けられているとともに、その近傍にはシリコン基板の上下間を貫通し、突出形状のバンプが挿入されるスルーホールが形成されている。このバンプは、座部と、この座部より上方に向かってチップ厚さよりも長く突出したピン部とを有する。座部は、下側チップの電極パッドに接合され、ピン部は、上側チップのスルーホールに挿入される。チップを積層した状態において、スルーホール群は同一垂直線上に並び、各層の電極パッドは、スルーホールに挿入された導電性のバンプを介して共通接続される。これにより、すべての層の電極パッドに対して、同一信号が一律に供給される。
【０００３】
【特許文献１】特開２００１−１３５７８５号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の技術では、モジュール全体で用いられる信号がｎ個の場合、同一垂直線上に並んだスルーホール群をｎ個、水平方向にずらしながら形成しなければならない。チップエリア（チップの平面領域）上におけるスルーホールの形成エリア（コンタクトエリア）を省スペース化するという観点でいえば、この構成は、ｎ個の信号をすべての層に供給する必要があるケースでは最適である。しかしながら、実際の多くのケースがそうであるように、必要な信号が層毎に異なるケースにおいては最適とはいえない。なぜなら、ある信号を供給する必要がない層においても、この信号のためのスルーホールを形成しなければならないからである。その結果、不要な信号用のスルーホールを形成する分だけ、チップエリアを浪費してしまうという問題がある。
【０００５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体チップにおいて、スルーホールが占めるチップエリアの増大を抑制することにより、チップエリアの浪費を抑制することである。
【０００６】
また、本発明の別の目的は、チップエリアの増大を抑制することにより、半導体チップの小型化を図ることである。
【０００７】
さらに、本発明の別の目的は、このように小型化された半導体チップを用いることにより、スタック型モジュールの小型化を図ることである。
【０００８】
【課題を解決するための手段】
かかる課題を解決するために、第１の発明は、上下を貫通するスルーホールが形成されたシリコン基板と、スルーホールの内部に充填されているとともに、半導体チップの下側に配置されるデバイスに電気的に接続するために、シリコン基板の下面に露出した導電体と、スルーホールの上部を覆うように、シリコン基板上に形成された絶縁膜と、半導体チップの上側に配置されるデバイスに電気的に接続するために、絶縁膜上に設けられた電極パッド部とを有する半導体チップを提供する。
【０００９】
ここで、第１の発明において、スルーホールおよび電極パッド部は、垂直方向において互いにオーバーラップする位置に設けられていることが好ましく、同一垂直線上に位置するように設けられていることがより好ましい。
【００１０】
また、第１の発明において、導電体の入出力信号と電極パッド部の入出力信号とが異なることが好ましい。
【００１１】
第２の発明は、最下層に相当するベースデバイス上に複数の半導体チップを積み重ねたスタック型モジュールを提供する。このモジュールは、第１のコンタクト部が上面に設けられたベースデバイスと、ベースデバイスよりも上層に配置された第１の半導体チップであって、第１のコンタクト部に接合された第２のコンタクト部が下面に設けられているとともに、第２のコンタクト部とは絶縁膜によって絶縁された第３のコンタクト部が上面に設けられた第１の半導体チップと、第１の半導体チップよりも上層に配置された第２の半導体チップであって、第３のコンタクト部に接合された第４のコンタクト部が下面に設けられた第２の半導体チップとを有する。
【００１２】
ここで、第２の発明において、第２のコンタクト部および第３のコンタクト部は、垂直方向において互いにオーバーラップする位置に設けられていることが好ましく、同一垂直線上に位置するように設けられていることがより好ましい。
【００１３】
また、第２の発明において、第１の半導体チップは、上下を貫通するスルーホールが形成されたシリコン基板と、スルーホールの内部に充填された導電体であって、シリコン基板の下面に露出した部位が第２のコンタクト部となる導電体と、スルーホールの上部を覆うように、シリコン基板上に形成された絶縁膜と、絶縁膜上に設けられて、第３のコンタクト部となる電極パッド部とを有することが好ましい。
【００１４】
また、第２の発明において、第２のコンタクト部の入出力信号と第３のコンタクト部の入出力信号とが異なることが好ましい。
【００１５】
第３の発明は、スタック型モジュールと、制御対象とを有する電子機器を提供する。スタック型モジュールは、最下層のベースデバイスと、ベースデバイスの上層に配置された第１の半導体チップと、第１の半導体チップの上層に配置された第２の半導体チップとを少なくとも有する。ベースデバイスの上面には、第１のコンタクト部が設けられている。第１の半導体チップの下面には、第１のコンタクト部に接合された第２のコンタクト部が設けられているとともに、その上面には、第２のコンタクト部とは絶縁膜によって絶縁された第３のコンタクト部が設けられている。第２の半導体チップの下面には、第３のコンタクト部に接合された第４のコンタクト部が設けられている。制御対象は、スタック型モジュールによって構成される集積回路によって制御される。
【００１６】
【発明の実施の形態】
図１は、本実施形態に係る半導体チップの構成を示す要部断面図である。この半導体チップ１０は、後述するスタック型モジュールを構成する１要素として用いられる。そのため、半導体チップ１０の上下面には、隣り合ったデバイスとの電気的接続をとるためのコンタクト部がそれぞれ設けられている。
【００１７】
シリコン基板１には、その上下を貫通するスルーホール９が形成されている。このスルーホール９の内壁およびシリコン基板１上には、例えば熱酸化等によって、薄いシリコン酸化膜５が形成されている。また、内壁がシリコン酸化膜５で薄く被覆されたスルーホール９の内部は、銅または他の金属を材質とした導電体２によって充填されている。導電体２の下部は、シリコン基板１の下面（裏面）にラッピング処理を施すことにより、シリコン基板１の下面に露出している。この露出した部位は、半導体チップ１０の下側に配置される下デバイスとの間で電気的接続をとるためのコンタクト部２ａとなり、所定の入出力信号（電源も含む）がこれに供給される。スタック型モジュールを構成する際、コンタクト部２ａに設けられたハンダボール６を溶融させることにより、コンタクト部２ａが下デバイスの上面に設けられたコンタクト部に接合される。
【００１８】
また、スルーホール９内に充填された導電体２の上部は、シリコン酸化膜５上にパターニング形成された下層配線７に接続されている。この下層配線７、シリコン酸化膜５および導電体２の上部には、例えばＣＶＤ（Chemical Vapor Deposition)等によって、酸化シリコンを材質とした絶縁膜３が全面形成されている。ただし、絶縁膜３の材質は、酸化シリコンに限定されるものではなく、窒化シリコン、ポリイミドまたはＢＣＢ等といった周知のものを広く用いることができる。これにより、スルーホール９の上部全体が比較的厚い絶縁膜３によって覆われることになる。絶縁膜３の上部には、上層配線４に接続された電極パッド部４ａが設けられている。この電極パッド部４ａは、半導体チップ１０の上側に配置される上デバイスとの間で電気的接続をとるためのコンタクト部に相当し、コンタクト部２ａ側とは異なる入出力信号がこれに供給される。
【００１９】
電極パッド部４ａは、垂直方向においてスルーホール９とオーバーラップする位置に設けられている。換言すれば、電極パッド部４ａとスルーホール９の露出した下部であるコンタクト部２ａとは、垂直方向において互いにオーバーラップしている。ただし、上側の電極パッド部４ａと下側のスルーホール９との間には絶縁膜３が介在するため、両者は直接接触することなく、絶縁膜３によって互いに分離・絶縁されている。そのため、電極パッド部４ａとコンタクト部２ａとの間において、入出力信号の干渉またはショートは生じない。なお、本実施形態において、電極パッド部４ａおよびスルーホール９は、コンタクトエリアを最小化させるべく、同一垂直線Ｌ上に位置しているが、回路配置や配線の引き回し等を考慮して、両者を若干オフセットさせてもよい。
【００２０】
上層配線４と下層配線７との間には、少なくとも一層の中間層配線８ａが設けられている。ただし、この中間層配線８ａを設けない２層配線構造にしてもよい。配線４，７，８の層間接続は、絶縁膜３の適宜の箇所に形成されたビア８ｂを介して行われる。
【００２１】
図２は、本実施形態に係るスタック型モジュールの構成図である。このスタック型モジュール１００は、ベースデバイス（最下層に相当するデバイス）であるプリント基板１１上に、第１の半導体チップ１０(1)、第２の半導体チップ１０(2)の順序で積み重ねた構造になっている。それぞれの半導体チップ１０(1)，１０(2)の構造は、図１に示したとおりであるが、各構成要素に付した符号の添字(n)（ｎ＝１，２）は、それがｎ番目の半導体チップ１０に関する構成要素であることを意味する。なお、半導体チップ１０の積層数は、２層に限定されるものではなく、より多層にしてもよいのは当然である。
【００２２】
最下層のプリント基板１１の上面には、上層との電気的接続をとる電極パッド部１１ａが設けられている。第１の半導体チップ１０(1)は、プリント基板１１の上層に配置されており、その下面のコンタクト部２ａ(1)がプリント基板１１側の電極パッド部１１ａに接合されている。最下層の電極パッド１１ａと、その直上層の導電部材（コンタクト部２ａ(1)、導電体２(1)および下層配線７(1)）とには、第１の入出力信号ＳＩＧ１が流れる。
【００２３】
また、第２の半導体チップ１０(2)は、第１の半導体チップ１０(1)よりも上層に配置されており、その下面のコンタクト部２ａ(2)が第１の半導体チップ１０(1)側の電極パッド部４ａ(1)に接合されている。下層側の電極パッド部４ａ(1)と、その直上層の導電部材（コンタクト部２ａ(2)、導電体２(2)および下層配線７(2)）とには、第１の入出力信号ＳＩＧ１とは異なる第２の入出力信号ＳＩＧ２が流れる。
【００２４】
コンタクト部２ａ(1)および電極パッド部４ａ(1)は、垂直方向において互いにオーバーラップするように、具体的には、同一垂直線Ｌ上に位置している。したがって、コンタクト部２ａに接合された電極パット部１１ａと、電極パッド部４ａ(1)に接合されたコンタクト部２ａ(2)も、同一垂直線Ｌ上に位置することになる。ただし、コンタクト部２ａ(1)と電極パッド部４ａ(1)とは、絶縁膜３(1)を介して分離・絶縁されている。そのため、第１の入出力信号ＳＩＧ１と第２の入出力信号ＳＩＧ２とが干渉することはない。
【００２５】
本実施形態によれば、半導体チップ１０のチップエリアに占めるコンタクトエリアの増大を抑制することができる。この点を従来のスタック型モジュールとの対比において説明する。
【００２６】
図３は、従来のスタック型モジュールの説明図である。このモジュールは、プリント基板ＰＣＢ、第１の半導体チップＩＣ１、第２の半導体チップＩＣ２の順に積層した３層構造になっている。同一垂直線上に並んだスルーホール群は、すべて共通接続されるため、このスルーホール群を介して、すべての層ＰＣＢ，ＩＣ１，ＩＣ２に対して同一信号が一律に供給される。
【００２７】
ここで、最下層ＰＣＢから中間層ＩＣ１に第１の信号ＳＩＧ１を供給し、中間層ＩＣ１から最上層ＩＣ２に第１の信号ＳＩＧ１とは異なる第２の信号ＳＩＧ２を供給するケースについて考える。このケースにおいて、モジュール全体で用いられる信号はＳＩＧ１，ＳＩＧ２の２つである。したがって、同一垂直線上に並んだスルーホール群を２つ設けなければならない。すなわち、垂直線Ｌ１上に第１のスルーホール群を設けることで、第１の信号ＳＩＧ１の配線経路を確保する。これにより、最下層ＰＣＢからの信号ＳＩＧ１の配線は、中間層ＩＣ１に対してのみならず、本来、この信号ＳＩＧ１を必要としない最上層ＩＣ２に対しても引き回されてしまう。また、垂直線Ｌ１よりも水平方向にオフセットした垂直線Ｌ２上に第２のスルーホール群を設けることで、第２の信号ＳＩＧ２の配線経路を確保する。これにより、中間層ＩＣ１からの信号ＳＩＧ２の配線は、最上層ＩＣ２に対してのみならず、本来、この信号ＳＩＧ２を必要としない最下層ＰＣＢに対しても引き回されてしまう。その結果、２つのスルーホール群を設けた分だけ、コンタクトエリアが拡大するため、チップエリアを浪費してしまう。
【００２８】
図４は、本実施形態に係るスタック型モジュールの説明図である。このモジュールでは、同一垂直線Ｌ上に並んだ単一のスルーホール群のみで、２つの信号ＳＩＧ１，ＳＩＧ２の配線経路を同時に確保できる。なぜなら、中間層ＩＣ１上に図１に示した絶縁膜３（図２に示した絶縁膜３(1)に相当）を設けることにより、最下層ＰＣＢ−中間層ＩＣ１間の配線と、中間層ＩＣ１−最上層ＩＣ２間の配線とを電気的に分離できるからである。そのため、単一のスルーホール群の下層側を用いて、最下層ＰＣＢから中間層ＩＣ１に対する第１の信号ＳＩＧ１用の配線を独立に引き回すことができる。それとともに、その上層側を用いて、中間層ＩＣ１から最上層ＩＣ２に対する第２の信号ＳＩＧ２用の配線を独立に引き回すことができる。その結果、図３に示した従来のスタック型モジュールと比較して、必要なスルーホール群が１つで済む分だけ、コンタクトエリアを縮小でき、チップエリアの浪費を抑制することができる。
【００２９】
以上のような理由で、本実施形態では、半導体チップ１０のチップエリアの浪費を有効に抑制できる。また、複雑なプロセスを必要とすることなく絶縁膜３を生成できるので、かかる効果を、コスト上昇を招くことなく得ることができる。その結果、半導体チップ１０の小型化を図ることが可能になり、スタック型モジュール２０の小型化も図ることが可能となる。
【００３０】
なお、上述した実施形態にスタック型モジュール２０は、例えば、携帯電話、携帯端末、モバイルコンピュータ等を含む電子機器に実装可能である。これらを電子機器に実装することにより、電子機器の一層の小型化と、電子機器の商品価値の向上とを図ることができるため、市場における電子機器の商品訴求力を高めることができる。なお、この場合、電子機器が有する制御対象（電子機器全体を含む）は、スタック型モジュール２０により構成される集積回路によって制御される。
【００３１】
【発明の効果】
このように、本発明によれば、半導体チップにおいて、スルーホールが占めるチップエリアの増大を抑制することにより、チップエリアの浪費を抑制することができる。また、チップエリアの浪費を抑制することで、半導体チップの小型化を図ることができ、かつ、スタック型モジュールの小型化も図ることが可能になる。
【図面の簡単な説明】
【図１】本実施形態に係る半導体チップの構成図
【図２】本実施形態に係るスタック型モジュールの構成図
【図３】従来のスタック型モジュールの説明図
【図４】本実施形態に係るスタック型モジュールの説明図
【符号の説明】
１  シリコン基板
２  導電体
２ａ  コンタクト部
３  絶縁膜
４  上層配線
４ａ  電極パッド部
５  シリコン酸化膜
６  ハンダボール
７  下層配線
８ａ  中間層配線
８ｂ  ビア
９  スルーホール
１０      半導体チップ
１１      プリント基板
１１ａ  電極パッド部
２０  スタック型モジュール
【図１】
2004207264.tif 000003
【図２】
2004207264.tif 000004
【図３】
2004207264.tif 000005
【図４】
2004207264.tif 000006