(57)【要約】【課題】外部からモードレジスタ等で設定をする必要はなく、自動的に部分的なセルフリフレッシュ動作を実行することによりセルフリフレッシュ電流を低減した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリ空間１〜４が所定数に分割されたメモリ２３と、各メモリ空間についてリフレッシュの要否を示す情報を格納するレジスタ１５と、レジスタ１５を参照し、リフレッシュが不要なメモリ空間のアドレスを除いてアドレスをカウントアップすることによりリフレッシュするメモリ空間のアドレスを発生させるロウアドレスカウンタ１７と、レジスタ１５を参照し、リフレッシュが必要なメモリ空間の数に応じて周期が可変となるリフレッシュ周期を発生させるリフレッシュ周期発生回路１９とを備えた。【選択図】        図１
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【特許請求の範囲】
【請求項１】
リフレッシュが必要なメモリであって、メモリ空間が所定数に分割されたメモリと、
前記各メモリ空間についてリフレッシュの要否を示す情報を格納するレジスタと、
前記レジスタを参照し、リフレッシュが不要なメモリ空間のアドレスを除いてアドレスをカウントアップすることにより、リフレッシュするメモリ空間のアドレスを発生させるアドレスカウンタと、
前記レジスタを参照し、リフレッシュが必要なメモリ空間の数に応じて周期が可変となるリフレッシュ周期を発生させる周期発生回路と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記内部レジスタを外部からリセット可能にしたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記周期発生回路は、同一空間をリフレッシュする周期がリフレッシュが必要な空間の数に関わらず一定となるようにリフレッシュ周期を変化させることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、セルフリフレッシュ動作を実施する半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、半導体記憶装置（ＤＲＡＭ）が携帯情報端末に用いられるようになってきた。携帯情報端末においては、バッテリーから電源電圧を供給するので、連続して長時間の使用を可能とするため、少しでも消費電力を低減することが求められる。
【０００３】
従来のＤＲＡＭでは、セルフリフレッシュモードに入ると、情報が書き込まれていないメモリセルも含めて強制的に全てのロウアドレスのリフレッシュ動作が実行されるため、不要なセルフリフレッシュ電流（Ｉｃｃ６）が流れてしまう。
【０００４】
そのような問題に対して、最近、市場に出回り始めた低消費電力ＤＲＡＭにおいては、モードレジスタの設定によりセルフリフレッシュ動作を実行するメモリ空間を指定して部分的なセルフリフレッシュ動作を実行することで、この不要なセルフリフレッシュ電流（Ｉｃｃ６）を低減している。
【０００５】
また、リフレッシュが必要な空間のスタートアドレスとエンドアドレスを内部レジスタに保持し、そのアドレスのみにリフレッシュ動作を実施し、さらにリフレッシュが必要な空間の大きさに応じて周期を可変とすることでリフレッシュ電流（Ｉｃｃ６）を低減するものもある（例えば特許文献１参照）。また、半導体記憶装置のリフレッシュ動作の制御に関するものとして特許文献２、３に開示のものがある。
【０００６】
【特許文献１】
特開２００１−３３８４８９号公報
【特許文献２】
特開昭６０−１７５２９４号公報
【特許文献３】
特開平３−６６０９２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、低消費電力ＤＲＡＭにおいて、部分的なセルフリフレッシュ動作を実行するためには、外部からモードレジスタの設定を行なう必要があり、処理が煩雑となる。
【０００８】
また、特許文献１では、リフレッシュ不要な空間に関してスタートアドレスとエンドアドレスの情報しか内部レジスタに格納しないため、例えば、リフレッシュ不要な空間のアドレスが不連続な場合には電流低減効果が小さいという問題がある。
【０００９】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、外部からモードレジスタ等で設定をする必要はなく、自動的に部分的なセルフリフレッシュ動作を実行することによりセルフリフレッシュ電流を低減した半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、リフレッシュが必要なメモリであってメモリ空間が所定数に分割されたメモリと、各メモリ空間に対するリフレッシュの要否を示す情報を格納するレジスタと、レジスタを参照し、リフレッシュが不要なメモリ空間のアドレスを除いてアドレスをカウントアップすることにより、リフレッシュするメモリ空間のアドレスを発生させるアドレスカウンタと、レジスタを参照し、リフレッシュが必要なメモリ空間の数に応じて周期が可変となるリフレッシュ周期を発生させる周期発生回路とを備えた。
【００１１】
【発明の実施の形態】
以下添付の図面を参照して、本発明に係る半導体記憶装置の実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１に本発明に係る半導体記憶装置の構成を示す。半導体記憶装置は、コマンド・アドレス検出部１１と、リフレッシュ要否判定部１３と、内部レジスタ１５と、セルフリフレッシュ用ロウアドレスカウンタ１７と、セルフリフレッシュ周期発生回路１９と、セルフリフレッシュイネーブル信号発生回路２１と、メモリ２３とを備える。
【００１３】
本実施形態では、メモリ２３のメモリ空間はバンクアドレスＢＡ［１］、ＢＡ［０］により区別されるバンクＡ〜Ｄで構成される空間１０１〜１０４に分割されている。ここでは、バンクＡはＢＡ［１］＝０、ＢＡ［０］＝０の空間であり、バンクＢはＢＡ［１］＝０、ＢＡ［０］＝１の空間であり、バンクＣはＢＡ［１］＝１、ＢＡ［０］＝０の空間であり、バンクＤはＢＡ［１］＝１、ＢＡ［０］＝１の空間である。バンクＡ〜Ｄは共通のロウアドレスＲＡ［０］〜ＲＡ［Ｎ］を有する。さらに、メモリ空間１０１〜１０４のそれぞれは、４つのバンクを縮退した４つの空間１〜４に分割されている。ここで、空間ｎは、空間ｎＡ、空間ｎＢ、空間ｎＣ及び空間ｎＤ（ｎ＝１，２，３，４）を総称したものである。
【００１４】
空間１〜４のそれぞれはロウアドレスの上位２ビットにより区別される。すなわち、ロウアドレス（ＲＡ）をＮビットとしたとき、各空間１〜４はロウアドレスの上位２ビットＲＡ［Ｎ］、ＲＡ［Ｎ−１］により特定される。ここでは、空間１は、ＲＡ［Ｎ］＝０、ＲＡ［Ｎ−１］＝０となる空間である。空間２はＲＡ［Ｎ］＝０、ＲＡ［Ｎ−１］＝１の空間であり、空間３はＲＡ［Ｎ］＝１、ＲＡ［Ｎ−１］＝０の空間であり、空間４はＲＡ［Ｎ］＝１、ＲＡ［Ｎ−１］＝１の空間である。空間内ではロウアドレスのうちの上位３ビット以下のアドレスによりワード線が特定される。
【００１５】
各バンクＡ〜Ｄ間において、同じロウアドレスの空間は同時にリフレッシュされる。一つのロウアドレス（ＲＡ［０］〜ＲＡ［Ｎ］）が決定されると、全てのバンクＡ〜Ｄにおいて、そのロウアドレス（ＲＡ［０］〜ＲＡ［Ｎ］）のワード線に接続する全てのメモリセルが同時にリフレッシュされる。従って、バンクＡの空間１Ａ内の、あるロウアドレスのワード線に接続する全てのメモリセルがリフレッシュされる際には、バンクＢの空間１Ｂ、バンクＣの空間１Ｃ及びバンクＤの空間１Ｄ内の、前記あるロウアドレスに等しいロウアドレスのワード線に接続する全てのメモリセルが同時にリフレッシュされる。
【００１６】
半導体記憶装置は、そのコマンド端子又はアドレス端子を介して外部から信号を入力する。コマンド・アドレス検出部１１はその信号をデコードし、デコードの結果として得られたコマンドに従い半導体記憶装置内部の動作を制御する。半導体記憶装置が受信するコマンドとしては、セルフリフレッシュ開始、リード、ライト等のコマンドがある。なお、図１にはセルフリフレッシュ動作に関係した回路のみを示している。
【００１７】
内部レジスタ１１は空間１〜４毎に各空間がセルフリフレッシュが必要か否かを示す情報を格納する。内部レジスタ１１は半導体記憶装置のパワーオン時にリセットされる。内部レジスタ１１は空間１〜４毎に対応するレジスタを有しており、リフレッシュを要する空間に対して「Ｈ（Ｈｉｇｈ）」の値を格納する。
【００１８】
セルフリフレッシュ周期発生回路１９はセルフリフレッシュの実行タイミングであるセルフリフレッシュ周期を示すタイミングパルスを発生させる。セルフリフレッシュ用ロウアドレスカウンタ１７は、セルフリフレッシュ周期発生回路１９からのタイミングパルスを受け、そのタイミングでセルフリフレッシュする領域を指定するロウアドレスを発生させる。
【００１９】
セルフリフレッシュイネーブル信号発生回路２１は、セルフリフレッシュ周期発生回路１９によるタイミングパルスを受け、所定の遅延時間経過後にリフレッシュイネーブルのパルス信号を発生する。メモリ２３はリフレッシュイネーブルのパルス信号を受けると、セルフリフレッシュ用ロウアドレスカウンタ１７により生成されたアドレスのワード線に対してリフレッシュ動作を行なう。セルフリフレッシュイネーブル信号発生回路２１における所定の遅延時間は、メモリ２３が新たなロウアドレスの発生前にセルフリフレッシュされることのないよう、少なくとも、セルフリフレッシュ用ロウアドレスカウンタ１７がタイミングパルスを受けてからアドレスのカウントアップを確実に終了するまでに必要な時間に設定される。
【００２０】
以下、半導体記憶装置におけるリフレッシュ要否判定部１３、セルフリフレッシュ周期発生回路１９及びセルフリフレッシュ用ロウアドレスカウンタ１７の動作について詳細に説明する。
【００２１】
リフレッシュ要否判定部１３は、内部レジスタ１５をパワーオン時にリセット後、アドレス・コマンド検出部１１でデコードしたコマンドから、該当する各空間にアクセスがあったか否かを判断することで、各空間に対するセルフリフレッシュの要否を判定する。すなわち、リフレッシュ要否判定部１３は、パワーオン時のリセット後にその空間に未だアクセスがなければ、その空間に対してリフレッシュを実行する必要はなく、一方、その空間にアクセスがあればリフレッシュを実行する必要があると判定する。例えば、該当する空間にＡＣＴコマンドが入力された場合に、または、該当する空間にＡＣＴコマンドが入力され、かつＷＲＩＴＥコマンドが入力された場合にアクセスがあったとして、その空間に対するセルフリフレッシュが必要であると判断できる。内部レジスタ１５は各空間に対するリフレッシュ要否判定部１３の判定結果を保持する。
【００２２】
図２は、上位２ビットが「１１」のメモリ空間すなわち空間４に関する、リフレッシュ要否判定部１３と内部レジスタ１５の構成を示した図である。半導体装置のパワーオン時に発生したＲＥＳＥＴ信号により内部レジスタ１５がリセットされ、その出力が「Ｌ（Ｌｏｗ）」になる。その後、空間４に対してＡＣＴ信号及びＷＲＩＴＥ信号が入力されると、内部レジスタ１５がセットされて「Ｈ（Ｈｉｇｈ）」を出力する。
【００２３】
セルフリフレッシュ周期発生回路１９はセルフリフレッシュの実行タイミングであるセルフリフレッシュ周期を発生させる。セルフリフレッシュ周期発生回路１９は、内部レジスタ１５を参照してセルフリフレッシュ周期を決めるタイミングパルスの発生周期を変更する。図３にセルフリフレッシュ周期発生回路１９の構成の一例を示す。セルフリフレッシュ周期発生回路１９はリフレッシュ空間数判定部３１を有する。内部レジスタ１５は空間毎にセルフリフレッシュの要否を示す情報を格納するレジスタ１５ａ〜１５ｄを有している。リフレッシュ空間数判定部３１は内部レジスタ１５内のレジスタ１５ａ〜１５ｄを参照し、リフレッシュする必要のある空間の数を決定する。そして、リフレッシュする必要のある空間の数に応じたイネーブル信号をアクティブにする。
【００２４】
そのイネーブル信号に応じてインバータ回路３３〜３６が選択される。すなわち、リフレッシュが必要な空間の数が１つであるときは、インバータ回路３３、３４、３５、３６が選択される。リフレッシュが必要な空間の数が２つであるときは、インバータ回路３３、３４、３５が選択される。リフレッシュが必要な空間の数が３つであるときは、インバータ回路３３、３４が選択される。リフレッシュが必要な空間の数が１つであるときは、インバータ回路３３のみが選択される。選択されるインバータ回路の数に応じてタイミングパルスの発生周期が異なる。
【００２５】
例えば、リフレッシュ必要な空間の数が２であるとき、２空間Ｅｎａｂｌｅ信号がアクティブにされる。これにより、インバータ回路３３、３４、２５が選択され、２つの空間をリフレッシュする際のリフレッシュ周期でタイミングパルスが出力される。
【００２６】
インバータ回路３３〜３６は偶数段のインバータを含んでいる。各インバータ回路の遅延量は、例えば、１つの空間のみをリフレッシュする必要がある場合のタイミングパルス発生周期を１２Ｐとすると、インバータ回路３３の遅延量は３Ｐに、インバータ回路３４の遅延量は１Ｐに、インバータ回路３５の遅延量は２Ｐに、インバータ回路３６の遅延量は６Ｐになるように調整される。これにより、タイミングパルスの発生周期は、２つの空間をリフレッシュする場合は６Ｐ、３つの空間の場合は４Ｐ、４つ全ての空間の場合は３Ｐとなる。これにより、リフレッシュする空間の数に関わらず、同一の空間がリフレッシュされる周期は常に一定（１２Ｐ）となる。
【００２７】
図４は、セルフリフレッシュ用ロウアドレスカウンタ１７の構成を示した図である。セルフリフレッシュ用ロウアドレスカウンタ１７は内部レジスタ１５を参照して、リフレッシュの必要のない空間のアドレスを飛ばしてカウントアップを行ない、リフレッシュ用ロウアドレスを生成する。
【００２８】
セルフリフレッシュ用ロウアドレスカウンタ１７は、リフレッシュの要否を判断する回路ブロック４０と、ロウアドレスのカウントアップを行なう回路４６〜５０とを含む。
【００２９】
回路４６〜４９はそれぞれＪＫフリップフロップを含み、ロウアドレスの各ビットの値をそれぞれ出力する。回路４６〜５０は全体としてタイミングパルスの入力タイミング毎にロウアドレスをカウントアップする。
【００３０】
回路ブロック４０は、ロウアドレスの上位２ビットＲＡ［Ｎ］、ＲＡ［Ｎ−１］を入力し、その上位２ビットに対応する空間の内部レジスタの値がリフレッシュを必要とすることを示す場合にワンショットパルスを出力する。そのパルスは遅延回路４１、４３、４５を介して後段の回路４９、５０に伝達される。
【００３１】
インバータ回路４１はロウアドレス信号の切り替わりのタイミングを調整する。インバータ回路４３、４５はＪＫフリップフロップのＪ、Ｋ入力の入力タイミングと、タイミングパルスのセットアップ・ホールドタイミングをそれぞれ調整する。
【００３２】
セルフリフレッシュ周期発生回路１９からのタイミングパルスの入力タイミング毎に回路４６〜５０によりロウアドレスＲＡ全体がカウントアップされる。そのとき、内部レジスタ１５が参照され、そのロウアドレスの上位２ビットに対応する空間がセルフリフレッシュの必要がないと判定されると、回路ブロック４０からワンショットパルスが出力され、それにより上位２ビットのアドレスＲＡ［Ｎ］、ＲＡ［Ｎ−１］のみカウントアップされる。このカウントアップにより、セルフリフレッシュの必要のない空間のロウアドレスがスキップされ、ロウアドレスの上位２ビットは次の空間を指定することになる。なお、メモリ空間に対するセルフリフレッシュの要否の判定すなわち回路ブロック４０からワンショットパルスの生成は、セルフリフレッシュ周期発生回路１９から出力されるタイミングパルスの発生周期よりも短い周期で行なわれる。
【００３３】
以上の動作を図５を用いて具体的に説明する。なお、図５はセルフリフレッシュ用ロウアドレスカウンタ１７上のノードの波形を示した図である。以下では、ロウアドレス（ＲＡ［０：Ｎ］）が「１１…１１」から「００…００」へカウントアップする際の動作例を説明する。また、空間１Ａ〜１Ｄ（上位２ビットＲＡ［Ｎ］、ＲＡ［Ｎ−１］が「００」）に対するリフレッシュ動作が不要であるとする。この場合、空間１用の内部レジスタ１５ａが「Ｌ」を格納している。
【００３４】
ノードａにおいてセルフリフレッシュ周期発生回路１９からのタイミングパルスが立ち下がると、セルフリフレッシュ用ロウアドレスカウンタ１７の出力は、「１１…１１」（すなわち、ＲＡ［０］〜ＲＡ［Ｎ−２］＝１、ＲＡ［Ｎ−１］＝１、ＲＡ［Ｎ］＝１）から、「００…００」（すなわち、ＲＡ［０］〜ＲＡ［Ｎ−２］＝０、ＲＡ［Ｎ−１］＝０、ＲＡ［Ｎ］＝０）にカウントアップされる。このとき、ＲＡ［Ｎ−１］＝０、ＲＡ［Ｎ］＝０であるため、回路ブロック４０において、ノードｂにワンショットパルスが発生する。空間１用内部レジスタ１５ａの出力は「Ｌ」となるので、ノードｂのワンショットパルスが後段のノードｃ、ｄに伝達される。
【００３５】
ノードｂのワンショットパルスはインバータ回路４１、４３、４５により、それぞれ所定時間遅延された後、ノードｃ、ｄに伝達する。これにより、ノードｅ、ｆには、セルフリフレッシュ周期発生回路１９からのタイミングパルスと回路ブロック４０で発生させたパルスとのＯＲ演算結果が伝達されるため、回路４９、５０がトリガされ、上位２ビットＲＡ［Ｎ−１］、ＲＡ［Ｎ］だけがカウントアップされる。図５の例では、ＲＡ［Ｎ−１］＝１、ＲＡ［Ｎ］＝０となり、ＲＡ［０］〜ＲＡ［Ｎ−２］は０のままである。
【００３６】
以上のように、セルフリフレッシュ用ロウアドレスカウンタ１７は、リフレッシュの要否の情報を格納する内部レジスタ１５を参照し、リフレッシュが不要な空間１Ａ〜１Ｄに対するアドレスを生成せず、次の空間２Ａ〜２Ｄ（ＲＡ［Ｎ−１］＝１、ＲＡ［Ｎ］＝０）に対するアドレスを生成する。
【００３７】
仮に、メモリ空間２Ａ〜２Ｄ（ＲＡ［Ｎ−１］＝１、ＲＡ［Ｎ］＝０）についてもリフレッシュが不要の場合は、同様のシーケンスにより空間２用内部レジスタ１５ｂが参照され、ノードｅ、ｆにワンショットタイミングパルスが発生し、ＲＡ［Ｎ−１］、ＲＡ［Ｎ］がさらにカウントアップされ、ＲＡ［Ｎ−１］＝０、ＲＡ［Ｎ］＝１となる。
【００３８】
以上のように、セルフリフレッシュ用ロウアドレスカウンタ１７は、セルフリフレッシュ周期発生回路１９から出力されるタイミングパルスの発生周期よりも短い周期で、リフレッシュが不要な空間のアドレスをスキップしてアドレスを生成する。これにより、不要なリフレッシュ動作を排除でき、リフレッシュ電流（Ｉｃｃ６）の低減が可能となる。
【００３９】
また、セルフリフレッシュ用ロウアドレスカウンタ１７は、リフレッシュの要否の情報を格納する内部レジスタ１５を参照することで、リフレッシュが不要な空間に対するアドレスを生成しない。それにより、セルフリフレッシュ周期発生回路１９はタイミングパルスの発生周期を延ばすことができ、リフレッシュ電流（Ｉｃｃ６）の低減が可能となる。
【００４０】
また、特許文献１では、リフレッシュ不要な空間に関してスタートアドレスとエンドアドレスの情報しか内部レジスタに格納しないため、例えば、リフレッシュ不要な空間のアドレスが不連続な場合には電流低減効果が小さいという問題があった。これに対し、本発明では、分割したメモリ空間の単位であればアドレスが不連続であっても、リフレッシュ電流を低減できる。すなわち、ランダムアクセスが実施されている場合のリフレッシュ電流をより低減できるという効果がある。
【００４１】
実施の形態２．
図６に本実施形態の半導体記憶装置の構成を示す。本実施形態の半導体記憶装置の構成、動作は基本的に実施の形態１のものと同じであるが、本実施形態の内部レジスタ１５は外部コマンド入力によりリセットできる点が実施の形態１のものと異なる。すなわち、実施の形態１では、セルフリフレッシュの要否の情報を格納する内部レジスタ１５をパワーオン時にのみリセットするようにしたのに対し、本実施形態では、セルフリフレッシュの要否の情報を格納する内部レジスタ１６を外部コマンド入力により所望のタイミングでリセットできる。
【００４２】
内部レジスタ１５をリセットするコマンド（以下「リセットコマンド」という。）を事前に設定しておく。コマンド・アドレス検出部１１はリセットコマンドを検出した場合に、内部レジスタ１６をリセットするための制御信号を内部レジスタ１６に送信する。内部レジスタ１６はこの制御信号を受けてリセットされる。なお、内部レジスタ１６は全体としてリセットされてもよいし、各空間毎にリセットされてもよい。
【００４３】
標準のＤＲＡＭの場合、ＭＲＳ（モードレジスタセット）シーケンスで内部レジスタをセットするため、ＭＲＳシーケンスの空きアドレスを利用すれば、上記のような外部コマンド入力による内部レジスタ１６のリセット機能を容易に実現できる。
【００４４】
実施の形態１の場合、各空間に一度でもアクセスがあると、それ以後は、そのデータのリフレッシュ動作が不要となっても、パワーをオフにしない限り内部レジスタがリセットされないため、リフレッシュ動作が不要な空間に対してもリフレッシュが行なわれてしまい、リフレッシュ電流（Ｉｃｃ６）の低減効率が低くなるという問題があった。これに対し、本実施形態では、外部コマンド入力により内部レジスタ１６をリセットすることが可能であるので、電源を落とさずに随時内部レジスタ１６のリセットが可能となり、リフレッシュ動作が必要な空間に対してのみリフレッシュが行なわれるため、リフレッシュ電流（Ｉｃｃ６）の低減効率を実施の形態１の場合よりもさらに上昇させることができる。
【００４５】
【発明の効果】
本発明の半導体記憶装置によれば、セルフリフレッシュ動作が必要なメモリ空間に対してのみセルフリフレッシュ動作を行なうため、セルフリフレッシュ電流（Ｉｃｃ６）の低減が可能となる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の構成図（実施の形態１）
【図２】リフレッシュ要否判定部と内部レジスタの部分的な構成を示した図
【図３】セルフリフレッシュ周期発生回路の構成図
【図４】セルフリフレッシュ用ロウアドレスカウンタの構成を示した図
【図５】セルフリフレッシュ用ロウアドレスカウンタの各ノードの波形を示した図
【図６】本発明に係る半導体記憶装置の別の構成図（実施の形態２）
【符号の説明】
１１  コマンド・アドレス検出部、  １３  リフレッシュ要否判定部、  １５内部レジスタ、  １７  セルフリフレッシュ用ロウアドレスカウンタ、  １９セルフリフレッシュ周期発生回路、  ２１  セルフリフレッシュイネーブル信号発生回路、  ２３  メモリ、  １０１〜１０４  メモリ空間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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