(57)【要約】【課題】規則構造組込み自己テスト（ＢＩＳＴ）（ＲＳＢ）要素およびランダム・ロジックＢＩＳＴ（ＲＬＢ）要素などの要素のテストをスケジューリングし、調整するためのユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）の階層を使用したＢＩＳＴネットワークを提供すること。【解決手段】個々のＵＢＳは好ましくは、局部領域内のＲＳＢ要素およびＲＬＢ要素のテストのために集積回路の局部領域、または部分内に配置される。局部領域内のＲＳＢ要素およびＲＬＢ要素のテストはＢＩＳＴ要素の間に比較的短い相互接続ルーティングを使用することによってＢＩＳＴネットワークが遅延およびクロック・スキュー効果を最小限に抑えることを可能にする。個々のＵＢＳの各々は、制御信号の単純化されたタイミングによってマスタＵＢＳ（ＭＵＢＳ）によって制御される。ＭＵＢＳはまた、ＢＩＳＴテストを開始する外部テスト・デバイスとインターフェースすることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
組込み自己テスト（ＢＩＳＴ：ｂｕｉｌｔ−ｉｎ  ｓｅｌｆ  ｔｅｓｉｎｇ）要素のＢＩＳＴテストをスケジューリングするための装置であって、
各ＵＢＳが１つまたは複数のＢＩＳＴ要素に連結され、各ＢＩＳＴ要素に対してＢＩＳＴテストをスケジューリングするように構成された、少なくとも２つのユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）と、
各ＵＢＳに連結され、ＢＩＳＴテストを行うために各ＵＢＳを使用可能にするように構成されたマスタＵＢＳ（ＭＵＢＳ）とを備えており、
前記ＭＵＢＳが所定の順序でＢＩＳＴテストを行うために各ＵＢＳを使用可能にし、ＢＩＳＴテストの終了時に待機期間を開始し、前記待機期間が終了したときに１つまたは複数の保存テストを開始する装置。
【請求項２】
第１の段が少なくとも１つのＵＢＳを備えており、第２の段が少なくとも１つのＵＢＳを備えており、
ｉ）前記ＭＵＢＳが前記第１の段内の各ＵＢＳを使用可能にし、かつ前記第２の段内の各ＵＢＳを使用可能にし、
ｉｉ）前記待機期間が終了したとき、前記ＭＵＢＳが前記第１の段内の第１の保存テストを開始し、かつ前記第２の段の第１の保存テストを開始する請求項１に記載の装置。
【請求項３】
各段の前記１つまたは複数のＵＢＳが集積回路（ＩＣ）の局部領域内に一緒に配置されている請求項２に記載の装置。
【請求項４】
前記第１の段および前記第２の段が複数の段であり、前記ＭＵＢＳが所定の順序で各段のＢＩＳＴテストを使用可能にする請求項２に記載の装置。
【請求項５】
各ＢＩＳＴ要素が規則構造ＢＩＳＴ（ＲＳＢ）要素またはランダム・ロジックＢＩＳＴ（ＲＬＢ）要素のいずれかである請求項１に記載の装置。
【請求項６】
各ＵＢＳが、シリアル・ビットを受け取るように構成されたテスト・シグニチャ・モジュールを含み、かつ１つまたは複数のシグニチャ・ビットをシリアル・ビット・ストリームに挿入し、１つまたは複数のシグニチャ・ビットが、ＵＢＳによって使用可能にされた各ＢＩＳＴテストのテスト・データを表す請求項１に記載の装置。
【請求項７】
１つのＵＢＳの前記シリアル・ビット・ストリームがＭＵＢＳを通ってから他のＵＢＳを通る請求項６に記載の装置。
【請求項８】
集積回路で実施される請求項１に記載の装置。
【請求項９】
組込み自己テスト（ＢＩＳＴ）要素のＢＩＳＴテストをスケジューリングする方法であって、
（ａ）ＢＩＳＴを行うために、各ＵＢＳが１つまたは複数のＢＩＳＴ要素に連結される少なくとも２つのユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）をマスタ・ユニバーサルＢＩＳＴスケジューラ（ＭＵＢＳ）によってスケジューリングする工程と、
（ｂ）所定の順序内で前記１つまたは複数のＢＩＳＴ要素のＢＩＳＴテストを行うために各ＵＢＳをＭＵＢＳによって使用可能にする工程と、
（ｃ）ＢＩＳＴテストの終了時に待機期間をＭＵＢＳによって開始する工程と、
（ｄ）前記待機期間が終了したとき、前記ＵＢＳによる１つまたは複数の保存テストを前記ＭＵＢＳによって開始する工程とを含む方法。
【請求項１０】
工程（ａ）について、第１のＵＢＳが第１の段内にあり、第２のＵＢＳが第２の段内にあり、
工程（ｂ）が、前記ＭＳＢによって前記第１の段内の前記第１のＵＢＳを使用可能にする工程、および次いで前記第２の段内の前記第２のＵＢＳを使用可能にする工程を含んでおり、
工程（ｄ）は、前記待機期間が終了したときに前記第１の段内の第１の保存テストを前記ＭＵＢＳによって開始する工程、および次いで前記第２の段内の第１の保存テストを開始する工程を含んでいる請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に関し、より詳細には、集積回路における組込み自己テスト処理に関する。
【背景技術】
【０００２】
集積回路技術が進歩するにつれて、様々な回路要素に対する集積度（「密度」）が増大し、単一の半導体チップからより大きな機能が得られるようになっている。回路要素は主として、規則構造（ＲＳ）要素およびランダム・ロジック（ＲＬ）要素と呼ばれることがあるメモリ要素である。ＲＳ要素はＲＡＭ、ＣＡＭ、ＦＩＦО、および埋込みコア要素を含むことができ、ＲＬ要素はＡＮＤ、ＸОＲ、および状態機械などのデジタル・ロジックを備えている。
【０００３】
様々な回路要素の密度を増大させると、外部テスト装置によって回路要素の動作をテストすることの難度も増大する。テストの難度の増大は、一部は、ＲＳ要素およびＲＬ要素の各々に対して埋込みアーキテクチャ内でテストポイントを得ることが難しいことに起因する。さらに、密度が増大するとチップ全体をテストするために必要な時間が増大する。したがって、チップ設計者はますます自身の回路アーキテクチャに「可試験性設計（Ｄｅｓｉｇｎ  ｆｏｒ  ｔｅｓｔａｂｉｌｉｔｙ）」を使用して、チップが「自己テスト」（組込み自己テスト（ＢＩＳＴ）テスト機能）できるようにＢＩＳＴ機能を含めている。
【０００４】
しかし、たとえば、超大規模集積（ＶＬＳＩ）回路内でのＢＩＳТテスト機能は実装時に複雑になる。一般的には、インターフェースを回路内に設けて、外部テスト・コントローラと回路内の様々なＲＳ要素およびＲＬ要素との間の通信を調整し、ＢＩＳТテスト機能を効率的に開始し、スケジューリングする。全文を引用することにより本明細書に一体化されるＹａｕ他の米国特許第５５７０３７４号（「Ｙａｕ」）にはＢＩＳТ機能用のネットワークが記載されている。Ｙａｕでは、コントローラ（「ＳＢＲＩＣ」と呼ばれる）が１つまたは複数のＢＩＳТ要素の動作を調整する（ＢＩＳТ機能を有するＲＳ要素およびＲＬ要素をそれぞれＲＳＢ要素およびＲＬＢ要素と呼ぶ）。さらに、Ｙａｕには、デイジーチェーン構成で結合された、ＲＳ要素用の複数のコントローラＳＢＲＩＣ＿ＲＳが記載されている。チェーンの第１のＳＢＩＣ＿ＲＳはＲＳＢ要素の第１のグループのテストを開始する働きをし、チェーンの第２のＳＢＲＩＣはＲＳＢ要素の第２のグループのテストを開始する働きをし、チェーンを通って以下同様に続く。チェーン内の各ＳＲＩＣ＿ＲＳはチェーン内の以前のＳＢＩＣ＿ＲＳが発生する信号に応答してテストを開始し、したがって、ＲＳＢ要素のグループが順次テストされる。順次テストは、１つのＳＢＩＣ＿ＲＳによるテストが前のＳＢＲＩＣ＿ＲＳのテスト中に発生するデータを必要とするときに必要とされることがある。
【０００５】
ＢＩＳＴ機能を増大させるために、全文を引用することにより本明細書に一体化されるＫｉｍ他の米国特許第５９７８９４７号（「Ｋｉｍ」）には、ＢＩＳＴ機能用のトークン通過ネットワークが記載されている。Ｋｉｍでは、ユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）がマトリックスに配置されたＳＢＲＩＣグループの処理を開始するために使用される。Ｙａｕと同様に、ＫｉｍのＳＢＲＩＣ＿ＲＳはそれぞれ１つまたは複数のＢＩＳＴ  ＲＳ要素の動作を調整する（ＳＢＲＩＣ＿ＲＬは１つまたは複数のＢＳＴ  ＲＬの動作を調整する）。ＵＢＳは同時に連続処理を利用するために多数のＳＢＲＩＣ＿ＲＣの動作をスケジューリングする。ＳＢＲＩＣのグループをマトリックスに配置することにより、ＵＢＳがマトリックス内のＳＢＲＩＣの位置に基づいてＳＢＲＩＣによって処理を開始し、１つのＳＢＲＩＣによって発生したデータが他のＳＢＲＩＣによる使用に利用できることを確実にする。トークンが使用され、処理が完了したときにマトリックスのＳＢＲＩＣ間で転送される。
【０００６】
さらに、Ｋｉｍは、ＵＢＳのスケジューリング機能をも使用するマルチテスト段設計を含む。第１のテスト段中に、ＢＩＳＴテスト機能は所与のＲＳＢ要素に対して実装され、結果はＲＳＢ要素に関連するテスト・データ（テストシグニチャまたはシグニチャ・ビットと呼ばれる）に反映される。第１のテスト段の後、第２のテスト段の前に、保存テストに対する待機期間が始まる。保存テストはＲＳＢ要素の保存障害またはメモリ位置（セルまたはワード）に格納されたデータ値の喪失を特定する。保存障害は以前にメモリ位置に書き込まれた１つまたは複数のビットの漏れから生じる。保存テストは、漏れがある場合、漏れを生じさせるのに待機期間を必要とする。第２のテスト段中に、各ＲＳＢのメモリ位置は、待機期間の後、第１のテスト段中にＢＩＳＴテストから生じるバイナリ値が保存されたかどうかをテストするために読まれる。さらに、バイナリ値はトグルされて補足パターンを形成する。他の待機期間の後、第３のテスト段中の保存テストは補足パターンが保存されていることを検証する。ＵＢＳによるスケジュールはテスト段と保存テストの間に別々の処理が行われることを可能にする。
【０００７】
集積回路のサイズが比較的大きいとＲＳＢ要素とＲＳＬ要素の間またはＲＳＢ要素のグループとＲＳＬ要素のグループの間の相互接続ルーティング長が長くなる。相互接続ルーティングは集積回路内の様々な位置の間に、テスト信号を含む信号パスを与える。これらのより長い相互接続ルーティング長は、チップ全体を通る比較的長い信号経路において、特に、制御信号などのグローバル・チップ信号では、大きい信号遅延およびクロック・スキューを引き起こす。
【特許文献１】Ｙａｕ他の米国特許第５５７０３７４号（「Ｙａｕ」）
【特許文献２】Ｋｉｍ他の米国特許第５９７８９４７号（「Ｋｉｍ」）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の実施形態によれば、組込み自己テスト（ＢＩＳＴ）ネットワークはＢＩＳＴ（ＲＳＢ）要素およびランダム・ロジックＢＩＳＴ（ＲＬＢ）要素をスケジューリングし、かつ調整するためにユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）の階層を使用する。個々のＵＢＳは好ましくは、局部領域内のＲＳＢ要素およびＲＬＢ要素のテストのために集積回路の局部領域、または部分内に配置される。局部領域内のＲＳＢ要素およびＲＬＢ要素のテストはＢＩＳＴネットワークがＢＩＳＴ要素間に比較的短い相互接続ルーティングを使用することによって遅延およびクロック・スキューの効果を最小限に抑えることを可能にする。個々のＵＢＳの各々は、たとえば制御信号の単純化されたタイミングによってマスタＵＢＳ（ＭＵＢＳ）によって制御される。ＭＵＢＳはまた、ＢＳＩＴテストを開始する外部テスト・デバイスとインターフェースすることができる。
【課題を解決するための手段】
【０００９】
本発明の例示的な実施形態によれば、集積回路（ＩＣ）中の組込み自己テスト（ＢＩＳＴ）要素のＢＩＳＴテストが少なくとも２つのユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）を使用してスケジューリングされ、各ＵＢＳは１つまたは複数のＢＩＳＴ要素に結合され、各ＵＢＳに対してＢＩＳＴテストをスケジューリングするように構成される。マスタＵＢＳは、所定の順序でＢＩＳＴテストを行うために各ＵＢＳを使用可能にし、ＢＩＳＴテストの終了時に待機期間を開始し、待機期間が終了したときに１つまたは複数の保存テストを開始する。
【００１０】
本発明の他の態様、特徴、および利点は以下の詳細な説明、首記の特許請求の範囲、および添付の図面からより十分に明らかになろう。
【発明を実施するための最良の形態】
【００１１】
本発明の例示的な実施形態によれば、組込み自己テスト（ＢＩＳＴ）ネットワークは規則構造ＢＩＳＴ（ＲＳＢ）要素およびランダム・ロジックＢＩＳＴ（ＲＬＢ）要素などの要素のテストのスケジューリングおよび調整を行うためのユニバーサルＢＩＳＴスケジューラ（ＵＢＳ）の階層を使用する。個々のＵＢＳは好ましくは、局部領域内のＲＳＢ要素およびＲＬＢ要素のテストのために集積回路内の局部領域、または部分内に配置される。局部領域内のＲＳＢ要素およびＲＬＢ要素のテストはＢＩＳＴネットワークがＢＩＳＴ要素の間で比較的短い相互接続ルーティングを使用することによってＢＩＳＴ要素の遅延およびクロック・スキューの効果を最小限に抑えることを可能にする。個々のＵＢＳの各々に対するスケジューリングおよびデータ収集は、ＵＢＳとの間の制御信号のタイミングを調整するマスタＵＢＳ（ＭＵＢＳ）によって制御される。ＭＵＢＳはまた、外部テスト・デバイスとインターフェースして、テストを開始する信号を受信し、外部テスト・デバイスへテスト・データを転送することができる。
【００１２】
当業者には明らかなように、本明細書に記載するＵＢＳの階層構造は多重ティア階層に拡張することができる。たとえば、多重ティア階層は、第２のティア内の対応するＭＵＢＳによって制御される第３のティア内のＵＢＳのグループを含むことができ、第１のティア内のＭＵＢＳが第２のティア内のＭＵＢＳを制御する。以下の実施形態はＲＳＢ要素のＢＩＳＴテスト機能をスケジューリングすることについて本明細書に記載されているが、当業者ならＲＬＢ要素のＢＩＳＴテスト機能をスケジューリングするために本明細書の教示を拡張することができる。
【００１３】
図１は本発明の例示的な実施形態に従って動作する２つのティアを備えたＵＢＳ階層１００を示す。ＵＢＳ階層１００は第１のティア内および第２のティア内にＭＵＢＳ１０１を備えており、第１の段１０２はＵＢＳ１０３およびＵＢＳ１０４を有し、第２の段１０５はＵＢＳ１０６およびＵＢＳ１０７を有する。第１の段１０２および第２の段１０５などのＵＢＳの多数の段が２つの理由で望ましい。第１に、１つのＵＢＳによって制御されるＢＩＳＴテストは他のＵＢＳによって制御されるＢＩＳＴテストの出力を必要とすることがある。したがって、段はＢＩＳＴテストのそのような順序を可能にするように選択される。第２に、異なる段は集積回路内のそれらの相対位置に基づいて選択されることがある。段の局部化ＵＢＳは、段のＵＢＳの間のクロック・スキューを最小限に抑えるために相互接続距離が最小となるように配置することができる。図１は各段が２つのＵＢＳを有する２段のＵＢＳを示しているが、当業者なら設計を１つまたは３つ以上の段に拡張することができる。ＭＵＢＳ１０１はＵＢＳ１０３、ＵＢＳ１０４、ＵＢＳ１０６、およびＵＢＳ１０７に結合される。ＵＢＳ部分１０２およびＵＢＳ部分１０５は相互接続ルーティング（バス）を介してＭＵＢＳ１０１に結合される。ＵＢＳ階層１００は、ＭＵＢＳ１０１に結合された図１に示す境界走査制御インターフェース制御インターフェース（ＢＳ＿ロジック／ＳＹＳ＿制御）１１６を含むことができる。ＢＳ＿ロジック／ＳＹＳ＿制御１１６はＭＵＢＳ１０１と外部テスト・デバイス（図示せず）の間の制御信号およびテスト・データの交換を調整する。
【００１４】
図１に示すＵＢＳ段１０２およびＵＢＳ段１０５の各々は２つのＵＢＳを含んでいるが、当業者なら１つまたは３つ以上のＵＢＳが１段に含まれることを実現するであろう。各段のＵＢＳは好ましくは、ＩＣレイアウトの局部領域、または部分内で互いに比較的近く配置される。ＵＢＳ１０３、ＵＢＳ１０４、ＵＢＳ１０６、およびＵＢＳ１０７の各々は、スケジューラ、および対応するメモリをもつ１つまたは複数のＲＳＢ要素またはＲＬＢ要素に結合された１つまたは複数のＢＩＳＴコントローラ（ＳＢＲＩＣＳ）を含む。たとえば、ＵＢＳ１０７は、スケジューラおよびＲＳＢ要素１２１およびＲＳＢ要素１２２に結合されたＳＢＲＩＣとともに示されている。ＲＳＢ要素１２１はＢＩＳＴ要素１３０およびランダム・アクセス・メモリ（ＲＡＭ）１３１を備えている。同様に、ＲＳＢ要素１２２はＢＩＳＴ要素１４０およびＲＡＭ１４１を含んでいる。ＵＢＳ内の他の要素はＲＬＢ要素（図１には示さず）に結合することができる。ＵＢＳの動作、ＢＩＳＴ機能、およびＵＢＳによって制御されるＢＩＳＴテストは当技術分野では周知である。そのような動作の例は、たとえば、全文を引用することにより本明細書に一体化されるＫｉｍ他の米国特許第５９７８９４７号（「Ｋｉｍ」）に記載されている。
【００１５】
図２は図１のＵＢＳ階層１００の動作の例示的な方法を示す。工程２０１において、ＭＵＢＳは、ＭＵＢＳの制御下でＢＩＳＴテストを開始する信号ＲＵＮＴＳＴを受信し、ＭＵＢＳおよび各ＵＢＳは、各ＢＩＳＴ要素によってテストを可能にする信号ＤＯＢＩＳＴを受信する。ＲＵＮＴＳＴおよびＤＯＢＩＳＴの受信時に、工程２０２において、ＭＵＢＳはＵＢＳＲＵＮＴＳＴ（０）を設定することによって第１の段内で各ＵＢＳのＵＢＳ動作を開始する。
【００１６】
工程２０３において、第１の部分内の各ＵＢＳは完了するまで同時にＢＩＳＴテストを行う。工程２０４において、各ＵＢＳはＵＢＳのＢＩＳＴテストが完了したことを示すその対応する信号（ＲＴＣＮＴ（０）、ＲＴＣＮＴ（１））を設定する。工程２０５において、信号ＲＴＣＮＴ（０）とＲＣＮＴ（１）の両方が設定されたとき、ＭＵＢＳは第２の段のＵＢＳによるＢＩＳＴテストを開始するためのＵＢＳＲＵＮＴＳＴ（１）を設定する。
【００１７】
工程２０６において、第２の段の各ＵＢＳは完了するまで同時にＢＩＳＴテストを行う。工程２０７において、第２の段の各ＵＢＳはＵＢＳのＢＩＳＴテストが完了したことを示すその対応する信号（ＲＴＣＮＴ（２）、ＲＴＣＮＴ（３））を設定する。工程２０８において、信号ＲＴＣＮＴ（２）とＲＴＣＮＴ（３）の両方が設定されたとき、ＭＵＢＳは第１の待機期間を開始する。
【００１８】
工程２０９において、待機期間が終了し、信号ＲＴＣＮＴ（０）−ＲＴＣＮＴ（３）が再設定される。工程２１０において、ＭＵＢＳは、第１の段の各ＵＢＳに与えられる信号ＲＴＣＮＴＤＯＮＥ（０）を設定する。工程２１１において、ＲＴＣＮＴＤＯＮＥ（０）が設定されたことに応答して、第１の段の各ＵＢＳは保存テストが同時に実行される第１の保存テストを行う。工程２１２において、第１の段の各ＵＢＳは第１の保存テストが完了したときその対応する信号（ＲＴＣＮＴ（０）、ＲＴＣＮＴ（１））を設定し、応答してＭＵＢＳはＲＴＣＮＴＤＯＮＥ（０）を再設定する。第１の段の信号ＲＴＣＮＴ（０）およびＲＴＣＮＴ（１）が設定されると、工程２１３において、ＭＵＢＳは第２の段の各ＵＢＳに与えられる信号ＲＴＣＮＴＤＯＮＥ（１）を設定する。工程２１４において、ＲＴＣＮＴＤＯＮＥ（１）が設定されたことに応答して、第２の部分の各ＵＢＳは保存テストが同時に行われる第１の保存テストを行う。工程２１５において、第２の部分の各ＵＢＳは第１の保存テストが完了したとき、かつＭＵＢＳがＲＴＣＮＴＤＯＮＥ（１）を再設定したことに応答してその対応する信号（ＲＴＣＮＴ（２）、ＲＴＣＮＴ（３））を設定する。
【００１９】
工程２１６において、信号ＲＴＣＮＴ（０）−ＲＴＣＮＴ（３）は再設定され、かつＭＵＢＳは第１の段の各ＵＢＳに与えられる信号ＲＴＣＮＴＤＯＮＥ（０）を設定する。工程２１７において、ＲＴＣＮＴＤＯＮＥ（０）が設定されたことに応答して、第１の段の各ＵＢＳは保存テストが同時に行われる第２の保存テストを行う。工程２１８において、第１の段の各ＵＢＳは第２の保存テストが完了したとき、かつＭＵＢＳがＲＴＣＮＴＤＯＮＥ（０）を再設定したことに応答してその対応する信号（ＲＴＣＮＴ（０）、ＲＴＣＮＴ（１））を設定する。第１の段の信号ＲＴＣＮＴ（０）およびＲＴＣＮＴ（１）が設定されると、工程２１９において、ＭＵＢＳは第２の段の各ＵＢＳに与えられる信号ＲＴＣＮＴＤＯＮＥ（１）を設定する。工程２２０において、ＲＴＣＮＴＤＯＮＥ（１）が設定されたことに応答して、第２の段の各ＵＢＳは保存テストが同時に行われる第２の保存テストを行う。工程２２１において、第２の段の各ＵＢＳは第２の保存テストが完了したとき、ＭＵＢＳがＲＴＣＮＴＤＯＮＥ（１）を再設定したことに応答してその対応する信号（ＲＴＣＮＴ（２）、ＲＴＣＮＴ（３））を設定する。工程２２１が完了すると、ＢＩＳＴテスト動作が完了するので方法は終了する。
【００２０】
図１に戻ると、ＢＩＳＴテスト、待機期間、第１の保存テスト、および各ＵＢＳによる第２の保存テストの順序はテスト・データを生成する。テスト・データは最終的にＢＳ＿ロジック／ＳＹＳ＿制御１１６を介して外部プロセッサに与えられることがある。図３は、ＭＵＢＳを通してＵＢＳ１０３、ＵＢＳ１０４およびＵＢＳ１０６の間にテスト・データを通すための例示的な構成のブロック線図を示す。ＵＢＳ１０３、ＵＳＢ１０４およびＵＢＳ１０６の各々は、ＲＳＢ要素（またはＲＬＢ要素）からシグニチャ・ビットを収集するレジスタを有するモジュール（それぞれＲＳＳＩＧＲＥＧ３０１、ＲＳＳＩＧＲＥＧ３０２およびＲＳＳＩＧＲＥＧ３０３）を含んでいる。テスト・データを形成するシグニチャ・ビットはＭＵＢＳ１０１によって順次ＵＢＳ１０３、ＵＢＳ１０４およびＵＢＳ１０６の各々の間に通されるシリアル・ビット・ストリームに配置される。そのようなテスト・データは図４に示すようなシリアル・ストリームとして配置することができる。図４に示すように、データストリームはシグニチャ・ビットのグループを含んでいる。各グループは、ＲＳＢ要素状況（またはＲＬＢ要素状況）およびＳＢＲＩＣ要素状況を含む１つまたは複数のサブグループを備えることができる。ＲＳＢ要素状況のシグニチャ・ビットは、対応するＢＩＳＴ要素がＢＩＳＴテストを通ったか、失敗したかを示す。ＳＢＲＩＣ状況のシグニチャ・ビットは、ＳＢＲＩＣの動作が成功の内に終了したか、失敗したかを示す。
【００２１】
本発明は、方法およびこれらの方法を行うための装置の形で実施することができる。本発明はまた、フロッピー（登録商標）・ディスケット、ＣＤ−ＲＯＭ、ハード・ディスク駆動装置、または他の機械読取り可能格納媒体などの有形媒体で実施されるプログラム・コードの形で実施することができ、プログラム・コードがコンピュータなどの機械にロードされ、実行されたとき、機械が本発明を実施するための装置になる。本発明はまた、たとえば、格納媒体に格納され、機械にロードされ、かつ／または実行されるか、または電線やケーブルなどの何らかの伝送媒体またはキャリアによって光ファイバを介して、または電磁放射によって伝送されるかにかかわらず、プログラム・コードの形で実施することができ、プログラム・コードがコンピュータなどの機械にロードされ、実行されたとき、機械が本発明を実施する装置になる。汎用プロセッサで実施した場合、プログラム・コード・セグメントはプロセッサと結合して、特定の論理回路に類似して動作する独自の装置を与える。
【００２２】
当業者なら、本発明の性質を説明するために、説明し図示した部品の細部、材料、および配置の様々な変更を首記の特許請求の範囲に記載の本発明の範囲から逸脱することなく行えることがさらに理解されよう。
【図面の簡単な説明】
【００２３】
【図１】本発明の例示実施形態に従って動作するユニバーサル組込み自己テスト（ＢＩＳＴ）スケジューラ（ＵＢＳ）階層を示す図である。
【図２】図１のＵＢＳ階層の動作の例示的な方法を示す図である。
【図３】ＵＢＳおよび図１のマスタＵＢＳ（ＭＵＢＳ）の間のテスト・データを通すための例示的な構成のブロック線図である。
【図４】図３のＵＢＳによって収集されたテスト・データに対する例示的なシリアル・ビット・ストリームを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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