(57)【要約】【課題】半導体装置において、低ＯＮ抵抗を得る。【解決手段】カソード電極３０上にｎ＋カソード領域３２、ｎ−カソード領域３４が設けられ、さらにｐ−チャネル領域３６が設けられる。ｐ−チャネル領域３６は酸化膜４０で絶縁されたトレンチ構造３８の間に設けられ、ｐ−チャネル領域３６上にはアノード電極４２がショットキー接合される。トレンチ構造３８の間隔は、ｐ−チャネル領域３６の不純物濃度に応じた間隔であり、かつ、トレンチ構造３８及びアノード電極４２にゼロバイアスを印加した状態でｐ−チャネル領域３６全体を空乏化するように設定される。【選択図】　　　　図５
2004006896.tif 000002
【特許請求の範囲】
【請求項１】
カソード電極と、
前記カソード電極上に設けられた第１導電型カソード領域と、
前記カソード領域上にあってトレンチゲート間に設けられた第２導電型チャネル領域と、
前記チャネル領域上に設けられたアノード電極と、
を有する半導体装置であって、
前記トレンチゲート間隔は、前記チャネル領域の不純物濃度に応じた間隔であって前記アノード電極及び前記トレンチゲート間にゼロバイアス電圧を印加したときに前記チャネル領域が前記トレンチゲート間全体で空乏化する程度の間隔に設定される
ことを特徴とする半導体装置。
【請求項２】
カソード電極と、
前記カソード電極上に設けられた第１導電型カソード領域と、
前記カソード領域上にあってトレンチゲート間に設けられた第２導電型低不純物濃度アノード領域と、
前記低不純物アノード領域上に設けられた第２導電型高不純物濃度アノード領域と、
前記高不純物濃度アノード領域上に設けられたアノード電極と、
を有する半導体装置であって、
前記トレンチゲート間隔は、前記アノード電極及び前記トレンチゲート間にゼロバイアス電圧を印加したときに前記低不純物濃度アノード領域が前記トレンチゲート間全体で空乏化する程度の間隔に設定される
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置、特にゼロゲート電圧で電流を遮断するトランジスタ及びダイオードに関する。
【０００２】
【従来の技術】
従来より、トレンチゲートを用いた半導体装置が知られている。図９には、従来のトレンチゲート型半導体装置の構成が示されている。図において、（ａ）は平面図（但し、ソース電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図である。ｎ＋基板１２０上にｎドリフト領域１３０が設けられ、絶縁膜で被覆されたトレンチゲート１６０の間にｐボディ領域１４０が設けられる。ｐボディ領域１４０にはトレンチゲート１６０に隣接してｎ＋ソース領域１５０が形成され、このｎ＋ソース領域１５０にソース電極１９０が接続される。ソース電極１９０とトレンチゲート１６０との間は絶縁膜１８０で絶縁されており、ｎ＋基板１２０にはドレイン電極１１０が設けられる。このような構成において、トレンチゲート１６０に所定の正バイアスを印加すると、ｐボディ領域１４０のトレンチゲート１６０との界面においてチャネルが形成され、電流が流れる。
【０００３】
また、図１０には、従来における他の半導体装置が示されており、いわゆるショットキー型ダイオードである。図において、ｎ＋カソード領域２２０上にｎ−カソード領域２３０が設けられ、このｎ−カソード領域２３０にトレンチゲート類似のトレンチ領域２４０が形成される。そして、ｎ−カソード領域２３０上にさらにアノード電極２６０が設けられる。アノード電極２６０とトレンチ領域２４０とは接続されており、同電位に設定される。したがって、トレンチ領域２４０は実質的にアノードとして機能する。このような構成において、順方向バイアスを印加すると、トレンチ領域２４０間に形成されたｎ−カソード領域２３０にチャネルが形成され、電流が流れる。
【０００４】
【特許文献１】
特表平９−５１１８７６号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、チャネル領域の不純物濃度が比較的高く（例えば、図９の半導体装置においては、一般にイオン注入及び拡散によりｐボディ領域を形成するためドリフト領域よりもその不純物濃度が高くなる）、正バイアス印加時にもトレンチ領域との界面でのみ電流が流れるため、ＯＮ抵抗が大きくなる問題があった。
【０００６】
本発明の目的は、従来より低ＯＮ抵抗の半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】
本発明は、カソード電極と、前記カソード電極上に設けられた第１導電型カソード領域と、前記カソード領域上にあってトレンチゲート間に設けられた第２導電型チャネル領域と、前記チャネル領域上に設けられたアノード電極とを有する半導体装置であって、前記トレンチゲート間隔は、前記チャネル領域の不純物濃度に応じた間隔であって前記アノード電極及び前記トレンチゲート間にゼロバイアス電圧を印加したときに前記チャネル領域が前記トレンチゲート間全体で空乏化する程度の間隔に設定されることを特徴とする。チャネル領域全体を空乏化するために必要なトレンチゲート間隔は、チャネル領域の不純物濃度に応じて決定され、不純物濃度と間隔は負の相関にある。チャネル領域の不純物濃度を低濃度とした場合、従来よりも大きなトレンチゲート間隔に設定できる。本発明の一つの実施形態では、第１導電型はｎ型、第２導電型はｐ型であり、第２導電型チャネル領域はｐ−チャネル領域として形成され得る。
【０００８】
また、本発明は、カソード電極と、前記カソード電極上に設けられた第１導電型カソード領域と、前記カソード領域上にあってトレンチゲート間に設けられた第２導電型低不純物濃度アノード領域と、前記低不純物アノード領域上に設けられた第２導電型高不純物濃度アノード領域と、前記高不純物濃度アノード領域上に設けられたアノード電極とを有する半導体装置であって、前記トレンチゲート間隔は、前記アノード電極及び前記トレンチゲート間にゼロバイアス電圧を印加したときに前記低不純物濃度アノード領域が前記トレンチゲート間全体で空乏化する程度の間隔に設定されることを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態について説明する。
【００１０】
＜第１実施形態＞
図１には、本実施形態の構成図が示されている。本実施形態は、トレンチゲート型トランジスタである。図において（ａ）は平面図（但し、ソース電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図である。図において、ｎ＋基板１２上にｎドリフト領域１４が設けられ、ｎドリフト領域１４上であって絶縁されたトレンチゲート１８間にｐ−チャネル領域１６が設けられる。ｐ−チャネル領域１６上にはｎ＋ソース領域１７が形成され、さらにこのｎ＋ソース領域１７にソース電極２２が接続される。ソース電極２２は図に示すように断面形状がＴ字型であり、トレンチゲート１８との間は絶縁膜２０により絶縁されている。
【００１１】
ここで、ｐ−チャネル領域１６は従来のようにイオン注入ではなく、例えばエピタキシャル成長により形成され、その不純物濃度はｎドリフト領域１４の不純物濃度以下に設定される。このようにｐ−チャネル領域１６の不純物濃度を低くすることで、トレンチゲート１８の間隔が比較的大きくてもチャネル全体を空乏化し易くなり、ｐ−チャネル領域１６の不純物濃度に応じたゲート間隔とすることで、トレンチゲート１８にゼロバイアスを印加した状態でｐ−チャネル領域１６の全体を空乏化することができる（もちろん、ｐ−チャネル領域１６の不純物濃度は従来のチャネル領域の不純物濃度よりも小さいため、本実施形態のゲート間隔は従来のゲート間隔よりも大きく設定でき、製造も容易となる）。
【００１２】
そして、トレンチゲート１８に正のバイアス電圧を印加した場合には、従来のようにトレンチゲートとの界面のみにチャネルが形成されるのではなく、ｐ−チャネル領域１６の全体、すなわちトレンチゲート１８の間の全体に形成されることになるため、界面準位の影響が少なく、チャネルの抵抗を従来以上に低く抑えることができる。
【００１３】
なお、本実施形態において、ｐ−チャネル領域１６からソース電極２２に正孔を引き抜けるようにｐ−チャネル領域１６とソース電極２２との間にｐ＋ソース領域１９（図１（ａ）参照）を形成することも好適である。このｐ＋ソース領域１９は、図１（ａ）に示されるように、ｎ＋ソース領域１７と交互に形成される。
【００１４】
図２には、図１に示された半導体装置の製造方法が示されている。まず、ｎ＋シリコン基板１２上に順次ｎドリフト領域１４及びｐ−チャネル領域１６をエピタキシャル成長させる。その後、ｎ＋ソース領域１７を１μｍ程度（及び必要であればｐ＋ソース領域１９）をイオン注入と拡散により形成する（ａ）。
【００１５】
次に、表面を熱酸化して酸化膜２４を５０ｎｍ程度形成する。その後、ＣＶＤ法を用いて窒化膜２６を２００ｎｍ程度、酸化膜２８を２００ｎｍ程度形成する（ｂ）。
【００１６】
次に、フォトリソグラフィ工程を用いてレジストマスクを形成し、このレジストマスクを用いて酸化膜２８、窒化膜２６、酸化膜２４を順次ドライエッチングする。レジストを除去した後、酸化膜２４、窒化膜２６、酸化膜２８をマスクとしてシリコンを６μｍ程度ドライエッチングし、トレンチ構造を形成する（ｃ）。
【００１７】
次に、トレンチの側壁を熱酸化にて５０ｎｍ程度酸化し、フッ酸で除去する。さらにトレンチ側壁をケミカルドライエッチングにて５０ｎｍ程度エッチングする。その後、熱酸化にてゲート酸化膜を１００ｎｍ程度形成する。さらに、多結晶シリコンでトレンチを埋め、トレンチゲート１８を形成する。ドライエッチングにて窒化膜２６のところまで全面エッチバックしてゲート電極とする（ｄ）。
【００１８】
次に、表面の酸化膜２８をドライエッチングにて除去し、熱酸化にてゲート電極の表面を４００ｎｍ程度酸化して酸化膜２０を形成する（ｅ）。このとき、窒化膜２６の下は酸化されず、ゲート電極の表面のみを酸化することができる。
【００１９】
次に、ドライエッチングにて窒化膜２６及び酸化膜２４を除去し（ｆ）、スパッタリング法を用いてソース電極２２（例えばＡｌ）を形成し、フォトリソグラフィやエッチングを用いて所望の形状に加工する（ｇ）。最後に、スパッタリング法を用いてドレイン電極１０（例えばＴｉ／Ｎｉ／Ａｕ）を形成する（ｈ）。
【００２０】
以上、本実施形態について説明したが、基板はｎ型ではなくｐ型を用いることも可能である。この場合、ドリフト領域やチャネル領域の導電型も基板に応じて変更することが必要である。
【００２１】
また、基板をドリフト領域とは異なる導電型としたＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を構成することもできる。さらに図３に示すように、基板とドリフト領域との間にバッファ領域２９を設けることも可能である。この時、バッファ領域は基板とは異なる導電型である。
【００２２】
＜第２実施形態＞
上述した第１実施形態では、ｐ−チャネル領域１６の全体をチャネル化できるため、従来のようにソース電極から電子を供給するためのｎ＋ソース領域１７を従来のようにトレンチゲート１８に隣接するように配置する必要がなくなる。そこで、本実施形態では、ソース領域の位置を従来と異なる位置、すなわちトレンチゲート１８に隣接しない位置に設ける場合について説明する。
【００２３】
図４には、本実施形態における半導体装置の構成が示されている。（ａ）は一部平面図（但し、ソース電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図である。図１と同様に、ドレイン電極１０、ｎ＋基板１２、ｎドリフト領域１４、ｐ−チャネル領域１６、トレンチゲート１８及びソース電極２２が形成されているが、図１と異なる点は、ｎ＋ソース領域２３がｐ−チャネル領域１６のほぼ中央に形成され、トレンチゲート１８に隣接していないことである。従来のトレンチゲート型半導体装置においては、チャネル領域内のトレンチゲートとの界面にチャネルが形成されるため、ソース領域はこのチャネル領域に電子を供給すべくトレンチゲートに隣接して設ける必要があったが、本実施形態ではチャネルはｐ−チャネル領域の全体にわたって形成されるため、ソース領域をトレンチゲート１８に隣接して設ける必要がなくなり、このようにチャネル領域の中央に配置することが可能となる。
【００２４】
そして、このようにソース領域の位置をチャネル領域の中央に配置することで、チャネル領域からソース電極２２に正孔を引き抜くためのｐ＋ソース領域１９をトレンチゲート１８に隣接した位置に配置する（中央部にｐ−チャネル領域１６が形成され、その周囲にｐ＋ソース領域１９が形成される）ことが可能となり、迅速に正孔を引き抜いてＯＮ動作からＯＦＦ動作への高速スイッチングが可能となる。さらにｐ＋ソース領域の面積をｎ＋ソース領域の面積より大きくすることも容易である。
【００２５】
なお、図４において、ｐ−チャネル領域１６やｎ＋ソース領域２３は平面形状が円形ではなく、矩形でもよい。
【００２６】
＜第３実施形態＞
図５には、本実施形態の半導体装置の構成が示されている。本実施形態は、ショットキー型ダイオードである。図において、（ａ）は平面図（但し、アノード電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図である。ｎ＋カソード領域３２上にｎ−カソード領域３４が設けられ、さらにｎ−チャネル領域３６が設けられる。ｎ−チャネル領域３６は酸化膜４０で絶縁されたトレンチ構造３８の間に設けられ、ｎ−チャネル領域３６上にはアノード電極４２がショットキー接合される。アノード電極４２とトレンチ構造３８はオーミックコンタクトにより接続されており、同電位である。また、ｎ＋カソード領域３２にはカソード電極３０が接続される。
【００２７】
このような構成において、ｎ−チャネル領域３６の不純物濃度はｎ−カソード領域３４の不純物濃度以下であり、図１０に示された従来のｎ−カソード領域２３０よりも低い不純物濃度である。したがって、トレンチ構造３８の間隔が比較的大きくても従来に比べてチャネル全体を空乏化し易くなり、ｎ−チャネル領域３６の不純物濃度、すなわちｎ型低不純物濃度に応じたゲート間隔とすることで、トレンチ構造３８及びアノード電極４２にゼロバイアスを印加した状態（短絡した状態）でｎ−チャネル領域３６の全体を空乏化することができ（もちろん、ｎ−チャネル領域の不純物濃度は従来のチャネル領域の不純物濃度よりも小さいため、本実施形態のトレンチ構造３８の間隔は従来の間隔よりも大きく設定でき、製造が容易化される）、高耐圧のショットキー型ダイオードを得ることができる。
【００２８】
なお、ｎ−チャネル領域３６の代わりにｐ−チャネル領域を用いることも可能である。すなわち、カソード電極３０上にｎ＋カソード領域３２、ｎ−カソード領域３４が設けられ、ｎ−カソード領域３４上にｐ−チャネル領域３６がトレンチ構造３８の間に設けられ、ｐ−チャネル領域３６上にアノード電極４２がショットキー接合される。トレンチ構造３８及びアノード電極４２にゼロバイアスを印加した状態でｐ−チャネル領域３６の全体が空乏化される。この場合にはトレンチ構造３８の間隔をより大きく設定することが可能である。
【００２９】
図６には、本実施形態の半導体装置の製造方法が示されている。まず、ｎ＋カソード領域３２上にｎ−カソード領域３４及びｎ−チャネル領域３６をエピタキシャル成長させる（ａ）。
【００３０】
次に、表面を熱酸化し、酸化膜４４を５００ｎｍ程度形成する（ｂ）。次に、フォトリソグラフィ工程を用いてレジストマスクを作成し、このマスクを用いて酸化膜４４をドライエッチングしトレンチを形成する（ｃ）。
【００３１】
次に、トレンチの側壁を熱酸化にて５０ｎｍ程度酸化し、フッ酸にて除去する。さらに、トレンチ側壁をケミカルドライエッチングにて５０ｎｍ程度エッチングし、熱酸化にて酸化膜４０を１００ｎｍ程度形成し、ＣＶＤ法によりトレンチを多結晶シリコンで埋めてトレンチ構造３８を形成する（ｄ）。
【００３２】
次に、ドライエッチングにより酸化膜４０の表面を除去し（ｅ）、スパッタリング法を用いてアノード電極４２（例えばＡｌ）を形成する。フォトリソグラフィとエッチングにより所望の形状に加工し、４２０℃３０分の熱処理にてｎ−チャネル領域３６とショットキー接合を形成するとともに、トレンチ構造３８との間にオーミックコンタクトを形成する（ｆ）。
【００３３】
最後に、スパッタリング法を用いてカソード電極３０（例えばＴｉ／Ｎｉ／Ａｕ）を形成する（ｇ）。
【００３４】
なお、本実施形態において、ｎ−チャネル（あるいはｐ−チャネル）領域３６は平面形状が矩形ではなく、例えば図７に示すように円形でもよい。
【００３５】
また、本実施形態では、ショットキー型ダイオードについて説明したが、接合ダイオードでも同様に適用することができる。
【００３６】
図８は、接合ダイオードに適用した場合の構成図である。図において、（ａ）は平面図（但し、アノード電極は省略）、（ｂ）は（ａ）のｂ−ｂ断面図である。カソード電極３０上に、順次ｎ＋カソード領域３２、ｎ−カソード領域３４、ｐ−アノード領域３７、ｐ＋アノード領域４６が形成される。ｐ−アノード領域３７及びｐ＋アノード領域４６はトレンチ構造３８の間に形成される。ｐ＋アノード領域４６上とトレンチ構造３８上にはアノード電極４２が形成され、短絡されている。低不純物濃度のｐ−アノード領域３７を設けることで、比較的広いトレンチ構造３８間隔でゼロバイアス時にｐ−アノード領域３７の全体をピンチオフすることができ、高耐圧を得ることができる。
【００３７】
なお、図８において、ｐ−アノード領域３７の代わりに、ｎ−カソード領域３４以下の不純物濃度を有するｎ−アノード領域を設けることも可能である。
【００３８】
【発明の効果】
以上説明したように、本発明によれば、低ＯＮ抵抗あるいは高耐圧の半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成図である。
【図２】図１の半導体装置の製造方法を示す説明図である。
【図３】第１実施形態の変形例を示す断面図である。
【図４】本発明の第２実施形態の構成図である。
【図５】本発明の第３実施形態の構成図である。
【図６】図５の半導体装置の製造方法を示す説明図である。
【図７】第３実施形態の変形例を示す平面図である。
【図８】第３実施形態の他の変形例を示す構成図である。
【図９】従来のトレンチゲート型トランジスタの構成図である。
【図１０】従来のショットキー型ダイオードの構成図である。
【符号の説明】
１０　ドレイン電極、１２　ｎ＋基板、１４　ｎドリフト領域、１６　ｐ−チャネル領域、１７　ｎ＋ソース領域、１８　トレンチゲート、１９　ｐ＋ソース領域、２０　酸化膜、２２　ソース電極、３０　カソード電極、３２　ｎ＋カソード領域、３４　ｎ−カソード領域、３６　ｎ−チャネル領域、３８　トレンチ構造、４０　酸化膜、４２　アノード電極。
【図１】
2004006896.tif 000003
【図２】
2004006896.tif 000004
【図３】
2004006896.tif 000005
【図４】
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【図５】
2004006896.tif 000007
【図６】
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【図７】
2004006896.tif 000009
【図８】
2004006896.tif 000010
【図９】
2004006896.tif 000011
【図１０】
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