(57)【要約】【課題】クロストークエラーのチェックとレイアウト修正に要する時間を短縮し又はゼロにすることにより自動配線処理時間を短縮する。【解決手段】クロストークノイズによりタイミングエラーを生じさせる虞のあるクロック信号線１６を最初に配線し、通常動作時に信号レベルが固定されるスキャンモード信号線１８を、クロック信号線１６との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして該第１信号線に沿ってジグザグ配線し、次に他の信号線を配線する。【選択図】　　　　　図１
2004014594.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線を最初に配線し、
（ｂ）通常動作時に信号レベルが略固定される第２信号線を、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして該第１信号線に沿って配線し、
（ｃ）次に他の信号線を配線する、
ことを特徴とする半導体集積回路設計の自動配線方法。
【請求項２】
該ステップ（ｂ）では、該第２信号線を、該第１信号線の一方側と他方側に交互に沿ってジグザグ配線することを特徴とする請求項１記載の半導体集積回路設計の自動配線方法。
【請求項３】
該ステップ（ｂ）では、該第２信号線を、該第１信号線の側方の一方側及び他方側と該第１信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線することを特徴とする請求項１記載の半導体集積回路設計の自動配線方法。
【請求項４】
該第１信号線はクロック信号線であることを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路設計の自動配線方法。
【請求項５】
プロセッサと、
該プロセッサに結合されプログラムが格納された記憶装置と、
を有し、該プログラムは該プロセッサに対し、
（ａ）クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線を最初に配線させ、
（ｂ）通常動作時に信号レベルが略固定される第２信号線を、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして該第１信号線に沿って配線させ、
（ｃ）次に他の信号線を配線させる、
ことを特徴とする半導体集積回路設計用自動配線装置。
【請求項６】
該ステップ（ｂ）では、該プロセッサに対し、該第２信号線を、該第１信号線の一方側と他方側に交互に沿ってジグザグ配線させることを特徴とする請求項５記載の半導体集積回路設計用自動配線装置。
【請求項７】
該ステップ（ｂ）では、該プロセッサに対し、該第２信号線を、該第１信号線の側方の一方側及び他方側と該第１信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線させることを特徴とする請求項５記載の半導体集積回路設計用自動配線装置。
【請求項８】
上記第１配線はクロック信号線であることを特徴とする請求項５乃至７のいずれか１つに記載の半導体集積回路設計用自動配線装置。
【請求項９】
クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線と、
通常動作時に信号レベルが略固定される第２信号線と、
を有する半導体集積回路装置において、
該第２信号線は、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして、該第１信号線の一方側と他方側に交互に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。
【請求項１０】
クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線と、
通常動作時に信号レベルが略固定される第２信号線と、
を有する半導体集積回路装置において、
該第２信号線は、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして、該第１信号線の側方の一方側及び他方側と該第１信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路設計の自動配線方法及び装置並びに半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路の高速化に伴いノイズが増加し、高集積化に伴い配線間隔が狭くなって並行配線間のクロストークノイズが増加する傾向にある。さらに、電源の低電圧化によりＳＮ比が低下してクロストークノイズの影響が大きくなる。クロストークノイズにより信号波形が変形し、信号伝播遅延時間が増加又は減少する。このため、特に、広範囲で使用されるクロック信号の位相がクロストークノイズによりずれて、フリップフロップにおいてタイミングエラーが生ずる原因となる。そこで、このようなクリティカルな信号については、半導体集積回路のレイアウト設計において、並行配線を回避しながら自動配線を行なうことが要求される。
【０００３】
図８は、セル配置後にセル間を配線する従来の自動配方法を示す概略フローチャートである。以下、括弧内は図８中のステップ識別符号である。
【０００４】
（Ｓ１）迂回配線による信号伝播遅延を避けてタイミングエラーの発生を防止するため、クロック信号線のようなクリティカルな信号線が優先的に配線される。
【０００５】
（Ｓ２）次に、その他の信号線が配線される。
【０００６】
（Ｓ３）ステップＳ１の各配線について、これに所定値以上接近して配線されたステップＳ２の信号線との間の並行配線長が所定値以上であるクロストークエラーが存在するかどうかをチェックする。
【０００７】
（Ｓ４）存在すればステップＳ５へ進み、そうでなければステップＳ６へ進む。
【０００８】
（Ｓ５）検出されたクロストークエラーについて、ステップＳ２で配線された信号線をずらし、場合によってはさらにセルをずらすというレイアウト修正により、所定間隔以下の並行配線長が所定値以下になるようにする。このレイアウト修正により、他の部分で新たなクロストークエラーが生ずる場合があるので、ステップＳ３へ戻る。
【０００９】
（Ｓ６）スタティックタイミングエラーアナライザー（ＳＴＡ）によりタイミングエラーをチェックし、検出されたエラーに対しレイアウト修正を行なうという処理を、エラーが無くなるまで繰り返す。
【００１０】
【発明が解決しようとする課題】
上記ステップＳ５の処理を自動で行なうことができない場合には、手動で行わなければならず、また、ステップＳ３〜Ｓ５の処理が繰り返されるので、配線処理時間が長くなる。
【００１１】
本発明の目的は、このような問題点に鑑み、クロストークエラーのチェックとレイアウト修正に要する時間を短縮し又はゼロにすることにより処理時間を短縮することが可能な半導体集積回路設計の自動配線方法及び装置並びに半導体集積回路装置を提供することにある。
【００１２】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、セルを配置後にセル間を配線する、半導体集積回路設計の自動配線方法において、
（ａ）クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線を最初に配線し、
（ｂ）通常動作時に信号レベルが略固定される第２信号線を、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして該第１信号線に沿って配線し、
（ｃ）次に他の信号線を配線する。
【００１３】
この構成によれば、ステップ（ｃ）で配線された信号線が第１信号線と所定間隔以下で隣り合って並行に配線されても、その長さは許容値以下になり、クロストークエラーの発生が防止されるので、そのチェック及びレイアウト修正処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【００１４】
また、レイアウト修正処理による迂回配線が防止されるので、半導体装置の動作の高速化に寄与する。
【００１５】
該第２信号線を、該第１信号線の一方側と他方側に交互に沿ってジグザグ配線すれば、該第１信号線の両側について、クロストークエラーの発生が防止される。
【００１６】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００１８】
［第１実施形態］
図１は、半導体集積回路１０の配線の一部を示す概略レイアウト図である。
【００１９】
半導体集積回路１０上の互いに離れた領域に配置されたフリップフロップ群１１〜１４に対し、略同一位相のクロック信号ＣＬＫを供給するように、外部端子１５の位置及び外部端子１５からフリップフロップ群１１〜１４へクロック信号ＣＬＫを供給するクロック信号線１６の配置が決定される。
【００２０】
このクロック信号線１６は、フリップフロップ群１１と１２の間の中央を通り一端が外部端子１５に接続された信号線１６１と、中点に信号線１６１の他端が接続されフリップフロップ群１１と１４の間及びフリップフロップ群１２と１３の間の中央を通る信号線１６２と、信号線１６２の一端が中点に接続され一端及び他端がそれぞれフリップフロップ群１１及び１４に接続された信号線１６３と、信号線１６２の他端が中点に接続され一端及び他端がそれぞれフリップフロップ群１２及び１３に接続された信号線１６４とからなる。
【００２１】
外部端子１５の隣の外部端子１７には、半導体集積回路１０の通常使用時に信号レベルが固定されるスキャンモード信号ＳＭが供給される。スキャンモード信号ＳＭは、一端が外部端子１７に接続されたスキャンモード信号線１８を介してフリップフロップ群１１〜１４に供給される。
【００２２】
スキャンモード信号線１８は、信号線１６１〜１６４にそれぞれ沿った信号線１８１〜１８４からなる。スキャンモード信号線１８には、信号線が長いことによる信号波形の鈍りを防止するために、バッファゲートＢ１〜Ｂ１０が介在している。この点はクロック信号線１６についても同様であるが、図１ではクロック信号線１６に介装されたバッファゲートが図示省略されている。
【００２３】
スキャンモード信号線１８は、クロック信号線１６の一方側と他方側に交互に沿ってジグザグ配線されている。
【００２４】
図２は、このジグザグ配線の一部を模式的に示す斜視図である。
【００２５】
設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。クロック信号線１６は、メタル２層目Ｍ２に形成されている。
【００２６】
スキャンモード信号線１８では、クロック信号線１６と並行な線片Ｌ２Ａ〜Ｌ２Ｃがメタル２層目Ｍ２に形成され、クロック信号線１６と離間して交差する線片Ｌ３Ａ及びＬ３Ｂがメタル３層目Ｍ３に形成されている。線片Ｌ２Ａ及びＬ２Ｃはクロック信号線１６の一方側に配置され、線片Ｌ２ＡとＬ２Ｃの間の線片Ｌ２Ｂはクロック信号線１６の他方側に配置されている。クロック信号線１６とこれに並行かつ側方の線片Ｌ２Ａ〜Ｌ２Ｃとの間隔は、許容最小値の２倍より短く、且つ、許容最小値以上であり、例えば許容最小値である。この点は、以下の他の実施形態においても同じである。
【００２７】
層間コンタクトＣ２３Ａは、線片Ｌ２Ａの一端と線片Ｌ３Ａの一端との間を接続するためのものであり、層間コンタクトＣ２３Ｂは、線片Ｌ３Ａの他端と線片Ｌ２Ｂの一端との間を接続するためのものであり、層間コンタクトＣ２３Ｃは、線片Ｌ２Ｂの他端と線片Ｌ３Ｂの一端との間を接続するためのものであり、層間コンタクトＣ２３Ｄは、線片Ｌ３Ｂの他端と線片Ｌ２Ｃの一端との間を接続するためのものである。
【００２８】
図３は、図１中のフリップフロップ群１１の概略ブロック図である。
【００２９】
フリップフロップ群１１は、互いに同一構成のスキャンフリップフロップ１１１〜１１４を備えている。実際にはフリップフロップ群１１は多数のスキャンフリップフロップを備えているが、図３では簡単化のために４個のみ示している。
【００３０】
スキャンフリップフロップ１１１では、スキャンモード信号ＳＭが低レベルのときデータ入力端Ｄが選択され、スキャンモード信号ＳＭが高レベルのときスキャンイン端ＳＩが選択され、選択された信号がクロック入力端Ｃの立ち上がりでラッチされて、データ出力端Ｑ及びスキャンアウト端ＳＯから出力される。スキャンフリップフロップ１１１〜１１４のデータ入力端Ｄ及びデータ出力端Ｑは、不図示の組み合わせ回路に接続されている。スキャンフリップフロップ１１１〜１１４は、この組み合わせ回路との関係で信号線が短くなるように配置され、実際には散在している。
【００３１】
テスト容易化のために、スキャンフリップフロップ１１１〜１１４がスキャンイン端ＳＩ及びスキャンアウト端ＳＯに関し縦続接続されて、スキャンパスが形成されている。スキャンフリップフロップ１１１〜１１４のクロック入力端Ｃ及びスキャンモード信号ＳＭにはそれぞれ、クロック信号ＣＬＫ及びスキャンモード信号ＳＭが信号線１６５及び１８５を介して供給される。信号線１６５及び１８５はそれぞれ、図１中の信号線１６３及び１８３に接続されている。信号線１８５は、信号線１６５に沿って図２と同様にジグザグ配線されている。
【００３２】
図１に戻って、スキャンモード信号ＳＭが高レベルのときフリップフロップ群１１〜１４が全体として１つのシフトレジスタを構成するように、スキャンフリップフロップが縦続接続されている。
【００３３】
図４は、自動配置配線装置の概略ブロック図である。
【００３４】
コンピュータ２０は、プロセッサと、これに結合された記憶装置及び入出力インタフェースとを備えている。この記憶装置のうち、外部記憶装置には、半導体集積回路１０の設計に用いられるセルライブラリ２１、設計により得られたネットリスト２２が格納されている。コンピュータ２０は、セルライブラリ２１とネットリスト２２とに基づいて、セル自動配置を行い、その結果を該外部記憶装置の領域２３に格納する。ネットリスト２２には、上述のクリティカルな信号線及びこれに沿って配線すべき信号線が予め定められている。コンピュータ２０は、セル自動配置結果２３のデータに基づいてセルの位置を認識し、セルライブラリ２１のデータを用いてセル内の端子位置を認識し、セルの端子間をネットリスト２２のデータに基づいて所定のアルゴリズムにより自動配線し、その結果を該外部記憶装置の領域２４に格納する。コンピュータ２０の上記入出力インタフェースには、入力装置２５及び表示装置２６が接続されている。
【００３５】
図５は、図４の装置により実施される自動配線方法を示す概略フローチャートである。
【００３６】
（Ｓ１）迂回配線による信号遅延がタイミングエラーが生じうるクリティカルな信号のクリティカルな信号線が、優先的に配線される。このような信号線は、クロストークノイズによってもタイミングエラーを生じさせる虞があり、並行配線に関してもクリティカルな信号線である。
【００３７】
例えば図１において、クロック信号線１６が優先的に配線されないことにより迂回すると、信号線１６１に関し信号線１６２〜１６４が非対称になって、フリップフロップ群１１〜１４に到達したクロック信号の位相が互いに異なって、タイミングエラーが生ずる虞がある。このような信号線は、他の信号線との間にクロストークノイズが生じても、フリップフロップ群１１〜１４に到達したクロック信号の位相がずれてタイミングエラーが生ずる虞がある。
【００３８】
（Ｓ２１）ステップＳ１の各信号線に沿って、通常動作時に信号レベルが固定される信号線を、図１及び図２に示すようにジグザグ配線する。図１のスキャンモード信号ＳＭは、通常動作時には低レベルに固定される。
【００３９】
（Ｓ２２）残りの信号線を、従来と同様にして配線する。
【００４０】
信号線をこのようなステップＳ１、Ｓ２１及びＳ２２に従って配線することにより、ステップＳ２２で配線された信号線がクロック信号線１６と所定間隔以下で隣り合って配線されても、その長さは許容値以下になり（このようになるように、クロック信号線１６と並行する上記線片の長さが定められている）、図８のステップＳ３〜Ｓ５のループ処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【００４１】
また、ステップＳ５のレイアウト修正処理による迂回配線が防止されるので、半導体装置の動作の高速化に寄与する。
【００４２】
（Ｓ６）図８のステップＳ６と同様に、タイミングエラーチェック及びレイアウト修正を行なう。
【００４３】
［第２実施形態］
図６は、本発明の第２実施形態のジグザグ配線の模式的斜視図である。
【００４４】
メタル配線層は４層以上である。設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。
【００４５】
クロック信号線１６は、図２と同様にメタル２層目Ｍ２に形成されている。図２と異なる点は、スキャンモード信号線１８のうちクロック信号線１６に並行な部分が、メタル２層目Ｍ２のみならずその真上のメタル４層目Ｍ４にも存在する点である。該並行部分は、クロック信号線１６の一方側、クロック信号線１６の真上側及びクロック信号線１６の他方側の順に周期的にクロック信号線１６に沿って配置されており、スキャンモード信号線１８はクロック信号線１６に沿ったジグザグ配線である。
【００４６】
すなわち、スキャンモード信号線１８では、クロック信号線１６と並行な線片Ｌ２Ａ及びＬ２Ｂがメタル２層目Ｍ２に形成され、クロック信号線１６の真上にクロック信号線１６と並行な線片Ｌ４Ａがメタル４層目Ｍ４に形成され、クロック信号線１６と離間して交差する線片Ｌ３Ａ〜Ｌ３Ｃがメタル３層目Ｍ３に形成されている。線片Ｌ２Ａ及びＬ２Ｃはそれぞれクロック信号線１６の一方側及び他方側に配置されている。
【００４７】
図６中、Ｃ２３Ａ〜Ｃ２３Ｃは、メタル２層目Ｍ２とメタル３層目Ｍ３の間の層間コンタクトであり、Ｃ３４Ａ及びＣ３４Ｂは、メタル３層目Ｍ３とメタル４層目Ｍ４の間の層間コンタクトである。
【００４８】
他の構成は、上記第１実施形態と同一である。
【００４９】
本第２実施形態によれば、図５のステップＳ２２で配線された信号線がクロック信号線１６と所定間隔以下で上下又は側方に隣り合って配線されても、その長さは許容値以下になり（このようになるように、クロック信号線１６と並行する上記線片の長さが定められている）、図８のステップＳ３〜Ｓ５のループ処理が不要となる。したがって、自動配線処理を従来よりも高速に行なうことが可能となる。
【００５０】
［第３実施形態］
図７は、本発明の第３実施形態のジグザグ配線の模式的斜視図である。
【００５１】
メタル配線層は５層以上である。設計ルールにより、上下に隣り合う一方のメタル配線層の各配線は、他方のメタル配線層の各配線と直角な方向である。
【００５２】
クロック信号線１６は、メタル３層目Ｍ３に形成されている。図６と異なる点は、スキャンモード信号線１８のうちクロック信号線１６と並行な部分が、メタル２層目Ｍ２及びクロック信号線１６の真上のメタル４層目Ｍ４のみならず、クロック信号線１６の真下のメタル１層目Ｍ１にも存在する点である。該並行部分は、クロック信号線１６の一方側、クロック信号線１６の真上側、クロック信号線１６の他方側及びクロック信号線１６真下側の順に、周期的にクロック信号線１６に沿ってジグザグ配線されている。
【００５３】
すなわち、スキャンモード信号線１８では、クロック信号線１６と並行な線片Ｌ３Ａ〜Ｌ３Ｃがメタル３層目Ｍ３に形成され、クロック信号線１６の真上にクロック信号線１６と並行な線片Ｌ５Ａがメタル５層目Ｍ５に形成され、クロック信号線１６の真下にクロック信号線１６と並行な線片Ｌ１Ａがメタル１層目Ｍ１に形成され、クロック信号線１６と離間して交差する線片Ｌ４Ａ及びＬ４Ｂがメタル４層目Ｍ４に形成され、クロック信号線１６と離間して交差する線片Ｌ２Ａ及びＬ２Ｂがメタル２層目Ｍ２に形成されている。線片Ｌ３Ａ及びＬ３Ｃはクロック信号線１６の一方側に配置され、線片Ｌ３Ｂはクロック信号線１６の他方側に配置されている。
【００５４】
図７中、Ｃ３４Ａ及びＣ３４Ｂは、メタル３層目Ｍ３とメタル４層目Ｍ４の間の層間コンタクトであり、Ｃ４５Ａ及びＣ４５Ｂは、メタル４層目Ｍ４とメタル５層目Ｍ５の間の層間コンタクトであり、Ｃ２３Ａ及びＣ２３Ｂは、メタル２層目Ｍ２とメタル３層目Ｍ３の間の層間コンタクトであり、Ｃ１２Ａ及びＣ１２Ｂは、メタル１層目Ｍ１とメタル２層目Ｍ２の間の層間コンタクトである。
【００５５】
他の構成は、上記第２実施形態と同一である。
【００５６】
本第３実施形態によれば、上記第２実施形態と同様な効果が得られる。
【００５７】
なお、本発明には外にも種々の変形例が含まれる。
【００５８】
例えば、図６の配線を上下反転させた構成、すなわち、スキャンモード信号線１８のうちクロック信号線１６と並行な部分が、クロック信号線１６の一方側、クロック信号線１６の真下側及びクロック信号線１６の他方側の順に、周期的にクロック信号線１６に沿ってジグザグ配線された構成であってもよい。
【００５９】
また、ジグザグ配線は、通常動作時に信号レベルが完全に固定されなくても、略固定、すなわちクリティカルな信号の信号線に対しクロストークノイズによりタイミングエラーを生じさせない程度に変化するものであってもよい。換言すれば、ジグザグ配線は、通常動作時に信号レベルが実質的に固定されていればよい。
【００６０】
以上の説明から明らかなように、本発明には以下の付記が含まれる。
【００６１】
（付記１）（ａ）クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線を最初に配線し、
（ｂ）通常動作時に信号レベルが略固定される第２信号線を、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして該第１信号線に沿って配線し、
（ｃ）次に他の信号線を配線する、
ことを特徴とする半導体集積回路設計の自動配線方法。（１）
（付記２）該ステップ（ｂ）において、該第２信号線は通常動作時に信号レベルが固定されることを特徴とする付記１記載の半導体集積回路設計の自動配線方法。
【００６２】
（付記３）該ステップ（ｂ）では、該第２信号線を、該第１信号線の一方側と他方側に交互に沿ってジグザグ配線することを特徴とする付記１又は２記載の半導体集積回路設計の自動配線方法。（２）
（付記４）該ステップ（ｂ）では、該ジグザグ配線の周期を設定することを特徴とする付記１乃至３のいずれか１つに記載の半導体集積回路設計の自動配線方法。
【００６３】
（付記５）該ステップ（ｂ）では、該第２信号線にバッファを介在させることを特徴とする付記１乃至４のいずれか１つに記載の半導体集積回路設計の自動配線方法。
【００６４】
（付記６）該ステップ（ｂ）では、該第２信号線を、該第１信号線の側方の一方側及び他方側と該第１信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線することを特徴とする付記１又は２記載の半導体集積回路設計の自動配線方法。（３）
（付記７）該第１信号線はクロック信号線であることを特徴とする付記１乃至６のいずれか１つに記載の半導体集積回路設計の自動配線方法。（４）
（付記８）プロセッサと、
該プロセッサに結合されプログラムが格納された記憶装置と、
を有し、該プログラムは該プロセッサに対し、
（ａ）クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線を最初に配線させ、
（ｂ）通常動作時に信号レベルが略固定される第２信号線を、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして該第１信号線に沿って配線させ、
（ｃ）次に他の信号線を配線させる、
ことを特徴とする半導体集積回路設計用自動配線装置。（５）
（付記９）該ステップ（ｂ）では、該プロセッサに対し、該第２信号線を、該第１信号線の一方側と他方側に交互に沿ってジグザグ配線させることを特徴とする付記８記載の半導体集積回路設計用自動配線装置。（６）
（付記１０）該ステップ（ｂ）では、該プロセッサに対し、該第２信号線を、該第１信号線の側方の一方側及び他方側と該第１信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線させることを特徴とする付記８記載の半導体集積回路設計用自動配線装置。（７）
（付記１１）上記第１配線はクロック信号線であることを特徴とする付記８乃至１０のいずれか１つに記載の半導体集積回路設計用自動配線装置。（８）
（付記１２）クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線と、
通常動作時に信号レベルが略固定される第２信号線と、
を有する半導体集積回路装置において、
該第２信号線は、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして、該第１信号線の一方側と他方側に交互に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。（９）
（付記１３）クロストークノイズによりタイミングエラーが生じうるクリティカルな信号の第１信号線と、
通常動作時に信号レベルが略固定される第２信号線と、
を有する半導体集積回路装置において、
該第２信号線は、該第１信号線との間隔を許容最小間隔の２倍より短く且つ許容最小値以上にして、該第１信号線の側方の一方側及び他方側と該第１信号線の上下方向の少なくとも一方側に周期的に沿ってジグザグ配線されていることを特徴とする半導体集積回路装置。（１０）
【図面の簡単な説明】
【図１】半導体集積回路の配線の一部を示す概略レイアウト図である。
【図２】図１中のジグザグ配線の一部を模式的に示す斜視図である。
【図３】図１中のフリップフロップ群１１の概略ブロック図である。
【図４】自動配置配線装置の概略ブロック図である。
【図５】図４の装置により実施される自動配線方法を示す概略フローチャートである。
【図６】本発明の第２実施形態のジグザグ配線の模式的斜視図である。
【図７】本発明の第３実施形態のジグザグ配線の模式的斜視図である。
【図８】従来の自動配線方法を示す概略フローチャートである。
【符号の説明】
１０　半導体集積回路
１１〜１４　フリップフロップ群
１５、１７　外部端子
１６　クロック信号線
１８　スキャンモード信号線
１６１〜１６５、１８１〜１８５　信号線
Ｂ１〜Ｂ１０　バッファゲート
１１１〜１１４　スキャンフリップフロップ
Ｍ１〜Ｍ５　メタル１〜５層目
Ｌ１Ａ、Ｌ２Ａ〜Ｌ２Ｃ、Ｌ３Ａ〜Ｌ３Ｃ、Ｌ４Ａ、Ｌ４Ｂ、Ｌ５Ａ　線片
Ｃ１２Ａ、Ｃ１２Ｂ、Ｃ２３Ａ〜Ｃ２３Ｄ、Ｃ３４Ａ、Ｃ３４Ｂ、Ｃ４５Ａ、Ｃ４５Ｂ　層間コンタクト
【図１】
2004014594.tif 000003
【図２】
2004014594.tif 000004
【図３】
2004014594.tif 000005
【図４】
2004014594.tif 000006
【図５】
2004014594.tif 000007
【図６】
2004014594.tif 000008
【図７】
2004014594.tif 000009
【図８】
2004014594.tif 000010