(57)【要約】【課題】寄生トランジスタの影響を排除、サブスレショルド特性を改善、容易に閾値調整できるＭＯＳＦＥＴを有する半導体装置とその製造方法を提供する。【解決手段】半導体基板に、第１導電型と第２導電型の不純物を含有し、実効的に第１導電型となる第１半導体領域１２が形成され、この活性領域ＡＲを区分するようにＬＯＣＯＳ法による素子分離絶縁膜２３が形成され、第１半導体領域１２上にゲート絶縁膜２４を介してゲート電極３０（Ｇ）が形成され、その両側部の第１半導体領域１２の表層部に第２導電型の第２半導体領域ＳＤが形成されており、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズビークＢＢ）の重なり領域における第１半導体領域１２の一部のバーズビークＢＢの幅方向の全域にわたって、素子分離絶縁膜２３の直下に第１半導体領域１２よりも高濃度の第１導電型の第３半導体領域（ＣＳａ，ＣＳｂ）が形成された構成とする。【選択図】    図１
2004207499.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、第１導電型の導電性不純物と第２導電型の導電性不純物とを両者とも含有し、実効的に第１導電型となっている第１半導体領域と、
前記第１半導体領域においてチャネル形成領域を含む活性領域を区分するように形成され、所定膜厚の主部と前記主部より膜厚が薄い縁部を有する素子分離絶縁膜と、
前記第１半導体領域上にゲート絶縁膜を介して、前記素子分離絶縁膜上まで前記活性領域を横切るように形成されたゲート電極と、
前記ゲート電極の両側部における前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、
前記ゲート電極と前記素子分離絶縁膜の縁部の重なり領域における前記第１半導体領域の一部において、少なくとも前記素子分離絶縁膜の縁部の幅方向の全域にわたって前記素子分離絶縁膜の直下に形成され、前記第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第３半導体領域と
を有する半導体装置。
【請求項２】
前記素子分離絶縁膜の主部の直下における前記第１半導体領域において、前記第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有するように形成された第４半導体領域をさらに有する
請求項１に記載の半導体装置。
【請求項３】
前記第３半導体領域と前記第４半導体領域が一体に形成されている
請求項２に記載の半導体装置。
【請求項４】
前記第１半導体領域は、前記半導体基板に形成された第２導電型のウェル領域内において、前記半導体基板の表面から前記ウェルよりも深い領域まで第１導電型の導電性不純物を導入されて形成された領域である
請求項１に記載の半導体装置。
【請求項５】
半導体基板に、第１導電型の導電性不純物と第２導電型の導電性不純物とを両者とも含有し、実効的に第１導電型となっている第１半導体領域を形成する工程と、
前記第１半導体領域においてチャネル形成領域を含む活性領域を区分するように、所定膜厚の主部と前記主部より膜厚が薄い縁部を有する素子分離絶縁膜を形成する工程と、
前記第１半導体領域上にゲート絶縁膜を形成する工程と、
前記第１半導体領域におけるゲート絶縁膜上に、前記素子分離絶縁膜上まで前記活性領域を横切るようにゲート電極を形成する工程と、
前記ゲート電極の両側部における前記第１半導体領域の表層部に第２導電型の第２半導体領域を形成する工程と
を有し、
前記素子分離絶縁膜を形成する工程の前に、前記ゲート電極と前記素子分離絶縁膜の縁部の重なり領域における前記第１半導体領域の一部であって、少なくとも前記素子分離絶縁膜の縁部の幅方向の全域にわたって、前記素子分離絶縁膜の形成後には前記素子分離絶縁膜の直下となる領域に、前記第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第３半導体領域を形成する工程をさらに有する
半導体装置の製造方法。
【請求項６】
前記第３半導体領域を形成する工程において、前記第１半導体領域であって前記素子分離絶縁膜の形成後には前記素子分離絶縁膜の主部の直下となる領域に、前記第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第４半導体領域を同時に形成する
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記半導体基板に前記第１半導体領域を形成する工程が、前記半導体基板に第２導電型のウェルを形成する工程と、前記ウェル領域内において、前記半導体基板の表面から前記ウェルよりも深い領域まで第１導電型の導電性不純物を導入する工程と含む
請求項５に記載の半導体装置の製造方法。
【請求項８】
半導体基板と、
前記半導体基板の主面に形成され、第１導電型の不純物物質と第２導電型の不純物物質とを含有し、実質的に第１導電型である半導体層と、
前記半導体層の主面に所定の活性領域を規定するために前記半導体層上に形成された素子分離絶縁膜と、
前記活性領域を横断するように上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
前記活性領域において前記半導体層の主面に前記ゲート電極を挟んで互いに離間して形成された第２導電型の第１および第２の半導体領域と、
前記素子分離絶縁膜のバーズ・ビーク領域の下方に位置する前記半導体層の主面において、その上方にゲート電極が形成されている領域に形成され、前記半導体層よりも不純物濃度が高い第１導電型の第３の半導体領域と
を有する半導体装置。
【請求項９】
前記第３の半導体領域が、前記バーズ・ビーク領域の幅方向において全域に形成され、前記ゲート電極の長さ方向において一部分に形成されている
請求項８に記載の半導体装置。
【請求項１０】
前記第１および第２の半導体領域が、第２導電型の第１の拡散領域と、前記第１の拡散領域よりも不純物濃度が高い第２導電型の第２の拡散領域とを有するＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造である
請求項８または９に記載の半導体装置。
【請求項１１】
前記素子分離絶縁膜の下方に位置する前記半導体層の主面に形成された前記半導体層よりも不純物濃度が高い第１導電型の第４の半導体領域を有する
請求項９または１０に記載の半導体装置。
【請求項１２】
前記第３の半導体領域と前記第４の半導体領域とが一体に形成されている
請求項１１に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置およびその製造方法に関し、特にＭＯＳ電界効果トランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
ＩＣやＬＳＩなどの半導体装置に広く用いられるトランジスタとしては、ｎチャネルＭＯＳトランジスタやｐチャネルＭＯＳトランジスタなどの電界効果トランジスタと、ｐｎｐ型あるいはｎｐｎ型などのバイポーラトランジスタとに大きく分類される。
【０００３】
例えば、液晶ディスプレイ駆動用のドライバとなる半導体装置においては、高電圧駆動トランジスタと低電圧駆動トランジスタをともに搭載する半導体装置が採用されている。
【０００４】
図１０（Ａ）は、上記の半導体装置などにおいて採用されているＭＯＳ電界効果トランジスタの平面図であり、図１０（Ｂ）は図１０（Ａ）中のＸ−Ｘ’における断面図である。また、図１１は図１０（Ａ）中のＹ−Ｙ’における断面図である。
例えば、半導体基板にｐ型の導電性不純物とｎ型の導電性不純物とを両者とも含有し、実効的にｐ型となっている第１半導体領域（ｐ型ウェル）１２が形成されており、第１半導体領域においてチャネル形成領域を含む活性領域ＡＲを区分するように、素子分離領域ＩＳＯにＬＯＣＯＳ法による素子分離絶縁膜２３が形成されている。素子分離絶縁膜２３は、所定膜厚の主部と、主部より膜厚が薄いバーズ・ビークＢＢと呼ばれる縁部を有する。
第１半導体領域１２上にゲート絶縁膜２４が形成されており、この上層に、素子分離絶縁膜２３上まで活性領域を横切るように、ゲート電極３０（Ｇ）が形成されている。
ゲート電極３０（Ｇ）の両側部における第１半導体領域１２の表層部に、ｎ型の低濃度不純物領域１４および高濃度不純物領域１５からなる第２半導体領域（ソース・ドレイン領域ＳＤ）が形成されている。
以上のようにして、第１半導体領域１２の活性領域にチャネル形成領域を有するｎチャネルＭＯＳ電界効果トランジスタＴＲ１が構成されている。
【０００５】
さらに、素子分離絶縁膜２３の主部の直下における第１半導体領域１２において、第１半導体領域１２よりも高濃度のｐ型の導電性不純物を含有するように、チャネルストップ１３（ＣＳ）が形成されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のｎチャネルＭＯＳ電界効果トランジスタは、サブスレショルド領域における特性が悪いという問題がある。
図１２は、上記のＭＯＳ電界効果トランジスタの電流−電圧曲線であり、縦軸はドレイン電流Ｉd 、横軸はゲート電圧Ｖgsである。
図中、バックバイアスＶbsについて０Ｖから−１２Ｖまで−２Ｖずつ変えたときのそれぞれの電流−電圧曲線を示している。
図１２に示すように、上記のＭＯＳ電界効果トランジスタの電流−電圧曲線は、サブスレショルド領域において２段階に曲がるような悪い特性となっており、特にバックバイアスが大きくなるにつれて特性が悪化している。
【０００７】
また、図１３はスパイスモデルを用いたシミュレーションによる電流−電圧曲線ＳＰと、図１２に示す実測データによる電流−電圧曲線ＥＰとを、バックバイアスが０Ｖと−８Ｖの場合について重ねて示した図である。
このように、サブスレショルド領域で両者は大きく乖離してしまい、特に領域Ｚに示すように、その乖離の大きさはバックバイアスが大きい程大きくなっている。
これは、スパイスモデルでは想定していない寄生トランジスタが、より低電圧でＯＮするため、２段階に曲がるような特性曲線となることを示唆している。
【０００８】
上記のようにサブスレショルド領域の特性悪化の原因となる寄生トランジスタが形成されるのは、上記のｎチャネルＭＯＳ電界効果トランジスタのチャネル形成領域を、ｐ型の導電性不純物とｎ型の導電性不純物とを両者とも含有し、実効的にｐ型となっている第１半導体領域（ｐ型ウェル）１２に形成していることに起因している。
上記の第１半導体領域（ｐ型ウェル）１２を形成する方法について、図１４を参照して説明する。
まず、図１４（Ａ）に示すように、ｐ--型の半導体基板１０の表面に、熱酸化処理などにより酸化膜２０を形成し、次に、図１４（Ｂ）に示すように、リンなどのｎ型の導電性不純物イオンＤＰ１を全面にイオン注入してｎ型ウェル１１を形成し、次に、図１４（Ｃ）に示すように、ｐ型ウェルの形成領域を開口するパターンのレジストマスクＰＲａを形成し、ホウ素などのｐ型の導電性不純物イオンＤＰ２をｎ型ウェル１１よりも深くイオン注入して第１半導体領域（ｐ型ウェル）１２を形成する。
このように形成された第１半導体領域（ｐ型ウェル）１２は、ｐ型の導電性不純物とｎ型の導電性不純物とを両者とも含有し、実効的にｐ型となっている。
【０００９】
上記のようなｐ型の導電性不純物とｎ型の導電性不純物とを両者とも含有し、実効的にｐ型となっている第１半導体領域（ｐ型ウェル）１２に、ＬＯＣＯＳ法により素子分離絶縁膜を形成すると、ｎ型の導電性不純物であるリンが素子分離絶縁膜の下層に集められ、リンの濃度が高まり、実効的にｐ型の導電性不純物の濃度が低下してしまうことになる。
上記の第１半導体領域（ｐ型ウェル）１２にＬＯＣＯＳ法により素子分離絶縁膜を形成する方法について、図１５を参照して説明する。
まず、図１５（Ａ）に示すように、第１半導体領域（ｐ型ウェル）１２の表面に、例えば熱酸化処理などにより、酸化シリコン膜２１を形成し、さらに例えばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコン膜２２を形成し、さらにその上層に、チャネル形成領域となる活性領域ＡＲを保護し、素子分離領域ＩＳＯを開口するパターンのレジストマスクＰＲｂを形成する。
次に、図１５（Ｂ）に示すように、レジストマスクＰＲｂをマスクとして窒化シリコン膜２２をパターンエッチングし、素子分離領域ＩＳＯにおける窒化シリコン膜２２を除去し、さらにレジストマスクＰＲｂを除去する。
次に、図１５（Ｃ）に示すように、素子分離領域ＩＳＯにチャネルストップを構成するホウ素などの導電性不純物をイオン注入した後、活性領域ＡＲに残された窒化シリコン膜２２をマスクとした湿式酸化処理により、素子分離領域ＩＳＯにおいて第１半導体領域（ｐ型ウェル）１２の表層から酸化を行い、厚膜の酸化シリコンからなる素子分離絶縁膜２３を形成する。
素子分離絶縁膜２３には、素子分離領域ＩＳＯに所定膜厚の主部が形成され、湿式酸化処理のマスクとなる窒化シリコン膜２２の下部に入り込むようにして、主部より膜厚が薄いバーズ・ビークＢＢと呼ばれる縁部が形成される。
その後、窒化シリコン膜２２を除去する。
【００１０】
図１６の模式的断面図に示すように、素子分離絶縁膜２３は、窒化シリコン膜２２が除去された素子分離領域ＩＳＯから、活性領域ＡＲにバーズ・ビークＢＢの幅ＷBB分はみ出して成長する。バーズ・ビークＢＢの幅ＷBBは、バーズ・ビークＢＢの主部の膜厚にも依存するが、例えば０．５〜０．６μｍ程度である。
上記のように素子分離絶縁膜２３の成長に伴って、元々素子分離絶縁膜２３となる領域の半導体基板中に含まれていたリンなどのｎ型不純物が、矢印Ｍの方向に、素子分離絶縁膜２３の主部およびのバーズ・ビークＢＢ下に移動していき、素子分離絶縁膜２３の主部およびのバーズ・ビークＢＢ直下の領域Ｒにおけるｎ型不純物濃度が高まるため、この領域Ｒでのｐ型不純物の実効的濃度が低下してしまう。図中、活性領域におけるｐ型不純物の実効的濃度Ｐ１と、素子分離絶縁膜２３の直下におけるｐ型不純物の実効的濃度Ｐ２とでは、Ｐ１＞Ｐ２という関係になる。
【００１１】
即ち、素子分離絶縁膜２３の直下においては、ｐ型不純物の実効的濃度が低下しており、この領域にトランジスタが形成された場合、ｐ型不純物の実効的濃度が低下していない領域に形成されたトランジスタよりも閾値が低下することになる。
図１０および図１１において、素子分離絶縁膜２３の縁部であるバーズ・ビークＢＢとゲート電極３０（Ｇ）の重なり部分が、上記のようなｐ型不純物の実効的濃度が低下した領域に形成された閾値の低い寄生トランジスタＴＲ２ａ，ＴＲ２ｂとなっているものである。
【００１２】
上記のように、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域における第１半導体領域（ｐ型ウェル）１２にチャネル形成領域を有する寄生トランジスタが形成されることにより、寄生トランジスタがより低電圧でＯＮするため、電流−電圧曲線において、２段階に曲がるような特性曲線となってしまっている。
【００１３】
このようにサブスレショルド領域の特性が悪いＭＯＳ電界効果トランジスタをスイッチング素子に採用すると、電圧振幅が大きく、消費電力が大きくなってしまうという問題がある。
また、寄生トランジスタの閾値は調整できないため、寄生トランジスタの特性を併せ持つｎチャネルＭＯＳ電界効果トランジスタの特性としての閾値もばらつくことになってしまう。
このようなトランジスタの低電流領域をアナログ回路のオペアンプとして用いる場合、差動対やカレントミラー回路における閾値Ｖthのマッチングが重要となるが、寄生トランジスタが形成されているために閾値Ｖthの調整が難しく、マッチングを十分にとることが困難となってしまい、オフセット電圧が大きくなってしまうなどの弊害がある。
【００１４】
本発明は上記の状況に鑑みてなされたものであり、本発明の目的は、素子分離絶縁膜の縁部の下部に形成される寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、閾値の調整を容易にできるＭＯＳ電界効果トランジスタを有する半導体装置およびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
上述の目的を達成するため、本発明の半導体装置は、半導体基板と、前記半導体基板に形成され、第１導電型の導電性不純物と第２導電型の導電性不純物とを両者とも含有し、実効的に第１導電型となっている第１半導体領域と、前記第１半導体領域においてチャネル形成領域を含む活性領域を区分するように形成され、所定膜厚の主部と前記主部より膜厚が薄い縁部を有する素子分離絶縁膜と、前記第１半導体領域上にゲート絶縁膜を介して、前記素子分離絶縁膜上まで前記活性領域を横切るように形成されたゲート電極と、前記ゲート電極の両側部における前記第１半導体領域の表層部に形成された第２導電型の第２半導体領域と、前記ゲート電極と前記素子分離絶縁膜の縁部の重なり領域における前記第１半導体領域の一部において、少なくとも前記素子分離絶縁膜の縁部の幅方向の全域にわたって前記素子分離絶縁膜の直下に形成され、前記第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第３半導体領域とを有する。
【００１６】
上記の本発明の半導体装置は、好適には、前記素子分離絶縁膜の主部の直下における前記第１半導体領域において、前記第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有するように形成された第４半導体領域をさらに有する。
さらに好適には、前記第３半導体領域と前記第４半導体領域が一体に形成されている。
【００１７】
上記の本発明の半導体装置は、好適には、前記第１半導体領域は、前記半導体基板に形成された第２導電型のウェル領域内において、前記半導体基板の表面から前記ウェルよりも深い領域まで第１導電型の導電性不純物を導入されて形成された領域である。
【００１８】
上記の本発明の半導体装置は、半導体基板に、第１導電型の導電性不純物と第２導電型の導電性不純物とを両者とも含有し、実効的に第１導電型となっている第１半導体領域が形成され、第１半導体領域においてチャネル形成領域を含む活性領域を区分するように、所定膜厚の主部と前記主部より膜厚が薄い縁部を有する素子分離絶縁膜が形成されており、また、第１半導体領域上にゲート絶縁膜を介して、素子分離絶縁膜上まで活性領域を横切るようにゲート電極が形成され、ゲート電極の両側部における第１半導体領域の表層部に第２導電型の第２半導体領域が形成されており、以上のようにしてＭＯＳ電界効果トランジスタが構成されている。
ここで、ゲート電極と素子分離絶縁膜の縁部の重なり領域における第１半導体領域の一部において、少なくとも素子分離絶縁膜の縁部の幅方向の全域にわたって、素子分離絶縁膜の直下に、第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第３半導体領域が形成されており、ゲート電極と素子分離絶縁膜の縁部の重なり領域における第１半導体領域にチャネル形成領域を有する寄生トランジスタの閾値が高められているので、素子分離絶縁膜の縁部の下部に形成される寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、ＭＯＳ電界効果トランジスタの閾値調整を容易に行うことができる。
【００１９】
また、本発明の半導体装置は、半導体基板と、前記半導体基板の主面に形成され、第１導電型の不純物物質と第２導電型の不純物物質とを含有し、実質的に第１導電型である半導体層と、前記半導体層の主面に所定の活性領域を規定するために前記半導体層上に形成された素子分離絶縁膜と、前記活性領域を横断するように上記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記活性領域において前記半導体層の主面に前記ゲート電極を挟んで互いに離間して形成された第２導電型の第１および第２の半導体領域と、前記素子分離絶縁膜のバーズ・ビーク領域の下方に位置する前記半導体層の主面において、その上方にゲート電極が形成されている領域に形成され、前記半導体層よりも不純物濃度が高い第１導電型の第３の半導体領域とを有する。
【００２０】
上述の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板に、第１導電型の導電性不純物と第２導電型の導電性不純物とを両者とも含有し、実効的に第１導電型となっている第１半導体領域を形成する工程と、前記第１半導体領域においてチャネル形成領域を含む活性領域を区分するように、所定膜厚の主部と前記主部より膜厚が薄い縁部を有する素子分離絶縁膜を形成する工程と、前記第１半導体領域上にゲート絶縁膜を形成する工程と、前記第１半導体領域におけるゲート絶縁膜上に、前記素子分離絶縁膜上まで前記活性領域を横切るようにゲート電極を形成する工程と、前記ゲート電極の両側部における前記第１半導体領域の表層部に第２導電型の第２半導体領域を形成する工程とを有し、前記素子分離絶縁膜を形成する工程の前に、前記ゲート電極と前記素子分離絶縁膜の縁部の重なり領域における前記第１半導体領域の一部であって、少なくとも前記素子分離絶縁膜の縁部の幅方向の全域にわたって、前記素子分離絶縁膜の形成後には前記素子分離絶縁膜の直下となる領域に、前記第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第３半導体領域を形成する工程をさらに有する。
【００２１】
上記の本発明の半導体装置の製造方法は、好適には、前記第３半導体領域を形成する工程において、前記第１半導体領域であって前記素子分離絶縁膜の形成後には前記素子分離絶縁膜の主部の直下となる領域に、前記第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第４半導体領域を同時に形成する。
【００２２】
上記の本発明の半導体装置の製造方法は、好適には、前記半導体基板に前記第１半導体領域を形成する工程が、前記半導体基板に第２導電型のウェルを形成する工程と、前記ウェル領域内において、前記半導体基板の表面から前記ウェルよりも深い領域まで第１導電型の導電性不純物を導入する工程と含む。
【００２３】
上記の本発明の半導体装置の製造方法は、半導体基板に、第１導電型の導電性不純物と第２導電型の導電性不純物とを両者とも含有し、実効的に第１導電型となっている第１半導体領域を形成する。次に、第１半導体領域においてチャネル形成領域を含む活性領域を区分するように、所定膜厚の主部と主部より膜厚が薄い縁部を有する素子分離絶縁膜を形成し、また、第１半導体領域上にゲート絶縁膜を形成する。次に、第１半導体領域におけるゲート絶縁膜上に、素子分離絶縁膜上まで活性領域を横切るようにゲート電極を形成し、ゲート電極の両側部における第１半導体領域の表層部に第２導電型の第２半導体領域を形成する。以上のようにしてＭＯＳ電界効果トランジスタを形成する。
ここで、素子分離絶縁膜を形成する工程の前に、ゲート電極と素子分離絶縁膜の縁部の重なり領域における第１半導体領域の一部であって、少なくとも素子分離絶縁膜の縁部の幅方向の全域にわたって、素子分離絶縁膜の形成後には素子分離絶縁膜の直下となる領域に、第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第３半導体領域を形成する。ゲート電極と素子分離絶縁膜の縁部の重なり領域における第１半導体領域にチャネル形成領域を有する寄生トランジスタの閾値が高めることができ、素子分離絶縁膜の縁部の下部に形成される寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、ＭＯＳ電界効果トランジスタの閾値調整を容易に行うことができる。
【００２４】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２５】
第１実施形態
本実施形態に係る半導体装置は、ＭＯＳ電界効果トランジスタを有する。
図１（Ａ）は、本実施形態に係る半導体装置に搭載されているＭＯＳ電界効果トランジスタの平面図であり、図１（Ｂ）は図１（Ａ）中のＸ−Ｘ’における断面図である。また、図２は図１（Ａ）中のＹ−Ｙ’における断面図である。
例えば、半導体基板にｐ型（第１導電型）の導電性不純物とｎ型（第２導電型）の導電性不純物とを両者とも含有し、実効的にｐ型となっている第１半導体領域（ｐ型ウェル）１２が形成されている。
第１半導体領域（ｐ型ウェル）１２は、例えばｐ--型半導体基板に全面に形成されたｎ型ウェル領域内において、半導体基板の表面からｎ型ウェルよりも深い領域までｐ型の導電性不純物を導入されて形成された領域である。
このように形成された第１半導体領域（ｐ型ウェル）１２は、ｐ型の導電性不純物とｎ型の導電性不純物とを両者とも含有し、実効的にｐ型となっている。
【００２６】
上記の第１半導体領域においてチャネル形成領域を含む活性領域ＡＲを区分するようにＬＯＣＯＳ法による素子分離絶縁膜２３が形成されている。素子分離絶縁膜２３は、所定膜厚の主部と、主部より膜厚が薄いバーズ・ビークＢＢと呼ばれる縁部を有する。
第１半導体領域１２上にゲート絶縁膜２４が形成されており、この上層に、素子分離絶縁膜２３上まで活性領域を横切るように、ゲート電極３０（Ｇ）が形成されている。
ゲート電極３０（Ｇ）の両側部における第１半導体領域１２の表層部に、ｎ型の低濃度不純物領域１４および高濃度不純物領域１５からなる第２半導体領域（ソース・ドレイン領域ＳＤ）が形成されている。
以上のようにして、第１半導体領域１２の活性領域にチャネル形成領域を有するｎチャネルＭＯＳ電界効果トランジスタＴＲが構成されている。
【００２７】
ここで、本実施形態に係る半導体装置においては、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域における第１半導体領域１２の一部において、少なくとも素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の幅方向の全域にわたって、素子分離絶縁膜２３の直下に、第１半導体領域１２よりも高濃度のｐ型の導電性不純物を含有する第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））が形成されている。
さらに、素子分離絶縁膜２３の主部の直下における第１半導体領域１２において、第１半導体領域１２よりも高濃度のｐ型の導電性不純物を含有するように、チャネルストップ（第４半導体領域）１３（ＣＳ）が形成されている。
本実施気板においては、第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））とチャネルストップ（第４半導体領域）１３（ＣＳ）が一体に形成されている。
【００２８】
上記の本実施形態に係る半導体装置のＭＯＳ電界効果トランジスタにおいては、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域において、第１半導体領域１２にチャネル形成領域を有し、ｎチャネルＭＯＳ電界効果トランジスタＴＲよりも低い閾値を有する寄生トランジスタが形成されてしまうが、少なくとも素子分離絶縁膜の縁部の幅方向の全域にわたって上記の高濃度のｐ型不純物を含有する第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））が形成されているので、上記の寄生トランジスタの閾値が高められ、これにより上記の寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、ＭＯＳ電界効果トランジスタの閾値調整を容易に行うことが可能となっている。
【００２９】
図１（Ａ）において、ゲート幅Ｗ（活性領域ＡＲの幅に相当し、バーズ・ビークの幅を含む）は、例えば１．８μｍ〜２０μｍ程度である。ここで、活性領域ＡＲにはみ出すバーズ・ビークＢＢの幅は０．５〜０．６μｍ程度であることから、活性領域に対してゲート幅方向にはみ出す第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））の幅Ｗａ，Ｗｂは、０．６μｍ程度とする。
また、トランジスタの設計から、ゲート長Ｌは例えば１．２μｍ〜４μｍ程度である。ゲート長方向の第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））の長さＬｂ、第３半導体領域を除く部分の長さＬａ，Ｌｃは、ゲート長Ｌが３．０μｍである場合、Ｌａ＝０．４μｍ、Ｌｂ＝２．２μｍ、Ｌｃ＝０．４μｍとする。また、ゲート長Ｌが１．２μｍである場合、Ｌａ＝０．４μｍ、Ｌｂ＝０．４μｍ、Ｌｃ＝０．４μｍとする。
第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））は、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域における第１半導体領域１２の一部において、少なくとも素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の幅方向の全域にわたって形成されるようにし、以上のように第３半導体領域を配置することで、寄生トランジスタの閾値を十分高めることができる。
【００３０】
上記の本実施形態に係る半導体装置の製造方法について、図３〜図５の断面図を参照して説明する。
まず、図３に示すように、例えば、ｐ--型の半導体基板１０にリンなどのｎ型の導電性不純物イオンを全面にイオン注入してｎ型ウェル１１を形成した後、レジストマスクＰＲａなどで選択開口したｐ型ウェルの形成領域にホウ素などのｐ型の導電性不純物イオンをｎ型ウェルよりも深くイオン注入し、第１半導体領域（ｐ型ウェル）１２を形成する。
【００３１】
次に、図４（Ａ）および（Ｂ）（（Ａ）は図１（Ａ）のＸ−Ｘ’における断面図に相当する断面図、（Ｂ）はＹ−Ｙ’における断面図に相当する断面図）に示すように、例えば、第１半導体領域（ｐ型ウェル）１２においてチャネル形成領域を含む活性領域ＡＲを区分するように、所定膜厚の主部と主部より膜厚が薄い縁部（バーズ・ビークＢＢ）を有する素子分離絶縁膜２３を形成し、また、第１半導体領域（ｐ型ウェル）１２上にゲート絶縁膜２４を形成する。
【００３２】
ここで、図４（Ａ）および（Ｂ）に示すように、上記の素子分離絶縁膜を形成する前に、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域における第１半導体領域（ｐ型ウェル）１２の一部であって、少なくとも素子分離絶縁膜の縁部の幅方向の全域にわたって、素子分離絶縁膜の形成後には素子分離絶縁膜の直下となる領域に、第１半導体領域よりも高濃度の第１導電型の導電性不純物を含有する第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））を形成しておく。
上記の第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））を形成するときに、第１半導体領域（ｐ型ウェル）１２であって素子分離絶縁膜２３の形成後には素子分離絶縁膜の主部の直下となる領域に、第１半導体領域よりも高濃度のｐ型の導電性不純物を含有するチャネルストップ（第４半導体領域）１３（ＣＳ）を同時に形成することが好ましい。同時に形成することで、マスクの数が増えるのを抑制することができる。
【００３３】
次に、図５（Ａ）および（Ｂ）（（Ａ）は図１（Ａ）のＸ−Ｘ’における断面図に相当する断面図、（Ｂ）はＹ−Ｙ’における断面図に相当する断面図）に示すように、第１半導体領域（ｐ型ウェル）１２におけるゲート絶縁膜２４上に、素子分離絶縁膜２３上まで活性領域ＡＲを横切るようにゲート電極３０（Ｇ）を形成する。
次に、ゲート電極３０（Ｇ）の両側部における第１半導体領域（ｐ型ウェル）１２の表層部に、ｎ型の低濃度不純物領域１４および高濃度不純物領域１５からなる第２半導体領域（ソース・ドレイン領域ＳＤ）を形成し、以上で、図１および図２に示す本実施形態に係る半導体装置を製造することができる。
【００３４】
本実施形態に係る半導体装置の製造方法によれば、第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））を形成することにより、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域における第１半導体領域（ｐ型ウェル）１２にチャネル形成領域を有する寄生トランジスタの閾値を高めることができ、素子分離絶縁膜の縁部の下部に形成される寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、ＭＯＳ電界効果トランジスタの閾値調整を容易に行うことができる。
【００３５】
第２実施形態
図６（Ａ）は、本実施形態に係る半導体装置に搭載されているＭＯＳ電界効果トランジスタの平面図であり、図６（Ｂ）は図６（Ａ）中のＹ−Ｙ’における断面図である。
本実施形態に係る半導体装置のＭＯＳ電界効果トランジスタは、図６（Ｂ）に示すように、図６（Ａ）中のＹ−Ｙ’の断面において、第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））とチャネルストップ（第４半導体領域）１３（ＣＳ）が一体ではなく、別々に形成されていることが異なり、上記以外は実質的に第１実施形態の半導体装置と同様である。
【００３６】
上記の本実施形態に係る半導体装置のＭＯＳ電界効果トランジスタにおいては、第１実施形態と同様に、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域において、第１半導体領域１２にチャネル形成領域を有し、ｎチャネルＭＯＳ電界効果トランジスタＴＲよりも低い閾値を有する寄生トランジスタが形成されてしまうが、少なくとも素子分離絶縁膜の縁部の幅方向の全域にわたって上記の高濃度のｐ型不純物を含有する第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））が形成されているので、上記の寄生トランジスタの閾値が高められ、これにより上記の寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、ＭＯＳ電界効果トランジスタの閾値調整を容易に行うことが可能となっている。
【００３７】
本実施形態に係る半導体装置の製造方法は、実質的に第１実施形態と同様であるが、第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））とチャネルストップ（第４半導体領域）１３（ＣＳ）が一体ではなく、分離して形成する。
第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））としては、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域において、少なくとも素子分離絶縁膜の縁部の幅方向の全域にわたって形成されていれば十分である。
尚、この場合でも第１実施形態と同様に第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））をチャネルストップ（第４半導体領域）１３（ＣＳ）を同時に形成することが好ましい。同時に形成することで、マスクの数が増えるのを抑制することができる。
【００３８】
第３実施形態
図７（Ａ）は、本実施形態に係る半導体装置に搭載されているＭＯＳ電界効果トランジスタの平面図であり、図７（Ｂ）は図７（Ａ）中のＸ−Ｘ’における断面図である。図７（Ａ）中のＸ−Ｘ’における断面図は、第１実施形態における図２の断面図と同様である。
本実施形態に係る半導体装置のＭＯＳ電界効果トランジスタは、第２半導体領域（ソース・ドレイン領域ＳＤ）がｎ型の低濃度不純物領域１６および高濃度不純物領域１７からなり、低濃度不純物領域１６および高濃度不純物領域１７にオフセットが設けられたＤＤＤ（Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ）構造となっていることが異なる。このＤＤＤ構造においては、ゲート電極３０（Ｇ）の両側にサイドウォールが形成される。また、このサイドウォールは、図に示すように、第１サイドウォール２５および第２サイドウォール２６からなるダブルサイドウォール構造とすることもできる。バーズ・ビークＢＢを除く素子分離絶縁膜２３の下部全域にチャネルストップ（第４半導体領域）１３（ＣＳ）が形成されているが、高濃度不純物領域１７が低濃度不純物領域１６の領域の内側に形成されているので、耐圧を確保することができるようになったため、採用することができるようになった構造である。
上記以外は実質的に第１実施形態の半導体装置と同様である。
【００３９】
本実施形態に係る半導体装置においても、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域における第１半導体領域１２の一部において、少なくとも素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の幅方向の全域にわたって、素子分離絶縁膜２３の直下に、第１半導体領域１２よりも高濃度のｐ型の導電性不純物を含有する第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））が形成されている。
【００４０】
上記の本実施形態に係る半導体装置のＭＯＳ電界効果トランジスタにおいては、第１実施形態と同様に、ゲート電極３０（Ｇ）と素子分離絶縁膜２３の縁部（バーズ・ビークＢＢ）の重なり領域において、第１半導体領域１２にチャネル形成領域を有し、ｎチャネルＭＯＳ電界効果トランジスタＴＲよりも低い閾値を有する寄生トランジスタが形成されてしまうが、少なくとも素子分離絶縁膜の縁部の幅方向の全域にわたって上記の高濃度のｐ型不純物を含有する第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））が形成されているので、上記の寄生トランジスタの閾値が高められ、これにより上記の寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、ＭＯＳ電界効果トランジスタの閾値調整を容易に行うことが可能となっている。
【００４１】
本実施形態に係る半導体装置の製造方法は、実質的に第１実施形態と同様であるが、ＤＤＤとするため、高濃度不純物領域１７を形成するときの不純物イオン注入工程のためにレジストマスクなどのマスクを形成することが必要となる。
また、チャネルストップ（第４半導体領域）１３（ＣＳ）はバーズ・ビークＢＢを除く素子分離絶縁膜２３の下部全域に形成する。この場合でも第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））をチャネルストップ（第４半導体領域）１３（ＣＳ）を同時に形成することが好ましい。同時に形成することで、マスクの数が増えるのを抑制することができる。
【００４２】
（実施例１）
図８は、第１実施形態に係るＭＯＳ電界効果トランジスタを実際に作成し、その電流−電圧曲線を測定したときの電流−電圧曲線ＥＸと、比較例として、寄生トランジスタが形成されたままの従来例にかかる電界効果トランジスタの電流−電圧曲線ＣＰとをバックバイアスが０Ｖと−８Ｖの場合について重ねて示した図である。縦軸はドレイン電流Ｉd 、横軸はゲート電圧Ｖgsである。
ここで、作成したＭＯＳ電界効果トランジスタにおいて、図１におけるＬ，Ｌａ，Ｌｂ，Ｌｃ，Ｗ，Ｗａ，Ｗｂの値は、それぞれＬ＝１．８μｍ、Ｌａ＝０．６μｍ、Ｌｂ＝０．６μｍ、Ｌｃ＝０．６μｍ、Ｗ＝５０μｍ、Ｗａ＝０．６μｍ、Ｗｂ＝０．６μｍとした。
図８に示すように、ＭＯＳ電界効果トランジスタの電流−電圧曲線は、第３半導体領域（１３ａ（ＣＳａ），１３ｂ（ＣＳｂ））を設けることにより、２段階に曲がるような特性曲線が１段階で曲がるような特性曲線となり、サブスレショルド領域において特性が改善され、寄生トランジスタの影響を除去することができることが確認された。
【００４３】
（実施例２）
図９は、実施例１に記載のＭＯＳ電界効果トランジスタについてのスパイスモデルを用いたシミュレーションによる電流−電圧曲線ＳＰと、図８に示す実測データによる電流−電圧曲線ＥＰとを、バックバイアスが０Ｖと−８Ｖの場合について重ねて示した図である。
電流−電圧曲線が１段階で曲がるような特性曲線となってサブスレショルド領域において特性が改善されたことに伴い、シミュレーションと実測データがほぼ一致するようになり、本実施例のＭＯＳ電界効果トランジスタがスパイスモデルでほぼ説明しうる構成となっていることを示している。
また、このようにスパイスモデルとよく一致することから、スパイスモデルを用いてシミュレーションすることで、容易に実際の特性に近いＭＯＳ電界効果トランジスタを設計することができる。
【００４４】
（実施例３）
上記の各実施形態に係る半導体装置のＭＯＳ電界効果トランジスタの低電流領域をアナログ回路のオペアンプとして用いる場合、差動対やカレントミラー回路における閾値Ｖthのマッチングを十分にとることができ、ｎチャネルＭＯＳ電界効果トランジスタの特性に依存する高入力電圧領域あるいは高出力振幅領域のオフセット電圧を従来に比較して約１／２に減少させることができた。
【００４５】
本発明は、高電圧駆動トランジスタと低電圧駆動トランジスタをともに搭載する半導体装置として、また、パワーアンプやオペアンプ用のトランジスタとして、また、液晶ディスプレイ駆動用のドライバとなる半導体装置として、好ましく適用できる。
【００４６】
本発明の半導体装置は上記の実施形態に限定されない。
例えば、トランジスタを形成する領域である第１半導体領域は、ｎ型不純物をｐ型不純物をともに含有していればよく、ｎ型ウェルとｐ型ウェルの配置に関する限定はない。
また、ゲート電極の材料や、ソース・ドレイン領域の構造など、従来より知られている種々の材料や構造を採用することができる。
この他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４７】
【発明の効果】
本発明の半導体装置によれば、ＭＯＳ電界効果トランジスタとして、素子分離絶縁膜の縁部の下部に形成される寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、閾値の調整を容易にできる。
【００４８】
本発明の半導体装置の製造方法によれば、素子分離絶縁膜の縁部の下部に形成される寄生トランジスタの影響を排除して、サブスレショルド特性を改善し、閾値の調整を容易にできるＭＯＳ電界効果トランジスタを製造できる。
【図面の簡単な説明】
【図１】図１（Ａ）は、第１実施形態に係る半導体装置に搭載されているＭＯＳ電界効果トランジスタの平面図であり、図１（Ｂ）は図１（Ａ）中のＸ−Ｘ’における断面図である。
【図２】図２は図１（Ａ）中のＹ−Ｙ’における断面図である。
【図３】図３は第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（Ａ）および（Ｂ）は第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、（Ａ）は図１（Ａ）のＸ−Ｘ’における断面図に相当し、（Ｂ）はＹ−Ｙ’における断面図に相当する。
【図５】図５（Ａ）および（Ｂ）は第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、（Ａ）は図１（Ａ）のＸ−Ｘ’における断面図に相当し、（Ｂ）はＹ−Ｙ’における断面図に相当する。
【図６】図６（Ａ）は、第２実施形態に係る半導体装置に搭載されているＭＯＳ電界効果トランジスタの平面図であり、図６（Ｂ）は図６（Ａ）中のＹ−Ｙ’における断面図である。
【図７】図７（Ａ）は、第３実施形態に係る半導体装置に搭載されているＭＯＳ電界効果トランジスタの平面図であり、図７（Ｂ）は図７（Ａ）中のＸ−Ｘ’における断面図である。
【図８】図８は実施例１に係るＭＯＳ電界効果トランジスタの電流−電圧曲線ＥＸと、比較例として従来例にかかる電界効果トランジスタの電流−電圧曲線ＣＰとを重ねて示した図である。
【図９】図９はスパイスモデルを用いたシミュレーションによる電流−電圧曲線ＳＰと、図８に示す実測データによる電流−電圧曲線ＥＰとを重ねて示した図である。
【図１０】図１０（Ａ）は従来例に係るＭＯＳ電界効果トランジスタの平面図であり、図１０（Ｂ）は図１０（Ａ）中のＸ−Ｘ’における断面図である。
【図１１】図１１は図１０（Ａ）中のＹ−Ｙ’における断面図である。
【図１２】図１２は、従来例に係るＭＯＳ電界効果トランジスタの電流−電圧曲線である。
【図１３】図１３はスパイスモデルを用いたシミュレーションと実測データによる電流−電圧曲線を重ねて示した図である。
【図１４】図１４（Ａ）〜（Ｃ）は第１半導体領域（ｐ型ウェル）を形成する方法を示す断面図である。
【図１５】図１５（Ａ）〜（Ｃ）は第１半導体領域（ｐ型ウェル）にＬＯＣＯＳ法により素子分離絶縁膜を形成する方法を示す断面図である。
【図１６】図１６は素子分離絶縁膜を形成する工程において発生する現象を説明するための模式的断面図である。
【符号の説明】
１０…ｐ--型半導体基板、１１…ｎ型ウェル、１２…ｐ型ウェル（第１半導体領域）、１３，ＣＳ…チャネルストップ（第４半導体領域）、１３ａ（ＣＳａ），１３ｂ（ＣＳｂ）…第３半導体領域、１４…低濃度不純物領域、１５…高濃度不純物領域、１６…低濃度不純物領域、１７…高濃度不純物領域、２０…酸化膜、２１…酸化シリコン膜、２２…窒化シリコン膜、２３…素子分離絶縁膜、２４…ゲート絶縁膜、２５…第１サイドウォール、２６…第２サイドウォール、３０，Ｇ…ゲート電極、ＡＲ…活性領域、ＩＳＯ…素子分離領域、ＳＤ…ソース・ドレイン領域（第２半導体領域）、ＢＢ…バーズ・ビーク、ＴＲ，ＴＲ１…ｎチャネルＭＯＳ電界効果トランジスタ、ＴＲ２ａ，ＴＲ２ｂ…寄生トランジスタ。
【図１】
2004207499.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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