(57)【要約】    【課題】１．２５Ｖ以下で動作可能な基準電圧発生回路において、出力電圧を任意の電圧に設定することによって電源電圧依存性が生じてしまうという問題点があった。    【解決手段】ＰＮ接合の第１の順方向電圧と電流密度を変えたＰＮ接合の第２の順方向電圧との差に比例した電流を発生する電流発生回路Ｂ１と、電流発生回路Ｂ１から得られる電流に比例した電圧と第１の順方向電圧とを等しくするための電流を発生する電流発生回路Ｂ２と、電流発生回路Ｂ２から得られる電流に比例した電圧と第１の順方向電圧とを加算する電圧加算回路Ｂ３とが具備される。【選択図】  図１
2004192608.tif 000002
【特許請求の範囲】
【請求項１】
ＰＮ接合の第１の順方向電圧と電流密度を変えたＰＮ接合の第２の順方向電圧との差に比例した電流を発生する第１の電流発生回路と、
前記第１の電流発生回路から得られる電流に比例した電圧と前記第１の順方向電圧とを等しくするための電流を発生する第２の電流発生回路と、
前記第２の電流発生回路から得られる電流に比例した電圧と前記第１の順方向電圧とを加算する電圧加算回路とを具備することを特徴とする基準電圧発生回路。
【請求項２】
請求項１に記載の基準電圧発生回路において、
第１の電流発生回路は、
電源電圧端子とグランド端子の間に、第１のＭＯＳトランジスタと第１のＰＮ接合ダイオードとが直列接続され、
電源電圧端子とグランド端子の間に、第２のＭＯＳトランジスタと第１の抵抗と第２のＰＮ接合ダイオードとが直列接続され、
前記第１のＭＯＳトランジスタのゲート端子と前記第２のＭＯＳトランジスタのゲート端子が接続され、
前記第１のＰＮ接合ダイオードの両端に発生する第１の電圧と、直列接続された前記第１の抵抗と前記第２のＰＮ接合ダイオードの両端に発生する第２の電圧とを比較する第１の電圧比較回路の出力により、前記第１の電圧と前記第２の電圧とが等しくなるように、前記第１のＭＯＳトランジスタのゲート端子の電圧と前記第２のＭＯＳトランジスタのゲート端子の電圧が制御されることを特徴とした基準電圧発生回路。
【請求項３】
請求項２に記載の基準電圧発生回路において、
第２の電流発生回路は、
電源電圧端子とグランド端子の間に、前記第１の電圧比較回路の出力がゲート端子に接続された第３のＭＯＳトランジスタと第２の抵抗が直列接続され、
前記第１の電流発生回路から入力される第１の電圧と前記第２の抵抗の両端に発生する第３の電圧を比較する第２の電圧比較回路の出力により、前記第１の電圧と前記第３の電圧とが等しくなるように、ゲート端子の電圧が制御される第４のＭＯＳトランジスタが前記第２の抵抗に並列接続されることを特徴とした基準電圧発生回路。
【請求項４】
請求項３に記載の基準電圧発生回路において、
前記第３の電圧が前記第２の電圧であることを特徴とした基準電圧発生回路。
【請求項５】
請求項３及至請求項４に記載の基準電圧発生回路において、
前記電圧加算回路は、
電源電圧端子とグランド端子の間に、第５のＭＯＳトランジスタと第３の抵抗と前記第２の電圧比較回路の出力がゲート端子に接続された第６のＭＯＳトランジスタが直列接続され、
前記第１の電圧と、前記第３の抵抗と前記第６のＭＯＳトランジスタの接続点の第４の電圧を比較する第３の電圧比較回路の出力により、前記第１の電圧と前記第４の電圧とが等しくなるように前記第５のＭＯＳトランジスタのゲート端子の電圧が制御されることにより、
前記第１のＰＮ接合ダイオードの両端に発生する電圧と前記第４のＭＯＳトランジスタに流れる電流に比例した電圧とが加算されることを特徴とした基準電圧発生回路。
【請求項６】
請求項５に記載の基準電圧発生回路において、
前記第４の電圧が前記第２の電圧であることを特徴とした基準電圧発生回路。
【請求項７】
請求項３及至４に記載の基準電圧発生回路において、
前記電圧加算回路は、
第７のＭＯＳトランジスタに流れる電流を第８のＭＯＳトランジスタのソース・ドレイン電流として転写するカレントミラー回路の前記第７のＭＯＳトランジスタと、前記第２の電圧比較回路の出力によりゲート端子の電圧が制御される第９のＭＯＳトランジスタが直列接続され、
前記第８のＭＯＳトランジスタのドレイン端子に第４の抵抗と、前記第２の電圧比較回路の出力によりゲート端子の電圧が制御される第１０のＭＯＳトランジスタとが直列接続され、
電源電圧端子とグランド端子の間に、前記第１の電圧比較回路の出力によりゲート端子の電圧が制御される第１１のＭＯＳトランジスタと第３のＰＮ接合ダイオードが直列接続され、
前記第１０のＭＯＳトランジスタのドレイン端子と前記第１１のＭＯＳトランジスタのドレイン端子とが短絡されることにより、
前記第１の電圧と前記第４のＭＯＳトランジスタに流れる電流に比例した電圧とが加算されることを特徴とした基準電圧発生回路。
【請求項８】
ＰＮ接合の第１の順方向電圧と電流密度を変えたＰＮ接合の第２の順方向電圧との差に比例した第１の電流を発生する第１の電流発生回路と、
前記第１の順方向電圧に比例した第２の電流を発生する第２の電流発生回路と、
前記第１の電流から前記第２の電流を減じた第３の電流に比例した電圧と前記第１の順方向電圧とを加算して基準電圧を出力する電圧加算回路とを具備することを特徴とする基準電圧発生回路。
【請求項９】
請求項８に記載の基準電圧発生回路において、
前記第３の電流は、前記第１の電流に比例した電圧と前記第１の順方向電圧とを等しくするための電流であることを特徴とする基準電圧発生回路。
【請求項１０】
請求項８に記載の基準電圧発生回路において、第１の抵抗と、第２の抵抗と、第３の抵抗とを更に有し、
前記第２の順方向電圧は、前記第１の順方向電圧よりも低く、
第１の電流発生回路は、前記電流密度を変えたＰＮ接合を有するダイオード群に前記第１の抵抗を直列に接続した第１の直列接続回路に流れる電流と前記ＰＮ接合を有する単体ダイオードに流れる電流とを等しくし、かつ、該第１の直列接続回路の両端の電圧と前記第１の順方向電圧とを等しくしたときの、前記ダイオード群又は前記第１の抵抗又は前記単体ダイオードに流れる電流を前記第１の電流とする回路であり、
前記第２の電流発生回路は、電流を流した前記第２の抵抗の両端に呈する電圧と前記第１の順方向電圧とを等しくしたときの該第２の抵抗に流れる電流を前記第２の電流とする回路であり、
前記電圧加算回路は、前記単体ダイオードに前記第３の抵抗を直列に接続した第２の直列接続回路において該単体ダイオードが前記第１の順方向電圧を呈するように該単体ダイオードに電流を流し、かつ、該単体ダイオードと前記第３の抵抗の接続点に前記第２の電流を注入して前記第３の抵抗に前記第３の電流を流すことにより、前記第２の直列接続回路の両端に前記基準電圧を発生する回路であることを特徴とする基準電圧発生回路。
【請求項１１】
請求項８に記載の基準電圧発生回路において、
前記第１の電流発生回路は、
電源電圧端子とグランド端子の間にこの順に直列接続された、第１のＭＯＳトランジスタ、第４の抵抗、第１の抵抗及び前記電流密度を変えたＰＮ接合を有し、前記第２の順方向電圧を呈する第２のＰＮ接合ダイオードと、
前記第４の抵抗と前記第１の抵抗の接続点と電源電圧端子との間に接続された第３のＭＯＳトランジスタと、
電源電圧端子とグランド端子の間にこの順に直列接続された、第２のＭＯＳトランジスタ、第３の抵抗及び前記ＰＮ接合を有し、前記第１の順方向電圧を呈する第１のＰＮ接合ダイオードと、
前記第３の抵抗と前記第１のＰＮ接合ダイオードの接続点と電源電圧端子との間に接続された第４のＭＯＳトランジスタと、
前記第４の抵抗と前記第１の抵抗の接続点に発生する第１の電圧と前記第３の抵抗と前記第１のＰＮ接合ダイオードの接続点に発生する第２の電圧とを比較する第１の電圧比較回路とを備え、
該第１の電圧比較回路は、前記第１の電圧と前記第２の電圧とが等しくなるように、前記第１のＭＯＳトランジスタのゲート端子と前記第２のＭＯＳトランジスタのゲート端子の各電圧を制御し、
前記第２の電流発生回路は、
電源電圧端子とグランド端子の間にこの順に直列接続された第５のＭＯＳトランジスタ及び第２の抵抗と、
前記第１の電流発生回路から得られる前記第２の電圧と前記第５のＭＯＳトランジスタと前記第２の抵抗の接続点に発生する第３の電圧とを比較する第２の電圧比較回路とを備え、
該第２の電圧比較回路は、前記第２の電圧と前記第３の電圧とが等しくなるように前記第３のＭＯＳトランジスタのゲート端子と前記第４のＭＯＳトランジスタのゲート端子と前記第５のＭＯＳトランジスタのゲート端子の各電圧を制御し、
前記電圧加算回路は、
前記第２のＭＯＳトランジスタと前記第４のＭＯＳトランジスタと前記第３の抵抗と前記第２のＰＮ接合ダイオードとから成り、該第２のＭＯＳトランジスタと該第３の抵抗の接続点から前記基準電圧を出力することを特徴とする基準電圧発生回路。
【請求項１２】
請求項１１に記載の基準電圧発生回路において、
前記第１のＭＯＳトランジスタのドレイン端子と前記第２のＭＯＳトランジスタのドレイン端子が短絡されていることを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本願発明は、半導体集積回路装置に関するものである。主に、動作電圧が低い半導体集積回路装置の基準電圧発生回路に利用して有効な技術である。
【背景技術】
【０００２】
特許文献１には、出力電圧の温度依存性、電源電圧依存性が小さい、シリコンのバンドギャップ値とほぼ等しい基準電圧を発生するバンドギャップリファレンス回路（以下、ＢＧＲ回路）低電圧の入力条件下で安定に動作することが可能な基準電圧発生回路が記載されている。
【０００３】
特許文献２には、出力電圧の温度依存性、電源電圧依存性が小さい、シリコンのバンドギャップ値とほぼ等しい基準電圧を発生するＢＧＲ回路の動作原理と、電源電圧が１．２５Ｖ以下でも動作が可能な基準電圧発生回路が記載されている。
【０００４】
従来、基準電圧発生回路として知られているＢＧＲ回路は、温度依存性、電源電圧依存性が小さい回路であり、高精度の基準電圧を得るために有効な手段である。
【０００５】
しかし、半導体集積回路装置に供給される電源電圧の低電圧化が進んでおり、ＢＧＲ回路の出力電圧がおよそ１．２５Ｖの場合、ＢＧＲ回路の動作電圧は１．２５Ｖ以上となり、１．２５Ｖ以下の電源電圧での動作が不可能であるという問題点があった。この点については、特許文献２に詳細が記載されている。
【０００６】
この問題点を解決する手段として、特許文献２には、ダイオードのＰＮ接合における順方向電圧及びその差を電流に変換し、その電流を加算することで、温度依存性を低減しながら、任意の出力電圧を発生することが可能な基準電圧発生回路が示されている。
【０００７】
特許文献２に示される手段により、温度依存性と電源電圧依存性が小さく、１．２５Ｖ以下の基準電圧を得ることが可能になり、更には、出力電圧を任意の電圧に設定することが可能になる。
【０００８】
【特許文献１】特開平１１−１４３５６３号公報
【０００９】
【特許文献２】特開平１１−４５１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献２では、得られた上記電流を抵抗に流し、抵抗の両端に生じる電圧を基準電圧としている。しかし、この方法では、ダイオードの順方向電圧が温度によって変化するのに対して抵抗の値は殆ど変化しないため、基準電圧がダイオードの順方向電圧の変化に追従しない。上記電流を得るためにＭＯＳトランジスタを電流源として用いており、ＭＯＳトランジスタの内部抵抗が無限大ではないため、ドレイン・ソース間電圧が変化すると、僅かながらドレイン電流が変化する。このドレイン電流の変化によって基準電圧が変化し、基準電圧が温度依存性を持つことになる。更に、特許文献２では、上記電流を流し、基準電圧を発生する抵抗の抵抗値を変えることで、任意の基準電圧が得られることを特徴としている。上記のように上記電流を得るためにＭＯＳトランジスタを電流源として用いているために、基準電圧値によってＭＯＳトランジスタのドレイン・ソース間電圧が変化する。しかし、任意の電圧値に設定できる基準電圧とは独立して、上記電流は得られるため、ドレイン・ソース間電圧の変化によるドレイン電流の変化が生じる。これによって基準電圧が変化し、その結果、基準電圧が電源電圧依存性を持つことになる。
【００１１】
このように、従来技術では、任意の電圧の基準電圧を得るのに際して温度依存性と電源電圧依存性の低減がある程度なされているが不十分であり、一層の低減が求められる。
【００１２】
本発明の目的は、任意の出力電圧に設定しても、温度依存性と電源電圧依存性が十分に小さく、１．２５Ｖ以下の電源電圧においても動作が可能な基準電圧発生回路を提供することにある。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１４】
すなわち、ＰＮ接合の第１の順方向電圧と電流密度を変えたＰＮ接合の第２の順方向電圧との差をその電圧に比例した電流を発生する第１の電流発生回路と、前記第１の電流発生回路から得られる電流に比例した電圧と前記第１の順方向電圧とを等しくするための電流を発生する第２の電流発生回路と、前記第２の電流発生回路から得られる電流に比例した電圧と前記第１の順方向電圧とを加算する電圧加算回路とを具備することで基準電圧を発生する。
【００１５】
更に別の代表的なものの概要を簡単に説明すれば、下記の通りである。
【００１６】
すなわち、ＰＮ接合の第１の順方向電圧と電流密度を変えたＰＮ接合の第２の順方向電圧との差に比例した第１の電流を発生する第１の電流発生回路と、前記第１の順方向電圧に比例した第２の電流を発生する第２の電流発生回路と、前記第１の電流から前記第２の電流を減じた第３の電流に比例した電圧と前記第１の順方向電圧とを加算する電圧加算回路とを具備することで基準電圧を発生する。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、１．２５Ｖ以下の電源電圧において、任意の出力電圧に設定しても、温度依存性、電源電圧依存性の小さい基準電圧を発生することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体集積回路装置について、添付図面を参照しながら説明する。図１には、本発明に係る基準電圧発生回路の基本構成ブロック図が示されている。
【００１９】
図１において、ＰＮ接合ダイオードの第１の順方向電圧と電流密度を変えたＰＮ接合ダイオードの第２の順方向電圧との差に比例した電流に変換する電流発生回路Ｂ１と、前記電流発生回路Ｂ１から得られる電流に比例した電圧と前記ＰＮ接合ダイオードの第１の順方向電圧とを等しくするための電流を発生する電流発生回路Ｂ２と、前記電流発生回路Ｂ２から得られる電流に比例した電圧と前記ＰＮ接合ダイオードの第１の順方向電圧とを加算する電圧加算回路Ｂ３とから構成され、この加算された電圧が基準電圧Ｖｒｅｆとして出力される。
【００２０】
図２には、本発明に係る基準電圧発生回路の基本回路構成図が示されている。
【００２１】
図２において、電源電圧端子とグランド端子の間に、電流発生回路Ｂ１と電流発生回路Ｂ２と電圧加算回路Ｂ３が接続される。
【００２２】
前記電流発生回路Ｂ１において、電源電圧端子とグランド端子の間に、ＰＭＯＳトランジスタＭＰ１と抵抗Ｒ１とＮ個が並列接続されたＰＮ接合ダイオードＤ１が直列接続され、電源電圧端子とグランド端子の間に、ＰＭＯＳトランジスタＭＰ２とＰＮ接合ダイオードＤ２が直列接続される。更に、非反転入力端子（＋）がＰＭＯＳトランジスタＭＰ１のドレイン端子に接続され、反転入力端子（−）がＰＭＯＳトランジスタＭＰ２のドレイン端子接続された演算増幅回路Ａ１の出力端子がＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲート端子に接続され、ＰＭＯＳトランジスタＭＰ１のドレイン端子の電圧Ｖ１とＰＭＯＳトランジスタＭＰ２のドレイン端子の電圧Ｖ２とが等しくなるように制御される。
【００２３】
また、前記電流発生回路Ｂ２において、電源電圧端子とグランド端子の間に、ゲート端子に演算増幅回路Ａ１の出力端子が接続されたＰＭＯＳトランジスタＭＰ３と抵抗Ｒ２が直列接続される。そして、非反転入力端子（＋）がＰＭＯＳトランジスタＭＰ３のドレイン端子に接続され、反転入力端子（−）がＰＭＯＳトランジスタＭＰ２のドレイン端子に接続された演算増幅回路Ａ２の出力端子がゲート端子に接続されたＮＭＯＳトランジスタＭＮ１が抵抗Ｒ２に並列接続され、ＰＭＯＳトランジスタＭＰ２のドレイン端子の電圧Ｖ２とＰＭＯＳトランジスタＭＰ３のドレイン端子の電圧Ｖ３とが等しくなるように制御される。
【００２４】
更に、電源電圧端子とグランド端子の間に、上記電流発生回路Ｂ１を形成する素子に流れる電流と接続点に発生する電圧とを利用することで、ＰＮ接合ダイオードＤ２の両端に発生する電圧Ｖ１と、ＮＭＯＳトランジスタＭＮ１に流れる電流に比例した電圧とが加算される電圧加算回路Ｂ３が接続され、その加算された出力電圧Ｖｒｅｆが得られる。
【００２５】
以下、図２の動作原理を説明する。ここでは、説明を簡易化するために、ＰＭＯＳトランジスタＭＰ１、ＰＭＯＳトランジスタＭＰ２、ＰＭＯＳトランジスタＭＰ３のトランジスタサイズとは等しいものとする。
演算増幅回路Ａ１の帰還動作により、式（１）
Ｖ１＝Ｖ２  …（１）
が満たされる。上記のようにＰＭＯＳトランジスタＭＰ１とＭＰ２とＭＰ３のトランジスタサイズが等しいことから、式（２）
Ｉ１＝Ｉ２＝Ｉ３  …（２）
が満たされる。
【００２６】
また、特許文献２の式（１２）を引用すれば、ダイオードの順方向電圧は、式（３）
ＶＦ＝ＶＴ・ｌｎ（Ｉ／Ｉｓ）  …（３）
となる。ここで、ＶＴは熱電圧、Ｉｓは飽和電流、ＶＦは順方向電圧を表す。
【００２７】
式（１）、式（２）、式（３）より、抵抗Ｒ１の両端に発生する電圧ΔＶＦは、式（４）
ΔＶＦ＝ＶＦ２−ＶＦ１＝ＶＴ・ｌｎＮ  …（４）
となる。
【００２８】
一方、演算増幅回路Ａ２の帰還動作により、式（５）
Ｖ２＝Ｖ３  …（５）
が満たされる。
式（５）より、ＰＭＯＳトランジスタＭＰ３のドレイン端子の電圧Ｖ３は、式（６）
Ｖ３＝ＶＦ２＝Ｒ２・（Ｉ１−Ｉ４）  …（６）
となる。
【００２９】
式（３）及び式（６）より、ＮＭＯＳトランジスタＭＮ１に流れる電流Ｉ４は、式（７）
Ｉ４＝Ｉ１−ＶＦ２／Ｒ２
＝（１／Ｒ１）・ＶＴ・ｌｎＮ−ＶＦ２／Ｒ２  …（７）
となる。
【００３０】
電流に比例した電圧は、抵抗に電流を流すことで得られることから、上記電圧加算回路Ｂ３で発生されるＮＭＯＳトランジスタＭＮ１に流れる電流Ｉ４に比例した電圧は、電流Ｉ４を抵抗Ｒ３に流すことで得られるので、式（８）
ＶＲ＝Ｒ３・Ｉ４
＝（Ｒ３／Ｒ１）・ＶＴ・ｌｎＮ−（Ｒ３／Ｒ２）・ＶＦ２  …（８）
となる。
【００３１】
上記電圧加算回路Ｂ３により、ＰＮ接合ダイオードＤ２の両端に発生する電圧ＶＦ１２とＮＭＯＳトランジスタＭＮ１に流れる電流Ｉ４に比例した電圧が加算され、出力電圧Ｖｒｅｆは式（９）
Ｖｒｅｆ＝ＶＦ２＋ＶＲ
＝（１−Ｒ３／Ｒ２）・ＶＦ２＋（Ｒ３／Ｒ１）・ＶＴ・ｌｎＮ  …（９）
となる。ここで、ＮＭＯＳトランジスタＭＮ１に流れる電流Ｉ４は正の値であるため、使用条件下において常に、式（１０）を満たすように抵抗Ｒ１及びＲ２を設定する必要がある。すなわち、
Ｉ４＝（１／Ｒ１）・ＶＴ・ｌｎＮ−ＶＦ１／Ｒ２  …（１０）
また、出力電圧Ｖｒｅｆの温度依存性を小さくするために、使用温度条件によって式（１１）
ΔＶｒｅｆ／ΔＴ＝０  …（１１）
を考慮する必要がある。
【００３２】
これより、式（９）、式（１０）、式（１１）から抵抗Ｒ１、Ｒ２、Ｒ３の比を設定することで、出力電圧Ｖｒｅｆを１．２５Ｖ以下の電圧値に調整することが可能になり、１．２５Ｖ以下の電源電圧で動作させることが容易になる。
【００３３】
上記では、説明を簡易化するために、ＰＭＯＳトランジスタのサイズを同じと仮定し、更に、電圧加算回路において、電流Ｉ４に比例した電圧を発生させるために、電流Ｉ４と同じであると仮定したが、これらの条件は、特に規定されることはなく、上記条件を考慮して、抵抗Ｒ１、Ｒ２、Ｒ３の抵抗値を設定すれば良い。
【００３４】
なお、ここでは、演算増幅回路Ａ２の反転入力端子（−）をＰＭＯＳトランジスタＭＰ２のドレイン端子に接続したが、演算増幅回路Ａ１の帰還動作により、ＰＭＯＳトランジスタＭＰ１のドレイン端子の電圧Ｖ１とＰＭＯＳトランジスタＭＰ２のドレイン端子の電圧Ｖ２は等しいため、演算増幅回路Ａ２の反転入力端子（−）はＰＭＯＳトランジスタＭＰ１のドレイン端子に接続しても同等の機能を実現することができる。
【００３５】
図３には、図２の基準電圧発生回路を具体化した、本発明の第１の実施例が示される。
【００３６】
図３において、電源電圧端子とグランド端子の間に、電流発生回路Ｂ１と電流発生回路Ｂ２と電圧加算回路Ｂ３が接続される。電流発生回路Ｂ１と電流発生回路Ｂ２に関しては図２と同じ回路が示されている。
【００３７】
電圧加算回路Ｂ３において、電源電圧端子とグランド端子の間に、ＰＭＯＳトランジスタＭＰ４と抵抗Ｒ３と演算増幅回路Ａ２の出力端子がゲート端子に接続されたＮＭＯＳトランジスタＭＮ２とが直列接続される。そして、非反転入力端子（＋）がＮＭＯＳトランジスタＭＮ２のドレイン端子に接続され、反転入力端子（−）がＰＮ接合ダイオードＤ２のアノード端子に接続された演算増幅回路Ａ３の出力端子が上記ＰＭＯＳトランジスタＭＰ４のゲート端子に接続される。
【００３８】
更に、ＰＮ接合ダイオードＤ２のアノード端子の電圧Ｖ２とＮＭＯＳトランジスタＭＮ２のドレイン端子の電圧Ｖ４とが等しくなるように制御されると共に、ＮＭＯＳトランジスタＭＮ１に流れる電流Ｉ４に比例した電流Ｉ５が抵抗Ｒ３に流れ、ＰＭＯＳトランジスタＭＰ４のドレイン端子の電圧が出力電圧Ｖｒｅｆとなる。
【００３９】
これにより、出力電圧Ｖｒｅｆは、ＰＮ接合ダイオードＤ２のアノード端子の電圧Ｖ２とＮＭＯＳトランジスタＭＮ１に流れる電流に比例した電圧とが加算された電圧になる。
【００４０】
したがって、上記動作原理を満足する回路動作を実現することが可能になると共に、上記演算増幅回路Ａ３が、ＮＭＯＳトランジスタＭＮ１とＭＮ２のドレイン端子の電圧とが等しくなるように帰還動作するため、ドレイン・ソース間電圧の差による電流値の誤差は低減することが可能になる。
【００４１】
ここでは、演算増幅回路Ａ３の反転入力端子（−）をＰＭＯＳトランジスタＭＰ２のドレイン端子に接続したが、演算増幅回路Ａ１の帰還動作により、ＰＭＯＳトランジスタＭＰ１のドレイン端子の電圧Ｖ１とＰＭＯＳトランジスタＭＰ２のドレイン端子の電圧Ｖ２は等しいため、演算増幅回路Ａ３の反転入力端子（−）はＰＭＯＳトランジスタＭＰ１のドレイン端子に接続しても同等の機能を実現できる。
【００４２】
同様に、演算増幅回路Ａ２の帰還動作により、ＰＭＯＳトランジスタＭＰ２のドレイン端子の電圧Ｖ２とＰＭＯＳトランジスタＭＰ３のドレイン端子の電圧Ｖ３は等しいため、演算増幅回路Ａ３の反転入力端子（−）はＰＭＯＳトランジスタＭＰ３のドレイン端子に接続しても同等の機能を実現できる。
【００４３】
図４には、図２の基準電圧発生回路を具体化した、本発明の第２の実施例が示される。
【００４４】
電源電圧端子とグランド端子の間に、電流発生回路Ｂ１と電流発生回路Ｂ２と電圧加算回路Ｂ３が接続される。電流発生回路Ｂ１と電流発生回路Ｂ２に関しては図２と同じ回路が示されている。
【００４５】
電圧加算回路Ｂ３において、電源電圧端子とグランド端子の間に、演算増幅回路Ａ２の出力端子がゲート端子に接続されたＮＭＯＳトランジスタＭＮ３と、ゲート端子とドレイン端子が接続されたＰＭＯＳトランジスタＭＰ５が直列接続される。また、電源電圧端子とグランド端子の間に、ＰＭＯＳトランジスタＭＰ５のゲート端子がゲート端子に接続されたＰＭＯＳトランジスタＭＰ６と抵抗Ｒ３と演算増幅回路Ａ２の出力端子がゲート端子に接続されたＮＭＯＳトランジスタＭＮ４が直列接続され、抵抗Ｒ３にＮＭＯＳトランジスタＭＮ１に流れる電流Ｉ４に比例した電流が流れる。
【００４６】
電源電圧端子とグランド端子の間に、演算増幅回路Ａ１の出力端子がゲート端子に接続されたＰＭＯＳトランジスタＭＰ７とＰＮ接合ダイオードＤ３が直列接続され、ＰＭＯＳトランジスタＭＰ７のドレイン端子とＮＭＯＳトランジスタＭＮ４のドレイン端子が短絡され、ＰＭＯＳトランジスタＭＰ６のドレイン端子の電圧が出力電圧Ｖｒｅｆとなる。
【００４７】
ここで、ＰＭＯＳトランジスタＭＰ２のトランジスタサイズとＰＭＯＳトランジスタＭＰ７のトランジスタサイズとを等しくすることで、ＰＭＯＳトランジスタＭＰ２に流れる電流Ｉ２とＰＭＯＳトランジスタＭＰ７に流れる電流Ｉ８とが等しくなり、かつ、ＮＭＯＳトランジスタＭＮ３に流れる電流Ｉ６とＰＭＯＳトランジスタＭＰ６に流れる電流Ｉ７が等しくなるように、ＮＭＯＳトランジスタＭＮ３及びＰＭＯＳトランジスタＭＰ５、ＭＰ６のサイズを設定する。
【００４８】
これにより、ＭＯＳトランジスタのドレインコンダクタンスの影響が小さい場合においては、ＰＮ接合ダイオードＤ３には、ＰＮ接合ダイオードＤ２と等しい電流が流れるため、ＰＮ接合ダイオードＤ３のアノード端子の電圧Ｖ４はＰＮ接合ダイオードＤ２のアノード端子の電圧Ｖ２と等しくなる。
【００４９】
また、抵抗Ｒ３には、ＮＭＯＳトランジスタＭＮ１に流れる電流Ｉ４に比例した電流が流れるため、抵抗Ｒ３の両端には、ＮＭＯＳトランジスタＭＮ１に流れる電流Ｉ４に比例した電圧が発生する。
【００５０】
そして、抵抗Ｒ３の負側端子がＰＮ接合ダイオードＤ３のアノード端子に接続されているため、出力電圧Ｖｒｅｆは、電圧Ｖ２と電圧ＶＲとが加算された電圧になる。したがって、上記動作原理を満足する回路動作を実現できると共に、回路を形成する素子数を低減することが可能になる。
【００５１】
上述の図１を用いた本発明の基準電圧発生回路は、次のように構成することが可能である。すなわち、本発明の基準電圧発生回路は、ＰＮ接合の第１の順方向電圧と電流密度を変えたＰＮ接合の第２の順方向電圧との差に比例した電流を発生する電流発生回路Ｂ１と、前記第１の順方向電圧に比例した電流を発生する電流発生回路Ｂ２と、前記電流発生回路Ｂ１から得られる電流から前記電流発生回路Ｂ２から得られる電流を減じた電流に比例した電圧と前記第１の順方向電圧とを加算する電圧加算回路Ｂ３とから構成され、この加算された電圧が基準電圧Ｖｒｅｆとして出力される。
【００５２】
なお、前記電流発生回路Ｂ２は図２に示される電流発生回路Ｂ２と異なるが、前記電流発生回路Ｂ１から得られる電流から前記電流発生回路Ｂ２から得られる電流を減じた電流は、前記電流発生回路Ｂ１から得られる電流に比例した電圧と前記第１の順方向電圧とを等しくするための電流として得ることができる。この電流を発生するのが図２に示した電流発生回路Ｂ２である。すなわち、上記構成の基準電圧発生回路と図２に示した基準電圧発生回路は、同一の基準電圧を発生する。
【００５３】
上記の構成の基準電圧発生回路は、例えば、次のように展開することができる。すなわち、本発明の基準電圧発生回路において、前記第２の順方向電圧は、前記第１の順方向電圧よりも低い。そして、前記電流発生回路Ｂ１は、前記電流密度を変えたＰＮ接合を有するダイオード群であって、前記第２の順方向電圧を呈するダイオード群に第１の抵抗を直列に接続した回路に流れる電流と、前記ＰＮ接合を有する単体ダイオードであって、前記第１の順方向電圧を呈する単体ダイオードに流れる電流とを等しくする回路である。かつ、前記電流発生回路Ｂ１は、この直列接続回路の両端の電圧と前記第１の順方向電圧とを等しくしたときの、前記ダイオード群又は前記第１の抵抗又は前記単体ダイオードに流れる電流を前記電流発生回路Ｂ１が発生する電流とする回路である。
【００５４】
そして、前記電流発生回路Ｂ２は、電流を流した第２の抵抗の両端に呈する電圧と前記第１の順方向電圧とを等しくしたときの該第２の抵抗に流れる電流を前記電流発生回路Ｂ２が発生する電流とする回路である。
【００５５】
更に、前記電圧加算回路Ｂ３は、前記単体ダイオードに第３の抵抗を直列に接続した回路において該単体ダイオードが前記第１の順方向電圧を呈するように該単体ダイオードに電流を流し、かつ、該単体ダイオードと前記第３の抵抗の接続点に電流発生回路Ｂ２から得られる第２の電流を注入することにより、直列接続回路の両端に前記基準電圧を発生する回路である。
【００５６】
図５には、このように展開される本発明の基準電圧発生回路の第３の実施例が示される。
【００５７】
図５において、前記電流発生回路Ｂ１は、電源電圧端子とグランド端子の間に直列に接続された、ＰＭＯＳトランジスタＭＰ８、抵抗Ｒ４、抵抗Ｒ１及びＮ個が並列接続されたＰＮ接合ダイオードＤ１を備えている。更に、抵抗Ｒ４と抵抗Ｒ１の接続点と電源電圧端子との間に接続されたＰＭＯＳトランジスタＭＰ１０と、電源電圧端子とグランド端子の間に直列に接続された、ＰＭＯＳトランジスタＭＰ９、抵抗Ｒ５及びＰＮ接合ダイオードＤ２を備えている。そして、抵抗Ｒ５とＰＮ接合ダイオードＤ２の接続点と電源電圧端子との間に接続されたＰＭＯＳトランジスタＭＰ１１と、非反転入力端子（＋）が抵抗Ｒ４と抵抗Ｒ１の接続点に接続され、反転入力端子（−）が抵抗Ｒ５とＰＮ接合ダイオードＤ２の接続点に接続された演算増幅回路Ａ１とを備えている。
【００５８】
演算増幅回路Ａ１は、その出力端子がＰＭＯＳトランジスタＭＰ８及びＭＰ９の各ゲート端子に接続され、抵抗Ｒ４と抵抗Ｒ１の接続点の電圧Ｖ１と抵抗Ｒ５とＰＮ接合ダイオードＤ２の接続点の電圧Ｖ２とが等しくなるように制御する。
【００５９】
更に、前記電流発生回路Ｂ２は、電源電圧端子とグランド端子の間に直列に接続された、ＰＭＯＳトランジスタＭＰ１２及び抵抗Ｒ２と、非反転入力端子（＋）がＰＭＯＳトランジスタＭＰ１０と抵抗Ｒ２の接続点に接続され、反転入力端子（−）が抵抗Ｒ５とＰＮ接合ダイオードＤ２の接続点に接続された演算増幅回路Ａ２とを備えている。
【００６０】
そして、演算増幅回路Ａ２は、その出力端子がＰＭＯＳトランジスタＭＰ１０、ＭＰ１１及びＭＰ１２の各ゲート端子に接続され、ＰＭＯＳトランジスタＭＰ１０と抵抗Ｒ２の接続点の電圧Ｖ３と抵抗Ｒ５とＰＮ接合ダイオードＤ２の接続点の電圧Ｖ２とが等しくなるように制御する。
【００６１】
更に、前記電圧加算回路Ｂ３は、ＰＭＯＳトランジスタＭＰ９と抵抗Ｒ５とＰＭＯＳトランジスタＭＰ１１とからなり、ＰＭＯＳトランジスタＭＰ９と抵抗Ｒ５の接続点から基準電圧Ｖｒｅｆを出力する。
【００６２】
以下、図５の動作原理を説明する。ここでは、説明を簡略化するために、ＰＭＯＳトランジスタＭＰ８、ＰＭＯＳトランジスタＭＰ９のトランジスタサイズは等しく、また、ＰＭＯＳトランジスタＭＰ１０、ＰＭＯＳトランジスタＭＰ１１、ＰＭＯＳトランジスタＭＰ１２のトランジスタサイズは等しく、更に、抵抗Ｒ４と抵抗Ｒ５の抵抗値は等しいものとする。
【００６３】
図２と同様に、演算増幅回路Ａ１の帰還動作により、式（１）が満たされ、抵抗Ｒ１の両端に発生する電圧ΔＶＦは、式（４）となる。
【００６４】
式（４）より、抵抗Ｒ１に流れる電流Ｉ１は、式（１２）
Ｉ１＝ΔＶＦ／Ｒ１＝ＶＴ・ｌｎＮ／Ｒ１  …（１２）
となる。ＰＭＯＳトランジスタＭＰ８、ＭＰ９のトランジスタサイズが等しいことから、式（１３）
Ｉ１２＝Ｉ１３  …（１３）
が満たされる。同様に、ＰＭＯＳトランジスタＭＰ１０、ＭＰ１１、ＭＰ１２のトランジスタサイズが等しいことから、式（１４）
Ｉ９＝Ｉ１０＝Ｉ１１  …（１４）
が満たされる。
【００６５】
ここで、キルヒホッフの法則により、式（１５）及び式（１６）
Ｉ１＝Ｉ１２＋Ｉ９  …（１５）
Ｉ２＝Ｉ１３＋Ｉ１０  …（１６）
が成り立つ。式（１２）、式（１３）、式（１４）、式（１５）、式（１６）より、式（１７）
Ｉ１＝Ｉ２＝ＶＴ・ｌｎＮ／Ｒ１  …（１７）
が導かれる。
【００６６】
一方、図２と同様に、演算増幅回路Ａ２の帰還動作により、式（１８）
Ｖ２＝Ｖ３  …（１８）
が満たされる。式（１８）より、ＰＭＯＳトランジスタＭＰ１２に流れる電流Ｉ１１は、式（１９）
Ｉ１１＝ＶＦ２／Ｒ２  …（１９）
となる。
【００６７】
式（１３）、式（１５）、式（１６）、式（１７）、式（１９）より、抵抗Ｒ５に流れる電流Ｉ１３は、式（２０）
Ｉ１３＝Ｉ２−Ｉ１０＝ＶＴ・ｌｎＮ／Ｒ１−ＶＦ２／Ｒ２  …（２０）
となる。式（２０）より、抵抗Ｒ５の両端に発生する電圧ＶＲ５は、式（２１）
ＶＲ５＝Ｒ５・Ｉ１３
＝（Ｒ５／Ｒ１）・ＶＴ・ｌｎＮ−（Ｒ５／Ｒ２）ＶＦ２  …（２１）
となる。式（２１）より、出力電圧Ｖｒｅｆは式（２２）
Ｖｒｅｆ＝ＶＦ２＋ＶＲ５
＝（１−Ｒ５／Ｒ２）ＶＦ２＋（Ｒ５／Ｒ１）・ＶＴ・ｌｎＮ  …（２２）
となる。
【００６８】
式（９）と式（２２）から、両式は同一の式を表しており、抵抗Ｒ５を抵抗Ｒ３と同じ抵抗値にすることで、出力電圧は等しくなる。
【００６９】
つまり、図５で示した基準電圧発生回路は、図２で示した基準電圧発生回路と同一の原理で動作していることになる。
【００７０】
したがって、上記図２を用いて説明した動作原理を満足する回路動作を実現できると共に、回路を形成する素子数を低減することが可能になり、チップ面積の低減及び低消費電力化という効果を得ることができる。
【００７１】
なお、ここでは、演算増幅回路Ａ２の反転入力端子（−）を抵抗Ｒ５とＰＮ接合ダイオードＤ２の接続点に接続したが、演算増幅回路Ａ１の帰還動作により、抵抗Ｒ４と抵抗Ｒ１の接続点の電圧Ｖ１と抵抗Ｒ５とＰＮ接合ダイオードＤ２の接続点の電圧Ｖ２が等しいため、演算増幅回路Ａ２の反転入力端子（−）は抵抗Ｒ４と抵抗Ｒ１の接続点に接続しても同等の機能を実現することができる。
【００７２】
図６には、本発明の第４の実施例が示される。図６の基準電圧発生回路は、図５のＰＭＯＳトランジスタＭＰ８のドレイン端子とＰＭＯＳトランジスタＭＰ９のドレイン端子を接続し、ＰＭＯＳトランジスタＭＰ８とＰＭＯＳトランジスタＭＰ９をＰＭＯＳトランジスタＭＰ１３に置き換えたものである。
【００７３】
図５の場合と同様に、ＰＭＯＳトランジスタＭＰ８、ＰＭＯＳトランジスタＭＰ９のトランジスタサイズは等しく、また、ＰＭＯＳトランジスタＭＰ１０、ＰＭＯＳトランジスタＭＰ１１、ＰＭＯＳトランジスタＭＰ１２のトランジスタサイズは等しく、更に、抵抗Ｒ４と抵抗Ｒ５の抵抗値は等しいものとする。
【００７４】
ここで、図５において、式（１）、式（１３）、及び抵抗Ｒ４と抵抗Ｒ５の抵抗値が等しいことから、式（２３）
Ｖ５＝Ｖ１＋ＶＲ４＝Ｖ２＋ＶＲ５＝Ｖｒｅｆ  …（２３）
が成り立つ。
【００７５】
一方、図６において、抵抗Ｒ４と抵抗Ｒ５の高電位側の端子が短絡されているため、式（１）より、式（２４）
ＶＲ４＝ＶＲ５  …（２４）
が成り立つ。
【００７６】
したがって、式（１）及び式（２４）より式（２３）を満足することは明らかである。これは、ＰＭＯＳトランジスタＭＰ８のドレイン端子とＰＭＯＳトランジスタＭＰ９のドレイン端子を接続しても、同じ結果が得られることを表している。
【００７７】
一般に、同一シリコン上の隣接した素子であっても、その特性に若干のばらつきが発生する。
【００７８】
上述の基準電圧発生回路においても例外ではなく、この素子特性のばらつきによる出力電圧の誤差は発生する。
【００７９】
図６の回路構成にすることによって、素子数を低減することが可能になり、素子の特性ばらつきによる出力電圧のばらつきを低減することが可能になる。
【図面の簡単な説明】
【００８０】
【図１】本発明に係る基準電圧発生回路の基本構成を示すブロック図である。
【図２】本発明に係る基準電圧発生回路の基本回路構成図である。
【図３】本発明に係る基準電圧発生回路の第１の実施例を示す回路図である。
【図４】本発明に係る基準電圧発生回路の第２の実施例を示す回路図である。
【図５】本発明に係る基準電圧発生回路の第３の実施例を示す回路図である。
【図６】本発明に係る基準電圧発生回路の第４の実施例を示す回路図である。
【符号の説明】
【００８１】
ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８，ＭＰ９，ＭＰ１０，ＭＰ１１，ＭＰ１２，ＭＰ１３…ＰＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ４…ＮＭＯＳトランジスタ、Ｄ１，Ｄ２，Ｄ３…ＰＮ接合ダイオード、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５…抵抗、Ａ１，Ａ２，Ａ３…演算増幅回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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