(57)【要約】【課題】クロック間のスキューを調整するクロック供給装置を提供することを目的とする。【解決手段】ＦＦ３０は１３ＭＨｚのクロック１４ａの立ち上がりで、出力信号３０ａをＮＯＴ回路３１で反転した信号３１ａを取り込むことでトグルを持続する。ＦＦ３２は１ＭＨｚのクロック１１ｂの立ち上がりで、信号３０ａを取り込み出力信号３２ａを生成する。ＥＸＯＲ回路３３には信号３０ａ及び信号３２ａが入力され信号３３ａが出力される。負論理のＡＮＤ回路３４にはＤＬＹ＿ＥＮ１１ａ及び信号３３ａが入力されＵＣＬＫ１２ａが出力される。また、上記で説明した方法と同様にＦＦ３５は信号１１ｂの立ち上がりで、出力信号３５ａを信号３６ａを取り込むことでトグルを持続し、ＦＦ３７は信号１４ａの立ち上がりで信号３５ａを取り込み出力信号３７ａを生成し、その後ＥＸＯＲ回路３８及び負論理のＡＮＤ回路３９で処理されＤＣＬＫ１２ｂが出力される。【選択図】  図６
2004287876.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロックを生成するクロック生成部と、
前記第１のクロックを分周することで第２のクロックを生成する分周部と、
前記第１のクロックに挿入される所定の遅延時間量を生成する遅延素子と、
前記遅延素子が生成する前記遅延時間量を調整することで、前記遅延時間量が挿入された第１のクロックを生成する遅延挿入部と、
前記遅延挿入部で生成された前記所定の遅延時間量が挿入された前記第１のクロック及び前記第２のクロックに基いて、遅延制御信号を生成する遅延制御信号生成部と、
前記遅延制御信号生成部で生成される前記遅延制御信号に基いて、前記遅延挿入部で調整される前記遅延時間量を指定する信号を出力する遅延時間量指定部と、
を具備することを特徴とするクロック供給装置。
【請求項２】
第１のクロックを生成するクロック生成部と、
前記第１のクロックを分周することで第２のクロックを生成する分周部と、
前記第１のクロックに挿入される所定の遅延時間量を生成する遅延素子と、
前記遅延素子が生成する前記遅延時間量を調整することで、前記遅延時間量が挿入された第１のクロックを生成する遅延挿入部と、
前記遅延挿入部で生成された前記所定の遅延時間量が挿入された前記第１のクロックにより動作する第１のフリップフロップと、
前記第１のフリップフロップの出力信号及び前記第２のクロックが入力されることで動作する第２のフリップフロップと、
前記第２のフリップフロップの出力信号に基いて生成される第１の遅延制御信号と、
前記第２のクロックにより動作する第３のフリップフロップと、
前記第３のフリップフロップの出力信号及び前記遅延時間量が挿入された前記第１のクロックが入力されることで動作する第４のフリップフロップと、
前記第４のフリップフロップの出力信号に基いて生成される第２の遅延制御信号と、
前記第１の遅延制御信号及び前記第２の遅延制御信号に基いて、前記遅延挿入部で調整される前記遅延時間量を指定する信号を出力する遅延時間量指定部と、
を具備することを特徴とするクロック供給装置。
【請求項３】
前記分周部は前記第２のクロックを生成するとともに、前記第１の遅延制御信号及び前記第２の遅延制御信号の出力タイミングを決定する信号を生成し、
前記第１のフリップフロップの出力信号と前記第２のフリップフロップの出力信号とを入力信号とする第１のＥＸＯＲ回路と、
前記第１のＥＸＯＲ回路の出力信号と前記第１の遅延制御信号及び前記第２の遅延制御信号の出力タイミングを決定する信号を入力信号とし、前記第１の遅延制御信号を出力信号とする第１の負論理のＡＮＤ回路と、
前記第３のフリップフロップの出力信号と前記第４のフリップフロップの出力信号とを入力信号とする第２のＥＸＯＲ回路と、
前記第２のＥＸＯＲ回路の出力信号と前記第１の遅延制御信号及び前記第２の遅延制御信号の出力タイミングを決定する信号を入力信号とし、前記第２の遅延制御信号を出力信号とする第２の負論理のＡＮＤ回路と、
を具備することを特徴とする請求項１記載のクロック供給装置。
【請求項４】
第１のクロックを生成し、
前記第１のクロックを分周することで第２のクロックを生成し、
前記第１のクロックに所定の遅延時間量を挿入し、
前記所定の遅延時間量が挿入された前記第１のクロック及び前記第２のクロックに基いて、遅延制御信号を生成し、
前記遅延制御信号に基いて、前記所定の遅延時間量を指定することを特徴とする遅延時間量調整方法。
【請求項５】
第１のフリップフロップと第２のフリップフロップと第３のフリップフロップ及び第４のフリップフロップを使用する遅延時間量調整方法において、
第１のクロックを生成し、
前記第１のクロックを分周することで第２のクロックを生成し、
前記第１のクロックに所定の遅延時間量を挿入し、
前記所定の遅延時間量が挿入された前記第１のクロックの立ち上がり動作に基いて前記第１のフリップフロップを動作させ、
前記第１のフリップフロップの出力信号及び前記第２のクロックを入力することで前記第２のフリップフロップを動作させ、
前記第２のフリップフロップの出力信号に基いて第１の遅延制御信号を生成させ、
前記第２のクロックの立ち上がり動作に基いて前記第３のフリップフロップを動作させ、
前記第３のフリップフロップの出力信号及び前記所定の遅延時間量が挿入された前記第１のクロックを入力することで前記第４のフリップフロップを動作させ、
前記第４のフリップフロップの出力信号に基いて第２の遅延制御信号を生成させ、
前記第１の遅延制御信号及び前記第２の遅延制御信号に基いて、前記所定の遅延時間量を指定することを特徴とする遅延時間量調整方法。
【請求項６】
第１のＥＸＯＲ回路と第２のＥＸＯＲ回路と第１の負論理のＡＮＤ回路及び第２の負論理のＡＮＤ回路を使用する遅延時間量調整方法において、
前記第１のクロックを分周することで第２のクロックを生成する際、前記第１の遅延制御信号及び前記第２の遅延制御信号の出力タイミングを決定する信号を生成し、
前記第１のフリップフロップの出力信号と前記第２のフリップフロップの出力信号とを入力することで前記第１のＥＸＯＲ回路を動作させ、
前記第１のＥＸＯＲ回路の出力信号と前記第１の遅延制御信号及び前記第２の遅延制御信号の出力タイミングを決定する信号とを入力信号とし前記第１の負論理のＡＮＤ回路を動作させることで前記第１の遅延制御信号を生成させ、
前記第３のフリップフロップの出力信号と前記第４のフリップフロップの出力信号とを入力することで前記第２のＥＸＯＲ回路を動作させ、
前記第２のＥＸＯＲ回路の出力信号と
前記第１の遅延制御信号及び前記第２の遅延制御信号の出力タイミングを決定する信号とを入力信号とし前記第２の負論理のＡＮＤ回路を動作させることで前記第２の遅延制御信号を生成させることを特徴する請求項５記載の遅延時間量調整方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロック供給装置に関し、特にクロック間に生じるスキューの調整を行うクロック供給装置に関する。
【０００２】
【従来の技術】
従来、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔ）等の可搬型電子機器において、回路全体を同一のクロック周波数で動作させると消費電力量が大きくなりバッテリ動作時間が短くなる、という問題があった。
【０００３】
そこで回路全体を同一クロック周波数で動作させるのではなく、基準クロックを分周して、低いクロック周波数で動作可能な部分は分周したクロックを用いるとよい。しかし、基準クロックに基いて分周クロックを生成すると、基準クロック及び当該基準クロックを分周して生成されたクロック間にスキューが発生する。
【０００４】
このスキューを調整する方法として、基準クロックを遅延させ、さらに分周して得られたクロックと基準クロックを位相比較器を用いることで位相を比較し、その結果に基いて遅延時間を調整する、という方法があった（特許文献１参照。）。
【０００５】
【特許文献１】
平２−１０５９１０号公報（第２頁、第２図）
【０００６】
【発明が解決しようとする課題】
しかし、特許文献１に示される方法は、基準クロックと当該基準クロックを分周した分周クロックとを比較する方法が具体的に示されていない。
【０００７】
そこで、本発明はクロック間のスキューを調整するクロック供給装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、請求項１に係る発明では、第１のクロックを生成するクロック生成部と、第１のクロックを分周することで第２のクロックを生成する分周部と、第１のクロックに挿入される所定の遅延時間量を生成する遅延素子と、遅延素子が生成する遅延時間量を調整することで、遅延時間量が挿入された第１のクロックを生成する遅延挿入部と、遅延挿入部で生成された所定の遅延時間量が挿入された第１のクロック及び第２のクロックに基いて、遅延制御信号を生成する遅延制御信号生成部と、遅延制御信号生成部で生成される遅延制御信号に基いて、遅延挿入部で調整される遅延時間量を指定する信号を出力する遅延時間量指定部と、を具備することを特徴とする。
【０００９】
このような構成により、クロック間のスキューを調整することが可能となる。
【００１０】
【発明の実施の形態】
以下本発明に係る実施の形態を、図面を参照して説明する。
【００１１】
図１は、可搬型電子機器のハードウェアブロック図を示す。
【００１２】
本電子機器は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｏｒ  Ｕｎｉｔ）１、メモリ２、ビットストリーム処理部３、ＤＭＡＣ（Ｄｉｒｅｃｔ  Ｍｅｍｏｒｙ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌｌｅｒ）４及びクロック供給部５から構成される。
【００１３】
ＣＰＵ１は、本電子機器１全体の制御及びデータの演算等を行なう。メモリ２はプログラム命令及び処理データ等を格納する。ビットストリーム処理部３は、転送等を行いたいデータに対し順次ビット単位でアクセスし、ビット処理を行う。ＤＭＡＣ４は、ＣＰＵ１を介すことなくメモリ２とビットストリーム処理部３との間でデータを伝送する。クロック供給部５は、ＣＰＵ１とメモリ２及びＤＭＡＣ４に対し１３ＭＨｚの動作クロックを供給し、ビットストリーム処理部３に対し１ＭＨｚの動作クロックを供給する。
【００１４】
図２は、クロック供給部のハードウェア構成を示す図である。
【００１５】
クロック供給部５は、原発振部１０、分周部１１、クロック比較部１２、アップダウンカウンタ１３、マルチプレクサ１４及び遅延素子１５から構成される。
【００１６】
原発振部（クロック生成部）１０は、１３ＭＨｚである原クロックＣＬＫ＿ＯＲＧ（第１のクロック）１０ａを生成する。
【００１７】
分周部１１は、１３ＭＨｚであるＣＬＫ＿ＯＲＧ１０ａを分周した１ＭＨｚのクロック（第２のクロック）１１ｂ及び信号ＤＬＹ＿ＥＮ１１ａを生成する。
【００１８】
クロック比較部（遅延制御信号生成部）１２は、分周部１１で分周された１ＭＨｚのクロック１１ｂと、後述する遅延が挿入された１３ＭＨｚのクロック１４ａの位相差を比較する。クロック比較部１２における比較結果として、アップカウントクロックＵＣＬＫ（第１の遅延制御信号）１２ａ及びダウンカウントクロックＤＣＬＫ（第２の遅延制御信号）１２ｂが出力される。
【００１９】
アップダウンカウンタ（遅延時間量指定部）１３は、アップカウントクロックＵＣＬＫ１２ａが入力されることでカウントアップし、ダウンカウントクロックＤＣＬＫ１２ｂが入力されることでカウントダウンを行う。アップダウンカウンタ１３におけるカウントアップ又はカウントダウンの結果として、セレクト信号１３ａが出力される。
【００２０】
遅延素子１５は、遅延素子Ｄ１乃至ＤＮで構成される。遅延素子１５を構成する各遅延素子は、ＣＬＫ＿ＯＲＧ１０ａに挿入される遅延を有する。
【００２１】
マルチプレクサ（遅延挿入部）１４には、セレクタ信号１３ａが入力される。セレクタ信号１３ａに基いて、ＣＬＫ＿ＯＲＧ１０ａに入力される遅延を有する遅延素子群が決定される。マルチプレクサ１４ａは、ＣＬＫ＿ＯＲＧ１０ａに遅延を入力した１３ＭＨｚのクロック１４ａを出力する。
【００２２】
図３は、分周部のハードウェア構成を示す図である。
【００２３】
図４は、１ＭＨｚのクロックを生成する過程を示す図である。
【００２４】
図５は、１ＭＨｚのクロックである信号ＤＬＹ＿ＥＮを生成する過程を示す図である。
【００２５】
分周部１１は、同期クリアカウンタ２０、ＮＯＴ回路２１、ＮＡＮＤ回路２２、負論理のＡＮＤ回路２３，２５及びフリップフロップ（ＦＦ）２４から構成される。
【００２６】
同期クリアカウンタ２０は、入力ＣＬＫ＿ＯＲＧ１０ａの立ち上がりでアップカウントされる。また、ＣＬＫ＿ＯＲＧ１０ａの立ち上がりをもって、後述で詳細に説明するＣＬＹ＿ＰＬＳ２２ａのＬｏｗ状態が入力されると、同期クリアカウンタ２０のカウンタ値はゼロにリセットされる。
【００２７】
同期クリアカウンタ２０は、配線２０ａ，２０ｂ，２０ｃ，２０ｄを通して出力を行う。配線２０ａは２の０乗の桁を表し、配線２０ｂは２の１乗の桁を表し、配線２０ｃは２の２乗の桁を表し、配線２０ｄは２の３乗の桁を表す。例えば、同期クリアカウンタ２０の値が３ならば、配線２０ａへ出力される信号の状態は１（Ｈｉｇｈ）、配線２０ｂへ出力される信号の状態は１（Ｈｉｇｈ）、配線２０ｃへ出力される信号の状態は０（Ｌｏｗ）及び配線２０ｄへ出力される信号の状態は０（Ｌｏｗ）となる。
【００２８】
ＮＯＴ回路２１及びＮＡＮＤ回路２２には、同期クリアカウンタ２０から出力された信号が入力され、クリアパルスＣＬＲ＿ＰＬＳ２２ａを出力する。同期クリアカウンタ２０の値が０から１１の場合、信号ＣＬＲ＿ＰＬＳ２２ａの状態は１（Ｈｉｇｈ）である。しかし、同期クリアカウンタ２０の値が１２の場合、信号ＣＬＲ＿ＰＬＳ２２ａの状態は０（Ｌｏｗ）となる。このＣＬＲ＿ＰＬＳ２２ａのＬｏｗ状態が同期クリアカウンタ２０に入力されて、同期クリアカウンタ２０の値はゼロにリセットされる。上記で説明した方法によって、ＮＯＴ回路２１及びＮＡＮＤ回路２２は、同期クリアカウンタ２０を１３進数カウンタとして動作させる。
【００２９】
ＦＦ２４には、ＣＬＲ＿ＰＬＳ２２ａ及びＣＬＫ＿ＯＲＧ１０ａが入力され、ＣＬＲ＿ＰＬＳ２２ａを１周期遅らせた信号２４ａを出力する。
【００３０】
負論理のＡＮＤ回路２３には、ＣＬＲ＿ＰＬＳ２２ａ及びＣＬＫ＿ＯＲＧ１０ａが入力され、図４に示すように出力信号１１ｂとして１ＭＨｚのクロックが生成される。また、負論理のＡＮＤ回路２５には、ＣＬＲ＿ＰＬＳ２２ａを１周期遅らせた信号２４ａ及びＣＬＫ＿ＯＲＧ１０ａが入力され、図５に示すように出力信号１１ａとして１ＭＨｚのクロックであるＤＬＹ＿ＥＮが生成される。このＤＬＹ＿ＥＮは、後述で詳細に説明するＤＣＬＫ１２ａ及びＵＣＬＫ１２ｂの出力タイミングを決定する信号である。
【００３１】
図６は、クロック比較部のハードウェア構成を示す図である。
【００３２】
以下、クロック比較部１２の構成を説明する。ＦＦ３０は、後述で詳細に説明するＣＬＫ＿ＯＲＧ１０ａに遅延を入力した１３ＭＨｚのクロック１４ａの立ち上がりで、ＦＦ３０自身の出力信号３０ａをＮＯＴ回路３１で反転した信号３１ａを取り込むことでトグルを持続する。
【００３３】
ＦＦ３２は、分周部１１ｂで生成された１ＭＨｚのクロック１１ｂの立ち上がりで、信号３０ａを取り込み、出力信号３２ａを生成する。
【００３４】
ＥＸＯＲ回路３３には、信号３０ａ及び信号３２ａが入力され、信号３３ａが出力される。
【００３５】
負論理のＡＮＤ回路３４には、ＤＬＹ＿ＥＮ１１ａ及び信号３３ａが入力され、ＵＣＬＫ１２ａが出力される。
【００３６】
また、ＦＦ３５は、分周部１１ｂで生成された１ＭＨｚのクロック１１ｂの立ち上がりで、ＦＦ３５自身の出力信号３５ａをＮＯＴ回路３１で反転した信号３６ａを取り込むことでトグルを持続する。
【００３７】
ＦＦ３７は、後述で詳細に説明するＣＬＫ＿ＯＲＧ１０ａに遅延を入力した１３ＭＨｚのクロック１４ａの立ち上がりで、信号３５ａを取り込み出力信号３７ａを生成する。
【００３８】
ＥＸＯＲ回路３８には、信号３５ａ及び信号３７ａが入力され、信号３８ａが出力される。
【００３９】
負論理のＡＮＤ回路３９には、ＤＬＹ＿ＥＮ１１ａ及び信号３８ａが入力され、ＤＣＬＫ１２ｂが出力される。
【００４０】
図７は、１３ＭＨｚクロックの信号の波形と１ＭＨｚクロックの信号の波形とを比較した図である。
【００４１】
図８は、ＦＦを用いて比較される信号を生成することを示す図である。
【００４２】
図９は、ＥＸＯＲ回路によって信号を比較することを示す図である。
【００４３】
図１０は、ＵＣＬＫを生成することを示す図である。
【００４４】
以下、１３ＭＨｚクロックの信号１４ａと比較して１ＭＨｚクロックの信号１１ｂが遅れている場合のＵＣＬＫを生成する流れを説明する。
【００４５】
図７に示すように信号１４ａは１３ＭＨｚクロックの信号の波形である。信号１１ｃは１ＭＨｚクロックの信号の波形であり、この信号１１ｃは信号１４ａと比較して遅れていない状態にある。従って信号１１ｃを右側にスライドさせた信号１１ｂは、信号１４ａと比較して遅れている状態にある。
【００４６】
図８に示すように、ＦＦ３２は、１ＭＨｚクロックの信号１１ｂの立ち上がり動作に基いて、ＦＦ３０の出力信号３０ａの状態（ｈｉｇｈ）を取り込む。この取り込まれた状態を用いて、ＦＦ３２の出力信号である信号３２ａが生成される。
【００４７】
図９に示すように、ＦＦ３０の出力信号である信号３０ａとＦＦ３２の出力信号である信号３２ａとをＥＸＯＲ回路３３によって比較することで、ＥＸＯＲ回路３３の出力信号である信号３３ａが生成される。
【００４８】
図１０に示すように、分周部１１で生成されたＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３３の出力信号である信号３３ａとが負論理のＡＮＤ回路３４に入力されることで、負論理のＡＮＤ回路３４の出力信号であるＵＣＬＫ３４ａが生成される。ＵＣＬＫ３４ａは期間ａにおいて、ｌｏｗ状態である。
【００４９】
図１１は、ＦＦを用いて比較される信号を生成することを示す図である。
【００５０】
図１２は、ＥＸＯＲ回路によって信号を比較することを示す図である。
【００５１】
図１３は、ＤＣＬＫを生成することを示す図である。
【００５２】
以下、１３ＭＨｚクロックの信号１４ａと比較して１ＭＨｚクロックの信号１１ｂが遅れている場合のＤＣＬＫを生成する流れを説明する。
【００５３】
図１１に示すように、ＦＦ３７は、１３ＭＨｚクロックの信号１４ａの立ち上がり動作に基いて、ＦＦ３５の出力信号３５ａの状態（ｈｉｇｈ）を取り込む。この取り込まれた状態を用いて、ＦＦ３７の出力信号である信号３７ａが生成される。
【００５４】
図１２に示すように、ＦＦ３５の出力信号である信号３５ａとＦＦ３７の出力信号である信号３７ａとをＥＸＯＲ回路３８によって比較することで、ＥＸＯＲ回路３８の出力信号である信号３８ａが生成される。
【００５５】
図１３に示すように、分周部１１で生成されたＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３８の出力信号である信号３８ａとが負論理のＡＮＤ回路３９に入力されることで、負論理のＡＮＤ回路３９の出力信号であるＤＣＬＫ３９ａが生成される。ＤＣＬＫ３９ａは、ｈｉｇｈ状態を保ったままである。
【００５６】
上記で説明したように、１３ＭＨｚクロックの信号１４ａと比較して１ＭＨｚクロックの信号１１ｂが遅れている場合、ＵＣＬＫ３４ａは負のパルスを発生（図１０における期間ａのｌｏｗ状態）し、ＤＣＬＫ３９ａはｈｉｇｈ状態を保ったままである。
【００５７】
図１４は、１３ＭＨｚクロックの信号の波形と１ＭＨｚクロックの信号の波形とを比較した図である。
【００５８】
図１５は、ＦＦを用いて比較される信号を生成することを示す図である。
【００５９】
図１６は、ＥＸＯＲ回路によって信号を比較することを示す図である。
【００６０】
図１７は、ＵＣＬＫを生成することを示す図である。
【００６１】
以下、１ＭＨｚクロックの信号１１ｂと比較して１３ＭＨｚクロックの信号１４ａが遅れている場合のＵＣＬＫを生成する流れを説明する。
【００６２】
図１４に示すように信号１４ａは１３ＭＨｚクロックの信号の波形である。信号１１ｃは１ＭＨｚクロックの信号の波形であり、この信号１１ｃは信号１４ａと比較して遅れていない状態にある。従って信号１１ｃを左側にスライドさせた信号１１ｂと比較して、信号１４ａは遅れている状態にある。
【００６３】
図１５に示すように、ＦＦ３２は、１ＭＨｚクロックの信号１１ｂの立ち上がり動作に基いて、ＦＦ３０の出力信号３０ａの状態（ｌｏｗ）を取り込む。この取り込まれた状態を用いて、ＦＦ３２の出力信号である信号３２ａが生成される。
【００６４】
図１６に示すように、ＦＦ３０の出力信号である信号３０ａとＦＦ３２の出力信号である信号３２ａとをＥＸＯＲ回路３３によって比較することで、ＥＸＯＲ回路３３の出力信号である信号３３ａが生成される。
【００６５】
図１７に示すように、分周部１１で生成されたＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３３の出力信号である信号３３ａとが負論理のＡＮＤ回路３４に入力されることで、負論理のＡＮＤ回路３４の出力信号であるＵＣＬＫ３４ａが生成される。ＵＣＬＫ３４ａは、ｈｉｇｈ状態を保ったままである。
【００６６】
図１８は、ＦＦを用いて比較される信号を生成することを示す図である。
【００６７】
図１９は、ＥＸＯＲ回路によって信号を比較することを示す図である。
【００６８】
図２０は、ＤＣＬＫを生成することを示す図である。
【００６９】
以下、１ＭＨｚクロックの信号１１ｂと比較して１３ＭＨｚクロックの信号１４ａが遅れている場合のＤＣＬＫを生成する流れを説明する。
【００７０】
図１８に示すように、ＦＦ３７は、１３ＭＨｚクロックの信号１４ａの立ち上がり動作に基いて、ＦＦ３５の出力信号３５ａの状態（ｌｏｗ）を取り込む。この取り込まれた状態を用いて、ＦＦ３７の出力信号である信号３７ａが生成される。
【００７１】
図１９に示すように、ＦＦ３５の出力信号である信号３５ａとＦＦ３７の出力信号である信号３７ａとをＥＸＯＲ回路３８によって比較することで、ＥＸＯＲ回路３８の出力信号である信号３８ａが生成される。
【００７２】
図２０に示すように、分周部１１で生成されたＤＬＹ＿ＥＮ１１ａ及びＥＸＯＲ回路３８の出力信号である信号３８ａとが負論理のＡＮＤ回路３９に入力されることで、負論理のＡＮＤ回路３９の出力信号であるＤＣＬＫ３９ａが生成される。ＤＣＬＫ３９ａは期間ｂにおいて、ｌｏｗ状態である。
【００７３】
上記で説明したように、１ＭＨｚクロックの信号１１ｂと比較して１３ＭＨｚクロックの信号１４ａが遅れている場合、ＵＣＬＫ３４ａはｈｉｇｈ状態を保ったままであり、ＤＣＬＫ３９ａは負のパルスを発生（図２０における期間ａのｌｏｗ状態）する。
【００７４】
図２１はクロック比較部での比較結果に基いて、原クロックに遅延を挿入することを説明するフローチャートである。
【００７５】
クロック比較部１２は遅延が挿入された１３ＭＨｚの信号１４ａ及び１ＭＨｚの信号１１ｂとが入力される（Ｓ１）。クロック比較部１２は、信号１４ａと信号１１ｂとを比較する（Ｓ２）。
【００７６】
比較の結果、信号１４ａより信号１１ｂが遅れている場合、クロック比較部１２は比較結果として、ＵＣＬＫ１２ａを出力する（Ｓ３）。このＵＣＬＫ１２ａはアップダウンカウンタ１３に入力され、カウンタの値がアップカウントされる（Ｓ４）。アップダウンカウンタ１３は、カウンタの値に基きセレクト信号１３ａを出力する（Ｓ５）。マルチプレクサ１４にこのセレクト信号１３ａを入力することで、ＣＬＫ＿ＯＲＧに挿入される遅延を発生する遅延素子の数を増加させる（Ｓ６）。
【００７７】
また、クロック比較部１２が、信号１４ａと信号１１ｂとを比較した結果、信号１１ｂより信号１４ａが遅れている場合、クロック比較部１２は比較結果として、ＤＣＬＫ１２ｂを出力する（Ｓ７）。このＤＣＬＫ１２ｂはアップダウンカウンタ１３に入力され、カウンタの値がダウンカウントされる（Ｓ８）。アップダウンカウンタ１３は、カウンタの値に基きセレクト信号１３ａを出力する（Ｓ９）。マルチプレクサ１４にこのセレクト信号１３ａを入力することで、ＣＬＫ＿ＯＲＧ１０ａに挿入される遅延を発生する遅延素子の数を減少させる（Ｓ１０）。
【００７８】
マルチプレクサ１４が遅延素子の数を増加又は減少させ、その結果に基いてＣＬＫ＿ＯＲＧ１０ａに遅延が挿入され（Ｓ１１）、信号１４ａが生成される（Ｓ１２）。生成された信号１４ａは、再度クロック比較部１２へ入力される、つまりフィードバックされる。
【００７９】
クロック比較部１２で、使用される１３ＭＨｚのクロック信号１４ａ及び１ＭＨｚのクロック信号１１ｂを比較し、その結果に基いて１３ＭＨｚの原クロック信号１０ａに挿入される遅延を調整することで、使用される１３ＭＨｚのクロック信号１４ａ及び１ＭＨｚのクロック信号１１ｂのスキューを合わせることが可能となる。
【００８０】
【発明の効果】
以上詳述した発明によれば、クロック間のスキューを調整することが可能である。
【図面の簡単な説明】
【図１】可搬型電子機器のハードウェアブロック図。
【図２】クロック供給部のハードウェア構成を示す図。
【図３】分周部のハードウェア構成を示す図。
【図４】１ＭＨｚのクロックを生成する過程を示す図。
【図５】１ＭＨｚのクロックである信号ＤＬＹ＿ＥＮを生成する過程を示す図。
【図６】クロック比較部のハードウェア構成を示す図。
【図７】１３ＭＨｚクロックの信号の波形と１ＭＨｚクロックの信号の波形とを比較した図。
【図８】ＦＦを用いて比較される信号を生成することを示す図。
【図９】ＥＸＯＲ回路によって信号を比較することを示す図。
【図１０】ＵＣＬＫを生成することを示す図。
【図１１】ＦＦを用いて比較される信号を生成することを示す図。
【図１２】ＥＸＯＲ回路によって信号を比較することを示す図。
【図１３】ＤＣＬＫを生成することを示す図。
【図１４】１３ＭＨｚクロックの信号の波形と１ＭＨｚクロックの信号の波形とを比較した図。
【図１５】ＦＦを用いて比較される信号を生成することを示す図。
【図１６】ＥＸＯＲ回路によって信号を比較することを示す図。
【図１７】ＵＣＬＫを生成することを示す図。
【図１８】ＦＦを用いて比較される信号を生成することを示す図。
【図１９】ＥＸＯＲ回路によって信号を比較することを示す図。
【図２０】ＤＣＬＫを生成することを示す図。
【図２１】クロック比較部での比較結果に基いて、原クロックに遅延を挿入することを説明するフローチャート。
【符号の説明】
１…ＣＰＵ、２…メモリ、３…ビットストリーム生成部、４…ＤＭＡＣ、
５…クロック供給部、１０…原発振部、１１…分周部、
１２…クロック比較部、１３…アップダウンカウンタ、
１４…マルチプレクサ、１５…遅延素子、２０…同期クリアカウンタ、
２１，３１，３６…ＮＯＴ回路、２２…ＮＡＮＤ回路、
２３，２５，３４，３９…負論理のＡＮＤ回路、
２４，３０，３２，３５，３７…フリップフロップ（ＦＦ）、
３３，３８…ＥＸＯＲ回路、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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