(57)【要約】【課題】ＴＦＴオフ動作時にリーク電流が増大する現象を防止することにより、信頼性の高い半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、チャネル領域１１０、ソース領域１１５およびドレイン領域１１５を含む半導体層と、半導体層上に設けられたゲート絶縁膜１０７と、チャネル領域の導電性を制御するゲート電極１０８とを有する薄膜トランジスタ１１８を備えており、半導体層の表面は微小な凸部を有しており、ゲート電極１０８の側面の傾斜角は半導体層の凸部の傾斜角よりも大きい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記チャネル領域の導電性を制御するゲート電極とを有する薄膜トランジスタを備えた半導体装置であって、前記半導体層の表面は微小な凸部を有しており、前記ゲート電極の側面の傾斜角は、前記半導体層の前記凸部の傾斜角よりも大きい、半導体装置。
【請求項２】
チャネル領域、ソース領域、およびドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記チャネル領域の導電性を制御するゲート電極と、を有する薄膜トランジスタを備えた半導体装置であって、
前記半導体層は微小な凸部を有しており、前記ゲート電極の断面の形状は、第１の階段部と前記第１の階段部の上に設けられた第２の階段部とを有しており、前記第１及び第２の階段部のそれぞれの側面の傾斜角は、前記半導体層の前記凸部の傾斜角よりも大きい、半導体装置。
【請求項３】
前記ゲート電極は、前記ゲート絶縁膜の上に設けられた第１の導電膜と、前記第１の導電膜の上に設けられた第２の導電膜とを有しており、第１の導電膜の幅は第２の導電膜の幅よりも広く、前記第１および第２の導電膜はそれぞれ前記第１および第２の階段部を構成する、請求項２に記載の半導体装置。
【請求項４】
前記半導体層の表面は複数の微小な凸部を有し、前記ゲート電極の側面の傾斜角が、前記半導体層の前記複数の凸部のそれぞれの傾斜角よりも大きい、請求項１に記載の半導体装置。
【請求項５】
前記半導体層の表面は複数の微小な凸部を有し、前記ゲート電極の前記第１及び第２の階段部のそれぞれの側面の傾斜角は、前記半導体層の前記複数の凸部のそれぞれの傾斜角よりも大きい、請求項２または３に記載の半導体装置。
【請求項６】
前記ゲート電極の側面の傾斜角は、７５°以上９０°以下である、請求項１から５のいずれかに記載の半導体装置。
【請求項７】
前記半導体層の前記凸部の傾斜角は、３０°以上７０°以下の範囲内である、請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記凸部の平均の高さは、８ｎｍ以上６０ｎｍ以下である、請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記半導体層の表面の平均面粗さは、４ｎｍ以上３０ｎｍ以下である、請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
前記半導体層は結晶質半導体膜で構成され、前記凸部は、前記半導体層に含まれる結晶粒の境界上に存在する、請求項１から９のいずれかに記載の半導体装置。
【請求項１１】
前記結晶粒の境界は、三つ以上の結晶の境界となる三重点以上の点である、請求項１０に記載の半導体装置。
【請求項１２】
前記半導体層に含まれる前記結晶粒の粒径は、１００ｎｍ以上１０００ｎｍ以下である、請求項１０または１１に記載の半導体装置。
【請求項１３】
前記結晶粒の境界は、セコエッチング法によりエッチングされ顕在化されるものである、請求項９から１２のいずれかに記載の半導体装置。
【請求項１４】
前記半導体層は溶融固化によって形成された結晶質半導体層であり、前記凸部は前記溶融固化によって形成されたものである、請求項１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記半導体層の少なくとも一部には、非晶質半導体膜の結晶化を促進する触媒元素が含まれている、請求項１から１４のいずれかに記載の半導体装置。
【請求項１６】
前記触媒元素は、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の元素である、請求項１５に記載の半導体装置。
【請求項１７】
前記半導体層は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている結晶質半導体膜である、請求項１から１４のいずれかに記載の半導体装置。
【請求項１８】
前記〈１１１〉晶帯面が配向した領域のうちの５０％以上が、（１１０）面配向または（２１１）面配向した領域である、請求請１７に記載の半導体装置。
【請求項１９】
前記半導体層の結晶ドメインのドメイン径は２〜１０μｍである、請求項１から１４に記載の半導体装置。
【請求項２０】
前記半導体層のチャネル領域とソース領域あるいはドレイン領域との接合部には、低濃度不純物領域を備えている、請求項１から１９のいずれかに記載の半導体装置。
【請求項２１】
前記ゲート電極の前記第１の階段部は低濃度不純物領域に存在している、請求項２に記載の半導体装置。
【請求項２２】
前記ゲート電極は、前記チャネル領域の上方に位置しており、前記ゲート電極のうち前記第１の導電膜のみが低濃度不純物領域に存在している、請求項３に記載の半導体装置。
【請求項２３】
（ａ）半導体膜を用意する工程と、
（ｂ）前記半導体膜を溶融固化させることにより、表面に凸部を有する結晶質半導体層を得る工程と、
（ｃ）前記結晶質半導体層上にゲート絶縁膜を形成する工程と、
（ｄ）前記ゲート絶縁膜上に導電膜を堆積する工程と、
（ｅ）前記導電膜をパターニングし、前記チャネル領域の導電性を制御するゲート電極を形成する工程であって、前記ゲート電極の側面の傾斜角が、前記結晶質半導体層の表面の前記凸部の傾斜角よりも大きいゲート電極を形成する工程と、
を包含する半導体装置の製造方法。
【請求項２４】
前記半導体膜が非晶質半導体膜である、請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記工程（ａ）は、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜に第１の加熱処理を施すことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を用意する工程であって、前記工程（ｂ）は、前記結晶質領域を含む半導体膜を溶融固化させ、表面に凸部を有する結晶質領域を含む半導体膜を得る工程である、請求項２３に記載の半導体装置の製造方法。
【請求項２６】
前記工程（ｄ）は、
（ｄ―１）前記ゲート絶縁膜上に第１の導電膜を堆積させる工程と、
（ｄ―２）前記第１の導電膜上に第２の導電膜を堆積させる工程と
を含む、請求項２３から２５のいずれかに記載の半導体装置の製造方法。
【請求項２７】
前記工程（ｅ）は、
（ｅ−１）第２の導電膜を第１の側面の傾斜角を有するようにエッチング加工する第１の工程と、
（ｅ−２）第１の導電膜を第２の側面の傾斜角を有するようにエッチング加工する第２の工程と、
（ｅ−３）第１の側面の傾斜角を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１の側面の傾斜角よりも大きな側面の傾斜角となる第３の側面の傾斜角を有するようにエッチング加工する第３の工程と
を包含し、
前記第２の側面の傾斜角及び前記第３の側面の傾斜角がそれぞれ、前記結晶質半導体層の表面の前記凸部の傾斜角よりも大きくなるようにする、請求項２６に記載の半導体装置の製造方法。
【請求項２８】
前記工程（ｅ）において、前記工程（ｅ−１）、前記工程（ｅ−２）及び前記工程（ｅ−３）は、エッチング装置内にて連続的に行なわれる、請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記工程（ｅ）において、前記工程（ｅ−２）と前記工程（ｅ−３）との間に、前記エッチング加工された第２の導電膜と、前記エッチング加工された第１の導電膜とをマスクとして、前記結晶質半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程を行なう、請求項２７または２８に記載の半導体装置の製造方法。
【請求項３０】
前記工程（ｅ）の後に、（ｆ）前記ゲート電極をマスクとして、前記島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程をさらに包含する、請求項２６から２９のいずれかに記載の半導体装置の製造方法。
【請求項３１】
前記工程（ｆ）は、（ｆ−１）前記ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、前記ドーピングを行なう工程を包含する、請求項３０に記載の半導体装置の製造方法。
【請求項３２】
前記工程（ｆ）は、
（ｆ−１ａ）前記ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、前記ｎ型あるいはｐ型を付与する不純物元素を低濃度にドーピングする工程と、
（ｆ−２）前記ゲート電極の第１の導電膜をマスクとして、前記ｎ型あるいはｐ型を付与する不純物元素を高濃度にドーピングする工程と
を包含する、請求項３１に記載の半導体装置の製造方法。
【請求項３３】
前記工程（ｆ−１ａ）及び前記工程（ｆ−２）は同時に実行され、前記工程（ｆ−１ａ）の前記低濃度と、前記工程（ｆ−２）の前記高濃度とは、前記第１の導電膜の膜厚及び前記第２の導電膜の膜厚の合計と、前記第１の導電膜の膜厚とによりそれぞれ制御される、請求項３２に記載の半導体装置の製造方法。
【請求項３４】
前記工程（ｆ）の後、前記ゲート電極の第２の導電膜をマスクとし、露呈している領域の第１の導電膜をエッチング除去する工程を行う、請求項２６から３３のいずれかに記載の半導体装置の製造方法。
【請求項３５】
前記工程（ｅ）は、ＩＣＰエッチング法により行なわれる、請求項２３から３４のいずれかに記載の半導体装置の製造方法。
【請求項３６】
前記工程（ｅ）は、ＲＩＥ法により行なわれる、請求項２３から３４のいずれかに記載の半導体装置の製造方法。
【請求項３７】
前記工程（ｂ）は、前記半導体膜にレーザー光を照射する工程を含む、請求項２７から３６のいずれかに記載の半導体装置の製造方法。
【請求項３８】
前記レーザー光を照射する工程は、パルスレーザー光を前記半導体膜の任意の一点につき、複数回、連続的に照射することにより行う、請求項３７に記載の半導体装置の製造方法。
【請求項３９】
前記触媒元素として、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の元素を用いる、請求項２５に記載の半導体装置の製造方法。
【請求項４０】
請求項１から２２のいずれかに記載の半導体装置を備えた電子機器。
【請求項４１】
前記半導体装置を用いて表示動作が実行される表示部を備えた請求項４０に記載の電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）により構成される半導体装置及びその製造方法及び半導体製造装置に関し、さらに詳しく言えば、非晶質半導体層を結晶化した結晶質半導体層を活性領域とする半導体装置およびその製造方法に関する。
【０００２】
【従来技術】
近年、大型で高解像度の液晶表示装置や有機ＥＬ表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成する試みがなされている。特に、同一基板上に画素部と駆動回路が設けられた液晶表示装置はパーソナルコンピュータ（ＰＣ）向けのモニターとしてだけでなく、一般家庭の中に進出し始めている。例えば、ＣＲＴ（Ｃａｔｈｏｄｅ−ｒａｙ  Ｔｕｂｅ）のかわりにテレビジョンとして液晶ディスプレイが、また、娯楽として映画を観たりゲームをしたりするためのフロントプロジェクターが、一般家庭に導入されるようになり、液晶表示装置の市場規模はかなりの勢いで大きくなってきている。さらに、ガラス基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発もさかんに進められている。
【０００３】
高解像度な画像表示を行うために画素に書き込む情報量が増え、さらにその情報は短時間で書き込まれなければ、高精細な表示のための膨大な情報量を有する画像を動画表示したりすることは不可能である。そこで、駆動回路に用いられるＴＦＴには、高速動作が求められている。高速動作を可能にするためには、高い電界効果移動度を得られる良質な結晶性を有する結晶質半導体層を用いてＴＦＴを実現することが求められている。
【０００４】
ガラス基板上に良好な結晶質半導体膜を得る方法としては、非晶質半導体膜を予め成膜しておき、それにエキシマレーザー等のレーザー光を照射し、瞬間的に溶融固化させることで結晶化する方法が一般的に知られている。また、それ以外には、非晶質半導体膜に結晶化を促進する作用を有する金属元素を添加した後、加熱処理を施すことにより、従来より低温・短時間の加熱処理で、結晶の配向性が揃った良好な半導体膜を得る技術も開発されている。この技術の場合でも、より結晶性を高めるために、加熱処理で得られた結晶質半導体膜に対して、さらにレーザー光を照射し、部分的に溶融固化させ再結晶化することで、結晶欠陥を低減し、より高品質な結晶質半導体膜を得るような方法がしばしば用いられる。
【０００５】
しかしながら、このようなレーザー光を照射し、非晶質半導体膜あるいは結晶質半導体膜を溶融固化させ、結晶化あるいは再結晶化を行なう方法では、半導体膜の表面に表面凹凸が生じることがわかっている。この表面凹凸は、レーザー光照射により半導体膜が一旦溶融した後、結晶核が生じ、その結晶核から順次固化する際に、溶融状態と固体状態の体積膨張率の違いにより、最後に固化が行なわれる結晶粒界部が山脈状に盛り上がったり、三つ以上の結晶の境界となる三重点以上の点（多重点）では山状に盛り上がったりすることにより形成される。本明細書では、半導体膜表面における、上記の山脈状または山状に盛り上がった部分を、「凸部」または「リッジ」と称する。リッジは、トップゲート型の薄膜トランジスタの場合、ゲート絶縁膜とのチャネル界面に存在することになるため、界面特性や電界効果移動度の低下を引き起こす。さらには、リッジ先端部には電界が集中するため、ゲート絶縁膜の耐圧特性を低下させ、ホットキャリア耐性も含めて素子としての信頼性全般を低下させると考えられている。
【０００６】
このため、半導体膜の表面凹凸・リッジを低減させる様々な方法が考えられている。特許文献１では、半導体膜を島状とし、その端部に傾斜を持たせた後、レーザー光の照射を行なうことで、半導体膜表面の凸部の形成を防ごうとしている。特許文献２では、非晶質ケイ素膜表面の自然酸化膜をドライエッチングで除去した後、真空一貫プロセスでレーザー光照射を行なっている。また、特許文献３では、レーザー光照射により凸部が生じたケイ素膜表面を酸化することにより、リッジで酸化レートが早いことを利用して、表面凹凸を低減するものである。また、特許文献４では表面研磨を用い、また、特許文献５では半導体膜表面をエッチングすることで、レーザー光照射により生じた表面凹凸の低減を図ろうとしている。
【０００７】
【特許文献１】
特開平８−２１３６３７号公報
【特許文献２】
特開平１０−９２７４５号公報
【特許文献３】
特開平１０−１０６９５１号公報
【特許文献４】
特開平１０−２００１２０号公報
【特許文献５】
特開平１１−１８６５５２号公報
【０００８】
【発明が解決しようとする課題】
特許文献１〜５はいずれも、半導体膜表面のリッジを低減させるための手段を提供するものである。リッジの発生要因としては、前述のように半導体膜の溶融固化に伴う体積膨張率の違いが関係しており、物理的に考えてもプロセス条件の変更等で改善するのは難しい。その結果、上記の特許文献に開示されたような様々な方法が考えられている。
【０００９】
しかしながら、特許文献１〜５に開示された方法はいずれも、工程を増加させ、製造装置を複雑化させるものであり、工程が増加することによるコスト高と歩留り低下は避けられない。また、これらの特許文献は、トップゲート型の薄膜トランジスタに対し、半導体膜表面にリッジが存在することによるチャネル界面特性や電界効果移動度の低下や、ゲート絶縁膜の耐圧特性の低下、信頼性の低下を防ぐことを目的としている。
【００１０】
本発明者らが、リッジによる影響を薄膜トランジスタで量的検証したところ、前述のようなチャネル界面特性や電界効果移動度の低下や、ゲート絶縁膜の耐圧特性の低下、信頼性の低下等の問題はそれほど大きなものではないことがわかった。勿論、半導体膜表面の凹凸は小さければ小さいほど良いのは確かであるが、例えば、チャネル界面特性や電界効果移動度などは、半導体膜そのもの、すなわち結晶状態による影響が極めて大きく、それに比べてリッジによる影響は問題にならない程度であることがわかった。また、ゲート絶縁膜の耐圧特性や信頼性に関しても、そのゲート絶縁膜のバルク特性そのものやその膜厚によるところが非常に大きく、ゲート絶縁膜の膜厚が５０ｎｍ以上であれば、リッジによる影響は大きな問題とはならないことがわかった。
【００１１】
ところが、ここで、今までには知られていなかった問題を見い出した。これは歩留り的に関する問題で、量的な実験を行なわないと見つけ出すことができなかったものである。レーザー照射を行い、表面凹凸を有する半導体層を用いてトップゲート型の薄膜トランジスタを作製した場合、０．０数％から０．数％の発生確率で、図１０（Ａ）に示すようなＶｇ−Ｉｄ（ゲート電圧−ドレイン電流）特性を有するＴＦＴが出現した。正常なＴＦＴにおける同様のＶｇ−Ｉｄ特性を図１０（Ｂ）に示す。すなわち、オフ動作方向にゲート電圧をかけた際、そのゲート電圧が比較的小さいところで、Ｘの矢印で示すようなコブ状のリーク電流異常が生じている。このコブの部分のリーク電流値は、正常ＴＦＴの同ゲート電圧でのリーク電流値に比べ、一桁から二桁大きくなっている。そして、さらにオフ動作方向にゲート電圧を大きくすると、リーク電流は正常ＴＦＴと同様のカーブに戻る。非単結晶の結晶質半導体膜によるＴＦＴのオフ電流のメカニズムは、一般的にバンドギャップの中心付近にある結晶欠陥等によるトラップ準位を介した熱励起＋トンネリングモデルで考えられているが、この場合には、ゲート電圧がオフ動作方向に大きくなればなるほどリーク電流が増加するため、このモデルでは今回のコブ状のリーク電流異常は説明できない。
【００１２】
このようなオフ動作時のリーク電流の異常が起こると、例えば液晶表示装置等では、画素電極をスイッチングするＴＦＴにおいて、画素電極に書き込まれた電荷を十分に保持することができず、点欠陥となる。また、表示部を駆動するドライバー回路においては、アナログスイッチ等のサンプリングＴＦＴにおいて、バスラインに書き込まれた電荷を保持できず、ライン欠陥となる。その結果、製造歩留りを大きく低下させることになっている。
【００１３】
本発明は、上記諸点に鑑みてなされたものであり、その目的は、ＴＦＴオフ動作時にリーク電流が増大する現象を防止することにより、信頼性の高い半導体装置及びその製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の半導体装置は、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記チャネル領域の導電性を制御するゲート電極とを有する薄膜トランジスタを備えた半導体装置であって、前記半導体層の表面は微小な凸部を有しており、前記ゲート電極の側面の傾斜角は、前記半導体層の前記凸部の傾斜角よりも大きいことを特徴とし、そのことにより上記目的が達成される。
【００１５】
本発明の他の半導体装置は、チャネル領域、ソース領域、およびドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記チャネル領域の導電性を制御するゲート電極と、を有する薄膜トランジスタを備えた半導体装置であって、前記半導体層は微小な凸部を有しており、前記ゲート電極の断面の形状は、第１の階段部と前記第１の階段部の上に設けられた第２の階段部とを有しており、前記第１及び第２の階段部のそれぞれの側面の傾斜角は、前記半導体層の前記凸部の傾斜角よりも大きいことを特徴とし、そのことにより上記目的が達成される。
【００１６】
ある好ましい実施形態において、前記ゲート電極は、前記ゲート絶縁膜の上に設けられた第１の導電膜と、前記第１の導電膜の上に設けられた第２の導電膜とを有しており、第１の導電膜の幅（ゲート長）は第２の導電膜の幅（ゲート長）よりも広く、前記第１および第２の導電膜はそれぞれ前記第１および第２の階段部を構成する。
【００１７】
前記半導体層の表面は複数の山状の微小な凸部を有し、前記ゲート電極の側面の傾斜角が、前記半導体層の前記複数の凸部のそれぞれの傾斜角よりも大きいことが好ましい。あるいは、前記半導体層の表面は複数の山状の微小な凸部を有し、前記ゲート電極の前記第１及び第２の階段部のそれぞれの側面の傾斜角は、前記半導体層の前記複数の凸部のそれぞれの傾斜角よりも大きいことが好ましい。
【００１８】
前記ゲート電極の前記側面の傾斜角は、７５°以上９０°以下であることが好ましい。
【００１９】
前記半導体層の前記凸部の傾斜角は、３０°以上７０°以下の範囲内であることが好ましい。また、前記凸部の平均の高さは、８ｎｍ以上６０ｎｍ以下であることが好ましい。前記半導体層の表面の平均粗さ（Ｒａ）は、好ましくは、４ｎｍ以上３０ｎｍ以下である。
【００２０】
前記半導体層は結晶質半導体膜で構成され、前記凸部は、典型的には前記半導体層に含まれる結晶粒の境界上に存在する。
【００２１】
前記結晶粒の境界は、三つ以上の結晶の境界となる三重点以上の点（多重点）であってもよい。
【００２２】
前記半導体層に含まれる前記結晶粒の粒径は、１００ｎｍ以上１０００ｎｍ以下であることが好ましい。
【００２３】
前記結晶粒の境界は、典型的にはセコエッチング法によりエッチングされ顕在化されるものである。
【００２４】
ある好ましい実施形態において、前記半導体層は溶融固化された層であり、前記凸部は前記溶融固化によって形成されたものである。
【００２５】
ある好ましい実施形態において、前記半導体層の少なくとも一部には、非晶質半導体膜の結晶化を促進する触媒元素が含まれている。前記触媒元素は、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の元素であってもよい。
【００２６】
ある好ましい実施形態において、前記半導体層は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている結晶質半導体膜である。前記〈１１１〉晶帯面が配向した領域のうちの５０％以上が、（１１０）面配向または（２１１）面配向した領域であることが好ましい。
【００２７】
前記半導体層の結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は２〜１０μｍであることが好ましい。
【００２８】
ある好ましい実施形態において、前記半導体層のチャネル領域とソース領域あるいはドレイン領域との接合部には、低濃度不純物領域を備えている。
【００２９】
前記ゲート電極の前記第１の階段部は低濃度不純物領域に存在していることが好ましい。あるいは、前記ゲート電極は、前記チャネル領域の上方に位置しており、前記ゲート電極のうち前記第１の導電膜のみが低濃度不純物領域に存在していることが好ましい。
【００３０】
本発明の半導体装置の製造方法は、（ａ）半導体膜を用意する工程と、（ｂ）前記半導体膜を溶融固化させることにより、表面に凸部を有する結晶質半導体層を得る工程と、（ｃ）前記結晶質半導体層上にゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜上に導電膜を堆積する工程と、（ｅ）前記導電膜をパターニングし、前記チャネル領域の導電性を制御するゲート電極を形成する工程であって、前記ゲート電極の側面の傾斜角が、前記結晶質半導体層の表面の前記凸部の傾斜角よりも大きいゲート電極を形成する工程とを包含することを特徴とし、そのことにより上記目的が達成される。
【００３１】
ある好ましい実施形態において、前記半導体膜が非晶質半導体膜である。
【００３２】
ある好ましい実施形態において、前記工程（ａ）は、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜に第１の加熱処理を施すことにより、前記非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を用意する工程であって、前記工程（ｂ）は、前記結晶質領域を含む半導体膜を溶融固化させ、表面に凸部を有する結晶質領域を含む半導体膜を得る工程である。
【００３３】
ある好ましい実施形態において、前記工程（ｄ）は、（ｄ―１）前記ゲート絶縁膜上に第１の導電膜を堆積させる工程と、（ｄ―２）前記第１の導電膜上に第２の導電膜を堆積させる工程とを含む。
【００３４】
前記工程（ｅ）は、（ｅ−１）第２の導電膜を第１の側面の傾斜角を有するようにエッチング加工する第１の工程と、（ｅ−２）第１の導電膜を第２の側面の傾斜角を有するようにエッチング加工する第２の工程と、（ｅ−３）第１の側面の傾斜角を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１の側面の傾斜角よりも大きな側面の傾斜角となる第３の側面の傾斜角を有するようにエッチング加工する第３の工程とを包含し、前記第２の側面の傾斜角及び前記第３の側面の傾斜角がそれぞれ、前記結晶質半導体層の表面の前記凸部の傾斜角よりも大きくなるようにすることができる。
【００３５】
前記工程（ｅ）において、前記工程（ｅ−１）、前記工程（ｅ−２）及び前記工程（ｅ−３）は、エッチング装置内にて連続的に行なわれることが好ましい。
【００３６】
前記工程（ｅ）において、前記工程（ｅ−２）と前記工程（ｅ−３）との間に、前記エッチング加工された第２の導電膜と、前記エッチング加工された第１の導電膜とをマスクとして、前記結晶質半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程を行なってもよい。
【００３７】
前記工程（ｅ）の後に、（ｆ）前記ゲート電極をマスクとして、前記島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程をさらに包含してもよい。
【００３８】
前記工程（ｆ）は、（ｆ−１）前記ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、前記ドーピングを行なう工程を包含することが好ましい。
【００３９】
前記工程（ｆ）は、（ｆ−１ａ）前記ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、前記ｎ型あるいはｐ型を付与する不純物元素を低濃度にドーピングする工程と、（ｆ−２）前記ゲート電極の第１の導電膜をマスクとして、前記ｎ型あるいはｐ型を付与する不純物元素を高濃度にドーピングする工程とを包含することができる。
【００４０】
前記工程（ｆ−１ａ）及び前記工程（ｆ−２）は同時に実行してもよく、その場合は、前記工程（ｆ−１ａ）の前記低濃度と、前記工程（ｆ−２）の前記高濃度とは、前記第１の導電膜の膜厚及び前記第２の導電膜の膜厚の合計と、前記第１の導電膜の膜厚とによりそれぞれ制御することができる。
【００４１】
前記工程（ｆ）の後、前記ゲート電極の第２の導電膜をマスクとし、露呈している領域の第１の導電膜をエッチング除去する工程を行ってもよい。
【００４２】
前記工程（ｅ）は、ＩＣＰエッチング法により行なわれてもよい。あるいは、前記工程（ｅ）は、ＲＩＥ法により行なわれてもよい。
【００４３】
ある好ましい実施形態において、前記工程（ｂ）は、前記半導体膜にレーザー光を照射する工程を含む。前記レーザー光を照射する工程は、パルスレーザー光を前記半導体膜の任意の一点につき、複数回、連続的に照射することにより行うことが好ましい。
【００４４】
前記触媒元素として、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の元素を用いることができる。
【００４５】
本発明の電子機器は、上記のいずれかの半導体装置を備えたことを特徴とし、そのことにより上記目的が達成される。
【００４６】
ある好ましい実施形態において、前記半導体装置を用いて表示動作が実行される表示部を備えている。
【００４７】
【発明の実施の形態】
本発明者は、前述の図１０（Ａ）に示すようなＴＦＴのオフ動作時におけるコブ状のリーク電流について、その発生のメカニズムと発生原因とを詳細に検討した。その結果、リーク電流は半導体層表面のリッジによって引き起こされることをつきとめ、本発明に想到した。今まで、半導体層表面の凹凸・リッジについては、前述のように、オン特性の低下やゲート絶縁膜の耐圧特性や信頼性の低下などに影響するといった報告はあるが、オフ動作時のリーク電流に影響するといった報告は過去には無い。
【００４８】
以下に、本発明者による上記コブ状のリーク電流の原因解明プロセス、結果、及び本発明の実施形態を説明する。
【００４９】
図１１は、表面に凸部を有する半導体層を有するトップゲート型ＴＦＴのソース・ドレイン接合部近傍の断面を示す模式図である。図１１では、半導体層７１の上にゲート絶縁膜７２が設けられ、さらにその上にゲート電極７３が設けられている。半導体層７１の表面には、レーザー照射による溶融固化過程で形成されたリッジ７４ａ及び７５ｂが存在する。ゲート絶縁膜７２は、リッジを有する半導体層を覆うように成膜されるため、リッジ７４上部もほぼ同様の膜厚で形成され、ゲート絶縁膜表面も同様の表面凹凸が転写されたような状態となる。ゲート絶縁膜はリッジ上部で極端に薄くなるような状態ではないため、先ほど述べたようにリッジが存在してもゲート絶縁膜の耐圧特性をそれほど大きく損ねるものではない。ゲート絶縁膜７２上部にはゲート電極７３が形成されている。ゲート電極７３の側面７７は傾斜している。ゲート電極の側面７７とゲート電極の底面７８とのなす角度７５（「側面の傾斜角」と称する）は小さい方が良いとされている。ゲート電極７３の側面の傾斜角７５が小さければ、その上層に形成される配線がゲート電極の段差を乗り越える際の段切れを防ぐことができる。加えて、上層の絶縁膜のカバレッジ（段差被覆性）が向上するため、段差部でのリークを防ぐことができる。上記のような理由から、従来はゲート電極の側面の傾斜は緩やかであることが好ましいと考えられていた。
【００５０】
そして、このような状態で、Ｎチャネル型ＴＦＴではＮ型を付与する不純物元素７６、Ｐチャネル型ＴＦＴではＰ型を付与する不純物元素の注入を、ゲート電極７３をマスクとして自己整合的に行なう。画素ＴＦＴなど、特にオフ電流の抑制が要求されるＴＦＴでは、この不純物注入工程は低濃度で行なわれることもある。このとき、ゲート電極７３におけるテーパー部７３ｔは、エッチング工程により、リッジ形状に対する追随性が薄れている。ここで、「ゲート電極のテーパー部７３ｔ」とは、ゲート電極７３のうち、エッチングにより傾斜した側面７７と底面７８とに挟まれた部分を意味する。したがって、このテーパー部７３ｔの下に、たまたま大きなリッジ７４ａ（例えば、リッジの高さ４０ｎｍ以上）があれば、図１１のように、その上のゲート電極のテーパー部７３ｔの厚さは小さくなり、場合によっては、ゲート電極が一部消失し、リッジの上でゲート絶縁膜が露呈しているような状態もＳＥＭ観察で確認されている。
【００５１】
このような状態で例えばＮ型を付与する不純物元素の注入を行なうと、本来、ゲート電極７３にマスクされドーピングされてはいけない領域である、ゲート電極テーパー部７３ｔの下方にあるリッジ７４ａに微量のＮ型不純物が注入されてしまう。その結果、半導体層７１において、ゲート電極７３下部のチャネル形成領域において、リッジ７４ａのみがＮ型化される。チャネル形成領域内の一部がＮ型化すると、それが寄生トランジスタとして作用する。すなわち、リッジがＮ型化した寄生トランジスタとして作用し、図１２（Ｂ）に示すようなＶｇ−Ｉｄ特性を有する。これに対して、正常部でのＶｇ−Ｉｄ特性は図１２（Ａ）である。リッジ７４ａは、そのＴＦＴのチャネル領域全体に比べて、非常に小さな面積のため、その寄生トランジスタにおけるＩｄ電流は、図１２（Ｂ）のように、その面積比程度の割合で小さくなる。また、Ｎ型化しているため、正常なＴＦＴに比べ、マイナス方向にシフトした特性となっている。このシフトの量は、リッジ（寄生トランジスタ部）に注入されるＮ型不純物の濃度によって異なり、濃度が高いほどマイナス方向に大きくシフトするようになる。そして、最終的に得られるＶｇ−Ｉｄ特性は、これらの２つのカーブを重ね合わせたような状態となり、ゲート電圧の絶対値が小さいオフ領域で、リッジ７４ａ部の寄生トランジスタのみがオン動作した状態となり、図１２（Ｃ）に示すように、リーク電流がコブ状に振舞うようになる訳である。
【００５２】
以上が、本発明者らが究明した前記コブ状のリーク電流の発生メカニズムであり、図１１、図１２においてはＮチャネル型ＴＦＴで説明を行なったが、Ｐチャネル型ＴＦＴでも同様の現象が生じる。すなわち、Ｐチャネル型ＴＦＴの場合は、リッジ７４ａにＰ型を付与する不純物元素が注入され、その領域がプラス方向にシフトした寄生トランジスタとして振舞うために、同様にオフ動作時（ゲート電圧がプラス）において、寄生トランジスタのみがオン状態となり、コブ状のリーク電流が発生する。
【００５３】
本発明は、工程や製造装置を複雑化したり、高コスト化を招いたりすることなく、簡易な手段で、以上の問題点・課題を解決するために成されたものである。以下に、本発明による半導体装置及びその製造方法の実施形態を詳述する。
【００５４】
本発明の半導体装置は、チャネル領域、ソース領域およびドレイン領域を含む、表面に凸部を有する半導体層と、半導体層上に設けられたゲート絶縁膜と、チャネル領域の導電性を制御するゲート電極とを有する薄膜トランジスタを備えている。ゲート電極の側面の傾斜角は、半導体層の表面の凸部の傾斜角よりも大きく構成されていることを特徴としている。典型的には、半導体層の表面には複数の山状の凸部が存在しており、ゲート電極の側面の傾斜角が、半導体層の個々の山状の凸部の傾斜角よりも大きく構成されている。
【００５５】
このような構成とすることにより、半導体層表面に凹凸が存在しても、ゲート電極のテーパー部の下方において、前述のような寄生トランジスタが形成されるのを防止し、オフ動作時におけるコブ状のリーク電流不良を防ぐことができる。
【００５６】
ある好ましい実施形態において、半導体装置は、チャネル領域、ソース領域、およびドレイン領域を含む、表面に凸部を有する半導体層と、半導体層上に設けられたゲート絶縁膜と、前記チャネル形成領域の導電性を制御するゲート電極とを有する薄膜トランジスタを備えており、ゲート電極は階段状の断面形状を有し、それぞれの階段部におけるその側面の傾斜角は、半導体層の表面の凸部の傾斜角よりも大きく構成されている。典型的には、半導体層の表面には複数の山状の凸部が存在しており、階段状の断面形状を有するゲート電極のそれぞれの階段部（例えば、一番下にある階段部）における側面の傾斜角は、半導体層の表面の個々の山状の凸部の傾斜角よりも大きく構成されている。
【００５７】
ゲート電極は、二層の異なる導電膜の積層構造を有していても良い。この場合、下層の導電膜の幅（ゲート長）は上層の導電膜の幅（ゲート長）よりも広く、下層および上層の導電膜におけるそれぞれの側面の傾斜角は、半導体層の表面の凸部の傾斜角よりも大きく構成される。典型的には、半導体層の表面は複数の山状の凸部を有しており、二層の異なる導電膜の積層構造を有するゲート電極の下層および上層の導電膜におけるそれぞれの側面の傾斜角は、半導体層の個々の山状の凸部の傾斜角よりも大きく構成されている。
【００５８】
このような構成とすることにより、階段状あるいは積層構造のゲート電極を有するＴＦＴに対しても、半導体層の表面に凸部が存在しているにもかかわらず、ゲート電極のテーパー部において、前述のような寄生トランジスタが形成されるのを防止し、オフ動作時におけるコブ状のリーク電流不良を防ぐことができる。
【００５９】
ゲート電極の側面の傾斜角は、７５°以上９０°以下であることが好ましい。側面の傾斜角を７５°以上とすると、より確実にリーク電流不良を防止できる。また、側面の傾斜角を９０°以下とすると、上層の絶縁膜によってゲート電極の側面全体が十分被膜されるので、ゲート電極の側面のうちゲート電極の影となり被覆されない領域が生じにくくなる。このため、そのようなゲート電極の側面の被覆されない領域からのリークを抑制できる。
【００６０】
半導体層のチャネル領域とソース領域あるいはドレイン領域との接合部には、低濃度不純物領域（ＬＤＤ領域）を備えていることが好ましい。また、ゲート電極が階段状の断面形状を有する場合、下方に位置する一部の階段部（例えば、一番下にある階段部）は、半導体層の低濃度不純物領域（ＬＤＤ領域）に設けられていることが好ましい。あるいは、半導体層において、その上層に、二層の異なる導電膜の積層構造から成るゲート電極の下層および上層の導電膜が存在している領域は、チャネル領域であり、下層の導電膜のみが存在している領域は低濃度不純物領域（ＬＤＤ領域）であることが好ましい。
【００６１】
ゲート電極を前述のような階段状あるいは積層構成とすることにより、チャネル領域とソース領域あるいはドレイン領域との接合部に、自己整合的に形成されたＬＤＤ領域を有する構造とすることができる。ＬＤＤ領域は、ＴＦＴのオフ電流を下げる目的やホットキャリア耐性を高めるために設けられ、信頼性を向上させる手段であるが、この領域の長さが変動すると、素子としての信頼性がばらつくだけでなく、それが寄生抵抗となり、オン特性までもがばらつく。以上のようなゲート電極の構成とし、そのゲート電極の階段部あるいは積層構造では下層の導電膜のみが存在している下部をＬＤＤ領域とすることで、一定のＬＤＤ領域を安定して得ることができる。
【００６２】
半導体層の表面の凸部は、通常、半導体層における結晶粒界上に存在する。典型的には、半導体層の凸部は、半導体層において、３つ以上の結晶粒の境界となる三重点以上の点（多重点）に存在する。このような凸部は、非結晶半導体膜を溶融固化して結晶質の半導体膜を得る工程で生じたものである。溶融固化工程では、半導体膜の液体時と固体時の体積膨張率の差が、最後に固化される結晶粒界部に集中するため、結晶粒界部が線状に盛り上がり、凸部となる。ここで、「結晶粒界」とは、セコエッチング法によりエッチングされ顕在化されるものを示している。セコエッチング法とは、ニクロム酸カリウムをフッ化水素酸の混合溶液により、結晶粒界などの結晶性が悪い部分を選択的にエッチングする方法である。
【００６３】
半導体層の表面における凸部の傾斜角は、半導体層の断面において、半導体層の表面をベースラインとして、凸部の頂点の高さに対して、その半分の高さとなる点で接線を引き、その接線がベースラインと交差する角度で定義される値である。半導体層８１表面のリッジ（凸部）８２について、具体的に説明する。図１３（Ｂ）に示すように、半導体層の平坦な面（凹部）に沿ってベースライン８３を引く。ベースライン８３に対する凸部の頂点８４の高さの半分の高さとなる点８５における凸部の接線８６と、ベースライン８３とがなす角度８７が、半導体層の凸部（リッジ）の傾斜角である。
【００６４】
本実施形態において、上記半導体装置は、非晶質半導体膜を用意する工程と、非晶質半導体膜を溶融固化させ、表面に凸部を有する結晶質領域を含む半導体膜を得る工程と、半導体膜をパターニングすることにより、表面に凸部を有する結晶質領域を備えた島状半導体層を形成する工程と、島状半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に導電膜を堆積させる工程と、導電膜をパターニング／エッチングし、チャネル形成領域の導電性を制御するゲート電極を形成する際、ゲート電極の側面の傾斜角が、島状半導体層の表面の凸部の傾斜角よりも大きくなるようにゲート電極を形成する工程、ゲート電極をマスクとして、島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程とによって製造される。このように製造することで、半導体層表面に凹凸が存在しても、ゲート電極のテーパー部の下方において、半導体層のリッジ（凸部）に不純物がドーピングされるのを防ぐことができ、前述のような寄生トランジスタが形成されるのを防止することができる。その結果、上述したような半導体装置構成が得られ、オフ動作時におけるコブ状のリーク電流不良を防ぐことができる。
【００６５】
また、ある好ましい実施形態において、上記半導体装置は、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、結晶質領域を含む半導体膜を溶融固化させ、表面に凸部を有する結晶質領域を含む半導体膜を得る工程と、半導体膜をパターニングすることにより、表面に凸部を有する結晶質領域を備えた島状半導体層を形成する工程と、島状半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に導電膜を堆積させる工程と、導電膜をパターニング／エッチングし、チャネル領域の導電性を制御するゲート電極を形成する際、ゲート電極の側面の傾斜角が、島状半導体層の表面の凸部の傾斜角よりも大きくなるようにゲート電極を形成する工程と、ゲート電極をマスクとして、島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程とによって製造される。このように製造することで、前述のように、ゲート電極のテーパー部の下方において、半導体層のリッジ（凸部）に不純物がドーピングされるのを防ぎ、寄生トランジスタが形成されるのを防止することができる、本発明の目的が達成される。
【００６６】
加えて、上記製造方法では、結晶化を促進する触媒元素を用い、加熱処理により結晶化された結晶質半導体膜に対して、溶融固化を行なうことで、面方位の揃ったより良好な結晶質半導体膜を得ることができる。この場合、先ほどのように非晶質半導体膜を直接溶融固化し、結晶化する方法に比べて、薄膜トランジスタの電界効果移動度で２倍以上の高い電流駆動能力が得られる。しかしながら、この場合には、触媒元素として用いる金属元素の半導体への悪影響が懸念される。そのため、このような製造方法を用いた場合には、結晶成長させた後、触媒元素を、チャネル領域やチャネル領域とソース・ドレイン領域との接合部近傍から取り除く（移動させる）手法が採られる。本発明者らは、この工程をゲッタリングと称している。これらの触媒元素は、ｎ型を付与する５族Ｂに属する元素（例えばリン）や、ｐ型を付与する３族Ｂ元素（例えばホウ素）が存在している領域に集まり易いという性質があり、それらの元素が導入された領域（ゲッタリング領域）を形成し、そこに触媒元素を移動させるという手法が用いられる。
【００６７】
しかしながら、半導体層表面に凹凸が存在し、ゲート電極のテーパー部下層において、そのリッジにｎ型あるいはｐ型を付与する不純物元素が一部ドーピングされたような状態であると、触媒元素は、ゲッタリング領域でなく、そこに集まることになる。したがって、前述のように寄生トランジスタが形成される問題に加えて、さらにその部分に触媒元素がトラップされ偏析し、ＴＦＴオフ動作時のリーク電流が増加するといった問題が発生する。ゲート電極のテーパー部下部は、ちょうどチャネル形成領域とソース・ドレイン領域との接合部であり、最も電界集中が生じる領域である。ここに触媒元素の偏析が生じると、それをリークパスとして、リーク電流の増大が起こる訳である。本発明は、ゲート電極のテーパー部において、半導体層のリッジに不純物元素がドーピングされるのを防ぐものであるため、従来触媒元素を用いた際に問題となっていたリッジにおける触媒元素の偏析も同時に低減することができる。よって、本実施形態では、触媒元素による結晶化方法を用いた際、前述の寄生トランジスタが形成されるのを防止する効果に加えて、さらなる新たな効果が得られる。
【００６８】
他の好ましい実施形態において、上記半導体装置は、非晶質半導体膜を用意する工程と、前記非晶質半導体膜を溶融固化させ、表面に凸部を有する結晶質領域を含む半導体膜を得る工程と、半導体膜をパターニングすることにより、表面に凸部を有する結晶質領域を備えた島状半導体層を形成する工程と、島状半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に第１の導電膜を堆積させる工程と、第１の導電膜上に第２の導電膜を堆積させる工程と、第１の導電膜と第２の導電膜をパターニング／エッチングし、第１の導電膜よりも第２の導電膜の方が幅が狭くなるような階段状で積層構造となるゲート電極を形成する際、ゲート電極における第１の導電膜および第２の導電膜の側面の傾斜角が、島状半導体層の表面の凸部に傾斜角よりも大きくなるようにする工程と、ゲート電極をマスクとして、島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程とによって製造される。
【００６９】
ここで、表面に凸部を有する結晶質領域を含む半導体膜を得る工程を、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程と、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る工程と、結晶質領域を含む半導体膜を溶融固化させ、表面に凸部を有する結晶質領域を含む半導体膜を得る工程により行なってもよい。
【００７０】
このような方法を用いることにより、前述のように、ゲート電極のテーパー部の下方において、半導体層のリッジ（凸部）に不純物がドーピングされるのを防ぎ、寄生トランジスタが形成されるのを防止することができ、本発明の目的が達成される。また、触媒元素を用い結晶化を行なった場合には、さらにリッジにおける触媒元素の偏析も同時に低減することができる。このような効果に加えて、ゲート電極を第１の導電膜と第２の導電膜の積層階段状構造となるように構成することにより、ドーピングの際にＬＤＤ領域（低濃度不純物領域）をゲート電極に対して自己整合的に形成できるようになる。その結果、信頼性の向上あるいはオフ電流の低減に加え、半導体素子としてのサイズの縮小化が図れ、集積度を高めることができる。
【００７１】
ここで、第１の導電膜と第２の導電膜をパターニング／エッチングし、第１の導電膜よりも第２の導電膜の方が幅が狭くなるような階段状で積層構造となるゲート電極を形成する際、ゲート電極における第１の導電膜および第２の導電膜の側面の傾斜角が、島状半導体層の表面の凸部の傾斜角よりも大きくなるようにする工程は、第２の導電膜を第１の側面の傾斜角を有するようにエッチング加工する工程と、第１の導電膜を第２の側面の傾斜角を有するようにエッチング加工する工程と、第１の側面の傾斜角を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１の側面の傾斜角よりも大きな側面の傾斜角となる第３の側面の傾斜角を有するようにエッチング加工する工程とを含み、第２の側面の傾斜角と、第３のテーパー角度が、共に、島状半導体層の表面の凸部の傾斜角よりも大きくなるようにしてもよい。このようにすることで、第１の導電膜よりも第２の導電膜の方が幅が狭くなるような階段状で積層構造となるゲート電極を、制御性よく簡易に形成することができる。
【００７２】
また、第２の導電膜を第１の側面の傾斜角を有するようにエッチング加工する工程と、第１の導電膜を第２の側面の傾斜角を有するようにエッチング加工する工程と、第１の側面の傾斜角を有するようにエッチング加工された第２の導電膜を、さらに選択的にエッチング加工し、第１の側面の傾斜角よりも大きな側面の傾斜角となる第３の側面の傾斜角を有するようにエッチング加工する工程とは、エッチング装置内にて連続的に行なわれることが好ましい。これにより、製造プロセスを増やすことなく、上記形状のゲート電極が容易に得られ、製造コストを低減できる。
【００７３】
また、前述の製造方法において、第２の導電膜を第１の側面の傾斜角を有するようにエッチング加工する工程と、第１の導電膜を第２の側面の傾斜角を有するようにエッチング加工する工程とを行なった後、第１の側面の傾斜角を有するようにエッチング加工された第２の導電膜と、第２の側面の傾斜角を有するようにエッチング加工された第１の導電膜とをマスクとして、島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程を行なうこともできる。この場合には、最終的に得られる階段状のゲート電極において、最終的な第１の導電膜の幅に対して、ドーピング工程が完全に選択的に行なわれ、このときのドーピング工程時に第１の導電膜を越えて半導体層に予定外の（あるいは予定外の濃度の）不純物がドーピングされるのを防止できる。
【００７４】
また、同じく前述の製造方法において、ゲート電極をマスクとして、島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程において、ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、ドーピングを行なってもよい。さらには、ゲート電極をマスクとして、島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程において、ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、ｎ型あるいはｐ型を付与する不純物元素を低濃度にドーピングし、次いでゲート電極の第１の導電膜をマスクとして、ｎ型あるいはｐ型を付与する不純物元素を高濃度にドーピングしてもよい。このような工程を行なうことにより、第１の導電膜と第２の導電膜との導電膜の幅の差（階段状部分の長さ）を利用して、ＬＤＤ領域を自己整合的に形成することができる。
【００７５】
あるいは、第１及び第２の導電膜の膜厚により制御されたドーピング時のイオンの飛程差を利用して、ゲート電極の第２の導電膜をマスクとし、第１の導電膜を越して、ｎ型あるいはｐ型を付与する不純物元素を低濃度にドーピングする工程と、ゲート電極の第１の導電膜をマスクとして、ｎ型あるいはｐ型を付与する不純物元素を高濃度にドーピングする工程とを同時に実行しても良い。その場合、低濃度にドーピングする際の濃度は、第１及び第２の導電膜の膜厚の合計によって、高濃度にドーピングされる際の濃度は、第１の導電膜の膜厚によって制御っすることができる。
【００７６】
さらに、ゲート電極をマスクとして、島状半導体層の一部にｎ型あるいはｐ型を付与する不純物元素をドーピングする工程の後、ゲート電極の第２の導電膜をマスクとし、露呈している領域の第１の導電膜をエッチング除去することもできる。このような工程を行なった場合、第１の導電膜がエッチング除去された下部の半導体層において、そこはＬＤＤ領域となっており、その上層にはゲート電極が存在しない構造となる。このような構造とした場合、ＬＤＤ領域は、特にＴＦＴのオフ動作時のリーク電流の低減に効果がある。反対に、第１の導電膜をエッチングせずに残した状態では、第１の導電膜のみの領域下部では、そのＬＤＤ領域上にゲート電極が存在する状態となる。このような構造の場合には、ＴＦＴのオフ電流の低減効果は薄れるが、ホットキャリア耐性が高くなり、信頼性を向上できる。このように、例えば、一部のＴＦＴにおいてのみ、第１の導電膜を、第２の導電膜をマスクとして露呈している領域をエッチング除去することで、それぞれの素子の目的に応じた特性を有するＴＦＴを作り分けることもできる。
【００７７】
上述した種々の実施形態において、導電膜をパターニング（例えばエッチング）し、ゲート電極を形成する工程は、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法、あるいはＲＩＥ（リアクティブイオンエッチング）法により行なわれることが好ましい。このような手法を用いることで、上述したような側面の傾斜角を有するゲート電極をエッチングにより精度良く形成できる。特に、前述のように第１の導電膜と第２の導電膜を積層構造とし、それを階段状にエッチングすることが可能となり、そのときのエッチング精度も確保できる。
【００７８】
上述した種々の実施形態において、非晶質半導体膜あるいは結晶質領域を含む半導体膜を溶融固化させ、表面に凸部を有する結晶質領域を含む半導体膜を得る工程は、非晶質半導体膜あるいは結晶質領域を含む半導体膜をレーザー光で照射することにより行なうことができる。好ましくは、非晶質半導体膜あるいは結晶質領域を含む半導体膜に照射するレーザー光として、パルスレーザー光を用い、非晶質半導体膜あるいは結晶質領域を含む半導体膜の任意の一点につき、複数回、連続的に照射する。これにより、基板に熱的損傷を与えることなく、良好な結晶性を有する結晶質半導体膜が得られる。このとき得られる表面凹凸を有する結晶質半導体膜は、非晶質半導体膜に対して直接レーザー光を照射した場合、その結晶粒径は、１００ｎｍから１０００ｎｍであることが望ましい。このような結晶粒径のときに良好な特性のＴＦＴが安定して得られる。すなわち、本実施形態の半導体装置では、半導体層において結晶粒界に囲まれて成る結晶粒の粒径は、１００ｎｍから１０００ｎｍであることが好ましい。ここでいう結晶粒界とは、前述のセコエッチング法で顕在化された値である。
【００７９】
また、以上のような製造方法により作製された半導体装置では、触媒元素を利用して結晶化を行なった場合には、半導体層の少なくとも一部には、非晶質半導体膜の結晶化を促進する触媒元素が含まれている。特に、触媒元素をチャネル領域以外に移動させるゲッタリングを行った場合には、ソース・ドレイン領域やソース・ドレイン領域の外側の専用のゲッタリング領域に、触媒元素が高濃度で存在した状態となっている。このときに利用できる触媒元素としては、ニッケル（Ｎｉ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）から選ばれた一種または複数種の元素であり、これらの元素であれば、微量で結晶化助長の効果がある。それらの中でも、特にＮｉを用いた場合に最も顕著な効果を得ることができる。
【００８０】
触媒元素を用い結晶化を行った際には、半導体層は、その結晶の面配向が主に〈１１１〉晶帯面で構成されている結晶質半導体膜で構成されていることが好ましい。さらに、半導体層は、その結晶の面配向が主に〈１１１〉晶帯面で構成されており、その面配向の割合は、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで〈１１１〉晶帯面全体の５０％以上の領域が占められている結晶質半導体膜で構成されていることが好ましい。
【００８１】
一般的に触媒元素を用いない結晶化では、半導体膜下地の絶縁体の影響（特に非晶質二酸化ケイ素の場合）で、結晶質半導体膜の面配向は、（１１１）に向きやすい。これに対して、非晶質半導体膜に触媒元素を添加し結晶化させた場合には、図１４（Ａ）に示すような特異な成長が行われる。図１４（Ａ）では、下地絶縁体９１が、結晶成長のドライビングフォースとなっている触媒元素の半導体化合物９４を含んでいる。図１４（Ａ）に示すように、触媒元素化合物９４が結晶成長の最前線に存在し、未結晶化領域の非晶質半導体膜９２を紙面右方向に向かって次々と結晶化していく。このとき触媒元素化合物９４は、〈１１１〉方向に向かって強く成長する性質がある。その結果、得られる結晶質半導体膜９３の面方位として、図１４（Ａ）に示すように〈１１１〉晶帯面が現れる。
【００８２】
図１４（Ｂ）には、前記〈１１１〉晶帯面を示す。図１４（Ｂ）において、横軸は（−１００）面からの傾斜角度で、縦軸は表面エネルギーを表す。グループ９５は、〈１１１〉晶帯面となる結晶面である。（１００）面と（１１１）面は〈１１１〉晶帯面ではないが、比較のために示してある。また、図１４（Ｃ）には、結晶方位の標準三角形を示す。ここで、〈１１１〉晶帯面の分布は、破線のようになる。数字は代表的な極点の指数である。これらの〈１１１〉晶帯面の中でも、本実施形態で得られる結晶質半導体膜では、特に（１１０）面あるいは（２１１）面が優勢配向となり、これらの面が全体の５０％以上を占めるときに優位性が得られる。これらの２つの結晶面は他の面に比べてホール移動度が非常に高く、Ｎチャネル型ＴＦＴに比べ性能の劣るＰチャネル型ＴＦＴの性能を特に向上でき、半導体回路においてもバランスがとり易いというメリットがある。
【００８３】
触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を図１５に示す。図１５はＥＢＳＰ測定による結果で、個々の微小領域に分けてその結晶方位を特定し、それをつなぎ合わせてマッピングしたものである。図１５（Ａ）に示すのは、本実施形態の結晶質半導体膜における面方位分布であり、図１５（Ｂ）は、図１５（Ａ）のデータに基づいて、隣接する各マッピング点間の面方位の傾角が一定値以下（ここでは５°以下）のものを同色で塗り分け、個々の結晶ドメインの分布を浮かび上がらせたものである。本明細書において、「結晶ドメイン」とは、ほぼ同一の面方位領域を意味する。また、図１５（Ｃ）には、先ほど図１４（Ｃ）で説明した結晶方位の標準三角形を示す。図１５（Ｃ）からわかるように、本実施形態による結晶質半導体膜は、概ね〈１１１〉晶帯面に乗った面配向を示しており、特に（１１０）と（２１１）に強く配向しているのがわかる。また、図１５（Ｂ）に示される個々の結晶ドメイン（ほぼ同一の面方位領域）のサイズは、２〜１０μｍの範囲で分布する。したがって、触媒元素を利用した場合には、典型的には、半導体層を構成する結晶質半導体膜の結晶ドメイン（ほぼ同一の面方位領域）のドメイン径が、２〜１０μｍである。なお、以上の面配向および面配向の割合、前記結晶ドメインのドメイン径は、ＥＢＳＰ測定により測定された値である。
【００８４】
半導体層の表面の凸部の傾斜角は、３０°以上７０°以下の範囲内であることが望ましい。また、ＡＦＭ（原子間力顕微鏡）等を用いて測定した半導体層の平均面粗さ（Ｒａ）は、４ｎｍ以上３０ｎｍ以下であることが好ましい。この平均表面粗さ（Ｒａ）の好ましい範囲を考慮すると、半導体層の表面の凸部の平均高さは、好ましくは、８ｎｍから６０ｎｍの範囲内である。レーザー光による溶融固化過程が良好に行われた結果として、以上のような状態が得られ、このような状態を維持することで、基板全面にわたってバラツキが少なく安定した特性の高性能ＴＦＴが得られる。
【００８５】
（第１実施形態）
本発明における半導体装置及びその製造方法の第１の実施の形態を図１を用いて説明する。ここでは、ｎチャネル型ＴＦＴガラス基板上に作製する方法について説明する。本実施形態のＴＦＴはアクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置のドライバー回路や画素部分は勿論、薄膜集積回路を構成する素子としても利用することができる。図１は、ここで説明するｎチャネル型ＴＦＴの作製工程を示す断面図であり、（Ａ）→（Ｇ）の順にしたがって作製工程が順次進行する。
【００８６】
図１（Ａ）において、基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板１０１のＴＦＴを形成する表面には、基板１０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜１０２として成膜し、その上に同様にプラズマＣＶＤ法によりＳｉＨ４、Ｎ２Ｏを材料ガスとして第２の下地膜１０３を積層形成した。このときの第１下地膜１０２の酸化窒化ケイ素膜の膜厚は、２５〜２００ｎｍ、例えば１００ｎｍとし、第２下地膜３０３の酸化窒化ケイ素膜の膜厚としては、２５〜３００ｎｍ、例えば１００ｎｍとした。次にプラズマＣＶＤ法によって、厚さ２０〜８０ｎｍ、例えば５０ｎｍの希ガス元素を含有する真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）１０４を成膜する。本実施形態では、マルチチャンバー型のプラズマＣＶＤ装置を用い、前記第１下地膜１０２、前記第２下地膜１０３、そしてａ−Ｓｉ膜１０４の３層を大気中に出すことなく連続して成膜した。
【００８７】
その後、４００℃から５００℃、例えば４５０℃で１時間程度の加熱処理を行い、ａ−Ｓｉ膜１０４の膜中に存在する水素濃度を低減させる、所謂脱水素工程を行う。この脱水素工程は、後のレーザー照射による結晶化工程において、Ｓｉ膜中の水素が突沸し、膜剥がれやピーリング等が起こるのを防止することを目的として行われる。
【００８８】
続いて、図１（Ｂ）に示すように、脱水素処理されたａ−Ｓｉ膜１０４にレーザー光１０５を照射することで結晶化し、結晶質ケイ素膜１０４ａを形成する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。Ｓｉ膜は、このパルス幅の期間において、瞬時に加熱され溶融し、固化する際に結晶化が引き起こされる。この際、結晶化された結晶質ケイ素膜１０４ａの表面には、溶融固化過程に伴う体積膨張率の違いのため、先に固化した部分（結晶核）から最後に固化した部分（結晶粒界部）へと体積が増し、結晶粒界部でリッジが形成される。このときのレーザー光のビームサイズは、基板１０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、ａ−Ｓｉ膜１０４の任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このときのレーザー光のエネルギーは、低すぎると良好な結晶性が得られず、高すぎると結晶性のバラツキが顕著となるため、適切な範囲に設定する必要がある。本実施形態では、レーザー光の照射エネルギー密度を３５０〜５００ｍＪ／ｃｍ2、例えば４２０ｍＪ／ｃｍ2とし、任意の一点における照射回数が１０〜４０ショット、例えば２０ショットとなるように設定することで、結晶粒径が２００〜５００ｎｍ、平均３００ｎｍ程度の結晶質ケイ素膜が得られた。また、このときの結晶質ケイ素膜１０４ｂ表面の平均表面粗さＲａは４〜９ｎｍであることが望ましく、本実施形態では６ｎｍ程度であった。また、結晶質ケイ素膜の表面凹凸における凸部（リッジ）の傾斜角は、３０°以上７０°以下の範囲内であることが望ましく、本実施形態では４０〜５０°であった。
【００８９】
その後、結晶質ケイ素膜１０４ａの不要な部分を除去して素子間分離を行う。該工程により、図１（Ｃ）に示すように、後にＴＦＴの半導体層（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜１０６が形成される。
次に、上記の活性領域となる結晶質ケイ素膜１０６を覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜１０７として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。あるいはＴＥＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度を３５０〜６００℃、好ましくは４００〜５５０℃として形成してもよい。また、成膜後、ゲート絶縁膜自身のバルク特性および結晶質ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下で５００〜６００℃で１〜４時間のアニールを行ってもよい。
【００９０】
上記のように、ＴＥＯＳを原料としたプラズマＣＶＤにより、比較的低い成膜温度でゲート絶縁膜１０７を形成すると、ゲート絶縁膜１０７の上層となる絶縁膜１１６の段差被覆性を向上させることができる。そのため、ゲート絶縁膜１０７と絶縁膜１１６との間に側面の傾斜角が９０°に近いゲート電極を設けても、上方に形成される金属配線の段切れや段差部でのリークの発生を抑制できる。
【００９１】
代わりに、ゲート絶縁膜１０７としてＳｉＮ膜を形成し、上層の絶縁膜１１６として、スピンコートによりアクリル等の有機絶縁膜を形成してもよい。これにより、絶縁膜１１６は優れた段差被覆性を有するので、上記と同様の効果が得られる。なお、この場合には、有機絶縁膜の熱劣化を防止するために、３５０〜４５０℃のアニールによるチャネル部の水素化は、下層のゲート絶縁膜（ＳｉＮ膜）形成後で上層の有機絶縁膜形成前に行っておくことが好ましい。
【００９２】
引き続いて、スパッタリング法によって導電膜を堆積し、これをパターニング形成して、ゲート電極１０８を形成する。導電膜としては、各種メタル膜や高濃度にドナーやアクセプター元素がドーピングされた半導体膜等を用いることができる。本実施形態では、後のソース・ドレイン領域の活性化時に加熱処理を行うため、耐熱性の高い高融点メタル、例えばタンタル（Ｔａ）あるいはタングステン（Ｗ）、モリブデン（Ｍｏ）チタン（Ｔｉ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）等を用いた。アルミニウム（Ａｌ）等の低融点メタルも利用できるが、この場合は、レーザー照射による活性化等を組み合わせればよい。本実施形態では、タングステン（Ｗ）を用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍとした。このとき、低抵抗化を図るために含有する不純物濃度を低減させると良く、酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。そして、これをフォトリソ工程でパターニングし、エッチングすることで、ゲート電極１０８とする。このときのエッチング工程では、ＲＩＥ法を用い、ゲート電極１０８の側面の傾斜角が７５〜８５°となるように形成した。
【００９３】
次に、図１（Ｅ）に示すように、イオンドーピング法によって、ゲート電極１０８をマスクとして半導体層に低濃度の不純物（リン）１０９を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば８×１０12ｃｍ-2とする。この工程により島状のケイ素膜１０６において、ゲート電極１０８に覆われていない領域１１１には低濃度のリン１０９が注入され、ゲート電極１０８にマスクされリン１０９が注入されない領域は、後にＴＦＴのチャネル領域１１０となる。
【００９４】
続いて、図１（Ｆ）に示すように、ゲート電極１０８を一回り大きく覆うようにフォトレジストによるドーピングマスク１１２を設ける。その後、イオンドーピング法によって、レジストマスク１１２をマスクとして半導体層に不純物（リン）１１３を高濃度に注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０15〜８×１０15ｃｍ-2、例えば２×１０15ｃｍ-2とする。この工程により、高濃度に不純物（リン）１１３が注入された領域は、後にＴＦＴのソース／ドレイン領域１１５となる。そして、半導体層１０６において、レジストマスク１１２に覆われ、高濃度のリン１１３がドーピングされなかった領域は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１１４を形成する。このように、ＬＤＤ領域１１４を形成することで、チャネル領域とソース／ドレイン領域との接合部における電界集中を緩和でき、ＴＦＴオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えることができＴＦＴの信頼性を向上できる。
【００９５】
そして、ドーピングのためのマスクとして用いたフォトレジスト１１２を除去した後、イオン注入した不純物の活性化を行うと同時に、上記の不純物導入工程で結晶性が劣化した部分の結晶性を改善させるために、加熱処理を行う。このときの加熱処理は、一般的な抵抗加熱式の熱処理炉やランプ照射によるＲＴＡ装置、あるいは高温ガス吹き付け方式のＲＴＡ装置やレーザー照射による方法も使用することができる。本実施形態では、一般的な拡散炉（ファーネス炉）を用いて、５００〜６００℃、例えば５５０℃で１時間程度の加熱処理を行った。こうして形成されたＮ型不純物（リン）領域１１５のシート抵抗は、５００〜８００Ω／□であり、低濃度にリンが注入されたＬＤＤ領域１１４のシート抵抗は、３０〜５０ｋΩ／□であった。
【００９６】
続いて、図１（Ｇ）に示すように、厚さ４００〜１０００ｎｍ程度の酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜１１６として形成し、これにコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線１１７を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。本薄膜トランジスタ（ＴＦＴ）１１８を画素ＴＦＴとして用いる場合には、もう一方のドレイン電極には、ＩＴＯなど透明導電膜からなる画素電極を設ける。そして最後に、窒素雰囲気あるいは水素雰囲気等で３５０℃、１時間のアニールを行い、図１（Ｇ）に示す薄膜トランジスタ（ＴＦＴ）１１８を完成させる。さらに必要に応じて、薄膜トランジスタ（ＴＦＴ）１１８を保護する目的で、ＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【００９７】
以上の実施形態にしたがって作製したＴＦＴは、電界効果移動度が８０ｃｍ2／Ｖｓ程度、閾値電圧が２．５Ｖ程度であり、従来見られていたＴＦＴオフ動作時のコブ状のリーク電流異常は全く見られなかった。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、従来のものと比べて非常に信頼性が高かった。さらに、以上の実施形態にしたがって作製したＴＦＴをデュアルゲート構造として液晶表示用アクティブマトリクス基板の画素ＴＦＴに適用したところ、従来法により作成したものに比べて、特に低輝度の輝点発生率や、表示のザラツキが明らかに少なく、コントラスト比の高い高表示品位の液晶パネルが得られた。
【００９８】
また、本実施形態によって作製したＴＦＴのうち、前述のリーク電流異常を生ずるＴＦＴが発生する確率は０．０００数％（液晶表示装置の場合は３０万画素に一つ程度）まで低減することもわかった。
【００９９】
（第２実施形態）
本発明における半導体装置及びその製造方法の第２の実施の形態について説明する。本実施形態では、アクティブマトリクス型の液晶表示装置の周辺駆動回路や、一般の薄膜集積回路を形成するｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０１００】
図２および図３は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図２（Ａ）から（Ｆ）、図３（Ａ）から（Ｄ）の順にしたがって工程が順次進行する。
【０１０１】
まず、ガラス基板２０１のＴＦＴを形成する表面に、基板２０１からの不純物拡散を防ぐために、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの下地膜を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏから作製される酸化窒化シリコン膜（第１下地膜）２０２を１００ｎｍ、同様にＳｉＨ４、Ｎ２Ｏから作製される酸化窒化シリコン膜（第２下地膜）２０３を１００ｎｍの厚さに積層形成する。
【０１０２】
次に、２０〜１５０ｎｍ（好ましくは３０〜７０ｎｍ）の厚さで非晶質構造を有する半導体膜を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。本実施形態では、プラズマＣＶＤ法で非晶質シリコン（ａ−Ｓｉ）膜２０４を４０ｎｍの厚さに形成した。非晶質構造を有する半導体膜としては、非晶質半導体膜や微結晶半導体膜がある。また、下地膜２０１、２０２とａ−Ｓｉ膜２０３とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。この状態が図２（Ａ）に相当する。
【０１０３】
次に、第１実施形態と同様にａ−Ｓｉ膜２０４の脱水素処理を行い、図２（Ｂ）に示すようにレーザー光２０５を照射することで、瞬間的に溶融させ、結晶化する。これによりａ−Ｓｉ膜２０４は、結晶質ケイ素膜２０４ａとなる。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。この際、結晶化された結晶質ケイ素膜２０４ａの表面には、表面凹凸・リッジが形成される。このとき、レーザ発振器から放出されたレーザ光を光学系で線状に集光し、基板２０１表面で長尺形状となるように成型し、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、ａ−Ｓｉ膜２０４の任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。本実施形態では、レーザー光の照射エネルギー密度を３５０〜５００ｍＪ／ｃｍ2、例えば４２０ｍＪ／ｃｍ2とし、任意の一点における照射回数が１０〜４０ショット、例えば２０ショットとなるように設定することで、結晶粒径が２００〜５００ｎｍ、平均３００ｎｍ程度の結晶質ケイ素膜が得られた。また、このときの結晶質ケイ素膜１０４ｂ表面の平均表面粗さＲａは４〜９ｎｍであることが望ましく、本実施形態では６ｎｍ程度であった。また、結晶質ケイ素膜の表面凹凸における凸部（リッジ）の傾斜角は、３０°以上７０°以下の範囲内であることが望ましく、本実施形態では４０〜５０°であった。この時使用するレーザーとしては、前記エキシマレーザー以外にＹＡＧレーザーやＹＶＯ４レーザー等も用いることができる。また、結晶化の条件は、本実施形態の条件に拘らず、実施者が適宜選択すればよい。
【０１０４】
そして、図２（Ｃ）に示すように、結晶質ケイ素膜２０４ａを所定の形状に分割して、島状半導体層２０６ｎ、２０６ｐを形成する。
【０１０５】
ここで、ＴＦＴを形成する島状半導体層２０６ｎ、２０６ｐの全面にしきい値電圧を制御する目的で１×１０16〜５×１０１７／ｃｍ３程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロンの添加はイオンドープ法で実施しても良いし、非晶質ケイ素膜を成膜するときに同時に添加しておくこともできる。また、ｎチャネル型ＴＦＴのみのしきい値をコントロールする目的で、ｐチャネル型ＴＦＴの半導体層２０６ｐ上をフォトレジストで覆い、ｎチャネル型ＴＦＴの半導体層２０６ｎのみにボロンを低濃度で添加してもよい。ここでのボロン添加は必ずしも必要でないが、ボロンを添加した半導体層は、ｎチャネル型ＴＦＴのしきい値電圧を所定の範囲内に収めるために形成することが好ましかった。
【０１０６】
次いで、ゲート絶縁膜２０７をプラズマＣＶＤ法またはスパッタ法を用いて１０〜１５０ｎｍの厚さでシリコンを含む絶縁膜で形成する。例えば、１００ｎｍの厚さで酸化ケイ素膜を形成する。ゲート絶縁膜２０７には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１０７】
次に、ゲート電極を形成するために導電膜（Ａ）２０８および導電膜（Ｂ）２０９を成膜する。本実施形態では、導電性の窒化物金属膜から成る導電層（Ａ）２０８と金属膜から成る導電層（Ｂ）２０９とを積層させた。導電層（Ｂ）２０９はタンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または前記元素を主成分とする合金か、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）で形成すれば良く、導電層（Ａ）２０８は窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）膜、窒化モリブデン（ＭｏＮ）で形成する。また、導電層（Ａ）２０８は代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。導電層（Ｂ）は低抵抗化を図るために含有する不純物濃度を低減させると良く、特に酸素濃度に関しては３０ｐｐｍ以下とすると良かった。例えば、タングステン（Ｗ）は酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。
【０１０８】
導電層（Ａ）２０８は１０〜５０ｎｍ（好ましくは２０〜３０ｎｍ）とし、導電層（Ｂ）２０９は２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）とすれば良い。本実施形態では、導電層（Ａ）２０８に３０ｎｍの厚さの窒化タンタル（ＴａＮ）膜を、導電層（Ｂ）２０９には３５０ｎｍのタングステン（Ｗ）膜を用い、いずれもスパッタ法で形成した。このスパッタ法による成膜では、スパッタ用のガスのＡｒに適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。この状態が図２（Ｄ）に相当する。
【０１０９】
次いで、図２（Ｅ）に示すように、レジストからなるマスク２１０ｎ、２１０ｐを形成し、それぞれのＴＦＴのゲート電極およびを形成するための第１のエッチング処理を行う。本実施形態では第１のエッチング条件として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして導電層（Ｂ）の端部をテーパー状とする。これにより、導電膜（Ｂ）は、２１２ｎ、２１２ｐのようにパターニング形成される。
【０１１０】
この後、マスク２１０ｎ、２１０ｐを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。このようにして、ＣＦ４とＣｌ２とを混合した第２のエッチング条件で導電膜（Ａ）ＴａＮ膜２０８がエッチングされる。該エッチング工程において、導電膜（Ａ）の端部は８０〜９０°の側面の傾斜角を有する状態となり、２１１ｎ、２１１ｐのようにパターニング形成される。この状態が図２（Ｆ）の状態に相当する。
【０１１１】
そして、図３（Ａ）に示すように、マスク２１０ｎ、２１０ｐを除去せずに、ｎ型不純物元素２１３を添加する処理を行い、ｎ型不純物領域２１４、２１５を形成する。ｎ型不純物元素としては、リン（Ｐ）や砒素（Ａｓ）を用いれば良く、ここではリン（Ｐ）を添加すべく、フォスフィン（ＰＨ３）を用いたイオンドープ法を適用した。このとき、加速電圧を５０〜８０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０15〜８×１０15ｃｍ-2、例えば２×１０15ｃｍ-2とする。この工程により、島状半導体層２０６ｎ、２０６ｐにおいて、前記ＴａＮ膜２１１ｎ、２１１ｐおよびＷ膜２１２ｎ、２１２ｐに覆われている下の領域には、これらの導電膜がドーピングマスクとして作用し、高濃度のリン２１３はドーピングされない。
【０１１２】
さらに、マスク２１０ｎ、２１０ｐを除去せずに第３のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。第３のエッチング条件によると、Ｗ膜２１２ｎ、２１２ｐが異方性をもって選択的にエッチングされる。このとき、ＴａＮ膜２１１ｎ、２１１ｐはエッチングされず、Ｗ膜のみが横方向にエッチングが進行する。その結果、エッチング後のＷ膜２１６ｎ、２１６ｐの端部の側面の傾斜角は８０〜９０°となる。そして、図３（Ｂ）に示すように、Ｗ膜／ＴａＮ膜の積層構造で階段状となるゲート電極２１６ｎ／２１１ｎ、２１６ｐ／２１１ｐが完成する。
【０１１３】
次いで、半導体層に低濃度のｎ型不純物元素２１７を添加する処理を行う。前記複数回のエッチング処理により形成されたゲート電極の上層導電膜（Ｗ膜）２１６ｎ、２１６ｐをマスクとして用い、下層導電膜（ＴａＮ膜）２１１ｎ、２１１ｐが露呈している領域では、下方の半導体層にもｎ型不純物元素が添加されるようにドーピングして、低濃度のｎ型不純物領域２１８、２１９が形成される。本実施形態では、ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を８０〜１００ｋＶ、例えば９０ｋＶ、ドーズ量を５×１０12〜５×１０14ｃｍ-2、例えば１×１０14ｃｍ-2とする。この工程により、後のｎチャネル型ＴＦＴの島状半導体層２０６ｎにおいて、ゲート電極の上層導電膜（Ｗ膜）２１６ｎに覆われ、リンが注入されない領域は、後にｎチャネル型ＴＦＴのチャネル形成領域２２０ｎとなる。また、ゲート電極の下層導電膜（ＴａＮ膜）２１１ｎのみが存在する領域下部は、ＬＤＤ領域２１８となり、下層導電膜２１１ｎから露呈している領域はソース・ドレイン領域２１４となる。このとき形成されるソース・ドレイン領域２１４の不純物（リン（Ｐ））濃度は、１×１０20〜１×１０21／ｃｍ3となるようにすればよい。また、ＬＤＤ領域２１８の不純物濃度は、５×１０17〜５×１０19／ｃｍ3となるようにすればよい。
【０１１４】
次いで、図３（Ｃ）に示すように、レジストからなるマスク２１０ｎ、２１０ｐを除去した後、新たにｎチャネル型ＴＦＴの半導体層を部分的に覆うレジストからなるマスク２２１を形成して、ｐチャネル型ＴＦＴの半導体層２０６ｐにｐ型不純物元素（本実施形態ではホウ素（Ｂ））２２２を添加して、元々添加されているｎ型不純物のリンを打ち消し、極性を反転させること（所謂カウンタードーピング）によりｐ型不純物領域２２３、２２４を形成する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば８０ｋＶとし、ドーズ量は５×１０15〜２×１０16ｃｍ-2、例えば１×１０16ｃｍ-2とする。この工程により、後のｐチャネル型ＴＦＴの島状半導体層２０６ｐにおいて、ゲート電極の下層導電膜（ＴａＮ膜）２１１ｐより露呈している領域には、高濃度にホウ素２２２が注入され、後にｐチャネル型ＴＦＴのソース・ドレイン領域２２３となる。また、ゲート電極の下層導電膜（ＴａＮ膜）２１１ｐのみが存在する領域の下部では、ＴａＮ膜の膜厚分だけドーピングのイオン飛程が延び、実際にドープされるホウ素の量は、ソース・ドレイン領域２２３よりも低濃度となり、ｐチャネル型ＴＦＴのＬＤＤ領域２２４となる。また、ゲート電極の上層導電膜（Ｗ膜）２１６ｐに覆われ、ボロンが注入されない領域は、後にｐチャネル型ＴＦＴのチャネル形成領域２２０ｐとなる。このとき形成されるソース・ドレイン領域２２３の不純物（ホウ素）濃度は、１×１０20〜１×１０21／ｃｍ3となるようにすればよい。また、ドーピングに際しては、ソース・ドレイン領域とＬＤＤ領域とでそれぞれ加速電圧を変え、２回に分けて行ってもよい。該工程において、ｎチャネル型ＴＦＴの半導体層は、マスク２２１で覆われているため、ホウ素２２２は全くドーピングされず、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを作り分けることができる。
【０１１５】
次いで、半導体層に添加された不純物元素を活性化する工程を行う。この活性化工程は、ファーネスアニール炉を用いて行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは、０．１ｐｐｍ以下の窒素雰囲気下で４００〜７００℃、代表的には５００〜５５０℃で行えばよく、本実施形態では、５５０℃、４時間の熱処理で活性化処理を行った。なお、熱アニール法の他にも、レーザアニール法、またはラピッドサーマルアニール（ＲＴＡ）法を適用することができる。
【０１１６】
次いで、マスク２２１を除去して、層間絶縁膜を形成する。窒化シリコン膜、酸化シリコン膜、または窒化酸化シリコン膜を３００〜１０００ｎｍの厚さで形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜２２５と膜厚７００ｎｍの酸化ケイ素膜２２６とを積層形成し、２層構造とした。このときの成膜方法としては、プラズマＣＶＤ法を用い、窒化ケイ素膜はＳｉＨ4とＮＨ3を原料ガスとして、酸化ケイ素膜はＴＥＯＳとＯ2を原料として、連続形成した。もちろん、層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
【０１１７】
さらに、３００〜５００℃で１〜数時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。本実施形態では、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行った。前記層間絶縁膜（特に窒化ケイ素膜２２５）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【０１１８】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線２２７を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図３（Ｄ）に示すｎチャネル型薄膜トランジスタ（ＴＦＴ）２２８とｐチャネル型薄膜トランジスタ（ＴＦＴ）２２９とを完成させる。さらに必要に応じて、ゲート電極２１６ｎおよび２１６ｐの上にもコンタクトホールを設けて、配線２２７により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１１９】
以上の実施形態にしたがって作製したＴＦＴでは、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が無く、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られなかった。また、本実施形態で作製したｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に構成したＣＭＯＳ構造回路で、インバーターチェーンやリングオシレーター等の回路を形成した場合、従来のものと比べて信頼性が高く、安定した回路特性を示した。
【０１２０】
また、本実施形態によって作製したＴＦＴのうち、前述のリーク電流異常を生ずるＴＦＴが発生する確率は０．０００数％まで低減することもわかった。
【０１２１】
（第３実施形態）
本発明による半導体装置及び半導体装置の製造方法の第３の実施の形態について説明する。本実施形態でも、アクティブマトリクス型の液晶表示装置の周辺駆動回路や、一般の薄膜集積回路を形成するｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０１２２】
図４および図５は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図４（Ａ）から（Ｆ）、図５（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
【０１２３】
図４（Ａ）において、基板３０１には低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。この基板３０１のＴＦＴを形成する表面には、基板３０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、例えば、プラズマＣＶＤ法でＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜３０２として成膜し、その上に同様にプラズマＣＶＤ法によりＳｉＨ４、Ｎ２Ｏを材料ガスとして第２の下地膜３０３を積層形成した。このときの第１下地膜３０２の酸化窒化ケイ素膜の膜厚は、２５〜２００ｎｍ、例えば５０ｎｍとし、第２下地膜３０３の酸化窒化ケイ素膜の膜厚としては、２５〜３００ｎｍ、例えば１００ｎｍとした。本実施形態では、２層の下地膜を使用したが、例えば酸化ケイ素膜の単層でも問題ない。続けて、プラズマＣＶＤ法など公知の方法で、２０〜１５０ｎｍ（好ましくは３０〜８０ｎｍ）の厚さで非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）３０４を形成する。本実施形態では、非晶質ケイ素膜を５０ｎｍの厚さに形成した。また、下地膜３０２、３０３と非晶質ケイ素膜３０４とは両者を連続形成しても良い。この場合、下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１２４】
そして、ａ−Ｓｉ膜３０４表面上に触媒元素（本実施形態ではニッケル）３０６の微量添加を行う。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、鉄（Ｆｅ）、銅（Ｃｕ）、から選ばれた一種または複数種の元素が好適である。それ以外にも、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等が利用できる。このニッケル３０６の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ３０４上に保持し、スピナーにより溶液を基板３０１上に均一に延ばし乾燥させることにより行った。本実施形態では、溶質としては酢酸ニッケルを用い、溶媒としては水を用い、溶液中のニッケル濃度は８ｐｐｍとなるようにした。この状態が図４（Ａ）の状態に相当する。尚、本工程に先立って、スピン塗布時のａ−Ｓｉ膜３０４表面の濡れ性向上のため、オゾン水等でａ−Ｓｉ３０４表面をわずかに酸化させてもよい。このようにして添加された図４（Ａ）の状態におけるａ−Ｓｉ３０４表面上のニッケル濃度を全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により測定すると、４×１０12ａｔｏｍｓ／ｃｍ2程度であった。触媒元素をアモルファスシリコン膜に添加する方法としては、触媒元素を含有する溶液を塗布する方法以外に、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法なども利用することができる。溶液を用いる方法は、触媒元素の添加量の制御が容易であり、ごく微量な添加を行うのも容易である。
【０１２５】
そして、これを不活性雰囲気下、例えば窒素雰囲気にて第１の加熱処理を行う。このときの加熱処理としては５２０〜６００℃で１〜８時間のアニール処理を行う。本実施形態では、一例として５８０℃にて１時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル３０６がａ−Ｓｉ膜３０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜３０４の結晶化が進行する。その結果、図４（Ｂ）に示すように、ａ−Ｓｉ膜３０４は結晶化され、結晶質ケイ素膜３０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜３０４ａの結晶面配向は、主に〈１１１〉晶帯面で構成され、その中でも特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、その結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、２〜１０μｍとなっている。
【０１２６】
次に、図４（Ｃ）に示すように、レーザー光３０６を照射することで、この結晶質ケイ素膜３０４ａをさらに再結晶化し、その結晶性を向上させる。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の照射条件は、エネルギー密度３５０〜５００ｍＪ／ｃｍ2、例えば４３０ｍＪ／ｃｍ2で照射した。ビーム形状は、基板３０１表面で１５０ｍｍ×１ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜３０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このようにして、固相結晶化により得られた結晶質ケイ素膜３０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜３０４ｂとなる。このようにして得られた結晶質ケイ素膜３０４ｂの結晶面配向は、レーザー照射前の結晶質ケイ素膜３０４ａの状態を維持しているが、その表面にはレーザー照射による溶融固化過程で生じたリッジが存在し、その平均表面粗さＲａは４〜９ｎｍとなっている。また、結晶質ケイ素膜３０４ｂの表面凹凸における凸部（リッジ）の傾斜角は、３０°以上７０°以下であることが望ましく、本実施形態では４５°程度であった。
【０１２７】
その後、結晶質ケイ素膜３０４ｂの不要な部分を除去して素子間分離を行う。該工程により、図４（Ｄ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜３０７ｎと３０７ｐとが形成される。
【０１２８】
ここで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの活性領域の全面に、しきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。
【０１２９】
次に、上記の活性領域となる結晶質ケイ素膜３０７ｎ、３０７ｐを覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜３０８として成膜する。酸化ケイ素膜の形成には、ここではＴＥＯＳを原料とし、酸素とともに基板温度３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積した。ゲート絶縁膜３０８には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１３０】
引き続いて、ゲート電極を形成するために導電膜（Ａ）３０９および導電膜（Ｂ）３１０を成膜する。導電層（Ａ）３０９は１０〜５０ｎｍ（好ましくは２０〜４０ｎｍ）とし、導電層（Ｂ）３１０は２００〜５００ｎｍ（好ましくは２５０〜４５０ｎｍ）とすれば良い。本実施形態では、導電層（Ａ）３０９に３０ｎｍの厚さの窒化タンタル（ＴａＮ）膜を、導電層（Ｂ）３１０には４００ｎｍのタングステン（Ｗ）膜を用い、いずれもスパッタ法で形成した。そして、ゲート電極をパターニング形成するためのレジストからなるマスク３１１ｎ、３１１ｐを形成した状態が図４（Ｅ）である。
【０１３１】
次に、それぞれのＴＦＴのゲート電極およびを形成するためのエッチング処理を行う。本実施形態では第１のエッチング条件として、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行った。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして導電層（Ｂ）３１３ｎ、３１３ｐの端部を緩やかなテーパー状とする。
【０１３２】
この後、マスク３１１ｎ、３１１ｐを除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。このようにして、ＣＦ４とＣｌ２とを混合した第２のエッチング条件で導電膜（Ａ）ＴａＮ膜３０９がエッチングされる。該エッチング工程において、ＴａＮ膜３１２ｎ、３１２ｐの端部は８０〜９０°の側面の傾斜角を有する状態となる。この状態が図４（Ｆ）の状態に相当する。
【０１３３】
さらに続けて、第３のエッチング処理を行う。ここでは、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２０／２０／２０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。第３のエッチング条件によると、Ｗ膜３１３ｎ、３１３ｐが異方性をもって選択的にエッチングされる。このとき、ＴａＮ膜３１２ｎ、３１２ｐはエッチングされず、Ｗ膜のみが横方向にエッチングが進行する。その結果、エッチング後のＷ膜３１４ｎ、３１４ｐの端部の側面の傾斜角は８０〜９０°となる。そして、図５（Ａ）に示すように、Ｗ膜／ＴａＮ膜の積層構造で階段状となるゲート電極３１４ｎ／３１２ｎ、３１４ｐ／３１２ｐが完成する。これら３つのエッチング処理は、エッチング装置内で連続して行ってもよい。本実施形態でも、ＩＣＰエッチングチャンバー内において３段階にエッチング条件を変えることにより、以上の３段階のエッチング処理を連続して行った。
【０１３４】
続けて、レジスト３１１ｎ、３１１ｐを除去した後、図５（Ｂ）に示すように、イオンドーピング法によって、二層構造で階段状となるゲート電極３１４ｎ／３１２ｎと３１４ｐ／３１２ｐをマスクとして半導体層３０７ｎ、３０７ｐにＮ型不純物（リン）３１５を注入する。本実施形態では、このリン３１５のドーピングは加速電圧とドーズ量を変え、２回に分けて行った。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、１回目のドーピングでは、加速電圧を４０〜８０ｋＶ、例えば６０ｋＶ、ドーズ量を１×１０15〜２×１０16ｃｍ-2、例えば６×１０15ｃｍ-2とする。２回目のドーピングでは、加速電圧を８０〜１００ｋＶ、例えば９０ｋＶ、ドーズ量を５×１０12〜５×１０14ｃｍ-2、例えば１×１０14ｃｍ-2とした。これらの２回のドーピング工程は、同一のドーピングチャンバー内で連続して行ってもよい。
【０１３５】
１回目のドーピング工程により、半導体層３０７ｎ、３０７ｐにおいて、ゲート電極３１４ｎ／３１２ｎおよび３１４ｐ／３１２ｐから露呈している領域に高濃度のリンが注入され、高濃度ｎ型不純物領域３１６、３１９が形成される。また、２回目のドーピング工程により、半導体層３０７ｎ、３０７ｐにおいて、ゲート電極の上層導電膜３１４ｎ、３１４ｐがない領域で、その下層導電膜３１２ｎ、３１２ｐ越しにリンが注入され、低濃度のリンが注入され、低濃度ｎ型不純物領域３１７、３２０が形成される。この２回目のドーピング工程の際、ゲート電極の上層導電膜３１４ｎ、３１４ｐが存在する下部の領域の半導体層には、上層導電膜３１４ｎ、３１４ｐがマスクとなり、リンは届かず、ドーピングされない。その結果、ｎチャネル型ＴＦＴの半導体層３０７ｎにおいて、高濃度にリンが注入された領域は後のソース・ドレイン領域３１６となり、低濃度にリンが注入された領域はＬＤＤ領域３１７となる。また、ゲート電極の上層導電膜３１４ｎにマスクされ、リンが注入されなかった領域は、後のチャネル形成領域３１８ｎとなる。ｐチャネル型ＴＦＴの半導体層３０７ｐとにおいても、この段階では、同様にリンがドーピングされた状態となっている。本実施形態では、ＬＤＤ領域３１７は、ゲート電極の下部にオーバーラップするように形成される。このようにすることで、ホットキャリア耐性を飛躍的に高めることができ、ＴＦＴの信頼性を大きく向上できる。また、本実施形態では、高濃度領域を形成するための低加速電圧・高ドーズ量のドーピング工程を先に行ったが、低濃度領域を形成するためのドーピング工程から行ってもよい。また、本実施形態では、このように、ドーピング工程を２回に分けて行ったが、加速電圧とドーズ量を調整し、ゲート電極の下層導電膜の膜厚分のイオンの飛程差を利用して、１回のドーピング工程で高濃度領域と低濃度領域とを作り分けることも可能である。
【０１３６】
次に、図５（Ｃ）に示すように、ｎチャネル型ＴＦＴの半導体層３０７ｎ全体を覆うようにフォトレジストによるドーピングマスク３２１を設ける。この状態で、イオンドーピング法によって、レジストマスク３２１とｐチャネル型ＴＦＴのゲート電極３１４ｐ／３１２ｐをマスクとして、ｐチャネル型ＴＦＴの半導体層３０７ｐにｐ型を付与する不純物（ホウ素）３２２を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を６０ｋＶ〜９０ｋＶ、例えば７５ｋＶとし、ドーズ量は５×１０15〜２×１０16ｃｍ-2、例えば１×１０16ｃｍ-2とする。この工程により、後のｐチャネル型ＴＦＴの島状半導体層３０７ｐにおいて、ゲート電極の下層導電膜ＴａＮ３１２ｐより露呈している領域には、高濃度にホウ素３２２が注入され、元々添加されているｎ型不純物のリンを打ち消し、極性を反転させること（所謂カウンタードーピング）によりｐ型不純物領域となり、後にｐチャネル型ＴＦＴのソース・ドレイン領域３２３となる。また、ゲート電極の下層導電膜（ＴａＮ膜）２１１ｐのみが存在する領域の下部では、ＴａＮ膜の膜厚分だけドーピングのイオン飛程が延び、実際にドープされるホウ素の量は、ソース・ドレイン領域３２３よりも低濃度となり、ｐチャネル型ＴＦＴのＬＤＤ領域３２４となる。また、ゲート電極の上層導電膜Ｗ３１４ｐに覆われ、ボロンが注入されない領域は、後にｐチャネル型ＴＦＴのチャネル形成領域３１８ｐとなる。また、ドーピングに際しては、ソース・ドレイン領域とＬＤＤ領域とでそれぞれ加速電圧を変え、２回に分けて行ってもよい。該工程において、後のｎチャネル型ＴＦＴの半導体層３０７ｎは、マスク３２１で全面覆われているため、ホウ素３２２は全くドーピングされず、後のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを作り分けることができる。
【０１３７】
ｎ型不純物とｐ型不純物のドーピングに際しては、このようにドーピングが不要な領域をフォトレジストで覆うことによって、それぞれの元素を選択的にドーピングを行い、ｎ型不純物領域とｐ型不純物領域とが形成される。なお、本実施形態において、半導体層にｎ型不純物元素から添加したが、工程順は本実施形態に限定されることはなく、実施者が適宜決定すればよい。
【０１３８】
次いで、前記レジストマスク３２１を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて第２の熱処理を行う。本実施形態では、５２０〜６００℃の範囲で３０分から８時間程度の加熱処理を行なった。この熱処理工程で、図５（Ｄ）に示すように、後のｎチャネル型ＴＦＴの半導体層３０７ｎ及びｐチャネル型ＴＦＴの半導体層３０７ｐにおいて、ソース・ドレイン領域にドーピングされているリンが、その領域でのニッケルに対する固溶度を高め、チャネル領域に存在しているニッケルを、チャネル領域３１８ｎ、３１８ｐからＬＤＤ領域３１７、３２４、そしてソース・ドレイン領域３１６、３２３へと、矢印３２５で示される方向に移動させることで、ゲッタリング工程が行なわれる。
【０１３９】
このゲッタリング工程では、まず、チャネル領域３１８ｎ、３１８ｐ、ＬＤＤ領域３１７、３２４中に固溶しているニッケルがソース・ドレイン領域３１６、３２３に移動することで、チャネル領域中のニッケル濃度が下がり、そこに析出しているＮｉシリサイドが、チャネル領域中に固溶することで行われる。そして、これらも固溶状態でソース・ドレイン領域３１６、３２３に移動していき、最終的に、チャネル領域中のＮｉシリサイドは消失し、固溶状態のニッケルの濃度も低減される。その結果、ソース・ドレイン領域にはニッケルが移動してくるため、ソース・ドレイン領域３１６、３２３におけるニッケル濃度は、１×１０19／ｃｍ3以上となっている。
【０１４０】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域３１６、ＬＤＤ領域３１７にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域３２３、ＬＤＤ領域３２４にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域３１６のシート抵抗値は、５００〜８００Ω／□程度となり、ｐチャネル型ＴＦＴのソース・ドレイン領域３２３のシート抵抗値は、１〜１．５ｋΩ／□程度であった。また、ｎチャネル型ＴＦＴのＬＤＤ領域３１７のシート抵抗値は、３０〜５０ｋΩ／□程度であり、ｐチャネル型ＴＦＴのＬＤＤ領域３２４のシート抵抗値は、１０〜２０ｋΩ／□程度であった。
【０１４１】
次いで、図５（Ｅ）に示すように、層間絶縁膜を形成する。窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜を４００〜１５００ｎｍ（代表的には６００〜１０００ｎｍ）の厚さで形成する。本実施形態では、膜厚２００ｎｍの窒化ケイ素膜３２６と膜厚７００ｎｍの酸化ケイ素膜３２７とを積層形成し、２層構造とした。このときの成膜方法としては、プラズマＣＶＤ法を用い、窒化ケイ素膜はＳｉＨ4とＮＨ3を原料ガスとして、酸化ケイ素膜はＴＥＯＳとＯ2を原料として、連続形成した。もちろん、無機層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
【０１４２】
さらに、３００〜５００℃で１〜数時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。本実施形態では、水素を約３％含む窒素雰囲気下で４１０℃、１時間の熱処理を行った。前記層間絶縁膜（特に窒化ケイ素膜３２６）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【０１４３】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線３２８を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図５（Ｋ）に示すｎチャネル型薄膜トランジスタ（ＴＦＴ）３２９とｐチャネル型薄膜トランジスタ（ＴＦＴ）３３０を完成させる。さらに必要に応じて、ゲート電極３１４ｎおよび３１４ｐの上にもコンタクトホールを設けて、配線３２８により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１４４】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度はｎチャネル型ＴＦＴで２５０〜３００ｃｍ2／Ｖｓ、ｐチャネル型ＴＦＴで１２０〜１５０ｃｍ2／Ｖｓと高く、閾値電圧はＮ型ＴＦＴで１Ｖ程度、Ｐ型ＴＦＴで−１．５Ｖ程度と非常に良好な特性を示す。しかも、従来例で頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られなかった。また、本実施形態で作製したｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に構成したＣＭＯＳ構造回路で、インバーターチェーンやリングオシレーター等の回路を形成した場合、従来のものと比べて非常に信頼性が高く、安定した回路特性を示した。
【０１４５】
また、本実施形態によって作製したＴＦＴのうち、前述のリーク電流異常を生ずるＴＦＴが発生する確率は０．０００数％まで低減することもわかった。
【０１４６】
（第４実施形態）
本発明による半導体装置及び半導体装置の製造方法の第４の実施の形態について説明する。本実施形態でも、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路をガラス基板上に作製する工程について、説明を行う。
【０１４７】
図６および図７は、本実施形態で説明するＴＦＴの作製工程を示す断面図であり、図６（Ａ）から（Ｇ）、図７（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。
【０１４８】
図６（Ａ）において、低アルカリガラス基板４０１のＴＦＴを形成する表面に、基板４０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、窒化ケイ素膜を下層の第１下地膜４０２として成膜し、その上に酸化ケイ素膜を第２の下地膜４０３を積層形成した。第１下地膜４０２の酸化窒化ケイ素膜の膜厚は、例えば１００ｎｍとし、第２下地膜４０３の酸化窒化ケイ素膜の膜厚としては、例えば１００ｎｍとして、共にプラズマＣＶＤ法で連続形成した。続けて、２０〜１００ｎｍ、例えば５０ｎｍの厚さの非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）４０４を形成する。下地膜４０２、４０３とａ−Ｓｉ膜４０４とは両者を連続形成しても良い。
【０１４９】
引き続いて、ａ−Ｓｉ膜４０４表面上に触媒元素（本実施形態ではニッケル）４０６の微量添加を行う。このニッケル４０６の微量添加は、ニッケルを溶かせた溶液をａ−Ｓｉ４０４上に保持し、スピナーにより溶液を基板４０１上に均一に延ばし乾燥させることにより行った。本実施形態では、溶質としては酢酸ニッケルを用い、溶媒としては水を用い、溶液中のニッケル濃度は８ｐｐｍとなるようにした。この状態が図６（Ａ）の状態に相当する。このようにして添加された図６（Ａ）の状態におけるａ−Ｓｉ４０４表面上のニッケル濃度を全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により測定すると、４×１０12ａｔｏｍｓ／ｃｍ2程度であった。
【０１５０】
そして、これを不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行う。このときの加熱処理としては５２０〜６００℃で１〜８時間のアニール処理を行う。本実施形態では、一例として５５０℃にて４時間の加熱処理を行った。この加熱処理において、ａ−Ｓｉ膜表面に添加されたニッケル４０６がａ−Ｓｉ膜４０４中に拡散すると共に、シリサイド化が起こり、それを核としてａ−Ｓｉ膜４０４の結晶化が進行する。その結果、図６（Ｂ）に示すように、ａ−Ｓｉ膜４０４は結晶化され、結晶質ケイ素膜４０４ａとなる。このようにして得られた結晶質ケイ素膜４０４ａの結晶面配向は、主に〈１１１〉晶帯面で構成され、その中でも特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、その結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、２〜１０μｍとなっている。
【０１５１】
次に、図６（Ｃ）に示すように、レーザー光４０７を照射することで、この結晶質ケイ素膜４０４ａをさらに再結晶化し、その結晶性を向上させる。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いた。レーザー光の照射条件は、エネルギー密度を例えば４００ｍＪ／ｃｍ2とし、１５０ｍｍ×１ｍｍの長尺形状となるように成型されたビームにて、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜４０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このようにして、固相結晶化により得られた結晶質ケイ素膜４０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶質ケイ素膜４０４ｂとなる。このようにして得られた結晶質ケイ素膜４０４ｂの結晶面配向は、レーザー照射前の結晶質ケイ素膜４０４ａの状態を維持しているが、その表面にはレーザー照射による溶融固化過程で生じたリッジが存在し、その平均表面粗さＲａは４〜９ｎｍとなっている。また、結晶質ケイ素膜４０４ｂの表面凹凸における凸部（リッジ）の傾斜角は、３０°以上７０°以下であることが望ましく、本実施形態では４５°程度であった。
【０１５２】
その後、結晶質ケイ素膜４０４ｂの不要な部分を除去して素子間分離を行う。該工程により、図６（Ｄ）に示すように、後にｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層（ソース／ドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜４０７ｎと４０７ｐとが形成される。
【０１５３】
ここで、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴの半導体層の全面に、しきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）を添加してもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。
【０１５４】
次に、上記半導体層４０７ｎ、４０７ｐを覆うように厚さ２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜４０８として成膜する。引き続いて、ゲート電極を形成するために導電膜（Ａ）４０９および導電膜（Ｂ）４１０を成膜する。本実施形態では、導電層（Ａ）４０９に３０ｎｍの厚さの窒化タンタル（ＴａＮ）膜を、導電層（Ｂ）４１０には４００ｎｍのタングステン（Ｗ）膜を用い、いずれもスパッタ法で形成した。そして、ゲート電極をパターニング形成するためのレジストからなるマスク４１１ｎ、４１１ｐを形成した状態が図６（Ｅ）である。
【０１５５】
次に、それぞれのＴＦＴのゲート電極およびを形成するためのエッチング処理を行う。本実施形態でも、前述の第３実施形態と同様の方法で、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、３段階のエッチングを行った。まず、図６（Ｆ）に示すように、第１のエッチングによりＷ膜をエッチングして導電層（Ｂ）４１３ｎ、４１３ｐの端部を緩やかなテーパー状とし、さらに第２のエッチングで導電膜（Ａ）ＴａＮ膜をエッチングして、ＴａＮ膜４１２ｎ、４１２ｐの端部は８０〜９０°の側面の傾斜角を有する状態とする。
【０１５６】
さらに続けて、第３のエッチング処理を行い、Ｗ膜４１３ｎ、４１３ｐを異方性をもって選択的にエッチングする。このとき、ＴａＮ膜３１２ｎ、３１２ｐはエッチングされず、Ｗ膜のみが横方向にエッチングが進行し、エッチング後のＷ膜４１４ｎ、４１４ｐの端部の側面の傾斜角は８０〜９０°となる。そして、図６（Ｇ）に示すように、Ｗ膜／ＴａＮ膜の積層構造で階段状となるゲート電極４１４ｎ／４１２ｎ、４１４ｐ／４１２ｐを完成させる。
【０１５７】
続けて、レジスト４１１ｎ、４１１ｐを除去した後、図７（Ａ）に示すように、後のｐチャネル型ＴＦＴにおいては、ゲート電極４１４ｐ／４１２ｐをさらに一回り大きく覆い、半導体層３０７ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク４１５を設ける。そして、イオンドーピング法によって、二層構造で階段状となるゲート電極４１４ｎ／４１２ｎとレジスト４１５をマスクとして半導体層４０７ｎ、４０７ｐにＮ型不純物（リン）４１６を注入する。本実施形態でも、このリン４１６のドーピングは加速電圧とドーズ量を変え、２回に分けて行った。ドーピングは第３実施形態と同様の条件で行い、１回目のドーピング工程により、ｎチャネル型ＴＦＴの半導体層４０７ｎにおいて、ゲート電極４１４ｎ／４１２ｎから露呈している領域に高濃度のリンが注入され、高濃度ｎ型不純物領域４１７が形成される。また、２回目のドーピング工程により、ゲート電極の上層導電膜４１４ｎがない領域で、その下層導電膜４１２ｎ越しにリンが注入され、低濃度ｎ型不純物領域４１８が形成される。この２回目のドーピング工程の際、ゲート電極の上層導電膜４１４ｎが存在する下部の領域の半導体層には、上層導電膜４１４ｎがマスクとなり、リンは届かず、ドーピングされない。その結果、ｎチャネル型ＴＦＴの半導体層４０７ｎにおいて、高濃度にリンが注入された領域４１７の一部は後のソース・ドレイン領域となり、低濃度にリンが注入された領域はＬＤＤ領域４１８となる。また、ゲート電極の上層導電膜４１４ｎにマスクされ、リンが注入されなかった領域は、後のチャネル形成領域４１９ｎとなる。これに対して、ｐチャネル型ＴＦＴの半導体層４０７ｐでは、レジストマスク４１５に覆われている領域にはリンは注入されず、レジストマスクより露呈している領域４２０にのみ、リンが注入される。この工程により、ｐチャネル型ＴＦＴの半導体層において、高濃度にリン注入された領域４２０は、後にｐチャネル型ＴＦＴのゲッタリング領域を形成することになる。このときの領域４１７、４２０におけるｎ型不純物元素（リン）の膜中濃度は１×１０19〜１×１０21／ｃｍ3となっている。また、ｎチャネル型ＴＦＴのＬＤＤ領域４１８におけるｎ型不純物元素（リン）の膜中濃度は、１×１０17〜１×１０20／ｃｍ3となっており、このような範囲であるときにＬＤＤ領域として機能する。
【０１５８】
次に、フォトレジストによるマスク４１５を除去した後、ゲート電極の上層導電膜（Ｗ膜）４１４ｎ、４１４ｐをマスクとして、下層導電膜（ＴａＮ膜）４１２ｎ、４１２ｐを除去する。ＩＣＰエッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行った。基板側にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入して、実質的に負の自己バイアス電圧を印加する。このようにして、Ｗ膜４１４ｎ、４１４ｐより露呈している領域のＴａＮ膜４１２ｎ、４１２ｐのみが選択的にエッチングされる。該エッチング工程において、ＴａＮ膜４２１ｎ、４２１ｐの端部は８０〜９０°の側面の傾斜角を有する状態となる。この状態が図７（Ｂ）の状態に相当する。すなわち、ｎチャネル型ＴＦＴの半導体層４０７ｎにおいて、前工程で形成されたＬＤＤ領域４１８は、ゲート電極の外側に存在するような構成となる。このような構成とすることで、特にＴＦＴオフ動作時のリーク電流を小さく抑えることができる。
【０１５９】
次に、図７（Ｃ）に示すように、また新たに、ｎチャネル型ＴＦＴの半導体層４０７ｎにおいて、先ほど形成されたＬＤＤ領域４１８を一回り大きく覆い、半導体層４０７ｎの外縁部を露出させるようにフォトレジストによるドーピングマスク４２２を設ける。このとき、ｐチャネル型ＴＦＴ半導体層４０７ｐの上方にはマスクは設けられず、全体が露呈されている。この状態で、イオンドーピング法によって、レジストマスク４２２と後のｐチャネル型ＴＦＴのゲート電極４１４ｐ／４２１ｐをマスクとして、半導体層にｐ型を付与する不純物（ホウ素）４２３を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば７×１０16ｃｍ-2とする。この工程により、ｎチャネル型ＴＦＴにおいては、高濃度にホウ素が注入された領域は、後にｎチャネル型ＴＦＴのゲッタリング領域４２６ｎとして機能し、前工程で高濃度のリンが注入された残りの領域がソース・ドレイン領域４２４として機能する。そして、ｐチャネル型ＴＦＴの半導体層４０７ｐにおいては、ゲート電極４１４ｐ／４２１ｐ下部のチャネル領域４１９ｐ以外に高濃度にホウ素が注入され、後にｐチャネル型ＴＦＴのソース／ドレイン領域４２５となる。また、高濃度のリンが注入されている領域４２０には、さらに高濃度のホウ素が注入され、ｐチャネル型ＴＦＴのゲッタリング領域４２６ｐが形成される。このときの領域４２５と領域４２６ｎおよび４２６ｐとにおけるｐ型不純物元素（ホウ素）の膜中濃度は１．５×１０19〜３×１０21／ｃｍ3となっている。この工程により、ｎチャネル型ＴＦＴのゲッタリング領域４２６ｎとｐチャネル型ＴＦＴのゲッタリング領域４２６ｐは、前工程でのリン４１６とこの工程でのホウ素４２３とが合わせてドーピングされた領域となっている。
【０１６０】
次いで、前記レジストマスク４２２を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて熱処理を行う。本実施形態では、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）により行った。窒素雰囲気中にて、基板表面に高温の窒素ガスを吹き付け、瞬時に昇降温を行う方式のＲＴＡ装置を用いた。具体的な処理条件としては、保持温度５５０〜７５０℃の範囲で、保持時間３０秒〜１５分程度、より好ましくは保持温度６００〜７００℃の範囲で、保持時間１分〜１０分程度である。本実施形態では、６７０℃で５分のＲＴＡ処理を行った。昇温速度および降温速度としては、共に１００℃／分以上で行うことが好ましく、実施形態では、２００℃／分程度とした。この熱処理工程で、ｎチャネル型ＴＦＴの半導体層４０７ｎにおいては、ソース・ドレイン領域の外側に形成されたゲッタリング領域４２６ｎに高濃度にドーピングされているリンとホウ素が、その領域でのニッケルに対する固溶度を高め、さらにニッケルに対する偏析サイトを形成し、またドーピング時に生じた結晶欠陥もニッケルの偏析サイトとして機能する。そして、チャネル領域４１９ｎ、ＬＤＤ領域４１８およびソース・ドレイン領域４２４に存在しているニッケルを、チャネル領域からＬＤＤ領域、さらにソース・ドレイン領域、そしてゲッタリング領域４２６ｎへと、図７（Ｄ）の矢印４２７で示される方向に移動させる。リンのみがドーピングされたソース／ドレイン領域４２４もゲッタリング効果を有するが、リンとホウ素がドーピングされたゲッタリング領域４２６ｎの能力が高いので、ゲッタリング領域４２６ｎにニッケルが集められる。また、ｐチャネル型ＴＦＴの半導体層４０７ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域４２６ｐに高濃度にドーピングされているリンおよびホウ素が同様の機能を果たし、チャネル領域４１９ｐ、ソース・ドレイン領域４２５に存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域４２６ｐへと、同様に矢印４２７で示される方向に移動させる。以上の工程により、ゲッタリング工程が行なわれる。
【０１６１】
このゲッタリング工程により、ゲッタリング領域４２６ｎおよび４２６ｐにはニッケルが移動してくるため、ゲッタリング領域４２６ｎ、４２６ｐにおけるニッケル濃度は、１×１０19／ｃｍ3以上となる。
【０１６２】
また、この加熱処理工程で、ｎチャネル型ＴＦＴのソース・ドレイン領域４２４とＬＤＤ領域４１８にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域４２５にドーピングされたｐ型不純物（リン）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴのソース・ドレイン領域４２４のシート抵抗値は、４００〜７００Ω／□程度となり、ＬＤＤ領域４１８のシート抵抗値は、３０〜６０ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース・ドレイン領域４２５のシート抵抗値は、０．７〜１．０ｋΩ／□程度であった。本実施形態のような構成とすることで、ｐチャネル型ＴＦＴにおけるカウンタードープを無くし、ｐチャネル型ＴＦＴのソース・ドレイン領域の低抵抗化とドーピング処理能力の向上が図れた。
【０１６３】
次いで、図７（Ｅ）に示すように、層間絶縁膜を形成する。膜厚２００ｎｍの窒化ケイ素膜４２８と膜厚７００ｎｍの酸化ケイ素膜４２９とを積層形成し、２層構造とした。もちろん、無機層間絶縁膜としては、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよい。
【０１６４】
さらに、３００〜５００℃で１時間程度の熱処理を行う。これにより、前記層間絶縁膜（特に窒化ケイ素膜４２８）から、活性領域およびゲート絶縁膜の界面へ水素原子が供給され、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する。
【０１６５】
次に、層間絶縁膜にコンタクトホールを形成して、金属材料、例えば、窒化チタンとアルミニウムの二層膜によってＴＦＴの電極・配線４３０を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。そして最後に、３５０℃、１時間のアニールを行い、図７（Ｅ）に示すｎチャネル型薄膜トランジスタ（ＴＦＴ）３３１とｐチャネル型薄膜トランジスタ（ＴＦＴ）３３２とを完成させる。さらに必要に応じて、ゲート電極４２１ｎおよび４２１ｐの上にもコンタクトホールを設けて、配線４３０により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１６６】
以上の実施形態にしたがって作製したそれぞれのＴＦＴの電界効果移動度は、第３実施形態と同様の良好な特性を示す。
【０１６７】
さらに、本実施形態では、ｎチャネル型ＴＦＴのＬＤＤ領域をゲート電極の外側に構成でき、オフ電流の低減により効果があった。また、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとにおいて、それぞれのソース・ドレイン領域形成工程を利用して、同時にゲッタリング領域を形成することで、製造工程を簡略化でき、半導体装置の製造コストを低減と良品率の向上が図れた。
【０１６８】
また、本実施形態によって作製したＴＦＴのうち、前述のリーク電流異常を生ずるＴＦＴが発生する確率は０．０００数％まで低減することもわかった。
【０１６９】
（第５実施形態）
本実施形態では、触媒元素を用いた結晶化方法に際し、第３あるいは第４の実施形態とは異なる結晶化方法について説明する。説明には図８を用いる。図８は、本実施形態での作製工程を示す断面図であり、（Ａ）から（Ｅ）にしたがって作製工程が順次進行する。
【０１７０】
まず、第１〜第４の実施形態と同様に、基板（本実施形態ではガラス基板）５０１上に、基板からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、窒化ケイ素膜を下層の第１下地膜５０２として成膜し、その上に酸化ケイ素膜を第２の下地膜５０３を積層形成した。次に、３０〜８０ｎｍの厚さでａ−Ｓｉ膜５０４を、第１〜第４実施形態と類似の方法で形成する。この工程は下地絶縁膜と非晶質半導体膜を大気解放しないで連続的に形成しても構わない。
【０１７１】
次に、酸化ケイ素膜でなるマスク絶縁膜５０５を２００ｎｍ程度の厚さに形成する。マスク絶縁膜は、図８（Ａ）に示すように、半導体膜に触媒元素を添加するための開口部５００を有している。
【０１７２】
次に、図８（Ｂ）に示すように、重量換算で１００ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素層５０６を形成する。この時、触媒元素５０６は、マスク絶縁膜５０５の開口部５００において、選択的にａ−Ｓｉ膜５０４に接触して、触媒元素添加領域が形成される。
【０１７３】
また、本実施形態ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施形態の場合はニッケル膜）をａ−Ｓｉ膜上に形成する手段をとっても良い。
【０１７４】
次に、５００〜６５０℃（好ましくは５５０〜６００℃）で６〜２０時間（好ましくは８〜１５時間）の加熱処理を行う。本実施形態では、５８０℃で１０時間の加熱処理を行う。その結果、図８（Ｃ）に示すように、触媒元素添加領域５００に結晶核が発生し、領域５００のａ−Ｓｉ膜がまず結晶化され、結晶質ケイ素膜５０４ａとなる。さらに結晶化領域を起点として概略基板と平行な方向（矢印５０７で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素膜５０４ｂが形成される。このとき、マスク５０５上に存在するニッケル５０６は、マスク膜５０５に阻まれ、下層のａ−Ｓｉ膜へは到達せず、領域５００において導入されたニッケルのみによりａ−Ｓｉ膜５０４の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質領域５０４ｃとして残る。但し、レイアウトによっては、隣接した開口部より横方向に結晶成長した領域とぶつかり合って境界が生じる場合もあり、この場合は非晶質領域とはならない。
【０１７５】
マスクとして用いた酸化ケイ素膜５０５を除去した後、得られた結晶質シリコン膜には、図８（Ｄ）で示すようにレーザー光を照射して、第３あるいは第４の実施形態と同様に、結晶性の改善を行う。これにより、横方向に結晶成長した領域５０４ｂの結晶質ケイ素膜は、より高品質化され、結晶質ケイ素膜５０４ｄとなる。このとき、結晶質ケイ素膜５０４ｂの表面には、第３あるいは第４の実施形態と同様の表面凹凸が生じている。
【０１７６】
続いて、横方向に結晶成長した領域５０４ｄの結晶質ケイ素膜を所定の形状にエッチングして、後のＴＦＴの半導体層５０９を形成する。
このような本実施形態で示した結晶化方法を第１〜第４の実施形態における結晶化工程に適応することで、より電流駆動能力の高い高性能なＴＦＴを実現することができる。
【０１７７】
（第６実施形態）
上記第１から第５実施形態で作製された半導体装置のブロック図を図９に示す。なお、図９（Ａ）には、アナログ駆動を行うための回路構成が示されている。本実施形態は、ソース側駆動回路６０、画素部６１およびゲート側駆動回路６２を有している半導体装置について示している。なお、本明細書中において、駆動回路とはソース側処理回路およびゲート側駆動回路を含めた総称を指している。
【０１７８】
ソース側駆動回路６０は、シフトレジスタ６０ａ、バッファ６０ｂ、サンプリング回路（トランスファゲート）６０ｃを設けている。また、ゲート側駆動回路６２は、シフトレジスタ６２ａ、レベルシフタ６２ｂ、バッファ６２ｃを設けている。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。
【０１７９】
また、本実施形態において、画素部６１は複数の画素からなり、その複数の画素各々がＴＦＴ素子を含んでいる。
【０１８０】
なお、図示していないが、画素部６１を挟んでゲート側駆動回路６２の反対側にさらにゲート側駆動回路を設けても良い。
【０１８１】
また、図９（Ｂ）には、デジタル駆動を行うための回路構成が示されている。本実施形態は、ソース側駆動回路６３、画素部６４およびゲート側駆動回路６５を有している半導体装置について示している。デジタル駆動させる場合は、図９（Ｂ）に示すように、サンプリング回路の代わりにラッチ（Ａ）６３ｂ、ラッチ（Ｂ）６３ｃを設ければよい。ソース側駆動回路６３は、シフトレジスタ６３ａ、ラッチ（Ａ）６３ｂ、ラッチ（Ｂ）６３ｃ、Ｄ／Ａコンバータ６３ｄ、バッファ６３ｅを設けている。また、ゲート側駆動回路６５は、シフトレジスタ６５ａ、レベルシフタ６５ｂ、バッファ６５ｃを設けている。また、必要であればラッチ（Ｂ）６３ｃとＤ／Ａコンバータ６３ｄとの間にレベルシフタ回路を設けてもよい。
【０１８２】
なお、上記構成は、前述の第１から第５の実施形態に示した製造工程に従って実現することができる。また、本実施形態では画素部と駆動回路の構成のみ示しているが、メモリやマイクロプロセッサをも同様の方法で形成しうる。
【０１８３】
（第７実施形態）
上記実施形態によって形成されたＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に用いることができる。即ち、それら液晶表示装置や有機ＥＬ表示装置を表示部に組み込んだ電子機器全てに本発明を適用できる。
【０１８４】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。
【０１８５】
本発明を適用することにより、触媒元素を用いた良好な結晶性を有する結晶質半導体膜を形成することができ、さらに十分に触媒元素をゲッタリングできるため、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとの特性を向上させ、信頼性の高い、安定した回路特性の、良好なＣＭＯＳ駆動回路を実現することができる。また、オフ動作時のリーク電流が問題となる画素におけるスイッチングＴＦＴや、アナログスイッチ部のサンプリング回路のＴＦＴ等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができ、低消費電力化も可能な電子機器（携帯電話、携帯書籍、ディスプレイ）を実現することができる。
【０１８６】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、前記第７実施形態の電子機器は、前記第１から第６の実施形態を組み合わせて作製された表示装置を用いて実現することができる。
【０１８７】
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０１８８】
例えば、半導体膜としては、上記実施形態で示した純粋なケイ素膜以外に、ゲルマニウムとケイ素との混成膜（シリコン・ゲルマニウム膜）や純粋なゲルマニウム膜も利用できる。
【０１８９】
また、半導体膜を溶融固化し結晶化あるいは再結晶化させる工程は、レーザー光以外の強光やエネルギービームでも代用できるし、パルスレーザー以外に固体ＹＡＧレーザーやＡｒガスレーザー等の連続発振レーザーを利用することもできる。また、照射条件に関しても、前述の実施形態を参考に、実施者が便宜設定すればよい。
【０１９０】
また、ゲート電極の構成に関しても、３層以上の積層構造を用いてもよく、そのエッチング工程も、前述のＲＩＥ法やＩＣＰエッチング方法以外に通常のプラズマエッチング法でも条件により適用可能である。エッチング条件についても、前記実施形態の条件に捕らわれず、実施者が便宜設定すればよい。
【０１９１】
【発明の効果】
本発明を用いることにより、表面に凸部を有する結晶質半導体膜を半導体層として利用する半導体装置において、ＴＦＴオフ動作時の異常なリーク電流増大現象が無くなり、オフ特性が安定し、信頼性の高い半導体装置を実現できる。また、半導体層の表面凹凸を気にすることなく、結晶化のためのレーザー照射条件を設定でき、レーザーの照射条件のマージンが増え、安定処理できるだけでなく、ＴＦＴのオン特性のみに絞って条件出しができ、より高品質な結晶質半導体膜が得られ、高性能な半導体装置が実現できる。また、従来法のように、半導体層の表面凹凸を低減するための付加工程を必要としないため、その製造工程において良品率を大きく向上できると共に、半導体装置の製造コストを低減することができる。
【０１９２】
また、触媒元素を用い結晶化した半導体層に対しても、半導体層表面の凸部に残留し易い触媒元素のＴＦＴ特性への悪影響を抑えることができ、リーク電流の発生をさらに抑制することができ、且つ信頼性も向上することができ、特性ばらつきも少ない安定した特性の高性能半導体素子が実現できる。
【０１９３】
よって、本発明を用いることにより、高性能半導体素子が実現でき、さらに、集積度の高い高性能半導体装置が、簡便な製造プロセスにて得られる。特に液晶表示装置においては、アクティブマトリクス基板に要求される画素スイッチングＴＦＴのスイッチング特性の向上、周辺駆動回路部を構成するＴＦＴに要求される高性能化・高集積化を同時に満足し、同一基板上にアクティブマトリクス部と周辺駆動回路部を構成するドライバモノリシック型アクティブマトリクス基板において、モジュールのコンパクト化、高性能化、低コスト化が可能になる。
【０１９４】
本発明は、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置、密着型イメージセンサー、三次元ＩＣなどに利用できる。
【図面の簡単な説明】
【図１】（Ａ）から（Ｇ）は、本発明の実施形態１による半導体装置の製造工程を示す模式的な断面図である。
【図２】（Ａ）から（Ｆ）は、本発明の実施形態２による半導体装置の製造工程を示す模式的な断面図である。
【図３】（Ａ）から（Ｄ）は、本発明の実施形態２による半導体装置の製造工程を示す模式的な断面図である（図２の続き）。
【図４】（Ａ）から（Ｆ）は、本発明の実施形態３による半導体装置の製造工程を示す模式的な断面図である。
【図５】（Ａ）から（Ｅ）は、本発明の実施形態３による半導体装置の製造工程を示す模式的な断面図である（図４の続き）。
【図６】（Ａ）から（Ｇ）は、本発明の実施形態４による半導体装置の製造工程を示す模式的な断面図である。
【図７】（Ａ）から（Ｅ）は、本発明の実施形態４による半導体装置の製造工程を示す模式的な断面図である（図６の続き）。
【図８】（Ａ）から（Ｅ）は、本発明の実施形態５による半導体装置の製造工程を示す模式的な断面図である。
【図９】本発明の実施形態６による半導体装置のブロック図である。
【図１０】（Ａ）はリーク電流異常を生じたＴＦＴのＶｇ−Ｉｄ特性を示すグラフであり、（Ｂ）は正常なＴＦＴのＶｇ−Ｉｄ特性を示すグラフである。
【図１１】表面に凸部を有する半導体層を備えたトップゲート型ＴＦＴのソース・ドレイン接合部近傍の断面を示す模式図である。
【図１２】（Ａ）はＴＦＴにおけるＮ型化したリッジのＶｇ−Ｉｄ特性を示すグラフであり、（Ｂ）はＴＦＴの正常部のＶｇ−Ｉｄ特性を示すグラフであり、（Ｃ）はＴＦＴ全体のＶｇ−Ｉｄ特性を示すグラフである。
【図１３】半導体層の表面における凸部の傾斜角を説明するための模式的な断面図である。
【図１４】非晶質半導体膜に触媒元素を添加して結晶化させた場合における、（Ａ）は結晶成長を示す図であり、（Ｂ）は〈１１１〉晶帯面を示す図であり、（Ｃ）は結晶方位の標準三角形を示す図である。
【図１５】（Ａ）及び（Ｂ）は触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を示す図であり、（Ｃ）は結晶方位の標準三角形を示す図である。
【符号の説明】
１０１  基板
１０２、１０３  下地膜
１０４  希ガス元素を含有する真性（Ｉ型）の非晶質半導体膜（ａ−Ｓｉ膜）
１０４ａ  結晶質半導体膜（結晶質ケイ素膜）
１０５  レーザー光
１０６  島状の結晶質ケイ素膜
１０７  ゲート絶縁膜
１０８  ゲート電極
１０９  不純物（リン）
１１０  チャネル領域
１１１  リンが注入された領域
１１２  マスク
１１３  不純物（リン）
１１４  ＬＤＤ領域
１１５  ソース／ドレイン領域
１１６  層間絶縁膜
１１７  電極・配線
１１８  ＴＦＴ（半導体素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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