(57)【要約】【課題】キャパシタの厚さを低減し、キャパシタからの引き出し線のためのスペースを少なくし、更に、引き出し線自体の配線長を短くすることが可能な基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法を提供することを目的とする。【解決手段】基板１０、下部電極１１、誘電体層１２、上部電極１３及び絶縁層１４から構成されている。下部電極１１、誘電体層１２及び上部電極１３により、キャパシタが形成される。図の基板埋め込み用キャパシタは、上部電極と下部電極の引き出しを、それぞれ、上面及び下面の開口部１５及び１６により行う。【選択図】　　　　図３
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【特許請求の範囲】
【請求項１】
薄加工された基板と、該基板上に形成された第１の導電体層と、該第１の導電体層上に形成された誘電体層と、該誘電体層上に形成された第２の導電体層と、該第２の導電体層を覆うように形成された絶縁層とを有する基板埋め込み用キャパシタであって、
前記基板及び前記絶縁層は、それぞれ開口部を有し、これらの開口部により、前記第１の導電体層と前記第２の導電体層とが露出していることを特徴とする基板埋め込み用キャパシタ。
【請求項２】
開口部を有する薄加工された基板と、該基板の開口部を充填する第１の導電体と、前記基板の該開口部分を含む所定の領域上に形成された第２の導電体層と、該第２の導電体層上に形成された誘電体層と、該誘電体層上に形成された第３の導電体層と、該第３の導電体層を覆うように形成された絶縁層とを有する基板埋め込み用キャパシタであって、
前記基板の開口部に充填された第１の導電体と前記第２の導電体とが電気接続されており、前記第１の導電体層が前記基板の開口部から露出し、かつ、前記絶縁層は開口部を有し、該開口部により、前記第３の導電体層が露出していることを特徴とする基板埋め込み用キャパシタ。
【請求項３】
請求項１又は２記載の基板埋め込み用キャパシタを埋め込んだことを特徴とする回路基板。
【請求項４】
ウエハの主面の所定の領域に、第１の導電体層、誘電体層及び第２の導電体層を、この順により、形成してキャパシタを形成するキャパシタ形成ステップと、
前記第２の導電体層の表面に、絶縁層を形成する絶縁層形成ステップと、
前記絶縁層に開口部を形成して、前記第２の導電体層を露出させる第１の開口ステップと、
前記ウエハを薄加工する薄加工ステップと、
前記薄加工ステップにより薄加工されたウエハの裏面に開口部を形成して、前記第１の導電体層を露出させる第２の開口ステップと、
を有することを特徴とする基板埋め込み用キャパシタの製造方法。
【請求項５】
ウエハの主面の所定の領域に、凹部を形成する凹部形成ステップと、
前記凹部形成ステップにより形成された凹部に第１の導電体を充填する充填ステップと、
前記凹部の部分とその周辺に第２の導電体層を形成する第１の導電体層形成ステップと、
前記第２の導電体層上に、誘電体層を形成する誘電体層形成ステップと、
前記誘電体層上に、第３の導電体層を形成する第２の導電体層形成ステップと、
前記第３の導電体層の表面に、絶縁層を形成する絶縁層形成ステップと、
前記絶縁層に開口部を形成して、前記第３の導電体層を露出させる開口ステップと、
前記ウエハを薄加工して、前記第１の導電体層を露出させる薄加工ステップと、
を有することを特徴とする基板埋め込み用キャパシタの製造方法。
【請求項６】
前記ウエハをダイシングして、個々のキャパシタに個片化する個片化ステップを有することを特徴とする請求項５又は６記載の基板埋め込み用キャパシタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法に関する。
【０００２】
【従来の技術】
近年の半導体装置の高密度化に伴う、半導体の小型化、薄型化のニーズに対応する技術として、基板埋め込み用キャパシタを埋め込んだ回路基板が検討されている。
【０００３】
例えば、回路基板に埋め込む「基板埋め込み用キャパシタ」として、従来から、図１に示すものが知られている。
【０００４】
図１の基板埋め込み用キャパシタは、基板１、下部電極２、誘電体層３、上部電極４、絶縁層６及び引き出し線７１、７２から構成されている。下部電極２、誘電体層３及び上部電極４により、キャパシタが形成され、引き出し線７１と引き出し線７２との間に電気容量が形成される。
【０００５】
図２は、図１に示す基板埋め込み用キャパシタの製造工程の一例を要部断面図で示した工程フロー図である。以下、この図を参照にして、基板埋め込み用キャパシタの製造工程について説明する。
【０００６】
先ず、図２（Ａ）に示すように、シリコンウエハ（シリコン基板）１を用意する。
【０００７】
次いで、図２（Ｂ）に示すように、シリコンウエハ１の主面に、形成する個々のキャパシタの形状に合せて、下部電極２を形成する。下部電極２の形成は、例えば、白金（Ｐｔ）をスパッタリングして行う。次いで、図２（Ｃ）に示すように、下部電極２の上に、誘電体層（高誘電体層）３を形成する。誘電体層３の形成は、ＢＳＴ（Ｂａｒｉｕｍ　Ｓｔｒｏｎｔｉｕｍ　Ｔｉｔａｎａｔｅ）等の誘電体をスパッタリングして形成する。次いで、図２（Ｄ）に示すように、誘電体層３の上に上部電極４を形成する。上部電極４の形成は、例えば、白金をスパッタリングして行う。下部電極２と、上部電極４と、下部電極２と上部電極４とに挟まれた誘電体３とにより、キャパシタが形成される。次いで、図２（Ｅ）に示すように、上部電極４と誘電体層３に、下部電極２を露出するために、開口部５を形成する。開口部５は、例えば、ドライエッチングやレーザにより形成する。次いで、図２（Ｆ）に示すように、上部電極４の表面、開口部５の側面、開口部５の底面を覆うように、絶縁層６を形成する。絶縁層６の形成は、例えば、窒化シリコン（ＳｉＮ）をスパッタリングして行う。次いで、図２（Ｇ）に示すように、下部電極２を露出するために、開口部８１を形成し、更に、上部電極４を露出するために、開口部８２を形成する。開口部８１と開口部８２は、例えば、ドライエッチングやレーザにより形成する。開口部８１と開口部８２から、引き出し線７１と７２が引き出される。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のものは、下部電極２と上部電極４からの引き出し線７１と７２が、基板の上面から引き出されている。その結果、引き出し線の配線の仕方に余裕がなく、そのために多くのスペースを必要とし、更に、引き出し線自体の配線長も長くなるという問題がある。
【０００９】
また、厚いシリコンウエハを用いているので、基板埋め込み用キャパシタ自体が厚くなり、基板埋め込み用キャパシタを回路基板に埋め込むのに、埋め込み難いという問題がある。
【００１０】
本発明は、上記問題に鑑みなされたものであり、キャパシタの厚さを低減し、キャパシタからの引き出し線のためのスペースを少なくし、更に、引き出し線自体の配線長を短くすることが可能な基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
上記課題を解決するために、本件発明は、以下の特徴を有する課題を解決するための手段を採用している。
【００１２】
請求項１に記載された発明は、薄加工された基板（例えば、図３におけるシリコン基板１０）と、該基板上に形成された第１の導電体層（例えば、図３における下部電極１１）と、該第１の導電体層上に形成された誘電体層（例えば、図３における誘電体層１２）と、該誘電体層上に形成された第２の導電体層（例えば、図３における上部電極１３）と、該第２の導電体層を覆うように形成された絶縁層（例えば、図３における絶縁層１４）とを有する基板埋め込み用キャパシタであって、前記基板及び前記絶縁層は、それぞれ開口部（例えば、図３における開口部１５、１６）を有し、これらの開口部により、前記第１の導電体層と前記第２の導電体層とが露出していることを特徴とする。
【００１３】
請求項１に記載された発明によれば、薄加工された基板の裏面とキャパシタを覆っている絶縁層は、それぞれ開口部を有し、これらの開口部から、キャパシタの二つの電極の引き出し線を得ることにより、キャパシタの厚さを低減し、キャパシタからの引き出し線のためのスペースを少なくし、更に、引き出し線自体の配線長を短くすることが可能な基板埋め込み用キャパシタを提供することができる。
【００１４】
請求項２に記載された発明は、開口部を有する薄加工された基板（例えば、図５におけるシリコン基板２０）と、該基板の開口部を充填する第１の導電体（例えば、図５における充填部材２５）と、前記基板の該開口部分を含む所定の領域上に形成された第２の導電体層（例えば、図５における下部電極２１）と、該第２の導電体層上に形成された誘電体層（例えば、図５における誘電体層２２）と、該誘電体層上に形成された第３の導電体層（例えば、図５における上部電極２３）と、該第３の導電体層を覆うように形成された絶縁層（例えば、図５における２４）とを有する基板埋め込み用キャパシタであって、前記基板の開口部に充填された第１の導電体と前記第２の導電体とが電気接続されており、前記第１の導電体層が前記基板の開口部から露出し、かつ、前記絶縁層は開口部（例えば、図５における開口部２７）を有し、該開口部により、前記第３の導電体層が露出していることを特徴とする。
【００１５】
請求項２に記載された発明によれば、上部電極の引き出しを、キャパシタを覆っている絶縁層の開口部により行い、下部電極の導通は、基板を貫通している導電部材により行うことにより、キャパシタの厚さを低減し、キャパシタからの引き出し線のためのスペースを少なくし、更に、引き出し線自体の配線長を短くすることが可能な基板埋め込み用キャパシタを提供することができる。
【００１６】
請求項３に記載された発明は、請求項１又は２記載の基板埋め込み用キャパシタを埋め込んだことを特徴とする回路基板である。
【００１７】
請求項３に記載された発明によれば、引き出し線自体の配線長を短くすることが可能な基板埋め込み用キャパシタを用いているので、高速に動作する回路基板を提供することができる。
【００１８】
請求項４に記載された発明は、ウエハの主面の所定の領域に、第１の導電体層、誘電体層及び第２の導電体層を、この順により、形成してキャパシタを形成するキャパシタ形成ステップと、前記第２の導電体層の表面に、絶縁層を形成する絶縁層形成ステップと、前記絶縁層に開口部を形成して、前記第２の導電体層を露出させる第１の開口ステップと、前記ウエハを薄加工する薄加工ステップと、前記薄加工ステップにより薄加工されたウエハの裏面に開口部を形成して、前記第１の導電体層を露出させる第２の開口ステップと、を有することを特徴とする基板埋め込み用キャパシタの製造方法である。
【００１９】
請求項４に記載された発明は、請求項１記載の基板埋め込み用キャパシタに適した基板埋め込み用キャパシタの製造方法を提供することができる。
【００２０】
請求項５に記載された発明は、ウエハの主面の所定の領域に、凹部を形成する凹部形成ステップと、前記凹部形成ステップにより形成された凹部に第１の導電体を充填する充填ステップと、前記凹部の部分とその周辺に第２の導電体層を形成する第１の導電体層形成ステップと、前記第２の導電体層上に、誘電体層を形成する誘電体層形成ステップと、前記誘電体層上に、第３の導電体層を形成する第２の導電体層形成ステップと、前記第３の導電体層の表面に、絶縁層を形成する絶縁層形成ステップと、前記絶縁層に開口部を形成して、前記第３の導電体層を露出させる開口ステップと、前記ウエハを薄加工して、前記第１の導電体層を露出させる薄加工ステップと、を有することを特徴とする基板埋め込み用キャパシタの製造方法である。
【００２１】
請求項５に記載された発明は、請求項２記載の基板埋め込み用キャパシタに適した基板埋め込み用キャパシタの製造方法を提供することができる。
【００２２】
請求項６に記載された発明は、前記ウエハをダイシングして、個々のキャパシタに個片化する個片化ステップを有することを特徴とする請求項５又は６記載の基板埋め込み用キャパシタの製造方法である。
【００２３】
請求項６に記載された発明によれば、ウエハをダイシングして、個々のキャパシタに個片化することにより、ウエハ上でキャパシタを一括製造することができる。
【００２４】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
（第１の実施の形態）
第１の実施の形態である基板埋め込み用キャパシタを図３を用いて説明する。図３の基板埋め込み用キャパシタは、基板１０、下部電極１１、誘電体層１２、上部電極１３及び絶縁層１４から構成されている。下部電極１１、誘電体層１２及び上部電極１３により、キャパシタが形成される。なお、誘電体層１２として、チタン酸バリウム、チタン酸ストリンチウム、酸化タンタルを用いることができる。
【００２５】
図３の基板埋め込み用キャパシタは、上部電極と下部電極の引き出しを、それぞれ、上面及び下面の開口部１５及び１６により行う。従って、上部電極と下部電極の引き出しを、それぞれ、上面のみから行うのと比較して、引き出し線のためのスペースが減少し、かつ、引き出し線自体の配線長を短くすることができる。
【００２６】
図４は、図３の基板埋め込み用キャパシタの製造工程の一例を要部断面図で示した工程フロー図である。以下、この図を参照にして、基板埋め込み用キャパシタの製造工程について説明する。
【００２７】
工程１：図４（Ａ）に示すように、シリコンウエハ（シリコン基板）１０上に、個々のキャパシタの形状に合せて、下部電極１１、誘電体層（高誘電体層）１２及び上部電極１３を、この順番に形成する。下部電極１１と、上部電極１３と、下部電極１１と上部電極１３とに挟まれた誘電体１２とにより、キャパシタが形成される。
【００２８】
なお、図４（Ａ）におけるシリコンウエハ１０の表面を、プラズマエッチング、水酸化カリウム等の強いアルカリによるエッチング、サンドブラスト等により、粗面化してもよい。粗面化した後に、下部電極１１、誘電体層１２、上部電極１３を形成すると、下部電極１１の表面積が増加するため、キャパシタの容量を増加することができる。なお、シリコンウエハ表面を粗面化する代わりに、下部電極表面１１を粗面化しても、キャパシタの容量を増加することができる。
【００２９】
下部電極１１と上部電極１３は、例えば、白金をスパッタリングして形成する。誘電体層１２の形成は、ＢＳＴ等の誘電体をスパッタリングして形成する。
【００３０】
なお、上部電極１３の端部を、誘電体層１２の端部より内方向に後退させて、上部電極１３を形成する。このようにすることにより、上部電極１３と下部電極１１との短絡を防止することができる。
【００３１】
工程２：図４（Ｂ）に示すように、上部電極１３の表面とシリコンウエハ１０の表面に、絶縁層１４を形成する。絶縁層１４の形成は、例えば、窒化シリコンをスパッタリングして行う。
【００３２】
工程３：図４（Ｃ）に示すように、絶縁層１４に上部電極１３を露出するために、開口部１５を形成する。開口部１５は、例えば、ドライエッチングやレーザにより形成する。
【００３３】
工程４：図４（Ｄ）に示すように、シリコンウエハ１０の裏面を研磨して、シリコンウエハ１０を薄化する。約５００μｍの厚さのシリコンウエハを、５０μｍ程度まで薄化する。
【００３４】
工程５：図４（Ｅ）に示すように、シリコンウエハ１０の裏面に、下部電極１１を露出するために、開口部１６を形成する。開口部１６は、例えば、ドライエッチングやレーザにより形成する。
【００３５】
工程６：図４（Ｅ）における点線で、シリコンウエハ１０をダイシングして、図４（Ｆ）に示すように、個々のキャパシタを得る。このダイシングは、一般的なダイサーを用いても良いが、ウエハを薄化しているので、ドライエッチングやレーザにより行うことができる。
（第２の実施の形態）
第２の実施の形態である基板埋め込み用キャパシタを図５を用いて説明する。図５の基板埋め込み用キャパシタは、基板２０、下部電極２１、誘電体層２２、上部電極２３、絶縁層２４及び充填部材２５から構成されている。下部電極２１と、上部電極２３と、下部電極２１と上部電極２３とに挟まれた誘電体２２とにより、キャパシタが形成される。
【００３６】
図５の基板埋め込み用キャパシタは、上部電極２３の引き出しを、上面の開口部２７により行い、下部電極２１の導通は、基板２０を貫通している充填部材２５により行う。
【００３７】
従って、上部電極と下部電極の引き出しを、それぞれ、上面のみから行うのと比較して、引き出し線のためのスペースが減少し、かつ、引き出し線自体の配線長を短くすることができる。
【００３８】
図６は、図５の基板埋め込み用キャパシタの製造工程の一例を要部断面図で示した工程フロー図である。以下、この図を参照にして、基板埋め込み用キャパシタの製造工程について説明する。
【００３９】
工程１：図６（Ａ）に示すように、シリコンウエハ（シリコン基板）２０の下部電極の導通をとる部分に、ドライエッチングやレーザで凹部２８を形成する。
【００４０】
工程２：図６（Ｂ）に示すように、シリコンウエハ２０の凹部内に、金属（充填材料）２５を充填する。充填される金属には、銅やニッケル等の金属を用いる。また、これら金属のメッキにより、凹部を完全に充填する。なお、メッキは、先ず、無電メッキを施し、次いで、電解メッキを施すようにしてもよい。
【００４１】
工程３：第１の実施の形態と同様、図６（Ｃ）に示すように、充填部材２５で凹部２８が充填されたシリコンウエハ２０上に、個々のキャパシタの形状に合せて、下部電極２１、誘電体層（高誘電体層）２２及び上部電極２３を、この順番に形成する。下部電極２１と、上部電極２３と、下部電極２１と上部電極２３とに挟まれた誘電体２２とにより、キャパシタが形成される。
【００４２】
下部電極２１と上部電極２３は、例えば、白金をスパッタリングして形成する。誘電体層２２の形成は、ＢＳＴ等の誘電体をスパッタリングして形成する。
【００４３】
工程４：第１の実施の形態と同様、図６（Ｄ）に示すように、絶縁層２４を形成し、該絶縁層２４に上部電極２３を露出するために、開口部２７を形成する。開口部２７は、例えば、ドライエッチングやレーザにより形成する。
【００４４】
工程５：図６（Ｅ）に示すように、シリコンウエハ２０の裏面を研磨して、シリコンウエハ２０を薄化する。約５００μｍの厚さのシリコンウエハを、５０μｍ程度まで薄化する。
【００４５】
この研磨により、凹部に充填された金属２５がウエハ２０の裏面に露出し、下部電極２１の取り出し口となる。
【００４６】
工程６：図６（Ｅ）における点線で、シリコンウエハ２０をダイシングして、図６（Ｆ）に示すように、個々のキャパシタを得る。このダイシングは、一般的なダイサーを用いても良いが、ウエハを薄化しているので、ドライエッチングやレーザにより行うことができる。
（キャパシタを埋め込んだ回路基板）
図７を用いて、第１の実施の形態又は第２の実施の形態による製造された基板埋め込み用キャパシタを埋め込んだ回路基板を説明する。
【００４７】
図７の基板は、基板埋め込み用キャパシタの基板２０、基板埋め込み用キャパシタの下部電極２１、基板埋め込み用キャパシタの誘電体層２２、基板埋め込み用キャパシタの上部電極２３、基板埋め込み用キャパシタの絶縁層２４、導電性樹脂（導電性接着剤）３１、絶縁層３２〜３４、配線パターン３５、３６から構成されている。なお、導電性樹脂（導電性接着剤）３１に代えて、はんだを用いて接続してもよい。
【００４８】
図７において、下部電極２１が導電性樹脂３１により配線パターン３６に接続され、上部電極２３が絶縁層３３に形成されたビア３７により配線パターン３５に電気的に接続されている。下部電極２１と、上部電極２３と、下部電極２１と上部電極２３とに挟まれた誘電体２２とにより、キャパシタが形成されている。（実施態様の効果）
上記第２の実施の形態では、凹部の充填材料と、キャパシタの下部電極の金属とが別の金属の例について説明したが、充填材料と、下部電極の金属とを同じ金属としてもよい。同じ金属とすれば、凹部の充填と下部電極の形成における処理を簡単化することができる。
【００４９】
第１の実施の形態のように、ウエハ裏面を研磨して、例えば、５０μｍ程度に薄化すると、薄い紙のような状態（ペラペラの状態）となりウエハの取り扱いが困難になる。しかしながら、第２の実施の形態では、ウエハの薄化の工程は、ダイシングのみであるため、第１の実施の形態に比較して、ウエハの取扱いが簡単となる。
【００５０】
なお、第１の実施の形態では、第２の実施の形態のように、ウエハに凹部を形成し、その凹部に金属を充填するような工程はない。従って、第１の実施の形態は、第２の実施の形態と比較して、少ない工程数で、製造することができる。また、製造された基板埋め込み用キャパシタの構造を見ると、第１の実施の形態のものは、第２の実施の形態のものと比較して、簡単な構造である。
【００５１】
なお、第１の実施の形態及び第２の実施の形態によれば、基板埋め込み用キャパシタにおける基板の厚さを減少させ、キャパシタからの引き出し線のためのスペースを少なくし、更に、引き出し線自体の配線長を短くすることができるので、キャパシタの小型化が図れる。
【００５２】
また、第１の実施の形態及び第２の実施の形態によれば、キャパシタからの引き出し線自体の配線長を短くすることができるので、引き出し線に起因するインダクタンスを小さくすることができる。その結果、この基板埋め込み用キャパシタを埋め込んだ回路基板は、高速に動作することができる。
【００５３】
また、第１の実施の形態及び第２の実施の形態によれば、シリコンウエハ（シリコン基板）上に、個々のキャパシタの形状に合せて、多くのキャパシタを一括して製造することができる。
【００５４】
また、第１の実施の形態及び第２の実施の形態によれば、ウエハをダイシングして、個々のキャパシタに個片化することにより、ウエハ上でキャパシタを一括製造することができる。
【００５５】
【発明の効果】
上述の如く本発明によれば、キャパシタの厚さを低減し、キャパシタからの引き出し線のためのスペースを少なくし、更に、引き出し線自体の配線長を短くすることが可能な基板埋め込み用キャパシタ、基板埋め込み用キャパシタを埋め込んだ回路基板及び基板埋め込み用キャパシタの製造方法を提供することができる。
【００５６】
【図面の簡単な説明】
【図１】従来の基板埋め込み用キャパシタを説明するための図である。
【図２】従来の基板埋め込み用キャパシタの製造工程の一例を要部断面図で示した工程フロー図である。
【図３】第１の実施の形態における基板埋め込み用キャパシタを説明するための図である。
【図４】第１の実施の形態における基板埋め込み用キャパシタの製造工程の一例を要部断面図で示した工程フロー図である。
【図５】第２の実施の形態における基板埋め込み用キャパシタを説明するための図である。
【図６】第２の実施の形態における基板埋め込み用キャパシタの製造工程の一例を要部断面図で示した工程フロー図である。
【図７】基板埋め込み用キャパシタを埋め込んだ回路基板を説明するための図である。
【符号の説明】
１、１０、２０　　シリコンウエハ（シリコン基板）
２、１１、２１　　下部電極
３、１２、２２　　誘電体層（高誘電体層）
４、１３、２３　　上部電極
５、１５、１６、２７　　開口部
６、１４、２４　　絶縁層
７　　引き出し線
２８　　凹部
３１　　導電性樹脂（導電性接着剤）
３２〜３４　　絶縁層
３５、３６　　配線パターン
３７　　ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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