(57)【要約】【課題】設備を改造することなく薄型のデバイスを形成することができ、さらに、薄いＰ型半導体層を精度よく形成することが可能な半導体装置の製造方法を提供すること。【解決手段】第１半導体基板に第１導電型の層を形成する工程と、第１半導体基板に形成した第１導電型の層または第２半導体基板のどちらか一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程と、第１半導体基板を研磨する工程と、第１半導体基板にゲート電極とエミッタ電極を形成する工程と、第２半導体基板の表面に選択的にマスクを形成する工程と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、第２半導体基板を除去する工程と、マスク、および露出している酸化膜を除去する工程と、封止を取り除く工程と、第１導電型の層の露出している部位に第２導電型の層を形成する工程と、第２導電型の層の表面に電極を形成する工程と、を具備する。【選択図】　　　図８
2004014748.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体基板および第２半導体基板を準備し、前記第１半導体基板に前記第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程と、
前記第１半導体基板に形成した前記第１導電型の層、あるいは前記第２半導体基板の少なくとも一方の表面に酸化膜を形成し、前記第１半導体基板と前記第２半導体基板を前記酸化膜を介して面接合する工程と、
前記第１半導体基板を所定の厚さに研磨する工程と、
前記第１半導体基板に第２導電型のベース領域と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介するゲート電極とを形成する工程と、
前記第２半導体基板の表面に選択的にマスクを形成する工程と、
前記第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、前記酸化膜をストップ層として、前記第２半導体基板を除去する工程と、
前記マスク、および露出している酸化膜を除去する工程と、
前記封止を取り除く工程と、
前記第１導電型の層の露出している部位に第２導電型の層を形成する工程と、
前記第２導電型の層の表面に電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２半導体基板の表面に選択的に前記マスクを形成する工程の前工程として、前記第２半導体基板を所定の厚さに研磨する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１半導体基板のゲート電極とエミッタ電極を形成した面の前記封止は、前記第１半導体基板のゲート電極とエミッタ電極を形成した面を保護材を介してガラス基板に貼り付けることによって行うことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に縦型の絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）に好適な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来、大電流を制御するための半導体素子として絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）が知られている。このＩＧＢＴは、電界効果トランジスタ（ＭＯＳＦＥＴ）の高速スイッチング性とバイポーラトランジスタの低インピーダンス特性を兼ね備えているデバイス（素子）である。
【０００３】
近年、電動車両などの発達によって、バッテリやキャパシタなどの比較的低い電圧源からの電力によりモータを駆動しており、そのモータの駆動制御を司るインバータにＩＧＢＴが多く用いられている。このような電動車両では、燃費、効率を向上させる目的で、ＩＧＢＴのスイッチング損失の低減、オン抵抗の低減などが望まれている。以下に、図１３〜１５に従って、従来のＩＧＢＴの製造方法を説明する。
【０００４】
図１３は、従来のＩＧＢＴの製造工程を示すフローチャートである。図１４，１５は、従来のＩＧＢＴの製造工程の各工程における半導体基板の断面図である。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１００）とデバイス形成工程（ＳＴ１１０）から成る。
【０００５】
ＩＧＢＴ基板形成工程（ＳＴ１００）では、まず、比較的低抵抗のＰ＋型シリコン基板１００を準備する（図１４（ａ）参照）。このＰ＋型シリコン基板１００上に比較的低抵抗のＮ＋型半導体バッファ層１０１を５〜３０μｍ程度の厚さにエピタキシャル成長させる（図１４（ｂ）参照）。このＮ＋型半導体バッファ層１０１上に比較的高抵抗のＮ−型半導体層１０２をエピタキシャル成長させる（図１４（ｃ）参照）。このようにしてＩＧＢＴ基板が得られる。
【０００６】
デバイス形成工程（ＳＴ１１０）では、まず、エピタキシャル成長させたＮ−型半導体層１０２の表面にＰ型の不純物を選択的に添加して、Ｐ型ベース領域１０３を形成する（図１５（ａ）参照）。Ｐ型ベース領域１０３の表面にＮ型の不純物を選択的に添加し、Ｎ＋型エミッタ領域１０４を形成する（図１５（ｂ）参照）。Ｎ＋型エミッタ領域１０４とＮ−型半導体層１０２とによって挟まれるＰ型ベース領域１０３の表面部分がチャネル領域１０５となる。
【０００７】
次に、各チャネル領域１０５上にゲート酸化膜１０６を介してゲート電極１０７を形成し、また各Ｎ＋型エミッタ領域１０４とＰ型ベース領域１０３との一部にかけてエミッタ電極１０８を形成する（図１５（ｃ）参照）。さらに、Ｐ＋型シリコン基板１００の裏面にコレクタ電極１０９を形成する（図１５（ｄ））。図１６は、上記の製造工程により製造されたＩＧＢＴの断面図である。
【０００８】
上記のように製造されたＩＧＢＴの動作を図１６と図１７のコレクタ電圧ＶＣＥとコレクタ電流ＩＣＥの時間変化を表すグラフを用いて説明する。
【０００９】
図１７において、横軸は時間を表し、縦軸はコレクタ電圧ＶＣＥとコレクタ電流ＩＣＥを表している。曲線Ｃ１０はコレクタ電圧ＶＣＥの時間変化を示し、曲線Ｃ１１はコレクタ電流ＩＣＥの時間変化を示す。
【００１０】
ＩＧＢＴにおいては、エミッタ電極１０８とコレクタ電極１０９との間にコレクタ電圧を印加する。その状態でエミッタ電極１０８とゲート電極１０７との間に所定のゲート電圧を印加する。それにより、チャネル領域１０５においてチャネルが形成され、このチャネルを通してエミッタ電極１０８から電子がＮ−型半導体層１０２に注入される。また、コレクタ側のＰ＋層とＮ−層間が順バイアスされることにより、Ｐ＋型シリコン基板１００からは正孔が注入される。注入された正孔のプラス電荷と同じ量の電子がＮ−型半導体層１０２に集まり、Ｎ−型半導体層１０２での抵抗低下が起こり、ＩＧＢＴはオン状態になる。このオン状態までの過渡的現象が図１７の範囲Ｒ１０の曲線Ｃ１０で見られるターンオン時のコレクタ電圧の徐々の減少であり、曲線Ｃ１１に見られるコレクタ電流の徐々の増加である。
【００１１】
図１７の範囲Ｒ１１におけるオン状態において、ゲート電圧の印加を停止すると、チャネル領域１０５を通してのエミッタ電極１０８からのＮ−型半導体層１０２への電子の注入がなくなり、また、Ｐ＋型シリコン基板１００からＮ−型半導体層１０２への正孔の注入が停止し、ＩＧＢＴはオフ状態となる。このオフ状態に際しては、すでに注入された正孔も寿命がつきて減少する。また、ＩＧＢＴは、残留中の正孔が電子との再結合による消滅とＰ型ベース領域へ直接流出することによりオフ状態となる。これが図１７の範囲Ｒ１２の曲線Ｃ１１に見られるターンオフ時のテイル電流として現れる。
【００１２】
このＩＧＢＴの電力損失にはスイッチング損失と導通損失がある。スイッチング損失は、図１７の範囲Ｒ１０で示したターンオン時および範囲Ｒ１２で示したターンオフ時の損失である。そこで、ターンオン時間およびターンオフ時間を短くすることにより、スイッチング損失を少なくすることができる。また、導通損失は、図１７の範囲Ｒ１１で示したオン状態の損失である。そこで、オン抵抗を低減することにより、導通損失を少なくすることができる。
【００１３】
ターンオフ時間を短くするには、一つには、正孔の寿命を小さくするために格子欠陥などをＮ−型半導体層１０２に導入することが考えられている。もう一つには、ＩＧＢＴを構成しているＰ＋型シリコン基板１００から成るＰ＋型半導体層（コレクタ層）を薄くすることが考えられており、これにより、Ｎ−型半導体層１０２に入る正孔の量を制限し、ターンオフ時のフォールタイム（テイル電流の流れる時間、ターンオフ時間（図１７の範囲Ｒ１２））を短くでき、スイッチング損失を少なくすることが知られている。また、低オン抵抗を実現するには、Ｎ−型半導体層１０２を主とするＩＧＢＴを薄くする必要がある。
【００１４】
Ｐ型半導体層を薄く製造する方法として、エピタキシャル成長法やイオン注入法を用いてＰ＋型半導体層を形成する方法、あるいはＰ＋型シリコン基板上にＮ＋型半導体バッファ層、Ｎ−型半導体層を順次形成し、このＮ−型半導体層上にベース領域、エミッタ領域、ゲート電極、エミッタ電極を形成した後、Ｐ＋型シリコン基板を研削、研磨することが考えられる。
【００１５】
【発明が解決しようとする課題】
エピタキシャル成長法やイオン注入法を用いてＰ＋型半導体層を形成する方法では、Ｐ＋型半導体層の厚みを精度よく薄く形成することが可能であり、厚みの制御性も良く行うことが可能である。しかし、通常のＩＧＢＴ製造設備では、半導体基板は約５００μｍ以上の厚みが必要なため、耐圧が５００〜１０００Ｖ程度のものに対応する半導体の厚さが５０〜１００μｍ程度のものは、製造することが困難であるという問題点がある。
【００１６】
また、Ｐ＋型シリコン基板上にＮ＋型半導体バッファ層、Ｎ−型半導体層を順次に形成し、Ｎ−型半導体層上にベース領域、エミッタ領域、ゲート電極、エミッタ電極を形成した後、Ｐ＋型シリコン基板を研削、研磨する方法では、Ｐ＋型シリコン基板として通常のＩＧＢＴ製造設備に通すことが可能な厚みのものを用いて行うことが考えられるが、この方法は、機械加工によるものであるため、Ｐ＋型半導体層を数μｍにするには厚み寸法のばらつきが大きく厚み精度を確保することが困難であり、特性ばらつきの少ないＩＧＢＴを得ることが困難であるという問題がある。
【００１７】
さらに、Ｐ＋型半導体層を薄く形成することに加え、低オン抵抗の特性を得るために、ＩＧＢＴを薄く、例えば１００μｍ以下に形成する場合、ウエハの割れや熱処理時の反りなどの問題が発生する。また、一般的に使用されている製造設備では、５００μｍ程度のウエハを取り扱うものが多く、１００μｍ以下のものに対しては、搬送系に係わる部分の改造や熱処理時の反り対策の必要がある。
【００１８】
さらに、上述の方法のように薄いＰ型半導体層を形成する製造方法では、Ｎ＋型半導体層にＰ型不純物がイオン注入されているので、後工程における熱処理によってＰ型不純物が拡散し、Ｐ型半導体層の厚みが増えるとともに、ばらつきも大きくなるという問題がある。
【００１９】
本発明の目的は、上記の要望および問題に鑑み、これを有効に解決することにあり、設備を改造することなく薄型のデバイス、特にＩＧＢＴを形成することができ、さらに、薄いＰ型半導体層（コレクタ層）を精度よく形成することが可能な半導体装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段および作用】
本発明に係る半導体装置の製造方法は、上記目的を達成するため、次のように構成される。
【００２１】
第１の半導体装置の製造方法（請求項１に対応）は、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程と、第１半導体基板に形成した第１導電型の層、あるいは第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程と、第１半導体基板を所定の厚さに研磨する工程と、第１半導体基板に第２導電型のベース領域と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介するゲート電極とを形成する工程と、第２半導体基板の表面に選択的にマスクを形成する工程と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、酸化膜をストップ層として、第２半導体基板を除去する工程と、マスク、および露出している酸化膜を除去する工程と、封止を取り除く工程と、第１導電型の層の露出している部位に第２導電型の層を形成する工程と、第２導電型の層の表面に電極を形成する工程と、を具備することで特徴づけられる。
【００２２】
第１の半導体装置の製造方法によれば、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程と、第１半導体基板に形成した第１導電型の層、あるいは第２半導体基板のどちらか一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程と、第１半導体基板を所定の厚さに研磨する工程と、第１半導体基板に第２導電型のベース領域と、第１導電型のエミッタ領域と、エミッタ電極と、絶縁膜を介するゲート電極とを形成する工程と、第２半導体基板の表面に選択的にマスクを形成する工程と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、酸化膜をストップ層として、第２半導体基板を除去する工程と、マスク、および露出している酸化膜を除去する工程と、封止を取り除く工程と、第１導電型の層の露出している部位に第２導電型の層を形成する工程と、第２導電型の層の表面に電極を形成する工程と、を具備するため、第２半導体基板を設け、それを選択的にエッチングすることにより周囲縁に厚い部分を残存させたので、エミッタ、ゲート電極面側を製造する設備を改造することなく、第２導電型の層が薄く、かつ薄型の半導体装置を形成することが可能となるとともに、ウエハが薄くなり取り扱いが困難となることや、割れおよび反りの問題を解決することができる。また、最終工程で第２導電型の層を形成するため、製造過程に伴う熱履歴の影響を受けずに、薄くかつ不純物濃度が濃いコレクタ層を精度よく形成することが可能となる。
【００２３】
第２の半導体装置の製造方法（請求項２に対応）は、上記の各製造方法において、好ましくは、第２半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有することで特徴づけられる。
【００２４】
第２の半導体装置の製造方法によれば、第２半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有するため、第２半導体基板が薄くなり、マスクを形成する工程の後のエッチング工程におけるエッチング時間を短縮することができる。また、エッチング用のエッチング液の量を削減することができる。
【００２５】
第３の半導体装置の製造方法（請求項３に対応）は、上記の第１と第２の製造方法において、好ましくは、第１半導体基板のゲート電極とエミッタ電極を形成した面の封止は、第１半導体基板のゲート電極とエミッタ電極を形成した面を保護材を介してガラス基板に貼り付けることによって行うことで特徴づけられる。
【００２６】
第３の半導体装置の製造方法によれば、第１半導体基板のゲート電極とエミッタ電極を形成した面の封止は、第１半導体基板のゲート電極とエミッタ電極を形成した面を保護材を介してガラス基板に貼り付けることによって行うため、第２半導体層をエッチングする際に薬液からエミッタ・ゲート電極形成面を保護することができる。
【００２７】
【発明の実施の形態】
以下に、本発明の好適な実施形態を添付図面に基づいて説明する。
【００２８】
図１，２は、本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。ＩＧＢＴの製造工程は、ＩＧＢＴ基板形成工程（ＳＴ１０）とエミッタ・ゲート電極面側形成工程（ＳＴ２０）とコレクタ電極面側形成工程（ＳＴ３０）から成る。
【００２９】
ＩＧＢＴ基板形成工程（ＳＴ１０）は、第１半導体基板および第２半導体基板を準備し、第１半導体基板に第１半導体基板の不純物濃度よりも高濃度の不純物を含む第１導電型の層を形成する工程（第１導電層形成工程）（ＳＴ１１）と、第２半導体基板の表面にＳｉＯ２酸化膜を形成する工程（酸化膜形成工程）（ＳＴ１２）と、ＳｉＯ２酸化膜を形成した表面と第１半導体基板の第１導電型の層とを接合する基板接合工程（ＳＴ１３）と、第１半導体基板を所定の厚さに研磨する工程（第１半導体基板研磨工程）（ＳＴ１４）とから成っている。なお、第１半導体基板に形成した第２導電型の層あるいは、第２半導体基板の少なくとも一方の表面に酸化膜を形成し、第１半導体基板と第２半導体基板を酸化膜を介して接合する工程は、上記酸化膜形成工程と上記基板接合工程から成る。
【００３０】
エミッタ・ゲート電極面側形成工程（ＳＴ２０）は、第１半導体基板に絶縁膜を介するゲート電極形成する工程（ゲート電極形成工程）（ＳＴ２１）と、第１半導体基板に第２導電型のベース領域を形成する工程（ベース領域形成工程）（ＳＴ２２）と、ベース領域の表面に第１導電型のエミッタ領域を形成する工程（エミッタ領域形成工程）（ＳＴ２３）、エミッタ電極を形成する工程（エミッタ電極形成工程）（ＳＴ２４）から成っている。
【００３１】
コレクタ電極面側形成工程（ＳＴ３０）は、第２半導体基板を所定の厚さに研磨する工程（裏面研磨工程）（ＳＴ３１）と、第２半導体基板の表面に選択的にマスクを形成する工程（マスク形成工程）（ＳＴ３２）と、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止する封止工程（ＳＴ３３）と、酸化膜をストップ層として、第２半導体基板を除去する除去工程（ＳＴ３４）と、マスクおよび露出している酸化膜を除去する工程（マスク、酸化膜除去工程）（ＳＴ３５）と、封止を取り除く工程（封止除去工程）（ＳＴ３６）と、第２導電型の層を形成する工程（第２導電層形成工程）（ＳＴ３７）と、第２導電型の層の表面にコレクタ電極を形成する工程（コレクタ電極形成工程）（ＳＴ３８）とから成っている。なお、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止し、酸化膜をストップ層として、第２半導体基板を部分的に除去する工程は、上記封止工程と上記除去工程から成る。
【００３２】
ＩＧＢＴ基板形成工程（ＳＴ１０）は、次のように行われる。図３は、ＩＧＢＴ基板形成工程（ＳＴ１０）の各工程での半導体基板の断面図である。図３（ａ）において、第１半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、リン濃度１０１４ｃｍ−３以下のＮ−型単結晶シリコン基板１０と第２半導体基板として鏡面加工された厚さ５００μｍ、直径５〜６インチ（１２７〜１５２ｍｍ）、任意の不純物濃度で任意の導電型の単結晶シリコン基板１１をダミー基板として準備する。
【００３３】
第１導電層形成工程（ＳＴ１１）では、、図３（ｂ）において、Ｎ−型単結晶シリコン基板１０に、Ｎ−型単結晶シリコン基板１０のリン濃度よりも高い濃度、例えば、リン濃度１０１６〜１０１８ｃｍ−３の第１導電型であるＮ＋型シリコン層１２をエピタキシャル成長法により５〜２０μｍの厚さに形成する。
【００３４】
エピタキシャル成長法は、例えば、次のようにして行われる。Ｎ−型単結晶シリコン基板１０をエピタキシャル成長反応炉のサセプタ上に並べる。次に、水素雰囲気中でＮ−単結晶シリコン基板１０を１１５０℃まで加熱し、その後５リットル／ｍｉｎの流量のトリクロロシランと８０リットル／ｍｉｎの流量の水素に加えて０．２リットル／ｍｉｎの流量の水素希釈のホスフィンを供給し、２．０±０．１μｍ／ｍｉｎの成長速度で５分間堆積させ、層厚１０±１μｍのＮ＋型シリコン層を形成する。
【００３５】
なお、ここでは、Ｎ＋型シリコン層１２は、エピタキシャル成長法により堆積させたが、イオン注入後、熱拡散によりＮ＋型シリコン層１２を形成しても良い。
【００３６】
酸化膜形成工程（ＳＴ１２）では、図３（ｂ）において、第２半導体基板である単結晶シリコン基板１１の表面に熱酸化によりＳｉＯ２酸化膜１４を形成する。この熱酸化では、単結晶シリコン基板１１を、ウエハボートに設置し、このウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気し、同時に、電気炉の温度を１０００℃程度に加熱する。この状態で、３０分程度保つ。これにより、厚さ０．３μｍ程度のＳｉＯ２酸化膜１４が形成される。
【００３７】
その後、酸化膜１４を形成した表面と第１半導体基板の第１導電型の層とを接合する基板接合工程（ＳＴ１３）では、図３（ｃ）において、Ｎ＋型シリコン層１２およびＮ−型単結晶シリコン基板１０から成るシリコン基板とＳｉＯ２酸化膜１４を形成したシリコン基板を純水に付けた後、Ｎ＋型シリコン層１２側の面とＳｉＯ２酸化膜１４側の面を貼り合わせる。貼り合わせたウエハは電気炉内で１０００℃以上に加熱される。これにより、貼り合わせ基板１５が形成される。
【００３８】
第１半導体基板研磨工程（ＳＴ１４）では、図３（ｄ）において、貼り合わせ基板１５の第１半導体基板であるＮ−型単結晶シリコン基板１０を所定の厚さに研磨する。このとき、オン抵抗や耐圧などのデバイス特性を確保するために第１半導体基板であるＮ−型単結晶シリコン基板１０の厚み寸法を決め、研磨する。
【００３９】
この研磨では、例えば、メカノケミカルポリシング法を用い、ポリッシャに粒径０．０１〜０．５μｍの砥粒をアルカリ性研磨液中にコロイド状に分散させたもの介し、Ｎ−型単結晶シリコン基板１０の表面を研磨し、Ｎ−型単結晶シリコン基板１０の表面から単結晶シリコン基板１１のＳｉＯ２酸化膜の界面までの厚さを約１００μｍ以下になるようにする。このＮ−型単結晶シリコン基板１０の厚さは薄い方がオン電圧が小さいが、あまり薄いと耐圧が保てない。耐圧を６００Ｖ〜１２００Ｖにするには、この程度の厚さが適当となる。
【００４０】
なお、基板接合工程（ＳＴ１３）においては、ダミー基板である単結晶シリコン基板１１にだけ、ＳｉＯ２酸化膜１４を形成して接合したが、ＳｉＯ２酸化膜をＮ−型単結晶シリコン基板１０のＮ＋型シリコン層１２の表面上に形成し、単結晶シリコン基板１１にはＳｉＯ２酸化膜を形成しないでＮ−型単結晶シリコン基板１０と単結晶シリコン基板１１を接合しても良い。また、Ｎ−型単結晶シリコン基板１０と単結晶シリコン基板１１の両方の基板にＳｉＯ２酸化膜を形成し、ＳｉＯ２酸化膜を形成した表面同士を接合しても良い。
【００４１】
エミッタ・ゲート電極面側形成工程（ＳＴ２０）は、次のように行われる。図４，５は、エミッタ・ゲート電極面側形成工程（ＳＴ２０）の各工程での半導体基板の断面図である。
【００４２】
第１半導体基板に絶縁膜を介するゲート電極を形成するゲート電極形成工程（ＳＴ２１）では、図４（ａ）において、まず、Ｎ−型単結晶シリコン基板の表面（研磨面）１６を熱酸化し、酸化膜１７を形成する。
【００４３】
この熱酸化では、貼り合わせ基板１５をウエハボートに設置し、そのウエハボートを電気炉内の石英管内に設置する。次に、石英管内に水蒸気を導入し、それと同時に、電気炉の温度を９００℃程度に加熱する。その状態で、３０分程度保つ。それにより、厚さ０．１μｍ程度の酸化膜が形成される。
【００４４】
図４（ｂ）において、ゲート電極材の多結晶シリコンを堆積し、フォトレジストにより、ゲート電極を形成する以外の領域を開口とするマスクを形成し、多結晶シリコンをエッチングして、ゲート電極１８を形成する。
【００４５】
第１半導体基板に第２導電型のベース領域を形成するベース領域形成工程（ＳＴ２２）では、図４（ｃ）において、第１半導体基板であるＮ−型単結晶シリコン基板１０の酸化膜１７の下に第２導電型のＰ型導電領域をベース領域１９として、形成する。
【００４６】
例えば、ゲート電極１８が形成されたＮ−型単結晶シリコン基板１０の酸化膜１７の表面からイオン注入法によりボロンを注入し、その後、アニールして拡散することにより、ボロン濃度が１０１８ｃｍ−３以上の第２導電型の領域であるＰ型導電領域（ベース領域）１９を形成する。
【００４７】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、３０〜６０ｋｅＶの加速電圧、５×１０１４ｃｍ−２以上のドーズ量でボロンを注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００４８】
ベース領域の表面に第１導電型のエミッタ領域を形成するエミッタ領域形成工程（ＳＴ２３）は、図４（ｄ）において、ベース領域１９の一部に第１導電型であるＮ＋型の導電領域をエミッタ領域２０として形成する。
【００４９】
例えば、エミッタ領域を形成する領域を開口としてもつようにフォトレジストを塗布し、マスクとしたＮ−型単結晶シリコン基板１０の酸化膜１７の表面からイオン注入法によりヒ素を注入し、その後、アニールをすることにより、ヒ素濃度が１０１８ｃｍ−３以上で厚さ約０．５μｍの第１導電型の領域であるＮ＋型導電領域（エミッタ領域）２０を形成する。
【００５０】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、８０〜１００ｋｅＶの加速電圧、５×１０１４ｃｍ−２以上のドーズ量でヒ素を注入し、その後、アニール炉内で１０００℃で３０分から１時間、アニールを行う。
【００５１】
エミッタ電極を形成するエミッタ電極形成工程（ＳＴ２４）では、図５（ａ）において、まず、Ｎ−型単結晶シリコン基板上の酸化膜１７とゲート電極１８を覆うように絶縁膜を堆積し層間絶縁膜２１を形成する。この層間絶縁膜２１は、例えば、化学気相堆積法（ＣＶＤ法）やプラズマを利用して堆積したシリコン酸化膜やシリコン窒化膜などの電気的な絶縁性が高いものである。
【００５２】
次に、図５（ｂ）において、フォトレジストにより、ゲート電極周辺の領域以外の部分を開口とするマスクを用い、ドライエッチングにより層間絶縁膜２１と酸化膜１７を部分的に除去する。その後、アルミニウムなどの電極材料を蒸着などして堆積し、エミッタ電極２２を形成する（図５（ｃ））。
【００５３】
コレクタ電極面側形成工程（ＳＴ３０）は、次のように行われる。図６〜８は、コレクタ電極面側形成工程（ＳＴ３０）の各工程での半導体基板の断面図である。
【００５４】
コレクタ電極面側形成工程（ＳＴ３０）では、まず、裏面研磨工程（ＳＴ３１）で、単結晶シリコン基板１１を所定の厚さに研磨する（図６（ａ）参照）。これにより、設備のハンドリングが可能な厚さ、熱処理時の反りが少ない厚さを確保し、余分な部分を削り、後工程のエッチング時間削減、エッチング液削減を行うことができる。このとき、単結晶シリコン基板の厚さが１００μｍであり、貼り合わせ基板全体の厚さとして約２００μｍになるようにする。また、図６〜９においては、図５で示したエミッタ・ゲート電極面側の構造は省略して示してある。
【００５５】
第２半導体基板である単結晶シリコン基板１１の表面にマスクとして選択的にＣＶＤ膜２３を形成するマスク形成工程（ＳＴ３２）では、まず図６（ｂ）において、単結晶シリコン基板１１にＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）により、３０００オングストロームの膜厚のＣＶＤ膜２３をマスク（無機系絶縁層）として成膜する。ＣＶＤは３００℃程度の温度で行うため、先に形成されたゲート・エミッタ電極側の構造の熱的破壊を起こらないようにすることができる。
【００５６】
次に、図６（ｃ）において、フォトレジストによりＣＶＤ膜２３をパターニングする。これにより、少なくともチップを形成する部分のＣＶＤ膜２３を除去する。このときのパターンとして、図１０で示すようなパターンで形成する。図１０で示された斜線の部分はＣＶＤ膜２３が残った部分であり、斜線のない部分はＣＶＤ膜２３を除去した部分である。複数の正方形はデバイス形成部である。
【００５７】
貼り合わせ基板１５の単結晶シリコン基板１１上に堆積したＣＶＤ膜２３の上にレジスト２４をスピンコータなどにより、均一に塗布する。次に、ＣＶＤ膜２３を除去する部分が光を通すようになっているマスクを貼り合わせ基板１５のＣＶＤ膜２３上のレジスト２４に密着させ、レジスト２４が反応する波長の光により露光し、その後、現像液に浸けることによりレジスト２４の露光された部分が溶け、開口部２５を形成する。現像液は、リンス液により洗浄する。その後、レジスト２４中に存在する現像液あるいはリンス液を除き、レジスト２４とＣＶＤ膜２３との接着性を増すため、ポストベークを行う。
【００５８】
次に、図６（ｄ）において、反応性イオンエッチング（ＲＩＥ）により、レジスト２４の開口部２５のＣＶＤ膜２３をエッチングし、レジスト２４を剥離する。
【００５９】
なお、パターンとして、図１１，１２で示すようなパターンも考えられる。図中、斜線の部分はＣＶＤ膜２３が残った部分であり、斜線のない部分はＣＶＤ膜２３を除去した部分である。複数の正方形はデバイス形成部である。
【００６０】
次に、第１半導体基板に形成するゲート電極とエミッタ電極側の面を封止する封止工程（ＳＴ３３）では、図７（ａ）において、貼り合わせ基板１５の第１半導体基板であるＮ−型単結晶シリコン基板１０に形成したゲート電極１８とエミッタ電極２２を有する面を保護剤（ワックス）２６を介してガラス基板２７にホットプレート上で加熱して貼り付ける。これにより、貼り合わせ基板１５のゲート電極１８とエミッタ電極２２側の面が封止され、後工程で用いるエッチング薬液から保護することができる。
【００６１】
封止後、ＳｉＯ２酸化膜１４をストップ層として、第２半導体基板を除去する除去工程（ＳＴ３４）では、図７（ｂ）において、ＣＶＤ膜２３をマスクとして、また、ＳｉＯ２酸化膜１４をストップ層として、エッチング液により第２半導体基板である単結晶シリコン基板１１を部分的に除去する。
【００６２】
その後、ＣＶＤ膜２３および露出しているＳｉＯ２酸化膜１４を除去するマスク、酸化膜除去工程（ＳＴ３５）では、図７（ｃ）において、フッ酸などに浸けることにより除去する。
【００６３】
封止を取り除く封止除去工程（ＳＴ３６）では、ガラス付きの貼り合わせ基板をホットプレートなどで加熱し、ガラスをスライドさせながら取り去る（図７（ａ）参照）。また、ワックスも薬液で除去する。
【００６４】
第２導電型の層を形成する工程（第２導電層形成工程）（ＳＴ３７）では、図８（ｂ）において、Ｎ＋型シリコン層１２の露出している部位にボロン（Ｂ）を注入し、その後、アニールをすることにより、ボロン濃度が１０１８ｃｍ−３以上で第２導電型の層であるＰ＋型シリコン層１３を形成する。
【００６５】
このイオン注入では、イオン注入装置の試料台に貼り合わせ基板１５を設置し、５〜６０ｋｅＶの加速電圧、１×１０１４ｃｍ−２以上のドーズ量でボロン（Ｂ）を注入し、その後、アニール炉内でアニール（熱処理）を行う。この熱処理の際、デバイスを壊さないように、例えばＡｌ（電極）の溶解温度６００℃以下の温度で行なう。
【００６６】
第２導電型の層の表面にコレクタ電極を形成するコレクタ電極形成工程（ＳＴ３８）では、図８（ｃ）において、第２導電型の層であるＰ＋型シリコン層１３の表面の酸化膜（自然酸化膜を含む）をフッ酸等で除去した後にアルミニウムなどの電極材料をスパッタリングなどにより形成する。このようにして得られたウエハ２９からダイシングすることにより、チップが形成される（図８（ｄ）参照）。
【００６７】
なお、このコレクタ電極面側形成工程（ＳＴ３０）では、裏面研磨工程（ＳＴ３１）において、貼り合わせ基板１５の第２半導体基板である単結晶シリコン基板１１を所定厚に研磨してから行ったが、研磨しないでそのまま、この工程を行っても良い。この場合、後工程でのエッチング時間は長くなり、薬液は削減できなくなるが、研磨時間を削減することができる。
【００６８】
また、このコレクタ電極面側形成工程（ＳＴ３０）では、マスク、酸化膜除去工程（ＳＴ３５）において、酸化膜を除去したが、図９で示すように酸化膜を薄く残しても良い。この場合、薄い酸化膜１４ａが後工程である第２導電層形成工程（ＳＴ３７）でのイオン注入によるダメージ防止となる。
【００６９】
以上のように、第２半導体基板を第１半導体基板に接合し、第２半導体基板を選択的にエッチングすることにより周囲縁に厚い部分を残存させたので、ウエハが薄くなり取り扱いが困難となることや、割れおよび反りの問題を解決することができる。その結果、設備を改造することなく、薄型のデバイスを形成することが可能となる。また、この方法では、Ｐ＋型シリコン層を最終工程で形成するため、製造過程における加熱によるＰ型不純物の熱拡散が少なくなる。すなわち、製造過程に伴う熱履歴（諸工程の温度、時間などの熱プロファイル）の影響を受けずに、薄くかつ不純物濃度が濃いコレクタ層を精度よく形成することができる。これによりスイッチング損失を低減することができる。
【００７０】
なお、本実施形態においては、工程説明中のＰとＮの極性を逆にした逆極性タイプのものでも良い。
【００７１】
【発明の効果】
以上の説明で明らかなように本発明によれば、次の効果を奏する。
【００７２】
Ｐ＋型半導体層を薄く形成すると共に、低オン抵抗の特性を得るために半導体装置を薄型に形成する際、第２半導体基板を第１半導体基板に接合し、第１半導体基板に半導体装置を形成した後、第２半導体基板を選択的にエッチングし、半導体装置を薄型に形成すると共に、半導体装置の周囲縁に厚い部分を残存させたので、薄型ウエハの取り扱いが困難になることや割れおよび反りの問題を解消し、設備を改造することなく、薄型の半導体装置を製造することができる。また、最終工程で第２導電型の層を形成するため、製造過程に伴う熱履歴の影響を受けずに、薄くかつ不純物濃度が濃いコレクタ層を精度よく形成することができる。
【００７３】
また、第２半導体基板を第１半導体基板に接合し、通常の設備を用いて第１半導体基板に半導体装置を形成するので、薄型の半導体装置であっても、Ｐ＋型半導体層をイオン注入法により厚み精度が良く、かつ厚み形成の制御性を良くすることができる。
【００７４】
上記の効果に加えて、第２半導体基板の表面に選択的にマスクを形成する工程の前工程として、第２半導体基板を所定の厚さに研磨する工程を有するため、第２半導体基板を薄くするので、マスクを形成する工程の後のエッチング工程におけるエッチング時間を短縮することができる。また、エッチング用の薬液を削減することができる。
【００７５】
上記の効果に加えて、第１半導体基板に形成するゲート電極とエミッタ電極側の面の封止は、第１半導体基板に形成するゲート電極とエミッタ電極側の面を保護材を介してガラス基板に貼り付けることによって行うため、第２半導体層をエッチングする際に薬液からエミッタ・ゲート電極形成面を保護することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図２】本発明の実施形態に係る半導体装置の製造方法により絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を製造する工程を示すフローチャートである。
【図３】ＩＧＢＴ基板形成工程の各工程での半導体基板の断面図である。
【図４】エミッタ・ゲート電極面側形成工程の各工程での半導体基板の断面図である。
【図５】エミッタ・ゲート電極面側形成工程の各工程での半導体基板の断面図である。
【図６】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図７】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図８】コレクタ電極面側形成工程の各工程での半導体基板の断面図である。
【図９】酸化膜除去工程での半導体基板の断面図である。
【図１０】ＣＶＤ膜のマスクパターンである。
【図１１】ＣＶＤ膜のマスクパターンである。
【図１２】ＣＶＤ膜のマスクパターンである。
【図１３】従来のＩＧＢＴの製造工程を示すフローチャートである。
【図１４】ＩＧＢＴ基板形成工程における半導体基板の断面図である。
【図１５】デバイス形成工程における半導体基板の断面図である。
【図１６】ＩＧＢＴの断面図である。
【図１７】コレクタ電圧ＶＣＥとコレクタ電流ＩＣＥの時間変化を表すグラフである。
【符号の説明】
１０　　　Ｎ−型単結晶シリコン基板
１１　　　単結晶シリコン基板
１２　　　Ｎ＋型シリコン層
１３　　　Ｐ＋型シリコン層
１４　　　ＳｉＯ２酸化膜
１５　　　貼り合わせ基板
１６　　　研磨面
１７　　　酸化膜
１８　　　ゲート電極
１９　　　ベース領域
２０　　　エミッタ領域
２１　　　層間絶縁膜
２２　　　エミッタ電極
２３　　　ＣＶＤ膜
２４　　　レジスト
２５　　　開口部
２６　　　保護材（ワックス）
２７　　　ガラス基板
２９　　　ウエハ
ＳＴ１０　ＩＧＢＴ基板形成工程
ＳＴ１１　第１導電層形成工程
ＳＴ１２　酸化膜形成工程
ＳＴ１３　基板接合工程
ＳＴ１４　第１半導体基板研磨工程
ＳＴ２０　エミッタ・ゲート電極面側形成工程
ＳＴ２１　ゲート電極形成工程
ＳＴ２２　ベース領域形成工程
ＳＴ２３　エミッタ領域形成工程
ＳＴ２４　エミッタ電極形成工程
ＳＴ３０　コレクタ電極面側形成工程
ＳＴ３１　裏面研磨工程
ＳＴ３２　マスク形成工程
ＳＴ３３　封止工程
ＳＴ３４　除去工程
ＳＴ３５　マスク、酸化膜除去工程
ＳＴ３６　封止除去工程
ＳＴ３７　第２導電層形成工程
ＳＴ３８　コレクタ電極形成工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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