(57)【要約】【課題】パターンが疎な領域と密な領域を有する基板上に均一な膜厚で膜を堆積した半導体装置を提供する。【解決手段】半導体装置のゲート電極を形成するレイヤーの、トランジスタの回路を形成しない部分に、トランジスタの一部として機能しないダミー電極を形成することより、ゲート電極のパターンが密に形成された部分と疎に形成された部分を有する半導体集積回路装置であっても、ゲート電極上に膜厚均一性の良いシリコン窒化膜等の膜を堆積でき、全体として良好な性能の半導体集積回路装置を形成することができる。【選択図】図４
2004014954.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域と前記素子分離領域に囲まれた主表面が形成された半導体基板と、主表面上に形成されるゲート電極と、前記電極側面に形成されるサイドウォールと、前記ゲート電極を含む前記主表面に堆積され前記ゲート電極の上部端より上方に端面を形成する層間絶縁膜と、前記層間絶縁膜上に形成される配線と、を備え、
前記基板に対するゲート電極の位置する高さの領域に位置し、前記主表面上に形成された突起を有し、前記ゲート電極は前記配線と電気的に連絡され、前記突起は前記配線と電気的に非連絡になるよう構成したことを特徴とする半導体装置。
【請求項２】
請求項１において、多数のメモリが形成されるメモリ部における前記ゲート電極に対する前記突起の割合より、前記メモリ部の周囲に形成される周辺回路における前記ゲート電極に対する前記突起の割合の方が多くなるよう形成されたことを特徴とする半導体装置。
【請求項３】
請求項１において、前記層間絶縁膜にはコンタクトホールが形成され、多数のメモリが形成されるメモリ部における前記層間絶縁膜が形成された層の界面であって、前記素子分離領域、半導体基板、前記ゲート電極及び前記突起に対向する界面における所定の基板単位面積での表面積より、前記メモリ部の周囲に形成される周辺回路における前記ゲート電極及び前記突起の界面における所定の基板単位面積での表面積の方が小さくなるよう形成されたことを特徴とする半導体装置。
【請求項４】
請求項１において、前記層間絶縁膜にはコンタクトホールが形成され、多数のメモリが形成されるメモリ部における前記層間絶縁膜が形成された層の界面であって、前記素子分離領域、半導体基板、前記ゲート電極及び前記突起に対向する界面における所定の基板単位面積での表面積に対して、前記メモリ部の周囲に形成される周辺回路における前記ゲート電極及び前記突起の界面における所定の基板単位面積での表面積が、１／２倍以上１．５倍以下の範囲になるよう形成されたことを特徴とする半導体装置。
【請求項５】
請求項１において、前記層間絶縁膜にはコンタクトホールが形成され、多数のメモリが形成されるメモリ部における前記層間絶縁膜が形成された層の界面であって、前記素子分離領域、半導体基板、前記ゲート電極及び前記突起に対向する界面における所定の基板単位面積での表面積に対して、前記メモリ部の周囲に形成される周辺回路における前記ゲート電極及び前記突起の界面における所定の基板単位面積での表面積が、０．７倍以上１．１倍以下の範囲になるよう形成されたことを特徴とする半導体装置。
【請求項６】
素子分離領域と前記素子分離領域に囲まれた主表面が形成された半導体基板と、主表面上に形成される第一材料を有するゲート電極と、前記電極側面に形成される第二の材料を有するサイドウォールと、を備え、
前記基板に対する高さがゲート電極の位置する領域に位置し、前記第一材料を有する突起と前記突起の側面に形成される前記第二材料を有するサイドウォールとを有し、前記ゲート電極は対応するソース・ドレイン領域を備え、前記突起は対応するソース・ドレイン領域を非設置とすることを特徴とする半導体装置。
【請求項７】
素子分離領域と前記素子分離領域に囲まれた主表面が形成された半導体基板と、主表面上に形成される第一材料を有するゲート電極と、前記電極側面に形成される第二の材料を有するサイドウォールと、前記ゲート電極を含む前記主表面に堆積される層間絶縁膜と、を備え、
前記基板に対する高さがゲート電極の位置する領域に位置し、前記第一材料を有する突起と前記突起の側面に形成される前記第二材料を有するサイドウォールとを有し、前記突起は電気的に絶縁されていることを特徴とする半導体装置。
【請求項８】
素子分離領域と前記素子分離領域に囲まれた主表面が形成された半導体基板と、主表面上に形成される第一材料を有する第一の突起と、前記電極側面に形成される第二の材料を有するサイドウォールと、前記ゲート電極を含む前記主表面に堆積される層間絶縁膜と、前記層間絶縁膜上に形成され前記ゲート電極に電気的に連絡する配線と、を備え、
前記基板対する高さがゲート電極が形成された領域に位置し、前記第一材料を有する第二突起と前記突起の側面に形成される前記第二材料を有するサイドウォールとを有し、前記第一の突起はトランジスタ回路の一部を構成し、前記第二の突起はトランジスタ回路を構成しないよう形成された領域を含むことを特徴とする半導体装置。
【請求項９】
半導体基板の一主面に素子分離領域を形成する工程、
前記一主面上にゲート電極となる第一の突起を形成する工程、
前記第一の突起の側面にサイドウォールを形成する工程、
前記第一の突起及びサイドウォールを含む領域上に前記ゲート電極の上部端より上方に端面を有する層間絶縁膜を形成する工程、
前記第一の突起に対応して層間絶縁膜にコンタクトホールを形成する工程、
前記コンタクトホールに導電性材料を充填し前記層間絶縁膜上に配線を形成する工程、をと有し、
前記素子分離領域を形成する工程と前記サイドウォールを形成する工程との間に、前記一主面上であって、前記基板からの高さが前記ゲート電極と同じ領域に、第二の突起を形成する工程を有し、
前記第一の突起はコンタクトホールを介して前記配線と電気的に連絡し、前記第二の突起は前記配線と非連絡とするよう形成されることを特徴とする半導体装置の製造方法。
【請求項１０】
半導体基板の一主面に素子分離領域を形成する工程、
前記一主面上にゲート電極となる第一の突起を形成する工程、
前記第一の突起の側面にサイドウォールを形成する工程、
前記第一の突起及びサイドウォールを含む領域上に前記ゲート電極の上部端より上方に端面を有する層間絶縁膜を形成する工程、
前記第一の突起に対応して層間絶縁膜にコンタクトホールを形成する工程、
前記コンタクトホールに導電性材料を充填し前記層間絶縁膜上に配線を形成する工程、をと有し、
前記一主面上にゲート電極となる第一の突起を形成する工程は、
第一の材料を有する第一の層を前記一主面上に形成する工程と、
前記第一の層の不要部を除去して前記第一の突起と第二の突起とを分離形成する工程、とを有し、
前記第一の突起はコンタクトホールを介して前記配線と電気的に連絡し、前記第二の突起は前記配線と非連絡とするよう形成されることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項９において、多数のメモリが形成されるメモリ部と前記メモリ部の周囲に形成される周辺回路部とを備え、前記メモリ部における前記第一の突起に対する前記第二突起の割合より、前記周辺回路部における前記第一の突起に対する前記第二の突起の割合の方が少なくなるよう形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項９において、多数のメモリが形成されるメモリ部と前記メモリ部の周囲に形成される周辺回路部とを備え、前記メモリ部における前記第一の突起を形成後であって前記サイドウォールを形成する前の前記第一の突起及び第二の突起の界面における所定の基板単位面積での表面積より、前記周辺回路部における前記第一の突起を形成後であって前記サイドウォールを形成する前の前記第一の突起及び第二の突起を含む表面における所定の基板単位面積での表面積の方が小さくなるよう形成されたことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、前記メモリ部における前記表面積に対して、前記周辺回路部における前記表面積が、１／２倍以上１．５倍以下の範囲になるよう形成されたことを特徴とする半導体装置。
【請求項１４】
請求項１２において、前記メモリ部における前記表面積に対して、前記周辺回路部における前記表面積が、０．７倍以上１．１倍以下の範囲になるよう形成されたことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、半導体基板上にゲート電極が形成された半導体装置に関する。
【０００２】
【従来の技術】
半導体装置の高密度化・微細化に伴い、基板と外部配線の接続部であるコンタクトの孔も狭くなり、通常のマスク合わせによるリソグラフィでは、わずかのずれも許されず、非常に困難になってきた。そこで、例えば特開平１１―１７１４７号公報にあるように、マスク合わせが多少ずれてもコンタクトホールの位置は正確に保たれるセルフアラインコンタクト（ＳＡＣ）法が用いられるようになってきた。
【０００３】
【発明が解決しようとする課題】
ＳＡＣ法は、近接するゲート間に微細なコンタクトホールを形成する場合に適している。基本的には、ドライエッチングにおける２種の膜の選択比を利用している。具体的には、ゲート電極側壁にシリコン酸化膜のスペーサを形成した後、全面にシリコン窒化膜を堆積させ、次にシリコン酸化膜で完全に埋め込む。その後は、オーバーサイズのマスクパターンを用いてドライエッチングを行う。この時、ゲート電極側壁のシリコン窒化膜のエッチング速度がシリコン酸化膜に比べて充分遅いため、オーバーサイズのマスクが多少ずれてもコンタクトホールは正確に形成されるのである。
【０００４】
このＳＡＣ法においては、シリコン窒化膜を、基板上全面にわたってなるべく均一につけることが要求される。それは、シリコン窒化膜の膜厚が場所によって変化していると、その後のドライエッチング処理において、膜厚が厚いところではエッチング残りが生じ、逆に膜厚が薄いところでは基板をエッチングしすぎてダメージを与えてしまうという問題が生じるためである。
【０００５】
シリコン窒化膜は、セルフアラインコンタクトの他に、ゲート電極のサイドウォールスペーサにも用いられている。サイドウォールスペーサのシリコン窒化膜では、シリコン窒化膜の膜厚が基板に作られるエクステンション領域（浅い接合領域）を決める。そのため、ここでも膜厚の均一性が重要となる。
【０００６】
また、半導体装置の微細化と基板の大口径化に伴い、ショートチャネル化や基板の熱歪みによる欠陥の発生を防ぐため、基板にかける熱負荷（温度及び熱をかける時間）を低減する必要が生じている。そこで、シリコン窒化膜の成膜には、従来、数十枚以上の基板を同時に処理するバッチ式熱ＣＶＤ装置が用いられているが、成膜速度が早く、処理時間を短縮でき、熱負荷を低減できる枚葉式熱ＣＶＤ装置の適用が進んでいる。
【０００７】
一般に、メモリＬＳＩは、一つのチップ内にメモリマット部と周辺回路部を含んでいる。このうち、メモリマット部は、記憶容量を大きくするために、メモリセルを構成するトランジスタ同士が極めて密に配置される。しかし、周辺回路部は、メモリマット部に比べてトランジスタ同士が疎に配置される。そのため、トランジスタのゲート電極を基板上に形成すると、ゲート電極のパターンが密な領域（メモリマット部）と疎な領域（周辺回路部）とが生じる。本発明者らはそのような基板に、枚葉熱ＣＶＤ装置を用いてシリコン窒化膜を成膜すると、パターンが密なところの膜厚がパターンの疎なところの膜厚より薄くなってしまう問題が明らかにした。これにより、部分的に十分な性能の素子が形成できない恐れがある。
【０００８】
本発明は上記課題に鑑みてなされたものであり、本発明の目的は、前記課題を解決して、良好な素子を備えた半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は、前記課題を解決するために、半導体装置のゲート電極を形成するレイヤーの、トランジスタの回路を形成しない部分に、トランジスタの一部として機能しないダミー電極を形成する。
これにより、ゲート電極のパターンが密に形成された部分と疎に形成された部分を有する半導体集積回路装置であっても、ゲート電極上に膜厚均一性の良いシリコン窒化膜等の膜を堆積でき、全体として良好な性能の半導体集積回路装置を形成することができる。
【００１０】
例えば半導体装置として以下の形態をとることができる。
（１）上部配線との電気的連絡素子分離領域と前記素子分離領域に囲まれた主表面が形成された半導体基板と、主表面上に形成されるゲート電極と、前記電極側面に形成されるサイドウォールと、前記ゲート電極を含む前記主表面に堆積され前記ゲート電極の上部端より上方に端面を形成する層間絶縁膜と、前記層間絶縁膜上に形成される配線と、を備え
前記基板に対するゲート電極の位置する高さの領域に位置し、前記主面上に形成された突起を有し、前記ゲート電極は前記配線と電気的に連絡され、前記突起は前記配線と電気的に非連絡になるよう構成する。
【００１１】
ゲート電極はコンタクトホールにより電気的に連絡し、突起はコンタクトホールを非設置として電気的に絶縁するようにすることができる。
（２）（１）において、多数のメモリが形成されるメモリ部における前記ゲート電極に対する前記突起の割合より、前記メモリ部の周囲に形成される周辺回路における前記ゲート電極に対する前記突起の割合の方が多くなるよう形成される。なお、前記数値関係においては一方がゼロの場合を含む。前記メモリ部とは例えば図１におけるメモリマットのように多数のメモリが密集して形成される領域であることができる
（３）（１）或いは（２）において、多数のメモリが形成されるメモリ部における前記層間絶縁膜が形成された層の界面であって、前記素子分離領域、半導体基板、前記ゲート電極及び前記突起に対向する界面における所定の基板単位面積での表面積より、前記メモリ部の周囲に形成される周辺回路における前記ゲート電極及び前記突起の界面における所定の基板単位面積での表面積の方が小さくなるよう形成される。
【００１２】
ここで所定の基板単位面積とは、メモリ部及び周辺回路全体として見ることが理想的であるが、簡便に比較するために、メモリ部の中央部付近と周辺回路を構成する出力回路その他の各回路の中央分部付近、或いはメモリ部とメモリ部との間に形成されるトランジスタを構成しない領域等を比較対照とすることが考えられる。
【００１３】
なお、更に、ゲート電極が疎に形成されている領域の表面積、及び、ゲート電極が形成されていない領域の表面積が、ゲート電極が密に形成されている領域の表面積の１／２以上１．５倍以下となるように、ダミー電極である突起を形成する。
（４）（１）から（４）の何れかにおいて、多数のメモリが形成されるメモリ部における前記ゲート電極及び前記突起の界面における所定の基板単位面積での表面積に対して、前記メモリ部の周囲に形成される周辺回路における前記ゲート電極及び前記突起の界面における所定の基板単位面積での表面積が、１／２倍以上１．５倍以下の範囲になるよう形成される。
（５）（１）から（５）の何れかにおいて、多数のメモリが形成されるメモリ部における前記ゲート電極及び前記突起の界面における所定の基板単位面積での表面積に対して、前記メモリ部の周囲に形成される周辺回路における前記ゲート電極及び前記突起の界面における所定の基板単位面積での表面積が、０．７倍以上１．１倍以下の範囲になるよう形成される。
（６）ダミーパターンとしての前記突起はゲート電極に対応するソースドレイン領域を非設置とする。
【００１４】
具体的には、素子分離領域と前記素子分離領域に囲まれた主表面が形成された半導体基板と、主表面上に形成される第一材料を有するゲート電極と、前記電極側面に形成される第二の材料を有するサイドウォールと、を備え前記基板に対する高さがゲート電極の位置する領域に位置し、前記第一材料を有する突起と前記突起の側面に形成される前記第二材料を有するサイドウォールとを有し、前記ゲート電極は対応するソース・ドレイン領域を備え、前記突起は対応するソース・ドレイン領域を非設置とする。
（７）素子分離領域と前記素子分離領域に囲まれた主表面が形成された半導体基板と、主表面上に形成される第一材料を有するゲート電極と、前記電極側面に形成される第二の材料を有するサイドウォールと、前記ゲート電極を含む前記主表面に堆積される層間絶縁膜と、を備え前記基板に対する高さがゲート電極の位置する領域に位置し、前記第一材料を有する突起と前記突起の側面に形成される前記第二材料を有するサイドウォールとを有し、前記突起は電気的に絶縁されている。
（８）上部配線との電気的連絡素子分離領域と前記素子分離領域に囲まれた主表面が形成された半導体基板と、主表面上に形成される第一材料を有する第一の突起と、前記電極側面に形成される第二の材料を有するサイドウォールと、前記ゲート電極を含む前記主表面に堆積される層間絶縁膜と、前記層間絶縁膜上に形成され前記ゲート電極に電気的に連絡する配線と、を備え前記基板対する高さがゲート電極が形成された領域に位置し、前記第一材料を有する第二突起と前記突起の側面に形成される前記第二材料を有するサイドウォールとを有し、前記第一の突起はトランジスタ回路の一部を構成し、前記第二の突起はトランジスタ回路を構成しないよう形成された領域を有する。
（９）半導体装置の製法としては、半導体基板の一主面に素子分離領域を形成する工程、前記一主面上にゲート電極となる第一の突起を形成する工程、前記第一の突起の側面にサイドウォールを形成する工程、前記第一の突起及びサイドウォールを含む領域上に前記ゲート電極の上部端より上方に端面を有する層間絶縁膜を形成する工程、前記第一の突起に対応して層間絶縁膜にコンタクトホールを形成する工程、前記コンタクトホールに導電性材料を充填し前記層間絶縁膜上に配線を形成する工程、をと有し、前記素子分離領域を形成する工程と前記サイドウォールを形成する工程との間に、前記一主面上であって、前記基板からの高さが前記ゲート電極と同じ領域に、第二の突起を形成する工程を有し、前記第一の突起はコンタクトホールを介して前記配線と電気的に連絡し、前記第二の突起は前記配線と非連絡とするよう形成されることを特徴とする。
（１０）半導体基板の一主面に素子分離領域を形成する工程、前記一主面上にゲート電極となる第一の突起を形成する工程、前記第一の突起の側面にサイドウォールを形成する工程、前記第一の突起及びサイドウォールを含む領域上に前記ゲート電極の上部端より上方に端面を有する層間絶縁膜を形成する工程、前記第一の突起に対応して層間絶縁膜にコンタクトホールを形成する工程、前記コンタクトホールに導電性材料を充填し前記層間絶縁膜上に配線を形成する工程、をと有し、前記一主面上にゲート電極となる第一の突起を形成する工程は、第一の材料を有する第一の層を前記一主面上に形成する工程と、前記第一の層の不要部を除去して前記第一の突起と第二の突起とを分離形成する工程、とを有し、前記第一の突起はコンタクトホールを介して前記配線と電気的に連絡し、前記第二の突起は前記配線と非連絡とするよう形成されることを特徴とする。
【００１５】
【発明の実施の形態】
本発明による半導体集積回路装置の実施例を第１図から第１２図により説明する。なお、本発明は、以下に例示する製品にのみ適応できるものではなく、他のトランジスタを備えた半導体装置に適応できることは言うまでもない。また、以下に記載する形態に限られるのではなく、本発明の作用を得られる範囲で適宜変更をすることができる。
【００１６】
図１に本実施例の携帯用電子機器などに内臓されて使用されるＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）が形成されたチップ１Ａのブロック図を示す。図にあるように、チップ１Ａには、メモリマットからなるメモリ部と、前記メモリ部の周辺に形成される、入出力回路、コントロール回路及び基準電圧発生回路などからなる周辺回路とが形成されている。
図２は、上記記憶部に形成されたメモリセルの等価回路図である。ＳＲＡＭのメモリセルは、一対の相補性データ線（ＤＬ、ＤＬ）とワード線（ＷＬ）との交差部に配置された一対の駆動用ＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）（Ｑｄ１、Ｑｄ２）、一対の負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）及び一対の転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）によって構成されている。
【００１７】
図４に、ゲート電極まで形成した状態のＳＲＡＭの断面を模式的に示す。図中、１は１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１で、シリコン酸化膜５で埋め込まれた素子分離溝４や、ｎ型ウェル６、ｐ型ウェル７があり、それらの上にゲート酸化膜８が形成されている。さらに、ゲート酸化膜８の上に、ゲート電極９Ａから９Ｅが形成されている。
【００１８】
ゲート電極９Ａ、９Ｂ、９Ｃは、メモリセルの一部を構成するＭＩＳＦＥＴである。具体的には、９Ａは転送用ＭＩＳＦＥＴ（Ｑｔ１、Ｑｔ２）のゲート電極及びワード線ＷＬとして使用され、９Ｂは駆動用ＭＩＳＦＥＴ（Ｑｄ１、Ｑｄ２）のゲート電極、９Ｃは負荷用ＭＩＳＦＥＴ（Ｑｐ１、Ｑｐ２）のゲート電極として使用されることができる。ゲート電極９Ｄ、９Ｅは周辺回路の一部を構成するゲート電極である。
【００１９】
一のメモリセルを構成する６個のＭＩＳＦＥＴ（駆動用ＭＩＳＦＥＴ、負荷用ＭＩＳＦＥＴ、転送用ＭＩＳＦＥＴ）は極めて密に配置されるため、ゲート電極９Ａ〜９Ｃは互いに近接して配置される。これに対し、周辺回路を構成するＭＩＳＦＥＴは疎に配置されるため、ゲート電極９Ｄ、９Ｅは互いに離間して配置される。そのため、基板１の主面上にゲート電極９Ａ〜９Ｅを形成すると、基板の主面に区画された複数のチップ領域のそれぞれには、ゲート電極パターンが密な領域（メモリマット部）と疎な領域（周辺回路）とが生じる。
【００２０】
このようにゲート電極パターンに疎密がある状態で、枚葉熱ＣＶＤ装置によりシリコン窒化膜１２を堆積すると、パターンが密なところの膜厚が疎なところの膜厚より薄くなってしまう問題が発生する。
【００２１】
そして、パターンが疎な部分にダミーパターン９Ｆ、９Ｇ、９Ｈを形成する。なお、これらの形状は例えば、角柱状である。
【００２２】
前記構成は、周知技術を用いて形成するようにしてもよい。基板１に、ハ゜ット酸化膜を形成し、その上に酸化防止膜（窒化膜等）を堆積する。そして、素子分離領域をパターンニングしてエッチングすることにより基板１に素子分離用の溝を形成する。次に、前記溝に前記基板１より導電性の低い材料（酸化シリコン膜等）を埋め込む。溝を埋める工程において基板上に堆積した前記酸化シリコン等の材料を除去する。そして、パット酸化膜を除去して基板表面を露出してゲート酸化膜を基板に形成する。その後、その上にゲート電極（９Ａ−Ｅ）を形成する。また、ダミーパターン（９Ｆ−Ｈ）であるダミーゲート電極を形成する。
【００２３】
ダミーパターンは基板上に、ゲート電極材料を堆積し、その後パターンニングすして不要部を除去し、ゲート電極とダミーパターンを残すようにして形成することができる。つまり、ダミーパターンは、ゲート電極と同じ材料で構成するようにして（例えば多結晶シリコン）、フォトレジスト膜をマスクにしてゲート電極をエッチングにより形成する時に、ダミーパターン部もエッチングされずに残るようなフォトレジスト膜のパターンにしておき、ゲート電極と一緒にダミーパターンを作ることが好ましい。
【００２４】
たとえば、素子分離溝内に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍａｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ，化学的機械的研磨）後の平坦性向上等のために、素子分離絶縁膜で囲まれた素子分離溝ダミーパターンが形成されている場合は、本実施例のダミー電極の少なくとも一部が前記素子分離溝ダミーパターンの上に位置するように配置されていることができる。ダミーパターンは図では明記していないが、素子分離溝の中に形成され、例えば、隣接する素子形成領域のゲート絶縁膜下の基板の高さより低い上端を有する。素子分離溝底から基板が突出している状態であることができる。また、より好ましくは、前記ダミー電極は複数の前記素子分離溝ダミーパターン上に位置するように配置されている。一部が前記本実施例のダミー電極の四隅が、前記ダミーパターンに接するように、ダミー電極を形成してよい。また、ダミー電極は、ダミー電極同士の間隔は、０．３μｍ以上離し、ゲート電極からは、０．８μｍ以上離して形成した。また、メモリマットとその周囲との境界などのように、素子が密の領域と粗の領域との境界から同様に０．８μｍ以上離して配置するようにすることが好ましい。
【００２５】
なお、比較例として、図３に前記ダミーパターンを入れない場合の構成を示す。
例えば、ダミーパターンがない場合の周辺回路などのパターンが疎な領域の表面積は、メモリマットなどのパターンが密な領域の表面積の１／２未満以下であったが、ダミーの角柱電極パターンを入れることにより、疎な領域の表面積を密な領域の表面積の７０％以上とした。図４では、素子分離溝４上にダミーパターンを形成している部分を例示したが、それに特定されるものではない。
【００２６】
図５に、ダミーパターンを入れない場合と入れた場合のゲート電極を覆って堆積したシリコン窒化膜の膜厚分布を示す。ダミーパターンのない４１の場合には、パターン疎部と密部の膜厚差が大きいが、ダミーパターンを入れると、膜厚差が小さくなる。
【００２７】
図６には、パターン疎部の表面積と密部の表面積の比と、シリコン窒化膜厚の関係を示す。図にあるように、表面積比（＝［パターン疎部の表面積］÷［パターン密部の表面積］）と膜厚比（＝［パターン密部の膜厚］÷［パターン疎部の膜厚］）は、ほぼ比例関係にあり、表面積比が１に近づくにつれ、パターンが疎な部分と密な部分のシリコン窒化膜厚差が小さくなる様子がわかる。具体的には、表面積比を０．５以上にすると膜厚比は０．７以上となり、膜厚比を０．８以上にしたい場合は表面積比を０．６以上に、膜厚比を０．８５以上にしたい場合は表面積比を０．７以上に、膜厚比を０．９０以上にしたい場合は表面積比を０．８以上にすればよいことがわかる。ここで、成膜条件や成膜装置が変わると、図５のグラフの傾きは変化するが、ほぼ直線となるか、少し下に凸の曲線となる。したがって、設定した成膜条件のもとで、表面積比と膜厚比の関係を１点測定すれば、その点と表面積比１で膜厚比１の点を結んだ直線から、所望の膜厚比を得るために必要な表面積比を予測できる。そこで、その表面積比となるよう、ダミーパターンを形成すればよい。実用的な範囲としては、一例として、メモリマットにおける表面積に対して、前記周辺回路部の何れか（例えば出力回路）における前記表面積が、１／２倍以上１．５倍以下の範囲になるよう形成される。或いは、より均一性を高めることを考慮すると、前記メモリマットにおける前記表面積に対して、前記周辺回路部における前記表面積が、０．７倍以上１．１倍以下の範囲になるよう形成する。
【００２８】
また、原料供給形態の影響について検討した。前記シリコン窒化膜のウエハ面内での膜厚の相違は、供給律速の状態で成膜が行われることも影響する。つまり、供給量に応じて堆積する膜厚が変化する供給律速での成膜では、パターンが密で表面積が大きい部分は、単位表面積当たりの原料供給量が、パターンの疎な部分より少ないため、パターンが疎な部分に比べて膜厚が低下するのである。
【００２９】
よって、供給律速ではなく、表面反応律速になる条件で成膜すれば、パターンの疎密に依存して膜厚が変化することはなくなる。しかし、表面反応律速では、成膜速度が遅くなると共に、基板の温度に依存して膜厚が変化しやすくなる。枚葉熱ＣＶＤ装置では、一度に処理できる基板の枚数が１枚から２枚程度であり、成膜速度の低下はスループットに大きく影響する。また、基板部分だけを高温にする枚葉熱ＣＶＤ装置は、成膜室全体を加熱するバッチ式熱ＣＶＤ装置に比べ、基板面内の温度均一性が良くないため、基板温度に依存して膜厚が変化しやすい。このように、表面反応律速で成膜して膜厚のパターン疎密依存性を改善しようとすると、成膜速度の低下と膜厚の基板温度依存性という新たな検討課題が生じる。そこで、枚葉ＣＶＤ装置のように一枚ごとに処理する装置によって、前述のダミーゲート電極を供えた基板に対して供給律速になるように原料供給をコントロールして膜を形成することが好ましい。
【００３０】
図４のようにゲート電極及びダミーパターンを形成した後、図７のように、ダミーパターン９Ｆ〜９Ｈを入れたものに、シリコン窒化膜１２を堆積する。例えば５０ｎｍ堆積する。また、膜の形成は枚葉熱ＣＶＤ装置により行うことが好ましい。シリコン窒化膜を堆積した後、シリコン窒化膜１２を異方的にドライエッチングすることにより、図８に示すように、ゲート電極９Ａ〜９Ｅのそれぞれの側壁にサイドウォールスペーサ１２Ａを形成する。本実施例では、メモリマットと周辺回路とで、シリコン窒化膜１２の膜厚をほぼ均一にすることにより、サイドウォールスペーサ１２Ａを形成する際に、メモリマットのゲート酸化膜８や基板１が削られることを抑制できる。
【００３１】
次に、図９に示すように、ｐ型ウエル７にリンまたはヒ素（Ａｓ）をイオン注入して高不純物濃度のｎ＋型半導体領域（ソース、ドレイン）１３を形成し、ｎ型ウエル６にホウ素をイオン注入して高不純物濃度のｐ＋型半導体領域（ソース、ドレイン）１４を形成する。続いて、フッ酸を用いたウェットエッチングでｎ＋型半導体領域（ソース、ドレイン）１３およびｐ＋型半導体領域（ソース、ドレイン）１４のそれぞれの表面のゲート酸化膜８を除去する。次に、基板１上にスパッタリング法でＣｏ膜を堆積し、熱処理によるシリサイド反応でゲート電極９Ａ〜９Ｅ、ｎ＋型半導体領域（ソース、ドレイン）１３およびｐ＋型半導体領域（ソース、ドレイン）１４のそれぞれの表面にＣｏシリサイド層１５を形成する。そして、未反応のＣｏ膜をウェットエッチングで除去する。ここまでの工程により、メモリマットに駆動用ＭＩＳＦＥＴＱｄ、負荷用ＭＩＳＦＥＴＱｐおよび転送用ＭＩＳＦＥＴＱｔが形成され、周辺回路にｎチャネル型ＭＩＳＦＥＴＱａおよびｐチャネル型ＭＩＳＦＥＴＱｂが形成される。
【００３２】
さらに、基板１の主面上にシリコン窒化膜１６を堆積する。膜厚は例えば５０ｎｍとする。また、本膜も枚葉熱ＣＶＤ装置により形成する。この場合も、ダミーパターン９Ｆから９Ｈがあるため、ゲート電極パターンが密な領域（メモリマット）と疎な領域（周辺回路）とでシリコン窒化膜１６の膜厚をほぼ均一にすることができる。
【００３３】
次に、図１０に示すように、例えば酸素とテトラエトキシシランとをソースガスに使ったプラズマＣＶＤ法でシリコン窒化膜１６の上部にシリコン酸化膜１７を堆積した後、フォトレジスト膜（図示せず）をマスクにしてシリコン酸化膜１７およびシリコン窒化膜１６を順次ドライエッチングすることにより、ｎ＋型半導体領域（ソース、ドレイン）１３、ｐ＋型半導体領域（ソース、ドレイン）１４およびゲート電極９Ｂの上部にコンタクトホール２０〜２９を形成する。
【００３４】
上記シリコン酸化膜１７のドライエッチングは、シリコン窒化膜１６をエッチングのストッパに用い、シリコン酸化膜１７のエッチング速度がシリコン窒化膜１６のエッチング速度よりも大きくなる条件で行う。また、シリコン窒化膜１６のエッチングは、そのエッチング速度が素子分離溝４に埋め込まれたシリコン酸化膜５のエッチング速度よりも大きくなる条件で行う。これにより、メモリマットのコンタクトホール２０〜２５をゲート電極９Ａ〜９Ｃおよび素子分離溝４に対してそれぞれ自己整合で形成することができる。本実施例では、メモリマットと周辺回路とでシリコン窒化膜１６の膜厚をほぼ均一にすることができたので、メモリマットの素子分離溝４に埋め込まれたシリコン酸化膜５や基板１を削ることを抑制してコンタクトホール２０〜２９を形成することができる。
【００３５】
次に、図１１に示すように、シリコン酸化膜１７の上部に堆積したメタル膜をパターニングして第１層目の配線３０〜３９を形成する。このようにして半導体装置を形成することにより良好な特性の半導体装置を提供することができおる。特に、段差のあるパターンが密に形成された部分と疎な部分を持つ基板において、成膜速度をあまり低下させることなく、膜厚均一性の良い膜を堆積することができる。
【００３６】
以上では、パターンが疎な領域として、周辺回路部を上げ、そこにダミーパターンを形成した例をあげたが、ダミーパターンを形成する領域は、周辺回路部だけに限定されるものではない。他にパターンが疎な領域として、ＴＥＧ（Ｔｅｓｔ　Ｅｘｐｅｒｉｍｅｎｔａｌ　Ｇｒｏｕｐ）と呼ばれる基本電気特性測定用のテストパターン部などがある。図１２（ａ）はＴＥＧ部とメモリセル部それぞれの一部分を示している。メモリセル部のハッチで示した部分はゲート電極５１であり、凸形状になっているため、メモリセル部の表面積はＴＥＧ部に比べて大きくなっている。そこで、図１２（ｂ）のように、ＴＥＧ部にダミーパターン５２を形成しておくと、シリコン窒化膜の膜厚をほぼ均一にすることができる。この例では、ダミーパターンは０．８μｍ角の角柱を形成している。
【００３７】
以上では、ＳＲＡＭの製造に適用した場合について説明したが、これに限定されるものではなく、パターン密度が疎な領域と密な領域を有する基板上に、膜を堆積するすべての半導体集積回路装置に適用することができる。
【００３８】
【発明の効果】
本発明により、ゲート電極を覆う膜の面内での厚さ分布を抑制でき、良好な素子を備えた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施例であるＳＲＡＭが形成された半導体チップのブロック図。
【００３９】
【図２】本発明の一実施例であるＳＲＡＭのメモリセルの等価回路図。
【００４０】
【図３】本発明の比較例であるＳＲＡＭのゲート電極を形成したところまでの断面の模式図。
【００４１】
【図４】本発明の一実施例であるＳＲＡＭにゲート電極及びダミーパターンを形成した場合の断面の模式図。
【００４２】
【図５】ダミーパターンを入れる前と入れたあとのシリコン窒化膜の膜厚分布を示す図。
【００４３】
【図６】パターン疎部の表面積と密部の表面積の比と、シリコン窒化膜の膜厚の関係を示す図。
【００４４】
【図７】本発明の一実施例であるＳＲＡＭの製造方法を示す半導体基板の主要部断面図。
【００４５】
【図８】本発明の一実施例であるＳＲＡＭの製造方法を示す半導体基板の主要部断面図。
【００４６】
【図９】本発明の一実施例であるＳＲＡＭの製造方法を示す半導体基板の主要部断面図。
【００４７】
【図１０】本発明の一実施例であるＳＲＡＭの製造方法を示す半導体基板の主要部断面図。
【００４８】
【図１１】本発明の一実施例であるＳＲＡＭの製造方法を示す半導体基板の主要部断面図。
【００４９】
【図１２】本発明の一実施例の平面図。
【符号の説明】
１…基板、４…素子分離溝、５…シリコン酸化膜、６…ｎ型ウェル、７…ｐ型ウェル、９Ａ〜９Ｅ…ゲート電極、９Ｆ〜９Ｈ…ダミーパターン　１２…シリコン窒化膜、１２Ａ…サイドウォールスペーサ、１３…ｎ＋型半導体領域、１４…ｐ＋型半導体領域、１５…Ｃｏシリサイド層、１６…シリコン窒化膜、１７…シリコン酸化膜、２０〜２９…コンタクトホール、３０〜３９…配線、５１…ゲート電極、５２…ダミーパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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