(57)【要約】【課題】  ソース／ドレイン領域下の寄生容量を顕著に低減した二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）構造体およびそれを形成する方法を提供する。【解決手段】  本発明では、自己整合分離領域４４を備えることにより、ＤＧＦＥＴ構造体における寄生容量を低減している。また、本発明では、シリコン含有チャネル層１８を被覆しバック・ゲートが大いに酸化されうるようにして、構造体の寄生容量をさらに低減している。【選択図】          図１
2004207726.tif 000002
【特許請求の範囲】
【請求項１】
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられた下部バック・ゲート窒化膜を少なくとも含むバック・ゲート誘電体積層体と、
前記バック・ゲート誘電体積層体上に設けられ端部を備えたＳｉ含有層であって、前記Ｓｉ含有層の端部の各々はソース／ドレイン領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたＳｉ含有領域であって、前記Ｓｉ含有領域は前記ソース／ドレイン領域に接触している、Ｓｉ含有領域と
を備えた
二重ゲート型電界効果トランジスタ。
【請求項２】
前記Ｓｉ含有領域が、外部ソース／ドレイン領域、延長ソース／ドレイン領域、および前記外部ソース／ドレイン領域上に設けられたシリサイドを備え、前記外部ソース／ドレイン領域が前記延長ソース／ドレイン領域を通じて前記ソース／ドレイン領域に接続されている、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項３】
さらに、
前記フロント・ゲート上に設けられたシリサイド
を備えた、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項４】
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項５】
前記分離領域が前記フロント・ゲートに自己整合している、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項６】
前記ドープしたバックプレーン領域が下部絶縁体上に設けられており、前記下部絶縁体が処理ウェーハ上に設けられている、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項７】
前記バック・ゲート誘電体および前記フロント・ゲート誘電体の双方が酸化物から成る、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項８】
前記分離領域が酸化物から成る、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項９】
前記フロント・ゲートがポリシリコンから成る、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項１０】
前記フロント・ゲート直下に設けられた前記Ｓｉ含有層の一部がＤＧＦＥＴのボディ領域として機能する、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項１１】
さらに、
前記自己整合分離領域に隣接する分離トレンチ領域
を備えた、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項１２】
二重ゲート型電界効果トランジスタを製造する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成した下部バック・ゲート窒化膜を少なくとも含むバック・ゲート誘電体積層体と、前記バック・ゲート誘電体積層体上に形成し端部を有するＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に絶縁スペーサを形成する工程と、
前記構造体の前記絶縁スペーサに隣接し前記Ｓｉ含有層の前記端部を覆う保護スペーサを形成する工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の領域に分離領域を形成する工程であって、その際に前記保護スペーサおよび前記下部バック・ゲート窒化膜がＳｉ含有層を酸化から保護している、工程と、
前記保護スペーサを除去して前記Ｓｉ含有層の前記端部を露出させる工程と、
前記端部の上にそれに接してＳｉ含有領域を選択的に成長させる工程と
を備えた
方法。
【請求項１３】
前記構造体を、ボンディングし薄化するプロセスを用いて準備する、
請求項１２に記載の方法。
【請求項１４】
前記分離領域を前記フロント・ゲートに自己整合させるとともに酸化プロセスで形成する、
請求項１２に記載の方法。
【請求項１５】
前記保護スペーサを除去した後であって前記Ｓｉ含有領域を成長させる前に、前記Ｓｉ含有層の前記端部にソース／ドレイン領域をイオン打ち込みする、
請求項１２に記載の方法。
【請求項１６】
前記ソース／ドレイン領域を傾斜イオン打ち込みプロセスを用いて形成する、
請求項１５に記載の方法。
【請求項１７】
さらに、
前記Ｓｉ含有領域および前記フロント・ゲートの上にシリサイド領域を形成する工程
を備えた、
請求項１２に記載の方法。
【請求項１８】
さらに、
前記Ｓｉ含有領域に延長ソース／ドレイン領域および外部ソース／ドレイン領域を形成する工程
を備えた、
請求項１２に記載の方法。
【請求項１９】
前記Ｓｉ含有領域をエピタキシャル・シリコン全面成長プロセスによって形成する、
請求項１２に記載の方法。
【請求項２０】
前記ドープしたバックプレーン領域を下部絶縁体上に形成し、前記下部絶縁体を処理ウェーハ上に形成する、
請求項１２に記載の方法。
【請求項２１】
前記ドープしたバックプレーン領域をイオン打ち込みおよびアニールによって形成する、
請求項１２に記載の方法。
【請求項２２】
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）に関し、特に自己整合分離領域を備えたＤＧＦＥＴに関する。また、本発明は自己整合分離領域を形成する間に窒化物または他の保護材料を用いてＳｉ含有チャネルを被覆することにより、上記特徴を備えたＤＧＦＥＴを製造する方法にも関する。
【背景技術】
【０００２】
現在実現可能な水準より集積密度の高い集積回路（ＩＣ）（たとえばメモリ、論理回路、および他のデバイス）を製造するには、ＩＣ中に存在するＦＥＴデバイスの寸法をさらに縮小する手段を見いだす必要がある。また、ＦＥＴの寸法が縮小するにつれ、既存の手段で短チャネル効果を制御するのがますます困難になる。短チャネル効果は当業者にとってよく知られているように、ゲートとソース／ドレイン領域との間で共有される２次元の静電荷に起因する短チャネル・デバイス（すなわちサブ０．１ミクロン〔マイクロメートル〕）におけるしきい値電圧（Ｖｔ）の低下である。
【０００３】
標準の単一ゲートＭＯＳ（metal oxide semiconductor)型電界効果トランジスタ（ＭＯＳＦＥＴ）を超えて進化したものが二重ゲート型ＭＯＳＦＥＴである。二重ゲート型ＭＯＳＦＥＴでは、デバイス・チャネルが上部ゲート誘電体層と下部ゲート誘電体層とによって画定されている。この対称型ゲート構造を備えたデバイス構造では、既存の単一ゲート型ＭＯＳＦＥＴと比べてチャネル長を約半分に縮小することができる。二重ゲート（デュアル・ゲートまたはダブル・ゲート）型のＭＯＳＦＥＴには、既存の単一ゲート型ＭＯＳＦＥＴデバイスに勝るいくつかの利点がある。特に、単一ゲート型ＭＯＳＦＥＴデバイスに勝る二重ゲート型ＭＯＳＦＥＴデバイスの利点としては、相互コンダクタンスが大きいこと、寄生容量が小さいこと、および短チャネル効果が改善されることを挙げることができる。たとえば、以前、チャネル長が３０ｎｍの二重ゲート型ＭＯＳＦＥＴについてモンテ・カルロ・シミュレーションが実行されたが、その結果によれば、二重ゲート型デバイスは相互コンダクタンスが大きく（２３００ｍＳ／ｍｍ）、スイッチング速度が速い（ｎＭＯＳＦＥＴで１．１ピコ秒）。
【０００４】
また、短チャネル改善特性はチャネル領域へのドープの必要なしに最小２０ｎｍのチャネル長まで得られる。これは単一ゲート型ＭＯＳＦＥＴデバイスには普通に存在する、チャネル・ドープに付随するトンネル降伏、ドーパント量子化、およびドーパント空乏化の諸問題を回避している。
【０００５】
従来技術に係る二重ゲート型ＭＯＳＦＥＴの例を記載した文献をいくつか次に示す。
【０００６】
米国特許第５１８８９７３号には、下部ゲートが上部ゲートに自己整合していない二重ゲート構造が記載されている。この従来技術の二重ゲート構造が本発明に係る二重ゲート構造と顕著に異なる点は、本発明に係るＤＧＦＥＴが、Ｓｉチャネルを窒化物で被覆した状態で形成した自己整合酸化物分離領域を備えている点である。’９７３特許には、このような自己整合酸化物分離領域と被覆は開示されていない。
【０００７】
米国特許第５１４０３９１号および米国特許第５３４９２２８号には、別の二重ゲート構造が記載されている。これら従来技術に係る二重ゲート構造では、酸化物分離領域を形成する間にＳｉチャネルを窒化物で被覆していない。また、これら従来技術に係る構造は自己整合酸化物分離領域を備えていない。
【０００８】
現在まで、二重ゲート型ＭＯＳＦＥＴの従来技術の製造方法はきわめて複雑であるか、パラメータ制御の点できわめて欠点の多いものであった。また、当技術分野で知られている構造のいくつかはバック・ゲートとソース／ドレイン領域との間の寄生容量が大きい。これはバック・ゲートの厚さを厚くすることにより低減できるが、バック・ゲートの制御性が低下するとともに規模縮小によって得られたものが劣化するという不都合がある。寄生容量を小さくするのが望ましい場合、バック・ゲート誘電体の厚さをフロント・ゲート誘電体の厚さの２０倍にする必要があるが、効果的な制御のためにはバック・ゲート誘電体の厚さはフロント・ゲート誘電体の厚さの２〜４倍に留める必要がある。
【０００９】
本願と同一の承継人に係る米国特許第５７７３３３１号には、上述した問題点を解決した二重ゲート型ＭＯＳＦＥＴの構造とそれを製造する方法が記載されている。特に、’３３１特許には、自己整合した側壁ソース・コンタクトおよび側壁ドレイン・コンタクトならびに下部ゲート酸化膜および上部ゲート酸化膜が記載されている。’３３１特許に開示された構造は他の従来技術に係る二重ゲート型ＭＯＳＦＥＴと比べて下部ゲートの寄生容量が小さく、ドレイン抵抗とソース抵抗が低減している。
【００１０】
’３３１特許では、上述した特徴を備えた二重ゲート型ＭＯＳＦＥＴを次に示す手順によって得ている。すなわち、
チャネル層を形成する工程と、
前記チャネル層上に上部ゲート絶縁層を形成する工程と、
前記上部ゲート絶縁層上に上部ゲートを形成する工程と、
前記上部ゲート上にゲート・ピラーを形成する工程と、
前記上部ゲートおよび前記ゲート・ピラーに隣接して絶縁側壁層を形成する工程と、
ドーパントを導入することにより、前記チャネル層内に集積化（integral）ソース／ドレイン領域を形成する工程と、
前記絶縁側壁層の両側に隣接して導電性アモルファス側壁を形成する工程であって、前記アモルファス・シリコン側壁の一方が前記ドレイン領域に接続されており、他方がソース領域に接続されている、工程と、
前記上部ゲート、前記ゲート・ピラー、前記絶縁側壁層、および前記アモルファス・シリコン側壁をマスクとして用いて前記チャネル層をエッチングする工程であって、これにより前記マスクの横方向の広がりを前記チャネル層に転写し、前記集積化ソース／ドレイン領域を支持構造体に対して隆起させる、工程
である。
【特許文献１】米国特許第５１８８９７３号
【特許文献２】米国特許第５１４０３９１号
【特許文献３】米国特許第５３４９２２８号
【特許文献４】米国特許第５７７３３３１号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
自己整合した上部ゲートと下部ゲートを実現しうるにもかかわらず、’３３１特許に開示された従来技術の二重ゲート型ＭＯＳＦＥＴは自己整合酸化物分離領域を備えておらず、Ｓｉチャネル領域を窒化物で完全に被覆していない。したがって、’３３１特許では、寄生容量を可能な限り最小にしたＤＧＦＥＴを実現することができない。
【課題を解決するための手段】
【００１２】
本発明はソース／ドレイン領域下の寄生容量を顕著に低減したＤＧＦＥＴおよびそのような構造体を形成する方法を提供するものである。本発明では、自己整合分離領域を設けてＤＧＦＥＴ構造体における寄生容量を低減している。また、本発明では、Ｓｉ含有チャネルを被覆してバック・ゲートが大いに酸化されうるようにして、構造体の寄生容量をさらに低減している。「Ｓｉ含有」なる用語は明細書を通じてＳｉを含む半導体材料を指示するように使用している。このようなＳｉ含有材料の例としては、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、および他の同様のＳｉ含有半導体が挙げられる。
【００１３】
本発明者らは、Ｓｉ含有層の側壁を窒化膜または同様の保護材料で保護すれば、被覆がない場合には普通に起こるチャネルの側壁酸化の問題がなくなるということを確認した。また、バック・ゲート誘電体の下に窒化物層を設ければ、Ｓｉ含有チャネルが下部から酸化するのを阻止できるということも確認した。酸化と自己整合分離領域の形成に続いて、Ｓｉ含有チャネルの側壁から保護材料（たとえば窒化膜）を除去してＳｉ含有チャネルの端部を露出させる。この端部をＳｉの全面成長によって延長し、自己整合分離領域上にＳｉ含有領域を形成することができる。このＳｉ含有領域をイオン打ち込みしてその中に延長ソース／ドレイン領域を形成することができる。この延長ソース／ドレイン領域上にシリサイドを形成する。
【００１４】
寄生容量を顕著に低減した、本発明に係るＤＧＦＥＴは次のように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられた下部バック・ゲート窒化膜を少なくとも含むバック・ゲート誘電体積層体と、
前記バック・ゲート誘電体積層体上に設けられ端部を備えたＳｉ含有層であって、前記Ｓｉ含有層の端部の各々はソース／ドレイン領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたＳｉ含有領域であって、前記Ｓｉ含有領域は前記ソース／ドレイン領域に接触している、Ｓｉ含有領域と
を備えた
二重ゲート型電界効果トランジスタ。
【００１５】
本発明の好適な実例では、分離領域はフロント・ゲートに自己整合している。
【００１６】
本発明は上述したＤＧＦＥＴを製造する方法も提供する。特に、本発明に係る方法は次のように構成する。
二重ゲート型電界効果トランジスタを製造する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成した下部バック・ゲート窒化膜を少なくとも含むバック・ゲート誘電体積層体と、前記バック・ゲート誘電体積層体上に形成し端部を有するＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に絶縁スペーサを形成する工程と、
前記構造体の前記絶縁スペーサに隣接し前記Ｓｉ含有層の前記端部を覆う保護スペーサを形成する工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の領域に分離領域を形成する工程であって、その際に前記保護スペーサおよび前記下部バック・ゲート窒化膜がＳｉ含有層を酸化から保護している、工程と、
前記保護スペーサを除去して前記Ｓｉ含有層の前記端部を露出させる工程と、
前記端部の上にそれに接してＳｉ含有領域を選択的に成長させる工程と
を備えた
方法。
【００１７】
本発明に係る方法はさらにＳｉ含有領域の一部に延長ソース／ドレイン領域を形成する工程と、該延長ソース／ドレイン領域上にシリサイド領域を形成する工程とを備えている。
【発明を実施するための最良の形態】
【００１８】
本発明は自己整合分離型ＤＧＦＥＴとその製造方法を提供するものである。以下、図面を参照して本発明を詳細に説明する。留意点を挙げると、図面と以下の説明において、Ｐ型ドープのバックプレーンを備えたＮＦＥＴを説明する。このような構造を示すとともに説明するが、本発明によれば、反対極性の構造も考えうる。すなわち、Ｎ型ドープのバックプレーンを備えたＰＦＥＴである。反対極性の構造は以下で説明するドーパント種を反対極性にすることにより製造する。
【００１９】
図１は本発明に係る自己整合分離型ＤＧＦＥＴの断面図である。特に、本発明に係る自己整合分離型ＤＧＦＥＴはドープしたバックプレーン領域３２を備えている。ドープしたバックプレーン領域３２は同領域３２に隣接するとともに同領域３２上に設けられた分離領域４４を備えている。図１に示す構造体はさらにバック・ゲート窒化膜１５、バック・ゲート誘電体１６、およびＳｉ含有層１８を備えている。バック・ゲート誘電体１６はドープしたバックプレーン領域３２の表面部分上に設けられている。Ｓｉ含有層１８（これは本発明に係るＤＧＦＥＴの薄いボディ領域である）はバック・ゲート誘電体１６上に設けられた端部４６を備えている。図示するように、端部４６は各々、ソース／ドレイン領域５０を含んでいる。また、本発明に係るＤＧＦＥＴはフロント・ゲート誘電体上に設けられたパターニング済みのゲート電極３６とパターニング済みのマスク３８も備えている。パターニング済みのマスク３８は図１に示す構造体を形成したあと除去し、露出したパターニング済みのゲート電極３６にイオン打ち込みして本発明に係るＤＧＦＥＴのフロント・ゲートを形成する。フロント・ゲート３６の垂直側壁とＳｉ含有層１８の表面部分の上に絶縁スペーサ４０が設けられている。
【００２０】
図１に示すとともに符号を付した他の構成要素はここでは特に説明しなかったが、図２〜図１６ににおいて詳細に説明する。図２〜図１５はＸ−Ｘ’面から左側の構造体を示している。図１６はさらなる処理工程を実行した後の図１の構造体を示す図である。
【００２１】
次に、図２〜図１５を参照して、図１に示す本発明に係る自己整合分離型ＤＧＦＥＴを形成する方法を詳細に説明する。上述したように、図１６はさらなる処理工程を実行した後の図１の構造体を示す図である。まず、図２を参照する。図２は本発明で使用しうる初期積層構造体の断面図である。特に、図２に示す初期積層構造体は処理（handle）ウェーハ１０、処理ウェーハ１０上に設けられた下部絶縁体１２、下部絶縁体１２上に設けられたポリシリコン・バックプレーン領域１４、ポリシリコン・バックプレーン領域１４上に設けられたバック・ゲート窒化膜１５、バック・ゲート窒化膜１５上に設けられたバック・ゲート誘電体１６、バック・ゲート誘電体１６上に設けられたＳｉ含有層１８、Ｓｉ含有層１８上に設けられたパッド酸化膜２０、およびパッド酸化膜２０上に設けられた研磨停止層２２を備えている。
【００２２】
図２に示す構造体を形成するには、一部の実施形態では、まずその上にＳｉ含有層１８が形成された転写ウェーハ（図示せず）を準備する。本発明のこの時点で使用する転写ウェーハはバルクＳｉである。あるいは、ＳＯＩ（silicon-on-insulator）を含む他の種類の半導体ウェーハを使用してもよい。Ｓｉ含有層１８は上述したシリコン材料のうちの任意のものでよいが、Ｓｉが好ましい。Ｓｉ含有層１８としてＳｉを使用する場合、そのＳｉはアモルファス、単結晶、または多結晶でありうるが、単結晶Ｓｉが好ましい。なぜなら、単結晶Ｓｉは高性能なデバイスを実現しうるからである。一部の実施形態では、Ｓｉ含有層１８は転写ウェーハの一部である。すなわち、ＳＯＩ転写ウェーハのＳＯＩ層（この場合、埋め込み酸化膜はエッチング停止層として使用する）、またはバルク・シリコン・ウェーハの単なる上部層である。
【００２３】
Ｓｉ含有層１８は既存の堆積プロセス（たとえばＣＶＤ（chemical vapor deposition)、プラズマ支援ＣＶＤ、蒸着、または化学溶液堆積（chemical solution deposition）など）によって形成する。Ｓｉ含有層１８は転写ウェーハに最初に被着するとき、その厚さは任意である。Ｓｉ含有層１８の初期厚さは約５０ｎｍ〜約５００ｎｍであるが、引き続くボンディング・プロセスを行ったあとでは薄くなる。
【００２４】
次いで、既存の堆積プロセスを用いてＳｉ含有層１８上にバック・ゲート窒化膜１５を形成する。あるいは、バック・ゲート窒化膜１５は熱成長プロセスで形成してもよい。バック・ゲート窒化膜１５の厚さは変化しうるが、通常は約１ｎｍ〜約５ｎｍである。
【００２５】
次いで、既存の堆積プロセスを用いてバック・ゲート窒化膜１５上にバック・ゲート誘電体１６を形成する。あるいは、バック・ゲート誘電体１６は熱成長プロセスで形成する。バック・ゲート誘電体１６は酸化物またはオキシナイトライドから成りうるが、酸化物誘電体が好ましい（オキシナイトライド（oxynitride）とは、ＯとＮが混合したＳｉＯＮ（ＯとＮの比率は可変）膜のことである）。バック・ゲート誘電体１６として使用しうる酸化物の好適な例を次に示すが、これらに限定されない。すなわち、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ3 、ＴｉＯ2 、ペロブスカイト型酸化物、ならびにこれらの組み合わせおよび多層体である。バック・ゲート誘電体１６の厚さは変化しうるが、通常は約２ｎｍ〜約２０ｎｍである。
【００２６】
次いで、既存の堆積プロセス（たとえばＣＶＤ）を用いてバック・ゲート誘電体１６上にポリシリコン・バックプレーン領域１４を形成する。ポリシリコン・バックプレーン領域１４の厚さは約５０ｎｍ〜約５００ｎｍである。次いで、既存の堆積プロセスまたは既存の熱成長プロセスを用いてポリシリコン・バックプレーン領域１４上に下部絶縁体１２を形成する。下部絶縁体１２は酸化物、窒化物、またはオキシナイトライドから成りうるが、酸化物（たとえばＳｉＯ2 ）が好ましい。下部絶縁体１２の厚さは変化しうるが、通常は約１００ｎｍ〜約４００ｎｍである。
【００２７】
層１８、１６、１５、１４、および１２を備えた転写ウェーハが準備できたら、当業者によく知られた既存のボンディング・プロセスを用いて下部絶縁体１２の露出面を処理ウェーハ１０にボンディングする。ボンディング後、ボンディング構造体から転写ウェーハを除去してＳｉ含有層１８を露出させる。特に、研磨とエッチングによって転写ウェーハを除去する。研磨とエッチング・プロセスの間に、Ｓｉ含有層１８は２０ｎｍ未満の厚さにまで薄くなる。本発明では、この薄くなったＳｉ含有層１８の一部をＤＧＦＥＴのボディ領域として使用する。
【００２８】
転写ウェーハを除去しＳｉ含有層１８を薄くした後、既存の堆積プロセスまたは既存の熱酸化プロセスを用いて、薄くしたＳｉ含有層１８上にパッド酸化膜を形成する。どちらの手法を用いるにしても、パッド酸化膜の厚さは通常、約２ｎｍ〜約１０ｎｍであるが、約３ｎｍ〜約５ｎｍの厚さが特に好ましい。
【００２９】
次いで、当業者によく知られた既存の堆積プロセスを用いて、パッド酸化膜２０上に研磨停止層２２を形成する。研磨停止層２２は窒化膜および／またはオキシナイトライドから成る。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）研磨停止層２２の厚さは変化するが、本発明にとってさほど重要ではない。
【００３０】
上述した説明は図２に示す初期構造体を準備する１つの手段を提供するものである。また、一部の実施形態では、下部絶縁体１２を含まない初期構造体を準備することも可能である。さらに、一部の実施形態では、ポリシリコン・バックプレーン領域１４が処理ウェーハ１０の一部であることも可能である。この場合、それは多結晶Ｓｉではなく単結晶Ｓｉで形成することになる。
【００３１】
図２に示す初期構造体の形成の後、初期構造体に分離トレンチ開口２４を形成する。分離トレンチ開口２４は広い上部領域（すなわち浅いトレンチ開口）と狭い下部領域（すなわち深いトレンチ開口）を備えている。この結果、たとえば図３に示す構造体が実現する。図の右側に存在する初期構造体にも同一の分離トレンチ開口２４を形成する。分離トレンチ開口２４の形成は次の手順による。まず、堆積プロセス（たとえばＣＶＤまたはスピン・コート）を用いて、研磨停止層２２の表面に既存のフォトレジスト（図示せず）を塗布する。次いで、既存のリソグラフィ（露出と現像を含む）によってフォトレジストをパターニングして浅いトレンチ開口を形成するためのパターンを形成する。パターニングしたフォトレジスト（図示せず）が整ったら、エッチング・プロセス（たとえばＲＩＥ（reactive-ion etching）、イオン・ビーム・エッチング、プラズマ・エッチングなど）を用いて浅いトレンチ・パターンを図２に示す初期構造体に転写する。このエッチング工程の間に、研磨停止層２２、パッド酸化膜２０、Ｓｉ含有層１８、バック・ゲート誘電体１６、およびバック・ゲート窒化膜１５の露出した部分が除去される。エッチングはポリシリコン・バックプレーン領域１４内で停止する。
【００３２】
エッチング工程に続いて、既存の剥離プロセスを用いてパターニング済みのフォトレジストを除去し、第２のフォトレジスト（図示せず）を塗布し、リソグラフィによってパターニングし、深いトレンチ・パターンを形成する。次いで、先行してエッチングした構造体に深いトレンチ・パターンをエッチングによって転写する。このエッチングはポリシリコン・バックプレーン領域１４と下部絶縁体１２の露出した部分を貫通し、処理ウェーハ１０の上部表面で停止する。構造体中への深いトレンチ・パターンの転写に続いて、既存の剥離プロセスを用いて第２のフォトレジストを除去する。
【００３３】
構造体中に分離トレンチ開口２４を形成した後、熱酸化プロセスによってトレンチ酸化膜下敷き２６を形成する。トレンチ酸化膜下敷き２６はＳｉ含有層１８とポリシリコン・バックプレーン領域１４の少なくとも露出した側壁を被覆するように形成する。次いで、分離トレンチ開口２４を誘電体トレンチ材料２８（たとえばＣＶＤ酸化物またはＴＥＯＳ（tetraethylorthosilicate)）で充填した後、研磨停止層２２に至るまで平坦化する。結果として得られるプレーナ構造体をたとえば図４に示す。図４に示すトレンチ充填材料２８とトレンチ酸化膜下敷き２６を有する分離トレンチ領域によって、ポリシリコン・バックプレーン領域１４が２つの相異なる領域に分離される。図の右側に第２の分離トレンチ領域（図示せず）が配置されている。
【００３４】
次いで、構造体の一部の上に第１のイオン打ち込みマスク（図示せず）を形成した後、第１のイオン打ち込みマスクが形成されていない、構造体のポリシリコン・バックプレーン領域１４に第１の導電型（たとえばＮまたはＰ）のイオンを打ち込む。次いで、第１のイオン打ち込みマスクを除去した後、少なくとも先行してイオン打ち込みした領域を被覆する第２のイオン打ち込みマスクを形成する。第２のイオン打ち込みマスクを形成したら、第１の導電型とは異なる第２の導電型（たとえばＰまたはＮ）のイオンを第２のイオン打ち込みマスクが形成されていないポリシリコン・バックプレーン領域１４に打ち込む。これらのイオン打ち込み中に使用するイオンのドーズ量は変化しうるが、形成するデバイスの種別に応じて最適化しうる。第２のイオン打ち込みプロセスの後、第２のイオン打ち込みマスクを除去する。次いで、構造体をアニール・プロセスにさらす。このアニール・プロセスはドーパント・イオンを活性化させポリシリコン・バックプレーン領域１４の各々を通じて上方に駆動し同領域が均一にドープされるようにする条件を用いて行う。本発明では、このアニールは通常、不活性ガス雰囲気中で約９５０℃以上の温度で約３０分間以下行う。
【００３５】
図５は様々なイオン打ち込みとアニールのプロセスを行った後に形成される構造体を示す図である。図５において、参照符号３０はＮ型ドープのポリシリコン・バックプレーン領域を指示しており、参照符号３２はＰ型ドープのポリシリコン・バックプレーン領域を指示している。領域３０、３２のドーパント濃度は変化しうる。通常、Ｎ型ドープのバックプレーン領域３０のドーパント濃度は約１×１０19原子／ｃｍ3 以上であるが、約５×１０19原子／ｃｍ3 が好ましい。Ｐ型ドープのバックプレーン領域３２の場合、そのドーパント濃度は約１×１０19原子／ｃｍ3 以上であるが、約５×１０19原子／ｃｍ3 が好ましい。ドープ済みバックプレーン領域の一部は本発明に係るＤＧＦＥＴの下部ゲート電極（すなわちバック・ゲート）として機能する。
【００３６】
ドープ済みバックプレーン領域を形成したら、エッチング・プロセスを用いて構造体から研磨停止層２２を除去する。このエッチング・プロセスには、酸化膜と比べて研磨停止層２２の材料の除去に選択性のあるものを選定する。本発明に係るこのエッチング工程によって、構造体から研磨停止層２２が除去されて下に存在するパッド酸化膜２０が露出する。たとえば、リン酸を用いると、構造体から研磨停止層２２を選択的に除去することができる。構造体から研磨停止層２２を除去したら、露出したパッド酸化物層（すなわち層２０）を選択的に除去してＳｉ含有層１８を露出させる。これには、Ｓｉと比べて酸化膜の除去に選択性のある既存の任意のエッチング・プロセスを使用することができる。たとえば、希釈フッ化水素酸を用いると、構造体からパッド酸化膜２０を選択的に除去することができる。
【００３７】
パッド酸化膜２０を選択的に除去したら、Ｓｉ含有層１８の露出表面にフロント（上部）ゲート誘電体３４を形成する。フロント・ゲート誘電体３４はバック・ゲート誘電体１６および窒化物と同じまたは異なる材料から成る。また、フロント・ゲート誘電体３４は既存の任意の堆積プロセス（たとえばＣＶＤ）を用いて形成することができる。フロント・ゲート誘電体３４の厚さは変化しうるが、通常は約１ｎｍ〜約５ｎｍである。
【００３８】
次いで、既存の堆積プロセスを用いて構造体上にゲート電極材料（たとえばポリシリコン、導電性金属、シリサイド、または多層を含むこれらの任意の組み合わせ）を堆積する。次いで、既存の堆積プロセスを用いてゲート電極材料上にマスク材料（たとえば酸化物、窒化物、またはオキシナイトライド）を堆積する。ゲート電極として好ましい材料はポリシリコンである。
【００３９】
次いで、マスクとゲート電極材料をパターニングする。この結果、Ｐ型ドープのバックプレーン領域３２上に横たわるフロント・ゲート誘電体３４の一部の上にパターニング済みのゲート電極３６とパターニング済みのマスク３８が得られる。このパターニングはパターニング済みレジスト・マスク（図示せず）とエッチングを用いて行う。フロント・ゲート誘電体３４、パターニング済みのゲート電極３６、およびパターニング済みのマスク３８を含む、結果として得られる構造体をたとえば図６に示す。図６および残りの図では、トレンチ分離領域の一部しか示されていない。
【００４０】
次いで、フロント・ゲート誘電体３４の一部、少なくともパターニング済みのゲート電極材料３６の露出側壁、およびパターニング済みのマスク３８の一部の露出側壁の上に絶縁スペーサ４０を形成する。絶縁スペーサ４０は窒化シリコンのエッチングに耐えることのできる絶縁材料（たとえば酸化シリコン）から成る。スペーサ４０は絶縁材料の堆積とエッチングによって形成する。スペーサ４０の横幅は通常、約０．５ｎｍ〜約３ｎｍであるが、約１ｎｍ〜約２ｎｍが好ましい。上述した諸工程を行った後に形成される構造体をたとえば図７に示す。
【００４１】
図８は絶縁スペーサ４０で保護されていない部分のフロント・ゲート誘電体３４とＳｉ含有層１８をエッチングで除去し、該エッチングをバック・ゲート誘電体１６の表面で停止させた後の構造体を示す図である。図８に示す構造体は選択エッチング・プロセス（たとえばＲＩＥ）を用いて形成する。この結果、Ｓｉ含有層１８は端部４６を有するようになる。
【００４２】
任意実行の実施形態（図示せず）では、本発明のこの時点でＳｉ含有層１８の露出した端部４６をソース／ドレイン形成用のイオン打ち込みでイオン打ち込みする。プロセスのこの段階で実行する場合、Ｓｉ含有層１８にソース／ドレイン領域を形成する際に傾斜イオン打ち込みプロセスを使用する。
【００４３】
次いで、バック・ゲート誘電体１６の露出した部分をエッチングで除去する。このエッチングはバック・ゲート窒化膜１５の表面で停止させる。本発明のこの時点で、バック・ゲート誘電体１６の一部を窒化膜を選択的に除去しない選択エッチング（化学ウエット・エッチング）を用いて除去する。このエッチング工程を行った後に結果として得られる構造体をたとえば図９に示す。本発明のこの時点でＳｉ含有層１８の露出した端部４６にソース／ドレイン領域を形成することは本発明の想到範囲内である。この場合、傾斜イオン打ち込みプロセスを使用する。
【００４４】
図１０はバック・ゲート窒化膜１５、Ｓｉ含有層１８、フロント・ゲート誘電体３４、および絶縁スペーサ４０から成る側壁に保護スペーサ４２を形成した後に形成される構造体を示す図である。保護スペーサ４０は堆積とそれに続くエッチングによって形成する。エッチング・プロセスの間にバック・ゲート窒化膜１５の横方向に露出した部分は除去され、その下に存在するドープしたバックプレーン領域３２が露出される。保護スペーサ４０は残ったバック・ゲート窒化膜１５とともにＳｉ含有層１８を封止する。すなわち、Ｓｉ含有層１８の下部と側部を保護材料（すなわち窒化物）で被覆する。Ｓｉ含有層１８の上部は層３６と３８によって被覆されている。保護スペーサ４０は引き続く酸化工程でＳｉ含有層１８が酸化されるのを防止しうる材料（たとえば窒化物）で形成する。
【００４５】
保護スペーサ４０の形成の後、図１０に示す構造体をエッチング・プロセスにさらす。このエッチングによって、ドープしたバックプレーン領域３２の露出した部分が処理されて、たとえば図１１に示す構造体が得られる。構造体に形成される陥凹開口に図では符号４３が付してある。陥凹開口４３によって構造体からトレンチ下敷き２６が除去されてもよいし、されなくともよい。引き続いて新たな酸化物層４４が付加されるから、これは重要ではない。
【００４６】
図１２は図１１に示す構造体を熱酸化プロセスにさらした後に形成される構造体を示す図である。図示するように、熱酸化プロセスの結果として得られる構造体には自己整合分離領域４４が形成されている。自己整合分離領域４４は酸化物分離領域である。自己整合分離領域４４の一部はパターニング済みゲート電極３６の下にまで伸びている。Ｓｉ含有層１８は（側面と下部が）保護材料（たとえば窒化物）によって被覆されているから、この工程中に欠けることはない。
【００４７】
自己整合分離領域４４の形成の後、窒化物の除去に選択性のあるエッチング・プロセスを用いてスペーサ４２とバック・ゲート窒化膜１５（これは以前はスペーサ４２に含まれていた）の一部とを構造体から除去する。構造体から保護材料を除去すると、Ｓｉ含有層１８の端部４６が再び露出する。オーバー・エッチング量はバック・ゲート窒化膜１５をアンダーカットしてバック・ゲートに陥凹部が生じないように制御する必要がある。
【００４８】
以前に形成していない場合、この時点で、露出した端部４６にソース／ドレイン領域５０を形成する。これには傾斜イオン打ち込みプロセスを使用する。ソース／ドレイン領域５０を含む露出した端部４６はＳｉ含有領域を成長させるシード（種）として機能する。上述した処理工程を実行した後に結果として得られる構造体を図１４に示す。
【００４９】
図１５はソース／ドレイン・コンタクト領域５２を形成した後に結果として得られる構造体を示す図である。ソース／ドレイン・コンタクト領域５２はＳｉ含有領域を成長させる選択横方向エピタキシャル全面成長プロセスを用いて形成する。ソース／ドレイン・コンタクト領域５２はソース／ドレイン領域５０を含む、Ｓｉ含有層１８の端部４６から形成する。ソース／ドレイン・コンタクト領域５２は各絶縁スペーサ４０の少なくとも垂直端に接触させるとともに、自己整合分離領域４４上に形成する。
【００５０】
ソース／ドレイン・コンタクト領域５２の形成に続いて、構造体の一部の上にＮ型ドープのバックプレーン領域３０を覆うレジスト・マスク（図示せず）を形成する。そして、浅いイオン打ち込みプロセスを用いて、ソース／ドレイン・コンタクト領域５２の露出した領域に延長ソース／ドレイン領域５４を形成する。この浅いイオン打ち込みプロセスは本発明に係るＤＧＦＥＴのチャネルとして機能するＳｉ含有層１８中にドーパントがイオン打ち込みされないようにするために必要である。上述したレジスト阻止とイオン打ち込みはＰＦＥＴ（図示せず）用のイオン打ち込み領域を形成する際に使用することができる。
【００５１】
次いで、既存の堆積とエッチングを用いて延長ソース／ドレイン領域５４上にスペーサ５６を形成する。留意点を挙げると、スペーサ５６の一部は絶縁スペーサ４０の露出した垂直面に接触している。次いで、パターニング済みのゲート電極３６上に設けられたマスク３８を除去する。
【００５２】
次いで、構造体の一部の上にレジスト・マスク（図示せず）を形成する。そして、選択エッチング・プロセス（たとえばＲＩＥ）を用いて、ドープしたバックプレーン領域上に設けられた自己整合分離領域４４の露出した部分を除去する。選択エッチング・プロセスを実行した後、上述したレジスト・マスクを構造体から剥離する。
【００５３】
次いで、別のレジスト・マスク（図示せず）を形成し、露出したＮ型ドープのバックプレーン領域３０の一部、露出したエピタキシャルＳｉから成るソース／ドレイン・コンタクト領域５２の一部、およびゲート電極３６の一部にＮ型ドーパントの深いイオン打ち込みを実行する。図１６において、参照符号５８はＮ型ゲート領域を指示し、参照符号６０は外部Ｎ型ソース／ドレイン領域を指示している。外部Ｎ型ソース／ドレイン領域６０は延長ソース／ドレイン領域５４を通じて、Ｓｉ含有層１８の端部４６に形成した内部ソース／ドレイン領域と接触している。Ｎ型ドープのバックプレーン・コンタクト領域は示されていない。次いで、レジストを剥離した後、上述した工程を構造体のＰＦＥＴ領域について繰り返す。
【００５４】
図１６は領域５８、６０、およびＮ型ドープのバックプレーン・コンタクト領域の露出した部分をシリサイド化した後に形成される構造体をも示している。参照符号６４で指示するシリサイド領域は既存のシリサイド化プロセスを用いて形成する。すなわち、領域５８、６０、およびＮ型ドープのバックプレーン・コンタクト領域の上に高融点金属（たとえばＴｉまたはＣｏ）を堆積し、構造体をアニールして高融点金属を含む領域にシリサイドを形成し、最後に、反応しなかった高融点金属を構造体からすべて除去する。
【００５５】
以上、特に本発明の好適な実施形態について本発明を示すとともに説明したが、当業者が理解すべき点を挙げると、本発明の本旨と範囲の内で形態と詳細において上述した変形および他の変形をなすことができる。したがって、本発明は上で記述するとともに説明したとおりの形態と詳細に限定されず、特許請求の範囲に示す通りのものである。
【００５６】
まとめとして以下の事項を開示する。
（１）
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられた下部バック・ゲート窒化膜を少なくとも含むバック・ゲート誘電体積層体と、
前記バック・ゲート誘電体積層体上に設けられ端部を備えたＳｉ含有層であって、前記Ｓｉ含有層の端部の各々はソース／ドレイン領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたＳｉ含有領域であって、前記Ｓｉ含有領域は前記ソース／ドレイン領域に接触している、Ｓｉ含有領域と
を備えた
二重ゲート型電界効果トランジスタ。
（２）
前記Ｓｉ含有領域が、外部ソース／ドレイン領域、延長ソース／ドレイン領域、および前記外部ソース／ドレイン領域上に設けられたシリサイドを備え、前記外部ソース／ドレイン領域が前記延長ソース／ドレイン領域を通じて前記ソース／ドレイン領域に接続されている、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（３）  さらに、
前記フロント・ゲート上に設けられたシリサイド
を備えた、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（４）
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（５）
前記分離領域が前記フロント・ゲートに自己整合している、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（６）
前記ドープしたバックプレーン領域が下部絶縁体上に設けられており、前記下部絶縁体が処理ウェーハ上に設けられている、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（７）
前記バック・ゲート誘電体および前記フロント・ゲート誘電体の双方が酸化物から成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（８）
前記分離領域が酸化物から成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（９）
前記フロント・ゲートがポリシリコンから成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１０）
前記フロント・ゲート直下に設けられた前記Ｓｉ含有層の一部がＤＧＦＥＴのボディ領域として機能する、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１１）  さらに、
前記自己整合分離領域に隣接する分離トレンチ領域
を備えた、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１２）
二重ゲート型電界効果トランジスタを製造する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成した下部バック・ゲート窒化膜を少なくとも含むバック・ゲート誘電体積層体と、前記バック・ゲート誘電体積層体上に形成し端部を有するＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に絶縁スペーサを形成する工程と、
前記構造体の前記絶縁スペーサに隣接し前記Ｓｉ含有層の前記端部を覆う保護スペーサを形成する工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の領域に分離領域を形成する工程であって、その際に前記保護スペーサおよび前記下部バック・ゲート窒化膜がＳｉ含有層を酸化から保護している、工程と、
前記保護スペーサを除去して前記Ｓｉ含有層の前記端部を露出させる工程と、
前記端部の上にそれに接してＳｉ含有領域を選択的に成長させる工程と
を備えた
方法。
（１３）
前記構造体を、ボンディングし薄化するプロセスを用いて準備する、
上記（１２）に記載の方法。
（１４）
前記分離領域を前記フロント・ゲートに自己整合させるとともに酸化プロセスで形成する、
上記（１２）に記載の方法。
（１５）
前記保護スペーサを除去した後であって前記Ｓｉ含有領域を成長させる前に、前記Ｓｉ含有層の前記端部にソース／ドレイン領域をイオン打ち込みする、
上記（１２）に記載の方法。
（１６）
前記ソース／ドレイン領域を傾斜イオン打ち込みプロセスを用いて形成する、
上記（１５）に記載の方法。
（１７）  さらに、
前記Ｓｉ含有領域および前記フロント・ゲートの上にシリサイド領域を形成する工程
を備えた、
上記（１２）に記載の方法。
（１８）  さらに、
前記Ｓｉ含有領域に延長ソース／ドレイン領域および外部ソース／ドレイン領域を形成する工程
を備えた、
上記（１２）に記載の方法。
（１９）
前記Ｓｉ含有領域をエピタキシャル・シリコン全面成長プロセスによって形成する、
上記（１２）に記載の方法。
（２０）
前記ドープしたバックプレーン領域を下部絶縁体上に形成し、前記下部絶縁体を処理ウェーハ上に形成する、
上記（１２）に記載の方法。
（２１）
前記ドープしたバックプレーン領域をイオン打ち込みおよびアニールによって形成する、
上記（１２）に記載の方法。
（２２）
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
上記（１２）に記載の方法。
【図面の簡単な説明】
【００５７】
【図１】自己整合分離領域と保護材料で被覆されたＳｉ含有チャネル領域とをを備えた本発明に係るＤＧＦＥＴを（断面図を通じて）模式的に示す図である。
【図２】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図３】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図４】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図５】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図６】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図７】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図８】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図９】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１０】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１１】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１２】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１３】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１４】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１５】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１６】図１に示すＤＧＦＥＴを形成する際に本発明で使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【符号の説明】
【００５８】
１０  処理ウェーハ
１２  下部絶縁体
１４  ポリシリコン・バックプレーン領域
１５  バック・ゲート窒化膜
１６  バック・ゲート誘電体
１８  Ｓｉ含有層
２０  パッド酸化膜
２２  研磨停止層
２４  分離トレンチ開口
２６  トレンチ酸化膜下敷き
２８  誘電体トレンチ材料
３０  Ｎ型にドープしたバックプレーン領域
３２  Ｐ型にドープしたバックプレーン領域
３６  ゲート電極
３８  マスク
４０  絶縁
４２  保護スペーサ
４４  分離領域
４６  端部
５０  ソース／ドレイン領域
５２  ソース／ドレイン・コンタクト領域
５４  延長ソース／ドレイン領域
５６  スペーサ
５８  Ｎ型ゲート領域
６０  Ｎ型ソース／ドレイン領域
６４  シリサイド領域
【図１】
2004207726.tif 000003
【図２】
2004207726.tif 000004
【図３】
2004207726.tif 000005
【図４】
2004207726.tif 000006
【図５】
2004207726.tif 000007
【図６】
2004207726.tif 000008
【図７】
2004207726.tif 000009
【図８】
2004207726.tif 000010
【図９】
2004207726.tif 000011
【図１０】
2004207726.tif 000012
【図１１】
2004207726.tif 000013
【図１２】
2004207726.tif 000014
【図１３】
2004207726.tif 000015
【図１４】
2004207726.tif 000016
【図１５】
2004207726.tif 000017
【図１６】
2004207726.tif 000018