(57)【要約】【課題】ゲート電極の薄膜化が図れ、且つ、ゲート電極上に低抵抗なシリサイド層を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上にゲート絶縁膜２を形成した後、ゲート絶縁膜２上に多結晶シリコン膜３を形成する。その後、多結晶シリコン膜３上に自然酸化膜４を形成した後、多結晶シリコン膜５を形成する。その後、多結晶シリコン膜３、自然酸化膜４及び多結晶シリコン膜５をパターニングしてゲート電極部１１を形成する。その後、ゲート電極部１１の側面上に絶縁性サイドウォール８を形成した後、基板上にコバルト膜１０を形成する。その後、熱処理により第２シリコン膜５ａ及び高濃度ソース・ドレイン領域９のシリコンとコバルトとを反応させてコバルトシリサイド膜１０ａ、１０ｂを形成する。【選択図】  図１
2004207354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１シリコン膜と、
前記第１シリコン膜上に形成された保護膜と、
前記保護膜上に形成された第２シリコン膜の少なくとも一部をシリサイド化して形成された第１の金属シリサイド膜とを備え、
前記第１シリコン膜と前記第１の金属シリサイド膜とが電気的に導通していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のシリコン膜、前記保護膜および前記第１の金属シリサイド膜の側面上に形成された絶縁性サイドウォールと、
前記絶縁性サイドウォールの側方に位置する前記半導体基板上に形成された第２の金属シリサイド膜と
を備えていることを特徴とする半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
前記第１の金属シリサイド膜は、前記第２シリコン膜の全部をシリサイド化して形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体装置において、
前記保護膜の厚さが、０．５〜１．５ｎｍであることを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程（ａ）と、
前記ゲート絶縁膜上に第１シリコン膜を形成する工程（ｂ）と、
前記第１シリコン膜上に保護膜を形成する工程（ｃ）と、
前記保護膜上に第２シリコン膜を形成する工程（ｄ）と、
前記第１シリコン膜、前記保護膜および前記第２シリコン膜をパターニングしてゲート電極部を形成する工程（ｅ）と、
前記ゲート電極部の側面上に絶縁性サイドウォールを形成する工程（ｆ）と、
前記工程（ｆ）の後に、基板上に金属膜を形成する工程（ｇ）と、
前記工程（ｇ）の後に、熱処理により少なくとも前記第２シリコン膜の一部と前記金属膜とを反応させて第１の金属シリサイド膜を形成する工程（ｈ）と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記工程（ｈ）では、前記第２のシリコン膜の全部と前記金属膜とを反応させて前記第１の金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記工程（ｈ）では、前記絶縁性サイドウォールの側方に位置する前記半導体基板と前記金属膜とを反応させて第２の金属シリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項８】
請求項５〜７のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｈ）では、前記保護膜がストッパーとなり、前記第１シリコン膜はシリサイド化されないことを特徴とする半導体装置の製造方法。
【請求項９】
請求項５〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記保護膜の厚さが、０．５〜１．５ｎｍであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特にゲート電極の上部にシリサイド層を有するＭＩＳ型トランジスタおよびその製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＭＩＳ型トランジスタにより構成された集積回路は、構成素子の微細化が大きく進展し、その最小加工寸法は０．１μｍといったディープサブミクロン領域に達している。しかし、この微細化を妨げる要因の１つとして、ゲート電極の細線抵抗上昇による回路速度遅延といった集積回路の性能向上を阻害する問題がある。このため、ゲート電極の細線抵抗を低減するために、構成素子の構造や製造方法について多くの改良がなされてきた。その中でもゲート電極を構成する多結晶シリコン膜表面を金属シリサイド化してゲート電極の抵抗を低下させる製造方法が提案されている（例えば、特許文献１参照）。
【０００３】
従来のシリサイドゲート構造を有する半導体装置の製造方法について図面を用いて説明する。
【０００４】
図３（ａ）〜図３（ｄ）は、従来のシリサイドゲート構造を有するＭＩＳ型トランジスタを備えた半導体装置の製造工程を示す断面図である。
【０００５】
まず、図３（ａ）に示す工程で、シリコン基板１０１に活性領域を囲むトレンチ型の素子分離用絶縁膜（図示せず）を形成した後、シリコン基板１０１の活性領域上にシリコン酸化膜からなるゲート絶縁膜１０２を形成する。その後、基板上に多結晶シリコン膜を堆積した後、リソグラフィ及びドライエッチングにより、多結晶シリコン膜をパターニングして、ゲート絶縁膜１０２上に多結晶シリコンからなるゲート電極１０３を形成する。その後、ゲート電極１０３をマスクとして活性領域に低濃度の不純物イオンを注入して、低濃度ソース・ドレイン領域１０４を形成する。
【０００６】
次に、図３（ｂ）に示す工程で、基板上にＣＶＤ法によって酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極１０３の側面上に酸化膜からなる絶縁性サイドウォール１０５を形成する。その後、ゲート電極１０３及び絶縁性サイドウォール１０５をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域１０６を形成する。
【０００７】
次に、図３（ｃ）に示す工程で、基板上の全面に、スパッタ法によりコバルト膜１０７を堆積する。
【０００８】
次に、図３（ｄ）に示す工程で、熱処理により、ゲート電極１０３及び高濃度ソース・ドレイン領域１０６のシリコンとコバルトとを反応させ、シリサイド化させる。その後、絶縁性サイドウォール１０５上などに残存している未反応のコバルトを選択的に除去することにより、ゲート電極１０３上にコバルトシリサイド膜１０７ａが形成され、高濃度ソース・ドレイン領域１０６上にはコバルトシリサイド膜１０７ｂが形成される。
【０００９】
このような製造方法によって形成されたコバルトシリサイド膜１０７ａを有するゲート電極１０３は、ゲート長の幅が０．１μｍ以下の細線においても低抵抗を保持しているため、このゲート電極を有するＭＩＳ型トランジスタで構成された半導体装置は、優れた回路性能を実現することができる。
【００１０】
【特許文献１】
特開２０００−３１１４３号公報（第５頁、図１及び図２）
【００１１】
【発明が解決しようとする課題】
しかしながら、上述のような従来のシリサイドゲート構造のＭＩＳ型トランジスタを有する半導体装置の製造方法では、次のような問題点があった。
【００１２】
（１）ゲート電極の微細化に伴い、多結晶シリコン膜の膜厚を薄くする必要がある。しかしながら、多結晶シリコン膜を薄膜化すると、多結晶シリコン膜のシリコンとコバルトとの反応によりシリサイド化されたコバルトシリサイド膜がゲート絶縁膜まで達し、ゲート絶縁膜の信頼性を著しく低下させる。
【００１３】
（２）上記（１）のようにコバルトシリサイド膜がゲート絶縁膜まで達しないようにするには、予め堆積するコバルト膜の膜厚を薄くする必要がある。しかしながら、コバルト膜を薄膜化すると、今度はアグロマレーション等によりコバルトシリサイド膜が断裂しやすく著しいゲート電極の抵抗上昇を引き起こす。
【００１４】
本発明の目的は、ゲート電極の薄膜化が図れ、且つ、ゲート電極上に低抵抗なシリサイド層を有する半導体装置及びその製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成された第１シリコン膜と、第１シリコン膜上に形成された保護膜と、保護膜上に形成された第２シリコン膜の少なくとも一部をシリサイド化して形成された第１の金属シリサイド膜とを備え、第１シリコン膜と第１の金属シリサイド膜とが電気的に導通している。
【００１６】
上記半導体装置において、第１のシリコン膜、保護膜および第１の金属シリサイド膜の側面上に形成された絶縁性サイドウォールと、絶縁性サイドウォールの側方に位置する半導体基板上に形成された第２の金属シリサイド膜とを備えている。
【００１７】
上記半導体装置において、第１の金属シリサイド膜は、第２シリコン膜の全部をシリサイド化して形成されている。
【００１８】
上記半導体装置において、保護膜の厚さは、０．５〜１．５ｎｍであることが好ましい。
【００１９】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程（ａ）と、ゲート絶縁膜上に第１シリコン膜を形成する工程（ｂ）と、第１シリコン膜上に保護膜を形成する工程（ｃ）と、保護膜上に第２シリコン膜を形成する工程（ｄ）と、第１シリコン膜、保護膜および第２シリコン膜をパターニングしてゲート電極部を形成する工程（ｅ）と、  ゲート電極部の側面上に絶縁性サイドウォールを形成する工程（ｆ）と、工程（ｆ）の後に、基板上に金属膜を形成する工程（ｇ）と、工程（ｇ）の後に、熱処理により少なくとも第２シリコン膜の一部と金属膜とを反応させて第１の金属シリサイド膜を形成する工程（ｈ）とを含む。
【００２０】
上記半導体装置の製造方法において、工程（ｈ）では、第２のシリコン膜の全部と金属膜とを反応させて第１の金属シリサイド膜を形成する。
【００２１】
上記半導体装置の製造方法において、工程（ｈ）では、絶縁性サイドウォールの側方に位置する半導体基板と金属膜とを反応させて第２の金属シリサイド膜を形成する。
【００２２】
上記半導体装置の製造方法において、工程（ｈ）では、保護膜がストッパーとなり、第１シリコン膜はシリサイド化されない。
【００２３】
上記半導体装置の製造方法において、保護膜の厚さは、０．５〜１．５ｎｍであることが好ましい。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２５】
図１（ａ）〜図１（ｄ）及び図２（ａ）、図２（ｂ）は、本発明に係るシリサイドゲート構造を有するＭＩＳ型トランジスタを備えた半導体装置の製造工程を示す断面図である。
【００２６】
まず、図１（ａ）に示す工程で、シリコン基板１に活性領域を囲むトレンチ型の素子分離用絶縁膜（図示せず）を形成した後、シリコン基板１の活性領域上に厚さ約２ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。その後、ゲート絶縁膜２上に厚さ約１００ｎｍの多結晶シリコン膜３を堆積した後、大気中に曝すことにより多結晶シリコン膜３上に厚さ０．５〜１．０ｎｍの自然酸化膜４を形成する。
【００２７】
次に、図１（ｂ）に示す工程で、自然酸化膜４上に厚さ約５０ｎｍの多結晶シリコン膜５を堆積する。その後、多結晶シリコン膜５上の全面に、フォトレジスト膜を塗布した後、フォトリソグラフィ工程によりフォトレジストパターン６を形成する。
【００２８】
次に、図１（ｃ）に示す工程で、フォトレジストパターン６をマスクとして多結晶シリコン膜５、自然酸化膜４及び多結晶シリコン膜３を順次エッチングして、第１シリコン膜３ａ、保護膜４ａ及び第２シリコン膜５ａからなるゲート電極部１１を形成する。その後、フォトレジストパターン６を除去した後、ゲート電極部１１をマスクとして活性領域に低濃度の不純物イオンを注入して、低濃度ソース・ドレイン領域７を形成する。なお、本実施形態では、ゲート電極部１１を形成する際に、ソース・ドレイン領域上にゲート絶縁膜２を残存させているが、ゲート電極部１１を形成した後、ソース・ドレイン領域上のゲート絶縁膜２を除去しても良い。
【００２９】
次に、図１（ｄ）に示す工程で、基板上にＣＶＤ法によって厚さ約７０ｎｍの酸化膜を堆積した後、この酸化膜をエッチバックすることにより、ゲート電極部１１の側面上に酸化膜からなる絶縁性サイドウォール８を形成する。その後、ゲート電極部１１及び絶縁性サイドウォール８をマスクとして活性領域に高濃度の不純物イオンを注入して、高濃度ソース・ドレイン領域９を形成する。
【００３０】
次に、図２（ａ）に示す工程で、基板上の全面に、スパッタ法により厚さ１０ｎｍのコバルト膜１０を堆積する。
【００３１】
次に、図２（ｂ）に示す工程で、４３０℃９０秒の第１の熱処理をランプアニールによって行い、第２シリコン膜５ａ及び高濃度ソース・ドレイン領域９のシリコンとコバルトとを反応させ、シリサイド化させる。このとき、ゲート電極部１１においては、コバルトが第２シリコン膜５ａ中に入り込みコバルトシリサイド反応が進行していき第２シリコン膜５ａの一部または全部がシリサイド化されるが、保護膜４ａがシリサイド化のストッパーとなり少なくとも第１シリコン膜３ａではシリサイド化反応が起こらない。その後、絶縁性サイドウォール８上などに残存している未反応のコバルトを選択的に除去した後、７５０℃３０秒の第２の熱処理をランプアニールを行うことによって、ゲート電極部１１上にコバルトシリサイド膜１０ａが形成され、高濃度ソース・ドレイン領域９上にはコバルトシリサイド膜１０ｂが形成される。この結果、膜厚が厚く低抵抗なコバルトシリサイド膜１０ａ、１０ｂが形成される。
【００３２】
本実施形態によれば、ゲート電極部１１の第１シリコン膜３ａ上に保護膜４ａが形成されているため、膜厚の厚いコバルト膜１０を堆積してゲート電極部１１にコバルトシリサイド膜１０ａを形成しても、保護膜４ａがシリサイド化のストッパーとなるので、少なくともゲート電極部１１の第１シリコン膜３ａはシリサイド化されることはない。従って、コバルトシリサイド膜１０ａがゲート絶縁膜２まで到達することは決してなく、コバルトシリサイド膜１０ａによってゲート絶縁膜２の特性不良を引き起こすことがない。しかも、コバルトシリサイド膜１０ａは、膜厚を厚く形成することができるので、ゲート電極部１１の低抵抗化を図ることができる。なお、シリサイド化のストッパーとして働く保護膜４ａは、充分薄いのでコバルトシリサイド膜１０ａと第１シリコン膜３ａとの導通は充分図ることができる。従って、ゲート電極の薄膜化が図れ、且つ、ゲート電極上に低抵抗なシリサイド膜を有し、しかも信頼性の高いＭＩＳ型トランジスタを有する半導体装置を得ることができる。
【００３３】
なお、本実施形態では、シリサイド膜形成用金属膜としてコバルト膜を用いたが、チタン膜またはニッケル膜などシリコンと反応してシリサイド膜を形成することができる金属膜を用いても良い。また、ゲート電極部となる第１シリコン膜及び第２シリコン膜として多結晶シリコン膜を用いて説明したが、アモルファスシリコン膜であっても良い。
【００３４】
また、本実施形態では、保護膜として自然酸化膜を用いたが、下記のような方法で形成した膜であっても同様な効果を得ることができる。
【００３５】
第１の方法は、多結晶シリコン膜３を堆積した後、酸素プラズマ雰囲気中に曝して厚さ約１ｎｍのプラズマ酸化膜を形成し、このプラズマ酸化膜をシリサイド化のストッパーとなる保護膜として用いる。
【００３６】
第２の方法は、多結晶シリコン膜３を堆積した後、窒素プラズマ雰囲気中に曝して厚さ約１ｎｍのプラズマ窒化膜を形成し、このプラズマ窒化膜をシリサイド化のストッパーとなる保護膜として用いる。
【００３７】
第３の方法は、多結晶シリコン膜３を堆積した後、酸素雰囲気中で熱処理を行い、厚さ約１ｎｍの熱酸化膜を形成し、この熱酸化膜をシリサイド化のストッパーとなる保護膜として用いる。
【００３８】
第４の方法は、多結晶シリコン膜３を堆積した後、窒素雰囲気中で熱処理を行い、厚さ約１ｎｍの熱窒化膜を形成し、この熱窒化膜をシリサイド化のストッパーとなる保護膜として用いる。
【００３９】
第５の方法は、多結晶シリコン膜３を堆積した後、アンモニア過水溶液中で厚さ約１ｎｍの酸化膜を形成し、この酸化膜をシリサイド化のストッパーとなる保護膜として用いる。
【００４０】
なお、保護膜の膜厚は、０．５〜１．５ｎｍが好ましい。なぜならば、保護膜の膜厚が、０．５ｎｍよりも薄くなるとシリサイド化のストッパーとしての機能が低下し、１．５ｎｍよりも厚くなると第１シリコン膜とコバルトシリサイド膜との間の導通抵抗が上昇しゲート電極部の抵抗が高くなってしまう。
【００４１】
【発明の効果】
この発明の半導体装置及びその製造方法によれば、ゲート電極上に低抵抗なシリサイド膜が形成でき、且つ微細化によりゲート電極用のシリコン膜厚が薄膜化しても、形成されたシリサイド膜がゲート絶縁膜と接触することがないので、低抵抗なゲート電極と高信頼性のゲート絶縁膜を同時に実現することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造工程のうちの前半部分を示す断面図
【図２】（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造工程のうちの前半部分を示す断面図
【図３】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図
【符号の説明】
１  シリコン基板
２  ゲート絶縁膜
３  多結晶シリコン膜
３ａ  第１シリコン膜
４  自然酸化膜
４ａ  保護膜
５  多結晶シリコン膜
５ａ  第２シリコン膜
６  フォトレジストパターン
７  低濃度ソース・ドレイン領域
８  絶縁性サイドウォール
９  高濃度ソース・ドレイン領域
１０  コバルト膜
１０ａ  コバルトシリサイド膜
１０ｂ  コバルトシリサイド膜
１１  ゲート電極部
【図１】
2004207354.tif 000003
【図２】
2004207354.tif 000004
【図３】
2004207354.tif 000005