(57)【要約】【課題】電界効果トランジスタの順バイアス時におけるオン抵抗を小さく抑制しながら、半導体基板中のドリフト層の比抵抗を高めてショットキーバリアダイオード領域における垂直方向の電界を緩和し、逆方向耐圧を向上させることが可能な構成の半導体装置を提供する。【解決手段】本発明に係る半導体装置は、同一半導体基板内に電界効果トランジスタ及びショットキーバリアダイオードを搭載した半導体装置が、ショットキーバリアダイオード領域における第一導電型のドリフト層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層を備えているものである。【選択図】　図１
2004006647.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板内に電界効果トランジスタ及びショットキーバリアダイオードを搭載した半導体装置であって、ショットキーバリアダイオード領域における第一導電型のドリフト層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層を備えていることを特徴とする半導体装置。
【請求項２】
前記埋込ドープ層は、さらに、電界効果トランジスタ領域における前記ドリフト層中のゲート電極を被覆するゲート絶縁膜底面に接する深さに、前記ゲート電極と同一のピッチで埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電界効果トランジスタは、トレンチゲート型であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第一導電型の半導体基板と、
前記半導体基板上に形成されたドリフト層である第一導電型の半導体層と、
前記半導体層の電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、
前記第一ベース層の表面部に形成された第一導電型のソース層と、
前記ソース層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記電界効果トランジスタ領域及びショットキーバリアダイオード領域にソース電極及びアノード電極として形成された第一金属膜と、
前記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、
前記ショットキーバリアダイオード領域における前記半導体層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層と、
を備えていることを特徴とする半導体装置。
【請求項５】
前記埋込ドープ層は、ドット状であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記埋込ドープ層は、ストライプ状であることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記ゲート絶縁膜は、前記ソース層表面から前記半導体層上層部まで掘り込まれたトレンチの内面に形成されたゲート絶縁膜であり、
前記ゲート電極は、前記トレンチ内のゲート絶縁膜上に形成されたゲート電極であることを特徴とする請求項４乃至６のいずれかに記載の半導体装置。
【請求項８】
前記半導体層の周縁部に沿って前記半導体層の表面部にガードリングとして形成された第二導電型の第二ベース層と、
前記半導体基板の周縁部側における前記半導体層と前記第二ベース層との接合部を覆って形成された絶縁膜と、
をさらに備えていることを特徴とする請求項４乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第一金属膜の下地金属膜としてバリアメタルをさらに備えていることを特徴とする請求項４乃至８のいずれかに記載の半導体装置。
【請求項１０】
第一導電型の半導体基板と、
前記半導体基板上に形成されたドリフト層である第一導電型の半導体層と、
前記半導体層の電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、
前記第一ベース層の表面部に形成された第一導電型のソース層と、
前記ソース層表面から前記半導体層上層部まで掘り込まれたトレンチの内面に形成されたゲート絶縁膜と、
前記トレンチ内のゲート絶縁膜上に形成されたゲート電極と、
前記電界効果トランジスタ領域及びショットキーバリアダイオード領域にソース電極及びアノード電極として形成された第一金属膜と、
前記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、
前記ショットキーバリアダイオード領域における前記半導体層中の所定の深さに所定のピッチで埋め込まれ、かつ、前記電界効果トランジスタ領域における前記半導体層中の前記ゲート電極を被覆する前記ゲート絶縁膜底面に接する深さに、前記ゲート電極と同一のピッチで埋め込まれた第二導電型の埋込ドープ層と、を備えていることを特徴とする半導体装置。
【請求項１１】
前記埋込ドープ層は、ドット状であることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記埋込ドープ層は、ストライプ状であることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記埋込ドープ層は、前記ショットキーバリアダイオード領域ではドット状であり、前記電界効果トランジスタ領域ではストライプ状であることを特徴とする請求項１０に記載の半導体装置。
【請求項１４】
前記埋込ドープ層は、前記ショットキーバリアダイオード領域ではストライプ状であり、前記電界効果トランジスタ領域ではドット状であることを特徴とする請求項１０に記載の半導体装置。
【請求項１５】
前記埋込ドープ層は、前記第二導電型の連結用ストライプ状埋込ドープ層により格子状に連結されていることを特徴とする請求項１１乃至１４のいずれかに記載の半導体装置。
【請求項１６】
前記埋込ドープ層は、前記第二導電型の連結用ストライプ状埋込ドープ層により枠状及びストライプ状に連結されていることを特徴とする請求項１１，１３，１４に記載の半導体装置。
【請求項１７】
前記埋込ドープ層は、前記第二導電型の連結用ストライプ状埋込ドープ層により枠状に連結されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１８】
前記連結用ストライプ状埋込ドープ層の不純物濃度は、前記埋込ドープ層の不純物濃度より低いことを特徴とする請求項１５乃至１７のいずれかに記載の半導体装置。
【請求項１９】
前記半導体層の周縁部に沿って前記半導体層の表面部にガードリングとして形成された第二導電型の第二ベース層と、
前記半導体基板の周縁部側における前記半導体層と前記第二ベース層との接合部を覆って形成された絶縁膜と、
をさらに備えていることを特徴とする請求項１０乃至１８のいずれかに記載の半導体装置。
【請求項２０】
前記第一金属膜の下地金属膜としてバリアメタルをさらに備えていることを特徴とする請求項１０乃至１９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、同一半導体基板内にショットキーバリアダイオードを搭載したトレンチゲート型ｎチャネル電界効果トランジスタの構造に関する。
【０００２】
【従来の技術】
図９は、電界効果トランジスタが使用される一般的な同期整流回路の回路図である。
【０００３】
図９に示す同期整流回路は、電源電位ノードＶＤＤと接地電位ノードとの間に直列接続された第一の電界効果トランジスタＦＥＴ１及び第二の電界効果トランジスタＦＥＴ２と、第二の電界効果トランジスタＦＥＴ２に並列接続されたショットキーバリアダイオードＳＢＤと、第一の電界効果トランジスタＦＥＴ１及び第二の電界効果トランジスタＦＥＴ２の接続ノードと出力ノードＯＵＴとの間に接続されたインダクタンスＬと、出力ノードＯＵＴと接地電位ノードとの間に接続されたキャパシタＣとを備えている。尚、符号Ｄ１，Ｄ２により示されているのは、それぞれ第一、第二の電界効果トランジスタＦＥＴ１，ＦＥＴ２の寄生ダイオードである。
【０００４】
この同期整流回路は、第一の電界効果トランジスタＦＥＴ１及び第二の電界効果トランジスタＦＥＴ２のゲートに交互に電圧を印加することにより、出力ノードＯＵＴの電位レベルの高低を交互に切り換えるものである。
【０００５】
ここで、ショットキーバリアダイオードＳＢＤが備えられていないと仮定すると、第一の電界効果トランジスタＦＥＴ１のゲートオフ後、第二の電界効果トランジスタＦＥＴ２のゲートオンまでの間に、インダクタンスＬの逆起電力によって第二の電界効果トランジスタＦＥＴ２の寄生ダイオードＤ２に順方向電流が流れ、比較的大きな電力損失が発生する。
【０００６】
そこで、この電力損失を低減させる目的で、第二の電界効果トランジスタＦＥＴ２のソース・ドレイン間に独立したショットキーバリアダイオードＳＢＤを付加する場合がある。
【０００７】
図１０は、同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載する場合における半導体基板上の概略構成を示す平面図である。
【０００８】
同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載する場合、図１０に示すように、ショットキーバリアダイオード領域６と電界効果トランジスタ領域７とは分離して配置される一方、ショットキーバリアダイオードのアノード電極と電界効果トランジスタのソース電極とは、共通の金属膜１により形成されている。尚、半導体基板の角部には、ゲート電極パッド１４が配設されている。
【０００９】
図１１は、同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載した従来の半導体装置の断面構造図である。尚、図１１に示す断面は、図１０に示した半導体装置の切断線ＡＡ’における断面である。
【００１０】
図１１に示す従来の半導体装置は、ｎ＋＋型半導体基板１２と、ｎ＋＋型半導体基板１２上に形成されたドリフト層であるｎ＋型エピタキシャル層（半導体層）９と、ｎ＋型エピタキシャル層９の電界効果トランジスタ領域７における表面近傍部に形成されたｐ型ベース層８と、ｐ型ベース層８の表面部に形成されたｎ＋型ソース層５と、ｎ＋型ソース層５表面からｎ＋型エピタキシャル層９上層部まで掘り込まれたトレンチの底面及び内側面に形成されたゲート酸化膜（ゲート絶縁膜）１１と、底面及び内側面にゲート酸化膜１１が形成されたトレンチ内に形成されたゲート電極１０と、ゲート電極１０上に形成された層間絶縁膜３と、ショットキーバリアダイオード領域６の基板端部側周縁部に沿ってｎ＋型エピタキシャル層９の表面部にガードリングとして形成されたｐ型ベース層１８と、ｎ＋型エピタキシャル層９の周縁部側におけるｎ＋型エピタキシャル層９とｐ型ベース層１８との接合部を覆って形成された酸化膜（絶縁膜）４と、電界効果トランジスタ領域７及びショットキーバリアダイオード領域６の表面上に形成されたバリアメタル２と、バリアメタル２上にソース電極及びアノード電極として形成された金属膜１と、ｎ＋＋型半導体基板１２の裏面上にドレイン電極及びカソード電極として形成された金属膜１３と、を備えている。
【００１１】
図１０及び図１１に示す従来の半導体装置の構造が、図９に示す同期整流回路の電界効果トランジスタ及びショットキーバリアダイオードを同一基板上に形成した場合における典型的な構造である。
【００１２】
【発明が解決しようとする課題】
しかし、図１０及び図１１に示す従来の半導体装置の構造においては、ソース−ドレイン間、即ち、アノード−カソード間に逆バイアス電圧が印加されると、ショットキーバリアダイオード領域６のガードリング部、即ち、ｐ型ベース層１８周辺において空乏層に過大な電界が印加されて電圧降伏が発生することがあり、電界効果トランジスタ領域７の単一素子に比較して逆方向耐圧が低いという問題点がある。
【００１３】
一方、上記従来の半導体装置の構造において、逆方向耐圧を向上させるためには、ドリフト層（ｎ＋型エピタキシャル層９）の比抵抗を高くするという手段が考えられるが、そうすると電界効果トランジスタの順バイアス時におけるオン抵抗が大きくなってしまい、問題の根本的な解決にはならない。
【００１４】
本発明は、上記問題点に鑑みてなされたもので、その目的は、電界効果トランジスタの順バイアス時におけるオン抵抗を小さく抑制しながら、半導体基板中のドリフト層の比抵抗を高めてショットキーバリアダイオード領域における垂直方向の電界を緩和し、逆方向耐圧を向上させることが可能な構成の半導体装置を提供することである。
【００１５】
【課題を解決するための手段】
本発明の実施の一形態に係る半導体装置によれば、同一半導体基板内に電界効果トランジスタ及びショットキーバリアダイオードを搭載した半導体装置であって、ショットキーバリアダイオード領域における第一導電型のドリフト層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層を備えていることを特徴とする。
【００１６】
本発明の実施の一形態に係る半導体装置の第一の観点によれば、
第一導電型の半導体基板と、
上記半導体基板上に形成されたドリフト層である第一導電型の半導体層と、
上記半導体層の電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、
上記第一ベース層の表面部に形成された第一導電型のソース層と、
上記ソース層上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記電界効果トランジスタ領域及びショットキーバリアダイオード領域にソース電極及びアノード電極として形成された第一金属膜と、
上記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、
上記ショットキーバリアダイオード領域における上記半導体層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層と、
を備えていることを特徴とする。
【００１７】
本発明の実施の一形態に係る半導体装置の第二の観点によれば、
第一導電型の半導体基板と、
上記半導体基板上に形成されたドリフト層である第一導電型の半導体層と、
上記半導体層の電界効果トランジスタ領域における表面近傍部に形成された第二導電型の第一ベース層と、
上記第一ベース層の表面部に形成された第一導電型のソース層と、
上記ソース層表面から上記半導体層上層部まで掘り込まれたトレンチの内面に形成されたゲート絶縁膜と、
上記トレンチ内のゲート絶縁膜上に形成されたゲート電極と、
上記電界効果トランジスタ領域及びショットキーバリアダイオード領域にソース電極及びアノード電極として形成された第一金属膜と、
上記半導体基板の裏面上にドレイン電極及びカソード電極として形成された第二金属膜と、
上記ショットキーバリアダイオード領域における上記半導体層中の所定の深さに所定のピッチで埋め込まれ、かつ、上記電界効果トランジスタ領域における上記半導体層中の上記ゲート電極を被覆する上記ゲート絶縁膜底面に接する深さに、上記ゲート電極と同一のピッチで埋め込まれた第二導電型の埋込ドープ層と、を備えていることを特徴とする。
【００１８】
【発明の実施の形態】
以下、本発明に係る半導体装置の実施の形態について、図面を参照しながら説明する。
【００１９】
図１は、本発明の第一の実施の形態に係る半導体装置の断面構造図である。
【００２０】
本発明の第一の実施の形態に係る半導体装置は、ｎ＋＋型半導体基板１２と、ｎ＋＋型半導体基板１２上に形成されたドリフト層であるｎ＋型エピタキシャル層（半導体層）９と、ｎ＋型エピタキシャル層９の電界効果トランジスタ領域７における表面近傍部に形成されたｐ型ベース層８と、ｐ型ベース層８の表面部に形成されたｎ＋型ソース層５と、ｎ＋型ソース層５表面からｎ＋型エピタキシャル層９上層部まで掘り込まれたトレンチの底面及び内側面に形成されたゲート酸化膜（ゲート絶縁膜）１１と、底面及び内側面にゲート酸化膜１１が形成されたトレンチ内に形成されたゲート電極１０と、ゲート電極１０上に形成された層間絶縁膜３と、ショットキーバリアダイオード領域６の基板端部側周縁部に沿ってｎ＋型エピタキシャル層９の表面部にガードリングとして形成されたｐ型ベース層１８と、ｎ＋型エピタキシャル層９の周縁部側におけるｎ＋型エピタキシャル層９とｐ型ベース層１８との接合部を覆って形成された酸化膜（絶縁膜）４と、電界効果トランジスタ領域７及びショットキーバリアダイオード領域６の表面上に形成されたバリアメタル２と、バリアメタル２上にソース電極及びアノード電極として形成された金属膜１と、ｎ＋＋型半導体基板１２の裏面上にドレイン電極及びカソード電極として形成された金属膜１３と、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中の所定の深さに所定のピッチで埋め込まれたｐ型埋込ドープ層１５と、を備えている。
【００２１】
尚、図１におけるｐ型ベース層８とｐ型ベース層１８とは、一体的な拡散層として形成されていてもよいし、独立した拡散層として形成されていてもよい。
【００２２】
本発明の第一の実施の形態に係る半導体装置は、上述のように、同一半導体基板上にショットキーバリアダイオードを搭載した電界効果トランジスタであり、ショットキーバリアダイオード領域６において、ドリフト層であるｎ＋型エピタキシャル層９中の所定の深さに所定のピッチでｐ型埋込ドープ層１５が埋め込まれるようにして形成されている。
【００２３】
埋込ドープ層１５の深さ及びピッチは任意であるが、埋込ドープ層１５の深さは主として耐圧に、ピッチは主として順方向抵抗に影響を及ぼすので、素子の要求特性に応じて最適化するとよい。
【００２４】
また、ｐ型埋込ドープ層１５からバリアメタル２までの距離、及び、ｐ型埋込ドープ層１５からｐ型ベース層８，１８までの距離については、空乏層のブレークダウンを回避すべく、以下のように設定するとよい。即ち、逆方向バイアス時に、バリアメタル２とｎ＋型エピタキシャル層９との界面から伸張する空乏層、又は、ｐ型ベース層８，１８から伸張する空乏層が、ｐ型埋込ドープ層１５に接触する前にブレークダウンを起こしてしまうと、ｐ型埋込ドープ層１５を埋め込んだことによる効果は得られず、素子全体の耐圧は、ｐ型埋込ドープ層１５が埋め込まれていない従来の素子と変わらないこととなってしまう。従って、空乏層は、ブレークダウンする前に、ｐ型埋込ドープ層１５に接触する必要がある。そこで、ｐ型埋込ドープ層１５からバリアメタル２までの距離、及び、ｐ型埋込ドープ層１５からｐ型ベース層８，１８までの距離は、ブレークダウン電圧ＶＢにより定義されるシリコンドリフト層厚ｔｄｒｉｆｔの理論式
ｔｄｒｉｆｔ＝２．５９×１０−６・ＶＢ７／６
より、シリコンドリフト層厚ｔｄｒｉｆｔの１／２以下程度とするのが望ましい。
【００２５】
図２は、本発明の第一の実施の形態に係る半導体装置における埋込ドープ層の第一の例を示す平面図である。
【００２６】
図２に示すように、第一の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６におけるドリフト層中の所定の深さに所定のピッチでドット状に埋め込まれている。
【００２７】
図３は、本発明の第一の実施の形態に係る半導体装置における埋込ドープ層の第二の例を示す平面図である。
【００２８】
図３に示すように、第二の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６におけるドリフト層中の所定の深さに所定のピッチでストライプ状に埋め込まれている。
【００２９】
以上のように、本発明の第一の実施の形態に係る半導体装置は、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中の所定の深さに所定のピッチでｐ型埋込ドープ層１５を埋め込んだので、電界効果トランジスタの順バイアス時におけるオン抵抗を小さく抑制しながら、半導体基板中のドリフト層の比抵抗を高めてショットキーバリアダイオード領域における垂直方向の電界を緩和し、逆方向耐圧を向上させることができる。
【００３０】
具体的には、ｎチャネル型電界効果トランジスタのソース−ドレイン（アノード−カソード）間に逆バイアス電圧を印加すると、ショットキーバリア接合部よりドリフト層中へと空乏層が伸張し、ｐ型埋込ドープ層１５に到達する。さらに逆バイアス電圧が印加されると空乏層が埋込ドープ層からさらに伸張する。その結果、ショットキーバリアダイオード領域における垂直方向の電界が緩和されて逆方向耐圧が向上するとともに、ドリフト層の実質的ドープ濃度が高くなって電界効果トランジスタの順バイアス時におけるオン抵抗も低減される。
【００３１】
図４は、本発明の第二の実施の形態に係る半導体装置の断面構造図である。
【００３２】
本発明の第二の実施の形態に係る半導体装置は、ｎ＋＋型半導体基板１２と、ｎ＋＋型半導体基板１２上に形成されたドリフト層であるｎ＋型エピタキシャル層（半導体層）９と、ｎ＋型エピタキシャル層９の電界効果トランジスタ領域７における表面近傍部に形成されたｐ型ベース層８と、ｐ型ベース層８の表面部に形成されたｎ＋型ソース層５と、ｎ＋型ソース層５表面からｎ＋型エピタキシャル層９上層部まで掘り込まれたトレンチの底面及び内側面に形成されたゲート酸化膜（ゲート絶縁膜）１１と、底面及び内側面にゲート酸化膜１１が形成されたトレンチ内に形成されたゲート電極１０と、ゲート電極１０上に形成された層間絶縁膜３と、ショットキーバリアダイオード領域６の基板端部側周縁部に沿ってｎ＋型エピタキシャル層９の表面部にガードリングとして形成されたｐ型ベース層１８と、ｎ＋型エピタキシャル層９の周縁部側におけるｎ＋型エピタキシャル層９とｐ型ベース層１８との接合部を覆って形成された酸化膜（絶縁膜）４と、電界効果トランジスタ領域７及びショットキーバリアダイオード領域６の表面上に形成されたバリアメタル２と、バリアメタル２上にソース電極及びアノード電極として形成された金属膜１と、ｎ＋＋型半導体基板１２の裏面上にドレイン電極及びカソード電極として形成された金属膜１３と、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中の所定の深さに所定のピッチで埋め込まれ、かつ、電界効果トランジスタ領域７におけるｎ＋型エピタキシャル層９中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチで埋め込まれたｐ型埋込ドープ層１５と、を備えている。
【００３３】
本発明の第二の実施の形態に係る半導体装置が本発明の第一の実施の形態に係る半導体装置と異なる点は、ｐ型埋込ドープ層１５が、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中のみならず、電界効果トランジスタ領域７におけるｎ＋型エピタキシャル層９中にも、ゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチで埋め込まれている点である。
【００３４】
このように、電界効果トランジスタのゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでｐ型埋込ドープ層１５を埋め込んでおくことにより、ゲート酸化膜１１の帰還容量を低減させることができ、電界効果トランジスタのスイッチング動作の高速化を図ることができる。
【００３５】
尚、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中の埋込ドープ層１５の深さ及びピッチは任意であるが、埋込ドープ層１５の深さは主として耐圧に、ピッチは主として順方向抵抗に影響を及ぼすので、素子の要求特性に応じて最適化するとよい。
【００３６】
また、ｐ型埋込ドープ層１５からバリアメタル２までの距離、及び、ｐ型埋込ドープ層１５からｐ型ベース層８，１８までの距離についても、第一の実施の形態と同様に空乏層のブレークダウンを回避すべく、ブレークダウン電圧ＶＢにより定義されるシリコンドリフト層厚ｔｄｒｉｆｔの理論式
ｔｄｒｉｆｔ＝２．５９×１０−６・ＶＢ７／６
より、シリコンドリフト層厚ｔｄｒｉｆｔの１／２以下程度とするのが望ましい。
【００３７】
図５（ａ）、（ｂ）、（ｃ）は、本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第一の例を示す平面図である。
【００３８】
図５（ａ）に示すように、第二の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６においてはドリフト層中の所定の深さに所定のピッチで、電界効果トランジスタ領域７においてはドリフト層中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでドット状に埋め込まれている。
【００３９】
また、ドット状の埋込ドープ層１５の個々のドットが完全に独立して形成されていると、電位的に不安定となり、キャリアが抜けにくく素子のスイッチング速度が低下するおそれがあるため、図５（ｂ）、（ｃ）に示すように、ドット状の埋込ドープ層１５の個々のドットを、埋込ドープ層１５より低い不純物濃度であって同一導電型の連結用ストライプ状埋込ドープ層１６により格子状に、又は、ストライプ状及び枠状に連結させるとよい。これにより、埋込ドープ層１５からキャリアが抜けやすくなり、素子のスイッチング速度の低下を防止することができる。連結用ストライプ状埋込ドープ層１６の不純物濃度が高すぎると、電界効果トランジスタのオン抵抗が大きくなってしまうので、連結用ストライプ状埋込ドープ層１６の不純物濃度は、例えば、（埋込ドープ層１５の不純物濃度）×１０−２乃至（埋込ドープ層１５の不純物濃度）×１０−３程度とするとよい。
【００４０】
図６（ａ）、（ｂ）、（ｃ）は、本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第二の例を示す平面図である。
【００４１】
図６（ａ）に示すように、第二の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６においてはドリフト層中の所定の深さに所定のピッチで、電界効果トランジスタ領域７においてはドリフト層中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでストライプ状に埋め込まれている。
【００４２】
ストライプ状の埋込ドープ層１５を形成する場合においても、素子のスイッチング速度低下防止の観点から、図６（ｂ）、（ｃ）に示すように、ストライプ状の埋込ドープ層１５に直交し、埋込ドープ層１５より低い不純物濃度であって同一導電型の連結用ストライプ状埋込ドープ層１６により格子状又は枠状に連結させるとよい。
【００４３】
図７（ａ）、（ｂ）、（ｃ）は、本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第三の例を示す平面図である。
【００４４】
図７（ａ）に示すように、第三の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６においてはドリフト層中の所定の深さに所定のピッチでドット状に埋め込まれており、電界効果トランジスタ領域７においてはドリフト層中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでストライプ状に埋め込まれている。
【００４５】
ショットキーバリアダイオード領域６にはドット状の埋込ドープ層１５を、電界効果トランジスタ領域７にはストライプ状の埋込ドープ層１５を形成する場合においても、素子のスイッチング速度低下防止の観点から、図７（ｂ）、（ｃ）に示すように、埋込ドープ層１５より低い不純物濃度であって同一導電型の連結用ストライプ状埋込ドープ層１６により格子状、又は、ストライプ状及び枠状に連結させるとよい。
【００４６】
図８（ａ）、（ｂ）、（ｃ）は、本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第四の例を示す平面図である。
【００４７】
図８（ａ）に示すように、第三の例における埋込ドープ層１５は、ショットキーバリアダイオード領域６においてはドリフト層中の所定の深さに所定のピッチでストライプ状に埋め込まれており、電界効果トランジスタ領域７においてはドリフト層中のゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでドット状に埋め込まれている。
【００４８】
ショットキーバリアダイオード領域６にはストライプ状の埋込ドープ層１５を、電界効果トランジスタ領域７にはドット状の埋込ドープ層１５を形成する場合においても、素子のスイッチング速度低下防止の観点から、図８（ｂ）、（ｃ）に示すように、埋込ドープ層１５より低い不純物濃度であって同一導電型の連結用ストライプ状埋込ドープ層１６により格子状、又は、ストライプ状及び枠状に連結させるとよい。
【００４９】
以上のように、本発明の第二の実施の形態に係る半導体装置は、ショットキーバリアダイオード領域６におけるｎ＋型エピタキシャル層９中のみならず、電界効果トランジスタ領域７におけるｎ＋型エピタキシャル層９中にも、ゲート電極１０を被覆するゲート酸化膜１１底面に接する深さに、ゲート電極１０と同一のピッチでｐ型埋込ドープ層１５が埋め込まれているので、第一の実施の形態と同様の効果に加えて、ゲート酸化膜１１の帰還容量を低減させることができ、電界効果トランジスタのスイッチング動作のさらなる高速化を図ることができる。
【００５０】
次に、本発明の実施の一形態に係る半導体装置の製造方法について説明する。
【００５１】
埋込ドープ層１５の形成に関わるプロセスについて説明すると、先ず、ドリフト層であるｎ＋型エピタキシャル層９が、その最終的な厚さの一部分だけエピタキシャル結晶成長により形成された半導体基板表面に感光性レジストを塗布し、露光し、現像することにより、埋込ドープ層１５のパターンのマスクを形成する。この時点で形成されているｎ＋型エピタキシャル層９の厚さと、埋込ドープ層１５形成後にさらに成長させるｎ＋型エピタキシャル層９の厚さとによって、埋込ドープ層１５を埋め込む深さが決定される。
【００５２】
また、本発明の第一の実施の形態に係る半導体装置のように埋込ドープ層１５をショットキーバリアダイオード領域６のみに形成するか、又は、本発明の第二の実施の形態に係る半導体装置のように埋込ドープ層１５をショットキーバリアダイオード領域６及び電界効果トランジスタ領域７に形成するかは、このレジストのパターニングによって決定する。尚、本発明の第二の実施の形態に係る半導体装置のように埋込ドープ層１５を、電界効果トランジスタ領域７におけるｎ＋型エピタキシャル層９中のゲート電極１０を被覆するゲート絶縁膜１１底面に接するように、ゲート電極１０と同一のピッチで埋め込む場合には、このレジストのパターニングの際に、予め位置合わせ用のマークを形成しておくとよい。
【００５３】
レジストのパターン形成後、基板表面から、ｐ型埋込ドープ層１５を形成するための不純物として、例えば、ホウ素（Ｂ）を注入する。不純物注入後、レジストを除去する。
【００５４】
図５（ｂ）、（ｃ）、図６（ｂ）、（ｃ）、図７（ｂ）、（ｃ）、図８（ｂ）、（ｃ）に示したように、連結用ストライプ状埋込ドープ層１６を形成する場合には、さらに、レジストのパターニング、不純物注入、レジストの除去のプロセスを上記同様に繰り返す。
【００５５】
不純物注入後、ＣＶＤ法により、さらにｎ＋型エピタキシャル層９を最終的な厚さまでエピタキシャル結晶成長させる。
【００５６】
その後は、通常のプロセスにより、ショットキーバリアダイオード及び電界効果トランジスタを形成すると、本発明の実施の一形態に係る半導体装置が完成する。
【００５７】
【発明の効果】
本発明の実施の一形態に係る半導体装置によれば、同一半導体基板内にトレンチゲート型電界効果トランジスタ及びショットキーバリアダイオードを搭載した半導体装置において、ショットキーバリアダイオード領域における第一導電型のドリフト層中の所定の深さに所定のピッチで埋め込まれた第二導電型の埋込ドープ層を備えているので、ドリフト層のドープ濃度を実質的に高めて、電界効果トランジスタの順バイアス時におけるオン抵抗を小さく抑制しながら、半導体基板中のドリフト層の比抵抗を高めてショットキーバリアダイオード領域における垂直方向の電界を緩和し、逆方向耐圧を向上させることができる。
【００５８】
埋込ドープ層は、さらに、電界効果トランジスタ領域におけるドリフト層中のゲート電極を被覆するゲート酸化膜底面に接する深さに、ゲート電極と同一のピッチで埋め込まれているものとすると、ゲート酸化膜の帰還容量を低減させることができ、電界効果トランジスタのスイッチング動作のさらなる高速化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態に係る半導体装置の断面構造図である。
【図２】本発明の第一の実施の形態に係る半導体装置における埋込ドープ層の第一の例を示す平面図である。
【図３】本発明の第一の実施の形態に係る半導体装置における埋込ドープ層の第二の例を示す平面図である。
【図４】本発明の第二の実施の形態に係る半導体装置の断面構造図である。
【図５】本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第一の例を示す平面図である。
【図６】本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第二の例を示す平面図である。
【図７】本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第三の例を示す平面図である。
【図８】本発明の第二の実施の形態に係る半導体装置における埋込ドープ層の第四の例を示す平面図である。
【図９】電界効果トランジスタが使用される一般的な同期整流回路の回路図である。
【図１０】同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載する場合における半導体基板上の概略構成を示す平面図である。
【図１１】同一基板上に電界効果トランジスタ及びショットキーバリアダイオードを搭載した従来の半導体装置の断面構造図である。
【符号の説明】
１　金属膜（ソース電極及びアノード電極）
２　バリアメタル
３　層間絶縁膜
４　酸化膜
５　ｎ＋型ソース層
６　ショットキーバリアダイオード領域
７　電界効果トランジスタ領域
８　ｐ型ベース層
９　ｎ＋型エピタキシャル層
１０　ゲート電極
１１　ゲート酸化膜
１２　ｎ＋＋型半導体基板
１３　金属膜（ドレイン電極及びカソード電極）
１４　ゲート電極パッド
１５　ｐ型埋込ドープ層
１６　連結用ストライプ状埋込ドープ層
１８　ｐ型ベース層（ガードリング）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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