(57)【要約】【課題】  トレンチ底面におけるビット線のコンタクト接続が安いコストで可能である垂直電荷トラップメモリセルを有する半導体メモリのレイアウトを提示することである。【解決手段】  メモリセルフィールド（１０）の外側に、ビット線コンタクト（１６）が上部ビット線（１５）上に、および、さらなるビット線コンタクト（１７）が下部ビット線上に存在し、それぞれ、配線のために提供されたメタライゼーション平面と導通するように接続され、ここで、上部ビット線のビット線コンタクト、および下部ビット線のさらなるビット線コンタクトが、メモリセルフィールドの互いに対向して位置する側に設けられ、さらなるビット線コンタクト間に絶縁トレンチ（７）の部分がそれぞれ存在する。【選択図】  図１０
2004207744.tif 000002
【特許請求の範囲】
【請求項１】
垂直電荷トラップメモリセルを有する半導体メモリであって、
半導体ボディ（１）または基板の上面に、それぞれの側壁および底面をそれぞれ有する、互いに平行に間隔をあけて配置される複数のトレンチ（７、８）が形成され、
該上面に存在するメモリセルフィールド（１０）において、メモリトランジスタが配置され、該メモリトランジスタは、ゲート誘電体によって、該トレンチ（８）内に配置されたゲート電極から分離されたチャネル領域を、それぞれ該トレンチ（８）の壁面に有し、
該チャネル領域はドーピング領域によって境界付けされ、該ドーピング領域は、該当該のトレンチ（８）の該底面、および該半導体ボディ（１）または基板の該上面に、該トレンチと隣接して存在し、かつソース／ドレイン領域として提供され、
少なくともそれぞれのゲート電極と、関連するチャネル領域のソース側またはドレイン側の端部との間に、第１の境界層とメモリ層と第２の境界層とを含む誘電体メモリ層シーケンスが配置され、該層シーケンスは、該チャネル領域からの熱い電子の捕獲によってプログラムするために提供され、
該半導体ボディ（１）または基板の該上面の該ソース／ドレイン領域は、それぞれ、隣接し合う２つのトレンチ（７、８）間で該トレンチ（７、８）と平行に伸びる上部ビット線（１５）によって互いに接続され、
該トレンチの該底面における該ソース／ドレイン領域は、それぞれ、該同じトレンチに沿って、該半導体ボディ（１）または基板内に伸びる、ドーピング領域として形成された下部ビット線によって互いに接続される、半導体メモリであって、
該トレンチ（７、８）は、絶縁トレンチ（７）とアクティブトレンチ（８）とが交互になっており、ここで、該絶縁トレンチ（７）は、該下部ビット線間にも存在し、該アクティブトレンチ（８）は、該メモリトランジスタのために提供され、該メモリセルフィールド（１０）の外側で、該上部ビット線（１５）上にビット線コンタクト（１６、１８、１９）が、および、該下部ビット線上にさらなるビット線コンタクト（１７）が存在し、かつ配線のために提供されたメタライゼーション平面と導通するように接続され、ここで、該ビット線コンタクト（１６、１８、１９）および該さらなるビット線コンタクト（１７）は、該メモリセルフィールド（１０）の互いに対向する側に配置され、該さらなるビット線コンタクト（１７）間に、該絶縁トレンチ（７）の部分がそれぞれ存在する、半導体メモリ。
【請求項２】
前記上部ビット線（１５）は、各１つのビット線コンタクト（１６）を備える、請求項１に記載の半導体メモリ。
【請求項３】
絶縁トレンチ（７）によって互いに分離される、前記それぞれ隣接し合う２つの上部ビット線（１５）は、共通のビット線コンタクト（１８、１９）を有する、請求項１に記載の半導体メモリ。
【請求項４】
絶縁トレンチ（７）によって互いに分離される、それぞれ隣接し合う２つの上部ビット線（１５）は、前記メモリセル（１０）の外側に、前記半導体ボディ（１）または基板の前記半導体材料において、重なり合う交差接続を有する、請求項３に記載の半導体メモリ。
【請求項５】
垂直電荷トラップメモリセルを有する半導体メモリを製造する方法であって、
第１の工程において、半導体ボディ（１）または基板の上面に、半導体マスク（４）、およびその上にフォトレジスト層（６）が設けられ、
第２の工程において、該フォトレジスト層（６）は、第１のリソグラフィマスク（１１、１２）を用いて、互いに平行に間隔をあけて配置される複数の帯状開口部を備え、
第３の工程において、ハードマスク（４）が、該構造化されたフォトレジスト層（６）を用いて構造化され、
第４の工程において、該フォトレジスト層（６）が、全面のさらなるフォトレジスト層（９）と置換され、
第５の工程において、該さらなるフォトレジスト層（９）は、第２のリソグラフィマスク（１３）を用いて、該ハードマスク層（４）に形成された帯状開口部の連続において開口部が１つおきに露出され、残りの開口部は該さらなるフォトレジスト層（９）によって覆われた状態であるように構造化され、
第６の工程において、該ハードマスク層（４）および該さらなるフォトレジスト層（９）をマスクとして用いて、該ハードマスク層（４）に対して垂直の方向の該露出された開口部の領域において該ハードマスク層（４）の下に存在する材料が除去され、
第７の工程において、トレンチ（７、８）を製造するために、該さらなるフォトレジスト層（９）が除去され、かつ、該ハードマスク層（４）の該開口部の領域において、さらなる材料が該ハードマスク層（４）に対して垂直の方向に除去され、
第８の工程において、該第７の工程において製造されたトレンチ（７、８）が酸化物で充填され、および、該ハードマスク層（４）が除去され、
第９の工程において、さらなるフォトレジスト層が設けられ、かつ第３のリソグラフィマスク（１４）を用いて構造化され、これにより、該第５の工程において構造化されたフォトレジスト層（９）によって覆われた状態の領域の該トレンチの上に開口部が生成され、
第１０の工程において、該第９の工程において構造化されたフォトレジスト層を用いて、該酸化物が、該メモリトランジスタのために提供された該トレンチ（８）から除去される、方法であって、
該第２の工程において用いられた第１のリソグラフィマスク（１１、１２）は、これによって構造化された該フォトレジスト層（６）が、ビット線コンタクト（１６、１８、１９）を設けるために提供される、提供されたメモリセルフィールド（１０）の近傍の第１の側の領域を覆うように形成されることと、
該第５の工程において用いられた第２のリソグラフィマスク（１３）は、これによって構造化された該フォトレジスト層（９）が、さらなるビット線コンタクト（１７）を設けるために提供される、該提供されたメモリセルフィールド（１０）の近傍の第２の側の領域を覆うように形成されることと、
該第９の工程において用いられた第３のリソグラフィマスク（１４）は、これによって構造化されたさらなるフォトレジスト層の該開口部が、該トレンチの該領域を越えて、該提供されたメモリセルフィールド（１０）の近傍の該第２の側の、該さらなるビット線コンタクト（１７）のために提供される領域をあけておくように形成されることと、を特徴とする、方法。
【請求項６】
次に続く第１１の工程において、ビット線コンタクト（１６、１８、１９）は、前記第２の工程において前記提供されたメモリセルフィールドのすぐ隣で覆われた状態である前記領域に設けられ、
さらなるビット線コンタクト（１７）は、前記第９の工程において該提供されたメモリセルフィールドのすぐ隣で露出された該領域に設けられる、請求項５に記載の方法。
【請求項７】
前記第１１の工程において、フラッシュメモリセルを形成するために、前記ビット線コンタクト（１８、１９）は、前記トレンチ間に配置される常に隣接し合う２つのビット線（１５）は、共通のビット線コンタクト（１８、１９）を取得するように設けられる、請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直電荷トラップメモリセルを有する半導体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
電荷トラップメモリセル、特に、ＮＲＯＭメモリセルをさらに小型化するために、半導体材料にエッチングされたトレンチの側壁にメモリトランジスタが配置され得る。これにより、プレーナ素子に典型的であるような、ゲート酸化物の厚さおよびトランジスタのチャネル長への、必要とされるチップ面の大幅な依存が著しく低減される。垂直電荷トラップメモリセルを有するこのような半導体メモリは、トレンチの側壁に位置するチャネル領域を有する半導体ボディまたは基板のくし形構造からなり、このチャネル領域は、トレンチのエッジ上、およびトレンチの底面に位置するソース／ドレイン領域に配置される。
【０００３】
ここで、トレンチ底面におけるビット線のターミナル接続が困難であることが明らかになる。このターミナル接続は、ビット線をトレンチ底面にコンタクト接続し、かつ配線のために提供されたメタライゼーション平面と垂直に接続しなければならない。セルフィールド内で、このようなコンタクト用のトレンチは過度に狭い。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の課題は、トレンチ底面におけるビット線のコンタクト接続が安いコストで可能である垂直電荷トラップメモリセルを有する半導体メモリのレイアウトを提示することである。
【課題を解決するための手段】
【０００５】
この課題は、請求項１の特徴を有する半導体メモリ、および、請求項５の特徴を有する半導体メモリを製造する方法によって解決される。実施形態は、従属請求項から明らかである。
【０００６】
本発明による半導体メモリは、垂直電荷トラップメモリセルを有する半導体メモリであって、半導体ボディ（１）または基板の上面に、それぞれの側壁および底面をそれぞれ有する、互いに平行に間隔をあけて配置される複数のトレンチ（７、８）が形成され、該上面に存在するメモリセルフィールド（１０）において、メモリトランジスタが配置され、該メモリトランジスタは、ゲート誘電体によって、該トレンチ（８）内に配置されたゲート電極から分離されたチャネル領域を、それぞれ該トレンチ（８）の壁面に有し、該チャネル領域はドーピング領域によって境界付けされ、該ドーピング領域は、該当該のトレンチ（８）の該底面、および該半導体ボディ（１）または基板の該上面に、該トレンチと隣接して存在し、かつソース／ドレイン領域として提供され、少なくともそれぞれのゲート電極と、関連するチャネル領域のソース側またはドレイン側の端部との間に、第１の境界層とメモリ層と第２の境界層とを含む誘電体メモリ層シーケンスが配置され、該層シーケンスは、該チャネル領域からの熱い電子の捕獲によってプログラムするために提供され、該半導体ボディ（１）または基板の該上面の該ソース／ドレイン領域は、それぞれ、隣接し合う２つのトレンチ（７、８）間で該トレンチ（７、８）と平行に伸びる上部ビット線（１５）によって互いに接続され、該トレンチの該底面における該ソース／ドレイン領域は、それぞれ、該同じトレンチに沿って、該半導体ボディ（１）または基板内に伸びる、ドーピング領域として形成された下部ビット線によって互いに接続される、半導体メモリであって、該トレンチ（７、８）は、絶縁トレンチ（７）とアクティブトレンチ（８）とが交互になっており、ここで、該絶縁トレンチ（７）は、該下部ビット線間にも存在し、該アクティブトレンチ（８）は、該メモリトランジスタのために提供され、該メモリセルフィールド（１０）の外側で、該上部ビット線（１５）上にビット線コンタクト（１６、１８、１９）が、および、該下部ビット線上にさらなるビット線コンタクト（１７）が存在し、かつ配線のために提供されたメタライゼーション平面と導通するように接続され、ここで、該ビット線コンタクト（１６、１８、１９）および該さらなるビット線コンタクト（１７）は、該メモリセルフィールド（１０）の互いに対向する側に配置され、該さらなるビット線コンタクト（１７）間に、該絶縁トレンチ（７）の部分がそれぞれ存在し、これにより上記目的を達成する。
【０００７】
前記上部ビット線（１５）は、各１つのビット線コンタクト（１６）を備えてもよい。
【０００８】
絶縁トレンチ（７）によって互いに分離される、前記それぞれ隣接し合う２つの上部ビット線（１５）は、共通のビット線コンタクト（１８、１９）を有してもよい。
【０００９】
絶縁トレンチ（７）によって互いに分離される、それぞれ隣接し合う２つの上部ビット線（１５）は、前記メモリセル（１０）の外側に、前記半導体ボディ（１）または基板の前記半導体材料において、重なり合う交差接続を有してもよい。
【００１０】
本発明による方法は、垂直電荷トラップメモリセルを有する半導体メモリを製造する方法であって、第１の工程において、半導体ボディ（１）または基板の上面に、半導体マスク（４）、およびその上にフォトレジスト層（６）が設けられ、第２の工程において、該フォトレジスト層（６）は、第１のリソグラフィマスク（１１、１２）を用いて、互いに平行に間隔をあけて配置される複数の帯状開口部を備え、第３の工程において、ハードマスク（４）が、該構造化されたフォトレジスト層（６）を用いて構造化され、第４の工程において、該フォトレジスト層（６）が、全面のさらなるフォトレジスト層（９）と置換され、第５の工程において、該さらなるフォトレジスト層（９）は、第２のリソグラフィマスク（１３）を用いて、該ハードマスク層（４）に形成された帯状開口部の連続において開口部が１つおきに露出され、残りの開口部は該さらなるフォトレジスト層（９）によって覆われた状態であるように構造化され、第６の工程において、該ハードマスク層（４）および該さらなるフォトレジスト層（９）をマスクとして用いて、該ハードマスク層（４）に対して垂直の方向の該露出された開口部の領域において該ハードマスク層（４）の下に存在する材料が除去され、第７の工程において、トレンチ（７、８）を製造するために、該さらなるフォトレジスト層（９）が除去され、かつ、該ハードマスク層（４）の該開口部の領域において、さらなる材料が該ハードマスク層（４）に対して垂直の方向に除去され、第８の工程において、該第７の工程において製造されたトレンチ（７、８）が酸化物で充填され、および、該ハードマスク層（４）が除去され、第９の工程において、さらなるフォトレジスト層が設けられ、かつ第３のリソグラフィマスク（１４）を用いて構造化され、これにより、該第５の工程において構造化されたフォトレジスト層（９）によって覆われた状態の領域の該トレンチの上に開口部が生成され、第１０の工程において、該第９の工程において構造化されたフォトレジスト層を用いて、該酸化物が、該メモリトランジスタのために提供された該トレンチ（８）から除去される、方法であって、該第２の工程において用いられた第１のリソグラフィマスク（１１、１２）は、これによって構造化された該フォトレジスト層（６）が、ビット線コンタクト（１６、１８、１９）を設けるために提供される、提供されたメモリセルフィールド（１０）の近傍の第１の側の領域を覆うように形成されることと、該第５の工程において用いられた第２のリソグラフィマスク（１３）は、これによって構造化された該フォトレジスト層（９）が、さらなるビット線コンタクト（１７）を設けるために提供される、該提供されたメモリセルフィールド（１０）の近傍の第２の側の領域を覆うように形成されることと、該第９の工程において用いられた第３のリソグラフィマスク（１４）は、これによって構造化されたさらなるフォトレジスト層の該開口部が、該トレンチの該領域を越えて、該提供されたメモリセルフィールド（１０）の近傍の該第２の側の、該さらなるビット線コンタクト（１７）のために提供される領域をあけておくように形成されることと、を特徴とし、これにより上記目的を達成する。
【００１１】
次に続く第１１の工程において、ビット線コンタクト（１６、１８、１９）は、前記第２の工程において前記提供されたメモリセルフィールドのすぐ隣で覆われた状態である前記領域に設けられ、さらなるビット線コンタクト（１７）は、前記第９の工程において該提供されたメモリセルフィールドのすぐ隣で露出された該領域に設けられてもよい。
【００１２】
前記第１１の工程において、フラッシュメモリセルを形成するために、前記ビット線コンタクト（１８、１９）は、前記トレンチ間に配置される常に隣接し合う２つのビット線（１５）は、共通のビット線コンタクト（１８、１９）を取得するように設けられてもよい。
【発明の効果】
【００１３】
本発明により、トレンチ底面におけるビット線のコンタクト接続が安いコストで可能である垂直電荷トラップメモリセルを有する半導体メモリのレイアウトを提示することができる。
【発明を実施するための最良の形態】
【００１４】
半導体メモリにおいて、半導体ボディまたは基板の上面にくし形構造が形成され、この中に互いに平行に間隔をあけてトレンチが配置される。これらのトレンチは、絶縁トレンチとアクティブトレンチが交互になっており、ここで、絶縁トレンチは、トレンチ底面の下部ビット線間にも存在し、メモリトランジスタのためにアクティブトレンチが提供される。メモリセルフィールドの外側に、上部ビット線上にビット線コンタクト、および下部ビット線上にさらなるビット線コンタクトが存在し、それぞれ、配線のために提供されたメタライゼーション平面と導通するように接続され、ここで、上部ビット線用のビット線コンタクト、および下部ビット線用のさらなるビット線コンタクトは、メモリセルフィールドの対向する両側に設けられ、さらなるビット線コンタクト間に絶縁トレンチの部分がそれぞれ存在する。
【００１５】
この絶縁トレンチは、メモリチップのコアおよび周辺部における絶縁トレンチと共に生成され得る。これは、ＳＴＩ（シャロートレンチアイソレーション）の態様で、それ自体公知の方法で行われる。製造する場合、絶縁トレンチおよびアクティブトレンチを構造化するためにリソグラフィマスクが用いられ、これにより、ビット線コンタクトのために提供された領域もまた構造化され、同時に、チップのコアおよび周辺部におけるＳＴＩトレンチが生成される。
【実施例】
【００１６】
以下において、半導体メモリ、およびその製造方法の実施例が図１〜図１２を用いて詳細に記載される。
【００１７】
図１において、上に設けられたパッド−酸化物層２、その上に設けられたパッド−窒化物層３、その上に設けられたハードマスク層４、その上に設けられた反射防止層５、およびその上に設けられたフォトレジスト層６を有する半導体ボディ１または基板が断面図で示される。ハードマスク層４の材料は、例えば、ＴＥＯＳ（テトラエチルオルトシリケート）として設けられた酸化物である。反射防止層５は、次に続くフォトリソグラフィを容易にするために利用される。
【００１８】
このリソグラフィは、図２に模式的平面図で示された第１のリソグラフィマスク１１を用いて行われる。このマスクは、図２に示される構造を有し、従って、これによって製造されたフォトレジストマスクが斜線の領域を覆う。斜線の領域は、側方が、提供されたメモリセルフィールド１０から突き出す。従って、この第１のリソグラフィマスク１１を用いて、メモリセルフィールドの領域における帯状領域、さらに、周囲領域の大きい面積の領域もフォトレジスト層６から離れている。ポジ型レジストが用いられるかネガ型レジストが用いられるかによって、すなわち、露光された部分が除去されるか、残るかによって、第１のリソグラフィマスクは、斜線の領域に開口部、または、これと相補する構造を有する。
【００１９】
図３は、第１のリソグラフィマスク１２の代替的実施形態を示す。この形態の場合、斜線の領域は、製造されたフォトレジスト層で覆われ、メモリセルフィールド１０の外側でそれぞれ対になってつながっている。この実施形態は、フラッシュメモリセルを製造するために特に適切である。
【００２０】
図４は、平行に間隔をあけて配置される帯状の開口部を反射防止層５およびハードマスク層４にエッチングするために、構造化されたフォトレジスト層６が用いられる態様を断面図で示す。この開口部によって絶縁トレンチ７の開口部、およびアクティブトレンチ８の開口部が提供される。「アクティブトレンチ」という名称は、本明細書中で、垂直に方向付けられたメモリトランジスタを配置するために当該のトレンチが提供されることを意味する。フォトレジスト層６は、後から除去され、ここで、反射防止層５も除去され得る。その後、さらなるフォトレジスト層が設けられ、ここで、場合によっては、反射防止層５が新たに設けられる。
【００２１】
図５の平面図に対応する第２のリソグラフィマスク１３は、その後、図５に斜線で示される領域が覆われるようにさらなるフォトレジスト層を構造化するために用いられる。ここで、説明のために示されたメモリセルフィールド１０の縁取りを用いて、見出され得るように、この第２のリソグラフィマスク１３は、絶縁トレンチ７のために提供され、すでに製造された開口部のみが露出されるように、さらなるフォトレジスト層を構造化するために提供される。その際、このマスクは、特に、アクティブトレンチにおけるビット線用のターミナル接続領域も覆う。
【００２２】
図６は、このさらなる中間生成物を断面図で示す。さらなるフォトレジスト層９は、ここで、帯状の部分だけを依然として有している。これらの部分は、アクティブトレンチ８の開口部を閉じ、絶縁トレンチ７の開口部をあけておく。次に、これらの開口部において、パッド−窒化物層３およびパッド−酸化物層２が、場合によっては、さらに、少し進んで半導体ボディ１または基板の中までエッチングされる。この際、構造化されたハードマスク層４も同様にマスクとして利用される。その後、さらなるフォトレジスト層９が除去される。
【００２３】
図７は、さらなるエッチング工程後の中間生成物の断面を示す。このエッチング工程により、アクティブトレンチ８のために提供された開口部、パッド−窒化物層３およびパッド酸化物層２がエッチングされる。絶縁トレンチ７のための残りの開口部において、すでに、半導体ボディ１または基板の半導体材料も除去されている。このエッチング工程は、図７による構造が製造されるまで、半導体材料において継続される。このようにして製造された、より深いトレンチは、絶縁トレンチ７用に提供される一方で、より浅いトレンチはアクティブトレンチ８として、および、浅いトレンチと接続する浅い領域は、アクティブトレンチにおけるビット線のコンタクト接続のためのコンタクト領域として提供される。トレンチは、その後、高温酸化物で充填され得る。この酸化物は、例えば、ＣＭＰによって上面が平坦化される。さらなるフォトレジスト層が設けられる。
【００２４】
図８に平面図で示された第３のリソグラフィマスク１４を用いて、図８における斜線の領域を覆った状態であるように、さらなるフォトレジスト層が構造化される。構造化されたさらなるフォトレジスト層を使用して、次に、アクティブトレンチ８における酸化物が除去される。図８に示されるメモリセルフィールド１０の位置から、このフォトレジストマスクの開口部が、図８において右に示される側がメモリセルフィールドを越え、ここに、後からビット線コンタクトを設けるために十分に幅広の凹部がエッチングされ得るような幅を有する。
【００２５】
図９は、代替的方法の中間生成物を断面図で示す。この中間生成物の場合、ハードマスク４と共に、パッド−窒化物層３およびパッド−酸化物層２がすでに構造化されている。第２のリソグラフィマスク１３を用いて構造化された、さらなるフォトレジスト層９を用いて、絶縁トレンチ７のために提供された開口部は、すでに、半導体ボディ１または基板の中にエッチングされている。さらなる方法工程において、基本的に、図７に示されたものと同一の構造が生じる。
【００２６】
その後、ドーパントを導入することによって、アクティブトレンチ８の側方の上面、およびアクティブトレンチ８の底面のソース／ドレイン領域を形成する。この領域の位置は、図７においてバツ印がつけられる。アクティブトレンチ８において、垂直メモリトランジスタが形成される。これらのメモリトランジスタは、それぞれ、アクティブトレンチ８の側壁に１つのチャネル領域を有する。このチャネル領域は、ゲート誘電体によって、トレンチ内に配置されたゲート電極から分離される。このようなチャネル領域は、当該トレンチの底面、および半導体ボディまたは基板の上面に、トレンチと隣接して存在するソースおよびドレインのドーピング領域によって境界付けされる。少なくともゲート電極と、関連するチャネル領域のソース側またはドレイン側の端部との間に誘電体メモリ層シーケンスが位置する。このメモリ層シーケンスは、第１の境界層、メモリ層、および第２の境界層からなり、特に、チャネル領域（ＣＨＥ）からの熱い電子の捕獲によって厚いメモリセルにプログラムするために提供される酸化物−窒化物−酸化物の層シーケンスである。半導体ボディまたは基板の上面のソース／ドレイン領域は、それぞれ、隣接し合う２つのトレンチ７、８間に、トレンチと平行に伸びる上部ビット線を通じて互いに接続される一方で、トレンチの底面のソース／ドレイン領域は、それぞれ、同じトレンチに沿って、半導体ボディまたは基板内に伸びるドーピング領域として形成された（溝掘りされた）下部ビット線を通じて互いに接続される。
【００２７】
図１０は、このようなメモリチップのレイアウトを平面図で示す。絶縁トレンチ７およびアクティブトレンチ８は、ここで、交互になって連続する。これらの間に、それぞれ、上面に上部ビット線１５が形成される、半導体ボディまたは基板のくし形構造が存在する。上部ビット線１５上に、メモリセルフィールド１０の一方の側にビット線コンタクト１６が設けられる。これらのビット線コンタクトと、上面の配線のメタライゼーション平面の１つを有する上部ビット線１５とが導通するように接続される。図１０に示される実施例において、ＥＥＰＲＯＭメモリセルを形成するために、別々のビット線コンタクト１６がすべての上部ビット線１５に提供される。
【００２８】
アクティブトレンチ８における下部ビット線は、メモリセルフィールド１０の近傍の、対向して位置する側で、さらなるビット線コンタクト１７とコンタクト接続され、かつ導通するようにメタライゼーション平面と接続され、ここで、さらなるビット線コンタクト１７のために、アクティブトレンチの幅に対応するよりも広い幅の凹部が提供される。絶縁トレンチ７の材料間のより幅広のこれらの凹部は、図８による第３のリソグラフィマスク１４を使用して製造される。
【００２９】
図１１は、図１０に対応する平面図におけるメモリチップのさらなるレイアウトを示す。ここで、ビット線コンタクト１８は、絶縁トレンチ７によって互いに分離される、それぞれ隣接し合う２つの上部ビット線は、共通のビット線コンタクト１８を有するように設けられる。
【００３０】
図１２は、図１０に対応するレイアウトの第３の実施例を平面図で示す。この実施例の場合、絶縁トレンチ７によって互いに分離される、隣接し合うそれぞれ２つの上部ビット線１５が、メモリセルフィールド１０の外側で、半導体材料において存在する重なり合う交差接続を有する。従って、ビット線コンタクト１９は、示された態様で、この交差接続上に設けられ得る。
【００３１】
コアおよび周辺部のＳＴＩ絶縁トレンチの製造は、絶縁トレンチ７の製造プロセスと組み合わされ得る。このために、リソグラフィマスクが対応して投影される。第２のリソグラフィマスクは、コアおよび周辺部のＳＴＩトレンチのために提供された位置があいているか、または閉じられており、従って、周辺部に製造されたトレンチは、より深いか、またはあまり深くなくエッチングされる。あまり深くないトレンチは、酸化物の平坦化が容易になるという有利な点を有する。より深い絶縁トレンチが周辺部に製造された場合、トレンチを酸化物で充填するために、ここでも厚い酸化物層が堆積されなければならない。これは、コアおよび周辺部のために提供されたトレンチが、通常、メモリセルフィールドの絶縁トレンチよりも実質的に幅広であることに起因する。
（要旨）
メモリセルフィールド（１０）の外側に、ビット線コンタクト（１６）が上部ビット線（１５）上に、および、さらなるビット線コンタクト（１７）が下部ビット線上に存在し、それぞれ、配線のために提供されたメタライゼーション平面と導通するように接続され、ここで、上部ビット線のビット線コンタクト、および下部ビット線のさらなるビット線コンタクトが、メモリセルフィールドの互いに対向して位置する側に設けられ、さらなるビット線コンタクト間に絶縁トレンチ（７）の部分がそれぞれ存在する。
【００３２】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【００３３】
【図１】図１は、第１の中間生成物を断面図で示す。
【図２】図２は、第１のリソグラフィマスクの構造を平面図で示す。
【図３】図３は、第１のリソグラフィマスクの代替的実施例を平面図で示す。
【図４】図４は、第２の中間生成物を断面図で示す。
【図５】図５は、第２のリソグラフィマスクの構造を平面図で示す。
【図６】図６は、第３の中間生成物を断面図で示す。
【図７】図７は、第４の中間生成物を断面図で示す。
【図８】図８は、第３のリソグラフィマスクの構造を平面図で示す。
【図９】図９は、方法の代替的形態の場合の図６による中間生成物を断面図で示す。
【図１０】図１０は、メモリチップの第１の実施形態を模式的平面図で示す。
【図１１】図１１は、メモリチップの第２の実施形態を模式的平面図で示す。
【図１２】図１２は、メモリチップの第３の実施形態を模式的平面図で示す。
【符号の説明】
【００３４】
１      半導体ボディ
２      パッド−酸化物層
３      パッド−窒化物層
４      ハードマスク層
５      反射防止層
６      フォトレジスト層
７      絶縁トレンチ
８      アクティブトレンチ
９      さらなるフォトレジスト層
１０    メモリセルフィールド
１１    第１のリソグラフィマスク
１２    第１のリソグラフィマスク
１３    第２のリソグラフィマスク
１４    第３のリソグラフィマスク
１５    上部ビット線
１６    ビット線コンタクト
１７    さらなるビット線コンタクト
１８    ビット線コンタクト
１９    ビット線コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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