(57)【要約】【課題】第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）の短チャネル特性の悪化を防止しながら第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）の逆短チャネル特性を抑制することができる半導体装置の製造方法を提供する。【解決手段】第１のＭＯＳ型素子形成領域である第１領域３０をレジスト膜８でマスクした後、第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）用のしきい値電圧調整層９を形成する。その後、しきい値電圧調整層９を形成する際に使用したマスクを使用して、パンチスルー防止層１０を形成する。【選択図】　　図７
2004014779.tif 000002
【特許請求の範囲】
【請求項１】
第１のＭＯＳ型素子を半導体基板の第１領域に形成する工程と、
前記第１のＭＯＳ型素子と同一導電型のＭＯＳ型素子であって、前記第１のＭＯＳ型素子より高いゲート電圧で動作する第２のＭＯＳ型素子を、前記半導体基板の第２領域に形成する工程とを備え、
前記第２のＭＯＳ型素子を形成する工程は、
前記第１領域をマスクするレジスト膜を前記半導体基板上に形成する工程と、
前記レジスト膜をマスクとした不純物注入により、前記第２のＭＯＳ型素子のゲート電圧のしきい値を調整する工程と、
前記第２のＭＯＳ型素子のゲート電圧のしきい値を調整する工程で使用したマスクを使用して不純物を注入することにより、パンチスルーを防止するパンチスルー防止層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
第１のＭＯＳ型素子を半導体基板の第１領域に形成する工程と、
前記第１のＭＯＳ型素子と同一導電型のＭＯＳ型素子であって、前記第１のＭＯＳ型素子より高いゲート電圧で動作する第２のＭＯＳ型素子を、前記半導体基板の第２領域に形成する工程とを備え、
前記第２のＭＯＳ型素子を形成する工程は、
前記第１領域をマスクするレジスト膜を前記半導体基板上に形成する工程と、前記レジスト膜をマスクとした不純物注入により、パンチスルーを防止するとともに前記第２のＭＯＳ型素子のゲート電圧のしきい値を調整するパンチスルー防止層を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板と、
前記半導体基板の第１領域と第２領域とを分離する素子分離層と、
前記第１領域に形成された第１のＭＯＳ型素子と、
前記第１のＭＯＳ型素子と同一導電型のＭＯＳ型素子であって、前記第２領域に形成され、前記第１のＭＯＳ型素子より高いゲート電圧で動作する第２のＭＯＳ型素子とを備え、
前記第１のＭＯＳ型素子に形成されたパンチスルーを防止するためのパンチスルー防止構造と前記第２のＭＯＳ型素子に形成されたパンチスルーを防止するためのパンチスルー防止構造とは相違することを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の第１領域と第２領域とを分離する素子分離層と、
前記第１領域に形成された第１のＭＯＳ型素子と、
前記第１のＭＯＳ型素子と同一導電型のＭＯＳ型であって、前記第２領域に形成され、前記第１のＭＯＳ型素子より高いゲート電圧で動作する第２のＭＯＳ型素子とを備え、
前記第２のＭＯＳ型素子は、前記第１領域をマスクした不純物注入により形成したしきい値電圧調整層と、
前記しきい値電圧調整層を形成する際に使用したマスクを使用して形成したパンチスルー防止層とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、第１のＭＯＳ型素子と第１のＭＯＳ型素子より高いゲート電圧で動作する第２のＭＯＳ型素子を１つの半導体基板上に形成する半導体装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリセルの周辺回路には、比較的低いゲート電圧で動作するＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型素子（低ＶｔｈＭＯＳ型素子）が使用される一方、メモリセルには、周辺回路で使用されるＭＯＳ型素子より高いゲート電圧で動作するＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）が使用されている。
【０００３】
したがって、ＳＲＡＭを製造するには、半導体基板上にメモリセルの周辺回路用の低ＶｔｈＭＯＳ型素子とメモリセル用の高ＶｔｈＭＯＳ型素子を形成する必要がある。
【０００４】
これら動作するゲート電圧（しきい値電圧ともいう。）が異なるＭＯＳ型素子は、それぞれ異なる濃度の不純物をチャネル形成領域に注入することにより形成されている。
【０００５】
また、ＭＯＳ型素子には、パンチスルーを防止するため、パンチスルーストッパ構造が形成されている。パンチスルーストッパ構造としては、例えば、不純物をチャネルが形成される浅い領域とより深い領域に個別に注入して、浅い領域でのパンチスルーと深い領域でのパンチスルーを抑制する２段ｈａｌｏ構造が知られている。この２段ｈａｌｏ構造は、低ＶｔｈＭＯＳ型素子と高ＶｔｈＭＯＳ型素子の両方とも同条件（不純物濃度や注入するエネルギー）で形成されている。
【０００６】
近年、半導体装置の高集積化のため、個々の半導体素子の微細化が行われており、一例としてＭＯＳ型素子の短ゲート化が行われている。ＭＯＳ型素子の短ゲート化が行われると、トランジスタのソース領域とドレイン領域が接近するため、パンチスルーが生じやすくなる。このため、パンチスルーを防止するための不純物のドーズ量を増加させてきた。
【０００７】
【発明が解決しようとする課題】
パンチスルーを防止するために注入される不純物の増加に伴い、短ゲート長のＭＯＳ型素子で長ゲート長のＭＯＳ型素子よりしきい値電圧が大きくなるという逆短チャネル特性が現れてきた。特に逆短チャネル特性は、高ＶｔｈＭＯＳ型素子よりも低ＶｔｈＭＯＳ型素子で顕著に現れている。この逆短チャネル特性は、経験的に素子の電流駆動能力を減少させると考えられ、半導体装置全体の性能向上に悪影響を及ぼすと考えられる。
【０００８】
そこで、上記した逆短チャネル特性を抑制するために、パンチスルー防止用に注入していた不純物のドーズ量を減少させることが考えられる。
【０００９】
しかし、高ＶｔｈＭＯＳ型素子に比べて低ＶｔｈＭＯＳ型素子の逆短チャネル特性が顕著であるが、高ＶｔｈＭＯＳ型素子と低ＶｔｈＭＯＳ型素子におけるパンチスルーを抑制するための構造は、同条件（不純物濃度や注入エネルギー）で形成されている。したがって、低ＶｔｈＭＯＳ型素子の逆短チャネル特性を抑制できるように不純物のドーズ量を減少させると高ＶｔｈＭＯＳ型素子において、短チャネル特性（短チャネル特性とは、ゲート長を短くするとチャネルが形成されるしきい値電圧が減少してしまう特性をいう。）の悪化が大きく顕在化してきてしまう問題点があった。
【００１０】
言い換えれば、高ＶｔｈＭＯＳ型素子の短チャネル特性（Ｖｔｈ−Ｌｏｗｅｒｉｎｇ特性）の悪化が大きく顕在化しない濃度でパンチスルー防止用不純物をドーズすると、低ＶｔｈＭＯＳ型素子で生ずる逆短チャネル特性を抑制できないという問題点があった。
【００１１】
本発明の目的は、高ＶｔｈＭＯＳ型素子の短チャネル特性の悪化を防止しながら低ＶｔｈＭＯＳ型素子の逆短チャネル特性を抑制することができる半導体装置および半導体装置の製造方法を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１４】
本発明における半導体装置の製造方法は、第１のＭＯＳ型素子を半導体基板の第１領域に形成する工程と、前記第１のＭＯＳ型素子と同一導電型のＭＯＳ型素子であって、前記第１のＭＯＳ型素子より高いゲート電圧で動作する第２のＭＯＳ型素子を、前記半導体基板の第２領域に形成する工程とを備え、前記第２のＭＯＳ型素子を形成する工程は、前記第１領域をマスクするレジスト膜を前記半導体基板上に形成する工程と、前記レジスト膜をマスクとした不純物注入により、前記第２のＭＯＳ型素子のゲート電圧のしきい値を調整する工程と、前記第２のＭＯＳ型素子のゲート電圧のしきい値を調整する工程で使用したマスクを使用して不純物を注入することにより、パンチスルーを防止するパンチスルー防止層を形成する工程とを有するものである。
【００１５】
また、本発明における半導体装置は、半導体基板と、前記半導体基板の第１領域と第２領域とを分離する素子分離層と、前記第１領域に形成された第１のＭＯＳ型素子と、前記第１のＭＯＳ型素子と同一導電型のＭＯＳ型素子であって、前記第２領域に形成され、前記第１のＭＯＳ型素子より高いゲート電圧で動作する第２のＭＯＳ型素子とを備え、前記第１のＭＯＳ型素子に形成されたパンチスルーを防止するためのパンチスルー防止構造と前記第２のＭＯＳ型素子に形成されたパンチスルーを防止するためのパンチスルー防止構造とは相違するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１４は、本発明の一実施の形態である半導体装置の素子部の断面を示した断面図である。
【００１８】
図１４において、実施の形態における半導体装置の素子部は、Ｐ型半導体基板１、（半導体基板の一例）、素子分離層４、Ｐ型半導体基板１の第１領域３０に形成された第１のＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型素子、Ｐ型半導体基板１の第２領域４０に形成された第２のＭＯＳ型素子より構成されている。
【００１９】
Ｐ型半導体基板１は、単結晶シリコンに例えば不純物（ボロンなど）が添加されており、主に価電子帯上にある正孔をキャリアとして導電するように構成されている。
【００２０】
素子分離層４は、第１のＭＯＳ型素子の形成領域（第１領域３０）と第２のＭＯＳ型素子の形成領域（第２領域４０）とを分離するように構成されており、例えば酸化シリコンなどの絶縁体より構成されている。
【００２１】
第１のＭＯＳ型素子は、しきい値電圧以上の電圧を印加した時にＮ型のチャネルが形成されるＮＭＯＳ型素子であり、Ｐウェル５に、しきい値電圧調整層７、低濃度Ｎ型不純物拡散層１３ａ、１３ｂ、高濃度Ｎ型不純物拡散層１８ａ、１８ｂ、２段パンチスルーストッパ層１５ａ、１５ｂが形成されている。
【００２２】
しきい値電圧調整層７の上部には、ゲート絶縁膜１１を介してゲート電極１２が形成されている。また、ゲート電極１２の側面にはサイドスペーサ１７が形成されている。なお、高濃度Ｎ型不純物拡散層１８ａ、１８ｂ上およびゲート電極１２上には、コバルトシリサイド膜２０が形成されている。
【００２３】
しきい値電圧調整層７は、Ｐ型の不純物（例えばボロン）を注入することにより形成されており、後述する第２のＭＯＳ型素子のしきい値電圧より低いしきい値電圧（Ｖｔｈ）で動作するように不純物が注入されている。したがって、第１のＭＯＳ型素子は、第２のＭＯＳ型素子に比べて低ＶｔｈＭＯＳ型素子ということができる。
【００２４】
２段パンチスルーストッパ層１５ａ、１５ｂは、しきい値電圧調整層７が形成されている浅部とより深い深部におけるパンチスルーを防止することができるように２段にわたって構成されており、第１のＭＯＳ型素子のパンチスルー防止構造を形成している。この２段パンチスルーストッパ層１５ａ、１５ｂは、Ｐ型の不純物を注入することによって形成されており、第１のＭＯＳ型素子における逆短チャネル特性を抑制できる最適な濃度で形成されている。
【００２５】
次に、第２のＭＯＳ型素子は、しきい値電圧以上の電圧を印加した時に、Ｎ型のチャネルが形成されるＮＭＯＳ型素子であり、Ｐウェル６に、しきい値電圧調整層９、パンチスルー防止層１０、低濃度Ｎ型不純物拡散層１４ａ、１４ｂ、高濃度Ｎ型不純物拡散層１９ａ、１９ｂ、２段パンチスルーストッパ層１６ａ、１６ｂが形成されている。
【００２６】
また、しきい値電圧調整層９上部には、ゲート絶縁膜１１を介してゲート電極１２が形成されている。また、ゲート電極１２の側面にはサイドスペーサ１７が形成されている。なお、高濃度Ｎ型不純物拡散層１９ａ、１９ｂ上およびゲート電極１２上には、コバルトシリサイド膜２０が形成されている。
【００２７】
しきい値電圧調整層９は、Ｐ型の不純物（例えばボロン）を注入することにより形成されており、第１のＭＯＳ型素子のしきい値電圧より高いしきい値電圧（Ｖｔｈ）で動作するように不純物が注入されている。すなわち、しきい値電圧調整層９は、第１のＭＯＳ型素子のしきい値電圧調整層７に比べて不純物が多く注入されている。したがって、第２のＭＯＳ型素子は、第１のＭＯＳ型素子に比べて高ＶｔｈＭＯＳ型素子ということができる。
【００２８】
２段パンチスルーストッパ層１６ａ、１６ｂは、しきい値電圧調整層９が形成されている浅部とより深い深部におけるパンチスルーを防止することができるように２段にわたって構成されており、Ｐ型の不純物を注入することによって形成される。この２段パンチスルーストッパ層１６ａ、１６ｂは、第１のＭＯＳ型素子の２段パンチスルーストッパ層１５ａ、１５ｂと同条件（濃度および注入するエネルギー）で形成されている。
【００２９】
パンチスルー防止層１０は、パンチスルーを抑制できるように構成されており、Ｐ型不純物を注入することにより形成されている。このパンチスルー防止層１０は、しきい値電圧調整層９を形成するときに使用したマスクを使用して形成されている。このため、マスク増加を伴わずにパンチスルー防止層１０を形成することができる。
【００３０】
パンチスルー防止層１０は、第２のＭＯＳ型素子にだけ形成されており、第１のＭＯＳ型素子には、形成されていない。
【００３１】
第２のＭＯＳ型素子のパンチスルー防止構造は、２段パンチスルーストッパ層１６ａ、１６ｂとパンチスルー防止層１０により形成されており、２段パンチスルーストッパ層１５ａ、１５ｂより形成されている第１のＭＯＳ型素子のパンチスルーストッパ構造とは相違することになる。したがって、それぞれの素子において、独立した最適条件（濃度など）でパンチスルーストッパ構造を形成することができる。
【００３２】
つまり、２段パンチスルーストッパ層１６ａ、１６ｂは、第１のＭＯＳ型素子における逆短チャネル特性を抑制できる最適な濃度で形成されているが、第２のＭＯＳ型素子においては、短チャネル特性の悪化が顕在化してきてしまう濃度で形成されている。しかし、第２のＭＯＳ型素子にパンチスルー防止層１０を設けることによって、短チャネル特性の悪化を防止することができる。
【００３３】
このように実施の形態における半導体装置によれば、第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）の短チャネル特性（Ｖｔｈ−Ｌｏｗｅｒｉｎｇ特性）の悪化を防止しながら、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）での逆短チャネル特性を抑制することができる。
【００３４】
以下に、実施の形態における半導体装置の素子部を製造する工程を図１〜図１４を参照しながら説明する。
【００３５】
まず、図１に示すようにＰ型半導体基板１（半導体基板の一例）を用意する。次に、Ｐ型半導体基板１の一方の面（主面）に窒化シリコン膜２をＣＶＤ法を使用して堆積し、その後フォトリソグラフィー技術およびエッチング技術によりパターニングする。パターニングは、素子分離溝３（Ｓｈａｌｌｏｗ　Ｇｒｏｏｖｅ　Ｉｓｏｌａｔｉｏｎ）を形成する領域に窒化シリコン膜２が残らないように行う。
【００３６】
次に、図２に示すようにＰ型半導体基板１のエッチングを行い、素子分離溝３を形成する。そして、素子分離溝３を形成したＰ型半導体基板１にＣＶＤ法を使用して例えば酸化シリコンよりなる絶縁膜を堆積する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法を使用してＰ型半導体基板１を研磨する。そして、図３に示すようにパターニングした窒化シリコン膜２を除去することにより、素子分離層４を形成する。この素子分離層４によって、Ｐ型半導体基板１の第１領域３０と第２領域４０とが分離される。
【００３７】
次に、図４に示すようにＰ型半導体基板１の第１領域３０と第２領域４０にイオン注入法を使用して、不純物（例えば、ボロン）を注入しＰウェル５およびＰウェル６を形成する。なお、Ｐ型半導体基板１の別領域には、Ｎウェルを形成するが、ここでは省略し、Ｐウェルのみを例示する。
【００３８】
そして、図５に示すようにイオン注入法を使用して、第１領域３０と第２領域４０の表面近傍に、例えばボロンを注入し、しきい値電圧調整層７を形成する。このしきい値電圧調整層７は、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）のしきい値を調整するように形成される。
【００３９】
次に、Ｐ型半導体基板１上にレジストを塗布した後、露光現像することによりパターニングしたレジスト膜８を形成する。パターニングは、図６に示すように、第１領域３０にレジスト膜８が残るように行う。
【００４０】
そして、図６に示すように第１領域３０に形成したレジスト膜８をマスクとして、第２領域４０の表面近傍、例えば表面より２１ｎｍ程度に２５ｋｅＶでフッ化ボロン（ＢＦ２）を注入し、第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）用のしきい値電圧調整層９を形成する。このしきい値電圧調整層９は、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）用のしきい値電圧調整層７に上記したフッ化ボロンを注入することにより形成される。しきい値電圧調整層９の不純物のドーズ量は、１０１２／ｃｍ２のオーダーである。
【００４１】
次に、図７に示すようにしきい値電圧調整層９を形成したときと同様のマスクを使用して、しきい値電圧調整層９より深い領域（例えば８２ｎｍ）にパンチスルー防止層１０を形成する。つまり、マスクを同じにしながら不純物を注入するエネルギーを変えてパンチスルー防止層１０を形成する。したがって、第２ＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）にパンチスルー層１０を形成する際、マスク増加を伴わない利点がある。
【００４２】
注入されている不純物は、例えば２０〜２５ＫｅＶのエネルギーで打ち込まれたＢ（ボロン）であり、パンチスルー防止層１０における不純物のドーズ量は、例えば、約１×１０１３／ｃｍ２である。
【００４３】
次に、第１領域３０に形成されていたレジスト膜８を除去した後、図８に示すように酸窒化膜よりなるゲート絶縁膜１１を形成する。酸窒化膜は、例えばＰ型半導体基板１を一酸化窒素（Ｎ０）、二酸化窒素（ＮＯ２）、またはアンモニア（ＮＨ３）といった窒素を含むガス雰囲気中で熱処理することによって形成することができる。
【００４４】
その後、ゲート絶縁膜１１上にＣＶＤ法を使用してＮ型のポリシリコン膜を堆積する。そして、図９に示すようにフォトリソグラフィー技術およびエッチング技術を使用して、第１領域３０と第２領域４０にＮ型のポリシリコンよりなるゲート電極１２（例えばゲート長が８０ｎｍ）を形成する。
【００４５】
次に、図１０に示すようにイオン注入法を使用してＮ型の不純物（例えばＰ（リン））を第１領域３０および第２領域４０のソース形成領域とドレイン形成領域に注入し、それぞれ低濃度Ｎ型不純物拡散層１３ａ、１３ｂおよび低濃度Ｎ型不純物拡散層１４ａ、１４ｂを形成する。
【００４６】
次に、図１１に示すようにＰ型不純物をイオン注入法を使用して注入することにより、２段パンチスルーストッパ層１５ａ、１５ｂおよび２段パンチスルーストッパ層１６ａ、１６ｂを形成する。
【００４７】
２段パンチスルーストッパ層１５ａ、１５ｂ、１６ａ、１６ｂは、Ｐ型半導体基板１に垂直にＰ型不純物を注入した後、エネルギーを変えるとともに角度を付けてＰ型不純物を注入することにより形成される。
【００４８】
ここで、２段パンチスルーストッパ層１５ａ、１５ｂ、１６ａ、１６ｂは、同条件で形成されており、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）における逆短チャネル特性を抑制できる最適な濃度で形成されている。
【００４９】
したがって、２段パンチスルーストッパ層１６ａ、１６ｂだけでは、第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）の短チャネル特性の悪化を抑制できない。しかし、前述したように第２のＭＯＳ型素子形成領域である第２領域４０には、別個にパンチスルー防止層１０が形成されているため、短チャネル特性の悪化を防止することができる。
【００５０】
次に、Ｐ型半導体基板１のゲート電極１２を形成した面にＣＶＤ法を使用して酸化シリコンを堆積した後、異方性エッチングにより堆積した二酸化シリコンを除去する。すると、図１２に示すようにゲート電極１２の側面には、酸化シリコンが残留し、サイドスペーサ１７が形成される。
【００５１】
その後、図１３に示すようにイオン注入法を使用してＮ型の不純物（例えばＰ（リン））を第１領域３０および第２領域４０のソース形成領域とドレイン形成領域に注入し、それぞれ高濃度Ｎ型不純物拡散層１８ａ、１８ｂおよび高濃度Ｎ型不純物拡散層１９ａ、１９ｂを形成する。
【００５２】
次に、スパッタリング法を使用してＣｏ（コバルト）を第１領域３０および第２領域４０上に形成した後、熱処理を行いコバルトシリサイド膜２０を形成する。
【００５３】
このようにして、第１領域３０に第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）を形成し、第２領域４０に第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）を形成することができる。
【００５４】
実施の形態１における半導体装置の製造方法によれば、しきい値電圧調整層９を形成するときに使用したマスクをそのまま使用して、パンチスルー防止層１０を形成するので、マスク増加を伴わず、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）のパンチスルーストッパ構造と第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）のパンチスルーストッパ構造を相違させることができ、各素子の性能向上を図ることができる。
【００５５】
すなわち、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）のパンチスルーストッパ構造と第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）のパンチスルーストッパ構造を相違させることができるので、第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）の短チャネル特性の悪化を防止しながら、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）の逆短チャネル特性を抑制することができる。
【００５６】
なお、実施の形態１では、第１のＭＯＳ型素子と第２のＭＯＳ型素子がＮＭＯＳ型素子である場合を例にとって説明したがＰＭＯＳ型素子であってもよい。この場合、しきい値電圧調整層９は、Ｐ（リン）を２０ｋｅＶで注入して形成され、しきい値電圧調整層９の不純物のドーズ量は、１０１２／ｃｍ２のオーダーである。
【００５７】
また、パンチスルー防止層１０は、Ｐ（リン）を５５ｋｅＶ〜６０ｋｅＶで注入して形成され、パンチスルー防止層１０の不純物のドーズ量は、約１×１０１３／ｃｍ２である。
【００５８】
（実施の形態２）
実施の形態１では、しきい値電圧調整層９とパンチスルー防止層１０とを別々に形成した例を説明したが、本実施の形態２では、しきい値調整層とパンチスルー防止層を一度に形成する例を説明する。なお、実施の形態１と同様の部分についての説明は省略する。
【００５９】
図５に示すようにイオン注入法を使用して、第１領域３０と第２領域４０の表面近傍に、例えばボロンを注入し、しきい値電圧調整層７を形成する。このしきい値電圧調整層７は、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）のしきい値を調整するように形成される。
【００６０】
次に、Ｐ型半導体基板１上にレジストを塗布した後、露光現像することによりパターニングしたレジスト膜８を形成する。パターニングは、図６に示すように、第１領域３０にレジスト膜８が残るように行う。
【００６１】
そして、図１５に示すように第１領域３０に形成したレジスト膜８をマスクとして、Ｐ型不純物のイオン注入を行い、パンチスルー防止層２１を形成する。Ｐ型不純物のイオン注入は、通常（例えば２１ｎｍ）より深い位置に不純物濃度のピークがくるように行われる。すなわち、パンチスルー防止層２１は、通常の深さからより深い位置まで不純物が注入されている層であり、パンチスルーを防止するとともに、しきい値電圧調整層も兼用している。
【００６２】
具体的にパンチスルー防止層２１に注入されている不純物は、例えば１５〜２０ＫｅＶのエネルギーで打ち込まれたＢ（ボロン）であり、パンチスルー防止層２１における不純物のドーズ量は、例えば、約１×１０１３／ｃｍ２である。この後の工程は、実施の形態１で説明した工程と同様なので省略する。
【００６３】
このように、しきい値電圧調整層を形成する工程を応用して、第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）にだけ存在するパンチスルー防止層２１を形成することができる。
【００６４】
したがって、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）のパンチスルーストッパ構造と第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）のパンチスルーストッパ構造を相違させることができるので、第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）の短チャネル特性の悪化を防止しながら、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）の逆短チャネル特性を抑制することができる。
【００６５】
なお、実施の形態２では、第１のＭＯＳ型素子と第２のＭＯＳ型素子がＮＭＯＳ型素子である場合を例にとって説明したがＰＭＯＳ型素子であってもよい。この場合、パンチスルー防止層２１は、Ｐ（リン）を５５ｋｅＶ〜６０ｋｅＶで注入して形成され、パンチスルー防止層１０の不純物のドーズ量は、約１×１０１３／ｃｍ２である。
【００６６】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００６８】
第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）のパンチスルーストッパ構造と第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）のパンチスルーストッパ構造を相違させることができるので、第２のＭＯＳ型素子（高ＶｔｈＭＯＳ型素子）の短チャネル特性の悪化を防止しながら、第１のＭＯＳ型素子（低ＶｔｈＭＯＳ型素子）の逆短チャネル特性を抑制することができる。
【図面の簡単な説明】
【図１】半導体装置の製造工程の一例を示した図である。
【図２】半導体装置の製造工程の一例を示した図である。
【図３】半導体装置の製造工程の一例を示した図である。
【図４】半導体装置の製造工程の一例を示した図である。
【図５】半導体装置の製造工程の一例を示した図である。
【図６】半導体装置の製造工程の一例を示した図である。
【図７】半導体装置の製造工程の一例を示した図である。
【図８】半導体装置の製造工程の一例を示した図である。
【図９】半導体装置の製造工程の一例を示した図である。
【図１０】半導体装置の製造工程の一例を示した図である。
【図１１】半導体装置の製造工程の一例を示した図である。
【図１２】半導体装置の製造工程の一例を示した図である。
【図１３】半導体装置の製造工程の一例を示した図である。
【図１４】半導体装置の製造工程の一例を示した図である。
【図１５】半導体装置の製造工程の他の一例を示した図である。
【符号の説明】
１　Ｐ型半導体基板
２　窒化シリコン膜
３　素子分離溝
４　素子分離層
５　Ｐウェル
６　Ｐウェル
７　しきい値電圧調整層
８　レジスト膜
９　しきい値電圧調整層
１０　パンチスルー防止層
１１　ゲート絶縁膜
１２　ゲート電極
１３ａ　低濃度Ｎ型不純物拡散層
１３ｂ　低濃度Ｎ型不純物拡散層
１４ａ　低濃度Ｎ型不純物拡散層
１４ｂ　低濃度Ｎ型不純物拡散層
１５ａ　２段パンチスルーストッパ層
１５ｂ　２段パンチスルーストッパ層
１６ａ　２段パンチスルーストッパ層
１６ｂ　２段パンチスルーストッパ層
１７　サイドスペーサ
１８ａ　高濃度Ｎ型不純物拡散層
１８ｂ　高濃度Ｎ型不純物拡散層
１９ａ　高濃度Ｎ型不純物拡散層
１９ｂ　高濃度Ｎ型不純物拡散層
２０　コバルトシリサイド膜
２１　パンチスルー防止層
３０　第１領域
４０　第２領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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