(57)【要約】【課題】ＳＤＲＡＭ上でプログラムを実行するような電子機器において、プログラムのバグによりＳＤＲＡＭ上の不適切な領域に書き込みが行われ、電子機器が誤動作するという問題を解消するＳＤＲＡＭの不良アクセス監視装置を提供すること。【解決手段】ＳＤＲＡＭへのアクセス時のアドレスを保持するコラムアドレスレジスタ及びローアドレスレジスタ１７と、アドレスの適否を判断するための基準値を保持する上限及び下限アドレスレジスタ１８と、コラムアドレスレジスタ及びローアドレスレジスタ１７と上限及び下限アドレスレジスタ１８で保持された値を比較することにより前記アドレスが適切か否かを判断しアドレスが不適切であると判断されたときに、プロセッサ３に割込み信号を入力する回路１９と、を備えるＳＤＲＡＭの不良アクセス監視装置１。【選択図】      図３
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【特許請求の範囲】
【請求項１】
ＳＤＲＡＭへのアクセス時のアドレスを保持する第１の保持手段と、前記アドレスの適否を判断するための基準値を保持する第２の保持手段と、第１の保持手段と第２の保持手段で保持された値を比較することにより前記アドレスが適切か否かを判断する判断手段と、前記判断手段でアドレスが不適切であると判断されたときに、所定の信号を出力する信号出力手段と、を備えることを特徴とするＳＤＲＡＭの不良アクセス監視装置。
【請求項２】
前記ＳＤＲＡＭへのアクセスは、プロセッサによる書込みであり、前記所定の信号は、割込み信号として前記プロセッサに入力されることを特徴とする請求項１記載のＳＤＲＡＭの不良アクセス監視装置。
【請求項３】
前記基準値は、上限のアドレス値と下限のアドレス値であり、前記判断手段は、前記第１の保持手段に保持されているアドレスが前記上限のアドレス値と前記下限のアドレス値の間にある場合にそのアドレスが不適切であると判断して前記信号出力手段が前記所定の信号を出力することを特徴とする請求項１又は２記載のＳＤＲＡＭの不良アクセス監視装置。
【請求項４】
ＳＤＲＡＭコントローラを含めたＳＤＲＡＭの不良アクセス監視装置であって、前記ＳＤＲＡＭへのアクセスはプロセッサによる書込みであり、前記アドレスは前記プロセッサと前記ＳＤＲＡＭコントローラの間で取得されるアドレスであり、前記判断手段により前記アドレスが不適切であると判断された場合には、前記所定の信号は書込み阻止信号としてＳＤＲＡＭコントローラに入力され、該ＳＤＲＡＭコントローラは、前記ＳＤＲＡＭへの書込みを行わないことを特徴とする請求項１記載のＳＤＲＡＭの不良アクセス監視装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）へのアクセス時のアドレスを監視し、不適切なアクセスを検出するためのＳＤＲＡＭの不良アクセス監視装置に関する。
【０００２】
【従来の技術】
近年、様々な電子機器において、高速にデータをアクセスできるメモリとして、ＳＤＲＡＭが使用されている（例えば、特許文献１。）。そして、そのアクセス速度の高速性を生かして、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）上のプログラムをＳＤＲＡＭにコピーし、ＭＰＵ（Ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）がＳＤＲＡＭ上でプログラムを実行することも行われるようになってきている。
【０００３】
【特許文献１】
特開２００２−１８４１７９号公報
【０００４】
【発明が解決しようとする課題】
ところが、ＭＰＵがＳＤＲＡＭ上でプログラムを実行する際に、プログラムのバグ等によってＳＤＲＡＭへの書き込みアドレスを誤り、ＳＤＲＡＭ上の不適切な領域に書込みが行われることがある。特に、プログラムが格納されている領域に書込みが行われれば、当該プログラムを実行したときに、電子機器が正常動作しない可能性がある。
【０００５】
ＭＰＵ自体にメモリ管理ユニット（ＭＭＵ；Ｍｅｍｏｒｙ  Ｍａｎａｇｅｍｅｎｔ  Ｕｎｉｔ）が組み込まれていると、メモリ保護機能によってＭＰＵがアクセスできるメモリ領域を制限することができるので、プログラムが格納されている領域への書き込みが防止されることとなるが、ＭＭＵを有しない場合にはかかる不適切な書き込みは防ぎようがなく、電子機器の誤動作を防止することが困難であった。
【０００６】
本発明は、かかる課題に鑑みてなされたものであり、ＳＤＲＡＭ上でプログラムを実行するような電子機器において、プログラムのバグによりＳＤＲＡＭ上の不適切な領域に書き込みが行われ、電子機器が誤動作するという問題を解消するＳＤＲＡＭの不良アクセス監視装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載のＳＤＲＡＭの不良アクセス監視装置は、ＳＤＲＡＭへのアクセス時のアドレスを保持する第１の保持手段と、前記アドレスの適否を判断するための基準値を保持する第２の保持手段と、第１の保持手段と第２の保持手段で保持された値を比較することにより前記アドレスが適切か否かを判断する判断手段と、前記判断手段でアドレスが不適切であると判断されたときに、所定の信号を出力する信号出力手段と、を備えることを特徴としている。
【０００８】
請求項２記載のＳＤＲＡＭの不良アクセス監視装置は、請求項１記載のＳＤＲＡＭの不良アクセス監視装置において、前記ＳＤＲＡＭへのアクセスは、プロセッサによる書込みであり、前記所定の信号は、割込み信号として前記プロセッサに入力されることを特徴としている。
【０００９】
請求項３記載のＳＤＲＡＭの不良アクセス監視装置は、請求項１又は２記載のＳＤＲＡＭの不良アクセス監視装置において、前記基準値は、上限のアドレス値と下限のアドレス値であり、前記判断手段は、前記第１の保持手段に保持されているアドレスが前記上限のアドレス値と前記下限のアドレス値の間にある場合にそのアドレスが不適切であると判断して前記信号出力手段が前記所定の信号を出力することを特徴としている。
【００１０】
請求項４記載のＳＤＲＡＭの不良アクセス監視装置は、請求項１記載のＳＤＲＡＭの不良アクセス監視装置において、ＳＤＲＡＭコントローラを含めたものであって、前記ＳＤＲＡＭへのアクセスはプロセッサによる書込みであり、前記アドレスは前記プロセッサと前記ＳＤＲＡＭコントローラの間で取得されるアドレスであり、前記判断手段により前記アドレスが不適切であると判断された場合には、前記所定の信号は書込み阻止信号としてＳＤＲＡＭコントローラに入力され、該ＳＤＲＡＭコントローラは、前記ＳＤＲＡＭへの書込みを行わないことを特徴としている。
【００１１】
【発明の実施の形態】
以下、本発明の第１の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置について図面に基づいて説明する。図１にＳＤＲＡＭの不良アクセス監視装置１を備えたファクシミリ装置２の構成例を示す。すなわちファクシミリ装置２は、ＭＰＵ（プロセッサ）３、ＲＯＭ４、ＳＤＲＡＭ５、ＳＤＲＡＭコントローラ６、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）７、画像メモリ８、ＭＯＤＥＭ（モデム）９、ＮＣＵ（ネットワークコントロールユニット）１０、ＣＯＤＥＣ（コーデック）１１、スキャナ１２、プリンタ１３、表示部１４、及び操作部１５を備えたものであって、各部１、３乃至１５は通信可能にシステムバス１６によって接続されている。
【００１２】
ＭＰＵ３は、ＲＯＭ４に格納されたプログラム又はＲＯＭ４からＳＤＲＡＭ５にコピーされたプログラムに従って、このファクシミリ装置１を構成する各部を制御する。
【００１３】
ＳＤＲＡＭ５は、ＭＰＵ３によりＲＯＭ４からコピーされるプログラムやプログラム実行に際して発生する諸データ等を格納する。ＳＤＲＡＭコントローラ６は、ＳＤＲＡＭを制御する回路であり、システムバス１６とＳＤＲＡＭ５との間に挿入されている。ＳＲＡＭ７は、ファクシミリ装置１の各種設定情報等を記憶する。画像メモリ８は、ファクシミリ装置２がファクシミリ送受信した画データ等を記憶する記憶部であり、適宜の種類のメモリが使用される。
【００１４】
モデム９は、例えばＩＴＵ−Ｔ（国際電気通信連合）の勧告Ｖ．３４規格又はこれと同様のものに従った送受信データの変調及び復調を行う。ＮＣＵ１０は、電話回線を制御して電話をかけたり切ったりする回線網制御装置であり、図示しないＰＳＴＮ（公衆交換電話網）に接続されている。コーデック１１は、画データを送信のためにＭＨ、ＭＲ、ＭＭＲ方式等により符号化し、受信した画データを復号する。
【００１５】
スキャナ１２は、原稿の画データを読み取って、白黒２値化した画データを出力する。プリンタ１３は、例えば電子写真方式のものからなり、受け取った画データを記録紙上に記録する。
【００１６】
表示部１４は、例えば操作部１５に並設されたＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）からなり、各種の画面情報を表示する。操作部１５は、ファクシミリ番号、Ｆコード等の各種の情報を入力する入力キーや送信開始指示をするためのスタートキーなどを具備し、オペレータは各種操作をこの操作部１５から行う。
【００１７】
ＳＤＲＡＭの不良アクセス監視装置１は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）で構成されている。図２にＳＤＲＡＭの不良アクセス監視装置１であるＡＳＩＣ１の接続状態を示し、図３にそのＡＳＩＣ１の回路構成例を示す。
【００１８】
図２に示すように、ＡＳＩＣ１は、ＳＤＲＡＭコントローラ６とＳＤＲＡＭ５を結ぶアドレスバスラインと制御信号ラインに接続されている。ＭＰＵ３はシステムバス１６を介して、ＳＤＲＡＭコントローラ６へアドレス、データ、制御信号（チップセレクト信号／ＣＳ、ライト信号／ＷＲ等）を出力し、ＳＤＲＡＭコントローラ６は、ＳＤＲＡＭ５へアドレス、データ及び制御信号（チップセレクト信号／ＣＳＳＤ、ローアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等）を出力する。そして、ＡＳＩＣ１は、ＳＤＲＡＭコントローラ６とＳＤＲＡＭ５を結ぶラインから、ＳＤＲＡＭコントローラ６が出力するアドレス及び制御信号を取得し、後述する所定の条件が満たされた場合に、ＭＰＵ３の割込み端子に割込み信号／ＩＮＴを出力する。
【００１９】
図３に示すように、ＡＳＩＣ１は、ＳＤＲＡＭ５へのＭＰＵ３による書込み（アクセス）時のアドレスを保持する第１の保持手段１７と、ＳＤＲＡＭ５へのアクセス時のアドレスの適否を判断するための基準値を保持する第２の保持手段１８とを備える。また、第１及び第２の保持手段１７、１８で保持された値を比較することにより第１の保持手段１７に保持されたアドレスが適切であるか否かを判断する判断手段、及び、そのアドレスが不適切であると判断した場合に、割込み信号／ＩＮＴをＭＰＵ３に対して出力する信号出力手段として機能する判断回路１９を備える。
【００２０】
第１の保持手段１７は、ＳＤＲＡＭコントローラ６が出力するアドレスをラッチするコラムアドレスレジスタ１７ａとローアドレスレジスタ１７ｂとで構成される。コラムアドレスレジスタ１７ａは、コラムアドレスストローブ信号／ＣＡＳの認識に伴ってコラムアドレスをラッチし、ローアドレスレジスタ１７ｂはローアドレスストローブ信号／ＲＡＳの認識に伴ってローアドレスをラッチする。
【００２１】
第２の保持手段１８は、上限アドレスレジスタ１８ａと下限アドレスレジスタ１８ｂとで構成される。ＳＤＲＡＭ５における所定領域の上限のアドレス値（以下「エンド値」ともいう。）が上限アドレスレジスタ１８ａに登録されており、同領域の下限のアドレス値（以下「スタート値」ともいう。）が下限アドレスレジスタ１８ｂに登録されている。そして、これらスタート値及びエンド値がＳＤＲＡＭへのアクセス時のアドレスの適否を判断するための基準値となる。なお、上限アドレスレジスタ１８ａ及び下限アドレスレジスタ１８ｂのアドレス値は、イニシャライズ時にＭＰＵ３が書き込んでいる。また、上記所定領域としては、プログラムが格納されている領域が設定されている。
【００２２】
判断回路１９は、上限アドレスコンパレタ２１ａ、下限アドレスコンパレタ２１ｂ、ＯＲ回路２２、及びＤフリップフロップ２３で構成されている。上限アドレスコンパレタ２１ａは、上限アドレスレジスタ１８ａに登録されているエンド値と２つのコラム及びローアドレスレジスタ１７ａ、１７ｂから入力されたアドレスを比較し、アドレスがエンド値以上である場合にＨレベルの信号を出力し、エンド値未満である場合にＬレベルの信号を出力する回路である。下限アドレスコンパレタ２１ｂは、下限アドレスレジスタ１８ｂに登録されているスタート値と２つのコラム及びローアドレスレジスタ１７ａ、１７ｂから入力されたアドレスを比較してアドレスがスタート値以上である場合にＬレベルの信号を出力し、スタート値未満である場合にＨレベルの信号を出力する回路である。２つのアドレスコンパレタ２１ａ、２１ｂが出力した信号は、ＯＲ回路２２へ入力され、双方Ｌレベルの信号である場合にＬレベルの信号がＯＲ回路２２から更にＤフリップフロップ２３へ入力される。そして、Ｄフリップフロップ２３はクロック信号ＣＬＫのタイミングに同期した割込み信号ＩＮＴとしてＬレベルの信号をＭＰＵ３に対して出力する。すなわち、この判断回路１９は、第１の保持手段に保持されているアドレスがスタート値とエンド値の間にある場合にそのアドレスが不適切であると判断し、割込み信号／ＩＮＴををＭＰＵ３に対して出力する。
【００２３】
次に、ＳＤＲＡＭコントローラ６がＳＤＲＡＭ５にアクセスする際に、ＡＳＩＣ１が実行する動作について、図４に示すタイミングチャートに基づいて説明する。なお、上限及び下限アドレスレジスタ１８ａ、１８ｂには予めエンド値とスタート値がそれぞれ登録されている。
【００２４】
まず、ＳＤＲＡＭコントローラ６がＬレベルのチップセレクト信号／ＣＳＳＤ（以下「／ＣＳＳＤ信号」という。）、Ｌレベルのローアドレスストローブ信号／ＲＡＳ（以下「／ＲＡＳ信号」という。）、及びローアドレス「ＲＡ」を出力すると、ＡＳＩＣ１のローアドレスレジスタ１７ｂは、／ＲＡＳ信号の認識に伴ってローアドレス「ＲＡ」をラッチする。次いで、ＳＤＲＡＭコントローラ６が、／ＲＡＳ信号をＨレベルの信号に戻した後、Ｌレベルのコラムアドレスストローブ信号／ＣＡＳ（以下「／ＣＡＳ信号」という。）、Ｌレベルのライトイネーブル信号／ＷＥ（以下「／ＷＥ信号」という。）、及びコラムアドレス「ＣＡ」を出力すると、ＡＳＩＣ１のコラムアドレスレジスタ１７ａは、／ＣＡＳ信号の認識に伴ってコラムアドレス「ＣＡ」をラッチする。
【００２５】
コラムアドレスレジスタ１７ａ及びローアドレスレジスタ１７ｂにラッチされたアドレスは、判断回路１９の上限及び下限アドレスコンパレタ２１ａ、２１ｂにそれぞれ入力される。そして、判断回路１９は、当該アドレスが上限アドレスレジスタ１８ａに登録されたエンド値と下限アドレスレジスタ１８ｂに登録されたスタート値の間にある場合に、クロック信号ＣＬＫの立上がりエッジと同期してＬレベルの信号（割込み信号／ＩＮＴ）をＤフリップフロップ２３からＭＰＵ３に対して出力する。なお、割込み信号／ＩＮＴが入力されたＭＰＵ３はリセット、リトライ等の処置を行い、ファクシミリ装置２の動作不良が未然に防止される。
【００２６】
以上説明したように、第１の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置（ＡＳＩＣ）１によれば、ＳＤＲＡＭ５へのアクセス時のアドレスが上限及び下限アドレスレジスタ１８ａ、１８ｂに登録（保持）されたスタート値とエンド値の間にある場合に、迅速にそれを検出しＭＰＵ３に対して割込み信号ＩＮＴを入力するので、上限及び下限アドレスレジスタ１８ａ、１８ｂに、プログラムが格納されるアドレス領域のエンド値とスタート値をそれぞれ設定しておけば、ファクシミリ装置２の誤動作を未然に防止することができる。
【００２７】
なお、上記に説明したＳＤＲＡＭコントローラ６は、ＭＰＵ３と独立して構成されているが、ＡＳＩＣ１はＳＲＡＭコントローラ６とＳＤＲＡＭ５との間に接続されるので、図５に示すようなＳＤＲＡＭコントローラ６がＭＰＵ３に内蔵されているタイプのものでも同様に本発明を適用することができる。
【００２８】
次に、本発明の第２の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置について図面に基づいて説明する。図６に該ＳＤＲＡＭの不良アクセス監視装置１ＡであるＡＳＩＣ１Ａを備えたファクシミリ装置２Ａの構成例を示す。すなわち、第２の実施の形態に係るＡＳＩＣ１Ａは、ＳＤＲＡＭコントローラ６Ａを含めて構成され、図７に示すように、ＭＰＵ３とＳＤＲＡＭ５の間に接続されるものである。
【００２９】
図８に示すように、ＡＳＩＣ１Ａは、ＳＤＲＡＭ５へのＭＰＵ３による書込み（アクセス）時のアドレスを保持する第１の保持手段１７Ａと、そのアクセス時のアドレスの適否を判断するための基準値を保持する第２の保持手段１８Ａとを備える。また、第１及び第２の保持手段１７Ａ、１８Ａで保持された値を比較することにより第１の保持手段１７Ａに保持されたアドレスが適切であるか否かを判断する判断手段、及び、そのアドレスが不適切であると判断した場合に、書き込み阻止信号をＳＤＲＡＭコントローラ６Ａに出力する信号出力手段として機能する判断回路１９Ａと、ＳＤＲＡＭを制御するとともに、書き込み阻止信号が入力された場合には、ＳＤＲＡＭ５への書き込みを行わないＳＤＲＡＭコントローラ６Ａとを備える。
【００３０】
第１の保持手段１７Ａは、ＭＰＵ３が出力するアドレスをラッチするアドレスレジスタ１７Ａからなり、該アドレスレジスタ１７Ａは、チップセレクト信号／ＣＳの認識に伴ってアドレスをラッチする。
【００３１】
第２の保持手段１８Ａは、第１の実施の形態と同様に、上限アドレスレジスタ１８ａ及び下限アドレスレジスタ１８ｂからなり、これらには、「エンド値」と「スタート値」がそれぞれ登録されている。
【００３２】
判断回路１９Ａは、第１の実施の形態と同様に、上限アドレスコンパレタ２１ａ、下限アドレスコンパレタ２１ｂ、ＯＲ回路２２、及びＤフリップフロップ２３で構成されている。上限アドレスコンパレタ２１ａは、上限アドレスレジスタ１８ａに登録されているエンド値とアドレスレジスタ１７Ａから入力されたアドレスを比較して当該アドレスがエンド値以上である場合にＨレベルの信号を出力し、エンド値未満である場合にＬレベルの信号を出力する回路である。下限アドレスコンパレタ２１ｂは、下限アドレスレジスタ１８ｂに登録されているスタート値とアドレスレジスタ１７Ａから入力されたアドレスを比較して当該アドレスがスタート値以上である場合にＬレベルの信号を出力し、スタート値未満である場合にＨレベルの信号を出力する回路である。２つのアドレスコンパレタ２１ａ、２１ｂが出力した信号は、ＯＲ回路２２へ入力され、双方Ｌレベルの信号であった場合にＬレベルの信号がＯＲ回路２２からＤフリップフロップ２３に入力される。そして、Ｄフリップフロップ２３はクロック信号ＣＬＫのタイミングに同期したＬレベルの信号を書込み阻止信号としてＳＤＲＡＭコントローラ６Ａに対して出力する。すなわち、この判断回路１９Ａは、第１の保持手段に保持されているアドレスがスタート値とエンド値の間にある場合にそのアドレスが不適切であると判断し、書込み阻止信号をＳＤＲＡＭコントローラ６Ａに対して出力する。
【００３３】
ＳＤＲＡＭコントローラ６Ａは、ＳＤＲＡＭ５を制御する回路であるとともに、判断回路１９ＡからＬレベルの信号の入力があった場合に、その信号を書き込み阻止信号とみなして、ＭＰＵ３から出力される制御信号がＳＤＲＡＭ５の書き込み条件を満たしていても、ＳＤＲＡＭへの書込みを行わないものである。具体的には、前記書込み条件の充足に伴って本来出力すべきＬレベルのライトイネーブル信号／ＷＥ及びデータの出力を行わない。なお、ＳＤＲＡＭコントローラ６ＡによるＳＤＲＡＭ５への書込みが行われないようにするためには、ライトイネーブル信号／ＷＥの未出力のほか、／ＲＡＳ、／ＣＡＳの未出力その他の処理であってもよい。
【００３４】
次に、ＳＤＲＡＭコントローラ６ＡがＳＤＲＡＭ５へアクセスする際に、上記のように構成されたＡＳＩＣ１Ａが実行する動作について図９に示すタイミングチャートに基づいて説明する。なお、上限及び下限アドレスレジスタ１８ａ、１８ｂには予めエンド値とスタート値がそれぞれ登録されている。また、図９のタイミングチャートは、クロック信号ＣＬＫを境にして、上段部分がＭＰＵ３からＳＤＲＡＭコントローラ６Ａへの出力状態を示し、下段部分がＳＤＲＡＭコントローラ６ＡからＳＤＲＡＭ５への出力状態を示す。
【００３５】
ＭＰＵ３がＬレベルのチップセレクト信号／ＣＳ及びアドレス「ＡＤＤ」を出力すると、ＳＤＲＡＭコントローラ６Ａは、Ｌレベルの／ＲＡＳ信号、Ｌレベルの／ＣＳＳＤ信号、及びローアドレス「ＲＡ」を出力する。また、ＭＰＵ３が出力したアドレス「ＡＤＤ」は、ＡＳＩＣ１Ａのアドレスレジスタ１７Ａによりラッチされ、判断回路１９Ａの上限及び下限アドレスコンパレタ２１ａ、２１ｂにそれぞれ出力される。そして、判断回路１９Ａは、当該アドレス「ＡＤＤ」が上限アドレスレジスタ１８ａに登録されたエンド値と下限アドレスレジスタ１８ｂに登録されたスタート値の間にある場合には、アドレス「ＡＤＤ」は不適切なアドレスであるとして、Ｌレベルの信号（書き込み阻止信号）をＳＤＲＡＭコントローラ６Ａに入力し、エンド値とスタート値の間にない場合には、アドレス「ＡＤＤ」は適切なアドレスであるとして、Ｈレベルの信号をＳＤＲＡＭコントローラ６Ａに入力する。
【００３６】
ＳＤＲＡＭコントローラ６Ａは、Ｈレベルの信号が入力されたとき、通常どおり（つまり図９に示すように）、Ｌレベルの／ＣＡＳ信号、Ｌレベルの／ＷＥ信号及びデータ「ＤＡＴＡ」をＳＤＲＡＭ５に出力し、ＳＤＲＡＭ５の当該アドレス「ＡＤＤ」にデータ「ＤＡＴＡ」が書き込まれる。一方、ＳＤＲＡＭコントローラ６Ａは、図１０に示すように、Ｌレベルの／ＷＥ信号、Ｌレベルの／ＣＡＳ信号等を出力する前に、書込み阻止信号であるＬレベルの信号が入力された場合は、Ｌレベルの／ＣＡＳ信号は出力するが、／ＷＥ信号及びデータ「ＤＡＴＡ」は出力しないようになっている。この結果、ＳＤＲＡＭ５へのデータ「ＤＡＴＡ」の書込みは行われず、上限及び下限アドレスレジスタ１８Ａに予め設定されたアドレス領域への書き込みは阻止され、ファクシミリ装置２Ａの誤動作は未然に防止される。
【００３７】
なお、以上に説明した第１及び第２の実施の形態においては、ＳＤＲＡＭ５へのアクセス時のアドレスがスタート値とエンド値の間にある場合に、判断回路１９、１９Ａは、そのアドレスが不適切であると判断して、割込み信号ＩＮＴや書き込み阻止信号を発生させているが、ＳＤＲＡＭ５の仕様やユーザの要望に応じて、判断回路１９、１９Ａがスタート値とエンド値の間にない場合に不適切なアドレスと判断し、割り込み信号ＩＮＴや書込み阻止信号を発生させるようにしてもよい。かかる動作をＡＳＩＣに実行させるには、例えば、上記のＡＳＩＣ１、１Ａにおいて、ＯＲ回路２２をＮＯＲ回路に置き換えることにより容易に実現することができる。また、スタート値、エンド値を各々複数組設けて、複数のエリアのアクセスを監視するようにしてもよい。
【００３８】
【発明の効果】
請求項１乃至３記載のＳＤＲＡＭの不良アクセス監視装置によれば、ＳＤＲＡＭ上でプログラムを実行する電子機器において、プログラムのバグ等によりＳＤＲＡＭ上の不適切な領域に書き込みが行われ、電子機器が誤動作するという問題が解消される。
【００３９】
請求項４記載のＳＤＲＡＭの不良アクセス監視装置によれば、プログラムのバグ等によりＳＤＲＡＭ上の不適切な領域に行われる書込みを阻止することができる。
【図面の簡単な説明】
【図１】第１の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置（ＡＳＩＣ）を備えたファクシミリ装置の構成例を示した図である。
【図２】第１の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置（ＡＳＩＣ）の接続状態を示した図である。
【図３】第１の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置（ＡＳＩＣ）の回路構成例を示した図である。
【図４】ＳＤＲＡＭコントローラからＳＤＲＡＭへの出力状態を示したタイミングチャートである。
【図５】第１の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置（ＡＳＩＣ）を備えたファクシミリ装置において、ＳＤＲＡＭコントローラがＭＰＵに内蔵されたものの構成例を示した図である。
【図６】第２の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置（ＡＳＩＣ）を備えたファクシミリ装置の構成例を示した図である。
【図７】第２の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置（ＡＳＩＣ）の接続状態を示した図である。
【図８】第２の実施の形態に係るＳＤＲＡＭの不良アクセス監視装置（ＡＳＩＣ）の回路構成例を示した図である。
【図９】ＭＰＵからＳＤＲＡＭコントローラへの出力状態及びＳＤＲＡＭコントローラからＳＤＲＡＭへの出力状態を示したタイミングチャートであって、書込み阻止信号がＳＤＲＡＭへ入力されない場合を示したものである。
【図１０】ＭＰＵからＳＤＲＡＭコントローラへの出力状態及びＳＤＲＡＭコントローラからＳＤＲＡＭへの出力状態を示したタイミングチャートであって、書込み阻止信号がＳＤＲＡＭへ入力された場合を示したものである。
【符号の説明】
１、１Ａ  ＡＳＩＣ（ＳＤＲＡＭの不良アクセス監視装置）
３  ＭＰＵ（プロセッサ）
５  ＳＤＲＡＭ
６  ＳＤＲＡＭコントローラ
１７、１７Ａ  第１の保持手段
１７ａ  コラムアドレスレジスタ（第１の保持手段）
１７ｂ  ローアドレスレジスタ（第１の保持手段）
１８、１８Ａ  第２の保持手段
１８ａ  上限アドレスレジスタ（第２の保持手段）
１８ｂ  下限アドレスレジスタ（第２の保持手段）
１９、１９Ａ  判断回路（判断手段、信号出力手段）
２１ａ  上限アドレスコンパレタ
２１ｂ  下限アドレスコンパレタ
２２  ＯＲ回路
２３  Ｄフリップフロップ
【図１】
2004362217.tif 000003
【図２】
2004362217.tif 000004
【図３】
2004362217.tif 000005
【図４】
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【図５】
2004362217.tif 000007
【図６】
2004362217.tif 000008
【図７】
2004362217.tif 000009
【図８】
2004362217.tif 000010
【図９】
2004362217.tif 000011
【図１０】
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