(57)【要約】【課題】動的閾値動作トランジスタ(ＤＴＭＯＳ)において、簡単な構成で断線することなくゲート電極とウェルとの接続抵抗を低減でき、高い駆動力を安定して得ることができると共に、微細化してもソース／ドレイン領域とに纏わる容量およびソース／ドレイン領域の接合容量を低減できる半導体装置およびその製造方法を提供する。【解決手段】ゲート電極１０６と浅いウェル領域１０４とを接続するコンタクト領域１２０においては、ゲート電極１０６とコンタクト領域１２０にまたがるようにコンタクト導電体１１５を形成する。また、ソース／ドレイン領域１３１,１３２においては、ソース／ドレイン導電体１５５をソース／ドレイン領域１３１,１３２と素子分離領域１０２にまたがるように形成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板内に形成された第１導電型の深いウェル領域と、
上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域と、
上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と、
上記第２導電型の浅いウェル領域の上記ゲート電極の端近傍に形成されたコンタクト領域と、
上記ゲート電極の端の段差をまたいで上記ゲート電極と上記コンタクト領域を接続するように形成されたコンタクト導電体とを備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記第２導電型の浅いウェル領域のソース／ドレイン領域と上記素子分離領域の一上部をまたぐ領域上かつ上記半導体基板表面より上部に形成されたソース／ドレイン導電体を備えたことを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
最小加工寸法をＬとし、上記ゲート電極の段差をまたぐ方向の上記コンタクト導電体の幅をＷｐｌとすると、
４Ｌ／３  ≦  Ｗｐｌ  ≦  ２Ｌ
の条件を満たすことを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
最小加工寸法をＬとし、上記ゲート電極と上記ソース／ドレイン導電体との最短距離をＳｇｐｐｌとすると、
Ｌ／３  ≦  Ｓｇｐｐｌ  ≦  ２Ｌ／３
の条件を満たすことを特徴とする半導体装置。
【請求項５】
請求項２に記載の半導体装置において、
上記ソース／ドレイン導電体の膜厚が上記ゲート電極の膜厚より薄いことを特徴とする半導体装置。
【請求項６】
請求項２に記載の半導体装置において、
上記ソース／ドレイン導電体は、上記ソース／ドレイン領域のそれぞれに２カ所以上に分かれて形成されていることを特徴とする半導体装置。
【請求項７】
半導体基板内に第１導電型の深いウェル領域を形成する工程と、
上記半導体基板の表面を仕切るように上記第１導電型の深いウェル領域よりも浅い素子分離領域を形成する工程と、
上記素子分離領域によって区分された状態に上記素子分離領域よりも浅い第２導電型の浅いウェル領域を形成する工程と、
上記第２導電型の浅いウェル領域上にゲート絶縁膜、一方向に延びるゲート電極、このゲート電極の側壁を覆うゲート電極側壁絶縁膜を順次形成する工程と、
上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜及び上記ゲート電極の一部を除去して、上記第２導電型の浅いウェル領域の上記ゲート電極の端近傍にコンタクト領域を形成する工程と、
上記コンタクト領域を形成した後、基板全面に層間絶縁膜を形成する工程と、
上記ゲート電極の端の段差をまたぐ領域上の上記層間絶縁膜の領域を除去して第１の除去領域を形成する工程と、
上記第２導電型の浅いウェル領域のソース／ドレイン領域と上記素子分離領域をまたぐ領域上の上記層間絶縁膜の領域を除去して第２の除去領域を形成する工程と、
上記第１の除去領域及び上記第２の除去領域に導電体を埋設する工程とを有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置において、
上記第２導電型の浅いウェル領域上にゲート絶縁膜、一方向に延びるゲート電極、このゲート電極の側壁を覆うゲート電極側壁絶縁膜を順次形成する工程と、
上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜及び上記ゲート電極の一部を除去して、上記ゲート電極と上記第２導電型の浅いウェルとを接続するためのコンタクト領域を形成する工程は、同時に行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。より具体的には、ゲート電極とウェル領域が接続された動的閾値トランジスタに関して、ゲート電極とウェル領域とを確実に接続すると共にソース／ドレイン領域に纏わる容量を低減する構造の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
携帯電話に代表される携帯機器端末は目覚ましい発展を続けているが、そのバッテリーの寿命を延ばすためにＣＭＯＳ(コンプリメンタリ・メタル・オキサイド・セミコンダクタ)ＬＳＩ(大規模集積回路)の低消費電力化が熱望されている。このＣＭＯＳＬＳＩの消費電力は、電源電圧の２乗に比例するため、低消費電力化には電源電圧を低くすることが最も有効である。しかし、電源電圧を低くすると、トランジスタの駆動力が減少するため、回路の遅延時間が増大してしまうという問題が生じる。これは、電源電圧を低くするほど顕著になる。
【０００３】
これを改善する一つの方法として、トランジスタのしきい値電圧を低くすることが考えられるが、しきい値電圧の低減に伴い、ゲートオフ時のリーク電流、すなわちスタンバイリーク電流が増大するため、許容できるスタンバイリーク電流によりしきい値の下限が限定されてしまう。
【０００４】
このような問題を解決するために、ウェル領域のバイアスを変化させることにより生じる基板バイアス効果を利用した、低電圧駆動、低消費電力、かつ高速動作が可能なＭＯＳＦＥＴ(Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ)技術として、バルク基板を用いた動的閾値動作トランジスタ(以下、ＤＴＭＯＳという)が提案されている(例えば、特許文献１参照)。
【０００５】
図１９(ａ)は、そのようなＤＴＭＯＳの平面レイアウトを示し、図１９(ｂ)は、図１９(ａ)におけるＡ−Ａ’方向の断面を示し、図１９(ｃ)は、図１９(ａ)におけるＢ−Ｂ’方向の断面を示している。このＤＴＭＯＳは、半導体基板３０１に、深いウェル領域３０２が形成され、その深いウェル領域３０２上に素子分離領域３０４により素子毎に電気的に分離されるように浅いウェル領域３０３が形成されている。ゲート絶縁膜３０５上に形成されたゲート電極３０６は、高融点シリサイド膜３６１を介して第２導電型の浅いウェル領域３０３と接続されている。上記ゲート電極３０６と第２導電型の浅いウェル領域３０３とを接続するために、第２導電型の浅いウェル領域３０３の表面に、ゲート電極３０６とゲート絶縁膜３０５の一部を除去してコンタクト領域３０８が設けられている。高融点シリサイド膜３６１と浅いウェル領域３０３とをオーミック接続するための第２導電型の高濃度拡散層３２１が第２導電型の浅いウェル領域３０３中に形成されている。なお、３０７は、ソース／ドレイン領域であり、これらの領域上にも高融点シリサイド膜３６１が形成されている。
【０００６】
上記ＤＴＭＯＳは、ゲート電極３０６と浅いウェル領域３０３とが電気的に接続されている。そのため、ゲート電極３０６にハイレベルの電位が与えられた時のみ浅いウェル領域３０３のポテンシャルが上昇し、基板バイアス効果により実効的なしきい値が低下することにより、駆動電流が通常のＭＯＳＦＥＴの場合に比べて増加する。このため、低電源電圧で低リーク電流を維持しながら大きな駆動電流を得ることができる。したがって、低電圧駆動で低消費電力なＭＯＳＦＥＴが実現される。
【０００７】
しかしながら、図１９(ｂ)に示したように、最小加工寸法をＬとすると、ゲート電極３０６と素子分離領域３０４との距離は３Ｌ程必要であった。したがって、ソース／ドレイン領域３０７に関する接合容量が大きいという問題があった。ＤＴＭＯＳにおいて接合容量を低減することは非常に重要である。何故なら、ＤＴＭＯＳは、ゲート電極とウェルを接続しているため、ゲート電極に電圧を印加したときソース電極とウェル間及びドレイン電極とウェル間にそれぞれ接合容量が発生する。特に、ドレイン電極とウェル間にはトランジスタのスイッチング動作時にミラー効果によりソース電極とウェル間の２倍の容量が発生する。これは合計で、ＤＴＭＯＳでない通常構造のトランジスタの接合容量の３倍になる。したがって、ＤＴＭＯＳにとって接合容量を低減する、すなわち接合面積を低減することは非常に重要である。また、図３に示したように、直列トランジスタを形成する場合、通常構造のトランジスタ(図示せず)はゲート電極とウェルを接続しないので素子間に素子分離領域を必要としなかった。そのため、ゲート電極間距離は最小加工寸法のＬで形成可能であった。これに反して、ＤＴＭＯＳでは最小加工寸法幅Ｌを持った素子分離領域及びそれぞれのソース／ドレイン領域が必ず必要となる。したがって、通常構造のトランジスタに対してＤＴＭＯＳのゲート電極長手方向に対して直角方向の素子寸法は大きくなる。以上のように、容量増大及びゲート電極長手方向に対して直角方向の寸法の増大という両方の観点から、ソース／ドレイン領域の活性層幅を小さくすることは、ＤＴＭＯＳにとって非常に重要である。
【０００８】
上記問題を解決するために、ソース／ドレイン領域に関する接合容量を低減、すなわちソース／ドレイン領域の接合面積を削減する半導体装置が開示されている(例えば、特許文献２参照)。
【０００９】
この半導体装置の概略構造を図２０に示す。図２０(ａ)は、その平面レイアウトを示し、図２０(ｂ)は、図２０(ａ)におけるＡ−Ａ’方向の断面を示している。半導体基板４０１内に素子分離領域４０２が形成され、半導体基板４０１上にはゲート絶縁膜４０３及びゲート電極４０４が順次形成されている。上記ゲート電極４０４の両側に、ゲート電極側壁絶縁膜４０５を介して、半導体基板４０１表面よりも上方に半導体層４０８が積み上げられている。ゲート電極４０４及び半導体層４０８上には、高融点シリサイド膜４０９が形成されている。ゲート電極４０４長手方向に対して直角方向の半導体層４０８の幅は、ゲート電極側壁絶縁膜４０５と素子分離領域４０２との距離、すなわち、半導体基板４０１とゲート絶縁膜４０３が接する面のソース／ドレイン領域の活性領域幅よりも大きく形成されている。したがって、層間絶縁膜４１０に設けられたコンタクト孔４１１と高融点シリサイド膜４０９との接触面積を小さくすること無く、すなわちコンタクト抵抗を増大させることなく、コンタクト孔４１１を形成すると共に、接合面積を小さくして接合容量を低減することができる。
【００１０】
【特許文献１】
特開平１０−１６３３４２号公報
【特許文献２】
特開２０００−８２８１５号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、図１９,図２０に示す従来技術によれば、以下に示す問題があった。
【００１２】
まず、図１９に示すＤＴＭＯＳについて、図２１(ａ)を用いてその問題を説明する。図２１(ａ)は、ゲート電極３０６と浅いウェル領域３０３の高濃度拡散層３２１を接続するコンタクト領域３０８付近を拡大した図面である。高融点シリサイド膜３６１を介してゲート電極３０６と浅いウェル領域３０３をコンタクト領域３０８において接続している。ところが、図２１(ａ)に示すように、このコンタクト領域３０８は、ゲート電極３０６を異方性エッチングにより形成しているため、高融点シリサイド膜３６１が非常に形成されにくい垂直段差を有する構造になっている。このため、コンタクト領域３０８の図中に点線の○印で示した底部に形成される高融点シリサイド膜３６１の領域が薄くなって抵抗が大きくなったり、最悪の場合は断線してしまうという問題がある。これは高融点シリサイド膜３６１が一般的には段差被覆性に乏しい物理的スパッタ法を用いて形成されているために起こる。このことがゲート電極３０６から浅いウェル領域３０３への電気信号の伝搬速度の遅延をもたらし、ＤＴＭＯＳの動作速度を遅くする要因となっていた。一方、コンタクト領域３０８の形状をシリサイド膜３６１が形成されやすいテーパー形状にすることも考えられるが、テーパー形状にすることはゲート電極長手方向へ余分な面積が必要になるので微細化に不向きである。
【００１３】
そこで、図２１(ｂ)に示したように、本発明者らは周知の加工技術及び配線形成技術を用いて、コンタクト金属プラグ３５０及び上部配線３５１(および３６１)を用いてゲート電極と浅いウェルを接続した。そうすると、ゲート電極３０６と浅いウェル領域３０３の高濃度拡散層３２１は、断線や高抵抗化することなく接続することができた。しかしながら、図２１(ｂ)に示したように、コンタクト金属プラグ３５０及び上部配線３５１を設けるために、最小加工寸法をＬとすると、ゲート電極長手方向に３Ｌもの多大な寸法が必要となった。したがって、ゲート電極長手方向の素子面積が大きくなり微細化できないことが判明した。また、コンタクト領域３０８上に必ず上部配線３５１を設ける必要があるので、上部配線の設計自由度が減り、結果として素子面積が非常に大きくなった。
【００１４】
また、図２０に示す半導体装置では、ゲート電極４０４と半導体層４０８との間に纏わる容量が大きくなるという問題がある。例えば、最小加工寸法が０．２４μｍの素子において、ゲート電極４０４の膜厚が２５０ｎｍ、ソース／ドレイン領域の活性領域幅を０．２４μｍに設計すると、ゲート電極４０４と半導体層４０８との間に纏わる容量は、素子全体の容量に対して約１０％を占めることになる。素子の微細化に伴い短チャネル効果を抑制するために、半導体基板４０１とゲート絶縁膜が接する面より下方の接合深さは浅く形成され、それに伴いゲート電極側壁絶縁膜４０５の厚さも薄膜化される。このため、素子全体の容量に対するゲート電極４０４と半導体層４０８との間に纏わる容量の割合が大きくなる。したがって、この問題は、素子の微細化が進むほど深刻化してくる。また、半導体層４０８は、トランジスタとして動作する領域、いわゆるソース／ドレイン活性領域上以外の領域４４０,４５０にも形成される。したがって、ゲート電極４０４と半導体層４０８との容量がその分だけ大きくなる。また、半導体層４０８をローカル配線として用いることで、ある程度配線の自由度を向上させることはできるが、半導体層４０８はゲート電極からある一定の幅(３００ｎｍから５００ｎｍ程度)にしか形成できない。したがって、それ以外の素子分離領域上へは形成できないため、配線の自由度は不十分であった。さらに、システムＬＳＩの要求が大きくなっているが、図２０に示す半導体装置はゲート電極４０４を形成した後に半導体層４０８を形成する必要がある。通常構造のトランジスタにはそのような工程が無いため、これらを同一チップ上に同時に形成することは困難である。仮に形成できたとしても非常に複雑なプロセスになるためコストが大きくなったり、量産ラインの生産効率を損ねるので好ましくない。
【００１５】
そこで、本発明の第１の目的は、簡単な構成で断線することなくゲート電極とウェルとの接続抵抗を低減でき、高い駆動力を安定して得ることができる半導体装置およびその製造方法を提供することにある。
【００１６】
また、本発明の第２の目的は、微細化してもソース／ドレイン領域とに纏わる容量およびソース／ドレイン領域の接合容量を低減できる半導体装置およびその製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記の課題を解決するために、この発明の半導体装置は、半導体基板と、上記半導体基板内に形成された第１導電型の深いウェル領域と、上記第１導電型の深いウェル領域内に形成され、素子分離領域によって区分された第２導電型の浅いウェル領域と、上記第２導電型の浅いウェル領域上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成されたゲート電極と、上記第２導電型の浅いウェル領域の上記ゲート電極の端近傍に形成されたコンタクト領域と、上記ゲート電極の端の段差をまたいで上記ゲート電極と上記コンタクト領域を接続するように形成されたコンタクト導電体とを備えていることを特徴としている。
【００１８】
上記構成の半導体装置によれば、上記ゲート電極の端の段差をまたいでゲート電極とコンタクト領域を接続するように形成されたコンタクト導電体の存在により、ゲート電極と浅いウェル領域を確実に接続することが可能となる。したがって、簡単な構成で断線することなくゲート電極とウェルとの接続抵抗を低減でき、高い駆動力を安定して得ることができる。
【００１９】
また、１実施の形態の半導体装置は、上記第２導電型の浅いウェル領域のソース／ドレイン領域と上記素子分離領域の一上部をまたぐ領域上かつ上記半導体基板表面より上部に形成されたソース／ドレイン導電体を備えたことを特徴としている。
【００２０】
上記構成の半導体装置によれば、上記素子分離領域に形成した上記ソース／ドレイン導電体上に上部電極とのコンタクト孔を形成することが可能となる。すなわち、素子分離領域上にコンタクト孔をレイアウトすることが可能となるので、コンタクト孔のレイアウトの自由度が増える。したがって、上部配線の自由度が向上して素子を微細化することができる。また、上記ゲート電極と素子分離領域との距離を小さくできるので、ソース／ドレイン領域の接合容量を低減することができる。
【００２１】
また、１実施の形態の半導体装置は、最小加工寸法をＬとし、上記ゲート電極の段差をまたぐ方向の上記コンタクト導電体の幅をＷｐｌとすると、
４Ｌ／３  ≦  Ｗｐｌ  ≦  ２Ｌ
の条件を満たすことを特徴としている。
【００２２】
上記構成の半導体装置によれば、コンタクト導電体の幅Ｗｐｌを４Ｌ／３以上とすることにより、ゲート電極と浅いウェルとの接続領域に対して位置ズレが起きても十分低い接触抵抗でゲート電極と浅いウェル領域とを接続することができる。一方、コンタクト導電体の幅Ｗｐｌを２Ｌ以下とすることにより、ゲート電極長手方向の微細化を損ねることがない。
【００２３】
また、１実施の形態の半導体装置は、最小加工寸法をＬとし、上記ゲート電極と上記ソース／ドレイン導電体との最短距離をＳｇｐｐｌとすると、
Ｌ／３  ≦  Ｓｇｐｐｌ  ≦  ２Ｌ／３
の条件を満たすことを特徴としている。
【００２４】
上記構成の半導体装置によれば、ゲート電極とソース／ドレイン導電体との最短距離ＳｇｐｐｌをＬ／３以上とすることにより、ゲート電極とソース／ドレイン領域間に纏わる容量が増大することがない。一方、ゲート電極とソース／ドレイン導電体との最短距離Ｓｇｐｐｌを２Ｌ／３以下とすることにより、ソース／ドレイン領域の面積が大きくなって接合容量が増大することがない。
【００２５】
また、１実施の形態の半導体装置は、上記ソース／ドレイン導電体の膜厚は上記ゲート電極の膜厚より薄いことを特徴としている。
【００２６】
上記構成の半導体装置によれば、上記ソース／ドレイン導電体と上記ゲート電極に纏わる容量を小さくすることができる。
【００２７】
また、１実施の形態では、この発明の半導体装置は、上記ソース／ドレイン導電体は、上記ソース／ドレイン領域のそれぞれに２カ所以上に分かれて形成されていることを特徴としている。
【００２８】
上記構成の半導体装置によれば、上記ソース／ドレイン導電体が形成されていない領域が存在するので、その領域における上記ソース／ドレイン導電体と上記ゲート電極とに纏わる容量を小さくすることができる。また、上部配線と交差する面積が減るので、上記ソース／ドレイン導電体と上部配線との容量も小さくすることができる。
【００２９】
この発明の半導体装置の製造方法は、半導体基板内に第１導電型の深いウェル領域を形成する工程と、上記半導体基板の表面を仕切るように上記第１導電型の深いウェル領域よりも浅い素子分離領域を形成する工程と、上記素子分離領域によって区分された状態に上記素子分離領域よりも浅い第２導電型の浅いウェル領域を形成する工程と、上記第２導電型の浅いウェル領域上にゲート絶縁膜、一方向に延びるゲート電極、このゲート電極の側壁を覆うゲート電極側壁絶縁膜を順次形成する工程と、上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜及び上記ゲート電極の一部を除去して、上記第２導電型の浅いウェル領域の上記ゲート電極の端近傍にコンタクト領域を形成する工程と、上記コンタクト領域を形成した後、基板全面に層間絶縁膜を形成する工程と、上記ゲート電極の端の段差をまたぐ領域上の上記層間絶縁膜の領域を除去して第１の除去領域を形成する工程と、上記第２導電型の浅いウェル領域のソース／ドレイン領域と上記素子分離領域をまたぐ領域上の上記層間絶縁膜の領域を除去して第２の除去領域を形成する工程と、上記第１の除去領域及び上記第２の除去領域に導電体を埋設する工程とを有することを特徴としている。
【００３０】
この発明の半導体装置の製造方法によれば、特に特殊な製造装置を用いることなく、簡単な構成で断線することなくゲート電極とウェルとの接続抵抗を低減でき、高い駆動力を安定して得ることができると共に、微細化してもソース／ドレイン領域とに纏わる容量およびソース／ドレイン領域の接合容量を低減できる半導体装置を制御性良く形成することができる。また、ゲート電極と浅いウェル領域を接続するための導電体と、ソース／ドレイン領域に形成する導電体を同時に形成しているので、工程を少なくしてコストを削減することができる。
【００３１】
また、１実施の形態の半導体装置の製造方法では、上記第２導電型の浅いウェル領域上にゲート絶縁膜、一方向に延びるゲート電極、このゲート電極の側壁を覆うゲート電極側壁絶縁膜を順次形成する工程と、上記第２導電型の浅いウェル領域上の上記ゲート絶縁膜及び上記ゲート電極の一部を除去して、上記ゲート電極と上記第２導電型の浅いウェルとを接続するためのコンタクト領域を形成する工程は、同時に行うことを特徴としている。
【００３２】
上記実施の形態の半導体装置の製造方法によれば、コンタクト領域を形成するためのマスクが不要となるので、コストを削減することができる。
【００３３】
【発明の実施の形態】
以下、本発明の半導体装置及びその製造方法を図示の実施の形態により詳細に説明する。
【００３４】
（第１実施形態）
この第１実施形態の半導体装置は、高い駆動力が安定して得られるＤＴＭＯＳを実現するために、ゲート電極とウェルを確実に接続する構造の半導体装置及びその製造方法を提供するものである。本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、Ｐ型またはＮ型の導電型を有していても良い。
【００３５】
まず、図１によりこの第１実施形態の半導体装置の構成を説明する。図１(ａ)は、この第１実施形態の半導体装置の平面レイアウトを示し、図１(ｂ)は、図１(ａ)におけるＡ−Ａ’方向の断面を示しており、図１(ｃ)は、図１(ａ)におけるＢ−Ｂ’方向の断面を示している。なお、図１(a)は層間絶縁膜のない状態を上方から見た平面図である。
【００３６】
図１(ａ)〜(ｃ)に示すように、第２導電型の半導体基板１０１内に、第１導電型の深いウェル領域１０３が形成され、第１導電型の深いウェル領域１０３上に第２導電型の浅いウェル領域１０４が形成されている。上記浅いウェル領域１０４は、素子分離領域１０２により区分されて、素子毎に電気的に分離されている。
【００３７】
この第１実施形態の半導体装置は、チャネル領域１３０上に、ゲート絶縁膜１０５を介して第１導電型にドープされた半導体膜からなるゲート電極１０６が形成されている。一方、ゲート電極１０６と浅いウェル領域１０４とを接続するためのコンタクト領域１２０は、ゲート絶縁膜１０５及びゲート電極１０６が除去され、そのコンタクト領域１２０において高融点シリサイド膜１１２及びコンタクト導電体１１５によりゲート電極１０６と浅いウェル領域１０４とが接続されている。上記高融点シリサイド膜１１２と浅いウェル領域１０４とが制御性良くオーミック接続されるように、第２導電型の不純物が浅いウェル領域１０４より高濃度にドープされた拡散層１１１がコンタクト領域１２０の全域に形成されている。このため、第２導電型がＰ型の場合、すなわちＮＭＯＳにおいて、浅いウェル領域１０４の不純物濃度が薄くなりゲート電極１０６から浅いウェル領域１０４を介してのソース電極へのリーク電流の増大という問題を防止することができる。このとき、高融点シリサイド膜１１２と浅いウェル領域１０４とを制御性良くオーミック接続するためには、上記拡散層１１１の濃度は、１×１０20〜１×１０21／ｃｍ3程度で形成されていることが好ましい。
【００３８】
上記コンタクト導電体１１５は、ゲート電極１０６と浅いウェル領域１０４を接続する領域に形成され、ソース／ドレイン導電体１５５は、ソース／ドレイン領域１３１,１３２上と素子分離領域１０２上に形成されている。
【００３９】
まず、ゲート電極１０６と浅いウェル領域１０４を接続するためにコンタクト領域１２０に形成されたコンタクト導電体１１５について説明する。
【００４０】
ゲート電極１０６の端の段部とコンタクト領域１２０の一部をまたぐように層間絶縁膜１１６が除去され、その除去された領域にコンタクト導電体１１５は埋設されている。したがって、図２１(ａ)を用いて説明したように、高融点シリサイド膜１１２が段差下部にて断線した場合においても、ゲート電極１０６と浅いウェル領域１０４を確実に接続することができる。また、コンタクト導電体１１５によりゲート電極１０６と浅いウェル領域１０４を接続しているので、図２１(ｂ)を用いて説明したような上部配線(図示せず)を用いる必要がない。このため、ゲート電極長手方向の素子寸法を増大させることがないと共に、コンタクト領域１２０上に上部配線(図示せず)を自由にレイアウトできる。したがって、素子を微細化できると共に上部配線の設計自由度を向上させることができるので、高密度な集積回路を形成することができる。
【００４１】
ここで、ゲート電極１０６と浅いウェル領域１０４が確実に接続されるために用いているコンタクト導電体１１５の好ましいレイアウトに関して説明する。
【００４２】
図１２(ａ),(ｂ)は、ゲート電極１０６と浅いウェル領域１０４が接続されるコンタクト領域１２０を拡大した断面図である。図１２(ａ),(ｂ)において、図１と同一の構成部は同一参照番号を付している。
【００４３】
図１２(ａ)は、ゲート電極１０６の長手方向に対してコンタクト導電体１１５の幅を４Ｌ／３とし、ゲート電極１０６の段差部をコンタクト導電体１１５の中心にレイアウトした例である。ゲート電極１０６とコンタクト導電体１１５との接触幅及びコンタクト導電体１１５とコンタクト領域１２０との接触幅は、それぞれ２Ｌ／３であり、十分に低いコンタクト抵抗でゲート電極１０６と浅いウェル領域１０４を制御性良く接続することができる。
【００４４】
このとき、コンタクト領域１２０とコンタクト導電体１１５とに生ずる位置決め合わせズレは、最小加工寸法をＬとすると、一般的に約Ｌ／３なので、コンタクト導電体１１５の位置が素子分離領域１０２方向へＬ／３程ずれた場合を示すと、コンタクト領域１２０とコンタクト導電体１１５の位置関係は、図１２(ｂ)のようになる。このように、ゲート電極長手方向のコンタクト導電体１１５の幅を４Ｌ／３に設計しておくと、図１２(ｂ)に示したように、コンタクト導電体１１５の位置が素子分離領域方向へずれても、ゲート電極１０６とコンタクト導電体１１５は約Ｌ／３の十分な幅で接続される。このため、コンタクト抵抗が上昇することがない。このことは実験により確認されている。
【００４５】
また、図示はしていないが、コンタクト導電体１１５の位置がゲート電極１０６方向へずれた場合でも同様に、コンタクト導電体１１５とコンタクト領域１２０とは約Ｌ／３の十分な幅で接続されるため、コンタクト抵抗が上昇することがない。
【００４６】
このように、この第１実施形態の半導体装置では、プロセス揺らぎが発生しても、抵抗を増加させることなく、ゲート電極１０６と浅いウェル領域１０４を制御性良く接続することができる。ゲート電極長手方向に対して直角方向のコンタクト導電体１１５の幅は、最小加工寸法Ｌ以上あれば良く、接触面積が大きくなりコンタクト抵抗が小さくなるため、レイアウトが許す限り大きい方が好ましい。本実施の形態においては、ゲート電極長手方向のコンタクト導電体１１５の幅を４Ｌ／３としたが、これは一例に過ぎず、素子面積は大きくなるが、それが許される限り、ゲート電極長手方向のコンタクト導電体１１５の幅４Ｌ／３より大きくても良い。ただし、ゲート電極長手方向のコンタクト導電体１１５の幅が２Ｌより大きくなると、素子面積が著しく大きくなるため好ましくない。また、この幅をＬとして、ゲート電極１０６へＬ／３オーバーラップするように、すなわちコンタクト導電体１１５のゲート電極長手方向の幅をＬに設計しても良い。この場合、コンタクト導電体１１５が素子分離領域１０２方向へＬ／３程ずれても、ゲート電極側壁面においてコンタクト導電体１１５とゲート電極１０６が接触するので接触抵抗はそれ程大きくならずに許容範囲内を維持できる。これも実験により確認している。
【００４７】
次に、ソース／ドレイン領域１３１,１３２に形成されているソース／ドレイン導電体１５５について図１より説明する。
【００４８】
図１に示すように、ソース／ドレイン導電体１５５は、浅いウェル領域１０４とゲート絶縁膜１０５が接する面より上に、ゲート電極１０６より素子分離領域１０２側へ２Ｌ／３程離れた位置から素子分離領域１０２方向へ、素子分離領域１０２上にまたがるように形成されている。ソース／ドレイン導電体１５５の膜厚はゲート電極１０６の厚さより薄い。したがって、ソース／ドレイン導電体１５５はゲート電極１０６に対して十分離れた位置に形成され、かつソース／ドレイン導電体１５５の膜厚はゲート電極１０６より薄いので、ソース／ドレイン導電体１５５とゲート電極１０６の対向面積が小さい。したがって、ゲート電極１０６とソース／ドレイン領域１３１,１３２とに纏わる容量が小さいという効果がある。
【００４９】
また、図２０に示す半導体装置(特開２０００−８２８１５号公報)と比して、ソース／ドレイン導電体１５５と上部配線(図示せず)との距離が大きくなるので、ソース／ドレイン領域１３１,１３２と上部配線とに纏わる容量も小さいという効果がある。本実施の形態では、ソース／ドレイン導電体１５５の膜厚はゲート電極１０６のそれより薄い場合を記載したが、これに限るものではなく、ソース／ドレイン導電体１５５の膜厚がゲート電極１０６のそれ以上でも構わない。ただし、この場合は、ソース／ドレイン導電体１５５の膜厚がゲート電極１０６のそれより薄い場合と比して、ゲート電極１０６とソース／ドレイン領域１３１,１３２とに纏わる容量、及びソース／ドレイン領域１３１,１３２と上部配線とに纏わる容量は大きくなる。しかしながら、従来例と比して、ゲート電極１０６とソース／ドレイン領域１３１,１３２とに纏わる容量を小さくできる効果は維持される。
【００５０】
また、ソース／ドレイン導電体１５５は素子分離領域１０２上にも形成されている。コンタクト孔１１７をソース／ドレイン領域１３１,１３２の高融点シリサイド膜１１２上に直接落とす必要がないため、ゲート電極１０６と素子分離領域との距離を小さくして接合容量を小さくすることができる。また、ソース／ドレイン導電体１５５はソース／ドレイン領域１３１,１３２の活性領域に制約されることなく、素子分離領域１０２上にも自由にレイアウトできるので、コンタクト孔１１７を形成するときの自由度が増す、すなわち、上層配線(図示せず)の自由度を増すという効果がある。これは、ゲート電極からある一定の幅の半導体膜しか形成できない図２０に示す半導体装置(特開２０００−８２８１５号公報)では実現し得ない効果である。
【００５１】
ここで、図１に示すソース／ドレイン領域１３１,１３２に形成したソース／ドレイン導電体１５５の好ましいレイアウトの一例に関して説明する。
【００５２】
図１３は、ゲート電極１０６、ソース／ドレイン導電体１５５と素子分離領域１０２の位置関係を説明するための、ゲート電極長手方向に対して直角方向の拡大断面図である。なお、図１３では、ソース／ドレイン領域１３２について説明しているが、ソース／ドレイン領域１３１についても同様である。
【００５３】
図１３(ａ)は、ゲート電極端１２４と素子分離領域１０２端１２５との距離を４Ｌ／３とし、ゲート電極端１２４とソース／ドレイン導電体１５５の端１２３との距離(Ｓｇｐｐｌ)を２Ｌ／３としたときのレイアウト例である。まず、ソース／ドレイン導電体１５５とソース／ドレイン領域１３２の高融点シリサイド膜１１２とは２Ｌ／３の幅で接触しているため、十分低いコンタクト抵抗でソース／ドレイン導電体１５５と高融点シリサイド膜１１２を接触させることができる。また、ゲート電極１０６とソース／ドレイン導電体１５５とは２Ｌ／３程離れているので、ゲート電極１０６とソース／ドレイン領域１３２とに纏わる容量を小さくすることができる。
【００５４】
図１３(ｂ)は、ソース／ドレイン導電体１５５の位置が素子分離領域１０２方向へＬ／３程ずれた場合を示している。このように位置決め合わせズレによりソース／ドレイン導電体１５５の位置がずれても、ソース／ドレイン導電体１５５と高融点シリサイド膜１１２とはＬ／３という十分な幅で接触可能なので、十分低いコンタクト抵抗を保つことができる。
【００５５】
また、図示はしていないが、ソース／ドレイン導電体１５５の位置がゲート電極１０６方向へずれた場合は、ソース／ドレイン導電体１５５がゲート電極１０６に近づくため容量の増大が懸念されるが、Ｌ／３程の十分な距離を保つことができるため、ゲート電極１０６とソース／ドレイン領域１３１,１３２とに纏わる容量を増大することはない。
【００５６】
このように、この第１実施形態の半導体装置では、プロセス揺らぎが発生しても、抵抗や容量を増加させたりすることがない。本実施の形態においては、ゲート電極１０６とソース／ドレイン導電体１５５との距離(Ｓｇｐｐｌ)を２Ｌ／３としたが、これは一例に過ぎず、最小でＬ／３に設定しても良い。ただし、この場合は、位置決め合わせズレによりソース／ドレイン導電体１５５がゲート電極１０６方向にずれるとゲート電極１０６とソース／ドレイン領域１３１,１３２とに纏わる容量が大きくなる。しかし、その代わりに、ゲート電極端１２４と素子分離端１２５の距離をその分(Ｌ／３)だけ小さくすることができる。このため、ソース／ドレイン接合容量を小さくすることができる。また、この距離を２Ｌ／３より大きくしても良い。この場合は、大きくした分だけゲート電極端１２４と素子分離領域１０２の端１２５との距離を大きくする必要があるので、ソース／ドレイン領域１３１,１３２の接合容量が増大するが、デバイス設計において、その増加分が許容範囲内であれば実施は可能である。
【００５７】
また、図１(ａ)に示したように、ゲート電極長手方向のチャネル幅(ゲート幅)がコンタクト孔１１７に対して十分大きい場合は、ソース／ドレイン領域１３１,１３２に積み上げられるソース／ドレイン導電体１５５は、ゲート電極長手方向に沿って、２カ所以上に分かれて形成される(図１(ａ)では３カ所)。したがって、上部配線(図示せず)とのコンタクト孔１１７を設ける場所や、後で説明するローカルインターコネクトとして使用する場所など、ソース／ドレイン導電体１５５を自由にレイアウトすることができるため設計の自由度が著しく向上する。また、図２０に示す半導体装置(特開２０００−８２８１５号公報)のようにトランジスタの活性領域以外の不要な領域にソース／ドレイン導電体１５５は形成されることがない。したがって、ゲート電極１０６に対抗するソース／ドレイン導電体１５５の面積を小さくできるので、ゲート電極１０６とソース／ドレイン領域１３１,１３２とに纏わる容量を低減することができる。さらに、ソース／ドレイン導電体１５５と上部配線(図示せず)とが上下方向に対向する面積が小さくなるので、ソース／ドレイン領域１３１,１３２と上部配線とに纏わる容量を低減することができる。
【００５８】
また、図示はしていないが、ゲート電極幅がコンタクト孔１１７に対して十分には大きくないトランジスタの場合は、ソース／ドレイン導電体１５５が一カ所しか形成できないこともある。しかしながら、この場合においても、コンタクト孔１１７がレイアウトされた領域のみにソース／ドレイン導電体１５５を設ければ良い。したがって、ゲート幅の長さに係わらず、ゲート電極長手方向のゲート幅全域に渡って積み上げ半導体層が必ず形成される図２０に示す半導体装置(特開２０００−８２８１５号公報)では実現し得ない、設計自由度の向上及びゲート電極１０６とソース／ドレイン領域１３１,１３２との容量低減を同時に実現することができる。
【００５９】
次に、図２を用いてゲート電極１０６へのコンタクト孔１１９をコンタクト導電体１１５上に形成した場合について説明する。
【００６０】
図２(ａ)は、その平面レイアウトを示し、図２(ｂ)は、図２(ａ)におけるＡ−Ａ’方向の断面を、図２(ｃ)は、図２(ａ)におけるＢ−Ｂ’方向の断面をそれぞれ示している。なお、図２では、図１と同一の構成部は同一参照番号を付している。
【００６１】
この場合、ゲート電極１０６と上部配線(図示せず)の接続と、ゲート電極１０６と浅いウェル領域１０４の接続領域を同一のコンタクト領域１２０上で形成している。したがって、図中に点線で示した領域１８０が不要となるので、素子面積を削減して集積度を向上させることができる。
【００６２】
次に、この第１実施形態の図１に示す半導体装置を形成する手順を、図４〜図１１を用いて説明する。
【００６３】
図４〜図１１において、各分図(ａ)は平面レイアウトに相当し、各分図(ｂ)は対応する分図(ａ)の切断面線Ａ−Ａ’からみた断面、各分図(ｃ)は対応する分図(ａ)の切断面線Ｂ−Ｂ’からみた断面に相当する。なお、図４〜図１１では、図１と同一の構成部は同一参照番号を付している。
【００６４】
まず、図４に示すように、半導体基板１０１中に公知の方法で素子分離領域１０２を形成する。この第１実施形態では、ＳＴＩ(Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ)技術を用いて、深さ４００〜７００ｎｍの溝を形成して、その溝に酸化膜を埋め込むことにより素子分離領域１０２を形成している。しかし、素子分離領域の形成の仕方は本方法に限るものではなく、浅いウェル領域１０４を素子毎に電気的に分離できるものであればよい。
【００６５】
次に、深いウェル領域１０３と、浅いウェル領域１０４を形成する。本実施形態では、深いウェル領域１０３を形成するために、Ｎチャネル素子を作製する際には、隣を２５０ＫｅＶ〜３５０ＫｅＶ程度のエネルギーで５×１０12〜５×１０13／ｃｍ2程度注入した。Ｐチャネル素子を作製する際には、ボロンを１７０ＫｅＶ〜２３０ＫｅＶ程度のエネルギーで５×１０12〜５×１０13／ｃｍ2程度注入した。浅いウェル領域１０４を形成するために、Ｎチャネル素子を作製する際には、ボロンを２０ＫｅＶ〜９０ＫｅＶ程度のエネルギーで１×１０12〜１×１０14／ｃｍ2程度注入した。Ｐチャネル素子を作製する際には、隣を５０ＫｅＶ〜２２０ＫｅＶ程度のエネルギーで１×１０12〜１×１０14／ｃｍ2程度注入した。
【００６６】
次に、図５に示すように、ゲート絶縁膜１０５及びゲート電極１０６を通常の方法で順次形成した後、図示はしていないが、熱酸化法により２〜１０ｎｍのシリコン酸化膜をゲート電極側壁及びソース／ドレインとなる活性領域に形成する。次に、従来の微細トランジスタを形成する際と同様な方法を用いて、ＬＤＤ(Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ)領域１０７及び短チャネル効果を抑制するためのハロー領域(図示はしていない)を形成した後、ゲート電極１０６の側壁を覆うシリコン窒化膜からなるゲート側壁絶縁膜１０８を形成する。本実施形態のゲート電極側壁絶縁膜１０８は、シリコン窒化膜で形成しているが、これに限るものではなく、シリコン酸化膜や絶縁性を有する物質であればよい。また、シリコン窒化膜を形成する前に１０〜３０ｎｍのシリコン酸化膜を形成してもよい。この場合は、シリコン窒化膜の加工がシリコン酸化膜に対して高選択性を有する条件で行うと、シリコン窒化膜の加工がシリコン酸化膜上にて完了するため、加工時のダメージがシリコン基板に発生しないという効果がある。
【００６７】
次に、図６に示すように、周知のリソグラフィー技術を用いて、ゲート電極１０６と浅いウェル領域１０４を接続するコンタクト領域１２０上のゲート電極１０６を除去するために、レジスト１４０をパターニングする。次に、このレジスト１４０をマスクにしてゲート電極１０６の一部をエッチングする。具体的にはヘリコン型ＲＩＥ装置を用いて、臭化水素と酸素の混合ガスの０．４Ｐａの圧力のもとでエッチングを行った。
【００６８】
次に、図７に示すように、レジスト１４０(図６に示す)を除去した後、周知のリソグラフィー技術を用いて、レジスト１４５をパターニングした後、ゲート電極１０６と浅いウェル領域１０４をオーミック接続するために、コンタクト領域１２０に第２導電型不純物のイオン注入１６０を行う。このとき、レジスト１４５は、第２導電型不純物のイオン注入１６０がゲート電極１０６にドープされないようにパターニングされている。具体的には、図７(ｃ)に示すように、コンタクト領域１２０側のレジスト１４５の端１２１及びコンタクト領域１２０側のゲート電極１０６の端１２２との距離が、最小加工寸法をＬとすると、０からＬ／３の範囲になるようにパターニングされている。
【００６９】
このように、ゲート電極１０６に第２導電型不純物がドープされないため、活性化アニール時に、不純物がゲート電極１０６のうちのチャネル領域１３０(図１に示す)上の部分１０６ａ(図１に示す)へ拡散して第１導電型の不純物と相殺することがない。したがって、トランジスタの駆動力を低下させることがない。しかも、チャネル端１２６(図９(ｃ)に示す)とコンタクト領域１２０との距離を小さく設定できるので素子の微細化が可能になる。
【００７０】
次に、図８に示すように、レジスト１４５(図７に示す)を除去した後、周知のリソグラフィー技術を用いて、レジスト１５０をパターニングして高濃度ソース／ドレイン領域１３１,１３２及びゲート電極１０６を形成するために、第１導電型の不純物イオン注入１７０を行う。本実施形態では、ゲート電極１０６とソース／ドレイン領域１３１,１３２(図１に示す)へのドーピングは同時に行っている。ここで、第１導電型の不純物イオン注入１７０は、チャネル領域１３０のみに注入されるようにレジスト１５０はパターニングされている。具体的には、ゲート電極１０６及びソース／ドレイン領域１３１,１３２に注入した不純物が後工程の活性化アニール時に横方向に拡散することを考慮して、予めゲート電極長手方向に対してトランジスタのチャネル中心部の方向に０．１μｍから０．３μｍ程度内側にイオン注入は行われることが望ましい。
【００７１】
したがって、ゲート電極１０６の両端にドナー、アクセプタのいずれの不純物もドープされていない部分１０６ｂ,１０６ｃ(図１に示す)が残されるように注入されるので、ゲート電極１０６とソース／ドレイン領域１３１,１３２とに纏わる容量を低減することができる。また、後工程でゲート電極端の部分１０６ｂ,１０６ｃ上に形成される高融点シリサイド膜１１２(図１に示す)は、不純物の影響を排除されているため、不純物がドープされているゲート電極１０６の一部分１０６ａ上の高融点シリサイド膜１１２と比して厚い膜が形成できる。したがって、コンタクト孔１１７,１１８(図１に示す)とコンタクト孔１３３(図９に示す)を形成する際に高融点シリサイド膜１１２がエッチングされて、上部配線(図示せず)とゲート電極１０６とのコンタクト抵抗が大きくなることを防止することができる。
【００７２】
本実施形態は、ＣＭＯＳを形成するため、Ｎチャネル型素子のソース／ドレイン、ゲート電極へのドナー不純物注入の際に、Ｐチャネル型素子のゲート電極と導電型がＮ型の浅いウェル領域と接続させるためのコンタクト領域へのドナー不純物注入を同時に行う工程を含むことを特徴としている。また、本実施形態は、Ｐチャネル型素子のソース／ドレイン、ゲート電極へのアクセプタ不純物注入の際に、Ｎチャネル型素子のゲート電極と導電型がＰ型の浅いウェル領域とを接続するためのコンタクト領域へのアクセプタ不純物注入を同時に行う工程を含むことを特徴としている。このため、新たに工程を付加することなく、ゲート電極と浅いウェル領域を接続するためのイオン注入工程を行うことが可能である。
【００７３】
イオン注入条件は、Ｎチャネルトランジスタに関しては、砒素イオンを５ＫｅＶから５０ＫｅＶ程度のエネルギーで２×１０15〜５×１０15／ｃｍ2程度の注入量で行った。また、Ｐチャネルトランジスタに関しては、３フッ化ボロンイオンを１０ＫｅＶから３０ＫｅＶ程度のエネルギーで２×１０15〜５×１０16／ｃｍ2程度の注入量で行った。ここで、図示はしていないが、不純物注入時のコンタミ除去を目的に、不純物を注入する前に５〜３０ｎｍのスクリーン酸化膜を全面に形成しても良い。
【００７４】
次に、図９に示すように、レジスト１５０(図８に示す)を除去した後、活性化アニール処理を施すと、注入された不純物が活性化されて、コンタクト領域１２０には全域に渡り第２導電型の拡散層１１１が形成され、ゲート電極１０６及びソース／ドレイン領域１３１,１３２には第１導電型の拡散層(１０６ａ,１３１,１３２)が形成される。活性化アニール処理としては、９５０℃から１１００℃の温度で急速加熱処理を使用した。本実施の形態では、ドナー不純物注入及びアクセプタ不純物注入を行った後に活性化アニール処理を行ったが、これに限るものではなく、ソース／ドレイン領域１３１,１３２の接合深さを微妙に調節したい場合は、ドナー不純物及びアクセプタ不純物に対してそれぞれ別々の活性化アニール処理を施しても良い。次に、周知のサリサイドプロセスにより高融点シリサイド膜１１２を、ゲート電極１０６、ソース／ドレイン領域１３１,１３２の活性層、及びコンタクト領域１２０上に形成する。高融点材料としては、チタン、コバルト、ニッケル、白金、タンタルなどを用いればよい。
【００７５】
次に、ＣＶＤ法を用いて、シリコン窒化膜１１３及び第１の層間絶縁膜としてシリコン酸化膜１１４を順次形成する。ここで、シリコン窒化膜１１３とシリコン酸化膜１１４の積層膜の膜厚はゲート電極１０６の厚さより小さくなるように設定されている。次に、周知のリソグラフィー技術と加工技術を用いて、コンタクト導電体１１５(図１に示す)及びソース／ドレイン導電体１５５(図１に示す)を形成したい所望の領域のシリコン酸化膜１１４とシリコン窒化膜１１３を除去すると、コンタクト導電体１１５を埋設するためのコンタクト孔１３３とソース／ドレイン導電体１５５を埋設するためのコンタクト孔１３４が形成される。
【００７６】
ここで、シリコン窒化膜１１３を用いる意味について説明する。
【００７７】
シリコン窒化膜１１３は、シリコン酸化膜１１４をエッチングする際のストッパーとして使用される。シリコン酸化膜１１４をエッチングするときは、下地シリコン窒化膜１１３に対して選択比の大きな条件を用い、シリコン窒化膜１１３をエッチングするときには素子分離領域１０２のシリコン酸化膜に対して選択比が大きな条件が用いられる。このような条件下でエッチングを行うことにより、素子分離領域１０２のシリコン酸化膜がエッチングされて膜減りすることなく、すなわち素子特性を劣化させることなく、コンタクト導電体１１５及びソース／ドレイン導電体１５５を形成する領域をエッチングすることができる。シリコン酸化膜１１４をエッチングする際は、膜厚バラツキやエッチングレートのバラツキを考慮して、一般的にある量のオーバーエッチング量(具体的にはエッチング量に対して約３０％)を含んだ条件下で行われる。このため、シリコン窒化膜１１３が存在しない場合はシリコン酸化膜１１４と同じ材質の素子分離領域のシリコン酸化膜は著しくエッチングされてしまう。
【００７８】
このように、シリコン窒化膜１１３は素子分離領域のシリコン酸化膜がエッチングされることを防止する働きがある。これは、オーバーエッチング量が大きく設定される第１の層間絶縁膜が厚い場合に特に有効になる。また、図示はしていないが、コンタクト導電体１１５(図１に示す)及びソース／ドレイン導電体１５５(図１に示す)に対してコンタクト孔１１７,１１８(図１に示す)がずれてはみ出した場合でも、コンタクト孔１１７,１１８のエッチングがシリコン窒化膜１１３でストップして素子分離領域１０２のシリコン酸化膜をエッチングすることがない。したがって、素子の特性劣化を防止することができる。
【００７９】
この第１実施形態では、シリコン窒化膜１１３をエッチングストッパーとして使用したが、シリコン酸化膜１１４の膜厚が薄い場合で、しかもシリコン酸化膜１１４のオーバーエッチング量、すなわち素子分離領域１０２のシリコン酸化膜のエッチング量がデバイス特性に関して許容範囲内になるように、シリコン酸化膜１１４のエッチング条件を設定可能であれば、シリコン窒化膜１１３は用いなくても良い。
【００８０】
次に、コンタクト導電体１１５及びソース／ドレイン導電体１５５が形成される領域(コンタクト孔１３３,１３４)について説明する。
【００８１】
まず、コンタクト領域１２０において、ゲート電極１０６と浅いウェル領域１０４を接続するためのコンタクト導電体１１５が形成される領域(コンタクト孔１３３)について説明する。図１２を用いて前述したように、コンタクト孔１３３は、ゲート電極１０６とコンタクト領域１２０とをまたぐように形成されている。具体的には、ゲート電極長手方向に対して４Ｌ／３の幅(Ｗｐｌ)を持ち、コンタクト孔１３３の中心がゲート電極端１２２と一致するように形成される。幅Ｗｐｌは、２Ｌより小さい方が望ましい。何故なら、あまり大きくすると、ゲート電極長手方向の素子寸法が著しく大きくなってしまうからである。このコンタクト孔１３３のゲート電極長手方向に対して直角方向の幅はレイアウトが許す限り大きい方がよいが、微細な素子を得る目的から、最小加工寸法であるＬで設計されることが望ましい。
【００８２】
一方、ソース／ドレイン領域１３１,１３２に形成されるコンタクト孔１３４は、図９(ｂ)に示すように、ゲート電極端１２４とコンタクト孔端１２３との距離(Ｓｇｐｐｌ)がＬ／３から２Ｌ／３の範囲の位置から、素子分離領域１０２に渡って形成されている。
【００８３】
上記コンタクト孔１３３,１３４の深さ(シリコン窒化膜１１３とシリコン酸化膜１１４の合計膜厚に相当)は、ゲート電極１０６の厚さより小さくなるように設定されている。したがって、ゲート電極１０６とソース／ドレイン導電体１５５との対向面積が小さくなるので、ゲート電極１０６とソース／ドレイン電極との容量を低減することができる。
【００８４】
次に、図１０に示すように、導電体を形成した後、エッチングバックすることによりコンタクト孔１３３,１３４(図９に示す)内にコンタクト導電体１１５及びソース／ドレイン導電体１５５がそれぞれ埋設される。本実施の形態では、コンタクト導電体１１５及びソース／ドレイン導電体１５５は、チタン膜、窒化チタン膜及びタングステン膜の積層膜により構成されている。チタン膜及び窒化チタン膜は物理スパッタ法を用いて形成した。また、タングステン膜はＣＶＤ法により形成した。ＣＶＤ法により形成したタングステン膜は段差被覆性に優れている。このため、コンタクト領域１２０において、高融点シリサイド膜１１２が断線しても、タングステン膜によりゲート電極１０６と浅いウェル領域１０４を確実に接続することができる。
【００８５】
上記コンタクト導電体１１５及びソース／ドレイン導電体１５５は、いずれも従来から製造ラインにおいて使われている装置を用いて形成している。したがって、特殊なプロセス装置を用いる必要がないので、コストが高くなることがない。ここで、導電体はこれに限るものではないが、後の工程で第２の層間絶縁膜を形成して平坦化のためのアニール処理などを施すこともあるため、高融点金属であることが好ましい。
【００８６】
次に、図１１に示すように、周知の方法で第２の層間絶縁膜１１６を形成した後、コンタクト孔１１７,１１８を層間絶縁膜１１６の所定の位置に開口する。コンタクト工程以降は周知の方法を用いて配線工程を実施すればよい。ソース／ドレイン領域１３１,１３２上にコンタクト孔１１７を形成する場合、従来例では活性領域である高融点シリサイド膜１１２上に直接形成する必要があった。しかしながら、本実施の形態では、ソース／ドレイン領域１３１,１３２及び素子分離領域１０２上にまたがるように形成された導電体１１５上かつ素子分離領域１０２側に、コンタクト孔１１７を形成すれば良いので、その上部に形成される配線(図示せず)の自由度を増加させることができる。したがって、集積回路によって様々なコンタクト導電体１１５及びソース／ドレイン導電体１５５をレイアウトすることによって、素子面積の小さな集積回路を設計することができる。また、コンタクト孔１１７を直接高融点シリサイド膜１１２に接触させる必要がないので、ソース／ドレイン活性領域の面積を小さくすることができる。したがって、ソース／ドレイン領域１３１,１３２の接合容量を小さくすることができる。
【００８７】
特に、ＤＴＭＯＳは、ゲート電極１０６と浅いウェル領域１０４が接続されているため、ゲート電極とウェル領域が接続されていない従来のＭＯＳトランジスタと比して、トランジスタ全体の容量に対する接合容量の割合が大きい。このため、この接合容量を削減することは非常に重要である。さらに、ソース／ドレイン導電体１５５はゲート電極１０６から十分離れているので、図２０に示す半導体装置(特開２０００−８２８１５号公報)と比して、ゲート電極１０６とソース／ドレイン領域１３１,１３２との容量を低減できる効果がある。
【００８８】
（第２実施形態）
この第２実施形態では、第１実施形態の半導体装置を、直列トランジスタに適応させた場合に、素子面積を低減することができる効果を提供するものである。
【００８９】
この第２実施形態の半導体装置の構成を図３により説明する。
【００９０】
図３(ａ)は、本実施の形態の半導体装置のゲート電極長手方向に対して直角方向の断面図を示し、図３(ｂ)は、従来例の半導体装置のゲート電極長手方向に対して直角方向の断面図を示している。なお、図３(ｂ)では、図１９と同一の構成部は同一参照番号を付している。
【００９１】
まず、図３(ｂ)に示した従来例の半導体装置では、隣接するソース／ドレイン領域３０７,３０７は、コンタクトプラグ３３０とメタル配線３３１によって接続されていた。そのため、図３(ｂ)に示すように、隣接するトランジスタのゲート電極３０６同士の距離が７Ｌ(＝３Ｌ＋Ｌ＋３Ｌ)必要であった。
【００９２】
しかしながら、本発明の半導体装置では、図３(ａ)に示すように、隣接するトランジスタのソース／ドレイン領域１３１,１３２同士がソース／ドレイン導電体１５５で接続されている。したがって、隣接するトランジスタのゲート電極同士の距離が１１Ｌ／３(＝４Ｌ／３＋Ｌ＋４Ｌ／３)と小さくできる。このため、素子の占有面積を飛躍的に削減することができる。また、隣接するトランジスタのソース／ドレイン領域１３１,１３２を接続するのに上部配線を使用していないので、上部配線(図示せず)の自由度を飛躍的に向上させることができる。
【００９３】
（第３実施形態）
この第３実施形態では、第１実施形態の半導体装置の形成手順と比して、ゲート電極と浅いウェルを接続させるためのコンタクト領域を形成するためのマスクを削減した形成手順を提供するものである。
【００９４】
この第３実施形態の半導体装置の形成手順を、図１４〜図１８を用いて説明する。図１４〜図１８において、各分図(ａ)は平面レイアウトに相当し、各分図(ｂ)は対応する分図(ａ)の切断面線Ａ−Ａ’からみた断面、各分図(ｃ)は対応する分図(ａ)の切断面線Ｂ−Ｂ’からみた断面に相当する。ゲート電極の形成より以前の手順は、第１実施形態と同じなので省略している。なお、図１４〜図１８では、図１と同一の構成部は同一参照番号を付している。
【００９５】
まず、図示はしていないが、第１実施形態の半導体装置の形成手順と同様に、半導体基板１０１内に、素子分離領域１０２と深いウェル領域１０３及び浅いウェル領域１０４を形成する。
【００９６】
次に、図１４に示したように、ゲート絶縁膜１０５及びゲート電極１０６を通常の方法で順次形成した後、図示はしていないが、熱酸化法により２〜１０ｎｍのシリコン酸化膜をゲート電極側壁及びソース／ドレインとなる活性領域に形成する。このとき、ゲート電極のパターニングは、第１実施形態とは異なり、コンタクト領域１２０の活性層が露出するように行われる。次に、従来の微細トランジスタを形成する際と同様な方法を用いて、ＬＤＤ領域１０７及び短チャネル効果を抑制するためのハロー領域(図示はしていない)を形成した後、ゲート電極１０６の側壁を覆うシリコン窒化膜からなるゲート側壁絶縁膜１０８を形成する。
【００９７】
次に、図１５に示すように、第１実施形態と同様に、浅いウェル領域１０４と高融点シリサイド膜１１２をオーミック接続するための不純物濃度の濃い第２導電型の拡散層１１１、及び第１導電型の高濃度ソース／ドレイン領域１３１,１３２,ゲート電極１０６を、それぞれをイオン注入した後にアニール処理を施すことにより形成する。次に、周知のサリサイドプロセスにより高融点シリサイド膜１１２を、ゲート電極１０６、ソース／ドレイン領域１３１,１３２の活性層、及びコンタクト領域１２０上に形成する。次に、ＣＶＤ法を用いて、シリコン窒化膜１１３及び第１の層間絶縁膜としてシリコン酸化膜１１４を順次形成する。次に、周知のリソグラフィー技術と加工技術を用いて、導電体を堆積するコンタクト孔１３４,１３３のシリコン酸化膜１１４及びシリコン窒化膜１１３の領域を除去する。
【００９８】
次に、図１６に示すように、導電体を全面に堆積後、コンタクト導電体１１５及びソース／ドレイン導電体１５５がコンタクト孔１３３,１３４(図１５に示す)内にそれぞれ埋設されるようにエッチングバックの条件を調整して、コンタクト導電体１１５及びソース／ドレイン導電体１５５を形成する。
【００９９】
次に、図１７に示すように、周知の方法で第２の層間絶縁膜１１６を形成した後、コンタクト孔１１７,１１８を層間絶縁膜１１６の所定の位置に開口する。
【０１００】
次に、図１８に示すように、コンタクト金属プラグ１９０と上部配線１９１を形成してこの第３実施形態の半導体装置が完成する。
【０１０１】
以上のように、この第３実施形態の半導体装置の形成手順によれば、本実施の形態の半導体装置は、図１８に示すように、コンタクト領域１２０側のゲート電極端にゲート電極側壁絶縁膜１０８が形成されるため、第１実施形態の半導体装置と比して、ゲート電極長手方向の素子寸法がそのゲート電極側壁絶縁膜の幅だけ大きくなる。また、高融点シリサイド膜１１２はこのゲート電極側壁絶縁膜によって絶縁されるため、高融点シリサイド膜１１２では、ゲート電極１０６と浅いウェル領域１０４を接続することはできない。しかしながら、この第３実施形態では、ゲート電極１０６と浅いウェル領域１０４とを接続するためのコンタクト領域１２０を形成する工程(第１実施形態では図６に相当)にて使用するマスクが不要になるため、コストを削減することができる。
【０１０２】
また、第１実施形態の半導体装置においても説明したように、図２１(ｂ)のように、上部配線１９１を用いることなく、ゲート電極１０６と浅いウェル領域１０４の接続をコンタクト導電体１１５のみを用いて実現している。このため、図１８に示すように、コンタクト領域１２０上に上部配線１９１を自由に他の配線のためにレイアウトすることができる。したがって、上部配線の設計自由度を向上させることができるので、素子を微細化することができる。また、コンタクト導電体１１５に高融点金属を用いているので、ＤＴＭＯＳでない通常構造のトランジスタの工程にコンタクト導電体１１５を形成するためのマスクを一枚追加するだけで、量産ラインの生産効率を損ねること無く本発明の半導体装置を形成することができる。このため、通常構造のトランジスタと同一チップ上に容易に混載することができる。したがって、システムＬＳＩを容易に実現することができる。
【０１０３】
【発明の効果】
以上より明らかなように、この発明の半導体装置及びその製造方法によれば、ゲート電極と浅いウェルを確実に接続することにより、制御性良くＤＴＭＯＳトランジスタを形成することを可能とする。また、素子面積を大きくすることなく、上部配線の設計自由度を増加させると共に、ゲート電極とソース／ドレイン領域とに纏わる容量を低減することができる。
【図面の簡単な説明】
【図１】図１(ａ),(ｂ)及び(ｃ)は本発明の第１実施形態の半導体装置を説明する図である。
【図２】図２(ａ),(ｂ)及び(ｃ)は上記半導体装置を説明する図である。
【図３】図３(ａ)及び(ｂ)は本発明の第２実施形態の半導体装置を従来例と比較して説明する図である。
【図４】図４(ａ),(ｂ)及び(ｃ)は本発明の第１実施形態の半導体装置を作成する手順を説明する図である。
【図５】図５(ａ),(ｂ)及び(ｃ)は上記半導体装置を作成する手順を説明する図である。
【図６】図６(ａ),(ｂ)及び(ｃ)は上記半導体装置を作成する手順を説明する図である。
【図７】図７(ａ),(ｂ)及び(ｃ)は上記半導体装置を作成する手順を説明する図である。
【図８】図８(ａ),(ｂ)及び(ｃ)は上記半導体装置を作成する手順を説明する図である。
【図９】図９(ａ),(ｂ)及び(ｃ)は上記半導体装置を作成する手順を説明する図である。
【図１０】図１０(ａ),(ｂ)及び(ｃ)は上記半導体装置及びその作成する手順を説明する図である。
【図１１】図１１(ａ),(ｂ)及び(ｃ)は上記半導体装置及びその作成する手順を説明する図である。
【図１２】図１２(ａ)及び(ｂ)は上記半導体装置におけるコンタクト領域上に形成した導電体の形成位置を説明する図である。
【図１３】図１３(ａ)及び(ｂ)は上記半導体装置におけるソース／ドレイン領域上に形成した導電体の形成位置を説明する図である。
【図１４】図１４(ａ),(ｂ)及び(ｃ)は本発明の第３実施形態の半導体装置及びその作成する手順を説明する図である。
【図１５】図１５(ａ),(ｂ)及び(ｃ)は上記半導体装置及びその作成する手順を説明する図である。
【図１６】図１６(ａ),(ｂ)及び(ｃ)は上記半導体装置及びその作成する手順を説明する図である。
【図１７】図１７(ａ),(ｂ)及び(ｃ)は上記半導体装置及びその作成する手順を説明する図である。
【図１８】図１８(ａ),(ｂ)及び(ｃ)は上記半導体装置及びその作成する手順を説明する図である。
【図１９】図１９(ａ),(ｂ)及び(ｃ)は従来の半導体装置を説明する図である。
【図２０】図２０(ａ),(ｂ)は従来の半導体装置を説明する図である。
【図２１】図２１(ａ),(ｂ)は従来の課題を説明する図である。
【符号の説明】
１０１  シリコン半導体基板
１０２  シリコン酸化膜
１０３  第１導電型の深いウェル
１０４  第２導電型の浅いウェル
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  ＬＤＤ領域
１０８,１１３  シリコン窒化膜
１１０  第１導電型にドープされたゲート電極高濃度層
１１１  第２導電型にドープされた高濃度拡散層
１１２  高融点シリサイド膜
１１３  シリコン窒化膜
１１４  シリコン酸化膜
１１５  導電体
１１６  層間絶縁膜
１１７,１１８,１１９  コンタクト孔
１２０  ゲート電極と第２導電型の浅いウェルを接続するためのコンタクト領域
１３０  チャネル領域
１３１,１３２  ソース／ドレイン領域
１４０,１４５,１５０  レジスト
１６０  第２導電型の高濃度不純物のイオン注入
１７０  第１導電型の高濃度不純物のイオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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