(57)【要約】【課題】ホールＩＣにおいて電流検出感度の向上と、耐ノイズ性の向上との両方を達成することが困難であった。【解決手段】半導体基板１２にホール素子２６ａと、このホール素子２６ａのホール電圧を取り出すためのトランジスタ４３、４４と、ホール素子２６ａに制御電流を供給するめのトランジスタ６３とを設ける。半導体基板１２の一方の主面２４上に絶縁層１３、１４、１５を介してシールド層１７を設ける。シールド層１７をグランドに接続する。シールド層１７をホール素子２６ａのみでなく、トランジスタ４３、４４、６３を覆うように形成する。シールド層１７の上に絶縁層１６を介して被検出電流通路としての導体層２３を設ける。半導体基板１２の他方の主面２５に金属支持板を固着する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
電気回路の電流を検出する機能を有する半導体装置であって、
一方の主面側にホール素子を構成するための第１の半導体領域及びホール素子以外の半導体能動素子を構成するための第２の半導体領域とを有する半導体基板と、
前記半導体基板の前記一方の主面上に配置された絶縁層と、
平面的に見て前記第１及び第２の半導体領域を覆うように前記絶縁層の上に配置されたシールド層と
を備えた半導体装置。
【請求項２】
更に、前記シールド層の上に電気的絶縁層を介して配置され且つ前記第１の半導体領域のホール素子を構成する部分に磁界を作用させることができるように位置決めされた被検出電流を流すための導体層を備えていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シールド層は導電体から成り、且つグランドに接続されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
更に、前記半導体基板の他方の主面の全体を覆うように前記他方の主面に固着された金属板を有していることを特徴とする請求項１又は２又は３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ホール素子及び半導体能動素子を備えた半導体装置に関する。
【０００２】
【従来の技術】
【特許文献１】特開２０００−１７４３５７号公報
【特許文献２】特開２００１−１６５９６３号公報
ホール素子は、ここに印加される磁界に正比例した電圧即ちホール電圧を発生する。従って、ホール素子を電流経路に沿って配置すると、電流通路を流れる電流に比例して発生する磁界がホール素子に作用し、ホール素子から電流に比例した電圧を得ることができる。この種のホール素子はホール電圧検出回路や増幅回路と共に単一の半導体基板に設けられることが多い。
また、電流検出感度を向上させるために、ホール素子を含む半導体基板の上面に絶縁膜を設け、この絶縁膜の上に被検出電流の通路としての導体層を設けた構造のホールＩＣが前記特許文献１に開示されている。
【０００３】
【発明が解決しようとする課題】
ところで、上記特許文献１に開示されているように被検出電流通路を半導体基板上の導体層で構成するか又は被検出電流通路をホール素子に接近配置すると、ホール素子の主動作領域に電流通路が近接するのみでなく、ＩＣ部分も被検出電流通路に近接し、ＩＣ部分が被検出電流通路の電流に基づくノイズによって誤動作する恐れがあった。被検出電流通路としての導体層に基づくノイズとして、例えば上記導体層の電圧変動に基づいてホール素子の出力端子間の電圧、及びＩＣ部分の電圧が変化する現象による誘導ノイズがある。上記特許文献２には、ホール素子を上記誘導ノイズ及び外来ノイズから防止するためにホール素子の上にシールド層を配置することが開示されている。しかし、上記特許文献２では、被測定電流通路としての導体層とＩＣ部分との関係が検討されておらず且つＩＣ部分の上にシールド層が配置されていない。従って、上記特許文献２のホールＩＣではＩＣ部分がノイズの妨害を受ける恐れがあった。
【０００４】
そこで、本発明の目的は、電流検出感度を向上させることが可能であるにも拘らず、ホール素子とこれに関係する半導体能動素子との両方をノイズから保護することができる半導体装置を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決し、上記目的を達成するための本発明は、電気回路の電流を検出する機能を有する半導体装置であって、一方の主面側にホール素子を構成するための第１の半導体領域及びホール素子以外の半導体能動素子を構成するための第２の半導体領域とを有する半導体基板と、前記半導体基板の前記一方の主面上に配置された絶縁層と、平面的に見て前記第１及び第２の半導体領域を覆うように前記絶縁層の上に配置されたシールド層とを備えた半導体装置に係わるものである。
【０００６】
なお、請求項２に示すように、前記シールド層の上に電気的絶縁層を介して配置され且つ前記第１の半導体領域のホール素子を構成する部分に磁界を作用させることができるように位置決めされた被検出電流を流すための導体層を設けることが望ましい。
また、請求項３に示すように、前記シールド層は導電体から成り、且つグランドに接続されていることが望ましい。
また、請求項４に示すように、更に、前記半導体基板の他方の主面の全体を覆うように前記他方の主面に固着された金属板を有していることが望ましい。
【０００７】
【発明の効果】
各請求項の発明によれば、シールド層がホール素子を構成する第１の半導体領域のみでなく、能動素子を含む第２の半導体領域を覆うように配置されているので、被検出電流通路に基づくノイズに対して第１及び第２の半導体領域の両方を保護することができる。また、シールド層は被検出電流通路に基づくノイズ以外の外来ノイズ対しても第１及び第２の半導体領域を保護する。
請求項２の発明によれば、被検出電流通路としての導体層をホール素子に近接配置して感度を向上させることができる。
請求項３の発明によれば、シールド層がグランド即ちアースに接続されているので、被検出電流通路としての導体層の電圧変動による誘導ノイズを良好に防ぐことができる。
また、請求項４の発明によれば、第１及び第２の半導体領域をシールド層と金属板とで挟んで、これ等の両方を良好にノイズから保護することができる。
【０００８】
【実施形態】
次に、図１〜図６を参照して本発明の一実施形態のホール素子を含む半導体装置即ちホールＩＣを説明する。
【０００９】
本実施形態の電流検出（測定も含む）機能を有するホールＩＣは、ホールＩＣチップ１と、金属製支持板２と、３本のリード端子３、４、５と、５本のワイヤ６、７、８、９、１０と、点線で示す樹脂封止体１１とを有する。
【００１０】
ホールＩＣチップ１は、図２〜図５に示すように、半導体基板１２と、第１、第２、第３及び第４の絶縁層１３、１４、１５、１６と、シールド層１７と、ボンディングパッドとしての第１、第２及び第３の端子１８、１９、２０と、複数の抵抗測定及び調整用パッド２１と、金属層２２と、被検出電流通路導体層２３とから成る。なお、被検出電流通路導体層２３は、図３において断面で示され、図４の平面図において鎖線で示されている。
【００１１】
半導体基板１２はシリコン基板から成り、一方の主面２４とこれに対向する他方の主面２５とを有している。図示を簡略化するために図２では半導体基板１２内の半導体領域が省略されているが、図３及び図４に概略的に示すように半導体基板１２は大別して第１、第２及び第３の半導体領域２６、２７、２８を有する。第１の半導体領域２６はホール素子を構成する領域であり、第２の半導体領域２７はホール電圧取り出し回路を構成するための能動素子、受動素子等を含む部分である。第３の半導体領域２８はホール素子に制御電流を供給するための回路を形成する部分である。
【００１２】
半導体基板１２は、第１のＰ型半導体領域２９と、この第１のＰ型半導体領域２９に対してＰＮ接合分離された第１、第２及び第３の半導体領域２６、２７、２８とを有する。
【００１３】
第１の半導体領域２６に含まれているホール素子２６ａは、第１のＮ型半導体領域３０と、第２及び第３のＰ型半導体領域３１、３２と、第１、第２、第３及び第４のＮ＋型半導体領域３３、３４、３５、３６とから成る。第１のＮ型半導体領域３０は図４に示すように平面的に見て第１のＰ型半導体領域２９の中に十字状パターンを有して島状に形成されている。第２及び第３のＰ型半導体領域３１、３２は第１のＮ型半導体領域３０の中に島状に形成され、且つ図４において第１のＮ型半導体領域３０のＹ軸方向の中央部分の両端近傍に配置されている。第１及び第２のＮ＋型半導体領域３３、３４は一部が第１のＮ型半導体領域３０に接触し、残部が第２及び第３のＰ型半導体領域３１、３２に隣接している。即ち、第１及び第２のＮ＋型半導体領域３３、３４は第２及び第３のＰ型半導体領域３１、３２によって制限されて第１のＮ型半導体領域３０に接触している。第１及び第２のＮ＋型半導体領域３３、３４は第１のＮ型半導体領域３０よりも高いＮ型不純物濃度を有し、ホール電圧検出用半導体領域として機能している。第１及び第２のＮ＋型半導体領域３３、３４には図３及び図６に示す第１及び第２の電極３７、３８がオーミック接触している。
【００１４】
第３及び第４のＮ＋型半導体領域３５、３６は第１のＮ型半導体領域３０の図４におけるＹ軸方向の上端及び下端近傍に配置され、第１のＮ型半導体領域３０よりも高いＮ型不純物濃度を有する。この第３及び第４の半導体領域３５、３６には図６に示す第３及び第４の電極３９、４０がオーミック接触している。第３及び第４の電極３９、４０は制御電流供給回路２８ａに接続されているので、第３及び第４のＮ＋型半導体領域３５、３６の間の第１のＮ型半導体領域３０に第３のＮ＋型半導体領域３５から第４のＮ＋型半導体領域３６への方向又はこの逆の方向に周知の制御電流Ｉc が流れる。
【００１５】
第３及び第４のＮ＋型半導体領域３５、３６間に制御電流Ｉc が流れ、この制御電流Ｉc に対して直交するように磁界を印加すると、第１及び第２のＮ＋型半導体領域３３、３４間に周知のホール効果の原理に従ってホール電圧が得られる。従って、ホール素子２６ａのホール電圧を発生させるための主動作領域は、第１のＮ型半導体領域３０における第１及び第２のＮ＋型半導体領域３３、３４の相互間及び第３及び第４のＮ＋型半導体領域３５、３６の相互間である。しかし、概略的には第１のＮ型半導体領域３０の全体をホール素子の主動作領域と呼ぶことができる。
【００１６】
ホール素子２６ａの第１及び第２の電極３７、３８は、図６に示すＩＣ（集積回路）構成のホール電圧取り出し回路２７ａの差動増幅器４１に接続されている。第１及び第２の電極３７、３８間のホール電圧は差動増幅器４１で検出され、増幅器４２を介して出力される。
【００１７】
図３に示すように半導体基板１２の第２の半導体領域２７には、図６のホール電圧取り出し回路２７ａを構成するための能動素子としてＰチャネル型絶縁ゲート電界効果トランジスタ４３とＮＰＮ型バイポーラトランジスタ４４とが設けられている。ホール電圧取り出し回路２７ａを構成するためには、図３の２つのトランジスタ４３、４４以外の能動素子及び受動素子が必要になるが、図３では説明を簡略化するためにこれ等の図示が省略されている。
【００１８】
図３の電界効果トランジスタ４３は、半導体基板１２中に配置されたＮ＋型埋め込み層４４と、Ｎ型ボデイ領域４５と、Ｐ＋型ソース領域４６と、Ｐ＋型ドレイン領域４７と、Ｎ＋型オーミックコンタクト領域４８とを有する。ソース電極４９はソース領域４６とオーミックコンタクト領域４８とに接続され、ドレイン電極５０はドレイン領域４７に接続されている。また、ゲート電極５１はＮ型ボデイ領域４５のソース領域４６とドレイン領域４７との間の部分に対してゲート絶縁膜５２を介して対向配置されている。
【００１９】
バイポーラトランジスタ４４は、Ｎ＋型埋め込み層５３と、Ｎ型コレクタ領域５４と、Ｐ型ベース領域５５と、Ｎ＋型エミッタ領域５６と、Ｐ＋型オーミック領域５７と、Ｎ＋型コレクタ引き出し領域５８と、Ｎ＋型オーミック領域５９とを有する。エミッタ電極６０はＮ＋型エミッタ領域５６に接続され、ベース電極６１はＰ＋型オーミック領域５７を介してＰ型ベース領域５５に接続され、コレクタ電極６２はＮ＋型オーミック領域５９、Ｎ＋型引き出し領域５８、及びＮ＋型埋め込み層５３を介してＮ型コレクタ領域５４に接続されている。
【００２０】
制御電流供給回路２８ａを構成するための第３の半導体領域２８には、図３に示すように二重拡散型の絶縁ゲート電界効果トランジスタ６３即ちＤＭＯＳＦＥＴが設けられている。制御電流供給回路２８ａはＤＭＯＳＦＥＴ６３以外にも能動素子及び受動素子を含むが、これ等は図３で省略されている。ＤＭＯＳＦＥＴ６３は、Ｎ＋型埋め込み層６４と、Ｎ−型埋め込み層６５と、Ｎ型ドレイン領域６６と、Ｐ型ボデイ領域６７と、Ｎ＋型ソース領域６８と、Ｎ＋型引き出し領域６９と、Ｎ＋型オーミック領域７０とを有する。ソース電極７１はＮ＋型ソース領域６８及びＰ型ボデイ領域６７の中央に接続されている。ドレイン電極７２はＮ＋型オーミック領域７０とＮ＋型引き出し領域６９を介してＮ型ドレイン領域６６に接続されている。リング状のゲート電極７３はゲート絶縁膜７４を介してボデイ領域６７に対向している。
【００２１】
図３において、ホール素子２６ａ、３つのトランジスタ４３、４４、６３は半導体基板１２の一方の主面２４側にそれぞれ配置されている。各電極３７〜４０、４９〜５１、６０〜６２、及び７１〜７３は第２の絶縁層１４と第３の絶縁層１５との間に配置された導体（図示せず）に接続されている。
【００２２】
シールド層１７は、Ａｌ又はＭｏ等の導電率の高い金属材料から成り、図３及び図５から明らかなようにホール素子２６ａを含む第１の半導体領域２６の上方のみでなく、電界効果トランジスタ４３とバイポーラトランジスタ４４とを含む第２の半導体領域２７、及び電界効果トランジスタ６３を含む第３の半導体領域２８の上面も覆うように第３の絶縁層１５の上に配置されている。また、シールド層１７はグランド即ちアースに接続されている。
【００２３】
図３に示すようにシールド層１７の上には第４の絶縁層１６が形成され、この上に被検出電流通路としての導体層２３が形成されている。導体層２３は、図４に示すように平面的に見てホール素子２６ａのＮ型半導体領域３０を囲むように配置されている。なお、第１、第２、第３及び第４の絶縁層１３、１４、１５、１６の合計の厚みを１０μｍ〜５ｍｍの範囲に収めることが望ましい。
【００２４】
ＩＣチップ１の底面の金属層２２は、図２に示すように導電性接合材７５によって金属支持板２に固着されている。図１から明らかなように平面的に見て金属支持板２はＩＣチップ１よりも十分に大きな面積を有する。
【００２５】
図１に示す金属板から成る第１、第２及び第３のリード端子３、４、５は、金属支持板２と共にリードフレームを使用して形成されている。第１のリード端子３はホール電圧取り出し用端子として使用される。第２のリード端子４はグランド即ちアース端子として使用される。第３のリード端子５はホール素子２６ａ、ホール電圧取り出し回路２７ａ、制御電流供給回路２８ａの駆動電圧の供給に使用される。
【００２６】
ＩＣチップ１の第１、第２及び第３の端子１８、１９、２０は、第１、第２及び第３のリード端子３、４、５と同様にホール電圧取り出し機能、グランド機能及び電圧供給機能を有し、図６に示すホール電圧取り出し回路２７ａ、制御電流供給回路２８ａに接続されていると共に、ワイヤ６、７、８によって第１、第２及び第３のリード端子３、４、５に電気的に接続されている。金属支持板２はワイヤ９によってグランド用の第２のリード端子４に接続され、シールド層１７はワイヤ１０によって金属支持板２に接続されている。金属細線から成るワイヤ６〜１０による電気的接続は周知のワイヤボンディング装置を使用して行われている。なお、シールド層１７をワイヤ１０で金属支持板２に接続する代りにシールド層１７をＩＣチップ１の第２の端子１９に接続することができる。
【００２７】
図５に示すＩＣチップの複数の抵抗測定及び調整用パッド２１は、図示されていない抵抗の値を測定するため、及び周知のツエナーザッピング技術によって抵抗を調整するために使用される。抵抗値を測定する時はパッド２１に測定用プローブを接続させる。ツエナーザッピングで抵抗値を調整する時には、複数の抵抗にそれぞれ並列に接続されたツエナーダイオードから選択されたものにツエナーダイオードの破壊電圧以上の電圧をパッド２１を使用して印加し、ツエナーダイオードを破壊して単なる導体に変質させる。このパッド２１はＩＣチップ１の完成後に使用するものであるから、第１、第２及び第３の端子１８、１９、２０と同様にシールド層１７で被覆しない。
【００２８】
本実施形態は次の効果を有する。
（１）  被検出電流通路としての導体層２３が半導体基板１２の上に比較的薄い絶縁層１３、１４、１５、１６を介して固定的に配置されているので、導体層２３に流れる電流によって生じた磁束をホール素子２６ａに効率良く作用させることができ、電流検出感度を向上させることができる。このように電流検出感度を高めるために導体層２３を半導体基板１２上に配置すると、ホール素子２６ａに隣接する第２及び第３の半導体領域２７、２８のトランジスタ４３、４４、６３等の能動素子、及び受動素子、及び配線導体等に対しても導体層２３が近接配置され、導体層２３に起因したノイズが能動素子、受動素子及び配線導体に作用し、これ等が誤動作する恐れがあるが、本実施形態に従って、導体層２３と半導体基板１２との間に誘導ノイズ即ち静電誘導を防ぐことができるシールド層１７を配置することによって、第２及び第３の半導体領域２７、２８を伴なって構成されたホール電圧取り出し回路２７ａ及び制御電流供給回路２８ａに含まれている能動素子、受動素子又は配線導体に対するノイズ妨害を抑制することができる。また、ホール素子２６ａ、ホール電圧取り出し回路２７ａ、制御電流供給回路２８ａをシールド層１７によって外来ノイズから保護することができる。
（２）  シールド層は金属層から成り、グランドに接続されているので、導体層２３の電圧変動に基づく誘導ノイズを良好に防ぐことができる。更に、シールド層１７が比較的広い面積を有し、且つ比較的薄い絶縁層１５を介して導体層２３に対向しているので、シールド層１７と導体層２３との間に比較的容量の大きいコンデンサが等価的に形成され、誘導ノイズを良好に防ぐことができる。
（３）  半導体基板１２の大部分がシールド層１７と金属支持板２との対向間に配置されているので、電界ノイズを良好に防ぐことができる。
（４）  上記（１）（２）（３）の効果によって信頼性の高いホールＩＣを提供することができる。
（５）被検出電流通路をICチップ１の外側に配置することができる。
【００２９】
【変形例】
本発明は上述の実施形態に限定されるものでなく、例えば次の変形が可能なものである。
（１）  シールド層１７をワイヤによって第２のリード端子４に直接に接続することができる。
（２）  半導体基板１２と金属支持板２との間に磁性体から成る追加のシールド層を配置することができる。
（３）  半導体基板１２にホール電圧取り出し回路２７ａ、制御電流供給回路２８ａ以外の能動素子を設け、これもシールド層１７で覆うことができる。
（４）  シ−ルド層１７の材料を静電シ−ルド又は電磁シ−ルド等のシ−ルドができる種々の材料から選択することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に従う半導体装置を示す平面図である。
【図２】図１のＡ−Ａ線の一部を概略的に示す拡大断面図である。
【図３】ＩＣチップの一部を図１のＢ−Ｂ線で示す拡大断面図である。
【図４】図３の半導体基板の表面の一部を概略的示す平面図である。
【図５】図１のＩＣチップをシールド層形成直後の状態で示す拡大平面図である。
【図６】図４のホール素子とホール電圧取り出し回路と制御電流供給回路との関係を示す回路図である。
【符号の説明】
１  ＩＣチップ
２  金属支持板
３、４、５  リード端子
１２  半導体基板
１３、１４、１５、１６  絶縁層
１７  シールド層
２３  被検出電流通路導体層
２６、２７、２８  第１、第２及び第３の半導体領域
２６ａ  ホール素子
２７ａ  ホール電圧取り出し回路
２８ａ  制御電流供給回路
【図１】
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【図２】
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【図３】
2004207477.tif 000005
【図４】
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【図５】
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【図６】
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