(57)【要約】【課題】複数のレギュレータを使用することによる電位差のバラツキを軽減し、Ａ／Ｄ入力読み込み精度を向上させる。【解決手段】Ａ／Ｄ入力コネクタ３０１は、Ａ／Ｄ用電源のレギュレータ１０２からの電源供給を受けて、外部からのアナログ信号を読み込む。ＣＰＵ２０１は、ロジック用電源のレギュレータ１０１からの電源供給を受けて、Ａ／Ｄ変換および論理演算を行う。Ａ／Ｄ入力読込手段２０１ａは、ロジック用電源のレギュレータ１０１からの第１のＡ／Ｄ入力、Ａ／Ｄ用電源のレギュレータ１０２からの第２のＡ／Ｄ入力、およびＡ／Ｄ入力コネクタ３０１からの第３のＡ／Ｄ入力を読み込む。補正係数生成手段２０１ｂは、第１のＡ／Ｄ入力と、第２のＡ／Ｄ入力との割合に応じた補正係数を生成する。補正手段２０１ｃは、補正係数を第３のＡ／Ｄ入力に掛けて、第３のＡ／Ｄ入力を補正する。【選択図】      図１
2004192327.tif 000002
【特許請求の範囲】
【請求項１】
ロジック用電源とＡ／Ｄ用電源とを複数のレギュレータにより分離して供給されて駆動する電子ユニットであって、
前記複数のレギュレータの内、前記Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタと、
前記複数のレギュレータの内、前記ロジック用電源のレギュレータからの電源供給を受けて、Ａ／Ｄ変換および論理演算を行うＣＰＵと、を有し、
前記ＣＰＵは、
前記ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、前記Ａ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力、および前記Ａ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込むＡ／Ｄ入力読込手段と、
前記Ａ／Ｄ入力読込手段により読み込まれた前記第１のＡ／Ｄ入力と、前記第２のＡ／Ｄ入力との割合に応じた補正係数を生成する補正係数生成手段と、
前記補正係数生成手段により生成された補正係数を前記Ａ／Ｄ入力読込手段により読み込まれた前記第３のＡ／Ｄ入力に掛けて、該第３のＡ／Ｄ入力を補正する補正手段と、を含むことを特徴とする電子ユニット。
【請求項２】
前記Ａ／Ｄ入力コネクタは、複数設けられ、
前記補正手段は、前記複数のＡ／Ｄ入力コネクタ毎に読み込まれた前記第３のＡ／Ｄ入力を夫々補正することを特徴とする請求項１記載の電子ユニット。
【請求項３】
ロジック用電源とＡ／Ｄ用電源とを複数のレギュレータにより分離して供給されて、Ａ／Ｄ変換および論理演算を行う電子ユニットにおけるＡ／Ｄ入力補正方法であって、
前記複数のレギュレータの内、前記ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、および前記Ａ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力を読み込み、
前記読み込まれた前記第１のＡ／Ｄ入力と、前記第２のＡ／Ｄ入力との割合に応じた補正係数を生成し、
前記Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込み、
前記生成された補正係数を前記第３のＡ／Ｄ入力に掛けて、該第３のＡ／Ｄ入力を補正することを特徴とするＡ／Ｄ入力補正方法。
【請求項４】
前記Ａ／Ｄ入力コネクタは、複数設けられ、
前記複数のＡ／Ｄ入力コネクタ毎に読み込まれた前記第３のＡ／Ｄ入力を夫々補正することを特徴とする請求項３記載のＡ／Ｄ入力補正方法。
【請求項５】
ロジック用電源とＡ／Ｄ用電源とを複数のレギュレータにより分離して供給されて、Ａ／Ｄ変換および論理演算を行う電子ユニットにおけるＡ／Ｄ入力補正プログラムであって、
前記複数のレギュレータの内、前記ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、および前記Ａ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力を読み込む第１の読込処理と、
前記第１の読込処理により読み込まれた前記第１のＡ／Ｄ入力と、前記第２のＡ／Ｄ入力との割合に応じた補正係数を生成する補正係数生成処理と、
前記Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込む第２の読込処理と、
前記補正係数生成処理により生成された補正係数を前記第２の読込処理により読み込まれた第３のＡ／Ｄ入力に掛けて、該第３のＡ／Ｄ入力を補正する補正処理と、
をコンピュータに実行させるためのＡ／Ｄ入力補正プログラム。
【請求項６】
前記Ａ／Ｄ入力コネクタは、複数設けられ、
前記補正処理は、前記複数のＡ／Ｄ入力コネクタ毎に読み込まれた前記第３のＡ／Ｄ入力を夫々補正する請求項５記載のＡ／Ｄ入力補正プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ロジック用電源とＡ／Ｄ用電源とを複数のレギュレータにより分離して供給する電子ユニット、Ａ／Ｄ入力補正方法、およびそのプログラムに関する。
【０００２】
【従来の技術】
従来のロジック電源とＡ／Ｄ（Analog to Digital）用電源とを用いる電子ユニットにおける電源供給方法について図６、図７を参照して説明する。図６に示す従来の電子ユニットは、レギュレータ１０１、ＣＰＵ（Central Processing Unit）２０１、ロジックシステム２０２、およびＡ／Ｄ入力コネクタ３０１を備える。レギュレータ１０１は、外部からの入力電源を降圧して安定化させ、ＣＰＵ２０１、ロジックシステム２０２、およびＡ／Ｄ入力コネクタ３０１に供給している。ＣＰＵ２０１は、入力されたデータをプログラムに従い演算し、演算したデータを出力する。Ａ／Ｄ入力コネクタ３０１は、外部からのＡ／Ｄ入力をＣＰＵ２０１に出力する。
【０００３】
当該電子ユニットは、ロジックシステム２０２、およびＡ／Ｄ入力コネクタ３０１が少ないため、消費電流が多くない。したがって、１個の通常のレギュレータ１０１で、安定した電源供給を行うことができ、高価でハイスペックなレギュレータを使用する必要もなく、発熱もあまり問題にならない。
【０００４】
一方、図７に示す従来の電子ユニットは、図６と比較し、多数のロジックシステム２０２〜２０ｎおよびＡ／Ｄ入力コネクタ３０１〜３０ｎを備えている。そして、ＣＰＵ２０１も、複数のＡ／Ｄ入力端子を備えている。したがって、少なくとも図６に示した電子ユニットより、ロジックシステム２０２〜２０ｎおよびＡ／Ｄ入力コネクタ３０１〜３０ｎの消費電流が増加する。
【０００５】
また、可変抵抗器、アナログスイッチ、マイクロコンピュータ、およびＡ／Ｄ変換器を備える電源電圧調整装置であって、当該アナログスイッチにより当該抵抗値を変更し、抵抗分圧比を調整して、レギュレータの出力電圧を調整する技術が開示されている（特許文献１参照）。
【０００６】
【特許文献１】
特開平７−３３４２５５号公報  （第３頁、図２）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記特許文献１は、単数のレギュレータの出力電圧を調整する構成を開示するが、複数のレギュレータを使用した場合のレギュレータ間のバラツキによるＡ／Ｄ入力読み込み精度の補正を実現する構成を開示または示唆していない。
【０００８】
上記図７に示した電子ユニットは、多数のロジックシステム２０２〜２０ｎおよびＡ／Ｄ入力コネクタ３０１〜３０ｎを備えており、消費電流が増加する。消費電流が増加すると、高価でハイスペックなレギュレータを使用しなければならず、発熱の問題も生じてしまう。
【０００９】
そこで、高価でハイスペックなレギュレータを使用しないで済ませるためには、複数のレギュレータを使用することが考えられる。また、Ａ／Ｄ入力ラインのノイズが大きい場合にロジック用電源とＡ／Ｄ用電源とを分離しなければならない場合にも、複数のレギュレータを使用することが考えられる。
【００１０】
しかしながら、複数のレギュレータを使用すると、レギュレータ間の電位差のバラツキにより、Ａ／Ｄ入力コネクタ３０１〜３０ｎおよびＣＰＵのＡ／Ｄ入力端子を介して入力されるＡ／Ｄ入力の読み込み誤りが生じる可能性が高まってしまう。
【００１１】
本発明は、上記問題点に鑑みなされたものであり、複数のレギュレータを使用することによる電位差のバラツキを軽減し、Ａ／Ｄ入力読み込み精度を向上させることができる電子ユニット、Ａ／Ｄ入力補正方法、およびそのプログラムを提供することを目的とする。
【００１２】
【課題を解決するための手段】
かかる目的を達成するために、請求項１記載の発明は、図１の基本構成図に示すように、ロジック用電源とＡ／Ｄ用電源とを複数のレギュレータ１０１、１０２により分離して供給されて駆動する電子ユニットであって、前記複数のレギュレータ１０１、１０２の内、前記Ａ／Ｄ用電源のレギュレータ１０２からの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタ３０１と、前記複数のレギュレータ１０１、１０２の内、前記ロジック用電源のレギュレータ１０１からの電源供給を受けて、Ａ／Ｄ変換および論理演算を行うＣＰＵ２０１と、を有し、前記ＣＰＵ２０１は、前記ロジック用電源のレギュレータ１０１からの第１のＡ／Ｄ入力、前記Ａ／Ｄ用電源のレギュレータ１０２からの第２のＡ／Ｄ入力、および前記Ａ／Ｄ入力コネクタ３０１からの第３のＡ／Ｄ入力を読み込むＡ／Ｄ入力読込手段２０１ａと、前記Ａ／Ｄ入力読込手段２０１ａにより読み込まれた前記第１のＡ／Ｄ入力と、前記第２のＡ／Ｄ入力との割合に応じた補正係数を生成する補正係数生成手段２０１ｂと、前記補正係数生成手段２０１ｂにより生成された補正係数を前記Ａ／Ｄ入力読込手段２０１ａにより読み込まれた前記第３のＡ／Ｄ入力に掛けて、該第３のＡ／Ｄ入力を補正する補正手段２０１ｃと、を含むことを特徴としている。
【００１３】
したがって、請求項１記載の発明によれば、Ａ／Ｄ入力コネクタ３０１が、Ａ／Ｄ用電源のレギュレータ１０２からの電源供給を受けて、外部からのアナログ信号を読み込み、ＣＰＵ２０１が、ロジック用電源のレギュレータ１０１からの電源供給を受けて、Ａ／Ｄ変換および論理演算を行い、Ａ／Ｄ入力読込手段２０１ａが、ロジック用電源のレギュレータ１０１からの第１のＡ／Ｄ入力、Ａ／Ｄ用電源のレギュレータ１０２からの第２のＡ／Ｄ入力、およびＡ／Ｄ入力コネクタ３０１からの第３のＡ／Ｄ入力を読み込み、補正係数生成手段２０１ｂが、第１のＡ／Ｄ入力と、第２のＡ／Ｄ入力との割合に応じた補正係数を生成し、補正手段２０１ｃが、補正係数を第３のＡ／Ｄ入力に掛けて、第３のＡ／Ｄ入力を補正することにより、複数のレギュレータを使用する電子ユニットに設置されるＣＰＵのＡ／Ｄ入力読み込み精度を向上させることができる。
【００１４】
請求項２記載の発明は、請求項１記載の発明において、前記Ａ／Ｄ入力コネクタ３０１は、複数設けられ、前記補正手段２０１ｃは、前記複数のＡ／Ｄ入力コネクタ３０１毎に読み込まれた前記第３のＡ／Ｄ入力を夫々補正することを特徴としている。
【００１５】
したがって、請求項２記載の発明によれば、Ａ／Ｄ入力コネクタ３０１が、複数設けられ、補正手段２０１ｃが、複数のＡ／Ｄ入力コネクタ３０１毎に読み込まれた第３のＡ／Ｄ入力を夫々補正することにより、Ａ／Ｄ入力コネクタ３０１が増えた場合にも、夫々のＡ／Ｄ入力の読み込み精度を向上させることができる。
【００１６】
請求項３記載の発明は、ロジック用電源とＡ／Ｄ用電源とを複数のレギュレータにより分離して供給されて、Ａ／Ｄ変換および論理演算を行う電子ユニットにおけるＡ／Ｄ入力補正方法であって、前記複数のレギュレータの内、前記ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、および前記Ａ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力を読み込み、前記読み込まれた前記第１のＡ／Ｄ入力と、前記第２のＡ／Ｄ入力との割合に応じた補正係数を生成し、前記Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込み、前記生成された補正係数を前記第３のＡ／Ｄ入力に掛けて、該第３のＡ／Ｄ入力を補正することを特徴としている。
【００１７】
したがって、請求項３記載の発明によれば、ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、およびＡ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力を読み込み、第１のＡ／Ｄ入力と、第２のＡ／Ｄ入力との割合に応じた補正係数を生成し、Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込み、補正係数を第３のＡ／Ｄ入力に掛けて、第３のＡ／Ｄ入力を補正することにより、複数のレギュレータを使用することによる電位差のバラツキを軽減し、Ａ／Ｄ入力読み込み精度を向上させることができる。
【００１８】
請求項４記載の発明は、請求項３記載の発明において、前記Ａ／Ｄ入力コネクタは、複数設けられ、前記複数のＡ／Ｄ入力コネクタ毎に読み込まれた前記第３のＡ／Ｄ入力を夫々補正することを特徴としている。
【００１９】
したがって、請求項４記載の発明によれば、Ａ／Ｄ入力コネクタが、複数設けられ、複数のＡ／Ｄ入力コネクタ毎に読み込まれた第３のＡ／Ｄ入力を夫々補正することにより、Ａ／Ｄ入力コネクタが増えた場合にも、夫々のＡ／Ｄ入力の読み込み精度を向上させることができる。
【００２０】
請求項５記載の発明は、ロジック用電源とＡ／Ｄ用電源とを複数のレギュレータにより分離して供給されて、Ａ／Ｄ変換および論理演算を行う電子ユニットにおけるＡ／Ｄ入力補正プログラムであって、前記複数のレギュレータの内、前記ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、および前記Ａ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力を読み込む第１の読込処理と、前記第１の読込処理により読み込まれた前記第１のＡ／Ｄ入力と、前記第２のＡ／Ｄ入力との割合に応じた補正係数を生成する補正係数生成処理と、前記Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込む第２の読込処理と、前記補正係数生成処理により生成された補正係数を前記第２の読込処理により読み込まれた第３のＡ／Ｄ入力に掛けて、該第３のＡ／Ｄ入力を補正する補正処理と、をコンピュータに実行させる。
【００２１】
したがって、請求項５記載の発明によれば、第１の読込処理が、複数のレギュレータの内、ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、およびＡ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力を読み込み、補正係数生成処理が、第１のＡ／Ｄ入力と、第２のＡ／Ｄ入力との割合に応じた補正係数を生成し、第２の読込処理が、Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込み、補正処理が、補正係数を第３のＡ／Ｄ入力に掛けて、第３のＡ／Ｄ入力を補正することにより、複数のレギュレータを使用することによる電位差のバラツキを軽減し、Ａ／Ｄ入力読み込み精度を向上させるようにコンピュータを動作させることができる。
【００２２】
請求項６記載の発明は、請求項５記載の発明において、前記Ａ／Ｄ入力コネクタは、複数設けられ、前記補正処理は、前記複数のＡ／Ｄ入力コネクタ毎に読み込まれた前記第３のＡ／Ｄ入力を夫々補正する。
【００２３】
したがって、請求項６記載の発明によれば、Ａ／Ｄ入力コネクタが、複数設けられ、補正処理が、複数のＡ／Ｄ入力コネクタ毎に読み込まれた第３のＡ／Ｄ入力を夫々補正することにより、Ａ／Ｄ入力コネクタが増えた場合にも、夫々のＡ／Ｄ入力の読み込み精度を向上させるようにコンピュータを動作させることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態を添付図面を参照しながら詳細に説明する。
図２は、本発明の第１の実施形態における電子ユニットの内部構成を示すブロック図である。本実施形態における電子ユニットは、レギュレータ１０１、１０２、ＣＰＵ２０１、Ａ／Ｄ入力コネクタ３０１〜３０ｎ、およびロジックシステム２０２〜２０ｎを備える。本実施形態は、複数のＡ／Ｄ入力コネクタ３０１〜３０ｎ、および複数のロジックシステム２０２〜２０ｎを備えており、消費電流が大きいため、２個のレギュレータ１０１、１０２を用いる。１個のレギュレータ１０１では、高価なハイスペックのものを使用することが必要となり、発熱の問題も大きくなる。
【００２５】
レギュレータ１０１は、ロジック用電源として機能し、ＣＰＵ２０１のＶｃｃ端子、ＡＶｓｓ端子、およびロジックシステム２０２〜２０ｎに、例えば５Ｖ程度の電源を供給する。レギュレータ１０２は、Ａ／Ｄ用電源として機能し、Ａ／Ｄ入力コネクタ３０１〜３０ｎに電源を供給する。また、レギュレータ１０１、１０２は、ＣＰＵ２０１のＡ／Ｄ入力端子に、補正係数を生成するためのＡ／Ｄ入力１、Ａ／Ｄ入力２を供給する。
【００２６】
ＣＰＵ２０１は、Ｖｃｃ端子、ＡＶｃｃ端子、Ｖｓｓ端子、ＡＶｓｓ端子、および複数のＡ／Ｄ入力端子を備える。Ｖｃｃ端子は、ロジック用の電源電圧を、ＡＶｃｃは、Ａ／Ｄ変換用の電源電圧を印加する端子である。Ｖｓｓ端子は、ロジック用の電源を、ＡＶｓｓ端子は、Ａ／Ｄ用の電源を接地するための端子である。複数のＡ／Ｄ入力端子は、アナログ信号をＣＰＵ２０１内部に印加するための端子である。
【００２７】
ここで、Ｖｃｃ端子とＡＶｃｃ端子とが別ラインとなっているのは、演算素子、内部メモリ、バスなどのためのロジック電源と、Ａ／Ｄ変換用の電源とを分離することにより、演算素子、内部メモリ、バスからの、Ａ／Ｄ変換への影響を少なくするためである。Ａ／Ｄ変換の精度は、ＡＶｃｃが安定していないと悪くなる。Ｖｃｃ端子とＡＶｃｃ端子とを同一の端子にした場合、ポート出力などにより消費電流が急変した際、ＣＰＵ内部のＶｃｃが不安定になり、ＡＶｃｃも不安定な状態になる。
【００２８】
なお内部では、Ｖｃｃ端子とＡＶｃｃ端子とは、接続されているので、ＡＶｃｃ端子には、Ｖｃｃ端子と同電圧を印加しなければならない。異なる電圧を印加した場合、ＣＰＵ内部において、Ｖｃｃ←ＡＶｃｃ、またはＡＶｃｃ→Ｖｃｃの電流が流れ、故障の原因となる。
【００２９】
ロジックシステム２０２〜２０ｎは、レギュレータ１０１からの電源供給を受けて、特定の目的に応じた各種の論理演算を行い、データの入力、加工、および出力を行う。
【００３０】
Ａ／Ｄ入力コネクタ３０１〜３０ｎは、外部から入力されるアナログ信号を読み込み、電子ユニット内に取り込むためのコネクタであり、読み込んだアナログク信号をＣＰＵ２０１のＡ／Ｄ入力端子に印加する。Ａ／Ｄ入力コネクタ３０１〜３０ｎは、アナログ信号を読み込むための電源をレギュレータ１０２から得ている。
【００３１】
次に、第１の実施形態における電子ユニットの動作について説明する。図３は、本発明の第１の実施形態における電子ユニットの動作を説明するためのフローチャートである。まず、ＣＰＵ２０１は、複数のＡ／Ｄ入力端子の１に、レギュレータ１０１からＡ／Ｄ入力１を得る（ステップＳ１）。ＣＰＵ２０１は、複数のＡ／Ｄ入力端子の１に、レギュレータ１０２からＡ／Ｄ入力２を得る（ステップＳ２）。そして、Ａ／Ｄ入力１、およびＡ／Ｄ入力２は、ＣＰＵ２０１内部のＡ／Ｄ変換器によりディジタル信号に変換される。次に、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを求めるために、レギュレータ１０１から得たＡ／Ｄ入力１をレギュレータ１０２から得たＡ／Ｄ入力２で除算して、補正係数Ｘを得る（ステップＳ３）。
【００３２】
ＣＰＵ２０１は、レギュレータ１０２から電源供給を受けているＡ／Ｄ入力コネクタ３０１からのＡ／Ｄ入力３を得る（ステップＳ４）。そして、Ａ／Ｄ入力３は、ＣＰＵ２０１内部のＡ／Ｄ変換器によりディジタル信号に変換される。次に、ＣＰＵ２０１は、Ａ／Ｄ入力３にステップＳ３において算出された補正係数Ｘを乗算する（ステップＳ５）。これにより、Ａ／Ｄ入力３は、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを補正された入力となる。
【００３３】
以下、Ａ／Ｄ入力コネクタ３０２〜３０ｎについても、外部から入力があった場合はＡ／Ｄ入力コネクタ３０１の場合と同様の処理により（ステップＳ６、Ｓ７）、Ａ／Ｄ入力４〜ｎは、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを補正された入力となる。本実施形態の処理において、補正係数Ｘは、レギュレータ１０１およびレギュレータ１０２の駆動中、適応制御により逐次更新される。
【００３４】
次に、第２の実施形態について説明する。図４は、本発明の第２の実施形態における電子ユニットの内部構成を示すブロック図である。本実施形態における電子ユニットは、レギュレータ１０１〜１０３、ＣＰＵ２０１、Ａ／Ｄ入力コネクタ３０１〜３０ｎ、およびロジックシステム２０２〜２０ｎを備える。本実施の形態は、３個のレギュレータ１０１〜１０３を用いる形態である。Ａ／Ｄ入力コネクタ３０１〜３０ｎの数がさらに多い場合に用いるとよい。
【００３５】
本実施形態において、レギュレータ１０１は、ロジック用電源として機能し、レギュレータ１０２、１０３は、Ａ／Ｄ用電源と機能する。レギュレータ１０２は、Ａ／Ｄ入力コネクタの一部に電源を供給する。レギュレータ１０３は、残りのＡ／Ｄ入力コネクタに電源を供給する。また、レギュレータ１０１〜１０３は、ＣＰＵ２０１のＡ／Ｄ入力端子に補正係数を生成するためのＡ／Ｄ入力を供給する。
【００３６】
次に、第２の実施形態における電子ユニットの動作ついて説明する。図４は、本発明の第２の実施形態における電子ユニットの動作を説明するためのフローチャートである。まず、ＣＰＵ２０１は、複数のＡ／Ｄ入力端子の１に、レギュレータ１０１からＡ／Ｄ入力１を得る（ステップＳ１１）。ＣＰＵ２０１は、複数のＡ／Ｄ入力端子の１に、レギュレータ１０２からＡ／Ｄ入力２ａを得る（ステップＳ１２）。そして、Ａ／Ｄ入力１、およびＡ／Ｄ入力２ａは、ＣＰＵ２０１内部のＡ／Ｄ変換器によりディジタル信号に変換される。次に、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを求めるために、レギュレータ１０１から得たＡ／Ｄ入力１をレギュレータ１０２から得たＡ／Ｄ入力２ａで除算して、補正係数Ｘａを得る（ステップＳ１３）。
【００３７】
次に本実施形態においては、ＣＰＵ２０１は、複数のＡ／Ｄ入力端子の１に、レギュレータ１０３からＡ／Ｄ入力２ｂを得る（ステップＳ１４）。そして、Ａ／Ｄ入力２ｂは、ＣＰＵ２０１内部のＡ／Ｄ変換器によりディジタル信号に変換される。次に、レギュレータ１０１とレギュレータ１０３との電位差のバラツキを求めるために、レギュレータ１０１から得たＡ／Ｄ入力１をレギュレータ１０３から得たＡ／Ｄ入力２ｂで除算して、補正係数Ｘｂを得る（ステップＳ１５）。
【００３８】
ＣＰＵ２０１は、レギュレータ１０２から電源供給を受けているＡ／Ｄ入力コネクタ３０１からのＡ／Ｄ入力３を得る（ステップＳ１６）。そして、Ａ／Ｄ入力３は、ＣＰＵ２０１内部のＡ／Ｄ変換器によりディジタル信号に変換される。ＣＰＵ２０１は、Ａ／Ｄ入力３にステップＳ１３において算出された補正係数Ｘａを乗算する（ステップＳ１７）。これにより、Ａ／Ｄ入力３は、レギュレータ１０１とレギュレータ１０２との電位差のバラツキを補正された入力となる。以下、レギュレータ１０２から電源供給を受けているＡ／Ｄ入力コネクタからのＡ／Ｄ入力は、補正係数Ｘａを乗算され、レギュレータ１０１とレギュレータ１０２との電位差のバラツキが補正された入力となる。
【００３９】
次に、ＣＰＵ２０１は、レギュレータ１０３から電源供給を受けているＡ／Ｄ入力コネクタ３０ｎからのＡ／Ｄ入力ｎを得る（ステップＳ１８）。そして、Ａ／Ｄ入力ｎは、ＣＰＵ２０１内部のＡ／Ｄ変換器によりディジタル信号に変換される。ＣＰＵ２０１は、Ａ／Ｄ入力３にステップＳ１５において算出された補正係数Ｘｂを乗算する（ステップＳ１９）。これにより、Ａ／Ｄ入力ｎは、レギュレータ１０１とレギュレータ１０３との電位差のバラツキを補正された入力となる。以下、レギュレータ１０３から電源供給を受けているＡ／Ｄ入力コネクタからのＡ／Ｄ入力は、補正係数Ｘｂを乗算され、レギュレータ１０１とレギュレータ１０３との電位差のバラツキが補正された入力となる。本実施形態の処理において、補正係数Ｘａ、Ｘｂは、レギュレータ１０１〜１０３の駆動中、適応制御により逐次更新される。
【００４０】
なお、上述した実施形態は、本発明の好適な実施形態の一例を示したものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において種々変形実施が可能である。例えば、本発明は、さらに複数のレギュレータを使用した場合にも適用可能である。
【００４１】
なお、本発明はプログラムをコンピュータに実行させて実現することもできる。当該プログラムは、半導体ＩＣ記録媒体、磁気記録媒体、光記録媒体、若しくは光磁気記録媒体に記録されて提供される。または、プログラムサーバからネットワークを介して、ＦＴＰ（File Transfer Protocol）、ＨＴＴＰ（hypertext transfer protocol）等のプロトコルによりダウンロードされて提供される。
【００４２】
【発明の効果】
以上の説明から明らかなように、請求項１記載の発明によれば、Ａ／Ｄ入力コネクタが、Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込み、ＣＰＵが、ロジック用電源のレギュレータからの電源供給を受けて、Ａ／Ｄ変換および論理演算を行い、Ａ／Ｄ入力読込手段が、ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、Ａ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力、およびＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込み、補正係数生成手段が、第１のＡ／Ｄ入力と、第２のＡ／Ｄ入力との割合に応じた補正係数を生成し、補正手段が、補正係数を第３のＡ／Ｄ入力に掛けて、第３のＡ／Ｄ入力を補正することにより、複数のレギュレータを使用する電子ユニットに設置されるＣＰＵのＡ／Ｄ入力読み込み精度を向上させることができる。
【００４３】
請求項２記載の発明によれば、請求項１記載の発明の効果に加えて、Ａ／Ｄ入力コネクタが、複数設けられ、補正手段が、複数のＡ／Ｄ入力コネクタ毎に読み込まれた第３のＡ／Ｄ入力を夫々補正することにより、Ａ／Ｄ入力コネクタが増えて消費電流が増大した場合にも、夫々のＡ／Ｄ入力の読み込み精度を向上させることができる。
【００４４】
請求項３記載の発明によれば、ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、およびＡ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力を読み込み、第１のＡ／Ｄ入力と、第２のＡ／Ｄ入力との割合に応じた補正係数を生成し、Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込み、補正係数を第３のＡ／Ｄ入力に掛けて、第３のＡ／Ｄ入力を補正することにより、複数のレギュレータを使用することによる電位差のバラツキを軽減し、Ａ／Ｄ入力読み込み精度を向上させることができる。
【００４５】
請求項４記載の発明によれば、請求項３記載の発明の効果に加えて、Ａ／Ｄ入力コネクタが、複数設けられ、複数のＡ／Ｄ入力コネクタ毎に読み込まれた第３のＡ／Ｄ入力を夫々補正することにより、Ａ／Ｄ入力コネクタが増えて消費電流が増大した場合にも、夫々のＡ／Ｄ入力の読み込み精度を向上させることができる。
【００４６】
請求項５記載の発明によれば、第１の読込処理が、複数のレギュレータの内、ロジック用電源のレギュレータからの第１のＡ／Ｄ入力、およびＡ／Ｄ用電源のレギュレータからの第２のＡ／Ｄ入力を読み込み、補正係数生成処理が、第１のＡ／Ｄ入力と、第２のＡ／Ｄ入力との割合に応じた補正係数を生成し、第２の読込処理が、Ａ／Ｄ用電源のレギュレータからの電源供給を受けて、外部からのアナログ信号を読み込むＡ／Ｄ入力コネクタからの第３のＡ／Ｄ入力を読み込み、補正処理が、補正係数を第３のＡ／Ｄ入力に掛けて、第３のＡ／Ｄ入力を補正することにより、複数のレギュレータを使用することによる電位差のバラツキを軽減し、Ａ／Ｄ入力読み込み精度を向上させるようにコンピュータを動作させることができる。
【００４７】
請求項６記載の発明によれば、請求項５記載の発明の効果に加えて、Ａ／Ｄ入力コネクタが、複数設けられ、補正処理が、複数のＡ／Ｄ入力コネクタ毎に読み込まれた第３のＡ／Ｄ入力を夫々補正することにより、Ａ／Ｄ入力コネクタが増えて消費電流が増大した場合にも、夫々のＡ／Ｄ入力の読み込み精度を向上させるようにコンピュータを動作させることができる。
【図面の簡単な説明】
【図１】本発明における電子ユニットの基本構成図である。
【図２】本発明の第１の実施形態における電子ユニットの内部構成を示すブロック図である。
【図３】本発明の第１の実施形態における電子ユニットの動作を説明するためのフローチャートである。
【図４】本発明の第２の実施形態における電子ユニットの内部構成を示すブロック図である。
【図５】本発明の第２の実施形態における電子ユニットの動作を説明するためのフローチャートである。
【図６】従来技術における電子ユニットの内部構成を示すブロック図である。
【図７】従来技術における電子ユニットの内部構成を示すブロック図である。
【符号の説明】
１０１〜１０３  レギュレータ
２０１  ＣＰＵ
２０２〜２０ｎ  ロジックシステム
３０１〜３０ｎ  Ａ／Ｄ入力コネクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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