(57)【要約】【課題】任意の時点までは両ポートから別々の値が参照され、所定の処理が終了するとその時点での一方のポートにおける値が他方のポートから参照されるメモリ回路を提供する。【解決手段】メモリセルＡ１０００に保持された値はビット線Ａ６１１および６１２から参照される。メモリセルＢ２０００に保持された値はビット線Ｂ６２１および６２２から参照される。コピー線Ｂ９２１をアクティブにすると、コピー回路Ｂ３２００はメモリセルＡ１０００に保持された値をメモリセルＢ２０００にコピーする。コピー線Ａ９１１をアクティブにすると、コピー回路Ａ３１００はメモリセルＢ２０００に保持された値をメモリセルＡ１０００にコピーする。【選択図】　　　図２
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【特許請求の範囲】
【請求項１】
データを保持する機能を有して第１の入出力線に対してデータを入出力する第１のメモリセルと、
データを保持する機能を有して第２の入出力線に対してデータを入出力する第２のメモリセルと、
コピー線への指示に応答して前記第１のメモリセルの保持するデータを前記第２のメモリセルにコピーするコピー手段と
を具備することを特徴とするメモリ回路。
【請求項２】
前記第１のメモリセルおよび前記第２のメモリセルのそれぞれは、論理真値および論理偽値の何れかをデータとして保持し、
前記コピー手段は、前記第１のメモリセルの保持するデータが論理真値のときに前記コピー線への指示に応答して前記第２のメモリセルの保持するデータを論理真値にする手段と、前記第１のメモリセルの保持するデータが論理偽値のときに前記コピー線への指示に応答して前記第２のメモリセルの保持するデータを論理偽値にする手段とを具備する
ことを特徴とする請求項１記載のメモリ回路。
【請求項３】
前記コピー手段は、プリセット信号線への指示に応答して前記第２のメモリセルに第１の所定の値を保持させる手段と、前記第１のメモリセルの保持するデータが第２の所定の値のときに前記第２のメモリセルに前記第２の所定の値を保持させる手段とを具備する
ことを特徴とする請求項１記載のメモリ回路。
【請求項４】
前記第１のメモリセルおよび前記第２のメモリセルのそれぞれは、論理真値および論理偽値の何れかをデータとして保持し、
前記第１の所定の値は論理真値であり、前記第２の所定の値は論理偽値であることを特徴とする請求項３記載のメモリ回路。
【請求項５】
前記第１のメモリセルおよび前記第２のメモリセルのそれぞれは、論理真値および論理偽値の何れかをデータとして保持し、
前記第１の所定の値は論理偽値であり、前記第２の所定の値は論理真値であることを特徴とする請求項３記載のメモリ回路。
【請求項６】
前記コピー手段は、前記第２のメモリセルの前記データを保持する機能を停止させた上で前記第１のメモリセルの保持するデータを前記第２のメモリセルにコピーすることを特徴とする請求項１記載のメモリ回路。
【請求項７】
第２のコピー線への指示に応答して前記第２のメモリセルの保持するデータを前記第１のメモリセルにコピーする第２のコピー手段をさらに具備することを特徴とする請求項１記載のメモリ回路。
【請求項８】
第１の入出力線と、
この第１の入出力線とは別に設けられた第２の入出力線と、
第１の選択信号を伝達する第１の選択線と、
第２の選択信号を伝達する第２の選択線と、
コピー信号を伝達するコピー線と、
所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と前記第１の入出力線との間に設けられ前記第１の選択信号に応答して前記第１の状態保持手段の入出力端子と前記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、
所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と前記第２の入出力線との間に設けられ前記第２の選択線に応答して前記第２の状態保持手段の入出力端子と前記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、
前記第１のメモリセルと前記第２のメモリセルとの間に設けられ前記コピー信号に応答して前記第１の状態保持手段の保持状態を前記第２の状態保持手段にコピーするコピー手段と
を具備することを特徴とするメモリ回路。
【請求項９】
前記所定の状態は、論理真値および論理偽値の何れかの値であり、
前記第１の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記第２の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記コピー手段は、前記第２の状態保持手段の入出力端子と論理偽値端子との間に接続され前記コピー信号に応答して前記第１の状態保持手段の反転入出力端子が論理真値を示すときに前記第２の状態保持手段の入出力端子と前記論理偽値端子とを接続する第３のスイッチ手段と、前記第２の状態保持手段の反転入出力端子と前記論理偽値端子との間に接続され前記コピー信号に応答して前記第１の状態保持手段の入出力端子が論理真値を示すときに前記第２の状態保持手段の反転入出力端子と前記論理偽値端子とを接続する第４のスイッチ手段とを備える
ことを特徴とする請求項８記載のメモリ回路。
【請求項１０】
前記所定の状態は、論理真値および論理偽値の何れかの値であり、
前記第１の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記第２の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記コピー手段は、前記第２の状態保持手段の入出力端子と論理真値端子との間に接続され前記コピー信号に応答して前記第１の状態保持手段の入出力端子が論理真値を示すときに前記第２の状態保持手段の入出力端子と前記論理真値端子とを接続する第３のスイッチ手段と、前記第２の状態保持手段の反転入出力端子と前記論理真値端子との間に接続され前記コピー信号に応答して前記第１の状態保持手段の反転入出力端子が論理真値を示すときに前記第２の状態保持手段の反転入出力端子と前記論理真値端子とを接続する第４のスイッチ手段とを備える
ことを特徴とする請求項８記載のメモリ回路。
【請求項１１】
プリセット信号を伝達するプリセット信号線をさらに具備し、
前記所定の状態は、論理真値および論理偽値の何れかの値であり、
前記第１の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記第２の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記コピー手段は、前記第２の状態保持手段の入出力端子と論理偽値端子との間に接続され前記プリセット信号に応答して前記第２の状態保持手段の入出力端子と前記論理偽値端子とを接続する第３のスイッチ手段と、前記第２の状態保持手段の反転入出力端子と前記論理偽値端子との間に接続され前記コピー信号に応答して前記第１の状態保持手段の入出力端子が論理真値を示すときに前記第２の状態保持手段の反転入出力端子と前記論理偽値端子とを接続する第４のスイッチ手段とを備える
ことを特徴とする請求項８記載のメモリ回路。
【請求項１２】
プリセット信号を伝達するプリセット信号線をさらに具備し、
前記所定の状態は、論理真値および論理偽値の何れかの値であり、
前記第１の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記第２の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記コピー手段は、前記第２の状態保持手段の入出力端子と論理真値端子との間に接続され前記プリセット信号に応答して前記第２の状態保持手段の入出力端子と前記論理真値端子とを接続する第３のスイッチ手段と、前記第２の状態保持手段の反転入出力端子と前記論理真値端子との間に接続され前記コピー信号に応答して前記第１の状態保持手段の入出力端子が論理偽値を示すときに前記第２の状態保持手段の反転入出力端子と前記論理真値端子とを接続する第４のスイッチ手段とを備える
ことを特徴とする請求項８記載のメモリ回路。
【請求項１３】
前記コピー手段は、前記コピー信号に応答して前記第２の状態保持手段の一部を切断する第３のスイッチ手段と、前記コピー信号に応答して前記第１の状態保持手段の入出力端子と前記第２の状態保持手段の入出力端子とを接続する第４のスイッチ手段とを備えることを特徴とする請求項８記載のメモリ回路。
【請求項１４】
前記第３のスイッチ手段は、トランジスタであって前記コピー信号に応答して前記第２の状態保持手段の一部の導電を遮断することを特徴とする請求項１３記載のメモリ回路。
【請求項１５】
前記第４のスイッチ手段は、トランジスタであって前記コピー信号に応答して前記第１の状態保持手段の入出力端子と前記第２の状態保持手段の入出力端子とを通電することを特徴とする請求項１３記載のメモリ回路。
【請求項１６】
第１の入出力線と、
この第１の入出力線とは別に設けられた第２の入出力線と、
第１の選択信号を伝達する第１の選択線と、
第２の選択信号を伝達する第２の選択線と、
第１のコピー信号を伝達する第１のコピー線と、
第２のコピー信号を伝達する第２のコピー線と、
所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と前記第１の入出力線との間に設けられ前記第１の選択信号に応答して前記第１の状態保持手段の入出力端子と前記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、
所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と前記第２の入出力線との間に設けられ前記第２の選択線に応答して前記第２の状態保持手段の入出力端子と前記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、
前記第１のメモリセルと前記第２のメモリセルとの間に設けられ前記第１のコピー信号に応答して前記第２の状態保持手段の保持状態を前記第１の状態保持手段にコピーする第１のコピー手段と
前記第１のメモリセルと前記第２のメモリセルとの間に設けられ前記第２のコピー信号に応答して前記第１の状態保持手段の保持状態を前記第２の状態保持手段にコピーする第２のコピー手段と
を具備することを特徴とするメモリ回路。
【請求項１７】
前記所定の状態は、論理真値および論理偽値の何れかの値であり、
前記第１の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記第２の状態保持手段は、その入出力端子が前記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、
前記第１のコピー手段は、前記第１のコピー信号に応答して前記第１の状態保持手段の一部を切断する第３のスイッチ手段と、前記第１のコピー信号に応答して前記第１の状態保持手段の入出力端子と前記第２の状態保持手段の入出力端子とを接続する第４のスイッチ手段とを備え、
前記第２のコピー手段は、前記第２のコピー信号に応答して前記第２の状態保持手段の一部を切断する第５のスイッチ手段と、前記第２のコピー信号に応答して前記第１の状態保持手段の反転入出力端子と前記第２の状態保持手段の反転入出力端子とを接続する第６のスイッチ手段とを備えることを特徴とする請求項１６記載のメモリ回路。
【請求項１８】
第１の入出力線と、
この第１の入出力線とは別に設けられた第２の入出力線と、
第１の選択信号を伝達する第１の選択線と、
第２の選択信号を伝達する第２の選択線と、
コピー信号を伝達するコピー線と、
第１のアドレス線と、
第２のアドレス線と、
第１のデータ線と、
第２のデータ線と、
所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と前記第１の入出力線との間に設けられ前記第１の選択信号に応答して前記第１の状態保持手段の入出力端子と前記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、
所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と前記第２の入出力線との間に設けられ前記第２の選択線に応答して前記第２の状態保持手段の入出力端子と前記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、
前記第１のメモリセルと前記第２のメモリセルとの間に設けられ前記コピー信号に応答して前記第１の状態保持手段の保持状態を前記第２の状態保持手段にコピーするコピー手段と、
前記第１のデータ線と前記第１の入出力線との間に設けられ前記第１のメモリセルに対する入出力を行う第１のリードライト回路と、
前記第１のアドレス線と前記第１の選択線との間に設けられ前記第１のアドレス線により供給された第１のアドレスをデコードして該当する前記第１の選択線に前記第１の選択信号を供給する第１のデコーダと、
前記第２のデータ線と前記第２の入出力線との間に設けられ前記第２のメモリセルに対する入出力を行う第２のリードライト回路と、
前記第２のアドレス線と前記第２の選択線との間に設けられ前記第２のアドレス線により供給された第２のアドレスをデコードして該当する前記第２の選択線に前記第２の選択信号を供給する第２のデコーダと
を具備することを特徴とするメモリ装置。
【請求項１９】
第１の入出力線と、
この第１の入出力線とは別に設けられた第２の入出力線と、
第１の選択信号を伝達する第１の選択線と、
第２の選択信号を伝達する第２の選択線と、
コピー信号を伝達するコピー線と、
第１のアドレス線と、
第２のアドレス線と、
第１のデータ線と、
第２のデータ線と、
所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と前記第１の入出力線との間に設けられ前記第１の選択信号に応答して前記第１の状態保持手段の入出力端子と前記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、
所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と前記第２の入出力線との間に設けられ前記第２の選択線に応答して前記第２の状態保持手段の入出力端子と前記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、
前記第１のメモリセルと前記第２のメモリセルとの間に設けられ前記コピー信号に応答して前記第１の状態保持手段の保持状態を前記第２の状態保持手段にコピーするコピー手段と、
前記第１のデータ線と前記第１の入出力線との間に設けられ前記第１のメモリセルに対する入出力を行う第１のリードライト回路と、
前記第１のアドレス線と前記第１の選択線との間に設けられ前記第１のアドレス線により供給された第１のアドレスをデコードして該当する前記第１の選択線に前記第１の選択信号を供給する第１のデコーダと、
前記第２のデータ線と前記第２の入出力線との間に設けられ前記第２のメモリセルに対する入出力を行う第２のリードライト回路と、
前記第２のアドレス線と前記第２の選択線との間に設けられ前記第２のアドレス線により供給された第２のアドレスをデコードして該当する前記第２の選択線に前記第２の選択信号を供給する第２のデコーダと、
前記第１のリードライト回路および前記第１のデコーダに接続する第１のプロセッサと、
前記第２のリードライト回路および前記第２のデコーダに接続する第２のプロセッサと、
前記第１のプロセッサと前記第２のプロセッサとの間に接続され前記第１のプロセッサと前記第２のプロセッサとの間の同期をとって前記コピー線に前記コピー信号を供給するコントローラと
を具備することを特徴とするマルチプロセッサシステム。
【請求項２０】
前記第１のプロセッサは演算サーバであって、
前記第２のプロセッサは表示サーバであることを特徴とする請求項１９記載のマルチプロセッサシステム。
【請求項２１】
第１の入出力線と、
この第１の入出力線とは別に設けられた第２の入出力線と、
第１の選択信号を伝達する第１の選択線と、
第２の選択信号を伝達する第２の選択線と、
第１のコピー信号を伝達する第１のコピー線と、
第２のコピー信号を伝達する第２のコピー線と、
第１のアドレス線と、
第２のアドレス線と、
第１のデータ線と、
第２のデータ線と、
所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と前記第１の入出力線との間に設けられ前記第１の選択信号に応答して前記第１の状態保持手段の入出力端子と前記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、
所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と前記第２の入出力線との間に設けられ前記第２の選択線に応答して前記第２の状態保持手段の入出力端子と前記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、
前記第１のメモリセルと前記第２のメモリセルとの間に設けられ前記第１のコピー信号に応答して前記第２の状態保持手段の保持状態を前記第１の状態保持手段にコピーする第１のコピー手段と
前記第１のメモリセルと前記第２のメモリセルとの間に設けられ前記第２のコピー信号に応答して前記第１の状態保持手段の保持状態を前記第２の状態保持手段にコピーする第２のコピー手段と
前記第１のデータ線と前記第１の入出力線との間に設けられ前記第１のメモリセルに対する入出力を行う第１のリードライト回路と、
前記第１のアドレス線と前記第１の選択線との間に設けられ前記第１のアドレス線により供給された第１のアドレスをデコードして該当する前記第１の選択線に前記第１の選択信号を供給する第１のデコーダと、
前記第２のデータ線と前記第２の入出力線との間に設けられ前記第２のメモリセルに対する入出力を行う第２のリードライト回路と、
前記第２のアドレス線と前記第２の選択線との間に設けられ前記第２のアドレス線により供給された第２のアドレスをデコードして該当する前記第２の選択線に前記第２の選択信号を供給する第２のデコーダと、
前記第１のリードライト回路および前記第１のデコーダに接続する第１のプロセッサと、
前記第２のリードライト回路および前記第２のデコーダに接続する第２のプロセッサと、
前記第１のプロセッサと前記第２のプロセッサとの間に接続され前記第１のプロセッサと前記第２のプロセッサとの間の同期をとって前記第１または第２のコピー線に前記第１または第２のコピー信号をそれぞれ供給するコントローラと
を具備することを特徴とするマルチプロセッサシステム。
【請求項２２】
前記第１および第２のプロセッサはともに演算サーバと表示サーバであることを特徴とする請求項２１記載のマルチプロセッサシステム。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、メモリ回路、メモリ装置およびこれを用いたマルチプロセッサシステムに関し、特に複数のプロセッサから同時にアクセスされるメモリ回路ならびにこれを用いたマルチプロセッサシステムに関する。
【０００１】
【従来の技術】
従来のある種のメモリ共有型マルチプロセッサシステムでは、例えば２ポートメモリのそれぞれのポートにプロセッサを接続してプロセッサ間におけるデータ受け渡しを行っている。この２ポートメモリは、一つのメモリセルに対して独立して動作可能な２本の入出力線を設けたものであり、一方の入出力線から書き込まれたデータは、他方の入出力線を介しても読み出せるようになっている。
【０００２】
【発明が解決しようとする課題】
上述の従来の２ポートメモリは、常に両ポートから同じ値が参照されるものであり、これをマルチプロセッサシステムに用いた場合には、以下のような不都合が生じ得る。すなわち、マルチプロセッサシステムにおいては、各プロセッサが独自の作業メモリ領域を使用して処理を進めていくが、２ポートメモリを用いた場合には他のプロセッサから参照可能なメモリ領域も常に書き換えてしまう。従って、何らかの領域分けが必要になり、余計なメモリを使用することになる。逆に、プロセッサ独自の作業領域を別に設けた場合には、プロセッサ間でデータをやりとりするために一方のメモリからデータを一旦読み出して、さらに他方のメモリにデータを書き込む必要が生じ、余計なデータ転送時間を使用することになる。
【０００３】
従って、本発明では、任意の時点までは両ポートから別々の値が参照され、所定の処理が終了するとその時点での一方のポートにおける値が他方のポートから参照されるメモリ回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】
上記課題を解決するために本発明のメモリ回路は、データを保持する機能を有して第１の入出力線に対してデータを入出力する第１のメモリセルと、データを保持する機能を有して第２の入出力線に対してデータを入出力する第２のメモリセルと、コピー線への指示に応答して上記第１のメモリセルの保持するデータを上記第２のメモリセルにコピーするコピー手段とを具備する。これにより、コピーされた時点で第１のメモリセルに保持されていたデータが第２のメモリセルに保持されるという作用をもたらす。
【０００５】
また、本発明の他のメモリ回路において、上記第１のメモリセルおよび上記第２のメモリセルのそれぞれは論理真値および論理偽値の何れかをデータとして保持し、上記コピー手段は、上記第１のメモリセルの保持するデータが論理真値のときに上記コピー線への指示に応答して上記第２のメモリセルの保持するデータを論理真値にする手段と、上記第１のメモリセルの保持するデータが論理偽値のときに上記コピー線への指示に応答して上記第２のメモリセルの保持するデータを論理偽値にする手段とを具備する。これにより、第１のメモリセルの保持データを変更することなく第２のメモリセルの保持データを変更するという作用をもたらす。
【０００６】
また、本発明の他のメモリ回路において、上記コピー手段は、プリセット信号線への指示に応答して上記第２のメモリセルに第１の所定の値を保持させる手段と、上記第１のメモリセルの保持するデータが第２の所定の値のときに上記第２のメモリセルに上記第２の所定の値を保持させる手段とを具備する。これにより、第１のメモリセルの保持するデータが第１の所定の値のときに選択的に第２のメモリセルに第１の所定の値を保持させる手段を設けることなくコピー機能を実現するという作用をもたらす。
【０００７】
また、本発明の他のメモリ回路において、上記コピー手段は、上記第２のメモリセルの上記データを保持する機能を停止させた上で上記第１のメモリセルの保持するデータを上記第２のメモリセルにコピーする。これにより、第１のメモリセルの保持データを変更することなく第２のメモリセルの保持データを変更するという作用をもたらす。
【０００８】
また、本発明の他のメモリ回路は、第２のコピー線への指示に応答して上記第２のメモリセルの保持するデータを上記第１のメモリセルにコピーする第２のコピー手段をさらに具備する。これにより、第１のメモリセルと第２のメモリセルとの間で両方向の転送を選択できるという作用をもたらす。
【０００９】
また、本発明の他のメモリ回路は、第１の入出力線と、この第１の入出力線とは別に設けられた第２の入出力線と、第１の選択信号を伝達する第１の選択線と、第２の選択信号を伝達する第２の選択線と、コピー信号を伝達するコピー線と、所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と上記第１の入出力線との間に設けられ上記第１の選択信号に応答して上記第１の状態保持手段の入出力端子と上記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と上記第２の入出力線との間に設けられ上記第２の選択線に応答して上記第２の状態保持手段の入出力端子と上記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、上記第１のメモリセルと上記第２のメモリセルとの間に設けられ上記コピー信号に応答して上記第１の状態保持手段の保持状態を上記第２の状態保持手段にコピーするコピー手段とを具備する。これにより、コピー線にコピー信号を供給することにより第１の状態保持手段の保持状態を第２の状態保持手段にコピーするという作用をもたらす。
【００１０】
また、本発明の他のメモリ回路において、上記所定の状態は、論理真値および論理偽値の何れかの値であり、上記第１の状態保持手段は、その入出力端子が上記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、上記第２の状態保持手段は、その入出力端子が上記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、上記コピー手段は、上記第２の状態保持手段の入出力端子と論理偽値端子との間に接続され上記コピー信号に応答して上記第１の状態保持手段の反転入出力端子が論理真値を示すときに上記第２の状態保持手段の入出力端子と上記論理偽値端子とを接続する第３のスイッチ手段と、上記第２の状態保持手段の反転入出力端子と上記論理偽値端子との間に接続され上記コピー信号に応答して上記第１の状態保持手段の入出力端子が論理真値を示すときに上記第２の状態保持手段の反転入出力端子と上記論理偽値端子とを接続する第４のスイッチ手段とを備える。これにより、第１の状態保持手段の状態に応じて第２の状態保持手段の入出力端子または反転入出力端子を論理偽値に設定するという作用をもたらす。
【００１１】
また、本発明の他のメモリ回路において、上記所定の状態は、論理真値および論理偽値の何れかの値であり、上記第１の状態保持手段は、その入出力端子が上記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、上記第２の状態保持手段は、その入出力端子が上記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、上記コピー手段は、上記第２の状態保持手段の入出力端子と論理真値端子との間に接続され上記コピー信号に応答して上記第１の状態保持手段の入出力端子が論理真値を示すときに上記第２の状態保持手段の入出力端子と上記論理真値端子とを接続する第３のスイッチ手段と、上記第２の状態保持手段の反転入出力端子と上記論理真値端子との間に接続され上記コピー信号に応答して上記第１の状態保持手段の反転入出力端子が論理真値を示すときに上記第２の状態保持手段の反転入出力端子と上記論理真値端子とを接続する第４のスイッチ手段とを備える。これにより、第１の状態保持手段の状態に応じて第２の状態保持手段の入出力端子または反転入出力端子を論理真値に設定するという作用をもたらす。
【００１２】
また、本発明の他のメモリ回路は、プリセット信号を伝達するプリセット信号線をさらに具備し、上記所定の状態は、論理真値および論理偽値の何れかの値であり、上記第１の状態保持手段は、その入出力端子が上記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、上記第２の状態保持手段は、その入出力端子が上記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、上記コピー手段は、上記第２の状態保持手段の入出力端子と論理偽値端子との間に接続され上記プリセット信号に応答して上記第２の状態保持手段の入出力端子と上記論理偽値端子とを接続する第３のスイッチ手段と、上記第２の状態保持手段の反転入出力端子と上記論理偽値端子との間に接続され上記コピー信号に応答して上記第１の状態保持手段の入出力端子が論理真値を示すときに上記第２の状態保持手段の反転入出力端子と上記論理偽値端子とを接続する第４のスイッチ手段とを備える。これにより、第１の状態保持手段の反転入出力端子が論理真値を示すときに選択的に第２の状態保持手段の入出力端子と論理偽値端子とを接続する手段を設けることなくコピー機能を実現するという作用をもたらす。
【００１３】
また、本発明の他のメモリ回路は、プリセット信号を伝達するプリセット信号線をさらに具備し、上記所定の状態は、論理真値および論理偽値の何れかの値であり、上記第１の状態保持手段は、その入出力端子が上記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、上記第２の状態保持手段は、その入出力端子が上記所定の状態として一方の値を示すときに他方の値を示す反転入出力端子をさらに備え、上記コピー手段は、上記第２の状態保持手段の入出力端子と論理真値端子との間に接続され上記プリセット信号に応答して上記第２の状態保持手段の入出力端子と上記論理真値端子とを接続する第３のスイッチ手段と、上記第２の状態保持手段の反転入出力端子と上記論理真値端子との間に接続され上記コピー信号に応答して上記第１の状態保持手段の入出力端子が論理偽値を示すときに上記第２の状態保持手段の反転入出力端子と上記論理真値端子とを接続する第４のスイッチ手段とを備える。これにより、第１の状態保持手段の反転入出力端子が論理偽値を示すときに選択的に第２の状態保持手段の入出力端子と論理真値端子とを接続する手段を設けることなくコピー機能を実現するという作用をもたらす。
【００１４】
また、本発明の他のメモリ回路において、上記コピー手段は、上記コピー信号に応答して上記第２の状態保持手段の一部を切断する第３のスイッチ手段と、上記コピー信号に応答して上記第１の状態保持手段の入出力端子と上記第２の状態保持手段の入出力端子とを接続する第４のスイッチ手段とを備える。これにより、第１の状態保持手段の保持データを変更することなく第２の状態保持手段の保持データを変更するという作用をもたらす。
【００１５】
また、本発明の他のメモリ回路は、第１の入出力線と、この第１の入出力線とは別に設けられた第２の入出力線と、第１の選択信号を伝達する第１の選択線と、第２の選択信号を伝達する第２の選択線と、第１のコピー信号を伝達する第１のコピー線と、第２のコピー信号を伝達する第２のコピー線と、所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と上記第１の入出力線との間に設けられ上記第１の選択信号に応答して上記第１の状態保持手段の入出力端子と上記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と上記第２の入出力線との間に設けられ上記第２の選択線に応答して上記第２の状態保持手段の入出力端子と上記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、上記第１のメモリセルと上記第２のメモリセルとの間に設けられ上記第１のコピー信号に応答して上記第２の状態保持手段の保持状態を上記第１の状態保持手段にコピーする第１のコピー手段と上記第１のメモリセルと上記第２のメモリセルとの間に設けられ上記第２のコピー信号に応答して上記第１の状態保持手段の保持状態を上記第２の状態保持手段にコピーする第２のコピー手段とを具備する。これにより、第１のメモリセルと第２のメモリセルとの間で両方向の転送を選択できるという作用をもたらす。
【００１６】
また、本発明のメモリ装置は、第１の入出力線と、この第１の入出力線とは別に設けられた第２の入出力線と、第１の選択信号を伝達する第１の選択線と、第２の選択信号を伝達する第２の選択線と、コピー信号を伝達するコピー線と、第１のアドレス線と、第２のアドレス線と、第１のデータ線と、第２のデータ線と、所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と上記第１の入出力線との間に設けられ上記第１の選択信号に応答して上記第１の状態保持手段の入出力端子と上記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と上記第２の入出力線との間に設けられ上記第２の選択線に応答して上記第２の状態保持手段の入出力端子と上記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、上記第１のメモリセルと上記第２のメモリセルとの間に設けられ上記コピー信号に応答して上記第１の状態保持手段の保持状態を上記第２の状態保持手段にコピーするコピー手段と、上記第１のデータ線と上記第１の入出力線との間に設けられ上記第１のメモリセルに対する入出力を行う第１のリードライト回路と、上記第１のアドレス線と上記第１の選択線との間に設けられ上記第１のアドレス線により供給された第１のアドレスをデコードして該当する上記第１の選択線に上記第１の選択信号を供給する第１のデコーダと、上記第２のデータ線と上記第２の入出力線との間に設けられ上記第２のメモリセルに対する入出力を行う第２のリードライト回路と、上記第２のアドレス線と上記第２の選択線との間に設けられ上記第２のアドレス線により供給された第２のアドレスをデコードして該当する上記第２の選択線に上記第２の選択信号を供給する第２のデコーダとを具備する。これにより、コピー線にコピー信号を供給することにより第１の状態保持手段の保持状態を第２の状態保持手段にコピーするメモリ装置を提供する。
【００１７】
また、本発明のマルチプロセッサシステムは、第１の入出力線と、この第１の入出力線とは別に設けられた第２の入出力線と、第１の選択信号を伝達する第１の選択線と、第２の選択信号を伝達する第２の選択線と、コピー信号を伝達するコピー線と、第１のアドレス線と、第２のアドレス線と、第１のデータ線と、第２のデータ線と、所定の状態を保持してその入出力端子に出力する第１の状態保持手段およびこの第１の状態保持手段の入出力端子と上記第１の入出力線との間に設けられ上記第１の選択信号に応答して上記第１の状態保持手段の入出力端子と上記第１の入出力線とを接続する第１のスイッチ手段を備える第１のメモリセルと、所定の状態を保持してその入出力端子に出力する第２の状態保持手段およびこの第２の状態保持手段の入出力端子と上記第２の入出力線との間に設けられ上記第２の選択線に応答して上記第２の状態保持手段の入出力端子と上記第２の入出力線とを接続する第２のスイッチ手段を備える第２のメモリセルと、上記第１のメモリセルと上記第２のメモリセルとの間に設けられ上記コピー信号に応答して上記第１の状態保持手段の保持状態を上記第２の状態保持手段にコピーするコピー手段と、上記第１のデータ線と上記第１の入出力線との間に設けられ上記第１のメモリセルに対する入出力を行う第１のリードライト回路と、上記第１のアドレス線と上記第１の選択線との間に設けられ上記第１のアドレス線により供給された第１のアドレスをデコードして該当する上記第１の選択線に上記第１の選択信号を供給する第１のデコーダと、上記第２のデータ線と上記第２の入出力線との間に設けられ上記第２のメモリセルに対する入出力を行う第２のリードライト回路と、上記第２のアドレス線と上記第２の選択線との間に設けられ上記第２のアドレス線により供給された第２のアドレスをデコードして該当する上記第２の選択線に上記第２の選択信号を供給する第２のデコーダと、上記第１のリードライト回路および上記第１のデコーダに接続する第１のプロセッサと、上記第２のリードライト回路および上記第２のデコーダに接続する第２のプロセッサと、上記第１のプロセッサと上記第２のプロセッサとの間に接続され上記第１のプロセッサと上記第２のプロセッサとの間の同期をとって上記コピー線に上記コピー信号を供給するコントローラとを具備する。これにより、コピー線にコピー信号を供給することにより第１の状態保持手段の保持状態を第２の状態保持手段にコピーするメモリ装置を共有メモリとするマルチプロセッサシステムを提供する。
【００１８】
【発明の実施の形態】
次に本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
図１を参照すると、本発明におけるメモリ回路の実施の形態は、一例として、メモリ装置の一部として構成される。メモリ装置３０は、メモリ回路３５と、プロセッサＡ１１に接続するリードライト回路Ａ３１およびデコーダＡ３３と、プロセッサＢ１２に接続するリードライト回路Ｂ３２およびデコーダＢ３４とから構成される。リードライト回路Ａ３１およびリードライト回路Ｂ３２は、メモリ回路３５にデータを書き込みまたはメモリ回路３５からデータを読み出すために使用される。デコーダＡ３３およびデコーダＢ３４はメモリ回路３５へアクセスするためのアドレスをデコード（解読）し、該当するワード線を選択するために使用される。
【００２０】
プロセッサＡ１１およびプロセッサＢ１２はメモリ装置３０を共有メモリとしてマルチプロセッサシステムを構成する。コントローラ２０は、プロセッサＡ１１とプロセッサＢ１２との間の同期をとり、コピー信号をメモリ回路３５に出力する。
【００２１】
メモリ回路３５は、１ワード当りＮビット（Ｎは１以上の整数）で、Ｍワード（Ｍは１以上の整数）のデータを保持する。ここでは、説明上の便宜のため、その一部分について注目して発明の原理を説明する。図２を参照すると、メモリ回路３５の一部分は、メモリセルＡ１０００とメモリセルＢ２０００とがコピー回路Ａ３１００およびコピー回路Ｂ３２００により接続されている。メモリセルＡ１０００にはビット線Ａ６１１とその反転信号線であるビット線Ａ６１２とが接続されている。同様に、メモリセルＢ２０００にはビット線Ｂ６２１とその反転信号線であるビット線Ｂ６２２とが接続されている。このように、これらビット線はデータを入出力する入出力線としての機能を有する。
【００２２】
また、メモリセルＡ１０００にはワード線Ａ５１１が接続されており、このワード線Ａ５１１をアクティブ、すなわち論理真値にすることによってメモリセルＡ１０００内の入出力端子がビット線Ａ６１１と、その反転入出力端子がビット線Ａ６１２とそれぞれ通電する。同様に、メモリセルＢ２０００にはワード線Ｂ５２１が接続されており、このワード線Ｂ５２１をアクティブにすることによってメモリセルＢ２０００内の入出力端子がビット線Ｂ６２１と、その反転入出力端子がビット線Ｂ６２２とそれぞれ通電する。このように、これらワード線はメモリセルを選択する選択線としての機能を有する。
【００２３】
コピー回路Ａ３１００はコピー線Ａ９１１に接続されており、このコピー線Ａ９１１をアクティブにすることによってメモリセルＢ２０００の保持する値がメモリセルＡ１０００にコピーされる。同様に、コピー回路Ｂ３２００はコピー線Ｂ９２１に接続されており、このコピー線Ｂ９２１をアクティブにすることによってメモリセルＡ１０００の保持する値がメモリセルＢ２０００にコピーされる。
【００２４】
ワード線Ａ５１１はデコーダＡ３３に接続し、ワード線Ｂ５２１はデコーダＢ３４に接続する。例えば、デコーダＡ３３はプロセッサＡ１１から与えられたアドレスをデコードして、該当するワード線Ａ５１１に選択信号を供給する。すなわち、これによりワード線Ａ５１１がアクティブになる。このように、ワード線Ａ５１１およびワード線Ｂ５２１はデコーダＡ３３およびＢ３４から選択信号が供給されるものであり、信号の流れは一方向である。
【００２５】
コピー線Ａ９１１およびＢ９２１はコントローラ２０に接続する。コントローラ２０はプロセッサＡ１１とプロセッサＢ１２との間の同期をとった上で、これらコピー線Ａ９１１またはＢ９２１にコピー信号を供給する。すなわち、コピー線Ａ９１１をアクティブにするとメモリセルＢ２０００の保持する値がメモリセルＡ１０００にコピーされ、コピー線Ｂ９２１をアクティブにするとメモリセルＡ１０００の保持する値がメモリセルＢ２０００にコピーされる。このように、コピー線Ａ９１１およびＢ９２１はコントローラ２０からコピー信号が供給されるものであり、信号の流れは一方向である。
【００２６】
ビット線Ａ６１１および６１２は互いに反転信号を伝達する役割を有する。すなわち、ビット線Ａ６１１が論理真（ＴＲＵＥ）値を伝達する場合にはビット線６１２は論理偽（ＦＡＬＳＥ）値を伝達する。ビット線Ｂ６２１および６２２の関係も同様である。ビット線Ａ６１１および６１２はリードライト回路Ａ３１に接続し、ビット線Ｂ６２１および６２２はリードライト回路Ｂ３２に接続する。例えば、メモリセルＡ１０００へデータを書き込む場合にはリードライト回路Ａ３１がビット線Ａ６１１および６１２に所望のデータを供給し、メモリセルＡ１０００がこれを保持する。一方、メモリセルＡ１０００からデータを読み出す場合にはメモリセルＡ１０００の保持するデータがビット線Ａ６１１および６１２に出力され、リードライト回路Ａ３１がこれを検知する。ビット線Ｂ６２１および６２２も同様である。このように、ビット線Ａ６１１および６１２とビット線Ｂ６２１および６２２はメモリセルＡ１０００およびＢ２０００とリードライト回路Ａ３１およびＢ３２の両者からデータが供給されるものであり、信号の流れは双方向である。
【００２７】
次に本発明の実施の形態におけるメモリ回路の具体例について説明する。
【００２８】
図３を参照すると、本発明の実施の形態におけるメモリ回路の第１の具体例は、メモリセルＡ１０００（図２）として、インバータ１０１および１０２からなるフリップフロップ１００と、トランジスタ１１０および１２０とを備える。フリップフロップ１００は外部から信号が与えられない限り一定の状態を保持する。すなわち、フリップフロップ１００は状態保持手段としての機能を有する。トランジスタ１１０はフリップフロップ１００とビット線Ａ６１１との間に接続され、トランジスタ１２０はフリップフロップ１００とビット線Ａ６１２との間に接続される。フリップフロップ１００とトランジスタ１１０との接続点を入出力端子１０９とし、フリップフロップ１００とトランジスタ１２０との接続点を（図示しない）反転入出力端子とする。反転入出力端子は入出力端子１０９の反転信号を伝達する。トランジスタ１１０および１２０はそれぞれのゲートをワード線Ａ５１１に接続し、このワード線Ａ５１１がアクティブ、すなわち論理真値のときにフリップフロップ１００とビット線Ａ６１１および６１２とを通電する。すなわち、これらトランジスタ１１０および１２０はトランスファゲート（スイッチ手段）としての機能を有する。これらトランジスタ１１０および１２０として、例えば、ＮチャネルＭＯＳトランジスタを用いた場合、論理真値として電源レベルの電圧を与えると通電し、論理偽値として接地レベルの電圧を与えると遮断する。
【００２９】
また、図３における第１の具体例では、メモリセルＢ２０００（図２）として、インバータ２０１および２０２からなるフリップフロップ２００と、トランジスタ２１０および２２０とを備える。これらは上述のメモリセルＡ１０００（図２）と同様であり、フリップフロップ２００は外部から信号が与えられない限り一定の状態を保持する。トランジスタ２１０はフリップフロップ２００とビット線Ｂ６２１との間に接続され、トランジスタ２２０はフリップフロップ２００とビット線Ｂ６２２との間に接続される。フリップフロップ２００とトランジスタ２１０との接続点を入出力端子２０９とし、フリップフロップ２００とトランジスタ２２０との接続点を（図示しない）反転入出力端子とする。反転入出力端子は入出力端子２０９の反転信号を伝達する。トランジスタ２１０および２２０はそれぞれのゲートをワード線Ｂ５２１に接続し、このワード線Ｂ５２１がアクティブのときにフリップフロップ２００とビット線Ｂ６２１および６２２とを通電する。
【００３０】
また、図３における第１の具体例では、コピー回路Ｂ３２００（図２）として、回路３２１０および３２２０を備える。回路３２１０は、フリップフロップ２００の入出力端子２０９と接地端子、すなわち論理偽値端子との間に直列に接続されたトランジスタ３２１２および３２１１と、フリップフロップ１００の反転入出力端子とトランジスタ３２１１のゲートとの間に接続されたトランジスタ３２１３とを備える。トランジスタ３２１２および３２１３のゲートにはコピー線Ｂ９２１が接続されている。このコピー線Ｂ９２１がアクティブ、すなわち論理真値のときには、まずトランジスタ３２１２および３２１３が通電する。このときフリップフロップ１００の反転入出力端子が論理真値を示していればトランジスタ３２１１も通電するので、結果としてフリップフロップ２００の入出力端子２０９と接地端子とが通電する。従って、フリップフロップ１００の入出力端子１０９の値とフリップフロップ２００の入出力端子２０９の値とが等しくなる。このように、回路３２１０は、フリップフロップ１００の反転入出力端子が論理真値を示しているときに（フリップフロップ１００の入出力端子１０９が論理偽値を示しているときに）フリップフロップ２００の入出力端子２０９を論理偽値にする機能を有する。
【００３１】
一方、回路３２２０は、フリップフロップ２００の反転入出力端子と接地端子との間に直列に接続されたトランジスタ３２２２および３２２１と、フリップフロップ１００の入出力端子１０９とトランジスタ３２２１のゲートとの間に接続されたトランジスタ３２２３とを備える。トランジスタ３２２２および３２２３のゲートにはコピー線Ｂ９２１が接続されている。このコピー線Ｂ９２１がアクティブ、すなわち論理真値のときには、まずトランジスタ３２２２および３２２３が通電する。このときフリップフロップ１００の入出力端子１０９が論理真値を示していればトランジスタ３２２１も通電するので、結果としてフリップフロップ２００の反転入出力端子と接地端子とが通電する。従って、フリップフロップ１００の入出力端子１０９の値とフリップフロップ２００の入出力端子２０９の値とが等しくなる。このように、回路３２２０は、フリップフロップ１００の入出力端子１０９が論理真値を示しているときにフリップフロップ２００の反転入出力端子を論理偽値にする（フリップフロップ２００の入出力端子２０９を論理真値にする）機能を有する。
【００３２】
なお、この第１の具体例で用いたトランジスタ３２１３および３２２３は電気特性を鑑みて付加したものに過ぎず、理論的にはこれらトランジスタ３２１３および３２２３を設けなくてもコピー回路として動作させることができる。従って、この第１の具体例では、１ビット当り４個から６個のトランジスタを一方向のコピー回路として使用することになる。
【００３３】
図４は、図３に示した第１の具体例における動作例である。
【００３４】
クロックＴ１の前半サイクルにてビット線Ａ６１１およびＢ６２１を所定の値にセットしておいて、後半サイクルにてワード線Ａ５１１およびＢ５２１を同時にアクティブにすると、フリップフロップ１００および２００にはそれぞれビット線Ａ６１１およびＢ６２１に与えられた状態が保持される。図４の例では、フリップフロップ１００の入出力端子１０９には論理真値が、フリップフロップ２００の入出力端子２０９には論理偽値が表れる。そして、クロックＴ３の前半サイクルでコピー線Ｂ９２１をアクティブにすると、フリップフロップ２００の入出力端子２０９に論理真値が表れる。これは前述の回路３２２０の働きによるものである。
【００３５】
また、クロックＴ５の前半サイクルにてビット線Ａ６１１およびＢ６２１に論理偽値および論理真値をそれぞれ与えておいて、後半サイクルにてワード線Ａ５１１およびＢ５２１を同時にアクティブにすると、これらの値がそれぞれフリップフロップ１００および２００に保持される。そして、クロックＴ７の前半サイクルでコピー線Ｂ９２１を再びアクティブにすると、フリップフロップ２００の入出力端子２０９に論理偽値が表れる。これは前述の回路３２１０の働きによるものである。
【００３６】
なお、この第１の具体例ではコピー回路Ｂ３２００について説明したが、同様にコピー回路Ａ３１００を設けることができる。
【００３７】
また、コピー回路Ｂ３２００において論理偽値端子としての接地端子を用いたが、論理真値端子としての電源端子を用いることができる。図５がその適用例である。この例では、フリップフロップ１００の入出力端子１０９が論理真値を示しているときにコピー線Ｂ９２１をアクティブにすると、トランジスタ３２１１、３２１２および３２１３の全てが通電するので、フリップフロップ２００の入出力端子２０９と電源端子とが通電する。従って、フリップフロップ１００の入出力端子１０９の値とフリップフロップ２００の入出力端子２０９の値とが等しくなる。一方、フリップフロップ１００の反転入出力端子が論理真値を示しているときにコピー線Ｂ９２１をアクティブにすると、トランジスタ３２２１、３２２２および３２２３の全てが通電するので、フリップフロップ２００の反転入出力端子と電源端子とが通電する。従って、この場合も結果的にフリップフロップ１００の入出力端子１０９の値とフリップフロップ２００の入出力端子２０９の値とが等しくなる。
【００３８】
図６を参照すると、本発明の実施の形態におけるメモリ回路の第２の具体例は、メモリセルＡ１０００およびＢ２０００（図２）を有する点は図３の第１の具体例と同様である。また、コピー回路Ｂ３２００（図２）の中の回路３２２０についても第１の具体例と同様であり、フリップフロップ１００の入出力端子１０９が論理真値を示しているときにフリップフロップ２００の反転入出力端子を論理偽値にする（フリップフロップ２００の入出力端子２０９を論理真値にする）機能を有する。
【００３９】
コピー回路Ｂ３２００（図２）の中の回路３２１０は、フリップフロップ２００の入出力端子２０９と接地端子、すなわち論理偽値端子との間に接続されたトランジスタ３２１４を備える。このトランジスタ３２１４のゲートにはプリセット線Ｂ９４１が接続されており、このプリセット線Ｂ９４１がアクティブになるとフリップフロップ２００の入出力端子２０９と接地端子とを通電する。これにより、フリップフロップ２００の入出力端子２０９は論理偽値にリセットされる。
【００４０】
これら回路３２１０および３２２０を利用することにより、メモリセルＡ１０００からメモリセルＢ２０００へのコピー動作が実現できる。すなわち、まず始めにプリセット線Ｂ９４１をアクティブにすることによってフリップフロップ２００の入出力端子２０９を論理偽値にリセットしておき、代わってコピー線Ｂ９２１をアクティブにする。すると、フリップフロップ１００の入出力端子１０９が論理真値を示していればフリップフロップ２００の入出力端子２０９を論理真値にするが、フリップフロップ１００の入出力端子１０９が論理偽値を示していればそれ以上の動作はせずフリップフロップ２００の入出力端子２０９は論理偽値のままである。従って、結果的にこの手順によってメモリセルＡ１０００からメモリセルＢ２０００へのコピー動作が実現できる。
【００４１】
なお、この第２の具体例で用いたトランジスタ３２２３は第１の具体例と同様に電気特性を鑑みて付加したものに過ぎず、理論的にはこのトランジスタ３２２３を設けなくてもコピー回路として動作させることができる。従って、この第２の具体例では、１ビット当り３個から４個のトランジスタを一方向のコピー回路として使用することになる。
【００４２】
図７は、図６に示した第２の具体例における動作例である。
【００４３】
クロックＴ１の前半サイクルにてビット線Ａ６１１およびＢ６２１を所定の値にセットしておいて、後半サイクルにてワード線Ａ５１１およびＢ５２１を同時にアクティブにすると、フリップフロップ１００および２００にはそれぞれビット線Ａ６１１およびＢ６２１に与えられた状態が保持される。図７の例では、フリップフロップ１００の入出力端子１０９およびフリップフロップ２００の入出力端子２０９にはともに論理真値が表れる。そして、クロックＴ３の前半サイクルでプリセット線Ｂ９４１をアクティブにするとフリップフロップ２００の入出力端子２０９に論理偽値が表れる。これは前述の回路３２１０の働きによるものである。続いてクロックＴ３の後半サイクルでコピー線Ｂ９２１をアクティブにすると、再びフリップフロップ２００の入出力端子２０９に論理真値が表れる。これは前述の回路３２２０の働きによるものである。
【００４４】
また、クロックＴ５の前半サイクルにてビット線Ａ６１１およびＢ６２１に論理偽値および論理真値をそれぞれ与えておいて、後半サイクルにてワード線Ａ５１１およびＢ５２１を同時にアクティブにすると、これらの値がそれぞれフリップフロップ１００および２００に保持される。そして、クロックＴ７の前半サイクルでプリセット線Ｂ９４１をアクティブにするとフリップフロップ２００の入出力端子２０９に論理偽値が表れるが、この時点で論理偽値となっているため後半サイクルでコピー線Ｂ９２１を再びアクティブにしても、フリップフロップ２００の入出力端子２０９に変化はない。
【００４５】
なお、この第２の具体例ではコピー回路Ｂ３２００について説明したが、同様にコピー回路Ａ３１００を設けることができる。
【００４６】
また、コピー回路Ｂ３２００において論理偽値端子としての接地端子を用いたが、論理真値端子としての電源端子を用いることができる。図８がその適用例である。この例では、まずプリセット線Ｂ９４１をアクティブにすると、トランジスタ３２２４が通電するので、フリップフロップ２００の反転入出力端子と電源端子とが通電する。これにより、フリップフロップ２００の入出力端子２０９は論理偽値になる。一方、フリップフロップ１００の入出力端子１０９が論理真値を示しているときにコピー線Ｂ９２１をアクティブにすると、トランジスタ３２１１、３２１２および３２１３の全てが通電するので、フリップフロップ２００の入出力端子２０９と電源端子とが通電する。これにより、フリップフロップ２００の入出力端子２０９は論理真値になる。従って、フリップフロップ１００の入出力端子１０９の値とフリップフロップ２００の入出力端子２０９の値とが結果的に等しくなる。
【００４７】
図９を参照すると、本発明の実施の形態におけるメモリ回路の第３の具体例は、メモリセルＡ１０００およびＢ２０００（図２）を有する点はこれまでの具体例と同様である。また、コピー回路Ｂ３２００（図２）は、フリップフロップ１００の入出力端子１０９とフリップフロップ２００の入出力端子２０９とを接続するトランジスタ３２０１と、フリップフロップ２００の入出力端子２０９部分に設けられたトランジスタ３２０２とを備える。トランジスタ３２０２は、インバータ２０１の入力端子とインバータ２０２の出力端子との間に接続されており、このトランジスタ３２０２が通電することによってフリップフロップ２００としての機能を果たす。トランジスタ３２０１のベースはコピー線Ｂ９２１に接続され、トランジスタ３２０２のベースはコピー線Ｂ９２１の反転信号線であるコピー線Ｂ９２２に接続される。
【００４８】
コピー線Ｂ９２１が論理真値になると、これに伴いコピー線Ｂ９２２は論理偽値になる。すると、トランジスタ３２０２は遮断して、フリップフロップ２００のループを切断する。一方、トランジスタ３２０１は通電するので、フリップフロップ１００の入出力端子１０９とフリップフロップ２００の入出力端子２０９とが通電する。従って、これによりフリップフロップ２００の入出力端子２０９にはフリップフロップ１００の入出力端子１０９の値が設定される。そして、再びコピー線Ｂ９２１が論理偽値になると、これに伴いコピー線Ｂ９２２は論理真値になって、フリップフロップ２００はフリップフロップ１００と同じ状態を保持するようになる。
【００４９】
図１０は、図９に示した第３の具体例における動作例である。
【００５０】
クロックＴ１の前半サイクルにてビット線Ａ６１１およびＢ６２１を所定の値にセットしておいて、後半サイクルにてワード線Ａ５１１およびＢ５２１を同時にアクティブにすると、フリップフロップ１００および２００にはそれぞれビット線Ａ６１１およびＢ６２１に与えられた状態が保持される。図１０の例では、フリップフロップ１００の入出力端子１０９には論理真値が、フリップフロップ２００の入出力端子２０９には論理偽値が表れる。そして、クロックＴ３の前半サイクルでコピー線Ｂ９２１を論理真値にしてコピー線Ｂ９２２を論理偽値にすると、フリップフロップ２００の入出力端子２０９に論理真値が表れる。これは前述の回路３２００において、トランジスタ３２０２がフリップフロップ２００を切断してトランジスタ３２０１がフリップフロップ１００の入出力端子１０９とフリップフロップ２００の入出力端子２０９とを通電したことによるものである。
【００５１】
また、クロックＴ５の前半サイクルにてビット線Ａ６１１およびＢ６２１に論理偽値および論理真値をそれぞれ与えておいて、後半サイクルにてワード線Ａ５１１およびＢ５２１を同時にアクティブにすると、これらの値がそれぞれフリップフロップ１００および２００に保持される。そして、クロックＴ７の前半サイクルで再びコピー線Ｂ９２１を論理真値にしてコピー線Ｂ９２２を論理偽値にすると、フリップフロップ２００の入出力端子２０９に論理偽値が表れる。これも上述の回路３２００の働きによるものである。
【００５２】
なお、この第３の具体例では、図９に示したとおり、１ビット当り２個のトランジスタで一方向のコピー回路を実現している。図９ではコピー回路Ｂ３２００について説明したが、同様にコピー回路Ａ３１００を設けて両方向のコピー回路として実現することができる。図１１がその適用例である。この例では、図９の例に加えて、コピー回路Ａ３１００として、フリップフロップ１００の反転入出力端子とフリップフロップ２００の反転入出力端子とを接続するトランジスタ３１０１と、フリップフロップ１００の反転入出力端子部分に設けられたトランジスタ３１０２とを備える。トランジスタ３１０２は、インバータ１０１の出力端子とインバータ１０２の入力端子との間に接続されており、このトランジスタ３１０２が通電することによってフリップフロップ１００としての機能を果たす。トランジスタ３１０１のベースはコピー線Ａ９１１に接続され、トランジスタ３１０２のベースはコピー線Ａ９１１の反転信号線であるコピー線Ａ９１２に接続される。
【００５３】
コピー線Ａ９１１が論理真値になると、これに伴いコピー線Ａ９１２は論理偽値になる。すると、トランジスタ３１０２は遮断して、フリップフロップ１００のループを切断する。一方、トランジスタ３１０１は通電するので、フリップフロップ１００の反転入出力端子とフリップフロップ２００の反転入出力端子とが通電する。従って、これによりフリップフロップ１００の反転入出力端子にはフリップフロップ２００の反転入出力端子の値が設定される。そして、再びコピー線Ａ９１１が論理偽値になると、これに伴いコピー線Ａ９１２は論理真値になって、フリップフロップ１００はフリップフロップ２００と同じ状態を保持するようになる。
【００５４】
図１２は、図１１に示した第３の具体例の変形例における動作例である。
【００５５】
クロックＴ１の前半サイクルにてビット線Ａ６１１およびＢ６２１を所定の値にセットしておいて、後半サイクルにてワード線Ａ５１１およびＢ５２１を同時にアクティブにすると、フリップフロップ１００および２００にはそれぞれビット線Ａ６１１およびＢ６２１に与えられた状態が保持される。図１２の例では、フリップフロップ１００の入出力端子１０９には論理真値が、フリップフロップ２００の入出力端子２０９には論理偽値が表れる。そして、クロックＴ３の前半サイクルでコピー線Ｂ９２１を論理真値にしてコピー線Ｂ９２２を論理偽値にすると、フリップフロップ１００の状態がフリップフロップ２００にコピーされ、フリップフロップ２００の入出力端子２０９に論理真値が表れる。これは前述の回路３２００の働きによるものである。
【００５６】
また、クロックＴ５の前半サイクルにてビット線Ａ６１１およびＢ６２１に論理偽値および論理真値をそれぞれ与えておいて、後半サイクルにてワード線Ａ５１１およびＢ５２１を同時にアクティブにすると、これらの値がそれぞれフリップフロップ１００および２００に保持される。そして、クロックＴ７の前半サイクルでコピー線Ａ９１１を論理真値にしてコピー線Ａ９１２を論理偽値にすると、今度はフリップフロップ２００の状態がフリップフロップ１００にコピーされ、フリップフロップ１００の入出力端子１０９に論理真値が表れる。これは上述の回路３１００の働きによるものである。
【００５７】
このように、図１１の例では、１ビット当り４個のトランジスタでフリップフロップ１００とフリップフロップ２００との間の両方向のコピー回路を実現している。
【００５８】
次に、本発明によるメモリ回路を利用したマルチプロセッサシステムの適用例について説明する。
【００５９】
図１３を参照すると、本発明におけるマルチプロセッサシステムの第１の適用例は、プロセッサＡ１１およびＢ１２と、これらプロセッサＡ１１およびＢ１２に接続するメモリ装置３０と、プロセッサＢ１２に接続する表示装置Ｂ４２とを備える。プロセッサＡ１１およびＢ１２はメモリ装置３０を共有メモリとして使用する。また、図１３には示していないが、図１のコントローラ２０がプロセッサＡ１１とプロセッサＢ１２との間を接続し、両者の同期をとった上でコピー信号をメモリ装置３０に出力する。
【００６０】
このマルチプロセッサシステムにおいて実行対象となるアプリケーションの一例としてグラフィックス処理を採り上げる。この第１の適用例では、プロセッサＡ１１が例えばテクスチャマッピング等の演算処理を行い、プロセッサＢ１２がその演算結果に基づき表示装置Ｂ４２への表示処理を行うものとする。すなわち、プロセッサＡ１１が演算サーバとしての役割を有しプロセッサＢ１２が表示サーバとしての役割を有する。
【００６１】
図１４は第１の適用例における動作の流れを示す図である。プロセッサＡ１１が行った演算処理１の結果は、コントローラ２０において同期がとられた後でコピー回路Ｂ３２００（図２）によってメモリセルＡ１０００からメモリセルＢ２０００へコピーされることにより、プロセッサＢ１２に伝えられる。これにより、プロセッサＢ１２は演算処理１の結果を用いて表示装置Ｂ４２への表示処理１を行う。このプロセッサＢ１２における表示処理１と並行して、プロセッサＡ１１は引き続いて表示処理２を行う。このプロセッサＡ１１が行った演算処理２の結果は、同様にコントローラ２０において同期がとられた後でプロセッサＢ１２に伝えられる。これにより、プロセッサＢ１２は演算処理２の結果を用いて表示装置Ｂ４２への表示処理２を行う。
【００６２】
このように、図１３のマルチプロセッサシステムの第１の適用例では、演算サーバとしてのプロセッサＡ１１と表示サーバとしてのプロセッサＢ１２とを並列に動作させることができる。
【００６３】
図１５を参照すると、本発明におけるマルチプロセッサシステムの第２の適用例は、プロセッサＡ１１およびＢ１２と、これらプロセッサＡ１１およびＢ１２に接続するメモリ装置３０と、プロセッサＡ１１に接続する表示装置Ａ４１と、プロセッサＢ１２に接続する表示装置Ｂ４２とを備える。プロセッサＡ１１およびＢ１２はメモリ装置３０を共有メモリとして使用する。また、図１５には示していないが、図１のコントローラ２０がプロセッサＡ１１とプロセッサＢ１２との間を接続し、両者の同期をとった上でコピー信号をメモリ装置３０に出力する。
【００６４】
この第２の適用例では、プロセッサＡ１１が演算処理を行ってその演算結果に基づき表示装置Ａ４１への表示処理を行うものとする。そして、プロセッサＢ１２はプロセッサＡ１１の演算処理の結果を引き継いで次の演算処理を行ってその演算結果に基づき表示装置Ｂ４２への表示処理を行うものとする。すなわち、プロセッサＡ１１およびＢ１２の両者がともに演算サーバおよび表示サーバとしての役割を有する。
【００６５】
図１６は第２の適用例における動作の流れを示す図である。プロセッサＡ１１が行った演算処理１の結果は、そのままプロセッサＡ１１における表示装置Ａ４１への表示処理１に用いられるとともに、コントローラ２０において同期がとられた後でコピー回路Ｂ３２００（図２）によってメモリセルＡ１０００からメモリセルＢ２０００へコピーされることにより、プロセッサＢ１２に伝えられる。これにより、プロセッサＡ１１における表示装置Ａ４１への表示処理１と並行して、プロセッサＢ１２は演算処理１の結果を用いて演算処理２を行う。プロセッサＢ１２が行った演算処理２の結果は、そのままプロセッサＢ１１における表示装置Ｂ４２への表示処理２に用いられるとともに、コントローラ２０において同期がとられた後でコピー回路Ａ３１００（図２）によってメモリセルＢ２０００からメモリセルＡ１０００へコピーされることにより、プロセッサＡ１１に伝えられる。これにより、プロセッサＢ１２における表示装置Ｂ４２への表示処理２と並行して、プロセッサＡ１１は演算処理２の結果を用いて演算処理３を行う。
【００６６】
このように、図１５のマルチプロセッサシステムの第２の適用例では、演算サーバおよび表示サーバの両機能を提供するプロセッサＡ１１とプロセッサＢ１２とを並列に動作させることができる。
【００６７】
このように、本発明の実施の形態によれば、コピー線Ｂ９２１のコピー信号に応答してメモリセルＡ１０００に保持された内容をメモリセルＢ２０００にコピーするコピー回路Ｂ３２００を設けたことにより、ビット線Ａ６１１および６１２によるメモリセルＡ１０００へのアクセスと並行して、ある時点におけるメモリセルＡ１０００の保持内容をビット線Ｂ６２１および６２２を介してメモリセルＢ２０００からアクセスすることができる。また、同様に、コピー回路Ａ３１００を設けたことにより、メモリセルＢ２０００へのアクセスと並行して、ある時点におけるメモリセルＢ２０００の保持内容をメモリセルＡ１０００からアクセスすることができる。
【００６８】
また、このコピー回路Ａ３１００およびＢ３２００によるコピー操作は、メモリセルＡ１０００およびＢ２０００のワード線Ａ５１１およびＢ５２１がアクティブでない期間であれば動作可能である。従って、例えばクロックサイクルの前半でビット線Ａ６１１またはＢ６２１をプリチャージして後半でワード線Ａ５１１またはＢ５２１をアクティブにするメモリ装置であれば、クロックサイクルの前半にコピー操作を行うようにすればコピー操作に要する時間を隠蔽することができる。
【００６９】
なお、上述の実施の形態では、トランジスタとしてＮチャネルＭＯＳトランジスタを想定して説明したが、これに限られることなくＰチャネルＭＯＳトランジスタやバイポーラ型トランジスタ等を適宜用いることができるのはいうまでもない。
【００７０】
【発明の効果】
以上の説明で明らかなように、本発明によると、コピー操作を行うまでは各メモリセルの入出力線から別々の値が参照され、コピー操作が終了するとその時点での一方のメモリセルの値が他方のメモリセルから並行して参照できるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるマルチプロセッサシステムの構成例を示すブロック図である。
【図２】本発明の実施の形態によるメモリ回路の原理を示す図である。
【図３】本発明の実施の形態におけるメモリ回路の第１の具体例を示す図である。
【図４】本発明の実施の形態におけるメモリ回路の第１の具体例における動作を示す図である。
【図５】本発明の実施の形態におけるメモリ回路の第１の具体例の変形例を示す図である。
【図６】本発明の実施の形態におけるメモリ回路の第２の具体例を示す図である。
【図７】本発明の実施の形態におけるメモリ回路の第２の具体例における動作を示す図である。
【図８】本発明の実施の形態におけるメモリ回路の第２の具体例の変形例を示す図である。
【図９】本発明の実施の形態におけるメモリ回路の第３の具体例を示す図である。
【図１０】本発明の実施の形態におけるメモリ回路の第３の具体例における動作を示す図である。
【図１１】本発明の実施の形態におけるメモリ回路の第３の具体例の変形例を示す図である。
【図１２】本発明の実施の形態におけるメモリ回路の第３の具体例の変形例における動作を示す図である。
【図１３】本発明の実施の形態のマルチプロセッサシステムへの第１の適用例を示す図である。
【図１４】本発明の実施の形態のマルチプロセッサシステムへの第１の適用例における処理の流れを示す図である。
【図１５】本発明の実施の形態のマルチプロセッサシステムへの第２の適用例を示す図である。
【図１６】本発明の実施の形態のマルチプロセッサシステムへの第２の適用例における処理の流れを示す図である。
【符号の説明】
１１，１２　プロセッサ
２０　コントローラ
３０　メモリ装置
３１，３２　リードライト回路
３３，３４　デコーダ
３５　メモリ回路
４１，４２　表示装置
１００，２００　フリップフロップ
１０９，２０９　入出力端子
１１０，１２０，２１０，２２０　トランジスタ
５１１，５２１　ワード線
６１１，６１２，６２１，６２２　ビット線
９１１，９１２，９２１，９２２　コピー線
１０００，２０００　メモリセル
３１００，３２００　コピー回路
３１０１，３１０２，３２０１，３２０２　トランジスタ
３２１１，３２１２，３２１３，３２１４　トランジスタ
３２２１，３２２２，３２２３，３２２４　トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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