(57)【要約】【課題】通常セルに欠陥がなく、冗長セル自身に欠陥があった場合にはその都度、ヒューズを切断する必要があり、手間がかかる。【解決手段】半導体記憶装置は、メモリセルおよび冗長セル部に対し、電源及びビット線負荷の電源供給経路への電源供給を切断するためにヒューズ回路をそれぞれ有し、ヒューズを切断しない通常使用時に、メモリセルおよび冗長セルに電源を供給していたが、冗長セル部に対し、通常使用時に電源を遮断し、冗長使用時にヒューズ切断により、電源を供給するような手段（６０）を備えた。【選択図】　　　　図１
2004030727.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルおよび冗長セル部の電源及び前記メモリセル及び前記冗長セル部に接続されるビット線負荷の電源供給経路への電源供給を止めるヒューズ回路を有する半導体記憶装置において、
冗長セル部に対しては、通常使用時に電源を遮断し、冗長使用時にヒューズ切断により、電源を供給する第１の手段を備えたことを特徴とする半導体記憶装置。
【請求項２】
更に、ヒューズ未切断時に冗長セル部に対しては電源供給を随意にＯＮ、ＯＦＦできる第２の手段を備えた請求項１記載の半導体記憶装置。
【請求項３】
メモリセルに対しては、電源を供給する通常使用時の状態で、電源供給を随意にＯＮ、ＯＦＦできる第３の手段を備えた請求項１もしくは２記載の半導体記憶装置。
【請求項４】
上記第１の手段は、ヒューズ回路の出力部に挿入したインバータである請求項１記載の半導体記憶装置。
【請求項５】
上記第１の手段は、ヒューズ回路の出力部に挿入したＮＯＲ回路であり、上記第２の手段は、前記ＮＯＲ回路の他方の入力部に、ＨもしくはＬを入力できる入力パッドを接続したものである請求項２もしくは３に記載の半導体記憶装置。
【請求項６】
上記第３の手段は、ヒューズ回路の出力部にＮＯＲ回路を挿入し、前記ＮＯＲ回路の他方の入力部に、ＨもしくはＬを入力できる入力パッドを接続したものである請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、メモリセルの電源及びビット線負荷の電源供給経路に電源を切断するヒューズをもつ半導体記億装置の冗長メモリセル部の電源供給の回路構成に関するものである。
【０００２】
【従来の技術】
図７は従来の半導体記憶装置の一例を示すブロック図である。１は行アドレス入力、２は行アドレス入力１を増幅または反転するための行アドレス・バッファ、３は行アドレス入力１に与えられた行アドレス信号を複合化するための行アドレス・デコーダ、４は列アドレス入力、５は列アドレス入力４を増幅または反転するための列アドレス・バッファ、６は列アドレス入力４に与えられた列アドレス信号を複合化するための列アドレス・デコーダである。
【０００３】
７は、情報を記憶するメモリセルがマトリクス状に配列されたメモリセルアレイ、８はマルチプレクサ、９は、マルチプレクサ８よりの小振幅の読み出し電圧を感知増幅するセンスアンプ、１０はセンスアンプ９の出力を更に半導体記憶装置の外部に取り出すレベルまで増幅するための出力データ・バッファ、１１は読み出しテータ出力、１２は書き込みデータ入力、１３は書き込みテータ入力に与えられた信号を増幅して前記マルチプレクサ８に供給する入力データ・バッファである。
【０００４】
１４はチップセレクト入力、１５は読み出し／書き込み制御入力、１６はチップ選択／非選択とデータ読み出し／書き込みモードに応じてセンスアンプ９、出力テータ・バッファ１０、書き込みデータ・バッファ１３などを制御する読み出し／書き込み制御回路である。
【０００５】
図８は図７の半導体記憶装置のメモリセルアレイ７の周辺部を示したものである。ここでは簡単のため２行２列のアレイ構成のものを示している。図８において、２０ａ，２０ｂと２１ａ，２１ｂとはそれぞれ対応するビット線対であり、２２と２３は行アドレス・デコーダ３の出力点に接続されたワード線、２４ａ〜２４ｄはワード線２２，２３とビット線対２０ａ，２０ｂと２１ａ，２１ｂとの交点に配置されたメモリセル、２５ａ，２５ｂと２６ａ，２６ｂは一端を電源電位１８に他端をビット線２０ａ、２０ｂ、２１ａ、２１ｂに接続したビット線負荷である。
【０００６】
２７ａ，２７ｂと２８ａ，２８ｂは、トランスファ・ゲートであり、列アドレス・デコ一ダ６の出力信号がゲートに入力され、ドレインまたはソースがそれぞれビット線２０ａ，２０ｂと２１ａ，２１ｂに接続され、図７のマルチプレクサ８を構成する。センスアンプ９は、Ｉ／０線対２９ａ，２９ｂの電位差を検出し、バッファ１０は、センスアンプ９の出力を増幅する。
【０００７】
図８の各メモリセル２４には、例えば図９（ａ）に示す高抵抗負荷型ＮＭＯＳメモリセルや、図９（ｂ）に示すＣＭＯＳ型メモリセルが用いられる。図９（ａ）、（ｂ）において、４１ａ，４１ｂはドレインを記憶ノード４５ａ，４６ｂに、ゲートを互いに他方のドレインに、ソースを１９に接続したＮチャネルのドライバ・トランジスタであり、４２ａ，４２ｂはドレインまたはソースを記憶ノード４５ａ、４５ｂに、ゲートをワード線２２または２３に、ソースまたはドレインをビット線２０または２１に接続したＮチャネルのアクセス・トランジスタである。
【０００８】
４３ａ，４３ｂは一端を電源電位１８に他端を記憶ノード４５ａ，４５ｂに接続した負荷抵抗、４４ａ，４４ｂはドレインを記憶ノードに、ゲートを互いに他のドレインに、ソースを電源電位１８に接続したＰチャネル・トランジスタである。つぎに動作について、図１０の動作タイミング図を参照し説明する。
【０００９】
Ａｉｎはアドレス入力、Ａｏｕｔはアドレス・バッファ出力、ＷＬはワード線、Ｉ／０はＩ／０線、ＳＡｏｕｔはセンスアンプ出力、Ｄｏｕｔはデータ出力である。メモりセル２４ａを選択する場合には、行アドレス入力１から選択すべきメモリセル２４ａが位置する行に対応した行アドレス信号が入力され、これにより、メモリセル２４ａが接続されたワード線２２が選択（例えばＨｉｇｈ）レベルになり、他のワード線２３は非選択（例えばＬｏｗ）レベルにされる。
【００１０】
同様にビット線の選択も列アドレス入力４から選択すべきメモりセル２４ａとそのメモリセル２４ａとが接続されたビット線対２０ａ，２０ｂが位置する列に対応した列アドレス信号が入力され、そのビット線対２０ａ，２０ｂに接続されたトランスファ・ゲート２７ａ，２７ｂのみが導通するので、選択されたビット線２０ａ，２０ｂのみＩ／０線対２９ａ，２９ｂに接続され、他のビット線２１ａ，２１ｂは非選択となりＩ／Ｏ線対２９ａ，２９ｂから切り離される。選択されたメモリセル２４ａの読み出し動作につき説明する。
【００１１】
いまメモリセルの記憶ノード４５ａがＨｉｇｈレベルであり、記憶ノード４５ｂがＬｏｗレベルであるとする。この時メモリセルの一方のドライバ・トランジスタ４１ａは非導通状態にあり、他のドライバ・トランジスタ４１ｂは導通状態にある。ワード線２２がＨｉｇｈで選択された状態にあるから、メモリセルのアクセス・トランジスタ４２ａ，４２ｂは共に導通状態にある。従って、Ｖｃｃ１８→ビット線負荷２５ｂ→ビット線２０ｂ→アクセス・トランジスタ４２ｂ→ドライバ・トランジスタ４１ｂ→接地１９の経路に直流電流が発生する。
【００１２】
しかしもう一方の経路電源Ｖｃｃ１８→ビット線負荷２５ａ→ビット線２０ａ→アクセス・トランジスタ４２ａ→ドライバ・トランジスタ４１ａ→接地１９の経路ではドライバ・トランジスタ４１ａが非導通であるので直流電流は流れない。この時直流電流の流れない方のビット線２０ａの電位は、ビット線負荷がＰチャネル・トランジスタで構成されていると、”Ｖｃｃ”となる。また、直流電涜の流れる方のビット線２０ａの電位は、ビット線のもつ時定数で傾きをもち少しずつＶｃｃから降下する。
【００１３】
このビット線の電位はトランスファ・ゲート２７ａ，２７ｂを介してＩ／Ｏ線２９ａ，２９ｂに現れ、これをセンスアンプ９により増幅し、さらに出力バッファ１０で増幅し、データ出力１１として読み出される。なお、読み出しの場合には入力データ・バッファ１３は読み出し／書き込み制御回路１６によりＩ／０線対２９ａ，２９ｂを駆動しないようにできている。
【００１４】
書き込みの場合には、Ｌｏｗデータを書き込む側のビット線の電位を強制的に低電位に引き下げ、他方のビット線の電位を高電位に引き上げることにより書き込みを行う。例えば、メモリセル２４ａに反転データを書き込むには、データ入力バッファ１３により一方のＩ／Ｏ線２９ａをＬｏｗレベルに、他方のＩ／Ｏ線２９ａをＨｉｇｈレベルにし、一方のビット線２０ａをＬｏｗレベルに、他方のビット線２０ａをＨｉｇｈレベルにして書き込み動作を行う。
【００１５】
図１１は図７のブロック図に対し、冗長メモリセル（２４ａ’、２４ｃ’）および各メモリセルの電源及びビット線負荷への電源供給経路を切断するためのトランジスタＴＲおよびそれらのトランジスタＴＲをオンオフさせるためのヒューズ回路５３を挿入したブロック図である。
【００１６】
ここで２４ｃのメモリセルが不良であった場合、アドレスプログラム回路５０中のヒューズを切断することでメモリセル２４ｃの列が選択されて、列選択信号５１が非活性“Ｌ”となり、代わりに冗長列活性化信号５２が活性化“Ｈ”され、メモリセル２４ｃの代わりに２４ｃ’が選択される。
【００１７】
メモリセル２４ｃ（図９（ｂ）とする）が４５ａと４５ｂの記憶ノード間がショートした場合やビット線とメモリセルのＧＮＤがショートして不良となった場合は上記冗長メモリセルで置換しても、ショート箇所で電流が常に流れ、スタンバイ電流不良となる。これを防ぐ為、ビット線負荷、メモリセルの電源を切断する為にヒューズ回路５３、５３’が付加されている。アドレスプログラム回路５０中のヒューズを切断するのと同時にヒューズ５３を切断することで電涜は流れなくなる。冗長部用のヒューズ回路５３’は通常ヒューズを切断することはない。
【００１８】
このように通常使用時では、各ヒューズ回路５３、５３’は、“Ｌ”を出力し、通常のメモリセルおよび冗長セルの双方に電源を供給していた。この場合の論理表を次に示す。
【表１】
2004030727.tif 000003
【００１９】
メモリの容量が多くなった場合メモリセルブロックは図１２のように複数のブロックで構成され、ここで冗長セルは全ブロック同時にブロック内の相対的に同一な箇所を置換する構成をとる。そのため各ブロックのブロック内の相対的に同一な列のビット線負荷とメモリセルの電源はそれぞれ接続され横方向に引き出されヒューズ回路５３を設けている。
【００２０】
【発明が解決しようとする課題】
以上のように構成されている半導体記憶装置でメモリセルの容量が大きくなるにつれ冗長セルの面積が増大してきている。そのため、通常メモリセルに欠陥がない場合でも冗長セルに欠陥がある確率が大きくなっており、先に述ベたように、メモリセル内の記憶ノード間がショート、あるいはビット線とＧＮＤがショートするような欠陥であった場合、通常メモリセルが全く問題なくても、スタンバイ電流不良となってしまう。
【００２１】
この発明は上記のような問題点を解消するためになされたもので、通常のメモリセルに欠陥がなく、冗長セルにのみスタンバイ不良となるような欠陥があった場合でもヒューズを切断することなく冗長部の電源を切断できる回路構成を得る事を目的としている。
【００２２】
【課題を解決するための手段】
請求項１の発明は、メモリセルおよび冗長セル部の電源及び前記メモリセル及び前記冗長セル部に接続されるビット線負荷の電源供給経路への電源供給を止めるヒューズ回路を有する半導体記憶装置において、冗長セル部に対しては、通常使用時に電源を遮断し、冗長使用時にヒューズ切断により、電源を供給する第１の手段を備えたことを特徴とする。
【００２３】
請求項２の発明は、請求項１の発明に対し、更に、ヒューズ未切断時に冗長セル部に対しては電源供給を随意にＯＮ、ＯＦＦできる第２の手段を備える。
【００２４】
請求項３の発明は、請求項１もしくは２の発明に対し、メモリセルに対しては、電源を供給する通常使用時の状態で、電源供給を随意にＯＮ、ＯＦＦできる第３の手段を備える。
【００２５】
【発明の実施の形態】
実施の形態１
図１に本発明の第１の実施形態を示しており、これは図１１の回路構成で、冗長部用のヒューズ回路５３’の出力部にインバータ６０を挿入したものである。図１１では、通常使用時、冗長部にも電源を供給していたが、この図１の回路構成では、通常使用時には、冗長列のビット線負荷および冗長メモリセルに電源が供給されない構成とし、冗長使用時に、ヒューズ回路５３’のヒューズを切断することで、冗長列のビット線負荷および冗長メモリセルヘ電源を供給する構成としている。
【００２６】
通常使用時では、各ヒューズ回路５３、５３’は、“Ｌ”を出力するが、その時、通常のメモリセルにのみ電源が供給され、冗長セルには電源は供給されない。このように、冗長部に対してはヒューズ回路５３’のヒューズを切断しなくとも最初から冗長部に電源が供給されない構成としている。この場合の論理表を次に示す。
【００２７】
【表２】
2004030727.tif 000004
【００２８】
実施の形態２
図２に本発明の第２の実施形態を示しており、これは図１の構成においてインバータ６０をＮＯＲ６１に変更し、そのＮＯＲ６１の一方の入力部には冗長セル部のヒューズ回路５３’の出力を、他方の入力部には入力パッドＰａｄを接続したものである。
【００２９】
入力パッドＰａｄに“Ｌ”を印加すれば、ヒューズ回路５３’よりの出力のみが反映され、インバータ６０を用いた図１の場合と同じように機能する。従って、ヒューズ回路５３’の“Ｌ”出力時は、冗長部に電源は供給されず、“Ｈ”出力時に電源が供給される。その“Ｌ”出力時に、入力パッドＰａｄにＷＴ時テスターより“Ｌ”を印加すれば、電源は未供給のままで変化はないが、“Ｈ”を印加すれば、冗長部に電源を供給する状態となる。
【００３０】
このように、通常使用時（Ｌ出力時）の状態で入力パッドＰａｄに“Ｈ”または“Ｌ”を印加することにより、冗長部を電源供給状態と、電源遮断状態とにすることができ、それぞれの状態でのスタンバイ電流値を測定し比較すれば、冗長部に異常があるかどうかが分かる。このテストで、冗長が使用できるかどうかを判断でき、これにより無駄な置換等を行わなくて済む。
【００３１】
アセンブリ時はこの入力パッドＰａｄはグランドパッドＧＮＤＰａｄにボンディングし、入力パッドＰａｄを“Ｌ”にしておく。この場合の論理表を次表に示す。通常メモリセルの動作は表２と同じになる。
【００３２】
【表３】
2004030727.tif 000005
【００３３】
実施の形態３
図３に本発明の第３の実施形態を示しており、これは図２の構成に対し更に、通常メモリセル列に対して、冗長部に設けたＮＯＲ６１および入力パッドＰａｄを設け、更に、ＮＯＲ６１の出力部にインバータ６２を挿入している。
【００３４】
この構成により、ウエハテスト時、通常メモリセル部の全ての電源を切断し、冗長部のみでスタンバイ電流を測定できる構成とし、異常感知の感度を上げることができる。この場合の論理表を次表に示す。冗長セルの動作は表３と同じになる。
【００３５】
【表４】
2004030727.tif 000006
【００３６】
実施の形態４
上記３種類の回路構成は図１１に示したような複数ブロックに対しても適用でき、その適用例を図４，５，６にそれぞれ示す。
【００３７】
【発明の効果】
請求項１の発明は、冗長セルの電源及びビット線負荷の電源供給経路に対し、通常使用時に電源を遮断し、冗長使用時にヒューズ切断により、電源を供給する手段を備えたので、通常使用時に、冗長部に電源が供給されないためヒューズ切断の手間を省け、また、ビット線負荷からメモリセルに流れ込むカラム電流が流れることがないため動作電流も少なくすることができる。
【００３８】
請求項２の発明は、冗長セル部に対しては、通常使用時に電源を遮断し、冗長使用時に電源を供給する第１の手段を備え、更に、電源を供給しない通常使用時の状態で、電源供給を随意にＯＮ、ＯＦＦできる第２の手段を備えたので、それらのＯＮ、ＯＦＦ状態でスタンバイ電流を測定し比較することにより、冗長部に異常があるかを判定できる。
【００３９】
請求項３の発明は、冗長セル部に対して、通常使用時に電源を遮断し、冗長使用時に電源を供給する第１の手段を備え、更に、電源を供給しない通常使用時の状態で、電源供給を随意にＯＮ、ＯＦＦできる第２の手段を備え、そして、メモリセルに対しては、電源を供給する通常使用時の状態で、電源供給を随意にＯＮ、ＯＦＦできる第３の手段を備えたので、通常のメモリセルをすべて電源ＯＦＦの状態で冗長部のスタンバイ電流を測定できるため、異常感知の感度を上げることができる。
【００４０】
請求項１の手段としては、請求項４にあるように、ヒューズ回路の出力部に挿入したインバータで容易に実現することができる。
請求項２および３の第１および第２の手段としては、請求項５にあるように、ヒューズ回路の出力部に挿入したＮＯＲ回路および前記ＮＯＲ回路の他方の入力部にＨもしくはＬを入力できる入力パッドを接続したものであり、簡単なデバイスで容易に実現できる。
請求項３の第３の手段としては、ヒューズ回路の出力部にＮＯＲ回路を挿入し、前記ＮＯＲ回路の他方の入力部に、ＨもしくはＬを入力できる入力パッドを接続したものであり、簡単なデバイスで実現できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態を示したメモリセルアレイ周辺部の回路図
【図２】この発明の第２の実施形態を示したメモリセルアレイ周辺部の回路図
【図３】この発明の第３の実施形態を示したメモリセルアレイ周辺部の回路図
【図４】図１のメモリセルアレイを複数備えた回路図
【図５】図２のメモリセルアレイを複数備えた回路図
【図６】図３のメモリセルアレイを複数備えた回路図
【図７】従来の半導体記憶装置の一例を示したブロック図
【図８】図７の半導体記憶装置のメモリセル周辺部を示す回路図
【図９】高抵抗負荷型ＮＭＯＳメモリセルおよびＣＭＯＳ型メモリセル
【図１０】従来の半導体記憶装置の動作タイミング図
【図１１】従来のメモリセル、ビット線付加電源切断回路構成
【図１２】従来のメモリセル、ビット線付加電源切断回路構成
【符号の説明】
１　行アドレス入力、２　行アドレス入力、３　行アドレス・デコーダ、４　列アドレス入力、５　列アドレス入力、６　列アドレス・デコーダ、７　メモリセルアレイ、８　マルチプレクサ、９　センスアンプ、１０　出力データ・バッファ、１１　読み出しデータ出力、１２　書き込みデータ入力、１３　入力データ・バッファ、１４　チップ選択入力、１５　読み出し／書き込み制御入力、１６読み出し／書き込み制御回路、１８　Ｖｃｃ、１９　アース、２０ａ，２０ｂ，２１ａ，２１ｂ　ビット線、２２，２３　ワード線、２４ａ，２４ｂ，２４ｃ，２４ｄメモリセル、２５ａ，２５ｂ，２６ａ，２６ｂ　ビット線負荷、２７ａ，２７ｂ，２８ａ，２８ｂ　トランスファゲート、４１ａ，４１ｂ　Ｎチャネルのドライバ・トランジスタ、４２ａ，４２ｂ　Ｎチャネルのアクセス・トランジスタ、４３ａ，４３ｂ　負荷抵抗、４４ａ，４４ｂ　ＰＭＯＳトランジスタ、５０　アドレスプログラム回路、５１　通常列選択信号、５２　冗長列選択信号、５３　メモリセル、ビット線負荷電源切断用ヒューズ回路、６０　インバータ、６１　ＮＯＲ回路、６２　インバータ
【図１】
2004030727.tif 000007
【図２】
2004030727.tif 000008
【図３】
2004030727.tif 000009
【図４】
2004030727.tif 000010
【図５】
2004030727.tif 000011
【図６】
2004030727.tif 000012
【図７】
2004030727.tif 000013
【図８】
2004030727.tif 000014
【図９】
2004030727.tif 000015
【図１０】
2004030727.tif 000016
【図１１】
2004030727.tif 000017
【図１２】
2004030727.tif 000018