(57)【要約】【課題】半導体集積回路装置の無用な配線交差を防ぎ、且つＬＳＩの配線の低インピーダンスを実現する。【解決手段】基本回路ブロック５２と、基本回路ブロック５２と電気的に導通したパッド５３と、パッド５３と電気的に導通した保護回路５５とを有する積層構造の半導体集積回路装置において、パッド５３と保護回路５５とが隣接するように形成したワンセル５６とし、それら複数のワンセル５６を基本回路ブロック５２の周辺に配置する。更に、電源電圧Ｖｃｃを供給する最上層メタル５７をワンセル５６の外側に引き回し、当該最上層メタル５７の膜厚を厚くし、接地電圧ＧＮＤを供給する最下層メタル５８の幅ｄ２を可能な限り広く形成することで、ＬＳＩ全体の低インピーダンスを実現する。【選択図】　　図６
2004006691.tif 000002
【特許請求の範囲】
【請求項１】
回路ブロックと、
前記回路ブロックと電気的に接続されたパッドと、
前記パッドと電気的に接続された保護回路とを有し、
前記パッドと前記保護回路とを互いに隣接して配置した１つのセルで構成すると共に、複数の当該セルが前記回路ブロックの周辺に配置されたことを特徴とする半導体集積回路装置。
【請求項２】
前記保護回路に第１の電位を供給する第１のメタル配線と、前記保護回路に前記第１の電位と異なる第２の電位を供給する第２のメタル配線とを有し、前記第１のメタル配線が前記複数のセルの外側に配置され、前記第２のメタル配線が前記複数のセルと前記回路ブロックの間の領域に配置されたことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記第１のメタル配線と前記第２のメタル配線が異なる配線層で形成されていることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記保護回路は直列に接続された第１のダイオード及び第２のダイオードを有することを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記第１のダイオードのカソードに電源電圧レベルを供給する電源配線と、前記第２のダイオードのアノードに接地レベルを供給する接地配線とを有し、前記電源配線を前記複数のセルの外側に配置すると共に、前記接地配線を前記複数のセルと前記回路ブロックとの間の領域に配置したことを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
前記電源配線を最上層メタルで形成し、前記接地配線を最下層メタルで形成したことを特徴とする請求項５記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置における保護回路に関するものであり、特に半導体集積回路装置内部の不要な配線を省略し、且つ配線の低インピーダンス化を実現するものである。
【０００２】
【従来の技術】
一般に半導体集積回路装置は、外部から過大の入力電圧が入力端子に印加されると内部回路が破壊されてしまう可能性があり、その破壊を未然に防ぐために各種の入力保護回路が内蔵されている。
【０００３】
例えば、ポリシリコンゲートのＭＯＳ型集積回路においては、図１１に示すような保護回路８０が設けられている。この保護回路８０は、２つの保護ダイオードＤ３、Ｄ４を直列に接続して構成されている。当該保護ダイオードＤ３のカソード側はＶｃｃ（電源電圧）に、保護ダイオードＤ４のアノード側はＧＮＤ（接地電圧）にそれぞれ接続されている。そして、２つの保護ダイオードＤ３、Ｄ４の接続点８３に入力端子８１が接続され、また接続点８３から出力端子８２が取り出され内部回路へと接続されている。
【０００４】
一般に、保護回路８０の入力端子８１に外部から静電気等により過大な電圧が入力される。ここで、Ｖｃｃよりも高い電圧が印加された場合、保護ダイオードＤ３が導通して接続点８３の電圧レベルをクランプし、出力端子８２より先の内部回路に高電圧が印加されることを抑制する。また、ＧＮＤレベルを下回る負の高電圧が印加された場合、保護ダイオードＤ４が導通して接続点８３の電圧レベルをクランプし、出力端子８２より先の内部回路に負の高電圧が印加されることを抑制する。
【０００５】
図１２は、保護回路８０をＬＳＩ１００内に備えた従来の半導体集積回路装置を示す平面図である。同図では、一例として、ＬＳＩ１００に３つの基本回路ブロック１０１Ａ〜１０１Ｃと、１６個のパッド１０２Ａ〜１０２Ｐ、そして１６個の保護回路１０４Ａ〜１０４Ｐを配置したものを開示した。ここで、基本回路ブロックとは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【０００６】
各パッド１０２Ａ〜１０２Ｐは、基本回路ブロック１０１Ａ〜１０１Ｃと配線１０３を介して接続されている。また、各保護回路１０４Ａ〜１０４Ｐは、各パッド１０２Ａ〜１０２Ｐの１つ１つとそれぞれ電気的に導通するように配線１０５を介して接続されている。
【０００７】
このとき、保護回路１０４Ａ〜１０４Ｐの各保護回路は、図１１に示す保護回路８０を内部に備えたものであり、当該保護回路１０４Ａ〜１０４ＰはＬＳＩ１００に形成されたＶｃｃ配線及びＧＮＤ配線と電気的に導通するために上下に２本の配線（不図示）を必要とする。また、当該保護回路１０４Ａ〜１０４Ｐの１回路が占める面積は、パッド１０２Ａ〜１０２Ｐの１個が占める面積のおよそ１／３〜１／２程度である。
【０００８】
通常、図１２に示す半導体集積回路装置のレイアウトパターンを決定するときは、以下の手順でそれぞれの素子配置を決定する。
【０００９】
第１に、３つの基本回路ブロック１０１Ａ〜１０１ＣをＬＳＩ１００上の略中央位置となるように配置する。この３つの基本回路ブロックの位置関係は、チップサイズやその機能面を考慮して決定される。図１２では、一番面積の広い基本回路ブロック１０１Ｃに対して、同面積を有する２つの基本回路ブロック１０１Ａ，１０１Ｂをそれぞれ平行となるように配置した。
【００１０】
第２に、パッド１０２Ａ〜１０２Ｐを３つの基本回路ブロック１０１Ａ〜１０１Ｃの周囲に略等間隔となるように配置していく。
【００１１】
第３に、保護回路１０４Ａ〜１０４ＰをＬＳＩ１００内に配置する。このとき、保護回路１０４Ａ〜１０４Ｐの１個が占める面積は、パッド１０２Ａ〜１０２Ｐの１個が占める面積と比較して小さいため、各保護回路１０４Ａ〜１０４Ｐは上述した基本回路ブロック１０１Ａ〜１０１Ｃとパッド１０２Ａ〜１０２Ｐとが形成する隙間、いわゆるデッドスペースを利用して配置していくことになる。
【００１２】
その後、基本回路ブロック１０１Ａ〜１０１Ｃとパッド１０２Ａ〜１０２Ｐとを電気的に導通させるために配線１０３と、各パッド１０２Ａ〜１０２Ｐと各保護回路１０４Ａ〜１０４Ｐとをそれぞれ電気的に導通させるために配線１０５とを、それぞれ配置する。加えて、保護回路１０４Ａ〜１０４Ｐは、Ｖｃｃ配線、ＧＮＤ配線と導通する配線を別途配置する。
【００１３】
上述した技術は、例えば以下の特許文献に記載されている。
【００１４】
【特許文献】
特開２００１−１２７２４９号公報
【００１５】
【発明が解決しようとする課題】
ところが、上述した図１２に示す従来の半導体集積回路装置の各素子を配置すると、以下の課題が挙げられる。
【００１６】
第１に、ＬＳＩ１００上のいわゆるデッドスペースを利用して、保護回路１０４Ａ〜１０４Ｐを配置しているため、配線１０３と配線１０５とが交差する箇所が生じる。例えば、図１２のＬＳＩ１００右端下のパッド１０２Ａ、保護回路１０４Ａに着目すると、配線１０３と配線１０５とが交差する。
【００１７】
斯様に、配線１０３と配線１０５とが交差すると予期せぬトラブル（例えば、信号線のショートや相互干渉）が生じる可能性がある。更には、これらの配線１０３、１０５と保護回路１０４Ａ〜１０４ＰがＶｃｃ配線とＧＮＤ配線とにそれぞれ導通するための配線とが複雑に絡み合うことになる。そのため、配線間の層間絶縁膜の膜厚を更に厚くしたり、又はビアホールの数を予定以上に必要としたり、レイアウトパターン設計の段階では予想できなかった様々な弊害が生じてくる。
【００１８】
第２に、近年の半導体集積回路装置は構造が積層化しており、その結果製造プロセスも複雑になっている。このため、半導体集積回路装置では配線数が増大し、配線インピーダンスが高くなり、ＬＳＩ１００の特性を十分に発揮できなくなるという欠点があった。
【００１９】
【課題を解決するための手段】
そこで、本発明は上記欠点に鑑みて発明されたものであり、各パッド１０２と隣接するように各保護回路１０４を配置して、同一セル内にパッド１０２と保護回路１０４とをワンセット（一体化物）とし、不要な配線長を減少した半導体集積回路装置を提供するものである。また、積層構造のうち最上層メタルではその層厚（膜厚）を厚くすることで、最下層メタルではその幅を広く形成することで、配線の低インピーダンス化を実現したものである。
【００２０】
【発明の実施の形態】
図１〜図５を参照しながら本発明の第１の実施形態について、図６〜図１０を参照しながら本発明の第２の実施形態について、それぞれ説明する。
【００２１】
以下、本発明の第１の実施形態について説明する。図１は本発明の第１の実施形態に係る集積回路チップ（以下、ＬＳＩ１と称す）の平面図である。
【００２２】
基本回路ブロック２の周囲にパッド３を形成し、基本回路ブロック２とパッド３とを配線４を介して、電気的に導通するように形成する。このとき、基本回路ブロック２とは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【００２３】
配線４は基本回路ブロック２とパッド３の両者を接続するメタル配線である。パッド３と隣接するように配置された保護回路５は、直列に接続された２つのダイオードから構成され、外部から過大な入力電圧が印加されたときに、それぞれＶｃｃ配線又はＧＮＤ配線へと電流を流すことにより入力電圧レベルをクランプするという保護機能を果たす。
【００２４】
最上層メタル７は保護回路５の２つのダイオードの１つの最表面に形成した金属配線である。
【００２５】
本実施形態では、一例として図１に示すような略中央に３つの基本回路ブロック２と、１６個のパッド３を配置したものを示した。しかし、基本回路ブロック２、パッド３の数に特に限定はない。
【００２６】
本実施形態では、各パッド３と隣接するように静電破壊防止用の各保護回路５を形成し、これらを１つのまとまりとした一体化物（以下、ワンセル６と称す）として捉えて扱う（図１の円内部がワンセル６を示す）。尚、ワンセル６については、後述する図３において詳細に説明する。
【００２７】
図２は、図１のＬＳＩ１を斜め上方から見た斜視図である。説明の都合上、図１の配線４は省略した。
【００２８】
層間絶縁膜８はＬＳＩ１の表面に形成された他の層間絶縁膜である。また、各ワンセル６は当該層間絶縁膜８上に同一方向となるように、一定の規則性を維持して形成されるパッド３と保護回路５の一体化物である。
【００２９】
図３は、ワンセル６を拡大した平面図である。ワンセル６はパッド形成部１０と保護回路５とから成る。パッド３は面積の大きい矩形状のパッド設置部３ａと面積の小さい矩形状のパッド引き出し部３ｂとを連続的に形成したものである。パッド形成部１０上の大部分には、パッド設置部３ａが形成される。
【００３０】
当該パッド設置部３ａは、図１に示した基本回路ブロック２と配線４により電気的に導通するようにボンディングワイヤ（不図示）を形成する。パッド引き出し部３ｂは、パッド設置部３ａと連続して形成され、その下に形成された保護回路５と直接接続される。保護回路５は直列に接続された２つのダイオードＤ１、Ｄ２から構成されている。
【００３１】
以下、図４、図５を参照しながら、上記ワンセル６の断面図について説明する。図４は図３のＸ１−Ｘ２線の断面図であり、図５は図３のＹ１−Ｙ２線の断面図である。しかし、図４、図５は説明の便宜上、図３の同一構成要素よりも拡大した図を示した。
【００３２】
以下、図４について説明する。
【００３３】
Ｐ型の半導体基板２０上にＮ型の半導体層２１が形成される。半導体層２１は素子分離層２３、２３ａによって電気的に分離される。素子分離層２３ａは、保護回路５の２つのダイオードＤ１、Ｄ２を隔てる素子分離層である。つまり、素子分離層２３ａの手前側にダイオードＤ１が、奥手側にダイオードＤ２がそれぞれ配置される。酸化膜２４は半導体層２１の主表面に、熱酸化によって形成されたシリコン酸化膜である。
【００３４】
層間絶縁膜８は当該酸化膜２４上に形成された層間絶縁膜であり、その内部には、金属で形成した複数のメタル層（例えば図中の最下層メタル２６、中間層メタル２７）と当該メタル層を電気的に導通させる複数のコンタクトホール２８Ａ、２８Ｂにて形成されている。
【００３５】
次に、層間絶縁膜８内部の各メタル層等について説明する。酸化膜２４の表面所望位置に、最下層メタル２６が形成され、保護回路５のダイオードＤ１、Ｄ２の接続点とコンタクトをとる。当該最下層メタル２６は、その上方にコンタクトホール２８Ａ、中間層メタル２７、コンタクトホール２８Ｂを介してパッド３と導通している。尚、ここでは、層間絶縁膜８内のメタル層が２層（最下層メタル２６と中間層メタル２７）の例を開示したが、本実施形態ではそのメタル層の数に制限はない。つまり、最下層メタル２６と中間層メタル２７との間に他の中間層メタルが何層あってもよい。
【００３６】
パッド３は、最上層のコンタクトホール２８Ｂと接続されると共に、層間絶縁膜８の表面上の所望位置に形成され、パッド設置部３ａ上には、ボンディングワイヤ２９が形成される。当該ボンディングワイヤ２９は、パッド設置部３ａ上に基本回路ブロック２と電気的に導通するように形成される。ここで、当該パッド設置部３ａ下には、特に制限はなく、ディープトレンチなどの構造を設けてもなんら問題はない。
【００３７】
以下、図５について説明する。
【００３８】
Ｐ型の半導体基板２０上に形成した半導体層２１は、複数の素子分離層２３で電気的に分離される。当該素子分離層２３によってダイオードＤ１とダイオードＤ２が分離され、当該半導体層２１の主表面には酸化膜２４が被覆される。
【００３９】
両ダイオードＤ１、Ｄ２は共に、半導体層２１の主表面から拡散によって形成されたＰ層３０Ａ、３０Ｂを有する。当該Ｐ層３０ＡはダイオードＤ１のＰ型の拡散層であり、Ｐ層３０ＢはダイオードＤ２のＰ型の拡散層である。
【００４０】
最下層メタル２６Ａ、２６Ｂ、２６Ｃは、同一平面（同じメタル層）上のメタル配線であり、酸化膜２４上に形成され、ダイオードＤ１、Ｄ２のＮ型の半導体層２１及びＰ型の拡散層であるＰ層３０Ａ、３０Ｂとコンタクトをとるために、当該酸化膜２４上にそれぞれパターニングされる。
【００４１】
このとき、ダイオードＤ１のＰ層３０ＡとダイオードＤ２のＮ型の半導体層２１とが電気的に導通するような、連続した最下層メタル２６Ａをパッド引き出し部３ｂ下に形成する。当該最下層メタル２６Ａはコンタクトホール２８Ａを介して中間層メタル２７と接続され、当該中間層メタル２７は、コンタクトホール２８Ｂを介して層間絶縁膜８上に形成されたパッド引き出し部３ｂと接続される。
【００４２】
ダイオードＤ１では、半導体層２１のＮ層と最下層メタル２６Ｂが接続され、当該最下層メタル２６Ｂは、コンタクトホール２８Ａ、中間層メタル２７、コンタクトホール２８Ｂを介して層間絶縁膜８上に形成した最上層メタル７と接続される。また、ダイオードＤ２では、半導体層２１のＮ層に形成されたＰ層３０Ｂと最下層メタル２６Ｃが接続される。そして、最下層メタル２６Ｂには、最上層メタル７を介して電源電圧Ｖｃｃが供給され、最下層メタル２６Ｃには、接地電圧ＧＮＤが供給される。ここで、前述した各保護回路を構成する各ダイオードＤ１と各ダイオードＤ２にそれぞれ接地電源ＧＮＤ及び電源電圧Ｖｃｃを供給するＧＮＤ配線及びＶｃｃ配線（不図示）はそれぞれ各保護回路５に対応する各基本ブロック２に接続されている。
【００４３】
尚、本実施形態ではパッド引き出し部３ｂと最上層メタル７とを同一の膜厚となるものを開示したが、これらの膜厚は相違してもよい。
【００４４】
上述したように、本実施形態では図４、図５の断面を有する図３のワンセル６を多数、整然と配置することで図１、図２に示す半導体集積回路装置が形成される。
【００４５】
以上より、本発明の第１の実施形態では、以下の効果を有する。
【００４６】
パッド形成部１０と保護回路５が一体となったワンセル６であるため、パッド形成部１０と保護回路５とを接続する配線が不要となる。これにより、ワンセル６と各基本回路ブロックとが１本の配線４で接続され、無用な配線同士の交差が生じなくなり、ショート等のトラブルの発生が低減できる。また、従来技術に見られるような保護回路を電源電圧Ｖｃｃ、接地電圧ＧＮＤに接続するメタル配線を別途形成する工程が省略できる。
【００４７】
また、パッド形成部１０と保護回路５が一体となったワンセル６であるため、パターン設計段階において、一度同じものを作製すれば、あとは同じものを多数コピーすれば良いというメリットを有する。しかし、従来技術では各保護回路１０４Ａ〜１０４ＰをＬＳＩ１００内のデッドスペースに配置する手間を要していた。したがって、本実施形態ではすでに一体となったワンセル６で取り扱うため、それらの無用な手間を省き、作業効率が向上する。強いては設計から完成までの時間を大いに短縮できる。
【００４８】
更には、静電破壊用の配線と信号配線用の配線とメタル層での交差がなくなるので、非常に高精度な信号配線を行うことが可能である。
【００４９】
次に、本発明の第２の実施形態について説明する。図６は本発明の第２の実施形態に係る集積回路（以下、ＬＳＩ５０と称す）の平面図である。
【００５０】
基本回路ブロック５２の周囲にパッド５３を形成し、基本回路ブロック５２とパッド５３とを配線５４を介して、電気的に導通するように形成する。このとき、基本回路ブロック５２とは、その内部に抵抗素子やトランジスタ、容量素子等を多数含んだ回路をいう。
【００５１】
配線５４は基本回路ブロック５２とパッド５３の両者を接続するメタル配線である。パッド５３と隣接するように配置された保護回路５５は、直列に接続された２つのダイオードから構成される。
【００５２】
本実施形態では、上述した第１の実施例と同様に略中央に３つの基本回路ブロック５２と、１６個のパッド５３を配置したものを示した。また、同様に基本回路ブロック５２、パッド５３の数に特に限定はない。
【００５３】
本実施形態でも、各パッド５３と隣接するように静電破壊防止用の各保護回路５５を形成し、これらを同様にワンセル５６として扱う。
【００５４】
図６に示す半導体集積回路装置は積層構造を成し、その内部に複数のメタル（金属）配線が形成される。本実施形態では、当該メタルの最上層メタル５７と最下層メタル５８とを、規則的に配列したワンセル５６の外側及び内側に形成する。
【００５５】
図７は、図６の平面図を斜め上方から見た斜視図である。層間絶縁膜５９は、ＬＳＩ５０の表面に形成された層間絶縁膜である。また、各ワンセル５６は当該層間絶縁膜５９上に同一方向となるように、一定の規則性を維持して形成されるパッド５３と保護回路５５の一体化物である。
【００５６】
ここで、最上層メタル５７はアルミのスパッタリングによって形成され、幅ｄ１を保持したまま複数のワンセル５６の外側に沿って引き回し、各保護回路５５の外側のダイオードＤ１と接続される。
【００５７】
このように、最上層メタル５７は複数のワンセル５６の外側に沿って引き回して形成されることで、当該最上層メタル５７の幅の拡大を図り、当該最上層メタル５７で形成されたＶｃｃ配線の低インピーダンス化を実現しようとするためのものである。
【００５８】
また、ここで最下層メタル５８は最上層メタル５７と同様にアルミのスパッタリングによって形成され、幅ｄ２を保持してワンセル５６の内側の、当該ワンセル５６と基本回路ブロック５２との間に広い面積を有するように形成されたものであり、各保護回路５５の内側のダイオードＤ２と接続される。
【００５９】
このように、最下層メタル５８は複数のワンセル５６の内側に広く形成されることで、当該最下層メタル５８の幅の拡大を図り、当該最下層メタル５８で形成されたＧＮＤ配線の低インピーダンス化を実現しようとするためのものである。
【００６０】
尚、上述した例では、最上層メタル５７及び最下層メタル５８は一定の幅ｄ１、ｄ２を保持したものを開示したが、当該幅ｄ１、ｄ２は設計上できる限り広く形成されることが望ましい。これは、上述したＶｃｃ配線及びＧＮＤ配線を更に低インピーダンスにしようとするものだからである。
【００６１】
図８は、ワンセル５６を拡大した平面図である。
【００６２】
最上層メタル５７は幅ｄ１を維持したまま、ワンセル５６の外側に沿ってＬＳＩ５０の周辺に形成され、保護回路５５のダイオードＤ１の表面と連続したメタル配線である。
【００６３】
また、最下層メタル５８は、幅ｄ２を維持したまま、ワンセル５６の内側に形成された幅広のメタル配線である。ここで、当該最下層メタル５８は層間絶縁膜５９の下に、後述する酸化膜７３の表面に形成されるものである。
【００６４】
ここで、同図において最上層メタル５７の幅ｄ１は、最下層メタル５８の幅ｄ２よりも狭くなるように形成したものを開示した。しかし、本実施形態ではそれらの幅に関しての制限は特にないが、当該最下層メタル５８の幅ｄ２の幅を可能な限り広く形成することで、当該最下層メタル５８で形成されたＧＮＤ配線のインピーダンスを最大限低減することができる。
【００６５】
ワンセル５６はパッド形成部６０と保護回路５５とから成る。パッド５３は面積の大きい矩形状のパッド設置部５３ａと面積の小さい矩形状のパッド引き出し部５３ｂとを連続的に形成したものである。パッド形成部６０上の大部分には、パッド設置部５３ａが形成される。
【００６６】
当該パッド設置部５３ａは、図６に示した基本回路ブロック５２と配線５４により電気的に接続され、その上にボンディングワイヤ（不図示）を形成する。パッド引き出し部５３ｂは、パッド設置部５３ａと連続して形成され、その下に形成された保護回路５５と直接接続される。保護回路５５は直列に接続された２つのダイオードＤ１、Ｄ２から構成されている。
【００６７】
以下、図９、図１０を参照しながら、上記ワンセル５６の断面図について説明する。図９は図８のＸ１１−Ｘ１２線の断面図であり、図１０は図８のＹ１１−Ｙ１２線の断面図である。しかし、図９、図１０は説明の便宜上、図８の同一構成要素よりも拡大した図を示した。
【００６８】
以下、図９について説明する。
【００６９】
Ｐ型の半導体基板７０上にＮ型の半導体層７１が形成される。半導体層７１は素子分離層７２、７２ａによって電気的に分離される。素子分離層７２ａは、保護回路５５の２つのダイオードＤ１、Ｄ２を隔てる素子分離層である。つまり、素子分離層７２ａの手前側にダイオードＤ１が、奥手側にダイオードＤ２がそれぞれ配置される。酸化膜７３は半導体層７１の主表面に、熱酸化によって形成されたシリコン酸化膜である。
【００７０】
層間絶縁膜５９は当該酸化膜７３上に形成された層間絶縁膜であり、その内部には、金属で形成した複数のメタル層（例えば図中の最下層メタル５８、中間層メタル７４）と当該メタル層を電気的に導通させる複数のコンタクトホール７５Ａ、７５Ｂにて形成されている。
【００７１】
次に、層間絶縁膜５９内部の各メタル層等について説明する。酸化膜７３の表面所望位置に、最下層メタル５８が形成され、保護回路５５のダイオードＤ１、Ｄ２の接続点とコンタクトをとる。当該最下層メタル５８の上方には、コンタクトホール７５Ａ、中間層メタル７４、コンタクトホール７５Ｂを介してパッド５３と導通している。尚、ここでは、層間絶縁膜５９内のメタル層が２層（最下層メタル５８と中間層メタル７４）の例を開示したが、本実施形態ではそのメタル層の数に制限はない。つまり、最下層メタル５８と中間層メタル７４との間に他の中間層メタルが何層あってもよい。
【００７２】
パッド５３のパッド設置部５３ａは、最上層のコンタクトホール７５Ｂと接続されると共に、層間絶縁膜５９の表面上の所望位置に形成され、パッド設置部５３ａ上には、ボンディングワイヤ７６が形成される。当該ボンディングワイヤ７６は、パッド設置部５３ａ上に基本回路ブロック５２と電気的に導通するように形成される。ここで、当該パッド設置部５３ａ下には、特に制限はなく、ディープトレンチなどの構造を設けてもなんら問題はない。
【００７３】
最上層メタル５７は、保護回路５５よりも外側の層間絶縁膜５９上に、幅ｄ１を有するように形成される。
【００７４】
本実施形態では、図６、図７の最上層メタル５７とパッド５３とが同一のスパッタリングで形成された場合も含み、この場合、当該パッド５３がワンセル５６の最上層に位置するメタル配線となり、最上層メタル５７と同じ膜厚を有する。また、当該最上層メタル５７と当該パッド５３とを別途形成し、膜厚の異なるものとしてもよい。
【００７５】
以下、図１０について説明する。
【００７６】
Ｐ型の半導体基板７０上に形成した半導体層７１は、複数の素子分離層７２で電気的に分離される。当該素子分離層７２によってダイオードＤ１とダイオードＤ２が分離され、当該半導体層２１の主表面には酸化膜７３が被覆される。
【００７７】
両ダイオードＤ１、Ｄ２は共に、半導体層７１の主表面から拡散によって形成されたＰ層７７Ａ、７７Ｂを有する。当該Ｐ層７７ＡはダイオードＤ１のＰ型の拡散層であり、Ｐ層７７ＢはダイオードＤ２のＰ型の拡散層である。
【００７８】
最下層メタル５８Ａ、５８Ｂ、５８Ｃは、同一平面（同じメタル層）上のメタル配線であり、酸化膜７３上に形成され、ダイオードＤ１、Ｄ２のＮ型の半導体層７１及びＰ型の拡散層であるＰ層７７Ａ、７７Ｂとコンタクトをとるために、当該酸化膜７３上にそれぞれパターニングされる。
【００７９】
ここで、最下層メタル５８Ａは、ダイオードＤ１のＰ層７７ＡとダイオードＤ２のＮ層とを電気的に接続させる金属配線である。当該最下層メタル５８Ａは、コンタクトホール７５Ａを介して中間層メタル７４に接続され、当該中間層メタル７４は別のコンタクトホール７５Ｂを介してパッド５３のパッド引き出し部５３ｂに接続される。
【００８０】
また、最下層メタル５８Ｂは、ダイオードＤ１のＮ層と接続された金属配線であり、同様にコンタクトホール７５Ａ、中間層メタル７４、コンタクトホール７５Ｂを介して、最上層メタル５７と電気的に接続させる。ここで、最上層メタル５７のうちダイオードＤ１の外側（図中左側）が図８に示す幅ｄ１に該当する。
【００８１】
また、最下層メタル５８Ｃは、ダイオードＤ２のＰ層７７Ｂと電気的に接続する金属配線であり、当該最下層メタル５８ＣのうちダイオードＤ２よりも外側（図中右側）が、図８に示す幅ｄ２に該当する。そして、最下層メタル５８Ｂに最上層メタル５７を介して電源電圧Ｖｃｃが供給され、最下層メタル５８Ｃに接地電圧ＧＮＤが供給される。ここで、前述した各保護回路を構成する各ダイオードＤ１と各ダイオードＤ２にそれぞれ接地電源ＧＮＤ及び電源電圧Ｖｃｃを供給するＧＮＤ配線及びＶｃｃ配線（不図示）はそれぞれ各保護回路５５に対応する各基本ブロック５２に接続されている。
【００８２】
上述したように、本実施形態では図９、図１０の断面を有する図８のワンセル５６を多数、整然と配置することで図６、図７に示す半導体集積回路装置が形成される。
【００８３】
ここで、図９、図１０において、最上層メタル５７とパッド５３とを別途の工程で形成した場合、最上層メタル５７とパッド５３の膜厚を相違するように形成してもよい。例えば、Ｖｃｃ配線のインピーダンスを特別に低くしたい場合、最上層メタル５７の膜厚をパッド５３の膜厚よりも（例えば２倍程度となるように）極端に厚く形成してもよい。
【００８４】
また、逆にＧＮＤ配線のインピーダンスを特別に低くしたい場合、最下層メタル５８Ｃの幅ｄ２を可能な限り大きく形成し、当該最下層メタル５８Ｃの幅を拡大すればよい。
【００８５】
以上より、本発明の第２の実施形態では、上述した第１の実施形態の効果に加え、以下の効果を有する
最上層メタル５７を複数の各ワンセル５６の外側に沿って形成し、当該最上層メタル５７の幅を大きく形成することでＶｃｃ配線のインピーダンスを低く設定することができる。加えて、最上層メタル５７の膜厚を設計上可能な限り厚く形成することで、Ｖｃｃ配線のインピーダンスを更に低く設定することができる。
【００８６】
また、最下層メタル５８を複数の各ワンセル５６の内側に幅広に形成し、当該最下層メタル５８の幅を大きく形成することで、ＧＮＤ配線のインピーダンスを低く設定することができる。加えて、当該最下層メタル５８の幅ｄ２を、設計上可能な限り広く形成することで、ＧＮＤ配線のインピーダンスを更に低く設定することができる。
【００８７】
更には、上述した最上層メタル５７をワンセル５６の外側に引き回すこと、当該最上層メタル５７の膜厚を厚く形成すること、最下層メタル５８をワンセル５６の内側に引き回すこと、及び最下層メタル５８の幅を可能な限り大きく形成すること、を必要に応じて選択し、あるいはそれらを同時に実施することで、本発明の半導体集積回路装置の配線インピーダンスを更に低減する相乗効果を有することが可能となる。
【００８８】
尚、本発明では図１のワンセル６、図６のワンセル５６が整然と配置されている旨について開示した。このとき、「整然と」とは保護回路５、５５のＧＮＤ配線に接続された最下層メタル２６、最下層メタル５８が接続するダイオードＤ２をＬＳＩの内側に配置し、Ｖｃｃ配線に接続された中間層メタル２７、７４と接続するダイオードＤ１をＬＳＩの外側に配置することを意味する。加えて、各ワンセル６、５６同士を等間隔で配置する場合も本発明は含む。
【００８９】
加えて、本実施形態ではワンセル５６の外側の最上層メタル５７に電源電圧Ｖｃｃを供給し、内側の最下層メタル５８に接地電圧ＧＮＤを供給したものを開示したが、逆に最上層メタル５７に接地電圧ＧＮＤを供給し、最下層メタル５８に電源電圧Ｖｃｃを供給してもよい。この場合、保護回路のダイオードの向きは、上述した実施例とは反対となる。
【００９０】
また、本発明の第１、第２の実施形態では保護回路５、５５がダイオードである場合の例を開示したが、ＭＯＳトランジスタ、バイポーラトランジスタ、ＰＩＮダイオード、クランプ回路等であってもよい。
【００９１】
【発明の効果】
本発明の半導体集積回路装置によれば、パッドと保護回路とをワンセルとして、基本回路ブロックの周辺に配置しているので、配線間の交差を防止し、回路特性への悪影響を防止できる。また、本発明の半導体集積回路装置によれば、電源配線及び接地配線の低インピーダンス化を図ることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置に係る第１の実施形態を示す平面図である。
【図２】本発明の半導体集積回路装置に係る第１の実施形態を示す斜視図である。
【図３】本発明の半導体集積回路装置に係る第１の実施形態を示す平面図である。
【図４】本発明の半導体集積回路装置に係る第１の実施形態を示す断面図である。
【図５】本発明の半導体集積回路装置に係る第１の実施形態を示す断面図である。
【図６】本発明の半導体集積回路装置に係る第２の実施形態を示す平面図である。
【図７】本発明の半導体集積回路装置に係る第２の実施形態を示す斜視図である。
【図８】本発明の半導体集積回路装置に係る第２の実施形態を示す平面図である。
【図９】本発明の半導体集積回路装置に係る第２の実施形態を示す断面図である。
【図１０】本発明の半導体集積回路装置に係る第２の実施形態を示す断面図である。
【図１１】保護回路を示す回路図である。
【図１２】従来の半導体集積回路装置を示す平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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