(57)【要約】【課題】制御の簡単化を図るとともに処理の高速化を図る。【解決手段】インクジェットヘッドを備えた画像記録部１９へ出力する画素データを格納した画像メモリ２６１，２７１と、この画像メモリから読み出す画素データの先頭ラインのアドレスが予め設定された先頭ラインアドレスメモリ２６９，２７９と、ライン方向の画素数をカウントし、そのカウント値によって前記先頭ラインアドレスメモリから先頭ラインアドレス値を順次出力させるカウンタ２６２，２７２と、レジスタ、比較器、ラッチ回路、加算器等からなり、先頭ラインに対してはゼロ値を出力し、２ライン目以降については１ラインの画素数を（ライン数−１）倍した値を出力するライン制御部と、先頭ラインアドレスメモリから出力するアドレス値とライン制御部からの出力値を加算して画像メモリに対する画素データの読み出しアドレスを出力する第２の加算器２６８，２７８とを備えている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
画像記録部へ出力する画素データを格納した画像メモリと、この画像メモリから読み出す画素データの先頭ラインのアドレスが予め設定された先頭ラインアドレスメモリと、ライン方向の画素数をカウントし、そのカウント値によって前記先頭ラインアドレスメモリから先頭ラインアドレス値を順次出力させるカウント手段と、先頭ラインに対してはゼロ値を出力し、２ライン目以降については１ラインの画素数を（ライン数−１）倍した値を出力するライン制御部と、前記先頭ラインアドレスメモリから出力するアドレス値と前記ライン制御部からの出力値を加算して前記画像メモリに対する画素データの読み出しアドレスを出力する加算手段とを備えたことを特徴とする画像記録装置。
【請求項２】
画像記録部へ出力する画素データを画像メモリに格納するとともにこの画像メモリから読み出す画素データの先頭ラインのアドレスを先頭ラインアドレスメモリに予め設定し、ライン方向の画素数をカウントし、そのカウント値によって前記先頭ラインアドレスメモリから先頭ラインアドレス値を順次出力させ、一方、先頭ラインに対してはゼロ値を出力し、２ライン目以降については１ラインの画素数を（ライン数−１）倍した値を出力し、この出力値と前記先頭ラインアドレスメモリから出力するアドレス値とを加算して前記画像メモリに対する画素データの読み出しアドレスを出力することを特徴とする画像記録装置のメモリ制御方法。
【請求項３】
複数の記録素子を並べて配置したラインヘッドを複数、互いの記録素子がライン方向と直交する方向に順次位置するように並べて配置して画像記録部を形成し、この画像形成部の各ラインヘッドに対応してそれぞれメモリ制御回路を設け、
前記各メモリ制御回路は、外部から取り込んだ画素データを直接格納する画像メモリと、この画像メモリから読み出す画素データの先頭ラインのアドレスが予め設定された先頭ラインアドレスメモリと、ライン方向の画素数をカウントし、そのカウント値によって前記先頭ラインアドレスメモリから先頭ラインアドレス値を順次出力させるカウント手段と、先頭ラインに対してはゼロ値を出力し、２ライン目以降については１ラインの画素数を（ライン数−１）倍した値を出力するライン制御部と、前記先頭ラインアドレスメモリから出力するアドレス値と前記ライン制御部からの出力値を加算して前記画像メモリに対する画素データの読み出しアドレスを出力する加算手段とを備え、前記画像メモリから読み出される画素データを前記画像記録部に出力することを特徴とする画像記録装置。
【請求項４】
複数の記録素子を並べて配置したラインヘッドを複数、互いの記録素子がライン方向と直交する方向に順次位置するように並べて配置して画像記録部を形成し、この画像形成部の各ラインヘッドにそれぞれ画素データを出力する複数の画像メモリを設けた画像記録装置において、
前記画像メモリ毎に、読み出す画素データの先頭ラインのアドレスを予め設定しておき、外部から取り込んだ画素データを前記各画像メモリにそのまま格納し、ライン方向の画素数をカウントし、そのカウント値によって先頭ラインアドレス値を順次出力させ、一方、先頭ラインに対してはゼロ値を出力し、２ライン目以降については１ラインの画素数を（ライン数−１）倍した値を出力し、この出力値と前記先頭ラインアドレス値とを加算して前記画像メモリに対する画素データの読み出しアドレスを出力することを特徴とする画像記録装置のメモリ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えば、複数の記録素子を並べて配置したインクジェットプリンタやサーマルプリンタなどの画像記録装置及び画像記録装置のメモリ制御方法に関する。
【０００２】
【従来の技術】
例えば、複数の記録素子をライン方向に並べて配置したインクジェットプリンタとしては、図１３に示すように所定のピッチでＮ個のインク吐出口１を並べた２個のインクジェットヘッド２，３を、互いのインク吐出口１がライン方向と直交する方向、すなわち、図中矢印４で示す記録紙５の搬送方向に対して交互に配置されるように重ね、これにより、所定ピッチの１／２ピッチの解像度で画像記録するものが知られている。
【０００３】
なお、インク吐出口を千鳥状に斜め配列したものも知られている。（例えば、特許文献１参照）。
【０００４】
図１３の構成のインクジェットヘッド２，３を駆動する制御部としては、図１４に示すように、制御部本体としてＣＰＵ１１を設け、このＣＰＵ１１にデータバスライン１２を介して、メモリ１３、インターフェース１４、Ｉ／Ｏポート１５、各インクジェットヘッド２，３に対応したメモリ制御回路１６，１７を接続している。前記インターフェース１４には画像記録するための画素データを外部から送り込むホストコンピュータ１８が接続され、前記Ｉ／Ｏポート１５にはインクジェットヘッド２，３を設けた画像記録部１９が接続されている。そして、ホストコンピュータ１８から送り込まれた画素データは先ずメモリ１３に格納されるようになっている。
【０００５】
前記メモリ制御回路１６，１７は同一の回路構成で、画像メモリ１６１，１７１、カウンタ１６２，１７２、レジスタ１６３，１７３、比較器１６４，１７４、ラッチ回路１６５，１７５、アンドゲート１６６，１７６、第１の加算器１６７，１７７、第２の加算器１６８，１７８によって構成されている。前記画像メモリ１６１，１７１は各インクジェットヘッド２，３に対応した画素データを格納する。ＣＰＵ１１はメモリ１３に格納された画素データを各インクジェットヘッド２，３の配列に合わせて編集し、画像メモリ１６１，１７１にそれぞれ対応した画素データを格納する。
【０００６】
例えば、メモリ１３には、図１５に示すように、ライン方向の画素数が２Ｎの画素データが０，１，２，…の複数ライン分格納され、これを編集して画像メモリ１６１には、図１６の(a)に示すように、ライン方向に画素数がＮの画素データが０，１，２，…の複数ライン分格納され、画像メモリ１７１には、図１６の(b)に示すように、ライン方向に画素数がＮの画素データが０，１，２，…の複数ライン分格納される。カウンタ１６２，１７２は、ＣＰＵ１１に制御されてライン毎に１ラインの半分の画素数Ｎをカウントし、レジスタ１６３，１７３は、ＣＰＵ１１に制御されて１ラインの半分の画素数Ｎを予め設定する。
【０００７】
１ラインの動作が開始すると、カウンタ１６２，１７２が画素数のカウントを開始する。そして、第２の加算器１６８，１７８から画像メモリ１６１，１７１のアドレスが出力され、画像メモリ１６１，１７１からこのアドレスに従って画素データがＩ／Ｏポート１５を介して画像記録部１９に出力される。
【０００８】
例えば、画像メモリ１６１からインクジェットヘッド２を駆動する画素データを出力させる場合はメモリ制御回路１６により行われる。メモリ制御回路１６においては、カウンタ１６２のカウント値が第２の加算器１６８に供給されるとともに比較器１６４に供給される。比較器１６４はレジスタ１６３に設定されている１ラインの半分の画素数Ｎとカウンタ１６２のカウント値を比較する。先頭ラインのときには、ラッチ回路１７５及びアンドゲート１７６の出力が共に０であり、第１の加算器１６７の出力も０である。従って、第２の加算器１６８からはカウンタ１６２のカウント値がそのままアドレスとして画像メモリ１６１に供給され、画像メモリ１６１からは先頭ラインの各アドレス「１，３，…２Ｎ−３，２Ｎ−１」の画素データが画像記録部１９に出力される。
【０００９】
そして、カウンタ１６２のカウント値がＮになるとレジスタ１６３に設定された画素数Ｎと一致するので、比較器１７４からハイレベルな一致信号が出力され、これによりレジスタ１６３に設定された画素数Ｎがアンドゲート１６６を介して第１の加算器１６７に供給される。また、一致信号はラッチ回路１６５にも供給されるが、この時点での第１の加算器１６７の出力は「０」になっているので、ラッチ回路１６５がラッチする値は「０」のままである。
【００１０】
こうして、２ライン目は第１の加算器１６７からの出力値がＮとなり、カウンタ１６２のカウントによって第２の加算器１６８から画像メモリ１６１に「カウント値＋Ｎ」のアドレスが供給され、画像メモリ１６１からは２ライン目の各アドレス「２Ｎ＋１，２Ｎ＋３，…４Ｎ−３，４Ｎ−１」の画素データが画像記録部１９に出力される。
【００１１】
そして、カウンタ１６２のカウント値が再びＮになるとレジスタ１６３に設定された画素数Ｎと一致するので、比較器１７４からハイレベルな一致信号が出力され、これによりレジスタ１６３に設定された画素数Ｎがアンドゲート１６６を介して第１の加算器１６７に供給される。また、一致信号はラッチ回路１６５にも供給され、ラッチ回路１６５は第１の加算器１６７の出力「Ｎ」をラッチする。こうして、第１の加算器１６７の出力は「２Ｎ」になる。
【００１２】
こうして、３ライン目は第１の加算器１６７からの出力値が２Ｎとなり、カウンタ１６２のカウントによって第２の加算器１６８から画像メモリ１６１に「カウント値＋２Ｎ」のアドレスが供給され、画像メモリ１６１からは３ライン目のアドレス「４Ｎ＋１，４Ｎ＋３，…６Ｎ−３，６Ｎ−１」の画素データが画像記録部１９に出力される。以上の動作がライン数分繰り返される。そして、この動作は、メモリ制御回路１７においても同様であり、画像メモリ１７１からインクジェットヘッド３を駆動する画素データが出力される。
【００１３】
【特許文献１】
特開平８−１４２４０９号公報（段落「００４９」、図９）
【００１４】
【発明が解決しようとする課題】
しかしながら、上述した図１４及び図１５に示す従来例のものは、各画像メモリ１６１，１７１にインクジェットヘッド２，３の配置に応じて予め編集した画素データを格納しなければならず、例えば、インクジェットヘッド２，３が斜め配置された場合にはそれに応じたアドレス順に画素データを並べなければならず、そのためのソフトウエアが必要となり、制御が極めて面倒であった。また、外部から取り込んだ画素データをそのまま画像メモリに格納することはできず、一旦メモリ１３に取り込んでから編集して画像メモリに格納することになり、処理に時間がかかり、高速化を図ることができなかった。
【００１５】
そこで、本発明は、制御の簡単化を図るとともに処理の高速化を図ることができる画像記録装置及び画像記録装置のメモリ制御方法を提供する。
【００１６】
【課題を解決するための手段】
本発明は、例えば、インクジェットヘッド等を備えた画像記録部へ出力する画素データを格納した画像メモリと、この画像メモリから読み出す画素データの先頭ラインのアドレスが予め設定された先頭ラインアドレスメモリと、ライン方向の画素数をカウントし、そのカウント値によって前記先頭ラインアドレスメモリから先頭ラインアドレス値を順次出力させるカウント手段と、先頭ラインに対してはゼロ値を出力し、２ライン目以降については１ラインの画素数を（ライン数−１）倍した値を出力するライン制御部と、先頭ラインアドレスメモリから出力するアドレス値とライン制御部からの出力値を加算して画像メモリに対する画素データの読み出しアドレスを出力する加算手段とを備えたものである。
【００１７】
【発明の実施の形態】
以下、本発明の一実施の形態を、図面を参照して説明する。なお、この実施の形態における画像記録部のヘッド構成は図１３と同一である。
【００１８】
図１に示すように、ＣＰＵ１１にデータバスライン１２を介して、インターフェース１４、Ｉ／Ｏポート１５、各インクジェットヘッド２，３に対応したメモリ制御回路２６，２７を接続している。前記インターフェース１４にはホストコンピュータ１８が接続され、前記Ｉ／Ｏポート１５には画像記録部１９が接続されている。
【００１９】
前記メモリ制御回路２６，２７は同一の回路構成で、画像メモリ２６１，２７１、カウンタ２６２，２７２、レジスタ２６３，２７３、比較器２６４，２７４、ラッチ回路２６５，２７５、アンドゲート２６６，２７６、第１の加算器２６７，２７７、第２の加算器２６８，２７８及び先頭ラインアドレスメモリ２６９，２７９によって構成されている。
【００２０】
前記画像メモリ２６１，２７１は、図２に示すように、それぞれが前記ホストコンピュータ１８から取り込んだライン方向の画素数が２Ｎの画素データをそのまま複数ライン分格納するようになっている。なお、ここでは画素数＝アドレス値として示している。
【００２１】
前記レジスタ２６３，２７３、比較器２６４，２７４、ラッチ回路２６５，２７５、アンドゲート２６６，２７６及び第１の加算器２６７，２７７は、先頭ラインに対してはゼロ値を出力し、２ライン目以降については１ラインの画素数を（ライン数−１）倍した値を出力するライン制御部を構成している。
【００２２】
前記カウンタ２６２，２７２は、ライン方向の画素数をカウントしそのカウント値によって前記先頭ラインアドレスメモリ２６９，２７９から先頭ラインアドレス値を順次出力させるカウント手段を構成するものである。
【００２３】
前記ＣＰＵ１１は前記カウンタ２６２，２７２を制御しライン毎に１ラインの半分の画素数Ｎを所定のタイミングでカウントさせるようにしている。前記ＣＰＵ１１は前記レジスタ２６３，２７３に１ラインの半分の画素数Ｎを予め設定するようにしている。
【００２４】
前記ＣＰＵ１１は、前記先頭ラインアドレスメモリ２６９，２７９を制御し、先頭ラインアドレスメモリ２６９に対しては図３の(a)に示すようにインクジェットヘッド２が先頭ラインを記録するときのＮ個のアドレス値「１，３，５、…、２Ｎ−３、２Ｎ−１」を記憶し、先頭ラインアドレスメモリ２７９に対しては図３の(b)に示すようにインクジェットヘッド３が先頭ラインを記録するときのＮ個のアドレス値「２Ｎ，２Ｎ−２、２Ｎ−４、…、４、２」を記憶するようになっている。
【００２５】
前記比較器２６４，２７４は、前記カウンタ２６２のカウント値と前記レジスタ２６３，２７３の設定画素数Ｎを比較し、一致したときハイレベルな一致信号を前記ラッチ回路２６５，２７５及びアンドゲート２６６，２７６に供給するようになっている。前記ラッチ回路２６５，２７５は、一致信号によって前記第１の加算器２６７，２７７の出力値をラッチし、そのラッチした値を前記第１の加算器２６７，２７７に供給するようになっている。前記アンドゲート２６６，２７６は一致信号によって前記レジスタ２６３，２７３の設定画素数Ｎを前記第１の加算器２６７，２７７に供給するようになっている。
【００２６】
前記第１の加算器２６７，２７７は、アンドゲート２６６，２７６からの値を２倍した値とラッチ回路２６５，２７５からの出力値とを加算して出力するようになっている。前記第２の加算器２６８，２７８は、加算手段を構成し、前記先頭ラインアドレスメモリ２６９，２７９から出力するアドレス値と前記第１の加算器２６７，２７７からの出力値を加算して前記画像メモリ２６１，２７１に対する画素データの読み出しアドレスを出力するようになっている。
【００２７】
このような構成においては、先頭ラインアドレスメモリ２６９，２７９に予めインクジェットヘッド２，３の配置に対応して先頭ラインアドレスを設定する。また、レジスタ２６３，２７３に１ラインの半分の画素数Ｎを設定する。
【００２８】
この状態で、ホストコンピュータ１８から画素データを取り込むと、ＣＰＵ１１はその画素データをメモリ制御回路２６，２７の画像メモリ２６１，２７１にそれぞれ格納する。そして、カウンタ２６２，２７２のカウントを開始させる。先頭ラインの奇数画素を読み出すタイミングでカウンタ２６２をカウントさせ、先頭ラインの偶数画素を読み出すタイミングでカウンタ２７２をカウントさせる。
【００２９】
メモリ制御回路２６においては、カウンタ２６２のカウントによって先頭ラインアドレスメモリ２６９からアドレス値「1、３、５、…」が順次出力され第２の加算器２６８に供給される。一方、最初は、ラッチ回路２６５及びアンドゲート２６６の出力が０で、第１の加算器２６７の出力値が０になっている。
【００３０】
従って、第２の加算器２６８は先頭ラインアドレスメモリ２６９からのアドレス値をそのまま画像メモリ２６１に供給する。これにより、画像メモリ２６１からは先頭ラインの画素データのうち、アドレス値「１、３、５、…」に該当する画素データが読み出されて画像記録部１９に出力される。
【００３１】
カウンタ２６２のカウント値がＮになると、比較器２６４はカウント値とレジスタ２６３の設定画素数Ｎとの一致を検出し、一致信号をラッチ回路２７５及びアンドゲート２６６に出力する。第１の加算器２７７の出力値は０であり、ラッチ回路２６５は０をラッチする。従って、ラッチ出力は０のまま変わらない。一方、アンドゲート２６６はレジスタ２６３に設定されている画素数Ｎを第１の加算器２７７に供給する。第１の加算器２７７は画素数Ｎを取込み２倍にする。従って、第１の加算器２７７からの出力値は２Ｎとなる。
【００３２】
先頭ラインの画素データの読み出しが終了すると、２ライン目の読み出しとなり、カウンタ２６はリセットされて再びカウントを開始する。第２の加算器２６８は、今度は、先頭ラインアドレスメモリ２６９からのアドレス値と第１の加算器２７７からの出力値２Ｎを加算して画像メモリ２６１に供給する。すなわち、２ライン目のアドレス値は「２Ｎ＋１、２Ｎ＋３、２Ｎ＋５、…」になる。こうして、画像メモリ２６１からは２ライン目の画素データのうち、アドレス値「２Ｎ＋１、２Ｎ＋３、２Ｎ＋５、…」に該当する画素データが読み出されて画像記録部１９に出力される。
【００３３】
カウンタ２６２のカウント値がＮになると、比較器２６４はカウント値とレジスタ２６３の設定画素数Ｎとの一致を検出し、一致信号をラッチ回路２７５及びアンドゲート２６６に出力する。第１の加算器２７７の出力値は２Ｎであり、ラッチ回路２６５は２Ｎをラッチする。従って、ラッチ出力は２Ｎとなる。一方、アンドゲート２６６はレジスタ２６３に設定されている画素数Ｎを第１の加算器２７７に供給する。第１の加算器２７７は画素数Ｎを取込み２倍にする。従って、第１の加算器２７７からの出力値は２Ｎ＋２Ｎ＝４Ｎとなる。
【００３４】
２ライン目の画素データの読み出しが終了すると、３ライン目の読み出しとなり、カウンタ２６はリセットされて再びカウントを開始する。第２の加算器２６８は、今度は、先頭ラインアドレスメモリ２６９からのアドレス値と第１の加算器２７７からの出力値４Ｎを加算して画像メモリ２６１に供給する。すなわち、３ライン目のアドレス値は「４Ｎ＋１、４Ｎ＋３、４Ｎ＋５、…」になる。
【００３５】
このようにして、画像メモリ２６１に外部から取り込んだ画素データをそのまま記憶し、この状態で第１の加算器２６７からの出力値をライン毎に０，２Ｎ,４Ｎ,６Ｎ,８Ｎ,…と変化させ、これに先頭ラインアドレスメモリ２６９からの先頭ラインアドレス値を加算して画像メモリ２６１からインクジェットヘッド２に対応した画素データを読み出すアドレス値を設定することができる。この制御はメモリ制御回路２７の画像メモリ２７１からインクジェットヘッド３に対応した画素データを読み出す場合も同じである。
【００３６】
このように、先頭ラインアドレスメモリを使用することで、外部から取り込んだ画素データを画像メモリにそのまま記憶しても、その画像メモリから画素データを読み出すためのアドレス制御が極めて簡単にできる。しかも、従来のように、外部から取り込んだ画素データを一旦メモリに取り込んだ後、編集して画像メモリに記憶させる処理を行う必要が無く、外部から取り込んだ画素データをそのまま画像メモリに記憶させるので、処理の高速化を図ることができる。
【００３７】
なお、この実施の形態は、２つのインクジェットヘッドを重ねて解像度を上げた画像記録部を対象としたが必ずしもこれに限定するものではなく、３つ以上のインクジェットヘッドを重ねて解像度を上げた画像記録部に対しても、重ねない単独のインクジェットヘッドを使用した画像記録部に対しても適用できるものである。
【００３８】
次にインクジェットヘッドの配置と画像メモリに記憶した画素データと画像メモリから読み出されて画像記録部のバッファに格納された画像データとの関係について述べる。なお、インクジェットヘッドは重ねていない単独のインクジェットヘッドとしている。
【００３９】
図４はインクジェットヘッド３１をライン方向に水平に配置した場合で、この場合は画像メモリ３２を実メモリ３２１のみとする。図中斜線部分は記録ドット「１」を示し、白抜きの部分は非記録ドット「０」を示している。ライン方向を水平方向（Ｘ）とし、ライン方向に直交する方向を垂直方向（Ｙ）として説明する。
【００４０】
この画像メモリ３２に対して水平方向（Ｘ）の左から右へ画素データを読み出したときには、バッファ３３には図５に示すように画素データが並べられる。なお、図５において（1,0）等で示されるのは該当する図４の各画素の位置を（Ｘ，Ｙ）で示したものである。
【００４１】
また、この画像メモリ３２に対して水平方向（Ｘ）の右から左へ画素データを読み出したときには、バッファ３３には図６に示すように画素データが並べられる。なお、図６において（10,0）等で示されるのは該当する図４の各画素の位置を（Ｘ，Ｙ）で示したものである。
【００４２】
図７はインクジェットヘッド３１をライン方向の左から右へ進むに従って垂直方向（Ｙ）へ傾くように斜めに配置した場合で、この場合は画像メモリ３２を実メモリ３２１とその前後に仮想した仮想メモリ３２２，３２３とで構成する。なお、仮想メモリ３２２，３２３とは、非記録ドットのデータを出力させるためにアドレスのみしか定義されていないメモリのことである。
【００４３】
この図７においては、Ｙ＝（傾き）×（Ｘ−１０）の抜き出し式が成立し、傾きが＋１であるので、Ｙ＝Ｘ−１０となる。すなわち、Ｘ＝１のときはＹ＝−９、Ｘ＝２のときはＹ＝−８となる。
【００４４】
この画像メモリ３２に対して水平方向（Ｘ）の左から右へ画素データを読み出したときには、バッファ３３には図８に示すように画素データが並べられる。なお、図８において（1,-9）等で示されるのは該当する図７の各画素の位置を（Ｘ，Ｙ）で示したものである。
【００４５】
すなわち、図７において先頭ラインの画素は、(1,-9)、（2,-8）、（3,-7）、（4,-6）、（5,-5）、（6,-4）、（7,-3）、（8,-2）、（9,-1）、（10,0）であり、２ライン目の画素は、(1,-8)、（2,-7）、（3,-6）、（4,-5）、（5,-4）、（6,-3）、（7,-2）、（8,-1）、（9,0）、（10,1）であり、３ライン目の画素は、(1,-7)、（2,-6）、（3,-5）、（4,-4）、（5,-3）、（6,-2）、（7,-1）、（8,0）、（9,1）、（10,2）である。
【００４６】
このことは、先頭ラインの各画素に対して２ライン目以降は垂直方向（Ｙ）に＋１づつずらしていけば良いことを示している。従って、先頭ラインアドレスメモリに先頭ラインのアドレスを予め設定することで、前述したメモリ制御回路２６，２７と同様の回路で対処することができる。なお、ここでは使用するインクジェットヘッドを１個としているので、カウンタはＮ＝１０をカウントし、レジスタはライン方向の画素数１０を設定することになる。また、第１の加算器はアンドゲートからの出力値を２倍せずにそのまま加算に使用することになる。
【００４７】
また、この画像メモリ３２に対して水平方向（Ｘ）の右から左へ画素データを読み出したときには、バッファ３３には図９に示すように画素データが並べられる。なお、図９において（10,0）等で示されるのは該当する図７の各画素の位置を（Ｘ，Ｙ）で示したものである。
【００４８】
図１０はインクジェットヘッド３１をライン方向の右から左へ進むに従って垂直方向（Ｙ）へ傾くように斜めに配置した場合で、この場合も画像メモリ３２を実メモリ３２１とその前後に仮想した仮想メモリ３２２，３２３とで構成する。
【００４９】
この図１０においては、Ｙ＝（傾き）×（Ｘ−１）の抜き出し式が成立し、傾きが−１であるので、Ｙ＝−（Ｘ−１）となる。すなわち、Ｘ＝１のときはＹ＝０、Ｘ＝２のときはＹ＝−１となる。
【００５０】
この画像メモリ３２に対して水平方向（Ｘ）の左から右へ画素データを読み出したときには、バッファ３３には図１１に示すように画素データが並べられる。なお、図１１において（1,0）等で示されるのは該当する図１０の各画素の位置を（Ｘ，Ｙ）で示したものである。
【００５１】
すなわち、図１１において、先頭ラインの画素は、(1,0)、（2,-1）、（3,-2）、（4,-3）、（5,-4）、（6,-5）、（7,-6）、（8,-7）、（9,-8）、（10,-9）であり、２ライン目の画素は、(1,1)、（2,0）、（3,-1）、（4,-2）、（5,-3）、（6,-4）、（7,-5）、（8,-6）、（9,-7）、（10,-8）であり、３ライン目の画素は、(1,2)、（2,1）、（3,0）、（4,-1）、（5,-2）、（6,-3）、（7,-4）、（8,-5）、（9,-6）、（10,-7）である。
【００５２】
このことは、先頭ラインの各画素に対して２ライン目以降は垂直方向（Ｙ）に＋１づつずらしていけば良いことを示している。従って、この場合も先頭ラインアドレスメモリに先頭ラインのアドレスを予め設定することで、前述したメモリ制御回路２６，２７と同様の回路で対処することができる。
【００５３】
また、この画像メモリ３２に対して水平方向（Ｘ）の右から左へ画素データを読み出したときには、バッファ３３には図１２に示すように画素データが並べられる。なお、図１２において（10,-9）等で示されるのは該当する図１０の各画素の位置を（Ｘ，Ｙ）で示したものである。
【００５４】
このように、インクジェットヘッドが斜めに配置された場合でもメモリ制御回路２６，２７を適用することができる。
【００５５】
なお、この適用は、直線状のインクジェットヘッドを斜めに配置するものに止まらず、ジグザグに形成したインクジェットヘッドや曲線状に形成したインクジェットヘッドにも容易にできる。すなわち、ジグザグに形成したインクジェットヘッドに対しては先頭ラインアドレスメモリにジグザグな先頭ラインのアドレスを予め設定すれば良く、また、曲線状に形成したインクジェットヘッドに対しては先頭ラインアドレスメモリに曲線状の先頭ラインのアドレスを予め設定すれば良い。
また、画像記録部の構成はインクジェットヘッドを備えたものに限定されるものではなく、サーマルプリンタ等を備えたものであっても良い。要は、画像記録ヘッドを備えたものであれば良い。
【００５６】
【発明の効果】
以上詳述したように、本発明によれば、制御の簡単化を図るとともに処理の高速化を図ることができる画像記録装置及び画像記録装置のメモリ制御方法を提供できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示す全体のブロック図。
【図２】同実施の形態における画像メモリの画素データ格納状態を示す図。
【図３】同実施の形態における先頭ラインアドレスメモリに設定したアドレス値を示す図。
【図４】単独のインクジェットヘッドをライン方向に水平に配置した場合のインクジェットヘッドと画像メモリの記憶した画素データとの関係を示す図。
【図５】図４のインクジェットヘッドに画素データを供給するバッファの画素データ格納状態を画像メモリの画素位置を使用して示した図。
【図６】図４のインクジェットヘッドに画素データを供給するバッファの画素データ格納状態を画像メモリの画素位置を使用して示した図。
【図７】単独のインクジェットヘッドをライン方向の左から右へ進むに従って垂直方向へ傾くように斜めに配置した場合のインクジェットヘッドと画像メモリに記憶した画素データとの関係を示す図。
【図８】図７のインクジェットヘッドに画素データを供給するバッファの画素データ格納状態を画像メモリの画素位置を使用して示した図。
【図９】図７のインクジェットヘッドに画素データを供給するバッファの画素データ格納状態を画像メモリの画素位置を使用して示した図。
【図１０】単独のインクジェットヘッドをライン方向の右から左へ進むに従って垂直方向へ傾くように斜めに配置した場合のインクジェットヘッドと画像メモリに記憶した画素データとの関係を示す図。
【図１１】図１０のインクジェットヘッドに画素データを供給するバッファの画素データ格納状態を画像メモリの画素位置を使用して示した図。
【図１２】図１０のインクジェットヘッドに画素データを供給するバッファの画素データ格納状態を画像メモリの画素位置を使用して示した図。
【図１３】インクジェットプリンタのヘッド構成例を示す図。
【図１４】従来のインクジェットプリンタの制御部構成を示すブロック図。
【図１５】同従来例において外部から送り込まれた画素データを格納するメモリの画素データ格納状態を示す図。
【図１６】同従来例における各メモリ制御回路の画像メモリの画素データ格納状態を示す図。
【符号の説明】
１１…ＣＰＵ、２６，２７…メモリ制御回路、２６１，２７１…画像メモリ、２６２，２７２…カウンタ、２６３，２７３…レジスタ、２６４，２７４…比較器、２６５，２７５…ラッチ回路、２６７，２７７…第１の加算器、２６８，２７８…第２の加算器、２６９，２７９…先頭ラインアドレスメモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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