(57)【要約】【課題】チップ面積を小さくする一方で、最適なＤ．Ｒ．とプロセスパラメータとを同時に決定する方法およびシステムを提供する。【解決手段】デザインルール／プロセスパラメータ決定システム２は、Ｄ．Ｒ．テーブルに基づいて設計レイアウトデータをコンパクションするコンパクション手段８と、被コンパクションレイアウトデータのチップサイズ情報を算出するチップサイズ情報取得手段１０と、プロセスパラメータに従って被コンパクションレイアウトのウェーハ上での仕上がり形状を予測する形状情報取得手段１４と、予測された仕上がり形状と被コンパクションレイアウトとを比較する比較手段１６と、その比較結果に基づいて被コンパクションレイアウトから危険パターンを抽出する危険パターン情報取得手段１８と、チップサイズと危険パターンの両方が所定の評価条件を満たすように、デザインルールとプロセスパラメータのうち少なくとも一方を決定する決定手段２０とを備える。【選択図】　図４
2004030579.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置の回路レイアウトを設計する際に使用されるデザインルールと前記回路レイアウトをウェーハ上に形成するためのプロセスパラメータとの少なくとも一方を決定する方法であって、
規定されたデザインルールを満たすように半導体集積回路装置の設計レイアウトを圧縮するコンパクション手順と、
圧縮された設計レイアウトのチップサイズに関する情報であるチップサイズ情報を取得するチップサイズ情報取得手順と、
規定されたプロセスパラメータに従って、前記圧縮された設計レイアウトのウェーハ上での仕上がり形状の情報を取得する仕上がり形状情報取得手順と、
取得された仕上がり形状と前記圧縮された設計レイアウトとを比較する比較手順と、
前記比較手順による比較結果に基づいて前記圧縮された設計レイアウトから所定の裕度を確保できないパターンである危険パターンを抽出してこの危険パターンに関する情報を取得する危険パターン情報取得手順と、
前記チップサイズ情報および前記危険パターン情報が所定の評価条件を満たすか否かを判断する評価手順と、
前記チップサイズ情報および前記危険パターン情報のうち少なくとも一つが、それぞれに与えられる評価条件を満たしていないと判断された場合に、デザインルールとプロセスパラメータのうち少なくとも一方を変更する変更手順と、
デザインルールが変更された場合に、変更されたデザインルールを前記コンパクション手順における新たなデザインルールとして規定し、プロセスパラメータが変更された場合に、変更されたプロセスパラメータを前記仕上がり形状情報取得手順における新たなプロセスパラメータとして規定する規定手順と、
を備える方法。
【請求項２】
前記チップサイズ情報および前記危険パターン情報の両方が前記評価条件を満たすと判断されるまで前記変更手順から前記評価手順までが繰り返されることを特徴とする請求項１に記載の方法。
【請求項３】
前記仕上がり形状の情報は、シミュレーションで予測することにより取得されることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記仕上がり形状の情報は、前記圧縮された設計レイアウトの情報に、光近接補正を施したフォトリソグラフィ用マスクデータまたは近接効果補正を施した電子ビーム用リソグラフィ用データに変換したデータを用いて予測することにより取得されることを特徴とする請求項１または２に記載の方法。
【請求項５】
前記仕上がり形状は、実験により得られたマスク形状、実験により得られたウェーハ上でのレジスト形状または実験により得られたウェーハ上での加工後の形状であることを特徴とする請求項１または２に記載の方法。
【請求項６】
前記危険パターン情報は、露光量、露光フォーカス、マスクの仕上り平均寸法とばらつき、収差および他レイヤとの重ね合わせ誤差のうち少なくとも１つ以上を変動させて算出されることを特徴とする請求項１乃至５のいずれかに記載の方法。
【請求項７】
前記プロセスパラメータは、露光波長、露光装置のレンズの開口数（ＮＡ）、露光装置の照明形状（σ、ε）、マスクの位相、マスクの透過率、および現像・レジストプロセスのパラメータのうち少なくとも１つ以上を含むことを特徴とする請求項１乃至６のいずれかに記載の方法。
【請求項８】
請求項１乃至７のいずれかに記載の方法を用いて前記半導体集積回路装置を製造する方法。
【請求項９】
半導体集積回路装置の回路レイアウトを設計する際に使用されるデザインルールと前記回路レイアウトをウェーハ上に形成するためのプロセスパラメータとの少なくとも一方を決定するシステムであって、
規定されたデザインルールの情報と前記半導体集積回路装置の設計レイアウトの情報との入力を受けて前記規定されたデザインルールを満たすように前記設計レイアウトを圧縮するコンパクション手段と、
圧縮された設計レイアウトのチップサイズに関する情報であるチップサイズ情報を取得するチップサイズ情報取得手段と、
規定されたプロセスパラメータの入力を受けて前記圧縮された設計レイアウトのウェーハ上での仕上がり形状の情報を取得する仕上がり形状情報取得手段と、
取得された仕上がり形状と前記圧縮された設計レイアウトとを比較する比較手段と、
前記比較手段による比較結果に基づいて前記圧縮された設計レイアウトから所定の裕度を確保できないパターンである危険パターンを抽出してこの危険パターンに関する情報を取得する危険パターン情報取得手段と、
前記チップサイズ情報および前記危険パターン情報が所定の評価条件を満たすか否かを判断する評価手段と、
前記チップサイズ情報および前記危険パターン情報のうち少なくとも一つが、それぞれに与えられる評価条件を満たしていないと前記評価手段が判断する場合に、デザインルールとプロセスパラメータのうち少なくとも一方を変更する変更手段と、
デザインルールが変更された場合に、変更されたデザインルールを前記コンパクション手段に入力すべき新たなデザインルールとして規定し、プロセスパラメータが変更された場合に、変更されたプロセスパラメータを前記仕上がり形状情報取得手段に入力すべき新たなプロセスパラメータとして規定する規定手段と、を備えるシステム。
【請求項１０】
前記変更手段は、前記チップサイズ情報および前記危険パターン情報の両方がそれぞれに与えられる評価条件を満たしていると前記評価手段が判断するまで、前記デザインルールと前記プロセスパラメータのうち少なくとも一方を変更することを特徴とする請求項９に記載のシステム。
【請求項１１】
前記形状情報取得手段は、前記規定されたプロセスパラメータに従って、前記圧縮された設計レイアウトのウェーハ上での仕上がり形状の情報を予測するシミュレータを含むことを特徴とする請求項９または１０に記載のシステム。
【請求項１２】
前記シミュレータは、前記圧縮された設計レイアウトの情報に、光近接補正を施したフォトリソグラフィ用マスクデータまたは近接効果補正を施した電子ビーム用リソグラフィ用データに変換したデータを用いて前記仕上がり形状を予測することを特徴とする請求項１１に記載のシステム。
【請求項１３】
前記形状情報取得手段は、前記仕上がり形状の情報として、実験により得られたマスク形状、実験により得られたウェーハ上でのレジスト形状または実験により得られたウェーハ上での加工後の形状を取得することを特徴とする請求項９または１０に記載のシステム。
【請求項１４】
前記危険パターン情報は、露光量、露光フォーカス、マスクの仕上り平均寸法とばらつき、収差および他レイヤとの重ね合わせ誤差のうち少なくとも１つ以上を変動させて算出されることを特徴とする請求項９乃至１３のいずれかに記載のシステム。
【請求項１５】
前記プロセスパラメータは、露光波長、露光装置のレンズの開口数（ＮＡ）、露光装置の照明形状（σ、ε）、マスクの位相、マスクの透過率、および現像・レジストプロセスのパラメータのうち少なくとも１つ以上を含むことを特徴とする請求項９乃至１４のいずれかに記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路における設計デザインルールと集積回路をウェハ上に形成するためのプロセスパラメータとの少なくとも一方を決定する方法、この方法を実現するためのシステムおよびこの方法を用いた半導体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．１８μｍサイズの半導体が量産されている。このような微細化はマスクプロセス技術、光リソグラフィ技術、およびエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。パターンサイズが十分大きい時代には、ウェハ上に形成したいＬＳＩパターンの平面形状をそのまま設計パターンとして描き、その設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によってウェハ上に転写し、下地をエッチングすることによってほぼ設計パターン通りのパターンがウェハ上に形成できた。しかし、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、最終仕上り寸法が設計パターン通りにならないという問題が生じてきた。このような問題を解決するために、各プロセスでの変換差を考慮して、最終仕上り寸法が設計パターン寸法と等しくなるように、設計パターンと異なるマスクパターンを作成する手段（以下マスクデータ処理という）が非常に重要になっている。
【０００３】
マスクデータ処理には、図形演算処理やデザインルールチェッカー（Ｄｅｓｉｇｎ　Ｒｕｌｅ　Ｃｈｅｃｋｅｒ：以下、単にＤ．Ｒ．Ｃ．という）等を用いてマスクパターンを変化させるＭＤＰ（Ｍａｓｋ　Ｄａｔａ　Ｐｒｏｃｅｓｓｉｎｇ）処理の他、近年では光近接効果（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｅｆｆｅｃｔ：ＯＰＥ）を補正するためのＯＰＣ（Ｏｐｔｉｃａｌ　Ｐｒｏｘｉｍｉｔｙ　Ｃｏｒｒｅｃｔｉｏｎ）処理等があり、これらの処理を行うことによって最終仕上り寸法が所望の寸法になるようにマスクパターンを適切に補正する。しかし、ロジックデバイス（ｌｏｇｉｃ　ｄｅｖｉｃｅ）のように、より一層のＴＡＴ（Ｔｕｒｎ　Ａｒｏｕｎｄ　Ｔｉｍｅ）が要求されるデバイスにおいては、マスクデータ処理に要する処理時間の増大がそのままＴＡＴを増大させる原因となる。一方でマスクデータ処理の負荷を減らしてデバイスを作成するためにデザインルール（以下単にＤ．Ｒ．という）を緩和してしまうと、それに伴ってチップサイズが増大し、競争力の低下を招く恐れがある。
【０００４】
ＴＡＴの向上とチップサイズの縮小を両立させることのできるＤ．Ｒ．およびマスクデータ処理負荷を決定する方法が特願２０００−１９９８３９に提案されている。特願２０００−１９９８３９で提案された方法は、次世代で使われるＤ．Ｒ．に基づいて前世代の設計資産をコンパクションして次世代で使用されることが予測される設計レイアウトを取得し、その設計レイアウトを用いてマスクデータ処理、およびリソグラフィシミュレーションを行ない、その評価結果をＤ．Ｒ．にフィードバックするという方法である。この方法では、従来のようなデバイスの基本的なパターンのみならず、実際のデバイスで使用されるレイアウトに近いものからＤ．Ｒ．を決定することができるため、実際に起こり得る問題点を予め回避したＤ．Ｒ．を提示することが可能になる。しかし、この方法で提示されたＤ．Ｒ．で設計レイアウトを作成しても、必ずしもチップサイズが最小になるとは限らない。なぜなら、問題となったパターンに相当するＤ．Ｒ．を緩めると、そのパターン以外の問題となっていないパターンについてもＤ．Ｒ．が緩められてしまうため、チップ面積が無駄に増加してしまう。そこで、例えばＤ．Ｒ．の種類を増やすことによって、問題個所のみを抽出することができるようにＤ．Ｒ．を設定する方法も考えられる。
【０００５】
【発明が解決しようとする課題】
しかしながら、すべてのパターン種に対して個別のＤ．Ｒ．を割り当てることは不可能である。また、Ｄ．Ｒ．を複雑にすることによって設計者が設計レイアウトを作成する負荷が増大したり、Ｄ．Ｒ．Ｃ．による検証も複雑になるなどの困難も発生する。
【０００６】
Ｄ．Ｒ．ですべてのパターン種を表現することが困難になると、少なくともいくつかのパターン種において、与えられた所定スペックでウェハ上に形成できないパターン（以下、危険パターンという）が生じる恐れがある。また、前述したとおり、Ｄ．Ｒ．はチップ面積と密接に関係しており、Ｄ．Ｒ．の数値を緩く設定するとチップ面積は増大してしまう。したがって、危険パターンの個数および種類、チップ面積、並びにＤ．Ｒ．の相互関係を見出すことによって、適切にＤ．Ｒ．を設定することが重要になる。さらに、危険パターンの個数やチップ面積は、Ｄ．Ｒ．設定のみならずプロセスパラメータによっても変化する。例えば、ある特定のＤ．Ｒ．であっても露光装置の露光波長（λ）、レンズ開口数（ＮＡ）、照明形状（σ、ε）、マスクの位相・透過率および他レイヤとの重ね合わせ誤差などが変わると、危険パターンの個数やチップ面積は変動する。
【０００７】
本発明は、上記事情に鑑みてなされたものであり、その目的は、チップ面積を可能な限り小さくする一方で、Ｄ．Ｒ．およびプロセスパラメータの少なくとも一方を最適に決定する方法およびシステム、並びにこの方法を用いた半導体集積回路装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、以下の手段により上記課題の解決を図る。
【０００９】
即ち、本発明によれば、
半導体集積回路装置の回路レイアウトを設計する際に使用されるデザインルールと上記回路レイアウトをウェーハ上に形成するためのプロセスパラメータとの少なくとも一方を決定する方法であって、規定されたデザインルールを満たすように半導体集積回路装置の設計レイアウトを圧縮するコンパクション手順と、圧縮された設計レイアウトのチップサイズに関する情報であるチップサイズ情報を取得するチップサイズ情報取得手順と、規定されたプロセスパラメータに従って、上記圧縮された設計レイアウトのウェーハ上での仕上がり形状の情報を取得する仕上がり形状情報取得手順と、取得された仕上がり形状と上記圧縮された設計レイアウトとを比較する比較手順と、この比較手順による比較結果に基づいて上記圧縮された設計レイアウトから所定の裕度を確保できないパターンである危険パターンを抽出してこの危険パターンに関する情報を取得する危険パターン情報取得手順と、上記チップサイズ情報および上記危険パターン情報が所定の評価条件を満たすか否かを判断する評価手順と、上記チップサイズ情報および上記危険パターン情報のうち少なくとも一つが、それぞれに与えられる評価条件を満たしていないと判断された場合に、デザインルールとプロセスパラメータのうち少なくとも一方を変更する変更手順と、デザインルールが変更された場合に、変更されたデザインルールを上記コンパクション手順における新たなデザインルールとして規定し、プロセスパラメータが変更された場合に、変更されたプロセスパラメータを上記仕上がり形状情報取得手順における新たなプロセスパラメータとして規定する規定手順と、を備える方法が提供される。
【００１０】
また、本発明によれば、上述したデザインルールおよびプロセスパラメータの少なくとも一方を決定する方法を用いて上記半導体集積回路装置を製造する方法が提供される。
【００１１】
また、本発明によれば、
半導体集積回路装置の回路レイアウトを設計する際に使用されるデザインルールと上記回路レイアウトをウェーハ上に形成するためのプロセスパラメータとの少なくとも一方を決定するシステムであって、規定されたデザインルールの情報と上記半導体集積回路装置の設計レイアウトの情報との入力を受けて上記規定されたデザインルールを満たすように上記設計レイアウトを圧縮するコンパクション手段と、圧縮された設計レイアウトのチップサイズに関する情報であるチップサイズ情報を取得するチップサイズ情報取得手段と、規定されたプロセスパラメータの入力を受けて上記圧縮された設計レイアウトのウェーハ上での仕上がり形状の情報を取得する仕上がり形状情報取得手段と、取得された仕上がり形状と上記圧縮された設計レイアウトとを比較する比較手段と、この比較手段による比較結果に基づいて上記圧縮された設計レイアウトから所定の裕度を確保できないパターンである危険パターンを抽出してこの危険パターンに関する情報を取得する危険パターン情報取得手段と、上記チップサイズ情報および上記危険パターン情報が所定の評価条件を満たすか否かを判断する評価手段と、上記チップサイズ情報および上記危険パターン情報のうち少なくとも一つが、それぞれに与えられる評価条件を満たしていないと上記評価手段が判断する場合に、デザインルールとプロセスパラメータのうち少なくとも一方を変更する変更手段と、デザインルールが変更された場合に、変更されたデザインルールを上記コンパクション手段に入力すべき新たなデザインルールとして規定し、プロセスパラメータが変更された場合に、変更されたプロセスパラメータを上記仕上がり形状情報取得手段に入力すべき新たなプロセスパラメータとして規定する規定手段と、を備えるシステムが提供される。
【００１２】
【発明の実施の形態】
まず、本発明の前提となる考え方について図１を用いて説明する。同図（ａ）は、Ｄ．Ｒ．に示される数値の厳しさに対するチップ面積および危険パターン個数との関係を模式的に示す。横軸はＤ．Ｒ．の数値の厳しさを表わし、紙面右側に至るほどＤ．Ｒ．が緩く、紙面左側に至るほどＤ．Ｒ．が厳しくなる。また、縦軸はチップ面積（上軸）と危険パターンの個数（下軸）とを表わす。例えば領域ＡＲ１のように、Ｄ．Ｒ．の数値が緩く設定された場合には、チップサイズは大きくなるが、危険パターンの個数は少なく抑えることができる。一方、領域ＡＲ２のように、Ｄ．Ｒ．の数値が厳しく設定された場合には、チップサイズを小さくすることができるが、危険パターンの個数は多くなる。
【００１３】
チップサイズと危険パターンの個数については、個々のデバイスの要求仕様に応じてある所定条件が設定される。今、図１（ａ）に示す関係について、チップサイズはＡ以下、危険パターンの個数はＢ以下という設定を入れた場合、図１（ａ）内のクリティカルラインＣＬａ１，ＣＬｂ１からどのくらいのサイズのＤ．Ｒ．設定にすれば良いかという指針を出すことができる。このような関係を実際のパターン、マスクデータ処理ツール、およびリソグラフィシミュレーションツールを用いて算出することにより、個々のデバイスに対するＤ．Ｒ．を適切に設定することが可能になる。
【００１４】
一方、図１（ａ）ではＤ．Ｒ．の種類は一定であり、かつその数値のみが厳しくなったり、緩くなったりする場合での関係が示されている。ここで、さらにＤ．Ｒ．の種類が増加するものと想定すると、例えば図１（ｂ）の模式図が得られる。同図に示すように、クリティカルラインＣＬａ２およびＣＬｂ２の傾きがＤ．Ｒ．の種類を増やすことによってそれぞれクリティカルラインＣＬａ３，ＣＬｂ３のように変化することが分かる。つまり、Ｄ．Ｒ．の個数を増やすことは、Ｄ．Ｒ．が少なくてかつその数値を厳しくすることと同様の効果を見出すことができる。
【００１５】
この関係図を実際のデバイスパターン、マスクデータ処理ツール、およびリソグラフィシミュレーションツールとを用いることにより作成し、適切なＤ．Ｒ．設定が可能であることが見出された。
【００１６】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。第１の実施形態では、デザインルールおよびプロセスパラメータのうち、デザインルールのみを決定するシステム（以下、適宜、デザインルール決定システムという）および方法（以下、適宜、デザインルール決定方法という）について説明し、第２の実施形態では、デザインルールおよびプロセスパラメータの少なくとも一方を決定するシステム（以下、適宜、デザインルール／プロセスパラメータ決定システムという）および方法（以下、適宜、デザインルール／プロセスパラメータ決定方法という）について説明する。
【００１７】
（１）第１の実施形態
図２は、本実施形態のデザインルール決定システムの概略構成を示すブロック図である。同図に示すデザインルール決定システム１は、コンパクションツール８と、設計レイアウトデータ入力部３２と、Ｄ．Ｒ．テーブル入力部３４と、チップサイズ算出部１０と、プロセスパラメータ入力部３６と、マスクデータ処理部１２と、形状予測シミュレータ１４と、比較・評価部１６と、危険パターン抽出部１８と、評価条件入力部３８と、チップサイズおよび危険パターン評価部２０と、Ｄ．Ｒ．変更部２２とを備える。
【００１８】
設計レイアウトデータ入力部３２は、製造対象となる半導体集積回路装置のＤ．Ｒ．を作成するための既存の設計レイアウトデータ（Ｄ．Ｒ．作成用設計レイアウトデータ）をコンパクションツール８に入力する。Ｄ．Ｒ．テーブル入力部３４は、次世代のデバイス用に想定されるＤ．Ｒ．テーブルをコンパクションツール８に入力する。
【００１９】
コンパクションツール８は、入力されたＤ．Ｒ．テーブルに基づいてＤ．Ｒ．作成用設計レイアウトデータをコンパクションして次世代で想定されるレイアウトデータ（以下、被コンパクションレイアウトデータという）をチップサイズ算出部１０および比較・評価部１６に出力する。
【００２０】
チップサイズ算出部１０は、被コンパクションレイアウトデータからコンパクションされたレイアウトの面積、シュリンク率等のチップサイズに影響する値（以下、チップサイズ影響値という）を算出し、被コンパクションレイアウトデータはそのままマスクデータ処理部１２に供給し、算出したチップサイズ影響値を後述するチップサイズおよび危険パターン評価部２０へ供給する。
【００２１】
プロセスパラメータ入力部３６は、対象となる半導体集積回路装置を製造するためのプロセス条件であるプロセスパラメータをマスクデータ処理部１２と形状予測シミュレータ１４に入力する。このプロセスパラメータには、例えば、露光波長、露光装置のレンズの開口数（ＮＡ）、露光装置の照明形状（σ、ε）、マスクの位相・透過率、および現像・レジストプロセス等のパラメータが含まれる。　マスクデータ処理部１２は、与えられたプロセスパラメータで被コンパクションレイアウトデータに対してマスクデータ処理を実行し、マスクパターンデータを作成して形状予測シミュレータ１４に供給する。マスクデータ処理には、光の場合はＯＰＣ処理、電子ビームの場合は近接効果補正処理、およびＭＤＰ処理などが含まれる。
【００２２】
形状予測シミュレータ１４は、供給されたマスクパターンデータに基づき、入力されたプロセスパラメータでリソグラフィシミュレーションを実行し、ウェーハ上での平面仕上がり形状を算出し、比較・評価部１６に供給する。なお、平面仕上がり形状としては、実際のプロセスで実験的に得られたマスク形状、ウェーハ上でのレジスト形状またはウェーハ上での加工後の形状を用いても良い。この場合は、形状予測シミュレータ１４を用いる必要がない。この点は、後述す第２の実施形態についても同様である。
【００２３】
比較・評価部１６は、この仕上がり形状と被コンパクションレイアウトデータとを比較し、設計レイアウト内の各パターンの各エッジ毎にその差分（エラー量）を算出する。その差分の大きさや発生個所に応じて異なるデータとし、そのデータをモニターする。
【００２４】
危険パターン抽出部１８は、比較・評価部１６の比較結果に基づいて、本実施形態ではモニタされたデータからウェハ上で所定のマージンを確保できない危険パターンの種類および個数を抽出し、次記するチップサイズおよび危険パターン評価部２０へ供給する。危険パターンを抽出するときには、露光量、露光フォーカス、マスクの仕上り平均寸法とばらつき、収差および他レイアとの重ね合わせ誤差などを変動させることにより、より現実のプロセス条件を満たすように行なう。
【００２５】
評価条件入力部３８は、このような危険パターンの種類または個数とチップサイズ影響値とのそれぞれに対して予め与えられる評価条件をチップサイズおよび危険パターン評価部２０に入力する。
【００２６】
危険パターン評価部２０は、評価条件と、チップサイズおよび危険パターン個数とを比較し、比較の結果、チップサイズおよび危険パターン個数の両方が評価条件を満たしていれば、設定されたＤ．Ｒ．を対象となる半導体集積回路装置に最適のＤ．Ｒ．として決定する。この一方、チップサイズおよび危険パターン個数の少なくとも一つが評価条件を満たしていない場合には、危険パターン評価部２０は比較結果をＤ．Ｒ．変更部２２に出力する。Ｄ．Ｒ．変更部２２は、この比較結果を受けてＤ．Ｒ．を変更し、新たなＤ．Ｒ．としてＤ．Ｒ．テーブル入力部３４に供給する。
【００２７】
図１に示すデザインルール決定システム１は、図示しないメモリに格納されたレシピファイルに記述された一連のＤ．Ｒ．決定手順に従って、最適のＤ．Ｒ．を決定する。以下、この一連の手順について本発明にかかるデザインルールおよびプロセスパラメータの少なくとも一方を決定する方法の第１の実施の形態（デザインルール決定方法）として図３を参照しながら説明する。
【００２８】
図３は、本実施形態のデザインルール決定方法の概略手順を示すフローチャートである。
【００２９】
まず、Ｄ．Ｒ．テーブルに基づいてＤ．Ｒ．作成用設計レイアウトデータをコンパクションし、併せてチップサイズ影響値も算出する（ステップＳ１）。
【００３０】
次に、与えられたプロセス条件、具体的にはプロセスパラメータで被コンパクションレイアウトデータをマスクデータ処理し、マスクパターンデータを出力する（ステップＳ２）。マスクデータ処理には、光の場合はＯＰＣ処理、電子ビームの場合は近接効果補正処理、およびＭＤＰ処理などが含まれる。
【００３１】
次に、得られたマスクパターンデータに基づき、上記プロセスパラメータでリソグラフィシミュレーションを実行し、ウェーハ上での仕上がり形状を算出する。（ステップＳ３）。なお、仕上がり形状としては、実際のプロセスで実験的に得られたマスク形状、ウェーハ上でのレジスト形状またはウェーハ上での加工後の形状を用いても良い。この点は、後述する第２の実施形態についても同様である。
【００３２】
続いて、この仕上がり形状と被コンパクションレイアウトデータとを比較する（ステップＳ４）。より具体的には、設計レイアウト内の各パターンの各エッジ毎にその差分（エラー量）を算出し、その差分の大きさや発生個所に応じて異なるデータとしてモニタし、モニタしたデータから、ウェーハ上で所定のマージンを確保できない危険パターンの個数と種類とを抽出する（ステップＳ４）。
【００３３】
さらに、予め与えられる評価条件と、チップサイズおよび危険パターン個数とを比較する（ステップＳ５）。
【００３４】
比較の結果、チップサイズおよび危険パターン個数の両方が評価条件を満たしていれば（ステップＳ６）、設定されたＤ．Ｒ．を最適のＤ．Ｒ．として決定する（ステップＳ７）。
【００３５】
この一方、チップサイズおよび危険パターン個数のうち少なくとも一方が評価条件を満たしていない場合には（ステップＳ６）、Ｄ．Ｒ．を変更し（ステップＳ８）、チップサイズおよび危険パターン個数の両方について評価条件が満たされるまで、上述したステップＳ１〜Ｓ６の手順を繰り返す。
【００３６】
本実施形態によれば、このような手順により危険パターンの個数および種類とチップサイズとをモニタするので、チップサイズおよび危険パターン個数のいずれもが評価条件を満たすような最適のＤ．Ｒ．を最終的に決定することができる。
【００３７】
（２）第２の実施形態
図４は、本実施形態のデザインルール／プロセスパラメータ決定システムの概略構成を示すブロック図である。図２との対比において明らかなように、図４に示すデザインルール／プロセスパラメータ決定システム２は、上述したデザインルール決定システム１の構成に加え、プロセスパラメータ変更部２４をさらに備える。即ち、本システム２の特徴は、Ｄ．Ｒ．とプロセスパラメータとの少なくとも一方を変更して最適なＤ．Ｒ．と最適なプロセスパラメータとを同時に決定できる点にある。設計レイアウトデータ入力部３２からコンパクションツール８に入力される設計レイアウトデータは、Ｄ．Ｒ．のみを作成するためのデータでなく、Ｄ．Ｒ．およびプロセスパラメータ作成用のデータとなっている。チップサイズおよび危険パターン評価部２０は、予め与えられた評価条件と、チップサイズおよび危険パターン個数とを比較した結果、チップサイズおよび危険パターン個数の両方が評価条件を満たしていれば、設定されたＤ．Ｒ．およびプロセスパラメータを最適のＤ．Ｒ．およびプロセスパラメータとして出力する。この一方、チップサイズおよび危険パターン個数のうち少なくとも一つが評価条件を満たしていない場合には、危険パターン評価部２０は、Ｄ．Ｒ．およびプロセスパラメータのうち、いずれかまたは両方を変更すべきかどうかを決定し、その結果をＤ．Ｒ．変更部２２とプロセスパラメータ変更部２４のいずれか一方、またはＤ．Ｒ．変更部２２とプロセスパラメータ変更部２４の双方に出力する。プロセスパラメータ変更部２４は、プロセスパラメータを変更すべきとの決定を受けると（図４内の「ＮＧ」参照）、プロセスパラメータを変更し、新たなプロセスパラメータとしてプロセスパラメータ入力部３６に供給する。図４に示すシステム２のその他の構成は、図２に示すシステム１と実質的に同一であるので、その説明は省略する。
【００３８】
次に、図４に示すデザインルール／プロセスパラメータ決定システム２のレシピファイル（図示せず）に記述される一連の手順について、本発明にかかるデザインルールおよびプロセスパラメータの少なくとも一方を決定する方法の第２の実施形態（デザインルール／プロセスパラメータ決定方法）として図５を参照しながら説明する。
【００３９】
図５は、本実施形態のデザインルール／プロセスパラメータ決定方法の概略手順を示すフローチャートである。図３との対比により明らかなように、図５に示すフローの特徴は、ステップＳ１１、Ｓ１３、Ｓ１７およびＳ１８の各ステップにあり、その他のステップは、図３に示す各ステップの番号に単に１０を加えたものと実質的に同一である。したがって、以下では、ステップＳ１１、Ｓ１３、Ｓ１７およびＳ１８の手順を中心に説明する。
【００４０】
即ち、まず、Ｄ．Ｒ．テーブルに基づいてＤ．Ｒ．およびプロセスパラメータ作成用設計レイアウトデータをコンパクションし、併せてチップサイズ影響値も算出する（ステップＳ１１）。
【００４１】
次に、与えられたプロセスパラメータで被コンパクションレイアウトデータをマスクデータ処理し（ステップＳ１２）、得られたマスクパターンデータに基づいて、上記プロセスパラメータでリソグラフィシミュレーションを実行し、ウェーハ上での仕上がり形状を算出する。（ステップＳ１３）。
【００４２】
続いて、この仕上がり形状と被コンパクションレイアウトデータとを比較し、危険パターンの個数と種類とを抽出した後（ステップＳ１４）、予め与えられた評価条件と、チップサイズおよび危険パターン個数とを比較する（ステップＳ１５）。
【００４３】
比較の結果、チップサイズおよび危険パターン個数の両方が評価条件を満たしていれば（ステップＳ１６）、設定されたＤ．Ｒ．およびプロセスパラメータを最適のＤ．Ｒ．およびプロセスパラメータとして決定する（ステップＳ１７）。
【００４４】
この一方、チップサイズおよび危険パターン個数の少なくとも一方が評価条件を満たしていない場合には（ステップＳ１６）、Ｄ．Ｒ．およびプロセスパラメータの少なくとも一方を変更し（ステップＳ１８）、チップサイズおよび危険パターン個数の両方について評価条件が満たされるまで、上述したステップＳ１１〜Ｓ１６の手順を繰り返す。
【００４５】
本実施形態によれば、上述した手順により、最適のＤ．Ｒ．のみならず、チップサイズおよび危険パターン個数の両方が評価条件を満たすようなＤ．Ｒ．とプロセスパラメータとの最適の組み合わせを最終的に決定することができる。
【００４６】
（３）半導体集積回路装置の製造方法
上述したデザインルール決定方法またはデザインルール／プロセスパラメータ決定方法を用いて半導体集積回路装置を製造することにより、より微少なチップサイズの半導体集積回路装置を短いＴＡＴで製造することが可能になる。
【００４７】
以上、本発明の実施の形態について説明したが、本発明は上記形態に限ることなくその技術的範囲内で種々変更して適用することができる。上述したデザインルールの決定方法の実施の形態では、チップサイズおよび危険パターン個数の両方が評価条件を満たしている場合に（図３のステップＳ６、図５のＳ１６）設定されたＤ．Ｒ．（またはＤ．Ｒ．およびプロセスパラメータ）を最適のＤ．Ｒ．（または最適のＤ．Ｒ．およびプロセスパラメータ）として決定し、チップサイズおよび危険パターン個数の少なくとも一方が評価条件を満たしていない場合には、Ｄ．Ｒ．（またはＤ．Ｒ．およびプロセスパラメータ）を変更し、チップサイズおよび危険パターン個数の両方が評価条件を満たすまで設計レイアウトデータのコンパクション手順（ステップＳ１、Ｓ１１）乃至比較手順（ステップＳ５、Ｓ１５）を繰り返すこととしたが、本発明はこれに限るものではない。例えば、チップサイズおよび危険パターン個数のうちのいずれか一方が評価条件を満たしていれば、設定されたＤ．Ｒ．（またはＤ．Ｒ．およびプロセスパラメータ）を最適のＤ．Ｒ．（または最適のＤ．Ｒ．およびプロセスパラメータ）として決定し、チップサイズおよび危険パターン個数の両方が評価条件を満たしていない場合に、Ｄ．Ｒ．（またはＤ．Ｒ．およびプロセスパラメータ）を変更して、これらのいずれか一方が評価条件を満たすまで設計レイアウトデータのコンパクション手順乃至比較手順を繰り返すこととしても良い。このような手順によれば、危険個所があったとしても、製品の要求仕様に応じてその箇所のＤ．Ｒ．を一律に緩める必要がない場合には、チップサイズが必要以上に大きくなってしまうという無駄を無くすことができる。
【００４８】
また、上述した実施形態で説明したデザインルール決定方法、デザインルール／プロセスパラメータ決定方法における一連の手順は、コンピュータに実行させるプログラムとしてフロッピーディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読込ませて実行させても良い。これにより、本発明にかかるデザインルールおよびプロセスパラメータの少なくとも一方を決定する方法を汎用のコンピュータを用いて実現することができる。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でも良い。また、上記プログラムをインターネット等の通信回線（無線通信を含む）を介して頒布しても良い。さらに、上記プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、または記録媒体に収納して頒布しても良い。
【００４９】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
【００５０】
即ち、本発明にかかる、デザインルールおよびプロセスパラメータの少なくとも一方を決定する方法によれば、チップサイズを小さくする一方で、最適のＤ．Ｒ．およびプロセスパラメータを設定することが可能になる。
【００５１】
また、本発明にかかる、デザインルールおよびプロセスパラメータの少なくとも一方を決定するシステムによれば、チップサイズを小さくする一方で、最適のＤ．Ｒ．およびプロセスパラメータを設定することが可能になる。
【００５２】
さらに、本発明にかかる半導体集積回路装置の製造方法によれば、より微小なチップサイズの半導体集積回路装置を短いＴＡＴで製造することが可能になる。
【図面の簡単な説明】
【図１】本発明の前提となる考え方を模式的に示す図である。
【図２】本発明にかかるデザインルールおよびプロセスパラメータの少なくとも一方を決定するシステムの第１の実施の形態の概略構成を示すブロック図である。
【図３】本発明にかかるデザインルールおよびプロセスパラメータの少なくとも一方を決定する方法の第１の実施の形態の概略手順を示すフローチャートである。
【図４】本発明にかかるデザインルールおよびプロセスパラメータの少なくとも一方を決定するシステムの第２の実施の形態の概略構成を示すブロック図である。
【図５】本発明にかかるデザインルールおよびプロセスパラメータの少なくとも一方を決定する方法の第２の実施の形態の概略手順を示すフローチャートである。
【符号の説明】
１　デザインルール決定システム
２　デザインルール／プロセスパラメータ決定システム
８　コンパクションツール
１０　チップサイズ算出部
１２　マスクデータ管理部
１４　形状予測シミュレータ
１６　比較・評価部
１８　危険パターン抽出部
２０　チップサイズおよび危険パターン評価部
２２　Ｄ．Ｒ．変更部
２４　プロセスパラメータ変更部
３２　設計レイアウトデータ入力部
３４　Ｄ．Ｒ．テーブル入力部
３８　評価条件入力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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