(57)【要約】      （修正有）【課題】多数の論理ゲートで構成される加算回路、乗算回路、等の半導体ディジタル集積回路の消費電力の削減方法に関する。【解決手段】（Ｋ−１）段目が１個の論理ゲート、Ｋ段目がｍ個（ｍは整数）の論理ゲート、（Ｋ＋１）段目がＮ個（Ｎは整数）の論理ゲート、で構成され、該ｍ個のＫ段目の論理ゲートは互いに並列接続され、かつ、該（Ｋ−１）段目の論理ゲートにより駆動され、該（Ｋ＋１）段目の論理ゲートはｎ個（＝Ｎ／ｍ）ずつ互いに並列接続され、かつ、ｎ個ずつ並列接続され該（Ｋ＋１）段目の論理ゲートは対応する各Ｋ段目の論理ゲートにより駆動され、Ｎを一定とした半導体ディジタル集積回路において、ｍを増加させることにより、Ｋ段目の論理ゲートにより消費される電力を増加させ、（Ｋ＋１）段目の論理ゲートにより消費される電力を減少させるように、ｍを決定することにより、該半導体ディジタル集積回路の総消費電力を最小化する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
（Ｋ−１）段目が１個の論理ゲート、Ｋ段目がｍ個（ｍは整数）の論理ゲート、（Ｋ＋１）段目がＮ個（Ｎは整数）の論理ゲート、で構成され、該ｍ個のＫ段目の論理ゲートは互いに並列接続され、かつ、該（Ｋ−１）段目の論理ゲートにより駆動され、該（Ｋ＋１）段目の論理ゲートはｎ個（＝Ｎ／ｍ）ずつ互いに並列接続され、対応する各Ｋ段目の論理ゲートにより駆動され、Ｎを一定とした半導体ディジタル集積回路において、ｍを増加させることにより、（Ｋ−１）段目およびＫ段目の論理ゲートにより消費される電力を増加させ、（Ｋ＋１）段目の論理ゲートにより消費される電力を減少させるように、ｍを決定することにより、該半導体ディジタル集積回路の総消費電力を最小化する電力低減方法．
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は多数の論理ゲートで構成される加算回路、乗算回路、等の半導体ディジタル集積回路（以下、「集積回路」と言う）の消費電力を低減する消費電力の削減方法に関する．
【０００２】
【従来の技術】
図４に論理ゲートの一例として、ＣＭＯＳインバータの回路図を示す．４１はｎＭＯＳＦＥＴ、４２はｐＭＯＳＦＥＴ、４３は入力端子、４４は出力端子、４５は負荷容量Ｃである．４６は電源端子で、正の電位ＶＤが印加されている．入力電圧信号ｖＩ（ｔ）が、高電位（ＶＤ）から低電位（０Ｖ）へ変化する時、Ｃを充電するために充電電流｛ｉＣ（ｔ）｝４７が流れ、出力電圧信号ｖＯ（ｔ）が高電位（ＶＤ）となる．また、ｖＩ（ｔ）が低電位（０  Ｖ）から高電位（ＶＤ）へ変化する時、Ｃを放電するために放電電流｛ｉＤ（ｔ）｝４８が流れ、ｖＯ（ｔ）が低電位（０Ｖ）となる．同時に、電源端子４６から接地４９へ向けて貫通電流｛ｉＳ（ｔ）｝５０も流れる．
論理ゲートが動作しているとき、該論理ゲートが消費する電力（ｐＴ）はｉＣ（ｔ）とｉＤ（ｔ）による消費電力（ｐＤ）、ｉＳ（ｔ）による消費電力（ｐＳ）、リーク電流（サブスレシュホールド電流、等）による消費電力（ｐＬ）の和で与えられる．集積回路が消費する電力（以下、「総消費電力」と言う）（ＰＴ）は各論理ゲートが消費する電力（ｐＴ）の総和である．
これまで集積回路の総消費電力（ＰＴ）を見積もる方法として、トランジスタ回路解析ＣＡＤツール（ＳＰＩＣＥ、等）で計算する方法、すでに見積もった消費電力情報を盛り込んだスタンダードセルを用いて、論理回路解析ＣＡＤツール、等で計算する方法、等がある．充放電電流による総消費電力（ＰＳ）と貫通電流による総消費電力（ＰＤ）、ほぼ無視できるリーク電流による総消費電力（ＰＬ）を分離して、個別に求めることはできなかった．従って、総消費電力（ＰＴ）を削減する抜本的な方法は無かった．なおＰＬはＰＤ、ＰＳに比べて極めて小さいので、以下では無視し、ＰＴはＰＤ、ＰＳの和で与えられるとする．
【０００３】
【発明が解決しようとする課題】
本発明は、最適な回路構成とすることによ、従来全く不可能であった総消費電力（ＰＬ）の削減を可能とする．
【０００４】
【課題を解決するための手段と実施例】
論理ゲート１個当たりのｐＴの削減は容易である．しかし、ＣＭＯＳ集積回路の総消費電力（ＰＴ）の低減は、論理ゲート１個のｐＴの削減のようにはいかない．以下では、ＰＤとＰＳの和（ＰＴ＝ＰＤ＋ＰＳ）を低減する方法を説明する．図１は本発明の実施例を説明するための集積回路である．１、２，３はＫ段目の論理ゲートで、全部でｍ個（ｍは整数）ある．４はｍ個の該Ｋ段目の論理ゲート１を駆動する（Ｋ−１）段目の論理ゲートである．５、６、７はＫ段目の論理ゲートにより駆動され、並列接続された（Ｋ＋１）段目のゲートである．各Ｋ段目の論理ゲートはｎ個の（Ｋ＋１）段目のゲートを駆動する．従って、（Ｋ＋１）段目のゲートの総数（Ｎ）は
Ｎ＝ｍ×ｎ                                                  （１）
である．また、本回路の総数（ＮＴ）は
ＮＴ＝Ｎ＋ｍ＋１                                            （２）
となる．
総ＰＴ２１、総ＰＤ２２、総ＰＳ２３と（Ｋ＋１）段目のゲートの総数（Ｎ）の関係を図２に示す．ｍは２である．２個のＫ段目のゲートのファンアウト数（ｎ）はＮ／２で与えられる．総ＰＤ２２はＮ（＝２×ｎ）に線形に比例して増加する．これは（Ｋ＋１）段目のゲートの充放電電流による総消費電力（ＰＤ，Ｋ＋１）が増加したためである．一方、総ＰＳ２３もＮ（＝２×ｎ）の増加に対して非線形に増加している．これはＮの増加に対して、ｎ（＝Ｎ／２）が増加し、該（Ｋ＋１）段目のゲートへの入力信号の立ち上がり時間（ｔｒ）、立ち下がり時間（ｔｆ）が増加し、（Ｋ＋１）段目のゲートの貫通電流による総消費電力（ＰＳ，Ｋ＋１）が増加したためである．この結果、総ＰＤ２２と総ＰＳ２３の増加によりこれらの和である総ＰＴ２１が増加する．
総ＰＴ３１、総ＰＤ３２、総ＰＳ３３とｍの関係を図３に示す．パラメータはＮ（＝ｍ×ｎ）は２０である．総ＰＤ３２はＰＤ，Ｋ＋１、Ｋ段目のゲートの充放電電流による総消費電力（ＰＤ，Ｋ）、（Ｋ−１）段目のゲートの充放電電流による総消費電力（ＰＤ，Ｋ−１）との和である．（Ｋ＋１）段目のゲート数はＮで固定されているので、ＰＤ，Ｋ、ＰＤ，Ｋ−１の増加が総ＰＤの増加となり、総ＰＤ３２はゆっくり増加する．一方、総ＰＳ３３はｍの増加に対して、急激に減少する．これはｍの増加に対して、（Ｋ＋１）段目のゲート数ｎ（＝Ｎ／ｍ）が急激に減少するためで、このｎの減少は該（Ｋ＋１）段目のゲートへの入力信号のｔｒ、ｔｆを減少させ、ＰＳ，Ｋ＋１を減少させるからである．従って、ｍを増加させると、まず総ＰＤ３２と総ＰＳ３３の和である総ＰＴが減少して、総ＰＴが最小となる．ｍをさらに増加すると、今度はＰＳ，Ｋ＋１の減少が止まり、ＰＤ，Ｋ−１とＰＤ，Ｋの増加だけになるため、総ＰＴ３１をゆっくり増加させる．従って、総ＰＴ３１が最小となるｍが存在することになる．
本発明の消費電力の削減方法は、（Ｋ−１）段目が１個の論理ゲート、Ｋ段目がｍ個（ｍは整数）の論理ゲート、（Ｋ＋１）段目がＮ個（Ｎは整数）の論理ゲート、で構成され、該ｍ個のＫ段目の論理ゲートは互いに並列接続され、かつ、該（Ｋ−１）段目の論理ゲートにより駆動され、該（Ｋ＋１）段目の論理ゲートはｎ個（＝Ｎ／ｍ）ずつ互いに並列接続され、対応する各Ｋ段目の論理ゲートにより駆動され、Ｎを一定とした半導体ディジタル集積回路において、ｍを増加させることにより、（Ｋ−１）段目およびＫ段目の論理ゲートにより消費される電力を増加させ、（Ｋ＋１）段目の論理ゲートにより消費される電力を減少させるように、ｍを決定することにより、該半導体ディジタル集積回路の総消費電力を最小化することを特徴とするので、従来技術の問題点を回避し、集積回路への適用を可能とした．
【０００５】
【発明の効果】
これまで、貫通電流による消費電力を削減し、集積回路の総消費電力ＰＴを削減する手法は確立されていなかった．これを解決するため、本発明では、（Ｋ＋１）段目のゲートの総数Ｎ（＝ｍ×ｎ）数を固定して、Ｋ段目の論理ゲートにより消費される電力を増加させ、（Ｋ＋１）段目の論理ゲートにより消費される電力を減少させるように、ｍを決定することにより、該半導体ディジタル集積回路の総消費電力を最小化するすることができるという所期の目的が達成できる．
【００６】
【図面の簡単な説明】
【図１】本発明の実施例を説明するための集積回路．
【図２】本発明の実施例にかかわるＰＴ、ＰＤ、ＰＳとＮの関係．
【図３】本発明の実施例にかかわるＰＴ、ＰＤ、ＰＳとｍの関係．
【図４】ＣＭＯＳインバータの回路図である．
【符号の説明】
１、２、３はＫ段目のゲート、４は（Ｋ−１）段目のゲート、５、６、７は該評価Ｋ段目のゲートにより駆動される（Ｋ＋１）段目のゲートである．２１は総ＰＴ、２２は総ＰＤ、２３は総ＰＳ、３１は総ＰＴ、３２は総ＰＤ、３３は総ＰＳ、である．４１はｎＭＯＳＦＥＴ、４２はｐＭＯＳＦＥＴ、４３は入力端子、４４は出力端子、４５は負荷容量、４６は電源端子、４７は充電電流、４８は放電電流、４９は接地、５０は貫通電流である．
【図１】
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【図２】
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【図３】
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【図４】
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