(57)【要約】【課題】チャネル領域とソース・ドレイン領域との高さ位置が異なるトランジスタのソース・ドレイン領域を、別のトランジスタのソース・ドレイン領域に容易に接続することができる半導体装置及び半導体メモリを提供する。【解決手段】セルトランジスタＴＣは、ソース・ドレイン領域ＢＬがチャネル領域の一部よりも下方に形成される。選択トランジスタＳＴＥは、セルトランジスタＴＣのソース・ドレイン領域ＢＬとほぼ同じ高さ位置にチャネル領域とソース・ドレイン領域とが形成される。セルトランジスタＴＣと選択トランジスタＳＴＥの各々の一方のソース・ドレイン領域をほぼ同一面内において電気的に接続する。【選択図】　　　　図９
2004006658.tif 000002
【特許請求の範囲】
【請求項１】
ソース・ドレイン領域がチャネル領域の一部よりも下方に形成された第１トランジスタと、
前記第１トランジスタのソース・ドレイン領域と実質的に同じ高さ位置にチャネル領域とソース・ドレイン領域とが形成された第２トランジスタとを備え、
前記第１トランジスタと前記第２トランジスタの各々の一方のソース・ドレイン領域は実質的に同一面内において電気的に接続されていることを特徴とする半導体装置。
【請求項２】
複数の凸部が形成された一導電型半導体基板と、
隣接する前記凸部の間の半導体基板の表面に形成された反対導電型のビット線と、
ロウ方向およびコラム方向に複数配列され、前記ビット線をソース領域またはドレイン領域とし、少なくとも前記凸部の頂面にチャネル領域が形成されたセルトランジスタと、
前記ビット線と実質的に同じ高さ位置にチャネル領域とソース・ドレイン領域とが形成され、前記ビット線を選択する選択トランジスタとを備え、
前記選択トランジスタの一方のソース・ドレイン領域と前記ビット線とを実質的に同一面内において電気的に接続したことを特徴とする半導体メモリ。
【請求項３】
請求項２に記載の半導体メモリにおいて、
前記凸部は、対向する一対の側面を有し、
前記セルトランジスタは、
前記凸部の頂面に形成された第１絶縁膜と、
前記凸部の各側面と前記ソース・ドレイン領域とを覆う第２絶縁膜と、
前記凸部の両側方の前記第２絶縁膜上に対をなして形成され、該第２絶縁膜を介して前記凸部の側面と前記ソース・ドレイン領域とに対向する一対のフローティングゲートと、
前記各フローティングゲート上に形成された第３絶縁膜と、
前記第３絶縁膜を介して前記各フローティングゲートと対向し、かつ、前記第１絶縁膜を介して前記凸部の頂面と対向するコントロールゲートとを有することを特徴とする半導体メモリ。
【請求項４】
請求項２または３に記載の半導体メモリにおいて、前記複数のセルトランジスタは（１コラム）×（所定ロウ）ずつバンク分けされ、奇数ロウの前記バンクと偶数ロウの前記バンクとを前記選択トランジスタで仮想接地方式により選択することを特徴とする半導体メモリ。
【請求項５】
請求項２から４までのいずれかに記載の半導体メモリにおいて、該半導体メモリは、前記セルトランジスタを駆動するための駆動トランジスタを含み、該駆動トランジスタは、前記選択トランジスタとは異なる高さ位置にあり、該駆動トランジスタと該選択トランジスタは同一工程により同時に形成されることを特徴とする半導体メモリ。
【請求項６】
請求項２から５までのいずれかに記載の半導体メモリにおいて、前記凸部のコラム方向の端部に保護用絶縁膜を設け、該保護用絶縁膜は、該半導体メモリに含まれるＬＤＤ構造を有するトランジスタのサイドウォール絶縁膜と同一工程により同時に形成されることを特徴とする半導体メモリ。
【請求項７】
ロウ方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、
該セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、コントロールゲートを含み、ロウ方向に複数配列された該セルトランジスタ同士は、該コントロールゲートを共有し、
前記ロウ方向に複数配列されたセルトランジスタは複数のブロックに分割され、
該半導体メモリは、隣接する該ブロックの間に設けられた絶縁分離領域と、該絶縁分離領域が設けられた領域の複数個において前記コントロールゲートと接続するロウ方向に設けられた導体とを含むことを特徴とする半導体メモリ。
【請求項８】
請求項７に記載の半導体メモリにおいて、
前記セルトランジスタは、コラム方向にも複数配列されており、
コラム方向に配列した前記セルトランジスタは、複数のグループに分けられており、各グループ内においては、該セルトランジスタはチャネル領域を共有し、
該半導体メモリは、各グループの末端に設けられた絶縁分離領域を含み、該絶縁分離領域により該グループ同士を分離することを特徴とする半導体メモリ。
【請求項９】
ロウ方向およびコラム方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、
該セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、コントロールゲートを含み、ロウ方向に複数配列された該セルトランジスタ同士は、該コントロールゲートを共有し、
前記ロウ方向に複数配列されたセルトランジスタは複数のブロックに分割され、
該半導体メモリは、隣接する該ブロックの間に設けられた絶縁分離領域を含み、
コラム方向に配列した前記セルトランジスタは、複数のグループに分けられており、各グループ内においては、該セルトランジスタはチャネル領域を共有し、
該半導体メモリは、各グループの末端に設けられた絶縁分離領域を含み、該絶縁分離領域により該グループ同士を分離することを特徴とする半導体メモリ。
【請求項１０】
請求項７から９までのいずれかに記載の半導体メモリにおいて、異なる前記ブロックに属する複数のセルトランジスタに対して並行して書込みまたは読出しを行うことを特徴とする半導体メモリ。
【請求項１１】
コラム方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、
該セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、該セルトランジスタは、複数個のグループに分けられており、コラム方向に隣接する該セルトランジスタのソース・ドレイン領域は、各グループ内においては少なくとも共通であり、
該半導体メモリは、該グループに対して設けられた接続領域と、複数個の該接続領域において前記ソース・ドレイン領域と接続するコラム方向に設けられた導体とを含むことを特徴とする半導体メモリ。
【請求項１２】
請求項１１に記載の半導体メモリにおいて、前記各グループ内においては、前記セルトランジスタはチャネル領域を共有し、
該半導体メモリは、各グループの末端に設けられた絶縁分離領域を含み、該絶縁分離領域により該グループ同士を分離することを特徴とする半導体メモリ。
【請求項１３】
ロウ方向およびコラム方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、
該セルトランジスタの各々はコントロールゲートを含み、ロウ方向に複数配列された該セルトランジスタ同士は、該コントロールゲートを共有し、
該セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、コラム方向に隣接する該セルトランジスタのソース・ドレイン領域は共通であり、
該半導体メモリは、コラム方向に設けられた導体を含み、該導体は、コラム方向に隣接するコントロールゲートの間において、前記ソース・ドレイン領域と接続され、該ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることを特徴とする半導体メモリ。
【請求項１４】
コラム方向およびロウ方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、
該セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、コラム方向に隣接する該セルトランジスタのソース・ドレイン領域が共通であり、
ロウ方向に隣接する前記セルトランジスタ同士が、該セルトランジスタ間の前記ソース・ドレイン領域を共有し、該ソース・ドレイン領域の中間部に、該ソース・ドレイン領域と同一の導電型の高濃度領域を設け、
該高濃度領域は、コラム方向に配列した前記複数のセルトランジスタに共通であることを特徴とする半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体メモリに関する。より詳細には、本発明は、２つのトランジスタの各ソース・ドレイン領域を共通接続するのに有用な技術に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の不揮発性メモリは、携帯電話機等に搭載されて現在広く普及している。このＥＥＰＲＯＭのセルトランジスタは、そのフローティングゲート内の蓄積電荷の有無によって、１ビットの情報を記憶させることができる。
【０００３】
一方、最近になって、デバイスの小型化を図るべく、１ビットではなく複数ビットの情報を記憶することが可能な多値トランジスタの開発が進んでいる。
【０００４】
多値トランジスタには種々ある。その中でも、本願発明者は、シリコン基板に溝を複数形成し、その溝の側壁にフローティングゲートを形成して作製される多値トランジスタに注目している（例えば、本願発明者による特許文献１，　２参照。）。
【０００５】
この種の多値トランジスタでは、上記溝の底面にソース・ドレイン領域が形成され、シリコン基板の表面にチャネル領域が形成される。すなわち、この多値トランジスタは、ソース・ドレイン領域とチャネル領域との高さ位置が異なるという特徴を有する。この特徴は、ソース・ドレイン領域とチャネル領域とが共に基板表面に形成される典型的なＭＯＳトランジスタには見られず、この種の多値トランジスタに特有のものである。
【０００６】
【特許文献１】
特許第３２４９８１１号明細書
【特許文献２】
特許第３２４９８１２号明細書。
【０００７】
【発明が解決しようとする課題】
ところで、半導体メモリは、上述のセルトランジスタだけでなく、そのセルトランジスタやバンクを選択するための選択トランジスタも有している。この選択トランジスタとしては、通常、上述のＭＯＳトランジスタが使用される。そして、セルトランジスタと選択トランジスタの各ソース・ドレイン領域が共通接続され、選択トランジスタをオン状態にすることで、それにつながるセルトランジスタやバンクが選択される。
【０００８】
しかしながら、上述したように、セルトランジスタのソース・ドレイン領域が溝の底面に形成されるのに対し、選択トランジスタのソース・ドレイン領域は基板の表面に形成されるから、各トランジスタのソース・ドレイン領域は同一平面にはなくその高さ位置が異なる。したがって、それらを共通接続しようとしても、そこには技術上の困難があり、従来技術ではこの接続を実現することができない。
【０００９】
本発明はこのような従来技術の欠点を解消し、チャネル領域とソース・ドレイン領域との高さ位置が異なるトランジスタの当該ソース・ドレイン領域を、別のトランジスタのソース・ドレイン領域に容易に接続することができる半導体装置および半導体メモリを提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記した課題は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成される第１トランジスタと、第１トランジスタのソース・ドレイン領域と実質的に同じ高さ位置にチャネル領域とソース・ドレイン領域とが形成される第２トランジスタとを備え、第１トランジスタと第２トランジスタの各々の一方のソース・ドレイン領域を実質的に同一面内において電気的に接続したことを特徴とする半導体装置によって解決する。
【００１１】
または、複数の凸部が形成された一導電型半導体基板と、隣接する凸部の間の半導体基板の表面に形成された反対導電型のビット線と、ロウ方向およびコラム方向に複数配列され、ビット線をソース領域またはドレイン領域とし、少なくとも凸部の頂面にチャネル領域が形成されるセルトランジスタと、ビット線と実質的に同じ高さ位置にチャネル領域とソース・ドレイン領域とが形成され、ビット線を選択する選択トランジスタとを備え、選択トランジスタの一方のソース・ドレイン領域とビット線とを実質的に同一面内において電気的に接続したことを特徴とする半導体メモリによって解決する。
【００１２】
さらに、凸部が対向する一対の側面を有し、セルトランジスタが、凸部の頂面に形成された第１絶縁膜と、凸部の各側面とソース・ドレイン領域とを覆う第２絶縁膜と、凸部の両側方の第２絶縁膜上に対をなして形成され、第２絶縁膜を介して凸部の側面とソース・ドレイン領域とに対向する一対のフローティングゲートと、各フローティングゲート上に形成された第３絶縁膜と、第３絶縁膜を介して各フローティングゲートと対向し、かつ、第１絶縁膜を介して凸部の頂面と対向するコントロールゲートとを有することを特徴とする半導体メモリによって解決する。
【００１３】
また、複数のセルトランジスタを（１コラム）×（所定ロウ）ずつバンク分けして、奇数ロウのバンクと偶数ロウのバンクとを選択トランジスタで仮想接地方式により選択することを特徴とする半導体メモリによっても解決する。
【００１４】
これらの本発明によれば、第１トランジスタと第２トランジスタの各ソース・ドレイン領域が実質的に同一面内に位置し、その高さ位置が従来のように異ならないので、それらを同一面内で容易に共通接続することができ、従来見られた共通接続の技術的な困難性が克服される。
【００１５】
なお、半導体メモリは、セルトランジスタを駆動するための駆動トランジスタを含み、駆動トランジスタは、選択トランジスタとは異なる高さ位置にあり、駆動トランジスタと選択トランジスタは同一工程により同時に形成することとしてもよい。異なる高さにあるにもかかわらず、同時に形成するため、工程数の削減が図れる。
【００１６】
また、凸部のコラム方向の端部に保護用絶縁膜を設け、保護用絶縁膜は、半導体メモリに含まれるＬＤＤ構造を有するトランジスタのサイドウォール絶縁膜と同一工程により同時に形成することが好ましい。保護用絶縁膜とサイドウォール絶縁膜を同時に形成するため、工程数の削減が図れる。
【００１７】
なお、ロウ方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、コントロールゲートを含み、ロウ方向に複数配列されたセルトランジスタ同士は、コントロールゲートを共有し、ロウ方向に複数配列されたセルトランジスタは複数のブロックに分割され、半導体メモリは、隣接するブロックの間に設けられた絶縁分離領域と、絶縁分離領域が設けられた領域の複数個においてコントロールゲートと接続するロウ方向に設けられた導体（例えば金属線）とを含んでもよい。導体により、コントロールゲートのロウ方向の抵抗を実質的に低下させることができる。
【００１８】
さらに、セルトランジスタが、コラム方向にも複数配列されているときに、コラム方向に配列したセルトランジスタを、複数のグループに分け、各グループ内においては、セルトランジスタはチャネル領域を共有し、半導体メモリは、各グループの末端に設けられた絶縁分離領域を含み、絶縁分離領域によりグループ同士を分離することが好ましい。これにより、セルトランジスタをグループごとに制御することが可能になる。
【００１９】
また、ロウ方向およびコラム方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、コントロールゲートを含み、ロウ方向に複数配列されたセルトランジスタ同士は、コントロールゲートを共有し、ロウ方向に複数配列されたセルトランジスタは複数のブロックに分割され、半導体メモリは、隣接するブロックの間に設けられた絶縁分離領域を含み、コラム方向に配列したセルトランジスタは、複数のグループに分けられており、各グループ内においては、セルトランジスタはチャネル領域を共有し、半導体メモリは、各グループの末端に設けられた絶縁分離領域を含み、絶縁分離領域によりグループ同士を分離することが可能である。この結果、セルトランジスタはロウ方向およびコラム方向に電気的に分割されるため、ロウ方向およびコラム方向の両方向において、ブロックおよびグループ単位で個別に制御することができる。
【００２０】
ところで、コラム方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、セルトランジスタは、複数個のグループに分けられており、コラム方向に隣接するセルトランジスタのソース・ドレイン領域は、各グループ内においては少なくとも共通であり、半導体メモリは、グループに対して設けられた接続領域と、複数個の接続領域においてソース・ドレイン領域と接続するコラム方向に設けられた導体（例えば金属線）とを含むようにできる。導体により、ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることができる。
【００２１】
この半導体メモリにおいて、各グループ内においては、セルトランジスタはチャネル領域を共有し、半導体メモリは、各グループの末端に設けられた絶縁分離領域を含み、絶縁分離領域によりグループ同士を分離することができる。このとき、グループ単位で制御することができる。
【００２２】
半導体メモリにおいて、異なるブロックに属する複数のセルトランジスタに対して並行して書込みまたは読出しを行うことにより、半導体メモリ全体として、書込みまたは読出しの速度を上げることができる。
【００２３】
なお、ロウ方向およびコラム方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、セルトランジスタの各々はコントロールゲートを含み、ロウ方向に複数配列されたセルトランジスタ同士は、コントロールゲートを共有し、セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、コラム方向に隣接するセルトランジスタのソース・ドレイン領域は共通であり、半導体メモリは、コラム方向に設けられた導体（例えば金属線）を含み、導体は、コラム方向に隣接するコントロールゲートの間において、ソース・ドレイン領域と接続され、ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることができる。
【００２４】
この際に、コラム方向に隣接するコントロールゲートの間の領域が狭い等の理由から、高集積度の半導体メモリにおいて、接続するための領域の確保が困難であり、導体をソース・ドレイン領域と接続することが難しい場合がありうる。そのときに、ロウ方向およびコラム方向のうちの少なくとも１方向において、接続のための領域に余裕があれば、製造上当該領域を確保することは容易である。
【００２５】
ところで、コラム方向およびロウ方向に複数配列されたセルトランジスタを含む半導体メモリにおいて、セルトランジスタの各々は、ソース・ドレイン領域がチャネル領域の一部よりも下方に形成されており、コラム方向に隣接するセルトランジスタのソース・ドレイン領域が共通であり、ロウ方向に隣接するセルトランジスタ同士が、セルトランジスタ間のソース・ドレイン領域を共有し、ソース・ドレイン領域の中間部に、ソース・ドレイン領域と同一の導電型の高濃度領域を設け、高濃度領域は、コラム方向に配列した複数のセルトランジスタに共通とすることができる。高濃度領域は抵抗値が低いため、高濃度領域により、ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることができる。
【００２６】
【発明の実施の形態】
次に、本発明の実施例について、添付図面を参照しながら詳細に説明する。
【００２７】
（１）予備的事項の説明
本発明の特徴を説明する前に、まず、本実施例に係る半導体メモリのセルトランジスタや回路構成等について説明する。
【００２８】
（セルトランジスタの構造）
図１は、本実施例に係るセルトランジスタの断面図である。
【００２９】
セルトランジスタＴＣは、一導電型半導体基板であるｐ型シリコン基板１２上に形成され、ｐ型シリコン基板１２にはｐウエル１３が形成される。ｐ型シリコン基板１２には、凸部１３ａが形成される。
【００３０】
凸部１３ａは、ｐ型シリコン基板１２に複数設けられている。ビット線ＢＬ１、ＢＬ２は、凸部１３ａを挟むｐウエル１３の表面に形成されている。ビット線ＢＬ１、ＢＬ２は、ｐウエル１３の表面の所定のところに、反対導電型であるｎ型不純物をイオン注入して形成される。各ビット線ＢＬ１、ＢＬ２は、コラム方向に一体化しており、ロウ方向に複数形成されている。
【００３１】
凸部１３ａの頂面１３ｃには第１絶縁膜であるゲート絶縁膜１５ｃが形成される。また、凸部１３ａは対向する一対の側面１３ｂ、１３ｂを有し、各側面１３ｂの表層には、ｎ型領域１７が形成される。ｎ型領域１７、１７の不純物濃度は、上記ビット線ＢＬ１、ＢＬ２の不純物濃度に比して、１／１００〜１／１００００、好ましくは１／１０００程度の不純物濃度に選択される。
【００３２】
図中、第２絶縁膜であるトンネル絶縁膜１５ａは、各側面１３ｂ、１３ｂとビット線ＢＬ１、ＢＬ２とを覆う。後述するが、ビット線ＢＬ１、ＢＬ２はソース・ドレイン領域としても機能するので、以下ではビット線ＢＬ１、ＢＬ２のことをソース・ドレイン領域とも称す。
【００３３】
凸部１３ａの各側面側に、フローティングゲートＦＧ１、ＦＧ２が設けられる。フローティングゲートＦＧ１、ＦＧ２は、各々トンネル絶縁膜１５ａを介して、ソース・ドレイン領域ＢＬ１、ＢＬ２および側面１３ｂ、１３ｂと対向する。第３絶縁膜であるインターポリ絶縁膜１５ｂは、フローティングゲートＦＧ、ＦＧの各表面に形成される。なお、トンネル絶縁膜１５ａ、インターポリ絶縁膜１５ｂ、およびゲート絶縁膜１５ｃは、本実施例ではいずれもシリコン酸化膜から成る。
【００３４】
コントロールゲートＣＧは、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１、ＦＧ２と対向し、またゲート絶縁膜１５ｃを介して頂面１３ｃと対向する。このコントロールゲートＣＧは、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１、ＦＧ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【００３５】
フローティングゲートＦＧ１、ＦＧ２、およびコントロールゲートＣＧはいずれもポリシリコンから形成されている。このうち、コントロールゲートＣＧは、ロウ方向に一体化しており、後述するようにコラム方向に複数形成されていて、その各々はワード線ＷＬ０、ＷＬ１、…として機能する。
【００３６】
本実施例では、チャネル領域は、凸部１３ａの両側面１３ｂ、１３ｂと頂面１３ｃの各表層に三次元的に形成される。よって、チャネル領域とソース・ドレイン領域ＢＬ１、ＢＬ２との高さ位置は異なり、チャネル領域の一部の下方にソース・ドレイン領域が位置する。この特徴は、ソース・ドレイン領域とチャネル領域とが共に基板表面に形成される典型的なＭＯＳトランジスタには見られない。
【００３７】
図２は、このセルトランジスタＴＣの等価回路を模式的に表した図であり、さまざまな容量を示している。各容量の意味は次の通りである。
・ＣＣＧ・・・コントロールゲートＣＧと凸部１３ａの頂面１３ｃとの対向容量である。
・ＣＣＦ１（ＣＣＦ２）・・・コントロールゲートＣＧとフローティングゲートＦＧ１（ＦＧ２）との対向容量である。
・ＣＦＧ１（ＣＦＧ２）・・・フローティングゲートＦＧ１（ＦＧ２）と、凸部１３ａの側面１３ｂとの対向容量である。
・ＣＦＳ（ＣＦＤ）・・・フローティングゲートＦＧ１（ＦＧ２）と、ソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量である。
【００３８】
（セルトランジスタの駆動方法）
次に、上述のセルトランジスタＴＣの駆動方法について説明する。
【００３９】
ｉ）書込動作
まず、書込動作について、図３を参照して説明する。図３は、セルトランジスタＴＣへの書込動作について示す断面図である。
【００４０】
凸部１３ａの両側方には一対のフローティングゲートＦＧ１、ＦＧ２が設けられるが、本実施例によれば、各フローティングゲートＦＧ１、ＦＧ２に独立に電子を注入することができる。
【００４１】
例えば、右側のフローティングゲートＦＧ２に電子を注入するには、図３に示すように、コントロールゲートＣＧに書込電圧ＶＧ、たとえば、２．２Ｖを印加する。そして、電子が注入される側のソース・ドレイン領域ＢＬ２に電圧ＶＤＤ、たとえば、６Ｖを印加する。基板１２と、電子が注入されない側のソース・ドレイン領域ＢＬ１とは接地する。これにより、ソース・ドレイン領域ＢＬ１〜ＢＬ２間には、書込み用の電位差、すなわち６Ｖが与えられることになる。
【００４２】
これによれば、コントロールゲートＣＧに正電位が印加されるから、頂面１３ｃの表層に反転層１３ｄが形成され、ｎ型領域１７、１７同士がこの反転層１３ｄにより電気的に接続される。またｎ型領域１７、１７は、それと同じ導電型、すなわちｎ型のソース・ドレイン領域ＢＬ１、ＢＬ２に接しているから、結局、ソース・ドレイン領域ＢＬ１、ＢＬ２が電気的に接続される。
【００４３】
したがって、キャリア（本実施例では電子）は、同図の矢印５０，　５２の経路を流れることになる。特に、頂面１３ｃを流れる電子に注目されたい。この電子から見れば、その運動方向に右側のフローティングゲートＦＧ２が位置する。よって、電子がこのフローティングゲートＦＧ２に注入されるためには、電子の運動方向を変える必要が無いから、電子をフローティングゲートＦＧ２に引き付けるためのゲート電圧、すなわち書込電圧ＶＧを小さくすることができる。
【００４４】
しかも、側面１３ｂにｎ型領域１７、１７を設けたことで、側面１３ｂが低抵抗となり、そこでの電圧降下が抑えられる。よって、頂面１３ｃの両端に、ソース・ドレイン領域ＢＬ１〜ＢＬ２間電圧（本実施例では、６Ｖ）より若干低下した高い電圧が印加されるから、この電圧により電子が頂面１３ｃで勢いよく加速され、フローティングゲートＦＧ２に電子が矢印５２のように効率良く注入される。このように、ｎ型領域１７、１７も、書込電圧ＶＧを低減するのに寄与する。
【００４５】
上記の図３では、右側のフローティングゲートＦＧ２にのみ電子が注入されたが、左側のフローティングゲートＦＧ１に電子を注入するには、ソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替えれば良い。
【００４６】
よって、本発明では、図４（ａ）〜（ｄ）に示す４状態が得られる。
【００４７】
図４（ａ）は、両フローティングゲートＦＧ１、ＦＧ２に電子が注入されていない“（１，　１）”論理状態を示す。
【００４８】
図４（ｂ）、（ｃ）は、フローティングゲートＦＧ１、ＦＧ２の一方にのみ電子が注入された“（１，　０）”、“（０，　１）”論理状態を示す。
【００４９】
図４（ｄ）は、両フローティングゲートＦＧ１、ＦＧ２に電子が注入された“（０，　０）”論理状態を示す。この状態を得るには、例えば、右側のフローティングゲートＦＧ２に電子を注入した後、左側のフローティングゲートＦＧ１に電子を注入すれば良い。
【００５０】
かくして、本発明では、１つのセルトランジスタＴＣに２ビットのデータ“（１，　１）”〜“（０，　０）”を書き込むことができる。
【００５１】
本発明ではフローティングゲートＦＧ１、ＦＧ２が２つ設けられ、各フローティングゲートＦＧ１、ＦＧ２に電子が独立に存在するから、セル縮小を図る場合でも、どちらのフローティングゲートＦＧ１、ＦＧ２に電子が存在するのかを明確に区別することができる。
【００５２】
ｉｉ）読出動作
次に、読出動作について、図５（ａ）〜（ｂ）を参照して説明する。データを読み出すには、まず、図５（ａ）に示すように、コントロールゲートＣＧに読出電圧ＶＧ、たとえば、２．２Ｖを印加する。そして、一方のソース・ドレイン領域ＢＬ２に電圧ＶＤＤ、たとえば、１．６Ｖを印加し、他方のソース・ドレイン領域ＢＬ１と基板１２とを接地する。これにより、ソース・ドレイン領域ＢＬ１〜ＢＬ２間には、読出し用の電位差、すなわち１．６Ｖが印加されることになる。
【００５３】
この電位配分により、コントロールゲートＣＧが正電位となるから、凸部１３ａの頂面に反転層１３ｄが形成される。よって、同図の矢印の向きに第１のドレイン電流Ｉｄ１が流れる。
【００５４】
次いで、図５（ｂ）に示すように、読出電圧ＶＧ、すなわち２．２Ｖはそのままで、ソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替える。このようにすると、ソース・ドレイン領域ＢＬ１〜ＢＬ２間の電位差が反転するから、同図の矢印の向きに第２のドレイン電流Ｉｄ２が流れる。
【００５５】
本実施例では、上記のようにソース・ドレイン領域ＢＬ１、ＢＬ２の電圧を入れ替えることにより、２種類のドレイン電流Ｉｄ１、Ｉｄ２を計測する。ドレイン電流Ｉｄ１、Ｉｄ２の大きさは、４値状態の各状態によって後述のごとく異なる。よって、２種類のドレイン電流値のセット（Ｉｄ１、Ｉｄ２）と、各状態とを一対一に対応させることにより、どの状態が記憶されているかを読み出すことができる。
【００５６】
次に、各論理状態“（１，　１）”〜“（０，　０）”におけるドレイン電流値について説明する。
【００５７】
（ａ）“（１，　０）”論理状態
図６（ａ）〜（ｂ）は、“（１，　０）”論理状態を読み出す場合の断面図である。図６（ａ）において、それぞれの部材に印加する電圧は上述の図５（ａ）の通りであって、この電圧によりドレイン電流Ｉｄ１が流れる。
【００５８】
図６（ａ）の状態では、右側のフローティングゲートＦＧ２は、電子が注入されたことにより電位が下がる。しかし、フローティングゲートＦＧ２の電位は、対向容量ＣＣＦ２、ＣＦＤによってコントロールゲートＣＧの電位（本実施例では２．２Ｖ）やソース・ドレインＢＬ２の電位（本実施例では１．６Ｖ）の正電位側に引き上げられる。
【００５９】
よって、結局、フローティングゲートＦＧ２の電位下降が抑えられるから、フローティングゲートＦＧ２近傍でのチャネル抵抗はそれ程大きくない。したがって、ドレイン電流Ｉｄ１の電流値は比較的大きくなる。
【００６０】
特に、図のようにｎ型領域１７を設けた場合は、ｎ型領域１７はソース・ドレイン領域ＢＬ２に接するから、ｎ型領域１７の電位がソース・ドレイン領域ＢＬ２のそれとほぼ同じになる。したがって、フローティングゲートＦＧ２の電位は、対向容量ＣＦＧ２によってもソース・ドレインＢＬ側に引き上げられる。よって、右側のフローティングゲートＦＧ２近傍のチャネル抵抗がさらに小さくなるから、ドレイン電流Ｉｄ１の電流値はより一層大きくなる。
【００６１】
一方、図６（ｂ）は、ソース・ドレインＢＬ１、ＢＬ２の電圧を入れ替えて、ドレイン電流Ｉｄ２を流した場合である。この場合、注入電子によって、右側のフローティングゲートＦＧ２の電位が下がる。しかも、右側のソース・ドレイン領域ＢＬ２が接地されるから、フローティングゲートＦＧ２の電位は、ソース・ドレイン領域ＢＬ２との対向容量ＣＦＤにより接地側に引き下げられる。よって、フローティングゲートＦＧ２の電位が図６（ａ）の場合よりも低くなるから、フローティングゲートＦＧ２近傍のチャネル抵抗が大きくなり、ドレイン電流Ｉｄ２が先のＩｄ１よりも小さくなる。
【００６２】
特に、ｎ型領域１７を設けると、右側のフローティングゲートＦＧ２の電位は対向容量ＣＦＧ２によっても接地側に引き下げられ、ドレイン電流Ｉｄ２がより一層小さくなる。
【００６３】
このように、“（１，　０）”論理状態は、
・（Ｉｄ１、Ｉｄ２）＝（大、小）
で識別することができる。このドレイン電流Ｉｄ１、Ｉｄ２の大小の判定は、後述のセンスアンプが基準電流と比較して行う。
【００６４】
（ｂ）“（０，　１）”論理状態
“（０，　１）”状態は、上記とは反対に左側のフローティングゲートＦＧ１に電子が注入される。よって、各ドレイン電流Ｉｄ１、Ｉｄ２の電流値は、上記の議論と同様にして評価され、
・（Ｉｄ１、Ｉｄ２）＝（小、大）
となる。
【００６５】
（ｃ）“（１，　１）”論理状態
“（１，　１）”論理状態は、いずれのフローティングゲートＦＧ１、ＦＧ２にも電子が注入されない。したがって、各フローティングゲートＦＧ１、ＦＧ２の電位は電子によって引き下げられないから、Ｉｄ１、Ｉｄ２の双方とも大となる。また、この状態は左右対称であるから、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（大、大）
となる。
【００６６】
（ｄ）“（０，　０）”論理状態
“（０，　０）”論理状態は、両方のフローティングゲートＦＧ１、ＦＧ２に電子が注入されるから、左右対称となる。したがって、Ｉｄ１とＩｄ２とに差は生じず、
・（Ｉｄ１、Ｉｄ２）＝（小、小）
となる。
【００６７】
ｉｉｉ）消去動作
次に、フローティングゲートＦＧ１、ＦＧ２に注入された電子の消去方法について説明する。蓄積電子を引き抜くには、図７に示すように、コントロールゲートＣＧに高電位ＶＧ、たとえば、１２Ｖを印加し、基板１２とソース・ドレイン領域ＢＬ１、ＢＬ２とを接地する。ここで、コントロールゲートＣＧと、基板１２およびソース・ドレイン領域ＢＬ１、ＢＬ２との電位差は相対的に設定することができ、たとえば、コントロールゲートＣＧに６Ｖを、ソース・ドレイン領域ＢＬ１、ＢＬ２に−６Ｖを印加するようにしてもよい。
【００６８】
この電位配分によれば、フローティングゲートＦＧ１（ＦＧ２）から見ると、コントロールゲートＣＧ側の電位が高いので、蓄積電子はインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに引き抜かれる。なお、上記と逆に基板１２側をコントロールゲートＣＧよりも高電位にして、基板１２側に蓄積電子を引き抜くことも可能である。
【００６９】
ｉｖ）非選択時
上記ｉ）〜ｉｉｉ）は、いずれもセルトランジスタＴＣが選択されている場合であった。実際の動作では、セルトランジスタＴＣが常に選択されているということはなく、非選択状態の場合もある。
【００７０】
非選択状態でも、たとえばビット線ＢＬ１に、他のセルトランジスタＴＣを選択すべく、各動作用の電圧ＶＤＤが印加されることがある。この場合、非選択セルトランジスタＴＣのフローティングゲートＦＧ１は、ビット線ＢＬ１との大きい対向容量ＣＦＳにより、ビット線ＢＬ１の電位に引き付けられる。よって、フローティングゲートＦＧ１とソース・ドレイン領域ＢＬ１との間の電位差が小さくなるから、それらの間のトンネル絶縁膜１５ａが高電界に曝されることが無い。従って、トンネル絶縁膜１５ａにトンネル電流が流れ難くなり、トンネル絶縁膜１５ａの劣化を防ぐことができる。
【００７１】
ここで、上記駆動時ｉ）〜ｉｖ）の各利点を得るために、フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量ＣＦｓ（ＣＦＤ）が重要な役割を果たしているのに注意されたい。本実施例では、フローティングゲートＦＧ１（ＦＧ２）をソース・ドレイン領域ＢＬ１（ＢＬ２）上に覆設することにより、フローティングゲートＦＧ１〜ＦＧ２の間隔を狭めてデバイスを小型化すると共に、対向容量ＣＦＤ、ＣＦＳを大きく稼いで上述の利点を得やすくしている。フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向面積は限定されない。対向面積が大きいほど上述の利点を得やすいが、小さくても得ることは可能である。
【００７２】
（回路構成）
次に、本実施例に係る半導体メモリの回路構成について説明する。図８は、本実施例に係る半導体メモリの回路構成図である。同図において、セルトランジスタＴＣｉ、ｊはｉロウｊコラム目のセルトランジスタを表し、その構造と動作は上記した通りである。そして、セルトランジスタＴＣｉ、ｊの各々は、（１コラム）×（ｎロウ）のバンクＢＮＫｊ（ｊ＝０，１，２，…）にバンク分けされている。なお、（ｎコラム）におけるｎは所定の自然数を表し、その値は特に限定されない。また、バンクＢＮＫｊにおけるｊは、そのバンクに属するセルトランジスタＴＣｉ、ｊの共通のコラム番号を表す。
【００７３】
各バンクＢＮＫｊ（ｊ＝０，１，２，…）には、それを選択するための選択トランジスタＳＴＥｉ、ｊ、ＳＴＯｉ、ｊが接続される。このうち、選択トランジスタＳＴＥｉ、ｊは偶数バンクＢＮＫｊ（ｊ＝０，２，４…）選択用のものであって、以下では偶数バンク選択トランジスタとも言う。また、ＳＴＯｉ、ｊは奇数バンクＢＮＫｊ（ｊ＝１，３，５…）選択用のものであって、以下では奇数バンク選択トランジスタとも言う。
【００７４】
同図に示されるように、偶数バンク選択トランジスタＳＴＥｉ、ｊの各々は、それらの一方のソース・ドレインが１コラムおきに共通接続され、その共通接続ノードＡ、Ｄ、Ｅに仮想接地線ＶＧｉ（ｉ＝０，２，４…）が接続される。奇数バンク選択トランジスタＳＴＯｉ、ｊも同様であるが、その共通接続点は、偶数バンク選択トランジスタＳＴＥｉ、ｊのそれよりも１コラムだけずれている。
【００７５】
なお、本図の偶数バンク選択トランジスタＳＴＥｉ−１、ｊ（ｊ＝０，１，２，３…）は、コラム方向に数えてｉ−１番目のバンク中の偶数バンクを選択する。そして、奇数バンク選択トランジスタＳＴＯｉ＋１、ｊ（ｊ＝０，１，２，３…）は、コラム方向に数えてｉ＋１番目のバンク中の奇数バンクを選択する。
【００７６】
また、仮想接地線ＶＧｉ（ｉ＝０，２，４，…）は、その電気抵抗を減らすべく、アルミニウム等の金属からなる。一方、ビット線ＢＬｉ（ｉ＝０，１，２…）は拡散層からなり、その電気抵抗は仮想接地線ＶＧｉのそれよりもずっと高い。
【００７７】
回路動作は次の通りである。この回路では、ワード線とビット線との組み合わせでセルトランジスタを選択するのではなく、まず偶数バンク群ＢＮＫｊ（ｉ＝０，２，４…）と奇数バンク群ＢＮＫｊ（ｉ＝１，３，５…）のいずれか一方の群を一つ選択し、次いでそのバンクＢＮＫｊ内の一つのセルトランジスタＴＣｉ、ｊを選択する。
【００７８】
例えば、セルトランジスタＴＣ０、０を選択する場合を考える。セルトランジスタＴＣ０、０は偶数バンクＢＮＫ０に属する。よって、まず偶数バンク群ＢＮＫｊ（ｉ＝０，２，４…）を選択すべく、偶数バンク選択線ＳＥｉをハイレベルにし、各偶数バンク選択トランジスタＳＴＥｉ，ｊ（ｊ＝０，１，２…）をオン状態にする。
【００７９】
その他の選択線（ＳＥｉ−１、ＳＯｉ、ＳＯｉ＋１）は全てローレベルにし、その選択線がゲートに接続されるトランジスタを全てオフ状態にする。
【００８０】
上述の電圧配分によれば、オン状態の偶数バンク選択トランジスタＳＴＥｉ，０、ＳＴＥｉ，１によってビット線ＢＬ０、ＢＬ１が選択されて、ビット線ＢＬ０、ＢＬ１が仮想接地線ＶＧ０、ＶＧ２に電気的に接続状態となる。他の偶数バンクＢＮＫ２、ＢＮＫ４に繋がるビット線も同様にして仮想接地線と電気的に接続状態となる。このようにして、まず偶数バンク群ｊ（ｉ＝０，２，４…）が選択される。
【００８１】
次いで、目的のセルトランジスタＴＣ０、０を選択するため、読出動作の場合、それにつながるビット線ＢＬ０を接地レベルにし、かつビット線ＢＬ１に電圧ＶＤＤとして１．６Ｖを印加する。そして、ワード線ＷＬ０に読出電圧ＶＧとして２．２Ｖを印加する。なお、各ビット線ＢＬｉ（ｉ＝１，２…）への種々の電圧の印加は、バンクセレクタ３００を介して、データライン／グランドラインセレクタ３０２が行う。
【００８２】
これらの電圧値により、図５（ａ）で説明したように、セルトランジスタＴＣ０，０に第１のドレイン電流Ｉｄ１が流れる。この第１のドレイン電流Ｉｄ１の電流経路は、センスアンプ３０４→データライン／グランドラインセレクタ３０２→バンクセレクタ３００→仮想接地線ＶＧ２→ノードＤ→ノードＣ→偶数バンク選択トランジスタＳＴＥｉ，１→ビット線ＢＬ１→セルトランジスタＴＣ０，０→ビット線ＢＬ０→偶数バンク選択トランジスタＳＴＥｉ，０→ノードＢ→ノードＡ→仮想接地線ＶＧ０→バンクセレクタ３００→データライン／グランドラインセレクタ３０２、である。
【００８３】
なお、このとき、バンクセレクタ３００の機能により、ＢＮＫ０以外の偶数バンク（ＢＮＫ２、ＢＮＫ４、…）内のセルトランジスタは選択されないので、そのセルトランジスタにドレイン電流が流れることはない。
【００８４】
次いで、ビット線ＢＬ０、ＢＬ１間の電位差を反転させ、それ以外の電圧値を上記と同様のままにしておく。このようにすると、図５（ｂ）で説明したように、セルトランジスタＴＣ０，０に第２のドレイン電流Ｉｄ２が流れる。この第２のドレイン電流Ｉｄ２の電流経路は、上記の第１のドレイン電流Ｉｄ１のそれの逆である。
【００８５】
上記のようにして、セルトランジスタＴＣ０，０の第１のドレイン電流Ｉｄ１および第２のドレイン電流Ｉｄ２がセンスアンプにより計測され、セルトランジスタＴＣ０，０に４値状態“（１，　１）”〜“（０，　０）”のどの状態が記憶されているかが識別される。
【００８６】
この回路構成によれば、第１のドレイン電流Ｉｄ１は、拡散層からなる高抵抗のビット線ＢＬ０、ＢＬ１内を常に流れるという訳ではなく、目的のバンクＢＮＫ０に到達するまでは低抵抗のアルミニウムからなる仮想接地線ＶＧ２内を流れ、目的のバンクＢＮＫ０に到達してからビット線ＢＬ１を流れるようになる。そして、セルトランジスタＴＣ０，０を流れた後、第１のドレイン電流Ｉｄ１はビット線ＢＬ０を経由して仮想接地線ＶＧ０を流れる。
【００８７】
このように、常にビット線ＢＬ０、ＢＬ１内を流れる場合よりも低抵抗なので、本実施例では第１のドレイン電流Ｉｄ１を高速で読み出すことが可能となる。第２のドレイン電流Ｉｄ２についても同様の利点が得られる。
【００８８】
上記では、偶数バンクＢＮＫ０内のセルトランジスタＴＣ０，０が選択された。一方、奇数バンク群ＢＮＫｊ（ｉ＝１，３，５…）内のセルトランジスタＴＣｉ、ｊを選択するには、奇数バンク選択線ＳＯｉをハイレベルにし、各奇数バンク選択トランジスタＳＴＯｉ、ｊ（ｊ＝０，１，２…）をオン状態にする。そして、その他の選択線（ＳＥｉ、ＳＥｉ−１、ＳＯｉ＋１）は全てローレベルにし、その選択線がゲートに接続されるトランジスタを全てオフ状態にする。これ以外は偶数バンクを選択する場合と同様なので、奇数バンクについてはこれ以上説明しない。
【００８９】
上述したセルトランジスタの選択方法は仮想接地方式とも称される。この方式については、特開平３−１７９７７５号公報が詳しい。
【００９０】
（２）本発明の特徴について
図９は、本実施例に係る半導体メモリの要部切り欠き断面図である。図９においては、既に説明したのと同じ部材には同じ参照番号を付してある。図中、導電性プラグ６３が、不図示の層間絶縁膜に埋め込まれている。そして、その層間絶縁膜上に仮想接地線ＶＧ４が形成されて、仮想接地線ＶＧ４と導電性プラグ６３とが電気的に接続される。導電性プラグ６３は、図８のノードＥに対応するものであり、偶数バンク選択トランジスタＳＴＥｉ，３とＳＴＥｉ，４との共通ソース・ドレイン接続点と電気的に接続される。なお、ワード線ＷＬ０、ＷＬ１は、図１のコントロールゲートＣＧがロウ方向に連なっているものである。
【００９１】
セルトランジスタＴＣ０，１は、そのチャネル領域が側面１３ｂと頂面１３ｃとに形成され、そのソース・ドレイン領域ＢＬ２は、頂面１３ｃに形成されるチャネル領域よりも下方に位置する。一方、偶数バンク選択トランジスタＳＴＥｉ、２は公知のＭＯＳトランジスタであって、そのソース・ドレイン領域５０とチャネル領域５１とはほぼ同一面内に位置する。
【００９２】
図から明らかなように、偶数バンク選択トランジスタＳＴＥｉ、２は、従来例のようにシリコン基板１２の表面の高さ位置Ｌ１に形成されるのではなく、それよりも低い高さ位置Ｌ２に形成される。この高さ位置Ｌ２は、セルトランジスタＴＣ０、１のソース・ドレイン領域ＢＬ２の高さ位置にほぼ等しい。
【００９３】
よって、これら２つのトランジスタＳＴＥｉ、２、ＴＣ０、１の各ソース・ドレイン領域５０、ＢＬ２はほぼ同一面内に位置し、その高さ位置が従来のように異ならないので、各ソース・ドレイン領域５０、ＢＬ２同士を横方向に繋げることでそれらを容易に電気的に共通接続することができ、従来見られた共通接続の技術的な困難性を克服することができる。
【００９４】
（３）製造プロセス
次に、本実施例に係る半導体メモリの製造方法について、図１０〜図３５を参照して説明する。最初に、図１０に示すように、ｐ型シリコン基板１２に公知の方法で絶縁分離領域（本実施例ではＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）である）用の溝１２ａを形成する。そして、例えばＣＶＤ法（化学的気相成長法）を用いて、溝１２ａ内にシリコン酸化膜等の絶縁材１０を埋め込む。その後、基板１２の表面を熱酸化して、シリコン酸化膜１８を形成する。
【００９５】
なお、ｐ型シリコン基板１２は、例えばボロン濃度が約４．０×１０１８ｃｍ−３のｐ＋基板上に、ボロン濃度が約１．０×１０１５ｃｍ−３のｐ型エピキャシタル層を形成したものである。
【００９６】
次いで、図１１に示すように、イオン注入によりｐ型シリコン基板１２にｐウエル１３を形成する。イオン注入は４回行われ、各回の条件は次の通りである。
【００９７】
2004006658.tif 000003
次に、図１２に示すように、シリコン酸化膜１８をエッチングして除去する。続いて、図１３に示すように、基板１２の表面を再び熱酸化して、シリコン酸化膜よりなるゲート絶縁膜１５ｃを形成する。ゲート絶縁膜１５ｃの膜厚は、約１０ｎｍ程度である。
【００９８】
そして、ゲート絶縁膜１５ｃ上に、順に、シリコン窒化膜２５（膜厚は約１０ｎｍ）、シリコン酸化膜２６（膜厚は４ｎｍ）、およびシリコン窒化膜２７（膜厚は５０ｎｍ）を形成する。各膜の機能は後の工程で明らかになる。これらの膜は、いずれも公知のＣＶＤ法により形成される。
【００９９】
次に、図１４に示すように、最上層のシリコン窒化膜２７上にフォトレジスト４５を塗布する。塗布後、フォトリソグラフィにより、フォトレジスト４５を帯状にパターニングする。そして、フォトレジスト４５をエッチングマスクにすることで、ゲート絶縁膜１５ｃ、シリコン窒化膜２５、シリコン酸化膜２６、シリコン窒化膜２７、絶縁材１０、およびｐウエル１３をエッチングする。
【０１００】
これにより、後にセルトランジスタが形成される部位（以下、メモリセル部と言う）ではトレンチ２８が形成される。このトレンチのサイズは限定されないが、本実施例ではその深さが約３８０ｎｍ程度である。また、隣接するトレンチ２８間の間隔は、約１６０ｎｍ程度である。
【０１０１】
一方、後で選択トランジスタが形成される部位（以下、選択トランジスタ部と言う）では、ｐウエル１３と絶縁材１０とが、ほぼ同一面に現れるよう均一にエッチングされる。なお、このエッチングの後、フォトレジスト４５はアッシングされて除去される。
【０１０２】
次いで、図１５に示すように、露出面全体にシリコン酸化膜２９（膜厚約２０ｎｍ）を形成する。このシリコン酸化膜２９は、ＣＶＤ法により成膜される。続いて、図１６に示すように、シリコン酸化膜２９を厚み方向に異方的にエッチングし、そのシリコン酸化膜２９をトレンチ２８の側面に残存させる。このエッチングは、例えばＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）により行われる。
【０１０３】
次に、図１７に示すように、選択トランジスタ部にフォトレジスト６０を帯状に形成し、それをマスクとしてヒ素をイオン注入する。これにより、ｐウエル１３にビット線ＢＬ１〜ＢＬ４が形成される。このイオン注入の際、トレンチ２８の側面にはシリコン酸化膜２９が形成されているので、その側面にヒ素が注入されるのが防がれる。また、凸部１３ａがマスクとして機能するので、各ビット線ＢＬ１〜ＢＬ４をトレンチ２８の底にセルフアライン的に形成することができる。
【０１０４】
このイオン注入の条件は次の通りである。
【０１０５】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１５（ＫｅＶ）
ドーズ量：２．０×１０１４（ｃｍ−２）
なお、図１８は、各ビット線ＢＬ１〜ＢＬ４の平面形状を見やすくするために、フォトレジスト６０を点線で表した図である。
【０１０６】
次に、図１９に示すように、シリコン酸化膜２９を約１０ｎｍ程度エッチングして薄厚にする。薄厚なので、同図では残存するシリコン酸化膜２９を省略してある。次いで、図２０に示すように、凸部１３ａの両側面１３ｂにヒ素をイオン注入して、ｎ型領域１７を形成する。側面１３ｂにイオン注入するには、基板１２をイオンの入射方向に対して傾ければ良い。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−２０°傾ける。
【０１０７】
このイオン注入の条件は次の通りである。
【０１０８】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１０（ＫｅＶ）
ドーズ量：５．０×１０１１（ｃｍ−２）
イオン注入の際、側面１３ｂには薄厚にされたシリコン酸化膜２９（図１８）が残存するから、側面１３ｂに過剰にヒ素が注入するのを防ぐことができる。
【０１０９】
このイオン注入を終了後、フォトレジスト６０はアッシングされて除去される。
【０１１０】
ところで、トレンチ２８の表層は、デバイスのチャネルとなる部位であり、その性質はデバイスの特性に大きく影響する。よって、後の種々の工程において、トレンチ２８の表面が汚染されないようにする必要がある。
【０１１１】
この点に鑑み、本実施例では、図２１に示すように、犠牲シリコン酸化膜３１をトレンチ２８の側面と底面とに形成する。犠牲シリコン酸化膜３１の膜厚は約４ｎｍ程度であって、それは熱酸化により形成される。
【０１１２】
トレンチ２８の表面は、この犠牲シリコン酸化膜３１によって覆われて保護されるから、後の工程で汚染されるのが防がれる。しかも、このシリコン酸化膜３１は、トレンチ２８の表層の格子欠陥を取り除くようにも機能するので、格子欠陥によりデバイスの特性が劣化するのも防がれる。なお、犠牲シリコン酸化膜３１は、選択トランジスタ部において、フォトレジスト６０で覆われていない部分のビット線ＢＬ１〜ＢＬ４にも形成される。
【０１１３】
その後、シリコン窒化膜３０を、トレンチ２８内を含む露出面全体に形成する。このシリコン窒化膜３０の膜厚は約６０ｎｍ程度であって、それはＣＶＤ法により成膜される。そして、選択トランジスタ部のシリコン窒化膜３０上に、フォトレジスト６１を帯状に形成する。
【０１１４】
次いで、図２２に示すように、上記のシリコン窒化膜３０を厚み方向に異方的にエッチングする。これにより、トレンチ２８においては、長穴３０ａがシリコン窒化膜３０に形成される。一方、選択トランジスタ部においては、フォトレジスト６１がマスクになるので、そのフォトレジスト６１の形状がシリコン窒化膜３０に転写される。
【０１１５】
続いて、図２３に示すように、シリコン窒化膜３０をエッチングマスクにし、先の犠牲シリコン酸化膜３１と、各ビット線ＢＬ１〜ＢＬ４の一部とを選択的にエッチングする。このエッチングにより、各ビットＢＬ１〜ＢＬ４にリセス（窪み）３２（深さ約１０ｎｍ）が形成される。
【０１１６】
次に、図２４に示すように、ビット線ＢＬ１〜ＢＬ４の抵抗を下げるべく、長穴３０ａを通じて、ヒ素をビット線ＢＬ１〜ＢＬ４にイオン注入する。このイオン注入によりヒ素が注入された部位３３が、高濃度領域すなわちｎ＋領域であり、これにより、ビット線ＢＬ１〜ＢＬ４のコラム方向の抵抗が低くなる。イオン注入の条件は次の通りである。
【０１１７】
イオン種：Ａｓ（ヒ素）
加速エネルギ：３０（ＫｅＶ）
ドーズ量：３．０×１０１５（ｃｍ−２）
次いで、図２５に示すように、シリコン窒化膜３０をマスクにし、リセス３２を選択的に熱酸化して選択酸化膜１５ｄを形成する。なお、選択トランジスタ部においては、シリコン窒化膜３０で覆われていない部位のビット線ＢＬ１〜ＢＬ４も酸化され、そこに選択酸化膜１５ｄが形成される。
【０１１８】
上記の如く選択酸化膜１５ｄを形成した後は、まずフォトレジスト６１をアッシングして除去する。その後、シリコン窒化膜２７、３０をエッチングして除去する。このエッチングでは、シリコン酸化膜２６と犠牲シリコン酸化膜３１とがエッチングストッパして機能する。
【０１１９】
次いで、シリコン酸化膜２６をエッチングして除去する。今度は、シリコン窒化膜２５がエッチングストッパとして機能する。このエッチングは、シリコン酸化膜２６が完全に除去され、かつ、選択酸化膜１５ｄが残存する程度に行う。上記の工程が終了後の状態を図２６に示す。
【０１２０】
次に図２７に示すように、トレンチ２８の底面と側面とを再び熱酸化して、膜厚が約５ｎｍ程度のトンネル絶縁膜１５ａを形成する。トンネル絶縁膜１５ａは、その膜質がデバイス動作に大きく影響するから、良好な膜質になるように形成するのが好ましい。
【０１２１】
本実施例では、良質なトンネル絶縁膜１５ａを形成すべく、プラズマ酸化法を用いる。プラズマ酸化法においては、ラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置が用いられる。そして、該装置内に、クリプトン（Ｋｒ）と酸素（Ｏ２）との混合ガスを導入する。
【０１２２】
マイクロ波により励起されたクリプトンは、酸素（Ｏ２）と衝突して大量の原子状酸素Ｏ＊を生成せしめる。原子状酸素Ｏ＊は、トレンチ２８の表層部に容易に浸入する。よって、面方位に依存することなく、全ての面方位が概略同じ酸化速度で均一に酸化される。そのため、同図の円内に示す如く、トレンチ２８のコーナ部に均一な膜厚でトンネル絶縁膜１５ａが形成できる。上記のプラズマ酸化法については、「第４８回応用物理学関係連合講演会　講演予稿集　２９ｐ−ＹＣ−４」や、特開２００１−１６０５５５号公報に詳しい。なお、このトンネル絶縁膜１５ａは、選択トランジスタ部において選択酸化膜１５ｄで覆われていない部位のビット線ＢＬ１〜ＢＬ４上にも形成される。
【０１２３】
次いで、図２８に示すように、ポリシリコン膜３４を、上記トンネル絶縁膜１５ａ上とシリコン窒化膜２５上とに形成する。ポリシリコン膜３４は、ｉｎ−ｓｉｔｕでリン（Ｐ）が予めドープされている。また、このポリシリコン膜３４の膜厚は、約５０ｎｍ程度である。
【０１２４】
次に、図２９に示すように、ポリシリコン膜３４を厚み方向に異方的にエッチングする。これにより、シリコン窒化膜２５（図２７参照）上のポリシリコン膜３４を除去しつつ、トレンチ２８の側面上のトンネル絶縁膜１５ａ上にポリシリコン膜３４を残存させる。残存したポリシリコン膜３４は、フローティングゲートＦＧ１、ＦＧ２となる。フローティングゲートＦＧ１、ＦＧ２を形成後、シリコン窒化膜２５（図２８参照）をエッチングして除去する。
【０１２５】
このシリコン窒化膜２５をゲート絶縁膜１５ｃ上に設けていたことで、フローティングゲートＦＧ１、ＦＧ２が形成されるまでの間、ゲート絶縁膜１５ｃが種々のプロセスにおいてダメージを受けるのを防ぐことができる。
【０１２６】
次いで、図３０に示すように、露出面全体を既述のプラズマ酸化法により酸化する。これにより、ゲート絶縁膜１５ｃ下のシリコンが酸化されるから、ゲート絶縁膜１５ｃが厚膜となる。同時に、フローティングゲートＦＧ１、ＦＧ２の表面も酸化され、インターポリ絶縁膜１５ｂが形成される。このインターポリ絶縁膜１５ｂの膜厚は、約８ｎｍ程度である。
【０１２７】
フローティングゲートＦＧ１、ＦＧ２は、ポリシリコンから成るので、その表面にはさまざまな面方位の結晶粒が多数形成されている。このように面方位がまちまちでも、上述のプラズマ酸化法によれば、面方位に依存すること無しに、均一にシリコン酸化膜が形成できる。よって、インターポリ絶縁膜１５ｂの膜厚が局所的に薄くなることが防がれ、薄厚の部位での絶縁特性が劣化するという不都合が生じない。この利点は、ポリシリコンにリン（Ｐ）がドープされていても得ることができる。
【０１２８】
続いて、図３１に示すように、まず全体にポリシリコン膜３７を形成し、その上にタングステンシリサイド膜３６を形成し、さらにその上にシリコン酸化膜よりなるキャップ膜３８を形成する。そして、これらの積層膜をパターニングすることで、ワード線ＷＬ０、ＷＬ１および偶数バンク選択線ＳＥｉ、ＳＥｉ−１を形成する。上述のタングステンシリサイド膜３６は、これら各線の抵抗を下げるように機能する。
【０１２９】
次に、図３２に示すように、全体にフォトレジスト３９を塗布する。塗布後、フォトリソグラフィにより、ワード線ＷＬ０、ＷＬ１上と選択トランジスタ部上とにフォトレジスト３９を残す。
【０１３０】
続いて、図３３に示すように、フォトレジスト３９をエッチングマスクとして使用し、ワード線ＷＬ０、ＷＬ１で覆われていない部位のインターポリ絶縁膜１５ｂをエッチングして除去する。このエッチングの際、ワード線ＷＬ０、ＷＬ１間のゲート絶縁膜１５ｃも僅かにエッチングされる。さらに、エッチャントを変えて、ワード線ＷＬ０、ＷＬ１で覆われていない部位のフローティングゲートＦＧ１、ＦＧ２をエッチングして除去する。
【０１３１】
次いで、図３４に示すように、素子分離領域４０を形成する。この素子分離領域４０を形成すべき部位は、ワード線ＷＬ０、ＷＬ１で覆われていない凸部１３ａの、側面１３ｂおよび頂面１３ｃである。側面１３ｂおよび頂面１３ｃは、ワード線ＷＬ０、ＷＬ１下でチャネル領域となるが、この素子分離領域４０によって、隣接するワード線ＷＬ０、ＷＬ１のチャネルが電気的に分離される。
【０１３２】
素子分離領域４０を形成するには、フォトレジスト３９をマスクにして、ボロンをイオン注入する。イオン注入に際しては、素子分離領域４０を凸部１３ａの側面１３ｂに形成すべく、基板１２をイオンの入射方向に対して傾ける。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−２０°傾ける。
【０１３３】
このイオン注入の条件は次の通りである。
【０１３４】
イオン種：ＢＦ２
加速エネルギ：２０（ＫｅＶ）
ドーズ量：１．０×１０１３（ｃｍ−２）
次に、図３５に示すように、フォトレジスト３９をアッシングして除去する。
【０１３５】
その後、偶数バンク選択線ＳＥｉ、ＳＥｉ−１の両側のｐウエル１３に低濃度のヒ素をイオン注入する。そして、偶数バンク選択線ＳＥｉ、ＳＥｉ−１の側面に、例えばシリコン酸化膜からなるサイドウォール絶縁膜６２を公知の方法で形成する。次いで、このサイドウォール絶縁膜６２をマスクにし、高濃度のヒ素をイオン注入することで、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造のソース・ドレイン領域５０を備えた偶数バンク選択トランジスタＳＴＥｉ、ｊを形成する。偶数バンク選択トランジスタＳＴＥｉ、ｊにおいては、トンネル絶縁膜１５ａがゲート絶縁膜として機能する。
【０１３６】
この後は、図９に示されるように、不図示のシリコン酸化膜等の層間絶縁膜を全体に形成し、その層間絶縁膜と選択酸化膜１５ｄとにコンタクトホールを形成して、コンタクトホールに導電性プラグ６３を埋め込む。導電性プラグ６３は、例えばＴｉＮ（窒化チタン）とＷ（タングステン）との二層構造を有する。そして、上記の層間絶縁膜にアルミニウム膜を形成してそれをパターニングすることで、導電性プラグ６３に電気的に接続された仮想接地線ＶＧ４を形成する。以上により、本実施例に係る半導体メモリが完成する。
【０１３７】
次に、本発明の別の実施例について説明する。以下の説明では、既述の実施例の構成要素と同一の機能を有するものについては同一の参照符号を用いることとし、その説明も一部省略する。
【０１３８】
一般に半導体メモリは、セルトランジスタを駆動するための駆動トランジスタを含む。本実施例では、駆動トランジスタは、選択トランジスタＳＴＥ，　ＳＴＯとは異なる高さ位置にあるにもかかわらず、駆動トランジスタと選択トランジスタＳＴＥ，
ＳＴＯは同一工程により同時に形成される。
【０１３９】
また、凸部のコラム方向の端部に保護用絶縁膜を設け、保護用絶縁膜は、半導体メモリに含まれるＬＤＤ構造を有するトランジスタ、本実施例では駆動トランジスタおよび選択トランジスタＳＴＥ，　ＳＴＯのサイドウォール絶縁膜と同一工程により同時に形成される。
【０１４０】
さらに、ロウ方向に複数配列されたセルトランジスタＴＣは複数のブロックに分割され、隣接するブロックの間に設けられた後述の素子分離領域ＳＴＩａと、素子分離領域ＳＴＩａの複数個においてコントロールゲートＣＧと接続するロウ方向に設けられた金属線（以下では第１の金属線と呼ぶ）とを設けている。この結果、異なるブロックに属する複数のセルトランジスタＴＣに対して並行して書込みまたは読出しを行うことができる。
【０１４１】
なお、本実施例は既述の実施例と同様に、各バンク内においては、セルトランジスタはチャネル領域を共有し、各バンクの末端に素子分離領域ＳＴＩｂが設けられ、素子分離領域ＳＴＩｂによりバンク同士を分離している。また、仮想接地方式を採用している点でも同様であり、バンクに対して設けられた複数個の接続領域において、ソース・ドレイン領域（すなわちビット線）と接続する金属線（以下では第２の金属線とも呼ぶ）、すなわち仮想接地線ＶＧをコラム方向に設けている。
【０１４２】
本実施例では、さらに第３の金属線として、コラム方向に設けられた金属線３０６（図３７を参照）を含み、この金属線は、コラム方向に隣接するコントロールゲートの間において、ソース・ドレイン領域と接続され、ソース・ドレイン領域のコラム方向の抵抗を、仮想接地線とともに実質的に下げる。第３の金属線は、バンクごとに独立に設ける。
【０１４３】
これらの３種類の金属線の配置例を図３６，　３７により説明する。図３６は、本実施例に係る仮想接地方式を用いた半導体メモリの斜視図である。本図の回路構成は、図８に示すものと同一である。本図においては、図８に示す各バンクＢＡＮＫを構成するトランジスタＴＣに加えて、素子分離領域ＳＴＩａ、および素子分離領域ＳＴＩａにおいてコントロールゲートＣＧに接続される第１の金属線３８も示す。
【０１４４】
なお、図３６では凸部のコラム方向の端部に素子分離領域ＳＴＩｂが示されているが、素子分離領域ＳＴＩｂの端部に設けられる保護用絶縁膜は、図面の複雑化を防ぐため図３６には示さない。選択トランジスタＳＴＥ，　ＳＴＯのサイドウォール絶縁膜も同様に図示しない。これらの詳細については後述する。
【０１４５】
素子分離領域ＳＴＩａを設ける理由は以下の通りである。書込みや読出しの速度向上を達成するために、複数のトランジスタＴＣを、複数のブロック２１２に分割することが好ましく、ロウ方向に配列されたブロック２１２のうち、隣接するブロック２１２同士の間に、ブロック２１２同士を分離するための素子分離領域ＳＴＩａを設ける。各ブロック２１２はロウ方向に、例えば３２個もしくは６４個のトランジスタＴＣを含み、１つのブロック２１２に含まれるトランジスタＴＣのソースおよびドレインＢＬはロウ方向に直列に接続されていて、複数のトランジスタＴＣのコントロールゲートＣＧは共通接続する。
【０１４６】
素子分離領域ＳＴＩａを設ける理由をさらに説明する。複数のトランジスタＴＣのソースおよびドレインＢＬが直列に接続されている場合、これらのトランジスタＴＣのうちの、複数のトランジスタＴＣに対して同時に書込みを行おうとする場合、書込みの対象としていないトランジスタＴＣに対しても書込みが行われる可能性がある。素子分離領域ＳＴＩａにより、複数のブロック２１２に分離して、１つのブロック２１２内では、複数のトランジスタＴＣに対して同時に書込みを行うことをせずに、異なるブロック２１２に属する複数のトランジスタＴＣに対してのみ、同時に書込みを行うこととすれば、この問題は発生しない。その上、書込速度を高速の状態に維持することができる。また、読出し時においても、異なるブロック２１２に属する複数のトランジスタＴＣに対してのみ、同時に読出しを行うこととすれば、読出対象外のトランジスタＴＣに電流が流れる問題も防止できる。
【０１４７】
この半導体メモリにおいて、素子分離領域ＳＴＩａを、ＳＴＩ　（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）とすれば、分離領域の占有面積を小さくすることができ、半導体メモリの小型化に有効である。
【０１４８】
さらに、この半導体メモリは、複数のトランジスタＴＣのコントロールゲートＣＧを共通接続するための導体（例えばアルミ線）３８と、アルミ線３８とコントロールゲートＣＧとを接続するためのコンタクト部５４とを含み、コンタクト部５４の位置は、素子分離領域ＳＴＩａの上方とすることができる。導体３８により、コントロールゲートＣＧの抵抗を下げることができる。なお、コラム方向には、各バンクＢＡＮＫ同士を分離するための素子分離領域ＳＴＩｂが設けられている。素子分離領域ＳＴＩｂもＳＴＩである。本図には、また仮想接地線ＶＧがビット線ＢＬに接続される接続点２１８も示す。
【０１４９】
図３７は、３種類の金属線ＶＧ，　３８，　３０６を特に示す。これらの金属線ＶＧ，　３８，　３０６はＡｌ線等である。本実施例では第１の金属線３８の下の層に第２の金属線ＶＧを配置し、その下の層に第３の金属線３０６を配置する。すなわち基板からの高さは、第１の金属線３８の高さ３０８＞第２の金属線ＶＧの高さ３１０＞第３の金属線３０６の高さ３１３という大小関係にある。
【０１５０】
第１の金属線３８はプラグ５４により、ブロック２１２の両端においてコントロールゲートＣＧに接続され、第２の金属線ＶＧは、プラグ３１２により選択トランジスタＳＴＥ，　ＳＴＯに接続される。第３の金属線３０６はプラグ３１４により、ソース・ドレイン領域ＢＬに接続される。プラグ３１４は、コントロールゲートＣＧの間に設けられる。図３７においては、第３の金属線３０６は、ブロック２１２の端部にあるビット線ＢＬ上にのみ示すが、実際は、ブロック２１２の端部以外のビット線ＢＬ上にも設ける。
【０１５１】
なお、本実施例は既述の実施例と同様に、ロウ方向に隣接するセルトランジスタ同士が、セルトランジスタ間のソース・ドレイン領域を共有し、ソース・ドレイン領域の中間部に、ソース・ドレイン領域と同一の導電型の高濃度領域を設け、高濃度領域は、コラム方向に配列した複数のセルトランジスタに共通である。
【０１５２】
次に、本実施例の半導体メモリの製造方法について、図３８〜図４７を参照して説明する。本実施例では、セルトランジスタの製造工程を、駆動トランジスタであるＣＭＯＳトランジスタの製造工程と両立して行うことができる。よって、以下では、セルトランジスタだけでなく、ＣＭＯＳトランジスタの製造工程も併記する。図中、ＣＭＯＳトランジスタ部ＣＭとは、ＣＭＯＳトランジスタが形成される部位を指す。そして、セルトランジスタ部ＣＴは、セルトランジスタが形成される部位を指す。さらに、以下の図３８〜図４７においては、素子分離領域ＳＴＩｂの製造過程もあわせて示す。
【０１５３】
図３８（ａ）、図３８（ｂ）は、それぞれ、３つの断面図からなる。左から１つ目の断面図はセルトランジスタ部ＣＴのロウ方向の断面図である。左から２つ目の断面図は、コラム方向の素子分離領域ＳＴＩｂの製造方法を示すためのものであり、図３６のＡＡ方向に見た素子分離領域ＳＴＩｂのコラム方向の断面図である。右端の断面図は、バンク選択トランジスタＳＴＯ，　ＳＴＥの製造方法を示すためのものであり、図３６のＢＢ方向に見たバンク選択トランジスタＳＴＯ，　ＳＴＥのコラム方向の断面図である。以下の図３９〜図５７においても同様に素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，　ＳＴＥのコラム方向の断面図を併せて示す。
【０１５４】
最初に、図３８（ａ）に示すように、一方の導電型の半導体基板であるｐ−型シリコン基板（本実施例ではボロン濃度１．０×１０１６ｃｍ−３）１２を準備する。その表面に、シリコン熱酸化膜１８を形成し、シリコン熱酸化膜１８上にシリコン窒化膜１９を形成する。図３８（ａ）から図４０（ｂ）までは、ロウ方向およびコラム方向の素子分離領域ＳＴＩａ，　ＳＴＩｂを形成するための工程である。
【０１５５】
次いで、レジスト１００を塗布してレジスト１００を現像、露光してパターンを形成する。このパターンによりシリコン窒化膜１９をパターニングして、開口部１９ａ〜１９ｄを形成する（図３８（ｂ））。開口１９ａは、ＣＭＯＳトランジスタ部ＣＭ内の、ＣＭＯＳトランジスタ同士の素子分離領域に形成される。開口１９ｂは、ＣＭＯＳトランジスタ部ＣＭとセルトランジスタ部ＣＴの素子分離領域に形成される。開口１９ｃは、セルトランジスタ部ＣＴ内のロウ方向の素子分離領域ＳＴＩａに形成される。開口１９ｄは、セルトランジスタ部ＣＴ内のコラム方向の素子分離領域ＳＴＩｂに形成される。
【０１５６】
次にレジスト１００を除去して、パターニングされたシリコン窒化膜１９をマスクとして、シリコン酸化膜１８とシリコン基板１２をエッチングし、開口１０２ａ〜１０２ｄを形成する（図３９（ａ））。素子分離用の酸化シリコン１０４を、ＣＶＤ法によりたとえば４００ｎｍの厚さに堆積して、開口１０２ａ〜１０２ｄを埋める（図３９（ｂ））。
【０１５７】
続いて、堆積された酸化シリコン１０４をＣＭＰ（化学機械研磨）法により研磨して平坦化する（図４０（ａ））。研磨は窒化膜１９の途中で止める。その後、窒化膜１９を除去するとともに、表面を平坦化する（図４０（ｂ））。
【０１５８】
次いで、全体にフォトレジスト２０を塗布する。このフォトレジスト２０を露光・現像することにより、ＣＭＯＳトランジスタ部ＣＭに開口２０ａを形成する。その後、フォトレジスト２０をマスクとして用いて、ヒ素とリンをイオン注入して、開口２０ａの下にｎウエル２１を形成する（図４１（ａ））。ヒ素とリンは別々に注入され、砒素を深い位置に注入し、リンを浅い位置に注入する。
【０１５９】
ｎウエル２１を形成後、フォトレジスト２０は除去される。新たなフォトレジスト２２を全体に塗布する。このフォトレジスト２２を露光・現像して、ＣＭＯＳトランジスタ部ＣＭに開口２２ａを形成する。その後、フォトレジスト２２をマスクとして用いて、ＢＦ２（フッ化ホウ素）とボロンをイオン注入して、開口２２ａの下にｐウエル２３を形成する（図４１（ｂ））。ＢＦ２とボロンは別々に注入され、ボロンを深い位置に注入し、ＢＦ２を浅い位置に注入する。ｐウエル２３を形成後、フォトレジスト２２は除去される。
【０１６０】
次いで、全体にフォトレジスト２４を塗布する。フォトレジスト２４には、露光・現像により、開口２４ａが形成される。開口２４ａは、セルトランジスタ部ＣＴに形成される。このフォトレジスト２４をマスクとして用いてＢＦ２とボロンをイオン注入して、浅い位置にｐ層１０６、深い位置にｐ＋層１０８を形成する（図４２（ａ））。ＢＦ２とボロンは別々に注入され、ボロンを深い位置に注入し、ＢＦ２を浅い位置に注入する。それぞれのイオン注入の条件は、たとえば次の通りである。
【０１６１】
2004006658.tif 000004
イオン注入により、浅い位置にｐ層１０６、深い位置にｐ＋層１０８が形成される。ｐ層１０６は、セルトランジスタのチャネルとなり、ｐ＋層１０８は、セルトランジスタのパンチスルーを防止する。次に、レジスト２４を除去し、シリコン酸化膜１８をエッチングして除去する（図４２（ｂ））。
【０１６２】
その後、基板１２の表面を再び熱酸化し、ゲート絶縁膜１５ｃを形成する。ゲート絶縁膜１５ｃの膜厚は、約３ｎｍ程度である。ゲート絶縁膜１５ｃ上に、順に、膜厚が約２０ｎｍであるゲート絶縁膜（シリコン窒化膜）１５ｅ、膜厚が約２０ｎｍであるシリコン酸化膜１１０ａ、膜厚が約２０ｎｍであるシリコン窒化膜１１０ｂ、膜厚が約４ｎｍであるシリコン酸化膜１１０ｃ、膜厚が約１００ｎｍであるシリコン窒化膜１１０ｄ、および膜厚が約５０ｎｍであるシリコン酸化膜１１０ｅを堆積する（図４３（ａ））。各膜の機能は、後の工程で明らかになる。これらの膜は、いずれも公知のＣＶＤ法、すなわち化学的気相成長法により形成される。
【０１６３】
次いで、最上層のシリコン酸化膜１１０ｅ上にフォトレジスト（図示せず）を塗布する。塗布後、フォトレジストを露光・現像することにより、帯状の開口（図示せず）を形成する。この開口をエッチングマスクとして用いて、シリコン酸化膜１１０ｅのエッチングを行う。エッチングにより、シリコン酸化膜１１０ｅに帯状の開口４５ａ，　４５ｂを形成する（図４３（ｂ））。開口４５ａは、セルトランジスタのソース・ドレイン領域が形成される領域に開けられる。開口４５ｂは、素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，　ＳＴＥが形成される領域に開けられる。
【０１６４】
この後、レジストを除去し、開口４５ａ，　４５ｂをマスクとして、異方性エッチングであるＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によりシリコン窒化膜１１０ｄを除去する。続いて、シリコン酸化膜１１０ｅ，　１１０ｃをエッチングし、ＲＩＥによりシリコン窒化膜１１０ｂを除去し、シリコン酸化膜１１０ａをエッチングする。さらに、ＲＩＥによりシリコン窒化膜１５ｅを除去し、シリコン層であるＰ層１０６およびＰ＋層１０８に、ＲＩＥによりトレンチ２８，　２８，・・・を掘る（図４４（ａ））。トレンチ２８，　２８，・・・のサイズは限定されないが、本実施例ではその深さは約４０ｎｍ程度である。また、隣接するトレンチ２８，　２８，・・・の間隔（すなわち凸部１３ａの幅）は、約１３０ｎｍ程度である。
【０１６５】
続いて、露出面全体に、膜厚が約２０ｎｍであるシリコン酸化膜２９を形成する（図４４（ｂ））。シリコン酸化膜２９は、ＣＶＤ法により成膜される。
【０１６６】
次に、シリコン酸化膜２９を厚み方向に異方的にエッチングする。このエッチングは、ＲＩＥにより行われる。これにより、シリコン酸化膜２９は、凸部１３ａの側面１３ｂに形成されたものを残して、除去される。次に熱酸化を行なって、トレンチ２８の底部に、膜厚が３ｎｍであるシリコン酸化膜１１４を形成する（図４５（ａ））。
【０１６７】
その後に、レジスト１１２を塗布し、マスクを用いてレジスト１１２の露光、現像を行い、ＣＭＯＳトランジスタ部ＣＭおよび右端のＳＴＩ部のレジスト１１２を残して、レジスト１１２を除去する。このレジスト１１２をマスクとして、ヒ素を２回に分けて、イオン注入することにより、トレンチ２８，　２８，・・・の底部にＮ＋層を形成する（図４５（ｂ））。Ｎ＋層はビット線ＢＬ１，　ＢＬ２，・・・である。イオン注入量は、たとえば以下の通りである。
【０１６８】
2004006658.tif 000005
イオン注入の際、側面１３ｂにはシリコン酸化膜２９が形成されているから、側面１３ｂにはヒ素が注入されない。また、凸部１３ａがマスクとして機能するので、各ビット線ＢＬ１，　ＢＬ２，・・・をトレンチ２８の底にセルフアライン的に形成することができる。
【０１６９】
イオン注入を終了後、側面１３ｂに残存するシリコン酸化膜２９と、底面に残存するシリコン酸化膜１１４をエッチングして除去する（図４６（ａ））。
【０１７０】
次いで、凸部１３ａの両側面１３ｂ，　１３ｂにヒ素をイオン注入して、反対の導電型を有する領域であるｎ型領域１７，　１７，・・・を形成する（図４６（ｂ））。側面１３ｂにイオン注入するには、基板１２をイオンの入射方向に対して傾ければよい。本実施例では、ｐ型シリコン基板１２の法線ｎ１を、イオンの入射方向ｎ０に対して約＋／−２０°傾ける。このイオン注入の条件は次の通りである。
【０１７１】
イオン種：Ａｓ（ヒ素）
加速エネルギ：１５（ＫｅＶ）
ドーズ量：２．０×１０１２（ｃｍ−２）
ところで、トレンチ２８，　２８，・・・の表層は、デバイスのチャネルとなる部位であり、その性質はデバイスの特性に大きく影響する。よって、後の種々の工程において、トレンチ２８，　２８，・・・の表面が汚染されないようにする必要がある。この点に鑑み、本実施例では、犠牲シリコン酸化膜３１をトレンチ２８，　２８，・・・の側面と底面とに形成する（図４７（ａ））。犠牲シリコン酸化膜３１の膜厚は約４ｎｍ程度であって、熱酸化により形成される。
【０１７２】
トレンチ２８，　２８，・・・の表面は、犠牲シリコン酸化膜３１によって覆われて保護されるから、後の工程で汚染されることが防がれる。しかも、シリコン酸化膜３１は、トレンチ２８，　２８，・・・の表層の格子欠陥を取り除くようにも機能するので、格子欠陥によりデバイスの特性が劣化することも防がれる。
【０１７３】
その後、マスク膜として用いるシリコン窒化膜３０を、トレンチ２８，　２８，・・・内を含む露出面全体に形成する（図４７（ｂ））。シリコン窒化膜３０の膜厚は約６０ｎｍ程度であり、ＣＶＤ法により成膜される。
【０１７４】
続いて、図４８（ａ）に示すように、レジスト１１６を塗布し、セルトランジスタ部ＣＴのソース・ドレイン領域のレジスト１１６を除去する。このレジスト１１６をマスクとして、シリコン窒化膜３０を厚み方向に異方的にエッチングして、コラム方向に長い長穴（すなわち開口）３０ａを形成する。長穴３０ａは、トレンチ２８よりも幅が狭いことに注意されたい。長穴３０ａを形成後、シリコン窒化膜３０をエッチングマスクとして用いて、先の犠牲シリコン酸化膜３１と、各ビット線ＢＬ１，　ＢＬ２，・・・の一部とを選択的にエッチングする。このエッチングにより、各ビット線ＢＬ１，　ＢＬ２，・・・には、窪みであるリセス３２が形成される。その深さは約１０ｎｍである。
【０１７５】
その後、ビット線ＢＬ１，　ＢＬ２，・・・の抵抗を下げるべく、長穴３０ａを通じて、ヒ素をビット線ＢＬ１　ＢＬ２，・・・にイオン注入する。図に、このイオン注入によりヒ素が注入された部位（ｎ＋領域）３３を示す。イオン注入の条件は次の通りである。
【０１７６】
イオン種：Ａｓ（ヒ素）
加速エネルギ：４０（ＫｅＶ）
ドーズ量：５．０×１０１５（ｃｍ−２）
次いで、レジスト１１６を除去し、シリコン窒化膜３０をマスクとして用いて、リセス３２、３２，・・・を選択的に熱酸化して選択酸化膜２３４，　２３４，・・・を形成する（図４８（ｂ））。熱酸化により酸化膜２３４を膨らまして厚くする理由は、この部分において、コントロールゲートＣＧとソース・ドレイン領域ＢＬとがもっとも接近するため、酸化膜２３４の耐圧を高くする必要があるからである。
【０１７７】
選択酸化膜２３４、２３４，・・・を形成した後、シリコン窒化膜３０，　１１０ｄをエッチングして除去する（図４９（ａ））。このエッチングでは、シリコン酸化膜１１０ｃと犠牲シリコン酸化膜３１とがエッチングストッパして機能する。
【０１７８】
次いで、シリコン酸化膜１１０ｃおよび犠牲シリコン酸化膜３１をエッチングして除去する（図４９（ｂ））。今度は、シリコン窒化膜１１０ｂがエッチングストッパとして機能する。このエッチングは、シリコン酸化膜１１０ｃおよび犠牲シリコン酸化膜３１が完全に除去され、かつ選択酸化膜２３４、２３４，・・・が残存する程度に行う。
【０１７９】
その後、トレンチ２８，　２８，・・・の底面と側面とに、膜厚が約３ｎｍ程度のトンネル絶縁膜（プラズマ酸化膜）１５ａと、膜厚が約３ｎｍ程度のトンネル絶縁膜（プラズマ窒化膜）１５ｄを形成する（図５０（ａ））。トンネル絶縁膜１５ａ，　１５ｄは、その膜質がデバイス動作に大きく影響するから、良好な膜質になるように形成することが好ましい。
【０１８０】
本実施例では、良質なトンネル絶縁膜１５ａ，　１５ｄを形成すべく、トンネル絶縁膜はプラズマ酸化膜１５ａと、その上に形成されるプラズマ窒化膜１５ｄからなる積層膜とする。プラズマ酸化膜１５ａは、トレンチ２８，　２８，・・・の底面と側面とを、プラズマ酸化法に従って酸化することにより形成する。プラズマ酸化法においては、たとえばラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置が用いられる。
【０１８１】
当該装置を用いたプラズマ酸化法では、装置内にクリプトン（Ｋｒ）と酸素（Ｏ２）との混合ガスを導入する。導入されたクリプトンは、ラジアルラインスロットアンテナが放射するマイクロ波により励起される。マイクロ波により励起されたクリプトンは、酸素（Ｏ２）と衝突して大量の原子状酸素Ｏ＊を生成せしめる。原子状酸素Ｏ＊は、シリコンの面方位に依存することなく、トレンチ２８，　２８，・・・の表層部に容易に浸入する。その結果、全ての面方位が概略同じ酸化速度で均一に酸化される。酸化膜形成後、混合ガスの導入を停止し、マイクロ波の放射も止めて、装置内のガスを排気する。
【０１８２】
次に、プラズマ窒化膜１５ｄをプラズマ酸化膜１５ａ上に形成する。プラズマ窒化膜１５ｄは、たとえば、プラズマ酸化膜１５ａと同様に、ラジアルラインスロットアンテナを使用したマイクロ波励起高密度プラズマ装置を用いて形成する。
【０１８３】
当該装置を用いたプラズマ窒化法では、装置内にクリプトン（Ｋｒ）とアンモニア（ＮＨ３）との混合ガスを導入する。導入されたクリプトンは、ラジアルラインスロットアンテナが放射するマイクロ波により励起される。マイクロ波により励起されたクリプトンは、アンモニア（ＮＨ３）と衝突してアンモニアラジカルＮＨ＊を生成せしめる。アンモニアラジカルＮＨ＊は、トレンチ２８，　２８，・・・の表層部にプラズマ窒化膜を形成する。そして、シリコンの面方位に依存することなく、プラズマ窒化膜を形成する。
【０１８４】
上記のようにトンネル絶縁膜１５ｄを形成した後、導電膜であるポリシリコン膜３４を、トンネル絶縁膜１５ｄ上とシリコン窒化膜１１０ｂ上とに形成する（図５０（ｂ））。ポリシリコン膜３４は、ｉｎ−ｓｉｔｕドーピングによりリン（Ｐ）が予めドープされている。リンをドープする理由は、ポリシリコン膜３４は、フローティングゲートＦＧ１，ＦＧ２として用いられるため、リンをドープすることにより抵抗を下げておくことが好ましいからである。ポリシリコン膜３４の膜厚は、約６０ｎｍ程度である。
【０１８５】
次に、ポリシリコン膜３４を厚み方向に異方的にエッチングする。これにより、シリコン窒化膜１１０ｂ上のポリシリコン膜３４を除去しつつ、トレンチ２８，　２８，・・・の側面上のトンネル絶縁膜１５ｄ上にポリシリコン膜３４を残存させる。トレンチ２８，　２８，・・・の側面上のポリシリコン膜３４の上端は、凸部１３ａの頂面より高い位置にあるようにエッチングを行なう。残存したポリシリコン膜３４は、フローティングゲートＦＧ１，　ＦＧ２となる。
【０１８６】
フローティングゲートＦＧ１，　ＦＧ２を形成後、シリコン窒化膜１１０ｂとシリコン酸化膜１１０ａをエッチングして除去する（図５１（ａ））。ここで、このシリコン窒化膜１１０ｂとシリコン酸化膜１１０ａ（図５０（ｂ）を参照）の果たしてきた役割に注意されたい。シリコン窒化膜１１０ｂとシリコン酸化膜１１０ａは、まず、図４３（ａ）の工程でゲート絶縁膜１５ｅ上に形成された。そして、図５０（ｂ）の工程まで、ゲート絶縁膜１５ｅはシリコン窒化膜１１０ｂとシリコン酸化膜１１０ａで覆われて保護されていた。
【０１８７】
ゲート絶縁膜１５ｅは、デバイスの動作に大きく影響する。したがって、上記の如く、シリコン窒化膜１１０ｂとシリコン酸化膜１１０ａでゲート絶縁膜１５ｅを保護しておくと、イオン注入、エッチング、異種の膜の成膜等の種々のプロセスにより、ゲート絶縁膜１５ｅの膜質が劣化することを防ぐことができる。その結果、デバイスの動作特性が劣化することを防ぐことができる。
【０１８８】
次いで、露出面全体を、上述のプラズマ酸化法により酸化する。これにより、フローティングゲートＦＧ１，　ＦＧ２の表面が酸化され、インターポリ絶縁膜１５ｂが形成される。このときに少量の窒素を酸化膜に混入させて、窒化膜も生成させる。窒化膜により膜が密になり、ボロンの逃げが防げるからである。また、コラム方向の素子分離領域ＳＴＩｂおよびバンク選択トランジスタＳＴＯ，　ＳＴＥに酸化膜１０８が形成される（図５１（ｂ））。インターポリ絶縁膜１５ｂの膜厚は、約１２ｎｍ程度である。
【０１８９】
続いて、全体にフォトレジスト３５を塗布する。塗布後、フォトレジスト３５を露光・現像することにより、ＣＭＯＳトランジスタ部ＣＭ上に開口３５ａを形成する。さらに、このフォトレジスト３５をエッチングマスクとして使用し、ＣＭＯＳトランジスタ部ＣＭ上のゲート絶縁膜１５ｅ，　１５ｃをエッチングする。これにより、ＣＭＯＳトランジスタのｎウエル２１とｐウエル２３の表面が露出する（図５２（ａ））。ゲート絶縁膜１５ｅ，　１５ｃをエッチングする理由は、ゲート絶縁膜１５ｃがこれまでの処理により損傷を受けているからである。
【０１９０】
続いて、レジスト３５を除去した後、プラズマ酸化を行い、ＣＭＯＳトランジスタのｎウエル２１とｐウエル２３の表面に、膜厚が約３ｎｍであるゲート酸化膜１２０を形成する（図５２（ｂ））。このとき、プラズマ酸化により、インターポリ膜１５ｂの表面に残存している可能性があるレジスト３５中の炭素ＣがＣＯ２に変化し、レジスト３５が除去されるというメリットもある。
【０１９１】
次にポリシリコンＣＧをＣＶＤ法により堆積し、堆積したポリシリコンＣＧの表面をＣＭＰ法により研磨して平坦化し、タングテンシリサイド（ＷＳｉ）を形成し、その上にシリコン酸化膜３６を堆積する（図５３（ａ））。本図では、ポリシリコンＣＧと、その上にあるタングテンシリサイドとを同一の参照符号ＣＧで示す。この工程により、ロウ方向に一体化してなるコントロールゲートＣＧが複数形成される。同時に、ＣＭＯＳトランジスタ部上のｐウエル２３、ｎウエル２１上に、ゲート電極４１が形成される。ゲート電極４１は、ポリシリコン膜３７を主体に構成され、ＷＳｉ膜により、その抵抗が下げられている。ＷＳｉ膜は、コントロールゲートＣＧにも形成されるから、コントロールゲートＣＧの抵抗も下がる。
【０１９２】
シリコン酸化膜３６をポリシリコンＣＧの上に堆積する理由は、シリコン酸化膜３６をマスクとして用いてポリシリコンＣＧをパターニングするためである。レジストをマスクとして用いてポリシリコンＣＧをパターニングするよりも、シリコン酸化膜３６のマスクの方が適切だからである。ポリシリコンＣＧのパターニングは、次の工程で行なわれる。
【０１９３】
すなわち、レジスト１２７を塗布し、レジスト１２７を露光・現像してパターニングし、パターニングされたレジスト１２７を用いてシリコン酸化膜３６をパターニングする。パターニングされたシリコン酸化膜３６を用いて、ポリシリコンＣＧをパターニングする（図５３（ｂ））。ポリシリコンＣＧ、すなわちコントロールゲートＣＧが除去される部分は、本図に示すように、ＣＭＯＳトランジスタ部ＣＭのソース・ドレイン領域が形成される部分１２９ａ、セルトランジスタ部ＣＴのコラム方向のＳＴＩｂが形成される部分１２９ｂ、バンク選択トランジスタＳＴＯ，　ＳＴＥのソース・ドレイン領域が形成される部分１２９ｃ、およびロウ方向に連続したコントロールゲートＣＧ間の領域４０（図３４参照）である。
【０１９４】
この後、コントロールゲートＣＧで覆われていない部位である素子分離領域ＳＴＩｂにある凸部１３ａの側面と、図３４に示す素子分離領域４０にある凸部１３ａの側面に形成されているインターポリ絶縁膜１３８とポリシリコン１４０を除去する。そのために、レジスト１２７を除去後、マスク１３０を形成し、このマスク１３０を用いて、これらの部位におけるインターポリ絶縁膜１３８とポリシリコン１４０を除去する。インターポリ絶縁膜１３８を除去するときと、ポリシリコン１４０を除去するときでは、エッチャントを変える。こうして、コントロールゲートＣＧで覆われていない部位のフローティングゲートＦＧ１，　ＦＧ２は除去される。この工程により、隣接するコントロールゲートＣＧ，　ＣＧ，・・・の間に、トンネル絶縁膜１５ｄが露出する。そして、ポリシリコン１４０を除去した後に、露出したシリコン窒化膜１５ｄのコーナー部１３２を丸めるために、酸化処理を行なって、コーナー部１３２に酸化物を形成する（図５４（ａ））。
【０１９５】
本図に示す領域１３４は、図５４（ａ）以外の図３８〜図４７においては、セルトランジスタ部ＣＴのソース・ドレインが形成される領域のロウ方向の断面（図３６の断面ＤＤ）を示しているが、本図においてのみ、素子分離領域４０のロウ方向の断面（図３６の断面ＣＣ）を示す。
【０１９６】
この後、ＣＭＯＳトランジスタ部ＣＭのＮＭＯＳ１２３とＰＭＯＳ１２４、さらにバンク選択トランジスタＳＴＯ，　ＳＴＥを形成する工程を行なう。以下に示すように、ＣＭＯＳトランジスタ部ＣＭのＮＭＯＳ１２３とバンク選択トランジスタＳＴＯ，　ＳＴＥは、同一の工程により同時に形成される。また、凸部の端部の絶縁保護膜３１８と、ＮＭＯＳ１２３およびＰＭＯＳ１２４のサイドウォール絶縁膜１３６ｂに関しても同一の工程により、同時に形成される。
【０１９７】
最初に、レジスト１３０を除去して、レジスト１３８を塗布し、レジスト１３８を露光・現像して、レジスト１３８のＮＭＯＳ１２３とバンク選択トランジスタＳＴＯ，　ＳＴＥの部位を開口する。そして、これらの場所に砒素をイオン注入することにより、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）１３６ｃを形成する。この際にシリコン酸化膜３６もマスクとして機能している（図５４（ｂ））。
【０１９８】
同様にして、ＰＭＯＳ１２４にもＬＤＤ１３６ｃを形成し、次に、ＰＭＯＳ１２４、ＮＭＯＳ１２３、バンク選択トランジスタＳＴＯ，　ＳＴＥ、および素子分離領域ＳＴＩｂの凸部１３ａに、シリコン窒化膜からなるサイドウォール絶縁膜１３６ｂを形成する（図５５（ａ））。
【０１９９】
続いて、レジスト１４０を塗布し、レジスト１４０を露光・現像して、レジスト１４０のＮＭＯＳ１２３とバンク選択トランジスタＳＴＯ，　ＳＴＥの部位を開口する。そして、これらの場所に砒素をイオン注入することにより、ソース・ドレイン領域１３６ａを形成する。この際にシリコン酸化膜３６もマスクとして機能している（図５５（ｂ））。
【０２００】
同様にして、ＰＭＯＳ１２４にもソース・ドレイン領域１３６ａを形成する。こうしてＣＭＯＳトランジスタ部ＣＭのＮＭＯＳ１２３とＰＭＯＳ１２４、さらにバンク選択トランジスタＳＴＯ，　ＳＴＥが形成される。次に、ＢＰＳＧ膜（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ膜）３６を堆積する。ＢＰＳＧ膜は、Ａｌ線のために表面を平坦化するためのものである。ＢＰＳＧ膜を堆積した後、ＢＰＳＧ膜を高温で熱処理することにより、表面の凹凸を緩和することができる。熱処理後、ＢＰＳＧ膜をＣＭＰ法により平坦化する（図５６（ａ））。
【０２０１】
続いて、マスク（図示しない）を用いて、シリコン酸化膜３６に穴を開け、その穴にタングステンプラグ（コンタクト部）５４，　３２０，　３２２を埋め込み、埋込み後、ＣＭＰ法により表面を平坦化する（図５６（ｂ））。タングステンプラグ５４，　３２０，　３２２は、セルトランジスタ部ＣＴではコントロールゲートＣＧとＡｌ膜３８を接続し、ＣＭＯＳトランジスタ部ＣＭおよびバンク選択トランジスタＳＴＯ，　ＳＴＥでは、ソース・ドレインとＡｌ膜３２４，　３２６を接続するためのものである。Ａｌ膜３８，　３２４，　３２６は、次の工程で形成される。
【０２０２】
最後の工程では最初に、Ａｌ膜３８，　３２４，　３２６を蒸着し、蒸着で形成されたＡｌ膜３８，　３２４，　３２６をパターニングする。次にシリコン酸化膜５６を堆積し、その上に保護膜５８を形成する（図５７）。第２の金属線ＶＧおよび第３の金属線３０６は、本図には表れないが、保護膜５８を形成する前に、第２の金属線ＶＧおよび第３の金属線３０６を形成する。こうして半導体メモリが完成する。
【０２０３】
本実施例によれば、駆動トランジスタは、選択トランジスタとは異なる高さ位置にあるにもかかわらず、同一工程により同時に形成するため、工程数の削減が図れる。
【０２０４】
また、凸部のコラム方向の端部の保護用絶縁膜は、半導体メモリに含まれるＬＤＤ構造を有するトランジスタのサイドウォール絶縁膜と同一工程により同時に形成するため、工程数の削減が図れる。
【０２０５】
なお、セルトランジスタはロウ方向に複数のブロックに分割され、隣接するブロックの間に設けられたＳＴＩ領域において、コントロールゲートは、ロウ方向に設けた金属線と接続する。こうして、コントロールゲートのロウ方向の抵抗を実質的に低下させることができる。
【０２０６】
さらに、セルトランジスタは各バンク内において、チャネル領域を共有し、各バンクの末端に設けられた素子分離領域ＳＴＩｂによりバンク同士を分離する。これにより、セルトランジスタをバンクごとに制御することが可能になる。
【０２０７】
ところで、バンクに対して設けられた接続領域２１８においてソース・ドレイン領域と接続する仮想接地線ＶＧにより、ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることができる。
【０２０８】
半導体メモリにおいて、異なるブロックに属する複数のセルトランジスタに対して並行して書込みまたは読出しを行うことにより、半導体メモリ全体として、書込みまたは読出しの速度を上げることができる。
【０２０９】
なお、コラム方向に設けられた第３の金属線は、コラム方向に隣接するコントロールゲートの間において、ソース・ドレイン領域と接続され、ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることができる。
【０２１０】
ところで、ロウ方向に隣接するセルトランジスタ同士が、セルトランジスタ間のソース・ドレイン領域を共有し、ソース・ドレイン領域の中間部に、ソース・ドレイン領域と同一の導電型の高濃度領域３３を設け、高濃度領域３３は、コラム方向に配列した複数のセルトランジスタに共通としている。高濃度領域は抵抗値が低いため、高濃度領域により、ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることができる。
【０２１１】
以上の実施例においては、フローティングゲートＦＧ１，　ＦＧ２の形状が扇形であったが、本発明はこれに限られるものではなく、扇形以外のフローティングゲートＦＧ１，　ＦＧ２を有するセルトランジスタにも適用できる。このようなセルトランジスタについて以下説明する。
【０２１２】
図５８は、図１のセルトランジスタとはフローティングゲートＦＧ１，　ＦＧ２の形状等が異なる半導体メモリの一実施例の構成を示す説明図である。本実施例の半導体メモリはフラッシュメモリ２００である。フラッシュメモリ２００は、対向する一対の側面１３ｂを有する凸部１３ａが設けられたｐ型半導体基板と、凸部１３ａの頂面１３ｃ上に形成されたゲート絶縁膜１５ｃと、凸部１３ａを挟む半導体基板の表面に形成された一対のｎ型ソース・ドレイン領域ＢＬ１，　ＢＬ２と、凸部１３ａの側面１３ｂとソース・ドレイン領域ＢＬ１，　ＢＬ２とを覆うトンネル絶縁膜１５ａを含む。さらに、フラッシュメモリ２００は、凸部１３ａの各側面１３ｂ側に設けられトンネル絶縁膜１５ａを介して側面１３ｂとソース・ドレイン領域ＢＬ１，　ＢＬ２とに対向する一対のフローティングゲートＦＧ１，　ＦＧ２と、各フローティングゲートＦＧ１，　ＦＧ２上に形成されたインターポリ絶縁膜１５ｂと、インターポリ絶縁膜１５ｂを介して各フローティングゲートＦＧ１，　ＦＧ２と対向し、かつゲート絶縁膜１５ｃを介して凸部１３ａの頂面１３ｃと対向するコントロールゲートＣＧとを有する。
【０２１３】
コントロールゲートＣＧはその一部が少なくとも、インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，　ＦＧ２と対向し、またゲート絶縁膜１５ｃを介して頂面１３ｃと対向している。このコントロールゲートＣＧは、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，　ＦＧ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【０２１４】
各フローティングゲートＦＧ１，　ＦＧ２の、コラム方向に垂直な断面形状は、本実施例では実質的に長方形であり、長方形の一辺は、凸部１３ａの側面にトンネル絶縁膜１５ａを介して対向し、長方形の一辺は、ソース・ドレイン領域ＢＬ１，　ＢＬ２にトンネル絶縁膜１５ａを介して対向する。これらの２辺は隣り合う辺であり、さらに、長方形の一辺がインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧと対向している。このトランジスタを以下では、フローティングゲートＦＧ１，　ＦＧ２の形状が実質的に四角形であるため、Ｓ（Ｓｑｕａｒｅ）型メモリと呼ぶ。
【０２１５】
本実施例では、インターポリ絶縁膜１５ｂは、シリコン酸化膜２０２ａ、シリコン窒化膜２０２ｂ、シリコン酸化膜２０２ｃがこの順に配列している膜であり、またゲート絶縁膜１５ｃは、これらの膜２０２ａ，　２０２ｂ，　２０２ｃに加えて、その下に形成されているシリコン酸化膜２０４ａと、シリコン窒化膜２０４ｂとを含む。
【０２１６】
シリコン酸化膜２０４ａは、従来から知られているゲート絶縁膜（熱酸化膜）と同じ製法で形成できる。またインターポリ絶縁膜１５ｂに関しても、膜２０２ａ，　２０２ｂ，　２０２ｃは従来技術により製造することができる。さらに、フローティングゲートＦＧ１，　ＦＧ２の、コントロールゲートＣＧに対向する面をＣＭＰ法により平坦化した後にインターポリ絶縁膜１５ｂ、すなわち膜２０２ａ，　２０２ｂ，　２０２ｃを形成して、耐圧性に優れた膜を形成する。すなわち、フローティングゲートＦＧ１，　ＦＧ２に用いられる例えばポリシリコンは、粗い表面形状を有しており、この上にインターポリ絶縁膜１５ｂを形成すると、インターポリ絶縁膜１５ｂの耐圧性が保証されなくなる危険性が大きい。そこでフローティングゲートＦＧ１，　ＦＧ２のインターポリ絶縁膜１５ｂと接する面をＣＭＰ法により平坦化した後、インターポリ絶縁膜１５ｂを形成することによって、耐圧性の優れた膜が形成可能となる。これらの個々の製造プロセス技術は公知であるため、本実施例のフラッシュメモリ２００は、製造上のリスクが少ないという利点がある。
【０２１７】
本実施例のフローティングゲートＦＧ１，　ＦＧ２は四角形であるため、図１に示すフローティングゲートＦＧ１，　ＦＧ２に比較して、結合比ＣＲが小さいという利点がある。ここで、結合比ＣＲとは、コントロールゲートＣＧとフローティングゲートＦＧ１（ＦＧ２）との対向容量ＣＣＦ１　（ＣＣＦ２）／（フローティングゲートＦＧ１（ＦＧ２）と凸部１３ａの側面１３ｂとの対向容量ＣＦＧ１　（ＣＦＧ２）＋フローティングゲートＦＧ１（ＦＧ２）とソース・ドレイン領域ＢＬ１（ＢＬ２）との対向容量ＣＦＳ　（ＣＦＤ））で定義される量、すなわち、ＣＣＦ１　／（ＣＦＧ１　＋ＣＦＳ　）、またはＣＣＦ２／（ＣＦＧ２＋ＣＦＤ）である。
【０２１８】
図１に示すトランジスタの場合、結合比ＣＲは、０．３７程度であるが、本実施例の場合、結合比ＣＲは、０．３５以下であり、０．３２程度が実現できる。結合比ＣＲが、小さくなる理由は、図１に示すフローティングゲートＦＧ１，　ＦＧ２の形状は、中心角が９０度の扇形に近い形状であるが、本実施例の場合は四角形であり、本実施例の方が、フローティングゲートＦＧ１，　ＦＧ２がコントロールゲートＣＧと対向する面積が小さくなるからである。
【０２１９】
容量比が十分小さいと、メモリからデータを読み出す際の特性上好ましい。なぜならば、このときフローティングゲートＦＧ１，　ＦＧ２と、ソース・ドレイン領域ＢＬ１，　ＢＬ２等との結合が強いため、フローティングゲートＦＧ１，　ＦＧ２の電位が、ソース・ドレイン領域ＢＬ１，　ＢＬ２の電位によって十分に影響を受けるからである。その結果、電流ウィンドウが大きくなり、データの読み出し速度が速くなる。
【０２２０】
容量比ＣＲを小さくする方法としては、トンネル絶縁膜の膜厚を、インターポリ絶縁膜の膜厚よりも薄くする、フローティングゲートＦＧ１，　ＦＧ２がコントロールゲートＣＧと対向する面積を、ソース・ドレイン領域ＢＬ１，　ＢＬ２と対向する面積よりもできるだけ小さくする等がある。面積を小さくするために、たとえば、フローティングゲートＦＧ１，　ＦＧ２の形状を、コントロールゲートＣＧと対向する面積を小さくし、ソース・ドレイン領域ＢＬ１，　ＢＬ２と対向する面積を大きくした台形とする方法がある。
【０２２１】
容量比ＣＲと消去の関係については、フローティングゲートＦＧ１，　ＦＧ２からコントロールゲートＣＧに電荷を抜くときは、容量比ＣＲが小さいほど、ソース・ドレイン領域ＢＬ１，　ＢＬ２とコントロールゲートＣＧとの間の電位差が小さくてよい。フローティングゲートＦＧ１，　ＦＧ２とコントロールゲートＣＧとの間に電位差が付きやすいからである。
【０２２２】
逆に、フローティングゲートＦＧ１，　ＦＧ２からソース・ドレイン領域ＢＬ１，　ＢＬ２に電荷を抜くときは、容量比ＣＲが小さすぎると、ソース・ドレイン領域ＢＬ１，　ＢＬ２とコントロールゲートＣＧとの間の電位差を大きくしなければならない。フローティングゲートＦＧ１，　ＦＧ２とソース・ドレイン領域ＢＬ１，　ＢＬ２との間に電位差が付きにくいからである。
【０２２３】
ところで、本実施例の半導体メモリにおいては、複数個のトランジスタは、ソース・ドレイン領域ＢＬ１，　ＢＬ２を結ぶ方向に配置され、隣接する複数個のトランジスタのうちの一方のフローティングゲートＦＧ１と、他方のフローティングゲートＦＧ２との間に、コントロールゲートＣＧとソース・ドレイン領域ＢＬ１，　ＢＬ２との間を電気的に分離する絶縁膜１５ｆを設けている。これを設けた理由は次の通りである。
【０２２４】
図１のトランジスタでは、ロウ方向に隣接するセルトランジスタＴＣ、ＴＣ間のＡ部において、コントロールゲートＣＧとビット線ＢＬ２とが対向する。よって、Ａ部において、各種の動作時に、コントロールゲートＣＧとビット線ＢＬ２との間にリーク電流が流れることが考えられる。
【０２２５】
この点が懸念される場合は、図１のように、第４の絶縁膜である選択酸化膜２３４をトンネル絶縁膜１５ａに繋げて設け、さらに、その厚みをトンネル絶縁膜１５ａよりも厚膜にすると良い。このようにすると、選択酸化膜２３４の厚みによって、上記のリーク電流を防ぐことができる。図１の例においては、コントロールゲートＣＧとビット線ＢＬ１，　ＢＬ２との間のリーク電流を防ぐために、第４の絶縁膜を選択酸化により形成している。
【０２２６】
Ｓ型メモリでは、フローティングゲートをエッチングにより分離して互いに隣接するようにフローティングゲートを形成した後、これらのフローティングゲート間の分離空間に絶縁物を充填して、絶縁膜１５ｆを形成し、その上に、コントロールゲートＣＧを形成したものである。このようにコントロールゲートＣＧとビット線ＢＬ１，　ＢＬ２との間に絶縁物が埋められると、フローティングゲートＦＧ１，　ＦＧ２はコントロールゲートＣＧと、インターポリ絶縁膜１５ｂを介する部分のみが対向することになる。
【０２２７】
本実施例のトランジスタの書込み、読出し、消去は、図１のトランジスタと同様に行われる。なお、消去は、フローティングゲートＦＧ１，　ＦＧ２からソース・ドレイン領域ＢＬ１，　ＢＬ２へと行うことが好ましい。書込み、読出し、消去時における、ソース・ドレイン領域ＢＬ１，　ＢＬ２およびコントロールゲートＣＧの電圧設定値の一例を表１に示す。
【０２２８】
【表１】
2004006658.tif 000006
【０２２９】
次に、扇形以外のフローティングゲートＦＧ１，　ＦＧ２を有する別のセルトランジスタについて説明する。図５９は、このセルトランジスタの構成を示す説明図である。これはフラッシュメモリ２０６である。フラッシュメモリ２０６は、対向する一対の側面１３ｂを有する凸部１３ａが設けられたｐ型半導体基板と、凸部１３ａの頂面１３ｃ上に形成されたゲート絶縁膜１５ｃと、凸部１３ａを挟む半導体基板の表面に形成された一対のｎ型ソース・ドレイン領域ＢＬ１，　ＢＬ２と、凸部１３ａの側面１３ｂとソース・ドレイン領域ＢＬ１，　ＢＬ２とを覆うトンネル絶縁膜１５ａを含む。さらに、フラッシュメモリ２０６は、凸部１３ａの各側面１３ｂ側に設けられトンネル絶縁膜１５ａを介して側面１３ｂとソース・ドレイン領域ＢＬ１，　ＢＬ２とに対向する一対のフローティングゲートＦＧ１，　ＦＧ２と、各フローティングゲートＦＧ１，　ＦＧ２上に形成されたインターポリ絶縁膜１５ｂと、インターポリ絶縁膜１５ｂを介して各フローティングゲートＦＧ１，　ＦＧ２と対向し、かつゲート絶縁膜１５ｃを介して凸部１３ａの頂面１３ｃと対向するコントロールゲートＣＧとを有する。
【０２３０】
このコントロールゲートＣＧも、上記図５８の例と同様に、上記インターポリ絶縁膜１５ｂを介してフローティングゲートＦＧ１，　ＦＧ２と対向する部分と、ゲート絶縁膜１５ｃを介して頂面１３ｃと対向する部分とを各々電気的に独立して形成し、これらを独立に電気制御するようにしてもよい。
【０２３１】
各フローティングゲートＦＧ１，　ＦＧ２の、コラム方向に垂直な断面形状は、インターポリ絶縁膜１５ｂを介してコントロールゲートＣＧに対向するフローティングゲートＦＧ１，　ＦＧ２の面２０８の面積が、トンネル絶縁膜１５ａを介してソース・ドレイン領域ＢＬ１，　ＢＬ２に対向するフローティングゲートＦＧ１，　ＦＧ２の面の面積より小さいものである。このような断面形状のうち、本実施例は特に、実質的にＬ字形であり、Ｌ字形の側部がトンネル絶縁膜１５ａを介して凸部１３ａの側面１３ｂに対向し、Ｌ字形の底部がトンネル絶縁膜１５ａを介してソース・ドレイン領域ＢＬ１，　ＢＬ２に対向している。さらに、Ｌ字形の側部の頂部がインターポリ絶縁膜１５ｂを介してコントロールゲートＣＧと対向している。このトランジスタを以下では、フローティングゲートＦＧ１，　ＦＧ２の形状が実質的にＬ字形であるため、Ｌ型メモリと呼ぶ。
【０２３２】
本実施例では、インターポリ絶縁膜１５ｂは、プラズマ酸化法によるシリコン酸化膜であり、またゲート絶縁膜１５ｃは、この膜１５ｂに加えて、その下に形成されているシリコン酸化膜２１０ａと、シリコン窒化膜２１０ｂと、シリコン酸化膜２１０ｃとを含む。トンネル絶縁膜１５ａも、プラズマ酸化法によるシリコン酸化膜である。
【０２３３】
プラズマ酸化法により、面の方向によらず均一なシリコン酸化膜が形成できる。すなわち、（１００）面と（１１１）面にほぼ等しい厚さのシリコン酸化膜が形成される。これは、水平面および垂直面を含むトンネル絶縁膜１５ａを同時に形成する際に好ましい。また、プラズマ酸化法による酸化膜は、酸化膜の経時絶縁破壊（ＴＤＤＢ：Ｔｉｍｅ　Ｄｅｐｅｎｄｅｎｔ　Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ）に対する耐性を表すＱＢＤが高いという利点がある。また、絶縁破壊に対する耐性を表すＳＩＬＣ（Ｓｔｒｅｓｓ　Ｉｎｄｕｃｅｄ　Ｌｅａｋａｇｅ　Ｃｕｒｒｅｎｔ）も低いという利点がある。
【０２３４】
図５９に示す例においても前記した図５８に示す実施例と同様に、フローティングゲートＦＧ１，　ＦＧ２の、コントロールゲートＣＧに対向する面をＣＭＰ法により平坦化した後にインターポリ絶縁膜１５ｂ、すなわち膜２０２ａ，　２０２ｂ，　２０２ｃを形成して、耐圧性に優れた膜を形成する。すなわち、フローティングゲートＦＧ１，　ＦＧ２に用いられる例えばポリシリコンは、粗い表面形状を有しており、この上にインターポリ絶縁膜１５ｂを形成すると、インターポリ絶縁膜１５ｂの耐圧性が保証されなくなる危険性が大きい。そこでフローティングゲートＦＧ１，　ＦＧ２のインターポリ絶縁膜１５ｂと接する面をＣＭＰ法により平坦化した後、インターポリ絶縁膜１５ｂを形成することによって、耐圧性の優れた膜が形成可能となる。ＣＭＰ法は、公知の製造プロセス技術であるため、製造上のリスクが少ないという利点がある。
【０２３５】
本実施例のフローティングゲートＦＧ１，　ＦＧ２はＬ字形であるため、図１や図５８に示すフローティングゲートＦＧ１，　ＦＧ２に比較して、既述の結合比ＣＲが小さいという利点がある。
【０２３６】
図１に示すトランジスタの場合、結合比ＣＲは、０．３７程度であり、図５８に示すＳ型メモリの場合、０．３２程度であるが、本実施例の場合、結合比ＣＲは、０．２０以下であり、０．１７程度が十分に実現できる。結合比ＣＲが、小さくなる理由は、フローティングゲートＦＧ１，　ＦＧ２の形状が、本実施例の場合はＬ字形であり、本実施例の方が、フローティングゲートＦＧ１，　ＦＧ２がコントロールゲートＣＧと対向する面２０８の面積が小さくなるからである。
【０２３７】
容量比が十分小さいと、既述のように、メモリからデータを読み出す際の特性上好ましい。すなわち、容量比が小さいほど電流ウィンドウが大きくなり、その結果、データの読み出し速度が速くなる。本実施例では、図１や図５８のトランジスタに比較して、容量比を小さくすることが容易であり、図１や図５８のトランジスタの場合よりも容易にデータの読み出し速度を速くすることができる。
【０２３８】
消去に関しては、本実施例では容量比ＣＲが小さいため、既述の理由から比較的小さい電圧を印加するだけで、フローティングゲートＦＧ１，　ＦＧ２からコントロールゲートＣＧに電荷を抜くことができる。
【０２３９】
本実施例においても、上記した図５８の例と同様、フローティングゲートをエッチングにより分離して互いに隣接するようにフローティングゲートを形成した後、これらのフローティングゲート間の分離空間に絶縁物を充填して、絶縁膜１５ｆを形成し、その上に、コントロールゲートＣＧを形成することができる。このようにコントロールゲートＣＧとビット線ＢＬ１，　ＢＬ２との間に絶縁物が埋められると、フローティングゲートＦＧ１，　ＦＧ２はコントロールゲートＣＧと、インターポリ絶縁膜１５ｂを介する部分のみが対向することとなる。
【０２４０】
さらに、絶縁膜１５ｆを充填する領域を増やしてゆけば、Ｌ型のフローティングゲート部分の下辺部が実質的に除去され、フローティングゲートＦＧ１，　ＦＧ２を実質的にＩ型に形成することもできる。このようにすれば、フローティングゲートＦＧ１，　ＦＧ２のビット線ＢＬ１，　ＢＬ２に対する対向容量ＣＦＳ、ＣＦＤが減少するものの、本実施例における効果を保持したまま、さらにメモリを高集積化することが可能となる。
【０２４１】
本実施例のトランジスタの書込み、読出し、消去は、図１のトランジスタと同様に行われる。なお、消去は、フローティングゲートＦＧ１，　ＦＧ２からコントロールゲートＣＧへと行うことが好ましい。書込み、読出し、消去時における、ソース・ドレイン領域ＢＬ１，　ＢＬ２およびコントロールゲートＣＧの電圧設定値の一例を表２に示す。
【０２４２】
【表２】
2004006658.tif 000007
【０２４３】
図５８および図５９に記載の実施例において共通して、フローティングゲートＦＧ１，ＦＧ２の、インターポリ絶縁膜１５ｂと対向する面をＣＭＰ法により平坦化した後にインターポリ絶縁膜１５ｂを形成して、耐圧性に優れた膜を形成する点、および隣接するフローティングゲートＦＧ１，　ＦＧ２間の分離空間に絶縁物を充填して、絶縁膜１５ｆを形成し、その上に、コントロールゲートＣＧを形成することが特徴として挙げられる。
【０２４４】
以上、複数の実施例について詳細に説明したが、本発明は上記実施例に限定されない。本発明は、その主旨を逸脱しない範囲内で適宜変形することができる。例えば、上記では半導体メモリについて説明したが、半導体メモリ以外の半導体装置にも本発明を適用することができる。また、上記では、一導電型としてｐ型を用い、反対導電型としてｎ型を用いたが、これに代えて、一導電型としてｎ型を用い、反対導電型としてｐ型を用いてもよい。
【０２４５】
【発明の効果】
以上説明したように、本発明によれば、第１トランジスタと第２トランジスタの各ソース・ドレイン領域がほぼ同一面内に位置し、その高さ位置が従来のように異ならないので、それらを同一面内で容易に共通接続することができ、従来見られた共通接続の技術的な困難性を克服することができる。
【０２４６】
また、駆動トランジスタは、選択トランジスタとは異なる高さ位置にあるにもかかわらず、同一工程により同時に形成するため、工程数の削減が図れる。
【０２４７】
凸部のコラム方向の端部の保護用絶縁膜は、半導体メモリに含まれるＬＤＤ構造を有するトランジスタのサイドウォール絶縁膜と同一工程により同時に形成するため、工程数の削減が図れる。
【０２４８】
なお、ロウ方向にセルトランジスタは複数のブロックに分割され、隣接するブロックの間に設けられた絶縁分離領域において、ロウ方向に設けられた導体はコントロールゲートと接続するため、コントロールゲートのロウ方向の抵抗を実質的に低下させることができる。
【０２４９】
さらに、セルトランジスタは各バンク内において、チャネル領域を共有し、各バンクの末端に設けられたＳＴＩｂによりバンク同士を分離する。これにより、セルトランジスタをバンクごとに制御することが可能になる。
【０２５０】
ところで、バンクに対して設けられた接続領域２１８においてソース・ドレイン領域と接続するコラム方向に設けられた仮想接地線ＶＧにより、ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることができる。
【０２５１】
半導体メモリにおいて、異なるブロックに属する複数のセルトランジスタに対して並行して書込みまたは読出しを行うことにより、半導体メモリ全体として、書込みまたは読出しの速度を上げることができる。
【０２５２】
なお、コラム方向に設けられた第３の導体は、コラム方向に隣接するコントロールゲートの間において、ソース・ドレイン領域と接続され、ソース・ドレイン領域のコラム方向の抵抗を実質的に下げることができる。
【図面の簡単な説明】
【図１】本発明の実施例に係るセルトランジスタの断面図である。
【図２】本発明の実施例に係るセルトランジスタの等価回路を模式的に表した図である。
【図３】本発明の実施例に係るセルトランジスタへの書込動作について示す断面図である。
【図４】本発明の実施例に係るセルトランジスタで得られる４状態について示す断面図である。
【図５】本発明の実施例に係るセルトランジスタの読出動作について示す断面図である。
【図６】本発明の実施例に係るセルトランジスタにおいて、“（１，　０）”状態を読み出す場合の断面図である。
【図７】本発明の実施例に係るセルトランジスタの消去動作について示す断面図である。
【図８】本発明の実施例に係る半導体メモリの回路構成図である。
【図９】本発明の実施例に係る半導体メモリの要部切り欠き断面図である。
【図１０】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１）である。
【図１１】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その２）である。
【図１２】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その３）である。
【図１３】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その４）である。
【図１４】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その５）である。
【図１５】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その６）である。
【図１６】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その７）である。
【図１７】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その８）である。
【図１８】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その９）である。
【図１９】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１０）である。
【図２０】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１１）である。
【図２１】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１２）である。
【図２２】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１３）である。
【図２３】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１４）である。
【図２４】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１５）である。
【図２５】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１６）である。
【図２６】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１７）である。
【図２７】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１８）である。
【図２８】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その１９）である。
【図２９】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その２０）である。
【図３０】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その２１）である。
【図３１】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その２２）である。
【図３２】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その２３）である。
【図３３】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その２４）である。
【図３４】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その２５）である。
【図３５】本発明の実施例に係る半導体メモリの製造方法について示す断面図（その２６）である。
【図３６】本発明の他の実施例に係る半導体メモリの斜視図である。
【図３７】図３６の実施例に係る３種類の金属線を示す斜視図である。
【図３８】図３６の半導体メモリの製造方法について示す断面図（その１）である。
【図３９】図３６の半導体メモリの製造方法について示す断面図（その２）である。
【図４０】図３６の半導体メモリの製造方法について示す断面図（その３）である。
【図４１】図３６の半導体メモリの製造方法について示す断面図（その４）である。
【図４２】図３６の半導体メモリの製造方法について示す断面図（その５）である。
【図４３】図３６の半導体メモリの製造方法について示す断面図（その６）である。
【図４４】図３６の半導体メモリの製造方法について示す断面図（その７）である。
【図４５】図３６の半導体メモリの製造方法について示す断面図（その８）である。
【図４６】図３６の半導体メモリの製造方法について示す断面図（その９）である。
【図４７】図３６の半導体メモリの製造方法について示す断面図（その１０）である。
【図４８】図３６の半導体メモリの製造方法について示す断面図（その１１）である。
【図４９】図３６の半導体メモリの製造方法について示す断面図（その１２）である。
【図５０】図３６の半導体メモリの製造方法について示す断面図（その１３）である。
【図５１】図３６の半導体メモリの製造方法について示す断面図（その１４）である。
【図５２】図３６の半導体メモリの製造方法について示す断面図（その１５）である。
【図５３】図３６の半導体メモリの製造方法について示す断面図（その１６）である。
【図５４】図３６の半導体メモリの製造方法について示す断面図（その１７）である。
【図５５】図３６の半導体メモリの製造方法について示す断面図（その１８）である。
【図５６】図３６の半導体メモリの製造方法について示す断面図（その１９）である。
【図５７】図３６の半導体メモリの製造方法について示す断面図（その２０）である。
【図５８】Ｓ型メモリの断面図である。
【図５９】Ｌ型メモリの断面図である。
【符号の説明】
１２　ｐ型シリコン基板（一導電型半導体基板）
１３　ｐウエル
１３ａ　凸部
１３ｂ　凸部の側面
１３ｃ　凸部の頂面
１５ａ　トンネル絶縁膜（第２絶縁膜）
１５ｂ　インターポリ絶縁膜（第３絶縁膜）
１５ｃ　ゲート絶縁膜（第１絶縁膜）
１５ｄ　選択酸化膜
１７　ｎ型領域
１８、２６、２９　シリコン酸化膜
２５、２７、３０　シリコン窒化膜
３０ａ　シリコン窒化膜の長穴
２８　トレンチ
３１　犠牲シリコン酸化膜
３２　リセス
３３　ｎ＋領域
３４、３７　ポリシリコン膜
３６　タングステンシリサイド膜
３８　キャップ膜
３９、４５、６０、６１　フォトレジスト
４０　素子分離領域
５０　ソース・ドレイン領域
５１　チャネル領域
６２　サイドウォール絶縁膜
６３　導電性プラグ
ＦＧ１、ＦＧ２　フローティングゲート
ＷＬ０、ＷＬ１〜ＷＬｎ−１、ＷＬｎ　ワード線
ＢＬ０〜ＢＬ４　ビット線
ＢＮＫ０〜ＢＮＫ３　バンク
ＳＴＥｉ−１、０〜ＳＴＥｉ−１、４、ＳＴＥｉ、０〜ＳＴＥｉ、４　偶数バンク選択トランジスタ
ＳＴＯｉ−１、０〜ＳＴＯｉ−１、４、ＳＴＯｉ、０〜ＳＴＯｉ、４　奇数バンク選択トランジスタ
ＳＥｉ−１、ＳＥｉ　偶数バンク選択線
ＳＯｉ−１、ＳＯｉ　奇数バンク選択線
ＴＣ、ＴＣｉ、ｊ　セルトランジスタ
ＶＧ０、ＶＧ２、ＶＧ４　仮想接地線
【図１】
2004006658.tif 000008
【図２】
2004006658.tif 000009
【図３】
2004006658.tif 000010
【図４】
2004006658.tif 000011
【図５】
2004006658.tif 000012
【図６】
2004006658.tif 000013
【図７】
2004006658.tif 000014
【図８】
2004006658.tif 000015
【図９】
2004006658.tif 000016
【図１０】
2004006658.tif 000017
【図１１】
2004006658.tif 000018
【図１２】
2004006658.tif 000019
【図１３】
2004006658.tif 000020
【図１４】
2004006658.tif 000021
【図１５】
2004006658.tif 000022
【図１６】
2004006658.tif 000023
【図１７】
2004006658.tif 000024
【図１８】
2004006658.tif 000025
【図１９】
2004006658.tif 000026
【図２０】
2004006658.tif 000027
【図２１】
2004006658.tif 000028
【図２２】
2004006658.tif 000029
【図２３】
2004006658.tif 000030
【図２４】
2004006658.tif 000031
【図２５】
2004006658.tif 000032
【図２６】
2004006658.tif 000033
【図２７】
2004006658.tif 000034
【図２８】
2004006658.tif 000035
【図２９】
2004006658.tif 000036
【図３０】
2004006658.tif 000037
【図３１】
2004006658.tif 000038
【図３２】
2004006658.tif 000039
【図３３】
2004006658.tif 000040
【図３４】
2004006658.tif 000041
【図３５】
2004006658.tif 000042
【図３６】
2004006658.tif 000043
【図３７】
2004006658.tif 000044
【図３８】
2004006658.tif 000045
【図３９】
2004006658.tif 000046
【図４０】
2004006658.tif 000047
【図４１】
2004006658.tif 000048
【図４２】
2004006658.tif 000049
【図４３】
2004006658.tif 000050
【図４４】
2004006658.tif 000051
【図４５】
2004006658.tif 000052
【図４６】
2004006658.tif 000053
【図４７】
2004006658.tif 000054
【図４８】
2004006658.tif 000055
【図４９】
2004006658.tif 000056
【図５０】
2004006658.tif 000057
【図５１】
2004006658.tif 000058
【図５２】
2004006658.tif 000059
【図５３】
2004006658.tif 000060
【図５４】
2004006658.tif 000061
【図５５】
2004006658.tif 000062
【図５６】
2004006658.tif 000063
【図５７】
2004006658.tif 000064
【図５８】
2004006658.tif 000065
【図５９】
2004006658.tif 000066