(57)【要約】【課題】半導体装置を製造する際に露光により発生する優角の丸まりに起因する素子値の誤差を求める。【解決手段】検出手段５１は、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する。誤差算出手段５２は、優角を有する部分が露光の際に丸まることにより生ずる誤差を算出する。素子値算出手段５３は、誤差算出手段５２によって算出された誤差に基づいて当該素子の素子値の変化を算出する。【選択図】　　　　図１
2004030382.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出ステップと、
露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出ステップと、
前記誤差算出ステップによって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出ステップと、
を有することを特徴とする半導体装置設計方法。
【請求項２】
前記素子値算出ステップの結果に基づいてネットリストに含まれている素子値を変更するネットリスト変更手段を更に有することを特徴とする請求項１記載の半導体装置設計方法。
【請求項３】
前記誤差算出ステップは、露光する際のビームの波長を参照して誤差を算出することを特徴とする請求項１記載の半導体装置設計方法。
【請求項４】
前記素子値算出ステップは、前記誤差に起因する素子値の変化を当該素子に並列に付加される新たな素子として算出することを特徴とする請求項１記載の半導体装置設計方法。
【請求項５】
前記素子は、抵抗、キャパシタまたはインダクタであり、前記素子値算出ステップは、前記誤差算出ステップによって算出された誤差を参照し、これらの素子に生じる誤差を算出することを特徴とする請求項１記載の半導体装置設計方法。
【請求項６】
前記素子は、トランジスタであり、前記素子値算出ステップは、前記誤差算出ステップによって算出された誤差を参照し、前記トランジスタに生じる誤差を算出することを特徴とする請求項１記載の半導体装置設計方法。
【請求項７】
前記素子値算出ステップは、前記トランジスタのソース側に形成されている優角にのみ注目して素子値を算出することを特徴とする請求項６記載の半導体装置設計方法。
【請求項８】
前記素子値算出ステップは、前記優角の近傍にコンタクトホールが存在し、かつ、電源配線に接続される場合には、当該優角はソース側に存在すると判断することを特徴とする請求項７記載の半導体装置設計方法。
【請求項９】
半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出手段、
露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出手段、
前記誤差算出手段によって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出手段、
を有することを特徴とする半導体装置設計装置。
【請求項１０】
半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出ステップ、
露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出ステップ、前記誤差算出ステップによって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出ステップ、
としてコンピュータを機能させるプログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置設計装置、半導体装置設計方法およびプログラムに関し、特に、優角を有する素子パターンを含む半導体装置を設計する半導体装置設計装置、半導体装置設計方法およびプログラムに関する。
【０００２】
【従来の技術】
半導体装置を設計する際には、ネットリスト（回路接続情報）に基づいて、半導体基板上に形成される素子パターンを示す物理データを生成し、この物理データからレチクルを作成する必要がある。
【０００３】
ところで、物理データに含まれている素子パターンが優角を有している場合には、当該部分が露光波長に応じて丸まってしまうため、形成される素子が誤差を有する場合があった。
【０００４】
図１７は、このような状況を説明するための図である。この図では、Ｌ字型の素子領域（優角を有する素子パターン）１０上にゲートポリシリコン１１が形成されている。
【０００５】
ここで、素子領域１０の優角を有する部分（もともと直角になるように設計された部分）は、図に示すように、露光波長の円１２に応じて丸まってしまう。その結果、ゲートポリシリコン１１のチャネル幅が、左側ではＷに、右側ではＷ＋ΔＷになり、ΔＷ分だけ誤差が生じるため素子値が設計した値からずれてしまう。
【０００６】
このような誤差の発生を防止するために、従来では、図１８に示すように、優角を有するパターン部分からゲートポリシリコン１１までの距離Ｘが所定の値よりも大きくなるように設定する方法が採用されていた。
【０００７】
また、別の方法として、図１９に示すように、レチクル２０の優角を有する部分に切り欠き２１を形成することにより、図１７に示すような丸まりが発生することを防止する方法も採用されていた。
【０００８】
【発明が解決しようとする課題】
しかし、前者の方法では、素子領域１０とゲートポリシリコン１１との距離Ｘを大きく設定する必要があるため、全体としてチップ面積が大きくなってしまうという問題点があった。
【０００９】
また、後者の方法では、レチクルの優角を有する部分の全てに切り欠きを作成する必要があることから、レチクルの作製に手間がかかり、半導体装置の製造期間が延長あるいは作製コストが増大してしまうという問題点があった。
【００１０】
本発明は、このような点に鑑みてなされたものであり、優角を有する素子パターンを含む半導体装置を素子の誤差を生じることなく設計可能な半導体装置設計装置、半導体装置設計方法およびプログラムを提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明では上記課題を解決するために、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出ステップ、露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出ステップ、前記誤差算出ステップによって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出ステップ、とを有することを特徴とする半導体装置設計方法が提供される。
【００１２】
ここで、検出ステップは、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する。誤差算出ステップは、露光の際に優角を有する部分に生ずる誤差を算出する。素子値算出ステップは、誤差算出ステップによって算出された誤差に基づいて当該素子の素子値の変化を算出する。
【００１３】
また、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出手段５１と、露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出手段５２と、前記誤差算出手段５２によって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出手段５３と、を有することを特徴とする半導体装置設計装置が提供される。
【００１４】
ここで、検出手段５１は、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する。誤差算出手段５２は、露光の際に優角を有する部分に生ずる誤差を算出する。素子値算出手段５３は、誤差算出手段５２によって算出された誤差に基づいて当該素子の素子値の変化を算出する。
【００１５】
さらに、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出ステップ、露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出ステップ、前記誤差算出ステップによって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出ステップ、としてコンピュータを機能させるプログラムが提供される。
【００１６】
ここで、検出ステップは、半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する。誤差算出ステップは、露光の際に優角を有する部分に生ずる誤差を算出する。素子値算出ステップは、誤差算出ステップによって算出された誤差に基づいて当該素子の素子値の変化を算出する。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の動作原理を説明する原理図である。この図に示すように、本発明の半導体装置設計装置は、物理データＤＢ（Ｄａｔａ　Ｂａｓｅ）５０、検出手段５１、誤差算出手段５２、素子値算出手段５３、ネットリスト変更手段５４およびネットリストＤＢ５５を有している。
【００１８】
ここで、物理データＤＢ５０は、半導体基板上に形成される素子パターンを示す物理データを格納している。
検出手段５１は、物理データＤＢ５０に格納されている物理データから優角を有する素子パターンを検出する。
【００１９】
誤差算出手段５２は、露光の際に優角を有する部分に生ずる誤差を算出する。素子値算出手段５３は、誤差算出手段５２によって算出された誤差に基づいて当該素子の素子値の変化を算出する。
【００２０】
ネットリスト変更手段５４は、素子値算出手段５３の結果に基づいてネットリストに含まれている素子の素子値を変更する。
次に、以上の原理図の動作について説明する。
【００２１】
先ず、検出手段５１は、物理データＤＢ５０に格納されている物理データを読み出し、その中に含まれている優角を有する素子パターンを検出する。なお、優角を有する素子パターンとは、例えば、図１７に示すようなＬ字型パターン等である。
【００２２】
誤差算出手段５２は、検出手段５１によって検出された優角を有する素子パターンが実際に半導体基板上に露光された場合に生ずる物理的な誤差（例えば、丸まり）を計算する。なお、実際の計算方法としては、例えば、露光波長に応じて優角を有する部分を丸め、チャネル幅の変化をΔＷを算出する。
【００２３】
素子値算出手段５３は、誤差算出手段５２によって算出された誤差（物理的な誤差）に起因して生ずる素子値の変化（例えば、抵抗値の変化やトランジスタの素子値の変化）を算出する。
【００２４】
ネットリスト変更手段５４は、素子値算出手段５３によって素子値が変化した素子が存在する場合には、ネットリストに含まれている該当する素子の素子値を変更し、ネットリストＤＢ５５に供給する。
【００２５】
以上に示したように、検出手段５１によって優角を有する素子パターンを検出し、誤差算出手段５２によって優角を有する素子パターンに発生する物理的な誤差を算出し、素子値算出手段５３が当該物理的誤差によって発生する素子の素子値の変化を算出し、ネットリスト変更手段５４により、素子値の変化に応じてネットリストを変更するようにしたので、露光の際の丸まり等に起因して発生する素子の誤差をネットリストに反映することが可能になる。その結果、当該ネットリストを利用して再度物理データを較正することにより、設計データに近い半導体装置を製造することが可能になる。
【００２６】
次に、本発明の実施の形態について説明する。
図２は、本発明の実施の形態の構成例を示す図である。
この図に示すように、本発明の半導体装置設計装置６０は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）６０ａ、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）６０ｂ、ＨＤＤ（Ｈａｒｄ　Ｄｉｓｋ　Ｄｒｉｖｅ）６０ｄ、ＧＣ（Ｇｒａｐｈｉｃｓ　Ｃａｒｄ）６０ｅ、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）６０ｆ、バス６０ｇおよび外部に接続された表示装置６１、入力装置６２によって構成されている。
【００２７】
ここで、ＣＰＵ６０ａは、ＨＤＤ６０ｄに格納されているプログラムやデータに従って装置の各部を制御する。
ＲＯＭ６０ｂは、ＣＰＵ６０ａが実行する基本的なプログラムやデータを格納している。
【００２８】
ＲＡＭ６０ｃは、ＣＰＵ６０ａが実行する対象となるプログラムやデータを一時的に格納する。
ＨＤＤ６０ｄは、ＣＰＵ６０ａが実行するプログラムやデータおよび半導体装置のネットリストデータや物理データを格納している。
【００２９】
ＧＣ６０ｅは、ＣＰＵ６０ａから供給された描画命令に応じて画像を描画し、得られた画像を映像信号に変換して表示装置６１に供給する。
Ｉ／Ｆ６０ｆは、入力装置６２から供給されたデータのフォーマットを、半導体装置設計装置６０の内部形式に適合するように変換する。
【００３０】
バス６０ｇは、ＣＰＵ６０ａ、ＲＯＭ６０ｂ、ＲＡＭ６０ｃ、ＨＤＤ６０ｄ、ＧＣ６０ｅおよびＩ／Ｆ６０ｆを相互に接続し、これらの間でデータの授受を可能にする。
【００３１】
表示装置６１は、例えば、液晶ディスプレイまたはＣＲＴ（Ｃａｔｈｏｄｅ　Ｒａｙ　Ｔｕｂｅ）ディスプレイによって構成されており、ＧＣ６０ｅから供給された映像信号を表示出力する。
【００３２】
入力装置６２は、例えば、キーボードやマウスによって構成されており、ユーザの操作に応じたデータを生成して出力する。
次に、以上の実施の形態の動作について説明する。
【００３３】
ＣＰＵ６０ａは、半導体基板上に形成される素子パターンを示す物理データをＨＤＤ６０ｄから読み出す。図３は、物理データの一例を示す図である。この図の例では、拡散層、ゲートポリシリコン、コンタクトおよび配線等から構成される半導体装置の物理的な構成が示されている。
【００３４】
ＣＰＵ６０ａは、このようにしてＨＤＤ６０ｄから読み出した物理データから、優角θ（１８０°＜θ＜３６０°）を有する素子パターンを検出する。
具体的には、ＣＰＵ６０ａは、図４に示すような素子領域（拡散層のパターン）７０に対して所定の領域を有する矩形７１を少しずつずらしながら重畳し、その矩形７１の中に含まれている素子パターンが５角形以上であるか否かを判定する。そして、５角形以上である場合には優角が含まれていると判定する。
【００３５】
次に、ＣＰＵ６０ａは、特定した素子パターンがどのような素子を構成するものであるかを物理データから特定する。特定する方法としては、例えば、ポリ層と拡散層との双方が存在する場合にはトランジスタであると判定する。
【００３６】
判定の結果、その素子パターンがトランジスタである場合には、優角が含まれているパターンがソース側に形成されているか否かを判定する。即ち、チャネル幅の誤差によって素子値が変化するのは、ソース側に優角が形成されている場合であるので、ソース側であるか否かを判定する必要がある。判定方法としては、電源配線に接続されているコンタクトホールが存在している場合には、ソース側と判定することができる。
【００３７】
図５は、トランジスタのパターンの一例を示す図である。この例では、素子領域７０の左下部分にコンタクトホール７３が配置されており、また、コンタクトホール７３は、電源であるメタル層７４に接続されている。従って、下側に位置する優角に関しては、誤差の影響を考慮する必要があるが、上側に位置する優角についてはその影響を無視することができる。
【００３８】
図６は、トランジスタのパターンの他の一例を示す図である。この例では、素子領域７０の左側部分にコンタクトホール７３が配置されており、また、コンタクトホール７３は、電源であるメタル層７４に接続されている。従って、左側に位置する優角に関しては、誤差の影響を考慮する必要があるが、右側に位置する優角についてはその影響を無視することができる。
【００３９】
なお、トランジスタを特定する方法としては、後述するフローチャートでも詳述するように、先ず、ポリ層Ｐと拡散層Ｆとの論理積（Ｐ∩Ｆ）を演算し、得られた領域（Ｐ∩Ｆ）からトランジスタを特定するようにしてもよい。
【００４０】
次に、ＣＰＵ６０ａは、ソース側の配置されている優角の近傍にゲートポリシリコン層が存在するか否かを判定し、存在する場合にはゲートポリシリコン層との距離Ｘを検出する。
【００４１】
具体的には、図７に示すように、矩形７１によって囲繞された範囲にゲートポリシリコン７２が含まれている場合には、ＣＰＵ６０ａは、これと素子領域７０との距離Ｘを計算し、ＲＡＭ６０ｃに一旦格納する。
【００４２】
次に、ＣＰＵ６０ａは、ＨＤＤ６０ｄに格納されている距離Ｘと丸みによって生じる誤差ΔＷとの関係を示すテーブルから、先に取得した距離Ｘに対応する誤差ΔＷを取得する。
【００４３】
図８は、距離Ｘ（μｍ）とΔＷ（μｍ）との関係を示すグラフである。この図において、白丸は予測値の平均値（ｍｅａｎ）を示している。一方、黒丸は予測値の最大値（ｗｏｒｓｔ）を示している。この図に示すように、距離ＸとΔＷとの間には一定の関係が存在しているので、この関係に基づいてΔＷを求める。
【００４４】
次に、ＣＰＵ６０ａは、対象となる素子を、図９に示すように、チャネル幅がＷであるトランジスタ（基本トランジスタ）と、チャネル幅がΔＷであるトランジスタ（浮遊トランジスタ）とに分割し、これらのトランジスタが並列接続された場合の素子値を求める。
【００４５】
次に、ＣＰＵ６０ａは、物理データから特定した優角を有する素子に対応する素子値をネットリストから検索し、先に計算した素子値を付加する。
図１０〜図１２に具体例を示す。図１０の左側の図は、素子値を変更する前のトランジスタを示している。この例では、ゲート長Ｌが０．１１μｍであり、また、チャネル幅Ｗが１．０μｍであり、ノード番号Ｎ１８５，Ｎ１８４およびＶＳＳにそれぞれ接続されたトランジスタが素子値を変更する前の状態として示されている。図１１は、このようなトランジスタに対応するネットリストである。ここで、「Ｍ５０３」はトランジスタに付与されたシリアル番号であり、「ｖｓｓ」、「Ｎ１８４」、「Ｎ１８５」および「ｖｓｓ」は、ソース、ゲート、ドレインおよびウエルが接続されているノードをそれぞれ示している。また、「ｌ」および「ｗ」は、ゲート長およびチャネル幅をそれぞれ示している。「ａｄ」および「ａｓ」はドレイン面積とソース面積をそれぞれ示している。「ｐｄ」および「ｐｓ」はドレイン周囲長およびソース周囲長をそれぞれ示している。「ｎｒｄ」および「ｎｒｓ」はドレイン抵抗値およびソース抵抗値をそれぞれ示している。「ｒｄｃ」および「ｒｄｓ」はドレインコンタクト抵抗およびソースコンタクト抵抗をそれぞれ示している。
【００４６】
図１０の右側の回路では、丸まりによる誤差（０．０４μｍ）による浮遊トランジスタが並列に接続されている。図１２は、このようにして新たに付加された浮遊トランジスタを考慮したネットリストである。この例では、シリアル番号が「Ｍ５０４」であるトランジスタの素子に関するデータが新たに付加されている。なお、この例では、優角がトランジスタのソースへ影響を及ぼしていると仮定し、トランジスタのチャネル幅Ｗは０．０４μｍ増加するとしてその分のソース接合面積と（ａｓ）ソース周辺長（ｐｓ）を寄生素子ネットリスト（Ｍ５０４）に追加した。なお、丸まりの影響はドレイン部分へはおよばないものとしてａｄ＝ｐｄ＝０としている。
【００４７】
以上の処理により、誤差を考慮したネットリストを得る。ユーザは、このようにして得られたネットリストを利用して半導体装置全体の回路シミュレーション等を実行し、装置が正常に動作するか否かを判断することができる。その結果、誤差によって正常な動作が妨げられる場合には、当該部分を変更することにより、特性を目的の特性に改善することができる。
【００４８】
次に、以上の処理を実現するためのフローチャートについて説明する。図１３は、以上に説明した処理を実現するためのフローチャートの一例である。このフローチャートが開始されると、以下のステップが実行される。
【００４９】
ステップＳ１０：
ＣＰＵ６０ａは、ポリ（ゲートポリシリコン層）Ｐと拡散層Ｆとの論理積（Ｐ∩Ｆ）を演算する。
【００５０】
ステップＳ１１：
ＣＰＵ６０ａは、ステップＳ１０で求めた領域（Ｐ∩Ｆ）からトランジスタを特定する。
【００５１】
ステップＳ１２：
ＣＰＵ６０ａは、ステップＳ１１で特定したトランジスタのポリＰの幅を所定量だけ広くした矩形Ｌと、拡散層Ｆとの論理積（Ｆ∩Ｌ）を計算する。
【００５２】
ステップＳ１３：
ＣＰＵ６０ａは、ステップＳ１２で求めた領域（Ｆ∩Ｌ）が四角形であるか否かを判定し、四角形である場合にはステップＳ１７に進み、それ以外の場合にはステップＳ１４に進む。例えば、当該領域が図４に示すように６角形である場合には、優角を含むとしてステップＳ１４に進む。
【００５３】
ステップＳ１４：
ＣＰＵ６０ａは、領域（Ｆ∩Ｌ）からコンタクトと電源に接続されたメタルを検索する。
【００５４】
ステップＳ１５：
ＣＰＵ６０ａは、ステップＳ１４における検索の結果、該当する領域を発見した場合には、対象となる領域はソース領域であるのでステップＳ１６に進み、それ以外の場合にはステップＳ１７に進む。
【００５５】
ステップＳ１６：
ＣＰＵ６０ａは、ネットリストの該当するトランジスタ（Ｔｒ）に対して、浮遊トランジスタを付加する。
【００５６】
ステップＳ１７：
ＣＰＵ６０ａは、全ての領域（Ｐ∩Ｆ）に対する処理が完了したか否かを判定し、完了していない場合にはステップＳ１３に戻り、それ以外の場合には処理を終了する。
【００５７】
以上の処理により、優角を有するトランジスタを検出し、ネットリストの該当部分に対して浮遊トランジスタを付加することが可能になる。
なお、以上の処理では、トランジスタを例に挙げて説明を行ったが、本発明はその他の素子（抵抗、キャパシタ、インダクタ等）に対して適用することも可能である。
【００５８】
図１４は、本発明を抵抗に適用した場合の例を示す図である。この図の例では、拡散層８０によって構成される抵抗素子の縊れた部分の両端（優角を有する部分）が丸まっており、この部分に起因して素子の誤差が発生する。即ち、抵抗素子の抵抗値は、幅Ｗに反比例するため、優角を有する部分が丸まって幅がΔＷだけ増加することにより、抵抗値が減少する結果になる。従って、この減少分をもともとの抵抗に対して並列に付加した浮遊抵抗によって表すこととした。
【００５９】
このように、抵抗素子が優角を有する場合についても、本発明により抵抗値を較正することが可能になる。
これ以外にもキャパシタおよびインダクタに対しても同様の原理に基づいて素子値を較正することが可能である。例えば、キャパシタの場合には、電極の面積がΔＷだけ増加する場合には容量値が増加するので、増加分に応じて浮遊容量を付加するようにすればよい。
【００６０】
なお、以上の実施の形態では、ゲートポリシリコン７２と素子領域７０との距離Ｘに比例してΔＷを決定するようにしたが、例えば、図１５に示すように、Ｘの範囲を決めておきΔＷを決定するようにしてもよい。
【００６１】
この図の例では、Ｘ≧０．２５の場合にはΔＷを０．００とし、０．２５＞Ｘ＞０．１５の場合にはそのようなレイアウトを禁止し、Ｘ＝０．１５である場合にはΔＷを０．０４とし、Ｘ＜０．１５である場合にはそのようなレイアウトを禁止する設定となっている。
【００６２】
このような方法によれば、実験によって正確な値が得られている所定の範囲（この例では、Ｘ＝０．１５）にＸが収まるように設定することにより、より正確に誤差を計算することが可能になる。
【００６３】
更に、以上の実施の形態では、拡散領域が丸まった場合の誤差について説明したが、これ以外の部位、例えば、注入層、メタル層、コンタクト層、シリサイドブロック層およびゲートポリ層を対象として同様の処理を施すことも可能であることはいうまでもない。
【００６４】
図１６は、ゲートポリシリコン層が丸まった場合について説明する図である。この図に示すように、ゲートポリシリコン７２が丸まった場合には、例えば、ゲートポリシリコン７２が丸まった部分と、そうでない部分に分割し、それぞれの部分に対応するトランジスタを並列接続した回路とみなすことができる。
【００６５】
図１６に示す例では、ゲートポリシリコン７２が丸まっていない部分のゲート長をＬとし、丸まった部分のゲート長をＬ＋ΔＬとしている。また、丸まっていない部分を含むチャネル幅をＷ１、丸まっている部分を含むチャネル幅をＷ２としている。
【００６６】
このような場合には、図の右側に示すように、チャネル幅がＬであり、ゲート長がＷ１であるトランジスタと、チャネル幅がＬ＋ΔＬであり、ゲート長がＷ２であるトランジスタとが並列接続されているとみなして素子値を計算することができる。
【００６７】
更に、以上の実施の形態では、誤差を有する素子を補正する際に、基本素子に浮遊素子を並列接続するという形態を採用したが、これ以外にも種々の方法があることはいうまでもない。例えば、基本素子自体を誤差に応じて変更するようにしてもよい。
【００６８】
更に、以上の実施の形態では、物理データに基づいて検出した素子値の誤差をネットリストに反映するようにしたが、物理データを作成する際に並行してネットリストを作成して表示するようにし、この表示されたネットリストを参照して、物理データをリアルタイムに変更できるようにすることも可能である。そのような方法によれば、設計値により近い半導体装置を製造することが可能になる。
【００６９】
更に、以上の実施の形態では、Ｌ字構造を有する素子を例に挙げて説明を行ったが、例えば、Ｔ字構造を有する素子等についても本発明を適用可能であることはいうまでもない。要は、優角を有する構造であれば、本発明を適用することが可能である。
【００７０】
最後に、上記の処理機能は、コンピュータによって実現することができる。その場合、半導体装置設計装置が有すべき機能の処理内容を記述したプログラムが提供される。そのプログラムをコンピュータで実行することにより、上記処理機能がコンピュータ上で実現される。処理内容を記述したプログラムは、コンピュータで読み取り可能な記録媒体に記録しておくことができる。コンピュータで読み取り可能な記録媒体としては、磁気記録装置、光ディスク、光磁気記録媒体、半導体メモリなどがある。磁気記録装置には、ハードディスク装置（ＨＤＤ）、フレキシブルディスク（ＦＤ）、磁気テープなどがある。光ディスクには、ＤＶＤ（Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｋ）、ＤＶＤ−ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ　Ｄｉｓｋ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＣＤ−Ｒ（Ｒｅｃｏｒｄａｂｌｅ）／ＲＷ（ＲｅＷｒｉｔａｂｌｅ）などがある。光磁気記録媒体には、ＭＯ（Ｍａｇｎｅｔｏ−Ｏｐｔｉｃａｌ　ｄｉｓｋ）などがある。
【００７１】
プログラムを流通させる場合には、たとえば、そのプログラムが記録されたＤＶＤ、ＣＤ−ＲＯＭなどの可搬型記録媒体が販売される。また、プログラムをサーバコンピュータの記憶装置に格納しておき、ネットワークを介して、サーバコンピュータから他のコンピュータにそのプログラムを転送することもできる。
【００７２】
プログラムを実行するコンピュータは、たとえば、可搬型記録媒体に記録されたプログラムもしくはサーバコンピュータから転送されたプログラムを、自己の記憶装置に格納する。そして、コンピュータは、自己の記憶装置からプログラムを読み取り、プログラムに従った処理を実行する。なお、コンピュータは、可搬型記録媒体から直接プログラムを読み取り、そのプログラムに従った処理を実行することもできる。また、コンピュータは、サーバコンピュータからプログラムが転送される毎に、逐次、受け取ったプログラムに従った処理を実行することもできる。
【００７３】
（付記１）　半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出ステップと、
露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出ステップと、
前記誤差算出ステップによって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出ステップと、
を有することを特徴とする半導体装置設計方法。
【００７４】
（付記２）　前記素子値算出ステップの結果に基づいてネットリストに含まれている素子値を変更するネットリスト変更手段を更に有することを特徴とする付記１記載の半導体装置設計方法。
【００７５】
（付記３）　前記誤差算出ステップは、露光する際のビームの波長を参照して誤差を算出することを特徴とする付記１記載の半導体装置設計方法。
（付記４）　前記素子値算出ステップは、前記誤差に起因する素子値の変化を当該素子に並列に付加される新たな素子として算出することを特徴とする付記１記載の半導体装置設計方法。
【００７６】
（付記５）　前記素子は、抵抗、キャパシタまたはインダクタであり、前記素子値算出ステップは、前記誤差算出ステップによって算出された誤差を参照し、これらの素子に生じる誤差を算出することを特徴とする付記１記載の半導体装置設計方法。
【００７７】
（付記６）　前記素子は、トランジスタであり、前記素子値算出ステップは、前記誤差算出ステップによって算出された誤差を参照し、前記トランジスタに生じる誤差を算出することを特徴とする付記１記載の半導体装置設計方法。
【００７８】
（付記７）　前記素子値算出ステップは、前記トランジスタのソース側に形成されている優角にのみ注目して素子値を算出することを特徴とする付記６記載の半導体装置設計方法。
【００７９】
（付記８）　前記素子値算出ステップは、前記優角の近傍にコンタクトホールが存在し、かつ、電源配線に接続される場合には、当該優角はソース側に存在すると判断することを特徴とする付記７記載の半導体装置設計方法。
【００８０】
（付記９）　前記素子値算出ステップは、前記優角を有する部分と、ゲート領域とが所定の距離以上接近している場合にのみ、素子値を算出することを特徴とする付記６記載の半導体装置設計方法。
【００８１】
（付記１０）　前記優角を有する部分と、前記トランジスタのゲート領域との距離に基づいて前記誤差を算出することを特徴とする付記６記載の半導体装置設計方法。
【００８２】
（付記１１）　前記素子値算出ステップは、前記ゲート領域を中心とする矩形を描画し、当該矩形に囲繞される前記優角を有する素子パターンが５角形以上である場合には、素子値の変化を算出することを特徴とする付記６記載の半導体装置設計方法。
【００８３】
（付記１２）　半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出手段、
露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出手段、
前記誤差算出手段によって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出手段、
を有することを特徴とする半導体装置設計装置。
【００８４】
（付記１３）　半導体基板上に形成される素子パターンを示す物理データから優角を有する素子パターンを検出する検出ステップ、
露光の際に前記優角を有する部分に生ずる誤差を算出する誤差算出ステップ、前記誤差算出ステップによって算出された誤差に基づいて当該素子の素子値の変化を算出する素子値算出ステップ、
としてコンピュータを機能させるプログラム。
【００８５】
【発明の効果】
以上説明したように本発明では、優角を有する素子パターンを検出し、露光の際に優角を有する部分に生ずる誤差を算出し、その結果に基づいて素子値の変化を算出するようにしたので、設計に基づいて忠実に半導体装置を製造することが可能になる。
【００８６】
また、本発明によれば、優角を有する素子パターンを検出し、露光の際に優角を有する部分に生ずる誤差を算出し、その結果に基づいて素子値を変更するようにしたので、精度および信頼性が高い半導体装置を製造することが可能になる。
【００８７】
また、本発明によれば、優角を有する素子パターンを検出し、露光の際に優角を有する部分に生ずる誤差を算出し、その結果に基づいて素子値を変更する処理をコンピュータに機能させるようにしたので、優角を有する部分が丸まることによって発生する誤差を迅速に求めることが可能になる。
【図面の簡単な説明】
【図１】本発明の動作原理を説明する原理図である。
【図２】本発明の実施の形態の構成例を示す図である。
【図３】物理データの一例を示す図である。
【図４】物理データから優角を有する素子パターンを検出する処理の様子を説明するための図である。
【図５】トランジスタのパターンの一例を示す図である。
【図６】トランジスタのパターンの他の一例を示す図である。
【図７】ゲートポリシリコンと優角を有する部分との距離を求める際の処理について説明するための図である。
【図８】ゲートポリシリコンと優角を有する部分との距離Ｘと、優角を有する部分が丸まることにより発生する誤差ΔＷとの関係を示すグラフである。
【図９】誤差ΔＷを新たな素子とみなして計算する場合のついて説明するための図である。
【図１０】誤差ΔＷの具体的な計算例を示す図である。
【図１１】誤差ΔＷが付加される前のネットリストの一例を示す図である。
【図１２】誤差ΔＷが付加された後のネットリストの一例を示す図である。
【図１３】図２に示す実施の形態において実行される処理の流れを説明するためのフローチャートである。
【図１４】抵抗の誤差に関する処理について説明するための図である。
【図１５】誤差の他の計算方法を示す図である。
【図１６】ゲートポリシリコンが丸まることにより発生する誤差について説明するための図である。
【図１７】優角を有する素子パターンが丸まることにより発生する誤差について説明するための図である。
【図１８】優角を有するパターン部分からゲートポリシリコンまでの距離Ｘを大きく設定することにより誤差の発生を回避する従来の方法を示す図である。
【図１９】レチクルの優角を有する部分に切り欠きを形成することにより誤差の発生を回避する従来の方法を説明する図である。
【符号の説明】
５０　物理データＤＢ
５１　検出手段
５２　誤差算出手段
５３　素子値算出手段
５４　ネットリスト変更手段
５５　ネットリストＤＢ
６０　半導体装置設計装置
６０ａ　ＣＰＵ
６０ｂ　ＲＯＭ
６０ｃ　ＲＡＭ
６０ｄ　ＨＤＤ
６０ｅ　ＧＣ
６０ｆ　Ｉ／Ｆ
６０ｇ　バス
６１　表示装置
６２　入力装置
７０　素子領域
７１　矩形
７２　ゲートポリシリコン
７３　コンタクトホール
７４　メタル層
８０　拡散層
８１　コンタクト
【図１】
2004030382.tif 000003
【図２】
2004030382.tif 000004
【図３】
2004030382.tif 000005
【図４】
2004030382.tif 000006
【図５】
2004030382.tif 000007
【図６】
2004030382.tif 000008
【図７】
2004030382.tif 000009
【図８】
2004030382.tif 000010
【図９】
2004030382.tif 000011
【図１０】
2004030382.tif 000012
【図１１】
2004030382.tif 000013
【図１２】
2004030382.tif 000014
【図１３】
2004030382.tif 000015
【図１４】
2004030382.tif 000016
【図１５】
2004030382.tif 000017
【図１６】
2004030382.tif 000018
【図１７】
2004030382.tif 000019
【図１８】
2004030382.tif 000020
【図１９】
2004030382.tif 000021