(57)【要約】【課題】チップ面積の縮小と高速動作とを同時に実現する大容量のバースト転送メモリを提供する。【解決手段】マトリックス状に配列されたセルアレイを有する第１のメモリと、マトリックス状に配列されたセルアレイを有し、かつ第１のメモリより高速にランダムアクセス動作する第２のメモリと、第１、第２のメモリを１つのバースト転送メモリとして制御するインターフェース回路とを備え、インターフェース回路は、第１、第２のメモリのアドレスを連続するアドレスとして割り当て、第１、第２のメモリの最初のランダムアクセスを互いに近接した時点で開始し、第１のメモリのワード線が活性化されるまでの間、第２のメモリにアクセスし、第１のメモリのワード線が活性化された後、連続して第１のメモリにページアクセスするバースト転送メモリを提供する。【選択図】　　図１
2004030839.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配列されたセルアレイを有する第１のメモリと、
マトリックス状に配列されたセルアレイを有し、かつ前記第１のメモリより高速にランダムアクセス動作する第２のメモリと、
前記第１、第２のメモリを１つのバースト転送メモリとして制御するインターフェース回路とを備え、
前記インターフェース回路は、前記第１、第２のメモリのアドレスを連続するアドレスとして割り当て、前記第１、第２のメモリの最初のランダムアクセスを互いに近接した時点で開始し、前記第１のメモリのワード線が活性化されるまでの間、前記第２のメモリにアクセスし、前記第１のメモリのワード線が活性化された後、連続して前記第１のメモリにページアクセスすることを特徴とするバースト転送メモリ。
【請求項２】
マトリックス状に配列された第１のセルアレイを有する第１のメモリと、
マトリックス状に配列され、かつ前記第１のメモリより高速にランダムアクセス動作する第２のセルアレイを有する第２のメモリと、
前記第１、第２のメモリの各カラムに配置された書き込み・読み出しデータ配線と、
前記第１、第２のメモリを１つのバースト転送メモリとして制御するインターフェース回路とを備え、
前記第２のセルアレイは、前記第１のセルアレイのビット線方向に前記第１のセルアレイと隣接するように配置され、前記インターフェース回路は、前記第１、第２のメモリのアドレスを連続するアドレスとして割り当て、前記第１、第２のメモリの最初のランダムアクセスを互いに近接した時点で開始し、前記第１のメモリのワード線が活性化されるまでの間、前記第２のメモリにアクセスし、前記第１のメモリのワード線が活性化された後、連続して前記第１のメモリにページアクセスすることを特徴とするバースト転送メモリ。
【請求項３】
前記書き込み・読み出しデータ配線は、前記第１、第２のメモリの各カラムに同一配線で共通に接続されることを特徴とする請求項２記載のバースト転送メモリ。
【請求項４】
前記第１のセルアレイのワード線方向の列数は前記第２のセルアレイのワード線方向の列数に等しく、前記第１のセルアレイのワード線方向の幅は前記第２のセルアレイのワード線方向の幅より大きくされ、前記第１、第２のセルアレイの間には一定の間隙部が設けられ、前記書き込み・読み出しデータ配線は、前記第１、第２のメモリの各カラムに同一配線で共通に接続され、かつ前記書き込み・読み出しデータ配線には、前記間隙部においてクランク形に曲げられたものが含まれることを特徴とする請求項２記載のバースト転送メモリ。
【請求項５】
前記第１のセルアレイは、ビット線方向に平行な一方の辺に沿って形成された第１の周辺回路部を備え、前記第２のセルアレイは、ビット線方向に平行な他方の辺に沿って形成された第２の周辺回路部を備え、前記第１のセルアレイのワード線方向の列数は、前記第２のセルアレイのワード線方向の列数と等しく、前記第１、第２のセルアレイの間には一定の間隙部が設けられ、前記書き込み・読み出しデータ配線は、前記第１、第２のメモリの各カラムに同一配線で共通に接続され、かつ前記間隙部においてクランク形に曲げられることを特徴とする請求項２記載のバースト転送メモリ。
【請求項６】
前記第１のセルアレイのワード線方向の列数は、前記第２のセルアレイワード線方向の列数より大きく、前記第１のセルアレイのワード線方向の幅は、前記第２のセルアレイのワード線方向の幅より大きく、かつ前記第１のセルアレイの書き込み・読み出しデータ配線には、前記第１、第２のメモリの各カラムに同一配線で共通に接続された前記第１、第２のセルアレイの書き込み・読み出しデータ配線の他に、前記第１のメモリのカラムのみに接続された書き込み・読み出しデータ配線が含まれることを特徴とする請求項２記載のバースト転送メモリ。
【請求項７】
前記第１、第２のセルアレイは、同種のメモリセルからなることを特徴とする請求項２記載のバースト転送メモリ。
【請求項８】
前記インターフェース回路は、カラムバーストアドレスカウンタ及びロウアクセス制御回路を具備することを特徴とする請求項２記載のバースト転送メモリ。
【請求項９】
前記バースト転送メモリは、前記第１、第２のセルアレイに配置された第１のセンスアンプと、前記バースト転送メモリの周辺回路部に配置された第２のセンスアンプとを備え、
前記第１のセルアレイの各カラムに配置された書き込み・読み出しデータ配線は、前記第１のセルアレイに配置された前記第１のセンスアンプと前記第２のセンスアンプとを互いに接続し、前記第２のセルアレイの各カラムに配置された書き込み・読み出しデータ配線は、前記第２のセルアレイに配置された前記第１のセンスアンプと前記第２のセンスアンプとを互いに接続することを特徴とする請求項２記載のバースト転送メモリ。
【請求項１０】
マトリックス状に配列された第１のセルアレイを有する第１のメモリと、
マトリックス状に配列され、かつ前記第１のメモリより高速にランダムアクセス動作する第２のセルアレイを有する第２のメモリと、
前記第１のメモリの各カラムに接続された第１の書き込み・読み出しデータ配線と、
前記第２のメモリの各カラムに接続された第２の書き込み・読み出しデータ配線と、
前記第１の書き込み・読み出しデータ配線に接続された前記第１のメモリのＩ／Ｏ回路と、
前記第２の書き込み・読み出しデータ配線に接続された前記第２のメモリのＩ／Ｏ回路と、
前記第１、第２のメモリを１つのバースト転送メモリとして制御するインターフェース回路とを備え、
前記第２のメモリは、前記第１のメモリのワード線方向に前記第１のメモリと隣接するように配置され、
前記インターフェース回路は、前記第１、第２のメモリのアドレスを連続するアドレスとして割り当て、前記第１、第２のメモリの最初のランダムアクセスを互いに近接した時点で開始し、前記第１のメモリのワード線が活性化されるまでの間、前記第２のメモリにアクセスし、前記第１のメモリのワード線が活性化された後、連続して前記第１のメモリにページアクセスすることを特徴とするバースト転送メモリ。
【請求項１１】
前記バースト転送メモリにおいて、前記第１のメモリのワード線が活性化されるまでの間、前記第２のメモリにアクセスする回数は、前記第１、第２のメモリのアクセス速度の大きさに依存して変化することを特徴とする請求項１、２及び１０のいずれか１つに記載のバースト転送メモリ。
【請求項１２】
前記第１、第２のセルアレイは、異種のメモリセルからなることを特徴とする請求項１０記載のバースト転送メモリ。
【請求項１３】
前記第２のセルアレイにおけるビット線方向の行数は、前記第１のセルアレイにおけるビット線方向の行数よりも少ないことを特徴とする請求項１、２、９及び１０のいずれか１つに記載のバースト転送メモリ。
【請求項１４】
前記第２のセルアレイにおけるワード線方向の列数は、前記第１のセルアレイにおけるワード線方向の列数よりも少ないことを特徴とする請求項１、２、９及び１０のいずれか１つに記載のバースト転送メモリ。
【請求項１５】
前記第２のセルアレイにおけるビット線方向の行数は、前記第１のセルアレイにおけるビット線方向の行数よりも少なく、かつ前記第２のセルアレイにおけるワード線方向の列数は、前記第１のセルアレイにおけるワード線方向の列数よりも少ないことを特徴とする請求項１、２、９及び１０のいずれか１つに記載のバースト転送メモリ。
【請求項１６】
前記第２のセルアレイはビット線方向に沿って分割された複数のサブアレイからなることを特徴とする請求項２、９のいずれか１つに記載のバースト転送メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に係り、特にバースト転送メモリに適用されるものである。
【０００２】
【従来の技術】
従来、半導体記憶装置（以下メモリと呼ぶ）の高速化に伴い、メモリのチップサイズが増加する傾向があった。例えば、記憶容量が大きくチップサイズの小さいメモリを実現するためには、可能な範囲でセルアレイの行列数を大きくすることが望ましいが、一方、高速なメモリを実現するためには、セルアレイの行列数を必要条件に合わせて小さくし、ビット線とワード線の負荷を軽減するすることにより高速化を図るので、メモリ全体としてチップサイズが増加する傾向があった。
【０００３】
次に、図７、図８を用いて、この問題をさらに具体的に説明する。図７（ａ）に示すメモリ１０１は、例えば１００行×１００列のセルアレイ１０３と、周辺回路１０４と、ワード線ＷＬと、ビット線ＢＬから構成される。また図７（ｂ）に示すメモリ１０２は、ロウ方向およびカラム方向にそれぞれ１０個ずつ配置された、例えば１０行×１０列のセルアレイ（以下サブアレイと呼ぶ）１０５と、周辺回路１０６と、ワード線ＷＬと、ビット線ＢＬから構成される。
【０００４】
図７（ａ）に示すメモリ１０１を高速化するためには、図７（ｂ）に示すように、セルアレイ１０３を多数のサブアレイ１０５に分割し、ワード線ＷＬの負荷を軽減すれば良い。しかし、セルアレイを多数のサブアレイに分割すれば、図７（ｂ）に示す周辺回路１０６の占有面積の和は、図７（ａ）に示す周辺回路１０４の占有面積に比べて大幅に増加し、同一メモリ容量に対して、メモリ１０２のチップ面積がメモリ１０１のチップ面積に比べて大きく上回ることになる。
【０００５】
一方、セルアレイマトリックスの大きいメモリの高速化を図るものとして、ロウアドレスでワード線を選択し、カラムアドレスを連続的にアクセスすることにより選択されたワード線につながるメモリデータを高速に入出力するページアクセスメモリが知られている。このようにして、ランダムアクセス動作に比べてメモリデータのアクセスに要する時間を大幅に短縮することができる。しかし、セルアレイマトリックスの大きいメモリでは、ページの先頭アドレスをアクセスする際、ワード線の活性化に長時間を要するという問題があった。
【０００６】
このように、従来、メモリのアクセス速度とセルアレイ面積との間にはトレードオフの関係があり、大容量メモリの小面積化と高速化を同時に実現することが困難であった。
【０００７】
すなわち、記憶容量が大きいことを優先するメモリでは、図７（ａ）の１０１に示すように、セルアレイの行列数を多くして可能な範囲でメモリ全体を小面積に抑えることが可能であるが、図７（ｂ）の１０２に示すように、セルアレイの行列数を少なくしてビット線とワード線の負荷を減らすことにより高速化を図ろうとすれば、同一記憶容量に対してメモリ全体の面積が増大する。
【０００８】
また、ページアクセスメモリでは、図８（ａ）の１０１に示すように、最初（先頭アドレス）のランダムアクセスよりもページアクセスが高速であることを優先する場合には、セルアレイマトリックスを大として、チップ面積をできるだけ小さく抑えることが可能であるが、図８（ｂ）の１０２に示すように、ページアクセスのみならず、最初のランダムアクセスも高速化したい場合には、ランダムアクセスの高速化を実現するため、セルアレイを小さいセルアレイマトリックスに分割するので、チップ面積が増大するという問題があった。
【０００９】
【発明が解決しようとする課題】
上記したように、従来の大容量メモリは、メモリのアクセス速度とセルアレイの面積との間にトレードオフの関係があり、大容量メモリのチップ面積の縮小と高速動作とを同時に達成することが困難であった。本発明の各実施形態は、上記の問題を解決すべくなされたもので、チップ面積の縮小と高速動作とを同時に実現する大容量メモリを提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の各実施形態に係るメモリは、大容量の低速ランダムアクセスメモリの高速ページアクセス動作と小容量の高速ランダムアクセス専用メモリとを組み合わせることにより、実質的に高速・大容量メモリとして使用することができるバースト転送メモリを提供しようとするものである。
【００１１】
具体的には、本発明のバースト転送メモリは、マトリックス状に配列されたセルアレイを有する第１のメモリと、マトリックス状に配列されたセルアレイを有し、かつ第１のメモリより高速にランダムアクセス動作する第２のメモリと、第１、第２のメモリを１つのバースト転送メモリとして制御するインターフェース回路とを備え、インターフェース回路は、第１、第２のメモリのアドレスを連続するアドレスとして割り当て、第１、第２のメモリの最初のランダムアクセスを互いに近接した時点で開始し、第１のメモリのワード線が活性化されるまでの間、第２のメモリにアクセスし、第１のメモリのワード線が活性化された後、連続して第１のメモリにページアクセスすることを特徴とする。
【００１２】
【発明の実施の形態】
次に、図を用いて本発明の実施形態に係るバースト転送メモリの構成と動作について説明する。
【００１３】
＜第１の実施形態＞
図１を用いて、第１の実施形態に係るバースト転送メモリの構成について説明する。図１に示すバースト転送メモリは、大容量の低速ランダムアクセスメモリ１と、小容量の高速ランダムアクセス専用メモリ２と、カラムバーストアドレス制御を行うバースト転送インターフェース３から構成される。以下、大容量の低速ランダムアクセスメモリ１をメモリＭａ、小容量の高速ランダムアクセス専用メモリ２をメモリＭｂと呼ぶ。
【００１４】
本発明のバースト転送メモリにおいて、メモリＭａを高速ページアクセス動作させることで、メモリＭａの書き込み・読み出しが行われる。先に述べたように、メモリＭａではセルアレイのマトリックスが大きいので、先頭アドレスで指定されたワード線の立ち上がりに長時間を要するが、その後は高速ページアクセス動作を用いて高速な書き込み・読み出しを行うことができる。一方、メモリＭｂは、セルアレイのマトリックスが小さいのでワード線の立ち上がりが速く、高速ランダムアクセス専用メモリとして書き込み・読み出し動作が行われる。
【００１５】
したがって、マトリックスサイズの大きいメモリＭａのワード線のハイレベルが確定するまで、高速ランダムアクセス専用メモリＭｂを用いて先頭アドレスのランダムアクセスを行い、マトリックスサイズの大きいメモリＭａのワード線のハイレベルが確定した後、引き続きメモリＭａを用いて高速ページアクセス動作を行えば、大容量で高速なバースト転送メモリを実現することができる。
【００１６】
このように、小容量の高速ランダムアクセス専用メモリＭｂと、大容量の高速ページアクセス動作するメモリＭａとを、カラムバーストアドレスを制御するバースト転送インターフェース３を用いて結合すれば、全体として面積増加が抑制され、高速動作する大容量のバースト転送メモリを実現することができる。
【００１７】
すなわち、小容量の高速ランダムアクセス専用メモリＭｂと、大容量の高速ページアクセス動作するメモリＭａと、カラムバーストアドレスを制御するバースト転送インターフェース３とを用いてバースト転送メモリを構成し、先頭アドレスのランダムアクセスは、小容量の高速ランダムアクセス専用メモリＭｂにアクセスし、ほぼ同時にページ動作用のメモリＭａのロウアドレスの活性化を開始し、メモリＭｂによる先頭アドレスのランダムアクセスが高速に行われている間にメモリＭａのロウアドレスの活性化が完了し、引き続きメモリＭａの高速ページアクセスを開始する。
【００１８】
メモリ１及びメモリ２のアドレスを連続するアドレスとして割り当て（連続するアドレス空間に割り当て）アクセスする順序は、バースト転送インターフェース３が管理し制御することができる。このように、ロウの活性化及びランダムアクセスが遅くセルアレイの大きい面積増加が抑制された大容量の高速ページアクセス動作するメモリＭａと、セルアレイの小さい小面積の高速ランダムアクセス専用メモリＭｂとを組み合わせれば、面積効率の優れた高速バースト転送メモリを構築することが可能になる。
【００１９】
図１に示すバースト転送メモリにおいて、メモリＭｂとメモリＭａのワード線方向の幅が互いに等しいので、メモリＭｂはメモリＭａに比べて特にワード線の立ち上がりが高速となるように設計する必要がある。
【００２０】
なお、図１に示すバースト転送メモリにおいて、ランダムアクセス専用メモリＭｂのアクセス速度がメモリＭａのワード線の立ち上がり速度に比べて十分高速になるように設計すれば、メモリＭｂとメモリＭａのワード線方向の幅を特に問題にする必要はない。
【００２１】
大容量のページアクセス動作するメモリＭａがＡ行×Ｂ列のセルアレイからなる時、小容量のランダムアクセス専用メモリのセルアレイ構成は、Ｃ行×Ｄ列（Ａ＞Ｃ，Ｂ＞Ｄ）とするほか、Ａ行×Ｄ列又はＣ行×Ｂ列とすることができる。以下の各実施形態において、メモリＭａ及びメモリＭｂのセルアレイは、上記のように構成される。
【００２２】
また、図１に示すバースト転送メモリにおいて、小容量の高速ランダムアクセス専用メモリＭｂのアクセス速度が大容量の高速ページアクセスメモリＭａのワード線の立ち上がり速度に比べて十分高速になるようにすれば、メモリＭｂはメモリＭａと異種のメモリであっても良い。さらに、メモリＭａ、メモリＭｂ及びバースト転送インターフェースの相互の配置についても、図１に示す配置の他、種々に変形して実施することが可能である。なお、メモリＭｂのセルアレイをサブアレイに分割して実質的にメモリＭｂのワード線を短縮し、メモリＭｂのランダムアクセスの高速化を図るようにしても良い。
【００２３】
＜第２の実施形態＞
次に、図２を用いて第２の実施形態について説明する。第２の実施形態では、本発明のバースト転送メモリの動作について、タイミング波形図を用いて具体的に説明する。
【００２４】
図２（ａ）は、小容量のランダムアクセス専用メモリＭｂ（図１参照）の読み出し動作を示すタイミング波形図である。図２（ａ）において、ＷＬｂ、ＢＬｂは、それぞれランダムアクセス専用メモリＭｂの読み出し動作におけるワード線、及び１対のビット線の電圧波形を示す。各読み出しサイクルにおいて、ロウアドレスで選択されたワード線ＷＬｂがハイレベルになれば、メモリセルトランジスタが導通してセルキャパシタの電荷がイコライズされたビット線ＢＬｂ上に読み出され、各カラムに接続されたセンスアンプでラッチされ、ビット線及び相補ビット線の電圧をハイレベル及びロウレベルにする。
【００２５】
第１読み出しサイクルにおいて、ハイレベル及びロウレベルとして各カラムに読み出されたメモリデータは、カラム選択信号▲１▼により、書き込み・読み出しデータ配線（以下ＤＱ線と呼ぶ）を介して入出力部（以下Ｉ／Ｏと呼ぶ）に転送される。第１読み出しサイクルが終了するとワード線ＷＬｂはロウレベルに復帰し、ビット線及び相補ビット線はイコライズされて引き続き第２読み出しサイクルに移行し、カラム選択信号▲２▼によりＤＱ線を介してメモリデータがＩ／Ｏに転送される。
【００２６】
このようにして、ランダムアクセス専用メモリＭｂのセルアレイからロウアドレスとカラムアドレスによりランダムに読み出されたメモリデータが、ＤＱ線を介してＩ／Ｏに転送される。
【００２７】
図２（ｂ）は、大容量の高速ページアクセス動作するメモリＭａ（図１参照）の読み出し動作を示すタイミング波形図である。図２（ｂ）において、ＷＬａ、ＢＬａは、それぞれメモリＭａの読み出し動作におけるワード線、及び１対のビット線の電圧波形を示す。ワード線ＷＬａがハイレベルになれば、メモリセルトランジスタが導通し、セルキャパシタの電荷がイコライズされたビット線ＢＬｂに読み出され、この読み出し電圧がセンスアンプでラッチされ、ビット線及び相補ビット線の電圧をハイレベル及びロウレベルにする。
【００２８】
大容量の高速ページアクセス動作するメモリＭａの読み出し動作では、通常、ワード線ＷＬａの立ち上がり時間は、小容量のランダムアクセス専用メモリＭｂにおけるワード線ＷＬｂの立ち上がり時間に比べて長い。メモリＭａのワード線ＷＬａがハイレベルに達した後、各カラムに配置されたセンスアンプを活性化し、メモリデータに応じて各ビット線及び相補ビット線の電圧をハイレベル又はロウレベルにする。このように、選択されたワード線ＷＬａに接続された全てのメモリセルのデータが各カラム上に読み出された状態で、これらのメモリセルのデータがカラム選択信号▲４▼、▲５▼等によりＤＱ線を介して連続してＩ／Ｏにバースト転送される。
【００２９】
したがって、本発明のバースト転送メモリでは、メモリＭａのワード線ＷＬａがハイレベルに達した後は、カラム選択信号▲１▼、▲２▼、▲３▼によるランダムアクセス専用メモリＭｂの読み出し動作に引き続き、カラム選択信号▲４▼、▲５▼、…、によるページアクセス動作するメモリＭａの高速読み出し動作を継続することが可能になる。
【００３０】
ここで、図２（ｂ）に示すメモリＭａのワード線ＷＬａの立ち上がり速度と、図２（ａ）に示すランダムアクセス専用メモリＭｂのアクセス速度との大小関係に依存して、ランダムアクセス専用メモリＭｂのアクセス回数（図２（ａ）の▲１▼、▲２▼、▲３▼、…）が変化することは言うまでもない。
【００３１】
例えば、図２（ｄ）に示すように、メモリＭａのワード線ＷＬａの立ち上がり速度が大きい場合には、図２（ｃ）のカラム選択信号▲１▼　によるランダムアクセス専用メモリＭｂの読み出しに引き続き、図２（ｄ）のカラム選択信号▲２▼、▲３▼、▲４▼、▲５▼、…、によるメモリＭａの高速ページアクセス読み出しを継続することになる。
【００３２】
従来、大容量メモリの高速ページアクセス動作において、ワード線の活性化（立ち上がり）に長時間を要することが問題になっていたが、このように、ワード線の活性化に要する時間内において、小容量の高速ランダムアクセス専用メモリの読み出し動作と、大容量の高速ページアクセスメモリの読み出し動作とを組み合わせることにより、高速・大容量で面積効率の高いバースト転送メモリを提供することができる。
【００３３】
図２に示すように、メモリＭｂの高速ランダムアクセス動作とメモリＭａの高速ページアクセス動作とは、互いに近接した時刻でほぼ同時に開始され、ＤＱ線を介して引き続き切れ目なく、メモリデータをＩ／Ｏから読み出すことができる。書き込み動作等も同様に実行することができるので説明を省略する。
【００３４】
すなわち、本発明のバースト転送メモリにおいて、高速ランダムアクセス専用メモリＭｂによる先頭アドレスのアクセスが行われている間に高速ページアクセス動作するメモリＭａのロウアドレスの活性化を完了し、引き続きメモリＭａの高速ページアクセスが開始される。高速ランダムアクセス専用メモリＭａ及び高速ページアクセス動作するメモリＭｂのアドレス割り当てとアクセス順序はバースト転送インターフェース３（図１参照）が管理し制御することができる。
【００３５】
このように、チップ面積の増加が抑制される一方、ワード線の活性化が遅い大容量メモリＭａと、ワード線の活性化が速くランダムアクセスを高速に行うことができる小容量メモリＭｂとを組み合わせて、大容量メモリＭａと小容量メモリＭｂの各セルアレイのデータを連続的なアドレス空間に割り当てることにより、ユーザからは単一の高速メモリとして使用可能な面積効率の優れた高速バースト転送メモリを構築することができる。
【００３６】
なお、メモリＭｂのマトリックス構成（行列数）やセルアレイの分割方法、メモリＭａとメモリＭｂとの種類の相違等は、本発明の高速バースト転送メモリの構築に際し何等障害になるものではない。
【００３７】
＜第３の実施形態＞
次に、図３、図４を用いて第３の実施形態について説明する。第３の実施形態では、本発明のバースト転送メモリのパターンレイアウト、特に大容量のページアクセス動作するメモリ、及び小容量の高速ランダムアクセス専用メモリに書き込み・読み出しデータを入出力するＤＱ線の配置について説明する。
【００３８】
図３は、第３の実施形態に係るバースト転送メモリの構成を示す図である。図３に示すバースト転送メモリは、大容量の低速ランダムアクセスメモリ１（高速ページアクセス動作するメモリＭａ）と、小容量の高速ランダムアクセスメモリ２（高速ランダムアクセス専用メモリＭｂ）と、カラムバーストアドレスカウンタ及びロウアクセス制御部４と、共通ＤＱ線５から構成される。なお、メモリＭａは立ち上がりの遅いワード線ＷＬ０〜ＷＬ５１２を備え、メモリＭｂは立ち上がりの早いワード線ＷＬ０等を備えている。
【００３９】
本実施形態のバースト転送メモリの動作は、第１、第２の実施形態で説明したバースト転送メモリの動作と同様に、先頭アドレスのランダムアクセスは小容量の高速ランダムアクセス専用メモリＭｂにアクセスし、ほぼ同時に大容量の高速ページアクセス動作するメモリＭａのロウアドレスの活性化を開始し、高速ランダムアクセス専用メモリＭｂによる先頭アドレスのアクセスが高速に行われている間に高速ページアクセス動作するメモリＭａのロウアドレスの活性化が完了し、引き続きメモリＭａの高速ページアクセスを開始する。メモリＭａ及びメモリＭｂのアドレス割り付けとアクセス順序は、カラムバーストアドレスカウンタ及びロウアクセス制御部４が管理し制御する。
【００４０】
ここで、本実施形態のバースト転送メモリの構成上の特徴は、メモリＭａのワード線方向の幅と、メモリＭｂのワード線方向の幅とが等しくなるように設定され、かつメモリＭａとメモリＭｂとが、対応する各カラムの位置を揃えてカラム方向に隣接配置されていることである。また、このように各カラムの位置を揃えて隣接配置されたメモリＭａ及びメモリＭｂのカラム上に、それぞれメモリＭａ及びメモリＭｂの共通ＤＱ線５が配置されている。
【００４１】
なお、図３に示すバースト転送メモリにおいて、メモリＭａのセルアレイ領域と、メモリＭｂのセルアレイ領域との間に一定の間隙部が設けられているが、この間隙部は必ずしも必須のものではなく、両者を一続きのセルアレイとすることができる。また、メモリＭｂのセルアレイ領域は、図３に示すように、カラム方向に沿って分割されていても良い。
【００４２】
次に、読み出し動作を例として、共通ＤＱ線５におけるメモリデータの転送方法について説明する。小容量の高速ランダムアクセス専用メモリＭｂにアクセスし、先頭アドレスのメモリデータがメモリＭｂから読み出され、対応する複数の共通ＤＱ線を介してＩ／Ｏ（図示せず）に出力する。これと並行して大容量の高速ページアクセス動作するメモリＭａのロウアドレス（ワード線）の活性化を開始し、ワード線活性化が完了した後引き続きメモリＭａの高速ページアクセスを開始する。
【００４３】
メモリＭａから読み出されたメモリデータと、メモリＭａから読み出されたメモリデータは、共通ＤＱ線５を介してＩ／Ｏに読み出される。書き込み動作についても、これと逆方向の動作が同様に行われるため説明を省略する。
【００４４】
図３に示すように、カラム方向に隣接配置されたメモリＭａ及びメモリＭｂの各カラム上に、それぞれメモリＭａ及びメモリＭｂの共通ＤＱ線５を配置することにより、図１に示すワード線方向への隣接配置に比べてＤＱ線の数を１／２に削減することができる。このため、配線工程が簡略化されると同時にチップサイズを縮小することが可能になる。
【００４５】
次に、図４を用いて、第３の実施形態の変形例について説明する。本変形例では、小容量の高速ランダムアクセス専用メモリＭａと大容量の高速ページアクセス動作するメモリＭｂの種々のマトリックス形状に対応する共通ＤＱ線５の配置方法について説明する。
【００４６】
図４（ａ）に示すバースト転送メモリは、メモリＭｂのワード線方向の幅がメモリＭａのワード線方向の幅よりも小さいが、カラム数は互いに等しい場合に相当する。このとき、メモリＭａとメモリＭｂとの間に間隙部を設け、対応するカラムのＤＱ線５をクランク形に曲げて配線する。このとき、中央部では対応するカラムの位置ずれがないのでＤＱ線を直線状に配置することができる。
【００４７】
図４（ｂ）に示すバースト転送メモリは、メモリＭａとメモリＭｂのワード線方向の幅は等しいが、メモリＭａのセルアレイのビット線方向に平行な一方の辺に沿って形成されたメモリＭａの周辺回路６と、メモリＭｂのセルアレイのビット線方向に平行な他方の辺に沿って形成されたメモリＭｂの周辺回路７とが、互いにワード線方向の反対側に位置する場合が示されている。このとき、メモリＭａとメモリＭｂとの間に間隙部を設け、対応するカラムのＤＱ線５をクランク形に折り曲げて配置する。
【００４８】
図４（ｃ）及び図４（ｄ）に示すに示すバースト転送メモリは、メモリＭｂのワード線方向の幅がメモリＭａのワード線方向の幅よりも小さく、かつカラム数も互いに異なる場合に相当する。このとき、共通ＤＱ線５の他にメモリＭａの専用ＤＱ線５′を用いれば良い。
【００４９】
＜第４の実施形態＞
次に、図５を用いて第４の実施形態に係るバースト転送メモリについて説明する。第４の実施形態では、小容量の高速ランダムアクセス専用メモリＭａ及び大容量の高速ページアクセス動作するメモリＭｂがそれぞれＩ／Ｏを備え、Ｉ／Ｏから出力されるメモリデータがバーストメモリ制御部で制御される。
【００５０】
図５に示すバースト転送メモリは、ＤＱ線５ａ及びＩ／Ｏ　８を備える大容量のページアクセス動作するメモリＭａと、ＤＱ線５ｂ及びＩ／Ｏ　９を備える小容量の高速ランダムアクセス専用メモリＭｂとがワード線方向に隣接配置され、バーストメモリ制御部１０を用いてメモリＭａ及びメモリＭｂのアドレス割り付けとアクセス順序が制御される。
【００５１】
図５に示すバースト転送メモリは、メモリＭａ及びメモリＭｂにメモリデータを転送するＤＱ線５ａ、５ｂと、メモリデータの入出力部Ｉ／Ｏ　８及び９をそれぞれ備えているので、メモリＭａ及びメモリＭｂを互いに異なる独立性の高いメモリとすることが可能である。両者を組み合わせて高速バースト転送メモリを構成する機能は、Ｉ／Ｏ　８及び９の外部におけるバースト転送メモリ制御部１０の処理機能を用いて行われる。
【００５２】
図５におけるバースト転送メモリでは、大容量のページアクセス動作するメモリＭａと高速ランダムアクセス専用メモリＭｂのワード線方向の幅が互いに等しい場合が示されているが、必ずしもメモリＭａとメモリＭｂのワード線方向の幅を等しくする必要はない。図５に示すバースト転送メモリは、メモリＭａ及びメモリＭｂの独立性が高いので、両者の組み合わせの自由度は図１に示す第１の実施形態に係るバースト転送メモリより大きい。
【００５３】
＜第５の実施形態＞
次に、図６を用いて第５の実施形態に係るバースト転送メモリについて説明する。第５の実施形態では、例えば大容量の高速ページアクセス動作するメモリＭａの２個所のセンスアンプ形成領域と、小容量の高速ランダムアクセス専用メモリＭｂの１箇所のセンスアンプ形成領域にそれぞれ配置された第１のセンスアンプＳＡ１の他に、さらにバースト転送メモリの周辺回路部１１におけるセンスアンプ形成領域に配置されたバースト転送メモリ全体の第２のセンスアンプＳＡ２を有するバースト転送メモリについて説明する。
【００５４】
周辺回路１１におけるセンスアンプ形成領域に配置された第２のセンスアンプＳＡ２は、メモリＭａの２個所及びメモリＭｂの１箇所のセンスアンプ形成領域にそれぞれ配置された第１のセンスアンプＳＡ１の出力を受けてメモリＭａ及びメモリＭｂのメモリデータを周辺回路部１１に配置されたＩ／Ｏから出力する。図６に示すバースト転送メモリでは、ＤＱ線５ａ及び第１のセンスアンプＳＡ１を２個所に備える大容量のページアクセス動作するメモリＭａと、ＤＱ線５ｂ及び第１センスアンプＳＡ１を１箇所に備える小容量の高速なランダムアクセス専用メモリＭｂとがカラム方向に隣接配置されている。
【００５５】
図６に示すように、メモリＭａ及びメモリＭｂのセルアレイは同一構造のメモリセルでカラム方向に沿って一続きに形成され、ワード線方向の幅が等しくなるように設計されている。このとき、セルアレイが同一構造のメモリセルで形成されるので、メモリＭａ及びメモリＭｂのセンスアンプも同一構造の第１のセンスアンプＳＡ１で構成される。
【００５６】
ページ選択されたメモリＭａのメモリデータは、メモリＭａの第１のセンスアンプＳＡ１とＤＱ線５ａを介して、周辺回路部１１に配置されたバーストメモリ全体の第２のセンスアンプＳＡ２に入力される。例えば、図６に示すように、メモリＭａのＤＱ線５ａは、メモリＭａの２個所の第１のセンスアンプＳＡ１に共通に接続され、２個所の第１のセンスアンプＳＡ１に保持されたメモリデータを読み出す共通ＤＱ線としてセンスアンプＳＡ２に接続される。
【００５７】
一方、メモリＭｂのメモリデータは、メモリＭｂの第１のセンスアンプＳＡ１とＤＱ線５ｂを介して、周辺回路部１１に配置されたバーストメモリ全体の第２のセンスアンプＳＡ２に入力され、メモリＭｂの第１のセンスアンプＳＡ１に保持されたメモリデータを読み出すＤＱ線として用いられる。
【００５８】
ＤＱ線５ａ、５ｂを用いて転送されたメモリＭａ及びメモリＭｂのメモリデータは、周辺回路部１１に配置されたバースト転送メモリ全体のセンスアンプＳＡ２を介してＩ／Ｏからシステムに出力される。バースト転送メモリへの書き込みは上記の逆方向動作となるので説明を省略する。なお、メモリＭａ及びメモリＭｂのアドレス割り付けとアクセス順序は、カラムアドレス及びバースト制御部１２において制御される。
【００５９】
このように、メモリＭａ及びメモリＭｂのセルアレイの内部に第１のセンスアンプＳＡ１を設け、バースト転送メモリ全体の周辺回路部に第２のセンスアンプＳＡ２を設けることにより、メモリ容量と動作速度が互いに異なるメモリＭａ及びメモリＭｂからのメモリデータの出力が均一化され、システムの動作をより確実にすることができる。
【００６０】
なお本発明は上記の実施の形態に限定されることはない。例えば、第１乃至第５の実施形態のバースト転送メモリにおいて、制御回路の機能を拡大すれば容易に可変ワード長のバースト転送メモリを提供することが可能になる。その他本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【００６１】
【発明の効果】
上述したように本発明によれば、高速・大容量で、かつチップ面積の増加が最小限に抑制されたバースト転送メモリを提供することが可能になる。
【図面の簡単な説明】
【図１】第１の実施形態に係るバースト転送メモリの構成を示すブロック図。
【図２】本発明のバースト転送メモリの動作を示すタイミング波形図。
【図３】第３の実施形態に係るバースト転送メモリの構成を示すブロック図。
【図４】第３の実施形態に係るバースト転送メモリの変形例を示すブロック図。
【図５】第４の実施形態に係るバースト転送メモリの構成を示すブロック図。
【図６】第５の実施形態に係るバースト転送メモリの構成を示すブロック図。
【図７】従来の大容量メモリと高速メモリのセルアレイの構成例を示す説明図。
【図８】従来の高速・大容量メモリにおける問題点を示す説明図。
【符号の説明】
１…大容量の低速ランダムアクセスメモリ（メモリＭａ）
２…小容量の高速ランダムアクセス専用メモリ（メモリＭｂ）
３…バースト転送インターフェース回路
４…カラムバーストアドレスカウンター及びロウアクセス制御部
５…共通ＤＱ線
５′…専用ＤＱ線
５ａ…メモリＭａの専用ＤＱ線
５ｂ…メモリＭｂの専用ＤＱ線
６、７、１１…周辺回路部
８…メモリＭａのＩ／Ｏ
９…メモリＭｂのＩ／Ｏ
１０…バーストメモリ制御部
１２…カラムアドレス及びバースト制御部
１０１…セルアレイが大きくチップ面積が小さい大容量メモリ
１０２…セルアレイが小さくチップ面積が大きい大容量メモリ
１０３、１０５…セルアレイ
１０４、１０６…周辺回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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