(57)【要約】【課題】設計段階でフィジカルブロック境界部でのクロストークの影響及び容量抽出の精度を保証することができる半導体集積回路を提供することを目的とする。【解決手段】半導体集積回路は、外部接続端子を有する第１の境界辺と外部接続端子を有さない第２の境界辺とを有するブロックと、第１の境界辺から最小配線間隔より長い所定の距離の範囲内において第１の境界辺に平行する配線が存在しない配線抑制領域と、第２の境界辺から最小配線間隔に等しい距離に第２の境界辺に平行して設けられるシールド配線を含むことを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
外部接続端子を有する第１の境界辺と外部接続端子を有さない第２の境界辺とを有するブロックと、
該第１の境界辺から第１の距離の範囲内において該第１の境界辺に平行する配線が存在しない配線抑制領域と、
該第２の境界辺から第２の距離に該第２の境界辺に平行して設けられるシールド配線
を含むことを特徴とする半導体集積回路。
【請求項２】
該ブロックは、該第１の境界辺及び該第２の境界辺の何れかに属する境界辺により完全に囲まれることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
該配線抑制領域は該第１の境界辺の内側に設けられると共に、該シールド配線は該第２の境界辺の内側に設けられることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
該配線抑制領域は該第１の境界辺の外側に設けられると共に、該シールド配線は該第２の境界辺の外側に設けられることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
該配線抑制領域は該第１の境界辺の内側と外側とに設けられると共に、該シールド配線は該第２の境界辺の内側と外側とに設けられることを特徴とする請求項１記載の半導体集積回路。
【請求項６】
該ブロックは、階層化されたレイアウト設計において機能毎に分割されたレイアウト領域であるフィジカルブロックであることを特徴とする請求項１記載の半導体集積回路。
【請求項７】
該第１及び第２の境界辺と該配線抑制領域及び該シールド配線を含む第１の配線層とは別の第２の配線層において該ブロックは外部接続端子を有する第３の境界辺と外部接続端子を有さない第４の境界辺とを有し、
該第３の境界辺から第３の距離の範囲内において該第３の境界辺に平行する配線が存在しない配線抑制領域と、
該第４の境界辺から第４の距離に該第４の境界辺に平行して設けられるシールド配線
を含むことを特徴とする請求項１記載の半導体集積回路。
【請求項８】
ａ）ブロック領域の各境界辺について外部接続端子を有する第１の境界辺であるか外部接続端子を有さない第２の境界辺であるかを判断し、
ｂ）該第１の境界辺から第１の距離の範囲内において該第１の境界辺に平行する配線が存在しない配線抑制領域を設け、
ｃ）該第２の境界辺から第２の距離に該第２の境界辺に平行してシールド配線を設ける
各段階を含むことを特徴とする半導体集積回路の設計方法。
【請求項９】
階層化されたレイアウト設計のトップレベルにおいて機能毎に分割されたレイアウト領域であるフィジカルブロックを該ブロック領域として切り出す段階を更に含むことを特徴とする請求項８記載の半導体集積回路の設計方法。
【請求項１０】
該段階ａ）乃至ｃ）を複数の配線層の各々に対して実行することを特徴とする請求項８記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体集積回路の設計方法及びその方法により設計された半導体集積回路に関し、詳しくは半導体集積回路の階層設計方法におけるフィジカルブロックの設計方法及びその方法により設計された半導体集積回路に関する。
【従来の技術】
半導体集積回路の設計段階においては、シミュレーションにより遅延時間を計算するために、配線の遅延及びゲートの遅延を求める必要がある。このうち配線遅延は、半導体集積回路の微細化が進むにつれて、全体の遅延値に対する支配的要因になってきている。従って、配線間隔に関する情報から、クロストークの影響や配線間の容量を正しく抽出し、正確な遅延値を求めることが必要とされている。
【０００２】
一方、半導体集積回路の大規模化に伴い、これまでのように回路全体を一度にレイアウトするフラット設計手法では、データ規模が設計ツールの処理限界を超えるようになってきている。そこで、機能毎に分割されたフィジカルブロックを別々にレイアウトし、それらを組み合わせる階層設計手法を用いる場合が増えている。
【０００３】
しかし階層設計手法を用いる場合、レイアウトはフィジカルブロックごとに別々に行われるため、フィジカルブロックの外側に着目してクロストークの影響や配線間に生じる容量を見積もる際には、フィジカルブロックの内側領域の配線パターンが不明である。このためフィジカルブロック内側領域については配線パターンが無いと仮定して、或いはフィジカルブロックの内側境界まで配線パターンがあると仮定して、クロストークの影響や配線間に生じる容量を抽出している。また同様にフィジカルブロックの内側領域に着目した場合には、フィジカルブロックの外側領域の配線パターンが不明である。このためフィジカルブロック外側領域については配線パターンが無いと仮定して、或いはフィジカルブロックの外側境界まで配線パターンがあると仮定して、クロストークの影響や配線間に生じる容量を抽出している。
【０００４】
また配置配線情報を持ち、クロストークノイズによる信号遅延等の特性変動を抑えることのできるマクロの作成方法を提供する従来技術がある（特許文献１）。この方法では、マクロ内にチップレベルの配線が通過可能な領域を算出し、その領域の配線条件に基づいてマクロ内の自動配置配線を行い、通過配線可能領域の情報と自動配置配線結果を含むマクロのライブラリを作成する。これにより、チップレベルの配線を配線通過可能領域に通すことで、マクロ内の配線とチップレベルの配線とのクロストークが抑えられる。
【０００５】
【特許文献１】
特開２００２−０２４３１０号公報
【発明が解決しようとする課題】
配線パターンが無いと仮定してクロストークの影響や配線間に生じる容量を抽出した場合、実際に配線パターンが境界近傍に存在しなければ抽出容量の精度に問題はない。しかし配線パターンが境界近傍に存在した場合には、抽出容量の精度が悪くなる。同様に配線パターンが境界近傍まで存在すると仮定してクロストークの影響や配線間に生じる容量を抽出した場合、実際に配線パターンが境界近傍に存在すれば抽出容量の精度に問題はない。しかし配線パターンが境界近傍に存在しない場合には、抽出容量の精度が悪くなる。
【０００６】
これによりシミュレーションの動作と実際の動作とが異なる結果となり、半導体集積回路が動作しないという問題が発生したり、また動作した場合でも製造時の歩留まり率が低下するという問題が発生する。
【０００７】
これを回避するために、例えばメモリマクロ等では、マクロの境界部にマクロを取り囲むようにシールド配線を施すことがある。しかしフィジカルブロックを取り囲むようにシールド配線を設けてしまうと、フィジカルブロック境界近傍にはフィジカルブロックの内部と外部とを電気的に接続するための外部接続端子が設けられているので、これらの端子がシールド配線により電気的に短絡してしまう。これを回避するためには外部端子付近のシールド配線を削除する必要があり、外部接続端子の数が多いフィジカルブロックにおいては設計ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）の増大を招く。
【０００８】
以上を鑑みて、本発明は、設計ＴＡＴに影響を与えることなくフィジカルブロック境界部でのクロストークの影響及び容量抽出の精度を保証することができる設計方法、及びその設計方法により設計される半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
本発明による半導体集積回路は、外部接続端子を有する第１の境界辺と外部接続端子を有さない第２の境界辺とを有するブロックと、該第１の境界辺から最小配線間隔より長い所定の距離の範囲内において該第１の境界辺に平行する配線が存在しない配線抑制領域と、該第２の境界辺から最小配線間隔に等しい距離に該第２の境界辺に平行して設けられるシールド配線を含むことを特徴とする。
【０００９】
本発明による半導体集積回路の設計方法は、ａ）ブロック領域の各境界辺について外部接続端子を有する第１の境界辺であるか外部接続端子を有さない第２の境界辺であるかを判断し、ｂ）該第１の境界辺から最小配線間隔より長い所定の距離の範囲内において該第１の境界辺に平行する配線が存在しない配線抑制領域を設け、ｃ）該第２の境界辺から最小配線間隔に等しい距離に該第２の境界辺に平行してシールド配線を設ける各段階を含むことを特徴とする。
【００１０】
上記半導体集積回路の設計においては、フィジカルブロック等のブロックにおいて、外部信号接続端子が存在しない境界辺にはシールド配線を設け、外部信号接続端子が存在する境界辺には境界辺と平行な配線が存在しない領域を設ける。これにより、シールド配線を設けた辺においては常に境界部に配線パターン（シールド配線）が存在するという状態を作り出し、配線抑制領域を設けた辺においては常に境界部に配線パターンが存在しないという状態を作り出す。従って、フィジカルブロック境界部付近で容量抽出する際に、常に存在する配線パターン（シールド配線）を考慮して処理するか、或いは全く配線パターンの影響を無視して処理するかの何れかの処理をすればよく、抽出容量の精度を高い精度に保証することができる。
【００１１】
また外部接続端子の有無によりシールド配線を設ける辺と配線抑制領域を設ける辺とを容易に区別して処理の自動化をはかることで、短時間で処理を実行して設計ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）への影響を最小限に抑えることができる。
【発明の実施の形態】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１２】
まず最初に本発明の設計方法を適用する対象となるフィジカルブロックについて説明する。
【００１３】
フィジカルブロックは、階層設計手法を用いた半導体集積回路の設計時において、複数に分割されたレイアウト領域のことであり、階層レイアウトブロックとも呼ばれる。図１は、階層設計手法を用いない場合の半導体集積回路のイメージを示したものである。半導体集積回路の回路はＮＡＮＤ、ＮＯＲ等のセル並びにＲＡＭ、ＲＯＭ、ＰＬＬ、乗算器等のマクロから構成される。
【００１４】
図２は、階層設計手法を用いた場合の半導体集積回路のイメージ図である。階層設計時においては、上記のセル領域及びマクロに加えて、フィジカルブロックが回路中に存在する。フィジカルブロックの数は１つである場合も複数である場合もある。またセル領域やマクロと同様に、異なるフィジカルブロックが複数存在する場合もあれば、同一のフィジカルブロックが複数存在する場合もある。このフィジカルブロックは、それぞれ回路全体（トップレベル）の設計者とは別の設計者が設計し、回路全体の設計者はこのフィジカルブロックをブラックボックスとして扱い回路設計を行う。つまり設計時におけるフィジカルブロックの扱いはマクロと同様となる。
【００１５】
実際には、フィジカルブロックは機能ごとに分割されたレイアウト領域であるので、その内部にはトップレベルと同様にセル領域及びマクロを含む。この構成について、フィジカルブロックの設計者が設計を行いライブラリ化することで、トップレベルではブラックボックスとして処理している。また入れ子構造のように、フィジカルブロックの中に更にフィジカルブロックを作成することも可能である。その場合のフィジカルブロックの設計時には、トップレベルの設計時と同様に、そのフィジカルブロックの中に存在するフィジカルブロックをブラックボックスとして設計を行う。
【００１６】
本発明が対象とするレイアウト処理は、前段階の論理設計により得られた論理回路情報に基づいて回路レイアウトを決定し物理的なマスク用パターンを作成するものであり、論理設計と対比して物理設計と呼ばれる。
【００１７】
論理設計においてもゲートレベルの論理回路を生成する際には論理モジュールという機能ごとに分割された回路を階層状に組み上げて全体の回路を生成するという形をとる。図３は、論理モジュールの階層構造を示す図である。図３でＡ〜Ｈは論理設計時の論理モジュール１０を表している。半導体集積回路の回路全体はＡ〜Ｄの論理モジュール１０から構成されており、Ａ、Ｂ、Ｃはさらに内部にＥからＨという論理モジュール１０を持っている。
【００１８】
これに対してレイアウト設計（物理設計）段階における階層設計ではこの論理モジュールと同一の単位で階層を区切るのではなく、幾つかの論理モジュールをまとめたものを１つのレイアウト単位としてレイアウトを行ったり、相互に関連の強い論理モジュールについては階層として扱わずトップレベルで設計を行ったりする。そのようなレイアウト単位の一例を示したのが、図３の点線の枠１１である。この例ではＡ（及びこれに含まれるＥとＦ）、Ｂ（及びこれに含まれるＧ）、Ｈの３つを物理階層１１として扱っており、残りについてはトップレベルで設計するようにしている。
【００１９】
このようにレイアウト設計時の階層は論理設計時の階層とは異なるためレイアウト設計での階層を論理階層に対比させて物理階層と呼び、この物理階層を１つのレイアウト領域（ブロック）１１として扱う。本明細書において、このようなレイアウト領域１１を物理階層のブロック、即ちフィジカルブロックと表現している。
【００２０】
図４は、本発明によるフィジカルブロックの構造を示す平面図である。
【００２１】
図４において、フィジカルブロック２０は、外部接続端子２１、シールド配線２２、及び配線抑制領域２３を含む。また配線２５は、外部接続端子２１に接続された配線である。
【００２２】
本発明ではフィジカルブロック２０の境界上、境界の内側、境界の外側、又は境界の内側と外側とに、フィジカルブロック２０を囲むようにシールド配線２２を設ける。図４の例では、フィジカルブロック２０の境界の内側にシールド配線２２を配置している。生成されるシールド配線２２は電源配線又はコンタクト部を介して他の配線層の電源配線の端子に接続する。但し、フィジカルブロック２０の境界近傍には、フィジカルブロックの内部と外部を電気的に接続するための外部接続端子２１が設けられるので、フィジカルブロック２０の全周をシールド配線で取り囲んでしまうと、外部接続端子２１若しくはそこに接続される配線２５とシールド配線２２との間が電気的に短絡してしまう。
【００２３】
そこで外部接続端子２１が存在するフィジカルブロック境界辺については、シールド配線２２を設けずに、配線抑制領域２３を発生させる。この配線抑制領域２３においては、フィジカルブロック境界と平行に走る配線を禁止し、フィジカルブロックの内部と外部の間でクロストークの影響や配線容量を考慮する必要がないようにする。なお配線抑制領域２３の大きさ或いは幅については、配線間のクロストークの影響若しくは配線容量を考慮しなくてもよい長さとする。
【００２４】
これにより、シールド配線２２が設定された辺では、フィジカルブロック境界内側にある配線とシールド配線２２との間でクロストークの影響や容量の抽出を行えばよく、また配線抑制領域２３が設定された辺では、クロストークの影響や容量の抽出時に外部の配線の影響を考慮する必要はない。従って、容量抽出の精度を常に高精度に保つことができる。
【００２５】
一方、フィジカルブロック境界外側にある配線パターンについては、シールド配線２２が設定された辺では常にフィジカルブロック境界内側まで配線（シールド配線２２）があるものとして処理することができ、また配線抑制領域２３が設定された辺では境界近傍に配線がないものとして処理できる。従って、境界内側の場合と同様に容量抽出の精度を常に高精度に保つことができる。
【００２６】
実際のレイアウト処理時には、配線は配線グリッドと呼ばれるメッシュ上に設定されたラインの上にのみ引くことができ、また各配線層ごとに縦方向又は横方向の何れかの方向に優先的に引くようなルールが定められている（以降、優先的に引かれる方向を優先配線方向、それと直交する方向を非優先配線方向と呼ぶ）。配線グリッドと配線グリッドの間隔は、ライブラリに定義された最小配線間隔に設定されている。この最小配線間隔は製造上の制約からテクノロジごとに定められる。
【００２７】
ここで着目配線層の優先配線方向が縦方向であり非優先配線方向が横方向であるとすると、この配線層の外部接続端子２１は接続の容易性を考慮して上辺又は下辺に配置される（もし右辺又は左辺に配置する場合には配線層を変更する）。従って、シールド配線２２は右辺及び左辺に設定され、配線抑制領域２３は上辺及び下辺に設定されることになる。
【００２８】
シールド配線２２の発生位置は、フィジカルブロック境界とシールド配線２２との間に他の配線が通れない距離とすればよい。実際のレイアウトでは、配線は配線グリッドに沿って引かれるので、フィジカルブロック２０の最外周に存在する配線グリッド上にシールド配線を設ければよい。図５（ａ）は、図４のフィジカルブロック境界の領域Ａ１を拡大して示す図である。図中の点線２８が配線グリッドの位置を示す。図５（ａ）に示されるように、シールド配線２２は、フィジカルブロック２０の最外周に存在する配線グリッド上に設けられる。
【００２９】
また配線抑制領域２３の設定は、フィジカルブロック境界からの所定の距離をライブラリに規定しておき、この距離内に存在するフィジカルブロック境界と平行な配線グリッドを削除することで実現することができる。図５（ｂ）は、図４のフィジカルブロック境界の領域Ａ２を拡大して示す図である。図中の点線２８が配線グリッドの位置を示す。図５（ｂ）に示されるように、配線抑制領域２３においては、フィジカルブロック境界と平行な方向に延展する配線グリッドが削除されている。
【００３０】
図５（ｃ）は、図４のフィジカルブロック境界の領域Ａ３を拡大して示す図である。図中の点線２８が配線グリッドの位置を示す。図５（ｃ）に示されるように、配線抑制領域２３以外の領域においては、縦方向と横方向との両方向に延展するように配線グリッドが設けられている。
【００３１】
図６は、本発明に係る半導体集積回路設計装置の構成の一形態を示すブロック図である。
【００３２】
図６の半導体集積回路設計装置は、ＣＰＵ３１、メモリ３２、入力装置３３、出力装置３４、内部記憶装置３５、外部記憶装置３６、ネットワークインターフェース３７、及びネットワーク上の記憶装置３８を含む。ＣＰＵ３１は、メモリ３２に格納される基本制御プログラムに基づいて各装置を制御すると共に、内部記憶装置３５、又は外部記憶装置３６、ネットワーク上の記憶装置３８等からメモリ３２にロードされるプログラムに基づいて、本発明に係る半導体集積回路設計方法を実行する。入力装置３３は文字、数値、各種指示等を入力するためのキーボードやマウス等であり、出力装置３４は情報表示や情報出力のためのディスプレイやプリンタ等である。
【００３３】
内部記憶装置３５はハードディスク等であり、外部記憶装置３６は磁気ディスク等である。またネットワークインターフェース３７を介して、ネットワーク上の記憶装置３８に接続されている。内部記憶装置３５、外部記憶装置３６、及びネットワーク上の記憶装置３８には、設計対象である回路についての回路情報４１、各種セルに関する情報やパラメータを格納したライブラリ４２、及び本発明の設計方法を実行するためのプログラム４３が格納されている。これらのデータ及びプログラムは、内部記憶装置３５、外部記憶装置３６、及びネットワーク上の記憶装置３８のうちの何れか１つの記憶装置に格納されていればよいが、各々の記憶装置に別個に格納されていてもよい。
【００３４】
以下に、フィジカルブロック境界内側にシールド配線並びに配線抑制領域を設定する場合の処理について説明する。
【００３５】
図７は、トップレベルの設計処理を示すフローチャートである。図８は、フィジカルブロックの設計処理を示すフローチャートである。本発明は階層設計を対象としており、図７の処理対象となる階層の下の階層について図８の処理が実行される。
【００３６】
図７のステップＳＴ１で、トップレベルにおいて提供されたゲートレベルネットリストから各フィジカルブロックを切り出す作業を行う。切り出されたフィジカルブロックのネットリストはフィジカルブロック設計者に渡され、フィジカルブロックの設計者が作業を開始する（図８のフローチャートのスタート）。
【００３７】
図８のステップＳＴ１で、フィジカルブロックのサイズを決定する。ステップＳＴ２で外部接続端子の配置と配線層を決定する。ステップＳＴ３で、決定された外部接続端子の位置に関する情報に基づいて、シールド配線を設定する辺と配線抑制領域を設定する辺とを自動的に決定し、フィジカルブロック境界内側にシールド配線並びに配線抑制領域を設定する。
【００３８】
以後は、フロアプランと配置・配線（Ｐｌａｃｅｍｅｎｔ  ＆  Ｒｏｕｔｉｎｇ）を行い（ステップＳＴ４）、抵抗・容量（ＲＣ）抽出を行い（ステップＳＴ５）、抽出したＲＣに基づいて遅延値を計算し（ステップＳＴ６）、遅延計算の結果が所望のタイミング関係を満たしているかを判断してレイアウト検証処理を行う（ステップＳＴ７）。これによりフィジカルブロックの設計データを作成する。
【００３９】
上記処理において、シールド配線が設定された辺では、フィジカルブロック境界内側にある配線とシールド配線との間で、クロストークの影響やＲＣ抽出を行えばよい。また配線抑制領域が設定された辺では、フィジカルブロックの境界と平行に走る配線は抑制されているので、フィジカルブロック境界内側にフィジカルブロック外部とクロストークや容量に影響を及ぼす配線は存在せず、クロストークの影響やＲＣ抽出時に外部配線の影響を考慮する必要はない。従ってこのフィジカルブロックに対して、ＲＣ抽出を行う際にＲＣの精度を高精度に保つことができる。
【００４０】
図７に戻り、フィジカルブロックについて外部接続端子の配置及び配線層が決定した段階でその情報をトップレベルに戻し、その情報を基にしてフィジカルブロックを他のマクロと同様にブラックボックス化する（ステップＳＴ２）。これにより、ブラックボックス化されたフィジカルブロックを他のマクロと全く同一に扱うことができる。まずフロアプランと配置・配線を行い（ステップＳＴ３）、その後ＲＣ抽出を行い（ステップＳＴ４）、抽出したＲＣに基づいて遅延値を計算し（ステップＳＴ５）、遅延計算の結果が所望のタイミング関係を満たしているかを判断してレイアウト検証処理を行う（ステップＳＴ６）。これによりチップ全体の設計データを作成する。
【００４１】
上記処理中のＲＣ抽出において、各フィジカルブロックのシールド配線が設定された辺では、常にフィジカルブロック境界内側まで配線（シールド配線）があるものとして処理することができる。また配線抑制領域が設定された辺では、フィジカルブロックの境界と平行に走る配線は抑制されているので、フィジカルブロック境界内側にフィジカルブロック外部とクロストークや容量に影響を及ぼす配線は存在せず、常に境界近傍には配線がないものとして処理することができる。従ってトップレベルの設計データでレイアウト後のＲＣ抽出を行う際には、辺ごとに配線の有り／無しを設定して処理することで、ＲＣ抽出の精度を保つことができる。
【００４２】
以下に、フィジカルブロック境界外側にシールド配線並びに配線抑制領域を設定する場合の処理について説明する。
【００４３】
図９は、トップレベルの設計処理を示すフローチャートである。図１０は、フィジカルブロックの設計処理を示すフローチャートである。
【００４４】
図９のステップＳＴ１で、トップレベルにおいて提供されたゲートレベルネットリストから各フィジカルブロックを切り出す作業を行う。切り出されたフィジカルブロックのネットリストはフィジカルブロック設計者に渡され、フィジカルブロックの設計者が作業を開始する（図１０のフローチャートのスタート）。
【００４５】
図１０のステップＳＴ１で、フィジカルブロックのサイズを決定する。ステップＳＴ２で外部接続端子の配置と配線層を決定する。以後、フロアプランと配置・配線を行い（ステップＳＴ３）、ＲＣ抽出を行い（ステップＳＴ４）、抽出したＲＣに基づいて遅延値を計算し（ステップＳＴ５）、レイアウト検証処理を行う（ステップＳＴ６）。これによりフィジカルブロックの設計データを作成する。
【００４６】
図９に戻り、フィジカルブロックについて外部接続端子の配置及び配線層が決定した段階でその情報をトップレベルに戻し、その情報を基にしてフィジカルブロックを他のマクロと同様にブラックボックス化する（ステップＳＴ２）。外部接続端子の位置に関する情報に基づいて、各フィジカルブロックについてシールド配線を設定する辺と配線抑制領域を設定する辺とを自動的に決定し、フィジカルブロック境界外側にシールド配線並びに配線抑制領域を設定する（ステップＳＴ３）。その後、フロアプランと配置・配線を行い（ステップＳＴ４）、ＲＣ抽出を行い（ステップＳＴ５）、抽出したＲＣに基づいて遅延値を計算し（ステップＳＴ６）、レイアウト検証処理を行う（ステップＳＴ７）。これによりチップ全体の設計データを作成する。
【００４７】
図１１は、フィジカルブロック境界外側にシールド配線並びに配線抑制領域を設定する場合の構造を示す平面図である。図１１において、フィジカルブロック２０は、外部接続端子２１を含む。このフィジカルブロック２０の外側に、シールド配線２２及び配線抑制領域２３が設けられる。
【００４８】
上記トップレベルでの処理において、シールド配線が設定された辺では、フィジカルブロック境界外側にある配線とシールド配線との間で、クロストークの影響やＲＣ抽出を行えばよい。また配線抑制領域が設定された辺では、クロストークの影響やＲＣ抽出時にフィジカルブロック内部の配線の影響を考慮する必要はない。従って、トップレベルでＲＣ抽出を行う際にＲＣの精度を高精度に保つことができる。
【００４９】
また各フィジカルブロック内部でのＲＣ抽出においては、シールド配線が設定されることになる辺では、常にフィジカルブロック境界外側まで配線（シールド配線）があるものとして処理することができる。また配線抑制領域が設定されることになる辺では、境界近傍には配線がないものとして処理することができる。従って、ＲＣ抽出の精度を高精度に保つことができる。
【００５０】
以下に、フィジカルブロック境界内側と外側との両方にシールド配線並びに配線抑制領域を設定する場合の処理について説明する。
【００５１】
フィジカルブロック境界内側と外側との両方にシールド配線並びに配線抑制領域を設定する為には、フィジカルブロック境界外側にシールド配線並びに配線抑制領域を設定する図９の処理フローと、フィジカルブロック境界内側にシールド配線並びに配線抑制領域を設定する図８の処理フローとを、そのまま組み合せて使用すればよい。これにより、図８のステップＳＴ３においてフィジカルブロック境界内側にシールド配線並びに配線抑制領域が設定され、図９のステップＳＴ３において、フィジカルブロック境界外側にシールド配線並びに配線抑制領域が設定される。それ以外の処理は前述の処理と同様である。
【００５２】
図１２は、フィジカルブロック境界内側と外側とにシールド配線並びに配線抑制領域を設定する場合の構造を示す平面図である。図１２において、外部接続端子２１を含むフィジカルブロック２０の内側と外側との両方に、シールド配線２２及び配線抑制領域２３が設けられる。
【００５３】
この構成においても、図４又は図１１の構成と同様に、ＲＣ抽出の精度を高精度に保つことができる。
【００５４】
図１３は、シールド配線する辺の決定とシールド配線並びに配線抑制領域の設定を行う処理を示すフローチャートである。この処理は、図８又は図９のステップＳＴ３の処理を詳細に示すものである。
【００５５】
ステップＳＴ１で、ライブラリから各配線層の配線ルールを読み込む。ステップＳＴ２で、処理対象のフィジカルブロックの回路情報を読み込む。この回路情報は、フィジカルブロックの外部接続端子の配置位置及び配線層に関する情報を含む。
【００５６】
ステップＳＴ３で、読み込まれた回路情報からフィジカルブロック外部接続端子に関する情報を取り出し、各配線層ごとにフィジカルブロックのどの辺に外部接続端子があるかを調べ、各配線層ごとにシールド配線を設定する辺と配線抑制領域を設定する辺を決定する。
【００５７】
ステップＳＴ４で、ライブラリから読み込んだ配線ルールに基づいてシールド配線を発生させる。シールド配線とフィジカルブロック境界との間に配線が設けられるとシールドする意味がなくなるので、シールド配線の発生位置はフィジカルブロック境界部とシールド配線との間に他の配線が存在できないような距離に設定する。
【００５８】
ステップＳＴ５で、配線抑制領域を設定する辺に対して配線抑制領域を発生させる。配線抑制領域の幅（フィジカルブロック境界から配線抑制領域終端までの距離）については、クロストークの影響や配線間容量を考慮する必要がない距離を、予めシミュレーションにより求めライブラリに格納しておく。
【００５９】
ステップＳＴ６で、全ての配線層について上記処理が終了したか否かを判断する。ＮＯの場合には、ステップＳＴ３に戻り、次の配線層について上記処理を実行する。全ての配線層に対してシールド配線と配線抑制領域との設定が完了したら、ステップＳＴ７に進む。ステップＳＴ７で、シールド配線と配線抑制領域とを含む回路情報により、元の回路情報を更新する。
【００６０】
以上で処理を終了する。
【００６１】
図１４は、図４に示す構造の配線層が積層された場合の半導体集積回路の構造を示す図である。
【００６２】
図１４（ａ）は第１の配線層を示し、（ｂ）は第２の配線層を示す。多層配線層構造の半導体集積回路においては各配線層が積層され、図１４（ａ）に示す第１の配線層の上に、（ｂ）に示す第２の配線層が重ねて設けられる。図１４に示す例では、配線層ごとの優先配線方向は、（ａ）に示す第１の配線層においては縦方向であり、（ｂ）に示す第２の配線層においては横方向である。一般に、縦方向の優先配線方向と横方向の優先配線方向とが、複数の配線層で交互に繰り返される。
【００６３】
図１４（ａ）に示すように、シールド配線２２が左右辺に設けられ配線抑制領域２３が上下辺に設けられる構成と、図１４（ｂ）に示すように、シールド配線２２が上下辺に設けられ配線抑制領域２３が左右辺に設けられる構成とが積層される。各配線層におけるシールド配線２２並びに配線抑制領域２３の設定方法については前述の方法と同様である。
【００６４】
なお図１１又は図１２のような構成を、多層配線層構造の半導体集積回路に適用してもよい。この場合、図１１又は図１２の構成で、シールド配線２２が縦方向に設けられ配線抑制領域２３が横方向に設けられる構成と、シールド配線２２が横方向に設けられ配線抑制領域が縦方向に設けられる構成とが、交互に積載されることになる。
【００６５】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００６６】
なお本発明は以下の内容を含むものである。
（付記１）外部接続端子を有する第１の境界辺と外部接続端子を有さない第２の境界辺とを有するブロックと、
該第１の境界辺から第１の距離の範囲内において該第１の境界辺に平行する配線が存在しない配線抑制領域と、
該第２の境界辺から第２の距離に該第２の境界辺に平行して設けられるシールド配線
を含むことを特徴とする半導体集積回路。
（付記２）該ブロックは、該第１の境界辺及び該第２の境界辺の何れかに属する境界辺により完全に囲まれることを特徴とする付記１記載の半導体集積回路。
（付記３）該配線抑制領域は該第１の境界辺の内側に設けられると共に、該シールド配線は該第２の境界辺の内側に設けられることを特徴とする付記１記載の半導体集積回路。
（付記４）該配線抑制領域は該第１の境界辺の外側に設けられると共に、該シールド配線は該第２の境界辺の外側に設けられることを特徴とする付記１記載の半導体集積回路。
（付記５）該配線抑制領域は該第１の境界辺の内側と外側とに設けられると共に、該シールド配線は該第２の境界辺の内側と外側とに設けられることを特徴とする付記１記載の半導体集積回路。
（付記６）該ブロックは、階層化されたレイアウト設計において機能毎に分割されたレイアウト領域であるフィジカルブロックであることを特徴とする付記１記載の半導体集積回路。
（付記７）該第１及び第２の境界辺と該配線抑制領域及び該シールド配線を含む第１の配線層とは別の第２の配線層において該ブロックは外部接続端子を有する第３の境界辺と外部接続端子を有さない第４の境界辺とを有し、
該第３の境界辺から第３の距離の範囲内において該第３の境界辺に平行する配線が存在しない配線抑制領域と、
該第４の境界辺から第４の距離に該第４の境界辺に平行して設けられるシールド配線
を含むことを特徴とする付記１記載の半導体集積回路。
（付記８）ａ）ブロック領域の各境界辺について外部接続端子を有する第１の境界辺であるか外部接続端子を有さない第２の境界辺であるかを判断し、
ｂ）該第１の境界辺から第１の距離の範囲内において該第１の境界辺に平行する配線が存在しない配線抑制領域を設け、
ｃ）該第２の境界辺から第２の距離に該第２の境界辺に平行してシールド配線を設ける
各段階を含むことを特徴とする半導体集積回路の設計方法。
（付記９）階層化されたレイアウト設計のトップレベルにおいて機能毎に分割されたレイアウト領域であるフィジカルブロックを該ブロック領域として切り出す段階を更に含むことを特徴とする付記８記載の半導体集積回路の設計方法。
（付記１０）該段階ａ）乃至ｃ）を複数の配線層の各々に対して実行することを特徴とする付記８記載の半導体集積回路の設計方法。
（付記１１）該第１の距離は最小配線間隔より長いことを特徴とする付記１記載の半導体集積回路。
（付記１２）該第２の距離は最小配線間隔に等しいことを特徴とする付記１記載の半導体集積回路。
（付記１３）該第３の距離は最小配線間隔より長いことを特徴とする付記７記載の半導体集積回路。
（付記１４）該第４の距離は最小配線間隔に等しいことを特徴とする付記７記載の半導体集積回路。
（付記１５）該第１の距離は最小配線間隔より長いことを特徴とする付記８記載の半導体集積回路の設計方法。
（付記１６）該第２の距離は最小配線間隔に等しいことを特徴とする付記８記載の半導体集積回路の設計方法。
【発明の効果】
上記説明した半導体集積回路の設計においては、フィジカルブロックにおいて、外部信号接続端子が存在しない境界辺にはシールド配線を設け、外部信号接続端子が存在する境界辺には境界辺と平行な配線が存在しない領域を設ける。これにより、シールド配線を設けた辺においては常に境界部に配線パターン（シールド配線）が存在するという状態を作り出し、配線抑制領域を設けた辺においては常に境界部に配線パターンが存在しないという状態を作り出す。従って、フィジカルブロック境界部付近で容量抽出する際に、常に存在する配線パターン（シールド配線）を考慮して処理するか、或いは全く配線パターンの影響を無視して処理するかの何れかの処理をすればよく、抽出容量の精度を高い精度に保証することができる。
【００６７】
また外部接続端子の有無によりシールド配線を設ける辺と配線抑制領域を設ける辺とを容易に区別して処理の自動化をはかることで、短時間で処理を実行して設計ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ）への影響を最小限に抑えることができる。
【図面の簡単な説明】
【図１】階層設計手法を用いない場合の半導体集積回路の概略構成を示す図である。
【図２】階層設計手法を用いた場合の半導体集積回路の概略構成を示す図である。
【図３】論理モジュールの階層構造を示す図である。
【図４】本発明によるフィジカルブロックの構造を示す平面図である。
【図５】図４のフィジカルブロックの各領域を拡大して示す図である。
【図６】本発明に係る半導体集積回路設計装置の構成の一形態を示すブロック図である。
【図７】トップレベルの設計処理を示すフローチャートである。
【図８】フィジカルブロックの設計処理を示すフローチャートである。
【図９】トップレベルの設計処理を示すフローチャートである。
【図１０】フィジカルブロックの設計処理を示すフローチャートである。
【図１１】フィジカルブロック境界外側にシールド配線並びに配線抑制領域を設定する場合の構造を示す平面図である。
【図１２】フィジカルブロック境界内側と外側とにシールド配線並びに配線抑制領域を設定する場合の構造を示す平面図である。
【図１３】シールド配線する辺の決定とシールド配線並びに配線抑制領域の設定を行う処理を示すフローチャートである。
【図１４】図４に示す構造の配線層が積層された場合の半導体集積回路の構造を示す図である。
【符号の説明】
１０  論理モジュール
１１  フィジカルブロック
２０  フィジカルブロック
２１  外部接続端子
２２  シールド配線
２３  配線抑制領域
２５  配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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