(57)【要約】【課題】抵抗素子、特に磁気抵抗効果素子からのデータの読み出しの安定化と量産時に生じる磁気抵抗効果素子等の抵抗値のばらつきの問題を解消し、高速高容量で量産性のあるＭＲＡＭ等を提供する。【解決の手段】ＭＲＡＭを構成する複数のメモリセルが行・列の状態で配列した集合体において、前記各メモリセルに電源を供給する第１の電源と、各メモリセルの出力信号を増幅する複数の増幅素子は、前記集合体で対向するメモリセルの最外列の２つの列（又は最外行の２つの行）の外側にそれぞれ配置した。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルが行・列の状態で配列してなる集合体を含んだメモリ装置であって、前記集合体は前記各メモリセルに電源を供給する第１の電源と、各メモリセルの出力信号を増幅する複数の増幅素子を有し、前記第１の電源と前記複数の増幅素子は前記各メモリセルの集合体の対向するメモリセルの最外行の２つの行又は最外列の２つの列の外側にそれぞれ配置したメモリ装置。
【請求項２】
前記メモリ装置は前記メモリセルの集合体の外部に前記第１の電源が接続する第１の電源線を有し、前記第１の電源線の両端は前記メモリセルの集合体の両最端列又は両最端行のメモリセルに接続し、前記第１の電源を少なくとも２個以上具備する請求項１に記載のメモリ装置。
【請求項３】
前記メモリ装置は前記メモリセルの集合体の外部に前記第１の電源が接続する第１の電源線を有し、前記第１の電源線の両端は前記メモリセルの集合体の両最端列又は両最端行のメモリセルに接続し、前記第１の電源は前記メモリセルの集合体の行又は列の略中央に位置する箇所で前記第１の電源線と接続する請求項１に記載のメモリ装置。
【請求項４】
前記複数の増幅素子はオペアンプであり、前記オペアンプの反転入力端子にはメモリセルの出力を接続し、非反転入力端子には、前記第１の電源とは異なる第２の電源を接続した請求項１乃至３に記載のメモリ装置。
【請求項５】
前記メモリ装置は前記メモリセルの集合体の外部に前記第２の電源に接続する第２の電源線を有し、前記第２の電源線は前記複数のオペアンプの非反転入力端子にそれぞれ接続し、前記第２の電源は前記第２の電源線に少なくとも２個以上接続した請求項４に記載のメモリ装置。
【請求項６】
前記メモリ装置は前記メモリセルの集合体の外部に前記第２の電源に接続する第２の電源線を有し、前記第２の電源線は前記複数のオペアンプの非反転入力端子にそれぞれ接続し、前記第２の電源は前記複数のオペアンプが整列配置した行又は列に関して略中央となる箇所で前記第２の電源線に接続した請求項４に記載のメモリ装置。
【請求項７】
前記各メモリセルは電気的抵抗値変化を利用した抵抗素子を用いた請求項１乃至６に記載のメモリ装置。
【請求項８】
前記抵抗素子が磁気抵抗効果素子とした請求項７に記載のメモリ装置。
【請求項９】
前記磁気抵抗効果素子はトンネルバリア層と、前記トンネルバリア層を挟むように配置された２つの磁性層とを備えたトンネリング磁気抵抗効果素子である請求項８に記載のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、熱、光、電気、磁気等の影響で抵抗値を変化させる抵抗素子を用いたメモリ装置に係り、特に磁気抵抗効果素子を用いたメモリ（磁気ランダム・アクセス・メモリ　：　ＭＲＡＭ）を構成するのに好適なメモリ装置に関する。
【０００２】
【従来の技術】
従来より使用されているＤＲＡＭ（ダイナミックランダムアクセスメモリ）の一つの欠点である揮発性を解決できる素子としてＭＲＡＭの研究が進められている。
【０００３】
前記ＭＲＡＭの構成としては図５に示すように、磁気抵抗素子を含むメモリセル１を複数配列し、Ｘ−アドレスデコーダ２でメモリセル１の配列のＸ方向を選択し、Ｙ−アドレスデコーダ３でメモリセル１の配列のＹ方向を選択することで、特定の１個のメモリセル１を選択する構成が知られている。そして、各メモリセル１を構成する磁気抵抗効果素子の抵抗値変化をデータとして保持する。
【０００４】
図６は各磁気抵抗効果素子の構成を簡易に示した断面図である。図６に示す磁気抵抗効果素子はトンネリング磁気抵抗効果（ＴＭＲ）を用いたもの、つまりトンネリング磁気効果素子（以下、ＴＭＲ素子という）であり、トンネルバリア層５３を２つの磁性層５２、５４で挟んだＴＭＲ膜構造を有し、上側の磁性層５２は磁化方法を自由に変化させることが可能な層（フリー層）であり、下側の磁性層５４は磁化方向が固定化されている層（ピンド（Ｐｉｎｎｅｄ）層）である。これら各磁性層の外側には、更に導体５１、５５が形成される。これらの導体５１、５５が図５に示すように各ＴＭＲ素子へのデータの書き込み用として配線される場合もある。
【０００５】
図６のＴＭＲ素子の構成において、上部導体５１をデータ書き込み用のワード線（メモリセル配列において行方向の配線）とし下部導体５５をデータ書き込み用ビット線（メモリセル配列において列方向の配線）とした場合、ワード線とビット線に電流を流すことにより、ワード線とビット線両方による合成電流磁場によりフリー層である磁性層５２の磁化方向を選択することができる。即ち、ワード線又はビット線いずれかの前記電流の方向を変化させることにより、フリー層の磁化方向を変化させることが可能である。
【０００６】
この変化に対しピンド層となる磁性層５４は一定の方向に磁化が向けられているため、磁性層５２と５４には磁化の方向に関して平行と反平行の２のつ状態をつくることが可能となる。
【０００７】
ＴＭＲ素子に関して、上記２つの磁性層５２、５４の磁化の方向が同一の時、トンネルバリア層５３を介して流れる電流の抵抗は低く（Ｒ）、反平行の場合はそれが高くなる（Ｒ＋ΔＲ）性質がある。即ち、この抵抗値Ｒ、及びＲ＋ΔＲをそれぞれ０、１（又はその逆）のデータに対応させて記憶させることが可能となる。
【０００８】
このデータの読み出しにあたり、各メモリセルの回路としては例えば、図７に示す方法が提案されている。
【０００９】
先ず、データの読み出し用のワード線６０により電界効果トランジスタ（ＦＥＴ）６５のゲートに電圧を加えてトランジスタ６５のドレイン−ソース間をオン（ＯＮ）にし、読み出し用のビット線６１より供給される定電流がＴＭＲ素子６３に流入し、その時の電圧がビット線６１を介してセンサーアンプ６６で検出され、論理レベルの信号電圧に変換されてデータとして使用される。
【００１０】
この回路を更に応用したメモリ装置の例として、特開２０００−３１５３８２号公報、特開２０００−３１５３８３号公報に開示されたＭＲＡＭの回路がある。
【００１１】
【発明が解決しようとする課題】
しかし、上記構成には下記のような問題があった。
【００１２】
図７に示すデータ検出方法はビット線６１よりＴＭＲ素子６３の抵抗値の状態（Ｒ又はＲ＋△Ｒ）に定電流を流して出力される電圧をセンスアンプで増幅するが、その際、図５のように配列されたメモリセルの集合体では、各ビット線における定電流源から各目的のメモリセルまでの電流の流れる導体線の距離がそれぞれ異なる。そのため、定電流源より各目的のメモリセルまでのそれぞれの配線抵抗に差が生じる。また、同様に各メモリセルからセンスアンプまでの配線距離もそれぞれ異なるので、それぞれ異なる配線抵抗を生じてしまう。
【００１３】
特にＭＲＡＭでは、各メモリセル内のＴＭＲ素子の抵抗値変化に対して発生する出力電圧の変化は極めて小さくい。更に、一般的にＴＭＲ素子の磁気抵抗の変化率（ＭＲ比＝ΔＲ／Ｒ）は５０％以下であり、その上、ＴＭＲ素子は、積層方向に電流を流すために印加する電圧によりＭＲ比が低下する性質を有する。このＭＲ比の変化はＴＭＲ素子の構成にもよるが、例えば０．５Ｖで既に約半分以下になってしまう。そのため、０．５Ｖ以下の微小な印加電圧で、且つ、微小な前記出力電圧の変化を検出する必要がある。
【００１４】
その上更に、各メモリセルとセンスアンプの間の配線抵抗もそれぞれ異なるので、センスアンプでの電圧の検出を不安定にする。
【００１５】
殊に、ＭＲＡＭを設計する際、各配線を巾０．３μｍ以下で且つ、メモリセルの数を約１０６個（１Ｍｂｉｔクラス）とした場合、各メモリセルへのワード線、ビット線の配線長は各メモリセル内のＴＭＲ素子の抵抗値及び抵抗値変化に対して無視できない程度の抵抗値となる。
【００１６】
一方、図７に示すデータ検出方法はビット線６１にＴＭＲ素子６３の抵抗値の状態（Ｒ又はＲ＋△Ｒ）にかかわらず一定電流を瞬時に供給する必要があり、データの高速読み出しを行うためには定電流源の応答性が問題となる。
【００１７】
また、読み出し速度を高速化する方法として、一つのワード線上でそのワード線と複数のビット線の交点のメモリセルのデータを同時に読み出す方法（１ワード多ビットの読み出し動作）を設計する場合、ワード線上の複数のメモリセル中の各ＴＭＲ素子にそれぞれ等しい一定電流を供給する必要がある。しかし、この定電流の供給を１個の定電流源から分配するのは、各ＴＭＲ素子の抵抗値がデータ保持状態によって異なっているため、原理的に不可能である。従って、同時に読み出すビット数と同数の定電流源を用意する必要があった。
【００１８】
本発明は、これらの不都合に鑑みてなされたものであり、メモリ装置、特にＭＲＡＭのデータ読み出しの安定化を目的にしたものであり、特に、ＭＲＡＭにおいて電源と各ＴＭＲ素子及び、各ＴＭＲ素子とセンスアンプとのそれぞれの配線抵抗値のバラツキの問題を解消し、更に、ＭＲＡＭ等に最適な回路構成のメモリ装置を提供することを目的とする。
【００１９】
本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。
【００２０】
【課題を解決するための手段】
上記の目的を達成するために、本願第１の発明は、複数のメモリセルが行・列の状態で配列してなる集合体を含んだメモリ装置であって、前記集合体は前記各メモリセルに電源を供給する第１の電源と、各メモリセルの出力信号を増幅する複数の増幅素子を有し、前記第１の電源と前記複数の増幅素子は前記各メモリセルの集合体の対向するメモリセルの最外行の２つの行又は最外列の２つの列の外側にそれぞれ配置したメモリ装置としたことを特徴としている。
【００２１】
この構成により、前記第１の電源と前記各メモリセルとの配線距離及び前記各メモリセルの出力から前記各増幅器との配線距離の各合計の配線距離は、前記第１の電源と前記各増幅器がメモリセルの集合体の対向する行又は列の外側に配置されることになるので、列成分又は行成分について同一の配線距離とすることができ、これにより前記各合計の配線距離による配線抵抗の列成分又は行成分について略同一にすることができる。
【００２２】
本願第２の発明に係るメモリ装置は、本願第１の発明において、前記メモリ装置は前記メモリセルの集合体の外部に前記第１の電源が接続する第１の電源線を有し、前記第１の電源線の両端は前記メモリセルの集合体の両最端列又は両最端行のメモリセルに接続し、前記第１の電源を少なくとも２個以上具備することを特徴としている。
【００２３】
前記第１の電源を電源線に２個以上の複数配置することにより、前記第１の電源線に沿って発生する電位差を小さくすることができる。そのため、前記第１の電源線の両端における電位差を小さくすることができる。
【００２４】
本願第３の発明に係るメモリ装置は、本願第１の発明において、前記メモリ装置は前記メモリセルの集合体の外部に前記第１の電源が接続する第１の電源線を有し、前記第１の電源線の両端は前記メモリセルの集合体の両最端列又は両最端行のメモリセルに接続し、前記第１の電源は前記メモリセルの集合体の行又は列の略中央に位置する箇所で前記第１の電源線と接続することを特徴としている。
【００２５】
前記第１の電源を前記電源線の前記略中央に配置することにより、前記第１の電源線に沿って中央より略同一の電位降下が生じるため、前記第１の電源線の両端における電位の差を小さくすることができる。
【００２６】
本願第４の発明に係るメモリ装置は、本願第１乃至３の発明において、前記複数の増幅素子はオペアンプであり、前記オペアンプの反転入力端子にはメモリセルの出力を接続し、非反転入力端子には、前記第１の電源とは異なる第２の電源を接続したことを特徴としている。
【００２７】
この構成により、各メモリの出力を反転増幅することが可能になると共に、前記第２の電源の設定によりオペアンプの動作電源に関して正側の電源で動作することを可能にする。
【００２８】
本願第５の発明に係るメモリ装置は、本願第４の発明において、前記メモリ装置は前記メモリセルの集合体の外部に前記第２の電源に接続する第２の電源線を有し、前記第２の電源線は前記複数のオペアンプの非反転入力端子にそれぞれ接続し、前記第２の電源は前記第２の電源線に少なくとも２個以上接続したことを特徴としている。
【００２９】
この構成により前記第２の電源線における電位差を小さくすることが可能となる。
【００３０】
本願第６の発明に係るメモリ装置は、本願第４の発明において、前記メモリ装置は前記メモリセルの集合体の外部に前記第２の電源に接続する第２の電源線を有し、前記第２の電源線は前記複数のオペアンプの非反転入力端子にそれぞれ接続し、前記第２の電源は前記複数のオペアンプが整列配置した行又は列に関して略中央となる箇所で前記第２の電源線に接続したことを特徴としている。
【００３１】
この構成により、前記各オペアンプの非反転入力端子に略同一の電圧を供給することができる。
【００３２】
本願第７の発明に係るメモリ装置は、本願第１乃至６の発明において、前記各メモリセルは電気的抵抗値変化を利用した抵抗素子を用いたことを特徴としている。
【００３３】
上述の発明により、配線抵抗及び配線上の電位の課題の解決を図っているので、各メモリセルにおいては電気的抵抗値変化を利用した抵抗素子を使うことが可能となり、メモリ装置を構成することが可能となる。
【００３４】
本願第８の発明に係るメモリ装置は、本願第７の発明において、前記抵抗素子が磁気抵抗効果素子としたことを特徴としている。
【００３５】
磁気抵抗効果素子を前記抵抗素子として利用することによりＭＲＡＭを実現することが可能となる。
【００３６】
本願第９の発明に係るメモリ装置は、本願第８の発明において、前記磁気抵抗効果素子はトンネルバリア層と、前記トンネルバリア層を挟むように配置された２つの磁性層とを備えたトンネリング磁気抵抗効果素子であることを特徴としている。
【００３７】
これにより、磁気抵抗効果素子として特にＭＲ比が大きいＴＭＲ素子を使ったＭＲＡＭを実現することが可能となる。
【００３８】
【発明の実施の形態】
以下、本発明に係るメモリ装置の実施の形態を図面に従って説明する。
【００３９】
（第１の実施の形態）
図１は本発明に係るメモリ装置の第１の実施の形態であって、メモリ装置の内部に形成される、メモリセルを行・列の状態に配置したメモリセルの集合体であり、抵抗素子として磁気抵抗効果（ＴＭＲ）素子を用いたＭＲＡＭを構成する読み出し回路を示した図である。その例として４行４列にメモリセルを配列した状態を示す。
【００４０】
図において、Ｗ１〜Ｗ４はワード線、Ｂ１〜Ｂ４はビット線、Ｄ１〜Ｄ４はデータ線、Ｐ１〜Ｐ４は電源線であり、Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４は各メモリセル内のＴＭＲ素子、Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４は各メモリセル内のスイッチ素子である電界効果トランジスタ（ｎＭＯＳ・ＦＥＴ）である。また、ｒ１〜ｒ４は各メモリセル外の固定抵抗素子である。Ｔｗ１１〜Ｔｗ４１、Ｔｗ１２〜Ｔｗ４２はワード線と連動するスイッチ素子であるｎＭＯＳ・ＦＥＴである。また、Ｖ１１、Ｖ１２（電圧Ｖ１）、Ｖ２１、Ｖ２２（電圧Ｖ２）は電圧レギュレータ等による定電圧源、Ｇ１〜Ｇ４はオペアンプである。
【００４１】
本発明に係るメモリ装置の第１の実施の形態において、各メモリセル内のＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４のそれぞれの一方の端子は、電源線Ｐ１、Ｐ２、Ｐ３、Ｐ４に接続し、他の一方端子はそれぞれ各メモリセル内のＦＥＴ、Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４の各ソース（又はドレイン）に接続している。ＦＥＴ、Ｔ１１〜Ｔ４１、Ｔ１２〜Ｔ４２、Ｔ１３〜Ｔ４３、Ｔ１４〜Ｔ４４の各ゲートはビット線Ｂ１、Ｂ２、Ｂ３、Ｂ４に接続し、ＦＥＴ、Ｔ１１〜Ｔ４１、Ｔ１２〜Ｔ４２、Ｔ１３〜Ｔ４３、Ｔ１４〜Ｔ４４の各ドレイン（又はソース）はデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続している。前記各データ線Ｄ１〜Ｄ４はそれぞれメモリセルの最外行の外側に設けたオペアンプＧ１〜Ｇ２の反転入力端に接続される。このときオペアンプＧ１〜Ｇ４の非反転入力端は定電圧源Ｖ２１とＶ２２が並列接続の状態で接続されていると共に、オペアンプＧ１〜Ｇ２の反転入力端と出力端とに固定抵抗素子ｒ１〜ｒ４の両端子がそれぞれ接続されている。
【００４２】
また、前記電源線Ｐ１、Ｐ２、Ｐ３、Ｐ４はそれぞれメモリセル外のＦＥＴ、Ｔｗ１１、Ｔｗ１２、ＦＥＴ、Ｔｗ２１、Ｔｗ２２、ＦＥＴ、Ｔｗ３１、Ｔｗ３２、ＦＥＴ、Ｔｗ４１、Ｔｗ４２の各ドレイン（又はソース）に接続し、ＦＥＴ、Ｔｗ１１〜Ｔｗ４１の各ソース（又はドレイン）は定電圧源Ｖ１１に接続し、ＦＥＴ、Ｔｗ１２〜Ｔｗ４２の各ソース（又はドレイン）は定電圧源Ｖ１２に接続する。この時、定電圧源Ｖ１１、Ｖ１２は前記オペアンプのＧ１〜Ｇ４が配置されたメモリセルの集合体の側とは反対側のメモリセルの最外行の外側に配置している。また、ＦＥＴ、Ｔｗ１１〜Ｔｗ４１、Ｔｗ１２〜Ｔｗ４２の各ゲートはワード線Ｗ１〜Ｗ４に接続している。
【００４３】
次に図１に示したメモリ装置の読み出し動作について、メモリセルＣ２２を例に説明する。
【００４４】
メモリセルＣ２２の選択はワード線Ｗ２とビット線Ｂ２によって行われ、ワード線Ｗ２とビット線Ｂ２はそれぞれの電圧（論理電圧）をＯＮにする。このとき、ワード線Ｗ２によりＦＥＴ、Ｔｗ２１、Ｔｗ２２がＯＮとなり、電源線Ｐ２と定電圧源Ｖ１１、Ｖ１２が電気的に接続し、定電圧Ｖ１がメモリセルＣ２２のＴＭＲ素子Ｒ２２に印加される。同時にビット線Ｂ２によりＦＥＴ、Ｔ２２がＯＮとなり、ＴＭＲ素子Ｒ２２はデータ線Ｄ２と電気的に接続し、定電圧源Ｖ１１、Ｖ１２の電圧Ｖ１はＴＭＲ素子Ｒ２２を介してオペアンプＧ２の反転入力端に至る。このときオペアンプＧ２の反転入力端と出力間には固定抵抗素子ｒ２が接続され且つ、オペアンプＧ２の非反転入力端には定電圧源Ｖ２１、Ｖ２２が接続されている。
【００４５】
ここでオペアンプの増幅動作について説明する。オペアンプは例えば図２に示す回路、即ち、入力電圧Ｅｉ、出力電圧Ｅｏとし、オペアンプＡの反転入力端子と入力電圧Ｅｉの間に抵抗Ｒｇが接続され、オペアンプＡの出力端子と反転入力端子間に抵抗Ｒｆが接続された場合、入力電圧Ｅｉは反転増幅作用を受けて、出力電圧Ｅｏに関して　Ｅｏ＝−（Ｒｆ／Ｒｇ）・Ｅｉという関係となる。
【００４６】
次に、メモリセルＣ２２の増幅動作に当てはめて説明する。メモリセルＣ２２と反転増幅器Ｇ２とを簡略化して表すと図３のように示すことができる。但し、ＦＥＴ：Ｔ２２は無視している。また、印加される電圧は電圧値Ｖ１、Ｖ２、ＴＭＲ素子の抵抗値Ｒｍ、固定抵抗素子の抵抗値Ｒｏとして示している。この場合上記オペアンプＡの非反転増幅端子に定電圧Ｖ２が接続しているので、入力電圧に対して電圧Ｖ２がオフセットされたことになり、更に、オペアンプＡの反転入力端子と非反転入力端子の電位は等しくなる（イマジナリーショート）のでオペアンプＡの出力電圧Ｅｏに関して下記の式が成り立つ。
Ｅｏ＝−（Ｒｏ／Ｒｍ）・（Ｖ１−Ｖ２）＋Ｖ２　…　（１）
【００４７】
即ち、上記Ｅｏが図１に示すオペアンプＧ２の出力端の電圧となる。この出力電圧の意味するところは、定電圧Ｖ１とＶ２の差の電圧がＲｏ／Ｒｍ倍に反転増幅され、且つ電圧Ｖ２のオフセットを受けるということである。
【００４８】
このときデータはＴＭＲ素子Ｒ２２の抵抗値変化（Ｒｍ）により保存されているので、オペアンプの出力端の電圧変化から読み出すことができる。
【００４９】
通常のオペアンプは動作電源に関して正負両電源を必要とするが、正側の電源のみしか使えない場合は、図１に示すように定電圧電源Ｖ２１、Ｖ２２を設けることにより動作させることが可能である。但し、正側の電源のみで動作させる場合の条件としてオペアンプ出力端の電圧式（１）の符号が正（Ｅｏ＞０）でなければならない。（１）式より（Ｒｍ／Ｒｏ＋１）Ｖ２＞Ｖ１が得られ、Ｒｍ、Ｒｏ＞０であるので、明らかに、Ｖ２＞Ｖ１の関係が必要である。
【００５０】
また、前記定電圧電源Ｖ１１、Ｖ１２は、メモリセルの集合体の前記オペアンプＧ１〜Ｇ４が配置された側とは反対側のメモリセルの集合体の外側に配置している。これによりメモリセルＣ２２は縦方向に関して、電源Ｖ１１、Ｖ１２よりセル１個分、メモリセルＣ２２からオペアンプまでセル２個分の計３個分のメモリセルの長さの配線長に相当する配線抵抗が上記式（１）のＲｍに含まれることになる。これはどこのセルをとっても、縦方向に関しては必ずメモリセル３個分の配線抵抗が上記式（１）のＲｍに含まれるので、メモリセルの縦方向に関する位置による配線抵抗の影響の差を無視することができる。
【００５１】
次に、横方向であるが、前記定電圧電源Ｖ１１、Ｖ１２は電源線Ｐ１〜Ｐ４の略両端部の位置で、且つメモリセルの最外行の外側に配置されており、更に、定電圧源Ｖ１１、Ｖ１２の正極側が常に短絡されているので、各電源線Ｐ１〜Ｐ２の両端には常に同一電圧がかかっている。そのため各電源線内においては電圧勾配が生じない。即ち、横方向の各メモリセルに対しては同一電圧が必ず印加され、メモリセルの横方向に関して位置による印加電圧差が生じない。
【００５２】
以上の構成により各メモリセルがメモリセルの集合体のいかなる場所にあっても配線抵抗及び、印加電圧に関して、略同条件で各メモリセル内のＴＭＲ素子の抵抗値の状態を検出することができ、これによりメモリ装置のデータの読み出しを安定化させることが可能となる。
【００５３】
更に、前記定電圧電源Ｖ２１、Ｖ２２をオペアンプＧ１〜Ｇ４の配列の両端に配置した。オペアンプの性質として非反転増幅端に接続する定電圧Ｖ２の線は、電流がごく僅かしか流れないが、実際の配線では配線抵抗を全く無視はできなく、安定した定電圧Ｖ２を供給するため、前記定電圧源Ｖ２１、Ｖ２２の配置はより好ましい。
【００５４】
また、オペアンプの反転入力端と非反転入力端はオペアンプの性質から同一電圧（イマジナリーショート）になるため、各ＴＭＲ素子の両端に印加される電圧はＶ１−Ｖ２となる。前述した如く、ＴＭＲ素子は印加電圧により、ＭＲ比が小さくなる性質があるが、本発明の実施の形態により、前記印加電圧を定電圧源Ｖ１とＶ２の差で設計できるので、微小電圧を各ＴＭＲ素子に印加することが可能である。これによりＴＭＲ素子のＭＲ比の低下を回避することが可能となる。
【００５５】
（第２の実施の形態）
図４は本発明に係るメモリ装置の第２の実施の形態であって、メモリ装置の内部に形成される、メモリセルを行・列の状態に配置したメモリセルの集合体であり、抵抗素子として磁気抵抗効果（ＴＭＲ）素子を用いたＭＲＡＭを構成する読み出し回路を示した図である。その例として４行４列にメモリセルを配列した状態を示す。
【００５６】
本発明に係るメモリ装置の第２の実施の形態において、定電圧源Ｖ１（電圧Ｖ１）は、メモリセルの集合体のオペアンプＧ１〜Ｇ４を配置した側とは反対側のメモリセルの集合体の外側であって、且つ、横方向（行方向）のメモリセルの配置に関して略中央に配置している。その位置より定電圧Ｖ１はワード線Ｗ１〜Ｗ２に連動するＦＥＴ、Ｔｗ１１〜Ｔｗ４１及びＦＥＴ、Ｔｗ１２〜Ｔｗ４２へ対称的に分配され、ワード線Ｗ１〜Ｗ４の制御により、各電源線Ｐ１〜Ｐ４に供給されている。
【００５７】
この構成によっても本発明に係るメモリ装置の第１の実施の形態第と同様な効果を得ることが可能である。
【００５８】
更に、オペアンプＧ１〜Ｇ４の非反転入力端への定電圧源Ｖ２（電圧Ｖ２）の供給についても図４に示すように、複数のオペアンプの行のほぼ中央に定電圧源Ｖ２を配置し、その位置より定電圧Ｖ２を各オペアンプへ対称的に供給している。この場合オペアンプの性質として定電圧電源Ｖ２の接続した非反転増幅端に接続する線に流れる電流はごく僅かであるため、オペアンプの数が少ない場合はこの方法でも各オペアンプの非反転増幅端に定電圧Ｖ２を安定的に供給することが可能である。
【００５９】
なお、その他の構成、作用効果は前述の第１の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００６０】
【発明の効果】
以上説明したように、本発明によれば、次のような効果を奏することができる。
【００６１】
（１）　電気、磁気、光、熱等に反応する抵抗素子を利用するメモリ装置において、各抵抗素子への配線抵抗の影響のばらつきを低減でき、安定したデータの読み出しが可能となる。
【００６２】
（２）抵抗素子に定電圧を印可する設計としたため、ＩＣ部品等を駆動させる電源電圧設計を利用でき、回路設計が容易になる。
【００６３】
（３）定電圧源による回路設計となるので、各メモリセルへの電源の分配供給が定電流源による設計よりも容易になる。
【００６４】
（４）各メモリセルへの電源供給の応答性については、メモリセル内の抵抗素子の抵抗によらず定電圧を供給できる定電圧源の方が、定電流源よりも優っている。
【００６５】
（５）１ワード多ビット動作によるデータの読み出しが可能となり、ＭＲＡＭ等メモリ装置の高速動作に対応できる。
【００６６】
（６）定電圧源Ｖ１、Ｖ２の設定により、正の電源のみでの動作が可能となる。
【００６７】
（７）定電圧源Ｖ１、Ｖ２の設定により、それらの電圧の差分で微小電圧を各ＴＭＲ素子に印加することが可能である。
【００６８】
（８）定電圧源Ｖ１、Ｖ２の設定により、それらの電圧の差分で微小電圧を各ＴＭＲ素子に印加することが可能である。
【図面の簡単な説明】
【図１】本発明に係る抵抗素子を用いたメモリ装置の第１の実施の形態であって、磁気抵抗効果素子を用いたＭＲＡＭのメモリセルの読み出し回路構成を説明した回路図である。
【図２】一般的なオペアンプの反転増幅動作について説明した回路図である。
【図３】本発明にかかる第１の実施の形態のオペアンプの動作について説明した回路図である。
【図４】本発明に係る抵抗素子を用いたメモリ装置の第２の実施の形態であって、磁気抵抗効果素子を用いたＭＲＡＭのメモリセルの読み出し回路構成を説明した回路図である。
【図５】メモリセルを複数配列したＭＲＡＭの構成図である。
【図６】ＭＲＡＭのメモリセルとなるＴＭＲ素子の断面図である。
【図７】従来のＭＲＡＭのメモリセルの読み出し回路の構成を説明した回路図である。
【符号の説明】
１　メモリセル
２　Ｘ−アドレスデコーダ
３　Ｙ−アドレスデコーダ
Ｗ１〜Ｗ４　ワード線
Ｂ１〜Ｂ４　ビット線
Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４　ＴＭＲ素子
Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４、Ｔｗ１１〜Ｔｗ４１、Ｔｗ２１〜Ｔｗ２４　ｎＭＯＳ・ＦＥＴ
Ｖ１１、Ｖ１２、Ｖ１　第１の定電圧源
Ｖ２１、Ｖ２２、Ｖ２　第２の定電圧源
ｒ１〜ｒ４　固定抵抗素子
Ｄ１〜Ｄ４　データ線
Ｐ１〜Ｐ４　電源線
Ｇ１〜Ｇ４　反転増幅器
５３トンネルバリア層
５２　５４　磁性層
５１　５５　導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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