(57)【要約】【課題】半導体集積回路チップ本体のパッド表面を傷つけることなく、パッド表面と物理的かつ電気的な接触を確実に行うことができる半導体装置の製造方法を提供する。【解決手段】半導体基板上に形成された配線上に絶縁膜を積層し、絶縁膜を選択的に除去して、配線の表面が露出したパッドを形成し、パッドの表面に対してプローブ針を接触させ、プローブ針とパッドとの間の接触状態を電気的に測定することによって、パッドの表面状態を評価し、表面状態の評価によって異常が発見された場合に、パッドの表面状態を改善する処理を行う。【選択図】図１
2004207605.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された配線上に絶縁膜を積層し、該絶縁膜を選択的に除去して、前記配線の表面が露出したパッドを形成し、
前記パッドの表面に対してプローブ針を接触させ、該プローブ針と該パッドとの間の接触状態を電気的に測定することによって、該パッドの表面状態を評価し、
前記表面状態の評価によって異常が発見された場合に、前記パッドの表面状態を改善する処理を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記パッドの形成において、非線形素子を介して電気的に接続された第１および第２のパッドを形成し、
前記接触状態の電気的測定を、前記第１および第２のパッドの表面に対して、それぞれ、第１および第２のプローブ針を接触させ、該第１および第２のプローブ針の間の電気特性を測定することによって実施することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記非線形素子がＰＮ接合ダイオードであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記パッドが、複数の半導体集積回路チップ形成領域に形成される本体パッドと、該複数のチップ形成領域間のスクライブ領域に形成される評価用パッドとを含み、前記接触状態の電気的測定を、該評価用パッドにプローブ針を接触させて行うことを特徴とする請求項１ないし３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記表面状態の評価によって異常が発見されなかった場合に、引き続き、前記本体パッドにプローブ針を接触させて前記半導体集積回路チップの評価を行うことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記接触状態の電気的測定において、同一のプローブカードに設けられた互いに仕様が異なるプローブ針を前記第１および第２のプローブ針として使用することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
前記パッドが、前記接触状態の電気的測定を行うための接触状態測定用パッドに加えて、前記半導体基板上に形成された素子の特性の電気的測定を行うための素子特性測定用パッドを含み、
同一のプローブカードに設けられた互いに仕様が異なるプローブ針を、前記接触状態測定用パッドと前記素子特性測定用パッドにそれぞれ接触させて、前記接触状態の電気的測定と前記素子特性の電気的測定とを同時に行うことを特徴とする請求項１ないし５のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。より詳しくは、パッドの表面状態を評価して正常な状態に改善するための技術分野に属する。
【０００２】
【従来の技術】
半導体装置の製造工程では、半導体基板に様々な素子が形成され、素子間を接続するための配線と、配線層間を電気的に分離するための絶縁層が半導体基板上に交互に積層されて形成される。そして、最上層の配線（トップメタル）の上に積層された絶縁層を選択的に除去してトップメタルの表面の一部を露出させることにより、パッドが形成される。このパッドに、外部との電気的な接続のためのワイヤボンディングやバンプ等が接続される。
【０００３】
従来の半導体装置の製造方法では、図８のフローチャートに示すように、上記トップメタル上に積層された絶縁膜をエッチングしてパッドを形成する工程（ＰＡＤエッチング工程）（ステップＳ１）に続き、ＴＥＧ（テスト用素子群）を用いたＤＣテスト（ＴＥＧ  ＤＣテスト）（ステップＳ２）が行われる。ＤＣテスト（ステップＳ２）では、素子の電気的特性を測定するテスト（電気特性テスト）（ステップＳ２１）が行われる。そして、所望の電気特性が得られた半導体装置が、次のプローブテスト（ＰＲＯＢＥテスト）（ステップＳ３１）やバンプの形成（ＢＵＭＰ形成）工程（ステップＳ３２）へ送られる。
【０００４】
ところで、パッドの表面には、製造プロセスの変動によって、高抵抗層や絶縁層が形成される場合がある。例えば、エッチング残渣（酸化膜）や、エッチングガスとパッドが反応して合成された化合物（不導体）等がパッド表面に形成される場合がある。この場合、プローブテストや、ワイヤボンディング、バンプ形成時に電気的な接触不良が発生する可能性が高い。この接触不良発生の程度は製品ロットにより差がある。
【０００５】
また、現在では、製造プロセスとバンプ形成とプローブテストのそれぞれを、外部の異なる業者に委託することも一般的に行われている。この場合、製造プロセスにおいて発生した高抵抗層や絶縁層に起因する不良が、プローブテストにおいて発見されても、プローブテストを受託した業者は、原因を解明することも対策を行うこともできない。従って、大量の不良品が発生し、かつ、その再発を防止できないという深刻な事態に至る。
【０００６】
なお、図８のフローではプローブテストに先立ってＤＣテストが行われる。従来のＤＣテストの目的は、製造されたトランジスタ等の素子特性が規格内であるかどうかを判定することである。このため、パッドの表面状態の影響を除くために、図９に示すように、プローブ針の先端をパッド表面に対して斜めにして十分に大きな針圧でパッド表面に押し当て、プローブ針の先端を滑らせることにより、パッド表面に形成された高抵抗層や絶縁層を削り落としてプローブ針とパッド表面を電気的に接触させる方法がとられる。
【０００７】
しかし、プローブテストで使われる半導体集積回路チップの本体パッドには、ワイヤボンディングやバンプ形成が行われる。このパッドに対して同様の方法を適用すると、パッド表面が削り取られてしまい、ボンディングやバンプ形成に不良が発生するという問題がある。図８のフローでは、このようなプローブテスト時のパッド表面の損傷による不良発生を避けるため、プローブテストの前にバンプ形成が行われている。しかしこの場合には、既に述べたように、パッド表面に形成された高抵抗層や絶縁層によってパッドとバンプとの間の接続不良が発生する可能性がある。パッドとバンプとの間の接続が不良であれば、バンプ形成後に行うプローブテストでも不良が発生する。
【０００８】
パッドとプローブ針との接触に関する従来技術としては、例えば特許文献１に、半導体チップ上に形成されているパッドと、プローブ針とを確実に所定の針圧で接触させて半導体チップの電気的特性を測定する半導体チップの測定方法が開示されている。
【０００９】
この方法は、半導体チップが載置されたステージを上昇させ、電極パッド毎に保護ダイオードにより、全ての電極パッドとプローブ針とが接触していると検出された時、または、半導体チップの４つの角に隣接して２つずつ設けられた拡散層シート抵抗測定用パッドにより、半導体チップ内に形成された拡散層が有する所定の抵抗値が得られた時のどちらか一方の場合となった時に、パッドとプローブ針とが所定の針圧で接触したと判断してステージ上昇を停止し、その針圧で半導体チップの電気的特性を測定するものである。
【００１０】
しかし、この方法では、パッド表面に高抵抗層や絶縁層が形成されている場合、既に述べたように、プローブ針との接触のために相当に大きな針圧が必要になり、パッド表面が削り取られる。
【００１１】
【特許文献１】
特開平９−２４６３３２号公報
【００１２】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点を解消し、半導体集積回路チップ本体のパッド表面を傷つけることなく、パッド表面と物理的かつ電気的な接触を確実に行うことができる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上に形成された配線上に絶縁膜を積層し、該絶縁膜を選択的に除去して、前記配線の表面が露出したパッドを形成し、
前記パッドの表面に対してプローブ針を接触させ、該プローブ針と該パッドとの間の接触状態を電気的に測定することによって、該パッドの表面状態を評価し、
前記表面状態の評価によって異常が発見された場合に、前記パッドの表面状態を改善する処理を行うことを特徴とする半導体装置の製造方法を提供するものである。
【００１４】
ここで、前記パッドの形成において、非線形素子を介して電気的に接続された第１および第２のパッドを形成し、
前記接触状態の電気的測定を、前記第１および第２のパッドの表面に対して、それぞれ、第１および第２のプローブ針を接触させ、該第１および第２のプローブ針の間の電気特性を測定することによって実施するのが好ましい。
【００１５】
また、前記非線形素子がＰＮ接合ダイオードであるのが好ましい。
【００１６】
また、前記パッドが、複数の半導体集積回路チップ形成領域に形成される本体パッドと、該複数のチップ形成領域間のスクライブ領域に形成される評価用パッドとを含み、前記接触状態の電気的測定を、該評価用パッドにプローブ針を接触させて行うことが好ましい。
【００１７】
また、前記表面状態の評価によって異常が発見されなかった場合に、引き続き、前記評価用パッドにプローブ針を接触させて前記半導体集積回路チップの評価を行うのが好ましい。
【００１８】
また、前記接触状態の電気的測定において、同一のプローブカードに設けられた互いに仕様が異なるプローブ針を前記第１および第２のプローブ針として使用することが好ましい。
【００１９】
さらに、前記パッドが、前記接触状態の電気的測定を行うための接触状態測定用パッドに加えて、前記半導体基板上に形成された素子の特性の電気的測定を行うための素子特性測定用パッドを含み、
同一のプローブカードに設けられた互いに仕様が異なるプローブ針を、前記接触状態測定用パッドと前記素子特性測定用パッドにそれぞれ接触させて、前記接触状態の電気的測定と前記素子特性の電気的測定とを同時に行うことが好ましい。
【００２０】
【発明の実施の形態】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体装置の製造方法を詳細に説明する。
【００２１】
図１は、本発明の半導体装置の製造方法の各工程を説明する一実施形態のフローチャートである。図１に示すように、本実施形態では、トップメタル上に積層された絶縁膜を選択的にエッチングしてパッドを形成する工程（ＰＡＤエッチング工程）（ステップＳ１）に続き、半導体集積回路チップ形成領域間のスクライブ領域内に形成されたＴＥＧ（テスト用素子群）を用いたＤＣテスト（ＴＥＧ  ＤＣテスト）（ステップＳ２）が行われる。ＴＥＧの詳細な説明は後述する。
【００２２】
ＤＣテストは、ＴＥＧ内に形成された複数のパッドの中から、任意に選択された複数のパッドに対してＤＣテスト用のプローブ針（プローブカード）を接触し、選択されたパッドについて同時に行われる。ＤＣテストでは、素子の電気的特性を測定するテスト（電気特性テスト）（ステップＳ２１）に続き、パッドの表面状態を検出するためのテスト（ＰＡＤ状態テスト）（ステップＳ２２）が行われる。
【００２３】
電気特性テストは、トランジスタの特性や、配線およびコンタクト等の抵抗値等を測定する従来公知の工程である。この時、例えば特許文献１の方法を利用して、プローブ針とパッドとの間の接触を確実に行うことも可能である。また、パッドの状態テストは、プローブ針とパッド表面の間の接触状態を電気的に測定し、パッドの表面状態を評価する工程である。本実施形態の場合、パッドに対して所定の電流を印加した時に所定範囲内の電圧が発生するかどうかを測定し、パッド表面に高抵抗層や絶縁層が形成さているかどうかを判定する。この時には、プローブ針とパッドとの間の物理的な接触状態を一定にして、パッド表面の状態によって変化する電気的な接触状態を検知する。具体的には、例えば、パッド表面およびプローブ針先端の高さを光学的に検出し、プローブ針の先端がパッド表面にちょうど接触した位置から、一定量だけ、さらにパッドとプローブ針とを近づけた状態で、電気的な接触状態を調べる。
【００２４】
従って、電気特性テスト用のパッドとパッド状態テスト用のパッドとを分けて、電気特性テスト終了後、一旦プローブ針を上げ、パッド状態テスト用パッドにプローブ針が接触する位置に半導体基板を移動し、降ろしなおしてから、パッド状態テストを行うことが好ましい。
【００２５】
もしくは、パッド表面状態のテストのためには、後から説明する図２（ａ）に示されたように、パッド表面が削り取られにくい形状のプローブ針を使用することも可能である。この場合、図２（ａ）に示されたプローブ針とともに、図２（ｂ）、（ｃ）に示されたような、パッド表面を削り取りやすい形状のプローブ針を、それぞれパッド表面状態テスト用と電気特性テスト用とに具えるプローブカードを利用することにより、電気特性テストとパッド状態テストとを同時に、すなわち、プローブ針を降ろし直すことなく、行うことも可能である。
【００２６】
なお、図１では、電気特性テストの後にパッド状態テストを行っているが、この順番は任意である。
【００２７】
ここで、パッド表面状態テストの対象となる評価用パッドは、プローブテストにおいて利用される集積回路チップ本体のパッドが形成された半導体基板上に、同時に形成されたものである。このため、評価用パッドの状態を評価することにより、本体パッドの表面状態をほぼ正確に評価することができる。
【００２８】
パッドの状態テスト（ステップＳ２２）において、パッドに対し所定の電流を印加した時に所定範囲内の電圧が発生する場合（ＯＫ）、パッド表面の状態が良好である、すなわち、電気的接触状態に対して問題になるような高抵抗層や絶縁層は形成されていないと判断する。この場合には、次のプローブテスト（ＰＲＯＢＥテスト）（ステップＳ３１）やバンプの形成（ＢＵＭＰ形成）工程（ステップＳ３２）に進む。
【００２９】
プローブテストは、半導体集積回路チップ形成領域内に形成された本体パッドの表面に、プローブテスト用のプローブ針（プローブカード）を当てて行われる。プローブテストの場合には、プローブ針を介して半導体集積回路チップに所定の入力信号が与えられ、その動作確認が行われる。また、バンプ形成は、半導体集積回路チップ形成領域内に形成された本体パッドの上にバンプを形成する工程である。バンプ形成が行われた場合、バンプの形成後にプローブテストが行われる。
【００３０】
一方、パッドの状態テスト（ステップＳ２２）において、パッドに対し所定の電流を印加した場合に所定範囲内の電圧が発生しない場合（ＮＧ）、パッド表面には、問題となる抵抗値の高抵抗層または絶縁層が形成されていると判断する。この場合、膜厚計を用いて、パッド表面の反射率等を測定することにより、パッド表面に高抵抗層が形成されているのか、絶縁層が形成されているのかを同定する（ステップＳ４）。
【００３１】
その結果、パッド表面に高抵抗層が形成されている場合には、酸または有機系の洗浄液を用いてパッド表面の洗浄（ＰＡＤ洗浄）を行う（ステップＳ５１）。また、パッド表面に絶縁層が形成されている場合には、パッド表面を追加エッチングする（ＰＡＤ追加エッチング工程）（ステップＳ５２）。これにより、パッド表面に形成されている高抵抗層および絶縁層を除去する。その後、ＤＣテスト（ステップＳ２）へ戻り、上記動作が再度繰り返し行われる。
【００３２】
ここで、パッドの洗浄や追加エッチング等のパッド表面状態改善処理は、半導体集積回路チップ自体の本体パッドに対しては、まだ、プローブ針が一度も降ろされていない、すなわち、プローブ針によって傷つけられていない状態で行われる。従って、パッド表面状態改善処理の際に、本体パッドの表面が、プローブ針によって傷つけられた部分を起点にして異常に浸食され、後からおこなうワイヤボンディングやバンプ形成に悪影響を与えるという問題の発生を防止することができる。
【００３３】
このようにして、半導体集積回路チップ自体の本体パッドの表面をプローブ針によって傷つけることなく、良好なパッド表面状態を得ることができる。この結果、パッド表面とボンディングワイヤおよびバンプとの間で物理的、電気的な接触を確実に行うことができる。また、良好な接触が可能なことを判定してからバンプ形成を行うので、バンプ形成後の半導体ウェハのプローブテストにおいて、接触不良が発生するという不具合を解消することができ、半導体装置の歩留りを向上させることができる。
【００３４】
なお、パッド表面に形成された高抵抗層および絶縁層を除去した時、ＴＥＧ内の全ての評価用パッドおよび半導体集積回路チップ形成領域内の全ての本体パッドの表面に形成された高抵抗層および絶縁層が同時に除去される。従って、再度ＤＣテストを行うことにより、パッド表面の高抵抗層や絶縁層が除去されているかどうかを確認することができる。なお、ＤＣテストを再度行うかどうかは自由に選択可能である。
【００３５】
また、ＴＥＧは、半導体集積回路チップ形成領域内に形成してもよいが、スクライブ領域内に形成すれば、半導体集積回路チップのレイアウト面積に影響を与えなくて済むという利点がある。
【００３６】
例えば、製造プロセスを委託する業者に対して、製造済み半導体基板の出荷の前にこのようなパッド状態テストを行い、異常が発見された場合に接触状態の改善処理を行うことを要求することができる。これにより、製造プロセスを委託する業者から製造済み半導体基板を受け取り、プローブテストを依頼する業者に送った後で異常が発見され、対策が困難になる事態を避けることができる。製造プロセス業者においても、パッド状態テストの結果を、プロセス状態の監視のために利用することができる。
【００３７】
製造プロセスを委託する業者から製造済み半導体基板を受け取る時に、パッド状態テストを行い、異常が発見された場合に直ちに、製造プロセス業者に対して対策を求めることもできる。
【００３８】
続いて、パッド状態テストで用いられるプローブ針（プローブカード）について説明する。
【００３９】
図２は、本実施形態に係るプローブ針の形状を表す概略図である。ＴＥＧ  ＤＣテストは、これらの針を複数有するプローブカードを使用し、必要なパッドのそれぞれにプローブカードを同時に接触させて行う。この時、同一の仕様のプローブ針を複数有するプローブカードを利用することも可能である。しかし、パッド状態テストを行う場合、プローブ針の長さ（支持部から先端部までの長さ）Ｌ、その先端部の屈曲の角度θ、先端の形状（円形、楕円等）、先端のサイズφ等の仕様の内の少なくとも１つがそれぞれ異なる複数種類のプローブ針を備えるプローブカードを使用するのが好ましい。
【００４０】
図２（ａ）は、その先端面がパッド表面に対して平行で、かつ、針先と針の腕部の角度θがほぼ垂直に形成されている。これにより、針圧が大きくなった場合でもパッド表面を削り難い。このようなプローブ針を利用することにより、パッド表面の高抵抗層や絶縁層の有無に依存したＲｏの値を正確に測定することができる。図２（ｂ）および（ｃ）のプローブ針は、その先端の角度および長さが互いに異なっている。
【００４１】
図３（ａ）および（ｂ）に示すように、先端の形状を円形や楕円にしたり、先端のサイズが異なる複数種類のプローブ針を備えるプローブカードを使用することもできる。
【００４２】
半導体集積回路チップのプローブテストを行う場合、そのダイサイズ（半導体集積回路チップ形成領域のサイズ）に応じてプローブ針の長さは異なるものとなる。例えば、半導体集積回路チップのダイサイズが大きい場合にはプローブ針が必然的に長くなる。このため、プローブ針がパッド表面やバンプに接触する時の針圧は小さくなる。これとは逆に、ダイサイズが小さい場合にはプローブ針が短くなり、その針圧は大きくなる。
【００４３】
長さＬの異なる複数種類のプローブ針を備えるプローブカードを使用してパッド状態テストを行うことにより、どの長さのプローブ針であれば、パッド表面を削り取ることなく、良好な接触状態を得ることができるかを判定することができる。これにより、どのサイズの半導体集積回路チップであれば良好にプローブテストを行えるかを判定することができる。もしくは、どのサイズの半導体集積回路チップであれば、パッド表面状態の改善処理を行う必要があるかを判定することができる。
【００４４】
なお、プローブカードが備えるプローブ針の本数や、その長さ、先端角度、先端形状、先端サイズ等は必要に応じて適宜自由に決定すればよい。
【００４５】
次に、パッド状態テストで用いられるＴＥＧについて説明する。
【００４６】
図４は、本実施形態に係るＴＥＧの回路構成を表す等価回路図である。
同図は、パッド表面に高抵抗層や絶縁層が形成されている場合のＴＥＧの等価回路図である。このＴＥＧ１０は、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１２と、複数のパッド１４とを備えている。ＮＭＯＳ１２のゲート、ソースおよび基板は短絡されている。また、それぞれのパッド１４は、ＮＭＯＳ１２のドレインに対して並列に接続されている。
【００４７】
また、図５および図６は、図４に示すＴＥＧ１０のレイアウト上面図および断面図である。これらの図に示すように、ＴＥＧ１０は、半導体基板１６の内部にＰウェル１８が形成され、このＰウェル１８の内部に、図４に示すＮＭＯＳ１２のソースおよびドレインとなる２つのＮ型拡散層２０が形成されている。また、２つのＮ型拡散層２０の間の、半導体基板１６の上層には、ゲート絶縁膜（図示省略）を介して、ＮＭＯＳ１２のゲートとなるゲート電極２２が形成されている。
【００４８】
パッド（トップメタル）１４は、ビアホール２４を介して下層の配線層２６に接続され、この下層の配線層２６は、コンタクトホール２８を介してドレイン側のＮ型拡散層２０に接続されている。またソース側のＮ型拡散層２０およびＰウェル１８は、コンタクトホール２８を介してその上層の配線層２６に接続されている。この上層の配線層２６は、ビアホール２４を介してそのまた上層の配線層（トップメタル）３０に接続されている。
【００４９】
パッド状態テストの時には、トップメタル（パッド）３０すなわちＮＭＯＳ１２のゲート、ソースおよび基板にプローブ針が接触されてグランド（ＧＮＤ）レベルに固定される。一方、パッド１４すなわちＮＭＯＳ１２のドレインにもプローブ針が接触されて所定電流Ｉｉが印加される。このため、ＮＭＯＳ１２は、Ｐウェル１８とドレイン側のＮ型拡散層２０とからなるＰＮ接合ダイオードとして機能する。
【００５０】
ＰＮ接合ダイオードは、図７に示す電流／電圧特性（Ｉ−Ｖ特性）を持つ。すなわち、電圧を順方向に印加すると、印加された電圧に応じて順方向の電流量Ｉが次第に上昇する。これに対し、電圧を逆方向に印加すると、あるしきい値電圧（降伏電圧）まではほとんど逆方向の電流Ｉは流れないが、降伏電圧Ｖｂを超える電圧を逆方向に印加すると、降伏現象が発生して電圧がほとんど変化せず、逆方向に大電流Ｉが流れる。
【００５１】
また、図４に示す等価回路において、抵抗成分Ｒｏは、パッド表面に形成された高抵抗層や絶縁層の抵抗成分を表す。電流Ｉｉは、ＮＭＯＳ１２および抵抗成分Ｒｏを介してパッド１４とトップメタル３０との間に流れる電流を表す。Ｖｉは、パッド１４に発生する電圧を表す。
【００５２】
プローブ針は、パッド表面に形成された高抵抗層や絶縁層の抵抗成分Ｒｏを介してパッド表面と電気的に接触する。ここでは、ドレイン側のパッド１４への接触には、図２（ａ）のようにパッド表面を削り難いプローブ針を使用し、一方ＧＮＤ側のパッド３０への接触には、図２（ｂ）、（ｃ）のような、パッド表面を削り取ることのできるプローブ針を使用した場合を想定する。すなわち、これら複数種類のプローブ針を有するプローブカードを利用して、パッド状態テストを行った場合を想定する。
【００５３】
この場合、十分に大きな針圧を与えることにより、ＧＮＤ側のパッド３０では、表面に高抵抗層や絶縁層が存在していたとしてもそれを削り取り、抵抗Ｒｏを小さくすることができる。従って、ＧＮＤパッド側のＲｏは無視することができる。一方、ドレイン側のパッド１４では、表面の高抵抗層や絶縁層の有無やその程度に応じた抵抗Ｒｏが発生する。そして、ＰＮ接合ダイオードの逆方向にＩｉの電流を印加した時にパッド１４に発生する電圧Ｖｉは、次式Ｖｉ＝Ｖｂ＋Ｒｏ・Ｉｉで表される。パッド表面に高抵抗層や絶縁層が形成されていない、もしくは形成されているとしてもほとんど無視できる抵抗値である場合には抵抗成分Ｒｏが十分小さい。この場合、Ｖｉ＝Ｖｂと近似できる。
【００５４】
これに対し、パッド表面に無視できない抵抗値の高抵抗層や絶縁層が形成されている場合にはＲｏが大きくなる。例えば、Ｖｉの許容範囲をＶｂ−１Ｖ≦Ｖｉ≦Ｖｂ＋１Ｖとし、Ｉｉ＝５０ｍＡとした場合、Ｒｏの許容範囲は２０Ωとなる。従って、この抵抗成分Ｒｏの値が許容値を超えている場合には、所定の電流Ｉｉを印加した時に許容範囲を超えた電圧Ｖｉが観測される。
【００５５】
従って、印加電流値Ｉｉと発生電圧Ｖｉの許容範囲とを設定して測定を行うことにより、パッド１４の表面状態の異常を検出することができる。判定結果は、テスト装置の記憶装置に記憶され、その結果に基づいて、次の処理が決定される。
【００５６】
なお、ワイヤボンディングを行うかバンプ形成を行うかによって、パッド表面状態の許容範囲が異なる。これにあわせて適切なパッド表面状態異常検知の感度を得るため、印加電流Ｉｉの値や電圧Ｖｉの許容範囲を適切に設定する。
【００５７】
また、バンプ形成工程においては、パッド表面の状態を一定にするために、Ａｒイオンによる逆スパッタ処理を行う場合がある。しかし、逆スパッタ処理はプラズマダメージを与えるため必要最小限に行う必要がある。Ａｒ逆スパッタの必要性や処理量を決める指針として、測定したパッド表面状態のＲｏ値を用いることで、ダメージの低減が可能となる。
【００５８】
ここで、Ｖｉ＞Ｖｂ＋１Ｖの場合は、パッド表面に高抵抗層または絶縁層が形成されていると判定される。一方、Ｖｉ＜Ｖｂ−１Ｖの場合は、パッド表面から削り取られた金属フレークによって、パッド間のショートが発生していると判定される。図２（ａ）に示すようなプローブ針を使用した場合には、パッド表面を削り取ることはないが、図２（ｂ）、（ｃ）のようなプローブ針を使用した場合には、針圧によっては、ショートが発生する。この場合には、パッド表面状態が正常であるかどうかの判定が行えないので、別のＴＥＧを使って再測定を行ったり、アラームを発して作業者の判断を求めたりすることもできる。
【００５９】
このように、ＰＮ接合ダイオードのような非線形の特性を有する非線形素子を介して電気的に接続されたパッド間の特性を測定することにより、パッド表面状態の異常の有無を検知するのみではなく、測定が正常に行われたか否かも同時に検知することができる。これにより、パッド状態テストの信頼性を高めることができる。
【００６０】
なお、図５に示された例ではドレイン側パッド１４の３辺を取り囲むようにグランドパッド３０が設けられている。従って、他の１辺の側からプローブ針を接触させることにより、パッド表面が削り取られたときに確実にパッド間ショートを発生させ、針圧が過剰であることを確実に検知することができる。
【００６１】
また図５には、複数のドレイン側パッド１４が示されている。パッド寸法等、仕様が異なるパッドを複数設けておくことにより、どの仕様の場合に良好な電気的接触が得られるかを検知することが可能になる。これにより、パッド仕様が異なる複数の製品に対して、共通のパッド状態テスト用ＴＥＧを使用することができる。
【００６２】
この場合、ドレイン側パッド１４に対する接触と、複数のドレイン側パッド１４に対して共通に設けられたＧＮＤ側パッド３０への接触とは異なる仕様のプローブ針を使用することにより、ＧＮＤ側パッド３０の状態による影響を受けずに、パッド仕様の違いによる接触状態の差を正確に評価することができる。例えば、ＧＮＤ側のパッド３０への接触には図２（ｂ）、（ｃ）のように表面を削り取れる形状のプローブ針を使用し、ドレイン側のパッド１４への接触には図２（ａ）のように表面を削り取り難い形状のプローブ針を使用することができる。もしくは、ＧＮＤ側のパッド３０へもドレイン側のパッド１４へも図２（ｂ）、（ｃ）のようなプローブ針を使用するとしても、ＧＮＤ側のパッド３０への接触のために、より、長さＬが短く、屈曲部の角度θが大きく、先端サイズφが小さい、パッド表面を削り取る能力の高い形状のプローブ針を使用することができる。
【００６３】
なお、ＴＥＧの構成は図示例のものに限定されず、必要に応じて適宜変更してもよい。また、図示例では、ＮＭＯＳ１２を使用しているが、これも限定されず、例えばＰ型ＭＯＳトランジスタ等のように、ＰＮ接合ダイオードとして使用可能な素子はいずれも利用可能である。さらに、ＰＮ接合ダイオードにも限定されず、同様の機能を果す従来公知の非線形素子がいずれも利用可能である。
【００６４】
本発明の半導体装置の製造方法は、基本的に以上のようなものである。
以上、本発明の半導体装置の製造方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【００６５】
【発明の効果】
以上詳細に説明した様に、本発明の半導体装置の製造方法は、半導体基板上に形成された配線上に絶縁膜を積層し、絶縁膜を選択的に除去して、配線の表面が露出したパッドを形成し、このパッドの表面に対してプローブ針を接触させ、プローブ針とパッドとの間の接触状態を電気的に測定することによって、パッドの表面状態を評価し、表面状態の評価によって異常が発見された場合に、パッドの表面状態を改善する処理を行うようにしたものである。
これにより、本発明の半導体装置の製造方法によれば、半導体集積回路チップ本体のパッドの表面を傷つけることなく、パッド表面とボンディングワイヤおよびバンプとの間で電気的な接触および物理的な接続を確実に行うことができるようになるという効果がある。また、電気的な接触が可能なことを判定してからバンプ形成を行うので、バンプ形成前のプラズマ処理の最適化によるダメージの低減を実現できる。さらに、バンプ形成後の半導体ウェハのプローブテストにおいて、電気的な接触ができないという不具合を解消することができ、歩留りを向上させることができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法の各工程を説明する一実施形態のフローチャートである。
【図２】（ａ）、（ｂ）および（ｃ）は、いずれも本実施形態に係るプローブ針の形状を表す概略図である。
【図３】（ａ）および（ｂ）は、それぞれ本実施形態に係るプローブ針の先端形状を表す概念図である。
【図４】本実施形態に係るＴＥＧの回路構成を表す等価回路図である。
【図５】本実施形態に係るＴＥＧのレイアウト上面図である。
【図６】図５に示すＴＥＧのＡ−Ａ’線部分におけるレイアウト断面図である。
【図７】ＰＮ接合ダイオードの特性を表すグラフである。
【図８】従来の半導体装置の製造方法の各工程を説明する一例のフローチャートである。
【図９】パッドの表面状態を表す概略図である。
【符号の説明】
１０  ＴＥＧ
１２  Ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
１４，３０  パッド
１６  半導体基板
１８  Ｐウェル
２０  Ｎ拡散層
２２  ゲート電極
２４  ビアホール
２６  配線層
２８  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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