(57)【要約】【課題】スイッチング電源装置において、環境が変化しても、スイッチング電源の駆動パルスのデューティー制御を正確に遂行でき、出力を所要の値に制御する。【解決手段】基準クロックＣＬＫを用いて出力電圧値をアナログ・デジタル変換する第１の変換手段２，３，４と、この第１の変換手段の出力デジタル値Ｓ２に応じて変化するデューティーの駆動パルスを生成する駆動パルス生成手段５と、この駆動パルス生成手段で生成した駆動パルスＳ３により駆動されるスイッチング電源Ｑ１，Ｔ１とを備えたのスイッチング電源装置において、前記基準クロックＣＬＫを用いて基準アナログ値Ｖｒｅｆをアナログ・デジタル変換する第２の変換手段３，６，７と、この第２の変換手段の出力デジタル値Ｓ５が常に一定値となるように前記基準クロックの周期を制御するクロック制御手段８と、を備えることにより、スイッチング電源の駆動パルスのデューティー制御を正確に遂行できる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準クロックを用いて出力電圧値をアナログ・デジタル変換する第１の変換手段と、この第１の変換手段の出力デジタル値に応じて変化するデューティーの駆動パルスを生成する駆動パルス生成手段と、この駆動パルス生成手段で生成した駆動パルスにより駆動されるスイッチング電源とを備えたのスイッチング電源装置において、
前記基準クロックを用いて基準アナログ値をアナログ・デジタル変換する第２の変換手段と、
この第２の変換手段の出力デジタル値が常に一定値となるように前記基準クロックの周期を制御するクロック制御手段と、
を備えたことを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電子写真式複写機などの電源装置に関し、特にその環境変化の影響の低減に関するものである。
【０００２】
【従来の技術】
図３は従来例である“負帰還制御系を備えたスイッチング電源装置”の構成を示すのブロック図である。このブロック図におけるＴ１はトランスで、１次側巻線Ｎ１と２次側巻線Ｎ２とが設けられている。１次側巻線Ｎ１の一端には、電圧Ｖｉｎを供給する直流電源のプラス端子が接続され、直流電源のマイナス端子は、基準電位に接続されている。この電圧Ｖｉｎとしては、例えば商用電源を全波整流し、かつコンデンサＣ０で平滑することによって得られる電圧が考えられる。１次側巻線Ｎ１の他端には、スイッチング素子であるＦＥＴＱ１のドレイン及びコンデンサＣ１の一端が接続されている。ＦＥＴＱ１のソースおよびコンデンサＣ１の他端は、基準電位に接続されている。
【０００３】
２次側巻線Ｎ２の一端には、ダイオードＤ１のアノードが接続され、その他端は基準電位に接続されている。２次側巻線Ｎ２には、１次側巻線Ｎ１の巻線数との比に応じた電圧Ｖｏｕｔが誘起される。ダイオードＤ１のカソードには、平滑用コンデンサＣ２のプラス端子が接続され、コンデンサＣ２のマイナス端子は、基準電位に接続されている。ダイオードＤ１のカソードには、コンデンサＣ２と並列に配置されている分圧回路１が接続されている。分圧回路１は、電圧Ｖｏｕｔを分圧し、その分圧した電圧値をコンパレータ２のマイナス端子に出力する。コンパレータ２のプラス端子には三角波発生回路３の三角波が入力される。コンパレータ２の出力パルス信号Ｓ１は、パルス幅カウンタ４で、そのパルス幅が、所定周期のクロックＣＬＫでカウントされ、そのカウント値Ｓ２が算出される。すなわち２，３，４の構成で、２次側分圧出力のＡ／Ｄ変換を行っている。
【０００４】
前記従来例によれば、図４に示すように、分圧回路出力Ｖ１の値が高ければ、出力パルス信号Ｓ１の幅は狭まり、カウント値Ｓ２は小さくなる。逆に、分圧回路出力Ｖ１の値が低ければ出力パルス信号Ｓ１の幅は広がり、カウント値Ｓ２は大きくなる。カウント値Ｓ２は、出力パルス信号Ｓ１が出力されていない期間はリセットされており、出力パルス信号Ｓ１の立下りで、駆動パルス生成部５でラッチされ、駆動パルス生成部５では、ラッチされたカウント値Ｓ２とリファレンス値が比較され、カウント値Ｓ２がリファレンス値より小さいときは、Ｖｏｕｔが所望値より高いと判断され、駆動パルスＳ３は、デューティーが減少する方向に制御される。逆にカウント値Ｓ２がリファレンス値より大きいときは、Ｖｏｕｔが所望値より低いと判断され、駆動パルスＳ３は、デューティーが増大する方向に制御される。このような駆動パルスＳ３がＦＥＴＱ１のゲートに入力されることにより、２次側出力Ｖｏｕｔの負帰還制御がなされる。
【０００５】
【発明が解決しようとする課題】
しかしながら、前記従来例のスイッチング電源装置においては、環境変化の影響により、三角波発生回路３，コンパレータ２，パルス幅カウンタ４で構成されるＡ／Ｄ変換部からのデジタル出力値が不安定となる可能性がある。三角波発生回路３は、コンデンサと抵抗からなる積分回路が基本構成であり、この回路の充放電によって、三角波を生成している。ゆえに、環境変化がこれらの部品特性に影響して充放電の時定数が変化すると、図５に示すように三角波の波形が変化し、同一値の分圧出力Ｖ１に対して、出力パルス信号Ｓ１の幅が変動してしまい、これに伴ってカウント値Ｓ２も変動してしまう。従って、安定した負帰還制御が成立しなくなってしまう。
【０００６】
本発明は、このような状況のもとでなされたもので、スイッチング電源装置において、環境が変化しても、スイッチング電源の駆動パルスのデューティー制御を正確に遂行でき、出力を所要の値に制御することを課題とするものである。
【０００７】
【課題を解決するための手段】
前記課題を解決するため、本発明では、三角波発生回路から出力される三角波と、固定の電圧値を比較し、三角波の波形が変化しても、常に前記固定の電圧値のデジタル変換値が一定となるように、コンパレータからの出力パルスをカウントするクロックの周期を整合させる構成を従来例の構成に付加した。
【０００８】
詳しくは、本発明では、前記課題を解決するため、スイッチング電源装置を次の（１）ないし（３）のとおりに構成する。
【０００９】
（１）基準クロックを用いて出力電圧値をアナログ・デジタル変換する第１の変換手段と、この第１の変換手段の出力デジタル値に応じて変化するデューティーの駆動パルスを生成する駆動パルス生成手段と、この駆動パルス生成手段で生成した駆動パルスにより駆動されるスイッチング電源とを備えたのスイッチング電源装置において、
前記基準クロックを用いて基準アナログ値をアナログ・デジタル変換する第２の変換手段と、
この第２の変換手段の出力デジタル値が常に一定値となるように前記基準クロックの周期を制御するクロック制御手段と、
を備えたことを特徴とするスイッチング電源装置。
【００１０】
（２）前記（１）記載のスイッチング電源装置において、
前記第１の変換手段と前記第２の変換手段は、共通の、コンデンサと抵抗からなる積分回路を基本構成とする三角波発生手段を有することを特徴とするスイッチング電源装置。
【００１１】
（３）スイッチング電源と、
前記スイッチング電源に駆動パルスを供給する駆動パルス生成部と、
前記スイッチング電源の出力電圧の分圧値を出力する分圧回路と、
三角波発生回路と、
前記分圧回路の出力と、前記三角波発生回路の三角波を比較する第１のコンパレータと、
前記第１のコンパレータの出力パルスのパルス幅を基準クロック信号でカウントする第１のパルス幅カウンタとを備え、
前記第１のパルス幅カウンタのカウント出力値に応じて、前記駆動パルス生成部が、前記スイッチング電源に供給する駆動パルスのデューティーを制御して負帰還制御を行うスイッチング電源装置において、
基準電圧値と前記三角波を比較する第２のコンパレータと、
前記第２のコンパレータの出力パルスのパルス幅を前記基準クロック信号でカウントする第２のパルス幅カウンタと、
前記第２のパルス幅カウンタのカウント値が所定の値に保たれるように前記基準クロック信号の周期を制御して基準クロックを出力するクロック制御部と、
を備えたことを特徴とするスイッチング電源装置。
【００１２】
【発明の実施の形態】
以下本発明の実施の形態をスイッチング電源装置の実施例により詳しく説明する。
【００１３】
【実施例】
図１は、実施例である“スイッチング電源装置”の構成を示すブロック図で、前記従来例の構成に対して、コンパレータ６，パルス幅カウンタ７，クロック制御部８が付加されている。
【００１４】
コンパレータ６のプラス端子には、三角波発生回路３の出力が入力され、マイナス端子には、固定電圧値Ｖｒｅｆが入力される。コンパレータ６が出力する出力パルス信号Ｓ４のパルス幅は、パルス幅カウンタ７で、基準クロックＣＬＫでカウントされ、カウント値Ｓ５が出力される。カウント値Ｓ５は、出力パルス信号Ｓ４が出力されていない期間は、リセットされている。このカウント結果Ｓ５は、クロック制御部８に入力される。カウント値Ｓ５の値の変化によって、環境変化に伴う三角波の波形の変化を検知することができる。
【００１５】
クロック制御部８では、カウント値Ｓ５の値とリファレンス値を比較することにより、カウント値Ｓ５の値がリファレンス値と一致するように、ＣＬＫの周期の補正制御が遂行される。すなわち、リファレンスより、カウント値Ｓ５が大きいときは、ＣＬＫの周期を伸ばして、カウント値Ｓ５が小さくなるような制御を行い、逆にリファレンスより、カウント値Ｓ５が小さいときは、ＣＬＫの周期を縮めてカウント値Ｓ５が大きくなるような制御を行う。
【００１６】
このような制御を行うクロック制御部８の構成を図２に示す。図２において、１０〜１３および１００〜１０７のＤフリップフロップ（以下ＤＦＦと記す）は、途中ＯＲゲート（以下ＯＲと記す）１５および２入力セレクタ（以下ＳＥＬと記す）１１０〜１１７を介して、環状に接続されている。ＤＦＦ１３のＱ出力（ＣＯＭＭＯＮ＿ＬＩＮＥ）は、ＳＥＬ１１０〜１１７の片側入力に接続されている。これらのＤＦＦのクロック端子にはＨＣＬＫが入力されている。ＨＣＬＫは、ＣＬＫの周波数が数１０ＭＨｚであるのに対し、数１００ＭＨｚの周波数を有する。通常ＨＣＬＫは、ＣＬＫと同じくらいの周波数を持つクロック信号を逓倍する手法で生成される。クロック信号ＣＬＫは、ＨＣＬＫに同期して、ＤＦＦ１０〜１０７を巡回するＨＣＬＫと同周期のアクティブパルスがＤＦＦ１４のクロック端子およびリセット端子に入力されることにより生成される。すなわち、アクティブパルスがＤＦＦ１１のＱ出力から出力されると、この立ち上がりエッジで、小信号系の電源レベルＶＤＤがＤＦＦ１４にラッチされ、アクティブパルスがＯＲ１５から出力されるとＧＮＤレベルにリセットされる。アクティブパルスは、トリガ発生回路１６およびエッジ出力カウンタ１７より生成される。パワーＯＮリセット後、ＶＤＤが立ち上がると、１７がＨＣＬＫ基準カウントを始め、所定時間経過後、出力ＥＤＧＥが立ち上がる。このＥＤＧＥの立ち上がりが、ＤＦＦ１６＿１、ＤＦＦ１６＿２で遅延され片側反転入力のＡＮＤゲート１６＿３で論理積がとられ１６＿４でＨＣＬＫと同周期の微分パルスがラッチされる。このパルスが、ＯＲ１５を介してアクティブパルスとして環状のＤＦＦ群に導入される。ＣＬＫの周期は、ＣＯＭＭＯＮ＿ＬＩＮＥ上に出力されたアクティブパルスが、次のＨＣＬＫの立ち上がりで、ＤＦＦ１００あるいはＳＥＬ１１０〜１１７を介して、１０１〜１０７、１０のうちどのＤＦＦにラッチされるかで決定される。ＳＥＬ１１０〜１１７は、ビットシフト回路１８からの制御信号がハイレベル（ＶＤＤレベル：以下Ｈと記す）のときＣＯＭＭＯＮ＿ＬＩＮＥを選択され、ローレベル（ＧＮＤレベル：以下Ｌと記す）のときは、対応するＤＦＦ１００〜１０７の出力を選択する。パワーＯＮリセット後、ビットシフト回路１８は、デフォルト値として配列３だけが、Ｈにセットされるので、巡回するパルスは、ＤＦＦ１００〜１０３を経由せず、１０〜１３、１０４〜１０７のＤＦＦの巡回を繰り返す。このとき、ＣＬＫの周期は、ＨＣＬＫの周期の８倍となる。この周期のＣＬＫを基準として、コンパレータ６から出力される出力パルス信号Ｓ４をパルス幅カウンタ７でカウントし、出力パルス信号Ｓ４の立下りで、レジスタ２１にカウント値Ｓ５がラッチされる。このラッチされたＳ５ＲＥＧがリファレンス値設定部２０に設定されている値ＲＥＦより大きいと比較部１９が判断すると、比較部１９は、その出力ＨＯＬＤをＬ、ＩＮＣ／ＤＥＣをＨとする。このＨＯＬＤとＩＮＣ／ＤＥＣの状態を受信して、ビットシフト回路１８は、次の出力パルス信号Ｓ４の立ち上がりに同期して、配列３から出力していたＨを配列２にシフトして、ＣＯＭＭＯＮ＿ＬＩＮＥのアクティブパルスが１０３でラッチされるようにする。これにより、ＣＬＫの周期はＨＣＬＫの周期の９倍に伸ばされ、出力パルス信号Ｓ４のカウント値が減少する方向に制御される。逆に、Ｓ５ＲＥＧがリファレンス値設定部２０に設定されている値ＲＥＦより小さいと比較部１９が判断すると、比較部１９は、その出力ＨＯＬＤをＬ、ＩＮＣ／ＤＥＣをＬとする。このＨＯＬＤとＩＮＣ／ＤＥＣの状態を受信して、ビットシフト回路１８は、次のＳ４の立ち上がりに同期して、配列３から出力していたＨを配列４にシフトして、ＣＯＭＭＯＮ＿ＬＩＮＥのアクティブパルスが１０５でラッチされるようにする。これにより、ＣＬＫの周期はＨＣＬＫの周期の７倍に縮められ、パルスＳ４のカウント値が増大する方向に制御される。ＲＥＦとＳ５ＲＥＧが一致しているときは、１９はＨＯＬＤをＨ（ＩＮＣ／ＤＥＣはｄｏｎ’ｔ  ｃａｒｅ）とし、１８はビットシフト動作を行わず状態を保持する。この状態になるまで、ビットシフト動作が継続され、また、このＲＥＦ一致状態からはずれると、再びビットシフト動作が開始される。従って、環境変化に伴い三角波発生回路３から出力される三角波Ｖ２の波形が変化しても、固定電圧値Ｖｒｅｆに対するデジタル変換値は、リファレンス値設定部２０に設定される値ＲＥＦ付近に保たれる。このように制御されたＣＬＫが、パルス幅カウンタ４に入力され、カウント出力Ｓ２の補正が行われる。
【００１７】
以上説明したように本実施例によれば、スイッチング電源装置において、負帰還制御の構成のアナログ・デジタル変換部の精度に関わる三角波の波形が環境変化によって変化しても、その変化を検知し、検知結果に応じて、デジタル値算出のための基準クロックの周期を制御することができる。その結果、スイッチング電源装置の２次側出力の分圧値に対するデジタル変換値を常に精度良く出力することができ、このデジタル変換値に応じた１次側のスイッチングパルスデューティーの負帰還制御を正確に遂行することができる。これにより、スイッチング電源装置の出力を所要の値に制御することができる。
【００１８】
【発明の効果】
以上説明したように、本発明によれば、環境が変化しても、スイッチング電源の駆動パルスのデューティー制御を正確に遂行でき、出力を所要の値に制御することができる。
【図面の簡単な説明】
【図１】実施例の構成を示すブロック図
【図２】クロック制御部８の構成を示すブロック図
【図３】従来例の構成を示すブロック図
【図４】三角波と分圧回路の分圧出力の比較動作によるパルス生成の様子を示す図
【図５】環境変化により三角波の波形が変化する様子を示す図
【符号の説明】
２，６  コンパレータ
３      三角波発生回路
４，７  パルス幅カウンタ
５      駆動パルス生成部
８      クロック制御部
Ｔ      トランス
Ｑ１    ＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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