(57)【要約】【課題】  フロント・ゲートとバック・ゲートを位置合わせした自己整合プレーナ型の二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を提供する。【解決手段】  本発明はフロント・ゲート２２に位置合わせしたバック・ゲート１４を備えたプレーナ型のＤＧＦＥＴを製造する方法を提供する。本発明に係る方法はこの位置合わせをバック・ゲート１４の一部にキャリア空乏ゾーン３２を形成することにより行っている。キャリア空乏ゾーン３２によってソース／ドレイン領域３０とバック・ゲート１４との間の容量値が低減するから、自己整合プレーナ型の二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）の高性能化が実現する。本発明はフロント・ゲート２２と位置合わせされたバック・ゲート１４を備えたプレーナ型ＤＧＦＥＴも提供する。フロント・ゲート２２とバック・ゲート１４との位置合わせはバック・ゲートの一部にキャリア空乏ゾーン３２を形成することにより行う。【選択図】          図６
2004207705.tif 000002
【特許請求の範囲】
【請求項１】
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を製造する方法であって、
少なくともバック・ゲート、前記バック・ゲート上に設けられたバック・ゲート誘電体、前記バック・ゲート誘電体上に設けられたチャネル層、前記チャネル層上に設けられたフロント・ゲート誘電体、および前記フロント・ゲート誘電体上に設けられたフロント・ゲートを備えた積層二重ゲート構造体を準備する工程と、
前記積層二重ゲート構造体の前記フロント・ゲートをパターニングする工程と、
前記パターニングしたフロント・ゲートの露出した側壁に側壁スペーサを形成する工程と、
前記バック・ゲートの一部にキャリア空乏ゾーンを形成する工程であって、前記キャリア空乏ゾーンは前記バック・ゲートを前記フロント・ゲートに整合させる、工程と
を備えた
方法。
【請求項２】
前記キャリア空乏ゾーンが、ソース／ドレイン領域と前記バック・ゲートとの間の容量値を低減させる、
請求項１に記載の方法。
【請求項３】
前記キャリア空乏ゾーンがアモルファス領域から成る、
請求項１に記載の方法。
【請求項４】
さらに、
イオンを打ち込む工程
を備えた、
請求項３に記載の方法。
【請求項５】
前記イオンがＮ、Ｆ、Ａｒ、Ｓｉ、またはＧｅから成る、
請求項４に記載の方法。
【請求項６】
前記イオンがアモルファス層成長鈍化元素から成る、
請求項４に記載の方法。
【請求項７】
前記キャリア空乏ゾーンがバブルの層から成る、
請求項１に記載の方法。
【請求項８】
さらに、
イオン打ち込み工程およびアニール工程
を備えた、
請求項７に記載の方法。
【請求項９】
前記イオンが水素、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、またはＸｅから成る、
請求項８に記載の方法。
【請求項１０】
前記積層二重ゲート構造体をボンディング工程および薄化工程によって形成する、
請求項１に記載の方法。
【請求項１１】
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
バック・ゲート上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられたチャネル層と、
前記チャネル層上に設けられたフロント・ゲート誘電体と、
前記チャネル層の一部の上に設けらパターニングされたフロント・ゲートと
を備え、
前記バック・ゲートが、前記バック・ゲートを前記フロント・ゲートに整合させる、キャリア空乏ゾーンを備えている
二重ゲート型電界効果トランジスタ。
【請求項１２】
前記キャリア空乏ゾーンがアモルファス層から成る、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【請求項１３】
前記キャリア空乏ゾーンがバブルの層から成る、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【請求項１４】
さらに、
前記パターニングされたフロント・ゲートの側壁に設けられた絶縁スペーサ
を備えた、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【請求項１５】
さらに、
ソース／ドレイン領域に接続する延長イオン打ち込み領域
を備えた、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【請求項１６】
前記チャネル領域がＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、他のIII-Ｖ族化合物半導体、またはこれらの組み合わせから成る、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【請求項１７】
さらに、
前記パターニングされたフロント・ゲートの近傍に形成された分離領域
を備えた、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【請求項１８】
前記バック・ゲート誘電体および前記フロント・ゲート誘電体が酸化物から成る、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【請求項１９】
前記バック・ゲートおよび前記フロント・ゲートがポリシリコンから成る、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【請求項２０】
前記キャリア空乏ゾーンが、ソース／ドレイン領域と前記バック・ゲートとの間の容量値を低減させる、
請求項１１に記載の二重ゲート型電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は二重ゲート型電界効果トランジスタ（double-gate field effect transistor:ＤＧＦＥＴ）に関し、特に自己整合型フロント・ゲートおよび自己整合型バック・ゲートを備えたプレーナ二重ゲート型電界効果トランジスタを形成する方法に関する。
【背景技術】
【０００２】
現在実現可能な水準より集積密度の高い集積回路（ＩＣ）（たとえばメモリ、論理回路、および他のデバイス）を製造するには、ＩＣ中に存在する電界効果トランジスタ（ＦＥＴ）などのデバイスの寸法をさらに縮小する方法を見いだす必要がある。
【０００３】
ＦＥＴの寸法が縮小するにつれ、ＦＥＴにはいくつかの問題が生じる。特に、ＦＥＴのソースとドレインとの間の相互作用によって、デバイスのオン／オフを制御するゲートの能力が劣化する。デバイスのサイズが縮小するにつれ、ＦＥＴのソースとドレインとの間の距離が短縮する結果、チャネルとの相互作用が増大するから、ゲートの制御能力が低下する。この現象は「短チャネル効果」と呼ばれている。短チャネル効果は当業者にとって、ゲートとソース／ドレイン領域との間で共有される２次元の静電荷に起因する短チャネル・デバイス（すなわちサブ０．１ミクロン〔マイクロメートル〕）におけるしきい値電圧（Ｖｔ）の低下として知られている。
【０００４】
現在のＣＭＯＳ（complementary metal oxide semiconductor)デバイスを超える進化は、二重ゲート構造の適用によって達成される。それはフロント・ゲートとバック・ゲートとの間にチャネルを配置するものである。２つのゲート構造の間にチャネルを配置すると、ゲートはチャネルを両側から制御することが可能になる。これにより、短チャネル効果が低減される。短チャネル効果が改善されるのに加え、二重ゲート構造には次に示すさらなる利点があるが、それらに限定されない。すなわち、相互コンダクタンスが増大するとともに寄生容量が低減することである。二重ゲート構造を使用すると、以前からあるＣＭＯＳデバイスでもチャネル長を既存の単ゲート構造のものの半分に短縮することができる。二重ゲート構造は高性能ＣＭＯＳデバイスの将来世代の優れた候補である。
【０００５】
現在、垂直二重ゲート構造と水平二重ゲート構造の双方がさかんに開発されている。水平（すなわちプレーナ）ゲート構造が垂直ゲート構造に勝る利点をいくつか有するのは現在の最新ＣＭＯＳデバイスに似ているからである。プレーナ型二重ゲート・デバイスを製造する上での主要なそして難しい課題の１つはフロント・ゲートにバック・ゲートを整合させることである。
【０００６】
従来技術の方法の１つでは、フロントとバックの整合と画定のあとでチャネルを再成長させて、プレーナ二重ゲート構造を形成している。整合型二重ゲート構造を形成するのに現在使用されている別の従来技術はフロント・ゲートをエッチ・マスクとして使用してバック・ゲートをエッチングするものである。エッチング工程の後で、選択エピタキシャルＳｉ成長によってソース／ドレイン領域を再成長させている。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
二重ゲート・デバイスを形成するこれらの方法には多数の欠点があるが、それらは二重ゲートＦＥＴデバイスを形成するのに現在使用されている複雑な製造技術のパラメータ制御がきわめて困難であるということに起因している。自己整合プレーナ型ＤＧＦＥＴデバイスを形成する従来技術の方法について上述した欠点に鑑み、自己整合プレーナ型ＤＧＦＥＴデバイスを形成する新たな改良された方法を提供することがいまだに必要とされている。開発すべき方法では、従来技術のプロセスにおける製造上の複雑さを避ける必要がある。
【課題を解決するための手段】
【０００８】
本発明はフロント・ゲートに、位置合わせまたは、整合された(aligned)バック・ゲートを備えたプレーナ型ＤＧＦＥＴを製造する方法を提供するものである。本発明に係る方法はフロント・ゲートとバック・ゲートとを整合させる従来技術に付随する問題をまったく経験することなく、この整合を行っている。また、本発明に係る方法はソース／ドレイン領域とバック・ゲートとの間の容量値を低減する手段も提供する。
【０００９】
広義には、本発明に係る方法は次のように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を製造する方法であって、
少なくともバック・ゲート、前記バック・ゲート上に設けられたバック・ゲート誘電体、前記バック・ゲート誘電体上に設けられたチャネル層、前記チャネル層上に設けられたフロント・ゲート誘電体、および前記フロント・ゲート誘電体上に設けられたフロント・ゲートを備えた積層二重ゲート構造体を準備する工程と、
前記積層二重ゲート構造体の前記フロント・ゲートをパターニングする工程と、
前記パターニングしたフロント・ゲートの露出した側壁に側壁スペーサを形成する工程と、
前記バック・ゲートの一部にキャリア空乏ゾーンを形成する工程であって、前記キャリア空乏ゾーンが、前記バック・ゲートを前記フロント・ゲートに整合させる、工程と
を備えた
方法。
【００１０】
また、バック・ゲートとフロント・ゲートとの整合に加え、キャリア空乏ゾーンによってソース／ドレイン領域とバック・ゲートとの間の容量値が低減するから、デバイスの性能が向上する。
【００１１】
本発明の一実例では、キャリア空乏ゾーンはバック・ゲートとバック・ゲート誘電体との界面に設けたアモルファス領域である。この実例では、アモルファス領域を形成しうるイオンのイオン打ち込みを使用している。このアモルファス領域によってバック・ゲートが自己整合態様に画定される。これは既存のプロセス・フローに容易に組み込むことができる。
【００１２】
本発明の別の実例では、キャリア空乏ゾーンはバック・ゲートとバック・ゲート誘電体との界面に設けたバブルの層である。このバブルの層はイオン打ち込みとアニールによって形成する。このバブルの層によってバック・ゲートが自己整合態様に画定される。これも既存のプロセス・フローに容易に組み込むことができる。
【００１３】
本発明の別の側面は自己整合プレーナ型ＤＧＦＥＴデバイスに関する。特に、本発明に係るＤＧＦＥＴは次のように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
バック・ゲート上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられたチャネル層と、
前記チャネル層上に設けられたフロント・ゲート誘電体と、
前記チャネル層の一部の上に設けらパターニングされたフロント・ゲートと
を備え、
前記バック・ゲートが、前記バック・ゲートを前記フロント・ゲートに整合させる、キャリア空乏ゾーンを備えている
二重ゲート型電界効果トランジスタ。
【００１４】
本発明に係る自己整合プレーナ型ＤＧＦＥＴはバック・ゲートの表面部分と接触しているバック・ゲート・コンタクトも備えている。
【発明を実施するための最良の形態】
【００１５】
本発明は自己整合プレーナ型ＤＧＦＥＴを製造する方法を提供するとともに本発明に係る方法によって形成した自己整合プレーナ型ＤＧＦＥＴ構造体を提供するものである。次に、図面を参照して本発明を詳細に説明する。留意点を挙げると、図面において、同一の参照符号は同一および対応する構成要素を記述するのに使用している。
【００１６】
まず、図１〜図６に示す実施形態を参照する。図示する実施形態において、キャリア空乏層はアモルファス（非晶質）層である。図１は本発明で使用しうる初期積層二重ゲート構造体を示す図である。初期積層二重ゲート構造体は基板１０を備え、その上に下部絶縁体１２が設けられている。初期積層二重ゲート構造体は次に示すものも備えている。すなわち、下部絶縁体１２上に設けられたバック・ゲート１４、バック・ゲート１４上に設けられたバック・ゲート誘電体１６、バック・ゲート誘電体１６上に設けられたチャネル層１８、チャネル層１８上に設けられたフロント・ゲート誘電体２０、フロント・ゲート誘電体２０上に設けられたフロント・ゲート２２である。
【００１７】
図１に示す積層体の製造は次に示すて手順による。まず、チャネル層１８を備えた転写ウェーハ（transfer wafer）（図示せず）を準備する。チャネル層は転写ウェーハ上に形成してもよいし、転写ウェーハの一部をなしていてもよい。本発明で使用するチャネル層１８は任意の半導体材料、たとえばＳｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、および他のIII-Ｖ族化合物半導体などから成る。ここでは、これらの半導体材料の組み合わせ、歪または無歪、なども考えうる。本発明のこの時点で使用する転写ウェーハはバルクＳｉウェーハまたはＳＯＩ（silicon-on-insulator）を含む別の種類の半導体ウェーハである。チャネル層１８が転写ウェーハの一部でない場合、既存の堆積プロセス（たとえばＣＶＤ（chemical vapor deposition)、プラズマ支援ＣＶＤ、蒸着、または化学溶液堆積（chemical solution deposition）など）によってチャネル層１８を形成する。チャネル層が転写ウェーハの一部である場合、転写ウェーハ上に個別のチャネル層を形成する必要はない。チャネル層１８を転写ウェーハに最初に被着するとき、その厚さは任意である。通常、チャネル層１８の初期厚さは約１ｎｍ〜約１００ｎｍであるが、引き続くボンディング・プロセスを行ったあとでは薄くなる。
【００１８】
次いで、既存の堆積プロセスを用いてチャネル層１８上にバック・ゲート誘電体１６を形成する。あるいは、バック・ゲート誘電体１６は熱成長プロセスで形成する。バック・ゲート誘電体１６は酸化物、窒化物、またはオキシナイトライドから成るが、酸化物誘電体が好ましい（オキシナイトライド（oxynitride）とは、ＯとＮが混合したようなＳｉＯＮ（ＯとＮの比率は可変）膜のことである）。バック・ゲート誘電体１６として使用しうる酸化物の好適な例を次に示すが、これらに限定されない。すなわち、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ3 、ＴｉＯ2 、ペロブスカイト型酸化物、ならびにこれらの組み合わせおよび多層体である。バック・ゲート誘電体１６の厚さは変化しうるが、通常は約０．５ｎｍ〜約２０である。
【００１９】
次いで、既存の堆積プロセス（たとえばＣＶＤ）を用いてバック・ゲート誘電体１６上に導電材料（たとえばポリシリコン）から成るバック・ゲート１４を形成する。バック・ゲート１４の厚さは約５０ｎｍ〜約３００ｎｍである。次いで、既存の堆積プロセスまたは既存の熱成長プロセスを用いてバック・ゲート１４上に下部絶縁体１２を形成する。下部絶縁体１２は酸化物、窒化物、またはオキシナイトライドから成るが、酸化物（たとえばＳｉＯ2 ）が好ましい。下部絶縁体１２の厚さは変化しうるが、通常は約１０ｎｍ〜約２００ｎｍである。
【００２０】
層１８、１６、１４、および１２を備えた転写ウェーハが準備できたら、当業者によく知られた既存のボンディング・プロセスを用いて下部絶縁体１２の露出面を基板１０にボンディングする。ボンディングの後、ボンディング構造体から転写ウェーハ（またはチャネル層を含まない転写ウェーハの部分）を除去してチャネル層１８を露出させる。特に、研磨とエッチングによって転写ウェーハまたはその一部を除去する。研磨とエッチング・プロセスの間に、チャネル層１８は１０ｎｍ未満の厚さにまで薄くなる。本発明では、この薄くなったチャネル層１８の部分をＦＥＴのボディすなわちチャネル領域として使用する。
【００２１】
転写ウェーハを除去しチャネル層１８を薄くした後、既存の堆積プロセスまたは既存の熱酸化プロセスを用いて、薄くしたチャネル層１８上にパッド酸化膜（図示せず）を形成する。どちらの手法を用いるにしても、パッド酸化膜の厚さは通常、約５ｎｍ〜約３０ｎｍであるが、約１０ｎｍ〜約２０ｎｍの厚さが好ましい。
【００２２】
次いで、当業者によく知られた既存の堆積プロセスを用いて、パッド酸化膜上に研磨停止層（特に図示せず）を形成する。研磨停止層は窒化膜および／またはオキシナイトライドから成る。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）研磨停止層の厚さは変化するが、本発明にとってさほど重要ではない。
【００２３】
次いで、構造体中に分離トレンチ開口（図示せず）を形成する。それにはまず、堆積プロセス（たとえばＣＶＤまたはスピン・オン・コート）を用いて、研磨停止層の表面に既存のフォトレジスト（図示せず）を塗布する。次いで、既存のリソグラフィ（露出と現像を含む）によってフォトレジストをパターニングして浅いトレンチ開口を形成するためのパターンを形成する。パターニングしたフォトレジストが整ったら、エッチング・プロセス（たとえばＲＩＥ（reactive-ion etching）、イオン・ビーム・エッチング、プラズマ・エッチングなど）を用いてトレンチ・パターンを構造体に転写する。このエッチング工程の間に、チャネル層１８、バック・ゲート誘電体１６、およびバック・ゲート１４の一部が除去される。エッチングは下部絶縁体１２の表面で停止する。
【００２４】
エッチング工程に続いて、既存の剥離プロセスを用いて、パターニングしたフォトレジストを除去する。その後、熱酸化プロセスを用いてトレンチ酸化膜下敷き（図示せず）を形成してトレンチ開口の少なくとも露出した側壁をを被覆する。次いで、トレンチ酸化膜下敷きを備えた分離トレンチ開口を誘電体トレンチ材料（たとえばＣＶＤ酸化物またはＴＥＯＳ（tetraethylorthosilicate)）で充填した後、研磨停止層まで平坦化して図示するプレーナ構造体を得る。トレンチ充填材料とトレンチ酸化膜下敷きを備えた分離領域５０をたとえば図３に示す。
【００２５】
分離領域を形成した後、エッチング・プロセスを用いて構造体から研磨停止層を除去する。このエッチング・プロセスには酸化膜に対する研磨停止材料除去の選択性の高いものを使用する。本発明のこのエッチングによって、構造体から研磨停止層が除去されて下にあるパッド酸化膜が露出する。たとえば、リン酸を使用すると構造体から研磨停止層を選択的に除去することができる。構造体から研磨停止層を除去したら、露出したパッド酸化膜を選択的に除去してチャネル層１８を露出させる。その際、半導体材料に対して選択性良く酸化膜を除去できる任意のエッチング・プロセスを使用することができる。たとえば、フッ化水素酸を用いると構造体からパッド酸化膜を選択的に除去することができる。
【００２６】
パッド酸化膜を選択的に除去したら、チャネル層１８の露出した表面にフロント・ゲート誘電体２０を形成する。フロント・ゲート誘電体２０はバック・ゲート誘電体１６と同じあるいは異なる誘電体材料から成る。また、フロント・ゲート誘電体２０は既存の任意の堆積プロセス（たとえばＣＶＤ）を用いて形成することができる。フロント・ゲート誘電体２０の厚さは変化しうるが、通常は約０．５ｎｍ〜約３．０ｎｍである。
【００２７】
次いで、既存の堆積プロセスを用いて構造体上にフロント・ゲート２２を形成する。フロント・ゲート２２は導電材料、たとえばポリシリコン、導電性金属、シリサイド、またはこれらの組み合わせから成り、多層を含む。この結果、たとえば図１に示す構造体が得られる。フロント・ゲート２２の好ましい材料はポリシリコンである。
【００２８】
次に、図２に示すように、既存の堆積プロセスを用いてフロント・ゲート２２上にマスク２４（たとえば酸化物、窒化物、オキシナイトライドなど）を形成する。あるいは、マスク２４は熱成長プロセスで形成する。次いで、マスク２４とフロント・ゲート２２をパターニングすると、たとえば図３に示すパターニング済み構造体が得られる。パターニングはパターニング済みのレジスト・マスク（図示せず）とエッチングを用いて行う。このエッチングはフロント・ゲート誘電体２０に対して選択性があるから、フロント・ゲート誘電体２０の上表面で停止する。
【００２９】
本発明のこの時点で、既存のイオン打ち込みとアニールによってソース／ドレイン延長部（extension)とハロー（halo）（特に図示せず）を形成する。あるいは、ソース／ドレイン延長部とハローは本発明に係る方法の後刻において形成してもよい。
【００３０】
次いで、少なくともパターニングしたフロント・ゲート２２とパターニングしたマスク２４の一部の露出した側壁に絶縁スペーサ２６を形成する。この結果、たとえば図４に示す構造体が得られる。絶縁スペーサ２６は任意の絶縁材料、たとえば酸化物、窒化物、オキシナイトライド、またはこれらの任意の組み合わせから成る。絶縁スペーサ２６は絶縁材料を堆積したのちエッチングして形成する。この工程の後、選択エピタキシャル層を形成してソース／ドレイン領域を隆起させる（図示せず）。
【００３１】
本発明のこの時点において、（以前に形成していない場合には）チャネル層１８中に延長領域２８とハロー領域（図示せず）を形成する。次いで、延長領域２８に接続させてソース／ドレイン領域３０を形成する。延長領域２８とソース／ドレイン領域３０を備え結果として得られる構造体をたとえば図５に示す。図５において、矢印はチャネル層１８にイオン打ち込みされるイオンを表わしている。（以前に形成していない場合には）チャネル層１８中への第１のイオン打ち込みで延長領域２８とハロー領域を形成し、第２のイオン打ち込みでソース／ドレイン領域３０を形成する。イオン打ち込みに続いて、構造体をアニールしてイオン打ち込みした領域を活性化させる。ソース／ドレイン領域３０、３０の間の領域をここではチャネル領域と呼ぶ。
【００３２】
図６はバック・ゲート１４の一部にキャリア空乏ゾーン３２を形成した後に結果として得られる構造体を示す図である。図示した実施形態において、キャリア空乏ゾーン３２はバック・ゲート１４の一部をアモルファス化しうるイオンを打ち込んで形成したアモルファス・イオン打ち込み領域である。バック・ゲート１４にキャリア空乏ゾーン３２（すなわちアモルファス領域）を形成しうるイオンの例としては次に示すものがあるが、これらに限定されない。すなわち、Ｎ、Ｆ、Ａｒ、Ｓｉ、Ｇｅなである。しかし、イオンはバック・ゲート１４中のアモルファス領域が引き続くアニール工程中にまったく再成長しないように選択する必要がある。このアニール工程としてはシリサイド化アニール、ＭＥＯＬ（middle end of the line）アニール、およびＢＥＯＬ（back end of the line）アニールなどがある（ＢＥＯＬとはチップ上に配線を施す工程のことである）。Ｎ、Ｆ、およびＡｒはアモルファス層の再成長を顕著に遅らせる。したがって、Ｎ、Ｆ、Ａｒ、および他の任意のアモルファス層成長鈍化元素はアモルファス層の形成にとって好ましい元素である。あるいは、アモルファス層成長鈍化元素以外の元素でアモルファス層を形成した後、アモルファス層成長鈍化元素をアモルファス層にイオン打ち込みしてもよい。ここでのイオン打ち込みはバック・ゲート１４にアモルファス領域を形成しうる既存のイオン打ち込み条件を用いて行う。アモルファス層は最初、バック・ゲート誘電体１６に隣接するソース／ドレイン領域３０を含んでいてもよい。イオン打ち込み条件を最適に選定することにより、埋め込みアモルファス層のソース／ドレイン部分は引き続くアニールの間に最小化またはグローバック（grow back)させることができる（グローバックとは成長して元の状態に戻ることである）。ここでのイオン打ち込み工程はシリサイド化工程の後で行ってもよい。
【００３３】
上記イオン打ち込みはバック・ゲート１４にアモルファス領域を形成しうる既存のイオン打ち込み条件を用いて行う。図６に示すように、キャリア空乏ゾーン３２はバック・ゲート誘電体１６とバック・ゲート１４との界面に形成する。キャリア空乏ゾーン３２によって、バック・ゲート１４は自己整合態様でを画定される。また、キャリア空乏ゾーン３２によって、ソース／ドレイン領域３０とバック・ゲート１４との間の容量値が減少するから、デバイスの性能が向上する。
【００３４】
図７は本発明の第２の実施形態を示す図である。図７では、キャリア空乏ゾーン３２はバック・ゲート１４の一部に形成されたバブルの層である。本発明のこの実施形態では、バック・ゲート１４にバブルの層を形成しうるイオンを打ち込んでキャリア空乏ゾーン３２を形成している。本発明のこの実施形態で使用するのに好適なイオンとしては水素、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅなどがある。バブルの層を形成する際に使用するイオン打ち込み条件は既存のものであり、当業者によく知られている。通常、イオン打ち込みの直後にアニールを行ってバブルを成長させる。このアニールのサーマル・バジェット（thermal budget）は大きいから、バブル形成工程（イオン打ち込みとアニール）は延長部／ハロー形成工程とソース／ドレイン形成工程の前に行うのが望ましい（サーマル・バジェットとは、ウェーハに加える温度の時間積分値のことである）。バブル形成アニールは約９００℃〜約１２００℃の高温で約１秒間〜約６０分間行う。
【００３５】
図８は分離領域５０を備えた、本発明に係る最終的な自己整合プレーナ型ＤＧＦＥＴの構造を示す図である。分離領域５０は上述したようにして形成する。この構造体を形成した後は、バック・ゲート・コンタクトの形成を含む通常のＭＥＯＬプロセスとＢＥＯＬプロセスを行う。
【００３６】
以上、二重ゲートＦＥＴ構造体を１つ形成するものとして本発明を示したが、本発明によれば単一の基板上に複数の二重ゲートＦＥＴ構造体を形成することができる。複数の二重ゲートＦＥＴはすべてキャリア空乏ゾーンとしてアモルファス領域を、あるいはキャリア空乏ゾーンとしてバブルの層を備えている。あるいは、複数の二重ゲートＦＥＴはキャリア空乏ゾーンとしてアモルファス領域を備えた一部のＤＧＦＥＴとキャリア空乏ゾーンとしてバブルの層を備えた一部のＤＧＦＥＴから構成さていてもよい。
【００３７】
以上、特に本発明の好適な実施形態について本発明を示すとともに説明したが、当業者が理解すべき点を挙げると、本発明の本旨と範囲の内で形態と詳細において上述した変形および他の変形をなすことができる。したがって、本発明は上で記述するとともに説明したとおりの形態と詳細に限定されず、特許請求の範囲に示す通りのものである。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態で使用する基本処理工程を（断面図によって）模式的に示す図である。
【図２】本発明の一実施形態で使用する基本処理工程を（断面図によって）模式的に示す図である。
【図３】本発明の一実施形態で使用する基本処理工程を（断面図によって）模式的に示す図である。
【図４】本発明の一実施形態で使用する基本処理工程を（断面図によって）模式的に示す図である。
【図５】本発明の一実施形態で使用する基本処理工程を（断面図によって）模式的に示す図である。
【図６】本発明の一実施形態で使用する基本処理工程を（断面図によって）模式的に示す図である（図示する実施形態ではキャリア空乏ゾーンはアモルファス領域である）。
【図７】本発明の別の実施形態を（断面図によって）模式的に示す図である（図示する実施形態ではキャリア空乏ゾーンはバブルの層である）。
【図８】分離領域を備えた最終構造体を（断面図によって）模式的に示す図である（この図では、図７の実施形態を示している）。
【符号の説明】
【００３９】
１０  基板
１２  下部絶縁体
１４  バック・ゲート
１６  バック・ゲート誘電体
１８  チャネル層
２０  フロント・ゲート誘電体
２２  フロント・ゲート
２４  マスク
２６  絶縁スペーサ
２８  延長領域
３０  ソース／ドレイン領域
３２  キャリア空乏ゾーン
５０  分離領域
【図１】
2004207705.tif 000003
【図２】
2004207705.tif 000004
【図３】
2004207705.tif 000005
【図４】
2004207705.tif 000006
【図５】
2004207705.tif 000007
【図６】
2004207705.tif 000008
【図７】
2004207705.tif 000009
【図８】
2004207705.tif 000010