(57)【要約】【課題】フレキシブルディスプレイの基盤技術となる新しい半導体スイッチング素子として使用できる、低コスト、プロセスの容易な電界効果型トランジスタを提供することを課題とする。【解決手段】隣接するように配置されたゲート電極と半導体層を、ソース電極とドレイン電極で挟む構造の電界効果型トランジスタにより上記課題を解決する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
断面構造において、対向した電極層からなるソース電極及びドレイン電極の間に、ゲート絶縁膜に囲まれたゲート電極と、半導体層とを配置したことを特徴とする電界効果型トランジスタ。
【請求項２】
前記ゲート電極が、２つ以上配置される請求項１に記載の電界効果型トランジスタ。
【請求項３】
前記ゲート電極が、空乏部を少なくとも一部に有する請求項１に記載の電界効果型トランジスタ。
【請求項４】
前記ソース電極又はドレイン電極が、空乏部を少なくとも一部に有する請求項１に記載の電界効果型トランジスタ。
【請求項５】
前記半導体層と前記電極層間にオーミックコンタクト層を配置する請求項１に記載の電界効果型トランジスタ。
【請求項６】
前記半導体層と前記電極層間に不純物半導体層が挿入される請求項１に記載の電界効果型トランジスタ。
【請求項７】
前記半導体層が、有機物からなる層である請求項１に記載の電界効果型トランジスタ。
【請求項８】
前記ソース電極が、基板上に形成され、前記半導体層が、前記基板の表面に対して垂直方向にチャネル領域を備える請求項１に記載の電界効果型トランジスタ。
【請求項９】
スイッチング素子を含む画像表示部を備えた画像表示装置であって、スイッチング素子が、請求項１に記載された電界効果型トランジスタであることを特徴とする画像表示装置。
【請求項１０】
スイッチング素子が、電流駆動型表示素子として用いられ、かつ画像表示装置を構成する１画素に１つ以上用いられる請求項８に記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果型トランジスタ及び画像表示装置に関する。更に詳細には、本発明は、集積回路、ディスプレイ及びシステムに使用できる電界効果型トランジスタ及び画像表示装置に関する。
【０００２】
【従来の技術】
近年、情報技術の発展に伴い、表示媒体の形態も多様化しており、その中でもフレキシブルディスプレイが広告媒体や携帯情報端末等のコンピュータ等のためのキーデバイスとなることが期待されている。
また、表示媒体としては、液晶、有機ＥＬ、電気泳動を利用したディスプレイ等多岐にわたる。これらの表示媒体に対する駆動方法は、マトリクス表示の場合、パッシブ駆動とアクティブ駆動があるが、個々の画素にトランジスタを設けたアクティブ駆動はパッシブ駆動に比べ表示品位は高い。
液晶表示装置や有機ＥＬ装置に用いる電界効果型トランジスタとして基板上にシリコンを半導体層として用いるＴＦＴが主流となっている。これを用いることにより、表示領域をアクティブ駆動することが可能である。
【０００３】
しかし、従来技術である電界効果型トランジスタは、基板の表面に沿って横方向にチャネルを形成し、ソース電極からドレイン電極にキャリアを運ぶ構造をとっている。この構造では、各電極の位置あわせの精度が、トランジスタ特性に影響を及ぼすことが大きな問題になる。
そこで、特開平５−２２６６６１号公報（特許文献１）に示されているように、シリコン基板に溝を掘り込んで形成する縦方向チャネルＭＯＳ構造が提案されている。この構造は、シリコン基板に溝を掘り込んで、その溝にゲート電極を埋め込むと共に、不純物を半導体層に注入拡散させる。それにより、半導体層を伝導体として使用した縦方向チャネルＭＯＳ構造が形成されている。
【０００４】
【特許文献１】
特開平５−２２６６６１号公報
【発明が解決しようとする課題】
上記公報の構造を実現するためには、エッチング、拡散、注入等のプロセスを数回行う必要があり、工程が複雑である。また、使用する基板がシリコン基板に限定されており、プラスチック基板、ガラス基板等のディスプレイ用の基板は使用できない。
【０００５】
【課題を解決するための手段】
本発明は、フレキシブルディスプレイの基盤技術となる新しい半導体スイッチング素子として使用できる、低コスト、プロセスの容易な電界効果型トランジスタを提供する。
かくして本発明によれば、断面構造において、対向した電極層からなるソース電極及びドレイン電極の間に、ゲート絶縁膜に囲まれたゲート電極と、半導体層とを配置したことを特徴とする電界効果型トランジスタが提供される。
更に、本発明によれば、スイッチング素子を含む画像表示部を備えた画像表示装置であって、スイッチング素子が、上記電界効果型トランジスタであることを特徴とする画像表示装置が提供される。
【０００６】
【発明の実施の形態】
本発明は、例えば、図１に示すように、トランジスタの断面構造において、基板６上に、ゲート電極１、ゲート絶縁膜５、ソース電極３、ドレイン電極２及び半導体層４を有している。更に、ソース電極３とドレイン電極２は、対向した電極層で構成され、かつゲート絶縁膜５に囲まれたゲート電極１を挟んでいる。また、ドレイン電極２とソース電極３の間に半導体層４を有している。
本発明による電界効果トランジスタ（ＦＥＴ）のゲート長Ｌは半導体層の膜厚により規定される。本発明では、チャネル長を短くすることができるので、ドレイン電流をドレイン電圧及びゲート電圧に対して指数関数的に変化させることができる。
【０００７】
本発明によるＦＥＴの構造は、図２に示すようにゲート電極１は、ソース電極３及びドレイン電極２と、ゲート絶縁膜５を介して接している。そのため半導体層幅全域をチャネル領域２１として使用可能である。更に、半導体層４の膜厚によりチャネル長Ｌが規定できる上、ドレイン電極２の下部でＦＥＴを形成できることより開口率の制限を受けないこと等の特徴を有する。
半導体層としては、ｐ型、ｎ型、真性半導体、あるいはそれらの組み合わせのいずれも適用できる。半導体層にｐ型半導体を適用した場合、ゲート電極１には、金属もしくは有機導電体の電極が使用できる。なお、半導体層にｎ型半導体を適用した場合、電気伝導に寄与するキャリアとゲート電圧の正負を逆にすればよい。
【０００８】
エンハンスメントタイプのＦＥＴでは、ゲート電極１を接地している場合、ソース電極３を接地して、大きな正電圧をドレイン電極２に印加しない限りソース−ドレイン電極間には電流はほとんど流れない。ゲート電圧がしきい値電圧に達すると、半導体層４とゲート絶縁膜５の界面に静電誘導により電子が蓄積し、図２に示すとおりチャネル領域２１が形成される。蓄積された電子はソース−ドレイン電極間の電界によりドレイン電極側へ流れる。ここで減少した分の電子はソース電極側より供給されるため、結果的にソース電極からドレイン電極へ電子が流れることになる。
【０００９】
また、ゲート電極本数を増やす、平面構造においてゲート電極を蛇行させる、ゲート電極をメッシュ状及び格子状に設ける等してもよい。このようにすることで、ゲート電極側面部の面積を増やすことができるので、それに伴ってチャネル領域も増加する。その結果、ゲート幅Ｗを容易に増やすことができる。従って、Ｌ／Ｗ比を効果的に減少させることが可能となり、従来のＦＥＴの構造に比べオン電流が格段に大きく取れる。
【００１０】
なお、本発明のＦＥＴは、接合型ＦＥＴ（Ｊ−ＦＥＴ）、絶縁ゲートＦＥＴ（ＭＯＳ−ＦＥＴ）を問わない。これらのＦＥＴではピンチオフ電圧及び飽和電流が存在するため静電誘導トランジスタ（ＳＩＴ）に比べオフ電流特性に優れる。Ｌ／Ｗ比が小さくなることよりオン電流が大きくなることに加え、ＳＩＴに比べオフ電流特性が向上することより、オン・オフ比は従来のＦＥＴに比べ格段に向上し、表示デバイスをはじめとする幅広い応用が期待できる。
以下に本発明の実施の形態を図１〜１４を参照しつつ、説明するが、本発明はこれら実施の形態により限定されない。
【００１１】
（実施の形態１）
実施の形態１を図１〜９を用いて説明する。
図１は、実施の形態１において作製する絶縁ゲートＦＥＴ（ＭＯＳ−ＦＥＴ）の素子構造を示した図である。図３は、実施の形態１の概略図である。なお、実施の形態１においては、半導体層としてｐ型半導体からなる層を適用した場合の絶縁ゲートＦＥＴについて開示する。図４（ａ）〜図５（ｄ）にこの実施の形態において用いるプロセスの概念図を示す。
【００１２】
まず、図４（ａ）に示すように、絶縁性の基板３０６、例えば０．７ｍｍ厚の透明ガラス基板上にＴｉ／Ａｌ／Ｔｉをそれぞれ３０／１５０／３０ｎｍの膜厚でスパッタリングし、フォトリソグラフィとドライエッチングで、ソース電極３０３にパターニングする。なお、成膜方法は、スパッタリング以外に、蒸着、めっき法等でもよく、またエッチングは、ドライ法以外に、ウェット法を用いることもできる。
【００１３】
その上に、図４（ｂ）に示すように、ソース電極を覆うように、スピンコート法等によってＰＭＭＡ等のゲート絶縁膜３０５を７５０ｎｍの膜厚で成膜する。更にそのゲート絶縁膜３０５上にゲート電極３０１となるＴｉ／Ａｌ／Ｔｉを１５０／２００／１５０ｎｍの膜厚でスパッタリングし、図４（ｃ）に示すようにフォトリソグラフィとドライエッチングでパターニングする。なお、成膜方法は、スパッタリング以外に、蒸着、めっき法等でもよく、またエッチングは、ドライ法以外に、ウェット法を用いることもできる。
続けて、図４（ｄ）に示すように、ゲート電極上部、側面ともに絶縁するために、スピンコート法等によってＰＭＭＡ等の有機絶縁体３０９を７５０ｎｍの膜厚で成膜する。
【００１４】
次いで、図４（ｅ）に示すように、Ｏ２ガスを主体としたエッチングガスによりゲート電極３０１を包囲するように有機絶縁体３０９をドライエッチング加工する。なお、ゲート側面に絶縁体を形成しやすいように、ゲート電極３０１にテーパをもたせてもよい。
次に、図５（ａ）に示すように、ペンタセン等の有機の半導体層３０４をマスク蒸着により２μｍの膜厚で形成する。
続けて、素子間の分離のため図５（ｂ）に示すように、ＰＭＭＡ等の有機絶縁体３１２をスピンコート等により２．５μｍの膜厚で成膜する。
【００１５】
図５（ｃ）に示すように、Ｏ２ガスを主体としたエッチングガスによりドライエッチングを行い平坦化する。
更に、Ｔｉ／Ａｌ／Ｔｉをそれぞれ３０／１５０／３０ｎｍの膜厚でスパッタリングし、フォトリソグラフィとドライエッチングで、ドレイン電極３０２を形成する。
以上の工程により、図５（ｄ）のような絶縁ゲートＦＥＴ（ＭＯＳ−ＦＥＴ）構造が完成する。
上記実施の形態の類似構造について以下で説明する。
【００１６】
上記実施の形態ではゲート電極は直方体であるが、形状は問わない。例えば、断面で言えば円筒形、テーパのついた形状等が挙げられる。また、ゲート電極への配線の平面形状としては蛇行形状、分枝形状等が挙げられる。更に、ゲート電極は少なくとも１本ありさえすれば本数は問わない。チャネルとなる部位が存在すればよいため、ゲート電極の本数が２本以上の複数本であっても、ゲート電極の平面形状がストライプ状、メッシュ状、格子状等のマトリクス状になっていても構わない。例として、ゲート本数を３本にしたものを図６に、これをマトリクス状に配列したものの平面図を図７に示す。図７のＡ−Ａ’部の断面構造が図６に相当する。
【００１７】
ソース電極及びドレイン電極についても、形状は問わない。例えば図８に示すように、ソース電極４０３あるいはドレイン電極４０２の一部が抜けている構造になっていても構わない。これは、抜けている部分が半導体層のチャネル領域に関与していないためである。
半導体層の層数は問わない。例えば図９のように、半導体層４０８に真性半導体を用い、電極に接する半導体層４０７をｎ型半導体層（不純物半導体層）にし、オーミックコンタクトにすることが望ましい。このｎ型半導体層は、オーミックコンタクト層としての役割を有する。
【００１８】
次に、この実施の形態にて使用される各材料について開示する。
ソース電極、ドレイン電極に関しては、半導体層とオーミック接触できるものが好ましい。また、ショットキー接合になってしまうものでもその障壁が低いものであれば十分使用できる。金属、有機導電材料のどちらにも限定されるものではない。金、白金、アルミニウム、ニッケル、銅、チタン、タンタル、モリブデン等の金属材料が選択できる。また、導電性の有機物、ＰＥＤＯＴ、ポリアニリン等が使用できる。好ましくは、半導体層にキャリア注入しやすくするために、電極の仕事関数と半導体材料のフェルミ準位が近いものがより好ましい。
【００１９】
ゲート電極には、金属、ｎ型半導体、ｐ型半導体が使用できる。半導体の場合、電極形成後に、ドーピングする方法と、あらかじめドーピングした材料を使う場合がある。ゲート電極に金属材料を使う場合は、ゲート絶縁膜を介して半導体層に接触する。このときの電極材料は、金、白金、アルミニウム、ニッケル、銅、チタン、クロム等が使用できる。また、ゲート絶縁膜を介して、ｐ型、ｎ型半導体をゲート電極に使うことも可能である。このときは、ｐチャネルＦＥＴでは、ｐ型半導体、ｎチャネルＦＥＴでは、ｎ型半導体をゲート電極に使うことがより好ましい。
【００２０】
チャネル層は、アモルファスシリコン半導体、ポリシリコン半導体、結晶シリコン半導体、連続結晶粒界半導体、有機半導体等が使用できる。好ましくは、有機半導体である。この理由としては、塗布等の簡易なプロセスが使える点、フレキシブルディスプレイを想定する場合は曲げ等の耐応力性がある点である。その材料として、ペンタセン、テトラセン、アントラセン、ピレン等のアセン系材料、ポリアセン、ポリフェナントレン等のポリアセン系材料、ポリフェニレン、ポリナフタレン、ポリアントラセン等の芳香族共役ポリマー、ポリピロール、ポリチオフェン、ポリイソチアナフテン、ポリイソナフトチオフェン、ポリフラン、ポリセレノフェン、ポリテルロフェン等のヘテロ環式共役ポリマーがある。これらは、溶媒に溶解させて、塗布又は印刷で半導体層を形成できる。また、分子量が低いものについては、蒸着によって半導体層を形成できる。
【００２１】
ゲート電極とチャネル層の間に形成されるゲート絶縁膜は、ゲート電極からチャネル層への漏れ電流が小さく、膜厚は薄く、絶縁膜の誘電率は、高いものが好ましい。例えば、無機の絶縁膜、ＳｉＯｘ、ＳｉＮｘ膜等が使用できる。また、スピンオングラス膜（ＳＯＧ）も使用できる。有機物を半導体層に使用する場合は、ゲート絶縁膜も有機物が好ましい。例えば、無機の絶縁膜の表面に自己組織化膜（Ｓｅｌｆ  Ａｓｓｅｍｂｌｅ  Ｍｏｎｏｌａｙｅｒ：ＳＡＭ）を配置することも効果的であり、このＳＡＭ膜としては、シランカップリング剤等が有効である。また、ゲート絶縁膜自身に有機物を使う場合、ポリビニルフェノール、ノボラック樹脂、ポリメタクリレート、ポリメチルメタクリレート等が使用できる。これらの材料で、パターニングできるものは、製造工程を簡略化できうるために、より好ましい。
【００２２】
基板としては、ガラス基板、プラスチック基板、シリコン基板等が使用できる。より好ましくは、処理工程によって、寸法変化が少ないものがよい。また、基板コストを下げるため、完成したデバイスにフレキシビリティを有させるために、折り曲げ可能なものがより好ましい。具体的には、ＰＥＳ基板、ポリイミド基板、ＰＥＴ基板等が使用できる。
【００２３】
（実施の形態２）
図１０には、有機ＥＬ素子（発光素子）及びそれを電流駆動するための装置の等価回路図が概念的に示されている。
有機ＥＬ素子は電流駆動型の発光素子であり、その有機ＥＬを駆動するためには十分なオン電流及び電流を面内に均一にする必要がある。従って、ＦＥＴを一画素に２つ以上作製することが考えられる。ここでは例としてＦＥＴを２つ作製する方法を開示する。
【００２４】
図１０において、１３は発光素子である有機ＥＬ素子、１４は有機ＥＬ素子１３への電流制御用のトランジスタ、１５はトランジスタ１４のゲート・ソース間電圧を決定するコンデンサ、１６はコンデンサ１５に信号電圧を供給するスイッチングトランジスタ、１７はスイッチングトランジスタ１６を選択する走査信号を供給するゲートバスライン、１８はゲートバスライン１７がオンとされ選択されたスイッチングトランジスタ１６を介してコンデンサ１５に電荷を供給するソースバスライン、１９は有機ＥＬ素子１３に電流を供給するために固定されたグラウンド（ＧＮＤ）電極、２０はソースバスライン１８との間の電位差でトランジスタの動作点を決定する共通電極である。
【００２５】
図１１は図１０の等価回路の一部を本発明により構成した実施の形態である。
図１１では、トランジスタは２箇所に配置されており、点線で囲った左側のトランジスタはスイッチングトランジスタ５００、点線で囲った右側のトランジスタは電流制御用のトランジスタ５２０を示す。有機ＥＬ素子は電流制御用トランジスタのドレイン電極上部に配置される。この図１１を真上から見たものを図１２に示す。図１２中の破線Ｂ−Ｂ’の断面が図１１に相当する。コンデンサ１５を電流制御用のトランジスタ５２０のゲートバスラインとグラウンド共通電極間で形成する。
【００２６】
実施の形態２において、この装置を作製するプロセスの概念図を図１３（ａ）〜図１４（ｄ）に示す。条件の詳細については、実施例１で開示した手法と同様の手法で、作製できる。ここでは、詳細な条件等は除いて、簡素的に説明する。
まず、図１３（ａ）において、絶縁性の基板６０６（例えばガラス基板）上にアルミニウム（Ａｌ）を主体とする金属をスパッタリング、蒸着、めっき法等で堆積する。次に、得られた金属膜をフォトリソグラフィとドライ又はウェットエッチングで、スイッチングトランジスタのソース電極６０３及び電流制御トランジスタのソース電極６１９に形成する。
【００２７】
それらの上に、図１３（ｂ）に示すようにスピンコート法等によってＰＭＭＡ等のゲート絶縁膜６０５を堆積し、ソース電極６０３及び電流制御トランジスタのソース電極６１９を覆う。更にそのゲート絶縁膜６０５上にゲート電極６０１となるアルミニウムを主体とする金属をスパッタリング、蒸着、めっき法等で堆積する。
次に、図１３（ｃ）に示すように、得られた金属膜をフォトリソグラフィとドライ又はウェットエッチングでスイッチングトランジスタのゲート電極６０１及び電流制御用トランジスタのゲート電極６２２及びゲート電極６０１及び６２２の下にあるゲート絶縁膜６０５をパターニングする。
【００２８】
次に、図１３（ｄ）に示すように、ゲート電極上部、側面ともに絶縁するために、スピンコート法等によってＰＭＭＡ等の有機絶縁体６０９を堆積する。
更に、図１３（ｅ）に示すように、エッチングによりゲート電極６０１及び６２２を包囲するゲート絶縁膜を形成する。なお、ゲート側面に絶縁膜が形成しやすいように、ゲート電極にテーパを持たせてもよい。
次に、図１３（ｆ）に示すように、ペンタセン等の半導体層６０４をマスク蒸着にて形成する。ポリチオフェン等の高分子半導体の場合はスピンコート法やインクジェット法等により半導体層を作製する。
続けて、素子間の分離のため図１４（ａ）に示すように、ＰＭＭＡ等の有機絶縁体６１２をスピンコート等により堆積する。
【００２９】
更に、図１４（ｂ）に示すようにエッチングにて平坦化する。
その後に、図１４（ｃ）のように、スイッチングトランジスタのドレイン電極６０２と電流制御トランジスタのゲート電極６２２のコンタクトのために、電流制御トランジスタのゲート電極上にコンタクトホール６１１をフォトリソグラフィとドライエッチングにてパターニングする。
最後に、アルミニウム（Ａｌ）を主体とする金属をスパッタリング、蒸着、めっき法等で堆積し、フォトリソグラフィとドライ又はウェットエッチングで、スイッチングトランジスタのドレイン電極６０２及び電流制御用トランジスタのドレイン電極６２３を形成する。
【００３０】
以上の工程により、図１４（ｄ）のようなＦＥＴ構造が完成する。
なお、実施の形態２では発光素子として有機ＥＬ素子を用いたが、本発明はこれに限らず、電流値により輝度が決定する例えば無機ＥＬ素子のような発光素子を用いても構わない。
また、実施の形態２では半導体層はペンタセンを用いているが、チャネル極性はｐ型、ｎ型を問わない。
【００３１】
また、実施の形態２の類似の構造としては、実施の形態１と同様、ゲート電極形状、本数、ソース・ドレイン電極形状は問わない。更に、実施の形態２ではＭＯＳ−ＦＥＴを例にしたが、実施の形態１と同様、Ｊ−ＦＥＴでも構わない。更には、半導体層数についても実施の形態１と同様に問わない。
また、実施の形態２ではトランジスタを２つ用いた構造について述べたが、本発明はこれに限らず、２つ以上のトランジスタを用いた場合も同様である。また、実施の形態２ではトランジスタはいずれも実施の形態１で述べたソース・ドレイン電極を基板に対して垂直方向に積層した構造をとっているが、少なくとも１つのトランジスタが垂直方向に積層した構造を取り、オン・オフ電流特性に優れていれば構わない。
【００３２】
【発明の効果】
本発明の電界効果型トランジスタにより、断面における同一層内にソース電極及びドレイン電極を作製する構造では達成し得ないＬ／Ｗ比を得ることが可能となる。更には静電誘導型トランジスタでは達成し得ないオフ電流を得ることが可能となる。よって、本発明の電界効果型トランジスタを使用すれば、高性能アクティブマトリクスディスプレイが実現できる。
【図面の簡単な説明】
【図１】実施の形態１を示す電界効果トランジスタの構造図である。
【図２】実施の形態１を示す電界効果トランジスタを真上から見た構造図である。
【図３】実施の形態１を示す電界効果トランジスタの概略図である。
【図４】実施の形態１を示す電界効果トランジスタを製造するプロセスを示す説明図である。
【図５】実施の形態１を示す電界効果トランジスタを製造するプロセスを示す説明図である。
【図６】実施の形態１を示す電界効果トランジスタの構造図である。
【図７】実施の形態１を示す電界効果トランジスタの構造図である。
【図８】実施の形態１を示す電界効果トランジスタの構造図である。
【図９】実施の形態１を示す電界効果トランジスタの構造図である。
【図１０】実施の形態２を説明するための等価回路図である。
【図１１】実施の形態２を示す発光素子を電流駆動する装置の構造図である。
【図１２】実施の形態２を示す発光素子を電流駆動する装置の真上から見た構造図である。
【図１３】実施の形態２を示す電流駆動装置を製造するプロセスを示す説明図である。
【図１４】実施の形態２を示す電流駆動装置を製造するプロセスを示す説明図である。
【符号の説明】
１、３０１、４０１、６０１、６２２  ゲート電極
２、３０２、４０２、６０２、６２３  ドレイン電極
３、３０３、４０３、６０３、６１９  ソース電極
４、３０４、４０４、４０７、４０８、６０４  半導体層
５、３０５、４０５、６０５  ゲート絶縁膜
６、３０６、４０６、６０６  基板
１３  有機ＥＬ素子
１４、５２０  電流制御用のトランジスタ
１５  コンデンサ
１６、５００  スイッチングトランジスタ
１７  ゲートバスライン
１８  ソースバスライン
１９  ＧＮＤ電極
２０  共通電極
２１  チャネル領域
３０９、３１２、６０９、６１２  有機絶縁体
６１１  コンタクトホール
【図１】
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【図２】
2004259763.tif 000004
【図３】
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【図４】
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【図５】
2004259763.tif 000007
【図６】
2004259763.tif 000008
【図７】
2004259763.tif 000009
【図８】
2004259763.tif 000010
【図９】
2004259763.tif 000011
【図１０】
2004259763.tif 000012
【図１１】
2004259763.tif 000013
【図１２】
2004259763.tif 000014
【図１３】
2004259763.tif 000015
【図１４】
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