(57)【要約】【課題】短絡異常の発生から回路保護動作への応答時間を速くすることができる電圧制御型駆動素子の駆動装置を提供する。【解決手段】駆動・保護装置は、ゲート電源供給線３からの電力を駆動パルス信号Ｓｄｐに基づいてスイッチ素子Ｑ１のゲート端子Ｇに印加して、スイッチ素子Ｑ１のスイッチング動作を制御するバッファ回路２を備える。駆動・保護装置は、スイッチ素子Ｑ１のゲート電圧ＶＧＥの時間変化量を検出すると共に、バッファ回路２における入力端子電圧の時間変化量を検出し、これら検出された電圧時間変化量に基づいて、スイッチ素子Ｑ１のゲート短絡故障を検出する。【選択図】      図１
2004282959.tif 000002
【特許請求の範囲】
【請求項１】
駆動電源からの電力を駆動パルスに基づいて電圧制御型駆動素子のゲート端子に印加して、前記電圧制御型駆動素子のスイッチング動作を制御する制御回路と、
前記電圧制御型駆動素子のゲート電圧の時間変化量を検出する第１の電圧変化量検出手段と、
前記制御回路における入力端子電圧の時間変化量を検出する第２の電圧変化量検出手段と、
前記第１の電圧変化量検出手段と前記第２の電圧変化量検出手段とによって検出された時間変化量に基づいて、前記電圧制御型駆動素子のゲート短絡故障を検出する故障検出手段とを備えることを特徴とする電圧制御型駆動素子の駆動装置。
【請求項２】
前記故障検出手段によって前記電圧制御型駆動素子のゲート短絡故障が検出された場合に前記駆動電源から前記制御回路へ入力して消費される消費電流を制限する制限手段を更に備えることを特徴とする請求項１に記載の電圧制御型駆動素子の駆動装置。
【請求項３】
前記第１の電圧変化量検出手段は、前記ゲート端子に接続された第１のコンデンサと、一端が前記第１のコンデンサに接続されると共に他端が接地された第１の抵抗とからなり、
前記第２の電圧変化量検出手段は、前記制御回路における入力端子に接続された第２のコンデンサと、一端が前記第２のコンデンサに接続されると共に他端が接地された第２の抵抗とからなり、
前記故障検出手段は、前記第１のコンデンサと前記第１の抵抗との間の電圧と、前記第２のコンデンサと前記第２の抵抗との間の電圧とを比較し、前記電圧制御型駆動素子のゲート短絡故障を検出することを特徴とする請求項１又は請求項２に記載の電圧制御型駆動素子の駆動装置。
【請求項４】
前記故障検出手段は、前記第１のコンデンサと前記第１の抵抗との間の電圧と、前記第２のコンデンサと前記第２の抵抗との間の電圧とを入力し、これら電圧の差分を増幅して出力する差動増幅器であり、
前記制限手段は、前記差動増幅器の出力に応じて、前記消費電流を制限することを特徴とする請求項２又は請求項３に記載の電圧制御型駆動素子の駆動装置。
【請求項５】
前記制限手段は、前記駆動電源にエミッタ端子が接続されると共にコレクタ端子が前記制御回路に接続されたＰＮＰトランジスタであり、
前記ＰＮＰトランジスタは、前記差動増幅器の出力をベース端子に入力し、前記差動増幅器の出力に応じて、前記消費電流を制限することを特徴とする請求項４に記載の電圧制御型駆動素子の駆動装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、駆動パルスに基づいて電圧制御型駆動素子をスイッチング制御して、負荷に電力供給をするための電圧制御型駆動素子の駆動装置に関する。
【０００２】
【従来の技術】
従来より、電圧制御型駆動素子をスイッチング駆動する駆動回路では、電圧制御型駆動素子のスイッチング時間を短縮して損失を低減させるために、スイッチング時のゲートに対する電荷の充放電を迅速に行う必要があることが知られている。このため、電圧制御型駆動素子には、大きなゲート電流を供給する必要がある。
【０００３】
しかしながら、電圧制御型駆動素子のゲート端子とエミッタ端子との間が短絡によって故障した場合には、ゲート電流が流れる経路の回路素子やゲート電源へのダメージが大きくなってしまう。したがって、上述した回路素子等の破壊を回避するために、ゲート端子とエミッタ端子との間の故障を検出する動作を迅速に行うと共に、ゲート端子に供給する電流の制限を行う等の保護動作を行う必要がある。
【０００４】
このような電圧制御型駆動素子のゲート端子とエミッタ端子との間の故障に対する対策としては、例えば下記の特許文献１に記載された技術が提案されている。
【０００５】
この特許文献１に記載された駆動装置は、電圧制御型駆動素子を駆動する際に発生するゲート電圧を整流してフィルタ回路に出力し、このフィルタ回路の出力に基づいて、ゲート−エミッタ間の短絡故障を検出するものである。
【０００６】
【特許文献１】
特開平９−２８５１０４号公報
【０００７】
【発明が解決しようとする課題】
ところで、特許文献１に記載された駆動装置による従来の短絡故障検出手法では、電圧制御型駆動素子のスイッチング動作時に、ゲート電圧が正電源から負電源へと切り替わる動作、又はゲート電圧が負電源から正電源へと切り替わる動作を行うので、整流回路で整流されたゲート電圧がスイッチングの過渡期間停止してしまう。このため、この短絡故障検出手法においては、整流されたゲート電圧が低下しないように、フィルタ回路によってゲート電圧低下を抑制して誤検出を防止する構成としている。
【０００８】
しかしながら、この短絡故障検出手法においては、フィルタの時定数以内に発生するゲート端子とエミッタ端子との間の短絡故障を検出することができないので、短絡故障が発生してからの検出時間が遅延してしまうという問題があった。
【０００９】
そこで、本発明は、上述した実情に鑑みて提案されたものであり、短絡異常の発生から回路保護動作への応答時間を速くすることができる電圧制御型駆動素子の駆動装置を提供するものである。
【００１０】
【課題を解決するための手段】
本発明では、電圧制御型駆動素子のゲート電圧の時間変化量と、制御回路における入力端子電圧の時間変化量とを検出し、これら電圧時間変化量に基づいて、電圧制御型駆動素子のゲート短絡故障を検出することで、上述の課題を解決する。
【００１１】
【発明の効果】
本発明に係る電圧制御型駆動素子の駆動装置によれば、短絡異常の発生から回路保護動作への応答時間を速くすることができ、また、駆動電源が単電源であるシステムにも適用することができる。
【００１２】
【発明の実施の形態】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
【００１３】
本発明は、電圧制御型駆動素子の１つである絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ；以下、ＩＧＢＴという。）を用いて所定の負荷を駆動する際の駆動回路及びその保護回路からなる負荷駆動回路に適用される。
【００１４】
［負荷駆動回路の構成］
この負荷駆動回路は、図１に示すように、例えばＩＧＢＴで構成された電圧制御型駆動素子であるスイッチ素子Ｑ１をオンオフ制御して、負荷駆動電源ＶＢから負荷１に電力供給をして駆動させるものである。
【００１５】
負荷１は、一方端が負荷駆動電源ＶＢと接続されると共に、他方端がスイッチ素子Ｑ１を介して接地端子に接続されている。また、この負荷１は、スイッチ素子Ｑ１のコレクタ端子Ｃに接続されている。この負荷１は、スイッチ素子Ｑ１のオンオフ動作によって供給される電源で駆動されるように構成されている。
【００１６】
スイッチ素子Ｑ１は、ゲート端子Ｇにゲート抵抗Ｒ１及びバッファ回路２が接続され、当該ゲート抵抗Ｒ１及びバッファ回路２を介して、ゲート端子Ｇがゲート電源供給線３に接続されると共に、エミッタ端子Ｅが接地されて構成されている。このスイッチ素子Ｑ１は、ゲート電源供給線３によって生成されるゲート電源消費電流Ｉｃｃをバッファ回路２及びゲート抵抗Ｒ１を介してゲート電流Ｉｇとしてゲート端子に入力してオンオフ動作する。
【００１７】
このゲート電流Ｉｇは、入力電源４（スイッチ素子Ｑ１を駆動するための駆動電源）がＰＮＰトランジスタＱ２により制限されたゲート電源消費電流Ｉｃｃがバッファ回路２及びゲート抵抗Ｒ１を通過することで生成されてゲート端子Ｇに供給される。ＰＮＰトランジスタＱ２は、入力電源４とスイッチ素子Ｑ１のゲート駆動用の電源であるゲート電源供給線３との間に接続される。より具体的には、ＰＮＰトランジスタＱ２は、エミッタ端子が入力電源４に接続されると共にコレクタ端子がゲート電源供給線３を介してバッファ回路２に接続される。このＰＮＰトランジスタＱ２は、後述する故障検出手段としてのオペアンプＩ１の出力をベース端子にて入力し、このオペアンプＩ１の出力に応じて、ゲート電源消費電流Ｉｃｃを制限する。
【００１８】
バッファ回路２は、ゲート電源供給線３からの電力を駆動パルス信号Ｓｄｐに基づいてスイッチ素子Ｑ１のゲート端子Ｇに印加して、スイッチ素子Ｑ１のスイッチング動作を制御する制御回路である。
【００１９】
具体的には、このバッファ回路２は、ゲート電源供給線３と接地端子との間にコンプリメンタリ構成とされるＰ型金属酸化物半導体電界効果トランジスタ（Ｐｃｈ−  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；以下、Ｐｃｈ−ＭＯＳＦＥＴという。）Ｑ３及びＮ型金属酸化物半導体電界効果トランジスタ（Ｎｃｈ−  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；以下、Ｎｃｈ−ＭＯＳＦＥＴという。）Ｑ４と、同じくゲート電源供給線３と接地端子との間にコンプリメンタリ構成とされるＰｃｈ−ＭＯＳＦＥＴＱ５及びＮｃｈ−ＭＯＳＦＥＴＱ６とから構成される。また、バッファ回路２は、抵抗Ｒ７を介してＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）５と接続される。
【００２０】
このバッファ回路２は、ＣＰＵ５から供給される駆動パルス信号Ｓｄｐを抵抗Ｒ７を介して入力し、Ｐｃｈ−ＭＯＳＦＥＴＱ３及びＮｃｈ−ＭＯＳＦＥＴＱ４によって反転増幅して出力する。さらに、バッファ回路２は、これらＰｃｈ−ＭＯＳＦＥＴＱ３及びＮｃｈ−ＭＯＳＦＥＴＱ４からの出力信号を、Ｐｃｈ−ＭＯＳＦＥＴＱ５及びＮｃｈ−ＭＯＳＦＥＴＱ６によって反転増幅して出力する。これにより、このバッファ回路２は、ＣＰＵ５から供給される駆動パルス信号Ｓｄｐを増幅すると同時にインピーダンス変換する。
【００２１】
また、バッファ回路２に駆動パルス信号Ｓｄｐが入力されている時に、ゲート電圧ＶＧＥの時間変化量を検出するために、スイッチ素子Ｑ１におけるゲート端子Ｇと接地端子との間に、第１の電圧変化量検出手段としてのカップリング用のコンデンサＣ１と抵抗Ｒ２とが接続される。より具体的には、スイッチ素子Ｑ１におけるゲート端子Ｇに接続された第１のコンデンサＣ１と、一端がコンデンサＣ１に接続されると共に他端が接地された第１の抵抗Ｒ２とから第１の電圧変化量検出手段が構成される。
【００２２】
同様に、バッファ回路２における入力端子の端子電圧Ｖｂｉｎ、すなわち、内部のＮｃｈ−ＭＯＳＦＥＴＱ４におけるゲート端子と接地端子との間に発生する電圧の変化を検出するために、バッファ回路２における入力端子と接地端子との間に、第２の電圧変化量検出手段としてのカップリング用のコンデンサＣ２と抵抗Ｒ４とが接続される。より具体的には、バッファ回路２における入力端子に接続された第２のコンデンサＣ２と、一端がコンデンサＣ２に接続されると共に他端が接地された第２の抵抗Ｒ４とから第２の変化量検出手段が構成される。
【００２３】
そして、バッファ回路２における入力端子の端子電圧Ｖｂｉｎとスイッチ素子Ｑ１のゲート電圧ＶＧＥとの変化を検出するための抵抗Ｒ４及び抵抗Ｒ２は、それぞれ、抵抗Ｒ５及び抵抗Ｒ３を介して、オペアンプＩ１における入力プラス端子及び入力マイナス端子に接続される。
【００２４】
また、オペアンプＩ１における入力マイナス端子と出力端子との間には抵抗Ｒ６が接続される。これにより、オペアンプＩ１における入力プラス端子の端子電圧Ｖ（＋）と入力マイナス端子の端子電圧Ｖ（−）との差分は、抵抗Ｒ６によって決まる増幅率で増幅される。
【００２５】
さらに、ＰＮＰトランジスタＱ２のベース電流を制限するために、オペアンプＩ１における出力端子とＰＮＰトランジスタＱ２におけるベース端子との間に、抵抗Ｒ８が接続される。
【００２６】
［負荷駆動回路の動作］
このような構成とされる負荷駆動回路における各部は、ＣＰＵ５からバッファ回路２に駆動パルス信号Ｓｄｐが入力されると、図２に示すように動作する。
【００２７】
なお、図２には、ＣＰＵ５から供給される駆動パルス信号Ｓｄｐ（図２（ａ））と、バッファ回路２における入力端子の端子電圧Ｖｂｉｎ（図２（ｂ））と、Ｐｃｈ−ＭＯＳＦＥＴＱ３、Ｎｃｈ−ＭＯＳＦＥＴＱ４、Ｐｃｈ−ＭＯＳＦＥＴＱ５、及びＮｃｈ−ＭＯＳＦＥＴＱ６のそれぞれの動作状態（図２（ｃ））と、バッファ回路２における出力端子の端子電圧Ｖｂｏｕｔ（図２（ｄ））と、ゲート電源供給線３から供給されるゲート電流Ｉｇ（図２（ｅ））と、スイッチ素子Ｑ１のゲート電圧ＶＧＥ（図２（ｆ））と、スイッチ素子Ｑ１の動作状態（図２（ｇ））と、オペアンプＩ１における入力マイナス端子の端子電圧Ｖ（−）（図２（ｈ））と、オペアンプＩ１における入力プラス端子の端子電圧Ｖ（＋）（図２（ｉ））と、オペアンプＩ１における出力端子の端子電圧Ｖｏｕｔ（図２（ｊ））と、ゲート電源消費電流Ｉｃｃ（図２（ｋ））とについての時間変化を示している。ここで、図２に示すゲート電流Ｉｇ及びゲート電源消費電流Ｉｃｃは、ともに、ゲート電源供給線３からスイッチ素子Ｑ１へと流れる方向を正（＋）とし、スイッチ素子Ｑ１から接地端子へと流れる方向を負（−）としている。
【００２８】
［正常時のターンオン動作］
まず、スイッチ素子Ｑ１に故障が発生しておらず正常である場合におけるターンオン動作について説明する。
【００２９】
負荷駆動回路においては、ＣＰＵ５からバッファ回路２に対して駆動パルス信号Ｓｄｐが入力され、当該駆動パルス信号Ｓｄｐがローレベルからハイレベルになる時間ｔ１において（図２（ａ））、バッファ回路２の入力端子に端子電圧Ｖｂｉｎが印加されることで（図２（ｂ））、バッファ回路２内のＮｃｈ−ＭＯＳＦＥＴＱ４がオフ状態からオン状態となる（図２（ｃ））。また、負荷駆動回路においては、Ｎｃｈ−ＭＯＳＦＥＴＱ４がオン状態となるのに応じて、Ｐｃｈ−ＭＯＳＦＥＴＱ５もオフ状態からオン状態となる（図２（ｃ））。なお、このとき、Ｐｃｈ−ＭＯＳＦＥＴＱ３及びＮｃｈ−ＭＯＳＦＥＴＱ６は、ともに、オン状態からオフ状態となる（図２（ｃ））。
【００３０】
これにより、バッファ回路２からの出力信号（端子電圧Ｖｂｏｕｔ）は、ハイレベルとなり（図２（ｄ））、スイッチ素子Ｑ１におけるゲート端子Ｇには、ゲート電源供給線３からＰｃｈ−ＭＯＳＦＥＴＱ５を介してゲート電流Ｉｇが流れ込む（図２（ｅ））。
【００３１】
そして、負荷駆動回路においては、このゲート電流Ｉｇにより、スイッチ素子Ｑ１のゲート電圧ＶＧＥが所定の時定数をもって上昇し（図２（ｆ））、スイッチ素子Ｑ１がオン状態となる（図２（ｇ））。これにより、負荷駆動電源ＶＢが接地端子と導通状態となり、負荷１に負荷駆動電源ＶＢからの電力が印加されることになる。なお、スイッチ素子Ｑ１におけるゲート端子Ｇとエミッタ端子Ｅとの間は、コンデンサ容量と考えることができるので、ゲート電流Ｉｇは、正方向への微分波形形状となる（図２（ｅ））。
【００３２】
［正常時のターンオフ動作］
つぎに、スイッチ素子Ｑ１に故障が発生しておらず正常である場合におけるターンオフ動作について説明する。
【００３３】
負荷駆動回路においては、駆動パルス信号Ｓｄｐがハイレベルからローレベルになる時間ｔ２において（図２（ａ））、バッファ回路２の端子電圧Ｖｂｉｎが低下することで（図２（ｂ））、バッファ回路２内のＰｃｈ−ＭＯＳＦＥＴＱ３がオフ状態からオン状態となる（図２（ｃ））。また、負荷駆動回路においては、Ｐｃｈ−ＭＯＳＦＥＴＱ３がオン状態となるのに応じて、Ｎｃｈ−ＭＯＳＦＥＴＱ６もオフ状態からオン状態となる（図２（ｃ））。なお、このとき、Ｎｃｈ−ＭＯＳＦＥＴＱ４及びＰｃｈ−ＭＯＳＦＥＴＱ５は、ともに、オン状態からオフ状態となる（図２（ｃ））。
【００３４】
これにより、スイッチ素子Ｑ１におけるゲート端子Ｇからは、Ｎｃｈ−ＭＯＳＦＥＴＱ６を介して接地端子方向へとゲート電流Ｉｇが流れることになる（図２（ｅ））。
【００３５】
そして、負荷駆動回路においては、このゲート電流Ｉｇにより、スイッチ素子Ｑ１のゲート電圧ＶＧＥが所定の時定数をもって下降し（図２（ｆ））、スイッチ素子Ｑ１がオフ状態となる（図２（ｇ））。これにより、負荷駆動電源ＶＢと接地端子とが遮断状態となり、負荷１に負荷駆動電源ＶＢからの電力供給が停止することになる。
【００３６】
［ＩＧＢＴ正常時の回路動作］
つぎに、スイッチ素子Ｑ１が正常である場合における回路動作について説明する。
【００３７】
負荷駆動回路においては、スイッチ素子Ｑ１のスイッチング時において、バッファ回路２における入力端子電圧の時間変化量が、コンデンサＣ２及び抵抗Ｒ４によってカップリングされて検出される。この検出された電圧は、オペアンプＩ１における入力プラス端子に入力される（図２（ｉ））。同様に、負荷駆動回路においては、スイッチ素子Ｑ１のスイッチング時において、ゲート電圧ＶＧＥの時間変化量が、コンデンサＣ１及び抵抗Ｒ２によってカップリングされて検出される。この検出された電圧は、オペアンプＩ１における入力マイナス端子に入力される（図２（ｈ））。
【００３８】
ここで、オペアンプＩ１における入力プラス端子の端子電圧Ｖ（＋）及び入力マイナス端子の端子電圧Ｖ（−）は、スイッチ素子Ｑ１が正常動作時の時間ｔ１，ｔ２において、互いに同レベルとなるように、コンデンサＣ１及び抵抗Ｒ２、又はコンデンサＣ２及び抵抗Ｒ４によってゲイン調整される（図２（ｈ）、（ｉ））。したがって、負荷駆動回路においては、差動増幅するように構成されたオペアンプＩ１における出力端子の端子電圧Ｖｏｕｔは、相殺されて０ボルトとなる（図２（ｊ））。
【００３９】
［ＩＧＢＴ異常時の回路動作］
つぎに、スイッチ素子Ｑ１が異常である場合における回路動作について説明する。
【００４０】
時間ｔ３において、スイッチ素子Ｑ１におけるゲート端子Ｇとエミッタ端子（Ｅ）との間が短絡故障したものとする。この場合、負荷駆動回路においては、短絡故障が発生した時間ｔ３において、ゲート抵抗（Ｒ１）のみによって制限されたゲート電流Ｉｇが、ゲート電源供給線３からバッファ回路２を介して接地端子へと流れ込む（図２（ｅ））。
【００４１】
このとき、ゲート電圧ＶＧＥは、０ボルト近傍にまで低下するので（図２（ｆ））、オペアンプＩ１における入力マイナス端子の端子電圧Ｖ（−）は、急激にローレベルとなる（図２（ｈ））。一方，バッファ回路２に対する入力信号である駆動パルス信号Ｓｄｐは、ハイレベルを維持した状態が継続するので（図２（ａ））、オペアンプＩ１における入力プラス端子の端子電圧Ｖ（＋）は、ハイレベルを維持し続けることになる（図２（ｉ））。
【００４２】
これらのオペアンプＩ１における入力プラス端子及び入力マイナス端子の端子電圧Ｖ（＋），Ｖ（−）の差動増幅の結果となる出力端子の端子電圧Ｖｏｕｔは、異常ゲート電流の時間変化量に相当して出力されるので（図２（ｊ））、これに応じてゲート電源消費電流Ｉｃｃを、ＰＮＰトランジスタＱ２によって抑制することが可能となる。
【００４３】
また、負荷駆動回路においては、ゲート電圧ＶＧＥの時間変化量に応じて、ゲート電源消費電流Ｉｃｃを抑制制御することが可能であるため、スイッチ素子Ｑ１におけるゲート端子Ｇとエミッタ端子（Ｅ）との間にハーフショート等の中間故障が発生した場合であっても、リニアにゲート電源消費電流Ｉｃｃを抑制することができる。
【００４４】
［比較例］
ここで、上述した本発明を適用した負荷駆動回路に対する、異常検出動作及び保護動作の比較例について図３を参照して説明する。
【００４５】
なお、図３には、上述した駆動パルス信号Ｓｄｐに相当する駆動パルス信号Ｓｄｐ’（図３（ａ））と、上述したゲート電圧ＶＧＥに相当するゲート電圧ＶＧＥ’と（図３（ｂ））、異常を検出した旨をローレベルで示す異常検出信号（図３（ｃ））と、上述したゲート電源消費電流Ｉｃｃに相当するゲート電源消費電流Ｉｃｃ’（図３（ｄ））とについての時間変化を示している。また、図３に示す時間ｔ１’，ｔ２’，ｔ３’は、それぞれ、図２に示した時間ｔ１，ｔ２，ｔ３に相当し、時間ｔ３’において異常が発生するものとする。さらに、図３に示すゲート電源消費電流Ｉｃｃ’は、ともに、ゲート電源から素子へと流れる方向を正（＋）とし、素子から接地端子へと流れる方向を負（−）としている。
【００４６】
ＩＧＢＴのターンオン動作及びターンオフ動作は、特に図示しないが、図２に示したものと同様である。ただし、比較例においては、異常検出回路を成立させるために、ゲート電源として、正負の両電源を有する構成となっており、図３に示す時間ｔ２’におけるゲート電源消費電流Ｉｃｃ’は、負方向に発生することになる（図３（ｄ））。
【００４７】
比較例においては、ＩＧＢＴがオン状態又はオフ状態のいずれかの安定動作状態におけるゲート電圧ＶＧＥ’を検出し（図３（ｂ））、このゲート電圧ＶＧＥ’が所定のレベルにあるか否かに基づいて異常の有無を判定している。このため、比較例においては、ＩＧＢＴのスイッチング時には、ゲート電圧ＶＧＥ’が、所定の＋Ｖｇｅから−Ｖｇｅへと遷移する期間、又は−Ｖｇｅから＋Ｖｇｅへと遷移する期間ｔａのような過渡的な動作時間を無視する必要があるので、フィルタ回路を設ける必要がある。
【００４８】
したがって、比較例においては、時間ｔ３’にて異常が検出され、ゲート電源消費電流Ｉｃｃ’の抑制を開始する時間ｔ４’までの間に、（図３（ｄ））における実線で示すように、フィルタ回路の時定数τ（≧ｔａ）に相当する時間の遅延が生じ、短絡時に発生するゲート電流を維持する時間が長くなる。また、比較例においては、フィルタ回路の時定数以内に発生するゲート端子とエミッタ端子との間の短絡故障を検出することができないので、検出時間が遅延する。さらに、比較例においては、異常検出後に抵抗の切り替えによって抑制したゲート電源消費電流Ｉｃｃ’が、制限用の抵抗とゲート電源とによって決定されるので、（図３（ｄ））における実線で示すように、“０”とはならずに一定値を有し、条件によっては回路素子を破壊する可能性が否めない。
【００４９】
これに対して、本発明を適用した負荷駆動回路においては、スイッチ素子Ｑ１のゲート電圧ＶＧＥの時間変化量を検出するので、異常発生時等であっても、（図３（ｄ））における一点鎖線で示すように、検出時間の遅延を大幅に少なくすることができ、また、ゲート電源消費電流Ｉｃｃも大幅に抑制することができる。
【００５０】
［実施形態の効果］
以上詳細に説明したように、本発明を適用したスイッチ素子Ｑ１の負荷駆動回路は、スイッチ素子Ｑ１におけるゲート電圧ＶＧＥの時間変化量と、バッファ回路２における入力端子電圧の時間変化量とを検出し、これら電圧時間変化量に基づいて、スイッチ素子Ｑ１のゲート短絡故障を検出することができる。これにより、負荷駆動回路は、短絡異常時のゲート電圧ＶＧＥの時間変化量を、基準電流との比較検出で求めるので、短絡異常の発生から回路保護動作への応答時間を速くすることができる。
【００５１】
ここで、比較例は、ゲート電源として正負の両電源を用いることにより、ゲートオフ期間もフィルタ回路からの出力電圧が発生するので、単電源のみでＩＧＢＴのスイッチングを行うシステムには適用できなかったが、これに対して、本発明を適用した負荷駆動回路は、短絡異常時のゲート電圧ＶＧＥの時間変化量を検出するので、ゲート電源供給線３が単電源であるシステムにも適用することができる。
【００５２】
また、比較例は、ゲート端子とエミッタ端子との間の短絡時に、フィルタ回路後段に設けられる低電圧検出回路によって異常検出した後、ゲート電源の出力ラインの制限抵抗を大きいものに切り替え、ゲート電流を小さく絞ることで回路素子の破壊を防止するものであったが、制限抵抗が固定定数であるので、スイッチング回路構成毎に定数調整を要していた。これに対して、負荷駆動回路は、スイッチ素子Ｑ１のゲート短絡故障が検出された場合にゲート電源消費電流Ｉｃｃを制限するものである。これにより、負荷駆動回路は、短絡異常時のゲート電圧ＶＧＥの時間変化量を検出すると共に、この変化量に応じてリニアに異常ゲート電流を制限することができ、確実に回路素子の保護を図ることができる。
【００５３】
さらに、負荷駆動回路は、スイッチ素子Ｑ１におけるゲート端子Ｇに接続されたコンデンサＣ１と、一端がコンデンサＣ１に接続されると共に他端が接地された抵抗Ｒ２とから第１の電圧変化量検出手段を構成すると共に、バッファ回路２における入力端子に接続されたコンデンサＣ２と、一端がコンデンサＣ２に接続されると共に他端が接地された抵抗Ｒ４とから第２の変化量検出手段を構成し、コンデンサＣ１と抵抗Ｒ２との間の電圧と、コンデンサＣ２と抵抗Ｒ４との間の電圧とをオペアンプＩ１によって比較し、スイッチ素子Ｑ１のゲート短絡故障を検出することにより、極めて簡易な構成のもとに、短絡異常の発生から回路保護動作への応答時間が速いシステムを構築することができる。
【００５４】
さらにまた、負荷駆動回路は、コンデンサＣ１と抵抗Ｒ２との間の電圧と、コンデンサＣ２と抵抗Ｒ４との間の電圧とを入力してこれら電圧の差分を増幅して出力するオペアンプＩ１を用いて故障検出手段を構成し、このオペアンプＩ１の出力に応じて、ゲート電源消費電流Ｉｃｃを制限することにより、極めて簡易な構成のもとに、短絡異常の発生を検出し、回路素子の保護を図ることができる。
【００５５】
また、負荷駆動回路は、入力電源４にエミッタ端子が接続されると共にゲート電源供給線３にコレクタ端子が接続されたＰＮＰトランジスタＱ２を用いて制限手段を構成し、オペアンプＩ１の出力をこのＰＮＰトランジスタＱ２におけるベース端子に入力してゲート電源消費電流Ｉｃｃを制限することにより、極めて簡易な構成のもとに回路素子の保護を図ることができる。
【００５６】
なお、上述の実施形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施形態以外の形態であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明を適用した負荷駆動回路の構成を示す回路図である。
【図２】本発明を適用した負荷駆動回路の動作を示すタイムチャートである。
【図３】比較例の動作を示すタイムチャートである。
【符号の説明】
１  負荷
２  バッファ回路
３  ゲート電源供給線
４  入力電源
５  ＣＰＵ
Ｃ  コレクタ端子
Ｃ１，Ｃ２  コンデンサ
Ｅ  エミッタ端子
Ｇ  ゲート端子
Ｉ１  オペアンプ
Ｉｃｃ  ゲート電源消費電流
Ｉｇ  ゲート電流
Ｑ１  スイッチ素子
Ｑ２  ＰＮＰトランジスタ
Ｑ３〜Ｑ６  ＭＯＳＦＥＴ
Ｒ１〜Ｒ８  抵抗
【図１】
2004282959.tif 000003
【図２】
2004282959.tif 000004
【図３】
2004282959.tif 000005