(57)【要約】【課題】ＬＳＩ周辺の回路セル配置数を減らし、チップ面積の削減をはかることのできる半導体集積回路装置を提供する。また、プロービング検査時の内部論理回路への電源供給パスを増大することにより、ＩＲドロップの影響を小さくし、検査精度の向上をはかる。【解決手段】エリアパッドとプロービングパッドからそれぞれ電位の異なる電源電圧を取り込み、これら電源電源電圧を必要とする各回路ブロックに供給するパスを持つ、異電源供給電源セルを提案する。【選択図】図２
2004207501.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路ブロックと、前記回路ブロックに接続される入出力回路セルとを具備し、前記複数の回路ブロックが、共通の入出力回路セルを介して異なるノードに接続され得るように構成されたことを特徴とする半導体集積回路装置。
【請求項２】
前記入出力回路セルは、サージ保護回路を具備し、前記サージ保護回路を介して前記複数の回路ブロックが接続されていることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記入出力回路セルは、半導体集積回路装置の周縁部に配列されていることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記入出力回路セルは、第１および第２のパッドを介して外部接続されており、前記第１および第２のパッドのいずれを外部接続するかに応じて前記複数の回路ブロックの一方が前記ノードの対応する側に接続されるように構成したことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路装置。
【請求項５】
前記入出力回路セルは、プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとに接続されており、検査時には前記プロ−ビングパッドに接続し、前記回路ブロックの一方のブロービング検査を行うとともに、駆動時には前記端子パッドに接続し、前記回路ブロックの他のひとつを駆動するように構成されたことを特徴とする請求項１乃至４のいずれかに記載の半導体集積回路装置。
【請求項６】
前記複数の回路ブロックは、半導体集積回路の内部論理回路ブロックと、周辺の入出力回路ブロックとを含み、前記半導体集積回路の内部論理回路ブロックおよび周辺の入出力回路ブロックは、前記入出力回路セルを介して、プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとに接続されており、検査時には前記プロ−ビングパッドに接続し、前記回路ブロックの一方のブロービング検査を行うとともに、駆動時には前記端子パッドに接続し、前記内部論理回路ブロックを駆動するように構成されたことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記入出力回路セルは、多層配線部を含み、前記プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとは、互いに異なる層の配線で構成されていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記端子パッドは、前記プロ−ビングパッドを覆う絶縁膜に形成されたコンタクトを介して、前記入出力回路に接続された前記内部論理回路ブロックに接続されることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項９】
前記プロ−ビングパッドは、半導体集積回路チップの周縁部に配設されていることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１０】
前記端子パッドは、半導体集積回路チップの素子領域上に形成された再配列配線に設けられたエリアパッドとしてのバンプで構成されていることを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１１】
第１のノードに接続されるＬＳＩ周辺回路と、第２のノードに接続されるＬＳＩ内部回路とを具備し、前記入出力回路セル内の第1の電源配線および第２の電源配線を介して、前記第１および第２のノードへの接続がなされていることを特徴とする請求項１に記載の半導体集積回路装置
【請求項１２】
前記半導体集積回路装置は、表面に再配列配線を備え、フェースダウンで実装基板に接続されるＬＳＩであることを特徴とする請求項１乃至１１のいずれかに記載の半導体集積回路装置。
【請求項１３】
前記入出力回路セルは、電源間サージ保護回路を具備し、このサージ保護回路が、ＬＳＩ周辺回路用電源とＬＳＩ内部論理回路用電源とで共用されていることを特徴とする請求項１乃至１２のいずれかに記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置にかかり、特に入出力回路セルの構成に関するものである。
【０００２】
【従来の技術】
一般に、フリップチップＬＳＩのレイアウトは、図７に概略図を示すように、チップ周辺部にプロービングパッド２、その内側領域に入出力回路セル３や入出力回路へ電源電圧を供給する入出力回路用電源供給セル４およびＬＳＩ内部論理回路５へ電源電圧を供給するＬＳＩ内部論理回路用電源供給セル６などのＬＳＩ周辺回路素子９がある一定のピッチで配置され、ＬＳＩ周辺回路素子９の内側領域に前記ＬＳＩ内部論理回路５が配置されている。
さらにチップ１の表面に、フリップチップパッケージの電源配線と接続するエリアパッド７と、前記エリアパッド７とＬＳＩを繋ぐ再配列配線８が配置されている。これら回路素子を駆動するための電源電圧を供給する電源ラインとしては、ＬＳＩ周辺回路素子９の上部に配置されたＬＳＩ周辺回路用電源ライン１０と、ＬＳＩ内部論理回路５周辺に配置されたＬＳＩ内部論理回路用電源ライン７とが在り、それぞれ電気的に分離されて配置されている。なおここでフリップチップパッケージは、スティフナに形成されたボールグリッドアレイ（ＢＧＡ）を含むパッケージ等が用いられる。
【０００３】
ＬＳＩチップ内の各回路素子へ電源電圧を供給するタイミングとしては、動作時の他に製品検査時がある。製品検査には、ウエハ段階でのプロービング検査と組立後の完成品段階での検査とがある。組立後の完成品段階での検査の場合、製品を実使用周波数で動作させて信号の入出力タイミングを検査するという方法がとられている。この場合、機能と特性の双方でＬＳＩチップの出来映えを判断する目的で、ＬＳＩ周辺回路素子９およびＬＳＩ内部論理回路５は、ともに十分な電源を供給する必要がある。
【０００４】
しかし、近年、ＬＳＩの大規模化が進むになるにつれて電源のＩＲドロップの影響が問題となり、ＩＲドロップを小さくするためＬＳＩチップのメタル配線層の上面に位置する再配列配線層内に設けられたエリアパッド７を介して、フリップチップパッケージから供給される電源電圧をＬＳＩ周辺回路素子９とＬＳＩ内部論理回路５へ供給する手法をとっている。
【０００５】
一方、製造プロセスの出来を判断するために実装に先立ちプロ−ビング検査が行われる。このプロービング検査の場合、一般的には入出力回路セルの出力電流測定やリーク電流測定など、トランジスタの出来映えを検査するＤＣ検査とスキャンテストと呼ばれる内部論理回路のトグル率を１００％に近づけた上で上述のような電流測定が行われる。この場合、ＬＳＩ周辺に配置されたプロービングパッド２を介して、プロービング検査装置から供給される電源電圧を電源供給セルに取込み、ＬＳＩ周辺回路素子９とＬＳＩ内部論理回路５へ供給し、自己テストを行うという手法をとっている。
【０００６】
以下、前記ＬＳＩフリップチップ１の周辺回路素子９である電源供給セル４について、前記エリアパッド７および前記プロービングパッド２とＬＳＩ周辺回路素子９上の前記ＬＳＩ周辺回路用電源ライン１０を交えて、セルの構成とその作用を説明する。
【０００７】
図８は従来の入出力回路用電源供給セルの概略図である。ここで、入出力回路用電源供給セル２０としては、入出力回路用電源ＶＤＤＱ供給セル２０ａと入出力回路用電源ＶＳＳＱ供給セル２０ｂがある。図９および図１０はそのうちの入出力回路用電源ＶＤＤＱ供給セルおよびそのＢ−Ｂ‘断面図、図１１および図１２はそのうちの入出力回路用電源ＶＳＳＱ供給セルおよびそのＢ−Ｂ‘断面図である。
【０００８】
入出力回路用電源ＶＤＤＱ供給セル２０ａは、電源取込み口２１、電源供給口２２、電源配線２３、電源間サージ保護回路２４で構成されている。電源取込み口２１は、プロービングパッド２６と配線２５で接続され、且つ、ＬＳＩチップ１上部に位置する再配列配線層内のエリアパッド２７と再配列配線２８で接続されている。前記電源供給口２２は、ＬＳＩ周辺回路用電源ライン２９と、セル内部の電源配線２３で接続されている。エリアパッド２７およびプロービングパッド２６から取込まれた入出力回路用電源は電源取込み口２１からセル内部の電源配線２３および電源供給口２２を介して、ＬＳＩ周辺回路素子９上に配置されたＬＳＩ周辺回路用電源ライン２９に供給される。
【０００９】
図１１および図１２は、入出力回路用ＶＳＳＱ電源供給セル２０ｂを示す概略説明図およびそのＢ−Ｂ‘断面図である。
ここで入出力回路用ＶＳＳＱ電源供給セル２０ｂが、入出力回路用電源ＶＤＤＱ供給セル２０ａと異なるのは、入出力回路用電源ＶＤＤＱ供給セル２０ａでは、電源取り組み口２１から電源供給口２２にいたるように第１層メタルで構成される信号配線２３が直接電源取り組み口２１に到達するのに対し、入出力回路用ＶＳＳＱ電源供給セル２０ｂでは第２層メタルで構成されたＬＳＩ周辺回路用電源ライン２９を介して電源供給口２２にいたる点である。他については同様に形成されており、同一部位には同一符号を付した。
【００１０】
図１３はＬＳＩ内部論理回路用電源供給セルの概略図である。図１４および図１５は、ＬＳＩ内部論理回路用ＶＤＤまたはＶＳＳ電源供給セルおよびそのＡ−Ａ‘断面図であり、いずれも同様である。ＬＳＩ内部論理回路用電源供給セル３０は、電源取込み口３１、電源供給口３２、電源配線３３、電源間サージ保護回路３４で構成されている。電源取込み口３１は、プロービングパッド３６と配線３５で接続され、且つ、ＬＳＩチップ上部に位置する再配列配線層内のエリアパッド３７と再配列配線３８で接続されている。前記電源供給口３２は、ＬＳＩ内部論理回路用電源ライン３９と、配線４０で接続されている。エリアパッド３７およびプロービングパッド３６から取込まれたＬＳＩ内部論理回路用電源は、電源取込み口３１からセル内部の電源配線３３および電源供給口３２を介して、ＬＳＩ内部論理回路周辺に配置されたＬＳＩ内部論理回路用電源ライン３９に供給される。
【００１１】
このように、従来のＬＳＩ周辺回路部に配置される電源供給セルは、入出力回路およびＬＳＩ内部論理回路など、電源供給先回路の電源種別に存在する。
【００１２】
また、従来のＬＳＩでは、電極パッドが配置されていないパッド空きスペースを有するＬＳＩ周辺回路素子に、電源パッドを内蔵することにより、ＬＳＩの端子数増加に伴うチップ面積の増大を抑制する対策をしているものもある（特許文献１参照）。
【００１３】
【特許文献１】
特開平０５−２５１５６２号
【００１４】
【発明が解決しようとする課題】
ＬＳＩ周辺に入出力回路セルおよび電源供給セルを複数配置されているＬＳＩにおいては、ＬＳＩが外部回路とデータ転送を高速に行う。このため、様々なインターフェース規格の入出力回路と、それら入出力回路に基準電圧を供給する電源供給回路が規格別に存在する。
しかしながら、高速なデータ転送を行う手法として、データのビット幅を増大させると、入出力回路セルの数が増加し、それら入出力回路セルに供給する入出力回路用電源供給セルの増大を招くという問題があった。
【００１５】
また、微細化が進みＬＳＩの集積度が高くなり集積回路が高速動作することによって、ＬＳＩ内部論理回路の消費電力が増大する結果、ＬＳＩ全体の消費電力が増加し、必要なＬＳＩ内部論理回路用電源供給セルの数も、消費電力に比例して増加しなければならない。
【００１６】
ＬＳＩの動作時には回路を安定動作させるため、ＬＳＩ周辺回路素子とＬＳＩ内部論理回路の双方には、電源供給回路内でサージ保護を受けながら回路素子を介して十分な電源を供給する必要がある。
【００１７】
製品の検査においては、完成品検査や実動作時には全入出力回路を含めＬＳＩの全回路素子を動作させるが、プロービング検査のＤＣ検査では、ＬＳＩ周辺部に配置した入出力回路セルの中から各種インターフェース規格に準拠した入出力回路セルの代表セルを計測すればよいため、動作しない入出力回路セルに電源を供給する電源供給セルが、完成品検査時と違い、無用となる部分がある。
【００１８】
一方で、ＬＳＩ内部論理回路のスキャンテストでは、全回路を瞬時に動作させる必要があるため、ＬＳＩ内部論理回路用電源供給セルを介して十分な電源を内部論理回路に供給する必要があり、より多くの電源供給セルを必要とする。
【００１９】
しかしながら、ＬＳＩ内でのＬＳＩ内部論理回路用電源供給セルの配置数は、ＬＳＩ周辺の入出力回路セルに対し一定の割合で配置されている入出力回路用電源供給セルに比べて少ないケースが一般的である。
【００２０】
すなわち、完成品の検査時・実動作時には、これら入出力回路セル３はパッケージと接続しているエリアパッド７から信号を取り込む。また、これら入出力回路セル３に供給する電源を、入出力回路用電源供給セル４はエリアパッド７から取込み、セル内のサージ保護を受けて入出力回路セル３に電源電圧を供給する。
【００２１】
しかし、これらの入出力回路セル３はプロービング検査時、
１）他の入出力回路セル３が代表で検査されるため、
２）プロービング検査装置が持つLSIとの接続ポート数がLSIのパッド数以下であり装置の限界があるためという理由から動作しない。
という問題があった。
【００２２】
よって、プロービング検査時これら入出力回路セル３に電源電圧を供給する必要は無く、入出力回路用電源供給セル４に繋がっているプロービングパッドは未使用である。尚、入出力回路用電源供給セル４自体は、完成品検査時の電源のサージ保護のために必要であり、プロービング検査時未使用であるという理由で無くすことはできない。
【００２３】
このように、ＬＳＩの対ノイズ性の向上やＩＲドロップの影響を小さくするため、限られた電源供給セルを用いて如何に効率良く電源を入出力回路と内部論理回路に供給するかが重大な課題である。
【００２４】
本発明は、前記実情に鑑みてなされたもので、ＬＳＩ周辺の回路セル配置数を減らし、チップ面積の削減をはかることのできる半導体集積回路装置を提供することを目的とする。
【００２５】
また、プロービング検査時の内部論理回路への電源供給パスを増大することにより、ＩＲドロップの影響を小さくし、検査精度の向上をはかることを目的とする。
【００２６】
【課題を解決するための手段】
そこで本発明では、たとえば、エリアパッドとプロービングパッドからそれぞれ電位の異なる電源電圧を取り込み、これら電源電源電圧を必要とする各回路ブロックに供給するパスを持つ、異電源供給電源セルを提案する。
【００２７】
すなわち、図７に示した従来例のチップでは、プロービング検査に際し、より多くの内部論理回路(コア)用電源供給セル６を必要とするため、未使用の入出力回路用電源供給セル４に繋がっているプロービングパッド２から内部論理回路(コア)用電源電圧を取込んで内部論理回路５へ電源電圧を供給するパスを増やすことで、プロービング検査時の内部論理回路(コア)の安定動作（IRドロップ回避）を実現するものである。
【００２８】
このため、エリアパッド７とプロービングパッド２から同電位の電源電圧を取込み回路ブロックに電源電圧を供給するパスとサージ保護回路を持つ従来の電源供給セルに代えて、本発明では、エリアパッド７とプロービングパッド２からそれぞれ電位の異なる電源電圧を取り込み、これら電源電源電圧を必要とする各回路ブロックに供給するパスを持つ、異電源供給電源セルを提案する。これにより、従来セルに比べてチップ面積を増大することがないようにする。
【００２９】
このように、この異電源供給電源セルを用いることで、
１）不足している内部論理回路(コア)用電源を、従来の電源セル配置を増やす事無くプロービング検査時の電源パスを増やすことが可能となり、ＬＳＩ内部論理回路５のIRドロップを抑制できる。
２）一方では、電源供給パスの数を維持し、入出力回路用電源供給セルの配置数を削減でき、入出力回路用電源供給セルの配置幅でチップ面積が決まるＬＳＩチップの場合のチップ面積削減を可能とする。
【００３０】
すなわち、本発明では、複数の回路ブロックと、前記回路ブロックに接続される入出力回路セルとを具備し、前記複数の回路ブロックが、共通の入出力回路セルを介して異なるノードに接続され得るように構成されたことを特徴とする。
【００３１】
かかる構成によれば、本来ノードごとに個別に持たねばならなかった入出力回路セルを共用することで、入出力回路セルの数を低減することができるため、チップ面積の削減をはかることができる。
また、検査時においても電源供給パスの増大をはかることができるため、ＩＲドロップの影響を小さくすることができる。
【００３２】
例えばこれらの回路ブロックとは、ＬＳＩ内部論理回路およびＬＳＩ周辺回路などである。ここではまた、プロービングパッドから内部論理回路電源を取込みＬＳＩ内部論理回路用電源ラインへ供給し、加えて、エリアパッドから入出力回路用電源を取込みＬＳＩ周辺回路用電源ラインへ供給する、電位の異なる複数の電源供給パスを備え、且つ、セル面積が単一電源供給セルと同一である異電源共用電源供給セルを提供する。
【００３３】
また望ましくは、この入出力回路セルは、サージ保護回路を具備し、前記サージ保護回路を介して複数の回路ブロックが接続されるようにすれば、チップ面積を増大することなくサージ保護を実現することが可能となる。
【００３４】
また入出力回路セルが、半導体集積回路装置の周縁部に配列されている場合に、特に数に制限があるが、本発明によれば入出力回路セルを共用しているため、セルの増大を招くこともない、
【００３５】
また、前記入出力回路セルは、第１および第２のパッドを介して外部接続されており、前記第１および第２のパッドのいずれを外部接続するかに応じて前記複数の回路ブロックの一方が前記ノードの対応する側に接続されていることを特徴とする。
【００３６】
かかる構成によれば、外部からの接続切換えにより容易に適切な電流供給を行うことができる。
【００３７】
またこの入出力回路セルは、プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとに接続されており、検査時には前記プロ−ビングパッドに接続し、前記回路ブロックの一方のブロービング検査を行うとともに、駆動時には前記端子パッドに接続し、前記回路ブロックの他のひとつを駆動するように構成されたことを特徴とする。
【００３８】
これにより、チップ面積の増大を招くことなく、プロ−ビング検査に際しても、ＩＲドロップの小さい半導体装置を提供することができる。
【００３９】
またこの複数の回路ブロックは、半導体集積回路の内部論理回路ブロックと、周辺の入出力回路ブロックとを含み、前記半導体集積回路の内部論理回路ブロックおよび周辺の入出力回路ブロックは、前記入出力回路セルを介して、プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとに接続されており、検査時には前記プロ−ビングパッドに接続し、前記回路ブロックの一方のブロービング検査を行うとともに、駆動時には前記端子パッドに接続し、前記内部論理回路ブロックを駆動するように構成されたことを特徴とする。
【００４０】
かかる構成によれば、プローブ検査時のプロービングパッドからＬＳＩ内部論理回路への電源供給パスを増やすことが出来、論理回路のＩＲドロップの影響を小さくし、プロービング検査精度の向上をはかること可能になる。
【００４１】
さらに入出力回路セルは、多層配線部を含み、前記プロ−ビングテスト用のプロ−ビングパッドと、外部接続用の端子パッドとは、互いに異なる層の配線で構成されていることを特徴とする。
かかる構成によれば、占有面積の増大をまねくことない。
【００４２】
また、このプロ−ビングパッドは、半導体集積回路チップの表面に配設されており、前記端子パッドは、前記プロ−ビングパッドを覆う絶縁膜に形成されたコンタクトを介して、前記入出力回路セルに接続された前記内部論理回路ブロックに接続されることを特徴とする。
【００４３】
かかる構成によれば、チップの占有面積の低減を図ることが可能となる。また、
【００４４】
また、前記プロ−ビングパッドは、半導体集積回路チップの周縁部表面に配設されている場合に、チップ面積を有効に利用することができる。
また、この端子パッドは、半導体集積回路チップの素子領域上に形成された再配列配線に設けられたエリアパッドとしてのバンプで構成されているようにすれば、配線長の低減を図ることが可能となるとともにパッド面積を十分に大きくとることが可能となる。
【００４５】
また本発明では、第１のノードに接続されるＬＳＩ周辺回路と、第２のノードに接続されるＬＳＩ内部回路とを具備し、前記入出力回路セル内の第1の電源配線および第２の電源配線を介して、前記第１および第２のノードへの接続がなされていることを特徴とする。
【００４６】
かかる構成によれば、異なるノードへの入出力を同一入出力回路セルを用いて行うようにしているため、チップ面積の低減をはかるとともに動作速度の低減をはかることができる。
望ましくは、この半導体集積回路装置は、表面に再配列配線を備え、フェースダウンで実装基板に接続するフリップチップＬＳＩであることを特徴とする。
【００４７】
かかる構成によれば、エリアパッドを形成しこれをＢＧＡなどを用いて実装することができ配線長の低減をはかることができる。”エリアパッド”とは、チップ周縁部のみならず、再配列配線などにより、チップの中央部にまで入出力パッドが配置されているものを意味する。
【００４８】
またこの入出力回路セルは、電源間サージ保護回路を具備し、このサージ保護回路が、ＬＳＩ周辺回路用電源とＬＳＩ内部論理回路用電源とで共用されていることを特徴とする。
かかる構成によればサージ保護回路を共用している分だけチップ面積の低減をはかることができる。
【００４９】
【発明の実施の形態】
以下、本発明の異電源共用電源供給セルを用いたＬＳＩチップの実施形態について、説明する。まず、セルの構成を示し、その作用を説明する。
【００５０】
このＬＳＩチップ１は、図１に概略図を示すように、チップ外周に配列されたプロ−ビングパッド２のそれぞれに対応して入出力回路セルが配置されており、この入出力回路セル中に異電源共用電源供給セル６Ｓを具備したことを特徴とするものである。他は図７に示した従来例のチップと概要図上は同様に形成されており、同一部位には同一符号を付した。
【００５１】
図７に示した従来例のＬＳＩチップとの比較から明らかなように、内部論理回路用電源供給セル６に代えて異電源共用電源供給セル６Ｓを配置したため、エリアパッド７から内部論理回路用電源電圧を取り込む入出力回路用電源供給セル４と、入出力回路用電源供給セル４からサージ保護を得て内部論理回路用電源供給セル６を経て、内部論理回路５に電圧を供給するために入出力回路セルが２個必要であったものを１個にすることができ、入出力回路セルがチップの各辺上で１個づつ少なくなっている。
【００５２】
この異電源共用電源供給セル６Ｓについて具体的に説明する。
このＬＳＩチップ内で使用する電源電圧は、内部論理回路用としてはＶＤＤ、ＶＳＳ、ＬＳＩ周辺入出力回路用としてＶＤＤＱ、ＶＳＳＱがある。
【００５３】
これらのうち、図２に、異電源（ＶＤＤ−ＶＳＳＱ）共用電源供給セル５０ａ、および異電源（ＶＳＳ−ＶＤＤＱ）共用電源供給セル５０ｂの概略を示す。図３および図４には、異電源（ＶＤＤ−ＶＳＳＱ）共用電源供給セル５０ａの線分Ａ−Ａ'部の断面図およびサージ保護回路の概略図を示す。
【００５４】
また、図５および図６には、図２の異電源（ＶＳＳ−ＶＤＤＱ）共用電源供給セル５０ｂの線分Ｂ−Ｂ'部の断面図およびサージ保護回路の概略図を示す。
【００５５】
以下、異電源共用電源供給セルの構成およびその作用について説明する。
異電源共用電源供給セル５０ａおよび５０ｂは、共に第１電源取込み口５１、第２電源取込み口５２、第１電源供給口５３、第２電源供給口５４、電源配線５５ａ、電源間サージ保護回路５６で構成されている。第１電源取込み口５１は、プロービングパッド５７と配線５８で接続され、且つ、ＬＳＩチップ上部に位置する再配列配線層内のエリアパッド５９と再配列配線６０で接続されている。第２の電源取込み口５２は、エリアパッド６１と再配列配線６２で接続されている。第１の電源供給口５３は、ＬＳＩ内部論理回路用電源ライン６３と、配線６４で接続されている。第２の電源供給口５４は、ＬＳＩ周辺回路用電源ライン６５と、セル内部の電源配線５５ｂで接続されている。プロービングパッド５７から取込まれたＬＳＩ内部論理回路用電源は、第１の電源取込み口５１からセル内部の電源配線５５ａおよび第１の電源供給口５３および配線６４を介してＬＳＩ内部論理回路領域周辺に配置されたＬＳＩ内部論理回路用電源ライン６３に供給される。エリアパッド６１から取込まれたＬＳＩ周辺回路用電源は、第２の電源取込み口５２から第２の電源供給口５４を介して、ＬＳＩ周辺回路用電源ライン６５に供給される。
【００５６】
次に、電源間サージ保護回路について説明する。図４（ａ）には、異電源（ＶＤＤ―ＶＳＳＱ）共用電源供給セル５０ａの電源間サージ保護回路部の概略図を示す。また、図４（ｂ）には、図５の異電源（ＶＳＳ−ＶＤＤＱ）共用電源供給セル５０ｂの電源間サージ保護回路部の概略図を示す。
【００５７】
図５の異電源（ＶＤＤ―ＶＳＳＱ）共用電源供給セル５０ａは、プロービングパッドに印加されるＬＳＩ内部論理回路用電源ＶＤＤとＬＳＩ周辺回路用電源ＶＳＳＱとの電源間、およびＶＤＤとＬＳＩ周辺回路用電源ＶＤＤＱとの電源間をＮチャンネルトランジスタでサージから保護している。また、エリアパッドに印加されるＬＳＩ周辺回路用電源ＶＳＳＱはＬＳＩ周辺回路用電源ＶＤＤＱとの電源間を、Ｎチャンネルトランジスタでサージから保護している。このＮチャンネルトランジスタで構成されたサージ保護回路は、従来のＬＳＩ内部論理回路用ＶＤＤ電源供給セルとＬＳＩ周辺回路用ＶＳＳＱ電源供給セルが、それぞれセル内部に持っているサージ保護回路と回路構成が同一であり、ＶＤＤとＶＳＳＱはサージ保護回路を共有していることになる。
【００５８】
また、図５の異電源（ＶＳＳ―ＶＤＤＱ）共用電源供給セル５０ｂは、プロービングパッドに印加されるＬＳＩ内部論理回路用電源ＶＳＳとＬＳＩ周辺回路用電源ＶＤＤＱとの電源間、およびＶＳＳとＬＳＩ周辺回路用電源ＶＳＳＱとの電源間をＮチャンネルトランジスタでサージから保護している。また、エリアパッドに印加されるＬＳＩ周辺回路用電源ＶＤＤＱはＬＳＩ周辺回路用電源ＶＳＳＱとの電源間を、Ｎチャンネルトランジスタでサージから保護している。
【００５９】
次に、電源間サージ保護回路について説明する。図６（ａ）には、異電源（ＶＤＤ―ＶＳＳＱ）共用電源供給セル５０ｂの電源間サージ保護回路部の概略図を示す。また、図６（ｂ）には、図５の異電源（ＶＳＳ−ＶＤＤＱ）共用電源供給セル５０ｂの電源間サージ保護回路部の概略図を示す。
【００６０】
このＮチャンネルトランジスタで構成されたサージ保護回路は、従来のＬＳＩ内部論理回路用ＶＳＳ電源供給セルとＬＳＩ周辺回路用ＶＤＤＱ電源供給セルが、それぞれセル内部に持っているサージ保護回路と回路構成が同一であり、ＶＳＳとＶＤＤＱはサージ保護回路を共有していることになる。
【００６１】
図１は、前述したように図２で示した本実施の形態の異電源共用電源供給セルを用いたフリップチップＬＳＩの概略図である。図１に示されるフリップチップＬＳＩは、図７に示した従来のレイアウトと比較すると、図１に示した入出力回路用電源供給セル４およびＬＳＩ内部論理回路用電源供給セル６と等しいセル面積でレイアウトされた、異電源共用電源供給セル６Ｓを用いることで、ＬＳＩ周辺回路素子９の配置数を削減できる。
【００６２】
以上のように、本発明では、製品の動作時と完成品レベルの検査時にエリアパッドから取込んだ電源をＬＳＩ周辺回路素子に、プロービング検査時にプロービングパッドから取込んだ電源をＬＳＩ内部論理回路にというように、それぞれ電位の異なる電源を供給する複数の電源供給パスを有し且つ、電源間サージ保護回路を共用することで、入出力回路およびＬＳＩ内部論理回路など、供給先回路の電源種に別々に存在していた電源供給セルのＬＳＩ周辺回路上の配置点数を削減でき、半導体チップ全体の面積削減が可能となる。
【００６３】
また、本発明では、プロービング検査時には動作しない入出力回路に電源を供給すために配置された入出力回路用電源供給セルを、異電源共有電源供給セルに置きかえているため、プローブ検査時には、プロービングパッドからこの入出力回路を経て電源供給を行うようにし、ＬＳＩ内部論理回路への電源供給パスを増やすことが出来、論理回路のＩＲドロップの影響を小さくし、プロービング検査精度の向上が可能になる。
【００６４】
なお、前記実施の形態では、プロ−ビングパッドとエリアパッドとのいずれから電源供給を行うかで、入出力セルへの電源供給を切換えるようにしたが、複数のエリアパッドあるいは複数のプロ−ビングパッドを入出力セルに接続するようにして切換えてもよい。
また切換え手段についても、適宜変更可能である。
【００６５】
【発明の効果】
本発明によれば、ＬＳＩ周辺回路素子の配置によるチップ面積の増大を抑制することができる。また、プロービング検査時のＬＳＩ内部論理回路への電源供給パスが増えることでＩＲドロップの影響を小さくすることができ、製品検査の精度向上を可能にするものである。
【図面の簡単な説明】
【図１】実施例の異電源共用電源供給セルを搭載したフリップチップＬＳＩの概略図
【図２】実施例の異電源共用電源供給セルの概略図
【図３】実施例の異電源（ＶＤＤ−ＶＳＳＱ）共用電源供給セルの  線分Ａ−Ａ'断面図
【図４】実施例の異電源（ＶＤＤ−ＶＳＳＱ）共用電源供給セルの電源間サージ保護回路概略図
【図５】実施例の異電源（ＶＳＳ−ＶＤＤＱ）共用電源供給セルの線分Ｂ−Ｂ'断面図
【図６】実施例の異電源（ＶＳＳ−ＶＤＤＱ）共用電源供給セルの電源間サージ保護回路概略図
【図７】従来例のフリップチップＬＳＩの概要図
【図８】従来例の入出力回路用電源供給セルの概略図
【図９】従来例の入出力回路用電源供給セルの概略図
【図１０】従来例の入出力回路用電源供給セルの概略図
【図１１】従来例の入出力回路用電源供給セルの概略図
【図１２】従来例の入出力回路用電源供給セルの概略図
【図１３】従来例のＬＳＩ内部論理回路用電源供給セルの概略図
【図１４】従来例のＬＳＩ内部論理回路用電源供給セルの概略図
【図１５】従来例のＬＳＩ内部論理回路用電源供給セルの概略図
【符号の説明】
１…フリップチップＬＳＩ、
２,２６,３６,５７…プロービングパッド、
３…入出力回路セル、          ４…入出力回路用電源供給セル、
５…ＬＳＩ内部論理回路、  ６…ＬＳＩ内部論理回路用電源供給セル、
６Ｓ…異電源共用電源供給セル。
７,２７,３７,５９,６１…エリアパッド、
８,２８,３８,６０,６２…再配列配線、
９…ＬＳＩ周辺回路素子（入出力回路セルおよび電源供給セル）、
１０,２９,６５…ＬＳＩ周辺回路用電源ライン、
１１,３９,６３…ＬＳＩ内部論理回路用電源ライン、
２０ａ…入出力回路用電源（ＶＤＤＱ）供給セル、
２０ｂ…入出力回路用電源（ＶＳＳＱ）供給セル、
２１,３１…電源取込み口、        ２２,３２…電源供給口、
２３,３３,５５ａ…電源配線、
２４,３４,５６ａ,５６ｂ…電源間サージ保護回路、
２５,３５,４０,５８,６４…配線、
３０ａ…ＬＳＩ内部論理回路用電源（ＶＤＤ）供給セル、
３０ｂ…ＬＳＩ内部論理回路用電源（ＶＳＳ）供給セル、
５０ａ…異電源（ＶＤＤ−ＶＳＳＱ）共用電源供給セル、
５０ｂ…異電源（ＶＳＳ−ＶＤＤＱ）共用電源供給セル、
５１…第１電源取込み口、  ５２…第２電源取込み口、
５３…第１電源供給口、    ５４…第２電源供給口。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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