(57)【要約】【課題】半導体装置においてＣＭＯＳトランジスタを形成する方法を提供する。【解決手段】  半導体基板上にそれぞれＮ型ゲートパターン１１０ａ及びＰ型ゲートパターン１１０ｂを形成する。Ｎ型トランジスタ形成領域に選択的にＮ型不純物を注入し、その後、前記Ｎ型ゲートパターン、Ｐ型ゲートパターン及び基板表面上に第１絶縁膜１２０を蒸着する。次いで、前記Ｎ型トランジスタ形成領域には前記第１絶縁膜１２０ａをそのまま残し、Ｐ型トランジスタ形成領域には前記第１絶縁膜を異方性食刻して前記Ｐ型ゲートパターン１１０ｂの側面に選択的に第１スペーサを形成する。そして、前記Ｐ型ゲートパターン１１０ｂ及び第１スペーサが形成された前記Ｐ型トランジスタ形成領域に選択的にＰ型不純物を注入してＣＭＯＳトランジスタを形成する。従って、エッチングダメージによるトランジスタの特性低下を最小化することができる。【選択図】  図７
2004282068.tif 000002
【特許請求の範囲】
【請求項１】
i）半導体基板上で区分されるＮ型トランジスタ形成領域及びＰ型トランジスタ形成領域に、それぞれＮ型ゲートパターン及びＰ型ゲートパターンを形成する段階と、
ii）前記Ｎ型トランジスタ形成領域に選択的にＮ型不純物を注入する段階と、
iii）前記Ｎ型ゲートパターン、前記Ｐ型ゲートパターン、及び前記基板表面上に第１絶縁膜を蒸着する段階と、
iv）前記Ｎ型トランジスタ形成領域では前記第１絶縁膜をそのまま残し、前記Ｐ型トランジスタ形成領域では前記第１絶縁膜を異方性食刻して前記Ｐ型ゲートパターンの側面に選択的に第１スペーサを形成する段階と、
v）前記Ｐ型ゲートパターンと第１スペーサとが形成された前記Ｐ型トランジスタ形成領域に選択的にＰ型不純物を注入する段階と、を含むことを特徴とする半導体装置の形成方法。
【請求項２】
前記i）段階の前記Ｎ型ゲートパターン及びＰ型ゲートパターンは、ゲート絶縁膜パターンと非ドーピングのポリシリコン膜パターンとが積層された形態を有することを特徴とする請求項１記載の半導体装置の形成方法。
【請求項３】
前記i）段階を実施した後に、前記Ｎ型ゲートパターン、前記Ｐ型ゲートパターン、及び前記基板表面に欠陥を修復するための酸化膜を形成する段階を含むことを特徴とする請求項１記載の半導体装置の形成方法。
【請求項４】
前記ii）段階は、
前記Ｎ型トランジスタ形成領域を選択的に露出する第１フォトレジストパターンを形成する段階と、
前記第１フォトレジストパターンをイオン注入マスクとして用いて前記Ｎ型ゲートパターン及び露出された基板表面下にＮ型不純物を注入することで、前記Ｎ型ゲートパターンを導電性のＮ型ゲートパターンとするとともに、Ｎ型低濃度ドーピング領域を形成する段階と、
前記第１フォトレジストパターンを除去する段階と、を含むことを特徴とする請求項１記載の半導体装置の形成方法。
【請求項５】
前記ii）段階においてＮ型不純物は砒素Ａｓを含むことを特徴とする請求項１記載の半導体装置の形成方法。
【請求項６】
前記第１絶縁膜はシリコン窒化膜からなることを特徴とする請求項１記載の半導体装置の形成方法。
【請求項７】
前記第１絶縁膜は６５０乃至８００℃の温度条件で形成されることを特徴とする請求項１記載の半導体装置の形成方法。
【請求項８】
前記第１絶縁膜は１６０乃至２４０Åの厚さに形成されることを特徴とする請求項１記載の半導体装置の形成方法。
【請求項９】
前記iv）段階は、
前記Ｐ型トランジスタ形成領域を選択的に露出する第２フォトレジストパターンを形成する段階と、
前記第２フォトレジストパターンをエッチングマスクとして用いて前記Ｐ型トランジスタ形成領域に蒸着された前記第１絶縁膜を選択的に異方性食刻して、前記Ｐ型ゲートパターン側面に第１スペーサを形成する段階と、を含むことを特徴とする請求項１記載の半導体装置の形成方法。
【請求項１０】
前記v）段階は、
前記第２フォトレジストパターンをイオン注入マスクとして用いて前記Ｐ型ゲートパターン及び露出された基板表面下にＰ型不純物を注入して、前記Ｐ型ゲートパターンを導電性のＰ型ゲートパターンとするとともに、Ｐ型低濃度ドーピング領域を形成する段階と、
前記第２フォトレジストパターンを除去する段階と、を含むことを特徴とする請求項９記載の半導体装置の形成方法。
【請求項１１】
前記v）段階のＰ型不純物はホウ素Ｂを含むことを特徴とする請求項１記載の半導体装置の形成方法。
【請求項１２】
前記v）段階を実施した後に、
前記Ｎ型トランジスタ形成領域に残されている前記第１絶縁膜及び前記Ｐ型トランジスタ形成領域の第１スペーサを選択的に除去する段階と、
前記Ｎ型ゲートパターン及びＰ型ゲートパターンのそれぞれの側面に第２スペーサを形成する段階と、
前記Ｎ型ゲートパターン及び第２スペーサが形成された前記Ｎ型トランジスタ形成領域とに選択的にＮ型不純物を注入する段階と、
前記Ｐ型ゲートパターン及び第２スペーサが形成された前記Ｐ型トランジスタ形成領域に選択的にＰ型不純物を注入する段階と、をさらに含むことを特徴とする請求項１記載の半導体装置の形成方法。
【請求項１３】
前記第１絶縁膜及び第１スペーサは湿式エッチング工程により除去することを特徴とする請求項１２記載の半導体装置の形成方法。
【請求項１４】
前記第１絶縁膜及び第１スペーサを除去するためのエッチング液は燐酸Ｈ３ＰＯ４を含むことを特徴とする請求項１３記載の半導体装置の形成方法。
【請求項１５】
前記Ｎ型不純物は燐または砒素であることを特徴とする請求項１２記載の半導体装置の形成方法。
【請求項１６】
i）半導体基板上に区分されるＮ型トランジスタ形成領域及びＰ型トランジスタ形成領域に、ゲート絶縁膜パターンと非ドーピングポリシリコン膜パターンとが積層された形態を有するＮ型ゲートパターン及びＰ型ゲートパターンをそれぞれ形成する段階と、
ii）前記Ｎ型ゲートパターン、前記Ｐ型ゲートパターン、及び前記基板表面に欠陥を修復するための熱酸化膜を形成する段階と、
iii）前記Ｎ型トランジスタ形成領域に選択的にＮ型不純物を注入して、前記Ｎ型ゲートパターンに含まれる前記ポリシリコンパターンをＮ型不純物でドーピングするとともに、前記Ｎ型ゲートパターンの両側の露出された基板下にＮ型低濃度ドーピング領域を形成する段階と、
iv）前記Ｎ型ゲートパターン、前記Ｐ型ゲートパターン、及び基板表面上に第１絶縁膜を蒸着する段階と、
v）前記Ｎ型トランジスタ形成領域では前記第１絶縁膜をそのまま残し、前記Ｐ型トランジスタ形成領域では前記第１絶縁膜を異方性食刻して前記Ｐ型ゲートパターンの側面に選択的に第１スペーサを形成する段階と、
vi）前記Ｐ型ゲートパターン及び第１スペーサが形成されたＰ型トランジスタ形成領域に選択的にＰ型不純物を注入して、前記Ｐ型ゲートパターンに含まれる前記ポリシリコンパターンをＰ型不純物でドーピングするとともに、前記第１スペーサ両側の露出された基板下にＰ型低濃度ドーピング領域を形成する段階と、を含むことを特徴とする半導体装置の形成方法。
【請求項１７】
前記第１絶縁膜はシリコン窒化膜からなることを特徴とする請求項１６記載の半導体装置の形成方法。
【請求項１８】
前記第１絶縁膜は１６０乃至２４０Åの厚さに形成することを特徴とする請求項１６記載の半導体装置の形成方法。
【請求項１９】
前記v）段階は、
前記Ｐ型トランジスタ形成領域を選択的に露出するフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをエッチングマスクとして用いて前記Ｐ型トランジスタ形成領域に蒸着された前記第１絶縁膜を選択的に異方性食刻して、前記Ｐ型ゲートパターン側面に第１スペーサを形成する段階と、を含むことを特徴とする請求項１６記載の半導体装置の形成方法。
【請求項２０】
前記vi）段階は、
前記フォトレジストパターンをイオン注入マスクとして用いて前記Ｐ型ゲートパターン及び露出された基板表面下にＰ型不純物を注入する段階と、
前記フォトレジストパターンを除去する段階と、を含むことを特徴とする請求項１９記載の半導体装置の形成方法。
【請求項２１】
前記vi）段階を実施した後に、
前記Ｎ型トランジスタ形成領域に残されている前記第１絶縁膜及び前記Ｐ型トランジスタ形成領域の第１スペーサを選択的に除去する段階と、
前記Ｎ型ゲートパターン及びＰ型ゲートパターンのそれぞれの側面に第２スペーサを形成する段階と、
前記Ｎ型ゲートパターン及び第２スペーサが形成された前記Ｎ型トランジスタ形成領域に選択的にＮ型不純物を注入してＮ型高濃度ドーピング領域を形成する段階と、
前記Ｐ型ゲートパターン及び第２スペーサが形成された前記Ｐ型トランジスタ形成領域に選択的にＰ型不純物を注入してＰ型高濃度ドーピング領域を形成する段階と、を含むことを特徴とする請求項１６記載の半導体装置の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳトランジスタの形成方法の関し、より詳細には半導体装置においてＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するＣＭＯＳトランジスタを形成する方法に関するものである。
【背景技術】
【０００２】
図１は一般のＭＯＳトランジスタの断面図を示す。図２は図１のＡ部分を拡大した図である。
【０００３】
図１に示すように、ＭＯＳトランジスタは、ソース／ドレーン領域１６を含む半導体基板１０上にゲート絶縁膜パターン１２とゲート１４とが設けられた構造を有する。また、ソース／ドレーン領域１６は、前記ゲート１４に隣接した基板の下に比較的に不純物の濃度が低い低濃度ドーピングＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１６ａと前記ＬＤＤ領域１６ａの両側に不純物濃度が高い高濃度ドーピングＨＤＤ（Ｈｉｇｈ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１６ｂを含む。
【０００４】
前記のようなＭＯＳトランジスタはチャネルの種類によってＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとに分類され、前記Ｎ型及びＰ型ＭＯＳトランジスタが１つの基板に形成されたものをＣＭＯＳトランジスタと称する。
【０００５】
最近、半導体装置が高集積化されるにつれて、前記ＭＯＳトランジスタのゲートの長さも短くなり、これによってＭＯＳトランジスタのチャネル長さもサブミクロン級以下に短縮している。このような前記チャネル長さの短縮によりショートチャネル効果（短チャネル効果）やパンチスルー効果などが頻繁に発生して、前記ＭＯＳトランジスタは正常的な特性を確保しにくい実情である。
【０００６】
特に、前記ＬＤＤ構造を有するトランジスタにおいて前記ＬＤＤ領域１６ａがゲート絶縁膜パターン１２下の基板に広がって、ＬＤＤ領域１６ａと前記ゲート１４とが長さＤにわたってオーバーラップする。ここで、このオーバーラップの長さＤ（図２参照）は、前記トランジスタの動作特性に大きい影響を与える。前記オーバーラップの長さＤが過度に長くなると前記チャネル長さが減少し、オーバーラップによる寄生キャパシタンスの増加を招く。一方、前記オーバーラップの長さＤが短すぎると前記チャネル領域においてのドーパントの移動度が減少するため動作特性が悪くなる。従って、設計されたトランジスタの特性に合わせて前記オーバーラップの長さＤを最適化させることが重要である。
【０００７】
前記ＬＤＤ領域１６ａと前記ゲート電極１４との間のオーバーラップは前記ＬＤＤ領域１６ａに注入された不純物が側方に拡散されることによって発生する。
【０００８】
前記ＬＤＤ領域に注入された不純物が過度に拡散されて前記オーバーラップの長さが長くなることを防止するために、前記ゲート絶縁膜及びゲート側面にスペーサを形成した後に、前記スペーサが形成されているゲートをイオン注入マスクとして用いて不純物をイオン注入することもある。前記ゲートからスペーサの厚さほど後退された基板部位に不純物がドーピングされるので、以後に行われる工程により前記不純物が拡散されても前記オーバーラップの長さが過度に長くなることはない。
【０００９】
しかしながら、前記ＭＯＳトランジスタとＰＭＯＳトランジスタが１つの基板に形成されるＣＭＯＳトランジスタにそれぞれのＬＤＤ領域を形成する場合、同一な条件下で、拡散により前記Ｎ型不純物が側面方向に移動する長さとＰ型不純物が側面方向に移動する長さとが互いに異なる。一般に、前記Ｎ型不純物が側面方向に拡散される長さがＰ型不純物が側面方向に拡散される長さより短い。従って、前記オーバーラップの長さを調節するためのスペーサを形成しても前記Ｎ型トランジスタにおいてのオーバーラップの長さとＰ型トランジスタにおいてのオーバーラップの長さをそれぞれ所望する水準までに合わせることが非常に難しい。
【００１０】
以下、前記オーバーラップの長さを考慮してＣＭＯＳトランジスタを形成する従来の方法を説明する。
【００１１】
まず、前記ゲートパターンをイオン注入マスクとして、Ｎ型トランジスタが形成される領域に選択的にＮ型不純物を注入してＮ型ＬＤＤ領域を形成する。前記ゲートパターンの両側面にスペーサを形成する。前記スペーサが形成されているゲートパターンをイオン注入マスクとして、Ｐ型ゲートが形成される領域にＰ型不純物を注入してＰ型ＬＤＤ領域を形成する。前記ＣＭＯＳトランジスタの形成方法の一例は「特許文献１」に開示されている。
【００１２】
以上の形成方法によれば、前記Ｐ型ＬＤＤ領域は前記ゲートパターン縁部位から後退された領域にＰ型不純物がドーピングされて形成されるので前記オーバーラップの長さが過度に長くならないといった長所がある。
【００１３】
しかし、前記形成方法によると、前記Ｎ型ＬＤＤ領域が予め形成されている状態で、前記ゲートパターンの両側面にスペーサを形成するためのエッチング工程が実施されるので、前記Ｎ型ＬＤＤ領域の表面がエッチングによる損傷（エッチングダメージ）を被ることになる。前記エッチングダメージを被ったＮ形ＬＤＤ領域は表面抵抗が増加し、これによって、トランジスタの特性が劣化するおそれがある。
【特許文献１】米国特許第６、３１６、３０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従って、本発明の目的は動作特性を向上することができるＣＭＯＳトランジスタ製造方法を提供することにある。
【課題を解決するための手段】
【００１５】
前記した目的を達成するための本発明は、半導体基板上で区分されるＮ型トランジスタ形成領域及びＰ型トランジスタ形成領域に、それぞれＮ型ゲートパターン及びＰ型ゲートパターンを形成する。次いで、前記Ｎ型トランジスタ形成領域に選択的にＮ型不純物を注入する。次いで、前記Ｎ型ゲートパターン、Ｐ型ゲートパターン及び基板表面上に第１絶縁膜を蒸着する。そして、前記Ｎ型トランジスタ形成領域には前記第１絶縁膜をそのまま残し、前記Ｐ型トランジスタ形成領域には前記第１絶縁膜を異方性食刻して前記Ｐ型ゲートパターンの側面に選択的に第１スペーサを形成する。前記Ｐ型ゲートパターン及び第１スペーサが形成された前記Ｐ型トランジスタ形成領域に選択的にＰ型不純物を注入してＣＭＯＳトランジスタを形成する。
【００１６】
また、前記した目的を達成するための本発明は、半導体基板上に区分されるＮ型トランジスタ形成領域及びＰ型トランジスタ形成領域に、ゲート絶縁膜パターンと非ドーピングポリシリコンパターンとが積層された形態を有するＮ型ゲートパターン及びＰ型ゲートパターンを形成する。次いで、前記Ｎ型ゲートパターン、Ｐ型ゲートパターン、及び基板表面に欠陥を修復するための熱酸化膜を形成する。次いで、前記Ｎ型トランジスタ形成領域に選択的にＮ型不純物を注入して、前記Ｎ型ゲートパターンに含まれるポリシリコンパターンをＮ型不純物でドーピングするとともに、前記Ｎ型ゲートパターンの両側の露出された基板下にはＮ型低濃度ドーピング領域を形成する。次いで、前記Ｎ型ゲートパターン、Ｐ型ゲートパターン、及び基板表面上に第１絶縁膜を蒸着する。次いで、前記Ｎ型トランジスタ形成領域には前記第１絶縁膜をそのまま残し、前記Ｐ型形成領域には前記第１絶縁膜を異方性食刻して前記Ｐ型ゲートパターンの側面に選択的に第１スペーサを形成する。そして、前記Ｐ型ゲートパターン及び第１スペーサが形成されたＰ型トランジスタ形成領域に選択的にＰ型不純物を注入して、前記P型ゲートパターンにポリシリコンパターンをＰ型不純物でドーピングし、前記第１スペーサ両側の露出された基板下にＰ型低濃度ドーピング領域を形成して半導体装置のトランジスタを形成する。
【発明の効果】
【００１７】
前記本発明の半導体装置の形成方法によると、前記Ｐ型ゲートパターンの側面のみに選択的に第１スペーサを形成する。従って、前記第１スペーサを形成するためのエッチング工程時に前記Ｎ型トランジスタ形成領域はエッチングによるダメージをまったく被らない。これによって、前記Ｎ型ＬＤＤ領域の抵抗増加などのような不良発生が抑制できる。また、前記Ｎ型トランジスタ及びＰ型トランジスタそれぞれの低濃度ドーピング領域とゲートとのオーバーラップの長さを容易に調節することができ、Ｎ型及びＰ型トランジスタの動作特性が良好になる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
【００１９】
図３乃至図１４は本発明の一実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示す断面図である。
【００２０】
図３に示すように、半導体基板１００上に一般のトレンチ素子分離工程を実施してアクティブ領域及びフィールド領域１００ａを区分する。また、前記半導体基板１００は、後続工程を通じてＮ型ＭＯＳトランジスタが形成されるＮ型ＭＯＳトランジスタ形成領域及びＰ型ＭＯＳトランジスタが形成されるＰ型ＭＯＳトランジスタ形成領域にそれぞれ区分される。
【００２１】
前記トレンチ素子分離工程を簡単に説明すると、半導体基板１００上にパッド酸化膜、窒化膜及び高温酸化膜（図示せず）を順次に蒸着する。次いで、前記高温酸化膜上にシリコン酸窒化物ＳｉＯＮを蒸着して反射防止層（図示せず）を形成した後、アクティブパターンを定義するためのフォトリソグラフィ工程を行って高温酸化膜パターンを形成する。そして、前記高温酸化膜パターンをエッチングマスクとして利用して前記窒化膜及びパッド酸化膜をエッチングして窒化膜パターン及びパッド酸化膜パターンを形成した後、続けて前記基板を所定の深さでエッチングしてトレンチを形成する。前記トレンチを満たすように化学気相蒸着方法（ＣＶＤ）を用いて酸化膜を形成した後、前記窒化膜パターンの上部表面が露出されるまで前記酸化膜を化学機械的研摩ＣＭＰ方法で除去する。この結果、トレンチの内部にフィールド酸化膜が形成される。それから、燐酸を含む溶液を用いたストリッピング工程で、残留する前記窒化膜パターンを除去する。このような前記素子分離工程により前記半導体基板はアクティブ領域とフィールド領域００ａとに区分される。
【００２２】
前記アクティブ領域及びフィールド領域１００ａに区分された基板１００上にゲート絶縁膜１０２を３０乃至１５０Å程度に薄く形成する。前記ゲート絶縁膜１０２は一般にシリコン酸化膜からなる。続いて、前記ゲート絶縁膜１０２上にドーピングされていないポリシリコン膜１０４を形成する。
【００２３】
次いで、図４に示すように、前記ゲート絶縁膜１０２と非ドーピングのポリシリコン膜１０４との所定部位を順次にエッチングして、ゲート絶縁膜パターン１０２ａとポリシリコン膜パターン１０４ａとが積層された形態を有するゲートパターンを形成する。続いて、前記ゲートパターン及び半導体基板１００表面に発生したエッチングダメージ（エッチング損傷）を修復（キュアリング）するための熱酸化膜１０８を形成する。前記熱酸化膜１０８は約３０乃至７０Å程度の厚さに形成する。
【００２４】
前記Ｎ型トランジスタ形成領域およびＰ型トランジスタ形成領域上に形成された各ゲートパターンは、後続工程を通じてＮ型トランジスタ用ゲートパターンまたはＰ型トランジスタ用ゲートパターンとしてそれぞれ形成される。以下、前記Ｎ型トランジスタ形成領域に形成されるゲートパターンをＮ型ゲートパターン１１０ａとし、前記Ｐ型トランジスタ形成領域に形成されるゲートパターンをＰ型ゲートパターン１１０ｂとする。
【００２５】
前記ゲートパターンの形成方法をさらに詳しく説明すると、前記非ドーピングのポリシリコン膜１０４上に、ゲートパターン形成のためのエッチングマスクであるゲート用フォトレジストパターン（図示せず）を形成する。前記ゲート用フォトレジストパターンをエッチングマスクとして用いて、前記ポリシリコン膜１０４及びゲート絶縁膜１０２を順次にエッチングする。続いて、前記ゲート用フォトレジストパターンを一般のアッシング及びストリッピング工程を通じて除去する。
【００２６】
次に、図５に示すように、前記熱酸化膜１０８上に、前記Ｎ型トランジスタ形成領域を選択的に露出する第１フォトレジストパターン１１２を形成する。続いて、前記第１フォトレジストパターン１１２をイオン注入マスクとして用いて前記Ｎ型トランジスタ形成領域に低濃度のＮ型不純物を注入１１４する。従って、前記露出されたポリシリコンパターン１０５ａ内部及び基板１００表面の下にＮ型不純物が注入される。
【００２７】
前記不純物注入工程１１４により、前記Ｎ型ゲートパターン１１０ａに含まれる前記ポリシリコンパターン１０５ａはＮ型不純物がドーピングされて導電性を有するようになる。また、前記露出された基板底面にはＮ型ＬＤＤ領域（Ｎ型低濃度ドーピング領域）１１６が形成される。
【００２８】
前記Ｎ型不純物としては、砒素（Ａｓ）イオンを使用することが望ましい。これは前記砒素イオンは他のＮ型不純物（例えば、燐）に比べて比較的大きい原子量を有しているため、拡散速度が遅く、側方に拡散される長さも短い。従って、前記砒素イオンを注入してＮ型ＬＤＤ領域１１６を形成する場合、以後実施される工程によりＮ型ＬＤＤ領域１１６が前記Ｎ型ゲートパターン１１０ａ下のチャネル領域の方に過度に拡張されることはない。
【００２９】
続いて、前記第１フォトレジストパターン１１２を一般のアッシング及びストリッピング工程を実施して除去する。
【００３０】
次いで、図６に示すように、Ｎ型ゲートパターン１１０ａ、前記Ｐ型ゲートパターン１１０ｂ、及び基板１００表面上に第１絶縁膜１２０を形成する。より具体的には、前記熱酸化膜１０８上に第１スペーサとして形成されるための第１絶縁膜１２０を形成する。前記第１絶縁膜１２０は、後続工程で注入されるＰ型不純物が側面方向に拡散されることにより発生されるオーバーラップの長さを調節するために形成する膜である。従って、前記第１絶縁膜１２０は前記Ｐ型不純物の拡散長さを考慮して一定の厚さに形成する。具体的には、第１絶縁膜１２０は、１６０乃至２４０Åの厚さに形成する。
【００３１】
前記第１絶縁膜１２０は、下部に形成されている前記熱酸化膜１０８とエッチング選択比を有するシリコン窒化膜で形成することが望ましい。これは、エッチング選択比が小さい物質膜を第１絶縁膜１２０として用いる場合には、後続工程において前記第１絶縁膜１２０を異方性食刻する時、下部の前記熱酸化膜１０８を一定の厚さで残すことができず、前記基板１００表面が外部に露出されてしまうおそれがあるからである。第１絶縁膜１２０として、熱酸化膜１０８とエッチング選択比を有するシリコン窒化膜を用いることによって、基盤１００表面が露出されてしまうことが防止され、前記第１絶縁膜１２０の異方性食刻工程による基板１００表面のダメージを最小化することができる。以下、前記第１絶縁膜１２０をシリコン窒化膜で形成することに限定して説明する。
【００３２】
また、前記第１絶縁膜１２０は、ドーピングされたＮ型不純物が側方に拡散されることを最小化するために比較的に低い温度で形成することが望ましい。前記第１絶縁膜１２０をシリコン窒化膜で形成する場合、前記シリコン窒化膜は、６５０乃至８００℃程度の温度条件、より好ましくは、６５０乃至７００℃程度の温度で形成することが望ましい。
【００３３】
次いで、図７に示すように、前記第１絶縁膜１２０上に、前記Ｐ型トランジスタ形成領域を選択的に露出する第２フォトレジストパターン１２２を形成する。前記第２フォトレジストパターン１２２をエッチングマスクとして用いて前記第１絶縁膜１２０を異方性食刻する。
【００３４】
前記異方性食刻工程を実施すると、第２フォトレジストパターン１２２によりマスキングされた前記Ｎ型トランジスタ形成領域は前記熱酸化膜１０８ａ及び第１絶縁膜１２０ａがそのまま残されている。また、前記Ｐ型ゲートパターンの側面には、前記熱酸化膜パターン１０８ｂ及び第１絶縁膜パターン１２０ｂが積層された第１スペーサ１３０が形成される。前記第１スペーサ１３０は図示されたように角部位が角状をしているオフセットスペーサの形状を有する。
【００３５】
続いて、前記エッチング工程時に発生したポリマーを除去するための表面洗浄工程を実施する。前記表面洗浄工程を実施の際に、前記露出された基板１００表面及びＰ型ゲートパターン１１０ｂ上部面に残されている熱酸化膜１０８は殆ど除去される。しかし、前記表面洗浄工程を実施した後、前記露出された基板１００表面及びＰ型ゲート上部面に熱酸化膜１０８が一部残されていても工程上の問題はない。
【００３６】
次いで、図８に示すように、前記第２フォトレジストパターン１２２及び前記第１スペーサ１３０が形成されたＰ型ゲートパターン１１０ｂをイオン注入マスクとして用いて、前記Ｐ型トランジスタ形成領域に選択的に低濃度のＰ型不純物を注入１３２する。
【００３７】
前記不純物注入工程１３２により、前記Ｐ型ゲートパターン１１０ｂに含まれるポリシリコンパターン１０５ｂはＰ型不純物がドーピングされて導電性を有するようになる。従って、後続工程を通じて形成されるＰ型トランジスタは半導体基板１００下部に埋立てチャネルが生じない。
【００３８】
また、前記露出された基板１００底面にはＰ型ＬＤＤ領域（Ｐ型低濃度ドーピング領域）１３４が形成される。
【００３９】
このとき、前記Ｐ型不純物としては、ホウ素（Ｂ）イオンを使用することが望ましい。前記ホウ素イオンは前記Ｎ型不純物として使用される砒素イオンより小さい原子量を有して拡散速度が速い。従って、前記ホウ素イオンを注入して前記Ｐ型ＬＤＤ領域１３４を形成すると、以後の工程を実施する際に前記ホウ素イオンが側面方向に拡散されて、前記Ｐ型ＬＤＤ領域１３４が前記Ｐ型ゲートパターン１１０ｂ下のチャネル領域の方に拡張される。
【００４０】
しかし、前記Ｐ型ゲートパターン１１０ｂの側面に選択的に第１スペーサ１３０が形成されているので、前記Ｐ型ＬＤＤ領域１３４は前記第１スペーサ１３０の両側の基板下に形成される。即ち、前記Ｐ型ＬＤＤ領域１３４は前記Ｐ型ゲートパターン１１０ｂ両側の基板領域から前記第１スペーサ１３０の厚さほど後退された領域に形成される。従って、以後の熱処理工程を実施して前記Ｐ型不純物イオンが側面方向に拡散されても前記Ｐ型ゲートパターン１１０ｂと前記Ｐ型ＬＤＤ領域１３４とが互いに重なるオーバーラップの長さが過度に長くならない。
【００４１】
また、前記Ｐ型ゲートパターン１１０ｂの側面のみに選択的に第１スペーサ１３０を形成する工程と前記Ｐ型ゲート領域に不純物イオンを注入する工程とを実施するときに、同一の前記第２フォトレジストパターン１２２をマスクとして使用する。したがって、前記Ｐ型ゲートパターン１１０ｂの側面のみに選択的に第１スペーサ１３０を形成しても追加的なフォトリソグラフィ工程が要求されない。
【００４２】
次いで、図９に示すように、前記第２フォトレジストパターン１２２を一般のアッシング及びストリッピング工程を実施して除去する。一般に、前記アッシング工程はＯ３プラズマを使用して実施し、ストリッピング工程は、硫酸または硫酸とＳＣ１（スタンダードクリーニング１）溶液との混合溶液を使用して実施する。前記ＳＣ１溶液はＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏで組成された混合溶液である。
【００４３】
次に、図１０に示すように、前記Ｎ型及びＰ型トランジスタ形成領域に残されている第１絶縁膜１２０ａ及び前記第１スペーサ１３０に含まれた第１絶縁膜パターン１２０ｂを選択的に除去する。前記除去工程はエッチングダメージを減少させる観点からは、湿式エッチング工程により実施することが望ましい。前記第１絶縁膜１２０ａ及び絶縁膜パターン１２０ｂは窒化物から形成されている。前記窒化物を除去する工程は燐酸Ｈ３ＰＯ４をエッチング液として使用して実施する。
【００４４】
次いで、図１１に示すように、前記基板１００上にシリコン窒化物からなる第２絶縁膜を形成する。続いて、前記第２絶縁膜を異方性食刻して前記Ｎ型ゲートパターン１１０ａ及びＰ型ゲートパターン１１０ｂのそれぞれの側面に第２スペーサ１４０を形成する。前記第２スペーサ１４０は前記Ｎ型トランジスタ及びＰ型トランジスタのソース／ドレーンでの高濃度ドーピング領域を定義するために具備される。
【００４５】
前記異方性食刻工程を実施した後、洗浄工程を実施する。前記洗浄工程により、前記露出された基板上に残されていた熱酸化膜は殆ど除去される。
【００４６】
次いで、図１２に示すように、Ｎ型及びＰ型ゲートパターン１１０ａ、１１０ｂと第２スペーサ１４０が形成されている基板１００上に前記Ｎ型トランジスタ形成領域を選択的に露出する第３フォトレジストパターン１４２を形成する。続いて、前記第３フォトレジストパターン１４２をイオン注入マスクとして用いて前記Ｎ型トランジスタ形成領域に選択的にＮ型不純物を注入１４４する。前記Ｎ型不純物注入工程１４４を実施すると、前記第２スペーサ１４０の両側基板部位には前記Ｎ型不純物が２回にかけて注入されることになり、この結果、ソース／ドレーンのＮ型高濃度ドーピング領域１４６が形成される。
【００４７】
また、前記Ｎ型ゲートパターン１１０ａに含まれるポリシリコンパターン１０５ａにもＮ型不純物がさらにドーピングされる。
【００４８】
前記Ｎ型高濃度ドーピング領域１４６を形成するために注入されるＮ型不純物は、砒素Ａｓまたは燐Ｐを含む。望ましくは、前記Ｎ型高濃度ドーピング領域１４６において前記Ｎ型ＬＤＤ領域１１６に比べてイオン注入深さが深く形成されるように前記砒素に比べて原子量が小さい燐を注入する。
【００４９】
続いて、前記第３フォトレジストパターン１４２を除去する。
【００５０】
図１３に示すように、前記Ｎ型及びＰ型ゲートパターン１１０ａ、１１０ｂと第２スペーサ１４０とが形成されている基板１００上に前記Ｐ型トランジスタ形成領域を選択的に露出する第４フォトレジストパターン１４８を形成する。続いて、前記第４フォトレジストパターン１４８をイオン注入マスクとして用いて前記Ｐ型トランジスタ形成領域に選択的にＰ型不純物を注入１５０する。前記Ｐ型不純物注入工程１５０を実施すると、前記第２スペーサ１４０の両側基板部位には前記Ｐ型不純物が２回にかけて注入されることになり、この結果、Ｐ型高濃度ドーピング領域１５２が形成される。また、前記Ｐ型ゲートパターンに含まれるポリシリコンパターンにもＰ型不純物がさらにドーピングされる。
【００５１】
前記注入されるＰ型不純物はホウ素Ｂを含むことが望ましい。
【００５２】
前記図１２及び図１３を参照して説明したそれぞれの工程は互いに順序を変えて実施してもよいことはもちろんである。
【００５３】
図１４に示すように、前記第４フォトレジストパターン１４８を除去してＮ型及びＰ型トランジスタを含むＣＭＯＳトランジスタを形成する。
【００５４】
続いて、図示していないが、前記ゲートパターンの上部面及びソース／ドレーン領域の上部面に金属シリサイドパターンを形成する。前記金属シリサイドパターンは前記ゲートパターン及びソース／ドレーン領域においての抵抗を減少させるために備えられる。
【産業上の利用可能性】
【００５５】
前述したように本発明によると、追加的なフォトリソグラフィ工程を伴わないで前記Ｐ型ゲートパターンの側面のみに選択的に第１スペーサを形成する。従って、前記第１スペーサを形成するためのエッチング工程時に前記Ｎ型トランジスタ形成領域は全然エッチングによるダメージを被らない。これによって、前記Ｎ型ＬＤＤ領域の抵抗増加のような不良発生が減少される。また、前記Ｎ型トランジスタ及びＰ型トランジスタそれぞれのＬＤＤ領域とゲートとのオーバーラップの長さを容易に調節することができ、Ｎ型及びＰ型トランジスタの動作特性が良好になる。
【００５６】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を変更できる。
【図面の簡単な説明】
【００５７】
【図１】一般のＭＯＳトランジスタの断面図である。
【図２】図１のＡ部分の拡大図である。
【図３】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための断面図である。
【図４】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図３に後続する断面図である。
【図５】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図４に後続する断面図である。
【図６】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図５に後続する断面図である。
【図７】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図６に後続する断面図である。
【図８】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図７に後続する断面図である。
【図９】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図８に後続する断面図である。
【図１０】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図９に後続する断面図である。
【図１１】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図１０に後続する断面図である。
【図１２】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図１１に後続する断面図である。
【図１３】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図１２に後続する断面図である。
【図１４】本発明の第１実施例による半導体装置のＣＭＯＳトランジスタ形成方法を示すための図１３に後続する断面図である。
【符号の説明】
【００５８】
１００    半導体基板、
１１０ａ    Ｎ型ゲートパターン、
１１０ｂ    Ｐ型ゲートパターン、
１１６      Ｎ型ＬＤＤ領域、
１２０      第１絶縁膜、
１２２      フォトレジストパターン、
１３０      第１スペーサ、
１３４      Ｐ型ＬＤＤ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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