(57)【要約】【課題】放射線によるソフトエラーを誤り訂正回路の挿入によりアクセス性能を劣化させることなくより確実に回避可能とすること。【解決手段】ビット線Ｄ９４１にトランジスタＡ１１を介して接続するキャパシタＡ１４と、ビット線Ｄ９４１にトランジスタＢ１２を介して接続するキャパシタＢ１５と、ビット線Ｅ９４２にトランジスタＣ１３を介して接続するキャパシタＣ１６とを有し、トランジスタＡ１１とトランジスタＢ１２とトランジスタＣ１３とは共通のワード線によりオン・オフが制御され、キャパシタＡ１４はキャパシタＣ１６より容量が小さく、キャパシタＢ１５はキャパシタＣ１６より容量が小さく、キャパシタＡ１４とキャパシタＢ１５の容量の和がキャパシタＣ１６の容量より大きくする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１のビット線Ｄを介してそれぞれ書き込みと読み出しを実行する第１のキャパシタＡ及び第２のキャパシタＢと、第２のビット線Ｅを介して書き込みと読み出しを実行する第３のキャパシタＣとを有し、第１のキャパシタＡは第３のキャパシタＣより容量が小さく、第２のキャパシタＢは第３のキャパシタＣより容量が小さく、第１のキャパシタＡと第２のキャパシタＢの容量の和が第３のキャパシタＣの容量より大きいことを特徴とするメモリセル。
【請求項２】
第１のビット線Ｄに第１のトランジスタＡを介して接続する第１のキャパシタＡと、第１のビット線に第２のトランジスタＢを介して接続する第２のキャパシタＢと、第２のビット線Ｅに第３のトランジスタＣを介して接続するキャパシタＣとを有し、第１のトランジスタＡと第２のトランジスタＢと第３のトランジスタＣとは共通のワード線によりオン・オフが制御され、第１のキャパシタＡは第３のキャパシタＣより容量が小さく、第２のキャパシタＢは第３のキャパシタＣより容量が小さく、第１のキャパシタＡと第２のキャパシタＢの容量の和が第３のキャパシタＣの容量より大きいことを特徴とするメモリセル。
【請求項３】
前記第１のキャパシタＡと前記第２のキャパシタＢの容量が等しいことを特徴とする請求項１又は２のメモリセル。
【請求項４】
前記第１のトランジスタＡと前記第２のトランジスタＢと前記第３のトランジスタＣの容量の比が１対１対１．５であることを特徴とする請求項１又は２のメモリセル。
【請求項５】
第１のビット線Ｄを介してそれぞれ書き込みと読み出しを実行する第１のキャパシタＡ及び第２のキャパシタＢと、第２のビット線Ｅを介して書き込みと読み出しを実行する第３のキャパシタＣとを有し、第１のキャパシタＡは第３のキャパシタＣより容量が小さく、第２のキャパシタＢは第３のキャパシタＣより容量が小さく、第１のキャパシタＡと第２のキャパシタＢの容量の和が第３のキャパシタＣの容量より大きいことを特徴とするメモリセルを有する半導体メモリ装置。
【請求項６】
第１のビット線Ｄに第１のトランジスタＡを介して接続する第１のキャパシタＡと、第１のビット線に第２のトランジスタＢを介して接続する第２のキャパシタＢと、第２のビット線Ｅに第３のトランジスタＣを介して接続するキャパシタＣとを有し、第１のトランジスタＡと第２のトランジスタＢと第３のトランジスタＣとは共通のワード線によりオン・オフが制御され、第１のキャパシタＡは第３のキャパシタＣより容量が小さく、第２のキャパシタＢは第３のキャパシタＣより容量が小さく、第１のキャパシタＡと第２のキャパシタＢの容量の和が第３のキャパシタＣの容量より大きいことを特徴とするメモリセルを有する半導体メモリ装置。
【請求項７】
前記第１のキャパシタＡと前記第２のキャパシタＢの容量が等しいことを特徴とする請求項５又は６の半導体メモリ装置。
【請求項８】
前記第１のトランジスタＡと前記第２のトランジスタＢと前記第３のトランジスタＣの容量の比が１対１対１．５であることを特徴とする請求項５又は６の半導体メモリ装置。
【請求項９】
前記半導体メモリ装置がＤＲＡＭである請求項５又は６の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はソフトエラーを回避可能なメモリセル、及び半導体メモリ装置に関し、特に放射線等によるソフトエラーに対する耐性を備えたメモリセルの構造に関する。
【０００２】
【従来の技術】
半導体メモリ装置は情報を記憶するメモリセルをアレイ状に配列して多量の情報を記憶している。特開平５−２７５６４５号公報の図２には１つの記憶用のキャパシタからなるＤＲＡＭ（ｄｙｎａｍｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）のメモリセルが示されている。図３は１つのキャパシタで記憶するメモリセル６０を示しており、キャパシタ６５はトランジスタ６２を介してビット線９７１に接続し、トランジスタ６２はワード線９７３によりオン・オフ制御される。なお、キャパシタは電荷を充電・放電する機能を持ち充電状態を維持する機能を持つ素子である。
【０００３】
図２のワード線９７３はメモリセル６０を実装する半導体メモリ装置内でメモリセル６０を選択するための信号であり、ワード線９７１が選択状態となるとトランジスタ６２がオンとなりキャパシタ６５は電気的にビット線９７１と接続した状態となり、ワード線９７３が非選択状態となるとトランジスタ６２がオフとなりキャパシタ６５は電気的にビット線９７１と切断された状態となる。
【０００４】
ビット線９７１はメモリセル６０への書き込みや読み出しを行うための信号であり、読み出しの際はワード線９７３を選択状態としてキャパシタ６５の充電状態又は放電状態で区別する記憶情報をセンスアンプ６８へ伝えてセンスアンプ６８で記憶情報が“０”か“１”を読み取る。また、書き込みの際はワード線９７３を選択状態としてセンスアンプ６８から書き込む情報に従って電圧を制御しキャパシタ６５を充電状態又は放電状態とし、メモリセル６０に情報を記憶する。
【０００５】
ところで、半導体メモリ装置のエラーとしては、宇宙線やアルファ線のような放射線によって一時的に引き起こされ再書き込みにより回復可能なソフトエラーと固定的にエラーが発生するハードエラーとがある。図３に示したメモリセル６０では放射線により放電状態のキャパシタ６５が影響を受けるとその影響の程度によりセンスアンプ６８が誤って充電状態と判定しソフトエラーとなりソフトエラーは回避できない。
【０００６】
特開平５−２７５６４５号公報の図４に示されるように、ソフトエラーの確率を改善するものとして、ワード線を２本設けてそれぞれに記憶用の手段を設け、記憶内容を反転して保持するメモリセルの構造が知られている。図４は２つのビット線と２つの記憶用の手段をキャパシタとした構成のメモリセル８０を示している。
【０００７】
メモリセル８０は、トランジスタ８２を介してキャパシタ８５がビット線９９１に接続し、トランジスタ８３を介してキャパシタ８６がビット線９９２に接続する。書き込み・読み出しの際はワード線９９３を選択状態としてトランジスタ８２とトランジスタ８３をオンとし、書き込み時にはセンスアンプ８８からビット線９９１とビット線９９２を制御し、キャパシタ８５とキャパシタ８６の一方を充電し他方を放電する。読み出しの際は、ビット線９９１を介してキャパシタ８５の記憶情報を読み出し、ビット線９９２を介してキャパシタ８６の記憶情報を読み出し、センスアンプ８８にてビット線９９１とビット線９９２との電圧の大小を比較して記憶情報が“０”か“１”かを判定する。例えばビット線９９１の方が大きければ“１”と判定し、ビット線９９２の方が大きければ“０”と判定する。
【０００８】
このように２つのキャパシタに反転させた情報を記憶するメモリセルは、放射線の影響により１つのキャパシタが放電状態又は充電状態から中間的な充電状態となった場合、読み出し時のビット線の大小関係が維持されていれば正しく読み出すことができるのでソフトエラーを回避できるが、影響が大きく放電状態が完全に充電充電状態となるとビット線間で差がなくなり正しく読み出せなくなりソフトエラーを回避できなくなる。
【０００９】
また、特開平５−１２８９９号公報によれば、記憶するデータのエラー訂正用の情報を冗長して半導体メモリ装置に記憶しておき、読み出しの際にデータと訂正用の情報とを用いてエラーを検出し、エラーの際は訂正用の情報を用いてエラーを訂正することが示されている。この技術では、書き込みの際にエラー訂正用の情報を生成する必要があり、また読み出しの際にエラーを検出し訂正する時間が必要になり、半導体メモリ装置のアクセス性能が劣化してしまう。
【００１０】
【特許文献１】
特開平５−２７５６４５号公報
【特許文献２】
特開平５−１２８９９号公報
【００１１】
【発明が解決しようとする課題】
半導体メモリ装置は集積度の向上に伴い放射線等の影響を受けやすくなり放射線によるソフトエラーの回避技術がますます求められている。特に障害時に及ぼす影響が大きく高い信頼性を要求されるシステムや人命に関わる医療現場で使用されるコンピュータや宇宙線の影響を受けやすい宇宙空間で使用されるコンピュータ等では重要である。
【００１２】
これに対して、図３及び図４に示す記憶用のキャパシタを１つ又は２つ含む従来技術のメモリセルでは、放射線によるソフトエラーを回避することができないという問題がある。また、半導体メモリ装置内でエラー訂正する方法ではエラー訂正する時間だけ、半導体メモリ装置からデータを読み出す時間が増えてしまうという問題がある。
【００１３】
本発明の目的は、放射線によるソフトエラーをアクセス性能を劣化させることなくより確実に回避可能としたメモリセル、及び半導体メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の第１のメモリセルは、第１のビット線Ｄを介してそれぞれ書き込みと読み出しを実行する第１のキャパシタＡ及び第２のキャパシタＢと、第２のビット線Ｅを介して書き込みと読み出しを実行する第３のキャパシタＣとを有し、第１のキャパシタＡは第３のキャパシタＣより容量が小さく、第２のキャパシタＢは第３のキャパシタＣより容量が小さく、第１のキャパシタＡと第２のキャパシタＢの容量の和が第３のキャパシタＣの容量より大きいことを特徴とする。
【００１５】
本発明の第２のメモリセルは、第１のビット線Ｄに第１のトランジスタＡを介して接続する第１のキャパシタＡと、第１のビット線に第２のトランジスタＢを介して接続する第２のキャパシタＢと、第２のビット線Ｅに第３のトランジスタＣを介して接続するキャパシタＣとを有し、第１のトランジスタＡと第２のトランジスタＢと第３のトランジスタＣとは共通のワード線によりオン・オフが制御され、第１のキャパシタＡは第３のキャパシタＣより容量が小さく、第２のキャパシタＢは第３のキャパシタＣより容量が小さく、第１のキャパシタＡと第２のキャパシタＢの容量の和が第３のキャパシタＣの容量より大きいことを特徴とする。
【００１６】
本発明の第３のメモリセルは、本発明の第１又は第２のメモリセルにおいて、前記第１のキャパシタＡと前記第２のキャパシタＢの容量が等しいことを特徴とする。
【００１７】
本発明の第４のメモリセルは、本発明の第１又は第２のメモリセルにおいて、前記第１のトランジスタＡと前記第２のトランジスタＢと前記第３のトランジスタＣの容量の比が１対１対１．５であることを特徴とする。
【００１８】
本発明の第１の半導体メモリ装置は、第１のビット線Ｄを介してそれぞれ書き込みと読み出しを実行する第１のキャパシタＡ及び第２のキャパシタＢと、第２のビット線Ｅを介して書き込みと読み出しを実行する第３のキャパシタＣとを有し、第１のキャパシタＡは第３のキャパシタＣより容量が小さく、第２のキャパシタＢは第３のキャパシタＣより容量が小さく、第１のキャパシタＡと第２のキャパシタＢの容量の和が第３のキャパシタＣの容量より大きいことを特徴とするメモリセルを有する。
【００１９】
本発明の第２の半導体メモリ装置は、第１のビット線Ｄに第１のトランジスタＡを介して接続する第１のキャパシタＡと、第１のビット線に第２のトランジスタＢを介して接続する第２のキャパシタＢと、第２のビット線Ｅに第３のトランジスタＣを介して接続するキャパシタＣとを有し、第１のトランジスタＡと第２のトランジスタＢと第３のトランジスタＣとは共通のワード線によりオン・オフが制御され、第１のキャパシタＡは第３のキャパシタＣより容量が小さく、第２のキャパシタＢは第３のキャパシタＣより容量が小さく、第１のキャパシタＡと第２のキャパシタＢの容量の和が第３のキャパシタＣの容量より大きいことを特徴とするメモリセルを有する。
【００２０】
本発明の第３の半導体メモリ装置は、本発明の第１又は第２の半導体メモリ装置において、前記第１のキャパシタＡと前記第２のキャパシタＢの容量が等しいことを特徴とする。
【００２１】
本発明の第４の半導体メモリ装置は、本発明の第１又は第２の半導体メモリ装置において、前記第１のトランジスタＡと前記第２のトランジスタＢと前記第３のトランジスタＣの容量の比が１対１対１．５であることを特徴とする。
【００２２】
本発明の第５の半導体メモリ装置は、本発明の第１又は第２の半導体メモリ装置において、前記半導体メモリ装置がＤＲＡＭである。
【００２３】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の実施の形態のメモリセル１０の構造を示した図である。メモリセル１０はビット線Ｄ９４１とビット線Ｅ９４２の２本のビット線によりプリチャージ回路３０とセンスアンプ２０とに接続する。なお、通常の半導体メモリ装置ではメモリセル１０が多数配置されてセンスアンプ２０とプリチャージ回路３０とにそれぞれ接続する。
【００２４】
キャパシタＡ１４はワード線９４３でオン・オフを制御されるトランジスタＡ１１を介してビット線Ｄ９４１に接続し、キャパシタＢ１５はワード線９４３でオン・オフを制御されるトランジスタＢ１２を介してビット線Ｄ９４１に接続し、キャパシタＣ１６はワード線９４３でオン・オフを制御されるトランジスタＣ１３を介してビット線Ｅ９４２に接続する。また、各キャパシタの他端は一定の電圧に保たれ、図１では接地レベルとされている。
【００２５】
なお、キャパシタＡ１４、キャパシタＢ１５、及びキャパシタＣ１６の容量は下記の３式を全て満たす必要がある。
キャパシタＡ１４  ＜  キャパシタＣ１６    （式１）
キャパシタＢ１５  ＜  キャパシタＣ１６    （式２）
キャパシタＡ１４  ＋  キャパシタＢ１５  ＞  キャパシタＣ１６    （式３）
図１では各キャパシタＡ１４〜Ｃ１６の容量の比は式４のように設定されている。
キャパシタＡ１４  ：  キャパシタＢ１５  ：  キャパシタＣ１６
＝  １  ：  １  ：  １．５    （式４）
ワード線９４３は、メモリセル１０を選択する際に選択状態となりトランジスタＡ１１〜Ｃ１３をそれぞれオンとし、キャパシタＡ１４とキャパシタＢ１５がビット線Ｄ９４１と電気的に接続し、キャパシタＣ１６がビット線Ｅ９４２と電気的に接続する。ワード線９４３が非選択状態の際はトランジスタＡ１１〜Ｃ１３がそれぞれオフとなり、キャパシタＡ１４とキャパシタＢ１５はビット線Ｄ９４１と電気的に切断され、キャパシタＣ１６はビット線Ｅ９４２と電気的に切断され、キャパシタＡ１４〜Ｃ１６は充電又は放電状態を保持する。
【００２６】
センスアンプ２０は、ビット線Ｄ９４１とビット線Ｅ９４２とでメモリセル１０と接続し、メモリセル１０への書き込みの際にビット線Ｄ９４１とビット線Ｅ９４２とに逆の電圧を与えてメモリセル１０の書き込みを制御する書込回路２２と、メモリセル１０からの読み出しの際にビット線Ｄ９４１とビット線Ｅ９４２との電圧を比較してその大小関係から論理的な“１”、“０”の値を判定する読出回路２１とを含む。これらの回路は図４に示した従来のものと同じでもよい。プリチャージ回路３０はメモリセル１０の読み出しの際にプリチャージする、すなわち、読み出し実行前にビット線Ｄ９４１とビット線Ｅ９４２とを所定の電圧に制御する回路である。
【００２７】
次に、本発明の実施の形態の動作について図面を参照して説明する。まず、メモリセル１０に対する書き込みの動作を説明する。なお、メモリセル１０が論理“１”の状態とはキャパシタＡ１４とキャパシタＢ１５とが充電状態でキャパシタＣ１６が放電状態であるとし、論理“０”はその逆の状態とする。この“０”、“１”の状態の定義は逆にしてもかまわない。
【００２８】
メモリセルに“１”を書き込む場合、書込回路２２はビット線Ｄ９４１を昇圧しビット線Ｅ９４２を接地レベルに制御する。ワード線９４３が選択状態となるとトランジスタＡ１１とトランジスタＢ１２とトランジスタＣ１３とがオンとなってキャパシタＡ１４とキャパシタＢ１５とがビット線Ｄ９４１と導通しキャパシタＣ１６がビット線Ｅ９４２と導通し、ビット線Ｄ９４１が昇圧されているためにキャパシタＡ１４とキャパシタＢ１５とは充電され、ビット線Ｅ９４２が接地レベルのためキャパシタＣ１６は放電する。同様にしてメモリセル１０に“０”を書き込む場合は、ビット線Ｄ９４１とビット線Ｅ９４２の電圧を逆になるように制御することにより、キャパシタＡ１４とキャパシタＢ１５とが放電し、キャパシタＣ１６が充電する。
【００２９】
次に読み出しの動作について説明する。メモリセル１０を読み出す際は、プリチャージ回路３０によりビット線Ｄ９４１とビット線Ｅ９４２とを事前に所定の電圧に制御する。次にワード線９４３が選択状態となるとキャパシタＡ１４とキャパシタＢ１５の状態によりビット線Ｄ９４１の電圧が一時的に上昇或いは下降し、キャパシタＣ１６の状態によりビット線Ｅ９４２の電圧が一時的に下降或いは上昇する。読出回路２１はこの差を検出して論理“１”か“０”かを判定する。キャパシタＣ１６も時間の経過に従って充電されるので、読み出しが終わった後に読み出した論理値にメモリセル１０を戻すように書込回路２２から再書き込みが実行されメモリセル１０は読み出し前の状態に復旧する。
【００３０】
例えば、メモリセル１０が論理“１”の状態であれば、キャパシタＡ１４とキャパシタＢ１５とは充電されており、ワード線９４３が選択状態となるとビット線Ｄ９４１の電圧は一時的に上がり、逆にキャパシタＣ１６は放電状態のためビット線Ｅ９４２は一時的に下がる。メモリセル１０の論理状態が“０”であればその逆となりビット線Ｄ９４１とビット線Ｅ９４２との大小関係が逆となる。
【００３１】
次にメモリセル１０が放射線等によってキャパシタＡ１４〜Ｃ１６の１つが影響を受けた場合の動作について説明する。メモリセル１０が論理“１”の状態の際、すなわちキャパシタＡ１４とキャパシタＢ１５とが充電状態でキャパシタＣ１６が放電状態の際に、放射線の影響によりキャパシタＣ１６が充電されてしまった場合、ビット線Ｄ９４１とビット線Ｅ９４２とはともに充電状態のキャパシタに導通するが、それぞれの容量はビット線Ｄ９４１が“１”＋“１”＝“２”であり、ビット線Ｅ９４２は“１．５”を越えることはない。従ってビット線Ｄ９４１の方が大きくなるため、読出回路２１は正しく論理“１”を判定することができる。
【００３２】
また、放射線の影響でキャパシタＡ１４が放電してしまった場合、キャパシタＢ１５は充電状態となっているためにビット線Ｄ９４１とビット線Ｅ９４２とは正常時２対０のところが１対０となるが大小関係は維持されるため読出回路２１は正しく論理“１”を判定することができる。
【００３３】
メモリセル１０が論理“０”の場合についてみると、キャパシタＡ１４とキャパシタＢ１５は放電状態にあり、キャパシタＣ１６は充電状態にある。放射線等の影響によりキャパシタＡ１４が充電されてもビット線Ｄ９４１は“１”＋“０”＝“１”を越えることはなくビット線Ｅ９４２は“１．５”であるので大小関係は変わることなく、読出回路２１は正しく読み出しをすることができる。
【００３４】
また、放射線等によりキャパシタＣ１６が放電された場合、完全に放電されてしまうと２つのビット線に関する容量がともに“０”となり、正しく読めないことになる。しかし、キャパシタＣ１６が完全に放電されず少し充電量が残っていれば正しく読むことができ、また、一般的に放射線によるキャパシタへの影響は放射線のエネルギーが電荷に変わってキャパシタに充電されることが多いと考えられるので実際の環境では放射線によりキャパシタが完全放電されることは少ないと考えられ救済される確率が大きいと考えられる。なお、読み出しの判定後には再書き込みが実行されるため、正しく読み出しを判定することにより各キャパシタの状態は正常な状態に復旧される。
【００３５】
以上のように、メモリセル１０は図１のように３つのキャパシタを配置しそれぞれの容量が式１〜式３を満足するようにすることにより、３つのうち１つのキャパシタが放射線等によりソフトエラーを起こしても論理値を正しく読み出すことができ、さらに再書き込みによりソフトエラーを起こしたキャパシタの状態を正常値に訂正して復旧することができるので、放射線等によるソフトエラーに対して高い耐性を実現することができる。
【００３６】
次に、図２に本発明のメモリセル１０を半導体メモリ装置５０に実装した構成を示す。半導体メモリ装置５０は論理的にワード方向にＮ、ビット方向にＭのメモリセル１０が配置されている。センスアンプ２０とプリチャージ回路３０の構成は図１と同じであり、ビット方向のメモリセル１０の数に応じて書込回路２２と読出回路２１とがセンスアンプ２０に含まれる。
【００３７】
ワード線はワード線９４３−１からワード線９４３−ＮまでＮ本あり、ビット線は各メモリセル１０に２本ずつ接続し、それぞれビット線Ｄ９４１−１からビット線Ｄ９４１−Ｍ、ビット線Ｅ９４２−１からビット線Ｅ９４２−ＭのＭ本ずつある。半導体メモリ装置５０の書き込み・読み出しの際は外部より与えられたアドレス信号に基づいてワード線が選択され、書き込みの際は外部より与えられたデータ信号により書込回路２２を制御して該当するメモリセル１０を書き換え、読み出しの際は該当するビット線からメモリセル１０の状態を読み出してデータ信号として外部に出力する。
【００３８】
なお、図２では論理的な配置を示しているが、物理的にはビット方向の数よりアドレス信号から作られるワード方向の数が桁違いに大きいので、ワード方向の配置は半導体メモリ装置５０上にアレイ状に配置されるが特に限定するものではない。半導体メモリ装置５０がＤＲＡＭである場合はアドレス信号をＲＡＳ（ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号のタイミングとＣＡＳ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）のタイミングで取り込み、ＲＡＳ、ＣＡＳのアドレスに応じてアレイ状にメモリセル１０を配置することが多い。
【００３９】
半導体メモリ装置５０は式１から式３を満足する３つのキャパシタからなるメモリセル１０により構成されるため、読み出したメモリセル１０内の１つのキャパシタが放射線等によるソフトエラーを起こしていても正しく読み出すことができ再書き込みにより正しい状態に復旧するので、半導体メモリ装置５０内或いは半導体メモリ装置の外部に読み出しデータの誤りを訂正するための手段がなくてもソフトエラーを救済でき、読み出し時間の増加を回避できる。また、誤り訂正回路と組み合わせることによりより信頼性の高い半導体メモリ装置を実現することができる。
【００４０】
【発明の効果】
本発明によれば、キャパシタをメモリセルに３つ有し、容量の比を決められた条件とすることにより、１つのキャパシタがダメージを受けても情報を正常に読み出すことができるという効果がある。また、エラー訂正のための回路を必要としないのでアクセス性能を劣化することなくソフトエラーを回避できる。
【図面の簡単な説明】
【図１】本発明の実施の形態のメモリセルの構造を示した図である。
【図２】本発明の実施の形態の半導体メモリ装置の構造を示した図である。
【図３】従来の技術の１つのキャパシタからなるメモリセルの構造を示した図である。
【図４】従来の技術の２つのキャパシタからなるメモリセルの構造を示した図である。
【符号の説明】
１０    メモリセル
１１    トランジスタＡ
１２    トランジスタＢ
１３    トランジスタＣ
１４    キャパシタＡ
１５    キャパシタＢ
１６    キャパシタＣ
２０    センスアンプ
２１    読出回路
２２    書込回路
３０    プリチャージ回路
６０    メモリセル
６２    トランジスタ
６５    キャパシタ
６８    センスアンプ
８０    メモリセル
８２    トランジスタ
８３    トランジスタ
８５    キャパシタ
８６    キャパシタ
８８    センスアンプ
【図１】
2004259371.tif 000003
【図２】
2004259371.tif 000004
【図３】
2004259371.tif 000005
【図４】
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