(57)【要約】【課題】  印刷ヘッドの駆動素子を駆動させるための駆動波形の生成において、駆動波形データの累積誤差による所望の駆動波形からのずれを防止する。【解決手段】  駆動波形生成回路の累算部における複数ビットの累算結果を、フロア信号を用いて所定の設定タイミングにおいて特定の上位ビットで表される値がゼロではなく、特定の上位ビット以外の下位ビットがすべてゼロになるような所定の設定値に設定する。この際、特定の上位ビット以外の下位ビットをクリアしてもよい。また、前記所定の設定タイミングは、駆動波形の１周期の始端と終端に相当するタイミングとしてもよい。【選択図】  図３
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【特許請求の範囲】
【請求項１】
印刷すべき画像の印刷信号に基づいて、記録媒体上に画像を記録する印刷装置であって、
複数のノズルと前記複数のノズルを駆動してインク滴を吐出させるための複数の駆動素子とを有する印刷ヘッドと、
前記複数の駆動素子に伝送される駆動波形を生成する駆動波形生成回路と、
を備え、
前記駆動波形生成回路は、
前記駆動波形を生成するための複数の駆動波形データを記憶するためのメモリと、
前記メモリからそれぞれ所定の読出しタイミングで１つずつ順次読み出された前記駆動波形データを、一定の累算周期毎に順次累算していく累算部と、
前記累算部で得られた複数ビットの累算結果のうち、特定の上位ビットをデジタル／アナログ変換してアナログ信号として出力するデジタル／アナログ変換器と、
前記累算部における前記複数ビットの累算結果を、所定の設定タイミングにおいて前記特定の上位ビットで表される値がゼロではなく、前記特定の上位ビット以外の下位ビットがすべてゼロになるような所定の設定値に設定する制御部と、
を備える印刷装置。
【請求項２】
請求項１記載の印刷装置であって、
前記制御部は、前記特定の上位ビット以外の下位ビットをクリアすることによって、前記累算結果を前記所定の設定値に設定する
印刷装置。
【請求項３】
請求項１または２記載の印刷装置であって、
前記所定の設定タイミングは、前記駆動波形の１周期の始端と終端に相当するタイミングであり、
前記駆動波形は、１周期の始端と終端における電位が一致する周期的な波形である
印刷装置。
【請求項４】
駆動素子を駆動させるための駆動波形を生成する駆動波形生成装置であって、
前記駆動波形を生成するための複数の駆動波形データを記憶するためのメモリと、
前記メモリからそれぞれ所定のタイミングで１つずつ順次読み出された前記駆動波形データを、一定の累算周期毎に順次累算していく累算部と、
前記累算部で得られた複数ビットの累算結果のうち、特定の上位ビットをデジタル／アナログ変換してアナログ信号として出力するデジタル／アナログ変換器と、
前記累算部における前記複数ビットの累算結果を、所定の設定タイミングにおいて前記特定の上位ビットで表される値がゼロではなく、前記特定の上位ビット以外の下位ビットがすべてゼロになるような所定の設定値に設定する制御部と、
を備える駆動波形生成装置。
【請求項５】
請求項４記載の駆動波形生成装置であって、
前記制御部は、前記特定の上位ビット以外の下位ビットをクリアすることによって、前記累算結果を前記所定の設定値に設定する
駆動波形生成装置。
【請求項６】
請求項４または５記載の駆動波形生成装置であって、
前記所定の設定タイミングは、前記駆動波形の１周期の始端と終端に相当するタイミングであり、
前記駆動波形は、１周期の始端と終端における電位が一致する周期的な波形である
駆動波形生成装置。
【請求項７】
駆動素子を駆動させるための駆動波形生成方法であって、
（ａ）前記駆動波形を生成するための複数の駆動波形データを、それぞれ所定のタイミングで１つずつ順次選択する工程と、
（ｂ）前記選択された駆動波形データを、一定の累算周期毎に順次累算する工程と、
（ｃ）前記複数ビットの累算結果のうち、特定の上位ビットをデジタル／アナログ変換する工程と、
（ｄ）前記複数ビットの累算結果を、所定の設定タイミングにおいて前記特定の上位ビットで表される値がゼロではなく、前記特定の上位ビット以外の下位ビットがすべてゼロになるような所定の設定値に設定する工程と、
を備える駆動波形生成方法。
【請求項８】
請求項７記載の駆動波形生成方法であって、
前記工程（ｄ）は、前記特定の上位ビット以外の下位ビットをクリアすることによって、前記累算結果を前記所定の設定値に設定する工程を含む
駆動波形生成方法。
【請求項９】
請求項７または８記載の駆動波形生成方法であって、
前記所定の設定タイミングは、前記駆動波形の１周期の始端と終端に相当するタイミングであり、
前記駆動波形は、１周期の始端と終端における電位が一致する周期的な波形である
駆動波形生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動素子を動作させるための駆動波形を生成する技術に関する。
【背景技術】
【０００２】
近年、コンピュータの出力装置として、数色のインクをインクヘッドから吐出するタイプのカラープリンタが普及し、コンピュータ等が処理した画像を多色多階調で印刷するのに広く用いられている。そして、多階調の印刷を実現するために、記録ヘッドのノズルから吐出されるインク滴の重量を制御し、印刷媒体上に形成されるインクドットの大きさを制御することが行われている。
【０００３】
従来、インクジェット式プリンタにおいては、インクドットを形成するか否かの２値化を行い、一定面積中のいくつの画素にインクドットを形成するかにより印刷画像の中間調を表現するのが一般的であった。しかし、最近では、濃淡のインクを用いて一画素に複数の異なる大きさのインクドットを形成することにより、印刷画像の中間調をより多階調で表現することが可能となっている。
【０００４】
例えば、ピエゾ素子を用いたインクジェットプリンタでは、大きさの異なるインクドットを形成するためには、記録ヘッドのノズル開口部におけるメニスカス（ノズル開口部におけるインクの表面形状）の制御やインク滴の吐出のタイミングの制御が重要である。したがって、所望のインクドットを形成するために、記録ヘッドのピエゾ素子を動作させる駆動波形を、形成するインクドットの大きさに応じて変化させることが行われている。
【０００５】
ピエゾ素子を動作させる駆動波形は、予め任意の時間での駆動電圧の絶対値を全てメモリに記憶しておく方法や、ピエゾ素子がコンデンサを形成することを利用して抵抗値の異なる抵抗をピエゾ素子との間でスイッチングする方法により制御されてきた。しかし、前者の場合は駆動波形を記憶しておくためにメモリを多く必要とし、後者の場合は複雑なタイミングのパルス信号を必要とする問題がある。
【０００６】
これらの問題点を解決するために、駆動波形の任意の時間での電圧の変化量を決め、その値を加算器により順次加算していくことによりプログラマブルに駆動波形を得る方法等が提案されている。
【０００７】
図８は、駆動波形を生成するための従来の駆動波形生成回路１００の内部構成を示すブロック図である。図９は、図８に示した駆動波形生成回路１００において駆動波形を生成していく過程を示す説明図である。図８に示す駆動波形生成回路１００は、メモリ１０２と、累算部１０４と、デジタル／アナログ変換器１０４とを備えている。メモリ１０２には、駆動信号ＣＯＭの波形を示す駆動波形データが格納されている。図９（ａ）に示したように、メモリ１０２から読み出された駆動波形データΔＶ１，ΔＶ２，ΔＶ３は、累算部１０４においてクロック信号ＣＬＫに同期して順次累算されていく。ここで、駆動波形データとは、クロック信号ＣＬＫの１周期ｔ当たりの駆動電圧の変化量を表すデータである。この１８ビットの累算結果のうち上位１０ビットがデジタル／アナログ変換器１０６でデジタル／アナログ変換されることによって、駆動信号ＣＯＭが生成される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図９の方法において、１画素区間にわたって駆動波形データΔＶ１，ΔＶ２，ΔＶ３，...を累算した値がゼロになれば、駆動波形の始端と終端のレベルは完全に一致する。しかし、実際には、１画素区間にわたる駆動波形データの累算値がゼロにならないことも多い。この理由は、駆動波形データを設定する際に演算誤差が生じるからである。例えば、第１の駆動波形データΔＶ１は、その累算期間８ｔにおける電圧変化の設計値δ１を、その期間８ｔにおける累算周期の数（即ち８）で除算することによって決定される。この除算が割り切れないときには、駆動波形データΔＶ１は、丸め誤差を含むことになる。この丸め誤差が、１画素区間の終端における累算値の誤差の原因である。このような誤差はデジタル／アナログ変換の対象とならない下位ビットのビット数を増加させれば減少し、上位ビットに関しては、誤差を０とすることは可能である。しかし、下位ビットに関しては、累算誤差をゼロにすることは困難である。
【０００９】
従来の駆動波形生成装置では、このような誤差が１画素区間毎に順次蓄積されてゆき、所望の駆動波形からずれた波形が生成されてしまうという問題があった。すなわち、例えば、図１０（ａ）に示した周期Ｔの駆動波形を得ようとする場合に、図１０（ｂ）に示したように、誤差ｅ１が１周期毎に累積されて、駆動波形の始端電位がずれてゆき、所望の駆動波形からずれてしまうという問題があった。
【００１０】
本発明は、上記の問題を解決することを目的としてなされたものであり、駆動波形の生成過程において駆動波形データを累算する際に、誤差が累積されるのを防止することを目的とする。
【課題を解決するための手段】
【００１１】
上述の課題の少なくとも一部を解決するため、本発明は、駆動波形を生成するための複数の駆動波形データを順次累算し、累算された複数ビットの累算結果のうち、特定の上位ビットをデジタル／アナログ変換してアナログ信号として出力する。この際、複数ビットの累算結果を、所定の設定タイミングにおいて特定の上位ビットで表される値がゼロではなく、特定の上位ビット以外の下位ビットがすべてゼロになるような所定の設定値に設定する。こうすることにより、駆動波形データの誤差の累積がなくなり、所望の駆動波形を生成することができる。
【００１２】
なお、特定の上位ビット以外の下位ビットをクリアすることによって、累算結果を所定の設定値に設定してもよい。
【００１３】
また、所定の設定タイミングは、駆動波形の１周期の始端と終端に相当するタイミングであり、駆動波形は、１周期の始端と終端における電位が一致する周期的な波形としてもよい。こうすることにより、一連の駆動素子の動作毎に駆動電圧の誤差をクリアすることができ、連続した周期的な所望の駆動波形を生成することができる。
【００１４】
なお、本発明は、印刷装置、駆動波形生成装置、駆動波形生成方法等の種々の形態で実現することが可能である。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態について、実施例に基づき以下の順で説明する。
Ａ．印刷装置の全体構成：
Ｂ．駆動波形生成装置の構成と動作：
Ｂ−１．駆動波形生成装置の内部構成：
Ｂ−２．駆動波形の生成方法：
Ｂ−３．変形例：
【００１６】
Ａ．印刷装置の全体構成：
図１は、本発明の印刷装置の全体構成を示すブロック図である。図１に示すように、印刷装置は、コンピュータ９０と、制御回路４０と、紙送りモータ２３と、主走査を行うキャリッジモータ２４と、記録ヘッド５０と、を備えている。
【００１７】
コンピュータ９０では、所定のオペレーティングシステムの下で、アプリケーションプログラムが動作している。オペレーティングシステムには、ビデオドライバやプリンタドライバが組み込まれており、ディスプレイに画像を表示したり、種々の画像処理が行われる。
【００１８】
制御回路４０は、コンピュータ９０からの印刷信号等を受け取るインタフェース４１と、各種データの記憶を行うＲＡＭ４２と、各種データ処理のためのルーチン等を記憶したＲＯＭ４３と、発振回路４４と、ＣＰＵ等からなる制御部４５と、駆動波形生成回路４６と、紙送りモータ２３やキャリッジモータ２４や記録ヘッド５０に印刷信号や駆動信号を送るためのインタフェース４７と、を備えている。
【００１９】
ＲＡＭ４２は、受信バッファ４２Ａや中間バッファ４２Ｂあるいは出力バッファ４２Ｃとして利用される。コンピュータ９０からの印刷信号は、インタフェース４１を介して受信バッファ４２Ａに蓄えられる。このデータは、中間コードに変換されて中間バッファ４２Ｂに蓄えられる。そして、ＲＯＭ４３内のフォントデータやグラフィック関数等を参照して制御部４５により必要な処理が行われ、ドットパターンデータが展開され、出力バッファ４２Ｃに記憶される。ドットパターンデータは、インタフェース４７を介して記録ヘッド５０に送られる。
【００２０】
図２は、記録ヘッド５０の電気的な構成を示すブロック図である。記録ヘッド５０は、ノズルの数に対応した複数のシフトレジスタ５１Ａ〜５１Ｎと、複数のラッチ回路５２Ａ〜５２Ｎと、複数のレベルシフタ５３Ａ〜５３Ｎと、複数のスイッチ回路５４Ａ〜５４Ｎと、複数のピエゾ素子５５Ａ〜５５Ｎと、を備えている。印刷信号ＳＩは、発振回路４４からのクロック信号ＣＬＫに同期してシフトレジスタ５１Ａ〜５１Ｎに入力される。そして、ラッチ信号ＬＡＴに同期してラッチ回路５２Ａ〜５２Ｎにラッチされる。ラッチされた印刷信号ＳＩは、レベルシフタ５３Ａ〜５３Ｎによりスイッチ回路５４Ａ〜５４Ｎを駆動できる電圧まで増幅され、スイッチ回路５４Ａ〜５４Ｎに供給される。スイッチ回路５４Ａ〜５４Ｎの入力側には、駆動波形生成回路４６からの駆動信号ＣＯＭが入力され、出力側にはピエゾ素子５５Ａ〜５５Ｎが接続されている。
【００２１】
スイッチ回路５４Ａ〜５４Ｎは、例えば、印刷信号ＳＩが「１」の場合は駆動信号ＣＯＭをピエゾ素子５５Ａ〜５５Ｎに供給して動作させ、「０」の場合は遮断して動作させない。ピエゾ素子は、周知のように、電圧の印加により結晶構造が歪み、電気−機械エネルギの変換を極めて高速に行う素子である。図示しないが、駆動信号ＣＯＭがピエゾ素子５５Ａ〜５５Ｎに供給されると、それに応じてピエゾ素子５５Ａ〜５５Ｎは変形し、インク室の壁も変形する。これによりノズルからのインク滴の吐出を制御する。吐出されたインク滴が印刷媒体に付着することにより印刷が行われる。
【００２２】
Ｂ．駆動波形生成装置の構成と動作：
Ｂ−１．駆動波形生成装置の内部構成：
図３は、駆動波形生成回路４６の内部構成を示すブロック図である。駆動波形生成回路４６は、制御部４５から与えられる駆動波形データを記憶するメモリ６０と、メモリ６０から読み出された駆動波形データを一時的に保持する第１ラッチ６２と、第１ラッチ６２の出力と後述する第２ラッチ６６の出力とを加算する加算器６４と、第２ラッチ６６と、第２ラッチ６６の出力をアナログ信号に変換するデジタル／アナログ変換器７０と、を備えている。また変換されたアナログ信号をピエゾ素子が動作する電圧まで増幅する電圧増幅部７２と、増幅された電圧信号に対応した電流供給を行うための電流増幅部７４も備えている。加算器６４と第２ラッチ６６とは、駆動波形データを累算する累算部６８を構成する。駆動波形生成回路４６には、制御部４５から種々の信号が供給される。即ち、メモリ６０には、第１のクロック信号ＣＬＫ１と、駆動波形データを表すデータ信号と、アドレス信号Ａ０〜Ａ３と、イネーブル信号とが供給されている。また、第１ラッチ６２には、第２のクロック信号ＣＬＫ２と、リセット信号ＲＥＳＥＴとが供給されている。第２ラッチ６６には、第３のクロック信号ＣＬＫ３と、リセット信号ＲＥＳＥＴと、後述するフロア信号ＦＬＯＯＲとが供給されている。第１と第２ラッチ６２，６６に供給されるリセット信号ＲＥＳＥＴは、同じものである。なお、この駆動波形生成回路４６は、図１に示した制御部４５，ＲＡＭ４２およびＲＯＭ４３とともに駆動波形生成装置として機能する。
【００２３】
Ｂ−２．駆動波形の生成方法：
図４は、メモリ６０内に駆動波形データを書きこむタイミングを示すタイミングチャートである。駆動波形ＣＯＭの生成に先立って、駆動波形データを示すデータ信号と、そのデータ信号のアドレスとが、第１のクロック信号ＣＬＫ１に同期して、制御部４５からメモリ６０に供給される。データ信号は１ビットであるが、図４に示したように、第１のクロック信号ＣＬＫ１を同期信号とするシリアル転送によって、駆動波形データが１ビットずつ転送される。即ち、制御部４５からメモリ６０へ駆動波形データを転送する場合には、まず、第１のクロック信号ＣＬＫ１に同期してデータ信号を複数ビット分供給する。その後、このデータを格納するための書きこみアドレスを表すアドレス信号Ａ０〜Ａ３と、イネーブル信号とを供給する。メモリ６０は、このイネーブル信号が供給されたタイミングでアドレス信号を読み取り、受け取った駆動波形データをそのアドレスに書きこむ。アドレス信号Ａ０〜Ａ３は４ビットなので、最大１６種類の駆動波形データをメモリ６０に記憶しておくことができる。
【００２４】
図５は、駆動波形生成回路４６において駆動波形を生成していく過程を示す説明図である。メモリ６０内への駆動波形データの書きこみが終了した後、読出しアドレスＢがアドレス信号Ａ０〜Ａ３として出力されると、メモリ６０から最初の駆動波形データΔＶ１が出力される。その後、第２のクロック信号ＣＬＫ２のパルスが発生すると、この駆動波形データΔＶ１が第１ラッチ６２に保持される。この状態で、次に第３のクロック信号ＣＬＫ３のパルスが発生すると、第２ラッチ６６の１８ビットの出力と、第１ラッチ６２の１６ビットの出力とが加算器６４により加算され、その加算結果が第２ラッチ６６に保持される。即ち、図５に示したように、一旦、アドレス信号に対応した駆動波形データが選択されると、その後、第３のクロック信号ＣＬＫ３を受けるたびに、第２ラッチ６６の出力には、その駆動波形データの値が累算されていく。
【００２５】
図５に示した例では、アドレスＢには、第３のクロック信号ＣＬＫ３の１周期ｔ当たりの電圧をΔＶ１だけ上昇させることを示す駆動波形データが格納されている。従って、第２のクロック信号ＣＬＫ２によりアドレスＢが有効になると、ΔＶ１ずつ電圧が上昇していくことになる。また、アドレスＡには、駆動波形データとしてΔＶ２＝０、即ち、電圧を保持することを示す値が格納されている。従って、第２のクロック信号ＣＬＫ２によりアドレスＡが有効になると、駆動信号の波形は、増減のないフラットな状態に保たれる。また、アドレスＣには、第３のクロック信号ＣＬＫ３の１周期ｔ当たりの電圧をΔＶ３だけ低下させることを示す駆動波形データが格納されている。従って、第２のクロック信号ＣＬＫ２によりアドレスＣが有効になった後は、ΔＶ３ずつ電圧が低下していくことになる。なお、増加か減少かは、各アドレスに格納されたデータの符号により決定される。
【００２６】
こうして、加算器６４により加算された１８ビットの加算結果のうち、上位１０ビットの電圧レベルデータＤ0は、デジタル／アナログ変換器７０に入力される。また、１８ビットの加算結果全体は、加算器６４に再入力される。この結果、第２ラッチ６６から出力される電圧レベルデータＤ0は、図５（ａ）に示したように段階的に変化する。この電圧レベルデータＤ0は、デジタル／アナログ変換器７０により変換され、図５（ｂ）に示した駆動波形が形成される。
【００２７】
図６は、第２ラッチ６６の下位８ビットをクリアするタイミングを示すタイミングチャートである。ここでは、１画素区間の周期Ｔ毎に、同一の駆動波形が繰り返されるものとしている。１画素区間の始端と終端における電圧レベルデータＤ0の値ＶＭ（以下、「始端レベル」と呼ぶ）は、ゼロでない所定の値を有している。１画素区間の始端と終端は、制御部４５内で生成される印刷タイミング信号ＰＴＳによって規定されている。印刷タイミング信号ＰＴＳは、各画素位置にインクドットを形成する際に、駆動波形の出力の開始を指示する信号である。フロア信号ＦＬＯＯＲは、第２ラッチ６６の下位８ビットをクリアするタイミングｔ０を指示する信号である。フロア信号ＦＬＯＯＲが制御部４５から第２ラッチ６６に入力されると、第２ラッチ６６の下位８ビットのみがクリアされ、上位１０ビットは始端レベルＶＭに維持される。本実施例では、フロア信号ＦＬＯＯＲは、印刷タイミング信号ＰＴＳと同じタイミング、すなわち、駆動波形の１周期毎に入力される。この場合は、印刷タイミング信号ＰＴＳをフロア信号ＦＬＯＯＲとして用いてもよい。また、このタイミングはこれに限定されるものではなく、例えば、第２ラッチ６６から出力される電圧レベルデータＤ0がＶＭになるタイミングｔ０、ｔ１等、予め出力値が分かっているタイミングでフロア信号ＦＬＯＯＲを入力して、下位８ビットをクリアしてもよい。
【００２８】
本実施例によれば、駆動波形データの誤差を所定のタイミングでクリアするため、駆動波形データの誤差の累積を防止し、容易に所望の複雑なプロファイルの駆動波形を得ることができる。
【００２９】
Ｂ−３．変形例：
図７は、図３の駆動波形生成回路４６の累算部６８の変形例（累算部６８ａ）を示すブロック図である。加算器６４の前段および第２ラッチ６６の後段は、前述した実施例の駆動波形生成回路と同様であるので説明は省略する。本変形例では、加算器６４と第２ラッチ６６の間にセレクタ６７が設けられている。また、セレクタ６７には、データレジスタ６５が接続されている。
【００３０】
データレジスタ６５に設定されている１８ビットの設定値のうち、上位１０ビットは、駆動波形の始端レベルＶＭに等しく、また、下位８ビットはゼロである。フロア信号ＦＬＯＯＲが第２ラッチ６６およびセレクタ６７に入力されると、セレクタ６７がデータレジスタ６５の１８ビットのデータを選択して出力し、第２ラッチ６６がこのデータを保持する。この結果、第２ラッチ６６に記憶されている１８ビットのデータは、上位１０ビットが始端レベルＶＭに等しく、下位８ビットがゼロである設定値に強制的に書き換えられる。
【００３１】
このように、累算部６８ａにおける累算結果を所定のタイミングで所定の設定値に再設定するようにすれば、駆動波形データの誤差が累積されるのを防止し、容易に所望の複雑なプロファイルの駆動波形を得ることができる。
【００３２】
なお、前述した第１実施例の回路においては、フロア信号ＦＬＯＯＲに応じて、下位ビットをクリアすることによって、累算結果が所定の設定値、即ち、始端レベルＶＭに設定されていてものと考えることができる。このように、本明細書において、「累算結果を所定の設定値に設定する」という文言は、累算結果を所定の設定値に強制的に設定する場合に限らず、第１実施例のように、下位ビットのみをクリアすることによって実質的に累算結果を所定の設定値に設定するような場合も含む広い意味を有している。
【００３３】
以上、本発明のいくつかの実施の形態について説明したが、本発明はこのような実施の形態になんら限定されるものではなく、その要旨を逸脱しない範囲内において種々なる態様での実施が可能である。本発明の駆動波形生成装置および駆動波形生成方法は、実施の形態に示した印刷装置に用いられるだけでなく、その他のアクチュエータ等を駆動する駆動波形生成装置，駆動波形生成方法としても適用できる。
【図面の簡単な説明】
【００３４】
【図１】本発明の印刷装置の全体構成を示すブロック図である。
【図２】記録ヘッドの電気的な構成を示すブロック図である。
【図３】本発明の駆動波形生成回路の内部構成を示すブロック図である。
【図４】メモリ内に駆動波形データを書きこむタイミングを示すタイミングチャートである。
【図５】駆動波形を生成していく過程を説明する説明図である。
【図６】本発明の駆動波形生成方法におけるフロア信号を入力するタイミングを説明する説明図である。
【図７】本発明の駆動波形生成回路の累算部の変形例を示すブロック図である。
【図８】従来の駆動波形生成回路の内部構成を示すブロック図である。
【図９】駆動波形を生成していく過程を説明する説明図である。
【図１０】駆動波形の生成過程における誤差の累積を説明する説明図である。
【符号の説明】
【００３５】
２３...紙送りモータ
２４...キャリッジモータ
４０...制御回路
４１...インタフェース
４２...ＲＡＭ
４２Ａ...受信バッファ
４２Ｂ...中間バッファ
４２Ｃ...出力バッファ
４３...ＲＯＭ
４４...発振回路
４５...制御部
４６...駆動波形生成回路
５０...記録ヘッド
５１Ａ〜５１Ｎ...シフトレジスタ
５２Ａ〜５２Ｎ...ラッチ回路
５３Ａ〜５３Ｎ...レベルシフタ
５４Ａ〜５４Ｎ...スイッチ回路
５５Ａ〜５５Ｎ...ピエゾ素子
６０...メモリ
６２...第１ラッチ
６４...加算器
６５...データレジスタ
６６...第２ラッチ
６７...セレクタ
６８...累算部
６８ａ...累算部
７０...Ｄ／Ａ変換器
７２...電圧増幅部
７４...電流増幅部
９０...コンピュータ
１００...駆動波形生成回路
１０２...メモリ
１０４...累算部
１０６...Ｄ／Ａ変換器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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