(57)【要約】【課題】０Ｖでカットオフ状態にしようとするセルが十分にカットオフしないという複合作用で誤書き込みが発生するのを防止する。【解決手段】電気的に書換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットがマトリックス状に配列されたメモリセルアレイと、前記メモリセルのゲートに接続されるワード線と、前記各メモリセルユニットを各ビット線に接続する選択ゲートとを具備し、書き込みを行う前記ワード線に隣接するワード線に０Ｖより大きい電位を与えた後、接地電位を与え、書き込みを行う前記ワード線に書き込み電位を与える。【選択図】　図２
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【特許請求の範囲】
【請求項１】
電気的に書換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットがマトリックス状に配列されたメモリセルアレイと、
前記メモリセルのゲートに接続されるワード線と、
前記各メモリセルユニットを各ビット線に接続する選択ゲートとを具備し、
書き込みを行う前記ワード線に隣接するワード線に０Ｖより大きい電位を与えた後、接地電位を与え、書き込みを行う前記ワード線に書き込み電位を与えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記０Ｖより大きい電位は、非選択セルのソース・ドレイン拡散層に転送される初期電圧が十分転送される大きさであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記ワード線に隣接するワード線に与えられる電位は、ビット線及び選択ゲートに電位が与えられた後に与えられることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願は不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来より、ＮＡＮＤ型フラッシュメモリの非選択書き込み方式としてＬＳＢ（Ｌｏｃａｌ　Ｓｅｌｆ　Ｂｏｏｓｔ）書き込み方式が使われている。この方法は、図４に示すようにＶｐｇｍが与えられるワード線（以下、「選択ワード線」という）の両隣のワード線を０Ｖを固定し、それ以外のワード線にはＶｐａｓｓを与えることによって、その０Ｖの与えられるセルをカットオフ状態にし、Ｖｐｇｍでチャネルをブーストして誤書き込みを防ぐものである。
【０００３】
【発明が解決しようとする課題】
この方法では、ソース側から順に書き込みを行うのが普通であるが、冗長部の書き込みを、本体セル部の書き込みが終了してから行うというユーザ側の要求がある（冗長部の分割書き込み）。この場合、非選択書き込みを行うビット線（図４でＶｄｄが印加されるビット線；以下、「非選択ビット線」という）上で選択ワード線よりもビット線側にしきい値の高い状態のセルが存在することになる。もし、選択ワード線の両隣のワード線に接続されたセルのしきい値が正で、しかも大きい場合、その他のセルにＶｐａｓｓが与えられた前も後もカットオフ状態である。この場合、ビット線から選択ゲートを介してセルのチャネル・ソース／ドレイン拡散層に転送される初期電圧がほとんど転送されないために、チャネル電位が十分に上がらず、また、０Ｖでカットオフ状態にしようとするセルが十分にカットオフしないという複合作用で誤書き込みが発生するという問題があった。特に多値のフラッシュメモリの場合、書き込みしきい値が二値のフラッシュメモリの場合と比較して大きくなるために、この問題は顕著になっている。
【０００４】
【課題を解決するための手段】
上記問題点を解決するために、本発明の不揮発性半導体記憶装置は電気的に書換え可能なメモリセルを複数個接続してメモリセルユニットを構成し、このメモリセルユニットがマトリックス状に配列されたメモリセルアレイと、前記メモリセルのゲートに接続されるワード線と、前記各メモリセルユニットを各ビット線に接続する選択ゲートとを具備し、書き込みを行う前記ワード線に隣接するワード線に０Ｖより大きい電位を与えた後、接地電位を与え、書き込みを行う前記ワード線に書き込み電位を与えることを特徴としている。
【０００５】
【発明の実施の形態】
図１は、本発明が適用される半導体記憶装置を示す構成図である。メモリセルアレイ１は行方向及び列方向にマトリックス状に配列された図示せぬ複数のＮＡＮＤセル、これらＮＡＮＤセルに接続されたワード線、ビット線、選択ゲート線、ソース線を含んでいる。このメモリセルアレイ１にはビット線制御回路２、行選択手段としてのローデコーダ３、基板電位制御回路４が接続されている。前記ビット線制御回路２は、主としてＣＭＯＳフリップフロップ回路によって構成されている。このフリップフロップ回路はメモリセルに書込むべきデータのラッチ、ビット線の電位を検出するためのセンス動作、書込み後のベリファイ読出しのためのセンス動作、さらに、再書込みデータのラッチを行う。このビット線制御回路２には、データ入出力バッファ５及び列選択手段としてのカラムデコーダ６が接続されている。
【０００６】
アドレスバッファ７は前記ローデコーダ３及びカラムデコーダ６に接続されている。アドレスバッファ７からのアドレス信号はローデコーダ３及びカラムデコーダ６に供給される。これらローデコーダ３及びカラムデコーダ６はアドレス信号に応じて、メモリセルアレイ１の所定のワード線、ビット線を選択する。
【０００７】
タイミング制御回路８は半導体記憶装置の書込み動作、読出し動作、ベリファイ動作等を制御するための信号を生成する。昇圧回路９は前記ローデコーダ３及びメモリセルアレイ１に接続されている。この昇圧回路９は前記タイミング制御回路８から供給される信号に応じて、電源電圧Ｖｃｃから書込み電圧Ｖｐｇｍ、Ｖｐａｓｓ、電位Ｖｔｇ等を発生する電圧発生回路として動作する。
【０００８】
図２に本願のＬＳＢ書き込み方式の図面及びタイミングチャートを示す。従来のＬＳＢ書き込み方式との違いは、選択されたワード線の両隣のワード線を一度Ｖｐａｓｓに立ち上げてから０Ｖに立ち下げるところである。
【０００９】
従来は選択されたワード線ＷＬｎの両隣のワード線ＷＬｎ−１、ＷＬｎ＋１は０Ｖに固定されていた。そのためにプログラム前にセルのチャネルが充電やブートされることがなかった。
【００１０】
図２（ｂ）に示すように、まず、時刻ｔ１において書き込みを行わないビット線、ソース線がＶｄｄに充電される。これにより、ＳＳＬのドレインもＶｄｄに充電される。
【００１１】
次に、時刻ｔ２〜ｔ３において、ＷＬｎ−１及びＷＬｎ＋１、並びにそれ以外のワード線ＷＬ０〜ｎ−２及びＷＬｎ＋２〜１５がＶｐａｓｓに昇圧されることにより、ＷＬｎよりビット線側のメモリセル、及びＳＳＬが導通し、ビット線の初期電位がＷＬｎよりビット線側のメモリセルのチャネル・拡散層に充電される。このとき、非選択セルのチャネル電位Ｖｃｈは、各メモリセルの制御ゲート−チャネル間容量をＣＡ、チャネル−基板（バックゲート）間容量をＣＢとすると、
【００１２】
【数１】
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【００１３】
となる。このようにＶｐａｓｓをＷＬｎ−１及びＷＬｎ＋１、並びにそれ以外のワード線ＷＬ０〜ｎ−２及びＷＬｎ＋２〜１５に一定の時間与えられることによって、ＷＬｎよりビット線側のメモリセルのチャネル・拡散層にＶｃｈ程度の電位が充電される。なお、本実施の形態ではＷＬｎ＋２〜１５はｔ２の時点でＶｐａｓｓに昇圧しているが、必ずしもその必要はない。
【００１４】
次に、ｔ３以降において、ＷＬｎ−１、ＷＬｎ＋１を０Ｖに立ち下げた後、ＷＬｎをＶｐｇｍに昇圧する。この時点ではＷＬｎよりビット線側のメモリセルのチャネル・拡散層、特に、ＷＬｎ−１、ＷＬｎ＋１のチャネル・拡散層にＶｃｈ程度の電位が充電されているために、ＷＬｎ−１、ＷＬｎ＋１のメモリセルが十分にカットオフされる。従って、ＷＬｎよりビット線側に書き込みしきい値の高いメモリセルが存在したとしても、誤書き込みは非常に小さいものとなる。
【００１５】
図３に本発明の実施の形態により、誤書き込みが改善された様子を示す。縦軸をフェイルビット数（対数表示）ｌｏｇ（ｂｉｔ）とし、横軸を分割書き込み回数（対数表示）ｌｏｇ　ｎとする。本実施の形態により、従来と比較し、誤書き込みが原因となって発生するフェイルビット数が数十倍改善する。
【００１６】
以上、本願の実施の形態によれば、予め書き込み時に書き込みを行わないメモリセルアレイのチャネル・拡散層に対し初期状態のビット線電位を転送しておく。これにより書き込みを行わないビット線上でＷＬｎよりビット線側にしきい値の高いメモリセルが存在したとしても、ＷＬｎに隣接するメモリセルが十分にカットオフされるため、誤書き込みが防止される。
【００１７】
また、上記各実施例は、ＮＡＮＤセルにこの発明を適用した場合について説明したが、これに限らず、この発明をＡＮＤセル、ＤＩＮＯＲセル等のメモリセルユニットに適用することも可能である。その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００１８】
【発明の効果】
本発明の不揮発性半導体記憶装置によれば、従来のＬＳＢ書き込み方式よりも格段に誤書き込みを改善することができる。
【００１９】
これにより、冗長部の書き込みはランダムに行うことができるようになるため、コントローラの制約が緩和され、記憶媒体としての性能が向上する。
【図面の簡単な説明】
【図１】本発明が適用される半導体記憶装置を示す図。
【図２】本発明の書き込み方式を示す図。
【図３】本発明の誤書き込み改善を示す図。
【図４】従来のＬＳＢ書き込み方式を示す図。
【符号の説明】
１　メモリセルアレイ
２　ビット線制御回路
３　ローデコーダ
４　基板電位制御回路
５　データ入出力バッファ
６　カラムデコーダ
７　アドレスバッファ
８　タイミング制御回路
９　昇圧回路
【図１】
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【図２】
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【図３】
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【図４】
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