(57)【要約】【課題】ラインバッファメモリの容量を削減でき、コストを低減できる画像読取装置を提供する。【解決手段】画素数ＬのＣＤＤラインイメージセンサ３１で、原稿を読み取り、ＡＦＥ回路３２でアナログ増幅し、Ａ／Ｄ変換器３３で多値ディジタル変換し、シェーディング補正回路３４でシェーディング補正した原稿画像読み取りデータを、容量をＬ／４画素数に設定したラインバッファメモリ３５を用いて拡大処理する。データを拡大すべき拡大率に応じた周期のリードイネーブル信号ｒｅをｒｅ発生回路４０で発生し、このリードイネーブル信号ｒｅにより、ラインバッファメモリ３５のデータを読み出す。【選択図】      図２
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【特許請求の範囲】
【請求項１】
ラインイメージセンサと、このラインイメージセンサからの画像データを格納するラインバッファメモリとを備えた画像読取装置において、
前記ラインイメージセンサの読み取り幅の画素数をＬとした場合、ラインバッファメモリは、実質的にＬ／４の画素数の画像データを格納できる容量に設定したことを特徴とする画像読取装置。
【請求項２】
前記画像をＸ倍に拡大して読み取る場合は、前記ラインバッファメモリにＬ／Ｘ画素数の画素データを書き込み、Ｌ画素数の画像データを読み出す書込み／読み出し制御回路を備えたことを特徴とする請求項１記載の画像読取装置。
【請求項３】
ラインイメージセンサと、このラインイメージセンサからの画像データを格納するバッファメモリとを備えた画像読取装置において、
バッファメモリは、１ページの画像データの画素数Ｎに対して、実質的にＮ／４の画素数の画像データを格納できる容量に設定したことを特徴とする画像読取装置。
【請求項４】
前記画像をＸ倍に拡大して読み取る場合には、前記バッファメモリにＮ／Ｘ画素数の画素データを書き込み、Ｎ画素数の画素データを読み出す、書き込み／読み出し制御回路を備えたことを特徴とする請求項３記載の画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複写装置、ファクシミリ装置、複写機能・ファクシミリ機能等の多機能を有する複合機等の画像読取装置に関する。
【０００２】
【従来の技術】
一般に、ファクシミリ装置等で採用される画像読取装置として、ラインイメージセンサからの出力画像信号をＡ／Ｄ変換して、シェーディング補正し、２ラインのラインバッファメモリに保持した後、ガンマ補正、２値化処理を施す画像読取装置が知られている。このラインバッファメモリは拡大処理に用いられ、２ライン、すなわちラインイメージセンサの画素数と同じだけの画素データ（１画素に対する濃淡データ）を格納する容量を取っていた。拡大処理では、ラインイメージセンサから出力される信号の速度に比べて、拡大処理を実施する速度の方を遅くする必要があり、ラインバッファメモリに一旦保持していた。このとき、１ライン分を書き込み用、１ライン分を読み出し用とし、ライン毎にこれらを交互に切り換えて使用していた。
【０００３】
一方、読み取りの解像度は年々高くなって行くので、ラインバッファメモリの容量も増大し、コストが上昇する問題点があった。これまで、ラインバッファメモリに限らず、画像データのバッファメモリの容量を削減する要求はあり、画像データを圧縮して格納する技術が提案されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平９−６５１１４号公報
【０００５】
【発明が解決しようとする課題】
上記した特許文献１記載の技術では、画像データを圧縮して格納する必要があり、回路が煩雑化し、コストの低減を実現できないという問題があった。
【０００６】
この発明は上記問題点に着目してなされたものであって、ラインバッファメモリの容量を削減でき、コストを低減できる画像読取装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
この発明の請求項１に係る画像読取装置は、ラインイメージセンサと、このラインイメージセンサからの画像データを格納するラインバッファメモリとを備えた画像読取装置において、読み取り幅の画素数をＬとした場合、ラインバッファメモリは、実質的にＬ／４の画素数の画像データを格納できる容量に設定している。
【０００８】
ラインバッファメモリでは、１画素毎にデータを書き込み必要な画素を読み出すが、倍率Ｘで読み取り幅をＬとした場合、必要な画素数はＬ／Ｘである。Ｌ／Ｘ（Ｘ：変倍率）画素数の画像データが入力された時点で、変倍処理され、ラインバッファメモリから読み出された画素データの画素数はＬ／Ｘ2 である。そこで、ラインバッファメモリ内に残っている画素データの数、すなわち、必要なラインバッファメモリの容量は、
ｆ〔Ｘ〕＝（Ｌ／Ｘ）−（Ｌ／Ｘ2 ）であり、Ｘとｆ（Ｘ）の関係を図示すると、図５の通りとなる。ｆ（Ｘ）を微分すると、ｆ’（Ｘ）＝−（Ｌ／Ｘ2 ）＋２×（Ｌ／Ｘ3 ）となり、ｆ（Ｘ）が最大値を取るのは、Ｘ＝２のときである。したがって、任意のＸに対して、必要なラインバッファメモリの画素数は、Ｘ＝２の時のＬ／４に設定しておけば、すべての倍率に対しても画像データのオーバーフローを起こすことがなくなる。そのため、ラインバッファメモリの容量はＬ／４の画素数分となり、従来のラインバッファメモリの容量よりも削減でき、コストを下げることができる。以上の計算による説明で、ラインバッファメモリの容量は、Ｌ／４の画素数とすれば良いが、実際には、ラインメモリにせよ、ページメモリにせよ、メモリ容量を正確にＬ／４にすることができないことがあり得る。一般にメモリの容量は２のベキ乗ビットの容量を持つ。そのため、この発明では、実質的にＬ／４の画素数の画像データを格納できる容量以上に設定すれば良い。
【０００９】
また、請求項２に係る画像読取装置は、請求項１に係るものにおいて、前記画像をＸ倍に拡大して読み取る場合、前記ラインバッファメモリにＬ／Ｘ画素数の画素データを書き込み、Ｌ画素数の画像データを読み出す書き込み／読み出し制御回路を備えている。
【００１０】
また、この発明の請求項３に係る画像読取装置は、ラインイメージセンサと、このラインイメージセンサからの画像データを格納するバッファメモリとを備えた画像読取装置において、バッファメモリは、１ページの画像データの画素数Ｎに対して、実質的にＮ／４の画素数の画像データを格納できる容量に設定する。
【００１１】
また、この発明の請求項４に係る画像読取装置は、請求項３に係るものにおいて、前記画像をＸ倍に拡大して読み取る場合には、前記バッファメモリにＮ／Ｘ画素数の画素データを書き込み、Ｎ画素数の画素データを読み出す、書き込み／読み出し制御回路を備えている。
【００１２】
【発明の実施の形態】
以下、実施の形態により、この発明をさらに詳細に説明する。図１は、この発明の画像読取装置の一実施形態である複合機（コピー機能、ファックス機能、読み取り機能等の多機能を有する）の構成を示す。
【００１３】
この実施形態複合機は、ＭＰＵ１と、ＮＣＵ２と、ＭＯＤＥＭ３と、ＲＯＭ４と、ＲＡＭ５と、画像メモリ６と、画像読取部７と、操作部８と、表示部９と、通信用ＣＯＤＥＣ１０と、ＣＯＤＥＣ１１と、イメージメモリ１２と、プリンタ１３と、システムバス１４と、イメージバス１５とを備えている。
【００１４】
ＭＰＵ１は、この実施形態複合機の全体を制御する機能を有する。このＭＰＵ１には、ＮＣＵ（Ｎｅｔｗｏｒｋ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ）２、ＭＯＤＥＭ３が接続されている。ＮＣＵ２は、ＭＰＵ１によって制御されて、回線１６と当該複合機との接続を制御するとともに、通信相手の電話番号に応じたダイヤルパルスを送出する機能及び着信を検出する機能を有する。なお、回線１６は、一般公衆回線網（ＰＳＴＮ）に接続されている。
【００１５】
ＭＯＤＥＭ３は、送信データの変調及び受信データの復調、具体的にはデジタル信号である送信データをアナログの音声信号に変調して、ＮＣＵ２を介して回線１９に送出し、また逆に、回線１６からＮＣＵ２を介して、受信したアナログの音声信号をデジタル信号に復調する。ＲＯＭ４は、この複合機全体の動作を制御するためのプログラム等を予め記憶してある。ＲＡＭ５は、ＭＰＵ１による制御に必要なデータ及び制御動作時に一時記憶が必要なデータ等を記憶する。画像メモリ６は、画像読取部７で読み取った画像データを記憶し、または外部から回線１６とＭＯＤＥＭ３を介して、受信した画像データを記憶する。
【００１６】
画像読取部７は、シェーディング板や原稿画像を光電変換して読み取る。画像読取部７は、ＣＣＤラインイメージセンサで読み取った画像データにつき、種々の処理を実行する。
【００１７】
操作部８は、スタートキー、コピーモード・ファクシミリモード等のモードを切り換えるモード切換キー、電話番号やファクシミリ番号等の数字を入力するためのテンキー、ワンタッチキー、短縮キー、その他種々の動作を指示するためのキーを有する。表示部９は、操作部８の操作により入力された電話番号、ファクシミリ番号、プリンタのトナー残量等の種々の情報を表示する。
【００１８】
通信用ＣＯＤＥＣ１０は、画像データを送信するために、ＭＨ、ＭＲ、ＭＭＲ方式等により、符号化（エンコード）し、受信画像データを記録するために復号（デコード）する。ＣＯＤＥＣ１１は、読み取った原稿画像データを送信又は記憶するために符号化する。イメージメモリ１２は、記録すべき画像のイメージデータを記憶する。プリンタ１３は、イメージメモリ１２に記憶されたイメージ画像データを記録する。
【００１９】
画像読取部７は、図２に示すように、ＣＣＤラインイメージセンサ３１と、ＡＦＥ（アナログフロントエンド）回路３２と、Ａ／Ｄ変換器３３と、シェーディング補正回路３４と、ラインバッファメモリ３５と、主走査方向拡大回路３６と、ガンマ補正回路３７と、２値化回路３８と、直／並（Ｓ／Ｐ）変換回路３９と、ｒｅ（リードイネーブル信号）発生回路４０とを備えている。
【００２０】
ＣＣＤラインイメージセンサ３１は、原稿画像の読み取りを行い、アナログのラインデータを出力する。ＡＦＥ回路３２は、ＣＣＤラインイメージセンサ３１からの画像データをアナログ増幅し、出力する。Ａ／Ｄ変換器３３は、ＡＦＥ回路３２からのアナログ画像データを多値ディジタルデータに変換する。シェーディング補正回路３４は、原稿読み取り時のＡ／Ｄ変換器３３よりの出力を、内蔵のシェーディングＲＡＭに記憶してあるシェーディング補正データにより、シェーディング補正し、出力する。
【００２１】
ラインバッファメモリ３５は、拡大処理等を行うためのバッファメモリであり、ここではＬ／４の画素数の容量に設定してある。このラインバッファメモリ３５には、ｗｅ（ライトイネーブル信号）が入力される。主走査方向拡大回路３６は、主走査方向に対するデータ拡大を行うための回路である。ガンマ補正回路３７は、例えば所定のガンマ補正特性を有し、シェーディング補正後、拡大処理後の画像データにガンマ補正を行う。ガンマ補正回路３７は、一般的に画質調整用に使用される。２値化回路３８は、所定のしきい値でガンマ補正回路３７の出力を２値化する。２値化された画像データは、直／並変換回路３９で並列データに変換して、イメージバス１５に出力される。ｒｅ発生回路４０は、設定された拡大率に応じたｒｅ信号を発生し、ラインバッファメモリ３５に入力する。
【００２２】
次に、この画像読取部７のラインバッファメモリ３５への拡大時のデータの書き込み（Ｗｒｉｔｅ）及び出力（ｒｅａｄ）について説明する。図４に示すように、ラインバッファメモリ３５には、書き込みクロック信号Ｗ−ｃｌｋ、書き込みデータＷ−ｄａｔａ、ライトイネーブル信号Ｗｅ、水平周期信号Ｈ−ｓｙｎｃ、リードイネーブル信号ｒｅ、及び読み出しクロック信号ｒ−ｃｌｋが入力され、読み出しデータｒ−ｄａｔａが出力される。
【００２３】
ここで拡大率Ｘ＝２とすると、図３に示すように、（ｃ）のｗｒｉｔｅ−ｃｌｋ信号が順次入力されるにしたがい、図３の（ａ）に示すようにデータ１、２、……、Ｌ／２、Ｌ／２＋１、……、の順で書き込まれる。ラインバッファメモリ３５の内部データは、図３の（ｅ）に示すように、図３の（ｄ）に示すｗｅ信号がハイで、ｗｒｉｔｅ−ｃｌｋが立ち上がる時に、図３の（ａ）に示すデータより、１ビットセル遅れたタイミングでストアされる。拡大率Ｘが２の場合には、図３の（ｇ）に示すように、リードイネーブル信号ｒｅの周期が、図３の（ｃ）に示す書き込みクロック信号ｗｒｉｔｅ−ｃｌｋの２倍となり、図３の（ｈ）に示すように出力データｒｅａｄ−ｄａｔａは、内部データの２倍の周期で読み出される。
【００２４】
なお、上記実施形態ではラインバッファメモリに、画像データを格納できる容量を設定する場合について説明したが、この発明は、ラインバッファに限ることなく、例えば図１に示すイメージメモリ１２などのページメモリ等にも適用できる。
【００２５】
【発明の効果】
この発明によれば、画素数Ｌのラインイメージセンサと、このラインイメージセンサからの画像を格納するラインデータを格納するラインバッファメモリ又は他のバッファメモリとを備えた画像読取装置において、ラインバッファメモリ等のバッファメモリは、実質的にＬ／４の画素数の画像データを格納できる容量に設定しており、すべての倍率に対しても、画像データのアンダーフロー、オーバーフローを起こすことはない。したがって、従来に比し、装置に組み込むラインバッファメモリの容量を削減でき、コストを下げることができる。
【図面の簡単な説明】
【図１】この発明の画像読取装置の一実施形態である複合機の全体構成を示すブロック図である。
【図２】同実施形態複合機の画像読取部の内部構成を示すブロック図である。
【図３】同画像読取部の読み取りデータの書き込み、読み出しを説明するためのタイムチャートである。
【図４】同画像読取部のラインバッファメモリへの入出力信号を説明する図である。
【図５】同画像読取部のラインバッファメモリの拡大率と必要記憶セルとの関係を示す図である。
【符号の説明】
７      画像読取部
３１    ＣＣＤラインイメージセンサ
３２    ＡＦＥ回路
３３    Ａ／Ｄ変換器
３４    シェーディング補正回路
３５    ラインバッファメモリ
３６    主走査方向拡大回路
３７    ガンマ補正回路
３８    ２値化回路
３９    直／並変換回路
４０    ｒｅ発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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