(57)【要約】【課題】半導体チップに加え、インターポーザ基板の接続信頼性も向上させる。【解決手段】半導体チップ３およびインターポーザ基板１上に覆い被さるようにして、マザー基板８上にスティフナ１０を配置し、スティフナ１０の裾をマザー基板８上に接合することにより、半導体チップ３およびインターポーザ基板１を一括して固定する。【選択図】      図１
2004207415.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップが実装された第１基板と、
前記第１基板が実装された第２基板と、
前記第１基板を跨ぐようにして前記半導体チップを抑え付けることにより、前記半導体チップを前記第２基板に固定する固定手段とを備えることを特徴とする半導体モジュール。
【請求項２】
前記固定手段は、前記半導体チップおよび前記第１基板上に覆い被さるようにして、前記第２基板上に固定されたスティフナであることを特徴とする請求項１記載の半導体モジュール。
【請求項３】
前記スティフナは、スリットまたは開口部を備えることを特徴とする請求項２記載の半導体モジュール。
【請求項４】
前記固定手段は、前記半導体チップを前記第２基板に抑え付けるように成型された板バネ部材であることを特徴とする請求項１記載の半導体モジュール。
【請求項５】
端子電極が配置された半導体チップと、
前記半導体チップがフェースダウン実装され、前記端子電極の配置を変換するインターポーザ基板と、
前記インターポーザ基板が実装されたマザー基板と、
前記半導体チップ上に覆い被さるように配置され、前記マザー基板に接続された抑え付け部材とを備えることを特徴とする半導体モジュール。
【請求項６】
前記半導体チップの裏面は、導電性接着層を介して前記抑え付け部材に接触していることを特徴とする請求項５記載の半導体モジュール。
【請求項７】
端子電極が配置された半導体チップと、
前記半導体チップがフェースダウン実装され、前記端子電極の配置を変換するインターポーザ基板と、
前記インターポーザ基板が実装されたマザー基板と、
前記半導体チップの裏面に直接接触するように配置され、前記マザー基板に接続された抑え付け部材と、
前記半導体チップを封止する封止樹脂とを備えることを特徴とする半導体モジュール。
【請求項８】
半導体チップが実装された第１基板と、
前記第１基板が実装された第２基板と、
前記第１基板を跨ぐようにして前記半導体チップを抑え付けることにより、前記半導体チップを前記第２基板に固定する固定手段と、
前記第１および第２基板を介して前記半導体チップに接続された電子部品とを備えることを特徴とする電子機器。
【請求項９】
半導体チップ搭載領域が複数形成された第１基板上の各半導体チップ搭載領域に半導体チップを実装する工程と、
前記半導体チップが実装された第１基板の裏面にバンプ電極を形成する工程と、
前記第１基板上に実装された半導体チップを樹脂封止する工程と、
前記半導体チップが樹脂封止された第１基板を前記半導体チップ搭載領域ごとに切断する工程と、
前記切断された第１基板を第２基板上に実装する工程と、
前記第１基板を跨ぐようにして、前記半導体チップ上に抑え付け部材を配置する工程と、
前記半導体チップ上に配置された抑え付け部材を前記第２基板に固定する工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項１０】
半導体チップ搭載領域が複数形成された第１基板上の各半導体チップ搭載領域に半導体チップをフェースダウン実装する工程と、
前記半導体チップが実装された第１基板の裏面にバンプ電極を形成する工程と、
前記半導体チップの裏面が露出するようにして、前記第１基板上に実装された半導体チップを樹脂封止する工程と、
前記半導体チップが樹脂封止された第１基板を前記半導体チップ搭載領域ごとに切断する工程と、
前記切断された第１基板を第２基板上に実装する工程と、
前記露出された半導体チップの裏面に直接接触するようにして、前記半導体チップ上に抑え付け部材を配置する工程と、
前記半導体チップ上に配置された抑え付け部材を前記第２基板に固定する工程とを備えることを特徴とする半導体モジュールの製造方法。
【請求項１１】
半導体チップ搭載領域が複数形成された第１基板上の各半導体チップ搭載領域に半導体チップをフェースダウン実装する工程と、
前記半導体チップが実装された第１基板の裏面にバンプ電極を形成する工程と、
前記半導体チップの裏面が露出するようにして、前記第１基板上に実装された半導体チップを樹脂封止する工程と、
前記露出された半導体チップの裏面に導電性接着層を形成する工程と、
前記半導体チップの裏面に導電性接着層が形成された第１基板を、前記半導体チップ搭載領域ごとに切断する工程と、
前記切断された第１基板を第２基板上に実装する工程と、
前記導電性接着層を介して前記半導体チップ上に抑え付け部材を配置する工程と、
前記半導体チップ上に配置された抑え付け部材を前記第２基板に固定する工程とを備えることを特徴とする半導体モジュールの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体モジュール、電子機器および半導体モジュールの製造方法に関し、特に、スティフナを用いて半導体チップをマザー基板に固定する方法に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体モジュールでは、半導体チップをインターポーザ基板に固定する場合、スティフナを用いて半導体チップを抑え付ける方法があった。
図１３（ａ）は、従来の半導体モジュールの概略構成を示す平面図、図１３（ｂ）は、図１３（ａ）のＫ−Ｋ線で切断した断面図である。
【０００３】
図１３において、インターポーザ基板２０１の両面には配線２０２ａ、２０２ｃがそれぞれ形成され、各面に形成された配線２０２ａ、２０２ｃは、インターポーザ基板２０１に形成されたスルーホール配線２０２ｂを介して接続されている。また、インターポーザ基板２０１の裏面には、はんだボール２０６が配置され、はんだボール２０６は配線２０２ｃに接続されている。
【０００４】
また、半導体チップ２０３の能動面にはパッド電極２０４が形成され、パッド電極２０４上にはバンプ電極２０５が形成されている。そして、インターポーザ基板２０１の表面には、バンプ電極２０５を介して半導体チップ２０３が実装され、バンプ電極２０５は配線２０２ａと接続されるとともに、半導体チップ２０３は封止樹脂２０７により封止されている。
【０００５】
また、インターポーザ基板２０１上には、半導体チップ２０３上に覆い被さるようにスティフナ２１０が配置され、スティフナ２１０の裾は、インターポーザ基板２０１上に接合されている。
また、マザー基板２０８には配線２０９が形成され、半導体チップ２０３が実装されたインターポーザ基板２０１は、はんだボール２０６を介してマザー基板２０８上に実装され、はんだボール２０６は配線２０９に接続されている。
【０００６】
図１４（ａ）、図１４（ｃ）、図１４（ｅ）、図１５（ａ）、図１５（ｃ）および図１５（ｅ）は、従来の半導体モジュールの製造方法を示す平面図、図１４（ｂ）、図１４（ｄ）、図１４（ｆ）、図１５（ｂ）、図１５（ｄ）および図１５（ｆ）は、従来の半導体モジュールの製造方法を示す断面図である。
図１４（ａ）および図１４（ｂ）において、インターポーザ基板２１１は、各半導体チップ搭載領域ごとに切断線ＳＬで区画されている。そして、インターポーザ基板２１１の各半導体チップ搭載領域に半導体チップ２１３を搭載し、バンプ電極２１５を介してインターポーザ基板２１１と接続する。
【０００７】
次に、図１４（ｃ）および図１４（ｄ）に示すように、半導体チップ２１３が搭載されたインターポーザ基板２１１の裏面に、はんだボール２１６を形成する。
次に、図１４（ｅ）および図１４（ｆ）に示すように、インターポーザ基板２１１に搭載された半導体チップ２１３の周囲に封止樹脂２１７を注入することにより、半導体チップ２１３を封止する。
【０００８】
次に、図１５（ａ）および図１５（ｂ）に示すように、半導体チップ２１３上に覆い被さるようにして、スティフナ２２０をインターポーザ基板２１１上に配置する。そして、半導体チップ２１３をスティフナ２２０で抑え付けながら、スティフナ２２０の裾をインターポーザ基板２１１上に接合する。
次に、図１５（ｃ）および図１５（ｄ）に示すように、スティフナ２２０が配置されたインターポーザ基板２１１を切断線ＳＬに沿って切断することにより、インターポーザ基板２１１を半導体チップ２１３ごとに分離する。
【０００９】
次に、図１５（ｅ）および図１５（ｆ）に示すように、半導体チップ２１３ごとに分離されたインターポーザ基板２１１をマザー基板２１８上に搭載し、はんだボール２１６を介してマザー基板２１８と接続する。
【００１０】
【発明が解決しようとする課題】
しかしながら、図１３の半導体モジュールでは、半導体チップ２０３上に設けられたスティフナ２１０をインターポーザ基板２０１に接合することにより、半導体チップ２０３の固定が行われる。
このため、従来の半導体モジュールでは、インターポーザ基板２０１とマザー基板２０８との間の固定強度が十分でなく、半導体チップ２０３とインターポーザ基板２０１との間の接続信頼性は十分確保することができるが、インターポーザ基板２０１とマザー基板２０８との間の接続信頼性を確保することが難しいという問題があった。
【００１１】
そこで、本発明の目的は、半導体チップに加え、インターポーザ基板の接続信頼性も向上させることが可能な半導体モジュール、電子機器および半導体モジュールの製造方法を提供することである。
【００１２】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体モジュールによれば、半導体チップが実装された第１基板と、前記第１基板が実装された第２基板と、前記第１基板を跨ぐようにして前記半導体チップを抑え付けることにより、前記半導体チップを前記第２基板に固定する固定手段とを備えることを特徴とする。
【００１３】
これにより、半導体チップを抑え付けることで、半導体チップだけでなく、第１基板も抑え付けることが可能となり、半導体チップに加え、第１基板の接続信頼性も向上させることが可能となる。
また、本発明の一態様に係る半導体モジュールによれば、前記固定手段は、前記半導体チップおよび前記第１基板上に覆い被さるようにして、前記第２基板上に固定されたスティフナであることを特徴とする。
【００１４】
これにより、スティフナを用いて半導体チップを固定することで、半導体チップおよび第１基板を一括して第２基板上に固定することが可能となり、製造工程の複雑化を抑制しつつ、半導体チップに加え、第１基板の接続信頼性も向上させることが可能となる。
また、本発明の一態様に係る半導体モジュールによれば、前記スティフナは、スリットまたは開口部を備えることを特徴とする。
【００１５】
これにより、スティフナに加わる応力を遮断することが可能となり、半導体チップおよび第１基板上にスティフナを覆い被せるために、スティフナが大型化して、スティフナが変形しやすくなった場合においても、半導体チップに加わる応力を低減することが可能となる。
また、本発明の一態様に係る半導体モジュールによれば、前記固定手段は、前記半導体チップを前記第２基板に抑え付けるように成型された板バネ部材であることを特徴とする。
【００１６】
これにより、板バネ部材の弾性変形を可能としつつ、半導体チップおよび第１基板を一括して抑え付けることが可能となる。このため、板バネ部材が半導体チップ上に配置された場合においても、第２基板に加わる応力が半導体チップに伝わることを抑制することが可能となり、半導体チップの信頼性を維持することが可能となる。
【００１７】
また、本発明の一態様に係る半導体モジュールによれば、端子電極が配置された半導体チップと、前記半導体チップがフェースダウン実装され、前記端子電極の配置を変換するインターポーザ基板と、前記インターポーザ基板が実装されたマザー基板と、前記半導体チップ上に覆い被さるように配置され、前記マザー基板に接続された抑え付け部材とを備えることを特徴とする。
【００１８】
これにより、抑え付け部材を用いて半導体チップを抑え付けることで、半導体チップをインターポーザ基板上に抑え付けることが可能となるとともに、インターポーザ基板もマザー基板に抑え付けることが可能となる。
このため、抑え付け部材を用いることで、半導体チップの耐衝撃性を向上させることが可能となるとともに、インターポーザ基板の耐衝撃性も向上させることが可能となり、半導体モジュールの構成の複雑化を抑制しつつ、半導体チップおよびインターポーザ基板の双方の接続信頼性を向上させることが可能となる。
【００１９】
また、本発明の一態様に係る半導体モジュールによれば、前記半導体チップの裏面は、導電性接着層を介して前記抑え付け部材に接触していることを特徴とする。
これにより、抑え付け部材を介して半導体チップの裏面を接地することが可能となり、ダイ電位を固定することを可能として、半導体チップの動作の安定化を図ることが可能となる。
【００２０】
また、導電性接着層として導電性樹脂などの弾性部材を用いることにより、導電性接着層に緩衝作用を持たせることが可能となる。
このため、抑え付け部材で半導体チップを強固に抑え付けた場合においても、抑え付け部材に加わる応力歪みを吸収させることが可能となり、半導体チップを保護することが可能となる。
【００２１】
また、本発明の一態様に係る半導体モジュールによれば、端子電極が配置された半導体チップと、前記半導体チップがフェースダウン実装され、前記端子電極の配置を変換するインターポーザ基板と、前記インターポーザ基板が実装されたマザー基板と、前記半導体チップの裏面に直接接触するように配置され、前記マザー基板に接続された抑え付け部材と、前記半導体チップを封止する封止樹脂とを備えることを特徴とする。
【００２２】
これにより、抑え付け部材を用いることで、半導体チップおよびインターポーザ基板の双方を一括して抑え付けることが可能となり、半導体チップおよびインターポーザ基板の双方の接続信頼性を向上させることが可能となるとともに、抑え付け部材を介し、半導体チップで発生する熱を外部に効率よく逃がすことが可能となり、半導体チップの動作を安定化させることが可能となる。
【００２３】
また、本発明の一態様に係る電子機器によれば、半導体チップが実装された第１基板と、前記第１基板が実装された第２基板と、前記第１基板を跨ぐようにして前記半導体チップを抑え付けることにより、前記半導体チップを前記第２基板に固定する固定手段と、前記第１および第２基板を介して前記半導体チップに接続された電子部品とを備えることを特徴とする。
【００２４】
これにより、半導体チップを抑え付けることで、半導体チップおよび第１基板を一括して抑え付けることが可能となり、半導体チップおよび第１基板の接続信頼性を向上させることを可能として、電子機器の信頼性を向上させることが可能となる。
また、本発明の一態様に係る半導体モジュールの製造方法によれば、半導体チップ搭載領域が複数形成された第１基板上の各半導体チップ搭載領域に半導体チップを実装する工程と、前記半導体チップが実装された第１基板の裏面にバンプ電極を形成する工程と、前記第１基板上に実装された半導体チップを樹脂封止する工程と、前記半導体チップが樹脂封止された第１基板を前記半導体チップ搭載領域ごとに切断する工程と、前記切断された第１基板を第２基板上に実装する工程と、前記第１基板を跨ぐようにして、前記半導体チップ上に抑え付け部材を配置する工程と、前記半導体チップ上に配置された抑え付け部材を前記第２基板に固定する工程とを備えることを特徴とする。
【００２５】
これにより、第１基板上に実装された半導体チップを抑え付けることで、半導体チップを第１基板上に抑え付けることが可能となるとともに、第１基板を第２基板上に抑え付けることが可能となり、製造工程の複雑化を抑制しつつ、半導体チップおよび第１基板の接続信頼性を向上させることを可能となる。
また、本発明の一態様に係る半導体モジュールの製造方法によれば、半導体チップ搭載領域が複数形成された第１基板上の各半導体チップ搭載領域に半導体チップをフェースダウン実装する工程と、前記半導体チップが実装された第１基板の裏面にバンプ電極を形成する工程と、前記半導体チップの裏面が露出するようにして、前記第１基板上に実装された半導体チップを樹脂封止する工程と、前記半導体チップが樹脂封止された第１基板を前記半導体チップ搭載領域ごとに切断する工程と、前記切断された第１基板を第２基板上に実装する工程と、前記露出された半導体チップの裏面に直接接触するようにして、前記半導体チップ上に抑え付け部材を配置する工程と、前記半導体チップ上に配置された抑え付け部材を前記第２基板に固定する工程とを備えることを特徴とする。
【００２６】
これにより、第１基板上に実装された半導体チップを抑え付けることで、半導体チップおよび第１基板の双方を一括して抑え付けることが可能となるとともに、半導体チップで発生する熱を外部に効率よく逃がすことが可能となり、製造工程の複雑化を抑制しつつ、半導体モジュールの信頼性を向上させることが可能となる。
【００２７】
また、本発明の一態様に係る半導体モジュールの製造方法によれば、半導体チップ搭載領域が複数形成された第１基板上の各半導体チップ搭載領域に半導体チップをフェースダウン実装する工程と、前記半導体チップが実装された第１基板の裏面にバンプ電極を形成する工程と、前記半導体チップの裏面が露出するようにして、前記第１基板上に実装された半導体チップを樹脂封止する工程と、前記露出された半導体チップの裏面に導電性接着層を形成する工程と、前記半導体チップの裏面に導電性接着層が形成された第１基板を、前記半導体チップ搭載領域ごとに切断する工程と、前記切断された第１基板を第２基板上に実装する工程と、前記導電性接着層を介して前記半導体チップ上に抑え付け部材を配置する工程と、前記半導体チップ上に配置された抑え付け部材を前記第２基板に固定する工程とを備えることを特徴とする。
【００２８】
これにより、第１基板上に実装された半導体チップを抑え付けることで、半導体チップおよび第１基板の双方を一括して抑え付けることが可能となるとともに、半導体チップの裏面を接地することが可能となり、製造工程の複雑化を抑制しつつ、半導体モジュールの信頼性を向上させることが可能となる。
【００２９】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体モジュールおよびその製造方法について図面を参照しながら説明する。
図１（ａ）は、本発明の第１実施形態に係る半導体モジュールの概略構成を示す平面図、図１（ｂ）は、図１（ａ）のＡ−Ａ線で切断した断面図である。なお、この第１実施形態は、半導体チップ３およびインターポーザ基板１を抑え付ける抑え付け部材として、半導体チップ３およびインターポーザ基板１上に覆い被さるように配置されたスティフナ１０を用いるようにしたものである。
【００３０】
図１において、インターポーザ基板１の両面には配線２ａ、２ｃがそれぞれ形成され、各面に形成された配線２ａ、２ｃは、インターポーザ基板１に形成されたスルーホール配線２ｂを介して接続されている。また、インターポーザ基板１の裏面には、はんだボール６が配置され、はんだボール６は配線２ｃに接続されている。
【００３１】
また、半導体チップ３の能動面にはパッド電極４が形成され、パッド電極４上にはバンプ電極５が形成されている。そして、インターポーザ基板１の表面には、バンプ電極５を介して半導体チップ３が実装され、バンプ電極５は配線２ａと接続されるとともに、半導体チップ３は封止樹脂７により封止されている。
また、マザー基板８には配線９が形成され、半導体チップ３が実装されたインターポーザ基板１は、はんだボール６を介してマザー基板８上に実装され、はんだボール６は配線９に接続されている。
【００３２】
また、マザー基板８上には、半導体チップ３およびインターポーザ基板１上に覆い被さるようにスティフナ１０が配置され、スティフナ１０の天井は、半導体チップ３の裏面に接触するとともに、スティフナ１０の裾は、マザー基板８上に接合されている。
これにより、半導体チップ３およびインターポーザ基板１上に覆い被さるように配置されたスティフナ１０を用いることで、半導体チップ３およびインターポーザ基板１を一括して抑え付けることが可能となり、半導体モジュールの構成の複雑化を抑制しつつ、半導体チップ３およびインターポーザ基板１の双方の接続信頼性を向上させることが可能となる。
【００３３】
また、半導体チップ３の裏面にスティフナ１０を直接接触させることで、スティフナ１０を介し、半導体チップ３で発生する熱を外部に効率よく逃がすことが可能となり、半導体チップ３の動作を安定化させることが可能となる。
なお、スティフナ１０としては、例えば、Ｃｕ、Ａｌまたはステンレス合金などのメタル材を用いることが好ましく、これにより、スティフナ１０を用いて半導体チップ３を抑え付けることで、半導体チップ３の裏面を接地することが可能となるとともに、半導体チップ３で発生する熱の放熱性も向上させることが可能となり、さらに、電磁波の遮蔽性も向上させることが可能となる。
【００３４】
ただし、半導体チップ３の接地、放熱性および電磁波の遮蔽性があまり問題にならない場合は、プラスチックなどの成型樹脂を用いてスティフナ１０を構成するようにしてもよい。
また、スティフナ１０をマザー基板８に接合する方法としては、例えば、ハンダ付けを用いるようにしてもよいし、両面テープまたは接着剤などを用いるようにしてもよい。
【００３５】
また、インターポーザ基板１としては、例えば、シリコン基板、セラミック基板、ガラスエポキシ基板、あるいは、ビルドアップ多層基板などを用いることができ、マザー基板８としては、ガラスエポキシ基板、あるいは、ビルドアップ多層基板などを用いることができる。
また、インターポーザ基板１の裏面に設けられる端子電極としては、はんだボール６の他、例えば、Ａｕバンプ電極や、ＮｉバンプにＡｕ皮膜またはハンダ皮膜などが施されたバンプ電極を用いるようにしてもよい。また、封止樹脂７としては、例えば、エポキシ樹脂やシリコーン樹脂などを用いることができる。
【００３６】
図２（ａ）、図２（ｃ）、図２（ｅ）、図３（ａ）、図３（ｃ）および図３（ｅ）は、本発明の第２実施形態に係る半導体モジュールの製造方法を示す平面図、図２（ｂ）、図２（ｄ）、図２（ｆ）、図３（ｂ）、図３（ｄ）および図３（ｆ）は、本発明の第２実施形態に係る半導体モジュールの製造方法を示す断面図である。
【００３７】
図２（ａ）および図２（ｂ）において、インターポーザ基板１１は、各半導体チップ搭載領域ごとに切断線ＳＬで区画されている。そして、インターポーザ基板１１の各半導体チップ搭載領域に半導体チップ１３を搭載し、バンプ電極１５を介してインターポーザ基板１１と接続する。
次に、図２（ｃ）および図２（ｄ）に示すように、半導体チップ１３が搭載されたインターポーザ基板１１の裏面に、はんだボール１６を形成する。
【００３８】
次に、図２（ｅ）および図２（ｆ）に示すように、インターポーザ基板１１に搭載された半導体チップ１３の周囲に封止樹脂１７を注入することにより、半導体チップ１３の裏面が露出するようにして、半導体チップ１３を封止する。
次に、図３（ａ）および図３（ｂ）に示すように、半導体チップ１３が封止されたインターポーザ基板１１を切断線ＳＬに沿って切断することにより、インターポーザ基板１１を半導体チップ１３ごとに分離する。なお、インターポーザ基板１１を切断する場合、例えば、ダイシングまたは打ち抜きなどの方法を用いることができる。
【００３９】
次に、図３（ｃ）および図３（ｄ）に示すように、半導体チップ１３ごとに分離されたインターポーザ基板１１をマザー基板１８上に搭載し、はんだボール１６を介してマザー基板１８と接続する。
次に、図３（ｅ）および図３（ｆ）に示すように、半導体チップ１３およびインターポーザ基板１１上に覆い被さるようにして、マザー基板１８上にスティフナ２０を配置する。そして、半導体チップ１３をスティフナ２０で抑え付けながら、スティフナ２０の裾をマザー基板１８上に接合する。
【００４０】
これにより、インターポーザ基板１１上に実装された半導体チップ１３を抑え付けることで、半導体チップ１３およびインターポーザ基板１１の双方を一括して抑え付けることが可能となるとともに、半導体チップ１３で発生する熱を外部に効率よく逃がすことが可能となり、製造工程の複雑化を抑制しつつ、半導体モジュールの信頼性を向上させることが可能となる。
【００４１】
図４（ａ）は、本発明の第３実施形態に係る半導体モジュールの概略構成を示す平面図、図４（ｂ）は、図４（ａ）のＢ−Ｂ線で切断した断面図である。なお、この第３実施形態は、導電性接着層３１を介して半導体チップ２３をスティフナ３０で抑え付けるようにしたものである。
図４において、インターポーザ基板２１の両面には配線２２ａ、２２ｃがそれぞれ形成され、各面に形成された配線２２ａ、２２ｃは、インターポーザ基板２１に形成されたスルーホール配線２２ｂを介して接続されている。また、インターポーザ基板２１の裏面には、はんだボール２６が配置され、はんだボール２６は配線２２ｃに接続されている。
【００４２】
また、半導体チップ２３の能動面にはパッド電極２４が形成され、パッド電極２４上にはバンプ電極２５が形成されている。そして、インターポーザ基板２１の表面には、バンプ電極２５を介して半導体チップ２３が実装され、バンプ電極２５は配線２２ａと接続されるとともに、半導体チップ２３は封止樹脂２７により封止されている。
【００４３】
また、マザー基板２８には配線２９が形成され、半導体チップ２３が実装されたインターポーザ基板２１は、はんだボール２６を介してマザー基板２８上に実装され、はんだボール２６は配線２９に接続されている。
また、マザー基板２８上には、半導体チップ２３およびインターポーザ基板２１上に覆い被さるように配置されたスティフナ３０が設けられ、半導体チップ２３の裏面は、導電性接着層３１を介してスティフナ３０の天井に接着されるとともに、スティフナ３０の裾は、マザー基板２８上に接合されている。
【００４４】
これにより、インターポーザ基板２１上に実装された半導体チップ２３を抑え付けることで、半導体チップ２３およびインターポーザ基板２１の双方を一括して抑え付けることが可能となるとともに、スティフナ３０を介して半導体チップ２３の裏面を接地することが可能となり、ダイ電位を固定することを可能として、半導体チップ２３の動作の安定化を図ることが可能となる。
【００４５】
なお、導電性接着層３１としては、例えば、導電性ペースト、ハンダ材または導電性両面テープなどを用いることができる。
また、導電性接着層３１として、例えば、導電性樹脂などの弾性部材を用いることにより、導電性接着層３１に緩衝作用を持たせることが可能となる。
このため、スティフナ３０に加わる応力歪みを導電性接着層３１で吸収させることが可能となり、スティフナ３０で半導体チップ２３を強固に抑え付けた場合においても、半導体チップ２３を保護することが可能となる。
【００４６】
図５（ａ）は、本発明の第４実施形態に係る半導体モジュールの概略構成を示す平面図、図５（ｂ）は、図５（ａ）のＣ−Ｃ線で切断した断面図である。なお、この第４実施形態は、スティフナ５０にスリット５１を設けるようにしたものである。
図５において、インターポーザ基板４１の両面には配線４２ａ、４２ｃがそれぞれ形成され、各面に形成された配線４２ａ、４２ｃは、インターポーザ基板４１に形成されたスルーホール配線４２ｂを介して接続されている。また、インターポーザ基板４１の裏面には、はんだボール４６が配置され、はんだボール４６は配線４２ｃに接続されている。
【００４７】
また、半導体チップ４３の能動面にはパッド電極４４が形成され、パッド電極４４上にはバンプ電極４５が形成されている。そして、インターポーザ基板４１の表面には、バンプ電極４５を介して半導体チップ４３が実装され、バンプ電極４５は配線４２ａと接続されるとともに、半導体チップ４３は封止樹脂４７により封止されている。
【００４８】
また、マザー基板４８には配線４９が形成され、半導体チップ４３が実装されたインターポーザ基板４１は、はんだボール４６を介してマザー基板４８上に実装され、はんだボール４６は配線４９に接続されている。
また、マザー基板４８上には、半導体チップ４３およびインターポーザ基板４１上に覆い被さるようにスティフナ５０が配置されている。そして、スティフナ５０の天井は、半導体チップ４３の裏面に接触するとともに、スティフナ５０の裾は、マザー基板４８上に接合され、スティフナ５０にはスリット５１が設けられている。ここで、スリット５１は、半導体チップ４３との接合面の周囲に配置したり、スティフナ５０の対角線に沿って配置したりすることができる。
【００４９】
これにより、スティフナ５０に加わる応力をスリット５１で遮断することが可能となり、半導体チップ４３およびインターポーザ基板４１上にスティフナ５０を覆い被せるために、スティフナ５０が大型化して、スティフナ５０が変形しやすくなった場合においても、半導体チップ４３に加わる応力を低減することが可能となる。
【００５０】
なお、上述した第４実施形態では、スティフナ５０にスリットを設ける方法について説明したが、スティフナ５０に開口部や孔などを設けるようにしてもよく、スリット、開口部および孔などを混在させて設けるようにしてもよい。
また、上述した第４実施形態では、スティフナ５０に加わる応力を遮断するために、スティフナ５０にスリットを設ける方法について説明したが、スティフナを網目構造にしてもよい。
【００５１】
図６（ａ）は、本発明の第５実施形態に係る半導体モジュールの概略構成を示す平面図、図６（ｂ）は、図６（ａ）のＤ−Ｄ線で切断した断面図である。なお、この第５実施形態は、スティフナ７０として十字形形状の板バネ部材を用いることにより、半導体チップ６３を抑え付けるようにしたものである。
図６において、インターポーザ基板６１の両面には配線６２ａ、６２ｃがそれぞれ形成され、各面に形成された配線６２ａ、６２ｃは、インターポーザ基板６１に形成されたスルーホール配線６２ｂを介して接続されている。また、インターポーザ基板６１の裏面には、はんだボール６６が配置され、はんだボール６６は配線６２ｃに接続されている。
【００５２】
また、半導体チップ６３の能動面にはパッド電極６４が形成され、パッド電極６４上にはバンプ電極６５が形成されている。そして、インターポーザ基板６１の表面には、バンプ電極６５を介して半導体チップ６３が実装され、バンプ電極６５は配線６２ａと接続されるとともに、半導体チップ６３は封止樹脂６７により封止されている。
【００５３】
また、マザー基板６８には配線６９が形成され、半導体チップ６３が実装されたインターポーザ基板６１は、はんだボール６６を介してマザー基板６８上に実装され、はんだボール６６は配線６９に接続されている。
また、マザー基板６８上には、半導体チップ６３上に跨るように配置された十字形状のスティフナ７０が設けられ、スティフナ７０の端は、マザー基板６８上に接合されている。
【００５４】
これにより、スティフナ７０を撓み易くすることが可能となり、スティフナ７０の弾性変形を可能としつつ、半導体チップ６３およびインターポーザ基板６１を一括してマザー基板６８に抑え付けることが可能となる。
このため、スティフナ７０を用いて半導体チップ６３が強固に固定された場合においても、マザー基板６８に加わる応力がスティフナ７０を介して半導体チップ６３に伝わることを抑制することが可能となり、半導体チップ６３の信頼性を維持することが可能となる。
【００５５】
なお、上述した第５実施形態では、スティフナ７０を撓み易くするために、スティフナ７０を十字形状とする方法について説明したが、ワイヤなどを用いて半導体チップ６３をマザー基板６８に縛り付けることにより、半導体チップ６３およびインターポーザ基板６１を抑え付けるようにしてもよい。
図７（ａ）は、本発明の第６実施形態に係る半導体モジュールの概略構成を示す平面図、図７（ｂ）は、図７（ａ）のＥ−Ｅ線で切断した断面図である。なお、この第６実施形態は、スティフナ８０ａ〜８０ｄとして複数の板バネ部材を用いることにより、半導体チップ７３を抑え付けるようにしたものである。
【００５６】
図７において、インターポーザ基板７１の両面には配線７２ａ、７２ｃがそれぞれ形成され、各面に形成された配線７２ａ、７２ｃは、インターポーザ基板７１に形成されたスルーホール配線７２ｂを介して接続されている。また、インターポーザ基板７１の裏面には、はんだボール７６が配置され、はんだボール７６は配線７２ｃに接続されている。
【００５７】
また、半導体チップ７３の能動面にはパッド電極７４が形成され、パッド電極７４上にはバンプ電極７５が形成されている。そして、インターポーザ基板７１の表面には、バンプ電極７５を介して半導体チップ７３が実装され、バンプ電極７５は配線７２ａと接続されるとともに、半導体チップ７３は封止樹脂７７により封止されている。
【００５８】
また、マザー基板７８には配線７９が形成され、半導体チップ７３が実装されたインターポーザ基板７１は、はんだボール７６を介してマザー基板７８上に実装され、はんだボール７６は配線７９に接続されている。
また、マザー基板７８上には、一端が半導体チップ７３の裏面にかかるように配置された板バネ状のスティフナ８０ａ〜８０ｄが設けられ、スティフナ８０ａ〜８０ｄの他端は、マザー基板７８上に接合されている。ここで、各スティフナ８０ａ〜８０ｄは、半導体チップ７３の４辺とそれぞれ交差するように配置されている。
【００５９】
これにより、スティフナ８０ａ〜８０ｄを撓み易くすることが可能となるとともに、スティフナ８０ａ〜８０ｄを捻り易くすることが可能となり、スティフナ８０ａ〜８０ｄを様々の方向に弾性変形させることを可能としつつ、半導体チップ７３およびインターポーザ基板７１を一括してマザー基板７８に抑え付けることが可能となる。
【００６０】
このため、スティフナ８０ａ〜８０ｄを用いて半導体チップ７３が強固に固定された場合においても、マザー基板７８に加わる様々の応力がスティフナ８０ａ〜８０ｄを介して半導体チップ７３に伝わることを抑制することが可能となり、半導体チップ７３の信頼性を維持することが可能となる。
図８（ａ）は、本発明の第７実施形態に係る半導体モジュールの概略構成を示す平面図、図８（ｂ）は、図８（ａ）のＦ−Ｆ線で切断した断面図である。なお、この第７実施形態は、スティフナ９０ａ〜９０ｄの一端を挿入する開口部９１ａ〜９１ｄをマザー基板８８に設けるようにしたものである。
【００６１】
図８において、インターポーザ基板８１の両面には配線８２ａ、８２ｃがそれぞれ形成され、各面に形成された配線８２ａ、８２ｃは、インターポーザ基板８１に形成されたスルーホール配線８２ｂを介して接続されている。また、インターポーザ基板８１の裏面には、はんだボール８６が配置され、はんだボール８６は配線８２ｃに接続されている。
【００６２】
また、半導体チップ８３の能動面にはパッド電極８４が形成され、パッド電極８４上にはバンプ電極８５が形成されている。そして、インターポーザ基板８１の表面には、バンプ電極８５を介して半導体チップ８３が実装され、バンプ電極８５は配線８２ａと接続されるとともに、半導体チップ８３は封止樹脂８７により封止されている。
【００６３】
また、マザー基板８８には配線８９が形成されるとともに、スティフナ９０ａ〜９０ｄの端をそれぞれ挿入する開口部９１ａ〜９１ｄが形成され、開口部９１ａ〜９１ｄ内の表面上には、グランドに接続される配線９２が形成されている。そして、半導体チップ８３が実装されたインターポーザ基板８１は、はんだボール８６を介してマザー基板８８上に実装され、はんだボール８６は配線８９に接続されている。
【００６４】
また、マザー基板８８上には、一端が半導体チップ８３の裏面にかかるように配置された板バネ状のスティフナ９０ａ〜９０ｄが設けられ、スティフナ９０ａ〜９０ｄの他端は、開口部９１ａ〜９１ｄ内にそれぞれ挿入され、ハンダ９３により固定されている。ここで、各スティフナ９０ａ〜９０ｄは、半導体チップ８３の４辺とそれぞれ交差するように配置されている。
【００６５】
これにより、スティフナ９０ａ〜９０ｄを様々の方向に弾性変形させることを可能としつつ、半導体チップ８３およびインターポーザ基板８１を一括してマザー基板８８に抑え付けることが可能となるとともに、スティフナ９０ａ〜９０ｄの位置決めを容易に行うことが可能となる。
このため、スティフナ９０ａ〜９０ｄを用いて半導体チップ８３が強固に固定された場合においても、マザー基板８８に加わる様々の応力がスティフナ９０ａ〜９０ｄを介して半導体チップ８３に伝わることを抑制することが可能となり、半導体チップ８３の信頼性を維持することが可能となるとともに、半導体モジュールの製造作業を簡単化することが可能となる。
【００６６】
なお、上述した第７実施形態では、スティフナ９０ａ〜９０ｄの端を挿入する開口部９１ａ〜９１ｄを非貫通孔とする方法について説明したが、開口部９１ａ〜９１ｄを貫通孔としてもよい。
図９（ａ）は、本発明の第８実施形態に係る半導体モジュールの概略構成を示す平面図、図９（ｂ）は、図９（ａ）のＧ−Ｇ線で切断した断面図である。なお、この第８実施形態は、スティフナ１１０上に放熱フィン１１１を設けるようにしたものである。
【００６７】
図９において、インターポーザ基板１０１の両面には配線１０２ａ、１０２ｃがそれぞれ形成され、各面に形成された配線１０２ａ、１０２ｃは、インターポーザ基板１０１に形成されたスルーホール配線１０２ｂを介して接続されている。また、インターポーザ基板１０１の裏面には、はんだボール１０６が配置され、はんだボール１０６は配線１０２ｃに接続されている。
【００６８】
また、半導体チップ１０３の能動面にはパッド電極１０４が形成され、パッド電極１０４上にはバンプ電極１０５が形成されている。そして、インターポーザ基板１０１の表面には、バンプ電極１０５を介して半導体チップ１０３が実装され、バンプ電極１０５は配線１０２ａと接続されるとともに、半導体チップ１０３は封止樹脂１０７により封止されている。
【００６９】
また、マザー基板１０８には配線１０９が形成され、半導体チップ１０３が実装されたインターポーザ基板１０１は、はんだボール１０６を介してマザー基板１０８上に実装され、はんだボール１０６は配線１０９に接続されている。
また、マザー基板１０８上には、半導体チップ１０３およびインターポーザ基板１０１上に覆い被さるようにスティフナ１１０が配置されている。そして、スティフナ１１０の天井は、半導体チップ１０３の裏面に接触するとともに、スティフナ１１０の裾は、マザー基板１０８上に接合され、スティフナ１１０上には、放熱フィン１１１が取り付けられている。
【００７０】
これにより、半導体チップ１０３およびインターポーザ基板１０１を一括して抑え付けることを可能としつつ、スティフナ１１０を介し、半導体チップ１０３で発生する熱を効率よく外部に逃がすことが可能となり、半導体チップ１０３およびインターポーザ基板１０１の双方の接続信頼性を向上させることが可能となるとともに、半導体チップ１０３の動作を安定化させることが可能となる。
【００７１】
なお、スティフナ１１０上に放熱フィン１１１を設ける方法としては、スティフナ１１０上に放熱フィン１１１を後付けするようにしてもよく、スティフナを波形状に折り曲げることにより、スティフナと放熱フィンとを一体成型するようにしてもよい。
図１０（ａ）は、本発明の第９実施形態に係る半導体モジュールの概略構成を示す平面図、図１０（ｂ）は、図１０（ａ）のＨ−Ｈ線で切断した断面図である。なお、この第９実施形態は、半導体チップ１２３を抑え付ける抑え付け面１３０ａおよびインターポーザ基板１２１を抑え付ける抑え付け面１３０ｂを、スティフナ１３０に設けるようにしたものである。
【００７２】
図１０において、インターポーザ基板１２１の両面には配線１２２ａ、１２２ｃがそれぞれ形成され、各面に形成された配線１２２ａ、１２２ｃは、インターポーザ基板１２１に形成されたスルーホール配線１２２ｂを介して接続されている。また、インターポーザ基板１２１の裏面には、はんだボール１２６が配置され、はんだボール１２６は配線１２２ｃに接続されている。
【００７３】
また、半導体チップ１２３の能動面にはパッド電極１２４が形成され、パッド電極１２４上にはバンプ電極１２５が形成されている。そして、インターポーザ基板１２１の表面には、バンプ電極１２５を介して半導体チップ１２３が実装され、バンプ電極１２５は配線１２２ａと接続されるとともに、半導体チップ１２３は封止樹脂１２７により封止されている。
【００７４】
また、マザー基板１２８には配線１２９が形成され、半導体チップ１２３が実装されたインターポーザ基板１２１は、はんだボール１２６を介してマザー基板１２８上に実装され、はんだボール１２６は配線１２９に接続されている。
また、マザー基板１２８上には、半導体チップ１２３およびインターポーザ基板１２１上に覆い被さるようにスティフナ１３０が配置されている。ここで、スティフナ１３０には、半導体チップ１２３およびインターポーザ基板１２１の外形にそれぞれ対応する段差が設けられ、半導体チップ１２３を抑え付ける抑え付け面１３０ａおよびインターポーザ基板１２１を抑え付ける抑え付け面１３０ｂが形成されている。
【００７５】
そして、スティフナ１３０の天井に設けられた抑え付け面１３０ａは、半導体チップ１２３の裏面に接触するとともに、スティフナ１３０の段差部分に設けられた抑え付け面１３０ｂは、インターポーザ基板１２１上に接触し、スティフナ１３０の裾は、マザー基板１２８上に接合されている。
これにより、１個のスティフナ１３０を用いることで、半導体チップ１２３およびインターポーザ基板１２１をそれぞれ直接抑え付けることが可能となり、半導体チップ１２３にかかる負荷を抑制しつつ、インターポーザ基板１２１をより強固に抑え付けることが可能となる。
【００７６】
このため、半導体モジュールの構成の複雑化を抑制しつつ、半導体チップ１２３およびインターポーザ基板１２１の双方の接続信頼性をより一層向上させることが可能となる。
図１１（ａ）は、本発明の第１０実施形態に係る半導体モジュールの概略構成を示す平面図、図１１（ｂ）は、図１１（ａ）のＩ−Ｉ線で切断した断面図である。なお、この第１０実施形態は、スティフナ１４５を用いることにより、半導体チップ１３３と半導体チップ１３８との積層構造を抑え付けるようにしたものである。
【００７７】
図１１において、インターポーザ基板１３１の両面には配線１３２ａ、１３２ｃがそれぞれ形成され、各面に形成された配線１３２ａ、１３２ｃは、インターポーザ基板１３１に形成されたスルーホール配線１３２ｂを介して接続されている。また、インターポーザ基板１３１の裏面には、はんだボール１４２が配置され、はんだボール１４２は配線１３２ｃに接続されている。
【００７８】
また、半導体チップ１３３の能動面にはパッド電極１３５および配線１３７が形成され、半導体チップ１３３は導電性接着層１３４を介してインターポーザ基板１３１上に実装されるとともに、パッド電極１３５は、導電性ワイヤ１３６を介して配線１３２ａに接続されている。
また、半導体チップ１３８の能動面にはパッド電極１３９が形成され、パッド電極１３９上にはバンプ電極１４０が形成されている。そして、半導体チップ１３３上には、バンプ電極１４０を介して半導体チップ１３８が実装され、バンプ電極１４０は配線１３７と接続されるとともに、半導体チップ１３３および半導体チップ１３８は封止樹脂１４１により封止されている。
【００７９】
また、マザー基板１４３には配線１４４が形成され、半導体チップ１３３を介して半導体チップ１３８が実装されたインターポーザ基板１３１は、はんだボール１４２を介してマザー基板１４３上に実装され、はんだボール１４３は配線１４４に接続されている。
また、マザー基板１４３上には、半導体チップ１３３、半導体チップ１３８およびインターポーザ基板１３１上に覆い被さるようにスティフナ１４５が配置され、スティフナ１４５の天井は、半導体チップ１３８の裏面に接触するとともに、スティフナ１４５の裾は、マザー基板１４３上に接合されている。
【００８０】
これにより、半導体チップ１３３、１３８およびインターポーザ基板１３１上に覆い被さるように配置されたスティフナ１４５を用いることで、積層された半導体チップ１３３、１３８およびインターポーザ基板１３１を一括して抑え付けることが可能となり、半導体チップ１３３、１３８が積層されている場合においても、半導体モジュールの構成の複雑化を抑制しつつ、半導体チップ１３３、１３８およびインターポーザ基板１３１の接続信頼性を向上させることが可能となる。
【００８１】
図１２（ａ）は、本発明の第１１実施形態に係る半導体モジュールの概略構成を示す平面図、図１２（ｂ）は、図１２（ａ）のＪ−Ｊ線で切断した断面図である。なお、この第１１実施形態は、フェースアップ実装された半導体チップ１５３をスティフナ１６１で抑え付けるようにしたものである。
図１２において、インターポーザ基板１５１の両面には配線１５２ａ、１５２ｃがそれぞれ形成され、各面に形成された配線１５２ａ、１５２ｃは、インターポーザ基板１５１に形成されたスルーホール配線１５２ｂを介して接続されている。また、インターポーザ基板１５１の裏面には、はんだボール１５７が配置され、はんだボール１５７は配線１５２ｃに接続されている。
【００８２】
また、半導体チップ１５３の能動面にはパッド電極１５４が形成され、半導体チップ１５３は、導電性接着層１５４を介してインターポーザ基板１５１上に実装されるとともに、パッド電極１５４は導電性ワイヤ１５６を介して配線１５２ａと接続され、半導体チップ１５４は導電性ワイヤ１５６とともに封止樹脂１５８により封止されている。
【００８３】
また、マザー基板１５９には配線１６０が形成され、半導体チップ１５３が実装されたインターポーザ基板１５１は、はんだボール１５７を介してマザー基板１５９上に実装され、はんだボール１５７は配線１６０に接続されている。
また、マザー基板１５９上には、半導体チップ１５３およびインターポーザ基板１５１上に覆い被さるようにスティフナ１６１が配置され、スティフナ１６１の天井は、封止樹脂１５８の表面に接触するとともに、スティフナ１６１の裾は、マザー基板１５９上に接合されている。
【００８４】
これにより、半導体チップ１５３がフェースアップ実装されている場合においても、半導体チップ１５３およびインターポーザ基板１５１上に覆い被さるように配置されたスティフナ１６１を用いることで、半導体チップ１５３およびインターポーザ基板１５１を抑え付けることが可能となり、半導体モジュールの構成の複雑化を抑制しつつ、インターポーザ基板１５１の接続信頼性を向上させることが可能となる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体モジュールの構成を示す図。
【図２】第２実施形態に係る半導体モジュールの製造方法を示す図。
【図３】第２実施形態に係る半導体モジュールの製造方法を示す図。
【図４】第３実施形態に係る半導体モジュールの構成を示す図。
【図５】第４実施形態に係る半導体モジュールの構成を示す図。
【図６】第５実施形態に係る半導体モジュールの構成を示す図。
【図７】第６実施形態に係る半導体モジュールの構成を示す図。
【図８】第７実施形態に係る半導体モジュールの構成を示す図。
【図９】第８実施形態に係る半導体モジュールの構成を示す図。
【図１０】第９実施形態に係る半導体モジュールの構成を示す図。
【図１１】第１０実施形態に係る半導体モジュールの構成を示す図。
【図１２】第１１実施形態に係る半導体モジュールの構成を示す図。
【図１３】従来の半導体モジュールの構成を示す図。
【図１４】従来の半導体モジュールの製造方法を示す図。
【図１５】従来の半導体モジュールの製造方法を示す図。
【符号の説明】
１、１１、２１、４１、６１、７１、８１、１０１、１２１、１３１、１５１インターポーザ基板、２ａ、２ｃ、９、２２ａ、２２ｃ、２９、４２ａ、４２ｃ、４９、６２ａ、６２ｃ、６９、７２ａ、７２ｃ、７９、８２ａ、８２ｃ、８９、１０２ａ、１０２ｃ、１０９、１２２ａ、１２２ｃ、１２９、１３２ａ、１３２ｃ、１３７、１４４、１５２ａ、１５２ｃ、１６０  配線、２ｂ、２２ｂ、４２ｂ、６２ｂ、７２ｂ、８２ｂ、１０２ｂ、１２２ｂ、１３２ｂ、１５２ｂ  スルーホール配線、３、１３、２３、４３、６３、７３、８３、１０３、１２３、１３３、１３８、１５３  半導体チップ、４、２４、４４、６４、７４、８４、１０４、１２４、１３５、１３９、１５５  パッド電極、５、１５、２５、４５、６５、７５、８５、１０５、１２５、１４０  バンプ電極、６、１６、２６、４６、６６、７６、８６、１０６、１２６、１４２、１５７  はんだボール、７、１７、２７、４７、６７、７７、８７、１０７、１２７、１４１、１５８  封止樹脂、８、１８、２８、４８、６８、７８、８８、１０８、１２８、１４３、１５９  マザー基板、１０、２０、３０、５０、７０、８０ａ〜８０ｄ、９０ａ〜９０ｄ、１１０、１３０、１４５、１６１  スティフナ、ＳＬ  切断線、３１、１３４、１５４  導電性接着層、５１  スリット、９１ａ〜９１ｄ  開口部、９３  はんだ、１１１  放熱フィン、１３０ａ、１３０ｂ  抑え付け面、１３６、１５６  導電ワイヤ
【図１】
2004207415.tif 000003
【図２】
2004207415.tif 000004
【図３】
2004207415.tif 000005
【図４】
2004207415.tif 000006
【図５】
2004207415.tif 000007
【図６】
2004207415.tif 000008
【図７】
2004207415.tif 000009
【図８】
2004207415.tif 000010
【図９】
2004207415.tif 000011
【図１０】
2004207415.tif 000012
【図１１】
2004207415.tif 000013
【図１２】
2004207415.tif 000014
【図１３】
2004207415.tif 000015
【図１４】
2004207415.tif 000016
【図１５】
2004207415.tif 000017