(57)【要約】【課題】セルキャパシタと接続プラグとの間の電気抵抗を低減した半導体デバイスとその製造方法を提案する。【解決手段】キャパシタホールの内壁とコンタクトホールの内壁にメタル薄層を形成し、キャパシタホール内にこのメタル薄層に内接するポリシリコンのキャパシタ下部電極を形成し、併せて、コンタクトホール内にメタル薄層に内接するポリシリコンの接続プラグを形成する。これらのポリシリコンのキャパシタ下部電極と接続プラグを互いに連続して形成することにより、それらの間から、ポリシリコンとメタルとの接触をなくすることができ、それらの間の電気抵抗を低減することができる。【選択図】  図６
2004259766.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたソース領域とドレイン領域と、前記半導体基板上に配置されたゲート電極を有するセルトランジスタ、前記半導体基板上に形成され前記ゲート電極を覆う第１層間絶縁膜、前記ドレイン領域に延びるように前記第１層間絶縁膜に形成されたコンタクトホール内に設けられた接続プラグ、前記第１層間絶縁膜上に形成された第２層間絶縁膜、および前記第２層間絶縁膜に形成されたキャパシタホール内に設けられ前記接続プラグに接続されたセルキャパシタを備え、前記キャパシタホール内には、前記セルキャパシタの下部電極を構成するポリシリコン層が設けられ、また前記コンタクトホール内には、前記ポリシリコン層に連続し前記接続プラグを構成するポリシリコンプラグが設けられたことを特徴とする半導体デバイス。
【請求項２】
請求項１記載の半導体デバイスであって、前記キャパシタホールが前記コンタクトホールよりも大きな内径を有し、また前記ポリシリコン層はカップ形状を有し、このポリシリコン層の下部に前記ポリシリコンプラグが連続して設けられたことを特徴とする半導体デバイス。
【請求項３】
請求項１記載の半導体デバイスであって、前記キャパシタホールの内壁から前記コンタクトホールの内壁に延びて前記ドレイン領域に接続されたメタル薄層を有し、前記ポリシリコン層が前記キャパシタホール内で前記メタル薄層に内接し、また前記ポリシリコンプラグが前記コンタクトホール内で前記メタル薄層に内接することを特徴とする半導体デバイス。
【請求項４】
請求項３記載の半導体デバイスであって、前記コンタクトホール内の前記メタル薄層と前記コンタクトホールの内壁面との間に、窒化シリコン層が設けられたことを特徴とする半導体デバイス。
【請求項５】
請求項１から４の何れか１項記載の半導体デバイスであって、前記ソース領域とドレイン領域の表面部分に、メタルシリサイド層が形成されたことを特徴とする半導体デバイス。
【請求項６】
請求項５記載の半導体デバイスであって、前記ゲート電極の上部にもメタルシリサイド層が形成されたことを特徴とする半導体デバイス。
【請求項７】
半導体基板上にセルトランジスタのゲート電極を形成し、前記半導体基板に前記セルトランジスタのソース領域とドレイン領域を形成する工程、前記ゲート電極を覆うように第１層間絶縁膜を形成する工程、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程、前記第１層間絶縁膜に前記ドレイン領域に延びるコンタクトホールを形成し前記第２層間絶縁膜に前記コンタクトホールに通じるキャパシタホールを形成する工程、および前記キャパシタホール内にセルキャパシタの下部電極を構成するポリシリコン層を形成し、またこのポリシリコン層に連続して前記コンタクトホール内に前記ドレイン領域に接続されたポリシリコンプラグを形成する工程を含む半導体デバイスの製造方法。
【請求項８】
請求項７記載の半導体デバイスの製造方法であって、キャパシタホールが前記コンタクトホールよりも大きな内径をもって形成され、前記ポリシリコン層がカップ状に形成され、このカップ状のポリシリコン層の下部に前記ポリシリコンプラグが連続するようにして形成されることを特徴とする半導体デバイスの製造方法。
【請求項９】
請求項７記載の半導体デバイスの製造方法であって、前記ポリシリコンプラグとポリシリコン層を形成する前に、前記キャパシタホールの内壁から前記コンタクトホールの内壁へ延びるメタル薄層を形成する工程を含み、前記キャパシタホール内では前記ポリシリコン層が前記メタル薄層に内接して形成され、また前記コンタクトホール内では前記ポリシリコンプラグが前記メタル薄層に内接して形成されることを特徴とする半導体デバイスの製造方法。
【請求項１０】
請求項９記載の半導体デバイスの製造方法であって、前記コンタクトホールの内壁に前記メタル薄層を形成する前に、前記コンタクトホールの内壁面に、窒化シリコン層を形成することを特徴とする半導体デバイスの製造方法。
【請求項１１】
請求項７から１０の何れか１項記載の半導体デバイスの製造方法であって、前記ソース領域とドレイン領域の表面部分に、メタルシリサイド層を形成することを特徴とする半導体デバイスの製造方法。
【請求項１２】
請求項１１記載の半導体デバイスの製造方法であって、前記ゲート電極の上部にも、メタルシリサイド層を形成することを特徴とする半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は半導体デバイス、とくにセルトランジスタとセルキャパシタを有する半導体メモリデバイス、さらにはそれにロジック回路を搭載した混載デバイスおよびその製造方法に関するものである。
【０００２】
【従来の技術】
最近のメモリデバイスを有する半導体デバイスでは、、半導体基板にセルトランジスタを形成し、半導体基板上にセルキャパシタを形成し、これらのセルキャパシタとセルトランジスタを接続プラグで接続したものが多く用いられている。このようなメモリデバイスでは、一般に、その高速動作のために、セルキャパシタと接続プラグとの間の電気抵抗を小さくすることが要求される。
【０００３】
メモリデバイスとロジック回路を混載した半導体デバイス、例えばｅＲＡＭ（ｅｍｂｅｄｅｄ  ＤＲＡＭ）では、メモリのセルトランジスタのソース領域、ドレイン領域およびゲート電極上に、メタルシリサイド層を形成するとともに、メモリのセルキャパシタとセルトランジスタのドレイン領域とをメタルプラグで接続することが知られている。例えば、特開２００１−１５６２７０号公報には、コバルト（Ｃｏ）シリサイド層またはチタン（Ｔｉ）シリサイド層をセルトランジスタおよびロジックトランジスタのソース領域、ドレイン領域の表面部分に形成するとともに、セルキャパシタとセルトランジスタのドレイン領域を、タングステン（Ｗ）／窒化チタン（ＴｉＮ）／チタン（Ｔｉ）またはタングステン（Ｗ）／窒化チタン（ＴｉＮ）で構成されたメタルプラグで接続するものが開示されている。
【０００４】
メタルシリサイド層は、トランジスタのソース領域、ドレイン領域、ゲート電極の低抵抗化に有効であり、とくにロジック回路のトランジスタには高速動作を確保するために多く使用されるが、メモリデバイスとロジック回路を混載した半導体デバイスでは、ロジック回路とメモリデバイスのプロセスの整合性から、メモリのセルトランジスタのソース領域、ドレイン領域またはゲート電極にも、メタルシリサイド層が形成される。もちろん、ロジック回路を搭載しないメモリデバイスでも、セルトランジスタのソース領域、ドレイン領域、ゲート電極にメタルシリサイド層を形成することは、セルトランジスタの低抵抗化、高速動作に有用である。セルキャパシタとセルトランジスタを接続するメタルプラグは、これらを低抵抗で接続するのに用いられる。
【０００５】
【特許文献】
特開２００１−１５６２７０号公報、とくにその段落００１８、００１９
【０００６】
【発明が解決しようとする課題】
しかし、セルキャパシタの下部電極は、一般に、不純物をドープしたポリシリコンで構成されるので、セルキャパシタとセルトランジスタの接続プラグをメタルプラグとした場合には、セルキャパシタのポリシリコン下部電極がメタルプラグと接続される結果となり、その接続部の接触抵抗が高くなる不都合がある。この接触抵抗の増大は、セルトランジスタにメタルシリサイド層を形成する場合に限らず、メタルシリサイド層を持たないセルトランジスタとセルキャパシタとの接続においても、動作速度を制限する結果になり、好ましくない。
【０００７】
この発明は、このようなセルキャパシタとセルトランジスタとの間の電気抵抗の削減を図ることのできる改良された半導体デバイスおよびその製造方法を提案するものである。
【０００８】
【課題を解決するための手段】
この発明による半導体デバイスは、半導体基板に形成されたソース領域とドレイン領域と、前記半導体基板上に配置されたゲート電極を有するセルトランジスタ、前記半導体基板上に形成され前記ゲート電極を覆う第１層間絶縁膜、前記ドレイン領域に延びるように前記第１層間絶縁膜に形成されたコンタクトホール内に設けられた接続プラグ、前記第１層間絶縁膜上に形成された第２層間絶縁膜、および前記第２層間絶縁膜に形成されたキャパシタホール内に設けられ前記接続プラグに接続されたセルキャパシタを備え、前記キャパシタホール内には、前記セルキャパシタの下部電極を構成するポリシリコン層が設けられ、また前記コンタクトホール内には、前記ポリシリコン層に連続し前記接続プラグを構成するポリシリコンプラグが設けられたことを特徴とする。
【０００９】
この発明による半導体デバイスでは、キャパシタホール内には、セルキャパシタの下部電極を構成するポリシリコン層が形成され、また前記コンタクトホール内には、前記ポリシリコン層に連続し接続プラグを構成するポリシリコンプラグが設けられる。この結果、キャパシタホール内でセルキャパシタの下部電極を構成するポリシリコン層と、コンタクトホール内のポリシリコンプラグとが連続するので、前記セルキャパシタの下部電極とを構成するポリシリコン層とポリシリコンプラグとの間でメタルとポリシリコンとの接触面を解消することができ、それらの間の電気抵抗を充分に小さくすることができる。
【００１０】
また、この発明による半導体デバイスの製造方法は、半導体基板上にセルトランジスタのゲート電極を形成し、前記半導体基板に前記セルトランジスタのソース領域とドレイン領域を形成する工程、前記ゲート電極を覆うように第１層間絶縁膜を形成する工程、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程、前記第１層間絶縁膜に前記ドレイン領域に延びるコンタクトホールを形成し前記第２層間絶縁膜に前記コンタクトホールに通じるキャパシタホールを形成する工程、および前記キャパシタホール内にセルキャパシタの下部電極を構成するポリシリコン層を形成し、またこのポリシリコン層に連続して前記コンタクトホール内に前記ドレイン領域に接続されたポリシリコンプラグを形成する工程を含む。
【００１１】
この発明による半導体デバイスの製造方法では、キャパシタホール内には、セルキャパシタの下部電極を構成するポリシリコン層が形成され、またコンタクトホール内には、このポリシリコン層に連続して接続プラグを構成するポリシリコンプラグが形成される。この結果、キャパシタホール内で、セルキャパシタの下部電極を構成する前記ポリシリコン層と、またコンタクトホール内のポリシリコンプラグとが連続するので、セルキャパシタの下部電極を構成するポリシリコン層とポリシリコンプラグとの間で、メタルとポリシリコン層との接触面を解消することができ、それらの間の電気抵抗を充分に小さくした半導体デバイスが得られる。
【００１２】
【実施の形態】
以下この発明による半導体デバイスとその製造方法の実施の形態について、図面を参照して説明する。
実施の形態１．
図１から図６は、この発明による半導体デバイスの実施の形態１をその製造工程に沿って示す断面図である。
【００１３】
実施の形態１の半導体デバイスはメモリセル領域１０を有し、このメモリセル領域１０は半導体基板１１上に形成される。この半導体基板１１は、例えばＰ形のシリコン基板である。図１はこの実施の形態１の第１工程を示す。この第１工程では、半導体基板１１の表面部分に、回路素子を分離する分離酸化膜１３が形成される。この分離酸化膜１３を形成した後、セルトランジスタ２０のゲート構造２１が形成される。このゲート構造２１は、薄いゲート酸化膜２２とその上のゲート電極２３を有する。ゲート酸化膜２２は半導体基板１１の表面を熱酸化して形成され、ゲート電極２３はその上に、例えば不純物をドープしたポリシリコン膜を堆積して作られる。このゲート構造２１は、熱酸化膜と不純物をドープしたポリシリコン層を半導体基板１１の全面に形成した後、パターニングして作られる。ゲート構造２１がパターニングされた後、その側壁を酸化することによって、サイドウオール２４が形成される。
【００１４】
図１の第１工程では、セルトランジスタ２０のソース領域２５とドレイン領域２６が形成される。このソース領域２５とドレイン領域２６は、パターニングされたゲート構造２１をマスクにして、Ｎ形不純物を半導体基板１１に注入して形成される。さらに、セルトランジスタ２０のソース領域２５、ドレイン領域２６およびゲート電極２３の表面部分には、メタルシリサイド層２７が形成される。このメタルシリサイド層２７は、例えばコバルト（Ｃｏ）をソース領域２５、ドレイン領域２６およびゲート電極２３の表面部分に被着した後、それを熱処理することによって形成される。この場合、メタルシリサイド層２７は、コバルトシリサイド（ＣｏＳｉ２）である。このメタルシリサイド層２７は、ソース領域２５、ドレイン領域２６、ゲート電極２３を低抵抗化し、セルトランジスタ２０の高速動作を確保する。このメタルシリサイド層２７は、例えばゲート電極２３には形成せずに、ソース領域２５とドレイン領域２６にだけ形成することもできる。
【００１５】
このメタルシリサイド層２７は、半導体デバイスにロジック回路が搭載される場合、このロジック回路のロジックトランジスタのソース領域、ドレイン領域、ゲート電極にも形成され、このロジックトランジスタのソース領域、ドレイン領域、ゲート電極を低抵抗化して、その動作速度を向上する。メタルシリサイド層２７は、このロジックトランジスタとセルトランジスタ２０とに対し、同じ工程で、同じ材料と熱処理によって形成される。
【００１６】
図１の第１工程では、メタルシリサイド層２７を形成した後、第１層間絶縁膜３０が被着される。この第１層間絶縁膜３０は、キャパシタノードコンタクト（ストレージノードコンタクト）を形成する層間絶縁膜である。この第１層間絶縁膜３０は、半導体基板１１の全面上に被着され、セルトランジスタ２０のソース領域２５、ドレイン領域２６、ゲート構造２１を含む全ての領域を覆い、また、図示しないロジックトランジスタの全ての領域を覆う。
【００１７】
図２は実施の形態１の第２工程を示す。この第２工程では、第１層間絶縁膜３０の上に、さらに、第２層間絶縁膜３１が被着される。この第２層間絶縁膜３１は、キャパシタノード（ストレージノード）を形成する層間絶縁膜である。この第２層間絶縁膜３１は、第１層間絶縁膜３０の全面を覆うように、被着される。
【００１８】
図３は実施の形態１の第３工程を示す。この第３工程では、第１層間絶縁膜３０と第２層間絶縁膜３１に、コンタクトホール３５が形成される。このコンタクトホール３５は、キャパシタノード（ストレージノード）コンタクトホールである。このコンタクトホール３５は、第２層間絶縁膜３１の上面からセルトランジスタ２０のドレイン領域２６上のメタルシリサイド層２７に達するように、半導体基板１１にほぼ垂直に延びて、形成される。このコンタクトホール３５は、第２層間絶縁膜３１の上面にレジスト膜を形成し、このレジスト膜を写真製版し、このレジスト膜をマスクとして、層間絶縁膜３０、３１をエッチングすることによって形成される。
【００１９】
図４は実施の形態１の第４工程を示す。この第４工程では、第２層間絶縁膜３１にキャパシタホール３６が形成される。このキャパシタホール３６は、キャパシタノード（ストレージノード）を形成する孔であり、コンタクトホール３５よりも大きな内径を持って、コンタクトホール３５に上部に、それに連続するように、形成される。このキャパシタホール３６は、第２層間絶縁膜３１のコンタクトホール３５と重なる位置に形成され、第２層間絶縁膜３１のコンタクトホール３５はこのキャパシタホール３６に変わる。このキャパシタホール３６は、第２層間絶縁膜３１の上面にレジスト膜を形成し、このレジスト膜を写真製版によりパターニングし、このレジスト膜をマスクとして、第２層間絶縁膜３１をエッチングすることによって形成される。このエッチングは、キャパシタホール３６が第２層間絶縁膜３１を貫通した時点でストップされ、第１層間絶縁膜３０には形成されない。
【００２０】
図５は実施の形態１の第５工程を示す。この第５工程では、コンタクトホール３５内に接続プラグ４０が、またキャパシタホール３６内にセルキャパシタ（ストレージキャパシタ）５０がそれぞれ形成される。これらの接続プラグ４０とセルキャパシタ５０の形成に先立ち、まず、コンタクトホール３５とキャパシタホール３６の内壁面に、連続して、メタル薄層３７が下敷きとして形成される。このメタル薄層３７は、例えばチタン層（Ｔｉ）と、チタンナイトライド層（ＴｉＮ）の２層からなり、ＴｉＮ層がコンタクトホール３３とキャパシタホール３５の内壁面に接するように形成され、その上にＴｉ層が被着される。このメタル薄層３７は、コンタクトホール３５の底部において、セルトランジスタ２０のドレイン領域２６上のメタルシリサイド層２７の上にもそれに接触するように形成される。このメタル薄層２７は、コンタクトホール３５、キャパシタホール３６を埋めることなく、薄く形成される。
【００２１】
図５の第５工程では、さらに、コンタクトホール３５内に接続プラグ４０が、またキャパシタホール３６内には、セルキャパシタ５０のキャパシタ下部電極５１、キャパシタ誘電膜５２、キャパシタ上部電極（セルプレート）５３がそれぞれ形成される。
この発明の特徴として、接続プラグ４０とキャパシタ下部電極５１は、ともに不純物をドープしたポリシリコンによって互いに連続して、同時に形成される。ポリシリコンプラグ４０は、コンタクトホール３５内に、メタル薄層３７に内接するように形成され、コンタクトホール３５内のメタル薄層３７の内部を完全に埋めるように形成される。キャパシタ下部電極５１を構成するポリシリコン層は、キャパシタホール３６内に、メタル薄層３７に内接するように、カップ形状に形成され、その下部にポリシリコンプラグ４０が連続する。接続プラグ４０を構成するポリシリコンプラグと、キャパシタ下部電極５１を構成するポリシリコン層は、不純物をドープしたポリシリコンを堆積し、それをパターニングすることにより、同時に互いに連続して形成される。
【００２２】
キャパシタ誘電膜５２は、キャパシタ下部電極５１の形成後に、それに内接するように、例えばシリコン窒化膜を堆積し、それをパターニングすることによって形成される。さらに、キャパシタ上部電極５３は、キャパシタ誘電膜５２の形成後に、このキャパシタ誘電膜５２に内接するように、例えば金属層を堆積し、パターニングすることによって形成される。
【００２３】
図６は実施の形態１の第６工程を示す。この第６工程では、キャパシタ上部電極５３を覆うように第３層間絶縁膜３２、第４層間絶縁膜３３が形成され、さらにそれらを覆う絶縁膜３４が形成される。また、第１、第２、第３層間絶縁膜３０、３１、３２を貫通するビットコンタクトホール６０内にビット線コンタクトプラグ６１が形成され、これは、第４層間絶縁膜３３に形成されたビット線６３と、セルトランジスタ２０のソース領域２５上のメタルシリサイド層２７とを接続する。ビットコンタクトホール６０の内壁面には、メタル薄層６２が形成される。このメタル薄層６２は、例えばチタン層（Ｔｉ）と、チタンナイトライド層（ＴｉＮ）の２層からなり、ＴｉＮ層がビットコンタクトホール６０の内壁面に接するように形成され、その上にＴｉ層が被着される。
【００２４】
実施の形態１の半導体デバイスでは、接続プラグ４０を構成するポリシリコンプラグと、キャパシタ下部電極５１を構成するポリシリコン層が、ともに同じポリシリコンで形成されているので、それらの間に、メタルとポリシリコンの接触面が存在せず、それらの間の電気抵抗を小さくすることができる。また、キャパシタホール３６の内径をコンタクトホール３５の内径よりも大きくして、キャパシタ下部電極５１をカップ状とし、その下部にポリシリコンプラグ４０を連続して形成しているので、キャパシタ面積の増大により、セルキャパシタの大容量化を測ることができる。さらにキャパシタホール３６の内壁からコンタクトホール３５の内壁に延びるメタル薄層３７が形成され、接続プラグ４０を構成するポリシリコンプラグがコンタクトホール３５内でこのメタル薄層３７に内接し、またセルキャパシタ５０のキャパシタ下部電極５１を構成するポリシリコン層がキャパシタホール３６内でメタル薄層３７に内接しており、ポリシリコンプラグ４０とポリシリコン層５１が共通のメタル薄層３７によって包まれるので、それらの間の電気抵抗はさらに低減される結果となり、セルトランジスタ２０のドレイン領域２６とセルキャパシタ５０の間の電気抵抗を充分に小さくできる。また、セルトランジスタのソース領域２５とドレイン領域２６とゲート電極２３の上のメタルシリサイド層２７は、ソース領域２５とドレイン領域２６とゲート電極の低抵抗化を図り、セルトランジスタ２０の動作速度の向上を図ることができる。
【００２５】
また、実施の形態１の半導体デバイスの製造方法では、キャパシタホール３６内でセルキャパシタ５０の下部電極５１を構成するポリシリコン層と、コンタクトホール３５内で接続プラグ４０を構成するポリシリコンプラグとを、連続して同じ工程で同時に形成するので、ポリシリコンプラグ４０とポリシリコン層５１を容易に形成することができる。
【００２６】
また、実施の形態１の半導体デバイスとその製造方法では、キャパシタ下部電極５１を構成するポリシリコン層がカップ形状を有し、このポリシリコン層の下部にポリシリコンプラグ４０が連続して同時に形成されるので、キャパシタ下部電極５１と接続プラグ４０の形成工程を簡略化でき、併せてそれらの間の電気抵抗をより低減でき、また、セルトランジスタ２０のソース領域２５、ドレイン領域２６、ゲート電極２３にメタルシリサイド層２７を形成するので、それらの電気抵抗を充分に低減でき、併せて、ロジック回路とのプロセスの整合も取ることができる。
【００２７】
実施の形態２．
この実施の形態２は、実施の形態１に対して、さらに、コンタクトホール３５の内周壁面に接するように、シリコン窒化膜７０を追加するもので、このシリコン窒化膜７０は、メタル薄層３７のメタル（Ｃｏ）が、第１層間絶縁膜３０へ拡散するのを確実に阻止する働きをする。このシリコン窒化膜７０は下端と上端を開放した筒型であり、メタル薄層３７とコンタクトホール３５の内周壁面との間に形成される。なお、他の構成は実施の形態１と同じであり、同じ部分を同じ符号で示している。
【００２８】
図７から図１３はこの実施の形態２の製造工程を示す断面図である。まず、図７は実施の形態２の第１工程を示す。この図７の第１工程は、図１に示す実施の形態１の第１工程と同じである。
【００２９】
図８は実施の形態２の第２工程を示す。この図８の第２工程では、第１層間絶縁膜３０の上に第２層間絶縁膜３１が形成される前に、第１層間絶縁膜３０にコンタクトホール３５が形成される。このコンタクトホール３５は、第１層間絶縁膜３０の上面からセルトランジスタ２０のドレイン領域２６上のメタルシリサイド層２７に達するように、半導体基板１１にほぼ垂直に延びて、形成される。このコンタクトホール３５は、第１層間絶縁膜３０の上面にレジスト膜を形成し、このレジスト膜を写真製版し、このレジスト膜をマスクとして、層間絶縁膜３０をエッチングすることによって形成される。
【００３０】
図９は実施の形態２の第３工程を示す。この図９の第３工程では、第１層間絶縁膜３０の全面にシリコン窒化膜層７１が形成される。このシリコン窒化膜層７１は、コンタクトホール３５の内周壁面およびコンタクトホール３５から露出するドレイン領域２６上のメタルシリサイド層２７の上面にも被着される。
図１０は実施の形態２の第４工程を示す。この図１０の第４工程では、シリコン窒化膜層７１の全面に第２層間絶縁膜３１が被着される。
図１１は実施の形態２の第５工程を示す。この図１１の第５工程では、コンタクトホール３５上の第２層間絶縁膜３１に、キャパシタホール３６が形成される。このキャパシタホール３６はコンタクトホール３５よりも径が大きく、その下側には、第１層間絶縁膜３０の上面に形成されたシリコン窒化膜層７１が露出する。シリコン窒化膜層７１が追加されている点を除けば、この実施の形態２の第５工程は、図４に示す実施の形態１の第４工程と同じである。
【００３１】
図１２は実施の形態２の第６工程を示す。この図１２に示す第６工程では、コンタクトホール３５とキャパシタホール３６から露出したシリコン窒化膜層７１の対して、異方性プラズマエッチングを行ない、キャパシタホール３６内で第１層間絶縁膜３０の上面に存在するシリコン窒化膜層７１が除去され、併せて、コンタクトホール３５内の底部のメタルシリサイド層２７上に存在するシリコン窒化膜層７１が除去され、結果として、コンタクトホール３５の内周壁面上に、シリコン窒化膜７０が筒状となって形成される。
【００３２】
図１３は実施の形態２の第７工程を示す。この図１３に示す第７工程は、図５に示した実施の形態１の第５工程と類似しており、メタル薄層３７がキャパシタホール３６とコンタクトホール３５の内壁面に形成され、その後、キャパシタ下部電極５１と接続プラグ４０がポリシリコンによって形成され、またその後に、キャパシタ誘電膜５２、キャパシタ上部電極５３が形成される。実施の形態２では、ポリシリコンプラグ４０の外周面はメタル薄層３７を介して、シリコン窒化膜７０の内周に接合する。
図１４は実施の形態２の第８工程を示す。この図１４に示す第８工程は、図６に示した実施の形態１の第６工程と類似している。この第８工程では、層間絶縁膜３２、３３、３４が形成され、ビット線６３とビット線コンタクトプラグ６１が形成される。
【００３３】
この実施の形態２では、実施の形態１による効果に加え、シリコン窒化膜７０のよって、メタル薄層３７のメタルが第１層間絶縁膜３０の拡散するのを防止できる効果がある。
【００３４】
【発明の効果】
以上のように、この発明の半導体デバイスでは、接続プラグとキャパシタ下部電極との間のポリシリコンとメタルとの接触を解消し、それらの間の電気抵抗を低減することができる。また、この発明の半導体デバイスの製造方法によれば、かかる半導体デバイスを容易に製造することができる。
【図面の簡単な説明】
【図１】この発明による半導体デバイスの実施の形態１の第１製造工程を示す断面図。
【図２】この発明による半導体デバイスの実施の形態１の第２製造工程を示す断面図。
【図３】この発明による半導体デバイスの実施の形態１の第３製造工程を示す断面図。
【図４】この発明による半導体デバイスの実施の形態１の第４製造工程を示す断面図。
【図５】この発明による半導体デバイスの実施の形態１の第５製造工程を示す断面図。
【図６】この発明による半導体デバイスの実施の形態１の第６製造工程を示す断面図。
【図７】この発明による半導体デバイスの実施の形態２の第１製造工程を示す断面図。
【図８】この発明による半導体デバイスの実施の形態２の第２製造工程を示す断面図。
【図９】この発明による半導体デバイスの実施の形態２の第３製造工程を示す断面図。
【図１０】この発明による半導体デバイスの実施の形態２の第４製造工程を示す断面図。
【図１１】この発明による半導体デバイスの実施の形態２の第５製造工程を示す断面図。
【図１２】この発明による半導体デバイスの実施の形態２の第６製造工程を示す断面図。
【図１３】この発明による半導体デバイスの実施の形態２の第７製造工程を示す断面図。
【図１４】この発明による半導体デバイスの実施の形態２の第８製造工程を示す断面図。
【符号の説明】
１０  メモリセル領域、１１  半導体基板、２０  セルトランジスタ、
２１  ゲート構造、２３  ゲート電極、２５  ソース領域、
２６  ドレイン領域、２７  メタルシリサイド層、３０  第１層間絶縁膜、
３１  第２層間絶縁膜、４０  接続プラグ、５０  セルキャパシタ、
５１  キャパシタ下部電極、５２  キャパシタ誘電膜、
５３  キャパシタ上部電極、７０  シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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