(57)【要約】【目的】　消費電力が低く、高速で動作するアクティブマトリクス回路の作製方法を提供する。【構成】　アモルファスシリコン膜を用いて島状領域を形成し、前記島状領域に第１のアニールを行い、結晶化されたシリコンを有する活性層を形成し、前記活性層上にゲイト絶縁膜とゲイト電極を形成し、前記ゲイト電極をマスクとして、前記活性層にイオンドーピング法により導電型不純物を導入し、前記導入された不純物を第２のアニールにより活性化し、前記活性層、前記ゲイト絶縁膜及び前記ゲイト電極上に窒化珪素膜、または窒化珪素膜と酸化珪素膜の多層膜を有する第１の層間絶縁膜を形成し、前記第１の層間絶縁膜上に、前記第１の層間絶縁膜に形成されたコンタクトホールを介して前記活性層に接する、チタン及びアルミニウムの多層膜を形成することを特徴とするアクティブマトリクス回路の作製方法。【選択図】　図４
2004006974.tif 000002
【特許請求の範囲】
【請求項１】
　基板上に下地膜を形成し、
　前記下地膜上にアモルファスシリコン膜を形成し、
　前記アモルファスシリコン膜を用いて島状領域を形成し、
　前記島状領域に第１のアニールを行い、結晶化されたシリコンを有する活性層を形成し、
　前記活性層上にゲイト絶縁膜を形成し、
　前記ゲイト絶縁膜上にゲイト電極を形成し、
　前記ゲイト電極をマスクとして、前記活性層にイオンドーピング法により導電型不純物を導入して、不純物領域及びチャネル形成領域を形成し、
　前記導入された不純物を第２のアニールにより活性化し、
　前記活性層、前記ゲイト絶縁膜及び前記ゲイト電極上に窒化珪素膜を有する第１の層間絶縁膜を形成し、
　前記第１の層間絶縁膜上に、前記第１の層間絶縁膜に形成されたコンタクトホールを介して前記活性層に接する、チタン及びアルミニウムの多層膜を形成し、
　前記第１の層間絶縁膜及び前記多層膜上に、酸化珪素膜を有する第２の層間絶縁膜を形成することを特徴とするアクティブマトリクス回路の作製方法。
【請求項２】
　基板上に下地膜を形成し、
　前記下地膜上にアモルファスシリコン膜を形成し、
　前記アモルファスシリコン膜を用いて島状領域を形成し、
　前記島状領域に第１のアニールを行い、結晶化されたシリコンを有する活性層を形成し、
　前記活性層上にゲイト絶縁膜を形成し、
　前記ゲイト絶縁膜上にゲイト電極を形成し、
　前記ゲイト電極をマスクとして、前記活性層にイオンドーピング法により導電型不純物を導入して、不純物領域及びチャネル形成領域を形成し、
　前記導入された不純物を第２のアニールにより活性化し、
　前記活性層、前記ゲイト絶縁膜及び前記ゲイト電極上に、窒化珪素膜と前記窒化珪素膜上に形成された酸化珪素膜とを有する第１の層間絶縁膜を形成し、
　前記第１の層間絶縁膜上に、前記第１の層間絶縁膜に形成されたコンタクトホールを介して前記活性層に接する、チタン及びアルミニウムの多層膜を形成し、
　前記第１の層間絶縁膜及び前記多層膜上に、酸化珪素膜を有する第２の層間絶縁膜を形成することを特徴とするアクティブマトリクス回路の作製方法。
【請求項３】
　請求項１又は２において、
　前記導電型不純物はＮ型であり、ドーピングガスはフォスフィンであることを特徴とするアクティブマトリクス回路の作製方法。
【請求項４】
　請求項１乃至３のいずれか１項において、
　前記導電型不純物はＰ型であり、ドーピングガスはジボランであることを特徴とするアクティブマトリクス回路の作製方法。
【請求項５】
　請求項１乃至３のいずれか１項において、
　前記第１のアニールは、加熱又は光照射によって行われることを特徴とするアクティブマトリクス回路の作製方法。
【請求項６】
　請求項１乃至５のいずれか１項において、
　前記第２のアニールは、４００℃〜８００℃で１〜１２時間のアニールであることを特徴とするアクティブマトリクス回路の作製方法。
【請求項７】
　請求項１乃至６のいずれか１項において、
　前記アモルファスシリコン膜の膜厚は２００ｎｍ〜１０００ｎｍであることを特徴とするアクティブマトリクス回路の作製方法。
【請求項８】
　請求項１乃至７のいずれか１項において、
　前記島状領域の面積は１０００μｍ2以下であることを特徴とするアクティブマトリクス回路の作製方法。
【請求項９】
　請求項１乃至８のいずれか１項において、
　前記アクティブマトリクス回路及び駆動回路を有する液晶電気光学装置。
【請求項１０】
　請求項１乃至８のいずれか１項において、
　前記アクティブマトリクス回路及び駆動回路を有するイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は、絶縁体上に、アモルファスシリコン薄膜を結晶化して形成される、多結晶シリコン薄膜よりなる半導体、およびそれを用いた薄膜トランジスタに関する。
【背景技術】
【０００２】
　石英基板等の絶縁体上に、アモルファスシリコン薄膜を形成し、それを、加熱や、レーザー光や強光の照射によるアニール処理により固相成長（ＳＰＣ）させて、多結晶シリコン薄膜を有る技術が、近年盛んに研究されている。
　絶縁体上において、アモルファスシリコン薄膜を固相成長させて多結晶シリコン薄膜を得るための、従来の一般的な方法を以下に示す。
まず、石英基板上に、アモルファスシリコン薄膜が５０ｎｍ〜５００ｎｍ形成される。
　その後、４００℃〜１１００℃に加熱してアニール処理を行い、アモルファスシリコン薄膜が結晶成長される。このとき、加熱手段としては、ヒーターや赤外線等が用いられる。
　アニール処理は、加熱の他に、レーザー光や強光を照射して行ってもよい。
　このようにして、多結晶シリコン薄膜が得られる。
　得られた多結晶シリコン薄膜を、薄膜トランジスタ（ＴＦＴ）の活性シリコン層として用いて薄膜トランジスタを設けることができ、これを用いて、高速・高画質の液晶表示装置や、イメージセンサ等が得られる。
【０００３】
　　  ［従来技術の問題点］
　従来、アモルファスシリコン薄膜を、アニール処理して得られた多結晶シリコン薄膜は、結晶中の欠陥密度を低下させることが困難であった。
　このような多結晶シリコン薄膜を活性シリコン層として用いた薄膜トランジスタは、活性シリコン層中の欠陥密度が高いため、薄膜トランジスタの諸特性の改善、例えば、スレッシュホールド電圧（Vth）の低下、移動度の増大、リーク電流（IOFF）の減少等の実現が妨げられていた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
　本発明は、アモルファスシリコン薄膜を、アニール処理して得られる多結晶シリコン薄膜を、欠陥密度を低下させ、良質なものとすることを目的とする。
　また、アニール処理して得られる多結晶シリコン薄膜を用いた薄膜トランジスタにおいて、スレッシュホールド電圧（Vth）、リーク電流（IOFF）の低下、移動度の増大を図ることを目的とする。
【課題を解決するための手段】
【０００５】
　上記課題を解決するために、本発明の一つは、
　基板上に形成されたアモルファスシリコン薄膜を、アニール処理により多結晶化させるに際し、
　前記アモルファスシリコン薄膜は、１０００μｍ2以下の平面面積を有すること
　を特徴とする半導体作製方法である。
　また、上記構成において、アモルファスシリコン薄膜は、好ましくは１００ｎｍ以上、より好ましくは、２００ｎｍ〜１０００ｎｍの膜厚を有することを特徴とする。
【０００６】
　また、本発明の他の一つは、
　薄膜トランジスタの活性シリコン層が、複数並列に配置された島状領域で構成され、
　該島状領域は、１０００μｍ2 以下の平面面積を有する多結晶シリコン薄膜であること
　を特徴とする薄膜トランジスタである。
　また、上記構成において、島状領域は、好ましくは１００ｎｍ以上、より好ましくは、２００ｎｍ〜１０００ｎｍの膜厚を有する多結晶シリコン薄膜であることを特徴とする。
【０００７】
　また、本発明の他の一つは、
　基板上に、アモルファスシリコン薄膜を形成する工程と、
　前記アモルファスシリコン薄膜を、１０００μｍ2以下の平面面積を有する、複数の島状領域に加工する工程と、
　アニール処理により、前記島状領域を構成するアモルファスシリコン薄膜を多結晶化する工程と、
　前記複数の島状領域のうちの少なくとも１つを、活性シリコン層とした薄膜トランジスタを形成する工程と、
　を有することを特徴とする薄膜トランジスタ作製方法である。
　また、上記構成において、アモルファスシリコン薄膜は、好ましくは、１００ｎｍ以上、より好ましくは、２００ｎｍ〜１０００ｎｍの膜厚を有することを特徴とする。
【０００８】
　　　［作用］
　本出願人は、アモルファスシリコン薄膜を、平面面積（基板上面から見た面積）を１０００μｍ2 以下の島状領域（アイランド）として形成してから、これを、加熱や、レーザー光、強光の照射によりアニール処理して、多結晶シリコン薄膜とすることにより、欠陥密度の低い、良質な多結晶シリコン薄膜が得られることを発見した。
　図１に、多結晶シリコン薄膜トランジスタの、スレッシュホールド電圧（Vth）と島状領域の面積との関係を示す。
　このときの島状領域の膜厚は、１２５ｎｍである。
　図１に示すように、島状領域の面積が小さくなるほど、Ｐチャネル、Ｎチャネルの双方において、スレッシュホールド電圧が下がり、欠陥密度が低くなっていることがわかる。
　図１において、島状領域の平面面積が、１０００μｍ2 以下であるとき、極めて良好な結晶性が得られることがわかる。
　また、島状領域の平面面積が、１０００μｍ2以下であれば、島状領域の平面の形状は、正方形でも、長方形でも、その他の形状でもかまわない。
　また、島状領域は、平面面積が１μｍ2以上であれば、素子として充分に利用可能であり、また通常の技術で容易に作製することができる。
【０００９】
　一方、この多結晶シリコン薄膜を、薄膜トランジスタの活性シリコン層として設ける場合、島状領域の面積の大きさが制限されているために、それを用いた薄膜トランジスタの大きさも制限され、ひいては薄膜トランジスタの性能も制限されてしまう。
　そこで、本出願人は、薄膜トランジスタのソース領域、ドレイン領域、およびチャネル形成領域を構成する活性シリコン層として、多結晶シリコン薄膜である、平面面積１０００μｍ2 以下の島状領域を、複数個、並列に並べて設け、実質的なチャネル幅を大きくすることで、電流量が十分に流れ、かつ欠陥密度の低いチャネル形成領域を有する、高性能の多結晶薄膜トランジスタを得ることができることを発見した。
【００１０】
　図３に、複数の島状領域を、活性シリコン層として用いた薄膜トランジスタの平面形状の例を示す。
　図３において、島状領域３０１が、複数個並列に配列され、薄膜トランジスタの活性シリコン層３０５を構成している。
　その上に、ゲイト電極３０２、ソース電極３０３、ドレイン電極３０４が設けられている。
【００１１】
　１つの薄膜トランジスタを構成する、個々の島状領域の間隔は、数〜数１０μｍが適当である。この間隔は、小さいほど、活性シリコン層の平面面積を小さくできる。
　島状領域は、その平面面積を小さくすると、多結晶化した状態において、欠陥密度がより減少し、リーク電流を減少させることができる。
【００１２】
　また、本出願人は、アモルファスシリコン薄膜の膜厚を、１００ｎｍ以上、好ましくは２００ｎｍ〜１０００ｎｍと厚くすることで、これを結晶化して得られた多結晶シリコン薄膜の欠陥密度が低くなることを発見した。
　図２に、固相成長における多結晶シリコン薄膜の欠陥密度と、初期アモルファスシリコン薄膜の膜厚との関係を示す。
　このときの固相成長（ＳＰＣ）温度は、６００℃である。
　図２より、膜厚が厚くなるほど、欠陥密度が少なくなることがわかる。
　しかし、このような膜厚の厚い初期アモルファスシリコン薄膜をアニール処理して結晶化させる際には、３×１０-9ｄｙｎ/ｃｍ2 程度の、相変化による応力が発生し、その結果、形成される多結晶シリコン薄膜に、ひび割れが生じてしまうことがあった。
【００１３】
　したがって、膜厚の厚いアモルファスシリコン薄膜を結晶化させて形成した多結晶シリコン薄膜を、薄膜トランジスタのチャネル形成領域を構成する活性シリコン層としてそのまま用いると、装置の不良や、性能の低下の原因となってしまうことがあった。
【００１４】
　しかしながら、本出願人は、アモルファスシリコン薄膜の膜厚が１００ｎｍ以上、特に、２００ｎｍ〜１０００ｎｍであっても、アモルファスシリコン薄膜よりなる島状領域の面積を、１０００μｍ2 以下として、それをアニール処理し、結晶化させることで、ひび割れを生じさせることなく、より欠陥密度の低い多結晶シリコン薄膜が得られることを発見した。
　また、アモルファスシリコン薄膜の膜厚が、１０００ｎｍより厚くなると、ひび割れが生じやすくなる。
【００１５】
　本発明により、電流量が十分に流れ、かつ欠陥密度の低いチャネル形成領域を有する、高性能の多結晶薄膜トランジスタを得ることができた。
　このような薄膜トランジスタは、スレッシュホールド電圧（Vth）や、リーク電流（IOFF）が低くなるため、消費電力を小さくすることができる。また移動度（μ）が大きくなるため、高速で動作し、また、大電流を流すことが可能となる。
【発明の効果】
【００１６】
　本発明により、電流量が十分に流れ、かつ欠陥密度の低いチャネル形成領域を有する、高性能の多結晶シリコン薄膜トランジスタを得ることができた。
　このような薄膜トランジスタは、スレッシュホールド電圧（Vth）や、リーク電流（IOFF）を低くすることができるため、消費電力を低くすることができた。また移動度（μ）が大きくなるため、高速で動作し、また、大電流を流すことが可能となった。
【実施例】
【００１７】
　実施例は、同一基板上に、多結晶シリコン薄膜トランジスタにより構成された、アクティブマトリクス回路と周辺駆動回路とを形成した例を示す。
　図４に、実施例の作製工程を示す。
　図５に、図４の上面図を示す。図５（Ａ）〜（Ｄ）は、図４（Ａ）〜（Ｄ）を上面から見た図である。また、図４は、図５のＡ−Ａ’断面である。
【００１８】
　図４において、まず、基板４０１として、石英を用いた。他にコーニング社７０５９等のガラス基板を用いてもよい。
　基板４０１を洗浄し、ＴＥＯＳ（テトラ・エトキシ・シラン）と酸素を原料ガスとしてプラズマＣＶＤ法によって、厚さ２００ｎｍの酸化珪素下地膜４０２が形成される。
　そして、プラズマＣＶＤ法によって、膜厚１００ｎｍ以上、好ましくは２００ｎｍ〜１０００ｎｍ、ここでは３００ｎｍの、初期アモルファスシリコン薄膜が形成される。
　次に、この初期アモルファスシリコン薄膜が、ドライエッチングによりパターニングされ、活性シリコン層４０３〜４０５を構成する島状領域が、アクティブマトリクス部と、周辺駆動回路部の、薄膜トランジスタが形成される位置に設けられる。（図４（Ａ））
【００１９】
　図５（Ａ）に示すように、アモルファスシリコン薄膜よりなる島状領域５０１〜５０７が形成され、活性シリコン層４０３〜４０５が構成される。
　個々の島状領域の大きさは、平面形状の面積を１０００μｍ2 以下とするため、ここでは、幅２０μｍ×長さ５０μｍとした。
　また、島状領域は、高速駆動が要求される周辺駆動回路部においては、１つの薄膜トランジスタにつき３つ、リーク電流の少なさが求められるアクティブマトリクス部においては、１つの薄膜トランジスタにつき１つ、設けられた。
　もちろん、要求される規格に応じて、島状領域の数を増減させてもよいことは、いうまでもない。
【００２０】
　ここでは、周辺駆動回路部の一つの薄膜トランジスタを構成する島状領域どうしの間隔は、４μｍとした。
　また、アクティブマトリクス部の薄膜トランジスタにおいて、ここでは１つの島状領域により、活性シリコン層４０５を構成したが、もちろん、複数の島状領域にて構成してもよい。
　また、活性シリコン層４０５を、より小さい平面面積を有する複数の島状領域により構成させてもよい。この場合、欠陥密度がより低くなり、リーク電流を低下させることができる。
　また、薄膜トランジスタを構成する島状領域の形状を、アクティブマトリクス部と周辺駆動回路部とにおいて、異ならせてもよい。
【００２１】
　次に、これらアモルファスシリコン薄膜よりなる島状領域が、アニール処理により結晶化される。
　基板温度は、５００℃〜１１００℃、ここでは７００℃、加熱時間は、２時間〜７２時間、ここでは４８時間とした。
　アニール処理は、加熱の他に、レーザー光や、強光（赤外線等）の照射により行ってもよい。
　この結晶化工程により、島状領域５０１〜５０７は、良好に結晶化された多結晶シリコン薄膜とされた。
【００２２】
　その後、プラズマＣＶＤ法を用いて、ゲイト絶縁膜として機能する酸化珪素膜４０７が、１５０ｎｍの厚さに形成される。
　その上に、スパッタ法により、アルミニウム膜が６００ｎｍ成膜され、エッチングによりパターニングされて、ゲイト電極４０７、４０８、４０９が形成される。
【００２３】
　次に、イオンドーピング法により、活性シリコン層４０３〜４０５に、ゲイト電極４０７〜４０９をマスクとして、自己整合的に、Ｎ導電型およびＰ導電型を付与する不純物がドーピングされた。
　ここでは、ドーピングガスとして、Ｎ型のドーピングにはフォスフィン（ＰＨ3 ）、Ｐ型のドーピングには、ジボラン（Ｂ2 Ｈ6 ）を用いた。
　ここでは、画素領域の薄膜トランジスタは、Ｐチャネル型とした。すなわち、活性シリコン層４０４、４０５には、Ｐ型不純物が、４０３には、Ｎ型不純物がドーピングされた。
　この結果、Ｐ型の不純物領域４１３、４１５、４１６、４１８と、Ｎ型の不純物領域４１０、４１２、および実質的に真性なチャネル形成領域４１１、４１４、４１７を形成することができた。
【００２４】
　この後、４００℃〜８００℃で１〜１２時間、代表的には、６００℃、２時間のアニール処理がされ、ドーピングされた不純物が活性化された。（図４（Ｂ））
　図５（Ｂ）において、活性シリコン層４０３、４０４のそれぞれにおいて、ゲイト電極４０７、４０８が、複数の島状領域の上に設けられていることが示されている。
【００２５】
　続いて、厚さ５０ｎｍの窒化珪素膜と、厚さ３００ｎｍの酸化珪素膜の２層よりなる絶縁膜が、第１の層間絶縁物４１９として、プラズマＣＶＤ法によって形成された。
　次に、第１の層間絶縁物４１９に、コンタクトホール４２０〜４２４が形成されて、金属材料、例えば、チタン５０ｎｍ、アルミニウム４００ｎｍの多層膜によって、薄膜トランジスタの電極・配線４２５〜４２８が形成された。（図４（Ｃ）、図５（Ｃ））
　実施例において、活性シリコン層４０３、４０４のコンタクトホール４２０〜４２３のそれぞれは、図５（Ｃ）に示すように、３つの島状領域に対し１つ形成されているが、個々の島状領域に１つづつ形成してもかまわない。
【００２６】
　その後、さらに、厚さ４００ｎｍの酸化珪素膜が、プラズマＣＶＤ法により形成され、これを第２の層間絶縁物４２９とした。
　そして、アクティブマトリクス領域の薄膜トランジスタの画素電極を構成する側の不純物領域に、コンタクトホール４３０が形成され、さらに、厚さ８０ｎｍのＩＴＯ（酸化インジウム・スズ）膜が形成され、これをエッチングして画素電極４３１が形成された。（図４（Ｄ）、図５（Ｄ））
【００２７】
　こうして、アクティブマトリクス部分と、周辺駆動回路部分とを、同一基板上に形成することができた。
　このようにして形成されたアクティブマトリクス回路および周辺駆動回路は、リーク電流（IOFF）が少なく、低消費電力であり、高速に動作する、優れたものとなった。
　この基板と、一面に電極が形成された対向基板とを、液晶を介して設置し、液晶電気光学装置を作製することができた。
【図面の簡単な説明】
【００２８】
【図１】多結晶シリコン薄膜トランジスタの、スレッシュホールド電圧（Vth）と、島状領域の面積との関係を示す図。
【図２】固相成長における多結晶シリコン薄膜の欠陥密度と、初期アモルファスシリコン薄膜の膜厚との関係を示す図。
【図３】複数の島状領域を活性シリコン層として用いた薄膜トランジスタの平面形状の例を示す図。
【図４】実施例の作製工程を示す図。
【図５】図４の上面を示す図。
【符号の説明】
【００２９】
３０１　島状領域
３０２　ゲイト電極
３０３　ソース電極
３０４　ドレイン電極
３０５　活性シリコン層
４０１　基板
４０２　酸化珪素下地膜
４０３、４０４　活性シリコン層（周辺駆動回路部）
４０５　活性シリコン層（アクティブマトリクス部）
４０６　酸化珪素膜
４０７、４０８、４０９　ゲイト電極
４１０、４１２　Ｎ型の不純物領域
４１１、４１４、４１７　チャネル形成領域
４１３、４１５、４１６、４１８　Ｐ型の不純物領域
４１９　第１の層間絶縁物
４２０、４２１、４２２、４２３、４２４　コンタクトホール
４２５、４２６、４２７、４２８　電極・配線
４２９　第２の層間絶縁物
４３０　コンタクトホール
４３１　画素電極
【図１】
2004006974.tif 000003
【図２】
2004006974.tif 000004
【図３】
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【図４】
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【図５】
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