(57)【要約】      （修正有）【課題】モウト及びEFHに対する効果を完全に除去するうえ、工程の単純化及び窒化膜によるウェーハストレスを解決し、フラッシュメモリ素子のカップリング比を効果的に向上させることが可能なフラッシュメモリ素子のフローティングゲート形成方法を提供する。【解決手段】半導体基板１０２上にゲート酸化膜１０４を形成する段階と、第１ポリシリコン膜１０６を蒸着する段階と、前記第１ポリシリコン膜、ゲート酸化膜、半導体基板をエッチングしてトレンチを形成する段階と、前記トレンチに素子分離膜用酸化膜を蒸着した後、平坦化工程を行う段階と、ドライエッチングによって前記素子分離膜用酸化膜を上部が垂直的なニップル状の突出部を有する素子分離膜用酸化膜を形成する段階と、第２ポリシリコン膜１１２を蒸着した後、平坦化工程を行うことにより、前記素子分離膜用酸化膜を境界として分離し、前記第１及び第２ポリシリコン膜からなるフローティングゲート１１４を形成する段階とを含む。【選択図】        図６
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板上にゲート酸化膜を形成する段階と、
（ｂ）前記ゲート酸化膜上に第１ポリシリコン膜を蒸着する段階と、
（ｃ）前記第１ポリシリコン膜、前記ゲート酸化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する段階と、
（ｄ）前記トレンチをギャップフィリングするように全体構造上に素子分離膜用酸化膜を蒸着した後、平坦化工程を行う段階と、
（ｅ）ドライエッチング方式を用いたエッチング工程によって前記素子分離膜用酸化膜をエッチングすることにより、上部が垂直的なニップル状の突出部を有する素子分離膜用酸化膜を形成する段階と、
（ｆ）全体構造上に第２ポリシリコン膜を蒸着した後、平坦化工程を行うことにより、前記素子分離膜用酸化膜を境界として分離し、前記第１及び第２ポリシリコン膜からなるフローティングゲートを形成する段階とを含むことを特徴とするフローティングゲート形成方法。
【請求項２】
前記（ｄ）段階で行う前記平坦化工程はCMP又はACE方式を用いることを特徴とする請求項１記載のフローティングゲート形成方法。
【請求項３】
前記（ｆ）段階の後、全体構造上に対してウェットエッチング方式で前処理洗浄工程を行い、前記（ｆ）段階で露出する前記突出部の上部を等方性エッチングすることにより、上部が半円状を有する素子分離膜を形成する段階をさらに含むことを特徴とする請求項１記載のフローティングゲート形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ素子のフローティングゲート形成方法に係り、特に、フラッシュメモリ素子においてSASTI(Self Aligned Shallow Trench Isolation)を用いてフローティングゲートを形成する方法に関する。
【０００２】
【従来の技術】
現在開発中のNANDデータフラッシュメモリ素子では、SASTIを用いてゲート酸化膜が薄くなる問題を解決したが、依然として第１ポリシリコン膜の高さによって発生するモウトとEFH(Effective Field Oxide Height)制御の難しさの問題点が残っている。また、ISO(isolation)エッチング過程、すなわちトレンチ形成過程でスロープが発生し、これにより後続のHDP(HighDensity Plasma)酸化膜のプロファイルに影響を与えて前記HDP酸化膜のプロファイルにもスロープが発生する。このようなHDP酸化膜のスロープは、フローティングゲートのエッチング工程の際、第１ポリシリコン膜の残留物によるブリッジ問題を引き起こす。この他に、伝統的パッド窒化膜を用いる従来のSTI工程は、大きいパターンにパッド窒化膜が除去されないで残留する問題と、ウェーハにストレスを加える問題がある。
【０００３】
【発明が解決しようとする課題】
したがって、本発明は、かかる従来の技術の問題点を解決するためのもので、その目的は、HDP酸化膜、すなわち素子分離膜の上部コーナー部位に発生するモウトとEFHに対する効果を除去し、素子分離膜のプロファイルのスロープによるフローティングゲートエッチング工程の際に残留する残留物によるブリッジ問題を解決しあフラッシュメモリ素子のフローティングゲート形成方法を提供することにある。
【０００４】
また、本発明の他の目的は、工程の単純化及びパッド窒化膜によるウェーハストレスを解決し、フラッシュメモリのカップリング比を向上させることが可能なフラッシュメモリ素子のフローティングゲート形成方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明は、半導体基板上にゲート酸化膜を形成する段階と、前記ゲート酸化膜に第１ポリシリコン膜を蒸着する段階と、前記第１ポリシリコン膜、前記ゲート酸化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する段階と、前記トレンチをギャップフィリングするように全体構造上に素子分離膜用酸化膜を蒸着した後、平坦化工程を行う段階と、ドライエッチング方式を用いたエッチング工程によって前記素子分離膜用酸化膜をエッチングすることにより、上部が垂直的なニップル状の突出部を有する素子分離膜用酸化膜を形成する段階と、全体構造上に第２ポリシリコン膜を蒸着した後、平坦化工程を行うことにより、前記素子分離膜用酸化膜を境界として分離し、前記第１及び第２ポリシリコン膜からなるフローティングゲートを形成する段階とを含むフラッシュメモリ素子のフローティングゲート形成方法を提供する。
【０００６】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施例をより詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【０００７】
図１ないし図６は本発明の好適な実施例に係るフラッシュメモリ素子のフローティングゲート形成方法を説明するために示した断面図である。ここで、図１ないし図６に示した参照符号のうち同一の参照符号は同一の機能を行う構成要素を示す。
【０００８】
図１を参照すると、前処理洗浄工程によって上部表面が洗浄された半導体基板102を提供する。この際、前処理洗浄工程は、DHF(Diluted HF;50:1の割合でH2Oで希釈されたHF溶液)とSC-1（NH4OH/H2O2/H2O溶液が所定の割合で混合された溶液）とを用いて行うか、或いはBOE（BufferOxide Etchant;100:1又は300:1の割合でH2Oで希釈されたHFとNH4Fの混合溶液［1:4乃至1:7］）とSC-1とを用いて行うことが好ましい。
【０００９】
次に、全体構造上に後続のウェルイオン注入工程の際、半導体基板102の上部表面へのダメージ発生を防止するために、スクリーン酸化膜（図示せず）を蒸着することができる。この際、スクリーン酸化膜を蒸着する場合、スクリーン酸化膜の蒸着工程はドライ酸化方式又はウェット酸化方式を用いた酸化工程を温度750〜1100℃の範囲内で行って30〜100Åの厚さに形成することが好ましい。
【００１０】
次に、全体構造上に対してウェルイオン注入工程を行って半導体基板102の一部にＰウェル又はＮウェル（図示せず）を形成する。この際、Ｐウェルはボロンイオンを注入して形成し、Ｎウェルはリン又は砒素を用いて形成する。
【００１１】
その後、全体構造上にゲート酸化膜104を蒸着する。この際、ゲート酸化膜104の蒸着はドライ酸化方式又はウェット酸化方式を用いた酸化工程で行うが、前記酸化工程は図１で蒸着されたスクリーン酸化膜を除去していない状態で行うか、或いはスクリーン酸化膜を洗浄工程によって除去した後行うこともできる。一方、図１において、スクリーン酸化膜を十分厚く形成した後、別途の酸化工程なしで前記スクリーン酸化膜をそのままゲート酸化膜104として使用することもできる。ところが、この場合にはウェルイオン注入工程の際に損傷したスクリーン酸化膜の一部をエッチングして除去することが好ましい。
【００１２】
次に、ゲート酸化膜104上に第１ポリシリコン膜106を蒸着する。この際、ポリシリコン膜106はアンドープト(undoped)シリコン膜又はドープト(doped)シリコン膜で形成する。例えば、アンドープトシリコン膜で形成する場合にはSiH4又はSi2H6ガスを用いる。一方、ドープトシリコン膜で形成する場合には、アンドープトシリコン膜の形成方法と同一の方法を使用するが、SiH4又はSi2H6ガスにPH3ガスを流入させて形成する。
【００１３】
図２を参照すると、全体構造上にフォトレジストを塗布した後、フォトマスクを用いた露光及び現像工程を行い、フォトレジストパターンPRを形成する。その後、フォトレジストパターンPRを用いたエッチング工程によって第１ポリシリコン膜106、ゲート酸化膜104及び半導体基板102の一部をエッチングしてトレンチ108を形成する。これにより、アクティブ領域とフィールド領域（すなわち、トレンチ形成領域）で定義される。この際、エッチング工程を適切に調節して、第１ポリシリコン膜106及びゲート酸化膜104がパターニングされた内側壁のプロファイルは、スロープのない垂直プロファイルを有するようにする。
【００１４】
図３を参照すると、全体構造上に素子分離膜用HDP酸化膜110を蒸着する。この際、HDP酸化膜110は、トレンチ108の内部にボイドが発生しないようにギャップフィリング(gap filling)させることが好ましい。その後、研磨工程、例えばCMP(Chemical MechanicalPolishing)工程又はACE(Advanced Chemical Etching)工程を行って部分的にHDP酸化膜110を研磨して平坦化する。この際、HDP酸化膜110は第１ポリシリコン膜106の上部に残留させる。
【００１５】
図４を参照すると、全体構造上にフォトレジストを塗布した後、フォトマスクを用いた露光工程及び現像工程を順次行ってフォトレジストパターン（図示せず）を形成する。その後、前記フォトレジストパターンをエッチングマスクとして用いたドライエッチング工程によってHDP酸化膜110をエッチングする。これにより、HDP酸化膜110の上部にはほぼ垂直的なプロファイルを有するニップル状の突出部110ａが設けられ、突出部110ａと第１ポリシリコン膜106との間には所定のダマシンパターン(damascine pattern)のように機能する溝110ｂが設けられる。従って、従来の技術において、トレンチの上部コーナー部位に発生するモウト現像を防止することができる。
【００１６】
図５を参照すると、全体構造上に第２ポリシリコン膜112を蒸着する。この際、第２ポリシリコン膜112は、第１ポリシリコン膜106と同一の物質で形成するが、突出部110ａと第１ポリシリコン膜106間の溝110ｂを埋め込むように形成する。その後、全体構造上に対してCMP工程を行うが、HDP酸化膜110の突出部110ａの上部が露出するように前記CMP工程を行い、第２ポリシリコン膜112を平坦化する。これにより、第１及び第２ポリシリコン膜106及び112からなるフローティングゲート114が形成される。
【００１７】
図６を参照すると、全体構造上に対してウェットエッチング方式で前処理洗浄工程を行って、露出するHDP酸化膜110の突出部110ａの上部を等方性(isotropic)エッチングする。これにより、HDP酸化膜110の突出部110ａは一定の深さにエッチングされ、上部は半円状120を有する。すなわち、本発明の好適な実施例では、前記前処理洗浄工程時のウェットエッチング方式の等方性特性と酸化膜とポリシリコン膜間のエッチング率の差異を用いて、上部が半円状を有する素子分離膜を形成する。
【００１８】
その後、全体構造上にONO（酸化膜／窒化膜／酸化膜）構造の誘電体膜（図示せず）及びコントロールゲート（図示せず）を順次形成する。前記誘電体膜及びコントロールゲート形成工程は、従来の技術と同一の方法で形成することができる。従って、その説明の便宜上、ここでは省略する。
【００１９】
前述した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのものに過ぎず、本発明を制限するものではない。また、本発明は、当技術分野で通常の知識を有する者であれば、本発明の技術的思想から逸脱しない範囲内で様々な実施が可能である。
【００２０】
【発明の効果】
以上説明したように、本発明では、半導体基板上に第１ポリシリコン膜を蒸着した後、その上部にパッド窒化膜を蒸着していない状態でトレンチを形成する。その後、前記トレンチを埋め込むようにHDP酸化膜を蒸着した後、前記HDP酸化膜をエッチングし、第２ポリシリコン膜が蒸着される部位を予め定義し、全体構造上に第２ポリシリコン膜を蒸着してフローティングゲートを形成することにより、モウト及びEFHに対する効果を完全に除去することができるとともに、工程の単純化及び窒化膜によるウェーハストレスを解決し、フラッシュメモリ素子のカップリング比を効果的に向上させることができる。
【図面の簡単な説明】
【図１】フラッシュメモリ素子のフローティングゲート形成方法を説明する断面図である。
【図２】フラッシュメモリ素子のフローティングゲート形成方法を説明する断面図である。
【図３】フラッシュメモリ素子のフローティングゲート形成方法を説明する断面図である。
【図４】フラッシュメモリ素子のフローティングゲート形成方法を説明する断面図である。
【図５】フラッシュメモリ素子のフローティングゲート形成方法を説明する断面図である。
【図６】フラッシュメモリ素子のフローティングゲート形成方法を説明する断面図である。
【符号の説明】
102   …半導体基板
104   …ゲート酸化膜
106   …第１ポリシリコン膜
108   …トレンチ
110   …HDP酸化膜
110ａ …突出部
110ｂ …溝
112   …第２ポリシリコン膜
114   …フローティングゲート
120   …半円状
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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