(57)【要約】      （修正有）【課題】仕様を満たす最小のドライバ回路の駆動電流値を選択することができ、低消費電力化を図ることができるＬＶＤＳ回路を得る。【解決手段】バイアス回路は所定の定電流を生成して出力する定電流発生回路と、電流発生回路部より出力された定電流から、設定された値に応じて電流値の異なるバイアス電流を生成して出力するバイアス電流生成回路部と、を備えバイアス電流生成回路部は電流供給用の複数のトランジスタを有し、設定値に応じて各トランジスタの少なくとも１つを選択して作動させることにより、電流値の異なるバイアス電流を生成して出力する。【選択図】  図１
2004287579.tif 000002
【特許請求の範囲】
【請求項１】
入力されたディジタル信号に応じた差動信号をなす電流を一対の出力端から出力するドライバ回路と、該ドライバ回路から出力される電流の電流値を制御するバイアス電流を該ドライバ回路に供給するバイアス回路と、前記ドライバ回路の各出力端から出力された電流をそれぞれ電圧に変換して出力する電流−電圧変換回路と、該電流−電圧変換回路から出力された各電圧の電圧値を比較し、該比較結果を示す信号を出力するレシーバ回路とを備えるＬＶＤＳ回路において、
前記バイアス回路は、
所定の定電流を生成して出力する定電流発生回路部と、
該定電流発生回路部より出力された定電流から、設定された値に応じて電流値の異なる前記バイアス電流を生成して出力するバイアス電流生成回路部と、
を備え、
前記バイアス電流生成回路部は、電流供給用の複数のトランジスタを有し、前記設定値に応じて該各トランジスタの少なくとも１つを選択して作動させることにより、電流値の異なるバイアス電流を生成して出力することを特徴とするＬＶＤＳ回路。
【請求項２】
前記バイアス電流生成回路部は、前記定電流発生回路部からの定電流が入力され、出力側に前記電流供給用の各トランジスタが並列に接続された第１のカレントミラー回路と、該電流供給用の各トランジスタの選択を行う第１の選択回路とを備え、該第１の選択回路は、前記設定値に応じて該電流供給用の各トランジスタの少なくとも１つを選択して作動させることを特徴とする請求項１記載のＬＶＤＳ回路。
【請求項３】
前記第１の選択回路は、前記第１のカレントミラー回路における出力側の各トランジスタに対応して直列に接続された各スイッチ回路と、該各スイッチ回路の所望のスイッチ回路をオンさせる第１のレジスタとを備え、該第１のレジスタに所望の前記スイッチ回路をオンさせるためのデータを設定することにより、前記第１のカレントミラー回路における出力側の各トランジスタの選択を行うことを特徴とする請求項２記載のＬＶＤＳ回路。
【請求項４】
前記バイアス電流生成回路部は、電流供給能力の異なる複数のトランジスタを有し、前記設定値に応じて該各トランジスタの１つを排他的に選択して作動させることにより、電流値の異なるバイアス電流を生成することを特徴とする請求項１、２又は３記載のＬＶＤＳ回路。
【請求項５】
前記バイアス電流生成回路部は、電流供給能力が同一の複数のトランジスタを有することを特徴とする請求項１、２又は３記載のＬＶＤＳ回路。
【請求項６】
前記定電流発生回路部は、
所定の定電流を生成して出力する定電流生成部と、
該定電流生成部から出力された定電流から、設定された値に応じて電流値の異なる定電流を生成して出力する定電流可変部と、
を備え、
前記定電流可変部は、定電流供給用の複数のトランジスタを有し、前記設定値に応じて該各トランジスタの少なくとも１つを選択して作動させることにより、電流値の異なる定電流を生成して出力することを特徴とする請求項１、２、３、４又は５記載のＬＶＤＳ回路。
【請求項７】
前記定電流可変部は、前記定電流生成部からの定電流が入力され、出力側に前記定電流供給用の各トランジスタが並列に接続された第２のカレントミラー回路と、該定電流供給用の各トランジスタの選択を行う第２の選択回路とを備え、該第２の選択回路は、前記設定値に応じて該定電流供給用の各トランジスタの少なくとも１つを選択して作動させることを特徴とする請求項６記載のＬＶＤＳ回路。
【請求項８】
前記第２の選択回路は、前記第２のカレントミラー回路における出力側の各トランジスタに対応して直列に接続された各スイッチ回路と、該各スイッチ回路の所望のスイッチ回路をオンさせる第２のレジスタとを備え、該第２のレジスタに所望の前記スイッチ回路をオンさせるためのデータを設定することにより、前記第２のカレントミラー回路における出力側の各トランジスタの選択を行うことを特徴とする請求項７記載のＬＶＤＳ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧差動信号（以下、ＬＶＤＳと呼ぶ）回路に関し、特に光ディスク記録装置に使用するＬＶＤＳ回路に関する。
【０００２】
【従来の技術】
近年、集積回路の微細化及び高速化に伴い、信号の伝達手段としてＬＶＤＳ回路が多く用いられるようになっている。一方、省電力の観点から、ＬＶＤＳ回路がドライブする電流はできるだけ小さいことが望ましい。従来、ＬＶＤＳ回路が構成されてからケーブル長を検出し、該検出した長さに応じた制御信号を生成し該制御信号によってＬＶＤＳ信号の振幅を変えるという方法があった（例えば、特許文献１参照。）。この方法は、あくまでケーブル長に依存したパラメータのみで振幅を一定にするものであった。
【０００３】
【特許文献１】
特開２０００−１８１５９１号公報
【０００４】
【発明が解決しようとする課題】
しかし、実際には、ＬＶＤＳ回路は、ドライバ側及びレシーバ側のＩＯセル寄生容量、ドライバ側の半導体チップとレシーバ側の半導体チップとの間の配線容量、動作温度、プロセス上のバラツキ、及びレシーバの入力信号に対する２値の信号レベルの判定能力等を考慮して、半導体チップを作成する前に消費電流を正確に見積もることが難しかった。このため、ＬＶＤＳ回路の仕様を満たすためには、どうしてもドライバの駆動電流が大きくなってしまう可能性があり、消費電力に無駄が生じるという問題があった。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、複数の出力トランジスタを用意し、該各出力トランジスタの内、レジスタの書き込みデータ等に応じて少なくとも１つを選択的にオンさせるようにしてドライバ回路の駆動電流値を変え、半導体チップ及びＬＶＤＳ回路が作成されてから、送受信用ＩＯセルの寄生容量や送受信用配線の容量、動作温度、プロセス上のバラツキ、レシーバの入力信号に対する２値の信号レベルの判定能力をそれぞれ考慮した上で、仕様を満たす最小のドライバ回路の駆動電流値を選択することができ、低消費電力化を図ることができるＬＶＤＳ回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係るＬＶＤＳ回路は、入力されたディジタル信号に応じた差動信号をなす電流を一対の出力端から出力するドライバ回路と、該ドライバ回路から出力される電流の電流値を制御するバイアス電流を該ドライバ回路に供給するバイアス回路と、前記ドライバ回路の各出力端から出力された電流をそれぞれ電圧に変換して出力する電流−電圧変換回路と、該電流−電圧変換回路から出力された各電圧の電圧値を比較し、該比較結果を示す信号を出力するレシーバ回路とを備えるＬＶＤＳ回路において、
前記バイアス回路は、
所定の定電流を生成して出力する定電流発生回路部と、
該定電流発生回路部より出力された定電流から、設定された値に応じて電流値の異なる前記バイアス電流を生成して出力するバイアス電流生成回路部と、
を備え、
前記バイアス電流生成回路部は、電流供給用の複数のトランジスタを有し、前記設定値に応じて該各トランジスタの少なくとも１つを選択して作動させることにより、電流値の異なるバイアス電流を生成して出力するものである。
【０００７】
具体的には、前記バイアス電流生成回路部は、前記定電流発生回路部からの定電流が入力され、出力側に前記電流供給用の各トランジスタが並列に接続された第１のカレントミラー回路と、該電流供給用の各トランジスタの選択を行う第１の選択回路とを備え、該第１の選択回路は、前記設定値に応じて該電流供給用の各トランジスタの少なくとも１つを選択して作動させるようにした。
【０００８】
また、前記第１の選択回路は、前記第１のカレントミラー回路における出力側の各トランジスタに対応して直列に接続された各スイッチ回路と、該各スイッチ回路の所望のスイッチ回路をオンさせる第１のレジスタとを備え、該第１のレジスタに所望の前記スイッチ回路をオンさせるためのデータを設定することにより、前記第１のカレントミラー回路における出力側の各トランジスタの選択を行うようにしてもよい。
【０００９】
また、前記バイアス電流生成回路部は、電流供給能力の異なる複数のトランジスタを有し、前記設定値に応じて該各トランジスタの１つを排他的に選択して作動させることにより、電流値の異なるバイアス電流を生成するようにした。
【００１０】
また、前記バイアス電流生成回路部は、電流供給能力が同一の複数のトランジスタを有するようにしてもよい。
【００１１】
一方、前記定電流発生回路部は、
所定の定電流を生成して出力する定電流生成部と、
該定電流生成部から出力された定電流から、設定された値に応じて電流値の異なる定電流を生成して出力する定電流可変部と、
を備え、
前記定電流可変部は、定電流供給用の複数のトランジスタを有し、前記設定値に応じて該各トランジスタの少なくとも１つを選択して作動させることにより、電流値の異なる定電流を生成して出力するようにした。
【００１２】
具体的には、前記定電流可変部は、前記定電流生成部からの定電流が入力され、出力側に前記定電流供給用の各トランジスタが並列に接続された第２のカレントミラー回路と、該定電流供給用の各トランジスタの選択を行う第２の選択回路とを備え、該第２の選択回路は、前記設定値に応じて該定電流供給用の各トランジスタの少なくとも１つを選択して作動させるようにしてもよい。
【００１３】
また、前記第２の選択回路は、前記第２のカレントミラー回路における出力側の各トランジスタに対応して直列に接続された各スイッチ回路と、該各スイッチ回路の所望のスイッチ回路をオンさせる第２のレジスタとを備え、該第２のレジスタに所望の前記スイッチ回路をオンさせるためのデータを設定することにより、前記第２のカレントミラー回路における出力側の各トランジスタの選択を行うようにしてもよい。
【００１４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。なお、図１では、ＭＣＭ（マルチチップモジュール）で構成されている場合を例にして示している。
図１において、ＬＶＤＳ回路１は、入力端ＩＮに入力されたディジタル信号に応じた電流を一対の出力端から出力するドライバ回路２と、該ドライバ回路２から出力された電流をそれぞれ電圧に変換する電流−電圧変換回路３と、該電流−電圧変換回路３で電圧に変換された一対の信号の電圧を比較し該比較結果を示す２値の信号を出力するレシーバ回路４と、ドライバ回路２の出力電流を制御するためのバイアス電流ｉｂをドライバ回路２に供給するバイアス回路５とを備えている。
【００１５】
図１の場合、ドライバ回路２及びバイアス回路５が半導体チップＡ上に形成されており、電流−電圧変換回路３及びレシーバ回路４は、半導体チップＢ上にそれぞれ形成されている。
ドライバ回路２は、インバータ１１〜１５並びにＮＭＯＳトランジスタ１６及び１７を備えている。ＮＭＯＳトランジスタ１６及び１７の各ソースは接続され、該接続部はバイアス回路５の出力端に接続されている。ＮＭＯＳトランジスタ１６のドレインは半導体チップＡの出力端子ＯＡ１に、ＮＭＯＳトランジスタ１７のドレインは半導体チップＡの出力端子ＯＡ２にそれぞれ接続されている。
【００１６】
ＮＭＯＳトランジスタ１６のドレインはドライバ回路２の出力端ＯＵＴ１を、ＮＭＯＳトランジスタ１７のドレインがドライバ回路２の出力端ＯＵＴ２をそれぞれなしている。また、ドライバ回路２の入力端ＩＮとＮＭＯＳトランジスタ１６のゲートとの間には、インバータ１１〜１３が直列に接続されており、ドライバ回路２の入力端ＩＮとＮＭＯＳトランジスタ１７のゲートとの間には、インバータ１４，１５が直列に接続されている。
【００１７】
ドライバ回路２は、入力端ＩＮにロー（Ｌｏｗ）レベルの信号が入力されると、バイアス回路５からのバイアス電流ｉｂに応じた電流が出力端ＯＵＴ１に流れ込むと共に出力端ＯＵＴ２への電流の流れ込みが停止する。また、ドライバ回路２は、ハイ（Ｈｉｇｈ）レベルの信号が入力されると、バイアス回路５からのバイアス電流ｉｂに応じた電流が出力端ＯＵＴ２に流れ込むと共に出力端ＯＵＴ１への電流の流れ込みが停止する。出力端子ＯＡ１は、信号線６及び半導体チップＢの入力端子ＩＢ１を介してレシーバ回路４の一方の入力端に接続され、出力端子ＯＡ２は、信号線７及び半導体チップＢの入力端子ＩＢ２を介してレシーバ回路４の他方の入力端に接続されている。
【００１８】
電流−電圧変換回路３は、抵抗２１〜２３で構成されており、電源電圧ＶＤＤと入力端子ＩＢ１との間に抵抗２１及び２２が直列に接続されており、抵抗２１及び抵抗２２の接続部と入力端子ＩＢ２との間には抵抗２３が接続されている。また、バイアス回路５は、電圧比較器３１、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路３２、ＰＭＯＳトランジスタ３３，３４、ＮＭＯＳトランジスタ３５〜４４、抵抗４５及びレジスタ４６で構成されている。
【００１９】
なお、図１の場合、電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ３３，３４、ＮＭＯＳトランジスタ３５及び抵抗４５は定電流発生回路部をなし、ＮＭＯＳトランジスタ３６〜４４及びレジスタ４６はバイアス電流生成回路部をなす。また、図１において、ＮＭＯＳトランジスタ３６〜４０が第１のカレントミラー回路をなすと共に、ＮＭＯＳトランジスタ４１〜４４及びレジスタ４６が第１の選択回路をなし、ＮＭＯＳトランジスタ４１〜４４はスイッチ回路を、レジスタ４６は第１のレジスタをそれぞれなす。
【００２０】
ＰＭＯＳトランジスタ３３及び３４はカレントミラー回路を形成しており、電源電圧ＶＤＤと接地電圧との間に、ＰＭＯＳトランジスタ３３、ＮＭＯＳトランジスタ３５及び抵抗４５が直列に接続されており、ＮＭＯＳトランジスタ３５のゲートは電圧比較器３１の出力端に接続されている。ＰＭＯＳトランジスタ３３及び３４の各ゲートは接続され、該接続部はＰＭＯＳトランジスタ３３のドレインに接続されている。
【００２１】
ＮＭＯＳトランジスタ３５と抵抗４５との接続部は、電圧比較器３１の一方の入力端に接続され、電圧比較器３１の他方の入力端には基準電圧Ｖｒが入力されている。電圧比較器３１、基準電圧発生回路３２、ＮＭＯＳトランジスタ３５、ＰＭＯＳトランジスタ３３，３４及び抵抗４５は、ＮＭＯＳトランジスタ３６に所定の定電流を供給する定電流回路を形成している。
【００２２】
一方、ＮＭＯＳトランジスタ３６〜４０はカレントミラー回路を形成しており、ＮＭＯＳトランジスタ３６〜４０の各ゲートは接続され、該接続部はＮＭＯＳトランジスタ３６のドレインに接続されている。ＮＭＯＳトランジスタ３７〜４０の各ドレインはそれぞれ接続され、該接続部はバイアス回路５の出力端をなし、ドライバ回路２のＮＭＯＳトランジスタ１６及び１７の各ソースにそれぞれ接続されている。また、ＮＭＯＳトランジスタ３７〜４０の各ソースと接地電圧との間には、ＮＭＯＳトランジスタ４１〜４４が対応して接続されており、ＮＭＯＳトランジスタ４１〜４４の各ゲートはレジスタ４６にそれぞれ接続されている。
【００２３】
このような構成において、入力端ＩＮにローレベルの信号が入力されると、ＮＭＯＳトランジスタ１６がオンしてＮＭＯＳトランジスタ１７がオフする。このため、電流−電圧変換回路３の抵抗２１及び２２、半導体チップＢの入力端子ＩＢ１、信号線６、半導体チップＡの出力端子ＯＡ１、ドライバ回路２のＮＭＯＳトランジスタ１６、及びバイアス回路５の順にバイアス電流ｉｂが流れる。このとき、出力端子ＯＡ２には電流が流れない。このため、入力端子ＩＢ１に接続されたレシーバ回路４の入力端の電圧よりも、入力端子ＩＢ２に接続されたレシーバ回路４の入力端の電圧が大きくなり、レシーバ回路４からはローレベルの信号が出力される。
【００２４】
次に、入力端ＩＮにハイレベルの信号が入力されると、ＮＭＯＳトランジスタ１６がオフしてＮＭＯＳトランジスタ１７がオンする。このため、電流−電圧変換回路３の抵抗２１及び２３、半導体チップＢの入力端子ＩＢ２、信号線７、半導体チップＡの出力端子ＯＡ２、ドライバ回路２のＮＭＯＳトランジスタ１７、及びバイアス回路５の順にバイアス電流ｉｂが流れる。このとき、出力端子ＯＡ１には電流が流れない。このため、入力端子ＩＢ２に接続されたレシーバ回路４の入力端の電圧よりも、入力端子ＩＢ１に接続されたレシーバ回路４の入力端の電圧が大きくなり、レシーバ回路４からはハイレベルの信号が出力される。
【００２５】
ここで、バイアス回路５において、ＮＭＯＳトランジスタ３７〜４０はトランジスタサイズの異なるものを使用し、ＮＭＯＳトランジスタ４１〜４４の内、あらかじめレジスタ４６に設定されたＮＭＯＳトランジスタが排他的にオンし、他のＮＭＯＳトランジスタはオフする。例えば、ＰＭＯＳトランジスタ３４から基準電流として５００μＡの電流が出力されるとする。
【００２６】
カレントミラー回路の入力側トランジスタをなすＮＭＯＳトランジスタ３６のトランジスタサイズをＬ（ゲート長）／Ｗ（ゲート幅）＝０．５μｍ／１０μｍにし、ＮＭＯＳトランジスタ３７のトランジスタサイズをＬ／Ｗ＝０．５μｍ／２０μｍ、ＮＭＯＳトランジスタ３８のトランジスタサイズをＬ／Ｗ＝０．５μｍ／２２μｍ、ＮＭＯＳトランジスタ３９のトランジスタサイズをＬ／Ｗ＝０．５μｍ／２４μｍ、ＮＭＯＳトランジスタ４０のトランジスタサイズをＬ／Ｗ＝０．５μｍ／２６μｍにそれぞれする。この場合、ＮＭＯＳトランジスタ４１〜４４のいずれか１つを排他的にオンさせることにより、バイアス電流ｉｂとして、１ｍＡ、１．１ｍＡ、１．２ｍＡ、１．３ｍＡのいずれかの電流値を選択することができる。
【００２７】
半導体チップＡ及びＢが完成し、ＬＶＤＳ回路１が完成した段階で所望の仕様を満たすドライバ回路２の最小出力電流値が得られるバイアス電流ｉｂの電流値を選択すればよい。
なお、図１では、２ビット切り替えで４つのＮＭＯＳトランジスタ４１〜４４を排他的に選択するようにしたが、これは一例であり、レジスタ４６の設定値によって複数のＮＭＯＳトランジスタの少なくとも１つを選択して、バイアス電流ｉｂの各電流値を選択できるようにしてもよい。
【００２８】
また、ＮＭＯＳトランジスタ３７のトランジスタサイズをＬ／Ｗ＝０．５μｍ／２０μｍに、ＮＭＯＳトランジスタ３８のトランジスタサイズをＬ／Ｗ＝０．５μｍ／２μｍに、ＮＭＯＳトランジスタ３９のトランジスタサイズをＬ／Ｗ＝０．５μｍ／４μｍに、ＮＭＯＳトランジスタ４０のトランジスタサイズをＬ／Ｗ＝０．５μｍ／６μｍにそれぞれし、ＮＭＯＳトランジスタ４１のみをオン、ＮＭＯＳトランジスタ４１及び４２をそれぞれオン、ＮＭＯＳトランジスタ４１〜４３をそれぞれオン、又はＮＭＯＳトランジスタ４１〜４４をそれぞれオンさせるようにすることにより、前記と同様のバイアス電流ｉｂの切り替え行う場合、ＮＭＯＳトランジスタ３７〜４０のトランジスタ面積を小さくすることができる。
【００２９】
このように、本第１の実施の形態におけるＬＶＤＳ回路は、バイアス回路５において、レジスタ４６の設定値に応じてＮＭＯＳトランジスタ３７〜４０を選択し、ドライバ回路２の出力電流値を決定するバイアス電流ｉｂを変えるようにした。このことから、半導体チップ及びＬＶＤＳ回路が作成されてから、送受信用ＩＯセルの寄生容量や送受信用配線の容量、動作温度、プロセス上のバラツキ、レシーバ回路の入力信号に対する２値の信号レベルの判定能力をそれぞれ考慮した上で、仕様を満たす最小のドライバ回路の駆動電流値を選択することができ、低消費電力化を図ることができる。
【００３０】
第２の実施の形態．
前記第１の実施の形態では、ドライバ回路２は、出力端子ＯＡ１又はＯＡ２から電流が流入する構成を有する場合を例にして説明したが、ドライバ回路２から出力端子ＯＡ１又はＯＡ２に電流が流出するようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
図２は、本発明の第２の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
【００３１】
図２において、ＬＶＤＳ回路１ａは、入力端ＩＮに入力されたディジタル信号に応じた電流を一対の出力端から出力するドライバ回路２ａと、該ドライバ回路２ａから出力された電流をそれぞれ電圧に変換する電流−電圧変換回路３ａと、該電流−電圧変換回路３ａで電圧に変換された一対の信号の電圧を比較し該比較結果を示す２値の信号を出力するレシーバ回路４と、ドライバ回路２ａの出力電流を制御するためのバイアス電流ｉｂをドライバ回路２ａに供給するバイアス回路５ａとを備えている。
【００３２】
図２の場合、ドライバ回路２ａ及びバイアス回路５ａが半導体チップＡ上に形成されており、電流−電圧変換回路３ａ及びレシーバ回路４は、半導体チップＢ上にそれぞれ形成されている。
ドライバ回路２ａは、インバータ１１〜１５及びＰＭＯＳトランジスタ５１及び５２を備えている。ＰＭＯＳトランジスタ５１及び５２の各ソースは接続され、該接続部はバイアス回路５ａの出力端に接続されている。ＰＭＯＳトランジスタ５１のドレインは半導体チップＡの出力端子ＯＡ１に、ＰＭＯＳトランジスタ５２のドレインは半導体チップＡの出力端子ＯＡ２にそれぞれ接続されている。
【００３３】
ＰＭＯＳトランジスタ５１のドレインはドライバ回路２ａの出力端ＯＵＴ１を、ＰＭＯＳトランジスタ５２のドレインがドライバ回路２ａの出力端ＯＵＴ２をそれぞれなしている。また、ドライバ回路２ａの入力端ＩＮとＰＭＯＳトランジスタ５１のゲートとの間には、インバータ１１〜１３が直列に接続されており、ドライバ回路２ａの入力端ＩＮとＰＭＯＳトランジスタ５２のゲートとの間には、インバータ１４，１５が直列に接続されている。
【００３４】
ドライバ回路２ａは、入力端ＩＮにハイレベルの信号が入力されると、バイアス回路５ａからのバイアス電流ｉｂに応じた電流を出力端ＯＵＴ１に流出させると共に出力端ＯＵＴ２からの電流の流出を停止させる。また、ドライバ回路２ａは、ローレベルの信号が入力されると、バイアス回路５ａからのバイアス電流ｉｂに応じた電流を出力端ＯＵＴ２に流出させると共に出力端ＯＵＴ１からの電流の流出を停止させる。
【００３５】
電流−電圧変換回路３ａは、抵抗５５〜５７で構成されており、入力端子ＩＢ１と接地電圧との間に抵抗５６及び５５が直列に接続されており、抵抗５６及び抵抗５５の接続部と入力端子ＩＢ２との間には抵抗５７が接続されている。
また、バイアス回路５ａは、電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ６１〜６９、ＮＭＯＳトランジスタ３５、抵抗４５及びレジスタ７０で構成されている。
【００３６】
なお、図２の場合、電圧比較器３１、基準電圧発生回路３２、ＮＭＯＳトランジスタ３５及び抵抗４５は定電流発生回路部をなし、ＰＭＯＳトランジスタ６１〜６９及びレジスタ７０はバイアス電流生成回路部をなす。また、図２において、ＰＭＯＳトランジスタ６１〜６５が第１のカレントミラー回路をなすと共に、ＰＭＯＳトランジスタ６６〜６９及びレジスタ７０が第１の選択回路をなし、ＰＭＯＳトランジスタ６６〜６９はスイッチ回路を、レジスタ７０は第１のレジスタをそれぞれなす。
【００３７】
ＰＭＯＳトランジスタ６１〜６５はカレントミラー回路を形成しており、電源電圧ＶＤＤと接地電圧との間に、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ３５及び抵抗４５が直列に接続されている。電圧比較器３１、基準電圧発生回路３２、ＮＭＯＳトランジスタ３５及び抵抗４５は、ＰＭＯＳトランジスタ６１に所定の定電流を供給する定電流回路を形成している。
【００３８】
ＰＭＯＳトランジスタ６１〜６５の各ゲートは接続され、該接続部はＰＭＯＳトランジスタ６１のドレインに接続されている。また、ＰＭＯＳトランジスタ６２〜６５の各ソースはそれぞれ接続され、該接続部はバイアス回路５ａの出力端をなし、ドライバ回路２ａのＰＭＯＳトランジスタ５１及び５２の各ソースにそれぞれ接続されている。また、電源電圧ＶＤＤとＰＭＯＳトランジスタ６２〜６５の各ソースとの間には、ＰＭＯＳトランジスタ６６〜６９が対応して接続されており、ＰＭＯＳトランジスタ６６〜６９の各ゲートはレジスタ７０にそれぞれ接続されている。
【００３９】
このような構成において、入力端ＩＮにハイレベルの信号が入力されると、ＰＭＯＳトランジスタ５１がオンしてＰＭＯＳトランジスタ５２がオフする。このため、バイアス回路５ａ、ドライバ回路２ａのＰＭＯＳトランジスタ５１、半導体チップＡの出力端子ＯＡ１、信号線６、半導体チップＢの入力端子ＩＢ１、並びに電流−電圧変換回路３ａの抵抗５６及び５５の順にバイアス電流ｉｂが流れる。このとき、出力端子ＯＡ２には電流が流れない。このため、入力端子ＩＢ１に接続されたレシーバ回路４の入力端の電圧が、入力端子ＩＢ２に接続されたレシーバ回路４の入力端の電圧よりも大きくなり、レシーバ回路４からはハイレベルの信号が出力される。
【００４０】
次に、入力端ＩＮにローレベルの信号が入力されると、ＰＭＯＳトランジスタ５１がオフしてＰＭＯＳトランジスタ５２がオンする。このため、バイアス回路５ａ、ドライバ回路２ａのＰＭＯＳトランジスタ５２、半導体チップＡの出力端子ＯＡ２、信号線７、半導体チップＢの入力端子ＩＢ２、並びに電流−電圧変換回路３ａの抵抗５７及び抵抗５５の順にバイアス電流ｉｂが流れる。このとき、出力端子ＯＡ１には電流が流れない。このため、入力端子ＩＢ２に接続されたレシーバ回路４の入力端の電圧が、入力端子ＩＢ１に接続されたレシーバ回路４の入力端の電圧よりも大きくなり、レシーバ回路４からはローレベルの信号が出力される。
【００４１】
ここで、バイアス回路５ａにおいて、ＰＭＯＳトランジスタ６２〜６５はトランジスタサイズの異なるものを使用し、ＰＭＯＳトランジスタ６６〜６９の内、あらかじめレジスタ７０に設定されたＰＭＯＳトランジスタが排他的にオンし、他のＰＭＯＳトランジスタはオフする。
【００４２】
なお、図２においても、２ビット切り替えで４つのＰＭＯＳトランジスタ６６〜６９を排他的に選択するようにしたが、これは一例であり、レジスタ７０の設定値によって複数のＰＭＯＳトランジスタの少なくとも１つを選択して、バイアス電流ｉｂの各電流値を選択できるようにしてもよい。また、ＰＭＯＳトランジスタ６６のみをオン、ＰＭＯＳトランジスタ６６及び６７をそれぞれオン、ＰＭＯＳトランジスタ６６〜６８をそれぞれオン、又はＰＭＯＳトランジスタ６６〜６９をそれぞれオンさせるようにすることにより、前記と同様のバイアス電流ｉｂの切り替え行う場合、ＰＭＯＳトランジスタ６２〜６５のトランジスタ面積を小さくすることができる。
【００４３】
このように、本第２の実施の形態におけるＬＶＤＳ回路は、バイアス回路５ａにおいて、レジスタ７０の設定値に応じてＰＭＯＳトランジスタ６２〜６５を選択し、ドライバ回路２ａの出力電流値を決定するバイアス電流ｉｂを変えるようにしたことから、前記第１の実施の形態と同様の効果を得ることができる。
【００４４】
第３の実施の形態．
ドライバ回路において、入力端ＩＮに入力される信号の信号レベルに応じて、一方の出力端から電流を流出させると共に該流出させた電流を他方の出力端に流入させるようにしてもよく、このようにしたものを本発明の第３の実施の形態とする。
図３は、本発明の第３の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。なお、図３では、図１又は図２と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略する。
【００４５】
図３において、ＬＶＤＳ回路１ｂは、入力端ＩＮに入力されたディジタル信号に応じた電流を一対の出力端から出力するドライバ回路２ｂと、該ドライバ回路２ｂから出力された電流をそれぞれ電圧に変換する電流−電圧変換回路３ｂと、該電流−電圧変換回路３ｂで電圧に変換された一対の信号の電圧を比較し該比較結果を示す２値の信号を出力するレシーバ回路４と、ドライバ回路２ｂの出力電流を制御するためのバイアス電流ｉｂをドライバ回路２ｂに供給するバイアス回路５ｂとを備えている。
【００４６】
図３の場合、ドライバ回路２ｂ及びバイアス回路５ｂが半導体チップＡ上に形成されており、電流−電圧変換回路３ｂ及びレシーバ回路４は、半導体チップＢ上にそれぞれ形成されている。
ドライバ回路２ｂは、インバータ１１〜１５、ＮＭＯＳトランジスタ１６，１７、及びＰＭＯＳトランジスタ５１，５２を備えている。ＮＭＯＳトランジスタ１６及び１７の各ソースは接続されると共にＰＭＯＳトランジスタ５１及び５２の各ソースが接続され、該各接続部はバイアス回路５ｂにそれぞれ接続されている。
【００４７】
ＮＭＯＳトランジスタ１６のドレインは半導体チップＡの出力端子ＯＡ１に、ＮＭＯＳトランジスタ１７のドレインは半導体チップＡの出力端子ＯＡ２にそれぞれ接続されている。また、ＰＭＯＳトランジスタ５１のドレインは半導体チップＡの出力端子ＯＡ１に、ＰＭＯＳトランジスタ５２のドレインは半導体チップＡの出力端子ＯＡ２にそれぞれ接続されている。
【００４８】
ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ５１の各ドレインが接続され、該接続部はドライバ回路２ｂの出力端ＯＵＴ１をなし、ＮＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ５２の各ドレインが接続され、該接続部はドライバ回路２ｂの出力端ＯＵＴ２をなしている。また、ＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ５１の各ゲートは接続され、該接続部と入力端ＩＮとの間には、インバータ１１〜１３が直列に接続されている。同様に、ＮＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ５２の各ゲートは接続され、該接続部と入力端ＩＮとの間には、インバータ１４，１５が直列に接続されている。
電流−電圧変換回路３ｂは抵抗７５で構成されており、該抵抗７５は入力端子ＩＢ１と入力端子ＩＢ２との間に接続されている。
【００４９】
ドライバ回路２ｂは、入力端ＩＮにハイレベルの信号が入力されると、バイアス回路５ｂからのバイアス電流ｉｂに応じた電流を出力端ＯＵＴ１から出力する。該出力された電流は、出力端子ＯＡ１、信号線６、入力端子ＩＢ１、電流−電圧変換回路３ｂをなす抵抗７５、入力端子ＩＢ２、信号線７、出力端子ＯＡ２、ドライバ回路２ｂの出力端ＯＵＴ２の順に流れ、更に出力端ＯＵＴ２からＮＭＯＳトランジスタ１７を介してバイアス回路５ｂに流れる。
【００５０】
また、ドライバ回路２ｂは、ローレベルの信号が入力されると、バイアス回路５ｂからのバイアス電流ｉｂに応じた電流を出力端ＯＵＴ２から出力する。該出力された電流は、出力端子ＯＡ２、信号線７、入力端子ＩＢ２、電流−電圧変換回路３ｂをなす抵抗７５、入力端子ＩＢ１、出力端子ＯＡ１、ドライバ回路２ｂの出力端ＯＵＴ１の順に流れ、更に出力端ＯＵＴ１からＰＭＯＳトランジスタ５２を介してバイアス回路５ｂに流れる。
【００５１】
バイアス回路５ｂは、電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ６１〜６９，７１、ＮＭＯＳトランジスタ３５〜４４、抵抗４５及びレジスタ４６，７０で構成されている。図３の場合、電圧比較器３１、基準電圧発生回路３２、ＮＭＯＳトランジスタ３５及び抵抗４５は定電流発生回路部をなし、ＰＭＯＳトランジスタ６１〜６９，７１、ＮＭＯＳトランジスタ３６〜４４及びレジスタ４６，７０はバイアス電流生成回路部をなす。また、図３において、ＮＭＯＳトランジスタ３６〜４０及びＰＭＯＳトランジスタ６１〜６５が第１のカレントミラー回路をなすと共に、ＮＭＯＳトランジスタ４１〜４４、ＰＭＯＳトランジスタ６６〜６９及びレジスタ４６，７０が第１の選択回路をなし、ＮＭＯＳトランジスタ４１〜４４及びＰＭＯＳトランジスタ６６〜６９はスイッチ回路を、レジスタ４６，７０は第１のレジスタをそれぞれなす。
【００５２】
電圧比較器３１、基準電圧発生回路３２、ＮＭＯＳトランジスタ３５及び抵抗４５は、所定の定電流をＰＭＯＳトランジスタ６１に供給する定電流回路をなしている。ＰＭＯＳトランジスタ６１〜６５及び７１はカレントミラー回路を形成しており、電源電圧ＶＤＤと接地電圧との間に、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ３５及び抵抗４５が直列に接続されている。ＰＭＯＳトランジスタ６１〜６５及び７１の各ゲートは接続され、該接続部はＰＭＯＳトランジスタ６１のドレインに接続されている。
【００５３】
また、ＰＭＯＳトランジスタ６２〜６５の各ソースはそれぞれ接続され、該接続部はバイアス回路５ｂの一方の出力端をなし、ドライバ回路２ｂのＰＭＯＳトランジスタ５１及び５２の各ソースにそれぞれ接続されている。また、電源電圧ＶＤＤとＰＭＯＳトランジスタ６２〜６５の各ソースとの間には、ＰＭＯＳトランジスタ６６〜６９が対応して接続されており、ＰＭＯＳトランジスタ６６〜６９の各ゲートはレジスタ７０にそれぞれ接続されている。
【００５４】
一方、ＮＭＯＳトランジスタ３６〜４０はカレントミラー回路を形成しており、ＮＭＯＳトランジスタ３６〜４０の各ゲートは接続され、該接続部はＮＭＯＳトランジスタ３６のドレインに接続されている。ＮＭＯＳトランジスタ３７〜４０の各ドレインはそれぞれ接続され、該接続部はバイアス回路５ｂの他方の出力端をなし、ドライバ回路２ｂのＮＭＯＳトランジスタ１６及び１７の各ソースにそれぞれ接続されている。また、ＮＭＯＳトランジスタ３７〜４０の各ソースと接地電圧との間には、ＮＭＯＳトランジスタ４１〜４４が対応して接続されており、ＮＭＯＳトランジスタ４１〜４４の各ゲートはレジスタ４６にそれぞれ接続されている。
【００５５】
このような構成において、入力端ＩＮにハイレベルの信号が入力されると、ＮＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ５１がそれぞれオンしてＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ５２がそれぞれオフする。このため、バイアス回路５ｂ、ドライバ回路２ｂのＰＭＯＳトランジスタ５１、出力端子ＯＡ１、信号線６、入力端子ＩＢ１、電流−電圧変換回路３ｂの抵抗７５、入力端子ＩＢ２、信号線７、出力端子ＯＡ２、ドライバ回路２ｂのＮＭＯＳトランジスタ１７、及びバイアス回路５ｂの順にバイアス電流ｉｂが流れる。このため、電流−電圧変換回路３ｂの抵抗７５の両端に電圧が発生し、入力端子ＩＢ１に接続されたレシーバ回路４の入力端の電圧が、入力端子ＩＢ２に接続されたレシーバ回路４の入力端の電圧よりも大きくなり、レシーバ回路４からはハイレベルの信号が出力される。
【００５６】
次に、入力端ＩＮにローレベルの信号が入力されると、ＮＭＯＳトランジスタ１７及びＰＭＯＳトランジスタ５１がそれぞれオフしてＮＭＯＳトランジスタ１６及びＰＭＯＳトランジスタ５２がそれぞれオンする。このため、バイアス回路５ｂ、ドライバ回路２ｂのＰＭＯＳトランジスタ５２、出力端子ＯＡ２、信号線７、入力端子ＩＢ２、電流−電圧変換回路３ｂの抵抗７５、入力端子ＩＢ１、信号線６、出力端子ＯＡ１、ドライバ回路２ｂのＮＭＯＳトランジスタ１６、及びバイアス回路５ｂの順にバイアス電流ｉｂが流れる。このため、電流−電圧変換回路３ｂの抵抗７５の両端に電圧が発生し、入力端子ＩＢ１に接続されたレシーバ回路４の入力端の電圧が、入力端子ＩＢ２に接続されたレシーバ回路４の入力端の電圧よりも小さくなり、レシーバ回路４からはローレベルの信号が出力される。
【００５７】
バイアス回路５ｂにおいて、バイアス電流ｉｂの電流値は、前記第２の実施の形態で説明したように、ＰＭＯＳトランジスタ６２〜６５の内、レジスタ７０の設定によって選択されたＰＭＯＳトランジスタに接続されたＰＭＯＳトランジスタのトランジスタサイズと、前記第１の実施の形態で説明したように、ＮＭＯＳトランジスタ３７〜４０の内、レジスタ４６の設定によって選択されたＮＭＯＳトランジスタに接続されたＮＭＯＳトランジスタのトランジスタサイズとで決まる。
【００５８】
このように、本第３の実施の形態におけるＬＶＤＳ回路は、バイアス回路５ｂにおいて、レジスタ４６の設定値に応じてＮＭＯＳトランジスタ３７〜４０の少なくとも１つを選択し、レジスタ７０の設定値に応じてＰＭＯＳトランジスタ６２〜６５の少なくとも１つを選択して、ドライバ回路２ｂの出力電流値を決定するバイアス電流ｉｂを変えるようにした。このことから、前記第１及び第２の各実施の形態と同様の効果を得ることができると共に、ドライバ回路の各出力端からの様々な電流の出力形態に対応することができる。
【００５９】
なお、前記第３の実施の形態では、レジスタ４６とレジスタ７０の２つのレジスタを使用する場合を例にして説明したが、１つのレジスタでＮＭＯＳトランジスタ４１〜４４及びＰＭＯＳトランジスタ６６〜６９の動作を設定するようにしてもよい。
【００６０】
第４の実施の形態．
前記第１の実施の形態及び第３の実施の形態では、ＮＭＯＳトランジスタ３６に流れる電流が一定になるようにし、前記第２の実施の形態及び第３の実施の形態では、ＰＭＯＳトランジスタ６１に流れる電流が一定になるようにしたが、これらの電流値を切り替えて変えることができるようにしてもよく、このようにしたものを本発明の第４の実施の形態とする。
図４は、本発明の第４の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。なお、図４では、図１の回路構成におけるＬＶＤＳ回路の場合を例にして示しており、図１と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００６１】
図４における図１との相違点は、ＰＭＯＳトランジスタ８１〜８３、スイッチ回路８４〜８７及びレジスタ８８を追加したことにあり、これに伴って、図１のバイアス回路５をバイアス回路５ｃに、図１のＬＶＤＳ回路１をＬＶＤＳ回路１ｃにそれぞれした。
図４において、バイアス回路５ｃは、電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ３３，３４，８１〜８３、ＮＭＯＳトランジスタ３５〜４４、抵抗４５、スイッチ回路８４〜８７及びレジスタ４６，８８で構成されている。
【００６２】
なお、図４では、電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ３３，３４，８１〜８３、ＮＭＯＳトランジスタ３５、抵抗４５、スイッチ回路８４〜８７及びレジスタ８８は定電流発生回路部をなし、電圧比較器３１、基準電圧発生回路３２、ＮＭＯＳトランジスタ３５及び抵抗４５は定電流生成部を、ＰＭＯＳトランジスタ３３，３４，８１〜８３、スイッチ回路８４〜８７及びレジスタ８８は定電流可変部をそれぞれなしている。また、ＰＭＯＳトランジスタ３３，３４，８１〜８３が第２のカレントミラー回路を、スイッチ回路８４〜８７及びレジスタ８８が第２の選択回路をそれぞれなし、レジスタ８８が第２のレジスタをなす。
【００６３】
電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ３３，３４，８１〜８３、ＮＭＯＳトランジスタ３５、抵抗４５、スイッチ回路８４〜８７及びレジスタ８８は、定電流回路を形成している。ＰＭＯＳトランジスタ３３，３４，８１〜８３はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ３３，３４，８１〜８３の各ゲートは接続され、該接続部はＰＭＯＳトランジスタ３３のドレインに接続されている。ＰＭＯＳトランジスタ３４，８１〜８３の各ドレインとＮＭＯＳトランジスタ３６のドレインとの間には、スイッチ回路８４〜８７が対応して接続されており、各スイッチ回路８４〜８７は、レジスタ８８によって選択的にオンして導通状態になっている。
【００６４】
レジスタ８８は、スイッチ回路８４〜８７の内、所望のスイッチ回路をオンさせるようにあらかじめ設定されている。ＰＭＯＳトランジスタ３４，８１〜８３の各トランジスタサイズはそれぞれ異なるようにしてもよいし、それぞれ同じであってもよい。ＰＭＯＳトランジスタ３４，８１〜８３の各トランジスタサイズが同じである場合は、スイッチ回路８４〜８７の内、いずれか１つ、２つ同時、３つ同時又は４つ同時にオンするようにレジスタ８８は設定される。このように、レジスタ８８の設定を変えることにより、ＮＭＯＳトランジスタ３６に供給する電流値を変えることができる。
【００６５】
図４では、図１の場合を例にして示したが、図２の場合は図５のようになる。なお、図５では、図１、図２若しくは図４と同じもの又は同様のものは同じ符号で示しており、ここではその説明を省略すると共に図２との相違点のみ説明する。
図５における図２との相違点は、ＰＭＯＳトランジスタ３３，３４，８１〜８３、ＮＭＯＳトランジスタ９１，９２、スイッチ回路８４〜８７及びレジスタ８８を追加したことにあり、これに伴って、図２のバイアス回路５ａをバイアス回路５ｄに、図１のＬＶＤＳ回路１ａをＬＶＤＳ回路１ｄにそれぞれした。
【００６６】
図５において、バイアス回路５ｄは、電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ３３，３４，６１〜６９，８１〜８３、ＮＭＯＳトランジスタ９１，９２、抵抗４５、スイッチ回路８４〜８７及びレジスタ７０，８８で構成されている。電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ３３，３４，８１〜８３、ＮＭＯＳトランジスタ３５，９１，９２、抵抗４５、スイッチ回路８４〜８７及びレジスタ８８は、定電流回路を形成している。ＰＭＯＳトランジスタ３３，３４，８１〜８３はカレントミラー回路を形成しており、ＰＭＯＳトランジスタ３３，３４，８１〜８３の各ゲートは接続され、該接続部はＰＭＯＳトランジスタ３３のドレインに接続されている。
【００６７】
また、ＮＭＯＳトランジスタ９１，９２はカレントミラー回路を形成しており、ＮＭＯＳトランジスタ９１，９２の各ゲートは接続され、該接続部はＮＭＯＳトランジスタ９１のドレインに接続されている。ＮＭＯＳトランジスタ９１，９２の各ソースはそれぞれ接地電圧に接続され、ＮＭＯＳトランジスタ９２のドレインはＰＭＯＳトランジスタ６１のドレインに接続されている。ＰＭＯＳトランジスタ３４，８１〜８３の各ドレインとＮＭＯＳトランジスタ９１のドレインとの間には、スイッチ回路８４〜８７が対応して接続されており、各スイッチ回路８４〜８７は、レジスタ８８によって選択的にオンして導通状態になっている。
【００６８】
レジスタ８８は、スイッチ回路８４〜８７の内、所望のスイッチ回路をオンさせるようにあらかじめ設定されている。ＰＭＯＳトランジスタ３４，８１〜８３の各トランジスタサイズはそれぞれ異なるようにしてもよいし、それぞれ同じであってもよい。ＰＭＯＳトランジスタ３４，８１〜８３の各トランジスタサイズが同じである場合は、スイッチ回路８４〜８７の内、いずれか１つ、２つ同時、３つ同時又は４つ同時にオンするようにレジスタ８８は設定される。このように、レジスタ８８の設定を変えることにより、ＮＭＯＳトランジスタ３６に供給する電流値を変えることができる。
【００６９】
なお、図３の場合においても、電圧比較器３１、基準電圧発生回路３２、ＰＭＯＳトランジスタ３３，３４，８１〜８３、ＮＭＯＳトランジスタ３５，９１，９２、抵抗４５、スイッチ回路８４〜８７及びレジスタ８８で形成された定電流回路が、ＰＭＯＳトランジスタ６１のドレインに接続され、この場合もＮＭＯＳトランジスタ９２のドレインがＰＭＯＳトランジスタ６１のドレインに接続される。
【００７０】
このように、本第４の実施の形態におけるＬＶＤＳ回路は、バイアス回路における定電流回路の出力電流を、レジスタ８８を設定することによって変えるようにしたことから、より細かくバイアス電流ｉｂの設定を行うことができ、半導体チップ及びＬＶＤＳ回路が作成されてから、送受信用ＩＯセルの寄生容量や送受信用配線の容量、動作温度、プロセス上のバラツキ、レシーバ回路の入力信号に対する２値の信号レベルの判定能力をそれぞれ考慮した上で、仕様を満たす最小のドライバ回路の駆動電流値をより正確に選択することができ、より一層の低消費電力化を図ることができる。
【００７１】
【発明の効果】
上記の説明から明らかなように、本発明のＬＶＤＳ回路によれば、バイアス回路において、電流供給用の複数のトランジスタを有し、設定値に応じて該各トランジスタの少なくとも１つを選択して作動させることにより、電流値の異なるバイアス電流を生成して出力するようにした。このことから、半導体チップ及びＬＶＤＳ回路が作成されてから、送受信用ＩＯセルの寄生容量や送受信用配線の容量、動作温度、プロセス上のバラツキ、レシーバ回路の入力信号に対する２値の信号レベルの判定能力をそれぞれ考慮した上で、仕様を満たす最小のドライバ回路の駆動電流値を選択することができ、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。
【図２】本発明の第２の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。
【図３】本発明の第３の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。
【図４】本発明の第４の実施の形態におけるＬＶＤＳ回路の例を示した回路図である。
【図５】本発明の第４の実施の形態におけるＬＶＤＳ回路の他の例を示した回路図である。
【符号の説明】
１，１ａ，１ｂ，１ｃ，１ｄ  ＬＶＤＳ回路
２，２ａ，２ｂ  ドライバ回路
３，３ａ，３ｂ  電流−電圧変換回路
４  レシーバ回路
５，５ａ，５ｂ，５ｃ，５ｄ  バイアス回路
６，７  信号線
１１〜１５  インバータ
１６，１７，３５〜４４  ＮＭＯＳトランジスタ
２１〜２３，４５，５５〜５７，７５  抵抗
３１  電圧比較器
３２  基準電圧発生回路
３３，３４，６１〜６９，７１，８１〜８３  ＰＭＯＳトランジスタ
４６，７０，８８  レジスタ
８４〜８７  スイッチ回路
Ａ，Ｂ  半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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