(57)【要約】【課題】抵抗素子、特に磁気抵抗効果素子からのデータの読み出しの安定化と量産時に生じる磁気抵抗効果素子等の抵抗値のばらつきの問題を解消し、高速高容量で量産性のあるＭＲＡＭ等を提供する。【解決の手段】ＭＲＡＭを構成する各メモリセルは、磁気抵抗効果素子Ｒ２２と抵抗値を固定した固定抵抗素子ｒ２２とＦＥＴ：Ｔ２２とを備え、磁気抵抗効果素子Ｒ２２と固定抵抗素子ｒ２２とをそれぞれの一方の端子で接続し、その接続部に出力部Ｓを設ける。前記出力部ＳはＦＥＴ：Ｔ２２のソース（又はドレイン）に接続しており、ＦＥＴ：Ｔ２２のゲートに接続するワード線Ｗ２の制御により、前記出力部ＳはＦＥＴ：Ｔ２２のドレイン（又はソース）に接続するデータ線Ｄ２と電気的に接続する。また、ビット線Ｂ２の制御により、磁気抵抗効果素子Ｒ２２と固定抵抗素子ｒ２２に電源が供給される。このとき前記出力部Ｓに生じた電圧はデータ線Ｄ２に伝えられる。【選択図】　　　　図１
2004030822.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルからなるメモリ装置であって、前記各メモリセルは電気的抵抗値変化を利用した抵抗素子と抵抗値を固定した固定抵抗とスイッチ素子とを備え、前記抵抗素子と前記固定抵抗はそれぞれの一方の端子で接続部を有し、前記接続部に出力部を設け、更に前記出力部に前記スイッチ素子を接続し、前記スイッチ素子は各メモリセルに配線する第１の導体線の信号制御により、前記出力部を各メモリセルに配線する第２の導体線と電気的に接続したことを特徴とする抵抗素子を用いたメモリ装置。
【請求項２】
複数のメモリセルからなるメモリ装置であって、前記各メモリセルは電気的抵抗値変化を利用した抵抗素子とスイッチ素子とを備え、且つ、前記各メモリセルの外部に抵抗値を固定した固定抵抗を備え、前記複数の抵抗素子と前記固定抵抗はそれぞれの一方の端子で接続部を有し、前記接続部は出力部を設け、更に前記出力部に前記スイッチ素子を接続し、前記スイッチ素子は各セルに配線する第１の導体線の信号制御により、前記出力部を各セルに配線する第２の導体線と電気的に接続したことを特徴とする抵抗素子を用いたメモリ装置。
【請求項３】
前記抵抗素子の前記出力部と異なる側の他の端子は第１の電源と電気的に接続し、前記固定抵抗の前記出力部と異なる側の他の端子は第２の電源と電気的に接続する請求項１、又は２に記載の抵抗素子を用いたメモリ装置。
【請求項４】
前記スイッチ素子は電界効果トランジスタを用いた請求項１乃至３に記載の抵抗素子を用いたメモリ装置。
【請求項５】
前記抵抗素子の低抵抗時の抵抗値（Ｒ）及び、前記固定抵抗の抵抗値（Ｒｏ）において、
０．５＜Ｒ／Ｒｏ＜１．５
となる関係とした請求項１乃至４に記載の抵抗素子を用いたメモリ装置。
【請求項６】
前記抵抗素子は少なくとも２個以上の複数の可変抵抗体が直列接続して構成する抵抗素子を用いた請求項１乃至５に記載の抵抗素子を用いたメモリ装置。
【請求項７】
前記抵抗素子を構成する複数の可変抵抗体による低抵抗時の合成抵抗値（Ｒｓ）及び、前記固定抵抗の抵抗値（Ｒｏ）において、
０．５＜Ｒｓ／Ｒｏ＜１．５
となる関係とした請求項６に記載の抵抗素子を用いたメモリ装置。
【請求項８】
前記第２の導体線は信号増幅器に接続させた請求項１乃至７項に記載の抵抗素子を用いたメモリ装置。
【請求項９】
前記信号増幅器はＣＯＭＳインバータを用いた請求項８項に記載の抵抗素子を用いたメモリ装置。
【請求項１０】
前記メモリセルが行・列状態に配置されて形成されるメモリセルの集合体において、前記第１又は第２の電源は、前記増幅素子が配置される前記メモリセルの集合体の外部の行又は列に対して、対向する前記メモリセルの集合体の外部の行又は列に配置される請求項１乃至９に記載の前記抵抗素子を用いたメモリ装置。
【請求項１１】
前記抵抗素子が磁気抵抗効果素子であることを特徴とする請求項１乃至１０に記載の前記抵抗素子を用いたメモリ装置。
【請求項１２】
前記磁気抵抗効果素子はトンネルバリア層と、前記トンネルバリア層を挟むように配置された２つの磁性層とを備えたトンネリング磁気抵抗効果素子であることを特徴とする請求項１１に記載の抵抗素子を用いたメモリ装置。
【請求項１３】
前記固定抵抗は、前記抵抗素子を構成する複数の層の内、少なくとも一つの層と同材料の層を有している請求項１１又は１２に記載の抵抗素子を用いたメモリ装置。
【請求項１４】
複数のメモリセルからなるメモリ装置であって、磁気抵抗効果素子と抵抗値を固定した固定抵抗のそれぞれの一方の端子が接続され、前記接続部に出力部を備えた、前記磁気抵抗効果素子の電気的抵抗値変化を利用したメモリ装置の製造方法において、前記固定抵抗は前記磁気抵抗効果素子と同一工程内で形成されることを特徴とする抵抗素子を用いたメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、熱、光、電気、磁気等の影響で抵抗値を変化させる抵抗素子を用いたメモリ装置に係り、特に磁気抵抗効果素子を用いたメモリ（磁気ランダム・アクセス・メモリ　：　ＭＲＡＭ）を構成するのに好適なメモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来より使用されているＤＲＡＭ（ダイナミックランダムアクセスメモリ）の一つの欠点である揮発性を解決できる素子としてＭＲＡＭの研究が進められている。
【０００３】
前記ＭＲＡＭの構成としては図５に示すように、磁気抵抗効果素子を含むメモリセル１を複数配列し、Ｘ−アドレスデコーダ２でメモリセル１の配列のＸ方向を選択し、Ｙ−アドレスデコーダ３でメモリセル１の配列のＹ方向を選択することで、特定の１個のメモリセル１を選択する構成が知られている。そして、各メモリセル１を構成する磁気抵抗効果素子の抵抗値変化をデータとして保持する。
【０００４】
図６（ａ）は各磁気抵抗効果素子の構成を簡易に示した断面図である。図６（ａ）に示す磁気抵抗効果素子はトンネリング磁気抵抗効果（ＴＭＲ）を用いたもの、つまりトンネリング磁気効果素子（以下、ＴＭＲ素子という）であり、トンネルバリア層５３を２つの磁性層５２、５４で挟んだＴＭＲ膜構造を有し、上側の磁性層５２は磁化方法を自由に変化させることが可能な層（フリー層）であり、下側の磁性層５４は磁化方向が固定化されている層（ピンド（Ｐｉｎｎｅｄ）層）である。これら各磁性層の外側には、更に導体５１、５５が形成される。これらの導体５１、５５が図５に示すように各ＴＭＲ素子へのデータ書き込み用として配線されている場合もある。
【０００５】
図６（ａ）のＴＭＲ素子の構成において、上部導体５１をデータ書き込み用のワード線（メモリセル配列において行方向の配線）とし、下部導体５５をデータ書き込み用ビット線（メモリセル配列において列方向の配線）とした場合、任意のワード線とビット線のそれぞれに電流を流すことによって、該ワード線とビット線の双方による合成電流磁場によりフリー層である磁性層５２の磁化方向を選択することができる。即ち、ワード線又はビット線いずれかの前記電流の方向を変化させることにより、フリー層の磁化方向を変化させることが可能である。
【０００６】
この変化に対し、ピンド層となる磁性層５４は一定の方向に磁化が向けられているため、磁性層５２と５４には磁化の方向に関して平行と反平行の２つの状態をつくることが可能になる。
【０００７】
ＴＭＲ素子に関しては上記２つの磁性層５２、５４の磁化の方向が平行の時、トンネルバリア層５３を介して流れる電流の抵抗は低く（Ｒ）、反平行の場合はそれが高くなる（Ｒ＋ΔＲ）性質がある。即ち、この抵抗値Ｒ、及びＲ＋ΔＲをそれぞれ０、１（又はその逆）のデータに対応させて記憶させることが可能となる。
【０００８】
このデータの読み出しのため各メモリセルの回路としては例えば、図７に示す方法が提案されている。
【０００９】
先ず、データの読み出し用のワード線６０により電界効果トランジスタ（ＦＥＴ）６５のゲートに電圧を加えてトランジスタ６５のドレイン−ソース間をオン（ＯＮ）にし、読み出し用のビット線６１より供給される定電流がＴＭＲ素子６３に流入し、その時の電圧がビット線６１を介してセンサーアンプ６６で検出され、論理レベルの信号電圧に変換されてデータとして使用される。
【００１０】
この回路を更に応用したメモリ装置の例として、特開２０００−３１５３８２号公報、特開２０００−３１５３８３号公報に開示されたＭＲＡＭの回路がある。
【００１１】
【発明が解決しようとする課題】
しかし、図７の構成には下記のような問題があった。
【００１２】
一般的にＴＭＲ素子はそれを構成するトンネルバリア層の厚みによりＴＭＲ素子の抵抗値が決まる。より正確には、上記２つの磁性層（フリー層、ピンド層）の磁化の方向が同一の時の抵抗値（Ｒ）が決まる。但し、前記トンネルバリア層は極めて薄く、一般的に１００ナノミクロン以下であるので、必ずしも量産時に一定の抵抗値とはならず、ある程度の範囲で変化する。
【００１３】
更に、一般的にＴＭＲ素子の磁気抵抗の変化率（ＭＲ比＝ΔＲ／Ｒ）は５０％以下であって、必ずしも高くなく、その上、ＴＭＲ素子は、積層方向に電流を流すために印加する電圧によりＭＲ比が低下する性質を有する。その変化はＴＭＲ素子の構成にもよるが、例えば０．５Ｖで既に約半分以下になってしまう。
【００１４】
その上更に、このＭＲ比も量産時には変化し、更に完成製品となった後でも周囲温度変化の影響を受ける。従って、上記の事柄を勘案するとＴＭＲ素子から検出された抵抗値だけではデータとして論理値の１なのか０なのかを判定するのが困難となり、データの読み出しが不安定になるという課題があった。
【００１５】
また、図７に示すデータ検出方法はビット線６１にＴＭＲ素子６３の抵抗値の状態（Ｒ又はＲ＋△Ｒ）にかかわらず一定電流を瞬時に供給する必要があり、データの高速読み出しを行うためには定電流源の応答性が問題となる。
【００１６】
更に、読み出し速度を高速化する方法として、一つのワード線上でそのワード線と複数のビット線との交点のメモリセルのデータを同時に読み出す方法（１ワード多ビットの読み出し動作）を設計する場合、ワード線上の複数のメモリセル中の各ＴＭＲ素子にそれぞれ等しい一定電流を供給する必要がある。しかし、この定電流の供給を１個の定電流源から分配するのは、各ＴＭＲ素子の抵抗値がデータ保持状態によって異なっているため、原理的に不可能である。従って、同時に読み出すビット数と同数の定電流源を用意する必要があった。
【００１７】
また他の従来の例で、磁気メモリ装置のセルの出力電圧を大きくする方法として、特開２００１−２３６７８１号公報があり、１個のセルに２個のＴＭＲ素子と１個のトランジスタとを用いている。また、特開２００１−２６６５６７号公報も１個の情報記憶に２つのＴＭＲ素子の組みを用いている。これらはいずれも２個のＴＭＲ素子の接続部より電流を供給し、残りの２個の端部よりＴＭＲ素子の出力電圧又は電流を得る方法が開示されている。しかし、前述の課題は解決されることなく引き続き問題となる。
【００１８】
本発明は、これらの不都合に鑑みてなされたものであり、抵抗素子、特に磁気抵抗効果素子からのデータの読み出しの安定化と、量産時に生じる磁気抵抗効果素子等の抵抗値のバラツキの問題を解消して量産性を良好にし、更に、高速読み出し動作である１ワード多ビット読み出しに対応可能なＭＲＡＭ等の抵抗素子を用いたメモリ装置を提供することを目的とする。
【００１９】
本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。
【００２０】
【課題を解決するための手段】
上記の目的を達成するために、本願第１の発明は、複数のメモリセルからなるメモリ装置であって、前記各メモリセルは電気的抵抗値変化を利用した抵抗素子と抵抗値を固定した固定抵抗とスイッチ素子とを備え、前記抵抗素子と前記固定抵抗はそれぞれの一方の端子で接続部を有し、前記接続部に出力部を設け、更に前記出力部に前記スイッチ素子を接続し、前記スイッチ素子は各メモリセルに配線する第１の導体線の信号制御により前記出力部を各メモリセルに配線する第２の導体線と電気的に接続する抵抗素子を用いたメモリ装置であることを特徴としている。
【００２１】
この構成により、前記メモリ装置において第１の導体線の制御により前記スイッチ素子は目的のメモリセル内の前記出力部に生じる信号を前記第２の導体線に伝達し、前記信号を前記目的のメモリセル外に取り出すことが可能となる。
【００２２】
本願第２の発明は、複数のメモリセルからなるメモリ装置であって、前記各メモリセルは電気的抵抗値変化を利用した抵抗素子とスイッチ素子とを備え、且つ、前記各メモリセルの外部に抵抗値を固定した固定抵抗を備え、前記複数の抵抗素子と前記固定抵抗はそれぞれの一方の端子で接続部を有し、前記接続部は出力部を設け、更に前記出力部に前記スイッチ素子を接続し、前記スイッチ素子は各セルに配線する第１の導体線の信号制御により前記出力部を各セルに配線する第２の導体線と電気的に接続する抵抗素子を用いたメモリ装置であることを特徴としている。
【００２３】
この構成により、前記メモリ装置において第１の導体線の制御により前記スイッチ素子は目的のメモリセル内の前記出力部に生じる信号を前記第２の導体線に伝達し、前記信号を前記目的のメモリセル外に取り出すことが可能となる。
【００２４】
本願第３の発明に係る抵抗素子を用いたメモリ装置は、本願第１、又は２の発明において、前記抵抗素子の前記出力部と異なる側の他の端子は第１の電源と電気的に接続し、前記固定抵抗の前記出力部と異なる側の他の端子は第２の電源と電気的に接続することを特徴としている。
【００２５】
この構成により、前記抵抗素子及び前記固定抵抗に電源を供給することが可能となる。更に、供給される前記電源は、第１の電源と第２の電源による合成電源として供給することが可能となる。
【００２６】
本願第４の発明に係る抵抗素子を用いた記憶素子は、本願第１乃至３の発明において、前記スイッチ素子は電界効果トランジスタを用いたことを特徴としている。
【００２７】
これにより、スイッチ素子を電界効果トランジスタにすることにより半導体基板上に本発明の抵抗素子を用いたメモリを製造することが可能となる。
【００２８】
本願第５の発明に係る抵抗素子を用いたメモリ装置は、本願第１乃至４の発明において、前記抵抗素子の低抵抗時の抵抗値（Ｒ）及び、前記固定抵抗の抵抗値（Ｒｏ）において、
０．５＜Ｒ／Ｒｏ＜１．５
となる関係としたことを特徴としている。
【００２９】
この構成により、前記出力部に出力される信号の振幅を最大にすることが可能となる。
【００３０】
本願第６の発明に係る抵抗素子を用いたメモリ装置は、本願第１乃至５の発明において、前記抵抗素子は少なくとも２個以上の複数の可変抵抗体が直列接続して構成する抵抗素子を用いたことを特徴としている。
【００３１】
この構成により、前記抵抗素子に関して両端に印可される電圧により抵抗値の変化を受けやすい場合、前記抵抗素子を複数直列に接続することにより、それぞれの抵抗素子にかかる両端印加電圧を低下させることが可能となる。
【００３２】
本願第７の発明に係る抵抗素子を用いたメモリ装置は、本願第６の発明において、前記抵抗素子を構成する複数の可変抵抗体による低抵抗時の合成抵抗値（Ｒｓ）及び、前記固定抵抗の抵抗値（Ｒｏ）において、
０．５＜Ｒｓ／Ｒｏ＜１．５
となる関係としたことを特徴としている。
【００３３】
この構成により、前記第５の発明の効果と同様に抵抗素子を複数直列した場合であっても上記式を満たすことにより、前記出力部に出力される信号の振幅を最大にすることが可能となる。
【００３４】
本願第８の発明に係る抵抗素子を用いたメモリ装置は、本願第１乃至７の発明において、前記第２の導体線は信号増幅器に接続させたことを特徴としている。
【００３５】
この構成により、前記出力部に出力される信号の増幅が可能となる。
【００３６】
本願第９の発明に係る抵抗素子を用いたメモリ装置は、本願第８の発明において、前記信号増幅器はＣＯＭＳインバータを用いたことを特徴としている。
【００３７】
この構成により、前記出力部に出力される信号の増幅に関し、ＣＭＯＳ半導体プロセスで一般的に使用される増幅器を適用することができる。
【００３８】
本願第１０の発明に係る抵抗素子を用いたメモリ装置は、本願第１乃至９の発明において、前記メモリセルが行・列状態に配置されて形成されるメモリセルの集合体において、前記第１又は第２の電源は、前記増幅素子が配置される前記メモリセルの集合体の外部の行又は列に対して、対向する前記メモリセルの集合体の外部の行又は列に配置されることを特徴としている。
【００３９】
この構成により、前記第１及び第２の電源と前記各メモリセルとの配線距離及び前記各メモリセルの出力から前記各増幅器との配線距離の各合計の配線距離は、前記第１及び第２の電源と前記各増幅器がメモリセルの集合体の対向する行又は列の外側に配置されることになるので、列成分又は行成分について同一の配線距離とすることができ、これにより前記各合計の配線距離による配線抵抗の列成分又は行成分について略同一にすることができる。
【００４０】
本願第１１の発明に係る抵抗素子を用いたメモリ装置は、本願第１乃至１０の発明において、前記抵抗素子が磁気抵抗効果素子であることを特徴としている。
【００４１】
これにより、磁気抵抗効果素子を前記抵抗素子として利用することによりＭＲＡＭを実現することが可能となる。
【００４２】
本願第１２の発明に係る抵抗素子を用いたメモリ装置は、本願第１１の発明において、前記磁気抵抗効果素子はトンネルバリア層と、前記トンネルバリア層を挟むように配置された２つの磁性層とを備えたトンネル磁気抵抗効果素子であることを特徴としている。
【００４３】
これにより、磁気抵抗効果素子として特にＭＲ比が大きいＴＭＲ素子を使ったＭＲＡＭを実現することが可能となる。
【００４４】
本願第１３の発明に係る抵抗素子を用いたメモリ装置は、本願第１１、又は１２の発明において、前記固定抵抗は、前記抵抗素子を構成する複数の層の内、少なくとも一つの層と同材料の層を有していることを特徴としている。
【００４５】
前記抵抗素をＴＭＲ素子で形成すると共に、前記ＴＭＲ素子と少なくとも一つの層を同一材料とする固定抵抗によりＭＲＡＭを構成することにより、本願第５の発明におけるＲ／Ｒｏの値を安定化することが可能となる。
【００４６】
本願第１４の発明に係る抵抗素子を用いたメモリ装置の製造方法は、複数のメモリセルからなるメモリ装置であって、磁気抵抗効果素子と抵抗値を固定した固定抵抗のそれぞれの一方の端子が接続され、前記接続部に出力部を備えた、前記磁気抵抗効果素子の電気的抵抗値変化を利用したメモリ装置の製造方法において、前記固定抵抗は前記磁気抵抗効果素子と同一工程内で形成されることを特徴とする抵抗素子を用いたメモリ装置の製造方法を特徴としている。
【００４７】
上記製造方法により、前記抵抗素子と前記固定抵抗を同一工程条件で形成できるので本願第５の発明におけるＲ／Ｒｏの値を更に安定化させることが可能となる。特に、量産時に安定化させることが可能となる。
【００４８】
【発明の実施の形態】
以下、本発明に係る磁気抵抗素子を用いたデータ記憶素子及びその製造方法の実施の形態を図面に従って説明する。
【００４９】
（第１の実施の形態）
図１は本発明に係る抵抗素子を用いたメモリ装置の第１の実施の形態であって、抵抗素子として磁気抵抗効果（ＴＭＲ）素子を用いたＭＲＡＭを構成する読み出し回路を示した図であり、４行４列にメモリセルを配列した例を示す。図において、Ｗ１〜Ｗ４はワード線、Ｂ１〜Ｂ４はビット線、Ｄ１〜Ｄ４はデータ線、Ｐ１〜Ｐ４、Ｑ１〜Ｑ４及びＬ１、Ｌ２は電源線であり、Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４は各メモリセル内のＴＭＲ素子、ｒ１１〜ｒ１４、ｒ２１〜ｒ２４、ｒ３１〜ｒ３４、ｒ４１〜ｒ４４は各メモリセル内の固定抵抗素子である。また、Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４は各メモリセル内のスイッチ素子である電界効果トランジスタ（ｎＭＯＳ・ＦＥＴ）であり、Ｔｂ１〜Ｔｂ４はビット線と連動するｎＭＯＳ・ＦＥＴである。また、Ｖ１１、Ｖ１２（電圧はそれぞれＶ１）及びＶ２１、Ｖ２２（電圧はそれぞれＶ２）は電圧レギュレータ等による定電圧源であり、Ｇ１〜Ｇ４はＣＯＭＳインバータＡと帰還抵抗Ｒとの組み合わせによる反転増幅器である。
【００５０】
本発明に係る第１の実施の形態において、ＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４のそれぞれの一方の端部が、抵抗値を固定した固定抵抗素子ｒ１１〜ｒ１４、ｒ２１〜ｒ２４、ｒ３１〜ｒ３４、ｒ４１〜ｒ４４のそれぞれの一方の端子と接続している。前記接続部には出力部が設けられ、前記出力部はＦＥＴ：Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４の各ソース（又はドレイン）に接続し、ＦＥＴ：Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４の各ドレイン（又はソース）はデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続し、ＦＥＴ：Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４の各ゲートはワード線Ｗ１、Ｗ２、Ｗ３、Ｗ４に接続している。一方、データ線Ｄ１〜Ｄ４は反転増幅器Ｇ１〜Ｇ４に接続している。また前記ＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４のそれぞれの他方の端子は電源線Ｐ１、Ｐ２、Ｐ３、Ｐ４に接続し、電源線Ｐ１〜Ｐ４はＦＥＴ：Ｔｂ１〜Ｔｂ４の各ドレイン（又はソース）に接続し、ＦＥＴ：Ｔｂ１〜Ｔｂ４の各ソース（又はドレイン）は電源線Ｌ１を介して定電圧源Ｖ１１、Ｖ１２に接続し、ＦＥＴ：Ｔｂ１〜Ｔｂ４の各ゲートはビット線Ｂ１〜Ｂ４に接続している。更に、前記固定抵抗素子ｒ１１〜ｒ１４、ｒ２１〜ｒ２４、ｒ３１〜ｒ３４、ｒ４１〜ｒ４４のそれぞれの他方の端子はそれぞれ電源線Ｑ１、Ｑ２、Ｑ３、Ｑ４に接続し、更にそれらは電源線Ｌ２を介して定電圧源Ｖ２１、Ｖ２２に接続している。
【００５１】
次に図１に示したメモリ装置の読み出し動作について、メモリセルＣ２２を例に説明する。
【００５２】
メモリセルＣ２２の選択はワード線Ｗ２とビット線Ｂ２によって行われ、ワード線Ｗ２とビット線Ｂ２はそれぞれ電圧（論理電圧）をＯＮにする。このとき、ビット線Ｂ２によりＦＥＴ：Ｔｂ２がＯＮになり、定電圧Ｖ１がメモリセルＣ２２のＴＭＲ素子Ｒ２２の片側の端子に印加される。また固定抵抗素子ｒ２２の片側の端子は定電圧Ｖ２が印加される。従ってこのときＴＭＲ素子Ｒ２２と固定抵抗ｒ２２の両端にはＶ１−Ｖ２の電圧が印加され、ＴＭＲ素子Ｒ２２と固定抵抗素子ｒ２２の接続部ＳにはＴＭＲ素子Ｒ２２と固定抵抗素子ｒ２２のそれぞれの抵抗値により決まる電圧が発生する。一方、保存されたデータはＴＭＲ素子Ｒ２２の抵抗値変化により保持されているので、接続部ＳにはＴＭＲ素子Ｒ２２の抵抗値変化に伴う電圧が発生する。
【００５３】
この接続部Ｓに生じた電圧は、定電圧Ｖ１又はＶ２の電圧が重畳されて、ビット線Ｂ２によりＯＮとなるＦＥＴ：Ｔ２２によりデータ線Ｄ２に伝達され、反転増幅器Ｇ２に入力し出力される。尚、定電圧Ｖ１、Ｖ２はその電圧についてＶ１≠Ｖ２である。定電圧Ｖ１及びＶ２の詳細に関しては後述する。
【００５４】
次に、本実施の形態によれば、定電流源を用いず、定電圧源Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２により、各メモリセルに同一電圧を供給できる。また、１本のワード線と交差する各ビット線上の各メモリセルは、それぞれのメモリセルのデータ線への出力に関し、互いに電気的影響を受けない。そのためメモリセルを同時に選択する方法（１ワード多ビットアクセス）が可能である。即ち、１本のワード線をＯＮにし、複数のビット線をＯＮにして、それらが交差する複数のメモリセルを同時に選択してデータを読み出すことが可能となり、データ読み出しを高速化することが可能となる。
【００５５】
更に、本発明の特徴は、前記固定抵抗素子ｒ１１〜ｒ１４、ｒ２１〜ｒ２４、ｒ３１〜ｒ３４、ｒ４１〜ｒ４４と前記ＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４とを同一工程で製造したことである。ＴＭＲ素子の抵抗値は前述のようにトンネルバリア層の厚みに依存する。従って、前記トンネルバリア層の上の磁性体がフリー層として機能しなければ単なる抵抗体となる。それ故、固定抵抗素子の１例として、図６（ｂ）のように、図６（ａ）のＴＭＲ素子のピンド層となる磁性体層５４の形成工程にて同時にそれと同材質の第１層５４Ａを形成し、同図（ａ）のトンネルバリア層５３の形成工程にて同時にそれと同材質の第２層５３Ａを形成し、更に同図（ａ）のフリー層となる磁性層５２の形成工程にて同時にそれと同材質の第３層５２Ａを形成し、その第１層５４Ａ（ピンド層と同材質で同時形成）と第２層５３Ａ（トンネルバリア層と同材料で同時形成）、第３層５２Ａ（フリー層と同材料で同時形成）間の抵抗値を利用する構成とすることが可能である。この場合データ書き込み時に使用する前記読み出し用とは異なるワード線やビット線からの磁気的影響を受けない部分に形成すればよい。
【００５６】
また、ＴＭＲ素子のフリー層は金属磁性体であり、且つ、極めて薄い（百ナノメートルレベル）層であるので、他の例えば非磁性金属をつけても抵抗値は実質的にトンネルバリア層により決まる抵抗値となる。そのため、固定抵抗素子の他の構成例として前記５２Ａの層はＴＭＲ素子のフリー層とは異なる非磁性金属材料の層５８をつけてもよく、図６（ｃ）に示すように前記固定抵抗素子は第１層５４Ａと第２層５３Ａ、第３層５８という構成であってもよい。
【００５７】
また、本実施の形態においては、各ＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４の抵抗値（Ｒｍ＝Ｒ　ｏｒ　Ｒ（１＋δ）、δはＭＲ比）と各固定抵抗ｒ１１〜ｒ１４、ｒ２１〜ｒ２４、ｒ３１〜ｒ３４、ｒ４１〜ｒ４４の抵抗値（Ｒｏ）に関して、
０．５＜Ｒ／Ｒｏ＜１．５　　…　（１）
なる関係に設定することが好ましい。
【００５８】
このとき前記接続点Ｓに生じる電圧は、定電圧Ｖ１、Ｖ２に対し　（Ｖ１−Ｖ２）・Ｒｏ／（Ｒｏ＋Ｒｍ）となる。従ってＶ１≠Ｖ２である必要がある。これにより前記接続点Ｓで検出される単位電圧当たりの電圧変化幅Ｖｒは
Ｖｒ＝Ｒｏ／（Ｒｏ＋Ｒ）−Ｒｏ／｛Ｒｏ＋Ｒ（１＋δ）｝
となる。ここでＲ／Ｒｏに関して、Ｒ／Ｒｏが変化した場合のＶｒについてＭＲ比（δ）を変化させながら検討すると、図２に示すようにＶｒは０．５＜Ｒ／Ｒｏ＜１．５の区間においてピークを生じることがわかる。即ちＲ／Ｒｏは上記式（１）の範囲内に設定されることが好ましいことを示している。更に図２においてＭＲ比４０％の曲線で、前記Ｖｒが０．０８以上となる０．６＜Ｒ／Ｒｏ＜１．３となる関係がより好ましい。
【００５９】
尚、前記抵抗値Ｒ、Ｒｏは、前記トンネルバリアの平面方向の面積により設計できるので任意の抵抗値に設計可能であり、更に、トンネルバリア層を複数層作成して、ＴＭＲ素子と固定抵抗素子を作ることも可能である。しかし、同一工程で形成された同一層のトンネルバリア層に対してＴＭＲ素子及び固定抵抗素子それぞれを水平方向の面積で構成することにより前記Ｒ／Ｒｏは極めて安定化させることができる。更には、前記トンネルバリアの厚みを厚く設定することにより、形成されるＴＭＲ素子及び固定抵抗素子の抵抗値を更に安定化させることができ、従って量産時における前記Ｒ／Ｒｏについても安定化させることができる。
【００６０】
以上の構成により、各データ線で得られる電圧は、定電圧Ｖ１、Ｖ２の差Ｖ１−Ｖ２に対して安定した前記抵抗値Ｒ、Ｒｏの比Ｒ／Ｒｏとして得ることができる。更に、前記抵抗値Ｒ、Ｒｏは同一工程で形成されるので、製造ロット間の変動や、周囲温度の変化等を受けても前記Ｒ／Ｒｏは安定した値となる。
【００６１】
また、ＴＭＲ素子のＭＲ比が印加電圧や周囲温度の変化を受けた場合、各データ線における電圧変化幅が変化するが、図２に示したように上記式（１）を満たしていれば、変化幅の最大値を確実に検出できる。
【００６２】
更に本実施の形態において、データ線に出力される電圧は定電圧Ｖ２（Ｖ１＞Ｖ２の時）又はＶ１（Ｖ２＞Ｖ１の時）が重畳される。この利点について説明する。前述したごとく、ＴＭＲ素子はその両端にかかる印加電圧によりＭＲ比が低下する。このＭＲ比の低下を低減するためには、印加電圧Ｖ１−Ｖ２を小さくすることが必要となる。
【００６３】
また、前記定電圧電源Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２は、メモリセルの集合体の反転増幅器Ｇ１〜Ｇ４が配置された側とは反対側のメモリセルの集合体の外側に配置している。これによりメモリセルＣ２２は縦方向に関して、電源Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２よりセル１個分、メモリセルＣ２２から反転増幅器までセル２個分の計３個分のメモリセルの長さの配線長に相当する配線抵抗が生じる。これはメモリセルの場所によらず、メモリセルの集合体の縦方向に関しては必ずメモリセル３個分の配線抵抗が生じるので、メモリセルの縦方向に関する位置による配線抵抗の影響の差をある程度無視することができる。即ち、前記メモリセルの集合体において、電源からメモリセルまでの間の電圧降下分と、メモリセルから反転増幅器の電圧降下分とを足した電源から反転増幅器までの電圧降下分は、各メモリセルの場所によらず略同一になる。
【００６４】
更に、図１ではメモリセルの集合体に対し、定電圧源は電源線Ｌ１に定電圧源Ｖ１１、Ｖ１２、また電源線Ｌ２に定電圧源Ｖ２１、Ｖ２２と複数個の定電圧源を接続させている。これは各電源線Ｌ１、Ｌ２における電圧勾配の発生を回避するためである。また、図１に示すように電源線Ｌ１とＬ２を隣接配置することにより、電源線Ｌ１とＬ２からそれぞれ分岐する電源線Ｐ１〜Ｐ４と電源線Ｑ１〜Ｑ４は、メモリセルの集合体の横方向に並ぶ各メモリセルに同一電圧を供給する事ができる。
【００６５】
以上の構成により、各メモリセルがメモリセルの集合体のいかなる場所にあっても、配線抵抗及び印加電圧に関して、略同一条件で各メモリセル内のＴＭＲ素子の抵抗値の状態を検出することができ、これによりメモリ装置のデータの読み出しを安定化させることが可能となる。
【００６６】
しかし、本実施の形態に示すように各データ線に反転増幅器が接続されている場合、ＣＭＯＳインバータは動作論理電圧のほぼ中央値Ｖｃ（３．３Ｖ駆動の場合、１．６５Ｖ）付近で増幅利得が最大となる。そのため、前記電圧Ｖｃを考慮して設計する必要がある。本実施の形態における定電圧Ｖ１又はＶ２を、前記電圧Ｖｃを考慮した電圧として重畳することにより、データ線の出力はＣＭＯＳインバータで良好に増幅することができる。更にＴＭＲ素子への印加電圧は定電圧源Ｖ１、Ｖ２の差でつくられるため、安定した微小電圧をＴＭＲ素子に印加することができ、ＴＭＲ素子のＭＲ比の劣化を低減させることが可能となる。
【００６７】
（第２の実施の形態）
図３は本発明に係る抵抗素子を用いたメモリ装置の第２の実施の形態であって、抵抗素子として磁気抵抗効果（ＴＭＲ）素子を用いたＭＲＡＭを構成する読み出し回路を示した図である。本実施の形態では、各メモリセルに設定していた固定抵抗素子を各メモリセルの外部にｒ１〜ｒ４として形成し、各ビット線上のメモリセル同士で共通に使用できるようにした。
【００６８】
その他に関して、Ｗ１〜Ｗ４はワード線、Ｂ１〜Ｂ４はビット線、Ｄ１〜Ｄ４はデータ線、Ｐ１〜Ｐ４、Ｌ１、Ｌ２、Ｌ１１、Ｌ１２は電源線であり、Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４は各メモリセル内のＴＭＲ素子である。また、Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４、ｔ１１〜ｔ１４、ｔ２１〜ｔ２４、ｔ３１〜ｔ３４、ｔ４１〜ｔ４４は各メモリセル内のスイッチ素子であるｎＭＯＳ・ＦＥＴであり、Ｔｗ１１〜Ｔｗ４１、Ｔｗ１２〜Ｔｗ４２はワード線と連動するｎＭＯＳ・ＦＥＴである。また、Ｖ１１、Ｖ１２（電圧はそれぞれＶ１）及びＶ２１、Ｖ２２（電圧はそれぞれＶ２）は電圧レギュレータ等による定電圧源であり、Ｇ１〜Ｇ４はＣＯＭＳインバータＡと帰還抵抗Ｒとの組み合わせによる反転増幅器である。
【００６９】
本発明に係る第２の実施の形態において、ＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４のそれぞれの一方の端部は、メモリセル外に設けた抵抗値を固定した固定抵抗素子ｒ１、ｒ２、ｒ３、ｒ４のそれぞれの一方の端子と接続している。前記各接続部はそれぞれのメモリセル内で出力部が設けられ、ＦＥＴ：Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４の各ソース（又はドレイン）に接続し、ＦＥＴ：Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４の各ドレイン（又はソース）はデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続し、該データ線Ｄ１〜Ｄ４は反転増幅器Ｇ１〜Ｇ４に接続している。ＦＥＴ：Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４の各ゲートはＦＥＴ：ｔ１１〜ｔ１４、ｔ２１〜ｔ２４、ｔ３１〜ｔ３４、ｔ４１〜ｔ４４の各ソース（又はドレイン）に接続し、ＦＥＴ：ｔ１１〜ｔ１４、ｔ２１〜ｔ２４、ｔ３１〜ｔ３４、ｔ４１〜ｔ４４の各ドレイン（又はソース）は各ビット線Ｂ１、Ｂ２、Ｂ３、Ｂ４に接続し、ＦＥＴ：ｔ１１〜ｔ１４、ｔ２１〜ｔ２４、ｔ３１〜ｔ３４、ｔ４１〜ｔ４４の各ゲートはワード線Ｗ１、Ｗ２、Ｗ３、Ｗ４に接続している。またＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４のそれぞれの他方の端子は電源線Ｐ１、Ｐ２、Ｐ３、Ｐ４に接続し、電源線Ｐ１〜Ｐ４はＦＥＴ：Ｔｗ１１〜Ｔｗ４１、Ｔｗ１２〜Ｔｗ４２の各ドレイン（又はソース）に接続し、ＦＥＴ：Ｔｗ１１〜Ｔｗ４１、Ｔｗ１２〜Ｔｗ４２の各ソース（又はドレイン）は電源線Ｌ１１、Ｌ１２を介してそれぞれ定電圧源Ｖ１１、Ｖ１２に接続し、ＦＥＴ：Ｔｗ１１、Ｔｗ１２；Ｔｗ２１、Ｔｗ２２；Ｔｗ３１、Ｔｗ３２；Ｔｗ４１、Ｔｗ４２の各ゲートはワード線Ｗ１、Ｗ２、Ｗ３、Ｗ４にそれぞれ接続している。尚、定電圧源Ｖ１１、Ｖ１２は電源線Ｌ１０により接続されている。更に、前記ＴＭＲ素子ｒ１〜ｒ４のそれぞれの他方の端子は電源線Ｌ２を介して定電圧源Ｖ２１、Ｖ２２に接続している。
【００７０】
次に図３に示したメモリ装置の読み出し動作について、メモリセルＣ２２を例に説明する。
メモリセルＣ２２の選択はワード線Ｗ２とビット線Ｂ２によって行われ、ワード線Ｗ２とビット線Ｂ２はそれぞれ電圧（論理電圧）をＯＮにする。このとき、ＦＥＴ：Ｔｗ２１、Ｔｗ２２がＯＮとなり定電圧Ｖ１がＴＭＲ素子Ｒ２２の片側の端部に印加される。また固定抵抗素子ｒ２の片側の端部には定電圧Ｖ２が印加されるので、ＴＭＲ素子Ｒ２２と固定抵抗ｒ２の両端にはＶ１−Ｖ２の電圧が印加されることになる。このときＴＭＲ素子Ｒ２２と固定抵抗素子ｒ２の接続部ＳにはＴＭＲ素子Ｒ２２と固定抵抗素子ｒ２２のそれぞれの抵抗値により決まる電圧が発生する。このとき保存されたデータはＴＭＲ素子Ｒ２２の抵抗値変化により保持されているので、接続部ＳにはＴＭＲ素子Ｒ２２の抵抗値変化に伴う電圧が発生する。
【００７１】
更に、ワード線Ｗ２とビット線Ｂ２に連動するＦＥＴ：ｔ２２、Ｔ２２がそれぞれＯＮとなり、これにより接続部Ｓに生じた電圧は、定電圧Ｖ１又はＶ２が重畳されてデータ線Ｄ２に伝達され、反転増幅器Ｇ２に入力され出力される。尚、定電圧源Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２のそれぞれの電圧Ｖ１、Ｖ２についてはＶ１≠Ｖ２なる関係である。
【００７２】
また、前記定電圧電源Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２は、メモリセルの集合体の反転増幅器Ｇ１〜Ｇ４が配置された側とは反対側のメモリセルの集合体の外側に配置している。これによりメモリセルＣ２２は縦方向に関して、電源Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２よりセル１個分、メモリセルＣ２２から反転増幅器までセル２個分の計３個分のメモリセルの長さの配線長に相当する配線抵抗が生じる。これはメモリセルの場所によらず、メモリセルの集合体の縦方向に関しては必ずメモリセル３個分の配線抵抗が生じるので、メモリセルの縦方向に関する位置による配線抵抗の影響の差をある程度無視することができる。即ち、電源からメモリセルまでの間の電圧降下分とメモリセルから反転増幅器の電圧降下分を足した電源から反転増幅器までの電圧降下分は前記メモリセルの集合体において、各メモリセルの場所によらず略同一になる。
【００７３】
更に、図３ではメモリセルの集合体に対し、定電圧源Ｖ１１、Ｖ１２は電源線Ｌ１で接続させ、また定電圧源Ｖ２１、Ｖ２２は電源線Ｌ２で接続させて　いる。これは各電源線Ｌ１、Ｌ２における電圧勾配の発生を回避するためである。また、図３に示すように電源線Ｌ１に接続する電源線Ｌ１１、Ｌ１２により、各電源線Ｐ１〜Ｐ４は配線方向における電圧勾配の発生を回避できるので、メモリセルの集合体の横方向に並ぶ各メモリセルに同一電圧を供給する事ができる。
【００７４】
以上の構成により各メモリセルがメモリセルの集合体のいかなる場所にあっても配線抵抗及び、印加電圧に関して、略同一条件で各メモリセル内のＴＭＲ素子の抵抗値の状態を検出することができ、これによりメモリ装置のデータの読み出しを安定化させることが可能となる。
【００７５】
上記構成により、第１の実施の形態に比べて固定抵抗素子の個数を激減できる。固定抵抗素子の形状が個々のＦＥＴよりも大きい場合は、第１の実施の形態に比べて各メモリセルの形状を小型化でき、即ちメモリ装置の小型化が可能となる。或いはＭＲＡＭのメモリ量の大容量化が可能となる。
【００７６】
なお、その他の構成、作用効果は前述の第１の実施の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００７７】
（第３の実施の形態）
図４は本発明に係る抵抗素子を用いたデータメモリ装置の第３の実施の形態であって、図１に対応したメモリセルＣ２２について示した図である。
【００７８】
本実施の形態によれば、ＴＭＲ素子を２個以上の直列接続した例である。この構成により、定電圧Ｖ１、Ｖ２の電圧差Ｖ１−Ｖ２の電圧が電源線Ｐ２、Ｑ２より各ＴＭＲ素子と固定抵抗素子を直接接続した両端に印加されるが、各ＴＭＲ素子Ｒ２２１、Ｒ２２２に印加される電圧（分圧）はＴＭＲ素子１個の時よりも低下させることができる。そのためＭＲ比の劣化を更に低減することが可能となる。またこのときの複数のＴＭＲ素子Ｒ２２１、Ｒ２２２による低抵抗時の合成抵抗値（Ｒｓ）と固定抵抗素子の抵抗値（Ｒｏ）に関しては、前述と同様
０．５＜Ｒｓ／Ｒｏ＜１．５
であることが好ましい。更に、前述したように０．６＜Ｒｓ／Ｒｏ＜１．３となる関係がより好ましい。
【００７９】
尚、その他の構成、作用効果は前述の第１の実施の形態と実質同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００８０】
また、本発明にかかる第３の実施の形態は第２の実施の形態への適用も可能である。即ち図３におけるＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４について、それぞれ２個以上のＴＭＲ素子を直列接続した形態にすればよい。
【００８１】
【発明の効果】
以上説明したように、本発明によれば、次のような効果を奏することができる。
【００８２】
・　電気、磁気、光、熱等に反応する抵抗素子を用いたメモリ装置において、前記抵抗素子の抵抗値（Ｒ）と固定抵抗素子の抵抗値（Ｒｏ）について抵抗値の比（Ｒｏ／Ｒ）により前記抵抗素子の抵抗値の状態を検出するようにしたので、前記メモリ装置の読み出しが安定化すると共に、前記メモリ装置の量産時に前記抵抗素子の抵抗値の変動が生じても、前記メモリ装置の性能を安定化させることが可能となる。
【００８３】
（２）抵抗素子で、特に磁気抵抗効果素子の場合、ＭＲ比が変化しても、安定的にデータの読み出しが可能となり、安定化したＭＲＡＭを提供することができる。
【００８４】
（３）抵抗素子に定電圧を印可する設計としたため、ＩＣ部品等を駆動させる電源電圧設計を利用でき、前記メモリ装置の回路設計が容易になる。
【００８５】
（４）定電圧源による回路設計となるので、各メモリセルへの電源の分配供給について、定電流源による設計に比べ前記メモリ装置の回路設計は容易になる。
【００８６】
（５）各メモリセルへの電源供給の応答性については、メモリセル内の抵抗素子の抵抗値によらず定電圧を供給する定電圧源を用いる方式の方が、定電流源よりも優っている。
【００８７】
（６）１ワード多ビットアクセスによるデータの読み出しが可能となり、ＭＲＡＭ等メモリ装置の高速動作に対応できる。
【００８８】
（７）定電圧源Ｖ１、Ｖ２の設定により、微小電圧をそれらの電圧の差分でＭＲＡＭを構成する各ＴＭＲ素子に印加することができ、前記ＴＭＲ素子のＭＲ比の低下を回避することが可能となる。
【００８９】
（８）メモリセルの集合体において、各メモリセル内の抵抗素子への配線抵抗の影響のばらつきを低減でき、安定したデータの読み出しが可能となる。
【００９０】
（９）各メモリセル内でＴＭＲ素子を複数直列接続することにより、ＭＲＡＭを構成する各ＴＭＲ素子への印加電圧が低減でき、前記ＴＭＲ素子のＭＲ比の低下を回避することが可能となる。
【００９１】
（１０）前記抵抗素子が磁気抵抗効果素子である場合、前記固定抵抗素子は、前記磁気抵抗効果素子と同一工程内で形成されるため、磁気抵抗効果素子と固定抵抗素子との抵抗比率は極めて安定化し、且つ、改めて固定抵抗素子を製造する工程を設定する必要がないのでＭＲＡＭの製造も容易となる。
【図面の簡単な説明】
【図１】本発明に係る抵抗素子を用いたデータメモリ装置の第１の実施の形態であって、磁気抵抗効果素子を用いたＭＲＡＭのメモリセルの読み出し回路構成を説明した回路図である。
【図２】本発明の第１の実施の形態の回路構成における接続端Ｓにおける単位電圧当たりの電圧変化幅（Ｖｒ）を示したグラフである。
【図３】本発明に係る抵抗素子を用いたデータメモリ装置の第２の実施の形態であって、磁気抵抗効果素子を用いたＭＲＡＭのメモリセルの読み出し回路構成を説明した回路図である。
【図４】本発明の第３の実施の形態であって、ＭＲＡＭのメモリセルの他の回路構成を説明した回路図である。
【図５】メモリセルを複数配列したＭＲＡＭの構成図である。
【図６】ＭＲＡＭのメモリセルとなるＴＭＲ素子及びこれと同一工程内で形成される固定抵抗素子の構造を示し、（ａ）はＴＭＲ素子の断面図、（ｂ）本発明に係る抵抗素子を用いたデータ記憶素子の製造方法における固定抵抗素子の１例の断面図、（ｃ）は固定抵抗素子の他の例の断面図である。
【図７】従来のＭＲＡＭのメモリセルの読み出し回路の構成を説明した回路図である。
【符号の説明】
１　メモリセル
２　Ｘ−アドレスデコーダ
３　Ｙ−アドレスデコーダ
Ｗ１〜Ｗ４　ワード線
Ｂ１〜Ｂ４　ビット線
Ｐ１〜Ｐ４、Ｑ１〜Ｑ４、Ｌ１０、Ｌ１１、Ｌ１２、Ｌ２　電源線
Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４　ＴＭＲ素子
Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４、ｔ１１〜ｔ１４、ｔ２１〜ｔ２４、ｔ３１〜ｔ３４、ｔ４１〜ｔ４４、Ｔｗ１１〜Ｔｗ４１、Ｔｗ１２〜Ｔｗ４２、Ｔｂ１〜Ｔｂ４　ｎＭＯＳ・ＦＥＴ
ｒ１１〜ｒ１４、ｒ２１〜ｒ２４、ｒ３１〜ｒ３４、ｒ４１〜ｒ４４、ｒ１〜ｒ４　固定抵抗素子
Ｄ１〜Ｄ４　データ線
Ｇ１〜Ｇ４　反転増幅器
Ｖ１１、Ｖ１２、Ｖ２１、Ｖ２２　定電圧源
５３　トンネルバリア層
５２　５４　磁性層
５１　５５　導体
【図１】
2004030822.tif 000003
【図２】
2004030822.tif 000004
【図３】
2004030822.tif 000005
【図４】
2004030822.tif 000006
【図５】
2004030822.tif 000007
【図６】
2004030822.tif 000008
【図７】
2004030822.tif 000009