(57)【要約】【課題】  伝送レートを高速化可能なストレージデバイスを提供する。【解決手段】  主にコントローラ、少なくとも１個のソリッドステートストレージメディアにより構成する。該コントローラ内には少なくとも1個の外部システムエンドに接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータ交換が可能なメモリインターフェースを具える。該システムインターフェースと該メモリインターフェース間にはデータ圧縮/解凍モジュールを配置し、該システムインターフェースが伝送して来るオリジナルデータに対して対応する微小化データに圧縮し、該システムインターフェースと該メモリインターフェース間に多層式のフロントエンドデータバッファとバックエンドデータバッファを設置し、これにより読出し書込み速度を高速化する。【選択図】図１
2004362534.tif 000002
【特許請求の範囲】
【請求項１】
主にコントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、
前記コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、
前記システムインターフェースと前記メモリインターフェース間には複数層のデータバッファを配置し、該データバッファは多層設計を採用して、第一データバッファと第二データバッファは交互に交代してデータの受取りと伝送作業を同時進行し、前記システムインターフェースと該メモリインターフェース間のデータ伝送作業を同時進行することを特徴とする伝送レートを高速化可能なストレージデバイス。
【請求項２】
主にコントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、
前記コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、
前記ストレージデバイスにはデータ圧縮/解凍モジュールを設置し、それが具える圧縮メカニズムは前記システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これにより読出し書込み速度を高速化することを特徴とする伝送レートを高速化可能なストレージデバイス。
【請求項３】
前記データ圧縮/解凍モジュールは内部に圧縮メカニズムを具え、前記マイクロプロセッサの触発により、ソリッドステートストレージメディア内に保存する微小化データを解凍し元のオリジナルデータに戻し外部へと伝送することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイス。
【請求項４】
前記ストレージデバイスは第一データバッファを具え、該第一データバッファは前記システムインターフェース、前記マイクロプロセッサ、前記データ圧縮/解凍モジュールと電気的に接続することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイス。
【請求項５】
前記コントローラ内には第二データバッファを具え、該第二データバッファは前記メモリインターフェース、前記マイクロプロセッサ、前記データ圧縮/解凍モジュールと電気的に接続することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイス。
【請求項６】
前記データ圧縮/解凍モジュールは前記マイクロプロセッサ内に配置し、かつ前記システムインターフェースと前記メモリインターフェース間に位置することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイス。
【請求項７】
主にコントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、
前記コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、
前記システムインターフェースと前記メモリインターフェース間にはデータ圧縮/解凍モジュールを配置し、該システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これによりストレージデバイス内での伝送作業を高速化し、
前記データ圧縮/解凍モジュールと該システムインターフェース間には多層システムエンドデータバッファにより構成するフロントエンドデータバッファを設置し、該フロントエンドデータバッファは多層設計を採用し、第一層システムエンドデータバッファと第二層システムエンドデータバッファは交互に交代してオリジナルデータの受取りと伝送作業を同時進行し、これにより該システムインターフェースと該データ圧縮/解凍モジュール間のオリジナルデータの伝送作業を同時進行し、
前記データ圧縮/解凍モジュールと前記メモリインターフェース間には多層メモリエンドデータバッファにより構成するバックエンドデータバッファを設置し、該バックエンドデータバッファは多層設計を採用し、第一層メモリエンドデータバッファと第二層メモリエンドデータバッファは交互に交代して微小化データの受取りと伝送作業を同時進行し、これにより該メモリインターフェースと該データ圧縮/解凍モジュール間の微小化データの伝送作業を同時進行することを特徴とする伝送レートを高速化可能なストレージデバイス。
【請求項８】
前記データ圧縮/解凍モジュールは内部に圧縮メカニズムを具え、前記マイクロプロセッサの触発により、ソリッドステートストレージメディア内に保存する微小化データを解凍し元のオリジナルデータに戻し外部へと伝送することを特徴とする請求項７記載の伝送レートを高速化可能なストレージデバイス。
【請求項９】
前記バックエンドデータバッファの保存容量と前記フロントエンドデータバッファの保存容量は同じであることを特徴とする請求項７記載の伝送レートを高速化可能なストレージデバイス。
【請求項１０】
前記バックエンドデータバッファの保存容量は圧縮比率に基づき、前記フロントエンドデータバッファの保存容量より小さいことを特徴とする請求項７記載の伝送レートを高速化可能なストレージデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一種の伝送レートを高速化可能なストレージデバイスに関し、特に、一種の多層データバッファを利用し圧縮メカニズムを実施し、伝送レートを高速化するストレージデバイスに関する。
【背景技術】
【０００２】
現在、半導体メモリはフラッシュメモリなどのソリッドステートメディアとして日増しに普及しており、例えば、特許文献１のように、半導体メモリは消費電力が少なく、信頼性が高く、容量が大きく、読出し書込み速度が速いなどのメリットを具えるため、小型メモリカード、ＵＳＢモバイルディスクなどのストレージデバイスとして幅広く応用されている。
これらストレージデバイスはソリッドステートストレージメディア、コントローラなどにより構成され、図１に示すように、ストレージデバイスＡ内部にはソリッドステートストレージメディアＡ２、コントローラＡ１を配置し、該コントローラＡ１は外部システムエンドＢと接続するシステムインターフェースＡ１１、処理システム指令のマイクロプロセッサＡ１２、該ソリッドステートストレージメディアＡ２とデータ交換が可能なメモリインターフェースＡ１３を具える。さらに、外部システムエンドＢにより、保存しようとするデータを該ソリッドステートストレージメディアＡ２に書込み、或いは該ソリッドステートストレージメディアＡ２より必要なデータを読み出す構成となっている。
また、該システムインターフェースＡ１１と該メモリインターフェースＡ１３間にはデータバッファＡ１４が配置されており、これは、該外部システムエンドＢと該ストレージデバイスＡではデータ処理速度が異なるため、該データバッファＡ１４を設置する必要があるからである。
【０００３】
すなわち、コンピュータなどの該外部システムエンドＢのデータ処理速度は該ストレージデバイスＡの読出し書込み速度より速いため、該ストレージデバイスＡは該コンピュータシステムエンドＢが伝送して来る大量のデータを消化するため、データバッファを設ける必要がある。このデータバッファの設置により、該ストレージデバイスＡの低速な読出し書込み速度の影響を受け、該コンピュータシステムエンドＢ全体の処理速度の低下を防止することができる。
しかし、該データバッファＡ１４は主にデータの一時保存に用いられるため、データが誤って読出し書込みされるのを防ぐため、伝送においては、受信と送信を同時に行うことができるよう設計することはできない。そのため、該データバッファＡ１４は該システムインターフェースＡ１１が伝送して来る外部データを受取る時、データの出力作業を停止しなければならない。これが該メモリインターフェースＡ１３にも影響を及ぼし、該メモリインターフェースＡ１３はデータを該ソリッドステートストレージメディアＡ２中に保存することができなくなってしまう。
【０００４】
次に、図２、３、４を用い、上述のように該データバッファＡ１４が受信と送信の作業を同時に行うことができない状況について詳細に説明する。
図２は、第一時間区分において、該システムインターフェースＡ１１が外部から伝送して来る第一データを該データバッファＡ１４に渡し一時保存を行う状況を示している。
図３は、第二時間区分において、該データバッファＡ１４は一時保存した第一データを該メモリインターフェースＡ１３に伝送する状況を示しており、この時、該外部システムエンドＢは第二時間区分において、次のデータの伝送を一時停止しなければならない。なぜなら、該データバッファＡ１４は既に受け取り作業を行うことができないからである。該データバッファＡ１４が該データバッファＡ１４内に一時保存したデータを完全に送り出し空になるまで待たなければならない。
該データバッファＡ１４が空になった時点で初めて、図４が示すように外部から第二データを受取ることができる。しかし、この第三時間区分においては、該データバッファＡ１４は受取り作業中であるため、データの伝送作業を行うことはできない。このため、該メモリインターフェースＡ１３もまたこれに従いアイドル状態となり、該ソリッドステートストレージメディアＡ２もデータ保存作業を停止する。
【０００５】
上記のように、該データバッファＡ１４が受信及び送信作業を同時に行うことができないため、該ストレージデバイスＡは時間的に連続した状態でデータの読出し書込み作業を行うことができない。これにより、該外部システムエンドＢもまた連続してデータの伝送或いは取り出しを行うことはできなくなってしまう。この状況は該ストレージデバイスＡ本体の読出し書込み速度を低下させるだけでなく、該外部システムエンドＢのデータ処理時間も遅延させてしまう。
【特許文献１】特許第３３８９１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記公知構造の欠点を解決するため、本発明は伝送レートを高速化可能なストレージデバイスの提供を課題とするもので、データバッファの伝送設計を改良し、データの受信と同時にデータの伝送も行うことができ、ストレージデバイス本体と外部システムエンドの全体的処理能力を大幅に向上させることができ、また、ストレージデバイス内部コントローラのデータ処理能力を向上させることによりコントローラは適当な圧縮メカニズムが利用可能となり、外部システムエンドより伝送して来る保存しようとする大量のデータを微小化することを可能とし、こうして、そのデータの伝送量を減らし、同時に伝送データのデータバッファ設計を対応させ、データ伝送時に必要となる時間区分を大幅に短縮し、データの読出し書込み速度を全体的に向上させることができるようにすることを課題とするものである。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、請求項１の発明は、主にコントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、前記コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、前記システムインターフェースと前記メモリインターフェース間には複数層のデータバッファを配置し、該データバッファは多層設計を採用して、第一データバッファと第二データバッファは交互に交代してデータの受取りと伝送作業を同時進行し、前記システムインターフェースと該メモリインターフェース間のデータ伝送作業を同時進行することを特徴とする伝送レートを高速化可能なストレージデバイスである。
【０００８】
請求項２の発明は、主にコントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、前記コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、前記ストレージデバイスにはデータ圧縮/解凍モジュールを設置し、それが具える圧縮メカニズムは前記システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これにより読出し書込み速度を高速化することを特徴とする伝送レートを高速化可能なストレージデバイスである。
請求項３の発明は、前記データ圧縮/解凍モジュールは内部に圧縮メカニズムを具え、前記マイクロプロセッサの触発により、ソリッドステートストレージメディア内に保存する微小化データを解凍し元のオリジナルデータに戻し外部へと伝送することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイスである。
請求項４の発明は、前記ストレージデバイスは第一データバッファを具え、該第一データバッフは前記システムインターフェース、前記マイクロプロセッサ、前記データ圧縮/解凍モジュールと電気的に接続することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイスである。
請求項５の発明は、前記コントローラ内には第二データバッファを具え、該第二データバッファは前記メモリインターフェース、前記マイクロプロセッサ、前記データ圧縮/解凍モジュールと電気的に接続することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイスである。
請求項６の発明は、前記データ圧縮/解凍モジュールは前記マイクロプロセッサ内に配置し、かつ前記システムインターフェースと前記メモリインターフェース間に位置することを特徴とする請求項２記載の伝送レートを高速化可能なストレージデバイスである。
【０００９】
請求項７の発明は、主にコントローラ、少なくとも１個のソリッドステートストレージメディアにより構成し、前記コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、前記システムインターフェースと前記メモリインターフェース間にはデータ圧縮/解凍モジュールを配置し、該システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これによりストレージデバイス内での伝送作業を高速化し、
前記データ圧縮/解凍モジュールと該システムインターフェース間には多層システムエンドデータバッファにより構成するフロントエンドデータバッファを設置し、該フロントエンドデータバッファは多層設計を採用し、第一層システムエンドデータバッファと第二層システムエンドデータバッファは交互に交代してオリジナルデータの受取りと伝送作業を同時進行し、これにより該システムインターフェースと該データ圧縮/解凍モジュール間のオリジナルデータの伝送作業を同時進行し、前記データ圧縮/解凍モジュールと前記メモリインターフェース間には多層メモリエンドデータバッファにより構成するバックエンドデータバッファを設置し、該バックエンドデータバッファは多層設計を採用し、第一層メモリエンドデータバッファと第二層メモリエンドデータバッファは交互に交代して微小化データの受取りと伝送作業を同時進行し、これにより該メモリインターフェースと該データ圧縮/解凍モジュール間の微小化データの伝送作業を同時進行することを特徴とする伝送レートを高速化可能なストレージデバイスである。
請求項８の発明は、前記データ圧縮/解凍モジュールは内部に圧縮メカニズムを具え、前記マイクロプロセッサの触発により、ソリッドステートストレージメディア内に保存する微小化データを解凍し元のオリジナルデータに戻し外部へと伝送することを特徴とする請求項７記載の伝送レートを高速化可能なストレージデバイスである。
請求項９の発明は、前記バックエンドデータバッファの保存容量と前記フロントエンドデータバッファの保存容量は同じであることを特徴とする請求項７記載の伝送レートを高速化可能なストレージデバイスである。
請求項１０の発明は、前記バックエンドデータバッファの保存容量は圧縮比率に基づき、前記フロントエンドデータバッファの保存容量より小さいことを特徴とする請求項７記載の伝送レートを高速化可能なストレージデバイスである。
【００１０】
すなわち、上記の各発明は、伝送レートを高速化可能なストレージデバイスを提供するもので、それは主に内部の圧縮メカニズムを通して外部から伝送されるデータの量を大幅に圧縮し、データ伝送時にかかる時間区分を短縮し、こうして、全体的な読出し書込み速度を高速化し、同時に該圧縮メカニズムにより、ソリッドステートストレージメディアはさらに多くのデータを保存可能となるため、製品のコストを低下させる。
【００１１】
本発明はさらに、ストレージデバイスを改良式のデータバッファと内部に具える圧縮メカニズムを結合し、全体的な処理能力を大幅に向上させ、本発明が提供する伝送レートを高速化可能なストレージデバイスは、ストレージデバイスにデータ圧縮／解凍モジュールを加え、マイクロプロセッサの触発により、システムインターフェースが伝送して来るオリジナルデータに対して予め設定された比率に基づき対応する微小化データに圧縮し、これにより読出し書込み速度を高速化する。
【００１２】
本発明は、コントローラ、少なくとも１個のソリッドステートストレージメディアにより構成する。該コントローラ内には外部に予め設置するシステムエンドと接続するシステムインターフェース、処理システム指令のマイクロプロセッサ、該ソリッドステートストレージメディアとデータのやり取りを行うメモリインターフェースを含み、該システムインターフェースと該メモリインターフェース間には複数層のデータバッファを配置し、該データバッファは多層式設計を採用する。第一データバッファと第二データバッファは交代式にデータの受取りと伝送作業を同時進行し、該システムインターフェースと該メモリインターフェース間のデータ伝送作業を同時進行する。これにより、ストレージデバイス内の伝送速度を高速化し、外部システムエンドは待つ必要なく、データの読出し書込みを連続して行うことができる。
【発明の効果】
【００１３】
上記のように、本発明は多層のデータバッファ設計により、データのインプットとアウトプットを同時に進行し、これにより外部システムエンドはデータの読出し書込み作動を連続し行い、こうして、ストレージデバイスの伝送レートを大幅に高速化し、ソリッドステートストレージメディアはさらに多くのデータを保存可能となるため、製品のコストを低下させるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
本発明の好適な実施例を図に沿って説明する。
前述した図５に示すストレージデバイス１は、現在、各種携帯式デジタル製品に広く応用されているメモリカード形態、或いはＰＣに応用されているＵＳＢモバイルディスク、或いは現在なお研究開発段階であるソリッドステートストレージメディア（即ち、フラッシュメモリ）である。
該ストレージデバイス１はコントローラ１０、少なくとも１個のソリッドステートストレージメディア２０により構成し、該コントローラ１０内にはシステムインターフェース１０４、マイクロプロセッサ１０２、メモリインターフェース１０６が含まれている。
【００１５】
該システムインターフェース１０４と該メモリインターフェース１０６間には複数層のデータバッファを配置するが、本実施例中では２層のデータバッファを配置しており、図５での第一データバッファ１１０と第二データバッファ１１２である。
ここで強調したい点は、本発明は２層のデータバッファ配置に限定されないということである。「２層」は高速伝送を達成するための最小実施数量であり、必要とする伝送レートに応じて、データバッファの層数を増減し、該ストレージデバイス１内部のデータ伝送レートを調整することができる。
すなわち、前記第一データバッファ１１０と前記第二データバッファ１１２は階層式設計を採用し、第一層データバッファ１１０と該第二データバッファ１１２は交互に交代して該システムインターフェース１０４と該メモリインターフェース１０６間のデータ伝送作業を同時進行する。
その作動方式の詳細については、図６、７、８に基づき説明する。
【００１６】
前記外部システムエンド２がデータの連続書き込みを開始しようとする時には、該外部システムエンド２が送信するデータは、図６に示すように、該システムインターフェース１０４を通して第一データを該第一データバッファ１１０に一時保存する。
次に、第一データバッファ１１０が受取りを完了するとデータの受け取り作業は停止され、第二データバッファ１１２が図７に示すように、続けて第二データの受取りを開始する。これと同時に、該第一データバッファ１１０はデータの受取り作業を停止してはいるが、該メモリインターフェース１０６を通して、該第一データを同時に該ソリッドステートストレージメディア２０中に保存する。
伝送完了時には、該マイクロプロセッサ１０２により該第一データバッファ１１０は空にされ、続いて図８に示すように、外部から送られて来る第三データを受取る。同時に、該第二データバッファ１１２もまた該メモリインターフェース１０６を通して該第二データを同時に該ソリッドステートストレージメディア２０に保存する。
こうして、この階層式データバッファ間の同時進行かつ交代方式作業により、該ストレージデバイス１内部の伝送と読出し書込み速度を向上させ、かつ該外部システムエンド２は待つ必要がなくデータの連続書込みを行うことができる。また、該外部システムエンド２がデータの読出しを行う時にも同時進行概念を利用し、連続方式でデータの読出し作業を行う。
【００１７】
次に、図９に示す本発明の別の実施例は、データ伝送レートを高速化する別種の設計方式であり、それは、ストレージデバイス１内にデータ圧縮／解凍モジュール１０８を設置したものである。該データ圧縮／解凍モジュール１０８は該マイクロプロセッサ１０２と電気的に接続し該マイクロプロセッサ１０２の触発により作動する。該データ圧縮／解凍モジュール１０８と該システムインターフェース１０４及び該メモリインターフェース１０６間にはそれぞれ第一データバッファ１２４と第二データバッファ１２６を設置してある。
該第一、第二データバッファ１２４、１２６はデータの一時保存に使用するが、それぞれが保存するデータの形態は異なり、これに関しては後述する。
外部データを該ストレージデバイス１のソリッドステートストレージメディア２０に記録、保存しようとする時には、該システムインターフェース１０４は該外部システムエンド２が伝送して来るオリジナルデータを受取る。続いて、該マイクロプロセッサ１０２は本発明独自の設計であるデータ圧縮モジュール１０８を通して、該オリジナルデータを適当な比率で圧縮する（例えば１：Ｎなどの比率。Ｎの値は採用する圧縮技術により決まる。圧縮程度は２倍、３倍、４倍などの圧縮比率である。）。
前記の圧縮作業を施し極めて微小化されたデータは、次に該メモリインターフェース１０６により、該ソリッドステートストレージメディア２０に記録、保存する。
この過程において、データは既に圧縮されている、同一データではあるがその圧縮後は伝送時間が大幅に短縮されており、こうして、該データ圧縮／解凍モジュール１０８と該メモリインターフェース１０６間の伝送レートと該メモリインターフェース１０６と該ソリッドステートストレージメディア２０間の書込み読出し速度を高速化する。
【００１８】
上記の実施例で採用する設計において、該システムインターフェース１０４はオリジナルデータを伝送し圧縮を施す前において、該オリジナルデータを該第一データバッファ１２４に一時保存する。次に、該データ圧縮モジュール１０８により一定の伝送速度で該第一データバッファ１２４からオリジナルデータを読出し圧縮を行う。さらに、圧縮後の縮小データを該第二データバッファ１２６に伝送し一時保存し、この時、該マイクロプロセッサ１０２のコントロールにより、該第二データバッファ１２６に一時保存される縮小データは、該メモリインターフェース１０６を通して、該ソリッドステートストレージメディア２０に記録、保存される。
【００１９】
前記外部システムエンド２が該ストレージデバイス１のソリッドステートストレージメディア２０中より保存データを読み出す時には、該メモリインターフェース１０６を通して該ソリッドステートストレージメディア２０中から指定の縮小データを読出し、該第二データバッファ１２６に一時保存する。そして、データ圧縮／解凍モジュール１０８により該第二データバッファ１２６中から読み出された該縮小データは、圧縮と逆の方式で解凍処理を施され、解凍処理を完了後のオリジナルデータは該第一データバッファ１２４に一時保存され、該システムインターフェース１０４により該外部システムエンド２に伝送される。
【００２０】
次に、図１０に示す本発明の更に別の実施例は、上記の階層式データバッファと圧縮メカニズムを結合させている。
そのストレージデバイス１はシステムインターフェース１０４間とメモリインターフェース１０６間にデータ圧縮／解凍モジュール１０８を設置する。そして、データ圧縮／解凍モジュール１０８と該システムインターフェース１０４には階層式設計の第一層データバッファ１３２と第二層データバッファ１３４を設置するが、この部分はフロントエンドのデータバッファである。
反対に該データ圧縮／解凍モジュール１０８と該メモリインターフェース１０６間には同様に階層式設計の第一層メモリデータバッファ１３６と第二層メモリデータバッファ１３８を設置するが、これらはバックエンドのデータバッファである。
【００２１】
前記外部システムエンド２が、データの連続書込み作業を行う時には、前記データ圧縮／解凍モジュール１０８は該マイクロプロセッサ１０２のコントロールを受け、該システムインターフェース１０４が伝送して来るオリジナルデータに対して一定の比率で圧縮を行い微小化データとし、これにより、該ストレージデバイス１内への伝送作業を高速化する。
該データ圧縮／解凍モジュール１０８における圧縮以前に、フロントエンドデータバッファであるが第一層システムエンドデータバッファ１３２と第二層システムエンドデータバッファ１３４は該オリジナルデータを交代に同時進行で受取り及び伝送作業を行う。また、該第一層システムエンドデータバッファ１３２が該システムインターフェース１０４が伝送して来るオリジナルデータを受取ると同時に、該第二層システムエンドデータバッファ１３４は既に受取りが完了したオリジナルデータを該データ圧縮／解凍モジュール１０８に伝送し、圧縮を行う。
こうして、該システムインターフェース１０４と該データ圧縮／解凍モジュール１０８はデータの伝送、受取り、圧縮作業を同時進行することができる。
【００２２】
前記データ圧縮／解凍モジュール１０８がデータの圧縮を完了後、該バックエンドデータバッファ中の第一層メモリデータバッファ１３６と該第二層メモリデータバッファ１３８は、交互に交代する交代方式でデータの受取り作業と伝送作業を同時進行する。
前記フロントエンドデータバッファと該バックエンドデータバッファの差異点は、該フロントエンドデータバッファは未圧縮のオリジナルデータを一時保存するものであり、該バックエンドデータバッファは圧縮後の微小化データを一時保存するものである点である。
こうして、それぞれオリジナルデータと圧縮後の微小化データを交代に受取り、伝送を行う。
【００２３】
図１１、１２、１３、１４は図１０の実施例の回路における圧縮動作である。
図中に示す該バックエンドデータバッファの保存容量は該フロントエンドデータバッファの保存容量と同じであるか、或いはデータ圧縮モジュールの圧縮比率に基づき、該フロントエンドデータバッファの保存容量と倍数上の差異がある。
本実施例において、該データバッファの容量と圧縮比率とは関係しない方式で設計されている。即ち、該データ圧縮／解凍モジュール１０８は２倍の圧縮比率でオリジナルデータを圧縮するが、該バックエンドデータバッファの保存容量はそれに従い変動することはなく、該フロントエンドデータバッファの保存容量と同量の方式により説明する。
【００２４】
図１１に示すように、外部システムエンドがデータの書込みを行う時、該外部システムエンドが伝送して来る第一オリジナルデータは先ず、フロントエンドの第一層システムエンドデータバッファ１３２に一時保存される。
そして、データの保存が完了後、図１２に示すように、前記マイクロプロセッサ１０２は該フロントエンドの第二層データバッファ１３４を起動し、続けて第二オリジナルデータを受取る。これと同時に、該マイクロプロセッサ１０２は前記データ圧縮／解凍モジュール１０８を起動し、該第一層システムエンドデータバッファ１３２により送られて来る第一オリジナルデータを受取り圧縮を行う。圧縮後に形成される必要保存容量が小さい微小化データを該バックエンド第一層メモリデータバッファ１３６に保存する。
次に、図１３に示すように、該フロントエンドの第一層データバッファ１３２は内部データを完全に該データ圧縮／解凍モジュール１０８に伝送後、該マイクロプロセッサ１０２は続いて該フロントエンドの第一層システムエンドデータバッファ１３２を空にし、外部システムエンドの第三オリジナルデータを受取る。これと同時に、該マイクロプロセッサ１０２はまた該データ圧縮／解凍モジュール１０８を起動し、該第二層システムエンドデータバッファ１３４より送られて来る第二オリジナルデータを受取り、圧縮を行う。圧縮後に生じる第二微小化圧縮データは同様にバックエンドの第一層メモリデータバッファ１３６に保存される。
図１４が示すように、前記のデータ伝送が完了後、該第一層メモリデータバッファ１３６は既に容量がいっぱいの状態であるので、該メモリインターフェース１０６を通して、その内の第一及び第二微小化データ記録を該ソリッドステートストレージメディア２０に一時保存する。かつ同時に、該フロントエンド第一層システムエンドデータバッファ１３２はシステムエンドから受取った第三オリジナルデータを該データ圧縮／解凍モジュール１０８により圧縮後、該バックエンドの第二層データバッファ１３８に保存する。これにより、該フロントエンドの第二層データバッファ１３４は空になり、該システムエンドから次のオリジナルデータを受取ることができるようになる。
【００２５】
上記の多層データバッファを用いた設計により、適当な区画と計画が可能となる。さらに、ストレージデバイス１は連続してしかも同時進行で、システムインターフェースのデータ伝送、システムエンドデータバッファのオリジナルデータの圧縮、一時保存、メモリインターフェースを利用した圧縮後のデータの伝送などの作業を行うことができる。こうして、ストレージデバイスのデータ伝送レートを大幅に高速化することができる。
前記データ圧縮／解凍モジュール１０８は本発明の実施例中において、ハードウエアである回路、及び或いはソフト上による方式に設計、実施することができる。しかも、該コントローラ１０内、或いは該コントローラ１０外において独立し作動することができる。
【図面の簡単な説明】
【００２６】
【図１】公知のストレージデバイスの回路概略図である。
【図２】図１の作動フローチャートである。
【図３】図１の作動フローチャートである。
【図４】図１の作動フローチャートである。
【図５】本発明ストレージデバイス実施例の回路概略図である。
【図６】図５の作動フローチャートである
【図７】図５の作動フローチャートである
【図８】図５の作動フローチャートである
【図９】本発明ストレージデバイス別の実施例の回路概略図である。
【図１０】本発明ストレージデバイスの更に別の実施例の回路概略図である。
【図１１】図１０の作動フローチャートである。
【図１２】図１０の作動フローチャートである。
【図１３】図１０の作動フローチャートである。
【図１４】図１０の作動フローチャートである。
【符号の説明】
【００２７】
Ａ  ストレージデバイス
Ａ１  コントローラ
Ａ１１  システムインターフェース
Ａ１２  マイクロプロセッサ
Ａ１３  メモリインターフェース
Ａ１４  データバッファ
Ａ２  ソリッドステートストレージメディア
Ｂ  外部システムエンド
１  ストレージデバイス
１０  コントローラ
１０２  マイクロプロセッサ
１０４  システムインターフェース
１０６  メモリインターフェース
１０８  データ圧縮／解凍モジュール
１１０  第一層データバッファ
１１２  第二層データバッファ
１２４  第一データバッファ
１２６  第二データバッファ
１３２  第一層システムエンドデータバッファ
１３４  第二層システムエンドデータバッファ
１３６  第一層メモリデータバッファ
１３８  第二層メモリデータバッファ
２０  ソリッドステートストレージメディア２０
２  外部システムエンド
図１において、
Ａ  ストレージデバイス、Ａ１  コントローラ、
Ａ１１  システムインターフェース、Ａ１２  マイクロプロセッサ
Ａ１３  メモリインターフェース、Ａ１４  データバッファ
Ａ２  ソリッドステートストレージメディア、Ｂ  外部システムエンド
図２において、
Ａ  ストレージデバイス、Ａ１  コントローラ
Ａ１１  システムインターフェース、Ａ１２  マイクロプロセッサ
Ａ１３  メモリインターフェース、Ａ１４  データバッファ
Ａ２  ソリッドステートストレージメディア、Ｂ  外部システムエンド
図３において、
Ａ  ストレージデバイス、Ａ１  コントローラ
Ａ１１  システムインターフェース、Ａ１２  マイクロプロセッサ
Ａ１３  メモリインターフェース、Ａ１４  データバッファ
Ａ２  ソリッドステートストレージメディア、Ｂ  外部システムエンド
図４において
Ａ  ストレージデバイス、Ａ１  コントローラ
Ａ１１  システムインターフェース、Ａ１２  マイクロプロセッサ
Ａ１３  メモリインターフェース、Ａ１４  データバッファ
Ａ２  ソリッドステートストレージメディア、Ｂ  外部システムエンド
図５において、
１  ストレージデバイス、１０  コントローラ、１０２  マイクロプロセッサ
１０４  システムインターフェース、１０６  メモリインターフェース
１１０  第一層データバッファ、１１２  第二層データバッファ
２０  ソリッドステートストレージメディア、２  外部システムエンド
図６において、
１  ストレージデバイス、１０  コントローラ
１０２  マイクロプロセッサ、１０４  システムインターフェース
１０６  メモリインターフェース、
１１０  第一層データバッファ、１１２  第二層データバッファ、
２０  ソリッドステートストレージメディア、２  外部システムエンド
図７において
１  ストレージデバイス、１０  コントローラ
１０２  マイクロプロセッサ、１０４  システムインターフェース
１０６  メモリインターフェース
１１０  第一層データバッファ、１１２  第二層データバッファ
２０  ソリッドステートストレージメディア、２  外部システムエンド
図８において、
１  ストレージデバイス
１０  コントローラ
１０２  マイクロプロセッサ
１０４  システムインターフェース
１０６  メモリインターフェース
１１０  第一層データバッファ
１１２  第二層データバッファ
２０  ソリッドステートストレージメディア
２  外部システムエンド
図９において、
１  ストレージデバイス、１０  コントローラ
１０２  マイクロプロセッサ、１０４  システムインターフェース
１０６  メモリインターフェース、１０８  データ圧縮／解凍モジュール
１２４  第一データバッファ、１２６  第二データバッファ
２０  ソリッドステートストレージメディア、２  外部システムエンド
図１０において、
１  ストレージデバイス、１０  コントローラ
１０２  マイクロプロセッサ、１０４  システムインターフェース
１０６  メモリインターフェース、１０８  データ圧縮／解凍モジュール
１３２  第一層システムエンドデータバッファ
１３４  第二層システムエンドデータバッファ
１３６  第一層メモリデータバッファ
１３８  第二層メモリデータバッファ
２０  ソリッドステートストレージメディア
図１１において、
１  ストレージデバイス、１０  コントローラ
１０２  マイクロプロセッサ、１０４  システムインターフェース
１０６  メモリインターフェース、１０８  データ圧縮／解凍モジュール
１３２  第一層システムエンドデータバッファ
１３４  第二層システムエンドデータバッファ
１３６  第一層メモリデータバッファ、１３８  第二層メモリデータバッファ
２０  ソリッドステートストレージメディア
図１２において、
１  ストレージデバイス、１０  コントローラ
１０２  マイクロプロセッサ、１０４  システムインターフェース
１０６  メモリインターフェース、１０８  データ圧縮／解凍モジュール
１３２  第一層システムエンドデータバッファ
１３４  第二層システムエンドデータバッファ
１３６  第一層メモリデータバッファ、１３８  第二層メモリデータバッファ
２０  ソリッドステートストレージメディア
図１３において、
１  ストレージデバイス、１０  コントローラ、１０２  マイクロプロセッサ
１０４  システムインターフェース、１０６  メモリインターフェース
１０８  データ圧縮／解凍モジュール
１３２  第一層システムエンドデータバッファ
１３４  第二層システムエンドデータバッファ
１３６  第一層メモリデータバッファ、１３８  第二層メモリデータバッファ
２０  ソリッドステートストレージメディア
図１４において
１  ストレージデバイス、１０  コントローラ、１０２  マイクロプロセッサ
１０４  システムインターフェース、１０６  メモリインターフェース
１０８  データ圧縮／解凍モジュール
１３２  第一層システムエンドデータバッファ
１３４  第二層システムエンドデータバッファ
１３６  第一層メモリデータバッファ、１３８  第二層メモリデータバッファ
２０  ソリッドステートストレージメディア
【図１】
2004362534.tif 000003
【図２】
2004362534.tif 000004
【図３】
2004362534.tif 000005
【図４】
2004362534.tif 000006
【図５】
2004362534.tif 000007
【図６】
2004362534.tif 000008
【図７】
2004362534.tif 000009
【図８】
2004362534.tif 000010
【図９】
2004362534.tif 000011
【図１０】
2004362534.tif 000012
【図１１】
2004362534.tif 000013
【図１２】
2004362534.tif 000014
【図１３】
2004362534.tif 000015
【図１４】
2004362534.tif 000016