(57)【要約】【課題】簡単な構成によって複数の通信方式による通信を行うための処理を実行する複数のＣＰＵでメモリを共有でき、また、メモリの全内容を容易に変更できる携帯型通信端末及びそのメモリの共有方法を提供する。【解決手段】Ｗ−ＣＤＭＡ通信方式による通信を行うための処理を実行するＷ−ＣＤＭＡ通信用ＣＰＵ２１と、ＰＤＣ通信方式による通信を行うための処理を実行するＰＤＣ通信用ＣＰＵ３１と、共有メモリバス１００によってＷ−ＣＤＭＡ通信用ＣＰＵ２１及びＰＤＣ通信用ＣＰＵ３１に接続された共有メモリ１０と、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１が共有メモリ１０にアクセスする場合はＰＤＣ通信用ＣＰＵ３１の共有メモリバス１００への接続部をハイインピーダンス状態にし、ＰＤＣ通信用ＣＰＵ３１が共有メモリ１０にアクセスする場合はＷ−ＣＤＭＡ通信用ＣＰＵ２１の共有メモリバス１００への接続部をハイインピーダンス状態にする。【選択図】　図１
2004030506.tif 000002
【特許請求の範囲】
【請求項１】
第１通信方式による通信を行うための処理を実行する第１ＣＰＵと、
第２通信方式による通信を行うための処理を実行する第２ＣＰＵと、
バスによって前記第１ＣＰＵ及び前記第２ＣＰＵに接続されたメモリと、
前記第１ＣＰＵが前記メモリにアクセスする場合は前記第２ＣＰＵの前記バスへの接続部をハイインピーダンス状態にし、前記第２ＣＰＵが前記メモリにアクセスする場合は前記第１ＣＰＵの前記バスへの接続部をハイインピーダンス状態にする、携帯型通信端末。
【請求項２】
前記メモリに送るアドレス信号のうちの上位アドレス信号を生成するメモリ分割制御回路、を更に備え、
前記メモリ分割制御回路は、前記第１ＣＰＵがアクセスする前記メモリの領域と前記第２ＣＰＵがアクセスする前記メモリの領域とが異なるような上位アドレス信号を生成する、請求項１に記載の携帯型通信端末。
【請求項３】
前記メモリ分割制御回路は、前記メモリに格納されているソフトウェアが変更される場合に、前記第１ＣＰＵが前記メモリの全領域にアクセス可能な上位アドレス信号を生成する、請求項２に記載の携帯型通信端末。
【請求項４】
第１通信方式による通信を行うための処理を実行する第１ＣＰＵと、
第２通信方式による通信を行うための処理を実行する第２ＣＰＵと、
バスによって前記第１ＣＰＵ及び前記第２ＣＰＵに接続されたメモリ、とが提供され、
前記第１ＣＰＵが前記メモリにアクセスする場合は前記第２ＣＰＵの前記バスへの接続部をハイインピーダンス状態にするステップと、
前記第２ＣＰＵが前記メモリにアクセスする場合は前記第１ＣＰＵの前記バスへの接続部をハイインピーダンス状態にするステップ、
とを備えた、携帯型通信端末のメモリの共有方法。
【請求項５】
前記メモリに送るアドレス信号のうちの上位アドレス信号を生成するステップ、を更に備え、
該上位アドレス信号を生成するステップは、前記第１ＣＰＵがアクセスする前記メモリの領域と前記第２ＣＰＵがアクセスする前記メモリの領域とが異なるような上位アドレス信号を生成する、請求項４に記載の携帯型通信端末のメモリ共有方法。
【請求項６】
前記上位アドレス信号をステップは、前記メモリに格納されているソフトウェアが変更される場合に、前記第１ＣＰＵが前記メモリの全領域にアクセス可能な上位アドレス信号を生成する、請求項５に記載の携帯型通信端末のメモリ共有方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の通信方式で通信を行う携帯型通信端末及びそのメモリの共有方法に関し、特に複数の通信方式にそれぞれ割り当てられた複数のプロセッサでメモリを共有する技術に関する。
【０００２】
【従来の技術】
従来、無線で通信を行う携帯電話、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄａｔａ　Ａｓｓｉｓｔａｎｔ）といった持ち運び可能な携帯型通信端末が知られている。この携帯型通信端末では、第２世代の通信方式と呼ばれるＴＤＭＡ（Ｔｉｍｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）やＦＤＭＡ（Ｆｒｅｑｕｅｎｃｙ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅ　Ａｃｃｅｓｓ）といった技術を用いたＰＤＣ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ｃｅｌｌｕｌａｒ）が採用されている。
【０００３】
近年は、国際統一規格の実現、高速データ通信対応等を柱にした第３世代の通信方式と呼ばれるＣＤＭＡ（Ｃｏｄｅ　Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅｘ　Ａｃｃｅｓｓ）技術を用いたＷ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ−ＣＤＭＡ）が採用されつつある。そこで、ユーザの利便性を考慮し、１台の携帯型通信端末でこれら両通信方式による通信を可能にしたデュアル型の携帯型通信端末も開発されている。
【０００４】
関連する技術として、特開２０００−１３２７４は、マルチモード無線装置を開示している。このマルチモード無線装置では、広帯域ＣＤＭＡ／ＰＤＣのデュアルモード携帯電話端末の送信系の直交変調器の入力にモードスイッチを設け、直交変調器及び電力制御増幅器を共用し、電力制御増幅器の出力にモードスイッチを設け、異なるモードの送信系回路に信号を供給する。また、第二局部発振器出力と、直交変調器の入力の間に１／２分周回路を設け、更にこの１／２分周回路の動作状態をモード切り替えにより制御できるように設定する。このモード切り替え付き１／２分周回路により、第二局部発振器の電圧制御発振器の周波数制御範囲を狭くすることができ、第二局部発振器の電圧制御発振器の切り替えが不要になる。この構成により、従来の広帯域ＣＤＭＡ／ＰＤＣデュアルモード携帯電話端末では、無線部の共用部分が少なく、送信系では完全二系統となり、小型化・軽量化・低消費電力化が極めて困難であるという問題を解消している。
【０００５】
また、特開２００１−２９２０９０は、携帯電話及び携帯電話用半導体装置を開示している。この技術では、受信データ及び送信データ格納用に送受信データ格納用メモリを共有化している。これにより、　メモり容量の増大を抑えると共に、消費電力を低減でき、且つシステム性能の低下をなくしている。また、特開２０００−２４４６８５は、デュアル型の通信装置において、大容量のメモリやＣＰＵにおける複雑な処理の実行を要することなく、通信料金の安い回線を自動選択できるようにした通信装置、及びその制御プログラムを記録した媒体、並びに通信方法を開示している。
【０００６】
また、特開平１１−３５５１９７は、デジタル信号処理部とホストＣＰＵ部とに対して単一の共有記憶素子部のみを設け、消費電力、基板面積の小さい通信信号処理システムを開示している。更に、特開平１１−１４６４４９は、２つ以上の通信方式に対応するＣＰＵ命令コード及びＤＳＰ命令コードの双方が書き込まれたＣＰＵ／ＤＳＰ共有メモリを備えることにより、移動体通信端末の回路規模を小さくすると共に、装置価格の安価な移動体通信端末及びその制御方法を開示している。
【０００７】
【発明が解決しようとする課題】
上述した従来のデュアル型の携帯型通信端末は、ＰＤＣ通信方式による通信を行うための処理を実行するＰＤＣ通信用ＣＰＵと、Ｗ−ＣＤＭＡ通信方式による通信を行うための処理を実行するＷ−ＣＤＭＡ通信用ＣＰＵとを備えている。そして、これらＰＤＣ通信用ＣＰＵ及びＷ−ＣＤＭＡ通信用ＣＰＵは、それぞれ別個にメモリを備えている。
【０００８】
ところで、携帯型通信端末では、小型化と軽量化のために、部品数や実装面積の削減が要求される。そこで、ＰＤＣ通信用ＣＰＵ及びＷ−ＣＤＭＡ通信用ＣＰＵによって使用されるメモリを共有化することが考えられる。このメモリの共有化の技術として、複数のＣＰＵからのバス要求に対して調停を行なうアービタ回路が知られている。しかしながら、アービタ回路を用いると、ＣＰＵの外部にバスの切り替え用の回路が必要になり、部品数の増加や実装面積の増加につながるという欠点がある。
【０００９】
本発明は、上述した欠点を解消するためになされたものであり、その目的は、簡単な構成によって複数の通信方式による通信を行うための処理を実行する複数のＣＰＵでメモリを共有でき、また、メモリの全内容を容易に変更できる携帯型通信端末及びそのメモリの共有方法を提供することにある。
【００１０】
【課題を解決するための手段】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明の実施の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明の第１の態様に係る携帯型通信端末は、上記目的を達成するために、第１通信方式による通信を行うための処理を実行する第１ＣＰＵ（２１）と、第２通信方式による通信を行うための処理を実行する第２ＣＰＵ（３１）と、バス（１００）によって第１ＣＰＵ（２１）及び第２ＣＰＵ（３１）に接続されたメモリ（１０）と、第１ＣＰＵ（２１）がメモリ（１０）にアクセスする場合は第２ＣＰＵ（３１）のバス（１００）への接続部をハイインピーダンス状態にし、第２ＣＰＵ（３１）がメモリ（１０）にアクセスする場合は第１ＣＰＵ（２１）のバス（１００）への接続部をハイインピーダンス状態にするように構成されている。
【００１２】
この第１の態様に係る携帯型通信端末は、メモリ（１０）に送るアドレス信号のうちの上位アドレス信号（１０１）を生成するメモリ分割制御回路（１１）、を更に備え、メモリ分割制御回路（１１）は、第１ＣＰＵ（２１）がアクセスするメモリ（１０）の領域と第２ＣＰＵ（３１）がアクセスするメモリ（１０）の領域とが異なるような上位アドレス信号を生成するように構成できる。
【００１３】
また、この第１の態様に係る携帯型通信端末において、メモリ分割制御回路（１１）は、メモリ（１０）に格納されているソフトウェアが変更される場合に、第１ＣＰＵ（２１）がメモリ（１０）の全領域にアクセス可能な上位アドレス信号を生成するように構成できる。
【００１４】
また、本発明の第２の態様に係る携帯型通信端末のメモリの共有方法は、第１通信方式による通信を行うための処理を実行する第１ＣＰＵ（２１）と、第２通信方式による通信を行うための処理を実行する第２ＣＰＵ（３１）と、バス（１００）によって第１ＣＰＵ（２１）及び第２ＣＰＵ（３１）に接続されたメモリ（１０）、とが提供され、第１ＣＰＵ（２１）がメモリ（１０）にアクセスする場合は第２ＣＰＵ（３１）のバス（１００）への接続部をハイインピーダンス状態にするステップと、第２ＣＰＵ（３１）がメモリ（１０）にアクセスする場合は第１ＣＰＵ（２１）のバス（１００）への接続部をハイインピーダンス状態にするステップ、とを備えている。
【００１５】
この第２の態様に係る係る携帯型通信端末のメモリの共有方法は、メモリ（１０）に送るアドレス信号のうちの上位アドレス信号を生成するステップ、を更に備え、該上位アドレス信号をステップは、第１ＣＰＵ（２１）がアクセスするメモリ（１０）の領域と第２ＣＰＵ（３１）がアクセスするメモリの領域とが異なるような上位アドレス信号を生成するように構成できる。
【００１６】
また、この第２の態様に係る係る携帯型通信端末のメモリの共有方法において、上位アドレス信号を生成するステップは、メモリ（１０）に格納されているソフトウェアが変更される場合に、第１ＣＰＵ（２１）がメモリ（１０）の全領域にアクセス可能な上位アドレス信号を生成するように構成できる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００１８】
図１は本発明の実施の形態に係る携帯型通信端末の構成を示すブロック図である。この携帯型通信端末は、Ｗ−ＣＤＭＡ通信部１、ＰＤＣ通信部２、共有メモリ１０、メモリ分割制御回路１１、主制御用ＣＰＵ１２、インバータ１３及び共有メモリバス１００から構成されている。
【００１９】
Ｗ−ＣＤＭＡ通信部１は、Ｗ−ＣＤＭＡ無線部２０、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１及びこれらの間を接続する制御信号線２００から構成されている。制御信号線２００は、Ｗ−ＣＤＭＡ無線部２０とＷ−ＣＤＭＡ通信用ＣＰＵ２１との間でＷ−ＣＤＭＡ無線部制御信号を送受する。
【００２０】
Ｗ−ＣＤＭＡ無線部２０は、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１から制御信号線２００を介して受け取ったＷ−ＣＤＭＡ無線部制御信号を、Ｗ−ＣＤＭＡ通信方式に従って変調し、図示しないアンテナから空中に放出する。また、空中から図示しないアンテナで受信した信号を、Ｗ−ＣＤＭＡ通信方式に従って復調することにより得られたＷ−ＣＤＭＡ無線部制御信号を、制御信号線２００を介してＷ−ＣＤＭＡ通信用ＣＰＵ２１に送る。
【００２１】
Ｗ−ＣＤＭＡ通信用ＣＰＵ２１は、主制御用ＣＰＵ１２からの指示に従って、共有メモリ１０を参照しながら、Ｗ−ＣＤＭＡ通信方式による通信を行うための処理を実行する。また、このＷ−ＣＤＭＡ通信用ＣＰＵ２１は、ＣＰＵ上位アドレス信号１０２及びアドレス優先信号１０３をメモリ分割制御回路１１に送る。ＣＰＵ上位アドレス信号１０２は、メモリ分割制御回路１１から共有メモリ１０に送られるメモリアドレス信号の上位ビットを構成するメモリ上位アドレス信号１０１として使用される。アドレス優先信号１０３は、メモリ上位アドレス信号１０１としてＣＰＵ上位アドレス信号１０２が有効であるか無効であるかを指定する。アドレス優先信号１０３がＨレベルの場合はＣＰＵ上位アドレス信号１０２が有効、Ｌレベルの場合は無効である。
【００２２】
ＰＤＣ通信部２は、ＰＤＣ無線部３０、ＰＤＣ通信用ＣＰＵ３１及び制御信号線３００から構成されている。制御信号線３００は、ＰＤＣ無線部３０とＰＤＣ通信用ＣＰＵ３１との間でＰＤＣ無線部制御信号を送受する。
【００２３】
ＰＤＣ無線部３０は、ＰＤＣ通信用ＣＰＵ３１から制御信号線３００を介して受け取ったＰＤＣ無線部制御信号を、ＰＤＣ通信方式に従って変調し、図示しないアンテナから空中に放出する。また、空中から図示しないアンテナで受信した信号を、ＰＤＣ通信方式に従って復調することにより得られたＰＤＣ無線部制御信号を、制御信号線３００を介してＰＤＣ通信用ＣＰＵ３１に送る。
【００２４】
ＰＤＣ通信用ＣＰＵ３１は、主制御用ＣＰＵ１２からの指示に従って、共有メモリ１０を参照しながら、ＰＤＣ通信方式による通信を行うための処理を実行する。このＰＤＣ通信用ＣＰＵ３１による処理の詳細は後述する。
【００２５】
上記Ｗ−ＣＤＭＡ通信用ＣＰＵ２１、ＰＤＣ通信用ＣＰＵ３１及び共有メモリ１０の間は共有メモリバス１００で接続されている。この共有メモリバス１００は、共有メモリ１０に送るメモリアドレスの下位ビットを構成するメモリ下位アドレス信号、データ信号及び共有メモリ１０を制御するための制御信号を送受する信号線から構成されている。
【００２６】
Ｗ−ＣＤＭＡ通信用ＣＰＵ２１と共有メモリバス１００との接続部は、第１トライステートバッファ２２から構成されている。ＰＤＣ通信用ＣＰＵ３１と共有メモリバス１００との接続部は、第２トライステートバッファ３２から構成されている。これら第１トライステートバッファ２２及び第２トライステートバッファ３２は、主制御用ＣＰＵ１２からのバス有効信号１０４に従って、排他的にイネーブルにされる。
【００２７】
具体的には、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１が動作する場合は、バス有効信号１０４が高レベル（以下、「Ｈレベル」という）にされることにより、第１トライステートバッファ２２がイネーブルにされ、第２トライステートバッファ３２はハイインピーダンス状態にされる。これにより、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１だけが共有メモリ１０を使用可能になる。一方、ＰＤＣ通信用ＣＰＵ３１が動作する場合は、バス有効信号１０４が低レベル（以下、「Ｌレベル」という）にされることにより第２トライステートバッファ３２がイネーブルにされ、第１トライステートバッファ２２はハイインピーダンス状態にされる。これにより、ＰＤＣ通信用ＣＰＵ３１だけが共有メモリ１０を使用可能になる。
【００２８】
主制御用ＣＰＵ１２は、システム制御バス１０５によって、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１とＰＤＣ通信用ＣＰＵ３１とに接続されている。主制御用ＣＰＵ１２は、このシステム制御バス１０５を使用して、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１とＰＤＣ通信用ＣＰＵ３１とを排他的に動作させる。
【００２９】
また、主制御用ＣＰＵ１２は、バス有効信号１０４を、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１、メモリ分割制御回路１１及びインバータ１３に送る。インバータ１３は、受け取ったバス有効信号１０４を反転してＰＤＣ通信用ＣＰＵ３１に送る。これにより、第１トライステートバッファ２２と第２トライステートバッファ３２が排他的にイネーブルになるように制御される。
【００３０】
共有メモリ１０は、ＲＯＭ部及びＲＡＭ部から構成されている。この共有メモリ１０には、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１又はＰＤＣ通信用ＣＰＵ３１から共有メモリバス１００を介してメモリ下位アドレス信号が送られる。また、メモリ分割制御回路１１から、メモリ分割に使用するメモリ上位アドレス信号１０１が送られる。
【００３１】
メモリ分割制御回路１１は、主制御用ＣＰＵ１２からのバス有効信号１０４、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１からのＣＰＵ上位アドレス信号１０２及びアドレス優先信号１０３に基づいてメモリ上位アドレス信号を生成し、共有メモリ１０に送る。
【００３２】
具体的には、メモリ分割制御回路１１は、アドレス優先信号１０３によってＣＰＵ上位アドレス信号１０２の無効が指定されている場合は、バス有効信号１０４に応じて、メモリ上位アドレス信号１０１を出力する。一方、アドレス優先信号１０３によってＣＰＵ上位アドレス信号１０２の有効が指定されている場合は、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１からのＣＰＵ上位アドレス信号１０２をメモリ上位アドレス信号１０１として出力する。この場合、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１から共有メモリ１０の全領域にアクセス可能になる。
【００３３】
次に、本発明の実施の形態に係る携帯型通信端末の動作を、図面を参照しながら説明する。
【００３４】
Ｗ−ＣＤＭＡ通信部１及びＰＤＣ通信部２の何れを有効（動作中）にするかは、例えば着呼に係る通信方式の種類に応じて決定される。Ｗ−ＣＤＭＡ通信部１で着呼が確認された場合、例えば割り込み信号によって主制御用ＣＰＵ１２が呼び出され、Ｗ−ＣＤＭＡ通信部１が有効にされていなければそれを有効にする処理が実行される。同様に、ＰＤＣ通信部２で着呼が確認された場合、例えば割り込み信号によって主制御用ＣＰＵ１２が呼び出され、ＰＤＣ通信部２が有効にされていなければそれを有効にする処理が実行される。
【００３５】
具体的な例として、Ｗ−ＣＤＭＡ通信部１が有効にされている状態から、ＰＤＣ通信部２が有効な状態に切り替えられる場合の動作を、図２〜図５を参照しながら説明する。
【００３６】
図２は、Ｗ−ＣＤＭＡ通信部１が有効な状態から、ＰＤＣ通信部２が有効な状態に切り替えられる場合の動作を示すフローチャートである。
【００３７】
先ず、Ｗ−ＣＤＭＡ通信部１が有効、つまり動作中であるものとする（ステップＳ１０）。この場合、主制御用ＣＰＵ１２は、バス有効信号１０４としてＨレベルを出力している。従って、第１トライステートバッファ２２がイネーブルにされ、第２トライステートバッファ３２はハイインピーダンス状態にされており、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１だけが共有メモリ１０を使用可能になっている。このときアドレス優先信号１０３はＬレベル（通常の状態）であり、メモリ分割制御回路１１は、バス有効信号１０４がＨレベルであることによりメモリ上位アドレス信号１０１としてＬレベルを出力する。
【００３８】
この状態において、主制御用ＣＰＵ１２は、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１に対し、システム制御バス１０５を介して、Ｗ−ＣＤＭＡ通信部停止要求を送る（ステップＳ１１）。その後、主制御用ＣＰＵ１２は、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１からＷ−ＣＤＭＡ通信部停止要求を受け取った旨を表すＡＣＫによる応答があるかどうかを調べながら待機する（ステップＳ１２）。主制御用ＣＰＵ１２からのＷ−ＣＤＭＡ通信部停止要求を受け取ったＷ−ＣＤＭＡ通信用ＣＰＵ２１は、Ｗ−ＣＤＭＡ無線部２０の動作を停止させ、主制御用ＣＰＵ１２に対してシステム制御バス１０５を介して、ＡＣＫを送ることにより返答を行なう。
【００３９】
主制御用ＣＰＵ１２は、上記ステップＳ１２において、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１からＡＣＫを受け取ったことを判断すると、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１に対し、システム制御バス１０５を介して、該Ｗ−ＣＤＭＡ通信用ＣＰＵ２１をスリープ状態にするためのＣＰＵスリープ要求を送る（ステップＳ１３）。これにより、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１は直ちにスリープ状態に入り、その動作を停止する。
【００４０】
次いで、主制御用ＣＰＵ１２は、バス有効信号１０４をＨレベルからＬレベルに変更する（ステップＳ１４）。これにより、Ｗ−ＣＤＭＡ通信部１が有効な状態からＰＤＣ通信部２が有効な状態に切り替わる。このときの各信号の変化を図３のタイミングチャートに示す。即ち、図３（Ａ）に示すように、バス有効信号１０４がＨレベルからＬレベルに変化すると、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１と共有メモリバス１００とを接続する第１トライステートバッファ２２は、図３（Ｅ）に示すように、ハイインピーダンス状態になり、ＰＤＣ通信用ＣＰＵ３１と共有メモリバス１００とを接続する第２トライステートバッファ３２は、図３（Ｆ）に示すように、イネーブルにされる。これにより、ＰＤＣ通信用ＣＰＵ３１は、共有メモリバス１００を介して、共有メモリ１０にアクセスできる状態になる。
【００４１】
また、図３（Ｃ）に示すように、ＣＰＵ上位アドレス信号１０２はハイインピーダンス状態になる。このときアドレス優先信号１０３は、また、図３（Ｄ）に示すように、Ｌレベルのままであるので、メモリ分割制御回路１１は、バス有効信号１０４がＬレベルにされたことにより、図３（Ｂ）に示すように、メモリ上位アドレス信号１０１をＬレベルからＨレベルに変化させる。
【００４２】
次いで、主制御用ＣＰＵ１２は、ＰＤＣ通信用ＣＰＵ３１をアクティブ状態にするために、システム制御バス１０５を介して、ＣＰＵウェイクアップ要求を送る（ステップＳ１５）。これにより、ＰＤＣ通信用ＣＰＵ３１は直ちに有効な状態になり、その動作を開始する。次いで、主制御用ＣＰＵ１２は、ＰＤＣ通信用ＣＰＵ３１に対し、システム制御バス１０５を介して、ＰＤＣ通信部起動要求の要求を送る（ステップＳ１６）。
【００４３】
その後、主制御用ＣＰＵ１２は、ＰＤＣ通信用ＣＰＵ３１からＰＤＣ通信部起動要求を受け取った旨を表すＡＣＫによる応答があるかどうかを調べながら待機する（ステップＳ１７）。ＰＤＣ通信用ＣＰＵ３１は、ＰＤＣ通信部起動要求に応答してＰＤＣ無線部３０を起動し、主制御用ＣＰＵ１２に対してＡＣＫを送る。その後、ＰＤＣ通信部２は動作中になる（ステップＳ１８）。一方、ＡＣＫを受け取った主制御用ＣＰＵ１２は、ＰＤＣ通信部２が有効（動作中）であることを認識し、次にＷ−ＣＤＭＡ通信部１で着呼が確認される場合に備える。
【００４４】
図４及び図５は、上述したように、Ｗ−ＣＤＭＡ通信部１とＰＤＣ通信部２とが排他的に動作する場合の共有メモリ１０の割当状態を示す図である。Ｗ−ＣＤＭＡ通信部１が有効な状態では、メモリ上位アドレス信号１０１がＬレベルにされるので、図４に示すように、共有メモリ１０の下半分の領域がＷ−ＣＤＭＡ通信用ＣＰＵ２１に割り当てられた領域になる。この場合、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１が、共有メモリ１０の上半分の領域にアクセスしようとしても下半分の領域が物理的にアクセスされるので、Ｗ−ＣＤＭＡ通信部１は、ＰＤＣ通信用ＣＰＵ３１に割り当てられた領域にアクセスできない。
【００４５】
一方、ＰＤＣ通信部２が有効な状態では、メモリ上位アドレス信号１０１がＨレベルにされるので、図５に示すように、共有メモリ１０の上半分の領域がＰＤＣ通信用ＣＰＵ３１に割り当てられた領域になる。この場合、ＰＤＣ通信用ＣＰＵ３１が、共有メモリ１０の下半分の領域にアクセスしようとしても上半分の領域が物理的にアクセスされるので、ＰＤＣ通信部２は、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１に割り当てられた領域にアクセスできない。
【００４６】
次に、共有メモリ１０のＲＯＭに格納されているソフトウェアを変更する場合の動作を、図６に示したフローチャート及び図７に示したタイミングチャートを参照しながら説明する。
【００４７】
ソフトウェア変更時は、主制御用ＣＰＵ１２は、ソフトウェア変更モード起動を行なうことによりＷ−ＣＤＭＡ通信用ＣＰＵ２１を有効にする（ステップＳ２０）。このとき、Ｗ−ＣＤＭＡ無線部２０は停止状態にされる。Ｗ−ＣＤＭＡ通信用ＣＰＵ２１は、ソフトウェア変更モード起動が行われることによりアドレス優先信号１０３をＬレベルからＨレベルにする（ステップＳ２１）。これにより、メモリ上位アドレス信号１０１にはＣＰＵ上位アドレス信号１０２が出力され、共有メモリ１０の全領域がＷ−ＣＤＭＡ通信用ＣＰＵ２１からアクセス可能になる。
【００４８】
この状態でソフトウェアの変更が行われる（ステップＳ２２）。その後、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１は、アドレス優先信号１０３をＨレベルからＬレベルに変更する（ステップＳ２３）。これにより、ソフトウェア変更モードが終了し（ステップＳ２４）、Ｗ−ＣＤＭＡ通信部１とＰＤＣ通信部２とが排他的に動作する状態に戻る。
【００４９】
図７は、Ｗ−ＣＤＭＡ通信部１とＰＤＣ通信部２とが排他的に動作する状態からソフトウェア変更モード起動状態に切り替わる場合の各信号の変化を示すタイミングチャートである。ソフトウェア変更モード起動状態では、図７（Ｄ）に示すように、アドレス優先信号１０３はＬレベルである。また、図７（Ｂ）に示すメモリ上位アドレス信号１０１は、図７（Ａ）に示すバス有効信号１０４がＨレベルであることにより、Ｌレベルになっている。図７（Ｄ）に示すように、アドレス優先信号１０３がＬレベルからＨレベルに変化すると、図７（Ｂ）に示すように、メモリ上位アドレス信号１０１として、図７（Ｃ）に示すＣＰＵ上位アドレス信号１０２が出力される。
【００５０】
以上説明したように、本発明の実施の形態に係る携帯型通信端末によれば、Ｗ−ＣＤＭＡ通信部１とＰＤＣ通信部２とが排他的に動作する場合に、主制御用ＣＰＵ１２から出力されるバス有効信号１０４によって、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１の第１トライステートバッファ２２とＰＤＣ通信用ＣＰＵ３１の第２トライステートバッファ３２とが排他的にハイインピーダンス状態にされることにより、Ｗ−ＣＤＭＡ通信部１及びＰＤＣ通信部２の何れか一方のみが共有メモリ１０にアクセスできるように制御される。その結果、外部にＣＰＵ切り替え用のアービタ回路及びバスの切り替え用の回路が不要になり、簡単にメモリを共有することができ、部品数や実装面積を削減できる。
【００５１】
特に上述した実施の形態のように、Ｗ−ＣＤＭＡ通信部１とＰＤＣ通信部２といった２つの通信方式を有する携帯型通信端末の場合は、メモリ分割制御回路を簡単な論理回路で実現できる。
【００５２】
また、上述した実施の形態に係る携帯型通信端末では、バス有効信号１０４に対応してメモリ上位アドレス信号が変更されるので、１つの共有メモリ１０の領域を２つのＣＰＵで分割して使用できる。しかも、アドレス優先信号１０３を使用することにより、共有メモリ１０の全領域をＷ−ＣＤＭＡ通信用ＣＰＵ２１からアクセスすることが可能になり、ソフトウェアの変更が容易になる。
【００５３】
なお、上述した実施の形態に係る携帯型通信端末では、Ｗ−ＣＤＭＡ通信用ＣＰＵ２１がアドレス優先信号１０３及びＣＰＵ上位アドレス信号１０２をメモリ分割制御回路１１に供給するように構成したが、図８に示すように、ＰＤＣ通信用ＣＰＵ３１がアドレス優先信号１０３及びＣＰＵ上位アドレス信号１０２をメモリ分割制御回路１１に供給するように変形することができる。この変形例に係る携帯型通信端末の動作は、アドレス優先信号１０３及びＣＰＵ上位アドレス信号１０２をＰＤＣ通信用ＣＰＵ３１が出力することを除けば、上述した実施の形態に係る携帯型通信端末の動作と同じである。
【００５４】
また、上述した実施の形態に係る携帯型通信端末では、Ｗ−ＣＤＭＡ通信部１とＰＤＣ通信部２といった２つの通信方式で通信するように構成されているが、上記以外の通信方式で通信するように構成することができる。また、通信方式の数も２つに限らず、３つ以上の通信方式で通信するように構成することができる。また、共有メモリ１０の分割についてはメモリ上位アドレス信号１０３を使用せずに複数のＣＰＵが共有メモリ１０の全領域にアクセスできるように構成することもできる。
【００５５】
【発明の効果】
以上詳細に説明したように、本発明によれば、簡単な構成によって複数の通信方式による通信を行うための処理を実行する複数のＣＰＵでメモリを共有でき、また、メモリの全内容を容易に変更できる携帯型通信端末及びそのメモリの共有方法を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る携帯型通信端末の構成を示すブロック図である。
【図２】本発明の実施の形態に係る携帯型通信端末の動作を説明するためのフローチャートである。
【図３】本発明の実施の形態に係る携帯型通信端末の動作を説明するためのタイミングチャートである。
【図４】本発明の実施の形態に係る携帯型通信端末において、Ｗ−ＣＤＭＡ通信部が有効な状態における共有メモリの割当状態を示す図である。
【図５】本発明の実施の形態に係る携帯型通信端末において、ＰＤＣ通信部が有効な状態における共有メモリの割当状態を示す図である。
【図６】本発明の実施の形態に係る携帯型通信端末において、ソフトウェアを変更する場合の動作を説明するためのフローチャートである。
【図７】本発明の実施の形態に係る携帯型通信端末において、ソフトウェアを変更する場合の動作を説明するためのタイミングチャートである。
【図８】本発明の実施の形態に係る携帯型通信端末の変形例の構成を示すブロック図である。
【符号の説明】
１　Ｗ−ＣＤＭＡ通信部
２　ＰＤＣ通信部
１０　共有メモリ
１１　メモリ分割制御回路
１２　主制御用ＣＰＵ
１３　インバータ
２０　Ｗ−ＣＤＭＡ無線部
２１　Ｗ−ＣＤＭＡ通信用ＣＰＵ
２２　第１トライステートバッファ
３０　ＰＤＣ無線部
３１　ＰＤＣ通信用ＣＰＵ
３２　第２トライステートバッファ
１００　共有メモリバス
１０１　メモリ上位アドレス信号
１０２　ＣＰＵ上位アドレス信号
１０３　アドレス優先信号
１０４　バス有効信号
１０５　システム制御バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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