(57)【要約】【課題】周辺回路トランジスタの高密度化を可能とする半導体記憶装置とその製造方法を提供する。【解決手段】半導体基板１０に、隣接するメモリセルがソース、ドレイン拡散層１６を共有し各メモリセルが電荷蓄積層を有するゲート部を備えたＮＡＮＤセルアレイと周辺回路トランジスタが形成された半導体記憶装置において、ＮＡＮＤセルアレイのゲート部ＳＧ，ＣＧ及び周辺回路トランジスタのゲート電極１７ｂは、同じ電極材料膜をパターニングして形成され、ＮＡＮＤセルアレイのゲート部ＳＧ，ＣＧ間はシリコン酸化膜２１ａ，２１ｂにより埋め込まれており、周辺回路トランジスタのゲート電極１７ｂ側面はシリコン酸化膜２１ｂにより覆われている。【選択図】　図４
2004006433.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、隣接するメモリセルがソース、ドレイン拡散層を共有し各メモリセルが電荷蓄積層を有するゲート部を備えたＮＡＮＤセルアレイと周辺回路トランジスタが形成された半導体記憶装置において、
前記ＮＡＮＤセルアレイのゲート部間は第１及び第２の絶縁膜により埋め込まれており、
前記周辺回路トランジスタのゲート電極側面は前記第２の絶縁膜により覆われている
ことを特徴とする半導体記憶装置。
【請求項２】
前記ＮＡＮＤセルアレイのゲート部及び周辺回路のゲート電極は第３の絶縁膜で覆われた状態でバターニングされ、
前記ＮＡＮＤセルアレイの配線コンタクト部は前記第１及び第２の絶縁膜が選択的に除去されており且つ、
前記配線コンタクト部の側面及び前記周辺回路トランジスタの前記第２の絶縁膜で覆われたゲート電極側面が第４の絶縁膜で覆われている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第４の絶縁膜は、前記ＮＡＮＤセルアレイのゲート部の間を覆うように残されている
ことを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記第１及び第２の絶縁膜はシリコン酸化膜であり、前記第３及び第４の絶縁膜はシリコン窒化膜である
ことを特徴とする請求項２又は３記載の半導体記憶装置。
【請求項５】
前記ＮＡＮＤセルアレイのゲート部は、第１層多結晶シリコン膜からなる電荷蓄積層としての浮遊ゲートと、この浮遊ゲートにゲート間絶縁膜を介して積層された第２層多結晶シリコン膜からなる制御ゲートを備えて構成され、前記周辺回路のゲート電極は、前記第１及び第２の多結晶シリコン膜の積層膜により形成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
半導体基板に素子分離絶縁膜を形成する工程と、
前記半導体基板に、隣接するメモリセルがソース、ドレイン拡散層を共有するＮＡＮＤセルユニットの電荷蓄積層を有するゲート部及び周辺回路のゲート電極を形成する工程と、
前記ＮＡＮＤセルユニットが配列されたセルアレイの領域及び周辺回路の領域を覆うように第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜のうち、前記周辺回路の領域を覆う部分を除去する工程と、
前記セルアレイ及び周辺回路の領域を覆って前記ＮＡＮＤセルユニットの各ゲート部間を埋め込むように第２の絶縁膜を堆積する工程と、
前記周辺回路のソース及びドレイン拡散層を形成する工程と、
を有することを特徴とする半導体記憶装置の製造方法。
【請求項７】
前記ＮＡＮＤセルユニットのゲート部及び周辺回路のゲート電極は第３の絶縁膜で覆われた状態でパターニングされ、
前記第２の絶縁膜を堆積した後、前記ＮＡＮＤセルユニットの配線コンタクト部の第１及び第２の絶縁膜を除去する工程と、前記セルアレイ及び周辺回路の領域を覆う第４の絶縁膜を堆積する工程とを有し、
前記周辺回路のソース及びドレイン拡散層を形成する工程は、前記第２の絶縁膜を堆積した後、または前記第４の絶縁膜を堆積した後にイオン注入により行うことを特徴とする請求項６記載の半導体記憶装置の製造方法。
【請求項８】
前記第４の絶縁膜を、前記配線コンタクト部の側面及び前記周辺回路の領域の前記第２の絶縁膜で覆われたゲート電極の側面に残して除去する工程を有する
ことを特徴とする請求項７記載の半導体記憶装置の製造方法。
【請求項９】
前記ＮＡＮＤセルユニットのゲート部及び周辺回路のゲート電極は第３の絶縁膜で覆われた状態でパターニングされ、
前記第２の絶縁膜を堆積した後、前記第１及び第２の絶縁膜を、前記第３の絶縁膜が露出するまでエッチングする工程と、前記ＮＡＮＤセルユニットの配線コンタクト部の第１及び第２の絶縁膜を除去する工程と、前記セルアレイ及び周辺回路の領域を覆う第４の絶縁膜を堆積する工程とを有し、
前記周辺回路のソース及びドレイン拡散層を形成する工程は、前記第２の絶縁膜を堆積した後、または前記第４の絶縁膜を堆積した後にイオン注入により行うことを特徴とする請求項６記載の半導体記憶装置の製造方法。
【請求項１０】
前記第１及び第２の絶縁膜はシリコン酸化膜であり、前記第３及び第４の絶縁膜はシリコン窒化膜である
ことを特徴とする請求項７乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記ＮＡＮＤセルユニットのゲート部は、第１層多結晶シリコン膜からなる電荷蓄積層としての浮遊ゲートと、この浮遊ゲートにゲート間絶縁膜を介して積層された第２層多結晶シリコン膜からなる制御ゲートを備えて構成され、前記周辺回路のゲート電極は、前記第１及び第２の多結晶シリコン膜の積層膜により形成されるものであって、
前記素子分離絶縁膜の形成工程は、前記第１層多結晶シリコン膜を堆積した後、前記第１層多結晶シリコン膜から前記半導体基板の所定深さまでエッチングして素子分離溝を形成する工程と、形成された前記素子分離溝に素子分離絶縁膜を埋め込む工程とを有し、
前記ＮＡＮＤセルユニットのゲート部及び周辺回路のゲート電極を形成する工程は、前記浮遊ゲート上にゲート間絶縁膜を形成して、前記第２層多結晶シリコン膜を堆積し、これらの第１及び第２の多結晶シリコン膜をエッチングして、前記メモリセルの浮遊ゲートと制御ゲートの積層構造及び前記周辺回路のゲート電極を形成するものである
ことを特徴とする請求項６記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＮＡＮＤセルアレイを用いた半導体記憶装置とその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリとして、電気的にデータの書き換えを可能としたＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのメモリセルには通常、電荷蓄積層としての浮遊ゲートと制御ゲートを積層した積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
ＥＥＰＲＯＭのなかで大容量化に最も適したものとして、ＮＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数のメモリセルが隣接するもの同士でソース、ドレイン拡散層を共有する形で直列接続されたＮＡＮＤセルユニットが構成され、複数のＮＡＮＤセルユニットが配列されてＮＡＮＤセルアレイが構成される。各ＮＡＮＤセルユニットの両端部はそれぞれ選択ゲートトランジスタを介してビット線及び共通ソース線に接続される。
【０００４】
浮遊ゲートは各メモリセル毎に分離されるが、制御ゲートは一方向に並ぶメモリセルに共通のワード線（制御ゲート線）として連続的にパターン形成される。選択ゲートトランジスタのゲート電極も同様に、選択ゲート線としてワード線と並行して配設される。ＮＡＮＤセルユニットのドレイン側選択ゲートトランジスタの拡散層には、ワード線と交差して配設されるビット線が接続される。ＮＡＮＤセルユニットのソース側選択ゲートトランジスタの拡散層には、共通ソース線が接続される。
【０００５】
【発明が解決しようとする課題】
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ＮＡＮＤセルアレイのゲート部と周辺回路のトランジスタのゲート電極を共通プロセスで形成することは、既に提案されている。また、ＮＡＮＤセルユニットの各メモリセルのゲート部間を絶縁膜で埋め込みＮＡＮＤセルユニットの領域をシリコン窒化膜等の保護膜で覆われた状態とする技術も提案されている。
【０００６】
しかし従来技術では、ＮＡＮＤ型ＥＥＰＲＯＭの大容量化と高機能化に伴い、周辺回路トランジスタのサイズ／スペースが小さくなると幾つかの問題が生じる。具体的に図１７を用いて説明する。図１７は、ＮＡＮＤセルユニットの領域（セレアレイ領域）と周辺回路領域について、共通プロセスで素子の主要部が形成された状態を示している。ＮＡＮＤセルユニットのメモリセルのゲート部は、シリコン基板１上にトンネル絶縁膜を介して形成された浮遊ゲート２と、この上にゲート間絶縁膜を介して形成された制御ゲート４の積層構造を有する。このゲート部は、シリコン窒化膜４で覆われた状態でパターン形成される。周辺回路のゲート電極５は、ＮＡＮＤセルユニットの浮遊ゲート２と制御ゲート３を構成する二層多結晶シリコン膜の積層構造を有し、やはりシリコン窒化膜４で覆われた状態にパターニングされる。
【０００７】
ＮＡＮＤセルユニット側では、ゲート部をパターニングした後、イオン注入を行ってソース、ドレイン拡散層６が形成される。その後ＮＡＮＤセルユニットのゲート部間は、第１のシリコン酸化膜７ａと第２のシリコン酸化膜７ｂを堆積して、ほぼ平坦に埋め込まれる。周辺回路ではセルアレイ側と同時に第１及び第２のシリコン酸化膜７ａ，７ｂが堆積され、その後にイオン注入を行うことによって、ソース及びドレイン拡散層８が形成される。
【０００８】
ところが、周辺回路のゲート電極側面に二層のシリコン酸化膜７ａ，７ｂが形成された状態では、図１７に示したように、イオン注入により形成されるソース、ドレイン拡散層８がゲート電極５と重ならないオフセット・ゲートになる可能性がある。また、ゲート電極間隔が小さくなると、そのゲート電極間に拡散層を形成すること自体が難しくなり、同時に配線コンタクトをとることも難しくなる。
【０００９】
オフセット・ゲートにならないようにするためには、例えばセルアレイ側のソース、ドレイン拡散層６と同様に、シリコン酸化膜７ａ，７ｂを堆積する前にイオン注入を行って、低濃度のソース、ドレイン拡散層を形成することが考えられる。しかしその場合にも、高濃度のソース、ドレイン拡散層を形成し、配線コンタクトを形成することが難しいことは変わらない。
【００１０】
また、周辺回路のトランジスタは、ソース、ドレイン拡散層形成の工程と前後して、しきい値制御のため、斜めイオン注入を利用したチャネルイオン注入を必要とする場合がある。ゲート電極間隔が狭くなり且つ、図１７に示すように二層のシリコン酸化膜７ａ，７ｂがゲート電極側面に形成された状態では、その様なチャネルイオン注入も困難になる。
【００１１】
この発明は、上記事情を考慮してなされたもので、周辺回路トランジスタの高密度化を可能とする半導体記憶装置とその製造方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】
この発明は、半導体基板に、隣接するメモリセルがソース、ドレイン拡散層を共有し各メモリセルが電荷蓄積層を有するゲート部を備えたＮＡＮＤセルアレイと周辺回路トランジスタが形成された半導体記憶装置において、前記ＮＡＮＤセルアレイのゲート部間は第１及び第２の絶縁膜により埋め込まれており、前記周辺回路トランジスタのゲート電極側面は前記第２の絶縁膜により覆われていることを特徴とする。
【００１３】
この発明によると、ＮＡＮＤセルユニットとほぼ共通のプロセスで形成される周辺回路トランジスタを、その性能を損なうことなく、微小間隔で形成することが可能になる。
【００１４】
この発明においてより具体的には、ＮＡＮＤセルアレイのゲート部及び周辺回路のゲート電極は、第３の絶縁膜で覆われた状態でパターニングされる。そして、ＮＡＮＤセルアレイの配線コンタクト部は第１及び第２の絶縁膜が選択的に除去されており且つ、配線コンタクト部の側面及び周辺回路トランジスタの第２の絶縁膜で覆われたゲート電極側面が第４の絶縁膜で覆われているものとする。
また、第４の絶縁膜は、好ましくは、ＮＡＮＤセルアレイのゲート部の間を覆って残されるようにする。
【００１５】
この発明による半導体記憶装置の製造方法は、半導体基板に素子分離絶縁膜を形成する工程と、前記半導体基板に、隣接するメモリセルがソース、ドレイン拡散層を共有するＮＡＮＤセルユニットの電荷蓄積層を有するゲート部及び周辺回路のゲート電極を形成する工程と、前記ＮＡＮＤセルユニットが配列されたセルアレイの領域及び周辺回路の領域を覆うように第１の絶縁膜を堆積する工程と、前記第１の絶縁膜のうち、前記周辺回路の領域を覆う部分を除去する工程と、前記セルアレイ及び周辺回路の領域を覆って前記ＮＡＮＤセルユニットの各ゲート部間を埋め込むように第２の絶縁膜を堆積する工程と、前記周辺回路のソース及びドレイン拡散層を形成する工程と、
を有することを特徴とする。
【００１６】
この発明の製造方法において、より具体的には、ＮＡＮＤセルユニットのゲート部及び周辺回路のゲート電極は、第３の絶縁膜で覆われた状態でパターニングされる。そして、第２の絶縁膜を堆積した後、ＮＡＮＤセルユニットの配線コンタクト部の第１及び第２の絶縁膜を除去する工程と、セルアレイ及び周辺回路の領域を覆う第４の絶縁膜を堆積する工程とを有する。周辺回路のソース及びドレイン拡散層を形成する工程は、第２の絶縁膜を堆積した後、または第４の絶縁膜を堆積した後にイオン注入により行えばよい。
【００１７】
第４の絶縁膜は、配線コンタクト部の側面及び周辺回路の領域の第２の絶縁膜で覆われたゲート電極の側面に残して除去するようにしてもよい。更に、第２の絶縁膜を堆積した後、第１及び第２の絶縁膜を、第３の絶縁膜が露出するまでエッチングする工程と、ＮＡＮＤセルユニットの配線コンタクト部の第１及び第２の絶縁膜を除去する工程と、セルアレイ及び周辺回路の領域を覆う第４の絶縁膜を堆積する工程とを備えることもできる。この場合も、周辺回路のソース及びドレイン拡散層を形成する工程は、第２の絶縁膜を堆積した後、または第４の絶縁膜を堆積した後にイオン注入により行えばよい。
【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１Ａ，図１Ｂ〜図８は、一実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す断面図である。図１Ａ及び図２〜図８では、ＮＡＮＤセルアレイは、ビット線に沿った断面を示しており、図１Ｂは、図１Ａに対応する工程のワード線に沿った断面を示している。
【００１９】
図１Ａ及び図１Ｂは、シリコン基板１０に、ＮＡＮＤセルユニットのゲート部（メモリセルのゲート部ＣＧと、ビット線側及びソース側の選択ゲートトランジスタのゲート部ＳＧ）を形成し、周辺回路領域のゲート電極１７を形成した状態を示している。ＮＡＮＤセルユニットは、例えば１６個或いは３２個といった多数のメモリセルとその両端部に選択ゲートトランジスタを有するが、図１Ａではそのビット線コンタクト部の近傍のみを示している。
【００２０】
ここまでの工程を具体的に説明する。シリコン基板１０には、必要なウェル（ＮＡＮＤセルアレイ領域にはｐ型ウェル、周辺回路領域では、ｐチャネル，ｎチャネル領域にそれぞれ必要なウェル）を形成するが、これは省略してある。そしてシリコン基板１０の各素子領域に必要なゲート絶縁膜１１（メモリセルのトンネル絶縁膜１１ａ、選択ゲートトランジスタに必要なゲート絶縁膜１１ｂおよび周辺回路トランジスタに必要なゲート絶縁膜１１ｃ）を形成する。
【００２１】
その後、浮遊ゲート１２として用いられる第１層多結晶シリコン膜を堆積し、この上に図示しないシリコン窒化膜等のマスク膜を形成し、これらをエッチングして、素子分離溝１８を形成する。これにより、第１層多結晶シリコン膜は、素子形成領域のみに残るように、素子分離領域と自己整合されてパターン形成される。素子分離溝１８にはその後、素子分離絶縁膜としてシリコン酸化膜１９を埋め込む。シリコン酸化膜１９の埋め込み深さは、その上面が浮遊ゲート１２となる多結晶シリコン膜の膜厚の途中に位置するようにする。
【００２２】
更に第１層多結晶シリコン膜上のマスクを除去した後、ゲート間絶縁膜となるシリコン酸化膜（Ｏ）／シリコン窒化膜（Ｎ）／シリコン酸化膜（Ｏ）の積層絶縁膜１３を堆積する。この積層絶縁膜１３の不要部分、即ちセルアレイの選択ゲートトランジスタ領域及び周辺回路トランジスタ領域の部分をエッチングにより除去した後、制御ゲート１４となる第２層結晶シリコン膜とシリコン窒化膜１５を順次堆積する。なお積層絶縁膜１３の除去は、周辺回路領域についてはトランジスタ領域に限らず全面的に行ってもよい。次にこれらのシリコン窒化膜１５と二層の多結晶シリコン膜をＲＩＥにより順次エッチングして、ＮＡＮＤセルユニットの浮遊ゲート１２と制御ゲート１４を形成し、同時に選択ゲートトランジスタのゲート電極１７ａ及び周辺回路トランジスタのゲート電極１７ｂを形成する。選択ゲートトランジスタのゲート電極１７ａ及び周辺回路のゲート電極１７ｂは、二層多結晶シリコン膜の積層構造として形成される。
【００２３】
選択ゲートトランジスタのゲート電極１７ａ及びメモリセルの制御ゲート１４は、図１Ｂに示すように連続的にパターン形成されて、それぞれ選択ゲート線及びワード線となる。ＮＡＮＤセルアレイのゲート部ＳＧ，ＣＧ及び周辺回路のゲート電極１７ｂは、以上のようにシリコン窒化膜１５で覆われた状態にパターニングされる。その後、ＮＡＮＤセルアレイ領域にはイオン注入を行って、ソース及びドレイン拡散層１６を形成する。
【００２４】
この後、図２に示すように、ＮＡＮＤセルアレイ及び周辺回路の領域を覆う第１のシリコン酸化膜（第１の絶縁膜）２１ａを堆積する。そして、図３に示すように、第１の多結晶シリコン膜２１ａのうち、周辺回路領域の部分をエッチング除去する。続いて、図４に示すように、ビット線コンタクト部及び共通ソース線コンタクト部を除き、ＮＡＮＤセルアレイのゲート部ＳＧ，ＣＧ間を平坦に埋め込むように、基板全面を覆う第２のシリコン酸化膜（第２の絶縁膜）２１ｂを堆積する。このとき周辺回路領域では、第２のシリコン酸化膜２１ｂは、ゲート電極１７ｂの側面を覆うがゲート電極間ギャップは確保される。
【００２５】
この後、周辺回路領域では、イオン注入を行ってソース、ドレイン拡散層２２を形成する。図では、ｎチャネルＭＯＳトランジスタ領域のみ示しているが、ｐチャネル領域にはｐ型のソース、ドレイン拡散層を形成する。更に、この拡散層２２の形成と前後して、各トランジスタのしきし値調整のため、斜めイオン注入によるチャネルイオン注入を行う。
【００２６】
従来のように、周辺回路のゲート電極１７ｂの側面を二層のシリコン酸化膜２１ａ，２１ｂで覆った場合と異なり、この実施の形態では一層のシリコン酸化膜２１ｂで覆われているのみであり、オフセットのないソース、ドレイン拡散層２２が形成される。またゲート電極１７ｂの間のイオン注入スペースは十分に確保されているから、しきい値制御のための斜めイオン注入も容易である。
【００２７】
以上により素子形成工程が終わった後、図５に示すように、セルアレイ領域のビット線コンタクト部及び、図では示していないソース線コンタクト部のシリコン酸化膜２１ａ，２１ｂを選択エッチングする。続いて、図６に示すように、これらのコンタクト部に露出したゲート側壁を保護すべく、シリコン窒化膜２３を堆積する。シリコン窒化膜２３は、周辺回路のシリコン酸化膜２１ｂで覆われたゲート電極１７ｂの側面も形成される。
【００２８】
このシリコン窒化膜２３により、ＮＡＮＤセルアレイ及び周辺回路のメタル配線コンタクトの工程で配線とゲートの短絡を確実に防止することが可能になる。また、ＮＡＮＤセルアレイのコンタクト部では、２層のシリコン酸化膜２１ａ，２１ｂを除去してシリコン窒化膜２３を形成しているから、コンタクト径を大きく確保できる。
【００２９】
次に、ＢＰＳＧ等の層間絶縁膜２４を堆積し、図７に示すように、ＣＭＰ処理により、或いは熱処理による流動化により平坦化を行う。図７では、ＣＭＰの研磨をシリコン窒化膜１５が露出するまで行うことによって得られる状態を示している。
【００３０】
この後は通常の工程に従って、メタル配線を形成する。即ち、図８に示すように、層間絶縁膜２５を堆積し、この上にセルアレイ領域及び周辺回路領域のメタル配線２７ａ，２７ｂを形成する。図の例では、配線コンタクト部の層間絶縁膜２５には拡散層に接続されるコンタクトプラグ２６ａ，２６ｂが埋め込まれ、メタル配線２７ａ，２７ｂはダマシーン法で層間絶縁膜２５に埋め込まれて、コンタクトプラグ２６ａ，２６ｂを介して拡散層に接続される場合を示している。
【００３１】
この実施の形態によると、ＮＡＮＤセルアレイのゲート部間を第１及び第２のシリコン酸化膜で平坦に埋め込む工程で、周辺回路領域では、第１のシリコン酸化膜を除去している。従って、図４に示したように、周辺回路のソース、ドレイン拡散層形成工程では、ゲート電極１７ｂの側壁絶縁膜がそれほど厚く形成されないため、ゲート電極ピッチが狭くなっても、オフセットのないソース、ドレイン拡散層２２を形成することが可能になる。またソース、ドレイン拡散層２２に対するコンタクトも確実にとることができる。
【００３２】
なお、周辺回路のソース、ドレイン拡散層２２を形成するイオン注入工程は、図６に示したように、ゲート電極１７ｂの側壁にシリコン窒化膜２３を形成した後に行うこともできる。この場合、シリコン窒化膜２３とシリコン酸化膜２１ｂの厚みによっては、ゲート・オフセットになる可能性があるが、これを避けるためには例えば、ＮＡＮＤセルアレイへのソース、ドレイン拡散層形成工程と前後して、図１Ａの段階で周辺回路についても低濃度のソース、ドレイン拡散層を形成すればよい。そして、図６の段階でのイオン注入を高濃度にすれば、周辺回路トランジスタは、ＬＤＤ構造となる。
【００３３】
［実施の形態２］
実施の形態１では、図６の工程で形成したシリコン窒化膜２３が、配線コンタクト部の底部にそのまま残される。従って、コンタクト孔形成時に、シリコン酸化膜エッチングとシリコン窒化膜エッチングを行わなければならない。特に周辺回路領域では、コンタクト部の底部にシリコン酸化膜２１ｂとシリコン窒化膜２３の積層膜があるから、その後層間絶縁膜を形成した後のコンタクト孔形成には、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次エッチングする必要がある。従って、コンタクトが微細寸法で深くなると、エッチング残り等により低抵抗の配線コンタクトがとれなくなる可能性がある。また、図６の状態で周辺回路の拡散層形成を行う場合には、シリコン酸化膜２１ｂとシリコン窒化膜２３の積層膜を通してイオン注入しなければならず、イオン注入条件が厳しくなる。
【００３４】
これらの難点を解消するためには、図６で形成したシリコン窒化膜２３を、各ゲート部側壁のみに残して除去するようにすればよい。そのような実施の形態の製造工程を、図９〜図１１に示す。図１Ａ，１Ｂ〜図６までは先の実施の形態と同様である。この後、シリコン窒化膜２３をＲＩＥによりエッチングして、図９に示すように、セルアレイのコンタクト部及び周辺回路領域のゲート電極側壁のみに残す。
【００３５】
以下、先の実施の形態と同様にして、図１０に示すように層間絶縁膜２４を堆積して平坦化する。更に、図１１に示すように、層間絶縁膜２５を堆積し、メタル配線２７ａ，２７ｂを形成する。
この実施の形態によれば、セルアレイの配線コンタクト部及び周辺回路領域の拡散層上部にシリコン窒化膜がない状態となり、コンタクト形成が容易になる。また、図９の状態でイオン注入を行えば、周辺回路の拡散層形成も容易になる。
【００３６】
［実施の形態３］
次に、ＮＡＮＤセルアレイの領域がシリコン窒化膜で完全に覆われるようにした実施の形態を説明する。実施の形態１で説明した図１Ａ，図１Ｂ〜図４の同じ工程とする。即ち、実施の形態１と同様に、ＮＡＮＤセルアレイ領域は二層のシリコン酸化膜で覆い、周辺回路領域は二層のシリコン酸化膜のうち第２のシリコン酸化膜のみで覆った状態を得る。この後、シリコン酸化膜をＲＩＥによりエッチングして、図１２に示すように、シリコン窒化膜１５を露出させる。このとき、ＮＡＮＤセルアレイのゲート部の間には、二層のシリコン酸化膜２１ａ，２１ｂの窪みが形成される。図では、Ｖ字状の窪みが形成される様子を示しているが、エッチング条件によっては、Ｕ字状の窪みとなる。ＮＡＮＤセルアレイのコンタクト部及び周辺回路のゲート電極では、側壁のみにシリコン酸化膜が形成された状態となる。
【００３７】
以下、先の実施の形態１と同様の工程を経る。即ち、図１３に示すように、セルアレイ領域のビット線コンタクト部及び、図では示していないソース線コンタクト部のシリコン酸化膜２１ａ，２１ｂを選択エッチングする。続いて、図１４に示すように、これらのコンタクト部に露出したゲート側壁を保護すべく、シリコン窒化膜２３を堆積する。次に、ＢＰＳＧ等の層間絶縁膜２４を堆積し、図１５に示すように、ＣＭＰ処理により、或いは熱処理による流動化により平坦化を行う。図１５では、ＣＭＰの研磨をシリコン窒化膜１５が露出するまで行うことによって得られる状態を示している。
【００３８】
この状態では、ＮＡＮＤセルアレイの酸化膜エッチングにより形成された窪みにシリコン窒化膜２３が埋め込まれているために、ＮＡＮＤセルアレイ全体がシリコン窒化膜１５，２３により完全に覆われる。
【００３９】
この後は通常の工程に従って、メタル配線を形成する。即ち、図１６に示すように、層間絶縁膜２５を堆積し、この上にセルアレイ領域及び周辺回路領域のメタル配線２７ａ，２７ｂを形成する。図の例では、配線コンタクト部の層間絶縁膜２５には拡散層に接続されるコンタクトプラグ２６ａ，２６ｂが埋め込まれ、メタル配線２７ａ，２７ｂはダマシーン法で層間絶縁膜２５に埋め込まれて、コンタクトプラグ２６ａ，２６ｂを介して拡散層に接続される場合を示している。
【００４０】
以上のようにこの実施の形態によると、先の実施の形態の効果に加えて、ＮＡＮＤセルアレイ領域がシリコン窒化膜で完全に覆われるために、上部からのメモリセル領域への水素等の不純物拡散が抑えられ、メモリセル特性の劣化が抑えられるという効果が得られる。
【００４１】
【発明の効果】
以上述べたようにこの発明によれば、ＮＡＮＤセルユニットとほぼ共通のプロセスで形成される周辺回路トランジスタを、その性能を損なうことなく、微小間隔で形成することが可能になる。
【図面の簡単な説明】
【図１Ａ】この発明の実施の形態によるＮＡＮＤセル及び周辺回路トランジスタのゲート電極形成までの工程を説明するためのビット線に沿った断面図である。
【図１Ｂ】図１Ａ対応のワード線に沿った断面図である。
【図２】同実施の形態の第１層シリコン酸化膜堆積の工程を示す断面図である。
【図３】同実施の形態の周辺回路領域で第１層シリコン酸化膜を除去する工程の断面図である。
【図４】同実施の形態の第２層シリコン酸化膜堆積と周辺回路の拡散層形成の工程を示す断面図である。
【図５】同実施の形態のビット線コンタクト部のシリコン酸化膜エッチングの工程を示す断面図である。
【図６】同実施の形態のシリコン窒化膜堆積の工程を示す断面図である。
【図７】同実施の形態の平坦化工程を示す断面図である。
【図８】同実施の形態のメタル配線形成工程を示す断面図である。
【図９】他の実施の形態による図６対応工程後のシリコン窒化膜エッチング工程を示す断面図である。
【図１０】同実施の形態の平坦化工程（図７対応）を示す断面図である。
【図１１】同実施の形態のメタル配線形成工程（図９対応）を示す断面図である。
【図１２】他の実施の形態による図４対応工程後のシリコン酸化膜エッチング工程を示す断面図である。
【図１３】同実施の形態のビット線コンタクト部のシリコン酸化膜エッチングの工程（図５対応）を示す断面図である。
【図１４】同実施の形態のシリコン窒化膜堆積の工程（図６対応）を示す断面図である。
【図１５】同実施の形態の平坦化工程（図７対応）を示す断面図である。
【図１６】同実施の形態のメタル配線形成工程（図８対応）を示す断面図である。
【図１７】従来のＮＡＮＤ型ＥＥＰＲＯＭの問題を説明するための断面図である。
【符号の説明】
１０…シリコン基板、１１ａ，１１ｂ，１１ｃ…ゲート絶縁膜、１２…浮遊ゲート、１３…ゲート間絶縁膜、１４…制御ゲート、１５…シリコン窒化膜、１６…ソース、ドレイン拡散層、１７ａ，１７ｂ…ゲート電極、１８…素子分離溝、１９…素子分離絶縁膜、２１ａ，２１ｂ…シリコン酸化膜、２３…シリコン窒化膜、２４，２５…層間絶縁膜、２６ａ，２６ｂ…コンタクトプラグ、２７ａ，２７ｂ…メタル配線。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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