(57)【要約】【課題】  化合物半導体層を利用して、高い耐圧とキャリア走行特性とを有するの能動素子を複数個共通の基板上に搭載する。【解決手段】  ＳｉＣ基板１０には、高濃度のｎ型ドープ層１２ａと、アンドープ１２ｂとを交互に積層してなる第１の活性領域１２と、高濃度のｐ型ドープ層１３ａとアンドープ層１３ｂとを交互に積層してなる第２の活性領域１３とが下方から順に設けられている。第１の活性領域１２の上には、ショットキーダイオード２０と、ｐＭＯＳＦＥＴ３０が設けられ、第２の活性領域１３の上には、ｎＭＯＳＦＥＴ４０と、キャパシタ５０と、インダクタ６０とが設けられている。ショットキーダイオード２０やＭＯＳＦＥＴ３０，４０は、δドープ層とアンドープ層との積層構造により、耐圧特性とキャリア走行特性とを有し、かつ、共通の基板上に集積化されている。【選択図】    図１
2004282091.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられた化合物半導体層と、
上記化合物半導体層の上に設けられ、キャリア走行領域として機能する少なくとも１つの第１の半導体層と、高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果によるキャリアの分布が可能な少なくとも１つの第２の半導体層とを交互に積層して構成される活性領域と、
上記活性領域の上に設けられた複数の能動素子と
を備えていることを特徴とする半導体デバイス。
【請求項２】
請求項１記載の半導体デバイスにおいて、
上記複数の能動素子は、上記第１の半導体層をゲート絶縁膜の直下方に有するＭＩＳＦＥＴを含むことを特徴とする半導体デバイス。
【請求項３】
請求項１記載の半導体デバイスにおいて、
上記活性領域として、上記第２の半導体層におけるキャリア用不純物が第１導電型不純物である第１の活性領域と、該第１の活性領域の上に形成され上記第２の半導体層におけるキャリア用不純物が第２導電型不純物である第２の活性領域とを有し、
上記第２の活性領域の一部が除去されて、上記第１の活性領域が基板の最上層に露出しており、
上記第１の活性領域が露出している部分には、第２導電型ＭＩＳＦＥＴが設けられている一方、上記第２の活性領域には、第１導電型ＭＩＳＦＥＴが設けられていることを特徴とする半導体デバイス。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体デバイスにおいて、
上記化合物半導体層は、ＳｉＣ層，ＧａＮ層，ＩｎＰ層，ＩｎＧａＡｓ層及びＩｎＧａＰＮ層から選ばれた１つの半導体層であることを特徴とする半導体デバイス。
【請求項５】
基板上に設けられたＳｉＣ層，ＧａＮ層，ＩｎＰ層，ＩｎＧａＡｓ層及びＩｎＧａＰＮ層から選ばれた１つの半導体層と、
上記半導体層の上に設けられたインダクタと
を備えていることを特徴とする半導体デバイス。
【請求項６】
請求項５記載の半導体デバイスにおいて、
上記半導体層は、キャリア走行領域として機能する少なくとも１つの第１の半導体層と、高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果によるキャリアの分布が可能な少なくとも１つの第２の半導体層とを交互に積層して構成されており、
上記半導体層の上に設けられた複数の能動素子をさらに備えていることを特徴とする半導体デバイス。
【請求項７】
請求項５又は６記載の半導体デバイスにおいて、
上記半導体層の上に設けられたＭＩＳＦＥＴを含むインバータ回路と、
上記半導体層の上に設けられたショットキーダイオードを含む整流回路と、
上記半導体層の上に設けられたキャパシタとをさらに備え、
蛍光ランプ装置の点灯回路として機能することを特徴とする半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば照明装置，空調機などの高電力消費電力型の機器に適した，高温下で高耐圧，大電流用に使用される半導体パワーデバイスに関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド，ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きい半導体であるため、高い絶縁耐圧を有し、また、高温においても安定な半導体であることから、ＳｉＣ基板を用いて形成される半導体デバイスは、次世代のパワーデバイスや高温動作デバイスへの応用が期待されている。一般に、パワーデバイスとは大電力の変換や制御を行うデバイスの総称であり、パワーダイオード，パワートランジスタなどと呼ばれている。そして、パワーデバイスの応用として、例えば掃除機，洗濯機，冷蔵庫，蛍光灯，空調機などの機器におけるインバータ制御部に配置されるトランジスタ，ダイオードなどがあり、今後もパワーデバイスの応用分野はさらに拡大するものと考えられる。
【０００３】
一般に、これらの用途のためには、複数個の半導体チップを用途，目的に応じて配線により接続し、一つのパッケージ内に納めてモジュール化する。例えば、基板上に用途に応じた回路を構成するように配線を形成しておいて、基板上に各半導体チップを取り付けることにより、半導体チップと配線とによって所望の回路を構成するのである。ここでは、半導体パワーデバイス回路の従来例として、ショットキーダイオードとＭＯＳ電界効果型トランジスタを用いた蛍光灯のインバータ回路について説明する。
【０００４】
図１８は、ＰＣＴ出願ＪＰ００／０２０５４号に開示されている従来の電球型蛍光ランプ装置２５０の構造を示す断面図である。同図に示すように、蛍光ランプ装置２５０は、３本の略Ｕ字型の発光管をブリッジにより連結して構成される蛍光ランプ２０１と、蛍光ランプ２０１を点灯させるための半導体チップなどの要素を含む点灯回路２０２と、点灯回路２０２を収納するカバー２０３と、カバー２０３の先端に取り付けられた口金２０４と、蛍光ランプ２０１を周囲を覆うグローブ２０５とを備えている。
【０００５】
図１９は、蛍光ランプ装置２５０中の点灯回路２０２の構成を示す電気回路図である。同図に示すように、点灯回路２０２には、ラインフィルタ回路２１２と、整流回路２１３と、電源平滑用コンデンサ２１４と、インバータ回路２１５と、チョークコイル２０７と、共振用コンデンサ２１６とを配置して構成されている。また、インバータ回路２１５は、インバータ駆動用ＩＣ２１７と、インバータ駆動用ＩＣ２１７によって駆動されるスイッチング素子であるＦＥＴ２０８，２０９と、インバータ用コンデンサ２１８とによって構成されている。蛍光ランプ２０１は共振用コンデンサ２１６と並列に配置されていて、蛍光ランプ２０１内の両端の電極２２１，２２２間に放電電流を流すことにより、蛍光が発光される構成となっている。
【０００６】
そして、この従来の蛍光ランプ装置２５０においては、各回路が個別の外付け部品として形成された後、回路基板２０６の表面２０６ａには、ラインフィルタ回路２１２，電源平滑用コンデンサ２１４，チョークコイル２０７，共振用コンデンサ２１６，インバータ用コンデンサ２１８などが配置され、回路基板２０６裏面２０６ｂには、整流回路２１３，インバータ駆動用ＩＣ２１７，ＦＥＴ２０８，２０９などが配置されている。つまり、整流回路２１３，インバータ駆動用ＩＣ２１７やインバータ回路２１５中のＦＥＴ２０８，２０９といった比較的耐熱性の低い部品は、発熱部品であるチョークコイル２０７などとは異なる面にかつ離れた位置に配置されている。
【０００７】
ここで、蛍光ランプ２０２の電極２２１，２２２に流れる電流はランプの輝度を確保するために大電流であるので、インバータ回路２１５内に配置されるＦＥＴ２０８，２０９としては、パワートランジスタであるｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴが使用される。また、整流回路２１３に配置されるダイオードとして、パワーダイオードが用いられている。このパワートランジスタ及びパワーダイオードを含むパワーデバイスの基本的機能は、５０／６０Ｈｚから例えば５０ｋＨｚに変換するＡＣ−ＤＣ−ＡＣコンバータになる。そして、このようなパワートランジスタやパワーダイオードとして、上述のようなＳｉＣ基板上に設けられたパワーデバイスがしばしば採用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の蛍光ランプ装置においては、以下のような不具合があった。
【０００９】
上記従来の蛍光ランプ装置２５０において、通常はトランジスタやダイオードを基板に取り付けるために半田などを用いる。しかし、この半田は高温下における耐久性がないことから、例えば多量の発熱が生じる蛍光灯の近くに配置することができず、蛍光灯システム全体の大きさが大型化してしまう。
【００１０】
また、点灯回路２０２は、個々の部品を回路基板２０６に搭載しこれらを互いに配線によって接続して形成されているが、耐熱性の弱い部品については高温になるのを回避するために、厳しい位置的な制約がある。その結果、各部品の位置関係を種々工夫しているものの、点灯回路２０２自体が大型にならざるを得ない。
【００１１】
ここで、上述のように、ＳｉＣ基板の高い耐熱性を利用して、ＳｉＣ基板上に設けられた半導体デバイスを点灯回路などの高温にさらされる機器内に配置することが考えられる。しかるに、従来のＳｉＣ基板上に設けられたパワートランジスタやパワーダイオードは、ディスクリートのデバイスであったために、点灯回路２０２自体が大型化するのを回避するのは困難であった。
【００１２】
本発明の目的は、耐熱性の高い化合物半導体基板上に能動素子，受動素子のうち少なくともいずれか一方を設ける手段を講ずることにより、使用温度、スペース上の制約などが過酷な条件下に配置するのに適した半導体デバイスを提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の半導体デバイスは、基板上に設けられた化合物半導体層と、上記化合物半導体層の上に設けられ、キャリア走行領域として機能する少なくとも１つの第１の半導体層と、高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果によるキャリアの分布が可能な少なくとも１つの第２の半導体層とを交互に積層して構成される活性領域と、上記活性領域の上に設けられた複数の能動素子とを備えている。
【００１４】
この構造により、能動素子がオン状態になるような電圧が印加されたときには、第２の半導体層内のキャリアが第１の半導体層にまで広がって活性領域全体にキャリアが分布する状態となる。そして、第１の半導体層における不純物濃度が低いことから、第１の半導体層における不純物イオン散乱は少なくなるために、活性領域上にＭＩＳＦＥＴやダイオードを設けたときには、特に高いキャリアの走行速度が得られる。しかも、活性領域における平均的な不純物濃度が低くないにも拘わらず、オフ状態では活性領域全体が空乏化され、活性領域にはキャリアが存在しなくなるので、不純物濃度の低い第１の半導体層によって耐圧が規定され、活性領域全体において高い耐圧値が得られることになる。
【００１５】
すなわち、化合物半導体層の上に集積化された高機能の能動素子が得られるので、例えば高温下で使用される場合にも、半田を用いることなく半導体デバイスを所望の部位に配置できる。したがって、機器内への半導体デバイスの配置の自由度が向上すると共に、半導体デバイスを利用した機器自体の小型化を図ることも可能となる。
【００１６】
上記複数の能動素子は、上記第１の半導体層をゲート絶縁膜の直下方に有するＭＩＳＦＥＴを含むことにより、第１の半導体層の不純物濃度が低いことから、ＭＩＳＦＥＴのゲート絶縁膜中やゲート絶縁膜−活性領域間の界面付近にトラップされる電荷の数も低減され、トラップされた電荷によるキャリアの走行への妨害作用が小さくなる。したがって、チャネル移動度がより高いＭＩＳＦＥＴを有する集積化された半導体デバイスが得られる。
【００１７】
上記活性領域として、上記第２の半導体層におけるキャリア用不純物が第１導電型不純物である第１の活性領域と、該第１の活性領域の上に形成され上記第２の半導体層におけるキャリア用不純物が第２導電型不純物である第２の活性領域とを有し、上記第２の活性領域の一部が除去されて、上記第１の活性領域が基板の最上層に露出しており、上記第１の活性領域が露出している部分には、第２導電型ＭＩＳＦＥＴが設けられている一方、上記第２の活性領域には、第１導電型ＭＩＳＦＥＴが設けられていることにより、ｐＭＯＳＦＥＴとｎＭＯＳＦＥＴとを備えたＣＭＯＳデバイスとして機能する半導体デバイスが得られる。
【００１８】
上記化合物半導体層をＳｉＣ層，ＧａＮ層，ＩｎＰ層，ＩｎＧａＡｓ層及びＩｎＧａＰＮ層から選ばれた１つの半導体層であるとすることにより、これらの化合物半導体層の特性を利用して特に高い耐熱性と高い耐圧性とを有する半導体デバイスが得られる。
【００１９】
本発明の第２の半導体デバイスは、基板上に設けられたＳｉＣ層，ＧａＮ層，ＩｎＰ層，ＩｎＧａＡｓ層及びＩｎＧａＰＮ層から選ばれた１つの半導体層と、上記半導体層の上に設けられたインダクタとを備えている。
【００２０】
これにより、ＳｉＣ層，ＧａＮ層，ＩｎＰ層，ＩｎＧａＡｓ層及びＩｎＧａＰＮ層の高い耐熱性と高い熱伝導率とを利用して、微細なパターンを有するインダクタを設けることが可能になり、狭い面積に大きなインダクタンスを有するインダクタを設けることが可能になる。
【００２１】
上記半導体層が、キャリア走行領域として機能する少なくとも１つの第１の半導体層と、高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く量子効果によるキャリアの分布が可能な少なくとも１つの第２の半導体層とを交互に積層して構成されており、上記半導体層の上に設けられた複数の能動素子をさらに備えることにより、上記第１の半導体デバイスをも半導体層の上に備えた高機能の半導体デバイスが得られる。
【００２２】
上記半導体層の上に設けられたＭＩＳＦＥＴを含む回路と、上記半導体層の活性領域の上に設けられたショットキーダイオードを含む整流回路と、上記半導体層の上に設けられたキャパシタとをさらに備え、蛍光ランプ装置の点灯回路として機能させることにより、きわめて小型化され、かつ、共通の基板上に集積化された半導体デバイスを、蛍光ランプの高温かつ狭い空間内に配置することが可能になる。
【発明の効果】
【００２３】
本発明の第１の半導体デバイスによれば、基板の化合物半導体層の上に、キャリア走行領域として機能する少なくとも１つの第１の半導体層と、高濃度のキャリア用不純物を含み量子効果によるキャリアの分布が可能な少なくとも１つの第２の半導体層とを交互に積層して構成される活性領域を設け、活性領域の上に複数の能動素子を設けたので、高いキ
ャリアの走行特性と耐圧性とを有する能動素子を共通の基板上に集積化してなる半導体デバイスの提供を図ることができる。
【００２４】
本発明の第２の半導体デバイスによれば、基板のＳｉＣ層やＩｎＧａＡｓ層の上にインダクタを設けたので、ＳｉＣ基板，ＩｎＰ基板又はＩｎＧａＰＮ基板の高い耐熱性と高い熱伝導率とを利用して、微細なパターンを有するインダクタを設けることが可能になり、狭い面積に大きなインダクタンスを有するインダクタの提供を図ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明のいくつかの実施形態について説明する。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態におけるＳｉＣ基板上にショットキーダイオード，ＭＯＳＦＥＴ，キャパシタ及びインダクタを集積してなる集積型の半導体デバイスの断面図である。
【００２７】
４Ｈ−ＳｉＣ基板であるＳｉＣ基板１０には、平均濃度が約１×１０17atoms・ｃｍ-3の窒素がドープされたｎ型の第１の活性領域１２と、平均濃度が約１×１０17atoms・ｃｍ-3のアルミニウムがドープされたｐ型の第２の活性領域１３とが下方から順に設けられており、上記第２の活性領域１３の一部が除去されて、基板上に第１の活性領域１２の一部が露出している。そして、各活性領域１２，１３を各素子毎に区画するための，トレンチにシリコン酸化膜を埋め込んでなる素子分離領域１１が設けられている。
【００２８】
ここで、図１の下方に拡大して示すように、第１の活性領域１２は、高濃度（例えば１×１０18atoms・ｃｍ-3）の窒素を含む厚みが約１０ｎｍのｎ型ドープ層１２ａと、アンドープの４Ｈ−ＳｉＣ単結晶からなる厚み約５０ｎｍのアンドープ層１２ｂとを交互に、各々２０層ずつ積層して構成されている。一方、第２の活性領域１３は、高濃度（例えば１×１０18atoms・ｃｍ-3）のアルミニウムを含む厚みが約１０ｎｍのｐ型ドープ層１３ａと、アンドープの４Ｈ−ＳｉＣ単結晶からなる厚み約５０ｎｍのアンドープ層１３ｂとを交互に、各々２０層ずつ積層して構成されている。そして、ｎ型ドープ層１２ａ，ｐ型ドープ層１３ａは、いずれも量子効果によるアンドープ層１２ｂ，１３ｂへのキャリアの浸みだしが可能な程度に薄く形成されている。
【００２９】
また、ＳｉＣ基板１０上のうち第１の活性領域１２が露出している部分の上には、ショットキーダイオード２０（整流素子）と、ｐＭＯＳＦＥＴ３０（スイッチング素子）とが設けられ、ＳｉＣ基板１０のうち第２の活性領域１３が最上部に存在する部分の上には、ｎＭＯＳＦＥＴ４０（スイッチング素子）と、キャパシタ５０（容量素子）と、インダクタ６０（誘導素子）とが設けられている。
【００３０】
上記ショットキーダイオード２０は、第１の活性領域１２にショットキー接触するニッケル（Ｎｉ）からなるショットキー電極２１と、第１の活性領域１２に高濃度の窒素（例えば約１×１０18atoms・ｃｍ-3）を注入して形成された電極引き出し層２２と、電極引き出し層２２にオーミックコンタクトするニッケル（Ｎｉ）からなるオーミック電極２３とを備えている。
【００３１】
上記ｐＭＯＳＦＥＴ３０は、第１の活性領域１２の上に形成されたＳｉＯ2からなるゲート絶縁膜３１と、ゲート絶縁膜３１の上に形成されたＮｉ合金膜からなるゲート電極３２と、第１の活性領域１２のうちゲート電極３２の両側方に位置する領域に濃度１×１０18ｃｍ-3のアルミニウムを注入して形成されたｐ型のソース領域３３ａ及びドレイン領域３３ｂと、ソース領域３３ａ及びドレイン領域４３ｂにそれぞれオーミックコンタクトす
るＮｉ合金膜からなるソース電極３４及びドレイン電極３５とを備えている。
【００３２】
上記ｎＭＯＳＦＥＴ４０は、第２の活性領域１３の上に形成されたＳｉＯ2からなるゲート絶縁膜４１と、ゲート絶縁膜４１の上に形成されたＮｉ合金膜からなるゲート電極４２と、第２の活性領域１３のうちゲート電極４２の両側方に位置する領域に濃度１×１０18ｃｍ-3の窒素を注入して形成されたｎ型のソース領域４３ａ及びドレイン領域４３ｂと、ソース領域４３ａ及びドレイン領域４３ｂにそれぞれオーミックコンタクトするＮｉ合金膜からなるソース電極４４及びドレイン電極４５とを備えている。
【００３３】
上記キャパシタ５０は、第２の活性領域１３の上に設けられたＳｉＮ膜からなる下地絶縁膜５１と、該下地絶縁膜５１の上に設けられた白金（Ｐｔ）膜からなる下部電極５２と、下部電極５２の上に設けられたＢＳＴなどの高誘電体膜からなる容量絶縁膜５３と、容量絶縁膜５３を挟んで下部電極５２に対向する白金（Ｐｔ）膜からなる上部電極５４とを備えている。
【００３４】
上記インダクタ６０は、第１の活性領域１２の上に設けられたＳｉＮ膜からなる誘電体膜６１と、該誘電体膜６１の上に形成されたスパイラル状のＣｕ膜からなる導体膜６２とを備えている。ここで、導体膜６２の幅は約９μｍで、厚みが約４μで、導体膜６２同士間の間隙が約４μｍ程度である。ただし、ＳｉＣ基板１０は耐熱性が大きく，かつ熱伝導率も高いことから、電流量によっては、導体膜６２の微細化が可能であり、より微細なパターン、例えば、幅が１〜２μｍで間隙が１〜２μｍ程度の形状も可能である。
【００３５】
また、基板上には、シリコン酸化膜からなる層間絶縁膜７０が形成されており、層間絶縁膜７０の上には、アルミニウム合金膜，Ｃｕ合金膜などからなる配線７２が設けられている。そして、上記各素子２０，３０，４０，５０，６０の導体部は、層間絶縁膜７０に形成されたコンタクトホールを埋めるアルミニウム合金膜などからなるコンタクト７１を介して配線７２に接続されている。
【００３６】
図２は、本実施形態における半導体デバイスの平面パターンを概略的に示す平面図である。同図に示すように、４つのショットキーダイオード２０を含む整流回路と、ｐＭＯＳＦＥＴ３０及びｎＭＯＳＦＥＴ４０と含むインバータ回路と、キャパシタ５０と、インダクタ６０とが配線７２により接続されている。そして、インバータ回路のｐＭＯＳＦＥＴ３０とｎＭＯＳＦＥＴ４０の各ゲート電極３２，４２に、パッド７５を介して制御信号を入力するように構成されている。なお、整流回路とインバータ回路との間に、平滑用キャパシタ（図１９に示すキャパシタ２１４に相当するもの）を挿入してもよい。
【００３７】
本実施形態の半導体デバイスによると、共通のＳｉＣ基板１０の上に、ショットキーダイオード２０，ｐＭＯＳＦＥＴ３０，ｎＭＯＳＦＥＴ４０，キャパシタ５０及びインダクタ６０を集積したので、大電力，高耐圧の特性を備え、掃除機，洗濯機，冷蔵庫，蛍光灯，空調機などの機器に適した半導体デバイスを提供することができる。特に、従来、半田などによって外付けされていたインダクタ６０を他の素子と共にＳｉＣ基板１０上に搭載することにより、機器内の限られたスペースに、温度の制約を受けることなく自由に半導体デバイスを配置することができる。しかも、多くの素子を共通のＳｉＣ基板上に集積化することで、部品組立の手間が省略でき、半導体デバイスの製造コストの低減を図ることができる。また、δドープ層と低濃度ドープ層とを積層した活性領域を有する素子は、歩留まりの向上をも見込めることがわかっており、歩留まりの向上によるコストの低減をも図ることができる。
【００３８】
なお、特にＧＨｚオーダーの高周波信号を扱う機器に半導体デバイスを応用する場合には、上記インダクタ６０の誘電体膜６１をＢＣＢ膜（ベンゾシクロブテン膜）により構成することが好ましい。ＢＣＢ膜とは、ＢＣＢ−ＤＶＳモノマーを溶剤に溶かして塗布した後ベーキングして得られるＢＣＢを構造中に含む膜をいう。ＢＣＢ膜は、比誘電率が２．７程度と小さく、かつ、１回の塗布で３０μｍ程度の厚い膜を容易に形成できるという特徴がある。また、ＢＣＢ膜のtanδは６０ＧＨｚで０．００６程度とＳｉＯ2よりも１桁程度小さいことから、ＢＣＢ膜は特にインダクタやマイクロストリップ線路を構成する誘電体膜として優れた特性を発揮することができる。
【００３９】
また、本実施形態においては、ＳｉＣ基板１０に、図１の下方に示す構造を有する第１の活性領域１２及び第２の活性領域１３を設けたので、各素子について以下のような顕著な効果を発揮することができる。
【００４０】
まず、ショットキーダイオード２０においては、ショットキーダイオード２０に順バイアスが印加されると、第１の活性領域１２のポテンシャルが高められ、ｎ型ドープ層１２ａ及びアンドープ層１２ｂにおける伝導帯端のエネルギーレベルが上昇する。このとき、ｎ型ドープ層１２ａ内のキャリアが量子効果によってアンドープ層１２ｂにも浸みだすので、第１の活性領域１２のｎ型ドープ層１２ａとアンドープ層１２ｂとの双方を通じて、容易にショットキー電極２１に電流が流れる。つまり、第１の活性領域１２のｎ型ドープ層１２ａだけでなくアンドープ層１２ｂもキャリア走行領域として機能することになる。このとき、アンドープ層１２ｂにおける不純物濃度が低いので、アンドープ層１２ｂにおいては不純物散乱が低減される。したがって、抵抗値を小さく維持することができ、低消費電力，大電流を実現することができる。一方、ショットキーダイオード２０に逆バイアスが印加されると、第１の活性領域１２のアンドープ層１２ｂからｎ型ドープ層１２ａに空乏層が広がって、第１の活性領域１２全体が容易に空乏化されるので、大きな耐圧値が得られることになる。よって、オン抵抗の小さい、大電力かつ高耐圧のパワーダイオードを実現することができる。特に、このパワーダイオードを横型構造とすることにより、パワーダイオードをパワーＭＯＳＦＥＴなどと共に共通のＳｉＣ基板上に集積することが容易になった。
【００４１】
次に、ｐＭＯＳＦＥＴ３０においては、ゲート電極３２に駆動用電圧が印加されて、キャリアが走行する反転状態においては、印加電圧Ｖに対応するポテンシャルｅＶによって上方に曲げられた価電子端の端部に正孔が集まり、この正孔がソース領域３３ａとドレイン領域３３ｂとの間の電位差に応じ、第１の活性領域１２のチャネル層となる部分を走行することになる。そのとき、キャリア（ここでは正孔）の濃度はゲート絶縁膜３１の直下において高濃度で下方に向かうほど低濃度になるように分布するので、実際上、ゲート絶縁膜３１直下の領域であるアンドープ層１２ｂがほぼチャネル層の大部分を占めることになる。ところが、アンドープ層１２ｂにはほとんど不純物がドープされていないので、アンドープ層１２ｂを走行するキャリアに対する不純物イオン散乱は少なくなる。つまり、第１の活性領域１２におけるキャリアの走行を妨げる不純物イオン散乱が少なくなることで、高いチャネル移動度が得られる。
【００４２】
また、ＭＯＳＦＥＴのゲート絶縁膜は、ほとんどの場合基板の熱処理によって形成される酸化膜であることから、アンドープ層１２ｂを熱酸化して形成されたゲート絶縁膜３１中にトラップされる正の電荷は少ない。したがって、第１の活性領域１２中の特に最上のアンドープ層１２ｂを流れる正孔がゲート絶縁膜３１中の電荷との相互作用による走行妨害作用を受けることがほとんどないことからも、チャネル移動度が向上する。また、ゲート電極３２に駆動用電圧が印加されていないときには、ソース領域３３ａとドレイン領域３３ｂとの間に高電圧が印加されても、ショットキーダイオード２０の場合と同様に、空乏層がアンドープ層１２ｂからｎ型ドープ層１２ａに容易に広がるので、高い耐圧を発揮することができる。
【００４３】
すなわち、高耐圧でオン抵抗が小さく，かつ大電流容量，高相互コンダクタンスという優れた特性を発揮することができる。例えば、ドレイン電圧が４００Ｖ以上においてもブレークダウンなしに安定なドレイン電流が得られ、オフ状態のＭＯＳＦＥＴにおいての絶縁破壊電圧は６００Ｖ以上である。
【００４４】
また、ｎＭＯＳＦＥＴ４０においては、ｐＭＯＳＦＥＴと同様に、チャネル領域を走行する電子が、チャネル領域中の不純物イオンによる散乱やゲート絶縁膜中の不純物にトラップされた負の電荷による妨害作用をほとんど受けることがないので、高耐圧で低オン抵抗，大電流容量，高相互コンダクタンス特性を発揮することができる。
【００４５】
次に、本実施形態における半導体デバイスの製造工程について、図３（ａ）〜図５（ｂ）を参照しながら説明する。ここで、図３（ａ）〜（ｃ）は、本実施形態の半導体デバイスの製造工程のうち第１，第２の活性領域の形成から素子分離領域の形成までの工程を示す断面図である。図４（ａ）〜（ｃ）は、本実施形態の半導体デバイスの製造工程のうちソース・ドレイン領域の形成から各素子の電極又は導体膜の形成までの工程を示す断面図である。図５（ａ），（ｂ）は、本実施形態の半導体デバイスの製造工程のうちキャパシタの上部電極の形成から各素子の導体部へのコンタクトホールの形成までの工程を示す断面図である。
【００４６】
まず、図４（ａ）に示す工程で、ｐ型のＳｉＣ基板１０を準備する。本実施形態においては、ＳｉＣ基板１０として、主面が｛11-20｝面（Ａ面）に一致した方位を有する４Ｈ−ＳｉＣ基板を用いる。ただし、主面が（0001）面（Ｃ面）から数度ずれた方位を有するＳｉＣ基板を用いてもよい。
【００４７】
そして、流量５（ｌ／ｍｉｎ）の酸素によってバブリングされた水蒸気雰囲気中で、ＳｉＣ基板１０を１１００℃で３時間ほど熱酸化し、表面に厚みが約４０ｎｍの熱酸化膜を形成した後、バッファード弗酸（弗酸：フッ化アンモニウム水溶液＝１：７）により、その熱酸化膜を除去する。そして、ＣＶＤ装置のチャンバー内にＳｉＣ基板１０を設置し、チャンバー内を１０-6Ｐａ程度（≒１０-8Torr）の真空度になるまで減圧する。次に、チャンバー内に希釈ガスとして流量２（ｌ／ｍｉｎ）の水素ガスと流量１（ｌ／ｍｉｎ）のアルゴンガスとを供給し、チャンバー内の圧力を０．０９３３ＭＰａとして、基板温度を約１６００℃に制御する。水素ガス及びアルゴンガスの流量は上述の一定値に保持しながら、原料ガスとして流量が２（ｍｌ／ｍｉｎ）のプロパンガスと、流量が３（ｍｌ／ｍｉｎ）のシランガスとをチャンバー内に導入する。原料ガスは流量５０（ｍｌ／ｍｉｎ）の水素ガスで希釈されている。そして、チャンバー内で、原料ガス及び希釈ガスを供給しながら、ｎ型不純物である窒素（ドーピングガス）をパルス状に供給することにより、ＳｉＣ基板１０の主面の上に、厚み約１０ｎｍのｎ型ドープ層１２ａ（高濃度ドープ層）を形成する。ここで、ドーピングガスとしては例えば窒素を高圧ボンベに収納しておいて、高圧ボンベとドーピングガス供給用配管との間にパルスバルブを設ける。そして、原料ガス及び希釈ガスを供給しながら、パルスバルブを繰り返し開閉することによって、ドーピングガスをチャンバー内のＳｉＣ基板１０の直上にパルス状に供給することができる。
【００４８】
そして、ｎ型ドープ層１２ａのエピタキシャル成長が終了すると、ドーピングガスの供給を停止させて、つまり、パルスバルブを完全に閉じた状態で、プロパンガスとシランガスとをＳｉＣ基板１０の上に供給することにより、ＳｉＣ基板１０の主面の上に、アンドープのＳｉＣ単結晶からなる厚み約５０ｎｍのアンドープ層１２ｂ（低濃度ドープ層）をエピタキシャル成長させる。
【００４９】
このようにして、原料ガスを供給しながら同時にパルスバルブを開閉してドーピングガスを導入することによるｎ型ドープ層１２ａの形成と、パルスバルブを閉じた状態にしてドーピングガスを供給しないで原料ガスの供給のみによるアンドープ層１２ｂの形成とを各々２０回ずつ繰り返すことにより、ｎ型ドープ層１２ａとアンドープ層１２ｂとを交互に２０周期積層してなる第１の活性領域１２を形成する。このとき、最上層にはアンドープ層１２ｂを形成し、その厚みを他のアンドープ層１２ｂよりも１５ｎｍ程度厚くしておく。第１の活性領域１２における平均の窒素濃度は、約１×１０17atoms・ｃｍ-3であり、第１の活性領域１２の熱酸化終了後におけるトータルの厚みは、１１００ｎｍである。
【００５０】
次に、原料ガスと希釈ガスはそのままにして、ドーピングガスを、ｐ型不純物であるアルミニウムを含むガス（ドーピングガス）に切り換えることにより、第１の活性領域１２の上に、厚み約１０ｎｍのｐ型ドープ層１３ａ（高濃度ドープ層）を形成する。なお、第１の活性領域１２の形成後、しばらくの間原料ガスと希釈ガスとの供給を続けて、第１の活性領域１２の上に比較的厚めのアンドープ層を形成してから、ｐ型ドープ層１３ａを形成することが好ましい。ここで、ドーピングガスとしては例えばトリメチルアルミニウム（Ａｌ（ＣＨ3）3を約１０％含む水素ガスを用いる。そして、上述の第１の活性領域１２を形成する際の手順と同様に、原料ガスを供給しながら同時にパルスバルブを開閉してドーピングガス（トリメチルアルミニウムを含む水素ガス）を導入することによるｐ型ドープ層１３ａの形成と、パルスバルブを閉じた状態にしてドーピングガスを供給しないで原料ガスの供給のみによるアンドープ層１３ｂの形成とを各々２０回ずつ繰り返すことにより、ｐ型ドープ層１３ａとアンドープ層１３ｂとを交互に２０周期積層してなる第２の活性領域１３を形成する。このとき、最上層にはアンドープ層１３ｂを形成し、その厚みを他のアンドープ層１３ｂよりも１５ｎｍ程度厚くしておく。第２の活性領域１３における平均のアルミニウム濃度は、約１×１０17atoms・ｃｍ-3であり、第２の活性領域１３の熱酸化終了後におけるトータルの厚みは、約１１００ｎｍである。
【００５１】
次に、図３（ｂ）に示す工程で、選択的エッチングにより、第２の活性領域１３のうち，ショットキーダイオード２０及びｐＭＯＳＦＥＴ３０を形成しようとする部分を除去して、ショットキーダイオード２０及びｐＭＯＳＦＥＴ３０を形成しようとする領域に第１の活性領域１２を露出させる。
【００５２】
次に、図３（ｃ）に示す工程で、基板に、素子分離領域を形成するためのトレンチを形成し、トレンチ内にシリコン酸化膜を埋め込んで素子分離領域１１を形成する。
【００５３】
次に、図４（ａ）に示す工程で、ｐ型不純物（例えばアルミニウムイオンＡｌ+）の注入により、ショットキーダイオード２０の電極引き出し層２２と、ｐＭＯＳＦＥＴ３０のソース領域３３ａ及びドレイン領域３３ｂとを形成する。このとき、基板上に、ｐ型不純物イオンを注入する領域以外の領域を覆い、ｐ型不純物イオンを注入する領域を開口したシリコン酸化膜などからなる注入マスクを形成した後、基板温度を５００〜８００℃の間に加熱して、注入マスクの上方からアルミニウムイオン（Ａｌ+）などのイオン注入を行なう。さらに、不純物の活性化のためのアニールを温度１５００℃で１０分間行なうことにより、ｐ型不純物濃度が約１×１０18atoms・ｃｍ-3の電極引き出し層２２，ソース領域３３ａ及びドレイン領域３３ｂを形成する。このとき、アルミニウムイオン（Ａｌ+）を、注入エネルギーが互いに異なる例えば６回のイオン注入工程に分けて基板内に注入する。例えば、第１回目のイオン注入の条件が加速電圧１８０ｋｅＶ，ドーズ量１．５×１０14atoms・ｃｍ-2で、第２回目のイオン注入の条件が加速電圧１３０ｋｅＶ，ドーズ量１×１０14atoms・ｃｍ-2で、第３回目のイオン注入の条件が加速電圧１１０ｋｅＶ，ドーズ量５×１０13atoms・ｃｍ-2で、第４回目のイオン注入の条件が加速電圧１００ｋｅＶ，ドーズ量８×１０13atoms・ｃｍ-2で、第５回目のイオン注入の条件が加速電圧６０ｋｅＶ，ドーズ量６×１０13atoms・ｃｍ-2で、第６回目のイオン注入の条件が加速電圧３０ｋｅＶ，ドーズ量５×１０13atoms・ｃｍ-2である。イオン注入の方向は、いずれの場合にもＳｉＣ基板１０の法線に対して７°傾いた方向であり、注入深さは約０．３μｍ
である。
【００５４】
同様に、ｎ型不純物（例えば窒素イオンＮ+）の注入により、ｎＭＯＳＦＥＴ４０のソース領域４３ａ及びドレイン領域４３ｂを形成する。このとき、基板上に、ｎ型不純物イオンを注入する領域以外の領域を覆い、ｎ型不純物イオンを注入する領域を開口したシリコン酸化膜などからなる注入マスクを形成した後、基板温度を５００〜８００℃の間に加熱して、注入マスクの上方から窒素イオン（Ｎ+）などのイオン注入を行なう。さらに、不純物の活性化のためのアニールを温度１５００℃で１０分間行なうことにより、注入深さが約０．８μｍでｎ型不純物濃度が約１×１０18atoms・ｃｍ-3のソース領域４３ａ及びドレイン領域４３ｂを形成する。
【００５５】
次に、図４（ｂ）に示す工程で、基板上に、注入マスクを除去した後、プラズマＣＶＤ法によって厚みが約０．４μｍのＳｉＮ膜を形成した後、ＳｉＮ膜をパターニングして、第２の活性領域１３のうちキャパシタ５０及びインダクタ６０を形成しようとする領域の上に、下地絶縁膜５１と誘電体膜６１とを形成する。
【００５６】
次に、図４（ｃ）に示す工程で、ＭＯＳＦＥＴ形成領域において、約１１００℃の温度下で第１，第２の活性領域１２，１３の最上層のアンドープ層１２ｂ，１３ｂの表面部（約１５ｎｍの厚み分）を熱酸化することにより、厚みが約３０ｎｍの熱酸化膜からなるゲート絶縁膜３１，４１を形成する。次に、ゲート絶縁膜３１，４１のうちソース領域３３ａ及びドレイン領域３３ｂの上方に位置する部分を除去して開口部を設け、開口部に真空蒸着法により形成されたＮｉ合金膜からなるソース電極３４，４４及びドレイン電極３５，４５を形成する。このとき、同時に、ショットキーダイオード２０の電極引き出し層２２の上にもＮｉ合金膜からなるオーミック電極２３を形成する。さらに、ソース電極３４，４４，ドレイン電極３５，４５及びオーミック電極２３と各活性領域１２，１３又は電極引き出し層２２とのオーミックコンタクトをとるために１０００℃で３分間アニールを行なう。続いて、ゲート絶縁膜３１，４１の上にチタン（Ｔｉ）合金膜を蒸着して、チタン合金膜からなるゲート長約１μｍのゲート電極３２，４２を形成する。また、第１の活性領域１２のショットキーダイオード２０を形成する領域の上にニッケル（Ｎｉ）の蒸着を行なって、ニッケルからなるショットキー電極２１を形成するとともに、キャパシタ５０の下地絶縁膜５１の上に白金（Ｐｔ）の蒸着を行なって白金からなる下部電極５２を形成する。
【００５７】
次に、インダクタ６０を形成しようとする領域において、スパイラル状の開口を有するレジスト膜を形成した後、その上に厚みが約４μｍのＣｕ膜を堆積し、リフトオフを行なって、誘電体膜６１の上にスパイラル状の導体膜６２を残す。なお、Ｃｕ膜に代えてアルミニウム合金膜により導体膜を構成してもよい。その場合には、アルミニウム合金膜を堆積した後、Ｃｌ2ガスとＢＣｌ3ガスとを用いたＲＩＥドライエッチングによってアルミニウム合金膜をパターニングしてスパイラル状の導体膜６２を形成する。
【００５８】
次に、図５（ａ）に示す工程で、スパッタリング法によりキャパシタ５０の下部電極の上にＢＳＴ膜を形成した後、蒸着法によりＢＳＴ膜の上に白金（Ｐｔ）膜を形成する。そして、白金膜及びＢＳＴ膜を所定の形状にパターニングして、上部電極５４及び容量絶縁膜５３を形成する。
【００５９】
次に、基板上にシリコン酸化膜からなる層間絶縁膜７０を堆積し、層間絶縁膜７０に、ショットキーダイオード２０のショットキー電極２１及びオーミック電極２３と、ｐＭＯＳＦＥＴ３０のソース電極３４及びドレイン電極３５と、ｎＭＯＳＦＥＴ４０のソース電極４４及びドレイン電極４５と、キャパシタ５０の上部電極５４及び下部電極５２と、インダクタ６０の導体膜６２のスパイラルの中心部とにそれぞれ到達するコンタクトホール７４を形成する。
【００６０】
その後、各コンタクトホール７４内及び層間絶縁膜７０の上にアルミニウム合金膜を形成した後、これをパターニングすることにより、図１に示す半導体デバイスの構造が得られる。
【００６１】
本実施形態においては、ＳｉＣ層を用いたが、ＳｉＣ層上に設けられる半導体装置だけではなく、例えばＧａＡｓ層，ＧａＮ層，ＡｌＧａＡｓ層，ＳｉＧｅ層，ＳｉＧｅＣ層，ＩｎＰ層，ＩｎＧａＡｓ層，ＩｎＧａＰＮ層など、複数の元素の化合物からなる化合物半導体基板上に設けられる半導体装置全般に本実施形態を適用することができる。その場合にも、δドープ層と低濃度ドープ層（アンドープ層を含む）とを積層した活性領域をゲート絶縁膜の下方に備えていることにより、不純物イオン散乱の低減，オフ状態におけるチャネル領域全体の空乏化，δドープ層の不純物への電荷のトラップを利用して、チャネル移動度の向上と耐圧の向上とを図ることができる。特に、ＳｉＣ層，ＩｎＰ層，ＩｎＧａＡｓ層，ＩｎＧａＰＮ層，ＧａＮ層を用いた場合には、極めてチャネル移動度の高いデバイスが得られる。
【００６２】
（第２の実施形態）
次に、第１の実施形態で説明した半導体デバイスをランプ点灯回路に用いた例である第２の実施形態について説明する。
【００６３】
図６は、本実施形態における電球型蛍光ランプ装置８０の構造を示す断面図である。同図に示すように、蛍光ランプ装置８０は、３本の略Ｕ字型の発光管をブリッジにより連結して構成される蛍光ランプ８１と、蛍光ランプ８１を点灯させるための半導体チップなどの要素を含む点灯回路８２と、点灯回路８２を収納するカバー８３と、カバー８３の先端に取り付けられた口金８４と、蛍光ランプ８１を周囲を覆うグローブ８５と、点灯回路８２を搭載するための回路基板８６とを備えている。
【００６４】
図７は、蛍光ランプ装置８０中の点灯回路８２の構成を示す電気回路図である。同図に示すように、点灯回路８２には、ラインフィルタ回路８７と、整流回路８８と、電源平滑用コンデンサ８９と、インバータ回路９０と、インダクタ９１と、共振用コンデンサ９２とを配置して構成されている。インバータ回路９０はｐＭＯＳＦＥＴ，ｎＭＯＳＦＥＴと、インバータ用コンデンサとによって構成されている。蛍光ランプ８１は共振用コンデンサ９２と並列に配置されていて、蛍光ランプ８１内の両端の電極９３，９４間に放電電流を流すことにより、蛍光が発光される構成となっている。
【００６５】
ここで、本実施形態における蛍光ランプ装置８０の特徴は、図６に示すように、点灯回路８２内の各部材が１つのＳｉＣ基板内に搭載されていて、点灯回路８２全体が小型化されている点である。つまり、本実施形態における点灯回路８２は、後述するように、例えば１０〜１５ｍｍ角程度にまで小型化することができ、かつ、その全体の厚みは、ＳｉＣ基板の厚みに積層膜や層間絶縁膜の厚みを加えた程度にすぎないので、点灯回路８２全体がきわめて薄型の構造となる。その結果、点灯回路８２を口金８４近辺の小径部分に配置することができ、ランプ自体の寸法の小型化を図ることができる。特に、上記第１の実施形態で説明したように、ＭＯＳＦＥＴ，ショットキーダイオード等の能動素子を横型構造にして、共通のＳｉＣ基板内にＭＯＳＦＥＴ，ショットキーダイオードを設けることを可能にしたことから、集積化が容易になった。また、インダクタなどの受動素子をも共通のＳｉＣ基板上に搭載できるようにしたことにより、いっそうの小型化を図ることができる。
【００６６】
図８は、本実施形態の点灯回路８２と、上述の公報に記載されている従来の点灯回路（
破線参照）との大きさを比較して示す図である。本実施形態においては、以下のように各部材の占有スペースの低減を図ることができる。
【００６７】
ＭＯＳＦＥＴは、ゲート長が１μｍであることから、インバータとしての面積は数１０μｍから数１００μｍ角程度の面積内に収納できる。４つのショットキーダイオードからなる整流回路も同じかあるいはそれ以下の面積内に収納できる。
【００６８】
一方、インダクタは、５ｍｍ角程度の面積に線幅９μｍのスパイラル状の導体膜を間隔４μｍで設けたとすると、ターン数が１６０回程度になり、インダクタンスが７８０μＨになる。通常、蛍光ランプ装置の点灯回路に用いられるインダクタのインダクタンスは、全体で４００〜７００μＨ程度であるので、５ｍｍ角程度の面積があればこの仕様を満足するンイダクタを設けることができる。
【００６９】
また、キャパシタ（コンデンサ）は、例えば５ｍｍ角の面積でＢＳＴ膜を形成すると、ＢＳＴ膜の比誘電率が１０００程度であり、厚みも１０ｎｍ程度の薄膜化が可能であるので、約２２μＦの容量が得られる。通常、蛍光ランプ装置の点灯回路中の平滑用コンデンサに用いられるキャパシタの容量は、２０〜３０μＦ程度である。また、他の回路に配置されるキャパシタは、ｎＦオーダーの容量であればよいので、それほどの面積は必要でない。したがって、図８に示すように、１０〜２０ｍｍ角のＳｉＣ基板上に、点灯回路全体のキャパシタを配置する領域を確保することができる。
【００７０】
また、ＳｉＣ基板上に形成されるＭＯＳＦＥＴやショットキーダイオードの正常な動作を確保しうる温度は、４００℃前後であるので、従来のＳｉ基板上に設けられたＦＥＴを前提とする場合のごとく、１５０℃という厳しい温度の上限による種々の制約が大幅に緩和される。例えば、従来の蛍光ランプ装置においては、チョークコイルの発熱による温度が１５０℃を越え、かつ、ランプからの熱放散を考慮すると、インバータ回路中のＦＥＴや整流回路中のダイオードと、チョークコイルとを離れた位置に配置する必要があった。しかし、本実施形態においては、ＳｉＣ基板上のＭＯＳＦＥＴ，ショットキーダイオードの耐熱性が高いことからすべての素子を近接して配置しても、耐熱性による不具合はほとんど生じない。また、点灯回路が大幅に小型化できることから、ランプ内における配置の自由度を高く確保することができ、かつ、ＳｉＣ基板は熱伝導率が高く放熱性も良好であることから、点灯回路８２内の各素子が蛍光ランプ８１の熱放散による悪影響を受けるのを容易に回避することができる。
【００７１】
また、本実施形態の点灯回路８２において、インダクタやキャパシタの一部を、ＳｉＣ基板の裏面に配置して、基板の面積を有効に活用することも可能である。また、石英ガラスなどのガラス中にＳｉＣ基板のチップ全体を埋め込んで、電球内に配置する構造を採ることもできる。
【００７２】
さらに、上記第２の実施形態においては、ＳｉＣ基板を利用した半導体デバイスをランプの点灯回路内に配置した例を説明したが、本発明の半導体デバイスを他の機器に利用することももちろん可能である。例えば、空調機や掃除機，洗濯機，冷蔵庫などの機器においても、高温で使用されるか、狭いスペース内に制御回路を収納する必要がある場合などにおいて、本発明の半導体デバイスを配置することにより、上記実施形態で述べた効果を発揮することができる。ただし、ランプの点灯回路のように、特に小型でしかも発熱量の大きい機器においては、厳しい耐熱性と集約性とが要求されるので、本発明を適用することで、著効を発揮することができる。
【００７３】
また、上記各実施形態においては、ＳｉＣ層を用いたが、ＳｉＣ層以外の半絶縁性層、たとえば、ＧａＡｓ層，ＧａＮ層，ＡｌＧａＡｓ層，ＳｉＧｅ層，ＳｉＧｅＣ層，ＩｎＰ層，ＩｎＧａＰＮなどによって構成される基板を用いても、上述の効果と同じ効果を発揮することができる。特に、ＩｎＰ基板，ＩｎＧａＰＮ基板を用いた場合には、極めて高速動作するトランジスタが得られる。
【００７４】
さらに、上記各実施形態においては、能動素子として横型のダイオード，ＭＯＳＦＥＴを設けたが、本発明の能動素子はかかる実施形態に限定されるものではなく、縦型のダイオードや縦型のパワーＭＯＳＦＥＴなどにも適用することができる。すなわち、縦型の能動素子と横型の能動素子とを共通のＳｉＣ基板等の基板上に設けてもよいし、複数の縦型の能動素子を共通のＳｉＣ基板等の基板上に設けてもよい。
【００７５】
次に、上記各実施形態で用いたダイオードやＭＯＳＦＥＴに関する実測データについて説明する。
【００７６】
図９は、窒素の濃度が１×１０18atoms・ｃｍ-3の場合におけるδドープ層のプロファイルを詳細に調べるために、ショットキーダイオードについてのＣ−Ｖ法による不純物濃度測定を行なった結果を示す図である。Ｃ−Ｖ法による測定は、径が３００μｍの円形Ｎｉショットキー電極を有するショットキーダイオードに、バイアスを、０．５Ｖから−０．２Ｖまでの間と、−０．２Ｖから−２Ｖの間とに変化させ、これに重畳して微小振幅の１ＭＨｚの高周波信号を印加して行なった。そして、同図に示す不純物濃度のプロファイルは、厚さが１０ｎｍのδドープ層と厚さが５０ｎｍのアンドープ層とを積層したものから抜き出したδドープ層についてのものである。同図に示すように、深さ方向の濃度プロファイルはほぼ上下対称形であり、本発明の実施形態のエピタキシャル方法によって、ＣＶＤによるエピタキシャル成長中のドーピングメモリ効果（ドーパントの残留効果）が無視できることを示している。そして、Ｃ−Ｖ法によるδドープ層の平面的なキャリア濃度は１．５×１０12ｃｍ-2であり、ホール係数の測定から得られた平面的なキャリア濃度約２．５×１０12ｃｍ-2に比較的よく一致している。そして、このパルス状のプロファイルの半値幅は、１２ｎｍと形成されており、顕著な急峻性を示している。
【００７７】
図１０は、６Ｈ−ＳｉＣ基板中のδドープ層のバンド端フォトルミネッセンススペクトルの測定結果を示す図である。このスペクトルは温度８Ｋの下で得られたものであり、励起源として強度０．５ｍＷのＨｅ−Ｃｄレーザーが用いられている。ここでは、厚さ１０ｎｍのδドープ層と厚さ５０ｎｍのアンドープ層とを積層したもののアンドープ層から得られたスペクトルと、厚さ１μｍのアンドープ層から得られたスペクトルとを比較している。同図に示すように、両者のスペクトルパターンが同じ波長領域で同じ強度の発光ピークを有しているので、両者の不純物濃度が同じであることがわかる。言い換えると、δドープ層とアンドープ層とからなる積層構造中のアンドープ層には、δドープ層からの不純物の拡散による不純物濃度の上昇がほとんどみられず、ほぼ所望の不純物濃度プロファイルを維持しながら積層されていることがわかる。特筆すべきは、アンドープ層の不純物濃度が、５×１０16atoms・ｃｍ-3程度の低い値に制御されている点である。ＰＬ法を用いることにより、本発明のδドープ層とアンドープ層とを交互に積層して得られる活性領域中のアンドープ層の不純物濃度が５×１０16atoms・ｃｍ-3程度の低濃度であることが確認された。
【００７８】
図１１（ａ），（ｂ）は、それぞれ順に、６Ｈ−ＳｉＣ層の電子移動度の温度依存性と電子濃度の温度依存性とを示すデータである。図１１（ａ），（ｂ）において、○印のデータは、厚みが１０ｎｍのδドープ層（ドーパントは窒素）と、厚みが５０ｎｍのアンドープ層とを積層してなる６Ｈ−ＳｉＣ層（サンプルＡ）についてのデータである。■印のデータは、６Ｈ−ＳｉＣの低濃度均一ドープ層（１．８×１０16ｃｍ-3）についてのデータであり、▲印のデータは６Ｈ−ＳｉＣの高濃度均一ドープ層（１．３×１０18ｃｍ-3）についてのデータである。図１１（ａ），（ｂ）に示すように、６Ｈ−ＳｉＣの低濃度均
一ドープ層（１．８×１０16ｃｍ-3）においては、不純物濃度が低いので、キャリアの走行時にキャリアが不純物から受ける散乱が小さくなることにより、電子の移動度が大きい。一方、６Ｈ−ＳｉＣの高濃度均一ドープ層（１．３×１０18ｃｍ-3）においては、不純物濃度が高いので、キャリアの走行時にキャリアが不純物から受ける散乱が大きくなることにより、電子移動度が小さい。つまり、キャリア濃度とキャリアの走行特とは、互いにトレードオフの関係にある。それに対し、サンプルＡの活性領域中のδドープ層においては、高濃度均一ドープ層と同程度に電子濃度が高く、かつ、電子の移動度が高いことがわかる。すなわち、本発明の活性領域は、高い電子濃度を有していながら、高い電子移動度を実現することができるので、ダイオードやトランジスタの電子が走行する領域に適した構造となっていることがわかる。なお、キャリアがホールである場合にも、原理的には電子の場合と変わりがないので、ｐ型のδ層におけるホール濃度を高くしつつ、高いホール移動度を実現することができると考えることができる。
【００７９】
図１２は、上述の厚みが１０ｎｍのδドープ層と厚みが５０ｎｍのアンドープ層とを積層してなる活性領域を有するサンプルＡと、厚みが２０ｎｍのδドープ層と厚みが１００ｎｍのアンドープ層とを積層してなる活性領域を有するサンプルＢとにおける電子移動度の温度依存性を示すデータである。この電子移動度のデータは、温度７７〜３００Ｋの範囲において測定されている。上述のように、サンプルＡとＢとにおけるδドープ層とアンドープ層との厚みの比をいずれも１：５と共通化してサンプルＡ，Ｂの平均的な不純物濃度を同じにしているにも拘わらず、同図に示すように、サンプルＡにおける電子移動度は、サンプルＢにおける電子移動度に比べて大きいことがわかる。特に、低温領域においては、サンプルＢにおける電子移動度は、温度が低くなるにしたがって、イオン化された不純物による散乱のために低下しているが、サンプルＡにおいては、温度が低くなっても高い電子移動度が維持されていることが示されている。
【００８０】
図１３（ａ），（ｂ）は、厚みが１０ｎｍのδドープ層を有するサンプルＡにおける伝導帯端のバンド構造をシミュレーションした結果を示す図、及びキャリア濃度分布をシミュレーションした結果を示す図である。図１４（ａ），（ｂ）は、厚みが２０ｎｍのδドープ層を有するサンプルＢにおける伝導帯端のバンド構造をシミュレーションした結果を示す図、及びキャリア濃度分布をシミュレーションした結果を示す図である。図１３（ａ），図１４（ａ）に示すように、δドープ層に対して直交する断面においては、電子は、正にチャージしたドナー層によって構成されたＶ型のクーロンポテンシャル（量子井戸）に閉じ込められ、この井戸内で量子状態が形成される。電子の実効質量は１．１であり、６Ｈ−ＳｉＣ層の比誘電率は９．６６である。アンドープ層に用いられる６Ｈ−ＳｉＣ層のバックグラウンドのキャリア濃度は約１×１０15ｃｍ-3であり、ｎ型δドープ層のキャリア濃度は１×１０18ｃｍ-3である。
【００８１】
図１３（ｂ）に示すように、厚みが１０ｎｍのδドープ層（サンプルＡ）においては、２次元電子が２つのδドープ層によって挟まれたアンドープ層にまで広く分布していて、電子濃度が２×１０16ｍ-3以上の領域は界面から２５ｎｍの範囲である。つまり、図１に示すｎ型ドープ層１２ａ（δドープ層）からアンドープ層１２ｂにまでキャリアが浸みだしていることがわかる。
【００８２】
一方、図１４（ｂ）に示すように、厚みが２０ｎｍの厚いδドープ層（サンプルＢ）においては、電子の波動関数によって規定されるキャリアの存在確率の高い領域と、イオン化散乱中心を有するδドープ層とが強くオーバーラップしていて、電子濃度が２×１０16ｃｍ-3以上の領域は界面から１１ｎｍの範囲である。つまり、キャリアのδドープ層からアンドープ層への浸みだしが比較的少ないことがわかる。
【００８３】
以上の実施形態や他のシミュレーションデータなどを総合すると、高濃度ドープ層の厚
みは、ＳｉＣ層を用いる場合には、１モノレイヤー以上で２０ｎｍ未満であることが好ましいことがわかった。また、低濃度ドープ層（アンドープ層を含む）の厚みは、約１０ｎｍ以上で約１００ｎｍ以下であることが好ましい。これらの高濃度ドープ層と低濃度ドープ層の厚みは、それぞれ、これらを利用して形成される能動素子（ダイオード，トランジスタなど）の種類や目的に応じて適宜選択することができる。
【００８４】
（第３の実施形態）
第３の実施形態においては、δドープ層とアンドープ層との積層構造を利用した大電流のスイッチングトランジスタとして機能するＡＣＣＵＦＥＴ（AccumulationModeＦＥＴ）を第１の実施形態における集積型の半導体デバイスのＭＯＳＦＥＴの代わりに用いる。
【００８５】
図１５は、本実施形態におけるＡＣＣＵＦＥＴ部分のみの構造を示す断面図である。同図に示すように、濃度１×１０18atoms・ｃｍ-3のアルミニウム（ｐ型不純物）がドープされたｐ型のＳｉＣ基板１３０の上には、平均濃度約１×１０17atoms・ｃｍ-3のアルミニウムがドープされたｐ型の下部活性領域１３１と、下部活性領域１３１の上に形成され平均濃度約１×１０17atoms・ｃｍ-3の窒素がドープされたｎ型の上部活性領域１３２と、上部活性領域１３２及び下部活性領域１３１内に濃度１×１０18ｃｍ-3の窒素を注入して形成されたｎ型のソース領域１３３ａ及びドレイン領域１３３ｂと、上部活性領域１３２の上に形成されたＳｉＯ2からなるゲート絶縁膜１３４と、ゲート絶縁膜１３４の上に形成されたＮｉ合金膜からなるゲート電極１３５と、ソース領域１３３ａ及びドレイン領域１３３ｂにそれぞれオーミックコンタクトするＮｉ合金膜からなるソース電極１３６ａ及びドレイン電極１３６ｂと、ＳｉＣ基板１３０の裏面にオーミックコンタクトするＮｉ合金膜からなる裏面電極１３７とを備えている。
【００８６】
ここで、図１５の右方に拡大して示すように、下部活性領域１３１は、高濃度（例えば１×１０18atoms・ｃｍ-3）のアルミニウムを含む厚みが約１０ｎｍのｐ型ドープ層１３１ａと、アンドープのＳｉＣ単結晶からなる厚み約５０ｎｍのアンドープ層１３１ｂとを交互に、約４０層ずつ積層して構成されている。そして、トータル厚みが約２４００ｎｍである。そして、ｐ型ドープ層１３１ａは、量子効果によるアンドープ層１３１ｂへのキャリアの浸みだしが可能な程度に薄く形成されていることから、キャリアのしみ出しに伴ってｐ型ドープ層１３１ａには負の電荷がトラップされる。
【００８７】
一方、図１５の左方に拡大して示すように、上部活性領域１３２は、高濃度（例えば１×１０18atoms・ｃｍ-3）の窒素を含む厚みが約１０ｎｍのｎ型ドープ層１３２ａと、アンドープのＳｉＣ単結晶からなる厚さ約５０ｎｍのアンドープ層１３２ｂとを交互に、各々５層ずつ積層して構成されている。つまり、トータル厚みが約３００ｎｍである。そして、量子効果によってｎ型ドープ層１３２ａに量子準位が生じ、ｎ型ドープ層１３２ａ中の局在する電子の波動関数はある程度の広がりを持つようになる。その結果、上述のように、電子がｎ型ドープ層１３２ａだけでなくアンドープ層１３２ｂにも存在するような分布状態となる。この状態で、上部活性領域１３２のポテンシャルが高められ、量子効果によってｎ型ドープ層１３２ａからアンドープ層１３２ｂに電子が広がった状態になると、ｎ型ドープ層１３２ａ，アンドープ層１３２ｂに絶えず電子が供給される。そして、電子が不純物濃度の低いアンドープ層１３２ｂを流れるので、不純物イオン散乱の低減により、高いチャネル移動度が得られる。一方、オフ状態では上部活性領域１３２全体が空乏化され、上部活性領域１３２には電子が存在しなくなるので、不純物濃度の低いアンドープ層１３２ｂによって耐圧が規定され、上部活性領域１３２全体において高い耐圧値が得られることになる。よって、上部活性領域１３２を利用してソース・ドレイン領域１３３ａ，１３３ｂ間に大電流を流すように構成されたＡＣＣＵＦＥＴにおいて、高いチャネル移動度と、高い耐圧とを同時に実現することが可能になる。
【００８８】
また、上述のように、アンドープ層１３２ｂにおける不純部濃度が低いことから、上部活性領域１３２をチャネル層として用いることにより、ゲート絶縁膜１３４やゲート絶縁膜１３４−上部活性領域１３２間の界面付近にトラップされる電荷の低減によるチャネル移動度の向上と、不純物イオン散乱の低減によるチャネル移動度の向上と、耐圧性の向上とを図ることができる。
【００８９】
そして、第１の実施形態におけるＭＯＳＦＥＴの代わりに本実施形態のＡＣＣＵＦＥＴを用いることにより、より大電力を必要とするランプ装置に適した半導体デバイスを構成することができる。
【００９０】
本実施形態のＡＣＣＵＦＥＴについての電流電圧特性（ドレイン電流とドレイン電圧との関係）のゲート電圧依存性を調べたところ、第１の実施形態におけるｎチャネル型ＭＯＳＦＥＴに比べて飽和電流量がさらに増大していることがわかった。さらに、ドレイン電圧が４００Ｖ以上においてもブレークダウンなしに安定なドレイン電流が得られ、オフ状態における絶縁破壊電圧は６００Ｖ以上であり、オン抵抗も１ｍΩ・ｃｍ2という低い値が実現できた。
【００９１】
特に、ＡＣＣＵＦＥＴは、飽和電流値が大きくオン抵抗が小さい点に特徴があるが、まだ実用化に至っていない大きな理由の１つとして、オフ状態における耐圧性に乏しいという難点がある。ところが、本実施形態のＡＣＣＵＦＥＴでは、上述のようにδドープ層とアンドープ層との積層構造を利用することによって、オフ状態における高い耐圧性を確保することができるので、ＡＣＣＵＦＥＴの実用化に大きく前進したといえよう。
【００９２】
なお、本実施形態のＡＣＣＵＦＥＴを有する集積型半導体デバイスの製造工程は、基本的に第１の実施形態における集積型半導体デバイスの製造工程とほとんど変わらないので、説明を省略する。
【００９３】
なお、本実施形態においては、δドープ層とアンドープ層とを交互に積層してなる下部活性領域１３１を設けたが、下部活性領域は必ずしもなくてもよい。また、下部活性領域に代えて均一にドープされた低濃度ドープ層又はアンドープ層を設けてもよい。ただし、δドープ層とアンドープ層とを交互に積層してなる下部活性領域１３１を設けることにより、チャネル下方領域における耐圧をより高めることができる。
【００９４】
図１６は、本実施形態のＡＣＣＵＦＥＴについて、ゲートバイアスＶｇを−５Ｖから２５Ｖまで５Ｖ刻みに変えたときのＩ−Ｖ特性（ドレイン電圧の変化に対するドレイン電流の変化特性）を示す図である。このＩ−Ｖ特性からわかるように、ゲートバイアスが１５Ｖとパワーデバイスでは比較的低い値に設定しても、２２０ｍＡ／ｍｍ程度の大きなドレイン電流が得られている。つまり、本発明のＡＣＣＵＦＥＴの電流駆動力が大きいことが確認された。
【００９５】
図１７は、図１６のデータに基づく計算によって得られた，実効チャネル移動度のゲート電圧依存性を示す図である。同図に示すように、本実施形態のＡＣＣＵＦＥＴは、ゲートバイアスを高くしたときでも５０（ｃｍ2／Ｖｓ）以上の実効チャネル移動度を有することが確認されている。つまり、ＦＥＴの電流駆動力は実効チャネル移動度に比例するが、本実施形態のＡＣＣＵＦＥＴは、上述のようなδドープ層とアンドープ層とを交互に積層した構造を有していることから、高い実効チャネル移動度を発揮し、その結果、大きな電流駆動力を発揮していることがわかる。
【００９６】
（その他の実施形態）
また、ＳｉＣ層以外の半導体層も用いることができる。例えば、ＩｎＰ基板上のＩｎ
Ｐ層，ＩｎＧａＡｓ層又はＩｎＧａＰＮ層を用いることができる。また、サファイア基板，ＧａＮ基板などの上のＧａＮ層を用いることもできる。さらに、ＧａＡｓ層，ＡｌＧａＡｓ層，ＧａＮ層，ＡｌＧａＮ層，ＳｉＧｅ層，ＳｉＧｅＣ層など、公知の化合物半導体層を用いることができる。これらの化合物半導体層の場合には、高濃度ドープ層（δドープ層）の厚みはその材料に応じて適正な厚みが定められる。例えば、ＧａＡｓ層を用いる場合には、１モノレイヤーのδドープ層を設けることができる。一般的には、キャリアの供給能力を適正に維持できさえすれば、同じ厚みで耐圧値を向上させるためには、高濃度ドープ層（δドープ層）の厚みは薄いほど好ましいといえる。
【００９７】
特に、ＩｎＰ基板を用いる場合について説明する。この場合の半導体デバイス構造は、図１に示す構造と基本的は同じであり、ＩｎＰ基板上のＩｎＧａＡｓ層を利用して、ショットキーダイオード，ＭＯＳＦＥＴ，キャパシタ及びインダクタを集積してなる集積型の半導体デバイスを構成することができる。
【００９８】
その場合、Ｓｉ基板１０に代えて、高濃度の鉄（Ｆｅ）がドープされた厚み約１００μｍの半絶縁性のＩｎＰ基板を用いる。また、第１の活性領域１２の代わりに、高濃度（例えば１×１０20atoms・ｃｍ-3）のＳｉ（シリコン）を含む厚みが約１ｎｍのＩｎＧａＡｓ単結晶（成分比は例えばＩｎ0.53Ｇａ0.47Ａｓ）からなるｎ型ドープ層と、ＩｎＧａＡｓ単結晶（成分比は例えばＩｎ0.53Ｇａ0.47Ａｓ）からなる厚みが約１０ｎｍのアンドープ層とを交互に複数層ずつ積層したものを用いる。また、第２の活性領域１３の代わりに、高濃度（例えば１×１０20atoms・ｃｍ-3）のＺｎ（Ｂｅ）を含む厚みが約１ｎｍのｐ型ドープ層と、アンドープのＩｎＡｌＡｓ単結晶（成分比は例えばＩｎ0.52Ａｌ0.48Ａｓ）からなる厚みが約１０ｎｍのアンドープ層とを交互に複数層ずつ積層したものを用いる。
【００９９】
ＩｎＰ基板上に形成されるＩｎＧａＡｓ層又はＩｎＧａＰＮ層を電子走行領域として用いると、極めて高い電子の移動度が得られることが知られている。したがって、この特性を利用して、極めて高い周波数波領域（３０ＧＨｚ〜６０ＧＨｚ）で動作するスイッチングトランジスタを搭載した点灯回路が得られる。
【０１００】
そして、ＩｎＰ基板上のＩｎＧａＡｓ層を用いた場合にも、第１の実施形態と同様に、ショットキーダイオード，キャパシタ及びインダクタを設けることができる。特に、ＩｎＰ基板は耐熱性が大きく，かつ熱伝導率も高いことから、インダクタを設ける場合にも、インダクタを構成する導体膜の微細化が可能であり、より微細なパターン、例えば、幅が１〜２μｍで間隙が１〜２μｍ程度の形状も可能である。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施形態におけるＳｉＣ基板上にショットキーダイオード，ＭＯＳＦＥＴ，キャパシタ及びインダクタを集積してなる半導体デバイスの断面図である。
【図２】第１の実施形態における半導体デバイスの平面パターンを概略的に示す平面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態の半導体デバイスの製造工程のうち第１，第２の活性領域の形成から素子分離領域の形成までの工程を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態の半導体デバイスの製造工程のうちソース・ドレイン領域の形成から各素子の電極又は導体膜の形成までの工程を示す断面図である。
【図５】（ａ），（ｂ）は、第１の実施形態の半導体デバイスの製造工程のうちキャパシタの上部電極の形成から各素子の導体部へのコンタクトホールの形成までの工程を示す断面図である。
【図６】第２の実施形態における蛍光ランプ装置の構造を示す断面図である。
【図７】第２の実施形態における蛍光ランプ装置中の点灯回路の構成を示す電気回路図である。
【図８】第２の実施形態の点灯回路と、従来の点灯回路との大きさを比較して示す図である。
【図９】第１の実施形態におけるショットキーダイオードについてのＣ−Ｖ法による不純物濃度測定を行なった結果を示す図である。
【図１０】第１の実施形態に係る６Ｈ−ＳｉＣ基板中のδドープ層のバンド端フォトルミネッセンススペクトルの測定結果を示す図である。
【図１１】（ａ），（ｂ）は、それぞれ順に、第１の実施形態における６Ｈ−ＳｉＣ層の電子移動度の温度依存性と電子濃度の温度依存性とを示すデータである。
【図１２】第１の実施形態におけるサンプルＡ，Ｂにおける電子移動度の温度依存性を示すデータである。
【図１３】（ａ），（ｂ）は、第１の実施形態におけるサンプルＡにおける伝導帯端のバンド構造をシミュレーションした結果を示す図、及びキャリア濃度分布をシミュレーションした結果を示す図である。
【図１４】（ａ），（ｂ）は、第１の実施形態におけるサンプルＢにおける伝導帯端のバンド構造をシミュレーションした結果を示す図、及びキャリア濃度分布をシミュレーションした結果を示す図である。
【図１５】第２の実施形態におけるＡＣＣＵＦＥＴの断面図である。
【図１６】第２の実施形態で作成したＡＣＣＵＦＥＴのＩ−Ｖ特性を示す図である。
【図１７】図１６のデータに基づく計算によって得られた，実効チャネル移動度のゲート電圧依存性を示す図である。
【図１８】従来の蛍光ランプ装置の構造を示す断面図である。
【図１９】従来の蛍光ランプ装置中の点灯回路の構成を示す電気回路図である。
【符号の説明】
【０１０２】
１０    ＳｉＣ基板
１１    素子分離領域
１２    第１の活性領域
１２ａ  ｎ型ドープ層
１２ｂ  アンドープ層
１３    第２の活性領域
１３ａ  ｐ型ドープ層
１３ｂ  アンドープ層
２０    ショットキーダイオード
２１    ショットキー電極
２２    電極引き出し層
２３    オーミック電極
３０    ｐＭＯＳＦＥＴ
３１    ゲート絶縁膜
３２    ゲート電極
３３ａ  ソース領域
３３ｂ  ドレイン領域
３４    ソース電極
３５    ドレイン電極
４０    ｎＭＯＳＦＥＴ
４１    ゲート絶縁膜
４２    ゲート電極
４３ａ  ソース領域
４３ｂ  ドレイン領域
４４    ソース電極
４５    ドレイン電極
５０    キャパシタ
５１    下地絶縁膜
５２    下部電極
５３    容量絶縁膜
５４    上部電極
６０    インダクタ
６１    誘電体膜
６２    導体膜
７０    層間絶縁膜
７１    コンタクト
７２    配線
７４    コンタクトホール
７５    パッド
８０    蛍光ランプ装置
８１    蛍光ランプ
８２    点灯回路
８３    カバー
８４    口金
８５    グローブ
８６    回路基板
８７    ラインフィルタ回路
８８    整流回路
８９    電源平滑用コンデンサ
９０    インバータ回路
９１    インダクタ
９２    共振用コンデンサ
９３，９４  電極
【図１】
2004282091.tif 000003
【図２】
2004282091.tif 000004
【図３】
2004282091.tif 000005
【図４】
2004282091.tif 000006
【図５】
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【図６】
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【図７】
2004282091.tif 000009
【図８】
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【図９】
2004282091.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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