(57)【要約】【課題】ＶＬＳＩ回路のための階層電源ノイズ監視デバイスおよびシステムを提供する。【解決手段】ノイズ監視デバイスをオンチップに製造してチップ上のノイズを測定する。ノイズ監視システムは、チップ中に効果的に分散された複数のオンチップ・ノイズ監視デバイスを含む。ノイズ分析アルゴリズムはノイズ監視デバイスから収集されたノイズ・データに基づいてノイズ特性を分析し、階層ノイズ監視システムは、それぞれのコアのノイズをチップ上のシステムへマップする。【選択図】図１３
2004212387.tif 000002
【特許請求の範囲】
【請求項１】
チップ上のＶＬＳＩ回路のための階層電源ノイズ監視システムであって、
オンチップに製造され、前記チップ上のノイズを測定し、前記チップ中のマクロおよびコアの内部に効果的に分散された複数のノイズ・アナライザ・ユニット（ＮＡＵ）を備え、
それぞれのオンチップ・ノイズ・アナライザ・ユニット（ＮＡＵ）は前記チップ上の信号線または電源電圧線または接地電圧のノイズ特性を測定し、それぞれのＮＡＵはより高いレベルの組込自己診断テスト（ＢＩＳＴ）ユニットもしくは外部テスタによって制御されるシステム。
【請求項２】
それぞれのＮＡＵは基準電圧源と、ノイズ監視デバイスと、ノイズ・データ・ラッチとを有し、前記電源電圧（ＶＤＤ）および接地電圧（ＧＮＤ）は前記ノイズ監視デバイスによって監視されて前記基準電圧と比較され、前記基準電圧は第１の制御信号によって制御され、出力データは第２の制御信号の受信と同時にラッチされる請求項１記載のシステム。
【請求項３】
それぞれのＮＡＵが前記基準電圧を供給する基準電圧ジェネレータを有する請求項２記載のシステム。
【請求項４】
複数のＮＡＵ間で共用され、前記基準電圧を供給する外部共用基準電圧ジェネレータを有する請求項２記載のシステム。
【請求項５】
ＶＤＤおよび接地間の電圧差が測定される請求項２記載のシステム。
【請求項６】
それぞれのノイズ監視デバイスは、ノイズ・パルス出力ＮＰを生成する電源ノイズ・モニタ（ＳＮＭ）と、接地ノイズ・モニタ（ＧＮＭ）と、２つの電圧基準レベル（Ｖref1およびＶref2）と、２つのサンプリング・ラッチ（Ｓ／Ｌ１およびＳ／Ｌ２）とを有し、前記電源電圧ＶＤＤは前記ＳＮＭによって監視されて前記基準電圧Ｖref1と比較評価され、前記接地電圧ＧＮＤは前記ＧＮＭによって監視されて前記基準電圧Ｖref2と比較評価され、前記ＳＮＭによって生成された電源電圧ノイズ・パルスが前記ラッチＳ／Ｌ１によってサンプリングされ、前記ＧＮＭによって生成された接地ノイズ・パルスが前記ラッチＳ／Ｌ２によってサンプリングされる請求項２記載のシステム。
【請求項７】
前記電源ノイズ・モニタＳＮＭはインバータとして接続された強ｐＭＯＳデバイスおよび弱ｎＭＯＳデバイスを有し、前記ｐＭＯＳデバイスのソースおよびボディがＶref1へ接続され、前記ｎＭＯＳデバイスのソースおよびボディがＧＮＤへ接続され、前記ｐＭＯＳデバイスおよびｎＭＯＳデバイスのゲートがＶＤＤへ接続され、前記ｐＭＯＳデバイスおよびｎＭＯＳデバイスのドレインが前記ノイズ・パルス出力ＮＰへ接続され、Ｖ’ref1＝Ｖref1−Ｖthp でありＶthp は前記ｐＭＯＳデバイスのしきい電圧であると定義することにより、前記ＶＤＤ入力がＶ’ref1より高い場合、前記ｐＭＯＳデバイスがオフになり、前記ｎＭＯＳデバイスがオンになり、前記ＮＰ出力がＧＮＤになり、ＶＤＤがＶ’ref1以下に降下する場合、前記ｐＭＯＳデバイスが弱反転から強反転へ切り換わることによってオンになり、前記ｐＭＯＳデバイスが前記ｎＭＯＳデバイスに対してオーバーパワーとなるように構成されているために前記ＮＰ出力がＶref1に変わる請求項６記載のシステム。
【請求項８】
前記基準電圧Ｖref1のレベルが調整されるとき、ＮＰは領域Ａでは常に１（ハイ）であり、領域Ｃでは常に０（ロー）であり、領域Ｂでは０および１間を変動するという３つの異なった領域Ａ，Ｂ，Ｃのうちの１つの領域において前記ＳＮＭ出力ＮＰが生成され、Ｖ’ref1＝Ｖref1−Ｖthp が最大電源電圧ＶＤＤmax より大きいとき、前記出力ＮＰは領域Ａにとどまって常に１であり、Ｖ’ref1が最小電源電圧ＶＤＤmin より小さいとき、前記出力ＮＰは領域Ｃにとどまって常に０であり、前記領域Ａおよび領域Ｂ間の境界を通過してＶref1を掃引させることによってＶＤＤmax が確認され、前記領域Ｂおよび領域Ｃ間の境界を通過してＶref1を掃引させることによってＶＤＤmin が確認され、前記領域Ｂの幅すなわちＶＤＤmax −ＶＤＤmin は、ＶＤＤノイズ変動の範囲を定める請求項７記載のシステム。
【請求項９】
前記電源ノイズ・モニタＳＮＭからのノイズ・パルス出力信号ＮＰは前記サンプリング・ラッチＳ／Ｌ１への入力であり、前記サンプリング・ラッチＳ／Ｌ１は、前記領域Ａ，Ｂ，およびＣ間の境界に達したときに書込許可信号をトリガし、前記書込許可信号は前記境界での対応するＶref1レベルに基づいてメモリへＶＤＤmax 値およびＶＤＤmin 値を記録することを可能にする請求項８記載のシステム。
【請求項１０】
前記領域ＡおよびＢ間の境界と、前記領域ＢおよびＣ間の境界とを検出して記録するセット−リセット・サンプリング・ラッチを有し、前記電源ノイズ・モニタＳＮＭの出力ＮＰは２つのセット−リセット・サンプリング・ラッチＳＲ−１，ＳＲ−２へのＳＥＴ入力を構成し、前記２つのセット−リセット・サンプリング・ラッチの出力は２つのＡＮＤゲートＡＮＤ１，ＡＮＤ２への入力であり、第１のＡＮＤゲートＡＮＤ１への第２の入力は、段階的に上方へ調整される第１の基準信号であり、第２のＡＮＤゲートＡＮＤ２への第２の入力は、段階的に下方へ調整される第２の基準信号であり、前記第１のＡＮＤゲートＡＮＤ１はＶＤＤmin 書込許可信号を生成し、前記第２のＡＮＤゲートＡＮＤ２はＶＤＤmax 書込許可信号を生成する請求項９記載のシステム。
【請求項１１】
ＶＤＤmax を検出するために、Ｖ’ref1＞＞ＶＤＤmax でありＮＰが領域Ａで常に１である１（ハイ）へ前記基準電圧Ｖref1が最初にセットされ、Ｖ’ref1が段階的に下方へ調整されてＶＤＤmax をちょうど下回るときに最初の０パルスが前記出力ＮＰ上に現れ、０の最初の出現は、ラッチイネーブル信号をトリガして前記領域ＡおよびＢ間の境界に対応するＶref1b_max すなわちＶ’ref1b_max ＋Ｖthp のレベルを記録し、Ｖref1b のステップ・サイズがΔＶの場合、ＶＤＤmax が（Ｖref1b_max ＋ΔＶ−Ｖthp ）と（Ｖref1b_max −Ｖthp ）との平均＝［Ｖref1b_max −Ｖthp ＋（ΔＶ／２）］に近似する請求項８記載のシステム。
【請求項１２】
ＶＤＤmin を検出するために、Ｖ’ref1＜＜ＶＤＤmin でありＮＰが領域Ｃで常に０である０（ロー）へ前記基準電圧Ｖref1が最初にセットされ、Ｖ’ref1が段階的に上方へ調整されてＶＤＤmin をちょうど上回るとき、最初の１パルスが前記出力ノードＮＰ上に現れ、１の最初の出現はラッチイネーブル信号をトリガして前記領域ＢおよびＣ間の境界に対応するＶref1b_min すなわちＶ’ref1b_min ＋Ｖthp のレベルを記録し、Ｖref1のステップ・サイズがΔＶの場合、ＶＤＤmin は（Ｖref1b_min −ΔＶ−Ｖthp ）と（Ｖref1b_min −Ｖthp ）との平均＝［Ｖref1b_min −Ｖthp −（ΔＶ／２）］に近似する請求項８記載のシステム。
【請求項１３】
前記接地ノイズ・モニタＧＮＭはインバータとして接続された強ｎＭＯＳデバイスおよび弱ｐＭＯＳデバイスを有し、前記ｐＭＯＳデバイスのソースおよびボディがＶＤＤへ接続され、前記ｎＭＯＳデバイスのソースおよびボディがＶref2へ接続され、前記ｐＭＯＳデバイスおよびｎＭＯＳデバイスのゲートがＧＮＤへ接続され、前記ｐＭＯＳデバイスおよびｎＭＯＳデバイスのドレインがノイズ・パルス出力ＮＰへ接続され、前記ｎＭＯＳデバイスは前記ｐＭＯＳデバイスより強い駆動電力を有するよう構成され、Ｖ’ref2＝Ｖref2＋Ｖthn でありＶthn は前記ｎＭＯＳデバイスのしきい電圧であると定義することにより、前記ＧＮＤ入力がＶ’ref2より低い場合、前記ｎＭＯＳデバイスがオフになり、前記ｐＭＯＳデバイスがオンになり、前記ＮＰ出力がＶＤＤになり、ＧＮＤがＶ’ref2を超える場合、前記ｎＭＯＳデバイスが弱反転から強反転へ切り換わることによってオンになり、前記ｎＭＯＳデバイスが前記ｐＭＯＳデバイスに対してオーバーパワーになるように構成されているために前記ＮＰ出力がＶref2に変わる請求項６記載のシステム。
【請求項１４】
前記基準電圧Ｖref2のレベルが調整されるとき、ＮＰは領域Ａでは常に１（ハイ）であり、領域Ｃでは常に０（ロー）であり、領域Ｂでは０および１間を変動するという３つの異なった領域Ａ，Ｂ，Ｃのうちの１つの領域において前記ＧＮＭ出力ＮＰが生成され、Ｖ’ref2＝Ｖref2＋Ｖthn が最大接地電圧ＧＮＤmax より大きいとき、前記出力ＮＰは領域Ａにとどまって１であり、Ｖ’ref2が最小接地電圧ＧＮＤmin より小さいとき、前記出力ＮＰは領域Ｃにとどまって０であり、前記領域Ａおよび領域Ｂ間の境界を通過してＶref2を掃引させることによってＧＮＤmax が確認され、前記領域Ｂおよび領域Ｃ間の境界を通過してＶref2を掃引させることによってＧＮＤmin が確認され、前記領域Ｂの幅すなわちＧＮＤmax −ＧＮＤmin は、ＧＮＤノイズ変動の範囲を定める請求項１３記載のシステム。
【請求項１５】
ＧＮＤmax を検出するために、Ｖ’ref2＞＞ＧＮＤmax でありＮＰが領域Ａで常に１である１（ハイ）へ前記基準電圧Ｖref2が最初にセットされ、Ｖ’ref2が段階的に下方へ調整されてＧＮＤmax をちょうど下回るときに最初の０パルスが前記出力ノードＮＰ上に現れ、０の最初の出現は、ラッチイネーブル信号をトリガして前記領域ＡおよびＢ間の境界に対応するＶref2b_max すなわちＶ’ref2b_max −Ｖthn のレベルを記録し、Ｖref2のステップ・サイズがΔＶの場合、ＧＮＤmax が（Ｖref2b_max ＋ΔＶ＋Ｖthn ）と（Ｖref2b_max ＋Ｖthn ）との平均＝［Ｖref2b_max ＋Ｖthn ＋（ΔＶ／２）］に近似する請求項１４記載のシステム。
【請求項１６】
ＧＮＤmin を検出するために、Ｖ’ref2＜＜ＧＮＤmin でありＮＰが領域Ｃで常に０である０（ロー）へ前記基準電圧Ｖref2が最初にセットされ、Ｖ’ref2が段階的に上方へ調整されてＧＮＤmin をちょうど上回るとき、最初の１パルスが前記出力ノードＮＰ上に現れ、１の最初の出現はラッチイネーブル信号をトリガして前記領域ＢおよびＣ間の境界に対応するＶref2b_min すなわちＶ’ref2b_min −Ｖthn のレベルを記録し、Ｖref2のステップ・サイズがΔＶの場合、ＧＮＤmin は（Ｖref2b_min −ΔＶ＋Ｖthn ）と（Ｖref2b_min ＋Ｖthn ）との平均＝［Ｖref2b_min ＋Ｖthn −（ΔＶ／２）］に近似する請求項１４記載のシステム。
【請求項１７】
ノイズ・モニタ・コントローラと、基準電圧ジェネレータと、電圧モニタおよびノイズレベル・ラッチと、メモリとをさらに備え、前記ノイズ・モニタ・コントローラはハイレベルＢＩＳＴまたは外部テスタから信号を受信して制御信号を前記基準電圧ジェネレータおよび前記電圧モニタへ送り、前記基準電圧ジェネレータは一組の基準電圧を前記電圧モニタへ供給してＶＤＤおよびＧＮＤのノイズ・レベルを決定し、ノイズ・データがラッチされて前記メモリへ格納される請求項１記載のシステム。
【請求項１８】
測定周期がクロック・サイクル・タイムの倍数で調整されて中間周波ノイズ・データおよび低周波ノイズ・データを収集する請求項１７記載のシステム。
【請求項１９】
制御線およびデータ線がコア内のそれぞれのＮＡＵへ経路指定され、測定されたノイズ・データがそれぞれのＮＡＵにラッチされて順次スキャンされる請求項１記載のシステム。
【請求項２０】
複数のＮＡＵがローカル電源ノイズを測定し、基準電圧がローカル組込自己診断テスト・ユニットＬＢＩＳＴによって生成される、コアのためのメモリ内ノイズ監視システムを含む請求項１記載のシステム。
【請求項２１】
オンチップに製造され、前記チップのマクロまたはコア内部の前記チップ上のノイズを測定する、前記チップ上のＶＬＳＩ回路のためのノイズ・アナライザ・ユニット（ＮＡＵ）であって、
前記オンチップ・ノイズ・アナライザ・ユニット（ＮＡＵ）は、前記チップ上の信号線または電源電圧線または接地電圧のノイズ特性を測定し、より高いレベルの組込自己診断テスト（ＢＩＳＴ）ユニットもしくは外部テスタによって制御され、
基準電圧源と、ノイズ監視デバイスと、ノイズ・データ・ラッチとを備え、前記電源電圧（ＶＤＤ）および接地電圧（ＧＮＤ）は前記ノイズ監視デバイスによって監視されて前記基準電圧と比較され、前記基準電圧は第１の制御信号によって制御され、出力データは第２の制御信号の受信と同時にラッチされるノイズ・アナライザ・ユニット。
【請求項２２】
前記基準電圧を供給する基準電圧ジェネレータをさらに備える請求項２１記載のノイズ・アナライザ・ユニット。
【請求項２３】
前記ＮＡＵはＶＤＤおよび接地間の電圧差を測定する請求項２１記載のノイズ・アナライザ・ユニット。
【請求項２４】
前記ノイズ監視デバイスは、ノイズ・パルス出力ＮＰを生成する電源ノイズ・モニタ（ＳＮＭ）と、接地ノイズ・モニタ（ＧＮＭ）と、２つの電圧基準レベル（Ｖref1およびＶref2）と、２つのサンプリング・ラッチ（Ｓ／Ｌ１およびＳ／Ｌ２）とを有し、前記電源電圧ＶＤＤは前記ＳＮＭによって監視されて前記基準電圧Ｖref1と比較評価され、前記接地電圧ＧＮＤは前記ＧＮＭによって監視されて前記基準電圧Ｖref2と比較評価され、前記ＳＮＭによって生成された電源電圧ノイズ・パルスが前記ラッチＳ／Ｌ１によってサンプリングされ、前記ＧＮＭによって生成された接地ノイズ・パルスが前記ラッチＳ／Ｌ２によってサンプリングされる請求項２１記載のノイズ・アナライザ・ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、ＶＬＳＩ回路のための階層電源ノイズ監視デバイスおよびシステムに関連する。
【背景技術】
【０００２】
ノイズ監視デバイスは、オンチップに製造されてチップ上のノイズを測定する。ノイズ監視システムは、チップ中に効果的に分散された複数のオンチップ・ノイズ監視デバイスを含む。ノイズ分析アルゴリズムは、ノイズ監視デバイスから収集されたノイズ・データに基づいてノイズ特性を分析し、階層ノイズ監視システムは、それぞれのコアのノイズをチップ上のシステムへマップする。
【０００３】
ディープ・サブミクロン・テクノロジの出現によって、ノイズ問題および信号完全性問題が注目されるようになった。ノイズ・イミュニティ（noise immunity）問題は、他の設計基準（design metrics）例えば面積，タイミングおよび電力よりも重要であると言ってよい。というのは、回路が動作しなければ、回路がどれ程小型であろうと，どれ程速く実行しようと，あるいは消費電力がどれ程少量であろうと問題にならないからである。したがって、信号の完全性を保持するために、起こり得る信号劣化を許容する組み込みノイズ・マージンを全ての回路が有している必要がある。
【０００４】
ＶＬＳＩシステムに関するノイズ問題は、漏れノイズ（leakage noise），チャージ・シェアリング・ノイズ，クロストーク・ノイズ，反射ノイズおよび電源ノイズを含む。漏れノイズは、トランジスタのサブスレショルド電流による。チャージ・シェアリング・ノイズは、回路の内部ノードと外部ノードとの間の電荷再分布によって生じる。クロストーク・ノイズは、隣接するワイヤ間の結合ノイズである。反射ノイズは、伝送線路上のそれぞれのインピーダンス不連続箇所で発生する。最後に、電源ノイズは電源線上のスイッチング・ノイズであり、回路の評価ノードへ続いて接続される。不足制動の低損失ネットワークに関しては、電源ノイズ問題は、徐々に減衰する過渡ノイズの形態で、あるいは潜在的により危険な共振ノイズの形態で現れることがある。電源電圧およびしきい電圧がディープ・サブミクロン設計においてスケールダウンし続けるにつれて、ノイズ・マージンが極めて小さくなり、電源ノイズの制御がＶＬＳＩ回路の性能および信頼性を決定するために重要になる。
【０００５】
電源ノイズは、電力配線回路網のインダクタンス，抵抗およびキャパシタンスをモデル化することによってシミュレートできる（H.ChenおよびD.Ling,“Power supply noise analysis methodology for deep-submicron VLSI chip design,”Design Automation Conference, June 1997, pp.638-643）。しかしながら、実際のハードウェア測定データを用いずにシミュレーション結果の精度を確認することは困難である。さらに、システムオンチップ設計に関しては、ノイズにより敏感なアナログ回路は、ディジタル回路から分離して個別に分析しなければならない複数の電源電圧を有することがある（Y.Kashima等,“An evaluation method for substrate noise in AD mixed-signal LSIs,”Technical report of IEICE, IDC 97-110, August 1997）。
【０００６】
シミュレーション・モデルを調整し、電源ノイズのより好ましい見積を与えるために、増幅回路を使用して外部テスタに対してオフチップでアナログ・ノイズ波形を送ることにより、ハードウェア測定を実行することができる（Hamid PartoviおよびAndrew J.Barber, 米国特許第５４５３７１３号公報“Noise-free analog islands in digital integrated circuits”,）。しかしながら、高周波ノイズを測定するために必要とされる分解能、そして監視を必要とするノイズ源の数の多さのために、この方法は実現が困難である。アナログ回路において起こり得るノイズ干渉を最小化するために、サンプリング法および複数の電圧コンパレータを用いて出力をディジタル・テスタへ送ることができる（H.Aoki, M.Ikeda,およびK.Asada,“On-chip voltage noise monitor for measuring voltage bounce in power supply lines using a digital tester”, International Conference on Microelectronic Test Structures, March 2000, pp.112-117）。
【０００７】
しかしながら、サンプリング回路におけるクロックの使用は、ノイズ測定の時間分解能（time resolution）を制限することになってしまう。また、電圧コンパレータの使用は、追加の電圧降下によって基準電圧に不確実性を導入してしまう可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の第１の目的は、ＶＬＳＩ回路のための階層電源ノイズ監視デバイスおよびシステムを提供することである。
【課題を解決するための手段】
【０００９】
ノイズ監視デバイスはオンチップに製造されてチップ上のノイズを測定する。ノイズ監視システムは、チップ中に効果的に分散された複数のオンチップ・ノイズ監視デバイスを含む。ノイズ分析アルゴリズムは、ノイズ監視デバイスから収集されたノイズ・データに基づいてノイズ特性を分析し、階層ノイズ監視システムは、それぞれのコアのノイズをチップ上のシステムへマップする。
【発明を実施するための最良の形態】
【００１０】
本発明において、ノイズ監視デバイスがオンチップに製造されてチップ上のノイズを測定する。ノイズ監視システムは、チップ中に効果的に分散された複数のこのようなオンチップ・ノイズ監視デバイスを含む。ノイズ分析アルゴリズムは、ノイズ監視デバイスから収集されたノイズ・データに基づいてノイズ特性を分析し、階層ノイズ監視システムは、それぞれのコアのノイズをチップ上のシステムへマップする。
【００１１】
高分解能オンチップ・ノイズ監視デバイスがそれぞれのマクロの内部に構成される。それぞれの個別のマクロのノイズを同時にまたは順々に監視して異なるマクロ間のノイズ干渉を測定する。階層ノイズ監視システムは、組込自己診断テスト（ＢＩＳＴ）システムの一部であるそれぞれのコアおよびそれぞれのチップの電源ノイズ情報を監視して格納する。このアプローチを、チップ上のシステムからパッケージ上のシステムへさらに拡張して、完全な範囲の階層的なノイズ・テストを与えることができる。
【００１２】
（Ａ）オンチップ・ノイズ・アナライザ・ユニットおよびノイズ監視デバイス
オンチップ・ノイズ・アナライザ・ユニット（ＮＡＵ）を与えてチップ上の電源ノイズおよび接地ノイズの特性を監視する。それぞれのＮＡＵは、さらに高いレベルの組込自己診断テスト（ＢＩＳＴ）ユニットまたは外部テスタによって制御され、それぞれのＮＡＵは、信号線あるいは電力バス線内のノイズを測定する。
【００１３】
図１は、基準電圧Ｖref を供給する基準電圧ジェネレータ１２と、ノイズ監視デバイス１４と、ノイズ・データ・ラッチ１６と、任意の調整電源１８とを備えるノイズ・アナライザ・ユニット（ＮＡＵ）１０のハイレベル・ブロック回路図である。電源電圧（ＶＤＤ）と接地電圧（ＧＮＤ）とは、ノイズ監視デバイス１４によって監視され、調整電源１８によって供給される基準電圧と比較される。基準電圧は第１の制御信号Ｃ１によって制御され、出力データは、第２の制御信号Ｃ２の受信と同時にラッチされる。
【００１４】
図２は、共用基準電圧Ｖref を供給し、回路面積および電力を節約する外部共用基準電圧ジェネレータを有するノイズ・アナライザ・ユニットＮＡＵの代替の実施形態のハイレベル・ブロック回路図である。
【００１５】
図３は、ＶＤＤおよびＧＮＤ間の電圧差が測定されるノイズ・アナライザ・ユニットＮＡＵの第３の実施形態のハイレベル・ブロック回路図である。
【００１６】
図４は、１つの電源ノイズ・モニタ（ＳＮＭ）と、１つの接地ノイズ・モニタ（ＧＮＭ）と、１つのクロック信号と、２つの電圧基準レベル（Ｖref1およびＶref2）と、２つのサンプリング・ラッチ（Ｓ／Ｌ１およびＳ／Ｌ２）とを備える集積されたノイズ監視デバイスのハイレベル・ブロック回路図である。電源電圧ＶＤＤはＳＮＭによって監視され、基準電圧Ｖref1と比較評価される。接地電圧ＧＮＤはＧＮＭによって監視されて基準電圧Ｖref2と比較評価される。ノイズ監視システムにおいて、ＳＮＭによって生成された電源ノイズ・パルスがラッチＳ／Ｌ１によってサンプリングされ、ＧＮＭによって生成された接地ノイズ・パルスがラッチＳ／Ｌ２によってサンプリングされる。
【００１７】
図５は、インバータとして接続される強ｐＭＯＳデバイス３２と弱ｎＭＯＳデバイス３４とを含む電源ノイズ・モニタＳＮＭの略回路と波形を説明する図である。ここで、ｐＭＯＳデバイスのソースおよびボディはＶref1へ接続され、ｎＭＯＳデバイスのソースおよびボディはＧＮＤへ接続され、ｐＭＯＳデバイスおよびｎＭＯＳデバイスのゲートはＶＤＤへ接続され、ｐＭＯＳデバイスおよびｎＭＯＳデバイスのドレインはノイズ・パルス出力ＮＰへ接続される。より強い駆動電力を与えるために、ｎＭＯＳデバイスよりも、広いチャネル，低いしきい電圧，あるいは薄いゲート酸化物を備える強ｐＭＯＳデバイスが構成される。
【００１８】
Ｖ’ref1＝Ｖref1−Ｖthp であり、Ｖthp はｐＭＯＳデバイスのしきい電圧であると定義することにより、ＶＤＤ入力がＶ’ref1より高い場合、ｐＭＯＳデバイスがオフになり、ｎＭＯＳデバイスがオンになり、ＮＰ出力がＧＮＤになる。他方、ＶＤＤがＶ’ref1以下に降下する場合、ｐＭＯＳデバイスが、弱反転から強反転へ切り換わることによってオンになり、ＮＰ出力がＶref1へ変わる。というのは、ｐＭＯＳデバイスは、ｎＭＯＳデバイスに対してオーバーパワーとなるように構成されているからである。
【００１９】
基準電圧Ｖref1のレベルが調整されるとき、図６に示される３つの異なった領域Ａ，Ｂ，Ｃのうちの１つの領域において、ＳＮＭインバータ出力ＮＰが生成される。ここで、ＮＰは領域Ａでは常に１（ハイ）であり、領域Ｃでは常に０（ロー）であり、領域Ｂでは０および１間を変動する。Ｖ’ref1＝Ｖref1−Ｖthp が最大電源電圧ＶＤＤmax より大きいとき、出力ＮＰは領域Ａにとどまり、常に１である。Ｖ’ref1が最小電源電圧ＶＤＤmin を下回るとき、出力ＮＰは領域Ｃにとどまり、常に０である。したがって、領域Ａおよび領域Ｂ間の境界を通過してＶref1を掃引させることによってＶＤＤmax を確認でき、領域Ｂおよび領域Ｃ間の境界を通過してＶref1を掃引させることによってＶＤＤmin を確認できる。領域Ｂの幅（図６においては高さ）すなわちＶＤＤmax −ＶＤＤmin は、したがってＶＤＤノイズ変動の範囲を定める。
【００２０】
電源ノイズ・モニタＳＮＭからのノイズ・パルス出力信号ＮＰは、図４および７のサンプリング・ラッチＳ／Ｌ１への入力であり、サンプリング・ラッチＳ／Ｌ１は、領域Ａ，Ｂ，およびＣ間の境界に達したときに、図７におけるEnable Write ＶＤＤminおよびEnable Write ＶＤＤmax である書込許可信号を順次トリガする。これらの書込許可信号は、さらに、当該境界での対応するＶref1レベルに基づいて、ＶＤＤmax 値およびＶＤＤmin 値をメモリへ記録することを可能にする。
【００２１】
図７は、領域ＡおよびＢ間の境界と、領域ＢおよびＣ間の境界とを検出して記録するセット−リセット（ＳＲ）サンプリング・ラッチ（Ｓ／Ｌ）の回路図である。電源ノイズ・モニタＳＮＭの出力ＮＰは、２つのセット−リセット・サンプリング・ラッチＳＲ−１，ＳＲ−２へのＳＥＴ入力を構成し、セット−リセット・サンプリング・ラッチの出力は２つのＡＮＤゲートＡＮＤ１，ＡＮＤ２への入力である。第１のＡＮＤゲートＡＮＤ１への第２の入力は基準信号Increase＿Ｖref1であり、この信号は段階的に上方へ調整される。第２のＡＮＤゲートＡＮＤ２への第２の入力は基準信号Decrease＿Ｖref1であり、この信号は段階的に下方へ調整される。第１のＡＮＤゲートＡＮＤ１は書込許可信号Enable Write ＶＤＤmin を生成し、第２のＡＮＤゲートＡＮＤ２は書込許可信号Enable Write ＶＤＤmax を生成する。ＳＲサンプリング・ラッチは、（動作の真理値表も示す）下段の拡大図に示すように接続された２つのＮＯＲゲートを含み、ラッチはＳＥＴ信号の正区間でトリガされる。
【００２２】
図８は、ＶＤＤノイズ境界を検出する２つの基準電圧スキャン・メカニズムを示す。ＶＤＤmax を検出するために、Ｖ’ref1＞＞ＶＤＤmax であり、ＮＰが領域Ａで常に１である１（ハイ）へ基準電圧Ｖref1が最初にセットされる。Ｖ’ref1が段階的に下方へ調整されてＶＤＤmax をちょうど下回ったときに、最初の０パルスが出力ノードＮＰ上に現れることになる。０のこの最初の出現は、ラッチイネーブル信号をトリガし、領域ＡおよびＢ間の境界に対応するＶref1b_max すなわちＶ’ref1b_max ＋Ｖthp のレベルを記録する。Ｖref1のステップ・サイズがΔＶの場合、ＶＤＤmax は、（Ｖref1b_max ＋ΔＶ−Ｖthp ）と（Ｖref1b_max −Ｖthp ）との平均 ＝［Ｖref1b_max −Ｖthp ＋（ΔＶ／２）］に近似し得る。
【００２３】
他方、ＶＤＤmin を検出するために、Ｖ’ref1＜＜ＶＤＤmin であり、ＮＰが領域Ｃで常に０である０（ロー）へ基準電圧Ｖref1が最初にセットされる。Ｖ’ref1が段階的に上方へ調整されてＶＤＤmin をちょうど上回ったときに、最初の１パルスが出力ノードＮＰ上に現れることになる。１のこの最初の出現は、ラッチイネーブル信号をトリガし、領域ＢおよびＣ間の境界に対応するＶref1b_min すなわちＶ’ref1b_min ＋Ｖthp のレベルを記録する。Ｖref1のステップ・サイズがΔＶの場合、ＶＤＤmin は、（Ｖref1b_min −ΔＶ−Ｖthp ）と（Ｖref1b_min −Ｖthp ）との平均 ＝［Ｖref1b_min −Ｖthp −（ΔＶ／２）］に近似し得る。結果として得られるＶＤＤノイズ変動の範囲は、（ＶＤＤmax −ＶＤＤmin ）すなわち（Ｖref1b_max −Ｖref1b_min ＋ΔＶ）から計算できる。同様に、図９は、インバータとして接続される強ｎＭＯＳデバイスと弱ｐＭＯＳデバイスとを備える接地ノイズ・モニタＧＮＭのハイレベル・ブロック回路図である。ここで、ｐＭＯＳデバイスのソースおよびボディはＶＤＤへ接続され、ｎＭＯＳデバイスのソースおよびボディはＶref2へ接続され、ｐＭＯＳデバイスおよびｎＭＯＳデバイスのゲートはＧＮＤへ接続され、ｐＭＯＳデバイスおよびｎＭＯＳデバイスのドレインはノイズ・パルス出力ＮＰへ接続される。ｐＭＯＳデバイスより強い駆動電力を有するｎＭＯＳデバイスが構成される。
【００２４】
Ｖ’ref2＝Ｖref2＋Ｖthn であり、Ｖthn はｎＭＯＳデバイスのしきい電圧であると定義することにより、ＧＮＤ入力がＶ’ref2より低い場合、ｎＭＯＳデバイスがオフになり、ｐＭＯＳデバイスがオンになり、ＮＰ出力がＶＤＤになる。他方、ＧＮＤがＶ’ref2を超える場合、ｎＭＯＳデバイスが弱反転から強反転へ切り換わることによってオンになり、ＮＰ出力がＶref2へ変わる、というのは、ｎＭＯＳデバイスはｐＭＯＳデバイスに対してオーバーパワーとなるように構成されているからである。
【００２５】
基準電圧Ｖref2のレベルが調整されるとき、３つの異なった領域のうちの１つの領域において、ＧＮＭインバータ出力ＮＰが同様に生成される。すなわち、ＮＰは領域Ａでは常に１（ハイ）であり、領域Ｃでは常に０（ロー）であり、領域Ｂでは０および１間を変動する。Ｖ’ref2＝Ｖref2＋Ｖthn が最大接地電圧ＧＮＤmax より大きいとき、出力ＮＰは領域Ａにとどまり、１である。Ｖ’ref2が最小接地電圧ＧＮＤmin を下回るとき、出力ＮＰは領域Ｃにとどまり、０である。したがって、領域Ａおよび領域Ｂ間の境界を通過してＶref2を掃引させることによってＧＮＤmax が確認でき、領域Ｂおよび領域Ｃ間の境界を通過してＶref2を掃引させることによってＧＮＤmin が確認できる。領域Ｂの幅すなわちＧＮＤmax −ＧＮＤmin は、したがってＧＮＤノイズ変動の範囲を定める。
【００２６】
ＧＮＤmax を検出するために、Ｖ’ref2＞＞ＧＮＤmax でありＮＰが領域Ａで常に１である１（ハイ）へ、基準電圧Ｖref2が最初にセットされる。Ｖ’ref2が段階的に下方へ調整されてＧＮＤmax をちょうど下回るとき、最初の０パルスが出力ノードＮＰ上に現れることになる。０のこの最初の出現は、ラッチイネーブル信号をトリガし、領域ＡおよびＢ間の境界に対応するＶref2b_max すなわちＶ’ref2b_max −Ｖthn のレベルを記録する。Ｖref2のステップ・サイズがΔＶの場合、ＧＮＤmax は、（Ｖref2b_max ＋ΔＶ＋Ｖthn ）と（Ｖref2b_max ＋Ｖthn ）との平均 ＝［Ｖref2b_max ＋Ｖthn ＋（ΔＶ／２）］に近似し得る。
【００２７】
他方、ＧＮＤmin を検出するために、Ｖ’ref2＜＜ＧＮＤmin であり、ＮＰが領域Ｃで常に０である０（ロー）へ基準電圧Ｖref2が最初にセットされる。Ｖ’ref2が段階的に上方へ調整されてＧＮＤmin をちょうど上回るとき、最初の１パルスが出力ノードＮＰ上に現れることになる。１のこの最初の出現は、ラッチイネーブル信号をトリガし、領域ＢおよびＣ間の境界に対応するＶref2b_min すなわちＶ’ref2b_min −Ｖthn のレベルを記録する。Ｖref2のステップ・サイズがΔＶである場合、ＧＮＤmin は、（Ｖref2b_min −ΔＶ＋Ｖthn ）と（Ｖref2b_min ＋Ｖthn ）との平均 ＝［Ｖref2b_min ＋Ｖthn −（ΔＶ／２）］に近似し得る。結果として得られるＧＮＤノイズ変動の範囲は、（ＧＮＤmax −ＧＮＤmin ）すなわち（Ｖref2b_max −Ｖref2b_min ＋ΔＶ）から計算できる。
【００２８】
（Ｂ）階層ノイズ監視システム
図１０は、ノイズ・モニタ・コントローラと、基準電圧ジェネレータと、電圧モニタおよびノイズ・レベル・ラッチと、メモリ記憶装置とを備えるノイズ監視システムのハイレベル・ブロック回路図である。ノイズ・モニタ・コントローラは、ハイレベルＢＩＳＴおよび外部テスタから信号を受信して制御信号を基準電圧ジェネレータと電圧モニタとへ送信する。基準電圧ジェネレータは、一組の基準電圧を電圧モニタへ供給してＶＤＤおよびＧＮＤのノイズ・レベルを決定する。ノイズ・データは、次にラッチされメモリに格納されスキャンされることになる。スイッチング条件およびノイズの周期性に従って、測定周期をクロック・サイクル・タイムの倍数で調整して、高周波ノイズ・データだけでなく中間周波ノイズ・データおよび低周波ノイズ・データも収集できる。
【００２９】
ノイズ監視システムは、さらに、システムオンチップ構成のために階層的に実装できる。図１１は、複数のノイズ・アナライザ・ユニットＮＡＵがローカル電源ノイズを測定するコアＡのためのメモリ内ノイズ監視システムを示す。制御線およびデータ線は、コア内のそれぞれのＮＡＵへ経路指定され、スキャン・チェーンのそれらと同様である。測定されたノイズ・データは、次にローカルＮＡＵにラッチされ順次スキャンされる。図１２は、複数のノイズ・アナライザ・ユニットＮＡＵがローカル電源ノイズを測定するコアＢのためのメモリ内ノイズ監視システムの代替の実施形態を示す。基準電圧がローカル組込自己診断テスト・ユニットＬＢＩＳＴによって生成され、ＮＡＵの回路サイズと消費電力とを低減する。
【００３０】
図１３は、６つのコアとグローバル組込自己診断テスト・ユニットＧＢＩＳＴ３３０とを含むシステムオンチップ（ＳＯＣ）ノイズ・アナライザ・プロトコル３００を示す。グローバルＢＩＳＴユニットＧＢＩＳＴは、制御線３２０を通してそれぞれのコアのローカル組込自己診断テスト・ユニットＬＢＩＳＴ３５０へ制御信号を送る。次に、ノイズ・データがデータ線３１０からスキャンされＧＢＩＳＴ内部のメモリ・バッファ３４０へ格納される。図１４は、既存のメモリ・コア４６０を用いてノイズ・データを格納するＳＯＣノイズ・アナライザ・プロトコル４００の代替の実施形態を示す。
【００３１】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）チップ上のＶＬＳＩ回路のための階層電源ノイズ監視システムであって、オンチップに製造され、前記チップ上のノイズを測定し、前記チップ中のマクロおよびコアの内部に効果的に分散された複数のノイズ・アナライザ・ユニット（ＮＡＵ）を備え、それぞれのオンチップ・ノイズ・アナライザ・ユニット（ＮＡＵ）は前記チップ上の信号線または電源電圧線または接地電圧線のノイズ特性を測定し、それぞれのＮＡＵはより高いレベルの組込自己診断テスト（ＢＩＳＴ）ユニットもしくは外部テスタによって制御されるシステム。
（２）それぞれのＮＡＵは基準電圧源と、ノイズ監視デバイスと、ノイズ・データ・ラッチとを有し、前記電源電圧（ＶＤＤ）および接地電圧（ＧＮＤ）は前記ノイズ監視デバイスによって監視されて前記基準電圧と比較され、前記基準電圧は第１の制御信号によって制御され、出力データは第２の制御信号の受信と同時にラッチされる上記（１）記載のシステム。
（３）それぞれのＮＡＵが前記基準電圧を供給する基準電圧ジェネレータを有する上記（２）記載のシステム。
（４）複数のＮＡＵ間で共用され、前記基準電圧を供給する外部共用基準電圧ジェネレータを有する上記（２）記載のシステム。
（５）ＶＤＤおよび接地間の電圧差が測定される上記（２）記載のシステム。
（６）それぞれのノイズ監視デバイスは、ノイズ・パルス出力ＮＰを生成する電源ノイズ・モニタ（ＳＮＭ）と、接地ノイズ・モニタ（ＧＮＭ）と、２つの電圧基準レベル（Ｖref1およびＶref2）と、２つのサンプリング・ラッチ（Ｓ／Ｌ１およびＳ／Ｌ２）とを有し、前記電源電圧ＶＤＤは前記ＳＮＭによって監視されて前記基準電圧Ｖref1と比較評価され、前記接地電圧ＧＮＤは前記ＧＮＭによって監視されて前記基準電圧Ｖref2と比較評価され、前記ＳＮＭによって生成された電源電圧ノイズ・パルスが前記ラッチＳ／Ｌ１によってサンプリングされ、前記ＧＮＭによって生成された接地ノイズ・パルスが前記ラッチＳ／Ｌ２によってサンプリングされる上記（２）記載のシステム。
（７）前記電源ノイズ・モニタＳＮＭはインバータとして接続された強ｐＭＯＳデバイスおよび弱ｎＭＯＳデバイスを有し、前記ｐＭＯＳデバイスのソースおよびボディがＶref1へ接続され、前記ｎＭＯＳデバイスのソースおよびボディがＧＮＤへ接続され、前記ｐＭＯＳデバイスおよびｎＭＯＳデバイスのゲートがＶＤＤへ接続され、前記ｐＭＯＳデバイスおよびｎＭＯＳデバイスのドレインが前記ノイズ・パルス出力ＮＰへ接続され、Ｖ’ref1＝Ｖref1−Ｖthp でありＶthp は前記ｐＭＯＳデバイスのしきい電圧であると定義することにより、前記ＶＤＤ入力がＶ’ref1より高い場合、前記ｐＭＯＳデバイスがオフになり、前記ｎＭＯＳデバイスがオンになり、前記ＮＰ出力がＧＮＤになり、ＶＤＤがＶ’ref1以下に降下する場合、前記ｐＭＯＳデバイスが弱反転から強反転へ切り換わることによってオンになり、前記ｐＭＯＳデバイスが前記ｎＭＯＳデバイスに対してオーバーパワーとなるように構成されているために前記ＮＰ出力がＶref1に変わる上記（６）記載のシステム。
（８）前記基準電圧Ｖref1のレベルが調整されるとき、ＮＰは領域Ａでは常に１（ハイ）であり、領域Ｃでは常に０（ロー）であり、領域Ｂでは０および１間を変動するという３つの異なった領域Ａ，Ｂ，Ｃのうちの１つの領域において前記ＳＮＭ出力ＮＰが生成され、Ｖ’ref1＝Ｖref1−Ｖthp が最大電源電圧ＶＤＤmax より大きいとき、前記出力ＮＰは領域Ａにとどまって常に１であり、Ｖ’ref1が最小電源電圧ＶＤＤmin より小さいとき、前記出力ＮＰは領域Ｃにとどまって常に０であり、前記領域Ａおよび領域Ｂ間の境界を通過してＶref1を掃引させることによってＶＤＤmax が確認され、前記領域Ｂおよび領域Ｃ間の境界を通過してＶref1を掃引させることによってＶＤＤmin が確認され、前記領域Ｂの幅すなわちＶＤＤmax −ＶＤＤmin は、ＶＤＤノイズ変動の範囲を定める上記（７）記載のシステム。
（９）前記電源ノイズ・モニタＳＮＭからのノイズ・パルス出力信号ＮＰは前記サンプリング・ラッチＳ／Ｌ１への入力であり、前記サンプリング・ラッチＳ／Ｌ１は、前記領域Ａ，Ｂ，およびＣ間の境界に達したときに書込許可信号をトリガし、前記書込許可信号は前記境界での対応するＶref1レベルに基づいてメモリへＶＤＤmax 値およびＶＤＤmin 値を記録することを可能にする上記（８）記載のシステム。
（１０）前記領域ＡおよびＢ間の境界と、前記領域ＢおよびＣ間の境界とを検出して記録するセット−リセット・サンプリング・ラッチを有し、前記電源ノイズ・モニタＳＮＭの出力ＮＰは２つのセット−リセット・サンプリング・ラッチＳＲ−１，ＳＲ−２へのＳＥＴ入力を構成し、前記２つのセット−リセット・サンプリング・ラッチの出力は２つのＡＮＤゲートＡＮＤ１，ＡＮＤ２への入力であり、第１のＡＮＤゲートＡＮＤ１への第２の入力は、段階的に上方へ調整される第１の基準信号であり、第２のＡＮＤゲートＡＮＤ２への第２の入力は、段階的に下方へ調整される第２の基準信号であり、前記第１のＡＮＤゲートＡＮＤ１はＶＤＤmin 書込許可信号を生成し、前記第２のＡＮＤゲートＡＮＤ２はＶＤＤmax 書込許可信号を生成する上記（９）記載のシステム。
（１１）ＶＤＤmax を検出するために、Ｖ’ref1＞＞ＶＤＤmax でありＮＰが領域Ａで常に１である１（ハイ）へ前記基準電圧Ｖref1が最初にセットされ、Ｖ’ref1が段階的に下方へ調整されてＶＤＤmax をちょうど下回るときに最初の０パルスが前記出力ＮＰ上に現れ、０の最初の出現は、ラッチイネーブル信号をトリガして前記領域ＡおよびＢ間の境界に対応するＶref1b_max すなわちＶ’ref1b_max ＋Ｖthp のレベルを記録し、Ｖref1b のステップ・サイズがΔＶの場合、ＶＤＤmax が（Ｖref1b_max ＋ΔＶ−Ｖthp ）と（Ｖref1b_max −Ｖthp ）との平均＝［Ｖref1b_max −Ｖthp ＋（ΔＶ／２）］に近似する上記（８）記載のシステム。
（１２）ＶＤＤmin を検出するために、Ｖ’ref1＜＜ＶＤＤmin でありＮＰが領域Ｃで常に０である０（ロー）へ前記基準電圧Ｖref1が最初にセットされ、Ｖ’ref1が段階的に上方へ調整されてＶＤＤmin をちょうど上回るとき、最初の１パルスが前記出力ノードＮＰ上に現れ、１の最初の出現はラッチイネーブル信号をトリガして前記領域ＢおよびＣ間の境界に対応するＶref1b_min すなわちＶ’ref1b_min ＋Ｖthp のレベルを記録し、Ｖref1のステップ・サイズがΔＶの場合、ＶＤＤmin は（Ｖref1b_min −ΔＶ−Ｖthp ）と（Ｖref1b_min −Ｖthp ）との平均＝［Ｖref1b_min −Ｖthp −（ΔＶ／２）］に近似する上記（８）記載のシステム。
（１３）前記接地ノイズ・モニタＧＮＭはインバータとして接続された強ｎＭＯＳデバイスおよび弱ｐＭＯＳデバイスを有し、前記ｐＭＯＳデバイスのソースおよびボディがＶＤＤへ接続され、前記ｎＭＯＳデバイスのソースおよびボディがＶref2へ接続され、前記ｐＭＯＳデバイスおよびｎＭＯＳデバイスのゲートがＧＮＤへ接続され、前記ｐＭＯＳデバイスおよびｎＭＯＳデバイスのドレインがノイズ・パルス出力ＮＰへ接続され、前記ｎＭＯＳデバイスは前記ｐＭＯＳデバイスより強い駆動電力を有するよう構成され、Ｖ’ref2＝Ｖref2＋Ｖthn でありＶthn は前記ｎＭＯＳデバイスのしきい電圧であると定義することにより、前記ＧＮＤ入力がＶ’ref2より低い場合、前記ｎＭＯＳデバイスがオフになり、前記ｐＭＯＳデバイスがオンになり、前記ＮＰ出力がＶＤＤになり、ＧＮＤがＶ’ref2を超える場合、前記ｎＭＯＳデバイスが弱反転から強反転へ切り換わることによってオンになり、前記ｎＭＯＳデバイスが前記ｐＭＯＳデバイスに対してオーバーパワーになるように構成されているために前記ＮＰ出力がＶref2に変わる上記（６）記載のシステム。
（１４）前記基準電圧Ｖref2のレベルが調整されるとき、ＮＰは領域Ａでは常に１（ハイ）であり、領域Ｃでは常に０（ロー）であり、領域Ｂでは０および１間を変動するという３つの異なった領域Ａ，Ｂ，Ｃのうちの１つの領域において前記ＧＮＭ出力ＮＰが生成され、Ｖ’ref2＝Ｖref2＋Ｖthn が最大接地電圧ＧＮＤmax より大きいとき、前記出力ＮＰは領域Ａにとどまって１であり、Ｖ’ref2が最小接地電圧ＧＮＤmin より小さいとき、前記出力ＮＰは領域Ｃにとどまって０であり、前記領域Ａおよび領域Ｂ間の境界を通過してＶref2を掃引させることによってＧＮＤmax が確認され、前記領域Ｂおよび領域Ｃ間の境界を通過してＶref2を掃引させることによってＧＮＤmin が確認され、前記領域Ｂの幅すなわちＧＮＤmax −ＧＮＤmin は、ＧＮＤノイズ変動の範囲を定める上記（１３）記載のシステム。
（１５）ＧＮＤmax を検出するために、Ｖ’ref2＞＞ＧＮＤmax でありＮＰが領域Ａで常に１である１（ハイ）へ前記基準電圧Ｖref2が最初にセットされ、Ｖ’ref2が段階的に下方へ調整されてＧＮＤmax をちょうど下回るときに最初の０パルスが前記出力ノードＮＰ上に現れ、０の最初の出現は、ラッチイネーブル信号をトリガして前記領域ＡおよびＢ間の境界に対応するＶref2b_max すなわちＶ’ref2b_max −Ｖthn のレベルを記録し、Ｖref2のステップ・サイズがΔＶの場合、ＧＮＤmax が（Ｖref2b_max ＋ΔＶ＋Ｖthn ）と（Ｖref2b_max ＋Ｖthn ）との平均＝［Ｖref2b_max ＋Ｖthn ＋（ΔＶ／２）］に近似する上記（１４）記載のシステム。
（１６）ＧＮＤmin を検出するために、Ｖ’ref2＜＜ＧＮＤmin でありＮＰが領域Ｃで常に０である０（ロー）へ前記基準電圧Ｖref2が最初にセットされ、Ｖ’ref2が段階的に上方へ調整されてＧＮＤmin をちょうど上回るとき、最初の１パルスが前記出力ノードＮＰ上に現れ、１の最初の出現はラッチイネーブル信号をトリガして前記領域ＢおよびＣ間の境界に対応するＶref2b_min すなわちＶ’ref2b_min −Ｖthn のレベルを記録し、Ｖref2のステップ・サイズがΔＶの場合、ＧＮＤmin は（Ｖref2b_min −ΔＶ＋Ｖthn ）と（Ｖref2b_min ＋Ｖthn ）との平均＝［Ｖref2b_min ＋Ｖthn −（ΔＶ／２）］に近似する上記（１４）記載のシステム。
（１７）ノイズ・モニタ・コントローラと、基準電圧ジェネレータと、電圧モニタおよびノイズレベル・ラッチと、メモリとをさらに備え、前記ノイズ・モニタ・コントローラはハイレベルＢＩＳＴまたは外部テスタから信号を受信して制御信号を前記基準電圧ジェネレータおよび前記電圧モニタへ送り、前記基準電圧ジェネレータは一組の基準電圧を前記電圧モニタへ供給してＶＤＤおよびＧＮＤのノイズ・レベルを決定し、ノイズ・データがラッチされて前記メモリへ格納される上記（１）記載のシステム。
（１８）測定周期がクロック・サイクル・タイムの倍数で調整されて中間周波ノイズ・データおよび低周波ノイズ・データを収集する上記（１７）記載のシステム。
（１９）制御線およびデータ線がコア内のそれぞれのＮＡＵへ経路指定され、測定されたノイズ・データがそれぞれのＮＡＵにラッチされて順次スキャンされる上記（１）記載のシステム。
（２０）複数のＮＡＵがローカル電源ノイズを測定し、基準電圧がローカル組込自己診断テスト・ユニットＬＢＩＳＴによって生成される、コアのためのメモリ内ノイズ監視システムを含む上記（１）記載のシステム。
（２１）オンチップに製造され、前記チップのマクロまたはコア内部の前記チップ上のノイズを測定する、前記チップ上のＶＬＳＩ回路のためのノイズ・アナライザ・ユニット（ＮＡＵ）であって、前記オンチップ・ノイズ・アナライザ・ユニット（ＮＡＵ）は、前記チップ上の信号線または電源電圧線または接地電圧線のノイズ特性を測定し、より高いレベルの組込自己診断テスト（ＢＩＳＴ）ユニットもしくは外部テスタによって制御され、
基準電圧源と、ノイズ監視デバイスと、ノイズ・データ・ラッチとを備え、前記電源電圧（ＶＤＤ）および接地電圧（ＧＮＤ）は前記ノイズ監視デバイスによって監視されて前記基準電圧と比較され、前記基準電圧は第１の制御信号によって制御され、出力データは第２の制御信号の受信と同時にラッチされるノイズ・アナライザ・ユニット。
（２２）前記基準電圧を供給する基準電圧ジェネレータをさらに備える上記（２１）記載のノイズ・アナライザ・ユニット。
（２３）前記ＮＡＵはＶＤＤおよび接地間の電圧差を測定する上記（２１）記載のノイズ・アナライザ・ユニット。
（２４）前記ノイズ監視デバイスは、ノイズ・パルス出力ＮＰを生成する電源ノイズ・モニタ（ＳＮＭ）と、接地ノイズ・モニタ（ＧＮＭ）と、２つの電圧基準レベル（Ｖref1およびＶref2）と、２つのサンプリング・ラッチ（Ｓ／Ｌ１およびＳ／Ｌ２）とを有し、前記電源電圧ＶＤＤは前記ＳＮＭによって監視されて前記基準電圧Ｖref1と比較評価され、前記接地電圧ＧＮＤは前記ＧＮＭによって監視されて前記基準電圧Ｖref2と比較評価され、前記ＳＮＭによって生成された電源電圧ノイズ・パルスが前記ラッチＳ／Ｌ１によってサンプリングされ、前記ＧＮＭによって生成された接地ノイズ・パルスが前記ラッチＳ／Ｌ２によってサンプリングされる上記（２１）記載のノイズ・アナライザ・ユニット。
【図面の簡単な説明】
【００３２】
【図１】基準電圧Ｖref を供給する基準電圧ジェネレータと、ノイズ監視デバイスと、ノイズ・データ・ラッチと、任意の調整電源とを備えるノイズ・アナライザ・ユニット（ＮＡＵ）のハイレベル・ブロック回路図である。
【図２】共用基準電圧Ｖref を供給する外部共用基準電圧ジェネレータを有するノイズ・アナライザ・ユニットＮＡＵの代替の実施形態のハイレベル・ブロック回路図である。
【図３】ＶＤＤおよびＧＮＤ間の電圧差が測定されるノイズ・アナライザ・ユニットＮＡＵの第３の実施形態のハイレベル・ブロック回路図である。
【図４】１つの電源ノイズ・モニタ（ＳＮＭ）と、１つの接地ノイズ・モニタ（ＧＮＭ）と１つのクロック信号と、２つの電圧基準レベル（Ｖref1およびＶref2）と、２つのサンプリング・ラッチ（Ｓ／Ｌ１およびＳ／Ｌ２）とを備える集積されたノイズ監視デバイスのハイレベル・ブロック回路図である。
【図５】電源ノイズ・モニタＳＮＭの略回路と波形を説明する図である。
【図６】基準電圧Ｖref1のレベルが調整されるとき、３つの異なった領域Ａ，Ｂ，Ｃのうちの１つの領域においてＳＮＭインバータ出力ＮＰが生成されることを説明する。ここにおいて、ＮＰは領域Ａでは常に１（ハイ）であり、領域Ｃでは常に０（ロー）であり、領域Ｂでは０および１間を変動する。
【図７】領域ＡおよびＢ間の境界と、領域ＢおよびＣ間の境界とを検出して記録するセット−リセット（ＳＲ）サンプリング・ラッチ（Ｓ／Ｌ）の回路図である。
【図８】ＶＤＤノイズ境界を検出する２つの基準電圧スキャン・メカニズムを示す図である。
【図９】接地ノイズ・モニタＧＮＭのハイレベル・ブロック回路図である。
【図１０】ノイズ・モニタ・コントローラと、基準電圧ジェネレータと、電圧モニタおよびノイズ・レベル・ラッチと、メモリ記憶装置とを備えるノイズ監視システムのハイレベル・ブロック回路図である。
【図１１】複数のノイズ・アナライザ・ユニットＮＡＵがローカル電源ノイズを測定する、コアＡのためのメモリ内ノイズ監視システムを示す図である。
【図１２】複数のノイズ・アナライザ・ユニットＮＡＵがローカル電源ノイズを測定する、コアＢのためのメモリ内ノイズ監視システムの代替の実施形態を示す図である。
【図１３】６つのコアと、グローバル組込自己診断テスト・ユニットＧＢＩＳＴとを含むシステムオンチップ（ＳＯＣ）ノイズ・アナライザ・プロトコルを示す図である。
【図１４】ノイズ・データを格納する既存のメモリ・コアを用いるＳＯＣノイズ・アナライザ・プロトコルの代替の実施形態を示す図である。
【符号の説明】
【００３３】
１０  ノイズ・アナライザ・ユニット（ＮＡＵ）
１２  基準電圧ジェネレータ
１４  ノイズ監視デバイス
１６  ノイズ・データ・ラッチ
１８  調整電源
３２  ｐＭＯＳデバイス
３４  ｎＭＯＳデバイス
３００，４００  ＳＯＣノイズ・アナライザ・プロトコル
３１０，４１０  データ線
３２０，４２０  制御線
３３０，４３０  グローバルＢＩＳＴユニットＧＢＩＳＴ
３４０  メモリ・バッファ
３５０，４５０  ローカル組込自己診断テスト・ユニットＬＢＩＳＴ
４６０  メモリ・コア
【図１】
2004212387.tif 000003
【図２】
2004212387.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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