(57)【要約】【課題】新たな回路を追加することなく、耐タンパ性を高められるようにする。【解決手段】メモリセル１０は、例えばメモリセルトランジスタＭＴ０と選択トランジスタＳＴ０とを含んでいる。メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、ドレインはデータ読み出し線であるビット線ＢＬ０と接続され、ソースは選択トランジスタＳＴ０のドレインと接続されている。選択トランジスタＳＴ０のゲートは選択ワード線ＳＧＬと接続され、ソースはソース線ＳＬ０と接続されている。【選択図】        図１
2004362665.tif 000002
【特許請求の範囲】
【請求項１】
セル制御線と接続されたゲート、及びデータ読み出し線と接続されたドレインを有し、データと対応する電荷を保持するメモリセルトランジスタと、
セル選択線と接続されたゲート、ソース線と接続されたソース及び前記メモリセルトランジスタのソースと接続されたドレインを有し、前記メモリセルトランジスタに対するアクセスを制御する選択トランジスタとを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
それぞれが、データと対応する電荷を保持するメモリセルトランジスタと、該メモリセルトランジスタに対するアクセスを制御する選択トランジスタとを含む複数のメモリセルが行列状に配置されてなるセルアレイを備え、
前記複数のメモリセルのうち一の列方向に配置されたメモリセルにおいて、
各メモリセルトランジスタは、それぞれ異なるセル制御線と接続されたゲートと、１本のデータ読み出し線と接続されたドレインとを有し、
各選択トランジスタは、それぞれ異なるセル選択線と接続されたゲートと、１本のソース線と接続されたソースと、前記メモリセルトランジスタのソースと接続されたドレインとを有していることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記セルアレイは複数配置されており、
前記複数のセルアレイは、データを読み出される際に、前記各セルアレイとそれぞれ接続された複数のデータ読み出し線のうちの１本づつから同時に読み出されることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣカード等の高セキュリティ性を要求される不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
不揮発性半導体記憶装置のうち、電気的に消去及び書き込みが可能な読み出し専用メモリであるＥＥＰＲＯＭ装置には、そのメモリコアとして種々の形態が提案されている。なかでも、一般的な１メモリコア（１メモリセル）当たりメモリトランジスタと選択トランジスタとの２つのトランジスタを含むいわゆる２Ｔ型のＥＥＰＲＯＭ装置は、メモリトランジスタに“１”又は“０”の情報と対応する電荷を蓄え、選択トランジスタ及びビット線を介して情報の読み出し及び書き込みを行なうという、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置と同等の構成を有している。（例えば、特許文献１参照。）。
【０００３】
図７は従来のＥＥＰＲＯＭ装置における一般的なメモリセル構成を示している。図７に示すように、メモリセル１００は、例えばメモリセルトランジスタＭＴ０と選択トランジスタＳＴ０とから構成されている。メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、そのソースはソース線ＳＬ０と接続され、そのドレインは選択トランジスタＳＴ０のソースと接続されている。選択トランジスタＳＴ０のゲートは選択ワード線ＳＧＬと接続され、そのドレインはビット線ＢＬ０と接続されている。
【０００４】
このように構成された従来のＥＥＰＲＯＭ装置の動作の概略を説明する。
【０００５】
メモリセル１００にデータを書き込む場合には、セル制御線ＣＧＬに対して比較的に高い正電圧を印加し、且つ基板に対して絶対値が比較的に高い負電圧を印加すると、メモリセルトランジスタＭＴ０に高電界が生じることにより、該メモリセルトランジスタＭＴ０に一のデータが書き込まれる。
【０００６】
また、一のデータと逆の値の他のデータを書き込む際には、セル制御線ＣＧＬに対して絶対値が大きい負の電圧を印加し、且つ基板に対して比較的に高い正の高電圧を印加すると、メモリセルトランジスタＭＴ０に、前回と逆方向の高電界が生じるため、該メモリセルトランジスタＭＴ０には他のデータが書き込まれることになる。
【０００７】
データを読み出す場合には、選択ワード線ＳＧＬをハイレベルとし、ビット線ＢＬ０をハイレベルのプリチャージ状態とし、ソース線ＳＬ０をローレベルとすることにより、メモリセルトランジスタＭＴ０のドレインは、ハイレベル状態のビット線ＢＬ０と電気的に接続される。
【０００８】
このとき、メモリセルトランジスタＭＴ０の状態が、書き込まれたデータの値によっていわゆるオン状態であれば、メモリセルトランジスタＭＴ０を介して、ソース線ＳＬ０とビット線ＢＬ０とが短絡するため、ハイレベル状態にあるビット線ＢＬ０がローレベルに引き下げられる。
【０００９】
逆に、メモリセルトランジスタＭＴ０の状態がオフ状態であれば、ソース線ＳＬ０とビット線ＢＬ０とは短絡しないため、ビット線ＢＬ０の電圧状態はハイレベルを維持される。
【００１０】
このように、メモリセルトランジスタＭＴ０に絶対値が大きい正又は負の電界を生じさせて、メモリセル１００をオン状態又はオフ状態にすることにより、“１”又は“０”の情報が記憶される。例えば、選択トランジスタＳＴ０が外部から選択されて、メモリセルトランジスタＭＴ０がビット線ＢＬ０と接続される構成は、ＤＲＡＭ装置等からも一般的な構成である。
【００１１】
近年、ＩＣカード用の大規模集積回路（ＬＳＩ）には、前述したような不揮発性半導体記憶装置が搭載されており、個人情報等の機密を要する情報の交換が行なわれている。そこでは、ＬＳＩの解析及び改竄を防いで機密を守るために、いわゆる耐タンパ（ｔａｍｐｅｒ：改竄）技術に対してもさまざまな提案がなされている。ところで、ＬＳＩの動作及び情報を解析する解析手法には、ＬＳＩを剥がす物理的且つ直接的な方法や、例えば動作電流の強弱から内部処理の状態を把握したり、処理タイミングを読み取ったりする電気的な方法等がある。
【００１２】
【特許文献１】
特開２０００−１１６６７号公報（第１図）
【００１３】
【発明が解決しようとする課題】
前記従来のＥＥＰＲＯＭ装置は、例えばメモリセルトランジスタＭＴ０が選択トランジスタＳＴ０を介してビット線ＢＬ０と接続されているため、ビット線ＢＬ０の負荷容量は、該ビット線ＢＬ０自体の配線容量と選択トランジスタＳＴ０のドレインの拡散容量とからなり、従って、メモリセルトランジスタＭＴ０の電荷の蓄積状態（“１”又は“０”）に依らずに一定である。
【００１４】
一般に、不揮発性メモリ装置は、ＤＲＡＭ装置と同様に、読み出し動作時に複数のビット線に対して充放電が生じると共に複数の出力回路が動作するため、動作電流に大きなピークが生じる。
【００１５】
本願発明者は、前記従来のＥＥＰＲＯＭ装置においては、前述したようにビット線ＢＬ０に掛かる負荷容量値が一定であるため、複数のビット線からデータを同時に読み出す際には電流ピークがすべて重なってしまい、この電流ピークの重なりが明確に表われると、ＬＳＩ内部の動作状態を把握されやすくなるので、機密情報の解析が容易となるという知見を得ている
本発明は、前記従来の問題を解決し、新たな回路を追加することなく、耐タンパ性を高められるようにすることを目的とする。
【００１６】
【課題を解決するための手段】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置におけるメモリセルトランジスタをビット線（データ読み出し線）と直接に接続する構成とする。
【００１７】
具体的に、本発明に係る第１の不揮発性半導体記憶装置は、セル制御線と接続されたゲート、及びデータ読み出し線と接続されたドレインを有し、データと対応する電荷を保持するメモリセルトランジスタと、セル選択線と接続されたゲート、ソース線と接続されたソース及びメモリセルトランジスタのソースと接続されたドレインを有し、メモリセルトランジスタに対するアクセスを制御する選択トランジスタとを備えている。
【００１８】
第１の不揮発性半導体記憶装置によると、メモリセルトランジスタはデータ読み出し線と接続されたドレインを有しているため、該メモリセルトランジスタの電荷の保持状態（オンオフ状態）によってデータ読み出し線の負荷容量が変化する。すなわち、オン状態の場合にのみメモリセルのソースの負荷容量が加算される。このため、データの読み出しタイミングがメモリセルトランジスタのデータの保持状態によってばらつくようになるので、従来の回路構成に何ら変更を加えることなく、タイミング解析が困難となり、その結果、耐タンパ性が向上する。
【００１９】
本発明に係る第２の不揮発性半導体記憶装置は、それぞれが、データと対応する電荷を保持するメモリセルトランジスタと、該メモリセルトランジスタに対するアクセスを制御する選択トランジスタとを含む複数のメモリセルが行列状に配置されてなるセルアレイを備え、複数のメモリセルのうち一の列方向に配置されたメモリセルにおいて、各メモリセルトランジスタは、それぞれ異なるセル制御線と接続されたゲートと、１本のデータ読み出し線と接続されたドレインとを有し、各選択トランジスタは、それぞれ異なるセル選択線と接続されたゲートと、１本のソース線と接続されたソースと、メモリセルトランジスタのソースと接続されたドレインとを有している。
【００２０】
第２不揮発性半導体記憶装置において、セルアレイは複数配置されており、該複数のセルアレイは、データを読み出される際に、各セルアレイとそれぞれ接続された複数のデータ読み出し線のうちの１本づつから同時に読み出されることが好ましい。
【００２１】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２２】
図１は本発明の第１の実施形態に係る不揮発性半導体記憶装置におけるメモリセルの構成を示している。
【００２３】
図１に示すように、メモリセル１０は、例えばメモリセルトランジスタＭＴ０と選択トランジスタＳＴ０とにより構成されている。メモリセルトランジスタＭＴ０のゲートはセル制御線ＣＧＬと接続され、そのドレインはデータ読み出し線であるビット線ＢＬ０と接続され、そのソースは選択トランジスタＳＴ０のドレインと接続されている。選択トランジスタＳＴ０のゲートはセル選択線である選択ワード線ＳＧＬと接続され、そのソースはソース線ＳＬ０と接続されている。
【００２４】
このように、第１の実施形態に係るメモリセル１０を構成するトランジスタは、従来のメモリセルと同等であって、新たに付加される要素はない。
【００２５】
以下、前記のように構成された不揮発性半導体記憶装置の動作を説明する。
【００２６】
メモリセル１０にデータを書き込む場合には、セル制御線ＣＧＬに対して比較的に高い正電圧を印加し、且つ基板に対して絶対値が比較的に高い負電圧を印加すると、例えばメモリセルトランジスタＭＴ０に高電界が生じることにより、該メモリセルトランジスタＭＴ０に一のデータと対応する電荷が蓄積される。
【００２７】
また、メモリセル１０に一のデータと逆の値の他のデータを書き込む際には、セル制御線ＣＧＬに対して絶対値が大きい負の電圧を印加し、且つ基板に対して比較的に高い正の高電圧を印加すると、メモリセルトランジスタＭＴ０に、前回と逆方向の高電界が生じるため、該メモリセルトランジスタＭＴ０には他のデータと対応する電荷が蓄積されることになる。これは、従来の不揮発性半導体記憶装置における書き込み動作と同等である。
【００２８】
次に、書き込まれたデータを読み出す場合には、選択ワード線ＳＧＬをハイレベルとし、ビット線ＢＬ０をハイレベルのプリチャージ状態とし、ソース線ＳＬ０をローレベルとすることにより、メモリセルトランジスタＭＴ０のソースは、選択ワード線ＳＧＬにより活性化された選択トランジスタＳＴＯのドレイン及びソースを介して、ハイレベル状態のビット線ＢＬ０と電気的に接続される。
【００２９】
このとき、メモリセルトランジスタＭＴＯの状態が、書き込まれたデータの値によっていわゆるオン状態であれば、メモリセルトランジスタＭＴ０を介して、ソース線ＳＬ０とビット線ＢＬ０とが短絡する（ローインピーダンスとなる）ため、ハイレベルにプリチャージされていたビット線ＢＬ０の電位がローレベルに引き下げられる。
【００３０】
逆に、メモリセルトランジスタＭＴ０の状態がいわゆるオフ状態であれば、すなわちメモリセルトランジスタＭＴ０はハイインピーダンス状態であるため、ソース線ＳＬ０とビット線ＢＬ０とは短絡せず、従ってビット線ＢＬ０の電位はハイレベルのままである。このように、第１の実施形態に係る不揮発性半導体記憶装置は読み出し動作をも確実に行なうことができる。
【００３１】
図７に示したように、従来の一般的なメモリセルトランジスタＭＴ０、ＭＴ１は、それぞれ選択トランジスタＳＴ０、ＳＴ１を介して各ビット線ＢＬ０、ＢＬ１と接続されるが、本実施形態においては、メモリセルトランジスタＭＴ０、ＭＴ１が各ビット線ＢＬ０、ＢＬ１とそれぞれ直接に接続される。
【００３２】
これにより、メモリセル１０が選択されていない非選択時においては、メモリセルトランジスタＭＴＯのデータ値、すなわち“１”又は“０”の状態が直接にビット線ＢＬ０に反映されるため、ビット線ＢＬ０の負荷容量が変化することになる。
【００３３】
具体的には、例えば、メモリセル１０のメモリセルトランジスタＭＴ０がオフ状態の場合には、ビット線ＢＬ０と接続されたドレインの拡散容量のみが負荷容量として加算されるが、オン状態の場合には、ビット線ＢＬ０と接続されたドレインの拡散容量のみならず、メモリセルトランジスタＭＴＯのソースの拡散容量も負荷容量として加算される。その結果、データの読み出しタイミングが、各メモリセルトランジスタＭＴ０、ＭＴ１のデータ値（電荷保持量）によってばらつくようになるため、タイミング解析が困難となるので、耐タンパ性が向上する。
【００３４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００３５】
図２は本発明の第２の実施形態に係る不揮発性半導体記憶装置におけるセルアレイの構成を示している。ここでは、不揮発性半導体記憶装置を第１の実施形態に係るメモリセル１０を用いてアレイ状に構成している。従って、図２においては、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００３６】
図２に示すように、第２の実施形態に係るセルアレイ２０は、第１の実施形態に係るメモリセル１０を（ｋ＋１）行（ｎ＋１）列（但し、ｋ及びｎは１以上の整数である。）に配置している。ここでは、例えば１行１列に配置されたメモリセル１０を構成するメモリセルトランジスタをＭＴ００とし、選択トランジスタをＳＴ００としている。
【００３７】
次に、第２の実施形態に係る不揮発性半導体記憶装置の読み出し動作を図３及び図４のタイミングチャートに基づいて説明する。
【００３８】
図３はメモリセル１０を構成するメモリセルトランジスタＭＴ００のデータの保持状態がオン状態である場合の読み出し動作タイミングを示している。
【００３９】
メモリセル１０のデータを読み出すとすると、図３に示すように、まず、時刻ｔ０  において、選択ワード線ＳＧ０Ｌをローレベルからハイレベルに遷移させる。このとき、ソース線ＳＬ０はローレベルのままである。時刻ｔ０  を過ぎると、メモリセルトランジスタＭＴ００がオン状態の場合には、第１の実施形態で説明したように、ハイレベルにプリチャージされたビット線ＢＬ０とローレベルに維持されたソース線ＳＬ０とが互いに短絡するものの、ビット線ＢＬ０がローレベルに遷移するには、ビット線ＢＬ０の電荷がソース線ＳＬ０に完全に引き抜かれるまでの第１の遷移時間Ｔ１  （＝ｔ１  −ｔ０  ）を必要とする。
【００４０】
例えば、メモリセルトランジスタＭＴ００と同一のビット線ＢＬ０と接続されたメモリセルトランジスタＭＴ１０〜ＭＴｋ０のデータの保持状態がいずれもオフ状態である場合には、各メモリセルトランジスタＭＴ１０〜ＭＴｋ０のドレインの拡散容量のみがビット線ＢＬ０の負荷容量として加算される。
【００４１】
これに対し、図４に示すように、各メモリセルトランジスタＭＴ１０〜ＭＴｋ０のデータの保持状態がいずれもオン状態である場合には、各メモリセルトランジスタＭＴ１０〜ＭＴｋ０のドレインの拡散容量のみならず、それぞれのソースの拡散容量も負荷容量としてビット線ＢＬ０に加算されるため、ビット線ＢＬ０がローレベルに遷移するには、第１の遷移時間よりも長い第２の遷移時間Ｔ２  （＝ｔ２  −ｔ０  ）を必要とする。ここで、Ｔ２  ＞Ｔ１  である。
【００４２】
このように、第２の実施形態によると、不揮発性半導体記憶装置におけるデータの読み出し時間を、各メモリセル１０のデータの保持状態に依存してばらつきを持たせることができる。従って、不揮発性半導体記憶装置に対するタイミング解析等によってその内部の動作を把握し、さらには機密情報を暴露するという行為に対して、内部動作の把握が困難となるため、耐タンパ性が大きく向上する。
【００４３】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００４４】
図５は本発明の第３の実施形態に係る不揮発性半導体記憶装置におけるメモリ部の構成を示している。ここでは、不揮発性半導体記憶装置のメモリ部を第２の実施形態に係るセルアレイ２０を複数個配置した構成としている。従って、図５においては、図２に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４５】
図５に示すように、第３の実施形態に係る不揮発性半導体記憶装置のメモリ部５０は、ｍ＋１（但し、ｍは１以上の整数である。）個のセルアレイ２０ａ〜２０ｃを有している。
【００４６】
各セルアレイ２０ａ〜２０ｃにおいて、例えば選択ワード線ＳＧ０Ｌ及びソース線ＳＬ０を共有するメモリセル（図示せず）は、セルアレイ２０ａにおいてはビット線ＢＬ０と、セルアレイ２０ｂにおいてはビット線ＢＬ１と、セルアレイ２０ｃにおいてはビット線ＢＬｍとそれぞれ接続されている。
【００４７】
また、ビット線ＢＬ０はセンスアンプ３０ａと接続され、ビット線ＢＬ１はセンスアンプ３０ｂと接続され、ビット線ＢＬｍはセンスアンプ３０ｃと接続されている。
【００４８】
センスアンプ３０ａは検出データＳＡ０を出力バッファ４０ａに出力し、センスアンプ３０ｂは検出データＳＡ１を出力バッファ４０ｂに出力し、センスアンプ３０ｃは検出データＳＡｍを出力バッファ４０ｃに出力する。
【００４９】
さらに、出力バッファ４０ａからの出力データＩＯ０と、出力バッファ４０ｂからの出力データＩＯ１と、出力バッファ４０ｃからの出力データＩＯｍとはｍビットのパラレルのＩＯＤＡＴＡとして中央演算処理装置（ＣＰＵ）６０に出力される。
【００５０】
以下、前記のように構成された不揮発性半導体記憶装置の読み出し動作を図６のタイミングチャートに基づいて説明する。
【００５１】
図６に示すように、時刻ｔ０  において、選択ワード線ＳＧ０Ｌがローレベルからハイレベルに遷移したとする。セルアレイ２０ａのメモリセルトランジスタのデータの保持状態がオン状態であるとすると、図５に示すように、各セルアレイ２０ａ〜２０ｃからビット線ＢＬ０〜ＢＬｍを介して各センスアンプ３０ａ〜３０ｃに転送される。
【００５２】
各センスアンプ３０ａ〜３０ｃに転送された各検出データＳＡ０〜ＳＡｍは、それぞれ出力バッファ４０ａ〜４０ｃに転送され、さらにｍビットのパラレルデータとしてＣＰＵ６０に転送される。
【００５３】
このとき、各ビットと対応するセルアレイ２０ａ〜２０ｃにおいて、図３及び図４に示したように、選択メモリセルと同一のビット線に接続されたメモリセルのデータの保持状態が異なれば、図６に示すように、各ビット線ＢＬ０、ＢＬ１及びＢＬｍがそれぞれローレベルに遷移する時間が、セルアレイ２０ａ〜２０ｃごとにばらつく。例えば、セルアレイ２０ａにおいては時刻ｔ１  でローレベルとなり、セルアレイ２０ｂにおいては時刻ｔ２  でローレベルとなり、セルアレイ２０ｃにおいては時刻ｔ３  でローレベルとなる。その結果、各出力バッファ４０ａ〜４０ｃに対する駆動時の電流タイミングもばらつくことになる。
【００５４】
これにより、メモリ部５０から出力されるデータＩＯＤＡＴＡの動作電流も各出力データＩＯ０、ＩＯ１及びＩＯｍの電流ピーク値が分散するため、大きなピークを持たなくなる。これにより、不揮発性半導体記憶装置（チップ）の外部からＩＯＤＡＴＡ等の内部電流を測定し、その電流ピーク値を読み取ることによって内部動作を把握しようとする電流の解析が困難となるので、耐タンパ性を向上することができる。
【００５５】
【発明の効果】
本発明の不揮発性半導体記憶装置によると、従来の回路構成に何ら変更を加えることなく、メモリセルトランジスタの電荷の保持状態によってデータ読み出し線の負荷容量が変化するようになる。このため、データの読み出しタイミングがメモリセルトランジスタの電荷の保持状態によってばらつくようになるので、タイミング解析が困難となり、耐タンパ性が大幅に向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置におけるメモリセルのを示す回路図である。
【図２】本発明の第２の実施形態に係る不揮発性半導体記憶装置におけるセルアレイを示す回路図である。
【図３】本発明の第２の実施形態に係る不揮発性半導体記憶装置におけるメモリセルトランジスタのデータの保持状態がオン状態である場合の読み出し動作を示すタイミング図である。
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置におけるメモリセルトランジスタのデータの保持状態がオフ状態である場合の読み出し動作を示すタイミング図である。
【図５】本発明の第３の実施形態に係る不揮発性半導体記憶装置におけるメモリ部を示すブロック図である。
【図６】本発明の第３の実施形態に係る不揮発性半導体記憶装置におけるメモリ部の読み出し動作を示すタイミング図である。
【図７】従来の不揮発性半導体記憶装置におけるメモリセルのを示す回路図である。
【符号の説明】
ＭＴ０    メモリセルトランジスタ
ＳＴ０    選択トランジスタ
ＢＬ０    ビット線（データ読み出し線）
ＳＬ０    ソース線
ＳＧＬ    選択ワード線（セル選択線）
ＣＧＬ    セル制御線
１０      メモリセル
２０      セルアレイ
２０ａ    セルアレイ
２０ｂ    セルアレイ
２０ｃ    セルアレイ
３０ａ    センスアンプ
３０ｂ    センスアンプ
３０ｃ    センスアンプ
４０ａ    出力バッファ
４０ｂ    出力バッファ
４０ｃ    出力バッファ
５０      メモリ部
６０      中央演算処理装置（ＣＰＵ）
【図１】
2004362665.tif 000003
【図２】
2004362665.tif 000004
【図３】
2004362665.tif 000005
【図４】
2004362665.tif 000006
【図５】
2004362665.tif 000007
【図６】
2004362665.tif 000008
【図７】
2004362665.tif 000009