(57)【要約】      （修正有）【課題】低濃度ドレインを有する半導体装置及びその製造方法が提供される。【解決手段】ゲート誘電体層１１２及び導電層１１４が連続して半導体基板上に形成される。次に、導電層１１４が選択的に除去されて第１領域１１０に対応するゲート誘電体層１１２の上に第１ゲート電極１１８が形成され、導電層の残りの一部が第２領域１２０を実質的に覆う。次に、第１導電型の第１不純物が第１領域にドープされる。スペーサ１２６が第１ゲート電極のサイドウォール上に形成される。第１導電型の第２不純物が第１領域１１０にドープされて第１導電型の薄膜トランジスタが形成される。第２領域に対応する導電層の第２ゲート電極を画定するパターニングされたマスク層が半導体基板を覆うように形成される。導電層の一部が除去されて第２領域に対応するゲート誘電体層の上に第２ゲート電極が形成される。次に、第２導電型の不純物が第２領域にドープされて第２導電型の薄膜トランジスタが形成される。【選択図】図６
2004282016.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型薄膜トランジスタ及び第２導電型薄膜トランジスタを有する半導体装置の製造方法において、
第１領域及び第２領域を有する基板を設ける工程と、
ゲート誘電体層を前記基板上に形成する工程と、
導電層を前記ゲート誘電体層上に形成する工程と、
前記導電層の一部を選択的に除去して前記第１領域に対応する前記ゲート誘電体層の上に第１ゲート電極と、前記第２領域を実質的に覆う前記導電層の残りの一部を形成する工程と、
第１導電型の第１不純物を前記第１領域にドープする工程と、
スペーサを前記第１ゲート電極のサイドウォール上に形成する工程と、
前記第１導電型の第２不純物を前記第１領域にドープして前記第１導電型薄膜トランジスタを形成する工程と、
前記第２領域に対応する前記導電層の一部を除去して前記第２領域に対応する前記ゲート誘電体層の上に第２ゲート電極を形成する工程と、
第２導電型の不純物を前記第２領域にドープして前記第２導電型薄膜トランジスタを形成する工程とからなる、半導体装置の製造方法。
【請求項２】
前記導電層を選択的に除去して前記第１ゲート電極を形成する前記工程において、
フォトレジスト層を前記導電層上に形成する工程と、
前記フォトレジスト層をパターニングして前記フォトレジスト層により、前記第１領域に対応する前記導電層の前記第１ゲート電極を画定する工程と、
前記フォトレジスト層をマスクとして使用して前記導電層をエッチングして前記ゲート誘電体層を露出させて、前記導電層の第１部分が前記第１ゲート電極を形成し、前記導電層の第２部分が実質的に前記第２領域を覆う工程とからなる、請求項１に記載の方法。
【請求項３】
前記第１導電型の前記第１不純物をドープする前記工程は、前記第１ゲート電極をマスクとして使用することにより、第１ｎ型ドーパントを前記第１領域にイオン注入して少なくとも一つの低濃度領域を形成する工程を有する、請求項１に記載の方法。
【請求項４】
前記第１導電型の前記第２不純物をドープする前記工程は、前記第１ゲート電極及び前記スペーサをマスクとして使用することにより、第２ｎ型ドーパントを前記第１領域にイオン注入して少なくとも一つの高濃度領域を形成する工程を有し、前記高濃度領域が前記低濃度領域の一部に重なる、請求項３に記載の方法。
【請求項５】
前記第１導電型の前記第１及び前記第２不純物は２つの異なる、または同じドーピング材料である、請求項１に記載の方法。
【請求項６】
前記第２導電型の前記不純物はｐ型ドーパントを含む、請求項５に記載の方法。
【請求項７】
前記第２導電型の前記不純物をドープする前記工程は、前記パターニングされたフォトレジスト層をマスクとして使用することにより、ｐ型ドーパントを前記第２領域にイオン注入して少なくとも一つのドープ領域を形成する工程を有する、請求項５に記載の方法。
【請求項８】
前記スペーサを形成する前記工程において、
コンフォーマルな誘電体層を前記半導体基板を覆うように形成する工程と、
前記コンフォーマルな誘電体層を異方性エッチングして前記第１ゲート電極の前記サイドウォール上に前記スペーサを形成する工程とからなる、請求項１に記載の方法。
【請求項９】
前記ゲート誘電体層は窒化膜、酸化膜、及びこれらの組み合わせからなる群から選択される請求項１に記載の方法。
【請求項１０】
低濃度領域を備える半導体装置において、
第１領域及び第２領域を有する基板と、
前記第１領域に形成される第１型薄膜トランジスタと、
前記第２領域に形成される第２型薄膜トランジスタとからなり、
前記第１型薄膜トランジスタは、
前記基板に形成され、第１チャネルにより隔てられる第１ソース／ドレイン領域と、
前記基板上に形成され、前記第１チャネルを覆う第１ゲート誘電体層と、
前記第１チャネルに対応する前記第１ゲート誘電体層の上に形成される第１ゲート電極と、
前記第１ゲート電極のサイドウォール上に形成されるスペーサと、
前記スペーサに対応する前記ソース／ドレイン領域の一部に形成される低濃度領域と、を有し、
前記第２型薄膜トランジスタは、
前記基板に形成され、第２チャネルにより隔てられる第２ソース／ドレイン領域と、
前記基板上に形成され、前記第２チャネルを覆う第２ゲート誘電体層と、
前記第２チャネルに対応する前記第２ゲート誘電体層の上に形成される第２ゲート電極と、を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、２００２年１０月２５日出願の「低濃度ドレインを有する半導体装置及びその製造方法」と題する台湾特許出願第０９１１２４９５９号の優先権を主張するものである。
（発明の分野）
本発明は半導体装置及びその製造方法に関し、特に低濃度ドレイン（ＬＤＤ）を有する薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
一般的に半導体装置は多くの回路及び素子を有して装置の機能を制御し、そして薄膜トランジスタ（ＴＦＴ）は最も一般的に使用される素子の一つである。例えば、液晶表示（ＬＣＤ）装置においては、薄膜トランジスタは多くの場合画素スイッチング素子、または駆動回路の中のスイッチとして使用される。
【０００３】
しかしながら、薄膜トランジスタのチャネル長が縮小し続けると、短チャネル効果が薄膜トランジスタの動作に重大な影響を及ぼす。例えば、ＴＦＴのドレイン近傍の高電界は通常、高リーク電流を誘発する。従って、低濃度ドレイン（ＬＤＤ）構造、オフセットゲート構造、またはマルチゲート構造が高電界を抑制するために従来から設計者により使用されてきた。とりわけ低濃度ドレイン（ＬＤＤ）技術は、トランジスタがオン状態にある場合にリーク電流を減らすために最も一般的に採用される。
【０００４】
低濃度ドレイン構造の従来の形成方法は通常、特別のマスクを必要とし、この特別なマスクが生産コストを増大させ、かつ、製造プロセスを複雑にしていた。例えば、従来の方法においては通常、フォトリソグラフィプロセスによりＬＤＤ長が決定される。フォトリソグラフィプロセスに目合わせずれが生じると、ＬＤＤ長にばらつきが生じる。従って、ＴＦＴ−ＬＣＤ装置を製造するに当たって、マスク数を減らし、かつ、フォトリソグラフィプロセスの目合わせ精度を上げることが重要となる。
【０００５】
特許文献１に開示されているように、従来の方法においては、ｎ型トランジスタのゲート電極をエッチングにより形成した後に第１ｎ型ドーピング工程が行なわれる。次に、ゲート電極を形成するために使用されるパターニングされたマスク層を残し、そして、これを使用してゲート電極の一部をサイドエッチングし、その後このマスク層を除去する。続いて、サイドエッチングしたゲート電極をマスクとして使用して第２ｎ型ドーピング工程を行なって低濃度領域を画定するので、マスク数を減らすことができる。
【特許文献１】米国特許第６，３０６，６９３号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、サイドエッチング（またはアンダーカットエッチング）プロセスによる結果を制御するのは難しく、ゲート電極のサイドエッチング量にばらつきを生じさせる。その結果、後続のドーピング工程によりＬＤＤ長にばらつきが生じる。従って、簡易化された工程を通して均一なＬＤＤ長を有する半導体装置を形成する方法を提供することが望まれている。
【課題を解決するための手段】
【０００７】
本発明の一態様により低濃度ドレイン（ＬＤＤ）を有する半導体装置が提供される。こ
の半導体装置は、ＬＤＤの形成中にＬＤＤ長にばらつきが生じないようにするためのハードマスクとして機能するスペーサを備える。
【０００８】
本発明の別の態様により半導体装置の製造方法が提供され、この方法を用いることによりフォトリソグラフィプロセスの目合わせずれにより生じるＬＤＤ長のばらつきを無くすことができる。
【０００９】
本発明のさらに別の態様により薄膜トランジスタの形成方法が提供され、この方法においてはスペーサが、パターニングされたフォトレジスト層の偏位を防止する自己整合ハードマスクとして使用される。
【００１０】
本発明のさらに別の態様により液晶表示（ＬＣＤ）のドライバ／制御回路の形成方法が提供され、この方法においては簡易化されたプロセス工程が用いられ、異なる導電型のトランジスタのスペーサ及びゲート電極を形成するプロセスにおいて低濃度ドレインを有する装置を形成することができる。
【００１１】
一例としての実施形態における方法によれば、第１領域及び第２領域を有する半導体基板を設けて、これら第１領域及び第２領域にそれぞれ第１導電型薄膜トランジスタ及び第２導電型薄膜トランジスタを形成する。ゲート誘電体層が半導体基板上に形成され、そして導電層がゲート誘電体層上に形成される。導電層の一部を選択的に除去して第１領域に対応するゲート誘電体層の上に第１ゲート電極を形成する。導電層の残りの一部は実質的に第２領域を覆う。第１導電型の第１不純物を第１領域にドープする。スペーサが第１ゲート電極のサイドウォール上に形成される。第１導電型の第２不純物を第１領域にドープして第１導電型薄膜トランジスタを形成する。パターニングされたマスク層が半導体基板を覆って形成される。パターニングされたマスク層は第２領域に対応する導電層の第２ゲート電極を画定する。パターニングされたマスク層をマスクとして使用することにより、第２領域に対応する導電層の一部を除去して第２ゲート電極をゲート誘電体層上に形成する。第２導電型の不純物を第２領域にドープして第２導電型トランジスタを形成する。
【００１２】
別の例としての実施形態においては、低濃度領域を有する半導体装置は、第１領域及び第２領域を有する半導体基板と、第１領域に形成される第１型トランジスタと、そして第２領域に形成される第２型トランジスタと、を備える。第１型及び第２型トランジスタの各々は、ソース／ドレイン領域と、ゲート誘電体層と、そしてゲート電極と、を含む。ソース／ドレイン領域は半導体基板に形成され、チャネルにより隔てられる。ゲート誘電体層は半導体基板の上にチャネルを覆って形成される。ゲート電極はチャネルに対応するゲート誘電体層の上に形成される。第１型トランジスタはさらに、スペーサ及び低濃度領域を含む。スペーサは第１領域に対応するゲート電極のサイドウォールの上、及び第１領域に対応するゲート誘電体層の上に形成される。低濃度領域はスペーサに対応するソース／ドレイン領域の一部に形成される。
【発明を実施するための最良の形態】
【００１３】
低濃度ドレインを有する半導体装置及びその半導体装置の製造方法を提供してＬＤＤ長のばらつきを無くし、製造プロセスを簡易化する。一例としての本発明の実施形態においては、ＬＣＤ装置のドライバ／制御回路のような半導体装置を形成する方法が示される。図１に示すように、この方法には、シリコン基板のような半導体基板１００、絶縁層の上に形成されるシリコン層、またはそれ相応の半導体材料からなる層を設ける工程が含まれる。半導体基板１００は第１領域１１０及び第２領域１２０を含み、これらの領域にそれぞれ、ｎ型薄膜トランジスタ及びｐ型薄膜トランジスタのような第１型トランジスタ及び第２型トランジスタを形成する。
【００１４】
図１に示すように、基板１００は例えば絶縁層１０４の上に形成されるシリコン層１０２であり、絶縁層１０４には石英またはガラス基板（１０６）上に形成される酸化膜が含まれる。第１領域１１０は半導体装置のドライバ領域２００または画素領域３００に示される。第２領域１２０は半導体装置のドライバ領域２００に示される。
【００１５】
次に、ゲート誘電体層１１２が基板１００上に形成される。ゲート誘電体層１１２は窒化膜、酸化膜、及びこれらの組み合わせからなる群から選択され、熱酸化技術または薄膜堆積技術により形成することができる。続いて、導電層１１４をゲート誘電体層１１２上に形成する。導電層１１４はポリシリコン層または導電材料層であればどのような層であっても良く、薄膜堆積技術により形成することができる。次に図３に示すように、導電層１１４の一部を選択的に除去して第１領域１１０に対応するゲート誘電体層１１２の上に第１ゲート電極１１８を形成し、そして、導電層１１４の残りの一部が実質的に第２領域１２０を覆う。
【００１６】
図２を参照すると、選択的に導電層１１４を除去して第１ゲート電極１１８を形成する工程は、導電層１１４の上にフォトレジスト層１１６を形成する工程を含む。フォトレジスト層１１６をパターニングして第１領域１１０に対応する導電層１１４の第１ゲート電極１１８を画定する。パターニングされたフォトレジスト層１１６の形成は、塗布、露光、及び現像プロセスを含む従来のフォトリソグラフィ技術により行なわれる。図３に示すように、導電層１１４を、パターニングされたフォトレジスト層１１６をマスクとして使用することによりエッチングしてゲート誘電体層１１２を露出させると、導電層１１４の第１部分が第１ゲート電極１１８を形成し、導電層１１４の第２部分が実質的に第２領域１２０を覆う。ここで、残ったフォトレジスト層１１６は第１ゲート電極１１８を形成した後に除去されることに注目されたい。
【００１７】
図４に示すように、第１導電型の第１不純物を第１領域１１０にパターンが転写された導電層をマスクとして使用することによりドープする。例えば、ゲート電極１１８及び残りの導電層１１４をマスクとして使用することにより、第１ｎ型ドーパントを第１領域１１０のシリコン層１０２にイオン注入して少なくとも一つの低濃度領域１２２を形成する。第１ｎ型ドーパントはリン、砒素、及びこれらに類似する元素からなる群から必要に応じて選択することができる。
【００１８】
図５及び６に示すように、コンフォーマルな誘電体層１２４を半導体基板１００を覆うように形成し、次に、異方性エッチングして第１ゲート電極１１８のサイドウォール上にスペーサ１２６を形成する。次に、第１導電型の第２不純物を第１領域にドープする。例えば、第１ゲート電極１１８及びスペーサ１２６をマスクとして使用することにより、第２ｎ型ドーパントを第１領域１１０のシリコン層１０２にイオン注入して少なくとも一つの高濃度領域１２８を形成する。高濃度領域１２８は低濃度領域１２２の一部に隣接する。従って図６に示すように、ｎ型トランジスタに形成される低濃度ドレイン１２２はスペーサ１２６が対称形状をしていることにより、同じ長さを有する。第２ｎ型ドーパントはリン、砒素、及びこれらに類似する元素からなる群から必要に応じて選択することができる。ここで、第１導電型の第１及び第２不純物を２つの異なるドーピング材料または同じドーピング材料とすることができることに注目されたい。例えば、第１及び第２ｎ型ドーパントをともにリンとし、或いは、それぞれリン及び砒素とすることができる。
【００１９】
図７に示すように、第２領域１２０に対応する導電層１１４の第２ゲート電極１３２を画定するパターニングされたマスク層１３０が半導体基板１００を覆って形成される。図８に示すように、パターニングされたマスク層１３０をマスクとして使用することにより、第２領域１２０に対応する導電層１１４の一部をエッチングして第２領域１２０に対応する誘電体層１１２の上に第２電極１３２を形成する。図８にさらに示すように、第２導
電型の不純物を半導体基板１１０の第２領域１２０にドープする。例えば、ｐ型トランジスタを形成するためのパターニングされたマスク層１３０をマスクとして使用することにより、ｐ型ドーパントを第２領域１２０に対応するシリコン層１０２にイオン注入して少なくとも一つのドープ領域１３４を形成する。次に図９に示すように、パターニングされたマスク層１３０を除去する。
【００２０】
この方法はさらに、キャパシタ、コンタクト、配線回路、及び画素コンタクト（図示せず）を形成してＬＣＤ装置のドライバ／画素制御回路を完成させる工程を含む。また、ＬＣＤ装置のドライバ／画素制御回路を形成する一例としての実施形態を示している、この方法を実施して低濃度ドレインを有する他の半導体装置を形成することもできることに注目されたい。
【００２１】
図９に示すように、別の例としての実施形態においては、低濃度領域１２２を有する半導体装置４００も提供される。半導体装置４００は、第１領域１００及び第２領域１２０を有する半導体基板１００、第１領域１１０に形成される第１型薄膜トランジスタ４１０、そして第２領域１２０に形成される第２型薄膜トランジスタ４２０を含む。上述のように、半導体基板１００はシリコン基板、または絶縁層１０４及び石英またはガラス基板１０６の上に形成されるシリコン層１０２を有する基板とすることができる。第１型薄膜トランジスタ４１０及び第２型薄膜トランジスタ４２０は、それぞれドライバ領域２００または画素領域３００に示されるｎ型薄膜トランジスタ及びｐ型薄膜トランジスタとすることができる。
【００２２】
第１型薄膜トランジスタ４１０は半導体基板１００に形成され、第１チャネル４１４により隔てられる第１ソース／ドレイン領域４１２を含む。半導体基板１００上に形成される第１ゲート誘電体層１１２は第１チャネル４１４を覆う。第１ゲート誘電体層１１２上に形成される第１ゲート電極１１８は第１チャネル４１４に対応する。スペーサ１２６は第１ゲート電極１１８のサイドウォール上、及び第１ゲート誘電体層１１２上に形成される。ソース／ドレイン領域４１２の一部に形成される低濃度領域１２２はスペーサ１２６に対応する。換言すれば、第１ソース／ドレイン領域４１２は高濃度領域１２８及び低濃度領域１２２を含む。
【００２３】
第２型薄膜トランジスタ４２０は半導体基板１００に形成され、第２チャネル４２２により隔てられる第２ソース／ドレイン領域１３４を含む。第２ゲート誘電体層１１２は半導体基板１００上に形成されて第２チャネル４２２を覆う。第２ゲート誘電体層１１２上に形成される第２ゲート電極１３２は第２チャネル４２２に対応する。図９に示すように、同時に形成される第１ゲート誘電体層及び第２ゲート誘電体層はゲート誘電体層１１２である。第２ソース／ドレイン領域はドープ領域１３４である。
【００２４】
特定の実施形態を示し、記載してきたが、この技術分野の当業者であれば、種々の変形をこれらの実施形態に、添付の請求項によってのみ限定されるところの技術範囲から逸脱しない範囲で加え得ることは明らかであろう。
【図面の簡単な説明】
【００２５】
【図１】本発明の一例としての実施形態において導電層を形成する様子を示す断面図。
【図２】本発明の一例としての実施形態において第１ゲート電極を画定するパターニングされたフォトレジスト層を形成する様子を示す断面図。
【図３】本発明の一例としての実施形態において第１ゲート電極を形成する様子を示す断面図。
【図４】本発明の一例としての実施形態において第１ｎ型イオンを注入する様子を示す断面図。
【図５】本発明の一例としての実施形態においてコンフォーマルな誘電体層を形成する様子を示す断面図。
【図６】本発明の一例としての実施形態において第２ｎ型イオンを注入する様子を示す断面図。
【図７】本発明の一例としての実施形態における第２ゲート電極を画定するパターニングされたフォトレジスト層の断面図。
【図８】本発明の一例としての実施形態においてｐ型イオンを注入する様子を示す断面図。
【図９】本発明の別の例としての実施形態におけるｎ型及びｐ型薄膜トランジスタを有する半導体装置の断面図。
【図１】
2004282016.tif 000003
【図２】
2004282016.tif 000004
【図３】
2004282016.tif 000005
【図４】
2004282016.tif 000006
【図５】
2004282016.tif 000007
【図６】
2004282016.tif 000008
【図７】
2004282016.tif 000009
【図８】
2004282016.tif 000010
【図９】
2004282016.tif 000011
【外国語明細書】
2004282016.tif 000012
2004282016.tif 000013
2004282016.tif 000014
2004282016.tif 000015
2004282016.tif 000016
2004282016.tif 000017
2004282016.tif 000018
2004282016.tif 000019
2004282016.tif 000020
2004282016.tif 000021
2004282016.tif 000022
2004282016.tif 000023
2004282016.tif 000024
2004282016.tif 000025
2004282016.tif 000026
2004282016.tif 000027
2004282016.tif 000028