(57)【要約】【課題】  ２つのリファレンスセルの平均電流をリファレンス電流とする構成の不揮発性半導体記憶装置において、隣接メモリセルのリーク電流に影響されない、対象メモリセルの正確なプログラムベリファイ電流の検出を可能とするパターン依存補正方式を提供する。【解決手段】  メモリセルアレイのメモリセルに対しプログラムベリファイ動作を実行する制御部と、制御部がメモリセルアレイ内の対象メモリセルに対しプログラムベリファイ動作を行う際に、対象メモリセルに隣接する隣接メモリセルのリーク電流が所定の基準値を超える場合には、そのリーク電流を補正するための補正電流を対象メモリセルのビット線に供給する補正電流供給部とを備える。【選択図】  図３
2004362729.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、第１のリファレンスセルと第２のリファレンスセルを含むリファレンスセルと、前記第１のリファレンスセルと前記第２のリファレンスセルとから平均リファレンス電流を求め、前記平均リファレンス電流と前記メモリセルアレイの各メモリセルの読み出し電流とを大小比較することで読み出しデータを判定するデータ判定制御部とを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイのメモリセルに対しプログラムベリファイ動作を実行する制御部と、
前記制御部が前記メモリセルアレイ内の対象メモリセルに対しプログラムベリファイ動作を行う際に、対象メモリセルに隣接する隣接メモリセルのリーク電流が所定の基準値を超える場合には、そのリーク電流を補正するための補正電流を対象メモリセルのビット線に供給する補正電流供給部と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御部は、前記メモリセルアレイ内の対象メモリセルに対し、目標基準電圧より低いレベルである第１の基準電圧までプログラム動作を実行する第１の手段を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御部は、前記メモリセルアレイ内の対象メモリセルに対しプログラムベリファイ動作を行う際に、対象メモリセルに隣接する隣接メモリセルのリーク電流を検出し、その検出したリーク電流が前記所定の基準値を超えるか否かを判定する第２の手段を備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記補正電流供給部は、対象メモリセルのビット線に接続させたトランジスタと、前記トランジスタに接続させた電流供給回路とから構成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記データ判定制御部は、所定の閾値を有するプログラムベリファイ用リファレンスセルを備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記データ判定制御部は、第１の基準電圧を設定するための閾値を有する第1のプログラムベリファイ用リファレンスセルと、目標基準電圧を設定するための閾値を有する第２のプログラムベリファイ用リファレンスセルと、隣接メモリセルのリーク電流を検出するために用いられる閾値を有する第３のリファレンスセルとを備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記第1のプログラムベリファイ用リファレンスセルにより設定される前記第１の基準電圧は、前記第２のプログラムベリファイ用リファレンスセルにより設定される前記目標基準電圧より小さい値に設定されることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレイの各メモリセルは、窒化膜に電荷をトラップすることで１メモリセル当たり２ビットの情報を格納することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、データ読出し時にリファレンスセルを利用する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ等の不揮発性半導体記憶装置においては、ある所定の閾値に設定されたリファレンスセルの電流をリファレンス電流とし、読み出し動作時に読み出しメモリセルのドレイン電流とリファレンス電流との間で比較を行う。読み出したメモリセルのドレイン電流がリファレンス電流よりも大きいか否かに応じて、データ“１”又は“０”の判定を行う。
【０００３】
フラッシュメモリの書き換え回数が増えていくと、書き込み電荷が損失するチャージロスが発生するようになり、コア領域のメモリセルの閾値が小さくなる傾向にある。これに対して、書き換え動作が通常実行されないリファレンスセルについては、閾値は固定のままである。このため書き換え回数が増えていくと、リファレンスセルの固定の閾値では読み出しマージンを充分に確保できない状態が生じる。
【０００４】
読み出しマージンを充分に確保するために、読み出しリファレンスセルとしてデータ“１”と“０”の２種類のリファレンスセルを用意し、その平均電流をリファレンス電流とすると共に、メモリセル同様にこれらのリファレンスセルに対しても書き換え動作を実行する手法がある。即ち、プログラムされたデータ“０”のリファレンスセルＲｅｆ０とイレーズされたデータ“１”のリファレンスセルＲｅｆ１を用意し、２つのリファレンス電流の平均を読み出してリファレンス電流として用いる。
【０００５】
この手法の場合、Ｒｅｆ０はある所定の閾値に設定されたプログラムベリファイ用リファレンスセルＰｒＲｅｆを用いて、メモリセルと同様にプログラムされる。この際のプログラムベリファイにおいては、プログラムベリファイ用リファレンスセルＰｒＲｅｆと書き込み対象のセルとを比較し、書き込み対象のセルがリファレンスセルＰｒＲｅｆ以上の閾値に達した時点で書き込み終了となる。従って、このようにプログラムされるリファレンスセルＲｅｆ０の閾値は、下限が設定されているだけであり、実際にどの閾値に設定されているかは分からない。またリファレンスセルＲｅｆ１も同様に、上限が設定されているだけであり、実際にどの閾値にされているかは分からない。
【０００６】
このようにリファレンスセルの閾値は、その書き込み・消去特性に依存してある程度の広がりを有した確率分布を有する。
【０００７】
２つのリファレンスセルの平均である仮想的な読み出しリファレンスセルの閾値の分布は、読み出しマージンに大きな影響を与える。仮想的な読み出しリファレンスセルの閾値が高い場合、メモリセルのデータ“０”との閾値差が小さくなり、“０”側のマージンが小さくなる。逆に、仮想的な読み出しリファレンスセルの閾値が低い場合、メモリセルのデータ“１”との閾値差が小さくなり、“１”側のマージンが小さくなる。
【０００８】
このように、２つのリファレンスセルの平均電流をリファレンス電流とする場合、リファレンスセルの書き込み・消去の特性に依存してリファレンスセルの閾値にバラツキが存在するために、平均であるリファレンス電流にもバラツキが生じ、読み出しマージンが不安定なものになってしまう。
【０００９】
一方、通常のフラッシュメモリ等の不揮発性半導体記憶装置においては、ポリシリコン等をフローティングゲートとする複数のメモリセルを配列させた構成を有する。これに対し、窒化膜等からなるトラップ層に電荷を蓄えることで１つのメモリセル当たり２ビットの情報を格納可能な構成を有するフラッシュメモリが開発され、実用化されようとしている。ここでは、後者のフラッシュメモリを構成する各メモリセルをダブルビットセルという。
【００１０】
図１は、ダブルビットセルの構成を示す図である。このタイプのフラッシュメモリでは、例えば、コントロールゲートと基板の間に酸化膜−窒化膜−酸化膜で構成されるトラップ層が設けられ、窒化膜に電荷をトラップさせて閾値を変化させることで、データの“１”と“０”とを区別する。この場合、窒化膜等のトラップ層は絶縁膜であるので電荷は移動しない。したがって、トラップ層の両端に独立に電荷を蓄えることにより１セル当たり２ビットの情報を格納することが可能となる。２ビットの情報は、読み出し動作時にドレインとソースとを切替えることで、それぞれ別々に読み出すことができる。
【００１１】
例えば、図１のメモリセルにおいて（Ａ，Ｂ）＝（０，１）であると仮定し、ビットＢ（消去状態）を読み出し選択した場合には、メモリセルのＮＡ側をドレインとし、ＮＢ側をソースとしてビットＢを流れる読み出し電流を検出することで、対象メモリセルのデータを読み出すことが可能である。
【００１２】
なお、特開２００１−１５６２７２号公報には、電荷トラップ層を有し、１セル当り複数の情報を記憶することができる不揮発性半導体記憶装置（フラッシュメモリ）が示されている。
【特許文献１】特開２００１−１５６２７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した、１セルに２ビット格納可能な構成を有するフラッシュメモリにおいては、対象メモリセルのプログラムベリファイ動作を行うとき、共通のワード線に接続された隣接メモリセルにリーク電流が発生してしまうという問題があった。すなわち、プログラムベリファイモードにおいて、対象メモリセルにプログラムベリファイ電流が流れると、共通のワード線に印加される電圧のため、隣接メモリセルにもリーク電流が発生してしまう。このリーク電流が発生すると、対象メモリセルのプログラムベリファイ電流の大きさを正確に検出することが困難になる。
【００１４】
図２は、従来の不揮発性半導体記憶装置において、対象メモリセルに隣接する隣接メモリセルに発生するリーク電流を説明するための図である。
【００１５】
図２の不揮発性半導体記憶装置のメモリセルアレイには、共通のワード線に接続される複数のメモリセル６１、６２、６３、６４等が配列されているものとする。各メモリセルは図１のメモリセルと同一の構成を有し、図２の不揮発性半導体記憶装置は、１セルに２ビット格納可能なフラッシュメモリとして構成される。
【００１６】
ここでは、説明の便宜上、図２のメモリセル６１のビット線Ａ側をプログラムベリファイ状態とする場合を考える。逆に、図２のメモリセル６１のビット線Ｂ側をプログラムベリファイ状態とした場合についても、同様に考えることができる。
【００１７】
図２の例では、プログラムパルス印加後、メモリセル６１のビット線Ａ側をプログラムベリファイ状態とすると、対象のメモリセル６１のビット線Ａ側に矢印方向のベリファイ電流が流れる。ここで、対象メモリセル６１のビット線Ａは接地電位（Ｖｓｓ）に設定されているものとする。このベリファイ電流の大きさが所定のリファレンス電流より小さいとき、センスアンプ３２により、対象メモリセル６１のビット線Ａ側に格納されたデータが正しく読み出される。
【００１８】
このとき、隣接メモリセル６２のビット線Ｃ及びＤ、隣接メモリセル６３のビット線Ｅ及びＦ、隣接メモリセル６４のビット線Ｇ及びＨに消去状態が設定されていると、メモリセル６１のワード線が活性化されているため、共通のワード線に接続されている隣接メモリセル６２等には、上記のベリファイ電流と反対方向に、リーク電流が矢印方向に流れる。
【００１９】
この隣接メモリセル６２等を流れるリーク電流の影響のため、対象メモリセル６１のベリファイ電流の大きさをセンスアンプ３２により正しく読み出すことが困難となる。したがって、従来の不揮発性半導体記憶装置の場合、隣接メモリセル６２等を流れるリーク電流の影響を補正しない限り、所定のリファレンス電流の大きさと大小比較した場合の判定結果を補償することができないという問題があった。
【００２０】
本発明は、上記の点に鑑みてなされたものであり、２つのリファレンスセルの平均電流をリファレンス電流とする構成の不揮発性半導体記憶装置において、隣接メモリセルに発生するリーク電流に影響されずに、対象メモリセルの正確なプログラムベリファイ電流の検出を可能とするパターン依存補正方式を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記課題を解決するため、本発明による不揮発性半導体記憶装置は、メモリセルアレイと、第１のリファレンスセルと第２のリファレンスセルを含むリファレンスセルと、前記第１のリファレンスセルと前記第２のリファレンスセルとから平均リファレンス電流を求め、前記平均リファレンス電流と前記メモリセルアレイの各メモリセルの読み出し電流とを大小比較することで読み出しデータを判定するデータ判定制御部とを有する不揮発性半導体記憶装置であって、前記メモリセルアレイのメモリセルに対しプログラムベリファイ動作を実行する制御部と、前記制御部が前記メモリセルアレイ内の対象メモリセルに対しプログラムベリファイ動作を行う際に、対象メモリセルに隣接する隣接メモリセルのリーク電流が所定の基準値を超える場合には、そのリーク電流を補正するための補正電流を対象メモリセルのビット線に供給する補正電流供給部とを備えることを特徴とする。
【発明の効果】
【００２２】
本発明の不揮発性半導体記憶装置においては、対象メモリセルに対しプログラムベリファイ動作を行う際に、対象メモリセルに隣接する隣接メモリセルのリーク電流が所定の基準値を超える場合には、そのリーク電流を補正するための補正電流を対象メモリセルのビット線に供給する。したがって、本発明によれば、２つのリファレンスセルの平均電流をリファレンス電流とする構成の不揮発性半導体記憶装置において、隣接メモリセルに発生するリーク電流による影響を十分に軽減することができ、対象メモリセルの正確なプログラムベリファイ電流の検出が可能である。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を添付の図面を用いて説明する。
【００２４】
図４は、本発明を適用する不揮発性半導体記憶装置の構成を示す図である。
【００２５】
図４の不揮発性半導体記憶装置１０は、制御回路１１、入出力バッファ１２、アドレスラッチ１３、Ｘデコーダ（ＸＤＥＣ）１４、Ｙデコーダ（ＹＤＥＣ）１５、メモリセルアレイ１６、データ判定制御回路１７、書き込み回路１８、消去回路１９、及びチップイネーブル／出力イネーブル回路２０により構成される。
【００２６】
制御回路１１は、制御信号を外部から受け取り、その制御信号に基づいてステートマシンとして動作して、不揮発性半導体記憶装置１０の各部の動作を制御する。
【００２７】
入出力バッファ１２は、外部からデータを受け取り、そのデータをデータ判定制御回路１７に供給する。アドレスラッチ１３は、外部から供給されるアドレス信号を受け取りラッチすると共に、そのアドレス信号をＸデコーダ１４及びＹデコーダ１５に供給する。Ｘデコーダ１４は、アドレスラッチ１３から供給されたアドレスをデコードして、メモリセルアレイ１６に設けられたワード線をデコード結果に応じて活性化させる。Ｙデコーダ１５は、アドレスラッチ１３から供給されたアドレスをデコードして、デコードアドレス信号に基づいて、メモリセルアレイ１６のビット線のデータを選択的に読み出してデータ判定制御回路１７に供給する。
【００２８】
メモリセルアレイ１６は、１セル当たり２ビットの情報を格納可能な構成をもつ複数のメモリセルからなる。また、メモリセルアレイ１６はメモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
【００２９】
データ判定制御回路１７は、Ｙデコーダ１５及びＸデコーダ１４によって指定されたメモリセルアレイ１６のメモリセルから供給されるデータの読み出し電流を、２つのリファレンスセルの電流の平均であるリファレンス電流と比較することで、データが０であるか１であるかの判定を行う。判定結果は読み出しデータとして、入出力バッファ１２に供給される。また、プログラム動作及びイレーズ動作に伴うベリファイ動作は、Ｙデコーダ１５及びＸデコーダ１４によって指定されたメモリセルアレイ１６のメモリセルから供給されるデータの読み出し電流を、プログラムベリファイ用及びイレーズベリファイ用リファレンスセルの示すリファレンス電流と比較することで行われる。
【００３０】
本発明においては、読み出しデータ判定用のリファレンスセルはセルアレイ１６内部に設けられ、メモリセルと同様に書き換え動作の対象であるダイナミックリファレンスセルとして提供される。また、プログラムベリファイ用リファレンスセル及びイレーズベリファイ用リファレンスセルは、メモリセルアレイ１６の外部、例えば、データ判定制御回路１７内に設けられ、固定の閾値を有するリファレンスセルである。
【００３１】
書き込み回路１８は、制御回路１１の制御の下に、データ判定制御回路１７に入出力バッファ１２から供給される書き込みデータに基づいて、アドレスラッチ１３、Ｘデコーダ１４、及びＹデコーダ１５を駆動して、セルアレイ１６に対するデータ書き込み動作を実行する。消去回路１９は、イレーズ動作時にワード線及びビット線に印加する電位を生成して、セルアレイ１６に対するセクタ単位の消去動作を実行する。
【００３２】
チップイネーブル／出力イネーブル回路２０は、装置外部から制御信号としてチップイネーブル信号／ＣＥ及びアウトプットイネーブル信号／ＯＥを受け取り、入出力バッファ１２及びセルアレイ１６の動作／非動作を制御する。
【００３３】
図５は、データ読み出し動作に関連する回路構成を示す図である。
【００３４】
図５に示した回路は、データラッチ３１、センスアンプ（Ｓ／Ａ）３２、コア用カスコード回路３３、リファレンスセルＡ用カスコード回路３４、リファレンスセルＢ用カスコード回路３５、及び平均電圧算出回路３６により構成される。これらの回路によりセルアレイ１６から読み出されるデータのレベルを判定する。これらの回路は、図４のデータ判定制御回路１７に相当する。
【００３５】
メモリセルアレイ１６は、メモリセルを格納するコアセル領域１６Ａと、ダイナミックリファレンスセルを格納するダイナミックリファレンスセル領域１６Ｂとを含む。コアセル領域１６Ａから読み出されるデータは、コア用カスコード回路３３により電流信号から電圧信号に変換されて、センスアンプ３２に供給される。
【００３６】
また、ダイナミックリファレンスセル領域１６ＢのリファレンスセルＡから読み出されるリファレンスレベルは、リファレンスセルＡ用カスコード回路３４により電流信号から電圧信号に変換される。更に、ダイナミックリファレンスセル領域１６ＢのリファレンスセルＢから読み出されるリファレンスレベルは、リファレンスセルＢ用カスコード回路３５により電流信号から電圧信号に変換される。
【００３７】
平均電圧算出回路３６は、リファレンスセルＡ用カスコード回路３４の出力とリファレンスセルＢ用カスコード回路３５の出力とから平均電圧を算出し、その算出した平均電圧をセンスアンプ３２に供給する。センスアンプ３２では、データの電圧レベルとリファレンスセルの電圧レベルとを比較することで、データが“１”であるか、或いは“０”であるかについて判定を行う。判定されたデータは、データラッチ３１に供給される。
【００３８】
図３は、本発明のパターン依存補正方法を説明するための図である。
【００３９】
図２と同様に、図３の不揮発性半導体記憶装置のメモリセルアレイには、共通のワード線に接続される複数のメモリセル６１、６２、６３、６４等が配列されている。各メモリセルは図１のメモリセルと同一の構成を有し、図３の不揮発性半導体記憶装置は、１セルに２ビット格納可能なフラッシュメモリとして構成されるものとする。
【００４０】
また、図３の不揮発性半導体記憶装置には、対象メモリセル６１のビット線Ａ側に接続させたトランジスタ４１と、対象のメモリセル６１とセンスアンプ３２との間のビット線に接続させたトランジスタ４２と、このトランジスタ４２に接続させた電流供給回路（ｃｕｒｒｅｎｔ＿ｓｕｐｐｌｅｒ）４３とが設けてある。トランジスタ４１の一端は接地電位（Ｖｓｓ）に設定される。
【００４１】
また、本発明に係るプログラムベリファイ用リファレンスセル（図３では図示省略）は、メモリセルアレイ１６の外部に、たとえば、データ判定制御回路１７内に設けられ、固定の閾値を有するリファレンスセルである。本発明のパターン依存補正方式においては、予め所定の閾値（リファレンスレベル）が設定された３個のプログラムベリファイ用リファレンスセル（以下、リファレンスセルＡ、リファレンスセルＢ、リファレンスセルＣという）がデータ判定制御回路１７内に設けられる。
【００４２】
上記したリファレンスセルＡ、Ｂ、Ｃの各リファレンスレベル（閾値）は、次のように設定される。リファレンスセルＡは、カスコード回路（図示なし）を介して、第１の基準電圧（ＲＥＦ＿Ａ）をリファレンスレベル（Ｖｔｈ）としてセンスアンプ３２に供給するよう設定される。リファレンスセルＢは、カスコード回路を介して、目標基準電圧（ＲＥＦ＿Ｂ）をリファレンスレベル（Ｖｔｈ）としてセンスアンプ３２に供給するよう設定される。第１の基準電圧ＲＥＦ＿Ａと目標基準電圧ＲＥＦ＿Ｂとの差（ｄｅｌｔａ＿Ｖ）は十分小さい値となるように設定される（ＲＥＦ＿Ａ＝ＲＥＦ＿Ｂ−ｄｅｌｔａ＿Ｖ）。リファレンスセルＣは、隣接メモリセルのリーク電流を検出する際に用いられ、カスコード回路（図示なし）を介して、検出用基準電圧（ＲＥＦ＿Ｃ）をリファレンスレベル（Ｖｔｈ）としてセンスアンプ３２に供給するよう設定される。隣接メモリセルのリーク電流を検出するために、検出用基準電圧ＲＥＦ＿Ｃの大きさは十分小さい値となるように設定される。
【００４３】
制御回路１１は、プログラムベリファイモードにおいて、これらリファレンスセルＡ，Ｂ，Ｃのいずれか１つから読み出されるリファレンスレベル（Ｖｔｈ）をカスコード回路（図示なし）を介してセンスアンプ３２に供給する。すなわち、センスアンプ３２には、第１の基準電圧（ＲＥＦ＿Ａ）、目標基準電圧（ＲＥＦ＿Ｂ）、検出用基準電圧（ＲＥＦ＿Ｃ）の内いずれかのリファレンスレベルが供給される。制御回路１１からの制御にしたがい、データ判定制御回路１７で実行されるプログラム動作に伴うベリファイ動作は、Ｙデコーダ１５及びＸデコーダ１４によって指定されたメモリセルアレイ１６のメモリセルから供給されるデータの読み出し電流を、プログラムベリファイ用リファレンスセル（リファレンスセルＡ，Ｂ，Ｃのいずれか）の示すリファレンス電流と比較することで行われる。
【００４４】
図３に示したパターン依存補正方式においては、対象メモリセル６１のビット線Ａ側をプログラムベリファイ状態とする場合を説明する。逆に、図３のメモリセル６１のビット線Ｂ側をプログラムベリファイ状態とした場合についても、同様に考えることができる。
【００４５】
まず、図３に示したパターン依存補正方式においては、プログラムするメモリセル６１（対象メモリセル）を、目標基準電圧ＲＥＦ＿Ｂより少し低いレベルである第１の基準電圧ＲＥＦ＿Ａ（＝ＲＥＦ＿Ｂ−ｄｅｌｔａ＿Ｖ）までプログラムする（第１手順）。
【００４６】
図６は、本発明の一実施例に係るパターン依存補正方式の第１手順を説明するための図である。図６において、リファレンスセルデコーダ４４、リファレンスセルＡ４５、及びセンスアンプ３２は、図４のデータ判定制御回路１７に設けられているものとする。
【００４７】
この第1手順において、制御回路１１は、トランジスタ４１のゲート電極に送出される制御信号をＯＮ状態に設定し、Ｘデコーダ１４とＹデコーダ１５を介して対象メモリセル６１のワード線及びビット線を活性化する。同時に、制御回路１１は、データ判定制御回路１７内のリファレンスセルＡから読み出されるリファレンスレベル（第１の基準電圧ＲＥＦ＿Ａ）をカスコード回路を介してセンスアンプ３２に供給する。このとき、トランジスタ４２のゲート電極に送出される制御信号はＯＦＦ状態であり、トランジスタ４１はＯＮ状態に、トランジスタ４２はＯＦＦ状態に設定される。対象メモリセル６１にベリファイ電流（Ｉ１）が流れると共に、隣接メモリセル６２にはリーク電流（Ｉ２）が流れる。制御回路１１は対象メモリセル６１のビット線Ａ側の電位が第１の基準電圧ＲＥＦ＿Ａに等しくなったと判定すると、第１手順を終了する。
【００４８】
次に、図３に示したパターン依存補正方式においては、ワード線の電位をプログラムベリファイモードのレベルとし、トランジスタ４１を非導通状態として、隣接メモリセル６２を流れるリーク電流（Ｉ２）を検出し、この検出電流を変換した検出電圧が、検出用基準電圧ＲＥＦ＿Ｃを超えるか否かを判定する（第２手順）。
【００４９】
図７は、本発明の一実施例に係るパターン依存補正方式の第２手順を説明するための図である。図７において、リファレンスセルデコーダ４４、リファレンスセルＣ４７、及びセンスアンプ３２は、図４のデータ判定制御回路１７に設けられているものとする。
【００５０】
この第２手順において、制御回路１１は、トランジスタ４１のゲート電極に送出される制御信号をＯＦＦ状態に設定し、データ判定制御回路１７内のリファレンスセルＣから読み出されるリファレンスレベル（検出用基準電圧ＲＥＦ＿Ｃ）をカスコード回路を介してセンスアンプ３２に供給する。このとき、トランジスタ４２のゲート電極に送出される制御信号はＯＦＦ状態である。すなわち、トランジスタ４１とトランジスタ４２は共にＯＦＦ状態に設定される。ワード線の電位は第１手順のときと同じ電位（プログラムベリファイモードのレベル）に保たれる。制御回路１１は、センスアンプ３２を介して隣接メモリセル６２のリーク電流（Ｉ２）を検出し、その検出電流を変換した検出電位と検出用基準電圧ＲＥＦ＿Ｃとを大小比較する。
【００５１】
第２手順では、対象メモリセル６１のビット線Ａはすでにある程度の閾値レベルまでプログラムされている状態であり、対象メモリセル６１のビット線Ａ側はフローティング状態であるため、ベリファイ電流（Ｉ１）がリーク電流（Ｉ２）の検出に影響を及ぼすことはない。
【００５２】
さらに、図３に示したパターン依存補正方式においては、上記した第２手順の比較結果から、検出電位（リーク電流の検出値）が検出用基準電圧ＲＥＦ＿Ｃを超えると判定された場合に、トランジスタ４１及びトランジスタ４２をＯＮ状態に設定し、電流供給回路４３からの微小な補正電流（Ｉ３）をビット線に供給することにより、対象メモリセル６１のビットＡに、補正電流（Ｉ３）を追加したときのベリファイ電流が流れるように制御する（第３手順）。このように、ビットＡをプログラムベリファイすることで、対象メモリセル６１を目標基準電圧（ＲＥＦ＿Ｂ）までプログラムする。
図８は、本発明の一実施例に係るパターン依存補正方式の第３手順を説明するための図である。図８において、リファレンスセルデコーダ４４、リファレンスセルＢ４６、電流供給回路４３、及びセンスアンプ３２は、図４のデータ判定制御回路１７に設けられているものとする。
【００５３】
なお、電流供給回路４３は様々な回路要素から構成可能である。例えば、ダイオード接続した複数のトランジスタを直列に接続した回路構成、あるいは複数の抵抗を直列に接続した回路構成を電流供給回路４３として用いることができる。
【００５４】
図８に示したように、第３手順において、制御回路１１は、トランジスタ４１のゲート電極に送出される制御信号を再びＯＮ状態に設定し、Ｘデコーダ１４とＹデコーダ１５を介して対象メモリセル６１のワード線及びビット線を活性化する。プログラムベリファイ動作時に、制御回路１１は、データ判定制御回路１７内のリファレンスセルＢから読み出されるリファレンスレベル（目標基準電圧ＲＥＦ＿Ｂ）をカスコード回路を介してセンスアンプ３２に供給する。また、制御回路１１は、プログラムベリファイ動作中に、トランジスタ４２のゲート電極に送出される制御信号をＯＮ状態に設定することにより、電流供給回路４３からの微小な補正電流（Ｉ３）をトランジスタ４２のソース−ドレイン経路を介して対象メモリセル６１のビット線に供給する。電流供給回路４３から供給する補正電流Ｉ３の大きさは、例えば、１０μＡ程度とする。この補正電流Ｉ３を追加することにより、第２手順で検出したリーク電流Ｉ２を補正することができ、不揮発性半導体記憶装置のパターン依存を補正することが可能となる。
【００５５】
上述したように、第３手順においては、トランジスタ４１とトランジスタ４２は共にＯＮ状態に設定される。対象メモリセル６１にベリファイ電流（Ｉ１）が流れると共に、隣接メモリセル６２には補正電流を追加した場合のリーク電流（Ｉ２＋Ｉ３）が流れる。
【００５６】
上記した第３手順では、プログラムベリファイ動作時に追加する補正電流Ｉ３の大きさを、第２手順で検出したリーク電流Ｉ２の大きさと等しくし、電流の向きを逆にすることにより、隣接メモリセル６２に流れるリーク電流（Ｉ２＋Ｉ３）をゼロにすることが可能である（Ｉ２＋Ｉ３＝０、すなわちＩ３＝−Ｉ２）。すなわち、隣接メモリセルのビットＨ側に対象メモリセルのビット線Ａ側からリーク電流Ｉ２が流れる場合には、補正電流Ｉ３がビット線から電流供給回路４３に流れ込むように制御される。補正電流Ｉ３の大きさが、第２手順で検出したリーク電流Ｉ２の大きさより僅かに小さい場合であっても、リーク電流がセンスアンプ３２に及ぼす影響を軽減することができる。
【００５７】
したがって、本発明によれば、２つのリファレンスセルの平均電流をリファレンス電流とする構成の不揮発性半導体記憶装置において、隣接メモリセルに発生するリーク電流の影響を十分に軽減することができ、対象メモリセルの正確なプログラムベリファイ電流の検出が可能である。
【００５８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載された範囲内で様々な変形が可能である。
【００５９】
例えば、上記実施例のパターン依存補正方式では、リーク電流Ｉ２が隣接メモリセルのビットＨの方向へ流れることを前提として制御したが、このリーク電流Ｉ２が流れる方向が逆方向である場合にも制御可能である。すなわち、隣接メモリセルのビットＨ側からのリーク電流Ｉ２が対象メモリセルのビット線Ａ側に流れる場合には、補正電流Ｉ３が電流供給回路４３からビット線に流れ込むように制御すればよい。
【図面の簡単な説明】
【００６０】
【図１】ダブルビットセルの構成を示す図である。
【図２】従来の不揮発性半導体記憶装置における隣接するメモリセルのリーク電流を説明するための図である。
【図３】本発明によるパターン依存補正方法を説明するための図である。
【図４】本発明を適用する不揮発性半導体記憶装置の構成を示すブロック図である。
【図５】データ読み出し動作に関連する回路構成を示す図である。
【図６】本発明の一実施例に係るパターン依存補正方式の第１手順を説明するための図である。
【図７】本発明の一実施例に係るパターン依存補正方式の第２手順を説明するための図である。
【図８】本発明の一実施例に係るパターン依存補正方式の第３手順を説明するための図である。
【符号の説明】
【００６１】
１０  不揮発性半導体記憶装置
１１  制御回路
１２  入出力バッファ
１３  アドレスラッチ
１４  Ｘデコーダ
１５  Ｙデコーダ
１６  メモリセルアレイ
１６Ａ  コアセル領域
１６Ｂ  リファレンスセル領域
１７  データ判定制御回路
１８  書き込み回路
１９  消去回路
２０  チップイネーブル／出力イネーブル回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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