(57)【要約】【課題】製造時に個体差が生じない制限電圧で記憶信号の電圧を制限することができる磁気記憶デバイスを提供すること。【解決手段】本発明では、半導体基板上に、磁気ヘッドに記憶信号を通電するための磁気ヘッド駆動回路と、同磁気ヘッド駆動回路から磁気ヘッドに通電する記憶信号の電圧を制限するためのストッパー回路とを形成してなる磁気記憶デバイスにおいて、ストッパー回路に、半導体基板内部のバンドギャップ電圧に比例する電圧によって記憶信号の電圧を制限するための帰還回路を設けることにした。【選択図】　　　図１
2004030774.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、磁気ヘッドに記憶信号を通電するための磁気ヘッド駆動回路と、同磁気ヘッド駆動回路から磁気ヘッドに通電する記憶信号の電圧を制限するための制限回路とを形成してなる磁気記憶デバイスにおいて、　制限回路に、半導体基板内部のバンドギャップ電圧に比例する電圧によって記憶信号の電圧を制限するための帰還回路を設けたことを特徴とする磁気記憶デバイス。
【請求項２】
前記帰還回路は、半導体基板内部のバンドギャップ電圧に比例する電圧を発生する回路と、前記制限回路のうちの制限電位を決定する素子の組合わせと同一の組合せからなる参照回路を差動接続してなることを特徴とする請求項１記載の磁気記憶デバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気記憶デバイスに関するものである。
【０００２】
【従来の技術】
従来より、磁気記憶装置においては、磁気ヘッドに同磁気ヘッドを駆動するための磁気記憶デバイスを接続し、同磁気記憶デバイスから出力した記憶信号を磁気ヘッドに通電することによって、磁気ヘッドで磁気記憶媒体を磁化し、これにより、磁気記憶媒体に記憶データを記憶するようにしていた。
【０００３】
そして、磁気記憶デバイスにおいては、磁気記憶媒体を確実に磁化するために、磁気ヘッドに通電する記憶信号のダイナミックレンジを増大させて、磁気ヘッドから出力する磁力を大きくすることが望まれている。
【０００４】
ところが、磁気記憶デバイスから磁気ヘッドに通電する記憶信号のダイナミックレンジを増大させた場合には、磁気記憶デバイスの製造時の個体差によって記憶信号のダイナミックレンジが上下にシフトすることから、磁気記憶デバイスの内部に形成した素子に各素子の耐圧を超えた高電圧が印加されることがあり、素子を破壊してしまい、これにより、磁気記憶デバイスを破壊してしまうおそれがあった。
【０００５】
そのため、従来の磁気記憶デバイスにおいては、半導体基板上に、磁気ヘッドに記憶信号を通電するための磁気ヘッド駆動回路を形成するとともに、同磁気ヘッド駆動回路から磁気ヘッドに通電する記憶信号の電圧を制限するための制限回路も形成していた。
【０００６】
かかる制限回路は、複数のトランジスタを組合わせて構成しており、複数のトランジスタのエミッタ−ベース間での電圧降下を利用して磁気ヘッドに通電する記憶信号の電圧を制限するようにしていた。
【０００７】
すなわち、従来の磁気記憶デバイス３１は、図８に示すように、同一の半導体基板に、磁気ヘッド３２に記憶信号を通電するための磁気ヘッド駆動回路３４と、同磁気ヘッド駆動回路３４から磁気ヘッド３２に通電する記憶信号の電圧を制限するための制限回路３５とを形成し、制限回路３５は、記憶信号のうちの高電圧側を制限するための上側制限回路３６と、記憶信号のうちの低電圧側を制限するための下側制限回路３７とから構成していた。
【０００８】
そして、磁気ヘッド駆動回路３４は、４個のトランジスタＱ３１〜Ｑ３４からなるブリッジ回路に電流源Ｉｗを接続して構成しており、入力端子Ｔｉｎ３及び入力端子Ｔｉｎ４に印加する駆動制御信号によってトランジスタＱ３１，Ｑ３４をＯＮ状態とするとともにトランジスタＱ３２，Ｑ３３をＯＦＦ状態とすると、ＨＸ信号線３９から磁気ヘッド３２に向けて記憶信号を通電し、一方、入力端子Ｔｉｎ３及び入力端子Ｔｉｎ４に印加する駆動制御信号によってトランジスタＱ３１，Ｑ３４をＯＦＦ状態とするとともにトランジスタＱ３２，Ｑ３３をＯＮ状態とすると、ＨＹ信号線４０から磁気ヘッド３２に向けて記憶信号を通電するようにしている。
【０００９】
上側制限回路３６は、６個のトランジスタＱ３６〜Ｑ３８，Ｑ４４，Ｐ３１，Ｐ３５と電流源Ｉ４２とから構成しており、ＨＸ信号線３９の制限電位ＶＨは、トランジスタのベース・エミッタ間電圧をＶＢＥとすると（なお、たとえばトランジスタＱ３６のベース・エミッタ間電圧をＶＢＥ（Ｑ３６）と示す。）、
ＶＨ＝ＶＣＣ−ＶＢＥ（Ｑ３７）−ＶＢＥ（Ｑ３８）＋ＶＢＥ（Ｐ３１）＋ＶＢＥ（Ｑ３６）
となる。
【００１０】
ここで、各トランジスタのベース・エミッタ間電圧が略等しい場合には、ＶＨ＝ＶＣＣとすることができ、ＨＸ信号線３９の制限電位ＶＨは、電源電圧ＶＣＣと略等しくなる。なお、ＨＹ信号線４０の制限電位も同様となる。
【００１１】
一方、下側制限回路３７は、１０個のトランジスタＱ３５，Ｑ３９〜Ｑ４２，Ｑ４５〜Ｑ４７，Ｐ３２，Ｐ３３と４個の電流源Ｉ３１，Ｉ３２，Ｉ３５，Ｉ３６と３個の抵抗Ｒ３１，Ｒ３２，Ｒ３５とで構成している。
【００１２】
そして、ＨＸ信号線３９の制限電位ＶＬは、
ＶＬ＝Ｉ３１・Ｒ３１＋ＶＢＥ（Ｐ３２）＋ＶＢＥ（Ｑ３９）−ＶＢＥ（Ｑ４０）−ＶＢＥ（Ｑ３５）
または、
ＶＬ＝ＶＣＣ−Ｉ３２・Ｒ３２＋ＶＢＥ（Ｐ３３）＋ＶＢＥ（Ｑ４２）−ＶＢＥ（Ｑ４１）−ＶＢＥ（Ｑ３５）
となる。
【００１３】
ここでも、各トランジスタのベース・エミッタ間電圧が略等しい場合には、
ＶＬ＝Ｉ３１・Ｒ３１
または、
ＶＬ＝ＶＣＣ−Ｉ３２・Ｒ３２
となる。なお、ＨＹ信号線４０の制限電位も同様となる。
【００１４】
ここで、制限電位ＶＬは、差動対をなすトランジスタＱ４０，Ｑ４１によって、電位の高い方が選択される。これは、電源電圧ＶＣＣが低い場合に、制限電位ＶＬによってトランジスタＱ３３，Ｑ３４が飽和しないようにする一方、電源電圧ＶＣＣが高い場合に、制限電位ＶＬが電源電圧ＶＣＣに近づいても、トランジスタＱ３５，Ｑ４５のベース・エミッタ間の逆耐圧の仕様を満足するようにするためである。
【００１５】
したがって、磁気記憶デバイス３１から出力される記録信号のダイナミックレンジＤは、
Ｄ＝ＶＨ−ＶＬ
となることから、
Ｄ＝ＶＣＣ−Ｉ３１・Ｒ３１
または、
Ｄ＝ＶＣＣ−（ＶＣＣ−Ｉ３２・Ｒ３２）
となり、
Ｄ＝ＶＣＣ−Ｉ３１・Ｒ３１
または、
Ｄ＝Ｉ３２・Ｒ３２
となる。
【００１６】
【発明が解決しようとする課題】
ところが、上記従来の磁気記憶デバイスにあっては、記憶信号の電圧を制限するための制限回路として、２種類（ｎｐｎ型、ｐｎｐ型）のトランジスタのエミッタ−ベース間での電圧降下を利用した回路を用いていたため、正確には各トランジスタのベース・エミッタ間電圧が略等しいとすることはできず、ＶＨ＝ＶＣＣとすることや、ＶＬ＝Ｉ３１・Ｒ３１または、ＶＬ＝ＶＣＣ−Ｉ３２・Ｒ３２とすることはできない。
【００１７】
すなわち、一般的に、同一半導体基板上に形成したｎｐｎ型トランジスタ同士のベース・エミッタ間電圧やｐｎｐ型トランジスタ同士のベース・エミッタ間電圧は略等しいとすることができるが、ｎｐｎ型のトランジスタとｐｎｐ型のトランジスタとではベース・エミッタ間電圧が異なるためである。
【００１８】
そのため、磁気記憶デバイスの製造時に生じるトランジスタのエミッタ−ベース間での降下電圧の個体差によって記憶信号の制限電圧にも個体差が生じ、これにより、記憶信号の制限電圧が上下に変動し、この場合にも磁気記憶デバイスの内部に形成した素子に各素子の耐圧を超えた高電圧が印加されることがあり、磁気記憶デバイスを破壊してしまうおそれがあった。
【００１９】
そこで、本発明では、絶対０度における物質固有の値を有するとともに温度係数の小さい半導体基板内部のバンドギャップ電圧を基準として記憶信号の電圧を制限することによって、製造時に個体差が生じない制限電圧で記憶信号の電圧を制限することができる磁気記憶デバイスを提供するものである。
【００２０】
【課題を解決するための手段】
すなわち、本発明では、半導体基板上に、磁気ヘッドに記憶信号を通電するための磁気ヘッド駆動回路と、同磁気ヘッド駆動回路から磁気ヘッドに通電する記憶信号の電圧を制限するための制限回路とを形成してなる磁気記憶デバイスにおいて、制限回路に、半導体基板内部のバンドギャップ電圧に比例する電圧によって記憶信号の電圧を制限するための帰還回路を設けることにした。
【００２１】
また、前記帰還回路は、半導体基板内部のバンドギャップ電圧に比例する電圧を発生する回路と、前記制限回路のうちの制限電位を決定する素子の組合わせと同一の組合せからなる参照回路を差動接続して構成することにした。
【００２２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しながら説明する。
【００２３】
本発明に係る磁気記憶デバイス１は、磁気ヘッド２に記憶信号を通電することによって、磁気ヘッド２で磁気記憶媒体（図示省略）を磁化して、磁気記憶媒体に記憶データを記憶するものである。
【００２４】
かかる磁気記憶デバイス１は、図１に模式的に示すように、同一の半導体基板３に、磁気ヘッド２に記憶信号を通電するための磁気ヘッド駆動回路４と、同磁気ヘッド駆動回路４から磁気ヘッド２に通電する記憶信号の電圧を制限するための制限回路５とを形成している。
【００２５】
制限回路５は、記憶信号のうちの高電圧側を制限するための上側制限回路６と、記憶信号のうちの低電圧側を制限するための下側制限回路７とから構成しており、しかも、下側制限回路７には、半導体基板３の内部のバンドギャップ電圧Ｖｇに比例する電圧によって記憶信号の電圧を制限するための帰還回路８を設けている。
【００２６】
図２は、上記磁気記憶デバイス１に設けた磁気ヘッド駆動回路４及び制限回路５を具体的に示した回路図であり、同図を用いて以下に磁気記憶デバイス１の各部の具体的な動作を説明する。
【００２７】
磁気ヘッド駆動回路４は、４個のトランジスタＱ１〜Ｑ４からなるブリッジ回路に電流源Ｉｗを接続して構成しており、トランジスタＱ１，Ｑ４のベース端子に入力端子Ｔｉｎ１を接続するとともに、トランジスタＱ２，Ｑ３のベース端子に入力端子Ｔｉｎ２を接続し、電源ＶｃｃにトランジスタＱ１のコレクタ端子を接続し、同トランジスタＱ１のエミッタ端子にトランジスタＱ３のコレクタ端子を接続し、同トランジスタＱ３のエミッタ端子に電流源Ｉｗを接続し、同電流源ＩｗにグランドＧＮＤを接続する一方、電源ＶｃｃにトランジスタＱ２のコレクタ端子を接続し、同トランジスタＱ２のエミッタ端子にトランジスタＱ４のコレクタ端子を接続し、同トランジスタＱ４のエミッタ端子に電流源Ｉｗを接続し、さらには、トランジスタＱ１のエミッタ端子（トランジスタＱ３のコレクタ端子）に磁気ヘッド２をＨＸ信号線９を介して接続するとともに、トランジスタＱ２のエミッタ端子（トランジスタＱ４のコレクタ端子）に磁気ヘッド２をＨＹ信号線１０を介して接続している。
【００２８】
そして、磁気ヘッド駆動回路４は、入力端子Ｔｉｎ１，Ｔｉｎ２に駆動制御信号を印加することによってＨＸ信号線９又はＨＹ信号線１０から磁気ヘッド２に記憶信号を通電するようにしている。
【００２９】
すなわち、入力端子Ｔｉｎ１及び入力端子Ｔｉｎ２に印加する駆動制御信号によってトランジスタＱ１，Ｑ４をＯＮ状態とするとともにトランジスタＱ２，Ｑ３をＯＦＦ状態とすると、ＨＸ信号線９から磁気ヘッド２に向けて記憶信号が通電され、一方、入力端子Ｔｉｎ１及び入力端子Ｔｉｎ２に印加する駆動制御信号によってトランジスタＱ１，Ｑ４をＯＦＦ状態とするとともにトランジスタＱ２，Ｑ３をＯＮ状態とすると、ＨＹ信号線１０から磁気ヘッド２に向けて記憶信号が通電される。
【００３０】
上側制限回路６は、６個のトランジスタＱ６〜Ｑ８，Ｑ１４，Ｐ１，Ｐ５と電流源Ｉ１２とから構成しており、ＨＸ信号線９の制限電位ＶＨは、トランジスタのベース・エミッタ間電圧をＶＢＥとすると（なお、たとえばトランジスタＱ６のベース・エミッタ間電圧をＶＢＥ（Ｑ６）と示す。）、
ＶＨ＝ＶＣＣ−ＶＢＥ（Ｑ７）−ＶＢＥ（Ｑ８）＋ＶＢＥ（Ｐ１）＋ＶＢＥ（Ｑ６）
となり、各トランジスタのベース・エミッタ間電圧が略等しいことから、
ＶＨ＝ＶＣＣ
となる。すなわち、ＨＸ信号線９の制限電位ＶＨは、電源電圧ＶＣＣと略等しくなる。なお、ＨＹ信号線１０の制限電位も同様となる。
【００３１】
一方、下側制限回路７は、１０個のトランジスタＱ５，Ｑ９〜Ｑ１２，Ｑ１５〜Ｑ１７，Ｐ２，Ｐ３と２個の電流源Ｉ５，Ｉ６と３個の抵抗Ｒ１，Ｒ２，Ｒ５とで構成するとともに、２０個のトランジスタＱ１３，Ｑ１８〜Ｑ２７，Ｐ４，Ｐ６〜Ｐ１３と６個の電流源Ｉ４，Ｉ７〜Ｉ１１と１４個の抵抗Ｒ３，Ｒ４，Ｒ６〜Ｒ１７と１個のコンデンサＣ１とで構成する帰還回路８を設けている。
【００３２】
ここで、電流源Ｉ４を流れる電流値は、半導体基板３の内部のバンドギャップ電圧Ｖｇを半導体基板３の内部抵抗で割った値に設定している。そのため、抵抗Ｒ３で生じる降下電圧Ｉ４・Ｒ３は、半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電圧（半導体基板３の内部のバンドギャップ電圧Ｖｇの定数倍の電圧）になる。
【００３３】
そして、ＨＸ信号線９の制限電位ＶＬは、以下のようになる。
【００３４】
図２中のＤ点の電位ＶＤは、
ＶＤ＝ＶＣＣ−Ｉ４・Ｒ３
となる。
【００３５】
そして、帰還回路８では、Ｄ点の電位ＶＤとＧ点の電位ＶＧとが等しくなるように帰還がかかるため、
ＶＤ＝ＶＧ
となる。
【００３６】
ここで、Ｇ点の電位ＶＧは、
ＶＧ＝ＶＣＣ−Ｉ３・Ｒ４＋ＶＢＥ（Ｐ４）−ＶＢＥ（Ｑ１３）
となることから、
ＶＣＣ−Ｉ４・Ｒ３＝ＶＣＣ−Ｉ３・Ｒ４＋ＶＢＥ（Ｐ４）−ＶＢＥ（Ｑ１３）
となり、
Ｉ４・Ｒ３＝Ｉ３・Ｒ４−ＶＢＥ（Ｐ４）＋ＶＢＥ（Ｑ１３）
となる。
【００３７】
したがって、Ｉ３・Ｒ４−ＶＢＥ（Ｐ４）＋ＶＢＥ（Ｑ１３）も、Ｉ４・Ｒ３と同様に半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電圧（半導体基板３の内部のバンドギャップ電圧Ｖｇの定数倍の電圧）になる。
【００３８】
そして、制限電位ＶＬであるＪ点の電位ＶＪは、
ＶＪ＝ＶＣＣ−Ｉ２・Ｒ２＋ＶＢＥ（Ｐ３）＋ＶＢＥ（Ｑ１２）−ＶＢＥ（Ｑ１１）−ＶＢＥ（Ｑ５）
と表せ、ｎｐｎ型のトランジスタＱ１１，Ｑ１２のＶＢＥは略同一であることから、
ＶＪ＝ＶＣＣ−Ｉ２・Ｒ２＋ＶＢＥ（Ｐ３）−ＶＢＥ（Ｑ５）
となり、
ＶＬ＝ＶＣＣ−Ｉ２・Ｒ２＋ＶＢＥ（Ｐ３）−ＶＢＥ（Ｑ５）
となる。
【００３９】
ここで、電流Ｉ３と電流Ｉ２とは、トランジスタＱ２２〜Ｑ２５，Ｑ２７によって構成されるカレントミラー回路によって生じる電流であることから、両電流Ｉ２，Ｉ３はともに同じ素性の電流であると考えられる。したがって、Ｉ３・Ｒ４−ＶＢＥ（Ｐ４）＋ＶＢＥ（Ｑ１３）が半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電圧になることから、Ｉ２・Ｒ２−ＶＢＥ（Ｐ３）＋ＶＢＥ（Ｑ５）も同様に半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電圧となる。
【００４０】
また、Ｊ点の電位ＶＪは、
ＶＪ＝Ｉ１・Ｒ１＋ＶＢＥ（Ｐ２）＋ＶＢＥ（Ｑ９）−ＶＢＥ（Ｑ１０）−ＶＢＥ（Ｑ５）
とも表せ、ｎｐｎ型のトランジスタＱ９，Ｑ１０のＶＢＥは略同一であることから、
ＶＪ＝Ｉ１・Ｒ１＋ＶＢＥ（Ｐ２）−ＶＢＥ（Ｑ５）
となり、
ＶＬ＝Ｉ１・Ｒ１＋ＶＢＥ（Ｐ２）−ＶＢＥ（Ｑ５）
となる。
【００４１】
ここでも、電流Ｉ１は、トランジスタＱ２２〜Ｑ２４、Ｑ２６，Ｐ１０〜Ｐ１３によって構成されるカレントミラー回路によって生じる電流であることから、Ｉ１・Ｒ１＋ＶＢＥ（Ｐ２）−ＶＢＥ（Ｑ５）も同様に半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電圧となる。
【００４２】
なお、ＨＹ信号線１０の制限電位も同様となる。また、制限電位ＶＬは、差動対をなすトランジスタＱ１０，Ｑ１１によって、電位の高い方が選択される。これは、電源電圧ＶＣＣが低い場合に、制限電位ＶＬによってトランジスタＱ３，Ｑ４が飽和しないようにする一方、電源電圧ＶＣＣが高い場合に、制限電位ＶＬが電源電圧ＶＣＣに近づいても、トランジスタＱ５，Ｑ１５のベース・エミッタ間の逆耐圧の仕様を満足させるようにするためである。
【００４３】
したがって、磁気記憶デバイス１から出力される記録信号のダイナミックレンジＤは、
Ｄ＝ＶＨ−ＶＬ
となることから、
Ｄ＝ＶＣＣ−（ＶＣＣ−Ｉ２・Ｒ２＋ＶＢＥ（Ｐ３）−ＶＢＥ（Ｑ５））
または、
Ｄ＝ＶＣＣ−（Ｉ１・Ｒ１＋ＶＢＥ（Ｐ２）−ＶＢＥ（Ｑ５））
となり、
Ｄ＝Ｉ２・Ｒ２−ＶＢＥ（Ｐ３）＋ＶＢＥ（Ｑ５）
または、
Ｄ＝ＶＣＣ−（Ｉ１・Ｒ１＋ＶＢＥ（Ｐ２）−ＶＢＥ（Ｑ５））
となる。
【００４４】
ここで、前述したように、Ｉ２・Ｒ２−ＶＢＥ（Ｐ３）＋ＶＢＥ（Ｑ５）及びＩ１・Ｒ１＋ＶＢＥ（Ｐ２）−ＶＢＥ（Ｑ５）が半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電圧となることから、ダイナミックレンジＤも半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電圧となり、ダイナミックレンジＤは、半導体基板３の内部のバンドギャップ電圧Ｖｇのみに依存した値となる。
【００４５】
このように、図２に示す回路では、下側制限回路７の制限電位ＶＬを決定する抵抗Ｒ２とｎｐｎ型トランジスタＱ５とｐｎｐ型トランジスタＰ３との組合わせや抵抗Ｒ１とｎｐｎ型トランジスタＱ５とｐｎｐ型トランジスタＰ２との組合わせと同一の組合わせとなる抵抗Ｒ４とｎｐｎ型トランジスタＱ１３とｐｎｐ型トランジスタＰ４とで構成される参照回路１１を形成し、同参照回路１１と半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電圧を生じさせる回路とを差動接続して帰還回路８を構成しているため、同帰還回路８は、記憶信号の電圧を半導体基板３の内部のバンドギャップ電圧Ｖｇに比例する電圧によって制限することができる。
【００４６】
以上に説明したように、磁気記憶デバイス１は、制限回路５を形成した半導体基板３の内部のバンドギャップ電圧Ｖｇに比例する電圧によって記憶信号の電圧を制限するための帰還回路８を設けているため、絶対０度における物質固有の値を有するとともに温度係数の小さい半導体基板３の内部のバンドギャップ電圧Ｖｇを基準として記憶信号の電圧を制限することができ、磁気記憶デバイス１ごとに個体差が生じない制限電圧で記憶信号の電圧を制限することができ、これにより、記憶信号の制限電圧の変動を防止することができて、磁気記憶デバイス１の内部に形成した素子に耐圧を超えた高電圧が印加されることに起因する磁気記憶デバイス１の破壊を未然に防止することができる。
【００４７】
しかも、磁気記憶デバイス１は、半導体基板３の内部のバンドギャップ電圧Ｖｇに比例する電圧を発生する回路１２と、前記制限回路５のうちの制限電位を決定する素子の組合わせと同一の組合せからなる参照回路１１を差動接続して帰還回路８を構成しているため、制限電位を確実に半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電位とすることができる。
【００４８】
上記した磁気記憶デバイス１を模式的に示すと、図３に示すブロック図となる。また、参照回路１１を設けずに制限電位を半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電位とする帰還回路８を設けた場合のブロック図及びその回路図を図４及び図５、図６及び図７に示す。
【００４９】
図５、図７に示す回路図では、図２に示した磁気記憶デバイス１の回路と同様の機能を有するものには同一の符号を付している。
【００５０】
これらのように参照回路１１を設けずに制限電位を半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電位とする回路では、下側制限回路５に制限電位を生じさせる電流（Ｉ１又はＩ２）に直接的に帰還をかけて、制限電位が半導体基板３の内部のバンドギャップ電圧Ｖｇに比例した電位となるようにしている。
【００５１】
これらの図４〜図７に示した回路では、参照回路１１を設けていないために回路規模を小さくすることができ、磁気記憶デバイス１の大型化やコスト増を防止することができる。一方、前述した図２に示した参照回路１１を設けた回路では、複数の磁気ヘッド２を用いて磁気記憶装置を複数チャンネル化した場合に、１個の制限回路５にだけ参照回路１１を設ければよく、回路全体の回路規模の増大を可及的に少なくすることができ、磁気記憶デバイス１の大型化やコスト増を防止することができる。
【００５２】
【発明の効果】
本発明は、以上に説明したような形態で実施され、以下に記載されるような効果を奏する。
【００５３】
すなわち、本発明では、半導体基板上に、磁気ヘッドに記憶信号を通電するための磁気ヘッド駆動回路と、同磁気ヘッド駆動回路から磁気ヘッドに通電する記憶信号の電圧を制限するための制限回路とを形成してなる磁気記憶デバイスにおいて、制限回路に、半導体基板内部のバンドギャップ電圧に比例する電圧によって記憶信号の電圧を制限するための帰還回路を設けているため、絶対０度における物質固有の値を有するとともに温度係数の小さい半導体基板内部のバンドギャップ電圧を基準として記憶信号の電圧を制限することができ、磁気記憶デバイスごとに個体差が生じない制限電圧で記憶信号の電圧を制限することができ、これにより、記憶信号の制限電圧の変動を防止することができて、磁気記憶デバイスの内部に形成した素子に耐圧を超えた高電圧が印加されることに起因する磁気記憶デバイスの破壊を未然に防止することができる。
【図面の簡単な説明】
【図１】
本発明に係る磁気記憶デバイスを示す模式図。
【図２】
同回路図。
【図３】同ブロック図。
【図４】他実施例としての磁気記憶デバイスを示すブロック図。
【図５】同回路図。
【図６】他実施例としての磁気記憶デバイスを示すブロック図。
【図７】同回路図。
【図８】従来の磁気記憶デバイスを示す回路図。
【符号の説明】
１　磁気記憶デバイス
２　磁気ヘッド
３　半導体基板
４　磁気ヘッド駆動回路
５　制限回路
６　上側制限回路
７　下側制限回路
８　帰還回路
９　ＨＸ信号線
１０　ＨＹ信号線
１１　参照回路
【図１】
2004030774.tif 000003
【図２】
2004030774.tif 000004
【図３】
2004030774.tif 000005
【図４】
2004030774.tif 000006
【図５】
2004030774.tif 000007
【図６】
2004030774.tif 000008
【図７】
2004030774.tif 000009
【図８】
2004030774.tif 000010