(57)【要約】【課題】  電流のリークが生じず、かつ正常に動作するサージ保護回路を備えた半導体装置を提供する。【解決手段】  本発明の半導体装置５１は、信号入力端子２１に電気的に接続され、かつダイオード２２とトランジスタ２３とを有するサージ保護回路を備えた半導体装置５１であって、主表面を有する半導体基板４１と、その主表面に形成されたフィールド酸化膜７と、その主表面上に形成され、かつ信号入力端子２１に電気的に接続された導電層１２ａ、１２ｂとを備えている。ダイオード２２のカソード領域は、ｎ+拡散層８ｃと、ｎ-エピタキシャル層４と、ｎ型拡散層５と、ｎ+拡散層８ｂとで構成されている。ｎ+拡散層８ｃは、配線１２ｂと電気的に接続して半導体基板４１の主表面に形成されている。ｎ+拡散層８ｂは、ｐ拡散層６ｂとツェナー降伏が生じるｐｎ接合を構成し、ツェナー降伏が生じるｐｎ接合は、フィールド酸化膜７から離れている。【選択図】        図３
2004282031.tif 000002
【特許請求の範囲】
【請求項１】
信号入力端子に電気的に接続され、かつダイオードとトランジスタとを有するサージ保護回路を備えた半導体装置であって、
主表面を有する半導体基板と、
前記半導体基板の主表面に形成されたフィールド酸化膜と、
前記半導体基板の主表面上に形成され、かつ前記信号入力端子に電気的に接続された第１の導電層とを備え、
前記ダイオードのカソードは、第１のカソード領域と第２のカソード領域とを有し、前記第１のカソード領域は、前記第１の導電層と電気的に接続して前記半導体基板の主表面に形成されていて、前記第２のカソード領域は、前記ダイオードのアノード領域とツェナー降伏が生じるｐｎ接合を構成し、
前記ツェナー降伏が生じるｐｎ接合は、前記フィールド酸化膜から離れていることを特徴とする、半導体装置。
【請求項２】
前記カソードと前記トランジスタのコレクタとが前記信号入力端子に電気的に接続されており、前記アノードと前記トランジスタのベースとは互いに同じ導電型に形成されていて、かつ互いに電気的に接続されていることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記アノード領域の側面または上面を覆うように、前記第２のカソード領域が形成されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記第２のカソード領域の側面または上面を覆うように、前記アノード領域が形成されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項５】
ツェナー降伏が生じるｐｎ接合を構成する前記アノード領域と前記第２のカソード領域とは、ともに前記半導体基板内に形成されたエピタキシャル層の内部に形成されていることを特徴とする、請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記トランジスタのコレクタは、前記半導体基板内に形成されたエピタキシャル層と、前記エピタキシャル層内に形成された第１の埋め込み層とを有し、
前記トランジスタのベースは、前記エピタキシャル層内に形成された第２の埋め込み層を有し、
前記第１の埋め込み層は前記エピタキシャル層よりも不純物濃度が高く、かつ第２の埋め込み層と隣接していることを特徴とする、請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記第２の埋め込み層は、前記第１の埋め込み層と隣接する部分に相対的に不純物濃度の低い低濃度領域を有することを特徴とする、請求項６に記載の半導体装置。
【請求項８】
前記半導体基板の主表面上に形成された第２の導電層をさらに備え、
前記トランジスタのベースおよびエミッタは、ともに前記第２の導電層と電気的に接続されていることを特徴とする、請求項６または７に記載の半導体装置。
【請求項９】
前記トランジスタのコレクタは、前記半導体基板内に形成されたエピタキシャル層と、前記エピタキシャル層内に形成された拡散層とを有し、前記拡散層は前記エピタキシャル層よりも不純物濃度が高いことを特徴とする、請求項１〜８のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より特定的にはサージ保護回路を備えた半導体装置に関する。
【背景技術】
【０００２】
自動車、モーター、蛍光表示、オーディオ等やトランジスタ素子等よりなるＩＣ（Integrated Circuit）を瞬間的に大きく増加した電流あるいは電圧（サージ）から保護するためのサージ保護回路として、様々なものが提案されてきた。このうち、１つのダイオードと１つのｎｐｎトランジスタから構成されるサージ保護回路は、簡易な構成で得られるサージ保護回路として知られている。１つのダイオードと１つのｎｐｎトランジスタから構成される従来のサージ保護回路は、以下のような構成になっている。
【０００３】
１つのダイオードと１つのｎｐｎトランジスタから構成される従来のサージ保護回路において、ダイオードのカソードは、フィールド酸化膜によって電気的に分離された半導体基板の主表面に形成された高濃度の第１のｎ+拡散層を有している。この第１のｎ+拡散層は、半導体基板上に形成された導電層と接触することで信号入力端子と電気的に接続されている。ダイオードのアノードは、ｐ型拡散層と、ｐ型拡散層内に形成されたｐ+拡散層とを有している。このｐ+拡散層はカソードとなるｎ+拡散層と直接接している。
【０００４】
また、ｎｐｎトランジスタのコレクタは、上記第１のｎ+拡散層と、埋込みｎ+拡散層と、半導体基板内に形成されたｎ-エピタキシャル層とを有している。ｎｐｎトランジスタのベースは、ｎ-エピタキシャル層内に形成されたｐ型拡散層を有している。ｎｐｎトランジスタのエミッタは、ｐ型拡散層内に形成された第２のｎ+拡散層を有している。
【０００５】
上記第１のｎ+拡散層は、ダイオードのカソード領域に含まれ、かつｎｐｎトランジスタのコレクタ領域に含まれている。また、ｐ型拡散層はダイオードのアノード領域に含まれ、かつｎｐｎトランジスタのベース領域に含まれている。
【０００６】
続いて、上記従来のサージ保護回路の動作について説明する。信号入力端子にサージ電圧が印加されると、上記第１のｎ+拡散層にサージ電圧が印加され、ダイオードの逆方向電圧が上昇する。この逆方向電圧が一定値を超えるとダイオードがツェナー降伏し、ダイオードのカソードからアノードへ電流が流れる。このアノード領域に含まれているｐ型拡散層はｎｐｎトランジスタのベース領域でもあるため、この電流がｎｐｎトランジスタのベース電流となる。これにより、ｎｐｎトランジスタが導通するため、信号入力端子に印加されたサージの電荷がｎｐｎトランジスタのエミッタ側から放電される。
【０００７】
また、上記以外のサージ保護回路は、たとえば特開平５−２０６３８５号公報および特開昭５６−１９６５７号公報に開示されている（特許文献１、２参照）。
【特許文献１】特開平５−２０６３８５号公報
【特許文献２】特開昭５６−１９６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記構成を有する従来のサージ保護回路においては、ダイオードのカソード領域となる第１のｎ+拡散層と上記導電層とのコンタクト抵抗を下げるために、第１のｎ+拡散層は高濃度に形成されている。また、この第１のｎ+拡散層と接する部分におけるアノード領域の濃度が低いと、ダイオードが降伏した場合に、第１のｎ+拡散層とアノード（ｐ型拡散層）とのｐｎ接合の空乏層中に存在する電子が、第１のｎ+拡散層に隣接するフィールド酸化膜にトラップされる。この場合、ｐｎ接合の空乏層が広がり、ダイオードの降伏電圧が上昇する問題が生じる。したがって、アノードとなるｐ型拡散層内の第１のｎ+拡散層と接する部分には、高濃度のｐ+拡散層を形成することにより、第１のｎ+拡散層からの電子をスムーズにアノード（ｐ型拡散層）へ流す必要がある。つまり、ツェナー降伏が生じるｐｎ接合を構成するアノード領域とカソード領域とがともに高濃度で形成される必要がある。
【０００９】
しかしながら、ツェナー降伏が生じるｐｎ接合を構成するアノード領域とカソード領域とがともに高濃度で形成されると、アノード領域とカソード領域とのｐｎ接合の空乏層幅が極端に狭くなる。その結果、降伏電圧よりも低い電圧でサージ保護回路に電流が流れる現象（電流のリーク）が起こり、サージ保護回路が正常に動作しないという問題があった。
【００１０】
したがって、本発明の目的は、電流のリークが生じず、かつ正常に動作するサージ保護回路を備えた半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、信号入力端子に電気的に接続され、かつダイオードとトランジスタとを有するサージ保護回路を備えた半導体装置であって、主表面を有する半導体基板と、半導体基板の主表面に形成されたフィールド酸化膜と、半導体基板の主表面上に形成され、かつ信号入力端子に電気的に接続された第１の導電層とを備えている。ダイオードのカソードは、第１のカソード領域と第２のカソード領域とを有し、第１のカソード領域は、第１の導電層と電気的に接続して半導体基板の主表面に形成されていて、第２のカソード領域は、ダイオードのアノード領域とツェナー降伏が生じるｐｎ接合を構成し、ツェナー降伏が生じるｐｎ接合は、フィールド酸化膜から離れている。
【発明の効果】
【００１２】
以上により、本発明の半導体装置は、第１の導電層と電気的に接続されている第１のカソード領域と、ツェナー降伏が生じるｐｎ接合を構成している第２のカソード領域とが別々に形成されている。したがって、第１のカソード領域の不純物濃度を高くすることにより第１の導電層との接触抵抗を下げることができる。また、アノード領域と第２のカソード領域との不純物濃度を低くすることにより、電流のリークを防止できる。さらに、ツェナー降伏が生じるアノード領域と第２のカソード領域とのｐｎ接合がフィールド酸化膜から離れているので、アノード領域とカソード領域とのｐｎ接合の空乏層中に存在する電子がフィールド酸化膜にトラップされ、これによりｐｎ接合の空乏層が広がり、ダイオードの降伏電圧が上昇するという問題を解決できる。したがって、電流のリークが生じず、かつ正常に動作するサージ保護回路を備えた半導体装置が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図に基づいて説明する。
【００１４】
（実施の形態１）
図１は本発明の実施の形態１におけるサージ保護回路を示す回路図である。
【００１５】
図１を参照して、サージ保護回路３１は、ダイオード２２とｎｐｎトランジスタ２３とを備えている。ダイオード２２のカソードおよびｎｐｎトランジスタ２３のコレクタは、信号入力端子２１および装置部分２５に電気的に接続されている。ダイオード２２のアノードとｎｐｎトランジスタ２３のベースとは互いに電気的に接続されている。ｎｐｎトランジスタ２３のエミッタは接地電位２４に電気的に接続されている。
【００１６】
続いて、本実施の形態におけるサージ保護回路を備えた半導体装置の構成について説明する。
【００１７】
図２は、本発明の実施の形態１におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図３は図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【００１８】
図２および図３を参照して、半導体装置５１において、たとえばシリコン単結晶よりなる半導体基板４１の下部にｐ-領域１が形成されている。ｐ-領域１の上には注入拡散によりｎ+拡散層２が形成されている。このｎ+拡散層２の上にｎ-エピタキシャル層４が形成されている。このｎ-エピタキシャル層４の周囲を取り囲むように、ｐ-領域１上にｐ+拡散層３ａとｐ型拡散層６ａとが形成されていて、ｐ型拡散層６ａ内にはｐ+拡散層９が形成されている。ｎ+拡散層２およびｎ-エピタキシャル層４内には注入拡散によりｐ+拡散層３ｂが形成されている。また、半導体基板４１の表面には、半導体基板の各領域を電気的に分離するためのフィールド酸化膜７が形成されている。フィールド酸化膜７とは、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されるシリコン酸化膜のことである。ｐ+拡散層９とｎ+拡散層８ａとｎ+拡散層８ｂとｎ+拡散層８ｃとは、フィールド酸化膜７によって各々電気的に分離されている。
【００１９】
このｎ+拡散層２およびｎ-エピタキシャル層４内には、サージ保護回路を構成するダイオード２２とｎｐｎトランジスタ２３とが形成されている。ダイオード２２は、アノード領域とカソード領域とを有している。ｎｐｎトランジスタ２３は、エミッタ領域とベース領域とコレクタ領域とを有している。
【００２０】
ダイオード２２において、アノード領域は、ｎ型拡散層５内に形成されたｐ型拡散層６ｂにより構成されている。ｎ型拡散層５はｎ-エピタキシャル層４内に形成されている。カソード領域は、ｎ-エピタキシャル層４内に形成されたｎ+拡散層８ｃ（第１のカソード領域）と、ｎ-エピタキシャル層４と、ｎ型拡散層５と、ｎ型拡散層５およびｐ型拡散層６ｂ内に形成されたｎ+拡散層８ｂ（第２のカソード領域）とにより構成されている。
【００２１】
ｎｐｎトランジスタ２３において、コレクタ領域は、ｎ-エピタキシャル層４内に形成されたｎ+拡散層８ｃと、ｎ-エピタキシャル層４と、ｎ+拡散層２とにより構成されている。ベース領域は、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｃにより構成されている。エミッタ領域は、ｐ型拡散層６ｃ内に形成されたｎ+拡散層８ａにより構成されている。
【００２２】
本実施の形態においては、ツェナー降伏が生じるｐｎ接合は、ｐ型拡散層６ｂとｎ+拡散層８ｂとにより構成されている。ここで、ｎ+拡散層８ｂはｐ型拡散層６ｂの上面を覆うように形成されている。半導体基板４１を上面から見た場合（図２）におけるｎ+拡散層８ｂの外周部分は、ｎ型拡散層５と電気的に接続されている。また、ｐ型拡散層６ｂの側面を覆うようにｎ型拡散層５が形成されている。これによりｎ+拡散層８ｂおよびｎ型拡散層５で構成されるカソード領域は四角柱の形状で形成されていて、この四角柱の内部にアノード領域であるｐ型拡散層６ｂが形成されている。したがって、ツェナー降伏が生じるｐｎ接合（ｐ型拡散層６ｂとｎ+拡散層８ｂとにより構成されるｐｎ接合）はこの四角柱の内部に構成されることとなり、フィールド酸化膜７から離れている。
【００２３】
ｎ型拡散層５は、たとえば約１０12個／ｃｍ2の注入量でＰ（リン）をｎ-エピタキシャル層４に注入することにより形成されている。ｐ型拡散層６ａ〜６ｃは、たとえば約１０13個／ｃｍ2の注入量でＢ（ボロン）をｎ-エピタキシャル層４に注入することにより形成されている。ｎ+拡散層８ａ〜８ｃは、ｎ-エピタキシャル層４と、ｎ型拡散層５およびｐ型拡散層６ｂと、ｐ型拡散層６ｃとの表面において、たとえば約１０15個／ｃｍ2の注入量でＡｓ（ヒ素）を注入することにより形成されている。ｐ+拡散層９は、ｐ型拡散層６ａの表面において、たとえば約１０15個／ｃｍ2の注入量でＢまたはＢＦ２を注入することにより形成されている。
【００２４】
半導体基板４１表面を覆うように半導体基板４１の主表面上に層間絶縁膜１０が形成されている。層間絶縁膜１０にはコンタクトホール１１ａ〜１１ｃの各々が形成されている。このコンタクトホール１１ａ〜１１ｃの各々を介して上記の各領域に電気的に接続するように、層間絶縁膜１０上に、たとえば不純物が導入された多結晶シリコン（以下、ドープトポリシリコンと称する）よりなる配線１２ａ、１２ｂが形成されている。これにより、ｐ+拡散層９とｎ+拡散層８ａとが電気的に接続されている。なお、配線１２ｂ（第１の導電層）は信号入力端子２１（図１）および装置部分２５（図１）に電気的に接続されている。
【００２５】
続いて、本実施の形態におけるサージ保護回路の動作について説明する。
【００２６】
図１〜図３を参照して、サージ電圧が信号入力端子２１に印加されると、ｎ+拡散層８ｂにサージ電圧が印加され、ダイオード２２のアノードとカソードとの間の逆方向電圧が上昇する。これにより、ダイオード２２がツェナー降伏し、ｎ+拡散層８ｂからｐ型拡散層６ｂに電流が流れる。このｐ型拡散層６ｂからｎｐｎトランジスタ２３のベース領域であるｐ型拡散層６ａに電流が流れ、ｎｐｎトランジスタ２３がＯＮする。ｎｐｎトランジスタ２３がＯＮすると、ｎ-エピタキシャル層４からｎ+拡散層８ａに電流が流れることにより、信号入力端子２１に印加されたサージ電圧は接地電位２４である配線１２ａに開放される。これにより、装置部分２５にサージ電圧が印可されることが防止される。
【００２７】
本実施の形態においては、ダイオード２２のカソード領域はｎ+拡散層８ｃとｎ-エピタキシャル層４とｎ型拡散層５とｎ+拡散層８ｂとにより構成されている。このうち、配線１２ｂに電気的に接続されているｎ+拡散層８ｃと、ツェナー降伏が生じるｐｎ接合を構成しているｎ+拡散層８ｂとが別々の領域で構成されている。したがって、ｎ+拡散層８ｃの不純物濃度を高くすることにより配線１２ｂとのコンタクト抵抗を下げることができる。また、ｐ型拡散層６ｂとｎ+拡散層８ｂとの不純物濃度を低くすることにより、電流のリークを防止できる。さらに、ツェナー降伏が生じるｐ型拡散層６ｂとｎ+拡散層８ｂとのｐｎ接合がフィールド酸化膜７から離れているので、アノード領域とカソード領域とのｐｎ接合の空乏層中に存在する電子がフィールド酸化膜７にトラップされ、これによりｐｎ接合の空乏層が広がり、ダイオード２２の降伏電圧が上昇するという問題を解決できる。したがって、電流のリークが生じず、かつ正常に動作するサージ保護回路を備えた半導体装置５１が得られる。
【００２８】
本願発明者らは、上記の効果を確認すべく以下の実験を行なった。
【００２９】
具体的には、従来のサージ保護回路を備えた半導体装置の電流・電圧特性と本実施の形態におけるサージ保護回路を備えた半導体装置の電流・電圧特性とを調べた。図４（ａ）は、従来のサージ保護回路を備えた半導体装置の電流・電圧特性を示した図である。図４（ｂ）は、本発明の実施の形態１におけるサージ保護回路を備えた半導体装置の電流・電圧特性を示した図である。なお、図４（ａ）、（ｂ）において、電流はｎｐｎトランジスタ２３（図１）を流れる電流を対数表示している。電圧は、接地電位２４（図１）の電位を０としたときの信号入力端子２１（図１）の電位を示している。また、Ｖ1はダイオード２２（図１）の降伏電圧を示している。
【００３０】
これらの結果から、従来のサージ保護回路においては、電圧がＶ1以下の場合にも電流が流れている。これはダイオード２２の電流のリークに起因するものである。一方、本発明においては、電圧がＶ1以下の場合では１０-12Ａオーダーのわずかな電流しか流れていない。そして電圧がＶ1以上になると急激に大きな電流が流れている。したがって、本発明の実施の形態１のサージ保護回路を備える半導体装置は、電流のリークが生じず、正常に動作していることがわかる。
【００３１】
また、本実施の形態においては、サージ保護回路３１は、ダイオード２２のカソードとｎｐｎトランジスタ２３のコレクタとが信号入力端子２１に電気的に接続されており、ダイオード２２のアノードとｎｐｎトランジスタ２３のベースとは互いに同じ導電型に形成されていて、かつ互いに電気的に接続されている。
【００３２】
これにより、ダイオード２２がｎｐｎトランジスタ２３より先に確実に降伏するように回路が構成されるため、ダイオード２２が降伏することでｎｐｎトランジスタ２３が確実にＯＮし、それにより信号入力端子２１に印加されたサージ電圧が確実に開放されるため、誤作動を防止でき正常に動作するサージ保護回路３１を実現することができる。
【００３３】
さらに、本実施の形態においては、アノード領域であるｐ型拡散層６ｂの上面を覆うように、ツェナー降伏が生じるｐｎ接合を構成するカソード領域であるｎ+拡散層８ｂが形成されている。
【００３４】
これにより、ツェナー降伏が生じるｐｎ接合がフィールド酸化膜７から離れている構成を容易に作製できる。したがって、ツェナー降伏が生じるｐｎ接合の空乏層中の電子がフィールド酸化膜７にトラップされ空乏層幅が広がることによりダイオード２２の降伏電圧が上がることを容易に防止できる。
【００３５】
なお、本実施の形態においては、アノード領域であるｐ型拡散層６ｂの上面を覆うように、ツェナー降伏が生じるｐｎ接合を構成するカソード領域であるｎ+拡散層８ｂが形成されている場合について示したが、本発明はこのような場合に限定されるものではなく、アノード領域であるｐ型拡散層６ｂの側面を覆うように、ツェナー降伏が生じるｐｎ接合を構成するカソード領域が形成されていてもよい。
【００３６】
（実施の形態２）
図５は、本発明の実施の形態２におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図６は図５のＶＩ−ＶＩ線に沿った断面図である。
【００３７】
図５および図６を参照して、本実施の形態においては、ｎ+拡散層８ｃを取り囲むようにｎ-エピタキシャル層４内にｎ+拡散層１３ａが形成されている。ｎ+拡散層１３ａは、ｎ+拡散層２に到達するようにｎ-エピタキシャル層４内にたとえばリンガラスを注入拡散することにより形成されている。これにより、ｎｐｎトランジスタ２３のコレクタ領域は、ｎ+拡散層８ｃとｎ+拡散層１３ａとｎ+拡散層２とｎ-エピタキシャル層４とにより構成されている。なお、ｎ+拡散層１３ａはｎ-エピタキシャル層４よりも不純物濃度が高い。
【００３８】
なお、これ以外の構成については図１〜図３に示す実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００３９】
本実施の形態のサージ保護回路を備えた半導体装置においては、ｎｐｎトランジスタ２３のコレクタ領域がさらにｎ+拡散層１３ａで構成されている。ｎ+拡散層はｎ-エピタキシャル層に比べて不純物濃度が大きいので、コレクタ領域の電気抵抗（コレクタ抵抗）が小さい。このため、トランジスタの動作速度を向上することができ、高周波数のサージに対してもサージ保護回路が動作可能となる。これについて以下に説明する。
【００４０】
トランジスタの動作速度はベース領域での少数キャリアの走行時間τＢが短いほど速くなる。ベース領域での少数キャリアの走行時間τＢは次式で表される。
【００４１】
【数１】
2004282031.tif 000003
【００４２】
ここで、ＱBはベース領域に注入された少数キャリアの電荷、Ｉcはコレクタ電流、τBはベース領域での少数キャリアの走行時間である。式１を参照して、コレクタ電流Ｉcが大きくなると少数キャリアの走行時間τBが短くなる。本実施の形態においては、ｎ+拡散層が形成されることによりコレクタ抵抗が小さくなるので、コレクタ電流Ｉcが大きくなる。その結果、ベース領域での少数キャリアの走行時間τBが短くなり、トランジスタの動作速度が向上することができ、高周波数のサージに対してもサージ保護回路が動作可能となる。
【００４３】
（実施の形態３）
図７は、本発明の実施の形態３におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００４４】
図７を参照して、本実施の形態においては、ｐ型拡散層６ａの図中右側のｎ-エピタキシャル層４内にもｎ+拡散層１３ｂが形成されている。ｎ+拡散層１３ｂはｎ+拡散層１３ａと同様の方法により形成される。これにより、ｎｐｎトランジスタ２３のコレクタ領域は、ｎ+拡散層８ｃとｎ+拡散層１３ａとｎ+拡散層２とｎ+拡散層１３ｂとｎ-エピタキシャル層４とにより構成されている。
【００４５】
なお、これ以外の構成については図６に示す実施の形態２の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００４６】
本実施の形態のサージ保護回路を備えた半導体装置においては、ｎｐｎトランジスタ２３のコレクタ領域がさらにｎ+拡散層１３ｂで構成されている。ｎ+拡散層はｎ-エピタキシャル層に比べて不純物濃度が大きいので、コレクタ抵抗が小さい。このため、トランジスタの動作速度を一層向上することができ、高周波数のサージに対してもサージ保護回路が動作可能となる。
【００４７】
（実施の形態４）
図８は、本発明の実施の形態４におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図９は図８のＩＸ−ＩＸ線に沿った断面図である。
【００４８】
図８および図９を参照して、本実施の形態においては、ダイオード２２が以下のように構成されている。
【００４９】
すなわち、ダイオード２２において、カソード領域は、ｎ-エピタキシャル層４内に形成されたｎ+拡散層８ｃ（第１のカソード領域）と、ｎ-エピタキシャル層４と、ｎ-エピタキシャル層４内に形成されたｎ型拡散層５（第２のカソード領域）とにより構成されている。アノード領域は、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｃと、ｎ型拡散層５およびｐ型拡散層６ｃ内に形成されたｐ+拡散層９ａとにより構成されている。なお、ｐ+拡散層３ｂとｐ型拡散層６ｂとｎ+拡散層８ｂとは形成されていない。
【００５０】
本実施の形態においては、ツェナー降伏が生じるｐｎ接合は、ｐ+拡散層９ａとｎ型拡散層５とにより構成されている。ここで、ｐ+拡散層９ａはｎ型拡散層５の上面を覆うように形成されている。半導体基板４１を上面から見た場合（図８）におけるｐ+拡散層９ａの外周部分は、ｐ型拡散層６ｃと電気的に接続されている。また、ｎ型拡散層５の側面を取り囲むようにｐ型拡散層６ｃが形成されている。これによりｐ+拡散層９ａおよびｐ型拡散層６ｃで構成されるアノード領域は四角柱の形状となり、この四角柱の内部にカソード領域であるｎ型拡散層５が形成されている。したがって、ツェナー降伏が生じるｐｎ接合（ｐ+拡散層９ａとｎ型拡散層５とにより構成されるｐｎ接合）はこの四角柱の内部に構成されることとなり、フィールド酸化膜７から離れている。
【００５１】
なお、これ以外の構成については図１〜図３に示す実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００５２】
本実施の形態のサージ保護回路を備えた半導体装置においては、カソード領域であるｎ型拡散層５の上面を覆うように、ツェナー降伏が生じるｐｎ接合を構成するアノード領域であるｐ+拡散層９ａが形成されている。
【００５３】
これにより、ツェナー降伏が生じるｐｎ接合がフィールド酸化膜７から離れている構成を容易に作製できる。したがって、ツェナー降伏が生じるｐｎ接合の空乏層中の電子がフィールド酸化膜７にトラップされ空乏層幅が広がることによりダイオード２２の降伏電圧が上がることを容易に防止できる。
【００５４】
なお、本実施の形態においては、カソード領域であるｎ型拡散層５の上面を覆うように、ツェナー降伏が生じるｐｎ接合を構成するアノード領域であるｐ+拡散層９ａが形成されている場合について示したが、本発明はこのような場合に限定されるものではなく、カソード領域であるｎ型拡散層５の側面を覆うように、ツェナー降伏が生じるｐｎ接合を構成するアノード領域が形成されていてもよい。
【００５５】
（実施の形態５）
図１０は、本発明の実施の形態５におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図１１は図１０のＸＩ−ＸＩ線に沿った断面図である。
【００５６】
図１０および図１１を参照して、本実施の形態においては、ダイオード２２が以下のように構成されている。
【００５７】
すなわち、ダイオード２２において、アノード領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層３ｂと、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｃとにより構成されている。カソード領域は、ｎ-エピタキシャル層４内に形成されたｎ+拡散層８ｃ（第１のカソード領域）と、ｎ-エピタキシャル層４とｎ+拡散層２（第２のカソード領域）とにより構成されている。ｐ型拡散層６ｃは、ｐ+拡散層３ｂと接触するように、ｎ-エピタキシャル層４内に広く形成されている。なお、ｎ型拡散層５とｐ型拡散層６ｂとは形成されていない。
【００５８】
本実施の形態においては、ツェナー降伏が生じるｐｎ接合は、ｐ+拡散層３ｂとｎ+拡散層２とにより構成されている。ｐ+拡散層３ｂとｎ+拡散層２とはともにｎ-エピタキシャル層４の内部（図１１中下側）に形成されていて、ツェナー降伏が生じるｐｎ接合は、フィールド酸化膜７から離れている。
【００５９】
なお、これ以外の構成については図１〜図３に示す実施の形態１の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００６０】
本実施の形態においては、ツェナー降伏が生じるｐｎ接合は、ともに不純物濃度の高い領域であるｐ+拡散層３ｂとｎ+拡散層２とにより構成されている。しかしながら、以下の理由によりｐｎ接合部分のｐ+拡散層３ｂの不純物濃度が局所的に低くなっている。
【００６１】
すなわち、ｐ+拡散層３ｂは、たとえば約１０14個／ｃｍ2の注入量でＢをｐ-領域１に注入し、たとえば１１５０℃の熱処理を行なうことにより形成されている。ｎ+拡散層２は、たとえば約１０15個／ｃｍ2の注入量でＳｂ（アンチモン）をｐ-領域１に注入し、たとえば１１８０℃の熱処理を行なうことにより形成されている。このとき、ＳｂはＢよりも拡散係数が小さいため、Ｓｂの拡散により、ｎ+拡散層２はｐ-領域１付近に形成される。一方、ＢはＳｂよりも拡散係数が大きいため、Ｂの拡散により、ｐ+拡散層３ｂはｎ+拡散層２よりも半導体基板４１表面に近い領域（図１１中上側）に形成される。このようにして形成されたｐ+拡散層３ｂにおいては、ｐ+拡散層３ｂ内部においても不純物濃度差が生じている。つまり、ｐ+拡散層３ｂ内部において、半導体基板４１表面に近い部分（図１１中上側）では局所的にＢの不純物濃度が高くなっている。一方、ｎ+拡散層２とのｐｎ接合部分では局所的にＢの不純物濃度が低くなっているので、ｐｎ接合の空乏層幅が広くなる。これにより、電流のリークが生じず、かつ正常に動作するサージ保護回路を備えた半導体装置が得られる。
【００６２】
また、本実施の形態においては、ツェナー降伏が生じるｐｎ接合を構成するｐ+拡散層３ｂとｎ+拡散層２とは、ともに半導体基板４１内に形成されたｎ-エピタキシャル層４の内部に形成されている。これにより、ツェナー降伏が生じるｐｎ接合が半導体基板４１の内部（図１１中下側）に形成されるので、サージ保護回路３１で発生した熱を効率良く半導体基板４１へ放出することができる。
【００６３】
（実施の形態６）
図１２は、本発明の実施の形態６におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図１３は図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。
【００６４】
図１２および図１３を参照して、本実施の形態においては、ｎｐｎトランジスタ２３が以下のように構成されている。
【００６５】
すなわち、ｎｐｎトランジスタ２３において、コレクタ領域は、ｎ-エピタキシャル層４内に形成されたｎ+拡散層８ｃと、ｎ-エピタキシャル層４と、ｎ+拡散層２（第１の埋め込み層）とにより構成されている。ベース領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層３ｂ（第２の埋め込み層）と、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｃとにより構成されている。エミッタ領域は、ｐ型拡散層６ｃ内に形成されたｎ+拡散層８ａにより構成されている。ｎ+拡散層２とｐ+拡散層３ｂとは隣接している。
【００６６】
なお、これ以外の構成については図８および図９に示す実施の形態４の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００６７】
本実施の形態のサージ保護回路を備えた半導体装置５１では、サージ電圧によりダイオード２２がツェナ−降伏すると、ｎｐｎトランジスタ２３では以下のように電流が流れる。すなわち、コレクタ領域でｎ+拡散層８ｃからｎ-エピタキシャル層４を通ってｎ+拡散層２に流れた電流が、ｐ+拡散層３ｂおよびｐ型拡散層６ｃを介してｎ+拡散層８ａへ流れる。つまり、ｎｐｎトランジスタ２３では、ｎ+拡散層２とｐ+拡散層３ｂとが隣接しており、ｎ+拡散層２とｐ+拡散層３ｂとでコレクタとベースとの接合部分が形成されている。このように、ｎ-エピタキシャル層４よりも不純物濃度の高いｎ+拡散層２をベースとの接合部分とすることができる。
【００６８】
本実施の形態のサージ保護回路を備えた半導体装置５１において、ｎｐｎトランジスタ２３のコレクタは、半導体基板内に形成されたｎ-エピタキシャル層４と、ｎ-エピタキシャル層４内に形成されたｎ+拡散層２とを有しており、ｎｐｎトランジスタ２３のベースは、ｎ-エピタキシャル層４内に形成されたｐ+拡散層３ｂを有している。ｎ+拡散層２はｎ-エピタキシャル層４よりも不純物濃度が高く、かつｐ+拡散層３ｂと隣接している。
【００６９】
これにより、ｎ-エピタキシャル層４よりも不純物濃度の高いｎ+拡散層２がベースとの接合部分となるので、コレクタ領域とベース領域との接合面に電流が集中しやすくなる。その結果、コレクタ領域からベース領域へ電流が流れやすくなり、一層大きな電流を開放することができる。
【００７０】
図１４は、本発明の実施の形態４におけるサージ保護回路を備えた半導体装置での電流の流れを模式的に示す断面図であり、図１５は、本発明の実施の形態６におけるサージ保護回路を備えた半導体装置での電流の流れを模式的に示す断面図である。
【００７１】
図１４を参照して、実施の形態４の半導体装置では、ｎ-エピタキシャル層４がベース領域との接合部分となっている。ｎ-エピタキシャル層４はｎ+拡散層２より高抵抗であるので、本実施の形態の半導体装置と比較してコレクタ領域内で電流が集中しやすく（電流密度が高くなりやすく）、コレクタ領域内に電流が流れにくい箇所が存在している。一方、図１５を参照して、本実施の形態の半導体装置は、ｎ-エピタキシャル層４よりも不純物濃度の高いｎ+拡散層２がベース領域との接合部分となるので、コレクタ領域内で電流が集中せずに（電流密度が高くならずに）、コレクタ領域において電流が流れやすくなる。
【００７２】
本願発明者らは、上記の効果を確認すべく、本発明の実施の形態４の半導体装置と、本実施の形態の半導体装置との各々において、電流によって形成されるエミッタ領域直下の深さ方向の電界強度についてシミュレーションを行なった。
【００７３】
図１６は、本発明の実施の形態４の半導体装置におけるエミッタ領域直下の深さ方向の濃度プロファイルと、エミッタ領域直下の深さ方向の電界強度とのシミュレーション結果を示す図である。図１７は、本発明の実施の形態６の半導体装置におけるエミッタ領域直下の濃度プロファイルと、エミッタ領域直下の深さ方向の電界強度とのシミュレーション結果を示す図である。なお、図１６および図１７では、半導体装置５１を流れる電流の電流密度がそれぞれ１０μＡ／μｍ、１０ｍＡ／μｍである場合の電界強度のシミュレーション結果が示されている。また、図１６および図１７において、Ａで示される領域はｎ+拡散層８ａが形成されている領域であり、Ｂで示される領域はｐ型拡散層６ｃが形成されている領域であり、Ｃで示される領域はｎ-エピタキシャル層４が形成されている領域であり、Ｄで示される領域はｎ+拡散層２が形成されている領域であり、Ｅで示される領域はｐ+拡散層３ｂが形成されている領域である。
【００７４】
図１６を参照して、電流密度が１０μＡ／μｍの場合には、ｎ+拡散層２内の約６．８μｍの深さで、電界強度の絶対値が極大となっている。電界強度の絶対値が大きい箇所は電流が集中して流れにくくなっている箇所であるので、この結果から、特に半導体装置に流れる電流が大きい場合に、ｎ+拡散層２内で電流が流れにくい箇所が存在していることがわかる。
【００７５】
一方、図１７を参照して、電流密度が１０μＡ／μｍ、１０ｍＡ／μｍのいずれの場合でも、ｐ+拡散層３ｂとｎ+拡散層２との接合面付近の約７．０μｍの深さで電界強度の絶対値が極大となっている。これにより、本実施の形態の半導体装置５１では、ｎ+拡散層２内で電流が流れやすくなっていることがわかる。
【００７６】
（実施の形態７）
図１８は、本発明の実施の形態７におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００７７】
図１８を参照して、本実施の形態においては、ｎ+拡散層８ｃを取り囲むようにｎ-エピタキシャル層４内にｎ+拡散層１３ａが形成されている。ｎ+拡散層１３ａは、ｎ+拡散層２に到達するようにｎ-エピタキシャル層４内にたとえばリンガラスをデポして拡散することにより形成されている。これにより、ｎｐｎトランジスタ２３のコレクタ領域は、ｎ+拡散層８ｃとｎ+拡散層１３ａとｎ+拡散層２とｎ-エピタキシャル層４とにより構成されている。なお、ｎ+拡散層１３ａはｎ-エピタキシャル層４よりも不純物濃度が高い。
【００７８】
なお、これ以外の構成については図１２および図１３に示す実施の形態６の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００７９】
本実施の形態のサージ保護回路を備えた半導体装置５１においては、ｎｐｎトランジスタ２３のコレクタ領域がさらにｎ+拡散層１３ａで構成されている。ｎ+拡散層はｎ-エピタキシャル層に比べて不純物濃度が大きいので、コレクタ領域の電気抵抗（コレクタ抵抗）が小さい。このため、トランジスタの動作速度を向上することができ、高周波数のサージに対してもサージ保護回路が動作可能となる。
【００８０】
（実施の形態８）
図１９は、本発明の実施の形態８におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００８１】
図１９を参照して、本実施の形態においては、ｎ+拡散層８ａの真下に位置するｐ+拡散層３ｂの一部に窪み部分１４ａが形成されている。窪み部分１４ａはｎ+拡散層２に隣接しており、窪み部分１４ａに入り込むようにｎ+拡散層２が形成されている。この窪み部分１４ａは、ｐ+拡散層３ｂを形成するためにｎ+拡散層２およびｎ-エピタキシャル層４内に不純物を注入する際に、窪み部分１４ａに不純物を注入しないようにしてｐ+拡散層３ｂを形成することにより形成される。窪み部分１４ａがこのようにして形成されるので、ｐ+拡散層３ｂは、ｐ型不純物の濃度が局所的に低くなっている低濃度領域１４ｂを窪み部分１４ａの周辺に有している。
【００８２】
なお、これ以外の構成については図１２および図１３に示す実施の形態６の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００８３】
本実施の形態のサージ保護回路を備えた半導体装置５１において、ｐ+拡散層３ｂは、ｎ-エピタキシャル層と隣接する部分に相対的に不純物濃度の低い低濃度領域１４ｂを有している。
【００８４】
これにより、形成する低濃度領域１４ｂの大きさによりコレクタと接触するベース領域の抵抗を調節することができる。ベース領域の抵抗を調節することで、半導体装置に流れる電流の大きさを調節することができる。
【００８５】
本願発明者らは、上記の効果を確認すべく、本実施の形態の半導体装置５１において、電流によって形成されるエミッタ領域直下の電界強度についてシミュレーションを行なった。
【００８６】
図２０は、本発明の実施の形態８の半導体装置におけるエミッタ領域直下の深さ方向の濃度プロファイルと、エミッタ領域直下の深さ方向の電界強度とのシミュレーション結果を示す図である。なお、半導体装置を流れる電流の電流密度がそれぞれ１０μＡ／μｍ、１０ｍＡ／μｍである場合の電界強度のシミュレーション結果が示されている。また、図２０において、Ａで示される領域はｎ+拡散層８ａが形成されている領域であり、Ｂで示される領域はｐ型拡散層６ｃが形成されている領域であり、Ｄで示される領域はｎ+拡散層２が形成されている領域であり、Ｅで示される領域はｐ+拡散層３ｂが形成されている領域である。
【００８７】
図２０を参照して、電流密度が１０μＡ／μｍの場合には、図１７に示す実施の形態６のシミュレーション結果と比較して電界強度の幅が大きくなっている。電界強度の幅が大きくなるほど電流が流れにくい領域は大きくなるので、この結果から、特に半導体装置を流れる電流が小さい場合に、低濃度領域１４ｂによって半導体装置に流れる電流の大きさを調節可能であることがわかる。
【００８８】
（実施の形態９）
図２１は、本発明の実施の形態９におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【００８９】
図２１を参照して、本実施の形態においては、ｎ+拡散層８ｃを取り囲むようにｎ-エピタキシャル層４内にｎ+拡散層１３ａが形成されている。ｎ+拡散層１３ａは、ｎ+拡散層２に到達するようにｎ-エピタキシャル層４内にたとえばリンガラスをデポして拡散することにより形成されている。これにより、ｎｐｎトランジスタ２３のコレクタ領域は、ｎ+拡散層８ｃとｎ+拡散層１３ａとｎ+拡散層２とｎ-エピタキシャル層４とにより構成されている。なお、ｎ+拡散層１３ａはｎ-エピタキシャル層４よりも不純物濃度が高い。
【００９０】
なお、これ以外の構成については図１９に示す実施の形態８の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００９１】
本実施の形態のサージ保護回路を備えた半導体装置５１においては、ｎｐｎトランジスタ２３のコレクタ領域がさらにｎ+拡散層１３ａで構成されている。ｎ+拡散層はｎ-エピタキシャル層に比べて不純物濃度が大きいので、コレクタ領域の電気抵抗（コレクタ抵抗）が小さい。このため、トランジスタの動作速度を向上することができ、高周波数のサージに対してもサージ保護回路が動作可能となる。
【００９２】
（実施の形態１０）
図２２は、本発明の実施の形態１０におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。図２３は図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図である。
【００９３】
図２２および図２３を参照して、本実施の形態においては、ｎｐｎトランジスタ２３のエミッタ領域を構成するｎ+拡散層８ａの形状が実施の形態６とは異なっている。具体的には、ｎ+拡散層８ａを３つに分断するように２本のｐ+拡散層９ｂがｐ型拡散層６ｃ内に形成されている。２つのｐ+拡散層９ｂの各々は、たとえば図２３中縦方向に伸びた長方形の平面形状を有している。ｎ+拡散層８ａおよびｐ+拡散層９ｂは、ともに配線１２ａ（第２の導電層）と電気的に接続されている。また、ｎｐｎトランジスタ２３のベース領域は、ｎ-エピタキシャル層４内に形成されたｐ+拡散層３ｂと、ｎ-エピタキシャル層４内に形成されたｐ型拡散層６ｃと、ｐ型拡散層６ｃ内に形成されたｐ+拡散層９ｂとにより構成されている。
【００９４】
なお、これ以外の構成については図１２および図１３に示す実施の形態６の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【００９５】
本実施の形態のサージ保護回路を備えた半導体装置５１において、ｎｐｎトランジスタ２３のベース領域であるｐ+拡散層９ｂと、エミッタ領域であるｎ+拡散層８ａとは、ともに配線１２ａと電気的に接続されている。
【００９６】
これにより、ベース領域であるｐ型拡散層６ｃを流れる電流がｐ+拡散層９ｂを通じて配線１２ａに流れ込むので、ｐ型拡散層６ｃの電子密度が低下し、ｎｐｎトランジスタ２３においてコレクタ領域からエミッタ領域へ電流が流れにくくなる。したがって、ｐ+拡散層９ｂの大きさを調節することで、半導体装置に流れる電流の大きさを調節することができる。
【００９７】
本願発明者らは、上記の効果を確認すべく、本実施の形態の半導体装置５１において、エミッタ領域直下の深さ方向の電子密度についてシミュレーションを行なった。
【００９８】
図２４は、本発明の実施の形態１０の半導体装置におけるエミッタ領域直下の濃度プロファイルと、エミッタ領域直下の電子密度の電界分布とのシミュレーション結果を示す図である。なお、図２４において、Ａで示される領域はｎ+拡散層８ａが形成されている領域であり、Ｂで示される領域はｐ型拡散層６ｃが形成されている領域であり、Ｄで示される領域はｎ+拡散層２が形成されている領域であり、Ｅで示される領域はｐ+拡散層３ｂが形成されている領域である。
【００９９】
図２４を参照して、ｐ+拡散層３ｂ内の約６．２μｍの深さから、ｐ+拡散層３ｂとｎ+拡散層２との接合面付近の約７．０μｍの深さまでの範囲で、電子密度が大きく低下している。これにより、ｐ型拡散層６ｃを流れる電流がｐ+拡散層９ｂを通じて配線１２ａに流れ込んでいることがわかる。
【０１００】
また、本願発明者らは、本実施の形態の半導体装置５１において、ｐ+拡散層９ｂ（スリット）の数を変化させて、半導体装置に加わる電圧と半導体装置を流れる電流との関係についてシミュレーションを行なった。
【０１０１】
図２５は、本発明の実施の形態１０の半導体装置に加わる電圧と半導体装置を流れる電流密度との関係についてのシミュレーション結果を示す図である。なお、図２５においては、設けられるスリットの数がそれぞれ１本〜４本である場合の電流と電圧の関係のシミュレーション結果が示されている。
【０１０２】
図２５を参照して、電流密度が１×１０-4Ａ／μｍ以上の場合において、スリットの数が多くなる（ｐ+拡散層９ｂの大きさが大きくなる）に従って半導体装置を流れる電流が大きくなっている。この結果から、特に半導体装置を流れる電流が大きい場合に、ｐ型拡散層６ｃ内に形成するｐ+拡散層９ｂ（スリット）の数によって半導体装置に流れる電流の大きさを調節可能であることがわかる。
【０１０３】
さらに、本願発明者らは、本発明の実施の形態４、６、８、および１０の半導体装置の各々において、半導体装置に加わる電圧と半導体装置を流れる電流との関係についてシミュレーションを行なった。
【０１０４】
図２６は、半導体装置に加わる電圧と半導体装置を流れる電流密度との関係についてのシミュレーション結果を示す図である。
【０１０５】
図２６を参照して、実施の形態６の半導体装置では、電流密度が１×１０-4Ａ／μｍである場合に電圧は約１１．０Ｖとなっている。これに対し、実施の形態４の半導体装置では、電流密度が１×１０-4Ａ／μｍである場合に電圧は約２６．０Ｖとなっている。この結果から、実施の形態６の半導体装置は、特に半導体装置に流れる電流が大きい場合に、実施の形態４の半導体装置よりも電流が流れやすくなっていることがわかる。また、実施の形態８の半導体装置では、電流密度が１×１０-10Ａ／μｍである場合に電圧は約２６．０Ｖとなっている。これに対し、実施の形態６の半導体装置では、電流密度が１×１０-10Ａ／μｍである場合に電圧は約１６．０Ｖとなっている。この結果から、実施の形態８の半導体装置は、特に半導体装置に流れる電流が小さい場合に、実施の形態８の半導体装置よりも電流が流れやすくなっており、流れる電流の大きさが調節可能であることがわかる。さらに、実施の形態１０の半導体装置では、電流密度が１×１０-7Ａ／μｍである場合に電圧は約３２．０Ｖとなっている。これに対し、実施の形態６の半導体装置では、電流密度が１×１０-7Ａ／μｍである場合に電圧は約１１．０Ｖとなっている。この結果から、実施の形態８の半導体装置は、特に半導体装置に流れる電流が大きい場合に、実施の形態６の半導体装置よりも電流が流れにくくなっており、流れる電流の大きさが調節可能であることがわかる。
【０１０６】
（実施の形態１１）
図２７は、本発明の実施の形態１１におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【０１０７】
図２７を参照して、本実施の形態においては、ｎ+拡散層８ｃを取り囲むようにｎ-エピタキシャル層４内にｎ+拡散層１３ａが形成されている。ｎ+拡散層１３ａは、ｎ+拡散層２に到達するようにｎ-エピタキシャル層４内にたとえばリンガラスをデポして拡散することにより形成されている。これにより、ｎｐｎトランジスタ２３のコレクタ領域は、ｎ+拡散層８ｃとｎ+拡散層１３ａとｎ+拡散層２とｎ-エピタキシャル層４とにより構成されている。なお、ｎ+拡散層１３ａはｎ-エピタキシャル層４よりも不純物濃度が高い。
【０１０８】
なお、これ以外の構成については図２２および図２３に示す実施の形態１０の構成とほぼ同じであるため、同一の構成要素については同一の符号を付し、その説明を省略する。
【０１０９】
本実施の形態のサージ保護回路を備えた半導体装置５１においては、ｎｐｎトランジスタ２３のコレクタ領域がさらにｎ+拡散層１３ａで構成されている。ｎ+拡散層はｎ-エピタキシャル層に比べて不純物濃度が大きいので、コレクタ領域の電気抵抗（コレクタ抵抗）が小さい。このため、トランジスタの動作速度を向上することができ、高周波数のサージに対してもサージ保護回路が動作可能となる。
【０１１０】
実施の形態１〜１１においては、図１の回路を有する半導体装置の場合について説明したが、本発明はこのような場合に限られるものではなく、信号入力端子に電気的に接続され、かつダイオードとトランジスタとを有するサージ保護回路を備えた半導体装置であればよい。また、不純物拡散領域の形成方法については、本実施の形態における条件に限られるものではなく、他の条件であってもよい。
【０１１１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施の形態１におけるサージ保護回路を示す回路図である。
【図２】本発明の実施の形態１におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿った断面図である。
【図４】（ａ）従来のサージ保護回路を備えた半導体装置の電流・電圧特性を示した図である。（ｂ）本発明の実施の形態１におけるサージ保護回路を備えた半導体装置の電流・電圧特性を示した図である。
【図５】本発明の実施の形態２におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図６】図５のＶＩ−ＶＩ線に沿った断面図である。
【図７】本発明の実施の形態３におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図８】本発明の実施の形態４におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図９】図８のＩＸ−ＩＸ線に沿った断面図である。
【図１０】本発明の実施の形態５におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図１１】図１０のＸＩ−ＸＩ線に沿った断面図である。
【図１２】本発明の実施の形態６におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図１３】図１２のＸＩＩＩ−ＸＩＩＩ線に沿った断面図である。
【図１４】本発明の実施の形態４におけるサージ保護回路を備えた半導体装置での電流の流れを模式的に示す断面図である。
【図１５】本発明の実施の形態６におけるサージ保護回路を備えた半導体装置での電流の流れを模式的に示す断面図である。
【図１６】本発明の実施の形態４の半導体装置におけるエミッタ領域直下の深さ方向の濃度プロファイルと、エミッタ領域直下の深さ方向の電界強度とのシミュレーション結果を示す図である。
【図１７】本発明の実施の形態６の半導体装置におけるエミッタ領域直下の濃度プロファイルと、エミッタ領域直下の深さ方向の電界強度とのシミュレーション結果を示す図である。
【図１８】本発明の実施の形態７におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図１９】本発明の実施の形態８におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図２０】本発明の実施の形態８の半導体装置におけるエミッタ領域直下の深さ方向の濃度プロファイルと、エミッタ領域直下の深さ方向の電界強度とのシミュレーション結果を示す図である。
【図２１】本発明の実施の形態９におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【図２２】本発明の実施の形態１０におけるサージ保護回路を備えた半導体装置の構成を概略的に示す平面図である。
【図２３】図２２のＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図である。
【図２４】本発明の実施の形態１０の半導体装置におけるエミッタ領域直下の濃度プロファイルと、エミッタ領域直下の電子密度の電界分布とのシミュレーション結果を示す図である。
【図２５】本発明の実施の形態１０の半導体装置に加わる電圧と半導体装置を流れる電流密度との関係についてのシミュレーション結果を示す図である。
【図２６】半導体装置に加わる電圧と半導体装置を流れる電流密度との関係についてのシミュレーション結果を示す図である。
【図２７】本発明の実施の形態１１におけるサージ保護回路を備えた半導体装置の構成を概略的に示す断面図である。
【符号の説明】
【０１１３】
１  ｐ-領域、２  ｎ+拡散層、３ａ，３ｂ  ｐ+拡散層、４  ｎ-エピタキシャル層、５  ｎ型拡散層、６ａ〜６ｃ  ｐ型拡散層、７  フィールド酸化膜、８ａ〜８ｃ  ｎ+拡散層、９，９ａ，９ｂ  ｐ+拡散層、１０  層間絶縁膜、１１ａ〜１１ｃ  コンタクトホール、１２ａ，１２ｂ  配線、１３ａ，１３ｂ  ｎ+拡散層、１４ａ  窪み部分、１４ｂ  低濃度領域、２１  信号入力端子、２２  ダイオード、２３  ｎｐｎトランジスタ、２４  接地電位、２５  装置部分、３１  サージ保護回路、４１  半導体基板、５１  半導体装置。
【図１】
2004282031.tif 000004
【図２】
2004282031.tif 000005
【図３】
2004282031.tif 000006
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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