(57)【要約】【課題】半導体集積回路装置、特に、Ｂｉ−ＣＭＯＳ回路を有する装置の低消費電力化を図る。【解決手段】高周波（ｆ１）の入力信号Ｄａｔａ１を低周波（ｆ３）の出力信号Ｄａｔａ４に変換する回路において、バイポーラＥＣＬ回路でしか処理できない周波数帯域（例えば、１０ＧＨｚ〜２．５ＧＨｚの間）の信号をバイポーラＥＣＬ回路１０１で処理し、ＣＭＯＳ回路で処理可能な最大の周波数まで信号の周波数を低減した後は、レベル変換回路１０３を介し、信号をＣＭＯＳ回路１０５に入力し、周波数を低減（例えば、２．５ＧＨｚ〜１．２５ＧＨｚ）する。その結果、信号処理の高速性を維持しつつ、回路の低消費電力化を図ることができる。【選択図】　　図１
2004006481.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラデバイスとＭＩＳＦＥＴデバイスを有する半導体集積回路装置であって、
（ａ）第１の周波数の第１信号が入力され、前記第１の周波数より小さい第２の周波数の第２信号を出力するバイポーラデバイスよりなる第１回路と、
（ｂ）信号のレベルおよび振幅を変換するレベル変換回路であって、前記第２信号が入力され、前記第２信号に応答する前記第２の周波数の第３信号を出力するレベル変換回路と、
（ｃ）前記第３信号が入力され、前記第２の周波数より小さい第３の周波数の第４信号を出力するＭＩＳＦＥＴデバイスよりなる第２回路と、
を有することを特徴とする半導体集積回路装置。
【請求項２】
（ａ）前記第２の周波数は、前記第１の周波数の１／２ｎ（ｎ：正の整数）倍であり、前記第１回路からは、２ｎ個の前記第２信号が出力され、
（ｂ）前記第３の周波数は、前記第２の周波数の１／２ｍ（ｍ：正の整数）倍であり、前記第２回路からは、２ｍ個の前記第４信号が出力されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記半導体集積回路装置は、さらに、
（ａ）信号の周波数を１／２ｋ（ｋ：正の整数）倍とする分周器であって、第１の制御信号が入力され、前記第１の制御信号の周波数の１／２ｋ倍の周波数の第２の制御信号を出力する分周器を有し、
（ｂ）前記第１回路には、前記第１の制御信号が入力され、前記第２回路には、前記第２の制御信号が入力されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記バイポーラデバイスは、そのベース領域が、Ｓｉ１−ＸＧｅＸで構成されることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記第１回路を構成する前記バイポーラデバイスは、そのベース領域が、Ｓｉ１−ＸＧｅＸで構成され、
前記バイポーラデバイスは、最大遮断周波数が、７０ＧＨｚ以上であり、
前記第１回路で処理可能な信号の最大周波数は、前記第２回路で処理可能な信号の最大周波数の２倍以上であることを特徴とする請求項１記載の半導体集積回路装置。
【請求項６】
バイポーラデバイスとＭＩＳＦＥＴデバイスを有する半導体集積回路装置であって、
（ａ）第１の周波数の第１信号が入力され、前記第１の周波数より大きい第２の周波数の第２信号を出力するＭＩＳＦＥＴデバイスよりなる第１回路と、
（ｂ）信号のレベルおよび振幅を変換するレベル変換回路であって、前記第２信号が入力され、前記第２信号に応答する前記第２の周波数の第３信号を出力するレベル変換回路と、
（ｃ）前記第３信号が入力され、前記第２の周波数より大きい第３の周波数の第４信号を出力するバイポーラデバイスよりなる第２回路と、
を有することを特徴とする半導体集積回路装置。
【請求項７】
（ａ）前記第２の周波数は、前記第１の周波数の２ｍ（ｍ：正の整数）倍であり、前記第１回路からは、１／２ｍ個の多重化された前記第２信号が出力され、
（ｂ）前記第３の周波数は、前記第２の周波数の２ｎ（ｎ：正の整数）倍であり、前記第２回路からは、１／２ｎ個の多重化された前記第４信号が出力されることを特徴とする請求項６記載の半導体集積回路装置。
【請求項８】
前記半導体集積回路装置は、さらに、
（ａ）信号の周波数を１／２ｋ（ｋ：正の整数）倍とする分周器であって、第１の制御信号が入力され、前記第１の制御信号の周波数の１／２ｋ倍の周波数の第２の制御信号を出力する分周器を有し、
（ｂ）前記第２回路には、前記第１の制御信号が入力され、前記第１回路には、前記第２の制御信号が入力されることを特徴とする請求項６記載の半導体集積回路装置。
【請求項９】
前記バイポーラデバイスは、そのベース領域が、Ｓｉ１−ＸＧｅＸで構成されることを特徴とする請求項６記載の半導体集積回路装置。
【請求項１０】
前記第２回路を構成する前記バイポーラデバイスは、そのベース領域が、Ｓｉ１−ＸＧｅＸで構成され、
前記バイポーラデバイスは、最大遮断周波数が、７０ＧＨｚ以上であり、
前記第２回路で処理可能な信号の最大周波数は、前記第１回路で処理可能な信号の最大周波数の２倍以上であることを特徴とする請求項６記載の半導体集積回路装置。
【請求項１１】
入力信号の周波数を１／２とした信号を２個出力する回路を（ｍ＋ｎ）段（ｍ、ｎ：正の整数）有する半導体集積回路装置であって、
（ａ）前記（ｍ＋ｎ）段のうち、最初のｍ段目までの前記回路をバイポーラデバイスにより構成し、
（ｂ）前記（ｍ＋ｎ）段のうち、残りのｎ段の前記回路をＭＩＳＦＥＴデバイスにより構成し、
（ｃ）前記ｍ段目の回路と、（ｍ＋１）段目の回路との間に、信号のレベルおよび振幅を変換するレベル変換回路を有することを特徴とする半導体集積回路装置。
【請求項１２】
前記半導体集積回路装置は、さらに、
信号の周波数を１／２ｋ（ｋ：正の整数）倍とする分周器であって、第１の制御信号が入力され、前記第１の制御信号の周波数の１／２ｋ倍の周波数の第２の制御信号を出力する分周器を有し、
（ａ）前記初段の回路は、第１の制御信号の周波数の１／２倍の周波数の信号で制御され、
（ｂ）前記（ｍ＋１）段目の回路は、第１の制御信号の周波数の１／２（ｍ＋１）倍の周波数の信号で制御されること、
を特徴とする請求項１１記載の半導体集積回路装置。
【請求項１３】
前記バイポーラデバイスは、そのベース領域が、Ｓｉ１−ＸＧｅＸで構成され、その最大遮断周波数が、７０ＧＨｚ以上であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１４】
前記第１回路を構成する前記バイポーラデバイスは、そのベース領域が、Ｓｉ１−ＸＧｅＸで構成され、
前記初段の回路に入力される信号の周波数は、前記（ｍ＋１）段目の回路に入力される信号の周波数の２倍以上であることを特徴とする請求項１１記載の半導体集積回路装置。
【請求項１５】
２つの入力信号の周波数を２倍とした信号を出力する回路を（ｎ＋ｍ）段（ｎ、ｍ：正の整数）有する半導体集積回路装置であって、
（ａ）前記（ｎ＋ｍ）段のうち、最初のｎ段目までの前記回路をＭＩＳＦＥＴデバイスにより構成し、
（ｂ）前記（ｎ＋ｍ）段のうち、残りのｍ段の前記回路をバイポーラデバイスにより構成し、
（ｃ）前記ｎ段目の回路と、（ｎ＋１）段目の回路との間に、信号のレベルおよび振幅を変換するレベル変換回路を有することを特徴とする半導体集積回路装置。
【請求項１６】
前記半導体集積回路装置は、さらに、
信号の周波数を１／２ｋ（ｋ：正の整数）倍とする分周器であって、第１の制御信号が入力され、前記第１の制御信号の周波数の１／２ｋ倍の周波数の第２の制御信号を出力する分周器を有し、
（ａ）前記ｎ段目の回路は、前記第１の制御信号の周波数の１／２（ｍ＋１）倍の周波数の信号で制御され、
（ｂ）前記（ｎ＋ｍ）段目の回路は、前記第１の制御信号の周波数の１／２倍の周波数の信号で制御されること、
を特徴とする請求項１５記載の半導体集積回路装置。
【請求項１７】
前記バイポーラデバイスは、そのベース領域が、Ｓｉ１−ＸＧｅＸで構成され、その最大遮断周波数が、７０ＧＨｚ以上であることを特徴とする請求項１５記載の半導体集積回路装置。
【請求項１８】
前記第１回路を構成する前記バイポーラデバイスは、そのベース領域が、Ｓｉ１−ＸＧｅＸで構成され、
前記ｎ段目の回路から出力される信号の周波数は、前記（ｍ＋ｎ）段目の回路から出力される信号の周波数の１／２以下であることを特徴とする請求項１５記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（装置）の技術に関し、特に、一つのチップ内にバイポーラデバイスとＭＩＳＦＥＴ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）デバイスとを有する半導体集積回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置は、種々の回路により構成されるが、バイポーラトランジスタの高速性と、相補型ＭＩＳＦＥＴの低消費電力性とを組み合わせた、いわゆるＢｉ−ＣＭＯＳ回路が採用されている。
【０００３】
特に、通信技術の発達に伴い、より高速で、広い周波数帯域に対応できる半導体集積回路が要求されている。
【０００４】
例えば、ＩＳＳＣＣ　２０００　ＤＩＧＥＳＴ　ＯＦ　ＴＥＣＨＮＩＣＡＬ　ＰＡＰＥＲＳ　（Ｆｅｂｒｕａｒｙ７，２０００）　ｐ．５７には、高速の信号を処理するためのＣＤＲ（Ｃｌｏｃｋｅｄ　Ｄａｔａ　Ｒｅｃｏｖｅｒｙ）回路が記載されている。本文献のＦｉｇｕｒｅ３．４．１に示すように、高速の入力信号（Ｄａｔａ　ｉｎｐｕｔ）を、ＶＯＣ（Ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）回路で生成するクロック信号に同期させて信号を出力する。
【０００５】
また、特開平６−２３７１６０号公報には、Ｂｉ−ＣＭＯＳを用いたマルチプレクサ、論理ゲートおよび加算器に関する技術が開示されている。
【０００６】
【発明が解決しようとする課題】
本発明者らは、高速な信号を処理するための半導体集積回路装置、特に、光通信用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）の研究、開発に従事している。
【０００７】
例えば、１０Ｇｂｐｓ（ｂ／ｓ）の光通信用ＩＣでは、１０Ｇｂｐｓの高速な信号処理に、バイポーラトランジスタを用いたバイポーラＥＣＬ（ｅｍｉｔｔｅｒ−ｃｏｕｐｌｅｄ　ｌｏｇｉｃ）回路を用いている。
【０００８】
しかしながら、このバイポーラＥＣＬ回路は、消費電力が大きい。また、ＩＣの高機能化に伴い、回路規模も大きくなるため、チップの消費電力は、数Ｗの規模に到達する。
【０００９】
その結果、例えば、ＩＣの放熱性を良くするため使用できるパッケージ形態が限られる等、コスト増大の要因となっている。
【００１０】
そこで、低消費電力化を図るため、ＭＩＳＦＥＴを混載し、周波数の低い信号を相補型ＭＩＳＦＥＴ回路で処理することが提案されている。
【００１１】
例えば、前述のＩＳＳＣＣ　２０００のＣＤＲ回路において、ＰＤ（Ｐｈａｓｅ　Ｄｅｔｅｃｔｏｒ）回路、Ｓｅｌｅｃｔｏｒ回路、ＶＣＯ回路およびＤＩＶ／６４回路は、高速の信号を処理するため、バイポーラ（ＢＩＰＯＬＡＲ）で構成されている。一方、ＤＩＶ／６４で、信号が１／６４に分周された後の信号を処理する、ＰＦＤ（ｐｈａｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ）回路やＬｏｃｋ　Ｄｅｔｅｃｔｏｒ回路は、低消費電力のＣＭＯＳで構成されている。
【００１２】
しかしながら、このＣＤＲ回路においても、ＣＭＯＳで構成される回路は、ＤＩＶ／６４で、信号が１／６４に分周された後の回路に限られるため、低消費電力化の効果も制限される。
【００１３】
本発明の目的は、半導体集積回路装置、特に、Ｂｉ−ＣＭＯＳ回路を有する装置の低消費電力化を図ることにある。
【００１４】
また、かかる装置の処理速度を向上させる等、その特性を向上させることにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
（１）本発明の半導体集積回路装置は、バイポーラデバイスとＭＩＳＦＥＴデバイスを有する半導体集積回路装置であって、（ａ）第１の周波数の第１信号が入力され、前記第１の周波数より小さい第２の周波数の第２信号を出力するバイポーラデバイスよりなる第１回路と、（ｂ）信号のレベルおよび振幅を変換するレベル変換回路であって、前記第２信号が入力され、前記第２信号に応答する前記第２の周波数の第３信号を出力するレベル変換回路と、（ｃ）前記第３信号が入力され、前記第２の周波数より小さい第３の周波数の第４信号を出力するＭＩＳＦＥＴデバイスよりなる第２回路と、を有するものである。
【００１８】
（２）本発明の半導体集積回路装置は、バイポーラデバイスとＭＩＳＦＥＴデバイスを有する半導体集積回路装置であって、（ａ）第１の周波数の第１信号が入力され、前記第１の周波数より大きい第２の周波数の第２信号を出力するＭＩＳＦＥＴデバイスよりなる第１回路と、（ｂ）信号のレベルおよび振幅を変換するレベル変換回路であって、前記第２信号が入力され、前記第２信号に応答する前記第２の周波数の第３信号を出力するレベル変換回路と、（ｃ）前記第３信号が入力され、前記第２の周波数より大きい第３の周波数の第４信号を出力するバイポーラデバイスよりなる第２回路と、を有するものである。
【００１９】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１を図面に基づいて説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
図１および図２は、本発明の実施の形態１である半導体集積回路（装置）を示すブロック図である。
【００２１】
（１）図１に示すように、周波数ｆ１の入力信号Ｄａｔａ１は、例えば、１０ＧＨｚの高い周波数を有する（ｆ１＝１０ＧＨｚ）。この入力信号Ｄａｔａ１は、バイポーラＥＣＬ回路１０１に入力され、処理される。また、バイポーラＥＣＬ回路１０１は、周波数ｆ２の出力信号Ｄａｔａ２を出力する。この周波数ｆ２は、周波数ｆ１より小さく（ｆ２＜ｆ１）、例えば、２．５ＧＨｚである。また、この周波数ｆ２は、後段の相補型ＭＩＳＦＥＴ回路（以下、「ＣＭＯＳ回路」という）１０５で処理できる最大の周波数である。
【００２２】
次いで、出力信号Ｄａｔａ２は、レベル変換回路１０３の入力信号となり、信号の振幅およびレベルが、ＣＭＯＳ回路１０５で駆動可能な程度に調整される。ここでは、信号の振幅およびレベルが変換されるだけで、その周波数は変わらない。従って、レベル変換回路１０３からは、周波数ｆ２の出力信号Ｄａｔａ３が出力される。
【００２３】
図１６に、レベル変換回路１０３の入力信号Ｄａｔａ２と、出力信号Ｄａｔａ３の振幅とレベルの関係を示す。図示するように、入力信号は、その振幅がＨ１であるのに対し、出力信号は、その振幅は、電源電位ＶＤＤと接地電位ＧＮＤとの間のＨ２となる。
【００２４】
次いで、出力信号（周波数ｆ２）Ｄａｔａ３は、ＣＭＯＳ回路１０５に入力され、処理される。このＣＭＯＳ回路１０５は、周波数ｆ３の出力信号Ｄａｔａ４を出力する。この周波数ｆ３は、周波数ｆ２より小さく（ｆ３＜ｆ２）、例えば、１．２５ＧＨｚである。
【００２５】
このように、本実施の形態によれば、高周波（ｆ１）の入力信号Ｄａｔａ１を低周波（ｆ３）の出力信号Ｄａｔａ４に変換する回路において、バイポーラＥＣＬ回路でしか処理できない周波数帯域（例えば、１０ＧＨｚ〜２．５ＧＨｚの間）の信号をバイポーラＥＣＬ回路１０１で処理し、ＣＭＯＳ回路で処理可能な最大の周波数まで信号の周波数を低減した後は、ＣＭＯＳ回路１０５で周波数を低減（例えば、２．５ＧＨｚ〜１．２５ＧＨｚ）したので、信号処理の高速性を維持しつつ、回路の低消費電力化を図ることができる。
【００２６】
即ち、例えば、ＣＭＯＳ回路１０５に対応する回路を、バイポーラＥＣＬ回路で構成した場合には、消費電力が増加するが、本実施の形態によれば、消費電力を低減できる。
【００２７】
また、一般的には、バイポーラ回路と比較しＣＭＯＳ回路は微細化しやすいため、回路の集積度を向上させることができる。
【００２８】
（２）次に、低周波の信号を高周波の信号に変換する回路について説明する。
【００２９】
図２に示すように、周波数ｆ４の入力信号Ｄａｔａ５は、例えば、１．２５ＧＨｚの低い周波数を有する（ｆ４＝１．２５ＧＨｚ）。この入力信号Ｄａｔａ５は、ＣＭＯＳ回路１０７に入力され、処理される。また、ＣＭＯＳ回路１０７は、周波数ｆ５の出力信号Ｄａｔａ６を出力する。この周波数ｆ５は、周波数ｆ４より大きく（ｆ５＞ｆ４）、例えば、２．５ＧＨｚである。また、この周波数ｆ５は、ＣＭＯＳ回路１０７で処理できる最大の周波数である。
【００３０】
次いで、出力信号Ｄａｔａ６は、レベル変換回路１０９の入力信号となり、信号の振幅およびレベルが、バイポーラＥＣＬ回路１１１で駆動可能な程度に調整される。ここでは、信号の振幅およびレベルが変換されるだけで、その周波数は変わらない。従って、レベル変換回路１０９からは、周波数ｆ５の出力信号Ｄａｔａ７が出力される。
【００３１】
レベル変換回路１０９の入力信号Ｄａｔａ６と、出力信号Ｄａｔａ７の振幅とレベルの関係は、図１６を参照しながら説明した先の場合と逆である。即ち、入力信号は、その振幅が、電源電位ＶＤＤと接地電位ＧＮＤとの間であるＨ２であるのに対し、出力信号の振幅はＨ１となる。
【００３２】
次いで、出力信号（周波数ｆ５）Ｄａｔａ７は、バイポーラＥＣＬ回路１１１に入力され、処理される。このバイポーラＥＣＬ回路１１１は、周波数ｆ６の出力信号Ｄａｔａ８を出力する。この周波数ｆ６は、周波数ｆ５より大きく（ｆ６＞ｆ５）、例えば、１０ＧＨｚである。
【００３３】
このように、本実施の形態によれば、低周波（ｆ４）の入力信号Ｄａｔａ５を高周波（ｆ６）の出力信号Ｄａｔａ８に変換する回路において、ＣＭＯＳ回路で処理できる最大の周波数まで（例えば、２．５ＧＨｚまで）の変換は、ＣＭＯＳ回路１０７で行い、それ以上の周波数帯域（例えば、１０ＧＨｚ〜２．５ＧＨｚの間）の信号は、バイポーラＥＣＬ回路１１１で処理したので、信号処理の高速性を維持しつつ、回路の低消費電力化を図ることができる。
【００３４】
即ち、例えば、ＣＭＯＳ回路１０７に対応する回路を、バイポーラＥＣＬ回路で構成した場合には、消費電力が増加するが、本実施の形態によれば、消費電力を低減できる。
【００３５】
また、一般的には、バイポーラ回路と比較しＣＭＯＳ回路は微細化しやすいため、回路の集積度を向上させることができる。
【００３６】
（実施の形態２）
図３および図４は、本発明の実施の形態２である半導体集積回路装置を示すブロック図である。
【００３７】
（１）図３は、実施の形態１において図１を参照しながら説明した回路（バイポーラＥＣＬ回路およびＣＭＯＳ回路）にデマルチプレクサ（Ｄｅｍｕｌｔｉｐｌｅｘｅｒ、以下「ＤＥＭＵＸ」という）機能を持たせたものである。
【００３８】
図３に示すように、周波数ｆ１の入力信号Ｄａｔａ１は、バイポーラＥＣＬ回路２０１に入力され、処理されるが、その出力信号（Ｄａｔａ２ａ、Ｄａｔａ２ｂ）は、その周波数ｆ２が、周波数ｆ１の１／２ｎ倍（２のｎ乗分の１倍）に低減され、また、出力のデータ数（出力信号数）は、２ｎ倍となる。即ち、バイポーラＥＣＬ回路２０１は、入力信号を、周波数が１／２ｎ倍の信号２ｎ個に分割するというＤＥＭＵＸ機能を有する。なお、ｎは、正の整数であり、図３においては、ｎ＝１の場合を示す。
【００３９】
この出力信号Ｄａｔａ２ａおよびＤａｔａ２ｂは、レベル変換回路２０３によって、その振幅およびレベルが、ＣＭＯＳ回路２０５で駆動可能な程度に調整され、
それぞれ出力信号Ｄａｔａ３ａおよびＤａｔａ３ｂとなる。なお、この際、信号の周波数は変わらず、ｆ２である。
【００４０】
次いで、出力信号（周波数ｆ２）Ｄａｔａ３ａおよびＤａｔａ３ｂは、ＣＭＯＳ回路２０５に入力され、処理される。その結果、出力信号Ｄａｔａ４ａ〜Ｄａｔａ４ｄの周波数ｆ３は、周波数ｆ２の１／２ｍ倍に低減され、また、出力のデータ数（出力信号数）は、２ｍ倍となる。即ち、ＣＭＯＳ回路２０５は、入力信号を、周波数が１／２ｍ倍の信号２ｍ個に分割するというＤＥＭＵＸ機能を有する。なお、ｍは、正の整数であり、図３においては、ｍ＝１の場合を示す。
【００４１】
従って、図３の回路は、１の入力信号を１／２（ｎ＋ｍ）の周波数の信号２（ｎ＋ｍ）個に分割する（以下、「１：２（ｎ＋ｍ）」と表示する）というＤＥＭＵＸ機能を有する。
【００４２】
このような回路においては、後段の回路は、２ｎ個の入力信号を並列に処理する必要があるため、前段の回路と比較し回路規模（回路を構成する素子数）が大きくなる。
【００４３】
従って、本実施の形態のように、後段の回路をＣＭＯＳ回路２０５とすれば、消費電力の低減を図ることができる。また、回路の小面積化を図ることができる。
【００４４】
（２）図４は、実施の形態１において図２を参照しながら説明した回路（バイポーラＥＣＬ回路およびＣＭＯＳ回路）にマルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ、以下「ＭＵＸ」という）機能を持たせたものである。
【００４５】
図４に示すように、周波数ｆ４の入力信号Ｄａｔａ５ａ〜５ｄは、ＣＭＯＳ回路２０７に入力され、処理されるが、その出力信号（Ｄａｔａ６ａ、Ｄａｔａ６ｂ）の周波数ｆ５は、周波数ｆ４の２ｍ倍に増大され、また、出力のデータ数（出力信号数）は、１／２ｍ倍となる。即ち、ＣＭＯＳ回路２０７は、入力信号を、周波数が２ｍ倍の信号１／２ｍ個に多重化するというＭＵＸ機能を有する。なお、図４においては、ｍ＝１の場合を示す。
【００４６】
この出力信号Ｄａｔａ６ａおよびＤａｔａ６ｂは、レベル変換回路２０９によって、その振幅およびレベルが、バイポーラＥＣＬ回路２１１で駆動可能な程度に調整され、それぞれ出力信号Ｄａｔａ７ａおよびＤａｔａ７ｂとなる。なお、この際、信号の周波数は変わらず、ｆ５である。
【００４７】
次いで、出力信号（周波数ｆ５）Ｄａｔａ７ａおよびＤａｔａ７ｂは、バイポーラＥＣＬ回路２１１に入力され、処理される。その結果、出力信号Ｄａｔａ８の周波数ｆ６は、周波数ｆ５の２ｎ倍に増大され、また、出力のデータ数（出力信号数）は、１／２ｎ倍となる。即ち、バイポーラＥＣＬ回路２１１は、入力信号を、周波数が２ｎ倍の信号１／２ｎ個に多重化するというＭＵＸ機能を有する。なお、図４においては、ｎ＝１の場合を示す。
【００４８】
従って、図４の回路は、入力信号を２（ｎ＋ｍ）の周波数の信号１／２（ｎ＋ｍ）個に多重化する（以下、「２（ｎ＋ｍ）：１」と表示する）というＭＵＸ機能を有する。
【００４９】
このような回路においては、前段の回路は、複数の入力信号を並列に処理する必要があるため、後段の回路と比較し回路規模（回路を構成する素子数）が大きくなる。
【００５０】
従って、本実施の形態のように、前段の回路をＣＭＯＳ回路２０７とすれば、消費電力の低減を図ることができる。また、回路の小面積化を図ることができる。
【００５１】
（実施の形態３）
図５および図６は、本発明の実施の形態３である半導体集積回路装置を示すブロック図である。
【００５２】
（１）図５は、実施の形態２において図３を参照しながら説明した回路（バイポーラＥＣＬ回路およびＣＭＯＳ回路等）をクロック（制御信号）で制御するようにしたものである。なお、図３と同一機能を有する箇所には同一の符号を付し、その説明を省略する。
【００５３】
図５に示すように、バイポーラＥＣＬ回路２０１には、クロックＣ１が入力され、バイポーラＥＣＬ回路２０１は、このクロックＣ１と同期するよう制御される。従って、このクロックＣ１は、バイポーラＥＣＬ回路２０１の出力信号Ｄａｔａ２ａおよびＤａｔａ２ｂの周波数と同期がとられている。即ち、バイポーラＥＣＬ回路２０１の初段に入力される信号の周波数がｆ１（例えば、１０ＧＨｚ）であり、初段から出力される信号の周波数がｆ２（例えば、５ＧＨｚ）であれば、この初段の回路に入力されるクロックＣ１は、ｆ２（５ＧＨｚ）である。
【００５４】
また、このクロックＣ１（周波数ｆ１）は、分周器３１３により分周され、周波数ｆ３のクロックＣ２となる。言い換えれば、分周器３１３は、クロックＣ１が入力され、クロックＣ２を出力する。クロックの周波数ｆ１およびｆ３は、ｆ１＝２ｎ×ｆ３の関係にある。
【００５５】
この分周器３１３も、バイポーラＥＣＬ回路とＣＭＯＳ回路で構成することができる。従って、この分周器においても、実施の形態１で、図１を参照しながら説明したように、高周波の信号をバイポーラＥＣＬ回路で処理（分周）し、低周波の信号をＣＭＯＳ回路で処理することにより、回路の低消費電力化や高集積化を図ることができる。
【００５６】
（２）図６は、実施の形態２において図４を参照しながら説明した回路（バイポーラＥＣＬ回路およびＣＭＯＳ回路等）をクロック（制御信号）で制御するようにしたものである。なお、図４と同一機能を有する箇所には同一の符号を付し、その説明を省略する。
【００５７】
図６に示すように、ＣＭＯＳ回路２０７には、クロックＣ４が入力され、ＣＭＯＳ回路２０７は、このクロックＣ４と同期するよう制御される。従って、このクロックＣ４は、ＣＭＯＳ回路２０７の入力信号Ｄａｔａ５ａ〜Ｄａｔａ５ｄの周波数と同期がとられている。即ち、ＣＭＯＳ回路２０７に入力される信号の周波数がｆ４（例えば、６２５ＭＨｚ）であれば、この回路に入力されるクロックＣ４は、ｆ４（６２５ＭＨｚ）である。
【００５８】
また、このクロックＣ４（周波数ｆ４）は、周波数ｆ５のクロックＣ３が分周器３１５により分周された、出力である。言い換えれば、分周器３１５は、クロックＣ３が入力され、クロックＣ４を出力する。クロックの周波数ｆ４およびｆ５は、ｆ５＝２ｍ×ｆ４の関係にある。
【００５９】
この分周器３１５も、分周器３１３と同様に、バイポーラＥＣＬ回路とＣＭＯＳ回路で構成することができる。従って、高周波の信号をバイポーラＥＣＬ回路で処理（分周）し、低周波の信号をＣＭＯＳ回路で処理することにより、回路の低消費電力化や高集積化を図ることができる。
【００６０】
（３）図５に示す回路の具体例として、１：１６のＤＥＭＵＸ回路のブロック図を図７に示す。
【００６１】
図示するように、１：２のＤＥＭＵＸ回路を４段有し、このうち、１段目から３段目のＤＥＭＵＸ回路は、バイポーラＥＣＬ回路により構成される。また、４段目のＤＥＭＵＸ回路は、ＣＭＯＳ回路で構成される。
【００６２】
１０Ｇｂｐｓの入力信号Ｄａｔａ　Ｉｎｐｕｔは、フリップフロップ回路（１０ＧＦＦ）を介して１段目の１：２ＤＥＭＵＸ（７１１）により２つの５Ｇの信号に分割される。２つの５Ｇの信号は、さらに、２段目の１：２ＤＥＭＵＸ（７２１、７２２）により２．５Ｇの４つの信号に分割される。４つの２．５Ｇの信号は、さらに、３段目の１：２ＤＥＭＵＸ（７３１〜７３４）により、８つの１．２５Ｇの信号に分割される。この際、これらの信号は、レベル変換回路（Ｂｉｐ．−ＣＭＯＳ　Ｃｏｎｖｅｒｓｉｏｎ、７５１〜７５４）によって、信号の振幅およびレベルが、４段目のＣＭＯＳ回路で構成される１：２ＤＥＭＵＸ（７４１〜７４８）で駆動可能な程度に調整される。
【００６３】
さらに、８つの１．２５Ｇの信号は、４段目の１：２ＤＥＭＵＸ（７４１〜７４８）により、１６個の６２５Ｍの信号に分割される。これらの信号は、フリップフロップ回路ＦＦを介して、６２５ＭｂｐｓにＤＥＭＵＸされた出力信号（Ｄａｔａ　Ｏｕｔｐｕｔ：ＲＤＯ００〜ＲＤＯ１６）となる。
【００６４】
また、１〜４段目の１：２ＤＥＭＵＸ回路は、それぞれ、クロック（ＣＬＫ）により制御される。このクロックは、順次１／２分周回路（７６１〜７６４）により分周され、各段の１：２ＤＥＭＵＸ回路を制御する。この１／２分周回路（７６１〜７６４）のうち、バイポーラＥＣＬ回路により構成される１：２ＤＥＭＵＸ回路を制御する信号を出力する１／２分周回路（７６１〜７６３）は、バイポーラＥＣＬ回路により構成され、ＣＭＯＳ回路で構成される１：２ＤＥＭＵＸ回路を制御する信号を出力する１／２分周回路（７６４）は、ＣＭＯＳ回路で構成される。従って、１／２分周回路（７６１〜７６４）の途中には、レベル変換回路（Ｂｉｐ．−ＣＭＯＳ　Ｃｏｎｖｅｒｓｉｏｎ、７７１）が設けられる。
【００６５】
即ち、フリップフロップ回路（１０ＧＦＦ）は、１０Ｇのクロック（ＣＬＫ）により制御され、１段目の１：２ＤＥＭＵＸ（７１１）は、１０Ｇのクロックが１／２分周回路（７６１）により分周された５Ｇのクロックにより制御される。同様に、２段目の１：２ＤＥＭＵＸ（７２１、７２２）は、５Ｇのクロックが１／２分周回路（７６２）により分周された２．５Ｇのクロックにより制御され、３段目の１：２ＤＥＭＵＸ（７３１〜７３４）は、２．５Ｇのクロックが１／２分周回路（７６３）により分周された１．２５Ｇのクロックにより制御される。また、４段目のＣＭＯＳ回路で構成される１：２ＤＥＭＵＸ（７４１〜７４８）は、１．２５Ｇのクロックが１／２分周回路（７６４）により分周された６２５Ｍのクロックにより制御されるが、１．２５Ｇのクロックは、レベル変換回路（Ｂｉｐ．−ＣＭＯＳ　Ｃｏｎｖｅｒｓｉｏｎ、７７１）によって、信号の振幅およびレベルが、ＣＭＯＳ回路で構成される１／２分周回路（７６４）で駆動可能な程度に調整される。
【００６６】
ここで、この１：１６のＤＥＭＵＸ回路の消費電力は、３５４ｍＷであった。これに対し、１〜４段の１：２ＤＥＭＵＸをすべてバイポーラＥＣＬ回路で構成した場合には、消費電力は４８２ｍＷとなる。
【００６７】
なお、ＳＥＬは、セレクタであり、７８１は、１／２分周回路、７９１および７９２は、レベル変換回路（Ｂｉｐ．−ＣＭＯＳ　Ｃｏｎｖｅｒｓｉｏｎ）である。
【００６８】
（４）次に、図６に示す回路の具体例として、１６：１のＭＵＸ回路のブロック図を図８に示す。
【００６９】
図示するように、２：１のＭＵＸ回路を４段有し、このうち、１段目のＭＵＸ回路は、ＣＭＯＳ回路により構成される。また、２段目から４段目のＭＵＸ回路は、バイポーラＥＣＬ回路で構成される。
【００７０】
６２５Ｍｂｐｓの１６個の入力信号（Ｄａｔａ　Ｉｎｐｕｔ：ＲＤＯ００〜ＲＤＯ１６）は、セレクタ（ＳＥＬ）およびフリップフロップ回路（ＦＦ）を介して１段目の２：１ＭＵＸ（８１１〜８１８）により８つの１．２５Ｇの信号に多重化される。この８つの１．２５Ｇの信号は、レベル変換回路（ＣＭＯＳ−Ｂｉｐ．　Ｃｏｎｖｅｒｓｉｏｎ、８５１〜８５４）によって、信号の振幅およびレベルが、２段目のバイポーラＥＣＬ回路で構成される２：１ＭＵＸ（８２１〜８２４）で駆動可能な程度に調整される。
【００７１】
さらに、８つの１．２５Ｇの信号は、２段目の２：１ＭＵＸ（８２１〜８２４）により２．５Ｇの４つの信号に多重化される。４つの２．５Ｇの信号は、さらに、３段目の２：１ＭＵＸ（８３１、８３２）により、２つの５Ｇの信号に多重化され、さらに、２つの５Ｇの信号は、４段目の２：１ＭＵＸ（８４１）により、１つの１０Ｇの信号に多重化される。この信号は、フリップフロップ回路（１０ＧＦＦ）を介して、１０ＧｂｐｓにＭＵＸされた出力信号Ｄａｔａ　Ｏｕｔｐｕｔとなる。
【００７２】
また、１〜４段目のＭＵＸ回路は、それぞれ、クロック（ＣＬＫ）により制御される。このクロックは、順次１／２分周回路（８６１〜８６４）により分周され、各段の２：１ＭＵＸ回路を制御する。この１／２分周回路（８６１〜８６４）のうち、バイポーラＥＣＬ回路により構成されるＭＵＸ回路を制御する信号を出力する１／２分周回路（８６１〜８６３）は、バイポーラＥＣＬ回路により構成され、ＣＭＯＳ回路で構成されるＭＵＸ回路を制御する信号を出力する１／２分周回路（８６４）は、ＣＭＯＳ回路で構成される。従って、１／２分周回路（８６１〜８６４）の途中には、レベル変換回路（ＣＭＯＳ−Ｂｉｐ．　Ｃｏｎｖｅｒｓｉｏｎ、８７１）が設けられる。
【００７３】
なお、クロックの分周については、図７を参照しながら説明したＤＥＭＵＸの場合と同様であるため、その詳細な説明は省略する。
【００７４】
ここで、この１６：１のＭＵＸ回路の消費電力は、２６８ｍＷであった。これに対し、１〜４段の２：１ＭＵＸをすべてバイポーラＥＣＬ回路で構成した場合には、消費電力は３７６ｍＷとなる。
【００７５】
（５）図９および図１０に、２：１ＤＥＭＵＸおよび２：１ＭＵＸの回路構成の一例を示す。
【００７６】
図９に示すように、１：２ＤＥＭＵＸは、複数のフリップフロップ（ＦＦ）と、インバータで構成される。ＩＮは、入力部、ＯＵＴ１およびＯＵＴ２は、出力部、ＣＬＫは、クロック信号の入力部である。
【００７７】
また、図１０に示すように、２：１ＭＵＸは、複数のフリップフロップ（ＦＦ）、インバータおよびセレクタ（ＳＥＬ）で構成される。ＩＮ１およびＩＮ２は、入力部、ＯＵＴは、出力部、ＣＬＫは、クロック信号の入力部である。
【００７８】
また、図１１に、ＣＭＯＳ回路で、フリップフロップ（ＦＦ）を構成した場合の回路構成の一例を示す。
【００７９】
図示するように、フリップフロップは、複数のＭＩＳＦＥＴとＣＭＯＳインバータで構成することができる。なお、ＩＮは、入力部、ＯＵＴは、出力部、ＣＬＫは、クロック入力部である。図中のＴｐは、ｐチャネル型ＭＩＳＦＥＴ、Ｔｎは、ｎチャネル型ＭＩＳＦＥＴ、ＩＮＶは、インバータを示す。
【００８０】
また、図１２に、バイポーラＥＣＬ回路で、フリップフロップ（ＦＦ）とセレクタ（ＳＥＬ）を構成した場合の、回路構成の一例を示す。
【００８１】
図示するように、フリップフロップおよびセレクタは、複数のバイポーラトランジスタＴｂと抵抗素子Ｒで構成することができる。なお、図示する回路は、バイポーラトランジスタのエミッタが対になっている。このような回路は、バイポーラＥＣＬ回路と呼ばれ、高速動作に適している。なお、ＩＮ１およびＩＮ２は、入力部、ＯＵＴ１およびＯＵＴ２は、出力部、ＣＬＫ１およびＣＬＫ２は、クロック入力部である。また、Ｒｅｆ１およびＲｅｆ２は、リファレンス信号、Ｃｉは、電流制御の信号である。
【００８２】
このように、ＭＵＸ、ＤＥＭＵＸをバイポーラトランジスタで構成し、もしくは、ＣＭＯＳで構成することができる。
【００８３】
図１３に、バイポーラＣＭＬ（Ｃｏｍｍｏｎ　Ｍｏｄｅ　Ｌｏｇｉｃ）のＦＦとＣＭＯＳインバータＦＦの負荷容量と消費電力との関係を示す。縦軸は、消費電力（ｍＷ）、横軸は、負荷容量（ｆＦ）を示す。グラフ（ａ）のバイポーラＣＭＬＦＦに、１．２５ＧＨｚの信号が入力された場合の消費電力と比較し、グラフ（ｂ）のＣＭＯＳインバータＦＦに、１．２５ＧＨｚの信号が入力された場合の消費電力は小さい。なお、グラフ（ｃ）のＣＭＯＳインバータＦＦに、６２５ＭＨｚの信号が入力された場合の消費電力は、１．２５ＧＨｚの信号が入力された場合の消費電力より小さい。
【００８４】
このように、ＣＭＯＳ回路を利用することにより、消費電力の低減を図ることができる。
【００８５】
（６）図１４および図１５に、レベル変換回路の回路構成の一例を示す。
【００８６】
図１４は、ＣＭＯＳ回路用の信号を、バイポーラＥＣＬ回路用の信号に変更するためのレベル変換回路である。図示するように、かかる回路は複数のＭＩＳＦＥＴ（Ｔｐ、Ｔｎ）、バイポーラトランジスタＴｂおよび抵抗素子Ｒで構成され、図１６を参照しながら説明したように、バイポーラＥＣＬ回路用に信号の振幅およびレベルが変換される。ここでは、ＶＤＤ（第１電源電位）とＶＳＳ（基準電位）間の振幅が、抵抗の電圧降下で決まる振幅に変更される。
【００８７】
図１５は、バイポーラＥＣＬ回路用の信号を、ＣＭＯＳ回路用の信号に変更するためのレベル変換回路である。図示するように、かかる回路は複数のＭＩＳＦＥＴ（Ｔｐ、Ｔｎ）、バイポーラトランジスタＴｂおよび抵抗素子Ｒで構成され、図１６を参照しながら説明したように、ＣＭＯＳ回路用に信号の振幅およびレベルが変換される。ここでは、ＶＣＣ（第２電源電位）とＶＳＳ間の振幅が、抵抗の電圧降下で決まる振幅に変更される。
【００８８】
ＩＮ１およびＩＮ２は、入力部、ＯＵＴ１およびＯＵＴ２は、出力部、ａ１、ａ２は、制御信号入力部である。
【００８９】
（７）また、図７および図８を参照しながら説明した１：１６のＤＥＭＵＸ回路および１６：１のＭＵＸ回路は、例えば、トランシーバＬＳＩ（Ｔｒａｎｓｃｅｉｖｅｒ　Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）に用いられる。図１７にそのブロック図を示す。
【００９０】
図示するように、１０Ｇｂｐｓの入力信号（Ｄａｔａ　Ｉｎｐｕｔ）が、レシーバ（Ｒｅｃｅｉｖｅｒ）のクロックデータリカバリ（ＣＤＲ）を介し１６：１ＤＥＭＵＸ回路に入力される。この１６：１ＤＥＭＵＸ回路からは、セレクタ（ＳＥＬ）を介し、６２５ＭｂｐｓにＤＥＭＵＸされた信号が出力される（Ｄａｔａ　Ｏｕｔｐｕｔ：ＲＤＯ００〜ＲＤＯ１６）。クロックデータリカバリ（ＣＤＲ）は、入力信号（Ｄａｔａ　Ｉｎｐｕｔ）をクロックに同期させるための回路である。
【００９１】
また、１６：１ＤＥＭＵＸ回路は、１／１６クロック分周器（１／１６ＣＬＫ
ＤＩＶ）によって分周された信号が入力され、この信号により制御される。
【００９２】
さらに、トランスミッタ（Ｔｒａｎｓｍｉｔｔｅｒ）は、６２５ＭＨｚの複数の入力信号（Ｄａｔａ　Ｉｎｐｕｔ：ＴＤＩ００〜ＴＤＩ１６）がセレクタ（ＳＥＬ）を介し、４ｂｉｔのＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉｒｓｔ　Ｏｕｔ）に入力される。このＦＩＦＯによって、入力信号がクロックに同期し、１６：１ＭＵＸ回路に入力される。この１６：１ＭＵＸ回路からは、１０ＧｂｐｓにＭＵＸされた信号が出力される（Ｄａｔａ　Ｏｕｔｐｕｔ）。
【００９３】
また、１６：１ＭＵＸ回路は、１／１６クロック分周器（１／１６ＣＬＫ　ＤＩＶ）によって分周された信号が入力され、この信号により制御される。
【００９４】
なお、１５５ＭＨｚＴｘＰＬＬは、１５５ＭＨｚのリファレンス及び、ＦＩＦＯのＷｒｉｔｅ（ライト）クロックで外付けの１０ＧＨｚの発振器の信号を制御する。また、１０ＧＨｚのクロックは１０ＧＨｚＴｘＰＬＬにてＦＩＦＯのＲｅａｄ（リード）クロック信号で制御され、ＩＣ内の１０ＧＨｚクロックを生成する。
【００９５】
また、Ｅｒｒｏｒ　Ｄｅｔｅｃｔｏｒは、ＤＥＭＵＸ後のデータに誤りがないかチェックする回路である。また、ＰＲＢＳ　Ｇｅｎｅｒａｔｏｒは、乱数発生器でＩＣの自己テスト用のデータを生成する。
【００９６】
（８）本実施の形態の回路を構成するバイポーラトランジスタおよびＭＩＳＦＥＴの構造、即ち、Ｂｉ−ＣＭＯＳデバイスの構造の一例について説明する。図１８に、デバイスの断面図を示す。ＣＭＯＳ−Ａは、ＣＭＯＳ形成領域、Ｂｉ−Ａは、バイポーラトランジスタ形成領域を示す。これらの領域間は、絶縁膜よりなる素子分離２ａおよび２ｂにより適宜分離されている。また、Ｒｅ−Ａは、抵抗素子形成領域である。また、図１９は、図１８のバイポーラトランジスタ形成領域（Ｂｉ−Ａ）の拡大図である。
【００９７】
図１８および図１９に示すように、ｐ型の半導体基板（シリコン基板）１のバイポーラトランジスタ形成領域（Ｂｉ−Ａ）には、ｎ型半導体領域ＮＢＬが形成され、また、その主表面には、ベース領域Ｂが、また、その上部には、エミッタ領域Ｅが形成されている。このベース領域Ｂは、１５ｎｍ程度のｐ型のＳｉＧｅ（シリコンゲルマニウム）３ａと、３５ｎｍ程度の不純物を含有しないｉ型のＳｉＧｅ（シリコンゲルマニウム）３ｂとからなる。ベース領域Ｂの両端上には、ベース電極ＢＥが形成され、また、エミッタ領域Ｅ上には、エミッタ電極ＥＥが形成される。このエミッタ電極は、不純物を含有しない領域ＥＥｂと不純物を含有する領域ＥＥａとからなる。また、エミッタ電極ＥＥとベース電極ＢＥとは、絶縁膜１５により絶縁されている。なお、１１、１３および１７は、絶縁膜である。また、ベース領域Ｂの端部には、ベース電極ＢＥ中の不純物が拡散している。また、ｎ型半導体領域ＮＢＬは、コレクタ抵抗を下げるための領域であり、コレクタ電極ＣＥと電気的に接続されている。
【００９８】
もちろん、本実施の形態を初め、実施の形態１および２で説明したバイポーラＥＣＬ回路のベース領域をＳｉを用いて形成してもよい。
【００９９】
しかしながら、図２０に示すように、ベース領域にＳｉＧｅを用いると、低電流で高いｆＴが得られる。このｆＴとは、最大遮蔽周波数である。従って、ＳｉＧｅを用いた場合には、さらに周波数の高い信号、７０ＧＨｚ以上の信号を処理することができる。なお、図２０の縦軸は、ｆＴ（ＧＨｚ）、横軸は、単位面積当たりの電流Ｉｃ（Ａ／μｍ２）を示す。なお、例えば、「１．０Ｅ−０５」は、１．０×１０−５を示す。グラフ（ａ）は、ＳｉＧｅを用いた場合、グラフ（ｂ）は、Ｓｉのみで構成した場合である。
【０１００】
従って、ＳｉＧｅを用いた場合には、ＣＭＯＳ回路との特性差が大きくなり、本実施の形態を適用して好適である。
【０１０１】
特に、バイポーラＥＣＬ回路で処理可能な周波数が、ＣＭＯＳ回路で処理可能な周波数の２倍以上であるような場合は、本実施の形態を適用して効果が大きい。
【０１０２】
また、ｐ型の半導体基板１のＣＭＯＳ形成領域ＣＭＯＳ−Ａには、３．３Ｖで駆動されるＮＭＯＳ（ｎチャネル型ＭＩＳＦＥＴ）とＰＭＯＳ（ｐチャネル型ＭＩＳＦＥＴ）が形成される。また、１．８Ｖで駆動されるＮＭＯＳとＰＭＯＳが形成される。これらのＭＯＳは、深いｎ型半導体領域ＤＮＷＬ上に形成され、また、ＰＭＯＳは、ｎ型ウエル（ＮＷ、ＩＮＷ）上に、ＮＭＯＳは、ｐ型ウエル（ＰＷ、ＩＰＷ）上に形成される。これらのＭＯＳは、例えば、多結晶シリコン膜よりなるゲート電極Ｇとその両側の半導体基板中に形成されるソース、ドレイン領域ＳＤを有している。また、ゲート電極Ｇとソース、ドレイン領域ＳＤ上には、シリサイド膜Ｓが形成されている。
【０１０３】
また、抵抗素子形成領域（Ｒｅ−Ａ）には、素子分離２ａ上に形成された、例えば、多結晶シリコン膜よりなる導電性膜（５ａ、５ｂ）と、その上部のシリサイド膜Ｓよりなる。なお、図示はしないが、半導体基板中の不純物領域を用いて抵抗素子を形成することもできる。
【０１０４】
このように、図１８に示す素子を組み合わせて、例えば、図１１や図１２に示す回路を始め、ＤＥＭＵＸ回路（図７）やＭＵＸ回路（図８）等を形成することができる。
【０１０５】
このように、実施の形態１〜３は、４０Ｇｂｐｓや１０Ｇｂｐｓの高速光通信や高速テスタのように、高速なデータ処理と、信号の分周機能やデータの多重化・分割化を必要とし、バイポーラトランジスタとＭＩＳＦＥＴを混載したＩＣに用いて好適である。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
例えば、図７や図８においては、ＣＭＯＳ回路よりなる１：２ＤＥＭＵＸもしくは２：１ＭＵＸ回路を一段としたが、これらを複数段としてもよい。また、例えば、図７や図８においては、ＣＭＯＳ回路で処理する信号の周波数の境界を１．２５Ｇとしたが、ＣＭＯＳ回路の特性が向上すれば、さらに高い周波数の信号をＣＭＯＳ回路で処理できるのは言うまでもない。
【０１０８】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１０９】
周波数を低減もしくは増大する機能を有する回路を、バイポーラデバイスよりなる第１回路と、ＭＩＳＦＥＴデバイスよりなる第２回路とで構成し、バイポーラデバイスよりなる第１回路でしか処理できない周波数帯のみを第１回路で処理し、ＭＩＳＦＥＴデバイスよりなる第２回路で処理できる周波数帯は第２回路で処理することとしたので、回路の低消費電力化を図ることができる。また、回路の処理速度を向上させる等、その特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路（装置）を示すブロック図である。
【図２】本発明の実施の形態１である半導体集積回路（装置）を示すブロック図である。
【図３】本発明の実施の形態２である半導体集積回路（装置）を示すブロック図である。
【図４】本発明の実施の形態２である半導体集積回路（装置）を示すブロック図である。
【図５】本発明の実施の形態３である半導体集積回路（装置）を示すブロック図である。
【図６】本発明の実施の形態３である半導体集積回路（装置）を示すブロック図である。
【図７】本発明の実施の形態３の半導体集積回路（装置）の１：１６のＤＥＭＵＸ回路のブロック図の一例である。
【図８】本発明の実施の形態３の半導体集積回路（装置）の１６：１のＭＵＸ回路のブロック図の一例である。
【図９】本発明の実施の形態３の半導体集積回路（装置）の１：２ＤＥＭＵＸ回路図の一例である。
【図１０】本発明の実施の形態３の半導体集積回路（装置）を構成する２：１ＭＵＸ回路図の一例である。
【図１１】本発明の実施の形態３の半導体集積回路（装置）のフリップフロップ（ＦＦ）をＣＭＯＳ回路で構成した場合の回路図の一例である。
【図１２】本発明の実施の形態３の半導体集積回路（装置）のフリップフロップ（ＦＦ）およびセレクタ（ＳＥＬ）をバイポーラＥＣＬ回路で構成した場合の回路図の一例である。
【図１３】バイポーラＣＭＬＦＦとＣＭＯＳインバータＦＦの負荷容量と消費電力との関係を示すグラフである。
【図１４】本発明の実施の形態３の半導体集積回路（装置）のレベル変換回路の回路図の一例である。
【図１５】本発明の実施の形態３の半導体集積回路（装置）のレベル変換回路の回路図の一例である。
【図１６】レベル変換回路の入力信号と出力信号の振幅とレベルの関係を示す図である。
【図１７】本発明の実施の形態３の半導体集積回路（装置）のトランシーバＬＳＩのブロック図の一例である。
【図１８】本発明の実施の形態３の半導体集積回路（装置）を構成するバイポーラトランジスタおよびＭＩＳＦＥＴ等の構造の一例を示す基板の要部断面図である。
【図１９】本発明の実施の形態３の半導体集積回路（装置）を構成するバイポーラトランジスタの構造の一例を示す基板の要部断面図である。
【図２０】ベース領域にＳｉＧｅを用いた場合とＳｉを用いた場合の最大遮蔽周波数Ｔｆと単位面積当たりの電流Ｉｃとの関係を示すグラフである。
【符号の説明】
１０１、１１１　バイポーラＥＣＬ回路
１０３、１０９　レベル変換回路
１０５、１０７　ＣＭＯＳ回路
Ｄａｔａ１、Ｄａｔａ５　入力信号
Ｄａｔａ２〜Ｄａｔａ４　出力信号
Ｄａｔａ６〜Ｄａｔａ８　出力信号
ｆ１〜ｆ６　周波数
Ｈ１、Ｈ２　振幅
２０１、２１１　バイポーラＥＣＬ回路
２０３、２０９　レベル変換回路
２０５、２０７　ＣＭＯＳ回路
Ｄａｔａ５ａ〜Ｄａｔａ５ｄ　入力信号
Ｄａｔａ２ａ、Ｄａｔａ２ｂ　出力信号
Ｄａｔａ３ａ、Ｄａｔａ３ｂ　出力信号
Ｄａｔａ４ａ〜Ｄａｔａ４ｄ　出力信号
Ｄａｔａ６ａ、Ｄａｔａ６ｂ　出力信号
Ｄａｔａ７ａ、Ｄａｔａ７ｂ　出力信号
Ｃ１〜Ｃ４　クロック
３１３、３１５　分周器
７１１　バイポーラＥＣＬ回路により構成される１：２ＤＥＭＵＸ回路
７２１、７２２　バイポーラＥＣＬ回路により構成される１：２ＤＥＭＵＸ回路
７３１〜７３４　バイポーラＥＣＬ回路により構成される１：２ＤＥＭＵＸ回路
７４１〜７４８　ＣＭＯＳ回路により構成される１：２ＤＥＭＵＸ回路
７５１〜７５４　レベル変換回路
７６１〜７６３　バイポーラＥＣＬ回路により構成される１／２分周回路
７６４　ＣＭＯＳ回路により構成される１／２分周回路
ＦＦ　フリップフロップ回路
ＣＬＫ　クロック（クロック信号入力部）
ＳＥＬ　セレクタ
７７１、７９１、７９２　レベル変換回路
Ｄａｔａ　Ｉｎｐｕｔ　入力信号
Ｄａｔａ　Ｏｕｔｐｕｔ　出力信号
ＲＤＯ００〜ＲＤＯ１６　出力信号
８１１〜８１８　ＣＭＯＳ回路により構成される２：１ＭＵＸ回路
８２１〜８２４　バイポーラＥＣＬ回路により構成される２：１ＭＵＸ回路
８２１〜８２４　バイポーラＥＣＬ回路により構成される２：１ＭＵＸ回路
８３１、８３２　バイポーラＥＣＬ回路により構成される２：１ＭＵＸ回路
８４１　バイポーラＥＣＬ回路により構成される２：１ＭＵＸ回路
８６１〜８６３　バイポーラＥＣＬ回路により構成される１／２分周回路
８６４　ＣＭＯＳ回路により構成される１／２分周回路
８７１　レベル変換回路
ＩＮ、ＩＮ１、ＩＮ２　入力部
ＯＵＴ、ＯＵＴ１、ＯＵＴ２　出力部
Ｒｅｆ１、Ｒｅｆ２　リファレンス信号
Ｃｉ　電流制御信号
ＶＤＤ　第１電源電位
ＶＣＣ　第２電源電位
ＶＳＳ　基準電位
ＧＮＤ　接地電位
１　半導体基板
２ａ、２ｂ　素子分離
１１、１３、１５、１７　絶縁膜
Ｂ　ベース領域
３ａ　ｐ型のＳｉＧｅ
３ｂ　ｉ型のＳｉＧｅ
ＢＥ　ベース電極
Ｅ　エミッタ領域
ＥＥ　エミッタ電極
ＥＥａ　不純物を含有するエミッタ領域
ＥＥｂ　不純物を含有しないエミッタ領域
ＣＥ　コレクタ電極
ＮＢＬ　ｎ型半導体領域
ＮＷ、ＩＮＷ　ｎ型ウエル
ＰＷ　ＩＰＷ　ｐ型ウエル
ＤＮＷＬ　深いｎ型半導体領域
Ｇ　ゲート電極
ＳＤ　ソース、ドレイン領域
Ｓ　シリサイド膜
５ａ、５ｂ　導電性膜
ＮＭＯＳ　ｎチャネル型ＭＩＳＦＥＴ
ＰＭＯＳ　ｐチャネル型ＭＩＳＦＥＴ
Ｒｅ−Ａ　抵抗素子形成領域
ＣＭＯＳ−Ａ　ＣＭＯＳ形成領域
Ｂｉ−Ａ　バイポーラトランジスタ形成領域
ａ１、ａ２　制御信号入力部
ＣＤＲ　クロックデータリカバリ
ＭＵＸ　マックス回路
ＤＥＭＵＸ　デマックス回路
ＤＩＶ　分周器（分周回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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