(57)【要約】【課題】ゲートアレイ半導体装置を構成する基本セルの領域を圧縮し，搭載ゲート数向上，有効使用ゲート数向上を実現させることの可能なゲートアレイ半導体装置の基本セル，ゲートアレイ半導体装置，および，ゲートアレイ半導体装置のレイアウト方法を提供する。【解決手段】ゲートアレイ半導体装置の基本セル１００において，第１のＰチャネル型ＭＯＳトランジスタＰ１と，第１のＮチャネルＭＯＳトランジスタＮ１とは，第１のゲート１１を共有し，第２のＰチャネル型ＭＯＳトランジスタＰ２と，第２のＮチャネルＭＯＳトランジスタＮ２とは，第２のゲート１２を共有する。第１，第２のゲートは，長手方向に対して約４５°の折曲部１１ｂ，１１ｄ，１２ｂ，１２ｄを有することを特徴とする。論理を変えることなく，Ｘ方向およびＹ方向の集積化が図れる。【選択図】　図１
2004006514.tif 000002
【特許請求の範囲】
【請求項１】
ゲートアレイ半導体装置の基本セルであって，
第１，第２のＰチャネル型ＭＯＳトランジスタと，第１，第２のＮチャネル型ＭＯＳトランジスタとを備え，
前記第１のＰチャネル型ＭＯＳトランジスタと，前記第１のＮチャネルＭＯＳトランジスタとは，第１のゲートを共有，もしくは分離して配置し，
前記第２のＰチャネル型ＭＯＳトランジスタと，前記第２のＮチャネルＭＯＳトランジスタとは，第２のゲートを共有，もしくは分離して配置し，
前記第１，第２のゲートは，長手方向に対して約４５°の折曲部を有することを特徴とする，ゲートアレイ半導体装置の基本セル。
【請求項２】
前記第１のゲートは，順に，第１の直線部と，長手方向に対して前記第２のゲート側に約４５°折り曲がる第１の折曲部と，第２の直線部と，長手方向に対して前記第２のゲートとは反対側に約４５°折り曲がる第２の折曲部と，第３の直線部とを有し，
前記第２のゲートは，順に，第１の直線部と，長手方向に対して前記第１のゲート側に約４５°折り曲がる第１の折曲部と，第２の直線部と，長手方向に対して前記第１のゲートとは反対側に約４５°折り曲がる第２の折曲部と，第３の直線部とを有することを特徴とする，請求項１に記載のゲートアレイ半導体装置の基本セル。
【請求項３】
前記第１のゲートは，順に，第１の直線部と，長手方向に対して前記第２のゲートとは反対側に約４５°折り曲がる第１の折曲部と，第２の直線部と，長手方向に対して前記第２のゲート側に約４５°折り曲がる第２の折曲部と，第３の直線部とを有し，
前記第２のゲートは，順に，第１の直線部と，長手方向に対して前記第１のゲートとは反対側に約４５°折り曲がる第１の折曲部と，第２の直線部と，長手方向に対して前記第１のゲート側に約４５°折り曲がる第２の折曲部と，第３の直線部とを有することを特徴とする，請求項１に記載のゲートアレイ半導体装置の基本セル。
【請求項４】
前記第１，第２のゲート上コンタクト，前記第１，第２のチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタ上のコンタクトの一部は，前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタのグリッドから外して配置され，さらに該コンタクトに接続されたメタル引出線がグリッド上に配置されることを特徴とする，請求項１，２または３のいずれかに記載のゲートアレイ半導体装置の基本セル。
【請求項５】
前記第１，第２のゲート間，もしくは前記第１，第２のゲートのそれぞれの外側に，前記第１，第２のＰチャネル型ＭＯＳトランジスタの突き出し部，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタの突き出し部を設けたことを特徴とする，請求項１，２，３または４のいずれかに記載のゲートアレイ半導体装置の基本セル。
【請求項６】
請求項１，２，３，４または５のいずれかに記載の基本セルのうち少なくとも１以上の基本セルを連続して配置して構成したゲートアレイ半導体装置であって，
前記第１のゲートの上端，および，前記第２のゲートの下端に，ゲート上コンタクト設置領域を設けたことを特徴とする，ゲートアレイ半導体装置。
【請求項７】
ゲートアレイ半導体装置のレイアウト方法であって，
請求項１，２，３，４または５に記載の基本セルのうち少なくとも２以上の基本セルのレイアウトをライブラリとして作成しておき，所望のゲートアレイ半導体装置の構成を基に，前記ライブラリから最適な前記基本セルを選択してレイアウトすることを特徴とする，ゲートアレイ半導体装置のレイアウト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は，ゲートアレイ方式における半導体装置（ゲートアレイ半導体装置）の基本セルの構造，およびそのレイアウト方法に特徴を有する技術に関するものである。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）の微細化技術の向上に伴い，単位面積辺りに搭載されるゲート数，いわゆる集積度は，ムーアの法則に示される通り向上の一途を辿っている。しかしながら，微細化がサブミクロンスケール，さらにナノオーダーのスケールになるにつれ，配線方法，および半導体回路の電気的特性から，基本セルのレイアウトにおいてゲートのスケーリングに従わない箇所が生じる。このため，これらのレイアウト関する基本セル構造の精緻設計を実施しない限り，微細化向上に従った集積度向上が得られないといった問題が浮上している。
【０００３】
上記問題を解決する手法としては，例えば特開平１０−３３５６１２に示す手法が上げられる。本手法は，各ゲートセルの外側隅にウェル引出領域を配置し，電源バスも同様にゲートセルの外側に配置し，ウェル引出領域と電源バスを共有できるようにし，これにより反復される単一セル内のトランジスタの数を８から４に減らすことができるというものである。
【０００４】
また，例えば特開平８−２３０８２に示す手法においては，ゲートのレイアウトにおいて電源配線からトランジスタのソース・ドレイン領域に接続される配線を削減して配線経路を簡素化し，配線面積の増加を抑制して集積度向上を実現する。ここでは，ソース・ドレイン領域を，ゲート形状の上部に突出したレイアウトとすることにより，電源配線からの配線が不要になり，当該配線層が論理回路の配線経路を妨げることがなくなるため，配線の自由度が向上し，配線混雑が解消され，集積度が向上するというものである。
【０００５】
【発明が解決しようとする課題】
しかしながら，これらの手法は，レイアウト構造に工夫を施すことにより配線に必要な領域を削減して集積度向上を図るものであり，ゲートアレイを構成する素子（基本セル）そのもののサイズは変わっていなかった。
【０００６】
本発明は，従来のゲートアレイ半導体装置が有する上記問題点に鑑みてなされたものであり，本発明の主な目的は，ゲートアレイ半導体装置を構成する基本セルの領域を圧縮し，従来と比べて大幅な搭載ゲート数向上，有効使用ゲート数向上を実現させることの可能な，新規かつ改良されたゲートアレイ半導体装置の基本セル，ゲートアレイ半導体装置，および，ゲートアレイ半導体装置のレイアウト方法を提供することである。
【０００７】
【課題を解決するための手段】
上記課題を解決するため，本発明の第１の観点によれば，ゲートアレイ半導体装置の基本セルが提供される。本発明にかかるゲートアレイ半導体装置の基本セルは，第１，第２のＰチャネル型ＭＯＳトランジスタと，第１，第２のＮチャネル型ＭＯＳトランジスタとを備え，前記第１のＰチャネル型ＭＯＳトランジスタと，前記第１のＮチャネルＭＯＳトランジスタとは，第１のゲートを共有，もしくは分離して配置し，前記第２のＰチャネル型ＭＯＳトランジスタと，前記第２のＮチャネルＭＯＳトランジスタとは，第２のゲートを共有，もしくは分離して配置し，前記第１，第２のゲートは，長手方向に対して約４５°の折曲部を有することを特徴とする。
【０００８】
第１，第２のゲートの具体的な構成として，以下の２つの構成例があげられる。
（ａ）第１，第２のゲートの第１の構成例
前記第１のゲートは，順に，第１の直線部と，長手方向に対して前記第２のゲート側に約４５°折り曲がる第１の折曲部と，第２の直線部と，長手方向に対して前記第２のゲートとは反対側に約４５°折り曲がる第２の折曲部と，第３の直線部とを有し，前記第２のゲートは，順に，第１の直線部と，長手方向に対して前記第１のゲート側に約４５°折り曲がる第１の折曲部と，第２の直線部と，長手方向に対して前記第１のゲートとは反対側に約４５°折り曲がる第２の折曲部と，第３の直線部とを有する。
【０００９】
（ｂ）第１，第２のゲートの第２の構成例
前記第１のゲートは，順に，第１の直線部と，長手方向に対して前記第２のゲートとは反対側に約４５°折り曲がる第１の折曲部と，第２の直線部と，長手方向に対して前記第２のゲート側に約４５°折り曲がる第２の折曲部と，第３の直線部とを有し，前記第２のゲートは，順に，第１の直線部と，長手方向に対して前記第１のゲートとは反対側に約４５°折り曲がる第１の折曲部と，第２の直線部と，長手方向に対して前記第１のゲート側に約４５°折り曲がる第２の折曲部と，第３の直線部とを有する。
【００１０】
また，前記第１，第２のゲート上コンタクト，前記第１，第２のチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタ上のコンタクトの一部は，前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタのグリッドから外して配置され，さらに該コンタクトに接続されたメタル引出線がグリッド上に配置されるようにしてもよい。
【００１１】
また，前記第１，第２のゲート間，もしくは前記第１，第２のゲートのそれぞれの外側に，前記第１，第２のＰチャネル型ＭＯＳトランジスタの突き出し部，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタの突き出し部を設けるようにしてもよい。
【００１２】
また，上記課題を解決するため，本発明の第２の観点によれば，上記本発明の第１の観点にかかるゲートアレイ半導体装置の基本セルのうち少なくとも１以上の基本セルを連続して配置して構成したゲートアレイ半導体装置が提供される。本発明にかかるゲートアレイ半導体装置は，前記第１のゲートの上端，および，前記第２のゲートの下端に，ゲート上コンタクト設置領域を設けたことを特徴とする。
【００１３】
また，上記課題を解決するため，本発明の第３の観点によれば，ゲートアレイ半導体装置のレイアウト方法が提供される。本発明にかかるゲートアレイ半導体装置のレイアウト方法は，上記本発明の第１の観点にかかるゲートアレイ半導体装置の基本セルのうち少なくとも２以上の基本セルのレイアウトをライブラリとして作成しておき，所望のゲートアレイ半導体装置の構成を基に，前記ライブラリから最適な前記基本セルを選択してレイアウトすることを特徴とする。
【００１４】
【発明の実施の形態】
以下に添付図面を参照しながら，本発明にかかるゲートアレイ半導体装置の基本セル，ゲートアレイ半導体装置，および，ゲートアレイ半導体装置のレイアウト方法の好適な実施の形態について詳細に説明する。なお，本明細書および図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
【００１５】
（第１の実施の形態）
図１は，第１の実施の形態にかかるゲートアレイ半導体装置の基本セルを示す説明図である。基本セル１００は，図１に示したように，ＰＭＯＳアクティブ２，および，ＮＭＯＳアクティブ３上に，ポリシリコンからなる第１，第２のゲート１１，１２が配置されている。ＰＭＯＳアクティブ２の部分ではＰＭＯＳトランジスタＰ１，Ｐ２を形成し，ＮＭＯＳアクティブ３の部分ではＮＭＯＳトランジスタＮ１，Ｎ２を形成している。図中，ＰＭＯＳアクティブ２の周囲の点線は，ＰＭＯＳトランジスタＰ１，Ｐ２のＰ＋を形成するＰインプラレイヤを示している。
【００１６】
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１は第１のゲート１１を共有し，また，ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２は第２のゲート１２を共有している。第１，第２のゲート１１，１２は，Ｙ方向（長手方向，紙面上下方向）に対して約４５°の折曲部（ベンド）を有することを特徴としている。
【００１７】
すなわち，本実施の形態では，第１のゲート１１は，上部から順に，第１の直線部１１ａと，第２のゲート１２側に約４５°折り曲がる第１の折曲部１１ｂと，第２の直線部１１ｃと，第２のゲート１２とは反対側に約４５°折り曲がる第２の折曲部１１ｄと，第３の直線部１１ｅを有している。また，第２のゲート１２は，上部から順に，第１の直線部１２ａと，第１のゲート１１側に約４５°折り曲がる第１の折曲部１２ｂと，第２の直線部１２ｃと，第１のゲート１１とは反対側に約４５°折り曲がる第２の折曲部１２ｄと，第３の直線部１２ｅを有している。
【００１８】
ここではインバータ論理回路のレイアウトを例にとり，電源配線４がＰＭＯＳアクティブ２上（ソース側）に配線，およびコンタクトを経由して，接続される。また，ＧＮＤ配線５がＮＭＯＳアクティブ上３（ソース側）に，配線，およびコンタクトを経由して接続される。また，ＰＭＯＳアクティブ２，ＮＭＯＳアクティブ３それぞれのドレイン側領域は，配線，およびコンタクトを介して接続され，インバータ論理回路を形成している。未説明の符号６は，基本セルのグリッド（Ｇｒｉｄ）を示す。ここでグリッドはゲートアレイ上の配置配線における配線引出点であり，第１の実施の形態ではＸ方向（短手方向，図中左右方向）に３グリッド，Ｙ方向（長手方向，図中上下方向）に１０グリッドとしている。なお，本実施の形態では，グリッド構成が３×１０のものを例として説明するが，本発明はこれに限定されない。
【００１９】
第１の実施の形態において，インバータ機能を例にとり動作を示す。
第１のゲート１１に信号“Ｌ”から“Ｈ”が入力された場合において，ＰＭＯＳトランジスタＰ１はオフ，ＮＭＯＳトランジスタＮ１はオンとなる。このとき，ドレイン側の“Ｈ”電位からＮＭＯＳトランジスタＮ１上の第１のゲート１１を通って電流がＧＮＤ配線５に流れ込み，ドレイン側の電位は“Ｈ”から“Ｌ”となる。なお，ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２は結線されてないため，フローティングとなり，ゲート１２に信号を印可しても動作はしない。
【００２０】
一方，第１，第２のゲート１１，１２に信号“Ｈ”から“Ｌ”が入力された場合において，ＰＭＯＳトランジスタＰ１はオン，ＮＭＯＳトランジスタＮ１はオフとなる。なお，Ｐ２，Ｎ２はフローティングであり，動作しない。このとき，電源配線４からＰＭＯＳトランジスタＰ１，Ｐ２上の第１の折曲部１１ｂ，１２ｂを通って電流がドレイン側に流れ込み，ドレイン側の電位は“Ｌ”から“Ｈ”となる。
【００２１】
（第１の実施の形態の効果）
以上のように，本実施の形態によれば，折曲部１１ｂ，１１ｄ，１２ｂ，１２ｄを有する第１，第２のゲート１１，１２を使用した場合でも，ゲートが直線形状である従来のストレートゲート型ゲートアレイ半導体装置と同様の論理が得られる。
【００２２】
また，図２に示したように，Ｘ方向の集積化が図れる。すなわち，通常の構成の場合，Ｘ方向の最小グリッドは，設計ルールに従えば，
ａ：ゲート−ゲート間隔
ｂ：ゲート長
ｃ：ゲート−コンタクト間隔
ｄ：コンタクト径
とした場合に，
（ｂ）従来例：１グリッド＝ｂ＋２×ｃ＋ｄとなるが，（ａ）本実施の形態のゲートを用いた場合，１グリッド＝ａ／２＋ｂ＋ｃ＋ｄ／２となる。この差としては，
“（ｂ）従来例１グリッド”−“（ａ）第１の実施の形態１グリッド”＝（ｂ＋２ｃ＋ｄ）−（ａ／２＋ｂ＋ｃ＋ｄ／２）＝ｃ＋ｄ／２−ａ／２
であり，通常，ａ：ゲート−ゲート間隔≒ｃ：ゲート−コンタクト間隔であるため，ｃ／２＋ｄ／２縮小される。
【００２３】
またＹ方向に関しても，必要な駆動力を得るためのゲート幅に対して，従来例では該当ゲート幅分縦方向長さが必要であるが，折曲部を有するゲートを使用することにより，図３に示したように，折曲部は直線部分に対してゲート幅が√２倍（約１．４倍）大きくなる。したがって，同じゲート幅を得るのに必要なＹ方向のアクティブ領城を小さくすることができる。図３の例では，（ａ）従来の直線ゲート長Ｗ＝Ｗａ＋Ｗｂ＋Ｗｃ＝Ｗａｃに対し，（ｂ）本実施の形態にかかる折曲部を有するゲート長Ｗ＝Ｗａ＋１．４×Ｗｂ＋Ｗｃ＞Ｗａｃである。また，逆に言えば，Ｙ方向のアクティブ領域を変更しなければ，従来例より大きな駆動力を得ることができる。
【００２４】
これらＸ／Ｙ方向のグリッドの圧縮により，ゲートアレイの搭載ゲート数向上が得られ，配置配線最適化だけによる場合に比べさらなる集積度向上が得られる。発明者の知見によれば，直線形状のゲートを用いた場合に比べ，約１．７倍の集積度向上結果が得られた。また，遅延時間についても，基本セル単体であれば１％未満であり，基本セルに対する負荷が大きい場合でも５％程度であり，無視できる程度である。また，面積については，約１２％の低減となっている。
【００２５】
（第２の実施の形態）
図４は，第２の実施の形態にかかるゲートアレイ半導体装置の基本セルを示す説明図である。基本セル２００は，図１に示したように，第１の実施の形態における基本セル１００に対して，コンタクト７１〜７３がＰＭＯＳトランジスタＰ１，Ｐ２上，およびＮＭＯＳトランジスタＮ１，Ｎ２上にグリッド６から外れて配置されている。コンタクト７１〜７３は，第１配線８１〜８３に接続され，第１配線８１〜８３は，各々グリッド６上に配線が引かれた場合に，接触する場合の接続幅や，隣接配線との間隔，等の設計ルール違反を起こさないようにレイアウトされている。
【００２６】
外部からの第１配線８１〜８３および第２配線９１〜９３は，図４に示したように，すべてグリッド６上で配線される。本実施の形態においては，これら外部からの第１配線８１〜８３および第２配線９１〜９３への接続は，以下のようになっている。Ｘ方向からの第２配線９１に対しては，第１スルーホールを介して引出第１配線８１と接続され，引出第１配線８１からコンタクト７１を介してＰＭＯＳトランジスタＰ１，Ｐ２に接続される。また，Ｘ方向からの第２配線９２に対しては，引出第１配線８２と接続され，引出第１配線８２からコンタクト７２を介してＰＭＯＳトランジスタＰ１，Ｐ２に接続される。また，例えば，Ｙ方向からの第２配線９３に対しては，引出第１配線８３と接続され，引出第１配線８３からコンタクト７３を介してゲ一ト１１へ接続される。
【００２７】
（第２の実施の形態の効果）
図５に第２の実施の形態の説明図を示す。従来，ＰＭＯＳトランジスタＰ１，Ｐ２，および，ＮＭＯＳトランジスタＮ１，Ｎ２上に配置されるコンタクトは，通常，図５（ａ）に示すようにグリッド６上に配置されてきた。この場合，最小面積でコンタクト上の引き出し配線の形成が可能になり，外部との接続も容易であった。しかしながら，第１の実施の形態のように折曲部を有するゲートを使用した場合や，集積度向上のための基本セル面積縮小を実現する場合には，グリッド６上にコンタクトを配置すると設計ルール達反を起こしてしまう。
【００２８】
このように図５（ａ）では，コンタクトとアクティブエッジの余裕違反，また，折曲部を有するゲートに関してはゲート−コンタクト間隔違反となる。この点，本実施の形態を適用することにより，図５（ｂ）に示すように面積縮小された基本セルレイアウトにおいても，設計ルール違反を起こさないレイアウト配置が可能になり，さらに面積縮小化から集積度向上されるといった効果が得られる。
【００２９】
また，コンタクトからの引出配線は，グリッド６に配線が引かれた場合にレイアウト上の基準達反が起きないように作図されていれば問題ない。引き出し線をグリッド上に配置すれば，外部からの接続に関しては従来と変化がないため，従来のレイアウトシステムヘの適用が容易になるといった追加効果を得られる。
【００３０】
（第３の実施の形態）
図６は，第３の実施の形態にかかるゲートアレイ半導体装置の基本セルを示す説明図である。基本セル３００は，図６に示したように，図１に示した基本セル１００，図４に示した基本セル２００に対して，ＰＭＯＳアクティブ２からの突き出し部２０が第１，第２のゲート１１，１２間，およびグリッド６を含むように配置されている。また，ＮＭＯＳアクティブ３からの突き出し部２１が第１，第２のゲート１１，１２間，およびグリッド６を含むように配置されている。
【００３１】
図６にて，グリッド６を含む突き出し部２０，２１をレイアウトすることにより，配線の自由度が高くなる。例えば，電源配線が，ＰＭＯＳトランジスタＰ１，Ｐ２上の突き出し部２０に接続され，第１，第２のゲート１１，１２に対してソースとして電位が供給される。
【００３２】
また，突き出し部２１に関しても，突き出し部２０と同様に，ＧＮＤ配線からの接続が可能である。さらに，外部配線から第２配線９２がゲート，およびドレインに接続される場合，突き出し部２１でのグリッドにて第１スルーホール１０を介して一度突き出し部で第１配線に落とされ，この第１配線が，第１配線による引出配線８からコンタクト７を経由して，第２のゲート１２へ入力される。これは第１のゲート１１へ適用する場合も同様である。一方で突き出し部２１においては同様に引出配線８からコンタクト７を経由してＮＭＯＳトランジスタＮ１，Ｎ２のドレイン領域へ接続される。これはＰチャネル型トランジスタＰ１，Ｐ２の突き出し部２０についても同様である。
【００３３】
（第３の実施の形態の効果）
このように，第１，第２のゲート１１，１２間に突き出し部２０，２１を配置した場合，電源からの引き出し線，およびゲート／ドレイン共有接続に関する使用グリッド数が低減できるという効果が得られる。特に，折曲部を有するゲートを使用した場合，折曲部に関する設計ルールから，有効率使用グリッドが直線ゲートの場合に比べて高集積化された分だけ犠牲になっているため，基本セル内配線において非常に有効な手段となり，集積化が図れる。
【００３４】
また，図６に示すように，突き出し部，および引出線を用いた場合，Ｘ方向のグリッドが全く使用されないケースが生じるため，外部からの第１配線を使用した接続配線９１，９３がそのまま通過して配線することも可能になる。したがって，配線可能な領域が増えるため，集積度向上に見合った有効使用ゲート数の向上が得られるといったメリットがある。
【００３５】
（第４の実施の形態）
図７は，第４の実施の形態にかかるゲートアレイの基本セルを構成するレイアウト図である。基本セル４００は，図１に示した基本セル１００に対して，第１，第２のゲート１１，１２の折曲部が左右反転になるようにしてレイアウトされ，各トランジスタ上に配置されている。
【００３６】
すなわち，本実施の形態では，第１のゲート１１は，上部から順に，第１の直線部１１ａと，第２のゲート１２とは反対側に約４５°折り曲がる第１の折曲部１１ｂと，第２の直線部１１ｃと，第２のゲート１２側に約４５°折り曲がる第２の折曲部１１ｄと，第３の直線部１１ｅを有している。また，第２のゲート１２は，上部から順に，第１の直線部１２ａと，第１のゲート１１とは反対側に約４５°折り曲がる第１の折曲部１２ｂと，第２の直線部１２ｃと，第１のゲート１１側に約４５°折り曲がる第２の折曲部１２ｄと，第３の直線部１２ｅを有している。
【００３７】
また，突き出し部２０，２１は，第１の実施の形態で中央配置していたのに対して，第１，第２のゲ一ト１１，１２と領域が重複しないように，左右端配置としている。
【００３８】
本実施の形態では，第１〜第３の実施の形態と比較して，折曲部が逆に配置されていること，および，突き出し部の配置が異なるほかは，同じ構成をとる。ただし，突き出し部が第１〜第３の実施の形態に対して，ＰＭＯＳトランジスタ，およびＮＭＯＳトランジスタそれぞれ２箇所ずつ取れること，およびＰＭＯＳ／ＮＭＯＳのドレイン接続が中央の配線から最小配線で配線できる。
【００３９】
（第４の実施の形態の効果）
以上のように，本実施の形態によれば，ゲートの折曲部の形状の向きを変えることにより，突き出し部２０，２１の配置が多く取れることから，電源／ＧＮＤ接続を多用するセルにおいては，使用グリッド数，および使用配線数を最小にすることが出来，配線効率を向上でき，ひいては集積度，および有効使用ゲート数を増加させることができるといった効果がある。
【００４０】
図８は，第３の実施の形態によるＮＯＲゲートのレイアウト，および，第４の実施の形態によるＮＯＲゲートによるレイアウトを示す説明図である。ＮＯＲゲートについては，第３の実施の形態によるレイアウトでは，外部からの通過グリッド数が１である。対して第４の実施の形態によるレイアウトでは，外部からの通過グリッド数が０であり，ＮＯＲゲートの構成については，第４の実施の形態に関しては不向きであり，第３の実施の形態の方が大きい効果が得られる。
【００４１】
これに対し，図９は，第３の実施の形態によるＮＡＮＤゲートのレイアウト，および，第４の実施の形態によるＮＡＮＤゲートによるレイアウトを示す説明図である。ＮＡＮＤゲートについては，第３の実施の形態による通過数が２に対して，第４の実施の形態に対しては通過数が３となり，しかもＮＭＯＳトランジスタ部の通過数が得られるため，ＮＡＮＤを多用するチップレイアウトについては，第４の実施の形態の方が，配置配線効率がよく，使用ゲート数が増加するため，結果として集積度向上の効果が得られる。
【００４２】
（第５の実施の形態）
図１０は，第５の実施の形態にかかるゲートアレイ半導体装置のレイアウト図である。本実施の形態では，半導体装置５００は，上記第１〜第４の実施の形態で示した折曲部を有するゲートを含む基本セルを連続配置し，ゲートと第１配線とのコンタクトを配置する領域（ゲート上コンタクト設置領域）１３を上下端に交互に設置する構成としている。図１０の例では，第１のゲート１１の下端，および，第２のゲート１２の上端にそれぞれゲート上コンタクト設置領域１３を設けている。本発明はこれに限定されるものではなく，第１のゲート１１の上端，および，第２のゲート１２の下端にそれぞれゲート上コンタクト設置領域１３を設けるようにしてもよい。
【００４３】
（第５の実施の形態の効果）
図１１は，第１の実施の形態の基本セル１００で構成したゲートアレイ半導体装置であり，ゲート上コンタクト接地領域を，各ゲートの上下端にそれぞれ設けている。これに比べて，図１０に示した本実施の形態では，基本セルの配置に間隔がない分，Ｘ方向の集積化が図れる。
【００４４】
（第６の実施の形態）
図１２，図１３は，第６の実施の形態に関するフローチャートである。第１〜３の実施の形態，および第４の実施の形態に関する基本セルにつき，ＮＯＲ型，ＮＡＮＤ型で配線効率が変わることから，上記実施の形態を各々選択してセルレイアウトするＣＡＤ（コンピュータ支援設計：Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）システムである。
【００４５】
予め，第１〜第３の実施の形態，および第４の実施の形態における基本セルにて，使用セルのレイアウトをライブラリとして作成しておく。図１２の場合では，ステップＳ１１のネットリスト（ｎｅｔｌｉｓｔ）検素で，どちらのセルタイプが多いか判断し，ステップＳ１２にて実施の形態どちらの基本セルを用いたゲートアレイにするか判断し，ステップＳ１３，ステップＳ１４でチップレイアウトする。
【００４６】
図１３の場合もほぼ同様であるが，図１２の場合ではいずれかの実施の形態による基本セルを前面配置するのに対して，こちらはどちらも混在してレイアウトする。ステップＳ２ｌのネットリスト検索で，どちらのセルの使用率が高いか判断し，ステップＳ２２にて実施の形態どちらの基本セルを用いたゲートアレイにするか判断し，ステップＳ２３，ステップＳ２４でチップレイアウトする。そして，ステップＳ２５ですべての基本セルの配置が終了したかを判断し，配置が終了した時点でフローを終了する。
【００４７】
（第６の実施の形態の効果）
本実施の形態によれば，集積度が高い基本セルに対して，同様に配置配線効率を高めるためのＣＡＤシステムであり，既存セルのＮＡＮＤセル情報，およびＮＯＲ情報から適切な基本セル構造を選択することにより，短納期で集積度，使用ゲート数が高く，低面積化できるチップレイアウトを実現するため，コスト低減への効果が得られる。
【００４８】
以上，添付図面を参照しながら本発明にかかるゲートアレイ半導体装置の基本セル，ゲートアレイ半導体装置，および，ゲートアレイ半導体装置のレイアウト方法の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【００４９】
例えば，図１を参照しながら説明した第１の実施の形態では，ＰＭＯＳトランジスタＰ１と，ＮＭＯＳトランジスタＮ１とは，第１のゲート１１を共有し，ＰＭＯＳトランジスタＰ２と，ＮＭＯＳトランジスタＮ２とは，第２のゲート１２を共有する場合について説明したが，本発明はこれに限定されない。例えば，図１４に示した基本セル１００’のように，ＰＭＯＳトランジスタＰ１と，ＮＭＯＳトランジスタＮ１とは，第１のゲート１１を分離して配置し，ＰＭＯＳトランジスタＰ２と，ＮＭＯＳトランジスタＮ１とは，第２のゲート１２を分離して配置するようにしてもよい。
【００５０】
【発明の効果】
以上説明したように，本発明によれば，ゲートアレイ半導体装置を構成する基本セルの領域を圧縮し，従来と比べて大幅な搭載ゲート数向上，有効使用ゲート数向上を実現させることが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態にかかる基本セルの説明図である。
【図２】Ｘ方向の集積化を示す説明図であり，（ａ）は図１の基本セルの場合であり，（ｂ）は従来の基本セルの場合を示している。
【図３】Ｙ方向の集積化を示す説明図であり，（ａ）は従来の基本セルの場合であり，（ｂ）は図１の基本セルの場合を示している。
【図４】第２の実施の形態にかかる基本セルの説明図である。
【図５】コンタクトの配置例を示す説明図であり，（ａ）はグリッド上に配置した場合であり，（ｂ）はグリッド外に配置した場合を示している。
【図６】第３の実施の形態にかかる基本セルの説明図である。
【図７】第４の実施の形態にかかる基本セルの説明図である。
【図８】ＮＯＲレイアウトの説明図であり，（ａ）は第３の実施の形態の基本セルを用いた場合であり，（ｂ）は第４の実施の形態の基本セルを用いた場合を示している。
【図９】ＮＡＮＤレイアウトの説明図であり，（ａ）は第３の実施の形態の基本セルを用いた場合であり，（ｂ）は第４の実施の形態の基本セルを用いた場合を示している。
【図１０】第５の実施の形態にかかるゲートアレイ半導体装置の説明図である。
【図１１】図１０の半導体装置のＸ方向の集積化を示す説明図である。
【図１２】第６の実施の形態にかかるレイアウト方法の説明図である。
【図１３】第６の実施の形態にかかるレイアウト方法の説明図である。
【図１４】第１の実施の形態にかかる基本セルの応用例を示す説明図である。
【符号の説明】
２　ＰＭＯＳアクティブ
２ａ　Ｐインプラレイヤ
３　ＮＭＯＳアクティブ
４　電源（ＶＤＤ）配線
５　ＧＮＤ配線
６　グリッド
１１　第１のゲート（ポリシリコン）
１１ａ　第１の直線部
１１ｂ　第１の折曲部
１１ｃ　第２の直線部
１１ｄ　第２の折曲部
１１ｅ　第３の直線部
１２　第２のゲート（ポリシリコン）
１２ａ　第１の直線部
１２ｂ　第１の折曲部
１２ｃ　第２の直線部
１２ｄ　第２の折曲部
１２ｅ　第３の直線部
Ｐ１，Ｐ２　ＰＭＯＳトランジスタ
Ｎ１，Ｎ２　ＮＭＯＳトランジスタ
１００　基本セル
【図１】
2004006514.tif 000003
【図２】
2004006514.tif 000004
【図３】
2004006514.tif 000005
【図４】
2004006514.tif 000006
【図５】
2004006514.tif 000007
【図６】
2004006514.tif 000008
【図７】
2004006514.tif 000009
【図８】
2004006514.tif 000010
【図９】
2004006514.tif 000011
【図１０】
2004006514.tif 000012
【図１１】
2004006514.tif 000013
【図１２】
2004006514.tif 000014
【図１３】
2004006514.tif 000015
【図１４】
2004006514.tif 000016