(57)【要約】【課題】電極パット数を増やすことなく多数の測定用素子の測定が可能なＴＥＧを備えた半導体装置を提供する。【解決手段】複数の測定用素子（１２、１３、２３）とこれら測定用素子の端子に接続される複数の電極パット（１、２、３）とが形成され、電極パットに測定用プローブ針を接触させることにより測定用素子の基本特性が評価される半導体装置であって、電極パット（１、２、３）は、電気的に絶縁された複数のブロックに分割され、各ブロックには測定用素子の端子が接続され、測定用プローブ針を電極パットに接触させたときに測定用プローブ針がその電極パット内のいずれのブロックとも導通するように各ブロックを配置する。【選択図】  図１
2004207614.tif 000002
【特許請求の範囲】
【請求項１】
基板上に複数の測定用素子とこれらの測定用素子の端子に接続される複数の電極パットとが形成され、電極パットに測定用プローブ針を接触させることにより測定用素子の基本特性が評価される半導体装置であって、
電極パットは、電気的に絶縁された複数のブロックに分割され、各ブロックには測定用素子の端子が接続され、測定用プローブ針を電極パットに接触させたときに測定用プローブ針がその電極パット内のいずれのブロックとも導通するように各ブロックが配置されることを特徴とする半導体装置。
【請求項２】
電極パットの各ブロックは櫛型パターン形状であり、櫛型パターンの線幅およびパターン間隔は、プローブ針を接触させたときにプローブ針がいずれのブロックのパターンにも接触できるように規定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板上に複数の測定用素子とこれらの測定用素子の端子に接続される複数の電極パットとが形成され、電極パットに測定用プローブ針を接触させることにより測定用素子の基本特性が評価される半導体装置であって、
電極パットは、絶縁層を挟んだ上部電極と下部電極とから構成され、上部電極と下部電極とがそれぞれ電気的に絶縁された複数のブロックに分割され、下部電極の各ブロックには測定用素子の端子が接続され、下部電極の1つのブロックと上部電極の１つのブロックとが対となるように電気的に接続され、上部電極は基本特性測定用プローブ針を接触させたときにいずれのブロックとも導通するように各ブロックが配置されることを特徴とする半導体装置。
【請求項４】
上部電極は、多数の細線がスリット状に並んだ電極パターンからなり、上部電極を構成する各細線は、並んだ順に下部電極の異なるブロックと次々に接続されて下部電極のブロックと細線とが周期的に接続され、下部電極の１つのブロックに接続される複数の細線群がこの下部電極のブロックと対となる上部電極のブロックを構成し、さらに上部電極の各細線の線幅およびスリット幅は測定用プローブ針を接触させたときにいずれのブロックとも導通可能となるように規定されることを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は基板上に製造プロセス評価用ＴＥＧパターンが形成される半導体装置に関し、さらに詳細にはプロセス評価のための基本特性測定用素子とこの測定用素子に特性評価装置の評価用プローブ針を電気接続するための電極パットとが形成される半導体装置に関する。
【０００２】
【従来技術】
プロセス評価のため、ＬＳＩなどが形成されるウエハなどの基板上に複数の基本特性測定用の基本素子（たとえばトランジスタ、ＭＯＳ、抵抗、配線などであり、これらを測定用素子という）を配置したＴＥＧ（Test Element Group）を形成し、測定用素子の端子に電気接続された電極パットにプローブ針を接触させ、電圧または電流を印加したときの電気的応答から測定用素子の電気特性の測定を行うようにした半導体装置が用いられている。
【０００３】
図５は、半導体装置に用いられる一般的なＴＥＧのパターン形状であり、図に示すように素子１２、１３、１４の各々の端子に独立の電極パット１〜４を設け、各素子の各端子に対応する電極パットに測定用プローブ針を接触させることで対応する素子の電気特性の測定を行うようにしている。
【０００４】
近年のデバイスの微細化及びプロセスの複雑化に伴い、プロセス評価項目が増大している。これに伴い、ＴＥＧ内の測定用素子（基本素子）数が増大し、ひいてはＴＥＧ面積の増大へとつながっている。
そこで、ＴＥＧの集積度向上を目的として電極パットを複数の測定用素子で共有化するような手法も提案されている（たとえば特許文献１参照）。しかしこの方法により所望の測定用素子を測定するにはレーザービームでトリミングを行うことが必須となり、測定に至る工数が必要である。
【特許文献１】
特開昭５８−１３８０６４号公報
【０００５】
【発明が解決しようとする課題】
上述したように、ＴＥＧ内の測定用素子数が増大し、ＴＥＧ面積が増大する傾向にある。すなわち、ＴＥＧでは測定素子数と電極パット数とが比例関係にあるため、ＴＥＧ内の基本素子数が増大すると、単純にＴＥＧ面積が増大し、製造コスト上や製造プロセス上の大きな問題となる。
そのため、電極パットはできるだけ微細化する必要があるが、電極パット面積はプローブ針を確実に接触しなければならないという制約により、ＴＥＧとともに基板上に形成されるＬＳＩ本体の半導体素子ほど微細化が進まない。
このようなＴＥＧ面積増大の問題を解決するために、上述したようにレーザトリミングを行い所望の素子を選択して測定する方法が提案されているが、この方法ではＴＥＧ上に構成した全ての基本素子を測定することはできない。
【０００６】
そこで、本発明はＴＥＧの電極パット数を増大することなく、電極パットの占有面積をできるだけ抑えるようにした構造のＴＥＧを備え、しかも、全ての測定用素子の測定が可能な半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するためになされた本発明の半導体装置は、基板上に複数の測定用素子とこれらの測定用素子の端子に接続される複数の電極パットとが形成され、電極パットに測定用プローブ針を接触させることにより測定用素子の基本特性が評価される半導体装置であって、電極パットは、電気的に絶縁された複数のブロックに分割され、各ブロックには測定用素子の端子が接続され、測定用プローブ針を電極パットに接触させたときに測定用プローブ針がその電極パット内のいずれのブロックとも導通するように各ブロックが配置されるようにしている。
【０００８】
この半導体装置では、基板上に測定用素子と電極パットとが形成される。電極パットは複数のブロックに分割されており、各ブロックは測定用素子の端子に接続され、そして、各ブロックは測定用プローブ針を接触させたときにすべてのブロックが測定用プローブ針と導通するように配置されている。したがって、プローブ針で電極パットを触れることにより、その触れた電極パット内の各ブロックのいずれかと接続している端子はプローブ針と電気的に接続されるようになる。一方、プローブ針に触れていない電極パットは、電極パット部分で各ブロックが電気的に絶縁された状態となるので、たとえ何らかの測定用素子がこの電極パットに接続されていたとしても電極パット部分で完全に絶縁されることとなり、プローブ針に触れていない電極パットを介して迂回的に電気接続されることはない。
【０００９】
上記半導体装置の基板には、主にＬＳＩチップなどの開発に用いられるシリコンウェハなどの半導体基板が用いられるが、集積回路が形成されるものであればこれに限られない。
測定用素子としては、トランジスタ、ＭＯＳ、抵抗素子、配線、電極をはじめＬＳＩなどの形成に関係するあらゆる要素が対象となりうる。
電極パットは導電性の優れたメタル材料を用いるのが好ましい。
【００１０】
測定用プローブ針は、特性評価装置に付設されたものを用いるのが好ましい。ただし、ブロック数の増加に伴い、電極パット面積との関係上支障のない範囲で、針先を太くしたプローブ針を用いて確実にすべてのブロックと電気的な接続を行えるようにしてもよい。
【００１１】
電極パットの各ブロックが櫛型パターン形状であり、パターンの線幅およびパターン間隔は、プローブ針先端を接触させたときにいずれのブロックのパターンにも接触できるように規定されてもよい。
これにより、プローブ針の先端を電極パットの任意の位置に接触させたとき櫛型パターンを形成するいずれかの櫛の歯のひとつとプローブ針とが接触するようになる。
【００１２】
また、上記課題を解決するためになされた本発明の他の半導体装置は、基板上に複数の測定用素子とこれらの測定用素子の端子に接続される複数の電極パットとが形成され、電極パットに測定用プローブ針を接触させることにより測定用素子の基本特性が評価される半導体装置であって、電極パットは、絶縁層を挟んだ上部電極と下部電極とから構成され、上部電極と下部電極とがそれぞれ電気的に絶縁された複数のブロックに分割され、下部電極の各ブロックには測定用素子の端子が接続され、下部電極の1つのブロックと上部電極の１つのブロックとが対となるように電気的に接続され、上部電極は基本特性測定用プローブ針を接触させたときにいずれのブロックとも導通するように各ブロックが配置されるようにしている。
【００１３】
これによれば、測定用素子の１つの端子は下部電極の１つのブロックに接続され、そのブロックと接続される１つの上部電極に電気的に接続される。上部電極は測定用プローブ針を接触させたときにいずれのブロックとも導通するように各ブロックが配置されているので当該測定用端子はプローブ針と接続される。
一方、プローブ針が接触されていない電極パットは上部電極にて絶縁されている。したがって、たとえ測定用素子が下部電極に接続されていたとしても上部電極部分で完全に絶縁されることとなり、プローブ針に触れていない電極パットを介して迂回的して電気接続がなされることはない。
【００１４】
ここで上部電極は、多数の細線がスリット状に並んだ電極パターンからなり、上部電極を構成する各細線は、並んだ順に下部電極の異なるブロックと次々に接続されて下部電極のブロックと細線とが周期的に接続され、下部電極の１つのブロックに接続される複数の細線群がこの下部電極のブロックと対となる上部電極のブロックを構成し、さらに上部電極の各細線の線幅およびスリット幅は測定用プローブ針を接触させたときにいずれのブロックとも導通可能となるように規定されるようにしてもよい。
これによれば、プローブ針を上部電極に接触させると、すべての下部電極について細線状電極を介して確実に接触することができる。
【００１５】
【発明の実施の形態】
実施形態１
以下、本発明の実施形態について図面を用いて説明する。図１は本発明の一実施形態である半導体装置に形成されたＴＥＧの平面図である。
このＴＥＧは、プロセス評価用の３つの素子１２、素子２３、素子１３（各素子とも２端子からなる）の電気的測定を行うものである。各素子の近傍には３つの電極パット１〜３が形成される。電極パット１〜３は、それぞれ互いに直流電気特性上、分離（絶縁）した２つの櫛型の電極がパターン形成してあり、一方の櫛型パターン部分に素子の端子１つが接続されるようにしてある。各電極パットは櫛型パターンの歯の部分どうしが互いに近接させてあり、この上にプローブ針を接触すると２つの櫛型パターンのいずれもがプローブ針と電気的に接続できるようになっている。
【００１６】
たとえば、図１の櫛型パターンの場合では、櫛の歯の線幅と配線間隔のピッチ幅とが同じであって、かつ、これらの幅がプローブ針の先端径より小さくなるようにして隣り合う２本の櫛の歯に同時に接触できるようにしてある。
【００１７】
本実施形態では、素子１２の各端子は電極パット１、電極パット２に接続され、素子１３の各端子は電極パット１、電極パット３に接続され、素子２３の各端子は電極パット２、電極パット３に接続されている。
たとえば、電極パット１と電極パット２とに測定用プローブ針を接触させて電位を与えることで素子１２の電気的特性（直流電気特性）が測定される。このとき電極パット３は、電気的に絶縁された２つのブロックに分離されている。それぞれのブロックに対して素子２３と素子１３が接続されているが、電極パット３に測定用のプローブ針を接触させない限り、素子１２の直流電気特性に影響を与えない。
【００１８】
比較例１
図５は、図１と同数の素子の評価に使用する従来からのＴＥＧの平面図である。
図に示されるように、３つの素子１２、素子１３、素子２３に対し、共通に使用する電極パット１と、個々の素子ごとに用いる電極パット２〜４の計４つの電極パットが必要となり、図１に比較して電極パットの占有面積が増大していることがわかる。
【００１９】
実施形態２
図２は本発明の他の一実施形態である半導体装置に形成されたＴＥＧの平面図である。このＴＥＧは、プロセス評価用の抵抗素子のための２端子測定用ＴＥＧパターンであり、抵抗素子Ｒ１２、Ｒ１３、Ｒ１４、Ｒ２３、Ｒ２４、Ｒ３４の計６つの素子を評価するものである。各抵抗素子の近傍には、４つの電極パット１〜４が形成される。
【００２０】
図３は図２に示した電極パットの拡大平面図である。この電極パットは、第一メタル層５１、絶縁層５２（図示しない）、第二メタル層５３の３層積層構造からなる。
第一メタル層５１はブロックＡ、ブロックＢ、ブロックＣの３つの帯状ブロック領域として構成され、各ブロックは分離しており互いに電気的に絶縁されている。第１メタル層の材料としては導電性が良好な材料であればよく、たとえばアルミ、金などの公知の電極配線材料が用いられる。
【００２１】
第一メタル層５１の上には絶縁層５２が全面に形成される。この絶縁層５２には、シリコン酸化膜やシリコン窒化膜などの公知の絶縁膜材料が用いられる。
絶縁層５２の上に形成される第二メタル層５３は、第一メタル層５１の各ブロックＡ〜Ｃを横断する細線状でかつ等間隔に並べられた多数のスリット状メタル配線のパターンとして形成される。この第二メタル層５３の材料は第一メタル層と同じであっても異なっていてもよい。この第二メタル層５３を形成する細線状の配線の１本１本はそれぞれが完全に分離し、隣接する配線どうしは電気的に絶縁されている。
【００２２】
そして、第二メタル層５３を形成する１つ１つの細線は、並んだ順にそれぞれ第１メタル層５１の各ブロックのいずれか１つにビアホール５４を介して接続され、第一メタル層５１の各ブロックと第二メタル層５３の線状の配線との接続が一巡するとサイクル的に同様の接続が繰り返される。
第二メタル層５３を形成する各細線の線幅とピッチ幅は、第１メタル層のブロック数に応じて規定される。すなわち、プローブ先端を第二メタル層５３に接触したときに第一メタル層５１の各ブロックに接続されている細線のひとつと必ず接触できるように、プローブ先端径と線幅、ピッチ幅との関係が規定される。
たとえば図３に示すような３つのブロックがある場合は、プローブ針先端が第二メタル層に接触したときに３本の棒状配線と接触する必要があることから、プローブ針の先端径に比べて１／４より小さくする。
【００２３】
図２において抵抗素子Ｒ１２は、電極パット１内のブロックＣと電極パット２内のブロックＡとに接続されている。抵抗素子Ｒ２３は、電極パット２内のブロックＣと電極パット３内のブロックＣとに接続され、他の抵抗素子についてもそれぞれ端子間で短絡しないように、いずれかの電極パットのいずれかのブロックに接続される。このようにして４つの電極パット１〜４に対して総計６つの単体デバイス（本実施形態では抵抗素子）が接続されることになる。
【００２４】
次に、抵抗素子Ｒ１２を測定することについて考える。電極パット１と電極パット２とにのみ、それぞれ測定用プローブ針を接触させる。このとき、電極パット３を経由する抵抗素子Ｒ１３や抵抗素子Ｒ２３、電極パット４を経由する抵抗素子Ｒ１４や抵抗素子Ｒ２４へ流れる直流電流はないことから、電極パット１、２間に電位を与えることでＲ１２の電圧−電流特性が得られ、抵抗素子Ｒ１２の抵抗値の測定をおこなうことが可能となる。同様に、測定用プローブ針を電極パット２、３にのみ接続させた場合は抵抗素子Ｒ２３の抵抗値が可能となり、このようにして計６つの素子抵抗が測定可能である。
【００２５】
本実施例では、各電極パット１〜４をそれぞれＡ、Ｂ、Ｃの３つのブロックに分けることで、結果的に１つの電極パットに対して３つの抵抗素子の測定端子を共有化することができて、４つの電極パットによって６つの抵抗素子の測定が可能となった。
【００２６】
比較例２
図６は、図２と同数の抵抗素子の評価に使用する従来からのＴＥＧの平面図である。図に示すように、６つの抵抗素子に対し、共通に使用する電極パット１と、個々の素子ごとに用いる電極パット２〜７の計７つの電極パットが必要となり、図２と比較して電極パットの占有面積が増大していることがわかる。
【００２７】
このように、  本発明による電極パットの共有化により基板上に形成する電極パット数が減り、結果としてＴＥＧの面積を減少することが可能になる。本発明のひとつである図２のＴＥＧと従来例としての図６とのＴＥＧ面積を比較すると、電極パット間の間隔および正方形の電極パットの１辺の長さを等しくした場合にＴＥＧ占有面積が３０％以上減少する。
【００２８】
実施形態３
図４は本発明の他の実施形態の一つであるＴＥＧ平面図である。このＴＥＧはプロセス評価用のトランジスタのための４端子測定用ＴＥＧパターンであり、トランジスタＴ１２、Ｔ１３、Ｔ１４、Ｔ２３、Ｔ２４、Ｔ３４の計６つの素子を評価するものである。各トランジスタ素子の近傍には、図２のＴＥＧと同様に４つの電極パット１〜４が形成され、さらに本実施形態では共通ゲート端子（各トランジスタのゲート間を共通接続）に接続される電極パット５と共通基板端子に接続される電極パット６とが追加されており、計６個の電極パットを用いることで６つのトランジスタ素子の測定が可能となる。このように本実施形態においても電極パット１〜４により電極パットの共有化が図られている。
【００２９】
比較例３
図７は、図４と同数のトランジスタ素子の評価に使用する従来からのＴＥＧの平面図である。図に示すように、６つのトランジスタ素子に対し、共通に使用する電極パット１と、個々の素子ごとに用いる電極パット２〜７の６つの電極パットと、共通ゲート端子に接続される電極パット８と、共通基板端子に接続される電極パット９との計９個の電極パットが必要となり、図４と比較して電極パットの占有面積が増大していることがわかる。
【００３０】
なお、実施形態１では１つの電極パットに２つのブロックが形成されるようにし、実施形態２、３では１つの電極パットに３つのブロックが形成されるようにしたが、１つの電極パットに形成するブロック数がこれに限らずさらに増やしてもよい。
また、上部電極や下部電極のパターンは実施形態のものに限らず、本発明の特徴を逸脱しない範囲で変更してもよい。
【００３１】
【発明の効果】
以上説明したように、本発明によればＴＥＧ内の測定用素子に接続される電極パットを共有化することができるため、基板上の電極パット数を減らすことができ、結果として、ＴＥＧの面積を減少させることができる。しかも、レーザトリミングの必要がなく、すべての測定用素子を測定することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である半導体装置に形成されたＴＥＧの平面図。
【図２】本発明の他の一実施形態である半導体装置に形成されたＴＥＧの平面図（測定用素子が２端子抵抗素子の場合）。
【図３】図２の電極パットの拡大平面図。
【図４】本発明の他の一実施形態である半導体装置に形成されたＴＥＧの平面図（測定用素子が４端子トランジスタ素子の場合）。
【図５】従来からのＴＥＧの平面図。
【図６】従来からの２端子抵抗素子測定用ＴＥＧの平面図。
【図７】従来からの４端子トランジスタ素子測定用ＴＥＧの平面図。
【符号の説明】
１〜９：電極パット
５１：第一メタル層
５２：絶縁層
５３：第二メタル層
５４：ビアホール
Ｒ１２、Ｒ１３、Ｒ１４、Ｒ２３、Ｒ２４、Ｒ３４：抵抗素子
Ｔ１２、Ｔ１３、Ｔ１４、Ｔ２３、Ｔ２４、Ｔ３４：トランジスタ
【図１】
2004207614.tif 000003
【図２】
2004207614.tif 000004
【図３】
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【図４】
2004207614.tif 000006
【図５】
2004207614.tif 000007
【図６】
2004207614.tif 000008
【図７】
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