(57)【要約】【課題】デジタルプログラマブルゲインアンプの回路規模を縮小すること。【解決手段】ＤＰＧＡ１は、利得を対数表現であるデシベルによって取り扱い、２のべき乗倍、即ち、６の倍数であるデシベル値の利得を設定可能な初段増幅部１０と、０デシベルから５デシベルのいずれかの利得を設定可能な後段増幅部２０とによって、合計として任意の利得を設定可能である。そして、初段増幅部１０は、２のべき乗倍の利得を有することから、ビットシフトによって増幅処理を行う。また、後段増幅部２０は、０〜５デシベルのいずれかの利得を有することから、２のべき乗分の１倍の利得を組み合わせて加算することにより、０〜５デシベルの利得を近似でき、そのため、ビットシフトおよび加算処理によって増幅処理を行う。【選択図】        図１
2004229029.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデジタル信号を異なる利得で増幅可能なデジタルプログラマブルゲインアンプであって、
２のべき乗倍の値である第１の利得でデジタル信号を増幅する第１の増幅手段と、
離散的となる前記第１の利得の値間を補完するための第２の利得でデジタル信号を増幅する第２の増幅手段と、
を備えることを特徴とするデジタルプログラマブルゲインアンプ。
【請求項２】
前記第１の増幅手段は、
入力信号に対し、２のべき乗倍である複数の利得それぞれに対応するビットシフト処理を行うビットシフト処理手段と、
前記複数の利得それぞれに対応してビットシフトされた信号のうち、前記第１の利得に対応する信号を選択して出力する第１の選択手段と、
を備えることを特徴とする請求項１記載のデジタルプログラマブルゲインアンプ。
【請求項３】
前記第２の増幅手段は、
入力信号の２のべき乗分の１倍である複数の加算要素を算出する加算要素算出手段と、
前記加算要素算出手段によって算出された加算要素のうち、所定の加算要素を組み合わせて加算することにより、前記第２の利得で増幅されたデジタル信号を算出する加算手段と、
を備えることを特徴とする請求項１または２記載のデジタルプログラマブルゲインアンプ。
【請求項４】
前記加算要素算出手段は、ビットシフト処理を行うことにより、入力信号の２のべき乗分の１倍である複数の加算要素を算出し、
前記加算手段は、
前記加算要素を所定の組合せで加算することによって、離散的となる前記第１の利得の値間を補完するための複数の利得に対応するデジタル信号それぞれを算出する補完値算出手段と、
前記補完値算出手段によって算出された複数のデジタル信号のうち、前記第２の利得に対応するデジタル信号を選択する第２の選択手段と、
をさらに備えることを特徴とする請求項３記載のデジタルプログラマブルゲインアンプ。
【請求項５】
前記加算要素算出手段は、ビットシフト処理を行うことにより、入力信号の２のべき乗分の１倍である複数の加算要素を算出し、
前記加算手段は、
前記加算要素それぞれと、“０”を示す信号とのいずれかを前記第２の利得に基づいて選択する第３の選択手段と、
前記第３の選択手段により選択された加算要素あるいは“０”を示す信号を加算し、前記第２の利得で増幅されたデジタル信号を算出する選択信号加算手段と、
をさらに備えることを特徴とする請求項３記載のデジタルプログラマブルゲインアンプ。
【請求項６】
前記第１および第２の増幅手段は、対数表現形式で利得を設定可能であることを特徴とする請求項１〜５のいずれかに記載のデジタルプログラマブルゲインアンプ。
【請求項７】
自装置に設定された任意の利得を、前記第１の増幅手段における第１の利得と、前記第２の増幅手段における第２の利得とに割り振る利得割振手段をさらに備えることを特徴とする請求項１〜６のいずれかに記載のデジタルプログラマブルゲインアンプ。
【請求項８】
前記第１の増幅手段を前段に、前記第２の増幅手段を後段に配し、
前記第２の増幅手段の出力信号を所定範囲の整数値に修正する修正手段を、前記第２の増幅手段の後段にさらに備えることを特徴とする請求項１〜７のいずれかに記載のデジタルプログラマブルゲインアンプ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタル信号を増幅するデジタルプログラマブルゲインアンプに関する。
【０００２】
【従来の技術】
従来、画像あるいは音声をデジタル処理する電子カメラ等の装置には、デジタルプログラマブルゲインアンプ（ＤＰＧＡ：Ｄｉｇｉｔａｌ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐ）が備えられている。
ＤＰＧＡは、乗算器によって構成され、入力Ｘに対し、所定の係数Ｋを乗算して出力Ｙを得る処理、即ち、出力Ｙ＝Ｋ×Ｘなる演算を行う。
【０００３】
ここで、ＤＰＧＡは、係数Ｋとして、外部から任意の値を与えることができ、利得を適宜変化させることが可能である。
一方、ＤＰＧＡにおける処理では、入力Ｘおよび係数Ｋのビット数が増加すると、その回路規模が指数関数的に増大するという特徴を有する。特に、一定の処理速度が要求される場合には、信号の並列的な演算が余儀なくされるため、回路規模の縮小は、より一層困難なものとなる。
【０００４】
このとき、係数Ｋの値が固定的であれば、種々の入力に対する乗算結果を予めテーブル形式で記憶しておき、入力があった場合に、そのテーブルを参照するとことにより、回路規模を縮小するといった方法が可能である。
しかし、係数Ｋが可変である場合には、テーブルを複数記憶しておく必要があり、その結果、返って回路規模が増大する事態を招くという問題がある。
【０００５】
そこで、係数Ｋが可変である場合に回路規模を縮小するための技術として、特開平１０−４９３４７号公報、特開平１０−１２４２９７号公報および特開平５−２００２９号公報に記載された技術が提案されている。
【０００６】
【特許文献１】
特開平１０−４９３４７号公報
【特許文献２】
特開平１０−１２４２９７号公報
【特許文献３】
特開平５−２００２９号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、特開平１０−４９３４７号公報および特開平１０−１２４２９７号公報に記載された技術においては、従来の一般的な乗算器を用いてＤＰＧＡを構成していることから、ＤＰＧＡの構成が冗長で複雑なものとなるという問題がある。
【０００８】
また、特開平５−２００２９号公報に記載された技術においては、ＤＰＧＡの構成を極端に単純化しているため、係数Ｋを変更できる範囲が狭いものとなり、幅広く利得を変化させることが困難になるという問題がある。
このように、利得を適切な範囲で可変としつつ、ＤＰＧＡの回路規模を縮小することは困難であった。
【０００９】
本発明の課題は、デジタルプログラマブルゲインアンプの回路規模を縮小することである。
【００１０】
【課題を解決するための手段】
以上の課題を解決するため、本発明は、
入力されたデジタル信号を異なる利得で増幅可能なデジタルプログラマブルゲインアンプであって、２のべき乗倍の値（即ち、６の倍数デシベルの値）である第１の利得でデジタル信号を増幅する第１の増幅手段（例えば、図１の初段増幅部１０）と、離散的となる前記第１の利得の値間を補完するための第２の利得（例えば、１デシベル単位で１〜５デシベルの値等）でデジタル信号を増幅する第２の増幅手段（例えば、図１の後段増幅部２０）とを備えることを特徴としている。
【００１１】
このように、第１の増幅手段を２のべき乗倍の増幅率とすることで、デジタル信号においては、ビットシフトで増幅処理を行うことができ、乗算器を用いることなく信号の増幅が可能となる。
また、前記第１の増幅手段は、入力信号に対し、２のべき乗倍である複数の利得それぞれに対応するビットシフト処理を行うビットシフト処理手段（例えば、図３に示す回路構成例において、０，６，１２デシベルの利得に対応するコードを出力する前段部分）と、前記複数の利得それぞれに対応してビットシフトされた信号のうち、前記第１の利得に対応する信号を選択して出力する第１の選択手段（例えば、図３に示す回路構成例において、初段選択コードに基づいてコードを選択する後段部分）とを備えることを特徴としている。
【００１２】
また、前記第２の増幅手段は、入力信号の２のべき乗分の１倍である複数の加算要素（例えば、入力信号の１／２倍、１／４倍、１／８倍、１／１６倍、１／３２倍・・・の値であり、図４において、シフタ２１が出力するビットシフトコード等）を算出する加算要素算出手段（例えば、図４のシフタ２１）と、前記加算要素算出手段によって算出された加算要素のうち、所定の加算要素（第２の利得を算出するために必要となる加算要素）を組み合わせて加算することにより、前記第２の利得で増幅されたデジタル信号を算出する加算手段（例えば、図４の加算部２２〜２６）とを備えることを特徴としている。
【００１３】
このような構成とすることにより、所定の加算要素から第２の利得の近似値を算出することができる。この近似値については、加算要素の精度（最小となる加算要素の大きさ）に応じて、厳密に近似することや、反対に、近似の厳密性と引き換えに、回路規模をより縮小するといったことが可能である。
また、前記加算要素算出手段は、ビットシフト処理を行うことにより、入力信号の２のべき乗分の１倍である複数の加算要素を算出し、前記加算手段は、前記加算要素を所定の組合せで加算することによって、離散的となる前記第１の利得の値間を補完するための複数の利得に対応するデジタル信号それぞれを算出する補完値算出手段（例えば、図４の加算部２２〜２６）と、前記補完値算出手段によって算出された複数のデジタル信号のうち、前記第２の利得に対応するデジタル信号を選択する第２の選択手段（例えば、図４の選択器２７）とをさらに備えることを特徴としている。
【００１４】
また、前記加算要素算出手段は、ビットシフト処理を行うことにより、入力信号の２のべき乗分の１倍である複数の加算要素を算出し、前記加算手段は、前記加算要素それぞれと、“０”を示す信号とのいずれかを前記第２の利得に基づいて選択する第３の選択手段（例えば、図７のマルチプレクサ２０ａ〜２０ｇ）と、前記第３の選択手段により選択された加算要素あるいは“０”を示す信号を加算し、前記第２の利得で増幅されたデジタル信号を算出する選択信号加算手段（例えば、図７の加算器２０Ａ〜２０Ｇ）とをさらに備えることを特徴としている。
【００１５】
また、前記第１および第２の増幅手段は、対数表現形式（例えば、デシベル値）で利得を設定可能であることを特徴としている。
また、自装置に設定された任意の利得を、前記第１の増幅手段における第１の利得と、前記第２の増幅手段における第２の利得とに割り振る利得割振手段（例えば、図１の利得割振部４０）をさらに備えることを特徴としている。
【００１６】
また、前記第１の増幅手段を前段に、前記第２の増幅手段を後段に配し、前記第２の増幅手段の出力信号を所定範囲の整数値に修正する修正手段（例えば、図１の飽和・丸め処理部３０）を、前記第２の増幅手段の後段にさらに備えることを特徴としている。
このように、２のべき乗倍の値間を補完するための利得を有する増幅手段を後段に配することにより、小数部分の切り捨て等に起因する出力信号の誤差を減少させることができる。
【００１７】
本発明によれば、利得を対数表現であるデシベルによって取り扱い、２のべき乗倍、即ち、６の倍数であるデシベル値の利得を設定可能な第１の増幅手段と、２のべき乗倍の値間を補完するための、例えば、０デシベルから５デシベルのいずれかの利得を設定可能な第２の増幅手段とによって、合計として任意の利得を設定可能である。
【００１８】
そして、第１の増幅手段は、２のべき乗倍の利得を有することから、ビットシフトによって増幅処理を行うことができる。また、第２の増幅手段において、２のべき乗分の１倍の利得を組み合わせて加算することにより、２のべき乗倍の値間の利得、例えば、１デシベル単位で０〜５デシベルの値を近似でき、そのため、ビットシフトおよび加算処理によって増幅処理を行うことができる。
【００１９】
したがって、増幅処理を行うために乗算回路を用いことなく、ビットシフト回路および加算回路のみによって増幅処理を行うことができるため、乗算回路を用いる場合に比べ、回路規模を極めて小型化することが可能となる。具体的には、例えばゲート数において、１／１０程度とすることが可能である。
【００２０】
【発明の実施の形態】
以下、図を参照して本発明に係るデジタルプログラマブルゲインアンプの実施の形態を詳細に説明する。
まず、構成を説明する。
図１は、本実施の形態に係るデジタルプログラマブルゲインアンプ１の機能構成を示すブロック図である。
【００２１】
デジタルプログラマブルゲインアンプ（ＤＰＧＡ）１は、電子カメラ等、画像や音声等のデジタル信号を処理する機器に組み込まれ、入力信号を所定の利得で増幅する装置である。また、ＤＰＧＡ１においては、利得の単位を対数表現であるデシベル（ｄＢ）によって取り扱うものとする。これは、人間の視覚・聴覚特性が広範なダイナミックレンジ（ＤＲ）を有することから、利得の単位をデシベルによって取り扱うことが効率的であるためである。
【００２２】
図１において、ＤＰＧＡ１は、初段増幅部１０と、後段増幅部２０と、飽和・丸め処理部３０と、利得割振部４０とを含んで構成される。
初段増幅部１０は、Ｎビット（Ｎは自然数）の入力Ｘを受け付け、所定利得（デシベル）に入力Ｘを増幅する。具体的には、初段増幅部１０は、ビットシフトを行うことにより、０，６，１２，１８デシベル（１，２，４，８倍）の利得それぞれに対応するコードを算出し、利得割振部４０から入力される初段選択コード（後述）に基づいて、算出されたコードのいずれかを選択して出力する。
【００２３】
このとき、ビットシフトされる量と利得（デシベル値および倍率）とは、図２に示すような関係を有する。図２においては、制御コード（初段選択コード）に対応させて、ビットシフト量と利得（デシベル値および倍率）を示している。
なお、本実施の形態において、ＤＰＧＡ１の入力Ｘのダイナミックレンジは、−１０２４から１０２３までであり、利得の範囲は、０デシベルから２３デシベルまでであるものとする。
【００２４】
図３は、初段増幅部１０の回路構成例を示す図である。
図３において、入力Ｘは符号付き１１ビットのコードであり、最上位ビットＸ１０は符号を示すビットである。なお、図３においては、説明を簡単にするため、初段増幅部１０が０，６，１２デシベルの３つの利得に対応するコードを算出し、利得割振部４０から入力される初段選択コードに基づいて、算出されたコードのいずれかを選択して出力する場合の回路構成例を示す。ただし、１８デシベルの利得に対応するコードをさらに算出する場合も、同様の回路構成によって実現可能である。
【００２５】
図３において、初段増幅部１０は、入力Ｘ（Ｘ０〜Ｘ１０）が入力されると、０デシベル、６デシベル、１２デシベルのそれぞれに増幅したコードを算出する。
このとき、０デシベル、６デシベル、１２デシベルの利得は、それぞれ、１倍、２倍、４倍の倍率であることから、入力ＸのＸ０〜Ｘ１０をビットシフトすることで、それぞれの利得に対応するコードが算出できる。
【００２６】
したがって、回路構成が単純なビットシフト回路によって演算を行うことができるため、乗算回路を用いる場合に比べ、回路規模を極めて小型化することが可能となる。
また、初段増幅部１０は、外部から設定される利得に基づいて、いずれかの利得に対応するコードを選択して出力Ｙ’（Ｙ０〜Ｙ１２）を決定する。具体的には、初段増幅部１０は、外部から設定される利得に基づいて定められた初段選択コードを利得割振部４０から受け取り、初段選択コードに応じて、所定のコード（利得が０デシベルの場合には上段、６デシベルの場合には中段、１２デシベルの場合には下段のコード）を選択して出力Ｙ’を決定する。
【００２７】
ここで、出力Ｙ’のダイナミックレンジは、２の補数表現を用いるため、図２に示す回路においては１３ビットに符号拡張され、最上位ビットＹ１２は、入力Ｘ１０がそのまま出力Ｙ１２となる。なお、初段増幅部１０が、０，６，１２，１８デシベルの４つの利得に対応するコードを算出する場合、出力Ｙ’のダイナミックレンジは１４ビットに符号拡張される。
【００２８】
このように、初段増幅部１０の回路構成を、ビットシフトの配線処理と、出力コードを選択するためのマルチプレクサとによって実現することにより、乗算回路による演算を行う場合に比べ、ゲート数を減少させ、回路規模を極めて小型化することが可能となる。
後段増幅部２０は、初段増幅部１０の出力Ｙ’を受け取り、０〜５デシベルの１デシベル単位で増幅を行う。
【００２９】
図４は、後段増幅部２０の回路構成例を示す図である。
図４において、後段増幅部２０は、シフタ２１と、加算部２２〜２６と、選択器２７とを含んで構成される。
シフタ２１は、後段増幅部２０の入力Ｘ’（即ち、初段増幅部１０の出力Ｙ’）に対し、０〜７ビットをそれぞれシフトしたコード（１倍〜１／１２８倍に対応するコード）を算出し、それぞれのコードを所定の加算部２２〜２６に出力する。
【００３０】
加算部２２〜２６には、シフタ２１によってビットシフトされた各コード（以下、「ビットシフトコード」と言う。）のうち、図４に示すように所定のビットシフトコードが入力され、加算部２２〜２６は、入力された各ビットシフトコードを加算して出力する。
ここで、加算部２２〜２６は、０デシベル〜５デシベルの利得に対応するコードをそれぞれ出力するものであることから、加算されることによって所望の利得（デシベル）となるように、各加算部には、０〜７ビットシフトに対応するビットシフトコードのうち所定のコードが入力される。
【００３１】
以下、０デシベル〜５デシベルの利得に対応するコードを生成する方法について説明する。
図５は、加算部２２〜２６に入力されるビットシフトコードと、加算結果である利得（デシベルおよび倍率）との対応を示す図である。
なお、デシベル値は対数表現であり、所望の０〜５デシベルの値（目標値）と正確に一致する利得を生成することは困難であるため、図５においては、０〜５デシベルとみなせる近似値を表すコードを示している。また、図５において、ビットシフトコードの欄における“０”は入力されないことを意味し、“１”は入力されるものであることを意味する。また、１倍すなわち０ビットシフトに対応するビットシフトコードは全ての加算部へ入力されるので、図５には表示しない。
【００３２】
後段増幅部２０においては、入力Ｘ’のコードを０〜７ビットシフトすることにより、入力Ｘ’の１倍〜１／１２８倍までの値が、２のべき乗分の１倍単位で算出されている（シフタ２１の出力である各ビットシフトコード）。
そして、これらのビットシフトコードを基に、０デシベル〜５デシベルの利得に対応するコードを生成するため、各加算部には、図５に示す組み合わせのビットシフトコードが入力される。
【００３３】
具体的には、１デシベルの利得に対応するコードを生成するために、加算部２２には０ビットシフトコードおよび３ビットシフトコードが入力され、２デシベルの利得に対応するコードを生成するために、加算部２３には０ビットシフトコード、２ビットシフトコードおよび７ビットシフトコードが入力される。
また、３デシベルの利得に対応するコードを生成するために、加算部２４には０ビットシフトコード、２ビットシフトコード、３ビットシフトコード、５ビットシフトコードおよび７ビットシフトコードが入力され、４デシベルの利得に対応するコードを生成するために、加算部２５には０ビットシフトコード、１ビットシフトコード、４ビットシフトコード、６ビットシフトコードおよび７ビットシフトコードが入力される。
【００３４】
さらに、５デシベルの利得に対応するコードを生成するために、加算部２６には０ビットシフトコード、１ビットシフトコード、２ビットシフトコードおよび５ビットシフトコードが入力される。
このような組合せによって各加算部に入力されたビットシフトコードを加算することにより、０〜５デシベルの近似値を生成することが可能である。
【００３５】
なお、０ビットシフトコードは、全ての加算部に入力されると共に、選択器２７に直接入力され、０デシベルの利得に対応するコードとなる。
また、ここでは、入力Ｘ’を０〜７ビットシフトする場合（７ビット精度）の例を示したが、必要に応じて、精度を変更することも可能である。
図４に戻り、選択器２７は、利得割振部４０から入力される後段選択コードに基づいて、加算部２２〜２６によって算出された利得（デシベル）のいずれかを選択し、後段増幅部２０の出力Ｙ”とする。
【００３６】
ここで、後段選択コードは、外部から設定されたＤＰＧＡ１の利得に基づいて定められるものである。
図１に戻り、飽和・丸め処理部３０は、符号付き１１ビットデータである入力Ｘに対して行われるＤＰＧＡ１の内部演算において、ダイナミックレンジを超える出力が算出された場合に、出力を所定値に修正する処理（飽和処理）を行う。本実施の形態では整数部のみを有効とし、出力が１０２３を超えた場合、１０２３に修正し、−１０２４を下まわった場合、−１０２４に修正する。
【００３７】
また、飽和・丸め処理部３０は、ＤＰＧＡ１の内部演算において発生する小数部分（７ビット）を最終的に所定の出力のダイナミックレンジに収まるように、切り捨てもしくは四捨五入する。本実施の形態では、整数値として出力する処理（丸め処理）を行う。このとき、飽和・丸め処理部３０は、切り捨てを行う場合、後段増幅部２０の出力のうち小数部分を単純に切り捨てる処理を行う。また、飽和・丸め処理部３０は、四捨五入を行う場合、出力が正であるときには後段増幅部２０の出力に０．５を加えた後に切り捨てを行い、出力が負であるときには後段増幅部２０の出力から０．５を減じた後に切捨てを行う。
【００３８】
利得割振部４０は、外部から設定された利得（デシベル値）に基づいて、初段増幅部１０の利得と、後段増幅部２０の利得とを割り振り、それぞれの利得に対応して、初段増幅部１０には初段選択コード、後段増幅部２０には後段選択コードを出力する。
このとき、利得割振部４０は、初段増幅部１０と後段増幅部２０とに割り振る利得をテーブル形式で記憶しておき（以下、このテーブルを「利得割振テーブル」と言う。）、参照することが可能である。
【００３９】
図６は、利得割振テーブルを示す図である。
図６において、利得割振テーブルには、外部から設定された利得と、初段増幅部１０に設定される利得と、後段増幅部２０に設定される利得と、初段選択コードおよび後段選択コードとが対応付けて記憶されている。
即ち、初段増幅部１０について、０，６，１２，１８デシベルの利得に対し、初段選択コード“０”，“１”，“２”，“３”，“４”がそれぞれ設定されている。同様に、後段増幅部２０について、０，１，２，３，４，５デシベルの利得に対し、後段選択コード“０”，“１”，“２”，“３”，“４”，“５”がそれぞれ設定されている。
【００４０】
そして、初段増幅部１０における、０，６，１２，１８デシベルの利得それぞれに対し、後段増幅部２０における、０，１，２，３，４，５の利得のいずれかを組み合わせることによって、ＤＰＧＡ１としての利得を０デシベルから２３デシベルまで、１デシベル単位で設定することが可能となる。
例えば、ＤＰＧＡ１の利得として、外部から１５デシベルが設定された場合、利得割振部４０は、利得割振テーブルを参照し、初段増幅部１０に１２デシベル、後段増幅部２０に３デシベルを割り振り、初段選択コードとして“２”、後段選択コードとして“３”を出力する。なお、初段増幅部１０および後段増幅部２０は、初段選択コードあるいは後段選択コードが入力されると、それに対応する利得を設定する。
【００４１】
次に、動作を説明する。
ＤＰＧＡ１には、外部から予め所定の利得が設定され、それに応じて、利得割振部４０が、所定の初段選択コードおよび後段選択コードを初段増幅部１０および後段増幅部２０に出力する。
すると、初段増幅部１０および後段増幅部２０は、利得割振部４０から入力された選択コードに対応する利得を設定する。
【００４２】
このような状態の下、増幅処理の対象となる入力Ｘが入力されると、ＤＰＧＡ１は、初段増幅部１０において、０デシベル、６デシベル、１２デシベル、１８デシベルのいずれかの利得で入力Ｘを増幅する。このとき、増幅するための処理は、ビットシフトによって実現される。
そして、初段増幅部１０の出力Ｙ’が後段増幅部２０に入力され、後段増幅部２０は、その入力Ｘ’を０，１，２，３，４，５デシベルのいずれかの利得で増幅する。このとき、増幅するための処理は、ビットシフトおよび加算によって実現される。
【００４３】
このように初段増幅部１０および後段増幅部２０によってそれぞれ増幅された入力信号は、初段増幅部１０の利得（デシベル値）と後段増幅部２０の利得（デシベル値）との和である利得（デシベル値）に増幅されている。
そして、飽和・丸め処理部３０が、増幅された入力信号に対し、出力のダイナミックレンジに収める処理（飽和処理）および整数値とする処理（丸め処理）を行い、処理結果をＤＰＧＡ１の出力Ｙとして出力する。
【００４４】
以上のように、本実施の形態に係るＤＰＧＡ１は、利得を対数表現であるデシベルによって取り扱い、２のべき乗倍、即ち、６の倍数であるデシベル値の利得を設定可能な初段増幅部１０と、０デシベルから５デシベルのいずれかの利得を設定可能な後段増幅部２０とによって、合計として任意の利得を設定可能である。
【００４５】
そして、初段増幅部１０は、２のべき乗倍の利得を有することから、ビットシフトによって増幅処理を行う。また、後段増幅部２０は、０〜５デシベルのいずれかの利得を有することから、２のべき乗分の１倍の利得を組み合わせて加算することにより、０〜５デシベルの利得を近似でき、そのため、ビットシフトおよび加算処理によって増幅処理を行う。
【００４６】
したがって、増幅処理を行うために乗算回路を用いる必要がなく、ビットシフト回路および加算回路のみによって増幅処理を行うことができるため、乗算回路を用いる場合に比べ、回路規模を極めて小型化することが可能となる。具体的には、例えばゲート数において、１／１０程度とすることが可能である。
また、乗算に比べて処理が簡単なビットシフトおよび加算によって増幅処理を実現しているため、増幅処理の高速化を図ることができる。
【００４７】
さらに、回路規模を小型化した場合にも、利得のダイナミックレンジを幅広く確保することが可能となる。
また、電子カメラ等のＡＦＥ（アナログフロントエンド）回路におけるアナログＰＧＡでは、一般に、利得を対数表現（デシベル）で取り扱うことが多く、ＡＬＣ（Ａｕｔｏｍａｔｉｃ  Ｌｅｖｅｌ  Ｃｏｎｔｒｏｌ）ロジックとも整合性が高いことから、ＤＰＧＡを組み込んだＡＬＣロジックを容易に実現することが可能となる。
【００４８】
なお、本実施の形態において、後段増幅部２０の回路構成として、図４に示す回路構成例を示したが、同様の機能を実現する回路として、図７に示す回路構成とすることも可能である。
図７は、後段増幅部２０の他の回路構成例を示す図である。
図７において、後段増幅部２０は、マルチプレクサ２０ａ〜２０ｇと、選択器２０ｈと、加算器２０Ａ〜２０Ｇとを含んで構成される。なお、後段増幅部２０には、図４に示すシフタ２１と同様のシフタが含まれ、後段増幅部２０の入力Ｘ’に対し、０〜７ビットそれぞれをシフトしたコードを出力するが、図４のシフタ２１の説明を参照することとし、ここでは説明を省略する。
【００４９】
図７において、マルチプレクサ２０ａ〜２０ｇには、入力Ｘ’を１〜７ビットシフトしたコードがそれぞれ入力される。即ち、マルチプレクサ２０ａには、入力Ｘ’を１ビットシフトしたコード（入力Ｘ’の１／２の値を示すコード）、マルチプレクサ２０ｂには、入力Ｘ’を２ビットシフトしたコード（入力Ｘ’の１／４の値を示すコード）、マルチプレクサ２０ｃには、入力Ｘ’を３ビットシフトしたコード（入力Ｘ’の１／８の値を示すコード）、マルチプレクサ２０ｄには、入力Ｘ’を４ビットシフトしたコード（入力Ｘ’の１／１６の値を示すコード）、マルチプレクサ２０ｅには、入力Ｘ’を５ビットシフトしたコード（入力Ｘ’の１／３２の値を示すコード）、マルチプレクサ２０ｆには、入力Ｘ’を６ビットシフトしたコード（入力Ｘ’の１／６４の値を示すコード）、マルチプレクサ２０ｇには、入力Ｘ’を７ビットシフトしたコード（入力Ｘ’の１／１２８の値を示すコード）がそれぞれ入力される。なお、入力Ｘ’を０ビットシフトしたコード（入力Ｘ’の値を示すコード）は、常に加算されるため、後段の加算器２０Ｄに直接入力される。
【００５０】
そして、マルチプレクサ２０ａ〜２０ｇは、後述する選択器２０ｈから入力される選択信号に基づいて、入力されたビットシフトコードと、“０”を示す信号とのいずれかを選択して出力する。
選択器２０ｈは、利得割振部４０から入力される後段選択コードに基づいて、マルチプレクサ２０ａ〜２０ｇにおいてビットシフトされたコードおよび“０”を示す信号のいずれかを選択させるための選択信号（図７中のＳＥＬ＿ＭＵＸ＿１〜ＳＥＬ＿ＭＵＸ＿７）を生成し、マルチプレクサ２０ａ〜２０ｇに所定の選択信号を出力する。
【００５１】
加算器２０Ａ〜２０Ｇは、入力されたコードを加算して出力する。
具体的には、加算器２０Ａには、マルチプレクサ２０ａの出力コードおよび入力Ｘ’の値を示すコードが入力され、加算器２０Ｂには、マルチプレクサ２０ｂ，２０ｃの出力コードが入力され、加算器２０Ｃには、マルチプレクサ２０ｄ，２０ｅの出力コードが入力され、加算器２０Ｄには、マルチプレクサ２０ｆ，２０ｇの出力コードが入力され、各加算器は、入力されたコードを加算する。
【００５２】
また、加算器２０Ｅには、加算器２０Ａ，２０Ｂの出力コードが入力され、加算器２０Ｆには、加算器２０Ｃ，２０Ｄの出力コードが入力され、各加算器は、入力されたコードを加算する。
さらに、加算器２０Ｇには、加算器２０Ｅ，２０Ｆの出力コードが入力され、加算器２０Ｇは、入力されたコードを加算して後段増幅部２０の出力Ｙ”とする。
【００５３】
このような構成により、図４に示す後段増幅部２０と同様の機能を低コストで実現することができる。
即ち、図４に示す回路構成例においては、各加算部が複数の加算器を有し、実質的に１４以上の加算器が必要となるのに対し、後段増幅部２０を図７に示す構成とした場合、備えられる加算器の数が７つとなり、必要となる加算器の数を減少させることができる。
【００５４】
なお、本実施の形態において、初段増幅部１０と後段増幅部２０の設置順序は入れ替えることが可能である。
ただし、後段増幅部２０における処理では、小数部分が発生し、７ビットの符合拡張が行われる結果、最終的に出力Ｙを整数値とするために、小数部分が切り捨てあるいは四捨五入される。
【００５５】
そのため、初段増幅部１０の後段に後段増幅部２０を備える構成とする方が、出力Ｙに生ずる誤差を減少させることができる。
【図面の簡単な説明】
【図１】本実施の形態に係るデジタルプログラマブルゲインアンプ１の機能構成を示すブロック図である。
【図２】ビットシフトされる量と利得（デシベル値および倍率）との関係を示す図である。
【図３】初段増幅部１０の回路構成例を示す図である。
【図４】後段増幅部２０の回路構成例を示す図である。
【図５】加算部２２〜２６に入力されるビットシフトコードと、加算結果である利得（デシベルおよび倍率）との対応を示す図である。
【図６】利得割振テーブルを示す図である。
【図７】後段増幅部２０の他の回路構成例を示す図である。
【符号の説明】
１  デジタルプログラマブルゲインアンプ，１０  前段増幅部，２０  後段増幅部，２０ａ〜２０ｇ  マルチプレクサ，２０Ａ〜２０Ｇ  加算器，２０ｈ  選択器，２１  シフタ，２２〜２６  加算部，２７  選択器，３０  飽和・丸め処理部，４０  利得割振部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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