(57)【要約】【課題】高精度のアライメントを必要とせずに製造することができる記憶装置とその製造方法、そのように製造した記憶装置の使用方法を提供する。【解決手段】基板Ｓｕｂに第１の最小加工寸法で形成された周辺回路部（第１半導体部）が形成され、その上層に、第１の最小加工寸法よりも小さい第２の最小加工寸法で形成されたメモリ部（第２半導体部）とが積層した構造であり、メモリ部（第２半導体部）は第２の最小加工寸法よりも大きなアライメント精度で周辺回路部（第１半導体部）に対して積層されている構成とする。あるいは、メモリ部においてワード線ＷＬとビット線ＢＬが交差する領域に２端子デバイスからなるメモリセルが形成され、ワード線およびビット線と周辺回路部を接続するコンタクト部はそれぞれワード線とビット線の延伸する方向に２列以上に配置された構成である。【選択図】　　　図１
2004006579.tif 000002
【特許請求の範囲】
【請求項１】
第１の最小加工寸法で形成された周辺回路部と、
前記周辺回路部の上層に積層され、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成された複数のメモリセルを有するメモリ部と、
前記周辺回路部と前記メモリ部を接続するコンタクト部と
を有し、
前記メモリ部は、前記第２の最小加工寸法よりも大きなアライメント精度で前記周辺回路部に対して積層されている
記憶装置。
【請求項２】
前記メモリ部は、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成である
請求項１に記載の記憶装置。
【請求項３】
前記第１の配線と前記第２の配線の交差する領域に、前記第１の配線と前記第２の配線に接続して２端子デバイスが形成されており、前記各２端子デバイスのそれぞれが個々のメモリセルに相当する
請求項２に記載の記憶装置。
【請求項４】
前記周辺回路部は、前記メモリ部との配線の接続状況を判別する回路を含む
請求項１に記載の記憶装置。
【請求項５】
前記コンタクト部において、前記周辺回路部に接続する複数個の第１コンタクトと前記メモリ部に接続する複数個の第２コンタクトとが接続されており、
前記第１コンタクトの数は前記第２コンタクトの数よりも多く、
前記第２コンタクトは少なくとも１つの前記第１コンタクトと接続し、前記第１コンタクトは多くとも１つの前記第２コンタクトと接続し、かつ、１つの前記第２コンタクトは複数の前記第１配線と複数の前記第２配線のうちのいずれか１つの配線に接続する
請求項２に記載の記憶装置。
【請求項６】
複数個の前記第１コンタクトは、それぞれ矩形の形状を有し、１次元あるいは２次元の配列方向に周期的に繰り返して配列されており、
複数個の前記第２コンタクトは、それぞれ矩形の形状を有し、前記第１コンタクトの配列方向と同一の配列方向に周期的に繰り返して配列されており、
前記第１コンタクトと前記第２コンタクトのそれぞれの配列方向に対する、前記第１コンタクトの長さＬ１と前記第１コンタクト間の間隔Ｓ１、および前記第２コンタクトの長さＬ２と前記第２コンタクト間の間隔Ｓ２とについて、下記式（１）および（２）の関係がある
請求項５に記載の記憶装置。
【数１】
2004006579.tif 000003
【請求項７】
複数個の前記第２コンタクトは、それぞれ直線の形状を有し、第２コンタクトの配列方向に周期的に繰り返して配列されており、
複数個の前記第１コンタクトは、それぞれ矩形の形状を有し、前記第２コンタクトの配列方向に所定の距離ずつずらされながら、前記第２コンタクトの配列方向と直交する配列方向に周期的に繰り返して配列されており、
前記第２コンタクトの配列方向と直交する配列方向に隣接して形成された２つの前記第１コンタクトの間の前記第２コンタクトの配列方向に対する間隔Ｓ３、前記第２コンタクトの配列方向に対する、前記第１コンタクトの長さＬ３、および前記第２コンタクトの長さＬ４と前記第２コンタクト間の間隔Ｓ４とについて、下記式（３）および（４）の関係がある
請求項５に記載の記憶装置。
【数２】
2004006579.tif 000004
【請求項８】
前記第２コンタクトは、複数の前記第１配線と複数の前記第２配線の延伸部から構成されている
請求項７に記載の記憶装置。
【請求項９】
半導体基板に第１の最小加工寸法で周辺回路部を形成する工程と、
前記周辺回路部に接続する複数個の第１コンタクトを形成する工程と、
前記周辺回路部の上層に、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で、かつ、前記周辺回路部に対して前記第２の最小加工寸法よりも大きなアライメント精度で、メモリ部を積層して形成する工程と、
前記メモリ部に接続する複数個の第２コンタクトを前記第１コンタクトに接続して形成する工程と
を有する記憶装置の製造方法。
【請求項１０】
前記メモリ部を形成する工程は、
第１の方向に延伸する複数の第１配線を形成する工程と、
少なくとも個々のメモリセルに相当する領域において、前記第１配線に接続するようにメモリセルを構成するデバイスを形成する工程と、
前記デバイスに接続するように、前記第１の方向と異なる方向に延伸する複数の第２配線を形成する工程と
を有し、
前記第１配線を形成する工程においては、前記第１配線と１つの前記第２コンタクトとを接続して形成し、
前記第２配線を形成する工程においては、前記第２配線と１つの前記第２コンタクトとを接続して形成する
請求項９に記載の記憶装置の製造方法。
【請求項１１】
前記メモリセルを構成するデバイスとして２端子デバイスを形成する
請求項１０に記載の記憶装置の製造方法。
【請求項１２】
前記周辺回路部を形成する工程は、前記メモリ部との配線の接続状況を判別する回路を形成する工程を含む
請求項９に記載の記憶装置の製造方法。
【請求項１３】
前記第１コンタクトの数を前記第２コンタクトの数よりも多く形成し、
前記第２コンタクトは少なくとも１つの前記第１コンタクトと接続し、前記第１コンタクトは多くとも１つの前記第２コンタクトと接続するように形成する
請求項９に記載の記憶装置の製造方法。
【請求項１４】
第１の最小加工寸法で形成された周辺回路部と、前記周辺回路部の上層に積層され、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成された複数のメモリセルを有するメモリ部と、前記周辺回路部と前記メモリ部を接続するコンタクト部とを有し、前記メモリ部は、前記第２の最小加工寸法よりも大きなアライメント精度で前記周辺回路部に対して積層されており、
前記コンタクト部において、前記周辺回路部に接続する複数個の第１コンタクトと前記メモリ部に接続する複数個の第２コンタクトとが接続され、前記第１コンタクトの数は前記第２コンタクトの数よりも多く、前記第２コンタクトは少なくとも１つの前記第１コンタクトと接続し、かつ、前記第１コンタクトは多くとも１つの前記第２コンタクトと接続している記憶装置の使用方法であって、
前記記憶装置の製造終了時あるいは前記記憶装置の使用時において、前記第１コンタクトと前記第２コンタクトの接続状況を判別し、前記メモリ部を構成する各メモリセルにアドレスを割り付けて使用する
記憶装置の使用方法。
【請求項１５】
第１の最小加工寸法で形成された第１半導体部と、
前記第１半導体部の上層に積層され、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成された第２半導体部と、
前記第１半導体部と前記第２半導体部を接続するコンタクト部と
を有し、
前記第２半導体部は、前記第２の最小加工寸法よりも大きなアライメント精度で前記第１半導体部に対して積層されている
半導体装置。
【請求項１６】
半導体基板に第１の最小加工寸法で第１半導体部を形成する工程と、
前記第１半導体部に接続する複数個の第１コンタクトを形成する工程と、
前記第１半導体部の上層に、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で、かつ、前記第１半導体部に対して前記第２の最小加工寸法よりも大きなアライメント精度で、第２半導体部を積層して形成する工程と、
前記第２半導体部に接続する複数個の第２コンタクトを前記第１コンタクトに接続して形成する工程と
を有する半導体装置の製造方法。
【請求項１７】
周辺回路部と、
前記周辺回路部の上層に積層された複数のメモリセルを有するメモリ部と、
前記周辺回路部と前記メモリ部を接続するコンタクト部と
を有し、
前記メモリ部は、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成であり、
前記コンタクト部が、前記第１配線と前記周辺回路部を接続するコンタクト部においては前記第１配線の延伸する方向に２列以上に配置されており、前記第２配線と前記周辺回路部を接続するコンタクト部においては前記第２配線の延伸する方向に２列以上に配置されている
記憶装置。
【請求項１８】
前記周辺回路部は第１の最小加工寸法で形成されており、
前記メモリ部は前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成されている
請求項１７に記載の記憶装置。
【請求項１９】
前記第１の配線と前記第２の配線の交差する領域に、前記第１の配線と前記第２の配線に接続して２端子デバイスが形成されており、前記各２端子デバイスのそれぞれが個々のメモリセルに相当する
請求項１７に記載の記憶装置。
【請求項２０】
前記２端子デバイスが、抵抗層あるいは抵抗層とスイッチング層の積層体である
請求項１９に記載の記憶装置。
【請求項２１】
周辺回路部と、
前記周辺回路部の上層に積層された複数のメモリセルを有するメモリ部と、
前記周辺回路部と前記メモリ部を接続するコンタクト部と
を有し、
前記メモリ部は、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成であり、
前記第１の配線と前記第２の配線の交差する領域に、前記第１の配線と前記第２の配線に接続して、記録により抵抗値が変化する材料の単層、あるいは、前記記録により抵抗値が変化する材料と単独の層で動作するスイッチング層の積層体が形成されている
記憶装置。
【請求項２２】
半導体基板に周辺回路部を形成する工程と、
前記周辺回路部に接続する複数個の第１コンタクトを形成する工程と、
前記周辺回路部の上層に、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成であるメモリ部を積層して形成する工程と、
前記メモリ部の前記第１配線および前記第２配線に接続する複数個の第２コンタクトを前記第１コンタクトに接続して形成する工程と
を有し、
前記第１配線に接続する前記第２コンタクトと前記第１コンタクトとの位置を前記第１配線の延伸する方向に２列以上に配置し、前記第２配線に接続する前記第２コンタクトと前記第１コンタクト部との位置を前記第２配線の延伸する方向に２列以上に配置する
記憶装置の製造方法。
【請求項２３】
前記周辺回路部を第１の最小加工寸法で形成し、
前記メモリ部を前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成する
請求項２２に記載の記憶装置の製造方法。
【請求項２４】
前記メモリ部を形成する工程は、前記第１配線を形成する工程と、少なくとも個々のメモリセルに相当する領域において、前記第１配線に接続するようにメモリセルを構成するデバイスを形成する工程と、前記デバイスに接続するように第２配線を形成する工程とを含む
請求項２２に記載の記憶装置の製造方法。
【請求項２５】
前記メモリセルを構成するデバイスとして２端子デバイスを形成する
請求項２４に記載の記憶装置の製造方法。
【請求項２６】
前記２端子デバイスとして、抵抗層あるいは抵抗層とスイッチング層の積層体を形成する
請求項２５に記載の記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、記憶装置とその製造方法および使用方法、半導体装置とその製造方法に関し、特に、微細なパターンのメモリセルなどを低いアライメント精度で積層して形成することができる記憶装置とその製造方法および使用方法、半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
メモリデバイスとして、マスクＲＯＭ、ＰＲＯＭ、ＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ランダムアクセス強誘電体メモリ（ＦｅＲＡＭ）、ランダムアクセス磁性メモリ（ＭＲＡＭ）、相変化メモリなど、多くの種類の固体メモリデバイスが開発および製造されている。
【０００３】
上記の各種固体メモリデバイスのうち、そのほとんどがフォトリソグラフィーと呼ばれる微細加工技術を用いて作成されており、ＭＯＳ電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ、以下単にＭＯＳトランジスタともいう）を基本としたメモリセル構造を有している。
【０００４】
上記の各種固体メモリデバイスのいずれのタイプのメモリにおいても、高記録密度化や低価格化に向けて、リソグラフィー技術の最小加工線幅をさらに小さくする微細加工技術の開発が進められており、これに伴って、微細加工技術に対応したＭＯＳトランジスタ、さらに、それに適応したメモリセル構造やセル記録材料などの開発が行なわれている。
【０００５】
微細加工については、現在では、最小加工線幅Ｆ（デザインルールあるいはノード）として、０．１３μｍのプロセスが最先端では量産に使用されており、次世代は０．１０μｍ、さらに、その先の世代には０．０７μｍ、０．０５μｍ、０．０３５μｍというロードマップが敷かれている。
このように最小加工線幅が縮小されると、メモリセルのサイズもそれに応じて縮小されるため、記録密度が向上し、メモリの大容量化がなされる。
【０００６】
現在行われているリソグラフィーにおいては、露光光源として深紫外と呼ばれる波長範囲の光源である波長２４８ｎｍのＫｒＦレーザが用いられており、さらに先端プロセスでは波長１９３ｎｍのＡｒＦレーザが用いられており、これらにより、０．１０μｍまでの微細加工が可能である。
さらに、その先の世代としては、波長１３ｎｍの極紫外光を用いたフォトリソグラフィー（ＥＵＶ）と、投影型電子線リソグラフィー（ＥＰＲ）が有望視されている。
しかし、上記の光源を用いたフォトリソグラフィーは、いずれも従来のフォトリソグラフィー設備に比して、光源、電子線源、レンズ系およびマスクなどが高額になり、さらには、マスクの重ね合わせ精度、即ち、アライメント精度をより高くする必要があるための機構系に超高精度が要求されるため、仮に微細加工線幅が小さくなり、メモリの記録密度が向上しても、設備コストあるいはスループット低下に伴うコスト増大の点で大きな問題を有する。
アライメント精度は、例えば、最小加工線幅の３０％程度であり、最小加工線幅が０．０５μｍとすると、０．０１５μｍの精度が必要ということになる。
【０００７】
上記のＥＵＶおよびＥＰＲよりも低コストで微細加工が可能な技術として、低加速電子ビーム等倍近接転写方式（ＬＥＥＰＬ：ｌｏｗ　ｅｎｅｒｇｙ　ｅｌｅｃｔｒｏｎ　ｐｒｏｊｅｃｔｉｏｎ　ｌｉｔｈｏｇｒａｐｈｙ）が知られている。
ＬＥＥＰＬとは、被加工形状と等倍で同一形状の空孔を有する薄いマスクを用い、その空孔を低加速電子を透過させ、被加工材の表面に覆われたレジストに照射することによって露光を行う方法である。
【０００８】
一方で、上記のフォトリソグラフィーとは異なる安価な微細加工技術として、例えば文献（”Ｓｏｆｔ　Ｌｉｔｈｏｇｒａｐｈｙ”　Ｙ．Ｘｉａ　ａｎｄ　Ｇ．Ｍ．Ｗｈｉｔｅｓｉｄｅｓ，　Ａｎｇｅｗ．　Ｃｈｅｍ．　Ｉｎｔ．　Ｅｄ．，　３７　（１９９８）　５５０−５７５　）にソフトリソグラフィーと呼ばれる技術が開示されている。
ソフトリソグラフィー技術では、表面にあらかじめ微細な凹凸パターンが形成された弾性体を微細パターン被形成基板表面のレジストなどにコンタクトさせ、弾性体の凹凸パターンを上記基板上のレジストに転写させ、その後のエッチングなどのプロセスを経て基板上に形成することによる微細加工を行う。
上記の弾性体はプラスティックや薄い無機材料などにより成るが、柔らかい素材を使用しているため、上記のリソグラフィー技術はソフトリソグラフィーと呼ばれている。
【０００９】
また、例えば文献（”Ｄｅｅｐ−ｕｌｔｒａｖｉｏｌｅｔ　ｉｎｔｅｒｆｅｒｏｍｅｔｒｉｃ　ｌｉｔｈｏｇｒａｐｈｙ　ａｓ　ａ　ｔｏｏｌ　ｆｏｒ　ａｓｓｅｓｓｍｅｎｔ　ｏｆ　ｃｈｅｍｉｃａｌｌｙ　ａｍｐｌｉｆｉｅｄ　ｐｈｏｔｏｒｅｓｉｓｔ　ｐｅｒｆｏｒｍａｎｃｅ”，　Ｗ．Ｈｉｎｓｂｅｒｇ，　Ｆ．Ａ．　Ｈｏｕｌｅ，　Ｊ．　Ｈｏｆｆｎａｇｌｅ，　Ｍ．　Ｓａｎｃｈｅｚ，　Ｇ．　Ｗａｌｌｒａｆｆ，　Ｍ．　Ｍｏｒｒｉｓｏｎ，　ａｎｄ　Ｓ．　Ｆｒａｎｋ，　Ｊ．　Ｖａｃ．　Ｓｃｉ．　Ｔｅｃｈｎｏｌ．　Ｂ，　１６，　３６８９　（１９９８））に干渉露光法と呼ばれる安価なリソグラフィ法が開示されている。
干渉露光法では、位相の揃ったレーザ光を空間でビームスプリッターにより２分割し、パターン被形成基板表面のレジストにそれぞれ異なる方向から斜めに光を照射させ、レジスト面で２つの光りを干渉させることによって、細かい周期のラインパターンをレジスト面に形成する方法である。
【００１０】
また、従来のステッパーあるいはスキャナと呼ばれる縮小投影露光方式によるフォトリソグラフィーではなく、直接マスクをパターン被形成基板表面のレジストにコンタクトさせる、いわゆる、密着露光方式によっても、微細加工線幅を容易に縮小させられることは知られている。
この場合、ソースとしては紫外光、あるいは、電子線が用いられる。
【００１１】
また、上記の微細加工技術以外の記録密度の向上および低コスト化に寄与する技術として、１つのメモリセル内での多値化や多ビット化などの開発が行われている。
【００１２】
例えばフラッシュメモリでは、ＭＯＳトランジスタのゲート酸化膜直上のフローティングゲートに電荷を蓄積することによる記録を行う。ここで、記録密度の向上のため、蓄積電荷量を従来の２値レベルに設定するのではなく、例えば４値レベルに設定することによって一つのセルに２ビットの情報を蓄える、いわゆる多値化により記録密度を向上させる技術が知られている。
また、ＭＯＮＯＳと呼ばれるメモリにおいては、ＭＯＳトランジスタのゲート酸化膜直上に窒化シリコン膜を配し、その欠陥準位に電荷を蓄積することによる記録を行なう。ここで、ＭＯＳトランジスタのソース部に近接した部分の窒化膜に電荷を蓄積するビットと、ドレイン部に蓄積するビットの、いわゆる多ビット化を施すことにより実効的な記録密度を向上させる技術が知られている。
【００１３】
上記のフラッシュメモリやＭＯＮＯＳなどの電荷蓄積型メモリにおいては、多値化あるいは多ビット化などの手法により、微細加工技術の他に記録密度を向上させることが可能であるが、絶縁膜に隔離された部分に蓄積された電荷は、時間の経過とともにリークにより減少することが知られており、それによるデータ保持の信頼性において問題を有する。
今後、微細加工技術が進むにつれ、蓄積される電荷量は減少するため、回避が困難の問題である。
【００１４】
またさらに、記録密度の向上および低コスト化に寄与する技術として、セル層を多層化することなどの開発が行われている。
【００１５】
上記のフラッシュメモリやＭＯＮＯＳなどの電荷蓄積型のメモリでは、電荷の蓄積量に応じてＭＯＳトランジスタのゲート閾値電圧が変化することを再生の原理としているため、メモリセルにＭＯＳトランジスタを必要としている。ＭＯＳトランジスタはチャネル部を形成するシリコン単結晶、および、ゲート部に高品位の薄い絶縁膜を必要とするので、シリコン基板表面に形成されており、このために同様な性能を有するＭＯＳトランジスタを積層することは困難である。
従って、ＭＯＳトランジスタをセルに用いるメモリでは、メモリセルを積層する、いわゆる、多層メモリあるいは３次元メモリの作成は困難となっている。
【００１６】
一方、多層メモリあるいは３次元メモリとして、例えば、２方向に延伸した２本の配線パターンの交差位置において、交差する２本の配線間にアンチフューズ記録材料、および、それと直列に接続されたｐｎダイオード、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）ダイオード、ショットキーダイオードなどのダイオードを設けて構成されるメモリセルを用いたプログラマブルロム（ＰＲＯＭ）が米国特許６０３４８８２号に開示されている。
上記のＰＲＯＭにおいては、配線とセルとを交互に基板上に基板に垂直方向に積層することによって、多層メモリあるいは３次元メモリを構築している。この場合、セルにＭＯＳトランジスタを用いていないため、比較的容易にセルを積層することが可能であるが、ダイオードの閾値電圧の抑制、さらにはそれらのバラツキを抑え特性を揃えることが問題となる。
【００１７】
例えば、シリコンｐｎ接合ダイオードでは、その閾値電圧がおよそ０．６Ｖであることから、今後の、微細加工の世代が進んだ場合、周辺回路に用いられるＭＯＳトランジスタの動作電圧、あるいは、デバイス電源電圧に比してダイオードの閾値電圧が同程度、あるいは、それ以上となるなどの問題点を有している。
また、ＭＩＭダイオードについては、絶縁膜中を電子がトンネリングする現象、いわゆるトンネル効果を用いるため、低電圧駆動するために要求される膜厚は、数ｎｍ程度と極めて薄くなり、その厚さを非常に高い精度で制御する必要があるので実用上問題となる。
また、ショットキーダイオードは金属と半導体の表面間の界面現象を用いており、その界面状態を極めて高品質に制御する必要があるため、例えば、多層メモリなどのような積層構造には不適である。
【００１８】
さらに、上記のｐｎ接合ダイオードあるいはショットキーダイオードは異種材料間に空乏層を形成することによってダイオードを構成するが、空乏層の形成のために、ｐｎ接合ダイオードではおよそ１００ｎｍ、ショットキーダイオードにおいても数十ｎｍ以上の距離が必要とされる。
微細加工のサイズが１００ｎｍ以下となる場合に、ダイオードのみの厚さが数十ｎｍ以上となると、これに、さらに記録材料が直列に接続されるため、加工のアスペクト比は１以上あるいは２以上となり、微細加工の歩留まりが低下するという問題も懸念される。
【００１９】
フューズあるいはアンチフューズなどを記録材料としたＰＲＯＭは、繰り返しの記録が可能なＲＡＭと比べて構造も容易で、簡便なプロセスで作成が可能であることからビット単価の低減には好都合な記録デバイスであるが、一度しか記録が行えないために、仕様用途に大きな制約が加わっている。
【００２０】
【発明が解決しようとする課題】
しかしながら、上記のメモリデバイスのビットあたりのコストを低下させるために必要とされる微細加工技術について、ＥＵＶとＥＰＲのいずれも装置コストが高いという欠点があり、その他の微細加工技術であるＬＥＥＰＬを含めて、いずれの微細加工方法においてもその最小加工線幅に応じて必要とされるアライメント精度を確保することが困難であるという問題がある。
また、上述の安価な微細加工技術として知られているソフトリソグラフィー、干渉露光法、密着露光方式などの方法は、細い線幅の加工を行うのには適しているが、精度のよいアライメントを行えないという問題を有している。
【００２１】
本発明は上記の問題点に鑑みてなされたものであり、従って、本発明は、高精度のアライメントを必要とせずに製造することができる記憶装置とその製造方法、そのように製造した記憶装置の使用方法を提供することを目的とする。
また、高精度のアライメントを必要とせずに製造することができる半導体装置とその製造方法を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記の目的を達成するため、本発明の記憶装置は、第１の最小加工寸法で形成された周辺回路部と、前記周辺回路部の上層に積層され、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成された複数のメモリセルを有するメモリ部と、前記周辺回路部と前記メモリ部を接続するコンタクト部とを有し、前記メモリ部は、前記第２の最小加工寸法よりも大きなアライメント精度で前記周辺回路部に対して積層されている。
【００２３】
上記の本発明の記憶装置は、第１の最小加工寸法で形成された周辺回路部と第１の最小加工寸法よりも小さい第２の最小加工寸法で形成されたメモリ部とが積層した構造であり、メモリ部は第２の最小加工寸法よりも大きなアライメント精度で周辺回路部に対して積層されている。
【００２４】
上記の本発明の記憶装置は、好適には、前記メモリ部は、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成である。
さらに好適には、前記第１の配線と前記第２の配線の交差する領域に、前記第１の配線と前記第２の配線に接続して２端子デバイスが形成されており、前記各２端子デバイスのそれぞれが個々のメモリセルに相当する。
また、好適には、前記周辺回路部は、前記メモリ部との配線の接続状況を判別する回路を含む。
さらに好適には、前記コンタクト部において、前記周辺回路部に接続する複数個の第１コンタクトと前記メモリ部に接続する複数個の第２コンタクトとが接続されており、前記第１コンタクトの数は前記第２コンタクトの数よりも多く、前記第２コンタクトは少なくとも１つの前記第１コンタクトと接続し、前記第１コンタクトは多くとも１つの前記第２コンタクトと接続し、かつ、１つの前記第２コンタクトは複数の前記第１配線と複数の前記第２配線のうちのいずれか１つの配線に接続する。
【００２５】
また、上記の目的を達成するため、本発明の記憶装置の製造方法は、半導体基板に第１の最小加工寸法で周辺回路部を形成する工程と、前記周辺回路部に接続する複数個の第１コンタクトを形成する工程と、前記周辺回路部の上層に、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で、かつ、前記周辺回路部に対して前記第２の最小加工寸法よりも大きなアライメント精度で、メモリ部を積層して形成する工程と、前記メモリ部に接続する複数個の第２コンタクトを前記第１コンタクトに接続して形成する工程とを有する。
【００２６】
上記の本発明の記憶装置の製造方法は、半導体基板に第１の最小加工寸法で周辺回路部を形成し、次に、周辺回路部に接続する複数個の第１コンタクトを形成する。次に、周辺回路部の上層に、第１の最小加工寸法よりも小さい第２の最小加工寸法で、かつ、周辺回路部に対して第２の最小加工寸法よりも大きなアライメント精度で、メモリ部を積層し、次に、メモリ部に接続する複数個の第２コンタクトを第１コンタクトに接続して形成する。
【００２７】
上記の本発明の記憶装置の製造方法は、好適には、前記メモリ部を形成する工程は、第１の方向に延伸する複数の第１配線を形成する工程と、少なくとも個々のメモリセルに相当する領域において、前記第１配線に接続するようにメモリセルを構成するデバイスを形成する工程と、前記デバイスに接続するように、前記第１の方向と異なる方向に延伸する複数の第２配線を形成する工程とを有し、前記第１配線を形成する工程においては、前記第１配線と１つの前記第２コンタクトとを接続して形成する。前記第２配線を形成する工程においては、前記第２配線と１つの前記第２コンタクトとを接続して形成する。
また、好適には、前記周辺回路部を形成する工程は、前記メモリ部との配線の接続状況を判別する回路を形成する工程を含む。
また、好適には、前記第１コンタクトの数を前記第２コンタクトの数よりも多く形成し、前記第２コンタクトは少なくとも１つの前記第１コンタクトと接続し、前記第１コンタクトは多くとも１つの前記第２コンタクトと接続するように形成する。
【００２８】
また、上記の本発明の記憶装置の使用方法は、第１の最小加工寸法で形成された周辺回路部と、前記周辺回路部の上層に積層され、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成された複数のメモリセルを有するメモリ部と、前記周辺回路部と前記メモリ部を接続するコンタクト部とを有し、前記メモリ部は、前記第２の最小加工寸法よりも大きなアライメント精度で前記周辺回路部に対して積層されており、前記コンタクト部において、前記周辺回路部に接続する複数個の第１コンタクトと前記メモリ部に接続する複数個の第２コンタクトとが接続され、前記第１コンタクトの数は前記第２コンタクトの数よりも多く、前記第２コンタクトは少なくとも１つの前記第１コンタクトと接続し、かつ、前記第１コンタクトは多くとも１つの前記第２コンタクトと接続している記憶装置の使用方法であって、前記記憶装置の製造終了時あるいは前記記憶装置の使用時において、前記第１コンタクトと前記第２コンタクトの接続状況を判別し、前記メモリ部を構成する各メモリセルにアドレスを割り付けて使用する。
【００２９】
上記の本発明の記憶装置は、周辺回路部に接続する複数個の第１コンタクトとメモリ部に接続する複数個の第２コンタクトとが接続され、第１コンタクトの数は前記第２コンタクトの数よりも多く、第２コンタクトは少なくとも１つの前記第１コンタクトと接続し、かつ、前記第１コンタクトは多くとも１つの前記第２コンタクトと接続している記憶装置を使用するのには、記憶装置の製造終了時あるいは記憶装置の使用時において、第１コンタクトと第２コンタクトの接続状況を判別し、メモリ部を構成する各メモリセルにアドレスを割り付けて使用する。
【００３０】
また、上記の本発明の半導体装置は、第１の最小加工寸法で形成された第１半導体部と、前記第１半導体部の上層に積層され、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成された第２半導体部と、前記第１半導体部と前記第２半導体部を接続するコンタクト部とを有し、前記第２半導体部は、前記第２の最小加工寸法よりも大きなアライメント精度で前記第１半導体部に対して積層されている。
【００３１】
上記の本発明の半導体装置は、第１の最小加工寸法で形成された第１半導体部と第１の最小加工寸法よりも小さい第２の最小加工寸法で形成された第２半導体部とが積層した構造であり、第２半導体部は第２の最小加工寸法よりも大きなアライメント精度で第１半導体部に対して積層されている。
【００３２】
また、上記の本発明の半導体装置の製造方法は、半導体基板に第１の最小加工寸法で第１半導体部を形成する工程と、前記第１半導体部に接続する複数個の第１コンタクトを形成する工程と、前記第１半導体部の上層に、前記第１の最小加工寸法よりも小さい第２の最小加工寸法で、かつ、前記第１半導体部に対して前記第２の最小加工寸法よりも大きなアライメント精度で、第２半導体部を積層して形成する工程と、前記第２半導体部に接続する複数個の第２コンタクトを前記第１コンタクトに接続して形成する工程とを有する。
【００３３】
上記の本発明の半導体装置の製造方法は、半導体基板に第１の最小加工寸法で第１半導体部を形成し、次に、第１半導体部に接続する複数個の第１コンタクトを形成する。次に、第１半導体部の上層に、第１の最小加工寸法よりも小さい第２の最小加工寸法で、かつ、第１半導体部に対して第２の最小加工寸法よりも大きなアライメント精度で、第２半導体部を積層して形成する。次に、第２半導体部に接続する複数個の第２コンタクトを第１コンタクトに接続して形成する。
【００３４】
また、上記の目的を達成するため、本発明の記憶装置は、周辺回路部と、前記周辺回路部の上層に積層された複数のメモリセルを有するメモリ部と、前記周辺回路部と前記メモリ部を接続するコンタクト部とを有し、前記メモリ部は、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成であり、前記コンタクト部が、前記第１配線と前記周辺回路部を接続するコンタクト部においては前記第１配線の延伸する方向に２列以上に配置されており、前記第２配線と前記周辺回路部を接続するコンタクト部においては前記第２配線の延伸する方向に２列以上に配置されている。
【００３５】
上記の本発明の記憶装置は周辺回路部とメモリ部とが積層した構造である。
メモリ部は、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成である。
ここで、第１配線と周辺回路部を接続するコンタクト部は第１配線の延伸する方向に２列以上に配置されており、第２配線と周辺回路部を接続するコンタクト部は第２配線の延伸する方向に２列以上に配置されている。
【００３６】
上記の本発明の記憶装置は、好適には、前記周辺回路部は第１の最小加工寸法で形成されており、前記メモリ部は前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成されている。
また、好適には、前記第１の配線と前記第２の配線の交差する領域に、前記第１の配線と前記第２の配線に接続して２端子デバイスが形成されており、前記各２端子デバイスのそれぞれが個々のメモリセルに相当する。
さらに好適には、前記２端子デバイスが、抵抗層あるいは抵抗層とスイッチング層の積層体である。
【００３７】
また、上記の目的を達成するため、本発明の記憶装置は、周辺回路部と、前記周辺回路部の上層に積層された複数のメモリセルを有するメモリ部と、前記周辺回路部と前記メモリ部を接続するコンタクト部とを有し、前記メモリ部は、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成であり、前記第１の配線と前記第２の配線の交差する領域に、前記第１の配線と前記第２の配線に接続して、記録により抵抗値が変化する材料の単層、あるいは、前記記録により抵抗値が変化する材料と単独の層で動作するスイッチング層の積層体が形成されている。
【００３８】
上記の本発明の記憶装置は周辺回路部とメモリ部とが積層した構造である。
メモリ部は、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成である。
ここで、第１の配線と第２の配線の交差する領域に、第１の配線と第２の配線に接続して、記録により抵抗値が変化する材料の単層、あるいは、記録により抵抗値が変化する材料と単独の層で動作するスイッチング層の積層体が形成されている。
【００３９】
また、上記の目的を達成するため、本発明の記憶装置の製造方法は、半導体基板に周辺回路部を形成する工程と、前記周辺回路部に接続する複数個の第１コンタクトを形成する工程と、前記周辺回路部の上層に、第１の方向に延伸する複数の第１配線と、前記第１の方向と異なる方向に延伸する複数の第２配線とを有し、前記第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成であるメモリ部を積層して形成する工程と、前記メモリ部の前記第１配線および前記第２配線に接続する複数個の第２コンタクトを前記第１コンタクトに接続して形成する工程とを有し、前記第１配線に接続する前記第２コンタクトと前記第１コンタクトとの位置を前記第１配線の延伸する方向に２列以上に配置し、前記第２配線に接続する前記第２コンタクトと前記第１コンタクト部との位置を前記第２配線の延伸する方向に２列以上に配置する。
【００４０】
上記の本発明の記憶装置の製造方法は、半導体基板に周辺回路部を形成し、次に、周辺回路部に接続する複数個の第１コンタクトを形成する。次に、周辺回路部の上層に、第１の方向に延伸する複数の第１配線と、第１の方向と異なる方向に延伸する複数の第２配線とを有し、第１の配線と前記第２の配線の交差する領域が個々のメモリセルに相当する構成であるメモリ部を積層して形成する。次に、メモリ部の第１配線および第２配線に接続する複数個の第２コンタクトを第１コンタクトに接続して形成する。
このとき、第１配線に接続する第２コンタクトと第１コンタクトとの位置を第１配線の延伸する方向に２列以上に配置し、第２配線に接続する第２コンタクトと第１コンタクト部との位置を第２配線の延伸する方向に２列以上に配置して形成する。
【００４１】
上記の本発明の記憶装置の製造方法は、好適には、前記周辺回路部を第１の最小加工寸法で形成し、前記メモリ部を前記第１の最小加工寸法よりも小さい第２の最小加工寸法で形成する。
また、好適には、前記メモリ部を形成する工程は、前記第１配線を形成する工程と、少なくとも個々のメモリセルに相当する領域において、前記第１配線に接続するようにメモリセルを構成するデバイスを形成する工程と、前記デバイスに接続するように第２配線を形成する工程とを含む。
さらに好適には、前記メモリセルを構成するデバイスとして２端子デバイスを形成する。
またさらに好適には、前記２端子デバイスとして、抵抗層あるいは抵抗層とスイッチング層の積層体を形成する。
【００４２】
【発明の実施の形態】
以下に、本発明の記憶装置およびその製造方法と使用方法の実施の形態について、図面を参照して下記に説明する。
【００４３】
第１実施形態
図１は、本実施形態に係る半導体などを記憶材料として用いた記憶装置の斜視図である。
半導体基板Ｓｕｂに周辺回路部が形成されており、例えば絶縁膜などを介した上層に、ワード線ＷＬおよびビット線ＢＬを含むメモリ部が積層されている。メモリ部と周辺回路部とは、ワード線コンタクトＣＴＷＬおよびビット線コンタクトＣＴＢＬなどのコンタクト部により接続されている。
【００４４】
上記の周辺回路部は、例えばシリコン半導体基板に従来から知られているリソグラフィー技術を用いて、第１の最小加工寸法にて形成されている。例えば、ＭＯＳトランジスタ、抵抗素子、キャパシタなどの素子を含み、記憶装置のうちのメモリ部を除いた回路、即ち、アドレス回路、信号検出用センスアンプ回路、記録・再生パルス制御回路などからなり、必要に応じて、データエンコーダー、データデコーダー、エラー訂正、昇圧などの回路、および、バッファメモリなどから構成される。
【００４５】
上記のメモリ部は、複数個のメモリセルがマトリックス状に並べられて構成されており、例えばソフトリソグラフィー、干渉露光法、密着露光方式などの通常の半導体プロセスではない安価な微細加工技術により、第１の最小加工寸法よりも小さい第２の最小加工寸法にて形成されている。
ここで、メモリ部は、第２の最小加工寸法よりも大きなアライメント精度で周辺回路部に対して積層されている。
【００４６】
図２は上記のメモリ部におけるメモリセルの模式的な斜視図であり、図面上、４つのメモリセルを示している。互いに交差するように延伸するビット線ＢＬとワード線ＷＬの交差する領域がそれぞれメモリセルとなる。
各メモリセルにおいて、ワード線ＷＬとビット線ＢＬの間に、記録材料からなる記録層や、必要に応じて設けられ、記録層に対して直列に配列されてダイオードなどとして機能する選択スイッチ層、あるいはバリア材料からなるバリア層などが設けられている。例えば、バリア層１２ｂ、記録層１３ｂ、バリア層１４ｂなどの積層体から構成される。
上記の記録層や選択スイッチは、いずれも２つの端子を有する２端子デバイスＤＥよりなる。
【００４７】
上記の各メモリセルにおいて記録層を構成する記録材料としては、磁気抵抗材料、相変化材料、フューズ材料、アンチフューズ材料などの抵抗変化材料、強誘電体、誘電体などの電荷保持、あるいは、容量変化材料などが用いられる。
【００４８】
磁気抵抗材料としては、Ｃｕなどの導体薄膜の両側にＮｉＦｅ、Ｃｏ、ＣｏＦｅなどの強磁性体薄膜を配した構造である、いわゆるＧＭＲ（Ｇｉａｎｔ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）構造の磁気抵抗材料、あるいは、Ａｌ２　Ｏ３などの絶縁薄膜の両側にＮｉＦｅ、Ｃｏ、ＣｏＦｅなどの強磁性体薄膜を配した構造である、いわゆるＴＭＲ（Ｔｕｎｎｅｌ　Ｍａｇｎｅｔｏ　Ｒｅｓｉｓｔｉｖｅ）構造の磁気抵抗材料が用いられる。
記録は所望のセルに対応したビット線、および、ワード線に電流を流し、電流により形成される磁界により記録セルの磁化の方向を反転させることによって行う。
再生は、所望なセルに対応するビット線とワード線間に電圧を印加し、ＧＭＲ、あるいは、ＴＭＲ素子を通る電流の値、すなわち、抵抗の変化によってデータの識別を行う。
ここで、ＧＭＲ、あるいは、ＴＭＲ素子は、並行に配置された２種類の磁性膜の磁化方向が並行か反並行かによって抵抗の値に差を生じるため、上記の方法で再生を行うことができる。
【００４９】
相変化材料としては、ＧｅＳｂＴｅ、あるいは、ＡｇＩｎＳｂＴｅなどのＧｅ、Ｓｉ、Ａｇ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｓｅ、Ａｓ、Ｂｉなどから成るカルコゲナイド半導体が用いられる。
これらの材料は、温度変化に応じて、結晶とアモルファスの間で容易に相転移を生じ、保存、および、再生状態において相が結晶の場合には抵抗が低く、アモルファスの場合には高いという特性を有する。
記録は所望なセルにパルス電流を流し、記録材料を結晶化温度以上、かつ、融点以下の温度に加熱させることにより、記録後に結晶化状態を得、結晶化を生じせしめる電流パルスに比べて短く、大きいパルス電流を流し、融点以上に加熱し、その後、急速に冷却されることによって、記録後にアモルファス状態を得ることができる。
加熱には抵抗体を流れる電流によるジュール熱の効果を用いるが、抵抗体としては、カルコゲナイド材料自身を利用してもいいし、別途、直列に配置された、ＴｉＮ、ＷＮ、ＴａＮ、ＭｏＮ、ＴｉＯ、ＷＯ、ＴａＯ、ＭｏＯなどの薄膜抵抗材料を用いても良い。
また、加熱によるメタル配線材料とカルコゲナイド材料間の反応、両材料間での原子の移動などを防ぐために、窒化材料、あるいは、酸化材料によるバリア層を形成してもよい。
【００５０】
一度だけ記録が可能な、いわゆる、追記型記録材料として、フューズ材料、および、アンチフューズ材料がある。
フューズ材料としては、例えば、ポリシリコン、ニクロムなどの薄膜抵抗体からなり、記録電流のジュール熱により抵抗体が断線することによって記録が行われる。
また、アンチフューズ材料は、例えば、アモルファスシリコン、多結晶シリコン、金属（半導体）／薄い絶縁膜／金属（半導体）、などのアモルファス材料、あるいは、絶縁材料を介した金属薄膜からなり、記録電流を流すことにより、アモルファス材料の場合には結晶化を促進させ、絶縁材料の場合には絶縁破壊を生じさせることによって、抵抗値を下げることによって記録を行う。
抵抗変化材料のほか、加熱によるメタル配線のダメージを防ぐために、配線材料と抵抗変化材料との間に窒化材料、あるいは、酸化材料によるバリア層を付加しても構わない。
【００５１】
強誘電体の場合には、所望なセルに電圧を印加し、分極を反転させることにより記録を行う。
また、誘電体のキャパシタには電圧を印加することによって電荷を蓄積させることにより記録を行う。再生については、所望なセルに電圧を印加して、分極の反転、あるいは、電荷の移動に伴う電流の有無によりデータの識別を行う。
強誘電体材料と配線材料との界面での原子の移動に伴う、繰返し記録再生時の劣化を防ぐために、それらの界面に、ＲｕＯ、ＩｒＯ２　などのバリア層を付加しても構わない。
【００５２】
次に、本実施形態に係る記憶装置の製造方法について説明する。
上記のシリコン基板上の周辺回路部は、従来から知られている半導体製造用の通常のリソグラフィー技術を用いて、第１の最小加工寸法にて形成する。
例えば、ＫｒＦレーザを用いた最小加工線幅Ｆ＝０．１８〜０．２５μｍのプロセス、ＡｒＦレーザを用いたＦ＝０．１０〜０．１５μｍのプロセス、あるいは、Ｆ２　レーザを用いた０．１０μｍ程度のプロセス、さらには、極紫外光と呼ばれる光源、電子線、Ｘ線などを用いた０．１０μｍ以下のプロセスなどにより、高いアライメント精度を有する加工方法により形成される。
【００５３】
次に、上記の周辺回路部が形成されたシリコン基板上に、通常の半導体プロセスではない安価な微細加工技術により、第１の最小加工寸法よりも小さい第２の最小加工寸法にてメモリセルを形成する。
ここで、通常の半導体プロセスではない安価な微細加工技術とは、ソフトリソグラフィー、干渉露光法、密着露光方式などの方法を用い、高精度のアライメントを要さない、例えば、アライメント精度が最小加工線幅よりも荒い加工方法を指す。
【００５４】
以降は、上記の材料の中から代表例として、アンチフューズ材料であるアモルファスシリコンを記録材料として用いた場合について説明を行う。
図３は、本実施形態に係る記憶装置のメモリ部におけるビット線の延伸方向に沿う断面図である。
半導体基板１０（Ｓｕｂ）に周辺回路部（不図示）が設けられ、絶縁膜などを介した上層に、ワード線ＷＬとなる第１配線１１ａが形成されている。
各メモリセル領域において、第１配線１１ａの上層に、例えば窒化シリコンからなるバリア層１２ｂ、アモルファスシリコンからなり、２端子デバイスＤＥとなる記録層１３ｂ、例えば窒化シリコンあるいは窒化チタンからなるバリア層１４ｂが積層している。メモリセル以外の領域は、層間絶縁膜１７で埋められている。
さらに、バリア層１４ｂの上層に、ビット線ＢＬとなる第２配線１８ａが形成されている。
バリア層１２ｂ，１４ｂは同一材料でも構わないし、異なる材料でも構わない。
ここで、バリア層１２ｂ，１４ｂとなる窒化シリコンの薄膜は絶縁性であるが、例えば５〜５０ｎｍ程度に膜厚を薄くし、窒素含有量を少なくすることにより、ＭＩＭダイオードとして作用させることができる。
また、窒化チタン薄膜は導体であり、ここでは、単なるバリア層として作用する。
【００５５】
上記の構造のメモリセルの製造方法について説明する。
まず、上記のように通常の半導体プロセスによって、メモリを動作させるに必要なセル部分を除く周辺回路、例えば、アドレス選択回路、信号検出回路、データ入力、出力回路、記録パルス制御回路、再生パルス制御回路などがあらかじめ形成されたシリコン半導体基板１０上に、図４（ａ）に示すように、例えばスパッタリング法などにより、第１配線（ワード線）となる導電層１１を堆積させる。材料としては、抵抗が小さいＡｌ、Ｃｕ、Ａｕ、Ａｇなどであり、エレクトロマイグレーション、あるいは、密着性などの信頼性の改善のために、多少の添加物が混入されていても構わない。
次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などにより、窒化シリコンを堆積させてバリア層１２とし、アモルファスシリコンを堆積させて記録層１３とし、窒化チタンを堆積させてバリア層１４とする。
次に、バリア層１４の上層に、レジスト膜１５を塗布する。
【００５６】
次に、図４（ｂ）に示すように、ソフトリソグラフィー、干渉露光法、密着露光方式などの安価な微細加工技術により、第２の最小加工寸法でパターン加工されたレジスト膜１５ａを得る。レジスト膜１５ａは、その下層のバリア層１４、記録層１３、バリア層１２および導電層１１を第１配線（ワード線）方向にパターン加工するためのマスクとなる層である。
ここで、ソフトリソグラフィー、干渉露光法、密着露光方式などの微細加工技術においては、周辺回路部に対して、高精度のアライメントは不要で、第２の最小加工寸法よりも大きなアライメント精度でパターン形成する。
上記の高精度とは、微細加工最少サイズに比して小さい、例えば２０％程度の精度のことを指す。
【００５７】
上記の微細加工プロセス方法の代表として、ソフトリソグラフィー法（インプリント法）によるレジスト膜のパターン加工方法を図５を参照して説明する。
図５（ａ）に示すように、表面に微細加工パターンが形成されているスタンパ１６をレジスト膜１５の塗布された被加工基板上にコンタクトさせる。
ここで、スタンパ１６は、例えば、０．１〜１ｍｍ程度の厚さのシート状プラスティック、あるいは、無機材料などからなる。
その表面の微細加工パターンは、電子線描画装置などを用いてパターン形成されたものでもよいし、それによって形成された原盤から、メッキ、あるいは、成型などによってパターンをスタンパ材料に転写して得たものでもよい。
【００５８】
上記のようにして、スタンパ１６に設けられた凹凸形状パターンをレジスト膜１５に転写する。即ち、スタンパ１６の凹部１６ｄにおいて、レジスト膜１５の凸部１５ｐが形成される。
転写に際しては、適当な温度、圧力を付加する。
【００５９】
上記のようにレジスト膜１５にスタンパ１６を押圧した状態で、レジスト膜１５が紫外線硬化性の場合には、スタンパ１６を介して紫外線を照射し、レジスト膜１５を硬化させる。この場合には、スタンパ１６としてはガラスやプラスチックなどの光透過性のものを用いる。
また、レジスト膜１５が熱硬化性の場合には、スタンパ１６を介して熱を印加し、レジスト膜１５を硬化させる。
【００６０】
上記のようにしてレジスト膜１５を硬化させた後、スタンパ１６を剥離することで、図５（ｂ）に示すように、レジスト膜１５の表面に凸部１５ｐを含む凹凸形状パターンが転写される。
この状態から、例えばＲＩＥ（反応性イオンエッチング）、プラズマエッチング、ウェットエッチング、イオンミリングなどのエッチング方法を施すことで、レジスト膜の凸部１５ｐの間の薄い部分を完全に除去し、図４（ｂ）の状態に至る。
【００６１】
上記の微細加工プロセス方法によるレジスト膜１５ａのパターン形成方法としては、インプリント法のほかに、干渉露光法、あるいは、密着露光法を用いてもよい。
さらに、前述の、成膜を行ってからその上にレジストの加工を行う手順とは逆に、レジストのパターン加工を行った後に、成膜を行い、その後に、レジスト、および、レジスト上部に堆積した不要な膜を除去する、いわゆる、リフトオフ法によって、膜のパタニングを行ってもよい。
【００６２】
上記のようにしてレジスト膜１５ａのパターン形成をした後、図６（ａ）に示すように、レジスト膜１５ａとバリア層１４のエッチングの選択比が高くとれるエッチング方法、例えば、ＲＩＥを用いて、バリア層１４のエッチングを行い、レジスト膜１５ａのパターンに加工されたバリア層１４ａとする。
【００６３】
次に、図６（ｂ）に示すように、レジスト膜１５ａをマスクとして、記録層１３、バリア層１２、導電層１１のエッチングを行い、レジスト膜１５ａのパターンに加工された記録層１３ａ、バリア層１２ａおよび第１配線（ワード線）１１ａとする。この後、レジスト膜１５ａを除去する。
【００６４】
記録層１３、バリア層１２および導電層１１のエッチングの選択比は、それぞれの材料とレジスト膜１５ａの間で十分に取れればよいが、そうでない場合には、それぞれの材料とバリア層１４ａの間で確保できていればプロセス上は支障がない。
【００６５】
次いで、図７（ａ）に示すように、例えばスピンコート法により有機絶縁材料、あるいは、ＳＯＧ（スピンオンガラス）を塗布し、硬化させ、あるいはＣＶＤ法などによりＳｉＯ２　あるいはＳｉＯＦなどのいわゆるｌｏｗ−ｋ材料を一様に堆積させて、加工された第１配線１１ａ、バリア層１２ａ、記録層１３ａ、バリア層１４ａの間を絶縁材料により埋めて、層間絶縁膜１７を形成する。
【００６６】
次に、図７（ｂ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により、バリア層１４ａの表面が露出するまで層間絶縁膜１７を除去して平坦化する。
【００６７】
次に、図８（ａ）に示すように、例えばスパッタリング法などにより、第２配線（ビット線）となる導電層１８を堆積させる。材料としては、第１配線（ワード線）１１ａに用いたものと同様の材料を用いることができる。
次に、上記の同様に、ソフトリソグラフィー、干渉露光法、密着露光方式などの安価な微細加工技術により、第２の最小加工寸法でパターン加工されたレジスト膜１９を得る。レジスト膜１９は、その下層の導電層１８、バリア層１４ａ、記録層１３ａおよびバリア層１２ａを第１配線（ワード線）と直交する第２配線（ビット線）方向にパターン加工するためのマスクとなる層である。
ここで、ソフトリソグラフィー、干渉露光法、密着露光方式などの微細加工技術においては、周辺回路部に対して、高精度のアライメントは不要で、第２の最小加工寸法よりも大きなアライメント精度でパターン形成する。
【００６８】
次に、レジスト膜１９をマスクとして、ＲＩＥなどのエッチングを行い、導電層１８、バリア層１４ａ、記録層１３ａおよびバリア層１２ａ順次加工し、パターン加工された第２配線（ビット線）１８ａ、バリア層１４ｂ、記録層１３ｂおよびバリア層１２ｂとする。
この後、レジスト膜１９を除去し、パターン加工により生じたメモリセル間の空隙を絶縁材量で埋めるなどして、図３に示す本実施形態に係る記憶装置のメモリ部を製造することができる。
【００６９】
上記のように製造されたメモリセルに接続するワード線ＷＬおよびビット線ＢＬは、それぞれシリコン基板上の周辺回路にコンタクト接続される。
従来においては、シリコン基板上に露出した、ワード線、あるいは、ビット線と接続されるコンタクト部分に対し、高精度でアライメントを施して、ワード線、あるいは、ビット線の微細加工を行うのであるが、本実施形態では、この高精度のアライメントを要しない。
【００７０】
まず、ソフトリソグラフィーや密着露光方式などの微細加工技術によってメモリ部を形成する場合における周辺回路部とメモリ部のアライメントについて説明する。
図９は、ワード線ＷＬあるいはビット線ＢＬに接続するワード線コンタクトあるいはビット線コンタクトなどのコンタクト部ＣＴの拡大図である。
ワード線コンタクトあるいはビット線コンタクトなどのコンタクト部ＣＴは、ワード線ＷＬあるいはビット線ＢＬのうちのいずれか１つの配線に接続されており、以降では便宜上第２コンタクトＣＴ２　とも称する。
【００７１】
図１０（ａ）はワード線コンタクトあるいはビット線コンタクトなどのコンタクト部のレイアウト例を示す平面図である。
図１０（ａ）に示すように、シリコン基板上に設けられた周辺回路部に接続するコンタクト（以降では便宜上第１コンタクトＣＴ１　と称する）と、ワード線ＷＬあるいはビット線ＢＬに接続する第２コンタクトＣＴ２　との間で、コンタクト接続がなされる。
ここで、第１コンタクトＣＴ１　の数は第２コンタクトＣＴ２　の数よりも多く設けられており、第２コンタクトＣＴ２　は少なくとも１つの第１コンタクトＣＴ１と接続し、第１コンタクトＣＴ１　は多くとも１つの第２コンタクトＣＴ２　と接続する構成となっている。
【００７２】
図１０（ｂ）は第１コンタクトＣＴ１　の平面図であり、図１０（ｃ）は第２コンタクトＣＴ２　の平面図である。
図１０（ｂ）に示すように、第１コンタクトＣＴ１　は、それぞれ矩形の形状を有し、１次元あるいは２次元の配列方向に、例えば、シリコン基板上に形成された周辺回路部の設計ルールである第１の最小加工寸法と同等あるいはそれ以上の周期を有して周期的に繰り返して配列されている。
また、図１０（ｃ）に示すように、第２コンタクトＣＴ２　は、それぞれ矩形の形状を有し、第１コンタクトＣＴ１　の配列方向と同一の配列方向に、例えば、メモリ部の設計ルールである第２の最小加工寸法より大きな周期を有して周期的に繰り返して配列されている。
ここで、第１コンタクトＣＴ１　と第２コンタクトＣＴ２　のそれぞれの配列方向に対する、第１コンタクトＣＴ１　の長さＬ１と第１コンタクトＣＴ１　間の間隔Ｓ１、および第２コンタクトＣＴ２　の長さＬ２と第２コンタクトＣＴ２　間の間隔Ｓ２とについて、下記式（１）および（２）の関係がある。
【００７３】
【数３】
Ｌ１＜Ｓ２　　　　　　　　　　　　　　　　　　　　　　…（１）
Ｓ１＜Ｌ２　　　　　　　　　　　　　　　　　　　　　　…（２）
【００７４】
上記のようなサイズで配置された第１コンタクトＣＴ１　と第２コンタクトＣＴ２　では、第１コンタクトＣＴ１　と第２コンタクトＣＴ２　間のアライメントの精度が第２の最小加工寸法以上に大きくなってしまっても、第２コンタクトＣＴ２　は必ず少なくとも１つの第１コンタクトＣＴ１　と接続し、また、第１コンタクトＣＴ１　が接続する第２コンタクトＣＴ２　は多くとも１つであり、複数の第２コンタクトＣＴ２　に接続することはない。
【００７５】
一方、干渉露光法によってメモリ部を形成する場合、干渉露光法においては同一周期のラインアンドスペースのパターンしか形成できないので、以下に説明する方法によりコンタクト接続を行う。
図１１（ａ）はワード線コンタクトあるいはビット線コンタクトなどのコンタクト部のレイアウトの他の例を示す平面図である。
図１１（ａ）に示すように、シリコン基板上に設けられた周辺回路部に接続する第１コンタクトＣＴ１　と、ワード線ＷＬあるいはビット線ＢＬの延伸部から構成された第２コンタクトＣＴ２　との間で、コンタクト接続がなされる。
図１０のコンタクトと同様に、第１コンタクトＣＴ１　の数は第２コンタクトＣＴ２　の数よりも多く設けられており、第２コンタクトＣＴ２　は少なくとも１つの第１コンタクトＣＴ１　と接続し、第１コンタクトＣＴ１　は多くとも１つの第２コンタクトＣＴ２　と接続する構成となっている。
【００７６】
図１１（ｂ）は第１コンタクトＣＴ１　の平面図であり、図１１（ｃ）は第２コンタクトＣＴ２　の平面図である。
図１１（ｃ）に示すように、第２コンタクトＣＴ２　は、ワード線ＷＬあるいはビット線ＢＬの延伸部から構成されていて、それぞれ直線の形状を有し、第２コンタクトの配列方向に、例えば、メモリ部の設計ルールである第２の最小加工寸法を有して周期的に繰り返して配列されている。
一方、図１１（ｂ）に示すように、第１コンタクトＣＴ１　は、それぞれ矩形の形状を有し、第２コンタクトの配列方向に所定の距離（Ｄ３）ずつずらされながら、第２コンタクトの配列方向と直交する配列方向に周期的に繰り返して配列されている。
【００７７】
ここで、第２コンタクトＣＴ２　の配列方向と直交する配列方向に隣接して形成された２つの第１コンタクトＣＴ１　の間の第２コンタクトＣＴ２　の配列方向に対する間隔Ｓ３、第２コンタクトＣＴ２　の配列方向に対する、第１コンタクトＣＴ１　の長さＬ３、および第２コンタクトＣＴ２　の長さＬ４と第２コンタクトＣＴ２間の間隔Ｓ４とについて、下記式（３）および（４）の関係がある。
【００７８】
【数４】
Ｌ３＜Ｓ４　　　　　　　　　　　　　　　　　　　　　　…（３）
Ｓ３＜Ｌ４　　　　　　　　　　　　　　　　　　　　　　…（４）
【００７９】
第２コンタクトＣＴ２　の配列方向に対する第１コンタクトＣＴ１　の長さＬ３としては、第２コンタクトＣＴ２　の設計ルールである第２の最小加工寸法より小さくする必要が出て、例えば第２の最小加工寸法（ライン／スペース）が０．０５μｍ程度であるとき、第１コンタクトＣＴ１　の長さＬ３は０．０２５μｍより狭くしなければならないが、第２コンタクトＣＴ２　の配列方向と直交する配列方向については第１コンタクトＣＴ１　のピッチＰ３を第２の最小加工寸法より大きい第１の最小加工寸法として設定することができるため、比較的容易にパターン形成することができる。このような周期は緩いものの、加工線幅が狭い、というプロセスは従来のＤＲＡＭなどの製造工程で既に用いられている方法である。
【００８０】
上記のようなサイズで配置された第１コンタクトＣＴ１　と第２コンタクトＣＴ２　では、第１コンタクトＣＴ１　と第２コンタクトＣＴ２　間のアライメントの精度が第２の最小加工寸法以上に大きくなってしまっても、第２コンタクトＣＴ２　は必ず少なくとも１つの第１コンタクトＣＴ１　と接続し、また、第１コンタクトＣＴ１　が接続する第２コンタクトＣＴ２　は多くとも１つであり、複数の第２コンタクトＣＴ２　に接続することはない。
【００８１】
上記の図１０および図１１に示すようなコンタクト方法を用いることによって、精度の高いアライメントを施さなくとも、シリコン基板上の周辺回路部のコンタクト部と、メモリ部のワード線あるいはビット線とのコンタクトを接続することが可能となる。
【００８２】
ただし、従来の記憶装置のように、あらかじめ、コンタクトする場所が１対１に決められているわけではないので、記憶装置の動作にあたっては新たな制御アルゴリズム、回路が必要となる。
例えば、記憶装置の出荷前の検査工程において、コンタクト部の接続状況を調べ、シリコン基板上の周辺回路として形成されたアドレス回路においてメモリ部を構成する各メモリセルにアドレスを変更、割り付けし、あるいは、どのようなコンタクト状況下に対しても動作が可能となる制御アルゴリズムをシリコン基板上の周辺回路に予め形成しておくなどの方法が考えられる。
ここで、アドレス回路の変更には、例えば、シリコン基板上に形成されたＰＲＯＭなどを用いて配線パターンの変更を行う。
また、ユーザーによる記憶装置使用時において第１コンタクトＣＴ１　と第２コンタクトＣＴ２　の接続状況を判別し、メモリ部を構成する各メモリセルにアドレスを割り付けてから使用する方法でもよい。
【００８３】
本実施形態に係る記憶装置によれば、第１の最小加工寸法で形成された周辺回路部と第１の最小加工寸法よりも小さい第２の最小加工寸法で形成されたメモリ部とが積層した構造であり、メモリ部は第２の最小加工寸法よりも大きなアライメント精度で周辺回路部に対して積層されており、このように周辺回路部とメモリ部を別の層として積層することで、大容量化のために微細化が必要とされるメモリ部においてのみ、高精度のアライメントを要せず、加工サイズの非常に小さい微細加工方法を採用することができる。
【００８４】
特に、メモリセルを２端子デバイスで構成することで、加工サイズの非常に小さい微細加工方法であるがアライメント精度の悪い、ソフトリソグラフィー、干渉露光法、密着露光方式などの微細加工技術により容易に製造することができる。
【００８５】
また、シリコン基板上に設けられた周辺回路部に接続する第１コンタクトとワード線ＷＬあるいはビット線ＢＬに接続する第２コンタクトＣＴ２　との接続方法を図１０あるいは図１１に示すような構成とすることで、高精度のアライメントを要することなく、メモリ部と周辺回路部とを接続することが可能となっている。
【００８６】
図１２は本実施形態に係る記憶装置の回路構成を示すブロック図である。
メモリ部２０を除く点線で囲まれている部分がシリコン半導体基板上に形成される周辺回路部となり、この上層にメモリセルアレイであるメモリ部２０が構成される。
図１２では省略しているが、記憶装置（メモリチップ）１つの対して複数のメモリセルアレイが設けられていることを想定しており、メモリセルアレイおよび周辺回路であるセル入出力回路２２、読出回路２７、記録回路２８、行デコーダ２１および列デコーダ２３、アドレス選択回路２４が、一つの記憶装置（メモリチップ）に対して複数設けられている。
これらの複数のメモリセルアレイを随時選択するアレイ選択回路２５、外部とのデータの授受を担う入出力インターフェース３１、外部からの入力、あるいは外部への出力データを一時格納しておくためのバッファメモリ３０、記録後あるいは読み出し時にエラー訂正を行うエラー訂正回路２９、および、アレイ選択（アドレス選択）、エラー訂正、バッファメモリ、入出力インターフェース間のデータあるいはクロックの授受を制御するための制御回路２６などのメモリ共通回路は記憶装置（メモリチップ）に対して１つ、即ち、各メモリセルアレイで共有することができる。なお、これらの回路が記憶装置（メモリチップ）あたりに複数設けられる構成でもよく、逆に、メモリセルアレイと周辺回路が記憶装置（メモリチップ）あたり１つ設けられる構成でもよい。
【００８７】
メモリセルアレイと周辺回路とのコンタクトが本実施形態に係る記憶装置にとって重要な要素であるが、記憶装置の出荷前の検査工程において、ユーザーによる記憶装置使用時において、制御回路から発せられたコンタクト検査信号を基に、特定のセルアレイ、さらに、特定の行、列デコーダのシリコン基板上のコンタクト部とセルアレイのコンタクト部とのコンタクトが検査され、さらには、メモリとしてメモリセルが機能するかどうか検査が行われる。
検査としては、電気的な導通の他、記録および再生により行うことができる。検査の後、有効なメモリセルのアドレス情報、あるいはアレイ情報について、周辺回路あるいはメモリ共通回路に設けられたメモリに蓄えられる。ここで用いられるメモリとしては、本実施形態に係る２端子デバイスからなるメモリ、あるいは、従来より用いられているＳＲＡＭ、ＤＲＡＭ、フラッシュメモリ、ＭＲＡＭ、ＦｅＲＡＭ、フューズ型、あるいはアンチフューズ型のメモリなどの他のメモリでもよい。
【００８８】
第２実施形態
本実施形態に係る半導体などを記憶材料として用いた記憶装置は、実質的に第１実施形態に係る記憶装置と同様であるが、メモリセルの構造が異なっている。
図１３は本実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図であり、図面上、４つのメモリセルを示している。
図２に示す第１実施形態に係る記憶装置では、メモリセルを構成するバリア層１２ａ、記録層１３ａ、バリア層１４ａは個々のセル毎にパタニングされて、隣接するセルとの間は完全に分離されているが、必ずしもセル間で分離されている必要はなく、図１３に示す本実施形態に係る記憶装置のように、例えばワード線ＷＬの延伸方向に隣接するセルと連続していても構わない。この場合、互いに交差するように延伸するビット線ＢＬとワード線ＷＬの交差する領域における部分がそれぞれメモリセルを構成する２端子デバイスＤＥとなる。
なお、記録時、あるいは、再生時に隣接するセルの影響が現れるが、記録パルス電流の最適化、あるいは、クロストーク信号の除去などの信号検出の工夫によって、それらの影響を避けることができる。
【００８９】
本実施形態に係る記憶装置は、実質的に第１実施形態と同様にして製造することができる。
即ち、第１実施形態に係る記憶装置の製造方法において、ビット線ＢＬをパターン形成した後、ビット線ＢＬのパターンに沿って下層のバリア層１４ａ、記録層１３ａ、バリア層１２ａをエッチングせず終了すればよい。
【００９０】
本実施形態に係る記憶装置においても、第１実施形態と同様に、第１の最小加工寸法で形成された周辺回路部と第１の最小加工寸法よりも小さい第２の最小加工寸法で形成されたメモリ部とが積層した構造であり、メモリ部は第２の最小加工寸法よりも大きなアライメント精度で周辺回路部に対して積層されており、このように周辺回路部とメモリ部を別の層として積層することで、大容量化のために微細化が必要とされるメモリ部においてのみ、高精度のアライメントを要せず、加工サイズの非常に小さい微細加工方法を採用することができる。
【００９１】
第３実施形態
本実施形態に係る半導体などを記憶材料として用いた記憶装置は、実質的に第１実施形態に係る記憶装置と同様であり、図１４は本実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図である。
即ち、メモリセルを構成するバリア層１２、記録層１３、バリア層１４がセル間で全く分離されておらず、各層が一様に形成されている。この場合も、互いに交差するように延伸するビット線ＢＬとワード線ＷＬの交差する領域における部分がそれぞれメモリセルを構成する２端子デバイスＤＥとなる。
【００９２】
本実施形態に係る記憶装置は、実質的に第１実施形態と同様にして製造することができる。
即ち、第１実施形態に係る記憶装置の製造方法において、ワード線となる導電層を堆積した後、先にパターン加工してワード線とした後、バリア層１４、記録層１３、バリア層１２を順に堆積させ、パターン加工することなく、その上層にビット線ＢＬをパターン形成すればよい。
【００９３】
本実施形態に係る記憶装置においても、第１実施形態と同様に、第１の最小加工寸法で形成された周辺回路部と第１の最小加工寸法よりも小さい第２の最小加工寸法で形成されたメモリ部とが積層した構造であり、メモリ部は第２の最小加工寸法よりも大きなアライメント精度で周辺回路部に対して積層されており、このように周辺回路部とメモリ部を別の層として積層することで、大容量化のために微細化が必要とされるメモリ部においてのみ、高精度のアライメントを要せず、加工サイズの非常に小さい微細加工方法を採用することができる。
【００９４】
第４実施形態
本実施形態に係る半導体などを記憶材料として用いた記憶装置の斜視図は、第１実施形態に係る記憶装置の斜視図である図１と同様である。
半導体基板Ｓｕｂに周辺回路部が形成されており、例えば絶縁膜などを介した上層に、ワード線ＷＬおよびビット線ＢＬを含むメモリ部が積層されている。メモリ部と周辺回路部とは、ワード線コンタクトＣＴＷＬおよびビット線コンタクトＣＴＢＬなどのコンタクト部により接続されている。
【００９５】
上記の周辺回路部は、例えばシリコン半導体基板に一般の半導体プロセスに用いられるリソグラフィー技術を用いて、第１の最小加工寸法を有する微細加工技術を用いて形成されている。例えば、ＭＯＳトランジスタ、抵抗素子、キャパシタなどの素子を含み、半導体記憶装置のうちのメモリ部を除いた回路、即ち、アドレス、ブロック、あるいは、多層の場合にはレイヤー選択回路、信号検出用センスアンプ回路、記録制御回路、多値の場合には多値データ抜き出し回路、および、多値記録用クローズドループ記録制御回路などからなり、必要に応じて、データエンコーダー、データデコーダー、エラー訂正、昇圧などの回路、ＣＰＵ、入出力回路およびバッファメモリなどから構成される。
【００９６】
上記のメモリ部は、複数個のメモリセルがマトリックス状に並べられて構成され、例えば第２の最小加工寸法を有する通常の半導体プロセスに用いられる微細加工技術により加工されるが、その微細加工のサイズから通常想定されるアライメント精度よりも大きなアライメント精度で周辺回路に対して電気的に接続されている。
なお、最小加工寸法とは、孤立したパタンの最小単位ではなく、最小加工周期の１／２、いわゆるラインアンドスペースを意味する。
例えば、第２の最小加工寸法が５０ｎｍの場合、通常の半導体デバイスあるいはメモリデバイスでは５０ｎｍの３０％程度以下の精度、すなわち、１５ｎｍ程度以下のアライメント精度が要求される。
これに対して本実施形態の記憶装置では、そのような高いアライメント精度は必要としないため、非常に微細な加工精度を容易に、あるいは、アライメント精度の問題で使用されなかった微細加工技術を用いることが可能となる。
【００９７】
図１５は上記のメモリ部におけるメモリセルの模式的な斜視図であり、図面上、４つのメモリセルを示している。互いに交差するように延伸するビット線ＢＬとワード線ＷＬの交差する領域がそれぞれメモリセルとなる。
各メモリセルにおいて、ワード線ＷＬとビット線ＢＬの間に、記録材料からなる記録層が設けられている。また、必要に応じて、ダイオードあるいは非線形素子からなる選択スイッチ層（以下スイッチ層あるいはスイッチ素子ともいう）が記録層に対して直列に配列されて設けられている。さらに必要に応じて、不要な反応物の形成が生じないように用いられるバリア層などが設けられても良い。
上記の記録層や選択スイッチ層は、いずれも２つの端子を有する２端子デバイスＤＥよりなる。
【００９８】
図１６は、本実施形態に係る半導体記憶装置のメモリ部におけるビット線の延伸方向に沿う断面図である。
図３は、本実施形態に係る記憶装置のメモリ部におけるビット線の延伸方向に沿う断面図である。
半導体基板４０（Ｓｕｂ）に周辺回路部（不図示）が設けられ、絶縁膜などを介した上層に、ワード線ＷＬとなる第１配線４１ａが形成されている。
各メモリセル領域において、第１配線４１ａの上層に、例えばアモルファスシリコンなどからなる抵抗層などの２端子デバイスＤＥとなる記録層４２ｂ、例えばダイオードあるいは非線形素子などからなる選択スイッチ層４３ｂが積層している。メモリセル以外の領域は、層間絶縁膜４５で埋められている。
さらに、選択スイッチ層４３ｂの上層に、ビット線ＢＬとなる第２配線４６ａが形成されている。
第１配線４１ａと第２配線４６ａの間は、選択スイッチ層を設けない記録材料からなる記録層単層構成とすることもできる。あるいは、必要に応じてバリア層を設けた多層構成とすることもできる。
【００９９】
上記の各メモリセルにおいて記録層４２ｂを構成する記録材料としては、相変化材料、フューズ材料、あるいは、アンチフューズ材料などのように記録材料に電圧、あるいは、電流パルスを印加することにより、その抵抗が変化する抵抗変化材料を用いる。
上記のメモリセルは、直列に結合された抵抗とダイオード、あるいは、抵抗からなる２端子素子により構成される。電圧、あるいは、電流パルスの印加により抵抗の値が変化することによって記録がなされ、その抵抗値を検出することによってデータの再生を行なう。
各メモリセルにおいて抵抗となる記録層を構成する記録材料としては、相変化材料、フューズ材料あるいはアンチフューズ材料などが用いられる。抵抗は薄膜によりなり、電圧あるいは電流パルスの印加によってメモリセルの薄膜の全部部分あるいは一部分が断絶される、あるいは、相変化により抵抗が増大する、いわゆるフューズと呼ばれるタイプ、あるいはその逆に、電圧あるいは電流パルスの印加によってメモリセルの薄膜の全部分あるいは一部分に絶縁破壊あるいは相変化などによって電流パスが形成されることによって抵抗値が減少するアンチフューズタイプの材料によって構成される。応用上では、一度だけデータの記録が可能なプログラマブルロム、あるいは、電圧あるいは電流パルスの印加方法によって抵抗が可逆的に変化する、繰返しの記録および消去が可能なラムに分類できる。
【０１００】
相変化材料としては、例えば、Ｇｅ、Ｓｉ、Ａｇ、Ｉｎ、Ｓｎ、Ｓｂ、Ｔｅ、Ｓｅ、Ａｓ、Ｂｉなどからなるカルコゲナイド半導体が用いられ、例えば、ＧｅＳｂＴｅあるいはＡｇＩｎＳｂＴｅなどの組成を用いることができる。
これらの材料は、材料の温度変化に応じて、結晶とアモルファスの間で容易に相転移を生じ、保存、および、再生状態において相が結晶の場合には抵抗が低く、アモルファスの場合には高いという特性を有する。
【０１０１】
記録は所望なセルにパルス電流を流し、材料自身の抵抗によるジュール熱によって、あるいは、相変化材料と直列に接続された抵抗体によるジュール熱によって、記録材料を結晶化温度以上かつ融点以下の温度に加熱させることにより記録後に結晶化状態を得、結晶化を生じせしめる電流パルスに比べて短く、大きいパルス電流を流して融点以上に加熱し、その後急速に冷却されることによって記録後にアモルファス状態を得ることができる。
また、記録条件を適宜選択することによって、メモリセル中の膜の一部が他結晶、残りがアモルファスというような中間状態を形成することによって、全面が多結晶、あるいは、アモルファスにより形成された場合の抵抗値の中間値を取ることが可能である。
【０１０２】
また、加熱によるメタル配線材料とカルコゲナイド材料間の反応、両材料間での原子の移動などを防ぐために、窒化材料あるいは酸化材料によるバリア層を形成してもよい。
【０１０３】
記録層４２ｂを構成する記録材料として、一度だけ記録が可能な追記型記録材料、例えばフューズ材料およびアンチフューズ材料などを用いることも可能である。
記録時の電圧あるいは電流パルスの印加によって抵抗値が増加する、いわゆるフューズ材料としては、例えば、ポリシリコン、ニクロムなどの薄膜抵抗体からなり、記録電流のジュール熱により抵抗体が断線することによって記録が行われる。
通常のフューズ材料は記録によって膜が断線することによって、抵抗が理想的には無限大になるが、ここでは、メモリセルの膜の非常に狭い領域が絶縁破壊を生じる、あるいは、相変化膜の一部がアモルファスから多結晶に変化することによって抵抗が連続的に増加するような場合も含めてフューズ材料と呼んでいる。
【０１０４】
また、アンチフューズ材料は、例えば、アモルファスシリコン、金属（半導体）／薄い絶縁膜／金属（半導体）などのアモルファス材料、あるいは、絶縁材料を介した金属薄膜からなり、電圧あるいは電流パルスを印加することにより抵抗値を低下させることができる。
【０１０５】
抵抗変化材料自身のほか、メタル配線との反応などのダメージを防ぐためのバリア層、あるいは、記録、読出しに適した抵抗値を設定するために抵抗値のバイアス分として記録により抵抗が変化しない抵抗体を、配線材料と抵抗変化材料との間に付加しても構わない。
文献　Ｊ．　Ｎｏｎ−Ｃｒｙｓｔａｌｌｉｎｅ　Ｓｏｌｉｄｓ，　１３７＆１３８　（１９９１）　１２５７−２５６２では、ｐ＋アモルファス水素化シリコンを、例えば、クロムと各種の金属、例えば、バナジウム、タングステン、ニッケル、コバルト、銀、アルミニウム、クロム、マンガン、鉄などにより挟んだ構造の抵抗変化メモリ素子が開示されている。
【０１０６】
ダイオードは、その閾値電圧がおよそ０．５Ｖ以下である、いわゆるショットキーダイオード、メタル−絶縁膜−メタルから成るＭＩＭダイオードを用いることも可能であるが、異種材料の界面現象を用いず、膜厚が１０ｎｍ以上５０ｎｍ以下の薄膜からなるダイオード、あるいは、電圧電流特性が非線形である材料が望ましく、例えば、温度上昇にともない抵抗が減少する多くの半導体材料、例えば、シリコン、ゲルマニウムのような４族の半導体材料、ガリウム砒素のような２−６族、窒素化ガリウムのような３−５族、および、カルコゲナイド元素を含有する半導体からなる薄膜素子を用いることができる。
これらは、単結晶、多結晶あるいはアモルファスのいずれの状態でも構わなく、半導体であるため、温度上昇によって生成されるキャリア数が増加することによって抵抗は減少する。また、温度上昇を伴なわなくても、電圧パルスの印加あるいは電流パルスの印加によって、抵抗が低下する材料であればいずれの材料でも用いることが可能である。
例えば、Ｐｈｙｓ．　Ｒｅｖ．　Ｌｅｔｔ．　２１，（１９６８）　１４５０　に，　Ｓ．Ｒ．　Ｏｖｓｈｉｎｓｋｙより報告されている、Ｍｏ電極に挟まれたアモルファスＴｅＡｓＳｉＧｅＰ薄膜などのように、ある種のカルコゲナイドアモルファス半導体では電圧パルスの印加によって、ある、閾値電圧以上で、急激に抵抗が低下することが知られており、このような特性を有する材料を用いることが可能である。
【０１０７】
上記のようなダイオードあるいは非線形素子を用いず、抵抗のみにより構成される場合でも、セルをアレイ状に複数個配置した場合の各配線を所定の電位に保つことによって、記録および読出し時のセル間の干渉を低減することが可能である。
【０１０８】
記録材料の抵抗は、連続的あるいはステップ状に何段階かの値をとることができ、いわゆる、多値記録が可能である。
記録時に記録材料の記録状態、すなわち、抵抗値をモニタし、記録回路にフィードバックすることによって、データに応じた所定の抵抗値になるよう記録することによって精度の高い記録を施す。また、記録と同時ではなくとも、記録を施した後、一旦、読出しを行い、その信号レベルに応じて、所定の抵抗値となるまで、記録を繰り返して行なう方法でも構わない。
【０１０９】
記録材料はフューズ、あるいは、アンチフューズのように一回のみ記録が可能なものと、繰返し記録が可能なもののいずれでも構わず、通常の２値レベルの記録あるいは多値記録が可能である。
これらの中で、一回のみ記録が可能で、かつ、多値記録が可能なデバイスにおいては、一回の記録で記録、読出しが可能な多値レベルの全てを割り当てる、いわゆる通常の多値レベル記録を施してもよいし、または、記録、読出しが可能な多値レベルのうち、一部分の多値レベルのみを一回の記録に割り与え、使用可能な残りの多値レベルを２回目以降の記録に割り与えることによって、繰返し記録回数は限定されるものの、等価的に書き換え可能なメモリデバイスとして用いることも可能である。
【０１１０】
図１７は、本実施形態に係る記憶装置のメモリ部のワード線およびビット線およびこれらと周辺回路部とのコンタクトの配置を示す平面図である。
複数本のワード線ＷＬとビット線ＢＬが互いに直行する方向に延伸しており、その交差する領域に２端子デバイスＤＥが設けられて、メモリセルＭＣを構成している。
周辺回路部には、ワード線ＷＬに接続するためのコンタクト（第１ワード線コンタクトＣＴＷＬ１　）とビット線ＢＬに接続するためのコンタクト（第１ビット線コンタクトＣＴＢＬ１　）が形成されている。
一方、ワード線ＷＬにはコンタクト（第２ワード線コンタクトＣＴＷＬ２　）が設けられており、周辺回路部に設けられた第１ワード線コンタクトＣＴＷＬ１　と接続している。
また、ビット線ＢＬにもコンタクト（第２ビット線コンタクトＣＴＢＬ２　）が設けられており、周辺回路部に設けられた第１ビット線コンタクトＣＴＢＬ１　と接続している。
【０１１１】
上記の構成において、ワード線コンタクト（第１ワード線コンタクトＣＴＷＬ１と第２ワード線コンタクトＣＴＷＬ２　とのコンタクト）は、ワード線ＷＬの延伸する方向に２列以上に配置されている。
また、ビット線コンタクト（第１ビット線コンタクトＣＴＢＬ１　と第２ビット線コンタクトＣＴＢＬ２　とのコンタクト）の位置は、ビット線ＢＬの延伸する方向に２列以上に配置されている。
このため、ワード線コンタクトおよびビット線コンタクトの周期を、それぞれワード線ＷＬとビット線ＢＬの配線周期よりも大きくすることができる。
【０１１２】
第１ワード線コンタクトＣＴＷＬ１　と第１ビット線コンタクトＣＴＢＬ１　（以下第１コンタクトＣＴ１　と称する）は一辺が１／２Ｓ１　の正方形であり、第２ワード線コンタクトＣＴＷＬ２　と第２ビット線コンタクトＣＴＢＬ２　（以下第２コンタクトＣＴ２　と称する）は一辺がＳ１　の正方形の形状をしており、第１コンタクトＣＴ１　および第２コンタクトＣＴ２　は、それぞれ隣接する第１コンタクトＣＴ１　および第２コンタクトＣＴ２　との周期は最近接時で２Ｓ１　となる。
【０１１３】
一方、メモリ部のワード線ＷＬおよびビット線ＢＬの配線の幅はＳ２　であり、その周期は最短の場合、２Ｓ２　である。特に、図１７においては、Ｓ１　＝２×Ｓ２　の場合を例示している。
【０１１４】
メモリ部の各メモリセルはワード線ＷＬおよびビット線ＢＬに対して自己整合的に形成できるので、パタニング時にメモリセルの絶対位置を特定する必要は無く、ワード線ＷＬあるいはビット線ＢＬが交差する位置にメモリセルは形成されていれば十分である。このため、本実施形態の記憶装置において、メモリ部を周辺回路部上に積層するときには、ワード線ＷＬおよびビット線ＢＬの配線周期よりも大きな周期のワード線コンタクトおよびビット線コンタクトに対してアライメント精度が確保できればよい。メモリ部配線の周期から通常想定されるアライメント精度よりも粗いアライメント精度によりメモリ部を周辺回路上に積層することができる。
【０１１５】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
まず、ＣＭＯＳプロセスなどの通常の半導体プロセスによって、シリコン半導体基板に、メモリを動作させるのに必要なセル部分を除く周辺回路、例えば、アドレス選択回路、信号検出回路、データ入力、出力回路、記録パルス制御回路、再生パルス制御回路などを形成する。
ここでは、例えば、ＫｒＦレーザを用いた最小加工線幅Ｆ＝０．１８〜０．２５μｍのプロセス、ＡｒＦレーザを用いたＦ＝０．１０〜０．１５μｍのプロセス、あるいは、Ｆ２　レーザを用いた０．１０μｍ程度のプロセス、さらには、極紫外光と呼ばれる光源、電子線、Ｘ線などを用いた０．１０μｍ以下のプロセスなどにより、高いアライメント精度を有する加工方法により形成される。
【０１１６】
次に、上記の周辺回路部が形成されたシリコン基板上に、微細なメモリセルを有するメモリ部を形成する。メモリ部を形成するときの微細加工には、上述および後述のように、メモリ部の構成およびメモリ部と周辺回路部とのコンタクトの配置などにより、上記の周辺回路部の形成時のような高いアライメント精度が必要ではない。
上記のメモリ部を形成するときの微細加工技術としては、ＬＥＥＰＬを好ましく用いることができる。以下、ＬＥＥＰＬを用いた場合について説明する。
ＬＥＥＰＬは、Ｊｐｎ．　Ｊ．　Ａｐｐｌ．　Ｐｈｙｓ．　Ｖｏｌ．　３８　（１９９９）　Ｐｔ．　１　７０４６−７０５１に開示されているように、被加工基板に近接した位置に、パターンに応じ、電子線が等価するマスクを設置し、そのマスクを透過する低加速電圧電子ビームにより、電子線に対応したレジストを露光する微細加工方法である。
文献に紹介されているように、マスク位置などに配慮することにより５０ｎｍ程度のラインアンドスペースの加工が行なうことができ、さらには、３０〜４０ｎｍ程度のラインアンドスペースにも対応が可能である。
【０１１７】
ＬＥＥＰＬは、他の微細加工技術であるＥＵＶあるいはＥＰＬなどと比較して、装置構成が簡易であることから装置コストを低減できる。ただし、従来のフォトリソグラフィあるいはＥＵＶなどとの比較では、スループットが低いという問題があった。
これは、薄いメンブレンにより形成されたマスクが不要な電子線を吸収することによって、発熱、膨張し、これによってマスクが歪むことによりアライメント精度、パターン形状精度が保てなくなるということに起因している。
同文献では、１ｃｍ×１ｃｍの露光面積に対して、１０ｎｍの歪みを許容する前提で、１２インチウェハのスループットを１時間あたり６０枚となることを報告している。
【０１１８】
これに対し、本実施形態のメモリ部の微細加工では、比較的大きなアライメント誤差あるいはひずみ誤差を許容するため、電子線の照射量を高くすることによって、容易にスループットは改善できる。
例えば、電子ビーム照射量、温度上昇、ひずみ量などの関係が全て線形であると仮定すると、許容ひずみ量が２０ｎｍの場合には、スループットをおよそ倍に、さらに、許容ひずみ量が３０ｎｍの場合には、３倍程度に改善することが可能である。
【０１１９】
また、露光時のみだけではなく、ウェハ全体のアライメントに要する時間も短縮することが可能であることもスループット改善に寄与する。
従って、装置コストが比較的安価なＬＥＥＰＬを用いて、高いスループットで、高密度のメモリセルの加工が可能となる。
このようなメリットは特に、記録メモリセルを多層に積層する場合において、効果が大きい。
【０１２０】
メモリ部の形成にあたり、まず、上記周辺回路部などが形成されたシリコン半導体基板４０上に、図１８（ａ）に示すように、例えばスパッタリング法などにより、第１配線（ワード線）となる導電層４１を堆積させる。
材料としては、抵抗が小さいＡｌ、Ｃｕ、Ａｕ、Ａｇ、あるいは、エレクトロマイグレーション耐性に優れた、Ｍｏ、Ｗ、Ｔｉ、Ｃｒ、Ｐｔなどの高融点金属によって形成される。密着性などの信頼性の改善のために、多少の添加物が混入されていても構わない。
【０１２１】
次に、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などにより、アモルファスシリコンを堆積させて記録層４２とする。さらに、ダイオードあるいは非線形素子などを構成する材料を堆積させて選択スイッチ層４３を形成する。
次に、選択スイッチ層４３の上層にレジスト膜４４を塗布する。
本実施形態においては、記録層に対して選択スイッチ層を積層させているが、選択スイッチ層は必ずしも必要ではなく、形成しなくてもよい。また、記録層に対してその上層および／または下層にバリア層などを積層してもよい。
【０１２２】
次に、図１８（ｂ）に示すように、例えば、前記のＬＥＥＰＬなどの微細加工技術によりパターン加工されたレジスト膜４４ａを得る。レジスト膜４４ａは、その下層の選択スイッチ層４３、記録層４２および導電層４１を第１配線（ワード線）方向にパターン加工するためのマスクとなる層である。
ここで、上記の微細加工技術においては、上記の周辺回路部の形成時のような高精度のアライメントは不要で、比較的大きなアライメント精度でパターン形成する。上記の高精度とは、メモリセルの微細加工線幅に比して小さい、例えば２０〜３０％程度の精度のことを指す。
あるいは、上記のように成膜を行ってからその上にレジストの加工を行う手順とは逆に、レジストのパターン加工を行った後に、成膜を行い、その後に、レジスト、および、レジスト上部に堆積した不要な膜を除去する、いわゆる、リフトオフ法によって、膜のパタニングを行ってもよい。
【０１２３】
次に、図１９（ａ）に示すように、レジスト膜４４ａをマスクとして、選択スイッチ層４３のエッチングを行い、レジスト膜のパターンに加工された選択スイッチ層４３ａとする。
【０１２４】
次に、図１９（ｂ）に示すように、レジスト膜４４ａをマスクとして、記録層４２および導電層４１のエッチングを行い、レジスト膜のパターンに加工された記録層４２ａおよび第１配線４１ａ（ワード線ＷＬ）とする。
この後、レジスト膜４４ａを除去する。
【０１２５】
次いで、図２０（ａ）に示すように、例えばスピンコート法により有機絶縁材料、あるいは、ＳＯＧ（スピンオンガラス）を塗布し、硬化させ、あるいはＣＶＤ法などによりＳｉＯ２　あるいはＳｉＯＦなどのいわゆるｌｏｗ―ｋ材料を一様に堆積させて、加工された第１配線４１ａ、記録層４２ａおよび選択スイッチ層４３ａの間を絶縁材料により埋めて、層間絶縁膜４５を形成する。
【０１２６】
次に、図２０（ｂ）に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法により、選択スイッチ層４３ａ（選択スイッチ層を設けていない場合には記録層４２ａ）の表面が露出するまで層間絶縁膜４５を除去して平坦化する。
【０１２７】
次に、図２１（ａ）に示すように、例えばスパッタリング法などにより、第２配線（ビット線）となる導電層４６を堆積させる。材料としては、第１配線（ワード線）に用いたものと同様に、各種の金属材料を用いることができる。
【０１２８】
次に、上記と同様に、ＬＥＥＰＬなどの微細加工技術によりパターン加工されたレジスト膜４７を得る。レジスト膜４７は、その下層の導電層４６、選択スイッチ層４３ａおよび記録層４２ａを、例えば、第１配線４１ａ（ワード線ＷＬ）と直交する第２配線（ビット線）方向にパターン加工するためのマスクとなる層である。
ここで、上記の微細加工技術においても上記と同様に、上記の周辺回路部の形成時のような高精度のアライメントは不要で、比較的大きなアライメント精度でパターン形成する。上記の高精度とは、メモリセルの微細加工線幅に比して小さい、例えば２０〜３０％程度の精度のことを指す。
【０１２９】
次に、レジスト膜をマスクとして、ＲＩＥなどのエッチングを行い、導電層４６、選択スイッチ層４３ａおよび記録層４２ａを順次加工し、パターン加工された第２配線４６ａ（ビット線ＢＬ）、選択スイッチ層４３ｂおよび記録層４２ａとする。
この後、レジスト膜を除去し、パターン加工により生じたメモリセル間の空隙を絶縁材量で埋めるなどして、本実施形態に係る記憶装置のメモリ部を製造することができる。
【０１３０】
次に、上記の記憶装置の製造方法において、ＬＥＥＰＬなどによりメモリ部の微細加工を行う際に、周辺回路部の形成時のような高いアライメント精度が必要ではなくなる理由について説明する。
図２２（ａ）〜（ｃ）は、周辺回路部に設けられたワード線ＷＬまたはビット線ＢＬに接続するための第１コンタクトＣＴ１　と、ワード線ＷＬまたはビット線ＢＬに接続する第２コンタクトＣＴ２　の配置を示す平面図である。
図２２（ａ）は第１コンタクトＣＴ１　と第２コンタクトＣＴ２　にアライメント誤差のない場合、図２２（ｂ）は予め形成された第１コンタクトＣＴ１　に対して、ワード線ＷＬまたはビット線ＢＬと第２コンタクトＣＴ２　のパターンが方向ＤＲ（図面では右上方向）にコンタクト限界までアライメントがずれた場合、図２２（ｃ）は予め形成された第１コンタクトＣＴ１　に対して、ワード線ＷＬまたはビット線ＢＬと第２コンタクトＣＴ２　のパターンが方向ＤＲ（図面では左下方向）にコンタクト限界までアライメントがずれた場合を示す。
実際にはコンタクト抵抗の問題、加工精度バラツキ、あるいは、絶縁膜耐圧などの問題で、第１コンタクトＣＴ１　の最小サイズ、隣接する第１コンタクトＣＴとの距離、第１コンタクトＣＴ１　と隣接する第１コンタクトＣＴ１　にコンタクトされるメモリ部配線との距離などに、ある程度の余裕が必要ではあるが、ここでは、第１コンタクトＣＴ１　と第２コンタクトＣＴ２　とが僅かでもコンタクトすればよく、絶縁が必要なところについては０以上の距離があればよいという理想的な場合を想定する。
【０１３１】
図２２（ｂ）および（ｃ）では、上下左右、いずれも、同量シフトした場合に第１コンタクトＣＴ１　と第２コンタクトＣＴ２　のコンタクトの限界が生じ、その量は１．５×Ｓ２　である。
従って、例えば、Ｓ１　＝１００ｎｍ、Ｓ２　＝５０ｎｍの場合の、コンタクトが形成される最大アライメント誤差量は７５ｎｍとなる。これは、例えば５０ｎｍのラインアンドスペースで微細加工する場合に一般的に必要とされるアライメント精度（３０％とすると１５ｎｍ）よりも大きな値となっている。
ただし、コンタクト部での接触抵抗を一定とさせたい、つまり、第１コンタクトＣＴ１　と第２コンタクトＣＴ２　の接触面積を一定としたい場合には、アライメント誤差許容量は２５ｎｍとなる。この場合にも、一般的に必要とされるアライメント精度よりも大きな値となっている。
【０１３２】
また、図２２ではワード線ＷＬまたはビット線ＢＬの周期は一定ではなく、水平方向に揃って配置された３つのコンタクト部の最も右側に位置するコンタクト部に接続されるワード線ＷＬまたはビット線ＢＬと、その上方向で隣接するワードＷＬまたはビット線ＢＬ線との間のスペースは、他のスペースよりも広くなっている。
これに伴い、記録密度は若干低下するが、水平方向に揃って配置されるコンタクト部の数を３個ではなく、さらに増やすこと、あるいは図１７に示されるように、上記の広くなっているスペース間に、さらに、１個のコンタクト部、および、ワード線ＷＬまたはビット線ＢＬ線を設けることによって、記録密度の低下を抑制することができる。
【０１３３】
図２３（ａ）〜（ｃ）は、周辺回路部に設けられたワード線ＷＬまたはビット線ＢＬに接続するための第１コンタクトＣＴ１　と、ワード線ＷＬまたはビット線ＢＬに接続する第２コンタクトＣＴ２　の配置を示す平面図であり、第１コンタクトＣＴ１　および第２コンタクトＣＴ２　ともに、一辺がＳ１　の正方形の形状をしており、ワード線ＷＬまたはビット線ＢＬの配線の幅はＳ２　である。
図２３（ａ）は第１コンタクトＣＴ１　と第２コンタクトＣＴ２　にアライメント誤差のない場合、図２３（ｂ）は予め形成された第１コンタクトＣＴ１　に対して、ワード線ＷＬまたはビット線ＢＬと第２コンタクトＣＴ２　のパターンが方向ＤＲ（図面では右上方向）にコンタクト限界までアライメントがずれた場合、図２３（ｃ）は予め形成された第１コンタクトＣＴ１　に対して、ワード線ＷＬまたはビット線ＢＬと第２コンタクトＣＴ２　のパターンが方向ＤＲ（図面では左下方向）にコンタクト限界までアライメントがずれた場合を示す。
【０１３４】
図２３（ｂ）および（ｃ）では、上下左右、いずれも、同量シフトした場合に第１コンタクトＣＴ１　と第２コンタクトＣＴ２　のコンタクトの限界が生じ、その量は２×Ｓ２　である。
従って、例えば、Ｓ１　＝１００ｎｍ、Ｓ２　＝５０ｎｍの場合の、コンタクトが形成される最大アライメント誤差量は１００ｎｍとなる。これは、例えば５０ｎｍのラインアンドスペースで微細加工する場合に一般的に必要とされるアライメント精度（３０％とすると１５ｎｍ）よりも大きな値となっている。
【０１３５】
また、図２３の場合も、水平方向に揃って配置された３つのコンタクト部の最も右側に位置するコンタクト部に接続されるワード線ＷＬまたはビット線ＢＬと、その上方向で隣接するワードＷＬまたはビット線ＢＬ線との間のスペースは、他のスペースよりも広くなっている。
図２４は、上記の上記の広くなっているスペース間に、さらに、１個のコンタクト部、および、ワード線ＷＬａまたはビット線ＢＬａを設けたレイアウトを示す。このパターンとすることによって、記録密度の低下を抑制することができる。
【０１３６】
図２５は、図２４に示すパターンのワード線ＷＬを２層積層させた場合のレイアウトを示す。
即ち、第１メモリ層ＬＹ１として、ワード線ＷＬ１の上層に不図示のビット線が積層され、そのワード線のビット線の間に記録材料を有する記録層が設けられてメモリセルが構成されている。ワード線ＷＬ１は第２ワード線コンタクトＣＴＷＬ２　が接続され、周辺回路部に接続する第１ワード線コンタクトＣＴＷＬ１　に接続している。
一方、第２メモリ層ＬＹ２として、上記のビット線の上層にワード線ＷＬ２が積層され、そのビット線のワード線の間に記録材料を有する記録層が設けられてメモリセルが構成されている。ワード線ＷＬ２は第２ワード線コンタクトＣＴＷＬ２　が接続され、周辺回路部に接続する第１ワード線コンタクトＣＴＷＬ１　に接続している。
図２５に示す構成は、１組のビット線を２組のワード線が共有する構成となっている。
２組のワード線ＷＬ１，ＷＬ２は、それぞれ周辺回路部にコンタクトする必要があるので、上記のように積層する場合にはコンタクトをずらしてそれらが重ならないようにする。
【０１３７】
上述の図１７および図２２、さらには図２３、図２４、図２５に示すレイアウトにおいては、メモリ部における隣接する配線に対応するコンタクト部が、配線が延伸する方向の同じ側の端部において隣接して配置された場合の説明を行っているが、コンタクト部の配置はこれに限らない。
例えば、メモリ部において一の方向に延伸して隣接する２本の配線に対する２つのコンタクト部が、それぞれ、配線が延伸する方向の一方の端部と、配線が延伸する方向の他方の端部に配置されることによって、等価な効果を得ても構わない。
【０１３８】
（実施例）
本実施例は、本実施形態に係る記憶装置に採用される記録材料の動作の実施例である。
熱酸化膜が表面に形成されたｐ型シリコンウェハ上にスパッタリング法により厚さ１００ｎｍのクロム薄膜を全面に形成した。
厚さ１μｍのポジ型フォトレジストを塗布した後、メモリセル部分に相当する部分にマスクを通して、水銀ランプのｉ線を照射し、フォトレジストの現像を行なった。
この状態で、２７０℃の真空アニール装置にて、フォトレジストをキュアし、レジスト材料を絶縁材料として用いた。
次に、ＲＦスパッタリング法により厚さ１００ｎｍのアモルファスシリコン膜を形成し、さらに、厚さ１００ｎｍのタングステン膜をスパッタリングにより連続的に形成し、その後、フォトレジストを塗布、露光、現像を行い、アモルファスシリコン、および、タングステンのパタニング形状を定めたレジストパターンを形成した。
そのパターンをマスクとして、ＲＩＥによって、タングステン、および、アモルファスシリコンをエッチングし、その後、不要のレジストを除去することによって測定用のサンプルを形成した。
クロム膜とアモルファスシリコンがコンタクトする面積が４×９μｍの場合、サンプル形成後での抵抗値は９ＭΩであり、抵抗率は５×１０７　Ω・ｃｍであった。
【０１３９】
アモルファスシリコン中に少量の酸素、アルミニウムを添加することによって、抵抗率は増大し、測定可能な範囲としては、５×１０８　Ω・ｃｍまで不純物添加量に応じて連続的に変化させることができた。測定装置の制約がなければ、アモルファスＳｉＯ２　程度の抵抗率、すなわち、絶縁体にまで連続的に膜の抵抗率を制御することが可能であった。
【０１４０】
また、逆に、少量のアンチモン、あるいは、アルミニウム、チタン、クロム、白金などの金属を、一定以上量添加した場合に、抵抗率は減少し、容易に、連続的に１×１０Ω・ｃｍ以下にまで変えることができた。
さらに、金属添加量を増大させることによって、アモルファス金属の抵抗率である、およそ、１×１０−４Ω・ｃｍにまで下げることも可能であった。
このように、広い範囲で抵抗率を連続的に変えられることはアモルファス半導体特有の現象であり、シリコンのほかにも、ゲルマニウム、カルコゲナイド半導体、さらには、バナジウム酸化物、タングステン酸化物、クロム酸化物、チタン酸化物のような遷移金属酸化物においても同様な結果が得られた。
スパッタリング法の他に、ＣＶＤ法、メッキ法、蒸着法などによって形成されたアモルファス膜であっても、製法には大きく依存せず、組成、材料および成膜条件によって、金属性から絶縁性に渡る広い範囲で抵抗を制御することができる。
【０１４１】
図２６はクロム膜／アモルファスシリコン膜／タングステン膜によって構成されたメモリセルのクロム膜とタングステン膜に、パルス幅１５０ｎｓの電圧パルスを印加したときの印加電圧ＶＷ　に対する抵抗値Ｒの変化を示す図である。
電圧が２．７Ｖ以下の場合、記録前後で何ら変化は生じないが、２．９Ｖ以上では抵抗が急激に減少し、３Ｖで５ｋΩとなり、そこから、さらなる電圧の増加に対しては、少し緩やかに抵抗は減少し、３０Ωにまで減少する。一度しか記録を行なわないＰＲＯＭとして用いる場合には、記録電圧によって３ＭΩから４０Ωの間の任意の抵抗値に設定することが可能である。また、同記録条件で抵抗値が１ｋΩ程度となった状態から、同一極性で、パルス幅の狭く、小さい電圧を印加することによって、抵抗値は増加した。
【０１４２】
図２７は、上記のクロム膜／アモルファスシリコン膜／タングステン膜によって構成されたメモリセルにおいて、図２６に示す上記の電圧印加により抵抗値を１ｋΩとした後に、パルス幅２０ｎｓ、電圧１Ｖのパルスを繰り返して印加した場合のパルス電圧印加回数に対する抵抗値の変化を示す図である。
初期の値１ｋΩから、２０回のパルス印加で１４ｋΩにまで、連続的に変化させることができた。従って、パルスの印加回数によっても、多値記録が可能となる。
図２６および図２７に示すように、上記のクロム膜／アモルファスシリコン膜／タングステン膜によって構成されたメモリセルにおいては、電圧パルスの印加により抵抗値を可逆的に変化させることができた。
【０１４３】
また、不純物を添加したアモルファスシリコン膜でも、同様に抵抗を変化させることが可能であり、この場合、抵抗の範囲としては、アルミニウムを少量添加した場合には、初期値の３０ＭΩから４０Ω、さらに、アルミニウムを増加させた場合には、１００ｋΩから、１０Ωの範囲で抵抗を変えることができた。
【０１４４】
次に、本実施形態に係る記憶装置におけるデータの記録および再生方法について説明する。
図２８は、本実施形態に係る記憶装置のメモリ部におけるメモリセルアレイの等価電気回路図である。
ここでは、アレイは４×４のメモリセルによって構成され、各メモリセルは記録層の抵抗変化素子単独によって構成される場合を示す。
従来のメモリセルにＭＯＳトランジスタを用いた場合とは異なり、記録、あるいは、読出し時のメモリセル間の干渉を抑制するために、記録時、あるいは、読出し時の、例えば、各メモリセル、配線の電位を制御する必要がある。
【０１４５】
図２８のように、４本のワード線（ＷＬ１〜ＷＬ４）および４本のビット線（ＢＬ１〜ＢＬ４）の交差する領域に、４×４のマトリクス状にメモリセルＡｘｙ（ｘ、ｙ＝１、２、３、４）が配置されている。
各メモリセルの抵抗の初期値をＲｉ　（Ω）、記録後の抵抗をデータに応じて、Ｒｉ　（Ω）、ＲＷ　（Ω）（Ｒｉ　＞ＲＷ　）とする。
なお、簡略化のため、ＲＷ　はいずれのセルでも同一とする。
【０１４６】
まず、メモリセルＡ１１のみ記録を行なう場合を想定する。
この場合、ワード線ＷＬ１にＶＷ　を印加し、ＢＬ１をグランドレベル、すなわち、０Ｖに接地し、残りのワード線およびビット線にＶＷ　／２を印加する。
このような電圧設定によって、Ａ１１のみＶＷ　が印加され、Ａｘ１（ｘ＝２、３、４）、および、Ａ１ｙ（ｙ＝２、３、４）のセルにはＶＷ　／２の電圧が印加され、残りのほかのセルには電圧は印加されない。
ここで、ＶＷ　は記録に必要な電圧であって、さらに、ＶＷ　／２の電圧の印加によって、メモリセルの抵抗は何ら変化が生じない材料、例えば、図２６に示される特性を有する材料を用いることによって、メモリセルＡ１１のみに記録がなされる。
【０１４７】
この場合の消費電力は、ＶＷ　２　／Ｒ１１＋ΣＶＷ　２　／４Ｒｘｙ（ｘ＝２，３，４，ｙ＝１）および（ｘ＝１，ｙ＝２，３，４）であり、選択されていないセルに記録のために不要に消費される電力は第二項で表される。ＲｘｙはメモリセルＡｘｙの記録中の平均の抵抗値を示す。
引き続き、他のセルに記録を施す場合にも、同様に、記録を行なうセルＡｘｙに対応したワード線、および、ビット線に前記の電位を与えることによって行なわれる。
【０１４８】
次に、複数のセルに同時に記録を行なう場合を想定する。
例えば、ワード線ＷＬ１と接続されたメモリセルＡ１１、Ａ１２、Ａ１３およびＡ１４に記録を行なう場合は、ワード線ＷＬ１にＶＷ　を印加し、その他のワード線の電位は０Ｖにしておく。メモリセルＡ１ｙ（ｙ＝１，２，３，４）に記録するデータに応じて、０Ｖ、あるいは、ＶＷ　／２をビット線ＢＬｙ（ｙ＝１、２、３、４）に印加する。
ビット線に０Ｖが印加されたメモリセルでは、メモリセルにＶＷ　が印加されるため記録が行われる。
また、ビット線にＶＷ　／２が印加されたメモリセルにはＶＷ　／２しか電圧が印加されないため、記録は行われない。
また、ワード線ＷＬ１以外のワード線に接続されたメモリセルには、最大でＶＷ　／２しか電圧が加わらないため、同様に記録は行われない。
この場合の消費電力は、メモリセルに全て記録を行なう場合、即ち、ＢＬｙ（ｙ＝１，２，３，４）の電位が全て０Ｖの場合には、４ＶＷ　２　／Ｒ１ｙ（ｙ＝１，２，３，４）であり、非選択メモリセルでの消費電力は０である。
一方、全てのビット線ＢＬｙにＶＷ　／２が印加された場合に消費される電力は、ΣＶＷ　２　／４Ｒｘｙ（ｘ＝１，２，３，４，ｙ＝１，２，３，４）となり、非選択メモリセルでの不要な消費電力はΣＶｗ　２　／４Ｒｘｙ（ｘ＝２，３，４，ｙ＝１，２，３，４）となる。“０”と“１”の２値記録データが一様に分散されている場合の不要なメモリセルでの平均消費電力は１／２ΣＶＷ　２　／４Ｒｘｙ（ｘ＝２，３，４，ｙ＝１，２，３，４）となる。この場合には、前記のように、単独のメモリセルに対して順次記録を行なった場合と同じ不要なメモリセルでの消費電力となる。
【０１４９】
Ｒｉ　＝２００ｋΩ、ＲＷ　＝１６０ｋΩと仮定し、記録時の抵抗はデータに関係なくＲｘｙ＝１８０ｋΩで一定とし、ＶＷ　＝１Ｖ、アレイサイズを１０×１０とする。この場合、最大の消費電力は、１０×１０×１／４／１６０ｋ＝０．１５ｍＷ、最小の消費電力は０．０６ｍＷとなる。
また、アレイサイズを１００×１００にした場合には、それぞれ、１５ｍＷ、６ｍＷとなる。
また、記録時の電圧パルス印加時間を１５０ｎｓとすると、アレイサイズが１００×１００の場合には、１００ｂｉｔ／１５０ｎｓ、即ち、６６０Ｍｂｐｓの記録転送レートに対応する。
記録転送レートを遅くすることによって消費電力を抑制することができる。
例えば、電圧パルスを１５０ｎｓの間ＯＮした後に、１５０ｎｓの間ＯＦＦすることによって、消費電力および転送レートともに半減する。また、同一ワード線に接続された全メモリセルに同時に記録を行なうのではなく、半分のメモリセルのみ記録を行い、非選択のメモリセルに対応したワード線およびビット線の電位をＶＷ　／２とすることによって、消費電力および転送レートは減少する。
転送レートを犠牲にせずに消費電力を低減するためには、例えば、電圧パルス印加が短くても応答する記録材料を用いる、あるいは、電圧や電流を小さく、あるいは、抵抗を高くすることが効果がある。
また、さらにセルサイズが大きく１０００×１０００の場合には、単純な消費電力は、最大で１．５Ｗ、最小で６００ｍＷとなるため、上述のような消費電力抑制方法を用いる必要がある。
【０１５０】
その他の消費電力抑制方法として、スイッチ素子を用いることが有効である。ＭＯＳトランジスタあるいはｐｎ接合ダイオードなどの電流ＯＮ−ＯＦＦ比が非常に高く取れる素子であれば、上記の消費電力はかなり低く抑えることが可能であるが、これらの素子は容易に微細加工するのは困難であるため適用し難い。
【０１５１】
これに代わり、カルコゲナイド半導体からなるスイッチ素子あるいは半導体の抵抗の温度特性を利用した非線形素子を用いることが、微細加工が容易であるため、好都合である。
前者は、例えば、Ｐｈｙｓ．　Ｒｅｖ．　Ｌｅｔｔ．　２１，（１９６８）　１４５０　に、Ｓ．Ｒ．　Ｏｖｓｈｉｎｓｋｙより報告されている、Ｍｏ電極に挟まれたアモルファスＴｅＡｓＳｉＧｅＰ薄膜などである。前記の素子では、素子に印加される電圧がある閾値よりも低い場合には抵抗が極めて高く、閾値以上の電圧が印加された場合には速やかに抵抗が減少するといった特性を有しており、電流のＯＮ−ＯＦＦ比は容易に３桁以上とすることができる。また、電流がＯＮした後に印加電圧を切ると、再び元の高抵抗状態に戻るため、繰返して動作する。
スイッチ素子の閾値電圧および抵抗値は、スイッチ素子がアモルファス膜であるため、広い範囲で組成あるいは膜厚を変えることによって適宜選択することが可能である。
例えば、膜厚ではアモルファス状態を呈する下限膜厚はおよそ５ｎｍ以上で、その範囲での使用が可能である。
これらの膜はスパッタリングにより容易に堆積可能で、動作原理が異種材料間の界面に敏感な界面現象ではないこと、および、アモルファスでは広範囲の面積で均一な特性が得られるため、本発明には好適な素子である。
【０１５２】
また、大きな電流のＯＮ−ＯＦＦ比が得られなくても、例えば、２倍であっても、消費電力を下げられるため、その効果は大きい。
前記の記録動作時の電圧設定から判るように、非選択のメモリセルにはＶＷ　／２の電圧が印加され、一方、選択されたメモリセルには記録を行なう場合には、ＶＷ　の電圧が印加される。このような場合、印加される電圧に対して、メモリセルの抵抗が非線形に応答、すなわち、ＶＷ　／２の電圧が印加された場合には抵抗が高く、ＶＷ　の電圧が印加された場合には低くなっていることによって、不要な非選択セルでの消費電力を低減することができる。
【０１５３】
一般的な半導体材料は、温度上昇に伴って、その抵抗が減少するという特性を有する。
従って、半導体によって抵抗が形成されている場合、そこを流れる電流によるジュール熱によって温度が上昇し、抵抗が低くなるという現象が現れる。
例えば、アモルファスカルコゲナイド半導体の１種である、ＴａＧｅＳｂＳでは、０℃から２８℃への温度上昇によって、抵抗は１／１０に低下する。選択されたメモリセルの一部にこの材料が用いられた場合、そのスイッチ素子としての抵抗値をＲＳＷ、このスイッチ素子に積層されている記録層の抵抗値をＲＲＣとすると、合計の抵抗値はＲＳＷ＋ＲＲＣで表され、記録時に記録層に印加される電圧はＲＲＣＶＷ　／（ＲＳＷ＋ＲＲＣ）、非選択セルでの消費電力はＶＷ　２　／（ＲＳＷ＋ＲＲＣ）に比例する。ここで、記録を施す選択セルには電圧ＶＷ　が印加され、非選択セルにはＶＷ　／２が印加されるため、印加電圧あるいは電流パルスは選択セルの方が大きく、そのためＲＳＷは選択セルの値に比べて非選択セルでの値が大きくなる。従って、ＲＳＷが選択セルと非選択セルによらず一定である場合と比べて、選択セルで記録に印加される電圧は相対的に小さく、非選択セルでの消費電力は相対的に小さくすることが可能となる。
極めて短い時間の範囲で熱拡散を無視できる場合には、ジュール熱と温度上昇とは比例するため、仮に選択されたメモリセルの温度上昇が２８℃とすると、非選択のメモリセルでの温度上昇は７℃となる。その差は２０℃程度あり、抵抗の差として数倍以上の値を確保することができるため、結果として、消費電力を低減することが可能となる。
このような振る舞いは全ての半導体材料に生じる現象であり、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、３−５族化合物半導体、２−６化合物族半導体、遷移金属酸化物半導体、カルコゲナイド半導体など、いずれの材料も、その相が結晶、アモルファスの如何を問わず、用いることが可能である。
抵抗が変化する記録材料自身も半導体材料で構成することが可能であるため、上記のように消費電力を抑制するために用いられる非線形素子を、記録材料自身で構成することも可能である。
この場合は、メモリセルが１層の薄膜で構成されるため、量産には好都合である。
【０１５４】
一方、記録材料からなる記録層とは別に非線形素子を設ける場合には、それらはワード線およびビット線間に直列に接続されて、メモリセルを形成する。記録材料が絶縁破壊を記録メカニズムとする場合、あるいは、金属の添加濃度が高い半導体の場合には、それらの抵抗の温度変化は比較的小さい。
このような場合には、前記のような半導体非線形素子を付加することによって、消費電力を低減することが可能となる。
【０１５５】
上述の説明では２値データをデジタル記録する場合の説明であったが、記録層を構成する記録材料を選択することにより、アナログ記録あるいは多値のデジタル記録も同様に行なうことが可能である。
前述の各記録において、選択されたメモリセルに印加される電圧ＶＷ　を、記録するデータに応じて変化させることによって、アナログ、あるいは、多値のデジタル記録が可能となる。
【０１５６】
例えば、図２６に示される特性を有する材料に４レベルの記録を行う場合には、データに応じて、ＶＷ　＝２．５Ｖ，２．９Ｖ，３．１Ｖおよび３．６Ｖを割り与えることによって、４レベル、すなわち、２ｂｉｔ／ｃｅｌｌの記録が可能となる。ここで、最大印加電圧ＶＷｍａｘの半分の電圧を印加しても、非選択メモリセルの抵抗が変化しないことが重要である。
【０１５７】
素子間の形状のバラツキなどによって、初期の抵抗値あるいは記録条件が異なることによる記録後の抵抗のバラツキが大きいと、多くのレベルが存在して多値記録を安定に行なうことができない。
このような問題を解決するために、記録時のメモリセルにかかる電圧あるいはメモリセルを流れる電流値をモニタしながら、その信号を記録制御回路に帰還させる、すなわち、記録補償を施すことによって記録を行なう方法を用いることができる。
【０１５８】
図２９に記録補償回路の等価回路図の例を示す。
メモリセルの記録層からなる抵抗層Ｒ１に対して、抵抗素子Ｒ２〜Ｒ６、バッファＢＦ１，ＢＦ２、差動アンプＤＡ、コンパレータＣＰ、スイッチＳＷ、電源ＶＳおよび電圧線Ｖｃｃが接続されている。
ここではメモリセルの抵抗層Ｒ１の初期値を１００ｋΩとして、メモリセルに接続されたビット線にＲ１より抵抗値の小さい信号検出抵抗Ｒ２と、ＭＯＳトランジスタからなるスイッチＳＷが形成されている。電圧パルスの印加時間を制御することによって、メモリセルの抵抗値を所望な値に設定する回路である。
メモリセルの抵抗が高い場合にはビット線を流れる電流が小さいため、抵抗Ｒ２での電圧降下は小さい。よって、読出し信号電圧Ｖｒ　がレファレンス電圧Ｖｒｅｆ　を下回り、コンパレータＣＰの出力が“Ｈｉｇｈ”となり、スイッチＳＷがＯＮとなって電流は流れ続ける。
さらに記録が進み、メモリセルの抵抗Ｒ１が下がり、Ｖｒｅｆ　＝Ｖｒ　となったタイミングでスイッチＳＷがＯＦＦとなり、記録が終了する。
【０１５９】
なお、同回路ではセルの抵抗を設定するために参照信号が必要であるが、例えば、共通のワード線に接続されたメモリセルのうちの一つのセルを参照セルとして用い、その抵抗値をレファレンスとして用いる方法、あるいは、選択されたメモリセル自身の記録前の抵抗値をレファレンスとして用いる方法がある。
【０１６０】
なお、図２９の記録回路は、そのまま、読出し回路としても用いることができる。この場合の信号出力はＶｒ　であり、Ｖｒｅｆ　との比較で２値のデータ識別、あるいは、多値レベルの検出を行なうことができる。
【０１６１】
読出しにおいても、記録の場合と同様に、選択されたメモリセル、および、非選択のメモリセルに印加される電圧、あるいは、そこを流れる電流を制御する必要がある。
同一のワード線に接続されたメモリセルの信号を読み出す場合を想定する。
例えば、ワード線ＷＬ１に接続されたメモリセルのデータを読出す場合には、まず、ワード線ＷＬ１の電位を読み出し電圧ＶＲ　とし、読出しを行なおうとするメモリセルに対応したビット線の電位をグランドレベル（０Ｖ）にする。全てのビット線をグランドレベルに設定しても構わない。
さらに、非選択のワード線（ＷＬ２，ＷＬ３，ＷＬ４）の電位をグランドレベルに設定する。
ここで、もちろんＶＲ　の値としては、ＶＲ　をメモリセルに印加しても記録材料の抵抗が読出しの前後で何ら変化しないように設定されている。概略としては、０＜ＶＲ　＜ＶＷ　である。
【０１６２】
選択されたメモリセルの、読出し時の抵抗値をＲＲ　とすると、ビット線ＢＬｙに流れる電流はＶＲ　／ＲＲ　であり、記録されたデータに応じてＲＲ　が異なるため、結局、ビット線ＢＬｙを流れる電流値を検出することによってデータの読出しを行なうことが可能となる。例えば、ＶＲ　＝０．４Ｖ、ＲＲ１＝２００ｋΩ、ＲＲ２＝１６０ｋΩの場合には、ＩＲ１＝２μＡ、ＩＲ２＝２．５μＡとなる。
【０１６３】
例えば、電流電圧変換用の抵抗が各ビット線に接続されており、その抵抗値が、例えば、２０ｋΩの場合には、上記のそれぞれの信号に応じて、４０ｍＶおよび５０ｍＶの信号が発生する。これらの信号出力電圧は一般のＤＲＡＭなどの出力信号と比較して小さいが、本発明では、ワード線が共通の各ビット線の信号を一括して読むことができるため、一つのセルの信号検出時間を長くしても読出し時のデータ再生速度は十分速くでき、また、各セルアレイの直下に電流読出し回路、あるいは、アンプを設置することができることから、セルアレイのサイズがそれほど大きくない場合には、セルのすぐ近くに読出し回路あるいはアンプを設けることが可能であることから、配線間の寄生容量などに起因する雑音が小さくなり、十分データの再生は可能となる。
多値記録されている場合の再生についても同様に行なうことが可能である。ただし、信号量がさらに小さくなるため、一つのセルあたりの読出し速度は通常の２値デジタル信号の検出に比べると遅くなる。
【０１６４】
通常、ＰＲＯＭでは一回しか記録を行なうことができない。
しかし、多値記録が可能な記録材料、記録回路、読出し回路であれば、実効的に、一度記録を行なったメモリセルに対してデータの追記を行なうことが可能である。
例えば、４レベルの設定が可能、すなわち、２ｂｉｔ／メモリセルの設定が可能な場合、例えば、記録によって抵抗が順次小さくなる記録材料の場合、初回の記録では、抵抗の高い上位２レベルを用いて２値のデジタル記録を行い、さらに追記を行なう、すなわち、２回目の記録では、２番目と３番目に抵抗の高いレベルで記録を行なうことによって、２値のデジタル記録が可能となり、さらに、追記、すなわち、３回目の記録は、抵抗の低い２つのレベルを用いて記録を行なえばよい。従って、４レベルの多値化が可能なＰＲＯＭでは、２値のデジタル記録を記録する場合には、最大、３回の記録が可能となる。
【０１６５】
同様に、８レベルの多値化が可能なＰＲＯＭでは、最大、７回のデジタル信号の記録が可能であり、１６レベルでは、最大、１５回の記録が、即ち、Ｎレベルの多値化が可能でＰＲＯＭでは、最大、（Ｎ−１）回のデジタル信号の記録が可能となる。
【０１６６】
また、例えば、１６レベルの多値化が可能な、ＰＲＯＭでは、初回の記録で、そのうちの８レベルを用いて、３ｂｉｔ／メモリセルの多値記録を行い、追記用として残りの８レベルを用いることによって、３ｂｉｔ／メモリセルの多値記録を、前の記録データに依らず、２回記録することが可能となる。
このように、多値記録レベルと繰返し記録回数を割り振ることが可能であり、ＰＲＯＭも応用範囲を広げることが可能となる。
【０１６７】
使用した記録ブロック、アレイ、あるいは、メモリセルのアドレス情報、および、それらの、繰返し記録回数、あるいは、使用した多値レベルなどの記録管理データは本発明の不揮発メモリを用いて、記録保存され、周辺回路に作成されたＣＰＵなどによって処理される。
さらに、ＰＲＯＭは検査工程での記録、読出しのテストを全セルに対して施すことができないため、高い信頼性を保証することが難しかったが、このような多値記録が可能なＰＲＯＭでは、上位の２レベルを用いて、検査工程での記録および再生テストを行なうことが可能であり、高い信頼性を保証することが可能となる。
【０１６８】
本実施形態に係る記憶装置の回路構成を示すブロック図は、第１実施形態に係る記憶装置の回路構成を示すブロック図である図１２と同様である。
メモリ部２０を除く点線で囲まれている部分がシリコン半導体基板上に形成される周辺回路部となり、この上層にメモリセルアレイであるメモリ部２０が構成される。
図１２では省略しているが、記憶装置（メモリチップ）１つの対して複数のメモリセルアレイからなるブロックが複数個設けられる、さらには、それらの複数個のブロックが複数の積層されたメモリ層に設けられていることを想定しており、メモリセルアレイおよび周辺回路であるセル入出力回路２２、読出回路２７、記録回路２８、行デコーダ２１および列デコーダ２３、アドレス選択回路２４およびブロック選択回路（不図示）が、一つの記憶装置（メモリチップ）に対して複数設けられている。
これらの複数のメモリセルアレイを随時選択するアレイ選択回路２５、外部とのデータの授受を担う入出力インターフェース３１、外部からの入力、あるいは外部への出力データを一時格納しておくためのバッファメモリ３０、記録後あるいは読み出し時にエラー訂正を行うエラー訂正回路２９、および、アレイ選択（アドレス選択）、エラー訂正、バッファメモリ、入出力インターフェース間のデータあるいはクロックの授受を制御するための制御回路２６などのメモリ共通回路は記憶装置（メモリチップ）に対して１つ、即ち、各メモリセルアレイで共有することができる。なお、これらの回路が記憶装置（メモリチップ）あたりに複数設けられる構成でもよく、逆に、メモリセルアレイと周辺回路が記憶装置（メモリチップ）あたり１つ設けられる構成でもよい。
【０１６９】
第５実施形態
本実施形態に係る半導体記憶装置は、実質的に第４実施形態に係る記憶装置と同様であるが、メモリセルの構造が異なっている。
図３０は本実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図であり、図面上、４つのメモリセルを示している。
図１５に示す第４実施形態に係る半導体記憶装置では、メモリセルを構成する記録層は個々のセル毎にパタニングされて、隣接するセルとの間は完全に分離されているが、必ずしもセル間で分離されている必要はなく、図３０に示す本実施形態に係る記憶装置のように、例えばワード線ＷＬの延伸方向に隣接するセルと連続していても構わない。この場合、互いに交差するように延伸するビット線ＢＬとワード線ＷＬの交差する領域における部分がそれぞれメモリセルを構成する２端子デバイスとなる。
なお、記録時、あるいは、再生時に隣接するセルの影響が現れるが、記録パルス電流の最適化、あるいは、クロストーク信号の除去などの信号検出の工夫によって、それらの影響を避けることができる。
【０１７０】
本実施形態に係る半導体記憶装置は、実質的に第４実施形態と同様にして製造することができる。
即ち、第１実施形態に係る半導体記憶装置の製造方法において、ビット線ＢＬをパターン形成した後、ビット線ＢＬのパターンに沿って記録層をエッチングせず終了すればよい。
【０１７１】
第６実施形態
本実施形態に係る記憶装置は、実質的に第４実施形態に係る記憶装置と同様であり、図３１は本実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図である。
即ち、メモリセルを構成する記録層がセル間で全く分離されておらず、各層が一様に形成されている。この場合も、互いに交差するように延伸するビット線ＢＬとワード線ＷＬの交差する領域における部分がそれぞれメモリセルを構成する２端子デバイスとなる。
本実施形態に係る記憶装置は、実質的に第４実施形態と同様にして製造することができる。
即ち、第１実施形態に係る半導体記憶装置の製造方法において、ワード線となる導電層を堆積した後、先にパターン加工してワード線とした後、記録層を堆積させ、パターン加工することなく、その上層にビット線ＢＬをパターン形成すればよい。
【０１７２】
本発明は、上記の実施の形態に限定されない。
例えば、本実施形態は半導体などを記憶材料に用いた記憶装置（メモリデバイス）のメモリ部分について、微細加工可能であるがアライメント精度が低い製法を用いる方法に対して説明を行ったが、それに限定されるものではなく、同一パターンが繰り返され、かつ、微細パターンが必要な半導体装置全般に対し適用されるものである。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【０１７３】
【発明の効果】
本発明の記憶装置によれば、第１の最小加工寸法で形成された周辺回路部と第１の最小加工寸法よりも小さい第２の最小加工寸法で形成されたメモリ部とが積層した構造であり、メモリ部は第２の最小加工寸法よりも大きなアライメント精度で周辺回路部に対して積層されており、このように周辺回路部とメモリ部を別の層として積層することで、大容量化のために微細化が必要とされるメモリ部においてのみ、高精度のアライメントを要せず、加工サイズの非常に小さい微細加工方法を採用することができる。
【０１７４】
本発明の記憶装置の製造方法によれば、上記の本発明の記憶装置を製造することができ、本発明の記憶装置の使用方法によれば、記憶装置の出荷前の検査工程あるいはユーザーによる記憶装置使用時においてコンタクトの接続状況を判別し、メモリ部を構成する各メモリセルにアドレスを割り付けて記憶装置を使用できる。
【０１７５】
本発明の半導体装置によれば、第１の最小加工寸法で形成された第１半導体部と第１の最小加工寸法よりも小さい第２の最小加工寸法で形成された第２半導体部とが積層した構造であり、第２半導体部は第２の最小加工寸法よりも大きなアライメント精度で第１半導体部に対して積層されており、このように第１半導体部と第２半導体部を別の層として積層することで、第２半導体部においてのみ、高精度のアライメントを要せず、加工サイズの非常に小さい微細加工方法を採用することができる。
また、本発明の半導体装置の製造方法により、上記の本発明の半導体装置を製造することができる。
【０１７６】
また、本発明の記憶装置によれば、メモリ部が第１の方向に延伸する複数の第１配線と、第１の方向と異なる方向に延伸する複数の第２配線とを有し、第１の配線と第２の配線の交差する領域が個々のメモリセルに相当する構成であり、第１配線と周辺回路部を接続するコンタクト部が第１配線の延伸する方向に２列以上に配置され、第２配線と周辺回路部を接続するコンタクト部が第２配線の延伸する方向に２列以上に配置されていることにより、大容量化のために微細化されたメモリ部を形成するのに高精度のアライメントを必要とせずに製造することができる。
また、本発明の記憶装置の製造方法によれば、上記の本発明の記憶装置を製造することができる。
【図面の簡単な説明】
【図１】図１は第１実施形態に係る記憶装置の斜視図である。
【図２】図２は第１実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図である。
【図３】図３は第１実施形態に係る記憶装置のメモリ部におけるビット線の延伸方向に沿う断面図である。
【図４】図４（ａ）および（ｂ）は第１実施形態に係る記憶装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）および（ｂ）はソフトリソグラフィー法（インプリント法）によるパターン加工方法を示す断面図である。
【図６】図６（ａ）および（ｂ）は図４の続きの工程を示す断面図である。
【図７】図７（ａ）および（ｂ）は図６の続きの工程を示す断面図である。
【図８】図８（ａ）および（ｂ）は図７の続きの工程を示す断面図である。
【図９】図９は第１実施形態に係る記憶装置のワード線コンタクトあるいはビット線コンタクトなどのコンタクト部の拡大図である。
【図１０】図１０（ａ）はワード線コンタクトあるいはビット線コンタクトなどのコンタクト部のレイアウトの例を示す平面図であり、図１０（ｂ）は第１コンタクトの平面図であり、図１０（ｃ）は第２コンタクトの平面図である。
【図１１】図１１（ａ）はワード線コンタクトあるいはビット線コンタクトなどのコンタクト部のレイアウトの他の例を示す平面図であり、図１１（ｂ）は第１コンタクトの平面図であり、図１１（ｃ）は第２コンタクトの平面図である。
【図１２】図１２は第１実施形態に係る記憶装置の回路構成を示すブロック図である。
【図１３】図１３は第２実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図である。
【図１４】図１４は第３実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図である。
【図１５】図１５は第４実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図である。
【図１６】図１６は第４実施形態に係る記憶装置のメモリ部におけるビット線の延伸方向に沿う断面図である。
【図１７】図１７は第４実施形態に係る記憶装置のメモリ部のワード線およびビット線およびこれらと周辺回路部とのコンタクトの配置を示す平面図である。
【図１８】図１８（ａ）および（ｂ）は第４実施形態に係る記憶装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ａ）および（ｂ）は図１８の続きの工程を示す断面図である。
【図２０】図２０（ａ）および（ｂ）は図１９の続きの工程を示す断面図である。
【図２１】図２１（ａ）および（ｂ）は図２０の続きの工程を示す断面図である。
【図２２】図２２（ａ）〜（ｃ）は、周辺回路部に設けられたワード線またはビット線に接続するための第１コンタクトと、ワード線またはビット線に接続する第２コンタクトの配置を示す平面図である。
【図２３】図２３（ａ）〜（ｃ）は、周辺回路部に設けられたワード線またはビット線に接続するための第１コンタクトと、ワード線またはビット線に接続する第２コンタクトの配置を示す平面図である。
【図２４】図２４は図２３に示すパターンの広くなっているスペース間にさらにコンタクト部およびワード線またはビット線を設けたレイアウトを示す。
【図２５】図２５は、図２４に示すパターンのワード線を２層積層させた場合のレイアウトを示す。
【図２６】図２６はクロム膜／アモルファスシリコン膜／タングステン膜によって構成されたメモリセルのクロム膜とタングステン膜に、パルス幅１５０ｎｓの電圧パルスを印加したときの印加電圧に対する抵抗値の変化を示す図である。
【図２７】図２７はパルス幅２０ｎｓ電圧１Ｖのパルスを繰り返して印加した場合のパルス電圧印加回数に対する抵抗値の変化を示す図である。
【図２８】図２８は第４実施形態に係る記憶装置のメモリ部におけるメモリセルアレイの等価電気回路図である。
【図２９】図２９は第４実施形態に係る記憶装置の記録補償回路の等価回路図の例を示す。
【図３０】図３０は第５実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図である。
【図３１】図３１は第６実施形態に係る記憶装置のメモリ部におけるメモリセルの模式的な斜視図である。
【符号の説明】
１０，４０（Ｓｕｂ）…半導体基板、１１，４１…導電層、１１ａ，４１ａ，ＷＬ，ＷＬａ，ＷＬ１〜ＷＬ４…第１配線（ワード線）、１２，１２ａ，１２ｂ…バリア層、１３，１３ａ，１３ｂ，４２，４２ａ，４２ｂ…記録層、１４，１４ａ，１４ｂ…バリア層、１５，１５ａ，４４，４４ａ…レジスト膜、１５ｐ…凸部、１６…スタンパ、１６ｄ…凹部、１７，４５…層間絶縁膜、１８，４６…導電層、１８ａ，４６ａ，ＢＬ，ＢＬａ，ＢＬ１〜ＢＬ４…第２配線（ビット線）、１９…レジスト膜、２０…メモリセルアレイ、２１…行デコーダ、２２…セル入出力回路、２３…列デコーダ、２４…アドレス選択回路、２５…アレイ選択回路、２６…制御回路、２７…読出回路、２８…記録回路、２９…エラー訂正回路、３０…バッファメモリ、３１…入出力インターフェース、４３，４３ａ，４３ｂ…選択スイッチ層、Ａ１１〜Ａ４４…メモリセル、ＣＴ…コンタクト、ＣＴＷＬ…ワード線コンタクト、ＣＴＢＬ…ビット線コンタクト、ＣＴＷＬ１　…第１ワード線コンタクト、ＣＴＢＬ１　…第１ビット線コンタクト、ＣＴＷＬ２　…第２ワード線コンタクト、ＣＴＢＬ２　…第２ビット線コンタクト、ＣＴ１　…第１コンタクト、ＣＴ２　…第２コンタクト、ＤＥ…２端子デバイス、ＬＹ１…第１メモリ層、ＬＹ２…第２メモリ層、Ｒ１…抵抗層、Ｒ２〜Ｒ６…抵抗素子、ＳＷ…スイッチ、ＢＦ１，ＢＦ２…バッファ、ＤＡ…差動アンプ、ＣＰ…コンパレータ、ＶＳ…電源、Ｖｃｃ…電圧線、ＭＣ…メモリセル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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