(57)【要約】【課題】ＭＲＡＭテ゛ハ゛イスの電力消費及び寄生電流のレヘ゛ルを低減すること。【解決手段】テ゛ータを格納するためのシステムは、複数のメモリセル（１０２）を有する磁気ランタ゛ムアクセスメモリ（ＭＲＡＭ）テ゛ハ゛イス（５００）を含む。各メモリセル（１０２）は、直列に接続された磁気トンネル接合（ＭＴＪ）（２０２）と非磁気トンネル接合（ＮＭＴＪ）（２０４）とを含む。磁気トンネル接合（２０２）は論理値ハイ（例えば１）又は論理値ロー（例えば０）に対応するヒ゛ット値を格納する。非磁気トンネル接合（２０４）は、メモリセル（１０２）が読み出される際には小さい抵抗を提供し、メモリセル（１０２）が読み出されない際にはかなり高い抵抗を提供する。結果として、読み出されないメモリセル（１０２）を介して漏れる寄生電流のレヘ゛ルは、無視できる。【選択図】図６
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【特許請求の範囲】
【請求項１】
磁気ランダムアクセスメモリ（ＭＲＡＭ）セル（１０２）であって、
磁気トンネル接合（ＭＴＪ）（２０２）と、および
前記磁気トンネル接合（２０２）と直列に接続される非磁気トンネル接合（ＮＭＴＪ）（２０４）とを備える、磁気ランダムアクセスメモリセル。
【請求項２】
前記ＮＭＴＪ（２０４）が、
第１の導電層（２１８）と、
第２の導電層（２２２）と、および
前記第１の導電層（２１８）と前記第２の導電層（２２２）との間に配置された絶縁層（２２０）とを含む、請求項１に記載のＭＲＡＭセル。
【請求項３】
前記ＮＭＴＪ（２０４）の両端の抵抗が、前記ＮＭＴＪ（２０４）の両端の電圧と逆指数関数の関係を有する、請求項２に記載のＭＲＡＭセル。
【請求項４】
前記ＮＭＴＪ（２０４）の抵抗と前記ＮＭＴＪ（２０４）の両端の電圧との関係が、前記第１の導電層（２１８）または前記第２の導電層（２２２）の磁化の向きとは無関係である、請求項２に記載のＭＲＡＭセル。
【請求項５】
前記磁気トンネル接合（２０２）が、
第１の磁性層（２１２）と、
第２の磁性層（２１４）と、および
前記第１の磁性層（２１２）と前記第２の磁性層（２１４）との間に配置された絶縁層（２１６）とを含む、請求項２に記載のＭＲＡＭセル。
【請求項６】
磁気ランダムアクセスメモリ（ＭＲＡＭ）デバイス（５００）であって、
ＭＲＡＭセル（１０２）に格納されたビット値を読み出すための電流を伝えるための第１のワイヤ（１０６）と、
前記ＭＲＡＭセル（１０２）に格納されたビット値を読み出すための電流を伝えるための第２のワイヤ（１０４）と、
前記第１のワイヤ（１０６）と前記第２のワイヤ（１０４）との間に配置された第１の磁性層（２１２）と、
前記第１のワイヤ（１０６）と前記第２のワイヤ（１０４）との間に配置された第２の磁性層（２１４）と、
前記第１の磁性層（２１２）と前記第２の磁性層（２１４）との間に配置された第１の絶縁層（２１６）と、および
前記第２の磁性層（２１４）と前記第２のワイヤ（１０４）との間に配置された第２の絶縁層（２２０）とを備える、磁気ランダムアクセスメモリデバイス（５００）。
【請求項７】
前記第２の絶縁層（２２０）の両端の抵抗が、前記第２の絶縁層（２２０）の両端の電圧と負の指数関数の関係を有する、請求項６に記載のＭＲＡＭデバイス（５００）。
【請求項８】
前記第１の磁性層（２１２）、前記第２の磁性層（２１４）および前記第１の絶縁層（２１６）が、磁気トンネル接合（２０２）を提供する、請求項６に記載のＭＲＡＭデバイス（５００）。
【請求項９】
前記第２の絶縁層（２２０）が、非磁気トンネル接合（ＮＭＴＪ）（２０４）の一部である、請求項６に記載のＭＲＡＭデバイス（５００）。
【請求項１０】
前記ＮＭＴＪ（２０４）が前記第２の磁性層（２１４）を含む、請求項９に記載のＭＲＡＭデバイス（５００）。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデータ記憶デバイスに関する。より具体的には、本発明は、寄生電流を低減した磁気ランダムアクセスメモリ（ＭＲＡＭ）に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、長期データ記憶のために検討されている不揮発性メモリである。ＭＲＡＭデバイスにおいて実行される読出しおよび書込み動作は、ハードドライブのような従来の長期記憶装置において実行される読出しおよび書込み動作よりも数桁だけ速い。さらに、ＭＲＡＭデバイスは、ハードドライブおよび他の従来の長期記憶装置よりもコンパクトであり、消費電力が少ない。
【０００３】
一般的なＭＲＡＭデバイスは、メモリセルのアレイを含む。ワード線がメモリセルの行に沿って延在し、ビット線がメモリセルの列に沿って延在する。各メモリセルは１つのワード線と１つのビット線との交点に配置される。メモリセルは、磁化の向きとして１ビットの情報を格納する。各メモリセルの磁化は常時、２つの安定した向きのうちの一方をとる。これらの２つの安定した向き、平行および反平行は、「０」および「１」の論理値を表す。
【０００４】
磁化の向きは、スピン依存トンネル接合デバイスのようなメモリセルの抵抗に影響を及ぼす。たとえば、メモリセルの抵抗は、磁化の向きが平行である場合には第１の値Ｒであり、磁化の向きが平行から反平行に変更される場合には第２の値Ｒ＋ΔＲに増加する。選択されたメモリセルの磁化の向き、それゆえメモリセルの論理状態は、選択されたメモリセルの抵抗状態をセンシングすることにより読み出され得る。
【０００５】
アレイ内の１つのメモリセルの抵抗状態をセンシングすることは、信頼できない可能性がある。アレイ内の全てのメモリセルは、多数の並列な経路を介して互いに結合される。１つの交点において見られる抵抗は、他の行および列のメモリセルの抵抗に並列なその交点にあるメモリセルの抵抗に等しい（メモリセルのアレイは、交点抵抗網として特徴付けられる）。
【０００６】
さらに、センシングされているメモリセルが、格納された磁化に起因して異なる抵抗状態を有する場合には、小さな電圧差が生じる可能性がある。この小さな電圧差は、寄生電流または「スニークパス」電流を引き起こす可能性がある。寄生電流は、抵抗状態のセンシングを妨害する可能性がある。
【０００７】
【発明が解決しようとする課題】
したがって、従来技術のＭＲＡＭデバイスに関連したこれらの問題および／または他の問題に対処するシステムと方法が必要とされている。
【０００８】
【課題を解決するための手段】
本発明は、データを格納するためのシステムおよび方法を提供する。本発明の一実施形態では、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルは、磁気トンネル接合と、非磁気トンネル接合（ＮＭＴＪ）とを含む。別の実施形態では、ＭＲＡＭデバイスは、ＭＲＡＭセルに格納されたビット値を読み出すための電流を伝えるための第１のワイヤと、ＭＲＡＭセルに格納されたビット値を読み出すための電流を伝えるための第２のワイヤと、第１のワイヤと第２のワイヤとの間に配置された第１の磁性層と、第１のワイヤと第２のワイヤとの間に配置された第２の磁性層と、第１の磁性層と第２の磁性層との間に配置された第１の絶縁層と、第２の磁性層と第２のワイヤとの間に配置された第２の絶縁層とを含む。
【０００９】
さらに別の実施形態では、磁気ランダムアクセスメモリ（ＭＲＡＭ）セルに格納された値を読み出すための方法は、メモリセルの磁気トンネル接合の両端に電圧差を与えることと、メモリセルの非磁気トンネル接合（ＮＭＴＪ）の両端に電圧差を与えることとを含む。
【００１０】
【発明の実施の形態】
本発明は、添付図面を参照することによりさらに理解を進めることができる。図面内の構成要素は、必ずしも一定の縮尺で描かれているわけではなく、代わりに本発明の原理を明瞭に例示することに重点が置かれている。さらに、図面において、類似の参照番号は、いくつかの図面を通して対応する部分を示す。
【００１１】
本明細書にさらに詳細に説明されるように、本発明のシステムおよび方法は、ＭＲＡＭデバイスの電力消費および寄生電流のレベルを低減することができる。好適には、これは、ＭＲＡＭメモリセル内に非磁性トンネル接合を含むことにより達成される。一実施形態では、非磁性トンネル接合は、２つの導電層と、それらの導電層間に配置された絶縁層とを含む。
【００１２】
ここで図１を参照すると、ＭＲＡＭセル１０２のアレイ１００が示される。ＭＲＡＭセル１０２は行および列に配列され、行はｘ方向に沿って延在し、列はｙ方向に沿って延在する。本発明の説明を簡単にするために、比較的少数のＭＲＡＭセル１０２のみが示される。実際には、任意のサイズのアレイを使用できる。
【００１３】
ワード線１０４として機能するトレースは、ＭＲＡＭセルアレイ１００の一方の側にある面内でｘ方向に沿って延在する。ビット線１０６として機能するトレースは、ＭＲＡＭセルアレイ１００の反対側にある面内でｙ方向に沿って延在する。代替の実施形態では、ワード線１０４はビット線１０６に垂直でなくてもよい。特定の実施形態によれば、各ワード線１０４またはビット線１０６を用いて、書込み電流および／または読出し電流を流すことができる。アレイ１００の各行に対して１つまたは複数のワード線１０４が存在してもよく、アレイ１００の各列に対して１つまたは複数のビット線１０６が存在してもよい。各ＭＲＡＭセル１０２は、対応するワード線１０４とビット線１０６との交点に配置される。
【００１４】
ここで図２Ａおよび図２Ｂを参照すると、ＭＲＡＭセル１０２は、磁気トンネル接合（ＭＴＪ）２０２と、非磁気トンネル接合（ＮＭＴＪ）２０４と、ワード線１０４の一部１０４Ｘと、ビット線１０６の一部１０６Ｘとを含む。一般に、トンネル接合は概して、２つの導電層と、それらの導電層間に絶縁性誘電体の薄い層とを含む。導電層の両端に電位をかけることにより、誘電体層を電子が突き抜ける。磁気トンネル接合は、その抵抗が１つまたは複数の導電層の磁化の向きの関数であるトンネル接合である。非磁気トンネル接合は、その抵抗が任意の導電層の磁化の向きによってあまり影響を及ぼされないトンネル接合である。
【００１５】
ＮＭＴＪ２０４は、ＭＴＪ２０２の両端に流れる寄生電流を著しく低減する。部分１０４Ｘおよび１０６Ｘは、対応するワード線１０４と対応するビット線１０６との交点に配置される。部分１０４Ｘおよび１０６Ｘの相対的な位置は、所望の実施形態に応じて入れ替えることができることに留意されたい。ＭＴＪ２０２は、固定された磁性層（固定層）２１４を含み、その固定層２１４は、固定層２１４の面内で配向されるが、対象となる範囲内に磁界がかけられても回転しないように固定された磁化を有する。また、ＭＴＪ２０２は、固定されない磁化の向きを有する「自由」層２１２も含む。もっと正確にいうと、その磁化は、自由層２１２の面内に存在する軸（「磁化容易」軸）に沿って２つの方向のうちのいずれか一方に向けられることができる。自由層２１２および固定層２１４の磁化の向きが同じ方向である場合には、その向きは「平行」であると言われる（図２Ａの矢印によって示される）。自由層２１２および固定層２１４の磁化の向きが反対の方向である場合には、その向きは「反平行」であると言われる（図２Ｂの矢印によって示される）。自由層２１２の磁化は、ＭＲＡＭセル１０２を横切るワード線１０４とビット線１０６とに書込み電流を加えることにより配向され得る。各磁性層２１２または２１４は、たとえば、特にニッケル、鉄、コバルトまたはそれらの組み合わせのような、適切に磁化されることができる材料からなる。
【００１６】
自由層２１２および固定層２１４は、たとえば、数ある中でも酸化アルミニウムのような適切な絶縁性材料からなる絶縁性トンネル障壁２１６によって分離される。自由層２１２および固定層２１４がそれぞれ絶縁性トンネル障壁２１６の上下に配置されるように示されるが、当業者には理解されるようにそれらの相対的な位置は入れ替えることができる。絶縁性トンネル障壁２１６によって、自由層２１２と固定層２１４との間に量子力学トンネル効果が生じるようになる。このトンネル現象は電子スピン依存性であり、メモリセル１０２の抵抗が自由層２１２と固定層２１４との相対的な磁化の向きの関数になる。たとえば、メモリセル１０２の抵抗は、自由層２１２および固定層２１４の磁化の向きが平行である場合には第１の値Ｒであり、その向きが反平行である場合には第２の値Ｒ＋ΔＲである。
【００１７】
図３Ａは、メモリセル１０２の第１の実施形態を示す。メモリセル１０２は、磁気トンネル接合（ＭＴＪ）２０２およびＮＭＴＪ２０４を含む。ＮＭＴＪ２０４は、隣接するメモリセルが読み出されている間に、メモリセル１０２を流れる寄生電流のレベルを低減する。当業者には理解されるように、ＮＭＴＪ２０４は、図３Ａに示されるようにＭＴＪ２０２の下に配置されるか、またはその上に配置されてもよい。別の実施形態では、ＭＴＪ２０２の下に第１のＮＭＴＪ２０４が配置され、ＭＴＪ２０２の上に第２のＮＭＴＪ２０４が配置され得る。
【００１８】
ＮＭＴＪ２０４は、導電層２１８および２２２と、絶縁性トンネル障壁２２０とを含む。導電層２１８および２２２はそれぞれ、たとえば、数ある中でも銅またはアルミニウムのような任意の高い導電性材料からなることができる。絶縁性トンネル障壁２２０は、適切な絶縁性材料からなり、導電層２１８と２２２との間で電子のトンネル効果を可能にするほど十分に薄い。たとえば、絶縁性トンネル障壁２２０は、酸化アルミニウムからなることができ、０．５〜２ｎｍ（５〜２０オングストローム）の厚みとすることができる。
【００１９】
図３Ｂは、メモリセル１０２の第２の実施形態を示す。この実施形態では、メモリセル１０２のＮＭＴＪ２０４は、導電層２１８と絶縁性トンネル障壁２２０とを含む。また、ＮＭＴＪ２０４は、ＮＭＴＪ２０４がワード線１０４に接触しているか、またはビット線１０６に接触しているかに応じて、ワード線１０４の部分１０４Ｘ（図１）か、またはビット線１０６の部分１０６Ｘ（図１）かを含む。
【００２０】
図３Ｃは、メモリセル１０２の第３の実施形態を示す。この実施形態では、メモリセルは、共有される固定磁性層２１４を含むＭＴＪ２０２およびＮＭＴＪ２０４を含む。別の実現可能な実施形態では、ＭＴＪ２０２およびＮＭＴＪ２０４は、ＭＴＪ２０２およびＮＭＴＪ２０４の相対的な位置に応じて、共有される自由磁性層２１２を含むことができる。ＮＭＴＪ２０４は、磁化された層を含んでもよいが、ＮＭＴＪ２０４の抵抗は、そのように磁化された層の磁化の向きには無関係である。
【００２１】
図３Ｄは、メモリセル１０２の第４の実施形態を示す。この実施形態では、メモリセルは、ＭＴＪ２０２と、絶縁性トンネル障壁２２０とを含む。絶縁性トンネル障壁２２０はＮＭＴＪ２０４の一部である。絶縁性トンネル障壁を含むことに加えて、ＮＭＴＪ２０４は、ＮＭＴＪ２０４がワード線１０４に接触しているか、またはビット線１０６に接触しているかに応じて、ワード線１０４の部分１０４Ｘか、またはビット線１０６の部分１０６Ｘかを含む。さらに、ＮＭＴＪ２０４はＭＴＪ２０２と磁性層を共有する。共有される磁性層は、ＭＴＪ２０２およびＮＭＴＪ２０４の相対的な位置に応じて、図３Ｄに示されるように固定磁性層２１４としてもよく、または自由磁性層２１２としてもよい。
【００２２】
図４は、ＮＭＴＪの両端の電圧の変化に応答する、ＮＭＴＪの両端の抵抗の変動を示すグラフである。縦軸４０２はｌｏｇ１０ＲＮに等しい値を表す。ただしＲＮはＮＭＴＪの両端の抵抗（Ω）である。横軸４０４はＮＭＴＪの両端の電圧（Ｖ）を表す。線分４０６は、ある特定の電圧範囲にわたるｌｏｇ１０ＲＮのプロットを表す。図４によって示唆されるように、ＮＭＴＪは、ＮＭＴＪの両端の電圧との負の指数関数の相関関係を有する抵抗を提供する。たとえば、電圧が０．１Ｖから０．２Ｖに倍増する場合には、ＲＮは１００ｋΩから１０ｋΩまで１０分の１に減少する。同様に、電圧が０．２Ｖから０．４Ｖに倍増する場合には、ＲＮは１０ｋΩから１ｋΩまで１０分の１に減少する。したがって、メモリセル１０２が読み出されていない低電圧値では、ＲＮは非常に高いのに対して、メモリセル１０２が読み出されている高電圧値では、ＲＮは非常に低い。
【００２３】
一実施形態では、メモリセルの全抵抗（ＲＴ）はＲＮ＋ＲＭに等しい。ただし、ＲＭはメモリセルのＭＴＪの抵抗を表す。メモリセルが読み出されていないが、依然としてその端子間で小さな電圧降下があるときには、ＲＮは比較的高くなるであろう。したがって、ＲＮを含むＲＴも比較的高くなるであろう。結果として、無視できる程度の電流（寄生電流として知られる）のみが、メモリセルを流れることができる。寄生電流（ＩＰ）の大きさは、メモリセルの両端の電圧降下（ＶＣ）をＲＴで割った値に等しい。ＮＭＴＪが存在しない場合、メモリセルの抵抗は非常に小さくなり、したがってＩＰが非常に多くなるであろう。
【００２４】
ＮＭＴＪに起因する寄生電流の減少により、ＭＲＡＭアレイ１００（図１）からデータを読み出す際にデータ読出しエラーの可能性が低減され、その際の消費電力の量も低減される。また、寄生電流の減少によって、メモリのアクセス時間および信号の整定時間も減少し、それによりさらに、ＭＲＡＭアレイ１００の性能が改善される。図４に示されるグラフは単なる例示にすぎないことに留意されたい。したがって、ＮＭＴＪの両端の抵抗と電圧との間の厳密な関係は、ＮＭＴＪの構成および形態によっては、図４に示される関係とは異なる場合がある。たとえば、一実施形態では、ＮＭＴＪの両端の抵抗と電圧との間に、より大きな負の指数関数の相関関係が存在する場合もある。
【００２５】
図５は、ＮＭＴＪを有するメモリセル１０２を含むＭＲＡＭデバイス５００を示すブロック図である。読出し動作中に、行復号回路５０８が、ワード線１０４に定供給電圧Ｖｓまたはグランド電位を印加できる。定供給電圧Ｖｓは外部回路によって提供されてもよい。
【００２６】
ＭＲＡＭデバイス５００はさらに、読出し動作中に、選択されたメモリセル１０２の抵抗をセンシングするための読出し回路と、書込み動作中に、選択されたメモリセル１０２の磁化を配向するための書込み回路とを含む。読出し回路は概して５２０で示される。書込み回路は、本発明の実施形態の説明を簡単にするために示されていない。
【００２７】
読出し回路５２０は、複数のステアリング回路５２２およびセンス増幅器５２４を含む。多数のビット線１０６が、各ステアリング回路５２２に接続される。各ステアリング回路５２２は、各ビット線１０６を動作電位の供給源か、またはセンス増幅器５２４のいずれかに接続する１組のスイッチを含む。センス増幅器５２４の出力はデータレジスタ５３０に供給され、次いでそのデータレジスタ５３０は、ＭＲＡＭデバイス５００のＩ／Ｏパッド５３２に結合される。複数のビット線を各センス増幅器５２４へと多重化してもよい。ＭＲＡＭデバイス５００が多段のメモリセルアレイを有する場合には、さらに別の段からのビット線１０６をセンス増幅器５２４へと多重化してもよい。
【００２８】
一実施形態では、電流源、電圧フォロワおよびコンパレータ（図示せず）を用いて、選択されたメモリセル１０２の抵抗状態が判定される。この実施形態では、行復号回路５０８が、対応するワード線１０４をグランド電位に接続することにより、選択されたメモリセルを横切るワード線を選択する。電流源は、選択されたメモリセル１０２を横切るビット線１０６にセンス電流を供給する。電流源と選択されたメモリセル１０２との間の接合部の電位が電圧フォロワによって検出され、電圧フォロワは選択されないビット線またはワード線のサブセットに同じ電位を印加する。また、その接合部の電位は、コンパレータによって基準電圧と比較される。コンパレータの出力はハイまたはローの信号を提供し、その信号は選択されたメモリセル１０２の抵抗状態を示す。
【００２９】
別の実施形態では、電流センス増幅器（図示せず）および電圧源を用いて、選択されたメモリセル１０２の抵抗状態が判定される。行復号回路５０８は選択されたワード線１０４にセンス電圧Ｖｓを印加し、選択されたビット線１０６は電流センス増幅器の仮想グランドに結合される。センス電圧Ｖｓは、たとえば、０．１Ｖ〜０．５ＶのＤＣ電圧とすることができ、外部電圧源によって供給され得る。選択されない線のサブセット（たとえば、全ての選択されないビット線）も仮想グランドに接続される。仮想グランドは、選択されたビット線１０６および選択されない線のサブセットに等電位が印加される限り、０電位または任意の他の電位とすることができる。センス電流は、電圧源から、選択されたメモリセル１０２を通り、さらに電流センス増幅器を通って流れる。選択されたビット線を流れるセンス電流がセンシングされ、選択されたメモリセル１０２の抵抗状態、それゆえ論理値が判定され得る。センス電流は、選択されたメモリセル１０２の抵抗状態によって、Ｖｓ／Ｒ、またはＶｓ／（Ｒ＋ΔＲ）のいずれかに等しくなる。
【００３０】
図６、図７および図８は、メモリアレイが如何に実施され得るかの例を示す。図６は、第１の例示的なメモリアレイ６００の斜視図を示す。メモリアレイ６００は、それぞれ読出しおよび書込み（Ｒ／Ｗ）線として機能するビット線１０６およびワード線１０４を含む。アレイ６００の説明を簡単にするために、２つのワード線１０４および２つのビット線１０６のみが示される。実際には、メモリアレイ６００は、数百万または数十億ものワード線１０４およびビット線１０６を有することができる。磁気トンネル接合（ＭＴＪ）２０２および非磁気トンネル接合（ＮＭＴＪ）２０４は、ワード線１０４とビット線１０６との交点に配置される。ＭＴＪ２０２を用いて１ビット値が格納されるのに対して、ＮＭＴＪ２０４は、ＭＴＪ２０２に著しい寄生電流が流れるのを防ぐために、低電圧時に高い抵抗を提供する。
【００３１】
図７は、第２の例示的なメモリアレイ７００の斜視図を示す。メモリアレイ７００はメモリアレイ６００（図６）に類似しているが、メモリアレイ７００は、磁気トンネル接合２０２を介して格納された値を読み出すための第１段の行７０２と、磁気トンネル接合２０２に値を書き込むための第２段の行７０４とを含む点で異なる。各第１段の行７０２は、絶縁層７１０によって第２段の行７０４から分離される。この絶縁層７１０は、たとえば酸化シリコンのような絶縁性材料からなることができる。
【００３２】
図８は、第３の例示的なメモリアレイ８００の斜視図を示す。メモリアレイ８００はメモリアレイ７００（図７）と類似しているが、メモリアレイ８００は、磁気トンネル接合２０２を介して格納された値を読み出すための第１段の列８０２と、磁気トンネル接合２０２に値を書き込むための第２段の列８０４とを含む点で異なる。各第１段の列８０２は、絶縁層８１０によって第２段の列８０４から分離される。この絶縁層８１０は、第１段の行７０２と第２段の行７０４との間に配置された絶縁層７１０と同じ組成を有することができる。図６、図７および図８には示されないが、ＮＭＴＪ２０４は、たとえば図３Ｂ、図３Ｃおよび図３Ｄに示されるように、ＭＴＪ２０２の一部、および／または下側の行の一部を含んでもよい。
【００３３】
本発明の上述の実施形態は、本発明の原理を明瞭に理解するための、数ある実施形態のうちの実現可能な例にすぎないことを強調しておきたい。本発明の原理から概ね逸脱することなく、本発明の上述の実施形態に対して、数多くの変形および修正を行うことができる。全てのそのような修正形態および変形形態は、本開示および発明の範囲内にあり、特許請求の範囲によって保護されることが意図されている。
【００３４】
【発明の効果】
本発明によれば、ＭＲＡＭデバイスの電力消費および寄生電流のレベルを低減することが可能になる。
【図面の簡単な説明】
【図１】本発明の一実施形態によるＭＲＡＭアレイの一例を示す図である。
【図２Ａ】図１に示されるメモリセルの磁性層に関する磁化の向きを示すブロック図である。
【図２Ｂ】図１に示されるメモリセルの磁性層に関する磁化の向きを示すブロック図である。
【図３Ａ】図１に示されるメモリセルの実施形態を示すブロック図である。
【図３Ｂ】図１に示されるメモリセルの実施形態を示すブロック図である。
【図３Ｃ】図１に示されるメモリセルの実施形態を示すブロック図である。
【図３Ｄ】図１に示されるメモリセルの実施形態を示すブロック図である。
【図４】電圧の変化に応答する図３に示された非磁気トンネル接合の両端の抵抗の変化の一例を示すグラフである。
【図５】一実施形態によるＭＲＡＭデバイスを示すブロック図である。
【図６】一実施形態によるメモリアレイの斜視図である。
【図７】別の実施形態によるメモリアレイの斜視図である。
【図８】さらに別の実施形態によるメモリアレイの斜視図である。
【符号の説明】
１００　ＭＲＡＭセルアレイ
１０２　ＭＲＡＭセル
１０４　ワード線
１０６　ビット線
２０２　磁気トンネル接合
２０４　非磁気トンネル接合
２１２　磁性層（自由層）
２１４　磁性層（固定層）
２１６、２２０　絶縁性トンネル障壁
２１８　２２２　導電層
５００　磁気ランダムアクセスメモリデバイス
【図１】
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【図２Ａ】
2004006861.tif 000004
【図２Ｂ】
2004006861.tif 000005
【図３Ａ】
2004006861.tif 000006
【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2004006861.tif 000009
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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