(57)【要約】【課題】テスタに搭載するＬＳＩ２の規定最高速度より低速度のＬＳＩテスタ３を用いてＬＳＩ２の論理動作の検証が可能なテスタ回路を提供する。【解決手段】低速クロックから高速クロックを生成するためのＰＬＬ回路５と、外部からの高速クロックと切り替え及び高速クロックによる本発明のテスタの一部を構成するＬＳＩ４の動作のスタートとストップを制御するクロック制御手段６と、低速ＬＳＩテスタ３から印加される入力論理検証パターンを格納する第１メモリ７と実組合せ入力信号と擬似組合せ入力信号となる第１メモリ７の出力とを切り替えるＳＥＬ９と、内部論理回路の任意の信号を格納する第２メモリ８を本発明のテスタの一部を構成するＬＳＩ４の内部に備える。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
テスタに組み込まれるファンクション系被測定半導体集積回路に低速ＬＳＩテスタから供給される駆動クロックの周波数を逓倍して高速駆動クロックを発生するクロック発生手段と、
前記クロック発生手段によって発せられた前記高速駆動クロックを制御するクロック制御手段と、
前記被測定半導体集積回路の論理検証を行うための論理検証パターン信号を格納する第１のデータ記憶手段と、
前記第１のデータ記憶手段に格納された前記論理検証パターン信号と外部から入力された外部パターン信号を切り替えて前記被測定半導体集積回路に供給するパターン信号切り替え手段と、
前記被測定半導体集積回路を前記高速駆動クロックにより高速駆動して得られた出力信号を格納する第２のデータ記憶手段と、
を備えることを特徴とする半導体集積回路の論理検証回路。
【請求項２】
前記クロック発生手段は、前記テスタから供給されるの駆動クロックを入力として任意逓倍の高速駆動クロックを発生する位相帰還回路であることを特徴とする請求項１記載の半導体集積回路の論理検証回路。
【請求項３】
前記クロック制御手段は、検証回路内の各回路を前記高速駆動クロックに基づいてスタート、ストップ動作を制御することを特徴とする請求項１又は２記載の半導体集積回路の論理検証回路。
【請求項４】
前記第１のデータ記憶手段には、前記テスタから供給される前記論理検証パターン信号を受信し、
前記クロック制御手段からの前記高速駆動クロックが印加されることを特徴とする請求項１又は３記載の半導体集積回路の論理検証回路。
【請求項５】
前記パターン信号切り替え手段は、前記論理検証パターン信号と前記外部パターン信号を選択的に前記被測定半導体集積回路に供給することを特徴とする請求項１又は４記載の半導体集積回路の論理検証回路。
【請求項６】
第２のデータ記憶手段は、前記クロック制御手段から高速駆動クロックが印加されかつ、被測定半導体集積回路の内部論理回路内の任意の信号を格納することを特徴とする請求項１、３又は５記載の半導体集積回路の論理検証回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はコンパレータＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）等の半導体集積回路の動的特性、すなわち論理の検証回路に係り、より詳細には高速動作ＬＳＩの論理検証回路に関する。
【０００２】
【従来の技術】
図３に従来の論理検証方法のブロック図を示し、図４に従来方式のコンパレータＬＳＩ論理検証の動作タイミング図を示す。
この例はテスタに搭載するファンクション系ＬＳＩとしてコンパレータＬＳＩ２を例にしたものである。
【０００３】
従来、コンパレータＬＳＩ２の最高動作周波数で論理検証を行う場合は、図３に示すように、高速動作が可能なＬＳＩテスタを使用して、コンパレータＬＳＩの入出力信号を最高動作周波数で動作させて論理検証を行っている。
【０００４】
図４は従来方式の動作タイミング図である。
高速ＬＳＩテスタから被検査最高動作周波数のテスタクロックＮ１と外部データ入力信号Ｎ１１を入力し、外部データ出力信号Ｎ２を披検査作周波数でサンプリングし、期待値と比較して判定を行っている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の論理検証方法によればコンパレータＬＳＩ２の最高速度より低速のＬＳＩテスタでは、コンパレータＬＳＩ２の最高速度での論理動作を検証できないことになる。
【０００６】
本発明の課題は被測定ＬＳＩの動作速度を問わずに被測定ＬＳＩの論理検証を可能とする論理検証回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決するため、本発明の論理検証回路では、低速ＬＳＩテスタ３から供給される駆動クロックＮ３から高速駆動クロックＮ５を発生するための機構として、所定の駆動クロックＮ３から任意逓倍の高速駆動クロックＮ５を発生するためのクロック発生部５に位相帰還回路例えば、ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路５を、前記高速駆動クロックＮ５による被測定ＬＳＩ２のスタートとストップの動作による駆動制御を実施する機構としてクロック制御部６を、前記低速ＬＳＩテスタ３から印加される入力論理検証パターン信号を格納するための機構として第１メモリ７を、外部から入力された実組合せ信号と前記第１メモリ７からの出力としての擬似組合せ信号の出力切り替えを実施する機構としてセレクタ回路９を、前述条件下における前記被測定ＬＳＩの駆動によって内部論理回路内の任意の信号を格納する機構として第２メモリ８を備える構成とした。
【０００８】
図１において本発明のコンパレータＬＳＩ４内部に搭載した入力論理格納用の第１のメモリ７にコンパレータ回路検証用論理パターン信号をあらかじめ低速ＬＳＩテスタ３から入力して記憶した後に、ＬＳＩテスタ３から入力した低速テスタクロックＮ３をＰＬＬにて逓倍した高速クロックＮ５を、クロック制御手段６でスタートとストップを制御して第１のメモリ７とコンパレータＬＳＩ２に印加する。一方、コンパレータＬＳＩ２の内部論理回路の任意の信号を高速クロックＮ５に同期させて第２のメモリ８に記憶する。
【０００９】
第２のメモリ８に記憶された論理を検証することによって、コンパレータＬＳＩ２の高速動作の論理を検証する。
【００１０】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
なお、本実施の形態ではテスタに搭載する被測定ＬＳＩ２をコンパレータＬＳＩ２とした場合を例にして説明する。
【００１１】
まず、構成を説明する。
図１に本発明を適用したＬＳＩの論理検証回路のブロック図を示し、本発明を適用したＬＳＩの各部の信号動作タイミング図を図２に示す。
【００１２】
図１において、論理検証回路であるＬＳＩ４は、低速ＬＳＩテスタ３から供給された論理検証パターン信号Ｎ１２を格納する第１メモリ７と、被測定コンパレータＬＳＩ２を動作させるための低速ＬＳＩ３から発せられた駆動クロックＮ３を高速クロックＮ１３に逓倍するＰＬＬ回路５と、前記高速クロックＮ１３を用いて論理検証回路４内の各回路を制御する制御部６と、前記第１のメモリ７に一時記憶された入力論理検証パターン信号を抽出し被測定コンパレータＬＳＩ２に対し印加するなどの選択的ゲートの役割を実施するＳＥＬ９、検査結果信号を一時記憶するための第２メモリ８から概略構成される。
【００１３】
次に、本発明を構成する要部の動作について説明する。
図１において入力論理検証パターン信号格納用の第１メモリ７には、被測定コンパレータＬＳＩ２を検証する入力論理検証パターン信号を書き込んでおく。
【００１４】
ＰＬＬ回路５は、被測定コンパレータＬＳＩ２の最高動作速度より低速なＬＳＩテスタ３より入力された低速駆動クロックＮ３を逓倍して任意の高速クロックＮ５を発生させる。
【００１５】
クロック制御部６は、自己論理検証モード信号Ｎ２０を印加して、被測定コンパレータＬＳＩ２に印加する外部クロックをＰＬＬ回路５で発生した高速クロックＮ５に切り替えてスタートとストップを制御する。
【００１６】
ＳＥＬ９は、クロック制御部６に併せて自己論理検証モード信号Ｎ２０でＳＥＬ９からの信号を被測定コンパレータＬＳＩ２に印加するべく外部データ入力信号を第１メモリの出力Ｎ７に切り替えて、あらかじめ第１メモリ７に記憶されている被測定コンパレータＬＳＩ２の論理を検証する入力論理検証パターン信号を被測定コンパレータＬＳＩ２に印加する。
【００１７】
また、コンパレータＬＳＩ２の出力である外部データ出力、あるいはコンパレータテスタＬＳＩ２内部の任意の信号を第２メモリの入力Ｎ１０として記憶する。第１メモリ７及び第２メモリ８の動作は、コンパレータＬＳＩ２と同様に、内部クロックＮ１３に同期させて行われる。次に第２メモリ８に記憶された入力論理検証パターン信号を低速ＬＳＩテスタ３の速度でのＮ８の経路で低速ＬＳＩテスタに伝達し、期待値と比較して判定する。
【００１８】
【発明の効果】
以上、説明したように本発明を適用した半導体集積回路の論理検証回路装置では、高速動作する被測定コンパレータＬＳＩ２おいて、ＰＬＬ回路５で生成した高速クロックで各ブロックの動作を制御する。
【００１９】
被測定コンパレータＬＳＩ２のデータ入力には入力論理検証パターン信号格納用の第１メモリ７を備え、被測定コンパレータＬＳＩ２の出力には出力結果を格納する第２メモリ８を搭載することで、被測定コンパレータＬＳＩ２を低速ＬＳＩテスタの最高速度より任意のＮ倍“Ｎは整数＞１”高速で動作試験をさせた後で、被測定コンパレータＬＳＩ２の出力結果を格納した第２メモリ８を低速ＬＳＩテスタ３の速度クロック数でサンプリングし期待値と判定することで低速ＬＳＩテスタのみで被測定コンパレータＬＳＩ２の最高速度での論理検証ができるという効果を有する。
【図面の簡単な説明】
【図１】本発明を適用したコンパレータＬＳＩの論理検証方法を示す実施例のブロック図である。
【図２】本発明を適用したＬＳＩの各部の信号動作タイミング図である。
【図３】従来方式のコンパレータＬＳＩの論理検証方法を示すブロック図である。
【図４】従来方式のコンパレータＬＳＩ論理検証の動作タイミング図である。
【符号の説明】
１　　高速ＬＳＩテスタ
２　　テスタを構成するＬＳＩ
３　　低速ＬＳＩテスタ
４　　論理検証回路
５　　クロック発生部
６　　クロック制御部
７　　第１のメモリ
８　　第２のメモリ
９　　セレクタ回路
【図１】
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【図２】
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【図３】
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【図４】
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