(57)【要約】【課題】ストレージノードコンタクトエッチングの際、ビットラインハードマスクが損傷することを防止するのに適合した半導体素子の製造方法を提供する。【解決手段】基板上に第１層間絶縁膜を形成する段階、第１層間絶縁膜上に配線膜とハードマスクを順次積層し複数個のビットラインパターンを形成する段階、第１層間絶縁膜上に第１バリヤ層を形成する段階、ビットラインパターン間を充填し、第１バリヤ層上に第２層間絶縁膜を形成する段階、ビットラインパターン間に第２層間絶縁膜を一部残留させる段階、残留第２層間絶縁膜と第１バリヤ層上にビットラインパターンの上段と隅を覆う第１厚さが、パターンの側面を覆う第２厚さより厚い形態の段差被覆性を有する第２バリヤ層を形成する段階、第２バリヤ層をエッチバックしプラグ表面を露出させるコンタクト孔を形成し、ビットラインパターン側面に第２層間絶縁膜のスペーサを形成する段階を含む。【選択図】図１４
2004282028.tif 000002
【特許請求の範囲】
【請求項１】
プラグが形成された半導体基板上に第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜の表面上に少なくとも配線膜とハードマスクとを順次に積層して複数個のビットラインパターンを形成するステップと、
前記複数個のビットラインパターンを含む前記第１層間絶縁膜上に第１バリヤ層を形成するステップと、
前記複数個のビットラインパターン間を十分に埋め込むまで、前記第１バリヤ層上に第２層間絶縁膜を形成するステップと、
前記ビットラインパターン間に前記第２層間絶縁膜を一部残留させるステップと、
前記残留する第２層間絶縁膜及び前記第１バリヤ層上に前記ビットラインパターンの上段部及び隅を覆う第１厚さが、前記ビットラインパターンの側面部を覆う第２厚さより厚い形態の段差被覆性を有する第２バリヤ層を形成するステップと、
前記第２バリヤ層をエッチバックして前記プラグ表面を露出させるストレージノードコンタクト孔を形成すると共に、前記ビットラインパターンの側面部に前記第２層間絶縁膜からなるスペーサを形成するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ビットラインパターン間に前記第２層間絶縁膜を一部残留させるステップ後に、
前記残留する第２層間絶縁膜を前記第１バリヤ層をエッチングバリヤとして一部ウェット洗浄／エッチングするステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ビットラインパターン間に前記第２層間絶縁膜を一部残留させるステップは、
前記第２層間絶縁膜上にストレージノードコンタクトマスクを形成するステップと、
前記ストレージノードコンタクトマスクをエッチングマスクとして前記第２層間絶縁膜を部分自己整合コンタクトエッチングを行い、前記ビットラインパターンの配線膜の高さに前記第２層間絶縁膜を残留させるステップとを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第２層間絶縁膜の部分自己整合コンタクトエッチングは、１５ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力下で１０００Ｗ〜２０００Ｗのパワーを印加して行い、Ｃ４Ｆ８／Ｃ５Ｆ８／Ｃ４Ｆ６／ＣＨ２Ｆ２／Ａｒ／Ｏ２／ＣＯ／Ｎ２の組み合わせをエッチングガスとして利用して行われることを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１バリヤ層は低圧蒸着方式を利用して形成し、前記第２バリヤ層はプラズマ蒸着方式を利用して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記第２バリヤ層は窒化膜であり、前記窒化膜はＳｉＨ４／ＮＨ３をソースガスとし、５００℃〜５５０℃の温度で５００Å〜２０００Åの厚さに蒸着することを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第２バリヤ層のエッチバックは、１５ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力下で１０００Ｗ〜２０００Ｗのパワーを印加して行ない、Ｃ４Ｆ８／Ｃ５Ｆ８／Ｃ４Ｆ６／ＣＨ２Ｆ２／Ａｒ／Ｏ２／ＣＯ／Ｎ２の組み合わせをエッチングガスとして利用して行われることを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、半導体素子の自己整合コンタクトエッチング方法を用いた半導体素子の製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が増加するにしたがって、ゲートラインのような導電ライン間の間隙が狭くなっており、これによってコンタクト工程ルールが減っている。このようなコンタクト工程ルールを確保するために自己整合コンタクト（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｃｏｎｔａｃｔ；ＳＡＣ）工程を行なっている（例えば、特許文献１、特許文献２参照）。
また、通常の自己整合コンタクト工程はバリヤ窒化膜を使用してコンタクトエッチング工程のルールを増大させる方法を使用している。
【０００３】
図１は、従来の技術に係る半導体素子の平面図である。
図１に示すように、半導体基板に島型活性領域が形成され、半導体基板の上部に一方向に横切るワードラインＷＬが形成され、ワードラインＷＬ間の活性領域上に第１プラグが形成される。また、第１プラグ上にワードラインＷＬと直交する方向にビットラインＢＬが形成され、ビットラインＢＬ間の第１プラグに垂直に接続する第２プラグを形成する。ここで、第２プラグはストレージノードコンタクトであり、第１プラグは第２プラグとビットラインとがコンタクトされるプラグである。また、ワードラインＷＬ及びビットラインＢＬは各々ワードラインスペーサＷＬＳ及びビットラインスペーサＢＬＳを備える。
【０００４】
図２は、図１のＡ−Ａ’線での断面図であり、図３は図１のＢ−Ｂ’線での断面図である。
図２及び図３を参照して、従来の技術の半導体素子の製造方法を説明する。
【０００５】
半導体基板１１に島型活性領域を画定するフィールド酸化膜１２を形成し、半導体基板１１上にワードラインスペーサ１４を備えるワードライン１３を形成し、ワードライン１３の上部に第１層間絶縁膜１５を形成する。また、第１層間絶縁膜１５をエッチングして第１プラグ用コンタクト孔を形成した後、第１プラグ用コンタクト孔に導電膜を蒸着した後、化学的機械的研磨工程を実施して第１プラグ１６Ａ、１６Ｂを形成する。
【０００６】
次いで、第１プラグ１６Ａ、１６Ｂ及び第１層間絶縁膜１５上に第２層間絶縁膜１７を形成した後、第２層間絶縁膜１７をエッチングして、ビットラインがコンタクトされる第１プラグ１６Ａをオープンさせるビットラインコンタクト孔（図示せず）を形成する。次いで、ビットラインコンタクト孔にバリヤメタル１８を形成し、バリヤメタル１８上にビットライン配線膜１９、ビットラインハードマスク２０の順に積層されたビットラインパターンを形成した後、ビットラインパターンを含む全面にバリヤ層２１を形成する。
【０００７】
次いで、ビットラインパターン及びバリヤ層２１を含む全面に第３層間絶縁膜２２を形成した後、感光膜からなるストレージノードコンタクトマスク２３を利用して第３層間絶縁膜２２、バリヤ層２１及び第２層間絶縁膜１７をエッチングして、第１プラグ１６Ｂの上部をオープンさせるストレージノードコンタクト孔２４を形成する。
【０００８】
上述した従来の技術では、ストレージノードコンタクト孔２４のオープンの際にビットラインパターンの肩部までは直接コンタクトエッチング工程を行い、ビットラインの肩部からは自己整合コンタクト（ＳＡＣ）エッチング工程を利用して下部層をエッチングする。
また、自己整合コンタクト（ＳＡＣ）にて形成を行う工程において、素子が高集積化されるほどデザインルールマージンを考慮してホール形態のコンタクトからライン形態のコンタクトに形成している。
【０００９】
図４はライン型コンタクトマスクを導入した場合を示す平面図であって、ライン型コンタクトマスク２３を利用する場合、マスクオーバーレイマージン（ｍａｓｋ  ｏｖｅｒｌａｙ  ｍａｒｇｉｎ）は確保可能であるが、自己整合コンタクトエッチング工程ではバリヤ層２１との選択比低下により自己整合コンタクトフェイル（ＳＡＣ  ｆａｉｌ）を引き起こすという問題がある。すなわち、高集積化されるほどビットラインＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）及び整合マージンがますます小さくなることによって、ストレージノードコンタクトエッチングの際、ビットラインと高選択比を有する自己整合コンタクトエッチングレシピを適用することになるが、この際バリヤ層２１として利用される窒化膜がエッチングバリヤとしての役割を十分に果たせなくてビットラインハードマスク２０を損傷させ、これによってビットラインパターンの不良及びビットライン配線膜とストレージノードコンタクトとの間のブリッジを誘発するという問題が発生する（図５参照）。
【００１０】
これを解決するためにバリヤ層２１の厚さを増加させる場合、工程マージン減少及び縦横比の増加による自己整合コンタクトエッチング工程の工程マージンの減少を招く。さらに、縦横比の増加は、第３層間絶縁膜２２の蒸着の際、ボイドを誘発して素子特性を低下させる。
また、厚い第３層間絶縁膜２２を一度にエッチングしてストレージノードコンタクト孔２４を形成することによって、ストレージノードコンタクト孔２４の形状が傾斜するようになりオープン面積が狭くなるという問題がある（図６及び図７参照）。
【００１１】
このように狭くなったオープン面積の拡大のために従来の技術では、ストレージノードコンタクト孔２４の形成後にウエット洗浄／エッチングを適用するが、この場合ウェットケミカルにより下部層のアタックが発生して素子の破損を誘発するという問題がある（図８参照）。
【００１２】
【特許文献１】米国特許第６５１１９１９号明細書
【特許文献２】米国特許第６３１６３６８号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、ストレージノードコンタクトエッチングの際、ビットラインハードマスクが損傷することを防止するのに適合した半導体素子の製造方法を提供することにある。
また、本発明の他の目的は、ストレージノードコンタクトのオープン面積を確保するためのウエット洗浄の際、下部層がウエットケミカルによりアタックを受けるのを防止するのに適合した半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、プラグが形成された半導体基板上に第１層間絶縁膜を形成するステップと、前記第１層間絶縁膜の表面上に少なくとも配線膜とハードマスクとを順次に積層して複数個のビットラインパターンを形成するステップと、前記複数個のビットラインパターンを含む前記第１層間絶縁膜上に第１バリヤ層を形成するステップと、前記複数個のビットラインパターン間を十分に埋め込むまで、前記第１バリヤ層上に第２層間絶縁膜を形成するステップと、前記ビットラインパターン間に前記第２層間絶縁膜を一部残留させるステップと、前記残留する第２層間絶縁膜及び前記第１バリヤ層上に前記ビットラインパターンの上段部及び隅を覆う第１厚さが、前記ビットラインパターンの側面部を覆う第２厚さより厚い形態の段差被覆性を有する第２バリヤ層を形成するステップと、前記第２バリヤ層をエッチバックして前記プラグ表面を露出させるストレージノードコンタクト孔を形成すると共に、前記ビットラインパターンの側面部に前記第２層間絶縁膜からなるスペーサを形成するステップとを含むことを特徴とする。
【００１５】
前記ビットラインパターン間に前記第２層間絶縁膜を一部残留させるステップ後に、前記残留する第２層間絶縁膜を前記第１バリヤ層をエッチングバリヤとして一部ウェット洗浄／エッチングするステップをさらに含むことを特徴とする。
前記ビットラインパターン間に前記第２層間絶縁膜を一部残留させるステップは、前記第２層間絶縁膜上にストレージノードコンタクトマスクを形成するステップと、前記ストレージノードコンタクトマスクをエッチングマスクとして前記第２層間絶縁膜を部分自己整合コンタクトエッチングを行い、前記ビットラインパターンの配線膜の高さに前記第２層間絶縁膜を残留させるステップとを含むことを特徴とする
前記第２層間絶縁膜の部分自己整合コンタクトエッチングは、１５ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力下で１０００Ｗ〜２０００Ｗのパワーを印加して行い、Ｃ４Ｆ８／Ｃ５Ｆ８／Ｃ４Ｆ６／ＣＨ２Ｆ２／Ａｒ／Ｏ２／ＣＯ／Ｎ２の組み合わせをエッチングガスとして利用して行われることを特徴とする。
前記第１バリヤ層は低圧蒸着方式を利用して形成し、前記第２バリヤ層はプラズマ蒸着方式を利用して形成することを特徴とする。
前記第２バリヤ層は窒化膜であり、前記窒化膜はＳｉＨ４／ＮＨ３をソースガスとし、５００℃〜５５０℃の温度で５００Å〜２０００Åの厚さに蒸着することを特徴とする。
前記第２バリヤ層のエッチバックは、１５ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力下で１０００Ｗ〜２０００Ｗのパワーを印加して行ない、Ｃ４Ｆ８／Ｃ５Ｆ８／Ｃ４Ｆ６／ＣＨ２Ｆ２／Ａｒ／Ｏ２／ＣＯ／Ｎ２の組み合わせをエッチングガスとして利用して行われることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、ストレージノードコンタクトエッチングの際ビットラインハードマスクとの選択比の改善によって、自己整合コンタクト工程のマージンを増大させることができ、下部層のオープン前にウェット洗浄／エッチングを適用することによって、ウェットケミカルによる下部層のアタックがなく、感光膜を適用せずにもストレージノードコンタクトを完全にオープンさせるので、垂直形状を確保してオープン面積確保及びコンタクトオープン不良を改善させることのできる効果がある。
【発明を実施するための最良の形態】
【００１７】
次に、本発明に係る半導体素子の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例】
【００１８】
図９は、本発明の実施例に係る半導体素子の平面図であり、図１０乃至図１４は、本発明の実施例に係る半導体素子の製造方法を説明するための工程断面図である。図１０および図１４において、図面左側は図９のＡ−Ａ’線での工程断面図であり、図面右側は図９のＢ−Ｂ’線での工程断面図である。
【００１９】
図１０に示すように、半導体基板３１に活性領域を画定するフィールド酸化膜３２を形成し、半導体基板３１上にワードラインスペーサ３４を備えるワードライン３３を形成し、ワードライン３３の上部に第１層間絶縁膜３５を形成する。そして、第１層間絶縁膜３５をエッチングして第１プラグ用コンタクト孔を形成した後、第１プラグ用コンタクト孔に導電膜を蒸着した後、化学的機械的研磨工程を実施して第１プラグ３６Ａ、３６Ｂを形成する。この際、第１プラグ３６Ａ、３６Ｂはポリシリコンプラグであって、３６Ｂはストレージノードコンタクトがコンタクトされるプラグで、３６Ａはビットラインがコンタクトされるプラグである。
【００２０】
次いで、平坦化された第１プラグ３６Ａ、３６Ｂ及び第１層間絶縁膜３５上に第２層間絶縁膜３７を形成した後、第２層間絶縁膜３７をエッチングして、ビットラインがコンタクトされる第１プラグ３６Ｂをオープンさせるビットラインコンタクト孔（図示せず）を形成する。次いで、ビットラインコンタクト孔にバリヤメタル３８を形成し、バリヤメタル３８上にビットライン配線膜３９、ビットラインハードマスク４０の順に積層したビットラインパターンを形成した後、ビットラインパターンを含む全面にビットラインスペーサとして作用する第１バリヤ層４１を５０Å〜３００Åの厚さに形成する。この時、バリヤメタル３８にはチタニウムナイトライド（ＴｉＮ）を利用し、ビットライン配線膜３９にはタングステン（Ｗ）を利用し、ビットラインハードマスク４０及び第１バリヤ層４１には低圧方式を利用して蒸着した窒化膜（Ｎｉｔｒｉｄｅ）を利用する。
【００２１】
次いで、ビットラインパターン間を十分に埋め込むまで第１バリヤ層４１上に第３層間絶縁膜４２を蒸着した後、平坦化する。この時、第３層間絶縁膜４２はビットラインパターンの縦横比を考慮して、ボイドなしに蒸着するために二回にわたって蒸着を行うが、例えば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜を二回にわたって合計５０００Å〜１００００Åの厚さに蒸着する。
【００２２】
次に、図１１に示すように、第３層間絶縁膜４２上にライン形態の自己整合コンタクトマスク４３を形成した後、１次自己整合コンタクトエッチングとして部分自己整合コンタクトエッチング（ｐａｒｔｉａｌ  ＳＡＣ）を行う。例えば、自己整合コンタクトマスク４３をエッチングマスクとして第３層間絶縁膜４２をエッチングするが、ビットラインパターン間の第１バリヤ層４１上に薄い厚さの第３層間絶縁膜４２Ａが残留するように部分エッチングし、エッチングターゲットは１５００Å〜５０００Åとする。すなわち、残留する第３層間絶縁膜４２Ａの厚さはビットライン配線膜３９の高さと同じ水準を維持するようにする。ここで、ビットラインパターンの上部には、依然として最初の蒸着厚さほどの第３層間絶縁膜４２が残留する。
【００２３】
ここで、１次自己整合コンタクトエッチングは１５ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力下で１０００Ｗ〜２０００Ｗのパワーを印加して行い、エッチングガスとしてはＣ４Ｆ８／Ｃ５Ｆ８／Ｃ４Ｆ６／ＣＨ２Ｆ２／Ａｒ／Ｏ２／ＣＯ／Ｎ２の組み合わせを利用する。
次に、図１２に示すように、３００：１  ＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ、Ｈ２ＳＯ４＋Ｈ２Ｏ２）を利用したウェット洗浄／エッチングを実施してエッチングの際発生したポリマーを除去する。このようなウェット洗浄／エッチングを通して後続ストレージノードコンタクト孔のオープン面積を最大限拡大させることが可能である。
【００２４】
以上のように１次自己整合コンタクトエッチング後、行なわれるウエット洗浄／エッチング工程がバリヤ特性に優れた第１バリヤ層４１が残留した状態で行なわれるので、ウエットケミカルにより下部層である第２層間絶縁膜３７及び第１プラグ３６Ａ、３６Ｂがアタックを受けない。
【００２５】
次に、図１３に示すように、自己整合コンタクトマスク４３を除去した後、全面にプラズマ方式を利用して第２バリヤ層４４として窒化膜を蒸着する。以下、第２バリヤ層４４はＰＥ−窒化膜４４と略称することとし、ＰＥ−窒化膜４４はオーバーハング（Ｏｖｅｒ−Ｈａｎｇ）形状を有する方式で蒸着してビットラインパターンを補強すると共にビットラインハードマスク４０のマージンを確保する。この場合、ＰＥ−窒化膜４４はＳｉＨ４／ＮＨ３をソースガスとし、５００℃〜５５０℃の温度で５００Å〜２０００Åの厚さに蒸着する。
【００２６】
上記のようなオーバーハング形状を有するＰＥ−窒化膜４４は低圧方式を利用した窒化膜とは異なり、段差被覆性が極めて劣悪である。すなわち、ビットラインパターンの側面部に蒸着される側面厚さ（Ｄ１）に比べてビットラインパターンの上面部及び隅に蒸着される上段厚さ（Ｄ２）がより厚い（Ｄ２＞Ｄ１）。
また、ビットラインパターン間に残留する第３層間絶縁膜４２Ａの表面上に蒸着される下段厚さ（Ｄ３）はビットラインパターンの上面部に蒸着される上段厚さ（Ｄ２）よりは薄くて側面厚さ（Ｄ１）よりは厚い。
【００２７】
例えば、ＰＥ−窒化膜４４の段差被覆性は、側面部：上段部は０．５：１であり、下段部：上段部は０．７：１である。従って、上段部の蒸着厚さが最も厚く側面部が最も薄く、下段部は上段部と側面部の中間厚さに蒸着される。特に、側面部：上段部の０．５：１の段差被覆性から分かるように、側面部に蒸着できる厚さの２倍の厚さを上段部に蒸着する。
【００２８】
このような劣悪な段差被覆性はプラズマを発生させるパワー及びガスなどを調節することによって変化させることができ、またＰＥ−窒化膜４４は低圧方式の窒化膜に比べて２００℃程低い温度で蒸着できるので熱負担を減少させることができる。一方、低圧方式の窒化膜の蒸着温度では７６０℃である。
【００２９】
次に、図１４に示すように、マスクなしにＰＥ−窒化膜４４をハードマスクとして２次自己整合コンタクトエッチングを行なう。例えば、ＰＥ−窒化膜４４にエッチバック工程を行うが、ビットラインパターンの上段部とビットラインパターンとの間の下段部がビットラインパターンの側面部に比べてより速くエッチングされるエッチバック工程を行なう。このようなエッチバック工程後にはビットラインパターンの側面部にスペーサ形態で残留させた通常のエッチバック工程とは異なって、ＰＥ−窒化膜４４の蒸着特性によりエッチバック後ビットラインパターンの上部及びビットラインパターンの側面部に全部ＰＥ−窒化膜４４Ａが残留する。
【００３０】
すなわち、最初蒸着したＰＥ−窒化膜４４が下段部に蒸着される厚さが上段部に蒸着される厚さより薄いため、エッチバック工程の際、下段部と上段部のエッチング率が同一であるとすれば、エッチバック工程が完了した後、上段部にはある程度の厚さに残留する。一方、エッチバック工程の特性上側面部は上段部及び下段部に比べてエッチング率が低いため、その厚さが上段部及び下段部に比べて薄くてもエッチバック工程が完了した後でも残留する。
【００３１】
また、ＰＥ−窒化膜４４のエッチバックの際、ＰＥ−窒化膜４４に比べて選択比が低いビットラインパターン間に残留する第３層間絶縁膜４２Ａ及び第１バリヤ層４１、そして第２層間絶縁膜３７も同時にエッチバックされて第１プラグ３６Ｂの表面を完全にオープンさせるストレージノードコンタクト孔４５が形成される。ここで、第１バリヤ層４１はＰＥ−窒化膜４４と同じ選択比を有しているが、ビットラインパターン間の下段部に蒸着されるＰＥ−窒化膜４４と同一にエッチバックされる。
【００３２】
上述したような一連の２次自己整合コンタクトエッチング後にビットラインパターン上部及びビットラインパターンの側面部に残留するＰＥ−窒化膜４４Ａは、２次自己整合コンタクトエッチングの際、バリヤの役割をするものであって、ビットラインパターンの肩部、特にビットラインハードマスク４０が損傷することを防止してビットラインパターンの不良を抑制する。
【００３３】
また、ＰＥ−窒化膜４４のエッチングがエッチバック特性上、ビットラインパターンの上面部と底部で多量発生するので、ビットラインパターンの側面部に残留するＰＥ−窒化膜４４Ａは第３層間絶縁膜４２Ａのエッチングの際バリヤの役割をし、これによってビットラインパターンをなすビットラインの側面に第３層間絶縁膜４２Ｂがスペーサ形態で残留する。すなわち、バリヤメタル３８とビットライン３９との両側面には第１バリヤ層４１と第３層間絶縁膜４２Ｂとの二重スペーサが形成される。Ａ−Ａ’断面において、ビットラインハードマスク４０の両側面には第１バリヤ層４１と、第３層間絶縁膜４２Ｂ及びＰＥ−窒化膜４４Ａからなる三重スペーサが形成される。
【００３４】
ここで、２次自己整合コンタクトエッチングは１５ｍＴｏｒｒ〜５０ｍＴｏｒｒの圧力下で１０００Ｗ〜２０００Ｗのパワーを印加して行ない、エッチングガスとしてはＣ４Ｆ８／Ｃ５Ｆ８／Ｃ４Ｆ６／ＣＨ２Ｆ２／Ａｒ／Ｏ２／ＣＯ／Ｎ２の組み合わせを利用する。
以上のように、ビットライン３９の両側面にＨＤＰ酸化膜からなる第３層間絶縁膜４２Ｂが残留すると、窒化膜系列がスペーサに残留することに比べて、ビットラインキャパシタンス値を減少させ得る付加的な効果がある。
【００３５】
図１５は、ＰＥ−窒化膜のエッチバック後のＡ−Ａ’線での断面を示す写真であり、図１６はＰＥ−窒化膜のエッチバック後のＢ−Ｂ’線での断面を示す写真であって、ビットラインパターンの上部にＰＥ−窒化膜が一定の厚さに残留しており、これによってビットラインハードマスクが損傷されずにその形態を維持していることが分かる。また、ビットラインハードマスクの両側面にはＰＥ−窒化膜がスペーサとして残留し、ビットラインの両側面には第３層間絶縁膜がスペーサとして残留していることが分かる。また、ストレージノードコンタクト孔の形状が垂直形状に形成されていることが分かる。
【００３６】
図１７はＰＥ−窒化膜のエッチバック後の平面を示す写真であって、図６の従来の技術に比べて相対的に広いオープン面積が確保されていることが分かる。
【００３７】
上述した実施例によれば、ストレージノードコンタクトエッチングの際、予めＰＥ−窒化膜を形成してビットラインハードマスクとの選択比を改善するので自己整合コンタクトエッチングマージンが増大し、ビットラインのスペーサとして酸化膜スペーサを適用してビットラインキャパシタンス値を改善させ、ストレージノードコンタクト孔の完全なオープン前に予めウェット洗浄／エッチングを適用して下部層のアタックを防止することができる。
【００３８】
また、２次ストレージノードコンタクトエッチングが感光膜を利用したマスクを適用せずＰＥ−窒化膜のみを利用するので、ポリマー発生を最小化し垂直形状を確保してオープン面積を最大限確保しながらコンタクトオープンの不良を防止することができる。
【００３９】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００４０】
【図１】従来の技術に係る半導体素子の平面図である。
【図２】図１のＡ−Ａ線での断面図である。
【図３】図１のＢ−Ｂ線での断面図である。
【図４】ライン型コンタクトマスクを導入した場合を示す平面図である。
【図５】従来の技術に係るビットラインパターンの不良及びビットラインとストレージノードコンタクトとの間ブリッジを示す写真である。
【図６】従来の技術に係るストレージノードコンタクト孔の傾斜した形状を示す写真である。
【図７】従来の技術に係るストレージノードコンタクト孔の傾斜した形状を示す写真である。
【図８】従来の技術に係るウエットケミカルによる下部層のアタックを示す写真である。
【図９】本発明の実施例に係る半導体素子の平面図である。
【図１０】本発明の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図１１】本発明の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図１２】本発明の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図１３】本発明の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図１４】本発明の実施例に係る半導体素子の製造方法を説明するための工程断面図である。
【図１５】ＰＥ−窒化膜のエッチバック後のＢ−Ｂ’線での断面を示す写真である。
【図１６】ＰＥ−窒化膜のエッチバック後の平面を示す写真である。
【図１７】ＰＥ−窒化膜のエッチバック後の平面を示す写真である。
【符号の説明】
【００４１】
３１        半導体基板
３２        フィールド酸化膜
３３        ワードライン
３４        ワードラインスペーサ
３５        第１層間絶縁膜
３６Ａ、３６Ｂ    第１プラグ
３７        第２層間絶縁膜
３８        バリヤメタル
３９        ビットライン配線膜
４０        ビットラインハードマスク
４１        第１バリヤ層
４２、４２Ａ、４２Ｂ    第３層間絶縁膜
４３        自己整合コンタクトマスク
４４、４４Ａ、    ＰＥ−窒化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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