(57)【要約】【課題】本発明の目的は、メモリーアレーの周辺回路の動作を極力少なくして、バーストリフレッシュをおこない、ピーク電流値に制限されない低電流リフレッシュを可能とするＤＲＡＭおよびそのリフレッシュ方法を提供することにある。【解決手段】本発明のＤＲＡＭは、複数のワード線２６のそれぞれに対応する複数のＺ−Ｌｉｎｅ２４と、Ｚ−Ｌｉｎｅ２４の選択信号をループさせる回路１０と、を含んで構成する。回路１０によって、自動的にロウアドレスが増加または減少する。【選択図】　　図１
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【特許請求の範囲】
【請求項１】
１リフレッシュ周期に複数のワード線を順次リフレッシュするために、
前記複数のワード線を選択するプレデコーダーの出力線である複数のＺ−Ｌｉｎｅと、前記Ｚ−Ｌｉｎｅの選択信号をループさせる回路と
を含むＤＲＡＭ。
【請求項２】
前記ループさせる回路が、前記選択信号をラッチする複数のラッチ回路を含む請求項１に記載のＤＲＡＭ。
【請求項３】
前記Ｚ−Ｌｉｎｅとラッチ回路とを接続する回路を含む請求項２に記載のＤＲＡＭ。
【請求項４】
前記ラッチ回路同士の間にトランスファーゲートを設けた請求項２または３に記載のＤＲＡＭ。
【請求項５】
前記ラッチ回路が、複数のＮＯＴ回路と、該ＮＯＴ回路同士の間に設けられるラッチゲートとを含む請求項２乃至４に記載のＤＲＡＭ。
【請求項６】
前記ループさせる回路を複数含み、複数のループさせる回路が論理回路によって接続される請求項１乃至５に記載のＤＲＡＭ。
【請求項７】
複数のワード線のそれぞれに対応するＺ−Ｌｉｎｅのうち１本のＺ−Ｌｉｎｅを選択信号によって選択するステップと、
前記選択信号をループさせるステップと
を含むリフレッシュ方法。
【請求項８】
前記ループさせるステップが、複数のラッチ回路によって順次選択信号をラッチするステップを含む請求項７に記載のリフレッシュ方法。
【請求項９】
前記ラッチするステップが、
前記ラッチ回路同士の間にトランスファーゲートが設けられており、該トランスファーゲートをオンにするステップと、
前記トランスファーゲートがオンになるたびに、一のラッチ回路でラッチされている選択信号を他のラッチ回路に移動させるステップと
を含む請求項８に記載のリフレッシュ方法。
【請求項１０】
前記ラッチ回路がラッチゲートを含み、前記トランスファーゲートがオンの時、該ラッチゲートがオフになるステップを含む請求項９に記載のリフレッシュ方法。
【請求項１１】
前記Ｚ−Ｌｉｎｅと前記ラッチ回路とを接続するステップを含む請求項８乃至１０に記載のリフレッシュ方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リフレッシュ時の消費電流を減少させたＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ
Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）およびリフレッシュ方法に関する。
【０００２】
【従来の技術】
通常のＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のメモリーセルは、６個のトランジスターから構成される。ＳＲＡＭは、低電力でデータを保持できるので、携帯電話などの低電流が要求される製品に広く使われている。これらの製品では、２０００〜２００１年でのメモリー容量は４Ｍｂ（ビット）であるが、数年以内に１６Ｍｂ〜６４Ｍｂが必要になると考えられている。
【０００３】
ＳＲＡＭはセル面積が大きいことから、大容量化は非常に困難である。そのため、セル面積がＳＲＡＭの１０分の１以下であるＤＲＡＭを使う試みが近年盛んになってきている。
【０００４】
ＤＲＡＭをＳＲＡＭに置き換えて使う場合、データ保持時におこなうＤＲＡＭセルのリフレッシュによる消費電力が問題となる。その問題解決方法の１つとして、一度にできるだけ多くのセルをリフレッシュする方法がある。これは、メモリーアレー部分の電流は、一度に多くのセルを長いリフレッシュ間隔でおこなった場合と、少ない数のセルを短いリフレッシュ間隔でおこなった場合とで、変わりなく一定であるのに対し、リフレッシュ間隔を長くすれば、周辺回路の消費電流が少なくなるからである。
【０００５】
上記の方法の場合、平均電流は少なくなるが、多くのセルを一度にリフレッシュするとピーク電流が大きくなる。バッテリーなどの電源では、ピーク電流に対する供給能力が十分でないことがあり、一度にリフレッシュできるセル数は制限されてしまう。したがって、リフレッシュの低電流化にも限界がある。
【０００６】
ピーク電流を下げるには一回のリフレッシュ動作で大量のセルを一度にリフレッシュするのではなく、少ないセル数で、連続した数サイクルに分けておこなうバーストリフレッシュがある。しかし、サイクルごとに周辺回路が動作し、電流は全く減らない。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、メモリーアレーの周辺回路の動作を極力少なくして、バーストリフレッシュをおこない、ピーク電流値に制限されない低電流リフレッシュを可能とするＤＲＡＭおよびそのリフレッシュ方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明に係るＤＲＡＭの要旨は、前記複数のワード線を選択するプレデコーダーの出力線である複数のＺ−Ｌｉｎｅと、前記Ｚ−Ｌｉｎｅの選択信号をループさせる回路と、を含むことにある。１リフレッシュ周期において、選択信号をループさせて順番にＺ−Ｌｉｎｅを選択する。したがって、ワード線が順番に選択され、それぞれのワード線においてリフレッシュをおこなうことができる。上記の回路によって、自動的にロウアドレスが増加または減少する。
【０００９】
本発明に係るＤＲＡＭのリフレッシュ方法の要旨は、複数のワード線のそれぞれ対応するＺ−Ｌｉｎｅのうち１本のＺ−Ｌｉｎｅを選択信号によって選択するステップと、前記選択信号をループさせるステップと、を含むことにある。
【００１０】
【発明の実施の形態】
本発明のＤＲＡＭおよびそのリフレッシュ方法の実施形態について、図面を用いて説明する。なお、本明細書および図２から５において、符号２４は、Ｚ００，Ｚ０１，Ｚ１０，Ｚ１１を総括的に示す。符号２６は、ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３を総括的に示す。
【００１１】
本発明によるリフレッシュ電流低減の仕組みを図１に示す。図１は、比較のために従来方式と本発明とを示す。図１（Ａ）は従来方式であり、配線幅のテクノロジールールが０．１８μｍの技術による１６ＭｂのＤＲＡＭを想定する。通常、１６ＭｂのＤＲＡＭでは４Ｋ個のセンスアンプを一度に活性化するので、４Ｋｂのワード線に対してリフレッシュをおこなう。したがって、セルのリテンション時間が通常６４ｍｓ（秒）の場合、約１６μｓごとに１回リフレッシュがおこなわれる。
【００１２】
典型的な０．１８μｍのＤＲＡＭは、８０ｎｓのサイクル時間でのリフレッシュ電流は約２０ｍＡである。このうち、ビット線の充放電、ワード線、センスアンプのセットノードの活性化などに約６ｍＡが使われ、周辺回路の動作に残りの１４ｍＡ程度が使われる。
【００１３】
ロウアドレス・カウンター（Ｒｏｗ　Ａｄｄｒｅｓｓ　Ｃｏｕｎｔｅｒ：ＲＡＣ）がリフレッシュするロウアドレス指定し、タイマーからの信号により１６μｓごとにリフレッシュがおこなわれる。この場合、８０ｎｓのサイクル時間に２０ｍＡ流れ、それがリフレッシュ周期の１６μｓに１回おこなわれる。リフレッシュの平均電流は、２０ｍＡ×（８０／１６０００）＝１００μＡとなる。
【００１４】
従来の方法であると、図５（Ａ）のハッチング部分に示すように、ＤＲＡＭ３０はメモリーアレー２２の周辺回路２８が、リフレッシュのたびに動作する。
【００１５】
図１（Ｂ）、（Ｃ）、（Ｄ）が本発明によるバーストリフレッシュである。図１（Ｂ）では、リフレッシュ時に８サイクル、つまり８本のワード線をそれぞれ８０ｎｓのサイクルで順次活性化する。そのため、リフレッシュが必要な間隔は、１６μｓの８倍、１２８μｓとなる。１回に４Ｋ個のセンスアンプが活性化されるので、８バーストでは３２Ｋ個のセンスアンプが動作する。通常のバーストリフレッシュは各サイクルでＲＡＣからのアドレスを受けて動作する。８回ある各サイクルで２０ｍＡかかり、リフレッシュ電流は図１（Ａ）と同じ１００μＡとなり、低減しない。
【００１６】
本発明では、最初のサイクルは従来通りＲＡＣからのアドレスを受けて周辺回路は全て動作し、２０ｍＡを消費する。２回目以降はこのＲＡＣからの先頭ロウアドレスから順次ロウアドレスをメモリーアレーの中、例えばデコーダーなどで増加、減少などさせ、全部で８本のワード線を順次活性化する方式をとる。これにより、２回目以降は周辺回路はほとんど動作せず、アレーに関係した６ｍＡが消費されるだけである。したがって、図１（Ｂ）に示すように、８×８０＝６４０ｎｓでの平均電流は、１４／８＋６＝７．７５ｍＡとなる。これが、１２８μｓに１回であるので、リフレッシュの平均電流は、７．７５ｍＡ×６４０／１２８０００＝３９μＡである。
【００１７】
図１（Ｃ）、（Ｄ）の様にバーストを増やしていけば周辺回路で消費される１４ｍＡがバースト間に平均化され、周辺回路で消費される値が下がるため、リフレッシュの平均電流はそれぞれ３４μＡ、３２μＡとさらに下がる。いずれも、通常の１００μＡに比べて約３分の１に低減され、また、ピーク電流も最初のサイクルが通常の場合と同じで、２回目以降ははるかに小さくなる。
【００１８】
なお、バーストを増やすと、リフレッシュの平均電流において、周辺回路で消費される電流が０に近づく。リフレッシュの平均電流は３０μＡに近づく。
【００１９】
以上より、本発明は、図５（Ｂ）に示すＤＲＡＭ１１のように、周辺回路２８の動作は１度だけで、２回目以降は周辺回路２８が動作しないバーストリフレッシュをおこなう回路構成とする。図５（Ａ），（Ｂ）のハッチング部分を比較すると、図５（Ｂ）の方がかなり少なく、リフレッシュ電流を低減できる。
【００２０】
図２に示すように、本発明のＤＲＡＭ１１は、上記のように１度のリフレッシュで複数のワード線２６を順次リフレッシュするために、複数のワード線２６のそれぞれに対応するＺ−Ｌｉｎｅ２４と、そのＺ−Ｌｉｎｅ２４を選択する選択信号をループさせるＺ−Ｌｉｎｅカウンター（Ｚ−Ｌｉｎｅ　Ｃｏｕｎｔｅｒ）１０とを含む。選択されたＺ−Ｌｉｎｅ２４に対応するワード線が活性化される。カウンター１０によってＺ−Ｌｉｎｅ２４の選択を変更し、順次ロウアドレスを変更することができる。Ｚ−Ｌｉｎｅ２４は、ワード線に対応したロウアドレスを指定するプレデコーダーの出力である。
【００２１】
上記のカウンター１０は、メモリーアレー２２の周辺回路２８を動作させずに、ワード線２６を順次活性化させるための回路である。図２のカウンター１０は、上記選択信号をラッチする複数、例えば４つのラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１を含んでいる。ロウアドレスの２ビット分のプレデコーダーからの４つの出力と、ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１あらの出力を選択的にＺ−Ｌｉｎｅ２４へ接続する４つのＺ−Ｌｉｎｅセレクター（ＺＬＳ）１２ａ，１２ｂ，１２ｃ，１２ｄを含む。
【００２２】
リフレッシュ時に、ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１とＺ−Ｌｉｎｅ２４はＺ−Ｌｉｎｅセレクター（ＺＬＳ）１２ａ，１２ｂ，１２ｃ，１２ｄによって接続される。各ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１でラッチしている信号がＺ−Ｌｉｎｅ２４に送られる。また、非リフレッシュ時にＺＬＳ１２ａ，１２ｂ，１２ｃ，１２ｄは、プレデコーダーの出力をＺ−Ｌｉｎｅ２４に接続する。
【００２３】
なお、選択信号は、ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１またはプレデコーダーの出力である。選択信号は、複数のＺ−Ｌｉｎｅ２４のうち１本だけをハイにし、ハイになったＺ−Ｌｉｎｅ２４が選択される。
【００２４】
ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１同士の間には、トランスファーゲート１４が設けられている。ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１とトランスファーゲート１４によってループ回路が形成されている。全てのトランスファーゲート１４に同時にＰＨ１の信号が入力される構成である。ＰＨ１の信号が入力されるたびに、あるラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１でラッチされた選択信号が他のラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１に順次移動する。
【００２５】
ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１は複数のＮＯＴ回路１６と、そのＮＯＴ回路１６同士の間に設けられたラッチゲート１８によってループ回路となっている。全てのラッチゲート１８に同時にＰＨ２の信号が入力される構成である。ＰＨ２の信号が入力されることによって、選択信号をラッチする。
【００２６】
ＰＨ１とＰＨ２の信号は、それぞれ信号レベルが重ならないようにする。トランスファーゲート１４がオンの時にラッチゲート１８がオフになり、選択信号がラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１を順次移動する。トランスファーゲート１４がオフのとき、ラッチゲート１８がオンになり、ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１で選択信号がラッチされる。トランスファーゲート１４やラッチゲート１８はＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ）で構成する。これらのゲート１４，１８はハイの信号が入力されるとオンになり、ローの信号が入力されるとオフになる。
【００２７】
カウンター１０を初期化するために、初期化スイッチ２０ａ，２０ｂ，２０ｃ，２０ｄが設けられている。各初期化スイッチ２０ａ，２０ｂ，２０ｃ，２０ｄは、一端がラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１に接続されている。初期化スイッチ２０ｄの他端はアースに接続されている。初期化スイッチ２０ａ，２０ｂ，２０ｃの他端は任意の電位Ｖｄｄとなっている。初期化スイッチ２０ａ，２０ｂ，２０ｃ，２０ｄは、ＭＯＳＦＥＴで構成される。
【００２８】
通常のデータ書き込み、読み出しなどのメモリー動作時には、ＺＬＳ１２ａ，１２ｂ，１２ｃ，１２ｄに入力されるリフレッシュイネーブル（Ｒｅｆｒｅｓｈ　Ｅｎａｂｌｅ）がローであり、ＺＬＳ１２ａ，１２ｂ，１２ｃ，１２ｄはプレデコーダーの出力をＺ−ＬｉｎｅＺ００，Ｚ０１，Ｚ１０，Ｚ１１につなげている。プレデコーダーの出力は４本あり、それぞれＺＬＳ１２ａ，１２ｂ，１２ｃ，１２ｄに入力される。なお、プレデコーダーは４個のＡＮＤ回路で構成される。４本の出力のうち１本がハイであり、３本がローである。したがって、Ｚ−Ｌｉｎｅ２４は１本だけがハイになり、そのＺ−Ｌｉｎｅ２４に対応したワード線が活性化される。
【００２９】
リフレッシュ時のタイミングチャートを図３に示す。先ず初めに、電源立ち上がり後にリセット（Ｒｅｓｅｔ）が１回だけハイになりカウンター１０を初期化する。この場合の初期化は、初めにＺ００をハイにして、決められたロウアドレスからリフレッシュが始まるようにする。そのため、３つのラッチ回路ＺＣ００、０１、１０はロー、ラッチ回路ＺＣ１１のみハイを保持する。
【００３０】
リフレッシュ時には、リフレッシュイネーブルがハイになり、ＺＬＳ１２はプレデコーダーの出力を切り離して、ラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１の出力をＺ−Ｌｉｎｅ２４へ接続する。またＰＨ１，ＰＨ２のクロックによって、初期化されたラッチ回路ＺＣ００，ＺＣ０１，ＺＣ１０，ＺＣ１１の信号がシフトする。したがって、最初にＺ−ＬｉｎｅＺ００がハイになり、それに対応するワード線ＷＬ０が活性化される。
【００３１】
ワード線ＷＬ０に属するセルのリフレッシュ後、ビット線のプリチャージ（Ｐｒｅｃｈａｒｇｅ）完了などのタイミング信号を受けて、ＰＨ１，ＰＨ２が動作する。ＰＨ１，ＰＨ２のクロックにあわせて、ラッチ回路ＺＣ００のハイの信号をラッチ回路ＺＣ０１へシフトし、Ｚ−ＬｉｎｅＺ０１に対応したワード線ＷＬ１を活性化する。この様な動作を繰り返すことによって、ここでは４本のワード線２６を順次活性化して、バーストリフレッシュを実現している。すなわち、ＰＨ１，ＰＨ２のクロックによって、最初のロウアドレスからそれに続くロウアドレスを順次リフレッシュする。
【００３２】
決められた回数のバーストリフレッシュが終了すると、リフレッシュイネーブルがローになり、Ｚ−ＬｉｎｅＺ１１もローに戻るが、ラッチ回路ＺＣ１１はハイである。次回のリフレッシュにおいて、最初のＰＨ１，ＰＨ２のクロックでハイをラッチ回路ＺＣ００にシフトする。
【００３３】
４本以上の８本、１６本、３２本などさらに多くのワード線２６を連続して活性化して、長いバーストにする場合は、図４に示すように、複数のカウンター１０ａ，１０ｂを設け、ロウアドレスを増やす。カウンター１０ａ，１０ｂは、図２で示すカウンター１０と同じ回路である。上位アドレスのカウンター１０ｂは下位アドレスのカウンター１０ａにおいて、ハイレベルが最上位に来たときのみシフトが起きるようにする。そのため、２つのカウンター１０ａ，１０ｂを接続する回路３０を設ける。回路３０は、例えば、ロウアドレス０，１のカウンター１０ａのラッチ回路ＺＣ０１／１１がハイになったときに、ロウアドレス２，３のカウンター１０ｂにシフトが起きるような回路構成である。回路３０は、図４に示すように、ＮＡＮＤ回路、ＮＯＲ回路、およびＮＯＴ回路の論理回路によって構成されるが、上記の様な動作をする回路構成であれば、他の構成であってもよい。
【００３４】
本発明のバーストリフレッシュでは、ワード線２６を順次活性化していくために、アレー以外で動作させるのはＺ−Ｌｉｎｅ２４の１本のみであり、周辺回路２８の動作なしに２回目以降のリフレッシュがおこなわれる。したがって、リフレッシュの低電流化が可能である。ＤＲＡＭ１１は、ＳＲＡＭと置き換えることができる。ＳＲＡＭと比較してセルが小さいため、大容量化が可能である。
【００３５】
ワード線２６をトグルする手段の例として、Ｚ−Ｌｉｎｅ２４をシフトしていく方法の説明をおこなったが、その他にも、ワード線ドライバーの出力であるワード線対を同様な手段でそのハイレベルシフトしていく構成でも良い。また、本発明の変形として、ＲＡＣを廃止し、ワードアドレスの増減を全てのＺ−Ｌｉｎｅをシフトさせることによる方法も考えられる。この場合最初のサイクルもアドレスバスを動かさないので、さらに低電流となる。
【００３６】
以上、本発明の実施の形態について説明したが、本発明は上記の実施形態に限定されることはない。その他、本発明は、主旨を逸脱しない範囲で当業者の知識に基づき種々の改良、修正、変更を加えた態様で実施できるものである。
【００３７】
【発明の効果】
本発明は、ワード線をアドレス順に少ない回路動作で活性化することにより、バーストリフレッシュをおこない、リフレッシュ時の消費電流を減少させている。リフレッシュ電流が少ないため、ＳＲＡＭを本発明のＤＲＡＭに置き換えることができる。したがって、低消費電流のメモリーの大容量化が可能である。
【図面の簡単な説明】
【図１】リフレッシュ電流の違いを示す図であり、（Ａ）は従来のリフレッシュ電流を示し、（Ｂ）、（Ｃ）、および（Ｄ）は本発明のリフレッシュ電流を示す。
【図２】本発明のＤＲＡＭにおけるＺ−Ｌｉｎｅを順次選択するための回路である。
【図３】図２における回路のリフレッシュ時のタイムチャートを示す図である。
【図４】本発明のＤＲＡＭにおいて、カウンターを複数設けた場合の図である。
【図５】ＤＲＡＭにおいてリフレッシュ時に動作する回路の部分を示す図であり、（Ａ）は従来のＤＲＡＭの図であり、（Ｂ）は本発明のＤＲＡＭの図である。
【符号の説明】
１０，１０ａ，１０ｂ：Ｚ−Ｌｉｎｅカウンター
１１，３０：ＤＲＡＭ
１２ａ，１２ｂ，１２ｃ，１２ｄ：ＺＬＳ
１４：トランスファーゲート
１６：ＮＯＴ回路
１８：ラッチゲート
２０ａ，２０ｂ，２０ｃ，２０ｄ：初期化スイッチ
２２：メモリーアレー
２４：Ｚ−Ｌｉｎｅ
２６：ワード線
２８：周辺回路
３０：カウンターを接続する回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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