(57)【要約】【課題】　良好な上部平坦性構造を有する素子分離酸化膜を有する半導体装置およびその製造方法を提供する。【解決手段】　ゲート電極層６の厚みをｔGとした場合、ゲート絶縁膜５の上面から素子分離酸化膜４の最大膜厚部の上面部までの高さｔUと、素子分離酸化膜４の上面とゲート絶縁膜の上面とのなす鋭角側の角度θｉとを以下の範囲内に設定する。　｛θｉ，ｔU｜０≦θｉ≦５６．６°，０≦ｔU≦０．８２ｔG｝【選択図】　　　　図２
2004006980.tif 000002
【特許請求の範囲】
【請求項１】
　半導体基板上にシリコン酸化膜を形成する工程と、
　前記シリコン酸化膜上にシリコンオキシナイトライド膜を形成する工程と、
　前記シリコンオキシナイトライド膜上にシリコン窒化膜を形成する工程と、
　前記シリコン窒化膜、前記シリコンオキシナイトライド膜および前記シリコン酸化膜をエッチングすることによりパターニングする工程と、
　前記パターニングによって露出された前記半導体基板の表面をエッチングすることにより前記半導体基板の表面に凹部を形成する工程と、
　前記半導体基板の凹部を選択的に酸化することにより素子分離酸化膜を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
　前記シリコン酸化膜は過酸化水素を用いて形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
　前記シリコンオキシナイトライド膜は、１．４７以上１．７０以下の屈折率を有している、請求項１に記載の半導体装置の製造方法。
【請求項４】
　前記シリコン酸化膜は、１０〜１００Åの膜厚を有しており、
　前記シリコンオキシナイトライド膜は、前記シリコン酸化膜の２〜８倍の膜厚を有しており、
　前記シリコン窒化膜は、前記シリコンオキシナイトライド膜の２〜８倍の膜厚を有している、請求項１に記載の半導体装置の製造方法。
【請求項５】
　前記凹部の底面端部の傾斜角は水平面に対して４０°以上である、請求項１に記載の半導体装置の製造方法。
【請求項６】
　前記凹部の底面端部は丸形形状を有している、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
　この発明は、半導体装置およびその製造方法に関し、より特定的には、素子分離酸化膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
　従来、ＶＬＳＩにおける素子分離領域を形成する方法としては、選択酸化法（ＬＯＣＯＳ（Local Oxidation of Silicon）法）が一般に用いられている。図２４〜図２６を参照して、従来のＬＯＣＯＳ法について説明する。まず、図２４に示すように、たとえばＰ型シリコン基板１上に３００〜５００Å程度の膜厚を有するシリコン酸化膜（ＳｉＯ２膜）２を形成する。このシリコン酸化膜２上の所定領域に酸化防止膜となるシリコン窒化膜（Ｓｉ３Ｎ4膜）を５００〜１０００Å程度の厚みで形成する。シリコン窒化膜３をマスクとして熱酸化を行なうことによって、図２５に示されるような、膜厚の厚いフィールド酸化膜（素子分離酸化膜）４が形成される。この後窒化膜３をエッチングにより除去するとともに酸化膜２を除去することによって、図２６に示されるような形状が得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　しかしながら、フィールド酸化膜４を形成する際の酸化は、シリコン基板１に対して垂直方向のみならず平行方向にも進行する。これは、シリコン窒化膜３の下敷膜として耐酸化性能力が不足しているシリコン酸化膜２を採用していることに起因するものである。このシリコン酸化膜２の採用によって、フィールド酸化膜４の端部にいわゆるバーズビーク４ａが形成され、それにより素子の高密度化が阻止されるという問題があった。
【０００４】
　バーズビーク４ａの長さであるＢ／Ｂ長（図２５参照）は、酸化膜２の膜厚が変化するところから窒化膜３の端部までの距離で表わすことができる。このＢ／Ｂ長はほぼフィールド酸化膜４の膜厚に比例する。Ｂ／Ｂ長はデバイスの高密度化に対応してできるだけ小さくすることが望ましい。たとえば活性領域の幅（シリコン窒化膜３の幅）が１μｍ以下程度であるような微細化をしようとした場合、Ｂ／Ｂ長を０．１５〜０．１０μｍ程度にする必要がある。しかし、Ｂ／Ｂ長を０．１５〜０．１０μｍ程度にするには、フィールド酸化膜４の膜厚を１０００〜１５００Å程度に設定する必要がある。しかしながら、このような薄い膜厚のフィールド酸化膜４では電気的な分離性能の低下を招くという問題点があった。
【０００５】
　つまり、従来では、Ｂ／Ｂ長を低減しようとするとフィールド酸化膜４の分離性能が低下してしまうという問題点があった。その結果、分離性能を維持しながらＢ／Ｂ長を小さくするのは困難であった。
【０００６】
　また、図２６に示した従来のフィールド酸化膜４では、その上部平坦性について以下のような問題点があった。フィールド酸化膜４の上部平坦性を表わすパラメータとしてθｉとｔUがある。図２７および図２８を参照して、θｉおよびｔｔUについて説明する。まず、図２７に示した構造は、図２６に示した工程の後ゲート酸化膜５を形成し、さらにゲート電極となる多結晶シリコン層６を減圧ＣＶＤ法によって形成した構造である。図２８は図２６に示した構造の斜視図である。
【０００７】
　図２７および図２８を参照して、ゲート酸化膜５の上面を基準としてフィールド酸化膜４の最大膜厚部の上面までの厚みをｔU、ゲート酸化膜５の膜厚をｔOX、多結晶シリコンシリコン６の膜厚をｔGとする。ゲート酸化膜５の膜厚ｔOXが増加するポイントからフィールド酸化膜４の膜厚が最大膜厚となるポイントまでのすべての部分の任意のポイント４０２における接線４０１とゲート酸化膜５の上面５１とのなす角度をθｉとする。
【０００８】
　フィールド酸化膜４のバーズビーク部に位置する多結晶シリコン層６の膜厚ｔXGは、ｔXG＝ｔG／ｃｏｓθｉとなる。したがって、膜厚の関係は、ｔXG＞ｔGとなる。ゲート電極を形成するためにゲート酸化膜５と多結晶シリコン層６とをパターニングする場合、活性領域ではｔG の膜厚の多結晶シリコン層６を除去するのに対して、バーズビーク部ではｔXGの膜厚の多結晶シリコン層６を除去しなければならない。つまり、活性領域は必要以上のエッチングが行なわれることになる。この場合、ゲート酸化膜５に対する多結晶シリコン層６の選択比が小さくかつゲート酸化膜５の膜厚が薄い場合には、活性領域においてゲート酸化膜５が削られてしまうという不都合が生じる。その結果、半導体基板１の表面が露出し、その表面が削られてしまうという問題が生じる。それにより、デバイスに悪影響を及ぼすという新たな問題が生じる。
【０００９】
　ここで、ゲート酸化膜５の薄膜化は半導体装置の電源電圧の低下を行なうために避けられない。また選択比を大きくすることも困難である。したがって、上記したθｉおよびｔUをできるだけ小さくした平坦なフィールド酸化膜４の構造が要求される。しかしながら、図２４〜図２６に示した従来の製造プロセスでは、θｉおよびｔUを小さくした上部平坦性に優れたフィールド酸化膜４を形成するのは困難であった。このため、上述したように、ゲート電極となる多結晶シリコン層６のエッチング時に半導体基板１の表面が削られ、その結果、デバイスに悪影響を及ぼす場合があるという問題点があった。
【００１０】
　上述のように、従来では、シリコン窒化膜３の下敷膜として酸化されやすいシリコン酸化膜２を採用しているため分離性能を維持しなからバーズビーク長を小さくするのは困難であり、また、フィールド酸化膜４の上部平坦性（θｉ，ｔU）を改善するのは難しかったためゲート電極の安定的加工を行なうのは困難であった。
【００１１】
　ところで、従来、フィールド酸化膜４の分離性能の低下を防止しながらバーズビーク長（Ｂ／Ｂ長）を低減する方法として、ポリバッファＬＯＣＯＳ法が知られている。このポリバッファＬＯＣＯＳ法では、半導体基板上に酸化膜を形成し、その酸化膜上に多結晶シリコン層を形成する。そしてその多結晶シリコン層の上面上の所定領域に窒化膜を形成する。この方法によれば、フィールド酸化膜を形成するときの応力が多結晶シリコン層により緩和されるため、窒化膜を厚く形成することが可能となる。その結果バーズビーク長を低減することができる。
【００１２】
　しかし、この方法では、図２９に示すような形状のネガティブアングル（negative angle）部１０を含むフィールド酸化膜４が形成されてしまう。このネガティブアングル部１０は上記したθｉが９０°以上である部分を意味する。
【００１３】
　このようにネガティブアングル部１０が形成されると、多結晶シリコン層６のパターニング時のエッチングにおいて、ネガティブアングル部１０においてエッチング残が発生するという不都合が生じる。その結果、ゲート電極のショートの原因になるという問題がある。このネガティブアングル部１０の発生過程を図３０〜図４１を用いて説明する。図３０〜図４１はネガティブアングル部１０の発生過程をシミュレーションした図である。
【００１４】
　図３０に示すように、たとえばＰ型シリコン基板１上に３００〜５００Å程度の厚みを有するシリコン酸化膜２を形成し、その上に５００〜１０００Å程度の厚みを有する多結晶シリコン層７を形成する。そしてその多結晶シリコン層７上の所定領域に選択的にシリコン窒化膜３を１０００〜２０００Å程度の厚みで形成する。そしてこのシリコン窒化膜３をマスクとして熱酸化した場合の経時変化が図３０から図４１に示される。
【００１５】
　図３０〜図４１を参照して、ネガティブアングル部１０の発生はシリコン窒化膜３の側端部に位置する多結晶シリコン層７が酸化されることによって発生していることがわかる。図４１に示した工程の後、窒化膜３および多結晶シリコン層７ならびにゲート酸化膜２を除去した後にゲート電極となる多結晶シリコン層６を形成した構造が図２９に示される。このように、従来のポリバッファＬＯＣＯＳ法では、多結晶シリコン膜７を緩衝膜として採用しているためにネガティブアングル部１０が発生し、その結果ゲート電極のショートが生じる場合があるという新たな問題が発生する。
【００１６】
　また、バーズビーク長（Ｂ／Ｂ長）を低減する別の方法として、シリコンオキシナイトライド（ＳｉＯXＮY）膜とシリコン窒化膜（Ｓｉ3Ｎ4膜）との２層構造を用いてＬＯＣＯＳ酸化を行なう方法が提案されている。これらは、たとえば、１９８７　ＶＬＳＩ　Symposium pp １９−２０に開示されている。しかしながら、この方法では、図４２に示すように、基板表面に窒化物からなるホワイトリボン（White Ribbon）１２が形成されてしまう。このホワイトリボン１２の発生原因について説明する。図４２に示す酸化プロセス中にフィールド酸化膜４の端部のシリコン窒化膜３の表面でＳｉ3Ｎ4と酸化雰囲気中に含まれる水とが反応して次の式（１）に示すような反応が起こる。
【００１７】
　Ｓｉ3Ｎ4＋Ｈ2Ｏ→ＳｉＯ2＋ＮＨ3…（１）
これにより、アンモニア（ＮＨ3）が発生し、このアンモニアがフィールド酸化膜４の中を通ってシリコン窒化膜３の下に位置するシリコンオキシナイトライド（ＳｉＯXＮY）３１の下部のシリコン基板表面に達する。そしてシリコン基板表面においてそのアンモニアがシリコンと反応してホワイトリボン１２と呼ばれる窒化物を形成する。この場合、ホワイトリボン１２はシリコンオキシナイトライド３１によって覆われているため、シリコン窒化膜３を除去する際のエッチングによっては除去されない。またシリコンオキシナイトライド３１を除去するためのエッチングによってもホワイトリボン１２は除去されない。
【００１８】
　したがって、この後にシリコン基板表面にゲート酸化膜を形成する場合に、ホワイトリボン１２によって酸化が阻害されて安定的なゲート酸化膜を形成することができないという問題が発生する。シリコン窒化膜３およびシリコンオキシナイトライド膜３１が除去された後の形状が図４３に示される。このように従来のシリコンオキシナイトライド膜３１とシリコン窒化膜３との２層構造を用いてＬＯＣＯＳ酸化を行なう方法では、ホワイトリボン１２が形成される結果、ＭＯＳＦＥＴのゲート酸化膜を均一に形成することができないという問題点があった。
【００１９】
　また、上記した１９８７　ＶＬＳＩ　Symposium pp １９−２０ではフィールド酸化膜の上部平坦性を改善するために、フィールド酸化膜形成後に全面にシリコン酸化膜を形成した後エッチバックする方法を採用している。しかしこの方法ではエッチバック時にフィールド酸化膜の端部が深くえぐられるという不都合が生じる。これは以下の理由による。すなわち、フィールド酸化膜の端部には応力が集中しているためその他の部分に比べてエッチングされる速度が速い。このため、フィールド酸化膜の端部はエッチバック時に他の部分よりもエッチングが速く進行し、深くえぐられた形状になる。その結果、実際にはフィールド酸化膜の上部の平坦性を改善するのは困難である。
【００２０】
　上記のように、従来バーズビーク長を低減するとともにフィールド酸化膜の上部平坦性を改善する方法として種々の方法が提案されているがいずれの方法も上記したような問題が発生する。
【課題を解決するための手段】
【００２１】
　この発明は、上記のような課題を解決するためになされたものであり、１つの目的は、半導体装置において、良好な上部平坦性を有する素子分離酸化膜を含む構造を提供することである。
【００２２】
　もう１つの目的は、半導体装置において、デバイス特性に悪影響を及ぼさない素子分離酸化膜を有する構造を提供することである。
【００２３】
　さらに他の目的は、半導体装置の製造方法において、良好な上部平坦性を有し、かつバーズビークが低減された素子分離酸化膜を容易に製造することである。
【００２４】
　本発明における半導体装置は、素子分離酸化膜と、ゲート絶縁膜と、ゲート電極層とを備えている。素子分離酸化膜は、半導体基板の主表面上の所定領域に形成されている。ゲート絶縁膜は、素子分離酸化膜が形成されない半導体基板の主表面上の領域のうちの所定領域に形成されている。ゲート電極層は素子分離酸化膜上およびゲート絶縁膜上に延びるように形成されている。ゲート電極層の厚みをｔGとし、ゲート絶縁膜の上面から素子分離酸化膜の最大膜厚部の上面までの高さをｔUとし、素子分離酸化膜の上面とゲート絶縁膜の上面とのなす鋭角側の角度をθｉとした場合、θｉおよびｔUは以下の範囲内にある。
【００２５】
　０≦θｉ≦５６．６°
【００２６】
　０≦ｔU≦０．８２ｔG
【００２７】
　半導体装置の製造方法では、半導体基板上にシリコン酸化膜を形成する。そのシリコン酸化膜上にシリコンオキシナイトライド膜を形成する。シリコンオキシナイトライド膜上にシリコン窒化膜を形成する。シリコン窒化膜、シリコンオキシナイトライド膜およびシリコン酸化膜をエッチングすることによりパターニングする。そのパターニングによって露出された半導体基板の表面をエッチングすることにより半導体基板の表面に凹部を形成する。半導体基板の凹部を選択的に酸化することにより素子分離酸化膜を形成する。
【００２８】
　（作用）
【００２９】
　本発明の半導体装置によれば、素子分離酸化膜の上面とゲート絶縁膜の上面とのなす角度θｉと、ゲート絶縁膜の上面から素子分離酸化膜の最大膜厚部の上面までの高さｔUとが、ゲート電極層の厚みをｔGとした場合、以下の範囲内に設定されるので、素子分離酸化膜の平坦性が従来に比べてより改善される。
【００３０】
　０≦θｉ≦５６．６°
【００３１】
　０≦ｔU≦０．８２ｔG
【００３２】
　これにより、後の工程で素子分離酸化膜上に形成されるゲート電極層のパターニング時のエッチングを行なう際に、エッチング残が生じるのが防止される。これにより、ゲート電極がショートするのが防止される。また、素子分離酸化膜の平坦性が改善されることから、ゲート電極層のパターニング時の活性領域におけるオーバーエッチ量が少なくなる。それにより、ゲート絶縁膜が削られてさらに基板表面が削られるのが防止される。
【００３３】
　本発明の半導体装置の製造方法によれば、半導体基板上にシリコン酸化膜、シリコンオキシナイトライド膜およびシリコン窒化膜の３層を順次形成した後、それらの３層構造を用いて素子分離酸化膜の形成が行なわれるので、従来のシリコンオキシナイトライド膜とシリコン窒化膜との２層構造を用いて素子分離酸化膜を形成する場合に比べて、半導体基板とシリコン窒化膜との距離が遠くなるので、基板表面に窒化物が形成されるいわゆるホワイトリボン現象が有効に防止される。これによりゲート酸化膜が均一に形成される。また、半導体基板の表面に凹部を形成した後、その凹部が選択的に酸化されることにより素子分離酸化膜が形成されるので、従来に比べて素子分離酸化膜の上部の平坦性が改善される。それと同時にその凹部によって素子分離酸化膜の下部は従来に比べて半導体基板のより深い位置に形成されるので、素子分離酸化膜の上部平坦性を改善しながら分離性能が向上される。また、素子分離酸化膜を形成するときの応力が、中間層であるシリコンオキシナイトライド膜によって緩和されるので、上層の窒化膜を厚く形成することが可能となる。その結果、バーズビーク長が低減される。さらに、耐酸化性のシリコンオキシナイトライド膜を中間層として用いるので、従来のポリバッファＬＯＣＯＳ法で問題となっていたネガティブアングル部が生じることもない。
【発明の効果】
【００３４】
　半導体装置に基づく発明によれば、素子分離酸化膜の上部平坦性パラメータθｉおよびｔUを最適化することによって、後に形成されるゲート電極層のパターニング時のエッチングの際にエッチング残が生じるのを防止することができ、その結果ゲート電極層がショートするのを防止することができる。また、素子分離酸化膜の平坦性が改善されることから、ゲート電極層のパターニング時の活性領域におけるオーバーエッチ量が少なくなる。これにより、ゲート酸化膜が削られてさらに基板表面が削られるのを防止することができる。
【００３５】
　半導体装置の製造方法に基づく発明によれば、分離性能を維持しながらバーズビーク長が低減されかつ上部平坦性が改善された素子分離酸化膜を容易に形成することができる。
【発明を実施するための最良の形態】
【００３６】
　以下、本発明の実施例を図面に基づいて説明する。
【００３７】
　図１は、本発明の一実施例による半導体装置を示した平面図であり、図２は図１の１００−１００線に沿った断面図である。図１および図２を参照して、本発明の一実施例では、Ｐ型シリコン基板１上に素子分離のためのフィールド酸化膜４が形成されている。フィールド酸化膜４の端部と連続するようにゲート酸化膜５が形成されている。ゲート酸化膜５およびフィールド酸化膜４上にはゲート電極を構成する多結晶シリコン層６が延びるように形成されている。
【００３８】
　ここで、ゲート酸化膜５の上面部を基準としてフィールド酸化膜４の最大膜厚部の上面部までの長さをｔU、ゲート酸化膜５の下面部を基準としフィールド酸化膜４の最大膜厚部の下面部までの長さをｔDとする。また、ゲート酸化膜５の膜厚をｔOX、多結晶シリコン層６の成膜時の膜厚をｔGとする。ゲート酸化膜５の膜厚ｔOXが増加するポイント５ａからフィールド酸化膜４の膜厚が最大膜厚となるポイントまでのすべての部分（バーズビーク部４ａの上面部８ａに含まれる任意のポイント）における接線とゲート酸化膜５の上面部とのなす鋭角側の角度をθｉとする。フィールド酸化膜４のバーズビーク部４ａに位置する多結晶シリコン層６の膜厚をｔXGとする。
【００３９】
　図１および２を参照して、フィールド酸化膜４の上部平坦性パラメータ（θｉ，ｔU）の最適化について以下に説明する。まず、それぞれのパラメータを分離して検討を行なう。図３は、上部平坦性パラメータのうちｔUについての検討を行なうための断面図である。図３を参照して、この構造ではフィールド酸化膜４のバーズビーク４ａの形状をゲート酸化膜５の上面および下面に対してほぼ垂直な形状に形成している。バーズビーク部４ａに位置する多結晶シリコン層６の膜厚ｔXXGと、多結晶シリコン層６の成膜時の膜厚ｔGと、ゲート酸化膜５の上面部からフィールド酸化膜４の最大膜厚部の上面部までの高さｔUとの関係が以下の式（２）に示される。
【００４０】
　ｔXXG＝ｔG＋ｔU…（２）
ここで、多結晶シリコン層６の加工時のエッチングレートをＲG、そのときのゲート酸化膜５のエッチングレートをＲOXとすると、多結晶シリコン層６の加工時の多結晶シリコン層６とゲート酸化膜５との選択比Ｒは次の式（３）によって表わされる。
【００４１】
　Ｒ＝ＲG／ＲOX…（３）
【００４２】
　現在のエッチング技術では選択比Ｒは概ねＲ≒１０〜３０である。このときゲート電極を形成するために多結晶シリコン層６をエッチングするのに必要な時間Ｔは次の式（４）で表わされる。
【００４３】
　Ｔ＝ｔXXG（１＋α）／ＲG…（４）
【００４４】
　ここでαは多結晶シリコン層６を加工するときのオーバーエッチ量であり、概ね０．１≦α≦０．４の範囲で設定される。また、多結晶シリコン層６を加工するときの制約条件として、エッチング時間内でゲート酸化膜５が完全に除去されないことが必要である。もし、ゲート酸化膜が除去された場合にはＰ型シリコン基板１の表面が露出する。この場合、Ｐ型シリコン基板１の表面がエッチングされるので、Ｐ型シリコン基板１の表面がえぐられる。その結果、後の工程で形成されるＭＯＳＦＥＴの信頼性が損われる。エッチング時間内にゲート酸化膜５が完全に除去されない制約条件が次の式（５）によって表わされる。
【００４５】
　（Ｔ−ｔG／ＲG）・ＲOX≦ｔOX…（５）
【００４６】
　上記した式（５）を式（２）、（３）および（４）により展開すると、次の式（６）が得られる。
【００４７】
　ｔU≦（Ｒ・ｔOX／ｔG−α）・ｔG／（１＋α）…（６）
【００４８】
　また、Ｒ≒１０〜３０、ｔOX／ｔG≒０．１〜０．３であるので、次の式（７）が得られる。
【数１】
2004006980.tif 000003
【００４９】
　上記式（７）を式（６）に挿入すると以下の式（８）が得られる。
【００５０】
　ｔU≦（１−α）・ｔG／（１＋α）…（８）
【００５１】
　上記式（８）は以下の式（９）のように表わすことができる。
【００５２】
　ｔu≦ｋ・ｔG…（９）
【００５３】
　上記した式（９）を参照して、ゲート酸化膜５の上面からフィールド酸化膜４の最大膜厚部の上面までの長さｔUは、多結晶シリコン層６の成膜時の膜厚ｔGによって規定されることがわかる。αを変化させた場合のｋの値を以下の表１に示す。
【表１】
2004006980.tif 000004
【００５４】
　上記表１を参照して、フィールド酸化膜４の上部平坦性パラメータの１つであるｔUは、ｔGの０．８２倍以下に抑えなければならないことがわかる。
【００５５】
　次に、図２を参照してフィールド酸化膜５の上部平坦性パラメータの１つであるθｉについて検討する。フィールド酸化膜４のバーズビーク部４ａに位置する多結晶シリコン層６の膜厚ｔXGは、多結晶シリコン層６の成膜時の膜厚ｔGと、ゲート酸化膜５の上面とフィールド酸化膜４の上面の任意のポイントの接線とのなす角度θｉとを用いて以下の式（１０）により表わされる。
【００５６】
　ｔXG＝ｔG／ｃｏｓθｉ…（１０）
また、上記した式（４）に相当する式は次の式（１１）によって表わされる。
【００５７】
　Ｔ＝ｔXG（１＋α）／ＲG…（１１）
この式（１１）を上記した式（５）に挿入して展開すると以下の式（１２）が得られる。
【００５８】
　（１＋α）／ｃｏｓθｉ−１≦Ｒ・ｔOX／ｔG…（１２）
【００５９】
　上記した式（７）を式（１２）に挿入すると、以下の式（１３）が得られる。
【００６０】
　ｃｏｓθｉ≧（１＋α）／２…（１３）
【００６１】
　この式（１３）を変形すると以下の式（１４）が得られる。
【００６２】
　０＜θｉ≦ｃｏｓ-1｛（１＋α）／２｝…（１４）
【００６３】
　上記式（１４）を参照して、θｉは、多結晶シリコン層６を加工するときのオーバーエッチ量であるαによって規定されていることがわかる。各αにおけるθｉの値を以下の表２に示す。
【表２】
2004006980.tif 000005
【００６４】
　上記表２を参照して、θｉは、多結晶シリコン層６の膜厚に関係なく、フィールド酸化膜４の上面部のどの時点においても５６．６°以下に抑えなければならない。
【００６５】
　以上の検討結果から、θｉおよびｔUは以下の式（１５）によって示される範囲内にある必要がある。
【００６６】
　｛θｉ，ｔU｜０≦θｉ≦５６．６°，０≦ｔU≦０．８２ｔG｝…（１５）
【００６７】
　この式（１５）の条件を満たす場合には、図４に示すようなフィールド酸化膜４の上面部の構造であってもよい。図４に示した構造ではフィールド酸化膜４のバーズビーク部４ａの上面部８ａが階段状の形状を有している。このような形状であっても、ゲート酸化膜５の上面部とバーズビーク部４ａの上面部８ａの任意の点における接線との角度θｉが０°以上で５６．６°以下の範囲内であれば上記した（１５）の条件を満たす。上記した条件を満たせば多結晶シリコン層６のパターニング時にオーバーエッチングしたとしてもゲート酸化膜５は完全に除去されない。したがって、シリコン基板１の表面が削られることもなくデバイス特性に悪影響を及ぼすこともない。
【００６８】
　次に、逆ナローチャネル効果の問題が発生しないフィールド酸化膜４の構造について検討する。まず、逆ナローチャネル効果について以下に説明する。通常ＭＯＳトランジスタではチャネル幅の減少に伴いしきい値電圧が増大する狭チャネル効果（ナローチャネル効果）が現われる。ここで、バーズビーク長を単純に低減してバーズビーク部の端部を基板表面に対して垂直な形状にすると、ＭＯＳトランジスタのチャネル幅方向のバーズビーク部においてＭＯＳトランジスタの反転層が形成されやすくなる。これにより、しきい値電圧が減少する。このしきい値電圧の減少は、チャネル幅が減少するほど大きくなる。このような現象を逆ナローチャネル効果と呼んでいる。
【００６９】
　本実施例では、このような逆ナローチャネル効果を防止するために図２に示したようなフィールド酸化膜５の下面部の構造を採用している。具体的には、不連続ポイント１ｆを介してバーズビーク部４ａの下面とそれ以外の部分４ｂの下面とが接続されている。バーズビーク部４ａの下面とゲート酸化膜５の下面とのなす角度θｊを変化させて以下のようなシミュレーションを行なった。図５および図６は、ゲート電極に５．０Ｖを印加した場合のゲート電極直下の電子濃度分布を示したものである。これらの図中の数字たとえば１５．５は、誘起された電子の濃度であり、１．０Ｅ１５．５ｃｍ−3を意味する。図５は、図２に示した本実施例の形状と同様の形状を有するフィールド酸化膜４についてシミュレーションを行なったものであり、図６はθｊを０°または９０°にした形状のシミュレーション結果を示す図である。
【００７０】
　図５に示す本実施例のフィールド酸化膜４の構造では、図６に示す構造に比べて、ＭＯＳトランジスタのチャネル幅方向のフィールド酸化膜４のエッジ部１ｅにおいて電子の濃度が低く反転層が形成されにくいことがわかる。これにより、本実施例のＬＯＣＯＳ構造ではしきい値電圧の減少を抑制できることがわかる。その結果、上記した逆ナローチャネル効果の発生を防止することができる。なお、図６に示したバーズビークのない構造では、フィールド酸化膜４のエッジ部１ｅにおいて電子の濃度が高く反転層が形成されやすい。その結果、しきい値電圧が減少しやすい。さらに、チャネル幅が減少するほどこの傾向は大きくなり、逆ナローチャネル効果が発生する。
【００７１】
　つまり、バーズビーク部４ａをなくして図６のような構造にするのは適切ではなく、図５に示すようにバーズビーク長を減少する方向で最適化することがポイントである。
【００７２】
　ところで、バーズビーク部４ａとゲート酸化膜５の下面とのなす鋭角側の角度θｊは、０＜θｊ≦４５°の範囲にするのが望ましい。図７を用いてその理由を説明する。図７を参照して、横軸には１００／θｊ、縦軸にはチャネル幅Ｗ＝１．０μｍのときのしきい値電圧Ｖthがとられている。評価した基本デバイスのしきい値電圧Ｖthを０．３５Ｖとする。５％のＶthの減少を許した場合、θｊは４５°以下に設定するのが望ましいと言える。具体的には、Ｖth＝０．３５Ｖを５％減少すると、Ｖth≒０．３３３Ｖになる。この場合の１００／θｊは２．２２である。これからθｊを計算すると、θｊ≒４５°となる。このことから、しきい値電圧の変化を約５％以内に収めるためには、θｊを、０＜θｊ≦４５°の範囲に設定するのが望ましい。
【００７３】
　次に、図１および図２に示した一実施例の半導体装置のフィールド酸化膜の製造プロセスについて説明する。
【００７４】
　まず、図８に示すように、Ｐ型シリコン基板１の表面を熱酸化または過酸化水素（Ｈ２Ｏ２）による処理を行なうことによって１０〜１００Å程度の厚みを有するシリコン酸化膜（ＳｉＯ２膜）２１を形成する。シリコン酸化膜２１上に減圧ＣＶＤ法を用いてシリコン酸化膜２１の２〜８倍の膜厚を有するシリコンオキシナイトライド膜（ＳｉＯXＮY膜）２２を形成する。そのシリコンオキシナイトライド膜２２上に減圧ＣＶＤ法を用いてシリコンオキシナイトライド膜２２の２〜８倍の膜厚を有するシリコン窒化膜（Ｓｉ3Ｎ4膜）３を形成する。これにより、３層構造のマスクが形成される。
【００７５】
　次に、シリコン窒化膜３上の所定領域にフォトレジスト（図示せず）を選択的に形成し、このフォトレジストをマスクとして異方性エッチングを行なう。これにより図９に示すようなパターニングされたシリコン窒化膜３、シリコンオキシナイトライド膜２２およびシリコン酸化膜２１が形成される。また、シリコン窒化膜３の端面３ａ、シリコンオキシナイトライド膜２２の端面２２ａおよびシリコン窒化膜２１の端面２１ａが形成される。このパターニングに引続いて、基板１の表面を所定の膜厚分だけ選択的にエッチングすることにより除去することによって新たな基板表面１ｂを形成する。端面１ａと新たな基板表面１ｂとの接続部分１ｃが形成される。この後フォトレジストを除去する。このシリコン基板１の除去する膜厚（リセス量）は、後に形成されるフィールド酸化膜４の膜厚およびゲート電極層の膜厚に応じて上記した式（１５）で示した範囲を満たすような値が選択される。
【００７６】
　この後、シリコン窒化膜３をマスクとして、端面２２ａ、２１ａおよび１ａと、基板表面１ｂと、接続部分１ｃとに対して熱酸化が行なわれる。これにより、図１０に示されるようなフィールド酸化膜４が形成される。この後、リン酸（Ｈ3ＰＯ4）を用いたウェットエッチングによりシリコン窒化膜３を除去する。ＨＦ水溶液を用いたウエットエッチングによりシリコンオキシナイトライド膜２２およびシリコン酸化膜２１を連続的に除去する。これにより、図１１に示したような形状となる。この後、通常の半導体装置たとえばＭＯＳＬＳＩの標準的な工程に従って所望の半導体装置が得られる。
【００７７】
　上記したプロセスにおいてシリコン窒化膜３、シリコンオキシナイトライド膜２２およびシリコン酸化膜２１の３層構造を採用するメリットについて説明する。図１１に示した工程の後、ＭＯＳＦＥＴに使用さるゲート酸化膜（膜厚ｔOX＝１２ｎｍ）を定電流ストレス法（ＣＣＳ評価）により評価した結果を図１２に示す。図１２を参照して、このときのストレスは０．２Ａ／ｃｍ2であり、室温での評価である。図１２に示すように、このデータはシリコン酸化膜２１がある場合とない場合との比較であり、縦軸に累積不良率、横軸に絶縁破壊に至るまでの単位面積当りの電荷量を示す。このデータから明らかなように、シリコン酸化膜２１がある場合の方がない場合に比べてゲート酸化膜の信頼性が向上している。このことから、シリコン窒化膜３、シリコンオキシナイトライド膜２２およびシリコン酸化膜２１の３層構造の方が、シリコン窒化膜３およびシリコンオキシナイトライド膜２２の２層構造よりも、後に形成されるゲート酸化膜の信頼性を向上させることができることがわかる。これは、シリコン窒化膜およびシリコンオキシナイトライド膜の２層構造では図４２および図４３に示したホワイトリボン１２が形成されることに起因するものである。
【００７８】
　膜構成を３層構造にすることによりゲート酸化膜の信頼性が向上できるが、このときシリコンオキシナイトライド膜（ＳｉＯＮ膜）の組成（屈折率）が問題となる。すなわち、ＳｉＯＮ膜２２の組成をＳｉＮ膜３に近い組成にすると、図４３に示したホワイトリボン１２が発生しやすくなる。その一方ＳｉＯＮ膜２２をＳｉＯ2膜に近い組成にすると耐酸化性が失われてバーズビークの延びが大きくなる。したがって、ＳｉＯＮ膜２２の組成は、その屈折率ｎがｎ＝１．４７〜１．７０の範囲内になるように形成するのが望ましい。
【００７９】
　また、図８におけるシリコン酸化膜２１の膜厚はできるだけ薄い方がバーズビーク長を短くする上で望ましい。たとえば、現状のデザインルールが０．５μｍレベルの半導体装置においてはバーズビーク長は０．１５μｍ程度以下に抑える必要がある。この場合、シリコン酸化膜２１の膜厚は１０〜１００Å程度にする必要がある。また、このバーズビーク長を実現するためにはシリコンオキシナイトライド膜２２をシリコン酸化膜２１の２〜８倍の膜厚を有するように形成し、シリコン窒化膜３をシリコンオキシナイトライド膜２２の膜厚の２〜８倍の膜厚を有するように形成する必要がある。
【００８０】
　次に、図９に示した工程において基板表面１ａと１ｂとのなす角度θｓｉについて検討する。θｓｉがいくら以上である必要があるのか図１３および図１４を用いて検討する。図１４は、θｓｉとθｉとの関係を示した相関図である。前述した式（１５）のθｉが５６．６°以下であるという条件を満たすためには、θｓｉは４０°以上である必要がある。
【００８１】
　また、図９に示した工程において基板表面１ａと１ｂとの接続部分１ｃの形状は図１５に示すような丸型形状（角形状を持たない形状）が望ましい。図１６は、接続部分１ｃが角形状の場合と丸型形状の場合との逆方向電圧と接合リーク電流との関係を示した相関図である。図１６を参照して、角形状を持たない丸型形状の方が接合リーク電流が少ないことがわかる。したがって、図１５に示すように接続部分１ｃは丸型形状を持つのが好ましい。図１３および図１５に示した接続部分１ｃの構造は、エッチングガスの種類および流量と、真空度とを適当に調節することにより容易に形成可能である。
【００８２】
　図２に示した一実施例の半導体装置を製造する他の製造プロセスについて以下に説明する。図１７を参照して、この方法では、シリコン基板１の表面を露出させるだけでシリコン基板１をエッチングしない。後に形成されるフィールド酸化膜４の膜厚およびゲート電極の膜厚を適当に選ぶことによって、シリコン基板１の表面を所定の膜厚分エッチングしない場合でも上述した式（１５）を満たす構造を形成することができる。
【００８３】
　図１８は、図２に示した一実施例の半導体装置のさらに他の製造プロセスを示す断面図であり、ＳｉＯＮ膜２２を部分的に残して残余部分２２ｂを形成する。この後選択酸化を行なってフィールド酸化膜４を形成する。このような製造プロセスであっても、形成されるフィールド酸化膜４の膜厚およびゲート電極の膜厚を適当に選択すれば上述した式（１５）を満たす構造を得ることが可能である。
【００８４】
　また、図１９に示す方法のように、シリコン酸化膜２１とＳｉＯXＮY膜２２１の２層構造であっても、ＳｉＯXＮY膜２２１の組成を上方にいくほどｘを小さくしてｙを大きくする組成にすれば、図８に示した３層構造と同様の効果を得ることができる。すなわち、図２に示したような式（１５）を満たすＬＯＣＯＳ構造を形成することができる。
【００８５】
　図２に示した本発明の一実施例のＬＯＣＯＳ構造には、電気的分離性能強化のためフィールド酸化膜４の直下部にたとえばｐ＋型のチャネルストッパ層を形成してもよい。チャネルストッパ層を形成するプロセスはフィールド酸化膜４の形成前と形成後に行なう２通りのプロセスがある。フィールド酸化膜４の形成前にチャネルストッパ層を形成する場合は、図８に示したプロセスと図９に示したプロセスとの間で、図２０に示すように、レジスト１０１を形成した状態でたとえばボロン（Ｂ）をシリコン基板１の表面にイオン注入する。図２０はボロンを真上からイオン注入する場合で、注入プロファイル１０４が形成される。また、図２１に示すようにボロンを斜め回転イオン注入法を用いてシリコン基板１に注入してもよい。この場合、図２１に示すような注入プロファイル１０５（１０５ａ，１０５ｂ）が得られる。
【００８６】
　フィールド酸化膜４の形成後にチャネルストッパ層を形成する場合には、図１１に示した工程の後、図２２に示すようにフィールド酸化膜４越しにたとえばボロンを真上からイオン注入する。この場合、図２０に示されるような不純物プロファイル１０７が得られる。また、図２３に示すように斜め回転イオン注入法を用いてチャネルストッパ層を形成してもよく、この場合図２３に示されるような不純物プロファイル１０９が得られる。
【００８７】
　今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるのではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【図面の簡単な説明】
【００８８】
【図１】本発明の一実施例による半導体装置を示した平面図である。
【図２】図１に示した半導体装置の１００−１００線に沿った断面図である。
【図３】上部平坦性パラメータｔUの最適化を説明するための断面図である。
【図４】本発明の上部平坦性パラメータθｉおよびｔUの条件を満たす他の構造を有する半導体装置を示した断面図である。
【図５】図２に示した実施例のフィールド酸化膜の構造においてゲート電極に５．０Ｖを印加した場合のゲート電極直下の電子濃度分布を示した概略図である。
【図６】θｊを９０°にしたフィールド酸化膜の構造においてゲート電極に５．０Ｖを印加した場合のゲート電極直下の電子濃度分布を示した概略図である。
【図７】θｊとしきい値電圧Ｖthとの関係を示した相関図である。
【図８】図２に示した本発明の一実施例による構造の製造プロセスを説明するための断面図である。
【図９】図２に示した本発明の一実施例による構造の製造プロセスを説明するための断面図である。
【図１０】図２に示した本発明の一実施例による構造の製造プロセスを説明するための断面図である。
【図１１】図２に示した本発明の一実施例による構造の製造プロセスを説明するための断面図である。
【図１２】図８に示した３層構造においてシリコン酸化膜がある場合とシリコン酸化膜がない場合とにおける絶縁破壊までの電荷量と累積不良率との関係を示した相関図である。
【図１３】図９に示した工程におけるθｓｉの許容範囲を説明するための断面図である。
【図１４】θｓｉとθｉとの関係を示した相関図である。
【図１５】図９に示した工程における接続部分１ｃの形状の好ましい例を説明するための断面図である。
【図１６】接続部分が角形状である場合と丸型形状である場合とにおける、逆方向電圧と接合リーク電流との関係を示した相関図である。
【図１７】図２に示した本発明の一実施例の構造を形成するための他の製造プロセスの第１の例を示した断面図である。
【図１８】図２に示した本発明の一実施例の構造を形成するための他の製造プロセスの第２の例を示した断面図である。
【図１９】図２に示した本発明の一実施例の構造を形成するための他の製造プロセスの第３の例を示した断面図である。
【図２０】本発明のＬＯＣＯＳ構造においてチャネルストッパ層を形成するための製造プロセスの第１の例を示した断面図である。
【図２１】本発明のＬＯＣＯＳ構造においてチャネルストッパ層を形成するための製造プロセスの第２の例を示した断面図である。
【図２２】本発明のＬＯＣＯＳ構造においてチャネルストッパ層を形成するための製造プロセスの第３の例を示した断面図である。
【図２３】本発明のＬＯＣＯＳ構造においてチャネルストッパ層を形成するための製造プロセスの第４の例を示した断面図である。
【図２４】従来の半導体装置の製造プロセスを示した断面図である。
【図２５】従来の半導体装置の製造プロセスを示した断面図である。
【図２６】従来の半導体装置の製造プロセスを示した断面図である。
【図２７】従来の半導体装置の製造プロセスを示した断面図である。
【図２８】従来のＬＯＣＯＳ構造の斜視図である。
【図２９】従来のネガティブアングル部を有するＬＯＣＯＳ構造を示した断面図である。
【図３０】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３１】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３２】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３３】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３４】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３５】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３６】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３７】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３８】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図３９】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図４０】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図４１】従来のポリバッファＬＯＣＯＳ法を用いてフィールド酸化膜を形成するプロセスのシミュレーションを示した断面図である。
【図４２】従来の２層構造の膜を用いてフィールド酸化膜を形成するための製造プロセスを説明するための断面図である。
【図４３】従来の２層構造の膜を用いてフィールド酸化膜を形成した場合の欠点を説明するための断面図である。
【符号の説明】
【００８９】
　１ｆ　不連続ポイント、４　フィールド酸化膜、４ａ　バーズビーク部、５　ゲート酸化膜、６　多結晶シリコン層。
【図１】
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【図２】
2004006980.tif 000007
【図３】
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【図４】
2004006980.tif 000009
【図５】
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【図６】
2004006980.tif 000011
【図７】
2004006980.tif 000012
【図８】
2004006980.tif 000013
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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