(57)【要約】      （修正有）【課題】   別途の入力パッドを形成せずに両方向のスキャンを可能とし、かつ、所望レベルの出力波形を得る。【解決手段】  スタートパルス（ＶＳＴ）と、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号と、電源電圧（Ｖｄｄ，Ｖｓｓ）とにより駆動する４ｎ個（ｎは自然数）のブロックを備えた駆動回路において、各ブロックは、第１ノードＱに充電する第１制御部と、第２ノードＱＢを制御する第２制御部と、第１ノードＱに充電するか第２ノードＱＢを制御する第３制御部と、第１ノードＱ及び第２ノードＱＢにしたがって４つのクロック信号のうち何れかのクロック信号をシフトパルスに出力するバッファ部とを備えたシフトレジスタと、各ブロックのシフトパルスのレベルをシフティングして出力するレベルシフタとを備える。【選択図】  図４Ａ
2004212939.tif 000002
【特許請求の範囲】
【請求項１】
ゲート又はデータ・スタートパルスＶＳＴと、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号と、電源電圧Ｖｄｄ，Ｖｓｓとにより駆動する４ｎ個（ｎは自然数）のブロックを備えた平板表示装置の駆動回路において、各ブロックは、
前記４つのクロック信号のうち何れかのクロック信号、及び第２ノード（ＱＢ）にしたがって前記スタートパルスＶＳＴ、又はその前のブロックの出力信号を第１ノードＱに充電する第１制御部と、
前記スタートパルスＶＳＴ、その前のブロックの出力信号又はその次のブロックの出力信号、及び前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第２ノードＱＢを制御する第２制御部と、
前記４つのクロック信号のうち何れかのクロック信号にしたがって前記スタートパルスＶＳＴ、又は次のブロックの出力信号を前記第１ノードＱに充電するか前記第２ノードＱＢを制御する第３制御部と、
前記第１ノードＱ及び前記第２ノードＱＢにしたがって前記４つのクロック信号のうち何れかのクロック信号をシフトパルスとして出力するバッファ部とを備えたシフトレジスタと、
前記各ブロックのシフトレジスタから出力される前記シフトパルスのレベルをシフティングして出力するレベルシフタとを備えて構成されることを特徴とする平板表示装置の両方向駆動回路。
【請求項２】
前記第１制御部は、スタートパルスＶＳＴ、又はその前のブロックの出力信号を入力して出力する第１スイッチング素子と、
前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第１スイッチング素子の出力を前記第１ノードＱに充電する第２スイッチング素子と、
前記第２ノードＱＢの電圧にしたがって前記第１ノードＱを電源電圧Ｖｓｓ端に連結させる第３スイッチング素子とを備えて構成されることを特徴とする請求項１記載の平板表示装置の両方向駆動回路。
【請求項３】
前記第３スイッチング素子は漏洩電流を防止するためにデュアルゲート構成を有するように２つ構成されることを特徴とする請求項２記載の平板表示装置の両方向駆動回路。
【請求項４】
前記第２制御部は、前記４つのクロック信号のうち何れかのクロック信号にしたがって電源電圧Ｖｄｄを第２ノードＱＢに出力する第４スイッチング素子と、前記スタートパルスＶＳＴ、その前のブロックの出力信号、又はその次のブロックの出力信号にしたがって前記第２ノードＱＢを電源電圧Ｖｓｓ端に連結させる第５スイッチング素子と、
前記第４スイッチング素子と同一のクロック信号にしたがって前記第５スイッチング素子のゲートを電源電圧Ｖｓｓ端に連結させる第１８スイッチング素子とを備えて構成されることを特徴とする請求項１記載の平板表示装置の両方向駆動回路。
【請求項５】
前記第４スイッチング素子及び第５スイッチング素子は、それぞれ漏洩電流を防止するために、デュアルゲート構成を有するように２つずつ構成されることを特徴とする請求項４記載の平板表示装置の両方向駆動回路。
【請求項６】
前記第３制御部は、スタートパルスＶＳＴ又は、その次のブロックの出力信号を入力して出力する第１６スイッチング素子と、
前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第１６スイッチング素子から出力された信号を前記第１ノードＱに充電する第１７スイッチング素子とを備えて構成されることを特徴とする請求項１記載の平板表示装置の両方向駆動回路。
【請求項７】
前記バッファ部は、前記第１ノードＱにしたがって４つのクロック信号のうち何れかのクロック信号を入力してシフトレジスタの出力端に出力する第６スイッチング素子と、
前記第２ノードＱＢにしたがって電源電圧Ｖｓｓを前記シフトレジスタの出力端に出力する第７スイッチング素子と、
前記第６スイッチング素子のゲートと出力端との間に連結され、前記第１ノードＱの電圧をカップリング現象によってブーストラッピングさせるためのキャパシタＣＢと、
前記第２ノードＱＢと電源電圧Ｖｓｓ端との間に連結され、前記第５スイッチング素子の漏洩による第２ノードＱＢの電圧歪曲を防止するためのキャパシタＣＱＢとを備えて構成されることを特徴とする請求項１記載の平板表示装置の両方向駆動回路。
【請求項８】
前記レベルシフタは、前記シフトレジスタの第１ノードＱ電圧にしたがって負極性電圧Ｖｎｅｇを第３ノードＱＬに出力する第４制御部と、前記第３ノードＱＬと前記第３制御部と同一のクロック信号にしたがって前記シフトレジスタの出力レベルをシフティングして、レベルシフタの出力端に出力する出力部と、
前記シフトレジスタの第１制御部と同一のクロック信号、又は第３制御部と同一のクロック信号にしたがって前記第３ノードＱＬを電源電圧Ｖｓｓ端に連結させる第１リセット部と、
前記シフトレジスタの第３制御部と同一のクロック信号、又は前記シフトレジスタの第２ノードＱＢ電圧にしたがって、前記第３ノードＱＬと前記レベルシフタの出力端とを等電位化する第２リセット部と、
前記シフトレジスタの第１制御部と同一のクロック信号、又は前記第２ノードＱＢの電圧にしたがって、前記レベルシフタの出力端を電源電圧Ｖｓｓ端に連結させる第３リセット部とを備えて構成されることを特徴とする請求項１記載の平板表示装置の両方向駆動回路。
【請求項９】
前記第４制御部は、前記負極性電圧Ｖｎｅｇを順方向に出力する第８スイッチング素子と、
前記第１ノードＱの電圧にしたがって前記第８スイッチング素子から出力された負極性電圧を前記第３ノードＱＬに出力する第９スイッチング素子とを備えて構成されることを特徴とする請求項８記載の平板表示装置の両方向駆動回路。
【請求項１０】
前記第９スイッチング素子は、漏洩電流を防止するために、デュアルゲート構成を有するように２つ構成されることを特徴とする請求項９記載の平板表示装置の両方向駆動回路。
【請求項１１】
前記出力部は、前記第３ノードＱＬにしたがって前記負極性電圧Ｖｎｅｇをレベルシフタの出力端に出力する第１０スイッチング素子と、
前記シフトレジスタの第３制御部と同一のクロック信号にしたがって前記出力端に電源電圧Ｖｓｓを出力する第２０スイッチング素子と、
前記第３ノードＱＬの電圧をカップリング現象によってブーストラッピングすることで前記第１０スイッチング素子をターンオンさせるキャパシタＣＬ１とを備えて構成されることを特徴とする請求項８記載の平板表示装置の両方向駆動回路。
【請求項１２】
前記第１リセット部は、前記シフトレジスタの第１制御部と同一のクロック信号によって前記第３ノードＱＬを電源電圧Ｖｓｓ端に連結させる第１５スイッチング素子と、
前記第３制御部と同一のクロック信号によって前記第３ノードＱＬを電源端Ｖｓｓに連結させる第１９スイッチング素子とを備えて構成されることを特徴とする請求項８記載の平板表示装置の両方向駆動回路。
【請求項１３】
前記第２リセット部は、前記シフトレジスタの第３制御部と同一のクロック信号によって前記第３ノードＱＬと前記出力端とを等電位化する第１１スイッチング素子と、
前記シフトレジスタの第２ノードＱＢの電圧にしたがって前記第３ノードＱＬと前記出力端とを等電位化する第１２スイッチング素子とを備えて構成されることを特徴とする請求項８記載の平板表示装置の両方向駆動回路。
【請求項１４】
前記第３リセット部は、前記シフトレジスタの第１制御部と同一のクロック信号にしたがって前記レベルシフタの出力端を電源電圧Ｖｓｓ端に連結させる第１３スイッチング素子と、
前記シフトレジスタの第２ノードＱＢの電圧にしたがって前記レベルシフタの出力端を電源電圧Ｖｓｓ端に連結させる第１４スイッチング素子とを備えて構成されることを特徴とする請求項８記載の平板表示装置の両方向駆動回路。
【請求項１５】
４ｎ（ｎは自然数）個のブロックで構成され、４ｎ−３番目（ｎは自然数）のブロックでは、前記第１制御部に第４クロック信号が、前記第２制御部に第３クロック信号が、前記第３制御部に第２クロック信号が、前記バッファ部に第１クロック信号がそれぞれ印加され、４ｎ−２番目（ｎは自然数）のブロックでは、前記第１制御部に第１クロック信号が、前記第２制御部に第４クロック信号が、前記第３制御部に第３クロック信号が、前記バッファ部に第２クロック信号がそれぞれ印加され、４ｎ−１番目（ｎは自然数）のブロックでは、前記第１制御部に第２クロック信号が、前記第２制御部に第１クロック信号が、前記第３制御部に第４クロック信号が、前記バッファ部に第３クロック信号がそれぞれ印加され、４ｎ番目（ｎは自然数）のブロックでは、前記第１制御部に第３クロック信号が、前記第２制御部に第２クロック信号が、前記第３制御部に第１クロック信号が、前記バッファ部に第４クロック信号がそれぞれ印加されることを特徴とする請求項１記載の平板表示装置の両方向駆動回路。
【請求項１６】
ゲート又はデータ・スタートパルスＶＳＴと、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号と、電源電圧Ｖｄｄ，Ｖｓｓとにより駆動する４ｎ個（ｎは自然数）のブロックとを備え、各ブロックは、前記４つのクロック信号のうち何れかのクロック信号及び第２ノードＱＢにしたがって前記スタートパルスＶＳＴ、又はその前のブロックの出力信号を第１ノードＱに充電する第１制御部と、前記スタートパルスＶＳＴ、その前のブロックの出力信号又はその次のブロックの出力信号、及び前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第２ノードＱＢを制御する第２制御部と、前記４つのクロック信号のうち何れかのクロック信号にしたがって前記スタートパルスＶＳＴ、又は次のブロックの出力信号を前記第１ノードＱに出力するか、第２ノードＱＢを制御する第３制御部と、前記第１ノードＱ及び前記第２ノードＱＢにしたがって前記４つのクロック信号のうち何れかのクロック信号をシフトパルスに出力するバッファ部とを備えたシフトレジスタと、前記各ブロックのシフトレジスタから出力される前記シフトパルスのレベルをシフティングして出力するレベルシフタを備え、４ｎ−３番目（ｎは自然数）のブロックでは、前記第１制御部に第４クロック信号が、前記第２制御部に第３クロック信号が、前記第３制御部に第２クロック信号が、前記バッファ部に第１クロック信号がそれぞれ印加され、４ｎ−２番目（ｎは自然数）のブロックでは、前記第１制御部に第１クロック信号が、前記第２制御部に第４クロック信号が、前記第３制御部に第３クロック信号が、前記バッファ部に第２クロック信号がそれぞれ印加され、４ｎ−１番目（ｎは自然数）のブロックでは、前記第１制御部に第２クロック信号が、前記第２制御部に第１クロック信号が、前記第３制御部に第４クロック信号が、前記バッファ部に第３クロック信号がそれぞれ印加され、４ｎ番目（ｎは自然数）のブロックでは、前記第１制御部に第３クロック信号が、前記第２制御部に第２クロック信号が、前記第３制御部に第１クロック信号が、前記バッファ部に第４クロック信号がそれぞれ印加されるように構成された平板表示装置の両方向駆動回路の駆動方法において、前記クロック信号は、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順で繰り返し入力されるようにし、前記スタートパルスＶＳＴの入力時に前記第４クロック信号が同時に入力されるようにして順方向に駆動することを特徴とする平板表示装置の両方向駆動方法。
【請求項１７】
ゲート又はデータ・スタートパルスＶＳＴと、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号と、電源電圧Ｖｄｄ，Ｖｓｓにより駆動される４ｎ個（ｎは自然数）のブロックとを備え、各ブロックは、前記４つのクロック信号のうち何れかのクロック信号及び第２ノードＱＢにしたがって前記スタートパルスＶＳＴ又は、その前のブロックの出力信号を第１ノードＱに充電する第１制御部と、前記スタートパルスＶＳＴ、その前のブロックの出力信号又はその次のブロック出力信号、及び前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第２ノードＱＢを制御する第２制御部と、前記４つのクロック信号のうち何れかのクロックにしたがって前記スタートパルス、又は次のブロックの出力信号を前記第１ノードＱに充電するか、第２ノードＱＢを制御する第３制御部と、前記第１ノードＱ及び前記第２ノードＱＢにしたがって前記４つのクロック信号のうち何れかのクロック信号をシフトパルスに出力するバッファ部を備えたシフトレジスタと、前記各ブロックのシフトレジスタから出力される前記シフトパルスのレベルをシフティングして出力するレベルシフタとを備え、４ｎ−３番目（ｎは自然数）のブロックでは、前記第１制御部に第４クロック信号が、前記第２制御部に第３クロック信号が、前記第３制御部に第２クロック信号が、前記バッファ部に第１クロック信号がそれぞれ印加され、４ｎ−２番目（ｎは自然数）のブロックでは、前記第１制御部に第１クロック信号が、前記第２制御部に第４クロック信号が、前記第３制御部に第３クロック信号が、前記バッファ部に第２クロック信号がそれぞれ印加され、４ｎ−１番目（ｎは自然数）のブロックでは、前記第１制御部に第２クロック信号が、前記第２制御部に第１クロック信号が、前記第３制御部に第４クロック信号が、前記バッファ部に第３クロック信号がそれぞれ印加され、４ｎ番目（ｎは自然数）のブロックでは、前記第１制御部に第３クロック信号が、前記第２制御部に第２クロック信号が、前記第３制御部に第１クロック信号が、前記バッファ部に第４クロック信号がそれぞれ印加されるように構成された平板表示装置の両方向駆動回路の駆動方法において、前記クロック信号は第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順で繰り返して入力されるようにし、スタートパルスＶＳＴの入力時に第１クロック信号が同時に入力されるようにして逆方向に駆動することを特徴とする平板表示装置の両方向駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、特に、シフトレジスタ及び、レベルシフタを内装して、別途の入力パッド及び、信号を印加せずに両方向駆動が可能である平板表示装置の両方向駆動回路及び駆動方法に関する。
【背景技術】
【０００２】
最近の液晶表示装置は、液晶表示パネルにゲートドライブＩＣ及びデータドライブＩＣなど、駆動回路を内装しているが、駆動方向、すなわち走査方向が一方向に固定されているので、システム製造者は異なるパネルを要求する場合が発生する。このように駆動回路が内装されたポリシリコン液晶表示パネルの回路的な構成は図１の通りである。
【０００３】
図１は一般的なポリシリコン液晶表示パネルの回路構成図である。
液晶表示パネルには、複数個のゲートライン（Ｇ１−Ｇｍ）とデータライン（Ｄ１−Ｄｎ）とが互いに直角に交差するように配列されたピクセルアレイと、前記各ゲートラインにスキャン信号を供給するための複数個の第１シフトレジスタ１１及びバッファ１２と、前記各データラインをｋブロックに分け、各ブロックに一つのシフトレジスタとバッファが位置してデータラインを駆動するための複数個の第２シフトレジスタ１３及びバッファ１４と、データ駆動回路部のデジタル／アナログ変換機から出力された映像信号を各データラインに伝達するための複数個の信号ラインＳ１−Ｓｎと、前記第２シフトレジスタ１３及びバッファ１４から出力された駆動信号によって、各ブロック別に順次に前記信号ラインＳ１−Ｓｎの映像信号をデータラインに印加する、複数個のスイッチング素子１６とで構成されている。
【０００４】
このように、前記ポリシリコン薄膜トランジスタ液晶表示パネルの駆動回路は、既存の非晶質シリコン回路と異なり、外部回路とパネルとの接触線の数を減らすために、ゲートラインが選択される間に複数個のデータラインをｍブロックに分け、順次にデータラインにディスプレイ電圧を供給する。
したがって、このようにシフトレジスタによってゲートライン及びデータラインが順次に駆動して画像を表示するのに各シフトレジスタが定められた一方向にのみシフティングするので、システム製造者の要求に応じた駆動方向の自由度を提供できない。
【０００５】
以下、これまでの液晶表示パネルのシフトレジスタを添付の図面に基づいて説明する。
【０００６】
図２は背景技術における液晶表示パネルのシフトレジスタの回路構成図である。
まず、シフトレジスタの入力端にはゲート又はデータ・スタートパルス（ＶＳＴ）と、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４）と、電源電圧（Ｖｄｄ，Ｖｓｓ）とが入力される。そして、シフトレジスタの回路的な構成は複数個（８個）のブロックで構成され、各ブロックの構成はほぼ類似しているが、クロック信号が印加される部分において違いがある。
【０００７】
まず、１番目のブロックの構成として、ソースとゲートに前記スタートパルス（ＶＳＴ）が印加される第１ｐ−ＭＯＳ（ＴＦＴ１）と、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインにソースが連結され、前記第４クロック信号（ＣＬＫ４）がゲートに印加される第２ｐ−ＭＯＳ（ＴＦＴ２）と、前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインにソースが連結され、ドレインが前記電源電圧Ｖｓｓ端に連結される第３ｐ−ＭＯＳ（ＴＦＴ３）と、ソースが前記電源電圧Ｖｄｄ端に連結され、ゲートは前記第３クロック信号（ＣＬＫ３）端に連結され、ドレインは前記第３ｐ−ＭＯＳ（ＴＦＴ３）のゲートに連結される第４ｐ−ＭＯＳ（ＴＦＴ４）と、ソースが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ゲートが前記開始パルス（ＶＳＴ）端に連結され、ドレインが前記電源電圧Ｖｓｓ端に連結される第５ｐＭＯＳ（ＴＦＴ５）と、ソースが前記第１クロック信号（ＣＬＫ１）端に連結され、ゲートが前記第２ｐ−ＭＯＳ（ＴＦＴ２）のドレインに連結され、ドレインは出力端に連結される第６ｐ−ＭＯＳ（ＴＦＴ６）と、ソースが前記出力端に連結され、ゲートが前記第４ｐ−ＭＯＳ（ＴＦＴ４）のドレインに連結され、ドレインが前記電源電圧Ｖｓｓ端に連結される第７ｐ−ＭＯＳ（ＴＦＴ７）とを備えている。
【０００８】
ここで、前記第１ｐ−ＭＯＳ（ＴＦＴ１）のドレインと第２ｐ−ＭＯＳ(ＴＦＴ２)のソースとの接点は、キャパシタＣ１を介して電源電圧Ｖｓｓ端に接地しており、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートは第２キャパシタＣ２を介して電源電圧Ｖｓｓ端に連結され、第６ｐ−ＭＯＳ（ＴＦＴ６）のゲートとドレインは第３キャパシタＣ３を介して連結され、第７ｐ−ＭＯＳ（ＴＦＴ７）のゲートは第４キャパシタＣ４を介して電源電圧Ｖｓｓ端に連結される。
【０００９】
そして、２番目から８番目のブロックは、第６ｐ−ＭＯＳ（ＴＦＴ６）のソース、第４ｐ−ＭＯＳ（ＴＦＴ４）のゲート、第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートにそれぞれ印加されるクロック信号が異なり、第１ｐ−ＭＯＳ（ＴＦＴ１）のソース及びゲートには以前のブロックの出力端が連結される。
【００１０】
即ち、１番目のブロックから８番目のブロックまでのクロック信号端の連結、すなわち、クロック信号の印加は次の通りである。
【００１１】
まず、前記第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加されるクロック信号は、１番目及び５番目のブロックで第１クロック信号（ＣＬＫ１）、２番目及び６番目のブロックで第２クロック信号（ＣＬＫ２）、３番目及び７番目のブロックで第３クロック信号（ＣＬＫ３）、４番目及び８番目のブロックで第４クロック信号（ＣＬＫ４）が印加される。
【００１２】
前記第４ｐ−ＭＯＳ（ＴＦＴ４）のゲートに印加されるクロック信号は、１番目及び５番目のブロックで第３クロック信号（ＣＬＫ３）、２番目及び６番目ブロックで第４クロック信号（ＣＬＫ４）、３番目及び７番目のブロックで第１クロック信号（ＣＬＫ１）、４番目及び８番目のブロックで第２クロック信号（ＣＬＫ２）が印加される。
【００１３】
前記第２ｐ−ＭＯＳ（ＴＦＴ２）のゲートに印加されるクロック信号として、１番目及び５番目のブロックで第４クロック信号（ＣＬＫ４）、２番目及び６番目のブロックで第１クロック信号（ＣＬＫ１）、３番目及び７番目のブロックで第２クロック信号（ＣＬＫ２）、４番目及び８番目のブロックで第３クロック信号（ＣＬＫ３）が印加される。
【００１４】
このように構成されたこれまでの液晶表示パネルのシフトレジスタの作動は次の通りである。
【００１５】
図３はこれまでの液晶表示パネルシフトレジスタの入力及び出力波形図である。
まず、１番目のブロックの作動を説明すると、スタートパルス（ＶＳＴ）としてスイッチオン状態のローレベル信号が入力されると、第１ｐ−ＭＯＳ（ＴＦＴ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル信号が入力されるので、第２ｐ−ＭＯＳ（ＴＦＴ２）もターンオンになり、ノードＱがスイッチオン状態のローレベルになる。
したがって、第６ｐ−ＭＯＳ（ＴＦＴ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端に伝達され出力される。この際、ノードＱＢはスイッチオフ状態のハイレベルであるので、第７ｐ−ＭＯＳ（ＴＦＴ７）はターンオフになり、電源電圧Ｖｓｓが出力端に伝達されない。
【００１６】
同様の方法で２番目のブロックでは前記１番目のブロックの出力がローレベルであり、第１クロック信号がローレベルであるので、第６ｐ−ＭＯＳ（ＴＦＴ６）のソースに印加される第２クロック信号（ＣＬＫ２）が出力される。
【００１７】
以上のような方法で、図３に示すように、１番目のブロックから８番目のブロックまで順次に出力が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、かかる背景技術の液晶表示パネルの駆動回路においては次のような問題点がある。
即ち、駆動回路が内装されたこれまでの液晶表示パネルにおいては、最初に設定された一方向にのみ画像を走査することができ、逆方向には走査が不可能である。即ち、一番最後のブロックで最初に出力を発生させ、かつ１番目のブロックで最後に出力を発生させることは不可能であるので、一旦液晶表示パネルが製作されると、任意にパネル方向をランドスケープ型、或いはポートレート型で設定できない。したがって、システム製造者によって異なるパネルが要求される。
また、これまでの各ステージから出力される波形が所望のレベルに到達せず、液晶表示装置を駆動できなかった。
【００１９】
そこで、本発明はかかる問題点を解決するためになされたもので、別途の入力パッドを形成せずに順方向と逆方向との走査が可能であるだけでなく、充分な駆動波形が得られるように、駆動回路にシフトレジスタとレベルシフタを内装した、平板表示装置の両方向の走査が可能な駆動回路及び駆動方法を提供することにその目的がある。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明の平板表示装置の両方向駆動回路は、ゲート又はデータ・スタートパルスＶＳＴと、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）と、電源電圧Ｖｄｄ，Ｖｓｓとにより駆動する４ｎ個（ｎは自然数）のブロックを備えた平板表示装置の駆動回路において、各ブロックは、前記４つのクロック信号のうち何れかのクロック信号、及び第２ノードＱＢにしたがって前記スタートパルスＶＳＴ、又はその前のブロックの出力信号を第１ノードＱに充電する第１制御部と、前記スタートパルスＶＳＴ、その前のブロックの出力信号又はその次のブロックの出力信号、及び前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第２ノードＱＢを制御する第２制御部と、前記４つのクロック信号のうち何れかのクロック信号にしたがって前記スタートパルスＶＳＴ、又は次のブロックの出力信号を前記第１ノードＱに充電するか前記第２ノードＱＢを制御する第３制御部と、前記第１ノードＱ及び前記第２ノードＱＢにしたがって前記４つのクロック信号のうち何れかのクロック信号をシフトパルスとして出力するバッファ部とを備えたシフトレジスタと、前記各ブロックのシフトレジスタから出力される前記シフトパルスのレベルをシフティングして出力するレベルシフタとを備えて構成されることを特徴とする。
【００２１】
ここで、前記第１制御部は、スタートパルスＶＳＴ又は、その前のブロックの出力信号を入力して出力する第１スイッチング素子と、前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第１スイッチング素子の出力を前記第１ノードＱに充電する第２スイッチング素子と、前記第２ノードＱＢの電圧にしたがって前記第１ノードＱを電源電圧Ｖｓｓ端に連結させる第３スイッチング素子とを備えて構成されることを特徴とする。
【００２２】
前記第２制御部は、前記４つのクロック信号のうち何れかのクロック信号にしたがって電源電圧Ｖｄｄを第２ノードＱＢに出力する第４スイッチング素子と、前記スタートパルスＶＳＴ、その前のブロックの出力信号、又はその次のブロックの出力信号にしたがって前記第２ノードＱＢを電源電圧Ｖｓｓ端に連結させる第５スイッチング素子と、前記第４スイッチング素子と同一のクロック信号にしたがって前記第５スイッチング素子のゲートを電源電圧Ｖｓｓ端に連結させる第１８スイッチング素子とを備えて構成されることを特徴とする。
【００２３】
前記第３制御部は、スタートパルスＶＳＴ又は、その次のブロックの出力信号を入力して出力する第１６スイッチング素子と、前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第１６スイッチング素子から出力された信号を前記第１ノードＱに充電する第１７スイッチング素子とを備えて構成されることを特徴とする。
【００２４】
前記バッファ部は、前記第１ノードＱにしたがって４つのクロック信号のうち何れかのクロック信号を入力してシフトレジスタの出力端に出力する第６スイッチング素子と、前記第２ノードＱＢにしたがって電源電圧Ｖｓｓを前記シフトレジスタの出力端に出力する第７スイッチング素子と、前記第６スイッチング素子のゲートと出力端との間に連結され、前記第１ノードＱの電圧をカップリング現象によってブーストラッピングさせるためのキャパシタＣＢと、前記第２ノードＱＢと電源電圧Ｖｓｓ端との間に連結されたキャパシタＣＱＢとを備えて構成されることを特徴とする。
【００２５】
前記レベルシフタは、前記シフトレジスタの第１ノードＱ電圧にしたがって負極性電圧Ｖｎｅｇを第３ノードＱＬに出力する第４制御部と、前記第３ノードＱＬと前記第３制御部と同一のクロック信号にしたがって前記シフトレジスタの出力レベルをシフティングして、レベルシフタの出力端に出力する出力部と、前記シフトレジスタの第１制御部と同一のクロック信号、又は第３制御部と同一のクロック信号にしたがって前記第３ノードＱＬを電源電圧Ｖｓｓ端に連結させる第１リセット部と、前記シフトレジスタの第３制御部と同一のクロック信号、又は前記シフトレジスタの第２ノードＱＢ電圧にしたがって、前記第３ノードＱＬと前記レベルシフタの出力端とを等電位化する第２リセット部と、前記シフトレジスタの第１制御部と同一のクロック信号、又は前記第２ノードＱＢの電圧にしたがって、前記レベルシフタの出力端を電源電圧Ｖｓｓ端に連結させる第３リセット部とを備えて構成されることを特徴とする。
【００２６】
前記第４制御部は、前記負極性電圧Ｖｎｅｇを順方向に出力する第８スイッチング素子と、前記第１ノードＱの電圧にしたがって前記第８スイッチング素子から出力された負極性電圧を前記第３ノードＱＬに出力する第９スイッチング素子とを備えて構成されることを特徴とする。
【００２７】
前記出力部は、前記第３ノードＱＬにしたがって前記負極性電圧Ｖｎｅｇをレベルシフタの出力端に出力する第１０スイッチング素子と、前記シフトレジスタの第３制御部と同一のクロック信号にしたがって前記出力端に電源電圧Ｖｓｓを出力する第２０スイッチング素子と、前記第３ノードＱＬの電圧をカップリング現象によってブーストラッピングすることで前記第１０スイッチング素子をターンオンさせるキャパシタＣＬ１とを備えて構成されることを特徴とする。
【００２８】
前記第１リセット部は、前記シフトレジスタの第１制御部と同一のクロック信号によって前記第３ノードＱＬを電源電圧Ｖｓｓ端に連結させる第１５スイッチング素子と、前記第３制御部と同一のクロック信号によって前記第３ノードＱＬを電源端Ｖｓｓに連結させる第１９スイッチング素子とを備えて構成されることを特徴とする。
【００２９】
前記第２リセット部は、前記シフトレジスタの第３制御部と同一のクロック信号によって前記第３ノードＱＬと前記出力端とを等電位化する第１１スイッチング素子と、前記シフトレジスタの第２ノードＱＢの電圧にしたがって前記第３ノードＱＬと前記出力端とを等電位化する第１２スイッチング素子とを備えて構成されることを特徴とする。
【００３０】
前記第３リセット部は、前記シフトレジスタの第１制御部と同一のクロック信号にしたがって前記レベルシフタの出力端を電源電圧Ｖｓｓ端に連結させる第１３スイッチング素子と、前記シフトレジスタの第２ノードＱＢの電圧にしたがって前記レベルシフタの出力端を電源電圧Ｖｓｓ端に連結させる第１４スイッチング素子とを備えて構成されることを特徴とする。
【００３１】
４ｎ（ｎは自然数）個のブロックで構成され、４ｎ−３番目（ｎは自然数）のブロックでは、前記第１制御部に第４クロック信号が、前記第２制御部に第３クロック信号が、前記第３制御部に第２クロック信号が、前記バッファ部に第１クロック信号がそれぞれ印加され、４ｎ−２番目（ｎは自然数）のブロックでは、前記第１制御部に第１クロック信号が、前記第２制御部に第４クロック信号が、前記第３制御部に第３クロック信号が、前記バッファ部に第２クロック信号がそれぞれ印加され、４ｎ−１番目（ｎは自然数）のブロックでは、前記第１制御部に第２クロック信号が、前記第２制御部に第１クロック信号が、前記第３制御部に第４クロック信号が、前記バッファ部に第３クロック信号がそれぞれ印加され、４ｎ番目（ｎは自然数）のブロックでは、前記第１制御部に第３クロック信号が、前記第２制御部に第２クロック信号が、前記第３制御部に第１クロック信号が、前記バッファ部に第４クロック信号がそれぞれ印加されることを特徴とする。
【００３２】
また、上記目的を達成するための本発明による平板表示装置の両方向駆動回路の駆動方法は、ゲート又はデータ・スタートパルスＶＳＴと、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号と、電源電圧Ｖｄｄ，Ｖｓｓとにより駆動する４ｎ個（ｎは自然数）のブロックとを備え、各ブロックは、前記４つのクロック信号のうち何れかのクロック信号及び第２ノードＱＢにしたがって前記スタートパルスＶＳＴ又は、その前のブロックの出力信号を第１ノードＱに充電する第１制御部と、前記スタートパルスＶＳＴ、その前のブロックの出力信号又はその次のブロックの出力信号及び、前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第２ノードＱＢを制御する第２制御部と、前記４つのクロック信号のうち何れかのクロック信号にしたがって前記スタートパルスＶＳＴ又は、次のブロックの出力信号を前記第１ノードＱに出力するか、第２ノードＱＢを制御する第３制御部と、前記第１ノードＱ及び前記第２ノードＱＢにしたがって前記４つのクロック信号のうち何れかのクロック信号をシフトパルスに出力するバッファ部とを備えたシフトレジスタと、前記各ブロックのシフトレジスタから出力される前記シフトパルスのレベルをシフティングして出力するレベルシフタを備え、４ｎ−３番目（ｎは自然数）のブロックでは、前記第１制御部に第４クロック信号が、前記第２制御部に第３クロック信号が、前記第３制御部に第２クロック信号が、前記バッファ部に第１クロック信号がそれぞれ印加され、４ｎ−２番目（ｎは自然数）のブロックでは、前記第１制御部に第１クロック信号が、前記第２制御部に第４クロック信号が、前記第３制御部に第３クロック信号が、前記バッファ部に第２クロック信号がそれぞれ印加され、４ｎ−１番目（ｎは自然数）のブロックでは、前記第１制御部に第２クロック信号が、前記第２制御部に第１クロック信号が、前記第３制御部に第４クロック信号が、前記バッファ部に第３クロック信号がそれぞれ印加され、４ｎ番目（ｎは自然数）のブロックでは、前記第１制御部に第３クロック信号が、前記第２制御部に第２クロック信号が、前記第３制御部に第１クロック信号が、前記バッファ部に第４クロック信号がそれぞれ印加されるように構成された平板表示装置の両方向駆動回路の駆動方法において、前記クロック信号は、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順で繰り返し入力されるようにし、前記スタートパルスＶＳＴの入力時に前記第４クロック信号が同時に入力されるようにして順方向に駆動することを特徴とする。
【００３３】
また、上記目的を達成するための本発明による平板表示装置の両方向駆動回路の駆動方法は、ゲート又はデータ・スタートパルスＶＳＴと、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号と、電源電圧Ｖｄｄ，Ｖｓｓにより駆動される４ｎ個（ｎは自然数）のブロックとを備え、各ブロックは、前記４つのクロック信号のうち何れかのクロック信号及び第２ノードＱＢにしたがって前記スタートパルスＶＳＴ、又はその前のブロックの出力信号を第１ノードＱに充電する第１制御部と、前記スタートパルスＶＳＴ、その前のブロックの出力信号又はその次のブロック出力信号、及び前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第２ノードＱＢを制御する第２制御部と、前記４つのクロック信号のうち何れかのクロックにしたがって前記スタートパルスＶＳＴ、又は次のブロックの出力信号を前記第１ノードＱに充電するか、第２ノードＱＢを制御する第３制御部と、前記第１ノードＱ及び前記第２ノードＱＢにしたがって前記４つのクロック信号のうち何れかのクロック信号をシフトパルスに出力するバッファ部を備えたシフトレジスタと、前記各ブロックのシフトレジスタから出力される前記シフトパルスのレベルをシフティングして出力するレベルシフタとを備え、４ｎ−３番目（ｎは自然数）のブロックでは、前記第１制御部に第４クロック信号が、前記第２制御部に第３クロック信号が、前記第３制御部に第２クロック信号が、前記バッファ部に第１クロック信号がそれぞれ印加され、４ｎ−２番目（ｎは自然数）のブロックでは、前記第１制御部に第１クロック信号が、前記第２制御部に第４クロック信号が、前記第３制御部に第３クロック信号が、前記バッファ部に第２クロック信号がそれぞれ印加され、４ｎ−１番目（ｎは自然数）のブロックでは、前記第１制御部に第２クロック信号が、前記第２制御部に第１クロック信号が、前記第３制御部に第４クロック信号が、前記バッファ部に第３クロック信号がそれぞれ印加され、４ｎ番目（ｎは自然数）のブロックでは、前記第１制御部に第３クロック信号が、前記第２制御部に第２クロック信号が、前記第３制御部に第１クロック信号が、前記バッファ部に第４クロック信号がそれぞれ印加されるように構成された平板表示装置の両方向駆動回路の駆動方法において、前記クロック信号は第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順で繰り返して入力されるようにし、スタートパルスＶＳＴの入力時に第１クロック信号が同時に入力されるようにして逆方向に駆動することを特徴とする。
【発明の効果】
【００３４】
以上で説明したような、本発明による平板表示装置の両方向駆動回路及び駆動方法においては、次のような効果が得られる。
【００３５】
第一に、本発明はシフトレジスタ及びレベルシフタの作動が両方向に行われるようにするので、同一の液晶表パネルを使用しても別途の入力ピン（ＰＩＮ）を使用せずに両方向に液晶表示パネルを走査して駆動させることができる。
したがって、 システム製造者によって液晶表示パネルの位置及び方向が制約を受けることなくシステムを製作することができる。
【００３６】
第二に、レベルシフタまで駆動回路に内装可能であるので、外部回路の部品数を減らせるだけでなく、特に、ＰＭＯＳパネルの場合、外部クロックを０Ｖ〜１０Ｖで入力し、内装回路で負極性クロックを発生させ得る。したがって、消費電力を減少させることができる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明による平板表示装置の両方向駆動回路及び駆動方法を添付の図面に基づいてさらに詳細に説明する。
【００３８】
図４は、本発明の第１実施形態によるシフトレジスタ及びレベルシフトが内装された、液晶表示パネルの両方向駆動回路の回路構成図である。
まず、シフトレジスタの入力端には、これまでのように、ゲート又はデータ・スタートパルス（ＶＳＴ）と、互いに異なる位相を有する４つの第１，第２，第３，第４クロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４）と、電源電圧（Ｖｄｄ）及び電源電圧（Ｖｓｓ）が入力される。
そして、シフトレジスタの回路構成は、４ｎ個（ｎは自然数、図面には８個を示す）のブロックで構成され、各ブロックの構成はほぼ類似しているがクロック信号が印加される部分において違いがある。
【００３９】
各ブロックの構成は次の通りである。
各ブロックはシフトレジスタ（Ｓ／Ｒ）とレベルシフタ（Ｌ／Ｓ）とで構成されている。前記シフトレジスタ（Ｓ／Ｒ）は、第１ｐ−ＭＯＳ乃至第３ｐ−ＭＯＳ（Ｔ１，Ｔ２，Ｔ３ａ，Ｔ３ｂ）で構成され、４つのクロック信号のうちの一つ、及び第２ノードＱＢの電圧にしたがって前記スタートパルス（ＶＳＴ）、又はその前のブロックの出力信号を第１ノードＱに出力する第１制御部２１と、第４ｐ−ＭＯＳ乃至第５ｐ−ＭＯＳ（Ｔ４ａ，Ｔ４ｂ，Ｔ５ａ，Ｔ５ｂ）及び第１８ｐ−ＭＯＳ（Ｔ１８）で構成され、前記スタートパルス（ＶＳＴ）、その前のブロックの出力信号、又はその次のブロックの出力信号、及び前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第２ノードＱＢを制御する第２制御部２２と、第１６ｐ−ＭＯＳ乃至第１７ｐ−ＭＯＳ（Ｔ１６，Ｔ１７）で構成され、前記４つのクロック信号のうち何れかのクロック信号にしたがって前記スタートパルス（ＶＳＴ）、又は次のブロックの出力信号を前記第１ノードＱに出力するか第２ノードＱＢを制御する第３制御部２３と、第６ｐ−ＭＯＳ乃至第７ｐ−ＭＯＳ（Ｔ６，Ｔ７）及びキャパシタ（ＣＢ，ＣＱＢ）などで構成され、前記第１ノードＱ及び前記第２ノードＱＢにしたがって前記４つのクロック信号のうち一つのクロック信号をシフティングパルスとして出力するバッファ部２４と、を備えて構成されている。
【００４０】
ここで、前記第１制御部２１は、スタートパルス（ＶＳＴ）、又はその前のブロック出力信号を入力して出力する第１ｐ−ＭＯＳ（Ｔ１）と、前記４つのクロック信号のうち一つのクロック信号にしたがって前記第１ｐ−ＭＯＳ（Ｔ１）の出力を制御信号にして前記第１ノードＱＢに充電する第２ｐ−ＭＯＳ(Ｔ２)と、前記第２ノードＱＢの電圧にしたがって前記第２ｐ−ＭＯＳＴ２の出力端を電源電圧Ｖｓｓ端に連結させる２つの第３ｐ−ＭＯＳ（Ｔ３ａ，Ｔ３ｂ）を備えて構成されている。前記２つの第３ｐ−ＭＯＳ（Ｔ３ａ，Ｔ３ｂ）はデュアルゲートの構成を有することでそれらによる漏洩電流を防止する。
【００４１】
前記第２制御部２２は、それぞれゲートに４つのクロック信号のうち何れかのクロック信号が印加され、互いに直列に連結されて電源電圧Ｖｄｄを前記第２ノードＱＢに出力する２つの第４ｐ−ＭＯＳ（Ｔ４ａ，Ｔ４ｂ）と、前記スタートパルス（ＶＳＴ）、その前のブロックの出力信号、又はその次のブロックの出力信号にしたがって前記第２ノードＱＢを電源電圧Ｖｓｓ端に連結させる２つの第５ｐ−ＭＯＳ（Ｔ５ａ，Ｔ５ｂ）と、前記第４ｐ−ＭＯＳ（Ｔ４ａ，Ｔ４ｂ）と同一のクロック信号にしたがって前記第１ｐ−ＭＯＳ（Ｔ１）と第６ｐ−ＭＯＳ（Ｔ６）の出力を電源電圧Ｖｓｓ端に連結させる第１８ｐ−ＭＯＳ（Ｔ１８）とを備えて構成されている。前記２つの第４ｐ−ＭＯＳ（Ｔ４ａ，Ｔ４ｂ）及び前記２つの第５ｐ−ＭＯＳ（Ｔ５ａ，Ｔ５ｂ）は、デュアルゲートの構成を有することでそれらによる漏洩電流を防止する。
【００４２】
前記第３制御部２３は、スタートパルス（ＶＳＴ）、又はその次のブロックの出力信号を入力して出力する第１６ｐ−ＭＯＳ（Ｔ１６）と、前記４つのクロック信号のうち何れかのクロック信号にしたがって前記第１６ｐ−ＭＯＳＴ１６から出力された信号を前記第１ノードＱに充電する第１７ｐ−ＭＯＳＴ１７とを備えて構成されている。
【００４３】
前記バッファ部２４は、前記第１ノードＱの電圧にしたがって４つのクロック信号のうち何れかのクロック信号を入力してシフトレジスタの出力端に出力する第６ｐ−ＭＯＳ（Ｔ６）と、前記第２ノードＱＢにしたがって電源電圧Ｖｓｓを前記シフトレジスタの出力端（出力１，出力２，．．．）に出力する第７ｐ−ＭＯＳ（Ｔ７）と、前記第６ｐ−ＭＯＳ（Ｔ６）のゲートと出力端との間に連結され、前記第１ノードＱの電圧をカップリング現象によってブーストラッピングさせるためのキャパシタＣＢと、前記第２ノードＱＢと電源電圧Ｖｓｓ端との間に連結され、前記第５ｐ−ＭＯＳ（Ｔ５）の漏洩による第２ノードＱＢの電圧歪曲を防止するためのキャパシタ（ＣＱＢ）とを備えて構成されている。
【００４４】
また、前記レベルシフタ（Ｌ／Ｓ）は、第８ｐ−ＭＯＳ（Ｔ８）、第９ｐ−ＭＯＳ（Ｔ９ａ，Ｔ９ｂ）などで構成され、前記シフトレジスタ（Ｓ／Ｒ）の第１ノードＱにしたがって負極性電圧（Ｖｎｅｇ）を第３ノードＱＬに出力する第４制御部２５と、第１０ｐ−ＭＯＳ（Ｔ１０），第１３ｐ−ＭＯＳ（Ｔ１３）及びキャパシタ（ＣＬ１）などからなり、前記第３ノードＱＬと前記シフトレジスタ（Ｓ／Ｒ）の第１制御部２１と同一のクロック信号にしたがって前記シフトレジスタ（Ｓ／Ｒ）の出力レベルをシフティングして、レベルシフタの出力端（ＯＵＴ）に出力する出力部２６と、第１５ｐ−ＭＯＳ（Ｔ１５）及び第１９ｐ−ＭＯＳ（Ｔ１９）などからなり、前記シフトレジスタ（Ｓ／Ｒ）の第１制御部２１と同一のクロック信号、及び第３制御部２３と同一のクロック信号によって前記第３ノードＱＬを電源電圧Ｖｓｓ端に連結させる第１リセット部２７と、第１１ｐ−ＭＯＳ（Ｔ１１）及び第１２ｐ−ＭＯＳ（Ｔ１２）などからなり、前記シフトレジスタ（Ｓ／Ｒ）の第３制御部２３と同一のクロック信号、又は前記シフトレジスタ（Ｓ／Ｒ）の第２ノードＱＢの電圧にしたがって前記第３ノードＱＬと前記レベルシフタの出力端（ＯＵＴ）とを等電位化する第２リセット部２８と、第１３ｐ−ＭＯＳＴ１３及び第１４ｐ−ＭＯＳ（Ｔ１４）からなり、前記シフトレジスタ（Ｓ／Ｒ）の第１制御部２１と同一のクロック信号、又は前記シフトレジスタ（Ｓ／Ｒ）の第２ノードＱＢの電圧にしたがって前記レベルシフタ（Ｌ／Ｓ）の出力端（ＯＵＴ）を電源電圧Ｖｓｓ端に連結させる第３リセット部２９とを備えて構成されている。
【００４５】
ここで、前記第４制御部２５は、前記負極性電圧（Ｖｎｅｇ）を順方向に出力する第８Ｐ−ＭＯＳ（Ｔ８）と、前記シフトレジスタ（Ｓ／Ｒ）の第１ノードＱの電圧にしたがって前記第８Ｐ−ＭＯＳ（Ｔ８）から出力された負極性電圧（Ｖｎｅｇ）を前記第３ノードＱＬに出力する２つの第９ｐ−ＭＯＳ（Ｔ９ａ，Ｔ９ｂ）とを備えて構成されている。前記２つの第９ｐ−ＭＯＳ（Ｔ９ａ，Ｔ９ｂ）はデュアルゲートの構成を有することでそれらによる漏洩電流を防止する。
【００４６】
前記出力部２６は、前記第３ノードＱＬにしたがって前記負極性電圧（Ｖｎｅｇ）電圧をレベルシフタの出力端（ＯＵＴ）に出力する第１０Ｐ−ＭＯＳ（Ｔ１０）と、前記シフトレジスタ（Ｓ／Ｒ）の第３制御部２３と同一のクロック信号にしたがって前記レベルシフタの出力端に電源電圧Ｖｓｓを出力する第２０ｐ−ＭＯＳ（Ｔ２０）と、前記第３ノードＱＬの電圧をカップリング現象によってブーストラッピングすることで前記第１０ｐ−ＭＯＳ（Ｔ１０）を確実にターンオンさせるキャパシタ（ＣＬ１）などで構成されている。
【００４７】
前記第１リセット部２７は、前記シフトレジスタ（Ｓ／Ｒ）の第１制御部２１と同一のクロック信号によって前記第３ノードＱＬを電源電圧Ｖｓｓ端に連結させる第１５Ｐ−ＭＯＳ（Ｔ１５）と、第３制御部２３と同一のクロック信号によって前記第３ノードＱＬを電源電圧Ｖｓｓ端に連結させる第１９Ｐ−ＭＯＳ（Ｔ１９）などで構成されている。
【００４８】
前記第２リセット部２８は、前記シフトレジスタ（Ｓ／Ｒ）の第３制御部２３と同一のクロック信号によって前記第３ノードＱＬと前記レベルシフタの出力端（ＯＵＴ）とを等電位化する第１１ｐ−ＭＯＳＴ１１と、前記シフトレジスタ（Ｓ／Ｒ）の第２ノードＱＢの電圧にしたがって前記第３ノードＱＬと前記レベルシフタの出力端（ＯＵＴ）とを等電位化する第１２ｐ−ＭＯＳ（Ｔ１２）などで構成されている。
【００４９】
前記第３リセット部２９は、前記シフトレジスタ（Ｓ／Ｒ）の第１制御部２１と同一のクロック信号にしたがって前記レベルシフタ（Ｌ／Ｓ）の出力端（ＯＵＴ）を電源電圧Ｖｓｓ端に連結させる第１３Ｐ−ＭＯＳ（Ｔ１３）と、前記シフトレジスタ（Ｓ／Ｒ）の第２ノードＱＢの電圧にしたがって前記レベルシフタ（Ｌ／Ｓ）の出力端（ＯＵＴ）を電源電圧Ｖｓｓ端に連結させる第１４Ｐ−ＭＯＳ（Ｔ１４）とで構成されている。このように構成された各ブロックにおいて、各ブロックごとに印加されるクロック信号に相違がある。
【００５０】
即ち、本発明による液晶表示装置の両方向駆動回路が上述したように４ｎ個のブロックで構成されると仮定すると次の通りである。
【００５１】
４ｎ−３番目（ｎは自然数）のブロックでは、第１制御部２１に第４クロック信号（ＣＬＫ４）が印加され、第２制御部２２には第３クロック信号（ＣＬＫ３）が印加され、第３制御部２３には第２クロック信号（ＣＬＫ２）が印加され、バッファ部２４には第１クロック信号（ＣＬＫ１）が印加される。
【００５２】
４ｎ−２番目（ｎは自然数）のブロックでは、第１制御部２１に第１クロック信号（ＣＬＫ１）が印加され、第２制御部２２には第４クロック信号（ＣＬＫ４）が印加され、第３制御部２３には第３クロック信号（ＣＬＫ３）が印加され、バッファ部２４には第２クロック信号（ＣＬＫ２）が印加される。
【００５３】
４ｎ−１番目（ｎは自然数）のブロックでは、第１制御部２１に第２クロック信号（ＣＬＫ２）が印加され、第２制御部２２には第１クロック信号（ＣＬＫ１）が印加され、第３制御部２３には第４クロック信号（ＣＬＫ４）が印加され、バッファ部２４には第３クロック信号（ＣＬＫ３）が印加される。
【００５４】
４ｎ番目（ｎは自然数）のブロックでは、第１制御部２１に第３クロック信号（ＣＬＫ３）が印加され、第２制御部２２には第２クロック信号（ＣＬＫ２）が印加され、第３制御部２３には第２クロック信号（ＣＬＫ１）が印加され、バッファ部２４には第４クロック信号（ＣＬＫ４）が印加される。
【００５５】
以下、このように構成された本発明による平板表示装置の両方向駆動回路の作動を説明する。
【００５６】
図５は、本発明による液晶表示装置の駆動回路の、順方向駆動時における入力クロック信号と、第１ノードＱ、第２ノードＱＢ、及び第３ノードＱＬの電圧レベル、及びシフトレジスタとレベルシフタの出力波形図である。
【００５７】
本発明の基本概念としては、１０Ｖでスイング（例えば、１０Ｖ〜０Ｖ）する４つのクロック信号（ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４）が入力され、シフトレジスタ（Ｓ／Ｒ）を作動させ、前記シフトレジスタ（Ｓ／Ｒ）の出力がレベルシフタ（Ｌ／Ｓ）を経つつ１０Ｖ以上のスイング電圧（例えば、１０Ｖ〜−８Ｖ）にレベル変換して行われ、ゲートドライバ及びデータドライバが両方向に駆動可能となることである。
【００５８】
まず、順方向に駆動するときは、図５に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順で繰り返して入力されるようにし、スタートパルスの入力時に第４クロック信号ＣＬＫ４が同時に入力されるようにする。
【００５９】
したがって、１番目のブロックの順方向作動を説明すると、スタートパルス（ＶＳＴ）としてスイッチオン状態のローレベル（０Ｖ）信号が入力されると、第１ｐ−ＭＯＳ（Ｔ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）としてスイッチオン状態のローレベル（０Ｖ）信号が入力されるので、第２ｐ−ＭＯＳ（Ｔ２）もターンオンになり、第１ノードＱがスイッチオン状態のローレベル（０Ｖ）になる。
したがって、第６ｐ−ＭＯＳ（Ｔ６）が徐々にターンオンになり、第１クロック信号（ＣＬＫ１）が出力端（ＯＵＴＰＵＴ１）に伝達され出力される。
【００６０】
次に、第１クロック信号（ＣＬＫ１）がスイッチオン状態のローレベル（０Ｖ）になり、第４クロック信号（ＣＬＫ４）がスイッチオフ状態のハイレベル（１０Ｖ）になると、前記第１ノードＱはフローティング状態になり、キャパシタ（ＣＢ）によるカップリング現象によってブーストラッピングが発生し、結局、第１ノードＱの電圧は更に高く上がる。このような電圧を用いてレベルシフタ（Ｌ／Ｓ）の第９ｐ−ＭＯＳ（Ｔ９ａ，Ｔ９ｂ）を迅速にターンオンにして、第１０ｐ−ＭＯＳ（Ｔ１０）のゲート電極及びキャパシタ（ＣＬ１）に負極性電圧（Ｖｎｅｇ）を充電させ、前記レベルシフタの出力端（ＯＵＴ）に負極性電圧（Ｖｎｅｇ）が充電されるようにする。このような構造の工程は薄膜トランジスタのしきい電圧が高くなるように進行し、第１ノードＱの電圧が消失してもブートストラップ現象を用いて第９ｐ−ＭＯＳ（Ｔ９）と第１０ｐ−ＭＯＳ（Ｔ１０）とを迅速にターンオンにすることができるという長所がある。
【００６１】
このような作動によって、１番目ブロックのシフトレジスタ（Ｓ／Ｒ１）は前記第１クロック信号（ＣＬＫ１）に同期して、１０Ｖ以下のスイング（例えば、１０Ｖ〜０Ｖ）電圧を出力し、１番目ブロックのレベルシフタ（Ｌ／Ｓ１）は前記シフトレジスタ（Ｓ／Ｒ１）の出力を１０Ｖ以上のスイング電圧（例えば、１０Ｖ〜−８Ｖ）にレベル変換して出力する。
【００６２】
同様に、２番目のブロックのシフトレジスタ（Ｓ／Ｒ２）及びレベルシフタ（Ｌ／Ｓ２）は、前記第２クロック信号（ＣＬＫ２）に同期して、それぞれ１０Ｖ以下のスイング（例えば、１０Ｖ−０Ｖ）電圧、及び１０Ｖ以上のスイング電圧（例えば、１０Ｖ−８Ｖ）を出力する。
【００６３】
かかる原理で作動する本発明による平板表示装置の両方向駆動回路において、各ブロックの順方向駆動時と逆方向駆動時の入出力波形をより具体的に説明する。
【００６４】
図６は本発明の平板表示装置の両方向駆動回路で、順方向駆動時における入力クロック信号と各ブロックのシフトレジスタ、及びレベルシフタの出力波形図であり、図７は本発明の平板表示装置の両方向駆動回路で、逆方向駆動時における入力信号と各ブロックのシフトレジスタ及び、レベルシフタの出力波形図である。
【００６５】
上述したように、まず、順方向に駆動するときは、図６に示すように、第１クロック信号、第２クロック信号、第３クロック信号、第４クロック信号の順で繰り返し入力されるようにし、スタートパルス（ＶＳＴ）の入力時に第４クロック信号（ＣＬＫ４）が同時に入力されるようにする。
【００６６】
反面、逆方向に駆動するときには、図７に示すように、第４クロック信号、第３クロック信号、第２クロック信号、第１クロック信号の順で繰り返し入力されるようにし、スタートパルスの入力時に第１クロック信号（ＣＬＫ１）が同時に入力されるようにする。
【００６７】
まず、順方向駆動を説明すると次の通りである。
【００６８】
スタートパルス（ＶＳＴ）がスイッチオン状態のローレベル（０Ｖ）で、１番目のブロックの第１制御部２１の第１ｐ−ＭＯＳ（Ｔ１）と、最後のブロックの第３制御部２３の第１６ｐ−ＭＯＳ（Ｔ１６）とに印加されるので、これらは共にターンオンになる。
【００６９】
これと同時に、第４クロック信号（ＣＬＫ４）がスイッチオン状態（０Ｖ）で入力されるので、１番目のブロックの第２ｐ−ＭＯＳ（Ｔ２）はターンオンになるが、最後のブロックの第１７ｐ−ＭＯＳ（Ｔ１７）には第４クロック信号（ＣＬＫ）が印加されず、前記第１７ｐ−ＭＯＳ（Ｔ１７）はターンオフになる。
【００７０】
したがって、１番目のブロックでは第１ノードＱがスイッチオン状態（０Ｖ）になり、第６ｐ−ＭＯＳ（Ｔ６）がターンオンになり、第１クロック信号（ＣＬＫ１）が出力端（ＯＵＴＰＵＴ１）に伝達され出力される。反面、最後のブロックの第６ｐ−ＭＯＳ（Ｔ６）はターンオフになるので、入力された第４クロック信号（ＣＬＫ４）は出力端に伝達されない。
【００７１】
結局、上述したように、スタートパルスと第４クロック信号（ＣＬＫ４）とが同時に入力されると、１番目のブロックから最後のブロックに順次にパルスが出力されるので、順方向駆動が行われる。
【００７２】
したがって、１番目のブロックの順方向作動を説明すると次の通りである。
【００７３】
上述したように、スタートパルス（ＶＳＴ）がスイッチオン状態（０Ｖ）の信号で入力されると、第１制御部２１の第１ｐ−ＭＯＳ（Ｔ１）がターンオンになり、この際、第４クロック信号（ＣＬＫ４）がスイッチオン状態のローレベル（０Ｖ）信号が入力されるので、第２ｐ−ＭＯＳ（Ｔ２）もターンオンになり、第ノードＱがスイッチオン状態（０Ｖ）になる。したがって、第６ｐ−ＭＯＳ（Ｔ６）が徐々にターンオンになり、第１クロック信号（ＣＬＫ１）が出力端（ＯＵＴＰＵＴ１）に伝達され出力される。
【００７４】
この際、スタートパルス（ＶＳＴ）としてスイッチオン状態のローレベル（０Ｖ）信号が入力されるので、第２制御部２２の２つの第５ｐ−ＭＯＳ（Ｔ５ａ，Ｔ５ｂ）がターンオンになり、電源電圧（Ｖｓｓ）が前記第２ノードＱＢに充電される。これにより、前記第２ノードＱＢにゲート電極が連結された２つの第３ｐ−ＭＯＳ（Ｔ３ａ，Ｔ３ｂ）と第７ｐ−ＭＯＳ（Ｔ７）はターンオフになる。
【００７５】
その結果、第２ノードＱＢはスイッチオフ状態（１０Ｖ）であるので、第７ｐ−ＭＯＳ（Ｔ７）はターンオフになり、電源電圧Ｖｓｓが出力端（ＯＵＴＰＵＴ１）に伝達されない。また、第３制御部２３の前記第１６ｐ−ＭＯＳ（Ｔ１６）にはその次の端の出力が印加され、第１７ｐ−ＭＯＳ（Ｔ１７）には第２クロック信号が印加されるので、共にオフ状態を維持する。
【００７６】
次に、第１クロック信号（ＣＬＫ１）がスイッチオン状態のローレベル（０Ｖ）になり、第４クロック信号（ＣＬＫ４）がスイッチオフ状態のハイレベル（１０Ｖ）になると、前記第１ノードＱはフローティング状態になり、キャパシタＣＢによるカップリング現象によってブーストラッピングが発生し、結局、第６ｐ−ＭＯＳ（Ｔ６）のゲート電圧は更に高く上がる。
【００７７】
このような電圧を用いてレベルシフト（Ｌ／Ｓ）の第９ｐ−ＭＯＳ（Ｔ９ａ，Ｔ９ｂ）を迅速にターンオンにして、第１０ｐ−ＭＯＳ（Ｔ１０）のゲート電極及びキャパシタ（ＣＬ１）に負極性電圧（Ｖｎｅｇ）を充電させ、前記レベルシフタ（Ｌ／Ｓ）の出力端（ＯＵＴ）に負極性電圧（Ｖｎｅｇ）が充電されるようにする。
【００７８】
同様の方法で２番目のブロックでは、前記１番目のブロックのシフトレジスタ（Ｓ／Ｒ１）の出力がスイッチオン状態（０Ｖ）で、第１クロック信号がスイッチオン状態（０Ｖ）であるとき、第１ｐ−ＭＯＳ及び第２ｐ−ＭＯＳ（Ｔ１，Ｔ２）がターンオンになるので、前記第１ノードＱがスイッチオン状態（０Ｖ）になる。したがって、第６ｐ−ＭＯＳ（Ｔ６）がターンオンになり、入力された第２クロック信号（ＣＬＫ２）を出力端（ＯＵＴＰＵＴ１）に出力する。
【００７９】
そして、２番目のブロックのレベルシフタ（Ｌ／Ｓ２）においても上述したように、負極性電圧を出力端に出力する。このような方法で図６に示すように、１番目のブロックから８番目のブロックまで順次に出力が発生する。
【００８０】
反面、逆方向駆動は次の通りである。
【００８１】
スタートパルス（ＶＳＴ）がスイッチオン状態のローレベル（０Ｖ）で、１番目のブロックの第１制御部２１の第１ｐ−ＭＯＳ（Ｔ１）と、最後のブロックの第３制御部２３の第１６ｐ−ＭＯＳ（Ｔ１６）に印加されるので、これらは共にターンオンになる。
これと同時に、第１クロック信号（ＣＬＫ１）がスイッチオン状態（０Ｖ）で入力されるので、１番目のブロックの第２ｐ−ＭＯＳ（Ｔ２）はターンオフになるが、最後のブロックの第１７ｐ−ＭＯＳ（Ｔ１７）はターンオンになる。
【００８２】
したがって、１番目のブロックでは、第１ノードＱがスイッチオフ状態（１０Ｖ）になって第６ｐ−ＭＯＳ（Ｔ６）がターンオフになるので、入力された第１クロック信号（ＣＬＫ１）が出力端に伝達されない。反面、最後のブロックの第６ｐ−ＭＯＳ（Ｔ６）はターンオンになるので、第６ｐ−ＭＯＳ（Ｔ６）に入力された第４クロック信号（ＣＬＫ４）が出力端（ＯＵＴＰＵＴ１）に伝達され出力される。
【００８３】
結局、上述したように、スタートパルスと第１クロック信号（ＣＬＫ１）とが同時に入力されると、最後のブロックから１番目のブロックの逆順でパルスを出力するので逆方向駆動が行われる。
【００８４】
即ち、最後のブロックの作動を説明すると以下の通りである。
【００８５】
上述したように、スタートパルス（ＶＳＴ）と第１クロック信号（ＣＬＫ１）がスイッチオン状態（０Ｖ）で入力されると、第１制御部２１の第２ｐ−ＭＯＳ（Ｔ２）はターンオフになるが、第３制御部２３の第１６ｐ−ＭＯＳ（Ｔ１６）及び第１７ｐ−ＭＯＳ（Ｔ１７）がターンオンになり、第１ノードＱがスイッチオン状態（０Ｖ）になる。
したがって、第６ｐ−ＭＯＳ（Ｔ６）が徐々にターンオンになり、この際に入力された第４クロック信号（ＣＬＫ４）が出力端（ＯＵＴＰＵＴ１）に出力される。この際、 第１６ｐ−ＭＯＳ（Ｔ１６）を介してスタートパルス（ＶＳＴ）がスイッチオン状態のローレベル（０Ｖ）で入力されるので、第２制御部２２の２つの第５ｐ−ＭＯＳ（Ｔ５ａ，Ｔ５ｂ）がターンオンになり、電源電圧Ｖｓｓが前記第２ノードＱＢに充電される。
【００８６】
これにより、前記第２ノードＱＢにゲート電極が連結された２つの第３ｐ−ＭＯＳ（Ｔ３ａ，Ｔ３ｂ）と第７ｐ−ＭＯＳ（Ｔ７）はターンオフになる。
その結果、第２ノードＱＢはスイッチオフ状態で１０Ｖであるので、第７ｐ−ＭＯＳ（Ｔ７）はターンオフになり、電源電圧Ｖｓｓが出力端（ＯＵＴＰＵＴ１）に伝達されない。
【００８７】
次に、第４クロック信号（ＣＬＫ４）がスイッチオン状態のローレベル（０Ｖ）になり、第１クロック信号（ＣＬＫ１）がスイッチオフ状態のハイレベル（１０Ｖ）になると、前記第１ノードＱはフローティング状態になり、キャパシタＣＢによるカップリング現象によってブーストラッピングが発生し、結局、第６ｐ−ＭＯＳ（Ｔ６）のゲート電圧は更に高く上がる。
【００８８】
このような電圧を用いてレベルシフト（Ｌ／Ｓ）の第９ｐ−ＭＯＳ（Ｔ９ａ，Ｔ９ｂ）を迅速にターンオンにして、第１０ｐ−ＭＯＳ（Ｔ１０）のゲート電極及びキャパシタ（ＣＬ１）に負極性電圧（Ｖｎｅｇ）を充電させ、前記レベルシフタ（Ｌ／Ｓ）の出力端（ＯＵＴ）に負極性電圧（Ｖｎｅｇ）が充電されるようにする。
【００８９】
同様の方法で最後のブロックの直前のブロックでは、前記最後のブロックのシフトレジスタ（Ｓ／Ｒ１）の出力がスイッチオン状態（０Ｖ）で、第４クロック信号がスイッチオン状態（０Ｖ）であるとき、第１６ｐ−ＭＯＳ及び第１７ｐ−ＭＯＳ（Ｔ１６，Ｔ１７）がターンオンになるので、前記第１ノードＱがスイッチオン状態（０Ｖ）になる。したがって、第６ｐ−ＭＯＳ（Ｔ６）がターンオンになり、入力された第３クロック信号（ＣＬＫ３）を出力端（ＯＵＴＰＵＴ１）に出力する。
【００９０】
そして、レベルシフタ（Ｌ／Ｓ２）においても、上述したように負極性電圧を出力端に出力する。このような方法で図７に示すように、最後のブロックから１番目のブロックまで順次に出力が発生する。
【００９１】
このように、順方向と逆方向の走査が別途の信号やピン（ＰＩＮ）を備えずに行われるので、製作された液晶表示パネルに対してシステムモデルに合わせてパネルの装着が可能となる。即ち、ポートレート型ディスプレイ又は、ランドスケープ型ディスプレイに共に応用可能である。
【００９２】
一方、本発明による平板表示装置の両方向駆動回路は、液晶表示装置だけでなく、液晶表示装置と駆動方法が類似したＥＬ表示装置、ＰＤＰ表示装置などにも適用して作動させることができる。
【図面の簡単な説明】
【００９３】
【図１】一般的な液晶表示パネルの回路構成図である。
【図２】これまでの液晶表示パネルシフトレジスタの回路的な構成図である。
【図３】これまでの液晶表示パネルシフトレジスタの入力及び出力波形図である。
【図４Ａ】本発明の実施形態によるシフトレジスタ、及びレベルシフタが内装された液晶表示パネルの両方向駆動回路の回路構成図である。
【図４Ｂ】本発明の実施形態によるシフトレジスタ、及びレベルシフタが内装された液晶表示パネルの両方向駆動回路の回路構成図である。
【図５】本発明による液晶表示装置の駆動回路で、順方向駆動時における入力クロック信号と、第１ノードＱ、第２ノードＱＢ、及び第３ノード（ＱＬ）の電圧レベル、及びシフトレジスタとレベルシフタの出力波形図である。
【図６】本発明の平板表示装置の両方向駆動回路で、順方向駆動時における入力クロック信号と各ブロックのシフトレジスタ、及びレベルシフタの出力波形図である。
【図７】本発明の平板表示装置の両方向駆動回路で、逆方向駆動時における入力クロック信号と各ブロックのシフトレジスタ、及びレベルシフタの出力波形図である。
【符号の説明】
【００９４】
２１：第１制御部
２２：第２制御部
２３：第３制御部
２４：バッファ部
２５：第４制御部
２６：出力部
２７：第１リセット部
２８：第２リセット部
２９：第３リセット部
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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