(57)【要約】【課題】メモリアレーにおけるマルチレベル感知のための装置および方法を提供すること。【解決手段】メモリアレー内のアレー・セルから受信される信号を感知するための方法であって、メモリアレーの選択されたアレー・セルの電流に比例するアナログ電圧Ｖｄｄｒを発生するステップ、および、出力デジタル信号を発生するためにアナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較するステップを含む方法。メモリセルからの信号を時間遅延に変換することによってメモリセルを感知し、時間遅延を基準セルの時間遅延と比較することによってメモリセルを感知するための方法も提供される。関連する装置も開示される。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリアレー内のアレー・セルから受信される信号を感知するための方法であって、
前記メモリアレーの選択されたアレー・セルの電流に比例するアナログ電圧Ｖｄｄｒを発生するステップと、
出力デジタル信号を発生するために、前記アナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較するステップとを含む方法。
【請求項２】
前記アレー・セルの構造および電流路と同じ構造および同じ電流路を有する基準セルを基準部に設けるステップと、前記メモリアレーのドレインビット線および前記基準部の基準ドレインビット線を駆動するためのドレインドライバを設けるステップとをさらに含み、前記ドレインドライバは前記アナログ電圧Ｖｄｄｒを発生する請求項１に記載の方法。
【請求項３】
前記アナログ電圧Ｖｄｄｒが前記基準アナログ電圧Ｖｃｏｍｐより高い場合、低い出力デジタル信号が出力され、前記アナログ電圧Ｖｄｄｒが前記基準アナログ電圧Ｖｃｏｍｐより高くない場合、高い出力デジタル信号が出力される請求項１に記載の方法。
【請求項４】
前記メモリアレーおよび前記基準部を放電するステップと、
それぞれアレー・セル信号および基準信号、および、タイミング信号を発生するために前記メモリアレーおよび前記基準部を充電するステップと、
前記タイミング信号が所定の電圧レベルに到達すると、読出し信号を発生するステップと、
前記読出し信号が一旦発生されれば、前記セル信号と前記基準信号の差から感知信号を発生するステップとをさらに含む請求項１に記載の方法。
【請求項５】
メモリセルを感知するための方法であって、
メモリセルからの信号を時間遅延に変換するステップと、
前記時間遅延を基準セルの時間遅延と比較することによって前記メモリセルを感知するステップとを含む方法。
【請求項６】
前記時間遅延はデジタル信号遅延を含む請求項５に記載の方法。
【請求項７】
前記時間遅延を前記基準セルの時間遅延に比較するステップは、前記時間遅延の立ち上がりおよび降下時刻の少なくとも１つを比較するステップを含む請求項５に記載の方法。
【請求項８】
前記メモリセルからの前記信号を前記時間遅延に変換するステップは、前記メモリセルの電流に比例するアナログ電圧Ｖｄｄｒを発生するステップを含む請求項５に記載の方法。
【請求項９】
前記時間遅延を前記基準セルの前記時間遅延に比較するステップは、出力デジタル信号を発生するために前記アナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較するステップを含む請求項８に記載の方法。
【請求項１０】
メモリアレー内のアレー・セルから受信される信号を感知するための装置であって、
前記メモリアレーの選択されたアレー・セルの電流に比例するアナログ電圧Ｖｄｄｒを発生するように構成されたドレインドライバと、
出力デジタル信号を発生するために前記アナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較するように構成される比較器とを含む装置。
【請求項１１】
前記アレー・セルの構造および電流路と同じ構造および同じ電流路を有する基準セルを備える基準部をさらに含み、前記ドレインドライバは前記メモリアレーのドレインビット線および前記基準部の基準ドレインビット線を駆動するように構成される請求項１０に記載の装置。
【請求項１２】
前記比較器は前記アナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較し、
前記アナログ電圧Ｖｄｄｒが前記基準アナログ電圧Ｖｃｏｍｐより高い場合、低い出力デジタル信号が出力され、前記アナログ電圧Ｖｄｄｒが前記基準アナログ電圧Ｖｃｏｍｐより高くない場合、高い出力デジタル信号が出力されるという方法で前記出力デジタル信号を発生する請求項１０に記載の装置。
【請求項１３】
前記出力デジタル信号を受信するデータ部をさらに含む請求項１０に記載の装置。
【請求項１４】
メモリセルを感知するための装置であって、
メモリセルからの信号を時間遅延に変換するように構成されるドライバと、
前記時間遅延を基準セルの時間遅延に比較するように構成される比較器とを含む装置。
【請求項１５】
前記時間遅延はデジタル信号遅延を含む請求項１４に記載の装置。
【請求項１６】
前記比較器は前記時間遅延の立ち上がり時刻および降下時刻の少なくとも１つを比較する請求項１４に記載の装置。
【請求項１７】
前記比較器は前記アナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較し、
前記アナログ電圧Ｖｄｄｒが前記基準アナログ電圧Ｖｃｏｍｐより高い場合、低い出力デジタル信号が出力され、前記アナログ電圧Ｖｄｄｒが前記基準アナログ電圧Ｖｃｏｍｐより高くない場合、高い出力デジタル信号が出力されるという方法で前記出力デジタル信号を発生する請求項１４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体メモリに関し、より詳細にはメモリセルから受信される信号のマルチレベル感知のためのデバイスに関する。
【背景技術】
【０００２】
本出願は２００３年４月２９日に出願した米国仮特許出願第６０／４６６，０６３号明細書からの優先権を主張し、その全体は基準によって本明細書に組み込まれている。
【０００３】
ランダムアクセスメモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、不揮発性メモリ（ＮＶＭ）などのメモリデバイスは当技術分野においてよく知られている。メモリデバイスは、管理、プログラミング／消去、および、データ検索動作のためのメモリセルのアレーおよび周辺支援システムを含む。
【０００４】
これらのデバイスは、出力電気信号を供給することによって、保存される内部のデータの指示（indication)を提供する。感知増幅器（ＳＡ）と呼ばれるデバイスは信号を検出し、その論理的な内容を決定するために使用される。
【０００５】
一般に、感知増幅器は、セルの出力（電圧または電流）を閾値レベル（電圧または電流）と比較することによって、セルに保存される論理値を決定する。出力が閾値の上方にある場合、セルは（１の論理値を使用して）消去されたと決定され、出力が閾値の下方にある場合、セルは（０の論理値を使用して）プログラムされたと決定される。
【０００６】
閾値レベルは、予測される消去されたレベルとプログラムされたレベルとの間のレベルとして典型的に設定され、これは十分高い（または、双方の予測レベルから十分に離れた）ものであり、そのため、出力の雑音が疑似的な結果をもたらさない。
【０００７】
従来技術の感知増幅器回路の例を図１に示す。この感知増幅器回路は「Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｈｉｇｈ  ｓｐｅｅｄ  ｓｅｎｓｉｎｇ  ｏｆ  ｍｅｍｏｒｙ  ａｒｒａｙ」と題されるＡｌｅｘａｎｄｅｒ  ＫｕｓｈｎａｒｅｎｋｏおよびＯｌｅｇ  Ｄａｄａｓｈｅｖへの米国特許第６，４６９，９２９号明細書に説明される感知増幅器と同様である。
【０００８】
図１はいかなる数の行および列にも配置される複数のメモリセルを含むメモリアレー１１０のための従来技術の感知システムを示す。説明の目的のために、メモリセル１１１が読み取られる（すなわち、感知される）ことを仮定する。メモリセル１１１はドレインおよびソース端子がアレービット回線ＢＮおよびＢＮ＋１に結合され、制御端子はワード線Ｗ１に結合される。メモリセル１１１は、（アレービット線を選択するための）列復号器１０４および（ワード線を選択するための）行復号器１０３を使用してシステムビット線ＢＬに選択的に結合される。システムビット線ＢＬは、選択されたアレービット線に結合されるメモリセルの数に比例する連動寄生容量ＣＢＬを含むことがある。
【０００９】
メモリアレー１１２についても同様に、メモリセル１１３はドレインおよびソース端子がアレービット線ＢＭおよびＢＭ＋１に結合され、制御端子がワード線Ｗ１に結合される。メモリセル１１３は（アレービット線を選択するための）列復号器１０５および（ワード線を選択するための）行復号器１０６を使用してシステムビット線ＢＬ＿ＲＥＦに選択的に結合される。システムビット線ＢＬは、選択されたアレービット線に結合されるメモリセルの数に比例する連動寄生容量ＣＲＥＦ＿ＢＬを含むことがある。
【００１０】
メモリアレー１１０のメモリセル１１１の状態を読み取る（すなわち、感知する）ために、アレービット線ＢＮはシステムビット線ＢＬに結合され、アレービット線ＢＮ＋１は所定の電圧（例えば、アース）に結合され、かつ、ワード線Ｗ１は読出し電圧（例えば、３ボルト）に結合される。上記に説明した結合を提供するための復号器１０３および１０４の動作はよく知られており、したがって、本明細書においては詳細に説明されない。
【００１１】
前段落および以下の説明は、図１の右側の回路であるメモリアレー１１２のメモリセル１１３についても、必要な変更を加えて正しく成り立つ。
【００１２】
感知増幅器１４５がメモリセル１１１の論理的状態を正しく感知することを確実にするために、システムビット線ＢＬは、メモリセル１１１の感知の前に、所定のレベル（例えば、約２Ｖ）に充電することができる。システムビット線ＢＬの最適な充電は、この所定の電圧を通り越すことなく、所定の電圧への迅速な遷移を促進することができる。この充電動作は充電開始デバイスＰ２を使用して開始することができ、システムビット線ＢＬを迅速かつ効率的に充電させる制御部１２０（図１の右側については制御部１２１）を使用して有利に制御することができる。
【００１３】
詳細には、充電動作を開始するために、アクティブ信号ＣＨＡＲＧＥは充電開始デバイスＰ２（図１の右側についてはＰ７）の電源を入れる。充電開始デバイスＰ２はＰＭＯＳ（ｐチャンネル金属酸化物半導体）トランジスタを含むことができ、アクティブ信号ＣＨＡＲＧＥは論理０である。導電すると、充電開始デバイスＰ２は、（以下に詳細に説明する）感知増幅器１４５によって供給される引上げ信号を制御部１２０に転送する。
【００１４】
制御部１２０は、ＮＭＯＳ（ｎチャンネル金属酸化物半導体）トランジスタＮ１（図１の右側についてはＮ２）を含む静的クランプ、および、ＰＭＯＳトランジスタＰ１（図１の右側についてはＰ８）を含む動的クランプを含むことができる。トランジスタＮ１はドレインが充電開始デバイスＰ２に接続され、ソースがシステムビット線ＢＬに接続されてもよい。トランジスタＮ１はそのゲートでバイアス電圧ＶＢを受信する。バイアス電圧ＶＢは、
ＶＴＮ＜ＶＢ＜ＶＢＬＤ＋ＶＴＮ
によって定義されるトランジスタＮ１のためのゲートバイアス電圧であり、ここで、ＶＢＬＤはビット線ＢＬ上の所望の電圧であり、ＶＴＮはｎ型トランジスタの閾値電圧（例えば、０．６Ｖ）である。このようにして、トランジスタＮ１はビット線ＢＬをＶＢ−ＶＴＮに非常に迅速に充電する。この時点において、トランジスタＮ１は非導電性に遷移する。すなわち、（以下に説明するように）静的クランプが非アクティブにされ、動的クランプがアクティブにされる。
【００１５】
制御部１２０の動的クランプは、（トランジスタＮ１のドレインも同じく）ソースが充電開始デバイスＰ２に接続され、（トランジスタＮ１のソースも同じく）ドレインがビット線ＢＬに結合されるＰＭＯＳトランジスタＰ１を含むことができる。動的クランプは比較器Ｃ１（図１の右側についてはＣ２）をさらに含み、これは、基準電圧ＢＩＡＳとビット線電圧ＢＬを比較し、続いて、その比較を表す信号ＶＧを出力する。詳細には、比較器Ｃ１は、ＶＢＬがＢＩＡＳより小さい場合に低い信号ＶＧを出力し、ＶＢＬがＢＩＡＳより大きい場合（または、比較器Ｃ１が動作不能となった場合）に高い信号ＶＧを出力する。基準電圧ＢＩＡＳは、システムビット線ＢＬ上の所望のビット線電圧ＶＢＬＤにほぼ等しくすることができる。トランジスタＰ１はその制御ゲートで信号ＶＧを受信する。
【００１６】
感知増幅器１４５は第１段１３０および１３１、および、第２段１４０を含むことができる。第１段１３０は、ドレインおよびゲートが電源電圧ＶＤＤに接続され、ソースが充電開始デバイスＰ２に接続されるＮＭＯＳトランジスタである引上げデバイスＮ４、および、ドレインおよびゲートが充電開始デバイスＰ２に接続され、ソースが電源電圧ＶＤＤに接続されるＰＭＯＳトランジスタである電流感知デバイスＰ３を含む。この配置構成において、電流感知デバイスＰ３は以下に詳細に説明するダイオードとして有利に機能する。
【００１７】
第１段１３１は第１段１３０と同一の配置構成を有する。詳細には、第１段１３１は、ドレインおよびゲートが電源電圧ＶＤＤに接続され、ソースが充電開始デバイスＰ７に接続されるＮＭＯＳトランジスタである引上げデバイスＮ３、および、ドレインおよびゲートが充電開始デバイスＰ７に接続され、ソースが電源電圧ＶＤＤに接続されるＰＭＯＳトランジスタである電流感知デバイスＰ６を含む。
【００１８】
充電開始デバイスＰ２（図１の右側についてはＰ７）がアクティブにされた後、引上げトランジスタＮ４（Ｎ３）および電流感知デバイスＰ３（Ｐ６）は強く導電する。充電動作の間、システムビット線ＢＬは、引上げトランジスタＮ４（Ｎ３）を介してＶＤＤ−ＶＴＮの引上げ電圧を受信する。続いて、電流感知デバイスＰ３（Ｐ６）を介して、システムビット線ＢＬ上の電圧はＶＤＤ−ＶＴＰに上昇し、ＶＴＰはＰＭＯＳトランジスタの閾値電圧である。電圧ＶＤＤ−ＶＴＰは所望のシステムビット線電圧ＶＢＬＤに実質的に等しいことに注意されたい。この時点において、システムビット線ＢＬ上のこの上昇した電圧は引上げトランジスタＮ４（Ｎ３）の電源を切る。電流感知デバイスＰ３（Ｐ６）がダイオードとして接続されるため、電流ＩＢＬ（ＩＢＬ＿ＲＥＦ）のみが検出される。したがって、感知されたメモリセルの状態によっては、所定の電流が電流感知デバイスＰ３（Ｐ６）を介して流れることができる。
【００１９】
第１段１３０および１３１それぞれの電流感知デバイスＰ３およびＰ６は第２段１４０に設けられた電流の鏡を有する。詳細には、電流感知デバイスＰ３を通る電流ＩＢＬがＰＭＯＳトランジスタＰ４を通過する電流Ｉ１に反映されるのに対して、電流感知デバイスＰ６を通過する電流ＩＢＬ＿ＲＥＦはＰＭＯＳトランジスタＰ５を通過する電流Ｉ２に反映される。電流感知デバイスＰ３を通過する電流とＰＭＯＳトランジスタＰ４を通過する電流の比が第１段１３０の利得を規定するのに対して、電流感知デバイスＰ６を通過する電流とＰＭＯＳトランジスタＰ６を通過する電流の比は第１段１３１の利得を規定する。ラッチ回路１４１（例えば、増幅器ブロック）は電流Ｉ１およびＩ２を増幅し、比較することができる。
【００２０】
ＶＤＤ電源電圧が以下のように規定される最低電圧ＶＤＤ＿ＭＩＮより高くならない限り、感知増幅器１４５は適切に動作できない。
【００２１】
【数１】
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【００２２】
式（１）において、ＶＤＩＯＤＥ＿ＭＡＸはＰＭＯＳトランジスタＰ３またはＰＭＯＳトランジスタＰ６にかかる電圧降下であり、ＶＢＬ＿ＭＩＮは不揮発性メモリ技術に対する最低許容可能ビット線電圧であり、ＶＰ１／Ｐ８はＰＭＯＳトランジスタＰ１（またはＰＭＯＳトランジスタＰ８）のドレイン対ソースの電圧降下であり、ＶＰ２／Ｐ７はＰＭＯＳトランジスタＰ２（または、ＰＭＯＳトランジスタＰ７）に関するドレイン対ソース電圧降下に等しい。
【００２３】
例えば、ＶＤＩＯＤＥ＿ＭＡＸが１．０ボルトに等しく、ＶＢＬ＿ＭＩＮが１．８ボルトに等しく、ＶＰ１／Ｐ８およびＶＰ２／Ｐ７が０．０５ボルトに等しい場合、最低電源電圧ＶＤＤ＿ＭＩＮは２．９ボルト（１．８Ｖ＋１Ｖ＋０．０５Ｖ＋０．０５Ｖ）となる。このような場合、メモリデバイス１００は、２．９ボルトより低いＶＤＤ電源電圧を使用する応用例においては使用できない。
【００２４】
加えて、感知増幅器第１段１３０および１３１はＶＤＤ電源電圧における雑音に敏感である。読取り動作中に、ＶＤＤ電源電圧がＶＤＤ＿ＯＶＥＲＳＨＯＯＴの上昇した電圧まで上昇する場合、ＰＭＯＳトランジスタＰ３およびＰ６のドレインにおける電圧ＶＳＡ１およびＶＳＡ２は、ＶＤＤ＿ＯＶＥＲＳＨＯＯＴからダイオードの電圧降下を差し引いたものに等しくなる。続いて、ＶＤＤ電源電圧がＶＤＤ＿ＵＮＤＥＲＳＨＯＯＴの低下した電圧まで下がった場合、トランジスタＰ３およびＰ６は電源を切ることができる。この時、感知増幅器第１段１３０および１３１は、セル電流ＩＢＬおよびＩＢＬ＿ＲＥＦが電圧ＶＳＡ１およびＶＳＡ２を放電するまで、動作することができない。セル電流ＩＢＬが小さい場合、感知増幅器第１段１３０は、読出し動作の終了まで電源が切られたままとなり、これによって、読出し動作の失敗をもたらす。
【００２５】
したがって、低い電源電圧に対応でき、電源電圧の変動を許容できる感知システムを提供することが所望される。
【特許文献１】米国仮特許出願第６０／４６６，０６３号明細書
【特許文献２】「Ｓｔｒｕｃｔｕｒｅ  ａｎｄ  ｍｅｔｈｏｄ  ｆｏｒ  ｈｉｇｈ  ｓｐｅｅｄ  ｓｅｎｓｉｎｇ  ｏｆ  ｍｅｍｏｒｙ  ａｒｒａｙ」と題されるＡｌｅｘａｎｄｅｒ  ＫｕｓｈｎａｒｅｎｋｏおよびＯｌｅｇ  Ｄａｄａｓｈｅｖへの米国特許第６，４６９，９２９号明細書
【特許文献３】本出願と同一の被譲渡人に譲渡されたＥｉｔａｎおよびＤａｄａｓｈｅｖの米国特許第６，１２８，２２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明は、さらに以下に詳細に説明するように、メモリアレーにおけるマルチレベル感知のための装置および方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明は、低電圧動作におけるマルチレベル感知を可能にする。マルチレベル感知はＶｄｄ雑音（高すぎ／低すぎ）に敏感でなくできる。
【００２８】
したがって、本発明の実施形態によれば、メモリアレー内のアレー・セルから受信される信号を感知するための方法が提供され、本方法は、メモリアレーの選択されたアレー・セルの電流に比例するアナログ電圧Ｖｄｄｒを発生するステップを含み、出力デジタル信号を発生するための基準アナログ電圧Ｖｃｏｍｐとアナログ電圧Ｖｄｄｒを比較するステップを含む。
【００２９】
本発明の実施形態によれば、本方法は、アレー・セルの構造および電流路と同じ構造および同じ電流路を有する基準セルを基準部に設けるステップと、メモリアレーのドレインビット線および基準部の基準ドレインビット線を駆動するためのドレインドライバを設けるステップとをさらに含み、ドレインドライバはアナログ電圧Ｖｄｄｒを発生する。
【００３０】
さらに本発明の実施形態によれば、アナログ電圧Ｖｄｄｒが基準電圧Ｖｃｏｍｐより高い場合、低い出力デジタル信号が出力され、アナログ電圧Ｖｄｄｒが基準アナログ電圧Ｖｃｏｍｐより高くない場合、高い出力デジタル信号が出力される。
【００３１】
本発明の実施形態によれば、本方法は、メモリアレーおよび基準部を放電するステップと、それぞれアレー・セル信号および基準信号、および、タイミング信号を発生するためにメモリアレーおよび基準部を充電するステップと、タイミング信号が所定の電圧レベルに到達すると読出し信号を発生するステップと、読出し信号が一旦発生されれば、セル信号と基準信号の差から感知信号を発生するステップとをさらに含む。
【００３２】
本発明の実施形態によれば、メモリセルを感知するための方法も提供され、本方法は、メモリセルからの信号を時間遅延に変換するステップと、時間遅延を基準セルの時間遅延と比較することによってメモリセルを感知するステップとを含む。時間遅延はデジタル信号遅延を含むことができる。時間遅延の立ち上がりおよび降下時刻の少なくとも１つは比較することができる。メモリセルからの信号を時間遅延に変換するステップは、メモリセルの電流に比例するアナログ電圧Ｖｄｄｒを発生するステップを含むことができる。アナログ電圧Ｖｄｄｒは、出力デジタル信号を発生するために基準アナログ電圧Ｖｃｏｍｐと比較することができる。
【００３３】
本発明の実施形態によれば、メモリアレー内のアレー・セルから受信される信号を感知するための装置も提供され、本装置は、メモリアレーの選択されたアレー・セルの電流に比例するアナログ電圧Ｖｄｄｒを発生するように構成されたドレインドライバ、および、出力デジタル信号を発生するためにアナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較するように構成された比較器を含む。
【００３４】
本発明の実施形態によれば、基準部には、アレー・セルの構造および電流路と同じ構造および同じ電流路を有する基準セルを設けることができ、ドレインドライバはメモリアレーのドレインビット線および基準部の基準ドレインビット線を駆動するように構成される。データ部は出力デジタル信号を受信することができる。
【００３５】
さらに本発明の実施形態によれば、比較器はアナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較し、以下の方法で出力デジタル信号を発生する。すなわち、アナログ電圧Ｖｄｄｒが基準アナログ電圧Ｖｃｏｍｐより高い場合、低い出力デジタル信号が出力され、アナログ電圧Ｖｄｄｒが基準アナログ電圧Ｖｃｏｍｐより高くない場合、高い出力デジタル信号が出力される。
【００３６】
本発明の実施形態によれば、メモリセルからの信号を時間遅延に変換するように構成されたドライバ、および、時間遅延を基準セルの時間遅延と比較するように構成された比較器を含むメモリセルを感知するための装置も提供される。
【００３７】
本発明は添付の図面とともに行う以下の詳細な説明からより完全に理解され、認識されよう。
【発明を実施するための最良の形態】
【００３８】
図２を基準すると、本発明の実施形態によって構築され、動作可能となるメモリ感知システムが示される。図３を基準すると、本発明の実施形態によるメモリ感知システムによって読出すことができるメモリセルアレー１０が示される。
【００３９】
アレー１０のメモリセルは行および列に配置され、各メモリセルは、関連するワード線およびビット線に適切な電圧を印加することによって読出し、プログラミング、または、消去の間にアクセスされる。例えば、図３に示すように、メモリセルＭＣｊｉのゲート端子は好ましくは関連するワード線（ＷＬ）ＷＬｉに接続され、ドレイン端子およびソース端子は好ましくは関連するビット線（ＢＬ）ＢＬｊおよびＢＬｊ＋１に接続される。
【００４０】
アレー１０のメモリセルは、入力アドレス信号（Ｘアドレス＜ｈ：０＞、Ｙアドレス＜ｐ：０＞にそれぞれ従って、ワード線制御回路、すなわち、行復号器１２およびビット船制御回路、すなわち、列復号器１４を使用してアドレス指定することができる。行復号器１２は割り当てられたワード線電圧をＷＬに供給する。列復号器１４は、メモリセルの選択されたドレインビット線（ＤＢＬ）およびソースビット線（ＳＢＬ）をＤＢＬ入力およびＳＢＬ入力に対応するように接続する。
【００４１】
図２および図３に見られるように、選択された同じワード線に接続される複数のメモリセルは同時にアクセスすることができる。例えば、ｋ＋１個のメモリセルに同時にアクセスすることができる。したがって、列復号器１４はｋ＋１個のＤＢＬおよびＳＢＬノードＤＢＬ＜ｋ：０＞、ＳＢＬ＜ｋ：０＞を有することができる。図３に見られるように、感知方法の１つの実施形態によれば、読出し動作中、ノードＳＢＬ＜ｋ：０＞はアース（ＧＮＤ）に接続することができる。選択されたメモリセルのソース電圧はＧＮＤに近くてよい。
【００４２】
図２に見られるように、メモリ感知システムは、アレー・セルの構造および電流路と同じ構造および電流路を有する１つまたは複数の基準メモリセル（ＲＭＣ）を備える１つまたは複数の基準部１６を含む。基準部は、ノードＤＢＬからＭＣを介してＳＢＬに読み出される電流路に見出される要素を模倣することができる。これは、２つの経路のＲＣ（抵抗−容量）整合を提供することができる。
【００４３】
ドレインドライバ１８はアレー１０のドレインビット線および基準部１６の基準ドレインビット線を駆動するために設けることができる。図４を基準すると、本発明の実施形態による適切なドレインドライバ１８の例が示される。ドレインドライバ１８はＰＭＯＳ（ｐチャンネル金属酸化物半導体）引上げトランジスタＭ０を含むことができ、そのゲート端子は論理信号入力（ｃｈａｒｇｅｂ）を受信し、そのソース端子は電圧入力Ｖｐｓを受信し、そのドレイン端子はノード２０に接続される。ＮＭＯＳ（ｎチャンネル金属酸化物半導体）クランプトランジスタＭ１を設けることができ、そのドレイン端子はノード２０を介してＰＭＯＳ引上げトランジスタＭ０のドレイン端子に接続され、そのゲート端子は入力Ｖｂｌｒを受信し、そのソース端子は列復号器１４のＤＢＬ入力に接続される。集積コンデンサＣｉｎｔはノード２１に接続することができ、これはノード２０およびノードｄｄｒに接続される。
【００４４】
ドレインドライバ１８は読出し動作中に以下の２つの機能を実行することができる。
【００４５】
ａ．読出し動作中のメモリセルの必要なドレイン電圧の供給。
【００４６】
ｂ．選択されたメモリセルの電流に比例するノードｄｄｒでの信号（電圧Ｖｄｄｒ）の発生。
【００４７】
必要なドレイン電圧を供給するために、電圧Ｖｐｓは、開放されているＰＭＯＳ引上げトランジスタＭ０を介してＮＭＯＳクランプトランジスタＭ１のドレインに入いる。ゲートにおける電圧Ｖｂｌｒによって制御されるＮＭＯＳトランジスタＭ１は、そのドレイン電圧Ｖｐｓをクランプし、列復号器１４のＤＢＬ入力に低下させた電圧Ｖｄ＝Ｖｂｌｒ−ＶｇｓＭ１を送る。低下させた電圧は列復号器１４からアレー１０のメモリセルのドレイン端子に転送される。
【００４８】
本発明の実施形態によるドレインドライバ信号の波形を示す図５を基準して、ノードｄｄｒにおける信号の発生を説明する。時刻Ｔ１の前は、論理信号ｃｈａｒｇｅｂは高く、したがって、ＰＭＯＳ引上げトランジスタＭ０は電源が切れている（導電しない）。時刻Ｔ１に、信号ｃｈａｒｇｅｂは０ボルトに下がりＰＭＯＳ引上げトランジスタＭ０の電源を入れる（すなわち、現在は導電する）。時刻Ｔ１の直後および時刻Ｔ２までの期間中、信号ｄｄｒはＶｐｓまで上昇し、（共にＤＢＬノード）選択されたメモリセルのドレインビット線は電圧Ｖｄまで充電される。電流はメモリセルを介して流れ始める。Ｖｄへの充電過程が完了された後、経路の電流はメモリセル（ＭＣ）読出し電流レベルＩＭＣに漸近的に安定する。
【００４９】
その後、時刻Ｔ２において、信号ｃｈａｒｇｅｂはその高いレベルＶｐｓに戻り、それによって、再びＰＭＯＳトランジスタＭ０の電源を切る。時刻Ｔ２まで、信号ブーストは随意でアースに結合することができる。時刻Ｔ２の直後に、信号ブーストは０ボルトからＶｂｏｏｓｔに上昇してよい。信号ブーストに応じて、ノードｄｄｒの電圧はその以前のレベルＶｐｓから電圧Ｖｐｓ＋Ｖｂｓｔに上昇し、ここで、
【００５０】
【数２】
2004362749.tif 000004
【００５１】
となり、ここで、
【００５２】
【数３】
2004362749.tif 000005
【００５３】
はノードｄｄｒの総容量である。
【００５４】
容量Ｃｉｎｔが、ノードｄｄｒの他の（寄生）容量より有意に大きいため、ＣΣ≒ＣｉｎｔおよびＶｂｓｔ≒Ｖｂｏｏｓｔとなる。
【００５５】
時刻Ｔ２の後、電圧Ｖｄｄｒは式
【００５６】
【数４】
2004362749.tif 000006
【００５７】
に従って低下し、ここで、ＩαはノードＤＢＬαを介した電流であり、ＩＭＣに等しい。
【００５８】
式（３）から分かるように、電流ＩＣＭｉｊはコンデンサＣｉｎｔに関して積分したものである。電圧Ｖｄｄｒは選択されたＭＣ電流ＩＭＣｊｉに関して線形的に変化し、コンデンサＣｉｎｔの容量に関して反比例に変化する。
【００５９】
Ｖｄｄｒが多少の幅だけ（例えば、約０．２〜０．３ボルトのオーダーで）Ｖｄより高い限り、ＮＭＯＳトランジスタＭ１は飽和状態で機能する。ノードｄｒｒの容量は、ドレインビット線容量からは独立させることができ、Ｃｉｎｔより数桁の大きさだけ大きくてもよい。ノードＤＢＬおよびＢＬの電圧は、Ｖｄｄｒ（ｔ）が展開している時間中は、Ｖｄに留まることができ、したがって、選択されたメモリセルＭＣｊｉのドレイン−ソース電圧は同じく一定に留まる。
【００６０】
既に述べたように、アレー１０のドレインビット線を駆動するためのドレインドライバ１８（すなわち、図２のドレインドライバ＜０：ｋ＞）は、好ましくは基準部１６のためのドレインドライバ（すなわち、図２のドレインドライバ＜ｒｅｆ０：ｒｅｆｍ＞）と同一である。したがって、信号ｒｄｄｒ＜ｍ：０＞はｄｄｒ（ｔ）と同様に展開する。
【００６１】
【数５】
2004362749.tif 000007
【００６２】
ここで、Ｉβはα番目の基準メモリセルの読出し電流である。
【００６３】
図２に見られるように、メモリ感知システムはアレー１０のため（すなわち、比較器，０：ｋ＞）および基準部１６のため（すなわち、比較器＜ｒｅｆ０：ｒｅｆｍ＞）の１つまたは複数の比較器２２を含むことができる。比較器２２はアナログ電圧Ｖｄｄｒを基準アナログ電圧Ｖｃｏｍｐと比較し、表１に示す以下の規則に従って出力デジタル信号ｃｍｐを発生する。
【００６４】
【表１】
2004362749.tif 000008
【００６５】
信号Ｖｃｏｍｐの電圧は間隔［Ｖｄ，Ｖｐｓ＋Ｖｂｓｔ］内に配置される。そのため、時間間隔Ｔ１からＴ２において、全ての信号ｃｍｐ＜０：ｋ＞は低い（論理レベル「０」）。信号ｃｍｐは以下の時刻Ｔｃｓαにおいて高い論理レベルに反転することができる。
【００６６】
【数６】
2004362749.tif 000009
【００６７】
同様の式は、比較器＜ｒｅｆ０÷ｒｅｆｍ＞の出力信号を反転してもよい時刻を決定する。
【００６８】
【数７】
2004362749.tif 000010
【００６９】
式（６）および（７）から分かるように、ＴｃｓαおよびＴｒｃｓβはメモリセル電流の逆関数である。
【００７０】
図６は本発明の実施形態および上記の説明による比較器信号の波形を示す。
【００７１】
再び図２を基準すると、比較器２２の各比較器信号は、基準比較器の出力信号ｌａｔ＜ｍ：０＞と共に、データ部２４の入力に送ることができる。データ部２４は比較器信号Ｔｒｉｓｅ（ｃｍｐ）の立ち上がり時刻を基準比較器の出力信号ｌａｔ＜ｍ：０＞の立ち上がり時刻Ｔｒｉｓｅ（ｌａｔξ）（ξ＝０、．．．、ｍ）と比較することができる。データ部２４の出力信号の例を表２に示す。
【００７２】
【表２】
2004362749.tif 000011
【００７３】
図７を基準すると、本発明の実施形態によって構築され、動作可能となるデータ部２４の１つの例が示される。信号ｃｍｐはｍ個のデジタルラッチ２６のＤ入力に供給される。各デジタルラッチ２６はそのＥｂ入力において基準比較器のｌａｔ信号の１つを受信することができる。デジタルラッチ２６は表３に示す以下の規則に従って機能することができる。
【００７４】
【表３】
2004362749.tif 000012
【００７５】
Ｅｂ信号が低いレベル（論理上の「０」）にあると、デジタルラッチ２６は入力信号Ｄを出力Ｑに送る。Ｅｂ信号が高いレベル（論理上の「１」）に行くと、デジタルラッチ２６はその前の値が何であっても出力Ｑに送る。
【００７６】
図２に示す（０からｍまでの番号が振られた）基準部１６は基準メモリセル（Ｒｅｆ０からＲｅｆｍ）を含むことができる。図８を基準すると、本発明の実施形態による基準メモリセルの閾値電圧（Ｖｔｒｅｆ０からＶｔｒｅｆｍ）の分布を示す。閾値電圧はＶｔ軸に沿った間隔におけるｍ＋１個の区画に分布することができる。例えば、感知のチャンネル数α（ｄｂｌ＜α＞−ｄｄｒ＜α＞−ｃｍｐ＜α＞）に対応するいくつかのセルの閾値電圧Ｖｔｏは区画τ内にあるとすることができる。このことは、閾値電圧Ｖｔｏが直前の区画の閾値電圧より高く（すなわち、Ｖｔｒｅｆ（τ−１）に対するＶｔｒｅｆ０）、次の区画の閾値電圧より低い（すなわち、Ｖｔｒｅｆｍに対するＶｔｒｅｆτ）ことを意味する。したがって、そのセルの電流Ｉ０は次の区画における電流より大きく（Ｉｒｅｆｍに対するＩｒｅｆτ）、直前の区画における電流より小さい（Ｉｒｅｆ（τ−１）に対するＩｒｅｆ０）。そのため、そのセルに対応する信号ｃｍｐ＜α＞は信号ｌａｔ＜τ＞÷ｌａｔ＜ｍ＞より早く、かつ、信号ｌａｔ＜０＞÷ｌａｔ＜τ−１＞より遅く立ち上がる。したがって、データ部の番号αの内部信号Ｑ＜ｍ：０＞は以下の式によって与えられる。
【００７７】
Ｑ＜（τ−１）：０＞＝０、Ｑ＜ｍ：τ＞＝１
データ復号器は（１０進数の形で）規則に従って信号Ｑ＜ｍ：０＞を最終的なデータバスｄｔ＜ｙ：０＞に変換することができる。すなわち、
【００７８】
【数８】
2004362749.tif 000013
【００７９】
データの２進数形は、１０進法から２進法への変換のための従来の公式
【００８０】
【数９】
2004362749.tif 000014
【００８１】
によって、または、表４の表の形態において得ることができる。
【００８２】
【表４】
2004362749.tif 000015
【００８３】
基準チャンネルの数（ｍ）と信号ｄｔ（ｙ）のビット数の関係は以下のように、
【００８４】
【数１０】
2004362749.tif 000016
【００８５】
または、表５の表の形態において表すことができる。
【００８６】
【表５】
2004362749.tif 000017
【００８７】
メモリ感知システムの動作電圧Ｖｐｓは、
【００８８】
【数１１】
2004362749.tif 000018
【００８９】
に等しくすることができ、ここで、
ＶＭｌｄｓはドレインドライバのトランジスタＭ１のドレイン／ソース電圧であり、
Ｖｃｄは列復号器の電圧降下であり、
ＶＭＣｄｓはメモリセルのドレイン／ソース電圧である。
【００９０】
本発明の背景において既に述べたように、従来技術の最低電源電圧ＶＤＤ＿ＭＩＮは２．９ボルトに等しく、従来技術のメモリデバイス１００は、２．９ボルトより低いＶＤＤ電源電圧を使用する応用例において使用することはできない。しかし、本発明において、最低電源電圧Ｖｐｓ＿ｍｉｎはＶＤＩＯＤＥ＿ＭＡＸだけ従来技術のＶＤＤ＿ＭＩＮ（上記本発明の背景にある式（１）を基準）より低く、最低電圧ＶＢＬ＿ＭＩＮに近づいている。ＶＤＩＯＤＥ＿ＭＡＸは、例えば１ボルトにほぼ等しくすることができる。このことは、本発明が、２．９ボルトより低く、最低１．９ボルトのＶＤＤ電源電圧を使用する応用例において使用することができ、３４％を超える改善であることを意味する。
【００９１】
したがって、本発明はメモリセルからの信号（例えば、電流）を時間遅延（例えば、デジタル信号遅延）に変換し、時間遅延を基準セルの時間遅延（例えば、信号の立ち上がりまたは降下時刻）と比較することができる。ドレインドライバは、アナログ信号Ｖｄｄｒを発生するために（最低に近い）低い電圧で動作する。信号Ｖｄｄｒは好ましくはメモリセル電流に線形的に依存する。メモリセル電流は好ましくはローカルコンデンサ上に集積される。
【００９２】
本発明は複数の基準部のためのマルチレベル感知システムとして使用することができる。加えて、本発明は単一の基準部のためにも使用することができる。
【００９３】
従来技術ではメモリセルからの信号が感知増幅器に一対一対応で結合されることに注目されよう。感知増幅器の数と同じ数の信号がある。しかし、基準メモリセルは感知増幅器の全てに並列に結合される。このことは、２つの感知増幅器入力信号間の有意な不整合をもたらす。なぜなら、（アレーからの）それらの１つが単一の感知増幅器に接続されているのに対して、（基準からの）他方は感知増幅器の全てに接続されているからである。この不整合は読出しデータにエラーをもたらす。これとは対照的に、本発明において、アレー・セルおよび基準セルからの全てのアナログ信号は、上記に説明したように整合している。
【００９４】
図９を基準すると、図５のものとは異なる、本発明の他の実施形態によるドレインドライバ信号の波形が示される。この実施形態において、ノードＶｐｓは、読出し経路の寄生コンデンサを充電するために電力の消耗が最大になる時刻Ｔｐｓまで、システム電圧電源Ｖｄｄに接続される。時刻Ｔｐｓにおいて、ノードＶｐｓを介した電流は有意に低く（例えば、実際にはＩＭＣに等しい）、ノードＶｐｓはＶｄｄより高い電圧電源に切り換えられる。この実施形態はＶｄｄｒをブーストする可能な範囲を増大させるために有用とすることができる。
【００９５】
図１０を基準すると、本発明の他の実施形態によるメモリ感知システムが示され、図１１では、図１０の実施形態についてのドレインドライバが示される。この実施形態において、図１０に示すように、ノードＳＢＬ＜ｋ：０＞はｄｄｒ＜ｋ：０＞信号の代わりに比較器入力に接続することができる。ドレインドライバ回路は図４のドレインドライバ回路の簡略化版である。図１２は本発明の実施形態によるドレインドライバ信号の波形を示す。信号ＳＢＬ＜ｋ：０＞の展開は、本出願と同一の被譲渡人に譲渡されたＥｉｔａｎおよびＤａｄａｓｈｅｖの米国特許第６，１２８，２２６号明細書に説明されるものとすることができる。
【００９６】
当業者は、本発明が上記に特に示し、説明されたものによって限定されないことを理解されよう。むしろ、本発明の範囲は、上記に説明した特徴の組み合わせと部分的組み合わせとの双方、ならびに、前述の説明を読んで当業者に発想される、および、従来技術にはない本発明の改変および変形を含む。
【図面の簡単な説明】
【００９７】
【図１】いかなる数の行および列にも配置される複数のメモリセルのを含むメモリアレーのための従来技術の感知システムの簡略説明図である。
【図２】本発明の実施形態によって構築され、動作可能となるメモリ感知システムの簡略ブロック図である。
【図３】本発明の実施形態によるメモリ感知システムによって読出すことができるメモリセルアレーの簡略ブロック図である。
【図４】本発明の実施形態によって構築され、動作可能となるメモリ感知システムのドレインドライバの簡略ブロック図である。
【図５】本発明の実施形態によるドレインドライバ信号の波形のグラフによる簡略説明図である。
【図６】本発明の実施形態による図２のメモリ感知システムの比較器信号の波形のグラフによる簡略説明図である。
【図７】本発明の実施形態によって構築され、動作可能となるメモリ感知システムのデータ部の簡略ブロック図である。
【図８】本発明の実施形態によるメモリ感知システムの基準メモリセルの閾値電圧の分布のグラフによる簡略説明図である。
【図９】図５のものとは異なる、本発明の他の実施形態によるドレインドライバ信号の波形のグラフによる簡略説明図である。
【図１０】本発明の他の実施形態によるメモリ感知システムの簡略ブロック図である。
【図１１】本発明の実施形態によって構築され、動作可能となる図１０の実施形態についてのドレインドライバの簡略ブロック図である。
【図１２】図１０の実施形態についてのドレインドライバ信号の波形のグラフによる簡略説明図である。
【符号の説明】
【００９８】
ＢＬ、ＢＮ  ビット線
ＷＬ、Ｗ１  ワード線
ＤＢＬ  ドレインビット線
ＳＢＬ  ソースビット線
ｄｄｒ  信号
Ｘａｄｄｒ、Ｙａｄｄｒ  入力アドレス信号
ＢＩＡＳ  基準電圧
ＣＢＬ  寄生容量
ＣＨＡＲＧＥ  アクティブ信号
Ｃｉｎｔ  集積コンデンサ
ｃｈａｒｇｅｂ  論理信号入力
Ｃ１、Ｃ２  比較器
ｄｄｒ  ノード
ＧＮＤ  アース
ＩＢＬ、Ｉ１、Ｉ２  電流
ｌａｔ  信号
Ｉ０  電流
Ｍ０、Ｍ１  トランジスタ
ＭＣ  メモリセル
Ｎ１、Ｎ２  ＮＭＯＳトランジス
Ｎ４  引上げデバイス
Ｐ１、Ｐ８  ＰＭＯＳトランジスタ
Ｐ２、Ｐ７  充電開始デバイス
Ｐ３  電流感知デバイス
Ｔ１、Ｔ２  時刻
ＶＢ  バイアス電圧
ＶＢＬＤ  ビット線ＢＬ上の所望の電圧
Ｖｂｌｒ  入力
Ｖｄ  電圧
ＶＤＤ  電源電圧
Ｖｐｓ  電圧入力
ＶＴＮ  ｎ型トランジスタの閾値電圧
ＶＧ  信号
１０、１１０  メモリアレー
１２、１０３、１０６  行復号器
１４、１０４、１０５  列復号器
１６  基準部
１８  ドレインドライバ
２０  ノード
２４  データ部
２６  デジタルラッチ
１２０、１２１  制御部
１１１  メモリセル
１１２  メモリアレー
１１３  メモリセル
１３０、１３１  第１段
１４０  第２段
１４１  ラッチ回路
１４５  感知増幅器
【図１】
2004362749.tif 000019
【図２】
2004362749.tif 000020
【図３】
2004362749.tif 000021
【図４】
2004362749.tif 000022
【図５】
2004362749.tif 000023
【図６】
2004362749.tif 000024
【図７】
2004362749.tif 000025
【図８】
2004362749.tif 000026
【図９】
2004362749.tif 000027
【図１０】
2004362749.tif 000028
【図１１】
2004362749.tif 000029
【図１２】
2004362749.tif 000030
【外国語明細書】
2004362749000001.pdf