(57)【要約】【課題】ラインメモリの書き込みと読み出しの逆転を防止する。【解決手段】入力される映像信号データをライン単位で順次書き込むための複数のラインメモリと、前記複数のラインメモリへの映像信号データの書き込みタイミング、および、前記複数のラインメモリからの映像信号データの読み出しタイミングを制御するタイミング制御手段と、前記複数のラインメモリから読み出された映像信号データを演算処理することによって、水平方向の画素数および垂直方向のライン数で定まる解像度が異なる映像信号データを出力する演算出力手段と、を有する映像信号処理装置において、映像信号データの解像度の変換率に応じて、前記演算出力手段から得られる映像信号データの所定ラインの画素数を可変とするライン制御手段を、備えたことを特徴とする映像信号処理装置。【選択図】　　　図１
2004093834.tif 000002
【特許請求の範囲】
【請求項１】
入力される映像信号データをライン単位で順次書き込むための複数のラインメモリと、前記複数のラインメモリへの映像信号データの書き込みタイミング、および、前記複数のラインメモリからの映像信号データの読み出しタイミングを制御するタイミング制御手段と、前記複数のラインメモリから読み出された映像信号データを演算処理することによって、水平方向の画素数および垂直方向のライン数で定まる解像度が異なる映像信号データを出力する演算出力手段と、を有する映像信号処理装置において、
映像信号データの解像度の変換率に応じて、前記演算出力手段から得られる映像信号データの所定ラインの画素数を可変とするライン制御手段を、
備えたことを特徴とする映像信号処理装置。
【請求項２】
前記ライン制御手段は、
入力される映像信号データの所定ライン数の経過期間、および、前記演算出力手段から得られる映像信号データの前記所定ライン数と対応するライン数に基づいて、前記演算出力手段から得られる映像信号データの水平方向の基準画素数を決定する基準画素数決定部と、
映像信号データの解像度の変換率に応じて、前記演算出力手段から得られる映像信号データの所定ラインの画素数を前記基準画素数から変更する画素数可変部と、
を有することを特徴とする請求項１記載の映像信号処理装置。
【請求項３】
前記ライン制御手段は、
入力される映像信号データの所定ライン数の経過期間、および、前記演算出力手段から得られる映像信号データの前記所定ライン数と対応するライン数の経過期間の差を所定期間未満として、前記演算出力手段から得られる映像信号データの水平方向の基準画素数を決定する基準画素数決定部と、
前記所定期間を順次計数する計数部と、
前記計数部の計数値が前記差以下の範囲であるとき、前記演算出力手段から得られる映像信号データの水平方向の画素数を前記基準画素数から変更する画素数可変部と、
を有することを特徴とする請求項１または２記載の映像信号処理装置。
【請求項４】
前記基準画素数決定部は、入力される映像信号データの垂直帰線期間において前記基準画素数を決定し、その後、前記画素数可変部は、前記演算出力手段から得るべき映像信号データに対して前記基準画素数を使用することを特徴とする請求項２または３記載の映像信号処理装置。
【請求項５】
前記複数のラインメモリは、少なくとも３個からなり、１個のラインメモリへの映像信号データの書き込み中に、他のラインメモリからの映像信号データの読み出しを行うことを特徴とする請求項１乃至４の何れかに記載の映像信号処理装置。
【請求項６】
請求項１乃至５の何れかに記載の映像信号処理装置を有することを特徴とする集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力される映像信号データとは解像度が異なる映像信号データを出力するための映像信号処理装置、および集積回路に関する。
【０００２】
【従来の技術】
映像信号データは、水平方向の画素数および垂直方向のライン数から定まる解像度を有しており、この映像信号データの解像度は、映像機器（例えば、テレビ受像機、液晶またはパソコン等のモニター）に応じて異なるものである。そのため、入力される映像信号データとは解像度が異なる映像信号データを必要とする映像機器では、入力される映像信号データの解像度を適宜変換するための機能が内蔵されている。
【０００３】
入力される映像信号データの解像度を適宜変換するための機能は、フィールドメモリまたは複数のラインメモリの何れかを使用することによって実現可能である。
【０００４】
フィールドメモリを使用する手法とは、フィールドメモリへ１画面分の映像信号データをそのままのタイミングで書き込み、フィールドメモリから１画面分の映像信号データを書き込み時とは異なるタイミングで読み出し、１画面分の映像信号データのライン数を適宜増減するための演算処理を行うことにより、解像度を変換するものである。しかし、この手法では、フィールドメモリが１画面分の映像信号データをまとめて記憶しなければならないため、大容量のメモリが必要となるので、映像信号処理装置が大型化およびコストアップすることになる。
【０００５】
一方、複数のラインメモリを使用する手法とは、複数のラインメモリへ１ライン毎の映像信号データをそのままのタイミングで順次書き込み、複数のラインメモリから１ライン毎の映像信号データを書き込み時とは異なるタイミングで読み出し、映像信号データのライン数を適宜増減するための演算処理を順次行うことにより、解像度を変換するものである。しかし、この手法では、各ラインメモリの書き込みと読み出しのための水平周波数が異なり、且つ、各ラインメモリの書き込みと読み出しのための最大時間差も数ライン分しかない。従って、各ラインメモリの書き込みと読み出しのためのタイミング制御は、相応の精度が要求されて複雑となる。例えば、各ラインメモリの書き込みと読み出しのためのタイミングが僅かにずれて、各ラインメモリでの書き込みと読み出しが逆転すると、画面上の画像は連続性が失われて乱れることになる。
【０００６】
そこで、各ラインメモリでの書き込みと読み出しが逆転するのを防止するため、以下の従来技術が提案されている。
【０００７】
≪従来技術１≫
入力側での映像信号データの水平周期を出力側での映像信号データの読み出しクロックで計数し、この計数値および映像信号データの垂直方向の解像度の変換率を所定演算して、出力側での映像信号データの水平方向の画素数を求める方法。この方法は、出力側での映像信号データの水平方向の画素数を、入力側での映像信号データの水平方向の画素数と一義的な関係とすることで、ラインメモリでの書き込みと読み出しが逆転することを防止するものである。
【０００８】
≪従来技術２≫
出力側での映像信号データの水平方向の画素数を固定するとともに、入力側での映像信号データの水平周波数を基準とするＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を構成し、映像信号データの垂直方向の解像度の変換率に基づいて、出力側での映像信号データの読み出しクロックを求める方法。この方法は、入力側での映像信号データの水平周波数を、出力側での映像信号データの読み出しクロックと同期させることで、ラインメモリでの書き込みと読み出しが逆転することを防止するものである。
【０００９】
≪従来技術３≫
従来技術２において、入力側での映像信号データの水平周波数を垂直周波数に置き換える方法。この方法は、入力側での映像信号データの垂直周波数を出力側での映像信号データの読み出しクロックと同期させ、即ち、入力側での映像信号データの水平周波数を出力側での映像信号データの読み出しクロックと実質同期させることで、ラインメモリでの書き込みと読み出しが逆転することを防止するものである。
【００１０】
【発明が解決しようとする課題】
しかしながら、従来技術１では、入力側での映像信号データの水平周波数と出力側での映像信号データの読み出しクロックとが同期していないため、出力側での映像信号データの水平方向の画素数が誤差を有して、ラインメモリでの書き込みと読み出しが逆転する可能性がある。
【００１１】
従来技術２では、入力側での映像信号データの水平周波数がないと、ＰＬＬが動作しないため、出力側での映像信号データの読み出しクロックを得ることができない。そこで、入力側での映像信号データが存在しないとき、水平周波数と同等の疑似周波数をＰＬＬに供給するための手段を設けなければならないので、映像信号処理装置のための制御が複雑となる可能性がある。また、ＰＬＬが高価であるため、映像信号処理装置がコストアップする。
【００１２】
従来技術３では、入力側での映像信号データの垂直周波数がＰＬＬの基準周波数としては低いため、ＰＬＬ自体を構成し難くなる可能性がある。その他は、従来技術２と同様の問題を有する。
【００１３】
【課題を解決するための手段】
前記課題を解決するための主たる発明は、入力される映像信号データをライン単位で順次書き込むための複数のラインメモリと、前記複数のラインメモリへの映像信号データの書き込みタイミング、および、前記複数のラインメモリからの映像信号データの読み出しタイミングを制御するタイミング制御手段と、前記複数のラインメモリから読み出された映像信号データを演算処理することによって、水平方向の画素数および垂直方向のライン数で定まる解像度が異なる映像信号データを出力する演算出力手段と、を有する映像信号処理装置において、映像信号データの解像度の変換率に応じて、前記演算出力手段から得られる映像信号データの所定ラインの画素数を可変とするライン制御手段を、備えたことを特徴とする映像信号処理装置である。
【００１４】
本発明の上記以外の特徴とするところは、本明細書および添付図面の記載により明らかとなる。
【００１５】
【発明の実施の形態】
＝＝＝開示の概要＝＝＝
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１６】
入力される映像信号データをライン単位で順次書き込むための複数のラインメモリと、前記複数のラインメモリへの映像信号データの書き込みタイミング、および、前記複数のラインメモリからの映像信号データの読み出しタイミングを制御するタイミング制御手段と、前記複数のラインメモリから読み出された映像信号データを演算処理することによって、水平方向の画素数および垂直方向のライン数で定まる解像度が異なる映像信号データを出力する演算出力手段と、を有する映像信号処理装置において、映像信号データの解像度の変換率に応じて、前記演算出力手段から得られる映像信号データの所定ラインの画素数を可変とするライン制御手段を、備えたことを特徴とする映像信号処理装置。
【００１７】
前記映像信号処理装置によれば、映像信号データの解像度の変換率に応じて、演算出力手段から得られる映像信号データの所定ラインの画素数を可変とすることとしたので、複数のラインメモリでの書き込みと読み出しが予め定められた順序で実行され、画面上での画像の乱れを効果的に防止することが可能となる。
【００１８】
また、前記ライン制御手段は、入力される映像信号データの所定ライン数の経過期間、および、前記演算出力手段から得られる映像信号データの前記所定ライン数と対応するライン数に基づいて、前記演算出力手段から得られる映像信号データの水平方向の基準画素数を決定する基準画素数決定部と、映像信号データの解像度の変換率に応じて、前記演算出力手段から得られる映像信号データの所定ラインの画素数を前記基準画素数から変更する画素数可変部と、を有することとする。
【００１９】
また、前記ライン制御手段は、入力される映像信号データの所定ライン数の経過期間、および、前記演算出力手段から得られる映像信号データの前記所定ライン数と対応するライン数の経過期間の差を所定期間未満として、前記演算出力手段から得られる映像信号データの水平方向の基準画素数を決定する基準画素数決定部と、前記所定期間を順次計数する計数部と、前記計数部の計数値が前記差以下の範囲であるとき、前記演算出力手段から得られる映像信号データの水平方向の画素数を前記基準画素数から変更する画素数可変部と、を有することとしてもよい。
【００２０】
これらによれば、映像信号データの解像度の変換率に応じて、演算出力手段から得られる映像信号データの水平方向の基準画素数を最適値として求め、この基準画素数を用いて、この映像信号データの所定ラインの画素数を可変とすることとしたので、複数のラインメモリでの書き込みと読み出しが予め定められた順序で効果的に実行される。
【００２１】
また、前記基準画素数決定部は、入力される映像信号データの垂直帰線期間において前記基準画素数を決定し、その後、前記画素数可変部は、前記演算出力手段から得るべき映像信号データに対して、前記基準画素数を使用することとする。
これによれば、入力される映像信号データの帰線期間で基準画素数を求めるので、演算出力手段から解像度変換後の映像信号データを速やかに得ることが可能となる。
【００２２】
更に、前記複数のラインメモリは、少なくとも３個からなり、１個のラインメモリへの映像信号データの書き込み中に、他のラインメモリからの映像信号データの読み出しを行うものである。
これによれば、最小限のラインメモリを用いて、演算出力手段から解像度変換後の映像信号データを得ることが可能となる。
【００２３】
＝＝＝映像信号処理装置の全体構成＝＝＝
図１を参照しつつ、本発明の映像信号処理装置の全体構成について説明する。図１は、本発明の映像信号処理装置の全体構成を示すブロック図である。なお、本発明の映像信号処理装置における入出力の対象となる映像信号データは、水平方向では所定の画素数が連続して１ラインを構成するとともに、垂直方向では所定のライン数が連続するデジタルデータである。また、１ラインを構成する画素データは、ＲＧＢ表色系のドットデータである。
【００２４】
図１において、ラインメモリ２、４、６（複数のラインメモリ）は、ライン単位の映像信号データが順次繰り返し書き込まれ、且つ、ライン単位の映像信号データが予め定められた順序で読み出されるものである。ラインメモリ２、４、６は、書き込み状態となるためのライトイネーブル端子ＷＥと、読み出し状態となるためのアウトプットイネーブル端子ＯＥとを有している。なお、ラインメモリ２、４、６のハードウエアとしては、データの随時書き込み読み出しを可能とする記憶素子（例えばＤＲＡＭ）を適用することが望ましい。
【００２５】
書き込み制御部８は、ラインメモリ２、４、６への映像信号データの書き込みタイミングを制御するものである。書き込み制御部８には、入力される映像信号データの画素周期に同期する入力クロックＣＫ１、入力される映像信号データの水平同期信号ＨＳ１、入力される映像信号データの垂直同期信号に対応する書き込みを開始するための信号ＶＳ１が供給される。そして、書き込み制御部８は、入力クロックＣＫ１、水平同期信号ＨＳ１、信号ＶＳ１に応じて、ラインメモリ２、４、６を書き込み状態とするためのライトイネーブル信号をラインメモリ２、４、６のライトイネーブル端子ＷＥに順次繰り返し供給する。これにより、ラインメモリ２、４、６には、ライン単位の映像信号データが順次繰り返し書き込まれることとなる。なお、入力クロックＣＫ１は、自走発振または他走発振の何れから得るものであってもよい。
【００２６】
読み出し制御部１０は、ラインメモリ２、４、６からの映像信号データの読み出しタイミングを制御するものである。読み出し制御部１０には、出力すべき映像信号データの画素周期に同期する出力クロックＣＫ２、出力すべき映像信号データの水平同期信号ＨＳ２、入力される映像信号データに対する出力すべき映像信号データの解像度の変換率設定値が供給される。更に、読み出し制御部１０には、書き込み制御部８から読み出しを開始するための信号ＶＳ２が供給される。そして、読み出し制御部１０は、出力クロックＣＫ２、水平同期信号ＨＳ２、解像度の変換率設定値、信号ＶＳ２に応じて、ラインメモリ２、４、６を読み出し状態とするためのアウトプットイネーブル信号をラインメモリ２、４、６のアウトプットイネーブル端子ＯＥに適宜供給する。これにより、ラインメモリ２、４、６からは、ライン単位の映像信号データが解像度の変換率に応じた順序で読み出されることとなる。なお、出力クロックＣＫ２は、自走発振または他走発振の何れから得るものであってもよい。書き込み制御部８および読み出し制御部１０は、請求項のタイミング制御手段に相当する。
【００２７】
マルチプレクサ１２、１４は、ラインメモリ２、４、６から読み出された映像信号データが全て供給され、読み出し制御部１０から出力される解像度の変換率に応じた切り換え信号によって、適宜の映像信号データを出力するものである。
【００２８】
係数発生部１６は、読み出し制御部１０から出力される解像度の変換率に応じた信号によって、入力される映像信号データを所定の解像度に変換するための変換係数を発生するものである。
【００２９】
演算出力部１８は、マルチプレクサ１２、１４から出力された映像信号データが供給され、係数発生部１６から得られる変換係数を使用してライン数を補間する等の演算処理を適宜行うものである。これにより、演算出力部１８からは、解像度変換された映像信号データ、即ち、水平方向および垂直方向ともに解像度の変換率に応じた画素数およびライン数を有する映像信号データが出力されることとなる。なお、マルチプレクサ１２、１４、係数発生部１６および演算出力部１８は、請求項の演算出力手段を構成する。
【００３０】
カウンタ２０は、入力される映像信号データの垂直同期信号に対応する信号ＶＳ１でリセットされ、入力される映像信号データのライン数Ｎｉｎ分の水平同期信号ＨＳ１の経過期間を、出力すべき映像信号データの画素周期に同期する出力クロックＣＫ２で計数するものである。
【００３１】
演算部２２は、カウンタ２０の計数値が供給され、ラインメモリ２、４、６の書き込みと読み出しの逆転を防止するための、本発明の特徴となる演算処理を実行するものである。
【００３２】
演算部２２は、予め用意されている演算式『Ｈｉｎｄｏｔ＊Ｎｉｎ−Ｈｏｕｔｄｏｔ＊２５６』が２５６以下の正の整数値となるような『Ｈｏｕｔｄｏｔ』を決定する。なお、『Ｈｉｎｄｏｔ＊Ｎｉｎ』は、カウンタ２０の計数値であり、Ｎｉｎライン数の映像信号データが入力されたときの経過期間を示す。また、『Ｈｏｕｔｄｏｔ』は、出力される映像信号データの水平方向の基準画素数を示し、『２５６』は、出力される映像信号データのＮｉｎライン数と対応する解像度変換後の固定ライン数を示し、『Ｈｏｕｔｄｏｔ＊２５６』は、２５６ライン数の映像信号データが出力されたときの経過期間を示す。これにより、『Ｈｉｎｄｏｔ＊Ｎｉｎ−Ｈｏｕｔｄｏｔ＊２５６』は、Ｎｉｎライン数の入力映像信号データおよび２５６ライン数の出力映像信号データの経過期間の差を示すこととなる。出力される映像信号データの固定ライン数は、『２５６』に限定されるものではなく、出力すべき映像信号データの垂直方向の全ライン数に応じて適宜決定すればよい。また、『Ｈｉｎｄｏｔ＊Ｎｉｎ』は、出力クロックＣＫ２で計数するものであるため、『Ｈｉｎｄｏｔ＊Ｎｉｎ−Ｈｏｕｔｄｏｔ＊２５６』は、ゼロとなることが望ましい。しかし、『Ｈｉｎｄｏｔ＊Ｎｉｎ−Ｈｏｕｔｄｏｔ＊２５６』をゼロとする『Ｈｏｕｔｄｏｔ』は、解像度の変換率によっては存在しない可能性がある。そこで、演算部２２は、上記演算を行う。なお、演算部２２は、請求項の基準画素数決定部を構成する。
【００３３】
ラインカウンタ２４は、読み出しを開始するための信号ＶＳ２、即ち、出力すべき映像信号データの垂直同期信号でリセットされ、出力すべき映像信号データの水平同期信号ＨＳ２を２５６周期で繰り返し計数するものである。なお、ラインカウンタ２４は、請求項の計数部を構成する。
【００３４】
比較部２６は、演算部２２から得られる『Ｈｉｎｄｏｔ＊Ｎｉｎ−Ｈｏｕｔｄｏｔ＊２５６』とラインカウンタ２４の計数値とを比較する。そして、比較部２６は、ラインカウンタ２４の計数値が『Ｈｉｎｄｏｔ＊Ｎｉｎ−Ｈｏｕｔｄｏｔ＊２５６』以下の範囲であるとき、出力される映像信号データのラインカウンタ２４の計数値と等しいラインの画素数を『基準画素数＋１』とするための制御信号を演算出力部１８に供給する。一方、比較部２６は、ラインカウンタ２４の計数値が『Ｈｉｎｄｏｔ＊Ｎｉｎ−Ｈｏｕｔｄｏｔ＊２５６』を超えたとき、出力される映像信号データのラインカウンタ２４の計数値と等しいラインの画素数を『基準画素数のまま』とするための制御信号を演算出力部１８に供給する。なお、演算出力部１８および比較部２６は、請求項の画素数可変部を構成する。
【００３５】
＝＝＝映像信号処理装置の動作＝＝＝
次に、図２、図３、図４を参照しつつ、本発明の映像信号処理装置の動作について説明する。図２は、本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの関係を説明するためのタイムチャートである。特に、『解像度の変換率＞１』は、出力すべき映像信号データのライン数が入力される映像信号データのライン数より増加する場合のタイムチャートである。また、『解像度の変換率＜１』は、出力すべき映像信号データのライン数が入力される映像信号データのライン数より減少する場合のタイムチャートである。なお、入出力される１画面分の映像信号データの垂直周波数は同一である。図３は、本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの逆転防止を説明するためのフローチャートである。図４は、本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの逆転防止を理解するための図であり、横軸はライン数を示し、縦軸は時間を示している。
【００３６】
≪書き込み制御≫
書き込み制御部８には、入力クロックＣＫ１、水平同期信号ＨＳ１、垂直同期信号に対応する信号ＶＳ１が供給される。なお、水平同期信号ＨＳ１は、入力される映像信号データの各ラインの開始位置でローレベルとなるパルスである。信号ＶＳ１は、入力される映像信号データの１ラインの開始位置から当該フィールドの有効ラインの終了位置まで、水平同期信号ＨＳ１に同期してハイレベルとなる信号である。書き込み制御部８は、信号ＶＳ１がハイレベルを保持する期間において、水平同期信号ＨＳ１が発生するタイミングで、ラインメモリ２、４、６を順次繰り返し書き込み状態とするためのライトイネーブル信号を出力する。これにより、ラインメモリ２、４、６は、書き込み制御部８からのライトイネーブル信号がライトイネーブル端子ＷＥに供給され、入力される映像信号データを構成する各ラインのデータを入力クロックＣＫ１に同期して順次繰り返し書き込む。具体的には、ラインメモリ２、４、６は、当該ラインメモリの個数と同一数の３ラインを周期として書き込みを行うものである。即ち、ラインメモリ２、４、６は、入力される映像信号データを構成する３Ｎ＋１ライン、３Ｎ＋２ライン、３Ｎ＋３ライン（Ｎ＝０）のデータを書き込む。
【００３７】
そして、書き込み制御部８は、入力される映像信号データの各フィールドにおいて、３番目の水平同期信号ＨＳ１に同期して、信号ＶＳ２をハイレベルとして読み出し制御部１０に供給する。これは、ラインメモリ２、４が最初の書き込みを終了しており、ラインメモリ２、４の書き込みデータを用いることで、解像度の変換率に応じた出力側の映像信号データのラインを生成開始可能となるからである。
【００３８】
≪読み出し制御≫
読み出し制御部１０は、解像度の変換率に対応する出力クロックＣＫ２および水平同期信号ＨＳ２と、信号ＶＳ２とが供給される。なお、水平同期信号ＨＳ２は、出力される映像信号データの各ラインの開始位置でローレベルとなるパルスである。また、読み出し制御部１０は、信号ＶＳ２がハイレベルへ変化した直後の水平同期信号ＨＳ２に同期してハイレベルとなる信号ＶＳ２′を生成する。読み出し制御部１０は、信号ＶＳ２′がハイレベルを保持する期間において、水平同期信号ＨＳ２が発生するタイミングで、書き込みを行っていないラインメモリを同時または選択的に読み出し状態とするためのアウトプットイネーブル信号を出力する。これにより、書き込みを行っていないラインメモリは、出力される映像信号データの基となるラインデータを入力クロックＣＫ２に同期して同時または選択的に読み出す。詳述すると、解像度の変換率が１より大きい場合、１個のラインメモリが書き込みを行っている期間において、他の２個のラインメモリは、出力される映像信号データの基となるラインデータの同時読み出しを繰り返すこととなる。一方、解像度の変換率が１より小さい場合、２個のラインメモリが書き込みを行っている連続期間にまたがって、他の１個のラインメモリは、出力される映像信号データの基となるラインデータを読み出すこととなる。
【００３９】
ラインメモリ２、４、６からの映像信号データは、マルチプレクサ１２、１４を介して演算出力部１８に供給される。
演算出力部１８では、マルチプレクサ１２、１４から供給される映像信号データに対して、係数発生部１６から得られる変換係数を使用してライン数を補間する等の演算処理を適宜行う。
【００４０】
例えば、解像度の変換率が２の場合、１個のラインメモリ（例えばラインメモリ６）が書き込みを行っている期間において、他の２個のラインメモリ（例えばラインメモリ２、４）は、出力される映像信号データの基となるラインデータの同時読み出しを２回繰り返す。係数発生部１６から得られる変換係数は、他の２個のラインメモリがラインデータの同時読み出しを２回繰り返す前半と後半で、（１，０）、（０．５，０．５）の重み付けに設定される。即ち、演算出力部１８からは、上記前半は一方のラインデータがそのまま出力され、上記後半は双方のラインデータの平均が出力される。これにより、入力される映像信号データの１ラインに対して、出力される映像信号データの２ラインを生成可能となる。
【００４１】
なお、出力される映像信号データの水平方向の画素数は、解像度の変換率に応じて、入力される映像信号データの水平方向の所定画素を所定回数繰り返すか間引くことで、変更可能となる。
【００４２】
≪ラインメモリの書き込みと読み出しの逆転防止制御≫
ラインメモリ２、４、６の書き込みと読み出しが逆転するのを防止するため、図３のフローチャートに示す制御を行っている。なお、説明の便宜上、１画面において、入力される映像信号データのライン数は４８０、出力される映像信号データのライン数は７６８（入力される映像信号データのライン数の１．６倍）とする。これにより、解像度の変換率は１．６となり、Ｎｉｎ＝２５６／１．６＝１６０となる。
【００４３】
先ず、カウンタ２０は、入力される映像信号データの垂直同期信号に対応する信号ＶＳ１でリセットされ、その後、入力される映像信号データの１６０ライン分の水平同期信号ＨＳ１が経過するまで、出力すべき映像信号データの画素周期に同期する出力クロックＣＫ２を計数する。このときのカウンタ２０の計数値は、『Ｈｉｎｄｏｔ＊１６０』として、演算部２２に供給される（Ｓ２）。
【００４４】
演算部２２では、演算式『Ｈｉｎｄｏｔ＊１６０−Ｈｏｕｔｄｏｔ＊２５６』が２５６以下の正の整数値となるような『Ｈｏｕｔｄｏｔ』を求めるため、上記演算式に『Ｈｏｕｔｄｏｔ』として所定値を代入する。なお、『Ｈｏｕｔｄｏｔ』の初期値は予め定められた値であることとする（Ｓ４）。
【００４５】
演算部２２では、『Ｈｉｎｄｏｔ＊１６０−Ｈｏｕｔｄｏｔ＊２５６』を演算して、入出力される映像信号データの経過期間の差を『Ｄｉｆｆｄａｔａ』として求める（Ｓ６）。
【００４６】
演算部２２では、『Ｄｉｆｆｄａｔａ』が２５６以下の正の整数値であるかどうかを判別する（Ｓ８）。
【００４７】
演算部２２は、『Ｄｉｆｆｄａｔａ』が２５６以下の正の整数値ではないものと判別すると（Ｓ８：ＮＯ）、『Ｄｉｆｆｄａｔａ』が２５６より大きい正の整数値の場合は『Ｈｏｕｔｄｏｔ』を＋１して上記のステップＳ４以降を再度実行し、『Ｄｉｆｆｄａｔａ』が負の整数値の場合は『Ｈｏｕｔｄｏｔ』を−１して上記のステップＳ４以降を再度実行する。そして、上記のステップＳ４乃至Ｓ８が適宜実行されると、『Ｈｉｎｄｏｔ＊１６０』が『Ｈｏｕｔｄｏｔ＊２５６』に比べて最大２５６画素の経過期間だけ大となる条件を満足する『Ｈｏｕｔｄｏｔ』が、出力される映像信号データの水平方向の基準画素数として決定する。
【００４８】
一方、演算部２２は、『Ｄｉｆｆｄａｔａ』が２５６以下の正の整数値であるものと判別すると（Ｓ８：ＹＥＳ）、このときの『Ｈｏｕｔｄｏｔ』が出力される映像信号データの水平方向の基準画素数として決定する。そして、演算部２２から得られる『Ｈｏｕｔｄｏｔ』は、基準画素数として演算出力部１８に供給される。また、演算部２２から得られる『Ｄｉｆｆｄａｔａ』は、比較部２６に供給される（Ｓ１０）。なお、上記の基準画素数は、入力される映像信号データの垂直帰線期間で決定され、次フィールドで出力すべき映像信号データに対して使用される。
【００４９】
比較部２６では、次フィールドの入力映像信号データにおいて、ラインカウンタ２４の計数値が演算部２２から得られる『Ｄｉｆｆｄａｔａ』以下であるかどうかを判別する（Ｓ１２）。
【００５０】
比較部２６は、ラインカウンタ２４の計数値が『Ｄｉｆｆｄａｔａ』以下であるものと判別すると（Ｓ１２：ＹＥＳ）、出力される映像信号データのラインカウンタ２４の計数値と等しいラインの画素数を『基準画素数＋１』とするための制御信号を演算出力部１８に供給する。これにより、演算出力部１８は、出力される映像信号データのラインカウンタ２４の計数値と等しいラインの画素数を『基準画素数＋１』とする（Ｓ１４）。
【００５１】
一方、比較部２６は、ラインカウンタ２４の計数値が『Ｄｉｆｆｄａｔａ』以下ではないものと判別すると（Ｓ１２：ＮＯ）、出力される映像信号データのラインカウンタ２４の計数値と等しいラインの画素数を『基準画素数のまま』とするための制御信号を演算出力部１８に供給する。これにより、演算出力部１８は、出力される映像信号データのラインカウンタ２４の計数値と等しいラインの画素数を『基準画素数のまま』とする（Ｓ１６）。
【００５２】
例えば、『Ｄｉｆｆｄａｔａ』が１００の場合は、出力される映像信号データの２５６ラインを単位として、当該２５６ラインの最初の１００ラインを『基準画素数＋１』とし、且つ、残りの１５６ラインを『基準画素数のまま』とすることで、ラインメモリ２、４、６の書き込みと読み出しの逆転を防止するための制御を行うこととなる。
【００５３】
図４において、直線は、ラインメモリ２、４、６への書き込みタイミングを示し、折線は、ラインメモリ２、４、６からの読み出しタイミングを示している。出力される映像信号データの水平方向の画素数は、『Ｄｉｆｆｄａｔａ』を境として、前半では『基準画素数＋１』となり、後半では『基準画素数のまま』となる。即ち、ラインメモリ２、４、６の読み出し時間は、前半が後半より１画素分だけ長くなる。換言すれば、折線の傾きは、上記前半では直線の傾きより大きくなり、上記後半では直線の傾きより小さくなる。これにより、直線と折線が交わらなくなるので、ラインメモリ２、４、６の書き込みと読み出しの逆転が防止され、出力側の映像信号データを適宜処理することで、連続性を有する画像を得ることが可能となる。
【００５４】
以上より、本発明の映像信号処理装置を適用すれば、ＰＬＬを使用することなく、ラインメモリ２、４、６の書き込みが読み出しを追い抜いたり、ラインメモリ２、４、６の読み出しが書き込みを追い抜いたりという、ラインメモリ２、４、６の書き込みと読み出しの逆転を確実に防止することが可能となる。なお、本発明の映像信号処理装置は、集積回路またはディスクリート回路の何れで構成することも可能であるが、集積回路とすることで、映像信号処理装置を使用する映像機器の小型化およびコストダウンが可能となる。
【００５５】
＝＝＝その他の実施の形態＝＝＝
以上、一実施形態に基づき本発明に係る映像信号処理装置について説明したが、上記した発明の実施の形態は、本発明の理解を容易にするためのものであり、本発明を限定するものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物が含まれることはもちろんである。
【００５６】
≪基準画素数の変更≫
本実施形態では、出力される映像信号データの水平方向の画素数は、ラインカウンタ２４の計数値に応じて『基準画素数＋１』に変更されるが、これに限定されるものではない。例えば、出力される映像信号データの水平方向の画素数が『＋２以上』または『−１以下』の幅で基準画素数から変更されるように、演算部２２、カウンタ２４、比較部２６を制御することとしてもよい。
【００５７】
≪ラインメモリ数≫
本実施形態では、３個（最小限）のラインメモリを使用するが、これに限定されるものではない。つまり、４個以上のラインメモリを使用することで、ラインメモリの書き込み読み出しタイミングの逆転を更に確実に防止することとしてもよい。
【００５８】
≪解像度の変換率≫
本実施形態では、映像信号データの解像度の変換率は１．６であるが、１以上または１未満の他の変換率を適用することも可能である。
【００５９】
【発明の効果】
本発明によれば、映像信号データの解像度変換を行うとき、複数のラインメモリの書き込みと読み出しの逆転が防止され、画面上での画像の乱れを効果的に防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の映像信号処理装置の全体構成を示すブロック図である。
【図２】本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの関係を説明するためのタイムチャートである。
【図３】本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの逆転防止を説明するためのフローチャートである。
【図４】本発明の映像信号処理装置における複数のラインメモリの書き込みと読み出しの逆転防止を理解するための図である。
【符号の説明】
２、４、６　　ラインメモリ
８　書き込み制御部
１０　読み出し制御部
１２、１４　マルチプレクサ
１６　係数発生部
１８　演算出力部
２０　カウンタ
２２　演算部
２４　ラインカウンタ
２６　比較部
【図１】
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【図２】
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【図３】
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【図４】
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