(57)【要約】【課題】上側電源電圧により動作点が決まる入力信号に対して、下側電源電圧によって動作点が決まり、かつ動作点が上側電源電圧の変動に影響されない出力信号を得ることができ、高周波特性のよい半導体回路を提供する。【解決手段】バイアス電圧発生部３０において、基準電圧Ｖref に応じてオペアンプＡＭＰ１により第２のバイアス電圧Ｖbs2 及び第１のバイアス電圧Ｖbs1を発生し、第１のバイアス電圧Ｖbs1 を出力部２０のトランジスタＱ３，Ｑ４のベースに印加し、第２のバイアス電圧Ｖbs2 を出力部のトランジスタＮ１，Ｎ２のゲートに印加するので、基準電圧Ｖref に応じて、出力部のトランジスタＱ３，Ｑ４のベース及びコレクタ電圧が制御され、電源電圧に応じて動作点が制御される入力信号に対して、上記基準電圧Ｖref に応じて動作点が制御される出力信号を得ることができる。【選択図】図１
2004201160.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて、差動信号を出力する差動増幅部と、
基準信号に応じて、所定のバイアス電圧を発生するバイアス電圧発生部と、
上記差動増幅部の出力に応じて、上記バイアス電圧発生部によって発生したバイアス電圧によって決められた動作点をもつ出力信号を出力する出力部と
を有する半導体回路。
【請求項２】
上記バイアス電圧発生部は、電源電圧の供給端子と基準電位との間に直列接続されている第１の抵抗素子、第１のバイアストランジスタ、及び第１の電流源トランジスタと、
制御端子が上記第１の抵抗素子と上記第１のバイアストランジスタとの接続ノードに接続され、一方の端子が電源電圧の供給端子に接続され、他方の端子が上記第１のバイアストランジスタの制御端子に接続され、上記第１のバイアストランジスタの制御端子に第１のバイアス電圧を供給するバイアス制御トランジスタと、
一方の入力端子が上記第１のバイアストランジスタと上記第１の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第１の電流源トランジスタの制御端子に接続され、上記第１の電流源トランジスタの制御端子に第２のバイアス電圧を供給する差動増幅回路と
を有する請求項１記載の半導体回路。
【請求項３】
上記出力部は、上記差動増幅部の一方の出力端子と上記基準電位との間に直列接続されている第２のバイアストランジスタと第２の電流源トランジスタと、
上記差動増幅部の他方の出力端子と上記基準電位との間に直列接続されている第３のバイアストランジスタと第３の電流源トランジスタと
を有し、
上記第２と第３のバイアストランジスタの制御端子に上記第１のバイアス電圧が印加され、
上記第２と第３の電流源トランジスタの制御端子に上記第２のバイアス電圧が印加される
請求項２記載の半導体回路。
【請求項４】
上記差動増幅部の一方の出力端子と上記第２のバイアストランジスタとの間に接続されている第２の抵抗素子と、
上記差動増幅部の他方の出力端子と上記第３のバイアストランジスタとの間に接続されている第３の抵抗素子と
をさらに有する請求項３記載の半導体回路。
【請求項５】
上記バイアス電圧発生部において、上記第１の抵抗素子の抵抗値は、上記差動増幅部の負荷を構成する抵抗素子の所定の倍数に設定されている
請求項２記載の半導体回路。
【請求項６】
上記バイアス電圧発生部において、上記第１の抵抗素子と上記第１のバイアストランジスタとの間に接続され、抵抗値が上記第２及び第３の抵抗素子の抵抗値の所定の倍数をもつ抵抗素子
をさらに有する請求項５記載の半導体回路。
【請求項７】
上記バイアス電圧発生部において、上記第１の電流源トランジスタのオン抵抗は、上記第２と第３の電流源トランジスタのオン抵抗の所定の倍数に設定されている
請求項５記載の半導体回路。
【請求項８】
上記バイアス電圧発生部は、電源電圧の供給端子と基準電位との間に直列接続されている第１の抵抗素子、第１のバイアストランジスタ、及び第１の電流源トランジスタと、
一方の入力端子が上記第１のバイアストランジスタと上記第１の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第１の電流源トランジスタの制御端子に接続され、上記第１の電流源トランジスタの制御端子に第２のバイアス電圧を供給する差動増幅回路と
を有し、上記第１の抵抗素子と上記第１のバイアストランジスタとの接続点が、当該第１のバイアストランジスタの制御端子に接続され、当該第１のバイアストランジスタの制御端子が第１のバイアス電圧に保持される
請求項１記載の半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、上側電源電圧によって信号の動作点、即ち、振幅が０のときの直流電圧が決まっている入力信号を下側電源電圧によって動作点が決まる信号に変換する半導体回路に関するものである。
【０００２】
【従来の技術】
バイポーラトランジスタまたはバイポーラ−ＣＭＯＳプロセスで形成した混合回路において、高速信号を増幅する増幅回路部分には、バイポーラ素子として通常、高周波特性のよいｎｐｎトランジスタが使用されている。
【０００３】
図５は、ｎｐｎトランジスタを用いた差動増幅回路の一例を示している。こうした構成を有する差動増幅回路において、出力信号の動作点Ｖout は、次式によって与えられる。
【０００４】
【数１】
Ｖout ＝ＶCC−ｒ1 ・Ｉ0 ／2
【０００５】
数１において、ｒ1 は差動増幅回路の負荷をなす抵抗素子Ｒ１とＲ２の抵抗値を示し、Ｉ0 は電流源の電流値を示す。数１から分かるように、この差動増幅回路の出力信号の動作点は、上側電源電圧、即ち電源電圧ＶCCによって決まる。
【０００６】
このような差動増幅回路を複数段直列接続した場合には問題ないが、出力信号の動作点が下側電源電圧、例えば、接地電位ＧＮＤによって決まるような出力形態が要求される場合がある。このとき、信号の動作点を変換する動作点変換回路が必要となる。
図６には、信号の動作点を変換する回路、即ち、電源電圧ＶCCによって動作点が決まる入力信号を接地電位によって動作点が決まる出力信号に変換するための動作点変換回路の一例を示している。
【０００７】
図６に示す回路は、電源電圧ＶCCによって動作点が決まる入力信号ＩＮとその差動信号ＩＮＢが入力されるとき、出力信号の動作点は次式によって求められる。
【０００８】
【数２】
Ｖout ＝ｒ3 ・Ｉ1 ＋ＶBE
【０００９】
数２において、ＶBEはｎｐｎトランジスタのベース−エミッタ間電圧を示し、ｒ3はＲ５とＲ６の抵抗値を示している。また、電流Ｉ1 は、トランジスタＱ３とＱ４のエミッタ電流を示し、次式によって計算される。
【００１０】
【数３】
Ｉ1 ＝（ＶCC−ｒ1 ・Ｉ0 ／２−２ＶBE）／（ｒ2 ＋ｒ3 ）
【００１１】
数３において、ＶBEはトランジスタＱ３，Ｑ４，Ｑ５及びＱ６のベース−エミッタ間電圧を示し、ｒ2 は抵抗素子Ｒ３とＲ４の抵抗値、ｒ3 は抵抗素子Ｒ５とＲ６の抵抗値を示している。
【００１２】
数２によれば、出力信号の動作点Ｖout が下側電源電圧、即ち接地電位によって決まる。図６に示す差動増幅回路を用いれば、動作点が電源電圧ＶCCによって決まる入力信号に対して、動作点が接地電位によって決まる出力信号を得ることができる。
【００１３】
【特許文献１】
特開平５−１５０８４８号公報
【００１４】
【発明が解決しようとする課題】
ところで、上述した従来の半導体回路では、例えば、図６に示す半導体回路において、出力信号の動作点が見かけ上接地電位によって決まるが、数３から分かるように、数２に含まれている電流Ｉ1 は、電源電圧ＶCCに依存する。このため、数２によって計算される動作点Ｖout は、電源電圧ＶCCに依存することなり、図６に示す回路を用いても、完全に接地電位によって動作点が決まる出力信号を得ることはできない。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、上側電源電圧により動作点が決まる入力信号に対して、下側電源電圧によって動作点が決まり、動作点が上側電源電圧の変動に影響されない出力信号を得ることができ、かつ高周波特性のよい半導体回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体回路は、入力信号に応じて、差動信号を出力する差動増幅部と、基準信号に応じて、所定のバイアス電圧を発生するバイアス電圧発生部と、上記差動増幅部の出力に応じて、上記バイアス電圧発生部によって発生したバイアス電圧によって決められた動作点をもつ出力信号を出力する出力部とを有する。
【００１７】
また、本発明では、好適には、上記バイアス電圧発生部は、電源電圧の供給端子と基準電位との間に直列接続されている第１の抵抗素子、第１のバイアストランジスタ、及び第１の電流源トランジスタと、制御端子が上記第１の抵抗素子と上記第１のバイアストランジスタとの接続ノードに接続され、一方の端子が電源電圧の供給端子に接続され、他方の端子が上記第１のバイアストランジスタの制御端子に接続され、上記第１のバイアストランジスタの制御端子に第１のバイアス電圧を供給するバイアス制御トランジスタと、一方の入力端子が上記第１のバイアストランジスタと上記第１の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第１の電流源トランジスタの制御端子に接続され、上記第１の電流源トランジスタの制御端子に第２のバイアス電圧を供給する差動増幅回路とを有する。
【００１８】
また、本発明では、好適には、上記出力部は、上記差動増幅部の一方の出力端子と上記基準電位との間に直列接続されている第２のバイアストランジスタと第２の電流源トランジスタと、上記差動増幅部の他方の出力端子と上記基準電位との間に直列接続されている第３のバイアストランジスタと第３の電流源トランジスタとを有し、上記第２と第３のバイアストランジスタの制御端子に上記第１のバイアス電圧が印加され、上記第２と第３の電流源トランジスタの制御端子に上記第２のバイアス電圧が印加される。
【００１９】
また、本発明では、好適には、上記バイアス電圧発生部は、電源電圧の供給端子と基準電位との間に直列接続されている第１の抵抗素子、第１のバイアストランジスタ、及び第１の電流源トランジスタと、一方の入力端子が上記第１のバイアストランジスタと上記第１の電流源トランジスタとの接続ノードに接続され、他方の入力端子が基準バイアス電圧が入力される信号端子に接続され、出力端子が上記第１の電流源トランジスタの制御端子に接続され、上記第１の電流源トランジスタの制御端子に第２のバイアス電圧を供給する差動増幅回路とを有し、上記第１の抵抗素子と上記第１のバイアストランジスタとの接続点が、当該第１のバイアストランジスタの制御端子に接続され、当該第１のバイアストランジスタの制御端子が第１のバイアス電圧に保持される。
【００２０】
本発明によれば、バイアス電圧発生部において、基準バイアス電圧に応じて、差動増幅回路によって第２のバイアス電圧を発生し、また、バイアス制御トランジスタによって第１のバイアス電圧を発生し、第１のバイアス電圧を出力部の第２と第３のバイアストランジスタの制御端子に印加し、第２のバイアス電圧を出力部の第２と第３の電流源トランジスタの制御端子に印加する。これによって、基準バイアス電圧に応じて、出力部の第２及び第３のバイアストランジスタの端子電圧が制御されるので、電源電圧に応じて動作点が制御される入力信号に対して、上記基準バイアス電圧に応じて動作点が制御される出力信号を得ることができる。
【００２１】
【発明の実施の形態】
第１実施形態
図１は本発明に係る半導体回路の第１の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部１０、出力部２０、及びバイアス電圧発生部３０を有している。
【００２２】
以下、本実施形態の半導体回路の各構成部分について説明する。
差動増幅部１０は、図１に示すように、差動対をなしているｎｐｎトランジスタＱ１，Ｑ２、電流源ＩＳ０、及び負荷抵抗素子Ｒ１とＲ２によって構成されている。
図示のように、トランジスタＱ１とＱ２のエミッタ同士が電流源ＩＳ０に共通に接続され、コレクタがそれぞれ負荷抵抗素子Ｒ１とＲ２を介して、電源電圧ＶCCが供給される電源端子に接続されている。また、トランジスタＱ１とＱ２のベースに、一対の差動信号ＩＮとＩＮＢがそれぞれ入力される。
差動増幅部１０によって、差動入力信号ＩＮとＩＮＢに応じて、振幅が増幅された差動信号ＶO1とＶO2が出力される。
【００２３】
次に、出力部２０は、ｎｐｎトランジスタＱ３，Ｑ４及びｎＭＯＳトランジスタＮ１，Ｎ２によって構成されている。図１に示すように、トランジスタＱ３とＮ１は、差動増幅部１０のトランジスタＱ１のコレクタと接地電位ＧＮＤとの間に縦続接続され、トランジスタＱ４とＮ２は、差動増幅部１０のトランジスタＱ２のコレクタと接地電位ＧＮＤとの間に縦続接続されている。
【００２４】
トランジスタＱ３とＱ４のベースに、バイアス電圧発生部３０によって出力されるバイアス電圧Ｖbs1 が印加され、トランジスタＮ１とＮ２のゲートには、バイアス電圧発生部３０によって出力されるバイアス電圧Ｖbs2 が印加される。
【００２５】
バイアス電圧発生部３０は、抵抗素子Ｒ３、ｎｐｎトランジスタＱ５，Ｑ６、ｎＭＯＳトランジスタＮ３、及び演算増幅回路（オペアンプ）ＡＭＰ１によって構成されている。
【００２６】
抵抗素子Ｒ３、トランジスタＱ５及びＮ３は、電源電圧ＶCCが供給される電源端子と接地電位ＧＮＤとの間に縦続接続されている。なお、抵抗素子Ｒ３の抵抗値は、差動増幅部１０の負荷抵抗素子Ｒ１とＲ２の抵抗のｍ倍（ｍ＞１、ｍは整数）に設定されている。また、トランジスタＮ３のオン抵抗は、同じゲート−ソース間バイアス電圧が供給される場合、出力部２０のトランジスタＮ１とＮ２のオン抵抗のｍ倍に設定されている。
【００２７】
トランジスタＱ６のコレクタが電源電圧ＶCC側に接続され、ベースがトランジスタＱ５のコレクタに接続され、エミッタがトランジスタＱ５及び出力部２０のトランジスタＱ３とＱ４のベースに接続されている。
オペアンプＡＭＰ１の正の入力端子がトランジスタＱ５のエミッタに接続され、負の入力端子が基準電圧Ｖref が入力される入力端子に接続され、出力端子がトランジスタＮ３及び出力部２０のトランジスタＮ１，Ｎ２のゲートに接続されている。
【００２８】
バイアス電圧発生部３０において、基準電圧Ｖref に応じてバイアス電圧Ｖbs1 及びＶbs2 が生成される。
まず、オペアンプＡＭＰ１によって、トランジスタＱ５のエミッタ、即ち、トランジスタＮ３のドレインが基準電圧Ｖref と同じレベルに保持されている。
例えば、トランジスタＱ５のエミッタ電圧が下がって基準電圧Ｖref よりも低くなると、オペアンプＡＭＰ１の出力電圧Ｖbs2 も低くなる。これに応じて、トランジスタＮ３のオン抵抗が大きくなり、トランジスタＱ５のエミッタ電圧が上昇するように制御される。逆に、トランジスタＱ５のエミッタ電圧が上がって基準電圧Ｖref よりも高くなると、オペアンプＡＭＰ１の出力電圧Ｖbs2 も高くなる。これに応じて、トランジスタＮ３のオン抵抗が小さくなり、トランジスタＱ５のエミッタ電圧が下がるように制御される。
【００２９】
このように、オペアンプＡＭＰ１の制御により、トランジスタＱ５のエミッタを基準電圧Ｖref とほぼ同じ電位に保持するように、オペアンプＡＭＰ１の出力電圧、即ちバイアス電圧Ｖbs2 の電圧レベルが制御される。
【００３０】
ここで、トランジスタＱ５とＱ６のベース−エミッタ間電圧をともにＶBEとすると、トランジスタＱ５のベース電位がＶref ＋ＶBEとなり、さらに、トランジスタＱ６のベース電位がＶref ＋２ＶBEとなる。トランジスタＱ５のベース電圧がバイアス電圧Ｖbs1 として、出力部２０に出力される。
【００３１】
即ち、バイアス電圧発生部３０によって、基準電圧Ｖref に応じて設定されるバイアス電圧Ｖbs1 とＶbs2 が出力される。これらのバイアス電圧に応じて、出力部２０において、トランジスタＱ３とＱ４の電流が決まり、よってトランジスタＱ３とＱ４のコレクタの直流電圧が決まり、即ち、出力信号の動作点Ｖout が決まる。
【００３２】
次に、本実施形態の半導体回路の動作について説明する。
差動増幅部１０において、差動入力信号ＩＮとＩＮＢに応じて、増幅信号ＶO1とＶO2がトランジスタＱ１とＱ２のコレクタから出力される。なお、差動入力信号の振幅が０のとき、即ち、入力信号ＩＮとＩＮＢのレベルが等しいとき、出力信号ＶO1とＶO2のレベルが等しくなる。このとき出力信号ＶO1とＶO2の電圧は、出力信号の動作点である。
【００３３】
出力部２０において、トランジスタＱ３とＱ４のエミッタ電圧は、バイアス電圧発生部３０のトランジスタＱ５のエミッタ電圧と同じレベル、即ち、Ｖref に保持され、トランジスタＱ３とＱ４のベース電圧は、トランジスタＱ５のベース電圧と同じくレベル、即ち、Ｖref ＋ＶBEに保持され、さらに、トランジスタＱ３とＱ４のコレクタ電圧は、トランジスタＱ５のコレクタと同じく、Ｖref ＋２ＶBEに保持されている。このように、本実施形態の半導体回路の出力部２０において、トランジスタＱ３及びＱ４のコレクタから同じ動作点をもつ差動出力信号が得られる。
【００３４】
本実施形態の半導体回路において、バイアス電圧発生部３０のトランジスタＱ５，Ｑ６と出力部２０のトランジスタＱ３，Ｑ４などによって、カレントミラー回路が構成されている。当該カレントミラー回路において、トランジスタＱ６のエミッタ電圧、即ち、バイアス電圧Ｖbs1 は、トランジスタＱ３，Ｑ４及びＱ５のベースに印加される。トランジスタＱ３，Ｑ４の電流Ｉ２、及びトランジスタＱ５の電流Ｉ３は、バイアス電圧Ｖbs1 に応じて決まる。
【００３５】
なお、上述したように、抵抗素子Ｒ３の抵抗値は、抵抗素子Ｒ１とＲ２の抵抗値のｍ倍に設定され、また、トランジスタＮ３のオン抵抗もトランジスタＮ１とＮ２のオン抵抗のｍ倍に設定されているので、トランジスタＱ５のエミッタ電流Ｉ３は、トランジスタＱ３とＱ４のエミッタ電流Ｉ２の１／ｍになる。このため、バイアス電圧Ｖbs1 によって出力部２０のトランジスタＱ３とＱ４のベース及びコレクタ電圧を高い感度で制御できる。即ち、出力動作点の制御感度を高く設定できる。
【００３６】
以上説明したように、本実施形態の半導体回路によれば、バイアス電圧発生部３０において、基準電圧Ｖref に従ってバイアス電圧Ｖbs1 を出力し、これに応じてトランジスタＱ３，Ｑ４及びＱ５のエミッタ電圧が基準電圧Ｖref とほぼ同じレベルに制御される。また、トランジスタＱ６のエミッタ電圧をバイアス電圧Ｖbs2 として、トランジスタＱ３，Ｑ４及びＱ５のベースに供給し、これらのトランジスタのエミッタ電流を制御する。その結果、トランジスタＱ３とＱ４のコレクタ電圧は、トランジスタＱ５のコレクタ電圧と同じく、ほぼＶref ＋２ＶBEに制御されるので、差動増幅部１０の出力信号ＶO1とＶO2の動作点は、電源電圧ＶCCに依存せず、基準電圧Ｖref に応じてほぼＶref ＋２ＶBEに保持される。
【００３７】
このように、本実施形態によれば、同じ動作点をもつ一対の差動出力信号が得られる。また、本実施形態の半導体回路において、差動増幅部１０の信号出力経路上抵抗素子が含まれていないため、高周波特性が優れる。
【００３８】
第２実施形態
図２は本発明に係る半導体回路の第２の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部１０、出力部２０Ａ、及びバイアス電圧発生部３０Ａを有している。
【００３９】
本実施形態の半導体回路は、図１に示す本発明の第１の実施形態の半導体回路に較べて、出力部２０Ａ及び３０Ａの構成が異なり、差動増幅部１０の構成は同じである。以下、本実施形態の半導体回路が第１の実施形態の半導体回路と異なる点について説明する。
【００４０】
図２に示すように、出力部２０Ａにおいて、トランジスタＱ３のコレクタと差動増幅部１０の負荷抵抗Ｒ１との間に抵抗素子Ｒ４が接続され、トランジスタＱ４のコレクタと差動増幅部１０の負荷抵抗Ｒ２との間に抵抗素子Ｒ５が接続されている。そして、出力信号がトランジスタＱ３またはＱ４の何れかのコレクタより取り出すことができる。
【００４１】
また、バイアス電圧発生部３０Ａにおいて、トランジスタＱ５のコレクタと抵抗素子Ｒ３の間に抵抗素子Ｒ６が接続されている。
なお、抵抗素子Ｒ６の抵抗値は、抵抗素子Ｒ４とＲ５の抵抗値のｍ倍に設定されている。
【００４２】
即ち、本実施形態の半導体回路では、図１に示す本発明の第１の実施形態の半導体回路に較べて、出力部２０Ａに抵抗素子Ｒ４とＲ５が追加され、バイアス電圧発生部３０Ａには抵抗素子Ｒ６が追加される。
なお、本実施形態において、バイアス電圧発生回路３０Ａによって生成されるバイアス電圧Ｖbs1 とＶbs2 は、上述した第１の実施形態のそれぞれのバイアス電圧と同じである。また、出力信号の動作点も上述した第１の実施形態の出力信号の動作点と同じである。
【００４３】
出力部２０Ａにおいて、抵抗素子Ｒ４とＲ５を追加することによって、差動増幅部１０の出力信号の動作点と出力部２０Ａの出力信号の動作力点とが分離されている。即ち、差動増幅部１０のトランジスタＱ１のコレクタと出力部２０ＡのトランジスタＱ３のコレクタとが分離され、同様に差動増幅部１０のトランジスタＱ２のコレクタと出力部２０ＡのトランジスタＱ４のコレクタとが分離される。このため、差動増幅部１０において、トランジスタＱ１とＱ２の動作点の設計マージンをより大きく取れ、動作点の設計を容易にできる。
【００４４】
なお、図２に示すように、出力部２０Ａにおいて、抵抗素子Ｒ４とＲ５は、信号の出力経路上に設けられているので、抵抗素子Ｒ４とＲ５によって、出力信号の高周波特性が若干影響を受けることがあるが、要求される高周波特性に応じて、抵抗素子Ｒ４，Ｒ５及びＲ６の抵抗値を適宜設定することによって、抵抗素子による高周波特性への影響を抑制できる。
【００４５】
以上説明したように、本実施形態の半導体回路によれば、出力部２０Ａ及びバイアス電圧発生部３０Ａにおいて、抵抗素子Ｒ４，Ｒ５及びＲ６をそれぞれ追加することによって、差動増幅部１０の動作点の設計を容易にすることができ、また、抵抗素子Ｒ４，Ｒ５及びＲ６の抵抗値を適宜設定することによって、高周波特性への影響を最小限に抑制することができる。
【００４６】
第３実施形態
図３は本発明に係る半導体回路の第３の実施形態を示す回路図である。
図示のように、本実施形態の半導体回路は、差動増幅部１０、出力部２０Ｂ、及びバイアス電圧発生部３０Ｂを有している。
【００４７】
本実施形態の半導体回路は、図１に示す本発明の第１の実施形態の半導体回路に較べて、バイアス電圧発生部３０Ｂの構成が異なる。なお、本実施形態の出力部２０Ｂにおいて、その構成は本発明の第１の実施形態の出力部２０と同じである。ただし、トランジスタＱ３とＱ４に供給されるバイアス電圧Ｖbs1 が異なり、これによってコレクタ電圧も異なる。
なお、差動増幅部１０の構成は第１及び第２の実施形態の差動増幅部と同じである。
【００４８】
図３に示すように、本実施形態の半導体回路において、バイアス電圧発生部３０Ｂは、抵抗素子Ｒ３、ｎｐｎトランジスタＱ５、ｎＭＯＳトランジスタＮ３、及び演算増幅回路（オペアンプ）ＡＭＰ１によって構成されている。即ち、第１及び第２の実施形態のバイアス電圧発生部に較べて、トランジスタＱ６が省略される。
【００４９】
バイアス電圧発生部３０Ｂにおいて、図３に示すように、トランジスタＱ５のベースとコレクタが共通に接続されている。その接続点の電圧は、バイアス電圧Ｖbs1 として出力部２０Ｂに供給される。
【００５０】
トランジスタＱ５のベース電圧がオペアンプＡＭＰ１によって、基準電圧Ｖref と同じレベルに保持される。このため、バイアス電圧発生部３０Ｂにおいて、バイアス電圧Ｖbs2 が基準電圧Ｖref に応じて制御される。即ち、バイアス電圧Ｖbs2 は、上述した本発明の第１または第２の実施形態におけるバイアス電圧Ｖbs2 と同じである。しかし、本実施形態において、トランジスタＱ５のコレクタ電圧、即ち、バイアス電圧Ｖbs1 はトランジスタＱ５のベース電圧と同じく、Ｖref ＋ＶBEに保持されている。このため、出力部２０Ｂにおいて、トランジスタＱ３とＱ４のコレクタ電圧は同じく、Ｖref ＋ＶBEに保持されている。
【００５１】
このように、本実施形態の半導体回路において、出力部２０Ｂにおいて、トランジスタＱ３とＱ４のコレクタ電圧が基準電圧Ｖref に応じて、Ｖref ＋ＶBEに保持されている。この電圧は、出力信号の動作点である。
【００５２】
以上説明したように、本実施形態によれば、出力部２０Ｂにおいて、出力信号の動作点が基準電圧Ｖref に応じて、Ｖref ＋ＶBEに設定される。上述した本発明の第１及び第２の実施形態に較べて、出力信号の動作点がｎｐｎトランジスタのベース−エミッタ間電圧ＶBE分だけ低くなる。即ち、本実施形態の半導体回路によれば、第１及び第２の実施形態の半導体回路に較べて、出力信号の動作点を低く保持され、低電源電圧化に好都合である。
【００５３】
第４実施形態
図４は本発明に係る半導体回路の第４の実施形態を示す回路図である。なお、本実施形態は、本発明の半導体回路の一応用例を示している。
図示のように、本実施形態の半導体回路は、差動増幅部１０、出力部２０、及びバイアス電圧発生部３０を有する信号動作点変換回路１００と、レーザダイオード駆動回路２００とを含む。本例の半導体回路は、例えば、光通信に用いられるレーザダイオードを所望の高周波信号で駆動するために利用できる。
【００５４】
本実施形態において、信号動作点変換回路１００は、上述した本発明の第１の実施形態の半導体回路と同じ構成を有する。即ち、信号動作点変換回路１００は、差動入力信号ＩＮとＩＮＢに応じて、増幅信号ＶO1とＶO2を出力する。さらに、出力信号ＶO1とＶO2の動作点は、電源電圧ＶCCに依存せず、基準電圧Ｖrefとバイアス電圧発生部のｎｐｎトランジスタのベース−エミッタ間電圧ＶBEによって決まり、例えば、図４に示す回路例では、出力信号ＶO1とＶO2の動作点は、Ｖref ＋２ＶBEに設定される。
【００５５】
なお、本実施形態において、信号動作点変換回路１００は、図４に示す構成例に限られることなく、上述した本発明の第２及び第３の実施形態の何れかによって構成することができる。
【００５６】
次に、レーザダイオード駆動回路２００の構成について説明する。
図４に示すように、レーザダイオード駆動回路２００は、バッファ部２１０と駆動部２２０を有している。
【００５７】
バッファ部２１０は、トランジスタＱ７とＱ８及び電流源ＩＳ１，ＩＳ２によって構成されている。図示のように、トランジスタＱ７とＱ８のエミッタに電流源ＩＳ１とＩＳ２がそれぞれ接続されている。トランジスタＱ７のベースに信号動作点変換回路１００の出力信号ＶO1が入力され、そのエミッタから信号Ｖin1が出力される。また、トランジスタＱ８のベースに信号動作点変換回路１００の出力信号ＶO2が入力され、そのエミッタから信号Ｖin2 が出力される。
【００５８】
即ち、バッファ部２１０において、トランジスタＱ７とＱ８により、エミッタフォロワがそれぞれ構成されている。このため、バッファ部の出力信号Ｖin1 の動作点は、入力信号ＶO1に較べて、トランジスタＱ７のベース−エミッタ間電圧分だけ低くなり、同様に、出力信号Ｖin2 の動作点は、入力信号ＶO2に較べて、トランジスタＱ８のベース−エミッタ間電圧分だけ低くなる。
【００５９】
駆動部２２０は、トランジスタＱ９とＱ１０、電流源ＩＳ３及びレーザダイオードＬＤ１によって構成されている。
図４に示すように、トランジスタＱ９とＱ１０のエミッタ同士が接続され、その接続点に電流源ＩＳ３が接続されている。即ち、トランジスタＱ９とＱ１０が動作対を形成し、電流源ＩＳ３によって当該差動対に電流が供給される。
【００６０】
レーザダイオードＬＤ１のアノードが電源電圧ＶCCが入力される電源端子に接続され、カソードがトランジスタＱ１０のコレクタに接続されている。即ち、レーザダイオードＬＤ１がトランジスタＱ１０の負荷となる。トランジスタＱ１０の出力電流によってレーザダイオードＬＤ１が駆動されるので、駆動信号の周波数でスイッチングされ、レーザ光を発生する。
【００６１】
次に、本実施形態の半導体回路の全体の動作を説明する。
信号動作点変換回路１００の差動増幅部に差動信号ＩＮとＩＮＢが入力されると、差動増幅部によって増幅された信号ＶO1とＶO2が得られる。なお、信号ＶO1とＶO2の動作点が電源電圧ＶCCに依存せず、バイアス電圧発生部に供給される基準電圧Ｖref 及びトランジスタＱ５とＱ６のベース−エミッタ間電圧ＶBEによって決まる。本実施形態の構成例では、出力信号ＶO1とＶO2の動作点は、Ｖref ＋２ＶBEに設定されている。
【００６２】
信号動作点変換回路１００によって増幅され、かつ動作点が変換された出力信号ＶO1とＶO2がレーザダイオード駆動回路２００のバッファ部２１０に入力される。バッファ部２１０において、トランジスタＱ９とＱ１０で構成されたエミッタフォロワによって、動作点がＶref ＋ＶBEに設定された信号Ｖin1 とＶin2 が出力される。バッファ部２１０の出力信号Ｖin1 が駆動部２２０のトランジスタＱ９のベースに印加され、出力信号Ｖin2 が駆動部２２０のトランジスタＱ１０のベースに印加される。
駆動部２２０において、入力信号Ｖin1 とＶin2 に応じて、電流源ＩＳ３の電流がスイッチングされ、レーザダイオードＬＤ１に供給される。
【００６３】
このため、本実施形態の半導体回路において、差動入力信号ＩＮとＩＮＢに応じて、レーザダイオードＬＤ１が駆動される。信号動作点変換回路１００及びレーザダイオード駆動回路２００は、高周波特性の優れるｎｐｎトランジスタによって構成されているので、高い周波数でレーザダイオードＬＤ１を駆動することができる。さらに、信号動作点変換回路１００によって、動作点が電源電圧ＶCCに依存する差動入力信号ＩＮとＩＮＢに応じて、動作点が電源電圧に依存せず、基準電圧Ｖref によって決められた出力信号ＶO1とＶO2が得られるので、電源電圧ＶCCの変動に影響されることなく、一定の電流でレーザダイオードＬＤ１を駆動することができる。
【００６４】
以上説明したように、本実施形態の半導体回路によれば、信号動作点変換回路１００を用いて、動作点が電源電圧ＶCCに依存する差動入力信号ＩＮとＩＮＢを増幅し、動作点が一定に保持されている差動出力信号ＶO1とＶO2を得る。そして、差動信号ＶO1とＶO2に応じて、レーザダイオードＬＤ１にスイッチングされた駆動電流を供給する。このため、電源電圧ＶCCの変動に影響されることなく、一定の駆動電流をレーザダイオードＬＤ１に供給できる。また、レーザダイオード駆動回路２００に供給される差動信号ＶO1とＶO2の動作点が基準電圧Ｖref によって低電圧側に設定されるので、低電源電圧の場合でもレーザダイオードＬＤ１を所望の振幅で駆動することができ、ダイナミックレンジが広く取れる駆動回路を実現でき、さらに、高い周波数でレーザダイオードを駆動することができ、高速、大容量な光通信に適用できる。
【００６５】
なお、上述した本発明の各実施形態において、出力部とバイアス電圧発生部は、Ｂｉ−ＣＭＯＳの回路を用いているが、本発明はこれに限定されることなく、例えば、出力部及びバイアス電圧発生部のｎＭＯＳトランジスタＮ１，Ｎ２とＮ３をバイポーラトランジスタに置き換えることが可能である。また、所望の周波数特性が満たされれば、差動増幅部、出力部及びバイアス電圧発生部に使用されているバイポーラトランジスタをＭＯＳトランジスタに置き換えることも可能である。
【００６６】
【発明の効果】
以上説明したように、本発明の半導体回路によれば、上側電源電圧により動作点が決まる入力信号に対して、下側電源電圧によって動作点が決まり、かつ動作点が上側電源電圧の変動に影響されない出力信号を得ることができる。
また、本発明の半導体回路を用いることによって、高周波帯域でも優れた入出力特性を実現でき、電源電圧の変動に依存せず、安定した動作点をもつ出力信号を獲得でき、かつ低電源電圧でも動作でき、ダイナミックレンジの広い増幅回路を実現できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る半導体回路の第１の実施形態を示す回路図である。
【図２】本発明に係る半導体回路の第２の実施形態を示す回路図である。
【図３】本発明に係る半導体回路の第３の実施形態を示す回路図である。
【図４】本発明に係る半導体回路の第４の実施形態を示す回路図である。
【図５】従来の差動増幅回路の一例を示す回路図である。
【図６】動作点変換機能を有する従来の半導体回路の一構成例を示す回路図である。
【符号の説明】
１０…差動増幅部、２０，２０Ａ，２０Ｂ…出力部、３０，３０Ａ，３０Ｂ…バイアス電圧発生部、ＶCC…電源電圧、ＧＮＤ…接地電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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