(57)【要約】【課題】部品数が少なく、安価であり、集積化が容易で、フィルタ回路の時定数を小さくできるＤＡ変換回路を提供する。【解決手段】クロックＣＫを入力ディジタル値Ｍ（Ａ、Ｂ、Ｃ、Ｄ）に応じて間引いて出力するＢＲＭ回路と、間引いて出力された信号Ｙおよび入力ディジタル値の符号ビットＥに応じて、クロックＣＫに、その状態の一部を反転する変調を施す論理回路群と、変調されたクロックＱを積分してアナログ電圧を得るフィルタ回路を有するＤＡ変換回路を構成する。図に示すように、例えば、Ｍ＝１の場合は、ＢＲＭ回路によって出力された信号Ｙのパルスに対応するＣＫの“Ｌ”の状態を反転して“Ｈ”にする。Ｍ＝−１の場合は、出力された信号Ｙのパルスの欠損部分に対応するＣＫの“Ｈ”の状態を反転して“Ｌ”にする。このような変調を受けたクロックＱを積分することにより、符号を含めた５ビットのディジタル値をアナログ電圧に変換できる。【選択図】  図３
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【特許請求の範囲】
【請求項１】
クロックを入力ディジタル値に応じて間引いて出力する第１の手段と、
間引いて出力された信号および前記入力ディジタル値の符号に応じて、前記クロックに、その状態の一部を反転する変調を施す第２の手段と、
変調された前記クロックを積分してアナログ電圧を得る第３の手段を有するディジタル−アナログ変換回路。
【請求項２】
前記第１の手段と前記第２の手段は、前記ディジタル値を生成する回路と同一基板において集積化される、請求項１に記載のディジタル−アナログ変換回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はディジタル−アナログ（ＤＡ）変換に関する。
【０００２】
【従来の技術】
サーボドライブの種々のディジタル制御値をアナログ値に変換してモニターする場合、従来は、通常のＤＡコンバータを用いるか、またはディジタルパルス幅変換回路（例えば、特許文献１から３参照）が用いられていた。
【０００３】
【特許文献１】
特公平８−８７７６号公報
【特許文献２】
特公平８−８７７５号公報
【特許文献３】
実開昭６０−４０１３６号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、ＤＡコンバータは高価であり、また、サーボドライブの回路と同一基板上での集積化にも不向きである。一方、ディジタルパルス幅変換回路は、積分を行うフィルタ回路の時定数が大きくなりすぎ、また、オペアンプなどを必要とするため、部品数が増えるという問題があった。
【０００５】
本発明の目的は、部品数が少なく、安価であり、集積化が容易で、フィルタ回路の時定数を小さくできるＤＡ変換回路を提供することにある。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、クロックを入力ディジタル値に応じて間引いて出力するするＢＲＭ（Ｂｉｎａｒｙ  Ｒａｔｅ  Ｍｕｌｔｉｐｌｉｅｒｓ）回路と、間引いて出力された信号および入力ディジタル値の符号に応じて、クロックに、その状態の一部を反転する変調を施す論理回路群と、変調されたクロックを積分してアナログ電圧を得るフィルタ回路を有するＤＡ変換回路を構成する。
【０００７】
ＢＲＭ回路は、入力ディジタル値の符号ビットを除くビットで構成される値に対応して、クロックを間引いて出力する。論理回路群は、この間引いて出力された信号と符号ビットに基づいて、クロックの状態の一部を反転する変調を行う。すなわち、符号が正の場合には、ディジタル値に対応した割合で、クロックの“Ｌ”の状態を“Ｈ”に反転し、負の場合には、ディジタル値の絶対値に対応した割合で、クロックの“Ｈ”の状態を“Ｌ”に反転する。フィルタ回路は、このような変調を受けたクロックを積分平均するので、ディジタル値に応じたアナログ電圧が得られる。
【０００８】
【発明の実施の形態】
図１を参照すると、本発明の一実施形態のＤＡ変換回路は、ＢＲＭ回路１０（例えば、テキサス・インスツルメンツのＳＮ７４９７）と、Ｄフリップフロップ回路２０（例えば、テキサス・インスツルメンツのＳＮ７４７４）と、ＮＯＴ回路３１、３２およびＮＡＮＤ回路３３、３４、３５、３６からなる論理ゲート回路群３０と、フィルタ回路４０で構成される。
【０００９】
ＢＲＭ回路１０（本実施形態では４ビット入力である）は、Ａ〜Ｄを入力（Ａが最小桁）として、これを１０進数表示でＭ’（０≦Ｍ’≦１５）とすると、出力ＹはクロックＣＫをＭ’×ＣＫ／１６で間引いて出力する。図２には、Ｍ’が１（Ａが“Ｈ”、他が“Ｌ”）、２（Ｂが“Ｈ”、他が“Ｌ”）、４（Ｃが“Ｈ”、他が“Ｌ”）、８（Ｄが“Ｈ”、他が“Ｌ”）、５（Ａ、Ｃが“Ｈ”、他が“Ｌ”）のときの出力Ｙの様子が示されている。このように、ＢＲＭ回路１０においては、クロックＣＫの１６周期の間に、Ｍ’の数に等しい数のパルスが出力Ｙから出力されることになる。なお、本実施形態では、出力Ｙから出力されるパルスとクロックＣＫのパルスの位相は反転しているものとする。
【００１０】
Ｄフリップフロップ回路２０は、クロックＣＫの立ち上がり時の入力Ｙの値をクロックＣＫの１周期の間保持し、これを出力Ｐとする。
【００１１】
ＮＯＴ回路３１、３２は入力を反転するものであり、ＮＡＮＤ回路３３、３４、３５、３６は、入力がともに“Ｈ”のときのみ“Ｌ”を出力し、他の場合は“Ｈ”を出力する。
【００１２】
フィルタ回路４０は、抵抗およびコンデンサで構成される簡易なもので、クロックＣＫの１６周期の時間より十分長い時間で、ＮＡＮＤ回路３６の出力Ｑの積分平均をモニターする。フィルタ回路４０の出力は、抵抗で電源電圧５Ｖを１／２に分圧した２．５Ｖの点をシグナルグランドとしてモニターされる。したがって、もしクロックＣＫがそのままフィルタ回路４０に入力されると、フィルタ回路４０の出力は０Ｖになる。
【００１３】
次に、本実施形態のＤＡ変換回路の接続について説明する。
【００１４】
ＢＲＭ回路１０は、前述のようにＡ、Ｂ、Ｃ、Ｄ、クロックＣＫを入力とし、その出力ＹはＤフリップフロップ回路２０の入力となる。Ｄフリップフロップ回路２０は、クロックＣＫの立ち上がり時の入力Ｙの値をクロックＣＫの１周期の間保持し、これを出力Ｐとする。Ｐは、ＮＯＴ回路３１を介してＮＡＮＤ回路３３への入力となり、さらに、ＮＡＮＤ回路３４への入力となる。
【００１５】
信号Ｅは、本実施形態のＤＡ変換回路の入力ディジタル値の符号（“Ｈ”のとき負、“Ｌ”のとき正）を定める。したがって、本実施形態では、符号を含めて５ビット（Ａ、Ｂ、Ｃ、Ｄ、Ｅ）のディジタル入力（この１０進数表示をＭとする）が可能となる。ＮＡＮＤ回路３３は、ＮＯＴ回路３１を介してＤフリップフロップ回路２０の出力Ｐと、信号Ｅを入力とし、その出力はＮＡＮＤ回路３５の入力となる。ＮＡＮＤ回路３４は、Ｄフリップフロップ回路２０の出力Ｐと、ＮＯＴ回路３２を介して信号Ｅを入力とし、その出力はＮＡＮＤ回路３６の入力となる。
【００１６】
ＮＡＮＤ回路３５は、クロックＣＫとＮＡＮＤ回路３３の出力を入力とし、その出力はＮＡＮＤ回路３６の入力となる。ＮＡＮＤ回路３６は、ＮＡＮＤ回路３４とＮＡＮＤ回路３５の出力を入力とし、その出力Ｑはフィルタ回路４０の入力となる。
【００１７】
次に、本発明のＤＡ変換回路のアイデアを説明する。
【００１８】
前述のように、本実施形態で用いるＢＲＭ回路１０は、入力のディジタル数（Ｍ’＝０〜１５）に等しい数のパルスをクロックＣＫの１６周期の間に出力する。したがって、このパルスをアナログ値への変換に用いることができる。
【００１９】
ＤＡ変換のための最も簡単な回路構成は、ＢＲＭ回路１０の出力をフィルタ回路４０で積分平均することである。しかし、後述するように、この構成では、負の入力ディジタル値Ｍに対しては、フィルタ回路４０に対して、正の入力ディジタル値Ｍの場合とは異なるシグナルグランドを用いなければならないなど、フィルタ回路４０が複雑化してしまう。そこで、正負いずれの入力ディジタル値Ｍに対してもフィルタ回路４０が複雑化しないように回路構成する必要がある。
【００２０】
前述のように、本実施形態で用いるフィルタ回路４０は、クロックＣＫの１６周期の時間より十分長い時間で、入力の積分平均を出力する。抵抗で電源電圧５Ｖを１／２に分圧した２．５Ｖの点をシグナルグランド（ＳＧ）としてモニターされるため、クロックＣＫをそのまま入力とすると出力は０Ｖとなる。ここで、クロックＣＫの１６周期の間に現れる谷を０個、１個、２個、・・・、１５個と埋めるような変調をクロックＣＫに加えることができれば、フィルタ回路４０の出力は、これに応じて０Ｖ、２．５×１／１６Ｖ、２．５×２／１６Ｖ、・・・、２．５×１５／１６Ｖというようにアナログ値に変換される。また、クロックＣＫの１６周期の間に現れる山を０個、１個、２個、・・・、１５個と削るような変調をクロックＣＫに加えることができれば、フィルタ回路４０の出力は、これに応じて０Ｖ、−２．５×１／１６Ｖ、−２．５×２／１６Ｖ、・・・、−２．５×１５／１６Ｖというようにアナログ値に変換される。
【００２１】
表１は、入力ディジタル値ＭとＡ、Ｂ、Ｃ、Ｄ、Ｅの対応表である（ただし、−７≦Ｍ≦７の範囲でのみ示している）。
【００２２】
【表１】
2004229233.tif 000003
【００２３】
入力ディジタル値Ｍが正の場合、すなわち、Ｅが“Ｌ”の場合、クロックＣＫの１６周期の間に出力ＹからＭ個のパルスが出力される。そこで、このパルス数Ｍに対応して、クロックＣＫの１６周期に現れる谷をＭ個埋めるような変調を受けたクロックＣＫをフィルタ回路４０に入力すれば、出力は、これに応じて２．５×Ｍ／１６Ｖのアナログ値に変換される。
【００２４】
また、入力ディジタル値Ｍが負の場合、すなわち、Ｅが“Ｈ”の場合、クロックＣＫの１６周期の間に出力Ｙから１６−｜Ｍ｜個のパルスが出力される。言い換えれば、｜Ｍ｜個のパルスが欠損することになる。そこで、パルス欠損数｜Ｍ｜に対応して、クロックＣＫの１６周期に現れる山を｜Ｍ｜個削るような変調を受けたクロックＣＫをフィルタ回路４０へ入力すれば、出力は、これに応じて−２．５×｜Ｍ｜／１６Ｖのアナログ値に変換される。
【００２５】
Ｄフリップフロップ回路２０と論理ゲート回路群３０は、入力ディジタル値Ｍが正の場合は、クロックＣＫの１６周期の間で、ＢＲＭ回路１０の出力のパルス数に等しい数だけ、クロックＣＫの谷を埋め、入力ディジタル値Ｍが負の場合は、クロックＣＫの１６周期の間で、ＢＲＭ回路１０の出力のパルスの欠損数に等しい数だけ、クロックＣＫの山を削るための回路である。
【００２６】
次に、本実施形態のＤＡ変換回路の動作ついて、図３のタイミングチャートを参照して説明する。
【００２７】
（ａ）はクロックＣＫの１６周期分を示す。
【００２８】
（ｂ）はＭ＝１、すなわち、Ａ＝“Ｈ”、Ｂ＝Ｃ＝Ｄ＝Ｅ＝“Ｌ”の場合のＹ、Ｐ、Ｑの信号である。Ｄフリップフロップ回路２０の入力にＹが接続されており、Ｄフリップフロップ回路２０は、クロックＣＫの立ち上がりのときのＹの値をクロックＣＫの１周期分保持し、出力Ｐとする。
【００２９】
ここで、Ｐが“Ｌ”のとき、ＮＡＮＤ回路３３と３４の出力はともに“Ｈ”となり、ＱにはクロックＣＫの信号がそのまま出力されることになる。これに対して、Ｐが“Ｈ”のときは、ＮＡＮＤ回路３３の出力は“Ｈ”、ＮＡＮＤ回路３４の出力は“Ｌ”となり、クロックＣＫの信号に関係なくＱは“Ｈ”となる。以上により、Ｐが“Ｈ”となっている間、ＱにおいてクロックＣＫの谷は埋められる。Ｐが“Ｈ”となる回数は、Ｙのパルス数と同じであり、Ｐが“Ｈ”となっている間はクロックＣＫの１周期分であるから、埋まる谷はクロックＣＫの１６周期の間に１つである。結局、出力Ｑをフィルタ回路４０で積分平均すると、２．５×１／１６Ｖのアナログ電圧が得られる。
【００３０】
（ｃ）はＭ＝−１、すなわち、Ａ＝Ｂ＝Ｃ＝Ｄ＝Ｅ＝“Ｈ”の場合のＹ、Ｐ、Ｑの出力である。Ａ＝Ｂ＝Ｃ＝Ｄ＝“Ｈ”であるから、ＢＭＲ回路１０の出力ＹからはクロックＣＫの１６周期のうち１５個のパルスが出力され、１個所でパルスの欠損が生じる。Ｄフリップフロップ回路２０の入力はＹであり、Ｄフリップフロップ回路２０は、クロックＣＫの立ち上がりのときのＹの値をクロックＣＫの１周期分保持し、出力Ｐとする。ＹのパルスはクロックＣＫと位相が反転しているので、出力Ｐにおいては、パルスの欠損部以外では“Ｈ”であり、パルスの欠損部でクロックＣＫの１周期分の“Ｌ”の状態が生成される。
【００３１】
ここで、Ｐが“Ｈ”のとき、ＮＡＮＤ回路３３と３４の出力はともに“Ｈ”となり、ＱにはクロックＣＫの信号がそのまま出力されることになる。これに対し、Ｐが“Ｌ”のときは、ＮＡＮＤ回路３３の出力は“Ｌ”、ＮＡＮＤ回路３４の出力は“Ｈ”となり、クロックＣＫの信号に関係なくＱは“Ｌ”となる。以上により、Ｐが“Ｌ”となっている間、ＱにおいてクロックＣＫの山が削られる。Ｐが“Ｌ”となる回数は、Ｙのパルス欠損数と同じであり、Ｐが“Ｌ”となっている間はクロックＣＫの１周期であるから、削れる山は１６周期の間に１つである。結局、出力Ｑをフィルタ回路４０で積分平均すると、−２．５×１／１６Ｖのアナログ電圧が得られる。
【００３２】
以上により、正負あわせて５ビットのディジタル値をアナログ値に変換することができる。これにより、サーボドライブの種々のディジタル制御値をアナログ電圧に変換してモニターすることができる。
【００３３】
また、カスタムオーダーで制作できるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）により、本実施形態のディジタル回路であるＢＲＭ回路１０、Ｄフリップフロップ回路２０、論理ゲート回路群３０はモニターの対象となるサーボドライブの回路と同じ基板に集積化できる。したがって、モニターを行うユーザは、抵抗とコンデンサからなる極めて簡易なフィルタ回路４０のみを制作するだけで、容易にアナログモニターを行える。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、部品数が少なく、安価で、フィルタ回路の時定数が小さいＤＡ変換回路が構成できる。また、カスタムオーダーで制作できるＡＳＩＣにより、本発明で必要なディジタル回路は、モニターの対象となるサーボドライブの回路と同じ基板に集積化できるので、モニターを行うユーザは、抵抗とコンデンサからなる極めて簡易なフィルタ回路のみを用意するだけで、容易にサーボドライブの種々のディジタル制御値のアナログモニターが行える。
【図面の簡単な説明】
【図１】本発明の一実施形態のディジタル−アナログ変換回路の回路図である。
【図２】ＢＲＭ回路１０の動作を説明するタイミングチャートである。
【図３】ディジタル−アナログ変換回路の動作を説明するタイミングチャートである。
【符号の説明】
１０  ＢＲＭ回路
２０  Ｄフリップフロップ回路
３０  論理ゲート回路群
３１、３２  ＮＯＴ回路
３３、３４、３５、３６  ＮＡＮＤ回路
４０  フィルタ回路
【図１】
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【図２】
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【図３】
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