(57)【要約】【課題】ビタビ復号回路等の検出アルゴリズムにおいて、高速にデータ信号を検出することができる高速信号検出装置、プログラムおよび方法を提供する。【解決手段】入力信号が符号付ビットデータからなる場合、ＰＲＭＬ方式により当該符号付ビットデータを検出する高速信号検出装置１であって、ＰＲＭＬ方式を適用するために前記入力信号の符号付ビットデータを、ビット数とＰＲＭＬの検出レベル数とにより算出したターゲット値に基づいて、符号付ビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させＰＲ等化信号に等化するＰＲ等化用フィルタ部３と、このＰＲ等化信号に基づき、符号付ビットデータをビタビアルゴリズムによって復号するビタビ復号部５と、復号された復号符号付ビットデータをデコードして出力するシンクバイト検出ＲＬＬ（１，７）デコード部７と、を備えた。【選択図】      図１
2004192709.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が符号付きＮビットデータからなる場合、ＰＲＭＬ方式により当該符号付きＮビットデータを検出する高速信号検出装置であって、
前記ＰＲＭＬ方式を適用するために前記入力信号の符号付きＮビットデータを、フィルタを通過させてＰＲ等化信号に等化するＰＲ等化手段と、
このＰＲ等化手段で等化されたＰＲ等化信号に基づいて、前記符号付きＮビットデータを、ビタビアルゴリズムによって復号するビタビ復号手段と、
このビタビ復号部で復号された復号符号付きＮビットデータをデコードして出力する出力手段と、を備え、
前記フィルタは、前記符号付きＮビットデータのビット数ＮとＰＲＭＬの検出レベル数Ｍとにより算出したターゲット値に基づいて、前記符号付きＮビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定した構成を有することを特徴とする高速信号検出装置。
【請求項２】
入力信号が符号付きＮビットデータからなる場合、ＰＲＭＬ方式により当該符号付きＮビットデータを検出する高速信号検出装置であって、
前記ＰＲＭＬ方式を適用するために前記入力信号の符号付きＮビットデータをＰＲ等化信号に等化するＰＲ等化手段と、
このＰＲ等化手段で等化されたＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、予め設定した数値を当該ＰＲ等化信号に演算し、この演算した演算値に基づいて、前記符号付きＮビットデータを復号するビタビ復号手段と、
このビタビ復号部で復号された復号符号付きＮビットデータをデコードして出力する出力手段と、
を備えることを特徴とする高速信号検出装置。
【請求項３】
前記ビタビ復号手段には、
前記ＰＲ等化信号を分岐し、分岐した各ＰＲ等化信号に予め設定した所定係数を乗算するブランチメトリック計算手段と、
このブランチメトリック計算手段で計算した各計算値に対し、前記パスが複数存在する場合には、前記計算値に予め設定した所定値および帰還させた帰還値を加算し、前記パスが一つの場合には、前記計算値に前記所定値を加算せずに、帰還させ帰還値を加算し、当該加算値同士を比較して選択する加算比較選択手段と、
この加算比較選択手段で選択した演算値を記憶し、当該演算値を論理演算処理することで、デジタル信号の前記復号符号付きＮビットデータとして出力する演算値処理手段と、
を備えることを特徴とする請求項２に記載の高速信号検出装置。
【請求項４】
前記復号符号付きＮビットデータと比較するための参照用の符号付きＮビットデータを記憶するバッファ手段と、
前記出力手段でデコードされた復号符号付きＮビットデータと、前記バッファ部に記憶される参照用の符号付きＮビットデータとを比較して、当該復号符号付きＮビットデータのエラーを検出するエラー検出・計測手段と、
を備えることを特徴とする請求項１から請求項３のいずれか１項に記載の高速信号検出装置。
【請求項５】
入力信号が符号付ビットデータからなる場合、ＰＲＭＬ方式により当該符号付ビットデータを検出する装置を、
前記ＰＲＭＬ方式を適用するために前記入力信号の符号付ビットデータを、前記符号付ビットデータのビット数とＰＲＭＬの検出レベル数とにより算出したターゲット値に基づいて、前記符号付ビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させてＰＲ等化信号に等化するＰＲ等化手段、
このＰＲ等化手段で等化されたＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、当該ＰＲ等化信号に予め設定した数値を演算し、この演算した演算値に基づいて、前記符号付ビットデータを復号するビタビ復号手段、
このビタビ復号部で復号された復号符号付ビットデータをデコードして出力する出力手段、
参照用の符号付ビットデータを記憶するバッファ手段、
前記出力手段でデコードされた復号符号付ビットデータと、前記バッファ部に記憶される参照用の符号付ビットデータとを比較して、当該復号符号付ビットデータのエラーを検出するエラー検出・計測手段、
として機能させることを特徴とする高速信号検出プログラム。
【請求項６】
入力信号に含まれる符号付きＮビットデータをＰＲＭＬ方式により検出する高速信号検出方法であって、
前記ＰＲＭＬ方式を適用するために前記入力信号の符号付きＮビットデータを、前記符号付きＮビットデータのビット数ＮとＰＲＭＬの検出レベル数Ｍとにより算出したターゲット値に基づいて、前記符号付きＮビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させてＰＲ等化信号に等化するＰＲ等化ステップと、
このＰＲ等化ステップにおいて等化されたＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、当該ＰＲ等化信号に予め設定した数値を演算し、この演算した演算値に基づいて、前記符号付きＮビットデータを復号するビタビ復号ステップと、
このビタビ復号ステップにおいて復号された復号符号付きＮビットデータをデコードし、エラーを検出して出力する出力ステップと、
を含むことを特徴とする高速信号検出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光ディスク等の記録媒体に記録した情報の再生をＰＲＭＬ方式によって行う高速信号検出装置、高速信号検出プログラムおよび高速信号検出方法に関する。
【０００２】
【従来の技術】
一般に、映像音声データ等の情報を記録する光ディスク等の記録媒体は、現在放送局で広く使用されている磁気テープ（ＶＴＲテープ）等の記録媒体に比べて、ランダムアクセス、保存耐久性等の大きなメリットがあり、ＶＴＲテープに取って代わると想定されている。それゆえ、光ディスク等の記録媒体がＶＴＲテープに取って代わり、より一般向けに普及していくためにも、光ディスク等の記録媒体へ映像音声データ等の情報を記録再生するデータ転送レートが現在のデータ転送レートよりもさらに高速化することが望まれている。
【０００３】
光ディスク等の記録媒体のデータ転送レートを高速化する、つまり、映像音声データ等の情報の高速高密度記録再生を実現するためには、ＲＬＬ（１，７）符号と、ＰＲ（１，１，１）ＭＬ復号方式との組み合わせが有効であることが開示されている（非参考文献１を参照）。
【０００４】
すなわち、このＰＲＭＬ方式に基づいてハードウェアにされたもの（回路等）が、当該光ディスク等の記録媒体を取扱可能な光ディスク装置に実装される必要があると想定されている。なお、ＰＲＭＬ方式に基づくハードウェアは、低コスト化が図れる等のメリットを有するＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）で試作される場合が多い。このＦＰＧＡは、現場でプログラムを書き換え可能な大規模な集積回路であり、プログラムを書き換えるだけで機能を変更することができるものである。ＰＲＭＬ方式に基づくハードウェアは、試作段階の電子回路等で多用されるものである。
通常、このＦＰＧＡを使用して、ビタビアルゴリズムによるビタビ復号回路等を実現する場合、ユークリッド距離（データ信号を復号する際に、現在のデータ信号と直前のデータ信号との誤差を二乗した値（二乗誤差）を加算したもの）を算出するために、当該ビタビ復号回路の検出部において、データ信号から検出した再生信号を二乗することが必要であり、この再生信号を二乗した二乗項が存在していた。
【０００５】
【非特許文献１】
Ｍ．Ｋｉｓｈｉｄａ  ｅｔ  ａｌ．，“ＰＲＭＬ  ｃｈａｎｎｅｌ  ｆｏｒ  ｈｉｇｈ−ｔｒａｎｓｆｅｒ−ｒａｔｅ  ｏｐｔｉｃａｌ  ｄｉｓｋ”，Ｐｒｏｃ．ｏｆ  ＯＤＳ２００１，ｐｐ．４０１−４０８．（Ａｐｒ．２００１）
【０００６】
【発明が解決しようとする課題】
しかしながら、従来のＦＰＧＡの構成では、高速動作という点で問題がある。つまり、従来のＦＰＧＡでは、映像音声データ等の情報、つまり、データ信号を検出する際に供されるビタビ復号回路等の検出アルゴリズムにおいて、ユークリッド距離を算出するために、再生信号を二乗した二乗項が存在することによって、データ信号を処理する際の処理ビット数が増加してしまい、高速にデータ信号を検出することが困難になるという問題がある。
【０００７】
そこで、本発明の目的は前記した従来の技術が有する課題を解消し、ビタビ復号回路等の検出アルゴリズムにおいて、高速にデータ信号を検出することができる高速信号検出装置、高速信号検出プログラムおよび高速信号検出方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明は、前記した目的を達成するため、以下に示す構成とした。
請求項１記載の高速信号検出装置は、入力信号が符号付きＮビットデータからなる場合、ＰＲＭＬ方式により当該符号付きＮビットデータを検出する高速信号検出装置であって、前記ＰＲＭＬ方式を適用するために前記入力信号の符号付きＮビットデータを、フィルタを通過させてＰＲ等化信号に等化するＰＲ等化手段と、このＰＲ等化手段で等化されたＰＲ等化信号に基づいて、前記符号付きＮビットデータを、ビタビアルゴリズムによって復号するビタビ復号手段と、このビタビ復号部で復号された復号符号付きＮビットデータをデコードして出力する出力手段と、を備え、前記フィルタは、前記符号付きＮビットデータのビット数ＮとＰＲＭＬの検出レベル数Ｍとにより算出したターゲット値に基づいて、前記符号付きＮビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定した構成を有することを特徴とする。
【０００９】
かかる構成によれば、ＰＲ等化手段で、符号付きＮビットデータがフィルタを通過して、ＰＲ等化信号に等化される。このフィルタは、符号付きＮビットデータのビット数およびＰＲＭＬの検出レベル数Ｍとによって算出されたターゲット値に基づき、データレンジが拡張されたものであり、この拡張されたデータレンジにより、オーバーフローを起こさないように均等に割り振られたマージン（オーバーフローマージン）が設定されたものである。そして、ビタビ復号手段で、ＰＲ等化手段にて等化されたＰＲ等化信号がビタビアルゴリズムによって復号され、出力手段で復号符号付きＮビットデータにデコードされて出力される。
【００１０】
なお、符号付きＮビットデータとは、正負の符号が付されているビット数が整数Ｎのデータである。ＰＲＭＬ（Ｐａｒｔｉａｌ  Ｒｅｓｐｏｎｓｅ  Ｍａｘｉｍｕｍ  Ｌｉｋｅｌｉｈｏｏｄ）方式とは、符号付きＮビットデータのデータ検出を識別時刻以前の復号信号の状態により、統計的に最も確からしい値に推定して復号する推定方法にビタビアルゴリズムを用いる最尤復号法である。ビタビアルゴリズム（Ｖｉｔｅｒｂｉ  ａｌｇｏｒｉｔｈｍ）とは、畳み込み符号が持つ繰り返し特性を利用し、受信系列に対して送信符号に最も近い、即ち尤度を最大にする符号系列を推定する際に、最大尤度の符号系列を、トレリス線図を用いて効果的に探索する方法である。
【００１１】
請求項２記載の高速信号検出装置は、入力信号が符号付きＮビットデータからなる場合、ＰＲＭＬ方式により当該符号付きＮビットデータを検出する高速信号検出装置であって、前記ＰＲＭＬ方式を適用するために前記入力信号の符号付きＮビットデータをＰＲ等化信号に等化するＰＲ等化手段と、このＰＲ等化手段で等化されたＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、予め設定した数値を当該ＰＲ等化信号に演算し、この演算した演算値に基づいて、前記符号付きＮビットデータを復号するビタビ復号手段と、このビタビ復号部で復号された復号符号付きＮビットデータをデコードして出力する出力手段と、を備えることを特徴とする。
【００１２】
かかる構成によれば、ＰＲ等化手段で、符号付きＮビットデータがＰＲ等化信号に等化される。ビタビ復号手段で、このＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、ＰＲ等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付きＮビットデータが復号される。予め設定された数値とは、ユークリッド距離を算出するために二乗誤差を表す数式において、二乗項を用いないように変形した際の乗算または加算する各数値（係数）である。その後、出力手段で、ビタビ復号手段に復号された復号符号付きＮビットデータが出力される。
【００１３】
請求項３記載の高速信号検出装置は、請求項２に記載の高速信号検出装置において、前記ビタビ復号手段には、前記ＰＲ等化信号を分岐し、分岐した各ＰＲ等化信号に予め設定した所定係数を乗算するブランチメトリック計算手段と、このブランチメトリック計算手段で計算した各計算値に対し、前記パスが複数存在する場合には、前記計算値に予め設定した所定値および帰還させた帰還値を加算し、前記パスが一つの場合には、前記計算値に前記所定値を加算せずに、帰還させ帰還値を加算し、当該加算値同士を比較して選択する加算比較選択手段と、この加算比較選択手段で選択した演算値を記憶し、当該演算値を論理演算処理することで、デジタル信号の前記復号符号付きＮビットデータとして出力する演算値処理手段と、を備えることを特徴とする。
【００１４】
かかる構成によれば、ブランチメトリック計算手段で、ＰＲ等化信号が分岐され、所定係数が乗算される。このブランチメトリック計算手段がビタビアルゴリズムを実現する部分、つまり、識別時刻以前の復号信号の状態により、統計的に最も確からしい値に推定して復号する部分である。続いて、加算比較選択手段でパスが複数存在する場合には、ブランチメトリック計算手段における計算値に所定値および帰還値が加算され、パスが１つの場合には、ブランチメトリック計算手段における計算値に帰還値のみが加算され、加算値同士が比較して選択される。そして、演算値処理手段で、加算比較選択手段にて選択された演算値が記憶され、論理演算処理が施され、デジタル信号の復号符号付きＮビットデータとして出力される。
【００１５】
なお、パスが複数ある場合とパスが１つだけの場合とは、例えば、ＰＲ（１，１，１）等化後に、ＲＬＬ（１，７）コードの場合、１と１との間に０は最低１つあるからＮＲＺＩ化した結果でみると、０１０、１０１は存在しないことになる。つまり、直前の状態Ｓ０が００の場合、０００および００１に変化することになり、パスが２つ存在するし、直前の状態Ｓ１が０１の場合、０１１のみに変化することになり、パスが１つだけ存在するし、直前の状態Ｓ２が１０の場合、１００のみに変化することになり、パスが１つだけ存在するし、直前の状態Ｓ３が１１の場合、１１０および１１１に変化することになり、パスが２つ存在する。
【００１６】
請求項４記載の高速信号検出装置は、請求項１から請求項３のいずれか１項に記載の高速信号検出装置において、前記復号符号付きＮビットデータと比較するための参照用の符号付きＮビットデータを記憶するバッファ手段と、前記出力手段でデコードされた復号符号付きＮビットデータと、前記バッファ部に記憶される参照用の符号付きＮビットデータとを比較して、当該復号符号付きＮビットデータのエラーを検出するエラー検出・計測手段と、を備えることを特徴とする。
【００１７】
かかる構成によれば、エラー検出・計測手段で、出力手段にてデコードされた復号符号付きＮビットデータと、バッファ部に記憶された参照用の符号付きＮビットデータとが比較され、復号符号付きＮビットデータのエラーが検出される。
【００１８】
請求項５記載の高速信号検出プログラムは、入力信号が符号付ビットデータからなる場合、ＰＲＭＬ方式により当該符号付ビットデータを検出する装置を、以下に示す手段として機能させることを特徴とする。当該装置を機能させる手段は、前記ＰＲＭＬ方式を適用するために前記入力信号の符号付ビットデータを、前記符号付ビットデータのビット数とＰＲＭＬの検出レベル数とにより算出したターゲット値に基づいて、前記符号付ビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させてＰＲ等化信号に等化するＰＲ等化手段、このＰＲ等化手段で等化されたＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、当該ＰＲ等化信号に予め設定した数値を演算し、この演算した演算値に基づいて、前記符号付ビットデータを復号するビタビ復号手段、このビタビ復号部で復号された復号符号付ビットデータをデコードして出力する出力手段、参照用の符号付ビットデータを記憶するバッファ手段、前記出力手段でデコードされた復号符号付ビットデータと、前記バッファ部に記憶される参照用の符号付ビットデータとを比較して、当該復号符号付ビットデータのエラーを検出するエラー検出・計測手段、である。
【００１９】
かかる構成によれば、ＰＲ等化手段で、符号付ビットデータのビット数およびＰＲＭＬの検出レベル数とによってターゲット値が算出される。続いて算出されたターゲット値に基づき、データレンジが拡張される。この拡張されたデータレンジにより、オーバーフローを起こさないように均等に割り振られたマージンの設定されたフィルタとなり、このフィルタを通過したＰＲ等化信号に等化される。そして、ビタビ復号手段で、このＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、ＰＲ等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付ビットデータが復号される。出力手段で復号符号付ビットデータにデコードされて出力される。エラー検出・計測手段で、出力手段にてデコードされた復号符号付ビットデータと、バッファ部に記憶された参照用の符号付ビットデータとが比較され、復号符号付ビットデータのエラーが検出される。
【００２０】
請求項６記載の高速信号検出方法は、入力信号に含まれる符号付きＮビットデータをＰＲＭＬ方式により検出する高速信号検出方法であって、前記ＰＲＭＬ方式を適用するために前記入力信号の符号付きＮビットデータを、前記符号付きＮビットデータのビット数ＮとＰＲＭＬの検出レベル数Ｍとにより算出したターゲット値に基づいて、前記符号付きＮビットデータのデータレンジを拡張すると共に、このデータレンジを均等に割り振ったマージンを設定したフィルタを通過させてＰＲ等化信号に等化するＰＲ等化ステップと、このＰＲ等化ステップにおいて等化されたＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、当該ＰＲ等化信号に予め設定した数値を演算し、この演算した演算値に基づいて、前記符号付きＮビットデータを復号するビタビ復号ステップと、このビタビ復号ステップにおいて復号された復号符号付きＮビットデータをデコードし、エラーを検出して出力する出力ステップと、を含むことを特徴とする。
【００２１】
この方法によれば、まず、ＰＲ等化ステップにおいて、符号付きＮビットデータのビット数およびＰＲＭＬの検出レベル数Ｍとによってターゲット値が算出される。続いて算出されたターゲット値に基づき、データレンジが拡張される。この拡張されたデータレンジにより、オーバーフローを起こさないように均等に割り振られたマージンの設定されたフィルタとなり、このフィルタを通過したＰＲ等化信号に等化される。そして、ビタビ復号ステップにおいて、このＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、ＰＲ等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付ビットデータが復号される。出力ステップにおいて、デコードされた復号符号付ビットデータのエラーが検出され出力される。
【００２２】
【発明の実施の形態】
以下、本発明の一実施の形態について、図面を参照して詳細に説明する。
この実施の形態の説明では、高速信号検出装置の各構成の説明を基軸に、当該各構成をより詳細に示した図を随時参照しながら説明をする。そして、高速信号検出装置の動作を説明し、続いて、この高速信号検出装置の実験結果である「ＰＲ等化用フィルタ部の周波数特性について」、「リードチャンネルの１００Ｍｂｐｓのビット誤り率について」を説明する。その後、この高速信号検出装置の設計に至るまでの過程に関する「代表的な記録符号化方式におけるアイパターンについて」、「シミュレーションによる検出方法の比較について」、「処理ビット数と誤り率との関係について」を説明する。なお、この実施の形態の説明中において、（）で括られた見出しが大きな纏まり（例えば、「高速信号検出装置の構成」の説明）を示しており、［］で括られた見出しが大きな纏まりを細分化した小さな纏まり（例えば、「符号付きビットデータについて」の説明）を示しているものである。
【００２３】
（高速信号検出装置の構成）
図１は、高速信号検出装置のブロック図である。この図１に示すように、高速信号検出装置１は、符号付きビットデータを高速に検出して復号するもので、ＰＲ等化用フィルタ部３と、ビタビ復号部５と、シンクバイト検出ＲＬＬデコード部７と、バッファ部９と、エラー検出・計測部１１とを備えている。
【００２４】
なお、この高速信号検出装置１は、２個のＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ；ＦＰＧＡ１、ＦＰＧＡ２）で構成され、ＦＰＧＡ１には、ＰＲ等化用フィルタ部３のみが含まれ、ＦＰＧＡ２には、ビタビ復号部５、シンクバイト検出ＲＬＬデコード部７、リードバッファ９ａ、参照データバッファ９ｂおよびエラー検出・計測部１１が含まれている。
【００２５】
この高速信号検出装置１は、入力信号である符号付きビットデータに適当なオーバーフローマージンを設定して、当該符号付きビットデータを復号する際のパスの距離であるユークリッド距離を導く数式を変形することによって、変形前の二乗誤差を算出する二乗項を用いないようにして、加減演算のみで当該ユークリッド距離を導くことで、従来のものよりも高速に符号付きビットデータを検出（再生）可能にしたものである。
【００２６】
なお、オーバーフローマージンとは、ＰＲＭＬ方式によって符号付きビットデータを復号する際に、当該符号付きビットデータをフィルタ（トランスバーサルフィルタ等）によって等化する際に、このフィルタによって、当該符号付きビットデータを通過させる各検出ポイントにおいてオーバーフローを起こさないように範囲を広げた（拡張した）マージンのことである。
【００２７】
パスとは、ＰＲ等化信号を復号する際に、現在の復号信号を識別する以前の復号信号の状態から統計的に最も確からしい値として、現在の復号信号を推定するための選択ルートを指すもので、パスが一つの場合と、複数の場合とがある。複数の場合、パスの距離が最も短いものが選択される。また、ユークリッド距離とは、パスの距離のことである。
【００２８】
［符号付きビットデータについて］
ここで、この高速信号検出装置１の構成の説明に先立って、高速信号検出装置１に入力される信号である符号付きビットデータについて（ＡＤＣ［高速アナログ／デジタル変換器］について）、図２を参照して説明する。符号付きビットデータは、図１に示したＡＤＣ２から高速信号検出装置１に入力されるものである。
【００２９】
このＡＤＣ２は、アナログ信号をデジタル信号に変換するものである。この実施の形態では、図２に示したように、ＡＤＣ２は、８ビットのデータを出力するものである。このＡＤＣ２は、アナログ／デジタル変換器（ＡＤＣ）のデマルチプレックスで、偶数番目データと奇数番目データとを別々のポート（ＰＯＲＴ  Ａ、ＰＯＲＴ  Ｂ）から異なるタイミングで出力するものである。
【００３０】
［オーバーフローマージンについて］
また、前記したオーバーフローマージンを当該装置１に設定するための数値を決定する流れについて、図３に示すフローチャートを参照して説明する。
【００３１】
まず、入力信号である符号付きビットデータのビット数Ｎが設定される（Ｓ１）。この設定されたビット数からデータレンジが計算される（Ｓ２）。このデータレンジは２Ｎの値として計算される。続いて、符号付きビットデータのビット数とＰＲＭＬ方式の検出レベル数Ｍとによってオーバーフローマージンが計算される（Ｓ３）。このオーバーフローマージンは、２Ｎ−１／（Ｍ＋１）によって算出される。
【００３２】
なお、ターゲットの値によって、このオーバーフローマージンを算出する式が変形される（Ｓ４）。そして、二乗項の代わりに４×〈２Ｎ−１／（Ｍ＋１）〉の加算式が適用され（Ｓ５）、この加算式に基づいて回路設計（高速信号検出回路〈装置〉）の設計）がなされる（Ｓ６）。以上のような過程を経て得られた仕様（設計思想ともいえる）に基づいて、本発明の一実施の形態である高速信号検出装置１は設計されている。
【００３３】
これより、図１に戻って、高速信号装置１の各構成を詳細に説明する。
ＰＲ等化用フィルタ部３は、入力された符号付きビットデータをＰＲ等化信号に等化するものである。つまり、このＰＲ等化用フィルタ部３では、ＰＲ（１，１，１）に波形整形するためのものである。この実施の形態では、直線位相特性を容易に実現することができ、常に安定なフィルタであるＦＩＲ（ＦｉｎｉｔｅＩｍｐｕｌｓｅ  Ｒｅｓｐｏｎｓｅ）フィルタを用いた。なお、このＰＲ等化用フィルタ部３は、波形の振幅調整、オフセット調整をする機能を有している。
【００３４】
このＦＩＲ（ＰＲ等化用フィルタ部３）のタップ数は、多数であるほど理想的な等化、すなわち、ビット誤り率の低下が可能になるが、その分ハードウェア規模（回路規模）が大きくなると共に、速度も遅くなる。理想的な等化よりも処理速度を重視する場合には、できる限りタップ数を少数に設計した方がよい。
【００３５】
ここで、図４を参照して、ＦＩＲフィルタのタップ数とビット誤り率の関係を説明する。この図４は、フィルタのタップ数を横軸（Ｘ軸）に、ビット誤り率を縦軸（Ｙ軸）に取り、タップ数とビット誤り率の関係をグラフ化したものである。
【００３６】
この図４に示したように、ＦＩＲフィルタの数が増加するほど、ビット誤り率が低下していくが、タップ数が７を超える当たりからビット誤り率の低下が殆どなくなる。このため、この実施の形態では、理想的な等化（低いビット誤り率）と処理速度とのバランスのとれたＦＩＲフィルタのタップ数は９とした。
【００３７】
［９タップＦＩＲフィルタについて］
ここで、さらに、９タップＦＩＲフィルタの構成について、図５を参照して、説明する。
この図５に示したように、９タップＦＩＲフィルタは、９段のシフトレジスタであり、クロック周波数１５０ＭＨｚで動作するもので、タップｚ１からタップｚ９までの９個のタップと、加算部とを備えている。この９段のシフトレジスタでは、１サンプリングデータ（符号付きビットデータ）が、タップｚ１からタップｚ９の順に入力され、さらに、タップｚ１からタップｚ９のそれぞれからシフトされた出力に対し、タップ係数ｋ１からタップ係数ｋ９までが乗算され、乗算されたものが加算されて合計した総和値が出力される。
【００３８】
［ＦＩＲマルチプレックスフィルタ］
なお、この実施の形態では、高速化のために、ＡＤＣ２がアナログ／デジタル変換器（ＡＤＣ）のデマルチプレックスであり、偶数番目データと奇数番目データが別々のポート（ＰＯＲＴ  Ａ、ＰＯＲＴ  Ｂ）から異なるタイミングで出力される。このため、ＰＲ等化用フィルタ部３を構成する９タップＦＩＲフィルタもデマルチプレックスとし、９タップＦＩＲフィルタのクロック周波数（１５０ＭＨｚ）の半分のクロック周波数で、それぞれ独立して動作できるようにＦＩＲデマルチプレックスフィルタとして構成されている。このＦＩＲデマルチプレックスフィルタを図６に示す。
【００３９】
この図６に示すようにＦＩＲデマルチプレックスフィルタは、９個のタップｚ１からタップｚ９を備えており、奇数ビットが入力されるＰＯＲＴ  Ａはタップｚ１、ｚ３、ｚ５、ｚ７、ｚ９を備え、偶数ビットが入力されるＰＯＲＴ  Ｂはタップｚ２、ｚ４，ｚ６、ｚ８を備えている。ｋ１からｋ９はタップ係数である。このＦＩＲデマルチプレックスフィルタでは、それぞれのタップｚ１からｚ９までの出力にタップ係数ｋ１からタップ係数ｋ９が順に乗算され、加算される。ＰＯＲＴ  Ａの出力として、Σａ０とΣａ１とが出力される。また、ＰＯＲＴ  Ｂの出力として、Σｂ０とΣｂ１とが出力される。
【００４０】
このＦＩＲデマルチプレックスフィルタは、９タップＦＩＲフィルタに比べ、回路構成は複雑になるが、半分のクロック周波数で独立して動作できるので高速動作には最適なものである。また、このＦＩＲデマルチプレックスフィルタ（ＰＲ等化用フィルタ部３）への入力データは、実際には符号付き８ビットであるが、入力周波数が１５０ＭＨｚと高いために、下位２ビットの精度が悪化する。それゆえ、この実施の形態では、処理速度を高速にするために下位２ビットは使用せず、符号付き６ビットデータとして処理することとした。
【００４１】
このＦＩＲデマルチプレックスフィルタのそれぞれの出力信号を後にスキュー（奇数番ビットと偶数番ビットの時間間隔の誤差）を調整して適当なタイミングで合成すれば、９タップＦＩＲフィルタと等価になる。なお、この実施の形態では、ＦＰＧＡ１の乗算等を高速処理させるために、パイプライン処理を行っている。
【００４２】
また、このＦＩＲデマルチプレックスフィルタの最終的な出力は、ＤＣＬＫ（データクロック）の立ち上がりエッジで、Σａ０＋Σｂ０となり、立ち下がりエッジで、Σａ１＋Σｂ１となり、元の入力周波数（１５０ＭＨｚ）となる。なお、Σａ０＋Σｂ０およびΣａ１＋Σｂ１の加算処理は、厳密には、ビタビ復号部５を含むＦＰＧＡ２内で行われている。これにより、ＦＰＧＡ２内部で加算処理を行い、ＦＰＧＡ１とＦＰＧＡ２との間の外部配線について、クロック周波数の１／２の７５Ｈｚで行うようにして、結線部の負荷を減少させることが可能である。
【００４３】
図１に戻って説明を続ける。
ビタビ復号部５は、ビタビアルゴリズムを実現するための基本コンポーネント（基本構成要素）であり、ブランチメトリック計算回路５ａと、加算比較選択回路５ｂと、パスメモリ回路５ｃとを備えている。
【００４４】
ブランチメトリック計算回路５ａは、ＰＲ等化用フィルタ部３からの出力（符号付き６ビットデータ［奇数番ビットと偶数番ビットとが別々に処理されたデータ］；ＰＲ等化信号）を分岐し、この出力に、以下に詳述するビタビアルゴリズムを実現するための数値（予め設定した所定係数）を乗算して、計算値を出力するものである。このブランチメトリック計算回路５ａが特許請求の範囲の請求項に記載したブランチメトリック計算手段に相当するものである。
【００４５】
加算比較選択回路５ｂは、ブランチメトリック計算回路５ａで計算された各計算値に対し、それぞれに理想値からの誤差を加算し、比較して、比較した結果に基づいてデジタル信号（アナログ信号を８ｂｉｔでサンプリングしたもの）である“０，１”（演算値）を出力するものである。なお、この加算比較選択回路５ｂの詳細については後記する（図９を参照した「状態遷移の回路図について」で説明）。また、この加算比較選択回路５ｂが特許請求の範囲の請求項に記載した加算比較選択手段に相当するものである。
【００４６】
パスメモリ回路５ｃは、加算比較選択手段５ｂから出力された演算値を記憶し、この演算値の論理演算処理が施され、復号符号付きビットデータ（デジタルデータ：記録再生されたデータ）として出力するものである。なお、論理演算処理は、この実施の形態では、直前に入力された演算値と、現在の演算値との排他的論理和を取ることである。このパスメモリ回路５ｃの詳細については後記する（図１０を参照した「パスメモリ回路について」で説明）。また、このパスメモリ回路５ｃが特許請求の範囲の請求項に記載した演算値処理手段に相当するものである。
【００４７】
［ＰＲ状態遷移図、トレリス線図について］
このビタビ復号部５におけるビタビアルゴリズムは、以下のような手順で設計され、この手順を説明する。
【００４８】
まず、ＡＤＣ２からの出力である−１、＋１の信号が、ＰＲ等化用フィルタ部３で、ＰＲ（１，１，１）等化により、理想値の場合には、−３，−１，１，３の４値に変換される。この実施の形態では、ＲＬＬ（１，７）符号と、ＰＲ（１，１，１）との組み合わせであるので、状態遷移図は、図７（ａ）に示すようになる。
【００４９】
この図７（ａ）で表した状態線図をトレリス線図で表記すると、図７（ｂ）にようになる。
【００５０】
トレリス線図では、現在の状態を取りうる過去の状態を決定するために、符号器（ビタビ復号部５）の取り得る全ての可能な状態遷移の履歴を時系列で示したものである。このトレリス線図で示すように、Ｓ０、Ｓ３は、一つ前の状態ｋ−１から現在の状態ｋ１に遷移する際に、Ｓ０からＳ０またはＳ１に、Ｓ３からＳ２またはＳ３に、２つのパスを取り得る。また、Ｓ１、Ｓ２は、一つ前の状態ｋ−１から現在の状態ｋ１に遷移する際に、Ｓ１からＳ３に、Ｓ２からＳ０に、１つのパスを取り得る。
【００５１】
図７（ａ）に示すように、この状態遷移図の０／−３、１／１等は、入力値／出力値を表している。この状態遷移図は、ＰＲ（１，１，１）において、−３，−１，１，３の４値がどのように遷移していくのかを示したものである。これらの値をユークリッド距離に基づいて、復号するような式で表現すると、次式のようになる。
【００５２】
Ｍｋ（Ｓ０）＝ｍｉｎ｛Ｍｋ−１（Ｓ０）＋（Ｙｋ−（−３））２，＋Ｍｋ−１（Ｓ２）＋（Ｙｋ−（−１））２｝・・・（１）
Ｍｋ（Ｓ１）＝Ｍｋ−１（Ｓ０）＋（Ｙｋ−（−１））２・・・（２）
Ｍｋ（Ｓ２）＝Ｍｋ−１（Ｓ３）＋（Ｙｋ−（−１））２・・・（３）
Ｍｋ（Ｓ３）＝ｍｉｎ｛Ｍｋ−１（Ｓ１）＋（Ｙｋ−（−１））２，＋Ｍｋ−１（Ｓ３）＋（Ｙｋ−（３））２｝・・・（４）
【００５３】
これらの式（１）、式（４）において、ｍｉｎ｛ａ，ｂ｝は、いずれか小さい方を選択することを示している。つまり、Ｍｋ（Ｓ０）およびＭｋ（Ｓ３）へ至るルートとして、２本のパスがあり、どちらのパスが最小ユークリッド距離となるかを選択する必要があるからである。Ｙｋは入力値であり、それぞれ再生信号（復号信号）の理想値（直前の復号信号）に基づいて、ユークリッド距離が計算される。
【００５４】
［ターゲット値について］
この実施の形態では、理想値の−３，−１，１，３を入力値としているが、実際には、ＰＲ等化用フィルタ部３からの出力に応じた値を用いる必要がある。つまり、ＰＲ等化用フィルタ部３からの出力は、当該装置１を高速動作させるため、符号付き８ビットデータの下位２ビットを使用せず、符号付き６ビットデータに制限しているので、データレンジは−３２から＋３１となる。従って、理想値１に相当する値を７に変更すると、図８（ｂ）に示すヒストグラムのようにほぼ均等なマージンとなり、多少のオーバーフローマージンを持つことになる。ちなみに、図８（ａ）は、ターゲット値１のままのヒストグラムを示したものである。
【００５５】
この図８（ｂ）に示すように、−３の理想値に相当する−２１、−１の理想値に相当する−７、１の理想値に相当する７、３の理想値に相当する２１、それぞれの値の近傍にオーバーフローマージン（オーバーフローを起こさないマージン）が取られている。また、逆に図８（ａ）に示したように、ターゲット値が１のままであると、マージンが狭くなっている。このため、図８（ｂ）のように、オーバーフローマージンをデータレンジ一杯に取ることで、符号付き８ビットデータが記録されている光ディスク等の記録媒体を再生するときに、ディスクを回転する回転振動が大きくなった場合でも、読み取り誤差を少なくすることができる。
【００５６】
なお、ターゲット値は、自由に設定できるようにするのが望ましいが、この実施の形態では、ビタビ復号部５の信号処理を簡潔にするために、固定の値を使用している。つまり、このビタビ復号部５では、理想値として１の代わりに７を採用し、すべてのメトリックに一定の数値を加減乗算しても、出力結果は変わらないという性質を利用して、前記した式（１）〜式（４）を変形すると次式のようになる。
【００５７】
Ｍｋ（Ｓ０）＝ｍｉｎ｛Ｍｋ−１（Ｓ０）＋３Ｙｋ＋２８，＋Ｍｋ−１（Ｓ２）＋Ｙｋ｝・・・（５）
Ｍｋ（Ｓ１）＝Ｍｋ−１（Ｓ０）＋Ｙｋ・・・（６）
Ｍｋ（Ｓ２）＝Ｍｋ−１（Ｓ３）−Ｙｋ・・・（７）
Ｍｋ（Ｓ３）＝ｍｉｎ｛Ｍｋ−１（Ｓ１）−Ｙｋ，＋Ｍｋ−１（Ｓ３）−３Ｙｋ＋２８｝・・・（８）
これら式（５）〜式（８）に基づいて、ビタビ復号部５は実現されている。
【００５８】
［状態遷移の回路図について］
ここで、このビタビ復号部５のブランチメトリック計算回路５ａと、加算比率選択回路５ｂとを状態遷移の回路図として、より詳細に図９に示す。
【００５９】
この図９に示すように、ブランチメトリック計算回路５ａは、ＰＲ等化用フィルタ部３からの出力である符号付き６ビットデータ（奇数番ビットと偶数番ビットが別々に処理されたデータ：ＰＲ等化信号）に所定係数３，１，−１，−３を乗算する４個の乗算器Ｔ１〜Ｔ４を備えるものである。
【００６０】
また、加算比較選択回路５ｂは、ブランチメトリック計算回路５ａからの出力に所定値（固定値：＋２８）を加算する６個の加算器Ｐ１〜Ｐ６と、入力された値を選択して出力する２個の選択器Ｓｅ１、Ｓｅ２と、入力された値を保持して加算器に帰還させる４個の帰還器Ｍ０〜Ｍ３とから構成されている。
【００６１】
加算器Ｐ１は、ブランチメトリック計算回路５ａの乗算器Ｔ１からの計算値と、帰還器Ｍ０からの帰還値と、所定値（固定値）とを加算した加算値ａ１を選択器Ｓｅ１に出力するものである。加算器Ｐ２は、ブランチメトリック計算回路５ａの乗算器Ｔ２からの計算値と、帰還器Ｍ２からの帰還値とを加算した加算値ｂ１を選択器Ｓｅ１に出力するものである。加算器Ｐ３は、ブランチメトリック計算回路５ａの乗算器Ｔ２からの計算値と、帰還器Ｍ０からの帰還値とを加算したものを帰還値Ｍ１に出力するものである。
【００６２】
加算器Ｐ４は、ブランチメトリック計算回路５ａの乗算器Ｔ３からの計算値と、帰還器Ｍ３からの帰還値とを加算したものを帰還値Ｍ２に出力するものである。加算器Ｐ５は、ブランチメトリック計算回路５ａの乗算器Ｔ３からの計算値と、帰還器Ｍ１からの帰還値とを加算した加算値ｂ２を選択器Ｓｅ２に出力するものである。加算器Ｐ６は、ブランチメトリック計算回路５ａの乗算器Ｔ４からの計算値と、帰還器Ｍ３からの帰還値と、所定値（固定値：＋２８）とを加算した加算値ａ２を選択器Ｓｅ２に出力するものである。
【００６３】
選択器Ｓｅ１は、加算器Ｐ１からの出力である加算値ａ１と、加算器Ｐ２からの出力である加算値ｂ１とを比較し、加算値ａ１が加算値ｂ１よりも大きい場合にスイッチＳＷＡに“１”を、加算値ａ１が加算値ｂ１よりも小さい場合にスイッチＳＷＡに“０”を出力すると共に、加算値ａ１と加算値ｂ１とを比較した結果、小さい値を帰還器Ｍ０に出力するものである。
【００６４】
選択器Ｓｅ２は、加算器Ｐ５からの出力である加算値ｂ２と、加算器Ｐ６からの出力である加算値ａ２とを比較し、加算値ａ２が加算値ｂ２よりも大きい場合にスイッチＳＷＢに“１”を、加算値ａ２が加算値ｂ２よりも小さい場合にスイッチＳＷＢに“０”を出力すると共に、加算値ａ２と加算値ｂ２とを比較した結果、小さい値を帰還器Ｍ３に出力するものである。
【００６５】
帰還器Ｍ０は、選択器Ｓｅ１からの出力を記憶して、加算器Ｐ１と加算器Ｐ３とに帰還値を出力するものである。帰還器Ｍ１は、加算器Ｐ３からの出力を記憶して加算器Ｐ５に帰還値を出力するものである。帰還器Ｍ２は、加算器Ｐ４からの出力を記憶して、加算器Ｐ２に帰還値を出力するものである。帰還器Ｍ３は、選択器Ｓｅ２からの出力を記憶して、加算器Ｐ４と加算器Ｐ６とに帰還値を出力するものである。
【００６６】
［パスメモリ回路について］
さらに、ここで、ビタビ復号部５のパスメモリ回路５ｃについて、図１０を参照して、詳細に説明する。
【００６７】
この図１０に示すように、パスメモリ回路５ｃは、加算比較選択回路５ｂのスイッチＳＷＡ、ＳＷＢから出力された０，１の演算値を、１ビットのラッチで（１ビット毎に取得して）データクロックに同期して動作する遅延器Ｄ１からＤ１４と、選択器Ｓｅ３からＳｅ８とを備えている。
【００６８】
遅延器Ｄ１は、加算比較選択回路５ｂのスイッチＳＷＡからの演算値を記憶して遅延させ、遅延値ａ３として、選択器Ｓｅ３と遅延器Ｄ４とに出力するものである。遅延器Ｄ２は、加算比較選択回路５ｂのスイッチＳＷＢからの演算値を記憶して遅延させ、遅延値ａ４として、選択器Ｓｅ４と遅延器Ｄ５とに出力するものである。
【００６９】
遅延器Ｄ３は、選択器Ｓｅ３からの出力を遅延させ、遅延値ａ５として、選択器Ｓｅ５と遅延器Ｄ８とに出力するものである。遅延器Ｄ４は、遅延器Ｄ１からの遅延値ａ３を遅延させ、遅延値ｂ６として選択器Ｓｅ６に出力するものである。遅延器Ｄ５は、遅延器Ｄ２からの遅延値ａ４を遅延させ、遅延値ｂ５として選択器Ｓｅ５に出力するものである。遅延器Ｄ６は、選択器Ｓｅ４からの出力を遅延させ、遅延値ａ６として、選択器Ｓｅ６と遅延器Ｄ９とに出力するものである。
【００７０】
遅延器Ｄ７は、選択器Ｓｅ５からの出力を遅延させ、遅延値ａ７として、選択器Ｓｅ７と遅延器Ｄ１２とに出力するものである。遅延器Ｄ８は、遅延器Ｄ３からの遅延値ａ５を遅延させ、遅延値ｂ８として選択器Ｓｅ８に出力するものである。遅延器Ｄ９は、遅延器Ｄ６からの遅延値ａ６を遅延させ、遅延値ｂ７として選択器Ｓｅ７に出力するものである。遅延器Ｄ１０は、選択器Ｓｅ６からの出力を遅延させ、遅延値ａ８として、選択器Ｓｅ８と遅延器Ｄ１３とに出力するものである。
【００７１】
遅延器Ｄ１１、遅延器Ｄ１２、遅延器Ｄ１３および遅延器Ｄ１４は、結果Ｄ０、Ｄ１、Ｄ２およびＤ３を出力するものである。
【００７２】
選択器Ｓｅ３は、遅延器Ｄ１からの出力である遅延値ａ３と、ｂ３（“０”）とを選択し、スイッチＳＷＡが“０”の場合に遅延値ａ３を出力するものである。選択器Ｓｅ４は、遅延器Ｄ２からの出力である遅延値ａ４と、ｂ４（“０”）とを選択し、スイッチＳＷＢが“０”の場合に遅延値ａ４を出力するものである。
【００７３】
選択器Ｓｅ５は、遅延器Ｄ３からの出力である遅延値ａ５と、遅延器Ｄ５からの出力である遅延値ｂ５とを選択し、スイッチＳＷＡが“０”の場合に遅延値ａ５を出力するものである。選択器Ｓｅ６は、遅延器Ｄ６からの出力である遅延値ａ６と、遅延器Ｄ４からの出力である遅延値ｂ６とを選択し、スイッチＳＷＢが“０”の場合に遅延値ａ６を出力するものである。
【００７４】
選択器Ｓｅ７は、遅延器Ｄ７からの出力である遅延値ａ７と、遅延器Ｄ９からの出力である遅延値ｂ７とを選択し、スイッチＳＷＡが“０”の場合に遅延値ａ７を出力するものである。選択器Ｓｅ８は、遅延器Ｄ１０からの出力である遅延値ａ８と、遅延器Ｄ８からの出力である遅延値ｂ８とを選択し、スイッチＳＷＢが“０”の場合に遅延値ａ８を出力するものである。
【００７５】
このパスメモリ回路５ｃでは、結果であるＤ０からＤ３が最終的にマージされ、全て０または１となるはずである。がしかし、Ｄ０からＤ３までの４ビットのうち、３ビット以上が１の場合、多数決ロジックを採用して、１とする。また、このパスメモリ回路５ｃでは、結果の確認のため、全て１または全て０でない場合にセットされるフラグが用意されている。このパスメモリ回路５ｃにて各遅延器Ｄ１からＤ１４までに、入力され遅延された分だけ遅れてリアルタイムにデータが復号される。
【００７６】
再び、図１に戻って、高速信号装置１の各構成を詳細な説明を続ける。
シンクバイト検出ＲＬＬ（１，７）デコード部７は、正確にシンクバイトでビット同期を取りながら、ＲＬＬ（１，７）に符号化されているデータをデコードするものである。シンクバイトは２バイトの同期用の信号であり、このシンクバイト検出ＲＬＬデコード部７に備えられている図示を省略したレジスタで任意に設定できるものである。なお、このシンクバイト検出ＲＬＬ（１，７）デコード部７は、特許請求の範囲の請求項に記載した出力手段に相当するものである。
【００７７】
バッファ部９は、シンクバイト検出ＲＬＬデコードリード部７でデコードされた復号符号付ビットデータ（以下、デコードビットデータという）を記憶するリードデータバッファ９ａと、このデコードビットデータと比較してエラーを検出するための参照用のビットデータを記憶する参照データバッファ９ｂとを備えている。
【００７８】
エラー検出・計測部１１は、バッファ部９のリードデータバッファ９ａと参照データバッファ９ｂとを比較して、各種のエラーを検出するものである。このエラー検出・計測部１１で検出できる各種のエラー検出には、ビットエラー検出と、シンクエラー検出とがある。なお、このエラー検出・計測部１１が特許請求の範囲の請求項に記載したエラー検出・計測手段に相当するものである。
【００７９】
ビットエラー検出は、ＲＬＬ（１，７）のエンコード状態、ＲＬＬ（１，７）のデコード後の状態で、それぞれのビット単位のエラーレートを計数するエラー検出である。エラー検出・計測部１１は、ビットエラーカウントおよびトータルカウントをセクター毎に計数し、図示を省略したレジスタに保持する。そして、このデータの保持と共にデータレディーフラグをセットし、データが有効であるかを、図示を省略した主制御部に通知する。また、この主制御部は、レジスタのデータをリードしてフラグをクリアする。なお、このエラー検出・計測部１１では、フラグがセットされている限り、データの更新は行われず、エラーの計測はビット単位で行われる。
【００８０】
シンクエラー検出は、符号付きビットデータが記憶されている光ディスク等のセクター信号の立ち上がりエッジから一定時間内にＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋ  Ｌｏｏｐ）のロック信号がこない場合、ＰＬＬのロック信号がアクティブとなった後、一定データ数内にシンクバイトが検出できない場合、シンクエラーとして検出するものである。このエラー検出・計測部１１では、シンクエラーフラグをセットし、ビットエラーカウンタを更新せず、ビットエラー検出時と同様に、図示を省略した主制御部がシンクエラーフラグをリードした後、リセットを行い、このビットがセットされている限り、シンクエラーの更新は行われない。
【００８１】
以上説明したように、この高速信号検出装置１によれば、ＰＲ等化用フィルタ部３で、拡張されたデータレンジにより、オーバーフローを起こさないように均等に割り振られたマージンが設定されたフィルタを通過したＰＲ等化信号に等化される。そして、ビタビ復号部５で、ＰＲ等化用フィルタ部３にて等化されたＰＲ等化信号がビタビアルゴリズムによって復号され、シンクバイト検出ＲＬＬ（１，７）デコード部７でデコード符号付ビットデータとして出力される。
【００８２】
このため、符号付ビットデータをＰＲ等化信号に等化する際にオーバーフローマージンが取られているので、符号付ビットデータが記憶されている光ディスク等の高速回転に伴う振幅の増大に対応して、追従することができ、高速にデータ（符号付ビットデータ）信号を検出することができる。
【００８３】
また、この高速信号検出装置１によれば、ＰＲ等化用フィルタ部３で符号付ビットデータがＰＲ等化信号に等化される。ビタビ復号部５で、ＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、ＰＲ等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付ビットデータが復号される。その後、シンクバイト検出ＲＬＬ（１，７）デコード部７で、ビタビ復号部５にて復号されたデコード符号付ビットデータが出力される。
【００８４】
すなわち、予め設定された数値が、ユークリッド距離を算出するために二乗誤差を表す数式において、二乗項を用いないように変形した際の乗算または加算する各数値（係数）であり、ビタビ復号部５において２乗をしないので、処理ビット数の増加を防止することができ、その結果、処理速度を維持することができて高速にデータ（符号付ビットデータ）信号を検出することができる。
【００８５】
さらに、高速信号検出装置１によれば、ビタビ復号部５において、ブランチメトリック計算回路５ａで、ＰＲ等化信号が分岐され、所定係数３，１，−１，−３が乗算される。続いて、加算比較選択回路５ｂで、パスが複数存在する場合には、ブランチメトリック計算手段における計算値に所定値および帰還値が加算され、パスが１つの場合には、ブランチメトリック計算回路５ａにおける計算値に帰還値のみが加算され、加算値同士が比較して選択される。そして、パスメモリ回路５ｃで、加算比較選択回路５ｂにて選択された演算値（０，１）が記憶され、論理演算処理が施され、デジタル信号の復号符号付ビットデータとして出力される。これらの処理によって、ビタビ復号部５の検出アルゴリズムにおいて、２乗項を使用することなく、高速にデータ（符号付ビットデータ）信号を検出することができる。
【００８６】
さらにまた、この高速信号検出装置１によれば、エラー検出・計測部１１で、シンクバイト検出ＲＬＬ（１，７）デコード部７にてデコードされたデコード符号付ビットデータと、バッファ部９の参照データバッファ９ｂに記憶された参照用の符号付ビットデータとが比較され、デコード符号付ビットデータのエラーを検出することができる。
【００８７】
（高速信号検出装置の動作）
次に、図１１に示すフローチャートを参照して、高速信号検出装置１の動作を説明する（適宜図１参照）。
まず、ＡＤＣ２より、高速信号検出装置１にＲＬＬ（１，７）符号化データ（符号付８ビットデータ）が入力される（Ｓ１１）。すると、高速信号検出装置１のＰＲ等化用フィルタ部３で、ＲＬＬ（１，７）符号化データ（符号付８ビットデータ）が６ビットのＰＲ等化信号に等化され、ビタビ復号部５に出力される（Ｓ１２）。
【００８８】
そして、ビタビ復号部５のブランチメトリック計算回路５ａで、所定係数が乗算され、計算値として加算比較選択回路５ｂに出力される（Ｓ１３）。加算比較選択回路５ｂで、パスが複数の場合、計算値に所定値（固定値：＋２８）および帰還値が加算され、パスが単数の場合、計算値に帰還値が加算され、比較され、演算値（０，１）がパスメモリ回路５ｃに出力される（Ｓ１４）。
【００８９】
すると、パスメモリ回路５ｃでは、演算値の論演算処理が施され、デジタル信号の復号符号付ビットデータが生成され、シンクバイト検出ＲＬＬ（１，７）デコード部７に出力される（Ｓ１５）。このシンクバイト検出ＲＬＬ（１，７）デコード部７で、復号ビットデータがデコードされ、デコード符号付ビットデータとされてリードデータバッファ９ａに出力される（Ｓ１６）。
【００９０】
そして、リードデータバッファ９ａでデコードビットデータが記憶される（Ｓ１７）。その後、エラー検出・計測部１１で、リードデータバッファ９ａに記憶されているデコードビットデータと、参照データバッファ９ｂに記憶されている参照用の符号付ビットデータとが比較され、エラーが検出される（Ｓ１８）。
【００９１】
（ＰＲ等化用フィルタ部の周波数特性について）
次に、図１２を参照して、ＰＲ等化用フィルタ部３の周波数特性について説明する。図１２は、高速信号検出装置１のＰＲ等化用フィルタ部３（ＦＰＧＡ１［図１参照］、なお、図１２中、等化用フィルタ部）と、同様のタップ係数値によるシミュレーションとの周波数特性を比較したものである。この高速信号検出装置１に入力した入力信号は、汎用の発信器を用いて発生させたもので、実再生信号に近い特性を有するものである。
【００９２】
この図１２に示すように、カットオフ周波数が３０ＭＨｚ、３７．５ＭＨｚ、４５ＭＨｚの場合のタップ係数値を入力した場合のシミュレーションによる計算値と、ハードウェア（高速信号検出装置１のＰＲ等化用フィルタ部３）による実測値との周波数特性がほぼ同様の特性を持つことがわかる。つまり、この特性は、周波数１０ＭＨｚ（２０ＭＨｚ）から２５ＭＨｚ（３５ＭＨｚ）にかけて、波形が緩やかなピークを描き、２５ＭＨｚ（３５ＭＨｚ）から波形が緩やかに降下するものである。
【００９３】
これらは、すべてクロック周波数１５０ＭＨｚの測定値であり、ＰＲ等化用フィルタ部３のＦＰＧＡ１内部が１５０ＭＨｚ以上で動作していることを示すものである。
【００９４】
（リードチャンネルの１００Ｍｂｐｓのビット誤り率について）
次に、図１３を参照して、高速信号検出装置１におけるリードチャンネルの１００Ｍｂｐｓのビット誤り率について説明する。
【００９５】
図１３は、理想波形にノイズを重畳させて、高速信号検出装置１に入力し、この高速信号検出装置１のビタビ復号部５を含めて動作させた場合におけるデータレート１００Ｍｂｐｓの信号の誤り率（図１３中、ＦＰＧＡ実測値）と、シミュレーションによる誤り率（図１３中、シミュレーション）とを比較した結果を図示したものである。この図１３において、Ｓ／Ｎ値はスペクトラムアナライザによって発信器の出力信号を測定して求めたものであり、Ｓ／Ｎ値のノイズ成分Ｎは、パワーのｒｍｓ値の積分帯域を５０ＭＨｚとしてもので、Ｓ／Ｎ値の信号成分Ｓは、ランダム信号のパワーのｒｍｓ値を積分したものである。
【００９６】
この図１３に示したように、高速信号検出装置１による実測値と、シミュレーションによるものとでは、ほぼ同じＳ／Ｎ値とビット誤り率との特性を示している。この高速信号検出装置１は、チャンネルクロック周波数１５０ＭＨｚ以上で正常に高速動作しているということができる。これにより、この高速信号検出装置１では、データレート１００Ｍｂｐｓの誤り率の測定が可能であるということができる。
【００９７】
（補足１：代表的な記録符号化方式におけるアイパターンについて）
次に、図１４を参照して、代表的な記録符号化方式におけるアイパターンについて説明する。図１４は、代表的な記録符号化方式におけるアイパターンについて説明した図である。
【００９８】
この図１４に示したアイパターンは、符号誤り評価方法の一つで、受信信号を直接オシロスコープ上で観測したものである。このアイパターンの開き具合で受信信号の受信状態を判断することができるものである。
【００９９】
今回、高速信号検出装置１によって、データ転送レート１００Ｍｂｐｓを実現するに当たり、このアイパターンで示されるＮＲＺ記録符号化方式、ＲＬＬ（１，７）記録符号化方式、ＲＬＬ（２，７）記録符号化方式の中で、ＲＬＬ（１，７）記録符号化方式を採用している。このＲＬＬ（１，７）記録符号化方式は、図１４に示したように、１００Ｍｂｐｓにおける記録帯域が３７．５ＭＨｚであり、検出窓幅が０．６７であり、誤り率が１．６６×１０−３である。このＲＬＬ（１，７）記録符号化方式を採用した理由は、他の記録符号化方式に比べ、誤り率が低いからである。
【０１００】
（補足２：シミュレーションによる検出方法の比較について）
次に、図１５を参照して、シミュレーションによる検出方法の比較について説明する。
【０１０１】
図１５は、ＰＲ検出方法とビット誤り率との関係をシミュレーションの結果に基づいて示したものである。この図１５に示すように、ＰＲ（１，１，１）のビット誤り率が最も低くなっており、今回、高速信号検出装置１を設計するに当たり、このＰＲ（１，１，１）を採用している。
【０１０２】
（補足３：処理ビット数と誤り率との関係について）
次に、図１６を参照して、一般的な処理ビット数と誤り率との関係について説明する。
この図１６に示すように、一般的に、処理速度を低くしていれば、処理ビット数が多い場合であっても、誤り率も低く抑えることができるが、処理速度を高くすると、処理ビット数が少ない場合であっても、誤り率が高くなってしまう傾向がある。また、振幅変動マージンを大きく取っておけば、処理ビット数が多い場合であっても、誤り率を低く抑えることができるが、振幅変動マージンを小さく取ってしまうと、処理ビット数が小さい場合であっても、誤り率が高くなってしまう傾向がある。
【０１０３】
このため、処理ビット数が多い場合（１００Ｍｂｐｓ）であっても、誤り率を低く抑えて処理速度を高速にするために、振幅変動マージン、つまり、オーバーフローマージンをデータレンジいっぱいまで拡大して処理するように高速信号検出装置１は設計されている。
【０１０４】
以上、一実施形態に基づいて本発明を説明したが、本発明はこれに限定されるものではない。
例えば、高速信号検出装置１の各構成の処理を一つずつの過程ととらえ、高速信号検出方法とみなすことや、各構成の処理を汎用的なコンピュータ言語で記述した高速信号検出プログラムとみなすことは可能である。これらの場合、高速信号検出装置１と同様の効果を得ることができる。
【０１０５】
【発明の効果】
請求項１記載の発明によれば、オーバーフローを起こさないように均等に割り振られたマージンの設定されたフィルタとなり、このフィルタを通過したＰＲ等化信号に等化される。このＰＲ等化信号がビタビアルゴリズムによって復号され、デコードされて出力される。このため、例えば、符号付ビットデータが記憶されている光ディスク等の高速回転に伴う振幅におけるオフセット変動の増大に対応して、追従することができ、高速にデータ（符号付ビットデータ）信号を検出することができる。
【０１０６】
請求項２記載の発明によれば、ＰＲ等化信号を復号する際のパスの距離であるユークリッド距離が最小となるように、ＰＲ等化信号に予め設定した数値が演算され、この演算された演算値に基づいて、符号付きＮビットデータが復号され、この復号された復号符号付きＮビットデータが出力される。つまり、予め設定された数値がユークリッド距離を算出するために二乗誤差を表す数式において、二乗項を用いないように変形した際の乗算または加算する各数値（係数）である。このため、ビタビ復号する際において２乗をしないので、処理ビット数の増加を防止することができ、その結果、処理速度を維持することができて高速にデータ（符号付ビットデータ）信号を検出することができる。
【０１０７】
請求項３記載の発明によれば、ＰＲ等化信号が分岐され、所定係数が乗算され計算値とされ、パスが複数の場合には、この計算値に所定値および帰還値が加算され、パスが１つの場合には、計算値に帰還値のみが加算され、加算値同士が比較して選択される。この選択された演算値が記憶され、論理演算処理が施され、デジタル信号の復号符号付きＮビットデータとして出力される。すなわち、これらの処理によって、ビタビ復号における検出アルゴリズムにおいて、２乗項を使用することなく、高速にデータ（符号付ビットデータ）信号を検出することができる。
【０１０８】
請求項４記載の発明によれば、デコードされた復号符号付きＮビットデータと、参照用の符号付きＮビットデータとが比較され、デコードされた復号符号付きＮビットデータのエラーを検出することができる。
【０１０９】
請求項５、６記載の発明によれば、オーバーフローを起こさないように均等に割り振られたマージンの設定されたフィルタを通過したＰＲ等化信号に等化されため、例えば、符号付ビットデータが記憶されている光ディスク等の高速回転に伴う振幅におけるオフセット変動の増大に対応して、追従することができ、高速にデータ（符号付ビットデータ）信号を検出することができる。また、ＰＲ等化信号をビタビアルゴリズムによって復号する際に、ユークリッド距離を算出するために二乗誤差を表す数式において、二乗項を用いないようにしたので、処理ビット数の増加を防止することができ、その結果、処理速度を維持することができて高速にデータ（符号付ビットデータ）信号を検出することができる。
【図面の簡単な説明】
【図１】本発明による一実施の形態である高速信号検出装置のブロック図である。
【図２】ＡＤＣについて説明した図である。
【図３】オーバーフローマージンの決定について説明したフローチャートである。
【図４】フィルタのタップ数とビット誤り率について説明した図である。
【図５】９タップＦＩＲフィルタについて説明した図である。
【図６】ＦＩＲデマルチプレックスフィルタについて説明した図である。
【図７】状態遷移図、トレリス線図について説明した図である。
【図８】ターゲット値について説明した図である。
【図９】状態遷移の回路図（ブランチメトリック計算回路と加算比較選択回路）のブロック図である。
【図１０】パスメモリ回路のブロック図である。
【図１１】図１に示した高速信号検出装置の動作を説明したフローチャートである。
【図１２】ＰＲ等化用フィルタ部の周波数特性を説明した図である。
【図１３】リードチャンネルの１００Ｍｂｐｓのビット誤り率について説明した図である。
【図１４】代表的な記録符号化方式について説明した図である。
【図１５】シミュレーションによる検出方法の比較を説明した図である。
【図１６】処理ビット数と誤り率の関係を説明した図である。
【符号の説明】
１        高速信号検出装置
３        ＰＲ等化用フィルタ部
５        ビタビ復号部
５ａ      ブランチメトリック計算回路
５ｂ      加算比較選択回路
５ｃ      パスメモリ回路
７        シンクバイト検出ＲＬＬ（１，７）デコード部
９        バッファ部
９ａ      リードデータバッファ
９ｂ      参照データバッファ
１１      エラー検出・計測部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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