(57)【要約】【課題】フォトダイオードのｐｎ接合部における過大なリーク電流を防止することのできる技術を提供する。【解決手段】フォトダイオードＤ1のｎ型領域４ａを素子分離部２から離間させ、さらにｎ型領域４ａと素子分離部２との間に相対的に高濃度のｐ型領域５を形成することにより、フォトダイオードＤ1のｎ型領域４ａとｐ型領域５との境界に生じる空乏層に及ぼす半導体基板１と素子分離部２との界面準位または半導体基板１を構成するシリコン単結晶の結晶不整合に起因した応力などの影響を小さくして、フォトダイオードＤ1のｐｎ接合におけるリーク電流を低減する。【選択図】      図３
2004207455.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面に形成された素子分離部に囲まれた活性領域に、不純物濃度が相対的に低い第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、少なくとも前記基板の表面に近い前記第２領域の側面から前記素子分離部までの間に設けられた不純物濃度が相対的に高い第１導電型の第３領域とを有することを特徴とするフォトダイオード。
【請求項２】
請求項１記載のフォトダイオードにおいて、前記第３領域が前記第２領域の周りを全て囲むことを特徴とするフォトダイオード。
【請求項３】
請求項１記載のフォトダイオードにおいて、前記基板の表面における前記第２領域と前記第３領域との界面が、熱酸化法で形成された絶縁膜で覆われていることを特徴とするフォトダイオード。
【請求項４】
請求項１記載のフォトダイオードにおいて、前記第２領域から前記素子分離部までの距離は、前記第２領域と前記第３領域との界面から前記素子分離部の方へ広がる空乏層の幅よりも大きいことを特徴とするフォトダイオード。
【請求項５】
請求項４記載のフォトダイオードにおいて、前記第２領域から前記素子分離部までの距離は、０.５〜２μｍ程度であることを特徴とするフォトダイオード。
【請求項６】
請求項１記載のフォトダイオードにおいて、前記第３領域の不純物濃度は１０17〜１０19／ｃｍ3程度であることを特徴とするフォトダイオード。
【請求項７】
基板の主面に形成された素子分離部に囲まれた活性領域に、第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、前記基板の表面における前記第２領域と前記第１領域との界面を覆う熱酸化法で形成された絶縁膜とを有することを特徴とするフォトダイオード。
【請求項８】
基板の主面に形成された素子分離部に囲まれた活性領域に、不純物濃度が相対的に低い第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、少なくとも前記基板の表面に近い前記第２領域の側面から前記素子分離部までの間に設けられた不純物濃度が相対的に高い第１導電型の第３領域とを有するフォトダイオードと、
ソース・ドレインを構成する第２導電型の第４領域の一方が前記フォトダイオードの前記第２領域に繋がる電界効果トランジスタとを備えることを特徴とするイメージセンサ。
【請求項９】
請求項８記載のイメージセンサにおいて、前記第３領域が前記第２領域の周りを全て囲むことを特徴とするイメージセンサ。
【請求項１０】
請求項９記載のイメージセンサにおいて、前記第３領域は、前記電界効果トランジスタのゲート電極から少なくとも前記第３領域の拡散長分の距離を離れて配置されることを特徴とするイメージセンサ。
【請求項１１】
請求項１０記載のイメージセンサにおいて、前記第３領域から前記電界効果トランジスタのゲート電極までの距離は、１〜２μｍ程度であることを特徴とするイメージセンサ。
【請求項１２】
請求項８記載のイメージセンサにおいて、前記第３領域が前記第２および第４領域の周りを全て囲むことを特徴とするイメージセンサ。
【請求項１３】
請求項８記載のイメージセンサにおいて、前記フォトダイオードが形成される活性領域の前記基板の表面における前記第２領域と前記第３領域との界面が、熱酸化法で形成された絶縁膜で覆われていることを特徴とするイメージセンサ。
【請求項１４】
請求項１３記載のイメージセンサにおいて、前記絶縁膜は、前記電界効果トランジスタのゲート絶縁膜と同一層であることを特徴とするイメージセンサ。
【請求項１５】
請求項８記載のイメージセンサにおいて、前記第２領域から前記素子分離部までの距離は、前記第２領域と前記第３領域との界面から前記素子分離部の方へ広がる空乏層の幅よりも大きいことを特徴とするイメージセンサ。
【請求項１６】
請求項１５記載のイメージセンサにおいて、前記第２領域から前記素子分離部までの距離は、０.５〜２μｍ程度であることを特徴とするイメージセンサ。
【請求項１７】
請求項８記載のイメージセンサにおいて、前記第３領域の不純物濃度は１０17〜１０19／ｃｍ3程度であることを特徴とするイメージセンサ。
【請求項１８】
請求項８記載のイメージセンサにおいて、前記第２領域と前記第４領域とは同一工程で形成されることを特徴とするイメージセンサ。
【請求項１９】
基板の主面に形成された素子分離部に囲まれた活性領域に、不純物濃度が相対的に低い第１導電型の第１領域と、前記素子分離部から離間し、前記第１領域に囲まれた前記第１導電型とは異なる第２導電型の第２領域と、前記基板の表面における前記第２領域と前記第１領域との界面を覆う熱酸化法で形成された絶縁膜とを有するフォトダイオードと、
ソース・ドレインを構成する前記第２導電型の第４領域の一方が前記フォトダイオードの前記第２領域に繋がる電界効果トランジスタとを備えることを特徴とするイメージセンサ。
【請求項２０】
基板の主面側に形成された素子分離部に囲まれた活性領域に、前記主面に露出する第１導電型の第１領域と、前記素子分離部から離間し、前記主面に露出し前記第１領域内に形成され前記第１領域より不純物濃度が高い第２導電型の第２領域と、前記素子分離部と前記第２領域とが接近している箇所に位置し、前記主面、前記素子分離部、前記第１領域及び前記第２領域に接する前記第１領域より不純物濃度が高い第１導電型の第３領域とを具備することを特徴とするフォトダイオード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトダイオードおよびその製造技術に関し、特に、ＣＭＯＳイメージセンサに備わるフォトダイオードに適用して有効な技術に関する。
【０００２】
【従来の技術】
現在、画像を電気信号に変換する撮像デバイスとして、撮像管や光電子増倍管に代わりイメージセンサ（固体撮像デバイス）が用いられている。イメージセンサは、フォトダイオード等の光電変換素子を２次元に多数配列させ、各光電変換素子で得られた信号電荷をスイッチングまたは転送により出力端子まで順次走査し、そこから信号電荷を読み出すものである。イメージセンサとして、ＭＯＳ（Metal Oxide Semiconductor）、ＣＣＤ（Charge Couples Device）、ＣＰＤ（Charge Priming Device）、ＣＳＤ（Charge Sweep Device）などの様々なタイプが開発されているが、高速化が要求される分野ではＣＭＯＳ（Complementary MOS）タイプが主流になっている。
【０００３】
ＣＭＯＳイメージセンサにも幾つかの種類があるが、一般にはフォトダイオードと１つの電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：以下ＭＩＳＦＥＴと記す）との組み合わせで受光部の画素が形成される。各画素はアレイ状に並べられて垂直、水平シフトレジスタに接続されており、各画素に入射された光をフォトダイオードで光電変換し、垂直、水平シフトレジスタによって各画素を順次走査することにより、全画層の信号が出力端子に読み出される（例えば、非特許文献１および２参照）。
【０００４】
なお、受光部領域とスイッチ部領域とからなる画素で、受光部領域とスイッチ部領域とが隣合わせになるように配置し、各画素の受光部領域は、所定の１次元方向で隣接する画素の受光部領域と隣合わせになるように配置した構成が開示されている（例えば、特許文献１参照）。
【０００５】
また、フォトダイオード等の光電変換部の基板表面からのｎ型領域の深さを、光電変換部の基板表面からの素子分離絶縁層の深さよりも深く形成して、リーク電流による再生画像の著しい劣化を防ぐ方法が開示されている（例えば、特許文献２参照）。
【０００６】
【非特許文献１】
竹村裕夫著「ＣＣＤカメラ技術入門」コロナ社出版、１９９７年１２月１５日、Ｐ３７−４１
【０００７】
【非特許文献２】
Kevin Ng、“Technology Review of Charge-Coupled Device and CMOS Based Electronic Imagers”２００１年１１月２１日、［２００２年１０月１０日検索］、インターネット＜URL : http://www.eecg.toronto.edu/~kphang/ece1352f/papers/ng_CCD.pdf＞
【０００８】
【特許文献１】
特開平１０−３２６３４１号公報
【０００９】
【特許文献２】
特開平１０−３０８５０７号公報
【００１０】
【発明が解決しようとする課題】
ＣＭＯＳイメージセンサの受光部の１画素は、例えばｎ+−ｐ接合フォトダイオードとｎチャネルＭＩＳＦＥＴとから構成される。基板にｎ型不純物が導入されてなるｎ+型領域とｐ型不純物が導入されてなるｐ型領域とによってフォトダイオードが形成されるが、ｎ+型領域はｎチャネルＭＩＳＦＥＴのソース・ドレインを構成するｎ型領域と同一工程、ｐ型領域はｐウェルと同一工程で形成される。さらに隣接するフォトダイオードの間は、素子分離部によって電気的に分離される。
【００１１】
ところで、フォトダイオードに逆バイアスを印加（ｎ+型領域に、ｐ型領域に印加する電圧よりも高い正の電圧を印加）した場合、微小な電流、いわゆるリーク電流が流れる。微小とはいえリーク電流が流れると、画像のノイズレベルが上がる、待機電流が大きくなり消費電力が増加するなどの問題が生じる。このため、リーク電流の低減はフォトダイオードにおいて重要な課題である。
【００１２】
しかしながら、本発明者が検討したところ、フォトダイオードのｎ+型領域が素子分離部に直接接触すると、界面準位または基板の結晶不整合などの影響によってリーク電流が大きくなることが明らかとなった。また、たとえフォトダイオードのｎ+型領域と素子分離部とが離間していたとしても、ｐ型領域の不純物濃度が不充分であると空乏層が大きく広がり、結果的にリーク電流が大きくなってしまうことが明らかとされた。
【００１３】
本発明の目的は、フォトダイオードのｐｎ接合部における過大なリーク電流を防止することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、ｐ型のシリコン単結晶からなる半導体基板の主面に素子分離部を形成し、この素子分離部に囲まれた活性領域に、相対的に低濃度のｐウェルと、素子分離部から離間し、ｐウェルに囲まれたｎ型領域と、少なくとも半導体基板の表面に近いｎ型領域の側面から素子分離部までの間に設けられた相対的に高濃度のｐ型領域とを有するフォトダイオードを構成するものである。
【００１７】
本発明は、ｐ型のシリコン単結晶からなる半導体基板の主面に素子分離部を形成し、この素子分離部に囲まれた活性領域に、相対的に低濃度のｐウェルと、素子分離部から離間し、ｐウェルに囲まれたｎ型領域と、少なくとも半導体基板の表面に近いｎ型領域の側面から素子分離部までの間に設けられた相対的に高濃度のｐ型領域とを有するフォトダイオードを構成し、さらにこのフォトダイオードと、ソース・ドレインを構成するｎ型領域の一方がフォトダイオードのｎ型領域と繋がる電界効果トランジスタとを有するイメージセンサを構成するものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本実施の形態１であるイメージセンサの受光部を構成する１画素の等価回路である。
【００２０】
イメージセンサの受光部を構成する各画素は、フォトダイオードＤ1と、フォトダイオードＤ1で蓄えた信号電荷を画素の外につたえる際にスイッチとして機能するＭＩＳＦＥＴＴｒとを有している。各画素は、画素選択線を介してＭＩＳＦＥＴＴｒのゲートに印加されるパルスによってスイッチングされ、フォトダイオードＤ1に蓄えられた信号電荷がデータ線を介して出力に取り出される。光が各画素に入射されるとフォトダイオードＤ1で光電変換されて、光の強弱に応じた信号電荷が時間とともに蓄積される。
【００２１】
図２は、本実施の形態１であるイメージセンサの受光部を構成する１画素の平面レイアウト図、図３は、図２のＡ−Ａ′線における半導体基板の要部断面図である。
【００２２】
ｐ型のシリコン多結晶膜からなる半導体基板１の主面には、素子分離部２に囲まれた活性領域ＡＣが形成され、活性領域ＡＣにはｐ型不純物、例えばボロンが導入されてなる相対的に低濃度のｐウェル３が形成されている。この半導体基板１の表面にはｎ型不純物、例えばリンまたはヒ素が導入されてなるフォトダイオードＤ1のｎ型領域４ａが形成されており、ｐウェル３とｎ型領域４ａとの間でフォトダイオードＤ1のｐｎ接合を構成する。
【００２３】
半導体基板１の表面にはｎ型不純物が導入されてなるＭＩＳＦＥＴＴｒのソース・ドレインを構成する一対のｎ型領域４ｂが形成されている。ｎ型領域４ｂは、相対的に低濃度のｎ型拡張領域４ｂ1と相対的に高濃度のｎ型拡散領域４ｂ2とから構成され、フォトダイオードＤ1のｎ型領域４ａとＭＩＳＦＥＴＴｒのソース・ドレインの一方を構成するｎ型領域４ｂとは繋がっており、互いに電気的に接続されている。ｎ型領域４ａおよびｎ型拡散領域４ｂ2の不純物濃度は、例えば１０20〜１０22／ｃｍ3程度である。
【００２４】
フォトダイオードＤ1のｎ型領域４ａを囲んでｐ型不純物、例えばボロンが導入されてなるｐ型領域５が形成されている。このｐ型領域５の不純物濃度は、ｐウェル３の不純物濃度に比して相対的に高く、例えば１０17〜１０19／ｃｍ3程度である。このｐ型領域５は、少なくともｐ型領域５の拡散長分の距離をＭＩＳＦＥＴＴｒのゲート電極７から離れて形成されており、ゲート電極７からｐ型領域５までの距離は、例えば１〜２μｍ程度である。
【００２５】
また、フォトダイオードＤ1のｎ型領域４ａとｐ型活領域５との境界に生じる空乏層が、半導体基板１と素子分離部２との界面近傍に生ずる界面準位または半導体基板１を構成するシリコン単結晶の結晶不整合に起因した応力などの影響を受けないように、ｎ型領域４ａは素子分離部２から、例えば０.５〜２.０μｍ程度離れて形成されている。さらにｎ型領域４ａと素子分離部２との間にはｐ型領域５が形成されている。
【００２６】
ＭＩＳＦＥＴＴｒのソース・ドレインを構成する一対のｎ型領域４ｂの間には、図示はしないが、しきい値電圧制御層が形成されている。このしきい値電圧制御層の上には酸化シリコン膜６ａからなるゲート絶縁膜６が形成されている。この酸化シリコン膜６ａは熱酸化法またはＣＶＤ法により形成され、ＭＩＳＦＥＴＴｒ形成領域以外の半導体基板１の表面にも形成される。さらにその上にはシリコン多結晶膜からなるゲート電極７が構成されている。このゲート電極７は画素選択線としても機能する。なお、ゲート電極７は、シリコン多結晶膜およびシリサイド膜が下層から順に堆積された積層膜、またはシリコン多結晶膜および金属膜が下層から順に堆積された積層膜などで構成してもよい。
【００２７】
ＭＩＳＦＥＴＴｒのゲート電極７の側壁にはサイドウォールスペーサ８が形成され、さらにゲート電極７の上層には、例えば酸化シリコン膜からなる絶縁膜９が形成されている。この絶縁膜９には、フォトダイオードＤ1のｎ型領域４ａに繋がらない他方のｎ型領域４ｂに達するコンタクトホール１０が開孔している。コンタクトホール１０の内部にはバリア膜、例えば窒化チタン膜および金属膜、例えばタングステン膜が埋め込まれてプラグ１１が形成されており、このプラグ１１を介して、配線（データ線）１２がフォトダイオードＤ1のｎ型領域４ａに繋がらない他方のｎ型領域４ｂに接続されている。
【００２８】
図４は、本実施の形態１であるフォトダイオードのｐｎ接合の電流−電圧特性および本発明者が検討したフォトダイオードのｐｎ接合の電流−電圧特性を示すグラフ図である。本発明者が検討したフォトダイオードは、ｐウェルと素子分離部に接したｎ型領域とからなるｐｎ接合構造を有している。
【００２９】
電圧が０Ｖにおいて、本実施の形態１であるフォトダイオードＤ1のリーク電流が、本発明者が検討したフォトダイオードＤ0のリーク電流に比べて約１／２に低減していることがわかる。
【００３０】
次に、本実施の形態１であるイメージセンサの受光部を構成する画素の製造方法の一例を図５〜図１０に示す半導体基板の要部断面図を用いて工程順に示す。
【００３１】
まず、図５に示すように、例えばｐ型のシリコン単結晶からなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。次に、半導体基板１を熱酸化してその表面に厚さ０.０１μｍ程度の薄い酸化シリコン膜１３を形成し、続いてその上層にＣＶＤ（Chemical Vapor Deposition）法で厚さ０.１μｍ程度の窒化シリコン膜１４を堆積する。この後、レジストパターンをマスクとして窒化シリコン膜１４、酸化シリコン膜１３および半導体基板１を順次エッチングすることにより、素子分離領域の半導体基板１に深さ０.３５μｍ程度の素子分離溝２ａを形成する。
【００３２】
次に、図６に示すように、半導体基板１上に酸化シリコン膜２ｂを堆積した後、半導体基板１を約１０００℃でアニールして、酸化シリコン膜２ｂを焼き締める。続いて酸化シリコン膜２ｂをエッチバックまたはＣＭＰ（Chemical Mechanical Polishing）法で研磨して、素子分離溝２ａの内部に酸化シリコン膜２ｂを残すことにより素子分離部２を形成する。その後、熱リン酸を用いたウェットエッチングで窒化シリコン膜１４を除去する。
【００３３】
なお、半導体基板１上に酸化シリコン膜２ｂを堆積する前に、熱酸化法によって酸化シリコン膜を成膜し、続いてこの酸化シリコン膜をフッ酸系の水溶液でウェットエッチングする工程を加えてもよい。これにより、半導体基板１と酸化シリコン膜２ｂとの界面をより清浄にすることができる。また素子分離部２の形成に、ＬＯＣＯＳ(Local Oxidation of Silicon)法を用いてもよい。
【００３４】
次に、半導体基板１に不純物をイオン注入し、ｐウェル３を形成する。ｐウェル３にはｐ型の導電型を示す不純物、例えばボロンをイオン注入する。ｐ型不純物としてボロンをイオン注入する際の打ち込み条件としては、エネルギー１００ｋｅＶ、ドーズ量５×１０12／ｃｍ2およびエネルギー１５ｋｅＶ、ドーズ量５×１０12／ｃｍ2を例示することができる。この後、ｐウェル３にＭＩＳＦＥＴＴｒのしきい値を制御するための不純物をイオン注入してもよい。次いで熱酸化法またはＣＶＤ法により、半導体基板１の表面にＭＩＳＦＥＴＴｒ形成領域ではゲート絶縁膜６となる酸化シリコン膜６ａを形成する。
【００３５】
次に、図７に示すように、ｎ型不純物、例えばリンが導入された２００ｎｍ程度の厚さのシリコン多結晶膜をＣＶＤ法で半導体基板１上に堆積した後、レジストパターンをマスクとしてシリコン多結晶膜をエッチングし、シリコン多結晶膜からなるゲート電極７を形成する。この後、半導体基板１に、例えば８００℃程度のドライ酸化処理を施す。
【００３６】
次に、半導体基板１にｎ型不純物、例えばリンまたはヒ素をイオン注入して、ソース・ドレインを構成するｎ型拡張領域４ｂ1を形成する。ｎ型不純物としてリンをイオン注入する際の打ち込み条件としては、エネルギー６０ｋｅＶ、ドーズ量１０13／ｃｍ2を例示することができる。
【００３７】
次に、図８に示すように、半導体基板１上に厚さ１５０ｎｍ程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を、例えばＲＩＥ（Reactive Ion Etching）法で異方性エッチングしてゲート電極７の側壁にサイドウォールスペーサ８を形成する。
【００３８】
次に、レジストパターンＲＰ1をマスクとして、半導体基板１にｎ型不純物、例えばリンまたはヒ素をイオン注入して、フォトダイオードＤ1のｎ型領域４ａおよびＭＩＳＦＥＴＴｒのソース・ドレインを構成するｎ型拡散領域４ｂ2を形成する。レジストパターンＲＰ1は、素子分離部２から０.５〜２μｍ程度離れた活性領域が開孔しており、ｎ型不純物としてヒ素をイオン注入する際の打ち込み条件としては、エネルギー８０ｋｅＶ、ドーズ量１０15／ｃｍ2を例示することができる。これにより、ＭＩＳＦＥＴＴｒではｎ型拡張領域４ｂ1およびｎ型拡散領域４ｂ2によってソース・ドレインを構成するｎ型領域４ｂが形成される。この場合、ｎ型拡張領域４ｂ1の不純物濃度を相対的に低く、ｎ型拡散領域４ｂ2の不純物濃度を相対的に高くすることにより、ゲート電極７端部の電界緩和ができるＬＤＤ（lightly Doped Drain）構造のソース・ドレインが形成される。
【００３９】
次に、図９に示すように、レジストパターンＲＰ1を除去した後、半導体基板１を、例えば１０００℃、１０秒でアニールする。続いてレジストパターンＲＰ2をマスクとして、半導体基板１にｐ型不純物、例えばボロンをイオン注入してｐ型領域５を形成する。レジストパターンＲＰ2は、フォトダイオードＤ1形成領域のｎ型領域４ａが開孔しており、斜めイオン注入によりｐ型不純物が打ち込まれる。ｐ型不純物としてボロンをイオン注入する際の打ち込み条件としては、斜め４５°、エネルギー１００ｋｅＶ、ドーズ量１０13／ｃｍ2を例示することができる。フォトダイオードＤ1形成領域のみにｐ型領域５を形成するので、ＭＩＳＦＥＴＴｒの諸特性を考慮することなく、ｐ型領域５の最適濃度を設定することができる。
【００４０】
次に、図１０に示すように、半導体基板１上に、例えば酸化シリコン膜からなる絶縁膜９を形成した後、この絶縁膜９を、例えばＣＭＰ法で研磨することによりその表面を平坦化する。続いてレジストパターンをマスクとしてエッチングによって絶縁膜９にコンタクトホール１０を形成する。このコンタクトホール１０はＭＩＳＦＥＴＴｒのソース・ドレインを構成する他方のｎ型領域４ｂ上などの必要部分に形成する。
【００４１】
さらにコンタクトホール１０の内部を含む半導体基板１の全面にチタン膜と窒化チタン膜の積層膜を、例えばＣＶＤ法で形成し、さらにコンタクトホール１０を埋め込むタングステン膜を、例えばＣＶＤ法で形成する。その後、コンタクトホール１０以外の領域の窒化チタン膜およびタングステン膜を、例えばＣＭＰ法により除去してコンタクトホール１０の内部にプラグ１１を形成する。
【００４２】
次に、半導体基板１上に、例えばアルミニウム合金膜を形成した後、レジストパターンをマスクとしたエッチングによってアルミニウム合金膜を加工し、前記図３に示す配線１２を形成する。アルミニウム合金膜は、例えばスパッタ法により形成できる。その後、パッシベーション膜で半導体基板１の全面を覆うことにより、フォトダイオードＤ1およびＭＩＳＦＥＴＴｒからなるイメージセンサの受光部が略完成する。
【００４３】
なお、本実施の形態１では、半導体基板１の表面に形成される絶縁膜はゲート絶縁膜６と同一層の酸化シリコン膜６ａとしたが、これに限定されるものではない。例えばサイドウォールスペーサを形成した後の工程において、洗浄処理により半導体基板１の表面を露出させた後、熱酸化法またはＣＶＤ法により酸化シリコン膜を形成してもよい。
【００４４】
このように、本実施の形態１によれば、フォトダイオードＤ1のｎ型領域４ａを素子分離部２から離間させ、さらにｎ型領域４ａを囲んで相対的に高濃度のｐ型領域５を形成することにより、フォトダイオードＤ1のｎ型領域４ａとｐ型領域５との境界に生じる空乏層が、半導体基板１と素子分離部２との界面近傍に生ずる界面準位または半導体基板１を構成するシリコン単結晶の結晶不整合に起因した応力などの影響を受けにくくなるので、フォトダイオードＤ1のｐｎ接合におけるリーク電流を低減することができる。またフォトダイオードＤ1形成領域のみにｎ型領域４ａを形成するので、ＭＩＳＦＥＴＴｒの諸特性を考慮することなく、ｐ型領域５の最適濃度を設定することができる。
【００４５】
（実施の形態２）
図１１は、本実施の形態２であるイメージセンサの受光部を構成する１画素の平面レイアウト図、図１２は、図１１のＢ−Ｂ′線における半導体基板の要部断面図である。
【００４６】
前記実施の形態１で示したイメージセンサの受光部を構成する画素と同様に、半導体基板１の主面にｐ型ウェル３およびｎ型領域４ａからなるｐｎ接合のフォトダイオードＤ2と、ソース・ドレイン（ｎ型領域４ｂ）、ゲート絶縁膜６およびゲート電極７からなるＭＩＳＦＥＴＴｒとが形成されており、ｎ型領域４ａ，４ｂは素子分離部２から、例えば０.５〜２.０μｍ程度離れて形成されている。
【００４７】
本実施の形態２では、ｎ型領域４ａ，４ｂと素子分離部２との間にｐ型領域５が形成され、さらにフォトダイオードＤ2のｎ型領域４ａおよびこれに繋がるＭＩＳＦＥＴＴｒのソース・ドレインを構成するｎ型領域４ｂがｐ型領域１５によって全て囲まれている。このｐ型領域１５は、斜めイオン注入で活性領域ＡＣにｐ型不純物をイオン注入することにより、ｎ型領域４ａ，４ｂを包み込むように形成される。ｐ型不純物としてボロンをイオン注入する際の打ち込み条件としては、斜め４５°、エネルギー１００ｋｅＶ、ドーズ量１０13／ｃｍ2を例示することができる。
【００４８】
このように、本実施の形態２によれば、フォトダイオードＤ2のｎ型領域４ａおよびこれに繋がるＭＩＳＦＥＴＴｒのソース・ドレインを構成するｎ型領域４ｂを全てｐ型領域１５で囲むことにより、フォトダイオードＤ2のｐｎ接合におけるリーク電流を低減することができる。
【００４９】
（実施の形態３）
図１３は、本実施の形態３であるイメージセンサの受光部を構成する１画素を示す半導体基板の要部断面図である。
【００５０】
前記実施の形態１で示したイメージセンサの受光部を構成する画素と同様に、半導体基板１の主面にｐ型ウェル３およびｎ型領域４ａからなるｐｎ接合のフォトダイオードＤ3と、ソース・ドレイン（ｎ型領域４ｂ）、ゲート絶縁膜６およびゲート電極７からなるＭＩＳＦＥＴＴｒとが形成されており、ｎ型領域４ａ，４ｂは素子分離部２から、例えば０.５〜２.０μｍ程度離れて形成されている。
【００５１】
本実施の形態３では、相対的に高濃度のｐ型領域１６が、フォトダイオードＤ3の半導体基板１の表面に近いｎ型領域４ａの側面を囲んで形成されており、半導体基板１の表面に近いｎ型領域４ａの側面と素子分離部２の間にｐ型領域１６が形成されている。このｐ型領域１６は、フォトダイオードＤ3形成領域のｎ型領域４ａが開孔されたレジストパターンを用いて、相対的に低エネルギーの斜めイオン注入によりｐ型不純物をイオン注入することにより形成される。
【００５２】
このように、本実施の形態３によれば、フォトダイオードＤ3の半導体基板１の表面に近いｎ型領域４ａの側面を囲んでｐ型領域１６を形成することにより、フォトダイオードＤ3のｐｎ接合におけるリーク電流を低減することができる。さらにｐ型領域１６を形成するｐ型不純物のイオン注入の際、エネルギーを低くすることができるので、半導体基板１に与えるダメージが低減できる。
【００５３】
（実施の形態４）
図１４は、本実施の形態４であるイメージセンサの受光部を構成する１画素を示す半導体基板の要部断面図である。
【００５４】
前記実施の形態１で示したイメージセンサの受光部を構成する画素と同様に、半導体基板１の主面にｐ型ウェル３およびｎ型領域４ａからなるｐｎ接合のフォトダイオードＤ4と、ソース・ドレイン（ｎ型領域４ｂ）、ゲート絶縁膜６およびゲート電極７からなるＭＩＳＦＥＴＴｒとが形成されており、ｎ型領域４ａ，４ｂは素子分離部２から、例えば０.５〜２.０μｍ程度離れて形成されている。
【００５５】
フォトダイオードＤ4形成領域の半導体基板１の表面に形成される絶縁膜は、半導体基板１を熱酸化して形成された絶縁膜、例えば酸化シリコン膜１７からなり、半導体基板１の表面におけるフォトダイオードＤ4のｎ型領域４ａとｐウェル３との界面が必ずこの酸化シリコン膜１７で覆われている。酸化シリコン膜１７は、ＭＩＳＦＥＴＴｒのゲート絶縁膜６と同一層の酸化シリコン膜で構成してもよく、またはＭＩＳＦＥＴＴｒのゲート電極７の側壁にサイドウォールスペーサ８を形成した後に、半導体基板１の表面をフッ酸系の水溶液で洗浄し、続いて熱酸化法により形成した酸化シリコン膜で構成してもよい。
【００５６】
本実施の形態４では、フォトダイオードＤ4のｎ型領域４ａを囲むｐ型領域を形成していないが、例えば前記実施の形態１〜３に示したｐ型領域５，１５，１６と同様なｐ型領域を設けてもよい。これにより、ｐ型領域を設けない場合と比べて、リーク電流をより低減することができる。
【００５７】
このように、本実施の形態４によれば、熱酸化法で形成された酸化シリコン膜１７によって半導体基板１の表面におけるフォトダイオードＤ4のｎ型領域４ａとｐウェル３との界面を覆うことにより、ＣＶＤ法で形成された絶縁膜、例えば酸化シリコン膜または窒化シリコン膜で上記界面を覆う場合に比べて、フォトダイオードＤ4のｐｎ接合のリーク電流を低減することができる。
【００５８】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５９】
たとえば、前記実施の形態では、ＣＭＯＳイメージセンサに適用した場合について説明したが、他の撮像デバイス、例えばＣＣＤの画素にも本発明は適用可能である。
【００６０】
また、前記実施の形態では、ｎ型領域とｐウェルで構成されるｐｎ接合において、相対的に高濃度のｐ型領域でｎ型領域を囲んだ構造となっているが、ｐ型領域とｎウェルで構成されるｐｎ接合において、相対的に高濃度のｎ型領域でｐ型領域を囲んだ構造であっても同様な効果が得られる。
【００６１】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００６２】
ｎ型領域とｐ型領域とを有するフォトダイオードにおいて、ｎ型領域を素子分離部から離間させ、さらに少なくとも半導体基板の表面に近いｎ型領域を囲むように相対的に高濃度のｐ型領域を形成する。これにより、フォトダイオードのｎ型領域とｐ型領域との境界に生じる空乏層が界面準位または応力などの影響を受けにくくなり、フォトダイオードのｐｎ接合におけるリーク電流を低減することができる。
【図面の簡単な説明】
【図１】本実施の形態１であるイメージセンサの受光部を構成する１画素の等価回路図である。
【図２】本実施の形態１であるイメージセンサの受光部を構成する１画素の平面レイアウト図である。
【図３】図２のＡ−Ａ′線における半導体基板の要部断面図である。
【図４】本実施の形態１であるフォトダイオードのｐｎ接合の電流−電圧特性および本発明者が検討したフォトダイオードのｐｎ接合の電流−電圧特性を示すグラフ図である。
【図５】本実施の形態１であるイメージセンサの受光部を構成する画素の製造方法の一例を示す半導体基板の要部断面図である。
【図６】本実施の形態１であるイメージセンサの受光部を構成する画素の製造方法の一例を示す半導体基板の要部断面図である。
【図７】本実施の形態１であるイメージセンサの受光部を構成する画素の製造方法の一例を示す半導体基板の要部断面図である。
【図８】本実施の形態１であるイメージセンサの受光部を構成する画素の製造方法の一例を示す半導体基板の要部断面図である。
【図９】本実施の形態１であるイメージセンサの受光部を構成する画素の製造方法の一例を示す半導体基板の要部断面図である。
【図１０】本実施の形態１であるイメージセンサの受光部を構成する画素の製造方法の一例を示す半導体基板の要部断面図である。
【図１１】本実施の形態２であるイメージセンサの受光部を構成する１画素の平面レイアウト図である。
【図１２】図１１のＢ−Ｂ′線における半導体基板の要部断面図である。
【図１３】本実施の形態３であるイメージセンサの受光部を構成する１画素を示す半導体基板の要部断面図である。
【図１４】本実施の形態４であるイメージセンサの受光部を構成する１画素を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
２  素子分離部
２ａ  素子分離溝
２ｂ  酸化シリコン膜
３  ｐウェル
４ａ  ｎ型領域
４ｂ  ｎ型領域
４ｂ1  ｎ型拡張領域
４ｂ2  ｎ型拡散領域
５  ｐ型領域
６  ゲート絶縁膜
６ａ  酸化シリコン膜
７  ゲート電極
８  サイドウォールスペーサ
９  絶縁膜
１０  コンタクトホール
１１  プラグ
１２  配線
１３  酸化シリコン膜
１４  窒化シリコン膜
１５  ｐ型領域
１６  ｐ型領域
１７  酸化シリコン膜
ＡＣ  活性領域
Ｄ0  フォトダイオード
Ｄ1  フォトダイオード
Ｄ2  フォトダイオード
Ｄ3  フォトダイオード
Ｄ4  フォトダイオード
Ｔｒ  ＭＩＳＦＥＴ
ＲＰ1  レジストパターン
ＲＰ2  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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