(57)【要約】【課題】電源変換効率の高いスイッチング電源回路を実現する。【解決手段】ドライブ回路２８に設けられたパルス幅制御回路３３は、ドライブ制御信号Ｖｄｒｖのインアクティブの期間よりも短い期間、ＯＦＦドライブ回路３２へ動作を指示する。したがって、ＯＦＦドライブ回路３２は、上記ドライブ制御信号Ｖｄｒｖがインアクティブになると動作を開始して、スイッチング素子１１のベースから電流を引き抜き、スイッチング素子１１をオフさせる。さらに、ＯＦＦドライブ回路３２は、ドライブ制御信号Ｖｄｒｖがアクティブになるよりも早い時点で動作を停止する。これにより、ＯＦＦドライブ回路３２が上記インアクティブの期間動作し続けるよりも消費電力を削減でき、電源変換効率を向上できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スイッチング素子をオンさせるためのオンドライブ電流を生成するオンドライブ回路と、上記スイッチング素子をオフさせるためのオフドライブ電流を生成するオフドライブ回路と、上記両ドライブ回路を制御して、出力電圧が予め定められた値になるように、上記スイッチング素子のデューティ比を調整する制御手段とを有するスイッチング電源回路において、
上記スイッチング素子のオフ期間の開始と共に上記オフドライブ回路の動作を開始させると共に、スイッチング素子のオフ期間の終了時点よりも早い時点で、上記オフドライブ回路の動作を停止させるオフドライブ制御手段を備えていることを特徴とするスイッチング電源回路。
【請求項２】
上記オフドライブ回路は、定電流源と、当該定電流源が出力する電流に相関した電流を上記オフドライブ電流として、上記スイッチング素子の制御端子に供給、あるいは、当該制御端子から引き抜くカレントミラー回路と、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる停止手段とを備えていることを特徴とする請求項１記載のスイッチング電源回路。
【請求項３】
上記オフドライブ回路は、定電流源と、当該定電流源が出力する電流に相関した電流を出力するカレントミラー回路と、当該カレントミラー回路の出力電流を増幅した電流を上記オフドライブ電流として、上記スイッチング素子の制御端子に供給、あるいは、当該制御端子から引き抜く電流増幅手段と、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる停止手段とを備えていることを特徴とする請求項１記載のスイッチング電源回路。
【請求項４】
上記オフドライブ制御手段は、上記スイッチング素子のデューティ比の上限を決めるためのデューティ制限信号を上記制御回路へ出力すると共に、当該デューティ制限信号は、デューティ比が上限値である場合の上記スイッチング素子のオフ期間が、上記オフドライブ回路の動作期間よりも長くなるように設定されていることを特徴とする請求項１記載のスイッチング電源回路。
【請求項５】
上記オフドライブ制御手段は、基準となる定電流を生成する基準定電流源と、
当該基準電流源の出力する定電流に相関した第１および第２の定電流を生成する、定電流生成用のカレントミラー回路と、
上記第１の定電流を基準にして、上記オフドライブ回路の動作期間を示すオフドライブ制御信号のパルス幅を決定する第１のパルス生成手段と、
上記第１の定電流を基準にして、上記デューティ制限信号のパルス幅を決定する第２のパルス生成手段とを備えていることを特徴とする請求項４記載のスイッチング電源回路。
【請求項６】
上記第１および第２のパルス生成手段は、それぞれが基準とする定電流量とそれぞれに設けられたコンデンサの静電容量とによって、それぞれのパルス幅を決定することを特徴とする請求項５記載のスイッチング電源回路。
【請求項７】
上記第１および第２のパルス生成手段は、コンデンサと、それぞれが基準とする定電流をそれぞれのコンデンサへ充電し始めてから、当該コンデンサの両端電圧が予め定めるしきい値に到達するまでの時間をアクティブまたはインアクティブの期間とするように、オフドライブ制御信号あるいはデューティ制限信号を制御する信号生成回路とを備えていることを特徴とする請求項５記載のスイッチング電源回路。
【請求項８】
上記第１および第２の定電流は、互いに同じ電流量であり、
上記両パルス生成手段のコンデンサの静電容量は、互いに異なる値に設定されていることを特徴とする請求項６または７記載のスイッチング電源回路。
【請求項９】
上記第１および第２の定電流は、互いに異なる電流量であり、
上記両パルス生成手段のコンデンサの静電容量は、互いに同じ値に設定されていることを特徴とする請求項６または７記載のスイッチング電源回路。
【請求項１０】
上記基準定電流源は、抵抗と、当該抵抗の両端電圧が、トランジスタのベース−エミッタ間電圧のしきい値になるように、上記抵抗に流れる電流量を制御する電流制御手段と、上記基準となる定電流として、上記抵抗に流れる電流量に応じた電流量の電流を出力する電流出力手段とを備えていることを特徴とする請求項６または７記載のスイッチング電源回路。
【請求項１１】
請求項１ないし１０のいずれか１項に記載のスイッチング電源回路を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング電源回路、および、それを用いた電子機器に関するものである。
【０００２】
【従来の技術】
入力された電力を断続した後、平滑化して負荷へ供給するスイッチング電源回路は、リニアレギュレータと比較して、高効率で小型な回路で実現しやすいため、従来から、例えば、車載機器（カーオーディオなど）、液晶テレビ、あるいは、パーソナルコンピュータの周辺機器などの電源回路として広く用いられている。
【０００３】
図１３に示すように、上記スイッチング電源回路１０１において、入力電圧Ｖｉｎは、スイッチング素子１１１によって断続された後、平滑回路１１２によって平滑化され、出力電圧Ｖｏｕｔとして負荷１０３へ出力される（例えば、後述の特許文献１および２参照）。
【０００４】
一方、スイッチング電源回路１０１の制御回路１１３において、分圧回路１２１は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖａｄｊを生成し、差動増幅器１２３が帰還電圧Ｖａｄｊと基準電圧Ｖｒｅｆとの誤差を増幅する。さらに、ＰＷＭコンパレータ１２５は、図１４に示すように、差動増幅器１２３の出力した誤差電圧Ｖｅｒｒと三角波Ｖｏｓｃとを比較して、誤差に応じたデューティ比のＰＷＭ信号Ｖｐｗｍを生成する。また、ゲート回路１２７は、ＰＷＭ信号Ｖｐｗｍのデューティ比が予め定められた上限値を超えていない場合、ＰＷＭ信号Ｖｐｗｍを、そのままドライブ制御信号Ｖｄｒｖとして出力する。
【０００５】
さらに、ＯＮドライブ回路１３１は、ドライブ制御信号Ｖｄｒｖがアクティブの期間中動作して、スイッチング素子１１１のベースに電流を供給する。これにより、スイッチング素子１１１がオンする（図１４中、ｔ１０１〜ｔ１０２の期間）。一方、ＯＦＦドライブ回路１３２は、ドライブ制御信号Ｖｄｒｖがインアクティブの期間中動作して、スイッチング素子１１１のベースから電流を引き抜く。これにより、スイッチング素子１１１がオフされる（ｔ１０２〜ｔ１０３の期間）。
【０００６】
より詳細には、例えば、図１５に示すように、ドライブ制御信号Ｖｄｒｖがアクティブになると、上記ＯＮドライブ回路１３１において、スイッチＳＷ１２１がオンして、定電流源Ｉ１２１からの定電流Ｉ１２１が、トランジスタＱ１２１およびＱ１２２からなるカレントミラー回路に入力される。この状態では、当該カレントミラー回路は、当該定電流に相関する電流をスイッチング素子１１１のベースへ供給する。この結果、スイッチング素子１１１がオンする。
【０００７】
また、ドライブ制御信号Ｖｄｒｖがインアクティブになると、上記スイッチＳＷ１２１がオフして、定電流源１２１による上記カレントミラー回路への電流供給が中止される。一方、ドライブ制御信号Ｖｄｒｖがインアクティブになると、ＯＦＦドライブ回路１３２において、スイッチＳＷ１３１がオンして、定電流源Ｉ１３１からの定電流Ｉ１３１が、トランジスタＱ１３１およびＱ１３２からなるカレントミラー回路に入力される。この状態では、当該カレントミラー回路は、当該定電流に相関する電流をトランジスタＱ１３０のベースへ供給し、当該トランジスタＱ１３０が、スイッチング素子１１１のベースから電流を引き抜く。これにより、スイッチング素子１１１がオフする。
【０００８】
【特許文献１】
特開平７−２８８９７４号公報（公開日：１９９５年１０月３１日）
【０００９】
【特許文献１】
特開平８−２１４５４１号公報（公開日：１９９６年８月２０日）
【００１０】
【発明が解決しようとする課題】
ここで、スイッチング電源回路においては、電源変換効率向上は、最も重要な課題の一つであり、近年では、バッテリで駆動可能な携帯型の電子機器の広範囲な普及、あるいは、環境問題への関心の高まりに伴なって、さらなる電源変換効率の向上が強く求められているが、上記構成のスイッチング電源回路における電源変換効率向上は、必ずしも充分であるとは言えず、未だ改善の余地を残している。
【００１１】
本発明は、上記した課題に鑑み、スイッチング電源回路の正常動作に必要なオフドライブ回路の動作期間を考察した結果なされたものであって、その目的は、電源変換効率の高いスイッチング電源回路、および、それを用いた電子機器を実現することにある。
【００１２】
【課題を解決するための手段】
本発明に係るスイッチング電源回路は、上記課題を解決するために、スイッチング素子をオンさせるためのオンドライブ電流を生成するオンドライブ回路と、上記スイッチング素子をオフさせるためのオフドライブ電流を生成するオフドライブ回路と、上記両ドライブ回路を制御して、出力電圧が予め定められた値になるように、上記スイッチング素子のデューティ比を調整する制御手段とを有するスイッチング電源回路において、上記スイッチング素子のオフ期間の開始と共に上記オフドライブ回路の動作を開始させると共に、スイッチング素子のオフ期間の終了時点よりも早い時点で、上記オフドライブ回路の動作を停止させるオフドライブ制御手段を備えていることを特徴としている。
【００１３】
上記構成において、オンドライブ回路は、制御手段の指示に応じてオンドライブ電流を生成し、スイッチング素子をオンする。一方、オフドライブ回路は、制御手段の指示に応じてオフドライブ電流を生成し、スイッチング素子をオフする。ここで、制御手段は、オンおよびオフドライブ回路を制御して、スイッチング素子を断続する際、デューティ比を調整して、出力電圧が予め定められた値になるように制御している。これにより、スイッチング電源回路は、入力電圧の変動や負荷の変動に拘わらず、予め定められた電圧を、負荷へ安定して供給できる。
【００１４】
さらに、オフドライブ制御手段は、例えば、制御手段がオフドライブ回路へ動作を指示するパルス信号（オフドライブ制御信号）のパルス幅を短くするなどして、上記スイッチング素子のオフ期間の開始と共に上記オフドライブ回路の動作を開始させると共に、スイッチング素子のオフ期間の終了時点よりも早い時点で、上記オフドライブ回路の動作を停止させる。
【００１５】
上記構成では、オフドライブ回路は、スイッチング素子のオフ期間の開始と共に動作するので、何ら支障なく、スイッチング素子をオフできる。また、オフドライブ回路は、スイッチング素子のオフ期間の終了時点よりも早い時点で動作を停止するので、オフ期間中動作して、オフドライブ電流を生成し続ける構成よりも、オフドライブ電流の平均値を削減でき、消費電力を削減できる。なお、オフドライブ回路が停止している間、オフドライブ電流は生成されていないが、スイッチング素子は、オフドライブ回路の動作期間中に既に遮断されているので、スイッチング素子は、何ら支障なく、残余のオフ期間中、すなわち、オンドライブ回路が動作を再開するまでの間、遮断し続けることができる。
【００１６】
これらの結果、オフドライブ回路がスイッチング素子のオフ期間中動作し続ける構成に比べて、電源変換効率が高いスイッチング電源回路を実現することができる。
【００１７】
また、上記構成に加えて、上記オフドライブ回路は、定電流源と、当該定電流源が出力する電流に相関した電流を上記オフドライブ電流として、上記スイッチング素子の制御端子に供給、あるいは、当該制御端子から引き抜くカレントミラー回路と、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる停止手段とを備えていてもよい。
【００１８】
当該構成では、スイッチング素子の制御端子へオフドライブ電流を供給、あるいは、オフドライブ電流を当該制御端子から引き抜くために、カレントミラー回路が用いられており、オフドライブ回路には、オフドライブ電流の流路とは別に、定電流源が出力する電流の流路が形成されている。したがって、オフドライブ回路がスイッチング素子のオフ期間中動作し続けると、オフドライブ回路は、オフドライブ電流だけではなく、定電流源が出力する電流も消費してしまう。ところが、上記構成では、停止手段が設けられており、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる。この結果、カレントミラー回路が用いられているにも拘わらず、電源変換効率の高いスイッチング電源回路を実現できる。
【００１９】
また、上記構成に加えて、定電流源と、当該定電流源が出力する電流に相関した電流を出力するカレントミラー回路と、当該カレントミラー回路の出力電流を増幅した電流を上記オフドライブ電流として、上記スイッチング素子の制御端子に供給、あるいは、当該制御端子から引き抜く電流増幅手段と、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる停止手段とを備えていてもよい。
【００２０】
当該構成では、上述の停止手段を有する構成と同様に、停止手段が設けられており、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる。したがって、カレントミラー回路が用いられているにも拘わらず、電源変換効率の高いスイッチング電源回路を実現できる。さらに、当該構成では、電流増幅手段が設けられているので、スイッチング素子の制御端子へ供給、あるいは、制御端子から引き抜く電流量を増加させることができる。この結果、電流増幅手段を持たない構成に比べて、スイッチング素子の蓄積時間・降下時間を短くすることができ、電源変換効率をさらに向上できる。
【００２１】
さらに、上記各構成に加えて、上記オフドライブ制御手段は、上記スイッチング素子のデューティ比の上限を決めるためのデューティ制限信号を上記制御回路へ出力すると共に、当該デューティ制限信号は、デューティ比が上限値である場合の上記スイッチング素子のオフ期間が、上記オフドライブ回路の動作期間よりも長くなるように設定されていてもよい。
【００２２】
当該構成では、当該デューティ制限信号は、例えば、パルス幅の設定などによって、デューティ比が上限値である場合の上記スイッチング素子のオフ期間が、上記オフドライブ回路の動作期間よりも長くなるように設定されている。したがって、オフドライブ回路の動作期間は、入力電圧や負荷の状態に拘わらず、常に、スイッチング素子のオフ期間よりも短くなる。
【００２３】
また、上記オフドライブ制御手段は、オフドライブ回路の動作期間を制御すると共に、デューティ制限信号を生成している。したがって、オフドライブ制御手段とは独立した回路がデューティ制限信号を生成する構成と異なり、例えば、製造バラツキや周囲温度の変化などによって、オフドライブ回路の動作期間が設計値から外れた値になったとしても、デューティ比が上限値である場合の上記スイッチング素子のオフ期間も、同様の傾向で設計値から外れた値になる。
【００２４】
これらの結果、オフドライブ回路の動作期間を、スイッチング素子のオフ期間よりも短くでき、スイッチング素子のオン期間と重ならないように設定できる。したがって、デューティ比が上限値になっている場合でも、スイッチング素子を確実にオフ可能で、かつ、電源変換効率の高いスイッチング電源回路を実現できる。
【００２５】
また、上記構成に加えて、上記オフドライブ制御手段は、基準となる定電流を生成する基準定電流源と、当該基準電流源の出力する定電流に相関した第１および第２の定電流を生成する、定電流生成用のカレントミラー回路と、上記第１の定電流を基準にして、上記オフドライブ回路の動作期間を示すオフドライブ制御信号のパルス幅を決定する第１のパルス生成手段と、上記第１の定電流を基準にして、上記デューティ制限信号のパルス幅を決定する第２のパルス生成手段とを備えていてもよい。
【００２６】
当該構成では、オフドライブ制御信号のパルス幅を決定する第１のパルス生成手段と、デューティ制限信号のパルス幅を決定する第２のパルス生成手段との双方は、基準定電流源が生成した定電流に相関のある定電流（第１または第２の定電流）を基準にして、それぞれのパルス幅を決定している。したがって、例えば、製造バラツキや周囲温度の変化などによって、オフドライブ回路の動作期間が設計値から外れた値になったとしても、デューティ比が上限値である場合の上記スイッチング素子のオフ期間も、同様の傾向で設計値から外れた値になる。この結果、デューティ比が上限値になっている場合でも、スイッチング素子を確実にオフ可能で、かつ、電源変換効率の高いスイッチング電源回路を実現できる。
【００２７】
さらに、上記構成に加えて、上記第１および第２のパルス生成手段は、それぞれが基準とする定電流量とそれぞれに設けられたコンデンサの静電容量とによって、それぞれのパルス幅を決定してもよい。
【００２８】
また、上記構成に加えて、上記第１および第２のパルス生成手段は、コンデンサと、それぞれが基準とする定電流をそれぞれのコンデンサへ充電し始めてから、当該コンデンサの両端電圧が予め定めるしきい値に到達するまでの時間をアクティブまたはインアクティブの期間とするように、オフドライブ制御信号あるいはデューティ制限信号を制御する信号生成回路とを備えていてもよい。
【００２９】
ここで、上記各構成に加えて、上記第１および第２の定電流は、互いに同じ電流量であり、上記両パルス生成手段のコンデンサの静電容量は、互いに異なる値に設定されていてもよいし、上記第１および第２の定電流は、互いに異なる電流量であり、上記両パルス生成手段のコンデンサの静電容量は、互いに同じ値に設定されていてもよい。
【００３０】
これらの構成では、上記第１および第２のパルス生成手段は、それぞれが基準とする定電流量とそれぞれに設けられたコンデンサの静電容量とによって、それぞれのパルス幅が決定される。したがって、それぞれの定電流量と、それぞれの静電容量との少なくとも一方を互いに異ならせることによって、それぞれのパルス幅を設定できる。また、製造バラツキや周囲温度の変化などが発生しても、それぞれの定電流量と、それぞれの静電容量とは、互いに相関を持って変化する。これらの結果、デューティ比が上限値になっている場合でも、スイッチング素子を確実にオフ可能で、かつ、電源変換効率の高いスイッチング電源回路を実現できる。
【００３１】
さらに、上記基準定電流源は、抵抗と、当該抵抗の両端電圧が、トランジスタのベース−エミッタ間電圧のしきい値になるように、上記抵抗に流れる電流量を制御する電流制御手段と、上記基準となる定電流として、上記抵抗に流れる電流量に応じた電流量の電流を出力する電流出力手段とを備えていてもよい。
【００３２】
ここで、温度が変化すると、トランジスタのベース−エミッタ間電圧のしきい値（Ｖｂｅ）が変化するので、上記定電流生成用のカレントミラー回路を構成するトランジスタのＶｂｅも変化してしまう。この結果、基準定電流源が出力する定電流の量が一定であったとしても、当該カレントミラー回路が出力する第１および第２の定電流の量が変化してしまう。
【００３３】
ところが、上記構成では、基準定電流源もＶｂｅ依存性の定電流源であり、基準定電流源が出力する定電流の量は、トランジスタのＶｂｅに応じて変化する。したがって、カレントミラー回路でのＶｂｅの変化に起因する第１および第２の定電流の量の変化を、基準定電流源の出力電流の変化によって打ち消すことができる。この結果、温度変動に対する上記各信号のパルス幅の変動を抑制できる。
【００３４】
また、本発明に係る電子機器は、上記構成のスイッチング電源回路のいずれかを備えていることを特徴としている。したがって、消費電力が少ない電子機器を実現できる。
【００３５】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図３に基づいて説明すると以下の通りである。すなわち、本実施形態に係るスイッチング電源回路１は、図１に示すように、電源２から入力端子Ｔｉｎへ印加された電圧Ｖｉｎを安定化した後、出力端子Ｔｏｕｔを介して負荷３へ供給する回路であって、例えば、電子機器へ電力を供給する電源回路、あるいは、汎用の電源回路として好適に用いられている。
【００３６】
上記スイッチング電源回路１には、両端子Ｔｉｎ・Ｔｏｕｔ間に配されたスイッチング素子１１と、スイッチング素子１１の出力電圧Ｖｏを平滑化して上記出力端子Ｔｏｕｔへ供給する平滑化回路１２と、出力端子Ｔｏｕｔの電圧Ｖｏｕｔに基づいて、当該出力電圧Ｖｏｕｔが一定の値Ｖｃになるように、スイッチング素子１１のオン期間とオフ期間との割合を制御する制御回路１３とが設けられている。
【００３７】
本実施形態に係るスイッチング素子１１は、ＮＰＮ型のバイポーラトランジスタから構成されており、制御回路１３は、当該トランジスタのベースへ電流を供給したり、引き抜いたりすることによって、トランジスタのオン／オフを制御している。
【００３８】
また、本実施形態に係る平滑化回路１２は、例えば、スイッチング素子１１と上記出力端子Ｔｏｕｔとの間に配されたコイルＬ１と、コイルＬ１とスイッチング素子１１との接続点にカソードが接続され、アノードが接地されたダイオードＤ１と、コイルＬ１と出力端子Ｔｏｕｔとの接続点に一端が接続され、他端が接地されたコンデンサＣ１とを備えている。また、本実施形態では、入力端子Ｔｉｎは、コンデンサＣ１１を介して接地されており、入力電圧Ｖｉｎを平滑化している。
【００３９】
一方、制御回路１３には、抵抗Ｒ１１およびＲ１２からなり、上記出力電圧Ｖｏｕｔを分圧して、帰還電圧Ｖａｄｊを生成する分圧回路２１と、予め定められた基準電圧Ｖｒｅｆを生成する基準電圧源２２と、両電圧Ｖａｄｊ・Ｖｒｅｆの差を増幅する差動増幅器２３と、三角波Ｖｏｓｃを発生する発振器２４と、差動増幅器２３の出力する誤差電圧Ｖｅｒｒおよび発振器２４の出力する三角波Ｖｏｓｃを比較して、誤差電圧Ｖｅｒｒに応じたデューティ比のＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）信号Ｖｐｗｍを生成するＰＷＭコンパレータ２５と、発振器２４の出力信号Ｖｏｓｃに同期し、しかも、予め定められた時間、アクティブになるデューティ制限信号Ｖｌｉｍを生成するデューティ制限信号生成回路２６と、ＰＷＭ信号Ｖｐｗｍがアクティブ、かつ、デューティ制限信号Ｖｌｉｍがインアクティブであるときのみ、出力をアクティブにするゲート回路２７と、ゲート回路２７が出力するドライブ制御信号Ｖｄｒｖのデューティ比で、上記スイッチング素子１１をオン／オフするドライブ回路２８とが設けられている。なお、上記各部材２３・２５・２７が特許請求の範囲に記載の制御手段に対応する。
【００４０】
上記構成において、例えば、入力電圧Ｖｉｎの低下や負荷３の消費電流の増大などによって、出力電圧Ｖｏｕｔが所定の値Ｖｃよりも低下しようとすると、出力電圧Ｖｏｕｔの変動に伴なって、上記帰還電圧Ｖａｄｊも基準電圧Ｖｒｅｆより低下しようとする。一方、差動増幅器２３は、両電圧Ｖａｄｊ・Ｖｒｅｆの誤差を増幅しており、出力電圧Ｖｏｕｔの微小な変化に即応して、ＰＷＭコンパレータ２５の出力信号Ｖｐｗｍのデューティ比が大きくなる。これに応じて、ドライブ回路２８は、スイッチング素子１１のオン期間の割合を延長し、出力電圧Ｖｏｕｔの低下を抑制する。
【００４１】
これとは逆に、出力電圧Ｖｏｕｔが上昇しようとすると、ＰＷＭコンパレータ２５の出力信号Ｖｐｗｍのデューティ比が小さくなるので、ドライブ回路２８は、スイッチング素子１１のオン期間の割合を短くして、出力電圧Ｖｏｕｔの増加を抑制する。
【００４２】
ここで、差動増幅器２３が帰還電圧Ｖａｄｊの変動によって出力電圧Ｖｏｕｔの変動を検出する際の精度と、差動増幅器２３が出力電圧Ｖｏｕｔの変動を検出してからドライブ回路２８が出力電圧Ｖｏｕｔの変動を打ち消すようにスイッチング素子１１のオン期間の割合を制御する際の応答速度とは、入力電圧Ｖｉｎや負荷３の消費電流の変動などに起因する出力電圧Ｖｏｕｔの変動が予め定める許容範囲に収まるように、十分高精度かつ高速に設定されている。したがって、スイッチング電源回路１は、入力電圧Ｖｉｎや負荷３の消費電流の変動に拘わらず、一定の電圧Ｖｃを負荷３に印加し続けることができる。
【００４３】
また、本実施形態に係るドライブ回路２８には、ドライブ制御信号Ｖｄｒｖがアクティブの間にスイッチング素子１１のベースへ電流を供給して、スイッチング素子１１をオンさせるＯＮドライブ回路３１と、オフドライブ制御信号Ｖｏｆｆが動作を指示している間にスイッチング素子１１のベースから電流を引き抜いて、スイッチング素子１１をオフするＯＦＦドライブ回路３２とに加えて、上記ドライブ制御信号Ｖｄｒｖがインアクティブになった時点から、予め定められた期間、すなわち、ドライブ制御信号Ｖｄｒｖがインアクティブの期間よりも短くなるように定められた期間にのみ、上記オフドライブ制御信号Ｖｏｆｆを動作を示す値に設定するパルス幅制御回路（オフドライブ制御手段）３３が設けられている。
【００４４】
上記ＯＮドライブ回路３１は、例えば、図２に示すように、定電流源Ｉ２１と、ＰＮＰ型のバイポーラトランジスタＱ２１およびＱ２２から構成され、定電流源Ｉ２１から供給された電流Ｉ２１に相関のある電流（例えば、略比例する電流）をオン電流としてスイッチング素子１１のベースへ供給するカレントミラー回路と、定電流源Ｉ２１による電流供給を開始／停止させるスイッチ（停止手段）ＳＷ２１とを備えている。
【００４５】
より詳細には、上記トランジスタＱ２１およびＱ２２のベースは、互いに接続されており、さらに、上記トランジスタＱ２１のコレクタに接続されている。また、上記トランジスタＱ２１のコレクタは、上記定電流源Ｉ２１に接続されており、上記トランジスタＱ２２のコレクタは、スイッチング素子１１のベースに接続されている。さらに、上記定電流源Ｉ２１は、スイッチＳＷ２１を介して接地されている。また、上記スイッチＳＷ２１は、ドライブ制御信号Ｖｄｒｖがアクティブのときにオンし、インアクティブのときにオフする。なお、両トランジスタＱ２１・Ｑ２２のエミッタには、入力端子Ｔｉｎを介して、入力電圧Ｖｉｎが印加されており、両トランジスタＱ２１・Ｑ２２のベースには、抵抗Ｒ２１を介して、入力電圧Ｖｉｎが印加されている。
【００４６】
同様に、ＯＦＦドライブ回路３２には、スイッチング素子１１のベース−エミッタ間に配されたＮＰＮ型のバイポーラトランジスタ（電流増幅手段）Ｑ３０と、定電流源Ｉ３１と、ＰＮＰ型のバイポーラトランジスタＱ３１およびＱ３２から構成され、定電流源Ｉ３１から供給された電流Ｉ３１に相関のある電流を上記トランジスタＱ３０のベースへ供給するカレントミラー回路と、定電流源Ｉ３１による電流供給を開始／停止させるスイッチ（停止手段）ＳＷ３１とを備えている。
【００４７】
より詳細には、トランジスタＱ３０のコレクタは、スイッチング素子１１のベースに接続されており、エミッタは、スイッチング素子１１のエミッタに接続されている。なお、他の部材Ｑ３１・Ｑ３２・Ｉ３１・ＳＷ３１・Ｒ３１の接続は、ＯＮドライブ回路３１の各部材Ｑ２１・Ｑ２２・Ｉ２１・ＳＷ２１・Ｒ２１の接続と略同一である。ただし、トランジスタＱ３２のコレクタは、トランジスタＱ２２のコレクタとは異なり、トランジスタＱ３０のベースに接続されている。また、上記スイッチＳＷ３１は、ドライブ制御信号Ｖｄｒｖに代えて、オフドライブ制御信号Ｖｏｆｆに基づいて動作しており、オフドライブ制御信号Ｖｏｆｆが動作を指示しているときにオンし、動作停止を指示しているときにオフする。
【００４８】
上記ＯＦＦドライブ回路３２では、スイッチング素子１１の蓄積時間および降下時間を短縮するために、ＯＮドライブ回路３１とは異なり、カレントミラー回路は、スイッチング素子１１を直接駆動せず、カレントスイッチング素子１１のベースに接続されたトランジスタＱ３０を駆動している。したがって、ＯＦＦドライブ回路３２は、ＯＮドライブ回路３１が供給する電流よりも多くの電流（望ましくは数倍程度の電流）をオフ電流としてスイッチング素子１１のベースから引き抜くことができる。
【００４９】
一例として、定電流Ｉ２１＝２．６５〔ｍＡ〕、抵抗Ｒ２１＝１〔ｋΩ〕、トランジスタＱ２１およびＱ２２のベース−エミッタ間電圧を０．６５〔Ｖ〕、トランジスタＱ２１およびＱ２２のコレクタ比を１：４０とすると、ＯＮドライブ回路３１がスイッチング素子１１のベースへ供給する電流は、（２．６５〔ｍＡ〕−０．６５／１〔ｋΩ〕）×４０＝８０〔ｍＡ〕になる。
【００５０】
また、定電流Ｉ３１＝３．０５〔ｍＡ〕、抵抗Ｒ３１＝１〔ｋΩ〕、トランジスタＱ３１およびＱ３２のベース−エミッタ間電圧を０．６５〔Ｖ〕、トランジスタＱ３１およびＱ３２のエミッタ面積比を１：２、トランジスタＱ３０のｈｆｅ＝５０とすると、ＯＦＦドライブ回路３２がスイッチング素子１１のベースから引き抜く電流は、（３．０５〔ｍＡ〕−０．６５／１〔ｋΩ〕）×２×５０＝２４０〔ｍＡ〕（最大値）となる。
【００５１】
上記構成では、図１に示すＰＷＭコンパレータ２５は、図３に示すように、差動増幅器２３の出力する誤差電圧Ｖｅｒｒと、発振器２４の出力する三角波Ｖｏｓｃとを比較して、誤差電圧Ｖｅｒｒに応じたデューティ比のＰＷＭ信号Ｖｐｗｍを生成している。なお、図３では、一例として、帰還電圧Ｖａｄｊが基準電圧Ｖｒｅｆよりも低くなるに従って、誤差電圧Ｖｅｒｒが高くなる場合を示しており、ＰＷＭコンパレータ２５は、誤差電圧Ｖｅｒｒが三角波Ｖｏｓｃよりも高いときに、ＰＷＭ信号Ｖｐｗｍをアクティブにする。また、図３の例では、ＰＷＭ信号Ｖｐｗｍは、アクティブ状態のときにハイレベルになっている。
【００５２】
ここで、図３の例では、誤差電圧Ｖｅｒｒが比較的低く、ＰＷＭ信号Ｖｐｗｍのインアクティブ期間が、デューティ制限信号Ｖｌｉｍのアクティブ期間よりも長い場合を例示している。したがって、ゲート回路２７は、ＰＷＭ信号Ｖｐｗｍと同じデューティ比のドライブ制御信号Ｖｄｒｖを出力する。
【００５３】
ドライブ制御信号Ｖｄｒｖがアクティブの期間（ｔ１〜ｔ２の期間）、図２に示すスイッチＳＷ２１がオンして、ＯＮドライブ回路３１が動作を開始し、スイッチング素子１１のベースへ電流を供給する。この結果、スイッチング素子１１がオンする。
【００５４】
具体的には、スイッチＳＷ２１がオンすると、入力端子Ｔｉｎから、トランジスタＱ２１、定電流源Ｉ２１およびスイッチＳＷ２１を介して接地レベルへの電流経路が形成されるので、定電流Ｉ２１がトランジスタＱ２１を流れる。したがって、両トランジスタＱ２１・Ｑ２２によって形成されるカレントミラー回路が動作を開始して、トランジスタＱ２２は、トランジスタＱ２１を流れる定電流Ｉ２１に相関のある電流をスイッチング素子１１のベースへ供給する。これにより、スイッチング素子１１がオンする。
【００５５】
なお、ドライブ制御信号Ｖｄｒｖがアクティブの期間、オフドライブ制御信号Ｖｏｆｆは、動作停止を示しているので、図２に示すスイッチＳＷ３１は、オフしている。したがって、ＯＦＦドライブ回路３２は、動作を停止しており、スイッチング素子１１のベースから電流を引き抜いていない。したがって、ＯＮドライブ回路３１は、何ら支障なく、スイッチング素子１１をオンさせることができる。
【００５６】
これに対して、ｔ２の時点において、ドライブ制御信号Ｖｄｒｖがインアクティブになると、オフドライブ制御信号Ｖｏｆｆが動作を示す値（図３の例では、Ｈレベル）になる。したがって、ＯＦＦドライブ回路３２は、動作を開始して、スイッチング素子１１のベースから電流を引き抜く。
【００５７】
具体的には、オフドライブ制御信号Ｖｏｆｆが動作を示す値になると、上記スイッチＳＷ３１がオンする。これにより、入力端子Ｔｉｎから、トランジスタＱ３１、定電流源Ｉ３１およびスイッチＳＷ３１を介して接地レベルへの電流経路が形成され、定電流Ｉ３１がトランジスタＱ３１を流れる。したがって、両トランジスタＱ３１・Ｑ３２によって形成されるカレントミラー回路が動作を開始して、トランジスタＱ３２は、トランジスタＱ３１を流れる定電流Ｉ３１に相関のある電流を、トランジスタＱ３０のベースへ供給する。これにより、トランジスタＱ３０がオンして、スイッチング素子１１のベースから電流を引き抜く。この結果、スイッチング素子１１がオフされる。
【００５８】
なお、ドライブ制御信号Ｖｄｒｖがインアクティブの期間（ｔ２〜ｔ３の期間）、ＯＮドライブ回路３１のスイッチＳＷ２１がオフしているので、ＯＮドライブ回路３１は、動作を停止し、スイッチング素子１１のベースへの電流供給を停止している。したがって、ＯＦＦドライブ回路３２は、何ら支障なく、スイッチング素子１１をオフできる。
【００５９】
ここで、本実施形態に係るスイッチング電源回路１では、図３に示すように、ドライブ制御信号Ｖｄｒｖがアクティブになる時点よりも早い時点（ｔ１１）において、オフドライブ制御信号Ｖｏｆｆが動作停止を示す値になる。この結果、ＯＦＦドライブ回路３２は、ドライブ制御信号Ｖｄｒｖがインアクティブの期間よりも短い期間で動作を停止し、スイッチング素子１１のベースから電流を引き抜かなくなる。
【００６０】
具体的には、ＯＦＦドライブ回路３２において、スイッチＳＷ３１がオフされるので、入力端子Ｔｉｎから、トランジスタＱ３１、定電流源Ｉ３１およびスイッチＳＷ３１を介して接地レベルへの電流経路が遮断される。これにより、トランジスタＱ３１に電流が流れなくなるので、トランジスタＱ３１およびＱ３２からなるカレントミラー回路も動作を停止し、トランジスタＱ３２は、トランジスタＱ３０のベースへの電流供給を停止する。この結果、トランジスタＱ３０がオフし、スイッチング素子１１のベースから電流を引き抜かなくなる。
【００６１】
ここで、ドライブ制御信号Ｖｄｒｖがインアクティブであるにも拘わらず、ＯＦＦドライブ回路３２が動作を停止している期間（ｔ１１〜ｔ３の期間）中は、ＯＦＦドライブ回路３２において、スイッチＳＷ３１がオフしているので、定電流源Ｉ３１による上記カレントミラー回路への定電流供給も停止されている。したがって、ドライブ制御信号Ｖｄｒｖがインアクティブの間中（ｔ２〜ｔ３の期間中）、ＯＦＦドライブ回路３２が動作し続け、ＯＦＦドライブ回路３２の定電流源Ｉ３１が上記カレントミラー回路へ定電流を供給し続ける構成と比較して、スイッチング電源回路１の消費電力を削減できる。
【００６２】
一方、スイッチング素子１１は、ＯＦＦドライブ回路３２が動作している期間（ｔ２〜ｔ１１）にベースから十分電流が引き抜かれているので、ＯＦＦドライブ回路３２が動作を停止した時点（ｔ１１）では、既にオフ状態になっている。したがって、次にＯＮドライブ回路３１が動作を開始してスイッチング素子１１のベースへ電流を供給し始める時点（ｔ３）までの間（ｔ１１〜ｔ３の期間）、スイッチング素子１１は、何ら支障なく、オフし続けることができる。
【００６３】
また、ドライブ制御信号Ｖｄｒｖが再びアクティブになると（ｔ３の時点）、上記時点ｔ１と同様にＯＮドライブ回路３１が動作を開始して、スイッチング素子１１をオンさせる。これにより、スイッチング素子１１は、ドライブ制御信号Ｖｄｒｖが示すデューティ比でオン／オフされる。
【００６４】
このように、本実施形態に係るスイッチング電源回路１には、ドライブ制御信号Ｖｄｒｖがインアクティブの期間よりも短い期間、ＯＦＦドライブ回路３２を動作させるパルス幅制御回路３３が設けられている。この結果、インアクティブの期間中、ＯＦＦドライブ回路３２が動作し続け、スイッチング素子１１のベースから電流を引き抜き続ける構成と比較して、スイッチング素子１１のベース電流引き抜き電流（スイッチング素子１１のベースから電流を引き抜くための電流）を少なくすることができる。したがって、制御回路１３を流れる電流の平均値（ドライブ制御信号Ｖｄｒｖがインアクティブの期間全体における平均値）を低減でき、スイッチング電源回路１の効率を向上できる。
【００６５】
ここで、スイッチング電源回路１において、電源変換効率ηは、入力電力をＰｉｎ、出力電力をＰｏｕｔとすると、以下の式（１）に示すように、
η＝Ｐｏｕｔ／Ｐｉｎ                                        …（１）
であり、さらに、スイッチング電源回路１での損失をＰｌとすると、電源変換効率ηは、以下の式（２）に示すように、
η＝Ｐｏｕｔ／（Ｐｏｕｔ＋Ｐｌ）                            …（２）
である。
【００６６】
また、電源回路損失Ｐｌは、スイッチング素子１１の消費電力をＰｔ、平滑化回路１２のダイオードＤ１の消費電力をＰｄ、回路の抵抗成分による損失をＰｅ、制御回路１３の消費電力をＰｑとすると、以下の式（３）に示すように、
Ｐｌ＝Ｐｑ＋Ｐｔ＋Ｐｄ＋Ｐｅ                                …（３）
となる。
【００６７】
さらに、スイッチング素子消費電力Ｐｔは、スイッチングロスをＰｓｗ、スイッチング素子１１のオン時の両端電圧および電流を、それぞれＶｓａｔ、Ｉｓｗ、デューティ比をＤとすると、以下の式（４）に示すように、
Ｐｔ＝Ｐｓｗ＋Ｖｓａｔ×Ｉｓｗ×Ｄ                          …（４）
となる。また、ダイオード消費電力Ｐｄは、ダイオードＤ１の順方向電圧をＶＦ、ダイオードＤ１に流れる電流をＩｄとすると、
Ｐｄ＝ＶＦ×Ｉｄ×（１−Ｄ）                                …（５）
となる。
【００６８】
ここで、デューティ比Ｄは、以下の式（６）に示すように、
Ｄ＝（Ｖｏｕｔ＋ＶＦ）／（Ｖｉｎ−Ｖｓａｔ＋ＶＦ）          …（６）
であり、スイッチングロスＰｓｗは、負荷電流をＩｏｕｔ、スイッチング素子１１の立ち上がり時間および降下時間を、それぞれｔｒ、ｔｆ、スイッチング素子１１のオン／オフの周期をＴとすると、以下の式（７）に示すように、
Ｐｓｗ＝Ｖｉｎ×Ｉｏｕｔ×（ｔｒ＋ｔｆ）／Ｔ                …（７）
である。なお、上記負荷電流Ｉｏｕｔは、Ｉｏｕｔ＝Ｉｓｗ×Ｄ＝Ｉｄ×（１−Ｄ）である。
【００６９】
また、回路抵抗成分による損失Ｐｅは、端子ＴｉｎからＴｏｕｔまでの回路における抵抗成分によって発生する損失であって、当該抵抗成分には、配線抵抗およびコイルＬ１の等価直列抵抗成分が含まれる。
【００７０】
一方、制御回路１３の消費電力をＰｑは、制御回路１３の消費電流をＩｑとすると、以下の式（８）に示すように、
Ｐｑ＝Ｉｑ×Ｖｉｎ                                          …（８）
となる。
【００７１】
さらに、本実施形態に係る制御回路１３を、ＯＮドライブ回路３１と、ＯＦＦドライブ回路３２と、その他の回路（例えば、発振器２４など）とに分類すると、消費電流Ｉｑの平均値は、以下の式（９）に示すように、
Ｉｑ＝Ｉｑ３１×Ｄ３１＋Ｉｑ３２×Ｄ３２＋Ｉｑｏｔｈ        …（９）
となる。なお、上式（９）において、Ｉｑ３１およびＩｑ３２は、それぞれ、ＯＮドライブ回路３１およびＯＦＦドライブ回路３２が動作しているときの消費電流を示し、Ｄ３１およびＤ３２は、それぞれ、ＯＮドライブ回路３１およびＯＦＦドライブ回路３２の動作期間の比率を示している。また、Ｉｑｏｔｈは、その他の回路の消費電流である。
【００７２】
一例として、Ｖｉｎ＝４０〔Ｖ〕、Ｖｏｕｔ＝５．０〔Ｖ〕、Ｉｏｕｔ＝０．５０〔Ａ〕、Ｖｓａｔ＝１．０〔Ｖ〕、ＶＦ＝０．５０〔Ｖ〕、ｔｒ＝ｔｆ＝２０〔ｎｓ〕、Ｔ＝１０〔μｓ〕とすると、上述の式（６）より、デューティ比Ｄ＝０．１４となる。また、式（４）および式（７）より、スイッチング素子１１の消費電力Ｐｔ＝１５０〔ｍＷ〕となり、式（５）より、ダイオード消費電力Ｐｄ＝２１５〔ｍＷ〕となる。
【００７３】
ここで、比較例として、ドライブ制御信号Ｖｄｒｖがインアクティブの期間中、ＯＦＦドライブ回路３２が動作し続ける構成では、Ｄ３１＝Ｄ、Ｄ３２＝１−Ｄなので、両回路３１・３２の回路定数が上述の数値であり、その他の回路の消費電流Ｉｑｏｔｈ＝２〔ｍＡ〕とすると、制御回路１３の消費電流Ｉｑの平均値は、２．６５〔ｍＡ〕×０．１４＋３．０５〔ｍＡ〕×０．８６＋２〔ｍＡ〕＝５．００〔ｍＡ〕となる。したがって、制御回路１３の消費電力Ｐｑは、２００〔ｍＷ〕となる。この結果、電源回路損失Ｐｌは、２００＋１５０＋２１５＝５６５〔ｍＷ〕となる。一方、上述の数値例では、出力電力Ｐｏｕｔ＝２．５〔Ｗ〕なので、電源変換効率ηは、８１．６％に留まっている。
【００７４】
これに対して、本実施形態では、ＯＦＦドライブ回路３２の動作時間が制限されている。したがって、両回路３１・３２の回路定数、および、その他の回路の消費電流Ｉｑｏｔｈが、上記比較例と同じであり、オフドライブ制御信号Ｖｏｆｆのパルス幅（ＯＦＦドライブ回路３２の動作を示す期間）が４００〔ｎｓ〕とすると、制御回路１３の消費電流Ｉｑの平均値は、２．６５〔ｍＡ〕×０．１４＋３．０５〔ｍＡ〕×０．０４＋２〔ｍＡ〕＝２．４９３〔ｍＡ〕となる。この結果、制御回路１３の消費電力Ｐｑは、９９．７２〔ｍＷ〕にまで削減され、電源変換効率ηは、８４．３％にまで向上されている。
【００７５】
ここで、上記オフドライブ制御信号Ｖｏｆｆのパルス幅（ＯＦＦドライブ回路３２の動作を示す期間）は、スイッチング素子１１のベース−エミッタ間（後述するＦＥＴの場合は、ゲート）に蓄積された電荷を十分引き抜ける時間に設定されている。例えば、ベース−エミッタ間容量が５〔ｐＦ〕、ベース−エミッタ間電圧が０．８〔Ｖ〕、ＯＦＦドライブ回路３２がスイッチング素子１１のベースから引き抜く電流（オフドライブ電流）を１０〔ｍＡ〕とすると、上記時間は、０．８〔Ｖ〕×５００〔ｐＦ〕／１０〔ｍＡ〕＝４０〔ｎｓ〕となる。したがって、オフドライブ制御信号Ｖｏｆｆのパルス幅は、４０〔ｎｓ〕以上に設定される。
【００７６】
一方、オフドライブ制御信号Ｖｏｆｆのパルス幅が長くなると、上述したように、制御回路１３の消費電力Ｐｑが大きくなるので、効率面から考えると、オフドライブ制御信号Ｖｏｆｆのパルス幅は、できるだけ短いことが望まれる。
【００７７】
したがって、オフドライブ制御信号Ｖｏｆｆのパルス幅は、スイッチング素子１１の確実なオフ駆動を阻害せず、しかも、消費電力Ｐｑを十分に削減可能な値に設定される。例えば、ＯＦＦドライブ回路３２の動作期間がスイッチング周期に対して数％であれば、ＯＦＦドライブ回路３２に消費電力の平均値が十分小さく、消費電力Ｐｑも十分小さくなる。また、一般的には、スイッチング周期の１％程度の期間動作すれば、ＯＦＦドライブ回路３２は、スイッチング素子１１を確実にオフできる。したがって、ＯＦＦドライブ回路３２の動作期間として、スイッチング周期の１〜５％程度の値（上述の数値例４００〔ｎｓ〕の場合は、４％）が好適に用いられる。なお、スイッチング周期が短く、スイッチング素子１１の確実なオフ駆動を阻害する虞れがある場合は、５％より高い数値に設定してもよい。
【００７８】
また、本実施形態では、ＯＦＦドライブ回路３２が動作している期間が制限されているので、ドライブ制御信号Ｖｄｒｖのインアクティブ期間中、ＯＦＦドライブ回路３２が動作している構成とは異なり、図２に示す抵抗Ｒ３１の抵抗値を小さくしても、無駄な電流の時間平均が大きくならないので、抵抗Ｒ３１の抵抗値をより小さくできる。したがって、スイッチング素子１１の動作速度を向上させることができ、スイッチング素子１１のスイッチングロスを低減できる。この結果、さらに、電源変換効率ηを向上できる。
【００７９】
より詳細には、トランジスタＱ３１・Ｑ３２のベース−エミッタ間容量に蓄積された電荷は、上記抵抗Ｒ３１によって放電されるため、抵抗Ｒ３１の抵抗値を小さくすれば、当該両トランジスタＱ３１・Ｑ３２のオフ時間をより短縮できる。一方、抵抗Ｒ３１の抵抗値を小さくすると、両トランジスタＱ３１・Ｑ３２がオンしている間に抵抗Ｒ３１を流れる電流が増大するため、ＯＦＦドライブ回路３２の消費電力が増大してしまう。したがって、ドライブ制御信号Ｖｄｒｖのインアクティブ期間中、ＯＦＦドライブ回路３２が動作している構成では、抵抗Ｒ３１の抵抗値を十分に小さくすることができない。
【００８０】
ところが、本実施形態に係るスイッチング電源回路１では、パルス幅制御回路３３によって、ＯＦＦドライブ回路３２の動作時間は、スイッチング素子１１のベース−エミッタ間（後述するＦＥＴの場合は、ゲート）に蓄積された電荷を十分引き抜ける程度にまで短縮されている。したがって、抵抗Ｒ３１の抵抗値をより小さく設定でき、スイッチング電源回路１の電源変換効率ηを向上できる。
【００８１】
〔第２の実施形態〕
本実施形態に係るスイッチング電源回路１ａは、図４に示すように、第１の実施形態に係るスイッチング電源回路１と略同様の構成であるが、デューティ制限信号生成回路２６が削除されている。また、当該スイッチング電源回路１ａでは、パルス幅制御回路３３に代えて設けられたパルス幅制御回路３３ａが、オフドライブ制御信号Ｖｏｆｆよりも長い期間、アクティブになり、しかも、三角波Ｖｏｓｃに同期したデューティ制限信号Ｖｌｉｍを生成している。
【００８２】
当該構成では、オフドライブ制御信号Ｖｏｆｆを生成するパルス幅制御回路３３ａが、デューティ制限信号生成回路２６の機能を兼ねており、デューティ制限信号Ｖｌｉｍをも生成している。したがって、デューティ制限信号Ｖｌｉｍを生成する回路が、オフドライブ制御信号Ｖｏｆｆを生成する回路とは独立して、デューティ制限信号Ｖｌｉｍを生成する構成とは異なり、オフドライブ制御信号Ｖｏｆｆのパルス幅を、デューティ制限信号Ｖｌｉｍのパルス幅（アクティブ期間）よりも確実に短くすることができる。
【００８３】
ここで、スイッチング素子１１がオフされている期間の最小値は、デューティ制限信号Ｖｌｉｍのアクティブ期間の長さである。したがって、負荷電流Ｉｏｕｔや入力電圧Ｖｉｎに拘わらず、ＯＦＦドライブ回路３２が動作する期間を、スイッチング素子１１がオフされている期間よりも短く設定でき、スイッチング電源回路１の消費電力を確実に低減できる。
【００８４】
ここで、図５は、例えば、短絡状態など、デューティ制限信号Ｖｌｉｍによって、スイッチング素子１１のオフ時間が決定されている状態を示している。この状態では、ＰＷＭ信号Ｖｐｗｍのパルス幅は、デューティ制限信号Ｖｌｉｍがインアクティブな期間よりも長くなっている。なお、図５の例では、ＰＷＭ信号Ｖｐｗｍのデューティ比が１００％（常時アクティブ）の場合を示している。
【００８５】
したがって、ドライブ制御信号Ｖｄｒｖのデューティ比は、最大の値、すなわち、（１−デューティ制限信号Ｖｌｉｍのデューティ比）となり、ドライブ制御信号Ｖｄｒｖは、デューティ制限信号Ｖｌｉｍのアクティブ期間にのみ、インアクティブになっている。
【００８６】
このように、ドライブ制御信号Ｖｄｒｖがインアクティブになる時間が最小になっている場合であっても、オフドライブ制御信号Ｖｏｆｆのパルス幅は、デューティ制限信号Ｖｌｉｍのパルス幅よりも短くなるように設定されている。
【００８７】
したがって、オフ時間が最小になる場合でも、パルス幅制御回路３３ａは、スイッチング素子１１がオフしている期間（ｔ２〜ｔ３までの期間）よりも短い期間（ｔ２〜ｔ１１までの期間）だけ、ＯＦＦドライブ回路３２を動作させることができる。この結果、オフ時間が最小になる場合でも、スイッチング電源回路１ａの消費電力を削減できる。
【００８８】
以下では、パルス幅制御回路３３ａの構成例について説明する。すなわち、本構成例に係るパルス幅制御回路３３ａは、図６に示すように、入力される電流によってパルス幅が決定されたオフドライブ制御信号Ｖｏｆｆを生成するオフドライブ制御信号生成回路（第１のパルス生成手段）４１と、入力される電流によってパルス幅が決定されたデューティ制限信号Ｖｌｉｍを生成するデューティ制限信号生成回路（第２のパルス生成手段）４２と、基準定電流源としての定電流源Ｉ４１と、ＰＮＰ型のバイポーラトランジスタＱ４１〜Ｑ４３からなり、定電流源Ｉ４１からの定電流Ｉ４１に相関のある電流を、両回路４１・４２へそれぞれ供給するカレントミラー回路とを備えている。
【００８９】
なお、上記トランジスタＱ４１〜Ｑ４３のベースは、互いに接続されており、さらに、トランジスタＱ４１のコレクタと接続されている。また、各トランジスタＱ４１〜Ｑ４３のコレクタは、定電流源Ｉ４１、オフドライブ制御信号生成回路４１およびデューティ制限信号生成回路４２に、それぞれ接続されている。また、各トランジスタＱ４１〜Ｑ４３のエミッタには、抵抗Ｒ４１〜Ｒ４３をそれぞれ介して、図示しない内部定電圧源から定電圧Ｖｓが印加されている。
【００９０】
当該構成では、トランジスタＱ４１〜Ｑ４３によってカレントミラー回路が構成されており、オフドライブ制御信号生成回路４１およびデューティ制限信号生成回路４２には、互いに相関のある電流が流れる。したがって、スイッチング電源回路１の製造時の製造バラツキや、周囲温度の変化などによって、上記両回路４１・４２へ供給される電流が設計値から外れた値になり、オフドライブ制御信号Ｖｏｆｆおよびデューティ制限信号Ｖｌｉｍのパルス幅が設計値から外れた値になったとしても、それらの変化は、互いに相関を持った変化になる。一方、両回路４１・４２は、それぞれへ供給される電流によって、それぞれが生成する信号Ｖｏｆｆ・Ｖｌｉｍのパルス幅を決定している。これらの結果、製造バラツキや周囲温度の変化に拘わらず、オフドライブ制御信号生成回路４１は、デューティ制限信号生成回路４２によって生成されるデューティ制限信号Ｖｌｉｍのパルス幅よりも短いパルス幅のオフドライブ制御信号Ｖｏｆｆを確実に生成できる。
【００９１】
上記オフドライブ制御信号生成回路４１およびデューティ制限信号生成回路４２は、例えば、トリガとなる信号が入力された時点からコンデンサの両端電圧がしきい値を越えるまでの間は、出力を第１の値に保つと共に、定電流をコンデンサへ供給し続け、しきい値を超えてから次にトリガとなる信号が入力されるまでの間は、出力を第２の値に保つ構成によって実現される。なお、当該コンデンサは、しきい値を超えてから次にトリガとなる信号が入力されるまでの間に放電される。
【００９２】
より詳細には、例えば、図７に示すように、本構成例に係るオフドライブ制御信号生成回路４１は、上記トランジスタＱ４２から定電流の供給を受けるコンデンサＣ５１を備えている。当該コンデンサＣ５１には、トランジスタＱ５１が並列に接続されており、当該トランジスタＱ５１のベースには、入力端子Ｐ３を介して、上記トリガとなる信号としてのドライブ制御信号Ｖｄｒｖが印加されている。本構成例は、ドライブ制御信号Ｖｄｒｖがハイアクティブの場合の構成例であって、上記ＮＰＮ型のバイポーラトランジスタとしてのトランジスタＱ５１は、ドライブ制御信号Ｖｄｒｖのハイレベルからローレベルへの変化をトリガとしてオフする。したがって、オフドライブ制御信号生成回路４１では、ドライブ制御信号Ｖｄｒｖのハイレベルからローレベルへの変化（アクティブからインアクティブへの変化）をトリガとして、コンデンサＣ５１への定電流の充電が開始される。
【００９３】
一方、トランジスタＱ５１とコンデンサＣ５１との接続点には、ＮＰＮ型のバイポーラトランジスタ（信号生成回路）Ｑ５２のベースが接続されており、当該トランジスタＱ５２のコレクタは、出力端子Ｐ４として、ＯＦＦドライブ回路３２に接続されている。なお、コンデンサＣ５１の他端（トランジスタＱ５１とは反対側の端部）およびトランジスタＱ５１・Ｑ５２のエミッタは、接地されている。
【００９４】
また、上記出力端子Ｐ４には、ＰＮＰ型のバイポーラトランジスタＱ４４によって電流が供給されている。なお、本構成例では、トランジスタＱ４１およびトランジスタＱ４４からなるカレントミラー回路によって、定電流源Ｉ４１からの定電流Ｉ４１と相関を持った電流を出力端子Ｐ４へ供給しているが、出力端子Ｐ４へ電流を供給できれば、定電流源Ｉ４１と独立した電流源、あるいは、電源ラインと出力端子Ｐ４との間に設けられた抵抗などによって、定電流Ｉ４１と相関を持たない電流を供給してもよい。
【００９５】
さらに、上記出力端子Ｐ４は、上記トランジスタＱ５１と連動してオン／オフするトランジスタＱ５３を介して接地されている。本構成例に係るトランジスタＱ５３は、ＮＰＮ型のバイポーラトランジスタであって、ベースには、ドライブ制御信号Ｖｄｒｖが印加されている。また、出力端子Ｐ４には、上記トランジスタＱ４４と同様のトランジスタＱ４５によって電流が供給されている。
【００９６】
一方、デューティ制限信号生成回路４２も、上記オフドライブ制御信号生成回路４１の各部材Ｑ５１〜Ｑ５３およびＣ５１と同様に接続された各部材Ｑ６１〜Ｑ６３およびＣ６１を備えている。ただし、デューティ制限信号生成回路４２では、出力端子Ｐ２は、ゲート回路２７の負論理入力に接続されており、ハイアクティブのデューティ制限信号Ｖｌｉｍを出力できる。また、入力端子Ｐ１には、上記トリガとなる信号として、三角波Ｖｏｓｃに同期してハイレベル／ローレベルが変化する矩形波Ｖｒが印加されている。本構成例では、当該矩形波Ｖｒは、三角波Ｖｏｓｃが最大レベルになった時点で、ハイレベルからローレベルへ変化し、最小レベルになった時点で、ローレベルからハイレベルへ変化しており、上記ＮＰＮ型のバイポーラトランジスタとしてのトランジスタＱ５１は、矩形波Ｖｒのハイレベルからローレベルへの変化をトリガとしてオフする。したがって、デューティ制限信号生成回路４２では、当該変化をトリガとして、コンデンサＣ６１への定電流の充電が開始される。
【００９７】
また、上記構成例では、オフドライブ制御信号生成回路４１およびデューティ制限信号生成回路４２の抵抗Ｒ４２・Ｒ４３の抵抗値が互いに同一に設定されており、各トランジスタＱ４２・Ｑ４３が互いに同一の素子により実現されている。さらに、コンデンサＣ５１の静電容量値は、コンデンサＣ６１の静電容量値よりも小さく設定されている。これにより、コンデンサＣ５１へ充電する回路の時定数は、コンデンサＣ６１へ充電する回路の時定数よりも小さくなる。この結果、オフドライブ制御信号生成回路４１によって生成されるオフドライブ制御信号Ｖｏｆｆが動作を示す期間は、デューティ制限信号生成回路４２によって生成されるデューティ制限信号Ｖｌｉｍがアクティブになる期間よりも短く設定されている。
【００９８】
上記構成では、図８に示すように、矩形波Ｖｒがハイレベルの間（ｔ４１までの期間）、上記デューティ制限信号生成回路４２のトランジスタＱ６１がオンしているので、コンデンサＣ６１のトランジスタＱ４２側端部Ａ２の電位Ｖ６１は、ローレベルに保たれている。また、この状態では、トランジスタＱ６３がオンしているので、出力端子Ｐ２の電位、すなわち、デューティ制限信号Ｖｌｉｍは、ローレベルに保たれている。
【００９９】
さらに、ｔ４１の時点において、矩形波Ｖｒがハイレベルからローレベルへ変化すると、上記トランジスタＱ６３がオフするので、デューティ制限信号Ｖｌｉｍがハイレベルに変化する。また、上記時点ｔ４１からトランジスタＱ６１がオフするので、トランジスタＱ４３によるコンデンサＣ６１への充電が開始される。したがって、時点ｔ４１からｔ４２までの間、コンデンサＣ６１の端部Ａ２の電位Ｖ６１は、徐々に上昇する。
【０１００】
ｔ４２の時点において、当該電位Ｖ６１が上昇してトランジスタ（信号生成回路）Ｑ６２のＶｂｅを超えると、トランジスタＱ６２がオンする。これにより、デューティ制限信号Ｖｌｉｍは、ローレベルへと変化する。
【０１０１】
また、ｔ４３の時点において、矩形波Ｖｒがハイレベルへ変化すると、上記トランジスタＱ６１およびＱ６３がオンする。これにより、上記コンデンサＣ６１に蓄積された電荷が放電され、上記端部Ａ２の電位Ｖ６１がローレベルへと変化する。
【０１０２】
ここで、デューティ制限信号Ｖｌｉｍがハイレベルの時間Ｔ２（アクティブの時間）は、コンデンサＣ６１への充電に要する時間（ｔ４１からｔ４２までの時間）であり、トランジスタＱ４３に流れる電流Ｉ４３と、コンデンサＣ６１の静電容量値Ｃ６１とによって決定される。
【０１０３】
例えば、Ｉ４３＝１０〔μＡ〕、Ｃ６１＝１０〔ｐＦ〕、トランジスタＱ６２のＶｂｅを０．６５〔Ｖ〕とすると、上記時間Ｔ２は、
Ｔ２＝Ｖｂｅ×Ｃ６１／Ｉ４３                                …（１０）
より、Ｔ２＝６５０〔ｎｓ〕となる。なお、本構成例では、定電流源Ｉ４１の電流値を１０〔μＡ〕に設定し、トランジスタＱ４１およびＱ４３を互いに同一の素子で構成すると共に、抵抗Ｒ４１およびＲ４３の抵抗値を、それぞれ１〔ｋΩ〕に設定して、Ｉ４３＝１０〔μＡ〕に設定している。
【０１０４】
同様に、オフドライブ制御信号生成回路４１においては、図９に示すように、ドライブ制御信号Ｖｄｒｖがアクティブの間（ｔ５１までの間）、トランジスタＱ５１・Ｑ５３がオンして、出力端子Ｐ４の電位、すなわち、ハイアクティブのオフドライブ制御信号Ｖｏｆｆがローレベルになる。
【０１０５】
さらに、ｔ５１の時点において、ドライブ制御信号Ｖｄｒｖがインアクティブに変化すると、上記トランジスタＱ５３がオフするので、オフドライブ制御信号Ｖｏｆｆがハイレベル（アクティブ）に変化する。また、上記時点ｔ５１からトランジスタＱ５１がオフするので、トランジスタＱ４２によるコンデンサＣ５１への充電が開始される。したがって、時点ｔ５１からｔ５２までの間、コンデンサＣ５１の端部Ａ１の電位Ｖ５１は、徐々に上昇する。
【０１０６】
ｔ５２の時点において、当該電位Ｖ５１が上昇してトランジスタＱ５２のＶｂｅを超えると、トランジスタＱ５２がオンする。これにより、出力端子Ｐ４の電位がローレベルへと変化して、オフドライブ制御信号Ｖｏｆｆがインアクティブになる。
【０１０７】
また、ｔ５３の時点において、ドライブ制御信号Ｖｄｒｖがアクティブに変化すると、上記トランジスタＱ５１およびＱ５３がオンする。これにより、上記コンデンサＣ５１に蓄積された電荷が放電され、上記端部Ａ１の電位Ｖ５１がローレベルへと変化する。
【０１０８】
当該オフドライブ制御信号生成回路４１でも、オフドライブ制御信号Ｖｏｆｆがハイレベルの時間Ｔ１（アクティブの時間）は、コンデンサＣ５１への充電に要する時間（ｔ５１からｔ５２までの時間）であり、トランジスタＱ４２に流れる電流Ｉ４２と、コンデンサＣ５１の静電容量値Ｃ５１とによって決定される。
【０１０９】
例えば、Ｉ４２＝１０〔μＡ〕、Ｃ５１＝５〔ｐＦ〕、トランジスタＱ５２のＶｂｅを０．６５〔Ｖ〕とすると、上記時間Ｔ１は、
Ｔ１＝Ｖｂｅ×Ｃ５１／Ｉ４２                                …（１１）
より、Ｔ１＝３２５〔ｎｓ〕となる。なお、本構成例では、トランジスタＱ４１およびＱ４２を互いに同一の素子で構成すると共に、抵抗Ｒ４１およびＲ４２の抵抗値を、それぞれ１〔ｋΩ〕に設定して、Ｉ４２＝１０〔μＡ〕に設定している。
【０１１０】
このように、上記構成例では、コンデンサＣ５１・Ｃ６１へ供給する電流量を互いに同一に設定すると共に、コンデンサＣ５１の静電容量値をコンデンサＣ６１よりも小さく設定することによって、オフドライブ制御信号生成回路４１によって生成されるオフドライブ制御信号Ｖｏｆｆが動作を示す期間Ｔ１は、デューティ制限信号生成回路４２によって生成されるデューティ制限信号Ｖｌｉｍがアクティブの期間Ｔ２よりも短く設定されている。
【０１１１】
ところで、上記では、両回路４１・４２へ供給する定電流（Ｉ４２・Ｉ４３）を互いに同一量に設定すると共に、それぞれのコンデンサ（Ｃ５１またはＣ６１）の静電容量値を互いに異なる値に設定することによって、上記期間Ｔ１を期間Ｔ２よりも短く設定する場合について説明したが、これに限るものではない。
【０１１２】
これとは逆に、上記両コンデンサＣ５１・Ｃ６１の静電容量値を互いに同一に設定すると共に、上記定電流Ｉ４２をＩ４３よりも大きい値に設定することによって、上記期間Ｔ１を期間Ｔ２よりも短く設定してもよい。
【０１１３】
例えば、上記定電流Ｉ４２・Ｉ４３は、抵抗Ｒ４２・Ｒ４３の抵抗値を異なる値に設定して、トランジスタＱ４２・Ｑ４３のコレクタ比を変更すれば、上記定電流Ｉ４２をＩ４３と異なる値に設定できる。
【０１１４】
一例として、抵抗Ｒ４１およびＲ４３の抵抗値を、１〔ｋΩ〕、抵抗Ｒ４２の抵抗値を２〔ｋΩ〕に設定すると共に、トランジスタＱ４１、Ｑ４２およびＱ４３のコレクタ比（Ｑ４１：Ｑ４２：Ｑ４３）を、１：２：１に設定する。この場合、定電流Ｉ４１＝１０〔μＡ〕とすると、上記両定電流Ｉ４２およびＩ４３は、それぞれ、２０〔μＡ〕および１０〔μＡ〕になる。したがって、両コンデンサＣ５１およびＣ６１の静電容量値が１０〔ｐＦ〕と互いに同じ値に設定されていても、オフドライブ制御信号生成回路４１によって生成されるオフドライブ制御信号Ｖｏｆｆが動作を示す期間Ｔ１およびデューティ制限信号生成回路４２によって生成されるデューティ制限信号Ｖｌｉｍがアクティブの期間Ｔ２は、それぞれ、３２５〔μｓ〕および６５０〔μｓ〕となり、期間Ｔ１は、期間Ｔ２よりも短く設定される。
【０１１５】
ところで、上記定電流源Ｉ４１からの定電流Ｉ４１は、トランジスタＱ４１〜Ｑ４３からなるカレントミラー回路によって、オフドライブ制御信号生成回路４１およびデューティ制限信号生成回路４２に供給される。したがって、定電流源Ｉ４１が温度依存性を持たない場合は、温度の変化によって、トランジスタＱ４１〜Ｑ４３のＶｂｅが変化すると、両回路４１・４２へそれぞれ供給される電流Ｉ４２・Ｉ４３が変化してしまう。
【０１１６】
これに対して、本構成例に係る定電流源Ｉ４１は、トランジスタのＶｂｅを基準にして定電流Ｉ４１を生成しており、トランジスタのＶｂｅの変化に応じて定電流Ｉ４１が変化して、トランジスタＱ４１〜Ｑ４３のＶｂｅの変化に起因する電流Ｉ４２・Ｉ４３の変動を打ち消すように構成されている。
【０１１７】
具体的には、図１０に示すように、定電流源Ｉ４１は、ＮＰＮ型のバイポーラトランジスタＱ７１と、当該トランジスタＱ７１のベース−エミッタ間に配された抵抗Ｒ７１とを備えている。上記トランジスタＱ７１のコレクタには、抵抗Ｒ７２を介して、上述の内部定電圧Ｖｓが印加されている。さらに、上記トランジスタＱ７１と抵抗Ｒ７２との接続点には、ＮＰＮ型のバイポーラトランジスタ（電流出力手段）Ｑ７２のベースが接続されており、当該トランジスタＱ７２のエミッタは、上記抵抗Ｒ７１の両端のうち、トランジスタＱ７１のベース側の一端に接続されている。また、当該トランジスタＱ７２のコレクタは、出力端として、上記カレントミラー回路を構成するトランジスタＱ４１のコレクタに接続されている。
【０１１８】
当該構成では、抵抗Ｒ７１を流れる電流Ｉ４１が増加して、トランジスタＱ７１のＶｂｅを超えると、トランジスタＱ７１がオンする。これにより、トランジスタＱ７２のベース電位が低下して、電流Ｉ４１が減少する。これとは逆に、抵抗Ｒ７１を流れる電流Ｉ４１が減少して、トランジスタＱ７１のＶｂｅを下回ると、トランジスタＱ７１がオフされる。これにより、トランジスタＱ７１のベース電位が上昇して、電流Ｉ４１が増加する。したがって、上記定電流Ｉ４１は、抵抗Ｒ７１の両端電圧がトランジスタＱ７１のＶｂｅとなるように制御され、以下の式（１２）に示すように、
Ｉ４１＝Ｖｂｅ／Ｒ７１                                      …（１２）
となる。
【０１１９】
ここで、上記各構成例では、両定電流Ｉ４２・Ｉ４３は、Ｉ４１に相関を持っており、Ｉ４２＝α１×Ｉ４１、Ｉ４３＝α２×Ｉ４１と表記できる。なお、α１およびα２は、それぞれ、抵抗値Ｒ４１〜Ｒ４３によって決まる定数である。
【０１２０】
したがって、上述の式（１０）および（１１）は、それぞれ、以下の式（１３）および（１４）に示すように、
2004229451.tif 000003
となり、上記各期間Ｔ１・Ｔ２は、トランジスタのＶｂｅに依存しなくなる。この結果、各期間Ｔ１・Ｔ２の温度変動に対する変動を抑えることができる。
【０１２１】
なお、上記各実施形態では、スイッチング素子としてのパワートランジスタがＮＰＮのバイポーラトランジスタである場合を例にして説明したが、これに限るものではない。
【０１２２】
例えば、図１１に示すように、スイッチング素子１１ｂとして、ＰＮＰのバイポーラトランジスタを設けてもよい。この場合は、図２では、ＯＮドライブ回路３１を構成していた部材Ｑ２１・Ｑ２２・Ｉ２１・ＳＷ２１・Ｒ２１が、ＯＦＦドライブ回路３２ｂとして動作し、図２では、ＯＦＦドライブ回路３２を構成していた部材Ｑ３０・Ｑ３１・Ｑ３２・Ｉ３１・ＳＷ３１・Ｒ３１が、ＯＮドライブ回路３１ｂとして動作する。また、これに伴なって、スイッチＳＷ２１は、オフドライブ制御信号Ｖｏｆｆが動作を指示しているときにオンし、スイッチＳＷ３１は、ドライブ制御信号Ｖｄｒｖがアクティブのときにオンする。
【０１２３】
また、バイポーラトランジスタに代えて、例えば、図１２に示すように、パワートランジスタとしてのＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）をスイッチング素子１１ｃとして用いてもよい。なお、ＦＥＴは、ｐチャネルでもｎチャネルでもよいが、図１２では、一例として、ｐチャネルの場合を図示している。この場合は、図１１と同様のＯＮドライブ回路３１ｂおよびＯＦＦドライブ回路３２ｂが設けられており、ＯＦＦドライブ回路３２ｂのトランジスタＱ２２は、スイッチング素子１１ｃのゲートに電荷を供給して、ゲート電位を上昇させ、スイッチング素子１１ｃをオフする。また、ＯＮドライブ回路３１ｂのトランジスタＱ３０は、スイッチング素子１１ｃのゲートに蓄積された電荷を引き抜いて、ゲート電位を低下させ、スイッチング素子１１ｃをオンする。
【０１２４】
これらの場合であっても、ＯＦＦドライブ回路３２ｂがスイッチング素子１１ｂのオフ期間よりも短い期間にのみ動作するので、上記各実施形態と同様に、電源変換効率を向上できる。
【０１２５】
なお、上記では、電子機器へ電力を供給する電源回路、あるいは、汎用の電源回路として用いられる場合を例にして説明したが、上述したように、ＯＦＦドライブ回路３２の動作時間をスイッチング素子１１のオフ期間の一部期間に制限することによって、電源変換効率を向上させているため、小型化・高効率化が強く要求される機器の電源装置として、特に好適に使用できる。
【０１２６】
このような機器の例としては、例えば、カーオーディオなどの車載機器、液晶テレビ、あるいは、パーソナルコンピュータの周辺機器（ＣＤ−ＲＯＭドライブなど）が挙げられる。
【０１２７】
【発明の効果】
本発明に係るスイッチング電源回路は、以上のように、スイッチング素子のオフ期間の開始と共に上記オフドライブ回路の動作を開始させると共に、スイッチング素子のオフ期間の終了時点よりも早い時点で、上記オフドライブ回路の動作を停止させるオフドライブ制御手段を備えている構成である。
【０１２８】
上記構成では、オフドライブ回路は、スイッチング素子のオフ期間の開始と共に動作するので、何ら支障なく、スイッチング素子をオフできる。また、オフドライブ回路は、スイッチング素子のオフ期間の終了時点よりも早い時点で動作を停止するので、オフ期間中動作して、オフドライブ電流を生成し続ける構成よりも、オフドライブ電流の平均値を削減でき、消費電力を削減できる。これらの結果、オフドライブ回路がスイッチング素子のオフ期間中動作し続ける構成に比べて、電源変換効率が高いスイッチング電源回路を実現することができるという効果を奏する。
【０１２９】
本発明に係るスイッチング電源回路は、以上のように、上記構成に加えて、上記オフドライブ回路は、定電流源と、当該定電流源が出力する電流に相関した電流をオフドライブ電流として、上記スイッチング素子の制御端子に供給、あるいは、当該制御端子から引き抜くカレントミラー回路と、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる停止手段とを備えている構成である。
【０１３０】
また、本発明に係るスイッチング電源回路は、上記構成に加えて、定電流源と、当該定電流源が出力する電流に相関した電流を出力するカレントミラー回路と、当該カレントミラー回路の出力電流を増幅した電流をオフドライブ電流として、上記スイッチング素子の制御端子に供給、あるいは、当該制御端子から引き抜く電流増幅手段と、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる停止手段とを備えている構成である。
【０１３１】
当該構成では、スイッチング素子の制御端子へオフドライブ電流を供給、あるいは、オフドライブ電流を当該制御端子から引き抜くために、カレントミラー回路が用いられており、オフドライブ回路には、オフドライブ電流の流路とは別に、定電流源が出力する電流の流路が形成されている。したがって、オフドライブ回路がスイッチング素子のオフ期間中動作し続けると、オフドライブ回路は、オフドライブ電流だけではなく、定電流源が出力する電流も消費してしまう。ところが、上記構成では、停止手段が設けられており、上記オフドライブ制御手段が動作停止を指示している間、上記定電流源による電流出力を停止させる。この結果、カレントミラー回路が用いられているにも拘わらず、電源変換効率の高いスイッチング電源回路を実現できるという効果を奏する。
【０１３２】
また、電流増幅手段を備えた構成では、電流増幅手段を持たない構成に比べて、スイッチング素子の蓄積時間・降下時間を短くすることができ、電源変換効率をさらに向上できるという効果を併せて奏する。
【０１３３】
本発明に係るスイッチング電源回路は、以上のように、上記各構成に加えて、上記オフドライブ制御手段は、上記スイッチング素子のデューティ比の上限を決めるためのデューティ制限信号を上記制御回路へ出力すると共に、当該デューティ制限信号は、デューティ比が上限値である場合の上記スイッチング素子のオフ期間が、上記オフドライブ回路の動作期間よりも長くなるように設定されている構成である。
【０１３４】
当該構成では、上記オフドライブ制御手段は、オフドライブ回路の動作期間を制御すると共に、デューティ制限信号を生成している。したがって、オフドライブ制御手段とは独立した回路がデューティ制限信号を生成する構成と異なり、例えば、製造バラツキや周囲温度の変化などによって、オフドライブ回路の動作期間が設計値から外れた値になったとしても、デューティ比が上限値である場合の上記スイッチング素子のオフ期間も、同様の傾向で設計値から外れた値になる。したがって、デューティ比が上限値になっている場合でも、スイッチング素子を確実にオフ可能で、かつ、電源変換効率の高いスイッチング電源回路を実現できるという効果を奏する。
【０１３５】
本発明に係るスイッチング電源回路は、以上のように、上記構成に加えて、上記オフドライブ制御手段は、基準となる定電流を生成する基準定電流源と、当該基準電流源の出力する定電流に相関した第１および第２の定電流を生成する、定電流生成用のカレントミラー回路と、上記第１の定電流を基準にして、オフドライブ制御信号のパルス幅を決定する第１のパルス生成手段と、上記第１の定電流を基準にして、上記デューティ制限信号のパルス幅を決定する第２のパルス生成手段とを備えている構成である。
【０１３６】
当該構成では、オフドライブ制御信号のパルス幅を決定する第１のパルス生成手段と、デューティ制限信号のパルス幅を決定する第２のパルス生成手段との双方は、基準定電流源が生成した定電流に相関のある定電流（第１または第２の定電流）を基準にして、それぞれのパルス幅を決定している。したがって、デューティ比が上限値になっている場合でも、スイッチング素子を確実にオフ可能で、かつ、電源変換効率の高いスイッチング電源回路を実現できるという効果を奏する。
【０１３７】
本発明に係るスイッチング電源回路は、以上のように、上記構成に加えて、上記第１および第２のパルス生成手段は、それぞれが基準とする定電流量とそれぞれに設けられたコンデンサの静電容量とによって、それぞれのパルス幅を決定する構成である。
【０１３８】
本発明に係るスイッチング電源回路は、以上のように、上記構成に加えて、上記第１および第２のパルス生成手段は、コンデンサと、それぞれが基準とする定電流をそれぞれのコンデンサへ充電し始めてから、当該コンデンサの両端電圧が予め定めるしきい値に到達するまでの時間をアクティブまたはインアクティブの期間とするように、オフドライブ制御信号あるいはデューティ制限信号を制御する信号生成回路とを備えている構成である。
【０１３９】
本発明に係るスイッチング電源回路は、以上のように、上記各構成に加えて、上記第１および第２の定電流は、互いに同じ電流量であり、上記両パルス生成手段のコンデンサの静電容量は、互いに異なる値に設定されていてもよいし、上記第１および第２の定電流は、互いに異なる電流量であり、上記両パルス生成手段のコンデンサの静電容量は、互いに同じ値に設定されている構成である。
【０１４０】
これらの構成では、上記第１および第２のパルス生成手段は、それぞれが基準とする定電流量とそれぞれに設けられたコンデンサの静電容量とによって、それぞれのパルス幅が決定される。したがって、それぞれの定電流量と、それぞれの静電容量との少なくとも一方を互いに異ならせることによって、それぞれのパルス幅を設定できる。また、製造バラツキや周囲温度の変化などが発生しても、それぞれの定電流量と、それぞれの静電容量とは、互いに相関を持って変化する。これらの結果、デューティ比が上限値になっている場合でも、スイッチング素子を確実にオフ可能で、かつ、電源変換効率の高いスイッチング電源回路を実現できるという効果を奏する。
【０１４１】
本発明に係るスイッチング電源回路は、以上のように、上記基準定電流源は、抵抗と、当該抵抗の両端電圧が、トランジスタのベース−エミッタ間電圧のしきい値になるように、上記抵抗に流れる電流量を制御する電流制御手段と、上記基準となる定電流として、上記抵抗に流れる電流量に応じた電流量の電流を出力する電流出力手段とを備えている構成である。
【０１４２】
ここで、温度が変化すると、トランジスタのベース−エミッタ間電圧のしきい値（Ｖｂｅ）が変化するので、上記定電流生成用のカレントミラー回路を構成するトランジスタのＶｂｅも変化してしまう。この結果、基準定電流源が出力する定電流の量が一定であったとしても、当該カレントミラー回路が出力する第１および第２の定電流の量が変化してしまう。
【０１４３】
ところが、上記構成では、基準定電流源もＶｂｅ依存性の定電流源であり、基準定電流源が出力する定電流の量は、トランジスタのＶｂｅに応じて変化するので、カレントミラー回路でのＶｂｅの変化に起因する第１および第２の定電流の量の変化を打ち消すことができる。この結果、温度変動に対する上記各信号のパルス幅の変動を抑制できるという効果を奏する。
【０１４４】
本発明に係る電子機器は、以上のように、上記構成のスイッチング電源回路のいずれかを備えている構成である。それゆえ、消費電力が少ない電子機器を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態を示すものであり、スイッチング電源回路の要部構成を示すブロック図である。
【図２】上記スイッチング電源回路において、ＯＮドライブ回路およびＯＦＦドライブ回路の要部構成を示す回路図である。
【図３】上記スイッチング電源回路の動作を示す波形図である。
【図４】本発明の他の実施形態を示すものであり、スイッチング電源回路の要部構成を示すブロック図である。
【図５】上記スイッチング電源回路の動作を示す波形図である。
【図６】上記スイッチング電源回路に設けられたパルス幅制御回路の構成例を示すブロック図である。
【図７】上記パルス幅制御回路をさらに詳細に示す回路図である。
【図８】上記パルス幅制御回路に設けられたデューティ制限信号生成回路の動作を示す波形図である。
【図９】上記パルス幅制御回路に設けられたオフドライブ制御信号生成回路の動作を示す波形図である。
【図１０】上記パルス幅制御回路に設けられた定電流源の構成例を示す回路図である。
【図１１】上記スイッチング電源回路の変形例を示す回路図である。
【図１２】上記スイッチング電源回路の他の変形例を示す回路図である。
【図１３】従来技術を示すものであり、スイッチング電源回路の要部構成を示すブロック図である。
【図１４】上記スイッチング電源回路の動作を示す波形図である。
【図１５】上記スイッチング電源回路において、ＯＮドライブ回路およびＯＦＦドライブ回路の要部構成を示す回路図である。
【符号の説明】
１・１ａ〜１ｃ      スイッチング電源回路
１１・１１ａ〜１１ｃ  スイッチング素子
２３                差動増幅器（制御手段）
２５                ＰＷＭコンパレータ（制御手段）
２７                ゲート回路（制御手段）
３１・３１ｂ        ＯＦＦドライブ回路
３２・３２ｂ        ＯＦＦドライブ回路
３３・３３ａ        パルス幅制御回路（オフドライブ制御手段）
４１                オフドライブ制御信号生成回路（第１のパルス生成手段）
４２                デューティ制限信号生成回路（第２のパルス生成手段）
Ｉ２１・Ｉ３１      定電流源
Ｉ４１              定電流源（基準定電流源）
Ｑ２１・Ｑ２２      トランジスタ（カレントミラー回路）
Ｑ３１・Ｑ３２      トランジスタ（カレントミラー回路）
Ｑ３０              トランジスタ（電流増幅手段）
Ｑ４１〜Ｑ４３      トランジスタ（定電流生成用のカレントミラー回路）
ＳＷ２１・ＳＷ３１  スイッチ（停止手段）
Ｖｄｒｖ            オフドライブ制御信号
Ｖｌｉｍ            デューティ制限信号
Ｃ５１・Ｃ６１      コンデンサ
Ｑ５２・Ｑ６２      トランジスタ（信号生成回路）
Ｒ７１              抵抗
Ｑ７２              トランジスタ（電流出力手段）
【図１】
2004229451.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2004229451.tif 000012
【図１０】
2004229451.tif 000013
【図１１】
2004229451.tif 000014
【図１２】
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【図１３】
2004229451.tif 000016
【図１４】
2004229451.tif 000017
【図１５】
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