(57)【要約】【課題】半導体集積回路の動作速度を保証すると共に、ダイナミック回路の動作時のピーク電流が単一時間に集約されることを防ぎ、ＥＭＩを抑制することを目的とする。【解決手段】トランジスタ駆動能力測定回路３３３によりプロセスのばらつきによるトランジスタの駆動能力を測定し、クロックパルス変更回路４４４にて測定結果に基づいてクロックパルスの立ち上がりおよび立ち下りのタイミングを変更することにより、最適なタイミングでダイナミック回路２５１を動作させることができ、半導体集積回路の動作速度の保証を行うことができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
１または２以上のダイナミック回路それぞれに１対１で対応してクロックパルス幅を最適化したクロックパルスを供給するクロックパルス幅変更回路であって、
基本クロックパルスを含め同一周期で複数のタイミングのクロックパルスを供給するクロックパルスジェネレーターと、
前記各ダイナミック回路のトランジスタ特性を測定するトランジスタ駆動能力測定回路と、
前記トランジスタ駆動能力測定回路の測定結果に応じて前記クロックパルスジェネレーターから供給されるクロックパルスを選択して前記対応するダイナミック回路に供給するクロックパルス選択回路と
を有し、各ダイナミック回路に最適なタイミングのクロックパルスを供給することを特徴とするクロックパルス幅調整回路。
【請求項２】
前記各ダイナミック回路に供給するクロックパルスについて、それぞれのタイミングをずらすことにより、動作時の電流消費のピークをずらすことを特徴とする請求項１記載のクロックパルス幅調整回路。
【請求項３】
前記トランジスタ特性の測定として、ＰｃｈトランジスタとＮｃｈトランジスタの駆動能力の差を測定することを特徴とする請求項１または請求項２記載のクロックパルス幅調整回路。
【請求項４】
前記クロックパルスジェネレーターが供給するクロックパルスは、前記基本クロックパルスと同じ周期で、クロックパルスの立ち上がりまたは立ち下がり、あるいはその両方のタイミングが前記基本クロックパルスと異なることを特徴とする請求項１または請求項２または請求項３記載のクロックパルス幅調整回路。
【請求項５】
前記トランジスタ駆動能力測定回路の測定結果としてＰｃｈトランジスタの駆動能力がＮｃｈトランジスタの駆動能力よりも大きい場合に、前記クロックパルス選択回路がディスチャージの時間を長いクロックパルスを選択することを特徴とする請求項１または請求項２または請求項３または請求項４記載のクロックパルス幅調整回路。
【請求項６】
前記トランジスタ駆動能力測定回路の測定結果としてＮｃｈトランジスタの駆動能力がＰｃｈトランジスタの駆動能力よりも大きい場合に、前記クロックパルス選択回路がプリチャージの時間を長いクロックパルスを選択することを特徴とする請求項１または請求項２または請求項３または請求項４または請求項５記載のクロックパルス幅調整回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主としてクロックに同期して動作する半導体集積回路に入力されるクロックパルスのタイミングを調整するクロックパルス変更回路に関するものである。
【０００２】
【従来の技術】
近年、半導体産業の技術革新にはめざましいものがあり、半導体プロセスの微細化、半導体集積回路の高速動作化がどんどん進んできている。
【０００３】
このように、半導体プロセスが微細化することにより、半導体集積回路作製プロセスにおいてトランジスタ能力にばらつきが生じ、半導体集積回路動作速度が保証できなくなり、歩留が低下してしまうことがあった。
【０００４】
また、半導体集積回路内における複数のダイナミック回路が一定の周期のクロックパルス信号に駆動されており、前記複数のダイナミック回路がクロックパルスの立ち上がりもしくは立ち下りにて同時に駆動するため、半導体集積回路内で消費されるピーク電流が単一時間に集約され半導体集積回路より発せられるＥＭＩの発生の原因になった。
【０００５】
従って、ＥＭＩの発生を抑え、最高動作速度で高い歩留の保証される半導体集積回路の開発が強く求められている。
従来、半導体集積回路を動作させるとき、ダイナミック回路のクロック入力にクロックパルスを入力することにより、クロックパルスの立ち上がりもしくは立ち下りタイミングにてトランジスタを駆動していた。
【０００６】
以下、図８を参照にしながら、従来の半導体集積回路について説明する。
図８は従来の半導体集積回路の構成図である。
図８において１００１はクロックパルスを生成するクロックパルスジェネレーターであり、ブロック１００２とブロック１００３はそれぞれダイナミック回路２５１で構成される回路を機能毎に複数に分けたブロックである。
【０００７】
クロックパルスジェネレーター１００１は前記複数に分けたブロック１００２とブロック１００３に繋がっており、前記複数に分けたブロック１００２とブロック１００３はクロックパルスジェネレーター１００１の出力する一定間隔の周波数のクロックパルスを受けて、前記クロックパルスの立ち上がりもしくは立ち下りのタイミングにて前記複数のブロック内のダイナミック回路が動作している。
【０００８】
以上のような構成の従来の半導体集積回路回路の動作は、前記クロックパルスジェネレーター１００１から出力されたクロックパルス信号が、接続された前記複数のブロック１００２とブロック１００３に入力されて動作するというものである（例えば、特許文献１参照）。
【０００９】
【特許文献１】
米国特許第６１９２０９２号明細書  （図３）
【００１０】
【発明が解決しようとする課題】
しかしながら、上記のような従来の構成の半導体集積回路では、半導体集積回路製造プロセスのばらつきによりＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力がばらついた場合、ダイナミック回路を動作するためのクロックパルスのＨ期間であるプリチャージ、もしくはＬ期間であるディスチャージのいずれかを十分にすることができず、クロックパルスの立ち上がりもしくは立ち下りをダイナミック回路が認識できなくなり、設計時の速度スペックを達成できなくなるという問題点があった。
【００１１】
また、複数のブロックが半導体集積回路内に存在する場合、複数のブロックの内一部のブロックの動作速度が遅い場合、半導体集積回路全体の速度が律束してしまうという問題点があった。
【００１２】
さらに、クロックパルスの立ち上がりもしくは立ち下りによりダイナミック回路を動作させるため、複数のブロックの全てに同じタイミングのクロックパルスが入力されるため、同じタイミングで複数のダイナミック回路が動作し、ピーク電流が増大するという問題点があった。
【００１３】
以上の問題点を解決するために、本発明のクロックパルス幅変更回路は、半導体集積回路の動作速度を保証すると共に、ダイナミック回路の動作時のピーク電流が単一時間に集約されることを防ぎ、ＥＭＩを抑制することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するために本発明の請求項１記載のクロックパルス幅変更回路は、１または２以上のダイナミック回路それぞれに１対１で対応してクロックパルス幅を最適化したクロックパルスを供給するクロックパルス幅変更回路であって、基本クロックパルスを含め同一周期で複数のタイミングのクロックパルスを供給するクロックパルスジェネレーターと、前記各ダイナミック回路のトランジスタ特性を測定するトランジスタ駆動能力測定回路と、前記トランジスタ駆動能力測定回路の測定結果に応じて前記クロックパルスジェネレーターから供給されるクロックパルスを選択して前記対応するダイナミック回路に供給するクロックパルス選択回路とを有し、各ダイナミック回路に最適なタイミングのクロックパルスを供給することを特徴とする。
【００１５】
請求項２記載のクロックパルス幅調整回路は、請求項１記載のクロックパルス幅調整回路において、前記各ダイナミック回路に供給するクロックパルスについて、それぞれのタイミングをずらすことにより、動作時の電流消費のピークをずらすことを特徴とする。
【００１６】
請求項３記載のクロックパルス幅調整回路は、請求項１または請求項２記載のクロックパルス幅調整回路において、前記トランジスタ特性の測定として、ＰｃｈトランジスタとＮｃｈトランジスタの駆動能力の差を測定することを特徴とする。
【００１７】
請求項４記載のクロックパルス幅調整回路は、請求項１または請求項２または請求項３記載のクロックパルス幅調整回路において、前記クロックパルスジェネレーターが供給するクロックパルスは、前記基本クロックパルスと同じ周期で、クロックパルスの立ち上がりまたは立ち下がり、あるいはその両方のタイミングが前記基本クロックパルスと異なることを特徴とする。
【００１８】
請求項５記載のクロックパルス幅調整回路は、請求項１または請求項２または請求項３または請求項４記載のクロックパルス幅調整回路において、前記トランジスタ駆動能力測定回路の測定結果としてＰｃｈトランジスタの駆動能力がＮｃｈトランジスタの駆動能力よりも大きい場合に、前記クロックパルス選択回路がディスチャージの時間を長いクロックパルスを選択することを特徴とする。
【００１９】
請求項６記載のクロックパルス幅調整回路は、請求項１または請求項２または請求項３または請求項４または請求項５記載のクロックパルス幅調整回路において、前記トランジスタ駆動能力測定回路の測定結果としてＮｃｈトランジスタの駆動能力がＰｃｈトランジスタの駆動能力よりも大きい場合に、前記クロックパルス選択回路がプリチャージの時間を長いクロックパルスを選択することを特徴とする。
【００２０】
以上により、半導体集積回路の動作速度を保証すると共に、ダイナミック回路の動作時のピーク電流が単一時間に集約されることを防ぎ、ＥＭＩを抑制することができる。
【００２１】
【発明の実施の形態】
以下、本発明のクロックパルス幅変更回路について、図面を参照しながら説明する。
（実施の形態１）
まず、図１，図２，図３，図４，図７を用いて本発明の実施の形態１におけるクロックパルス幅変更回路について説明する。
【００２２】
図１は本発明のクロックパルス幅変更回路の回路図、図２はシリアルタイプＡＮＤ回路の回路図、図３はクロックパルスジェネレーターより出力されるクロックパルスを示すタイミングチャート、図４は駆動能力比較結果とそれによって選択されるクロックパルスの関係を表す図、図７は出力した値を入力値とするインバータ回路の入出力特性を表す図である。
【００２３】
図２において２１０はインバータであり、２１１、２１５はＰｃｈＭＯＳトランジスタ、２１２、２１３、２１４はＮｃｈＭＯＳトランジスタ、２００、２０１は入力端子、２０２はクロック入力端子、２０３は出力端子、２０４、２０５、２０６は中間ノードである。インバータ２１０の入力端子は中間ノード２０４、出力端子は出力端子２０３にそれぞれ接続されている。ＮｃｈＭＯＳトランジスタ２１２、２１３、２１４は直列に接続されている。ＮｃｈＭＯＳトランジスタ２１２のゲートは入力端子２００、ドレイン、ソースは中間ノード２０４、２０５にそれぞれ接続されている。ＮｃｈＭＯＳトランジスタ２１３のゲートは入力端子２０１、ドレイン、ソースは中間ノード２０５、２０６にそれぞれ接続されている。ＮｃｈＭＯＳトランジスタ２１４のゲートはクロック入力端子２０２、ソースはグランド、ドレインは中間ノード２０６にそれぞれ接続されている。ＰｃｈＭＯＳトランジスタ２１１のゲートはクロック入力端子２０２、ソースは電源電圧、ドレインは中間ノード２０４にそれぞれ接続されている。ＰｃｈＭＯＳトランジスタ２１５のゲートはインバータ２１０の出力、ソースは電源電圧、ドレインは中間ノード２０４にそれぞれ接続されている。
【００２４】
この図２のダイナミック回路は、クロック入力端子２０２がＬの期間は、プリチャージ期間として動作し、クロック入力端子２０２がＨの期間は、入力端子２０１、２０２からの入力値に応じた論理を出力端子２０３から出力する、評価期間として動作するダイナミック回路である。
【００２５】
また、ＰｃｈＭＯＳトランジスタ２１５は、評価期間中に中間ノード２０４の電位を保持するためのキーパー回路であって、評価期間中に発生する電荷再分配の影響で中間ノード２０４の電位がＬレベルまで低下する場合や、フローティングになる場合に、誤った論理出力やグリッジ出力が発生することを回避する役目を果たす。
【００２６】
このＰｃｈＭＯＳトランジスタ２１５のトランジスタの能力は、回路中に存在する他のトランジスタ２１１、２１２、２１３、２１４より、十分小さい能力で作成する必要がある。このキーパー回路用ＰｃｈＭＯＳトランジスタ２１５の能力をより大きくすると、中間ノード２０４にプリチャージされたＨレベルの電位を保持する働きは強くなるが、面積が増大し、また、回路全体の動作速度は低下することになる。このため、高速動作、省面積を優先する回路に使用する場合には注意が必要である。
【００２７】
この回路において、クロック入力端子２０２が、Ｌレベルであるプリチャージ期間には、ＰｃｈＭＯＳトランジスタ２１１はＯＮし、ＮｃｈＭＯＳトランジスタ２１４はＯＦＦし、中間ノード２０４はＰｃｈＭＯＳトランジスタ２１１を介して、Ｈレベルに充電される。
【００２８】
また、クロック入力端子２０２がＨレベルであるディスチャージ期間には、ＰｃｈＭＯＳトランジスタ２１１はＯＦＦし、ＮｃｈＭＯＳトランジスタ２１４はＯＮする。プリチャージ期間に中間ノード２０４に充電されたＨレベルの電荷が、ディスチャージ期間に放電が行われ中間ノード２０４がＬレベルに変化するか否かは、入力端子２００、２０１の状態により決定する。
【００２９】
図２の回路の場合、評価期間中に入力端子２００、２０１がすべてＨレベルのとき、ＮｃｈＭＯＳトランジスタ２１２、２１３、２１４はすべてＯＮ状態になり、プリチャージ期間中にＨレベルとなった中間ノード２０４の電位は、ＮｃｈＭＯＳトランジスタ２１２、２１３、２１４を介して放電され、Ｌレベルに変化する。そのため、インバータ２１０を介して出力端子２０３に出力される信号は、Ｈレベルとなる。
【００３０】
同じくディスチャージ期間中、入力端子２００、２０１がすべてＬレベルのときは、ＮｃｈＭＯＳトランジスタ２１２、２１３、２１４はすべてＯＦＦ状態になり、プリチャージ期間中に中間ノード２０４に蓄積されたＨレベルの電荷は、そのまま保持される。そのため、インバータ２１０を介して出力端子２０３に出力される信号は、Ｌレベルとなる。
【００３１】
また、ディスチャージ期間中、入力端子２００がＬレベルで、入力端子２０１がＨレベルのときは、ＮｃｈＭＯＳトランジスタ２１３はＯＮ状態になるが、ＮｃｈＭＯＳトランジスタ２１２はＯＦＦ状態になるため、プリチャージ期間中に中間ノード２０４に蓄積されたＨレベルの電荷は、直列接続されたＮｃｈＭＯＳトランジスタ２１２、２１３、２１４を介してのＶＳＳへの放電は行われず、Ｈレベルに保持され、インバータ２１０を介して出力端子２０３に出力される信号は、Ｌレベルとなる。
【００３２】
さらに、評価期間中、入力端子２００がＨレベルで、入力端子２０１がＬレベルのときは、ＮｃｈＭＯＳトランジスタ２１２，２１４は、どちらもＯＮするが、ＮｃｈＭＯＳトランジスタ２１３はＯＦＦ状態になるため、プリチャージ期間中に中間ノード２０４に蓄積されたＨレベルの電荷は、直列接続されたＮｃｈＭＯＳトランジスタ２１２、２１３、２１４を介してのＶＳＳへの放電は行われず、Ｈレベルに保持され、インバータ２１０を介して出力端子２０３に出力される信号は、Ｌレベルとなる。
【００３３】
以上のように、図２のダイナミック回路はプリチャージ期間に中間ノード２０４にＨレベルの電荷を充電し、ディスチャージ期間に入力端子２００、２０１を入力端子とし、出力端子２０３を出力端子とする２入力ＡＮＤ回路の構成をとっている（以下、シリアルタイプＡＮＤと称する）。このようなタイミング回路においては、クロックパルスのＨ期間であるプリチャージ期間とＬ期間であるディスチャージ期間に必要な最小時間を別々に最適化することで高速化を図ることができる。しかしながらプロセスのばらつき等によりトランジスタの駆動能力がデバイス毎にばらつくため、最適化するべき最小時間は、デバイスごとにトランジスタの駆動能力に応じて調整される必要が生じるようになる。
【００３４】
以下、上記ダイナミック回路に入力するクロックパルス幅を変更する回路について説明する。
図１において、３３３はＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力の比と複数のリファレンス電位との比較結果を出力するトランジスタ駆動能力測定回路であり、４５２はトランジスタ駆動能力測定回路３３３の測定結果により制御信号を生成するエンコーダ、４５４は周波数が同じでデューティー比の異なる複数のクロックパルスを出力するクロックパルスジェネレーター、４５３はクロックパルスジェネレータ４５４から出力される複数のクロックパルスの内から１つのクロックパルスをエンコーダ４５２より出力する制御信号によって選択してダイナミック回路２５１に出力するセレクターであり、クロックパルス変更回路４４４はエンコーダ４５２，セレクター４５３と比較結果をエンコーダ４５２に伝えるスイッチ４５１より構成される。また、ここでは、９９９は動作周波数１００ＭＨｚで周期が１０ｎｓであるクロックパルスを出力し、スイッチ３５２，スイッチ３５４とエンコーダ４５２を制御するサイクルカウンターである場合を例に説明する。
【００３５】
前記トランジスタ駆動能力測定回路３３３が備えるインバータ回路３５１はその出力を入力に接続することにより、図７のような入出力電位特性を得ることができる。図７において、９０１は入力電位＝出力電位を表したグラフである。９０２はＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力が同じ時のインバータ回路の入出力特性を表したグラフである。インバータ回路３５１のＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力が同じ時、インバータ回路３５１のＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタはそれぞれ同じ抵抗値の抵抗としてみることができる。ノード３０１とインバータ回路３５１の入力への短絡経路の抵抗値と容量値が十分に小さいと考えた時、インバータ回路３５１の入力端子と出力端子に時間差が生じないので、インバータ回路３５１の出力する電位は、前記入出力特性を表したグラフ９０１と入出力特性を表したグラフ９０２の交点９０６に収束する。ＰｃｈＭＯＳトランジスタの駆動能力がＮｃｈＭＯＳトランジスタの駆動能力を上回る時、ＰｃｈＭＯＳトランジスタがオンしたときに出力するＨ側に引き上げる力が、ＮｃｈＭＯＳトランジスタのオンしたときに出力するＬ側に引き下げる力より上回る。トランジスタの入出力特性のグラフに表すと入出力特性を表したグラフ９０３のようになり、インバータ回路３５１の出力する電位は、前記入出力特性を表したグラフ９０１と入出力特性を表したグラフ９０３の交点９０５に収束する。ＮｃｈＭＯＳトランジスタの駆動能力がＰｃｈＭＯＳトランジスタの駆動能力を上回る時、ＮｃｈＭＯＳトランジスタがオンしたときに出力するＬ側に引き下げる力が、ＰｃｈＭＯＳトランジスタのオンしたときに出力するＨ側に引き上げる力より上回る。トランジスタの入出力特性のグラフに表すと入出力特性を表したグラフ９０４のようになり、インバータ回路３５１の出力する電位は、前記入出力特性を表したグラフ９０１と入出力特性を表したグラフ９０４の交点９０６に収束する。
【００３６】
具体例を示すと、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタが同じ駆動能力の時、出力電位９０６を１／２ＶＤＤとする。ＰｃｈＭＯＳトランジスタの駆動能力がＮｃｈＭＯＳトランジスタの駆動能力より上回る場合の前記出力電位９０５の電位ＶはＶ＞１／２ＶＤＤとなる。またＮｃｈＭＯＳトランジスタの駆動能力がＰｃｈＭＯＳトランジスタの駆動能力より上回る場合の前記出力電位９０７の電位ＶはＶ＜１／２ＶＤＤとなる。なおＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタが同じ駆動能力の時の出力電位は設計者が任意に設定できるものとする。
【００３７】
前記インバータ回路３５１から出力された電位は、スイッチ３５２を介してコンパレータ３５３へ入力される。リファレンス電位生成回路３５５はあらかじめ設定されたそれぞれのリファレンス電位を発生させる独立した複数個の回路を有する。例えば、抵抗３０７が１０６０ｋΩ、抵抗３０８が９４０ｋΩ、電源電圧２Ｖでありスイッチ３５４のノード３０３より０.９４Ｖの電圧を入力する回路と、抵抗３０９が１０２０ｋΩ、抵抗３１０が９８０ｋΩ、電源電圧２Ｖでありスイッチ３５４のノード３０４より０.９８Ｖの電圧を入力する回路と、抵抗３１１が９８０ｋΩ、抵抗３１２が１０２０ｋΩ、電源電圧２Ｖでありスイッチ３５４のノード３０５より１.０２Ｖの電位を入力する回路と、抵抗３１３が９４０ｋΩ、抵抗３１４が１０６０ｋΩ、電源電圧２Ｖでスイッチ３５４のノード３０６より１.０６Ｖの電位を入力する回路が構成されている。
【００３８】
また、サイクルカウンター９９９の動作周波数を１００ＭＨｚで周期を１０ｎｓに設定する。サイクルカウンター９９９は各スイッチ３５２、３５４に接続されている。サイクルカウンター９９９の出力する最初のクロックパルスの立ち上がりエッジにより、スイッチ３５２がオンする。次の立ち上がりのエッジによりノード３０２とノード３０３が３５４のスイッチにより接続されてオンとなる。また、ノード４０１とノード４０２が４５１のスイッチにより接続してオンとなる。出力ノード３０３より出力された０．９４Ｖの電位がコンパレータ３５３にて出力ノード３０１より出力された電位と比較され、大小関係の判定信号をクロックパルス変更回路４４４のエンコーダ４５２内のフリップフロップ４０６に比較結果として記録する。次のクロックパルスの立ち上がりエッジによりノード３０２とノード３０３の接続がオープンとなり、ノード３０２とノード３０４がスイッチ３５４によって接続されるため、出力ノード３０４より出力される電位０．９８Ｖがコンパレータ３５３に入力され、出力ノード３０１より出力された電位と比較されて、クロックパルス変更回路４４４のエンコーダ４５２内のフリップフロップ４０７に比較結果を記録する。次のクロックパルスの立ち上がりエッジによりノード３０２とノード３０４がオープンとなり、同時にノード３０２とノード３０５がスイッチ３５４によりオンとなる。出力ノード３０５より出力される電位１．０２Ｖがコンパレータ３５３に入力され、出力ノード２５１より出力された電位と比較されて、クロックパルス変更回路４４４のエンコーダ４５２内のフリップフロップ４０８に比較結果を記録する。次のクロックパルスの立ち上がりエッジによりノード３０２とノード３０５がオープンとなり、ノード３０２とノード３０６がスイッチ３５４によりオンとなることにより、出力ノード３０６より出力される電位１．０２Ｖがコンパレータ３５３に入力され、出力ノード３５２より出力された電位と比較されて、クロックパルス変更回路４４４のエンコーダ４５２内のフリップフロップ４０９に比較結果を記録する。
【００３９】
次に、図３を用いてクロックパルスジェネレーター４５４より出力されるクロックパルスについて説明する。
図３において、ベースとなるクロックパルスは５０３であり、クロックパルス５０１とクロックパルス５０２はベースのクロックパルス５０３よりも立ち上がりのタイミングおよびたち下がりのタイミングが１ｎｓずつ早くなっている。また、クロックパルス５０４とクロックパルス５０５についてはベースのクロックパルス５０３よりも立ち上がりおよび立ち下りのタイミングが１ｎｓで遅くなっている。５０６は５０３と５０１のＡＮＤの論理をとったクロックパルスである。５０７は５０３と５０２のＡＮＤの論理をとったクロックパルスである。このクロックパルス５０６、クロックパルス５０７は立ち上がりのタイミングをベースのクロックパルス５０３と同じにしてクロックパルスのＨの期間を段階的に短くしたものである。また、クロックパルス５０８はクロックパルス５０３とクロックパルス５０４のＯＲの論理をとったクロックパルスである。クロックパルス５０９はクロックパルス５０３とクロックパルス５０５のＯＲの論理をとったクロックパルスである。前記クロックパルス５０８、５０９は立ち上がりのタイミングをベースのクロックパルス５０３と同じにしてクロックパルスのＨの期間を段階的に長くしたものである。クロックパルス５１０はクロックパルス５０９の反転の論理をとり１ｎｓ立ち上がりのタイミングを早くしたものである。クロックパルス５１１はクロックパルス５０８の反転の論理をとり１ｎｓ立ち上がりのタイミングを早くしたものである。クロックパルス５１２はクロックパルス５０７の反転の論理をとり１ｎｓ立ち上がりのタイミングを早くしたものである。クロックパルス５１３はクロックパルス５０６の反転の論理をとり１ｎｓ立ち上がりのタイミングを早くしたものである。クロックパルス５０４はクロックパルス５０２の反転論理をとり１ｎｓ立ち上がりのタイミングを早くしたものである。前記クロックパルス５１０、５１１、５１２、５１３、５１４は立ち下がりのタイミングを同じにしてクロックパルスのＨの期間を段階的に長くしたものである。これらの信号がクロックパルスジェネレータ４５４から出力され、セレクター４５３でエンコーダ４５２の制御信号により選択されてダイナミック回路２５１のクロック入力へ入力される。
【００４０】
以下、図４を用いてクロックパルスの選択工程について説明する。
図４はエンコーダ４５２内のフリップフロップ４０６、４０７、４０８、４０９に記録された比較結果の信号とその信号に基づいてセレクター４５３から出力されるクロック信号の種類を記している。
【００４１】
図４において、インバータ回路３５１内のＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力の比較においてＰｃｈＭＯＳトランジスタの駆動能力がＮｃｈＭＯＳトランジスタの駆動能力を所定の値Ａ以上に上回る時、フリップフロップ４０６、４０７、４０８、４０９にはそれぞれＬが入力されている。この時エンコーダ４５２は、ＰｃｈＭＯＳトランジスタを駆動するためのプリチャージ期間を短くし、ＮｃｈＭＯＳトランジスタを駆動するためのディスチャージ期間を長くするクロックパルスを選択する。前記図３において、該当するクロックパルスはクロックパルス５０６であるので、エンコーダ４５２はクロックパルス５０６を選択する制御信号１をセレクター４５３に入力する。セレクター４５３はこの制御信号に基づいてクロックパルスジェネレーター４５４より入力される前記複数の同じ周波数で立ち上がりおよび立ち下りのタイミングの違うクロックパルスの中からクロックパルス５０６を選択し、ダイナミック回路２５１のクロック入力にクロックパルス５０６を出力する。
【００４２】
また、インバータ回路３５１内のＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力の比較においてＰｃｈＭＯＳトランジスタの駆動能力がＮｃｈＭＯＳトランジスタの駆動能力を上回るがその差が前記所定の値Ａ以下の時、フリップフロップ４０６、４０７、４０８にはそれぞれＨが入力され、フリップフロップ４０９にはＬが入力されている。この時エンコーダーは、ＰｃｈＭＯＳトランジスタを駆動するためのプリチャージ期間をやや短くし、ＮｃｈＭＯＳトランジスタを駆動するためのディスチャージ期間をやや長くするクロックパルスを選択する。前記図３において、該当するクロックパルスはクロックパルス５０７であるのでエンコーダ４５２はクロックパルス５０７を選択する制御信号２をセレクター４５３に入力する。セレクター４５３はこの制御信号に基づいてクロックパルスジェネレーター４５４より入力される前記複数の同じ周波数で立ち上がりおよび立ち下りのタイミングの違うクロックパルスの中からクロックパルス５０７のクロックパルスを選択し、ダイナミック回路２５１のクロック入力に５０７のクロックパルスを出力する。
【００４３】
また、インバータ回路３５１内のＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力の比較においてＰｃｈＭＯＳトランジスタの駆動能力とＮｃｈＭＯＳトランジスタの駆動能力が所定の範囲内で等しい時、フリップフロップ４０６とフリップフロップ４０７にＨ、フリップフロップ４０８とフリップフロップ４０９にＬというパターンが入力されている。この時エンコーダー４５２は、ＰｃｈＭＯＳトランジスタを駆動するためのプリチャージ期間とＮｃｈＭＯＳトランジスタを駆動するためのディスチャージ期間を変更する必要がないため、ベースのクロックパルスを選択する。前記図３において、該当するクロックパルスはクロックパルス５０３であるのでエンコーダ４５２はクロックパルス５０３を選択する制御信号をセレクター４５３に入力する。セレクター４５３はこの信号に基づいてクロックパルスジェネレーター４５４より入力される前記複数の同じ周波数で立ち上がりおよび立ち下りのタイミングの違うクロックパルスの中からクロックパルス５０３を選択し、ダイナミック回路２５１のクロック入力にクロックパルス５０３を出力する。
【００４４】
また、インバータ回路３５１内のＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力の比較においてＮｃｈＭＯＳトランジスタの駆動能力がＰｃｈＭＯＳトランジスタの駆動能力を上回るがその差が前記所定の値Ｂ以下の時、フリップフロップ４０６にはＨが入力され、フリップフロップ４０７、４０８、４０９にはそれぞれＬが入力されている。この時エンコーダー４５２は、ＮｃｈＭＯＳトランジスタを駆動するためのディスチャージ期間をやや短くし、ＰｃｈＭＯＳトランジスタを駆動するためのプリチャージ期間をやや長くするクロックパルスを選択する。前記図３において、該当するクロックパルスはクロックパルス５０８であるのでエンコーダ４５２はクロックパルス５０８を選択する制御信号をセレクター４５３に入力する。セレクター４５３はこの制御信号に基づいてクロックパルスジェネレーター４５４より入力される前記複数の同じ周波数で立ち上がりおよび立ち下りのタイミングの違うクロックパルスの中からクロックパルス５０８を選択し、ダイナミック回路２５１のクロック入力にクロックパルス５０８を出力する。
【００４５】
さらに、インバータ回路３５１内のＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力の比較においてＮｃｈＭＯＳトランジスタの駆動能力がＰｃｈＭＯＳトランジスタの駆動能力を所定の値Ｂ以上に回る時、フリップフロップ４０６、４０７、４０８、４０９にはそれぞれＬが入力されている。この時エンコーダー４５２は、ＮｃｈＭＯＳトランジスタを駆動するためのディスチャージ期間を短くし、ＰｃｈＭＯＳトランジスタを駆動するためのプリチャージ期間を長くするクロックパルスを選択する。前記図３において、該当するクロックパルスはクロックパルス５０９であるのでエンコーダ４５２はクロックパルス５０９を選択する制御信号をセレクター４５３に入力する。セレクター４５３はこの制御信号に基づいてクロックパルスジェネレーター４５４より入力される前記複数の同じ周波数で立ち上がりおよび立ち下りのタイミングの違うクロックパルスの中からクロックパルス５０９を選択し、ダイナミック回路２５１のクロック入力にクロックパルス５０９を出力する。
【００４６】
以上の構成により、プロセスのばらつき等のために回路のクロックパルスに対する動作タイミングにずれが生じた場合においても、Ｈ期間であるプリチャージとＬ期間であるディスチャージをトランジスタの駆動能力に応じて選択的に変更してダイナミック回路のクロックパルス入力へ入力することにより動作速度を保証することができる。
【００４７】
ここでは、トランジスタ駆動能力測定回路として、インバータ回路の動作特性によりプロセスのばらつきを測定する構成を例に説明したが、その他の構成でプロセスのばらつきを測定することも可能である。
（実施の形態２）
以下、図３，図４，図５，図６を用いて本発明の実施の形態２におけるクロックパルス幅変更回路について説明する。
【００４８】
図５は本発明の実施の形態２における半導体集積回路の構成図、図６（ａ）は立ちあがりおよび立ち下がりのタイミングが同じ場合の電流ピーク値を示す図，（ｂ）は立ちあがりまたは立ち下がりのタイミングが異なる場合の電流ピーク値を示す図，（ｃ）は立ちあがりおよび立ち下がりのタイミングが異なる場合の電流ピーク値を示す図である。
【００４９】
図５において、実施の形態２における半導体集積回路７７７は同じ周波数で立ち上がりのタイミングおよび立ち下りのタイミングの異なる複数のクロックパルスを生成し出力するクロックパルスジェネレーター４５４と、２つのブロック、ブロック７０１、ブロック７０２とで構成されている。このブロック７０１、ブロック７０２はそれぞれ、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタの駆動能力とリファレンス電位との電位差から半導体集積回路内のトランジスタの駆動能力を測定するトランジスタ駆動能力測定回路３３３−１、トランジスタ駆動能力測定回路３３３−２と、クロック信号入力端子とクロック信号出力端子を備えたクロックパルス変更回路４４４−１、クロックパルス変更回路４４４−２と、ダイナミック回路２５１−１、２５１−２から構成される。前記ダイナミック回路２５１−１と前記ダイナミック回路２５１−２は、各々異なる回路であり、プリチャージ期間とディスチャージ期間の最適時間は異なるものとする。
【００５０】
以上のように構成される半導体集積回路７７７についてその動作を説明する。前記クロックパルスジェネレーター４５４から前記ブロック７０１とブロック７０２のクロックパルス変更回路４４４−１、クロックパルス変更回路４４４−２に前記複数の立ち上がりおよび立ち下りのタイミングの異なるクロックパルスが入力される。ただし、ここでは、クロックパルスジェネレーター４５４より前記ブロック７０１とブロック７０２のクロックパルス変更回路４４４−１、クロックパルス変更回路４４４−２へ入力されるクロックパルスは、前記図３のベースクロック５０３と前記ベースクロック５０３の立ち上がりタイミングを合わせた立ち下りタイミングのそれぞれ異なるクロックパルス５０６、５０７、５０８、５０９を入力するものとする。また、クロックパルスジェネレーター４５４のクロックパルス５１０、５１１、５１２、５１３、５１４は使用しない。実施の形態１において示したように、前記ブロック７０１のトランジスタ駆動能力測定回路３３３−１と前記７０１のクロックパルス変更回路４４４−１を動作させることにより、前記クロックパルスジェネレーター４５４より出力される立ち下りのタイミングの異なる複数のクロックパルスから最適なクロックパルスを１つセレクトしブロック７０１のクロックパルス変更回路４４４−１へ出力する。前記トランジスタ駆動能力測定回路３３３−１より出力された測定結果に基づき、前記図４よりクロックパルスが選択され、前記ブロック７０１のダイナミック回路２５１−１に入力される。同様にブロック７０２において前記ブロック７０２のトランジスタ駆動能力測定回路３３３−２と前記ブロック７０２のクロックパルス変更回路４４４−２を動作させることにより、前記クロックパルスジェネレーター４５４より出力される同じ周波数で立ち下りのタイミングの異なる複数のクロックパルスから最適なクロックパルスを１つセレクトしブロック７０２のダイナミック回路２５１−２へ出力する。前記トランジスタ駆動能力測定回路３３３−２より出力された測定結果に基づき、前記図４よりクロックパルスが選択され、前記２５１−２のダイナミック回路に入力される。
【００５１】
以上により、前記ブロック７０１と前記ブロック７０２においてそれぞれのダイナミック回路の動作に必要な電位が同じ周波数で確保され、設計時の動作周波数で複数の異なる駆動能力をもつトランジスタで構成された半導体集積回路を動作させることができる。
【００５２】
なお、実施の形態２においては立ち上がりのタイミングが同じクロックパルスを複数のブロックに供給していたが、複数のブロックに動作周波数が同じで立ち上がりもしくは立ち下りのタイミングの異なるクロックパルスを入力することで、前記複数のブロック毎のダイナミック回路を異なるタイミングで動作させることができるため、クロックパルスの立ち上がり時におけるピーク電流が単一時間に集約されることを防いでＥＭＩを抑制することができる。
【００５３】
ここでは、２つのブロックを有する半導体集積回路を例に説明したが、２つ以上のブロックを有する場合でも同様に実施することができる。
以下、図６を用いて半導体集積回路のピーク電流値について説明する。
【００５４】
まず、従来のようにクロックパルスの立ち上がりおよび立ち下りのタイミングを変更しないときの半導体集積回路のピーク電流値は、図６（ａ）のようにクロックパルスの立ち上がりおよび立ち下りのタイミングが同じであるため、各ダイナミック回路が立ち上がりで動作するとすると、クロックパルスの立ち上がりの瞬間のピーク電流値が大きくなる。
【００５５】
これに対して、本発明の実施の形態２におけるクロックパルスの立ち上がりおよび立ち下りのタイミングを変更したクロックパルスを使用した半導体集積回路のピーク電流値は、図６（ｃ）のようにピークが分散されて図６（ａ）のピーク電流よりも小さくなる。
【００５６】
また、本発明の実施の形態２よりも、さらに複数のダイナミック回路で構成されるブロックに対して、立ち上がりのタイミングのみを変更した複数のクロックパルスを入力するブロックと立ち下りのタイミングのみを変更したクロックパルスを入力するブロックに分けた場合について説明する。
【００５７】
ここでは、ブロック７０１のクロックパルス変更回路４４４−１には前記立ち下がりのタイミングの異なるクロックパルス５０３、５０６、５０７、５０８、５０９を入力し、ブロック７０２のクロックパルス変更回路４４４−２には前記立ち上がりのタイミングの異なるクロックパルス５１０、５１１、５１２、５１３、５１４を入力するものとする。
【００５８】
この時、クロックパルスの立ち下りのタイミングを変更したクロックパルスだけを使用しているときは、図６（ｂ）のようにクロックパルスの立ち上がりのタイミングにおけるピーク電流値は、デューティー比を変更する前のピーク電流値と変わらない。しかしながら、クロックパルスの立ち上がりと立ち下がりにおいてクロックパルスのタイミングを変更した場合には、ピーク電流値は図６（ｃ）のように小さく分散されるようになる。つまり、本発明においてクロックパルスの立ち上がりのタイミングおよびたち下がりのタイミングを変化させたクロックパルスを用いると、ブロック７０１のダイナミック回路２５１−１はクロックパルスジェネレーター４５４より出力されるクロックパルス５０９の立ち上がりもしくは立ち下りのエッジにより駆動され、ブロック７０２のダイナミック回路２５１−２はクロックパルスジェネレーター４５４より出力されるクロックパルス５１０の立ち上がりもしくは立ち下りエッジによる駆動されるため、ブロック７０１におけるダイナミック回路２５１−１とブロック７０２におけるダイナミック回路２５１−２の駆動するタイミングを意図的にずらすことにより、複数のダイナミック回路におけるピーク電流がずれるため、ピーク電流の単一時間集約化が回避でき、ＥＭＩを抑制することができる。
【００５９】
【発明の効果】
以上のように本発明のクロックパルス幅変更回路によると、プロセスのばらつきによるトランジスタの駆動能力を測定し、その結果に基づいてクロックパルスの立ち上がりおよび立ち下りのタイミングを変更することにより、最適なタイミングで半導体集積回路を動作させることができ、動作速度の保証を行うことができる。
【００６０】
また、半導体集積回路内の複数のブロックに対してトランジスタの駆動能力を測定し、クロックパルスのタイミングを各ブロックのトランジスタの駆動能力に対応して変更し、各ブロックの動作タイミングをずらすことにより、各回路の動作時のピーク電流が単一時間に集約されることを防ぎ、ＥＭＩを抑制することができる。
【図面の簡単な説明】
【図１】本発明のクロックパルス幅変更回路の回路図
【図２】シリアルタイプＡＮＤ回路の回路図
【図３】クロックパルスジェネレーターより出力されるクロックパルスを示すタイミングチャート
【図４】駆動能力比較結果とそれによって選択されるクロックパルスの関係を表す図
【図５】本発明の実施の形態２における半導体集積回路の構成図
【図６】（ａ）立ちあがりおよび立ち下がりのタイミングが同じ場合の電流ピーク値を示す図
（ｂ）立ちあがりまたは立ち下がりのタイミングが異なる場合の電流ピーク値を示す図
（ｃ）立ちあがりおよび立ち下がりのタイミングが異なる場合の電流ピーク値を示す図
【図７】出力した値を入力値とするインバータ回路の入出力特性を表す図
【図８】従来の半導体集積回路の構成図
【符号の説明】
２００    入力端子
２０１    入力端子
２０２    クロック入力端子
２０３    出力端子
２０４    中間ノード
２０５    中間ノード
２０６    中間ノード
２１０    インバータ
２１１    ＰｃｈＭＯＳトランジスタ
２１２    ＮｃｈＭＯＳトランジスタ
２１３    ＮｃｈＭＯＳトランジスタ
２１４    ＮｃｈＭＯＳトランジスタ
２１５    ＰｃｈＭＯＳトランジスタ
２５１    ダイナミック回路
２５１−１    ダイナミック回路
２５１−２    ダイナミック回路
３０１    ノード
３０２    ノード
３０３    ノード
３０４    ノード
３０５    ノード
３０６    ノード
３０７    抵抗
３０８    抵抗
３０９    抵抗
３１０    抵抗
３１１    抵抗
３１２    抵抗
３１３    抵抗
３１４    抵抗
３３３    トランジスタ駆動能力測定回路
３３３−１    トランジスタ駆動能力測定回路
３３３−２    トランジスタ駆動能力測定回路
３５１    インバータ回路
３５２    スイッチ
３５３    コンパレータ
３５４    スイッチ
３５５    リファレンス電位生成回路
４０１    ノード
４０２    ノード
４０３    ノード
４０４    ノード
４０５    ノード
４０６    フリップフロップ
４０７    フリップフロップ
４０８    フリップフロップ
４０９    フリップフロップ
４４４    クロックパルス変更回路
４４４−１    クロックパルス変更回路
４４４−２    クロックパルス変更回路
４５１    スイッチ
４５２    エンコーダ
４５３    セレクター
４５４    クロックパルスジェネレーター
５０１    クロックパルス
５０２    クロックパルス
５０３    クロックパルス
５０４    クロックパルス
５０５    クロックパルス
５０６    クロックパルス
５０７    クロックパルス
５０８    クロックパルス
５０９    クロックパルス
５１０    クロックパルス
５１１    クロックパルス
５１２    クロックパルス
５１３    クロックパルス
５１４    クロックパルス
７０１    ブロック
７０２    ブロック
７７７    半導体集積回路
９０１    入力電位＝出力電位を表したグラフ
９０２    入出力特性を表したグラフ
９０３    入出力特性を表したグラフ
９０４    入出力特性を表したグラフ
９０５    交点
９０６    交点
９０７    交点
９９９    サイクルカウンター
１００１    クロックパルスジェネレーター
１００２    ブロック
１００３    ブロック
【図１】
2004201141.tif 000003
【図２】
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【図３】
2004201141.tif 000005
【図４】
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【図５】
2004201141.tif 000007
【図６】
2004201141.tif 000008
【図７】
2004201141.tif 000009
【図８】
2004201141.tif 000010