(57)【要約】【課題】クランプ回路を２段積みした場合のインピーダンスを低減する。【解決手段】それぞれ不所望なレベルの電圧をクランプするための第１クランプ回路（１０）と、それに縦積みされた第２クランプ回路（２０）とを、高電位側電源（ＶＤＤ）と低電位側電源（ＶＳＳ）との間に設け、上記第１クランプ回路と上記第２クランプ回路との縦積みによる中間ノード（１００）は、内部回路用電源（ＶＤＤｉ）に結合する。内部回路において元々設けられているキャパシタが、第１クランプ回路と並列に配置されるため、上記キャパシタの存在により、インピーダンスが低減され、チップ内に流れる過電流による電位差が小さくなる。それにより、チップ内に流れる過電流による電位差を小さくし、より大きな過電流を許容することで静電耐圧向上を図る。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
高電位側電源の入力端子と、低電位側電源の入力端子と、上記高電位側電源の電圧よりも低いレベルの内部回路用電源が供給されることによって動作可能な内部回路とを含む半導体集積回路装置であって、
それぞれ不所望なレベルの電圧をクランプするための第１クランプ回路と、それに縦積みされた第２クランプ回路とが、上記高電位側電源と上記低電位側電源との間に設けられ、上記第１クランプ回路と上記第２クランプ回路との縦積みによる中間ノードは、上記内部回路用電源に結合されて成ることを特徴とする半導体集積回路装置。
【請求項２】
上記内部回路は、上記内部回路用電源に結合された薄膜トランジスタによって形成された論理回路と、上記内部回路用電源と上記低電位側電源との間に設けられたノイズ低減用キャパシタと、を含む請求項１記載の半導体集積回路装置。
【請求項３】
上記高電位側電源を降圧することによって上記内部回路用電源を生成する内部回路用電源生成回路を含む請求項１又は２記載の半導体集積回路装置。
【請求項４】
上記内部回路用電源とは異なる入出力回路用電源が供給されることによって信号の外部出力を可能とする出力回路と、
上記入出力回路用電源と上記低電位側電源との間に設けられ、不所望なレベルの電圧をクランプするための第３クランプ回路と、を含む請求項請求項１乃至３の何れか１項記載の半導体集積回路装置。
【請求項５】
入力端子と、上記内部回路用電源が供給されることによって動作され、上記入力端子を介して伝達された信号を取り込むための入力回路と、を含み、
上記入力回路は、入力端子を介して取り込まれた信号を取り込むための入力トランジスタと、上記入出力回路用電源への導通経路を形成する静電破壊防止用ダイオードと、を含む請求項４項記載の半導体集積回路装置。
【請求項６】
上記第１クランプ回路が低電位側電源に結合され、上記第２クランプ回路が高電位側電源に結合されるとき、
上記第２クランプ回路は、
所定の時定数の範囲で参照電圧を形成する時定数回路と、
上記参照電圧に基づいて上記高電位側電源と上記内部回路用電源との電位差を検出可能なインバータ回路と、
上記インバータ回路の出力論理に基づいて、上記高電位側電源と上記内部回路用電源とを短絡可能なＭＯＳトランジスタと、
通常動作時において上記ＭＯＳトランジスタ及び上記インバータ回路に流れる貫通電流を阻止するための抵抗と、を含む請求項１乃至５の何れか１項記載の半導体集積回路装置。
【請求項７】
上記第１クランプ回路と上記第２クランプ回路とは互いに構成が等しい請求項１項記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置、さらにはそれにおける入力端子に不所望な高電圧が印加された場合にそれをクランプすることによって素子の破壊を防ぐための技術に関する。
【０００２】
【従来の技術】
半導体集積回路において静電耐圧を確保することは重要である。半導体集積回路の静電耐圧技術としては、例えば特開平１１−２４３６３９号公報に記載されているように、集積エリアの有効利用等を行え簡易な構成でサージ電圧等の急激な電圧変化を逃がすための技術が知られている。それによれば、供給される直流電圧の電圧変化が生じたことに対応して変化する変化信号を生成し、外部への信号出力を相補的に行うスイッチング素子対と、与えられる入力信号と前記信号生成部が生成した信号とに基づき、前記電圧変化が消滅されるように前記スイッチング素子対のスイッチング制御を行うようにしている。
【０００３】
また、特開平１０−３０３３１４号公報には、サージ電圧が印加された場合、入力回路への静電気の進入を防ぐための技術が示されている。それによれば、電源線及び接地線に接続され、入力端子から信号を与えられて前記信号の処理を行う入力回路と、入力端子に電源電圧方向の第１のサージ電圧が入力されるところの第１のサージ電圧による電荷を電源線にバイパスする電源側入力保護回路や、前記電源線と前記接地線との間に接続され、前記電源側入力保護回路により前記電源線にバイパスされた第１のサージ電圧による電荷を前記接地線にバイパスする電源間保護回路を設けることで、入力回路への静電気の進入を防ぐようにしている。
【０００４】
さらに、ＭＯＳトランジスタの耐圧を越える高いレベルの電源が供給される半導体集積回路において、クランプ回路を２段積みにすることで対処した回路技術が知られている（例えばＵＳＰ５９０７４６４）。そのような回路において、クランプ回路を２段積みにすることで形成された中間ノードには、中間電位発生回路によって発生された中間電位が供給される。中間電位発生回路は、二つのｐチャネル型ＭＯＳトランジスタが直列接続されて成り、このＭＯＳトランジスタ直列接続回路において電源電圧を分圧することで得られる。
【０００５】
【発明が解決しようとする課題】
ＭＯＳトランジスタの耐圧を越える高いレベルの電源が供給される半導体集積回路において、クランプ回路を２段積みにし、二つの素子（例えばｐチャネル型ＭＯＳトランジスタ）の直列接続回路で中間電位を生成し、それを上記中間ノードに供給する技術では、高電位側電源と低電位側電源の間のインピーダンスが１段の場合の２倍になる。本願発明者の検討によれば、インピーダンスが十分に低くないと、クランプ回路の過電流バイパス機能を十分に発揮できないため、静電耐圧の向上が阻害されることが見いだされた。
【０００６】
本発明の目的は、クランプ回路を２段積みした場合において不所望なレベルの電位を低インピーダンスでクランプするための技術を提供することにある。
【０００７】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
すなわち、高電位側電源の入力端子と、低電位側電源の入力端子と、上記高電位側電源の電圧よりも低いレベルの内部回路用電源が供給されることによって動作可能な内部回路とを含んで半導体集積回路装置が構成されるとき、それぞれ不所望なレベルの電圧をクランプするための第１クランプ回路と、それに縦積みされた第２クランプ回路とを、上記高電位側電源と上記低電位側電源との間に設け、上記第１クランプ回路と上記第２クランプ回路との縦積みによる中間ノードは、上記内部回路用電源に結合する。
【００１０】
内部回路においては、内部回路用電源と低電位側電源に結合されることによって、内部回路用電源に含まれるノイズを低減するためのキャパシタが随所に設けられているため、それらの合成容量は大きくなり、インピーダンスが低く抑えられている。
【００１１】
上記の手段によれば、内部回路の動作電源として元々設けられている電源である内部回路用電源を中間ノードに供給するようにしているため、内部回路において元々設けられているキャパシタが、第１クランプ回路と並列に配置され、それによりインピーダンスが低減されるため、チップ内に流れる過電流による電位差が小さくなる。よって、より大きな過電流を流すことが可能となり、静電耐圧の向上図ることができる。
【００１２】
このとき、上記内部回路は、上記内部回路用電源に結合された薄膜トランジスタによって形成された論理回路と、上記内部回路用電源と上記低電位側電源との間に設けられたノイズ低減用キャパシタとを含んで構成することができる。
【００１３】
また、上記高電位側電源を降圧することによって上記内部回路用電源を生成する内部回路用電源生成回路を設けることができる。
【００１４】
上記内部回路用電源とは異なる入出力回路用電源が供給されることによって信号の外部出力を可能とする出力回路と、上記入出力回路用電源と上記低電位側電源との間に設けられ、不所望なレベルの電圧をクランプするための第３クランプ回路とを設けることができる。
【００１５】
入力端子と、上記内部回路用電源が供給されることによって動作され、上記入力端子を介して伝達された信号を取り込むための入力回路とを設け、上記入力回路は、入力端子を介して取り込まれた信号を取り込むための入力トランジスタと、上記入出力回路用電源への導通経路を形成する静電破壊防止用ダイオードとを含んで構成することができる。
【００１６】
上記第１クランプ回路が低電位側電源に結合され、上記第２クランプ回路が高電位側電源に結合されるとき、上記第２クランプ回路は、所定の時定数の範囲で参照電圧を形成する時定数回路と、上記参照電圧に基づいて上記高電位側電源と上記内部回路用電源との電位差を検出可能なインバータ回路と、上記インバータ回路の出力論理に基づいて、上記高電位側電源と上記内部回路用電源とを短絡可能なＭＯＳトランジスタと、通常動作時において上記ＭＯＳトランジスタ及び上記インバータ回路に流れる貫通電流を阻止するための抵抗とを含んで構成することができる。
【００１７】
さらに、上記高電位側電源、低電位側電源、及び内部回路用電源における配線には、配線抵抗の低い再配線層を含めることができる。
【００１８】
【発明の実施の形態】
図１７には本発明にかかる半導体集積回路装置の一例であるＳＲＡＭが示される。
【００１９】
図１７に示されるＳＲＡＭ１０２は、特に制限されないが、半導体チップ１２０にＢＧＡ（ボール・グリッド・アレイ）基板１２１が結合されて成る。半導体チップ１２０は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＢＧＡ基板１２１は、部品実装基板などへの電気的な結合を可能とするための外部端子であるＢＧＡボール１２４を有する。半導体チップ１２０とＢＧＡ基板１２１とはバンプ電極１２５を介して電気的に結合される。
【００２０】
図１には上記ＳＲＡＭにおける主要部の回路構成が示される。
【００２１】
入力端子を介して高電位側電源ＶＤＤ、及び低電位側電源ＶＳＳが与えられるようになっている。特に制限されないが、高電位側電源ＶＤＤは２．５Ｖとされ、低電位側電源ＶＳＳは０Ｖ（グランドＧＮＤレベル）とされる。内部回路用電源生成回路４０が設けられ、この内部回路用電源生成回路４０は、高電位側電源ＶＤＤの出力電圧を降圧することで内部回路用電源ＶＤＤｉを生成する。それぞれ不所望なレベルの電圧をクランプするための第１クランプ回路１０と、それに縦積みされた第２クランプ回路２０とが、外部から供給された高電位側電源ＶＤＤと低電位側電源ＶＳＳとの間に設けられる。このように二つのクランプ回路１０，２０が縦積みされるのは、ＭＯＳトランジスタの微細化によりＭＯＳトランジスタの耐圧を越える高電位側電源ＶＤＤが供給される場合でも、一つのＭＯＳトランジスタに印加される電圧レベルを下げることによって、ＭＯＳトランジスタの使用を可能にするためである。そして、上記第１クランプ回路１０と上記第２クランプ回路２０との縦積みによる中間ノード１００は、上記内部回路用電源ＶＤＤｉに結合されている。また、信号を外部から信号を取り込むための入力端子８０が設けられ、この入力端子８０を介して取り込まれた信号は入力回路５０によってチップ内部に取り込まれるようになっている。入力回路５０は、上記内部回路用電源ＶＤＤｉが供給されることによって動作される。さらに、信号を外部出力するための出力回路７０が設けられる。この出力回路７０は、外部からＩ／Ｏ（入出力）回路用電源ＶＤＤＱが供給されることによって動作される。
【００２２】
上記内部回路用電源生成回路４０は、特に制限されないが、高電位側電源ＶＤＤに結合されたｐチャネル型ＭＯＳトランジスタ４３と、基準電圧を発生するための基準電圧発生回路４１と、この基準電圧発生回路４１から出力された基準電圧に基づいて、上記ｐチャネル型ＭＯＳトランジスタ４３を制御することによって内部回路用電源ＶＤＤｉが形成される。特に制限されないが、この内部回路用電源ＶＤＤｉの電圧レベルは、１．２Ｖとされる。
【００２３】
第１クランプ回路１０は次のように構成される。
【００２４】
内部回路用電源ＶＤＤｉに結合されたｐチャネル型ＭＯＳトランジスタ１１と、低電位側電源ＶＳＳに結合されたキャパシタ１２とが直列接続されることによって、その直列接続箇所から参照電圧が得られる。この参照電圧は、ｐチャネル型ＭＯＳトランジスタ１１の抵抗成分とキャパシタ１２との時定数によって決定される時間内では、内部回路用電源ＶＤＤｉの電圧レベルが不所望な値に上昇されたとしても、それにかかわらず一定電圧とされる。内部回路用電源ＶＤＤｉに結合されたｐチャネル型ＭＯＳトランジスタ１３と、低電位側電源ＶＳＳに結合されたｎチャネル型ＭＯＳトランジスタ１４とが直列接続されてインバータが形成される。このＭＯＳトランジスタ１３，１４のゲート電極には上記ｐチャネル型ＭＯＳトランジスタ１１とキャパシタ１２との直列接続ノードの参照電圧が供給される。そして内部回路用電源ＶＤＤｉと低電位側電源ＶＳＳとを短絡可能にｎチャネル型ＭＯＳトランジスタ１６が設けられる。このＭＯＳトランジスタ１６のゲート電極には、ＭＯＳトランジスタ１３，１４によるインバータの出力信号が伝達される。上記ＭＯＳトランジスタ１５のソース・ドレイン間には寄生ダイオード１６が存在する。
【００２５】
かかる構成によれば、通常動作時は、ＭＯＳトランジスタ１１とキャパシタ１２との直列接続ノードの参照電圧がＭＯＳトランジスタ１３，１４のゲート電極に供給されることによって、ＭＯＳトランジスタ１３がオフ状態とされ、ＭＯＳトランジスタ１４がオン状態とされる。このとき、ＭＯＳトランジスタ１５はオフ状態とされる。それに対して内部回路用電源ＶＤＤｉの電圧レベルが瞬間的に不所望なレベルに上昇された場合には、ｐチャネル型ＭＯＳトランジスタ１３がオンされ、ｎチャネル型ＭＯＳトランジスタ１４がオフされる。これにより、ｎチャネル型ＭＯＳトランジスタ１５が導通され、それによって上記内部回路用電源ＶＤＤｉの不所望なレベルの電圧がクランプされる。また、寄生ダイオード１６が存在するため、低電位側電源ＶＳＳの電圧が不所望なレベルに上昇した場合には、上記寄生ダイオード１６を介して内部回路用電源ＶＤＤｉに電流が流れることによって電圧クランプが行われる。
【００２６】
第２クランプ回路２０は次のように構成される。
【００２７】
高電位側電源ＶＤＤに結合されたｐチャネル型ＭＯＳトランジスタ２１と、内部回路用電源ＶＤＤｉに結合されたキャパシタ２２とが直列接続されることによって、その直列接続箇所から参照電圧が得られる。この参照電圧は、ｐチャネル型ＭＯＳトランジスタ２１の抵抗成分とキャパシタ２２との時定数によって決定される時間内では、高電位側電源ＶＤＤの電圧レベルが不所望な値に上昇されたとしても、それにかかわらず一定電圧とされる。高電位側電源ＶＤＤに結合されたｐチャネル型ＭＯＳトランジスタ２３と、内部回路用電源ＶＤＤｉに結合されたｎチャネル型ＭＯＳトランジスタ２４とが直列接続されてインバータが形成される。このＭＯＳトランジスタ２３，２４のゲート電極には上記ｐチャネル型ＭＯＳトランジスタ２１とキャパシタ２２との直列接続ノードの参照電圧が供給される。そして、高電位側電源ＶＤＤと内部回路用電源ＶＤＤｉとを短絡可能にｎチャネル型ＭＯＳトランジスタ２５が設けられる。このＭＯＳトランジスタ２５のゲート電極には、ＭＯＳトランジスタ２３，２４によるインバータの出力信号が伝達される。上記ＭＯＳトランジスタ２５のソース・ドレイン間には寄生ダイオード２６が存在する。
【００２８】
第３クランプ回路３０は次のように構成される。
【００２９】
Ｉ／Ｏ回路用電源ＶＤＤＱに結合されたｐチャネル型ＭＯＳトランジスタ３１と、低電位側電源ＶＳＳに結合されたキャパシタ３２とが直列接続されることによって、その直列接続箇所から参照電圧が得られる。この参照電圧は、ｐチャネル型ＭＯＳトランジスタ３１の抵抗成分とキャパシタ３２との時定数によって決定される時間内では、Ｉ／Ｏ回路用電源ＶＤＤＱの電圧レベルが不所望な値に上昇されたとしても、それにかかわらず一定電圧とされる。Ｉ／Ｏ回路用電源ＶＤＤＱに結合されたｐチャネル型ＭＯＳトランジスタ３３と、低電位側電源ＶＳＳに結合されたｎチャネル型ＭＯＳトランジスタ３４とが直列接続されてインバータが形成される。このＭＯＳトランジスタ３３，３４のゲート電極には上記ｐチャネル型ＭＯＳトランジスタ３１とキャパシタ３２との直列接続ノードの参照電圧が供給される。そして、Ｉ／Ｏ回路用電源ＶＤＤＱと低電位側電源ＶＳＳとを短絡可能にｎチャネル型ＭＯＳトランジスタ３５が設けられる。このＭＯＳトランジスタ３５のゲート電極には、ＭＯＳトランジスタ３３，３４によるインバータの出力信号が伝達される。上記ＭＯＳトランジスタ３５のソース・ドレイン間には寄生ダイオード３６が存在する。
【００３０】
かかる構成におけるクランプ動作は上記第１クランプ回路１０や上記第２クランプ回路２０と同様であるため、ここではその詳細な説明を省略する。
【００３１】
上記内部回路６０は、特に制限されないが、このＳＲＡＭにおける主要な内部論理を含む。例えば、図示されないメモリセルアレイやその周辺回路などはこの内部回路６０に含まれる。図１においては、内部回路６０の一例として、２入力アンドゲートや、それの後段に配置されたＭＯＳトランジスタ６２，６３が代表的に示される。このような内部回路６０を構成するＭＯＳトランジスタは、微細化により耐圧が低下されているため、高電位側電源ＶＤＤを降圧して得られた内部回路用電源ＶＤＤｉが供給される。内部回路の出力信号例えばメモりセルアレイからの読み出しデータなどは、出力回路７０を介して外部出力可能とされる。また、内部回路６０には、内部回路用電源ＶＤＤｉと低電位側電源ＶＳＳに結合されることによって、内部回路用電源ＶＤＤｉに含まれるノイズを低減するためのキャパシタ６４が随所に設けられる。そのようにキャパシタ６４が随所に設けられることにより、それらの合成容量は大きくなり、インピーダンスが低く抑えられている。
【００３２】
入力回路５０は、特に制限されないが、ｎチャネル型ＭＯＳトランジスタ５３，５５、及びｐチャネル型ＭＯＳトランジスタ５４を含む。内部回路用電源ＶＤＤｉに結合されたｐチャネル型ＭＯＳトランジスタ５４と、低電位側電源ＶＳＳに結合されたｎチャネル型ＭＯＳトランジスタ５５と直列接続されることで、入力信号を取り込むためのインバータが形成される。このＭＯＳトランジスタ５４，５５と、信号入力のための入力端子８０との間には、ｎチャネル型ＭＯＳトランジスタ５３が介在される。このＭＯＳトランジスタ５３のゲート電極は内部回路用電源ＶＤＤｉに結合される。また、この入力回路５０を構成するＭＯＳトランジスタの静電破壊を防止するためのダイオード５１，５２が設けられている。ダイオード５１は、入力端子８０からＭＯＳトランジスタ５３に至る信号入力経路と低電位側電源ＶＳＳとの間に設けられ、ダイオード５２は、Ｉ／Ｏ回路用電源ＶＤＤＱと上記信号入力経路との間に設けられる。
【００３３】
出力回路７０は、特に制限されないが、出力端子９０を介して信号を外部出力するためのＭＯＳトランジスタ７１〜７４と、この入力回路の素子を静電破壊から防止するためのダイオード７５，７６を含む。上記ＭＯＳトランジスタ７１〜７４など、この出力回路７０を構成するＭＯＳトランジスタは、Ｉ／Ｏ回路用電源ＶＤＤＱが供給されることによって動作される。
【００３４】
上記各回路において使用されるキャパシタ１２，２２，３２，６４などは、特に制限されないが、図３に示されるように、ゲート酸化膜を利用したＭＯＳ容量によって形成することができる。すなわち、ソース電極又はドレイン電極に相当する半導体領域（Ｐ＋，Ｎ＋）が低電位側電源ＶＳＳ（又は内部回路用電源ＶＤＤｉ）に共通接続されることによって、ゲート電極ＦＧとの間に形成されるＭＯＳ容量が利用される。
【００３５】
半導体集積回路装置の静電破壊耐圧評価方法として、ＨＢＭ（Ｈｕｍａｎ　Ｂｏｄｙ　Ｍｏｄｅｌ）、ＭＭ（Ｍａｃｈｉｎｅ　Ｍｏｄｅｌ）方式、及びＣＤＭ（Ｃｈａｒｇｅｄ　Ｄｅｖｉｃｅ　Ｍｏｄｅｌ）方式が知られている。ＨＢＭ方式は、人間にたまった静電気が半導体集積回路装置に放出される場合の波形をシミュレーションしたものである。ＭＭ方式は、機械にたまった静電気が半導体集積回路装置に放出される場合の波形をシミュレーションしたものである。ＣＤＭ方式は、半導体集積回路装置のパッケージにたまった静電気が放出される状態をシミュレーションしたものである。何れの方式においても、クランプ回路を介して低抵抗の電流パスが形成されていれば、ＭＯＳトランジスタに不所望なレベルの電圧が印加されないため、当該ＭＯＳトランジスタは破壊されずに済む。以下、ＨＢＭ方式とＣＤＭ方式を例に、クランプ回路の作用について図４乃至図７を参照しながら説明する。尚、説明の都合上、高電位側電源ＶＤＤの配線に存在する配線抵抗はｒｄで示され、低電位側電源ＶＳＳの配線に存在する配線抵抗はｒｓで示され、Ｉ／Ｏ回路用電源ＶＤＤＱの配線に存在する配線抵抗はｒｑで示される。
【００３６】
図４には、ＨＢＭ方式において入力端子８０に正極側の電荷が供給される場合が示される。
【００３７】
スイッチ４０２が破線で示される状態で直流電源（例えば１５０Ｖ）の正極側がキャパシタ４０３に結合されることで、このキャパシタ４０３の充電が行われる。次に、スイッチ４０２が実線で示されるように切り換わることでキャパシタ４０３の蓄積電荷（正極側）が入力端子８０に供給されることによって静電破壊耐圧評価が行われる。この評価には、ＶＳＳ基準、ＶＤＤ基準、ＶＤＤＱ基準の３種類がある。
【００３８】
ＶＳＳ基準の場合、低電位側電源ＶＳＳの入力端子のみがグランドレベルにされ、その状態でキャパシタ４０３の蓄積電荷（正極側）が入力端子８０に供給される。この場合、他の入力端子は開放状態とされる。このＶＳＳ基準の場合には、入力端子８０、ダイオード５２、Ｉ／Ｏ回路用電源ＶＤＤＱの配線、不所望な電圧印加により導通されたｎチャネル型ＭＯＳトランジスタ３５を介して低電位側電源ＶＳＳに至る電流パスに電流が流れることで、入力回路５０を形成するＭＯＳトランジスタ５３，５４，５５の電極に、不所望なレベルの電圧が印加されるのが回避される。
【００３９】
ＶＤＤ基準の場合、高電位側電源ＶＤＤの入力端子のみがグランドレベルにされ、その状態でキャパシタ４０３の蓄積電荷（正極側）が入力端子８０に供給される。このとき、他の入力端子は開放状態とされる。このＶＤＤ基準の場合には、入力端子８０、ダイオード５２、Ｉ／Ｏ回路用電源ＶＤＤＱの配線、不所望な電圧印加により導通されたｎチャネル型ＭＯＳトランジスタ３５、低電位側電源ＶＳＳの配線、ダイオード１６，２６を介して高電位側電源ＶＤＤに至る電流パスに電流が流れることで、入力回路５０を形成するＭＯＳトランジスタ５３，５４，５５の電極に、不所望なレベルの電圧が印加されるのが回避される。
【００４０】
ＶＤＤＱ基準の場合、Ｉ／Ｏ回路用電源ＶＤＤＱの入力端子のみがグランドレベルにされ、その状態でキャパシタ４０３の蓄積電荷（正極側）が入力端子８０に供給される。このとき、他の入力端子は開放状態とされる。このＶＤＤＱ基準の場合には、入力端子８０、ダイオード５２を介してＩ／Ｏ回路用電源ＶＤＤＱに至る電流パスに電流が流れることで、入力回路５０を形成するＭＯＳトランジスタ５３，５４，５５の電極に、不所望なレベルの電圧が印加されるのが回避される。
【００４１】
図５には、ＨＢＭ方式において入力端子８０に負極側の電荷が供給される場合が示される。
【００４２】
スイッチ５０２が破線で示される状態で直流電源（例えば１５０Ｖ）の負極側がキャパシタ４０３に結合されることで、このキャパシタ４０３の充電が行われる。次に、スイッチ５０２が実線で示されるように切り換わることでキャパシタ４０３の蓄積電荷（負極側）が入力端子８０に供給されることによって静電破壊耐圧評価が行われる。この評価には、ＶＳＳ基準、ＶＤＤ基準、ＶＤＤＱ基準の３種類がある。
【００４３】
ＶＳＳ基準の場合、低電位側電源ＶＳＳの入力端子のみがグランドレベルにされ、その状態でキャパシタ４０３の蓄積電荷（負極側）が入力端子８０に供給される。この場合、他の入力端子は開放状態とされる。このＶＳＳ基準の場合には、この低電位側電源ＶＳＳの入力端子、配線からダイオード５１を介して入力端子８０に至る電流パスに電流が流れることで、入力回路５０を形成するＭＯＳトランジスタ５３，５４，５５の電極に、不所望なレベルの電圧が印加されるのが回避される。
【００４４】
ＶＤＤ基準の場合、高電位側電源ＶＤＤの入力端子のみがグランドレベルにされ、その状態でキャパシタ４０３の蓄積電荷（負極側）が入力端子８０に供給される。このとき、他の入力端子は開放状態とされる。このＶＤＤ基準の場合には、この高電位側電源ＶＤＤの入力端子、配線から、不所望な電圧印加により導通されたｎチャネル型ＭＯＳトランジスタ２５，１５、低電位側電源ＶＳＳの配線、ダイオード５１を介して入力端子８０に至る電流パスに電流が流れることで、入力回路５０を形成するＭＯＳトランジスタ５３，５４，５５の電極に、不所望なレベルの電圧が印加されるのが回避される。
【００４５】
ＶＤＤＱ基準の場合、Ｉ／Ｏ回路用電源ＶＤＤＱの入力端子のみがグランドレベルにされ、その状態でキャパシタ４０３の蓄積電荷（負極側）が入力端子８０に供給される。このとき、他の入力端子は開放状態とされる。このＶＤＤＱ基準の場合には、このＩ／Ｏ回路用電源ＶＤＤＱの入力端子、配線から、不所望な電圧印加により導通されたｎチャネル型ＭＯＳトランジスタ３５、低電位側電源ＶＳＳの配線、ダイオード５１を介して入力端子８０に至る電流パスに電流が流れることで、入力回路５０を形成するＭＯＳトランジスタ５３，５４，５５の電極に、不所望なレベルの電圧が印加されるのが回避される。
【００４６】
尚、図４及び図５において、キャパシタ４０３からＳＲＡＭ内に電荷移動するとき、各配線抵抗ｒｓ、ｒｄ、ｒｑや、各クランプ回路１０，２０，３０内のＭＯＳトランジスタ１５，２５，３５のオン抵抗によって電圧が発生するが、この電圧のレベルがＭＯＳトランジスタの耐圧を越えないように素子の定数設定が行われる。
【００４７】
図６には、ＣＤＭ方式において、入力端子８０を介して帯電された負電位が放出される場合が示される。
【００４８】
高電位側電源ＶＤＤの入力端子、低電位側電源ＶＳＳの入力端子、Ｉ／Ｏ回路用電源ＶＤＤＱの入力端子、及び信号の入力端子８０を含む全ての端子に、それぞれスイッチ６０１、６０４、６０２、６０３を介して、直流電源（例えば２０００Ｖ）６０５、６０８、６０６、６０７の負極側が供給されることによってＳＲＡＭに電荷が蓄積された後に、スイッチ６０１，６０４，６０２はオフされ、スイッチ６０３の切り換えにより入力端子８０がグランドＧＮＤ（低電位側電源ＶＳＳレベル）に短絡される。このとき、入力端子８０からダイオード５２、不所望な電圧印加により導通されたｎチャネル型ＭＯＳトランジスタ３５、低電位側電源ＶＳＳの配線を介して入力回路５０に至る電流パスに電流が流れ、また、入力端子８０からダイオード５２、不所望な電圧印加により導通されたｎチャネル型ＭＯＳトランジスタ３５、ダイオード１６、内部回路用電源ＶＤＤｉの配線を介して入力回路５０に至る電流パスに電流が流れることにより、入力回路５０を形成するＭＯＳトランジスタ５３，５４，５５の電極に、不所望なレベルの電圧が印加されるのが回避される。
【００４９】
図７には、ＣＤＭ方式において、入力端子８０を介して帯電された正電位が放出される場合が示される。
【００５０】
高電位側電源ＶＤＤの入力端子、低電位側電源ＶＳＳの入力端子、Ｉ／Ｏ回路用電源ＶＤＤＱの入力端子、及び信号の入力端子８０を含む全ての端子に、それぞれスイッチ７０１、７０４、７０２、７０３を介して、直流電源（例えば２０００Ｖ）７０５、７０８、７０６、７０７の正極側が供給されることによってＳＲＡＭに電荷が蓄積された後に、スイッチ７０１，７０４，７０２はオフされ、スイッチ７０３の切り換えにより入力端子８０がグランドＧＮＤ（低電位側電源ＶＳＳレベル）に短絡される。このとき、入力回路５０から低電位側電源ＶＳＳの配線、ダイオード５１、及び入力端子８０を介してグランドＧＮＤに至る電流パスに電流が流れ、また、入力回路５０から内部回路用電源ＶＤＤｉの配線、不所望な電圧印加によって導通されたｎチャネル型ＭＯＳトランジスタ１５、低電位側電源ＶＳＳの配線、ダイオード５１、及び入力端子８０を介してグランドＧＮＤに至る電流パスに電流が流れ、入力回路５０を形成するＭＯＳトランジスタ５３，５４，５５の電極に、不所望なレベルの電圧が印加されるのが回避される。
【００５１】
尚、図６及び図７において、入力回路５０の入力抵抗ｒｇと、配線抵抗ｒｑ，ｒｓ，ｒｉとの間には、ｒｑ＜ｒｇ、及びｒｑ＋ｒｓ＋ｒｉ＜ｒｇの関係が成立するものとする。
【００５２】
ここで、図１に示される回路の比較対象とされる回路について図２を参照しながら説明する。
【００５３】
ＭＯＳトランジスタの耐圧を越える高いレベルの電源が供給される半導体集積回路において、クランプ回路１０，２０を２段積みした場合において、クランプ回路を２段積みにすることで形成された中間ノード１００に、ｐチャネル型ＭＯＳトランジスタ４０１，４０２が直列接続されて成る中間電位生成回路４０４が設けられる。かかる構成において、上記中間電位を生成するために二つのｐチャネル型ＭＯＳトランジスタ４０１，４０２の直列接続回路を設けることは、上記中間電位を生成するためだけの専用のＭＯＳトランジスタが必要になるし、また、上記中間電位を生成するに際して、二つのｐチャネル型ＭＯＳトランジスタ４０１，４０２には中間電位生成のために所定の電流を流さなければならず、その分、半導体集積回路の消費電流が増えてしまう。
【００５４】
これに対して、図１に示される構成では、内部回路６０の動作電源として元々設けられている電源である内部回路用電源ＶＤＤｉを中間ノード１００に供給するようにしているため、上記中間電位を生成するために二つのｐチャネル型ＭＯＳトランジスタ４０１，４０２の直列接続回路を新たに設ける必要がない。このため、二つのｐチャネル型ＭＯＳトランジスタ４０１，４０２の直列接続回路に無駄な電流をながさなくて済む。
【００５５】
次に、上記ＳＲＡＭのチップレイアウトについて説明する。
【００５６】
図８には上記ＳＲＡＭ１０２における再配線層とそれに接続されるバンプ電極及びパッドのレイアウトが示される。
【００５７】
図８においてバンプ（Ｂｕｍｐ）電極は丸印で示され、小さな四角は金属配線層によって形成されたパッドを示している。バンプ電極、パッド、及び再配線層は、そこにかかる電圧や信号の違いを区別するため、網掛けやハッチング、塗りつぶし等が行われている。
【００５８】
低電位側電源ＶＳＳ、高電位側電源ＶＤＤ、Ｉ／Ｏ回路用電源ＶＤＤＱ、内部回路用電源ＶＤＤｉの各配線が形成され、それらは、対応するバンプ電極に結合される。低電位側電源ＶＳＳ、高電位側電源ＶＤＤ、Ｉ／Ｏ回路用電源ＶＤＤＱは、対応するバンプ電極を介して外部から取り込まれ、対応する配線を介して各部に伝達される。再配線層２６６は、特に制限されないが、銅（Ｃｕ）とニッケル（Ｎｉ）から形成され、低抵抗である。そのような再配線層２６６を使って低電位側電源ＶＳＳ、高電位側電源ＶＤＤ、Ｉ／Ｏ回路用電源ＶＤＤＱ、内部回路用電源ＶＤＤｉの伝達を行うようことにより、配線抵抗による電圧降下を小さく抑えることができるので、良好な電源供給が可能とされる。また、中央部を避けて配置されたメモリマットは、スタティック型の複数のメモリセルがマトリクス状に配列されて成る。
【００５９】
図９には、入力回路５０や、内部回路電源生成回路（ＶＤＤｉ発生回路）４０、クランプ回路１０，２０，３０の配置が示される。尚、図９では、入力回路５０や、内部回路電源生成回路（ＶＤＤｉ発生回路）４０、クランプ回路１０，２０，３０などの配置個所を見やすくするため、再配線層２６６における配線やバンプ電極を省略している。図９に示されるように、配線抵抗の影響を可能な限り少なくするため、入力回路５０や、内部回路電源生成回路（ＶＤＤｉ発生回路）４０、クランプ回路１０，２０，３０を複数箇所に分散配置するようにしている。
【００６０】
図１０には、第１クランプ回路１０のレイアウト例が示される。
【００６１】
ｐチャネル型ＭＯＳトランジスタ１３及びｎチャネル型ＭＯＳトランジスタ１４はインバータを形成するためのＭＯＳトランジスタであり、それぞれ同数のＭＯＳトランジスタが並列接続されている。ｎチャネル型ＭＯＳトランジスタ１５は、クランプ用のＭＯＳトランジスタであり、多くの電流を安定して流せるように多数のＭＯＳトランジスタが並列接続されている。キャパシタ１２は、ＭＯＳトランジスタの酸化膜を利用したもので、多数のＭＯＳトランジスタが並列接続されてＰＷＥＬＬの寄生抵抗を小さくしている。内部回路用電源ＶＤＤｉ、低電位側電源ＶＳＳには配線第２層が用いられる。ＭＯＳトランジスタ１３，１４とＭＯＳトランジスタ１５との結合や、キャパシタ１２とＭＯＳトランジスタ１１，１３，１４との結合には、配線第１層、配線第２層が用いられる。また、図１１に示されるように、配線第３層を利用して低電位側電源ＶＳＳと、内部回路用電源ＶＤＤｉの配線が行われる。
【００６２】
図１２には、第２クランプ回路２０のレイアウト例が示される。
【００６３】
第２クランプ回路２０のレイアウトは基本的には第１クランプ回路２０のレイアウトと同じである。すなわち、ｐチャネル型ＭＯＳトランジスタ２３及びｎチャネル型ＭＯＳトランジスタ２４はインバータを形成するためのＭＯＳトランジスタであり、それぞれ同数のＭＯＳトランジスタが並列接続されている。ｎチャネル型ＭＯＳトランジスタ２５は、クランプ用のＭＯＳトランジスタであり、多くの電流を安定して流せるように多数のＭＯＳトランジスタが並列接続されている。キャパシタ２２は、ＭＯＳトランジスタの酸化膜を利用したもので、多数のＭＯＳトランジスタが並列接続されてＰＷＥＬＬの寄生抵抗を小さくしている。内部回路用電源ＶＤＤｉ、高電位側電源ＶＤＤには配線第２層が用いられる。ＭＯＳトランジスタ２３，２４とＭＯＳトランジスタ２５との結合や、キャパシタ２２とＭＯＳトランジスタ２１，２３，２４との結合には、配線第１層、配線第２層が用いられる。また、図１３に示されるように、配線第３層を利用して高電位側電源ＶＤＤと、内部回路用電源ＶＤＤｉの配線が行われる。
【００６４】
図１０、図１１に示される第１クランプ回路１０や、図１２、図１３に示される第２クランプ回路２０とは、半導体チップにおいて、図１４に示されるように横に並べて配置しても良いし、図１５に示されるように、それらを縦に並べて配置するようにしても良い。
【００６５】
また、本例では、外部から取り込まれたアドレス信号をも再配線層２６６を介して伝達するようにしている、例えば代表的に示されるアドレス信号又はコントロール信号入力用のバンプ電極（二重丸で示される）に、再配線層２６６によるアドレス信号配線が結合され、このアドレス信号配線を介して対応するパッドまでアドレス信号の伝達が行われる。そして、このパッドから半導体チップ１２０における金属配線層を介してアドレスレジスタ及びプレデコーダに伝達される。再配線層２６６は低抵抗であるため、そのような再配線層２６６を使ってアドレス信号の伝達を行うようにすれば、アドレス信号の遅延量が少ないので、アドレス信号伝達時間の短縮化を図ることができる。
【００６６】
また、本例では、アドレス信号配線にノイズが混入したり、また、隣接するアドレス配線からのクロストークを避けるため、アドレス信号配線を低電位側電源ＶＳＳの配線によってシールドするようにしている。例えばアドレス信号配線を挟むように低電位側電源ＶＳＳの配線が併設され、それによりによってアドレス信号配線は、それに隣接する低電位側電源ＶＳＳの配線によってシールドされている。
【００６７】
上記の例によれば、以下の作用効果を得ることができる。
【００６８】
（１）ＭＯＳトランジスタの耐圧を越える高いレベルの電源が供給されるＳＲＡＭにおいて、クランプ回路１０，２０を２段積みにすることで、高電位側電源ＶＤＤ、低電位側電源ＶＳＳ間のクランプが可能とされるので、クランプ回路専用の高耐圧のＭＯＳトランジスタを作る必要がない。
【００６９】
（２）図２に示されるように、ＭＯＳトランジスタの耐圧を越える高いレベルの電源が供給される半導体集積回路において、クランプ回路１０，２０を２段積みした場合において、クランプ回路を２段積みにすることで形成された中間ノード１００に、ｐチャネル型ＭＯＳトランジスタ４０１，４０２が直列接続されて成る中間電位生成回路４０４が設けられる場合には、上記中間電位を生成するためだけの専用のＭＯＳトランジスタが必要になるし、また、上記中間電位を生成するに際して、二つのｐチャネル型ＭＯＳトランジスタ４０１，４０２には中間電位生成のために所定の電流を流さなければならず、その分、半導体集積回路の消費電流が増えてしまうのに対して、図１に示される構成では、内部回路６０の動作電源として元々設けられている電源である内部回路用電源ＶＤＤｉを中間ノード１００に供給するようにしているため、上記中間電位を生成するために二つのｐチャネル型ＭＯＳトランジスタ４０１，４０２の直列接続回路を新たに設ける必要がない。このため、二つのｐチャネル型ＭＯＳトランジスタ４０１，４０２の直列接続回路に無駄な電流をながさなくて済む。
【００７０】
（３）内部回路６０には、内部回路用電源ＶＤＤｉと低電位側電源ＶＳＳに結合されることによって、内部回路用電源ＶＤＤｉに含まれるノイズを低減するためのキャパシタ６４が随所に設けられる。そのようにキャパシタ６４が随所に設けられることにより、それらの合成容量は大きくなり、インピーダンスが低く抑えられている。内部回路用電源ＶＤＤｉを中間ノード１００に供給する構成は、中間ノード１００と低電位側電源ＶＳＳとの間に、上記内部回路６０におけるキャパシタ６４が接続されることになるため、中間ノード１００と低電位側電源ＶＳＳとの間のインピーダンスを低く抑えることができる。そのようにインピーダンスが小さくなることでチップ内に流れる過電流による電位差が小さくなる。よってより大きな過電流を流すことが可能となり、より大きな静電耐圧を満足できる。
【００７１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
例えば、外部から供給される高電位側電源ＶＤＤの電圧レベルが低くされたことにより、内部回路用電源ＶＤＤｉの電圧レベルが、高電位側電源ＶＤＤの電圧レベルの半分以上になることがある。例えば、図１６において、内部回路用電源ＶＤＤｉの電圧レベルが１．２Ｖの場合に、高電位側電源ＶＤＤが１．５Ｖに低下された場合が考えられる。この場合、高電位側電源ＶＤＤと内部回路用電源ＶＤＤｉとの差１５３は、０．３Ｖと低いため、通常動作において、第２クランプ回路２におけるｐチャネル型ＭＯＳトランジスタ１３や、ｎチャネル型ＭＯＳトランジスタ２５を十分にオフすることができない。このために、当該ＭＯＳトランジスタに貫通電流が流れてしまう。
【００７３】
このように、高電位側電源ＶＤＤと内部回路用電源ＶＤＤｉとの差１５３が低すぎる場合には、ｐチャネル型ＭＯＳトランジスタ１１に対して高抵抗１５１を並列接続することにより、ｐチャネル型ＭＯＳトランジスタ１３のゲート電圧を、当該ＭＯＳトランジスタ１３をオフするに十分なハイレベルとする。また、ｎチャネル型ＭＯＳトランジスタ１４に対して高抵抗１５２を並列接続することで、ｎチャネル型ＭＯＳトランジスタ２５のゲート電圧を、当該ＭＯＳトランジスタをオフするに十分なローレベルにする。これにより、ｐチャネル型ＭＯＳトランジスタ１３や、ｎチャネル型ＭＯＳトランジスタ２５に貫通電流が流れるのを回避することができる。
【００７４】
また、上記の例では、入力回路５０における静電破壊防止用ダイオード５２をＩ／Ｏ回路用電源ＶＤＤＱに結合したが、入力端子に結合された各種入力回路の構成によっては、静電破壊防止用ダイオードを高電位側電源ＶＤＤに結合するようにしても良い。
【００７５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路装置に広く適用することができる。
【００７６】
本発明は、少なくとも高電位側電源の電圧よりも低いレベルの内部回路用電源が供給されることによって動作可能な内部回路を含むことを条件に適用することができる。
【００７７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００７８】
すなわち、内部回路の動作電源として元々設けられている電源である内部回路用電源を中間ノードに供給するようにしているため、内部回路において元々設けられているキャパシタが、第１クランプ回路と並列に配置されるため、不所望なレベルの電位を低インピーダンスでクランプすることが可能である。このようにインピーダンスを低く抑えることで、チップ内に流れる過電流による電位差が小さくなる。よってより大きな過電流を流すことが可能となり、より大きな静電耐圧を満足できる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の一例であるＳＲＡＭにおける主要部の構成例回路図である。
【図２】図１に示される回路の比較対象とされる回路の構成例回路図である。
【図３】図１に示される回路に含まれるキャパシタの断面図である。
【図４】図１に示される回路の静電破壊耐圧評価を説明するための回路図である。
【図５】図１に示される回路の静電破壊耐圧評価を説明するための回路図である。
【図６】図１に示される回路の静電破壊耐圧評価を説明するための回路図である。
【図７】図１に示される回路の静電破壊耐圧評価を説明するための回路図である。
【図８】上記ＳＲＡＭにおける再配線層に関するレイアウト説明図である。
【図９】上記ＳＲＡＭにおける再配線層に関するレイアウト説明図である。
【図１０】上記ＳＲＡＭにおける再配線層に関するレイアウト説明図である。
【図１１】上記ＳＲＡＭにおける再配線層に関するレイアウト説明図である。
【図１２】上記ＳＲＡＭに含まれる第２クランプ回路のレイアウト説明図である。
【図１３】上記ＳＲＡＭに含まれる第２クランプ回路のレイアウト説明図である。
【図１４】上記第１クランプ回路と上記第２クランプ回路との配置例説明図である。
【図１５】上記第１クランプ回路と上記第２クランプ回路との配置例説明図である。
【図１６】上記第２クランプ回路の別の構成例回路図である。
【図１７】上記ＳＲＡＭの構成例説明図である。
【符号の説明】
１０　第１クランプ回路
２０　第２クランプ回路
３０　第３クランプ回路
４０　内部回路電源生成回路
５０　入力回路
６０　内部回路
７０　出力回路
８０　入力端子
【図１】
2004014929.tif 000003
【図２】
2004014929.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2004014929.tif 000010
【図９】
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【図１０】
2004014929.tif 000012
【図１１】
2004014929.tif 000013
【図１２】
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【図１３】
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【図１４】
2004014929.tif 000016
【図１５】
2004014929.tif 000017
【図１６】
2004014929.tif 000018
【図１７】
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