(57)【要約】      （修正有）【課題】イリジウムおよび窒化シリコン含有構造において選択性の良いエッチング技術を提供する。【解決手段】第１のエッチストップ層３６を堆積するステップと、イリジウム下部電極層３８を形成するステップと、ＳｉＮ層４０を堆積するステップと、アルミニウムハードマスク４２を堆積し、パターニングするステップと、ＳｉＮ選択的エッチャントを用いてパターニングされていないＳｉＮ層４０をエッチングするステップであって、イリジウム下部電極層の高さでストップするステップと、第２の選択的エッチャントを用いて第１のエッチストップ層３６をエッチングするステップと、酸化物層を堆積し、酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、ＳｉＮ層を除去することによって形成されたトレンチ内に、強誘電性材料層を堆積するステップとを含む。【選択図】図５
2004282070.tif 000002
【特許請求の範囲】
【請求項１】
エッチング方法であって、
基板を準備するステップと、
ＴｉおよびＴａＮからなる材料群から選択される、第１のエッチストップ層を堆積するステップと、
イリジウム下部電極層を形成するステップと、
ＳｉＮ層を堆積するステップと、
アルミニウムハードマスクを堆積し、パターニングするステップと、
約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる、Ｃ４Ｆ８：Ａｒ：Ｏ２＝８：２：１からなる第１のエッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップであって、該イリジウム下部電極層の高さでストップする、ステップと、
約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる、ＣＦ４：Ａｒ：Ｃｌ＝８：２：１からなる第２のエッチャントを用いて該第１のエッチストップ層をエッチングするステップと、
酸化物層を堆積し、該酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、
該ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、
該ＳｉＮ層を除去することによって形成された該トレンチ内に、強誘電性材料層を堆積するステップと、
Ｈｉｇｈ−ｋ酸化物層を堆積するステップと、
デバイスを完成させるステップであって、メタライゼーションを行う、ステップと
を包含する、エッチング方法。
【請求項２】
前記Ｈｉｇｈ−ｋ酸化物を堆積するステップは、ＨｆＯ２およびＴｉＯ２からなるＨｉｇｈ−ｋ酸化物の群から選択される材料層を堆積するステップを含む、請求項１に記載の方法。
【請求項３】
前記強誘電性材料層を堆積するステップは、酸化鉛ゲルマニウム層を堆積するステップを含む、請求項１に記載の方法。
【請求項４】
エッチング方法であって、
基板を準備するステップと、
第１のエッチストップ層を堆積するステップと、
イリジウム下部電極層を形成するステップと、
ＳｉＮ層を堆積するステップと、
アルミニウムハードマスクを堆積し、パターニングするステップと、
ＳｉＮ選択的エッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップであって、該イリジウム下部電極層の高さでストップする、ステップと、
第２の選択的エッチャントを用いて該第１のエッチストップ層をエッチングするステップと、
酸化物層を堆積し、該酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、
該ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、
該ＳｉＮ層を除去することによって形成された該トレンチ内に、強誘電性材料層を堆積するステップと、
Ｈｉｇｈ−ｋ酸化物層を堆積するステップと、
デバイスを完成させるステップであって、メタライゼーションを行う、ステップと
を包含する、エッチング方法。
【請求項５】
前記Ｈｉｇｈ−ｋ酸化物を堆積するステップは、ＨｆＯ２およびＴｉＯ２からなるＨｉｇｈ−ｋ酸化物の群から選択される材料層を堆積するステップを含む、請求項４に記載の方法。
【請求項６】
前記強誘電性材料層を堆積するステップは、酸化鉛ゲルマニウム層を堆積するステップを含む、請求項４に記載の方法。
【請求項７】
前記第１のエッチストップ層を堆積するステップは、ＴｉおよびＴａＮからなる材料群から選択される層を堆積するステップを含む、請求項４に記載の方法。
【請求項８】
ＳｉＮ選択的エッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップは、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる、Ｃ４Ｆ８：Ａｒ：Ｏ２＝８：２：１からなる第１のエッチャントを準備するステップを含む、請求項４に記載の方法。
【請求項９】
前記第２の選択的エッチャントを用いて前記第１のエッチストップ層をエッチングするステップは、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる、ＣＦ４：Ａｒ：Ｃｌ＝８：２：１からなるエッチャントを準備するステップを含む、請求項４に記載の方法。
【請求項１０】
エッチング方法であって、
基板を準備するステップと、
ＴｉおよびＴａＮからなる材料群から選択される、第１のエッチストップ層を堆積するステップと、
イリジウム下部電極層を形成するステップと、
ＳｉＮ層を堆積するステップと、
アルミニウムハードマスクを堆積し、パターニングするステップと、
Ｃ４Ｆ８：Ａｒ：Ｏ２＝８：２：１からなる第１のエッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップであって、該イリジウム下部電極層の高さでストップする、ステップと、
ＣＦ４：Ａｒ：Ｃｌ＝８：２：１からなる第２のエッチャントを用いて第１のエッチストップ層をエッチングするステップと、
酸化物層を堆積し、該酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、
該ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、
該ＳｉＮ層を除去することによって形成された該トレンチ内に、強誘電性材料層を堆積するステップと、
Ｈｉｇｈ−ｋ酸化物層を堆積するステップと、
デバイスを完成させるステップであって、メタライゼーションを行う、ステップと
を包含する、エッチング方法。
【請求項１１】
前記Ｈｉｇｈ−ｋ酸化物を堆積するステップは、ＨｆＯ２およびＴｉＯ２からなるＨｉｇｈ−ｋ酸化物の群から選択される材料層を堆積するステップを含む、請求項１０に記載の方法。
【請求項１２】
前記強誘電性材料層を堆積するステップは、酸化鉛ゲルマニウム層を堆積するステップを含む、請求項１０に記載の方法。
【請求項１３】
前記第１のエッチャントを用いてエッチングするステップおよび前記第２のエッチャントを用いてエッチングするステップは、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで該エッチャントを用いるステップを含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エッチングプロセス、具体的には、ＳｉＮ／Ｉｒ／ＴａＮまたはＳｉＮ／Ｉｒ／Ｔｉスタックを有する１トランジスタ型不揮発性メモリデバイスの製造において用いられるエッチング技術に関する。
【背景技術】
【０００２】
ＭＦＭＰＯＳ（金属、強誘電体、酸化物およびシリコン）１トランジスタ型強誘電性メモリデバイスが提案されてきた。強誘電性ゲート制御デバイスの開発は、１９５０年代から始められていた。多くの異なるゲートスタック、例えば、金属強誘電性シリコン（ＭＦＳ）ＦＥＴ、金属強誘電性絶縁体シリコン（ＭＦＩＳ）ＦＥＴ、金属強誘電性金属シリコン（ＭＦＭＳ）ＦＥＴ、および金属強誘電性金属酸化物シリコン（ＭＦＭＯＳ）ＦＥＴが報告されてきたが、これらのデバイスは全て、１トランジスタ型（１Ｔ）メモリセル構造を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
同等の１トランジスタ−１キャパシタ型（１Ｔ−１Ｃ）メモリセルと比較すると、１Ｔ強誘電性メモリは、メモリセルサイズがより小さく、大きな利点を有する。それは、非破壊読み出し（ＮＤＲＯ）を提供することである。クリーンな強誘電性半導体界面を形成することが困難であるので、本明細書において、ＭＦＭＰＯＳメモリセル構造が提示される。ＭＦＭＰＯＳ  １Ｔデバイスを製造するために、ＳｉＮ／Ｉｒ／ＴａＮまたはＳｉＮ／Ｉｒ／Ｔｉスタックがエッチングされる必要がある。これは、重要な課題であり、ＩｒおよびＳｉＮの選択的エッチング性が低いので困難である。
【課題を解決するための手段】
【０００４】
エッチング方法は、基板を準備するステップと、第１のエッチストップ層を堆積するステップと、イリジウム下部電極層を形成するステップと、ＳｉＮ層を堆積するステップと、アルミニウムハードマスクを堆積し、パターニングするステップと、ＳｉＮ選択的エッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップであって、イリジウム下部電極層の高さでストップする、ステップと、第２の選択的エッチャントを用いて第１のエッチストップ層をエッチングするステップと、酸化物層を堆積し、酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、ＳｉＮ層を除去することによって形成されたトレンチ内に、強誘電性材料層を堆積するステップと、Ｈｉｇｈ−ｋ酸化物層を堆積するステップと、デバイスを完成させるステップであって、メタライゼーションを行う、ステップとを含む。
【０００５】
本発明の目的は、イリジウムおよび窒化シリコン含有構造において有用であるエッチング技術を提供することである。
【０００６】
本発明の他の目的は、ＭＦＭＰＯＳ１トランジスタ型メモリ用途において用いられる、アルミニウムハードマスクを用いてＳｉＮ／Ｉｒ／ＴａＮスタックまたはＳｉＮ／Ｉｒ／Ｔｉスタックをエッチングする２ステップエッチングプロセスを提供することである。
【０００７】
本発明のこの要旨および目的は、本発明の性質の大まかな理解を可能にするために提供される。本発明のより完全な理解は、以下の本発明の好適な実施形態の詳細な説明を、図面と共に参照することによって得られる。
【０００８】
本発明によるエッチング方法は、基板を準備するステップと、ＴｉおよびＴａＮからなる材料群から選択される、第１のエッチストップ層を堆積するステップと、イリジウム下部電極層を形成するステップと、ＳｉＮ層を堆積するステップと、アルミニウムハードマスクを堆積し、パターニングするステップと、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる、Ｃ４Ｆ８：Ａｒ：Ｏ２＝８：２：１からなる第１のエッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップであって、該イリジウム下部電極層の高さでストップする、ステップと、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる、ＣＦ４：Ａｒ：Ｃｌ＝８：２：１からなる第２のエッチャントを用いて該第１のエッチストップ層をエッチングするステップと、酸化物層を堆積し、該酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、該ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、該ＳｉＮ層を除去することによって形成された該トレンチ内に、強誘電性材料層を堆積するステップと、Ｈｉｇｈ−ｋ酸化物層を堆積するステップと、デバイスを完成させるステップであって、メタライゼーションを行う、ステップとを包含し、これにより上記目的を達成する。
【０００９】
前記Ｈｉｇｈ−ｋ酸化物を堆積するステップは、ＨｆＯ２およびＴｉＯ２からなるＨｉｇｈ−ｋ酸化物の群から選択される材料層を堆積するステップを含んでもよい。
【００１０】
前記強誘電性材料層を堆積するステップは、酸化鉛ゲルマニウム層を堆積するステップを含んでもよい。
【００１１】
本発明によるエッチング方法は、基板を準備するステップと、第１のエッチストップ層を堆積するステップと、イリジウム下部電極層を形成するステップと、ＳｉＮ層を堆積するステップと、アルミニウムハードマスクを堆積し、パターニングするステップと、ＳｉＮ選択的エッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップであって、該イリジウム下部電極層の高さでストップする、ステップと、第２の選択的エッチャントを用いて該第１のエッチストップ層をエッチングするステップと、酸化物層を堆積し、該酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、該ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、該ＳｉＮ層を除去することによって形成された該トレンチ内に、強誘電性材料層を堆積するステップと、Ｈｉｇｈ−ｋ酸化物層を堆積するステップと、デバイスを完成させるステップであって、メタライゼーションを行う、ステップとを包含し、これにより上記目的を達成する。
【００１２】
前記Ｈｉｇｈ−ｋ酸化物を堆積するステップは、ＨｆＯ２およびＴｉＯ２からなるＨｉｇｈ−ｋ酸化物の群から選択される材料層を堆積するステップを含んでもよい。
【００１３】
前記強誘電性材料層を堆積するステップは、酸化鉛ゲルマニウム層を堆積するステップを含んでもよい。
【００１４】
前記第１のエッチストップ層を堆積するステップは、ＴｉおよびＴａＮからなる材料群から選択される層を堆積するステップを含んでもよい。
【００１５】
ＳｉＮ選択的エッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップは、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる、Ｃ４Ｆ８：Ａｒ：Ｏ２＝８：２：１からなる第１のエッチャントを準備するステップを含んでもよい。
【００１６】
前記第２の選択的エッチャントを用いて前記第１のエッチストップ層をエッチングするステップは、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる、ＣＦ４：Ａｒ：Ｃｌ＝８：２：１からなるエッチャントを準備するステップを含んでもよい。
【００１７】
本発明によるエッチング方法は、基板を準備するステップと、ＴｉおよびＴａＮからなる材料群から選択される、第１のエッチストップ層を堆積するステップと、イリジウム下部電極層を形成するステップと、ＳｉＮ層を堆積するステップと、アルミニウムハードマスクを堆積し、パターニングするステップと、Ｃ４Ｆ８：Ａｒ：Ｏ２＝８：２：１からなる第１のエッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップであって、該イリジウム下部電極層の高さでストップする、ステップと、ＣＦ４：Ａｒ：Ｃｌ＝８：２：１からなる第２のエッチャントを用いて第１のエッチストップ層をエッチングするステップと、酸化物層を堆積し、該酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、該ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、該ＳｉＮ層を除去することによって形成された該トレンチ内に、強誘電性材料層を堆積するステップと、Ｈｉｇｈ−ｋ酸化物層を堆積するステップと、デバイスを完成させるステップであって、メタライゼーションを行う、ステップとを包含し、これにより上記目的を達成する。
【００１８】
前記Ｈｉｇｈ−ｋ酸化物を堆積するステップは、ＨｆＯ２およびＴｉＯ２からなるＨｉｇｈ−ｋ酸化物の群から選択される材料層を堆積するステップを含んでもよい。
【００１９】
前記強誘電性材料層を堆積するステップは、酸化鉛ゲルマニウム層を堆積するステップを含んでもよい。
【００２０】
前記第１のエッチャントを用いてエッチングするステップおよび前記第２のエッチャントを用いてエッチングするステップは、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで該エッチャントを用いるステップを含んでもよい。
【発明の効果】
【００２１】
ＳｉＮ／Ｉｒ／ＴａＮまたはＳｉＮ／Ｉｒ／Ｔｉスタックのエッチングを高精度に行うことができる。
【発明を実施するための最良の形態】
【００２２】
ＳｉＮ／Ｉｒ／ＴａＮまたはＳｉＮ／Ｉｒ／Ｔｉスタックのエッチングは、金属強誘電性酸化物シリコン（ＭＦＭＰＯＳ）１トランジスタ型（１Ｔ）デバイスの製造プロセスにおいて重要な課題である。イリジウムおよび窒化シリコンの選択的エッチング性が低いので、ＳｉＮ／Ｉｒ／ＴａＮまたはＳｉＮ／Ｉｒ／Ｔｉスタックのエッチングは困難である。本発明の方法は、２ステップエッチングプロセスおよびアルミニウムハードマスクの使用を含む。
【００２３】
本発明の方法は、アルミニウムをハードマスクとして用いて行われ、Ｉｒ層でストップするＳｉＮのエッチングのためのエッチャント処方（本明細書中、第１のエッチャントまたはＳｉＮ選択性エッチャントとも呼ばれる）を含む。これは、本明細書中、Ｃ４Ｆ８：Ａｒ：Ｏ２＝８：２：１の窒化物エッチャント組成とも呼ばれ、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、および約１５０ｗ〜２５０ｗのＲＦパワーで用いられる。
【００２４】
第２の選択的エッチャント処方は、ＣＦ４：Ａｒ：Ｃｌ＝８：２：１であり、約４００ｗ〜６００ｗのマイクロ波プラズマパワー、約１５０ｗ〜２５０ｗのＲＦパワーで用いられる。この処方は、本明細書中、イリジウムエッチャント組成と呼ばれ、ここでもアルミニウムハードマスクを用いてＩｒ／ＴａＮおよびＩｒ／Ｔｉをエッチングするために用いられる。窒化物エッチャント組成およびイリジウムエッチャント組成を用いる、ＳｉＮ、ＡｌおよびＩｒのエッチレートは、それぞれ、表１および表２に記載されている。
【００２５】
本発明による方法の第１のエッチングステップにおいて、窒化物エッチャント組成がＳｉＮ層をエッチングするために用いられ、エッチングは、アルミニウムハードマスクを用いて、Ｉｒにおいてイリジウム層の高さでストップする。本発明の方法の第２のエッチングステップにおいて、Ｉｒ／ＴａＮ層および／またはＩｒ／Ｔｉ層は、イリジウムエッチャント組成およびアルミニウムハードマスクを用いてエッチングされる。ｎＭＯＳ  １Ｔ  ＭＦＭＰＯＳメモリデバイスの製造は、ｐ型シリコン基板上のＳＴＩ絶縁から開始する。図１〜８に示すように、Ｉｒ／ＴｉまたはＴａＮならびにポリシリコンゲート、窒化物ゲート置換、ＭＯＣＶＤ選択的堆積、ＣＭＰ、Ｈｉｇｈ−ｋゲート酸化物の堆積およびアニーリング、Ｐｔ上部電極、ＩＬＤおよびコンタクトホールエッチングおよびメタライゼーション等を含む集積プロセスが、ＭＯＩによる１トランジスタ型メモリデバイスの製造に用いられる。
【００２６】
図１は、本発明の方法に従って構成されるデバイスの初期の構造の形状を、全体として、参照符号２０を付けて表す図である。ここで、図の右側の部分は、図の左側の部分に対して垂直の方向から見た、構造のゲート部分を通る断面の図である。類似の図が図２〜８に提示されている。図１に、基板２２およびＳＴＩ酸化物領域２４を示す。ソース２６およびドレイン２８は、閾値調節イオン注入の対象であったＮ＋領域である。ゲート酸化物は参照符号３０が付けて示され、ＣＶＤによって形成されるポリシリコン層は参照符号３２が付けて示される。
【００２７】
図２を参照すると、ポリシリコン層３２が形成された後、フォトレジストのＳＴＩ、再酸化、酸化物層３４のＣＶＤ、酸化物層３４のポリシリコン層３２の高さまでのＣＭＰ、ポリシリコン層３２による構造のエッチング、およびソース２６およびドレイン２８へのＮ＋イオン注入のステップが行われる。本明細書中、第１のエッチストップ層とも呼ばれるＴｉまたはＴａＮ層３６のＣＶＤによる堆積が行われる。その後、イリジウム下部電極３８が、電子ビーム蒸着によって形成され、ＳｉＮ層４０がＣＶＤによって形成される。
【００２８】
図３に、アルミニウムハードマスク４２の堆積およびパターニング、ならびに、本発明の方法の第１のエッチングステップにおけるＳｉＮ層４０のエッチングの後の構造を示す。エッチングは、イリジウム下部電極３８でストップする。図４は、ＴｉまたはＴａＮ層３６の高さでストップするイリジウム下部電極３８のエッチングを示す。その後、ＴｉまたはＴａＮ層は、図５に示すように、本発明の方法の第２のエッチングステップにおいてエッチングされる。
【００２９】
図６に、酸化物層４４の堆積、アルミニウムハードマスク４２を除去してＳｉＮ層４０の高さでストップする酸化物層４４のＣＭＰ、その後のＳｉＮ層４０のウェットエッチング後の構造を示す。強誘電性薄膜材料層４６が、ＭＯＣＶＤによって、選択的に堆積され、強誘電性薄膜はＣＭＰによって平滑化される。
【００３０】
図７は、ＨｆＯ２またはＴｉＯ２などのＨｉｇｈ−ｋ酸化物層４８の堆積およびアニーリング、白金上部電極５０の堆積、その後に続く上部電極のパターニングおよびエッチングを示す。図８に、ＨｆＯ２またはＴｉＯ２薄膜４８、酸化物層５２、ならびにコンタクトホールに必要なエッチングおよびそれに続くメタライゼーションを含む最終的な構造を示す。
【００３１】
【表１】
2004282070.tif 000003
【００３２】
【表２】
2004282070.tif 000004
【００３３】
図９および図１０は、本発明の方法によるエッチング後のＳｉＮ／Ｉｒ／ＴａＮスタックのＳＥＭ断面を示す。図１１および図１２は、本発明の方法の第２のステップによるエッチング後のＳｉＮ／Ｉｒ／ＴａＮスタックのＳＥＭ断面を示す。図９〜１２は、本発明の方法が、強誘電性メモリ製造に用いられることに適し、特に、酸化鉛ゲルマニウム（Ｐｂ５Ｇｅ３Ｏ１１）（ＰＧＯ）などの窒化物犠牲層が強誘電性メモリ材料と置換される窒化物置換ゲート用途において有用であることを示す。強誘電性メモリトランジスタ製造において、概して、犠牲ゲートスタックのエッチング後に酸化物の厚い層がウェハ上に堆積される。その後、ウェハは、ＣＭＰ平面化され、窒化物が除去される。窒化物の除去後、残留酸化物をクリーニングすることが好ましい。そのクリーニングプロセスの間、ゲートトレンチは僅かに拡大される。ＳＥＭマイクロ写真に示されているように、Ｉｒ下部電極は、窒化物より僅かに大きい。これは、強誘電性メモリゲートがＩｒ下部電極の外側に堆積されないことを確実にする。
【００３４】
以上、Ａｌハードマスクを用いる、ＳｉＮ／Ｉｒ／ＴａＮまたはＳｉＮ／Ｉｒ／Ｔｉスタックエッチングの方法が開示された。添付の特許請求の範囲に記載の本発明の範囲内で、さらなる改変および変更が為され得ることが理解される。
【００３５】
（要旨）
エッチング方法は、基板を準備するステップと、第１のエッチストップ層を堆積するステップと、イリジウム下部電極層を形成するステップと、ＳｉＮ層を堆積するステップと、アルミニウムハードマスクを堆積し、パターニングするステップと、ＳｉＮ選択的エッチャントを用いてパターニングされていないＳｉＮ層をエッチングするステップであって、イリジウム下部電極層の高さでストップする、ステップと、第２の選択的エッチャントを用いて第１のエッチストップ層をエッチングするステップと、酸化物層を堆積し、酸化物層を残りのＳｉＮ層の高さまでＣＭＰするステップと、ＳｉＮ層をウェットエッチングして、トレンチを形成するステップと、ＳｉＮ層を除去することによって形成されたトレンチ内に、強誘電性材料層を堆積するステップと、Ｈｉｇｈ−ｋ酸化物層を堆積するステップと、デバイスを完成させるステップであって、メタライゼーションを含む、ステップとを含む。
【００３６】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
【図面の簡単な説明】
【００３７】
【図１】図１は、本発明の方法の実施における１ステップを表す図である。
【図２】図２は、本発明の方法の実施における１ステップを表す図である。
【図３】図３は、本発明の方法の実施における１ステップを表す図である。
【図４】図４は、本発明の方法の実施における１ステップを表す図である。
【図５】図５は、本発明の方法の実施における１ステップを表す図である。
【図６】図６は、本発明の方法の実施における１ステップを表す図である。
【図７】図７は、本発明の方法の実施における１ステップを表す図である。
【図８】図８は、本発明の方法の実施における１ステップを表す図である。
【図９】図９は、本発明の方法を用いるエッチング後のＳｉＮ／Ｉｒ／ＴａＮスタックの２５ＫｘでのＳＥＭ断面の図である。
【図１０】図１０は、図１のＳｉＮ／Ｉｒ／ＴａＮスタックの１０ＫｘでのＳＥＭ断面の図である。
【図１１】図１１は、本発明の方法を用いるエッチング後のＳｉＮ／Ｉｒ／Ｔｉスタックの３０ＫｘでのＳＥＭ断面の図である。
【図１２】図１２は、図３のＳｉＮ／Ｉｒ／Ｔｉスタックの２０ＫｘでのＳＥＭ断面の図である。
【符号の説明】
【００３８】
２２  基板
２４  ＳＴＩ酸化物領域
２６  ソース
２８  ドレイン
３０  ゲート酸化物
３２  ポリシリコン層
３４  酸化物層
３６  Ｔｉ層またはＴａＮ層
３８  イリジウム下部電極
４０  ＳｉＮ層
４２  アルミニウムハードマスク
４４  酸化物層
４６  強誘電性薄膜材料層
４８  Ｈｉｇｈ−ｋ酸化物層
５０  白金上部電極
５２  酸化物層
【図１】
2004282070.tif 000005
【図２】
2004282070.tif 000006
【図３】
2004282070.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2004282070.tif 000014
【図１１】
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【図１２】
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