(57)【要約】【課題】高速メモリアクセスを可能とする。【解決手段】マイクロプロセッサ（１０）と半導体メモリ（２０）を含んで半導体装置が構成されるとき、上記マイクロプロセッサには、電源電圧の供給により外部との間で信号のやり取りを可能とするシステム側入出力バッファ回路（１０３）を設け、上記半導体メモリには、上記電源電圧を参照電圧として取り込んで、上記電源電圧にほぼ等しい内部電源電圧を生成する内部電源回路（２０７）と、上記内部電源電圧が供給されることにより、上記システム側入出力バッファ回路との間で信号のやり取りを可能とするメモリ側入出力バッファ回路（２０６）とを設け、マイクロプロセッサ側のレベルシフトを不要として半導体メモリの高速アクセスを可能とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
マイクロプロセッサと、それによってアクセス可能な半導体メモリとが結合されて成る半導体装置であって、
上記マイクロプロセッサは、電源電圧が供給されることにより、外部との間で信号のやり取りを可能とするシステム側入出力バッファ回路を含んで成り、
上記半導体メモリは、上記電源電圧を参照電圧として取り込んで、上記電源電圧にほぼ等しい内部電源電圧を生成する内部電源回路と、
上記内部電源電圧が供給されることにより、上記システム側入出力バッファ回路との間で信号のやり取りを可能とするメモリ側入出力バッファ回路と、を含んで成ることを特徴とする半導体装置。
【請求項２】
上記半導体メモリは、上記電源電圧を参照電圧として取り込むための専用の外部端子を含む請求項１記載の半導体装置。
【請求項３】
上記マイクロプロセッサは、上記電源電圧の供給によって動作される内部回路を含む請求項２記載の半導体装置。
【請求項４】
上記内部電源回路は、取り込まれた電源電圧と、上記内部電源回路の出力電圧とを比較するための差動回路と、
上記差動回路での比較結果に基づいて、上記内部電源電圧のレベルを決定するための電圧出力回路と、を含んで成る請求項３記載の半導体装置。
【請求項５】
上記半導体メモリは、上記内部電源電圧よりも高いレベルの第２内部電源電圧が供給されることによって動作されるメモリ内部回路を含み、
上記メモリ側入出力バッファ回路は、上記内部電源電圧レベルの信号を上記第２内部電源電圧レベルの信号にシフト可能なレベルシフト回路を含む請求項４記載の半導体装置。
【請求項６】
上記半導体メモリは、上記内部電源電圧よりも低いレベルの第３内部電源電圧を発生させるための降圧回路と、
上記第３内部電源電圧が供給されることによって動作されるメモリ内部回路と、を含み、
上記メモリ側入出力バッファ回路は、上記第３内部電源電圧レベルの信号を上記内部電源電圧レベルの信号にシフト可能なレベルシフト回路を含む請求項４記載の半導体装置。
【請求項７】
マイクロプロセッサと、それによってアクセス可能な半導体メモリとが結合されて成る半導体装置であって、
上記マイクロプロセッサは、外部から与えられた電源電圧を降圧することで内部コア電源電圧を生成する内部コア電源回路と、
上記内部コア電源電圧の供給によって動作され、外部との間で信号のやり取りを可能とするシステム側入出力バッファ回路とを含んで成り、
上記半導体メモリは、上記内部コア電源電圧を参照として取り込んで、上記内部コア電源電圧にほぼ等しい内部電源電圧を生成する内部電源回路と、
上記内部電源電圧が供給されることにより、上記システム側入出力バッファ回路との間で信号のやり取りを可能とするメモリ側入出力バッファ回路と、を含んで成ることを特徴とする半導体装置。
【請求項８】
上記半導体メモリは、上記内部コア電源電圧を参照電圧として取り込むための専用の外部端子を含む請求項７記載の半導体装置。
【請求項９】
上記マイクロプロセッサは、上記電源電圧の供給によって動作される内部回路を含む請求項８記載の半導体装置。
【請求項１０】
上記内部電源回路は、上記外部端子を介して取り込まれた電源電圧と、上記内部電源回路の出力電圧とを比較するための差動回路と、
上記差動回路での比較結果に基づいて、上記内部電源電圧のレベルを決定するための電圧出力回路と、を含んで成る請求項９記載の半導体装置。
【請求項１１】
上記マイクロプロセッサは、クロック信号を外部出力可能なクロックドライバを含み、
上記半導体メモリは、上記マイクロプロセッサにおける上記クロックドライバを介して出力されたクロック信号を取り込むためのクロックバッファと、
上記クロックバッファを介して取り込まれたクロック信号に同期動作する論理回路と、を含んで成る請求項７記載の半導体装置。
【請求項１２】
上記マイクロプロセッサと上記半導体メモリとは、互いに別チップで形成され、且つ、それらが樹脂モールドされることで一体化された請求項１乃至１１の何れか１項記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、複数の半導体チップが共通の配線基板上に搭載されて組み立てられるマルチチップモジュールに適用して有効な技術に関する。
【０００２】
【従来の技術】
最近、共通の配線基板にマイクロプロセッサ、メモリ等の複数のＬＳＩチップを搭載して、小型のコンピュータシステムを構成するようにしたマルチチップモジュール技術が普及してきている（例えば特許文献１参照）。
【０００３】
このマルチチップモジュールにおいては、予めパターニングされたプリント基板、セラミック基板等の配線基板を用いて、この共通の配線基板上に複数のベアのＬＳＩチップを配置して、ＬＳＩチップのパッド電極と配線基板上のパターン（導電層）とを、ワイヤーボンディング法、フリップチップ法等によって接続して実装することが行われる。複数のベアのＬＳＩチップは、平面的に配置される場合と、積み重ねられる場合とがある。複数のベアのＬＳＩチップが積み重ねられる場合の例としては、大容量のＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）を省いたモバイル用システムＬＳＩ上に、ＳＲＡＭを載置して成るものがある。
【０００４】
また、信号出力回路から異なる電圧で動作する外部回路に対して出力される信号のレベルを、プルアップ抵抗などの外付け部品を用いることなく適正に変換して送信するための技術として、最終出力段以外は５Ｖの駆動用電源によって駆動されるＬＳＩの最終出力段に、上記駆動用電源とは独立に駆動用電源が供給されたインバータゲートを配置し、そのインバータゲートの電源入力端子に、ＬＳＩの出力信号が与えられるＬＳＩの駆動用電源を電源線を介して接続する技術が知られている（例えば特許文献２参照）。
【０００５】
【特許文献１】
特許公開平９−３３１０１６号公報
【特許文献２】
特開平１１−４１０８９号公報
【０００６】
【発明が解決しようとする課題】
大容量のＳＲＡＭを内蔵するシングルチップ型モバイル用マイクロプロセッサに対して、大容量のＳＲＡＭを省いたモバイル用マイクロプロセッサ上に、汎用の低消費電力型ＳＲＡＭを載置して成るマルチチップモジュールにおいては、各チップ毎に、コア電圧とインタフェース電圧との２種類の電圧を有するため、マイクロプロセッサと外付けＳＲＡＭとの間で信号のやり取りを行う場合に、マイクロプロセッサにおけるＩ／Ｏ部と、ＳＲＡＭチップにおけるＩ／Ｏ部とで、それぞれ個別的にレベルシフトが行われることから、高速メモリアクセスが阻害されることが本願発明者によって見いだされた。
【０００７】
本発明の目的は、半導体装置において高速メモリアクセスを可能とするための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、マイクロプロセッサと半導体メモリを含んで半導体装置が構成されるとき、マイクロプロセッサは、電源電圧が供給されることにより、外部との間で信号のやり取りを可能とするシステム側入出力バッファ回路を含んで構成し、上記半導体メモリは、上記電源電圧を参照電圧として取り込んで、上記電源電圧にほぼ等しい内部電源電圧を生成する内部電源回路と、上記内部電源電圧が供給されることにより、上記システム側入出力バッファ回路との間で信号のやり取りを可能とするメモリ側入出力バッファ回路とを含んで構成する。
【００１１】
上記の手段によれば、マイクロプロセッサの電源電圧を参照電圧として半導体メモリに取り込み、それに基づいて生成された内部電源電圧を半導体メモリにおけるメモリ側入出力バッファ回路に供給することにより、メモリ側入出力バッファ回路の信号レベルをシステム側入出力バッファ回路に合わせることができる。このことが、マイクロプロセッサ側のレベルシフトを不要とし、マイクロプロセッサから半導体メモリの高速アクセスを可能とする。
【００１２】
このとき、上記半導体メモリは、上記電源電圧を参照電圧として取り込むための専用の外部端子を含んで構成することができる。また、上記マイクロプロセッサは、上記電源電圧の供給によって動作される内部回路を含んで構成することができる。上記内部電源回路を簡単に構成するには、取り込まれた電源電圧と、上記内部電源回路の出力電圧とを比較するための差動回路と、上記差動回路での比較結果に基づいて、上記内部電源電圧のレベルを決定するための電圧出力回路とを含んで構成すると良い。
【００１３】
上記半導体メモリには、上記内部電源電圧よりも高いレベルの第２内部電源電圧が供給されることによって動作されるメモリ内部回路を設け、上記メモリ側入出力バッファ回路には、上記内部電源電圧レベルの信号を上記第２内部電源電圧レベルの信号にシフト可能なレベルシフト回路を設けることができる。
【００１４】
上記半導体メモリには、上記内部電源電圧よりも低いレベルの第３内部電源電圧を発生させるための降圧回路と、上記第３内部電源電圧が供給されることによって動作されるメモリ内部回路と設け、上記メモリ側入出力バッファ回路には、上記第３内部電源電圧レベルの信号を上記内部電源電圧レベルの信号にシフト可能なレベルシフト回路を設けることができる。
【００１５】
また、上記マイクロプロセッサが、外部から与えられた電源電圧を降圧することで内部コア電源電圧を生成する内部コア電源回路と、上記内部コア電源電圧の供給によって動作され、外部との間で信号のやり取りを可能とするシステム側入出力バッファ回路とを含んで構成されるとき、上記半導体メモリは、上記内部コア電源電圧を参照として取り込んで、上記内部コア電源電圧にほぼ等しい内部電源電圧を生成する内部電源回路と、上記内部電源電圧が供給されることにより、上記システム側入出力バッファ回路との間で信号のやり取りを可能とするメモリ側入出力バッファ回路とを含んで構成することができる。
【００１６】
上記半導体メモリがクロック同期型とされる場合には、上記マイクロプロセッサには、クロック信号を外部出力可能なクロックドライバを設け、上記半導体メモリには、上記マイクロプロセッサにおける上記クロックドライバを介して出力されたクロック信号を取り込むためのクロックバッファと、上記クロックバッファを介して取り込まれたクロック信号に同期動作する論理回路とを設けることができる。
【００１７】
上記マイクロプロセッサと上記半導体メモリとは、互いに別チップで形成し、それらを樹脂モールドすることで一体化することができる。
【００１８】
【発明の実施の形態】
図２には、本発明にかかる半導体装置の一例であるマルチチップモジュールが示される。図２に示されるマルチチップモジュール１は、特に制限されないが、システムＬＳＩなどと称されるマイクロプロセッサ１０と、それによってアクセス可能なＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）２０とが基板３０に載置され、樹脂モールドなどによって一体化されて成る。マイクロプロセッサ１０、ＳＲＡＭ２０、及び基板３０には、それぞれボンディングパッド１１−１〜１１−ｎ、２１−１〜２１−ｎ、及び３１−１，３１−２が形成され、それらがボンディングワイヤで結合されることによって、信号のやり取りや電源供給が可能とされる。ＳＲＡＭ２０は、マイクロプロセッサ１０での処理における作業領域などとして使用される。このため、マイクロプロセッサ１０には、作業領域などとして使用されるＳＲＡＭは内蔵されていない。
【００１９】
図３には、上記マイクロプロセッサ１０の構成例が示される。
【００２０】
マイクロプロセッサ１０は、特に制限されないが、図３に示されるように、中央処理装置（ＣＰＵ）１０１、リードオンリーメモリ（ＲＯＭ）１０２、システム側入出力バッファ回路１０３、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）１０４、及びバスステートコントローラ（ＢＳＣ）１０５を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＣＰＵ１０１、ＲＯＭ１０２、システム側入出力バッファ回路１０３、ＤＭＡＣ１０４、及びＢＳＣ１０５は、バス１０６によって信号のやり取り可能に結合される。
【００２１】
ＲＯＭ１０２は、ＣＰＵ１０１で実行されるプログラムを保持する。システム側入出力バッファ回路１０３は、後に詳述するように、ボンディングパッドを介して外部との間で各種信号のやり取りを可能とする。特にＣＰＵ１０１は、システム側入出力バッファ回路１０３を介して上記ＳＲＡＭ２０のアクセスを行うことができる。ＤＭＡＣ１０４は、図示されないチップ内外のメモリ間や、内蔵周辺モジュール間でのＤＭＡ転送を制御する。ＢＳＣ１０５は、例えばウェイトサイクルの挿入などのバスステート制御を行う。
【００２２】
図４には、上記ＳＲＡＭ２０の構成例が示される。
【００２３】
ＳＲＡＭ２０は、特に制限されないが、図４に示されるように、メモリセルアレイ２０１、ロウデコーダ２０２、コントローラ２０３、カラム選択回路２０４、カラムデコーダ２０５、メモリ側入出力バッファ回路２０６、及び内部電源回路２０７を含み、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００２４】
メモリセルアレイ２０１は、複数のワード線と、それに交差するように配置された複数のビット線と、上記ワード線と上記ビット線との交差箇所に配置された複数のスタティック型メモリセルとを含んで成る。ロウデコーダ２０２は、ロウアドレス信号をデコードすることにより、上記複数のワード線から１本のワード線を選択レベルに駆動するための信号を生成する。カラム選択回路２０４は、上記複数のビット線を選択的にコモン線に結合させるための複数のカラム選択スイッチを含んで成る。カラムデコーダ２０５は、カラムアドレス信号をデコードすることにより、上記カラム選択スイッチの駆動信号を生成する。メモリ側入出力バッファ回路２０６は、上記コモン線のデータを外部出力するための出力回路と、上記メモリセルアレイ２０１への書き込みデータを外部から取り込むための入力回路とを含む。コントローラ２０３は、外部から与えられる制御信号に従って各部の動作タイミング信号を生成する。内部電源回路２０７は、マイクロプロセッサ１０で使用される電源電圧を参照電圧として取り込んで内部電源電圧ＶＤＤ’を生成する。生成された内部電源電圧ＶＤＤ’は、主としてメモリ側入出力バッファ回路２０６に供給される。
【００２５】
図１には、上記マイクロプロセッサ１０における主要部と、上記ＳＲＡＭ２０における主要部とが示される。
【００２６】
マイクロプロセッサ１０においては、ボンディングパッド１１−１，１１−２が、それぞれ基板３０におけるボンディングパッド３０−１，３０−２にボンディングされることにより、高電位側電源ＶＣＣ、及び高電位側電源ＶＤＤの取り込みが可能とされる。特に制限されないが、高電位側電源ＶＣＣは３．３Ｖとされ、高電位側電源ＶＤＤは１．５Ｖとされる。高電位側電源ＶＤＤは、ＣＰＵ１０１、ＲＯＭ１０２、システム側入出力バッファ回路１０３、ＤＭＡＣ１０４、及びＢＳＣ１０５など、マイクロプロセッサ１０におけるコア部分に供給される。この場合、ＣＰＵ１０１、ＲＯＭ１０２、システム側入出力バッファ回路１０３、ＤＭＡＣ１０４、及びＢＳＣ１０５間でやり取りされる各種信号のローレベルは低電位側電源ＶＳＳ（グランド）レベル、ハイレベルは高電位側電源ＶＤＤ（＝１．５Ｖ）レベルとされる。
【００２７】
複数のボンディングパッド１１−３〜１１−ｎは、ＳＲＡＭ２０における複数のボンディングパッド２１−３〜２１−ｎに、ボンディングワイヤによって結合される。
【００２８】
システム側入出力バッファ回路１０３は、複数のボンディングパッド１１−３〜１１−ｎに対応する複数の入出力バッファ１０３−３〜１０３−ｎを含む。そのうちの一つである入出力バッファ１０３−３は次のように構成される。
【００２９】
バス１０６の所定ビットの論理とライトイネーブル信号ＷＥとのナンド論理を得るナンドゲート７１と、このナンドゲート７１の出力信号によって動作制御されるｐチャネル型ＭＯＳトランジスタ７３と、ＳＲＡＭ２０への書込みデータの有効性を示すライトイネーブル信号ＷＥの論理を反転するためのインバータ７０と、このインバータ７０の出力信号と上記バス１０６の所定ビットの論理とのノア論理を得るノアゲート７２と、このノアゲート７２の出力信号によって動作制御されるｎチャネル型ＭＯＳトランジスタ７４とが結合されることで、上記ライトイネーブル信号ＷＥがハイレベルにアサートされた期間に上記バス１０６の所定ビットの論理をボンディングパッド１１−３に伝達するための出力バッファが形成される。また、ボンディングパッド１１−３の論理とＳＲＡＭ２０からの読出しデータの有効性を示すリードイネーブル信号ＲＥとのナンド論理を得るナンドゲート８１と、このナンドゲート８１の出力信号によって動作制御されるｐチャネル型ＭＯＳトランジスタ８３と、リードイネーブル信号ＲＥの論理を反転するためのインバータ８０と、このインバータ８０の出力信号とボンディングパッド１１−３の論理とのノア論理を得るノアゲート８２と、このノアゲート８２の出力信号によって動作制御されるｎチャネル型ＭＯＳトランジスタ８４とが結合されることで、上記リードイネーブル信号ＲＥがハイレベルにアサートされた期間に上記ボンディングパッド１１−３の論理をバス１０６に伝達するための入力バッファが形成される。上記リードイネーブル信号ＲＥがローレベルにネゲートされた期間では、ＭＯＳトランジスタ８３，８４の双方がオフされることにより、バス１０６に対して高インピーダンス状態とされる。
【００３０】
他のボンディングパッド１１−ｎに対応する入出力バッファ１０３−ｎも、上記入出力バッファ１０３−３と同様に構成される。
【００３１】
尚、アドレス信号や各種制御信号の場合には、マイクロプロセッサ１０からＳＲＡＭ２０に対して出力されるのみで、ＳＲＡＭ２０からマイクロプロセッサ１０に取り込まれることはない。従って、アドレス信号や各種制御信号の端子（パッド）に対応するバッファにおいては、入力バッファを省略し、出力バッファのみとすることができる。
【００３２】
上記構成のシステム側入出力バッファ回路１０３によれば、ライトイネーブル信号ＷＥがハイレベルにアサートされた期間において、バス１０６の信号を、ボンディングパッド１１−３〜１１−ｎを介してＳＲＡＭ２０に伝達することができる。また、リードイネーブル信号ＲＥがハイレベルにアサートされた期間においては、ＳＲＡＭ２０から伝達された信号をボンディングパッド１１−３〜１１−ｎ経由で取り込み、それをバス１０６に伝達することができる。
【００３３】
次に、ＳＲＡＭ２０においては、ボンディングパッド２１−１，２１−２が、それぞれ基板３０におけるボンディングパッド３０−１，３０−２にボンディングされることにより、高電位側電源ＶＣＣ、及び高電位側電源ＶＤＤの取り込みが可能とされる。高電位側電源ＶＣＣは、コントローラ２０３や、ロウデコーダ２０２、カラムデコーダ２０５、内部電源回路２０７などに供給される。高電位側電源ＶＤＤは内部電源回路２０７に参照電圧として取り込まれる。
【００３４】
内部電源回路２０７は、ボンディングパッド２１−２を介して伝達された高電位側電源ＶＤＤ（この電源ＶＤＤはマイクロプロセッサ１０におけるシステム側入出力バッファ回路１０３へも供給される）を参照電圧Ｖｒｅｆとして取り込んで内部電源電圧ＶＤＤ’を生成する。ここで、内部電源電圧ＶＤＤ’の電位レベルは、高電位側電源ＶＤＤの電位レベルにほぼ等しくされる。内部電源回路２０７は次のように構成される。
【００３５】
ボンディングパッド２１−２を介して伝達された高電位側電源ＶＤＤに含まれるノイズ成分を除去するためのキャパシタ４６が設けられる。この高電位側電源ＶＤＤはｎチャネル型ＭＯＳトランジスタ４２のゲート電極に伝達される。ｎチャネル型ＭＯＳトランジスタ４２に、ｎチャネル型ＭＯＳトランジスタ４１が差動結合される。このＭＯＳトランジスタ４１，４２のドレイン電極はカレントミラー型の負荷を形成するｐチャネル型ＭＯＳトランジスタ４４，４５を介して高電位側電源ＶＣＣに結合される。また、ＭＯＳトランジスタ４１，４２のソース電極は定電流源４３を介して低電位側電源ＶＳＳに結合される。ＭＯＳトランジスタ４２のドレイン電極側から差動対の出力信号が得られる。差動対の出力信号は、ｐチャネル型ＭＯＳトランジスタ４７のゲート電極に伝達される。ｐチャネル型ＭＯＳトランジスタ４７のソース電極は高電位側電源ＶＣＣに結合され、ｐチャネル型ＭＯＳトランジスタ４７のドレイン電極は、抵抗４８を介して低電位側電源ＶＳＳに結合される。差動対の出力信号に応じて抵抗４８に流れる電流が制御されることで、内部電源回路２０７の出力電圧ＶＤＤ’のレベルが決定される。このような意味で、ｐチャネル型ＭＯＳトランジスタ４７と抵抗４８との直列回路を電圧出力回路と称する。内部電源回路２０７の出力電圧ＶＤＤ’が、ＭＯＳトランジスタ４１に伝達されることによって、高電位側電源ＶＤＤと、内部電源回路２０７の出力電圧ＶＤＤ’との差分が得られ、この差分に基づいて、抵抗４８に流れる電流がＭＯＳトランジスタ４７で制御されることにより、内部電源回路２０７の出力電圧ＶＤＤ’は、高電位側電源ＶＤＤにほぼ等しくされる。そしてこの内部電源回路２０７の出力電圧ＶＤＤ’は、メモリ側入出力バッファ回路２０６に供給される。
【００３６】
メモリ側入出力バッファ回路２０６は、複数のボンディングパッド２１−３〜２１−ｎに対応して配置された複数の入出力バッファを有する。そのうちの一つである入出力バッファ２０６−３は次のように構成される。
【００３７】
出力信号ＯＵＴ１とアウトプットイネーブル信号ＯＥとのナンド論理を得るナンドゲート５１と、このナンドゲート５１の出力信号によって動作制御されるｐチャネル型ＭＯＳトランジスタ５３と、アウトプットイネーブル信号ＯＥの論理を反転するためのインバータ５０と、このインバータ５０の出力信号と上記出力信号ＯＵＴ１とのノア論理を得るノアゲート５２と、このノアゲート５２の出力信号によって動作制御されるｎチャネル型ＭＯＳトランジスタ５４とが結合されることで、上記アウトプットイネーブル信号ＯＥがハイレベルにアサートされた期間に上記出力信号ＯＵＴ１をボンディングパッド２１−３に伝達するための出力バッファが形成される。ここで、ナンドゲート５１、インバータ５０、及びノアゲート５２の電源電圧は、高電位側電源ＶＣＣとされるが、ｐチャネル型ＭＯＳトランジスタ５３のソース電極に内部電源ＶＤＤ’が供給されるため、入出力バッファ２０６−３から出力される信号のハイレベルは、内部電源ＶＤＤ’レベルであり、それは高電位側電源ＶＤＤレベルにほぼ等しい。
【００３８】
また、ボンディングパッド２１−３の信号と、ライトイネーブル信号ＷＥとのノア論理がノアゲート６１で得られ、このノアゲート６１の出力信号が、後段のレベルシフト回路で、高電位側電源ＶＣＣレベルに変換されるようになっている。上記レベルシフト回路は、上記ノアゲート６１の出力信号の論理を反転するインバータ６０、ｐチャネル型ＭＯＳトランジスタ５８，５９、及びｎチャネル型ＭＯＳトランジスタ５６，５７を含んで成る。ｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５６とが直列接続され、ｐチャネル型ＭＯＳトランジスタ５９とｎチャネル型ＭＯＳトランジスタ５７とが直列接続される。ｐチャネル型ＭＯＳトランジスタ５８，５９のソース電極は高電位側電源ＶＣＣに結合される。ｎチャネル型ＭＯＳトランジスタ５６，５７のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ５８とｎチャネル型ＭＯＳトランジスタ５６との直列接続ノードは、ｐチャネル型ＭＯＳトランジスタ５９のゲート電極に結合されるとともに、ＳＲＡＭ２０における内部回路に結合される。ｐチャネル型ＭＯＳトランジスタ５９とｎチャネル型ＭＯＳトランジスタ５７との直列接続ノードは、ｐチャネル型ＭＯＳトランジスタ５８のゲート電極に結合される。ノアゲート６１の出力信号はｎチャネル型ＭＯＳトランジスタ５７のゲート電極に伝達され、また、インバータ６０を介してｎチャネル型ＭＯＳトランジスタ５６のゲート電極に結合される。ノアゲート６１やインバータ６０の電源は、内部電源ＶＤＤ’とされるが、ｐチャネル型ＭＯＳトランジスタ５８，５９のソース電極に高電位側電源ＶＣＣが供給されることから、内部電源ＶＤＤ’レベルの信号が高電位側電源ＶＣＣレベルの信号ＩＮ１に変換されてから内部回路に伝達される。
【００３９】
他の入出力バッファ２０６−ｎも同様に構成される。
【００４０】
尚、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥなどの各種制御信号や、アドレス信号などは、マイクロプロセッサ１０からＳＲＡＭ２０へ伝達されるが、それとは逆にＳＲＡＭ２０からマイクロプロセッサ１０へ伝達されることはない。従って、ＳＲＡＭ２において、アウトプットイネーブル信号ＯＥ、ライトイネーブル信号ＷＥなどの各種制御信号や、アドレス信号などを取り込む端子（パッド）に対応するバッファには、出力バッファを省略し、入力バッファのみとすることができる。
【００４１】
上記の例によれば、以下の作用効果を得ることができる。
【００４２】
（１）ＳＲＡＭ２０においては、マイクロプロセッサ１０のコア電圧（ＶＤＤ）として使用される高電位側電源ＶＤＤを参照電圧として取り込んで、この高電位側電源ＶＤＤの電圧にほぼ等しい内部電源電圧ＶＤＤ’を生成し、この内部電源電圧ＶＤＤ’がメモリ側入出力バッファ回路２０６の動作用電源として供給される。このため、マイクロプロセッサ１０におけるシステム側入出力バッファ回路１０３においては、レベルシフトが不要となり、比較的簡単な構成のシステム側入出力バッファ回路１０３を介して、メモリ側入出力バッファ回路２０６をマイクロプロセッサ１０におけるバス１０６に結合させることができる。このため、マイクロコンピュータ１０とＳＲＡＭ２０との双方でレベルシフトを行う従来回路に比べて、マイクロプロセッサ１０とＳＲＡＭ２０との間でやり取りされる信号の高速化を図ることができる。
【００４３】
（２）マイクロプロセッサ１０のコア電圧（ＶＤＤ）を参照電圧としてこの高電位側電源ＶＤＤの電圧にほぼ等しい内部電源電圧ＶＤＤ’を生成しているため、マイクロプロセッサ１０のコア電圧（ＶＤＤ）が変更された場合でも、マイクロコンピュータ１０とＳＲＡＭ２０との間のインタフェースレベルが整合されるため、ＳＲＡＭ２０は、マイクロプロセッサ１０の品種展開に対して汎用性を有する。
【００４４】
図５には、上記ＳＲＡＭ２０の別の構成例が示される。
【００４５】
図５に示されるＳＲＡＭ２０が、図１に示されるのと大きく相違するのは、高電位側電源ＶＣＣを降圧することにより内部電源ＶＤＤｉを生成する降圧回路９０が設けられている点と、メモリ側入出力バッファ回路２０６において、内部電源ＶＤＤｉ系の信号を内部電源ＶＤＤ’系の信号にレベルシフトするためのレベルシフト回路が設けられている点である。
【００４６】
上記内部電源ＶＤＤｉは、内部電源ＶＤＤ’の電圧レベルよりも低い電圧レベルとされる。特に制限されないが、内部電源ＶＤＤ’が１．５Ｖとされるとき、内部電源ＶＤＤｉは１．３Ｖとされる。ＳＲＡＭ２０におけるロウデコーダ２０２、コントローラ２０３、カラム選択回路２０４や、カラムデコーダ２０５などの内部回路は、上記内部電源ＶＤＤｉが供給されることで動作される。
【００４７】
メモリ側入出力バッファ回路２０６は、複数のボンディングパッド２１−３〜２１−ｎに対応して配置された複数の入出力バッファを有する。そのうちの一つである入出力バッファ２０６−３は次のように構成される。
【００４８】
図５に示される入出力バッファ２０６−３が、図１に示されるのと大きく相違するのは、出力信号ＯＵＴ１の信号レベルを内部電源ＶＤＤ’系に変換するためのレベルシフト回路９１と、アウトプットイネーブル信号ＯＥの信号レベルを内部電源ＶＤＤ’系に変換するためのレベルシフト回路９２とが設けられる点である。レベルシフト回路９１は、出力信号ＯＵＴ１の論理を反転するインバータ９１５、ｐチャネル型ＭＯＳトランジスタ９１１，９１２、及びｎチャネル型ＭＯＳトランジスタ９１３，９１４を含んで成る。ｐチャネル型ＭＯＳトランジスタ９１１とｎチャネル型ＭＯＳトランジスタ９１３とが直列接続され、ｐチャネル型ＭＯＳトランジスタ９１２とｎチャネル型ＭＯＳトランジスタ９１４とが直列接続される。ｐチャネル型ＭＯＳトランジスタ９１１，９１２のソース電極は内部電源ＶＤＤ’に結合される。ｎチャネル型ＭＯＳトランジスタ９１３，９１４のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ９１２とｎチャネル型ＭＯＳトランジスタ９１４との直列接続ノードは、ｐチャネル型ＭＯＳトランジスタ９１１のゲート電極に結合されるとともに、ナンドゲート５１の入力端子及びノアゲート５２の入力端子に結合される。ｐチャネル型ＭＯＳトランジスタ９１１とｎチャネル型ＭＯＳトランジスタ９１３との直列接続ノードは、ｐチャネル型ＭＯＳトランジスタ９１２のゲート電極に結合される。これにより、出力信号ＯＵＴ１は、内部電源ＶＤＤｉ系の信号レベルから内部電源電圧ＶＤＤ’系の信号レベルにシフトされる。
【００４９】
レベルシフト回路９２は、アウトプットイネーブル信号ＯＥの論理を反転するインバータ９２５、ｐチャネル型ＭＯＳトランジスタ９２１，９２２、及びｎチャネル型ＭＯＳトランジスタ９２３，９２４を含んで成る。ｐチャネル型ＭＯＳトランジスタ９２１とｎチャネル型ＭＯＳトランジスタ９２３とが直列接続され、ｐチャネル型ＭＯＳトランジスタ９２２とｎチャネル型ＭＯＳトランジスタ９２４とが直列接続される。ｐチャネル型ＭＯＳトランジスタ９２１，９２２のソース電極は内部電源ＶＤＤ’に結合される。ｎチャネル型ＭＯＳトランジスタ９２３，９２４のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ９２２とｎチャネル型ＭＯＳトランジスタ９２４との直列接続ノードは、ｐチャネル型ＭＯＳトランジスタ９２１のゲート電極に結合されるとともに、ナンドゲート５１の入力端子に結合される。ｐチャネル型ＭＯＳトランジスタ９２１とｎチャネル型ＭＯＳトランジスタ９２３との直列接続ノードは、ｐチャネル型ＭＯＳトランジスタ９２２のゲート電極に結合されるとともに、ノアゲート５２の入力端子に結合される。これにより、アウトプットイネーブル信号ＯＥは、内部電源ＶＤＤｉ系の信号レベルから内部電源電圧ＶＤＤ’系の信号レベルにシフトされる。
【００５０】
このようにＳＲＡＭ２０の内部回路に供給される内部電源ＶＤＤｉが内部電源電圧ＶＤＤ’よりも低いレベルとされる場合には、メモリ側入出力バッファ回路２０６において、レベルシフト回路９１，９２を設け、内部電源ＶＤＤｉ系の信号レベルを内部電源電圧ＶＤＤ’系の信号レベルにシフトすれば良い。かかる構成においても、図１に示される場合と同様の作用効果を得ることができる。
【００５１】
図６には、上記マルチチップモジュール１の別の構成例が示される。
【００５２】
図６に示されるマルチチップモジュール１が、図２に示されるのと大きく相違するのは、基板３０に高電位側電源ＶＤＤのボンディングパッドが省略され、マイクロプロセッサ１０のボンディングパッド１１−２と、ＳＲＡＭ２０のボンディングパッド２１−２とがボンディングワイヤによって結合されている点である。
【００５３】
図７には、図６に示されるマイクロプロセッサ１０とＳＲＡＭ２０との主要部が示される。
【００５４】
図６に示されるマイクロプロセッサ１０が、図１に示されるのと大きく相違するのは、高電位側電源ＶＣＣを降圧することによって高電位側電源ＶＤＤを生成する内部コア電源回路１００を備える点である。特に制限されないが、高電位側電源ＶＣＣは３．３Ｖ、内部コア電源ＶＤＤは１．５Ｖとされる。この内部コア電源ＶＤＤは、図３に示されるＣＰＵ１０１、ＲＯＭ１０２、ＤＭＡＣ１０４、及びＢＳＣ１０５などの内部コア（内部回路）、及びシステム側入出力バッファ回路１０３に供給される。
【００５５】
そして、上記内部コア電源回路１００において生成された内部コア電源ＶＤＤは、マイクロプロセッサ１０のボンディングパッド１１−２、及びＳＲＡＭ２０のボンディングパッド２１−２を介して内部電源回路２０７に、参照電圧Ｖｒｅｆとして伝達される。つまり、図１に示される構成では、参照電圧Ｖｒｅｆは、基板３０のボンディングパッド３０−２を介して伝達されたが、図７に示される構成では、マイクロプロセッサ１０における内部コア電源回路１００で生成された電圧が参照電圧Ｖｒｅｆとして利用される。
【００５６】
尚、その他の構成については、図１に示される場合と同一とされる。
【００５７】
このように、マイクロプロセッサ１０における内部コア電源回路１００で生成されたコア電圧（ＶＤＤ）が参照電圧Ｖｒｅｆとして利用する場合においても、図１に示される場合と同様の作用効果を得ることができる。
【００５８】
また、マイクロプロセッサ１０における内部コア電源回路１００で生成されたコア電圧（ＶＤＤ）がＳＲＡＭ２０に伝達される場合において、このコア電圧（ＶＤＤ）をそのままメモリ側入出力バッファ回路２０６へ供給することが考えられる。しかし、マイクロプロセッサ１０における内部コア電源回路１００に十分な電流容量が無い場合には、コア電圧（ＶＤＤ）の電圧レベルが不所望に低下するおそれがある。これに対して、図７に示されるように、マイクロプロセッサ１０における内部コア電源回路１００で生成された電圧を参照電圧Ｖｒｅｆとして取り込み、それに基づいて内部電源回路２０７で内部電源ＶＤＤ’を生成する場合には、参照電圧Ｖｒｅｆ自体の消費が極めて少ないため、マイクロプロセッサ１０における内部コア電源回路１００に十分な電流容量が無い場合においても、コア電圧（ＶＤＤ）の電圧レベルが不所望に低下するのを回避することができるという利点がある。
【００５９】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
例えば、マイクロプロセッサ１０からＳＲＡＭ２０へクロック信号を供給し、ＳＲＡＭ２０の主要部をこのクロック信号に同期動作させることができる。この場合、ＳＲＡＭ２０は、クロック同期型とされる。例えば図８に示されるように、マイクロプロセッサ１０において、内部クロック生成回路１０７と、クロックドライバ回路１０８を設ける。内部クロック発生回路１０７は、基板３０（図２参照）に設けられたボンディングパッド３０−３及びマイクロプロセッサ１０に設けられたボンディングパッド１１−ＣＬＫ１を介して取り込まれたクロック信号に基づいて内部クロック信号ｉｎｔ．ＣＬＫを生成する。この内部クロック信号ｉｎｔ．ＣＬＫは、マイクロプロセッサ１０の内部回路に供給されるとともに、クロックドライバ回路１０８に伝達される。クロックドライバ回路１０８は、伝達された内部クロック信号ｉｎｔ．ＣＬＫに基づいて、外部負荷を駆動する。これにより、内部クロック信号ｉｎｔ．ＣＬＫが、マイクロプロセッサ１０のボンディングパッド１１−ＣＬＫ２、及びＳＲＡＭ２０のボンディングパッド２１−ＣＬＫ１を介してＳＲＡＭ２０の内部に伝達される。
【００６１】
ＳＲＡＭ２０は、クロック信号用の入力バッファ回路２０８と、このクロック信号用の入力バッファ回路２０８でバッファリングされたクロック信号に同期動作されるＤ型フリップフロップ回路２０９とを備える。ＳＲＡＭ２０からマイクロプロセッサ１０に伝達される信号は、Ｄ型フリップフロップ回路２０９においてクロック信号に同期されてから入出力バッファ２０６ｎの出力バッファに伝達され、この出力バッファを介してマイクロプロセッサ１０に伝達される。
【００６２】
上記入力バッファ回路２０８は、インバータ９３，９４，９５、ｐチャネル型ＭＯＳトランジスタ９８，９９、ｎチャネル型ＭＯＳトランジスタ９６，９７を含む。
【００６３】
ｐチャネル型ＭＯＳトランジスタ９８とｎチャネル型ＭＯＳトランジスタ９６とが直列接続され、ｐチャネル型ＭＯＳトランジスタ９９とｎチャネル型ＭＯＳトランジスタ９７とが直列接続される。ｐチャネル型ＭＯＳトランジスタ９８，９９のソース電極は高電位側電源ＶＣＣに結合される。ｎチャネル型ＭＯＳトランジスタ９６，９７のソース電極は低電位側電源ＶＳＳに結合される。ｐチャネル型ＭＯＳトランジスタ９８とｎチャネル型ＭＯＳトランジスタ９６との直列接続ノードは、ｐチャネル型ＭＯＳトランジスタ９９のゲート電極に結合されるとともに、インバータ９３を介して内部回路やＤ型フリップフロップ回路２０９に伝達される。
【００６４】
ｐチャネル型ＭＯＳトランジスタ９９とｎチャネル型ＭＯＳトランジスタ９７との直列接続ノードは、ｐチャネル型ＭＯＳトランジスタ９８のゲート電極に結合される。インバータ９４の出力信号はｎチャネル型ＭＯＳトランジスタ９７のゲート電極に伝達され、また、インバータ９５を介してｎチャネル型ＭＯＳトランジスタ９６のゲート電極に結合される。インバータ９４，９５の電源は、内部電源ＶＤＤ’とされるが、ｐチャネル型ＭＯＳトランジスタ９８，９９のソース電極に高電位側電源ＶＣＣが供給されることから、内部電源ＶＤＤ’レベルの信号が高電位側電源ＶＣＣレベルの信号に変換されてから内部回路やＤ型フリップフロップ回路２０９に伝達される。これにより、内部回路やＤ型フリップフロップ回路２０９は、マイクロプロセッサ１０において使用されている内部クロック信号ｉｎｔ．ＣＬＫに同期動作される。
【００６５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサとＳＲＡＭとが積み重ねられる場合について説明したが、マイクロプロセッサと、ＳＲＡＭなどの半導体メモリとが平面的に並べられる場合にも本発明を適用することができる。
【００６６】
本発明は、少なくともマイクロプロセッサとそれによってアクセス可能な半導体メモリとを含むことを条件に適用することができる。
【００６７】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６８】
すなわち、マイクロプロセッサの電源電圧を参照電圧として半導体メモリに取り込み、それに基づいて生成された内部電源電圧を半導体メモリにおけるメモリ側入出力バッファ回路に供給することにより、メモリ側入出力バッファ回路の信号レベルをシステム側入出力バッファ回路に合わせることができるため、マイクロプロセッサ側のレベルシフトが不要とされ、マイクロプロセッサから半導体メモリの高速アクセスが可能とされる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の一例であるマルチチップモジュールにおける主要部の構成例回路図である。
【図２】上記マルチチップモジュールの斜視図である。
【図３】上記マルチチップモジュールに含まれるマイクロプロセッサの構成例ブロック図である。
【図４】上記マルチチップモジュールに含まれるＳＲＡＭの構成例ブロック図である。
【図５】上記マルチチップモジュールにおける主要部の別の構成例回路図である。
【図６】本発明にかかる半導体装置の一例である別のマルチチップモジュールの斜視図である。
【図７】図６に示されるマルチチップモジュールにおける主要部の構成例回路図である。
【図８】上記マルチチップモジュールにおける主要部の別の構成例回路図である。
【符号の説明】
１０  マイクロプロセッサ
１１−１〜１１−ｎ  ボンディングパッド
２０  ＳＲＡＭ
２１−１〜２１−ｎ  ボンディングパッド
３０  基板
３１−１〜３１−ｎ  ボンディングパッド
９０  降圧回路
１００  内部コア電源回路
１０１  ＣＰＵ
１０２  ＲＯＭ
１０３  システム側入出力バッファ
１０４  ＤＭＡＣ
１０５  ＢＳＣ
１０６  バス
２０１  メモリセルアレイ
２０２  ロウデコーダ
２０３  コントローラ
２０４  カラム選択回路
２０５  カラムデコーダ
２０６  メモリ側入出力回路
２０７  内部電源回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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