(57)【要約】【課題】メモリ装置とデータ処理装置間のアクセスを高速かつ低電力で行う。【解決手段】ヒット判定対象とするメモリとヒット判定対象としない予備メモリとに区別し、ミスが生じた予備メモリにデータを転送した後、予備メモリをヒット対象メモリへ、ミスが生じたメモリを予備メモリへ切り替えることのできるメモリ制御装置、及びデータ処理装置。【効果】本発明によって、ヒット判定対象とするキャッシュメモリとヒット判定対象としない予備キャッシュメモリに区別することにより、またキャッシュメモリとセンスアンプをキャッシュメモリとして利用することによりキャッシュメモリ内蔵メモリを高速、かつ低電力に動作させることができる。【選択図】　図１
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【特許請求の範囲】
【請求項１】
中央演算処理装置と、
前記中央演算処理装置から読み出し要求が供給されるメモリ制御装置と、
前記メモリ制御装置によって制御されメモリバンクとキャッシュメモリを有するメモリ装置とを具備した情報処理装置において、
前記メモリバンク１つに対して割り当てられた複数のキャッシュメモリのうち、１つはヒット判定の対象としないことを特徴とするメモリ制御方法。
【請求項２】
前記キャッシュメモリへのヒット判定の結果に応じて、
前記ヒット判定の対象となるキャッシュメモリを変えることを特徴とする請求項１に記載のメモリ制御方法。
【請求項３】
前記キャッシュメモリへのヒット判定の結果、前記キャッシュメモリに対してミスが生じ、かつ前記メモリバンクへの書き戻しが必要な場合、
ヒット判定の対象としない前記キャッシュメモリへ前記メモリバンクから前記読み出し要求に対応したデータの転送を行い、ヒット判定の対象とするキャッシュメモリのデータを前記メモリバンクに書き込みを行なった後に、
前記ヒット判定の対象としないキャッシュメモリをヒット判定の対象とする一方、前記ヒット判定の対象とするキャッシュメモリをヒット判定の対象としないようにヒット判定の対象を切り替えることを特徴とする請求項１に記載のメモリ制御方法。
【請求項４】
中央演算処理装置と、
前記中央演算処理装置から読み出し要求が供給されるメモリ制御装置と、
前記メモリ制御装置によって制御されメモリバンクとキャッシュメモリを有するメモリ装置とを具備した情報処理装置において、
前記読み出し要求に対して、前記キャッシュメモリと前記メモリバンクに接続されたセンスアンプメモリの両方に対してヒット判定することを特徴とするメモリ制御方法。
【請求項５】
前記中央演算処理装置からの要求データが命令コードか処理データかの識別を行い、前記識別の結果、命令コードの場合はキャッシュメモリに、処理データの場合はセンスアンプメモリに前記ヒット判定の対象を割り当てることを特徴とする請求項４に記載のメモリ制御方法。
【請求項６】
前記中央演算処理装置からの要求データが命令コードか処理データかの識別を行い、前記識別の結果、命令コードの場合はキャッシュメモリからデータを読み出し、処理データの場合は、メモリバンクへアクセスを行なうことを特徴とする請求項４に記載のメモリ制御方法。
【請求項７】
前記情報処理装置において、ＤＲＡＭ、ＳＲＡＭまたは不揮発性メモリのいずれかを含む前記メモリ装置を用いることを特徴とする請求項１又は４に記載のメモリ制御方法。
【請求項８】
前記情報処理装置において、ＳＲＡＭからなる前記キャッシュメモリ装置を用いることを特徴とする請求項１又は４に記載のメモリ制御方法。
【請求項９】
前記中央演算処理装置と前記メモリ制御装置とが１チップ上に設けられた情報処理装置を用いることを特徴とする請求項１又は４に記載のメモリ制御方法。
【請求項１０】
中央演算処理装置と、
前記中央演算処理装置から読み出し要求が供給されるメモリ制御装置と、
前記メモリ制御装置によって制御されメモリバンクとキャッシュメモリを有するメモリ装置とを具備した情報処理装置において、
前記キャッシュメモリのうち、一部の記憶領域はヒット判定の対象としないことを特徴とするメモリ制御方法。
【請求項１１】
前記キャッシュメモリは前記メモリバンクに対して重複したアドレスを割り当てていないことを特徴とする請求項１０に記載のメモリ制御方法。
【請求項１２】
前記中央演算処理装置に対して、前記キャッシュメモリの記憶領域を複数割り当てることを特徴とした請求項１０に記載のメモリ制御方法。
【請求項１３】
前記中央演算処理装置と前記メモリ制御装置と前記メモリ装置とが１チップ上に設けられた情報処理装置を用いることを特徴とする請求項１０に記載のメモリ制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ制御方法に関し、特にＣＰＵ等のメモリ（ＤＲＡＭ等）をアクセスする装置と、これらの装置からのアクセスを受けメモリ（ＤＲＡＭ等）を制御するメモリ制御回路と、メモリ（ＤＲＡＭ等）とから構成される情報処理装置に関する。
【０００２】
【従来の技術】
従来のＤＲＡＭには、複数のＤＲＡＭメモリバンクとキャッシュメモリＳＲＡＭから構成されるＤＲＡＭ、つまりキャッシュメモリ内蔵ＤＲＡＭがあり、［文献１］特開平１１−８６５３２で開示されている。
また、従来のＤＲＡＭの制御方法には、ＤＲＡＭのセンスアンプをキャッシュメモリとして機能させる方法が［文献２］特開平２０００−２１１６０で開示されている。
【０００３】
【発明が解決しようとする課題】
本願発明者は、本願に先だって、キャッシュメモリを内蔵するＤＲＡＭ及びその制御方法について検討を行った。
情報処理装置はＣＰＵなどのＤＲＡＭをアクセスする装置と、ＤＲＡＭを制御する制御装置とＤＲＡＭから構成されている。
ＤＲＡＭには、ＣＰＵで実行されるプログラム、ＣＰＵで処理されるデータ、などを格納する。
【０００４】
図２にメモリ容量が１２８Ｍｂｉｔ、Ｉ／Ｏ幅が８ｂｉｔのＳＤＲＡＭを８個用いたメモリモジュールＭＥＭを示す。
ＳＤＲＡＭは２つのメモリバンクＢ０およびＢ１とキャッシュメモリ部ＣＡＣＨＥから構成される。各メモリバンクは、ロウデコーダＸ−ＤＥＣ、セグメントデコーダーＳＧ−ＤＥＣ、メモリセルアレイＡＲＹとセンスアンプＳＡから構成される。センスアンプＳＡは８１９２ｂｉｔの１ページ分のデータを保持することが出来る。
キャッシュメモリ部ＣＡＣＨＥはキャッシュデコーダーＣＨ−ＤＥＣ、カラムデコーダーＹ−ＤＥＣ、ＣＨ１５からＣＨ０の１６個のキャッシュメモリから構成される。１つのキャッシュメモリは２０４８ｂｉｔのデータを保持できる。
【０００５】
図３を用いてＳＤＲＡＭからデータを読み出し方法について説明をする。
バンクアクティブ命令ＡＣとバンクアドレスＢＫ０、ロウアドレスＲ０によって、メモリバンクとメモリバンク内のワード線が選択され、メモリセルアレイＡＲＹの１ページ分の８１９２ｂｉｔのデータがセンスアンプＳＡへ転送、保持される。
【０００６】
次に、プリフェッチ命令ＰＦとバンクアドレスＢＫ０、セグメントアドレスＳＧ０、キャッシュアドレスＣＨ０によって、選択されたバンクのセンスアンプＳＡに保持されたデータのうち、セグメントアドレスＳＧ０で指定された、２０４８ビットのデータが、キャッシュアドレスＣＨ０で指定されたキャッシュへ転送、保持される。
【０００７】
次に、リード命令ＲＤとキャッシュアドレスＣＨ０、カラムアドレスＣ０で指定されたキャッシュに保持されデータが８ｂｉｔずつ読み出される。この時の、クロック周期をＴとすると、読出しレイテンシは６Ｔとなる。
最後にプリチャージ命令ＰＲＥおよびバンクアドレスＢＫ０によって指定されたメモリバンク内のワード線を非選択にし、センスアンプＳＡを非活性にする。
【０００８】
プリチャージ命令ＰＲＥによって、センスアンプＳＡに保持されたデータをは消えてしまうが、キャッシュ内のデータは保持されたままとなる。
キャッシュメモリ内にデータが保持された状態で、ＣＰＵがＳＤＲＡＭへアクセスを行い、そのアクセスにおける、バンクアドレス、ロウアドレス、セグメントアドレスが、キャッシュ内に保持されたデータの、それぞれのアドレスと等しい場合、キャッシュから直接データを短時間で読み出すことが出来る。
【０００９】
図４にＳＤＲＡＭのキャッシュメモリＣＨ０への４バーストのデータの書き込み方法を示す。
ライト命令ＷＴとキャッシュアドレスＣＨ０、カラムアドレスＣ０によって指定されたキャッシュメモリＣＨ０内のアドレスＣ０、Ｃ０＋１、Ｃ０＋２、Ｃ０＋３へ順に８ｂｉｔずつデータが書きこまれる。この時の、書き込みレイテンシは０Ｔとなる。
一度、キャッシュＣＨ０にデータ書きこまれると、メモリセルアレイＡＲＹとキャッシュメモリＣＨ０とのデータの同一性は保たれなくなる。同一性を保つためには、キャッシュメモリＣＨ０のデータをメモリセルアレイＡＲＹへ書き戻す必要がある。
【００１０】
図５にＳＤＲＡＭのキャッシュメモリからメモリセルアレイへのデータの書き戻し方法を示す。
リストア命令ＲＳＴ、バンクアドレスＢＫ０、キャッシュアドレスＣＨ０、セグメントアドレスＳＧ０によって、メモリセルアレイＡＲＹへ書き込むデータが準備される。次の、バンクアクティブ命令ＡＣとバンクアドレスＢＫ０、ロウアドレスＲ０によって、指定されたメモリバンク内のワード線が選択され、センスアンプＳＡが活性化され、データがセンスアンプＳＡを通じてメモリセルアレイへ書きこまれる。
最後にプリチャージ命令ＰＲＥおよびバンクアドレスＢＫ０によって指定されたメモリバンク内のワード線を非選択にし、センスアンプＳＡを非活性にする。
【００１１】
図６に、一度、新しいデータが書きこまれたキャッシュメモリＣＨ０に対して読出しを行った際、ＣＨ０に読み出すべきデータが存在しない場合の読出し動作について示す。キャッシュメモリＣＨ０だけに新しいデータが書き込まれると、キャッシュメモリＣＨ０とメモリセルアレイＡＲＹとの間にはデータの同一性が失われる。そこで先ず、キャッシュメモリＣＨ０とメモリセルアレイのデータの同一性を保つために、キャッシュメモリＣＨ０からメモリセルアレイへデータを書き戻す。
【００１２】
キャッシュメモリＣＨ０からメモリセルアレイへデータを書き戻すために、リストア命令ＲＳＴ、バンクアドレスＢＫ０、キャッシュアドレスＣＨ０、セグメントアドレスＳＧ０によって、メモリセルアレイＡＲＹへ書き込むデータが準備される。次の、バンクアクティブ命令ＡＣとバンクアドレスＢＫ０、ロウアドレスＲ０によって、指定されたメモリバンク内のワード線が選択され、センスアンプＳＡが活性化され、データがセンスアンプＳＡを通じてメモリセルアレイへ書きこまれる。
最後にプリチャージ命令ＰＲＥおよびバンクアドレスＢＫ０によって指定されたメモリバンク内のワード線を非選択にし、センスアンプＳＡを非活性にする。
【００１３】
次に、読み出すべきデータの読出しを行う。
データを読み出すために、バンクアクティブ命令ＡＣとバンクアドレスＢＫ０、ロウアドレスＲ１によって、メモリバンクと、メモリバンク内のワード線が選択され、メモリセルアレイ１ページ分の８１９２ｂｉｔのデータがセンスアンプへ転送、保持される。
次に、プリフェッチ命令ＰＦとバンクアドレスＢＫ０、セグメントアドレスＳＧ０、キャッシュアドレスＣＨ０によって、選択されたバンクのセンスアンプに保持されたデータのうち、セグメントアドレスで指定された、２０４８ビットのデータが、キャッシュアドレスで指定されたキャッシュメモリＣＨ０へ転送、保持される。
次に、リード命令ＲＤ、キャッシュアドレスＣＨ０及びカラムアドレスＣ０によって、指定されたキャッシュメモリＣＨ０に保持されデータが読み出される。
【００１４】
最後にプリチャージ命令ＰＲＥおよびバンクアドレスＢＫ０によってメモリバンク内のワード線を非選択にし、センスアンプを非活性にする。
このように、キャッシュメモリＣＨ０に所望のデータが存在せず、書き戻しを必要とする場合、データの読出しに１４サイクルの時間がかかるため、読出し速度が遅くなってしまい、さらに消費電力も大きくなってしまうという問題がある。
そこで、本発明の目的の１つは、ＤＲＡＭの読み出し及び書込みを高速化および低電力化することである。
【００１５】
【課題を解決するための手段】
本願発明の代表的な手段を示せば、以下の通りである。
＜キャッシュメモリ切り替え制御＞
キャッシュメモリに対してヒット判定対象とするキャッシュメモリとヒット判定対象としない予備のキャッシュメモリに区別するか、あるいは、キャッシュメモリを内蔵したＤＲＡＭへさらに、ヒット判定対象としない予備のキャッシュメモリを追加し、外部から読み出し要求がＤＲＡＭへ生じ、キャッシュメモリに対してミスが生じなおかつ、書き戻しが必要な場合、最初に、予備メモリにデータを転送し、読み出す。その後、ミスしたキャッシュメモリのデータをＤＲＡＭアレイに書き戻す。さらに、データ転送された予備メモリをヒット判定対象のキャッシュメモリへ、ミス生じたキャッシュメモリを予備メモリに切り替える。
＜キャッシュメモリとセンスアンプキャッシュ同時利用＞
ＤＲＡＭに内蔵されたキャッシュメモリと各バンクに設けられたセンスアンプの双方をキャッシュメモリとして利用することである。
センスアンプをキャッシュメモリとして利用するには、センスアンプを活性化させたままにしデータを保持させておけば良い。
【００１６】
【発明の実施の形態】
＜実施例１＞
図１は本願を適用した情報処理装置の基本構成図である。
これは、中央演算装置ＣＰＵと１次キャッシュメモリＬ１Ｃによって構成される情報処理装置ＭＳＯと、複数のキャッシュ内蔵ＤＲＡＭから構成されるＤＲＡＭモジュールＭＥＭと、ＤＲＡＭモジュールＭＥＭを制御するメモリ制御ユニットＭＣＵと、デジタルシグナルプロセッサＤＳＰ、ＰＣＩブリッジ回路ＢＲＧで構成される。そして、この情報処理装置はクロックＣＬＫに同期して動作する。特に限定はしないが、情報処理装置ＭＳＯとメモリ制御ユニットＭＣＵは同一基板上に形成され、情報処理装置ＳＭＳ０を形作ることも可能である。
【００１７】
ＰＣＩブリッジ回路ＢＲＧはＰＣＩインターフェースを備えており、メモリ制御ユニットＭＣＵは、情報処理装置ＭＳ０、デジタルシグナルプロセッサＤＳＰ、ＰＣＩブリッジ回路ＢＲＧからのアクセス要求をうけて、ＤＲＡＭモジュールＭＥＭを制御する。
ＤＲＡＭモジュールＭＥＭは第０メモリＭ０、第１メモリＭ１、第２メモリＭ２、第３メモリＭ３、第４メモリＭ４、第５メモリＭ５、第６メモリＭ６、第７メモリＭ７の８つのメモリで構成されている。前記メモリは、特に制限はないが、１６個のキャッシュメモリおよび２つのメモリバンクから構成され、各メモリバンクにはセンスアンプが設けられているＳＤＲＡＭである。
前記情報処理装置ＭＳＯは、特に制限はないが、３２ビットのアドレス信号によりアドレス空間を管理することができ、前記ＤＲＡＭモジュールＭＥＭは、前記情報処理装置ＭＳＯに管理されている。
【００１８】
前記情報処理装置の動作を説明する。
ＭＳ０、ＤＳＰ、ＢＲＧからの読み出し要求がＲＱ０、ＲＱ１、ＲＱ２を通じてメモリ制御ユニットＭＣＵに入力する。メモリ制御ユニットＭＣＵは３つの読み出し要求のうちＣＰＵからの要求を許可すると、ＣＰＵは命令信号ＩＣＯより読み出し命令とアドレス信号ＩＡＤよりアドレスをメモリ制御ユニットＭＣＵへ出力する。メモリ制御ユニットＭＣＵは、情報処理装置ＭＳＯからの読出し命令およびアドレスを受け取った後、メモリ命令信号ＭＣ０から読み出し命令を、メモリアドレス信号ＭＡ０からアドレスをＤＲＡＭモジュール（ＭＥＭ）へ出力すると、ＤＲＡＭモジュール（ＭＥＭ）のＭＤＱからデータが出力されＤＱを通じてＭＳＯへ転送される。
【００１９】
図７は本発明のメモリ制御回路（ＭＣＵ）の構成例である。
この回路は、ＤＲＡＭへのアクセス要求を調停するアクセス調停回路ＡＲＢとメモリ制御回路ＣＮＴから構成される。
前記アクセス調停回路（ＡＲＢ）はＭＳＯ、ＤＳＰ、ＢＲＧからのアクセス要求ＲＱ０、ＲＱ１、ＲＱ２を受け付け、アクセス調停回路（ＡＲＢ）で設定した優先順位に従ってそれぞれのアクセスを許可する。
メモリ制御回路ＣＮＴは、アドレス変換回路ＡＴ、ヒット判定回路ＨＪおよびアドレス・コマンド発生回路ＡＣＧから構成される。
【００２０】
アドレス変換回路ＡＴは、許可されたアクセスのアドレスをＤＲＡＭのバンク、ロウ、セグメント、カラム、キャッシュアドレスへ変換する。
ヒット判定回路ＨＪは、アドレス変換回路ＡＴで変換されたアドレスがＤＲＡＭ内部のキャッシュメモリへヒットしたかどうかのヒット／ミス判定と、ヒット判定を行ったＤＲＡＭ内部キャッシュメモリ（ＣＨ０からＣＨ１５）とＤＲＡＭのメモリセルアレイ（ＡＲＹ）との間にデータの同一性があるかのクリーン／ダーティ判定を行う。クリーンの場合、同一性があり、ダーティの場合は同一性が無いことを意味する。
アドレス・コマンド発生回路ＡＣＧはヒット判定回路ＨＪの判定結果によってＤＲＡＭモジュールＭＥＭを制御するメモリコマンドＭＣ０から、メモリアドレスＭＡＤ０を出力し、入出力信号ＭＤＱを通じてデータ転送を行う。
【００２１】
図８は前記アドレス変換回路ＡＴでのアドレス変換の一例である。
ＩＡＤ［３１：０］はメモリ制御回路ＣＮＴに入力するアドレスである。
ＬＩＮ０からＬＩＮ４はＬ１キャッシュＬ１Ｃのラインサイズ、ＩＮＤ０からＩＮＤ７はＬ１キャッシュＬ１Ｃのインデックスアドレス、ＴＡＧ０からＴＡＧ１５はＬ１キャッシュＬ１Ｃのタグアドレスである。
ＩＡＤ［４：０］はＬＩＮ０からＬＩＮ４に対応し、ＩＡＤ［１２：５］はＩＮＤ０からＩＮＤ７は、に対応し、ＩＡＤ［３１：１３］はＴＡＧ１８からＴＡＧ０に対応しており、メモリ制御回路ＣＮＴに入力される。
アドレス変換回路ＡＴによって、ＩＡＤ［３１：０］は、ＤＲＡＭモジュール（ＭＥＭ）のカラムアドレス（ＴＣＯＬ［０］〜ＴＣＯＬ［７］）、セグメントアドレス（ＳＧＡＤ［０］〜ＳＧＡＤ［１］）、バンクアドレス（ＢＡＮＫ）、ロウアドレス（ＴＲＡＤ［０］〜ＴＲＡＤ［１２］）へ変換される。
ＩＡＤ［５：１２］はカラムアドレスＴＣＯＬ［０］からＴＣＯＬ［７］へＩＡＤ［１３］はバンクアドレスＢＡＮＫ、ＩＡＤ［１４：１５］はセグメントアドレスＳＧＡＤ［０］からＳＧＡＤ［１］へ、ＩＡＤ［１６：３１］はロウアドレスＴＲＡＤ［０］からＴＲＡＤ［１２］へ変換される。
【００２２】
図９はメモリ制御回路ＣＮＴによる、ＤＲＡＭに内蔵されているキャッシュメモリの割り当て方法の一例を示す。
キャッシュメモリ内蔵ＤＲＡＭのバンク０（Ｂ０）内のロウアドレスＴＲＡＤ［１２］がＬｏｗの領域にＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３の４つのキャッシュメモリが割り当てられており、
バンク０（Ｂ０）内のロウアドレスＴＲＡＤ［１２］がＨｉｇｈの領域にＣＨ４、ＣＨ５、ＣＨ６、ＣＨ７の４つのキャッシュメモリが割り当てられており、
バンク１（Ｂ１）内のロウアドレスＴＲＡＤ［１２］がＬｏｗの領域にＣＨ８、ＣＨ９、ＣＨ１０、ＣＨ１１の４つのキャッシュメモリが割り当てられており、
バンク１（Ｂ１）内のロウアドレスＴＲＡＤ［１２］がＨｉｇｈの領域、ＣＨ１２、ＣＨ１３、ＣＨ１４、ＣＨ１５の４つのキャッシュメモリが割り当てられている。
このような、キャッシュメモリの割り当てにより、バンク０内のデータの一部はキャッシュメモリＣＨ０からＣＨ７に保持することができ、バンク１（Ｂ１）内のデータの一部はキャッシュメモリＣＨ８からＣＨ１５に保持することができる。
尚、ＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３は同じ階層のキャッシュメモリであり、メモリバンクに対して重複したアドレスが割り当てられていない。ＣＨ４乃至ＣＨ７、ＣＨ８乃至ＣＨ１１、ＣＨ１２乃至ＣＨ１５もそれぞれ同様である。
【００２３】
図１０は前記ヒット判定回路回路ＨＪがヒット判定をおこなうために保持しているＤＲＡＭアドレス比較情報の一例を示している。
ＢＡＮＫはバンクアドレス、ＴＲＡＤ［１２：０］はロウアドレス、ＳＧＡＤはセグメントアドレス、ＣＨＡＤはキャッシュメモリアドレス、ＤＴはダーティビット、ＶＬはバリッドビットを示す。
【００２４】
キャッシュメモリアドレスＣＨＡＤの値で、０はキャッシュメモリＣＨ０に対応しているため、キャッシュメモリＣＨ０には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が１で、セグメントアドレスが１のデータが保持されていることを示す。
【００２５】
キャッシュメモリアドレスＣＨＡＤの値で、１はキャッシュメモリＣＨ１に対応しているため、キャッシュメモリＣＨ１には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が１０で、セグメントアドレスが２のデータが保持されていることを示す。
【００２６】
キャッシュメモリアドレスＣＨＡＤの値で、２はキャッシュメモリＣＨ２に対応しているため、キャッシュメモリＣＨ２には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が１１で、セグメントアドレスが３のデータが保持されていることを示す。
【００２７】
キャッシュメモリアドレスＣＨＡＤの値で、３はキャッシュメモリＣＨ３に対応しているため、キャッシュメモリＣＨ３には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が２０で、セグメントアドレスが０のデータが保持されていることを示す。
【００２８】
キャッシュメモリアドレスＣＨＡＤの値で、４はキャッシュメモリＣＨ４に対応しているため、キャッシュメモリＣＨ４には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２］が１で、ロウアドレスＴＲＡＤ［１１：０］が３３で、セグメントアドレスが２のデータが保持されていることを示す。
【００２９】
キャッシュメモリアドレスＣＨＡＤの値で、５はキャッシュメモリＣＨ５に対応しているため、キャッシュメモリＣＨ５には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２］が１で、ロウアドレスＴＲＡＤ［１１：０］が４５で、セグメントアドレスが３のデータが保持されていることを示す。
【００３０】
キャッシュメモリアドレスＣＨＡＤの値で、６はキャッシュメモリＣＨ６に対応しているため、キャッシュメモリＣＨ６には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２］が１で、ロウアドレスＴＲＡＤ［１１：０］が３２で、セグメントアドレスが０のデータが保持されていることを示す。
【００３１】
キャッシュメモリアドレスＣＨＡＤの値で、７はキャッシュメモリＣＨ６に対応しているため、キャッシュメモリＣＨ７には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２］が１で、ロウアドレスＴＲＡＤ［１１：０］が２７で、セグメントアドレスが１のデータが保持されていることを示す。
【００３２】
キャッシュメモリアドレスＣＨＡＤの値で、８はキャッシュメモリＣＨ８に対応しているため、キャッシュメモリＣＨ８には、バンクアドレスが１で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が１６で、セグメントアドレスが３のデータが保持されていることを示す。
【００３３】
キャッシュメモリアドレスＣＨＡＤの値で、９はキャッシュメモリＣＨ９に対応しているため、キャッシュメモリＣＨ９には、バンクアドレスが１で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が３で、セグメントアドレスが２のデータが保持されていることを示す。
【００３４】
キャッシュメモリアドレスＣＨＡＤの値で、１０はキャッシュメモリＣＨ１０に対応しているため、キャッシュメモリＣＨ１０には、バンクアドレスが１で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が４７で、セグメントアドレスが１のデータが保持されていることを示す。
【００３５】
キャッシュメモリアドレスＣＨＡＤの値で、１１はキャッシュメモリＣＨ１１に対応しているため、キャッシュメモリＣＨ１１には、バンクアドレスが１で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が５５で、セグメントアドレスが０のデータが保持されていることを示す。
【００３６】
キャッシュメモリアドレスＣＨＡＤの値で、１２はキャッシュメモリＣＨ１２に対応しているため、キャッシュメモリＣＨ１２には、バンクアドレスが１で、ロウアドレスＴＲＡＤ［１２］が１で、ロウアドレスＴＲＡＤ［１１：０］が１００で、セグメントアドレスが３のデータが保持されていることを示す。
【００３７】
キャッシュメモリアドレスＣＨＡＤの値で、１３はキャッシュメモリＣＨ１３に対応しているため、キャッシュメモリＣＨ１３には、バンクアドレスが１で、ロウアドレスＴＲＡＤ［１２］が１で、ロウアドレスＴＲＡＤ［１１：０］が１１１で、セグメントアドレスが２のデータが保持されていることを示す。
【００３８】
キャッシュメモリアドレスＣＨＡＤの値で、１４はキャッシュメモリＣＨ１４に対応しているため、キャッシュメモリＣＨ１４には、バンクアドレスが１で、ロウアドレスＴＲＡＤ［１２］が１で、ロウアドレスＴＲＡＤ［１１：０］が１２３で、セグメントアドレスが２のデータが保持されていることを示す。
【００３９】
キャッシュメモリアドレスＣＨＡＤの値で、１５はキャッシュメモリＣＨ１５に対応しているため、キャッシュメモリＣＨ１５には、バンクアドレスが１で、ロウアドレスＴＲＡＤ［１２］が１で、ロウアドレスＴＲＡＤ［１１：０］が２５５で、セグメントアドレスが０のデータが保持されていることを示す。
【００４０】
ダーティビットＤＴがＬｏｗの時は、キャッシュメモリとＤＲＡＭアレイとのデータの同一性が保たれていることを示し、Ｈｉｇｈの時は、保たれていないことを示す。キャッシュメモリアドレスＣＨＡＤで、０、１、２、４、５、６、８、９、１０、１２、１３、１４のダーティビットＤＴがＨｉｇｈのため、キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２、ＣＨ４、ＣＨ５、ＣＨ６、ＣＨ８、ＣＨ９、ＣＨ１０、ＣＨ１２、ＣＨ１３、ＣＨ１４とＤＲＡＭアレイとのデータには同一性が保たれていないことを示す。
【００４１】
キャッシュメモリアドレスＣＨＡＤで、３、８、１１、１５のダーティビットＤＴがＬｏｗのため、キャッシュメモリＣＨ３、ＣＨ８、ＣＨ１１、ＣＨ１５とＤＲＡＭアレイとのデータには同一性が保たれていることを示す。
バリッドビットＶＬがＨｉｇｈの時は、そのキャッシュメモリはヒット判定を行うキャッシュメモリであることを、Ｌｏｗ場合は、そのキャッシュメモリはヒット判定を行わない予備キャッシュメモリであることを示す。キャッシュアドレスＣＨＡＤで、３、８、１１、１５のバリッドビットＶＬがＬｏｗのため、キャッシュメモリＣＨ３、ＣＨ８、ＣＨ１１、ＣＨ１５は予備キャッシュメモリであることを示す。
【００４２】
図１１はメモリ制御回路ＣＮＴのデータ読出し動作の一例を示している。
図１２‐（ａ）は、キャッシュＣＨ０にヒットした場合の、メモリ制御回路ＣＮＴがＤＲＡＭモジュール（ＭＥＭ）へ出力する動作波形の一例を示している。
図１２‐（ｂ）は、キャッシュＣＨ０にキャッシュメモリＣＨ０にミスが生じ、キャッシュメモリＣＨ０がクリーンの場合、つまりキャッシュメモリとＤＲＡＭバンク内のデータが同一性を保っている時の、メモリ制御回路ＣＮＴがＤＲＡＭモジュール（ＭＥＭ）へ出力する動作波形の一例を示している。
図１２‐（ｃ）は、キャッシュＣＨ０にキャッシュメモリＣＨ０にミスが生じ、キャッシュメモリＣＨ０がダーティの場合、つまりキャッシュメモリとＤＲＡＭバンク内のデータが同一性を保っていない時の、メモリ制御回路ＣＮＴがＤＲＡＭモジュール（ＭＥＭ）へ出力する動作波形の一例を示している。
【００４３】
命令およびアドレスが入力すると、キャッシュメモリに対するヒット判定を行う。キャッシュメモリＣＨ０にヒットした場合は、キャッシュメモリＣＨ０から直接データを読み出すため、読み出し命令ＲＤとキャッシュメモリアドレスＣＨ０、カラムアドレスＣ０を出力し、その後プリチャージ命令ＰＲＥを出力する。この時の読出しレイテンシは、クロック周期をＴとすると、２Ｔとなる。
【００４４】
キャッシュメモリＣＨ０にミスが生じ、キャッシュメモリがクリーンの場合、つまりキャッシュメモリとＤＲＡＭバンク内のデータが同一性を保っている時は、メモリセルアレイからキャッシュメモリＣＨ０にデータを転送してから読み出す。
【００４５】
キャッシュメモリＣＨ０へのデータ転送のために、先ず、バンクアクテイブ命令ＡＣ、バンクアドレスＢＫ０、ロウアドレスＲ０、次にプリフェッチ命令ＰＦ、バンクアドレスＢＫ０、キャッシュアドレスＣＨ０、セグメントアドレスＳＧ０を出力する。次に、キャッシュメモリＣＨ０からデータを読み出すため、読み出し命令ＲＤとキャッシュメモリアドレスＣＨ０、カラムアドレスＣ０を出力する。最後にプリチャージ命令ＰＲＥとバンクアドレスＢＫ０を出力する。この時の読出しレイテンシは６Ｔとなる。
【００４６】
キャッシュメモリに対してミスが生じ、キャッシュメモリがダーティの場合、つまりキャッシュメモリとＤＲＡＭバンク内のデータの同一性が保たれていない時は、予備メモリである他のキャッシュメモリにデータを転送してから読み出す。その後、ミスの生じたキャッシュメモリのデータをＤＲＡＭバンクへ書き戻す。最後に、キャッシュ切り替え動作ＣＨＡＮＧＥで現在、予備メモリであるキャッシュメモリのバリッド信号ＶＬをＨｉｇｈにし、ヒット判定対象のキャッシュメモリに切り替える。そして、ミスの生じたキャッシュメモリのバリッド信号ＶＬをＬｏｗにし、予備メモリに切り替える。
【００４７】
予備メモリであるキャッシュメモリＣＨ１へのデータ転送のために、バンクアクテイブ命令ＡＣ、バンクアドレスＢＫ０、ロウアドレスＲ１、次にプリフェッチ命令ＰＦ、バンクアドレスＢＫ０、キャッシュアドスＣＨ１、セグメントアドレスＳＧ１を出力する。次に、予備メモリであるキャッシュメモリＣＨ１からデータを読み出すため、読み出し命令ＲＤとキャッシュメモリアドレスＣＨ１、カラムアドレスＣ０を出力する。最後にプリチャージ命令ＰＲＥとバンクアドレスＢＫ０を出力する。
【００４８】
次に、ミスの生じたキャッシュメモリＣＨ０のデータをＤＲＡＭバンクへ書き戻すために、先ず、リストア命令ＲＴ、バンクアドレスＢＫ０、キャッシュアドレスＣＨ０、セグメントアドレスＳＧ０を出力する。次にバンクアクティブ命令ＡＣ、バンクアドレスＢＫ０、ロウアドレスＲ０を出力する。次にプリチャージ命令ＰＦＥ、バンクアドレスＢＫ０を出力する。
【００４９】
最後に、キャッシュ切り替え動作ＣＨＡＮＧＥで、現在、予備メモリであるキャッシュメモリＣＨ１のバリッド信号ＶＬをＨｉｇｈにし、ヒット判定対象のキャッシュメモリに切り替える。そして、ミスの生じたキャッシュメモリＣＨ０のバリッド信号ＶＬをＬｏｗにし、予備メモリに切り替える。このように、予備キャシュメモリを設け、最初に予備キャッシュメモリへデータを転送することで、読出しレイテンシを６Ｔに抑えることが出来る。
【００５０】
図１０では、すでにＤＲＡＭへ内蔵されているキャシュメモリに対して予備メモリを４つ設けたが、予備キャッシュメモリが１つの場合でも等しい効果が得られることはいうまでもない。また、既存のキャッシュメモリ内蔵ＤＲＡＭへさらに、予備キャッシュメモリを追加したＤＲＡＭについても、等しい効果が得られることはいうまでもない。
【００５１】
図１３はメモリ制御回路ＭＣＵが行うＤＲＡＭモジュール（ＭＥＭ）への読み出しおよび書き込み時のコマンド発行手順および、その際のＤＲＡＭモジュールのレイテンシと電力を示す。
図１３‐（ａ）　ＤＲＡＭモジュール（ＭＥＭ）への読み出し時のＤＲＡＭモジュールのレイテンシと電力を示す。
【００５２】
キャッシュメモリにヒットした場合は、メモリ制御回路ＭＣＵはリード命令ＲＤをＤＲＡＭモジュールに出力し、ＤＲＡＭモジュールの読み出しレイテンシＲＬＡＴは２サイクル、電力ＲＰＷは、０．２５となる。
キャッシュメモリへのヒット判定がミスでクリーンの場合は、メモリ制御回路ＭＣＵはバンクアクティブ命令ＡＣ、プリフェッチ命令ＰＦ、リード命令ＲＤ、プリチャージ命令ＰＲＥをＤＲＡＭモジュールに出力し、ＤＲＡＭモジュールの読み出しレイテンシＲＬＡＴは６サイクル、電力ＲＰＷは、１．０となる。
【００５３】
キャッシュメモリへのヒット判定がミスでダーティの場合は、メモリ制御回路ＭＣＵはバンクアクティブ命令ＡＣ、プリフェッチ命令ＰＦ、リード命令ＲＤ、プリチャージ命令ＰＲＥをＤＲＡＭモジュールに出力し、ＤＲＡＭモジュールの読み出しレイテンシは６サイクルとなる。その後、ＤＲＡＭモジュールにために、リストア命令ＲＴ、バンクアクティブ命令ＡＣ、プリチャージ命令ＰＲＥを出力し、書き戻しを行う。結果、ＤＲＡＭモジュールの読み出しレイテンシＲＬＡＴは６サイクル、電力ＲＰＷは１．８となる。図１３‐（ｂ）　ＤＲＡＭモジュール（ＭＥＭ）への書き込み時のＤＲＡＭモジュールのレイテンシと電力を示す。
キャッシュメモリへのヒット判定がヒットの場合は、メモリ制御回路ＭＣＵは書き込み命令ＷＴをＤＲＡＭモジュールに出力し、ＤＲＡＭモジュールの書き込みレイテンシＷＬＡＴは０サイクル、電力ＷＰＷは、０．２５となる。
【００５４】
キャッシュメモリへのヒット判定がミスでクリーンの場合は、メモリ制御回路ＭＣＵはバンクアクティブ命令ＡＣ、プリフェッチ命令ＰＦ、書き込み命令ＷＴ、プリチャージ命令ＰＲＥをＤＲＡＭモジュールに出力し、ＤＲＡＭモジュールの書き込みレイテンシＷＬＡＴは４サイクル、電力ＷＰＷは、１．０となる。
【００５５】
キャッシュメモリへのヒット判定がミスでダーティの場合は、メモリ制御回路ＭＣＵはバンクアクティブ命令ＡＣ、プリフェッチ命令ＰＦ、ライト命令ＷＴ、プリチャージ命令ＰＲＥをＤＲＡＭモジュールに出力し、ＤＲＡＭモジュールの読み出しレイテンシは４サイクルとなる。その後、ＤＲＡＭモジュールにために、リストア命令ＲＴ、バンクアクティブ命令ＡＣ、プリチャージ命令ＰＲＥを出力し、書き戻しを行う。結果、ＤＲＡＭモジュールの書き込みレイテンシＷＬＡＴは４サイクル、電力ＷＰＷは１．８となる。
【００５６】
図１４は、図１０で示したメモリ制御回路ＭＣＵが、ヒット判定を行うために保持しているＤＲＡＭアドレスの内、キャッシュメモリＣＨ０からＣＨ３が保持しているデータに対応するＤＲＡＭアドレスについての変遷の一例を示している。
他のキャッシュメモリが保持しているアドレスも同様の変遷を行うため、キャッシュメモリＣＨ０からＣＨ３が保持しているデータに対応するＤＲＡＭアドレスについて代表として説明する。
【００５７】
ＢＡＮＫはバンクアドレス、ＴＲＡＤはロウアドレス、ＳＧＡＤはセグメントアドレス、ＣＨＡＤはキャッシュアドレス、ＤＴはダーティビット、ＶＬはバリッドビットを示す。ダーティビットＤＴがＬｏｗの時は、キャッシュメモリとＤＲＡＭバンクとのデータの同一性が保たれていることを示し、Ｈｉｇｈの時は、保たれていないことを示す。バリッドビットＶＬがＨｉｇｈの時は、そのキャッシュメモリに対してヒット判定を行い、Ｌｏｗ場合は、そのキャッシュメモリのヒット判定を行わないことを示す。
ステップ１では、バンク０のロウアドレスＴＲＡＤ０には４つのキャッシュメモリＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３が割り当てられており、キャッシュメモリＣＨ０には、バンクアドレスＢＫが０で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が１で、セグメントアドレスＳＧＡＤ　が１のデータが保持されており、キャッシュメモリＣＨ１には、バンクアドレスＢＫが０で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が１０で、グメントアドレスＳＧＡＤが２のデータが保持されていることを示す。
【００５８】
キャッシュメモリＣＨ２には、バンクアドレスＢＫが０で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が１１で、セグメントアドレスＳＧＡＤ　が３のデータが保持されており、キャッシュメモリＣＨ３　には、バンクアドレスＢＫが０で、ロウアドレスＴＲＡＤ［１２］が０で、ロウアドレスＴＲＡＤ［１１：０］が２０で、セグメントアドレスＳＧＡＤが３のデータが保持されていることを示す。
キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２のダーティビットＤＴがＨｉｇｈで、バリッドビットＶＬがＨｉｇｈであることから、バンクアドレスＢＡＮＫが０、ロウアドレスＴＲＡＤ［１２］が１のメモリアレイ領域のデータとキャッシュメモリＣＨ０、ＣＨ１、ＣＨ２に保持されているデータに同一性が保たれていないことを、またキャッシュメモリＣＨ０、ＣＨ１、ＣＨ２はヒット判定の対象となるキャッシュメモリであることを示す。
【００５９】
図１４　ＳＴＥＰ２は、ＳＴＥＰ１の状態から、読み出し要求があり、キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２に対するヒット判定を行った結果、ミスでダーティが生じた場合の、アドレス情報を示す。
外部からのアドレスはアドレス変換回路ＡＴによってバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が３５、セグメントアドレスＳＧＡＤが１に変換される。変換されたアドレスはアドレス比較表のバリッドビットＶＬがＨｉｇｈのアドレスに対して比較を行う。結果は、アドレスが一致せず、ＣＨ０、ＣＨ１、ＣＨ２のダーティビットＤＴがＨｉｇｈのため、ミスでダーティとなる。
【００６０】
したがって、要求されたバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が３５、セグメントアドレスＳＧＡＤが１のデータは、アドレス・コマンド発生回路ＡＣＧ　によりバリッドビットＶＬがＬｏｗであるキャッシュメモリＣＨ３へ転送され、読み出される。その後、キャッシュメモリＣＨ０のデータをバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が１、セグメントアドレスＳＧＡＤが１のメモリアレイへ書き戻す。
その際、アドレス比較情報にはキャッシュメモリＣＨ３のロウアドレスＴＲＡＤ［１１：０］には３５、セグメントアドレスＳＧＡＤには１の値が保持され、バリッドビットＶＬはＨｉｇｈなり、キャッシュメモリＣＨ３はヒット判定対象のキャッシュメモリに切り替わる。
また、キャッシュメモリＣＨ０のバリッドビットＶＬはＬｏｗとなり、キャッシュメモリＣＨ０は予備メモリへ切り替わる。
【００６１】
図１４のＳＴＥＰ３は、図１４のＳＴＥＰ２の状態から、書き込み要求があり、キャッシュメモリＣＨ３に対してヒットした場合の、アドレス比較情報を示す。
外部からのアドレスはアドレス変換回路ＡＴによってバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が３５、セグメントアドレスＳＧＡＤが１に変換される。
【００６２】
変換されたアドレスはアドレス比較表のバリッドビットＶＬがＨｉｇｈのキャッシュメモリＣＨ１、ＣＨ２、ＣＨ３のアドレスに対して比較を行う。結果は、キャッシュメモリＣＨ３のアドレスと一致し、ヒットとなり、データはキャッシュメモリＣＨ３に書き込まれる。その際、アドレス比較情報のダーティビットＤＴがＬｏｗからＨｉｇｈになり、ダーティになったことを示す。
【００６３】
図１４のＳＴＥＰ４は、図１４のＳＴＥＰ１３の状態から、読み出し要求があり、キャッシュメモリに対するヒット判定を行った結果、ミスが生じた場合の、アドレス比較情報を示す。
外部からのアドレスはアドレス変換回路ＡＴによってバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が５５、セグメントアドレスＳＧＡＤが０に変換される。
【００６４】
変換されたアドレスはアドレス比較表のバリッドビットＶＬがＨｉｇｈのアドレスに対して比較を行う。結果は、アドレスが一致せず、ＣＨ１、ＣＨ２、ＣＨ３のダーティビットＤＴがＨｉｇｈのため、ミスでダーティとなる。
したがって、要求されたバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が５５、セグメントアドレスＳＧＡＤが０のデータは、アドレス・コマンド発生回路ＡＣＧ　によりバリッドビットＶＬがＬｏｗであるキャッシュメモリＣＨ１へ転送され、読み出される。その後、キャッシュメモリＣＨ１のデータをバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が１０、セグメントアドレスＳＧＡＤが２のメモリアレイへ書き戻す。
その際、アドレス比較情報には、キャッシュメモリＣＨ０のロウアドレスＴＲＡＤ［１１：０］には５５、セグメントアドレスＳＧＡＤには０の値が保持され、バリッドビットＶＬはＨｉｇｈなり、キャッシュメモリＣＨ３はヒット判定対象のキャッシュメモリに切り替わる。
また、キャッシュメモリＣＨ１のバリッドビットＶＬはＬｏｗとなり、キャッシュメモリＣＨ１は予備キャッシュメモリへ切り替わる。
このように、ヒット判定結果に応じて、ＳＴＥＰ１からＳＴＥＰ４を繰り返しながら、予備キャッシュメモリとなるキャッシュメモリは入れ替わっていく。
【００６５】
＜実施例２＞
図１５は、本願を適用した別の情報処理装置の構成図を示している。
これは、ＣＰＵと１次キャッシュメモリ（Ｌ１Ｃ）によって構成される情報処理装置（ＭＳ０、ＭＳ１、ＭＳ２）と、複数のキャッシュメモリを内蔵したＤＲＡＭから構成されるＤＲＡＭモジュール（ＭＥＭ）と、ＤＲＡＭモジュール（ＭＥＭ）を制御するメモリ制御ユニット（ＭＣＵ）と、ＰＣＩブリッジ回路（ＢＲＧ）で構成される。そして、この情報処理装置はクロックＣＬＫに同期して動作する。
ＰＣＩブリッジ回路（ＢＲＧ）はＰＣＩインターフェースを備えており、メモリ制御ユニット（ＭＣＵ）は、情報処理装置ＭＳ０、ＭＳ１、ＭＳ２とＰＣＩブリッジ回路（ＢＲＧ）からのアクセス要求をうけて、ＤＲＡＭモジュール（ＭＥＭ）を制御する。
【００６６】
ＤＲＡＭモジュール（ＭＥＭ）は、図１で示したＤＲＡＭモジュールと同じモジュールである。
前記ＣＰＵは、特に制限はないが、３２ビットのアドレス信号によりアドレス空間を管理することができ、前記ＤＲＡＭモジュール（ＭＥＭ）は、前記ＣＰＵに管理されている。
【００６７】
前記情報処理装置の動作を説明する。
情報処理装置ＭＳ０、ＭＳ１、ＭＳ２、ＰＣＩブリッジ回路ＢＲＧからの読み出し要求がＲＱ０、ＲＱ１、ＲＱ２、ＲＱ３を通じてメモリ制御ユニット（ＭＣＵ１）に入力する。メモリ制御ユニット（ＭＣＵ１）は３つの読み出し要求のうちＭＳ０からの要求を許可すると、ＭＳ０は命令信号ＩＣＯより読み出し命令とアドレス信号ＩＡＤよりアドレスをメモリ制御ユニット（ＭＣＵ）へ出力する。メモリ制御ユニット（ＭＣＵ）は、ＭＳ０からの読出し命令およびアドレスを受け取った後、メモリ命令信号ＭＣ０から読み出し命令を、メモリアドレスＭＡ０からアドレスをＤＲＡＭモジュール（ＭＥＭ）へ出力すると、ＤＲＡＭモジュール（ＭＥＭ）のＭＤ０から要求されたデータが出力されＤＱを通じてＭＳ０へ転送される。
【００６８】
図１６は、図１５で示したメモリ制御ユニットＭＣＵ１の回路構成を示す。
メモリ制御ユニットＭＣＵ１回路は、ＤＲＡＭへのアクセス要求を調停するアクセス調停回路（ＡＲＢ１）とメモリ制御回路（ＣＮＴ１）から構成される。
前記アクセス調停回路（ＡＲＢ１）はＭＳ０、ＭＳ１、ＭＳ２、ＰＣＩブリッジ回路ＢＲＧの各マスターからのアクセス要求ＲＱ０、ＲＱ１、ＲＱ２、ＲＱ３を受け付け、アクセス調停回路（ＡＲＢ１）で設定した優先順位に従って、メモリ制御回路ＣＮＴ１へアクセス許可信号ＧＴ０、ＧＴ１、ＧＴ２、ＧＴ３のうち１つの信号をイネーブルにし、アクセスを許可する。
メモリ制御回路ＣＮＴ１は、アドレス変換回路ＡＴ、ヒット判定回路ＨＪ１およびアドレス・コマンド発生回路ＡＣＧから構成される。
【００６９】
アドレス変換回路ＡＴは、許可されたアクセスのアドレスをＤＲＡＭのバンク、ロウ、セグメント、カラム、キャッシュアドレスＡＤへ変換する。
ヒット判定回路ＨＪ１は、アドレス変換回路ＡＴで変換されたアドレスがＤＲＡＭ内部のキャッシュメモリへヒットしたかどうかのヒット／ミス判定と、ヒット判定を行ったＤＲＡＭ内部キャッシュメモリ（ＣＨ０からＣＨ１５）とＤＲＡＭのメモリセルアレイ（ＡＲＹ）との間にデータの同一性があるかのクリーン／ダーティ判定を行う。
アドレス・コマンド発生回路ＡＣＧはヒット判定回路ＨＪの判定結果によってＤＲＡＭモジュールを制御するメモリコマンド信号をＭＣ０から、メモリアドレス信号をＭＡＤ０から出力し、入出力信号ＭＤＱを通じてデータ転送を行う。
【００７０】
図１７はメモリ制御回路ＣＮＴ１によって、キャッシュメモリ内蔵ＤＲＡＭへアクセスする各々のマスターに割り当てられているキャッシュメモリの一例を示している。
情報処理装置ＭＳ０には、ＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３の４つのキャッシュメモリが割り当てられており、情報処理装置ＭＳ０からのアクセス要求に対するデータが保持される。
情報処理装置ＭＳ１にはＣＨ４、ＣＨ５、ＣＨ６、ＣＨ７の４つのキャッシュメモリが割り当てられており、情報処理装置ＭＳ１からのアクセス要求に対するデータが保持される。
情報処理装置ＭＳ２にはＣＨ８、ＣＨ９、ＣＨ１０、ＣＨ１１の４つのキャッシュメモリが割り当てられており、情報処理装置ＭＳ２　からのアクセス要求に対するデータが保持される。
ＰＣＩブリッジ回路ＢＲＧにはＣＨ１２、ＣＨ１３、ＣＨ１４、ＣＨ１５の４つのキャッシュメモリが割り当てられており、ＰＣＩブリッジ回路からのアクセス要求に対するデータが保持される。
尚、ＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３は同じ階層のキャッシュメモリであり、メモリバンクに対して重複したアドレスが割り当てられていない。ＣＨ４乃至ＣＨ７、ＣＨ８乃至ＣＨ１１、ＣＨ１２乃至ＣＨ１５もそれぞれ同様である。
【００７１】
図１８は前記ヒット判定回路ＨＪ１がヒット判定をおこなうために保持している、マスター毎の、キャッシュメモリが保持しているデータのＤＲＡＭアドレス情報の一例を示している。
ＢＡＮＫはバンクアドレス、ＴＲＡＤはロウアドレス、ＳＧＡＤはセグメントアドレス、ＣＨＡＤはキャッシュアドレス、ＤＴはダーティビット、ＶＬはバリッドビットを示す。
ダーティビットＤＴがＬｏｗの時は、キャッシュメモリとＤＲＡＭのメモリアレイとのデータの同一性が保たれていることを示し、Ｈｉｇｈの時は、保たれていないことを示す。
バリッドビットＶＬがＨｉｇｈの時は、そのキャッシュメモリに対して、ヒット判定を行い、Ｌｏｗ場合は、そのキャッシュメモリのヒット判定を行わない予備メモリであることを示す。
【００７２】
マスターＭＳ０には、４つのキャッシュメモリＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３が割り当てられている。
キャッシュメモリＣＨ０には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が１で、セグメントアドレスＳＧＡＤが１のデータが保持されている。
キャッシュメモリＣＨ１には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が１０で、セグメントアドレスＳＧＡＤが２のデータが保持されている。
キャッシュメモリＣＨ２には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が１１で、セグメントアドレスＳＧＡＤが３のデータが保持されている。
キャッシュメモリＣＨ３には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が２０で、セグメントアドレスＳＧＡＤが０のデータが保持されている。
【００７３】
キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２のバリッドビットＶＬはＨｉｇｈのため、キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２はヒット判定対象となり、キャッシュメモリＣＨ３のバリッドビットＶＬはＬｏｗのため、キャッシュメモリＣＨ３はヒット判定対象にはならない。
【００７４】
また、キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２のダーティビットＤＴはＨｉｇｈのため、キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２はＤＲＡＭのメモリアレイとのデータの同一性が保たれておらず、キャッシュメモリＣＨ３のダーティビットＤＴはＬｏｗのため、キャッシュメモリＣＨ３はメモリアレイとのデータの同一性が保たれていることを示す。
【００７５】
マスターＭＳ１には、４つのキャッシュメモリＣＨ４、ＣＨ５、ＣＨ６、ＣＨ７が割り当てられている。
キャッシュメモリＣＨ４には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が３３で、セグメントアドレスＳＧＡＤが２のデータが保持されている。
キャッシュメモリＣＨ５には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が４５で、セグメントアドレスＳＧＡＤが３のデータが保持されている。
キャッシュメモリＣＨ６は、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が３２で、セグメントアドレスＳＧＡＤが０のデータが保持されている。
キャッシュメモリＣＨ７には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が２７で、セグメントアドレスＳＧＡＤが１のデータが保持されている。
【００７６】
キャッシュメモリＣＨ４、ＣＨ５、ＣＨ６のバリッドビットＶＬはＨｉｇｈのため、キャッシュメモリＣＨ４、ＣＨ５、ＣＨ６はヒット判定対象となり、キャッシュメモリＣＨ７のバリッドビットＶＬはＬｏｗのため、キャッシュメモリＣＨ７はヒット判定対象にはならない。
【００７７】
また、キャッシュメモリＣＨ４、ＣＨ５、ＣＨ６のダーティビットＤＴはＨｉｇｈのため、キャッシュメモリＣＨ４、ＣＨ５、ＣＨ６はＤＲＡＭのメモリアレイとのデータの同一性が保たれておらず、キャッシュメモリＣＨ７のダーティビットＤＴはＬｏｗのため、キャッシュメモリＣＨ７はメモリアレイとのデータの同一性が保たれていることを示す。
【００７８】
マスターＭＳ２には、４つのキャッシュメモリＣＨ８、ＣＨ９、ＣＨ１０、ＣＨ１１が割り当てられている。
キャッシュメモリＣＨ８には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が１６で、セグメントアドレスＳＧＡＤが３のデータが保持されている。
キャッシュメモリＣＨ９には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が３で、セグメントアドレスＳＧＡＤが２のデータが保持されている。
キャッシュメモリＣＨ１０には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が４７で、セグメントアドレスＳＧＡＤが１のデータが保持されている。
キャッシュメモリＣＨ１１には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が５５で、セグメントアドレスＳＧＡＤが０のデータが保持されている。
【００７９】
キャッシュメモリＣＨ８、ＣＨ９、ＣＨ１０のバリッドビットＶＬはＨｉｇｈのため、キャッシュメモリＣＨ８、ＣＨ９、ＣＨ１０はヒット判定対象となり、キャッシュメモリＣＨ１１のバリッドビットＶＬはＬｏｗのため、キャッシュメモリＣＨ１１はヒット判定対象にはならない。
【００８０】
また、キャッシュメモリＣＨ８、ＣＨ９、ＣＨ１０のダーティビットＤＴはＨｉｇｈのため、キャッシュメモリＣＨ８、ＣＨ９、ＣＨ１０はＤＲＡＭのメモリアレイとのデータの同一性が保たれておらず、キャッシュメモリＣＨ１１のダーティビットＤＴはＬｏｗのため、キャッシュメモリＣＨ１１はメモリアレイとのデータの同一性が保たれていることを示す。
マスターＰＣＩブリッジ回路ＢＲＧには、４つのキャッシュメモリＣＨ１２、ＣＨ１３、ＣＨ１４、ＣＨ１５が割り当てられている。
キャッシュメモリＣＨ１２には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が１００で、セグメントアドレスＳＧＡＤが３のデータが保持されている。
キャッシュメモリＣＨ１３には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が１１１で、セグメントアドレスＳＧＡＤが２のデータが保持されている。
キャッシュメモリＣＨ１４には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が１２３で、セグメントアドレスＳＧＡＤが２のデータが保持されている。
キャッシュメモリＣＨ１５には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が２５５で、セグメントアドレスＳＧＡＤが０のデータが保持されている。
キャッシュメモリＣＨ１２、ＣＨ１３、ＣＨ１４のバリッドビットＶＬはＨｉｇｈのため、キャッシュメモリＣＨ１２、ＣＨ１３、ＣＨ１４はヒット判定対象となり、キャッシュメモリＣＨ１５のバリッドビットＶＬはＬｏｗのため、キャッシュメモリＣＨ１５はヒット判定対象にはならない。
【００８１】
また、キャッシュメモリＣＨ１２、ＣＨ１３、ＣＨ１４のダーティビットＤＴはＨｉｇｈのため、キャッシュメモリＣＨ１２、ＣＨ１３、ＣＨ１４はＤＲＡＭのメモリアレイとのデータの同一性が保たれておらず、キャッシュメモリＣＨ１５のダーティビットＤＴはＬｏｗのため、キャッシュメモリＣＨ１５はメモリアレイとのデータの同一性が保たれていることを示す。
このように、マスターによって、キャッシュメモリと予備メモリを割り当てることによって、他のマスターによるキャッシュメモリ内のデータの入れ替えが起こらず、マスター毎に最適に、キャッシュを制御することができる。
【００８２】
図１９はメモリ制御回路ＭＣＵ１が、情報処理装置ＭＳ０からのアクセスに対して、ヒット判定を行うために保持しているＤＲＡＭのアドレス情報の変遷の一例を示している。
情報処理装置ＭＳ１、ＭＳ２、ＰＣＩブリッジ回路ＢＲＧに関しても同様の動作となるので情報処理装置ＭＳ０を代表して説明する。ＢＡＮＫはバンクアドレス、ＴＲＡＤはロウアドレス、ＳＧＡＤはセグメントアドレス、ＣＨＡＤはキャッシュアドレス、ＤＴはダーティビット、ＶＬはバリッドビットを示す。ダーティビットＤＴがＬｏｗの時は、キャッシュメモリとＤＲＡＭバンクとのデータの同一性が保たれていることを示し、Ｈｉｇｈの時は、保たれていないことを示す。バリッドビットＶＬがＨｉｇｈの時は、そのキャッシュメモリに対してヒット判定を行い、Ｌｏｗ場合は、そのキャッシュメモリのヒット判定を行わないことを示す。
【００８３】
ＳＴＥＰ１では、情報処理装置ＭＳ０には４つのキャッシュメモリＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３が割り当てられており、キャッシュメモリＣＨ０には、バンクアドレスＢＫが０で、ロウアドレスＴＲＡＤ［１２：０］が１で、セグメントアドレスＳＧＡＤ　が１のデータが保持されており、キャッシュメモリＣＨ１には、バンクアドレスＢＫが１で、ロウアドレスＴＲＡＤ［１２：０］が１０で、セグメントアドレスＳＧＡＤが２のデータが保持されており、キャッシュメモリＣＨ２には、バンクアドレスＢＫが０で、ロウアドレスＴＲＡＤ［１２：０］が１１で、セグメントアドレスＳＧＡＤが３のデータが保持されており、キャッシュメモリＣＨ３には、バンクアドレスＢＫが０で、ロウアドレスＴＲＡＤ［１２：０］が２０で、セグメントアドレスＳＧＡＤが３のデータが保持されていることを示す。
【００８４】
キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２のダーティビットＤＴがＨｉｇｈで、バリッドビットＶＬがＨｉｇｈであることから、メモリアレイ領域のデータとキャッシュメモリＣＨ０、ＣＨ１、ＣＨ２に保持されているデータに同一性が保たれていないことを、またキャッシュメモリＣＨ０、ＣＨ１、ＣＨ２はヒット判定の対象となるキャッシュメモリであることを示す。
【００８５】
ＳＴＥＰ２は、ＳＴＥＰ１の状態から、情報処理装置ＭＳ０より読み出し要求があり、キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２に対するヒット判定を行った結果、ミスでダーティが生じた場合の、アドレス情報を示す。
外部からのアドレスはアドレス変換回路ＡＴによってバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２：０］が３５、セグメントアドレスＳＧＡＤが１に変換される。変換されたアドレスはアドレス比較表のバリッドビットＶＬがＨｉｇｈのアドレスに対して比較を行う。結果は、アドレスが一致せず、ＣＨ０、ＣＨ１、ＣＨ２のダーティビットＤＴがＨｉｇｈのため、ミスでダーティとなる。
【００８６】
したがって、要求されたバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２：０］が３５、セグメントアドレスＳＧＡＤが１のデータは、アドレス・コマンド発生回路ＡＣＧ　によりバリッドビットＶＬがＬｏｗであるキャッシュメモリＣＨ３へ転送され、読み出される。その後、キャッシュメモリＣＨ０のデータをバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が１、セグメントアドレスＳＧＡＤが１のメモリアレイへ書き戻す。
その際、アドレス比較情報にはキャッシュメモリＣＨ３のロウアドレスＴＲＡＤ［１２：０］には３５、セグメントアドレスＳＧＡＤには１の値が保持され、バリッドビットＶＬはＨｉｇｈなり、キャッシュメモリＣＨ３はヒット判定対象のキャッシュメモリに切り替わる。
また、キャッシュメモリＣＨ０のバリッドビットＶＬはＬｏｗとなり、キャッシュメモリＣＨ０は予備メモリへ切り替わる。
【００８７】
ＳＴＥＰ３は、ＳＴＥＰ２の状態から、情報処理装置ＭＳ０からの書き込み要求があり、キャッシュメモリＣＨ３に対してヒットした場合の、アドレス比較情報を示す。
外部からのアドレスはアドレス変換回路ＡＴによってバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２：０］が３５、セグメントアドレスＳＧＡＤが１に変換される。
変換されたアドレスはアドレス比較表のバリッドビットＶＬがＨｉｇｈのキャッシュメモリＣＨ１、ＣＨ２．ＣＨ３のアドレスに対して比較を行う。結果は、キャッシュメモリＣＨ３のアドレスと一致し、ヒットとなり、データはキャッシュメモリＣＨ３に書き込まれる。その際、アドレス比較情報のダーティビットＤＴがＬｏｗからＨｉｇｈになり、ダーティになったことを示す。
【００８８】
ＳＴＥＰ４は、ＳＴＥＰ３の状態から、情報処理装置ＭＳ０からの読み出し要求があり、キャッシュメモリに対するヒット判定を行った結果、ミスが生じた場合の、アドレス比較情報を示す。
外部からのアドレスはアドレス変換回路ＡＴによってバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２：０］が５５、セグメントアドレスＳＧＡＤが０に変換される。
変換されたアドレスはアドレス比較表のバリッドビットＶＬがＨｉｇｈのアドレスに対して比較を行う。結果は、アドレスが一致せず、ＣＨ１、ＣＨ２、ＣＨ３のダーティビットＤＴがＨｉｇｈのため、ミスでダーティとなる。
【００８９】
したがって、要求されたバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２］が０、ＴＲＡＤ［１１：０］が５５、セグメントアドレスＳＧＡＤが０のデータは、アドレス・コマンド発生回路ＡＣＧ　によりバリッドビットＶＬがＬｏｗであるキャッシュメモリＣＨ１へ転送され、読み出される。その後、キャッシュメモリＣＨ１のデータをバンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２：０］が１０、セグメントアドレスＳＧＡＤが２のメモリアレイへ書き戻す。
その際、アドレス比較情報にはキャッシュメモリＣＨ０のロウアドレスＴＲＡＤ［１２：０］には５５、セグメントアドレスＳＧＡＤには０の値が保持され、バリッドビットＶＬはＨｉｇｈなり、キャッシュメモリＣＨ３はヒット判定対象のキャッシュメモリに切り替わる。
また、キャッシュメモリＣＨ１のバリッドビットＶＬはＬｏｗとなり、キャッシュメモリＣＨ１は予備メモリへ切り替わる。
【００９０】
このように、メモリ制御回路ＣＮＴ１により、ヒット判定結果に応じて、ＳＴＥＰ１からＳＴＥＰ４を繰り返しながら、予備キャッシュメモリとなるキャッシュメモリは入れ替わっていき、予備キャッシュメモリを利用したＤＲＡＭモジュールに対する制御動作は、図１１、図１２、図１３に示す動作と等しく、高速にＤＲＡＭモジュールを制御できる。
また、マスターによって、キャッシュメモリと予備メモリを割り当てることによって、他のマスターによるキャッシュメモリ内のデータの入れ替えが起こらず、マスター毎に最適に、キャッシュを制御することができる。
【００９１】
＜実施例３＞
図２０は本発明のメモリ制御回路（ＭＣＵ２）の１構成例である。
この回路は、ＤＲＡＭへのアクセス要求を調停するアクセス調停回路（ＡＲＢ２）とメモリ制御回路（ＣＮＴ２）から構成される。
前記アクセス調停回路（ＡＲＢ３）はアクセス要求ＲＱ０、ＲＱ１、ＲＱ２を受け付け、アクセス調停回路（ＡＲＢ３）で設定した優先順位に従ってそれぞれのアクセスを許可する。
【００９２】
メモリ制御回路ＣＮＴ２は、アドレス変換回路ＡＴ２、ヒット判定回路ＨＪ２およびアドレス・コマンド発生回路ＡＣＧ２から構成される。
アドレス変換回路ＡＴ２は、許可されたアクセスのアドレスをＤＲＡＭのバンク、ロウ、セグメント、カラム、キャッシュアドレスＡＤへ変換する。
ヒット判定回路ＨＪ２は、アドレス変換回路ＡＴ２で変換されたアドレスがＤＲＡＭ内部のキャッシュメモリおよびセンスアンプへのヒット／ミス判定と、ヒット判定を行ったＤＲＡＭ内部キャッシュメモリ（ＣＨ０からＣＨ１５）とＤＲＡＭのメモリセルアレイ（ＡＲＹ）との間にデータの同一性があるかのクリーン／ダーティ判定を行う。
アドレス・コマンド発生回路ＡＣＧ２はヒット判定回路ＨＪ２の判定結果によってＤＲＡＭモジュールを制御するメモリコマンド信号をＭＣ０から、メモリアドレス信号をＭＡＤ０から出力し、入出力信号ＭＤＱを通じてデータ転送を行う。
このように、内蔵しているキャッシュメモリのみならず、さらにセンスアンプをキャッシュメモリとして利用することにより、センスアンプで保持できるデータ分のキャッシュメモリサイズが増えることになり、キャッシュメモリのヒット率を上げることができ、高速かつ低電力でＤＲＡＭを動作させることが出来る。
【００９３】
図２１メモリ制御回路ＣＮＴ２によってキャッシュメモリ内蔵ＤＲＡＭのバンク０（Ｂ０）とバンク１（Ｂ１）に割り当てられているキャッシュメモリの一例を示している。
キャッシュメモリ内蔵ＤＲＡＭのバンク０（Ｂ０）にはキャッシュメモリＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５、ＣＨ６、ＣＨ７の８つのキャッシュメモリが割り当てられている。
キャッシュメモリＣＨ０からＣＨ６までのキャッシュメモリ群ＷＢＣＨ０はメモリセルアレイＡＲＹとのデータ同一性が保たれないダーティの場合が生じる。
またキャッシュメモリＣＨ７は常にメモリセルアレイＡＲＹと常に、データの同一性を保つキャッシュメモリＷＴＣＨ０である。つまりキャッシュメモリＣＨ７に書き込みが発生したら、常にメモリセルアレイへの書き込みを行う。
【００９４】
キャッシュメモリ内蔵ＤＲＡＭのバンク１（Ｂ１）にはキャッシュメモリＣＨ８、ＣＨ９、ＣＨ１０、ＣＨ１１、ＣＨ１２、ＣＨ１３、ＣＨ１４、ＣＨ１５の８つのキャッシュメモリが割り当てられている。
キャッシュメモリＣＨ８からＣＨ１４までのキャッシュメモリ群ＷＢＣＨ１はメモリセルアレイＡＲＹとのデータの同一性が保たれないダーティの場合が生じる。
またキャッシュメモリＣＨ１５は常にメモリセルアレイＡＲＹと常に、データの同一性を保つキャッシュメモリＷＴＣＨ１である。つまりキャッシュメモリＣＨ１５に書き込みが発生したら、常にメモリセルアレイへの書き込みを行う。
このような、キャッシュメモリの割り当てにより、バンク０内のデータの一部はキャッシュメモリＣＨ０からＣＨ７に保持することができ、バンク１（Ｂ１）内のデータの一部はキャッシュメモリＣＨ８からＣＨ１５に保持することができる。
【００９５】
図２２‐（ａ）はヒット判定回路ＨＪ２がキャッシュメモリＣＨ０からＣＨ１５に対するヒット判定をおこなうために保持しているタグアドレスの一例を示している。
ＢＡＮＫはバンクアドレス、ＴＲＡＤ［１２：０］はロウアドレス、ＳＧＡＤはセグメントアドレス、ＣＨＡＤはキャッシュメモリアドレス、ＤＴはダーティビット、ＶＬはバリッドビット、ＷＴＨはライトスルービットを示す。
ダーティビットＤＴがＬｏｗの時は、キャッシュメモリとＤＲＡＭアレイとのデータの同一性が保たれていることを示し、Ｈｉｇｈの時は、保たれていないことを示す。
キャッシュメモリアドレスＣＨＡＤで、０、１、２、３、４、５、６、８、９、１０、１１、１２、１３、１４のダーティビットＤＴがＨｉｇｈのため、キャッシュメモリＣＨ０、ＣＨ１、ＣＨ２、ＣＨ４、ＣＨ５、ＣＨ６、ＣＨ８、ＣＨ９、ＣＨ１０、ＣＨ１２、ＣＨ１３、ＣＨ１４とＤＲＡＭアレイとのデータには同一性が保たれていないことを示す。
【００９６】
キャッシュメモリアドレスＣＨＡＤで、７、１５のダーティビットＤＴがＬｏｗのため、キャッシュメモリＣＨ７、ＣＨ１５とＤＲＡＭアレイとのデータには同一性が保たれていることを示す。
バリッドビットＶＬがＨｉｇｈの時は、そのキャッシュメモリに対してヒット判定を行い、Ｌｏｗ場合は、そのキャッシュメモリのヒット判定を行わないことを示す。全キャッシュメモリはヒット判定の対象である。
ＷＴＨはライトスルービットＷＴＨがＨｉｇｈの時は、対象となるキャッシュメモリへの書き込みが発生した際は、常にメモリアレイＡＲＹへも同一データを書き込み（ライトスルー）、Ｌｏｗの時は、対象となるキャッシュメモリのデータは、必要な時にメモリアレイＡＲＹへ書き戻される（ライトハバック）。
【００９７】
キャッシュメモリアドレスＣＨＡＤで、７、１５のライトスルービットＷＴＨがＨｉｇｈのため、キャッシュメモリＣＨ７、ＣＨ１５は、ライトスルー動作対象のキャッシュメモリである。
キャッシュメモリアドレスＣＨＡＤで、０から６、８から１４のライトスルービットＷＴＨがＬｏｗのため、キャッシュメモリＣＨ０からＣＨ６、ＣＨ８からＣＨ１４は、ライトバック動作対象のキャッシュメモリである。
【００９８】
キャッシュメモリアドレスＣＨＡＤの値で、０はキャッシュメモリＣＨ０に対応しているため、キャッシュメモリＣＨ０には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２：０］が０で、セグメントアドレスが２のデータが保持されていることを示す。
【００９９】
キャッシュメモリアドレスＣＨＡＤの値で、１はキャッシュメモリＣＨ１に対応しているため、キャッシュメモリＣＨ１には、バンクアドレスが０でロウアドレスＴＲＡＤ［１２：０］が３で、セグメントアドレスが３のデータが保持されていることを示す。
【０１００】
キャッシュメモリアドレスＣＨＡＤの値で、２はキャッシュメモリＣＨ２に対応しているため、キャッシュメモリＣＨ２には、バンクアドレスが０で、ロウアドレスＴＲＡＤ［１２：０］が１１で、セグメントアドレスが３のデータが保持されていることを示す。
【０１０１】
キャッシュメモリアドレスＣＨＡＤの値で、３はキャッシュメモリＣＨ３に対応しているため、キャッシュメモリＣＨ３には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が２０で、セグメントアドレスが０のデータが保持されていることを示す。
【０１０２】
キャッシュメモリアドレスＣＨＡＤの値で、４はキャッシュメモリＣＨ４に対応しているため、キャッシュメモリＣＨ４には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が３３で、セグメントアドレスが２のデータが保持されていることを示す。
【０１０３】
キャッシュメモリアドレスＣＨＡＤの値で、５はキャッシュメモリＣＨ５に対応しているため、キャッシュメモリＣＨ５には、バンクアドレスＢＫが０、ロウアドレスＴＲＡＤ［１２：０］が４５で、セグメントアドレスが３のデータが保持されていることを示す。
【０１０４】
キャッシュメモリアドレスＣＨＡＤの値で、６はキャッシュメモリＣＨ６に対応しているため、キャッシュメモリＣＨ６には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が３２で、セグメントアドレスが０のデータが保持されていることを示す。
【０１０５】
キャッシュメモリアドレスＣＨＡＤの値で、７はキャッシュメモリＣＨ６に対応しているため、キャッシュメモリＣＨ７には、バンクアドレスＢＡＮＫが０で、ロウアドレスＴＲＡＤ［１２：０］が２７で、セグメントアドレスが１のデータが保持されていることを示す。
【０１０６】
キャッシュメモリアドレスＣＨＡＤの値で、８はキャッシュメモリＣＨ８に対応しているため、キャッシュメモリＣＨ８には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が１６で、セグメントアドレスが３のデータが保持されていることを示す。
【０１０７】
キャッシュメモリアドレスＣＨＡＤの値で、９はキャッシュメモリＣＨ９に対応しているため、キャッシュメモリＣＨ９には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が３で、セグメントアドレスが２のデータが保持されていることを示す。
【０１０８】
キャッシュメモリアドレスＣＨＡＤの値で、１０はキャッシュメモリＣＨ１０に対応しているため、キャッシュメモリＣＨ１０には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が４７で、セグメントアドレスが１のデータが保持されていることを示す。
【０１０９】
キャッシュメモリアドレスＣＨＡＤの値で、１１はキャッシュメモリＣＨ１１に対応しているため、キャッシュメモリＣＨ１１には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が５５で、セグメントアドレスが０のデータが保持されていることを示す。
【０１１０】
キャッシュメモリアドレスＣＨＡＤの値で、１２はキャッシュメモリＣＨ１２に対応しているため、キャッシュメモリＣＨ１２には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が１００で、セグメントアドレスが３のデータが保持されていることを示す。
【０１１１】
キャッシュメモリアドレスＣＨＡＤの値で、１３はキャッシュメモリＣＨ１３に対応しているため、キャッシュメモリＣＨ１３には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が１１１で、セグメントアドレスが２のデータが保持されていることを示す。
【０１１２】
キャッシュメモリアドレスＣＨＡＤの値で、１４はキャッシュメモリＣＨ１４に対応しているため、キャッシュメモリＣＨ１４には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が１２３で、セグメントアドレスが２のデータが保持されていることを示す。
【０１１３】
キャッシュメモリアドレスＣＨＡＤの値で、１５はキャッシュメモリＣＨ１５に対応しているため、キャッシュメモリＣＨ１５には、バンクアドレスＢＡＮＫが１で、ロウアドレスＴＲＡＤ［１２：０］が２５５で、セグメントアドレスが０のデータが保持されていることを示す。
【０１１４】
図２２‐（ｂ）はヒット判定回路ＨＪ２がセンスアンプに対するヒット判定をおこなうために保持しているＤＲＡＭアドレスの一例を示している。
ＢＡＮＫはバンクアドレス、ＴＲＡＤ［１２：０］はロウアドレス、ＳＶＬはセンスアンプバリッドビットを示す。センスアンプバリッドビットＳＶＬがＨｉｇｈの時は、センスアンプが活性化しており、Ｌｏｗのときは非活性であることを示す。
バンク０のセンスアンプは活性化しておりロウアドレスＴＲＡＤ［１２：０］が２７のデータがセンスアンプに保持され、バンク１のセンスアンプは活性化しておりロウアドレスＴＲＡＤ［１２：０］が２５５のデータがセンスアンプに保持されていることを示す。
【０１１５】
このように、内蔵キャッシュメモリのみならず、さらにセンスアンプをキャッシュメモリとして利用することにより、１６ｋビット分（８ｋビット×２バンク）のキャッシュメモリサイズが増え、キャッシュメモリのヒット率を上げることができ、高速かつ低電力でＤＲＡＭを動作させることが出来る。
【０１１６】
図２３はメモリ制御回路ＭＣＵ２で行う、内蔵キャッシュとセンスアンプに対するヒット判定の一例を示す。
図２３−（ａ）は、図２２−（ａ）で示すライトスルービットＷＴＨがＬｏｗであるキャッシュメモリに対するヒット判定動作を示す。
命令ＩＣＯＭ及びアドレスＩＡＤがメモリ制御回路にＭＣＵ２に入力すると、メモリ制御回路ＭＣＵ２内のヒット判定回路ＨＪ２は、ライトスルービットＷＴＨがＬｏｗであるキャッシュメモリに対してヒット判定を同時に行う。
入力したアドレスＩＡＤとヒット判定回路ＨＪ２が保持しているタグアドレス内のライトスルービットＷＴＨがＬｏｗのアドレスと一致した場合は、ヒットＨＩＴ１となる。
アドレスが一致せず、比較したキャッシュメモリのアドレス比較テーブル内のダーティビットがＨｉｇｈの場合は、ミスかつダーティＭＩＳＳ１（Ｄｉｒｔｙ）となる。また、アドレスが一致せず、比較したキャッシュメモリのタグアドレス内のダーティビットがＬｏｗの場合は、ミスかつクリーンＭＩＳＳ１（Ｃｌｅａｎ）となる。
【０１１７】
図２３−（ｂ）は、図２３−（ａ）で示すライトスルービットＷＴＨがＨｉｇｈであるキャッシュメモリおよび、図２２−（ｂ）示すセンスアンプに対するヒット判定動作を示す。
命令ＩＣＯＭ及びアドレスＩＡＤがメモリ制御回路にＭＣＵ２に入力すると、メモリ制御回路ＭＣＵ２内のヒット判定回路ＨＪ２は、ライトスルービットＷＴＨがＨｉｇｈであるキャッシュメモリとセンスアンプに対してヒット判定を同時に行う。
【０１１８】
入力したアドレスＩＡＤとヒット判定回路ＨＪ２が保持している図２２−（ａ）で示すタグアドレス内のライトスルービットＷＴＨがＨｉｇｈのアドレスと一致した場合は、ヒットＨＩＴ２となる。アドレスが一致しなかった場合、ミスＭＩＳＳ２となる。
また、入力したアドレスＩＡＤとヒット判定回路ＨＪ２が保持している図２３−（ｂ）で示すタグアドレス内のアドレスと一致し、センスアンプバリッドビットＳＶＬがＨｉｇｈの場合は、ヒットＨＩＴ３　となる。アドレスが一致せず、比較したセンスアンプのタグアドレスのセンスアンプバリッドビットＳＶＬがＨｉｇｈの場合は、ＭＩＳＳ３（ＡＣＴ）となる。センスアンプバリッドビットＳＶＬがＬｏｗの場合は、ミスかつ非活性ＭＩＳＳ３（ＩＮＡＣＴ）となる。
【０１１９】
図２３−（ｃ）は、図２２−（ａ）で示すライトスルービットＷＴＨがＨｉｇｈであるキャッシュメモリへのヒット判定結果が、ミスかつダーティＭＩＳＳ１（Ｄｉｒｔｙ）の場合に、そのＭＩＳＳ１（Ｄｉｒｔｙ）となったキャッシュメモリのタグアドレスのバンクアドレスＢＡＮＫおよびロウアドレスＴＲＡＤ［１２：０］と、図２２−（ｂ）で示すセンアンプのタグアドレスとのヒット判定動作を示す。
ＭＩＳＳ１（Ｄｉｒｔｙ）となったキャッシュメモリのタグアドレス内のバンクアドレスＢＡＮＫおよびロウアドレスＴＲＡＤ［１２：０］とが、図２２−（ｂ）で示すセンアンプのタグアドレス内のバンクアドレスＢＡＮＫ１とロウアドレスＴＲＡＤ［１２：０］とに一致すればヒットＨＩＴ４となる。一致しなければＭＩＳＳ４となる。
【０１２０】
図２４は図２３で説明したヒット判定結果に基づいて、アドレス・コマンド発生回路ＡＣＧがメモリモジュールＭＥＭ０に対して出力する、データ書き込みのためのコマンドの一例である。
【０１２１】
判定結果がＨＩＴ１の時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトコマンドＷＴを出力する。その際、書き込み先ＤＥＳＴは、ヒットしたライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは０、書き込み電力ＷＰＷは、０．２５となる。
【０１２２】
判定結果がＭＩＳＳ１かつＨＩＴ２かつＡＣＴの時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトスルー・キャッシュメモリとメモリセルアレイＡＲＹへの書き込みを行うため、ライトコマンドＷＴとリストアコマンドＲＴを出力する。その際、書き込み先ＤＥＳＴは、ヒットしたライトスルー・キャッシュメモリＷＴＣＨおよびメモリセルアレイＡＲＹとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは０、書き込み電力ＷＰＷは、０．３５となる。
【０１２３】
判定結果がＭＩＳＳ１かつＭＩＳＳ２かつＨＩＴ３かつＡＣＴの時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトスルー・キャッシュメモリとメモリセルアレイＡＲＹへの書き込みを行うため、プリフェッチコマンドＰＦとライトコマンドＷＴとリストアコマンドＲＴを出力する。その際、書き込み先ＤＥＳＴは、ヒットしたライトスルー・キャッシュメモリＷＴＣＨおよびメモリセルアレイＡＲＹとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは２、書き込み電力ＷＰＷは、０．５となる。
【０１２４】
判定結果がＭＩＳＳ１（Ｃｌｅａｎ）かつＭＩＳＳ２かつＭＩＳＳ３かつＡＣＴの時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトバック・キャッシュメモリへの書き込みを行うため、プリチャージコマンドＰＲＥとバンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとライトコマンドＷＴを出力する。その際、書き込み先ＤＥＳＴは、ライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは６、書き込み電力ＷＰＷは、１．０となる。
【０１２５】
判定結果がＭＩＳＳ１（Ｃｌｅａｎ）かつＭＩＳＳ２かつＭＩＳＳ３かつＩＮＡＣＴの時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトバック・キャッシュメモリへの書き込みを行うため、バンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとライトコマンドＷＴを出力する。その際、書き込み先ＤＥＳＴは、ライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは４、書き込み電力ＷＰＷは、０．９となる。
【０１２６】
判定結果がＭＩＳＳ１（Ｄｉｒｔｙ）かつＭＩＳＳ２かつＭＩＳＳ３かつＡＣＴかつＨＩＴ４の時、アドレス・コマンド発生回路ＡＣＧ２は、メモリセルアレイＡＲＹへの書き戻しと、ライトバック・キャッシュメモリへの書き込みを行うため、リストアコマンドＲＴ、プリチャージコマンドＰＲＥ、バンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとライトコマンドＷＴを出力する。その際、書き込み先ＤＥＳＴは、ライトバック・キャッシュメモリＷＢＣＨおよびメモリセルアレイＡＲＹとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは８、書き込み電力ＷＰＷは、１．２となる。
【０１２７】
判定結果がＭＩＳＳ１（Ｄｉｒｔｙ）かつＭＩＳＳ２かつＭＩＳＳ３かつＡＣＴかつＭＩＳＳ４の時、アドレス・コマンド発生回路ＡＣＧ２は、メモリセルアレイＡＲＹへの書き戻しと、ライトバック・キャッシュメモリへの書き込みを行うため、プリチャージコマンドＰＲＥ、リストアコマンドＲＴ、バンクアクティブコマンドＡＣ、プリチャージコマンドＰＲＥ、バンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとライトコマンドＷＴを出力する。その際、書き込み先ＤＥＳＴは、ライトバック・キャッシュメモリＷＢＣＨおよびメモリセルアレイＡＲＹとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは１２、書き込み電力ＷＰＷは、１．８となる。
【０１２８】
判定結果がＭＩＳＳ１（Ｄｉｒｔｙ）かつＭＩＳＳ２かつＭＩＳＳ３かつＩＮＡＣＴかつＭＩＳＳ４の時、アドレス・コマンド発生回路ＡＣＧ２は、メモリセルアレイＡＲＹへの書き戻しと、ライトバック・キャッシュメモリへの書き込みを行うため、リストアコマンドＲＴ、バンクアクティブコマンドＡＣ、プリチャージコマンドＰＲＥ、バンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとライトコマンドＷＴを出力する。その際、書き込み先ＤＥＳＴは、ライトバック・キャッシュメモリＷＢＣＨおよびメモリセルアレイＡＲＹとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは１０、書き込み電力ＷＰＷは、１．７となる。
【０１２９】
図２５は図２３で説明したヒット判定結果に基づいて、アドレス・コマンド発生回路ＡＣＧがメモリモジュールＭＥＭ０に対して出力する、データ書き込みのためのコマンドの一例である。
【０１３０】
判定結果がＨＩＴ１の時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトバックキャッシュメモリＷＢＣＨからデータを読み出すためリードコマンドＲＤを出力する。その際、読み出し元ＳＯＲＳは、ヒットしたライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの読み出しレイテンシＲＬＡＴは２、書き込み電力ＲＰＷは、０．２５となる。
【０１３１】
判定結果がＭＩＳＳ１かつＨＩＴ２かつＡＣＴの時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトスルー・キャッシュメモリからデータを読み出しを行うため、リードコマンドＲＤを出力する。その際、読み出し元ＳＯＲＳは、ヒットしたライトスルー・キャッシュメモリＷＴＣＨとなり、ＤＲＡＭの読み出しレイテンシＲＬＡＴは２、読み出し電力ＲＰＷは、０．２５となる。
【０１３２】
判定結果がＭＩＳＳ１かつＭＩＳＳ２かつＨＩＴ３かつＡＣＴの時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトスルー・キャッシュメモリから読み出しを行うため、プリフェッチコマンドＰＦとリードコマンドＲＤを出力する。その際、読み出し元ＳＯＲＳはヒットしたライトスルー・キャッシュメモリＷＴＣＨとなり、ＤＲＡＭの読み出しレイテンシＲＬＡＴは２、読み出し電力ＲＰＷは、０．５となる。
【０１３３】
判定結果がＭＩＳＳ１（Ｃｌｅａｎ）かつＭＩＳＳ２かつＭＩＳＳ３かつＡＣＴの時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトバック・キャッシュメモリから読み出しを行うため、プリチャージコマンドＰＲＥとバンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとリードコマンドＲＤを出力する。その際、読み出し元ＳＯＲＳは、ライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの読み出しレイテンシＲＬＡＴは８、読み出し電力ＲＰＷは、１．０となる。
【０１３４】
判定結果がＭＩＳＳ１（Ｃｌｅａｎ）かつＭＩＳＳ２かつＭＩＳＳ３かつＩＮＡＣＴの時、他の判定結果によらず、アドレス・コマンド発生回路ＡＣＧ２はライトバック・キャッシュメモリへから読み出しを行うため、バンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとリードコマンドＲＤを出力する。その際、読み出し元ＳＯＲＳは、ライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの読み出しレイテンシＲＬＡＴは６、読み出し電力ＲＰＷは、０．９となる。
【０１３５】
判定結果がＭＩＳＳ１（Ｄｉｒｔｙ）かつＭＩＳＳ２かつＭＩＳＳ３かつＡＣＴかつＨＩＴ４の時、アドレス・コマンド発生回路ＡＣＧ２は、メモリセルアレイＡＲＹへの書き戻しと、ライトバック・キャッシュメモリからの読み出しを行うため、リストアコマンドＲＴ、プリチャージコマンドＰＲＥ、バンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとリードコマンドＲＤを出力する。その際、読み出し元は、ライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの読み出しレイテンシＲＬＡＴは１０、読み出し電力ＲＰＷは、１．２となる。
【０１３６】
判定結果がＭＩＳＳ１（Ｄｉｒｔｙ）かつＭＩＳＳ２かつＭＩＳＳ３かつＡＣＴかつＭＩＳＳ４の時、アドレス・コマンド発生回路ＡＣＧ２は、メモリセルアレイＡＲＹへの書き戻しと、ライトバック・キャッシュメモリからの読出しを行うため、プリチャージコマンドＰＲＥ、リストアコマンドＲＴ、バンクアクティブコマンドＡＣ、プリチャージコマンドＰＲＥ、バンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとリードコマンドＲＤを出力する。その際、読出し元ＳＯＲＳは、ライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは１４、読出し電力ＲＰＷは、１．８となる。
【０１３７】
判定結果がＭＩＳＳ１（Ｄｉｒｔｙ）かつＭＩＳＳ２かつＭＩＳＳ３かつＩＮＡＣＴかつＭＩＳＳ４の時、アドレス・コマンド発生回路ＡＣＧ２は、メモリセルアレイＡＲＹへの書き戻しと、ライトバック・キャッシュメモリからの読出しを行うため、リストアコマンドＲＴ、バンクアクティブコマンドＡＣ、プリチャージコマンドＰＲＥ、バンクアクティブコマンドＡＣとプリフェッチコマンドＰＦとリードコマンドＲＤを出力する。その際、読出し元ＳＯＲＳは、ライトバック・キャッシュメモリＷＢＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは１２、読出し電力ＲＰＷは、１．７となる。
【０１３８】
このように、内蔵キャッシュメモリのみならず、さらにセンスアンプをキャッシュメモリとして利用することにより、１６ｋビット分（８ｋビット×２バンク）のキャッシュメモリサイズを増やし、キャッシュメモリのヒット率を上げることができ、高速かつ低電力でＤＲＡＭを動作させることが出来る。
【０１３９】
＜実施例４＞
図２６は本願を適用した情報処理装置の一実施例である。
これは、中央演算装置ＣＰＵ３と１次キャッシュメモリＬ１Ｃ３によって構成される情報処理装置ＭＳ３と、複数のキャッシュ内蔵ＤＲＡＭから構成されるＤＲＡＭモジュールＭＥＭと、ＤＲＡＭモジュールＭＥＭを制御するメモリ制御ユニットＭＣＵ３と、デジタルシグナルプロセッサＤＳＰ３、ＰＣＩブリッジ回路ＢＲＧ３で構成される。そして、この情報処理装置はクロックＣＬＫに同期して動作する。特に限定はしないが、情報処理装置ＭＳ３とメモリ制御ユニットＭＣＵ３は同一基板上に形成され、情報処理装置ＳＭＳ３を形作ることも可能である。
ＰＣＩブリッジ回路ＢＲＧ３はＰＣＩインターフェースを備えており、メモリ制御ユニットＭＣＵ３は、情報処理装置ＭＳ３、デジタルシグナルプロセッサＤＳＰ３、ＰＣＩブリッジ回路ＢＲＧ３からのアクセス要求をうけて、ＤＲＡＭモジュールＭＥＭを制御する。
【０１４０】
ＤＲＡＭモジュールＭＥＭは第０メモリＭ０、第１メモリＭ１、第２メモリＭ２、第３メモリＭ３、第４メモリＭ４、第５メモリＭ５、第６メモリＭ６、第７メモリＭ７の８つのメモリで構成されている。前記メモリは、特に制限はないが、１６個のキャッシュメモリおよび２つのメモリバンクから構成され、各メモリバンクにはセンスアンプが設けられているＳＤＲＡＭである。
前記情報処理装置ＭＳ３は、特に制限はないが、３２ビットのアドレス信号によりアドレス空間を管理することができ、前記ＤＲＡＭモジュールＭＥＭは、前記情報処理装置ＭＳ３に管理されている。
【０１４１】
前記情報処理装置の動作を説明する。
ＭＳ３、ＤＳＰ３、ＢＲ３Ｇからの読み出し要求がＲＱ０、ＲＱ１、ＲＱ２を通じてメモリ制御ユニットＭＣＵに入力する。メモリ制御ユニットＭＣＵ３は３つの読み出３し要求のうちＭＳ３からの要求を許可すると、ＭＳ３は命令信号ＩＣＯより読み出し命令とアドレス信号ＩＡＤよりアドレス、データ属性信号ＩＣＤから要求しているデータの属性をメモリ制御ユニットＭＣＵ３へ出力する。メモリ制御ユニットＭＣＵ３は、情報処理装置ＭＳ３からの読出し命令およびアドレスを受け取った後、メモリ命令信号ＭＣＯから読み出し命令を、メモリアドレス信号ＭＡ０からアドレスをＤＲＡＭモジュール（ＭＥＭ）へ出力すると、ＤＲＡＭモジュール（ＭＥＭ）のＭＤＱからデータが出力されＤＱを通じてＭＳ３へ転送される。
【０１４２】
図２７は本発明のメモリ制御回路（ＭＣＵ３）の１構成例である。
この回路は、ＤＲＡＭへのアクセス要求を調停するアクセス調停回路（ＡＲＢ３）とメモリ制御回路（ＣＮＴ３）ら構成される。
前記アクセス調停回路（ＡＲＢ３）はアクセス要求ＲＱ０、ＲＱ１、ＲＱ２を受け付け、アクセス調停回路（ＡＲＢ３）で設定した優先順位に従ってそれぞれのアクセスを許可する。
【０１４３】
メモリ制御回路ＣＮＴ３は、アドレス変換回路ＡＴ３、ヒット判定回路ＨＪ３およびアドレス・コマンド発生回路ＡＣＧ３から構成される。
アドレス変換回路ＡＴ３は、許可されたアクセスのアドレスＩＡＤをＤＲＡＭのバンク、ロウ、セグメント、カラム、キャッシュアドレスＡＤへ変換する。
ＩＣＤからは、要求しているデータの種類が命令あるいは処理データであるかの情報が入力する。
ヒット判定回路ＨＪ３は、ＩＣＤからの情報とアドレス変換回路ＡＴ３で変換されたアドレスを受け取り、ＤＲＡＭ内部のキャッシュメモリおよびセンスアンプへのヒット／ミス判定と、ヒット判定を行ったＤＲＡＭ内部キャッシュメモリ（ＣＨ０からＣＨ１５）とＤＲＡＭのメモリセルアレイ（ＡＲＹ）との間にデータの同一性があるかのクリーン／ダーティ判定を行う。
アドレス・コマンド発生回路ＡＣＧ３はヒット判定回路ＨＪ３の判定結果によってＤＲＡＭモジュールを制御するメモリコマンド信号をＭＣ０から、メモリアドレス信号をＭＡＤ０から出力し、入出力信号ＭＤＱを通じてデータ転送を行う。
【０１４４】
図２８メモリ制御回路ＣＮＴ３によって割り当てられるＤＲＡＭに内蔵しているキャッシュメモリの一例を示している。特に限定はしないが、キャッシュメモリＣＨ８からＣＨ１５までのキャッシュメモリ群ＩＣＨは、データの属性が命令に対して割り当てられており、キャッシュメモリＣＨ０からＣＨ７までのキャッシュメモリ群ＤＣＨは、データの属性が処理データに対して割り当てられている。さらに、キャッシュメモリ群ＤＣＨのうち１つは、図１４で示す予備キャッシュメモリの役割をする。
【０１４５】
データの属性が命令の場合は、ＤＲＡＭに対して読出し要求のみが発生するので、データの属性が命令に対して割り当てられたキャッシュメモリはＤＲＡＭアレイへの書き戻しを行う必要がないため、高速にアクセスすることが出来る。
データの属性が処理データの場合は、ＤＲＡＭに対して読出しおよび書き込み要求が発生するので、データの属性が処理データに対して割り当てられたキャッシュメモリＤＣＨはＤＲＡＭアレイへの書き戻しを行う必要がある。そこで、キャッシュメモリＤＣＨには、予備キャッシュメモリを設けることにより、図１１、図１２で示した動作により、ＤＲＡＭモジュールのミス時のレイテンシーを６Ｔに抑え高速にアクセスすることが出来る。
データの属性（命令、データ）に対し、それぞれに、ＤＲＡＭに内蔵したキャッシュメモリを割り当てることで、データの属性の違いによるキャッシュメモリ内のデータの入れ替えが起こらず、データの属性毎に最適に、キャッシュを制御することができる。
【０１４６】
図２９はメモリ制御回路ＭＣＵ３で行う、内蔵キャッシュに対するヒット判定の一例を示す。
命令ＩＣＯＭ、アドレスＩＡＤおよびデータの属性ＩＣＤがメモリ制御回路にＭＣＵ３に入力すると、メモリ制御回路ＭＣＵ３内のヒット判定回路ＨＪ３は、データ属性が命令の場合は、キャッシュメモリＣＨ８からＣＨ１５までのキャッシュメモリ群ＩＣＨに対してヒット判定を行い、データ属性が処理データの場合は、キャッシュメモリＣＨ０からＣＨ７までのキャッシュメモリ群ＤＣＨに対してヒット判定を行う。キャッシュメモリ群ＩＣＨに対してヒットした場合ＩＨＩＴを、ミスが生じた場合ＩＭＩＳＳを、キャッシュメモリ群ＤＣＨに対してヒットした場合ＤＨＩＴを、ミスが生じ、クリーンの場合ＤＭＩＳＳ（Ｃｌｅａｎ）を、ミスが生じ、ダーティの場合ＤＭＩＳＳ（Ｄｉｒｔｙ）をアドレス・コマンド発生回路ＡＣＧへ出力する。
【０１４７】
図３０−（ａ）は図２９で説明したヒット判定結果に基づいて、アドレス・コマンド発生回路ＡＣＧがメモリモジュールＭＥＭ０に対して出力する、データ読出しのためのコマンドの一例である。
【０１４８】
判定結果がＩＨＩＴの時、アドレス・コマンド発生回路ＡＣＧ３はリードコマンドＲＤを出力する。その際、読出し元はヒットした命令用キャッシュメモリＩＣＨで、ＤＲＡＭの読出しレイテンシＲＬＡＴは２、読出し電力ＲＰＷは、０．２５となる。
【０１４９】
判定結果がＩＭＩＳＳの時、アドレス・コマンド発生回路ＡＣＧ３はバンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、リードコマンドＲＤ、プリチャージコマンドＰＲＥを出力する。その際、読出し元ＳＯＲＳは、命令用キャッシュメモリＩＣＨで、ＤＲＡＭの読出しレイテンシＲＬＡＴは６、読出し電力ＲＰＷは、１．０となる。
【０１５０】
判定結果がＤＨＩＴの時、アドレス・コマンド発生回路ＡＣＧ３はリードコマンドＲＤを出力する。その際、読出し元ＳＯＲＳは、ヒットしたデータ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは２、読出し電力ＲＰＷは、０．２５となる。
【０１５１】
判定結果がＤＭＩＳＳ（Ｃｌｅａｎ）の時、アドレス・コマンド発生回路ＡＣＧ３はバンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、リードコマンドＲＤ、プリチャージコマンドＰＲＥを出力する。その際、読出し元ＳＯＲＳは、処理データ用キャッシュメモリＤＣＨで、ＤＲＡＭの読出しレイテンシＲＬＡＴは６、読出し電力ＲＰＷは、１．０となる。
【０１５２】
判定結果がＤＭＩＳＳ（Ｄｉｒｔｙ）の時、アドレス・コマンド発生回路ＡＣＧ３はバンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、リードコマンドＲＤ、プリチャージコマンドＰＲＥ、リストアコマンドＲＴ、バンクアクティブコマンドＡＣ、プリチャージコマンドＰＲＥを出力する。その際、読出し元ＳＯＲＳは、データ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは６、読出し電力ＲＰＷは、１．８となる。
【０１５３】
図３０−（ｂ）は図２９で説明したヒット判定結果に基づいて、アドレス・コマンド発生回路ＡＣＧがメモリモジュールＭＥＭ０に対して出力する、データ書き込みのためのコマンドの一例である。
【０１５４】
判定結果がＤＨＩＴの時、アドレス・コマンド発生回路ＡＣＧ３はライトコマンドＷＴを出力する。その際、書き込み先ＤＥＳＴは、ヒットした処理データ用キャッシュメモリＤＣＨでＤＲＡＭの書き込みレイテンシＷＬＡＴは０、書き込み電力ＷＰＷは０．２５となる。
【０１５５】
判定結果がＤＭＩＳＳ（Ｃｌｅａｎ）の時、アドレス・コマンド発生回路ＡＣＧ３はバンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、ライトコマンドＷＴ、プリチャージコマンドＰＲＥを出力する。その際、書き込み先ＤＥＳＴは、ミスが生じた処理データ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは４、書き込み電力ＷＰＷは、１．０となる。
【０１５６】
判定結果がＤＭＩＳＳ（Ｄｉｒｔｙ）の時、アドレス・コマンド発生回路ＡＣＧ３はバンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、ライトコマンドＷＴ、プリチャージコマンドＰＲＥ、リストアコマンドＲＴ、バンクアクティブコマンドＡＣ、プリチャージコマンドＰＲＥを出力する。その際、書き込み先ＤＥＳＴは、予備キャッシュメモリとなり、書き込みレイテンシＷＬＡＴは４、書き込み電力ＷＰＷは、１．８となる。
【０１５７】
このように、データの属性（命令、データ）に対し、それぞれに、ＤＲＡＭに内蔵したキャッシュメモリを割り当てることで、データの属性の違いによるキャッシュメモリ内のデータの入れ替えが起こらず、データの属性毎に最適に、キャッシュを制御することができる。さらに、キャッシュメモリＤＣＨには、予備キャッシュメモリを設け、図１１、図１２で示した制御と同様の制御を行うことで、ＤＲＡＭモジュールへ高速にアクセスすることが出来る。
【０１５８】
＜実施例５＞
図３１はメモリ制御回路ＭＣＵ３で行う、内蔵キャッシュおよびセンスアンプキャッシュに対するヒット判定の一例を示す。
命令ＩＣＯＭ、アドレスＩＡＤおよびデータの属性ＩＣＤがメモリ制御回路にＭＣＵ３に入力すると、メモリ制御回路ＭＣＵ３内のヒット判定回路ＨＪ３は、キャッシュメモリおよび、センスアンプへのヒット判定を行う。
【０１５９】
キャッシュメモリへのヒット判定は、データ属性が命令の場合は、キャッシュメモリＣＨ８からＣＨ１５までのキャッシュメモリ群ＩＣＨに対してヒット判定を行い、データ属性が処理データの場合は、キャッシュメモリＣＨ０からＣＨ７までのキャッシュメモリ群ＤＣＨに対してヒット判定を行う。キャッシュメモリ群ＩＣＨに対してヒットした場合ＩＨＩＴを、ミスが生じた場合ＩＭＩＳＳを、キャッシュメモリ群ＤＣＨに対してヒットした場合ＤＨＩＴを、ミスが生じた場合ＤＭＩＳＳを、アドレス・コマンド発生回路ＡＣＧへ出力する。
また、メモリ制御回路ＭＣＵ３内のヒット判定回路ＨＪ３は、同時に、センスアンプへのヒット判定を行う。センアンプへヒットした場合は、ＳＡＨＩＴを、ミスが生じ、センスアンプが活性化している場合は、ＳＡＭＩＳＳ（ＡＣＴ）を、ミスが生じセンスアンプが非活性の場合は、ＳＡＭＩＳＳ（ＩＮＡＣＴ）をアドレス・コマンド発生回路ＡＣＧへ出力する。
図３２−（ａ）は図３１で説明したヒット判定結果に基づいて、アドレス・コマンド発生回路ＡＣＧがメモリモジュールＭＥＭ０に対して出力する、データ書き込みのためのコマンドの一例である。
判定結果がＤＨＩＴかつＳＡＨＩＴ（ＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はライトコマンドＷＴ、リストアコマンドＲＴを出力する。その際、書き込み先ＤＥＳＴは、ヒットした処理データ用キャッシュメモリＷＣＨとメモリセルアレイＡＲＹとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは０、書き込み電力ＷＰＷは０．３５となる。
【０１６０】
判定結果がＤＨＩＴかつＳＡＭＩＳＳ（ＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はライトコマンドＷＴ、プリチャージコマンドＰＲＥ、リストアコマンドＲＴ、バンクアクティブコマンドＡＣを出力する。その際、書き込み先ＤＥＳＴは、ヒットした処理データ用キャッシュメモリＤＣＨとメモリセルアレイＡＲＹとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは０、書き込み電力ＷＰＷは０．９となる。
【０１６１】
判定結果がＤＨＩＴかつＳＡＭＩＳＳ（ＩＮＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はライトコマンドＷＴ、リストアコマンドＲＴ、バンクアクティブコマンドＡＣを出力する。その際、書き込み先ＤＥＳＴは、ヒットした処理データ用キャッシュメモリＤＣＨとメモリセルアレイＡＲＹとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは０、書き込み電力ＷＰＷは０．８となる。
【０１６２】
判定結果がＤＭＩＳＳ　かつＳＡＨＩＴ（ＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はプリフェッチコマンドＰＦ、ライトコマンドＷＴ、リストアコマンドＲＴを出力する。その際、書き込み先ＤＥＳＴは、ヒットした処理データ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは２、書き込み電力ＷＰＷは、０．５となる。
【０１６３】
判定結果がＤＭＩＳＳ　かつＳＡＭＩＳＳ（ＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はプリチャージコマンドＰＲＥ、バンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、ライトコマンドＷＴ、リストアコマンドＲＴを出力する。その際、書き込み先ＤＥＳＴは、ヒットした処理データ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは６、書き込み電力ＷＰＷは、１．０となる。
【０１６４】
判定結果がＤＭＩＳＳ　かつＳＡＭＩＳＳ（ＩＮＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はバンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、ライトコマンドＷＴ、リストアコマンドＲＴを出力する。その際、書き込み先ＤＥＳＴは、ヒットした処理データ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの書き込みレイテンシＷＬＡＴは６、書き込み電力ＷＰＷは、０．９となる。
【０１６５】
図３２−（ｂ）は図３１で説明したヒット判定結果に基づいて、アドレス・コマンド発生回路ＡＣＧがメモリモジュールＭＥＭ０に対して出力する、データ読出しのためのコマンドの一例である。
【０１６６】
判定結果がＩＨＩＴの時、アドレス・コマンド発生回路ＡＣＧ３はリードコマンドＲＤを出力する。その際、読出し元ＳＯＲＳは、ヒットした命令用キャッシュメモリＩＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは２、読出し電力ＲＰＷは、０．２５となる。
【０１６７】
判定結果がＤＨＩＴの時、アドレス・コマンド発生回路ＡＣＧ３はリードコマンドＲＤを出力する。その際、読出し元ＳＯＲＳは、ヒットしたデータ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは２、読出し電力ＲＰＷは、０．２５となる。
【０１６８】
判定結果がＩＭＩＳＳかつＤＭＩＳＳで、ＳＡＨＩＴ（ＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はプリフェッチコマンドＰＦ、リードコマンドＲＤを出力する。その際、読出し元ＳＯＲＳは、命令用キャッシュメモリＩＣＨおよびＤＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは４、読出し電力ＲＰＷは、０．５となる。
【０１６９】
判定結果がＩＭＩＳＳかつＤＭＩＳＳで、ＳＡＭＩＳＳ（ＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はプリチャージコマンドＰＲＥ、バンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、リードコマンドＲＤを出力する。その際、読出し元ＳＯＲＳは、データ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは８、読出し電力ＲＰＷは、１．０となる。
【０１７０】
判定結果がＩＭＩＳＳかつＤＭＩＳＳで、ＳＡＭＩＳＳ（ＩＮＡＣＴ）の時、アドレス・コマンド発生回路ＡＣＧ３はバンクアクティブコマンドＡＣ、プリフェッチコマンドＰＦ、リードコマンドＲＤを出力する。その際、読出し元ＳＯＲＳは、データ用キャッシュメモリＤＣＨとなり、ＤＲＡＭの読出しレイテンシＲＬＡＴは６、読出し電力ＲＰＷは、０．９となる。
【０１７１】
このように、データの属性（命令、データ）に対し、それぞれに、ＤＲＡＭに内蔵したキャッシュメモリを割り当てることで、データの属性の違いによるキャッシュメモリ内のデータの入れ替えが起こらず、データの属性毎に最適に、キャッシュを制御することができる。さらに、キャッシュメモリＤＣＨへの書き込み時は、センスアンプを活性化させ、常にメモリセルアレイＡＲＹへ書き戻すことで、高速かつ低電力でキャッシュメモリＤＣＨとメモリセルアレイとのデータの同一性を取ることが出来る。
キャッシュメモリからのデータの読出し時は、センスアンプを活性化させることでより低電力で高速にデータを読み出すことが出来る。
【０１７２】
ＣＰＵと１次キャッシュメモリからなる情報処理部とメモリ制御ユニットつまりメモリ制御装置とを別の半導体チップ上に形成してもよいが、両者を単一の半導体チップ上に形成してもよい。その場合、単一の半導体チップ上に形成された情報処理装置は、データバスＤＱを別々の半導体チップで形成するよりも幅の広いバスとすることが可能となる上に、両者の距離が短縮されるために、両者間での高速データ転送が可能となる。
【０１７３】
更に、メモリ制御装置のみを他者に設計させ、或いは既に設計されている設計資産として情報処理部と同一の半導体チップ上に形成してワンチップの情報処理装置とすることも可能である。
この場合、メモリ制御装置の回路等の構成を記録媒体に記録し、情報処理部の設計者或いは情報処理装置の設計者に提供することの可能である。
【０１７４】
また、自らが半導体装置の製造を行う場合、他者が提供する情報処理部に、本発明のメモリ制御装置或いはメモリ制御装置とメモリ装置とを組み合わせ、半導体装置を提供して他者に供給することも可能である。
【０１７５】
他方、メモリ制御ユニットをメモリモジュール内に設けることも可能である。メモリ制御装置を情報処理装置或いはメモリモジュール内に形成することで、情報処理システムの製造者の負荷を低減するとが可能となり、情報処理システムの小型化も可能となる。
また、半導体装置の製造プロセスの進歩にあわせ、メモリモジュールの一部或いは全部を情報処理装置と同一の半導体チップ上に形成することも可能である。つまりワンチップの情報処理システムの実現であり、システムの一層の小型化が可能となる。
また、中央演算処理装置にメモリ制御回路の動作をソフト的に実行させることも可能である。勿論、メモリモジュールと情報処理部とを同一の半導体チップ上に形成しない場合であっても、中央処理装置にメモリ制御装置の動作をソフト的に実行させることも可能である。
【０１７６】
但し、ソフト的に実施する場合、余分な構成の付加は不要であるが、中央処理装置にアドレス比較等を行わせるための負荷が大きくなり、中央処理装置が行う他の処理が低速となってしまう可能性は残る。
本発明を別構成とすることで、中央処理装置に対して余計な付加を与えずに本発明の効果を得ることが可能となる。
【０１７７】
また、図３３に示すように、単一チップの情報処理装置Ｓ−ＭＳとそれぞれが単一チップのメモリ装置（Ｓ−ＭＥ１〜Ｓ−ＭＥ２）とで形成されたモジュールとを１つのパッケージで封止した半導体装置であってもよい。この構成は、マルチチップモジュール或いはマルチチップパッケージなどとして知られている。
【０１７８】
以上、高速動作可能な情報処理システムの実施形態を説明してきたが、本発明は上記実施形態に限定されるわけでは無く、本願発明の思想を逸脱しない範囲で、他にも様々な実施形態を採用することが可能である。
【０１７９】
また、第１、第３、第４、及び、第５の実施形態ではメモリモジュールは複数のバンクを有する構成としたが、メモリバンクを有さないメモリモジュールにより構成される情報処理システムに適用することも可能である。メモリバンクを有さないメモリモジュールにより構成される情報処理システムのメモリ装置へのアクセスの高速化を実現することも可能である。
【０１８０】
【発明の効果】
本発明によって、キャッシュメモリを内蔵したＤＲＡＭのキャッシュメモリをキャッシュメモリに対してヒット判定対象とするキャッシュメモリとヒット判定対象としない予備キャッシュメモリに区別し、キャッシュメモリへのヒット／ミス判定結果により、最初に、予備キャッシュメモリへのデータ転送を行い、その後、メモリセルアレイへのデータ転送を行うことで、キャッシュメモリ内蔵ＤＲＡＭを高速、かつ低電力に動作させることができる。
またキャッシュメモリとセンスアンプをキャッシュメモリとして利用することによりにキャッシュ内蔵ＤＲＡＭを高速かつ低電力で動作させることができる。
【図面の簡単な説明】
【図１】本発明を適用した情報処理装置の一実施例である。
【図２】キャッシュメモリを内蔵したＤＲＡＭを用いたメモリモジュールの一実施例である。
【図３】キャッシュメモリを内蔵したＤＲＡＭを用いたメモリモジュールの読出し動作の一例である。
【図４】キャッシュメモリを内蔵したＤＲＡＭを用いたメモリモジュールの書き込み動作の一例である。
【図５】キャッシュメモリを内蔵したＤＲＡＭを用いたメモリモジュールの書き戻し動作の一例である。
【図６】キャッシュメモリを内蔵したＤＲＡＭを用いたメモリモジュールの読出し動作の一例である。
【図７】本発明の一実施例である。
【図８】アドレス変換回路が行うアドレス変換の一例である。
【図９】メモリ制御ユニットＭＣＵが行う、内蔵キャッシュメモリの割り当て方法の一例である。
【図１０】ヒット判定回路ＨＪがヒット判定をおこなうために保持しているＤＲＡＭアドレス比較情報の一例である。
【図１１】メモリ制御回路ＣＮＴのデータ読出し動作の一例である。
【図１２】メモリ制御回路ＭＣＵがＤＲＡＭモジュール（ＭＥＭ）へ出力する動作波形の一例である。
【図１３】メモリ制御回路ＭＣＵが行うＤＲＡＭモジュール（ＭＥＭ）への読み出しおよび書き込み時のコマンド発行手順の一例である。
【図１４】ヒット判定回路ＨＪが、ヒット判定を行うために保持しているＤＲＡＭアドレス比較情報の変化の様子を示す図である。
【図１５】本発明を適用した情報処理装置の一実施例である。
【図１６】本発明の一実施例である。
【図１７】メモリ制御ユニットＭＣＵ１が行う、内蔵キャッシュメモリの割り当て方法の一例である。
【図１８】ヒット判定回路ＨＪ１がヒット判定をおこなうために保持しているＤＲＡＭアドレス比較情報の一例である。
【図１９】ヒット判定回路ＨＪ１が、ヒット判定を行うために保持しているＤＲＡＭアドレス比較情報の変化の様子を示す図である。
【図２０】本発明の一実施例である。
【図２１】メモリ制御ユニットＭＣＵ２が行う、内蔵キャッシュメモリの割り当て方法の一例である。
【図２２】ヒット判定回路ＨＪ２がヒット判定をおこなうために保持しているＤＲＡＭアドレス比較情報の一例である。
【図２３】ヒット判定回路ＨＪ２のヒット判定動作の一例である。
【図２４】メモリ制御回路ＭＣＵ２が行うＤＲＡＭモジュール（ＭＥＭ）への書き込み時のコマンド発行手順の一例である。
【図２５】メモリ制御回路ＭＣＵ２が行うＤＲＡＭモジュール（ＭＥＭ）への読み出し時のコマンド発行手順の一例である。
【図２６】本発明を適用した情報処理装置の一実施例である。
【図２７】本発明の一実施例である。
【図２８】メモリ制御ユニットＭＣＵ３が行う、内蔵キャッシュメモリの割り当て方法の一例である。
【図２９】ヒット判定回路ＨＪ３のヒット判定動作の一例である。
【図３０】メモリ制御回路ＭＣＵ３が行うＤＲＡＭモジュール（ＭＥＭ）への読出しおよび書き込み時のコマンド発行手順の一例である。
【図３１】ヒット判定回路ＨＪ３のヒット判定動作の一例である。
【図３２】メモリ制御回路ＭＣＵ３が行うＤＲＡＭモジュール（ＭＥＭ）への読出しおよび書き込み時のコマンド発行手順の一例である。
【図３３】本発明を適用したマルチチップモジュールである。
【符号の説明】
ＭＳ０、ＭＳ１、ＭＳ２：情報処理装置、
ＣＰＵ、ＣＰＵ０、ＣＰＵ１、ＣＰＵ２：中央演算処理装置、
Ｌ１Ｃ：１次キャッシュメモリ、
ＤＳＰ：デジタルシグナルプロセッサ、
ＢＲＧ：ＰＣＩブリッジ回路、
ＭＣＵ：メモリ制御ユニット、
ＭＥＭ：ＤＲＡＭモジュール、
ＭＥ０、ＭＥ１、ＭＥ２、ＭＥ３、ＭＥ４、ＭＥ５、ＭＥ６、ＭＥ７：ＤＲＡＭ、
ＲＱ０、ＲＱ１、ＲＱ２　：アクセス要求信号、
ＩＣＯ、ＭＣＯ：命令信号、
ＩＡＤ、ＭＡＤ：アドレス信号、
ＤＱ、ＭＤＱ：データ信号、
ＣＢＥ：アクセス要求信号、
ＡＤＱ：アドレス／データ信号、
Ｂ０、Ｂ１：メモリバンク、
ＣＡＣＨＥ：キャッシュメモリ部、
ＣＨ−ＤＥＣ：キャッシュデコーダー、
Ｘ−ＤＥＣ：ロウデコーダ、
ＳＧ−ＤＥＣ：セグメントデコーダー、
ＡＲＹ：メモリセルアレイ、
ＳＡ：センスアンプ、
Ｙ−ＤＥＣ：カラムデコーダー、
ＣＨ１５、ＣＨ１４、ＣＨ１３、ＣＨ１２、ＣＨ１１、ＣＨ１０、ＣＨ９、ＣＨ８：キャッシュメモリ、
ＣＨ７、ＣＨ６、ＣＨ５、ＣＨ４、ＣＨ３、ＣＨ２、ＣＨ１、ＣＨ０：キャッシュメモリ、
ＩＯＢＵＦ：ＩＯバッファ、
ＷＬ：ワード線、ＢＬ：ビット線、
ＣＬＫ：クロック信号、　　　　　　　　　　　　　　Ｔ：クロック周期
ＡＣ：バンクアクティブコマンド、　　　　ＢＫ：バンクアドレス
Ｒ０、Ｒ１：ロウアドレス、　　　　　　　　　　　ＰＦ：プリフェッチコマンド
ＣＨ０：キャッシュアドレス、　　　　　　　　ＳＧ０：セグメントアドレス
ＲＤ：リードコマンド、　　　　　　　　　　　　　　Ｃ０：カラムアドレス
ＰＲＥ：プリフェッチコマンド、
Ｄ０、Ｄ１、Ｄ２、Ｄ３：データ信号、
ＷＴ：ライトコマンド、　　　　　　ＲＳＴ：リストアコマンド、
ＣＮＴ、ＣＮＴ１、ＣＮＴ２、ＣＮＴ３：メモリ制御回路、
ＡＴ、ＡＴ１、ＡＴ２、ＡＴ３：アドレス変換回路、
ＨＪ、ＨＪ１、ＨＪ２、ＨＪ３：ヒット判定回路、
ＡＣＧ、ＡＣＧ１、ＡＣＧ２、ＡＣＧ３：アドレス・コマンド発生回路、
ＡＲＢ、ＡＲＢ１、ＡＲＢ２、ＡＲＢ３：アクセス調停回路、
ＧＴ０、ＧＴ１、ＧＴ２：アクセス許可信号、
ＴＡＧ０〜ＴＡＧ１５：タグアドレス、
ＩＮＤ０〜ＩＮＤ７：インデックスアドレス、
ＬＩＮ０〜ＬＩＮ４：ラインサイズ、　　　　　　　　Ｒ１２〜Ｒ０：ロウアドレス、
ＢＡ：バンクアドレス、　　　　　　　　　　　　　　Ｓ０、Ｓ１：セグメントアドレス、
Ｃ０〜Ｃ７：カラムアドレス、
ＢＡＮＫ：バンクアドレス、　　　　　　ＴＲＡＤ［１２：０］：ロウアドレス、
ＳＧＡＤ：セグメントアドレス、　　　　ＣＨＡＤ：はキャッシュアドレス、
ＤＴ：ダーティビット、　　　　　　　ＶＬ：バリッドビット、
ＣＨＡＮＧＥ：　キャッシュメモリ切り替え動作、
ＣＭＤＦＬＯＷ：コマンド実行手順、
ＷＢＣＨ０、ＷＢＣＨ１：キャッシュメモリ群、
ＷＴＣＨ０、ＷＴＣＨ１：キャッシュメモリ群、
ＷＴＨ：ライトスルービット、
ＳＶＬ：センスアンプバリッドビット、
ＨＩＴ１、ＨＩＴ２、ＨＩＴ３、ＨＩＴ４：キャッシュメモリに対するヒット、
ＭＩＳＳ１（Ｄｉｒｔｙ）：キャッシュメモリに対するミスかつダーティ、
ＭＩＳＳ１（Ｃｌｅａｎ）：キャッシュメモリに対するミスかつクリーン、
ＭＩＳＳ２：キャッシュメモリに対するミス、
ＨＩＴ３：センスアンプに対するヒット、
ＭＩＳＳ３（ＡＣＴ）：センスアンプに対するミスかつセンスアンプが活性、
ＭＩＳＳ３（ＩＮＡＣＴ）：センスアンプに対するミスかつセンスアンプが非活性、
ＨＩＴ４：キャッシュメモリのセンスアンプへのヒット、
ＭＩＳＳ４：キャッシュメモリのセンスアンプへのミス、
ＩＣＨ：命令用キャッシュメモリ群、
ＤＣＨ：処理データ用キャッシュメモリ群、
ＨＩＴＣ：ヒット判定、
ＩＨＩＴ：命令用キャッシュメモリに対するヒット、
ＩＭＩＳＳ：命令用キャッシュメモリに対するミス、
ＤＨＩＴ：処理データ用キャッシュメモリに対するヒット、
ＤＭＩＳＳ（Ｄｉｒｔｙ）：処理データ用キャシュメモリに対するミスかつダーティ、
ＤＭＩＳＳ（Ｃｌｅａｎ）：処理データ用キャシュメモリに対するミスかつクリーン、
ＨＩＴＳＡ：センスアンプにたいするヒット判定、
ＳＡＨＩＴ：センスアンプに対するヒット、
ＳＡＭＩＳＳ（ＡＣＴ）：センスアンプに対するミスかつセンスアンプが活性、
ＳＡＭＩＳＳ（ＩＮＡＣＴ）：センスアンプに対するミスかつセンスアンプが非活性、
ＲＬＡＴ：リードレイテンシ、
ＷＬＡＴ：ライトレイテンシ、
ＲＰＷ：リード時のＤＲＡＭモジュールの電力、
ＷＰＷ：ライト時のＤＲＡＭモジュールの電力、
ＤＥＳＴ：書き込み先、
ＳＯＲＳ：読出し元、
ＰＣＢ：プリント基盤、
ＣＯＶＥＲ：モジュールの封止カバー、
Ｓ−ＭＥ１、Ｓ−ＭＥ２：半導体メモリ、
Ｓ−ＭＳ：半導体情報処理装置、
ＰＡＴＨ１：Ｓ−ＭＳとＳ−ＭＥ１を接続するボンデイング配線、
ＰＡＴＨ２：Ｓ−ＭＳとＳ−ＭＥ２を接続するボンデイング配線、
ＰＡＴＨ３：Ｓ−ＭＳとＰＣＢを接続するボンデイング配線、
ＰＡＴＨ４：Ｓ−ＭＥ１とＰＣＢを接続するボンデイング配線、
ＰＡＴＨ５：Ｓ−ＭＥ２とＰＣＢを接続するボンデイング配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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