(57)【要約】【課題】疑似単結晶技術で作成されたトランジスタであって、差動増幅回路などに使用されるペアトランジスタの特性のばらつきを少なくすることが可能な表示装置を提供する。【解決手段】基板上に設けられた疑似単結晶領域を有する半導体層と、前記疑似単結晶領域内に設けられた複数の薄膜トラシジスタとを備え、前記複数の薄膜トランジスタのうち、トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタが、それぞれの薄膜トランジスタのゲート長の方向が前記帯状に成長した結晶の長手方向に対して±２０度以内の傾きで配置されているとともに、それぞれの薄膜トランジスタのチャネル領域を前記帯状に成長した結晶の成長方向と平行に仮想的に延長した時にお互いに少なくとも一部が重畳するように配置される。【選択図】        図５
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【特許請求の範囲】
【請求項１】
基板上に設けられた半導体層と、
前記半導体層上に設けられた複数の薄膜トランジスタとを備える表示装置であって、
前記半導体層は、第１の疑似単結晶領域と、前記第１の疑似単結晶領域から分離された位置に形成された第２の疑似単結晶領域とを有し、
前記複数の薄膜トランジスタのうち、トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタを、同一の疑似単結晶領域内に配置したことを特徴とする表示装置。
【請求項２】
基板上に設けられた、疑似単結晶領域を有する半導体層と、
前記疑似単結晶領域内に設けられた複数の薄膜トラシジスタとを備える表示装置であって、
前記疑似単結晶領域は、半導体が前記基板に平行な方向に細長い帯状に成長した結晶を有し、
前記複数の薄膜トランジスタのうち、トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、それぞれの薄膜トランジスタのゲート長の方向が前記帯状に成長した結晶の長手方向に対して±２０度以内の傾きで配置されているとともに、それぞれの薄膜トランジスタのチャネル領域を前記帯状に成長した結晶の成長方向と平行に仮想的に延長した時にお互いに少なくとも一部が重畳するように配置されていることを特徴とする表示装置。
【請求項３】
前記重畳の割合が５０％以上であることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記重畳の割合が８０％以上であることを特徴とする請求項３に記載の表示装置。
【請求項５】
基板上に設けられた、疑似単結晶領域を有する半導体層と、
前記疑似単結晶領域内に設けられた複数の薄膜トランジスタとを備える表示装置であって、
前記疑似単結晶領域は、半導体が前記基板に平行な方向に細長い帯状に成長した結晶を有し、
前記複数の薄膜トランジスタのうち、トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、それぞれの薄膜トランジスタのゲート長の方向が前記帯状に成長した結晶の長手方向に対して±２０度以内の傾きで配置されているとともに、それぞれの薄膜トランジスタを流れる電流の方向が互いに一致するように配置されていることを特徴とする表示装置。
【請求項６】
前記トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、差動増幅回路を構成する差動対のトランジスタであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
【請求項７】
前記トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、差動増幅回路を構成する能動負荷回路の一対のトランジスタであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
【請求項８】
前記トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、差動増幅回路を構成する能動負荷回路の一対のトランジスタ、および、前記能動負荷回路の出力電圧が、ゲートに印加されるトランジスタであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
【請求項９】
前記トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、カレントミラー回路を構成する一対のトランジスタであることを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
【請求項１０】
前記トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、互いに並列に接続され、等価的に１つのトランジスタを構成することを特徴とする請求項１ないし請求項５のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表示装置に係わり、特に、疑似単結晶化技術（SELAX;Selectively Enlarging LAser X'tallization、あるいは、このSELAXに類似する方法）で作成される複数のトランジスタ（例えば、ペアトランジスタ）の配置方法に関する。
【０００２】
【従来の技術】
ＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。
この液晶表示モジュールとして、薄膜トランジスタ（ＴＦＴ）をポリシリコン上に形成するものも知られている。
一方、最近、ポリシリコン、あるいはアモルファスシリコンを、レーザによって横方向（基板に平行な方向）に再結晶化し、大粒径化させる技術が注目されている（特許文献１、非特許文献１参照）。
例えば、前述の非特許文献１には、この非特許文献１に記載された方法により作成された半導体（シリコン）層に薄膜トランジスタを形成することにより、通常のポリシリコン膜に形成される薄膜トランジスタに比して、移動度（μ）を  約３倍に向上できることが報告されている。
【０００３】
なお、本願発明に関連する先行技術文献情報としては以下のものがある。
【特許文献１】
国際公開  第９７／４５８２７号パンフレット
【非特許文献１】
Society for Information Display 2002（SID 02）DIGESTpp.158-161
【０００４】
【発明が解決しようとする課題】
図１１は、前述の非特許文献１に記載されている、レーザによる多結晶シリコンの疑似単結晶化方法を説明するための図である。
この方法では、ガラス基板１上に形成された多結晶シリコン膜２に、図１１に示す矢印Ａの方向に、ガラス基板１を走査しながらレーザ４を照射する。このレーザ４には、連続（ＣＷ）レーザを用いている。
このレーザ照射によって、多結晶シリコン膜２は温度が上昇して溶融し、照射位置が次に進むと温度が下降し、多結晶シリコン膜２は再結晶化し、横方向に細長い帯状に大粒径化された多結晶膜が生成される。
以下、本明細書では、この多結晶膜を疑似単結晶領域３と定義する。但し、非特許文献１に記載された方法に限定されず、これに類似する方法で形成された場合も疑似単結晶領域３の定義に含まれる。
この溶融と再結晶化は、ガラス基板１の走査方向（図１１に示す矢印Ａの方向）と逆の方向に進むので、疑似単結晶領域３の結晶成長方向（図１１に示す矢印Ｂの方向）は、ガラス基板１の走査方向と並行でその方向は逆となる。
この再結晶化では、レーザ光をビームエキスパンダでＹ方向に長い線状のビームに変換する。
この時のＸまたはＹ方向のレーザ照射強度を、図１２、図１３に示す。この図１２、図１３において、横軸は位置を示し、縦軸はレーザの照射強度を示す。
Ｘ方向のレーザ強度分布はほぼガウス分布となり、また、Ｙ方向の分布は、Ｙ１−Ｙ２間の結晶化範囲（図１３に示すＣの範囲）で若干の強度差を生じ、結晶化の状態はこの強度差によって変化する。
【０００５】
また、レーザのＹ方向の位置における強度の分布が一定であったとしても、次のような問題を生ずる場合がある。
すなわち、非常に長い領域に渡って横方向に結晶を成長させ続けることは困難なので、疑似単結晶領域３の形成の途中でレーザ４が多結晶シリコン膜２に照射されないようにする、あるいはレーザ４の強度を弱めるなどして、一旦、横方向への成長を途切れさせ、既に形成された一の疑似単結晶領域３から離れた位置で再び所定の強度のレーザを照射して、先程とは分離された別の箇所に他の疑似単結晶領域３を形成する場合がある。
また、レーザ４は走査方向（Ｘ方向）よりも、これに交差する方向（Ｙ方向）に長い形状となっているが、ガラス基板１などの基板の大きさに比べてはるかに小さいため、ガラス基板１の端まで行ったらＹ方向の位置をずらして往復走査することにより、先程とは別の筒所に他の擬似単結晶領域３を形成する揚合がある。
このように、２回以上に分けて複数の箇所に疑似単結晶領域３を形成する場合、形成されたそれぞれの疑似単結晶領域３毎に結晶化の状態が微妙に異なる揚合があり、その上に形成された薄膜トランジスタの特性が疑似単結晶領域３毎に異なる場合がある。
【０００６】
前述の非特許文献１に記載された方法により作成された半導体層上に薄膜トランジスタを形成することにより、駆動回路などの周辺回路内蔵の液晶表示モジュールを作成することが可能である。
このような周辺回路内蔵の液晶表示モジュールでは、内蔵されるデジタルアナログ変換回路（ＤＡＣ）のための基準電圧発生回路、あるいは、ドレイン信号線毎に設けられるバッファアンプに差動増幅回路が必要とされる。
この差動増幅回路には、トランジスタの特性が一致する（あるいは、トランジスタの特性の相対誤差が小さく、良好な整合性を有する）ペアトランジスタが必要となる。
しかしながら、前述したように、前述の非特許文献１に記載された方法では、再結晶化させるためのレーザの強度分布により、結晶化の状態が微妙に異なるため、この再結晶化したシリコン層上に形成したペアトランジスタの特性の相対誤差が大きくなるという問題あった。
このため、前述の非特許文献１に記載の方法により作成された半導体層上に形成される薄膜トランジスタは、数ｍＶのオフセット電圧を要求されるドレインドライバ用のバッファアンプ等の高い精度が要求されるアナログ回路に適用する場合には問題が生じる場合があった。
【０００７】
また、これまでに説明した問題は、非特許文献１に記載された疑似単結晶化技術に限られず、他の類似する疑似単結晶化技術を用いて横方向に細長い帯状の結晶を成長させた疑似単結晶領域３を形成する揚合でも生じる。
走査方向（Ｘ方向）に交差する方向（Ｙ方向）におけるレーザ４の強度分布のばらつき、又は、複数の箇所に分離された疑似単結晶領域３を形成する場合の結晶化状態のばらつきという点では共通するからである。
このような原因に起因する問題は、多結晶の粒径が小さい場合にはそれぞれの薄膜トランジスタに多数の多結晶が存在することにより特性のばらつきが平均化されるためほとんど目立たないが、横方向に細長い帯状の結晶を成長させた場合にはそれぞれの薄膜トランジスタに存在する結晶の数が少なくなるため、ばらつきが顕著になってくる。
【０００８】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、疑似単結晶技術で作成されたトランジスタであって、差動増幅回路などに使用されるペアトランジスタの特性のばらつきを少なくすることが可能な表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
本発明は、基板上に設けられた半導体層と、前記半導体層上に設けられた複数の薄膜トランジスタとを備える表示装置であって、前記半導体層は、第１の疑似単結晶領域と、前記第１の疑似単結晶領域から分離された位置に形成された第２の疑似単結晶領域とを有し、前記複数の薄膜トランジスタのうち、トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタを、同一の疑似単結晶領域内に配置したことを特徴とする。
また、本発明は、基板上に設けられた、疑似単結晶領域を有する半導体層と、前記疑似単結晶領域内に設けられた複数の薄膜トラシジスタとを備える表示装置であって、前記疑似単結晶領域は、半導体が前記基板に平行な方向に細長い帯状に成長した結晶を有し、前記複数の薄膜トランジスタのうち、トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、それぞれの薄膜トランジスタのゲート長の方向が前記帯状に成長した結晶の長手方向に対して±２０度以内の傾きで配置されているとともに、それぞれの薄膜トランジスタのチャネル領域を前記帯状に成長した結晶の成長方向と平行に仮想的に延長した時にお互いに少なくとも一部が重畳するように配置されていることを特徴とする。
また、本発明では、前記重畳の割合が５０％以上、より好ましくは、８０％以上であることを特徴とする。
【００１０】
また、本発明は、基板上に設けられた、疑似単結晶領域を有する半導体層と、前記疑似単結晶領域内に設けられた複数の薄膜トランジスタとを備える表示装置であって、前記疑似単結晶領域は、半導体が前記基板に平行な方向に細長い帯状に成長した結晶を有し、前記複数の薄膜トランジスタのうち、トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、それぞれの薄膜トランジスタのゲート長の方向が前記帯状に成長した結晶の長手方向に対して±２０度以内の傾きで配置されているとともに、それぞれの薄膜トランジスタを流れる電流の方向が互いに一致するように配置されていることを特徴とする。
ここで、前記トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、差動増幅回路を構成する差動対のトランジスタ、または、能動負荷回路の一対のトランジスタ、並びに、差動増幅回路を構成する能動負荷回路の一対のトランジスタと能動負荷回路の出力電圧がゲートに印加されるトランジスタである。
また、前記トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタは、カレントミラー回路を構成する一対のトランジスタ、あるいは、互いに並列に接続され等価的に１つのトランジスタを構成する複数のトランジスタである。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施の形態の液晶表示装置の概略構成を示すブロック図である。本実施の形態の液晶表示装置は、前述の疑似単結晶化技術（例えば、SELAX）により作成された半導体層を備える。
本実施の形態の液晶表示装置は、ドレインドライバ１００と、タイミング制御回路２００と、参照データ発生回路３００と、ランプ電圧発生回路４００と、ゲートドライバ５００と、表示部８００とで構成される。
表示部８００には、マトリクス状に配置される複数の画素と、各画素に映像信号電圧を供給するドレイン信号線Ｄと、各画素に走査信号電圧を供給するゲート信号線Ｇとが形成される。
【００１２】
各画素は、薄膜トランジスタで構成される画素トランジスタ（ＧＴＦＴ）を備え、この画素トランジスタ（ＧＴＦＴ）は、ドレイン信号線Ｄと画素電極（ＩＴＯ１）との間に接続され、かつ、ゲートはゲート信号線Ｇに接続される。
画素電極（ＩＴＯ１）と対向電極（コモン電極ともいう；図示せず）との間には、液晶が封入されるので、画素電極（ＩＴＯ１）と対向電極との間には、画素容量（ＣLC）が等価的に接続される。
なお、図１では、図示の簡略化のため、画素トランジスタ（ＧＴＦＴ）は、１個のみを図示している。
ドレインドライバ１００は、シフトレジスタ１１０と、ラッチ回路１２０と、ラッチ回路１３０と、コンパレータ１４０と、サンプルホールド回路１５０とで構成される。
【００１３】
タイミング制御回路２００には、クロック（ＣＬＫ）、水平同期信号（Ｈｓ）、垂直同期信号（Ｖｓ）、表示タイミング信号（ＤＴＭＧ）、並びに、表示データ（Ｄｉ）が入力され、タイミング制御回路２００は、ドレインドライバ１００、参照データ発生回路３００、ランプ電圧発生回路４００、並びに、ゲートドライバ５００を制御する信号を生成する。
以下、本実施の形態の液晶表示装置の駆動方法について説明する。
なお、一般に、液晶表示装置は、液晶の劣化を防止するために、交流化駆動方法が採用されるが、本実施の形態の液晶表示装置は、交流化駆動方法として、ドット反転法を採用している。
このドット反転法は、行方向および列方向において、互いに隣接する画素に印加される映像信号の極性が互いに逆極性となる駆動方法である。
シフトレジスタ１１０は、タイミング制御回路２００から送出されるスタート信号（ＨＳＴ）とクロック信号（ＨＣＫ）とで動作し、ラッチ回路１２０を制御する多相パルスを出力する。
ラッチ回路１２０は、この多相パルスに基づき、タイミング制御回路２００から送出される表示データ（ＤＡＴＡ）を、順次１水平走査ライン分保持する。
【００１４】
ラッチ回路１３０は、タイミング制御回路２００から送出される、１水平走査ライン分の表示データの転送終了のタイミング信号（ＬＴ）が入力されると、ラッチ回路１２０の表示データを同一のタイミングで一斉に保持する。
コンパレータ１４０は、ラッチ回路１３０に保持された表示データと、参照データ発生回路３００から送出される参照データ（ＮＣＮＴ）との大小を比較する。
より詳しくは、タイミング制御回路２００から送出される初期化信号（ＲＳ）で初期化された後、参照データ（ＮＣＮＴ）が表示データよりも小さいか、または等しい時にＨｉｇｈレベル（以下、Ｈレベルという）を出力する。
参照データ発生回路３００は、タイミング制御回路２００から送出されるクロック（ＣＫ）と初期化信号（ＲＳ）を入力とするアップカウンタである。
サンプルホールド回路１５０は、コンパレータ１４０の出力、交流化信号（Ｍ，ＭＢ）、ランプ電圧発生回路４００の出力（ＲＡＭＰ１，ＲＡＭＰ２）を入力とし、表示部８００のドレイン線Ｄに画素駆動電圧を出力する。
ここで、交流化信号（Ｍ）、交流化信号（ＭＢ）は、表示部８００の画素電極に印加する映像信号電圧の極性を制御する論理信号であり、互いに反転する関係にあり、ライン毎、および、フレーム毎にそれらの論理は反転する。
【００１５】
ランプ電圧発生回路４００の出力（ＲＡＭＰ１）は正極性のランプ電圧、および出力（ＲＡＭＰ２）は負極性のランプ電圧であり、出力（ＲＡＭＰ１）および出力（ＲＡＭＰ２）のそれぞれのランプ電圧は、その傾斜の絶対値はともに等しくされる。
サンプルホールド回路１５０は、正極性のランプ電圧（ＲＡＭＰ１）を増幅するバッファアンプ（ＢＡＡ）と、負極性のランプ電圧（ＲＡＭＰ２）を増幅するバッファアンプ（ＢＡＢ）とを有する。
本実施の形態では、ドレイン信号線Ｄをバッファアンプで駆動するので、その結果として、ランプ電圧発生回路４００の表示画像による負荷変動を抑制できるので、高品質の画像を表示することができる。
なお、バッファアンプ（ＢＡＡ）と、バッファアンプ（ＢＡＢ）とは、隣接する２つのドレイン信号線（例えば、図１に示すドレイン信号（Ｄ１）とドレイン信号線（Ｄ２））毎に設けられ、２つのドレイン信号線で、バッファアンプ（ＢＡＡ）と、バッファアンプ（ＢＡＢ）とを兼用する。
【００１６】
そのため、本実施の形態では、サンプルホールド回路１５０には、隣接する２つのドレイン信号線に対応する２つのコンパレータ１４０の出力が入力される。
そして、交流化信号（Ｍ，ＭＢ）で制御されるスイッチング素子（ＳＷ１）により、一方のコンパレータ１４０の出力を、正極性のランプ電圧（ＲＡＭＰ１）をサンプリングするスイッチング素子（ＳＷＡ）、あるいは、負極性のランプ電圧（ＲＡＭＰ２）をサンプリングするスイッチング素子（ＳＷＢ）に出力し、同時に、他方のコンパレータ１４０の出力を、スイッチング素子（ＳＷＢ）、あるいは、スイッチング素子（ＳＷＡ）に出力する。
また、交流化信号（Ｍ，ＭＢ）で制御されるスイッチング素子（ＳＷ２）により、正極性のランプ電圧（ＲＡＭＰ１）を増幅するバッファアンプ（ＢＡＡ）の出力を、一方のドレイン信号線、あるいは、他方のドレイン信号線に出力し、同時に、負極性のランプ電圧（ＲＡＭＰ２）を増幅するバッファアンプ（ＢＡＢ）の出力を、他方のドレイン信号線、あるいは、一方のドレイン信号線に出力する。
【００１７】
例えば、図１の場合、交流化信号（Ｍ）がＨレベル、交流化信号（ＭＢ）がＬレベルの時、ドレイン信号線（Ｄ１）に対応するコンパレータ１４０の出力は、スイッチング素子（ＳＷＡ）に、並びに、ドレイン信号線（Ｄ２）に対応するコンパレータ１４０の出力は、スイッチング素子（ＳＷＢ）に入力され、そして、ドレイン線（Ｄ１）には、バッファアンプ（ＢＡＡ）の出力電圧が、並びに、ドレイン線（Ｄ２）には、バッファアンプ（ＢＡＢ）の出力電圧が出力される。
また、交流化信号（Ｍ）がＬレベル、交流化信号（ＭＢ）がＨレベルの時、ドレイン信号線（Ｄ１）に対応するコンパレータ１４０の出力は、スイッチング素子（ＳＷＢ）に、並びに、ドレイン信号線（Ｄ２）に対応するコンパレータ１４０の出力は、スイッチング素子（ＳＷＡ）に入力され、そして、ドレイン線（Ｄ１）には、バッファアンプ（ＢＡＢ）の出力電圧が、並びに、ドレイン線（Ｄ２）には、バッファアンプ（ＢＡＡ）の出力電圧が出力される。
【００１８】
これにより、ドレイン線Ｄに供給する映像信号の極性を、隣り合うドレイン信号線の間で、１水平走査ライン毎に反転することができる。なお、図１において、ＬＳは、レベルシフト回路である。
ゲートドライバ５００は、タイミング制御回路２００から送出されるスタート信号（ＶＳＴ）、クロック（ＶＣＫ）で動作し、表示部８００のゲート線Ｇに、順次１水平走査ライン期間、画素トランジスタ（ＧＴＦＴ）をオンとする走査信号を出力する。
以上の動作により、表示部８００に画像が表示される。
本実施の形態では、交流化をサンプルホールド回路１５０で行なうので、ランプ電圧発生回路４００から出力されるランプ電圧（ＲＡＭＰ１，ＲＡＭＰ２）は、それぞれ正極性および負極性のまま極性を変化させなくても良いため、電圧振幅を低減し、消費電力を低減できる。
さらに、ランプ発生回路４００の出カインピーダンスを低減し、遅延時間を短くできるので、高い品質の表示画像を得ることができる。
【００１９】
図２は、本実施の形態の液晶表示装置における疑似単結晶領域を説明するための模式図である。
図２に示すように、本実施の形態では、表示部８００の周囲に周辺回路８１０が配置され、この周辺回路８１０に、ドレインドライバ１００、タイミング制御回路２００、参照データ発生回路３００、ランプ電圧発生回路４００、並びに、ゲートドライバ５００が配置される。
これらの回路は、ガラス基板１上に形成される半導体層（前述した疑似単結晶領域）に形成される。
ここで、前述の疑似単結晶領域８２０（図１１における符号３に相当する）は、図２に示す矢印（→）方向に、島状に形成される。これは、図２に示す矢印（→）方向と反対方向にガラス基板１を走査して、疑似単結晶領域８２０を形成するためである。１つの疑似単結晶領域８２０の中には複数の薄膜トランジスタが配置される。
前述したように、多結晶シリコンを溶融、再結晶化して、疑似単結晶領域を形成する場合に、再結晶化の状態は、レーザ照射強度の強度差によって変化する。
そのため、疑似単結晶領域８２０に薄膜トランジスタを形成する場合、薄膜トランジスタの特性（例えば、移動度など）は、各疑似単結晶領域８２０毎にばらつきが生じることになる。
【００２０】
このため、本実施の形態では、薄膜トランジスタの特性として、ばらつきの小さいものが求められる複数の薄膜トランジスタを、同一の疑似単結晶領域内に形成する。
即ち、例えば、差動増幅回路の差動対のトランジスタ、あるいは、カレントミラー回路を構成する一対のトランジスタなどを、同一の疑似単結晶領域に形成する。これにより、薄膜トランジスタの特性のばらつきを小さくすることが可能となる。
図３は、疑似単結晶領域に形成される薄膜トランジスタを模式的に示す構造図である。
図３に示す薄膜トランジスタは、疑似単結晶領域８２０をエッチングなどによりさらに小さな島状の領域５に加工し、ゲート酸化膜１３を形成し、更にその上にゲート電極１２を形成して作成される。１つの疑似単結晶領域８２０の中に複数の領域５が設けられ、複数の薄膜トランジスタが形成される。
なお、図３において、１０はソース領域、１１はドレイン領域であり、また、矢印Ａはガラス基板１の走査方向、矢印Ｂは結晶化方向を示す。
島状に形成される疑似単結晶領域８２０に形成される薄膜トランジスタにおいて、良好な移動度を得るために、ソース・ドレインの方向（ゲート長の方向）を結晶成長方向（図３に示す矢印Ｂの方向）とほぼ平行になるよう配置することが知られている。この場合、結晶の長手方向に対してゲート長の方向が±２０度以内の傾きとなるように配置すればよい。
【００２１】
以下、本実施の形態における、薄膜トランジスタの特性として、ばらつきの小さいものが求められる複数の薄膜トランジスタの配置方法を、ペア薄膜トランジスタを例に挙げて説明する。
図４は、本実施の形態の薄膜トランジスタの配置方法を説明するための模式図である。
図４に示すように、本実施の形態では、各薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のソース・ドレインの方向を結晶成長方向（図４に示す矢印Ｂの方向）とほぼ平行（±２０度以内）にするだけでなく、各薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート幅（Ｗ）の中心を結ぶ直線も結晶成長方向と平行に配置する。
このように配置することで、疑似単結晶領域における、同じレーザ強度分布で溶融、再結晶化した部分に、ペアトランジスタ（ＴＦＴ１，ＴＦＴ２）が形成されるので、薄膜トランジスタの特性のばらつきを小さくして、トランジスタ特性の良好な整合性を得ることができる。
【００２２】
尚、本実施の形態において、必ずしも、各薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）のゲート幅（Ｗ）の中心を結ぶ直線を結晶成長方向と平行に配置する必要はない。
図５に示すように、トランジスタの特性として、互いにばらつきの小さいものが求められる２つ以上の薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）を、それぞれの薄膜トランジスタのゲート長の方向が、帯状に成長した結晶の長手方向に対して±２０度以内の傾きで配置するとともに、ゲート幅（Ｅ）の薄膜トランジスタ（ＴＦＴ１）のチャネル領域を、帯状に成長した結晶の成長方向と平行に仮想的に延長した領域と、ゲート幅（Ｗ）の薄膜トランジスタ（ＴＦＴ２）のチャネル領域を、帯状に成長した結晶の成長方向と平行に仮想的に延長した領域とが、お互いに少なくとも一部が重畳するように配置されていればよい。
ここで、この重畳する部分の割合は、５０％以上、より好ましくは８０％以上が望ましい。即ち、図５に示すＤの長さが、薄膜トランジスタ（ＴＦＴ２）のゲート幅（Ｗ）の５０％以上、より好ましくは、８０％以上であることが望ましい。
尚、本実施の形態に加え、これらの薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）が、複数ある疑似単結晶領域８２０のうちの同一の疑似単結晶領域８２０内に配置されていることがさらに望ましい。これ以降に説明する実施の形態についても同様である。
【００２３】
図６は、本実施の形態の薄膜トランジスタの配置方法の他の例を説明するための模式図である。
図６に示す例では、ゲート幅（Ｗ１，Ｗ２）が異なる２つの薄膜トランジスタ（ＴＦＴ１，ＴＦＴ２）の特性ばらつきを小さくする配置方法である。
この例でも、ソース・ドレインの方向を結晶成長方向（図６に示す矢印Ｂ）とほぼ平行にするだけでなく、ゲート幅（Ｗ１，Ｗ２）の中心を結ぶ直線も結晶成長方向と平行に配置したものである。
この例は、ゲート幅がレーザの長辺よりも十分小さい場合に効果がある。レーザの強度分布は狭い領域ではほぼ直線に近似でき、薄膜トランジスタの特性はゲート幅の中央の結晶化の状態と相関が取れるからである。
【００２４】
図７は、本実施の形態の薄膜トランジスタの配置方法が適用される差動増幅回路を示す回路図である。
図７において、Ｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳという）（４３１，４３２）が差動対を成す差動対トランジスタである。また、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）（４３３，４３４）が能動負荷回路を構成する一対のトランジスタ、ＰＭＯＳ４３５が、能動負荷回路の出力がゲートに印加されるトランジスタである。
さらに、ＮＭＯＳ（４３７，４３８）、あるいは、ＮＭＯＳ（４３７，４３９）が、それぞれカレントミラー回路を構成する一対のトランジスタである。
【００２５】
図８は、図７に示す差動増幅回路の第１のレイアウト例を示す図である。
図８に示す楕円３０で囲まれる部分が、図７に示すＰＭＯＳ（４３３，４３４，４３５）が配置される領域で、各薄膜トランジスタを、各薄膜トランジスタのゲート幅の中心を結ぶ線を結晶化方向とほぼ平行に配置している。
また、図８に示す楕円３１で囲まれる部分が、図７に示すＮＭＯＳ（４３１，４３２）が配置される領域で、各薄膜トランジスタを、各薄膜トランジスタのゲート幅の中心を結ぶ線を結晶化方向とほぼ平行に配置している。
同様に、図８に示す楕円３２で囲まれる部分が、図７に示すＮＭＯＳ（４３７〜４３９）が配置される領域で、各薄膜トランジスタを、各薄膜トランジスタのゲート幅の中心を結ぶ線を結晶化方向とほぼ平行に配置している。
ここで、ＰＭＯＳ４３５、ＮＭＯＳ４３９は、ゲート幅が、他のトランジスタの２倍とされる。また、図８に示す全ての薄膜トランジスタは、同一の疑似単結晶領域８２０内に配置されている。
【００２６】
図９は、図７に示す差動増幅回路の第２のレイアウト例を示す図である。
図８と相異する部分は、ＰＭＯＳ４３５と、ＮＭＯＳ４３９のレイアウト方法である。
図９に示す例では、他のトランジスタと同じゲート幅のトランジスタを２個用いて、電流（ソースドレイン電流）容量を２倍としたものである。
図１０は、図７に示す差動増幅回路の第３のレイアウト例を示す図である。
図８と相異するのは、各トランジスタに流れる電流（図１０に示すソースドレイン電流ｉ）の方向を一致させた点である。これにより、薄膜トランジスタの特性ばらつきを小さくでき、ペアを構成するトランジスタ対の整合性を向上させることが可能なる。
なお、図８〜図１０において、×はスルーホール（コンタクトホール）を示し、点線は、下の層に形成される配線層を示す。
【００２７】
以上説明したように、本実施の形態では、トランジスタの特性として、ばらつきの小さいものが求められる複数の薄膜トランジスタ、例えば、ペアトランジスタのゲート幅を等しくするとともに、ペアトランジスタを、ゲート幅の中心を結ぶ直線が、疑似単結晶領域の結晶化方向と平行になるように配置する。
この結果、ペアトランジスタのチャネル領域に照射されたレーザの強度分布は等しいので、ペアトランジスタの特性の相対誤差を小さくすることができる。
また、カレントミラー回路でゲート幅の異なるトランジスタの整合性をとる場合においても、ゲート幅の中心を結ぶ直線が結晶化方向と平行になるようにペアトランジスタを配置する。
この結果、ゲート幅方向のレーザ強度の平均値を等しくできるので、ペアトランジスタの特性の相対誤差を小さくすることができる。
さらに、例えば、カレントミラー回路で、整数倍の電流比を確保する場合、基準となるゲート幅のトランジスタと同じゲート幅のトランジスタを整数倍用いて、これらのトランジスタをすべて、ゲート幅の中心がゲート幅の中心を結ぶ直線が結晶化方向と平行になるように配置する。
この結果、ペアトランジスタのチャネル領域に照射されたレーザの強度分布は等しいので、ペアトランジスタの特性の相対誤差を小さくすることができる。
なお、これらの実施の形態は、図５で説明した変形例と組み合わせるなどの変更が可能である。
【００２８】
したがって、本実施の形態の表示装置によれば、内蔵ＤＡＣに供給する基準電圧発生回路を表示部８００と同一基板に形成して、外付けの部品を削減できるので、信頼性の高いディスプレイを提供することができる。
さらに、ドレインドライバのバッファアンプを表示部８００と同一基板に形成できるので、線順次駆動方法により、高品位画質のディスプレイを提供できる。
なお、前述の説明では、本発明を、液晶表示モジュールに適用した実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置などの他の表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、疑似単結晶技術で作成されたトランジスタであって、差動増幅回路などに使用されるペアトランジスタの特性のばらつきを少なくすることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態の液晶表示装置の概略構成を示すブロック図である。
【図２】本発明の実施の形態の液晶表示装置における疑似単結晶領域を説明するための模式図である。
【図３】疑似単結晶領域に形成される薄膜トランジスタを模式的に示す構造図である。
【図４】本発明の実施の形態の薄膜トランジスタの配置方法を説明するための模式図である。
【図５】本発明の実施の形態の薄膜トランジスタの配置方法を説明するための模式図である。
【図６】本発明の実施の形態の薄膜トランジスタの配置方法の他の例を説明するための模式図である。
【図７】本発明の実施の形態の薄膜トランジスタの配置方法が適用される差動増幅回路を示す回路図である。
【図８】図７に示す差動増幅回路の第１のレイアウト例を示す図である。
【図９】図７に示す差動増幅回路の第１のレイアウト例を示す図である。
【図１０】図７に示す差動増幅回路の第１のレイアウト例を示す図である。
【図１１】レーザによる多結晶シリコンの疑似単結晶化方法を説明するための図である。
【図１２】図１１に示す多結晶シリコンの疑似単結晶化方法における、Ｘ方向のレーザ照射強度を示すグラフである。
【図１３】図１１に示す多結晶シリコンの疑似単結晶化方法における、Ｙ方向のレーザ照射強度を示すグラフである。
【符号の説明】
１…ガラス基板、２…多結晶シリコン膜、３，８２０…疑似単結晶領域、４…レーザ、１０…ソース領域、１１…ドレイン領域、１２…ゲート電極、１３…ゲート酸化膜、１００…ドレインドライバ、１１０…シフトレジスタ、１２０，１３０…ラッチ回路、１４０…コンパレータ、１５０…サンプルホールド回路、２００…タイミング制御回路、３００…参照データ発生回路、４００…ランプ電圧発生回路、４３１，４３２，４３７〜４３９…Ｎ型ＭＯＳトランジスタ、４３３〜４３５…Ｐ型ＭＯＳトランジスタ、５００…ゲートドライバ、８００…表示部、８１０…周辺回路、ＢＡ…バッファアンプ、ＳＷ１，ＳＷ２，ＳＷＡ，ＳＷＢ…スイッチング素子、ＬＳ…レベルシフト回路、ＴＦＴ…薄膜トランジスタ、ＧＴＦＴ…画素トランジスタ、Ｗ…ゲート幅、Ｄ…ドレイン信号線、Ｇ…ゲート信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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