(57)【要約】【課題】異なるメモリセルアレイに存在するメモリセルに対して同時にアクセス可能な１チップ構成の半導体記憶装置を得る。【解決手段】共通に第１ポート用ワード線ＷＬ１が設けられる１ポートメモリセルアレイ１１と２ポートメモリセルアレイ１２とを１チップ上に混在させて半導体記憶装置を構成する。行デコーダ１６によって複数の第１ポート用ワード線ＷＬ１のいずれかを選択的に活性状態にすることにより、１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ１２のそれぞれのメモリセルに対する同時アクセスが可能である。行デコーダ１８によって複数の第２ポート用ワード線ＷＬ２のいずれかを選択的に活性状態とすることにより２ポートメモリセルアレイ１２に対する単独アクセスが可能である。【選択図】        図１
2004192694.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のメモリセルアレイを有する半導体記憶装置であって、
前記第１のメモリセルアレイは、
複数行に渡って少なくとも一列配置された複数の第１のメモリセルと、
前記複数の第１のメモリセルと行単位に接続される複数の第１のワード線とを含み、
前記第２のメモリセルアレイは、
マトリクス状に配置された複数の第２のメモリセルと、
前記複数の第２のメモリセルと行単位に接続される複数の第２のワード線と、
前記複数の第２のメモリセルと行単位に接続され、かつ前記複数の第１のメモリセルのいずれとも接続されない複数の第３のワード線と、
前記複数の第２のメモリセルと列単位に対応して設けられ、前記複数の第２のワード線のうち選択状態の第２のワード線に接続される第２のメモリセルとアクセス可能となる複数の第１のビット線と、
前記複数の第２のメモリセルと列単位に対応して設けられ、前記複数の第３のワード線のうち選択状態の第３のワード線に接続される第２のメモリセルとアクセス可能となる第２のビット線とを含み、
前記半導体記憶装置は、
第１のアドレス信号基づき、前記複数の第１のワード線のうちのいずれか及び前記複数の第２のワード線のうちのいずれかを同時に選択状態にする第１の行デコーダを、
をさらに備える半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記複数の第１のメモリセルはマトリクス状に配置された複数のメモリセルを含み、
前記複数の第１及び第２のワード線は行単位に共有される複数の共通ワード線を含む、
半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置であって、
前記複数の第１のメモリセルはマトリクス状に配置された複数のメモリセルを含み、
前記第１の行デコーダは前記第１及び第２のメモリセルアレイ間に配置される、
半導体記憶装置。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載の半導体記憶装置であって、
前記第１及び第２のメモリセルは互いにポート構成が異なる回路構成を有する、
半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置であって、
前記第１のメモリセルは第１のポートのみによるアクセスが可能な１ポート構成のメモリセルを含み、
前記第２のメモリセルは前記第１のポート及び第２のポートによるアクセス可能な２ポート構成のメモリセルを含み、
前記第１のデコーダにより前記第１及び第２のワード線を選択状態にして行うアクセスは前記第１のポートによるアクセスを含む、
半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置であって、
第２のアドレス信号基づき、前記複数の第３のワード線のうちのいずれかを選択状態にする第２の行デコーダをさらに備え、
前記第２のデコーダにより前記第３のワード線を選択状態にして行うアクセスは前記第２のポートによるアクセスを含む、
半導体記憶装置。
【請求項７】
請求項５あるいは請求項６記載の半導体記憶装置であって、
前記第２のメモリセルは前記第２のポートによる読み書き可能な２ポート構成のメモリセルを含む、
半導体記憶装置。
【請求項８】
請求項５記載の半導体記憶装置であって、
前記第２のメモリセルは、外部から与える期待値と自身の記憶内容と比較結果が前記第２のポートより出力可能な連想メモリセルを含む、
半導体記憶装置。
【請求項９】
請求項５あるいは請求項６記載の半導体記憶装置であって、
前記第２のメモリセルは前記第２のポートによる読み出しのみ可能な２ポート構成のメモリセルを含む、
半導体記憶装置。
【請求項１０】
請求項５ないし請求項９のうち、いずれか１項に記載の半導体記憶装置であって、
前記第１のメモリセル及び前記第２のメモリセルは、レイアウト構成上の所定方向の形成長であるセル高さが同一に設定される、
半導体記憶装置。
【請求項１１】
請求項４記載の半導体記憶装置であって、
第２のアドレス信号基づき、前記複数の第３のワード線のうちのいずれかを選択状態にする第２の行デコーダをさらに備え、
前記第１のメモリセルは前記第１のポート及び第２のポートによるアクセスが可能な２ポート構成のメモリセルを含み、
前記第２のメモリセルは前記第１のポート及び、前記第２のポートとは異なる第３のポートによるアクセスが可能な２ポート構成のメモリセルを含み、
前記第１のデコーダにより前記第１及び第２のワード線を選択状態にして行うアクセスは前記第１のポートによるアクセスを含む、
前記第２のデコーダにより前記第３のワード線を選択状態にして行うアクセスは前記第３のポートによるアクセスを含む、
半導体記憶装置。
【請求項１２】
請求項１記載の半導体記憶装置であって、
前記複数の第１のメモリセルは複数の第１のダミーセルを含み、前記複数の第２のメモリセルは複数の実動作用モリセルを含み、
前記複数の第１及び第２のワード線は行単位に共有される複数の共通ワード線を含み、
前記第１のダミーセルのアクセス可能なポート数は、前記実動作用メモリセルのアクセス可能なポート数よりも少なく設定されることを特徴とする、
半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置であって、
第２のアドレス信号基づき、前記複数の第３のワード線のうちのいずれかを選択状態にする第２の行デコーダと、
複数行に渡って少なくとも一列配置された複数の第２のダミーセルを有する第３のメモリセルアレイとをさらに備え、前記第１及び第３のメモリセルアレイは前記第２のメモリセルアレイを挟んで一体的に形成され、前記第２のダミーセルのアクセス可能なポート数は、前記実動作用メモリセルのアクセス可能なポート数よりも少なく設定され、
前記実動作用メモリセルはアクセス可能な第１及び第２のポートを有する２ポート構成のメモリセルを含み、
前記第１及び第２のダミーセルはアクセス可能な第１及び第２のダミーポートを有する１ポート構成のメモリセルを含み、
前記複数の実動作用メモリセルの前記第１のポート及び前記複数の第１のダミーセルの前記第１のダミーポートは前記複数の共通ワード線に行単位に共通に接続され、
前記複数の実動作用メモリセルの前記第２のポート及び前記複数の第２のダミーセルの前記第２のダミーポートは前記複数の第３のワード線に行単位に共通に接続され、
前記第１の行デコーダは前記第１のメモリセルアレイ近傍に配置された行デコーダを含み、
前記第２の行デコーダは前記第３のメモリセルアレイ近傍に配置された行デコーダを含む、
半導体記憶装置。
【請求項１４】
請求項１３記載の半導体記憶装置であって、
前記第１及び第２のダミーセルは前記実動作用メモリセルに対する読み出しタイミング調整用のメモリセルを含む、
半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体記憶装置に関し、特にＭＯＳスタティックＲＡＭの複数のメモリセル構造の組合せに関するものである。
【０００２】
【従来の技術】
従来、ポート構造等が異なる複数種のメモリセルからなる半導体記憶装置として例えば特許文献１に開示された半導体記憶装置がある。この半導体記憶装置は、３ポート同時アクセス可能な３ポートセル部と、１個のアクセスポートを有する１ポートセル部とを設け、これらを少なくとも１対のビット線に共通に接続することにより実現している。
【０００３】
【特許文献１】
特開平６−３４９２７５号公報
【０００４】
【発明が解決しようとする課題】
一方、コンピュータ分野等において、ビット長単位でアクセスされるデータを数ビット単位で分割し、分割した数ビット単位で個々のデータにアクセスしたい要求がある。また、ある一部のビットは複数のポートからアクセス可能に構成したいという要求もある。
【０００５】
しかしながら、上述した特許文献１の半導体記憶装置では、３ポートセル部と１ポートセル部とがビット線を共有するため、双方のポートセル部に同時にアクセスすることが不可能であり、上記要求に応えることができないという問題点があった。
【０００６】
この発明は上記問題点を解決するためになされたもので、異なるメモリセルアレイに存在するメモリセルに対して同時にアクセス可能な１チップ構成の半導体記憶装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】
この発明に係る請求項１記載の半導体記憶装置は、第１及び第２のメモリセルアレイを有し、前記第１のメモリセルアレイは、複数行に渡って少なくとも一列配置された複数の第１のメモリセルと、前記複数の第１のメモリセルと行単位に接続される複数の第１のワード線とを含み、前記第２のメモリセルアレイは、マトリクス状に配置された複数の第２のメモリセルと、前記複数の第２のメモリセルと行単位に接続される複数の第２のワード線と、前記複数の第２のメモリセルと行単位に接続され、かつ前記複数の第１のメモリセルのいずれとも接続されない複数の第３のワード線と、前記複数の第２のメモリセルと列単位に対応して設けられ、前記複数の第２のワード線のうち選択状態の第２のワード線に接続される第２のメモリセルとアクセス可能となる複数の第１のビット線と、前記複数の第２のメモリセルと列単位に対応して設けられ、前記複数の第３のワード線のうち選択状態の第３のワード線に接続される第２のメモリセルとアクセス可能となる第２のビット線とを含み、前記半導体記憶装置は、第１のアドレス信号基づき、前記複数の第１のワード線のうちのいずれか及び前記複数の第２のワード線のうちのいずれかを同時に選択状態にする第１の行デコーダをさらに備えて構成される。
【０００８】
【発明の実施の形態】
＜実施の形態１＞
（全体構成）
図１はこの発明の実施の形態１である半導体記憶装置の構成を示すブロック図である。
【０００９】
同図に示すように、１ポートメモリセルアレイ１１（第１のメモリセルアレイ）と２ポートメモリセルアレイ１２（第２のメモリセルアレイ）とを１チップ上に混在させてメモリマクロを構成している。すなわち、１ポートメモリセルアレイ１１には第１ポート用ワード線ＷＬ１（第１のワード線（共通ワード線））が設けられ、２ポートメモリセルアレイ１２には第１ポート用ワード線ＷＬ１（第２のワード線（共通ワード線））及び第２ポート用ワード線ＷＬ２（第３のワード線）が設けられる。
【００１０】
制御回路３１はアドレス入力バス信号ＡＤ１を受け、読み出し制御入力信号ＲＥ１及び書き込み制御入力信号ＷＥ１のタイミング制御下で、行アドレスを行デコーダ１６（第１の行デコーダ）に列アドレスをカラムセレクタ２１及び２２に供給する。
【００１１】
制御回路３２はアドレス入力バス信号ＡＤ２を受け、読み出し制御入力信号ＲＥ２及び書き込み制御入力信号ＷＥ２のタイミング制御下で、行アドレスを行デコーダ１７（第２の行デコーダ）に列アドレスをカラムセレクタ２３に供給する。
【００１２】
行デコーダ１６は行アドレスに基づき複数の第１ポート用ワード線ＷＬ１をいずれかを選択的に活性状態（選択状態）に、行デコーダ１７は行アドレスに基づき複数の第２ポート用ワード線ＷＬ２のいずれかを選択的に活性状態にする。
【００１３】
カラムセレクタ２１は制御回路３１からの列アドレスに基づき、複数の第１ポート用ビット線対ＢＬ１・バーＢＬ１から４ビット相当分選択し、選択した第１ポート用ビット線対ＢＬ１・バーＢＬ１を介して１ポートメモリセルアレイ１１に対しデータ入出力バス信号ＤＩＯ１１＜７：４＞の入出力を行う。
【００１４】
カラムセレクタ２２は制御回路３１からの列アドレスに基づき、複数の第１ポート用ビット線対ＢＬ２１・バーＢＬ２１（第１のビット線）から４ビット相当分選択し、選択した第１ポート用ビット線対ＢＬ２１・バーＢＬ２１を介して２ポートメモリセルアレイ１２に対しデータ入出力バス信号ＤＩＯ１２＜３：０＞の入出力を行う。
【００１５】
カラムセレクタ２３は制御回路３２からの列アドレスに基づき、複数の第２ポート用ビット線対ＢＬ２２・バーＢＬ２２（第２のビット線）から４ビット相当分選択し、選択した第２ポート用ビット線対ＢＬ２２・バーＢＬ２２を介して２ポートメモリセルアレイ１２に対しデータ入出力バス信号ＤＩＯ２＜３：０＞の入出力を行う。
【００１６】
なお、これらカラムセレクタ２２〜２４はセンスアンプ（ＳＡ）機能及び書き込み駆動（ＷＤ）機能を有している。
【００１７】
（メモリセル構成）
図２は１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ１２のメモリセルアレイ構造を示す回路図である。なお、同図では説明の都合上、２×２のメモリセルを示しているにすぎず、実際のメモリセルアレイの大きさ（マトリクス状のメモリセル配置）を意味するものではない。
【００１８】
１ポートメモリセルアレイ１１はメモリセルｍｓ００，メモリセルｍｓ０１，メモリセルｍｓ１０及びメモリセルｍｓ１１から構成されている。
【００１９】
メモリセルｍｓ００〜ｍｓ１１はそれぞれ、交叉接続されたインバータ４１及び４２と、インバータ４１の入力（インバータ４２の出力）に一方電極が接続されたＮＭＯＳトランジスタＱ１１と、インバータ４２の入力（インバータ４１の出力）に一方電極が接続されたＮＭＯＳトランジスタＱ１２から構成される。
【００２０】
第１ポート用ワード線ＷＬ１＜０＞及び線ＷＬ１＜１＞はそれぞれドライバ５１及び５２（通常、行デコーダ１６（図示せず）に内蔵）によって駆動される。
【００２１】
同一行のメモリセルｍｓ００及びｍｓ０１において、ＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１＜０＞に電気的に接続され、同一行のメモリセルｍｓ１０及びｍｓ１１において、ＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１＜１＞に電気的に接続される。
【００２２】
同一列のメモリセルｍｓ００及びｍｓ１０は共に第１ポート用ビット線対ＢＬ１＜０＞・バーＢＬ１＜０＞間に設けられ、これらのメモリセルｍｓ００及びｍｓ１０において、ＮＭＯＳトランジスタＱ１１の他方電極が第１ポート用ビット線ＢＬ１＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ１２の他方電極が第１ポート用反転ビット線バーＢＬ１＜０＞に電気的に接続される。
【００２３】
同一列のメモリセルｍｓ０１及びｍｓ１１は共に第１ポート用ビット線対ＢＬ１＜１＞・バーＢＬ１＜１＞間に設けられ、メモリセルｍｓ０１及びｍｓ１１において、ＮＭＯＳトランジスタＱ１１の他方電極が第１ポート用ビット線ＢＬ１＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ１２の他方電極が第１ポート用反転ビット線バーＢＬ１＜１＞に電気的に接続される。
【００２４】
一方、２ポートメモリセルアレイ１２はメモリセルｍｄ００，メモリセルｍｄ０１，メモリセルｍｄ１０及びメモリセルｍｄ１１から構成されている。
【００２５】
メモリセルｍｄ００〜ｍｄ１１はそれぞれ、交叉接続されたインバータ４１及び４２と、インバータ４１の入力に一方電極が接続されたＮＭＯＳトランジスタＱ１１及びＱ２１と、インバータ４２の入力に一方電極が接続されたＮＭＯＳトランジスタＱ１２及びＱ２２とから構成される。
【００２６】
第２ポート用ワード線ＷＬ２＜０＞及びＷＬ２＜１＞はそれぞれドライバ５３及び５４（通常、行デコーダ１７（図示せず）に内蔵）によって駆動される。
【００２７】
同一行のメモリセルｍｄ００及びｍｄ０１において、ＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ２１及びＱ２２のゲート電極は共通に第２ポート用ワード線ＷＬ２＜０＞に電気的に接続される。
【００２８】
同一行のメモリセルｍｄ１０及びｍｄ１１において、ＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ２１及びＱ２２のゲート電極は共通に第２ポート用ワード線ＷＬ２＜１＞に電気的に接続される。
【００２９】
同一列のメモリセルｍｄ００及びｍｄ１０は共に第１ポート用ビット線対ＢＬ２１＜０＞・バーＢＬ２１＜０＞間に設けられ、これらのメモリセルｍｄ００及びｍｄ１０において、ＮＭＯＳトランジスタＱ１１の他方電極が第１ポート用ビット線ＢＬ２１＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ１２の他方電極が第１ポート用反転ビット線バーＢＬ２１＜０＞に電気的に接続される。
【００３０】
さらに、メモリセルｍｄ００及びｍｄ１０は共に第２ポート用ビット線対ＢＬ２２＜０＞・バーＢＬ２２＜０＞間に設けられ、これらのメモリセルｍｄ００及びｍｄ１０において、ＮＭＯＳトランジスタＱ２１の他方電極が第２ポート用ビット線ＢＬ２２＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ２２の他方電極が第２ポート用反転ビット線バーＢＬ２２＜０＞に電気的に接続される。
【００３１】
同一列のメモリセルｍｄ０１及びｍｄ１１は共に第１ポート用ビット線対ＢＬ２１＜１＞・バーＢＬ２１＜１＞間に設けられ、これらのメモリセルｍｄ０１及びｍｄ１１において、ＮＭＯＳトランジスタＱ１１の他方電極が第１ポート用ビット線ＢＬ２１＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ１２の他方電極が第１ポート用反転ビット線バーＢＬ２１＜１＞に電気的に接続される。
【００３２】
さらに、メモリセルｍｄ０１及びｍｄ１１は共に第２ポート用ビット線対ＢＬ２２＜１＞・バーＢＬ２２＜１＞間に設けられ、これらのメモリセルｍｄ０１及びｍｄ１１において、ＮＭＯＳトランジスタＱ２１の他方電極が第２ポート用ビット線ＢＬ２２＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ２２の他方電極が第２ポート用反転ビット線バーＢＬ２２＜１＞に電気的に接続される。
【００３３】
なお、図１及び図２並びに図３以降の図において、記号＜＞はバス信号（線）であることを意味し、＜＞内の数字がバス信号名に相当する。また、＜ｎ−１：０＞は、バス信号０〜バス信号（ｎ−１）のｎビット幅の信号を意味する。
【００３４】
（動作）
以下、図１及び図２を参照して、第１ポートによる読み出し及び書き込み動作並びに第２ポートによる読み出し及び書き込み動作を説明する。ここで、説明の都合上、１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ１２のメモリセルアレイ構成をｎ（行）×ｍ（列）とする。
【００３５】
まず、第１ポートの読み出し動作を実行する場合、読み出し制御入力信号ＲＥ１をイネーブルにする。読み出し制御入力信号ＲＥ１がイネーブル状態になると、アドレス入力バス信号ＡＤ１に対応した行アドレスを制御回路３１を介して受ける行デコーダ１６は、ｎビットの第１ポート用ワード線ＷＬ１＜ｎ−１：０＞のうちの１つの第１ポート用ワード線ＷＬ１＜ｉ＞（ｉ＝０〜ｎ−１のいずれか）を選択的に活性状態にする。
【００３６】
すると、活性状態とされた第１ポート用ワード線ＷＬ１＜ｉ＞に接続される１ポートメモリセルアレイ１１の選択メモリセルｍｓｉ０〜ｍｓｉｍ及び２ポートメモリセルアレイ１２の選択メモリセルｍｄｉ０〜ｍｄｉｍそれぞれのＮＭＯＳトランジスタＱ１１及びＱ１２がオン状態となり、各選択メモリセルの記憶内容が対応の第１ポート用ビット線対ＢＬ１・バーＢＬ１及びＢＬ２１・バーＢＬ２１に伝搬される。
【００３７】
そして、アドレス入力バス信号ＡＤ１に対応した列アドレスを制御回路３１を介して受けるカラムセレクタ２１及び２２それぞれは、ｍ本の第１ポート用ビット線対ＢＬ１・バーＢＬ１及びＢＬ２１・バーＢＬ２１からそれぞれ４組のビット線対を選択し、内部のセンスアンプによって感知・増幅することにより、データ入出力バス信号ＤＩＯ１１＜７：４＞及びデータ入出力バス信号ＤＩＯ１２＜３：０＞を８ビットの読み出しデータとして出力する。
【００３８】
次に、第１ポートの書き込み動作を実行する場合、書き込み制御入力信号ＷＥ１をイネーブルにする。書き込み制御入力信号ＷＥ１がイネーブル状態になると、アドレス入力バス信号ＡＤ１に対応した行アドレスを制御回路３１を介して受ける行デコーダ１６は、ｎビットの第１ポート用ワード線ＷＬ１＜ｎ−１：０＞のうちの１つの第１ポート用ワード線ＷＬ１＜ｉ＞（ｉ＝０〜ｎ−１のいずれか）を選択的に活性状態にする。
【００３９】
すると、活性状態とされた第１ポート用ワード線ＷＬ１＜ｉ＞に接続される１ポートメモリセルアレイ１１の選択メモリセルｍｓｉ０〜ｍｓｉｍ及び２ポートメモリセルアレイ１２の選択メモリセルｍｄｉ０〜ｍｄｉｍそれぞれのＮＭＯＳトランジスタＱ１１及びＱ１２がオン状態となり、各選択メモリセルのインバータ４１及び４２が第１ポート用ビット線対ＢＬ１・バーＢＬ１及びＢＬ２１・バーＢＬ２１に電気的に接続される。
【００４０】
同時に、外部からの書き込みデータを、データ入出力バス信号ＤＩＯ１１＜７：４＞及びデータ入出力バス信号ＤＩＯ１２＜３：０＞としてカラムセレクタ２１及び２２に与える。
【００４１】
そして、アドレス入力バス信号ＡＤ１に対応した列アドレスを制御回路３１を介して受けるカラムセレクタ２１及び２２それぞれは、ｍ本の第１ポート用ビット線対ＢＬ１・バーＢＬ１及びＢＬ２１・バーＢＬ２１からそれぞれ４組のビット線対を選択し、上記書き込みデータを選択したビット線対に与えることにより、選択したビット線対を“Ｌ”または“Ｈ”にドライブする。その結果、選択メモリセルに対して上記書き込みデータに基づく書き込みが行える。
【００４２】
そして、第２ポートの読み出し動作を実行する場合、読み出し制御入力信号ＲＥ２をイネーブルにする。読み出し制御入力信号ＲＥ２がイネーブル状態になると、アドレス入力バス信号ＡＤ２に対応した行アドレスを制御回路３２を介して受ける行デコーダ１７は、ｎビットの第２ポート用ワード線ＷＬ２＜ｎ−１：０＞のうちの１つの第２ポート用ワード線ＷＬ２＜ｉ＞（ｉ＝０〜ｎ−１のいずれか）を選択的に活性状態にする。
【００４３】
すると、活性状態とされた第２ポート用ワード線ＷＬ２＜ｉ＞に接続される２ポートメモリセルアレイ１２の選択メモリセルｍｄｉ０〜ｍｄｉｍそれぞれのＮＭＯＳトランジスタＱ２１及びＱ２２がオン状態となり、各選択メモリセルの記憶内容が対応の第２ポート用ビット線対ＢＬ２２・バーＢＬ２２に伝搬される。
【００４４】
そして、アドレス入力バス信号ＡＤ２に対応した列アドレスを制御回路３２を介して受けるカラムセレクタ２３は、ｍ本の第２ポート用ビット線対ＢＬ２２・バーＢＬ２２からそれぞれ４組のビット線対を選択し、内部のセンスアンプによって感知・増幅することにより、データ入出力バス信号ＤＩＯ２＜３：０＞を４ビットの読み出しデータとして出力する。
【００４５】
次に、第２ポートの書き込み動作を実行する場合、書き込み制御入力信号ＷＥ２をイネーブルにする。書き込み制御入力信号ＷＥ２がイネーブル状態になると、アドレス入力バス信号ＡＤ２に対応した行アドレスを制御回路３２を介して受ける行デコーダ１７は、ｎビットの第２ポート用ワード線ＷＬ２＜ｎ−１：０＞のうちの１つの第２ポート用ワード線ＷＬ２＜ｉ＞を選択的に活性状態にする。
【００４６】
すると、活性状態とされた第２ポート用ワード線ＷＬ２＜ｉ＞に接続される２ポートメモリセルアレイ１２の選択メモリセルｍｄｉ０〜ｍｄｉｍそれぞれのＮＭＯＳトランジスタＱ２１及びＱ２２がオン状態となり、各選択メモリセルのインバータ４１及び４２が第２ポート用ビット線対ＢＬ２２・バーＢＬ２２に電気的に接続される。
【００４７】
同時に、外部からの書き込みデータを、データ入出力バス信号ＤＩＯ２＜３：０＞としてカラムセレクタ２３に与える。
【００４８】
そして、アドレス入力バス信号ＡＤ２に対応した列アドレスを制御回路３２を介して受けるカラムセレクタ２３は、ｍ本の第２ポート用ビット線対ＢＬ２２・バーＢＬ２２から４組のビット線対を選択し、上記書き込みデータを選択したビット線対に与えることにより、選択したビット線対を“Ｌ”または“Ｈ”にドライブする。その結果、選択メモリセルに対して上記書き込みデータに基づく書き込みが行える。
【００４９】
以上説明したように、第１ポートから、１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ１２に４ビット単位で上位及び下位に分割して保持されている総計８ビットデータの読み書きが可能である。
【００５０】
そして、第２ポートから、２ポートメモリセルアレイ１２に保持されている下位４ビットデータの読み書きが可能である。この際、上位４ビットデータは全くアクセスされない。
【００５１】
その結果、実施の形態１の半導体記憶装置は、８ビット長単位でアクセスされるデータを４ビット単位で分割し、分割した下位４ビット単位のデータにアクセスすることができ、下位４ビットは第１及び第２のポートからアクセス可能にすることにより、データの分割アクセスの要求に応じた読み書きが行える。
【００５２】
このように、実施の形態１では、一の行デコーダ１６によって互いに回路構成が異なるメモリセルを有する１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ１２が同時制御可能であるため、異なる構造のシングルポートメモリセル及び２ポートメモリセルに対して同時にアクセス可能な１チップ構成の半導体記憶装置を得ることができる。
【００５３】
また、１ポートメモリセルアレイ１１を２ポートメモリセルで置き換えて構成しても実施の形態１と等価な動作は可能であるが、この場合と比較すると、上位４ビットを１ポートメモリセルで構成する分面積の縮小が図れ、第２ポートではアクセス不要な上位４ビット分の制御回路及びカラムセレクタ等の削減が図れる分、レイアウト面積の縮小が図れる。このように、回路規模が小さくなることから、動作時及びスタンバイ時の消費電力の低減化を図ることができる。
【００５４】
（レイアウト構成）
図３及び図４は１ポートメモリセルアレイ１１のシングルポートメモリセルＭＳのレイアウト構成を示す説明図である。図３は主として第１アルミ配線層下のレイアウト構成を平面視した説明図である。図４は第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【００５５】
なお、図２で示したインバータ４１はＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１により構成されるＣＭＯＳインバータであり、インバータ４２はＮＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２で構成されるＣＭＯＳインバータであるとする。
【００５６】
図３に示すように、ＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＱ１１とはＰウエル領域ＰＷ１内に形成され、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＱ１２とはＰウエル領域ＰＷ０内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。
【００５７】
Ｎウエル領域ＮＷ内において、Ｐ＋拡散領域ＦＬＰ１上を横断するポリシリコン配線ＰＬ１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ＋拡散領域ＦＬＰ２上を横断するポリシリコン配線ＰＬ２によりＰＭＯＳトランジスタＰ２を構成する。
【００５８】
Ｐウエル領域ＰＷ１内において、Ｎ＋拡散領域ＦＬＮ１上を横断するポリシリコン配線ＰＬ１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ＋拡散領域ＦＬＱ１１を横断するポリシリコン配線ＰＬ１１によってＮＭＯＳトランジスタＱ１１を構成する。なお、ポリシリコン配線ＰＬ１はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【００５９】
Ｐウエル領域ＰＷ０内において、Ｎ＋拡散領域ＦＬＮ２上を横断するポリシリコン配線ＰＬ２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ＋拡散領域ＦＬＱ１２を横断するポリシリコン配線ＰＬ１２によってＮＭＯＳトランジスタＱ１２を構成する。なお、ポリシリコン配線ＰＬ２はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。
【００６０】
また、ポリシリコン配線ＰＬ１及びポリシリコン配線ＰＬ１２は同一直線上に形成され、ポリシリコン配線ＰＬ２及びポリシリコン配線ＰＬ１１は同一直線上に形成され、拡散領域ＦＬＰ１，ＦＬＮ１及びＦＬＱ１２が同一直線上にほぼ同一形状で配置され、拡散領域ＦＬＰ２，ＦＬＮ２及びＦＬＱ１１が同一直線上にほぼ同一形状で配置される。
【００６１】
その結果、ＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＱ１２を同一直線上に沿って形成でき、ＰＭＯＳトランジスタＰ２，ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＱ１１を同一直線上に沿って形成することにより、シングルポートメモリセルＭＳのセル高さＨＣ１を２トランジスタ相当分に設定することができる。なお、本明細書中において、セル高さとは、レイアウト構成上のビット線形成方向（図中縦方向）の形成長を意味する。
【００６２】
上述したＰ＋拡散領域ＦＬＰ１，ＦＬＰ２はＰ型の不純物を注入，拡散することにより得られ、Ｎ＋拡散領域ＦＬＮ１，ＦＬＮ２，ＦＬＱ１１，ＦＬＱ１２はＮ型の不純物を注入，拡散することにより得られる。なお、図３の説明において、各拡散領域はポリシリコン配線に対して、図中上方にある領域を一方領域、下方にある領域を他方領域として説明する。
【００６３】
Ｐウェル領域ＰＷ１において、Ｎ＋拡散領域ＦＬＮ１の一方領域上のグランド配線ＬＧ１（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬＮ１と電気的に接続される。ポリシリコン配線ＰＬ１１はゲートコンタクトホールＧＣを介して、ワード線１ＷＬ１（第１層アルミ配線）に電気的に接続され、拡散領域ＦＬＱ１１の他方領域上のビット線１ＢＬ１（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬＱ１１の他方領域と電気的に接続される。
【００６４】
なお、拡散コンタクトホールＣＨは拡散領域と第１層（アルミ）配線とのコンタクトホールを意味し、ゲートコンタクトホールＧＣはポリシリコン配線と第１層配線とのコンタクトホールを意味する。
【００６５】
Ｎウェル領域ＮＷにおいて、拡散領域ＦＬＰ１の一方領域上の電源配線ＬＶ１（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬＰ１の一方領域と電気的に接続され、拡散領域ＦＬＰ２の他方領域上の電源配線ＬＶ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬＰ２の他方領域と電気的に接続される。
【００６６】
Ｐウェル領域ＰＷ０において、拡散領域ＦＬＱ１２の一方領域上の反転ビット線バー１ＢＬ１（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬＱ１の一方領域と電気的に接続され、ポリシリコン配線ＰＬ１２上のワード線１ＷＬ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１２と電気的に接続される。拡散領域ＦＬＮ２の他方領域上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬＮ２の他方領域と電気的に接続される。
【００６７】
拡散領域ＦＬＮ１の他方領域上からＰ＋拡散領域ＦＬＰ１の他方領域上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１１は、拡散領域ＦＬＮ１の一方領域と拡散コンタクトホールＣＨを介して電気的に接続される。そして、Ｐ＋拡散領域ＦＬＰ１の他方領域からポリシリコン配線ＰＬ２にかけて形成されるシェアードコンタクトＳＣによって、アルミ配線ＡＬ１１がＰ＋拡散領域ＦＬＰ１の他方領域及びポリシリコン配線ＰＬ２と電気的に接続される。
【００６８】
拡散領域ＦＬＮ２の一方領域上からＰ＋拡散領域ＦＬＰ２の一方領域上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１２は、拡散領域ＦＬＮ２の一方領域と拡散コンタクトホールＣＨを介して電気的に接続される。そして、Ｐ＋拡散領域ＦＬＰ２の一方領域からポリシリコン配線ＰＬ１にかけて形成されるシェアードコンタクトＳＣによって、アルミ配線ＡＬ１２がＰ＋拡散領域ＦＬＰ２の一方領域及びポリシリコン配線ＰＬ１と電気的に接続される。
【００６９】
図４に示すように、グランド配線ＬＧ２（第２層アルミ配線）はビアホールＶＨ１を介して下方のグランド配線ＬＧ１（図示せず）と電気的に接続される。電源配線ＬＶ２（第２層アルミ配線）はビアホールＶＨ１を介して下方の電源配線ＬＶ１（図示せず）と電気的に接続される。
【００７０】
ワード線２ＷＬ１（第２層アルミ配線）はビアホールＶＨ１を介してワード線１ＷＬ１（図示せず）と電気的に接続され、ワード線３ＷＬ１（第３層アルミ配線）はビアホールＶＨ２を介してワード線２ＷＬ１と電気的に接続される。これらワード線１ＷＬ１〜ワード線３ＷＬ１によって図１及び図２の第１ポート用ワード線ＷＬ１を構成する。
【００７１】
ワード線３ＷＬ１はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して形成される。なお、ビアホールＶＨ１は第１層配線，第２層（アルミ）配線間の接続用、ビアホールＶＨ２は第２層配線，第３層（アルミ）配線間の接続用のビアホールを意味する。
【００７２】
ビット線２ＢＬ１（第２層アルミ配線）はビアホールＶＨ１を介して下方のビット線１ＢＬ１（図示せず）と電気的に接続され、反転ビット線バー２ＢＬ１（第２層アルミ配線）はビアホールＶＨ１を介して下方の反転ビット線バー１ＢＬ１（図示せず）と電気的に接続される。
【００７３】
ビット線２ＢＬ１，ビット線１ＢＬ１及び反転ビット線バー２ＢＬ１，バー１ＢＬ１によって、図１及び図２の第１ポート用ビット線対ＢＬ１及びバーＢＬ１を構成する。
【００７４】
ビット線２ＢＬ１，バー２ＢＬ１、グランド配線ＬＧ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
【００７５】
図５及び図６は２ポートメモリセルアレイ１２の２ポートメモリセルＭＤのレイアウト構成を示す説明図である。図５は主として第１アルミ配線層下のレイアウト構成を平面視した説明図である。図６は第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【００７６】
なお、図２で示したインバータ４１はＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１により構成されるＣＭＯＳインバータであり、インバータ４２はＮＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２で構成されるＣＭＯＳインバータであるとする。
【００７７】
図５に示すように、ＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＱ２１及びＱ２２とはＰウエル領域ＰＷ１内に形成され、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＱ１１及びＱ１２とはＰウエル領域ＰＷ０内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。
【００７８】
Ｎウエル領域ＮＷ内において、Ｐ＋拡散領域ＦＬＰ１上を横断するポリシリコン配線ＰＬ１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ＋拡散領域ＦＬＰ２上を横断するポリシリコン配線ＰＬ２によりＰＭＯＳトランジスタＰ２を構成する。
【００７９】
Ｐウエル領域ＰＷ０内において、Ｎ＋拡散領域ＦＬＮ１上を横断するポリシリコン配線ＰＬ１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ＋拡散領域ＦＬＱ１１及びＦＬＱ１２を横断するポリシリコン配線ＰＬ１０によってＮＭＯＳトランジスタＱ１１及びＱ１２を構成する。なお、ポリシリコン配線ＰＬ１はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有され、ポリシリコン配線ＰＬ１０はＮＭＯＳトランジスタＱ１１及びＱ１２のゲートとして共有される。
【００８０】
Ｐウエル領域ＰＷ１内において、Ｎ＋拡散領域ＦＬＮ２上を横断するポリシリコン配線ＰＬ２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ＋拡散領域ＦＬＱ２１及びＦＬＱ２２を横断するポリシリコン配線ＰＬ２０によってＮＭＯＳトランジスタＱ２１及びＱ２２をそれぞれ構成する。なお、ポリシリコン配線ＰＬ２はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有され、ポリシリコン配線ＰＬ２０はＮＭＯＳトランジスタＱ２１及びＱ２２のゲートして共有される。
【００８１】
また、ポリシリコン配線ＰＬ１及びポリシリコン配線ＰＬ２０は同一直線上に形成され、ポリシリコン配線ＰＬ２及びポリシリコン配線ＰＬ１０は同一直線上に形成され、拡散領域ＦＬＰ１，ＦＬＮ１，ＦＬＱ２１及びＦＬＱ２２が同一直線上に配置され、拡散領域ＦＬＰ２，ＦＬＮ２，ＦＬＱ１１及びＦＬＱ１２が同一直線上に配置される。
【００８２】
その結果、ＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ１，Ｑ２１，及びＱ２２を同一直線上に沿って形成でき、ＰＭＯＳトランジスタＰ２，ＮＭＯＳトランジスタＮ２，Ｑ１１及びＱ１２を同一直線上に沿って形成することにより、２ポートメモリセルＭＤのセル高さＨＣ２をシングルポートメモリセルＭＳと同様に２トランジスタ相当分に設定する（ＨＣ２＝ＨＣ１）ことができる。
【００８３】
上述したＰ＋拡散領域ＦＬＰ１，ＦＬＰ２はＰ型の不純物を注入，拡散することにより得られ、Ｎ＋拡散領域ＦＬＮ１，ＦＬＮ２，ＦＬＱ１１，ＦＬＱ１２，ＦＬＱ２１及びＦＬＱ２２はＮ型の不純物を注入，拡散することにより得られる。なお、図５の説明において、各拡散領域はポリシリコン配線に対して、図中上方にある領域を一方領域、下方にある領域を他方領域として説明する。
【００８４】
Ｐウェル領域ＰＷ０において、Ｎ＋拡散領域ＦＬＮ１の一方領域上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬＮ１の一方領域と電気的に接続される。ポリシリコン配線ＰＬ１０はゲートコンタクトホールＧＣを介して、ワード線１ＷＬ１に電気的に接続され、拡散領域ＦＬＱ１１の他方領域上のビット線１ＢＬ２１（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬＱ１１の他方領域と電気的に接続され、拡散領域ＦＬＱ１２の他方領域上の反転ビット線バー１ＢＬ２１（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬＱ１２の他方領域と電気的に接続される。
【００８５】
さらに、Ｎ＋拡散領域ＦＬＱ１１の一方領域からポリシリコン配線ＰＬ１にかけて形成されるシェアードコンタクトＳＣによって、ポリシリコン配線ＰＬ１とＮ＋拡散領域ＦＬＱ１２の一方領域とが電気的に接続される。
【００８６】
Ｎウェル領域ＮＷにおいて、拡散領域ＦＬＰ１の一方領域上の電源配線ＬＶ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬＰ１の一方領域と電気的に接続され、拡散領域ＦＬＰ２の他方領域上の電源配線ＬＶ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬＰ２の他方領域と電気的に接続される。
【００８７】
Ｐウェル領域ＰＷ１において、拡散領域ＦＬＱ２１の一方領域上のビット線１ＢＬ２２（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬＱ２１の一方領域と電気的に接続され、拡散領域ＦＬＱ２２の一方領域上の反転ビット線バー１ＢＬ２２（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬＱ２２の一方領域と電気的に接続される。
【００８８】
ポリシリコン配線ＰＬ２０上のワード線１ＷＬ２（第１層アルミ配線）はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２０と電気的に接続され、拡散領域ＦＬＮ２の他方領域上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬＮ２の他方領域と電気的に接続される。
【００８９】
拡散領域ＦＬＮ１の他方領域上からＰ＋拡散領域ＦＬＰ１の他方領域上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１１は、拡散領域ＦＬＮ１の一方領域と拡散コンタクトホールＣＨを介して電気的に接続される。そして、Ｐ＋拡散領域ＦＬＰ１の他方領域からポリシリコン配線ＰＬ２にかけて形成されるシェアードコンタクトＳＣによって、アルミ配線ＡＬ１１がＰ＋拡散領域ＦＬＰ１の他方領域及びポリシリコン配線ＰＬ２と電気的に接続される。
【００９０】
拡散領域ＦＬＮ２の一方領域上からＰ＋拡散領域ＦＬＰ２の一方領域上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１２は、拡散領域ＦＬＮ２の一方領域と拡散コンタクトホールＣＨを介して電気的に接続される。そして、Ｐ＋拡散領域ＦＬＰ２の一方領域からポリシリコン配線ＰＬ１にかけて形成されるシェアードコンタクトＳＣによって、アルミ配線ＡＬ１２がＰ＋拡散領域ＦＬＰ２の一方領域及びポリシリコン配線ＰＬ１と電気的に接続される。
【００９１】
図６に示すように、グランド配線ＬＧ２はビアホールＶＨ１を介して下方のグランド配線ＬＧ１（図示せず）と電気的に接続される。電源配線ＬＶ２はビアホールＶＨ１を介して下方の電源配線ＬＶ１（図示せず）と電気的に接続される。
【００９２】
ワード線２ＷＬ１はビアホールＶＨ１を介してワード線１ＷＬ１（図示せず）と電気的に接続され、ワード線３ＷＬ１はビアホールＶＨ２を介してワード線２ＷＬ１と電気的に接続される。これらワード線１ＷＬ１〜ワード線３ＷＬ１によって図１及び図２の第１ポート用ワード線ＷＬ１を構成する。
【００９３】
ワード線２ＷＬ２（第２層アルミ配線）はビアホールＶＨ１を介してワード線１ＷＬ２（図示せず）と電気的に接続され、ワード線３ＷＬ２（第３層アルミ配線）はビアホールＶＨ２を介してワード線２ＷＬ２と電気的に接続される。これらワード線１ＷＬ２〜ワード線３ＷＬ２によって図１及び図２の第２ポート用ワード線ＷＬ２を構成する。
【００９４】
ワード線３ＷＬ１及び３ＷＬ２は、Ｐウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して形成される。
【００９５】
ビット線２ＢＬ２１（第２層アルミ配線）はビアホールＶＨ１を介して下方のビット線１ＢＬ２１（図示せず）と電気的に接続され、反転ビット線バー２ＢＬ２１（第２層アルミ配線）はビアホールＶＨ１を介して下方の反転ビット線バー１ＢＬ２１（図示せず）と電気的に接続される。
【００９６】
ビット線２ＢＬ２２（第２層アルミ配線）はビアホールＶＨ１を介して下方のビット線１ＢＬ２２（図示せず）と電気的に接続され、反転ビット線バー２ＢＬ２２（第２層アルミ配線）はビアホールＶＨ１を介して下方の反転ビット線バー１ＢＬ２２（図示せず）と電気的に接続される。
【００９７】
ビット線２ＢＬ２１，ビット線１ＢＬ２１及び反転ビット線バー２ＢＬ２１，バー１ＢＬ２１によって、図１及び図２の第１ポート用ビット線対ＢＬ２１及びバーＢＬ２１を構成し、ビット線２ＢＬ２２，ビット線１ＢＬ２２及び反転ビット線バー２ＢＬ２２，バー１ＢＬ２２によって、図１及び図２の第２ポート用ビット線対ＢＬ２２及びバーＢＬ２２を構成する。
【００９８】
ビット線２ＢＬ２１，バー２ＢＬ２１、ビット線２ＢＬ２２，バー２ＢＬ２２、グランド配線ＬＧ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
【００９９】
図７は１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ１２の境界近傍におけるシングルポートメモリセルＭＳ及び２ポートメモリセルＭＤのレイアウト構成を示す説明図である。なお、図７は主として第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【０１００】
同図に示すように、シングルポートメモリセルＭＳ及び２ポートメモリセルＭＤのセル高さを同一（ＨＣ１＝ＨＣ２）に設定することにより、スペーサー等の無駄な領域を設けることなく、シングルポートメモリセルＭＳ及び２ポートメモリセルＭＤを隣接配置することができる。この際、図７に示すように、境界線３９上にあるワード線１ＷＬ１及びゲートコンタクトホールＧＣ及びビアホールＶＨ１（図示せず）を共有させている。
【０１０１】
＜実施の形態２＞
図８はこの発明に実施の形態２である半導体記憶装置の構成を示すブロック図である。実施の形態２の半導体記憶装置は、１ポートメモリセル構成のメモリマクロ６０（第１のメモリセルアレイ）と２ポートメモリセル構成のメモリマクロ７０（第２のメモリセルアレイ）とを用いて、１チップの半導体記憶装置を実現している。
【０１０２】
同図に示すように、独立して設けられたメモリマクロ６０及び７０の組合せにより実現している。メモリマクロ６０は１ポートメモリセルアレイ６１、行デコーダ６２、制御回路６３及びカラムセレクタ６４から構成される。１ポートメモリセルアレイ６１には第１ポート用ワード線ＷＬ１（第１のワード線）が設けられ、２ポートメモリセルアレイ７１には第１ポート用ワード線ＷＬ２１（第２のワード線）及び第２ポート用ワード線ＷＬ２２（第３のワード線）が設けられる。
【０１０３】
制御回路６３はアドレス入力バス信号ＡＤ１を受け、読み出し制御入力信号ＲＥ１及び書き込み制御入力信号ＷＥ１のタイミング制御下で、行アドレスを行デコーダ６２に列アドレスをカラムセレクタ６４に供給する。行デコーダ６２（第１の行デコーダ（その１））は行アドレスに基づき複数の第１ポート用ワード線ＷＬ１のいずれかを選択的に活性状態する。
【０１０４】
カラムセレクタ６４は制御回路６３からの列アドレスに基づき、複数の第１ポート用ビット線対ＢＬ１・バーＢＬ１から４ビット相当分選択し、選択した第１ポート用ビット線対ＢＬ１・バーＢＬ１を介して１ポートメモリセルアレイ６１に対しデータ入出力バス信号ＤＩＯ１１＜７：４＞の入出力を行う。
【０１０５】
一方、メモリマクロ７０は２ポートメモリセルアレイ７１、第１ポート用の周辺回路（行デコーダ７２（第１の行デコーダ（その２））、制御回路７３及びカラムセレクタ７４）及び第２ポート用の周辺回路（行デコーダ７５（第２の行デコーダ）、制御回路７６及びカラムセレクタ７７）から構成される。
【０１０６】
制御回路７３はアドレス入力バス信号ＡＤ１を受け、読み出し制御入力信号ＲＥ１及び書き込み制御入力信号ＷＥ１のタイミング制御下で、行アドレスを行デコーダ７２に列アドレスをカラムセレクタ７４に供給する。行デコーダ７２は行アドレスに基づき複数の第１ポート用ワード線ＷＬ２１のいずれかを選択的に活性状態にする。
【０１０７】
カラムセレクタ７４は制御回路７３からの列アドレスに基づき、複数の第１ポート用ビット線対ＢＬ２１・バーＢＬ２１から４ビット相当分選択し、選択した第１ポート用ビット線対ＢＬ２１・バーＢＬ２１を介して２ポートメモリセルアレイ７１に対しデータ入出力バス信号ＤＩＯ１１＜３：０＞の入出力を行う。
【０１０８】
制御回路７６はアドレス入力バス信号ＡＤ２を受け、読み出し制御入力信号ＲＥ２及び書き込み制御入力信号ＷＥ２のタイミング制御下で、行アドレスを行デコーダ７５に列アドレスをカラムセレクタ７７に供給する。行デコーダ７５は行アドレスに基づき複数の第２ポート用ワード線ＷＬ２２のいずれかを選択的に活性状態にする。
【０１０９】
カラムセレクタ７７は制御回路７６からの列アドレスに基づき、複数の第２ポート用ビット線対ＢＬ２２・バーＢＬ２２から４ビット相当分選択し、選択した第２ポート用ビット線対ＢＬ２２・バーＢＬ２２を介して２ポートメモリセルアレイ７１に対しデータ入出力バス信号ＤＩＯ２＜３：０＞の入出力を行う。
【０１１０】
なお、これらカラムセレクタ６４，７４及び７７はセンスアンプ機能及び書き込み駆動機能を有している。
【０１１１】
なお、実施の形態２の半導体記憶装置の動作は、実施の形態１の一の行デコーダ１６による１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ１２の同時制御が、２つの行デコーダ６２及び７２による１ポートメモリセルアレイ６１及び２ポートメモリセルアレイ７１の同時制御に置き換わる点を除いて、基本的に実施の形態１の動作と同様に行われる。
【０１１２】
したがって、実施の形態２の半導体記憶装置は、１ポートメモリセルアレイ６１及び２ポートメモリセルアレイ７１において４ビット単位で上位及び下位に分割して保持されている総計８ビットデータの読み書きが、アドレス入力バス信号ＡＤ１に基づき第１ポートから可能である。
【０１１３】
そして、２ポートメモリセルアレイ７１に保持されている下位４ビットデータの読み書きが、アドレス入力バス信号ＡＤ２に基づき第２ポートから可能である。この際、上位４ビットデータは全くアクセスされない。
【０１１４】
その結果、実施の形態２の半導体記憶装置は、８ビット長単位でアクセスされるデータを４ビット単位で分割し、分割した下位４ビット単位のデータにアクセスすることができ、下位４ビットは第１及び第２のポートからアクセス可能にすることにより、データの分割アクセスの要求に応じた読み書きが行える。
【０１１５】
このように、実施の形態２では、メモリマクロ６０及びメモリマクロ７０を組み合わせ、異なるポート構成の１ポートメモリセルアレイ６１及び２ポートメモリセルアレイ７１それぞれが、同一のアドレス入力バス信号ＡＤ１に基づく行デコーダ６２及び６３によって同時制御が可能であるため、１ポートメモリセルアレイ６１及び２ポートメモリセルアレイ７１に対して同時にアクセス可能な１チップ構成の半導体記憶装置を得ることができる。
【０１１６】
実施の形態２の半導体記憶装置は、実施の形態１の半導体記憶装置と比較した場合、１ポートメモリセルアレイ６１及び２ポートメモリセルアレイ７１の第１ポート用ワード線ＷＬ１及びＷＬ２１を行デコーダ６２及び７２によって個別に駆動する分、ワード線の抵抗成分による信号伝搬遅延の増大を抑制することができる効果を奏する。
【０１１７】
さらに、実施の形態２の行デコーダ６２及び７２から１ポートメモリセルアレイ６１及び２ポートメモリセルアレイ７１それぞれ最も遠い位置あるメモリセルまでの距離を、実施の形態１の行デコーダ１６から最も遠い位置あるメモリセルまでの距離よりも短くできる分、ワード線の抵抗成分による信号伝搬遅延の増大を抑制することができる効果を奏する。
【０１１８】
一方、図１で示した実施の形態１の構成は、図８で示した構成とを比較すると、行デコーダ及び制御回路数を１つ削減（図１では共に２個、図８では共に３個）できており、より集積度の向上が図れている。
【０１１９】
＜実施の形態３＞
図９はこの発明の実施の形態３である半導体記憶装置の構成を示すブロック図である。
【０１２０】
同図に示すように、行デコーダ１８（第１の行デコーダ）を間に挟みながら１ポートメモリセルアレイ１１Ｌ（第１のメモリセルアレイ）と２ポートメモリセルアレイ１２Ｒ（第２のメモリセルアレイ）とを１チップ上に混在させてメモリマクロを構成している。１ポートメモリセルアレイ１１Ｌには第１ポート用ワード線ＷＬ１Ｌ（第１のワード線）が設けられ、２ポートメモリセルアレイ１２Ｒには第１ポート用ワード線ＷＬ１Ｒ（第２のワード線）及び第２ポート用ワード線ＷＬ２（第３のワード線）が設けられる。
【０１２１】
行デコーダ１８は同一行が共通に活性状態になるように第１ポート用ワード線ＷＬ１Ｌ及びＷＬ１Ｒを駆動する。他の構成は図１で示した実施の形態１と同様である。
【０１２２】
このように、実施の形態３では、１ポートメモリセルアレイ１１Ｌ及び２ポートメモリセルアレイ１２Ｒに設けられる第１ポート用ワード線ＷＬ１Ｌ及びＷＬ１Ｒの活性状態にする制御を、１ポートメモリセルアレイ１１Ｌ，２ポートメモリセルアレイ１２Ｒ間にレイアウト配置される行デコーダ１８によって行単位に共通に行っている。
【０１２３】
図１０は図９の行デコーダ１８の内部構成を示す説明図である。同図に示すように、行デコーダ１８はデコード回路１８ａを有し、制御回路３０を介して得られるアドレス入力バス信号ＡＤ１に基づき、最終段論理ゲート群６５からの出力線ＯＬ＜０＞〜ＯＬ＜ｎ−１＞のうちいずれかを選択的に“Ｈ”レベルにする。
【０１２４】
出力線ＯＬ＜０＞〜ＯＬ＜ｎ−１＞はドライバＤＲＬ＜０＞〜ＤＲＬ＜ｎ−１＞の入力部に接続されるとともに、ドライバＤＲＲ＜０＞〜ＤＲＲ＜ｎ−１＞の入力部に接続される。そして、ドライバＤＲＬ＜０＞〜ＤＲＬ＜ｎ−１＞はＷＬ１Ｌ＜０＞〜ＷＬ１Ｌ＜ｎ−１＞を駆動し、ドライバＤＲＲ＜０＞〜ＤＲＲ＜ｎ−１＞はＷＬ１Ｒ＜０＞〜ＷＬ１Ｒ＜ｎ−１＞を駆動する。したがって、同一行の第１ポート用ワード線ＷＬ１Ｌ＜ｉ＞及びＷＬ１Ｒ＜ｉ＞は、共通の出力線ＯＬ＜ｉ＞によって共通に選択（“Ｈ”レベルに）される。
【０１２５】
このような構成の実施の形態３の半導体記憶装置は、実施の形態１の効果に加え、以下の効果をさらに奏する。
【０１２６】
実施の形態３の半導体記憶装置は、実施の形態１の半導体記憶装置と比較した場合、１ポートメモリセルアレイ１１Ｌ，２ポートメモリセルアレイ１２Ｒの第１ポート用ワード線ＷＬ１Ｌ、ＷＬ１Ｒを個別に駆動する分、ワード線の抵抗成分による信号伝搬遅延の増大を抑制することができる第１の効果を奏する。
【０１２７】
さらに、実施の形態３の行デコーダ１８から最も遠い位置あるメモリセルまでの距離を、実施の形態１の行デコーダ１６から最も遠い位置あるメモリセルまでの距離よりも短くできる分、ワード線の抵抗成分による信号伝搬遅延の増大を抑制することができる第２の効果を奏する。
【０１２８】
なお、実施の形態３では、１ポートメモリセルアレイ１１Ｌ及び２ポートメモリセルアレイ１２Ｒ用に別々の第１ポート用ワード線ＷＬ１Ｌ及びＷＬ１Ｒを設けたが、実施の形態１と同様に、１ポートメモリセルアレイ１１Ｌ及び２ポートメモリセルアレイ１２Ｒで共用される共通ワード線として、１本の第１ポート用ワード線ＷＬ１を行単位に設け、共通のドライバによってドライブする構成によっても、ワード線の抵抗成分による信号伝搬遅延の増大を抑制することができる上記第２の効果を奏することはできる。
【０１２９】
＜実施の形態４＞
（全体構成）
図１１はこの発明の実施の形態４である半導体記憶装置の構成を示すブロック図である。
【０１３０】
同図に示すように、１ポートメモリセルアレイ１１と連想（ＣＡＭ：Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）セルアレイ１３（第２のメモリセルアレイ）とを１チップ上に混在させてメモリマクロを構成している。すなわち、１ポートメモリセルアレイ１１には第１ポート用ワード線ＷＬ１（第１のワード線（共通ワード線））が設けられ、ＣＡＭセルアレイ１３には第１ポート用ワード線ＷＬ１（第２のワード線（共通ワード線））及び第２ポートとしてのマッチ線ＭＬ（第３のワード線）が設けられる。
【０１３１】
行デコーダ１６、制御回路３１、カラムセレクタ２１，２２は図１で示した実施の形態１と同様であるため、説明を省略する。
【０１３２】
制御回路３３はアド比較制御入力信号ＭＥのタイミング制御下で、ドライバ回路２６及び一致検出回路２７の動作を制御する。
【０１３３】
ドライバ回路２６は制御回路３３の制御下でデータ比較検索時に、ｍ本のサーチ線対ＳＬ・バーＳＬに相当するデータ入力信号ＤＩ２＜ｍ−１：０＞、すなわち１行分の期待値データをＣＡＭセルアレイ１３に入力する。
【０１３４】
一致検出回路２７は制御回路３３の制御下でデータ比較検索時にＣＡＭセルアレイ１３における複数のマッチ線ＭＬの信号値に基づき、マッチ出力データＭＯ及びヒット出力データＢＯを出力する。
【０１３５】
（メモリセル構成）
図１２は１ポートメモリセルアレイ１１及びＣＡＭセルアレイ１３のメモリセルアレイ構造を示す回路図である。なお、同図では説明の都合上、２×２構造のメモリセルを示しているにすぎず、実際のメモリセルアレイの大きさ（マトリクス状のメモリセル配置）を意味するものではない。
【０１３６】
１ポートメモリセルアレイ１１は、図２で示した実施の形態１の構成と同様であるため、説明を省略する。
【０１３７】
一方、ＣＡＭセルアレイ１３はメモリセルｍｃ００，メモリセルｍｃ０１，メモリセルｍｃ１０及びメモリセルｍｃ１１から構成されている。
【０１３８】
メモリセルｍｃ００〜ｍｃ１１はそれぞれ、交叉接続されたインバータ４１及び４２と、インバータ４１の入力に一方電極が接続されたＮＭＯＳトランジスタＱ１１と、インバータ４２の入力に一方電極が接続されたＮＭＯＳトランジスタＱ１２と、ＮＭＯＳトランジスタＱ２３〜Ｑ２６から構成される。
【０１３９】
インバータ４２及び４１の入力にゲート電極がそれぞれ接続されたＮＭＯＳトランジスタＱ２３及びＱ２４は、互いの一方電極同士が接続点Ｎ２３で接続され、接続点Ｎ２３のゲート電極が共通に接続されるＮＭＯＳトランジスタＱ２５及びＱ２６の一方電極は接地される。
【０１４０】
同一行のメモリセルｍｃ００及びｍｃ０１において、ＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ２５及びＱ２６の他方電極が共通にマッチ線ＭＬ＜０＞に接続される。
【０１４１】
同一行のメモリセルｍｃ１０及びｍｃ１１において、ＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ２５及びＱ２６の他方電極が共通にマッチ線ＭＬ＜１＞に接続される。
【０１４２】
同一列のメモリセルｍｃ００及びｍｃ１０は共に第１ポート用ビット線対ＢＬ２１＜０＞・バーＢＬ２１＜０＞間に設けられ、これらのメモリセルｍｃ００及びｍｃ１０において、ＮＭＯＳトランジスタＱ１１の他方電極が第１ポート用ビット線ＢＬ２１＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ１２の他方電極が第１ポート用反転ビット線バーＢＬ２１＜０＞に電気的に接続される。
【０１４３】
さらに、メモリセルｍｃ００及びｍｃ１０は共にサーチ線対ＳＬ＜０＞・バーＳＬ＜０＞間に設けられ、これらのメモリセルｍｃ００及びｍｃ１０において、ＮＭＯＳトランジスタＱ２３の他方電極がサーチ線ＳＬ＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ２４の他方電極が反転サーチ線バーＳＬ＜０＞に電気的に接続される。
【０１４４】
同一列のメモリセルｍｃ０１及びｍｃ１１は共に第１ポート用ビット線対ＢＬ２１＜１＞・バーＢＬ２１＜１＞間に設けられ、これらのメモリセルｍｃ０１及びｍｃ１１において、ＮＭＯＳトランジスタＱ１１の他方電極が第１ポート用ビット線ＢＬ２１＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ１２の他方電極が第１ポート用反転ビット線バーＢＬ２１＜１＞に電気的に接続される。
【０１４５】
さらに、メモリセルｍｃ０１及びｍｃ１１は共にサーチ線対ＳＬ＜１＞・バーＳＬ＜１＞間に設けられ、これらのメモリセルｍｃ０１及びｍｃ１１において、ＮＭＯＳトランジスタＱ２３の他方電極がサーチ線ＳＬ＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ２４の他方電極が反転サーチ線バーＳＬ＜２＞に電気的に接続される。
【０１４６】
マッチ線ＭＬ＜０＞及びＭＬ＜１＞はそれぞれドライバ５５及び５６（通常、一致検出回路２７（図示せず）に内蔵）によって増幅される。
【０１４７】
（動作）
以下、図１１及び図１２を参照して、第２ポートによるデータの比較検索動作について説明する。なお、第１ポートによる読み出し及び書き込み動作は、２ポートメモリセルアレイ１２がＣＡＭセルアレイ１３に置き換わる点を除いて実施の形態１と同様であるため説明を省略する。
【０１４８】
以下、第２ポートによるデータの比較検索動作について説明する。ここで、説明の都合上、１ポートメモリセルアレイ１１及びＣＡＭセルアレイ１３のメモリセルアレイ構成をｎ（行）×ｍ（列）＝２×２とする。
【０１４９】
第２ポートのデータの比較検索動作を実行する場合、全てのマッチ線ＭＬ＜０＞及びＭＬ＜１＞を“Ｈ”にプリチャージした後、比較制御入力信号ＭＥをイネーブルにする。同時に、外部からの期待値データを、データ入力信号ＤＩ２＜１：０＞としてドライバ回路２６に与える。したがって、全てのマッチ線ＭＬ＜０＞及びＭＬ＜１＞が選択状態となる。
【０１５０】
ドライバ回路２６は、データ入力信号ＤＩ２＜１：０＞に基づき、サーチ線対ＳＬ＜０＞・バーＳＬ＜０＞及びＳＬ＜１＞・バーＳＬ＜１＞それぞれを“Ｈ”または“Ｌ”にドライブする。その結果、ＣＡＭセルアレイ１３の全メモリセルメモリセルｍｃ００〜ｍｃ１１に対して上記期待値データと記憶データとの比較が行える。
【０１５１】
以下、比較動作の詳細を説明する。サーチ線対ＳＬ＜０＞・バーＳＬ＜０＞に対し、期待値データが“１”（サーチ線対ＳＬ＜０＞・バーＳＬ＜０＞に“Ｈ”・“Ｌ”が付与）が与えられた場合を考える。
【０１５２】
この場合、メモリセルｍｃ００の記憶内容が“１”（インバータ４１の出力が“Ｌ”（インバータ４２の出力が“Ｈ”））であれば、ＮＭＯＳトランジスタＱ２３がオフし、ＮＭＯＳトランジスタＱ２４がオンするため、“Ｌ”が接続点Ｎ２３に伝搬される。その結果、ＮＭＯＳトランジスタＱ２５及びＱ２６がオフ状態を維持し、マッチ線ＭＬ＜０＞は“Ｈ”を維持する（一致）。
【０１５３】
一方、メモリセルｍｃ００の記憶内容が“０”（インバータ４１の出力が“Ｈ”（インバータ４２の出力が“Ｌ”））であれば、ＮＭＯＳトランジスタＱ２３がオンし、ＮＭＯＳトランジスタＱ２４がオフするため、“Ｈ”が接続点Ｎ２３に伝搬される。その結果、ＮＭＯＳトランジスタＱ２５及びＱ２６がオン状態となり、マッチ線ＭＬ＜０＞は“Ｌ”に導かれる（不一致）。
【０１５４】
同様な比較動作がサーチ線対ＳＬ＜０＞・バーＳＬ＜０＞間に設けられるメモリセルｍｃ１０とマッチ線ＭＬ＜１＞との間、サーチ線対ＳＬ＜１＞・バーＳＬ＜１＞間に設けられるメモリセルｍｃ０１及びｍｃ１１とマッチ線ＭＬ＜０＞及びＭＬ＜１＞との間でも行われる。
【０１５５】
したがって、メモリセルｍｃ００及びメモリセルｍｃ０１の双方での比較結果が一致した場合にマッチ線ＭＬ＜０＞は“Ｈ”となり、一方でも比較結果が不一致の場合にマッチ線ＭＬ＜０＞は“Ｌ”になる。
【０１５６】
同様にして、メモリセルｍｃ１０及びメモリセルｍｃ１１の双方での比較結果が一致した場合にマッチ線ＭＬ＜１＞は“Ｈ”となり、一方でも比較結果が不一致の場合にマッチ線ＭＬ＜１＞は“Ｌ”になる。
【０１５７】
そして、マッチ線ＭＬ＜０＞及びマッチ線ＭＬ＜１＞より得られる信号はドライバ５５及び５６によってそれぞれ増幅され、図１２では図示しない一致検出回路２７によって、すべてのマッチ線ＭＬの信号が２ビットのマッチ出力データＭＯとして出力されるとともに、すべてのマッチ線ＭＬの信号の論理積が１ビットのヒット出力データＢＯとして出力される。すなわち、全てのマッチ線ＭＬが“Ｈ”の（一致した）とき、ヒット出力データＢＯは“Ｈ”となり、それ以外のときはヒット出力データＢＯは“Ｌ”となる。
【０１５８】
以上説明したように、第１ポートから１ポートメモリセルアレイ１１及びＣＡＭセルアレイ１３に４ビット単位で上位及び下位に分割して保持されている総計８ビットデータの読み書きが可能である。
【０１５９】
そして、第２ポートからＣＡＭセルアレイ１３に保持されている下位４ビットデータのデータ比較動作が可能である。この際、上位４ビットデータは全くアクセスされない。
【０１６０】
その結果、実施の形態４の半導体記憶装置は、８ビット長単位でアクセスされるデータを４ビット単位で分割し、分割した下位４ビット単位のデータに対してアクセス（比較動作）することができる。
【０１６１】
このように、実施の形態４の半導体記憶装置は、行デコーダ１６によって互いに回路構成が異なるメモリセルを有する１ポートメモリセルアレイ１１及びＣＡＭセルアレイ１３が制御可能であるため、異なる構造のシングルポートメモリセル及び連想メモリセルに対して同時にアクセス可能な１チップ構成の半導体記憶装置を得ることができる。
【０１６２】
（レイアウト構成）
図１３はＣＡＭメモリセルＭＣの詳細を示す回路図である。同図に示すように、インバータ４１はＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１によるＣＭＯＳインバータで構成され、インバータ４２はＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２によりＣＭＯＳインバータで構成される。
【０１６３】
他の構成は、ワード線ＷＬ、ビット線対ＢＬ，バーＢＬ、マッチ線ＭＬ、サーチ線対ＳＬ・バーＳＬが一般化された点を除き、図１２のメモリセルｍｃ００等で説明した構成と同様である。
【０１６４】
図１４〜図１６はＣＡＭメモリセルＭＣのレイアウト構成を示す説明図である。図１４は全層におけるレイアウト構成を平面視した説明図である。図１５は主として第１アルミ配線層下のレイアウト構成を平面視した説明図である。図１６は第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図１４は図面の見易さを考慮して符号の図示を一部省略している。
【０１６５】
図１５に示すように、ＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＱ２３〜Ｑ２６はＰウエル領域ＰＷ１内に形成され、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＱ１１及びＱ１２とはＰウエル領域ＰＷ０内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。
【０１６６】
Ｎウエル領域ＮＷ内において、Ｐ＋拡散領域ＦＬ１１０，ＦＬ１０１間を横断するポリシリコン配線ＰＬ１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ＋拡散領域ＦＬ１００，ＦＬ１１１間上を横断するポリシリコン配線ＰＬ２によりＰＭＯＳトランジスタＰ２を構成する。
【０１６７】
Ｐウエル領域ＰＷ１内において、Ｎ＋拡散領域ＦＬ２０１，２１１間上及びＦＬ２０２，ＦＬ２１３間上を横断するポリシリコン配線ＰＬ１によりＮＭＯＳトランジスタＮ１及びＱ２３を構成し、Ｎ＋拡散領域ＦＬ２３０，２１３間上をそれぞれ横断するポリシリコン配線ＰＬ２によってＮＭＯＳトランジスタＱ２４を構成する。なお、ポリシリコン配線ＰＬ１はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ１，Ｑ２３及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【０１６８】
さらに、Ｎ＋拡散領域ＦＬ２０３，ＦＬ２１４間上を横断するポリシリコン配線ＰＬ５の上辺部ＰＬ５ａよりＮＭＯＳトランジスタＱ２５を構成し、Ｎ＋拡散領域ＦＬ２１４，ＦＬ２３１間上を横断するポリシリコン配線ＰＬ５の下辺部ＰＬ５ｂよりＮＭＯＳトランジスタＱ２６を構成する。ポリシリコン配線ＰＬ５は二辺（ＰＬ５ａ，ＰＬ５ｂ）が平行に設けられる横Ｕ字状に形成されており、ＮＭＯＳトランジスタＱ２６，Ｑ２６間で共有される。
【０１６９】
Ｐウエル領域ＰＷ０内において、Ｎ＋拡散領域ＦＬ２００，ＦＬ２１０間上を横断するポリシリコン配線ＰＬ２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ＋拡散領域ＦＬ２１０，ＦＬ２２０間上及びＦＬ２１２，ＦＬ２２１間上を横断するポリシリコン配線ＰＬ３によってＮＭＯＳトランジスタＱ１１及びＱ１２をそれぞれ構成する。なお、ポリシリコン配線ＰＬ２はＰウェル領域ＰＷ１からＮウエル領域ＮＷ上を経由してＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＱ２４、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートとして共有され、ポリシリコン配線ＰＬ３はＮＭＯＳトランジスタＱ１１及びＱ１２のゲートして共有される。
【０１７０】
また、ポリシリコン配線ＰＬ１、ポリシリコン配線ＰＬ３及びポリシリコン配線ＰＬ５の上辺部ＰＬ５ａは同一直線上に形成され、ポリシリコン配線ＰＬ２及びポリシリコン配線ＰＬ５の下辺部５ｂは同一直線上に形成される。
【０１７１】
その結果、ＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ１，Ｑ１１，Ｑ１２，Ｑ２３及びＱ２５を同一直線上に沿って形成でき、ＰＭＯＳトランジスタＰ２，ＮＭＯＳトランジスタＮ２，Ｑ２４及びＱ２６を同一直線上に沿って形成することにより、ＣＡＭメモリセルＭＣのセル高さＣＨＣをシングルポートメモリセルＭＳと同様に２トランジスタ相当分に設定する（ＣＨＣ＝ＨＣ１）ことができる。
【０１７２】
Ｐウェル領域ＰＷ０において、Ｎ＋拡散領域ＦＬ２００上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２００と電気的に接続される。ポリシリコン配線ＰＬ３はゲートコンタクトホールＧＣを介して、ワード線１ＷＬ１に電気的に接続され、拡散領域ＦＬ２２０上のビット線１ＢＬ２１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２２０と電気的に接続され、拡散領域ＦＬ２２１上の反転ビット線バー１ＢＬ２１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２２１と電気的に接続される。
【０１７３】
さらに、Ｎ＋拡散領域ＦＬ２１２からポリシリコン配線ＰＬ１にかけて形成されるシェアードコンタクトＳＣによって、ポリシリコン配線ＰＬ１とＮ＋拡散領域ＦＬ２１２とが電気的に接続される。
【０１７４】
Ｎウェル領域ＮＷにおいて、拡散領域ＦＬ１００上の電源配線ＬＶ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ１００と電気的に接続され、拡散領域ＦＬ１０１上の電源配線ＬＶ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ１０１と電気的に接続される。
【０１７５】
Ｐウェル領域ＰＷ１において、拡散領域ＦＬ２３０上のサーチ線１ＳＬ（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２３０と電気的に接続される。拡散領域ＦＬ２０２上の反転サーチ線バー１ＳＬ（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２０２と電気的に接続される。
【０１７６】
拡散領域ＦＬ２１３上からポリシリコン配線ＰＬ５上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１０５は、拡散コンタクトホールＣＨ１を介して拡散領域ＦＬ２１３と電気的に接続され、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ５と電気的に接続される。
【０１７７】
拡散領域ＦＬ２０１上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２０１と電気的に接続され、拡散領域ＦＬ２０３上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２０３と電気的に接続され、拡散領域ＦＬ２３１上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２３１と電気的に接続される。
【０１７８】
拡散領域ＦＬ２１４上のマッチ線１ＭＬ（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２１４と電気的に接続される。
【０１７９】
Ｐウェル領域ＰＷ０の拡散領域ＦＬ２１０上からＮウェル領域ＮＷの拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１０２は、拡散領域ＦＬ２１０と拡散コンタクトホールＣＨを介して電気的に接続される。そして、拡散領域ＦＬ１１１からポリシリコン配線ＰＬ１にかけて形成されるシェアードコンタクトＳＣによって、アルミ配線ＡＬ１０２が拡散領域ＦＬ１１１及びポリシリコン配線ＰＬ１と電気的に接続される。
【０１８０】
Ｐウェル領域ＰＷ１の拡散領域ＦＬ２１１上からＮウェル領域ＮＷの拡散領域ＦＬ１１０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１０３は、拡散領域ＦＬ２１１と拡散コンタクトホールＣＨを介して電気的に接続される。そして、拡散領域ＦＬ１１０からポリシリコン配線ＰＬ２にかけて形成されるシェアードコンタクトＳＣによって、アルミ配線ＡＬ１０３が拡散領域ＦＬ１１０及びポリシリコン配線ＰＬ２と電気的に接続される。
【０１８１】
図１６に示すように、グランド配線ＬＧ２はビアホールＶＨ１を介して下方のグランド配線ＬＧ１（図示せず）と電気的に接続される。電源配線ＬＶ２はビアホールＶＨ１を介して下方の電源配線ＬＶ１（図示せず）と電気的に接続される。
【０１８２】
ワード線２ＷＬ１はビアホールＶＨ１を介してワード線１ＷＬ１（図示せず）と電気的に接続され、ワード線３ＷＬ１はビアホールＶＨ２を介してワード線２ＷＬ１と電気的に接続される。これらワード線１ＷＬ１〜ワード線３ＷＬ１によって図１１〜図１３の第１ポート用ワード線ＷＬ１を構成する。
【０１８３】
マッチ線２ＭＬはビアホールＶＨ１を介してマッチ線１ＭＬ（図示せず）と電気的に接続され、ワード線３ＭＬはビアホールＶＨ２を介してマッチ線２ＭＬと電気的に接続される。これらマッチ線１ＭＬ〜ワード線３ＭＬによって図１１〜図１３の第２ポート用マッチ線ＭＬを構成する。
【０１８４】
ワード線３ＷＬ１及びマッチ線３ＭＬは、Ｐウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して形成される。
【０１８５】
ビット線２ＢＬ２１はビアホールＶＨ１を介して下方のビット線１ＢＬ２１（図示せず）と電気的に接続され、反転ビット線バー２ＢＬ２１はビアホールＶＨ１を介して下方の反転ビット線バー１ＢＬ２１（図示せず）と電気的に接続される。
【０１８６】
サーチ線２ＳＬ（第２層アルミ配線）はビアホールＶＨ１を介して下方のサーチ線１ＳＬ（図示せず）と電気的に接続される。反転サーチ線バー２ＳＬ（第２層アルミ配線）はビアホールＶＨ１を介して下方の反転サーチ線バー１ＳＬと電気的に接続される。
【０１８７】
ビット線２ＢＬ２１，ビット線１ＢＬ２１及び反転ビット線バー２ＢＬ２１，バー１ＢＬ２１によって、図１１〜図１３の第１ポート用ビット線対ＢＬ２１及びバーＢＬ２１を構成し、サーチ線２ＳＬ，１ＳＬ及び反転サーチ線バー２ＳＬ，バー１ＳＬによって、図１１〜図１３のサーチ線対ＳＬ，バーＳＬを構成する。
【０１８８】
反転サーチ線バー２ＳＬとマッチ線２ＭＬとの間に通過配線２ＤＬ（第２層アルミ配線）が形成され、この通過配線２ＤＬはいずれの配線とも電気的に接続しない。なお、この通過配線２ＤＬは必ずしも形成する必要はない。
【０１８９】
ビット線２ＢＬ２１，バー２ＢＬ２１、サーチ線２ＳＬ，バー２ＳＬ、グランド配線ＬＧ２、電源配線ＬＶ２及び通過配線２ＤＬは、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
【０１９０】
このように、ＣＡＭメモリセルＭＣのセル高さを、シングルポートメモリセルＭＳのセル高さと同一（ＨＣ１＝ＣＨＣ）に設定することにより、スペーサー等の無駄な領域を設けることなく、シングルポートメモリセルＭＳ及びＣＡＭメモリセルＭＣを隣接配置することができる。この際、図７で示した実施の形態１と同様に、境界線上にあるワード線１ＷＬ１及びゲートコンタクトホールＧＣ及びビアホールＶＨ１を共有させることができる。
【０１９１】
（その他）
なお、行デコーダ１６に置き換えて、実施の形態３のように、行デコーダ１８に相当する行デコーダを１ポートメモリセルアレイ１１，ＣＡＭセルアレイ１３間に配置した場合、実施の形態３と同様の効果を得ることができる。
【０１９２】
＜実施の形態５＞
（全体構成）
図１７はこの発明の実施の形態５である半導体記憶装置の構成を示すブロック図である。
【０１９３】
同図に示すように、２ポートメモリセルアレイ１４（第１のメモリセルアレイ）と２ポートメモリセルアレイ１２とを１チップ上に混在させてメモリマクロを構成している。すなわち、２ポートメモリセルアレイ１４には第１ポート用ワード線ＷＬ１（第１のワード線（共通ワード線））及び第２ポート用ワード線ＷＬ３が設けられ、２ポートメモリセルアレイ１２には第１ポート用ワード線ＷＬ１（第２のワード線（共通ワード線））及び第２ポート用ワード線ＷＬ２（第３のワード線）が設けられる。
【０１９４】
行デコーダ１６，１７、制御回路３１，３２、カラムセレクタ２１〜２３については、図１で示した実施の形態１と同様であるため、説明を省略する。ただし、カラムセレクタ２１が制御する第１ポート用ビット線対の名称を説明の都合上、ＢＬ１１・バーＢＬ１１に変更している。
【０１９５】
制御回路３４はアドレス入力バス信号ＡＤ３を受け、読み出し制御入力信号ＲＥ３及び書き込み制御入力信号ＷＥ３のタイミング制御下で、行アドレスを行デコーダ１８に列アドレスをカラムセレクタ２４に供給する。
【０１９６】
行デコーダ１９は制御回路３４より受ける行アドレスに基づき、２ポートメモリセルアレイ１４内の複数の第２ポート用ワード線ＷＬ３を駆動する。
【０１９７】
カラムセレクタ２４は制御回路３４からの列アドレスに基づき、複数の第２ポート用ビット線対ＢＬ１２・バーＢＬ１２から４ビット相当分選択し、選択した第２ポート用ビット線対ＢＬ１２・バーＢＬ１２を介して２ポートメモリセルアレイ１４に対しデータ入出力バス信号ＤＩＯ３＜３：０＞の入出力を行う。
【０１９８】
なお、カラムセレクタ２４はセンスアンプ（ＳＡ）機能及び書き込み駆動（ＷＤ）機能を有している。
【０１９９】
（メモリセル構成）
図１８は２ポートメモリセルアレイ１４及び２ポートメモリセルアレイ１２のメモリセルアレイ構造を示す回路図である。なお、同図では説明の都合上、２×２構造のメモリセルを示しているにすぎず、実際のメモリセルアレイの大きさ（マトリクス状のメモリセル配置）を意味するものではない。なお、２ポートメモリセルアレイ１２については図２で示した実施の形態１と同様であるため、説明を省略する。
【０２００】
２ポートメモリセルアレイ１４はメモリセルｍｗ００，メモリセルｍｗ０１，メモリセルｍｗ１０及びメモリセルｍｗ１１から構成されている。
【０２０１】
メモリセルｍｗ００〜ｍｗ１１はそれぞれ、交叉接続されたインバータ４１及び４２と、インバータ４１の入力に一方電極が接続されたＮＭＯＳトランジスタＱ１１及びＱ３１と、インバータ４２の入力に一方電極が接続されたＮＭＯＳトランジスタＱ１２及びＱ３２とから構成される。
【０２０２】
第２ポート用ワード線ＷＬ３＜０＞及びＷＬ３＜１＞はそれぞれドライバ５７及び５８（通常、行デコーダ１９（図示せず）に内蔵）によって駆動される。
【０２０３】
同一行のメモリセルｍｗ００及びｍｗ０１において、ＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ３１及びＱ３２のゲート電極は共通に第２ポート用ワード線ＷＬ３＜０＞に電気的に接続される。
【０２０４】
同一行のメモリセルｍｗ１０及びｍｗ１１において、ＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ３１及びＱ３２のゲート電極は共通に第２ポート用ワード線ＷＬ３＜１＞に電気的に接続される。
【０２０５】
同一列のメモリセルｍｗ００及びｍｗ１０は共に第１ポート用ビット線対ＢＬ１１＜０＞・バーＢＬ１１＜０＞間に設けられ、これらのメモリセルｍｗ００及びｍｗ１０において、ＮＭＯＳトランジスタＱ１１の他方電極が第１ポート用ビット線ＢＬ１１＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ１２の他方電極が第１ポート用反転ビット線バーＢＬ１１＜０＞に電気的に接続される。
【０２０６】
さらに、メモリセルｍｗ００及びｍｗ１０は共に第２ポート用ビット線対ＢＬ１２＜０＞・バーＢＬ１２＜０＞間に設けられ、これらのメモリセルｍｗ００及びｍｗ１０において、ＮＭＯＳトランジスタＱ３１の他方電極が第２ポート用ビット線ＢＬ１２＜０＞に電気的に接続され、ＮＭＯＳトランジスタＱ３２の他方電極が第２ポート用反転ビット線バーＢＬ１２＜０＞に電気的に接続される。
【０２０７】
同一列のメモリセルｍｗ０１及びｍｗ１１は共に第１ポート用ビット線対ＢＬ１１＜１＞・バーＢＬ１１＜１＞間に設けられ、これらのメモリセルｍｗ０１及びｍｗ１１において、ＮＭＯＳトランジスタＱ１１の他方電極が第１ポート用ビット線ＢＬ１１＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ１２の他方電極が第１ポート用反転ビット線バーＢＬ１１＜１＞に電気的に接続される。
【０２０８】
さらに、メモリセルｍｗ０１及びｍｗ１１は共に第２ポート用ビット線対ＢＬ１２＜１＞・バーＢＬ１２＜１＞間に設けられ、これらのメモリセルｍｗ０１及びｍｗ１１において、ＮＭＯＳトランジスタＱ３１の他方電極が第２ポート用ビット線ＢＬ１２＜１＞に電気的に接続され、ＮＭＯＳトランジスタＱ３２の他方電極が第２ポート用反転ビット線バーＢＬ１２＜１＞に電気的に接続される。
【０２０９】
（動作）
なお、２ポートメモリセルアレイ１４に対する第２ポートによる読み出し及び書き込み動作は２ポートメモリセルアレイ１２と同様であるため、説明は省略する。また、他の動作は実施の形態１と同様であるため、説明を省略する。
【０２１０】
したがって、実施の形態５の半導体記憶装置は、行デコーダ１６によって２ポートメモリセルアレイ１４及び２ポートメモリセルアレイ１２が制御可能であるため、異なるメモリセルアレイにおける２ポートメモリセルそれぞれに対して同時にアクセス可能な１チップ構成の半導体記憶装置を得ることができる。
【０２１１】
（実施の形態２との比較）
２ポートメモリセル構成の２つのメモリマクロを用いて、実施の形態２と等価な半導体記憶装置を実現した場合の構成と比較した場合、行デコーダ及び制御回路数を１つ削減（図１７では共に３個、実施の形態２の応用では共に４個）できており、実施の形態２より集積度の向上が図れている。
【０２１２】
（レイアウト構成）
図５及び図６で示した実施の形態１２ポートメモリセルアレイ１２のレイアウト構成と同様に２ポートメモリセルアレイ１４をレイアウト構成することにより、両者のメモリセルのセル高さを同じにすることにより、スペーサー等の無駄な領域を設けることなく、２ポートメモリセルアレイ１２と２ポートメモリセルアレイ１４とを隣接配置することができる。
【０２１３】
（その他）
なお、行デコーダ１６に置き換えて、実施の形態３のように、行デコーダ１８に相当する行デコーダを２ポートメモリセルアレイ１２，２ポートメモリセルアレイ１４間に配置した場合、実施の形態３と同様の効果を得ることができる。
【０２１４】
＜実施の形態６＞
（全体構成）
図１９はこの発明の実施の形態６である半導体記憶装置の構成を示すブロック図である。
【０２１５】
同図に示すように、１ポートメモリセルアレイ１１と２ポートメモリセルアレイ３６（第２のメモリセルアレイ）とを１チップ上に混在させてメモリマクロを構成している。すなわち、１ポートメモリセルアレイ１１には第１ポート用ワード線ＷＬ１（第１のワード線（共通ワード線））が設けられ、２ポートメモリセルアレイ３６には第１ポート用ワード線ＷＬ１（第２のワード線（共通ワード線））及び第２ポート用ワード線ＷＬ２（第３のワード線）が設けられる。
【０２１６】
行デコーダ１６，１７、制御回路３１、及びカラムセレクタ２１，２２は、図１で示した実施の形態１と同様であるため、説明を省略する。
【０２１７】
制御回路３５はアドレス入力バス信号ＡＤ２を受け、読み出し制御入力信号ＲＥ２のタイミング制御下で、行アドレスを行デコーダ１７に列アドレスをカラムセレクタ３７に供給する。
【０２１８】
カラムセレクタ３７は制御回路３５からの列アドレスに基づき、複数の第２ポート用読み出しビット線対ＲＢＬから４ビット相当分選択し、選択した読み出しビット線対ＲＢＬを介して２ポートメモリセルアレイ３６に対しデータ出力信号ＤＯ２＜３：０＞の入出力を行う。
【０２１９】
なお、カラムセレクタ３７はセンスアンプ機能及びドライブ機能を有している。
【０２２０】
（メモリセル構成）
図２０は２ポートメモリセルアレイ３６の１単位の２ポートメモリセル３８の構成を示す回路図である。
【０２２１】
同図に示すように、インバータ４１はＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１によるＣＭＯＳインバータで構成され、インバータ４２はＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２によりＣＭＯＳインバータで構成される。
【０２２２】
インバータ４１の入力（インバータ４２の出力）であるノードＮａはＮＭＯＳトランジスタＮ３を介して第１ポート用ビット線対ＢＬ２１に接続され、インバータ４２の入力であるノードＮｂはＮＭＯＳトランジスタＮ４を介して第１ポート用反転ビット線バーＢＬ２１に接続される。そして、ＮＭＯＳトランジスタＮ３及びＮ４のゲート電極が第１ポート用ワード線ＷＬ１に接続される。
【０２２３】
ＮＭＯＳトランジスタＮ５はゲート電極がノードＮａに接続され、ソース電極が接地され、ドレイン電極がＮＭＯＳトランジスタＮ６を介して読み出しビット線ＲＢＬに接続される。そして、ＮＭＯＳトランジスタＮ６のゲート電極は第２ポート用ワード線ＷＬ２に接続される。
【０２２４】
（動作）
以下、図１９及び図２０を参照して、第２ポートによる読み出し動作を説明する。ここで、説明の都合上、２ポートメモリセルアレイ３６のメモリセルアレイ構成をｎ（行）×ｍ（列）とする。なお、第１ポートに読み出し及び書き込み動作は実施の形態１と同様であるため、説明を省略する。
【０２２５】
全ての読み出しビット線ＲＢＬを“Ｈ”にプリチャージした後、読み出し制御入力信号ＲＥ２をイネーブルにする。読み出し制御入力信号ＲＥ２がイネーブル状態になると、アドレス入力バス信号ＡＤ２に対応した行アドレスを制御回路３５を介して受ける行デコーダ１７は、ｎビットの第２ポート用ワード線ＷＬ２＜ｎ−１：０＞のうちの１つの第２ポート用ワード線ＷＬ２＜ｉ＞（ｉ＝０〜ｎ−１のいずれか）を選択的に活性状態にする。
【０２２６】
すると、活性状態とされた第２ポート用ワード線ＷＬ２＜ｉ＞に接続される２ポートメモリセルアレイ３６の選択メモリセルそれぞれのＮＭＯＳトランジスタＱ２１及びＱ２２がオン状態となり、各選択メモリセルの記憶内容が対応の読み出しビット線ＲＢＬに伝搬される。
【０２２７】
例えば、２ポートメモリセル３８が“０”記憶（ノードＮａが“Ｈ”と仮定）のとき、ＮＭＯＳトランジスタＮ５、及び第２ポート用ワード線ＷＬ２により選択されたＮＭＯＳトランジスタＮ６が共にオンするため、読み出しビット線ＲＢＬは“Ｌ”に設定される。
【０２２８】
一方２ポートメモリセル３８が“１”記憶（ノードＮａが“Ｌ”と仮定）のとき、ＮＭＯＳトランジスタＮ５がオフするため、第２ポート用ワード線ＷＬ２により選択されたＮＭＯＳトランジスタＮ６がオンしても、読み出しビット線ＲＢＬは“Ｈ”を維持する。
【０２２９】
このように、２ポートメモリセル３８の記憶内容が全ての読み出しビット線ＲＢＬを介して読み出される。
【０２３０】
そして、アドレス入力バス信号ＡＤ２に対応した列アドレスを制御回路３５を介して受けるカラムセレクタ３７は、ｍ本の読み出しビット線対ＲＢＬから４本の読み出しビット線を選択し、内部のセンスアンプによって感知・増幅することにより、データ出力信号ＤＯ２＜３：０＞を４ビットの読み出しデータとして出力する。
【０２３１】
以上説明したように、第１ポートから１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ３６に４ビット単位で上位及び下位に分割して保持されている総計８ビットデータの読み書きが可能である。
【０２３２】
そして、第２ポートから２ポートメモリセルアレイ３６に保持されている下位４ビットデータの読み出し可能である。この際、上位４ビットデータは全くアクセスされない。
【０２３３】
その結果、実施の形態６の半導体記憶装置は、８ビット長単位でアクセスされるデータを４ビット単位で分割し、分割した下位４ビット単位のデータにアクセスすることができ、下位４ビットは第１及び第２のポートからアクセス可能にすることにより、データの分割アクセスの要求に応じた読み出しが行える。
【０２３４】
このように、実施の形態６の半導体記憶装置は、行デコーダ１６によって互いに回路構成が異なるメモリセルを有する１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ３６が制御可能であるため、異なる構造のシングルポートメモリセル及び２ポートメモリセルに対して同時にアクセス可能な１チップ構成の半導体記憶装置を得ることができる。
【０２３５】
（実施の形態２との比較）
実施の形態１と同様、実施の形態２のように１ポートメモリセル構成のメモリマクロと２ポートメモリセル構成のメモリマクロとを用いて、実施の形態６と等価な半導体記憶装置を実現した場合の構成と比較した場合、行デコーダ及び制御回路数を１つ削減（図１７では共に２個、実施の形態２の構成では共に３個）できており、実施の形態２より集積度の向上が図れている。
【０２３６】
（レイアウト構成）
図２１〜図２３は２ポートメモリセルアレイ３６の２ポートメモリセル３８のレイアウト構成を示す説明図である。図２１は全層におけるレイアウト構成を平面視した説明図である。図２２は主として第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２３は第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２１は図面の見易さを考慮して符号の図示を一部省略している。
【０２３７】
図２２に示すように、ＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ５及びＮ６とはＰウエル領域ＰＷ１内に形成され、ＮＭＯＳトランジスタＮ２とＮＭＯＳトランジスタＮ３及びＮ４とはＰウエル領域ＰＷ０内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。
【０２３８】
Ｎウエル領域ＮＷ内において、Ｐ＋拡散領域ＦＬ１１０，ＦＬ１０１間を横断するポリシリコン配線ＰＬ１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ＋拡散領域ＦＬ１００，ＦＬ１１１間上を横断するポリシリコン配線ＰＬ２によりＰＭＯＳトランジスタＰ２を構成する。
【０２３９】
Ｐウエル領域ＰＷ１内において、Ｎ＋拡散領域ＦＬ２０１，２１１間上及びＦＬ２１３，ＦＬ２０１間上を横断するポリシリコン配線ＰＬ１によりＮＭＯＳトランジスタＮ１及びＮ５を構成し、Ｎ＋拡散領域ＦＬ２３０，２１３間上をそれぞれ横断するポリシリコン配線ＰＬ４によってＮＭＯＳトランジスタＮ６を構成する。なお、ポリシリコン配線ＰＬ１はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ１，Ｎ５及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【０２４０】
Ｐウエル領域ＰＷ０内において、Ｎ＋拡散領域ＦＬ２００，ＦＬ２１０間上を横断するポリシリコン配線ＰＬ２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ＋拡散領域ＦＬ２１０，ＦＬ２２０間上及びＦＬ２１２，ＦＬ２２１間上を横断するポリシリコン配線ＰＬ３によってＮＭＯＳトランジスタＮ３及びＮ４をそれぞれ構成する。なお、ポリシリコン配線ＰＬ２はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有され、ポリシリコン配線ＰＬ３はＮＭＯＳトランジスタＮ３及びＮ４のゲートして共有される。
【０２４１】
また、ポリシリコン配線ＰＬ１及びポリシリコン配線ＰＬ３は同一直線上に形成され、ポリシリコン配線ＰＬ２及びポリシリコン配線ＰＬ４は同一直線上に形成される。
【０２４２】
その結果、ＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ１，Ｎ３〜Ｎ５を同一直線上に沿って形成でき、ＰＭＯＳトランジスタＰ２，ＮＭＯＳトランジスタＮ２及びＮ６を同一直線上に沿って形成することにより、２ポートメモリセル３８のセル高さＣＨ３をシングルポートメモリセルＭＳと同様に２トランジスタ相当分に設定する（ＣＨ３＝ＨＣ１）ことができる。
【０２４３】
上述したＰ＋拡散領域ＦＬ１…はＰ型の不純物を注入，拡散することにより得られ、Ｎ＋拡散領域ＦＬ２…はＮ型の不純物を注入，拡散することにより得られる。
【０２４４】
Ｐウェル領域ＰＷ０において、Ｎ＋拡散領域ＦＬ２００上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２００と電気的に接続される。ポリシリコン配線ＰＬ３はゲートコンタクトホールＧＣを介して、ワード線１ＷＬ１に電気的に接続され、拡散領域ＦＬ２２０上のビット線１ＢＬ２１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２２０と電気的に接続され、拡散領域ＦＬ２２１上の反転ビット線バー１ＢＬ２１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２２１と電気的に接続される。
【０２４５】
さらに、Ｎ＋拡散領域ＦＬ２１２からポリシリコン配線ＰＬ１にかけて形成されるシェアードコンタクトＳＣによって、ポリシリコン配線ＰＬ１とＮ＋拡散領域ＦＬ２１２とが電気的に接続される。
【０２４６】
Ｎウェル領域ＮＷにおいて、拡散領域ＦＬ１００上の電源配線ＬＶ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ１００と電気的に接続され、拡散領域ＦＬ１０１上の電源配線ＬＶ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ１０１と電気的に接続される。
【０２４７】
Ｐウェル領域ＰＷ１において、拡散領域ＦＬ２３０上の読み出しビット線１ＲＢＬ（第１層アルミ配線）は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２３０と電気的に接続される。
【０２４８】
ポリシリコン配線ＰＬ４上のワード線１ＷＬ２はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ４と電気的に接続され、拡散領域ＦＬ２０１上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２０１と電気的に接続され、拡散領域ＦＬ２０２上のグランド配線ＬＧ１は拡散コンタクトホールＣＨを介して拡散領域ＦＬ２０２と電気的に接続される。
【０２４９】
Ｐウェル領域ＰＷ０の拡散領域ＦＬ２１０上からＮウェル領域ＮＷの拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１０２は、拡散領域ＦＬ２１０と拡散コンタクトホールＣＨを介して電気的に接続される。そして、拡散領域ＦＬ１１１からポリシリコン配線ＰＬ１にかけて形成されるシェアードコンタクトＳＣによって、アルミ配線ＡＬ１０２が拡散領域ＦＬ１１１及びポリシリコン配線ＰＬ１と電気的に接続される。
【０２５０】
Ｐウェル領域ＰＷ１の拡散領域ＦＬ２１１上からＮウェル領域ＮＷの拡散領域ＦＬ１１０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１０３は、拡散領域ＦＬ２１１と拡散コンタクトホールＣＨを介して電気的に接続される。そして、拡散領域ＦＬ１１０からポリシリコン配線ＰＬ２にかけて形成されるシェアードコンタクトＳＣによって、アルミ配線ＡＬ１０３が拡散領域ＦＬ１１０及びポリシリコン配線ＰＬ２と電気的に接続される。
【０２５１】
図２３に示すように、グランド配線ＬＧ２はビアホールＶＨ１を介して下方のグランド配線ＬＧ１（図示せず）と電気的に接続される。電源配線ＬＶ２はビアホールＶＨ１を介して下方の電源配線ＬＶ１（図示せず）と電気的に接続される。
【０２５２】
ワード線２ＷＬ１はビアホールＶＨ１を介してワード線１ＷＬ１（図示せず）と電気的に接続され、ワード線３ＷＬ１はビアホールＶＨ２を介してワード線２ＷＬ１と電気的に接続される。これらワード線１ＷＬ１〜ワード線３ＷＬ１によって図１９及び図２０の第１ポート用ワード線ＷＬ１を構成する。
【０２５３】
ワード線２ＷＬ２はビアホールＶＨ１を介してワード線１ＷＬ２（図示せず）と電気的に接続され、ワード線３ＷＬ２はビアホールＶＨ２を介してワード線２ＷＬ２と電気的に接続される。これらワード線１ＷＬ２〜ワード線３ＷＬ２によって図１９及び図２０の第２ポート用ワード線ＷＬ２を構成する。
【０２５４】
ワード線３ＷＬ１及び３ＷＬ２は、Ｐウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して形成される。
【０２５５】
ビット線２ＢＬ２１（第２層アルミ配線）はビアホールＶＨ１を介して下方のビット線１ＢＬ２１（図示せず）と電気的に接続され、反転ビット線バー２ＢＬ２１（第２層アルミ配線）はビアホールＶＨ１を介して下方の反転ビット線バー１ＢＬ２１（図示せず）と電気的に接続される。
【０２５６】
ビット線２ＲＢＬ（第２層アルミ配線）はビアホールＶＨ１を介して下方のビット線１ＲＢＬ（図示せず）と電気的に接続される。
【０２５７】
ビット線２ＢＬ２１，ビット線１ＢＬ２１及び反転ビット線バー２ＢＬ２１，バー１ＢＬ２１によって、図１９及び図２０の第１ポート用ビット線対ＢＬ２１及びバーＢＬ２１を構成し、ビット線２ＲＢＬ及びビット線１ＲＢＬによって、図１９及び図２０の読み出しビット線ＲＢＬを構成する。
【０２５８】
ビット線２ＢＬ２１，バー２ＢＬ２１、読み出しビット線２ＲＢＬ、グランド配線ＬＧ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
【０２５９】
このように、２ポートメモリセル３８のセル高さを、シングルポートメモリセルＭＳのセル高さと同一（ＨＣ１＝ＣＨ３）に設定することにより、スペーサー等の無駄な領域を設けることなく、シングルポートメモリセルＭＳ及び２ポートメモリセル３８を隣接配置することができる。この際、図７で示した実施の形態１と同様に、境界線上にあるワード線１ＷＬ１及びゲートコンタクトホールＧＣ及びビアホールＶＨ１を共有させることができる。
【０２６０】
（その他）
なお、行デコーダ１６に置き換えて、実施の形態３のように、行デコーダ１８に相当する行デコーダを１ポートメモリセルアレイ１１，２ポートメモリセルアレイ３６間に配置した場合、実施の形態３と同様の効果を得ることができる。
【０２６１】
＜実施の形態７＞
（全体構成）
図２４はこの発明の実施の形態７である半導体記憶装置の構成を示すブロック図である。
【０２６２】
同図に示すように、中央部に形成された実動作用実動作用２ポートメモリセルアレイ１５ｍ（第２のメモリセルアレイ）を挟んで両端にタイミング調整用１ポートメモリセルアレイ１５ａ（第１のメモリセルアレイ），１５ｂ（第３のメモリセルアレイ）が形成され、これらのメモリセルアレイ１５ａ，１５ｂ，１５ｍが一体的に形成される。タイミング調整用１ポートメモリセルアレイ１５ａ，１５ｂには、複数行に渡って少なくとも一列状の複数のダミーセルが配置される。
【０２６３】
制御回路３０Ａはアドレス入力バス信号ＡＤ１を受け、読み出し制御入力信号ＲＥ１及び書き込み制御入力信号ＷＥ１のタイミング制御下で、行アドレスを行デコーダ２０Ａに列アドレスをカラムセレクタ２５Ａに供給する。
【０２６４】
制御回路３０Ｂはアドレス入力バス信号ＡＤ２を受け、読み出し制御入力信号ＲＥ２及び書き込み制御入力信号ＷＥ２のタイミング制御下で、行アドレスを行デコーダ２０Ｂに列アドレスをカラムセレクタ２５Ｂに供給する。
【０２６５】
行デコーダ２０Ａ（第１の行デコーダ）は行アドレスに基づき複数の第１ポート用ワード線ＷＬ１（第１，第２のワード線（共通ワード線））を駆動し、行デコーダ２０Ｂは行アドレスに基づき複数の第２ポート用ワード線ＷＬ２（第３のワード線）を駆動する。
【０２６６】
カラムセレクタ２５Ａは制御回路３０Ａからの列アドレスに基づき、複数の第１ポート用ビット線対ＢＬ１・バーＢＬ１から所定ビット選択し、選択した第１ポート用ビット線対ＢＬ１・バーＢＬ１を介して１ポートメモリセルアレイ１１に対しデータ入出力バス信号ＤＩＯＡの入出力を行う。
【０２６７】
カラムセレクタ２５Ｂは制御回路３０Ｂからの列アドレスに基づき、複数の第２ポート用ビット線対ＢＬ２・バーＢＬ２から所定ビット選択し、選択した第２ポート用ビット線対ＢＬ２・バーＢＬ２を介して２ポートメモリセルアレイ１２に対しデータ入出力バス信号ＤＩＯＢの入出力を行う。
【０２６８】
なお、これらカラムセレクタ２５Ａ，２５ＢはＳＡ機能及びＷＤ機能並びに後述するダミーセンス機能を有している。
【０２６９】
（メモリセル構成）
図２５はタイミング調整用１ポートメモリセルアレイ１５ａ，１５ｂに形成されるダミーセル６（６ａ，６ｂ）の構成を示す回路図である。
【０２７０】
同図に示すように、インバータ４３はＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ１１によるＣＭＯＳインバータで構成され、インバータ４４はＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２によりＣＭＯＳインバータで構成される。
【０２７１】
そして、インバータ４４の入力部（ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジスタＮ１２のゲート）が電源電圧で固定される。
【０２７２】
ダミーセル６はインバータ４３の入力（ノードＮａ）に一方電極が接続されたＮＭＯＳトランジスタＮ１３と、インバータ４４の入力（ノードＮｂ）に一方電極が接続されたＮＭＯＳトランジスタＮ１４から構成される。
【０２７３】
ＮＭＯＳトランジスタＮ１３及びＮ１４のゲート電極は共通にワード線ＷＬ（ＷＬ１，ＷＬ２）に電気的に接続され、ＮＭＯＳトランジスタＮ１３の他方電極がダミーＤＢＬに電気的に接続され、ＮＭＯＳトランジスタＮ１４の他方電極が反転ダミービット線バーＤＢＬに電気的に接続される。
【０２７４】
図２６は実動作用実動作用２ポートメモリセルアレイ１５ｍ及びタイミング調整用１ポートメモリセルアレイ１５ａ，１５ｂのメモリセルアレイ構造を示す回路図である。なお、同図では説明の都合上、実動作用２ポートメモリセルアレイ１５ｍに２×２構造のメモリセルを示しているにすぎず、実際のメモリセルアレイの大きさ（マトリクス状のメモリセル配置）を意味するものではない。
【０２７５】
行デコーダ２０Ａは複数の第１ポート用ワード線ＷＬ１のうち、一本の第１ポート用ワード線ＷＬ１を選択的に“Ｈ”に設定する。行デコーダ２０Ｂは複数の第２ポート用ワード線ＷＬ２のうち、一本の第２ポート用ワード線ＷＬ２を選択的に“Ｈ”に設定する。
【０２７６】
２ポートメモリセル５は、交叉接続されたインバータ４１及び４２と、インバータ４１の入力に一方電極が接続されたＮＭＯＳトランジスタＱ１１及びＱ２１と、インバータ４２の入力に一方電極が接続されたＮＭＯＳトランジスタＱ１２及びＱ２２とから構成される。
【０２７７】
同一行の２ポートメモリセル５におけるＮＭＯＳトランジスタＱ１１及びＱ１２のゲート電極は共通に第１ポート用ワード線ＷＬ１に電気的に接続され、ＮＭＯＳトランジスタＱ２１及びＱ２２のゲート電極は共通に第２ポート用ワード線ＷＬ２に電気的に接続される。
【０２７８】
同一列の２ポートメモリセル５におけるＮＭＯＳトランジスタＱ１１及びＱ１２の他方電極が共通の第１ポート用ビット線ＢＬ１，バーＢＬ１にそれぞれ電気的に接続され、ＮＭＯＳトランジスタＱ２１及びＱ２２の他方電極が共通の第２ポート用ビット線ＢＬ２，バーＢＬ２にそれぞれ電気的に接続される。
【０２７９】
タイミング調整用１ポートメモリセルアレイ１５ａのダミーセル６ａは、ＮＭＯＳトランジスタＮ１３及びＮ１４のゲート電極（第１のダミーポート）は共通に第１ポート用ワード線ＷＬ１に電気的に接続され、ＮＭＯＳトランジスタＮ１３及びＮ１４の他方電極がダミービット線ＤＢＬ０及びバーＤＢＬ１にそれぞれ電気的に接続される。
【０２８０】
タイミング調整用１ポートメモリセルアレイ１５ｂのダミーセル６ｂ、ＮＭＯＳトランジスタＮ１３及びＮ１４のゲート電極（第２のダミーポート）は共通に第２ポート用ワード線ＷＬ２に電気的に接続され、ＮＭＯＳトランジスタＮ１３及びＮ１４の他方電極がダミービット線ＤＢＬ１及びバーＤＢＬ１にそれぞれ電気的に接続される。
【０２８１】
このように、実施の形態７の半導体記憶装置は、実動作用２ポートメモリセルアレイ１５ｍの両端にタイミング調整用１ポートメモリセルアレイ１５ａ，１５ｂを設けている。
【０２８２】
（タイミング調整動作）
このような構成におけるダミーセル６によるタイミング調整動作をタイミング調整用１ポートメモリセルアレイ１５ａのダミーセル６ａについて説明する。
【０２８３】
実動作用実動作用２ポートメモリセルアレイ１５ｍ及びタイミング調整用１ポートメモリセルアレイ１５ａの第１ポートの読み出し動作実行時に、ダミービット線対ＤＢＬ，バーＤＢＬを“Ｈ”にプリチャージした後、選択された第１ポート用ワード線ＷＬ１が“Ｈ”に設定されると、選択された第１ポート用ワード線ＷＬ１に接続されたダミーセル６ａのダミービット線ＤＢＬ０の電位が“Ｌ”に引き抜かれ、反転ダミービット線バーＤＢＬ０の電位はプリチャージの“Ｈ”を保持する。
【０２８４】
この際、“Ｌ”レベルに引き抜かれたダミービット線ＤＢＬの電位をカラムセレクタ２５Ａ内のダミーセンス機能（電圧レベル検出回路もしくはダミーセンス回路）で検知したことをトリガとして、実動作用２ポートメモリセルアレイ１５ｍ用のＳＡ機能を活性化させるセンスアンプ活性化信号を活性状態にする。その結果、実動作用２ポートメモリセルアレイ１５ｍの２ポートメモリセル５に対して安定した読み出し動作を行える。
【０２８５】
したがって、ダミーセル６ａのトランジスタサイズを２ポートメモリセル５に適合させて最適化しておくことにより、所望の読み出しタイミングを得ることができる。
【０２８６】
なお、ダミーセル６ｂについても同様にタイミング調整動作を行うことにより、第２ポートの読み出しにおいても同様な効果を得ることができる。
【０２８７】
このように、ダミーセル６ａは第１ポートの読み出しタイミング生成用に用いられ、ダミーセル６ｂは第２ポートの読み出しタイミング生成用に用いられることにより、２ポートメモリセル５より少ないポート構成のダミーセル６ａ，６ｂを用いても何ら支障なく読み出しタイミングの調整を行うことができる。
【０２８８】
なお、実動作用実動作用２ポートメモリセルアレイ１５ｍにおける２ポートの読み出し及び読み出し動作は、既存の２ポートと２ポートメモリセルに対する動作と同様であるため説明を省略する。
【０２８９】
（レイアウト構成）
ダミーセル６として、実動作用２ポートメモリセルアレイ１５ｍに設けられる２ポートメモリセル５とは異なるポート構成の１ポートメモリセルを用いている。一般に、２ポートメモリセルのセルサイズは、１ポートメモリセルの約２倍程度の面積の約２倍程度の面積となる。このことは、例えば、実施の形態１で示した１ポートメモリセルアレイ１１のメモリセル構造（図３，図４，図７参照）のレイアウト構成と２ポートメモリセルアレイ１２のメモリセル構造（図５〜図７参照）のレイアウト構成との比較からも明らかである。
【０２９０】
その結果、実施の形態７の半導体記憶装置は、実動作用２ポートメモリセル領域１５ｍに隣接して、１ポート構成のダミーセル６を有するタイミング調整用１ポートメモリセルアレイ１５ａ，１５ｂをそれぞれ配置することにより、タイミング調整用１ポートメモリセルアレイ１５ａ，１５ｂの形成面積の縮小化を図り、もって装置全体の集積度の向上を図ることができるという効果を奏する。
【０２９１】
すなわち、実施の形態７の半導体記憶装置は、ダミーセルのアクセス可能なポート数を、実動作用メモリセルである２ポートメモリセル５のアクセス可能なポート数よりも少なく設定することにより、形成面積の縮小化によって装置の集積度の向上を図ることができる。
【０２９２】
【発明の効果】
以上説明したように、この発明における請求項１記載の半導体記憶装置は、第１の行デコーダによって第１及び第２のメモリセルアレイが制御可能であるため、第１及び第２のメモリセルに対して同時にアクセス可能な１チップ構成の半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１である半導体記憶装置の構成を示すブロック図である。
【図２】実施の形態１のメモリセルアレイ構造を示す回路図である。
【図３】１ポートメモリセルにおける第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図４】１ポートメモリセルにおける第２アルミ配線層上のレイアウト構成を示す説明図である。
【図５】２ポートメモリセルにおける第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図６】２ポートメモリセルにおける第２アルミ配線層上のレイアウト構成を示す説明図である。
【図７】１ポート及び２ポートメモリセルにおける第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図８】この発明の実施の形態２である半導体記憶装置の構成を示すブロック図である。
【図９】この発明の実施の形態３である半導体記憶装置の構成を示すブロック図である。
【図１０】図９の行デコーダの内部構成を示す説明図である。
【図１１】この発明の実施の形態４である半導体記憶装置の構成を示すブロック図である。
【図１２】実施の形態４のメモリセルアレイ構造を示す回路図である。
【図１３】ＣＡＭメモリセルの詳細を示す回路図である。
【図１４】ＣＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図１５】図１４の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図１６】図１４の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図１７】この発明の実施の形態５である半導体記憶装置の構成を示すブロック図である。
【図１８】実施の形態５のメモリセルアレイ構造を示す回路図である。
【図１９】この発明の実施の形態６である半導体記憶装置の構成を示すブロック図である。
【図２０】実施の形態６の２ポートメモリセルの構成を示す回路図である。
【図２１】実施の形態６の２ポートメモリセル全層におけるレイアウト構成を平面視した説明図である。
【図２２】図２１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図２３】図２１の第１アルミ配線層上のレイアウト構成を平面視した説明図である。
【図２４】この発明の実施の形態７である半導体記憶装置の構成を示すブロック図である。
【図２５】タイミング調整用メモリセル領域に形成されるダミーセルの構成を示す回路図である。
【図２６】実施の形態７のメモリセルアレイ構造を示す回路図である。
【符号の説明】
１１，１１Ｌ，６１  １ポートメモリセルアレイ、１２，１２Ｒ，１４，１５，３６，７１  ２ポートメモリセルアレイ、１３  ＣＡＭセルアレイ、１５ａ，１５ｂ  タイミング調整用メモリセルアレイ、１６〜１９，２０Ａ，２０Ｂ，６２，７２，７５  行デコーダ、２１〜２４，２５Ａ，２５Ｂ，３７  カラムセレクタ、２６  ドライバ回路、２７  一致検出回路、３０Ａ，３０Ｂ，３１〜３４制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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