(57)【要約】【課題】３０μｍ以下の電極ピッチを有する半導体素子を回路基板に電気的に接続することを可能にし、半導体素子の高密度実装を実現する。【解決手段】回路基板７にインターポーザ１をフェイスダウン接続し、半導体素子４をインターポーザ１へフェイスダウン接続することにより、半導体素子４は半導体配線間隔レベルで接続できるとともに、回路基板７には従来のピッチで接続することが可能となる。さらに、インターポーザに、機能回路が組み込まれた半導体基板を用いることにより、基板サイズが大幅に削減可能となり、製品の小型化に大きく貢献する。【選択図】    図１
2004207566.tif 000002
【特許請求の範囲】
【請求項１】
所定の回路が設けられ、かつ外表面に電極が設けられた半導体素子と、
前記電極と接続する第一の接続電極と、前記第一の接続電極より外側に設けられた第二の接続電極とが形成されるとともに、前記半導体素子がフェイスダウン実装されたインターポーザ基板と、
前記インターポーザ基板が前記第二の接続電極を用いてフェイスダウン実装された回路基板と、
を備えることを特徴とする半導体装置。
【請求項２】
前記インターポーザ基板は、電気回路が形成されたシリコン基板であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記インターポーザ基板は、前記回路基板および前記半導体素子を同一面で接続した構造であり、前記回路基板は、前記半導体素子と重なる位置に、前記半導体素子の外形より大きい穴が設けられたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記インターポーザ基板と接続するために前記回路基板に設けられた電極は、前記回路基板に設けられた穴からはみ出ないように設けられたことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記インターポーザ基板と接続するために前記回路基板に設けられた電極は、その先端が前記第二の接続電極から５０μｍ以上伸延するように設けられたことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記半導体素子の電極と前記第一の接続電極は金−金接続され、前記第二の接続電極と前記回路基板の電極は金−スズ接続されたことを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
第一の接続電極と前記第一の接続電極より外側に設けられた第二の接続電極とが形成されたインターポーザ基板に、前記第二の接続電極を用いて回路基板を接続する工程と、
前記インターポーザ基板に、前記第一の接続電極を用いて半導体素子を接続する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
所定の回路が設けられ、かつ外表面に電極が設けられた半導体素子と、
前記電極と接続する第一の接続電極と、前記第一の接続電極より外側に設けられた第二の接続電極とが形成されるとともに、前記半導体素子がフェイスダウン実装されたインターポーザ基板と、
前記第二の接続電極と電気的に接続する端子電極が形成され、前記インターポーザ基板がフェイスダウン実装された回路基板と、
前記回路基板に接続され、前記半導体素子から出力される信号を用いて表示を行う表示素子を備えることを特徴とする表示装置。
【請求項９】
前記インターポーザ基板は、前記回路基板および前記半導体素子を同一面で接続した構造であり、前記回路基板は、前記半導体素子と重なる位置に、前記半導体素子の外形より大きい穴が設けられたことを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記インターポーザ基板は、機能回路が形成されたシリコン基板であることを特徴とする請求項８または９に記載の表示装置。
【請求項１１】
第一の接続電極と前記第一の接続電極より外側に設けられた第二の接続電極とをインターポーザ基板に形成する工程と、前記第二の接続電極を用いて回路基板に前記インターポーザ基板を接続する工程と、前記第一の接続電極を用いて前記インターポーザ基板に半導体素子を接続する工程と、前記回路基板を表示素子に接続する工程と、
を備えることを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体素子が高密度に実装された半導体装置やこの半導体装置を備える電子機器に関する。詳しくは、半導体素子を高密度に実装する半導体装置の実装構造およびその実装方法に関するものである。また、このような実装構造の半導体装置を駆動回路、コントロール回路、電源回路などに用いた、有機ＥＬ、液晶、プラズマ、ＦＥＤ、ＬＥＤなどの表示パネルを有する電子機器に関する。
【０００２】
【従来の技術】
従来、シリコンチップに代表される半導体素子は、リードフレームを有するダイパッド上に搭載され、半導体素子の電極部とリードフレームのリードとをワイヤーボンダーによりφ２０〜１００μｍの極細の金線等を用いて接続された後、トランスファーモールドによって樹脂封止し、半導体装置である半導体パッケージを形成していた。そして、半導体素子への回路素子の高集積化が進むにつれ、電極部の数が近年急速に増大し、半導体パッケージは、多ピン化していく一方であった。一方、半導体素子を使用する電子機器には、小型薄型化や高機能化が要求されている。そのため、半導体素子をより高密度に実装する必要が生じ、より小型の半導体パッケージが望まれている。
【０００３】
そこで、半導体素子（ＩＣチップ）を高密度に実装するため、１つの半導体パッケージの中に中間基板（インターポーザ）を内蔵させ、パッケージ内部でシリコンチップとインターポーザとの接続を行うことにより、パッケージの入出力端子間隔を大きくする方法が提案されてきている（例えば、特許文献１参照）。
【０００４】
このような従来の実装構造の模式的断面を図４に示す。図４に示すように、まず半導体素子１２のバンプ電極１６をインターポーザ１８にあらかじめ設置されている端子２１と接合し、アンダーフィル材２６を半導体素子１２の電極面１４とインターポーザ１８の電極面２０間に塗布して固着する。次に、インターポーザ１８の半導体素子１２が実装されている面２０と相反する面２４に設けられたバンプ電極部２２と基板３０にあらかじめ設置されている端子３１と接合する。
【０００５】
図４に示した従来例は、半導体素子を直接、基板３０に実装するには端子間ピッチが微細で不可能なため、半導体素子の端子１５のピッチを基板３０の端子３１のピッチに合うようにインターポーザ１８の配線２３によって広げることで、半導体素子の端子１５と基板３０の端子３１との接合を可能とするものである。つまり、４０μｍ以下の端子ピッチを有する半導体素子１２を、インターポーザ１８を介して基板３０の端子に接合することを可能にした。
【０００６】
また、液晶表示装置の実装構造には、ＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）がある。半導体素子半導体とキャリアテープの接続はＩＬＢ（Ｉｎｎｅｒ  Ｌｅａｄ  Ｂｏｎｄｉｎｇ）によりキャリアテープに形成したフライングリードと半導体素子のバンプを金とスズの共晶接続で接続していた。ＴＣＰを用いた実装には、キャリアテープと接続した半導体素子上に別の半導体素子を実装する方法もある。キャリアテープに接続される半導体素子には、別の半導体素子を実装するための第二の金バンプがキャリアテープとの接続のために設けられた第一の金バンプと同時に形成されている。また、別の半導体素子にも第二の金バンプと対応する位置に金バンプが形成されており、これらの金バンプ同士を加熱加圧により接続する（例えば、特許文献２参照）。あるいは、ＮＣＰ（Ｎｏｎ  Ｃｏｎｄｕｃｔｉｖｅ  Ｐａｓｔｅ）を用いて接続してもよい。
【０００７】
【特許文献１】
米国特許第５７１９４４０号明細書（第１図）
【０００８】
【特許文献２】
特開２００２−２２２８３０号公報（第３−５頁、第１図）
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の半導体素子の実装構造では、下記に述べるような問題点が存在した。
【００１０】
（１）インターポーザの機能は端子間ピッチを広げるためだけの中間基板であるにもかかわらず、実装工程が増え、かつ、コスト高になっていた。
【００１１】
（２）半導体素子とインターポーザを加熱により接合する場合、半導体素子とインターポーザの熱膨張係数の違いから、加熱接合中に半導体素子のバンプ電極とインターポーザの端子の位置にずれが生じ、３０μｍピッチ以下のバンプ電極と端子の接合は不可能であった。
【００１２】
（３）インターポーザの端子パターン幅の公差が±８μｍ、端子パターンの累積ピッチ誤差±０．０６％が生じているため、３０μｍピッチ以下のバンプ電極と端子の位置合わせは不可能であり、半導体素子とインターポーザを接着により電気的接合することができなかった。
【００１３】
（４）従来の製造プロセスでは、半導体素子とインターポーザを実装してからインターポーザと基板を接続しているが、基板に薄箔のフィルム基板を用いた場合、半導体素子が実装されたインターポーザをフィルム基板に接続することが困難であった。
【００１４】
また、ＴＣＰを用いた方法では、インナーリードが微細化により細くなった場合や、フェイスツーフェイスで半導体素子とインターポーザを実装した場合に、インナーリードの断線が多発した。特に、インナーリードのピッチが５０μｍ以下の場合にインナーリードの断線が著しかった。また、ＩＬＢ実装後に実装する半導体素子のボンディング位置や荷重の関係より、インナーリードの断線が発生した。更に、ＴＣＰのインナーリードとバンプの接続は、インナーリード側から行うため、半導体素子と接続するインターポーザのバンプが汚染し、半導体素子との接続が不安定になる問題があった。
【００１５】
そこで、本発明は、半導体素子に形成された３０μｍピッチ以下のバンプ電極とインターポーザ端子との接合を可能にし、半導体素子を高密度に実装でき、さらに、後工程で実装する部品に代替して、インターポーザにマルチ回路搭載し、フィルム基板に実装可能とした、超軽薄短小製品に対応した実装方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記の課題を解決するため、本発明の半導体装置は、第一の接続電極と、第一の接続電極より外側に設けられた第二の接続電極とが形成されるとともに、半導体素子がフェイスダウン実装されたインターポーザ基板と、このインターポーザ基板が第二の接続電極を用いてフェイスダウン実装された回路基板を備える構成とした。
【００１７】
また、インターポーザ基板に、電気回路が形成されたシリコン基板を用いることとした。また、インターポーザ基板は、回路基板と半導体素子を同一面で接続する構造であり、回路基板には、半導体素子と重なる位置に、半導体素子の外形より大きい穴が設けられている。さらに、インターポーザ基板と接続するために回路基板に設けられた電極は、この穴からはみ出ないように形成されている。さらに、インターポーザ基板と接続するために回路基板に設けられた電極は、その先端が第二の接続電極から５０μｍ以上インターポーザ基板の内側方向に伸延するように設けられている。
【００１８】
また、半導体素子の電極と第一の接続電極は金−金接続され、第二の接続電極と回路基板の電極は金−スズ接続されている。
【００１９】
また、本発明による半導体装置の製造方法は、第一の接続電極と第一の接続電極より外側に設けられた第二の接続電極が形成されたインターポーザ基板に、第二の接続電極を用いて回路基板を接続する工程と、インターポーザ基板に、第一の接続電極を用いて半導体素子を接続する工程を備えることとした。
【００２０】
また、本発明による表示装置は、半導体素子の電極と接続する第一の接続電極と、第一の接続電極より外側に設けられた第二の接続電極が形成され、半導体素子がフェイスダウン実装されたインターポーザ基板と、第二の接続電極と電気的に接続する端子電極が形成され、インターポーザ基板がフェイスダウン実装された回路基板と、回路基板に接続され、半導体素子から出力される信号を用いて表示を行う表示素子を備える構成とした。
【００２１】
また、本発明による表示装置の製造方法は、第一の接続電極と第一の接続電極より外側に設けられた第二の接続電極をインターポーザ基板に形成する工程と、第二の接続電極を用いて回路基板にインターポーザ基板を接続する工程と、第一の接続電極を用いてインターポーザ基板に半導体素子を接続する工程と、回路基板を表示素子に接続する工程を備えることとした。
【００２２】
【発明の実施の形態】
本発明の半導体装置の構成は、半導体素子と基板がインターポーザを介して接続されている。すなわち、インターポーザにはその同一面上に半導体素子と接続するための電極と基板に接続するための電極が形成されている。基板にはインターポーザに接続するための電極や配線パターンが形成されている。さらに、基板には半導体素子と対応する位置に穴が設けられている。基板上の電極や配線パターンはこの穴から露出しないように形成されている。
【００２３】
半導体素子をインターポーザにフェイスダウン方式で接続させるには様々な方式があるが、この接続方式については限定されるものではない。フェイスダウン方式の１つとして、インターポーザに実装する部品、例えば、半導体素子にバリアメタル層を蒸着またはスパッタを用いて形成し、その上にはんだバンプを同様に蒸着、スパッタを用いて形成した後、加熱工程を通すことで、電極上にはんだボールを形成させ、このはんだボールとインターポーザの電極とが対向するように半導体素子を配置した後、再び加熱することで接合させるフリップチップ実装が従来から知られている。さらに、他の実装方法としては、半導体素子の電極部にワイヤーボンディング装置を改造した金ボール形成装置により金ボールのみを形成させる金スタッドバンプ法を用いた後、基板電極上にはんだ材を供給し、その上に金スタッドバンプが形成された半導体素子を配置し加熱工程を通すことにより、金スタッドバンプとインターポーザ電極とをはんだ材により接続させる方法もある。この場合、半導体素子のはんだボールあるいは金スタッドバンプにより基板より持ち上げられた形で接続されており、インターポーザと半導体素子の間には空間が生じる。そこで、接続部を補強し接続信頼性を得るため、この空間をアンダーフィル材と呼ばれる絶縁性の補強樹脂により充填する。さらに、上述の金スタッドバンプあるいは、半導体素子がウェハ状態の段階で表面に導電性膜を形成し、その上にレジスト材を電極部以外に形成させた後、導電性膜を共通電極として電気メッキにより半導体素子電極上に金バンプを形成させるメッキバンプ付きの半導体素子とインターポーザとを対向させ、その間に異方性導電膜を挟むかまたは異方性導電接着剤で接着し、加圧および加熱することで接続させる方法も使用してもよい。この場合には、異方性導電膜等の接着剤成分が半導体素子とインターポーザとの間を密着することから上述のアンダーフィル材は、不要となる。
【００２４】
さらに、半導体素子電極上に金バンプを形成させるメッキバンプ付きの半導体素子とインターポーザ電極上に錫メッキ処理された基板とを対向させ、加熱・加圧工程を通すことで、金メッキバンプと基板電極とを金錫共晶接合により接続させる方法もある。また、接続部を補強し接続信頼性を得るため、半導体素子とインターポーザとの間をアンダーフィル材と呼ばれる絶縁性の補強樹脂により充填する。
【００２５】
さらに、半導体素子の電極上に金バンプが形成されたメッキバンプ付きの半導体素子とインターポーザ電極上に金メッキ処理されたインターポーザとを対向させ、加熱・加圧または超音波振動工程を通すことで、金メッキバンプと基板電極とを金−金接合により接続させる方法もある。また、接続部を補強し接続信頼性を得るため、半導体素子とインターポーザとの間をアンダーフィル材と呼ばれる絶縁性の補強樹脂により充填する。
【００２６】
さらに、メッキバンプ付きの半導体素子とインターポーザ電極上に金メッキ処理されたインターポーザとを対向させ、加圧・接着または、導電性ペースト塗布工程を通すことで、金メッキバンプと基板電極とを接着剤の硬化収縮または、導電性ペーストの硬化により接続させる方法もある。
【００２７】
このように、インターポーザを介して半導体素子を回路基板へ接続することにより、半導体素子を回路基板に接続するために半導体素子の端子ピッチを大きくする必要がなくなるので、半導体素子のチップサイズを最小限にすることが可能になる。つまり、インターポーザにシリコン基板を使用すれば、半導体配線間隔レベル（現在は１μｍピッチ）で接続が可能となる。また、インターポーザにシリコン基板を使用することにより、後工程で実装される部品の機能をインターポーザ内に組み込むことが可能となり、製造工数や部品点数を減らすことが可能となる。
【００２８】
また、半導体素子の接続部が外部に露出しないことから、製造工程中の破壊もなくなる。さらに、半導体素子が実装された状態で検査を行うことにより、半導体素子の実装後の不良を選別でき、選別された良品のみの半導体素子を搭載できるようになり、製造歩留まりを大幅に向上させることが可能となる。
【００２９】
更に表示パネルとフレキシブル基板と駆動ドライバ，電源，コントローラー等の半導体素子からなる表示装置の場合、インターポーザを電源半導体素子の回路と兼用することで駆動ドライバの微細化と共に電源半導体素子の実装面積の低減および、従来ＦＰＣに両面配線板を使用しなければならなかった配線構造が、片面配線構造が可能となる。
【００３０】
【実施例】
以下、本発明の実施例を図面に基づいて詳細に説明する。
（実施例１）
本実施例による半導体装置の断面構造を図１に模式的に示す。図のように、パターン１０が形成された回路基板７には、半導体素子４がインターポーザ１を介して接続されている。本実施例において、インターポーザ１には、半導体素子４と接続するための接続用電極と、回路基板７と接続するための第二の接続用電極が形成されており、接続用電極は金メッキされている。半導体素子４の表面に設けられた電極とインターポーザ１の接続用電極は金バンプを介して接続されている。すなわち、半導体素子４の電極に形成された金バンプ２と、インターポーザ１の接続用電極の金メッキとが融合されており、これにより電気的接続がなされている。また、この金バンプはインターポーザ１の接続用電極に形成しても良いし、インターポーザ及び半導体素子の両方の電極に形成しても良い。すなわち、半導体素子４の電極に形成された金バンプ２がインターポーザ１の接続用電極と対向する位置関係になるように位置合わせを行い、金バンプの融点以上の温度になるまでインターポーザ１と半導体素子４とを加熱し、金バンプ２とインターポーザ１の電極部の金メッキとを融合させる。または、半導体素子４の電極に形成された金バンプ２がインターポーザ１の接続用電極と対向する位置関係になるように位置合わせを行い、その後、加圧し、超音波振動を印加することにより、金バンプ２とインターポーザ１の電極部の金メッキを接合させる。また、この金バンプはインターポーザ１の接続用電極に形成しても良いし、インターポーザ及び半導体素子の両方の電極部に形成して良い。
【００３１】
この金バンプ２は半導体プロセスで製造できるため、半導体プロセスの微細化が進めば進むほど微細なものが出来る。つまり、半導体素子４の電極部に形成された金バンプ２がインターポーザ１の接続用電極と対向する位置関係になるように位置決めさえ可能ならば、半導体プロセスの配線間隔レベルで、接合が可能となる。例えば、位置合わせ用ＸＹテーブルの繰り返し位置決め精度が±０．１μｍならば、計算上０．３μｍピッチの接合が可能となる。
【００３２】
また、インターポーザ１と半導体素子４の間には、エポキシ系樹脂からなるアンダーフィル材３が設けられている。
【００３３】
一方、インターポーザ１の表面に設けられた第二の接続用電極にあらかじめ形成してあった金属バンプと回路基板７に設けられている接続用電極部とが接合されている。この金属バンプは、回路基板に設けられている接続用の電極ピッチに応じて、金属の種類を決定する。例えば、基板に設けられている接続用電極ピッチが４０μｍ未満なら金を使用し、４０μｍ以上ならはんだを使用する。
【００３４】
また、接合方法により金属バンプの金属の種類、及び、基板に設けられている接続用電極の表面処理が決定できる。例えば、金−錫共晶接合の場合はバンプを金にし、基板電極の表面処理を錫にする。超音波接合または金−金溶融接合の場合はバンプを金にし、基板電極の表面処理を金にする。はんだ溶融接合の場合はバンプをはんだにし、基板電極の表面処理を金、はんだ、あるいは、表面処理無しにする。
【００３５】
また、インターポーザ１と回路基板の接合を保護するため、エポキシ系樹脂からなる封止樹脂をこれらの周りに設ける。この封止樹脂は、ポッティング法により塗布された後で、加熱により硬化される。
【００３６】
以上のような半導体素子の実装構造にすることで、小型で、半導体配線間隔レベルでの微細ピッチで、多ピンの安定した接続と特性を得ることが可能であり、さらに半導体素子を小型に出来ることから高速化が可能となる。
【００３７】
さらに、本実施例のインターポーザに、基板へ後工程で実装するチップ部品の機能を盛り込む設計をすることにより、基板に占める実装面積が大幅に削減可能となり、製品の小型化に大きく貢献できる。
【００３８】
また、シリコン基板の熱膨張係数に近いセラミック、または、ビルドアップ基板などをインターポーザに使用することにより、シリコン基板より安価に製造でき、実装工程の中間検査が可能であることから高歩留まりで製造できる。
【００３９】
さらに、シリコン基板の熱膨張係数に近いインターポーザに、後工程で基板へ実装するチップ部品の機能を盛り込む設計をすることにより、基板に占める実装面積が大幅に削減可能となり、製品の小型化に大きく貢献できる。
（実施例２）
本実施例による表示装置の構造の断面を図２に模式的に示す。半導体素子４はインターポーザ１にフェイスダウン実装されている。このとき、それぞれに設けられたバンプ２、５により電気的に接続されている。さらに、インターポーザ１は回路基板７に接続され、回路基板７は異方性接着剤９により表示パネル８に接続されている。半導体素子４であるシリコンチップは、駆動ドライバであり、０．１８μｍプロセスで製造されている。微細プロセスのため、出力電極間ピッチが２５μｍである。バンプは、スペース１０μｍバンプ幅１５μで形成してある。バンプの配列はペリフェラル配置で、１列で形成してある。但し、これ以下のピッチにするには、バンプ形成のフォトレジストの形成が困難なため、スペース１０μｍ以下にはできない。そのため、２段千鳥形状でバンプの配列を形成する。２段千鳥配列の場合には、基本的にピッチが倍になるため実装マージンは広くなる。配列は３段でも４段でも良い。原理的には、２段千鳥で１２．５μｍピッチ，３段千鳥で８．３μｍピッチ，４段千鳥で６．２５μｍピッチが可能である。
【００４０】
単結晶シリコンからなるインターポーザ１には、アルミによる配線で形成されており、回路によっては多層配線も可能である。配線部全体には、酸化シリコンからなるパッシベーションが形成されている。高密度配線の場合は、ストレスマイグレーション防止のための４〜１０μｍのポリイミド膜を形成してもよい。バンプ５は通常の半導体素子に使用されているものと同様で、フォト法と電気メッキで形成する。インターポーザ上のバンプ５は、回路基板７と半導体素子４との電極に対応した電極に形成してある。バンプ２またはインターポーザ上のバンプ５のどちらか一方のバンプの形状が他方のバンプ形状より大きいほうが良い。両方のバンプが金−金接続の場合は、位置ずれによりバンプの重なり面積が減り、単位面積あたりの荷重が大きくなることとなり、金バンプの変形が生ずるおそれがある。これを防ぐために、マシンの実装精度の分を考慮したバンプ幅、すなわちバンプの大きさ、に差をつけることとした。これにより、小さい方のバンプが大きいバンプよりはみ出すことが無く、安定した圧力がバンプ間にかかることになる。
【００４１】
超音波接続を用いる場合には、バンプ５またはバンプ２のどちらか一方は無くても良く、金バンプとアルミパットを超音波で接続することが可能である。
【００４２】
このインターポーザ１に半導体回路を内蔵しても良い。電源やコントローラーを構成する半導体回路をインターポーザ１上に形成することにより、電源やコントローラー等を構成する機能部品を基板上に実装する必要が無くなり、基板の配線エリアの削減ができる。半導体素子４とインターポーザ１はＡｕ−Ａｕ加熱加圧で接続されている。有機膜などの汚染皮膜を除去する前処理を行った後に接続してもよい。実装する半導体素子は１個に限るものではなく、複数でもよい。
【００４３】
回路基板７には２５μｍの厚みのポリイミドフィルム上に４μの銅箔からなるパターン１０が直接設けられた二層式のフレキシブル基板が適している。ポリイミドフィルムの厚みは２５μｍにこだわるものではなく、１２．５μｍでも３８μｍでも５０μｍでも良い。銅箔の厚みは、パターンピッチにより変り、３５μｍピッチ以下の場合は、１〜４μｍの厚みが使用される。厚みが薄いとパターニングは容易であるが、パターン断線の危険があるため、できるだけ厚いものを用いる。本実施例では４０μｍピッチで銅箔は８μｍである。二層式のフレキシブル基板は、ポリイミドフィルムにＮｉやＣｒからなる銅との密着性を改善するシード層をスパッタリングで形成し、連続してＣｕをスパッタリングで１０００〜２０００Å形成し、電解銅メッキ厚付けする。
【００４４】
パターン１０は、フォト法を用いてパターニングレジスト形成し、エッチングで形成する。パターン形成方法はこれに限るものではなく、Ｃｕのスパッタリング後にフォト法を用いてレジストを形成し銅メッキでパターンを形成し、レジスト下のスパッタで形成したＣｕとＮｉ、Ｃｒをエッチングにより除去するセミアディテブ法でもよい。パターン１０には無電解Ｓｎメッキが純スズ層として０．２μｍ形成してある。メッキは、スズに限るものではなくＮｉ＋Ａｕでもよい。但し実装工法との兼ね合いが生ずる。つまり実装工法にあわせたメッキが必要となる。本実施例では、金とスズの共晶接続で接続してある。パターンピッチは基板が安定して製造できる４０μｍピッチを用いている。
【００４５】
回路基板には、半導体素子４と重なる位置には穴を形成してあり、シリコンチップ（半導体素子）を逃がす構造とした。インターポーザ１と接続するパターンは、ポリイミドフィルムと同面で穴を形成するよりも、ポリイミドフィルムの穴から最低５０μｍ以上間隔をあけた方が、穴をパンチで形成できるため安価となる。また、インターポーザと接続するパターンの先端は接続するインターポーザのバンプから最低５０μｍは必要とする。金−スズ共晶接続の場合、スズのフィレットが接続強度を向上する。そのためには、一定以上のスズの量が必要であり、そのために最低５０μｍの長さあたりのスズが必要となるためである。
【００４６】
また、アンダーフィル３を一方から塗布して、インターポーザと半導体素子の側面に安定してフィレットを形成するには、基板の穴の端部から半導体素子４までの間隔は、最低２０μｍ必要である。これはアンダーフィルが流動するために必要な間隔であり、これより間隔が狭いとフィレットの形成は不安定になる。
【００４７】
このような構成によれば、基板よりインターポーザ１に入力した信号が半導体素子４に供給され、駆動信号が出力される。半導体素子４から出力された駆動信号はインターポーザ１、回路基板を経由して表示パネル８に供給され、絵や文字などの表示ができる。
【００４８】
本発明による表示装置の製造方法を示す工程フロー図を図３に示す。まず、図３（ａ）に示すように、パターン１０が形成された回路基板７をシリコンからなるインターポーザ１に接続する。次に、図３（ｂ）に示すように、半導体素子４をインターポーザ１に接合する。さらに、図３（ｃ）に示すように、インターポーザ１と半導体素子４および回路基板７との接合部にアンダーフィル３を充填する。その後、図３（ｄ）に示すように、異方性接着剤９を用いて回路基板を表示素子８の電極部に接続する。
【００４９】
本実施例では、回路基板７に２５μｍのポリイミドフィルム基板を用い、２μｍの銅箔でパターン１０が形成されている。このパターン上には無電解スズめっきにより０．２μｍの純スズ層が設けられている。インターポーザ１には、所定の配線が形成されるとともに、フィルム基板と接続するための電極が形成されている。この電極にはＡｕバンプが形成されている。これにより、インターポーザ１とフィルム基板は金−スズ共晶接続されている。共晶接続は、接続温度に加熱したインターポーザとフィルム基板のそれぞれの接続部を位置あわせして加熱加圧することで実現できる。加熱は接続部が３６０℃、加圧条件はバンプとリードの重なり面積に対して１２００ｋｇ/ｍｍ2 の荷重を２秒かける。この接続は共晶接続に限ったものではなく、ＡＣＦ，ＮＣＰ，Ａｕ−Ａｕなどで接続しても良い。
【００５０】
次に、図３（ｂ）に示すように半導体素子４をインターポーザ１に接続する。接続する前に、バンプの表面の洗浄をおこなう。本実施例では、Ａｒプラズマ洗浄を行った。半導体素子４とインターポーザ１を金−金接続で行う場合には、半導体素子とインターポーザの両方のバンプを洗浄した方が、金バンプ表面が活性化するため接続が安定することとなる。また、基板とインターポーザを金−スズ共晶接続する場合には、インターポーザが接続温度まで上昇するため、少なくともインターポーザのバンプの洗浄を行う必要がある。
【００５１】
そして、半導体素子４を４００℃に加熱し、１２００ｋｇ／ｍｍ２  の荷重を２秒かけてインターポーザ１と半導体素子４を接続する。
【００５２】
次に、図３（ｃ）に示すように、エポキシ系樹脂からなるアンダーフィル材３をシリコンチップ４の側面もしくはインターポーザ１の側面に塗布して、インターポーザ１と半導体素子４の間に充填する。シリコンチップ及びインターポーザの側面にフィレットが形成できたところで充填が完了する。その後、１００〜１５０℃程度に加熱しアンダーフィル材３を硬化させる。
【００５３】
ここで、インターポーザの替わりに半導体回路が形成された半導体チップを用いることができる。この場合、ウェハから半導体チップを分離する際のダイシングをシングルカットで行うと、ダイシング部にアルミ捲れが発生して、捲くれたアルミが回路基板７のパターンとショートするおそれがある。このショートを防止するために、アンダーフィルをＵＶ硬化・熱硬化併用タイプを使用する。すなわち、アンダーフィルを塗布した後に半導体チップのエッジと基板の間隔を広げるようにフォーミングすると同時にアンダーフィルにＵＶを照射して硬化させることで、この間隔を保持する。ＵＶ硬化を使用するのは、短時間で硬化することができるためである。更にオーブンで紫外線の当たらない部分を熱で硬化する。このアルミ捲れが無い場合には、このアンダーフィルは熱硬化型だけでも良い。
【００５４】
また、この後で、抵抗やコンデンサ等の電子部品を回路基板上に実装しても良い。具体的には、半田マスクを使用した印刷やディスペンサによりクリーム半田を回路基板上に設け、チップマウンタで部品搭載する。その後で、光ビーム、ＩＲ、熱風、ホットプレート、レーザーなどの方法でクリーム半田を加熱し、半田接合する。
【００５５】
次に、異方性接着剤である異方性導電膜を表示素子８または回路基板の表示素子との接続端子に仮付けし、回路基板と表示素子８を位置あわせする。位置があった状態で加熱加圧して異方性導電膜の接着剤を熱硬化させて接続が完了する。異方性導電膜は熱硬化に限るものではなく、紫外線硬化でも良い。異方性導電膜は、フィルム状のものでも液状でもよい。
【００５６】
【発明の効果】
以上説明したように、本発明によれば、インターポーザにシリコン基板を使用すれば、半導体素子を１０μｍピッチで接合することが可能である。さらに、半導体素子の多ピン化に対応することが可能であり、半導体素子を小型化できることから高速化及びウエハー当たりの取り個数が増えることによる製造コストの低減化が可能となる。
【００５７】
さらに、基板へ後工程で実装されるチップ部品の機能をインターポーザに盛り込むことが可能である。さらに、インターポーザをシリコン基板の熱膨張係数に近い基板へ代替すれば安価に製造することが可能である。さらに、微細ピッチ半導体素子を接続する中間工程で、検査が可能であることから高歩留まりで実装することができるため、ローコストで提供できる。
【００５８】
また、この実装方法により、表示装置の微細接続とともに、表示装置の小型化が可能となった。
【図面の簡単な説明】
【図１】本発明の半導体装置を示す模式的断面図である。
【図２】本発明の表示装置を示す模式的断面図である。
【図３】本発明の表示装置の製造方法を模式的に示す工程フロー図である。
【図４】従来の接続構造を示す模式的断面図である。
【符号の説明】
１  インターポーザ
２  半導体素子の電極上に設けられた金バンプ
３  アンダーフィル材
４  半導体素子
５  インターポーザの電極上に設けられたバンプ
７  回路基板
８  表示素子
１０  パターン
【図１】
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【図２】
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【図３】
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【図４】
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