(57)【要約】      （修正有）【課題】寄生容量を低減することにより、高集積化並びに小型化を実現する。【解決手段】ｐ−型シリコン基板１２上に、ｎ＋型埋め込み拡散層１４及びｎ−型エピタキシャル層１６を設けて積層体１７を形成する。ｎ−型エピタキシャル層上に、所定距離離間された第１多結晶シリコン層２８ａ及び第２多結晶シリコン層２８ｂを形成する。第１及び第２多結晶シリコン層の各々に対してＰ型不純物を複数回に分けて注入する。第１及び第２多結晶シリコン層に注入されたｐ型不純物を、第１及び第２多結晶シリコン層の下側のｎ−型エピタキシャル層に所定量拡散させてエミッタ領域３６ａ及びコレクタ領域３６ｂを形成する。その後、第１多結晶シリコン層上に第１電極層を、また、第２多結晶シリコン層上に第２電極層を各々形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板上に第２導電型不純物拡散層を設けて積層体を形成する積層体形成工程と、
前記第２導電型不純物拡散層上に、所定距離離間された第１多結晶シリコン層及び第２多結晶シリコン層を形成する多結晶シリコン層形成工程と、
前記第１及び第２多結晶シリコン層の各々に対して第１導電型の不純物を複数回に分けて注入して、前記第１及び第２多結晶シリコン層の各々に、前記第１導電型の不純物濃度が、前記第１及び第２多結晶シリコン層の表面側から前記第１導電型半導体基板に向かって減少するような濃度分布を形成する第１導電型不純物注入工程と、
前記第１及び第２多結晶シリコン層に注入された前記第１導電型の不純物を、前記第１及び第２多結晶シリコン層の下側の前記第２導電型不純物拡散層に所定量拡散させて、前記第２導電型不純物拡散層に、所定距離離間され、かつ、該第１導電型の不純物濃度が前記第２導電型不純物拡散層の表面側から前記第１導電型半導体基板に向かって減少するような濃度分布を有するエミッタ領域及びコレクタ領域を形成するエミッタ領域・コレクタ領域形成工程と、
前記エミッタ領域・コレクタ領域形成工程後であって、前記第１多結晶シリコン層上に第１電極層を、また、前記第２多結晶シリコン層上に第２電極層を各々形成する電極層形成工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型半導体基板上に第２導電型不純物拡散層を設けて積層体を形成する積層体形成工程と、
前記第２導電型不純物拡散層の表面側の所定領域に第１導電型の不純物を拡散させて第１導電型領域を形成する第１導電型領域形成工程と、
前記第１導電型領域上に、所定距離離間された第１多結晶シリコン層及び第２多結晶シリコン層を形成する多結晶シリコン層形成工程と、
前記第１及び第２多結晶シリコン層の各々に対して第１導電型の不純物を注入する第１導電型不純物注入工程と、
前記第１及び第２多結晶シリコン層に注入された前記第１導電型の不純物を、前記第１及び第２多結晶シリコン層の下側の前記第１導電型領域に所定量拡散させて所定間隔離間されたエミッタ領域・コレクタ領域を形成して、前記第２導電型不純物拡散層に、該第１導電型の不純物濃度が前記第２導電型不純物拡散層の表面側から前記第１導電型半導体基板に向かって減少するような濃度分布を有するエミッタ領域及びコレクタ領域を形成するエミッタ領域・コレクタ領域形成工程と、
前記エミッタ領域・コレクタ領域形成工程後であって、前記第１シリコン多結晶層上に第１電極層を、また、前記第２多結晶シリコン層上に第２電極層を各々形成する電極層形成工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
第１導電型半導体基板上に第２導電型不純物拡散層が形成されており、該第２導電型不純物拡散層はその表面側に第１導電型のエミッタ領域及びコレクタ領域が所定距離離間されて形成されているとともに、前記エミッタ領域及びコレクタ領域の各々は、前記第１導電型の不純物濃度が前記第２導電型不純物拡散層の表面側から前記第１導電型半導体基板に向かって減少するような濃度分布を有していることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記エミッタ領域上には第１導電型の不純物を含有する第１多結晶シリコン層が、また、前記コレクタ領域上には第１導電型の不純物を含有する第２多結晶シリコン層が所定距離離間されて形成されており、前記第１多結晶シリコン層上には第１電極層が、また、前記第２多結晶シリコン層上には第２電極層が所定距離離間されて形成されているとともに、前記第１及び第２多結晶シリコン層の各々は、前記第１導電型の不純物濃度が前記第１及び第２多結晶シリコン層の各々の表面側から前記第１導電型半導体基板に向かって減少するような濃度分布を有していることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体装置及びその製造方法、特に、バイポーラトランジスタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、高周波数特性を有するバイポーラトランジスタを複数搭載した半導体装置の高集積化や高速化等の特性向上が要求されている。
【０００３】
現在、高集積化を図る手法の一つとして、隣接するバイポーラトランジスタ同士を電気的に分離することにより半導体装置の寄生容量を低減化する、誘電体分離技術が広く利用されている。
【０００４】
誘電体分離技術のうち、特に、絶縁膜（トレンチ溝）によってバイポーラトランジスタ同士を絶縁分離するトレンチ分離法は、基板中にまで深く分離領域を形成することにより分離幅を縮小でき有用である（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開平５−１６０２５２号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、例えば、隣接するＰＮＰ及びＮＰＮトランジスタをこのトレンチ溝を介して同一基板上に形成する場合には、ＰＮＰトランジスタの製造工程を、双方のトランジスタの製造工程に伴う処理工程の複雑化を回避するために、ＮＰＮトランジスタの製造工程と兼用で行う場合がある。
【０００７】
具体的には、例えば、ラテラル型ＰＮＰトランジスタを、同一基板上に製造されるプレーナ型ＮＰＮトランジスタを含んで構成される集積回路のレベルシフト回路として製造する場合には、ＮＰＮトランジスタの製造工程がＰＮＰトランジスタの製造工程よりも支配的となるため、ＰＮＰトランジスタの製造工程の自由度が低下することがある。
【０００８】
その結果、ＰＮＰトランジスタの性能特性がＮＰＮトランジスタの製造条件に大きく依存することになる。つまり、例えば、ＰＮＰトランジスタの各層が含有する不純物濃度等が、ＮＰＮトランジスタの製造条件に影響されるために不所望な制約を受けてしまう。
【０００９】
その結果、ＰＮＰトランジスタの寄生容量、例えば、エミッタ領域・ベース領域間やベース領域・コレクタ領域間の接合容量等を設計値通りに制御することができず、ＰＮＰトランジスタに所望の性能特性を付加させることができない恐れがある。
【００１０】
この発明は、上記問題点を鑑みてなされたものであり、半導体装置、特に、例えば、ＮＰＮトランジスタに併設されるＰＮＰトランジスタに、所定の性能特性を付加させることができるとともに、寄生容量が低減されることによって高集積化並びに小型化が可能なＰＮＰトランジスタ及びその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
そこで、この発明の半導体装置の製造方法は、下記のような構成上の特徴を有する。
【００１２】
すなわち、第１導電型半導体基板上に第２導電型不純物拡散層を設けて積層体を形成する積層体形成工程と、第２導電型不純物拡散層上に、所定距離離間された第１多結晶シリコン層及び第２多結晶シリコン層を形成する多結晶シリコン層形成工程と、第１及び第２多結晶シリコン層の各々に対して第１導電型の不純物を複数回に分けて注入して、第１及び第２多結晶シリコン層の各々に第１導電型の不純物濃度が、第１及び第２多結晶シリコン層の表面側から半導体基板に向かって減少するような濃度分布を形成する第１導電型不純物注入工程と、第１及び第２多結晶シリコン層に注入された第１導電型の不純物を、第１及び第２多結晶シリコン層の下側の第２導電型不純物拡散層に所定量拡散させて、第２導電型不純物拡散層に、所定距離離間され、かつ、第１導電型の不純物濃度が第２導電型不純物拡散層の表面側から半導体基板に向かって減少するような濃度分布を有するエミッタ領域及びコレクタ領域を形成するエミッタ領域・コレクタ領域形成工程と、エミッタ領域・コレクタ領域形成工程後であって、第１多結晶シリコン層上に第１電極層を、また、第２多結晶シリコン層上に第２電極層を各々形成する電極層形成工程とを含んでいる。
【００１３】
この構成によれば、エミッタ領域及びコレクタ領域の各々には、半導体基板に向かって第１導電型の不純物濃度が減少するような濃度分布が形成される。然も、これら各領域と第２導電型不純物拡散層との接合領域における第１導電型不純物濃度を、第１導電型不純物注入工程で複数回に分けて注入する注入量（或いは、ドーズ量とも称する。）によって制御することができる。
【００１４】
その結果、例えば、第１導電型の不純物の初回の注入量を、一回のみの注入であった従来の注入量よりも少量となるように制御するなどして、接合領域での第１導電型不純物濃度を低下させることにより、寄生容量が低減された半導体装置を得ることができる。
【００１５】
その一方で、第１及び第２多結晶シリコン層の表面側は、第１導電型不純物の複数回の注入によって、エミッタ領域及びコレクタ領域形成後も十分な不純物濃度を保持させておくことができる。
【００１６】
その結果、第１多結晶シリコン層と第１電極層との間、及び第２多結晶シリコン層と第２電極層との間の寄生抵抗であるコンタクト抵抗（或いは、接触抵抗とも称する。）を従来よりも増大させることなく、よって、高集積化及び小型化が実現された半導体装置を得ることができる。
【００１７】
【発明の実施の形態】
以下、図１〜図６を参照して、この発明の実施の形態につき説明する。尚、各図は、尚、各図は、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係を概略的に示してあるに過ぎず、この発明を図示例に限定するものではない。また、図を分かり易くするために、断面を示すハッチング（斜線）は一部分を除き省略してある。また、以下の説明において、特定の材料及び条件等を用いることがあるが、これら材料及び条件は好適例の一つに過ぎず、従って、何らこれらに限定されない。また、各図において同様の構成成分については同一の番号を付して示し、その重複する説明を省略することもある。
【００１８】
尚、以下の各実施の形態の半導体装置は、ＰＮＰトランジスタを含んで構成される集積回路を、当該ＰＮＰトランジスタに隣接するＮＰＮトランジスタを含む集積回路のレベルシフト回路として設けた構成を例に挙げて説明するが、この発明をこれに限定するものではない。
【００１９】
＜第１の実施の形態＞
図１〜図４を参照して、この発明の第１の実施の形態の半導体装置及びその製造方法につき説明する。
【００２０】
この実施の形態の半導体装置１０は、図１に示すように、第１導電型半導体基板としてのｐ−型シリコン基板１２上に、ｎ＋型埋め込み拡散層１４とｎ−型エピタキシャル層１６とを含む第２導電型不純物拡散層１５が積層され、積層体１７を構成している。ここでのｎ＋型埋め込み拡散層１４は、ｎ型不純物としてのアンチモン（Ｓｂ）を拡散させた層である。また、ｎ−型エピタキシャル層１６は、ｎ型不純物としてのリン（Ｐ）を含有する単結晶シリコンをエピタキシャル成長させた層である。また、後述するＰＮＰトランジスタ領域５０とＮＰＮトランジスタ領域６０とは、素子分離酸化膜２３によって互いに絶縁分離されている。この素子分離酸化膜２３は、トレンチ溝１９に埋め込まれたシリコン酸化膜２２と、トレンチ溝１９の底部周りのｐ−型シリコン基板１２にホウ素（Ｂ）を注入して形成された領域２０とからなる。
【００２１】
ＰＮＰトランジスタ領域５０には、第２導電型不純物拡散層１５のうちｎ−型エピタキシャル層１６の表面領域に、第１導電型であるｐ型エミッタ領域３６ａ及びｐ型コレクタ領域３６ｂが所定距離離間して形成されている。また、ｎ−型エピタキシャル層１６の表面側からｎ＋型埋め込み拡散層１４に到達する深さに、ｎ＋型ベース引き出し領域２６ａが形成されている。ｐ型エミッタ領域３６ａ及びｐ型コレクタ領域３６ｂ上には、それぞれ第１多結晶シリコン層２８ａ及び第２多結晶シリコン層２８ｂがそれぞれ形成されている。第１及び第２多結晶シリコン層（２８ａ、２８ｂ）及びｎ＋型ベース引き出し領域２６ａ上には、第１〜第３電極層（４０ａ、４０ｂ、４０ｃ）がそれぞれ形成されている。
【００２２】
この実施の形態では、ｐ型エミッタ領域３６ａ及びｐ型コレクタ領域３６ｂが含有しているｐ型不純物濃度は、これら各領域の表面側からｐ−型シリコン基板１２に向かって減少するように濃度分布を形成している。
【００２３】
さらに、この実施の形態では、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の表面側に十分なｐ型不純物が保持されており、第１及び第２電極層（４０ａ、４０ｂ）とのコンタクト抵抗を増大させる懸念がない。
【００２４】
一方、ＮＰＮトランジスタ領域６０には、第２導電型不純物拡散層１５のうちｎ−型エピタキシャル層１６の表面領域に、第１導電型であるｐ型真性ベース領域３３及び引き出し電極用のｐ＋型拡散領域３４が隣接して形成されている。また、ｐ型真性ベース領域３３の表面領域の一部に、ｎ＋型エミッタ領域３５が形成されている。また、ｎ−型エピタキシャル層１６の表面側からｎ＋型埋め込み拡散層１４に到達する深さに、ｎ＋型コレクタ引き出し領域２６ｂが形成されている。ｐ＋型拡散領域３４上には、第３多結晶シリコン層２８ｃが形成されている。第３多結晶シリコン層２８ｃ、ｎ＋型エミッタ領域３５及びｎ＋型コレクタ引き出し領域２６ｂ上には、電極層（４２、４４、４６）がそれぞれ形成されている。
【００２５】
続いて、この実施の形態の半導体装置１０の製造方法につき、図２を用いて以下に説明する。
【００２６】
先ず、積層体形成工程として、第１導電型半導体基板上に第２導電型不純物拡散層を設けて積層体を形成する。
【００２７】
具体的には、第１導電型半導体基板としてのｐ−型シリコン基板１２上のサブコンタクト形成予定領域（図示せず）外の領域に、ｎ＋型埋め込み拡散層１４と、ｎ−型エピタキシャル層１６とを含む第２導電型不純物拡散層１５を順次形成して、積層体１７を形成する。ここでのｎ＋型埋め込み拡散層１４は、ｎ型不純物のアンチモン（Ｓｂ）を拡散させて形成する。また、ｎ−型エピタキシャル層１６は、ｎ型不純物のリン（Ｐ）を含有する単結晶シリコンをエピタキシャル成長させて形成する（図２（Ａ）参照）。
【００２８】
その後、ｎ−型エピタキシャル層１６上の全面に熱酸化膜（ＳｉＯ２）１８を形成した後（図示せず）、当該熱酸化膜１８に対して、ＰＮＰトランジスタ領域５０とＮＰＮトランジスタ領域６０とを素子分離するトレンチ溝を形成するためのパターニングを行う（図２（Ｂ）参照）。
【００２９】
その後、熱酸化膜１８をマスクとして積層体１７に対するエッチングを行い、ｐ−型シリコン基板１２にまで到達する深さを有するトレンチ溝１９を形成する。その後、各トレンチ溝１９の底部からｐ−型シリコン基板１２に対しｐ型不純物であるホウ素（Ｂ）２０をイオン注入した後、当該トレンチ溝１９をシリコン酸化膜２２で埋め込んで、素子分離酸化膜２３を形成する（図２（Ｃ）参照）。
【００３０】
その後、ＰＮＰトランジスタ領域５０にｎ＋型（ｎ−型エピタキシャル層１６に比して高濃度なため、ｎ＋型と記す。）ベース引き出し領域２６ａを形成する工程を行うが、この工程をＮＰＮトランジスタ領域６０にｎ＋型コレクタ引き出し領域２６ｂを形成する工程と同時に行うこととする。
【００３１】
より詳細には、熱酸化膜１８及び素子分離酸化膜２３上の全面にレジスト膜２４を形成した後、当該レジスト膜２４に対して、ＰＮＰトランジスタ領域５０にｎ＋型ベース引き出し領域２６ａを、また、ＮＰＮトランジスタ領域６０にｎ＋型コレクタ引き出し領域２６ｂを形成するためのパターニングを行う。そして、このパターニングによって露出する熱酸化膜１８の上方からｎ−型エピタキシャル層１６に対して、ｎ型不純物のリン（Ｐ）をイオンエネルギ１２０ｅＶ、注入量１×１０１６イオン／ｃｍ２で注入して、ｎ＋型ベース引き出し領域２６ａ及びｎ＋型コレクタ引き出し領域２６ｂを形成する（図３（Ａ）参照）。
【００３２】
次に、多結晶シリコン層形成工程として、第２導電型不純物拡散層１５上に、所定距離離間された第１多結晶シリコン層２８ａ及び第２多結晶シリコン層２８ｂを形成する。
【００３３】
具体的には、熱酸化膜１８上に残存しているレジスト膜２４をエッチング除去した後、ｎ−型エピタキシャル層１６のうち、ＰＮＰトランジスタ領域５０ではエミッタ領域及びコレクタ領域が形成される領域、及び、ＮＰＮトランジスタ領域６０ではベース領域が形成される領域上の熱酸化膜１８をそれぞれエッチング除去して、構造体２７を得る。
【００３４】
その後、この構造体２７上の全面に多結晶シリコン（ポリシリコン）層２８を形成する。続いて、多結晶シリコン層２８上にシリコン窒化（ＳｉＮ）膜３０を形成した後（図示せず）、熱酸化膜１８で覆われていない領域上にシリコン窒化膜３０がそれぞれ残存するようにエッチング除去を行う（図３（Ｂ）参照）。
【００３５】
その後、多結晶シリコン層２８に対して選択的な酸化処理を行う。この酸化処理によって、シリコン窒化膜３０から露出していた多結晶シリコン層２８はシリコン酸化膜３２となり、シリコン窒化膜３０で覆われていた多結晶シリコン層２８は実質酸化されずに残存する。
【００３６】
こうして、ＰＮＰトランジスタ領域５０には、離間された第１多結晶シリコン層２８ａ及び第２多結晶シリコン層２８ｂが形成される。また、ＮＰＮトランジスタ領域６０には、第３多結晶シリコン層２８ｃが形成される（図３（Ｃ）参照）。
【００３７】
次に、第１導電型不純物注入工程として、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の各々に対して第１導電型の不純物を複数回に分けて注入して、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の各々に第１導電型の不純物濃度が、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の表面側から半導体基板１２に向かって減少するような濃度分布を形成する。
【００３８】
具体的には、この構成例では、第１〜第３多結晶シリコン層（２８ａ、２８ｂ、２８ｃ）上に残存するシリコン窒化膜３０をエッチング除去した後、ｐ−型シリコン基板１２全面に対して上方から第１導電型としてのｐ型不純物であるホウ素（Ｂ）をイオンエネルギ５０ｅＶ、注入量１×１０１３〜１４イオン／ｃｍ２で注入する（１回目の注入工程と称する。）。これにより、第１〜第３多結晶シリコン層（２８ａ、２８ｂ、２８ｃ）はｐ型不純物を含有するｐ型半導体層となる（図４（Ａ）参照）。
【００３９】
しかし、この１回目の注入工程でのｐ型不純物（ここでは、ホウ素）の注入量は、基本的にＮＰＮトランジスタの速度性能を考慮して決定されるために、ＰＮＰトランジスタを製造する観点からは好適な注入量とならない場合がある。
【００４０】
そこで、この発明では、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）に対して複数回の注入工程を行う。
【００４１】
そこで、２回目の注入工程を、例えば、ｐ−型シリコン基板１２上のＰＮＰ／ＮＰＮトランジスタ領域（５０、６０）外の領域の集積回路が要する抵抗部材を、多結晶シリコンにｐ型不純物を注入して形成する工程（ポリシリコン抵抗形成工程）と同時に行う。
【００４２】
そこで、第１〜第３多結晶シリコン層（２８ａ、２８ｂ、２８ｃ）に対して、ホウ素をイオンエネルギ２０〜３０ｅＶ、注入量１×１０１３〜１４イオン／ｃｍ２で注入する。このように、１回目の注入工程以降の注入工程も、同一基板上に設けられる他の集積回路等の製造工程のいずれかと兼用とすれば、工程数を増加させることがなく望ましい。
【００４３】
こうして複数回の注入工程を行うことによって、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の各々に、ｐ型不純物濃度が第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の表面側からｐ−型シリコン基板１２に向かって減少するような濃度分布が形成される。尚、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）において、ｎ−エピタキシャル層１６近傍のｐ型不純物濃度は十分低く、一方で表面側のｐ型不純物濃度は十分高くなるように注入条件を設定するのが良い。そうすると、後工程を経て得られるこの半導体装置の特性向上をより顕著に実現させることができる。
【００４４】
その後、ｎ−エピタキシャル層１６のうち、引き出し電極用のｐ＋型拡散領域３４と隣接する領域の一部の上方の熱酸化膜１８及びシリコン酸化膜３２をエッチング除去して、当該ｎ−エピタキシャル層１６の一部を露出させる。その後、露出したｎ−エピタキシャル層１６にホウ素を注入して、ｐ＋型不純物拡散領域３４と隣接されるｐ型真性ベース領域３３となる部分を形成する。その後、露出したｐ型真性ベース領域３３の表面領域の一部に、ｎ型不純物である砒素（Ａｓ）をイオンエネルギ５０ｅＶ、注入量１×１０１６イオン／ｃｍ２で注入して、引き出し電極用のｐ＋型不純物拡散領域３４の一部にｎ＋型エミッタ領域３５となる部分を形成する。
【００４５】
次に、第１、第２及び第３多結晶シリコン層（２８ａ、２８ｂ、２８ｃ）に注入された第１導電型不純物を、第１、第２及び第３多結晶シリコン層（２８ａ、２８ｂ、２８ｃ）の下側の第２導電型不純物拡散層１５に所定量拡散させて、第２導電型不純物拡散層１５に、所定距離離間され、かつ、第１導電型の不純物濃度が第２導電型不純物拡散層１５の表面側から半導体基板１２に向かって減少するような濃度分布を有するＰ型エミッタ領域３６ａとなる部分及びＰ型コレクタ領域３６ｂとなる部分を形成する。また、引き出し電極用ｐ＋型拡散領域となる部分も形成する。
【００４６】
そして、第１、第２及び第３多結晶シリコン層（２８ａ、２８ｂ、２８ｃ）のｐ型不純物（例えば、ホウ素）をｎ−型エピタキシャル層１６に熱拡散させる。
【００４７】
このアニール処理によって、第１、第２及び第３多結晶シリコン層（２８ａ、２８ｂ、２８ｃ）が含有するｐ型不純物濃度が、ｎ−型エピタキシャル層１６の表面側からｐ−型シリコン基板１２に向かって減少するような濃度分布を形成して拡散される。こうして、ＰＮＰトランジスタ領域５０には、ｐ型エミッタ領域３６ａ及びｐ型コレクタ領域３６ｂが形成される。また、ＮＰＮトランジスタ領域６０には、引き出し電極用ｐ＋型拡散領域３４、ｐ型真性ベース領域３３、及びｎ＋型エミッタ領域３５が形成される（尚、ｐ型エミッタ領域３６ａ及びＰ型コレクタ領域３６ｂの不純物濃度分布は、これら各領域表面側からｐ−型シリコン基板１２に向かって、厳密には高濃度（ｐ＋）から低濃度（ｐ−）となるように変化しているが、ここでは総じてｐ型と記す。）。このようにして、構造体３７が得られる（図４（Ｂ）参照）。
【００４８】
また、ｐ型エミッタ領域３６ａ及びＰ型コレクタ領域３６ｂの不純物濃度分布は、当該アニール処理前の第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の不純物濃度分布に依存する。すなわち、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）への不純物注入量を各回ごとに適宜調整することにより、ｐ型エミッタ領域３６ａ及びＰ型コレクタ領域３６ｂの拡散状態を制御することができる。
【００４９】
次に、電極層形成工程として、第１多結晶シリコン層２８ａ上に第１電極層を、また、第２多結晶シリコン層２８ｂ上に第２電極層を形成する。
【００５０】
具体的には、構造体３７全面を中間酸化膜としてのシリコン酸化膜３８で覆った後（図示せず）、ＰＮＰ／ＮＰＮトランジスタ領域（５０、６０）のシリコン酸化膜３８に対して電極層を形成するためのパターニングを行う。これにより、ＰＮＰトランジスタ領域５０では、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）及びｎ＋型ベース引き出し領域２６ａが露出する。また、ＮＰＮトランジスタ領域６０では、第３多結晶シリコン層２８ｃ、ｎ＋型エミッタ領域３５及びｎ＋型コレクタ引き出し領域２６ｂが露出する。
【００５１】
その後、ｐ−型シリコン基板１２上の全面にアルミニウム（Ａｌ）からなる電極層を形成した後（図示せず）、上述した各々の露出面上にのみ電極層が残存するようにエッチングする。こうして、ＰＮＰトランジスタ領域５０には、第１多結晶シリコン層２８ａ上に第１電極層４０ａ、第２多結晶シリコン層２８ｂ上に第２電極層４０ｂ、及び、ｎ＋型ベース引き出し領域２６ａ上に第３電極層４０ｃがそれぞれ形成される。また、ＮＰＮトランジスタ領域６０には、第３多結晶シリコン層２８ｃ、ｎ＋型エミッタ領域３５及びｎ＋型コレクタ引き出し領域２６ｂ上に電極層（４２、４４、４６）がそれぞれ形成される。こうして、半導体装置であるＰＮＰトランジスタを完成させる（図１参照）。
【００５２】
上述した説明から明らかなように、この実施の形態によれば、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）に複数回に分けてｐ型不純物を注入することにより、ＰＮＰトランジスタ５０のＰ型エミッタ領域３６ａ及びＰ型コレクタ領域３６ｂに、ｐ型不純物濃度がｐ−型シリコン基板１２に向かって減少するような濃度分布が形成される。
【００５３】
その結果、例えば、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）への初回の注入量を、一回のみの注入を行っていた従来の場合の注入量よりも少量にするなどの制御を行うことにより、Ｐ型エミッタ領域３６ａ及びＰ型コレクタ領域３６ｂの各々とｎ−型エピタキシャル層１６との接合領域のｐ型不純物濃度を低減することができる。よって、Ｐ型エミッタ領域３６ａ及びＰ型コレクタ領域３６ｂの各領域の拡がりが実質的に抑制され寄生容量が低減された半導体装置を得ることができる。
【００５４】
従って、従来と同等の領域（或いは、幅）を有するベース領域によって、これまでと同等の周波数特性が確保されたトランジスタを得られるのはもとより、小型化及び高集積化を実現することができる。
【００５５】
また、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の表面側に、複数回のｐ型不純物の注入によってＰ型エミッタ領域３６ａ及びＰ型コレクタ領域３６ｂの形成後も十分な不純物濃度が保持させておくことができる。
【００５６】
よって、ＰＮＰトランジスタにおける、第１多結晶シリコン層２８ａと第１電極層４０ａとの間、及び、第２多結晶シリコン層２８ｂと第２電極層４０ｂとの間の寄生抵抗であるコンタクト抵抗を従来よりも増大させる懸念はない。
【００５７】
また、ＰＮＰトランジスタの各製造工程を、同一基板上に形成される他の集積回路等の製造工程のいずれかと兼用とすることにより、従来に比べて程数を増加させずに行うことができる。
【００５８】
＜第２の実施の形態＞
図５及び図６（Ａ）、（Ｂ）を参照して、この発明の第２の実施の形態に係る電界効果トランジスタの製造方法につき説明する。
【００５９】
第２の実施の形態では、第１の実施の形態における多結晶シリコン層形成工程の前に第１導電型領域形成工程を行うことにより、第１導電型不純物注入工程で複数回の不純物注入を積極的に行わなくても良い点が主に相違している。以下、この相違点を主に説明し、第１の実施の形態で既に説明した構成要素と同一の構成要素には同一の番号を付して示し、その具体的な説明を省略する。
【００６０】
この実施の形態の半導体装置１００は、図５に示すように、ＰＮＰトランジスタ領域５０の構成が第１の実施の形態と主に相違している。
【００６１】
すなわち、ＰＮＰトランジスタ領域５０には、第２導電型不純物拡散層１５のうちｎ−型エピタキシャル層１６の表面領域に、ＰＮＰトランジスタのＰ型エミッタ領域５１が形成されている。また、Ｐ型エミッタ領域５１の表面側からｎ＋型埋め込み拡散層１４に到達する深さに、ｎ型真性ベース領域５２が形成されている。Ｐ型エミッタ領域５１及びｎ型真性ベース領域５２の表面領域の一部に、ＰＮＰトランジスタの引き出し電極用のｐ＋型拡散領域５３ａ及びｐ＋型コレクタ領域５３ｂが所定距離離間して形成された構成である。
【００６２】
続いて、この実施の形態の半導体装置１００の製造方法につき、以下に説明する。
【００６３】
先ず、第１の実施の形態の積層体形成工程と同様にして、積層体形成工程を行う（図２（Ａ）〜図２（Ｃ）参照）。
【００６４】
そして、この実施の形態では、第１導電型領域形成工程として、第２導電型不純物拡散層１５の表面側の所定領域に第１導電型の不純物を拡散させて第１導電型領域を形成する。
【００６５】
具体的には、ＰＮＰトランジスタ領域５０に、第１導電型領域としてｐ型不純物領域を形成する工程を行うが、この工程を、例えば、ｐ−型シリコン基板１２の電位を引き出す領域であるサブコンタクトを形成する工程（サブコンタクト形成工程）と同時に行うことができる。
【００６６】
そこで、熱酸化膜１８上の全面にレジスト膜４８を形成した後（図示せず）、当該レジスト膜４８に対して、ＰＮＰトランジスタ領域５０に、第１導電型領域としてｐ型不純物拡散領域を形成するためのパターニングを行う。その後、このパターニングによって露出する熱酸化膜１８の上方からｎ−型エピタキシャル層１６に対して、ｐ型不純物のホウ素をイオンエネルギ１００ｅＶ、注入量１×１０１２〜１３イオン／ｃｍ２で注入して、ｎ−型エピタキシャル層１６に、ＰＮＰトランジスタのエミッタ領域としてのｐ型不純物拡散領域５１を形成する（図６（Ａ）参照）。
【００６７】
その後、この実施の形態では、レジスト膜４８を除去して新たなレジスト膜４９を形成した後、第１の実施の形態で既に説明した様に、ＮＰＮトランジスタ領域６０にｎ＋型コレクタ引き出し領域２６ｂを形成する工程と同時に、ＰＮＰトランジスタ領域５０にｎ＋型ベース引き出し領域２６ａを形成する工程を行う。更に、この実施の形態では、レジスト膜４９を除去した後、新たなレジスト膜（不図示）を形成して、ｐ型エミッタ領域５１を貫通しかつｎ＋型埋め込み拡散層１４に到達する深さに、ＰＮＰトランジスタのｎ型真性ベース領域５２を形成する（図６（Ｂ）参照）。
【００６８】
その後、第１の実施の形態の多結晶シリコン形成工程と同様にして多結晶シリコン層形成工程を行った後、第１の実施の形態と同様に第１導電型不純物注入工程を行うが、この実施の形態では上述した１回目の注入工程までを行うこととし、このときの注入条件は、イオンエネルギ５０ｅＶ、注入量１×１０１５イオン／ｃｍ２である。
【００６９】
その後、第１の実施の形態のエミッタ領域・コレクタ領域形成工程と同様にして、エミッタ領域・コレクタ領域形成工程を行い、ＰＮＰトランジスタ領域５０のうち、Ｐ型エミッタ領域５１の表面領域の一部に、ＰＮＰトランジスタの引き出し電極用のｐ＋型拡散領域５３ａを形成する。また、ｎ型真性ベース領域５２の表面領域の一部に、ＰＮＰトランジスタのｐ＋型コレクタ領域５３ｂ（共にｐ型不純物領域５１に比して高濃度なため、ｐ＋型と記す。）を形成する。その後、第１の実施の形態の電極層形成工程と同様にして、電極層形成工程を行い、半導体装置であるＰＮＰトランジスタを完成させる（図５参照）。
【００７０】
上述した説明から明らかなように、この実施の形態では、引き出し電極用のｐ＋型拡散領域５３ａ及びｐ＋型コレクタ領域５３ｂの外側の領域に、ｐ型エミッタ領域５１が形成されている。その結果、ｎ−型エピタキシャル層１６には、実質ｐ型不純物濃度がｐ−型シリコン基板１２に向かって減少するような濃度分布が形成される。
【００７１】
また、第１及び第２多結晶シリコン層（２８ａ、２８ｂ）の表面側には、１回の注入工程によって十分な注入量を注入することにより、ｐ＋型拡散領域５３ａ及びｐ＋型コレクタ領域５３ｂ形成後も十分な不純物濃度を保持させておくことができる。
【００７２】
よって、この実施の形態の半導体装置１００は、第１の実施の形態の半導体装置１０と同様の効果を得ることができる。
【００７３】
更に、この実施の形態では、仮に、レジスト膜４８に対するマスク合わせ精度が多少低い場合でも、ｎ−型エピタキシャル層１６にｐ型不純物濃度分布を形成することができる。よって、高精度なマスク合わせを必要としないため、製造の簡便化を図ることができる。
【００７４】
以上、この発明は、上述した実施の形態の組合せのみに限定されない。よって、任意好適な段階において好適な条件を組み合わせ、この発明を適用することができる。
【００７５】
例えば、ｎ型不純物及びｐ型不純物は上述のみに限定されず、目的や設計に応じて任意好適に選択することができる。
【００７６】
【発明の効果】
上述した説明から明らかなように、この発明によれば、当該第２導電型不純物拡散層に形成される、第１導電型のエミッタ領域及びコレクタ領域に、第１導電型不純物濃度が第１導電型半導体基板に向かって減少するような濃度分布が形成される。
【００７７】
その結果、第２導電型不純物拡散層と、エミッタ領域及びコレクタ領域との接合領域における第１導電型不純物濃度を、従来よりも低減させることができる。よって、エミッタ領域及びコレクタ領域の拡がりが実質的に抑制されるため、寄生容量が低減された半導体装置を得ることができる。
【００７８】
更に、従来と同等の領域を有するベース領域によって、これまでと同等の周波数特性が確保された半導体装置を得られるのはもとより、小型化及び高集積化を実現することができる。
【００７９】
また、この発明では、第１及び第２多結晶シリコン層の表面側には、エミッタ領域及びコレクタ領域形成後も十分な不純物濃度を保持させておくことができる。
【００８０】
よって、第１多結晶シリコン層と第１電極層との間、及び第２多結晶シリコン層と第２電極層との間の寄生抵抗であるコンタクト抵抗が従来よりも増大する懸念はない。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の半導体装置の説明に供する断面図である。
【図２】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図３】（Ａ）〜（Ｃ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図４】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【図５】この発明の第２の実施の形態の半導体装置の説明に供する断面図である。
【図６】（Ａ）及び（Ｂ）は、この発明の第２の実施の形態の半導体装置の製造工程の説明に供する断面図である。
【符号の説明】
１０、１００：半導体装置
１２：ｐ−型シリコン基板（第１導電型半導体基板）
１４：ｎ＋型埋め込み拡散層
１５：第２導電型不純物拡散層
１６：ｎ−型エピタキシャル層
１７：積層体
１８：熱酸化膜
１９：トレンチ溝
２０：ホウ素（第１導電型不純物）注入領域
２２：シリコン酸化膜
２３：素子分離酸化膜
２４、４８、４９：レジスト膜
２６ａ：ｎ＋型ベース引き出し領域
２６ｂ：ｎ＋型コレクタ引き出し領域
２７、３７：構造体
２８：多結晶シリコン（ポリシリコン）層
２８ａ：第１多結晶シリコン層
２８ｂ：第２多結晶シリコン層
２８ｃ：第３多結晶シリコン層
３０：シリコン窒化膜
３２、３８：シリコン酸化膜
３３：ｐ型真性ベース領域
３４：引き出し電極用のｐ＋型拡散領域
３５：ｎ＋型エミッタ領域
３６ａ：ｐ型エミッタ領域
３６ｂ：ｐ型コレクタ領域
４０ａ：第１電極層
４０ｂ：第２電極層
４０ｃ：第３電極層
４２、４４、４６：電極層
５０：ＰＮＰトランジスタ領域
５１：ｐ型エミッタ領域
５２：ｎ型真性ベース領域
５３ａ：引き出し電極用のｐ＋型拡散領域
５３ｂ：ｐ＋型コレクタ領域
６０：ＮＰＮトランジスタ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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