(57)【要約】【課題】高精度かつ短時間で基準電流値の設定が可能な不揮発性半導体記憶装置を提供する。【解決手段】ダミーセル４０のドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧ＶＨＡＬＦに設定し、ダミーセル４０のゲート電位を電源電圧の変動に依存しない第２の基準電圧ＶＲＥＦで制御する差動増幅回路４６と、第２の電流読み出し制御信号ＩＣＯＮＴ２に応じてダミーセル４０に流れる基準電流を取り出す外部端子ＩＲＥＤＲとを設け、この外部端子から測定された電流値に基づいて、第２の基準電圧の値を調整し、基準電流の値を補正する。【選択図】　図１
2004030754.tif 000002
【特許請求の範囲】
【請求項１】
データを格納するメモリセルと、前記メモリセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧に設定する第１の差動増幅回路と、第１の電流読み出し制御信号に応じて前記メモリセルに流れる電流を選択的に取り出す第１の外部端子とを有する第１の電流読み出し手段と、
ＭＯＳトランジスタで構成されるダミーセルと、前記ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧で制御し、前記ダミーセルのドレイン−ソース間電圧を電源電圧に依存した前記第１の基準電圧に設定する第２の差動増幅回路と、第２の電流読み出し制御信号に応じて前記ダミーセルに流れる基準電流を取り出す第２の外部端子とを有する第２の電流読み出し手段と、
前記第１の電流読み出し手段からの出力電流と、前記第２の電流読み出し手段からの出力電流との差を増幅し、データ信号として出力する増幅回路と、
前記第２の外部端子から得られる電流値に基づいて、前記第２の基準電圧の値を調整し、前記第２の電流読み出し手段から出力される基準電流の値を補正する第１の電流値補正回路とを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
データを格納するメモリセルと、前記メモリセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧に設定する第１の差動増幅回路と、第１の電流読み出し制御信号に応じて前記メモリセルに流れる電流を選択的に取り出す第１の外部端子とを有する第１の電流読み出し手段と、
ＭＯＳトランジスタで構成されるダミーセルと、前記ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧で制御し、前記ダミーセルのドレイン−ソース間電圧を電源電圧に依存した前記第１の基準電圧に設定する第２の差動増幅回路と、第２の電流読み出し制御信号に応じて前記ダミーセルに流れる基準電流を取り出す第２の外部端子とを有する第３の電流読み出し手段と、
前記第１の電流読み出し手段からの出力電流と、前記第３の電流読み出し手段からの出力電流との差を増幅し、データ信号として出力する増幅回路とを備え、
前記第３の電流読み出し手段は、前記第２の外部端子から得られる電流値に基づいて、カレントミラー比制御信号に応じてＰチャンネルトランジスタで構成されたカレントミラー回路のミラー比を変更し、前記第３の電流読み出し手段から出力される基準電流の値を補正する第２の電流値補正回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項３】
データを格納するメモリセルと、前記メモリセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧に設定する第１の差動増幅回路と、第１の電流読み出し制御信号に応じて前記メモリセルに流れる電流を選択的に取り出す第１の外部端子とを有する第１の電流読み出し手段と、
ＭＯＳトランジスタで構成されるダミーセルと、前記ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧で制御し、前記ダミーセルのドレイン−ソース間電圧を電源電圧に依存した前記第１の基準電圧に設定する第２の差動増幅回路と、第２の電流読み出し制御信号に応じて前記ダミーセルに流れる基準電流を取り出す第２の外部端子とを有する第４の電流読み出し手段と、
前記第１の電流読み出し手段からの出力電流と、前記第４の電流読み出し手段からの出力電流との差を増幅し、データ信号として出力する増幅回路とを備え、
前記第４の電流読み出し手段は、前記第２の外部端子から得られる電流値に基づいて、カレントミラー比制御信号に応じてＮチャンネルトランジスタで構成されたカレントミラー回路のミラー比を変更し、前記第４の電流読み出し手段から出力される基準電流の値を補正する第３の電流値補正回路を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項４】
データを格納するメモリセルと、前記メモリセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧に設定する第１の差動増幅回路と、第１の電流読み出し制御信号に応じて前記メモリセルに流れる電流を選択的に取り出す第１の外部端子とを有する第１の電流読み出し手段と、
ＭＯＳトランジスタで構成されるダミーセルと、前記ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧で制御し、前記ダミーセルのドレイン−ソース間電圧を電源電圧に依存した前記第１の基準電圧に設定する第２の差動増幅回路と、第２の電流読み出し制御信号に応じて前記ダミーセルに流れる基準電流を取り出す第２の外部端子とを有する第５の電流読み出し手段と、
前記第１の電流読み出し手段からの出力電流と、前記第５の電流読み出し手段からの出力電流との差を増幅し、データ信号として出力する増幅回路と、
前記第２の外部端子から得られる電流値に基づいて、前記第２の基準電圧の値を調整し、前記第５の電流読み出し手段から出力される基準電流の値を補正する第１の電流値補正回路、前記第５の電流読み出し手段に含まれ、前記第２の外部端子から得られる電流値に基づいて、カレントミラー比制御信号に応じてそれぞれＰチャンネルトランジスタおよびＮチャンネルトランジスタで構成されたカレントミラー回路のミラー比を変更し、前記第５の電流読み出し手段から出力される基準電流の値を補正する第２の電流値補正回路および第３の電流値補正回路のうち少なくとも２つを備えたことを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記不揮発性半導体記憶装置はさらに、前記カレントミラー比制御信号の論理レベルを読み出す制御信号読み出し回路を備えたことを特徴とする請求項２から４のいずれか一項記載の不揮発性半導体記憶装置。
【請求項６】
前記ダミーセルに用いられるトランジスタは前記メモリセルと同様のセル構造を有するトランジスタである請求項１から５のいずれか一項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に不揮発性半導体記憶装置において、精度良くかつ簡易に基準電流を補正し、読み出し動作の高精度化および安定化を実現する技術に関する。
【０００２】
【従来の技術】
従来から、不揮発性半導体記憶装置として、電気的に書き込みのできるＥＥＰＲＯＭは良く知られている。
【０００３】
図９は、従来の不揮発性半導体記憶装置の構成例を示す回路図である。
【０００４】
図９において、メモリセルアレイ１には、メモリセル２と、ワード線ＷＬ１〜ＷＬｎと、ビット線選択信号線ＸＬ１〜ＸＬｍと、ビット線１１、１２（２つのみ示す）とが、アクセスのためにマトリックス状に配置される。ビット線１１、１２は、それぞれ、ビット線選択用のＮチャンネルトランジスタ２０、２１のソース端子に接続されており、これらのＮチャンネルトランジスタ２０、２１のドレイン端子は第１のバイアス電位設定回路２０１に接続される。
【０００５】
ビット線１１、１２は、Ｎチャンネルトランジスタ２０、２１を介して、第１のバイアス電位設定回路２０１のインバータ回路１２２、１２４の入力端子に接続される。なお、インバータ回路１２２は、インバータ回路１２４よりβｒが大きくなっており、それぞれの出力電圧はインバータ回路１２４の方がインバータ回路１２２より大きい。
【０００６】
インバータ回路１２２の出力電圧はＮチャンネルＭＯＳトランジスタ１２３のゲート端子に印加され、インバータ回路１２４の出力電圧はＮチャンネルエンハンスメント形ＭＯＳトランジスタ１２５のゲート端子に印加される。前述のインバータ回路１２２、１２４の出力電圧の関係から、トランジスタ１２３はトランジスタ１２５より早くオフする。
【０００７】
第１の負荷回路２０４は、Ｐチャンネルトランジスタ１２６を有し、メモリセルアレイ１に負荷電流を供給する。
【０００８】
一方、ダミーセル１３７のドレイン端子はダミービット線１１３に接続される。ダミービット線１１３は、Ｎチャンネルトランジスタ１３６を介して、第２のバイアス電位設定回路２０２のインバータ回路１３３、１３５の入力端子に接続される。なお、インバータ回路１３３の出力電圧はＮチャンネルトランジスタ１３２のゲート端子に印加され、インバータ回路１３５の出力電圧はＮチャンネルトランジスタ１３４のゲート端子に印加される。
【０００９】
第２の負荷回路２０５は、Ｐチャンネルトランジスタ１３１を有し、ダミーセル１３７に負荷電流を供給する。
【００１０】
カレントミラー型センス増幅器２０３においては、第１の負荷回路２０４からの電圧（すなわち、電圧ＶＤＡＴ）がＮチャンネルトランジスタ１２９のゲート端子に入力され、且つ第２の負荷回路２０５からの電圧（すなわち、参照電圧ＶＲＥＦＢ）がＮチャンネルトランジスタ１３０のゲート端子に入力される。一方、トランジスタ１２９と電源電圧ＶＤＤとの間にはＰチャンネルトランジスタ１２７が接続され、トランジスタ１３０と電源電圧ＶＤＤの間にはＰチャンネルトランジスタ１２８が接続される。そして、トランジスタ１２７とトランジスタ１２９のドレイン端子が共通に接続されるノードから、センス出力信号ＳＡＯＵＴが取り出される。
【００１１】
ダミーセル１３７のゲート端子には、ゲート電位制御回路２０６から電圧が供給される。ゲート電位制御回路２０６は、ｎ個のＮチャンネルトランジスタ１５０、１５１、１５２、…、１５（ｎ−２）、１５（ｎ−１）を電源電圧ＶＤＤと接地電位ＶＳＳと間に直列に接続した構成となっている。トランジスタ１５０のソース端子とトランジスタ１５１のドレイン端子との接続点であるＡ点、トランジスタ１５１のソース端子とトランジスタ１５２のドレイン端子との接続点であるＢ点、トランジスタ１５２のソース端子であるＣ点等から、タップ切り替えにより、任意の電圧を選択して、選択された電圧がダミーセル１３７のゲート端子に印加される。
【００１２】
以上述べたような構成において、次に、その動作について説明する。
【００１３】
ワード線ＷＬ１〜ＷＬｎとビット線選択信号線ＸＬ１〜ＸＬｍによって選択されたメモリセルアレイ１におけるメモリセルの電位は、ビット線選択用のトランジスタ２０又は２１を介して、インバータ回路１２２、１２４に入力される。先にも述べたように、インバータ回路１２２はインバータ回路１２４よりもβｒが大きくなっている。このため、インバータ回路１２４の出力電圧のほうが、インバータ回路１２２の出力電圧よりも大きく、したがって、トランジスタ１２３はトランジスタ１２５よりも早くオフする。
【００１４】
ここで、メモリセルアレイ１における選択メモリセルが導通状態である場合、インバータ回路１２４の出力電圧は高くなり、トランジスタ１２５がオンして、トランジスタ１２６から選択メモリセルに電流が流れる。このため、第１の負荷回路２０４の出力ノードにおける電圧ＶＤＡＴは低い電圧、つまり“０”レベルになる。
【００１５】
一方、メモリセルアレイ１における選択メモリセルが非導通状態である場合、インバータ回路１２４の出力電圧は低くなり、トランジスタ１２５がオフして、トランジスタ１２６が電圧ＶＤＡＴを充電するために、第１の負荷回路２０４の出力ノードにおける電圧ＶＤＡＴは高い電圧、つまり“１”レベルになる。
【００１６】
カレントミラー型センス増幅器２０３に入力される参照電圧ＶＲＥＦＢは、ダミーセル１３７が常に導通状態のために、トランジスタ１３１により、第１の負荷回路２０４の出力ノードにおける電圧ＶＤＡＴがとる“１”と“０”の中間電位になるように設定することによりマージンを確保している。この場合、ダミーセル１３７のゲート電位の供給点をＡ点、Ｂ点、Ｃ点、…へと切り替えることにより、ダミーセル電流を任意の量だけ低減することができ、このようにして、参照電圧ＶＲＥＦＢが目標の値になるように、ダミーセル電流が調整される。その結果、参照電圧ＶＲＥＦＢを簡単に補正することができる。
【００１７】
【発明が解決しようとする課題】
従来の読み出し方式においては、全メモリセルにアクセスし、基準となる電流値及び電圧値ＶＲＥＦＢを調整しながら、基準電流を発生するダミーセルのゲート電位の調整を行っていた。しかしながら、この構成においては、基準となる電圧・電流を直接確認できず、ＰＡＳＳ／ＦＡＩＬに基づいて基準電流値を補正するため、基準電流値や動作マージンを絶対値で管理できないといった問題や、複数回のメモリセルへのアクセスを行うため、基準電流値を設定するために多くの時間を要するといった問題があった。
【００１８】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、基準電流値や動作マージンを絶対値で管理でき、短時間で基準電流値の設定が可能な不揮発性半導体記憶装置を提供することにある。
【００１９】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る不揮発性半導体記憶装置の第１の態様は、データを格納するメモリセルと、メモリセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧（ＶＨＡＬＦ）に設定する第１の差動増幅回路と、第１の電流読み出し制御信号（ＩＣＯＮＴ１）に応じてメモリセルに流れる電流を選択的に取り出す第１の外部端子（ＩＲＥＤＣ）とを有する第１の電流読み出し手段と、ＭＯＳトランジスタで構成されるダミーセルと、ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧（ＶＲＥＦ）で制御し、ダミーセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧に設定する第２の差動増幅回路と、第２の電流読み出し制御信号（ＩＣＯＮＴ２）に応じてダミーセルに流れる基準電流を取り出す第２の外部端子（ＩＲＥＤＲ）とを有する第２の電流読み出し手段と、第１の電流読み出し手段からの出力電流と、第２の電流読み出し手段からの出力電流との差を増幅し、データ信号（ＤＭＯＵＴ１、ＤＯＵＴ１）として出力する増幅回路と、第２の外部端子から得られる電流値に基づいて、第２の基準電圧の値を調整し、第２の電流読み出し手段から出力される基準電流の値を補正する第１の電流値補正回路とを備えたことを特徴とする。
【００２０】
この第１の態様によれば、メモリーセルとダミーセルのソース−ドレイン間に印加される電圧値を、温度やプロセスばらつきに依存しない電源電圧にのみに依存した値に設定しているため、第２の外部端子に第１の基準電圧ＶＨＡＬＦを印加することで、ダミーセルに流れる電流値を第２の外部端子から直接測定することが可能となる。これによって、通常の読み出し動作のＰＡＳＳ／ＦＡＩＬ判定がなくても、高精度かつ短時間で、基準電流値をデータ“１”とデータ“０”の中間状態に相当する電流値に設定できる。
【００２１】
前記の目的を達成するため、本発明に係る不揮発性半導体記憶装置の第２の態様は、データを格納するメモリセルと、メモリセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧（ＶＨＡＬＦ）に設定する第１の差動増幅回路と、第１の電流読み出し制御信号（ＩＣＯＮＴ１）に応じてメモリセルに流れる電流を選択的に取り出す第１の外部端子（ＩＲＥＤＣ）とを有する第１の電流読み出し手段と、ＭＯＳトランジスタで構成されるダミーセルと、ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧（ＶＲＥＦ）で制御し、ダミーセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧に設定する第２の差動増幅回路と、第２の電流読み出し制御信号（ＩＣＯＮＴ２）に応じてダミーセルに流れる基準電流を取り出す第２の外部端子（ＩＲＥＤＲ）とを有する第３の電流読み出し手段と、第１の電流読み出し手段からの出力電流と、第３の電流読み出し手段からの出力電流との差を増幅し、データ信号（ＤＭＯＵＴ１、ＤＯＵＴ１）として出力する増幅回路とを備え、第３の電流読み出し手段は、第２の外部端子から得られる電流値に基づいて、カレントミラー比制御信号（ＶＲＣＯＮ１１、ＶＲＣＯＮ１ｎ）に応じてＰチャンネルトランジスタで構成されたカレントミラー回路のミラー比を変更し、第３の電流読み出し手段から出力される基準電流の値を補正する第２の電流値補正回路を備えたことを特徴とする。
【００２２】
この第２の態様によれば、第２の基準電圧ＶＲＥＦが他の回路により使用されている時など、第２の基準電圧が変更できない場合においても、基準電流値を直接測定し、第２の電流補正回路により基準電流の値を変更することが可能となる。これによって、通常の読み出し動作のＰＡＳＳ／ＦＡＩＬ判定がなくても、高精度かつ短時間で、基準電流値をデータ“１”とデータ“０”の中間状態に相当する電流値に設定できる。
【００２３】
前記の目的を達成するため、本発明に係る不揮発性半導体記憶装置の第３の態様は、データを格納するメモリセルと、メモリセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧（ＶＨＡＬＦ）に設定する第１の差動増幅回路と、第１の電流読み出し制御信号（ＩＣＯＮＴ１）に応じてメモリセルに流れる電流を選択的に取り出す第１の外部端子（ＩＲＥＤＣ）とを有する第１の電流読み出し手段と、ＭＯＳトランジスタで構成されるダミーセルと、ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧（ＶＲＥＦ）で制御し、ダミーセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧に設定する第２の差動増幅回路と、第２の電流読み出し制御信号（ＩＣＯＮＴ２）に応じてダミーセルに流れる基準電流を取り出す第２の外部端子（ＩＲＥＤＲ）とを有する第４の電流読み出し手段と、第１の電流読み出し手段からの出力電流と、第４の電流読み出し手段からの出力電流との差を増幅し、データ信号として出力する増幅回路とを備え、第４の電流読み出し手段は、第２の外部端子から得られる電流値に基づいて、カレントミラー比制御信号（ＶＲＣＯＮ２１、ＶＲＣＯＮ２ｎ）に応じてＮチャンネルトランジスタで構成されたカレントミラー回路のミラー比を変更し、第４の電流読み出し手段から出力される基準電流の値を補正する第３の電流値補正回路を備えたことを特徴とする。
【００２４】
この第３の態様によれば、第２の態様と同様の利点が得られる。
【００２５】
前記の目的を達成するため、本発明に係る不揮発性半導体記憶装置の第４の態様は、データを格納するメモリセルと、メモリセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧（ＶＨＡＬＦ）に設定する第１の差動増幅回路と、第１の電流読み出し制御信号（ＩＣＯＮＴ１）に応じてメモリセルに流れる電流を選択的に取り出す第１の外部端子（ＩＲＥＤＣ）とを有する第１の電流読み出し手段と、ＭＯＳトランジスタで構成されるダミーセルと、ダミーセルのゲート電位を電源電圧の変動に依存しない第２の基準電圧（ＶＲＥＦ）で制御し、ダミーセルのドレイン−ソース間電圧を電源電圧に依存した第１の基準電圧に設定する第２の差動増幅回路と、第２の電流読み出し制御信号（ＩＣＯＮＴ２）に応じてダミーセルに流れる基準電流を取り出す第２の外部端子（ＩＲＥＤＲ）とを有する第５の電流読み出し手段と、第１の電流読み出し手段からの出力電流と、第５の電流読み出し手段からの出力電流との差を増幅し、データ信号として出力する増幅回路と、第２の外部端子から得られる電流値に基づいて、第２の基準電圧の値を調整し、第５の電流読み出し手段から出力される基準電流の値を補正する第１の電流値補正回路、第５の電流読み出し手段に含まれ、第２の外部端子から得られる電流値に基づいて、カレントミラー比制御信号（ＶＲＣＯＮ１１、ＶＲＣＯＮ１ｎおよび／またはＶＲＣＯＮ２１、ＶＲＣＯＮ２ｎ）に応じてそれぞれＰチャンネルトランジスタおよびＮチャンネルトランジスタで構成されたカレントミラー回路のミラー比を変更し、第５の電流読み出し手段から出力される基準電流の値を補正する第２の電流値補正回路および第３の電流値補正回路のうち少なくとも２つを備えたことを特徴とする。
【００２６】
この第４の態様によれば、第１から第３の電流値補正回路のうち少なくとも２つを設けることで、第１から第３の態様の利点をさらに高めることができる。
【００２７】
第２から第４の態様はさらに、カレントミラー比制御信号（ＶＲＣＯＮ１１、ＶＲＣＯＮ１ｎおよび／またはＶＲＣＯＮ２１、ＶＲＣＯＮ２ｎ）の論理レベルを読み出す制御信号読み出し回路を備えることが好ましい。
【００２８】
この構成によれば、第２および／または第３の電流値補正回路におけるカレントミラー比が確認でき、基準電流の補正後においても、基準電流値の管理ができるので、更に電流値の精度および信頼性が向上する。
【００２９】
第１から第４の態様において、ダミーセルに用いられるトランジスタはメモリセルと同様のセル構造を有するトランジスタであることが、プロセスばらつきに起因した電流値の差を更に低減することができる点で好ましい。
【００３０】
【発明の実施の形態】
以下、本発明の好適な実施形態について、図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の一構成例を示す回路図である。
【００３２】
図１において、まず、メモリーセルアレイ１を含み、メモリセル電流を読み出す第１の電流読み出し手段３について説明する。
【００３３】
メモリセルアレイ１には、メモリセル２と、ワード線ＷＬ１〜ＷＬｎと、ビット線選択信号線ＸＬ１〜ＸＬｍと、ビット線１１、１２（２つのみを示す）とが、アクセスのためにマトリックス状に配置される。ビット線１１、１２は、それぞれ、ビット線選択用のＮチャンネルトランジスタ２０、２１のソースに接続されており、Ｎチャンネルトランジスタ２０、２１を介して、データ線ＤＬ１に接続される。
【００３４】
第１の電流読み出し手段３は、メモリセルアレイ１に加えて、Ｎチャンネルトランジスタ３０、３１、３２、３３と、Ｐチャンネルトランジスタ３４、３５と、インバータ３６と、差動増幅回路３７と、外部端子であるメモリセル電流読み出し端子ＩＲＥＤＣとで構成される。差動増幅回路３７の非反転入力端子には、電源電圧ＶＤＤに依存した第１の基準電圧ＶＨＡＬＦが供給され、トランジスタ３０のゲート端子にはメモリセル電流読み出し制御信号ＩＣＯＮＴ１が印加され、そのドレイン端子にはメモリセル電流読み出し端子ＩＲＥＤＣが、そのソース端子にはデータ線ＤＬ１が接続されている。
【００３５】
また、トランジスタ３１のゲート端子にインバータ３６の出力端子が、そのドレイン端子にトランジスタ３２のソース端子が、そのソース端子にデータ線ＤＬ１が接続されている。トランジスタ３２のゲート端子には差動増幅回路３７の出力信号ＡＭＰＯＵＴ１が供給され、そのドレイン端子にノードＶＣＨＫ１が接続されている。トランジスタ３３のゲート端子には差動増幅回路３７の出力信号ＡＭＰＯＵＴ１が供給され、そのドレイン端子にトランジスタ３４のドレイン端子が、そのソース端子にノードＶＣＨＫ１が接続されている。トランジスタ３４のゲート端子には、電源電圧ＶＤＤからトランジスタの閾値を引いた電位より若干低い電位であるＶＰＣＨ１が印加され、そのソース端子には電源電圧ＶＤＤが供給されている。トランジスタ３５のゲート端子には、第２の電流読み出し手段４の出力端子である、トランジスタ４３のゲート端子とドレイン端子が接続され、そのソース端子には電源電圧ＶＤＤが供給され、そのドレイン端子にノードＶＣＨＫ１が接続されている。インバータ３６は、メモリセル電流読み出し制御信号ＩＣＯＮＴ１が供給される入力端子と、トランジスタ３１のゲート端子に接続される出力端子を有する。差動増幅回路３７は、データ線ＤＬ１における電位と、第１の基準電圧ＶＨＡＬＦとを比較して増幅する回路である。
【００３６】
次に、第２の電流読み出し手段４（基準電流発生回路）について説明する。
【００３７】
トランジスタ４０のゲート端子には第２の基準電圧ＶＲＥＦが供給され、そのソース端子には接地電位ＶＳＳが供給され、そのドレイン端子にはノードＲＬ１が接続されている。トランジスタ４１のゲート端子にインバータ４５の出力端子が、そのソース端子にノードＲＬ１が、そのドレイン端子にトランジスタ４２のソース端子が接続されている。トランジスタ４２のゲート端子には差動増幅回路４６の出力信号ＡＭＰＯＵＴ２が供給され、そのソース端子にトランジスタ４１のドレイン端子が接続されている。トランジスタ４３のゲート端子及びドレイン端子にはトランジスタ３５のゲート端子及びトランジスタ４２のドレイン端子が接続され、そのソース端子には電源電圧ＶＤＤが供給され、トランジスタ３５とトランジスタ４３はカレントミラー接続されている。トランジスタ４４のゲート端子にダミーセル電流読み出し制御信号ＩＣＯＮＴ２が供給され、そのソース端子には外部端子であるダミーセル電流読み出し端子ＩＲＥＤＲが、そのドレイン端子にはノードＲＬ１が接続されている。インバータ４５は、ダミーセル電流読み出し制御信号ＩＣＯＮＴ２が供給される入力端子と、トランジスタ４１のゲート端子に接続される出力端子とを有する。差動増幅回路４６は、ノードＲＬ１の電位と第１の基準電圧ＶＨＡＬＦとを比較して増幅する回路である。
【００３８】
次に、第１の電流読み出し手段と第２の電流読み出し手段によって読み出される電流値を増幅する増幅回路５について説明する。
【００３９】
増幅回路５において、トランジスタ５０のゲート端子にはトランジスタの閾値より若干高い電位であるＶＮＣＨ１が印加され、そのドレイン端子にはトランジスタ５１のドレイン端子が接続され、そのソース端子には接地電位ＶＳＳが印加されている。トランジスタ５１のゲート端子にはノードＶＣＨＫ１が接続され、そのソース端子には電源電圧ＶＤＤが供給されている。インバータ５２は、トランジスタ５０のドレイン端子とトランジスタ５１のドレイン端子が接続された入力端子と、データ信号ＤＭＯＵＴ１を出力する出力端子とを有する。
【００４０】
図２は、電源電圧ＶＤＤに依存しない第２の基準電圧ＶＲＥＦを発生する回路（第１の基準電流補正回路）の一構成例を示す回路図である。この回路は、抵抗素子６０、６１、６２と、Ｐチャンネルトランジスタ６３と、差動増幅回路６４と、選択回路６５、６６、６７とで構成されている。
【００４１】
トランジスタ６３のゲート端子には差動増幅回路６４の出力端子に接続され、そのソース端子には電源電圧ＶＤＤが供給され、そのドレイン端子には抵抗６２の一端が接続されている。接地電位ＶＳＳとトランジスタ６３のドレイン端子との間に抵抗６０、６１、６２が直列に接続され、抵抗６０の一端に接地電位ＶＳＳが印加されている。差動増幅回路６４は、電源電圧ＶＤＤに依存しない出力電圧を発生できる回路、例えば、バンドギャップリファレンス回路の出力電圧であるＶＲＥＦＡと、トランジスタ６３のドレイン端子における電圧とを比較して増幅する。選択回路６５、６６、６７は、それぞれ、制御信号ＶＲＣＯＮ１、ＶＲＣＯＮ２、ＶＲＣＯＮ３のレベルによりノードＶＡ、ＶＢ、ＶＣのいずれかの電圧を切り換えて第２の基準電圧ＶＲＥＦとして出力する。図２では、説明を簡単にするため、切換電圧を３つとしている。
【００４２】
図３は、電源電圧ＶＤＤに依存した第１の基準電圧ＶＨＡＬＦを発生する回路の一構成例を示す回路図である。図３において、電源電圧ＶＤＤと接地電位ＶＳＳとの間に抵抗素子６８、６９が直列に接続され、抵抗６８と抵抗６９の接続点から第１の基準電圧ＶＨＡＬＦを出力し、抵抗６８と抵抗６９の抵抗値の比により第１の基準電圧ＶＨＡＬＦの値が決定される。説明を簡単にするため、例えば、抵抗６８と抵抗６９の抵抗値の比は１：１に設定され、第１の基準電圧ＶＨＡＬＦの値は電源電圧ＶＤＤの１／２（ＶＤＤ／２）に設定されているものとする。
【００４３】
次に、このように構成された本実施形態による不揮発性半導体記憶装置の動作について説明する。
【００４４】
第１の基準電圧ＶＨＡＬＦと第２の基準電圧ＶＲＥＦを印加することにより、トランジスタ４０、４１、４２、４３を流れる電流が決定する。ここで、カレントミラー接続されたトランジスタ４３とトランジスタ３５のミラー比を１：１に設定すると、トランジスタ３５にもトランジスタ４０と同じ電流が流れる。また、通常動作状態における、メモリセルに流れる電流値をＩＣＥＬＬ１、ダミーセルに流れる電流値をＩＲＥＦ１（第１の基準電流）とする。
【００４５】
メモリーセルが書き込み（非導通）状態であるとすると、ＩＣＥＬＬ１＜ＩＲＥＦ１となる。ノードＶＣＨＫ１における電位が電源電圧ＶＤＤとなり、データ信号ＤＭＯＵＴ１として論理“Ｈ”レベルが出力される。メモリーセルが消去（導通）状態であるとすると、ＩＣＥＬＬ１＞ＩＲＥＦ１となり、ＩＣＥＬＬ１＝ＩＲＥＦ１＋ＩＲＥＦ２となるように、トランジスタ３４に第２の基準電流ＩＲＥＦ２が流れる。ノードＶＣＨＫ１における電位がＶＤＤ／２程度に保持されるため、データ信号ＤＭＯＵＴ１として論理“Ｌ”レベルが出力される。
【００４６】
より安定した読み出し動作を行うためには、メモリーセルが書き込み状態にある場合のセル電流をＩＣＥＬＬＰ、消去状態にある場合のセル電流をＩＣＥＬＬＥとすると、ＩＣＥＬＬＰとＩＲＥＦ１との間、またＩＣＥＬＬＥとＩＲＥＦ１との間の電流差を大きく設定する必要がある。あらかじめ、メモリセル電流読み出し制御信号ＩＣＯＮＴ１を用いて、メモリセル電流読み出し端子ＩＲＥＤＣからＩＣＥＬＬＰとＩＣＥＬＬＥの値を測定し、その測定値に基づいて、または設計目標値に基づいて第１の基準電流ＩＲＥＦ１の値が決定される。
【００４７】
第１の基準電流ＩＲＥＦ１の設定については、通常動作と異なり、ダミーセル電流読み出し制御信号ＩＣＯＮＴ２の論理レベルを“Ｈ”レベルとし、かつ、ダミーセル電流読み出し端子ＩＲＥＤＲを第１の基準電圧ＶＨＡＬＦと同じ電圧に設定し、ダミーセル電流読み出し端子ＩＲＥＤＲを介して流れる電流を測定する。測定した電流値が設定したい目標電流値よりも大きい場合は、第２の基準電圧ＶＲＥＦの設定値を小さく設定し、測定した電流値が目標電流値よりも小さい場合は、第２の基準電圧ＶＲＥＦの設定値を大きく設定することで、第１の基準電流ＩＲＥＦ１を設定することが可能となる。
【００４８】
例えば、初期状態においては、図２に示す選択回路６５の制御信号ＶＲＣＯＮ１及び選択回路６７の制御信号ＶＲＣＯＮ３が論理“Ｌ”レベル、選択回路６６の制御信号ＶＲＣＯＮ２が論理“Ｈ”レベルとなっており、第２の基準電圧ＶＲＥＦとしてノードＶＢの電圧が出力される。
【００４９】
ここで、第１の基準電流ＩＲＥＦ１の値が設定したい電流値よりも小さい場合は、制御信号ＶＲＣＯＮ１を論理“Ｈ”レベルに、制御信号ＶＲＣＯＮ２及びＶＲＣＯＮ３を論理“Ｌ”レベルにして、第２の基準電圧ＶＲＥＦの値をノードＶＡの電圧まで上昇させる。一方、第１の基準電流ＩＲＥＦ１の値が設定したい電流値より大きい場合は、制御信号ＶＲＣＯＮ３を論理“Ｈ”レベルに、制御信号ＶＲＣＯＮ１及びＶＲＣＯＮ２を論理“Ｌ”レベルとして、第２の基準電圧ＶＲＥＦの値をノードＶＣの電圧まで降下させる。これによって、第１の基準電流ＩＲＥＦ１の値を変更することが可能となる。
【００５０】
なお、本実施形態では、簡略化のため、３つの電圧レベルを切り換えて第２の基準電圧ＶＲＥＦを出力するものとして説明したが、切り換える電圧レベルの数を多くすることで、更に細かな設定が可能となる。
【００５１】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の一構成例を示す回路図である。なお、図４において、図１に示す第１の実施形態の構成と同じ要素については、同一の符号を付して説明を省略する。
【００５２】
本実施形態が第１の実施形態と異なるのは、第１の実施形態における第２の電流読み出し手段４の代わりに、第２の電流値補正回路を含む第３の電流読み出し手段６を設けた点にある。以下では、主に、この相違点について説明する。
【００５３】
図４に示すように、第３の電流読み出し手段６において、Ｐチャンネルトランジスタ４３と、Ｐチャンネルトランジスタ７０、７１とがカレントミラー回路を構成し、Ｐチャンネルトランジスタ７０と７２、Ｐチャンネルトランジスタ７１と７３が直列に接続され、Ｐチャンネルトランジスタ７２と７３の各ドレイン端子がＮチャンネルトランジスタ７４のドレイン端子に接続され、Ｎチャンネルトランジスタ７４と７５がカレントミラー接続され、Ｐチャンネルトランジスタ７６のゲート端子とドレイン端子がトランジスタ７５のドレイン端子に接続され、そのソース端子には電源電圧ＶＤＤが供給される。また、Ｐチャンネルトランジスタ７６のゲート端子がＰチャンネルトランジスタ３５のゲート端子に接続されており、Ｐチャンネルトランジスタ３５と７６がカレントミラー接続されている。
【００５４】
カレントミラー比調整回路７７は、カレントミラー比制御信号ＶＲＣＯＮ１１、ＶＲＣＯＮ１ｎをそれぞれトランジスタ７３、７２のゲート端子に供給し、カレントミラー比を変更する。ここでは、説明を簡単にするため、カレントミラー比の変更を行う、トランジスタ７０と７２の直列体、トランジスタ７１と７３の直列体の２個のみを例示している。
【００５５】
なお、トランジスタ７０〜７６と、カレントミラー比調整回路７７とで第２の電流値補正回路が構成される。
【００５６】
図５は、図４に示すカレントミラー比調整回路７７の内部構成を部分的に示す回路図である。図５において、入力信号ＶＰＲＣＯＮ１１は、スタンバイ状態では論理“Ｌ”レベルで、読み出し動作状態では論理“Ｈ”レベルである。読み出し動作時においては、入力信号ＶＰＲＣＯＮ１１は論理“Ｌ”レベルから“Ｈ”レベルに遷移する。このとき、フューズ８２を切断していない場合、Ｎチャンネルトランジスタ８０はオン、Ｐチャンネルトランジスタ８１はオフとなり、カレントミラー比制御信号ＶＲＣＯＮ１１は論理“Ｌ”レベルとなるが、ヒューズ８２を切断している場合、論理“Ｈ”レベルを保持したままである。このカレントミラー比制御信号ＶＲＣＯＮ１１の論理“Ｈ”レベルか“Ｌ”レベルかによりカレントミラー比を調節することが可能となる。
【００５７】
これによって、第２の基準電圧ＶＲＥＦが他の用途で使用している場合等、第２の基準電圧ＶＲＥＦが変更不可能な場合、トランジスタ４０を流れる電流値を測定し、この測定値に基いて基準電流値を任意の値に変更可能となる。
【００５８】
（第３の実施形態）
図６は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の一構成例を示す回路図である。なお、図６において、図１に示す第１の実施形態の構成と同じ要素については、同一の符号を付して説明を省略する。
【００５９】
本実施形態は、第４の電流読み出し手段７に含まれる第３の電流値補正回路の構成が第２の実施形態と異なる。
【００６０】
図６に示すように、第４の電流読み出し手段７において、Ｐチャンネルトランジスタ４３とＰチャンネルトランジスタ９０とがカレントミラー回路を構成し、Ｐチャンネルトランジスタ９０のドレイン端子に、Ｎチャンネルトランジスタ９１のゲート端子とドレイン端子が接続され、そのソース端子は接地電位ＶＳＳに接続されている。Ｎチャンネルトランジスタ９１とＮチャンネルトランジスタ９２、９３とがカレントミラー接続されており、Ｎチャンネルトランジスタ９２と９５、Ｎチャンネルトランジスタ９３と９４が直列に接続され、Ｎチャンネルトランジスタ９４、９５のドレイン端子がＰチャンネルトランジスタ９６のゲート端子とドレイン端子に接続され、Ｐチャンネルトランジスタ９６のソース端子には電源電圧ＶＤＤが供給される。Ｐチャンネルトランジスタ９６のゲート端子がＰチャンネルトランジスタ３５のゲート端子に接続されており、Ｐチャンネルトランジスタ３５と９６がカレントミラー接続されている。
【００６１】
カレントミラー比調整回路９７は、カレントミラー比制御信号ＶＲＣＯＮ２１、ＶＲＣＯＮ２ｎをそれぞれトランジスタ９４、９５のゲート端子に供給し、カレントミラー比を変更する。ここでは、説明を簡単にするため、カレントミラー比の変更を行う、トランジスタ９２と９５の直列体、トランジスタ９３と９４の直列体の２個のみを例示している。
【００６２】
なお、トランジスタ９０〜９６と、カレントミラー比調整回路９７とで第３の電流値補正回路が構成される。
【００６３】
本実施形態によれば、第２の実施形態と同様に、第２の基準電圧ＶＲＥＦが他の用途で使用している場合等、第２の基準電圧ＶＲＥＦが変更不可能な場合、トランジスタ４０を流れる電流値を測定し、この測定値に基いて基準電流値を任意の値に変更可能となる。
【００６４】
（第４の実施形態）
第１の実施形態で例示および説明した、第２の基準電圧ＶＲＥＦの電圧値を変更して第１の基準電流ＩＲＥＦ１を変更する第１の電流値補正回路（図２）と、第２の実施形態で例示および説明した、Ｐチャンネルトランジスタで構成されたカレントミラー回路のミラー比を変更する第２の電流値補正回路の両方を搭載することで、基準電流の設定における精度が更に高まり、さらに電流値の微調節が可能となる。これを第４の実施形態として以下で説明する。
【００６５】
図７は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の一構成例を示す回路図である。なお、図７において、図４に示す第２の実施形態の構成と同じ要素については、同一の符号を付して説明を省略する。
【００６６】
本実施形態は、第２の実施形態の回路構成に、カレントミラー比制御信号ＶＲＣＯＮ１１、ＶＲＣＯＮ１ｎを読み出す制御信号読み出し回路８を追加した構成をとる。なお、図７においては、説明を簡単にするため、カレントミラー比制御信号ＶＲＣＯＮ１１に対する読み出し回路しか記載されていないが、ｎ個のカレントミラー比制御信号ＶＲＣＯＮ１１〜ＶＲＣＯＮ１ｎに対応してｎ個の論理レベルの読み出しが可能である。
【００６７】
図８は、図７の制御信号読み出し回路８の内部構成を示す回路図である。図８において、通常状態では、制御信号ＴＥＳＴは論理“Ｈ”レベルであり、データ信号ＤＯＵＴ１としてＤＭＯＵＴ１の論理レベルが出力される。制御信号ＴＥＳＴを論理“Ｌ”レベルにすることで、検査・評価時に、データ信号ＤＯＵＴ１としてカレントミラー比制御信号ＶＲＣＯＮ１１の論理レベルが読み出し可能となる。これによって、トランジスタ３５を流れる電流が、設定した電流となっているかを間接的に確認できる。また、カレントミラー比制御信号の論理レベルを読み出すことで、電流調整後の値に間違いがないかどうかを容易に測定可能になるため、電流値の信頼性が更に高まる。
【００６８】
なお、本実施形態では、第１の実施形態における第１の電流値補正回路と、第２の実施形態における第２の電流値補正回路とを組み合わせたが、第１の電流値補正回路、第２の電流値補正回路、および第３の実施形態における第３の電流値補正回路のうち少なくとも２つを組み合わせることで、同等以上の効果が得られる。
【００６９】
上記説明と同様に、制御信号読み出し回路８を、第２または第３の実施形態に追加することで、電流調整後の電流値の信頼性が更に高まる。
【００７０】
なお、上記の各実施形態において、ダミーセル４０を通常のＮチャンネルトランジスタとして例示および説明したが、ダミーセル４０として、メモリーセル２と同一構成となるフローティングゲート構造を有したトランジスタを使用することにより、メモリセル２とダミーセルのトランジスタの形状が同一となるため、プロセスばらつきに起因した電流値の差を更に低減することができる。
【００７１】
【発明の効果】
以上説明したように、本発明によれば、基準電流を直接測定し、電流値の補正ができるため、ＰＡＳＳ／ＦＡＩＬ判定を用いた場合よりも、短時間かつ高精度に基準電流を設定でき、より安定した動作が確保できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一構成例を示す回路図
【図２】第１の実施形態における、第２の基準電圧発生回路（第１の電流値補正回路）の一構成例を示す回路図
【図３】第１の実施形態における、第１の基準電圧発生回路の一構成例を示す回路図
【図４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の一構成例を示す回路図
【図５】図４のカレントミラー比調整回路の内部構成を部分的に示す回路図
【図６】本発明の第３の実施形態に係る不揮発性半導体記憶装置の一構成例を示す回路図
【図７】本発明の第４の実施形態に係る不揮発性半導体記憶装置の一構成例を示す回路図
【図８】図７の制御信号読み出し回路８の内部構成を示す回路図
【図９】従来の不揮発性半導体記憶装置の一構成例を示す回路図
【符号の説明】
１：メモリセルアレイ
３：第１の電流読み出し手段
４：第２の電流読み出し手段
５：増幅回路
６：第３の電流読み出し手段
７：第４の電流読み出し手段
８：制御信号読み出し回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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