(57)【要約】【課題】メインワード線及びＹＳ線を多層に配線した従来の配線構造による制約を指摘し、当該制約による配線数の制限をなくすことができる多層配線構造を有する半導体記憶装置を提供することである。【解決手段】Ｙ方向に延びる列選択線（ＹＳ）と、Ｘ方向に延びるメインワード線（ＭＷＬ）とを多層配線した多層配線構造を有する半導体記憶装置において、ＹＳの配線層をＭＷＬの配線層よりも下層に配置した構造を有する半導体記憶装置が得られる。この構造によれば、Ｘ方向と交叉するように配置されたサブワードドライバ（ＳＷＤ）領域において、最上層にＭＷＬ配線を設け、その下層にサブワード選択線（ＦＸＴ／Ｂ）配線層を設け、当該下層配線層における島パターンの数を減少させることができる。この結果、ＳＷＤ領域における隣接するＭＷＬ間のスペースに複数の電源線等を配置することが可能となる。【選択図】　　　図２
2004006479.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ列方向（Ｙ方向）及び行方向（Ｘ方向）に配列された複数のメモリセルを含む複数のメモリマットと、各メモリマットの周辺に、前記Ｙ方向と交叉する位置に配置されたセンスアンプ（ＳＡ）領域と、前記Ｘ方向と交叉する位置に配置されたサブワードドライバ（ＳＷＤ）領域とを有し、前記メモリマット上には、Ｙ方向に延びる列選択線（ＹＳ）と、Ｘ方向に延びるメインワード線（ＭＷＬ）とが配列されている半導体記憶装置において、前記ＹＳの配線層は、前記ＭＷＬの配線層よりも下層に設けられていることを特徴とする半導体記憶装置。
【請求項２】
請求項１において、前記ＳＷＤ領域は、前記サブワード選択線（ＦＸＴ／Ｂ）層、及び、前記ＭＷＬの配線層とを備え、前記ＭＷＬの配線層が前記ＦＸＴ／Ｂの配線層よりも上層に配置されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２において、前記ＦＸＴ／Ｂ層の配線層の下には、サブワード線（ＳＷＬ）を含む配線層がＭ１層として配線され、前記ＦＸＴ／Ｂ層はＭ２層として配置されていることを特徴とする半導体記憶装置。
【請求項４】
請求項３において、前記ＭＷＬは、互いに間隔を置いて前記Ｘ方向に配置され、当該ＭＷＬを含む層は、前記Ｍ２層上のＭ３層内に配置され、該Ｍ３層は、更に、互いに隣接する前記ＭＷＬの間に、前記Ｘ方向に延びる電源線を有していることを特徴とする半導体記憶装置。
【請求項５】
請求項４において、前記互いに隣接するＭＷＬの間には、複数本の前記電源線が配置されていることを特徴とする半導体記憶装置。
【請求項６】
請求項３において、前記Ｍ１層内には、前記ＦＸＴ／Ｂと接続される島パターンを含んでいることを特徴とする半導体記憶装置。
【請求項７】
請求項１において、前記ＳＡ領域は、Ｙ方向に延びるビットペア線を配置した配線層をＭ１層、前記ＹＳを配列した配線層をＭ２層として備え、前記ＹＳを含むＭ２層は、前記Ｍ１層より上層に配線されていることを特徴とする半導体記憶装置。
【請求項８】
請求項７において、前記ＳＡ領域は、前記Ｍ１層の下層に配置されたセンスアンプを構成する素子領域を備え、前記Ｍ２層の上層は、前記素子領域に電気的に接続される電源配線及び信号線を含むＭ３層を有し、前記Ｍ３層の電源配線及び信号線はＸ方向に延びていることを特徴とする半導体記憶装置。
【請求項９】
請求項８において、前記ＹＳを含むＭ２層は、前記Ｍ３層の電源配線及び信号線を前記素子領域に接続する島パターンを有していることを特徴とする半導体記憶装置。
【請求項１０】
請求項９において、前記Ｍ２層の島パターンは、前記Ｍ３層に設けられたセンスアンプ駆動線に対応して設けられ、当該センスアンプ駆動線に接続されていることを特徴とする半導体記憶装置。
【請求項１１】
請求項１において、前記各メモリマットの周辺領域で、前記ＳＡ領域と前記ＳＷＤ領域とが形成されないクロス領域を備え、前記クロス領域は、前記ＳＷＤ領域に設けられた配線と接続される第１の配線と、前記ＳＡ領域に設けられた配線と接続される第２の配線とを有していることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１において、前記第１の配線は、第２の配線より下層に設けられていることを特徴とする半導体記憶装置。
【請求項１３】
請求項１２において、前記第１の配線は前記ＳＷＤ領域のサブワード選択線（ＦＸＴ／Ｂ）に接続されるＦＸＴ／Ｂと、電源配線とを含み、他方、前記第２の配線は前記ＳＡ領域内のセンスアンプ用の電源配線を含んでいることを特徴とする半導体記憶装置。
【請求項１４】
請求項１において、前記メモリマットの周辺領域で、前記ＳＡ領域と前記ＳＷＤ領域とが形成されていないクロス領域を有し、前記クロス領域には、前記ＳＡ領域に設けられたセンスアンプに接続されたサブアンプが設けられていることを特徴とする半導体記憶装置。
【請求項１５】
請求項１４において、前記メモリマットの周辺領域で、前記ＳＡ領域と前記ＳＷＤ領域とが形成されていないクロス領域を有し、前記クロス領域には、ＣＭＯＳスイッチが設けられていることを特徴とする半導体記憶装置。
【請求項１６】
メインワード線（ＭＷＬ）及びサブワード選択線（ＦＸＴ／Ｂ）を配列したサブワードドライバ（ＳＷＤ）領域を備えた半導体記憶装置において、前記サブワード選択線（ＦＸＴ／Ｂ）の配線層が、メインワード線（ＭＷＬ）の配線層よりも下層に設けられていることを特徴とする半導体記憶装置。
【請求項１７】
請求項１６において、前記ＭＷＬは互いに間隔をおいて配置されると共にメモリマットのＭＷＬと接続できるように、Ｘ方向に延在しており、前記ＭＷＬの下層に設けられた前記ＦＸＴ／ＢはＸ方向と交叉するＹ方向に延在していることを特徴とする半導体記憶装置。
【請求項１８】
請求項１７において、前記ＦＸＴ／Ｂの配線層の下層には、サブワード線が前記Ｘ方向に配線されていることを特徴とする半導体記憶装置。
【請求項１９】
請求項１６〜１８のいずれかにおいて、互いに隣接する前記ＭＷＬ間のスペースには、複数の電源配線がＸ方向に配列されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、特に、多層配線を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置には、メモリチップ内を複数のバンクに分割すると共に、各バンク内をサブブロックに区分し、更に、各サブブロック内に複数のメモリマットをマトリックス状に配列した構成を備えたＤＲＡＭがある。このような構成のＤＲＡＭは、各メモリマットの対向する２辺に沿ってセンスアンプ（ＳＡ）領域を設け、残りの一辺或いは２辺に沿ってサブワードドライバ（ＳＷＤ）領域を有している。ここで、ＳＡ領域は各メモリマットのワード線方向（即ち、Ｘ方向）の両側にレイアウトされるものとし、ＳＷＤ領域は各メモリマットのＸ方向を横切る方向にレイアウトされるものとする。換言すれば、ＳＷＤ領域は列選択線（ＹＳ）の延在するＹ方向に対して並行に配置され、ＳＡ領域はＸ方向に対して並行に配置されている。
【０００３】
上記したようなＤＲＡＭにおいて、センスアンプ（ＳＡ）領域とサブワードドライバ（ＳＷＤ）領域との交点領域（クロス領域）、即ち、ＳＡ領域及びＳＷＤ領域として使用されない領域にもＳＡ及びＳＷＤ回路を制御或いは駆動する回路を配置することにより、これらクロス領域を有効に使用して、大集積化の要求に応える試みが成されている。また、ＳＷＤ領域を設けること、及び、クロス領域を有効に利用することはＤＲＡＭの高速化にも有効である。
【０００４】
更に、チップサイズの低減の要求に応えるために、隣接するメモリマット間だけでなく、メモリマット上にも、種々の配線が配列される傾向にある。例えば、電源配線、ローカル入出力線（ＬＩＯ）、メイン入出力線（ＭＩＯ）、信号配線等を通す配線が互いに異なる配線層上にメッシュ状に配線（以下、メッシュ配線と呼ぶ）されることも多くなっている。
【０００５】
従来、この種の半導体記憶装置として、例えば、特開２００２―１５５７８号公報（以下、引用文献１と呼ぶ）で開示されたＤＲＡＭが提案されている。当該ＤＲＡＭのアレイ構成は、ＤＷＤ（Ｄｉｖｉｄｅｄ　Ｗｏｒｄ　Ｄｒｉｖｅｒ　）方式を採用すると共に、ローカル入出力線ＬＩＯからグローバル入出力線ＧＩＯまで、入出力線を階層化した構成が採用され、更に、クロス領域内にサブアンプ或いはＣＭＯＳスイッチを配置することが提案されている。
【０００６】
具体的に、引用文献１に記載されたＤＲＡＭのメモリマット上の多層配線について説明する。引用文献１の図８に示されているように、メモリマット内における多層配線は、基板内に形成されたＭＯＳＦＥＴのゲート電極と一体的に形成されたワード線を有し、当該ワード線上に絶縁膜を介して形成され、拡散層に接続されたビット線（以下、Ｍ１層と呼ぶ）、及び、拡散層に接続されると共にビット線上に配置され、プレート電極に接続されたキャパシタとを有している。この場合、Ｍ１層は第１層目のポリシリコン層ＦＧ及びサブワード線をも含んでいる。
【０００７】
更に、上記したプレート電極上には、メインワード線（ＭＷＬ）を含む下層配線層（以下、Ｍ２層と呼ぶ）、及び、このＭ２層上に配列されたカラム選択線（ＹＳ線）を含む最上層配線層（以下、Ｍ３層と呼ぶ）を配置した多層構造が採用されている。ここで、Ｍ３層上のカラム選択線（ＹＳ線）はＹ方向、即ち、カラム方向に延在し、他方、Ｍ２層上のメインワード線（ＭＷＬ）は、Ｙ方向と交叉するロウ方向、即ち、Ｘ方向に延在している。
【０００８】
一方、各メモリマットを囲む周辺回路として設けられたサブワードドライバ（ＳＷＤ）領域上における多層配線は、ＭＷＬやＸ系（ワード線側）信号線、メッシュ電源線等をＸ方向に配列したＭ２層と、ワード線を選択するサブワード選択信号（ＦＸ）線、ＳＷＤ領域内で使用する電源線、クロス領域内の回路で使用する電源線、ＭＩＯ線をＹ方向に配列したＭ３層とを備えている。
【０００９】
上述したように、引用文献１では、メモリマット上においも、或いは、周辺回路であるＳＷＤ領域においても、メインワード線（ＭＷＬ）を下層配線層であるＭ２層にＸ方向に配列する一方、Ｍ２層の上部配線層であるＭ３層に、メモリマット及びＳＷＤ領域に必要な配線層であるＹＳ線及びＦＸ線をＹ方向に配列する構成が採用されている。
【００１０】
このように、メモリマット及びＳＷＤ領域において、ＭＷＬをＭ２層にＸ方向に配列した場合、特に、ＳＷＤ領域における配線が制約されることが判明した。具体的に説明すると、ＳＷＤ領域には、ワード線を選択するためにサブワード選択信号線ＦＸＴ／Ｂ及び電源線が必要であり、これらＦＸＴ／Ｂ及び電源線は、Ｍ１層に設けられているサブワード線（ＳＷＬ）と電気的に接続されなければならない。
【００１１】
したがって、サブワード選択信号線ＦＸＴ／Ｂ及び電源線をＭ３層（最上位層）に配列した多層配線構造では、ＳＷＤ領域内に配置されたＭ２層を介して、Ｍ３層のサブワード選択信号線ＦＸＴ／Ｂ及び電源線をＭ１層のサブワード線（ＳＷＬ）に電気的に接続すると共に、更に、Ｍ１層下部の拡散層やゲートに電気的に接続する必要がある。ここで、サブワード選択線ＦＸＴ／Ｂは、メインワード線（ＭＷＬ）及びサブワード線（ＳＷＬ）に比較して数が多いことを考慮しておく必要がある。
【００１２】
このため、Ｍ２層には、Ｍ３層のＦＸＴ／ＢをＭ１層のＳＷＬに接続する島パターンを多数設けると共に、ＳＷＤ領域内結線用配線が設けられなければならない。即ち、ＳＷＤ領域内のＭ２層には、ＭＷＬ、Ｘ系各信号線、メッシュ電源のほかに、ＦＸＴ／ＢをＭ１層に電気的に接続するための島パターンを配置する必要がある。この場合、ＳＷＤ領域では、ＭＷＬ、Ｘ系各信号線、メッシュ電源配線は、Ｍ２層内のＦＸＴ／Ｂと接続される島パターンを避けるように、配置する手法が採用されている。したがって、引用文献１に示された多層配線構造では、ＭＷＬ以外のＭ２層の配線数は、前述したＭ２層内に形成された島パターン、ＳＷＤ内結線用配線によって制限される結果となっている。
【００１３】
【発明が解決しようとする課題】
このような従来タイプのアレイ配線構成の問題点として、今後、ＤＲＡＭの大集積化に伴って、アレイサイズも大きくなりクロス領域内に配置される回路も増加し、これら回路を駆動するため信号線も増加することが予想され、また低電圧化の要求からアレイで使用する電源も増えてくることも予想される。これら信号線やアレイ電源線は、主に、行デコーダ（ＸＤＥＣ側からメインワード線（ＭＷＬ）の間を通ってＸ方向に延在して、各メモリマットに供給されるため、Ｘ方向の配線数に制約のある上記した配線構造では、必要な信号線や電源線が通せなくなることが考えられる。
【００１４】
具体的な例として、図１２に従来の多層配線構造の問題点を示す。本図はメモリマット（ＭＡＴ）内のＭ２及びＭ３層における配線を示している。従来のアレイ配線構成では、図示されているように、ＭＷＬはＭ２層にＸ方向に配線され、ＹＳはＭ３層にＹ方向に配線されている。
【００１５】
このような配線構造において、ＭＡＴ内のサイズが５１２ｂｉｔ×５１２ｂｉｔであり、ＳＷＤ領域内回路構成が８ＳＷＬ／１ＭＷＬの場合、ＭＡＴ内を通るＭＷＬの本数は６４（５１２／８）本となる。実際に配線を行う場合、ＳＷＤ領域内を通過するＸ系（ロウ系）各信号線やアレイ電源の通過可能本数は、ＳＷＤ領域内のＭ２層における島パターンやＭ２層内の内部配線のレイアウト律則によりＭＷＬ２本に１本しか通せないため、この場合の通過配線本数は３２本となる。
【００１６】
一方、メモリマット内回路では、ＸＤＥＣ側からアレイ内に入ってくる各信号線や電源配線は、図中の表から１ＭＡＴ当たり５２本必要であるが、３２本しか配線できない従来のアレイレイアウトでは破綻してしまう。
【００１７】
上記したように、従来、ＹＳ方向に延在する配線を最上層配線層として配置し、メインワード方向に延在する配線を下層配線層として配置した配線構造が採用され、ＭＩＯ線はＹＳ方向に最上層配線層（Ｍ３層）に設けられている。この配線構造では、メインワード線方向、即ち、Ｘ方向のメッシュ配線の自由度が無く、ある一定の規則性でしか配線できなかった。
【００１８】
即ち、下層配線層（Ｍ２層）をメインワード線方向（Ｘ方向）に配置すると、サブワードドライバ内の結線にも、下層配線層（Ｍ２層）を使用することが必要となり、このため、メインワード線方向のアレイ内メッシュ配線のレイアウトが律則されてしまい、メインワード線２本の間に、１本の配線しか通せなくなる。
【００１９】
メインワード線方向はＹＳ方向と比較して、メモリマット或いはアレイ内の電源線のほかに、クロス領域内の回路の信号線等を通すことがあるため、多くの配線を通す必要があるが、従来の配線構造では、今後、クロス領域内の回路変更により信号線が増えてくると、チップサイズに影響が出てくる可能性がある。
【００２０】
このように、従来、メモリマット（メモリアレイ）上のＭ２層内におけるＭＷＬの配線及び配線層をそのまま周辺回路であるＳＷＤ領域及びＳＡ領域に延長する構成が採用され、その結果として生じる不都合については、全く考慮されていないのが実情である。
【００２１】
本発明の目的は、メモリマット（メモリアレイ）上における配線構造をそのままＳＷＤ及びＳＡ領域等の周辺回路まで延長した場合における不都合を指摘し、この不都合を軽減した半導体記憶装置を提供することである。
【００２２】
本発明の他の目的は、将来における信号線及び電源配線の増加に充分耐えることができる半導体記憶装置の配線構造を提供することである。
【００２３】
本発明の更に他の目的は、従来のアレイ構成で使用していた配線構成を入れ替えたレイアウト構成を有する半導体記憶装置を提供することである。
【００２４】
【課題を解決するための手段】
本発明では、メインワード線方向に最上層配線層（Ｍ３層）、ＹＳ方向に下層配線層（Ｍ２層）を設け、Ｍ３層に配列されたメインワード線と平行にＭＩＯ線を通すことにより、サブワードドライバ内の結線に最上位配線を使用しない配線構造が得られる。この配線構造によれば、アレイ内メインワード線方向の各電源、各信号線等の配分を効率的に割り振ることができ、メッシュ配線レイアウトの自由度を上げることができると共に、面積を低減できると言う効果がある。
【００２５】
更に、本発明の特徴となる態様を以下に列挙する。
【００２６】
本発明の第１の態様によれば、それぞれ列方向（Ｙ方向）及び行方向（Ｘ方向）に配列された複数のメモリセルを含む複数のメモリマットと、各メモリマットの周辺に、前記Ｙ方向と交叉する位置に配置されたセンスアンプ（ＳＡ）領域と、前記Ｘ方向と交叉する位置に配置されたサブワードドライバ（ＳＷＤ）領域とを有し、前記メモリマット上には、Ｙ方向に延びる列選択線（ＹＳ）と、Ｘ方向に延びるメインワード線（ＭＷＬ）とが配列されている半導体記憶装置において、前記ＹＳの配線層は、前記ＭＷＬの配線層よりも下層に設けられていることを特徴とする半導体記憶装置が得られる。
【００２７】
本発明の第２の態様によれば、第１の態様において、前記ＳＷＤ領域は、前記サブワード選択線（ＦＸＴ／Ｂ）層、及び、前記ＭＷＬの配線層とを備え、前記ＭＷＬの配線層が前記ＦＸＴ／Ｂの配線層よりも上層に配置されていることを特徴とする半導体記憶装置が得られる。
【００２８】
本発明の第３の態様によれば、第２の態様において、前記ＦＸＴ／Ｂ層の配線層の下には、サブワード線（ＳＷＬ）を含む配線層がＭ１層として配線され、前記ＦＸＴ／Ｂ層はＭ２層として配置されていることを特徴とする半導体記憶装置が得られる。
【００２９】
本発明の第４の態様によれば、第２又は第３の態様において、前記ＭＷＬは、互いに間隔を置いて前記Ｘ方向に配置され、当該ＭＷＬを含む層は、前記Ｍ２層上のＭ３層内に配置され、該Ｍ３層は、更に、互いに隣接する前記ＭＷＬの間に、前記Ｘ方向に延びる電源線を有していることを特徴とする半導体記憶装置が得られる。
【００３０】
本発明の第５の態様によれば、第４の態様において、前記互いに隣接するＭＷＬの間には、複数本の前記電源線が配置されていることを特徴とする半導体記憶装置が得られる。
【００３１】
本発明の第６の態様によれば、第３の態様において、前記Ｍ１層内には、前記ＦＸＴ／Ｂと接続される島パターンを含んでいることを特徴とする半導体記憶装置が得られる。
【００３２】
本発明の第７の態様によれば，第１の態様において、前記ＳＡ領域は、Ｙ方向に延びるビットペア線を配置した配線層をＭ１層、前記ＹＳを配列した配線層をＭ２層として備え、前記ＹＳを含むＭ２層は、前記Ｍ１層より上層に配線されていることを特徴とする半導体記憶装置が得られる。
【００３３】
本発明の第８の態様によれば、第７の態様において、前記ＳＡ領域は、前記Ｍ１層の下層に配置されたセンスアンプを構成する素子領域を備え、前記Ｍ２層の上層は、前記素子領域に電気的に接続される電源配線及び信号線を含むＭ３層を有し、前記Ｍ３層の電源配線及び信号線はＸ方向に延びていることを特徴とする半導体記憶装置が得られる。
【００３４】
本発明の第９の態様によれば、第８の態様において、前記ＹＳを含むＭ２層は、前記Ｍ３層の電源配線及び信号線を前記素子領域に接続する島パターンを有していることを特徴とする半導体記憶装置が得られる。
【００３５】
本発明の第１０の態様によれば、第９の態様において、前記Ｍ２層の島パターンは、前記Ｍ３層に設けられたセンスアンプ駆動線に対応して設けられ、当該センスアンプ駆動線に接続されていることを特徴とする半導体記憶装置が得られる。
【００３６】
本発明の第１１の態様によれば、第１の態様において、前記各メモリマットの周辺領域で、前記ＳＡ領域と前記ＳＷＤ領域とが形成されないクロス領域を備え、前記クロス領域は、前記ＳＷＤ領域に設けられた配線と接続される第１の配線と、前記ＳＡ領域に設けられた配線と接続される第２の配線とを有していることを特徴とする半導体記憶装置が得られる。
【００３７】
本発明の第１２の態様によれば、第１１の態様において、前記第１の配線は、第２の配線より下層に設けられていることを特徴とする半導体記憶装置が得られる。
【００３８】
本発明の第１３の態様によれば、第１２の態様において、前記第１の配線は前記ＳＷＤ領域のサブワード選択線（ＦＸＴ／Ｂ）に接続されるＦＸＴ／Ｂと、電源配線とを含み、他方、前記第２の配線は前記ＳＡ領域内のセンスアンプ用の電源配線を含んでいることを特徴とする半導体記憶装置が得られる。
【００３９】
本発明の第１４の態様によれば、第１の態様において、前記メモリマットの周辺領域で、前記ＳＡ領域と前記ＳＷＤ領域とが形成されていないクロス領域を有し、前記クロス領域には、前記ＳＡ領域に設けられたセンスアンプに接続されたサブアンプが設けられていることを特徴とする半導体記憶装置が得られる。
【００４０】
本発明の第１５の態様によれば、第１４の態様において、前記メモリマットの周辺領域で、前記ＳＡ領域と前記ＳＷＤ領域とが形成されていないクロス領域を有し、前記クロス領域には、ＣＭＯＳスイッチが設けられていることを特徴とする半導体記憶装置が得られる。
【００４１】
本発明の第１６の態様によれば、メインワード線（ＭＷＬ）及びサブワード選択線（ＦＸＴ／Ｂ）を配列したサブワードドライバ（ＳＷＤ）領域を備えた半導体記憶装置において、前記サブワード選択線（ＦＸＴ／Ｂ）の配線層が、メインワード線（ＭＷＬ）の配線層よりも下層に設けられていることを特徴とする半導体記憶装置が得られる。
【００４２】
本発明の第１７の態様によれば、第１６の態様おいて、前記ＭＷＬは互いに間隔をおいて配置されると共にメモリマットのＭＷＬと接続できるように、Ｘ方向に延在しており、前記ＭＷＬの下層に設けられた前記ＦＸＴ／ＢはＸ方向と交叉するＹ方向に延在していることを特徴とする半導体記憶装置が得られる。
【００４３】
本発明の第１８の態様によれば、第１７の態様において、前記ＦＸＴ／Ｂの配線層の下層には、サブワード線が前記Ｘ方向に配線されていることを特徴とする半導体記憶装置が得られる。
【００４４】
本発明の第１９の態様によれば、第１６〜１８の態様のいずれかにおいて、互いに隣接する前記ＭＷＬ間のスペースには、複数の電源配線がＸ方向に配列されていることを特徴とする半導体記憶装置が得られる。
【００４５】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態に係る半導体記憶装置を説明する。
【００４６】
図１（ａ）及び（ｂ）を参照して、本発明の一実施形態に係る半導体記憶装置の概略構成を説明する。図１（ａ）には、本発明に係る半導体記憶装置のチップレイアウトの概略構成が示されており、図１（ｂ）には、その一部が拡大して示されている。図１（ａ）を参照すると、チップは４つのバンク０、１、２、３に区分されており、各バンク０、１、２、３はＹデコーダ（ＹＤＥＣ）２０を挟んで左右に分けられた２つのサブブロックを有し、各サブブロックには、複数のメモリマットが設けられている。更に、図示された各サブブロックの上下方向中央には、集中的にサブアンプ領域２１が配置されると共に、各バンク０、１、２、３のチップ中央領域（図の上下方向中央位置）には、メインアンプ領域２２及びメインワードドライバ、制御回路領域（以下、ＭＷＤ領域と呼ぶ）２３が配置されている。前述したように、サブアンプ領域２１を各サブブロックの中央位置に集中的に配置すれば、サブアンブ領域２１内に設けらけられる複数のサブアンプを集中的に制御できるため、レイアウト面積を縮小できると言う利点がある。
【００４７】
ここで、各サブブロックにおけるＹＤＥＣ２０からは、列選択（ＹＳ）線が図の左右方向に引き出されており、他方、ＭＷＤ領域２３からは、図の上下方向にメインワード線（ＭＷＬ）が引き出されている。ここでは、ＹＳ線の延在方向をＹ方向又はＹＳ方向と呼び、ＭＷＬの延在方向をＸ方向と呼ぶ。
【００４８】
図示されたチップレイアウトは、Ｙ方向に延在するＹＳ線を半導体基板上の第２のメタル層（Ｍ２層）に配置する一方、Ｘ方向に延在するＭＷＬを第３のメタル層（Ｍ３）層に配置することを特徴としている。即ち、本発明は、従来、Ｍ３層に配列されていたＹＳ線をＭ２層に配置し、Ｍ２層に配置されていたＭＷＬをＭ３層に配置した構成を有している。更に、図１（ｂ）に拡大して示されているように、各バンク内に配列されたメモリアレイは複数のメモリマットＭＡＴ２５と、各ＭＡＴの周辺に設けられた周辺回路とを備えている。図示された例では、各ＭＡＴ２５のＸ方向両側（即ち、図の左右両側）にセンスアンプ（ＳＡ）領域２６が配置されており、各ＭＡＴ２５のＹ方向両側（即ち、図の上下両側）にサブワードドライバ（ＳＷＤ）領域２７が配置されている。更に、図示された例では、各ＭＡＴ２５のＳＡ領域２６とＳＷＤＡ領域２７とが交叉する部分、即ち、クロス領域２８にも配線が施されている。
【００４９】
図１（ａ）で概略的に説明したことからも明らかなように、各ＭＡＴ２５上のＭ２層に、Ｙ方向にＹＳ線が配列されており、Ｍ２層の上部に設けられたＭ３層にＸ方向にＭＷＬが配列されている。
【００５０】
図１（ｂ）に示された周辺回路のうち、ＳＡ領域２６には、Ｙ方向に延びるＹＳ線のほかに、メッシュ電源線がＭ２層に配置され、センス系各信号線、ＬＩＯ線、及び、アレイ電源線がＭ３層に配置されている。一方、ＳＷＤＡ領域２７には、サブワード線（ＳＷＬ）選択（ＦＸ）信号線、電源線、及び、クロス領域用電源線をＭ２層に配列し、他方、Ｘ方向に延びるＭＷＬを含むＸ系各種信号線、メッシュ電源線、及び、ＭＩＯ線を最上層であるＭ３層に配列している。更に、クロス領域２８には、ＳＷＤ領域２７の方向に延び、ＳＷＤ領域２７の配線に接続されるべき配線がＭ２層に配列されると共に、ＳＡ領域２６の方向に延び、ＳＡ領域２６の配線と接続されるべき配線が、Ｍ３層に配列されている。
【００５１】
図１に示されたように、Ｘ方向に延びるＭＷＬはＭ３層に配列され、Ｙ方向に延びるＹＳ線はＭ２層に配列されている。このことは、アレイ回路のＳＷＤ領域２７、ＳＡ領域２６、クロス領域２８上のＭ２及びＭ３層の配線を従来の配線と入れ替えることを意味している。こうすることで、ＳＷＤ領域２７内のレイアウト律則箇所を回避してＸＤＥＣ側の各信号線や電源配線本数を増やすことができる。
【００５２】
以下、本発明の一実施形態に係る半導体記憶装置のレイアウト構造を各部分に分けて説明する。図２を参照して、図１に示されたＭＡＴ２５における配線レイアウトを説明する。図示された例では、半導体基板上に配線されたサブワード線（ＳＷＬ）及びビット線等を含む第１メタル層（Ｍ１層）（図示せず）が配列されている。当該Ｍ１層の上には、Ｍ２層として、ＹＳ線及びメッシュ配線がＹ方向に配列されている。ここで、図示されたＭＡＴ２５は、５１２ｂｉｔ×５１２ｂｉｔの容量を備え、当該ＭＡＴ２５のＭ２層には、１２８本のＹＳ線がＹ方向に配列されると共に、ＹＳ線間には、１２８本のメッシュ電源配線３１（破線）も配列されている。一方、ＭＡＴ２５のＭ３層には、Ｘ方向に６４本のメインワード線（ＭＷＬ）が配列されると共に、隣接する２本のＭＷＬ線間に２本のメッシュ配線３２を配列でき、合計で６４本のメッシュ配線３２を配列できる。このように、Ｘ方向に対して、メッシュ配線３２を６４本配列できるのは、後述するように、ＭＡＴ２５の上下に配置されたＳＷＤ領域２７において、Ｍ３層上におけるＭＷＬの配線間隔を充分に広くできるからである。
【００５３】
従来のレイアウトでは、ＭＷＬ間には、Ｘ方向に配列できるメッシュ配線の本数は最大３２本であるから、本発明のレイアウト構成では、２倍のメッシュ配線をＸ方向に配線できることになる。このことは、電源線の本数、Ｘ系信号線数の増加に充分応えることができる配線構造であることを意味している。
【００５４】
図３、図４、及び、図５を参照して、図１に示されたＳＷＤ領域２７の構成を具体的に説明する。図３には、Ｍ３層に配線されたメインワード線（ＭＷＬ）に接続されたＳＷＤ回路の一例を示しており、このＳＷＤ回路はメインワード信号をサブワード選択信号ＦＸＴ／Ｂ（添字省略）にしたがって、サブワード線（ＳＷＬ）に分配する動作を行う。図示されたＳＷＤ回路はメインワード信号を４本のＳＷＬ線のいずれかに分配する例を示している。この関係で、ＳＷＤ回路は、互いに相補的なサブワード選択信号ＦＸＴ及びＦＸＢが与えられる４つのＳＷＤ単位回路２７１〜２７４を有し、各ＳＷＤ単位回路２７１〜２７４には、両サブワード選択信号ＦＸＴ及びＦＸＢ（添字略）にしたがって、ＳＷＬ０〜３上にサブワード選択信号を出力する。
【００５５】
各ＳＷＤ単位回路２７１〜２７４は、互いに同一の構成を備え、与えられるＦＸＴ／Ｂのみが相違しているから、ここでは、ＳＷＤ単位回路２７１を例にとって説明する。ＳＷＤ単位回路２７１は、ゲートを互いに共通に接続されたＰＭＯＳ及びＮＭＯＳトランジスタ４１、４２と、これらトランジスタの共通に接続されたドレインに接続されたＮＭＯＳトランジスタ４３とによって構成されている。
【００５６】
このうち、ＰＭＯＳトランジスタ４１のソースには、ＦＸＴ０が与えられており、他方、ＮＭＯＳトランジスタ４３のゲートには、ＦＸＴ０と極性の異なるＦＸＢ０が与えられている。この構成では、ＭＷＬにローレベルが与えられ、ＦＸＴ０にハイレベルが与えられると、ＳＷＤ単位回路２７１はＰＭＯＳトランジスタ４１がオンし、ＮＭＯＳトランジスタ４３がオフとなって選択状態となり、ＳＷＬ０に対して、ハイレベル信号を出力する。他方、非選択状態では、ＮＭＯＳトランジスタ４２及び４３がオンとなり、ＳＷＬ０には、ローレベル信号が出力される。
【００５７】
図３に示すような構成を有するＳＷＤ単位回路２７１〜２７４のＭＷＬは、本発明の一実施形態では、Ｍ３層に配置されており、ＦＸＴ／Ｂ用配線はＭ３層の下部配線であるＭ２層に配置されている。更に、ＳＷＤ単位回路２７１〜２７４で選択されるＳＷＬ０〜３はＭ２層より下のＭ１層に配線されている。したがって、ＳＷＤ回路２７では、Ｍ１層〜Ｍ３層との間を電気的に接続することが必要となる。
【００５８】
図４をも参照して、更に具体的に説明すると、同図の左側には、基板上の拡散層からＭ１層までの実体配線が示されており、右側には、Ｍ２層及びＭ３層の実体配線が示されている。図４の左側に示されているように、ＳＷＤ回路は、半導体基板に形成されたＰＭＯＳ及びＮＭＯＳ等の素子領域を含むＬ層、これら素子間を接続するポリシリコン層を含むＦＧ層、及び、ＦＧ層上に形成されたＭ１層とを備えている。Ｍ１層には、図４のＸ方向に延びるサブワード線（ＳＷＬ）０〜３が設けられており、各ＳＷＬ０〜３はコンタクトを介してＬ層の素子に電気的に接続されている。更に、図４の右側に示されたＭ２層には、サブワード選択線（ＦＸＴ０〜ＦＸＢ３）がＹ方向に間隔をおいて配列され、各サブワード線（ＦＸＴ０〜ＦＸＢ３）は黒丸で示された位置で、下部のＭ１層を通して素子領域に接続されている。図４のＭ２層の配線からも明らかな通り、ＦＸＴ０〜ＦＸＴ４との間、ＦＸＢ０〜ＦＸＢ３の間には、それぞれ電源配線、信号線等が配置されている。更に、Ｍ３層には、２本のＭＷＬ１及び２が互いに間隔を置いてＸ方向に配置されており、当該ＭＷＬ１及び２はＰＭＯＳ及びＮＭＯＳ領域間の２つのコンタクト部分Ｃ１、Ｃ２で、下層のＭ２層配線と接続されている。このように、この配線構造は、下層とのコンタクト部分を少なくすることができるため、ＭＷＬ間の間隔を広くとることができると言う利点がある。したがって、図示されたＭＷＬ１とＭＷＬ２との間には、２本のメッシュ配線ＭＳ１、ＭＳ２を通すことができる。
【００５９】
次に、図４のｚ−ｚ’線における断面を示す図５をも参照すると、Ｍ１層には、ＳＷＬ０〜３がＸ方向に間隔をおいて配置されており、このうち、ＳＷＬ２は下層のＬ層に形成された素子と接続されている。更に、Ｍ２層には、サブワード選択線（ＦＸＢ２）がＹ方向に形成されており、当該ＦＸＢ２はＭ１層に一ヶ所設けられた島状パターンを介してＦＧ層と接続されている。Ｍ２層の上に配置されたＭ３層は、Ｙ方向に延びるＭＷＬ１、ＭＷＬ２と、両ＭＷＬ１、ＭＷＬ２間に設けられたメッシュ配線ＭＳ１、ＭＳ２とを有している。図４からも明らかな通り、Ｍ２層とＭ３層間のコンタクト部分を極力少なく出来るため、この配線構造では、電源線或いは信号線等として使用されるメッシュ配線ＭＳの本数を増加させることが可能となる。
【００６０】
即ち、ワード線を選択する信号線ＦＸＴ／Ｂ、電源線を拡散層やゲートに接続する場合、従来のＳＷＤ領域内で存在していたＭ２層内の島パターンを、ＭＷＬをゲートに接続する箇所のみにすることができ、ＳＷＤ領域におけるレイアウト律則の制約を著しく軽減できる。このため、ＳＷＬ（Ｍ３配線）間のスペースを十分に広くし、メッシュ配線のスペースとして使用できるようになる。図４及び５の例ではＳＷＤ領域内を通過配線できるメッシュ配線ＭＳは、２本のＭＷＬに対して従来１本しか配置できなかったのに対して、２本のＭＷＬに対して２本配置することができる。
【００６１】
ここで、図２を再度参照すると、従来のアレイ構成時と同じＭＡＴサイズで比較した場合、本発明に係るアレイ内の配線構成（Ｙ方向のＭ２層配線、Ｘ方向のＭ３層配線）では、図４及び５で示したようにＳＷＤ領域２７内メッシュ配線のレイアウトの制約が無くなるため１ＭＷＬ当たり、１本のメッシュ配線が可能となる。この結果、前述したように、１ＭＡＴ当たり、６４本のメッシュ配線がレイアウト可能になる。このことは、ＸＤＥＣ側からＸ方向にアレイ内に入ってくる各信号線や電源線の必要本数５２本に対して十分な本数を確保することができることを意味している。
【００６２】
図６、７、及び、８を参照して、ＳＡ領域の配線構成を説明する。
【００６３】
図６には、本発明に係る配線構造のＳＷＤ領域に適した配線構造のＳＡ回路が例示されている。図示されたＳＡ回路は、２対のビットペア線（ＢＩ０Ｔ、ＢＩ０Ｂ：ＢＩ２Ｔ、ＢＩ２Ｂ）に接続された２つのセンスアンプ部が設けられており、当該センスアンプ部は、プリチャージ回路ＰＣ、シェアード制御回路ＳＨＲ、ＹＳ回路、ＮＭＯＳ部ＳＡＮ、ＰＭＯＳ部ＳＡＰ等によって構成されている。ＮＭＯＳ部ＳＡＮを構成する２つのＮＭＯＳトランジスタは、共通接続点を介してビットペア線間に互いに直列に接続されると共に、ゲートを互いに反対位置にあるビット線に接続された構成を備えている。２つのＮＭＯＳトランジスタの共通接続点には、センスアンプ駆動線ＣＳＮに接続されている。また、ＰＭＯＳ部ＳＡＰを構成する２つのＰＭＯＳトランジスタも、ＮＭＯＳ部ＳＡＮと同様な結線を有しており、両ＰＭＯＳトランジスタの共通接続点はセンスアンプ駆動線ＣＳＰに接続されている。
【００６４】
ＹＳ回路には、列選択線ＹＳに接続されたＮＭＯＳトランジスタが備えられており、図示されたＹＳ回路の上には、ローカル入出力線ＬＩＯも配置されている。
【００６５】
ＳＡＮ及びＳＡＰの両側には、ＳＡＮ及びＳＡＰを選択的に切り離すためのシェアードセンスアンプアイソレーション回路ＳＨＲがＳＡＮ及びＳＡＰの両側に設けられており、当該回路を構成するＮＭＯＳトランジスタのゲートはアイソレーション信号線ＳＨＲ０Ｂ、ＳＨＲ１Ｂが接続されている。各ＳＨＲ回路は、プリチャージ回路ＰＣに接続されており、プリチャージ回路ＰＣを構成するＮＭＯＳトランジスタはビット線イコライザ線（ＢＬＥＱ０Ｔ、ＢＬＥＱ１Ｔ）及びビット線プリチャージ電圧供給線ＶＢＬＲに接続されている。
【００６６】
上記した各種配線のうち、基板に隣接したＦＧ層には、ＢＬＥＱ０Ｔ、ＢＬＥＱｌＴが、ビットペア線（ＢＬ０Ｔ／Ｂ、ＢＬ２Ｔ／Ｂ）が配置され、Ｍ１層には、ビットペア線ＢＬＯＴ／Ｂ、ＢＬ２Ｔ／Ｂが配置されていることは、従来の場合と同様である。
【００６７】
次に、Ｍ２層には、ＹＳ線が配置されており、他方、Ｍ３層には、ＶＢＬＲ線、ＳＨＲ０Ｂ、ＳＨＲ１Ｂ、ＬＩＯ、ＣＳＮ、及び、ＣＳＰが配置されている。換言すれば、センス系各信号線、ＬＩＯ線、アレイ電源がＭ３層に配置され、ＹＳ線、メッシュ電源がＭ２層に配置されることになる。このように、センス系信号線、ＬＩＯ線、アレイ電源がＭ３層になることで、ＳＡ領域内の拡散層（Ｌ層）及びゲートに対して、これらの配線を接続する際にだけ、Ｍ２層に島パターンを設ければよく、Ｍ２層には、内部配線は存在していない。このため、Ｍ２配線となるＹＳ線やメッシュ電源のレイアウトには、影響されずに従来と同じ本数のＹＳ線を確保できる。
【００６８】
ここで、Ｍ３層には、Ｍ２層に比較して、シート抵抗の低い金属を使用できると共に、Ｍ２層に比較して厚く形成できる。このため、Ｍ３層には、Ｍ２層の配線に比較して低い抵抗値を有する配線を形成できる。このことは、図６に示された配線のうち、ビット線スピードに影響のあるＣＳＮ、ＣＳＰの配線を低抵抗値の配線によって形成できること、及び、ＣＳＮ、ＣＳＰの配線幅を広くする必要がないことを意味している。結果として、図示された配線構造を採用したＳＡ回路はサイズを小さくできる。
【００６９】
図７を参照すると、図６に示されたＳＡ回路の実体配線図が示されており、図７の上部にはＭ２層及びＭ３層の配線が示されており、図の下部には、Ｍ１層の配線が示されている。Ｍ１層の配線からも明らかな通り、ＢＬ０Ｔ／Ｂ、ＢＬ２ＢＴ／ＢはＹ方向に延びている。また、メッシュ配線及びＹＳ線はＭ２層にＹ方向に配列されており、ＶＢＬＲ、ＳＨＲ０Ｂ、ＬＩＯ、ＣＳＮ、ＣＳＰ、ＳＨＲ１Ｂ、及びＶＢＬＲ線は、Ｘ方向に配列されている。
【００７０】
図７をｚ−ｚ’線に沿って断面した場合における配線構造が図８に示されている。図８を参照すると、図７のＣＳＰ線がＭ３層に配置されており、当該ＣＳＰ線は、Ｍ２層に４箇所設けられた島パターンと接続され、各島パターンを介して、Ｍ１層及びＦＧ層の配線と接続されている。Ｍ２層には、島パターンのほかに、ＹＳ線及びメッシュ配線が配置されており、更に、Ｍ１層には、ビットペア線ＢＬＯＴ／Ｂが設けられている。
【００７１】
図９、１０、及び、１１を参照して、クロス領域の配線構造を説明する。図９には、Ｌ層及びＭ１層の配線パターンが示されており、また、図１０には、Ｍ２層及びＭ３層の配線パターンが示されている。更に、図１１は図９及び１０のｚ−ｚ’線に沿った断面図である。ここでは、クロス領域に、ＦＸＢ０ドライバ、ＳＨＲ０ドライバ、ＳＡＮドライバ、ＮＣＳ、ＰＣＳショートＭＯＳ、ＳＡＰ１ドライバ、ＳＨＲ０ドライバ、及び、ＦＸＢ２ドライバが配置されている場合を示す。上記したＦＸＢ０ドライバ、ＳＨＲ０ドライバ、ＳＡＮドライバ、ＳＡＰ１ドライバ、ＳＨＲ０ドライバ、及び、ＦＸＢ２ドライバは図６に示した対応する配線を駆動するためのドライバである。
【００７２】
図１０に示されたＭ２層には、当該クロス領域のＹ方向に隣接する図６のＳＷＤ領域に対応する配線が設けられており、図１０のＭ３層には、当該クロス領域のＸ方向に隣接するＳＡ回路用の配線が施されている。したがって、ＳＷＤ用のサブワード選択線ＦＸＴ／Ｂと共に、各種電源線（図では、ＶＤＬ、ＶＰＴ、ＶＣＬ、ＶＰＰ、ＶＳＳ等）をＭ２層に配置することができ、これら電源線と下層に配置された拡散層との接続を直接行うことができ、接続に要する島パターンの数を減少させることができる。
【００７３】
一方、ＳＡ側のセンス系信号線、ＬＩＯ線、アレイ電源線（ＶＢＬＲ等）はＭ３層に配置されている。ＳＡ側の電源線については、Ｍ３層からＭ１層に接続するために、Ｍ２層に島パターンを設ける必要があるが、ＳＡ側の配線とＳＷＤ側の配線では、クロス領域内で使用する信号線あるいは電源線が異なっている。このためクロス領域におけるＭ２層内の島パターンの数が異なる。例えば、図１０の実体配線図において、Ｍ２層の信号線あるいは電源線の数は１３箇所に対して、Ｍ３層の信号線あるいは電源線の数は８箇所である。
【００７４】
したがって、この配線構造では、従来の配線構造よりもＭ２層における島パターンが５箇所減少しているため、レイアウト的には容易となっている。
【００７５】
上に述べた実施形態では、クロス領域における配線についてのみ説明したが、本発明はクロス領域にサブアンプを設け、当該サブアンプをＭ３層に設けられたＬＩＯ線と接続する半導体記憶装置にも適用できる。また、本発明は、クロス領域にＣＭＯＳを設けたものにも適用でき、更に、サブアンプをバンクの外側に配置した半導体記憶装置にも適用できる。
【００７６】
【発明の効果】
本発明では、ＹＳ方向に延在する下層配線層、メインワード線方向に延在する最上層配線層を設け、ＭＩＯ線をメインワード線と平行に最上層に配列することにより、サブワードドライバ内の結線に最上層配線を使用しないため、メインワード線間のメッシュ配線の間隔を拡大できる。この結果、アレイ内でメインワード線方向に通過する最上層配線本数の自由度を上げることができ、チップサイズの拡大を抑えることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明に係る半導体装置の全体的なレイアウトを概略的に説明する図であり、（ｂ）はその一部を拡大して説明する図である。
【図２】図１（ｂ）に示された半導体装置を更に拡大して、本発明の効果をより詳細に説明する図である。
【図３】図２に示されたサブワードドライバ（ＳＷＤ）領域に配置されるサブワードドライバの回路図である。
【図４】図３に示されたサブワードドライバの実態配線図である。
【図５】図４に示されたサブワードドライバをｚ−ｚ‘線に沿って断面した図である。
【図６】図２に示されたセンスアンプ（ＳＡ）領域におけるセンスアンプの一例を示す図である。
【図７】図６に示されたセンスアンプの実態配線図である。
【図８】図７に示されたセンスアンプをｚ−ｚ‘線に沿って断面した断面図である。
【図９】図２に示されたクロス領域に配置される回路の一例を示し、ここでは、基板上の配線の一例を示す実態配線図である。
【図１０】図９に示された配線の上に配線される配線を示す実態配線図である。
【図１１】図９及び図１０の配線をｚ−ｚ‘線に沿って断面した断面図である。
【図１２】従来の半導体装置に多層配線構造を示すと共にこの配線構造に伴う欠点を指摘するための図である。
【符号の説明】
２０　　　　　　　　　　デコーダ（ＹＤＥＣ）
２１　　　　　　　　　　サブアンプ領域
２２　　　　　　　　　　メインアンプ領域及びメインワードドライバ
２３　　　　　　　　　　ＭＷＤ領域
２５　　　　　　　　　　メモリマット（ＭＡＴ）
２６　　　　　　　　　　センスアンプ（ＳＡ）領域
２７　　　　　　　　　　サブワードドライバ（ＳＷＤ）領域
２８　　　　　　　　　　クロス領域
ＭＷＬ　　　　　　　　　メインワード線
ＹＳ　　　　　　　　　　列選択線
３１、３２　　　　　　　メッシュ配線
ＦＸＴ／Ｂ　　　　　　　サブワード選択線
２７１〜２７４　　　　　ＳＷＤ単位回路
Ｍ１、Ｍ２、Ｍ３　　　　第１、第２、第３のメタル層
ＭＳ１、ＭＳ２　　　　　メッシュ配線
【図１】
2004006479.tif 000003
【図２】
2004006479.tif 000004
【図３】
2004006479.tif 000005
【図４】
2004006479.tif 000006
【図５】
2004006479.tif 000007
【図６】
2004006479.tif 000008
【図７】
2004006479.tif 000009
【図８】
2004006479.tif 000010
【図９】
2004006479.tif 000011
【図１０】
2004006479.tif 000012
【図１１】
2004006479.tif 000013
【図１２】
2004006479.tif 000014