(57)【要約】【課題】特定の条件で形成されシリサイド化されたトランジスタにおいては、ゲート電極近傍に局所的にシリサイドリークが集中する問題点がわれわれの実験より明らかになった。本発明はかかる問題点に鑑みてなされたものであり、効果的にシリサイドリークを抑制することを目的とする。【解決手段】上記目的を達成するために、本発明にかかる半導体装置は、シリサイド層を有する第１層とその第１層からゲート電極側に設けられた第２層とからなるソース又はドレイン領域において、第１層及び第２層の境界と素子分離領域との交点近傍の第１層の表面を第１の絶縁膜で覆うことを特徴とする。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ゲート電極と、
シリサイド層を有する第１層と前記第１層から前記ゲート電極側に設けられ前記第１層とは不純物イオン濃度が異なる第２層とを有するソース又はドレイン領域とからなるトランジスタと、
前記ソース又はドレイン領域を取り囲む素子分離領域とを備えた半導体装置であって、
前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層の表面を第１の絶縁膜で覆うことを特徴とする半導体装置。
【請求項２】
ゲート電極と、
シリサイド層を有する第１層と前記第１層から前記ゲート電極側に設けられ前記第１層とは不純物イオン濃度が異なる第２層とを有するソース又はドレイン領域とからなるトランジスタと、
前記ソース又はドレイン領域を取り囲む素子分離領域とを備えた半導体装置であって、
前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層の表面を非シリサイド層で覆うことを特徴とする半導体装置。
【請求項３】
前記第１層は、前記第２層よりも不純物イオン濃度が高いことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
ゲート電極と、
シリサイド層を有する第１層と前記第１層から前記ゲート電極側に設けられ前記第１層とは前記ゲート電極表面から底面方向に対して表面からの不純物イオン領域の深さが異なる第２層とを有するソース又はドレイン領域とからなるトランジスタと、
前記ソース又はドレイン領域を取り囲む素子分離領域とを備えた半導体装置であって、
前記ソース又はドレイン領域はシリサイド層を有し、前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層の表面を第１の絶縁膜で覆うことを特徴とする半導体装置。
【請求項５】
ゲート電極と、
シリサイド層を有する第１層と前記第１層から前記ゲート電極側に設けられ前記第１層とは前記ゲート電極表面から底面方向に対して表面からの不純物イオン領域の深さが異なる第２層とを有するソース又はドレイン領域とからなるトランジスタと、
前記ソース又はドレイン領域を取り囲む素子分離領域とを備えた半導体装置であって、
前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層の表面を非シリサイド層で覆うことを特徴とする半導体装置。
【請求項６】
前記第１層は、前記ゲート電極表面から底面方向に対して前記第２層よりも表面からの不純物イオン領域が深いことを特徴とする請求項４又は５記載の半導体装置。
【請求項７】
請求項４から６のいずれか１項に記載の半導体装置において、前記第１層及び第２層は不純物イオン濃度が異なることを特徴とする半導体装置。
【請求項８】
前記第１の絶縁膜は、前記第１層において非シリサイド層及びシリサイド層を形成するために設けることを特徴とする請求項１，３，４，６のいずれか１項に記載の半導体装置。
【請求項９】
前記第２層は、前記ゲート電極表面から底面方向に対して表面からの不純物イオン領域が０．１５μｍ以下であることを特徴とする請求項１から８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層の表面及び前記第２層が非シリサイド層により構成されており、前記非シリサイド層以外の前記第１層表面がシリサイド層により構成されていることを特徴とする請求項１から９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体装置は、さらに基板上に形成された半導体層と前記半導体層上に形成されたゲート絶縁膜とを有し、前記ゲート電極は、前記ゲート絶縁膜上に形成され、前記ソース又はドレイン領域は前記ゲート電極の側部に形成されたことを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記半導体装置は、さらに基板上に形成された絶縁体層と前記絶縁体層上に形成された半導体層と前記半導体層上に形成されたゲート絶縁膜とを有し、前記ゲート電極は、前記ゲート絶縁膜上に形成され、前記ソース又はドレイン領域は前記ゲート電極の側部に形成されたことを特徴とする請求項１から１０のいずれか１項に記載の半導体装置。
【請求項１３】
前記半導体装置は、さらに前記ゲート電極の側面で且つ前記第２層上に形成された第２の絶縁膜を有することを特徴とする請求項１から１２のいずれか１項に記載の半導体装置。
【請求項１４】
前記第２の絶縁膜は、前記第１層及び第２層を形成するためのサイドウォールとして用いることを特徴とする請求項１３記載の半導体装置。
【請求項１５】
前記第２の絶縁膜は、さらに前記ソース又はドレイン領域において非シリサイド層及びシリサイド層を形成するために設けることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記第２の絶縁膜は、前記ゲート電極の側部にのみ設けることを特徴とする請求項１３記載の半導体装置。
【請求項１７】
前記半導体装置は、さらに前記ゲート電極表面から底面方向に対して前記第１層の下層部に前記第１層及び第２層とは不純物イオン濃度が異なる第３層を設けたことを特徴とする請求項１から１６のいずれか１項に記載の半導体装置。
【請求項１８】
前記第３層は、前記第２層と比較して不純物イオン濃度の高い不純物イオン領域からなることを特徴とする請求項１７記載の半導体装置。
【請求項１９】
ゲート電極と、
ゲート電極の側部に設けられ不純物イオン領域の厚さが０．１５μｍ以下であるソース又はドレイン領域と、
前記ソース又はドレイン領域とを取り囲む素子分離領域と、
前記ゲート電極の側部に設けられた絶縁膜とを備え、
前記絶縁膜と前記ソース又はドレイン領域との境界と前記素子分離領域との交点であって且つ前記絶縁膜の側部に非シリサイド層とを設けたことを特徴とする半導体装置。
【請求項２０】
ゲート電極を形成する工程と、
シリサイド層を有する第１層と前記第１層から前記ゲート電極側に設けられ前記第１層とは不純物イオン濃度が異なる第２層とを有するソース又はドレイン領域とからなるトランジスタを形成する工程と、
前記ソース又はドレイン領域を取り囲む素子分離領域を形成する工程と、
少なくとも前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層以外の表面をシリサイド層で覆う工程とを有することを特徴とする半導体装置の製造方法。
【請求項２１】
ゲート電極を形成する工程と、
シリサイド層を有する第１層と前記第１層から前記ゲート電極側に設けられ前記第１層とは不純物イオン濃度が異なる第２層とを有するソース又はドレイン領域とからなるトランジスタを形成する工程と、
前記ソース又はドレイン領域を取り囲む素子分離領域を形成する工程と、
少なくとも前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜により、少なくとも前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層以外の表面をシリサイド層で覆う工程とを有することを特徴とする半導体装置の製造方法。
【請求項２２】
前記第１層は、前記第２層よりも不純物イオン濃度が高いことを特徴とする請求項２０又は２１のいずれか１項に記載の半導体装置の製造方法。
【請求項２３】
ゲート電極を形成する工程と、
シリサイド層を有する第１層と前記第１層から前記ゲート電極側に設けられ前記第１層とは前記ゲート電極表面から底面方向に対して表面からの不純物イオン領域の深さが異なる第２層とを有するソース又はドレイン領域とからなるトランジスタを形成する工程と、
前記ソース又はドレイン領域を取り囲む素子分離領域を形成する工程と、
少なくとも前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層以外の表面をシリサイド層で覆う工程とを有することを特徴とする半導体装置の製造方法。
【請求項２４】
ゲート電極を形成する工程と、
シリサイド層を有する第１層と前記第１層から前記ゲート電極側に設けられ前記第１層とは前記ゲート電極表面から底面方向に対して表面からの不純物イオン領域の深さが異なる第２層とを有するソース又はドレイン領域とからなるトランジスタを形成する工程と、
前記ソース又はドレイン領域を取り囲む素子分離領域を形成する工程と、
少なくとも前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層の表面を第１の絶縁膜で覆う工程と、
前記第１の絶縁膜により、少なくとも前記第１層及び第２層の境界と前記素子分離領域との交点近傍の前記第１層以外の表面をシリサイド層で覆う工程とを有することを特徴とする半導体装置の製造方法。
【請求項２５】
前記第１層は、前記ゲート電極表面から底面方向に対して前記第２層よりも表面からの不純物イオン領域が深いことを特徴とする請求項２３又は２４のいずれか１項に記載の半導体装置の製造方法。
【請求項２６】
前記半導体装置は、さらに前記第１層及び第２層を形成するためのサイドウォールとして前記ゲート電極の側面で且つ前記第２層上に第２の絶縁膜を形成する工程を有することを特徴とする請求項２０から２５のいずれか１項に記載の半導体装置の製造方法。
【請求項２７】
前記半導体装置は、さらに前記第１層と第２層を構成するため、及び前記ソース又はドレイン領域において非シリサイド層及びシリサイド層を形成するために前記ゲート電極の側面で且つ前記第２層上に第２の絶縁膜を設けることを特徴とする請求項２０から２５のいずれか１項に記載の半導体装置の製造方法。
【請求項２８】
前記第２層は、前記ゲート電極表面から底面方向に対して表面からの不純物イオン領域が０．１５μｍ以下であることを特徴とする請求項２０から２７のいずれか１項に記載の半導体装置の製造方法。
【請求項２９】
前記半導体装置の製造方法は、さらに前記ゲート電極表面から底面方向に対して前記第１層の下層部に前記第１層及び第２層とは不純物イオン濃度が異なる第３層を形成する工程を有することを特徴とする請求項２０から２８のいずれか１項に記載の半導体装置の製造方法。
【請求項３０】
前記第３層は、前記第２層と比較して不純物イオン濃度の高い不純物イオン領域からなることを特徴とする請求項２９記載の半導体装置の製造方法。
【請求項３１】
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物イオンを注入することにより前記ゲート電極の側部に第２層を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして第２層とは不純物イオン濃度が異なる第１層を形成する工程と、
前記第２層及び第１層を取り囲むように素子分離領域を形成する工程と、
前記ゲート電極及び前記サイドウォール及び前記第１層を覆う保護絶縁膜を形成する工程と、
少なくとも前記第２層及び第１層との境界と前記素子分離領域との交点近傍の前記第１層表面を覆うレジストを形成する工程と、
前記レジストをマスクとして前記保護絶縁膜をエッチングする工程とを備え、
前記保護絶縁膜により、少なくとも前記第１層及び第２層との境界と前記素子分離領域との交点近傍の前記第１層表面以外においてシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項３２】
基板上に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物イオンを注入することにより前記ゲート電極の側部に第２層を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして第２層とは前記ゲート電極表面から底面に対して表面からの不純物イオン領域の深さが異なる第１層を形成する工程と、
前記第２層及び第１層を取り囲むように素子分離領域を形成する工程と、
前記ゲート電極及び前記サイドウォール及び前記第１層を覆う保護絶縁膜を形成する工程と、
少なくとも前記第２層及び第１層との境界と前記素子分離領域との交点近傍の前記第１層表面を覆うレジストを形成する工程と、
前記レジストをマスクとして前記保護絶縁膜をエッチングする工程とを備え、
前記保護絶縁膜により、少なくとも前記第１層及び第２層との境界と前記素子分離領域との交点近傍の前記第１層表面以外においてシリサイド層を形成することを特徴とする半導体装置の製造方法。
【請求項３３】
前記半導体装置の製造方法は、さらに前記基板上に絶縁体層を形成する工程と、前記絶縁体層に前記半導体層を形成する工程を有することを特徴とする請求項３１又は３２のいずれか１項に記載の半導体装置。
【請求項３４】
前記半導体装置の製造方法において、前記サイドウォール形成後前記保護絶縁膜形成前に前記ゲート電極表面から底面方向に対して前記第２の不純物イオン領域の下層部に前記第１の不純物イオン領域及び前記第２の不純物イオン領域と不純物イオン濃度が異なる第３の不純物イオン領域を設けたことを特徴とする請求項３１から３３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、リーク電流を低減する半導体装置及びその半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化・高機能化にともない、益々トランジスタの微細化の要求が高まっている。このようなトランジスタにおいては、抵抗の低減を図るため、特にトランジスタのゲート電極及びソース・ドレイン領域の低抵抗化を目的として、ゲート電極及びソース・ドレイン表面をシリサイド化する方法が取られている（例えば、特許文献１）。以下に、ゲート及びソース・ドレイン領域のシリサイド化がなされたトランジスタについて、図１５〜図１７を用いて説明する。図１５〜図１７に示すように、この半導体装置においては、半導体基板１上にＰウェル２を設け、そのＰウェル２上にＮ−層６及びＮ＋層８からなるソース・ドレイン領域とゲート酸化膜４上に設けられたゲート電極５及び前記ソース・ドレイン領域を取り囲むように設けた素子分離絶縁膜３とを備え、上述したゲート電極５及びＮ＋層８の表面をシリサイド化することによりシリサイド層９を設けることにより、トランジスタのゲート及びソース・ドレイン領域の低抵抗化が図られている。
【０００３】
【特許文献１】
特開平９−１７２０６３号公報（図７及び［００１０］）
【０００４】
【発明が解決しようとする課題】
しかしながら、特定の条件で形成されシリサイド化されたトランジスタにおいては、ゲート電極近傍に局所的にシリサイドリークが集中する問題点がわれわれの実験より明らかになった。本発明はかかる問題点に鑑みてなされたものであり、効果的にシリサイドリークを防止することを目的とする。
【０００５】
【課題を解決するための手段】
上記目的を達成するために、本発明にかかる半導体装置は、シリサイド層を有する第１層とその第１層からゲート電極側に設けられた第２層とからなるソース又はドレイン領域において、第１層及び第２層の境界と素子分離領域との交点近傍の第１層の表面を第１の絶縁膜で覆うことを特徴とする。
【０００６】
これによって、第１層と第２層の不純物イオン濃度が異なることに起因してシリサイドリークが発生する場合には、シリサイドリークが集中的に発生する不純物イオン濃度の異なる第１層と第２層の境界と素子分離領域との交点近傍の第１層表面を第１の絶縁膜で覆うことにより、第１の絶縁膜の下はシリサイド化されず、シリサイドリークの発生を抑制することができる。
【０００７】
一方、第１層と第２層の不純物イオン領域の深さが異なることに起因してシリサイドリークが発生する場合には、シリサイドリークが集中的に発生する不純物イオン領域の高さが異なる第１層と第２層の境界と素子分離領域との交点近傍の第１層表面を第１の絶縁膜で覆うことにより、第１の絶縁膜下はシリサイド化されず、シリサイドリークの発生を抑制することができる。
【０００８】
また、本発明にかかる半導体装置は、シリサイド層を有する第１層とその第１層からゲート電極側に設けられた第２層とを有するソース又はドレイン領域において、第１層及び第２層の境界と素子分離領域との交点近傍の第１層の表面を非シリサイド層で覆うことを特徴とする。
【０００９】
これによって、第１層と第２層の不純物イオン濃度が異なることに起因してシリサイドリークが発生する場合には、シリサイドリークが集中的に発生する不純物イオン濃度の異なる第１層と第２層の境界と素子分離領域との交点近傍を非シリサイド層で覆うことにより、交点近傍にはシリサイド層が形成されず、効果的にシリサイドリークの発生を抑制することができる。
【００１０】
一方、第１層と第２層の不純物イオン領域の深さが異なることに起因してシリサイドリークが発生する場合には、シリサイドリークが集中的に発生する不純物イオン領域の高さが異なる第１層と第２層の境界と素子分離領域との交点近傍を非シリサイド層で覆うことにより、交点近傍にはシリサイド層が形成されず、効果的にシリサイドリークの発生を抑制することができる。
【００１１】
また、本発明の半導体装置は、さらに少なくとも第２層の不純物イオン領域の深さが表面から０．１５ミクロン以下で構成されているとすることもできる。これにより、第２層の不純物イオン領域が浅くなり、シリサイドリークが第１層及び第２層の境界と素子分離領域との交点近傍により集中する場合であっても、上述した構成により、効果的にシリサイドリークの発生を抑制することができる。
【００１２】
また、本発明にかかる半導体装置は、さらにゲート電極の側面で且つ第２層上に形成された第２の絶縁膜を備える構成とすることができる。これによって、第２の絶縁膜を第２層上に設けたことによってシリサイドリークが生じた場合であっても、上記構成により効果的にシリサイドリークを抑制することができる。
【００１３】
また、本発明にかかる半導体装置は、第２の絶縁膜をゲート電極の側部にのみ設ける構成とすることができる。これによって、ソース又はドレイン領域周辺に絶縁膜を設けないので、実効的なゲート幅を狭めることなく微細化を行うことができる。
【００１４】
また、本発明にかかる半導体装置は、さらに第１層の下層部に第２層と比較して不純物イオン濃度の高い不純物イオン領域を設ける構成とすることもできる。これによって、不純物イオン濃度の濃度勾配が緩やかになり、シリサイドリークを抑制することが可能である。
【００１５】
また、本発明にかかる半導体装置は、不純物イオン領域の厚さが０．１５ミクロン以下で形成されたソース又はドレイン領域とゲート電極側部に設けた絶縁膜とからなる半導体装置において、ソース又はドレイン領域及び絶縁膜及び素子分離の交点に非シリサイド層を設ける構成とすることもできる。
【００１６】
これによって、ソース又はドレイン領域において絶縁膜及び素子分離を設けたことにより生じるシリサイドリークを効果的に抑制することができる。
【００１７】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明の第１の実施形態について、図１〜図４を用いて説明する。
【００１８】
図１〜図３は第１の実施形態にかかる半導体装置を実現するための製造工程を示す平面図及び断面図であり、図４は第１の実施形態にかかる半導体装置の構造平面図及び構造断面図である。なお、本発明の半導体装置は、Ｎｃｈ型トランジスタを例として説明するが、Ｐｃｈ型トランジスタとして実現することも可能である。まず、第１の実施形態にかかる半導体装置の製造方法の工程について図１〜図３を用いて説明する。
【００１９】
図１（ａ）に示すように、まず、第１の実施形態にかかる半導体装置は、半導体基板２２上にＰウェル２４、素子分離領域２６、ゲート絶縁膜２８、そしてゲート絶縁膜２８上にゲート電極３０を形成する。なお、素子分離領域２６は、例えばＳＴＩ（Shallow Trench Isolation）等により構成されている。
【００２０】
次に、図１（ｂ）に示すように、ゲート電極３０をマスクとしてリンイオン注入を行いＮ−層からなる不純物イオン領域（以下、「第２層３２」とする。）を形成する。次に、図１（ｃ）に示すように、絶縁膜を全面に堆積した後に、局所的にエッチングすることにより第２の絶縁膜３４をゲート電極３０の側部にのみ形成する。
【００２１】
次に、図２（ｄ）に示すように、ヒ素イオン注入を行いＮ＋層からなる不純物イオン領域（以下、「第１層３６」とする。）を形成する。ここで、上述した第２の絶縁膜３４は、Ｐウェル中において異なる２つの層（上述した第１層３６及び第２層３２）を形成するためのマスクとして用いられる。つまり、ＬＤＤ（Lightly Doped Drain）構造の場合には、この第２の絶縁膜３４はいわゆるサイドウォールに該当する。
【００２２】
次に、図２（ｅ）に示すように、第１段階として、素子分離領域２６、第１層３６、第２の絶縁膜３４、ゲート電極３０上に絶縁膜３８を形成する。次に、第２段階として、第２の絶縁膜３４の側部に、少なくとも第１層３６および第２層３２の境界と素子分離領域２６の交点近傍の第１層３６上を含むようにレジスト４０を形成する。なお、本実施形態においては、確実に上述した交点近傍の第１層３６上にレジスト４０が形成できるようにマージンを設けることを目的として、上述した交点近傍に加えて交点近傍の第２の絶縁膜３４、ゲート電極３０上、素子分離領域２６にもレジスト４０を設けることとしている。
【００２３】
次に、図２（ｆ）の上図に示すように、レジスト４０をマスクとして絶縁膜３８をエッチングすることにより、少なくとも第１層３６及び第２層３２の境界と素子分離領域２６の交点近傍の第１層３６上に絶縁膜（以下、「第１の絶縁膜４２」とする。）を形成する。この工程により、上述した第２の絶縁膜３４とは配置場所が異なる第１の絶縁膜４２を形成することが可能になる。つまり、第２の絶縁膜３４はゲート電極３０の側部で且つ第２層３２上に形成されていたが、この第１の絶縁膜４２は、少なくとも第１層３６および第２層３２の境界と素子分離領域２６の交点近傍の第１層３６上を覆うように形成される。このように第１の絶縁膜４２を形成することにより、後述するようにシリサイドリークの集中する交点近傍の第１層３６上には第１の絶縁膜４２があるためシリサイド層が形成されず、効果的にシリサイドリークを抑制することができる。なお、この半導体装置の製造工程においては、図２（ｅ）で示したように、第１層３６及び第２層３２の境界と素子分離領域２６の交点近傍に加えて、確実に上述した交点近傍の第１層３６上にレジスト４０が形成できるようにマージンを設けることを目的として、上述した交点近傍に加えて交点近傍の第２の絶縁膜３４、ゲート電極３０上、素子分離領域２６にもレジスト４０を形成しているため、交点近傍の第２の絶縁膜３４、ゲート電極３０上、素子分離領域２６にも第１の絶縁膜４２が形成されている。しかしながら、この半導体装置において効果的にシリサイドリークを抑制するためには、第１の絶縁膜４２は少なくとも第１層３６及び第２層３２の境界と素子分離領域２６の交点近傍の第１層３６上に設けられていればよく、他の部分について絶縁膜３８で覆うことは必須の構成ではない。
【００２４】
次に、図３（ｇ）に示すように、第１層３６の表面とゲート電極３０側部とに形成された第１，２の絶縁膜をマスクとしてシリサイド層４４を形成する。この場合、第１の絶縁膜４２は、第１層３６においてシリサイド層及び非シリサイド層を形成するために、第２の絶縁膜３４は、ソース・ドレイン領域においてシリサイド層及び非シリサイド層を形成するために使用される。これにより、図３（ｇ）の上図に示すように、第１層３６及び第２層３２の境界と素子分離領域２６の交点近傍の第１層３６表面においては、第１の絶縁膜４２が形成されているためシリサイド化されず、非シリサイド層が形成されることとなる。また、第２層３２の表面には第２の絶縁膜３４が形成されており、第２層３２表面にシリサイド層４４が形成されることはない。なお、この実施形態では図３（ｇ）の下図に示すように、第１層３６の表面に加えてゲート電極３０の表面もシリサイド層４４を形成する、いわゆるサリサイド方法を採用している。このような構成により、さらなる低抵抗化が可能となる。
【００２５】
次に、図３（ｈ）に示すように層間絶縁膜４６を堆積した後にソース又はドレイン領域及びゲート電極３０などに配線層とのコンタクトホール４８を形成する。その後配線を行い、第１の実施形態にかかる半導体装置を製造する。
【００２６】
次に、以上のような工程により製造された半導体装置の構造について図４を用いて説明する。図４において、図４（ａ）は第１の実施形態にかかる半導体装置の構造平面図、図４（ｂ）は図４（ａ）のＸｂにおける構造断面図、図４（ｃ）は図４（ａ）のＸｃにおける構造断面図を示している。
【００２７】
図４（ｃ）に示すように、第１の実施形態にかかるトランジスタの中央部は、半導体基板２２上にＰウェル２４が設けられ、Ｐウェル２４上に設けられたソース・ドレイン領域及びゲート絶縁膜２８上に形成されたゲート電極３０及びゲート電極３０側部に設けられた第２の絶縁膜３４及び素子分離領域２６により構成されている。ここで、ソース・ドレイン領域は、表面がシリサイド化されたＮ＋層により構成される第１層３６及び第１層３６からゲート電極３０側に設けられＮ−層により構成される第２層３２から構成されている。また、素子分離領域（図４（ａ）においては図示せず）２６は、ソース・ドレイン領域及びチャネル領域を取り囲むように形成されている。
【００２８】
一方、図４（ｂ）に示すように、ゲート電極３０近傍におけるソース・ドレイン領域と素子分離領域との境界周辺は、上述した構成に加えて、第１層３６及び第２層３２の境界と素子分離領域２６との交点近傍の第１層３６表面において、第１の絶縁膜４２が形成されている。なお、図４（ｂ）においては、第１の絶縁膜４２と第２の絶縁膜３４を明示するためにそれぞれの絶縁膜の境界を示している。しかしながら、本発明にかかる半導体装置においては、第１の絶縁膜４２と第２の絶縁膜３４のこのような境界を設ける必要はなく、例えば、同一材料等で形成することにより境界のない一体的な構成とすることも可能である。
【００２９】
以上の構成により、本発明の第１の実施形態にかかる半導体装置においては、シリサイドリークが集中して発生する第１層３６及び第２層３２の境界と素子分離領域２６との交点近傍の第１層３６表面を第１の絶縁膜４２で覆うため、第１の絶縁膜４２の下はシリサイド化されず非シリサイド層が形成されるため、シリサイドリークの発生を抑制することができる。
【００３０】
また、この半導体装置においては、第１層３６と第２層３２は不純物イオン濃度が異なる層により構成することもでき、また不純物イオン領域の深さが異なる層により構成することもできる。いずれの場合においても、第１層３６と第２層３２の境界と素子分離領域２６との交点近傍の第１層３６表面を第１の絶縁膜４２で覆うことにより、第１の絶縁膜４２の下はシリサイド化されず、シリサイドリークの発生を抑制することができるからである。
【００３１】
なお、第１層３６と第２層３２の不純物イオン濃度が異なる場合には、第１層３６は第２層３２に対して不純物イオン濃度が高いことが望ましい。これにより、チャネル接続部は低濃度となり、ドレイン近傍での電界のかかり方が弱まるため信頼性向上に寄与するからである。
【００３２】
また、この半導体装置においては、ゲート電極３０の側面で且つ第２層３２上に形成された第２の絶縁膜３４によりシリサイドリークが発生した場合であっても、第１層３６と第２層３２の境界と素子分離領域２６との交点近傍を第１の絶縁膜４２で覆うことによりシリサイド層４４が当該交点近傍には形成されないため、効果的にシリサイドリークの発生を抑制することができる。
【００３３】
また、この半導体装置において上述した効果を有効に発揮するためには、ゲート長が０．１８μｍ以下であり、ゲート電極のポリシリコンの厚さが２００ｎｍ以下であり、第２層３２の深さが０．１５ミクロン以下であることが好ましい。このように微細化されたトランジスタにおいては、第２層３２の不純物イオン領域が浅くなり、シリサイドリークが第１層３６及び第２層３２の境界と素子分離領域２６との交点近傍により集中するため、上述した構成によりさらに効果的にシリサイドリークの発生を抑制することができるからである。
【００３４】
また、この半導体装置においては、ゲート電極３０の側部にのみ第２の絶縁膜３４を設ける構成とすることもできる。従来は、図１８に示すように、素子分離領域との間でソース及びドレイン領域の間を囲むように保護絶縁膜１１を形成していたが、この場合には、実効的なゲート幅が狭くなり微細化に反するという問題点が生じていた。しかしながら、本発明にかかる半導体装置においては、局所的に絶縁膜を設けることで効果的にシリサイドリークを抑制することができるため、ソース及びドレイン領域を取り囲む必要がなく、上述した問題点を解決することが可能である。
【００３５】
なお、本実施形態においては、第１層３６及び第２層３２を形成するためのサイドウォールとして、さらにソース・ドレイン領域において非シリサイド層およびシリサイド層４４を形成するために第２の絶縁膜３４を設ける構成としているが、他の製造方法によりサイドウォールとしての機能、シリサイド層及び非シリサイド層をソース・ドレイン領域において形成する機能を発揮することが可能な場合には、第２の絶縁膜３４は必須の構成要件ではなく、この場合には、第１の絶縁膜４２のみが形成されることになる。
【００３６】
なお、本実施形態においては、低抵抗化のためにゲート電極３０とソース・ドレイン領域とが同時にシリサイド化されるいわゆるサリサイド構造を有する半導体装置について説明したが、本発明の効果を有するためには、少なくともソース又はドレイン領域がシリサイド化されていればよい。
【００３７】
なお、本発明にかかる半導体層装置は、図５に示すように、ソース又はドレイン領域のどちらか一方に選択的に上述した第１の絶縁膜４２を設ける構成とすることも可能である。このような構成も可能とすることにより、シリサイドリークの抑制と低抵抗化との調整を行うことが可能になる。
【００３８】
（第２の実施形態）
次に、図６〜図９を用いて、本発明の第２の実施形態にかかる半導体装置及び半導体装置の製造方法について説明する。図６〜図８は、第２の実施形態にかかる半導体装置を実現するために製造工程を示す平面図及び断面図であり、図９は、第２の実施形態にかかる半導体装置の構造平面図及び構造断面図である。
【００３９】
本実施形態と第１の実施形態が異なる点は、ソース・ドレイン領域を形成する第１層５２及び第２層５０を構成する方法である。具体的には、第１の実施形態においては、第２の絶縁膜３４をマスクとして第１層５２及び第２層５０を形成する方法を採用している。しかしながら、本実施形態においては、第２の絶縁膜３４を設けることなく拡散により第１層５２及び第２層５０を形成する方法を採用している。以下に図６〜図８を用いて詳細に説明する。
【００４０】
第２の実施形態において、図６（ａ）に示すように、半導体基板２２上にＰウェル２４、素子分離領域２６、ゲート絶縁膜２８、ゲート電極３０を形成する工程は第１の実施形態と同様であるため説明を省略する。
【００４１】
次に、第２の実施形態においては、図６（ｂ）（ｃ）に示すように、Ｎ−層の不純物イオン領域からなる第２層５０を形成するためにリンイオン注入を行う。
【００４２】
次に、図７（ｄ）に示すように、ヒ素イオン注入を行い、第２層５０に取り囲まれるように第２層５０よりも不純物イオン濃度の高いＮ＋層からなる第１層５２を形成する。このような方式で形成することにより、チャネル接続部の不純物イオン濃度は低濃度となるためソース・ドレイン近傍での電界のかかり方が弱まり信頼性の向上に寄与する。
【００４３】
次に、図７（ｅ）に示すように、第１段階として、素子分離領域２６、第１層５２、ゲート電極３０上に絶縁膜３８を形成する。次に、第２段階として、ゲート電極３０の側部に、少なくとも第１層５２および第２層５０の境界と素子分離領域２６の交点近傍の第１層５２上を含むようにレジスト４０を形成する。なお、本実施形態においては、確実に上述した交点近傍の第１層５２上にレジスト４０が形成できるようにマージンを設けることを目的として、上述した交点近傍に加えて交点近傍のゲート電極３０上、素子分離領域２６にもレジスト４０を設けることとしている。
【００４４】
次に、図７（ｆ）の上図に示すように、レジスト４０をマスクとして絶縁膜３８をエッチングすることにより、少なくとも第１層５２及び第２層５０の境界と素子分離領域２６の交点近傍の第１層５２上に第１の絶縁膜４２を形成する。この工程により、この第１の絶縁膜４２は、少なくとも第１層５２および第２層５０の境界と素子分離領域２６の交点近傍の第１層５２上を覆うように形成される。このように第１の絶縁膜４２を形成することにより、後述するようにシリサイドリークの集中する交点近傍の第１層５２上には第１の絶縁膜４２があるためシリサイド層５６が形成されず、効果的にシリサイドリークを抑制することができる。なお、この半導体装置の製造工程においては、図７（ｅ）で示したように、第１層５２及び第２層５０の境界と素子分離領域２６の交点近傍に加えて、確実に上述した交点近傍の第１層５２上にレジスト４０が形成できるようにマージンを設けることを目的として、上述した交点近傍に加えて交点近傍のゲート電極３０上、素子分離領域２６にもレジスト４０を形成しているため、交点近傍のゲート電極３０上、素子分離領域２６にも第１の絶縁膜４２が形成されている。しかしながら、この半導体装置において効果的にシリサイドリークを抑制するためには、第１の絶縁膜４２は少なくとも第１層５２及び第２層５０の境界と素子分離領域２６の交点近傍の第１層５２上に設けられていればよく、他の部分について絶縁膜３８で覆うことは必須の構成ではない。
【００４５】
次に、図８（ｇ）に示すように、第１層５２の表面とゲート電極３０側部とに形成された第１の絶縁膜４２をマスクとしてシリサイド層５６を形成する。この場合、第１の絶縁膜４２は、第１層５２においてシリサイド層５６及び非シリサイド層を形成するために使用される。これにより、図８（ｇ）の上図に示すように、第１層５２及び第２層５０の境界と素子分離領域２６の交点近傍の第１層５２表面においては、第１の絶縁膜４２が形成されているためシリサイド化されず、非シリサイド層が形成されることとなる。なお、この実施形態では図８（ｇ）の下図に示すように、第１層５２の表面に加えてゲート電極の表面もシリサイド層を形成する、いわゆるサリサイド方法を採用している。このような構成により、さらなる低抵抗化が可能となる。以下、配線の工程については省略する。
【００４６】
次に、図９を用いて、第２の実施形態にかかる半導体装置について説明する。
【００４７】
図９において、図９（ａ）は第２の実施形態にかかる半導体装置の構造平面図、図９（ｂ）は図９（ａ）のＸｂにおける構造断面図、図９（ｃ）は図９（ａ）のＸｃにおける構造断面図を示している。
【００４８】
図９（ｃ）に示すように、第１の実施形態にかかるトランジスタの中央部は、半導体基板２２上にＰウェル２４が設けられ、Ｐウェル２４上に設けられたソース・ドレイン領域及びゲート絶縁膜２８上に形成されたゲート電極３０及び素子分離領域２６により構成されている。ここで、ソース・ドレイン領域は、不純物イオン領域からなる第２層５０と第２層５０に取り囲まれるように第２層５０よりも不純物イオン濃度の高いＮ＋層からなる第１層５２により構成されている。また、素子分離領域（図９（ａ）においては図示せず）２６は、ソース・ドレイン領域及びチャネル領域を取り囲むように形成されている。
【００４９】
一方、図９（ｂ）に示すように、ゲート電極近傍におけるソース・ドレイン領域と素子分離領域との境界周辺は、上述した構成に加えて、第１層５２及び第２層５０の境界と素子分離領域２６との交点近傍の第１層５２表面において、第１の絶縁膜４２が形成されている。
【００５０】
以上の構成により、本発明の第２の実施形態にかかる半導体装置においては、シリサイドリークが集中して発生する第１層５２及び第２層５０の境界と素子分離領域２６との交点近傍の第１層５２表面を第１の絶縁膜４２で覆うため、第１層の絶縁膜の下はシリサイド化されず非シリサイド層が形成されるため、シリサイドリークの発生を抑制することができる。
【００５１】
なお、本実施の形態においてゲート電極の側部に絶縁膜５４を設ける構成としているが、これはゲート電極の側部がシリサイド化されること等を防止するために形成されたものであり、第１の実施形態のように第１層及び第２層を形成するために形成されたものではない。
【００５２】
（第３の実施形態）
次に、図１０を用いて、本発明の第３の実施形態にかかる半導体装置について説明する。本実施形態が第１の実施形態等と異なる点は、ソース・ドレイン領域を単一且つ０．１５ミクロン以下の層で設けたことである。以下に図１０を用いて詳細に説明する。図１０において、図１０（ａ）は第２の実施形態にかかる半導体装置の構造平面図、図１０（ｂ）は図１０（ａ）のＸｂにおける構造断面図、図１０（ｃ）は図１０（ａ）のＸｂにおける構造断面図を示している。
【００５３】
図１０（ｃ）に示すように、第３の実施形態にかかるトランジスタの中央部は、半導体基板２２上にＰウェル２４が設けられ、Ｐウェル２４上に設けられたソース・ドレイン領域及びゲート絶縁膜２８上に形成されたゲート電極３０及びゲート電極３０側部に設けられた第３の絶縁膜６０及び素子分離領域２６により構成されている。ここで、ソース領域６２及びドレイン領域６４は、単層且つ不純物イオン領域が０．１５ミクロン以下で形成されている。
【００５４】
一方、図１０（ｂ）に示すように、ゲート電極３０近傍におけるソース領域６２及びドレイン領域６４と素子分離領域２６との境界周辺は、上述した構成に加えて、ゲート電極３０の側部に設けられた第３の絶縁膜６０とソース領域６２及びドレイン領域６４との境界と素子分離領域２６との交点近傍且つ第３の絶縁膜６０の側部に第１の絶縁膜４２が形成されている。なお、この第３の絶縁膜６０は第１の実施形態における第１層３６及び第２層３２を形成するために設けられたものではなく、ゲート電極側部がシリサイド化されることを防止するために設けられたものであり、図１０（ｂ）から明らかなように第１層及び第２層を形成するために形成されるものではない。さらに、図１０（ｂ）においては、第１の絶縁膜４２と第３の絶縁膜６０を明示するためにそれぞれの絶縁膜の境界を示している。しかしながら、本発明にかかる半導体装置においては、第１の絶縁膜４２と第３の絶縁膜６０のこのような境界を設ける必要はなく、例えば、同一材料等で形成することにより境界のない一体的な構成とすることも可能である。
【００５５】
以上の構成により、本発明の第３の実施形態にかかる半導体装置においては、シリサイドリークが集中して発生するゲート電極３０の側部に設けられた第３の絶縁膜６０とソース領域６２及びドレイン領域６４との境界と素子分離領域２６との交点近傍且つ第３の絶縁膜６０の側部を第１の絶縁膜４２で覆うため、第１の絶縁膜４２の下はシリサイド化されず非シリサイド層が形成されるため、当該部分に集中的に発生するシリサイドリークの発生を抑制することができる。
【００５６】
なお、本実施の形態においては、ソース領域６２及びドレイン領域６４をともに単層且つ不純物イオン領域が０．１５ミクロン以下の不純物イオン領域で形成した。しかしながら、このように形成する場合のみではなく、ソース領域のみ又はドレイン領域のみにこのような不純物イオン領域を形成することも可能である。
【００５７】
（第４の実施形態）
次に、本発明の第４の実施形態にかかる半導体装置及びその半導体装置の製造工程について図１１、図１２を参照して説明する。本実施形態と第１の実施形態等とが異なる点は、ゲート電極３０の表面から底面方向に対して第１層３６の下層部に第１層３６及び第２層３２とは異なる不純物イオン濃度からなる第３層７０を設けたことである。図１１、図１２は、第２の実施形態にかかる半導体装置の製造工程における平面図及び構造断面図である。
【００５８】
本実施形態において、半導体基板２２上にＰウェル２４、素子分離領域２６、ゲート絶縁膜２８、ゲート電極３０、第２層３２、第２の絶縁膜３４を形成する工程は第１の実施形態と同様であるため説明を省略する。
【００５９】
次に、本実施形態にかかる半導体装置においては、図１１（ａ）に示すようにゲート電極３０及び第２の絶縁膜３４をマスクとしてヒ素イオン注入を行い第１層３６を形成する。
【００６０】
次に、図１１（ｂ）に示すように、リンイオン注入を行い第２層３２の下層部に第１層３６及び第２層３２とは不純物イオン濃度が異なる第３層７０を形成する。この構成により、ソース・ドレイン領域における濃度勾配が緩やかになり、シリサイドリークを抑制することが可能である。なお、このリンイオン注入は、第１層３６を形成するためのリンイオン注入よりも不純物イオン濃度が高いことが望ましい。以下の工程については、第１及び第３と同様であるため説明を省略する。なお、本実施形態は第１、２、３のいずれの実施形態においても適用可能な構成である。
【００６１】
（第５の実施形態）
以下、本発明の第５の実施形態にかかる半導体装置及びその半導体装置の製造工程について図１３、図１４を参照して説明する。
【００６２】
図１３、図１４は、本発明の第５の実施形態における半導体装置の製造工程における構造平面図及び構造断面図である。本実施形態と第１の実施形態等とが異なる点は、レジスト４０をマスクとして絶縁膜３８をエッチングすることにより、少なくとも上述した第１層３６及び第２層３２の境界と素子分離領域２６の交点近傍に第１の絶縁膜４２を形成した後、再度リンイオン注入を行う点である。
【００６３】
以下に第５の実施形態にかかる半導体装置の製造工程について説明する。なお、この第５の実施形態にかかる半導体装置の製造工程においては、半導体基板２２上にＰウェル２４、素子分離領域２６、ゲート絶縁膜２８、ゲート電極３０、第１層３２、第１の絶縁膜４２及び第２の絶縁膜３４を形成する工程は上述した実施形態と同じであるため説明を省略する。
【００６４】
本実施形態においては、第１の実施形態等と同様に、レジスト４０をマスクとして絶縁膜３８をエッチングすることにより、上述した第１層３２及び第２層３６の境界と素子分離領域２６の交点近傍に第１の絶縁膜４２を形成する。しかしながら、この場合に、図１３（ｃ）の上図に示すように、素子分離領域２６を形成する絶縁膜の膜減り７２や、図１３（ｃ）の下図に示すように、第２の絶縁膜の膜減り７２により第２層３２が露出する場合がある。
【００６５】
これに対して、本実施形態にかかる半導体装置の製造方法においては、図１４（ｄ）に示すように、再度リンイオン注入を行い、Ｎ型層からなる第４層７４を第１の絶縁膜４２及び第２の絶縁膜３４をマスクとして形成する。この場合に注入するリンイオン注入は、第２層３２を形成するためのリンイオン注入よりも高ドーズであることが望ましい。
【００６６】
次に、図１４（ｅ）に示すように、第１層３６とゲート電極３０上表面の第１の絶縁膜４２及び第２の絶縁膜３４により覆われている部分以外の第１層３６及び第４層７４の表面をシリサイド化してシリサイド層７６を形成する。
【００６７】
このような構成により、第１層３６の底面を覆うことにより濃度勾配が緩やかになると同時に、素子分離領域２６の絶縁膜の膜減り７２や第２の絶縁膜３４の膜減りが生じた場合であっても、低濃度イオン領域である第２層３２に直接シリサイド層７６が形成されることを防止することができるため、効果的にシリサイドリークを抑制することができる。
【００６８】
なお、上述した第１から第５の実施形態においては、半導体基板上に直接Ｐウェルを設ける構成としたが、この構成にかえて、半導体基板上に絶縁体層を形成し、さらに絶縁体層にＰウェル等を形成する、いわゆるＳＯＩ（Silicon on Insulating substrate）とすることも可能である。この構成により、ＳＯＩ基板を使用することにより基板のもつ容量を無視することができるため、デバイスの高性能化が可能となる。
【００６９】
また、これらの実施の形態においては、例えば、第１の実施形態において第２層を形成するためにリンイオン注入を、第１層を形成するためにヒ素イオン注入を行っている。しかしながら、この発明にかかる半導体装置はこれらに限定されるものではなく、同様の機能を有する場合には他のイオンにより形成することも可能である。
【００７０】
【発明の効果】
シリサイド化されたトランジスタにおいて、効果的にシリサイドリークの発生を抑制することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態にかかる半導体装置の製造方法を示す図
【図２】（ｄ）〜（ｆ）は、本発明の第１の実施形態にかかる半導体装置の製造方法を示す図
【図３】（ｇ），（ｈ）は、本発明の第１の実施形態にかかる半導体装置の製造方法を示す図
【図４】（ａ）〜（ｃ）は、本発明の第１の実施形態にかかる半導体装置を示す図
【図５】（ａ）〜（ｃ）は、本発明の第１の実施形態にかかる半導体装置を示す図
【図６】（ａ）〜（ｃ）は、本発明の第２の実施形態にかかる半導体装置の製造方法を示す図
【図７】（ｄ）〜（ｆ）は、本発明の第２の実施形態にかかる半導体装置の製造方法を示す図
【図８】（ｇ）は、本発明の第２の実施形態にかかる半導体装置の製造方法を示す図
【図９】（ａ）〜（ｃ）は、本発明の第２の実施形態にかかる半導体装置を示す図
【図１０】（ａ）〜（ｃ）は、本発明の第３の実施形態にかかる半導体装置を示す図
【図１１】（ａ）〜（ｃ）は、本発明の第４の実施形態にかかる半導体装置の製造方法を示す図
【図１２】（ｄ），（ｅ）は、本発明の第４の実施形態にかかる半導体装置の製造方法を示す図
【図１３】（ａ）〜（ｃ）は、本発明の第５の実施形態にかかる半導体装置を示す図
【図１４】（ｄ），（ｅ）は、本発明の第５の実施形態にかかる半導体装置を示す図
【図１５】（ａ）〜（ｃ）は、ソース領域及びドレイン領域にサイドウォールを備えた従来の半導体装置の製造方法を示す図
【図１６】（ｄ）〜（ｆ）は、ソース領域及びドレイン領域にサイドウォールを備えた従来の半導体装置の製造方法を示す図
【図１７】ソース領域及びドレイン領域にサイドウォールを備えた従来の半導体装置を示す図
【図１８】保護絶縁膜を備えた従来の半導体装置を示す図
【符号の説明】
２６  素子分離領域
３２，５０  第２層
３４  第２の絶縁膜
３６，５２  第１層
４２  第１の絶縁膜
４４  シリサイド層
６０  第３の絶縁膜
６２  ソース領域
６４  ドレイン領域
７０  第３層
７２  膜減り
７４  Ｎ型層
７６  シリサイド層
【図１】
2004207351.tif 000003
【図２】
2004207351.tif 000004
【図３】
2004207351.tif 000005
【図４】
2004207351.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2004207351.tif 000018
【図１７】
2004207351.tif 000019
【図１８】
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