(57)【要約】【課題】安価なＭＯＳＦＥＴを用いて接地と非接地を切り替える接地スイッチ回路において、非接地時には高い遮断特性を有し、接地時には非常に良好な接地特性を有する接地スイッチ回路を提供する。【解決手段】本発明は、高周波信号が通過する任意の信号線路とグランド間に接続され、当該信号線路の接地と非接地を切り替える接地スイッチ回路（例えば、ＣＭＯＳ接地スイッチ回路）において、ドレイン端子、ソース端子、ゲート端子及びバックゲート端子を有する第一スイッチ回路と、前記第一スイッチ回路のバックゲート端子に接続され、前記第一スイッチ回路の開閉状態に同期して同じ開閉状態で動作する第二スイッチ回路と、を備えるように構成する。【選択図】  図１
2004207437.tif 000002
【特許請求の範囲】
【請求項１】
高周波信号が通過する任意の信号線路とグランド間に接続され、当該信号線路の接地と非接地を切り替える接地スイッチ回路において、
ドレイン端子、ソース端子、ゲート端子及びバックゲート端子を有する第一スイッチ回路と、
前記第一スイッチ回路のバックゲート端子に接続され、前記第一スイッチ回路の開閉状態に同期して同じ開閉状態で動作する第二スイッチ回路と、を備えることを特徴とする接地スイッチ回路。
【請求項２】
請求項１に記載の接地スイッチ回路において、
前記第一スイッチ回路のバックゲート端子には、直流電位を与える直流電位供給回路が接続されていることを特徴とする接地スイッチ回路。
【請求項３】
請求項１または２に記載の接地スイッチ回路において、
前記第一スイッチ回路は、Ｎ型ＭＯＳＦＥＴであって、
前記第一スイッチ回路のドレイン端子は、前記信号線路に接続され、
前記第一スイッチ回路のソース端子は、前記グランドに接地され、
前記第一スイッチ回路のゲート端子から制御信号が入力されることを特徴とする接地スイッチ回路。
【請求項４】
請求項１または２に記載の接地スイッチ回路において、
前記信号経路には、インピーダンス素子が接続されており、前記接地スイッチ回路は、当該インピーダンス素子とグランド間に接続されていることを特徴とする接地スイッチ回路。
【請求項５】
請求項４に記載の接地スイッチ回路において、
前記第一スイッチ回路は、Ｎ型ＭＯＳＦＥＴであって、
前記第一スイッチ回路のドレイン端子は、前記インピーダンス素子を介して前記信号線路に接続され、
前記第一スイッチ回路のソース端子は、前記グランドに接地され、
前記第一スイッチ回路のゲート端子から制御信号が入力されることを特徴とする接地スイッチ回路。
【請求項６】
請求項１乃至５の何れか一項に記載の接地スイッチ回路において、
前記第二スイッチ回路は、ドレイン端子、ソース端子及びゲート端子を有したＮ型ＭＯＳＦＥＴであって、
前記第二スイッチ回路のドレイン端子は、前記第一スイッチ回路のバックゲート端子に接続され、
前記第二スイッチ回路のソース端子は、前記グランドに接地され、
前記第二スイッチ回路のゲート端子から制御信号が入力されることを特徴とする接地スイッチ回路。
【請求項７】
請求項６に記載の接地スイッチ回路において、
前記第二スイッチ回路は、さらに、バックゲート端子を有し、
前記第二スイッチ回路のバックゲート端子は、前記グランドに接地されていることを特徴とする接地スイッチ回路。
【請求項８】
請求項６に記載の接地スイッチ回路において、
前記第二スイッチ回路は、さらに、バックゲート端子を有し、
前記第二スイッチ回路のバックゲート端子は、抵抗素子、若しくはインダクタ素子、若しくはそれら両方の素子の直列回路、若しくはそれら両方の素子の並列回路を介してグランドに接地されていることを特徴とする接地スイッチ回路。
【請求項９】
請求項２乃至８の何れか一項に記載の接地スイッチ回路において、
前記直流電位供給回路は、抵抗素子、若しくはインダクタ素子、若しくはそれら両方の素子の直列回路、若しくはそれら両方の素子の並列回路により構成されていることを特徴とする接地スイッチ回路。
【請求項１０】
請求項４乃至９の何れか一項に記載の接地スイッチ回路において、
前記インピーダンス素子は、抵抗素子、若しくはインダクタ素子、若しくは容量素子、若しくはそれらの素子のうち２以上の素子で構成された回路により構成されていることを特徴とする接地スイッチ回路。
【請求項１１】
請求項１乃至１０の何れか一項に記載の接地スイッチ回路において、
前記第一スイッチ回路は、複数のＮ型ＭＯＳＦＥＴが縦続接続されて構成されていることを特徴とする接地スイッチ回路。
【請求項１２】
請求項１乃至１１の何れか一項に記載の接地スイッチ回路において、
前記第二スイッチ回路は、複数のＮ型ＭＯＳＦＥＴが縦続接続されて構成されていることを特徴とする接地スイッチ回路。
【請求項１３】
請求項１１または１２に記載の接地スイッチ回路において、
各々の前記Ｎ型ＭＯＳＦＥＴのバックゲート端子に接続される回路は、請求項１乃至９の何れか一項に記載の回路構成になっていることを特徴とする接地スイッチ回路。
【請求項１４】
請求項３、５乃至１３の何れか一項に記載の接地スイッチ回路において、
前記Ｎ型ＭＯＳＦＥＴが、Ｐ型ＭＯＳＦＥＴに置き換えられ、
前記グランドへの接地が、電源への接続に置き換えられていることを特徴とする接地スイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波信号線路に対して接地及び非接地を切り替える接地スイッチ回路の技術分野に関する。
【０００２】
【従来の技術】
従来から、高周波回路に用いるスイッチ回路として、図１６（Ａ）に示すような接地スイッチ回路が一般的に知られている。
【０００３】
図１６（Ａ）に示すスイッチ回路の高周波入力端子１０１は、高周波信号が通過する任意の高周波信号線路に接続される。この高周波入力端子１０１は、Ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）のドレイン端子である。また、Ｎ型ＭＯＳＦＥＴのゲート端子は、抵抗素子４１を介して制御端子１００が接続され、この制御端子１００から制御信号が入力される。また、Ｎ型ＭＯＳＦＥＴのソース端子はグランドに接地されている。また、Ｎ型ＭＯＳＦＥＴのバックゲート端子は、ラッチアップ防止のためにグランドに接地される。この時のＮ型ＭＯＳＦＥＴの状態を抵抗と容量による単純な等価回路で表現すると、図１６（Ｂ）に示すような回路で表される。
【０００４】
このような構成において、制御端子１００にハイレベルの制御信号が入力されると、当該スイッチ回路がオン状態となり高周波信号は接地される。一方、制御端子１００にローレベルの制御信号が入力されると、当該スイッチ回路がオフ状態となり高周波信号は非接地状態となる。
【特許文献１】
特開２００１−２１７７０１号公報
一方、特許文献１には、最小の減衰で比較的高周波の信号を伝搬させることができるＭＯＳＦＥＴベースのスイッチ回路が開示されている。図１７は、そのような従来のスイッチ回路の一例を示す図である。
【０００５】
図１７に示すスイッチ回路は、高周波端子１０１と高周波端子１０２の間にＰ型ＭＯＳＦＥＴ１１が接続された構成となっており、Ｐ型ＭＯＳＦＥＴ１１のゲート端子は、抵抗素子４１の一方の端子に接続されている。また、抵抗素子４１の他方の端子は、インバータ３０２の出力端子に接続されている。また、Ｐ型ＭＯＳＦＥＴ１１のゲート端子には、Ｐ型ＭＯＳＦＥＴ１２のソース端子が接続されている。また、Ｐ型ＭＯＳＦＥＴ１１のバックゲート端子は、抵抗素子４２の一方の端子に接続されている。また、抵抗素子４２の他方の端子は、電源（ＶＤＤ）端子１０４に接続されている。さらに、Ｐ型ＭＯＳＦＥＴ１１のバックゲート端子には、Ｐ型ＭＯＳＦＥＴ１３のソース端子が接続されている。
【０００６】
また、Ｐ型ＭＯＳＦＥＴ１２のドレイン端子及びバックゲート端子は、電源（ＶＤＤ）端子１０４に接続されている。Ｐ型ＭＯＳＦＥＴ１３のドレイン端子及びバックゲート端子も、電源（ＶＤＤ）に端子１０４接続されている。
【０００７】
また、制御端子１００は、インバータ３０１の入力端子に接続されている。インバータ３０１の出力端子は、インバータ３０２の入力端子に接続されるとともに、Ｐ型ＭＯＳＦＥＴ１２及び１３のゲート端子に接続されている。
【０００８】
このような構成において、制御端子１００にハイレベルの制御信号が入力されると、インバータ３０１の出力はローレベルとなり、Ｐ型ＭＯＳＦＥＴ１２及び１３はオン状態になる。この時、インバータ３０２の出力はハイレベルとなり、Ｐ型ＭＯＳＦＥＴ１１はオフ状態になる。
【０００９】
一方、制御端子１００にローレベルの制御信号が入力されると、インバータ３０１の出力はハイレベルとなり、Ｐ型ＭＯＳＦＥＴ１２及び１３はオフ状態になる。この時、インバータ３０２の出力はローレベルとなり、Ｐ型ＭＯＳＦＥＴ１１はオン状態になる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図１６（Ａ）に示すような従来のスイッチ回路を用いた接地では、スイッチ回路がオフ状態の際に、図１６（Ｂ）の等価回路に示したドレイン−バックゲート間容量８３を介して高周波信号が接地されてしまい、充分な遮断特性を得ることが難しいという課題があった。
【００１１】
一方、図１７に示すような従来のスイッチ回路を用いて接地した場合でも、スイッチ回路とバックゲートの接地状態が反転して動作しており、Ｐ型ＭＯＳＦＥＴ１１がオン状態の際には、バックゲートに接続されたＰ型ＭＯＳＦＥＴ１３がオフ状態となり、ドレイン−バックゲート間容量を介して接地されることはないが、Ｐ型ＭＯＳＦＥＴ１１がオフ状態の際には、バックゲートに接続されたＰ型ＭＯＳＦＥＴ１３がオン状態となってしまい、ドレイン−バックゲート間容量を介して高周波信号が接地されてしまうために、充分な遮断特性を得ることが難しいという課題があった。
【００１２】
本発明は、上記課題に鑑みてなされたものであり、安価なＭＯＳＦＥＴを用いて接地と非接地を切り替える接地スイッチ回路において、非接地時には高い遮断特性を有し、接地時には非常に良好な接地特性を有する接地スイッチ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明は、高周波信号が通過する任意の信号線路とグランド間に接続され、当該信号線路の接地と非接地を切り替える接地スイッチ回路（例えば、ＣＭＯＳ接地スイッチ回路）において、ドレイン端子、ソース端子、ゲート端子及びバックゲート端子を有する第一スイッチ回路と、前記第一スイッチ回路のバックゲート端子に接続され、前記第一スイッチ回路の開閉状態に同期して同じ開閉状態で動作する第二スイッチ回路と、を備えることを特徴とする。
【００１４】
本発明に係る接地スイッチ回路によれば、当該接地スイッチ回路が非接地時、つまり、第一スイッチ回路が開状態（オフ状態）の時、これに同期して第二スイッチ回路もオフ状態となり、第一スイッチ回路のバックゲートもグランドから遮断して接地経路をなくし、一方、接地スイッチ回路が接地時、つまり、第一スイッチ回路が閉状態（オン状態）の時、第一スイッチ回路のバックゲートもグランドに接地し、接地スイッチ回路の接地経路以外に第一スイッチ回路のドレイン−バックゲート間容量を介しても接地するように動作する。
【００１５】
従って、非接地時には高い遮断特性を有し、接地時には非常に良好な接地特性を有する接地スイッチ回路を実現することができる。
【００１６】
本発明に係る接地スイッチ回路において、前記第一スイッチ回路のバックゲート端子には、直流電位を与える直流電位供給回路が接続されているように構成してもよい。このような構成によれば、接地スイッチ回路がＭＯＳＦＥＴによって構成された場合にも、ＭＯＳＦＥＴ特有の現象であるバックゲートのラッチアップ現象は、直流電位供給回路によって抑えられることにより、安定した動作が可能となる。
【００１７】
また、本発明に係る接地スイッチ回路において、前記信号経路には、インピーダンス素子が接続されており、前記接地スイッチ回路は、当該インピーダンス素子とグランド間に接続されているように構成してもよい。このような構成によれば、信号経路を接地する際に、任意のインピーダンスで接地することができる。
【００１８】
【発明の実施の形態】
以下、本発明の好適な実施の形態を添付図面に基づいて説明する。
【００１９】
（第１実施形態）
先ず、図１乃至図３を参照して、本発明の第１実施形態における接地スイッチ回路の構成を説明する。
【００２０】
図１は、第１実施形態における接地スイッチ回路例を示す図である。
【００２１】
図１に示すように、接地スイッチ回路１０は、ドレイン端子１ａ、ソース端子１ｂ、ゲート端子１ｃ及びバックゲート端子１ｄを有する第一スイッチ回路としてのＮ型ＭＯＳＦＥＴ１と、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄに接続され、そのＮ型ＭＯＳＦＥＴ１の閉開状態に同期して同じ開閉状態で動作するバックゲートスイッチ部１１１と、を備えて構成されている。
【００２２】
Ｎ型ＭＯＳＦＥＴ１のドレイン端子１ａは、高周波端子１０１を介して高周波信号が通過する任意の信号線路（図示せず）に接続される。また、Ｎ型ＭＯＳＦＥＴ１のソース端子１ｂは、グランドに接地されており、Ｎ型ＭＯＳＦＥＴ１のゲート端子１ｄは、抵抗素子４１を介して制御端子１００に接続されている。
【００２３】
また、図示のように、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄは、バックゲートスイッチ部１１１を介してグランドに接地されている。また、バックゲートスイッチ部１１１の制御端子２０３は、抵抗素子４２を介して制御端子１００に接続されている。
【００２４】
図２は、バックゲートスイッチ部１１１の内部回路の一例を示した場合の接地スイッチ回路１０の図である。
【００２５】
図２の例では、バックゲートスイッチ部１１１は、ドレイン端子２０１、ソース端子２０２、ゲート端子（制御端子）２０３及びバックゲート端子２０４を有する第二スイッチ回路としてのＮ型ＭＯＳＦＥＴ３と、抵抗素子５１とを備えて構成されている。従って、Ｎ型ＭＯＳＦＥＴ３のドレイン端子２０１は、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄに接続され、Ｎ型ＭＯＳＦＥＴ３のソース端子２０２は、グランドに接地され、Ｎ型ＭＯＳＦＥＴ３のベース端子２０３は、抵抗素子４２を介して制御端子１００に接続されることになる。また、Ｎ型ＭＯＳＦＥＴ３のバックゲート端子２０４は、抵抗素子５１を介してグランドに接地されている。
【００２６】
図３は、図２に示す接地スイッチ回路１０を、抵抗素子と容量素子の等価回路で表した図である。
【００２７】
接地スイッチ回路１０が非接地時、つまり、Ｎ型ＭＯＳＦＥＴ１が開状態（オフ状態）の時には、ドレイン−ソース間抵抗８５及び９０は高抵抗になる。このため、Ｎ型ＭＯＳＦＥＴ１のバックゲートもグランドから遮断されるため、高周波信号がドレイン−バックゲート間容量８３を介して接地される経路がなく、高い遮断特性を実現することができる。
【００２８】
一方、接地スイッチ回路１０が接地時、つまり、Ｎ型ＭＯＳＦＥＴ１が閉状態（オン状態）の時には、ドレイン−ソース間抵抗８５及び９０は非常に低い抵抗値になる。このため、Ｎ型ＭＯＳＦＥＴ１のバックゲートもグランドに接地されるので、Ｎ型ＭＯＳＦＥＴ１のドレイン−ソース間抵抗８５を介して接地される以外に、ドレイン−バックゲート間容量８３を介しても接地されるので、複数の接地経路を有した非常に良好な接地特性を実現することができる。
【００２９】
次に、図２を参照して、第１実施形態における接地スイッチ回路の動作を説明する。なお、接地スイッチ回路１０における高周波端子１０１は、高周波信号が通過する任意の信号線路に接続されているものとし、制御端子１００から制御信号が入力されるものとする。
【００３０】
先ず、制御端子１００にローレベルの制御信号が入力された場合、Ｎ型ＭＯＳＦＥＴ１は開状態（オフ状態）となり、高周波端子１０１から入力される高周波信号は接地されない。このとき、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄに接続されたＮ型ＭＯＳＦＥＴ３のゲート端子２０３にも、ローレベルの制御信号が入力されるので、Ｎ型ＭＯＳＦＥＴ３は、Ｎ型ＭＯＳＦＥＴ１の開状態（オフ状態）に同期して動作し、開状態（オフ状態）となる。従って、Ｎ型ＭＯＳＦＥＴ１のドレイン−バックゲート間容量を介して、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄがグランドから遮断されるため、高い遮断特性が得られることになる。
【００３１】
一方、制御端子１００にハイレベルの制御信号が入力された場合、Ｎ型ＭＯＳＦＥＴ１は閉状態（オン状態）となり、高周波端子１０１から入力される高周波信号は接地される。このとき、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄに接続されたＮ型ＭＯＳＦＥＴ３のゲート端子２０３にも、ハイレベルの制御信号が入力されるので、Ｎ型ＭＯＳＦＥＴ３は、Ｎ型ＭＯＳＦＥＴ１の閉状態（オン状態）に同期して動作し、閉状態（オン状態）となる。従って、Ｎ型ＭＯＳＦＥＴ１のドレイン−バックゲート間容量を介してＮ型ＭＯＳＦＥＴ１のバックゲート端子１ｄがグランドに接地されるため、複数の経路で接地されることになり良好な接地特性が得られる。
【００３２】
なお、Ｎ型ＭＯＳＦＥＴ３のバックゲート端子２０４は、図４（Ａ）に示すように抵抗素子５１を介してグランドに接地される構成の他にも、例えば、図４（Ｂ）〜図６（Ａ）に示すように、直接接地、若しくはインダクタ素子６１を介して接地、若しくは抵抗素子５１とインダクタ素子６１の並列回路を介して接地、若しくは抵抗素子５１とインダクタ素子６１の直列回路を介して接地、その他これらの素子を複数用いて構成された回路を介して接地されるように構成してもよい。更に、複数のＮ型ＭＯＳＦＥＴ３を従属接続しつつ、各々のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４部分の構成を図４（Ａ）〜図６（Ａ）に示す何れかの構成にするようにしてもよい。例えば、図６（Ｂ）は、２つのＮ型ＭＯＳＦＥＴ３を縦続接続しつつ、各々のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４部分の構成を図４（Ａ）に示す構成にしたものである。このような構成においても、接地スイッチ回路１０が非接地時には高い遮断特性を実現することができ、接地スイッチ回路１０が接地時には、非常に良好な接地特性を実現することができる。
【００３３】
（第２実施形態）
次に、図７乃至図９を参照して、本発明の第２実施形態における接地スイッチ回路について説明する。
【００３４】
図７は、第２実施形態における接地スイッチ回路例を示す図である。なお、図７に示す接地スイッチ回路２０において、図１に示す接地スイッチ回路１０と同様の構成部分については、同一符号を付し、重複する説明を省略する。
【００３５】
図７に示す接地スイッチ回路２０において、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄには、直流電位を与える直流電位供給（設定）回路１２１が接続されている。その他の構成については、第１実施形態における接地スイッチ回路１０と同様である。
【００３６】
図８は、直流電位供給回路１２１の内部回路の一例を示した場合の接地スイッチ回路２０の図である。
【００３７】
図８の例では、直流電位供給回路１２１は、抵抗素子５１により構成されており、直流電位供給回路１２１の一方の端子２１２は、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄに接続され、他方の端子２１１は、グランドに接地されている。
【００３８】
このような構成の接地スイッチ回路２０においても、第１実施形態における接地スイッチ回路１０と同様に動作し、接地スイッチ回路２０が非接地時には高い遮断特性を実現することができ、接地スイッチ回路２０が接地時には、非常に良好な接地特性を実現することができる。
【００３９】
更に、接地スイッチ回路２０において、制御端子１００にローレベルの制御信号が入力された場合、Ｎ型ＭＯＳＦＥＴ３は、Ｎ型ＭＯＳＦＥＴ１の開状態（オフ状態）に同期して動作し、開状態（オフ状態）となるが、このときに、ＭＯＳＦＥＴ特有の現象であるバックゲートのラッチアップ現象は、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄに接続された直流電位供給回路１２１によって抑えられることにより、安定した動作が可能となる。
【００４０】
なお、直流電位供給回路１２１は、抵抗素子５１により構成される他にも、例えば、図９（Ｂ）〜図９（Ｅ）に示すように、インダクタ素子６１、若しくは抵抗素子５１とインダクタン素子６１との直列回路、若しくは抵抗素子５１とインダクタン素子６１との並列回路、若しくはインダクタ素子６１と容量素子７１との並列回路、その他これらの素子を複数用いて構成された回路により構成されるようにしてもよい。このような構成においても、同様に、安定した動作が可能となる。
【００４１】
なお、接地スイッチ回路２０のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４は、抵抗素子を介してグランドに接地される構成の他にも、例えば、図４（Ｂ）〜図６（Ａ）に示すように、直接接地、若しくはインダクタ素子６１を介して接地、若しくは抵抗素子５１とインダクタ素子６１の並列回路を介して接地、若しくは抵抗素子５１とインダクタ素子６１の直列回路を介して接地、その他これらの素子を複数用いて構成された回路を介して接地されるように構成してもよい。更に、複数のＮ型ＭＯＳＦＥＴ３を従属接続しつつ、各々のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４部分の構成を図４（Ａ）〜図６（Ａ）に示す何れかの構成にするようにしてもよい。例えば、図６（Ｂ）は、２つのＮ型ＭＯＳＦＥＴ３を縦続接続しつつ、各々のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４部分の構成を図４（Ａ）に示す構成にしたものである。このような構成においても、接地スイッチ回路２０が非接地時には高い遮断特性を実現することができ、接地スイッチ回路２０が接地時には、非常に良好な接地特性を実現することができる。
【００４２】
（第３実施形態）
次に、図１０乃至図１２を参照して、本発明の第３実施形態における接地スイッチ回路について説明する。
【００４３】
図１０は、第３実施形態における接地スイッチ回路例を示す図である。なお、図１０に示す接地スイッチ回路３０において、図１に示す接地スイッチ回路１０と同様の構成部分については、同一符号を付し重複する説明を省略する。
【００４４】
図１０に示す接地スイッチ回路３０において、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ａのドレイン端子１ａは、インピーダンス素子（接地インピーダンス回路）１３１に接続されている。即ち、当該ドレイン端子１ａは、インピーダンス素子１３１及び高周波端子１０１を介して信号線路に接続されることになる。その他の構成については、第１実施形態における接地スイッチ回路１０と同様である。
【００４５】
図１１は、インピーダンス素子１３１の内部回路の一例を示した場合の接地スイッチ回路３０の図である。
【００４６】
図１１の例では、インピーダンス素子１３１は、容量素子７１と抵抗素子５１との直列回路により構成されており、インピーダンス素子１３１の一方の端子２２１は、Ｎ型ＭＯＳＦＥＴ１のドレイン端子１ａに接続され、インピーダンス素子１３１の他方の端子２２２は、高周波端子１０１に接続されている。
【００４７】
このような構成の接地スイッチ回路３０においては、制御端子１００にハイレベルの制御信号が入力された場合、Ｎ型ＭＯＳＦＥＴ１は閉状態（オン状態）となり、高周波端子１０１から入力される高周波信号は、インピーダンス素子１３１を介してグランドに接地されることになる。このような構成の接地スイッチ回路３０によっても、第１実施形態における接地スイッチ回路１０と同様、接地スイッチ回路３０が非接地時には高い遮断特性を実現することができ、接地スイッチ回路３０が接地時には、非常に良好な接地特性を実現することができる。また、信号経路を接地する際に、任意のインピーダンスで接地することができる。
【００４８】
なお、インピーダンス素子１３１は、容量素子７１と抵抗素子５１との直列回路により構成される他にも、例えば、図１２（Ｂ）〜図１２（Ｅ）に示すように、抵抗素子５１、若しくはインダクタ素子６１、若しくは容量素子７１、若しくはインダクタン素子６１と容量素子７１との並列回路、その他これらの素子を複数用いて構成された回路により構成されるようにしてもよい。
【００４９】
なお、接地スイッチ回路３０のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４は、直接接地される構成の他にも、例えば、図４（Ａ），図５（Ａ）〜図６（Ａ）に示すように、抵抗接地、若しくはインダクタ素子６１を介して接地、若しくは抵抗素子５１とインダクタ素子６１の並列回路を介して接地、若しくは抵抗素子５１とインダクタ素子６１の直列回路を介して接地、その他これらの素子を複数用いて構成された回路を介して接地されるように構成してもよい。更に、複数のＮ型ＭＯＳＦＥＴ３を従属接続しつつ、各々のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４部分の構成を図４（Ａ）〜図６（Ａ）に示す何れかの構成にするようにしてもよい。例えば、図６（Ｂ）は、２つのＮ型ＭＯＳＦＥＴ３を縦続接続しつつ、各々のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４部分の構成を図４（Ａ）に示す構成にしたものである。このような構成においても、接地スイッチ回路３０が非接地時には高い遮断特性を実現することができ、接地スイッチ回路３０が接地時には、非常に良好な接地特性を実現することができる。
【００５０】
（第４実施形態）
次に、図１３及び図１４を参照して、本発明の第４実施形態における接地スイッチ回路について説明する。
【００５１】
図１３は、第４実施形態における接地スイッチ回路例を示す図である。なお、図１３に示す接地スイッチ回路４０において、図１に示す接地スイッチ回路１０と同様の構成部分については、同一符号を付し重複する説明を省略する。
【００５２】
図１３に示す接地スイッチ回路４０は、第２実施形態における接地スイッチ回路２０と第３実施形態における接地スイッチ回路３０とを組み合わせた形態をとっており、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ａのドレイン端子１ａは、インピーダンス素子１３１及び高周波端子１０１を介して信号線路に接続され、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄには、直流電位を与える直流電位供給回路１２１が接続されている。その他の構成については、第１実施形態における接地スイッチ回路１０と同様である。
【００５３】
図１４は、インピーダンス素子１３１及び直流電位供給回路１２１の内部回路の一例を示した場合の接地スイッチ回路４０の図である。
【００５４】
図１４の例では、インピーダンス素子１３１は、容量素子７１により構成されており、インピーダンス素子１３１の一方の端子２２１は、Ｎ型ＭＯＳＦＥＴ１のドレイン端子１ａに接続され、インピーダンス素子１３１の他方の端子２２２は、高周波端子１０１に接続されている。また、直流電位供給回路１２１は、抵抗素子５１とインダクタ素子６１との並列回路により構成されており、直流電位供給回路１２１の一方の端子２１２は、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄに接続され、他方の端子２１１は、グランドに接地されている。
【００５５】
このような構成の接地スイッチ回路４０においても、第１実施形態における接地スイッチ回路１０と同様に動作し、接地スイッチ回路４０が非接地時には高い遮断特性を実現することができ、接地スイッチ回路４０が接地時には、非常に良好な接地特性を実現することができる。更に、ＭＯＳＦＥＴ特有の現象であるバックゲートのラッチアップ現象は、Ｎ型ＭＯＳＦＥＴ１のバックゲート端子１ｄに接続された直流電位供給回路１２１によって抑えられることにより、安定した動作が可能となる。
【００５６】
なお、直流電位供給回路１２１は、第２実施形態と同様、例えば、図９（Ａ）〜図９（Ｅ）に示すような構成、その他これらの素子を複数用いて構成された回路により構成されるようにしてもよい。
【００５７】
また、インピーダンス素子１３１は、第３実施形態と同様、例えば、図１２（Ａ）〜図１２（Ｅ）に示すような構成、その他これらの素子を複数用いて構成された回路により構成されるようにしてもよい。
【００５８】
なお、接地スイッチ回路４０のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４は、直接接地される構成の他にも、例えば、図４（Ａ），図５（Ａ）〜図６（Ａ）に示すように、抵抗接地、若しくはインダクタ素子６１を介して接地、若しくは抵抗素子５１とインダクタ素子６１の並列回路を介して接地、若しくは抵抗素子５１とインダクタ素子６１の直列回路を介して接地、その他これらの素子を複数用いて構成された回路を介して接地されるように構成してもよい。更に、複数のＮ型ＭＯＳＦＥＴ３を従属接続しつつ、各々のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４部分の構成を図４（Ａ）〜図６（Ａ）に示す何れかの構成にするようにしてもよい。例えば、図６（Ｂ）は、２つのＮ型ＭＯＳＦＥＴ３を縦続接続しつつ、各々のＮ型ＭＯＳＦＥＴ３のバックゲート端子２０４部分の構成を図４（Ａ）に示す構成にしたものである。このような構成においても、接地スイッチ回路４０が非接地時には高い遮断特性を実現することができ、接地スイッチ回路４０が接地時には、非常に良好な接地特性を実現することができる。
【００５９】
なお、上記第１実施形態〜第４実施形態においては、Ｎ型ＭＯＳＦＥＴ１が高周波信号が通過する任意の信号線路とグランド間に一つ接続された場合の構成について説明したが、これに限定されるものではなく、複数のＮ型ＭＯＳＦＥＴが縦続接続されるように構成してもよい。例えば、図１５は、Ｎ型ＭＯＳＦＥＴを２つ（これ以上であってもよい）縦続接続した場合における接地スイッチ回路例を示す図である。図１５の例では、Ｎ型ＭＯＳＦＥＴ１のソース端子とＮ型ＭＯＳＦＥＴ２のドレイン端子が接続されることにより、Ｎ型ＭＯＳＦＥＴ１とＮ型ＭＯＳＦＥＴ２とが縦続接続されている。また、Ｎ型ＭＯＳＦＥＴ１のドレイン端子は、高周波端子１０１に接続され、Ｎ型ＭＯＳＦＥＴ２のソース端子は、グランドに接地されている。また、Ｎ型ＭＯＳＦＥＴ１及びＮ型ＭＯＳＦＥＴ２のゲート端子は、抵抗素子４１及び４２を介して制御端子１００に接続されている。
【００６０】
また、Ｎ型ＭＯＳＦＥＴ１及びＮ型ＭＯＳＦＥＴ２のバックゲート端子には、それぞれ、直流電位供給回路１２１（１２２）及びバックゲートスイッチ部１１１（１１２）が接続されている。直流電位供給回路１２１（１２２）及びバックゲートスイッチ部１１１（１１２）の内部回路には、第１実施形態及び第２実施形態で説明した構成を適用することができるのはもちろんである。
【００６１】
また、図１５に示す接地スイッチ回路５０のドレイン端子と高調波端子１０１との間に、第３実施形態において説明したインピーダンス素子１３１を挿入するように構成してもよい。
【００６２】
このような接地スイッチ回路５０においても、接地スイッチ回路５０が非接地時には高い遮断特性を実現することができ、接地スイッチ回路５０が接地時には、非常に良好な接地特性を実現することができる。
【００６３】
なお、上記実施形態において、第１スイッチ回路及び第２スイッチ回路の一例として、Ｎ型ＭＯＳＦＥＴを用いて説明したが、Ｎ型ＭＯＳＦＥＴの代わりにＰ型ＭＯＳＦＥＴを用い、グランドに接地された全ての端子を電源端子に接続する（グランドへの接地を電源への接続に置き換える）構成によっても、本発明に係る接地スイッチ回路を実現することが可能であり、ハイレベルの制御信号入力時に非接地状態、ローレベルの制御信号入力時に接地状態となること以外に、動作は変わりが無く、上記実施形態と同様の効果を得ることができる。
【００６４】
【発明の効果】
以上説明したように、本発明によれば、接地スイッチ回路が非接地時における高い遮断特性と、接地スイッチ回路が接地時における良好な接地特性を両立して実現することができる。
【図面の簡単な説明】
【図１】第１実施形態における接地スイッチ回路例を示す図である。
【図２】バックゲートスイッチ部１１１の内部回路の一例を示した場合の接地スイッチ回路１０の図である。
【図３】図２に示す接地スイッチ回路１０を、抵抗素子と容量素子の等価回路で表した図である。
【図４】Ｎ型ＭＯＳＦＥＴ３のバックゲート端子２０４の内部回路例を示す図である。
【図５】Ｎ型ＭＯＳＦＥＴ３のバックゲート端子２０４の内部回路例を示す図である。
【図６】Ｎ型ＭＯＳＦＥＴ３のバックゲート端子２０４の内部回路例を示す図である。
【図７】第２実施形態における接地スイッチ回路例を示す図である。
【図８】直流電位供給回路１２１の内部回路の一例を示した場合の接地スイッチ回路２０の図である。
【図９】直流電位供給回路１２１の内部回路例を示す図である。
【図１０】第３実施形態における接地スイッチ回路例を示す図である。
【図１１】インピーダンス素子１３１の内部回路の一例を示した場合の接地スイッチ回路３０の図である。
【図１２】インピーダンス素子１３１の内部回路例を示す図である。
【図１３】第４実施形態における接地スイッチ回路例を示す図である。
【図１４】インピーダンス素子１３１及び直流電位供給回路１２１の内部回路の一例を示した場合の接地スイッチ回路４０の図である。
【図１５】Ｎ型ＭＯＳＦＥＴを２つ縦続接続した場合における接地スイッチ回路例を示す図である。
【図１６】従来の接地スイッチ回路の一例を示す図である。
【図１７】従来の接地スイッチ回路の一例を示す図である。
【符号の説明】
１〜４    Ｎ型ＭＯＳＦＥＴ
１０〜５０  接地スイッチ回路
１１〜１３  Ｐ型ＭＯＳＦＥＴ
４１〜５２    抵抗素子
６１    インダクタ素子
７１    容量素子
８１〜８４、８６〜８９  ＭＯＳＦＥＴ等価回路における寄生容量
８５、９０    ＭＯＳＦＥＴ等価回路におけるドレインソース間抵抗
１００    制御端子
１０１、１０２    高周波端子
１０４    電源端子
１１１    バックゲートスイッチ部
１２１    直流電位供給回路
１３１    インピーダンス素子
３０１、３０２    インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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