(57)【要約】【課題】安価で簡略な回路構成により、無駄な待機時間を要することなく表示データを処理することができる映像表示装置を提供することを目的とする。【解決手段】本発明の映像表示装置は、複数のモジュール４で構成される表示部と、画像表示データを１バイト毎に分割することにより複数の単位表示データを作成し、当該単位表示データ毎に送信先のモジュール４を切り替えて順次、各単位表示データを各モジュール４に対して送信させる、バッファメモリ１３と制御部１４とを備えている。【選択図】        図２
2004212765.tif 000002
【特許請求の範囲】
【請求項１】
複数の発光素子から構成されるモジュールが、複数配列することにより構成される表示部と、
前記表示部に画像を表示させるための画像表示データを所定のデータ長毎に分割した複数の単位表示データを、一の当該単位表示データ毎に送信先のモジュールを切り替えて順次、各前記モジュールに対して送信するデータ送信装置とを、備えることを特徴とする映像表示装置。
【請求項２】
前記データ送信装置は、
各前記モジュールおよび各発光素子を表すアドレスデータを、各前記単位表示データ毎に付加して前記各モジュールに対して送信し、
前記モジュールは、
前記アドレスデータに基づいて、前記単位表示データを取得するか否かの判断を行うモジュール制御回路を、
備えていることを特徴とする請求項１に記載の映像表示装置。
【請求項３】
前記データ送信装置は、
第一のタイミング信号と第二のタイミング信号とを、前記モジュールに対してさらに送信し、
前記モジュール制御回路は、
前記第一のタイミング信号に基づいてラッチされた前記アドレスデータに基づいて、前記単位表示データを受信するか否かの判定を行い、受信する場合は、前記第二のタイミング信号に基づいてラッチされる前記単位表示データと、前記ラッチされたアドレスデータとに基づいて、前記発光素子を発光させる、
ことを特徴とする請求項２に記載の映像表示装置。
【請求項４】
前記データ送信装置は、
所定の数の前記単位表示データにより構成される表示データ群の先頭に、当該表示データ群の先頭を表す所定のデータ長の同期データを付加して前記各モジュールに対して送信し、
前記モジュールは、
前記同期データに続く前記単位表示データの数をカウントすることにより、前記単位表示データを取得するか否かの判断を行うモジュール制御回路を、備えている、
ことを特徴とする請求項１に記載の映像表示装置。
【請求項５】
前記データ送信装置は、
第一のタイミング信号と第二のタイミング信号とを、前記モジュールに対してさらに送信し、
前記モジュール制御回路は、
前記第一のタイミング信号に基づいて前記単位表示データの数のカウントを開始し、前記第二のタイミング信号に基づいて前記単位表示データの数をカウントし、当該カウントの数が所定の数に達したときに、前記単位表示データをラッチすると共に、発光すべき前記発光素子のアドレスを設定し、当該ラッチされた単位表示データと当該設定されたアドレスとに基づいて、前記発光素子を発光させる、
ことを特徴とする請求項４に記載の映像表示装置。
【請求項６】
前記モジュールは、前記発光素子がマトリックス状に配置されることにより構成されており、
一の前記表示データ群は、前記発光素子の一の行に対応する複数の単位表示データにより構成されており、
前記同期データは、前記各行を特定するための水平同期データである、
ことを特徴とする請求項４に記載の映像表示装置。
【請求項７】
前記データ送信装置は、
第一のタイミング信号と第二のタイミング信号とを、前記モジュールに対してさらに送信し、
前記モジュール制御回路は、
前記第一のタイミング信号に基づいて前記単位表示データの数のカウントを開始し、前記第二のタイミング信号に基づいて前記単位表示データの数をカウントし、当該カウントの数が所定の数に達したときに、前記単位表示データをラッチすると共に、発光すべき前記発光素子のアドレスを設定し、当該ラッチされた単位表示データと、当該設定されたアドレスと、前記水平同期データとに基づいて、前記発光素子を発光させる、
ことを特徴とする請求項６に記載の映像表示装置。
【請求項８】
前記モジュール制御回路にてラッチされる単位表示データは、赤の表示データ、緑の表示データおよび青の表示データにより構成される表示データ列である、
ことを特徴とする請求項５または請求項７に記載の映像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、発光素子を複数配列して構成された複数のモジュールより成る映像表示装置に係る発明であって、特に、各モジュールに伝送される表示データ等のデータ送信方式に特徴を有する映像表示装置に関するものである。
【０００２】
【従来の技術】
発光素子を複数配列して構成された複数のモジュールにより構成される、従来の映像表示装置では、各モジュールに対して表示データをバースト的に送信していた。
【０００３】
つまり、従来の映像表示装置は、一のモジュールに対して当該一のモジュール全体を発光させるための一連の表示データを纏めて送信した後に、別のモジュールに対して当該別のモジュール全体を発光させるための一連の表示データを纏めて送信し、当該送信処理を各モジュールに対して繰り返し行い、全モジュールに対してそれぞれ一連の表示データを送信することにより、一画面分の画像が表示されていた（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特公平７−４００８号公報（第１図、第８図参照）
【０００５】
【発明が解決しようとする課題】
しかし、従来の映像表示装置では、各モジュールに対する表示データの送信がバースト的に行われるため、各モジュールから見た場合、高速レートの表示データを受信する必要があるため、高価かつ複雑なハードウェア回路を備えるか、若しくは高価かつ高速なマイクロプロセッサ等で受信処理をソフト的に実行する必要があった。
【０００６】
また、一旦自モジュール宛の一連の表示データを受信すると、次回に当該自モジュールが一連の表示データを受信するまで、当該モジュールは無駄に長時間待機する必要があった。
【０００７】
さらに、各モジュールにおいて、当該各モジュールが備えるフレームメモリに一度に一連の表示データを記憶しなければならないので、十分に大きな記憶容量のフレームメモリを用意しなければならないという問題もあった。
【０００８】
そこで、この発明は、安価で簡略な回路構成により、無駄な待機時間を要することなく表示データを処理することができる映像表示装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る請求項１に記載の映像表示装置は、複数の発光素子から構成されるモジュールが、複数配列することにより構成される表示部と、前記表示部に画像を表示させるための画像表示データを所定のデータ長毎に分割した複数の単位表示データを、一の当該単位表示データ毎に送信先のモジュールを切り替えて順次、各前記モジュールに対して送信するデータ送信装置とを備えている。
【００１０】
【発明の実施の形態】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１１】
＜実施の形態１＞
図１は、本実施の形態に係る映像表示装置の表示部の構成を示す図であり、図２は、当該映像表示装置の要部の構成を示すブロック図である。
【００１２】
図１において、Ｒ（赤）、Ｇ（緑）、Ｂ（青）３色を含む単画素発光素子１が複数個マトリックス状に配置されることにより、モジュール表示部２が構成されている。また、モジュール表示部２と、当該モジュール表示部２の制御を行うモジュール制御回路３とが電気的および機械的に接続されることにより、モジュール４が構成されている。
【００１３】
ここで、本実施の形態では、Ｒ（赤）、Ｇ（緑）、Ｂ（青）３色を含む単画素発光素子１としているが、Ｒ（赤）、Ｇ（緑）、Ｂ（青）３種の個別の単画素発光素子１で構成された映像表示装置に対しても有効である。また、表示方式は液晶、ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）、蛍光表示管等の表示方式は問わない。
【００１４】
次に、モジュール４を縦方向に一列に配列させることにより、モジュール群５が構成されており、当該モジュール群５を横方向に複数個配列させることにより、表示部６が構成されている。
【００１５】
つまり、図１では、縦に３個のモジュール４を配列させることにより、一のモジュール群が構成されており、横に４列のモジュール群５を配列させることにより、一の表示部６が構成されている。ここで、表示部６は筐体７に収められている。
【００１６】
次に、図２において、各モジュール群５内には、各モジュール４の信号入力部を接続している共通の信号線１０が配設されており、当該信号線１０を伝送する信号波形の乱れを防止するために終端部１１が、それぞれの信号線１０の端部に設けられている。
【００１７】
さらに、制御部１４において、画像データ生成部１２において生成された画像表示データを、例えば１バイト毎に分割することにより複数の単位表示データを作成し、当該単位表示データ毎に表示座標を示すアドレスデータを付加して、所定のバッファメモリ１３にそれぞれ一旦蓄積する。
【００１８】
また、制御部１４により、バッファメモリ１３で一旦蓄積された単位表示データを所定のモジュール群５に対して個別に送信される。これに加えて、制御部１４は、画像表示データおよびアドレスデータ受信のための２種のタイミング信号を生成する回路でもある。
【００１９】
ここで、制御部１４とバッファメモリ１３とにより、データ送信装置が構成されている。
【００２０】
なお、モジュール群５内の各モジュール４には、それぞれ固有のアドレスが割り付けられている。例えば、図１に示すように、最左上のモジュールにＩＤ＃１、最左下のモジュールにＩＤ＃３と固有のアドレスが割り付けられる。
【００２１】
次に、モジュール表示部２の制御を行うモジュール制御回路３の構成を、図３に示すブロック図に基づいて説明する。
【００２２】
図３において、信号線１０は３本の配線（データ信号線（以下、ＤＡＴＡ線と称す）、第一のタイミング信号線（以下、ＤＬＥ線と称す）、第二のタイミング信号線（以下、ＡＬＥ線と称す））から構成されている。
【００２３】
なお、図３では簡略化のため、ＤＡＴＡ線は１本としているが、これは画像表示データおよびアドレスデータを転送するのに十分な線から構成されるものとする。
【００２４】
ＤＡＴＡ線は、ノードＮ１で分岐して、ＤＡＴＡ線上を伝送する単位表示データをラッチする表示データラッチ部２４へと接続されると共に、ＤＡＴＡ線上を伝送するアドレスデータをラッチするアドレスラッチ部２１へと接続される。また、ＤＬＥ線は、インバータ２７を介してＤＬＥゲート部２３の一方の入力部に接続される。また、ＡＬＥ線は、アドレスラッチ部２１に接続される。
【００２５】
アドレス比較部２２は、アドレス記憶部２０およびアドレスラッチ部２１と接続されており、アドレス記憶部２０が記憶しているモジュール４の固有のアドレス（例えばＩＤ＃１等）と、アドレスラッチ部２１がラッチしたアドレスの比較を行う。
【００２６】
さらに、アドレス比較部２２は、ＤＬＥゲート部２３の他方の入力部に接続されており、当該アドレス比較部２２の出力を受けて、ＤＬＥゲート部２３は開閉される。ここで、ＤＬＥゲート部２３の出力部は、表示データラッチ部２４へと接続されている。
【００２７】
また、中央演算処理部（以下、ＣＰＵと称す）２５は、表示データラッチ部２４およびアドレスラッチ部２１と接続されており、当該表示データラッチ部２４からの通知により動作し、表示データラッチ部２４でラッチされた単位表示データとアドレスラッチ部２１でラッチされたアドレスデータとを入力し、モジュール表示部２に対する表示処理を行う。
【００２８】
さらに、画素駆動部２６は、ＣＰＵ２５とモジュール表示部２とに接続されており、当該ＣＰＵ２５からの命令によりモジュール表示部２内の各画素を発光させるための回路である。
【００２９】
さて次に、図４に１のモジュール群５内での各画素に割り付けられたアドレスの例を示す。
【００３０】
１のモジュール群５内には、モジュールＩＤ＃１〜ＩＤ＃３の３つのモジュール４が存在しており、各モジュール４は、縦１６個、横１６個のＲＧＢ３色単画素発光素子１により構成されている。なお、ＲＧＢ３色単画素発光素子１は、Ｒ、Ｇ、Ｂそれぞれ１バイトの単位表示データに従い発光するものとする。
【００３１】
図４の例では、モジュールＩＤ＃１のモジュール４の最左上の単画素発光素子１は、そのＲ（赤）としてアドレス０ｘ０００、Ｇ（緑）としてアドレス０ｘ００１、Ｂ（青）としてアドレス０ｘ００２が割り付けられている。
【００３２】
なお、単画素発光素子１内の各アドレスに対応する単位表示データは、以下の要領で記述することとする。例えば、モジュールＩＤ＃１のモジュール４の上から２行目、左から３列目の単画素発光素子１のＲ（赤）に対応する単位表示データは、Ｒ１−２−３と表す。また、モジュールＩＤ＃２のモジュール４の上から３行目、左から５列目の単画素発光素子１のＧ（緑）に対応する単位表示データは、Ｇ２−３−５と表す。
【００３３】
次に、図５に、１つのモジュール群５内に対してバッファメモリ１３（データ送信装置）が送信する、一連のデータのタイミングを示す。
【００３４】
図５には、ＤＡＴＡ線上を伝送するデータ信号（以下、ＤＡＴＡ信号という）として時分割多重されて伝送されるアドレスデータと複数の単位表示データとが示されている。また、ＡＬＥ線上を伝送する、アドレスデータの受信タイミングを与えるための第一のタイミング信号（以下、ＡＬＥ信号と称す）が示されており、さらに、ＤＬＥ線上を伝送する、単位表示データの受信タイミングを与えるための第二のタイミング信号（以下、ＤＬＥ信号と称す）が示されている。
【００３５】
なお、図５には、各モジュール４上のモジュール制御回路３内のＣＰＵ２５の動作も併記している。
【００３６】
図５の各信号を具体的に説明する。
【００３７】
ＤＡＴＡ信号として、モジュールＩＤ＃１のモジュール４の最左上の単画素発光素子１のＲ（赤）を示すアドレスデータ０ｘ０００が出力され、これに引続いて、同素子のＲ（赤）に対応する単位表示データＲ１−１−１が出力される。
【００３８】
次に、同じモジュールＩＤ＃１のモジュール４ではなく、下に位置するモジュールＩＤ＃２のモジュール４に対して、アドレスデータ０ｘ３００、単位表示データＲ２−１−１の信号がペアでＤＡＴＡ信号として出力される。
【００３９】
以降、０ｘ６００とＲ３−１−１、０ｘ００１とＧ１−１−１、０ｘ３０１とＧ２−１−１、０ｘ６０１とＧ３−１−１、０ｘ００２とＢ１−１−１、・・・と順次同様にＤＡＴＡ信号として出力され、最後に、モジュールＩＤ＃３のモジュール４に対してアドレスデータ０ｘ８ＦＦと単位表示データＢ３−１６−１６とがペアで、ＤＡＴＡ信号として出力され、全体として一のモジュール群５に対する一画面分の単位表示データが送信されたこととなる。再度、モジュール群５に対する１画面分の単位表示データを送信する際には、アドレスデータ０ｘ０００、単位表示データＲ１−１−１からの出力となる。
【００４０】
さて、ＡＬＥ信号においては、一のアドレスデータ（０ｘ０００等）がＤＡＴＡ信号として出力されている期間に、一のパルスが出力されており、一方ＤＬＥ信号においては、一の単位表示データ（Ｒ１−１−１等）がＤＡＴＡ信号として出力されている期間に、一のパルスが出力されている。
【００４１】
それでは次に、図３および図５を用いて本実施の形態に係る映像表示装置の処理動作について説明する。
【００４２】
一のモジュール群５内の各モジュール４において、アドレスラッチ部２１は、ＡＬＥ線に伝送されるＡＬＥ信号のパルスに基づいて、ＤＡＴＡ線に伝送されるＤＡＴＡ信号からアドレスデータをラッチし、当該ラッチしたアドレスデータをアドレス比較部２２へ送る。
【００４３】
次に、アドレス比較部２２では、ラッチされたアドレスデータと、予めアドレス記憶部２０に記憶されている当モジュール４のアドレスとを比較し、一致した場合にのみ、ＤＬＥゲート部２３に向けて、当該ＤＬＥゲート部２３が開く信号を出力する。
【００４４】
アドレス比較部２２からの出力信号によりＤＬＥゲート部２３が開かれると、ＤＬＥ線を伝送するＤＬＥ信号が、インバータ２７および当該ＤＬＥゲート部２３を介して、表示データラッチ部２４に送られる。
【００４５】
次に、表示データラッチ部２４では、ＤＬＥゲート部２３から伝送されるＤＬＥ信号のパルスに基づいて、ＤＡＴＡ信号から単位表示データを１バイトラッチし、当該ラッチした単位表示データをＣＰＵ２５に通知する。
【００４６】
当該通知を受けたＣＰＵ２５は、アドレスラッチ部２１からアドレスデータを読み出すと共に、表示データラッチ部２４から単位表示データを読み出し、画素駆動部２６を起動させ、当該画素駆動部２６により該当する単画素発光素子１を所定の輝度で発光させる。
【００４７】
なお、アドレスラッチ部２１および表示データラッチ部２４は、ＣＰＵ２５からのデータの読み出し完了により、次のデータをラッチ可能とするように構成することも可能であるし、また、ＣＰＵ２５からの別の制御により、次のデータをラッチ可能とするように構成することも可能である。
【００４８】
以上が、本実施の形態に係る映像表示装置の一連の処理動作である。
【００４９】
なお、上記実施の形態では、表示データラッチ部２４でラッチした単位表示データに基づいて画素駆動部２６を制御するに際し、ＣＰＵ２５を使用してソフト的に処理する場合について説明したが、ハードウェア回路にて実現するようにしてもよく、この場合、図３に示すモジュール制御回路３中のＣＰＵ２５は不要となり、替わりに所定の構成のハードウエア回路を置くこととなる。
【００５０】
以上の説明から分かるように、本実施の形態に係る映像表示装置では、画像表示データを所定のデータ長毎に分割することにより、複数の単位表示データを作成し、送信先のモジュール４を当該単位表示データ毎に切り替えながら順次送信するので、各モジュール４に送信するデータのバースト性を低減することができ、各モジュール４において無駄な待機時間を要することなく、安価かつ単純なハードウエア回路用いた処理、または安価かつ低速なマイクロプロセッサ等を用いたソフト的な処理によって、画面表示性能を損なうことなく画像表示データを受信できる。
【００５１】
また、データ送信装置（バッファメモリ１３、制御部１４）は、各モジュール４および各単画素発行素子１を表すアドレスデータを、各単位表示データ毎に付加させて各モジュール４に対して送信し、各モジュール制御回路３は、アドレスデータに基づいて前記単位表示データを取得するか否かの判断を行うので、複雑な回路構成を要せずに、各モジュール４に対して適正な表示データを送信することができる。
【００５２】
さらに、データ送信装置は、ＡＬＥ信号とＤＬＥ信号とをモジュール４に対してさらに送信し、モジュール制御回路３では、ＡＬＥ信号に基づいてアドレスデータをラッチし、当該アドレスデータに基づいて単位表示データを受信するか否かの判定を行い、受信する場合は、ＤＬＥ信号に基づいて単位表示データをラッチし、当該ラッチされたアドレスデータと単位表示データとに基づいて単画素発光素子１を発光させるので、簡易なシステム設計により、各モジュール４に対して適正な表示データを送信することができ、単画素発光素子１を的確に発光させることができる。
【００５３】
なお、本実施の形態では、一の単位表示データは一バイトで構成されている例について言及したがこれに限る必要はなく、その他のデータ長の単位表示データとしてもよい。
【００５４】
＜実施の形態２＞
図６は、本実施の形態に係る映像表示装置のモジュール制御回路３の構成を示すブロック図である。なお、実施の形態２でも実施の形態１と同様、１つのモジュール群５内での各画素は、図４に例示する様なアドレスが付与されていることとする。
【００５５】
図６において、信号線１０は３本の配線（ＤＡＴＡ線、ＤＬＥ線、第三のタイミング信号線（以下、ＶＳＹＮＣ線と称す））から構成されている。
【００５６】
なお、図６では簡略化のため、ＤＡＴＡ線は一本としているが、これは画像表示データおよびアドレスデータを転送するのに十分な線から構成されるものとする。
【００５７】
ＤＡＴＡ線は、ノードＮ１で分岐して、ＤＡＴＡ線上を伝送する垂直同期信号を検出する垂直同期検出部２２１の一方の入力部へと接続されると共に、ＤＡＴＡ線上を伝送する単位表示データをラッチする表示データラッチ部２２５へと接続される。
【００５８】
また、ＤＬＥ線は、当該ＤＬＥ線上を伝送するＤＬＥ信号を検出するデータラッチ検出部２２２に接続される。また、ＶＳＹＮＣ線は、垂直同期検出部２２１の他方の入力部へと接続される。
【００５９】
また、垂直同期検出部２２１の出力部は、アドレスが一致した回数（以下、アドレスカウンタ値と称す。）をカウントするアドレスカウント部２２６へと接続される一方で、ＯＲゲート２２７を介して（垂直同期検出部２２１の出力部は、ＯＲゲート一方の入力部に接続される。）、ＤＬＥ信号の出現数（データラッチカウンタ値）をカウントするデータラッチカウント部２２３へと接続される。
【００６０】
アドレス比較部２２４は、モジュール４の固有のアドレス（例えばＩＤ＃１の場合には、「１」が記憶されており、ＩＤ＃２の場合には、「２」が記憶されている。）とモジュール群５内のモジュール数（本実施の形態において、一のモジュール群５内に３つのモジュールが接続されているとすると、「３」が記憶される）とを記憶するアドレス・モジュール数記憶部２２０、およびデータラッチカウント部２２３に接続されており、データラッチカウント部２２３が出力するデータラッチカウンタ値とアドレス・モジュール数記憶部２２０が記憶するモジュール４の固有アドレス（本実施の形態では、各モジュール４には、「１」から「３」のいずれかの数値が記憶されている。）とを比較する。
【００６１】
さらに、アドレス比較部２２４での比較結果である出力信号は、ＯＲゲート２２７の他方の入力部へと出力される一方で、ノードＮ２を介して表示データラッチ部２２５とアドレスカウント部２２６とへも出力される。
【００６２】
また、ＣＰＵ２５は、表示データラッチ部２２５およびアドレスカウント部２２６と接続されており、当該表示データラッチ部２２５からの通知により動作し、表示データラッチ部２２５でラッチされた単位表示データとアドレスカウント部２２６でカウントされたアドレスカウンタ値とを入力し、表示処理を行う。
【００６３】
さらに、画素駆動部２６は、ＣＰＵ２５とモジュール表示部２とに接続されており、当該ＣＰＵ２５からの命令によりモジュール表示部２内の各画素を発光させるための回路である。
【００６４】
次に、図７に、制御部１４の制御により、１つのモジュール群５内に対してバッファメモリ１３（制御部１４とバッファメモリ１３とで、データ送信装置を構成していると把握することができる）が送信する、一連のデータのタイミングを示す。
【００６５】
図７には、ＤＡＴＡ線上を伝送するＤＡＴＡ信号が図示されており、当該ＤＡＴＡ信号は、時分割多重されて伝送される垂直同期データＤ１と、例えば１バイト分の複数の単位表示データとで構成されている。ここで、所定の数の単位表示データにより表示データ群Ｄ２が構成されている。
【００６６】
また、ＤＡＴＡ信号によって伝送される垂直同期データＤ１の受信タイミングを与えるためのタイミング信号（以下、ＶＳＹＮＣ信号と称す。）が図示されており、さらに、当該ＤＡＴＡ信号によって伝送される単位表示データの受信タイミングを与えるためのＤＬＥ信号が図示されている。
【００６７】
上記各信号に加えて、データラッチカウント部２２３が出力するデータラッチカウンタ値、アドレスカウント部２２６が出力するアドレスカウンタ値、およびＣＰＵ２５の動作も併記されている。なお、図７には、例としてモジュール群５内のモジュールＩＤ＃３のモジュール４内のＣＰＵ２５の処理動作を図示している。
【００６８】
図７に示す各信号を具体的に説明する。
【００６９】
ＤＡＴＡ信号として、垂直同期データＤ１（図７では、０ｘＡＡを垂直同期データとしている）が出力され、次いで一連の表示データ群Ｄ２が出力される。
【００７０】
具体的に、初めにモジュールＩＤ＃１のモジュール４の最左上の単画素発行素子１のＲ（赤）に対する単位表示データＲ１−１−１が出力される。次に、モジュールＩＤ＃２のモジュール４の最左上の単画素発行素子１のＲ（赤）に対する単位表示データＲ２−１−１が出力され、以降、単位表示データＲ３−１−１、Ｇ１−１−１、Ｇ２−１−１、Ｇ３−１−１、Ｂ１−１−１、Ｂ２−１−１、Ｂ３−１−１、Ｒ１−１−２・・・と順次同様に出力される。
【００７１】
そして最後に、モジュールＩＤ＃３のモジュール４の最右下の単画素発行素子１のＢ（青）に対する単位表示データＢ３−１６−１６が出力されると、１つのモジュール群５において、全体として１画面分の単位表示データが出力されたこととなる。つまり、一連の表示データ群Ｄ２は、１つのモジュール群５における１画面分の単位表示データを構成しているのである。
【００７２】
再度、１つのモジュール群５における、１画面分の一連の表示データ群Ｄ２を出力する際には、垂直同期データＤ１からの出力となる。
【００７３】
さて、ＶＳＹＮＣ信号においては、一の垂直同期データＤ１がＤＡＴＡ信号として出力されている期間に対して、一のパルスが出力されており、一方ＤＬＥ信号においては、一の単位表示データ（Ｒ１−１−１等）がＤＡＴＡ信号として出力されている期間に対して、一のパルスが出力されている。
【００７４】
それでは次に、図６、７を用いて本実施の形態に係る映像表示装置の処理動作について説明する。なお、図７は、固有モジュールＩＤ＃３のモジュール４における処理動作を示しているものとするが、他のモジュール４においても同様な処理動作が行われる。
【００７５】
モジュールＩＤ＃３のモジュール４の垂直同期検出部２２１では、ＶＳＹＮＣ線上から伝送されるＶＳＹＮＣ信号に基づいて、ＤＡＴＡ線上から伝送されてくる所定のデータを読み込み、当該所定のデータが垂直同期データＤ１（０ｘＡＡ）であることを検出する。
【００７６】
すると、垂直同期検出部２２１は、データラッチカウント部２２３のデータラッチカウンタ値をクリアにし「０」に設定する。
【００７７】
データラッチ検出部２２２では、ＤＬＥ線上からのＤＬＥ信号のパルスを検出すると、データラッチカウント部２２３に通知する。
【００７８】
データラッチカウント部２２３では、当該データラッチ検出部２２２からの通知を受けて、データラッチカウンタ値を増加していき（今の場合、データラッチ検出部２２２からの通知を受信する毎に、データラッチカウンタ値は「１」，「２」，「３」まで増加していく）、当該データラッチカウンタ値をアドレス比較部２２４へ送信する。
【００７９】
アドレス比較部２２４では、当該送信されたデータラッチカウンタ値と、予めアドレス・モジュール数記憶部２２０に記憶されている当モジュール４の固有のアドレスとを比較し、一致した場合には、表示データラッチ部２２５に通知する。
【００８０】
モジュールＩＤ＃３のモジュール４では、アドレス・モジュール数記憶部２２０に記憶されている固有アドレス値「３」と、データラッチカウンタ値「３」とが一致した場合に、表示データラッチ部２２５に通知を行う。
【００８１】
アドレス比較部２２４からの通知を受けると、表示データラッチ部２２５では、ＤＡＴＡ線上から単位表示データ（Ｒ３−１−１）を１バイトラッチし、ＣＰＵ２５に通知する。
【００８２】
また、アドレス比較部２２４でのアドレスの一致情報は、同時にアドレスカウント部２２６にも通知され、当該一致通知毎に、アドレスカウント部２２６のアドレスカウンタ値は増加する。今の場合は、「０ｘ１」とカウントされ、その後アドレスカウント部２２６は、アドレス比較部２２４からの一致情報を受信する度に、「０ｘ２」，「０ｘ３」，・・・，「０ｘ３００」とアドレスカウンタ値を増加させていく。
【００８３】
つまり、アドレスカウント部２２６では、発光すべき単画素発光素子１のアドレスを設定しているのである。
【００８４】
さて、表示データラッチ部２２５からの通知を受けたＣＰＵ２５は、当該表示データラッチ部２２５から、ラッチされた単位表示データ（Ｒ３−１−１）を読み出すと共に、アドレスカウント部２２６から、設定されたアドレスカウンタ値（０ｘ１）を読み出す。
【００８５】
その後、ＣＰＵ２５では、読み出したアドレスカウンタ値から今回発光させるべき単画素発光素子１の座標を算出し、画素駆動部２６を起動させることにより、読み出された単位表示データに基づいて該当する単画素発光素子１を所定の輝度で発光させる。
【００８６】
さて、アドレス比較部２２４が、データラッチカウント部２２３でカウントされたデータラッチカウンタ値と、予めアドレス・モジュール数記憶部２２０に記憶されているモジュール数（今の場合、３つのモジュール４により、１のモジュール群５が構成されているので、当該モジュール群５を構成している各モジュール４には、モジュール数として「３」が記憶されている）とを比較し、一致した場合には、当該アドレス比較部２２４は、データラッチカウント部２２３のデータラッチカウンタ値をクリアにし「０」に設定する。
【００８７】
その後、データラッチ検出部２２２では、ＤＬＥ線上からのＤＬＥ信号に基づいて単位表示データ（Ｇ１−１−１）のデータラッチタイミングを検出し、データラッチカウント部２２３に通知する。
【００８８】
そして、データラッチカウント部２２３では、当該データラッチ検出部２２２からの通知を受けて、再びデータラッチカウンタ値を増加していき、上記のようにアドレス比較部２２４での比較処理が実行され、その後においても、上記と同様の処理動作が実行される。
【００８９】
モジュール制御部３は、以上までの比較処理を繰り返し実行し、一連の表示データ群Ｄ２に対しての処理が終了すると、当該モジュール制御部３に次の垂直同期データＤ１が入力されてくる。
【００９０】
モジュール制御部３の垂直同期検出部２２１が、当該次の垂直同期データＤ１を検出すると、アドレスカウント部２２６に通知し、アドレスカウンタ値をクリアにし「０」に設定する。
【００９１】
次に続くデータ表示群Ｄ２に対する処理動作は上記と同様となるので、以降は省略する。
【００９２】
以上が、本実施の形態に係る映像表示装置の一連の処理動作である。
【００９３】
なお、上記実施の形態では、表示データラッチ部２２５でラッチした単位表示データに基づいて画素駆動部２６を制御するに際し、ＣＰＵ２５を使用してソフト的に処理する場合について説明したが、ハードウェア回路にて実現するようにしてもよく、この場合、図６に示すモジュール制御回路３中のＣＰＵ２５は不要となり、替わりに所定の構成のハードウエア回路を置くこととなる。
【００９４】
以上より、本実施の形態に係る映像表示装置は、ＤＡＴＡ信号の構成、単位表示データの取得方法および発光すべき単画素発光素子１のアドレスの設定方法において、実施の形態１と異なるものの、各単位表示データ毎に送信すべきモジュール４を切り替えて順次、単位表示データを所定のモジュール４に送信する処理動作については共通しているので、実施の形態１と同様に、各モジュール４に送信するデータのバースト性を低く抑えることができ、各モジュール４において無駄な待機時間を要することなく、安価かつ単純な構成のハードウェア回路用いたハード的な処理や、安価かつ低速なマイクロプロセッサ等を用いたソフト的な処理でも、画面表示性能を損なうことなく画像表示データを受信できる。
【００９５】
また、実施の形態１では、一の単位表示データに対して一のアドレスデータを付加させる必要があり、全体としてＤＡＴＡ信号のデータ量は大きくなっていたが、本実施の形態では、一の表示データ群Ｄ２に対して一の垂直同期データを付加させるだけなので、ＤＡＴＡ信号のデータ量をかなり低減させることができ、ＤＡＴＡ信号の転送速度を高速にすることが可能となる。
【００９６】
また、本実施の形態では、各モジュール制御部３は、ＶＳＹＮＣ信号とＤＬＥ信号に基づいて当該ＤＬＥ信号の出現数を数えるだけで、単位表示データを取得するか否かを判断し、発光すべき単画素発光素子１のアドレス設定も可能なので、単純なシステムにより、正確な発光処理を実行することができる。
【００９７】
＜実施の形態３＞
図８は、本実施の形態に係る映像表示装置のモジュール制御回路３の構成を示すブロック図である。なお、回路構成は実施の形態２（図６）とほぼ同様であるが、図６と符号を異にするブロック部分の機能および配線が、実施の形態２のものと異なる。したがって、実施の形態２と共通するブロック部分については、ここでの説明を省略する。
【００９８】
なお、本実施の形態でも実施の形態１および実施の形態２と同様、１つのモジュール群５内での各画素は、図４に例示する様にアドレスが付けられていることとする。
【００９９】
図８において、データラッチカウント部３２３は、ＤＬＥ信号の出現数をカウントする点において実施の形態２のデータラッチカウント部２２３と同じであるが、当該カウント方法が実施の形態２のデータラッチカウント部２２３とは異なる。
【０１００】
また、表示データラッチ部３２５は、ＤＡＴＡ線から伝送されるＤＡＴＡ信号より単位表示データをラッチする装置であるが、実施の形態２の表示データラッチ部２２５とは、データラッチ検出部２２２からの通知情報を入力するために新たな接続関係を設けている点、表示データのラッチ方法、およびラッチされる単位表示データ数が異なる。
【０１０１】
次に、図９に、制御部１４の制御により、１つのモジュール群５内に対してバッファメモリ１３（制御部１４とバッファメモリ１３とで、データ送信装置を構成していると把握することができる）が送信する、一連のデータのタイミングを示す。
【０１０２】
図９には、ＤＡＴＡ線上を伝送するＤＡＴＡ信号が図示されており、当該ＤＡＴＡ信号は、時分割多重されて伝送される垂直同期データＤ１と、例えば１バイト分の複数の単位表示データとで構成されている。ここで、所定の数の単位表示データにより表示データ群Ｄ２が構成されている。
【０１０３】
また、ＤＡＴＡ信号として伝送される垂直同期データＤ１の受信タイミングを与えるためのＶＳＹＮＣ信号が図示されており、さらに、当該ＤＡＴＡ信号として伝送される単位表示データの受信タイミングを与えるためのＤＬＥ信号が図示されている。
【０１０４】
上記各信号に加えて、データラッチカウント部３２３が出力するデータラッチカウンタ値、アドレスカウント部２２６が出力するアドレスカウンタ値、およびＣＰＵ２５の動作も併記されている。なお、図９には、例としてモジュール群５内のモジュールＩＤ＃２のモジュール４内のＣＰＵ２５の処理動作を図示している。
【０１０５】
図９に示す各信号を具体的に説明する。
【０１０６】
ＤＡＴＡ信号として、垂直同期データＤ１（図９では、０ｘＡＡを垂直同期データとしている）が出力され、次いで一連の表示データ群Ｄ２が出力される。
【０１０７】
具体的に、初めにモジュールＩＤ＃１のモジュール４の最左上の単画素発行素子１のＲ（赤）に対する単位表示データＲ１−１−１がＤＡＴＡ信号として出力される。次に、同じモジュールＩＤ＃１のモジュール４の最左上の単画素発行素子１のＧ（緑）に対する単位表示データＧ１−１−１が出力され、当該単位表示データＧ１−１−１の次に、同じモジュールＩＤ＃１のモジュール４の最左上の単画素発行素子１のＢ（青）に対する単位表示データＢ１−１−１が出力される。
【０１０８】
つまり、図４のモジュールＩＤ＃１のモジュール４の最左上の単画素発光素子１該当する表示データ列Ｄ３（Ｒ／Ｇ／Ｂ）が、表示データ群Ｄ２の最初に出力される。
【０１０９】
次に、引き続きＤＡＴＡ信号として、モジュールＩＤ＃２のモジュール４の最左上の単画素発光素子１該当する表示データ列Ｄ３（Ｒ２−１−１、Ｇ２−１−１、Ｂ２−１−１）出力され、次に、モジュールＩＤ＃３のモジュール４の最左上の単画素発光素子１該当する表示データ列Ｄ３（Ｒ３−１−１、Ｇ３−１−１、Ｂ３−１−１）が出力される。
【０１１０】
以降、モジュールＩＤ＃１のモジュール４の一行・２列目に位置する単画素発光素子１該当する表示データ列Ｄ３、モジュールＩＤ＃２のモジュール４の一行・２列目に位置する単画素発光素子１該当する表示データ列Ｄ３、モジュールＩＤ＃３のモジュール４の一行・２列目に位置する単画素発光素子１該当する表示データ列Ｄ３、・・・と順次同様に出力される。
【０１１１】
つまり、単位表示データの送信処理は、１のモジュール４に対して、表示データ列Ｄ３を構成するＲ、Ｇ、Ｂの３つ表示データを続けて出力した後に、次のモジュール４へ移る。
【０１１２】
そして最後に、モジュールＩＤ＃３のモジュール４の最右下の単画素発行素子１のＢ（青）に対する単位表示データＢ３−１６−１６が出力されると、１つのモジュール群５において、全体として１画面分の単位表示データが出力されたこととなる。つまり、一連の表示データ群Ｄ２は、１つのモジュール群５における１画面分の単位表示データを構成しているのである。
【０１１３】
再度、１つのモジュール群５における、１画面分の一連の表示データ群Ｄ２を出力する際には、垂直同期データＤ１からの出力となる。
【０１１４】
さて、ＶＳＹＮＣ信号においては、一の垂直同期データＤ１がＤＡＴＡ信号に出力されている期間に対して、一のパルスが出力されており、一方ＤＬＥ信号においては、一の単位表示データ（Ｒ１−１−１等）がＤＡＴＡ信号に出力されている期間に対して、一のパルスが出力されている。
【０１１５】
それでは次に、図８、９を用いて本実施の形態に係る映像表示装置の処理動作について説明する。なお、図９は、固有モジュールＩＤ＃２のモジュール４における処理動作を示しているものとするが、他のモジュールにおいても同様な処理動作が行われる。
【０１１６】
モジュールＩＤ＃２のモジュール４の垂直同期検出部２２１では、ＶＳＹＮＣ線上から伝送されるＶＳＹＮＣ信号に基づいて、ＤＡＴＡ線上から伝送されてくる所定のデータを読み込み、当該所定のデータが垂直同期データＤ１（０ｘＡＡ）であることを検出する。
【０１１７】
すると、垂直同期検出部２２１は、データラッチカウント部３２３のデータラッチカウンタ値をクリアにし「０」に設定する。
【０１１８】
データラッチ検出部２２２では、ＤＬＥ線上からのＤＬＥ信号のパルスを検出すると、データラッチカウント部３２３に通知する。
【０１１９】
データラッチカウント部３２３では、当該データラッチ検出部２２２からの通知を受けて、データラッチカウンタ値を増加していき、当該データラッチカウンタ値をアドレス比較部２２４へ送信する。
【０１２０】
ここで、実施の形態２と異なる点は、データラッチカウント部３２３が、データラッチ検出部２２２からの通知に対して３回に１回の割合でデータラッチカウンタ値を増加する点である。
【０１２１】
当該データラッチカウンタ値の増加は、データラッチカウンタ値の「０」クリア後、データラッチ検出部２２２からの１回目の通知に際して「１」とカウントし、４回目の通知に際して「２」、７回目の通知に際して「３」をカウントする。
【０１２２】
アドレス比較部２２４では、当該送信されたデータラッチカウンタ値と、予めアドレス・モジュール数記憶部２２０に記憶されている当モジュール４の固有のアドレスとを比較し、一致した場合には、表示データラッチ部３２５に通知する。
【０１２３】
モジュールＩＤ＃２のモジュール４では、アドレス・モジュール数記憶部２２０に記憶されている固有アドレス値「２」と、データラッチカウンタ値「２」とが一致した場合に、表示データラッチ部３２５に通知を行う。
【０１２４】
さて、アドレス比較部２２４からの通知を受けると、表示データラッチ部３２５では、ＤＡＴＡ線上から単位表示データ（Ｒ３−１−１等）をラッチするのだが、以下の点において実施の形態２と異なる。
【０１２５】
当該異なる点とは、本実施の形態に係る表示データラッチ部３２５は、データラッチ検出部２２２からの通知を受け、当該通知に従ってＤＡＴＡ信号から単位表示データを合計３バイトラッチし（つまり、表示データ列Ｄ３をラッチし）、その後にＣＰＵ２５に対して通知する点である。この時点で、単画素発光素子１に対するＲ（赤）、Ｇ（緑）、Ｂ（青）の各表示データが揃うこととなる。
【０１２６】
また、アドレス比較部２２４でのアドレスの一致情報は、同時にアドレスカウント部２２６にも通知され、当該一致通知毎に、アドレスカウント部２２６のアドレスカウンタ値は増加する。今の場合は、「０ｘ１」とカウントされ、その後アドレスカウント部２２６は、アドレス比較部２２４からの一致情報を受信する度に、「０ｘ２」，「０ｘ３」，・・・，「０ｘ１００」とアドレスカウンタ値を増加させていく。
【０１２７】
つまり、アドレスカウント部２２６では、発光すべき単画素発光素子１のアドレスを設定しているのである。
【０１２８】
さて、表示データラッチ部３２５からの通知を受けたＣＰＵ２５は、当該表示データラッチ部３２５から、ラッチされたＲ（赤）、Ｇ（緑）、Ｂ（青）に対応する３つの表示データからなる表示データ列Ｄ３を読み出すと共に、アドレスカウント部２２６から、設定されたアドレスカウンタ値（０ｘ１）を読み出す。
【０１２９】
その後、ＣＰＵ２５では、読み出したアドレスカウンタ値から今回発光させるべき単画素発光素子１の座標を算出し、画素駆動部２６を起動させることにより、読み出された表示データ列Ｄ３に基づいて該当する単画素発光素子１を所定の輝度で発光させる。
【０１３０】
さて、アドレス比較部２２４が、データラッチカウント部３２３でカウントされたデータラッチカウンタ値と、予めアドレス・モジュール数記憶部２２０に記憶されているモジュール数（今の場合、３つのモジュール４により、１のモジュール群５が構成されているので、当該モジュール群５を構成している各モジュール４には、モジュール数として「３」が記憶されている）とを比較し、一致した場合には、当該アドレス比較部２２４は、データラッチカウント部３２３のデータラッチカウンタ値をクリアにし「０」に設定する。
【０１３１】
上記までの処理動作を表示データ列Ｄ３単位で繰り返し実行し、一連の表示データ群Ｄ２に対しての処理が終了すると、当該モジュール制御部３に次の垂直同期データＤ１が入力されてくる。
【０１３２】
モジュール制御部３の垂直同期検出部２２１が、当該次の垂直同期データＤ１を検出すると、アドレスカウント部２２６に通知し、アドレスカウンタ値をクリアにし「０」に設定する。
【０１３３】
次に続くデータ表示群Ｄ２に対する処理動作は上記と同様となるので、以降は省略する。
【０１３４】
以上が、本実施の形態に係る映像表示装置の一連の処理動作である。
【０１３５】
なお、上記実施の形態では、表示データラッチ部３２５でラッチした表示データ列Ｄ３に基づいて画素駆動部２６を制御するに際し、ＣＰＵ２５を使用してソフト的に処理する場合について説明したが、ハードウェア回路にて実現するようにしてもよく、この場合、図８に示すモジュール制御回路３中のＣＰＵ２５は不要となり、替わりに所定の構成のハードウエア回路を置くこととなる。
【０１３６】
以上より、本実施の形態に係る映像表示装置は、表示データ列Ｄ３単位での処理する点において実施の形態２と異なるので、実施の形態２に記載した効果に加えて以下の効果も得ることができる。
【０１３７】
つまり、通常の映像表示装置における映像表示の駆動方式は、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３色を同時に処理することが多いので、各モジュール４が、１回の通知でＲ（赤）、Ｇ（緑）、Ｂ（青）の３つの表示データを一度に受信することにより、実際の駆動方式に沿うこととなり、効率良く映像表示処理することが可能となる。
【０１３８】
＜実施の形態４＞
図１０は、本実施の形態に係る映像表示装置のモジュール制御回路３の構成を示すブロック図である。なお、回路構成は実施の形態３（図８）とほぼ同様であるが、図８と符号を異にするブロック部分の機能および配線が、実施の形態３のものと異なる。したがって、実施の形態３と共通するブロック部分については、ここでの説明を省略する。
【０１３９】
なお、本実施の形態でも他の実施の形態と同様、１つのモジュール群５内での各画素は、図４に例示する様にアドレスが付けられていることとする。
【０１４０】
図１０において、データラッチカウント部３２３は、ＤＬＥ信号の出現数をカウントする点において実施の形態２のデータラッチカウント部２２３と同じであるが、当該カウント方法が実施の形態２のデータラッチカウント部２２３とは異なる。
【０１４１】
また、水平同期検出・ラッチ部４２１は、ＤＡＴＡ線から伝送されるＤＡＴＡ信号から水平同期データを検出・ラッチする装置であり、実施の形態３の垂直同期検出回路２２１とは異なる。
【０１４２】
また、ＣＰＵ２５には、水平同期検出・ラッチ部４２１がラッチした水平同期データを読み出す経路を新たに追加している。
【０１４３】
次に、図１１に、制御部１４の制御により、１つのモジュール群５内に対してバッファメモリ１３（制御部１４とバッファメモリ１３とで、データ送信装置を構成していると把握することができる）が送信する、一連のデータのタイミングを示す。
【０１４４】
図１１には、ＤＡＴＡ線上を伝送するＤＡＴＡ信号が図示されており、当該ＤＡＴＡ信号は、時分割多重されて伝送される水平同期データＤ５と、例えば１バイト分の複数の単位表示データとで構成されている。ここで、所定の数の単位表示データにより表示データ群Ｄ６が構成されている。
【０１４５】
また、ＤＡＴＡ信号として伝送される水平同期データＤ５の受信タイミングを与えるためのタイミング信号（以下、ＨＳＹＮＣ信号と称す）が図示されており、さらに、当該ＤＡＴＡ信号として伝送される単位表示データの受信タイミングを与えるためのＤＬＥ信号が図示されている。
【０１４６】
上記各信号に加えて、データラッチカウント部３２３が出力するデータラッチカウンタ値、アドレスカウント部２２６が出力するアドレスカウンタ値、およびＣＰＵ２５の動作も併記されている。なお、図１１には、例としてモジュール群５内のモジュールＩＤ＃１のモジュール４内のＣＰＵ２５の処理動作を図示している。
【０１４７】
図１１に示す各信号を具体的に説明する。
【０１４８】
ＤＡＴＡ信号として、水平同期データＤ５（図１１では、０ｘ０１や０ｘ０２等を水平同期データとしている）が出力され、次いで一連の表示データ群Ｄ６が出力される。
【０１４９】
具体的に、各モジュール４内にマトリックス状に配置された単画素発光素子１の内、１行目に位置する単画素発光素子１に対する一連の表示データ群Ｄ６を出力することを示す水平同期データ（０ｘ０１）が出力される。ここで、１行目への水平同期データ０ｘ０１は、垂直同期も兼ねている。
【０１５０】
次に、当該水平同期データ（０ｘ０１）次いで、モジュールＩＤ＃１のモジュール４の最左上の単画素発行素子１のＲ（赤）に対する単位表示データＲ１−１−１がＤＡＴＡ信号に出力される。
【０１５１】
次に、同じモジュールＩＤ＃１のモジュール４の最左上の単画素発行素子１のＧ（緑）に対する単位表示データＧ１−１−１が出力され、当該単位表示データＧ１−１−１の次に、同じモジュールＩＤ＃１のモジュール４の最左上の単画素発行素子１のＢ（青）に対する単位表示データＢ１−１−１が出力される。
【０１５２】
つまり、図４のモジュールＩＤ＃１のモジュール４の最左上の単画素発光素子１該当する表示データ列Ｄ３（Ｒ／Ｇ／Ｂ）が、表示データ群Ｄ６の最初に出力される。
【０１５３】
次に、引き続き、ＤＡＴＡ信号として、モジュールＩＤ＃２のモジュール４の最左上の単画素発光素子１該当する表示データ列Ｄ３（Ｒ２−１−１、Ｇ２−１−１、Ｂ２−１−１）が出力され、次に、モジュールＩＤ＃３のモジュール４の最左上の単画素発光素子１該当する表示データ列Ｄ３（Ｒ３−１−１、Ｇ３−１−１、Ｂ３−１−１）が出力される。
【０１５４】
以降、モジュールＩＤ＃１のモジュール４の一行・２列目に位置する単画素発光素子１該当する表示データ列Ｄ３、モジュールＩＤ＃２のモジュール４の一行・２列目に位置する単画素発光素子１該当する表示データ列Ｄ３、モジュールＩＤ＃３のモジュール４の一行・２列目に位置する単画素発光素子１該当する表示データ列Ｄ３、・・・と順次同様に出力される。
【０１５５】
つまり、表示データの送信は、１のモジュール４に対して、表示データ列Ｄ３を構成するＲ、Ｇ、Ｂの３つ表示データを続けて出力した後に、次のモジュール４へ移る。
【０１５６】
そして最後に、モジュールＩＤ＃３のモジュール４の一行・１６列目に位置する単画素発行素子１のＢ（青）に対する単位表示データＢ３−１−１６が出力されると、各モジュール４において、１行分の表示データ群Ｄ６が出力されたこととなる。
【０１５７】
ここで再度、水平同期データＤ５（今度は２行目を示す０ｘ０２）が出力され、これに続いて２行目分の表示データ群Ｄ６、つまり単位表示データＲ１−２−１、Ｇ１−２−１、Ｂ１−２−１、Ｒ２−２−１、Ｇ２−２−１、Ｂ２−２−１、Ｒ３−２−１、Ｇ３−２−１、Ｂ３−２−１、Ｒ１−２−２、・・・と順次同様に出力される。
【０１５８】
上記のように各行を示す水平同期データＤ５と、それに続く各行の表示データ群Ｄ６とが順次出力され、最後の行（今の場合１６行目）の単位表示データＢ３−１６−１６が送信されると、１つのモジュール群５において、全体として１画面分の単位表示データが出力されたこととなる。
【０１５９】
再度、１つのモジュール群５における、１画面分の一連の単位表示データを出力する際には、水平同期データ（０ｘ０１）Ｄ５からの出力となる。
【０１６０】
さて、ＨＳＹＮＣ信号においては、一の水平同期データＤ５がＤＡＴＡ信号に出力されている期間に対して、一のパルスが出力されており、一方ＤＬＥ信号においては、一の単位表示データ（Ｒ１−１−１等）がＤＡＴＡ信号に出力されている期間に対して、一のパルスが出力されている。
【０１６１】
それでは次に、図１０、１１を用いて本実施の形態に係る映像表示装置の処理動作について説明する。なお、図１１は、固有モジュールＩＤ＃１のモジュール４における処理動作を示しているものとするが、他のモジュールにおいても同様な処理動作が行われる。
【０１６２】
モジュールＩＤ＃１のモジュール４の水平同期検出・ラッチ部４２１では、ＨＳＹＮＣ信号に基づいてＤＡＴＡ信号から水平同期データＤ５（０ｘ０１）を検出し、合わせて当該検出した水平同期データＤ５をラッチする。
【０１６３】
すると、水平同期検出・ラッチ部４２１は、データラッチカウント部３２３のデータラッチカウンタ値をクリアにし「０」に設定する。
【０１６４】
データラッチ検出部２２２では、ＤＬＥ線上からのＤＬＥ信号のパルスを検出すると、データラッチカウント部３２３に通知する。
【０１６５】
データラッチカウント部３２３では、当該データラッチ検出部２２２からの通知を受けて、データラッチカウンタ値を増加していき、当該データラッチカウンタ値をアドレス比較部２２４へ送信する。
【０１６６】
ここで、データラッチカウント部３２３は、データラッチ検出部２２２からの通知に対して３回に１回の割合でデータラッチカウンタ値を増加する。
【０１６７】
当該データラッチカウンタ値の増加は、データラッチカウンタ値の「０」クリア後、データラッチ検出部２２２からの１回目の通知に際して「１」とカウントし、４回目の通知に際して「２」、７回目の通知に際して「３」をカウントする。
【０１６８】
アドレス比較部２２４では、当該送信されたデータラッチカウンタ値と、予めアドレス・モジュール数記憶部２２０に記憶されている当モジュール４の固有のアドレスとを比較し、一致した場合には、表示データラッチ部３２５に通知する。
【０１６９】
モジュールＩＤ＃１のモジュール４では、アドレス・モジュール数記憶部２２０に記憶されている固有アドレス値「１」と、データラッチカウンタ値「１」とが一致した場合に、表示データラッチ部３２５に通知を行う。
【０１７０】
さて、アドレス比較部２２４からの通知を受けると、表示データラッチ部３２５では、ＤＡＴＡ線上から単位表示データ（Ｒ１−１−１等）をラッチする。
【０１７１】
具体的に、表示データラッチ部３２５は、データラッチ検出部２２２からの通知を受け、当該通知に従ってＤＡＴＡ信号から表示データを合計３バイトラッチし（つまり、表示データ列Ｄ３をラッチし）、その後にＣＰＵ２５に対して通知する。この時点で、単画素発光素子１に対するＲ（赤）、Ｇ（緑）、Ｂ（青）の各表示データが揃うこととなる。
【０１７２】
また、アドレス比較部２２４でのアドレスの一致情報は、同時にアドレスカウント部２２６にも通知され、当該一致通知毎に、アドレスカウント部２２６のアドレスカウンタ値は増加する。今の場合は、「０ｘ１」とカウントされ、その後アドレスカウント部２２６は、アドレス比較部２２４からの一致情報を受信する度に、「０ｘ２」，「０ｘ３」，・・・，「０ｘ１０」とアドレスカウンタ値を増加させていく。
【０１７３】
ここで、「０ｘ１」、「０ｘ２」等は、それぞれマトリックス状に配列されている単画素発光素子１の各列のアドレスを示す。
【０１７４】
さて、表示データラッチ部３２５からの通知情報を受け取ったＣＰＵ２５は、当該表示データラッチ部３２５から、ラッチされているＲ（赤）、Ｇ（緑）、Ｂ（青）に対応する３つの表示データからなる表示データ列Ｄ３を読み出し、またアドレスカウント部２２６から、設定されたアドレスカウンタ値（０ｘ１）を読み出し、さらに水平同期検出・ラッチ部４２１から、ラッチされたいた水平同期データ（０ｘ０１）を読み出す。
【０１７５】
その後、ＣＰＵ２５では、読み出したアドレスカウンタ値と水平同期データとから今回発光させるべき単画素発光素子１の座標を算出し、画素駆動部２６を起動させることにより、読み出されてた単位表示データに基づいて該当する単画素発光素子１を所定の輝度で発光させる。ここで、水平同期データにより発光させるべき単画素発光素子１の「行」を特定し、アドレスカウンタ値により発光させるべき発光素子１の「列」を特定する。
【０１７６】
さて、アドレス比較部２２４が、データラッチカウント部３２３でカウントされたデータラッチカウンタ値と、予めアドレス・モジュール数記憶部２２０に記憶されているモジュール数（今の場合、３つのモジュール４により、１のモジュール群５が構成されているので、当該モジュール群５を構成している各モジュール４には、モジュール数として「３」が記憶されている）とを比較し、一致した場合には、当該アドレス比較部２２４は、データラッチカウント部３２３のデータラッチカウンタ値をクリアにし「０」に設定する。
【０１７７】
上記までの処理動作を表示データ列Ｄ３単位で繰り返し実行し、一連の表示データ群Ｄ６に対しての処理が終了すると（各モジュール４における一行目に該当する単画素発光素子１の発光処理が終了すると）、当該モジュール制御部３に次の水平同期データ（０ｘ０２）Ｄ５が入力されてくる。
【０１７８】
すると、モジュールＩＤ＃１のモジュール４の水平同期検出・ラッチ部４２１では、ＨＳＹＮＣ信号に基づいてＤＡＴＡ信号から水平同期データＤ５（０ｘ０２）を検出し、合わせて当該検出した水平同期データＤ５をラッチする。
【０１７９】
また、水平同期検出・ラッチ部４２１は、データラッチカウント部３２３のデータラッチカウンタ値をクリアにし「０」に設定すると共に、アドレスカウント部２２６のアドレスカウンタ値をクリアにし「０」に設定する。
【０１８０】
後の一連の表示データ群Ｄ６の処理は、上記と同様である。
【０１８１】
上記までの一連の処理を各モジュール４に対して、再度、１行目を示す水平同期データＤ５（０ｘ０１）が入力されるまで、各行毎に繰り返し実行する。これにより、各モジュール群５において一画面分の映像表示がなされる。なお、次の一画面以降の処理動作は上記と同様となる。
【０１８２】
以上が、本実施の形態に係る映像表示装置の一連の処理動作である。
【０１８３】
なお、上記実施の形態では、表示データラッチ部３２５でラッチした表示データ列Ｄ３に基づいて画素駆動部２６を制御するに際し、ＣＰＵ２５を使用してソフト的に処理する場合について説明したが、ハードウェア回路にて実現するようにしてもよく、この場合、図１０に示すモジュール制御回路３中のＣＰＵ２５は不要となり、替わりに所定の構成のハードウエア回路を置くこととなる。
【０１８４】
以上より、本実施の形態に係る映像表示装置は、垂直同期データＤ１でなく、水平同期データＤ５を所定の表示データ群の先頭に付加させているので、実施の形態３に記載した効果に加えて以下の効果も得ることができる。
【０１８５】
つまり、水平同期データＤ５に従いモジュール内の表示を行単位に実施することにより、例えば、ＤＬＥ信号にノイズが重畳されることにより、単位表示データのデータ数が異常に検出された場合でも、異常表示の範囲をその行内に留めることができ、単位表示データの信頼性をあげることが可能となる。
【０１８６】
また、本実施の形態に係る映像表示装置では、読み出したアドレスカウンタ値と水平同期データとから発光させるべき単画素発光素子１の座標を特定しているので、単純なシステムにより、正確な単画素発光素子１の特定をすることができる。
【０１８７】
【発明の効果】
本発明の請求項１に記載の映像表示装置は、複数の発光素子から構成されるモジュールが、複数配列することにより構成される表示部と、前記表示部に画像を表示させるための画像表示データを所定のデータ長毎に分割した複数の単位表示データを、一の当該単位表示データ毎に送信先のモジュールを切り替えて順次、各前記モジュールに対して送信するデータ送信装置とを備えているので、各モジュールに送信する表示データのバースト性を低減することができ、各モジュールにおいて無駄な待機時間を要することなく、安価かつ単純なハードウエア回路用いた処理、または安価かつ低速なマイクロプロセッサ等を用いたソフト的な処理によって、画面表示性能を損なうことなく画像表示データを受信できる。
【図面の簡単な説明】
【図１】本発明に係る映像表示装置の表示部の構成を示す図である。
【図２】本発明に係る映像表示装置の要部の構成を示すブロック図である。
【図３】実施の形態１に係るモジュール制御回路の具体的な構成を示すブロック図である。
【図４】一例として１モジュール群における、各モジュールおよび各発光素子の、それぞれの配列とアドレスを示した図である。
【図５】実施の形態１に係る映像表示装置の処理動作を説明するためのタイミングチャートである。
【図６】実施の形態２に係るモジュール制御回路の具体的な構成を示すブロック図である。
【図７】実施の形態２に係る映像表示装置の処理動作を説明するためのタイミングチャートである。
【図８】実施の形態３に係るモジュール制御回路の具体的な構成を示すブロック図である。
【図９】実施の形態３に係る映像表示装置の処理動作を説明するためのタイミングチャートである。
【図１０】実施の形態４に係るモジュール制御回路の具体的な構成を示すブロック図である。
【図１１】実施の形態４に係る映像表示装置の処理動作を説明するためのタイミングチャートである。
【符号の説明】
１  単画素発光素子、２  モジュール表示部、３  モジュール制御回路、４  モジュール、５  モジュール群、６  表示部、７  筐体、１０  信号線、１１  終端部、１２  画像データ生成部、１３  バッファメモリ（データ送信装置）、１４  制御部、２０  アドレス記憶部、２１  アドレスラッチ部、２２，２２４アドレス比較部、２３  ＤＬＥゲート、２４，２２５，３２５  表示データラッチ部、２５  中央演算処理部（ＣＰＵ）、２６  画素駆動部、２７  インバータ、２２０  アドレス・モジュール数記憶部、２２１  垂直同期検出部、２２２データラッチ検出部、２２３，３２３  データラッチカウント部、２２６  アドレスカウント部、２２７  ＯＲゲート、４２１  水平同期検出・ラッチ部、Ｄ１  垂直同期データ、Ｄ２，Ｄ６  表示データ群、Ｄ３  表示データ列、Ｄ５  水平同期データ、Ｎ１，Ｎ２  ノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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