(57)【要約】【課題】　簡易な製造プロセスでＥＳＤ性能を向上できる半導体装置の提供。【解決手段】　第１金属シリサイド層３０のソース領域２０側の辺５０とドレイン領域２２のソース領域２０側の辺５２との距離をＬ１、第１金属シリサイド層３０の辺５４とドレイン領域２２の辺５６との距離をＬ２とした場合に、Ｌ２≧Ｌ１にする。これによりＥＳＤによる電流のほとんどをバイポーラＢＰに流し、Ｅ３での静電破壊を防止する。第１金属シリサイド層３０の辺５０とウェルタップ領域１４のコンタクト１６の一辺との距離をＬ４、辺５４とコンタクト１８の一辺との距離をＬ５とした場合に、Ｌ５≧Ｌ４にする。これにより、ダイオードＤ１、Ｄ３のアバランシェブレークを伴わないＥＳＤでの静電破壊を防止する。入出力バッファに適用する場合には、入力バッファの前段の拡散抵抗において同様の関係を成り立たせる。ラテラルバイポーラ型保護回路にも適用可能である。【選択図】　　　　図１
2004006949.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１領域に形成され、電源電位が与えられる略方形状の第２導電型の第１不純物領域と、
　前記第１不純物領域の隣に所与の間隔だけ離して形成される略方形状の第２導電型の第２不純物領域と、
　前記第２不純物領域の表面に形成される略方形状の第１金属シリサイド層と、
　前記第１金属シリサイド層と配線層とを接続するコンタクトとを含み、
　前記第１金属シリサイド層の前記第１不純物領域側の一辺と、前記第２不純物領域の前記第１不純物領域側の一辺との間の距離をＬ１、前記第１金属シリサイド層の他辺と、前記第２不純物領域の他辺との間の距離をＬ２とした場合に、Ｌ２≧Ｌ１であることを特徴とする半導体装置。
【請求項２】
請求項１において、
　前記第１金属シリサイド層及び前記第２不純物領域が略矩形状に形成されており、前記第１金属シリサイド層及び前記第２不純物領域の前記他辺が、略矩形状に形成された前記第１金属シリサイド層及び前記第２不純物領域の短辺であることを特徴とする半導体装置。
【請求項３】
　請求項１または２において、
　前記第１、第２不純物領域が、各々、パッドに接続される出力バッファのソース領域、ドレイン領域であることを特徴とする半導体装置。
【請求項４】
　請求項１または２において、
　前記第１、第２不純物領域が、各々、ラテラルバイポーラ型の保護回路のエミッタ領域、コレクタ領域であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
　本発明は半導体装置に関し、特に静電気等のサージから回路を保護する構造に関する。
【背景技術】
【０００２】
　近年、半導体装置の素子寸法の微細化に伴い、不純物領域であるソース領域やドレイン領域、ゲート電極の厚さが薄くなり、ソース領域、ドレイン領域、ゲート電極の寄生抵抗が増大化している。このような寄生抵抗の増大化は、回路の動作速度の低下を招く。そして、ソース領域、ドレイン領域、ゲート電極の寄生抵抗を低減する技術として、サリサイドプロセスと呼ばれるものが提案されている。このサリサイドプロセスに関しては、例えば特開平５−７５０４５号公報、特開平５−２５９１１５号公報に開示される従来技術が知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
　このサリサイドプロセスでは、チタン、コバルト、タングステン、モリブデン、タンタルなどの金属の膜が、ソース領域、ドレイン領域、ゲート電極が既に形成されている半導体基板上に全面スパッタリングされ、熱処理が施される。これによりソース領域やドレイン領域やゲート電極のシリコンと、堆積された金属とが合金化され、金属シリサイド層が形成される。その後、合金化されずに残された金属が除去される。これにより、低抵抗の金属シリサイド層が、ソース領域、ドレイン領域、ゲート電極に対して自己整合的に形成される。このように、サリサイドプロセスを用いてソース領域、ドレイン領域、ゲート電極の表面に低抵抗の金属シリサイド層を形成することで、ソース領域、ドレイン領域、ゲート電極の寄生抵抗を格段に低減できるようになる。この結果、回路の動作速度を大幅に向上できるようになる。
【０００４】
　さて、このサリサイドプロセスを用いて形成したトランジスタ、即ちサリサイド構造のトランジスタには、サリサイド構造ではないトランジスタに比べて、ＥＳＤ性能が低いという問題がある。そして、サリサイド構造のトランジスタのＥＳＤ性能を高める技術として、例えば特開平５−３１７３号公報に開示される従来技術が知られている。この従来技術では、出力バッファのトランジスタのソース領域、ドレイン領域をシリサイド構造にする一方で、ゲート電極をポリサイド構造にすることでＥＳＤ性能を高めている。
【０００５】
　しかしながら、この従来技術では、シリサイドプロセスとポリサイドプロセスの両方が必要になるため、製造プロセスが複雑化するという問題がある。またこの従来技術では、ドレイン領域とゲート電極の境界付近での電流集中に伴う静電破壊についてのみ考慮しており、ドレイン領域とゲート電極との境界以外の場所での静電破壊については考慮されていなかった。
【０００６】
　本発明は、以上のような課題を解決するためになされたものであり、その目的とするところは、簡易な製造プロセスでＥＳＤ性能を向上できる半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
　上記課題を解決するために本発明に係る半導体装置は、第１導電型の第１領域に形成され、電源電位が与えられる略方形状の第２導電型の第１不純物領域と、前記第１不純物領域の隣に所与の間隔だけ離して形成される略方形状の第２導電型の第２不純物領域と、前記第２不純物領域の表面に形成される略方形状の第１金属シリサイド層と、前記第１金属シリサイド層と配線層とを接続するコンタクトとを含み、前記第１金属シリサイド層の前記第１不純物領域側の一辺と、前記第２不純物領域の前記第１不純物領域側の一辺との間の距離をＬ１、前記第１金属シリサイド層の他辺と、前記第２不純物領域の他辺との間の距離をＬ２とした場合に、Ｌ２≧Ｌ１であることを特徴とする。
【０００８】
　本発明によれば、Ｌ２≧Ｌ１であるため、静電気などのサージによる電流の大部分を、第２不純物領域、第１領域及び第１不純物領域により構成されるバイポーラを介して電源電位に放電することが可能となる。これにより第２不純物領域の他辺側に形成されるダイオードに大電流が流れるのを防止でき、ＥＳＤ性能の向上を図れる。
【０００９】
　また本発明は、前記第１金属シリサイド層及び前記第２不純物領域が略矩形状に形成されており、前記第１金属シリサイド層及び前記第２不純物領域の前記他辺が、略矩形状に形成された前記第１金属シリサイド層及び前記第２不純物領域の短辺であることを特徴とする。第２不純物領域が略矩形状に形成されている場合には、第２不純物領域の短辺側での電流通過面積は小さくなる。従って、短辺側に形成されるダイオードに大電流が流れると、静電破壊が生じやすくなる。本発明によれば、略矩形状の第２不純物領域の短辺側にあるダイオードに大電流が流れるのを防止できるため、ＥＳＤ性能を更に一層向上できるようになる。
【００１０】
　また本発明は、第１導電型の第２領域に形成される略方形状の第２導電型の第３不純物領域と、前記第３不純物領域の表面に形成される略方形状の第２金属シリサイド層と、前記第２金属シリサイド層と前記配線層とを接続するコンタクトとを含み、前記第２金属シリサイド層の一辺と、前記第３不純物領域の一辺と間の距離をＬ３とした場合に、Ｌ３≧Ｌ１であることを特徴とする。このようにすることで、静電気などのサージによる電流の大部分を、第２不純物領域、第１領域及び第１不純物領域により構成されるバイポーラを介して放電でき、第３不純物領域と第２領域とで構成されるダイオードに大電流が流れるのを防止できる。これにより、前記第２不純物領域に対して並列に前記配線層に接続される素子が、静電気などのサージにより静電破壊されるのを防止できるようになる。
【００１１】
　また本発明は、第１導電型の第１領域に形成され、電源電位が与えられる略方形状の第２導電型の第１不純物領域と、前記第１不純物領域の隣に所与の間隔だけ離して形成される略方形状の第２導電型の第２不純物領域と、前記第２不純物領域の表面に形成される略方形状の第１金属シリサイド層と、前記第１金属シリサイド層と配線層とを接続するコンタクトと、前記第１領域に少なくとも一部が重なり合うように形成され、前記電源電位が与えられる第１導電型の第４不純物領域とを含み、前記第１金属シリサイド層の前記第１不純物領域側の一辺と、前記第４不純物領域において該一辺側に形成されるコンタクトの一辺との間の距離をＬ４、前記第１金属シリサイド層の他辺と、前記第４不純物領域において該他辺側に形成されるコンタクトの一辺との間の距離をＬ５とした場合に、Ｌ５≧Ｌ４であることを特徴とする。
【００１２】
　例えば静電気などのサージにより、第２不純物領域と第１領域とにより構成されるダイオードに順方向の大電流が流れる場合を考える。このような場合に、本発明によれば、Ｌ５≧Ｌ４であるため、静電気などのサージによる電流の大部分を、第２不純物領域の一辺側（第１不純物領域側）に形成されるダイオードを介して放電することが可能となる。これにより、第２不純物領域の他辺側に形成されるダイオードに大電流が流れるのを防止でき、ＥＳＤ性能の向上を図れる。
【００１３】
　なお前記第４不純物領域の表面に第３金属シリサイド層が形成される場合には、前記Ｌ４が、前記第１金属シリサイド層の前記第１不純物領域側の一辺と、該一辺に対向する前記第３金属シリサイド層の辺との間の距離であり、前記Ｌ５が、前記第１金属シリサイド層の他辺と、該他辺に対向する前記第３金属シリサイド層の辺との距離であることが望ましい。
【００１４】
　また本発明は、第１導電型の第２領域に形成される略方形状の第２導電型の第３不純物領域と、前記第３不純物領域の表面に形成される略方形状の第２金属シリサイド層と、前記第２金属シリサイド層と前記配線層とを接続するコンタクトと、前記第２領域に少なくとも一部が重なり合うように形成され、前記電源電位が与えられる第１導電型の第５不純物領域とを含み、前記第２金属シリサイド層の一辺と、前記第５不純物領域に形成されるコンタクトの一辺との間の距離をＬ６とした場合に、Ｌ６≧Ｌ４であることを特徴とする。このようにすることで、静電気などのサージによる電流の大部分を、第２不純物領域の一辺側に形成されるダイオードに流すことができ、第３不純物領域と第２領域とで構成されるダイオードに大電流が流れるのを防止できる。これによりＥＳＤ性能の更なる向上を図れる。
【００１５】
　なお、前記第４不純物領域の表面に第３金属シリサイド層が形成され、前記第５不純物領域の表面に第４金属シリサイド層が形成される場合には、前記Ｌ４が、前記第１金属シリサイド層の前記第１不純物領域側の一辺と、該一辺に対向する前記第３金属シリサイド層の辺との間の距離であり、前記Ｌ６が、前記第２金属シリサイド層の一辺と、該一辺に対向する前記第４金属シリサイド層の辺との距離であることが望ましい。
【００１６】
　なお本発明では、前記第１、第２不純物領域が、各々、パッドに接続される出力バッファのソース領域、ドレイン領域であることが望ましい。また前記第１、第２不純物領域が、各々、ラテラルバイポーラ型の保護回路のエミッタ領域、コレクタ領域であってもよい。
【発明を実施するための最良の形態】
【００１７】
　以下、本発明の良好な実施形態について説明する。なお以下では、第１導電型をｐ型とし、第２導電型をｎ型として説明する。またＭＯＳ型トランジスタへの適用例について主に説明する。しかしながら、本発明は、第１導電型がｎ型であり、第２導電型がｐ型である場合にも適用できる。またＭＯＳ型トランジスタ以外にも、ＭＩＳ型トランジスタなどの種々のトランジスタに適用できる。更にトランジスタ以外にも、ラテラルバイポーラ等にも適用できる。
【００１８】
　１．本実施形態の構成
　図１（Ａ）に、本実施形態の平面図の一例を示す。また図１（Ｂ）に、図１（Ａ）におけるＡ１−Ａ２線の断面概念図を示す。
【００１９】
　図１（Ａ）、（Ｂ）において、ｎ型の半導体基板１０にはｐ型ウェル１２（第１領域）が形成される。このｐ型ウェル１２は、拡散、イオン注入等の製造プロセスを用いて形成されたｐ型のウェルタップ領域１４（第４不純物領域）やコンタクト１６、１８等を介して、接地電位ＧＮＤ（下側電源電位）に接続される。なおウェルタップ領域１４は、少なくともその一部がｐ型ウェル１２に重なり合うように形成されていればよい。
【００２０】
　ｎ型のソース領域２０、２１（第１不純物領域）は、拡散、イオン注入等の製造プロセスを用いてｐ型ウェル１２に形成される。このソース領域２０、２１は、コンタクト３４、３５等を介してＧＮＤに接続される。
【００２１】
　ドレイン領域２２（第２不純物領域）は、ソース領域２０、２１の隣に所与の間隔だけ離して形成される。即ちドレイン領域２２は、ゲート電極２４、２５を挟んでソース領域２０、２１の隣に形成される。そしてドレイン領域２２の表面には、チタン、コバルト、タングステン、モリブデン、タンタルなどの金属とシリコンとの合金である第１金属シリサイド層３０が形成される。この第１金属シリサイド層３０は、図１（Ｂ）に示すように、コンタクト３２等を介して配線層４０に接続され、配線層４０はパッド４２に接続される。ここで、ドレイン領域２２と配線層４０の間に第１金属シリサイド層３０を介在させたのは、ドレイン領域２２と配線層４０とのオーミックなコンタクトを可能にするためである。即ち第１金属シリサイド層３０はコンタクト３２のバリアメタルとして機能する。
【００２２】
　ソース領域２０、２１、ドレイン領域２２及びゲート電極２４、２５から成るトランジスタにより出力バッファが構成される。そしてこの出力バッファは、出力バッファ自身及びこれに接続される内部回路の保護回路として機能する。
【００２３】
　本実施例の特徴は、図１（Ａ）で、Ｌ２≧Ｌ１とした点にある。ここでＬ１は、第１金属シリサイド層３０のソース領域２０側の辺５０と、ドレイン領域２２のソース領域２０側の辺５２との間の距離に相当する。またＬ２は、第１金属シリサイド層３０の辺５４と、ドレイン領域２２の辺５６との間の距離に相当する。
【００２４】
　このようにＬ２≧Ｌ１とすることで、サージ４４による注入電荷のほとんどを図１（Ｂ）の経路Ｅ１で放電でき、経路Ｅ２に大電流が流れるの防止できる。即ち注入電荷のほとんどを、ダイオードＤ１及びＤ２により構成されるバイポーラＢＰを用いて流すことができる。これにより、ドレイン領域２２と素子分離膜３８の境界付近に形成されるダイオードＤ３に大電流が流れるのを防止できる。この結果、図１（Ｂ）のＥ３に示す部分での静電破壊を防止できる。
【００２５】
　なお図１（Ａ）、（Ｂ）では、矩形形状のドレイン領域２２、第１金属シリサイド層３０の短辺（ゲート電極長方向の辺）である辺５４、５６の間の距離Ｌ２をＬ２≧Ｌ１としている。しかしながら、図２（Ａ）に示すようにドレイン領域２２の左隣（あるいは右隣）にソース領域が無い場合には、長辺（ゲート電極幅方向の辺）である辺５１、５３の間の距離Ｌ２’についてもＬ２’≧Ｌ１とすることが望ましい。
【００２６】
　また本実施形態は、図２（Ｂ）に示すように、エミッタ領域２２０、２２１（第１不純物領域）、コレクタ領域２２２（第２不純物領域）、ベース領域２２４、２２５から構成されるラテラルバイポーラ型の保護回路にも適用できる。即ちこの場合には、第１金属シリサイド層２３０の辺２５０とコレクタ領域２２２の辺２５２の間の距離Ｌ１と、辺２５４、２５６の間の距離Ｌ２との関係をＬ２≧Ｌ１とする。
【００２７】
　２．本実施形態の効果
　本実施形態のようにＬ２≧Ｌ１とすることで以下のような効果を得ることができる。
（１）サージによる注入電荷をバイポーラＢＰを用いてＧＮＤに放電できる。
【００２８】
　即ちドレイン領域２２にサージ４４が印加されると、ドレイン領域２２に寄生するダイオードがアバランシェブレークする。この時、図３（Ａ）のＢ１に示すように、ドレイン電圧はＶｂｄになる。その後、バイポーラＢＰがオンすると、図３（Ａ）のＢ２に示すように、ドレイン電圧はＶｂｄからＶｓｐに低下する。このようにドレイン電圧が低下する現象はスナップバックと呼ばれる。スナップバック時においては、ドレイン領域２２の入力インピーダンスは非常に低くなる。従って、サージ４４によりドレイン領域２２へ注入される電荷をＧＮＤに容易に放電できるようになる。また例えば２００Ｖの大きさのサージ４４が印加されても、ドレイン領域２２の電圧をＶｓｐ＝８Ｖ程度に低減できるようになる。
【００２９】
　しかしながら特開平５−３１７３号公報の図１（Ａ）ではＬ２＜Ｌ１となっている。従ってこの従来技術では、バイポーラＢＰがオンする前に、ドレイン領域２２と素子分離膜２８の境界付近にあるダイオードＤ３がアバランシェブレークし、このダイオードＤ３に大電流が流れてしまう。従って、スナップバックによりドレイン電圧やドレイン領域２２の入力インピーダンスが低減する前にＥ３の部分が静電破壊されるおそれがある。
【００３０】
　これに対して、本実施例では、Ｌ２≧Ｌ１となっているため、バイポーラＢＰを容易にオンさせることができる。これによりドレイン電圧やドレイン領域２２の入力インピーダンスを低減でき、素子にかかる負荷を低減できる。またダイオードＤ３に大電流が流れるのを防止でき、Ｅ３の部分での静電破壊を防止できる。
（２）放電経路での電流の通過面積を大きくできる。
【００３１】
　図３（Ｂ）に示すように、出力バッファを構成するトランジスタの幅Ｗは一般的に大きく、ドレイン領域２２の幅ＷＤはＷに比べて小さい。一般的な出力バッファでは、Ｗは例えば２００〜３００μｍ程度であり、ＷＤは例えば１０μｍ程度である。従って、図３（Ｂ）のＦ１、Ｆ２、Ｆ３に示すように、ソース領域２０、２１側の方が、素子分離膜側よりも電流の通過面積が大きい。
【００３２】
　本実施形態によれば、Ｌ２≧Ｌ１となるため、電流通過面積の大きいソース領域２０、２１側に電流を流すことが可能となる。この結果、電流の集中を防止できＥＳＤ性能を向上できる。
【００３３】
　さて、特開平５−３１７３号公報の図１（Ａ）ではＬ２＝０となっている。このようにＬ２＝０とすることで、図４（Ａ）に示すように、トランジスタの実効的な幅ＷｅｆｆをＷと等しくでき、トランジスタを高速化できる。第１金属シリサイド層３０は、ドレイン領域２２に比べて寄生抵抗が格段に小さいからである。
【００３４】
　このように、これまでは、トランジスタの高速化を優先してＬ２＝０（＜Ｌ１）とするのが一般的であった。
【００３５】
　本実施形態は、このような、本実施形態を構成する事の妨げとなる事情にあえて反して、Ｌ２≧Ｌ１とした点に大きな特徴がある。即ちＬ２≧Ｌ１とすると、図４（Ｂ）に示すようにＷｅｆｆがＷよりも小さくなり、トランジスタ能力が低下する。本実施形態は、このようなトランジスタ能力の低下をある程度犠牲にし、ＥＳＤ性能の向上を優先してＬ２≧Ｌ１としている。
【００３６】
　なお例えば０．３５μｍの製造プロセスを例にとれば、Ｌ１は、Ｌ２の０．５〜０．８倍の長さであることが望ましい。このようにすれば、トランジスタ能力をそれほど低下させることなく、十分なＥＳＤ耐圧を得ることができる。
【００３７】
　３．パッドに接続される他の素子の保護
　以上では、出力バッファのＥＳＤ対策について主に説明した。
【００３８】
　しかしながら、例えば図５に示すような出力バッファ６２、入力バッファ６４を有する入出力バッファ６０では、パッド４２からのサージ４４が、配線４０を介してダイオードＤ４、Ｄ５にも印加される。これらのダイオードＤ４、Ｄ５は、入力バッファ６４のゲート電極を保護するための保護抵抗（拡散抵抗）ＲＰの前段に寄生的に形成されるものである。そして、図１（Ａ）のドレイン領域２２にＥＳＤ対策を施したように、このダイオードにもＥＳＤ対策を施す必要がある。
【００３９】
　図６に、ＧＮＤ側に設けられるダイオードＤ５の平面図の一例を示す。また図７に、図６におけるＡ３−Ａ４線の断面概念図を示す。
【００４０】
　ここでダイオードＤ５のカソード領域７０（第３不純物領域）は、拡散、イオン注入等の製造プロセスを用いてｐ型ウェル６８（第２領域）に形成される。なおｐ型ウェル６８は、出力バッファ６２が形成されるｐ型ウェル１２（第１領域）と同じものにしてもよい。
【００４１】
　カソード領域７０の表面には、チタン、コバルト、タングステン、モリブデン、タンタルなどの金属とシリコンの合金である第２金属シリサイド層７２が形成される。この第２金属シリサイド層７２は、コンタクト７４を介して配線層４０に接続される。ここで、カソード領域７０と配線層４０の間に第２金属シリサイド層７２を介在させたのは、カソード領域７０と配線層４０とのオーミックなコンタクトを可能にするためである。
【００４２】
　本実施形態では、ダイオードＤ５を保護するために、図６に示すようにＬ３≧Ｌ１としている。ここでＬ３は、第２金属シリサイド層７２の辺８２や８３と、カソード領域７０の辺８４や８５との間の距離に相当する。
【００４３】
　このようにＬ３≧Ｌ１とすることで、サージ４４による注入電荷のほとんどを出力バッファ６２のソース領域２０、２１側に放電でき、図７の経路Ｅ４に大電流が流れるの防止できる。即ち注入電荷のほとんどを、図１（Ｂ）のバイポーラＢＰを用いて流すことができる。これにより図７のダイオードＤ５に大電流が流れるのを防止できる。この結果、図７のＥ５に示す部分での静電破壊を防止できるようになる。
【００４４】
　なお図６では入力バッファのダイオードＤ５においてＬ３≧Ｌ１の関係を成り立たせている。しかしながらこれに限らず、出力バッファ６２（あるいはラテラルバイポーラ型保護回路）に対して電気的に並列に接続される種々の素子において、Ｌ３≧Ｌ１の関係を成り立たせることが望ましい。このような素子としては、例えばプルアップ用のトランジスタやアナログ出力バッファなどを考えることができる。
【００４５】
　４．ダイオードのアバランシェブレークを伴わないＥＳＤ
　図１（Ａ）、（Ｂ）では、ｎ型のドレイン領域２２とｐ型ウェル１２により構成されるダイオードのアバランシェブレークを伴うＥＳＤについて説明した。この場合には、図８（Ａ）に示すように、ＧＮＤを基準として正極性のサージが出力バッファ（端子ＯＵＴ）のドレイン領域２２に印加される。
【００４６】
　一方、図８（Ｂ）では、ＧＮＤを基準として負極性のサージが出力バッファのドレイン領域２２に印加される。このような負極性のサージの印加は、ダイオードのアバランシェブレークを伴わないＥＳＤとなる。即ちダイオードには順方向に電流が流れる。
【００４７】
　なおｐ型のトランジスタの場合には、ＶＤＤを基準とした負極性のサージの印加がアバランシェブレークを伴うＥＳＤとなり、ＶＤＤを基準とした正極性のサージの印加がアバランシェブレークを伴わないＥＳＤとなる。
【００４８】
　図８（Ｂ）に示すようなアバランシェブレークを伴わないＥＳＤによる静電破壊については、これまであまり考慮が払われていなかった。しかしながら、素子寸法の微細化に伴い、アバランシェブレークを伴うＥＳＤでは静電破壊しなかった出力バッファが、アバランシェブレークを伴わないＥＳＤにおいて静電破壊する場合があることが判明した。
【００４９】
　このような事態を防止するために本実施形態では、図９（Ａ）に示すようにＬ５をＬ４以上にしている。ここでＬ４は、第１金属シリサイド層３０のソース領域２０側の辺５０と、ウェルタップ領域１４において辺５０側に形成されるコンタクト１６の辺１７との間の距離に相当する。またＬ５は、第１金属シリサイド層３０の辺５４と、ウェルタップ領域１４において辺５４側に形成されるコンタクト１８の辺１９との間の距離に相当する。
【００５０】
　このようにＬ５≧Ｌ４とすることで、負極性のサージ９０による順方向放電電流のほとんどを図９（Ｂ）の経路Ｅ６で放電でき、経路Ｅ７に大電流が流れるの防止できる。即ち負極性のサージ９０による順方向放電電流を、ダイオードＤ１を用いて流すことができる。これにより、ドレイン領域２２と素子分離膜３８の境界付近に形成されるダイオードＤ３に順方向の大電流が流れるのを防止できる。この結果、図９（Ｂ）のＥ３に示す部分での静電破壊を防止できる。
【００５１】
　経路Ｅ６で放電することでＥＳＤ性能を向上できるのは以下の理由による。即ち図３（Ｂ）にて既に説明したように、出力バッファを構成するトランジスタの幅Ｗは一般的に大きく、ドレイン領域２２の幅ＷＤは小さい。従って、ソース領域２０、２１側の方が、素子分離膜３８側よりも電流の通過面積が大きい。そして本実施形態によれば、Ｌ５≧Ｌ４となるため、電流通過面積の大きいソース領域２０、２１側に、大部分の電流を流すことが可能となる。この結果、電流の集中を防止できＥＳＤ性能を向上できる。
【００５２】
　これまでは、出力バッファのレイアウト面積を最小限にするために、図９（Ａ）に示す距離ＬＴをデザインルールで許される最小距離にするのが一般的であった。そして距離ＬＴを最小距離にすると、通常、Ｌ５はＬ４よりも小さくなってしまう（図１（Ａ）参照）。
【００５３】
　本実施形態は、このような、本実施形態を構成する事の妨げとなる事情にあえて反して、Ｌ５≧Ｌ４とした点に大きな特徴がある。即ちＬ５≧Ｌ４とすると、図９（Ａ）のＦ４に示す部分が無駄なスペースとなり、出力バッファのレイアウト面積が大きくなる。本実施形態は、このようなレイアウト面積の増加をある程度犠牲にし、ＥＳＤ性能の向上を優先してＬ５≧Ｌ４としている。
【００５４】
　なお図９（Ｂ）のＥ６の経路で電流を放電しＥ７の経路に大電流を流さないようにするためには、図９（Ｂ）の寄生抵抗Ｒ２をＲ１以上とすることが肝要である。ここでＲ１は、第１金属シリサイド層３０と、ウェルタップ領域１４のコンタクト１６との間の寄生抵抗に相当する。またＲ２は、第１金属シリサイド層３０と、ウェルタップ領域１４のコンタクト１８との間の寄生抵抗に相当する。そしてＲ２≧Ｒ１が成り立つならば、Ｌ５をＬ４よりも若干小さくすることも可能である。
【００５５】
　５．パッドに接続される他の素子の保護
　さて、図５に示すような入出力バッファ６０では、パッド４２にＧＮＤを基準とした負極性のサージを印加した場合に、ダイオードＤ５に順方向の電流が流れる。従って、ドレイン領域２２にＥＳＤ対策を施したように、このダイオードＤ５にもＥＳＤ対策を施す必要がある。
【００５６】
　図１０に、ＧＮＤ側に設けられるダイオードＤ５の平面図の一例を示す。また図１１に、図１０におけるＡ７−Ａ８線の断面概念図を示す。
【００５７】
　本実施形態では、ダイオードＤ５を保護するために、図１０に示すようにＬ６をＬ４以上にしている。ここでＬ６は、第２金属シリサイド層７２の辺８２や８３と、ウェルタップ領域８０のコンタクト７６、７８の辺７７や７９との距離に相当する。
【００５８】
　このようにＬ６≧Ｌ４とすることで、負極性のサージ９０による順方向放電電流のほとんどを出力バッファ６２のソース領域２０、２１を介して放電でき、図１１の経路Ｅ８に大電流が流れるの防止できる。即ち放電電流のほとんどを、図９（Ｂ）のダイオードＤ１を用いて経路Ｅ６で流すことができる。これにより図１１のダイオードＤ５に大きな順方向電流が流れるのを防止できる。この結果、図１１のＥ５に示す部分での静電破壊を防止できるようになる。
【００５９】
　なお図１０に示すような入力バッファのダイオード（拡散抵抗）に限らず、出力バッファ６２（あるいはラテラルバイポーラ型保護回路）に対して電気的に並列に接続される種々の素子において、Ｌ６≧Ｌ４の関係を成り立たせることが望ましい。
【００６０】
　また図９（Ｂ）のＥ６の経路で電流を放電し、図１１のＥ８の経路に大電流を流さないようにするためには、図１１の寄生抵抗Ｒ３を図９（Ｂ）の寄生抵抗Ｒ１以上とすることが肝要である。ここでＲ３は、図１０の第２金属シリサイド層７２と、ウェルタップ領域８０のコンタクト７６や７８との間の寄生抵抗に相当する。そしてＲ３≧Ｒ１が成り立つならば、Ｌ６をＬ４よりも若干小さくすることも可能である。
【００６１】
　なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６２】
　例えば本発明は、出力バッファや入出力バッファ以外にも種々の素子に適用できる。またｎ型トランジスタのみならずｐ型トランジスタにも適用できる。
【００６３】
　またドレイン領域、ソース領域、ゲート電極、ウェルタップ領域などのレイアウトも、本実施形態で説明したものに限られるものではなく、種々の変形実施が可能である。
【００６４】
　また第１〜第３不純物領域（ドレイン領域、ソース領域、カソード領域）や第１、第２金属シリサイド層は、ほぼ方形状であればよく、例えば角に面取り辺を設ける等してもよい。
【００６５】
　また上記実施形態では、ウェルタップ領域（第４不純物領域、第５不純物領域）やソース領域の表面には、金属シリサイド層を形成していなかったが、これを形成するようにしてもよい。ウェルタップ領域やソース領域の表面に金属シリサイド層を形成した場合の断面概念図を図１２、図１３、図１４、図１５に示す。これらの図１２、図１３、図１４、図１５は、各々、図１（Ｂ）、図７、図９（Ｂ）、図１１に対応するものである。
【００６６】
　例えば図１２では、ウェルタップ領域１４（第４不純物領域）の表面に第３金属シリサイド層１３０が形成される。またソース領域２０の表面に金属シリサイド層１３２が形成される。
【００６７】
　また図１３では、ウェルタップ領域８０（第５不純物領域）の表面に第４金属シリサイド層１７２が形成される。
【００６８】
　図１４でも図１２と同様に、ウェルタップ領域１４（第４不純物領域）の表面に第３金属シリサイド層１３０が、ソース領域２０の表面に金属シリサイド層１３２が形成される。そしてこの場合には、Ｌ４は、第１金属シリサイド層３０の一辺と、該一辺に対向する第３金属シリサイド層１３０の辺との距離になる。またＬ５は、第１金属シリサイド層３０の他辺と、該他辺に対向する第３金属シリサイド層１３０の辺との距離になる。
【００６９】
　図１５でも図１３と同様に、ウェルタップ領域８０（第５不純物領域）の表面に第４金属シリサイド層１７２が形成される。そして、この場合には、Ｌ６は、第２金属シリサイド層７２の一辺と、該一辺に対向する第４金属シリサイド層１７２の辺との距離になる。
【図面の簡単な説明】
【００７０】
【図１】図１（Ａ）は本実施形態の平面図の一例であり、図１（Ｂ）は、図１（Ａ）のＡ１−Ａ２線での断面概念図である。
【図２】図２（Ａ）、（Ｂ）は、ドレイン領域の左隣あるいは右隣にソース領域が無い出力バッファや、ラテラルバイポーラ型の保護回路への本実施形態の適用例について説明するための図である。
【図３】図３（Ａ）はスナップバックについて説明するための図であり、図３（Ｂ）は、電流の通過面積の大小について説明するための図である。
【図４】図４（Ａ）、（Ｂ）は、トランジスタの幅Ｗと実効的な幅Ｗｅｆｆとの関係について説明するための図である。
【図５】入出力バッファの構成の一例を示す図である。
【図６】ＧＮＤ側に寄生的に形成されるダイオードの平面図の一例である。
【図７】図６におけるＡ３−Ａ４線の断面概念図である。
【図８】図８（Ａ）、（Ｂ）は、各々、ＧＮＤを基準とした正極性のサージの印加、ＧＮＤを基準とした負極性のサージの印加について説明するための図である。
【図９】図９（Ａ）はＬ５≧Ｌ４の関係を成り立たせる本実施形態の平面図の一例であり、図９（Ｂ）は、図９（Ａ）のＡ５−Ａ６線での断面概念図である。
【図１０】ＧＮＤ側に寄生的に形成されるダイオードの平面図の一例である。
【図１１】図１０におけるＡ７−Ａ８線の断面概念図である。
【図１２】図１（Ｂ）においてウェルタップ領域、ソース領域の表面に金属シリサイド層を設けた場合の断面概念図である。
【図１３】図７においてウェルタップ領域の表面に金属シリサイド層を設けた場合の断面概念図である。
【図１４】図９（Ｂ）において、ウェルタップ領域、ソース領域の表面に金属シリサイド層を設けた場合の断面概念図である。
【図１５】図１１において、ウェルタップ領域の表面に金属シリサイド層を設けた場合の断面概念図である。
【符号の説明】
【００７１】
１０　半導体基板、　１２　ｐ型ウェル（第１領域）、
１４　ウェルタップ領域（第４不純物領域）、　１６、１８　コンタクト、
２０、２１　ソース領域（第１不純物領域）、　２２　ドレイン領域（第２不純物領域）
２４、２５　ゲート電極、　３０　第１金属シリサイド層、
３２、３４、３５　コンタクト、　３８　素子分離膜、　４０　配線層、４２　パッド、
４４　サージ（正極性）、　５０、５２、５４、５６　辺、
６８　ｐ型ウェル（第２領域）、　７０　カソード領域（第３不純物領域）、
７２　第２金属シリサイド層、　７４、７６、７８　コンタクト、
８０　ウェルタップ領域（第５不純物領域）、　８２、８３、８４、８５　辺、
９０　サージ（負極性）、　１３０　第３金属シリサイド層、
１７２　第４金属シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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