(57)【要約】【課題】厚さの異なる半導体層を備えた電気光学装置及び半導体装置における半導体層の形状を改善し、歩留まり良く製造を行うことができる電気光学装置及び半導体装置の製造方法を提供する。【解決手段】本発明に係る製造方法は、支持基板１０上に絶縁膜１２を介して形成された単結晶シリコン層（半導体層）２０６を所定の平面形状にパターニングして複数の半導体領域２１０，２２０に前記半導体層２０６を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域２１０，２２０のうち、第１半導体領域２１０の半導体層２０１を所定の半導体層厚に薄層化する薄層化工程と、を含むことを特徴としている。【選択図】　　　　図５
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【特許請求の範囲】
【請求項１】
基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層が、層厚の異なる二以上の半導体領域に分割された電気光学装置の製造方法であって、
前記半導体層を所定の平面形状にパターニングして複数の半導体領域に前記半導体層を分割するパターニング工程と、
前記パターニング工程により形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程と、
を含むことを特徴とする電気光学装置の製造方法。
【請求項２】
前記薄層化工程において、
薄層化される半導体領域の半導体層の表面を酸化させることにより前記半導体層表面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする請求項１に記載の電気光学装置の製造方法。
【請求項３】
前記薄層化工程において、
薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする請求項１又は２に記載の電気光学装置の製造方法。
【請求項４】
前記薄膜化工程において、
前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することを特徴とする請求項３に記載の電気光学装置の製造方法。
【請求項５】
前記側面保護膜を前記酸化層と同時に除去することを特徴とする請求項３又は４に記載の電気光学装置の製造方法。
【請求項６】
前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることを特徴とする請求項３ないし５のいずれか１項に記載の電気光学装置の製造方法。
【請求項７】
前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成することを特徴とする請求項３ないし６のいずれか１項に記載の電気光学装置の製造方法。
【請求項８】
前記半導体層を構成する材料がポリシリコンもしくは単結晶シリコンであることを特徴とする請求項１ないし７のいずれかに記載の電気光学装置の製造方法。
【請求項９】
前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることを特徴とする請求項８に記載の電気光学装置の製造方法
【請求項１０】
絶縁膜を介して半導体層が形成された基板を有する電気光学装置であって、
前記半導体層が、互いに異なる半導体層厚を有する複数の半導体領域に分割されており、
少なくとも一の前記半導体領域の半導体層側面に、耐酸化性材料を含む側面保護膜が形成されたことを特徴とする電気光学装置。
【請求項１１】
前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを備えることを特徴とする請求項１０に記載の電気光学装置。
【請求項１２】
前記複数の半導体領域のうち、一又は複数の半導体領域が、複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記半導体層に形成され、前記走査線及びデータ線に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極とが形成された画素領域に含まれ、
他の半導体領域が、前記半導体層に形成された複数のトランジスタを有する周辺回路が形成された周辺領域に含まれることを特徴とする請求項１０又は１１に記載の電気光学装置。
【請求項１３】
前記画素領域及び周辺領域が形成された基板と対向して配置された対向基板と、前記両基板間に挟持され、前記トランジスタにより駆動される液晶とを備えたことを特徴とする請求項１２に記載の電気光学装置。
【請求項１４】
前記半導体層を構成する材料がポリシリコン膜もしくは単結晶シリコン膜である事を特徴とする請求項１０ないし１３のいずれか１項に記載の電気光学装置。
【請求項１５】
前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることを特徴とする請求項１４に記載の電気光学装置。
【請求項１６】
前記画素領域よりも前記周辺領域の方が、前記半導体層の層厚が厚いことを特徴とする請求項１２ないし１５のいずれか１項に記載の電気光学装置。
【請求項１７】
基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層が、層厚の異なる二以上の半導体領域に分割された半導体装置の製造方法であって、
前記半導体層を所定の平面形状にパターニングして前記半導体層を複数の半導体領域に分割するパターニング工程と、
前記パターニング工程において形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程とを含み、
前記薄層化工程において薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする半導体装置の製造方法。
【請求項１８】
前記薄膜化工程において、
前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することを特徴とする請求項１７に記載の半導体装置の製造方法。
【請求項１９】
前記側面保護膜を前記酸化層と同時に除去することを特徴とする請求項１７又は１８に記載の半導体装置の製造方法。
【請求項２０】
前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることを特徴とする請求項１７ないし１９のいずれか１項に記載の半導体装置の製造方法。
【請求項２１】
前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成することを特徴とする請求項１７ないし２０のいずれか１項に記載の半導体装置の製造方法。
【請求項２２】
前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることを特徴とする請求項２０又は２１に記載の半導体装置の製造方法
【請求項２３】
絶縁膜を介して半導体層が形成された基板を有する半導体装置であって、
前記半導体層が、互いに異なる半導体層厚を有する複数の半導体領域に分割されており、
少なくとも一の前記半導体領域の半導体層側面に、耐酸化性材料を含む側面保護膜が形成されていることを特徴とする半導体装置。
【請求項２４】
前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを備えることを特徴とする請求項２３に記載の半導体装置。
【請求項２５】
前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることを特徴とする請求項２３又は２４に記載の半導体装置
【請求項２６】
請求項１０ないし１６のいずれか１項に記載の電気光学装置を備えた投射型表示装置であって、
光源と、該光源から出射された光を変調する前記電気光学装置からなる光変調手段と、該光変調手段により変調された光を投射する投射手段とを有することを特徴とする投射型表示装置。
【請求項２７】
請求項１０ないし１６のいずれか１項に記載の電気光学装置を備えたことを特徴とする電子機器。
【請求項２８】
請求項２３ないし２５のいずれか１項に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ（以下、「ＳＯＩ」）と略記する。）技術を適用した電気光学装置及び半導体装置の製造方法、電気光学装置及び半導体装置、並びに投射型表示装置、電子機器に関し、特に、高い信頼性が得られる電気光学装置及び半導体装置を歩留まりよく製造する方法、並びに、信頼性に優れた電気光学装置及び半導体装置に関する。
【０００２】
【従来の技術】
従来から、絶縁基体上に単結晶シリコン層からなる半導体層を形成し、その半導体層にトランジスタ等の半導体デバイスを形成するＳＯＩ技術は、素子の高速化や低消費電力化、高集積化等の利点を有しており、電気光学装置（例えば液晶装置）においても、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ、以下、「ＴＦＴ」と略記する。）アレイが形成される支持基板などに適用されている技術である。このようなＳＯＩ技術を適用した電気光学装置を製造するには、支持基板に単結晶シリコンなどからなる単結晶半導体層を有する半導体基板を貼り合わせ、研磨する方法等により薄膜単結晶半導体層を形成し、その薄膜単結晶半導体層を例えば液晶駆動用のトランジスタ素子に形成している。
【０００３】
また半導体集積回路装置において、ＳＯＩ基板上に層厚の異なる半導体領域を混在させる技術は適用されており、例えば、以下の特許文献１では、埋込酸化膜上に形成された層厚の異なるシリコン層のうち、厚いシリコン層に部分空乏型のＣＭＯＳデバイスを形成し、薄い側のシリコン層には、完全空乏型のＣＭＯＳデバイスを形成することで、低リーク電流と高速動作とを両立できる旨記載されている。
【０００４】
特に、最近の液晶装置では、液晶駆動用のトランジスタ素子とともに、周辺回路を構成するトランジスタ素子などの回路を同一の基板上に形成した液晶装置が製造されている。このような液晶装置では、液晶駆動用のトランジスタ素子を形成するための半導体層の層厚を、周辺回路を構成するトランジスタ素子を形成するための半導体層よりも薄く形成している（例えば特許文献１を参照）。このような液晶装置によれば、液晶駆動用のトランジスタ素子では、光リーク電流を低減することができ、周辺回路では、トランジスタ素子の高速駆動を実現し、またオフリーク電流を低減することができる。
【０００５】
図１２は、このような厚さの異なる半導体層を備えた半導体装置又は電気光学装置の製造工程を示す断面工程図である。この図に示す製造方法は、まず、図１２Ａに示す支持基板５１０上に酸化シリコン層５１２を介して形成された単結晶シリコン層５０６を備えたＳＯＩ基板を用意する。半導体装置の製造に際しては、前記支持基板５１０としてシリコン基板を用い、電気光学装置の製造に際しては、前記支持基板５１０として石英基板等を用いる。次いで、図１２Ｂに示すように、このＳＯＩ基板の単結晶シリコン層５０６上の所定領域に、窒化シリコン膜５０３を形成する。
次に、図１２Ｃに示すように、熱酸化により単結晶シリコン層５０６を表面側から酸化させる。この際、上記窒化シリコン膜５０３が形成されている領域の単結晶シリコン層５０６は酸化されず、窒化シリコン膜５０３が形成されていない領域の単結晶シリコン層５０６の表面部に酸化層５０７が形成される。
次に、エッチングにより上記窒化シリコン層５０３及び酸化層５０７を除去して、図１２Ｄに示すように部分的に層厚を低減されたＳＯＩ基板が得られる。
次いで、図１２Ｄに示すＳＯＩ基板の単結晶シリコン層５０６をパターニングすることで図１２Ｅに示す層厚の異なる単結晶シリコン層（半導体層）を備えた電気光学装置が得られる。図１２Ｅに示すように、この電気光学装置には層厚の薄い第１半導体層５０１と、この第１半導体層よりも層厚が大きい第２半導体層５０８とが形成されており、これらの半導体層のうち、第１半導体層５０１に画素駆動用トランジスタ素子を形成し、第２半導体層５０８に周辺回路用トランジスタ素子を形成することで、画素領域にあっては光リークが低減され、また周辺領域にあっては高速の駆動回路が形成された、信頼性に優れ、高速な液晶装置を構成できる電気光学装置とすることができる。
【０００６】
【特許文献１】
特開平１１−７４５３１号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法により製造された電気光学装置では、図１２Ｄ〜図１２Ｅの工程において、部位により厚さの異なる単結晶シリコン層５０６のエッチングを行うため、図１２Ｅに示すように、第１半導体層５０１の両側の酸化シリコン層５１２がオーバーエッチされた凹部５０５が形成される。また、この凹部５０５の形成を防止するために、酸化シリコンと単結晶シリコンとのエッチング選択比を高めると、第１半導体層５０１の側面部５０１ａがオーバーエッチされて側面部５０１ａが凹状になり、第１半導体層５０１の周端部が鋭角になる。この第１半導体層５０１の周端部が鋭角になると、第１半導体層にトランジスタ素子を形成するためにゲート酸化を行った場合に、第１半導体層５０１の周端部におけるゲート酸化膜が薄くなるため、寄生ＭＯＳによるオフリーク電流が増加することになる。また上記従来の製造方法により製造された電気光学装置では、図１２Ｂの工程において、単結晶シリコン層５０６を表面から酸化する時に単結晶シリコン層５０６と酸化シリコン層５１２との熱膨張率の差から、単結晶シリコン層５０６にスリップ等の欠陥が発生することが分かっている。
このように、従来の製造方法では、厚さの異なる半導体層が混在した電気光学装置あるいは半導体装置のそれぞれの半導体層を正確な形状に形成するのが困難であり、それに伴うトランジスタ素子の動作不良などにより歩留まりの低下が生じることが問題となっていた。
【０００８】
本発明は、上記課題を解決するためになされたものであって、厚さの異なる半導体層を備えた電気光学装置における半導体層の形状を改善し、歩留まり良く高信頼性の電気光学装置を製造する方法を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備え、前記半導体層に、信頼性に優れるトランジスタ素子などの半導体素子を形成し得る電気光学装置を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備えた半導体層装置における半導体層の形状を改善し、歩留まり良く高信頼性の半導体装置を製造する方法を提供することを目的としている。
また本発明は、厚さの異なる半導体層を備え、前記半導体層に、信頼性に優れるトランジスタ素子などの半導体素子を形成し得る半導体装置を提供することを目的としている。
また本発明は、上記電気光学装置ないし半導体装置を備え、信頼性に優れる投射型表示装置及び電子機器を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電気光学装置の製造方法は、基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層に、その半導体層厚が相異なる二以上の半導体領域が形成された電気光学装置の製造方法であって、前記半導体層を所定の平面形状にパターニングして複数の半導体領域に前記半導体層を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程と、を含むことを特徴とする。
すなわち、本発明に係る製造方法は、半導体領域を分割するためのパターニング工程を行った後に、それぞれの領域の半導体層を所定の層厚に形成する薄層化工程を行うようにしたことを特徴としている。係る製造方法によれば、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、また熱膨張率の差による単結晶膜の体積の膨張を押さえスリップ等の欠陥が発生するのを防止し、より正確な形状に半導体層を形成することができる。これにより、半導体層に形成される半導体素子の動作不良による歩留まりの低下を防ぎ、効率的な製造を行うことができる。
【００１０】
次に、本発明に係る製造方法においては、前記薄層化工程において、薄層化される半導体領域の半導体層の表面を酸化させることにより前記半導体層表面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することができる。
係る方法によれば、前記酸化層を形成する際の酸化条件により前記半導体層の層厚を制御することができ、容易かつ均一に半導体層の薄層化を行うことができる。
【００１１】
次に、本発明に係る製造方法は、前記薄層化工程において、薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする。
係る製造方法は、前記半導体層の側面部に側面保護膜を形成した後、その半導体層表面を酸化させて酸化層を形成し、除去することで半導体層を薄層化する方法である。この製造方法によれば、半導体層の側面部に耐酸化性材料の側面保護膜が形成されたことで、半導体層の側面部が酸化されないので、この薄層化工程により半導体層の平面寸法が小さくならず、半導体層の形状の制御を、より容易かつ正確に行うことができる。
【００１２】
次に、本発明に係る製造方法においては、前記薄膜化工程において、前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することができる。
係る製造方法によれば、薄層化されない半導体領域の酸化保護膜と、薄層化される半導体領域の側壁保護膜とを同一の成膜工程で形成することができるので、製造プロセスを合理化して、製造の容易性を向上させるとともに、製造コストの低減を図ることができる。
【００１３】
次に、本発明に係る製造方法においては、前記側面保護膜を前記酸化層と同時に除去することもできる。
係る製造方法によれば、酸化層及び側面保護膜の除去に係る工程を共通化することができ、製造工程の合理化を実現することができる。
【００１４】
次に、本発明に係る製造方法においては、前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることができる。
係る方法によっても、薄層化工程やトランジスタ形成工程における酸化工程により半導体層の側面部が酸化されるのを防止でき、半導体層やトランジスタ素子の形状、寸法制御が容易になる。
また、薄層化工程において、上記酸化膜を備えた半導体層を酸化させて酸化層を形成すると、側面部に設けられた酸化膜の作用により半導体層の周端部における酸化層の厚さが大きくなるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生ＭＯＳの発生を抑えることができる。
上記側面保護膜は、薄層化工程において除去しても良いが、側面保護膜を残した構成とすることもできる。側面保護膜を残すことでトランジスタ形成工程におけるゲート酸化時に半導体層側面が酸化されないようにすることができるので、トランジスタ素子の寸法制御が容易になる。
【００１５】
次に、本発明に係る製造方法においては、前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成してもよい。
係る方法によれば、前記側面保護膜よりも突出した部分の半導体層のみを酸化させた後除去することで、側面保護膜を備えた半導体層を容易に形成することができる。このような半導体層にトランジスタ素子を形成する場合、前記半導体層の上面側のみを酸化させてゲート酸化膜を形成するので、半導体層の側端部のゲート酸化膜が薄くなることが無く、ゲート電極下部の半導体層端部での寄生ＭＯＳの形成を抑制し、オフリーク電流を抑えることができる。
【００１６】
次に、本発明に係る製造方法においては、前記半導体層を構成する材料がポリシリコンもしくは単結晶シリコンであることが好ましい。前記半導体層を結晶性に優れるシリコン膜とすることで、高速動作が可能なスイッチング素子を備えた電気光学装置を製造することができる。
【００１７】
次に、本発明に係る製造方法においては、前記半導体層を構成する材料の酸化物からなる酸化膜が、酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。これらのいずれの酸化膜を用いても、半導体層の周端部における酸化層が厚く形成されるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生ＭＯＳの発生を抑えることができる。
【００１８】
次に、本発明に係る電気光学装置は、絶縁膜を介して半導体層が形成された基板を有する電気光学装置であって、前記半導体層が、相異なる半導体層厚を有する複数の半導体領域に分割されており、前記半導体層領域の少なくとも一方の半導体層の側面に、耐酸化性材料を含む側面保護膜が形成されたことを特徴とする。
係る構成の電気光学装置は、半導体層の側面に側面保護膜が形成されていることで、前記半導体層を用いてトランジスタ素子などの半導体素子を形成する際に、半導体層の側面部が酸化されないようにすることができる。これにより、例えば半導体層の上面にゲート酸化膜を形成した場合に、ゲート酸化膜を半導体層の上面にのみ均一な膜厚で形成され、半導体層の側面は前記側面保護膜により保護される。従って、ゲート酸化膜の膜厚が部分的に薄くなることによる寄生ＭＯＳの発生を抑えることができ、信頼性に優れた半導体素子を形成することが可能な電気光学装置とすることができる。
また、上記側面保護膜の半導体層厚さ方向の高さは、前記半導体層の層厚とほぼ同じか、層厚より高く形成することが好ましい。これは、前記側面保護膜が半導体層厚よりも低くなると、半導体層に形成されるゲート酸化膜が半導体層周端部で部分的に薄くなるおそれがあるためである。
【００１９】
次に、本発明に係る電気光学装置は、前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された前記耐酸化性膜とを備える構成であっても良い。
係る構成によっても、上述の電気光学装置と同様の効果を得ることができる。
【００２０】
次に、本発明に係る電気光学装置は、前記複数の半導体領域のうち、一又は複数の半導体領域が、複数の走査線と、前記複数の走査線と交差する複数のデータ線と、前記半導体層に形成され、前記走査線及びデータ線に対応して設けられたトランジスタと、該トランジスタに対応して設けられた画素電極とが形成された画素領域に含まれ、他の半導体領域が、前記半導体層に形成された複数のトランジスタを有する周辺回路が形成された周辺領域に含まれることを特徴とする。
すなわち、係る構成の電気光学装置は、画素駆動用のトランジスタ素子が形成された画素領域と、周辺回路が形成された周辺領域とで半導体層の層厚が異なり、かつ半導体層の側面部に側面保護膜を備えた電気光学装置である。このような構成とすることで、画素領域と周辺領域のそれぞれで適切な性能を備えたトランジスタ素子を形成することができるとともに、半導体層側面に形成された側面保護膜により寄生ＭＯＳの発生を抑えることができる、信頼性に優れた電気光学装置とすることができる。
【００２１】
次に、本発明に係る電気光学装置は、前記画素領域及び周辺領域が形成された基板と対向して配置された対向基板と、前記両基板間に挟持され、前記トランジスタにより駆動される液晶とを備えたことを特徴とする。係る構成によれば、信頼性に優れる液晶装置を得ることができる。
また、本発明に係る電気光学装置は、前記画素領域よりも前記周辺領域の方が、前記半導体層の層厚が厚いことを特徴とする。
【００２２】
次に、本発明に係る半導体装置の製造方法は、基板と、該基板上に絶縁膜を介して形成された半導体層とを備え、前記半導体層が、層厚の異なる二以上の半導体領域に分割された半導体装置の製造方法であって、前記半導体層を所定の平面形状にパターニングして前記半導体層を複数の半導体領域に分割するパターニング工程と、前記パターニング工程において形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程とを含み、前記薄層化工程において薄層化される半導体領域の半導体層の側面部に、耐酸化性材料を含む側面保護膜を形成した後、前記半導体層の上面を酸化させることにより前記半導体層上面に酸化層を形成し、その後前記酸化層を除去することにより前記半導体層を薄層化することを特徴とする。
係る製造方法では、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、また熱膨張率の差による単結晶膜の体積の膨張を押さえスリップ等の欠陥が発生するのを防止し、より正確な形状に半導体層を形成することができる。さらには、半導体層の側面部に耐酸化性材料の側面保護膜が形成されていることで、半導体層の側面部が酸化されなくなり、この薄層化工程により半導体層の平面寸法が小さくならず、半導体層の形状の制御を、より容易かつ正確に行うことができる。このように、本発明に係る半導体装置の製造方法によれば、半導体層に形成される半導体素子の動作不良による歩留まりの低下を防ぎ、効率的な製造を行うことができる。
【００２３】
本発明に係る半導体装置の製造方法では、前記薄膜化工程において、前記薄膜化される半導体領域以外の半導体領域に、前記耐酸化性材料を含む側壁保護膜と同一層の酸化保護膜を形成することもできる。
係る製造方法によれば、薄層化されない半導体領域の酸化保護膜と、薄層化される半導体領域の側壁保護膜とを同一の成膜工程で形成することができるので、製造プロセスを合理化して、製造の容易性を向上させるとともに、製造コストの低減を図ることができる。
【００２４】
本発明に係る半導体装置の製造方法では、前記側面保護膜を前記酸化層と同時に除去することもできる。係る製造方法によれば、酸化層及び側面保護膜の除去に係る工程を共通化することができ、製造工程を合理化することができる。
【００２５】
本発明に係る半導体装置の製造方法では、前記側面保護膜を、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを含む積層構造とすることもできる。
係る方法によっても、薄層化工程やトランジスタ形成工程における酸化工程により半導体層の側面部が酸化されるのを防止でき、半導体層やトランジスタ素子の形状、寸法制御が容易になる。
また、薄層化工程において、上記酸化膜を備えた半導体層を酸化させて酸化層を形成すると、側面部に設けられた酸化膜の作用により半導体層の周端部における酸化層の厚さが大きくなるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生ＭＯＳの発生を抑えることができる。
上記側面保護膜は、薄層化工程において除去しても良いが、側面保護膜を残した構成とすることもできる。側面保護膜を残すことでトランジスタ形成工程におけるゲート酸化時に半導体層側面が酸化されないようにすることができるので、トランジスタ素子の寸法制御が容易になる。
【００２６】
本発明に係る半導体装置の製造方法では、前記側面保護膜の半導体層厚さ方向の高さを、前記薄層化される半導体層の薄層化後の層厚とほぼ同一の高さに形成することもできる。
係る方法によれば、前記側面保護膜よりも突出した部分の半導体層のみを酸化させた後除去するので、側面保護膜を備えた半導体層を容易に形成することができる。このような半導体層にトランジスタ素子を形成する場合、前記半導体層の上面側のみを酸化させてゲート酸化膜を形成するので、半導体層の側端部のゲート酸化膜が薄くなることが無く、ゲート電極下部の半導体層端部での寄生ＭＯＳの形成を抑制し、オフリーク電流を抑えることができるという利点がある。
【００２７】
本発明に係る半導体装置の製造方法は、前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。
これらのいずれの酸化膜を用いても、半導体層の周端部における酸化層が厚く形成されるため、酸化層除去後の半導体層周端部の形状をやや鈍角にすることができる。このような形状の半導体層とすれば、この半導体層にゲート酸化膜を形成した場合に、半導体層周端部におけるゲート酸化膜の膜厚が薄くならないため、半導体層周端部における寄生ＭＯＳの発生を抑えることができる。
【００２８】
本発明に係る半導体装置は、絶縁膜を介して半導体層が形成された基板を有する半導体装置であって、前記半導体層が、互いに異なる半導体層厚を有する複数の半導体領域に分割されており、少なくとも一の前記半導体領域の半導体層側面に、耐酸化性材料を含む側面保護膜が形成されていることを特徴とする。
係る構成の半導体装置は、半導体層の側面に側面保護膜が形成されていることで、前記半導体層を用いてトランジスタ素子などのデバイスを形成する際に、半導体層の側面部が酸化されないようにすることができる。これにより、例えば半導体層の上面にゲート酸化膜を形成した場合に、ゲート酸化膜が半導体層の上面にのみ均一な膜厚で形成されるようになり、半導体層の側面は前記側面保護膜により保護される。従って、ゲート酸化膜の膜厚が部分的に薄くなることによる寄生ＭＯＳの発生を抑えることができ、信頼性に優れたデバイスを実装できる半導体装置とすることができる。
また、上記側面保護膜の半導体層厚さ方向の高さは、前記半導体層の層厚とほぼ同じか、層厚より高く形成することが好ましい。これは、前記側面保護膜が半導体層厚よりも低くなると、半導体層に形成されるゲート酸化膜が半導体層周端部で部分的に薄くなるおそれがあるためである。
【００２９】
本発明に係る半導体装置は、前記側面保護膜が、前記半導体層を構成する材料の酸化物からなる酸化膜と、該酸化膜上に形成された耐酸化性材料からなる耐酸化性膜とを備える構成とすることもできる。係る構成によっても、先の構成と同様に、信頼性に優れるデバイスを実装可能な半導体装置を提供することができる。
【００３０】
本発明に係る半導体装置は、前記半導体層が単結晶シリコン層であり、前記半導体層を構成する材料の酸化物からなる酸化膜が酸化シリコン膜もしくは酸窒化シリコン膜であることが好ましい。係る構成によっても、先の構成と同様に、信頼性に優れるデバイスを実装可能な半導体装置を提供することができる。
【００３１】
次に、本発明に係る投射型表示装置は、先のいずれかに記載の電気光学装置を備えた投射型表示装置であって、光源と、該光源から出射された光を変調する前記電気光学装置からなる光変調手段と、該光変調手段により変調された光を投射する投射手段とを有することを特徴とする。
係る構成によれば、上記の電気光学装置を備えたことで、優れた信頼性を有する投射型表示装置とすることができる。
【００３２】
次に、本発明に係る電子機器は、先のいずれかに記載の電気光学装置を備えたことを特徴とする。また、先のいずれかに記載の半導体装置を備えたことを特徴とする。
係る構成によれば、優れた信頼性を有する表示部を備えた電子機器、及び信頼性に優れた半導体集積回路を備えた電子機器を提供することができる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
（液晶装置）
本発明に係る電気光学装置の一例である液晶装置について図面を参照して以下に説明する。
図１は、本発明の実施形態に係る電気光学装置としての液晶装置のうち、画像表示領域の等価回路を示す図である。また、図２は、本発明の実施形態に係る液晶装置におけるＴＦＴアレイ基板を、ＴＦＴアレイ基板に形成された各構成要素と共に対向基板の側から見た平面図であり、図３は、対向基板を含めて示す図２のＨ−Ｈ’断面図である。
【００３４】
図１において、本実施形態に係る液晶装置の画像表示領域を構成する複数の画素は、マトリクス状に複数形成された画素電極９と、それぞれの画素電極９を制御するためのトランジスタとしての画素スイッチング用ＴＦＴ３０とからなり、画像信号が供給されるデータ線６ａが、前記画素スイッチング用ＴＦＴ３０のソースに電気的に接続されている。上記データ線６ａに書き込まれる画像信号Ｓ１、Ｓ２、…、Ｓｎは、この順に線順次に供給しても構わないし、相隣接する複数のデータ線６ａ同士に対して、グループ毎に供給するようにしても良い。
【００３５】
また、画素スイッチング用ＴＦＴ３０のゲートには、走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２、…、Ｇｍを、この順に線順次で印加するように構成されている。画素電極９は、画素スイッチング用ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子である画素スイッチング用ＴＦＴ３０を一定期間だけそのスイッチを閉じることにより、データ線６ａから供給される画像信号Ｓ１、Ｓ２、…、Ｓｎを所定のタイミングで書き込む。画素電極９を介して液晶に書き込まれた所定レベルの画像信号Ｓ１、Ｓ２、…、Ｓｎは、対向基板（後述する）に形成された対向電極（後述する）との間で一定期間保持される。ここで、保持された画像信号がリークするのを防ぐために、画素電極９と対向電極との間に形成される液晶容量と並列に蓄積容量７０が付加されている。
【００３６】
次に、図１に示す画像表示領域を備えた液晶装置の全体構成を説明する。
図２及び図３に示されるように、本実施形態の液晶装置は、対向して配置されたＴＦＴアレイ基板１０と、対向基板２０との間に液晶５０を挟持して概略構成されている。前記対向基板２０は、例えばガラス基板や石英基板から構成され、その内面側にはシール材５２の内側に並行して額縁としての遮光膜５３が設けられている。一方、ＴＦＴアレイ基板１０は、例えば石英基板からなり、シール材５２の外側の領域には、データ線駆動回路１０１及び外部回路接続端子１０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。尚、走査線駆動回路１０４は、走査線３ａに供給される走査信号の遅延が問題にならないのであれば、片側だけでも良いことは言うまでもない。
【００３７】
ＴＦＴアレイ基板１０の内面側には、図３に示すように複数の画素電極９が設けられており、その上側にはラビング処理等の所定の配向処理が施された配向膜（図示せず）が設けられている。上記画素電極９は、例えばＩＴＯ膜などの透明導電性薄膜からなる。また、配向膜は、例えば、ポリイミド薄膜などの有機薄膜からなる。ＴＦＴアレイ基板１０の画素電極９に隣接する位置には、各画素電極９をスイッチング制御する画素スイッチング用ＴＦＴが形成されている。
【００３８】
他方、対向基板２０の内面側には、図示を省略したが、その全面に渡って対向電極（図示せず）が設けられ、前記対向電極２の下側には、ラビング処理等の所定の配向処理が施された配向膜（図示せず）が設けられている。前記対向電極は、例えば、ＩＴＯ膜などの透明導電性薄膜からなる。また、配向膜は、例えば、ポリイミド薄膜などの有機薄膜からなる。
また、対向基板２０には、各画素部の開口領域以外の領域に第２遮光膜２３が設けられている。このため、対向基板２０の側から入射光が、前記画素電極９に隣接して設けられた画素スイッチング用ＴＦＴに入射することはない。さらに、第２遮光膜２３は、コントラストの向上、色材の混色防止などの機能を有する。
【００３９】
また、データ線駆動回路１０１は、画面表示領域の辺に沿って両側に配列してもよい。例えば、奇数列のデータ線６ａは、画像表示領域の一方の辺に沿って配設されたデータ線駆動回路１０１から画像信号を供給し、偶数列のデータ線は、前記画像表示領域の反対側の辺に沿って配設されたデータ線駆動回路１０１から画像信号を供給するようにしてもよい。この様にデータ線６ａを櫛歯状に駆動するようにすれば、データ線駆動回路１０１の占有面積を拡張することができるため、複雑な回路を構成することが可能となる。
【００４０】
更に、ＴＦＴアレイ基板１０の残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための導通材１０６が設けられている。そして、図２に示すように、シール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
上記ＴＦＴアレイ基板１０と対向基板２０との間には、シール材５２により囲まれた空間に液晶が封入され、液晶層５０が形成される。液晶層５０は、画素電極９からの電界が印加されていない状態で、ＴＦＴアレイ基板１０側の配向膜と対向基板２０側の配向膜とにより所定の配向状態を採る。液晶層５０は、例えば一種又は数種類のネマティック液晶を混合した液晶からなる。シール材５２は、ＴＦＴアレイ基板１０及び対向基板２０をそれらの周辺で貼り合わせるための、例えば光硬化性樹脂や熱硬化性樹脂からなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー或いはガラスビーズ等のスペーサが混入されている。
【００４１】
また、対向基板２０の投射光が入射する側及びＴＦＴアレイ基板１０の出射光が出射する側には、各々、例えば、ＴＮ（ツイステッドネマティック）モード、ＳＴＮ（スーパーＴＮ）モード、Ｄ−ＳＴＮ（デュアルスキャン−ＳＴＮ）モード等の動作モードや、ノーマリーホワイトモード／ノーマリーブラックモードの別に応じて、偏光フィルム、位相差フィルム、偏光手段などが所定の方向で配置される。
【００４２】
以上の構成を備えた本発明に係る液晶装置においては、ＴＦＴアレイ基板上における画素スイッチング用ＴＦＴが形成されている画素領域と、周辺回路用ＴＦＴが形成されている周辺領域とにおいて、それぞれのＴＦＴを構成する半導体層の膜厚が異なって形成されている。
図４は、上記画素領域と、周辺領域とを分割してそれぞれのＴＦＴを示した部分断面図であり、図示左側に画素領域に含まれる画素スイッチング用ＴＦＴが示されており、図示右側に周辺領域に含まれる周辺回路用ＴＦＴが示されている。
【００４３】
まず、図４左側に示す画素スイッチング用ＴＦＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ）構造を有しており、走査線３ａ、該走査線３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、走査線３ａと半導体層１ａとを絶縁するゲート絶縁膜（ゲート酸化膜）２、データ線６ａ、半導体層１ａの低濃度ソース領域（ソース側ＬＤＤ領域）１ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）１ｃ、半導体層１ａの高濃度ソース領域１ｄ並びに高濃度ドレイン領域１ｅを備えており、半導体層１ａの側面部には側面保護膜２５が形成されている。走査線３ａは、上記チャネル領域と対向して形成されており、ゲート電極として機能する。
上記半導体層１ａにおいて、高濃度ソース領域１ｄにデータ線６ａが接続され、高濃度ドレイン領域１ｅには、複数の画素電極９のうちの対応する一つが接続されている。また、ソース領域１ｂ及び１ｄ並びにドレイン領域１ｃ及び１ｅは、半導体層１ａに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【００４４】
そして、上記半導体層１ａの側面部には、窒化シリコンなどの耐酸化性材料からなる側面保護膜２５が形成されている。本実施形態に係る画素スイッチング用ＴＦＴ３０は、半導体層１ａの上面側のゲート絶縁膜２及び側面保護膜２５によりゲート電極である走査線３ａと絶縁されている。このような構成とされていることで、半導体層１ａの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜２により走査線３ａと絶縁され、半導体層１ａの周端部及び側面部は、上記側面保護膜２５により走査線３ａと絶縁されるようになっている。従って、本実施形態の構成によれば、走査線３ａと半導体層１ａとの距離（すなわちゲート絶縁膜２の膜厚）が部分的に薄くなることによる寄生ＭＯＳの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるＴＦＴを構成することができる。
【００４５】
また、半導体層１ａを形成する領域の下部には、第１遮光膜１１ａが設けられている。より具体的には、第１遮光膜１１ａは、夫々、画素部において、半導体層１ａのチャネル領域を含むＴＦＴを、ＴＦＴアレイ基板の側から見て覆う位置に設けられている。第１遮光膜１１ａは、好ましくは不透明な高融点金属であるＴｉ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ及びＰｂのうちの少なくとも一つを含む、金属単体、合金、金属シリサイド等から構成される。また、第１遮光膜１１ａが形成されていることで、ＴＦＴアレイ基板１０の側からの戻り光等が、画素スイッチング用ＴＦＴ３０のチャネル領域１ａ’やＬＤＤ領域１ｂ、１ｃに入射する事態を未然に防ぐことができ、戻り光に起因する光リーク電流の発生によりトランジスタ素子としての画素スイッチング用ＴＦＴ３０の特性が劣化することはない。
【００４６】
データ線６ａは、Ａｌ等の金属膜や金属シリサイド等の合金膜などの遮光性金属薄膜から構成されている。また、走査線３ａ、ゲート絶縁膜２及び第１層間絶縁膜１２の上には、高濃度ソース領域１ｄへ通じるコンタクトホール５及び高濃度ドレイン領域１ｅへ通じるコンタクトホール８が各々形成された第２層間絶縁膜４が形成されている。このソース領域１ｄへのコンタクトホール５を介して、データ線６ａは高濃度ソース領域１ｄに電気的接続されている。さらに、データ線６ａ及び第２層間絶縁膜４の上には、高濃度ドレイン領域１ｅへのコンタクトホール８が形成された第３層間絶縁膜７が形成されている。この高濃度ドレイン領域１ｅへのコンタクトホール８を介して、画素電極９ａは高濃度ドレイン領域１ｅに電気的に接続されている。前述の画素電極９は、このように構成された第３層間絶縁膜７の上面に設けられている。
【００４７】
一方、図４右側に示す周辺回路用ＴＦＴ８０は、図示左側の画素スイッチング用ＴＦＴ３０と同様に、ＬＤＤ構造を有しており、ゲート電極８３、ゲート電極８３からの電界によりチャネルが形成される半導体層８０ａのチャネル領域８０ａ’、ゲート電極８３と半導体層８０ａとを絶縁するゲート絶縁膜２、入力信号線８６ａ、出力信号線８６ｂ、半導体層８０ａの低濃度ソース領域（ソース側ＬＤＤ領域）８０ｂ及び低濃度ドレイン領域（ドレイン側ＬＤＤ領域）８０ｃ、半導体層８０ａの高濃度ソース領域８０ｄ並びに高濃度ドレイン領域８０ｅを備えて構成されている。
また、この周辺回路用ＴＦＴ８０においても、画素スイッチング用ＴＦＴ３０と同様に、ソース領域８０ｂ及び８０ｄ並びにドレイン領域８０ｃ及び８０ｅは、半導体層８０ａに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【００４８】
そして、上記周辺回路用ＴＦＴ８０の半導体層８０ａ側面部にも、窒化シリコンなどの耐酸化性材料からなる側面保護膜８５が形成されている。すなわち、本実施形態に係る周辺回路用ＴＦＴ８０は、半導体層８０ａの上面側のゲート絶縁膜２及び側面保護膜８５によりゲート電極８３と絶縁されている。このような構成とされていることで、半導体層８０ａの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜２によりゲート電極８３と絶縁され、半導体層８０ａの周端部及び側面部は、上記側面保護膜８５によりゲート電極８３と絶縁されるようになっている。従って、本実施形態の構成によれば、ゲート電極８３と半導体層８０ａとの距離（ゲート絶縁膜２の膜厚）が部分的に薄くなることによる寄生ＭＯＳの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるＴＦＴを構成することができる。
【００４９】
図４に示すように、画素スイッチング用ＴＦＴ３０の半導体層１ａは、周辺回路用ＴＦＴ８０の半導体層８０ａよりも薄く形成されている。このような構成とされたことで、画素スイッチング用ＴＦＴ３０においては、光リーク電流を低減することができる。また、周辺回路用ＴＦＴ８０は、走査線やデータ線を駆動するために大きな電流駆動能力が必要なものであるが、半導体層８０ａの膜厚が厚く形成されていることで、走査線駆動回路１０４およびデータ線駆動回路１０１において大電流が得やすいものとなっている。
【００５０】
上記画素スイッチング用ＴＦＴ３０を構成する半導体層１ａの層厚は、特に限定されるものではないが、３０ｎｍから１００ｎｍまでの範囲、好ましくは３０ｎｍから８０ｎｍまでの範囲、より好ましくは４０ｎｍから６０ｎｍまでの範囲で一定の膜厚とされる。
半導体層１ａの膜厚が１００ｎｍ以下であれば、チャネル部の不純物濃度によらずゲート電極が制御する空乏層が半導体層１ａよりも大きく拡がるため、画素スイッチング用ＴＦＴ３０は完全空乏型となる。さらに、半導体層１ａの層厚を１００ｎｍ以下、好ましくは８０ｎｍ以下、より好ましくは６０ｎｍ以下とするならば、第１遮光膜１１ａで防止することの出来ない迷光が半導体層１ａに照射されても、光励起の電子正孔対の生成量が少ないものとなる。したがって、光リーク電流を小さく抑えることができ、画素のスイッチング素子である画素スイッチング用ＴＦＴ３０として有効である。
また、半導体層１ａの層厚を３０ｎｍ以上、好ましくは４０ｎｍ以上とするならば、チャネル領域１ａ’の膜厚による閾値電圧等のトランジスタ特性のばらつきを小さくできる。また、コンタクト抵抗が増加することもない。
【００５１】
また、周辺回路用ＴＦＴ８０を構成する半導体層８０ａの層厚は、特に限定されるものではないが、１００ｎｍから６００ｎｍまでの範囲とすることが好ましく、より好ましくは１５０ｎｍから４００ｎｍまでの範囲で一定の層厚とされる。
半導体層８０ａの層厚が１００ｎｍ以上、好ましくは１５０ｎｍ以上であれば、十分な耐圧を確保することができるとともに、シート抵抗を十分に小さく抑えることができるため、周辺回路において十分な電流駆動能力を得ることができ、高速で駆動することのできる駆動回路を形成できる。
また、半導体層８０ａの層厚が６００ｎｍ以上であると、画素スイッチング用ＴＦＴ３０を構成する半導体層１ａを形成するときのエッチング工程において膜厚のばらつきがおきるなど、製造が困難になる恐れが生じるため好ましくない。
【００５２】
（電気光学装置の製造方法）
以下、図２ないし図４に示す液晶装置に適用される電気光学装置の製造方法を図面を参照して説明する。ただし、本発明の特徴は、上記ＴＦＴ３０，８０を形成するための半導体層１ａ、８０ａの構成、及びこれらの半導体層１ａ、８０ａに形成されたトランジスタ素子にあるため、以下では半導体層１ａ、８０ａの形成方法の４形態を、図５ないし図８を参照して説明し、半導体層１ａ、８０ａへのトランジスタ素子の形成方法を図９ないし図１１を参照して説明する。尚、トランジスタ素子形成後のＴＦＴ３０，８０製造工程には、従来用いられている製造方法を適用することができる。
【００５３】
［第１の実施形態］
図５は、本発明に係る製造方法による電気光学装置の製造工程を示す断面工程図である。
まず、図５Ａに示すように、ガラスや石英等からなる支持基板１０上に、酸化シリコンなどからなる絶縁膜１２を介して形成された単結晶シリコン層２０６を備えたＳＯＩ基板を用意する。図５に示すＳＯＩ基板は、公知の方法により製造することができる。また、絶縁膜１２内又は絶縁膜１２と支持基板１０との間に遮光膜を備えていても良い。
上記遮光膜を備えたＳＯＩ基板は、例えば、支持基板１０上に所定のパターンを有する遮光膜を形成し、次いで、前記遮光膜を形成した支持基板１０上に、絶縁膜１２を形成し、表面を研磨して平坦化する。
そして、貼り合わせる側の表面に酸化膜層が形成されていると共に、水素イオン（Ｈ＋）が注入されている単結晶シリコン基板を、上記絶縁膜１２上に貼り合わせ、熱処理を行うことにより水素イオンが注入された領域で単結晶シリコン基板を分断して単結晶シリコン層２０６を形成し、遮光膜を備えたＳＯＩ基板を製造することができる。
【００５４】
次に、図５Ｂに示すように、単結晶シリコン層２０６を所定形状にパターニングする。本実施形態では、単結晶シリコン層２０６を第１半導体領域（図示左側）２１０と、第２半導体領域（図示右側）２２０とに分割しており、第１半導体領域２１０には、所定形状の第１半導体層２０１が形成され、第２半導体領域２２０には、第２半導体層８０ａが形成されている。本パターニング工程は、公知のフォトリソグラフィ工程、エッチング工程等を組み合わせて行うことができる。
本実施形態の製造方法においては、層厚の均一な単結晶シリコン層２０６に対してパターニングを行うため、半導体層２０６の下側の絶縁膜１２がオーバーエッチされることがなく、また、エッチング深さが一定で良いため、エッチング処理自体が容易になり、より高精度でのパターニングを容易に行うことができる。
【００５５】
次に、図５Ｃに示すように、第２半導体領域２２０側の第２半導体層８０ａを覆うように窒化シリコンなどの耐酸化性材料からなるマスク材２８７を形成する。このマスク材２８７は、第１半導体領域をマスクした状態でプラズマＣＶＤ法や減圧ＣＶＤ法、スパッタ法などにより第２半導体領域２２０に窒化シリコン膜を形成する方法や、第１、第２半導体領域２１０，２２０を覆う全面に窒化シリコン膜を形成した後、フォトリソグラフィ工程、エッチング工程等により第１半導体領域２１０の窒化シリコン膜を除去する方法により形成することができる。
【００５６】
次に、図５Ｄに示すように、熱酸化工程などにより第１半導体層２０１の表面を酸化させて、第１半導体層２０１表面に酸化層２０７を形成する。この酸化工程において、酸化条件を適宜変更することで、第１半導体層２０１上に形成される酸化層２０７の層厚を調整し、酸化層２０７除去後の第１半導体層の層厚を調整することができる。尚、本工程において、第２半導体層８０ａは、耐酸化性材料からなるマスク材２８７により保護されているので酸化されない。
【００５７】
そして、第１半導体層２０１上の酸化層２０７及び第２半導体層８０ａ上のマスク材２８７を、エッチング工程などにより除去することで、図５Ｅに示す、薄層化された第１半導体層１ａと、第１半導体層１ａより層厚の大きい第２半導体層８０ａとを備えた電気光学装置が得られる。
【００５８】
以上の構成の本実施形態の製造方法によれば、容易に異なる層厚の半導体層をＳＯＩ基板上に形成することができる。また、パターニング工程（図５Ｂ）が、半導体層の薄層化工程（図５Ｄ）よりも先に配置されているため、パターニング処理を、半導体層２０６の層厚が基板１０上で均一にされた状態で行うことができるので、パターニングを極めて容易に行えるとともに、絶縁膜１２に対するオーバーエッチも生じないようにすることができる。また本実施形態による製造方法によれば、図５Ｄの工程において、単結晶シリコン層２０６を表面から酸化をする以前に単結晶シリコン層２０６を事前に第１半導体層２０１と第２半導体層８０ａに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生するのを防止する事が容易に出来る。これにより、本実施形態の製造方法によれば、半導体層の形状を精度良く制御することができ、その結果、電気光学装置を歩留まり良く製造することができる。
【００５９】
［第２の実施形態］
図６は、本発明に係る製造方法の第２の実施形態による電気光学装置の製造工程を示す断面工程図である。図６に示す本実施形態の製造方法の特徴的な点は、第１半導体領域２１０の第１半導体層２０１の側面部に側面保護膜２０５を形成した後、第１半導体層２０１の薄層化を行う点にある。本実施形態において、図６Ｂに示すパターニング工程までは図５に示す上記第１の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図６に示す符号の内、図５と共通の符号は図１と同一の部材であることを示している。
【００６０】
図６Ｂに示すように半導体層２０６のパターニングにより第１半導体領域２１０及び第２半導体領域２２０に半導体層２０１，８０ａを形成したならば、半導体層２０１，８０ａを覆うように耐酸化性の窒化シリコン膜を基板１０の半導体層側全面に形成する。その後、フォトリソグラフィ工程、エッチング工程等により、図６Ｃに示すように、第２半導体領域８０ａを覆う窒化シリコン膜をマスク材２８７として残し、第１半導体層２０１側面部を覆う側面保護膜２０５を形成する。この側面保護膜２０５は、窒化シリコン膜のエッチング条件を調整し、第１半導体層２０１の上面部に形成された窒化シリコン膜を除去すると共に、半導体層２０１側面部の窒化シリコン膜を残すように選択的にエッチングすることで形成することができる。
【００６１】
次いで、図６Ｄに示すように、熱酸化工程などにより第１半導体層２０１の上面部を酸化させて酸化層２０８を形成する。この酸化工程において、第１半導体層２０１の側面部は上記側面保護膜２０５により保護されているために酸化されず、第１半導体層２０１の上面部のみが酸化される。
【００６２】
そして、上記酸化層２０８及び側面保護膜２０５、並びにマスク材２８７をエッチング工程により除去することで、図６Ｅに示す薄層化された第１半導体層１ａと、第２半導体層８０ａを有する電気光学装置が得られる。
【００６３】
上記本実施形態の製造方法によれば、第１半導体層２０１の側面部に側面保護膜２０５を設けた状態で第１半導体層２０１表面を酸化させるので、第１半導体層２０１の側面部が酸化されず、酸化層２０８除去後にも、図２Ｂに示すパターニング後の第１半導体層２０１の面内寸法を維持したまま、第１半導体層２０１の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第１半導体層２０１の側面部がエッチングされることもない。従って、薄層化された第１半導体層１ａの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、第一の実施例と同様、図６Ｄの工程において、単結晶シリコン層２０６を表面から酸化をする以前に単結晶シリコン層２０６を事前に第１半導体層２０１と第２半導体層８０ａに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また、上記側面保護膜２０５は、必ずしも除去する必要はなく、第１半導体層１ａの側面部に側面保護膜２０５を残した電気光学装置も製造することができる。このように側面保護膜２０５が残された第１半導体層１ａに例えばトランジスタ素子を形成する場合、ゲート酸化工程により第１半導体層１ａの表面を酸化させるが、側面保護膜２０５により第１半導体層１ａの側面部は酸化されず、第１半導体層１ａの上面側にのみゲート酸化膜が形成される。このようにして形成されたゲート酸化膜は、第１半導体層１ａの周端部においてもその膜厚が薄くなることが無いため、トランジスタ素子に寄生ＭＯＳが生じるのを防ぐことができる。
尚、本実施形態では、側面保護膜２０５を第１半導体層２０１にのみ設けた構成としたが、第２半導体層８０ａにも同様の構成の側面保護膜を形成することができ、この場合にも上記と同様の効果を得ることができる。
【００６４】
［第３の実施形態］
図７は、本発明に係る製造方法の第３の実施形態による電気光学装置の製造工程を示す断面工程図である。図３に示す本実施形態の製造方法の特徴的な点は、第１半導体領域２１０の第１半導体層２０１の側面部に側面保護膜を形成した後、第１半導体層２０１の薄層化を行う点、及び前記側面保護膜が、酸化膜と耐酸化性膜との積層構造とされている点である。本実施形態において、図７Ａに示すパターニング工程までは図５Ａ〜Ｂに示す上記第１の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図７に示す符号の内、図５と共通の符号は図５と同一の部材であることを示している。
【００６５】
図７Ａに示すように、半導体層のパターニングにより第１半導体領域２１０及び第２半導体領域２２０に半導体層２０１，８０ａを形成したならば、図７Ｂに示すように、半導体層２０１，８０ａを覆うように酸化シリコン膜２１６を形成し、この酸化シリコン膜２１６を覆う耐酸化性の窒化シリコン膜２７７を形成する。つまり、第１半導体層２０１，８０ａ上には酸化シリコン膜２１６及び窒化シリコン膜２７７が積層されている。
その後、フォトリソグラフィ工程、エッチング工程等により、図７Ｃに示すように、第２半導体領域８０ａを覆う窒化シリコン膜２７７をマスク材２８７として残し、第１半導体層２０１の上面部に形成された酸化シリコン膜２１６及び窒化シリコン膜２７７を除去すると共に、第１半導体層２０１側面部を覆う側面保護膜２８を形成する。この側面保護膜２８は、酸化シリコン層（酸化膜）２６上に窒化シリコン層（耐酸化性膜）２７が積層された構造となっている。尚、この側面保護膜２８は、上記第２の実施形態に係る半導体層に設けられた側面保護膜２０５と同様の方法で形成することができる。
【００６６】
次いで、図７Ｄに示すように、熱酸化工程などにより第１半導体層２０１の上面部を酸化させて酸化層２０８を形成する。この酸化工程において、第１半導体層２０１の側面部は上記側面保護膜２０５により保護されているために酸化されず、第１半導体層２０１の上面部のみが酸化されるが、本実施形態では、側面保護膜２８の半導体層２０１側が、酸化シリコン層２６により構成されているため、半導体層２０１の側端部において酸化種が浸入しやすくなり、第１半導体層２０１の周端部における酸化層２０８の層厚が若干大きくなる。
【００６７】
そして、上記酸化層２０８及び側面保護膜２８、並びにマスク材２８７をエッチング工程により除去することで、図７Ｅに示す薄層化された第１半導体層１ａと、第２半導体層８０ａを有する電気光学装置が得られる。
【００６８】
上記本実施形態の製造方法によれば、第１半導体層２０１の側面部に側面保護膜２８を設けた状態で第１半導体層２０１表面を酸化させるので、第１半導体層２０１の側面部が酸化されず、酸化層２０８除去後にも、図２Ｂに示すパターニング後の第１半導体層２０１の面内寸法を維持したまま、第１半導体層２０１の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第１半導体層２０１の側面部がエッチングされることもない。従って、薄層化された第１半導体層１ａの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、図７Ｄの工程において、単結晶シリコン層２０６を表面から酸化をする以前に単結晶シリコン層２０６を事前に第１半導体層２０１と第２半導体層８０ａに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また本実施形態に係る製造方法では、上述のように半導体層周端部における酸化層２０８の層厚がやや大きくなるため、薄層化された第１半導体層１ａの周端部には、曲面部２１１が形成される。このような曲面部２１１が形成されていると、第１半導体層１ａをゲート酸化させた場合に、半導体層１ａ周端部におけるゲート酸化膜の膜厚が薄くならないため、より効果的に寄生ＭＯＳの発生を抑えることができる。
【００６９】
尚、本実施形態の製造方法においても、上記側面保護膜２８は、除去せずに残しておくことができる。側面保護膜２８を第１半導体層１ａ側面に残しておけば、第１半導体層１ａのゲート酸化を行う際に、第１半導体層１ａの側面部にはすでに酸化シリコン層２６が形成されているため、ゲート酸化膜が半導体層１ａの周端部で薄くなることがなく、より信頼性に優れるトランジスタ素子を形成することができる。
また、本実施形態では、側面保護膜２８を第１半導体層２０１にのみ設けた構成としたが、第２半導体層８０ａにも同様の構成の側面保護膜を形成することができ、この場合にも上記と同様の効果を得ることができる。
【００７０】
［第４の実施形態］
図８は、本発明に係る製造方法の第４の実施形態による電気光学装置の製造工程を示す断面工程図である。図８に示す本実施形態の製造方法の特徴的な点は、第１半導体領域２１０の第１半導体層２０１の側面部に側面保護膜を形成した後、第１半導体層２０１の薄層化を行うが、この側面保護膜の高さと薄層化後の第１半導体層２０１の層厚とをほぼ同一に形成する点にある。本実施形態において、図８Ａに示すパターニング工程までは図５Ａ〜Ｂに示す上記第１の実施形態と同様であるので、ここでの詳細な説明は省略する。また、図８に示す符号の内、図５と共通の符号は図５と同一の部材であることを示している。
【００７１】
図８Ａに示すように半導体層のパターニングにより第１半導体領域２１０及び第２半導体領域２２０を形成したならば、図８Ｂに示すように、半導体層２０１，８０ａを覆うように耐酸化性の窒化シリコン膜２７７を基板１０の半導体層側全面に形成する。
その後、フォトリソグラフィ工程、エッチング工程等により、図８Ｃに示すように、第２半導体領域８０ａを覆う窒化シリコン膜２７７をマスク材２８７として残し、第１半導体層２０１の上面部に形成された窒化シリコン膜２７７を除去すると共に、第１半導体層２０１側面部を覆う側面保護膜２５を形成する。本実施形態に係る製造方法では、この側面保護膜２５を、薄層化後の第１半導体層１ａ（図８Ｅ参照）の層厚とほぼ同一の高さとなるように形成する。この側面保護膜２５の高さは、窒化シリコン膜のエッチング条件を調整し、半導体層２０１側面部の窒化シリコン膜を残す割合を調整することで容易に所定の高さを有する側面保護膜とすることができる。
【００７２】
次いで、図８Ｄに示すように、熱酸化工程などにより第１半導体層２０１の上面部を酸化させて酸化層２０８を形成する。この酸化工程において、第１半導体層２０１の側面部は上記側面保護膜２０５により保護されているために酸化されず、第１半導体層２０１の上面部のみが酸化される。また、第１半導体層２０１上の酸化膜２０８は、側面保護膜２５の高さの分だけ半導体層を残すように形成される。
【００７３】
そして、上記酸化層２０８及び側面保護膜２０５、並びにマスク材２８７をエッチング工程により除去することで、図８Ｅに示す薄層化された第１半導体層１ａと、第２半導体層８０ａを有する電気光学装置が得られる。また、図８Ｅに示すように、第１半導体層１ａの側面部及び第２半導体層８０ａの側面部には、側面保護膜２５及び側面保護膜８５が形成されており、これらの側面保護膜２５，８５の高さは、それぞれが形成されている半導体層１ａ及び８０ａの層厚とほぼ同じに形成されている。側面保護膜２５，８５の高さは、半導体層１ａ、８０ａの層厚とほぼ同一か又は半導体層の層厚よりもやや大きくなるように形成するのがよい。これは、側面保護膜２５，８５の高さが低すぎると、半導体層１ａ、８０ａをゲート酸化させた際に、半導体層の周端部におけるゲート酸化膜の膜厚が薄くなり、寄生ＭＯＳが生じやすくなるためである。
尚、第２半導体層８０ａの側面保護膜８５は、マスク材２８７を除去する際のエッチング条件の調整により形成することができる。
【００７４】
上記本実施形態の製造方法によれば、第１半導体層２０１の側面部に側面保護膜２５を設けた状態で第１半導体層２０１表面を酸化させるので、第１半導体層２０１の側面部が酸化されず、酸化層２０８除去後にも、図２Ｂに示すパターニング後の第１半導体層２０１の面内寸法を維持したまま、第１半導体層２０１の層厚のみを薄くすることができる。また、本実施形態の製造方法によれば、第１半導体層２０１の側面部がエッチングされることもない。従って、薄層化された第１半導体層１ａの形状をより精度良く制御することができる。また本実施形態による製造方法によれば、図８Ｄの工程において、単結晶シリコン層２０６を表面から酸化をする以前に単結晶シリコン層２０６を事前に第１半導体層２０１と第２半導体層８０ａに分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
また、側面保護膜２５の高さと、第１半導体層２０１上の酸化層２０８の層厚が制御されるため、薄層化後の半導体層１ａの層厚と、側面保護膜２５の高さとがほぼ同一になり、ゲート酸化させた場合にゲート酸化膜の膜厚を均一に形成しやすく、ゲート酸化膜が半導体層１ａ周端部で薄くなることもない。
【００７５】
［トランジスタ素子の形成方法］
次に、図５〜図８に示すいずれかの製造工程により製造された電気光学装置を用いて、図４に示す液晶装置のＴＦＴ３０，８０のように、厚さの異なる半導体領域それぞれにＴＦＴを製造する場合の製造工程について図面を参照して以下に詳細に説明する。
【００７６】
図９〜図１１は、本発明に係る電気光学装置の半導体層へのトランジスタ素子の形成工程を示す断面工程図であり、これらの図においては、図５と同じ構成要素での構造を示しているが、図６〜８と同じ構成要素での構造は示さない。図５と同じ構成要素については、同じ参照符号を付している。また、図９〜図１１においては、図４に示すトランジスタ素子に備えられた第１遮光膜１１ａは省略して示している。尚、図５〜図８のいずれの工程により製造された電気光学装置を用いてもほぼ同様の工程でトランジスタ素子を形成することができる。従って、図９〜図１１では側面保護膜２５，８５が設けられていない図５に示すＳＯＩ基板を用いた場合について図示しているが、以下の説明では、必要に応じて図８に示す側面保護膜２５，８５が設けられたＳＯＩ基板を用いた場合についても適宜説明を加えることとする。
また、以下に説明するトランジスタ素子の形成工程において、図９Ａに示すＳＯＩ基板に代えて、図８に示すＳＯＩ基板を用いるならば、図４に示すように、ＴＦＴの側面に側面保護膜を備えたトランジスタ素子を形成することができる。
【００７７】
まず、図９Ａに示すように、フォトリソグラフィ工程、エッチング工程等により、所定パターンの半導体層１ａ、８０ａが形成されたＳＯＩ基板を用意する。このＳＯＩ基板は、図５に示す製造工程により製造することができる。また、このＳＯＩ基板として図８に示すものを用いる場合には、半導体層１ａ及び８０ａの側面部に、それぞれ側面保護膜２５，８５が形成されている。
【００７８】
次いで、半導体層１ａ、８０ａを、約８５０〜１３００℃の温度、好ましくは約１０００℃の温度で７２分程度熱酸化することにより、約６０ｎｍの比較的薄い厚さの熱酸化シリコン膜を形成し、図９Ｂに示すように、画素スイッチング用ＴＦＴ３０および周辺回路用ＴＦＴ８０のゲート絶縁膜（ゲート酸化膜）２とする。本実施例によるトランジスタ素子は図５に示すような製造工程で形成しているのでパターニング処理を半導体層２０６の層厚が基板１０上で均一な状態で行うことができ、パターニングを極めて容易に行えるとともに、絶縁膜１２に対するオーバーエッチも生じないようにすることができる。
このゲート酸化工程において、半導体層１ａ、８０ａの側面部に側面保護膜２５，８５が設けられた基板を用いた場合には、ゲート絶縁膜２は、半導体層１ａ、８０ａの上面側にのみ形成される。従って、第１半導体層１ａは、その上面側をゲート絶縁膜２により電気的に絶縁され、その側面側を側面保護膜２５により電気的に絶縁される。また、第２半導体層８０ａも同様である。
また、側面保護膜２５，８５が設けられたＳＯＩ基板を用いる場合には、側面保護膜２５，８５の高さは、ゲート酸化前の半導体層１ａ、８０ａの層厚とほぼ同一に形成されるため、ゲート酸化により半導体層１ａ、８０が相対的に薄くなることから、ゲート酸化後の側面保護膜２５，８０の高さは半導体層１ａ、８０ａの層厚よりも大きくなる。従って、側面保護膜２５，８５を備えたＳＯＩ基板を用いるならば、半導体層１ａ、８０ａの周端部において半導体層１ａ、８０ａは、ゲート絶縁膜２と側面保護膜２５，８５とにより保護されるので、後述するゲート電極と半導体層との距離が局所的（特に半導体層周端部）に、薄くなることが無く、寄生ＭＯＳの生じ難い、信頼性に優れたトランジスタ素子を形成することができる。
【００７９】
次に、図９Ｃに示すように、画素スイッチング用ＴＦＴ３０の半導体層１ａに対応する位置にレジスト膜３０１を形成して、第２半導体領域の第２半導体層８０ａに、Ｂ（硼素）などのＩＩＩ族元素のドーパント３０２をドープし、その後、レジスト膜３０１を除去する。
次に、図９Ｄに示すように、第２半導体層８０ａに対応する位置にレジスト膜３０３を形成して、第１半導体層１ａに、Ｂ（硼素）などのＩＩＩ族元素のドーパント３０４をドープし、その後、レジスト膜３０３を除去する。
【００８０】
次に、減圧ＣＶＤ法等によりポリシリコン層を堆積したのち、リン（Ｐ）を熱拡散することにより導電化し、レジストマスクを用いたフォトリソグラフィ工程、エッチング工程等により、図１０Ａに示すように、所定パターンの走査線３ａ、ゲート電極８３を形成する。この走査線３ａと、第１半導体層１ａとは、ゲート絶縁膜２により互いに絶縁されるが、側面保護膜２５が設けられている場合には、第１半導体層１ａの上面においてはゲート絶縁膜２により互いに絶縁され、第１半導体層１ａの側面側においては側面保護膜２５により絶縁される。また、ゲート電極８３と、第２半導体層８０ａとも、ゲート絶縁膜２により互いに絶縁されるが、第２半導体層８０ａの側面に側面保護膜８５が設けられている場合には、第２半導体層８０ａの上面側ではゲート絶縁膜２により互いに絶縁され、第２半導体層８０ａの側面側では側面保護膜８５がある場合にはより互いに絶縁されることになる。
【００８１】
次に、図１０Ｂに示すように、第２半導体層８０ａにＬＤＤ領域を形成するために、第１半導体層１ａに対応する位置にレジスト膜３０５を形成する。次いで、ゲート電極８３を拡散マスクとして、例えばＰなどのＶ族元素のドーパント３０６を低濃度でドープし、Ｎチャネルの低濃度ソース領域８０ｂおよび低濃度ドレイン領域８０ｃを形成し、その後、レジスト膜３０５を除去する。
【００８２】
次に、図１０Ｃに示すように、第１半導体層１ａにＬＤＤ領域を形成するために、第２半導体層８０ａに対応する位置にレジスト膜３０７を形成する。次いで、走査線３ａを拡散マスクとして、例えばＰなどのＶ族元素のドーパント３０８を低濃度でドープし、Ｎチャネルの低濃度ソース領域１ｂおよび低濃度ドレイン領域１ｃを形成し、その後、図１１Ａに示すように、レジスト膜３０７を除去する。
【００８３】
次に、図１１Ｂに示すように、走査線３ａよりも幅の広いレジスト膜４０１を走査線３ａ上に形成するとともに、ゲート電極８３よりも幅の広いレジスト膜３０９をゲート電極８３上に形成する。
次いで、レジスト膜３０９、４０１をマスクとして、ＰなどのＶ族元素のドーパント６１を高濃度でドープし、第１半導体層１ａに、高濃度ソース領域１ｄおよび高濃度ドレイン領域１ｅを形成するとともに、第２半導体層８０ａに、高濃度ソース領域８０ｄおよび高濃度ドレイン領域８０ｅを形成する。
【００８４】
その後、図１１Ｃに示すように、レジスト膜３０９、４０１を除去することにより、異なる半導体層厚のトランジスタ素子３１，８１が形成される。
そして、トランジスタ素子３１，８１が形成された支持基板１０上に、従来と同様の方法によって、第２層間絶縁膜４、データ線６ａ、好ましくはデータ線６ａと同様の材料によりデータ線６ａと同時に設けられる入力信号線８６ａおよび出力信号線８６ｂ、第３層間絶縁膜７、画素電極９、配向膜等を形成すれば、図４に示す液晶装置のＴＦＴアレイ基板が得られる。
【００８５】
（電子機器）
次に、上記実施形態の液晶装置を備えた電子機器の例について説明する。
図１３は、本発明の投射型表示装置の一例を示した概略構成図である。図１３において、投射型表示装置は、上述した液晶装置を３個用意し、夫々ＲＧＢ用の液晶装置９６２Ｒ、９６２Ｇおよび９６２Ｂとして用いた投射型表示装置の光学系の概略構成図を示す。本例の投射型表示装置の光学系には、光源装置９２０と、均一照明光学系９２３が採用されている。そして、投射型表示装置は、この均一照明光学系９２３から出射される光束Ｗを赤（Ｒ）、緑（Ｇ）、青（Ｂ）に分離する色分離手段としての色分離光学系９２４と、各色光束Ｒ、Ｇ、Ｂを変調する変調手段としての３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂと、変調された後の色光束を再合成する色合成手段としての色合成プリズム９１０と、合成された光束を投射面１００の表面に拡大投射する投射手段としての投射レンズユニット９０６を備えている。また、青色光束Ｂを対応するライトバルブ９２５Ｂに導く導光系９２７をも備えている。
【００８６】
均一照明光学系９２３は、２つのレンズ板９２１、９２２と反射ミラー９３１を備えており、反射ミラー９３１を挟んで２つのレンズ板９２１、９２２が直交する状態に配置されている。均一照明光学系９２３の２つのレンズ板９２１、９２２は、それぞれマトリクス状に配置された複数の矩形レンズを備えている。光源装置９２０から出射された光束は、第１のレンズ板９２１の矩形レンズによって複数の部分光束に分割される。そして、これらの部分光束は、第２のレンズ板９２２の矩形レンズによって３つのライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂ付近で重畳される。
【００８７】
各色分離光学系９２４は、青緑反射ダイクロイックミラー９４１と、緑反射ダイクロイックミラー９４２と、反射ミラー９４３から構成される。まず、青緑反射ダイクロイックミラー９４１において、光束Ｗに含まれている青色光束Ｂおよび緑色光束Ｇが直角に反射され、緑反射ダイクロイックミラー９４２の側に向かう。赤色光束Ｒはこのミラー９４１を通過して、後方の反射ミラー９４３で直角に反射されて、赤色光束Ｒの出射部９４４から色合成プリズム９１０の側に出射される。
次に、緑反射ダイクロイックミラー９４２において、青緑反射ダイクロイックミラー９４１において反射された青色、緑色光束Ｂ、Ｇのうち、緑色光束Ｇのみが直角に反射されて、緑色光束Ｇの出射部９４５から色合成光学系の側に出射される。緑反射ダイクロイックミラー９４２を通過した青色光束Ｂは、青色光束Ｂの出射部９４６から導光系９２７の側に出射される。本例では、均一照明光学素子の光束Ｗの出射部から、色分離光学系９２４における各色光束の出射部９４４、９４５、９４６までの距離がほぼ等しくなるように設定されている。
【００８８】
色分離光学系９２４の赤色、緑色光束Ｒ、Ｇの出射部９４４、９４５の出射側には、それぞれ集光レンズ９５１、９５２が配置されている。したがって、各出射部から出射した赤色、緑色光束Ｒ、Ｇは、これらの集光レンズ９５１、９５２に入射して平行化される。
【００８９】
このようにして平行化された赤色、緑色光束Ｒ、Ｇは、ライトバルブ９２５Ｒ、９２５Ｇに入射して変調され、各色光に対応した画像情報が付加される。すなわち、これらの液晶装置は、図示しない駆動手段によって画像情報に応じてスイッチング制御されて、これにより、ここを通過する各色光の変調が行われる。一方、青色光束Ｂは、導光系９２７を介して対応するライトバルブ９２５Ｂに導かれ、ここにおいて、同様に画像情報に応じて変調が施される。なお、本例のライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂは、それぞれさらに入射側偏光手段９６０Ｒ、９６０Ｇ、９６０Ｂと、出射側偏光手段９６１Ｒ、９６１Ｇ、９６１Ｂと、これらの間に配置された液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂとからなる液晶ライトバルブである。
【００９０】
導光系９２７は、青色光束Ｂの出射部９４６の出射側に配置した集光レンズ９５４と、入射側反射ミラー９７１と、出射側反射ミラー９７２と、これらの反射ミラーの間に配置した中間レンズ９７３と、ライトバルブ９２５Ｂの手前側に配置した集光レンズ９５３とから構成されている。集光レンズ９４６から出射された青色光束Ｂは、導光系９２７を介して液晶装置９６２Ｂに導かれて変調される。各色光束の光路長、すなわち、光束Ｗの出射部から各液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂまでの距離は青色光束Ｂが最も長くなり、したがって、青色光束の光量損失が最も多くなる。しかし、導光系９２７を介在させることにより、光量損失を抑制することができる。
各ライトバルブ９２５Ｒ、９２５Ｇ、９２５Ｂを通って変調された各色光束Ｒ、Ｇ、Ｂは、色合成プリズム９１０に入射され、ここで合成される。そして、この色合成プリズム９１０によって合成された光が投射レンズユニット９０６を介して所定の位置にある投射面１００の表面に拡大投射されるようになっている。
【００９１】
このような投射型表示装置は、本発明の実施形態の液晶装置９６２Ｒ、９６２Ｇ、９６２Ｂが備えられているものであるので、優れた表示品位を有する投射型表示装置とすることができる。
【００９２】
図１４Ａは、携帯電話の一例を示した斜視図である。図１４Ａにおいて、符号１０００は携帯電話本体を示し、符号１００１は上記の液晶表示装置を用いた液晶表示部を示している。
【００９３】
図１４Ｂは、腕時計型電子機器の一例を示した斜視図である。図１４Ｂにおいて、符号１１００は時計本体を示し、符号１１０１は上記の液晶表示装置を用いた液晶表示部を示している。
【００９４】
図１４Ｃは、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１４Ｃにおいて、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は情報処理装置本体、符号１２０６は上記の液晶表示装置を用いた液晶表示部を示している。
【００９５】
図１４Ａ〜Ｃに示す電子機器は、上記実施の形態の液晶装置を用いた液晶表示部を備えているので、優れた信頼性が得られる表示部を備えた電子機器を実現することができる。
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上記実施の形態では液晶装置を用いて説明したが、これに限らずエレクトロルミネッセンス装置、無機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動表示装置、電界放出表示装置、ＬＥＤ（ライトエミッティングダイオード）表示装置などのように、複数の画素毎に表示状態を制御可能な各種の電気光学装置を用いても構わない。
【００９６】
（半導体装置）
次に、本発明に係る半導体装置の実施の形態について図面を参照して以下に説明する。図１５は、本発明に係る半導体装置の一実施の形態を示す部分断面構成図である。この図に示す半導体装置は、完全空乏型のＴＦＴと、部分空乏型のＴＦＴとが、シリコン基板３１０上に絶縁膜３１２を介して形成された単結晶シリコン膜からなる半導体層３０１ａ、３８０ａを有するＳＯＩ基板上に形成されたものであり、図１５左側に完全空乏型のＴＦＴが示され、図１５右側に部分空乏型のＴＦＴが示されている。
尚、本実施形態ではＴＦＴ３３０，３８０を例に挙げて説明しているが、本発明に係る半導体装置に実装できるデバイスはトランジスタに限られない。
【００９７】
まず、図１５左側に示す完全空乏型ＴＦＴ３３０は、ゲート端子３０３ａ、該ゲート端子３０３ａからの電界によりチャネルが形成される半導体層３０１ａのチャネル領域３０１ａ’、ゲート端子３０３ａと半導体層１ａとを絶縁するゲート絶縁膜（ゲート酸化膜）３０２、半導体層１ａのソース領域３０１ｂ及びドレイン領域３０１ｃを備えている。ゲート端子３０３ａは、上記チャネル領域と対向して形成されている。
尚、実際の半導体装置においては、上記半導体層３０１ａのソース領域３０１ｂにゲート絶縁膜３０２を開口してソース端子が形成され、ドレイン領域３０１ｃには、ゲート絶縁膜３０２を一部開口してドレイン端子が形成される。また、ソース領域３０１ｂ及びドレイン領域３０１ｃは、半導体層３０１ａに対し、所定濃度の不純物イオンをドープすることにより形成されている。
【００９８】
そして、上記半導体層３０１ａの側面部には、窒化シリコンなどの耐酸化性材料からなる側面保護膜３２５を形成してもよい。完全空乏型のＴＦＴ３３０は、半導体層３０１ａの上面側のゲート絶縁膜３０２及び、半導体層３０１ａの周囲を取り囲む側面保護膜３２５によりゲート端子３０３ａと絶縁されている。このような構成とされていることで、半導体層３０１ａの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜３０２によりゲート端子３０３ａと絶縁され、半導体層３０１ａの周壁部は、上記側面保護膜３２５によりゲート端子３０３ａと絶縁されるようになっている。従って、本実施形態の構成によれば、半導体層３０１ａの縁端において、ゲート端子３０３ａと半導体層３０１ａとの距離（すなわちゲート絶縁膜３０２の膜厚）が部分的に薄くなることによる寄生ＭＯＳの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるＴＦＴを構成することができる。
【００９９】
一方、図１５右側に示す部分空乏型のＴＦＴ３８０は、図示左側の完全空乏型のＴＦＴ３３０と同様に、ゲート端子３８３、ゲート端子３８３からの電界によりチャネルが形成される半導体層３８０ａのチャネル領域３８０ａ’、ゲート端子３８３と半導体層３８０ａとを絶縁するゲート絶縁膜３０２、半導体層３８０ａのソース領域３８０ｂ及び３８０ｃ、半導体層３８０の周壁と当接する側壁保護膜３８５、を備えて構成されている。また、この部分空乏型のＴＦＴ３８０においても、先の完全空乏型ＴＦＴ３３０と同様に、ソース領域３８０ｂ及びドレイン領域３８０ｃは、半導体層３８０ａに対して、所定濃度の不純物イオンをドープすることにより形成されている。
【０１００】
そして、上記部分空乏型のＴＦＴ３８０の半導体層３８０ａ側面部にも、窒化シリコンなどの耐酸化性材料からなる側面保護膜３８５を形成してもよい。すなわち、本実施形態に係る部分空乏型ＴＦＴ３８０は、半導体層３８０ａの上面側のゲート絶縁膜３０２及び側面保護膜３８５によりゲート端子３８３と絶縁されている。このような構成とされていることで、半導体層８０ａの上面部にあっては、均一な膜厚に形成されたゲート絶縁膜３０２によりゲート端子３８３と絶縁され、半導体層３８０ａの周端部及び側面部は、上記側面保護膜３８５によりゲート端子３８３と絶縁されるようになっている。従って、本実施形態の構成によれば、ゲート端子３８３と半導体層３８０ａとの距離（ゲート絶縁膜２の膜厚）が部分的に薄くなることによる寄生ＭＯＳの発生を効果的に抑制することができ、優れた電流特性を備え、信頼性に優れるＴＦＴを構成することができる。
【０１０１】
図１５に示すように、完全空乏型ＴＦＴ３３０を構成している半導体層３０１ａは、部分空乏型ＴＦＴ３８０を構成している半導体層３８０ａよりも薄く形成されている。このような構成とされたことで、完全空乏型ＴＦＴ３０においては、オフリーク電流を低減することができる。また、部分空乏型ＴＦＴ３８０は、半導体層３８０ａの膜厚が厚く形成されていることで、高速動作が可能になっている。
【０１０２】
上記完全空乏型ＴＦＴ３３０を構成する半導体層３０１ａの層厚は、特に限定されるものではないが、３０ｎｍから１００ｎｍまでの範囲、好ましくは３０ｎｍから８０ｎｍまでの範囲、より好ましくは４０ｎｍから６０ｎｍまでの範囲で一定の膜厚とされる。
半導体層３０１ａの膜厚が１００ｎｍ以下であれば、チャネル部の不純物濃度によらずゲート端子が制御する空乏層が半導体層３０１ａよりも大きく拡がるようにすることができ、ＴＦＴ３０を容易に完全空乏型とすることができる。さらに、半導体層３０１ａの層厚を１００ｎｍ以下、好ましくは８０ｎｍ以下、より好ましくは６０ｎｍ以下とするならば、オフリーク電流を極めて小さく抑えることができ、有効である。
また、半導体層３０１ａの層厚を３０ｎｍ以上、好ましくは４０ｎｍ以上とするならば、チャネル領域３０１ａ’の膜厚による閾値電圧等のトランジスタ特性のばらつきを小さくできる。また、コンタクト抵抗が増加することもない。
【０１０３】
また、部分空乏型のＴＦＴ３８０を構成する半導体層３８０ａの層厚は、特に限定されるものではないが、１００ｎｍから６００ｎｍまでの範囲とすることが好ましく、より好ましくは１５０ｎｍから４００ｎｍまでの範囲で一定の層厚とされる。
半導体層３８０ａの層厚が１００ｎｍ以上、好ましくは１５０ｎｍ以上であれば、十分な耐圧を確保することができるとともに、シート抵抗を十分に小さく抑えることができるため、半導体集積回路において十分な電流駆動能力を得ることができ、高速で駆動することのできる集積回路を形成できる。
また、半導体層３８０ａの層厚が６００ｎｍ以上であると、完全空乏型ＴＦＴ３０を構成する半導体層３０１ａを形成するときのエッチング工程において膜厚のばらつきがおきるなど、製造が困難になる恐れが生じるため好ましくない。
【０１０４】
尚、本実施形態では、完全空乏型のＴＦＴ３３０と、部分空乏型のＴＦＴ３８０とが同一基板上に形成された半導体装置を例示して説明したが、本発明の技術範囲はこの構成に限定されるものではない。例えば、上記半導体素子が、完全空乏型ＴＦＴのみである構成や、部分空乏型ＴＦＴのみである構成とすることもでき、上記半導体層にＴＦＴ素子以外の半導体素子を形成してもよいのは勿論である。
【０１０５】
（半導体装置の製造方法）
本発明に係る半導体装置の製造方法としては、先の第１〜第４実施形態の電気光学装置の製造方法を、シリコン基板上に絶縁膜を介して単結晶シリコン層が形成されてなるＳＯＩ基板に対して適用すればよい。具体的には、図５ないし図８に示すＳＯＩ基板として、支持基板１０がシリコン基板とされたものを用いて各工程を行う製造方法である。係る製造方法によれば、異なる層厚の半導体層をＳＯＩ基板に容易に形成することができ、また、半導体層の薄層化工程に先立って半導体層をパターニングするので、絶縁膜に対するオーバーエッチを防止でき、さらには、半導体層の平面形状を精度よく制御することができるという、先の各実施形態の電気光学装置の製造方法と同様の作用効果を得ることができる。
【０１０６】
（半導体装置を用いた電子機器）
次に、上記実施形態の半導体装置を適用した電子機器の一例として、内部回路とこれを駆動するための周辺駆動回路とを備えた半導体集積回路を挙げ、図１６を参照して説明する。図１６は本実施形態に係る半導体集積回路１３００の模式構成図であり、半導体集積回路１３００は、メモリ等が形成された内部回路１３０１と、この内部回路１３０１を取り囲んで設けられた、入出力バッファ等の周辺駆動回路１３０２とを備えて構成されている。そして、本実施形態の半導体集積回路では、内部回路１３０１に部分空乏型のデバイスが形成され、周辺駆動回路１３０２には部分空乏型のデバイスが形成されている。これにより、内部回路１３０１においてはオフリーク電流が低減され、周辺駆動回路１３０２においては、耐圧及び閾値低下による低電圧動作が可能になっている。
【０１０７】
【発明の効果】
以上、詳細に説明したように、本発明に係る電気光学装置の製造方法によれば、前記半導体層を所定の平面形状にパターニングして複数の半導体領域に前記半導体層を分割するパターニング工程と、前記パターニング工程により形成された前記半導体領域のうち、一以上の領域の半導体層を所定の半導体層厚に薄層化する薄層化工程と、を含む構成とされたことで、半導体層厚が基板上で一定の状態でパターニングするので、エッチング深さが基板上で一定であり、従来の製造方法において問題となっていた絶縁膜のオーバーエッチは生じない。また、薄層化工程において薄層化される半導体領域が、予め他の半導体領域と分割されているため、それぞれの領域における半導体層の形状を制御しやすく、より正確な形状に半導体層を形成することができる。また本発明に係る電気光学装置の製造方法によれば、単結晶シリコン層を表面から酸化をする以前に単結晶シリコン層を事前に分離し、単結晶シリコン層の面積を減少する事が可能になるため単結晶シリコン層と熱酸化膜層との熱膨張率の差から、単結晶シリコン層にスリップ等の欠陥が発生することを防止する事が容易に出来る。
従って、本発明に係る製造方法によれば、信頼性に優れた半導体素子を形成し得る電気光学装置を歩留まり良く製造することができる。
【０１０８】
また本発明によれば、ＳＯＩ基板を用いた半導体装置における従来技術の問題点を解決し、また半導体層の形状を容易に制御することができ、信頼性に優れた半導体装置を容易に製造することができる製造方法を提供することができる。
【０１０９】
また本発明によれば、信頼性に優れる電気光学装置、及びこれを備えた投射型表示装置、電子機器、並びに信頼性に優れる半導体装置、及びこれを備えた電子機器を提供することができる。
【図面の簡単な説明】
【図１】図１は、本発明の一実施の形態である液晶装置の等価回路図である。
【図２】図２は、図１に示す表示領域を備えた液晶装置の全体構成を示す平面図である。
【図３】図３は、図２に示すＨ−Ｈ’線に沿う断面図である。
【図４】図４は、図２に示す液晶装置の画素領域と周辺領域とを分割してそれぞれのＴＦＴを示した部分断面図である。
【図５】図５は、本発明に係る電気光学装置の製造方法の第１の実施形態を示す断面工程図である。
【図６】図６は、本発明に係る電気光学装置の製造方法の第２の実施形態を示す断面工程図である。
【図７】図７は、本発明に係る電気光学装置の製造方法の第３の実施形態を示す断面工程図である。
【図８】図８は、本発明に係る電気光学装置の製造方法の第４の実施形態を示す断面工程図である。
【図９】図９は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図１０】図１０は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図１１】図１１は、本発明に係る電気光学装置を用いたトランジスタ素子の形成方法を示す断面工程図である。
【図１２】図１２は、従来の電気光学装置の製造方法を示す断面工程図である。
【図１３】図１３は、本発明に係る投射型表示装置の構成図である。
【図１４】図１４Ａ〜Ｃは、本発明に係る電子機器の斜視構成図である。
【図１５】図１５は、本発明に係る半導体装置の一実施の形態を示す部分断面構成図である。
【図１６】図１６は、本発明に係る電子機器の一例を示す平面構成図である。
【符号の説明】
１ａ，２０１　第１半導体層
８０ａ　第２半導体層
１０　支持基板（基板、ＴＦＴアレイ基板）
１１ａ　第１遮光膜
１２　第１層間絶縁膜（絶縁膜、酸化層）
２５、８５　側面保護膜
３０　画素スイッチング用ＴＦＴ
３１、８１　トランジスタ素子
８０　周辺回路用ＴＦＴ
２１０　第１半導体領域
２２０　第２半導体領域
２１６　酸化層（酸化保護膜）
【図１】
2004006652.tif 000003
【図２】
2004006652.tif 000004
【図３】
2004006652.tif 000005
【図４】
2004006652.tif 000006
【図５】
2004006652.tif 000007
【図６】
2004006652.tif 000008
【図７】
2004006652.tif 000009
【図８】
2004006652.tif 000010
【図９】
2004006652.tif 000011
【図１０】
2004006652.tif 000012
【図１１】
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【図１２】
2004006652.tif 000014
【図１３】
2004006652.tif 000015
【図１４】
2004006652.tif 000016
【図１５】
2004006652.tif 000017
【図１６】
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