(57)【要約】【課題】しきい値変調型固体撮像素子において、ブルーミングの発生による画質の劣化を抑制する。【解決手段】固体撮像素子の単位画素に含まれるフォトダイオードと絶縁ゲート型電界効果トランジスタとは、第１導電型の半導体基板上の第２導電型の半導体層内に形成された第１導電型のウェル領域を共有している。前記ウェル領域の下層の前記半導体層における面方向に沿った少なくとも一部の領域であって前記ウェル領域との境界から前記半導体基板との境界までの下層領域は、前記ウェル領域の前記下層領域を除く領域中に含まれ、隣り合う単位画素の前記ウェル領域に挟まれた前記半導体層の領域であって前記半導体層の表面から前記半導体基板との境界までの画素間領域に比べてポテンシャルが低くなるように形成されている。ただし、ｐ型またはｎ型のいずれか一方が第１導電型で他方が第２導電型であるとする。【選択図】        図１６
2004259733.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイとを備える固体撮像装置であって、
前記フォトダイオードと前記絶縁ゲート型電界効果トランジスタとは、第１導電型の半導体基板上の第２導電型の半導体層内に形成された第１導電型のウェル領域を共有しており、
前記絶縁ゲート型電界効果トランジスタの前記ウェル領域内には、前記フォトダイオードに照射される光に応じて発生した所定の導電型の電荷を蓄積するための蓄積領域が形成されており、
前記ウェル領域の下層の前記半導体層における面方向に沿った少なくとも一部の領域であって前記ウェル領域との境界から前記半導体基板との境界までの下層領域は、前記ウェル領域の前記下層領域を除く領域中に含まれ、隣り合う単位画素の前記ウェル領域に挟まれた前記半導体層の領域であって前記半導体層の表面から前記半導体基板との境界までの画素間領域に比べてポテンシャルが低くなるように形成されていることを特徴とする固体撮像装置。
【請求項２】
第１導電型がｐ型で第２導電型がｎ型である場合には、前記所定の導電型の電荷は正孔である請求項１記載の固体撮像装置。
【請求項３】
第１導電型がｎ型で第２導電型がｐ型である場合には、前記所定の導電型の電荷は電子である請求項１記載の固体撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、しきい値電圧変調方式によるＭＯＳ型の固体撮像素子に関し、特にブルーミング現象を抑制するための技術に関する。
【０００２】
【従来の技術】
携帯電話やディジタルカメラなど、小型のカメラを搭載した種々の電子機器が普及しつつある。このようなカメラ向けの撮像素子の例として、しきい値変調型撮像素子と呼ばれるＭＯＳ型の固体撮像素子が開発されている（例えば、特許文献１参照。）。
【０００３】
このしきい値変調型撮像素子は、同等の画素寸法および画素数を備えるＣＣＤ型固体撮像素子（ＣＣＤ：Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ  ）と比べると、光感度はＣＣＤ型固体撮像素子に及ばないが、消費電力はＣＣＤ型固体撮像素子よりも低い。また、同等の画素寸法および画素数を備えるＣＭＯＳ型固体撮像素子（ＣＭＯＳ：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ）と比べると、消費電力が同等であるのに対し、光感度が高いという特徴を有している。
【０００４】
しきい値変調型撮像素子は、ＣＭＯＳ型固体撮像素子よりも光感度を高めて画質を改善するために特殊な画素構造を有している。具体的には、ＣＭＯＳ型固体撮像素子の１つの画素（以下、「単位画素」とも呼ぶ。）では、フォトダイオードで受光量に応じて光電変換された電荷（以下、「光電荷」とも呼ぶ。）を電圧に変換（以下、「電荷電圧変換」と呼ぶ。）するとともに増幅するために、３個〜４個のトランジスタが用いられるのに対し、しきい値変調型撮像素子の１つの単位画素では、１個のトランジスタが用いられる。そして、この１個のトランジスタには、汎用のＭＯＳトランジスタとは異なる特殊な構造が採用されている。具体的には、トランジスタ内にキャリアポケットと呼ばれるエネルギーのくぼみ（「井戸」とも呼ばれる。）が設けられている。このキャリアポケットは、例えば、ホール（正孔）に対するポテンシャルが低くなる構造を有している。このため、フォトダイオードで発生した光電荷のうち、ホール（以下、「光ホール」とも呼ぶ。）が蓄積される。トランジスタのしきい値は、このキャリアポケットに蓄積される光ホールの個数に応じて変化し、このトランジスタにより構成されるソースフォロアのソース電位が変化する。従って、キャリアポケットに蓄積された光ホールの個数に応じて変化するソース電位を読み出すことで受光量に応じた画素データを検出することが可能である。
【０００５】
【特許文献１】
特開平１１−１９５７７８号公報
【０００６】
【発明が解決しようとする課題】
一般に、固体撮像素子からの出力信号中に、画素アレイに入射する光の分布と対応していない出力が現れることがある。このような出力信号は、「偽信号」と呼ばれている。
【０００７】
上記しきい値変調型撮像素子において、例えば、いずれかの単位画素のフォトダイオードに強い光が入射し、キャリアポケットに蓄積可能な量以上の光電荷が発生すると、過剰な光電荷が溢れて周囲の単位画素に流れこむ場合がある。この結果、周囲の画素には光が入射していないのにもかかわらず、キャリアポケットに光電荷が蓄積されて偽信号が出力されることになる。この偽信号がディスプレイ上に再現されると、強い光が入射した部分を中心にして、その周りの領域が白く輝いて見えることになる。この現象が「ブルーミング」と呼ばれている。
【０００８】
以上のようなブルーミングの発生は、画質を著しく損なうため大きな問題であり、しきい値変調型撮像素子においてもブルーミングを抑制することが望まれている。
【０００９】
この発明は、従来技術における上述の課題を解決するためになされたものであり、しきい値変調型固体撮像素子において、ブルーミングの発生による画質の劣化を抑制することが可能な技術を提供することを目的とする。
【００１０】
【課題を解決するための手段およびその作用・効果】
上述の課題の少なくとも一部を解決するため、本発明は、フォトダイオードと光電荷検出用の絶縁ゲート型電界効果トランジスタとを有する単位画素が複数配列された画素アレイとを備える固体撮像装置であって、
前記フォトダイオードと前記絶縁ゲート型電界効果トランジスタとは、第１導電型の半導体基板上の第２導電型の半導体層内に形成された第１導電型のウェル領域を共有しており、
前記絶縁ゲート型電界効果トランジスタの前記ウェル領域内には、前記フォトダイオードに照射される光に応じて発生した所定の導電型の電荷を蓄積するための蓄積領域が形成されており、
前記ウェル領域の下層の前記半導体層における面方向に沿った少なくとも一部の領域であって前記ウェル領域との境界から前記半導体基板との境界までの下層領域は、前記ウェル領域の前記下層領域を除く領域中に含まれ、隣り合う単位画素の前記ウェル領域に挟まれた前記半導体層の領域であって前記半導体層の表面から前記半導体基板との境界までの画素間領域に比べてポテンシャルが低くなるように形成されていることを特徴とする。
【００１１】
上記発明の固体撮像装置では、画素間領域に比べて下層領域のポテンシャルが低くなるように形成されているので、強い光がある単位画素のフォトダイオードに入射して蓄積領域から光電荷が溢れた場合において、この溢れた光電荷が画素間領域を介して隣の単位画素の蓄積領域を有するウェル領域に流れ込むよりも、下層領域を介して半導体基板に流れ出しやすくなる。これにより、しきい値変調型固体撮像装置において、ブルーミングの発生による画質の劣化を抑制することが可能である。
【００１２】
なお、第１導電型がｐ型で第２導電型がｎ型である場合には、所定の導電型の電荷は正孔である。また、第１導電型がｎ型で第２導電型がｐ型である場合には、所定の導電型の電荷は電子である。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．固体撮像装置の構成の概要：
Ｂ．撮像動作の概要：
Ｂ１．蓄積期間：
Ｂ２．読み出し期間：
Ｂ３．リセット期間：
Ｂ４．プリチャージ期間：
Ｃ．比較例の固体撮像装置における構造上の問題点：
Ｄ．実施例の固体撮像装置における構造およびその利点：
Ｅ．変形例：
【００１４】
Ａ．固体撮像装置の構成：
図１は、本発明の実施の形態に係るイメージセンサ（固体撮像装置）の全体の構成の概要について示す説明図である。このイメージセンサ１０は、画像の１画素に対応する単位画素１００がマトリクス状に配列された画素アレイ２０を有している。単位画素１００は、１個のフォトダイオード（ＰＤＳ）と、１個の光電荷検出用のｎＭＯＳトランジスタ（ＰＤＴｒ）とにより構成されている。
【００１５】
また、画素アレイ２０の左側および下側には、画素アレイ２０内でマトリクス状に配列されている単位画素を駆動するための垂直制御回路３０および水平制御回路４０が配置されている。また、垂直制御回路３０および水平制御回路４０の間には、これらの動作の基準となるタイミング信号を生成するタイミングジェネレータ５０が配置されている。また、画素アレイ２０の上側と右側には、各単位画素１００の動作に要求される各種電圧を生成する電圧制御回路６０が配置されている。また、水平制御回路４０の右側には、撮像された画像データを出力する出力回路７０が配置されている。
【００１６】
図２は、単位画素内における素子レイアウトの一例を示す概略平面図である。図３は、図２のＡ−Ａ線概略断面図である。単位画素１００内には、フォトダイオード（ＰＤＳ）１１１と光電荷検出用のｎＭＯＳトランジスタ（ＰＤＴｒ）１１２とが隣接して設けられている。
【００１７】
図３に示すように、ｐ型シリコンからなる基板１２１（以下、「ｐ型基板」とも呼ぶ。）上に基板１２１よりも不純物濃度の薄いｐ型（以下、「ｐ−型」と呼ぶ。）のシリコンをエピタキシャル成長させることにより、ｐ−型基板層１２２が形成されている。ｐ型基板１２１とｐ−型基板層１２２とが実質的なｐ型の半導体基板を構成している。なお、列方向の隣接する単位画素同士の境界には、ｐ−型基板層１２２および基板表面に図示しない酸化膜を介して設けられた素子分離ゲート１２４による画素分離領域１２３が形成されている。この画素分離領域１２３により、列方向の各単位画素１００は電気的に分離されている。行方向に隣接する単位画素同士の境界には画素分離領域１２３は設けられておらず、行方向の単位画素同士は１つのｎ型のウェル領域１２５（以下、「ｎウェル領域」と呼ぶ。）が共有化されている。画素分離領域１２３のｐ−型基板層１２２の表層に設けられた基板１２１よりも不純物濃度の濃いｐ型（以下、「ｐ＋型」と呼ぶ。）の不純物拡散領域１２２ａは、隣接するｎウェル領域１２５同士の分離度を高めるために設けられている。具体的には、表層部分で発生する隣接するｎウェル領域１２５間のパンチスルーを防止する。
【００１８】
また、ｎウェル領域１２５の１つの単位画素１００に相当する領域内には、フォトダイオード１１１とｎＭＯＳトランジスタ１１２とで共有される一つのｐウェル領域１２６が埋め込まれている。フォトダイオード１１１のｐウェル領域１２６は光照射による電荷の発生領域を構成し、ｎＭＯＳトランジスタ１１２のｐウェル領域１２６は電荷の転送領域と蓄積領域とを構成している。
【００１９】
フォトダイオード１１１は、ｐウェル領域１２６と、ｎウェル領域１２５と、このｐウェル領域１２６を挟むようにｎウェル領域１２５の表層に形成された不純物拡散領域１２７とで構成されている。この不純物拡散領域１２７は、ｎウェル領域１２５よりも不純物濃度の濃いｎ型（以下、「ｎ＋型」と呼ぶ。）領域である。
【００２０】
ｎＭＯＳトランジスタ１１２は、リング状のゲート電極１２８を有しており、このリング状ゲート電極１２８はｎウェル領域１２５に囲まれた構造を有している。このリング状ゲート電極１２８およびｐウェル領域１２６を囲むｎウェル領域１２５のいずれかの表層にｎ＋型のドレイン拡散領域１２９が形成されている。また、リング状のゲート電極１２８の中央部にｎ＋型のソース拡散領域１３０が形成されている。なお、ゲート電極１２８とゲート電極１２８の下のｎウェル領域１３２との間には、ゲート絶縁膜１２８ａが形成されている。ゲート電極１２８の下のｐウェル領域１２６の表層のｎウェル領域１３２がチャネル領域となる。
【００２１】
また、チャネル領域の下のｐウェル領域１２６内には、ソース拡散領域１３０を囲むようにｐ＋型のキャリアポケット１３１が形成されている。キャリアポケット１３１については後述する。
【００２２】
なお、図２の平面図に示された３つの黒塗りの四角形は、ゲート電極、ドレイン電極、ソース電極のコンタクト領域を示している。ただし、図３の断面図においては、これらのコンタクトを省略し、各電極の電圧をゲート電圧ＶＧ、ドレイン電圧ＶＤ、およびソース電圧ＶＳとして示している。
【００２３】
Ｂ．撮像動作の概要：
図４は、１つの単位画素における撮像のシーケンスを示す説明図である。図４に示すように、プリチャージ期間（Ｔ１０）、リセット期間（Ｔ１）、蓄積期間（Ｔ２）、信号出力期間（Ｔ３）、プリチャージ期間（Ｔ４０）、リセット期間（Ｔ４）、ノイズ出力期間（Ｔ５）の７つの期間を経て１回の撮像動作が実行される。このシーケンスを繰り返すことにより、繰り返し撮像動作が実行される。なお、他の各単位画素も同様である。
【００２４】
Ｂ１．蓄積期間：
図５は、蓄積期間の動作を示す説明図である。図５は、図３と同じ単位画素１００の概略断面図を示している。蓄積期間（図４の期間Ｔ２）では、撮像する画像からの光を、各画素に対応する単位画素１００のフォトダイオード１１１で受光して光電変換し、これにより発生した光ホールをｐウェル領域１２６のキャリアポケット１３１に蓄積させる。
【００２５】
蓄積期間では、ゲート電圧ＶＣＧとして２Ｖ、ドレイン電圧ＶＤおよびソース電圧ＶＳとして１Ｖをそれぞれの電極に印加して、ｎＭＯＳトランジスタ１１２をオン状態とする。なお、ゲート電圧ＶＣＧ、ドレイン電圧ＶＤおよびソース電圧ＶＳとして印加される各電圧は、図１の電圧制御回路６０に含まれる一般的な定電圧発生回路において生成されて、垂直制御回路３０および水平制御回路４０を介して供給される。フォトダイオード１１１のｎウェル領域１２５とｐウェル領域１２６によるｐｎ接合は逆バイアス状態とされており、このｐｎ接合の接合界面付近に空乏領域（例えば、図５のハッチング領域）が形成されている。
【００２６】
空乏領域では、フォトダイオード１１１に入射した光を光電変換して、電子（光電子）とホール（光ホール）の対よりなる電荷（光電荷）を発生する。ここで、光電荷のうち、光電子は、ｎウェル領域１２５に分布するようになり、ドレイン拡散領域１２９を介して排出される。一方、光ホールは、ｐウェル領域１２６に分布するようになる。
【００２７】
図６は、図５のＢ−Ｂ線断面におけるポテンシャル分布を示す説明図である。縦軸はポテンシャルを表し、横軸は基板表面（界面）からの深さを表す。図６に示したように、ｐウェル領域１２６に比べてキャリアポケット１３１のポテンシャルは低くなっているので、発生した光ホールはキャリアポケット１３１に集められて蓄積される。
【００２８】
Ｂ２．読み出し期間：
読み出し期間、すなわち、図４の期間Ｔ３における信号出力期間（Ｓ出力期間）は、蓄積期間において蓄積された光ホールに基づく撮像データを読み出す期間である。また、図４の期間Ｔ５におけるノイズ出力期間（Ｎ出力期間）は、光ホールが蓄積されていない状態におけるノイズデータを読み出す期間である。
【００２９】
図７は、読み出し期間におけるｎＭＯＳトランジスタを示す説明図である。これらの読み出し期間では、図７に示すように、ｎＭＯＳトランジスタ１１２をソースフォロア回路として動作させて、読み出された信号を出力する。
【００３０】
読み出し期間では、ｎＭＯＳトランジスタ１１２にバイアス電圧を印加する。例えば、図７に示すように、ゲート電圧ＶＧとして２Ｖをゲート電極１２８に印加し、ドレイン電圧ＶＤとして３．３Ｖをドレイン拡散領域（ドレイン電極）１２９に印加する。ソース拡散領域（ソース電極）１３０には、図示しない負荷回路が接続される。このとき、ソース電圧ＶＳは、ｎＭＯＳトランジスタ１１２のしきい値電圧をＶＴＨとすると、下式のように表される。
【００３１】
ＶＳ＝ＶＧ−ＶＴＨ  …（１）
【００３２】
ここで、しきい値電圧ＶＴＨは、キャリアポケット１３１に蓄積された光ホールの個数に応じて変化する。すなわち、しきい値ＶＴＨはホール数Ｎｈｐをパラメータとする関数ｆ（Ｎｈｐ）で表される。
【００３３】
従って、（１）式で表されるソース電圧ＶＳは、蓄積されたホール数Ｎｈｐに応じて変化する。すなわち、ソース電圧ＶＳはフォトダイオード１１１で受光された光の量に応じた電圧となり、図４の期間Ｔ３におけるＳ出力期間では撮像データが出力される。また、図４の期間Ｔ５におけるＮ出力期間ではノイズデータが出力される。
【００３４】
なお、Ｓ出力期間（期間Ｔ３）で読み出された撮像データからＮ出力期間（期間Ｔ５）で読み出されたノイズデータを差し引くことにより、ノイズ成分を除去した撮像データを得ることができる。
【００３５】
Ｂ３．リセット期間：
図８は、リセット期間の動作を示す説明図である。図８は、図５と同じ単位画素１００の概略断面図を示している。図４の期間Ｔ１におけるリセット期間では、期間Ｔ２の蓄積期間において、フォトダイオード１１１で発生した光ホールを蓄積するために、あらかじめキャリアポケット１３１に残留しているホール（正孔）をｐ型基板１２１側に排出する。また、図４の期間Ｔ４におけるリセット期間は、期間Ｔ２の蓄積期間にあらかじめキャリアポケット１３１に蓄積したホールをｐ型基板１２１側に排出する。
【００３６】
図９は、図８のＢ−Ｂ線断面におけるポテンシャル分布を示す説明図である。縦軸はポテンシャルを表し、横軸は基板表面（界面）からの深さを表す。
【００３７】
なお、リセット期間では、ゲート電極１２８、ドレイン拡散領域１２９およびソース拡散領域１３０に通常の動作電圧よりも高い電圧を印加する。例えば、ソース電圧ＶＳとして０Ｖの初期値に対し４Ｖをソース拡散領域（ソース電極）１３０に印加する。ただし、ｐ型基板１２１の基板電圧ＶＳＵＢは、図示しない基板電極を介してＧＮＤ（アース：０Ｖ）とされており、同様にｐ−型基板１２２の電位もほぼ０Ｖとされている。
【００３８】
この時、ゲート電極１２８がフローティング状態であっても、ソース・ゲート間の容量カップリングにより、ゲート電圧ＶＧとして６Ｖを印加することができる。同時に、ゲート電極１２８下のチャネル領域が導通するため、ドレイン電圧ＶＤがフローティング状態であっても、ソース電圧ＶＳとしてソース拡散領域１３０に印加した４Ｖの電圧がほとんどそのままドレイン拡散領域１２９およびドレイン拡散領域１２９を含むｎウェル領域１２５に印加される。
【００３９】
このとき、図９に実線で示すように、基板表面（界面）側のポテンシャルが最も高く、基板表面側から深さ方向に沿ってポテンシャルが低くなる。これにより、キャリアポケット１３１に残留するホールを、キャリアポケット１３１よりもポテンシャルの低いｐ−型基板１２２およびｐ型基板１２１側に排出することができる。なお、図の破線は、図６に示した蓄積期間におけるポテンシャル分布を示している。
【００４０】
Ｂ４．プリチャージ期間：
図１０は、プリチャージ期間の動作を示す説明図である。図１０は、図３と同じ単位画素１００の概略断面図を示している。プリチャージ期間（図４の期間Ｔ１０およびＴ４０）では、リセット期間（期間Ｔ１およびＴ４）におけるリセット動作の前に、キャリアポケット１３１に対してホールの蓄積を実行する。
【００４１】
図１１は、図１０のＣ−Ｃ線に沿ったポテンシャル分布を示す説明図である。プリチャージ期間では、ゲート電圧ＶＧとして２Ｖがゲート電極１２８に印加され、ドレイン電圧ＶＤとして−０．６Ｖがドレイン拡散領域（ドレイン電極）１２９に印加される。なお、ｐ型基板１２１に印加される基板電圧ＶＳＵＢは０Ｖである。図１１に破線で示すように、ｎウェル領域１２５のポテンシャルは、通常、ｐ型基板１２１、具体的には、Ｐ−型基板層１２２のポテンシャルよりも高くなっており、隣接するｎウェル領域１２５が隔離される。しかしながら、ドレイン電圧ＶＤとして−０．６Ｖをドレイン拡散領域１２９に印加すると、実線で示すようにｎウェル領域１２５のポテンシャルが低くなり、実効的に、Ｐ−型基板層１２２と、ｎウェル層１２５とで構成されるｐｎ接合領域が順方向にバイアスされた状態となる。あるいは、言い換えると、Ｐ−型基板層１２２と、ｎウェル層１２５と、ｐウェル層１２６とによって構成される寄生のバイポーラトランジスタ（ＰＴｒ）が導通状態となるとみることもできる。これにより、ｐ型基板１２１、具体的には、ｐ−型基板層１２２側からｐウェル領域１２６にホールを流入させることが可能となる。この結果、キャリアポケット１３１に対してホールを蓄積させることができる。なお、上記例では、ドレイン電圧ＶＤとして−０．６Ｖを印加しているが、これに限定されるものではなく、Ｐ−型基板層１２２と、ｎウェル層１２５とで構成されるｐｎ接合領域が順方向にバイアスされた状態とすることができる電圧、言い換えると、Ｐ−型基板層１２２と、ｎウェル層１２５と、ｐウェル層１２６とによって構成される寄生のバイポーラトランジスタ（ＰＴｒ）を導通状態とすることができる電圧であればよい。
【００４２】
図１２は、プリチャージ後のホール数について示す説明図である。キャリアポケット１３１に蓄積可能なホール数（以下、「飽和ホール数」と呼ぶ。）は、有限である。そこで、プリチャージ期間では、プリチャージ前に蓄積されているホール数にかかわらず、キャリアポケット１３１が飽和となるようにホールを蓄積させる。これにより、プリチャージ後のキャリアポケット１３１の蓄積ホール数は、プリチャージ前のホール数にかかわりなく、毎回ほぼ一定の値となる。
【００４３】
リセット開始前のホール数がほぼ一定ならば、リセット後の残留ホール数も毎回ほぼ一定とすることができるので、これにより、以下で説明する問題を抑制することが可能である。
【００４４】
図１３は、リセット期間におけるリセット動作終了後の残留ホール数について示す説明図である。リセット期間において、上述のように、キャリアポケット１３１から光ホールを排出することにより、キャリアポケット１３１に蓄積された光ホールをリセットする場合、キャリアポケット１３１に残留するホール数は、一般に時間をパラメータとする指数関数で表される。従って、蓄積ホール数の多少にかかわらず、残留ホール数を０とすることは困難である。
【００４５】
また、フォトダイオード１１１に入射する光の量に応じてキャリアポケット１３１の蓄積ホール数は変化し、入射光量が多いほど多く、入射光量が少ないほど少なくなる。このとき、同一のリセット期間内に排出されるホール数は、リセット開始時における蓄積ホール数の多いほうが多くなり、少ないほうが少なくなるが、残留ホール数も蓄積ホール数の多いほうが多くなり少ないほうが少なくなる。従って、蓄積ホール数、すなわち、入射光量に依存して、リセット期間内にキャリアポケット１３１から排出されない残留ホールの数も変化する。上術のように、リセット開始時における残留ホール数が毎回一定であれば、この残留ホール数による影響はノイズデータとしてキャンセルすることができる。しかしながら、蓄積ホール数に応じて残留ホール数が変化すると、入射光量の変化に応じた残留ホール数による影響をキャンセルすることができず、前のサイクルにおいて撮像された画像が次のサイクルにおいて撮像される画像中に残像するという問題が発生する場合がある。
【００４６】
以上説明したように、プリチャージ期間においてキャリアポケット１３１に蓄積されているホール数を一定にすれば、図４の期間Ｔ３におけるＳ出力から期間Ｔ５におけるＮ出力を差し引くことにより、残留ホールは入射光量に依存しなくなる。これにより、前のサイクルにおいて撮像された画像が次のサイクルにおいて撮像される画像中に残像するという問題の発生を抑制することができる。
【００４７】
Ｃ．比較例の固体撮像装置における構造上の問題点：
図１４は、比較例としての固体撮像装置における構造上の問題点を示す説明図である。図１４は、１つの単位画素１００［ｉ］（ｉは１以上の整数）と行方向に隣接する単位画素１００［ｉ−１］の概略断面図を示している。蓄積期間（図４の期間Ｔ２）において、例えば、単位画素１００［ｉ］のフォトダイオード１１１に入射した光は光電変換されてキャリアポケット１３１に蓄積されるが、非常に強い光が入射するとキャリアポケット１３１に蓄積可能な光ホールの量（飽和ホール数）よりも多くの光ホールが発生し、キャリアポケット１３１がオーバフローすることになる。
【００４８】
図１５は、図１４のＤ−Ｄ線に沿ったポテンシャル分布を示す説明図である。単位画素１００［ｉ］のフォトダイオード１１１で発生した過剰の光ホールは、キャリアポケット１３１から溢れて、ｐウェル領域１２６内に存在することになる。このような溢れた光ホール（以下、「オーバフロー電荷」、ここでは、「オーバフローホール」とも呼ぶ。）がｐウェル領域１２６に多く存在するようになると、そのポテンシャルが高くなるので、オーバフローホールがｎウェル領域１２５を介して隣の単位画素１００［ｉ−１］のｐウェル領域１２６に流れ込むようになる。この結果、強い光が入射した単位画素の周囲の単位画素にも、光が入射されていないにもかかわらず光ホールが蓄積されることになり、ブルーミングが発生してしまうという問題がある。
【００４９】
Ｄ．実施例の固体撮像装置における構造およびその利点：
図１６は、実施例としての固体撮像装置における構造を示す説明図である。図１６は、図１４と同様に、１つの単位画素１００［ｉ］（ｉは１以上の整数）と行方向に隣接する単位画素１００［ｉ−１］の概略断面図を示している。図１６に示すように、共通のｎウェル領域１２５は、ポテンシャルに着目すると、ｐウェル領域１２６の下層領域（以下、単に「下層領域」と呼ぶ。）１２５ａと、この下層領域１２５ａを除く領域、すなわち、隣接する単位画素のｐウェル領域１２６に挟まれた領域を含む、ｎウェル領域１２５の表面からｐ−型基板層１２２との境界までの領域（以下、単に「画素間領域」と呼ぶ。）１２５ｂとに区分される。
【００５０】
下層領域１２５ａのポテンシャルは、画素間領域１２５ｂのポテンシャルに比べて低くなるように形成されている。ｎウェル領域１２５におけるこのようなポテンシャル分布は、例えば、下層領域１２５ａのｎ型の不純物濃度が薄くなるように、この下層領域１２５ａにｐ型の不純物イオンを打ち込こむことにより実現可能である。また、画素間領域１２５ｂのｎ型の不純物濃度が濃くなるように、この画素間領域１２５ｂにｎ型の不純物イオンを多く打ち込むことにより実現可能である。なお、これらに限定されるものではなく、下層領域１２５ａのポテンシャルが画素間領域１２５ｂのポテンシャルに比べて低くなるように形成可能な方法であれば、どのようにしてもよい。
【００５１】
本例のように、ｎウェル領域１２５のうち、画素間領域１２５ｂを比較的ポテンシャルを高くし、下層領域１２５ａを比較的ポテンシャルを低くすると、下層領域１２５ａの方がｐウェル領域１２６のポテンシャルに対して画素間領域１２５ｂに比べてポテンシャルの高さが低くなる。これにより、単位画素１００［ｉ］のｐウェル領域１２６内に溢れているオーバフローホールが、画素間領域１２５ｂを介して隣の単位画素１００［ｉ−１］のｐウェル領域１２６に流れ込むよりも、下層領域１２５ａを介してｐ−型基板層１２２に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【００５２】
Ｅ．変形例：
なお、本発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００５３】
Ｅ１．変形例１：
図１７は、変形例としての固体撮像装置における構造を示す説明図である。図１７も、図１６と同様に、１つの単位画素１００［ｉ］（ｉは１以上の整数）と行方向に隣接する単位画素１００［ｉ−１］の概略断面図を示している。比較的ポテンシャルの低くなる下層領域１２５ａは、必ずしもｐウェル領域１２６の下層領域のほぼ全部である必要はない。図１７に示すように、ｐウェル領域１２６の下層領域のうち、ｐウェル領域１２６との境界からｐ−型基板層１２２との境界までの領域であって、ｎウェル領域１２５の面方向に沿った一部領域が、比較的ポテンシャルの低くなる下層領域１２５ａとなるように形成されていてもよい。このような構造であっても、単位画素１００［ｉ］のｐウェル領域１２６内に溢れているオーバフローホールは、画素間領域１２５ｂを介して隣の単位画素１００［ｉ−１］のｐウェル領域１２６に流れ込むよりも、下層領域１２５ａを介してｐ−型基板層１２２に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【００５４】
Ｅ２．変形例２：
図１８は、さらに別の変形例としての固体撮像装置における構造を示す説明図である。図１８も、図１６と同様に、１つの単位画素１００［ｉ］と行方向に隣接する単位画素１００［ｉ−１］の概略断面図を示している。この変形例の固体撮像装置の各単位画素は、フォトダイオード１１１およびｎＭＯＳトランジスタ１１２に加えて、リセット用のｎＭＯＳトランジスタ（ＣＴｒ）１１３を有する構造を有している。このｎＭＯＳトランジスタ１１３は、隣接する単位画素１００［ｉ−１］と１００［ｉ］との間のｎウェル領域１２５ｂの表層に形成されたｐ型のドレイン拡散領域１３６と、このドレイン拡散領域１３６とソース拡散領域としてのｐウェル領域１２６との間の基板表面に形成されたゲート電極１３４とにより構成されている。この変形例の固体撮像装置は、このｎＭＯＳトランジスタ１１３をリセット期間においてオンさせることにより、キャリアポケット１３１に蓄積されているホールをドレイン拡散領域１３６を介して吐き出すものである。
【００５５】
この変形例の固体撮像装置においても、ｎウェル領域１２５のうち、画素間領域１２５ｂを比較的ポテンシャルを高くし、下層領域１２５ａを比較的ポテンシャルを低くすると、下層領域１２５ａの方がｐウェル領域１２６のポテンシャルに対して画素間領域１２５ｂに比べてポテンシャルの高さが低くなる。これにより、単位画素１００［ｉ］のｐウェル領域１２６内に溢れているオーバフローホールが、画素間領域１２５ｂを介して隣の単位画素１００［ｉ−１］のｐウェル領域１２６に流れ込むよりも、下層領域１２５ａを介してｐ−型基板層１２２に流れ出しやすくなる。この結果、ブルーミングの発生を抑制することが可能になり、画質の劣化を抑制することができる。
【００５６】
また、本変形例においても、図１７に示した構造と同様に、ポテンシャルの低くなる下層領域１２５ａは、必ずしもｐウェル領域１２６の下層領域のほぼ全部である必要はない。
【００５７】
Ｅ３．変形例３：
上記実施例および各変形例では、キャリアポケットに蓄積されているホール数が飽和状態となるようにプリチャージを行っているが、これに限定されるものではなく、飽和状態ではなく、所定のホール数となるようにプリチャージを行うようにしてもよい。
【００５８】
Ｅ４．変形例４：
上記実施例では、フォトダイオード１１１と光検出用のトランジスタ１１２とで、ｐ型のウェル領域１２６を共有する構成とし、光検出用のトランジスタ１１２をｎＭＯＳとした場合を例に説明している。しかしながら、フォトダイオードと光検出用のトランジスタとで共有されるウェル領域をｎ型のウェル領域とし、光検出用トランジスタをｐＭＯＳとすることも可能である。ただし、この場合には、画素間領域１２５ｂおよび下層領域１２５ａを含むウェル領域１２５は、ｎ型ではなくｐ型となる。また、キャリアポケットに蓄積される光電荷（キャリア）は、ホールではなく電子となる。また、プリチャージ期間において導通状態とされる寄生のバイポーラトランジスタは、ｐｎｐ型ではなくｎｐｎ型のトランジスタである。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るイメージセンサの全体の構成について示す説明図である。
【図２】単位画素内における素子レイアウトの一例を示す概略平面図である。
【図３】図２のＡ−Ａ線概略断面図である。
【図４】１つの単位画素における撮像のシーケンスを示す説明図である。
【図５】蓄積期間の動作を示す説明図である。
【図６】図５のＢ−Ｂ線断面におけるポテンシャル分布を示す説明図である。
【図７】読み出し期間におけるｎＭＯＳトランジスタを示す説明図である。
【図８】リセット期間の動作を示す説明図である。
【図９】図８のＢ−Ｂ線断面におけるポテンシャル分布を示す説明図である。
【図１０】プリチャージ期間の動作を示す説明図である。
【図１１】図１２のＣ−Ｃ線に沿ったポテンシャル分布を示す説明図である。
【図１２】プリチャージ後のホール数について示す説明図である。
【図１３】リセット期間におけるリセット動作終了後の残留ホール数について示す説明図である。
【図１４】比較例としての固体撮像装置における構造上の問題点を示す説明図である。
【図１５】図１４のＤ−Ｄ線に沿ったポテンシャル分布を示す説明図である。
【図１６】実施例としての固体撮像装置における構造を示す説明図である。
【図１７】変形例としての固体撮像装置における構造を示す説明図である。
【図１８】さらに別の変形例としての固体撮像装置における構造を示す説明図である。
【符号の説明】
１０…イメージセンサ、２０…画素アレイ、３０…垂直制御回路、４０…水平制御回路、５０…タイミングジェネレータ、６０…電圧制御回路、７０…出力回路、１００…単位画素、１１１…フォトダイオード（ＰＤＳ）、１１２…トランジスタ（ＰＤＴｒ）、１２１…基板（ｐ型基板）、１２２…ｐ−型基板層、１２２ａ…不純物拡散領域、１２３…画素分離領域、１２４…素子分離ゲート、１２５…ウェル領域（ｎウェル領域）、１２５ａ…下層領域、１２５ｂ…画素間領域、１２６…ウェル領域（ｐウェル領域）、１２７…不純物拡散領域、１２８…ゲート電極（リング状ゲート電極）、１２８ａ…ゲート絶縁膜、１２９…ドレイン拡散領域、１３０…ソース拡散領域、１３１…キャリアポケット、１３２…ｎウェル領域（チャネル領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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