(57)【要約】【課題】キャパシタを全く必要とせずに、入力信号のレベル変化に対する出力応答性を選択可能にする。【解決手段】整流したアナログ入力信号としきい値電圧とを電圧比較器１３で比較し、比較結果に基づいてアップ／ダウンカウンタ１８のカウント方向を切り替え、アップ／ダウンカウンタ１８の出力をラッチ回路２１で保持し、ラッチ回路２１の出力をデジタル−アナログ変換回路２５で直流電圧に変換する構成を採用し、かつ、アップカウント動作用クロックおよびダウンカウント動作用クロックを独立して入力する２つの入力端子１６，１７をアップ／ダウンカウンタ１８に設け、アップ／ダウンカウンタ１８のリセットタイミングおよびラッチ回路２１のラッチタイミングを決定するタイミングパルス発生回路２４を設ける。【選択図】        図１
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【特許請求の範囲】
【請求項１】
入力信号と基準電圧とを比較する第１の電圧比較器と、
前記入力信号を整流する整流回路と、
前記整流回路の出力信号と予め任意に設定されたしきい値電圧とを比較する第２の電圧比較器と、
アップカウント動作用クロックとダウンカウント動作用クロックとが独立して入力され、前記第２の電圧比較器の出力信号に応じてアップカウント動作およびダウンカウント動作の何れかを選択して実行するアップ／ダウンカウンタ回路と、
前記アップ／ダウンカウンタ回路のカウント計数値を保持するラッチ回路と、
前記第１の電圧比較器の出力信号をもとに前記アップ／ダウンカウンタ回路のリセットタイミングとラッチ回路の保持タイミングとを決定するタイミングパルスを発生するタイミングパルス発生回路と、
前記ラッチ回路の出力信号を直流電圧に変換するデジタル−アナログ変換回路とを備えたアナログ信号レベル検出器。
【請求項２】
前記第２の電圧比較器と前記アップ／ダウンカウンタ回路との間に波形整形回路を設けて、アップカウント動作用クロックとダウンカウント動作用クロックのうちの周期の短い方のクロックより短い期間内での前記第２の電圧比較器の出力信号の変化の前記アップ／ダウンカウンタへの伝達を禁止するようにした請求項１記載のアナログ信号レベル検出器。
【請求項３】
前記波形整形回路は、アップカウント動作用クロックとダウンカウント動作用クロックのうちの周期の短い方のクロックで更新動作を行うラッチ回路からなる請求項２記載のアナログ信号レベル検出器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、音声信号に代表されるアナログ信号のレベルを検出するためのアナログ信号レベル検出器に関するものである。
【０００２】
【従来の技術】
従来のアナログ信号レベル検出器を図４に示す。図４において、符号１はアナログ信号が入力されるアナログ信号入力端子を示す。符号２は基準バイアス電圧が入力される基準バイアス電圧入力端子を示す。符号３は入力されたアナログ信号と基準バイアス電圧とを比較し、負となる領域を正に反転させる全波整流回路を示す。符号４は全波整流回路３により得られた整流電圧を積分して直流電圧に変換する平滑用のキャパシタを示す。符号５はアナログ信号レベル検出器の出力端子を示す。
【０００３】
アナログ信号レベル検出器の目的は、整流されたアナログ信号を、キャパシタを使用して積分し、直流電圧に正しく変換することである。そのためには、キャパシタ４の容量値により決定される積分動作の時定数を、入力されるアナログ信号の最長信号周期に対して、充分に大きな時定数で積分する必要がある。結果として、キャパシタ４の容量値は集積回路に内蔵不可能な非常に大きな値になってしまう。
【０００４】
その課題の解決を目的として、集積回路に内蔵不可能な大容量を必要としないアナログ信号レベル検出器として、特許第２７９０１７６号公報に記載のアナログ信号レベル検出器がすでに提案されている（特許文献１参照）。
【０００５】
図５は、特許第２７９０１７６号公報に開示されたアナログ信号レベル検出器の基本的な回路構成を示すブロック図である。図６は、図５に示すアナログ信号レベル検出器の動作を理解するために有用なタイング波形図である。図５において、符号６はアナログ入力信号Ｖ１を全波整流する全波整流器を示す。符号７は比較器を示す。符号９は比較器７の出力信号のレベルに応じてアップカウント動作とダウンカウント動作とを選択的に実行するアップ／ダウンカウンタを示す。符号８はアップ／ダウンカウンタ９のカウント計数値を直流電圧に変換するデジタル−アナログ変換器を示す。
【０００６】
アナログ入力信号Ｖ１は、全波整流器６の入力端子Ａに加えられ、全波整流器６により整流される。全波整流器６の出力端子Ｂに現れる出力信号Ｖ２は、全波整流波形となる。図６（ａ）には、アナログ入力信号Ｖ１として、例えば正弦波を示している。その周期は、周波数をＦとしたときに１／Ｆである。また、図６（ｂ）には、全波整流器６の出力信号Ｖ２を示している。
【０００７】
全波整流器６の出力端子Ｂは、比較器７の一方の入力端子へ接続されている。その比較器７の他方の入力端子は、デジタル−アナログ変換器８の出力端子Ｃに接続されている。
【０００８】
デジタル−アナログ変換器８の入力端子は、アップ／ダウンカウンタ９の出力端子に接続されている。このアップ／ダウンカウンタ９のアップカウント動作およびダウンカウント動作の周波数ｆは、アップ／ダウンカウンタ９へ入力されるクロック信号Ｄの周波数によって定められる。デジタル−アナログ変換器８の出力信号Ｖ３は、アップ／ダウンカウンタ９のカウント値の変化に対応した値となり、比較器７の他方の入力端子に与えられる。図６（ｂ）には、デジタル−アナログ変換器８の出力信号Ｖ３を、全波整流器６の出力信号Ｖ２と重ねて図示している。
【０００９】
デジタル−アナログ変換器８の出力信号Ｖ３は、図６からわかるように、アップ／ダウンカウンタ９がアップカウントするときに増大し、ダウンカウントするときに減少する。
【００１０】
さらに言えば、全波整流器６の出力信号Ｖ２がデジタル−アナログ変換器８の出力信号Ｖ３より大きいときには、デジタル−アナログ変換器８の出力信号Ｖ３のレベルが一定の勾配をもって増大する。また、逆に全波整流器６の出力信号Ｖ２がデジタル−アナログ変換器８の出力信号Ｖ３より小さいときには、デジタル−アナログ変換器８の出力信号Ｖ３のレベルが一定の勾配をもって減少する。
【００１１】
この場合、デジタル−アナログ変換器８の出力信号Ｖ３は、増加も減少も１／ｆの周期で行われ、かつ同一の一定量ずつ段階的に増加もしくは減少する。そのため、増加するときの勾配と減少するときの勾配とは同じである。
【００１２】
そして、デジタル−アナログ変換器８の出力信号Ｖ３の平均値Ｖｍが、入力信号の実効値を表すことになる。
【００１３】
【特許文献１】
特許第２７９０１７６号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、特許第２７９０１７６号公報に記載されたアナログ信号レベル検出器では、アップ／ダウンカウンタのアップカウント動作およびダウンカウン動作時の動作周波数が、ともに共通のクロック信号Ｄの周波数により一義的に決定される。そのため、カウント値が増大するときの時間傾斜と減少するときの時間傾斜は同じである。
【００１５】
よって、アナログ入力信号Ｖ１のレベル変化に対する出力応答性が速く、アナログ入力信号Ｖ１の実効値を表すデジタル−アナログ変換器９の出力信号Ｖ３は、三角波のように段階的に変化する。
【００１６】
例えば、アナログ音声信号レベルにより利得を制御する、音声ＡＧＣ回路の制御信号を得るための手段として、上記特許２７９０１７６号公報に記載のアナログ信号レベル検出器を使用した場合、アナログ入力信号Ｖ１の実効値レベルが一定であるにもかかわらず、実効値を表すデジタル−アナログ変換器９の出力信号Ｖ３のレベルが三角波のように変化する。そのため、音声ＡＧＣ回路の利得が三角波の変化に追従し、ＡＧＣ回路の出力音声信号のレベルが常に伸張と圧縮を繰り返し、違和感のある音声信号になるという課題を有する。
【００１７】
また、上記特許第２７９０１７６号公報に好適な実施例として提案されているデジタル−アナログ変換器は、アップ／ダウンカウンタのカウント周波数に従って生成された、切換制御信号により制御されるキャパシタ切換方式である。
【００１８】
本発明の目的は、キャパシタを必要とせずに、上記従来の課題を解決し、アナログ入力信号のレベル変化に対する出力応答性を選択可能にしたアナログ信号レベル検出器を提供することである。
【００１９】
【課題を解決するための手段】
上記従来の課題を解決するために、本発明の請求項１記載のアナログ信号レベル検出器は、入力信号と基準電圧とを比較する第１の電圧比較器と、入力信号を整流する整流回路と、整流回路の出力信号と予め任意に設定されたしきい値電圧とを比較する第２の電圧比較器と、アップカウント動作用クロックとダウンカウント動作用クロックとが独立して入力され、第２の電圧比較器の出力信号に応じてアップカウント動作およびダウンカウント動作の何れかを選択して実行するアップ／ダウンカウンタ回路と、アップ／ダウンカウンタ回路のカウント計数値を保持するラッチ回路と、第１の電圧比較器の出力信号をもとにアップ／ダウンカウンタ回路のリセットタイミングとラッチ回路の保持タイミングとを決定するタイミングパルスを発生するタイミングパルス発生回路と、ラッチ回路の出力信号を直流電圧に変換するデジタル−アナログ変換回路とを備えている。
【００２０】
この構成によれば、整流したアナログ入力信号をしきい値電圧と比較し、比較結果に基づいてアップ／ダウンカウンタのカウント方向を切り替え、アップ／ダウンカウンタの出力をラッチ回路で保持し、ラッチ回路の出力をデジタル−アナログ変換回路で直流電圧に変換する構成を採用し、かつ、アップカウント動作用クロックおよびダウンカウント動作用クロックを独立して入力する２つの入力端子をアップ／ダウンカウンタに設け、アップ／ダウンカウンタのリセットタイミングおよびラッチ回路のラッチタイミングを決定するタイミングパルス発生回路を設けたことにより、キャパシタを全く必要とせずに、アナログ入力信号のレベル変化に対する出力応答性が、選択可能なアナログ信号レベル検出器を提供することができる。また、このアナログ信号レベル検出器の出力信号を、例えば音声ＡＧＣ回路の制御信号として使用しても、出力音声信号が常に伸張と圧縮を繰り返すことは無くなり、違和感の無い音声信号を提供することができる。
【００２１】
本発明の請求項２記載のアナログ信号レベル検出器は、請求項１記載のアナログ信号レベル検出器において、第２の電圧比較器とアップ／ダウンカウンタ回路との間に波形整形回路を設けて、アップカウント動作用クロックとダウンカウント動作用クロックのうちの周期の短い方のクロックより短い期間内での第２の電圧比較器の出力信号の変化の伝達を禁止するようにしている。
【００２２】
この構成によれば、第２の電圧比較器とアップ／ダウンカウンタ回路との間に波形整形回路を設けて、アップカウント動作用クロックとダウンカウント動作用クロックのうちの周期の短い方のクロックより短い期間内での第２の電圧比較器の出力信号の変化の伝達を禁止するようにしたので、外来ノイズに代表される、予め設定されたアナログ入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、高精度なアナログ信号レベル検出器を提供することができる。
【００２３】
本発明の請求項３記載のアナログ信号レベル検出器は、請求項２記載のアナログ信号レベル検出器において、波形整形回路は、アップカウント動作用クロックとダウンカウント動作用クロックのうちの周期の短い方のクロックで更新動作を行うラッチ回路からなる。
【００２４】
この構成によれば、請求項２記載のアナログ信号レベル検出器と同様の効果を奏する。
【００２５】
【発明の実施の形態】
（第１の実施の形態：請求項１に対応）
図１は、本発明の第１の実施の形態のアナログ信号レベル検出器を示すブロック図である。図１において、符号１０はアナログ入力信号Ｖ４の入力端子を示し、符号１１は基準バイアス電圧Ｖ５の入力端子を示している。
【００２６】
符号１２は全波整流回路を示している。この全波整流回路１２は、アナログ入力信号Ｖ４と基準バイアス電圧Ｖ５とを比較することにより、アナログ入力信号Ｖ４のうち基準バイアス電圧Ｖ５からみて負となる領域を正に反転させることを目的として設けられている。
【００２７】
符号１３は電圧比較器を示し、全波整流回路１２の出力信号Ｖ６と予め任意に設定したしきい値電圧Ｖ７とを比較し、その比較結果に応じて、ハイレベルもしくはローレベルの電圧を制御信号Ｖ８として出力する。
【００２８】
符号１４はしきい値電圧Ｖ７を電圧比較器１３に入力するための入力端子を示している。
【００２９】
符号１８は電圧比較器１３から出力される制御信号Ｖ８を入力信号としてアップカウント動作およびダウンカウント動作を選択するアップ／ダウンカウンタ回路を示している。符号１５は電圧比較器１３から出力される制御信号Ｖ８をアップ／ダウン制御信号として入力する入力端子を示している。符号１６はアップカウント動作用クロックＶ９の入力端子を示している。符号１７はダウンカウント動作用クロックＶ１０の入力端子を示している。符号１９はアップ／ダウンカウンタ回路１８をリセットするリセット信号Ｖ１１の入力端子を示している。符号２０はアップ／ダウンカウンタ１８のカウント計数値に対応したデジタル信号出力端子を示している。
【００３０】
符号２１はアップ／ダウンカウンタ１８のデジタル信号出力を保持するためのラッチ回路を示している。符号２２はラッチ回路１２の保持タイミングを決定する制御信号Ｖ１２の入力端子を示している。符号２３はアナログ入力信号Ｖ４と基準電圧Ｖ５とを比較する電圧比較器を示している。
【００３１】
符号２４は、電圧比較器２３の出力を入力として、アップ／ダウンカウンタ１８のリセットタイミングとラッチ回路２１の保持タイミングとを決定するタイミングパルス発生回路を示している。
【００３２】
符号２５はラッチ回路２１に保持されたデジタル信号出力を入力とし、直流電圧に変換するデジタル−アナログ変換回路を示している。符号２６はデジタル−アナログ変換回路２５の出力電圧Ｖ１３の出力端子を示している。
【００３３】
つぎに、この回路の動作を図２を参照しながら説明する。入力端子１０より入力されたアナログ入力信号Ｖ４（図２（ａ））は、全波整流回路１２において、入力端子１１より入力された基準バイアス電圧Ｖ５（図２（ａ））と比較され、基準バイアス電圧Ｖ５に対して負となる領域が正に反転される。その結果、全波整流回路１２からは、出力信号Ｖ６（図２（ｂ））が得られる。この動作においては、入力端子１０より入力されるアナログ入力信号Ｖ４は、全波整流回路１２の入力端子１１より入力される基準バイアス電圧Ｖ５でバイアスされた信号であることが望ましい。
【００３４】
つぎに、全波整流回路１２の出力信号Ｖ６は、電圧比較器１３の一方の入力端子に入力され、しきい値電圧入力端子１４より入力されたしきい値電圧Ｖ７と比較される。電圧比較器１３は、全波整流回路１２の出力信号Ｖ６が、しきい値電圧Ｖ７より大きな場合にはハイレベルを、しきい値電圧Ｖ７より小さな場合にはローレベルを、アップ／ダウンカウンタ１８のアップカウント動作およびダウンカウント動作を選択するための制御信号Ｖ８（図２（ｃ））として出力する。
【００３５】
電圧比較器２３は、アナログ入力信号Ｖ４と基準バイアス電圧Ｖ５とを比較し、アナログ入力信号Ｖ４が基準バイアス電圧Ｖ５より大きい場合はハイレベルを、基準バイアス電圧Ｖ５より小さい場合はローレベルを、タイミングパルス発生回路２４に対して出力する。
【００３６】
タイミングパルス発生回路２４は、電圧比較器２３の出力信号とアップカウント動作用クロックＶ９とを入力とし、電圧比較器２３の出力信号がハイレベルの期間におけるアップカウント動作用クロックの最初の１周期の期間をアップ／ダウンカウンタ１８のリセット信号Ｖ１１として出力し、電圧比較器２３の出力信号を、ラッチ回路２１のラッチタイミング信号Ｖ１２として、そのまま出力する。
【００３７】
アップ／ダウンカウンタ１８は、入力端子１５より入力される制御信号Ｖ８がハイレベルの期間は、入力端子１６より入力されるアップカウント動作用クロックＶ９により決定されたスピードで、アップカウント動作を実施する。また、入力端子１５より入力される制御信号Ｖ８がローレベルの期間は、入力端子１７より入力されるダウンカウント動作用クロックＶ１０により決定されたスピードで、ダウンカウント動作を実施する。そして、アナログ入力信号Ｖ４の１周期に１回、リセット信号Ｖ１１によりこのアップカウント動作・ダウンカウント動作はリセットされる。図２（ｄ）にアップ／ダウンカウンタ１８のカウント計数値Ｖ１４とラッチ回路２１の出力Ｖ１５とを示している。
【００３８】
ラッチ回路２１は、ラッチタイミング信号Ｖ１２の立ち上がり時に、アップ／ダウンカウンタ１８の出力を保持する。１周期の期間におけるアップ／ダウンカウンタ１８のカウント計数に対応した、ラッチ回路２１に保持されたデジタル信号は、デジタル−アナログ変換器２５の入力となって直流電圧に変換され、出力端子２６よりアナログ入力信号Ｖ４のレベル検出結果（デジタル−アナログ変換器２５の出力電圧Ｖ１３）として出力される。
【００３９】
このアナログ信号レベル検出器によると、アップカウント動作用クロックＶ９およびダウンカウント動作用クロックＶ１０を独立して入力する２つの入力端子１６，１７を有することと、アップ／ダウンカウンタ１８のリセットタイミングおよびラッチ回路２１のラッチタイミングを決定するタイミングパルス発生回路２４とを有することで、アナログ入力信号Ｖ４のレベル変化に対する応答性を自由に設定することが可能となる。
【００４０】
以上のように、この実施の形態によれば、整流したアナログ入力信号Ｖ６をしきい値電圧Ｖ７と比較し、比較結果に基づいてアップ／ダウンカウンタ１８のカウント方向を切り替え、アップ／ダウンカウンタ１８の出力をラッチ回路２１で保持し、ラッチ回路２１の出力をデジタル−アナログ変換回路２５で直流電圧に変換する構成を採用し、かつ、アップカウント動作用クロックＶ９およびダウンカウント動作用クロックＶ１０を独立して入力する２つの入力端子１６，１７をアップ／ダウンカウンタ１８に設け、アップ／ダウンカウンタ１８のリセットタイミングおよびラッチ回路２１のラッチタイミングを決定するタイミングパルス発生回路２４を設けたことにより、キャパシタを全く必要とせずに、アナログ入力信号Ｖ１のレベル変化に対する出力応答性が、選択可能なアナログ信号レベル検出器を提供することができる。
【００４１】
また、このアナログ信号レベル検出器の出力信号を、例えば音声ＡＧＣ回路の制御信号として使用しても、出力音声信号が常に伸張と圧縮を繰り返すということは無くなり、違和感の無い音声信号を提供することができる。
【００４２】
（第２の実施の形態：請求項２，３に対応）
図３は、本発明の第２の実施の形態のアナログ信号レベル検出器を示すブロック図である。この実施の形態は、図３に示すように、電圧比較器１３の出力端とアップ／ダウンカウンタ１８の入力端子１５との間に波形整形器２７を設けたもので、それ以外の構成は、第１の実施の形態と同様である。
【００４３】
この波形整形器２７は、電圧比較器１３の出力信号Ｖ８とアップカウント動作用クロックＶ９およびダウンカウント動作用クロックＶ１０とを入力とする。そして、アップカウント動作用クロックＶ９およびダウンカウント動作用クロックＶ１０の周期を比較し、周期が短い方のクロックを選択し、選択された周期より短い期間での電圧比較器１３の出力信号Ｖ８の変化を、アップカウント動作およびダウンカウント動作を選択するための制御信号としてアップ／ダウンカウンタ１８へ伝達しないようにしている。
【００４４】
具体的には、波形整形器２７は、アップ／ダウンカウンタ１８のアップカウント動作用クロックＶ９とダウンカウント動作用クロックＶ１０の周期を比較し、周期が短い方のクロックを選択し、選択されたクロックの１周期毎に、電圧比較器１３の出力信号Ｖ８の変化を検出して、アップ／ダウンカウンタ１８のアップカウント動作およびダウンカウント動作を選択するための制御信号として出力する。
【００４５】
この実施の形態の構成によれば、波形整形器２７を設けたので、外来ノイズに代表される、予め設定された入力信号Ｖ１のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、高精度なアナログ信号レベル検出器を提供することができる。
【００４６】
なお、上記の実施の形態では、全波整流回路を用いていたが、半波整流回路を使用することも可能である。
【００４７】
【発明の効果】
以上のように、請求項１記載のアナログ信号レベル検出器によれば、キャパシタを全く必要とせずに、アナログ入力信号のレベル変化に対する出力応答性が、選択可能なアナログ信号レベル検出器を提供することができる。
【００４８】
また、このアナログ信号レベル検出器の出力信号を、例えば音声ＡＧＣ回路の制御信号として使用しても、出力音声信号が常に伸張と圧縮を繰り返すことは無くなり、違和感の無い音声信号を提供することができる。
【００４９】
さらには、請求項２、３記載のアナログ信号レベル検出器によれば、外来ノイズに代表される、予め設定されたアナログ入力信号のレベル変化に対する出力応答性よりも、短い時間での入力信号レベル変化には追従しない、高精度なアナログ信号レベル検出器を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のアナログ信号レベル検出器の構成を示すブロック図である。
【図２】本発明の第１の実施の形態のアナログ信号レベル検出器の動作を理解するために有用なタイミング波形図である。
【図３】本発明の第２の実施の形態のアナログ信号レベル検出器の構成を示すブロック図である。
【図４】従来のアナログ信号レベル検出器の構成を示すブロック図である。
【図５】特許第２７９０１７６号公報に示されたアナログ信号レベル検出器の基本的な構成を示すブロック図である。
【図６】特許第２７９０１７６号公報に示されたアナログ信号レベル検出器の動作を理解するために有用なタイミング波形図である。
【符号の説明】
１    アナログ信号入力端子
２    基準バイアス電圧入力端子
３    全波整流回路
４    キャパシタ
５    アナログ信号レベル検出器の出力端子
６    全波整流器
７    比較器
８    デジタル−アナログ変換器
９    アップ／ダウンカウンタ
１０  アナログ信号Ｖ４の入力端子
１１  基準バイアス電圧Ｖ５の入力端子
１２  全波整流回路
１３  電圧比較器
１４  しきい値電圧Ｖ７の入力端子
１５  アップ／ダウン制御信号の入力端子
１６  アップカウント動作用クロックＶ９の入力端子
１７  ダウンカウント動作用クロックＶ１０の入力端子
１８  アップ／ダウンカウンタ回路
１９  アップ／ダウンカウンタ回路のリセット信号Ｖ１１の入力端子
２０  デジタル信号出力端子
２１  ラッチ回路
２２  ラッチ回路の保持タイミングを決定する制御信号Ｖ１２の入力端子
２３  電圧比較器
２４  タイミングパルス発生回路
２５  デジタル−アナログ変換回路
２６  デジタル−アナログ変換回路出力電圧Ｖ１３の出力端子
２７  波形整形器
【図１】
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【図２】
2004282547.tif 000004
【図３】
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【図４】
2004282547.tif 000006
【図５】
2004282547.tif 000007
【図６】
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