(57)【要約】【課題】ＤＤＲ  ＳＤＲＡＭのバス終端による消費電力を低減する。【解決手段】省電力機能を有するＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）を制御するメモリ制御装置であって、ＤＤＲ  ＳＤＲＡへの信号出力専用端子に対応した出力バッファに、ハイインピーダンス状態に切り替え可能なバッファを用い、所定の条件に基づいて、前記ＤＤＲ  ＳＤＲＡＭを省電力機能に基づいた節電モードに移行させる省電力制御手段であって、前記ＤＤＲＳＤＲＡＭを節電モードに移行させると、前記バッファをハイインピーダンス状態に切り替える省電力制御手段を備えたことを特徴とするメモリ制御装置。【選択図】  図２
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【特許請求の範囲】
【請求項１】
省電力機能を有する記憶装置を制御するメモリ制御装置であって、
記憶装置への信号出力専用端子に対応した出力バッファに、ハイインピーダンス状態に切り替え可能なバッファを用い、
所定の条件に基づいて、前記記憶装置を省電力機能に基づいた節電モードに移行させる省電力制御手段であって、前記記憶装置を節電モードに移行させると、前記バッファをハイインピーダンス状態に切り替える省電力制御手段を備えたことを特徴とするメモリ制御装置。
【請求項２】
請求項１に記載のメモリ制御装置において、
前記記憶装置は、ＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）であることを特徴とするメモリ制御装置。
【請求項３】
請求項１または２に記載のメモリ制御装置と記憶装置とを備えた電子機器のコントローラであって、
前記メモリ制御装置の信号出力専用端子と前記記憶装置の入力端子とを接続するバスは、抵抗を介して、前記記憶装置の動作電圧の中間電圧で終端されていることを特徴とする電子機器のコントローラ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリ制御装置に係り、特に、ＤＤＲ  ＳＤＲＡＭ等のバスを終端する記憶装置における消費電力を低減するメモリ制御装置に関する。
【０００２】
【従来の技術】
電子機器、例えば、印刷装置のコントローラの主記憶装置を構成する素子としてＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が広く用いられており、なかでも、高速動作が可能なＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）がよく用いられている。ＳＤＲＡＭは、ＣＰＵを動かすシステムクロックとメモリーの外部バスとが同期をとって動作するもので、従来のＤＲＡＭに比べ、１クロックごとにデータを転送するバーストモードの動作が高速化されている。
【０００３】
最近では、さらにデータ転送速度を高速化するために、クロックの両エッジに同期して、１クロックごとに２回のデータ転送を行なえるＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）が実用化されている。
【０００４】
ＤＤＲ  ＳＤＲＡＭは、非常に高速に動作するため、安定動作させるための仕様が規格化されている。例えば、半導体デバイスの業界団体であるＪＥＤＥＣ（Ｊｏｉｎｔ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｏｕｎｃｉｌ）が規格したＳＳＴＬ−２（Ｓｔｕｂ  Ｓｅｒｉｅｓ  Ｔｅｒｍｉｎａｔｉｏｎ  Ｌｏｇｉｃ）仕様では、ＤＤＲ  ＳＤＲＡＭのバスの終端について規定している。
【０００５】
図３は、ＳＳＴＬ−２仕様が推奨するＤＤＲ  ＳＤＲＡＭのバスの終端を説明するための図である。
【０００６】
本図において、ＤＤＲ  ＳＤＲＡＭ３０は、コントローラに搭載された各種メモリ等を制御するメモリコントローラ１２０にバスを介して接続されている。
【０００７】
バスには、アドレス線、一部の制御信号線のようにメモリコントローラ１２０からの出力信号のみが流れる信号線と、データ線のようにメモリコントローラ１２０とＤＤＲ  ＳＤＲＡＭ３０との間で双方向に信号が流れる信号線とが含まれている。
【０００８】
ＤＤＲ  ＳＤＲＡＭ３０は、２．５Ｖの電圧で動作するようになっており、メモリコントローラ１２０からの出力信号は、Ｈｉの状態のとき、出力バッファ１２２を介して２．５Ｖで出力される。
【０００９】
また、ＤＤＲ  ＳＤＲＡＭ３０は、消費電力の少ない節電モードに移行する省電力機能を有しており、メモリコントローラ１２０の節電モード制御部１２１からの指示、例えば、信号線がＣＳ＝１、ＣＫＥ＝０の状態で、節電モードに移行するようになっている。
【００１０】
本図に示すように、ＳＳＴＬ−２仕様では、バスの各信号線を、３３Ωの抵抗Ｒを介して、動作電圧の中間電圧である１．２５Ｖで終端することを推奨している。
【００１１】
【発明が解決しようとする課題】
コントローラが稼働中のとき、出力バッファ１２２の出力は、０Ｖあるいは２．５Ｖのいずれかの状態にある。
【００１２】
ところが、バスの終端が１．２５Ｖであるから、出力バッファの出力が０Ｖのときには、終端部から出力バッファ１２２の方向に電流が流れ、抵抗Ｒで電力が消費されてしまう。また、出力バッファの出力が２．５Ｖのときには、出力バッファ１２２から終端部の方向に電流が流れ、やはり抵抗Ｒで電力が消費されてしまう。
【００１３】
メモリコントローラ１２０からＤＤＲ  ＳＤＲＡＭ３０へは、バスとして多数の出力信号線が接続されるため、それぞれの出力信号線で上記の電力が消費されると、全体としての消費電力は無視できないものとなる。
【００１４】
この電力の消費は、ＤＤＲ  ＳＤＲＡＭ３０が節電モードにある場合、すなわち、出力信号線を使用しない状態であっても生じてしまう。
【００１５】
本発明は、ＤＤＲ  ＳＤＲＡＭのバス終端による消費電力を低減することを目的とする。
【００１６】
【課題を解決するための手段】
上記課題を解決するための本発明の第１の態様は、
省電力機能を有する記憶装置を制御するメモリ制御装置であって、
記憶装置への信号出力専用端子に対応した出力バッファに、ハイインピーダンス状態に切り替え可能なバッファを用い、
所定の条件に基づいて、前記記憶装置を省電力機能に基づいた節電モードに移行させる省電力制御手段であって、前記記憶装置を節電モードに移行させると、前記バッファをハイインピーダンス状態に切り替える省電力制御手段を備えたことを特徴とする。
【００１７】
ここで、記憶装置がＤＤＲ  ＳＤＲＡＭ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）の場合に、本発明は特に効果的に適用することができる。
【００１８】
メモリ制御装置とＤＤＲ  ＳＤＲＡＭとを接続するバスは、抵抗を介して中間電圧で終端することが推奨されている。メモリ制御装置のバッファがハイインピーダンス状態になると、上記抵抗に電流が流れないため、バス終端による消費電力を抑えることができる。
【００１９】
上記課題を解決するための本発明の第２の態様は、
上記メモリ制御装置と記憶装置とを備えた電子機器のコントローラであって、
前記メモリ制御装置の信号出力専用端子と前記記憶装置の入力端子とを接続するバスは、抵抗を介して、前記記憶装置の動作電圧の中間電圧で終端されていることを特徴とする。
【００２０】
本態様においても、メモリ制御装置のバッファがハイインピーダンス状態になると、上記抵抗に電流が流れないため、バス終端による消費電力を抑えることができる。
【００２１】
【発明の実施の形態】
本発明の実施の形態について図面を参照して説明する。
【００２２】
図１は、本発明を適用した電子機器のコントローラの構成を示すブロック図である。本実施例では電子機器としてプリンタ（印刷装置）を用いているが、本発明はこれに限られない。
【００２３】
本図に示すようにプリンタを制御するプリンタコントローラ１０は、メモリコントローラ２０と、ＤＤＲ  ＳＤＲＡＭ３０と、ＣＰＵ４０と、ＲＯＭ５０と、入出力コントローラ６０とを備えて構成される。
【００２４】
メモリコントローラ２０とＣＰＵ４０、ＤＤＲ  ＳＤＲＡＭ３０、ＲＯＭ５０、および入出力コントローラ６０とはそれぞれバスを介して接続されている。
【００２５】
また、入出力コントローラ６０は、図示しないインタフェースを介してホストコンピュータに接続される。ホストコンピュータは、ワードプロセッサ等のアプリケーションプログラムによって作成されたドキュメントを、画像作成用データに変換した後、プリンタに送出する。また、入出力コントローラ６０は、印刷実行部分である図示しない印刷エンジンに接続される。印刷エンジンは、例えばレーザプリンタであれば、レーザ照射機構、感光体ドラム、紙送り機構等により構成される。
【００２６】
ＣＰＵ４０は、ＲＯＭ５０に記録されたプログラムにしたがって、プリンタコントローラ１０についての各種の処理、例えば、ホストコンピュータから送られた画像作成用データを、ビットマップの画像データに展開する処理、各種データの転送命令等を行う中央処理装置である。
【００２７】
メモリコントローラ２０は、ＣＰＵ４０がＤＤＲ  ＳＤＲＡＭ３０等のメモリにアクセスする際のアドレス変換、リードライト命令の生成あるいはバスの制御等の処理を行なう。メモリコントローラ２０は、例えば、本用途向けに開発されたＡＳＩＣにより構成することができる。
【００２８】
ＤＤＲ  ＳＤＲＡＭ３０は、ＣＰＵ４０等の作業領域であり、画像作成用データ、ビットマップ画像データ等を一時的に格納する。
【００２９】
図２は、本実施例におけるメモリコントローラ２０とＤＤＲ  ＳＤＲＡＭ３０とを示す図である。ＤＤＲ  ＳＤＲＡＭ３０と、バスの構成は図３に示した従来技術と同様である。
【００３０】
本実施例においては、メモリコントローラ２０の出力専用端子に対応する出力バッファ２２として、従来のＨｉ、Ｌｏの状態に加え、ハイインピーダンス（ＨｉＺ）状態を取り得るスリーステートバッファを用いている。
【００３１】
この出力バッファ２２は、メモリコントローラ２０の節電モード制御部２１からの指示によりハイインピーダンス状態に制御される。
【００３２】
節電モード制御部２１は、所定の規準（例えば、一定時間ＤＤＲ  ＳＤＲＡＭ３０へのアクセスが発生しないとき等）にしたがって、ＤＤＲ  ＳＤＲＡＭ３０を節電モードに移行させる。節電モードへの移行は、例えば、ＣＳ信号をＨｉにして、ＣＫＥ信号をＬｏにすることで行なう。
【００３３】
本実施例において、節電モード制御部２１は、ＤＤＲ  ＳＤＲＡＭ３０を節電モードに移行させると、出力バッファ２２をハイインピーダンス状態にする。
【００３４】
出力バッファ２２がハイインピーダンス状態になると、抵抗Ｒには電流が流れなくなるため、電力の消費が抑えられる。
【００３５】
一般に、ＤＤＲ  ＳＤＲＡＭ３０は、節電モード時には、入力信号は無効になるため、出力バッファ２２がハイインピーダンス状態になっても問題はない。また、抵抗Ｒに電流が流れないため、ＤＤＲ  ＳＤＲＡＭ３０の入力端子には１．２５Ｖの中間電圧が引加されるが、ＤＤＲ  ＳＤＲＡＭ３０の特性上、これも問題ない。
【００３６】
なお、本実施例では、記憶装置としてＤＤＲ  ＳＤＲＡＭ３０を例に説明したが、本発明は、これに限定されず、バスを終端する記憶装置全般に適用することができる。
【図面の簡単な説明】
【図１】電子機器のコントローラの構成を示すブロック図。
【図２】本発明のメモリコントローラを説明するための図
【図３】ＤＤＲ  ＳＤＲＡＭのバスの終端を説明するための図。
【符号の説明】
１０…プリンタコントローラ、２０…メモリコントローラ、２１…節電モード制御部、２２…スリーステート出力バッファ、３０…ＤＤＲ  ＳＤＲＡＭ、４０…ＣＰＵ、５０…ＲＯＭ、１２０…メモリコントローラ、１２１…節電モード制御部、１２２…出力バッファ
【図１】
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【図２】
2004287948.tif 000004
【図３】
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