(57)【要約】【課題】リーク電流が低減されて短絡するおそれのないシリサイド層がゲート電極上に形成する。【解決手段】ソース領域、ドレイン領域およびゲート領域が設けられた半導体基板１００のゲート領域上にゲート電極１０４ｂが設けられ、ゲート電極１０４ｂの両側に側壁１０８が設けられている。該ソース領域、該ドレイン領域、および該ゲート電極上にコバルトシリサイド層１１１がそれぞれ設けられ、ゲート電極１０４ｂ上に設けられたコバルトシリサイド層１１１が、側壁１０８の上端よりも下方に位置している。【選択図】　図１
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【特許請求の範囲】
【請求項１】
ソース領域、ドレイン領域およびゲート領域が設けられた基板と、
該基板のゲート領域上に設けられ、両側に側壁が設けられたゲート電極と、
該ソース領域、該ドレイン領域、および該ゲート電極上にそれぞれ設けられた金属シリサイド層とを備え、
該ゲート電極上に設けられた金属シリサイド層が、前記側壁の上端よりも下方に位置している、半導体デバイス。
【請求項２】
前記金属シリサイド層が、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ、ＴａＳｉ２、ＮｉＳｉ２、およびＷＳｉ２からなる群より選択される少なくとも１つである、請求項１に記載の半導体デバイス。
【請求項３】
前記ゲート電極上の前記金属シリサイド層が、前記側壁の上端よりも少なくとも３００Å下方に位置している、請求項１に記載の半導体デバイス。
【請求項４】
前記基板がシリコンである、請求項１に記載の半導体デバイス。
【請求項５】
前記側壁が窒化シリコンを含む、請求項１に記載の半導体デバイス。
【請求項６】
前記ゲート電極上の前記金属シリサイド層が、前記側壁に重なっていない、請求項１に記載の半導体デバイス。
【請求項７】
前記基板が、ｐ型またはｎ型ウェル領域および絶縁領域を有する、請求項１に記載の半導体デバイス。
【請求項８】
基板を提供する工程と、
該基板上に多結晶膜を形成する工程と、
該多結晶膜上に酸化シリコン膜を形成する工程と、
該酸化シリコン膜上にゲート電極パターンを形成する工程と、
該ゲート電極パターンをマスクとして前記酸化シリコン膜および多結晶膜をエッチングしてゲート電極を形成する工程と、
該ゲート電極の表面よりも高い側壁を形成する工程と、
該ゲート電極上に金属膜を形成する工程と、
該金属膜上に窒化金属膜を形成する工程と、
その後に熱処理することによって、前記ゲート電極上に前記側壁の上端よりも低い金属シリサイド層を形成する工程と、
を包含する、半導体デバイスの製造方法。
【請求項９】
前記金属膜が、Ｔｉ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔａ、Ｎｉ、およびＷからなる群より選択される金属により形成される、請求項８に記載の半導体デバイスの製造方法。
【請求項１０】
前記窒化金属膜の窒化金属が窒化チタンである、請求項８に記載の半導体デバイスの製造方法。
【請求項１１】
前記ゲート電極上の前記金属シリサイド層が、前記側壁の上端よりも約３００Åだけ低い、請求項８に記載の半導体デバイスの製造方法。
【請求項１２】
前記基板がシリコンである、請求項８に記載の半導体デバイスの製造方法。
【請求項１３】
前記側壁が窒化シリコンを含む、請求項８に記載の半導体デバイスの製造方法。
【請求項１４】
前記ゲート電極上の前記金属シリサイド層が、前記側壁に重ならない、請求項８に記載の半導体デバイスの製造方法。
【請求項１５】
前記酸化シリコン膜が５０ｎｍの厚みを有する、請求項８に記載の半導体デバイスの製造方法。
【請求項１６】
前記酸化シリコン膜がＣＶＤによって形成される、請求項８の半導体デバイスの製造方法。
【請求項１７】
前記ゲート電極を形成するためのエッチングがドライエッチングである、請求項８に記載の半導体デバイスの製造方法。
【請求項１８】
前記多結晶膜が多結晶シリコンである、請求項８に記載の半導体デバイスの製造方法。
【請求項１９】
前記酸化シリコン膜が約５０ｎｍの厚みを有する、請求項８に記載の半導体デバイスの製造方法。
【請求項２０】
前記熱処理が、
不活性雰囲気中で約５００度で加熱する工程と、
次いで、未反応金属膜と窒化金属膜とを剥離する工程と、
次いで、不活性雰囲気中で約８００度で加熱する工程と、
を包含する、請求項８に記載の半導体デバイスの製造方法。
【請求項２１】
前記剥離工程が、硫酸と過酸化水素との混合物を用いて行われる、請求項２０に記載の半導体デバイスの製造方法。
【請求項２２】
前記不活性雰囲気がそれぞれ窒素によって形成される、請求項２０に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート電極上に金属シリサイド層が設けられた半導体デバイスに関する。
【０００２】
【従来の技術】
金属シリサイドは、通常、集積回路素子のゲート、ソース、およびドレインを形成するために用いられる。高融点金属がシリコンと反応して合金化されると金属シリサイドが形成される。金属シリサイドは熱的に安定であり、シリコン／高融点金属の界面において低い電気抵抗を提供する金属化合物である。高融点金属シリサイドはウェハプロセスにとっては重要である。なぜなら、ウェハプロセスによって製造される半導体チップを所定のチップ性能とするためには、ソース／ドレインとゲートとの間の多くのシリコンコンタクトの電気抵抗を低減する必要があるからである。アルミニウムとの接続技術におけるコンタクトに一般的に用いられる高融点金属は、チタンおよびコバルトである。
【０００３】
高融点金属がポリシリコンと反応すると、その反応物はポリサイドと呼ばれる。不純物がドープされたポリシリコンは、ゲート電極として用いられるが、比較的高い抵抗（約５００μΩ−ｃｍ）を有しており、このような高抵抗は、望ましくないＲＣ信号遅延につながる。ポリサイドは、ポリシリコン同士を相互接続する際の直列抵抗を低減するために有益である。同時に、ポリサイドは、ポリシリコンの酸化物に対して良好な界面特性を有している。
【０００４】
シリサイドは、シリサイド形成中のシリコン表面上の残留酸化物を減少させることによって、コンタクト抵抗が向上する。シリサイドは、シリコンに対して非常に良好な金属的コンタクトを形成するために非常に良好に被着し、それによってコンタクト金属とシリコン接合領域との界面における接着層として作用する。多くのシリサイドは、１００度を超える温度で安定であり、比較的高い共融温度を有する。表１は、ウェハ製造において用いられる一般的なシリサイドのいくつかの特性を挙げたものである。
【０００５】
【表１】
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【０００６】
シリサイドの形成は、従来、シリコンウェハ上に高融点金属を堆積し、その後、高温で熱アニールすることを必要とする。熱アニールは、マルチチャンバクラスタツール内での高速熱アニールであることが多い。シリサイドは、金属と反応し得るシリコンが存在する領域内に形成される。ウェハ上の他の領域、例えばＳｉＯ２等の酸化膜が存在する領域にシリサイドが形成されることはない。
【０００７】
ＴｉＳｉ２は、従来、ウェハプロセスにおいて最も一般的に用いられたコンタクトシリサイドであり、シリコンの活性領域とタングステンプラグとの間のコンタクト界面として用いられる。したがって、シリコンとタングステンとを接着する「グルー（ｇｌｕｅ）」と呼ばれることもある。ＴｉＳｉ２は、高温で安定であって、自己整合性コンタクト処理に好適であり、他のシリサイドに比べて抵抗率が低く、ＴｉＮバリア金属に適合する。
【０００８】
ＴｉＳｉ２は、２つの異なる結晶粒相を形成する。ＴｉＳｉ２のＣ４９相は、約６２５度〜６７５度のアニール温度、約６０〜６５μΩ−ｃｍの抵抗率で形成される。Ｃ５４相は、第２のアニールで形成され、少なくとも８００度の温度を必要とする。Ｃ５４相は、約１０〜１５μΩ−ｃｍという低い抵抗率を有し、このことが全体のコンタクト抵抗を低下させる。
【０００９】
しかし、ＴｉＳｉ２は、０．２５μｍ未満の薄さとする技術では、コンタクトシリサイドとして限界がある。非常に浅いソースおよびドレイン接合用のコンタクトは、薄くなりつつある。薄いコンタクトにおいては、ＴｉＳｉ２の抵抗は増加する。さらに、臨界時間および温度に対する要件のために、第２の高温アニール工程を行うことはより困難である。
【００１０】
０．１８μｍ（およびこれ未満の）薄さとする技術にとって最も将来性があると考えられるシリサイドは、コバルトシリサイド（ＣｏＳｉ２）である。ＣｏＳｉ２は、アニーリング後、０．１８μｍというサイズあっても、約１３〜１９μｍ−ｃｍという低いコンタクト抵抗値を保持する。この低いコンタクト抵抗は、ＣｏＳｉ２の結晶粒径が、ＴｉＳｉ２の結晶粒径の約１０分の１であることに起因すると考えられる。その結果、低抵抗相は、熱アニール工程中に核が完全に形成されて成長する。ＣｏＳｉ２コンタクトは、粒径が小さいために形成が比較的容易である。
【００１１】
コバルトシリサイド電極の従来の形成工程の例を、図２（ａ）〜（ｃ）を参照して説明する。
【００１２】
図２（ａ）には、ｐ型またはｎ型ウェル層２０１を有するシリコン半導体基板２００が示されている。この半導体基板２００上に、絶縁領域２０２が形成され、ゲート領域上に、ゲート酸化膜２０３および多結晶シリコンにて形成されたゲート電極２０４を形成し、ソースおよびドレイン領域に不純物拡散層２０５を形成し、さらに、ゲート電極２０４の両側に側壁２０６を形成する。その後、半導体基板２００上に犠牲酸化膜として酸化膜を堆積し、多結晶シリコンのゲート電極２０４、ソースおよびドレイン領域に不純物を注入して活性化アニールを行う。
【００１３】
次に、図２（ｂ）に示すように、犠牲酸化膜を剥離した後、コバルト薄膜２０７および窒化チタン薄膜２０８を、例えばスパッタリングによって順番に堆積する。その後、約５００度で窒素雰囲気中で熱処理を行う。これによりＣｏＳｉ２の高抵抗相が、コバルト薄膜２０７と多結晶シリコン２０４との間の界面に形成される。
【００１４】
その後、硫酸と過酸化水素水との混合液を用いて、絶縁領域２０２および側壁２０６上のシリサイド化されていない未反応層であるコバルト薄膜２０７および窒化チタン薄膜２０８を剥離した後、約８００度で窒素雰囲気中で熱処理を行う。これにより、ＣｏＳｉ２の高抵抗相がＣｏＳｉ２の低抵抗相に変換され、図２（ｃ）に示すように、ゲート電極２０４上にシリサイド層２０９が形成される。ソースおよびドレイン領域にも、シリサイド層２０９がそれぞれ形成される。
【００１５】
この従来技術によると、シリサイド層２０９は、ゲート電極シリコン２０４の表面形状に沿った状態になる。すなわち、シリサイド層２０９は、側壁２０６の上部において実質的に平坦に形成される。さらに、図３（ｂ）に示すように、ゲート電極２０４上のシリサイド層２０９は、側壁２０６の上部に重なるように異常成長するおそれがある。この異常成長によって、ゲート電極２０４上のシリサイド層２０９に近接した位置のソース領域およびドレイン領域上のシリサイド層２１１のそれぞれに対するリーク電流が増加するおそれがあり、また、ソース領域およびドレイン領域と短絡するおそれもある。
【００１６】
さらに、高融点金属は、酸化シリコン等の酸化物によって形成された側壁２０６とは反応せず、シリサイド化されないために、シリサイド層２０９は、酸化シリコン等の酸化物によって形成された側壁２０６上には形成されない。その結果、側壁２０６には未反応物質が付着するために、その未反応物質によって、欠陥、リーク電流、短絡等が発生するおそれがある。側壁２０６上の未反応物質を除去することは非常に重要である。側壁２０６上の未反応物質を除去するために、未反応物質およびシリサイドの接着度の違いを利用した方法が特許文献１に示されている。
【００１７】
【特許文献１】
特開平７−１０６５６４号公報
【００１８】
【発明が解決しようとする課題】
従来の技術によると、ゲート領域上のシリサイド層が側壁にオーバーラップして、側壁上に異常成長すると、側壁上の金属シリサイド薄膜を除去することは容易でない。側壁上に異常成長したシリサイド層は、ゲート電極とドレイン領域およびソース領域との間のリーク電流の増加、ゲート電極とドレイン領域およびソース領域との間の短絡などの問題を引き起こす。シリサイド化されない未反応物質は側壁上にも存在し、これにより、同様の問題が発生するおそれがある。
【００１９】
本発明は、上記問題点に鑑みてなされたものであり、ゲート電極とドレイン領域およびソース領域との間の漏れ電流を低減して、ゲート電極とドレイン領域およびソース領域とが短絡するおそれがないゲート領域上のシリサイド層を提供すること、さらには、ゲート電極の側壁上に金属シリサイド薄膜の異常成長を抑制することを目的とする。
【００２０】
【課題を解決するための手段】
本発明のある局面は、リーク電流が低減されるとともに短絡のおそれがないゲート電極上のシリサイド層に関する。
【００２１】
本発明の別の局面は、ゲート電極の側壁上にシリサイドの異常成長の抑制に関する。
【００２２】
本発明のさらに別の局面は、基板と、該基板上に設けられたソース領域、側壁を有するゲート電極、およびドレイン領域と、該ソース領域、該ゲート電極、および該ドレイン領域のそれぞれの少なくとも一部分上に設けられた金属シリサイド層とを備え、該ゲート電極上の金属シリサイド層が側壁の上端よりも下方に位置する半導体デバイスに関する。金属シリサイド層は、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ、ＴａＳｉ２、ＮｉＳｉ２またはＷＳｉ２のうちの少なくとも１つであり得る。金属シリサイド層の、ゲート上の部分は、各側壁の上端よりも約３００Åだけ低い。
【００２３】
本発明のさらに別の局面は、基板と、該基板上に多結晶膜を形成する工程と、該多結晶膜上に酸化シリコン膜を形成する工程と、該酸化シリコン膜上にゲート電極パターンを形成する工程と、エッチングによりゲート電極を形成する工程と、該ゲート電極の表面よりも高い部分を有する該ゲート電極の側壁を形成する工程と、該ゲート電極上に金属膜を形成する工程と、該金属膜上に窒化金属膜を形成する工程と、熱処理により金属シリサイド層を形成する工程とを包含する半導体デバイスの製造方法に関する。該金属シリサイド層の上面は該ゲート電極の側壁の上端よりも低い。
【００２４】
本発明のさらに別の局面は、半導体デバイス用の側壁であって、その上端がゲート電極の上面よりも高い位置にある側壁の形成に関する。その結果、金属シリサイドの形成中に、金属薄膜およびキャップ層が、ゲート電極上の部分と側壁上の部分とに分離する。したがって、金属シリサイド薄膜が側壁上に異常成長して形成されることが抑制される。
【００２５】
本発明の半導体デバイスは、ソース領域、ドレイン領域およびゲート領域が設けられた基板と、該基板のゲート領域上に設けられ、両側に側壁が設けられたゲート電極と、該ソース領域、該ドレイン領域、および該ゲート電極上にそれぞれ設けられた金属シリサイド層とを備え、該ゲート電極上に設けられた金属シリサイド層が、前記側壁の上端よりも下方に位置している。
【００２６】
前記金属シリサイド層が、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ、ＴａＳｉ２、ＮｉＳｉ２、およびＷＳｉ２からなる群より選択される少なくとも１つである。
【００２７】
前記ゲート電極上の前記金属シリサイド層が、前記側壁の上端よりも少なくとも３００Å下方に位置している。
【００２８】
前記基板がシリコンである。
【００２９】
前記側壁が窒化シリコンを含む。
【００３０】
前記ゲート電極上の前記金属シリサイド層が、前記側壁に重なっていない。
【００３１】
前記基板が、ｐ型またはｎ型ウェル領域および絶縁領域を有する。
【００３２】
本発明の半導体デバイスの製造方法は、基板を提供する工程と、該基板上に多結晶膜を形成する工程と、該多結晶膜上に酸化シリコン膜を形成する工程と、該酸化シリコン膜上にゲート電極パターンを形成する工程と、該ゲート電極パターンをマスクとして前記酸化シリコン膜および多結晶膜をエッチングしてゲート電極を形成する工程と、該ゲート電極の表面よりも高い側壁を形成する工程と、該ゲート電極上に金属膜を形成する工程と、該金属膜上に窒化金属膜を形成する工程と、その後に熱処理することによって、前記ゲート電極上に前記側壁の上端よりも低い金属シリサイド層を形成する工程とを包含する、。
【００３３】
前記金属膜が、Ｔｉ、Ｃｏ、Ｐｔ、Ｍｏ、Ｔａ、Ｎｉ、およびＷからなる群より選択される金属により形成される。
【００３４】
前記窒化金属膜の窒化金属が窒化チタンである。
【００３５】
前記ゲート電極上の前記金属シリサイド層が、前記側壁の上端よりも約３００Åだけ低い。
【００３６】
前記基板がシリコンである。
【００３７】
前記側壁が窒化シリコンを含む。
【００３８】
前記ゲート電極上の前記金属シリサイド層が、前記側壁に重ならない。
【００３９】
前記酸化シリコン膜が５０ｎｍの厚みを有する。
【００４０】
前記酸化シリコン膜がＣＶＤによって形成される。
【００４１】
前記ゲート電極を形成するためのエッチングがドライエッチングである。
【００４２】
前記多結晶膜が多結晶シリコンである。
【００４３】
前記酸化シリコン膜が約５０ｎｍの厚みを有する。
【００４４】
前記熱処理が、不活性雰囲気中で約５００度で加熱する工程と、次いで、未反応金属膜と窒化金属膜とを剥離する工程と、次いで、不活性雰囲気中で約８００度で加熱する工程と、を包含する。
【００４５】
前記剥離工程が、硫酸と過酸化水素との混合物を用いて行われる。
【００４６】
前記不活性雰囲気がそれぞれ窒素によって形成される。
【００４７】
【発明の実施の形態】
本発明の利点は、以下の詳細な説明を読むことにより、より明らかになる。以下の詳細な説明および具体的実施例は、本発明の好適な実施形態を説明するものであるが、説明のためのみである。この詳細な説明から、本発明の意図および範囲内での様々な変更および改変が当業者には明らかである。
【００４８】
さらに添付の図面は、本発明のさらなる理解のために提供されている。図面は、本発明の実施形態を説明し、明細書の記載と共に本発明の実施形態の原理を説明する。
【００４９】
本発明の半導体デバイスの製造方法を、図１（ａ）〜（ｇ）に基づいて説明する。まず、図１（ａ）に示すように、シリコンによって構成された半導体基板１００上に、半導体デバイスのｐ型またはｎ型のウェル領域１０１と、フィールド酸化膜によって構成された絶縁領域１０２とを形成する。ウェル領域１０１は半導体基板１００の上部に埋め込まれ、絶縁領域１０２は、ウェル領域１０１の界面上に形成される。半導体基板１００にウェル領域１０１および絶縁領域１０２が形成されると、半導体基板１００の全面に、ゲート酸化膜１０３および多結晶シリコン膜１０４ａを順番に堆積する（図１（ｂ）参照）。
【００５０】
その後、例えばＭ．Ｓｅｋｉｎｅらの「Ｓｅｌｆ−Ａｌｉｇｎｅｄ　Ｔｕｎｇｓｔｅｎ　Ｓｔｒａｐｐｅｄ　Ｓｏｕｒｃｅ／Ｄｒａｉｎ　ａｎｄ　Ｇａｔｅ　Ｔｅｃｈｎｏｌｏｇｙ　Ｒｅａｌｉｚｉｎｇ　ｔｈｅ　Ｌｏｗｅｓｔ　Ｓｈｅｅｔ　Ｒｅｓｉｓｔａｎｃｅ　ｆｏｒ　Ｓｕｂ−ｑｕａｒｔｅｒ　Ｍｉｃｒｏｎ　ＣＭＯＳ」ＩＥＤＭ、９４−４９３（ＩＥＥＥ　１９９４）に記載されている方法を用いて、ゲート電極およびゲート電極の両側の側壁（ｓｉｄｅ　ｗａｌｌ）を形成する。参考のために、上記文献の全体の内容を本明細書に援用する。
【００５１】
上記方法によるゲート電極およびゲート電極の両側の側壁の形成は、図１（ｂ）に示すように、まず、多結晶シリコン膜１０４ａ上に酸化シリコン膜１０５を堆積させて積層する。この酸化シリコン膜１０５の堆積には、ＣＶＤ方法を用いることができる。酸化シリコン膜１０５が積積されると、積層された酸化シリコン膜１０５上に、フォトレジストによってゲート電極パターン１０６を半導体基板１００におけるゲート領域上に対応させて形成する。
【００５２】
多結晶シリコン膜１０４ａ上に積層される酸化シリコン膜１０５の厚みは、好ましくは約５０ｎｍであり、さらに好ましくは、図１（ｆ）に示すように、その後の工程において、半導体基板１００上に積層される金属薄膜であるコバルト薄膜１０９と、窒化金属薄膜である窒化チタン薄膜１１０との合計の厚さに比べて厚くされる。すなわち、コバルト薄膜１０９が約１００Åの厚さを有し、窒化チタン薄膜窒化金属薄膜１１０が約１００Åの厚さを有している場合、酸化シリコン膜１０５は約２００Åよりも大きい厚みを有することが好ましい。
【００５３】
酸化シリコン膜１０５上にゲート電極パターン１０６が形成されると、このゲート電極パターン１０６をマスクとする例えばドライエッチングによって、酸化シリコン膜１０５および多結晶シリコン膜１０４ａを除去し、次いで、例えばアッシングにより、フォトレジストのマスクであるゲート電極パターン１０６を酸化シリコン膜１０５から剥離する。これにより、ゲート領域上に酸化シリコン膜１０５および多結晶シリコン膜１０４ａの積層体１２１が形成される。その後、図１（ｃ）に示すように、ウェル領域１０１における積層体１２１の両側に、ソース領域およびドレイン領域となる不純物拡散層１０７を形成する。不純物拡散層１０７は、イオン注入によって形成することが好ましい。
【００５４】
次に、半導体基板１００上に酸化シリコン膜および窒化シリコン膜を堆積してエッチングすることにより、図１（ｄ）に示すように、ゲート領域上に形成された積層体１２１の両側に側壁１０８を形成する。酸化シリコン膜および窒化シリコン膜によって積層体１２１の両側に形成される側壁１０８は、積層体１２１の上面に達した状態になっている。
【００５５】
その後、図１（ｅ）に示すように、例えばウェットエッチングによって、ゲート領域上の積層体１０４ｃを構成する酸化シリコン膜１０５を剥離する。これにより、多結晶シリコン膜のゲート電極１０４ｂおよび側壁１０８が形成される。
【００５６】
この場合、酸化シリコン膜１０５が剥離されることによって、積層体１２１の両側に形成された側壁１０８の上端は、ゲート電極１０４ｂの上面よりも上方に位置している。すなわち、酸化シリコン膜１０５を剥離するウェットエッチングは、ゲート領域上の積層体１０４ｃにおける酸化シリコン１０５を除去するが、その下の多結晶シリコン膜１０４ａを残すために、側壁１０８は、多結晶シリコン膜１０４ａによって形成されるゲート電極１０４ｂよりも高くなっている。側壁１０８の上端とゲート電極１０４ｂの上面４５との上下方向の距離は、好ましくは約３００Å以上である。
【００５７】
その後、犠牲酸化膜として作用する酸化膜（図示せず）を、半導体基板１００上に堆積し、多結晶シリコン膜１０４ａによって形成されたゲート電極１０４ｂ、ソース領域およびドレイン領域に不純物を注入し、活性化アニールを行う。
【００５８】
次に、犠牲酸化膜を剥離して、図１（ｆ）に示すように、半導体基板１００の全面にわたって、金属薄膜であるコバルト薄膜１０９と窒化金属薄膜である窒化金属膜１１０とを、例えばスパッタリングによって順番に堆積する。コバルト薄膜１０９および窒化チタン薄膜１１０は、半導体基板１００の表面、半導体基板１００に形成された絶縁領域１０２、ウェル領域１０１内のソース領域およびドレイン領域を覆うとともに、ゲート電極１０４ｂ上に積層され、さらには、ゲート電極１０４ｂの両側の側壁１０８上に沿って堆積される。
【００５９】
コバルト薄膜１０９は、約１００Åの厚みとされ、窒化チタン薄膜１１０は、約１００Åの厚みとされる。前述したように、コバルト薄膜１０９および窒化チタン薄膜１１０の合計の厚さは、ゲート電極１０４ｂ上に積層されて剥離された酸化シリコン膜１０５の厚さよりも小さくなっているために、ゲート電極１０４ｂ上に積層されたコバルト薄膜１０９および窒化チタン薄膜１１０は、両側の側壁１０８の上端よりも下方に位置している。
【００６０】
コバルト薄膜１０９および窒化チタン薄膜１１０は、ゲート電極１０４ｂの上面と側壁１０８の上端との高低差により、ゲート電極１０４ｂ上に形成される部分が、側壁１０８上に形成される部分から離間された状態で堆積される。すなわち、コバルト薄膜１０９および窒化チタン薄膜１１０によって構成されるキャップ層は、ゲート電極１０４ｂ上の部分と側壁１０８上の部分とに分離される。
【００６１】
コバルト薄膜１０９および窒化チタン薄膜１１０が堆積されると、窒素雰囲気または他の不活性雰囲気中で熱処理を行う。この熱処理は、好ましくは約５００度の温度で実施される。この場合、ゲート電極１０４ｂ、ウェル領域１０１のソース領域およびドレイン領域に積層されたコバルト薄膜１０９はシリサイド化されるのに対して、フィールド酸化膜によって構成される絶縁領域１０２、表面が酸化シリコンである側壁１０８上に積層されたコバルト薄膜１０９は、シリサイド化されない未反応膜になっている。
【００６２】
その後、硫酸と過酸化水素水との混合液などのアグレッシブな溶媒を用いて、絶縁領域１０２および側壁１０８上のシリサイド化されない未反応膜であるコバルト薄膜１０９および窒化チタン薄膜１１０を剥離する。硫酸および過酸化水素の混合物は、「ピラニア」と呼ばれる。その後、窒素雰囲気または他の不活性雰囲気中で熱処理を行う。この熱処理は、好ましくは約８００度の温度で実施される。
【００６３】
この熱処理により、コバルト薄膜１０９と、ゲート電極１０４ｂを構成する多結晶シリコン膜１０４ａとの界面に、コバルトシリサイド層１１１（図１（ｇ）参照）が形成されるとともに、ウェル領域１０１のソース領域およびドレイン領域にもコバルトシリサイド層１１１が形成される。
【００６４】
この場合、ゲート電極１０４ｂの上面と側壁１０８の上端とが分離された状態になっているために、ゲート電極１０４ｂ上に形成されるコバルトシリサイド層１１１が側壁１０８の上端にまで異常成長するおそれがなく、側壁１０８上端にコバルトシリサイド層１１１が形成されるおそれがない。その結果、ゲート電極１０４ｂ上のコバルトシリサイド１１１と、ドレイン領域およびソース領域上のコバルトシリサイド１１１との間に短絡が生じるおそれはない。
【００６５】
図３（ａ）は、このような方法によってコバルトシリサイド１１１を形成した後のゲート電極１０４ｂおよびその周囲の模式的断面図を示している。ゲート電極１０４ｂ上のコバルトシリサイド層１１１は、側壁１０８の上端部、すなわち先端部よりも下方に位置している。コバルトシリサイド層１１１と側壁１０８の上端部との間の距離（高低差）は、好ましくは約３００Åである。
【００６６】
図３（ｂ）は、従来の製造方法で形成したゲート電極およびその周囲の模式的断面図を示している。図３（ｂ）に示すシリサイド層２０９は、ゲート電極２０４の両側の側壁２０６の上端部に重なった状態になっている。このような状態のシリサイド層２０９では、明らかに、ソース−ゲート間およびゲート−ドレイン間の両方にリーク電流が発生しやすくなる。ソース領域上およびドレイン領域上のシリサイド層２０９が、ゲート電極２０４上のシリサイド層２０９にさらに近接している場合には、ゲート電極２０４とソース領域およびドレイン領域との間が短絡する可能性もある。
【００６７】
これに対して、図３（ａ）に示す本発明の構成では、コバルトシリサイド層１１１は、酸化シリコンおよび窒化シリコンによって形成された側壁１０８とは完全に分離されている。すなわち、本発明においては、コバルトシリサイド層１１１が側壁１０８上に重なるおそれはない。このように、本発明では、側壁１０８の上端部上のシリサイドの異常形成が防止され、それによって引き起こされる半導体デバイスの望ましくない特性が取り除かれる。
【００６８】
以上のように、本発明は、電極間に短絡を引き起こすシリサイドの異常成長現象を起こすことなく、ゲート電極上、ドレイン領域およびソース領域上にシリサイド層を形成することができる。
【００６９】
本発明では、金属薄膜は、コバルト薄膜１０９の使用に限定されるものではなく、比較的高い融点を有する材料であればいずれも用いることができることに留意されたい。このような材料は、コバルト（Ｃｏ）、タングステン（Ｗ）、プラチナ（Ｐｔ）、タンタル（Ｔａ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、イリジウム（Ｉｒ）、およびパラジウム（Ｐｄ）を含むが、これらに限定されない。さらに、上記金属の窒化物も用いることができ、特に窒化チタンが好適である。得られる金属シリサイドは、好適には、ＴｉＳｉ２、ＣｏＳｉ２、ＭｏＳｉ２、ＰｔＳｉ、ＴａＳｉ２またはＷＳｉ２であるが、これらに限定されない。
【００７０】
薄膜トランジスタなどの本発明の半導体デバイスは、金属シリサイド層を、ゲート電極、ドレイン領域およびソース領域上に、ゲート電極とソース領域およびドレイン領域との間を短絡させるおそれのある異常成長現象を生じさせることなく形成される。半導体デバイスのゲート電極には側壁が設けられており、ゲート電極上に形成される金属シリサイド層は、各側壁の上端に比べて低くなっている。ゲート電極上の金属シリサイド層と各側壁の上端との間の上下方向の距離は、約３００オングストロームとされる。金属シリサイド層は、コバルトシリサイドが好適である。
【００７１】
本発明を実施形態に沿って説明してきたが、様々な改変が可能であることは明らかである。これらの改変は本発明の意図および範囲からの逸脱とは考えられず、これらの改変がすべて特許請求の範囲内に含まれることは当業者には明らかである。
【００７２】
【発明の効果】
本発明により、ゲート電極上に、ソース領域およびドレイン領域に対する漏れ電流を発生、および、ソース領域およびドレイン領域との短絡を防止することができる金属シリサイド層を形成することができる。さらに、本発明により、ゲート電極の側壁上に、金属シリサイド層が異常成長することを防止することができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｇ）は、それぞれ本発明の半導体デバイス製造方法の工程を示す模式的断面図である。
【図２】（ａ）〜（ｃ）は、それぞれシリサイド層を製造する従来の方法の一例を示す模式的断面図である。
【図３】（ａ）および（ｂ）は、それぞれ、本発明の製造方法および従来の製造方法によるシリサイド層の形成後のゲート電極およびその周囲を示す模式的断面図である。
【符号の説明】
１００　半導体基板
１０１　ウェル領域
１０２　絶縁領域
１０３　ゲート酸化膜
１０４ａ　多結晶シリコン膜
１０４ｂ　ゲート電極
１０５　酸化シリコン膜
１０６　ゲート電極パターン
１０７　不純物拡散層
１０８　側壁
１０９　コバルト薄膜
１１０　窒化金属薄膜
１１１　コバルトシリサイド層
【図１】
2004006903.tif 000004
【図２】
2004006903.tif 000005
【図３】
2004006903.tif 000006