(57)【要約】【課題】集積回路における基準クロック信号（システムクロック）の異常を短時間で容易に検出可能にする。【解決手段】クロック異常検出システム１００を構成する各集積回路１０１は、多段接続された複数の遅延素子により、基準クロック信号を遅延させ、各段毎に遅延信号を出力する遅延信号出力部２と、遅延信号出力部２から出力された遅延信号の中から、基準クロック信号に同期する遅延信号を複数検出する同期信号検出部３と、同期信号検出部３により検出された複数の遅延信号に基づいて、基準クロック信号の１周期に係る遅延素子の段数を算出する遅延段数演算部４と、を有する。記憶部１１は、各集積回路１０１の遅延段数演算部４により算出された遅延素子の段数の値を記憶し、異常検出部１０は、記憶部１１に記憶された各集積回路における遅延素子の段数の値に基づいて、各集積回路における基準クロック信号の異常を検出する。【選択図】            図２
2004362509.tif 000002
【特許請求の範囲】
【請求項１】
多段接続された複数の遅延素子により、集積回路を動作させるための基準クロック信号を遅延させ、各段毎に遅延信号を出力する遅延信号出力部と、
前記遅延信号出力部から出力された遅延信号の中から、前記基準クロック信号に同期する遅延信号を複数検出する同期信号検出部と、
前記同期信号検出部により検出された複数の遅延信号に基づいて、前記基準クロック信号の１周期に係る遅延素子の段数を算出する遅延段数演算部と、を有する複数の集積回路と、
前記複数の集積回路の各々が有する遅延段数演算部により算出された遅延素子の段数の値を記憶する記憶部と、
前記記憶部に記憶された各集積回路における遅延素子の段数の値に基づいて、各集積回路における基準クロック信号の異常を検出する異常検出部と、
を備えることを特徴とするクロック異常検出システム。
【請求項２】
多段接続された複数の遅延素子により、集積回路を動作させるための基準クロック信号を遅延させ、各段毎に遅延信号を出力する遅延信号出力部と、
前記遅延信号出力部から出力された遅延信号の中から、前記基準クロック信号に同期する遅延信号を複数検出する同期信号検出部と、
前記同期信号検出部により検出された複数の遅延信号に基づいて、前記基準クロック信号の１周期に係る遅延素子の段数を算出する遅延段数演算部と、
前記遅延段数演算部により算出された遅延素子の段数の値を記憶する記憶部と、を有する複数の集積回路と、
前記複数の集積回路の各々が有する記憶部に記憶された遅延素子の段数の値に基づいて、各集積回路における基準クロック信号の異常を検出する異常検出部と、
を備えることを特徴とするクロック異常検出システム。
【請求項３】
複数の集積回路における基準クロック信号の異常を検出するクロック異常検出システムであって、
前記複数の集積回路の各々は、
多段接続された複数の遅延素子により、前記基準クロック信号を遅延させ、各段毎に遅延信号を出力する遅延信号出力部と、
前記遅延信号出力部から出力された遅延信号の中から、前記基準クロック信号に同期する遅延信号を複数検出する同期信号検出部と、
前記同期信号検出部により検出された複数の遅延信号に基づいて、前記基準クロック信号の１周期に係る遅延素子の段数を算出する遅延段数演算部と、
前記遅延段数演算部により算出された遅延素子の段数の値を記憶する記憶部と、
前記記憶部に記憶された遅延素子の段数の値に基づいて、前記基準クロック信号の異常を検出する異常検出部と、
を備えることを特徴とするクロック異常検出システム。
【請求項４】
前記異常検出部は、予め設定された設定値を用いて、前記基準クロック信号の異常を検出し、前記予め設定された設定値は、外部装置からＣＰＵを経由して設定されることを特徴とする請求項３に記載のクロック異常検出システム。
【請求項５】
前記異常検出部は、前記記憶部に記憶された遅延素子の段数の平均値を算出し、その算出された平均値と前記記憶部に記憶された遅延素子の段数の値との差の絶対値が、予め設定された値より大きい場合に、基準クロック信号の異常を検出することを特徴とする請求項１〜４の何れか一項に記載のクロック異常検出システム。
【請求項６】
前記異常検出部は、前記記憶部に記憶された遅延素子の段数の平均値を算出し、その算出された平均値と前記記憶部に記憶された遅延素子の段数の値との差の絶対値の、前記平均値に対する割合が、予め設定された値より大きい場合に、基準クロック信号の異常を検出することを特徴とする請求項１〜４の何れか一項に記載のクロック異常検出システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路におけるクロック信号の異常を検出するクロック異常検出システムに関する。
【０００２】
【従来の技術】
一般に、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）等を動作させるシステムクロックに外部からのノイズ等が入り込むと、ＬＳＩの誤動作を招く。このようなＬＳＩの異常を検出するため、従来、ＬＳＩのチップの電極にプローブ（探針）を接触させることによって、オシロスコープ等でシステムクロックの動作を確認する作業が行われていた。また、ＬＳＩが、外部からのノイズの影響を受けたことを検出して、誤動作状態から自動的に復帰する装置が提案されている（例えば、特許文献１参照。）。
【０００３】
【特許文献１】
特開２０００−１９０７４７号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、上述のプローブを用いてＬＳＩの異常を検出する方法では、一つの基板上に複数のＬＳＩが搭載されている場合、プローブを用いて各ＬＳＩの異常を一つ一つ確認する必要があったため、システムクロックの異常を引き起こしたＬＳＩを特定するのに時間がかかるという問題があった。また、特許文献１の技術では、外部からのノイズに起因するシステムクロックの異常を検出するのみで、他の要因による異常を検出することができないという問題があった。
【０００５】
本発明の課題は、集積回路におけるシステムクロックの異常を短時間で容易に検出可能にすることである。
【０００６】
【課題を解決するための手段】
請求項１に記載の発明は、多段接続された複数の遅延素子により、集積回路を動作させるための基準クロック信号を遅延させ、各段毎に遅延信号を出力する遅延信号出力部と、前記遅延信号出力部から出力された遅延信号の中から、前記基準クロック信号に同期する遅延信号を複数検出する同期信号検出部と、前記同期信号検出部により検出された複数の遅延信号に基づいて、前記基準クロック信号の１周期に係る遅延素子の段数を算出する遅延段数演算部と、を有する複数の集積回路と、前記複数の集積回路の各々が有する遅延段数演算部により算出された遅延素子の段数の値を記憶する記憶部と、前記記憶部に記憶された各集積回路における遅延素子の段数の値に基づいて、各集積回路における基準クロック信号の異常を検出する異常検出部と、を備えることを特徴としている。
【０００７】
請求項１に記載の発明によれば、一つの異常検出部により、各集積回路における基準クロック信号の異常を検出できるようにしたことにより、基準クロック信号の異常が発生した集積回路を短時間で容易に特定できる。また、記憶部に、各集積回路の遅延段数の値を記憶するようにしたことにより、各集積回路における基準クロック信号の異常を時系列で解析することができる。更に、一つの集積回路でクロック異常が発生した時の他の集積回路の状況等、集積回路同士の関係を把握することができる。
【０００８】
請求項２に記載の発明は、多段接続された複数の遅延素子により、集積回路を動作させるための基準クロック信号を遅延させ、各段毎に遅延信号を出力する遅延信号出力部と、前記遅延信号出力部から出力された遅延信号の中から、前記基準クロック信号に同期する遅延信号を複数検出する同期信号検出部と、前記同期信号検出部により検出された複数の遅延信号に基づいて、前記基準クロック信号の１周期に係る遅延素子の段数を算出する遅延段数演算部と、前記遅延段数演算部により算出された遅延素子の段数の値を記憶する記憶部と、を有する複数の集積回路と、前記複数の集積回路の各々が有する記憶部に記憶された遅延素子の段数の値に基づいて、各集積回路における基準クロック信号の異常を検出する異常検出部と、を備えることを特徴としている。
【０００９】
請求項２に記載の発明によれば、各集積回路毎に、基準クロック信号の１周期に係る遅延素子の段数（遅延段数）の値を記憶し、一つの異常検出部により、各集積回路における基準クロック信号の異常を検出できるようにしたことにより、基準クロック信号の異常が発生した集積回路を短時間で容易に特定できる。また、各集積回路における基準クロック信号の異常を時系列で解析することができる。更に、一つの集積回路でクロック異常が発生した時の他の集積回路の状況等、集積回路同士の関係を把握することができる。
【００１０】
請求項３に記載の発明は、複数の集積回路における基準クロック信号の異常を検出するクロック異常検出システムであって、前記複数の集積回路の各々は、多段接続された複数の遅延素子により、前記基準クロック信号を遅延させ、各段毎に遅延信号を出力する遅延信号出力部と、前記遅延信号出力部から出力された遅延信号の中から、前記基準クロック信号に同期する遅延信号を複数検出する同期信号検出部と、前記同期信号検出部により検出された複数の遅延信号に基づいて、前記基準クロック信号の１周期に係る遅延素子の段数を算出する遅延段数演算部と、前記遅延段数演算部により算出された遅延素子の段数の値を記憶する記憶部と、前記記憶部に記憶された遅延素子の段数の値に基づいて、前記基準クロック信号の異常を検出する異常検出部と、を備えることを特徴としている。
【００１１】
請求項３に記載の発明によれば、各集積回路毎に、基準クロック信号の異常を検出できるようにしたことにより、基準クロック信号の異常が発生した集積回路を短時間で一層容易に特定することができる。また、各集積回路毎に基準クロック信号の異常を検出するような構成にすることにより、基準クロック信号の異常検出を、安価なコストで実現することができる。
【００１２】
請求項４に記載の発明は、請求項３に記載の発明において、前記異常検出部は、予め設定された設定値を用いて、前記基準クロック信号の異常を検出し、前記予め設定された設定値は、外部装置からＣＰＵを経由して設定されることを特徴としている。
【００１３】
請求項４に記載の発明によれば、異常判定部による判定の基準となる設定値が、外部装置から設定されることにより、基準クロック信号の周波数が変化しても、基準クロック信号の異常を検出することができる。
【００１４】
請求項５に記載の発明は、請求項１〜４の何れか一項に記載の発明において、前記異常検出部は、前記記憶部に記憶された遅延素子の段数の平均値を算出し、その算出された平均値と前記記憶部に記憶された遅延素子の段数の値との差の絶対値が、予め設定された値より大きい場合に、基準クロック信号の異常を検出することを特徴としている。
【００１５】
請求項５に記載の発明によれば、異常検出部は、遅延素子の段数（遅延段数）の値とその平均値の差の絶対値が、予め設定された値より大きい場合に、基準クロック信号の異常を検出することにより、基準クロック信号の異常を容易に検出することができる。
【００１６】
請求項６に記載の発明は、請求項１〜４の何れか一項に記載の発明において、前記異常検出部は、前記記憶部に記憶された遅延素子の段数の平均値を算出し、その算出された平均値と前記記憶部に記憶された遅延素子の段数の値との差の絶対値の、前記平均値に対する割合が、予め設定された値より大きい場合に、基準クロック信号の異常を検出することを特徴としている。
【００１７】
請求項６に記載の発明によれば、異常検出部は、遅延素子の段数（遅延段数）とその平均値の差の絶対値の、平均値に対する割合が、予め設定された値より大きい場合に、基準クロック信号の異常を検出することにより、基準クロック信号の異常を容易に検出することができる。
【００１８】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を詳細に説明する。
［第１の実施の形態］
図１〜図６を参照して、本発明の第１の実施の形態を詳細に説明する。まず、第１の実施の形態における構成を説明する。
【００１９】
図１に、本発明の第１の実施の形態に係るクロック異常検出システム１００の全体構成を示す。クロック異常検出システム１００は、図１に示すように、複数の集積回路１０１、異常検出部１０、記憶部１１により構成され、複数の集積回路１０１は、異常検出部１０に接続されている。
【００２０】
図２に、図１のクロック異常検出システム１００の内部構成を示す。集積回路１０１は、図２に示すように、クロック周期検出回路１、ＣＰＵ  Ｉ／Ｆ５、ユーザ・ロジックから構成され、ＣＰＵ  Ｉ／Ｆ５を介して異常検出部１０に接続される。クロック周期検出回路１は、遅延信号出力部２、同期信号検出部３、遅延段数演算部４により構成される。クロック周期検出回路１を構成する各部は、デジタル回路で構成されている。
【００２１】
遅延信号出力部２は、図３に示すように、ｍ個のディレイセル（遅延素子）ＤＣ１〜ＤＣｍと、複数のインバータＩＮＶにより構成される。これらのディレイセルＤＣ１〜ＤＣｍは直列に多段（ｍ段）接続され、ディレイセルＤＣ１〜ＤＣｍの各々の入力段及び出力段には、遅延信号出力部２に入力された基準クロック信号のデューティ比の崩れを抑制するためのインバータＩＮＶが挿入されている。この遅延信号出力部２を構成するディレイセルの段数ｍは、ディレイセルの特性、精度、動作保証範囲等により決定される。なお、クロック周期検出回路１に入力される基準クロック信号は、図２に示すように、ユーザ・ロジックで用いられるシステムクロックが分岐されたものである。
【００２２】
ディレイセルＤＣ１〜ＤＣｍは、各々に入力された信号を所定遅延量（例えば、Ｘ［ｐｓオーダ］）だけ遅延させて出力する。すなわち、ディレイセルＤＣ１〜ＤＣｍは、それぞれ、基準クロック信号を所定遅延量の整数倍（１〜ｍ倍）遅延させて出力する。よって、遅延信号出力部２は、ｍビット幅の信号を出力する。
【００２３】
詳述すると、図３において、１段目のディレイセルＤＣ１は、基準クロック信号を所定遅延量（例えば、Ｘ［ｐｓオーダ］）だけ遅延させて出力する。ディレイセルＤＣ１から出力された遅延信号ＤＬ１は、同期信号検出部３に出力されるとともに、ディレイセルＤＣ２に出力される。２段目のディレイセルＤＣ２は、入力された遅延信号ＤＬ１を所定遅延量（例えば、Ｘ［ｐｓオーダ］）だけ遅延させて出力する。ディレイセルＤＣ２から出力された遅延信号ＤＬ２は、同期信号検出部３に出力されるとともに、ディレイセルＤＣ３に出力される。ｍ段目のディレイセルＤＣｍは、入力された遅延信号ＤＬｍ−１を所定遅延量（例えば、Ｘ［ｐｓオーダ］）だけ遅延させて出力する。ディレイセルＤＣｍから出力された遅延信号ＤＬｍは、同期信号検出部３に出力される。
【００２４】
同期信号検出部３は、図４に示すように、遅延信号出力部２から出力された遅延信号（ＤＬ１〜ＤＬｍ）の値を保持するＤタイプのフリップフロップＦＦ１〜ＦＦｍと、ＮＡＮＤ回路Ｎ１〜Ｎｍから構成される。図４に示すように、フリップフロップＦＦｋ（ｋ＝１、２、…、ｍ−１）の出力端子Ｑと、隣接する後段のフリップフロップＦＦｋ＋１の反転出力端子ＱＢは、ＮＡＮＤ回路Ｎｋの入力段に接続されている。
【００２５】
フリップフロップＦＦ１〜ＦＦｍの各々のデータ入力端子Ｄには、それぞれ、遅延信号出力部２からの遅延信号ＤＬ１〜ＤＬｍが入力される。フリップフロップＦＦ１〜ＦＦｍの各々のクロック入力端子には、共通に基準クロック信号（ＤＬ０）が入力される。フリップフロップＦＦ１〜ＦＦｍは、基準クロック信号に同期して、それぞれ、入力された遅延信号ＤＬ１〜ＤＬｍの値（“Ｈ”又は“Ｌ”）を保持し、保持した値を出力端子Ｑから出力するとともに、この保持した値を反転させた値を反転出力端子ＱＢから出力する。
【００２６】
ＮＡＮＤ回路Ｎ１〜Ｎｍ−１は、それぞれ、フリップフロップＦＦ１〜ＦＦｍ−１の出力端子Ｑから出力された値と、次段のフリップフロップＦＦ２〜ＦＦｍの反転出力端子ＱＢから出力された値の否定論理積を演算して出力する。ＮＡＮＤ回路Ｎ１〜Ｎｍの出力のうち、遅延信号が基準クロック信号の立ち上がりエッジに同期したフリップフロップに対応するＮＡＮＤ回路の出力のみがＬレベルとなる。これにより、基準クロック信号に同期した段数のフリップフロップの出力が検出可能になる。
【００２７】
図２において、遅延段数演算部４は、Ｌレベルを出力したＮＡＮＤ回路の段数に基づいて、基準クロック信号の１周期分の遅延に対応するディレイセルの段数（遅延段数）を算出する。
【００２８】
ＣＰＵ  Ｉ／Ｆ５は、集積回路１０１と、異常検出部１０が備えるＣＰＵ１０ａを接続するためのインターフェイスである。
【００２９】
異常検出部１０は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０ａを備え、遅延段数演算部４で算出された複数の遅延段数の値を記憶部１１に記憶させ、記憶部１１に記憶された複数の遅延段数の値から、遅延段数の平均値を算出し、遅延段数演算部４からＣＰＵ  Ｉ／Ｆ５を介して遅延段数の値が入力される毎に、その入力された遅延段数と平均値とを比較する。ＣＰＵ１０ａは、遅延段数演算部４から入力された遅延段数と平均値の比較により、両者の差の絶対値が設定値αより大きいか否かを判定し、両者の差の絶対値が設定値αより大きいと判定した場合、基準クロック信号に異常があるとみなす。
【００３０】
なお、上述では、ＣＰＵ１０ａは、遅延段数演算部４から入力された遅延段数と平均値の差の絶対値が設定値αより大きいか否かを判定したが、遅延段数演算部４から入力された遅延段数と平均値の差の絶対値の、平均値に対する割合が設定値より大きいか否かを判定するようにしてもよい。
【００３１】
記憶部１１は、クロック異常検出システム１００を構成する集積回路毎に、遅延段数演算部４で算出された複数の遅延段数の値を一定周期分記憶する。
【００３２】
次に、図５及び図６を参照して、本実施の形態における動作を説明する。
図５は、遅延信号出力部２に入力される基準クロック信号（ＤＬ０）と、遅延信号出力部２から出力される遅延信号（ＤＬ１〜ＤＬｍ）のタイミングチャートの一例を示した図である。
【００３３】
図５に示すように、遅延信号出力部２に入力された基準クロック信号（ＤＬ０）は、ディレイセルＤＣ１により所定遅延量Ｘだけ遅延され、ディレイセルＤＣ１からインバータＩＮＶを介して遅延信号ＤＬ１が出力される。また、基準クロック信号（ＤＬ０）は、ディレイセルＤＣ１及びＤＣ２により所定遅延量Ｘの２倍だけ遅延され、ディレイセルＤＣ２からインバータＩＮＶを介して遅延信号ＤＬ２が出力される。同様に、基準クロック信号（ＤＬ０）は、ディレイセルＤＣ１〜ＤＣｋ（ｋ＝１、２、…、ｍ）により、所定遅延量Ｘのｋ倍だけ遅延され、ディレイセルＤＣｋからインバータＩＮＶを介して遅延信号ＤＬｋが出力される。
【００３４】
遅延信号出力部２から出力された各遅延信号は、同期信号検出部３内のフリップフロップＦＦ１〜ＦＦｍに入力される。フリップフロップＦＦ１〜ＦＦｍには、基準クロック信号の立ち上がりエッジに同期したタイミングで、入力された遅延信号ＤＬ１〜ＤＬｍの値（“Ｈ”又は“Ｌ”）が取り込まれ、取り込まれた値が保持される。フリップフロップＦＦＡ〜ＦＦｍの出力端子Ｑからは、フリップフロップに保持された値が出力され、反転出力端子ＱＢからは、保持された値を反転した値が出力される。
【００３５】
フリップフロップＦＦｋ（ｋ＝１、２、…、ｍ−１）の出力端子Ｑからの出力値は、ＮＡＮＤ回路Ｎｋの一方の端子に入力され、フリップフロップＦＦｋ＋１の反転出力端子ＱＢからの出力値は、ＮＡＮＤ回路Ｎｋの他方の端子に入力される。ＮＡＮＤ回路Ｎ１〜Ｎｍでは、フリップフロップＦＦ１〜ＦＦｍから入力された２つの値の否定論理積が演算され、演算結果は、遅延段数演算部４に出力される。基準クロック信号の立ち上がりエッジに同期した遅延信号に対応するＮＡＮＤ回路からＬレベルが出力され、基準クロック信号の立ち上がりエッジに同期していない遅延信号に対応するＮＡＮＤ回路からＨレベルが出力される。
【００３６】
図５に示したタイミングチャートでは、遅延信号ＤＬ１００が、基準クロック信号と１回目に同期し、遅延信号ＤＬ２００が、基準クロック信号と２回目に同期している。従って、ＮＡＮＤ回路Ｎ１００及びＮ２００からＬレベルが出力され、その他のＮＡＮＤ回路からＨレベルが出力される。
【００３７】
遅延段数演算部４では、Ｌレベルを出力した２つのＮＡＮＤ回路の段数の差から、基準クロック信号の１周期分の遅延に対応するディレイセルの段数（遅延段数）が算出される。図５に示したタイミングチャートの例では、ＮＡＮＤ回路Ｎ１００及びＮ２００からＬレベルが出力されることから、遅延段数は、２００−１００＝１００段となる。遅延段数演算部４で算出された遅延段数は、ＣＰＵＩ／Ｆ５を介して異常検出部１０に出力される。
【００３８】
遅延段数演算部４から入力された複数の遅延段数の値は記憶部１１に記憶され、異常検出部１０において、記憶部１１に記憶された複数の遅延段数の値から、遅延段数の平均値が算出される。遅延段数演算部４から遅延段数の値が入力される毎に、異常検出部１０では、その入力された遅延段数と平均値とが比較され、両者の差の絶対値が設定値αより大きいか否かが判定される。遅延段数演算部４から入力された遅延段数と平均値との差の絶対値が設定値αより大きいと判定された場合、基準クロック信号に異常があるとみなされる。
【００３９】
例えば、遅延信号出力部２にノイズ等が入り込むことによって、遅延信号出力部２から出力される遅延信号に、図６に示すような、基準クロック信号の周期より小さな周期を有する微小パルスＰが入った場合、遅延信号ＤＬ１００が基準クロック信号と１回目に同期した後、遅延信号ＤＬ１０５が基準クロック信号と２回目に同期することになる。この場合、遅延段数は、１０５−１００＝５となる。
【００４０】
例えば、遅延段数の平均値が１００で、判定の基準となる設定値αが３であるとする。この場合、遅延段数演算部４で算出された遅延段数５と、遅延段数の平均値１００の差の絶対値は９５となり、この値は、設定値α＝３よりも著しく大きいため、基準クロック信号に異常があると判定される。なお、上述では、図６に示すように、遅延信号出力部２にノイズ等の微小パルスが入力された場合に、基準クロック信号の異常を検出する場合を示したが、基準クロック信号の周期が突然変化した場合（マルチクロックの切り替え）においても、基準クロック信号の異常を検出することができる。
【００４１】
以上のように、本第１の実施の形態のクロック異常検出システム１００によれば、各集積回路の基準クロック信号（システムクロック）の１周期に係るディレイセルの段数（遅延段数）のデータを一元管理することにより、クロック周期の急激な変化等、システムクロックの異常が発生した集積回路を短時間で容易に特定できる。また、記憶部１１に、各集積回路の遅延段数のデータを一定周期分サンプリングすることにより、各集積回路におけるシステムクロックの異常を時系列で解析することができる。また、一つの集積回路でクロック異常が発生した時の他の集積回路の状況等、集積回路同士の関係を把握することができる。
【００４２】
［第２の実施の形態］
次に、図７及び図８を参照して、本発明の第２の実施の形態について説明する。第１の実施の形態では、各集積回路が備えるクロック周期検出回路１から出力される遅延段数のデータを一つのメモリ（記憶部１１）が記憶する場合を示したが、第２の実施の形態では、各集積回路毎に、遅延段数のデータを記憶するメモリを備える場合について示す。
【００４３】
まず、第２の実施の形態における構成を説明する。図７に、本発明の第２の実施の形態に係るクロック異常検出システム２００の全体構成を示す。クロック異常検出システム２００は、図７に示すように、複数の集積回路２０１、異常検出部２０により構成され、複数の集積回路２０１は、異常検出部１０に接続されている。各集積回路２０１は、記憶部６を備えている。
【００４４】
図８に、図７のクロック異常検出システム２００の内部構成を示す。集積回路２０１は、図８に示すように、クロック周期検出回路１、ＣＰＵ  Ｉ／Ｆ５、記憶部６、ユーザ・ロジックから構成され、ＣＰＵ  Ｉ／Ｆ５を介して異常検出部２０に接続される。図８のクロック周期検出回路１は、第１の実施の形態において図２に示したクロック周期検出回路１と同一ゆえ、その機能説明を省略する。
【００４５】
ＣＰＵ  Ｉ／Ｆ５は、集積回路２０１と、異常検出部２０が備えるＣＰＵ２０ａを接続するためのインターフェイスである。
【００４６】
記憶部６は、クロック周期検出回路１の遅延段数演算部４で算出された複数の遅延段数の値を一定周期分記憶する。
【００４７】
異常検出部２０は、ＣＰＵ２０ａを備え、各集積回路２０１の記憶部６に記憶された複数の遅延段数の値を読み出して、遅延段数の平均値を算出し、算出された平均値と、読み出された遅延段数の値とを比較する。ＣＰＵ２０ａは、平均値と読み出された遅延段数の値の比較により、両者の差の絶対値が設定値αより大きいか否かを判定し、両者の差の絶対値が設定値αより大きいと判定した場合、基準クロック信号に異常があるとみなす。
【００４８】
なお、上述では、ＣＰＵ２０ａは、遅延段数の平均値と、各集積回路２０１の記憶部６から読み出された遅延段数の値の差の絶対値が設定値αより大きいか否かを判定したが、平均値と遅延段数の値の差の絶対値の、平均値に対する割合が設定値より大きいか否かを判定するようにしてもよい。
【００４９】
第２の実施の形態における動作は、異常検出部２０が、各集積回路２０１が有する記憶部６から遅延段数の値を読み出して、各集積回路における基準クロック信号の異常を検出すること以外は、第１の実施の形態における動作と略同一ゆえ、その説明を省略する。
【００５０】
以上のように、本第２の実施の形態のクロック異常検出システム２００によれば、各集積回路の基準クロック信号（システムクロック）の１周期に係るディレイセルの段数（遅延段数）のデータを一元管理することにより、クロック周期の急激な変化等、システムクロックの異常が発生した集積回路を短時間で容易に特定できる。また、各集積回路毎に遅延段数のデータを一定周期分サンプリングし、各集積回路でサンプリングされたデータを一括して管理することにより、各集積回路におけるシステムクロックの異常を時系列で解析することができる。また、一つの集積回路でクロック異常が発生した時の他の集積回路の状況等、集積回路同士の関係を把握することができる。
【００５１】
［第３の実施の形態］
次に、図９及び図１０を参照して、本発明の第３の実施の形態について説明する。第１及び第２の実施の形態では、各集積回路の外部に接続された異常検出部が、各集積回路の基準クロック信号の異常を検出する場合を示したが、第３の実施の形態では、各集積回路に、基準クロック信号の異常を検出する回路が備えられている場合を示す。
【００５２】
まず、第３の実施の形態における構成を説明する。図９に、本発明の第３の実施の形態に係るクロック異常検出システム３００の全体構成を示す。クロック異常検出システム３００は、図７に示すように、複数の集積回路３０１、ＣＰＵ３０により構成され、複数の集積回路３０１は、ＣＰＵ３０に接続されている。各集積回路３０１は、クロック異常検出回路８を備えている。
【００５３】
図１０に、図９のクロック異常検出システム３００の内部構成を示す。集積回路３０１は、図１０に示すように、クロック異常検出回路８、ＣＰＵ  Ｉ／Ｆ５、ユーザ・ロジックから構成され、ＣＰＵ  Ｉ／Ｆ５を介してＣＰＵ３０に接続される。
【００５４】
クロック異常検出回路８は、遅延信号出力部２、同期信号検出部３、遅延段数演算部４、記憶部６、異常検出部７により構成される。遅延信号出力部２、同期信号検出部３、遅延段数演算部４は、第１の実施の形態において、図２に示した延信号出力部２、同期信号検出部３、遅延段数演算部４と同一ゆえ、その機能説明を省略する。
【００５５】
記憶部６は、遅延段数演算部４で算出された複数の遅延段数の値を一定周期分記憶する。
【００５６】
異常検出部７は、記憶部６に記憶された複数の遅延段数の値から、遅延段数の平均値を算出し、遅延段数演算部４から遅延段数の値が入力される毎に、その入力された遅延段数と平均値とを比較する。異常検出部７は、平均値と、遅延段数演算部４から入力された遅延段数との比較により、両者の差の絶対値が設定値αより大きいか否かを判定する。異常検出部７は、両者の差の絶対値が設定値αより大きいと判定した場合、基準クロック信号に異常があるとみなし、エラー信号を生成して、ＣＰＵ  Ｉ／Ｆ５を介してＣＰＵ３０に出力する。
【００５７】
なお、上述では、異常検出部７は、遅延段数の平均値と、遅延段数演算部４から入力された遅延段数の値の差の絶対値が設定値αより大きいか否かを判定したが、平均値と遅延段数の値の差の絶対値の、平均値に対する割合が設定値より大きいか否かを判定するようにしてもよい。
【００５８】
ここで、異常検出部７における判定の基準となる設定値αは、異常検出部７内のレジスタに保存されおり、外部装置４０からＣＰＵ３０を経由して書き換えることができる。ここで、外部装置４０は、パーソナルコンピュータ、スイッチＢＯＸ等の装置である。基準クロック信号の周波数に応じて、基準クロック信号の１周期の遅延段数が変化し、ディレイセル１段分に対する重み（ディレイセル１段分が基準クロック信号の１周期に占める割合）が変化する。このため、判定の基準となる設定値αは、基準クロック信号の周波数に応じて書き換えられる。
【００５９】
ＣＰＵ  Ｉ／Ｆ５は、集積回路３０１と、ＣＰＵ３０を接続するためのインターフェイスである。ＣＰＵ３０は、入力されたエラー信号から、基準クロック信号に異常が発生した集積回路を特定する。
【００６０】
第３の実施の形態における動作は、第２の実施の形態における異常検出部２０（ＣＰＵ２０ａ）に代わって、各集積回路３０１が備える異常検出部３０が、基準クロック信号の異常を検出すること以外は、第２の実施の形態における動作と略同一ゆえ、その説明を省略する。
【００６１】
以上のように、本第３の実施の形態のクロック異常検出システム３００によれば、各集積回路３０１が、システムクロック（基準クロック信号）の異常を検出可能にしたことにより、ＣＰＵ３０により、システムクロックに異常が発生した集積回路を短時間で一層容易に特定することができる。また、集積回路内にデジタル回路でクロック異常検出回路８を構成することにより、システムクロックの異常検出を、安価なコストで実現することができる。
【００６２】
更に、システムクロックの異常を検出するための基準となる設定値αが、外部装置４０によりＣＰＵ３０を経由して書き換え可能であることにより、システムクロックの周波数が変化しても、システムクロックの異常を検出することができる。
【００６３】
なお、上記各実施の形態における記述内容は、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００６４】
【発明の効果】
請求項１に記載の発明によれば、一つの異常検出部により、各集積回路における基準クロック信号の異常を検出できるようにしたことにより、基準クロック信号の異常が発生した集積回路を短時間で容易に特定できる。また、記憶部に、各集積回路の遅延段数の値を記憶するようにしたことにより、各集積回路における基準クロック信号の異常を時系列で解析することができる。更に、一つの集積回路でクロック異常が発生した時の他の集積回路の状況等、集積回路同士の関係を把握することができる。
【００６５】
請求項２に記載の発明によれば、各集積回路毎に、基準クロック信号の１周期に係る遅延素子の段数（遅延段数）の値を記憶し、一つの異常検出部により、各集積回路における基準クロック信号の異常を検出できるようにしたことにより、基準クロック信号の異常が発生した集積回路を短時間で容易に特定できる。また、各集積回路における基準クロック信号の異常を時系列で解析することができる。更に、一つの集積回路でクロック異常が発生した時の他の集積回路の状況等、集積回路同士の関係を把握することができる。
【００６６】
請求項３に記載の発明によれば、各集積回路毎に、基準クロック信号の異常を検出できるようにしたことにより、基準クロック信号の異常が発生した集積回路を短時間で一層容易に特定することができる。また、各集積回路毎に基準クロック信号の異常を検出するような構成にすることにより、基準クロック信号の異常検出を、安価なコストで実現することができる。
【００６７】
請求項４に記載の発明によれば、請求項３の発明の効果に加えて、異常判定部による判定の基準となる設定値が、外部装置から設定されることにより、基準クロック信号の周波数が変化しても、基準クロック信号の異常を検出することができる。
【００６８】
請求項５に記載の発明によれば、請求項１〜４の何れか一項に記載の発明の効果に加えて、異常検出部は、遅延素子の段数（遅延段数）とその平均値の差の絶対値が、予め設定された値より大きい場合に、基準クロック信号の異常を検出することにより、基準クロック信号の異常を容易に検出することができる。
【００６９】
請求項６に記載の発明によれば、請求項１〜４の何れか一項に記載の発明の効果に加えて、異常検出部は、遅延素子の段数（遅延段数）とその平均値の差の絶対値の、平均値に対する割合が、予め設定された値より大きい場合に、基準クロック信号の異常を検出することにより、基準クロック信号の異常を容易に検出することができる。
【図面の簡単な説明】
【図１】本発明を適用した第１の実施の形態におけるクロック異常検出システム１００の全体構成を示す図。
【図２】図１のクロック異常検出システム１００の内部構成を示すブロック図。
【図３】遅延信号出力部２の回路構成を示す図。
【図４】同期信号検出部３の回路構成を示す図。
【図５】遅延信号出力部２から出力される遅延信号を示すタイミングチャート。
【図６】基準クロック信号に異常が発生した場合に、遅延信号出力部２から出力される遅延信号を示すタイミングチャート。
【図７】本発明を適用した第２の実施の形態におけるクロック異常検出システム２００の全体構成を示す図。
【図８】図７のクロック異常検出システム２００の内部構成を示すブロック図。
【図９】本発明を適用した第３の実施の形態におけるクロック異常検出システム３００の全体構成を示す図。
【図１０】図９のクロック異常検出システム３００の内部構成を示すブロック図。
【符号の説明】
１    クロック周期検出回路
２    遅延信号出力部
３    同期信号検出部
４    遅延段数演算部
５    ＣＰＵ  Ｉ／Ｆ
６    記憶部
７    異常検出部
８    クロック異常検出回路
１０、２０    異常検出部
１０ａ、２０ａ、３０    ＣＰＵ
１１  記憶部
４０  外部装置
１００、２００、３００    クロック異常検出システム
１０１、２０１、３０１    集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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