(57)【要約】【課題】平衡デバイスポートを有する多ポートデバイスの電気的挙動を予測する【解決手段】デバイス（５００，１９００）の電気的挙動を予測するシステムであって、演算処理手段と、平衡入力ポート（１０２）および平衡出力ポート（１０８）を有する少なくとも１つの平衡整合回路網（１００）を表現する手段と、前記平衡出力ポート（１０８）と前記デバイス（５００）の平衡ポートとの間の前記少なくとも１つの整合回路網の接続を表現する手段と、整合回路網Ｓパラメータ行列ＳＭを計算する手段と、デバイスＳパラメータ行列ＳＤを求める手段と、前記デバイス（５００）と組み合わせた前記整合回路網（１００）についての直列接続Ｓパラメータ行列ＳＣを計算する手段と、前記直列接続Ｓパラメータ行列から混在モード直列接続ＳパラメータＳＣｍｍを抽出する手段と、を備えることを特徴とする。【選択図】図２４
2004030598.tif 000002
【特許請求の範囲】
【請求項１】
デバイスの電気的挙動を予測するシステムであって、
演算処理手段と、
平衡入力ポートおよび平衡出力ポートを有する少なくとも１つの平衡整合回路網を表現する手段と、
前記平衡出力ポートと前記デバイスの平衡ポートとの間の前記少なくとも１つの整合回路網の接続を表現する手段と、
整合回路網Ｓパラメータ行列ＳＭを計算する手段と、
デバイスＳパラメータ行列ＳＤを求める手段と、
前記デバイスと組み合わせた前記整合回路網についての直列接続Ｓパラメータ行列ＳＣを計算する手段と、
前記直列接続Ｓパラメータ行列から混在モード直列接続ＳパラメータＳＣｍｍを抽出する手段と、
を備えることを特徴とするシステム。
【請求項２】
少なくとも１つの整合回路網の前記表現手段は、さらに、分流回路網と格子回路網の組み合わせをもって、前記少なくとも１つの整合回路網を表現する手段を備える、
ことを特徴とする請求項１に記載のシステム。
【請求項３】
前記表現手段は、さらに、インピーダンス変換素子を有する前記少なくとも１つの整合回路網を表現する手段を備える、
ことを特徴とする請求項２に記載のシステム。
【請求項４】
前記少なくとも１つの整合回路網は、平衡インピーダンス変換素子と、第１の分流回路網と、第１の格子回路網と、第２の分流回路網と、第２の格子回路網との直列接続組み合わせを備え、
前記各分流回路網は、第１と第２の分流接続点間の並列インピーダンス素子と、それぞれ前記第１と第２の分流接続点間の第１及び第２の分流インピーダンス素子と、基準電位端を具備し、
前記格子回路網は、第１と第３の格子接続点間の第１の直列インピーダンス素子と、前記第２と第４の格子接続点間の第２の直列インピーダンス素子と、前記第１と第４の格子接続点間の第１の交差インピーダンス素子と、前記第２と第３の格子接続点間の第２の交差インピーダンス素子とを具備し、
前記システムは、対応する整合回路網Ｓパラメータ行列ＳＭを計算する手段と、前記整合回路網１００と電気的に組み合わせた前記デバイスの少なくとも１つのポートの特性を解明する手段とを備える、
ことを特徴とする請求項１乃至請求項３のいずれかに記載のシステム。
【請求項５】
前記整合回路網Ｓパラメータ行列の計算手段はさらに、前記第１の分流回路網及び第２の分流回路網について開放インピーダンス行列Ｚを計算する手段と、前記第１及び第２の格子インピーダンス回路網について短絡アドミッタンス行列Ｙを計算する手段と、前記整合回路網についてインピーダンス行列を計算する手段と、前記インピーダンス行列を前記整合回路網Ｓパラメータ行列へ変換する手段を備える、
ことを特徴とする請求項２乃至請求項４のいずれかに記載のシステム。
【請求項６】
さらに、前記直列接続Ｓパラメータ行列ＳＣを任意の特性インピーダンスへ正規化する手段を備える、
ことを特徴とする請求項５に記載の前記システム。
【請求項７】
さらに、前記直列接続Ｓパラメータ行列から多ポート混在モードＳパラメータを抽出する手段を備える、
ことを特徴とする請求項１乃至請求項６のいずれかに記載の前記システム。
【請求項８】
さらに、前記デバイスの少なくとも１つの不平衡ポートと電気的に組み合わせた少なくとも１つの不平衡整合回路網を表現する手段を備える、
ことを特徴とする請求項１乃至請求項７のいずれかに記載の前記システム。
【請求項９】
前記デバイスは複数の平衡ポート有し、
前記システムは、前記平衡整合回路網の表現と整合回路網Ｓパラメータ行列ＳＭの計算を繰り返す手段をさらに備える、
ことを特徴とする請求項１乃至請求項９のいずれかに記載の前記システム。
【請求項１０】
前記正規化手段は、前記整合回路網を異なる特性インピーダンス値へ正規化する、
ことを特徴とする請求項９に記載の前記システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、平衡デバイスポートを有する多ポートデバイスの電気的挙動を予測するシステムに関する。
【０００２】
【従来の技術】
ディジタル電子機器のためのデータ転送速度は、無線通信や有線通信の全ての分野で増加している。従って、ビデオや高品位テレビ（ＨＤＴＶ）やグラフィックスやシリアルインターフェースや他の多くのアプリケーション向けのディジタルデータストリームは、より高い帯域を必要としている。ディジタルデータの転送速度の増加はインターネットの成長する人気に一部起因するものであり、チップや機能ボードやシステムの間の高速相互接続を必要としている。当事者には言うまでもないが、データはディジタルであっても、ディジタルデータがそこに沿って移動する伝送媒体はアナログである。
【０００３】
帯域の増加は、雑音源に対しディジタル通信回路がより影響を受け易くする。より高いデータ伝送速度を達成するため、電子回路は電磁障害に対する不感応性を改善し、偶数次高調波を抑制でき、非理想的接地に対しより高い許容範囲を持つようにせねばならない。平衡伝送型の回路構成の使用は、前記事項の達成に役立つ。従って、平衡伝送型の回路構成は過去に比べより一般的になっている。用語「平衡回路構成」に精通した当事者には、それが電気信号をデバイスの単一平衡ポート（シングル・バランスド・ポート）へ給送する、適当に結合された２つの導体線路の存在を意味することは言うまでもないことである。２つの端子がデバイスの単一平衡ポート（シングル・バランスド・ポート）を形成するのは、各端子を被結合導体の一方へ接続した場合である。ここで使用する用語「デバイス」は、電気的挙動を呈する任意のデバイスあるいは回路を指す。平衡デバイスの解析は、デバイスの標準Ｓパラメータを混在モードＳパラメータに変換することで達成することができる。混在モードＳパラメータは、平衡構造内を伝搬する差動モード信号と同相モード信号を記述するものである。２つの被結合導体を互いに１８０度位相をずらし同振幅でもって駆動したときに、差動モードが発生する。２つの被結合導体が同相同振幅を有するときに、同相モードが発生する。平衡構造内の理想的な信号は、純差動モードである。差動モードが有利であるのは、被結合導体上の電圧が「１」を表わしかつ反対極性を有する場合に、高速ディジタル差動受信器が不平衡の場合よりも大電圧を発生し、ディジタル値「１」を表わすからである。同様に、被結合導体上の電圧が「０」を表わしかつ反対極性を有する場合は、差動受信器は不平衡の場合よりも小電圧を発生し、ディジタル値「０」を表わす。平衡回路構成において導体を結合する目的は、接地面の戻り線路内で発生する雑音などのあらゆる同相モード信号が両導体上で同振幅同位相に見えるようになし、ディジタル差動受信器でキャンセルすることにある。
【０００４】
不平衡の回路構成を有するデバイスのディジタル設計者が用いる幾つかのツールキットの一部として試験、測定、解析の各手法が開発され、１つのモデルに基づくデバイスや素子の多数相互接続からなるデバイスの電気的挙動の予測に役立っている。デバイス設計を準備した後、設計者は新規に設計したデバイスの電気的挙動を数学的に予測し、そのデバイスにとっての所望性能仕様に対しそれを比較することが可能となる。場合によっては、予測された電気挙動は所望の性能仕様を満たさず、それ故にデバイスを設計しようとしているニーズに応えないことがある。こうした場合、電子設計者は新規設計デバイスを試作しないことを選択し、所望の予測挙動が得られるようデバイスの再設計へと進む。期待性能を満たさないデバイスの試作ステップの排除は、無駄な努力と経費を排し、より性能の良好な製品の市場への投入時間を改善するのに役立つ。
【０００５】
ここで「ディエンベディング／エンベディング・アプリケーションノート」と呼ぶ非特許文献１には、「ディエンベディング（除去）」と名付けた方法が開示されている。ディエンベディング手法は、２つのアダプタを直列接続（カスケード接続）したデバイスの測定値と２つのアダプタ自体の測定値からのデバイスのＳパラメータを割り出すのに用いられる。ディエンベディング／エンベディング・アプリケーションノートには、モデル化デバイスの電気的挙動を予測する「エンベディング」と名付けた方法もまた開示されている。エンベディング処理では、デバイスのＳパラメータと２つのアダプタのＳパラメータとの組み合わせがアダプタとの電気的な組み合わせにおけるデバイスの挙動を予測するのに役立つ。エンベディング処理に使用するＳパラメータはディエンベディング処理から入手するか、あるいは回路のモデル化と関連Ｓパラメータの計算を通じて入手することができる。エンベディング及びディエンベディング手法の使用が、コンピュータ支援設計（ＣＡＤ）ツールと電子デバイス設計者ツールキットの測定ツールとの間の重要なリンクをもたらす。
【０００６】
【非特許文献１】
「ベクトル・ネットワーク・アナライザを使用したＳパラメータ・ネットワークのディエンベディング及びエンベディング」，アプリケーションノート１３６４−１，アジレントテクノロジーズ・インク，２０００年１１月
【０００７】
【発明が解決しようとする課題】
ディエンベディング／エンベディング・アプリケーションノートにて教示されるエンベディング手法の１つの限界は、教示用途が不平衡デバイスに向けられたものであることである。従来技術は平衡デバイスに適用できる手法を提供しておらず、しかも電子設計分野の平衡デバイスの使用は増えつつある。それ故、平衡デバイスや平衡回路に適用可能なエンベディング手法に対する要求が存在する。
【０００８】
平衡と不平衡のデバイスポートを両方有するデバイスや回路の使用もまた、より一般的になっている。両ポート様式を有するデバイスや回路を、本願明細書では「混在ポートデバイス」と呼ぶことにする。用語「デバイス」がデバイスと回路を指すことは理解されたい。混在ポートデバイスでは、不平衡デバイスポートと平衡ポートが平衡回路構成と不平衡回路構成のインタフェースとなり、不平衡回路構成と平衡回路構成を単一作動システムとして併せ一体化してあるのが普通である。それ故、混在ポートデバイスだけでなく純平衡デバイスも併せ電気的な挙動を予測する方法に対する要求が存在する。
【０００９】
多くの平衡回路構成では、デバイスを整合回路網内にエンベディングしたときに、ユーザはその電気的挙動を予測することを欲する。一般に、モデル測定値すなわちＳパラメータ測定値は、整合回路網を表す。ベクトル回路網解析器は、線形デバイスのＳパラメータを測定する。ベクトル回路網解析器を、ベクトル・ネットワーク・アナライザとも称され、以降、ＶＮＡと略称する。大半の市販のＶＮＡは５０オーム標準に校正してあるため、測定したＳパラメータＳＤは５０オーム特性インピーダンスへ正規化される。Ｓパラメータ行列ＳＤは、それ故に特性インピーダンスの関数となる。平衡フィルタのような一部の平衡デバイスは、不平衡デバイスポート向けの従来の５０オームや平衡ポート向けの従来の１００オーム以外の特性インピーダンスへの正規化を必要とする。その上、デバイスインピーダンスの正規化は、ポートごとに異なることもある。多くの商用電子設計自動化ソフトウェアパッケージは、モデルにより表わされる不平衡整合回路網のモデル化へ利用可能で、ユーザが指定したインピーダンスへモデルを正規化できるようにしてある。平衡混在ポート型の回路構成に関し、この種の市販のソフトウェアパッケージは一切存在しない。それ故、任意のインピーダンス値への正規化を可能にする純差動混在ポートデバイスのエンベディング手法に対する要求が存在する。
【００１０】
【課題を解決するための手段】
本発明は、上記課題を解決したものであり、デバイスの電気的挙動を予測するシステムであって、演算処理手段と、平衡入力ポートおよび平衡出力ポートを有する少なくとも１つの平衡整合回路網を表現する手段と、前記平衡出力ポートと前記デバイスの平衡ポートとの間の前記少なくとも１つの整合回路網の接続を表現する手段と、整合回路網Ｓパラメータ行列ＳＭを計算する手段と、デバイスＳパラメータ行列ＳＤを求める手段と、前記デバイスと組み合わせた前記整合回路網についての直列接続Ｓパラメータ行列ＳＣを計算する手段と、前記直列接続Ｓパラメータ行列から混在モード直列接続ＳパラメータＳＣｍｍを抽出する手段と、を備えることを特徴とする。
【００１１】
【発明の実施の形態】
整合回路や整合回路網は、デバイスに現われるインピーダンスを記述する電気的モデルを表す。本発明の教示は、デバイスと組み合わせて表わされる特定の整合回路の仕様をもたらすものである。図１を具体的に参照するに、第１の入力端子１０４と第２の入力端子１０６とを含む平衡入力ポート１０２、および、第１の出力ポート１１０と第２の出力ポート１１２とを含む平衡出力ポート１０８を有する整合回路網１００が図示してある。整合回路網１００は、平衡入力ポート１０２と平衡出力ポート１０８との間のインピーダンスを表す一般的な回路モデルの一実施形態である。図１に示す整合回路網１００の実施形態は、三つの異なる副回路の電気的組み合わせを備える。各副回路は、個別の不平衡入力ポートと不平衡出力ポートをもって表わしてある。
【００１２】
従来のＶＮＡは、固定インピーダンス環境下でデバイスのパラメータを測定する。一般に、固定インピーダンス環境は全ての被測定デバイスポートについて５０オームであり、「基準特性インピーダンス」と呼ばれる。被測定デバイスの各ポートに対し、任意のインピーダンスの選択を可能にすることが望ましい。第１の副回路部はインピーダンス変換素子２０２であり、図２に図示してある。インピーダンス変換素子２０２は、平衡インピーダンス変換入力ポート２０４におけるインピーダンスを平衡インピーダンス変換出力ポート２０６における異なるインピーダンスへ変換する平衡２ポート回路素子の理想的モデルである。
【００１３】
第２の副回路部は、図３に示す一般的な平衡２ポート分流回路網３０２である。分流回路網３０２は、第１の分流接続点３０６と第２の分流接続点３０８との間に配設した並列インピーダンス素子３０４を含む。第１の分流接続点３０６は、第１の入力端子３１０と第１の出力端子３１４とに共通である。第２の分流接続点３０８は、第２の入力端子３１２と第２の出力端子３１６とに共通である。第１の入力端子３１０と第２の入力端子３１２は、分流回路網３０２用の第１の平衡入力ポート３１８を構成している。第１の出力端子３１４と第２の出力端子３１６は、分流回路網３０２用の第２の平衡出力ポート３２０を構成している。一般的な分流回路網３２０は、また、第１の分流接続点３０６と共通電位端１０１との間に電気的に配設した第１の分流インピーダンス素子３２２、および、第２の分流接続点３０８と共通電位端１０１との間に電気的に配設した第２の分流インピーダンス素子３２４を含む。当事者には言うまでもないが、この種のモデルを用いたときに、どんなインピーダンス素子も短絡回路あるいは開放回路のどちらかとして一般化することができる。
【００１４】
第３の副回路部は、図４に示す一般的な平衡２ポート格子回路網４０２である。格子回路網４０２は、第１の格子回路網接続点４０６と第３の格子回路網接続点４１０との間に第１の直列インピーダンス素子４０４を備える。格子回路網４０２はまた、第２の格子回路網接続点４０８と第４の格子回路網接続点４１２との間に第２の直列インピーダンス素子４１４を備える。第１の格子回路網接続点４０６と第２の格子回路網接続点４０８は、格子回路網４０２の平衡入力ポート４１６を構成する。第３の格子回路網接続点４１０と第４の格子回路網接続点４１２は、格子回路網４０２の平衡出力ポート４１８を構成する。一般的な格子回路網４０２は、第１の交差インピーダンス素子４２２と第２の交差インピーダンス素子４２０を備える。第１の交差インピーダンス素子４２２は、第１の格子回路網接続点４０６と第４の格子回路網接続点４１２との間に電気的に配設される。第２の交差インピーダンス素子４２０は、第２の格子回路網接続点４０８と第３の格子回路網接続点４１０との間に電気的に配設される。当事者には言うまでもないが、この種のモデルを用いたときにどんなインピーダンス素子も短絡回路あるいは開放回路のどちらかとして一般化することができる。
【００１５】
図１に示す整合回路網実施形態は、１つのインピーダンス変換素子２０２、および、１つの分流回路網３０２と１つの格子回路網４０２との組み合わせからなる２つの回路を備える。図１は、平衡入力ポート１０２と平衡出力ポート１０８の間のインピーダンスを表す一般的な回路の一実施形態を表わす。より複雑な整合回路は、必要数の追加の分流回路網と格子回路網を含む組み合わせ回路として表わすことができよう。
【００１６】
図５を具体的に参照するに、平衡回路構成を有する多ポートデバイス５００が図示してある。デバイス５００は、図１に例示す平衡整合回路網１００と同様の構造を有する複数の平衡整合回路網内にエンベディングしてある。本発明の開示は、「複数の装置ポートを有する装置の特性を解明する方法及び機器」と題し、２００２年３月１４日に出願した米国特許出願第１０／０９８，０４０号の利点と併せ、複数の平衡整合回路網１００中にエンベディングした多ポートデバイス５００のＳパラメータの予測を可能にする。以降、米国特許出願第１０／０９８，０４０号を「エンベディング／ディエンベディング特許出願」と呼ぶ。エンベディング／ディエンベディング特許出願は、その教示を本願明細書中に参照用に取り込むものであるが、２Ｎポートアダプタが接続されるＮポートデバイスの挙動を予測する方法が教示されている。この教示は、デバイスとデバイスに接続されるアダプタの分散パラメータ（Ｓパラメータ）が既知であるときに、２つのデバイスあるいは回路を直列接続したものの電気的挙動の予測方法を示している。得られるのは、直列接続Ｓパラメータ行列ＳＣである。
【００１７】
エンベディング／ディエンベディング特許出願の教示を用いるため、ＳＭで表わされる整合平衡回路網のそれぞれのＳパラメータを入手する。図３を具体的に参照するに、Ｚ１は第１の分流インピーダンス素子３２２の複素インピーダンスを表わし、Ｚ２は並列インピーダンス素子３０４の複素インピーダンスを表わし、Ｚ３は第２の分流インピーダンス素子３２４の複素インピーダンスを表わす。従って、分流器回路網３０２の開放インピーダンス行列Ｚは、下記となる。
【００１８】
【数１】
2004030598.tif 000003
【００１９】
図４を具体的に参照するに、Ｚ４は第１の直列インピーダンス素子４０４の複素インピーダンスを表わす。Ｚ７は第２の直列インピーダンス素子４１４の複素インピーダンスを表わす。Ｚ５は、第１の交差インピーダンス素子４２２の複素インピーダンスを表す。Ｚ６は、第２の交差インピーダンス素子４２０の複素インピーダンスを表す。従って、格子回路網４０２の短絡アドミタンス行列Ｙは、下記となる。
【００２０】
【数２】
2004030598.tif 000004
【００２１】
図１に示す整合回路網の各分流インピーダンス素子や各直列インピーダンス素子や各交差インピーダンス素子は、多数の回路のうちの任意の１つとすることができる。実施例としてかつ例示のみを目的に、より一般的な回路構成の一部が図６から図１４に図示してある。平衡回路構成の設計者は、インピーダンス素子１１４からインピーダンス素子１２８のそれぞれを整合回路網１００のモデルをもって表現することを選択する。図６から図１４に示す各回路は、それらの複素インピーダンスによって表わすことができる。従って、整合回路網１００の構成部分であるインピーダンス素子１１４からインピーダンス素子１２８のそれぞれは、インピーダンスの実数部成分とインピーダンスの虚数部成分とにより数学的に表わすことができる。図６から図１４に示す各複素インピーダンスの実数部成分と虚数部成分は、それぞれ式３から式１１をもって記述される。
【００２２】
【数３】
2004030598.tif 000005
【００２３】
【数４】
2004030598.tif 000006
【００２４】
【数５】
2004030598.tif 000007
【００２５】
【数６】
2004030598.tif 000008
【００２６】
【数７】
2004030598.tif 000009
【００２７】
【数８】
2004030598.tif 000010
【００２８】
【数９】
2004030598.tif 000011
【００２９】
【数１０】
2004030598.tif 000012
【００３０】
【数１１】
2004030598.tif 000013
【００３１】
ここで、Ｒはオーム単位の抵抗値を表わし、Ｌはヘンリー単位のインダクタンス値を表わし、Ｃはファラッド単位の容量値を表わし、ｗ＝２πｆである。ここで、πは定数であり、ｆはヘルツ単位の動作周波数を表わす。より多くの複素インピーダンス素子が、図６から図１４により与えられる一般的な回路構成の直列接続あるいは並列接続から構成することができる。一例として、図１５に示す回路は図８に示す回路と図９に示す回路とを並列合成して構成したものである。図１６に示す回路は、図７に示す回路と図１０に示す回路とを並列合成して構成したものである。図１７に示す回路は、図６に示す回路と図１１に示す回路とを並列合成して構成したものである。図１８に示す回路は、図６に示す回路と図７に示す回路と図８に示す回路とを直列合成して構成したものである。図６から図１８に表す全ての回路の複素インピーダンス特性は、ソフトウェアライブラリに保存することができる。回路設計者が適当な整合回路網１００を確立するときに、従来の「クリックとドロップ」の手法を用いてライブラリから特定の回路構成を入手し、整合回路網向け一般モデルへ挿入することができる。整合回路網についての全構成インピーダンスを選択すると、対応する全インピーダンスを計算することができる。
【００３２】
複素インピーダンス成分を有する各回路にとって、誘導リアクタンスや容量リアクタンスのＱ値と周波数とが特定された場合、そこで等価抵抗を計算し、インピーダンス素子へ代入することができる。インダクタの等価直列抵抗ＲＱＬは、下式で与えられる。
【００３３】
【数１２】
2004030598.tif 000014
【００３４】
コンデンサの等価直列抵抗ＲＱＣは、下式で与えられる。
【００３５】
【数１３】
2004030598.tif 000015
【００３６】
コンデンサの等価並列抵抗ＲＱＣは、下式で与えられる。
【００３７】
【数１４】
2004030598.tif 000016
【００３８】
図１を具体的に参照するに、開放インピーダンスＺ行列と短絡アドミッタンスＹ行列を計算する前に、インピーダンス素子１１４からインピーダンス素子１２８の全ては、指定される基準特性インピーダンスＺｒｅｆへ正規化される。一般に、基準特性インピーダンスは５０オームとして指定される。開放インピーダンス行列と短絡アドミタンス行列によるＳパラメータ行列Ｓは、下式で与えられる。
【００３９】
【数１５】
2004030598.tif 000017
【００４０】
【数１６】
2004030598.tif 000018
【００４１】
ここで、Ｉは下式により規定される４行４列の単位行列である。
【００４２】
【数１７】
2004030598.tif 000019
【００４３】
整合回路網１００を構成する各副回路部のＳパラメータは、式１５，式１６から計算することができる。式１又は式２を用いることで、各構成回路のインピーダンス行列全体を解くことが可能である。式１５あるいは式１６で得られるインピーダンス行列を用いることで、構成回路の対応するＳパラメータ行列を解くことが可能となる。エンベディング／ディエンベディング特許出願の教示を用いることで、２つのＳパラメータ行列を組み合わせて、２つのデバイスの電気的な組み合わせに関するＳパラメータ行列へ至ることが可能である。整合回路網１００の単一の全体的Ｓパラメータ行列ＳＭが割り出されるまで、この手順は全ての副回路部について繰り返される。整合回路網１００に関して得られたＳパラメータ行列ＳＭは、インピーダンス行列やアドミッタンス行列と同じ基準特性インピーダンスへ正規化される。
【００４４】
図５を具体的に参照するに、複数の平衡整合回路網１００間にエンベディングした多ポート平衡デバイス５００が図示してある。各平衡整合回路網１００は、インピーダンス素子１１４からインピーダンス素子１２８に対し、異なる構成回路の選択を通じて異なるインピーダンス回路網とすることができる。平衡デバイス５００をエンベディングした各整合回路網１００は、固有の整合回路網Ｓパラメータ行列ＳＭを有することとなろう。２００１年９月１８日出願の「複数端子不平衡又は平衡デバイスの線形特性解明方法及び装置」と題する米国特許出願第０９／９５４，９６２号の教示は、米国仮特許出願第６０／２３３，５９６号（５９６仮特許出願と呼ぶ）に基づく優先権を主張するものであり、ここに参照用に取り込むことにするが、そこには多ポート混在モードＳパラメータの抽出方法が開示されている。本方法には、ＳＤとして指定された多ポート標準デバイスＳパラメータ行列を行列ＳＤｍｍでもって指定された混在モードＳパラメータとして知られる線形平衡パラメータへ変換することが含まれる。混在モードＳパラメータＳＤｍｍは、デバイスの平衡ポートと不平衡ポートとの間の相互作用を規定する項をもたらす。５９６仮特許出願には、任意の多ポート純平衡回路構成あるいは任意の多ポート混在回路構成の不平衡パラメータと平衡パラメータを抽出するための一般的統一解が記述されている。５９６仮特許出願に開示された本方法は、差動モード挙動と同相モード挙動との間、差動挙動と不平衡挙動との間、および、差動モードの電気的挙動と同相モードの電気的挙動との間の相互作用だけでなく、純差動モードや純同相モードや純不平衡電気的挙動も含む多ポートデバイスの平衡ポートと不平衡ポートとの間の任意の結合を予測することができる。エンベディング／ディエンベディング特許出願の教示を用いることで、平衡デバイス５００のＳパラメータＳＤが既知である場合に、多ポート平衡デバイス５００と複数の平衡整合回路網１００の直列組み合わせのＳパラメータを割り出すことが可能である。直列組み合わせから得られるＳパラメータ行列の表示は、ＳＣである。多ポート平衡デバイス５００と複数の整合回路網１００の直列組み合わせのＳパラメータを割り出した後、得られたＳパラメータＳＣは５９６仮特許出願の教示の利点とともに用い、直列組み合わせの混在モードＳパラメータＳＣｍｍの抽出に用いることができる。混在モードＳパラメータは、直列組み合わせの差動、同相、不平衡、混在モードの挙動の予測と解析に役立つ情報をもたらす。かくして、デバイスの線形Ｓパラメータと平衡整合回路網１００のインピーダンスモデルから複数の平衡回路網１００にエンベディングした平衡デバイスの電気的な組み合わせの混在モードＳパラメータ行列を抽出することが可能となる。
【００４５】
混在ポートデバイス、すなわち不平衡ポートと平衡ポートとの双方を有するデバイスの電気的挙動を予測する必要性もまた存在する。このケースは、本願明細書に示す一般的な解法の延長にある。図１９を具体的に参照するに、混在ポートデバイス１９００が図示してある。図示の如く、混在ポートデバイス１９００は、デバイス１９００の異なるポートに接続した平衡整合回路だけでなく不平衡回路もまた含むものである。最近の用途では、多数の混在ポートデバイスが存在する。実施例には、不平衡−平衡ラインバラン、フィルタ、３ｄＢ電力スプリッタ／カップラ、低温焼成セラミックデバイス、高性能マイクロプロセッサ部品、および、それらを支持する集積回路が含まれる。
【００４６】
図２０は、整合回路網２０００の不平衡実施形態を例示するものである。不平衡整合回路網２０００は、一般的な平衡整合回路網１００の簡略版を含む。具体的には、図１から図４を参照するに、仮に平衡整合回路網１００の第２の入力端子１０６と第２の出力端子１１２を接地電位端１０１に接続し、第２の分流接続点３０８と第２の直列接続点４０８と第４の直列接続点４１２もまた接地電位端１０１に接続したとすると、得られるのが図２０に示す不平衡整合回路網２０００である。図２１から図２３もまた、得られた構成不平衡インピーダンス変換素子２１００と不平衡分流回路網２２００と格子回路網２３００を示す。当事者には言うまでもないことではあるが、基準電位端１０１に対し特定のノードを終端させることで、平衡構成に比べさらに簡単化されたインピーダンス線路が得られる。図２１から図２３に示す汎用素子は、図２０に示す不平衡整合回路網回路構成の生成に用いられる。汎用平衡整合回路網１００と同様、その用途に適当なものとして回路内に追加の並列インピーダンス素子及び直列インピーダンス素子を用いることで、不平衡整合回路網モデルの追加の実施形態が達成可能である。ここに教示する一般解の利点は、平衡整合回路網１００と不平衡整合回路網２０００のモデル化に生成される任意の回路構成にそれを適用できることにある。
【００４７】
図２０に示す不平衡整合回路網２０００の実施形態は、第１の並列インピーダンス素子２００２と第２の並列インピーダンス素子２００４と第１の直列インピーダンス素子２００６と第２の直列インピーダンス素子２００８からなる。不平衡整合回路網２０００のＳパラメータを計算するため、構成副回路素子２００１から構成副回路素子２００８について開放インピーダンスと短絡アドミッタンスが計算される。
【００４８】
図２２の開放分流インピーダンス行列［Ｚ］は、下式で与えられる。
【００４９】
【数１８】
2004030598.tif 000020
【００５０】
図２３の短絡直列アドミタンス行列［Ｙ］は、下式で与えられる。
【００５１】
【数１９】
2004030598.tif 000021
【００５２】
式１８，式１９を用いて副回路のインピーダンス行列あるいはアドミッタンス行列を割り出した後、式１５，式１６を用いて不平衡整合回路網２０００を構成する各副回路のＳパラメータを計算することができる。当事者には言うまでもないことであるが、この場合の式１５，式１６の行列の次元は２行２列である。エンベディング／ディエンベディング特許出願の教示を用いることで、２つの副回路の直列接続組み合わせのＳパラメータを割り出すことができる。先に直列接続した回路と組み合わせた全ての副回路についてこの手順を複数回繰り返すことで、不平衡整合回路網２０００全体に対する単一のＳパラメータ行列を割り出すことができる。得られたＳパラメータ行列は、構成部分の開放インピーダンス行列や短絡アドミッタンス行列と同じ基準特性インピーダンスへ正規化される。
【００５３】
前述の如く、ＶＮＡは固定されたインピーダンス環境において、デバイスの特性試験を可能にする。しかしながら、５０オーム環境はしばしばデバイスの実際の電気的インピーダンス環境を表わしはしない。一般に、各デバイスポートは他の全てのデバイスポートに接続されたインピーダンスとは異なる値を有するインピーダンスに接続される。デバイスが動作するインピーダンス環境により近いインピーダンス環境においてデバイスの特性を解明する能力が、より正確で信頼できる特性解明をもたらす。それ故に、特性を解明したデバイスの各ポートにおいてユーザが選択したインピーダンス値を有するデバイスの特性を解明する必要が存在する。本発明の教示により、１以上の不平衡整合回路網２０００あるいは平衡整合回路網１００と組み合わせた不平衡デバイス１９００あるいは平衡デバイス５００の直列接続組み合わせの電気的挙動が予測できるようになる。図２，図２１を具体的に参照するに、それぞれ平衡インピーダンス変換素子２０２と不平衡インピーダンス変換素子２１００が図示してある。インピーダンス変換素子の機能は、基準特性インピーダンスへ正規化されるＳパラメータ行列を異なるインピーダンス値へ変更することにある。理想的には、回路設計者は基準インピーダンス値とは異なる整合インピーダンス値の正規化を随意確立することができる。デバイス５００あるいはデバイス１９００の各ポートをデバイス５００あるいはデバイス１９００の他のポート用に設定されたインピーダンスの正規化とは無関係なインピーダンスへ正規化することが、さらに望ましい。このインピーダンス変換を達成するには、不平衡整合回路網用に２行２列の行列演算が用いられ、平衡整合回路網用に４行４列の行列演算が用いられる。ここに記載した正規化公式は平衡回路構成用であり、それ故４行４列の行列演算が展開される。同じ定式化は、２行２列の行列演算を展開するケースを除き、不平衡のケースに用いることができる。
【００５４】
平衡整合回路網１００については、基準特性インピーダンスとは異なる特性インピーダンスへ正規化される４行４列のＳパラメータ行列の解を、開放インピーダンス行列Ｚあるいは短絡アドミッタンス行列Ｙにより表わすことができる。異なる特性インピーダンスへ正規化した回路網インピーダンスの関数としてＳパラメータを解く数式は、以下の通りである
【００５５】
【数２０】
2004030598.tif 000022
【００５６】
【数２１】
2004030598.tif 000023
【００５７】
ここで、行列ｃは正規化行列である。
【００５８】
正規化行列は、行添え字と列添え字の等しくない要素が零値を有するよう構成してある。正規化マトリックスの行添え字と列添え字が一致する場合は、行列要素は非零値を有する。従って、行列対角沿いにのみ値は非零とされる。非零値は、正規化対象各ポートについての特性インピーダンスの平方根に等しい。１つのポートについての正規化がそのままである場合、行列要素は基準特性インピーダンスＺｒｅｆの平方根値を有する。かくして、ポートｉを基準特性インピーダンスへではなく異なる特性インピーダンスへ正規化すべき場合は、ここで行ｉ列ｉの行列要素の値は新たな特性インピーダンスの平方根√Ｚ０ｉに一致する。ただし、ｉは正規化対象ポート数に等しい。それ故、２ポート平衡デバイスあるいは４端子不平衡デバイス用の任意のインピーダンス正規化行列ｃは、下式により与えられる。
【００５９】
【数２２】
2004030598.tif 000024
【００６０】
全ポートを基準インピーダンスへ正規化すべき場合、そこでは正規化行列の対角沿いの全ての値は値√Ｚｒｅｆを有する。この場合、基準特性正規化行列は行列ｃｒｅｆであり、以下の如く２ポート平衡デバイス用に規定される。
【００６１】
【数２３】
2004030598.tif 000025
【００６２】
基準特性正規化マトリックスｃｒｅｆへ正規化するＳパラメータ行列は、Ｓｒｅｆである。行列Ｓは、任意のインピーダンス正規化行列ｃへ正規化するＳパラメータ行列として規定される。正規化Ｓパラメータ行列Ｓｒｅｆ，Ｓは共に、同じ開放インピーダンスあるいは短絡アドミッタンスを有する。Ｓパラメータは、特性インピーダンスの正規化に依存する。しかしながら、異なる特性インピーダンスへ正規化したＳパラメータが、各Ｓパラメータ行列に対応して開放インピーダンスあるいは短絡アドミッタンスを変更することはない。従って、基準特性インピーダンスへ正規化したＳパラメータ行列と任意の特性インピーダンスへ正規化したＳパラメータ行列との双方から計算したインピーダンス行列は、互いに等価である。
【００６３】
式２０，式２１から、インピーダンス行列とアドミッタンス行列はＳパラメータ行列と正規化行列の関数として表わすことができる。すなわち、
【００６４】
【数２４】
2004030598.tif 000026
【００６５】
【数２５】
2004030598.tif 000027
【００６６】
である。Ｓパラメータ行列の正規化処理が開放インピーダンスＺや短絡アドミッタンスＹのいずれも変更しないので、そこで２つの異なる正規化ケースに対し同じ式を適用することが可能である。正規化に関係なくインピーダンス行列とアドミッタンス行列の等価原理を用いることで、基準特性インピーダンスや基準正規化行列ｃｒｅｆや任意の正規化行列ｃへ正規化したＳパラメータ行列の関数として任意の正規化を用いてＳパラメータ行列について解くことが可能となる。一例として式２４を用い、基準特性インピーダンスＳｒｅｆへ正規化したＳパラメータ行列の関数としても、任意のインピーダンス行列Ｓへ正規化したＳパラメータ行列の関数としても、その両方でインピーダンス行列Ｚは確立される。従って、
【００６７】
【数２６】
2004030598.tif 000028
【００６８】
【数２７】
2004030598.tif 000029
【００６９】
となる。等価原理を用いることで、Ｚについての等式は互いに等値に設定することができる。すなわち、
【００７０】
【数２８】
2004030598.tif 000030
【００７１】
である。Ｓパラメータ行列Ｓについて解くことで、
【００７２】
【数２９】
2004030598.tif 000031
【００７３】
が得られる。ただし、
【００７４】
【数３０】
2004030598.tif 000032
【００７５】
アドミタンス行列を用い、式２６から式２９で表わされる同じ原理に従って下式を適用する。
【００７６】
【数３１】
2004030598.tif 000033
【００７７】
【数３２】
2004030598.tif 000034
【００７８】
等価原理を用いることで、Ｙについての等式は互いに等値設定することができる。すなわち、
【００７９】
【数３３】
2004030598.tif 000035
【００８０】
である。Ｓパラメータ行列について解くことで、
【００８１】
【数３４】
2004030598.tif 000036
【００８２】
が得られる。ただし、
【００８３】
【数３５】
2004030598.tif 000037
【００８４】
かくして、本発明の教示を用いることで、平衡デバイスと不平衡デバイスの直列合成あるいは１以上の整合回路網をもった両種ポートを備えるデバイスについてのＳパラメータを、基準特性インピーダンスあるいは任意のインピーダンスのどちらかで予測することができる。
【００８５】
コンピュータの処理、記憶、グラフィカルユーザインタフェース能力を含む一実施形態において、本発明の教示を実装することは有益である。図２４を具体的に参照することで、図１に例示するような平衡回路網１００の整合は、図５の平衡デバイス５００の設計者に図式的に提示することができる。デバイス５００の各平衡ポートは、たとえ一般的な回路構成表現が同様であるにしても、異なる平衡整合回路網１００に接続することができる。具体的には、図６から図１８の回路構成は、他同様、グラフィカルユーザインタフェースをもって設計者に視覚的に提示することができる。以降、グラフィカルユーザインタフェースを「ＧＵＩ」と称する。加えて、開放や短絡をインピーダンス素子として表現することもできる。コンピュータ上のソフトウェアにより、設計者は回路構成のうちの１つを「クリック」し、それを平衡整合回路網のうちの一回路網の中の１以上のインピーダンス素子へ「ドロップ」することができる。１以上の整合回路網が、平衡デバイス及び混在ポートデバイスの設計者に対しＧＵＩで表わすことができる。コンピュータ上のソフトウェアにより、設計者は図６から図１８に示す回路構成のうちの一つを「クリック」し、それを選択し、選択した回路構成をそこで不平衡あるいは平衡整合回路網のうちの１つの１以上のインピーダンス素子へ「ドロップ」できるようになる。図２４のステップ２４０２を具体的に参照するに、この「クリック及びドロップ」の処理は、平衡整合回路網１００あるいは不平衡整合回路網２０００を構成する全てのインピーダンス素子がインピーダンス値を有する回路により規定されるまで繰り返される。また、処理の一端として、抵抗やインダクタンスや容量やＱ値や動作周波数などの各電気回路用の値を適当に割り当てることもできる。このステップは、参照符号１１４から参照符号１２８あるいは参照符号２００２から参照符号２００８で示すそれらのインピーダンス素子Ｚ１からインピーダンス素子Ｚ１４及びインピーダンス変換素子２０２，インピーダンス変換素子２００１による全ての整合回路網１００，整合回路網２０００の表現にて完了する。ステップ２４０４を具体的に参照することで、全ての平衡整合回路網１００あるいは不平衡整合回路網２０００がそれらの構成回路をもって規定された時点で、コンピュータのプロセッサは以下の式１又は式２，式３から式１１から開放複素インピーダンス行列Ｚあるいは短絡複素アドミッタンス行列Ｙの計算が可能となる。インピーダンス行列Ｚあるいはアドミッタンス行列Ｙから、プロセッサは基準特性インピーダンスにて整合回路網の関連ＳパラメータＳＭを算出することが可能である。ステップ２４０６を具体的に参照するに、基準特性インピーダンスにおける平衡デバイス５００のＳパラメータＳＤの入手もまた可能である。デバイスのＳパラメータＳＤは、デバイス５００のモデル及び期待されるＳパラメータの計算を通じ、あるいは実際のデバイスのＳパラメータの測定値を通じ、あるいは本処理による検索向けに保存した適当なデバイスＳパラメータを有するコンピュータがアクセス可能なデータファイルから入手することができる。ステップ２４０８を具体的に参照し、エンベディング／ディエンベディング特許出願の教示を用いるに、プロセッサは平衡デバイス５００及び平衡整合回路網１００の直列組み合わせのＳパラメータＳＣの計算が可能である。所望とあらば、式２０又は式２１を用い、プロセッサはデバイス５００と整合回路網１００，２０００を組み合わせたデバイスの各ポートについて任意の特性インピーダンスにて正規化した直列接続Ｓパラメータを計算することもできる。ステップ２４１０を具体的に参照するに、５９６仮特許出願の教示の利点を用い、ここでプロセッサは得られたＳパラメータ行列ＳＣの混在モードＳパラメータＳＣｍｍを抽出し、複数の整合回路網１００，２０００内にエンベディングした平衡デバイス５００の電気的挙動の予測を支援することが可能となる。図２４に例示し、上記に開示す平衡型の場合のソフトウェアによる実装は、不平衡型で混在ポートの場合にも適用し用いることができる。本発明の教示による方法の実施形態は、Ｍｉｃｒｏｓｏｆｔ　Ｖｉｓｕａｌ　Ｓｔｕｄｉｏ　６．０，Ｒｏｇｕｅｗａｖｅ　Ｓｔｒｉｎｇｒａｙ　Ｓｔｕｄｉｏ，　Ｒｏｇｕｅｗａｖｅ　Ｍａｔｈ　Ｈ＋＋及びＶｉｃｔｏｒ　Ｉｍａｇｉｎｇ　Ｐｒｏｃｅｓｓｉｎｇ　Ｌｉｂｒａｒｙの両ソフトウェアパッケージを搭載したマイクロソフト社ウインドウズ動作環境を備えるパーソナルコンピュータを用い実装することができる。
【００８６】
以上説明した本発明の実施の形態は、特許請求の範囲に記載した本発明の説明のための一実施形態にすぎず、特許請求の範囲で示した権利範囲内において種々の変形を行うことができることは、当業者にとって明らかである。最後に、本発明の広汎な応用の可能性に鑑み、本発明の実施態様の幾つかを以下に示す。
【００８７】
（実施態様１）
デバイス（５００，１９００）の電気的挙動を予測するシステムであって、
演算処理手段と、
平衡入力ポート（１０２）および平衡出力ポート（１０８）を有する少なくとも１つの平衡整合回路網（１００）を表現する手段と、
前記平衡出力ポート（１０８）と前記デバイス（５００）の平衡ポートとの間の前記少なくとも１つの整合回路網の接続を表現する手段と、
整合回路網Ｓパラメータ行列ＳＭを計算する手段と、
デバイスＳパラメータ行列ＳＤを求める手段と、
前記デバイス（５００）と組み合わせた前記整合回路網（１００）についての直列接続Ｓパラメータ行列ＳＣを計算する手段と、
前記直列接続Ｓパラメータ行列から混在モード直列接続ＳパラメータＳＣｍｍを抽出する手段と、
を備えることを特徴とするシステム。
【００８８】
（実施態様２）
少なくとも１つの整合回路網（１００）の前記表現手段は、さらに、分流回路網（３０２）と格子回路網（４０２）の組み合わせをもって、前記少なくとも１つの整合回路網を表現する手段を備える、
ことを特徴とする実施態様１に記載のシステム。
【００８９】
（実施態様３）
前記表現手段は、さらに、インピーダンス変換素子（２０２）を有する前記少なくとも１つの整合回路網（１００）を表現する手段を備える、
ことを特徴とする実施態様２に記載のシステム。
【００９０】
（実施態様４）
前記少なくとも１つの整合回路網（１００）は、平衡インピーダンス変換素子（２０２）と、第１の分流回路網（１１４，１１６，１１７）と、第１の格子回路網（１１８〜１２１）と、第２の分流回路網（１２２〜１２４）と、第２の格子回路網（１２５〜１２８）との直列接続組み合わせを備え、
前記各分流回路網は、第１と第２の分流接続点（３０６，３０８）間の並列インピーダンス素子（３０４）と、それぞれ前記第１と第２の分流接続点（３０６，３０８）間の第１及び第２の分流インピーダンス素子（３２２，３２４）と、基準電位端（１０１）を具備し、
前記格子回路網は、第１と第３の格子接続点（４０６，４１０）間の第１の直列インピーダンス素子（４０４）と、前記第２と第４の格子接続点（４０８，４１２）間の第２の直列インピーダンス素子（４１４）と、前記第１と第４の格子接続点（４０６，４１２）間の第１の交差インピーダンス素子（４２２）と、前記第２と第３の格子接続点（４０８，４１０）間の第２の交差インピーダンス素子（４２０）とを具備し、
前記システムは、対応する整合回路網Ｓパラメータ行列ＳＭを計算する手段と、前記整合回路網１００と電気的に組み合わせた前記デバイス（５００）の少なくとも１つのポートの特性を解明する手段とを備える、
ことを特徴とする実施態様１乃至実施態様３のいずれかに記載のシステム。
【００９１】
（実施態様５）
前記整合回路網Ｓパラメータ行列の計算手段はさらに、前記第１の分流回路網及び第２の分流回路網について開放インピーダンス行列Ｚを計算する手段と、前記第１及び第２の格子インピーダンス回路網について短絡アドミッタンス行列Ｙを計算する手段と、前記整合回路網についてインピーダンス行列を計算する手段と、前記インピーダンス行列を前記整合回路網Ｓパラメータ行列へ変換する手段を備える、
ことを特徴とする実施態様２乃至実施態様４のいずれかに記載のシステム。
【００９２】
（実施態様６）
さらに、前記直列接続Ｓパラメータ行列ＳＣを任意の特性インピーダンスへ正規化する手段を備える、
ことを特徴とする実施態様５に記載の前記システム。
【００９３】
（実施態様７）
さらに、前記直列接続Ｓパラメータ行列から多ポート混在モードＳパラメータを抽出する手段を備える、
ことを特徴とする実施態様１乃至実施態様６のいずれかに記載の前記システム。
【００９４】
（実施態様８）
さらに、前記デバイス（１９００）の少なくとも１つの不平衡ポートと電気的に組み合わせた少なくとも１つの不平衡整合回路網（２０００）を表現する手段を備える、
ことを特徴とする実施態様１乃至実施態様７のいずれかに記載の前記システム。
【００９５】
（実施態様９）
前記デバイスは複数の平衡ポート有し、
前記システムは、前記平衡整合回路網（１００）の表現と整合回路網Ｓパラメータ行列ＳＭの計算を繰り返す手段をさらに備える、
ことを特徴とする実施態様１乃至実施態様９のいずれかに記載の前記システム。
【００９６】
（実施態様１０）
前記正規化手段は、前記整合回路網を異なる特性インピーダンス値へ正規化する、
ことを特徴とする実施態様９に記載の前記システム。
【図面の簡単な説明】
【図１】本発明の教示になる平衡整合回路網の一実施形態を表わす図である。
【図２】平衡インピーダンス変換素子を表わす図である。
【図３】分流回路網素子を表わす図である。
【図４】格子回路網素子を表わす図である。
【図５】２Ｎ個の平衡デバイスポートを有し、複数の平衡整合回路網中にエンベディングした平衡デバイスを表わす図である。
【図６】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図７】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図８】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図９】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１０】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１１】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１２】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１３】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１４】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１５】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１６】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１７】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１８】図１の整合回路網と併用可能な回路素子の一例を示す図である。
【図１９】不平衡整合回路網と平衡整合回路網をそれぞれ組み合わせた不平衡デバイスポート及び平衡デバイスポートを有するデバイスのモデルを例示する図である。
【図２０】本発明の教示になる不平衡整合回路網の一実施形態を表わす図である。
【図２１】不平衡インピーダンス変換素子を表わす図である。
【図２２】不平衡分流回路網素子を表わす図である。
【図２３】直列インピーダンス素子へ簡約した不平衡格子回路網素子を表わす図である。
【図２４】本発明の教示を利用する方法の一実施形態を表わすフローチャートである。
【符号の説明】
１００　平衡整合回路網
１０１　共通電位端
１０２　平衡入力ポート
１０４　第１の入力端子
１０６　第２の入力端子
１０８　平衡出力ポート
１１０　第１の出力ポート
１１２　第２の出力ポート
１１４〜１２８　インピーダンス素子
２０２　平衡インピーダンス変換素子
２０４　平衡インピーダンス変換入力ポート
２０６　平衡インピーダンス変換出力ポート
３０２　平衡２ポート分流回路網
３０４　並列インピーダンス素子
３０６　第１の分流接続点
３０８　第２の分流接続点
３１０　第１の入力端子
３１２　第２の入力端子
３１４　第１の出力端子
３１６　第２の出力端子
３１８　第１の平衡入力ポート
３２０　第２の平衡出力ポート
３２２　第１の分流インピーダンス素子
３２４　第２の分流インピーダンス素子
４０２　平衡２ポート格子回路網
４０４　第１の直列インピーダンス素子
４０６　第１の格子回路網接続点
４０８　第２の格子回路網接続点
４１０　第３の格子回路網接続点
４１２　第４の格子回路網接続点
４１４　第２の直列インピーダンス素子
４１６　平衡入力端
４１８　平衡出力ポート
４２０　第２の交差インピーダンス素子
４２２　第１の交差インピーダンス素子
５００，１９００　デバイス
２０００　不平衡整合回路網
２００２　第１の並列インピーダンス素子
２００４　第２の並列インピーダンス素子
２００６　第１の直列インピーダンス素子
２００８　第２の直列インピーダンス素子
２１００　不平衡インピーダンス変換素子
２３００　格子回路網
【図１】
2004030598.tif 000038
【図２】
2004030598.tif 000039
【図３】
2004030598.tif 000040
【図４】
2004030598.tif 000041
【図５】
2004030598.tif 000042
【図６】
2004030598.tif 000043
【図７】
2004030598.tif 000044
【図８】
2004030598.tif 000045
【図９】
2004030598.tif 000046
【図１０】
2004030598.tif 000047
【図１１】
2004030598.tif 000048
【図１２】
2004030598.tif 000049
【図１３】
2004030598.tif 000050
【図１４】
2004030598.tif 000051
【図１５】
2004030598.tif 000052
【図１６】
2004030598.tif 000053
【図１７】
2004030598.tif 000054
【図１８】
2004030598.tif 000055
【図１９】
2004030598.tif 000056
【図２０】
2004030598.tif 000057
【図２１】
2004030598.tif 000058
【図２２】
2004030598.tif 000059
【図２３】
2004030598.tif 000060
【図２４】
2004030598.tif 000061