(57)【要約】【課題】簡単な構成で良好なスペクトラム拡散が可能なスペクトラム拡散クロック発生回路の実現。【解決手段】基準クロックCLKと生成クロックCKの位相差を検出する周波数位相比較器12と、検出した位相差に応じて充放電信号を発生するチャージポンプ13と、充放電信号に応じた差信号を発生するループフィルタ14と、差信号を変調してスペクトラム拡散変調信号を生成するスペクトラム拡散変調回路19と、スペクトラム拡散信号に応じた周波数のクロックCKを発生するクロック発生器20とを備えるスペクトラム拡散クロック発生回路において、スペクトラム拡散変調回路19は、周期が複数の異なる周期に変化するスペクトラム拡散変調信号を生成する。【選択図】      図４
2004207846.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックと生成クロックの位相差を検出する周波数位相比較器と、
前記周波数位相比較器の検出した位相差に応じて充放電信号を発生するチャージポンプと、
前記充電信号に応じた差信号を発生するループフィルタと、
前記差信号を変調してスペクトラム拡散変調信号を生成するスペクトラム拡散変調回路と、
前記スペクトラム拡散変調信号に応じた周波数の生成クロックを発生するクロック発生器とを備えるスペクトラム拡散クロック発生回路において、
前記スペクトラム拡散変調回路は、周期が複数の異なる周期に変化するスペクトラム拡散変調信号を生成することを特徴とするスペクトラム拡散クロック発生回路。
【請求項２】
前記スペクトラム拡散変調信号は、周期が１周期毎に順に変化する請求項１に記載のスペクトラム拡散クロック発生回路。
【請求項３】
前記クロック発生器は、電圧制御発振器である請求項１に記載のスペクトラム拡散クロック発生回路。
【請求項４】
前記スペクトラム拡散変調回路は、複数の異なる周期で変化するスペクトラム拡散アナログ電圧信号を発生するアナログ変調器と、前記差信号に前記スペクトラム拡散アナログ電圧信号を加算する電圧加算回路とを備える請求項３に記載のスペクトラム拡散クロック発生回路。
【請求項５】
前記アナログ変調器は、複数の異なる容量と、前記複数の異なる容量の１つを選択する複数のスイッチと、選択した容量に一定電流を供給し又は選択した容量から前記一定電流を流出させる定電流源と、選択された容量の電圧が第１及び第２の所定電圧に達したことを検出するヒステリシス比較器と、前記ヒステリシス比較器が前記第１及び第２の所定電圧に達したことを検出すると前記複数のスイッチの選択を切り換えるスイッチ切替制御回路とを備える請求項４に記載のスペクトラム拡散クロック発生回路。
【請求項６】
前記スペクトラム拡散変調回路は、複数の異なる周期で変化する出力コードを発生するデジタル制御回路と、前記出力コードに応じたスペクトラム拡散電圧信号を発生する電圧デジタルアナログ変換回路と、前記差信号に前記スペクトラム拡散電圧信号を加算する電圧加算回路とを備える請求項３に記載のスペクトラム拡散クロック発生回路。
【請求項７】
電圧信号である前記差信号を差電流信号に変換する電圧電流変換回路を更に備え、
前記クロック発生器は、電流制御発振器であり、
前記スペクトラム拡散変調回路は、複数の異なる周期で変化する出力コードを発生するデジタル制御回路と、前記電圧電流変換回路と前記電流制御発振器の間に設けられ、前記差電流信号を前記出力コードに応じて変調してスペクトラム拡散電流変調信号を生成する電流可変回路とを備える請求項１に記載のスペクトラム拡散クロック発生回路。
【請求項８】
前記電流可変回路は、所定の比率の前記差電流信号を発生する回路と、前記出力コードをアナログ信号のスペクトラム拡散電流信号に変換して差電流信号に加算する電流デジタルアナログ変換回路とを備える請求項７に記載のスペクトラム拡散クロック発生回路。
【請求項９】
前記デジタル制御回路は、クロックを分周する分周比の異なる複数の分周器と、前記複数の分周器の出力を順に選択する切替コントローラと、選択された分周クロックをカウントするアップダウンカウンタと、前記分周クロックをカウントして所定カウント数毎に前記アップダウンカウンタのアップ動作とダウン動作を切り替えるカウンタとを備える請求項６又は７に記載のスペクトラム拡散クロック発生回路。
【請求項１０】
前記デジタル制御回路は、プログラム制御のコンピュータシステムである請求項６又は７に記載のスペクトラム拡散クロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電磁波輻射を低減するため、周期が微小量変動するクロック信号を発生するスペクトラム拡散クロック発生回路に関する。
【０００２】
【従来の技術】
近年、半導体装置の高速化、高集積化に伴い装置からの電磁波輻射が問題となっている。動作周波数の高速化に伴い、信号の波長短くなり、接続回路または基板内部の配線長は高周波信号の波長とほぼ同じ程度になるので、配線などの接続部はアンテナとして機能し、周囲への電磁波輻射が急激に増加してしまう。高速なクロックで動作する半導体素子を用いた電子機器の電磁波輻射により、電子機器間の相互干渉による誤動作、通信装置への妨害などの悪影響が発生する。
【０００３】
このような問題を解決するため、現在電磁波輻射が問題になる電子機器では、回路の配置などを改良して電磁波輻射を低減するほか、電磁波遮蔽により周囲への電磁波の漏れを低減させるなどの対策が行われている。しかし、携帯機器などでは小型化、軽量化が要求されるので、電磁波輻射を低減するための遮蔽を十分に行うことが難しいという問題があった。
【０００４】
そこで、半導体装置の動作クロックを微小に変動させることにより、クロックのスペクトラム拡散を行い、電磁波輻射を低減することが行われており、そのようなクロックを発生するスペクトラム拡散クロック発生（ＳＳＣＧ）回路が提案されている。（特開２０００−１０１４２４号公報など）
図１は、従来のＳＳＣＧ回路の構成例を示す図である。この例は、ＰＬＬ(Phase Locked Loop)回路を利用して基準クロックＣＬＫからそのＭ／Ｎ倍の周波数のクロックＣＫを発生する回路である。この回路は、１／Ｎ分周器１１、周波数位相比較器１２、チャージポンプ（ＣＰ）１３、ループフィルタ１４、電圧制御発振器（ＶＣＯ）１７、１／Ｍ分周器１８、変調器１５、電圧加算回路１６から構成される。周波数位相比較器１２が１／Ｎ分周されたＣＬＫと１／Ｍ分周されたＣＫの位相差を検出し、位相差に応じてＣＰ１３を制御する信号を出力する。
ＣＰ１３は、位相差に応じてループフィルタ１４を充放電する信号を出力し、ループフィルタ１４の一端に位相差に応じた差電圧が発生する。従来のスペクトラム拡散を行わないクロック発生回路では、この差電圧がＶＣＯ１７に印加され、それに応じて一定の周期のクロックが発生される。しかし、ＳＳＣＧ回路では、変調器１５が、図２に示すような小さな振幅の所定の周期で変動するスペクトラム変調信号を出力し、電圧加算回路１６でこのスペクトラム変調信号を差電圧に加算してＶＣＯ１７に印加する。これにより、発生されるクロックＣＫの周期は、基準クロックＣＬＫの周期のＭ／Ｎ倍の周期を中心として、所定のサイクルで変動することになる。周期の変動率及びサイクルは変調器の発生するスペクトラム変調信号により決定される。
【０００５】
スペクトラム変調信号は、図２のような三角波が使用されるのが一般的であった。しかし、三角波を使用すると、拡散により生じるスペクトラムの幅の両端にピークが発生するため、この部分の電磁波輻射が大きくなるという問題があった。
【０００６】
そこで、特開平７−２３５８６２号公報及び特開平９−９８１５２号公報は、スペクトラム変調信号として図３に示すような波形を使用することを開示している。これにより上記のピークが低くなり、電磁波輻射が低減される。
【０００７】
また、特開平８−２９２８２０号公報は、スペクトラム変調信号の周期をランダムに変化させる構成を開示している。周期をランダムに変化させることにより電磁波輻射が低減される。
【０００８】
【特許文献１】
特開２０００−１０１４２４号公報（全体）
【特許文献２】
特開平７−２３５８６２号公報（図３）
【特許文献３】
特開平９−９８１５２号公報（図３）
【特許文献４】
特開平８−２９２８２０号公報（全体）
【０００９】
【発明が解決しようとする課題】
しかしながら、図３に示すような波形を発生するのは容易ではなく、そのような波形を発生する回路は規模が大きくなり、高コストになるという問題があった。
【００１０】
また、スペクトラム変調信号の周期をランダムに変化させると、発生されるクロックの周期が短時間に大きく変化する場合が発生する。これはＳＳＣＧ回路の動作の点からも好ましくない。また発生したクロックを論理回路などに使用する場合、変化の範囲は大きくても時間に対する変化率が小さければ動作上の問題は生じないが、突然周期が大きく変化すると正常に動作できないという問題を生じる。
【００１１】
本発明は、簡単な構成でより一層電磁波輻射が低減できるスペクトラム拡散クロック発生回路の実現を目的とする。
【００１２】
【課題を解決するための手段】
上記目的を実現するため、本発明のスペクトラム拡散クロック発生回路は、スペクトラム拡散変調回路が差信号を変調して、周期が複数の異なる周期に変化するスペクトラム拡散変調信号を生成することを特徴とする。ペクトラム拡散変調信号は、周期が１周期毎に順に変化することが望ましい。
【００１３】
図４は、本発明のスペクトラム拡散クロック発生回路の原理構成図である。図４に示すように、本発明のスペクトラム拡散クロック発生回路は、基準クロックＣＬＫと生成クロックＣＫの位相差を検出する周波数位相比較器１２と、検出した位相差に応じて充放電信号を発生するチャージポンプ１３と、差信号を発生するループフィルタ１４と、差信号を変調してスペクトラム拡散変調信号を生成するスペクトラム拡散変調回路１９と、スペクトラム拡散変調信号に応じた周波数の生成クロックを発生するクロック発生器２０とを備えるスペクトラム拡散クロック発生回路において、スペクトラム拡散変調回路１９は、周期が複数の異なる周期に変化するスペクトラム拡散変調信号を生成することを特徴とする。
【００１４】
図５は、本発明の原理を説明する図である。従来のＳＳＣＧ回路においては、図２に示すような一定の周期で変化する三角波のスペクトラム拡散変調信号が差信号に加算されていた。そのため、例えば、１０ＭＨｚの発振周波数に３０ｋＨｚで変調をかけると、そのスペクトラム成分は、図６の（Ａ）に示すように、９．９１ＭＨｚ，９．９４ＭＨｚ，９．９７ＭＨｚ，１０．００ＭＨｚ，１０．０３ＭＨｚ，１０．０６ＭＨｚ，１０．０９ＭＨｚという具合に１０ＭＨｚを中心に３０ｋＨｚおきに並ぶ。これに対して、本発明では、図５のように、ｔｍ１＝３０ｋＨｚ，ｔｍ２＝２７ｋＨｚ，ｔｍ３＝３３ｋＨｚという具合にスペクトラム拡散変調信号の周期（周波数）を変化させる。この場合のスペクトラム成分は、図６の（Ｂ）に示すように、２７ｋＨｚおきと３０ｋＨｚおきと３３ｋＨｚおきの３つのグループに分散されて並ぶためにそれぞれのスペクトラムの高さは従来例に比べて低くなる。
【００１５】
このように、本発明によれば、スペクトラム拡散変調信号の周期が複数の異なる周期に変化するので、周期が一定の場合に比べてスペクトラムがさらに拡散し、電磁波輻射を一層低減できる。また、スペクトラム拡散変調信号は、周期が１周期毎に順に変化するので、短時間に急激に周期が変化することがなく、隣接するクロックパルスの周期の差であるサイクルツーサイクル(cycle-to-cycle)ジッタは小さい。従って、発生したクロックを論理回路などに使用する場合も回路動作上の問題は生じない。
【００１６】
なお、スペクトラム拡散変調信号は、図５の（Ａ）のようにゼロクロスする位置で周期を変えても、図５の（Ｂ）のように振幅が最小の位置で周期を変えてもよく、他にも振幅が最大の位置や振幅が所定の値になる位置で周期を変えるなどの各種の変形例が可能である。また、周期の変化も３種類ではなく、４種類以上としてもよい。
【００１７】
クロック発生器としては、電圧制御発振器（ＶＣＯ）が使用できる。クロック発生器としてＶＣＯを使用する場合には、ループフィルタの一端に生じる差電圧に、スペクトラム拡散変調回路で発生するスペクトラム拡散変調信号を加算すればスペクトラム拡散変調信号が得られ、その信号をＶＣＯに印加する。
【００１８】
クロック発生器としてＶＣＯを使用する場合に、スペクトラム拡散変調回路はアナログ回路でもデジタル回路でも実現できる。スペクトラム拡散変調回路をアナログ回路で実現する場合には、例えば、アナログ変調器で複数の異なる周期で変化するスペクトラム拡散アナログ電圧信号を発生し、電圧加算回路で差信号にスペクトラム拡散アナログ電圧信号を加算する。アナログ変調器は、複数の異なる容量と、複数の異なる容量の１つを選択する複数のスイッチと、選択した容量に一定電流を供給し又は選択した容量から一定電流を流出させる定電流源と、選択された容量の電圧が第１及び第２の所定電圧に達したことを検出するヒステリシス比較器と、ヒステリシス比較器が第１及び第２の所定電圧に達したことを検出すると複数のスイッチの選択を切り換えるスイッチ切替制御回路とを備えることにより実現できる。
【００１９】
スペクトラム拡散変調回路をデジタル回路で実現する場合には、デジタル制御回路で複数の異なる周期で変化する出力コードを発生し、デジタルアナログ変換電圧回路で出力コードに応じたスペクトラム拡散電圧信号を発生し、電圧加算回路で差信号にスペクトラム拡散電圧信号を加算する。
【００２０】
本出願人は、特願２００２−２６６６３１号で、ＶＣＯを使用せずに、電圧電流変換回路で差電圧を差電流信号に変換し、電流可変回路で差電流信号をスペクトラム拡散変調し、電流発振器（ＩＣＯ）にスペクトラム拡散変調信号を印加する構成を開示しており、本発明はこれにも適用可能である。
【００２１】
本発明を特願２００２−２６６６３１号に開示された構成に適用する場合には、差電圧を差電流信号に変換する電圧電流変換回路を更に備え、クロック発生器としてＩＣＯを使用する。スペクトラム拡散変調回路は、複数の異なる周期で変化する出力コードを発生するデジタル制御回路と、電圧電流変換回路とＩＣＯの間に設けられ、差電流信号に出力コードに対応した変調を行いスペクトラム拡散電流変調信号を生成する電流可変回路とを備える。
【００２２】
電流可変回路は、所定の比率の差電流信号を発生する回路と、出力コードをアナログ信号のスペクトラム拡散電流信号に変換して所定の比率の差電流信号に加算するデジタルアナログ変換電流回路とを備えることにより実現される。電流可変回路は、高周波成分を除去するローパスフィルタを更に備えることが望ましい。
【００２３】
デジタル制御回路は、クロックを分周する分周比の異なる複数の分周器と、複数の分周器の出力を順に選択する切替コントローラと、選択された分周クロックをカウントするアップダウンカウンタと、分周クロックをカウントして所定カウント数毎にアップダウンカウンタのアップ動作とダウン動作を切り換えるカウンタとを備えることにより実現される。
【００２４】
また、デジタル制御回路は、プログラム制御のコンピュータシステムでも実現できる。
【００２５】
【発明の実施の形態】
図７は、本発明の第１実施例のスペクトラム拡散クロック発生（ＳＳＣＧ）回路の構成を示す図である。図示のように、図１に示した回路と同様にＰＬＬ回路を使用して基準クロックＣＬＫからＭ／Ｎ倍のクロックＣＫを発生させる回路であり、変調器２２が発生するスペクトラム拡散変調信号が、図５に示すように周期が順に変化する点が従来例と異なる。
【００２６】
図７に示すように,第１実施例のＳＳＣＧ回路では、制御回路２１が図８示すような出力コードを発生し、変調器２２に出力する。変調器２２は電圧アナログデジタル変換器（ＶＤＡＣ）であり、出力コードをアナログ電圧信号に変換する。これにより、図５の（Ａ）に示すようなスペクトラム拡散変調アナログ電圧信号が得られる。なお、出力コードの最小ビットに対応する電圧変化幅のために電圧信号がなめらかに変化しない場合には、ローパスフィルタを使用して平滑化する。電圧加算回路１６は、ループフィルタ１４の一端に発生する差電圧にスペクトラム拡散変調アナログ電圧信号を加算する。これにより、ＶＣＯ１７に印加される電圧は、周期が順に変化しながら小さな振幅で変化し、ＶＣＯ１７が発生するクロックＣＫは周波数（周期）が小さな範囲で所定の周期で変化し、しかも変化する周期が順に変化する。
【００２７】
制御回路２１は、発生する出力コードを変更する必要がなければデジタル論理回路などで実現することが可能である。当業者であれば、そのような回路構成は容易に考えられるので、ここでは説明を省略する。また、制御回路２１は、マイクロコンピュータやＤＳＰなどのプログラム制御によるコンピュータシステムで実現できる。この場合には、外部からの制御に応じて出力コードを変更することも可能である。
【００２８】
図９は、本発明の第２実施例のＳＳＣＧ回路の構成を示す図である。第１実施例ではスペクトラム拡散変調アナログ電圧信号をデジタル処理により生成していたが、第２実施例ではアナログ処理によりスペクトラム拡散変調アナログ電圧信号を生成する。
【００２９】
図１０は、図９のスイッチ切替制御回路３１とアナログ回路変調器３２の回路構成を示す図であり、図１１はアナログ変調器の動作を示す図である。図１０に示すように、この回路では、異なる容量値の３個の容量素子Ｃ１〜Ｃ３が設けられており、各容量素子の一端はグランドに接続され、他端はそれぞれスイッチＳ１〜Ｓ３を介して共通に接続されている。各スイッチの導通／非導通はスイッチ切替制御回路３１により制御される。参照番号３２で示す部分は、カレントミラー回路により、定電流回路の流す電流Ｉに等しい電流を、スイッチＳ１〜Ｓ３の共通に接続された端子に供給（充電）又は端子から流出（放電）させる電流源回路である。スイッチＳ１〜Ｓ３の共通に接続された端子は、アナログ変調器の出力端子であり、ヒステリシスコンパレータ３４に接続されている。ヒステリシスコンパレータ３４は、入力されたスイッチＳ１〜Ｓ３の共通に接続された端子の電圧を第１と第２の基準値と比較し、その比較結果に応じて電流源回路のトランジスタＴｒ１とＴｒ２を制御し、電流源回路を充電状態と放電状態の間で切り換える。
【００３０】
以下、図１１を参照しながら図１０の回路の動作を説明する。
【００３１】
まず、ヒステリシスコンパレータ３４の出力が「高（Ｈ）」になり、トランジスタＴｒ１が導通し、Ｔｒ２が非導通状態になり、電流源回路は充電状態になる。スイッチ切替制御回路３１は、Ｓ１を導通状態に、Ｓ２とＳ３を非導通状態にする選択信号を出力する。これにより、Ｃ１に電流Ｉが供給され、アナログ変調器出力電圧は増加する。アナログ変調器出力電圧が第１の所定値に達すると、ヒステリシスコンパレータ３４の出力が「低（Ｌ）」に変化し、Ｔｒ１が非導通状態になり、Ｔｒ２が導通状態になり、電流源回路は放電状態なる。ヒステリシスコンパレータ３４の出力の変化は、スイッチ切替制御回路３１にも伝えられる。
これによりＣ１から電流Ｉが流出して、アナログ変調器出力電圧は減少する。
【００３２】
アナログ変調器出力電圧が第２の所定値に達すると、ヒステリシスコンパレータ３４の出力が「Ｈ」に変化し、Ｔｒ１が導通状態になり、Ｔｒ２が非導通状態になり、電流源回路は充電状態なる。スイッチ切替制御回路３１は、ヒステリシスコンパレータ３４の出力の変化に応じて、Ｓ１を非導通状態に、Ｓ２を導通状態に切り替える。Ｓ３は非導通状態のままである。これにより、Ｃ１の場合と同様に、Ｃ２の充電が開始され、アナログ変調器出力電圧が第１の所定値に達すると、ヒステリシスコンパレータ３４の出力が「Ｌ」に変化し、電流源回路は放電状態なる。そして、アナログ変調器出力電圧が第２の所定値に達する。
【００３３】
Ｃ１とＣ２は容量値が異なるので充放電に要する時間が異なり、周期の異なる三角波が得られる。Ｃ３についても同様の動作が繰り返される。このようにして、図１１に示すような３つの周期の異なる同じ振幅のアナログ変調器出力が得られる。
【００３４】
なお、ここでは、３個の容量素子を使用する例を説明したが、４個以上の容量素子を使用することも可能であり、また２個以上のスイッチを同時に導通状態にするように制御して複数の容量素子の容量値の和を利用して異なる周期の三角波を生成することも可能である。
【００３５】
図１２は、本発明の第３実施例のＳＳＣＧ回路の構成を示す図であり、前述の特願２００２−２６６６３１号に開示された構成に、本発明を適用した実施例である。図１２に示すように、図７の第１実施例の回路と類似の構成を有し、電圧加算回路１６とＶＣＯ１７と制御回路２１と変調器（ＶＤＡＣ）２２の替わりに、電圧電流変換（Ｖ−Ｉ変換）回路４２と電流デジタルアナログ変換器（ＩＤＡＣ）４３と電流発振器（ＩＣＯ）４４と制御回路４１が設けられている点が異なる。Ｖ−Ｉ変換回路４２は、ループフィルタ１４の端子電圧（差電圧）を差電流信号に変換する。電流可変回路に相当するＩＤＡＣ４３が、制御回路４１からの出力コードに従って差電流信号をスペクトラム拡散変調し、変調したスペクトラム拡散変調電流信号を電流発振器（ＩＣＯ）４４に印加する。
【００３６】
図１３は周波数位相比較器の回路構成を示す図であり、図１４はチャージポンプ回路１３の構成を示す図である。これらの回路は第１実施例から第３実施例で使用できる。これらの回路については広く知られているので、ここでは説明を省略する。
【００３７】
図１５は第３実施例で使用するＶ−Ｉ変換回路の回路構成を、図１６は第３実施例で使用するＩＣＯ回路の構成を、図１７は第３実施例で使用するＩＤＡＣ回路の回路構成を示す。これらの回路については、特願２００２−２６６６３１号に開示されており、詳しい説明は省略し、関係する動作についてのみ後述する。
【００３８】
図１８は、制御回路４１の構成を示す図である。図示のように、制御回路４１は、制御クロックを異なる分周比（ここでは１／９、１／１０，１／１１）で分周する３個の分周器５１〜５３と、いずれかの分周器の出力を選択するスイッチ５５〜５７と、スイッチを選択する切替制御部５４と、選択された分周クロックをカウントするアップダウンカウンタ５８と、アップダウンカウンタ５８を制御する分周カウンタ５９とを有する。アップダウンカウンタ５８は、カウント値をｎビットの２進コードで出力する。
【００３９】
図１９は、切替制御部５４と分周器の動作を示す図である。分周器５１〜５３は、制御クロックをそれぞれの分周比で分周した３種類の分周クロックを出力する。図１９に示すように、切替制御部５４は、制御クロックを９×１６クロックだけカウントする間、スイッチ５５を導通するように選択する。従って、この間は、１／９分周クロックが出力される。切替制御部５４は、制御クロックを９×１６クロックだけカウントした後は、制御クロックを１０×１６クロックだけカウントする間スイッチ５６を導通させ、次に制御クロックを１１×１６クロックだけカウントする間スイッチ５７を導通させ、以下同じ動作を繰り返す。これにより、アップダウンカウンタ５８と分周カウンタ５９には、１／９分周クロック、１／１０分周クロック、１／１１分周クロックがこの順で順次供給される。
【００４０】
図２０は、アップダウンカウンタ５８と分周カウンタ５９の動作を示す図である。分周カウンタ５９は選択された分周クロックをカウントし、カウント値が所定値になるとアップダウンカウンタ５８のアップカウント動作とダウンカウント動作を切り替え、この動作を繰り返す。図２０は、８カウントするとアップカウント動作とダウンカウント動作を切り替える例を示している。図８のような出力コードを生成するのであれば、１４カウント毎に切り替える。アップダウンカウンタ５８は、選択された分周クロックをカウントしてそのカウント値をｎビットの２進コードで出力する。上記のように、供給される分周クロックの周期が変化するので、発生するコード出力も１サイクル（周期）の長さが異なることになる。アップダウンカウンタ５８の出力するコードは、ＩＤＡＣ４３に印加される。
【００４１】
図１７に示すように、ＩＤＡＣ４３は、トランジスタＴｒ１１〜Ｔｒ１５，Ｔｒ２０，Ｔｒ３０〜Ｔｒ３ｎで構成されるカレントミラー回路を有し、トランジスタのサイズを図示のように適宜設定することにより、Ｔｒ２０にはＶ−Ｉ変換回路４２の出力する電流Ｉｒｅｆの９０％の電流が流れ、Ｔｒ３ｎにはＩｒｅｆの１０％の電流が流れ、Ｔｒ３２にはＩｒｅｆの（２０×1/2n-2）％の電流が流れ、Ｔｒ３１にはＩｒｅｆの（２０×1/2n-1）％の電流が流れ、Ｔｒ３０にはＩｒｅｆの（２０×1/2n）％の電流が流れる。出力コードのビットデータ／Ｄ０〜／Ｄｎにより、Ｔｒ４ｎ〜Ｔｒ４０が導通状態になると対応するＴｒ３ｎ〜Ｔｒ３０を通る電流が流れる。従って、Ｔｒ４ｎ〜Ｔｒ４０をすべて非導通状態にすると、Ｔｒ２０を流れるＩｒｅｆの９０％の電流量が出力され、Ｔｒ４ｎ〜Ｔｒ４０をすべて導通状態にすると、Ｔｒ２０を流れるＩｒｅｆの９０％の電流量に加えてＴｒ３ｎ〜Ｔｒ３０を通る電流が流れ、Ｉｒｅｆの約１１０％の電流量が出力される。すなわち、出力コードのビットデータ／Ｄ０〜／Ｄｎを適当な値に設定することにより、Ｉｒｅｆの９０％から約１１０％の間の適当な電流量が出力される。
【００４２】
従って、図２０のように変化するアップダウンカウンタ５８の出力コードを図１７のＩＤＡＣ４３に印加することにより、Ｉｒｅｆを９０％から約１１０％の間で約２．５％ずつ９段階に変化させることが可能で、しかもその変化周期が３段階に変化することになる。これに応じて、ＩＣＯ４４は周波数（周期）が約２．５％ずつ±１０％の間で増加と減少を繰返し、その変化周期が変化するクロックＣＫを発生する。また、図８のように変化する出力コードを使用すれば、約１．４％ずつ１５段階に変化する信号が得られる。
【００４３】
図２１は、本発明の第４実施例のＳＳＣＧ回路の構成を示す図である。第４実施例のＳＳＣＧ回路は、第３実施例の制御回路４１の代わりにマイクロコンピュータ又はＤＳＰで図８のようなコードを生成する制御回路４５を設けた点、およびＩＤＡＣ４３に図２２に示すようなローパスフィルタ付きＩＤＡＣを使用した点が第３実施例と異なる。
【００４４】
マイクロコンピュータやＤＳＰなどのプログラム制御のコンピュータシステムを使用すれば、図８のようなコードを容易に生成することが可能である。また、コンピュータシステムのメモリ容量が十分で、多数のコードを生成することが可能であれば、使用状況に応じて出力するコードを選択することも可能である。さらに、使用状況に応じてプログラムを書き換えて所望のコードが出力されるようにすることも可能である。
【００４５】
また、図２２のＩＤＡＣは、図１７のＩＤＡＣの電流出力部に抵抗Ｒと容量Ｃで構されるローパスフィルタ（ＬＰＦ）を設け、その出力をさらにカレントミラー回路で出力するようにした回路である。この回路により、出力コードの最小ビット／Ｄｎの変化に起因して発生する出力電流の変化が平滑化され、グリッチ（ノイズ）を低減できる。グリッチのある電流信号がＩＣＯに供給されると、ＩＣＯはグリッチに従った高周波数の信号を出力する。そのため、ＰＬＬがロック状態から外れてしまい、基準周波数に収束できなくなるという問題を発生するが、ＬＰＦ付きＩＤＡＣを使用すればこのような問題を生じない。
【００４６】
【発明の効果】
以上説明したように、本発明によれば、簡単な構成で良好なスペクトラム拡散が可能なスペクトラム拡散クロック発生回路が実現できる。
【図面の簡単な説明】
【図１】従来のスペクトラム拡散クロック発生（ＳＳＣＧ）回路の構成例を示す図である。
【図２】従来例における変調器出力（スペクトラム拡散変調信号）を示す図である。
【図３】従来例における変調器出力（スペクトラム拡散変調信号）の別の例を示す図である。
【図４】本発明の原理構成を示す図である。
【図５】本発明の原理を説明する図であり、本発明のスペクトラム拡散変調信号の例を示す図である。
【図６】本発明を適用した場合のスペクトラムの改善を示す図である。
【図７】本発明の第１実施例のＳＳＣＧの構成を示す図である。
【図８】第１実施例における制御回路の出力（コードの変化）を示す図である。
【図９】本発明の第２実施例のＳＳＣＧの構成を示す図である。
【図１０】第２実施例におけるアナログ変調回路の回路構成を示す図である。
【図１１】第２実施例におけるアナログ変調回路の動作を示す図である。
【図１２】本発明の第３実施例のＳＳＣＧの構成を示す図である。
【図１３】周波数位相比較器の回路構成を示す図である。
【図１４】チャージポンプ回路の回路構成を示す図である。
【図１５】電圧電流変換（Ｖ−Ｉ変換）回路の回路構成を示す図である。
【図１６】電流制御発振回路（ＩＣＯ）の回路構成を示す図である。
【図１７】電流デジタルアナログ変換器（ＩＤＡＣ）の回路構成を示す図である。
【図１８】第３実施例の制御回路の構成を示す図である。
【図１９】第３実施例の制御回路における分周クロックの発生を説明する図である。
【図２０】第３実施例の制御回路におけるアップダウンカウンタの動作を示す図である。
【図２１】本発明の第４実施例のＳＳＣＧの構成を示す図である。
【図２２】ローパスフィルタ付きＩＤＡＣの回路構成を示す図である。
【符号の説明】
１１…１／Ｎ分周器
１２…周波数位相比較器
１３…チャージポンプ回路
１４…ループフィルタ
１６…電圧加算回路
１７…ＶＣＯ
１８…１／Ｍ分周器
２１…制御回路
２２…変調器（ＶＤＡＣ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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