(57)【要約】【課題】擬似ＳＲＡＭの消費電力を動作速度を低下させることなく低減する。【解決手段】クロック信号（ＣＬＫ）に同期して動作する擬似ＳＲＡＭマクロ（３）に対し、動作モードを指定する制御信号として、ページ動作を指示するページ動作指示信号（ＰＭ）とページ動作完了を示すページクローズ指示信号（ＰＣ）とを設ける。これらのページ動作指示信号およびページクローズ指示信号に従って擬似ＳＲＡＭを選択的にページモードで動作させることができ、各クロックサイクルにおける行系回路の動作を禁止することができ、平均消費電力を低減することができる。【選択図】        図２
2004259318.tif 000002
【特許請求の範囲】
【請求項１】
擬似的にスタティック型メモリとして動作する同期型半導体記憶装置であって、
行列状に配置される複数のダイナミック型メモリセル、
外部からの動作制御信号をクロック信号に同期して取込み内部動作指示信号を生成する信号入力回路、
活性化時、外部行アドレス信号に従って前記メモリセルの行を選択する行選択回路、
活性化時、外部列アドレス信号に従って前記メモリセルの列を選択し、該選択列へデータアクセスを行なう列系回路、および
前記信号入力回路からの第１の内部動作指示信号に従って、前記行選択回路および前記列系回路を所定のシーケンスで順次活性および非活性化しかつ前記信号入力回路からの第２の内部動作指示信号に従って、前記行選択回路の非活性化を禁止して前記行選択回路を活性状態に維持し、かつさらに前記信号入力回路からの第３の内部動作指示信号に従って前記活性状態に維持された行選択回路を非活性化する制御回路を備える、同期型半導体記憶装置。
【請求項２】
前記外部からの動作制御信号は、データの書込を指示する書込指示信号、データの読出を指示する読出指示信号、ページモード動作を指示するページモード指示信号およびページモード動作完了を指示するプリチャージ指示信号を含み、
前記信号入力回路は、前記書込指示信号および前記読出指示信号に従って前記第１の内部動作指示信号を活性化し、前記ページモード指示信号の活性化時、前記第２の内部指示信号を活性化し、かつ前記プリチャージ指示信号に従って前記第３の内部動作指示信号を活性化する、請求項１記載の同期型半導体記憶装置。
【請求項３】
前記プリチャージ指示信号は、単独で活性化される、請求項２記載の同期型半導体記憶装置。
【請求項４】
前記プリチャージ指示信号は、前記書込指示信号および読出指示信号の一方と共に活性化される、請求項２記載の同期型半導体記憶装置。
【請求項５】
前記第２の内部動作指示信号の有効／無効を設定するためのデータを記憶するモード設定回路をさらに備える、請求項１記載の同期型半導体記憶装置。
【請求項６】
前記第２の内部動作指示信号の活性化時、前記クロック信号の２倍の周波数の内部クロック信号を生成する内部クロック生成回路をさらに備え、
前記制御回路は、前記内部クロック信号に従って前記列系回路を活性化する、請求項１記載の同期型半導体記憶装置。
【請求項７】
前記内部クロック生成回路は、前記第２の内部動作指示信号の活性化時、前記クロック信号の立上がりおよび立下がりに応答して所定の時間幅のパルス信号を前記内部クロック信号として生成する、請求項６記載の同期型半導体記憶装置。
【請求項８】
前記内部クロック生成回路は、
前記クロック信号に同期しかつ互いに位相が１／４周期ずれた４相クロック信号を生成する同期クロック生成回路と、
前記４相クロック信号のうちの互いに同相で位相が１／４周期ずれた２つのクロック信号をそれぞれ合成して２相のクロック信号を生成するクロック合成回路と、
前記第２の内部動作指示信号の非活性化に応答して、前記２相クロック信号のうちの１相のクロック信号の生成を禁止するクロック制御回路と、
前記クロック合成回路の出力信号に従って前記内部クロック信号を生成するクロック出力回路を備える、請求項６記載の同期型半導体記憶装置。
【請求項９】
前記制御回路は、
前記第１の内部動作指示信号に従って、前記行選択回路を活性化する行系活性制御回路と、
前記行系活性制御回路の所定の出力制御信号に従って前記第１のプリチャージトリガ信号を生成するサイクルプリチャージ制御回路と、
前記第３の内部動作指示信号に従って第２のプリチャージトリガ信号を生成するページプリチャージ制御回路と、
前記第２の内部動作指示信号に従って前記第１および第２のプリチャージトリガ信号の一方を選択して前記行系活性制御回路へプリチャージ指示信号を与えるトリガ切替回路とを備え、前記行系活性制御回路は前記プリチャージ指示信号の活性化に応答して前記行選択回路を非活性化し、さらに
前記行系活性制御回路からの前記所定の制御信号と前記第２の内部動作指示信号と前記第１の内部動作指示信号とに応答して前記列系回路を活性化しかつ活性化後非活性化する列系活性制御回路を備える、請求項１記載の同期型半導体記憶装置。
【請求項１０】
前記メモリアレイは、複数のバンクに分割され、
前記制御回路は、バンクを特定するバンクアドレス信号に従って、指定されたバンクに対して前記信号入力回路からの内部動作指示信号が指示する動作を制御する、請求項１記載の同期型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、クロック信号に同期して外部からの信号の取込およびデータの転送を行なう同期型半導体記憶装置に関し、特に、ロジックと同一半導体基板上に集積化されるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に関する。より特定的には、この発明は、擬似的にＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）として動作するＤＲＡＭ、すなわち、擬似ＳＲＡＭの消費電力を低減するための構成に関する。
【０００２】
【従来の技術】
近年、１つの半導体チップ上にプロセッサおよびメモリ等を集積化し、１つのシステムを１つの半導体チップで実現するシステムＬＳＩが、システムのサイズおよび電力を低減するために広く用いられている。このシステムＬＳＩにおいては、オンチップのメモリの容量が、システムの高機能化および高性能化に伴って年々増大する一方である。従来、このシステムＬＳＩのオンチップメモリとしては、高速なＳＲＡＭが用いられ、システムＬＳＩに搭載されるプロセッサの一次キャッシュメモリとして利用される。主記憶としては、オフチップのＤＲＡＭが用いられる。このように、システムＬＳＩにおいても、メモリを階層的に構成するのは、以下の理由による。一般に広く知られているように、プロセッサとＤＲＡＭの動作周波数のギャップが年々大きくなってきたため、プロセッサがＤＲＡＭへ直接アクセスを行なう場合、データ授受のためのプロセッサの待ち時間が長くなり、これがボトルネックとなってシステム性能を低下させるためである。
【０００３】
そこで、プロセッサのデータアクセスの局所性を利用し、高速ＳＲＡＭを内蔵し、そこに主記憶のＤＲＡＭメモリ空間の一部をバッファする。プロセッサは、内蔵ＳＲＡＭに対しアクセスすることにより、待ち時間を低減することができ、応じてシステム性能が向上する。しかしながら、プロセッサが、内蔵ＳＲＡＭがバッファしているメモリ空間の範囲外に対してアクセスを行なった場合には、この内蔵ＳＲＡＭにバッファされているデータをオフチップのＤＲＡＭへ転送して書き戻しを行ない（コピーバック動作）、このプロセッサが要求する新しいメモリ空間のデータをＤＲＡＭから内蔵ＳＲＡＭへ転送し、この内蔵ＳＲＡＭのバッファするメモリ空間を書直す必要がある。
【０００４】
システムＬＳＩとオフチップのＤＲＡＭとを結合するデータバスは、システムＬＳＩのパッケージのピン数の制約により、１６ビットから３２ビット程度の幅である。したがって比較的小さなビット幅で、データ転送を行なう必要があり、複数回に分割して内蔵ＳＲＡＭとオフチップのＤＲＡＭとの間でデータ転送が行なわれる。この結果、このデータ転送がボトルネックとなり、やはりシステム性能が低下する。
【０００５】
このようなオフチップに主記憶のＤＲＡＭを設けるシステム構成の問題点を解決する方法として、近年注目を浴びてきているのが、ＤＲＡＭをシステムＬＳＩに内蔵することにより、ＤＲＡＭのデータバス幅を２５６ビット以上に拡大し、ＳＲＡＭとＤＲＡＭとの間で１度にデータ転送を行なう手法である。この広いバス幅を利用することにより、バスボトルネックの問題が大幅に改善される。しかしながら、メモリの階層化に伴うＳＲＡＭ−ＤＲＡＭ間のデータ転送の期間、プロセッサは待機状態に維持される必要があり、依然、システム性能が低下する。
【０００６】
このメモリ階層化による性能劣化の問題を解消するためには、内蔵ＳＲＡＭのメモリ容量を主記憶並に大容量化するのが１つの方法である。ＳＲＡＭセルは、フルＣＭＯＳ構成の場合、６個のＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。一方、ＤＲＡＭは、メモリセルが、通常、１個のトランジスタと１個のＭＯＳトランジスタとで構成される。したがって、ＳＲＡＭは、セル面積がＤＲＡＭと比べて大きいため、オンチップＳＲＡＭでは、十分にオンチップのメモリ容量を大きくすることができない。
【０００７】
逆に、プロセッサとＤＲＡＭのみを用い、ＳＲＡＭを用いないシステム構成では、プロセッサとＤＲＡＭの動作周波数のギャップにより、システム性能が劣化する。このような問題を解決するために、ＤＲＡＭメモリセルを用いた高速な擬似ＳＲＡＭの研究が活発になってきている。高速擬似ＳＲＡＭは、メモリセルにＤＲＡＭセルを用いているものの、外部から見た場合、ＳＲＡＭと同様に動作するため、高速かつ大記憶容量のメモリをオンチップでシステムＬＳＩに搭載し、メモリの階層構成を解消してシステム性能を向上させることを図る。このような擬似ＳＲＡＭの構成は、たとえば特許文献１（特開平２−８７３９９号公報）に示されている。
【０００８】
この特許文献１に示される擬似ＳＲＡＭにおいては、外部アクセス制御信号として、通常のＳＲＡＭと同様に、チップイネーブル信号／ＣＥを利用する。また行および列アドレス信号を並行して与え、このチップイネーブル信号／ＣＥの活性化により内部で所定のシーケンスで行および列選択動作を活性化する。
【０００９】
ＤＲＡＭセルの記憶データのリフレッシュ時には、ＳＲＡＭにおいて用いられていないピン端子または出力イネーブル信号端子をリフレッシュ制御信号／ＲＦＳＨ入力端子として利用する。
【００１０】
チップイネーブル信号／ＣＥのトグルにより１つのアクセスサイクルが決定され、チップイネーブル信号／ＣＥの活性化に従って行および列アクセスが実行されるため、外部からは、この擬似ＳＲＡＭを、ＳＲＡＭと同様に動作させることができる。
【００１１】
【特許文献１】
特開平２−８７３９９号公報
【００１２】
【発明が解決しようとする課題】
高速擬似ＳＲＡＭは、クロック信号に同期して動作し、１クロックサイクル内で、行系回路および列系回路の活性および非活性化を内部でセルフタイムで完結する。
【００１３】
ＤＲＡＭセルは、行列状に配置され、各メモリセル行に対応してワード線が配置され、各メモリセル列に対応してビット線対が配置される。各ビット線対に対しては、メモリセルのデータの検知、増幅およびラッチを行なうセンサアンプが配置される。行選択に関連する行系回路の動作時、行アドレス信号により指定された行に対応して配置されたワード線が選択状態へ駆動され、選択ワード線に接続されるメモリセルのデータが対応のセンスアンプにより検知、増幅およびラッチされる。したがって、このセンス動作時においては、１行のメモリセルと数の等しいセンスアンプが同時に動作する。
【００１４】
列選択およびデータアクセス（データの書込／読出）に関連する列系回路の動作時には、選択ワード線に接続されるメモリセルのうち、列アドレス信号が指定する列上のメモリセルを選択してデータアクセス（データの書込／読出）が行なわれる。列選択時に、選択ワード線上のメモリセルがすべて選択されるわけではない。プロセッサ（ロジック）が１度にアクセスするデータビット数、すなわち擬似ＤＲＡＭの外部のデータバスの幅に応じて選択メモリセルの数が設定される。たとえば、行選択時に２Ｋビットのメモリセルが選択され、対応のセンスアンプによりメモリセルデータがラッチされ、次いで、１２８ビットのメモリセル（センスアンプ）が選択されて、データアクセスが行なわれる。
【００１５】
高速擬似ＳＲＡＭの場合、１クロックサイクル内で行および列の選択動作が完結する。したがって、連続的に高速擬似ＰＳＲＡＭにアクセスする場合、各クロックサイクルにおいてセンスアンプによるビット線の充放電が行なわれる。したがって、選択行に２Ｋビットのメモリセルが接続される場合、１度に２Ｋ個のセンスアンプが並列に充放電動作を行なう。プロセッサ（ロジック）が要求するデータビットはたとえば１２８ビットであり、１２８個のセンスアンプに対しデータアクセスが行なわれる。残りのセンスアンプは、ラッチ状態を維持し、データアクセスは行なわれず、対応の列上のＤＲＡＭセルの記憶データのリストアを行なうだけである。したがって、各クロックサイクルにおいてデータアクセスされるビット線以外のビット線においても、センスアンプによる充放電が行なわれ、不必要に電流が消費されるという問題が生じる。特に、携帯機器などの電池駆動の用途に用いられる場合には、電池寿命の観点からできるだけ、消費電流を低減することが望まれる。
【００１６】
上述の特許文献１においては、リフレッシュアドレスを生成するアドレスカウンタをチェックするカウンタチェックモード時に、通常のＤＲＡＭの「ＣＡＳビフォーＲＡＳ」条件と同様の「／ＲＦＳＨビフォー／ＣＥ」の条件でページモードを設定して、テストを行なう構成が示されている。リフレッシュ指示信号／ＲＦＳＨをＬレベルに立下げ、内部のアドレスカウンタからのリフレッシュアドレスに従ってワード線を活性化する。次いで、チップイネーブル信号／ＣＥをＬレベルに設定することによりページモードを設定し、ワード線を活性状態に維持し、外部列アクセスを活性化する。その状態で、出力イネーブル信号／ＯＥまたはライトイネーブル信号／ＷＥに従って列アクセスを行なう。チップイネーブル信号／ＣＥをトグルすることにより、外部列アドレス信号に従って列選択動作を行なう。リフレッシュ指示信号／ＲＦＳＨをＨレベルに設定して、ページモード動作を完了する。
【００１７】
この特許文献１の構成においては、リフレッシュアドレスが指定する行を選択状態に維持し、列を順次外部列アドレスに従って選択してデータアクセスを行なう。リフレッシュアドレスカウンタの動作を試験するカウンタチェックモードを用いて列系回路をテストすることを図る。
【００１８】
この特許文献１の構成では、仕様で禁止されるタイミング条件を利用してテスト時のページモードの設定を行なってテストを行なう。選択行は、リフレッシュアドレスカウンタの発生するリフレッシュアドレスにより指定され、外部からは、選択行を指定することはできない。したがって、この特許文献１の方法を、通常動作モード時でのデータアクセスに利用することはできない。
【００１９】
また、この特許文献１においては、チップイネーブル信号／ＣＥのトグルに従ってデータアクセスサイクルを決定しており、クロック信号に同期して動作するクロック同期動作により、どのように各クロックサイクル内で内部でセルフタイムで行系回路および列系回路を活性／非活性化するかについては全く考慮していない。
【００２０】
さらに、この特許文献１においては、行アドレスを固定して列アドレスを変化させるページモードは、擬似ＳＲＡＭにおいては本来的に搭載不能であることを前提とし、リフレッシュ動作とデータの入出力制御動作の分離を実現することを図るだけであり、データアクセスを行なう通常動作モード時の消費電力の低減、特に、クロック同期でデータアクセスを行なうクロック同期動作における消費電力の低減については何ら考慮していない。
【００２１】
それゆえ、この発明の目的は、低消費電力でＳＲＡＭ的に動作する同期型半導体記憶装置を提供することである。
【００２２】
この発明の他の目的は、ページモードでデータアクセスをすることのできるクロック同期型擬似ＳＲＡＭを提供することである。
【００２３】
【課題を解決するための手段】
この発明に係る同期型半導体記憶装置は、行列状に配置される複数のダイナミック型メモリセルと、外部からの動作制御信号をクロック信号に同期して取込み内部動作指示信号を生成する信号入力回路と、活性化時、外部行アドレス信号に従ってメモリセルの行を選択する行選択回路と、活性化時、外部列アドレス信号に従ってメモリセルの列を選択し、該選択列へデータアクセスを行なう列系回路と、信号入力回路からの内部動作指示信号に従って、行選択回路および列系回路の動作を制御する制御回路を含む。この制御回路は、信号入力回路からの第１の内部動作指示信号に従って、行選択回路および列系回路をクロック信号の１クロックサイクル内において所定のシーケンスで順次活性および非活性化し、この信号入力回路からの第２の内部動作指示信号に従って行選択回路の非活性化を禁止して行選択回路活性状態に維持し、かつさらに信号入力回路からの第３の内部動作指示信号に従って活性状態に維持された行選択回路を非活性化する。
【００２４】
第２の内部動作指示信号に従って内部で行選択回路の非活性化を禁止することにより、行を選択状態に維持した状態で連続的に外部から列アドレス信号を印加して列選択動作を実行することができる。連続列アクセス時において行系回路を動作させる必要がなく、特に、センスアンプを非活性化する必要がなく、各クロックサイクルにおいて行系回路、特にセンスアンプの充放電電流を削減することができ、応じて消費電流を低減することができる。
【００２５】
【発明の実施の形態】
［実施の形態１］
図１は、この発明に従う同期型半導体記憶装置を内蔵するシステムＬＳＩの構成を概略的に示す図である。図１において、システムＬＳＩ１が、プロセッサ２と、少なくともプロセッサ２が必要とするデータを格納する擬似ＳＲＡＭマクロ３を含む。このプロセッサ２は、外部と信号およびデータの授受を行ない、必要な処理を実行する。プロセッサ２は、予め定められた処理を専用に処理する回路であってもよく、また汎用のプロセッサであってもよい。
【００２６】
擬似ＳＲＡＭマクロ３は、このプロセッサ２と内部データバス４を介して双方向にデータを転送する。ＳＲＡＭマクロ３は、ページモード動作が可能であり、プロセッサ２は、この擬似ＳＲＡＭマクロ３に対しページモードでアクセスして、データの転送を行なうことができる。
【００２７】
このシステムＬＳＩ１は、同一半導体チップ上に集積化されており、内部データバス４はチップ上配線であり、ピン端子の制約を受けることなく、十分にバス幅を広くすることができる。
【００２８】
ただ、この擬似ＳＲＡＭマクロ３は、ページモードで動作可能であるため、各アクセスサイクル（クロックサイクル）毎に行系回路をプリチャージすることは要求されず、行選択に関連する行系回路が活性状態を維持するため、この行系回路の消費電流を削減することができる。
【００２９】
図２は、図１に示す擬似ＳＲＡＭマクロ３の全体の構成を概略的に示す図である。図２において、擬似ＳＲＡＭマクロ３は、それぞれが行列状に配列される複数のＤＲＡＭセルを有するＤＲＡＭアレイ１０ｅおよび１０ｗと、ＤＲＡＭアレイ１０ｅおよび１０ｗそれぞれと内部データの転送を行なうＤＲＡＭデータパス１１ｅおよび１１ｗと、ＤＲＡＭアレイ１０ｅおよび１０ｗのメモリセル行および列を選択するデコーダ１２と、この擬似ＳＲＡＭマクロ３の内部動作を制御するＤＲＡＭ制御回路１３と、ＤＲＡＭアレイ１０ｅおよび１０ｗのそれぞれの一端に配置され内部電源電圧および各種内部電圧を生成する電源回路１４を含む。
【００３０】
ＤＲＡＭアレイ１０ｅおよび１０ｗは、それぞれ、一例として、８Ｍビットの記憶容量を有する。
【００３１】
ＤＲＡＭデータパス１１ｅおよび１１ｗは、それぞれ、内部データの書込を行なうライトドライバ、内部データの読出を行なうプリアンプ、外部とのデータの入出力を行なう入出力バッファ回路を含む。ＤＲＡＭデータパス１１ｅは、ＤＲＡＭアレイ１０ｅと、６４ビットの内部読出データＲＤ［６３：０］を転送し、かつ６４ビットの内部書込データＷＤ［６３：０］を転送する。ＤＲＡＭデータパス１１ｅは、また、図１に示す外部のプロセッサ２との間で、メモリ外部データバスを介して６４ビットの読出データＱ［６３：０］および６４ビットの書込データＤ［６３：０］を転送する。
【００３２】
ＤＲＡＭデータパス１１ｗは、ＤＲＡＭアレイ１０ｗと６４ビットの内部読出データＲＤ［１２７：６４］を転送しかつ内部書込データＷＤ［１２７：６４］を転送する。このＤＲＡＭデータパス１１ｗは、また、メモリ外部データバスを介して６４ビットの読出データＱ［１２７：６４］および６４ビットの書込データＤ［１２７：６４］を外部のプロセッサ２との間で転送する。
【００３３】
デコーダ１２は、整列して配置されるロウデコーダおよびコラムデコーダを含む。ロウデコーダにより、アドレス指定された行に対応するワード線が選択状態へ駆動され、コラムデコーダにより、アドレス指定された列に対応する列選択線が選択状態へ駆動される。この列選択線の列選択信号に従って、メモリセル列（センスアンプ）が選択されて内部データバスに接続される。
【００３４】
したがって、図２に示す配置においては、コラムデコーダからの列選択線はワード線と同一方向に延在する。コラムデコーダおよびロウデコーダをデコーダ１２内において同一方向に配置することにより、列選択線を行方向に延在して配置することができる。したがって、データＲＤ［１２７：０］およびＷＤ［１２７：０］を転送するデータバス線を、ＤＲＡＭアレイ１０ｗおよび１０ｅ上に列方向に延在して配置することができ、バス占有面積を増大させることなく、多ビットデータを転送することができる。
【００３５】
ＤＲＡＭ制御回路１３へは、外部から、クロック信号ＣＬＫ、リード動作指示信号ＲＥ、ライト動作指示信号ＷＥ、リフレッシュ動作指示信号ＲＥＦ、ページモード動作指示信号ＰＭ、ページクローズ指示信号ＰＣおよび１７ビットのアドレス信号Ａ［１６：０］が与えられる。ページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣを利用することにより、この擬似ＳＲＡＭマクロ３を選択的に、ページモードで動作させることができる。ＤＲＡＭ制御回路１３は、クロック信号ＣＬＫに同期してこれらの外部からの信号ＲＥ、ＷＥ、ＲＥＦ、ＰＭおよびＰＣを取込み、内部動作を指定する内部動作指示信号を生成し、かつ内部動作指示信号に従って必要な制御信号を生成する。具体的に、ＤＲＡＭ制御回路１３は、クロック信号ＣＬＫのたとえば立上がりエッジにおける指示信号ＲＥ、ＷＥ、ＲＥＦ、ＰＭおよびＰＣの状態に従って指定された動作モードを判定し、かつ対応の内部動作を実行する制御信号を生成する。
【００３６】
図３は、外部からの指示信号ＲＥ、ＷＥ、ＲＥＦ、ＰＣ、ＰＭおよびＲＥＦが指定する動作モードを一覧にして示す図である。図３においては、制御信号およびニモーニック（ＭＮＥＭＯＮＩＣ）において、同一動作内容を指定するため、同じ符号が用いられている。同一符号について、制御信号の場合には、動作指示信号として参照し、ニモーニックの場合にはコマンドとして参照する。
【００３７】
指示信号ＲＥ、ＷＥ、ＲＥＦ、ＰＭおよびＰＣがすべてＬレベルに設定された場合には、ノップコマンドＮＯＰが設定され、新たな動作は行なわれない。通常、このノップコマンドＮＯＰが与えられる場合、擬似ＳＲＡＭマクロ３は、スタンバイ状態（プリチャージ状態）を維持する。
【００３８】
リード動作指示信号ＲＥをＨレベルに設定し、残りの指示信号ＲＥ、ＷＥ、ＲＥＦ、ＰＭおよびＰＣをＬレベルに設定した場合、リードコマンドＲＥが設定される。このリードコマンドＲＥが指定された場合には、１クロックサイクル内でデータリードを行ない、そのリード動作完了後開いたページ（選択行）を閉じる。したがって、このリードコマンドＲＥの印加時においては、１クロックサイクル内で行系回路および列系回路の活性および非活性動作が、一定のシーケンスで完結する。
【００３９】
リード動作指示信号ＲＥとページモード動作指示信号ＰＭを共にＨレベルに設定し、残りの指示信号ＷＥ、ＲＥＦ、およびＰＣをＬレベルに設定した場合、ページモードリードコマンド（ページリードコマンド）ＲＥＰＭが指定される。このページモードリードコマンドＲＥＰＭが指定された場合には、このクロックサイクル内でデータの読出を行なうリード動作を行ない、このリード動作完了後においても、ページを開いた状態に維持する。列系回路は、データの読出後に非活性状態に復帰する。
【００４０】
リード動作指示信号ＲＥとページクローズ指示信号ＰＣをＨレベルに設定し、残りの指示信号ＷＥ、ＲＥＦ、ＰＭをＬレベルに設定した場合、オートプリチャージ付きリードコマンド（プリチャージリードコマンド）ＲＥＰＣが設定される。このオートプリチャージ付きリードコマンドＲＥＰＣが指定されたときには、開いたページに対して列アクセスを行なってデータの読出動作を行なう。このリード動作完了後、開いているページを閉じ、行系回路および列系回路が共にプリチャージ状態に復帰する。
【００４１】
ライト動作指示信号ＷＥをＨレベルに設定し、残りの指示信号ＲＥ、ＲＥＦ、ＰＭおよびＰＣをＬレベルに設定するとライトコマンドＷＥが設定される。このライトコマンドＷＥの指定時においては、１クロックサイクル内でデータの書込が行なわれ、このデータ書込完了後開いたページを閉じ、行系回路がスタンバイ状態に復帰する。
【００４２】
ライト動作指示信号ＷＥとページモード動作指示信号ＰＭとをＨレベルに設定し、残りの指示信号ＲＥ、ＲＥＦおよびＰＣをＬレベルに設定すると、ページモードライトリードコマンド（ページライトコマンド）ＷＥＰＭが指定される。このページモードライトリードコマンドＷＥＰＭが指定された場合には、データの書込を完了し、列系回路が非活性状態に復帰しても、ページを開いた状態に維持する（行系回路を活性状態に維持する）。
【００４３】
ライト動作指示信号ＷＥとページクローズ指示信号ＰＣをＨレベルに設定し、残りの指示信号ＲＥ、ＲＥＦおよびＰＭをＬレベルに設定すると、オートプリチャージ付きライトコマンド（プリチャージライトコマンド）ＷＥＰＣが設定される。このオートプリチャージ付きライトコマンドＷＥＰＣの指定時においては、開いたページに対しデータアクセスを行なってデータの書込を行ない、この書込動作完了後に開いたページを閉じる（行系回路を非活性状態に復帰させる）。
【００４４】
ページクローズ指示信号ＰＣをＨレベルに設定し、かつ残りの指示信号ＲＥ、ＷＥ、ＲＥＦおよびＰＭをＬレベルに設定すると、プリチャージコマンドＰＣが設定される。このプリチャージコマンドＰＣの指定時においては、開いているページを閉じる。すなわち、選択状態のワード線を非選択状態へ駆動し、行系回路をスタンバイ状態に復帰させる。
【００４５】
リフレッシュ動作指示信号ＲＥＦをＨレベルに設定し、残りの指示信号ＲＥ、ＷＥ、ＰＭおよびＰＣをＬレベルに設定すると、オートリフレッシュコマンドＲＥＦが設定される。このオートリフレッシュコマンドＲＥＦの指定時においては、内部のアドレスカウンタからのリフレッシュアドレスに従ってリフレッシュ動作を実行する。
【００４６】
この図３に示すように、ページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣを利用することにより、ページモード動作の設定および完了をリード動作指示信号またはライト動作指示信号ＷＥの活性化時に設定することができる。またページクローズ指示信号ＰＣ単独でプリチャージコマンドＰＣを設定することにより、データの書込および読出を伴う必要のないときに開いたページを閉じて、ページモード動作を完了させることができる。
【００４７】
なお、リード動作指示信号ＲＥまたはライト動作信号ＷＥが活性化されたときには、内部で１クロックサイクル内で列選択およびデータの読出または書込動作が実行され、その後、列系回路（列選択回路およびデータ書込／読出回路）は非活性状態に復帰する。
【００４８】
また、ページは、行アドレス信号により指定される行を示し、ＤＲＡＭアレイ１０ｅおよび１０ｗの構成に応じて、ページを構成するワード線の数は異なる。
【００４９】
図４は、図２に示すＤＲＡＭアレイ１０ｅおよび１０ｗに配置されるＤＲＡＭセルの断面構造を概略的に示す図である。図４において、ＤＲＡＭセルは、Ｐウェル２０内において素子分離領域２１ａおよび２１ｂにより規定される領域内に形成されるアクセストランジスタを含む。この素子分離領域２１ａおよび２１ｂは、シャロウ・トレンチ・アイソレーション（ＳＴＩ）構造を有し、Ｐウェル２０表面をエッチングして、基板表面に分離酸化膜を形成する。ＳＴＩ構造を素子分離に利用することにより、通常の熱酸化膜を利用する構成に比べて、素子分離領域の占有面積を低減し、またその表面の平坦化を図り、素子分離領域上に配設されるワード線の配線の段差を低減する。
【００５０】
アクセストランジスタは、Ｐウェル２０表面に形成される不純物領域２２ａおよび２２ｂと、これらの不純物領域２２ａおよび２２ｂ表面に形成される金属層２３ａおよび２３ｂと、これらの不純物領域２２ａおよび２２ｂの間のＰウェル表面上にゲート絶縁膜を介して形成されるポリシリコン層２４と、ポリシリコン２４表面に自己整合的に形成される金属層２５を含む。
【００５１】
これらの金属層２３ａ、２３ｂおよび２５は、たとえば二酸化コバルト（ＣｏＳｉ２）で形成され、不純物領域２２ａおよび２２ｂのコンタクトを低減し、かつポリシリコン２４で形成されるワード線の抵抗を低減する。この金属層２３ａ、２３ｂおよび２５は、ロジックにおいてトランジスタ製造工程時に形成されるサリサイドプロセス（セルフアラインド・シリサイド・プロセス）を適用することにより形成される。不純物領域２２ａは、高濃度Ｎ型不純物領域で形成されており、ストレージノードに接続する部分の抵抗を低減する。このサリサイドプロセスは、擬似ＳＲＡＭマクロ内の周辺回路のトランジスタに対しても適用され、周辺回路のトランジスタは、ロジックのトランジスタと同一構成とされ、製造工程数の増加を抑制する。
【００５２】
ここで、サリサイドプロセス時において、不純物領域２２ａおよび２２ｂは、ポリシリコン層２４に対し自己整合的に形成され、メタル層２３ａおよび２３ｂが、このポリシリコン層２４に形成される側壁絶縁膜に対して自己整合的に形成される。
【００５３】
メモリセルは、さらに、金属層２３ａに電気的に接続されるストレージノードコンタクト２６と、ストレージノードコンタクト２６上部にＵ字型に形成されるストレージノード層２７と、ストレージノード層２７とキャパシタ絶縁膜２８を介して対向して形成されるセルプレート層２９を含む。このストレージノード層２７および２９は、たとえばルビジウム（Ｒｕ）の金属配線で形成され、ストレージノードコンタクト２６は、たとえばタングステン（Ｗ）の金属配線で形成される。キャパシタ絶縁膜２８は、たとえば五酸化タンタル（Ｔａ２Ｏ５）で形成される。ＭＩＭ（メタル−インシュレータ−メタル）キャパシタ構造において、高誘電率のキャパシタ絶縁膜を利用することにより、小占有面積で大きな容量値を有する高速応答のメモリセルキャパシタを実現する。また、ストレージノードコンタクト２６にたとえばタンスグテンＷのような金属配線を利用することにより、このストレージノードの抵抗を低減する。
【００５４】
不純物領域２２ｂ表面に形成される金属層２３ｂは、ビット線コンタクト３０を介してビット線１９に電気的に接続される。このビット線コンタクト３０は、たとえばタングステンのメタル配線で形成され、ビット線１９は、たとえば銅（Ｃｕ）の金属配線で形成される。ビット線コンタクト３０に金属配線を利用することにより、ビット線コンタクトの抵抗を低減する。また、これらのストレージノードコンタクト２６およびビット線コンタクト３０をメタル配線を利用することにより、不純物領域２２ａおよび２２ｂ表面に金属層２３ａおよび２３ｂを形成して、コンタクト抵抗を低減することができる。また、不純物領域２２ａも、金属配線に接続されるため、その不純物濃度を十分高くすることができる。
【００５５】
したがって、このＤＲＡＭセルにおいては、内部配線を、すべて抵抗を小さくすることができ、メモリセルの電荷移動速度を高速化することができ、高速で、メモリセルデータの読出を行なうことができる。したがって、たとえば３６ｎｓ（ナノ秒）のロウサイクルを、１０ｎｓ以下に設定することができ、高速擬似ＳＲＡＭを実現することができる。
【００５６】
図５は、図２に示すＤＲＡＭアレイ１０ｅおよび１０ｗの構成を概略的に示す図である。これらのＤＲＡＭアレイ１０ｅおよび１０ｗは、同一のアレイ構造を有するため、図５において１つのＤＲＡＭアレイの構成を代表的に示す。図５において、ＤＲＡＭアレイは、それぞれが、３２ＫビットのメモリセルＭＣを有するアレイブロックＭＢＫに、行および列方向において分割される。行方向に整列するアレイブロックが行ブロックを構成し、列方向に整列するアレイブロックが列ブロックを構成する。図５において、ＤＲＡＭアレイは、行ブロックＲＢ０−ＲＢｍに分割され、また列ブロックＣＢ０−ＣＢｎに分割される。一例として、このＤＲＡＭアレイは、行および列方向に１６個のアレイブロックに分割され、１６個の行ブロックと１６個の列ブロックに分割される。
【００５７】
行ブロックＲＢ０−ＲＢｍの間にセンスアンプ帯ＳＡＢ１−ＳＡＢｍが配置され、また、行ブロックＲＢ０およびＲＢｍの外側に、センスアンプ帯ＳＡＢ０およびＳＡＢｍ＋１が、それぞれ、配置される。これらのセンスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１においては、それぞれ、アレイブロックＭＢＫに対応して、３２個のセンスアンプ（Ｓ．Ａ．）を含むセンスブロックＳＢＫが配置される。これらのセンスアンプ帯ＳＡＢ１−ＳＡＢｍのセンスアンプは、列方向における両側のアレイブロックにより共有される。
【００５８】
行ブロックＲＢ０−ＲＢｍそれぞれにおいて、ワード線ＷＬがメモリセル行に対応して配置される。これらの行ブロックＲＢ０およびＲＢｍそれぞれにおいて５１２本のワード線が配置される。ワード線ＷＬは、列ブロックの間に設けられるワード線杭打ち領域ＷＳＨＴにおいて低抵抗の導体と電気的に接続される。ポリシリコンで構成されるワード線の抵抗を等価的に低減する。
【００５９】
ワード線杭打ち領域ＷＳＨＴによりワード線杭打ち構造を実現する構成に代えて、ワード線ＷＬが、メインワード線とサブワード線とに階層化され、サブワード線が、対応して配置されるワード線サブデコーダと対応のメインワード線上の信号とに従って駆動される階層ワード線構成が利用されてもよい。
【００６０】
センスアンプ帯ＳＡＢ０−ＳＡＢｍ＋１それぞれにおいて、読出列選択線ＣＳＬＲと書込列選択線ＣＳＬＷとが配置される。アレイブロックＭＢＫにおいては、メモリセルが６４列配置され、それぞれ列方向の両側に設けられる３２個のセンスアンプに接続される。これらの１つのセンスブロックＳＢＫにおいて３２個のセンスアンプから、４つのセンスアンプを選択するために、８本の読出列選択線および８本の書込列選択線が設けられる。読出列選択線ＣＳＬＲは、データ読出時に列アドレス信号に従って選択状態に駆動され、書込列選択線ＣＳＬＷは、データ書込動作時に列アドレス信号に従って選択状態に駆動される。
【００６１】
列ブロックＣＢ０−ＣＢｎそれぞれ上に列方向に延在して読出データ線ＲＤと書込データ線ＷＤが配置される。本実施の形態においては、列選択時、各列ブロックにおいて４つのセンスアンプが選択されるため、読出データ線ＲＤおよび書込データ線ＷＤが、それぞれ、４本設けられる。この読出データ線ＲＤおよび書込データ線ＷＤは、相補信号を伝達する信号線対で構成されるが、図５においては、図面を簡略化するため、それぞれシングルエンドの信号線のように示す。これらの書込データ線ＷＤおよび読出データ線ＲＤが、データパスに結合される。
【００６２】
図６は、図２に示すデコーダ１２の構成を概略的に示す図である。図６においては、デコーダ１２において１つの行ブロックおよびセンスアンプ帯に対応して配置される部分の構成を示す。
【００６３】
図６において、デコーダ１２は、対応の行ブロックを指定するブロック選択信号ＢＳｌとワード線活性化タイミング信号ＲＸＴと行アドレス信号ＲＡＤＤとに従ってアドレス指定された行に対応するワード線ＷＬを選択状態へ駆動するロウデコーダ３２と、ブロック選択信号ＢＳｌおよびＢＳｕとコラムアドレス信号ＣＡＤＤと書込コラムデコーダイネーブル信号ＣＤＥＷとに従ってデコード動作を行なって書込列選択線ＣＳＬＷを選択状態へ駆動するライトコラムデコーダ３４と、ブロック選択信号ＢＳｕおよびＢＳｌとコラムアドレス信号ＣＡＤＤと読出コラムデコーダイネーブル信号ＣＤＥＲとに従ってデコード動作を行なって読出列選択線ＣＳＬＲを選択状態へ駆動するリードコラムデコーダ３３を含む。
【００６４】
ブロック選択信号ＢＳｕは、このブロック選択信号ＢＳｌが指定する行ブロックに隣接する行ブロックを指定し、これらのブロック選択信号ＢＳｕおよびＢＳｌがそれぞれ特定するメモリブロックが、センスアンプ帯を共有する。
【００６５】
ロウデコーダ３２は、ブロック選択信号ＢＳｌの活性化時、行アドレス信号ＲＡＤＤをデコードし、ワード線活性化タイミング信号ＲＸＴに従って、選択されたワード線ＷＬを選択状態へ駆動する。リードコラムデコーダ３３は、ブロック選択信号ＢＳｕおよびＢＳｌの一方の活性化時イネーブルされ、読出コラムデコーダイネーブル信号ＣＤＥＲの活性化に従って、与えられた列アドレス信号ＣＡＤＤをデコードし、８本の列選択線のうち指定された読出列選択線ＣＳＬＲを選択状態へ駆動する。
【００６６】
ライトコラムデコーダ３４は、ブロック選択信号ＢＳｕおよびＢＳｌの一方の活性化時イネーブルされ、ライトコラムデコーダイネーブル信号ＣＤＥＷの活性化に従って与えられた列アドレス信号ＣＡＤＤをデコードし、８本の書込列選択線のうち１つの書込列選択線ＣＳＬＷを選択状態へ駆動する。
【００６７】
なお、この図６に示すデコーダの構成においては、ロウデコーダ３２へ、行アドレス信号ＲＡＤＤが与えられている。しかしながら、このロウデコーダ３２へは、ロウアドレス信号ＲＡＤＤに代えて、プリデコード信号が与えられてもよい。リードコラムデコーダ３３およびライトコラムデコーダ３４においても、コラムアドレス信号ＣＡＤＤに代えて、プリデコード信号が与えられてもよい。
【００６８】
擬似ＳＲＡＭにおいては、行アドレス信号ＲＡＤＤおよびコラムアドレス信号ＣＡＤＤが、並行して与えられる。ワード線駆動タイミング信号ＲＸＴが活性化されて、ロウデコーダ３２による行選択動作が完了した後（センスアンプによるセンス動作の完了後）に、コラムデコーダイネーブル信号ＣＤＥＲおよびＣＤＥＷの一方が活性化されて列選択動作が行なわれる。図５に示すアレイ配置においては、１つの行ブロックが選択され、選択行ブロックにおいて行選択動作および列選択動作が行なわれる。
【００６９】
図７は、センスアンプ帯のセンスブロックＳＢＫの構成を具体的に示す図である。図７においては、１つのセンスアンプに関連する部分の構成を示す。図７において、センスブロックＳＢＫが、アレイブロックＭＢＫＵおよびＭＢＫＬにより共有される。アレイブロックＭＢＫＵにおいてビット線ＢＬＵおよび／ＢＬＵが配置され、アレイブロックＭＢＫＬにおいてビット線ＢＬＬおよび／ＢＬＬが配置される。ビット線ＢＬＵおよび／ＢＬＵとビット線ＢＬＬおよび／ＢＬＬは、それぞれ、ビット線分離ゲート４５ｕおよび４５ｌを介して共通ビット線ＣＢＬおよび／ＣＢＬに結合される。
【００７０】
ビット線分離ゲート４５ｕは、ビット線分離指示信号／ＢＬＩＵの活性化時（Ｌレベルのとき）非導通状態となり、ビット線ＢＬＵおよび／ＢＬＵを共通ビット線ＣＢＬおよび／ＣＢＬと分離する。ビット線分離ゲート４５ｌは、ビット線分離指示信号／ＢＬＩＬの活性化時（Ｌレベルのとき）非導通状態となり、ビット線ＢＬＬおよび／ＢＬＬを共通ビット線ＣＢＬおよび／ＣＢＬから分離する。
【００７１】
共通ビット線ＣＢＬおよび／ＣＢＬに対して、センスアンプ４０が設けられる。このセンスアンプ４０は、交差結合されるＰチャネルＭＯＳトランジスタと交差結合されるＮチャネルＭＯＳトランジスタを含み、活性化時、共通ビット線ＣＢＬおよび／ＣＢＬの電位を差動的に増幅する。
【００７２】
このセンスアンプ４０を活性化するために、センス電源線４６に、センスアンプ活性化信号／Ｓ０Ｐに従ってセンス電源電圧ＶｄｄＳを伝達するセンス活性化用のＰチャネルＭＯＳトランジスタ４７と、センスアンプ活性化信号Ｓ０Ｎに従ってセンス接地線４８に接地電圧を伝達するセンス活性化用ＮチャネルＭＯＳトランジスタ４９が設けられる。センス電源線４６およびセンス接地線４８に、電源電圧ＶｄｄＳおよび接地電圧が伝達されると、センスアンプ４０が活性化される。センスアンプ活性化用トランジスタ４７および４８は、センスアンプ４０の所定数毎に設けられる。
【００７３】
センスブロックＳＢＫにおいては、さらに、ビット線イコライズ指示信号ＢＬＥＱの活性化に従って共通ビット線ＣＢＬおよび／ＣＢＬをプリチャージ電圧ＶＢＬレベルにプリチャージするプリチャージ／イコライズ回路４１と、読出列選択信号ＣＳＬＲに従って活性化され、活性化時、共通ビット線ＣＢＬおよび／ＣＢＬの電位に従って読出ローカルＩＯ線対ＬＩＯＲＰを駆動する読出ゲート４２と、書込列選択信号ＣＳＬＷの活性化に従って、活性化され、共通ビット線ＣＢＬおよび／ＣＢＬを書込ローカルＩＯ線対ＬＩＯＷＰの各ＩＯ線にそれぞれ結合する書込ゲート４３が設けられる。
【００７４】
読出ゲート４２は、共通ビット線ＣＢＬおよび／ＣＢＬに結合される差動段トランジスタと、読出列選択信号ＣＳＬＲに従って選択的に導通し、導通時、これらの差動段トランジスタを読出ローカルＩＯ線対ＬＩＯＲＰの各ＩＯ線に結合する読出トランジスタを含む。読出ローカルＩＯ線対ＬＩＯＲＰは、図示しないプリチャージ回路により、周辺電源電圧レベルにプリチャージされる。読出ローカルＩＯ線対ＬＩＯＲＰは読出データ線対ＲＤＰに結合され、書込ローカルＩＯ線対ＬＩＯＷＰは、書込データ線対ＷＤＰに結合される。
【００７５】
データ書込時においては、書込データ線対ＷＤＰからローカルＩＯ線対ＬＩＯＷＰに書込データがライトドライブ回路により伝達され、この書込ローカルＩＯ線対ＬＩＯＷＰを書込列選択ゲート４３が共通ビット線ＣＢＬおよび／ＣＢＬに書込列選択信号に従って結合し、応じて、共通ビット線ＣＢＬおよび／ＣＢＬが書込データに応じた電位レベルに設定される。
【００７６】
データ読出時においては、読出列選択信号ＣＳＬＲが活性化され、読出列選択ゲート４２がイネーブルされる。共通ビット線ＣＢＬおよび／ＣＢＬには、センスアンプ４０により電源電圧ＶｄｄＳおよび接地電圧レベルの相補信号がラッチされている。したがって、読出列選択ゲート４２が選択されると、その差動トランジスタによりローカルＩＯ線対ＬＩＯＲＰのローカルＩＯ線が差動的に駆動され、応じて読出データ線対ＲＤＰが駆動される。
【００７７】
図８は、各センスアンプ帯に対応して配置されるローカルロウ系制御回路５０の入出力信号を示す図である。このローカルロウ系制御回路５０は、図１に示すＤＲＡＭ制御回路１３からのビット線分離タイミング信号ＢＬＩＴとセンス活性化タイミング信号Ｓ０Ｔとブロック選択信号ＢＳｕおよびＢＳｌに従って、ビット線分離指示信号信号／ＢＬＩＵおよび／ＢＬＩＬと、ビット線イコライズ指示信号ＢＬＥＱと、センスアンプ活性化信号Ｓ０Ｎおよび／Ｓ０Ｐを生成する。
【００７８】
このローカルロウ系制御回路５０においては、ブロック選択信号ＢＳｕおよびＢＳｌの一方が選択状態へ駆動されると、ビット線分離指示信号／ＢＬＩＵおよび／ＢＬＩＬのうち非選択アレイブロックに対するビット線分離指示信号を、ビット線分離タイミング信号ＢＬＩＴに従って活性化し、また、ビット線分離タイミング信号ＢＬＩＴに従ってイコライズ指示信号ＢＬＥＱを非活性状態へ駆動する。さらに、また、センス活性化タイミング信号Ｓ０Ｔに従ってセンスアンプ活性化信号Ｓ０Ｎおよび／Ｓ０Ｐを活性化する。すなわち、このローカルロウ系制御回路５０は、対応のアレイブロックが選択されたときにイネーブルされ、ＤＲＡＭ制御回路からのタイミング信号に従って、対応のロウ系制御信号を所定のシーケンスで活性／非活性化する。
【００７９】
図９は、図７に示すセンスアンプ帯の回路の動作を示すタイミング図である。以下、図９を参照して、図７に示す回路の動作について説明する。
【００８０】
リードコマンドＲＥが与えられると、クロック信号ＣＬＫの立上がりエッジで、図２に示すＤＲＡＭ制御回路１３が、ロウ系トリガ信号ＲＡＳＴを所定期間（たとえばクロック信号ＣＬＫのＨレベル期間）の間Ｈレベルに設定する。ロウ系トリガ信号ＲＡＳＴについては、後に説明するが、行選択動作が指定されたとき、すなわちライトコマンド、リードコマンドおよびリフレッシュコマンドのいずれかが与えられたときに活性化される。
【００８１】
このロウ系トリガ信号ＲＡＳＴの活性化に従って、外部からのアドレス信号Ａ［１６：０］が取込まれ、内部アドレス信号が生成され、アドレス信号ＡＤｎ−１が指定する行ブロックに対するブロック選択信号ＢＳｌが選択状態へ駆動される。
【００８２】
ブロック選択信号ＢＳｌが選択状態へ駆動されると、ロウ系トリガ信号ＲＡＳＴとブロック選択信号ＢＳｌに従って、図８に示すローカルロウ系制御回路５０が、ビット線分離指示信号／ＢＬＩＵをＬレベルに駆動する。ビット線分離指示信号／ＢＬＩＬは、Ｈレベルを維持する。応じて、図７に示すビット線分離ゲート４５ｕが非導通状態となり、共通ビット線ＣＢＬおよび／ＣＢＬがビット線ＢＬＵおよび／ＢＬＵから分離される。一方、ビット線分離ゲート４５ｌは導通状態を維持し、共通ビット線ＣＢＬおよび／ＣＢＬはビット線ＢＬＬおよび／ＢＬＬと接続される。
【００８３】
次いで、所定のタイミングで、図６に示すワード線活性化タイミング信号ＲＸＴが活性化され、ロウデコーダ３２が、選択ワード線ＷＬをＨレベルに駆動する。このワード線ＷＬが活性化されると、ビット線ＢＬＬおよび／ＢＬＬに、メモリセルデータが読出される。図９においては、ビット線ＢＬＬまたは／ＢＬＬに、Ｈレベルデータが読出された場合の信号波形を示す。
【００８４】
ワード線ＷＬが選択状態へ駆動された後、所定のタイミングで、センスアンプ活性化信号Ｓ０Ｎおよび／Ｓ０Ｐが所定期間活性化され、図７に示すセンスアンプ４０がセンス動作を行ない、共通ビット線ＣＢＬおよび／ＣＢＬおよびビット線ＢＬＬおよび／ＢＬＬを、メモリセルデータに従って、電源電圧レベルおよび接地電圧レベルに駆動しかつその増幅電位をラッチする。
【００８５】
センスアンプ４０のセンス動作が完了し、共通ビット線ＣＢＬおよび／ＣＢＬの電位レベルがラッチされると、次いで、図６に示すリードコラムデコーダ３３が活性化され、アドレス信号をデコードし、対応の読出列選択線ＣＳＬＲを所定期間Ｈレベルに設定する。これにより、読出列選択ゲート４２がイネーブルされ、共通ビット線ＣＢＬおよび／ＣＢＬの電位に従ってローカル読出データ線対ＬＩＯＲＰを介してリードデータバス線ＲＤおよび／ＲＤを駆動する。この列選択動作は、内部でセルフタイムで行なわれており、所定期間が経過すると、コラムデコーダ３３が非活性化され（コラムデコーダイネーブル信号ＣＤＥＲが非活性化される）、リード列選択線ＣＳＬＲが再び非選択状態へ駆動され、リード列選択ゲート４２がディスエーブルされる。
【００８６】
リードコマンドＲＥの印加時においては、また、センスアンプ活性化信号Ｓ０Ｎおよび／Ｓ０Ｐの活性化期間が、セルフタイムで設定されており、所定時間が経過すると、センスアンプ活性化信号Ｓ０Ｎおよび／Ｓ０Ｐが非活性化され、次いで選択状態のワード線ＷＬが非選択状態へ駆動される。この後、ビット線分離指示信号／ＢＬＩＵがＨレベルとなり、またイコライズ指示信号ＢＬＥＱがＨレベルに駆動される。応じて、共通ビット線ＣＢＬおよび／ＣＢＬが再びビット線ＢＬＵおよび／ＢＬＵにビット線分離ゲート４５ｅを介して接続される。また、ビット線プリチャージ／イコライズ回路４１が、ビット線イコライズ指示信号ＢＬＥＱの活性化に従って活性化され、ビット線ＢＬＵおよび／ＢＬＵ、共通ビット線ＣＢＬおよび／ＣＢＬおよびビット線ＢＬＬおよび／ＢＬＬが、中間電圧ＶＢＬレベルにプリチャージされかつイコライズされる。また、ブロック選択信号ＢＳｌが所定のタイミングで非選択状態へ駆動される。
【００８７】
次のクロックサイクルにおいて、ページモードリードコマンドＲＥＰＭが与えられると、クロック信号ＣＬＫの立上がりに同期して、ロウ系トリガ信号ＲＡＳＴが所定期間Ｈレベルに設定される。応じて、先のリードコマンド印加時と同様にして、ブロック選択信号ＢＳｌが選択状態へ駆動され、ビット線分離指示信号／ＢＬＩＵおよびビット線イコライズ指示信号ＢＬＥＱがＬレベルに駆動される。続いて、ワード線ＷＬが行アドレス信号に従って選択状態へ駆動され、ビット線ＢＬＬおよび／ＢＬＬにメモリセルデータが読出される。ビット線の電位が十分に拡大されたタイミングで、センスアンプ活性化信号／Ｓ０ＰおよびＳ０Ｎが活性化される。センスアンプの活性化後、ビット線電位が確定すると、列選択動作がイネーブルされ、所定のタイミングで読出列選択線ＣＳＬＲが活性化される。応じて、選択列に対応するセンスアンプのラッチデータに従って読出データ線ＲＤおよび／ＲＤが駆動される。
【００８８】
このページモードリードコマンドＲＥＰＭの印加時においても、列選択動作はセルフタイムで行なわれ、所定期間経過後に、読出列選択線ＣＳＬＲが非活性状態に駆動され、列選択動作が完了する。一方、ビット線分離タイミング信号ＢＬＩＴおよびセンスアンプ活性化タイミング信号Ｓ０Ｔは非活性化されず、またブロック選択信号ＢＳｌもラッチ状態を維持する。すなわち、ページモード時においては、列選択回路による列選択動作およびデータの読出動作が完了した後においても、行選択に関連する回路（行系回路）のリセットは行なわれず、センスアンプ活性化信号Ｓ０Ｎおよび／Ｓ０Ｐは活性状態を維持し、また選択ワード線ＷＬも選択状態を維持する。
【００８９】
したがって、次のクロックサイクルにおいて再びページモードリードコマンドＲＥＰＭを与えた場合、行選択動作は行なわれず、列選択動作のみが行なわれる。すなわち、同じワード線（同一行アドレスにより指定される領域、すなわちページ）に対し連続的にアクセスすることができ、行系回路の動作に要する消費電力を削減することができる。
【００９０】
データ書込時においては、図９に示すタイミング図において、読出データ線ＲＤおよび／ＲＤに代えて、書込データ線ＷＤおよび／ＷＤがライトドライバにより駆動されて、応じて、共通ビット線ＣＢＬおよび／ＣＢＬが書込列選択ゲート４３を介して駆動されてデータの書込が行なわれる。
【００９１】
図１０は、図２に示すデータパス１１ｅおよび１１ｗの構成を示す図である。これらのデータパス１１ｅおよび１１ｗは同一構成を有するため、図１０においては、１ビットの内部データを転送するデータパスの構成を代表的に示す。このデータパスは、読出データ線ＲＤおよび／ＲＤ上の内部信号に従って出力データＱを生成するリードパスと、外部からの入力データＤに従って書込データ信号を生成して書込データ線ＷＤおよび／ＷＤ駆動するライトパスを含む。
【００９２】
リードパスは、リードデータバスイコライズ指示信号／ＲＤＥＱの活性化時（Ｌレベルのとき）活性化され、読出データ線ＲＤおよび／ＲＤを周辺電源電圧ＶｄｄＬレベルにプリチャージしかつイコライズするバスプリチャージ／イコライズ回路５５と、プリアンプ活性化信号ＰＡＥの活性化時読出データ線ＲＤおよび／ＲＤに読出された内部読出信号を、電荷閉じ込め方式に従って増幅するプリアンプ回路５６と、プリアンプ回路５６の増幅データをラッチするラッチ回路５７と、ラッチ回路５７のラッチデータＱＦをクロック信号ＣＬＫＱに同期して取込みラッチしかつ出力するＤフリップフロップ５８を含む。
【００９３】
バスプリチャージ／イコライズ回路５５は、リードデータバスイコライズ指示信号／ＲＤＥＱの活性化に従って、内部読出データ線ＲＤおよび／ＲＤを電気的に短絡するイコライズ用ＭＯＳトランジスタと、このリードデータバスイコライズ指示信号／ＲＤＥＱの活性化時、周辺電源電圧ＶｄｄＬを内部読出データ線ＲＤおよび／ＲＤへ伝達するプリチャージ用ＭＯＳトランジスタを含む。周辺電源電圧ＶｄｄＬは、センスアンプに供給される電源電圧Ｖｄｄｓと別の電源から与えられる電源電圧である。周辺回路のトランジスタは、同一チップ上に集積化されるロジックのトランジスタと同様の構成を有する。また、メモリセルのアクセストランジスタも、通常、オフ状態時のリーク電流を低減するためにしきい値電圧は高くされるものの、周辺回路のトランジスタと同様に、ロジックトランジスタの製造プロセスを利用して形成される。メモリセルのキャパシタ絶縁膜に印加される電界による絶縁破壊が生じるのを防止するため、また、センス動作時の電源ノイズが周辺回路に影響を及ぼすのを防止するために、アレイ用電源電圧ＶｄｄＳと周辺回路の電源電圧ＶｄｄＬは別レートから与えられて、それぞれ最適な電圧レベルに設定される。
【００９４】
プリアンプ回路５６は、プリアンプ活性化信号ＰＡＥの活性化時、読出データ線ＲＤおよび／ＲＤをプリアンプ回路５６の内部ノードＮＡおよびＮＢから分離する閉込めゲート５６ａと、プリアンプ活性化信号ＰＡＥの活性化に応答してこのプリアンプ回路５６の内部ノードＮＡおよびＮＢの電位を増幅するプリアンプ５０ｂを含む。
【００９５】
プリアンプ５６ｂは、交差結合されるＰチャネルＭＯＳトランジスタと、交差結合されるＮチャネルＭＯＳトランジスタとプリアンプ活性化信号ＰＡＥに従ってこれらのＮチャネルＭＯＳトランジスタの共通ソースノードを接地ノードに結合する活性化用のＭＯＳトランジスタを含む。プリアンプ５６ｂにおいては、ＰチャネルＭＯＳトランジスタの共通ソースノードは、電源ノードに常時結合される。したがって、このプリアンプ５６ｂは、活性化時、プリアンプ回路５６の内部ノードＮＡまたはＮＢの放電動作を行なう。
【００９６】
閉込めゲート５６ａは、読出データ線ＲＤおよび／ＲＤそれぞれに対して設けられてプリアンプ活性化信号ＰＡＥをゲートに受けるＰチャネルＭＯＳトランジスタを含む。閉込めゲート５６ａを用いてプリアンプ回路５６の動作時、プリアンプ回路５６の内部ノードＮＡおよびＮＢを、読出データ線ＲＤおよび／ＲＤから切離すことにより、プリアンプ５６ｂの負荷を軽減し、高速で増幅動作を行なう。
【００９７】
ラッチ回路５７は、ＮＡＮＤ型フリップフロップで構成され、プリアンプ回路５６の内部ノードＮＡがＬレベルのときに、その出力データＱＦをＨレベルに設定する。プリアンプ回路５６の内部ノードＮＡおよびＮＢの電圧レベルがそれぞれ、ＨレベルおよびＬレベルのときに、ラッチ回路５７は、その出力ＱＦをＬレベルに設定する。内部ノードＮＡおよびＮＢがともに電源電圧レベルのときには、ラッチ回路５７はラッチ状態を維持する。
【００９８】
Ｄフリップフロップ５８は、データ読出クロック信号ＣＬＫＱに同期して、この読出クロック信号ＣＬＫＱの立上がりエッジに同期して出力データＱを出力する。
【００９９】
ライトパスは、書込クロック信号ＣＬＫＤの立上がりに同期して外部からの入力データＤを取込み出力するＤフリップフロップ６０と、Ｄフリップフロップ６０の出力信号に従って書込データ線ＷＤおよび／ＷＤを駆動するライトドライバ６２を含む。このライトドライバ６２は、Ｄフリップフロップ６０の出力信号を受けて書込データ線／ＷＤを駆動するインバータと、このインバータの出力信号を受けて書込データ線ＷＤを駆動するインバータを含む。したがって、書込データ線ＷＤおよび／ＷＤには、ライトドライバ６２によりＣＭＯＳレベルの相補信号が内部書込データとして伝達される。次に、図１１に示すタイミング図を参照して、図１０に示すデータパスのデータ読出時の動作について簡単に説明する。
【０１００】
クロック信号ＣＬＫに同期してリードコマンドＲＥが与えられ、行系回路が動作し、選択メモリセルのデータがビット線ＢＬおよび／ＢＬ上に伝達される。この行系回路のセンスアンプのセンス動作完了後、リードデータバスイコライズ指示信号／ＲＤＥＱがＨレベルとなり、読出データ線ＲＤおよび／ＲＤの電源電圧ＶｄｄＬへのプリチャージ／イコライズが完了する。この後、図７に示すリード列選択線ＣＳＬＲがＨレベルに立上がり、センスアンプにラッチされたメモリセルデータが、読出データ線ＲＤおよび／ＲＤへ図７に示す読出ゲート４２を介して伝達される。この読出データ線ＲＤおよび／ＲＤの電位が変化し、プリアンプ内部ノードＮＡおよびＮＢに十分な電位差が生じると、所定のタイミングでプリアンプ活性化信号ＰＡＥが活性化される。
【０１０１】
プリアンプ回路５６においては、閉込めゲート５６ａが非導通状態となり、内部ノードＮＡおよびＮＢが、読出データ線ＲＤおよび／ＲＤから分離される。この状態でプリアンプ５６ｂが活性化され、内部ノードＮＡおよびＮＢの低電位のノードを接地電位レベルへ駆動する。このプリアンプ５６ｂの増幅動作により、内部ノードＮＡおよびＮＢの信号電位が、ラッチ回路５７によりラッチされ、その出力ＱＦが確定する。
【０１０２】
次いで、読出クロック信号ＣＬＫＱがＨレベルに立上がると、Ｄフリップフロップ５８が、ラッチ回路５７の出力ＱＦ（ＱＦｎ−１）に従って出力データＱ（Ｑｎ−１）を生成する。
【０１０３】
このプリアンプ回路５６の増幅動作が完了すると、所定のタイミングで、リードデータバスイコライズ指示信号／ＲＤＥＱがＬレベルとなり、再びリードバスプリチャージ／イコライズ回路５５が活性化され、読出データ線ＲＤおよび／ＲＤが電源電圧レベルにプリチャージされかつイコライズされる。
【０１０４】
このプリアンプ回路５６が非活性化されても、ラッチ回路５７がラッチ状態にあり、また、Ｄフリップフロップ５８は、その出力Ｑを１クロックサイクル期間維持する。
【０１０５】
次のクロックサイクルにおいて、ページモードリードコマンドＲＥＰＭが与えられると、同様、内部で行系回路が動作し、ワード線の選択およびセンスアンプによるセンス動作が行なわれる。このページモードリードコマンドＲＥＰＭが与えられても、列系回路の動作は同じであり、センス動作完了後、所定のタイミングでリードデータバスイコライズ指示信号／ＲＤＥＱがＨレベルとなり、読出データ線ＲＤおよび／ＲＤのプリチャージ／イコライズが完了する。この状態で列選択動作が行なわれ、選択列のセンスアンプデータに従って読出データ線ＲＤおよび／ＲＤの電位が変化する。再びプリアンプ活性化信号ＰＡＥが活性化され、プリアンプ回路５６が増幅動作を行ない、ラッチ回路５７のラッチデータＱＦｎ−１がＱＦｎに変化する。この後、読出クロック信号ＣＬＫＱの立上がりに従って、Ｄフリップフロップ５８により、ラッチデータＱＦに従って、出力データＱ（Ｑｎ）が出力される。
【０１０６】
ページモード時においても、プリアンプ回路５６のプリアンプ動作完了後、所定のタイミングで、リードデータバスイコライズ指示信号／ＲＤＥＱが非活性化されて、データバスプリチャージ／イコライズ回路５５により再び読出データ線ＲＤおよび／ＲＤが電源電圧レベルにプリチャージされかつイコライズされる。
【０１０７】
データ書込時においては、ライトコマンド印加時において、書込クロック信号ＣＬＫＤが生成され、この書込クロック信号ＣＬＫＤに従ってＤフリップフロップ６０が、外部からのデータＤに従って内部書込データを生成する。ライトドライバ６２がこのＤフリップフロップ６０からの内部データに従って書込データ線ＷＤおよび／ＷＤを駆動する。ライトドライバ６２は、クロック信号と非同期であるため、書込動作時においては、書込データ線ＷＤおよび／ＷＤは、Ｄフリップフロップ６０により、１クロックサイクル期間この状態を維持する。
【０１０８】
このデータパスにおいて、Ｄフリップフロップ５８および６０を配置し、内部クロック信号ＣＬＫＱおよびＣＬＫＤに従ってデータ転送を行なうことにより、内部クロック信号ＣＬＫＱおよびＣＬＫＤが、クロック信号ＣＬＫに従って生成されており、クロック信号ＣＬＫに同期してデータの転送を行なうことができる。
【０１０９】
ページモード時においても、列系回路は、通常動作モードと同様に１クロックサイクルで列アクセス動作を完結する。行系回路が、ページモード時においては、プリチャージ指示信号が与えられるまで新たな動作が停止される。
【０１１０】
図１２は、図２に示すＤＲＡＭ制御回路１３の構成を概略的に示す図である。図１２において、ＤＲＡＭ制御回路１３は、クロック信号ＣＬＫに同期して外部からの動作指示信号ＲＥ、ＷＥ、ＲＥＦ、ＰＭおよびＰＣを受け、内部動作指示信号ｉｎｔＡＣＴ、ｉｎｔＰＭ、ｉｎｔＰＣ、ｉｎｔＰＭ１、ｉｎｔＲＥ、ｉｎｔＷＥを生成し、かつ外部からのアドレス信号Ａ［１６：０］に従って、内部行アドレス信号ＲＡ［１２：０］および内部コラムアドレス信号ＣＡ［３：０］を生成するクロック同期型入力回路７０を含む。
【０１１１】
このクロック同期型入力回路７０は、コマンドデコード回路を含み、外部からの動作指示信号ＲＥ、ＷＥ、ＲＥＦ、ＰＭおよびＰＣの状態をデコードし、クロック信号ＣＬＫの立上がりに同期してそのデコード結果を出力する。信号ｉｎｔＡＣＴ（第１の内部動作指示信号）は、ロウ系活性化指示信号であり、リード動作指示信号ＲＥ、ライト動作指示信号ＷＥおよびリフレッシュ動作指示信号ＲＥＦのいずれかの活性化時、活性化されて、プリチャージ状態のロウ系回路（行系回路）を活性化し、行選択動作を駆動する。このロウ系活性指示化信号ｉｎｔＡＣＴが、第１の内部動作指示信号に対応する。
【０１１２】
信号ｉｎｔＰＭは、内部ページモード指示信号であり、ページモードが指定されたことを示し、このサイクルにおけるロウ系回路の非活性化を禁止する。このページモード動作指示信号ｉｎｔＰＭが、第２の内部動作指示信号に対応する。
【０１１３】
信号ｉｎｔＰＣは、内部プリチャージ動作指示信号（ページ動作完了指示信号）であり、選択行を非選択状態へ駆動する、すなわち開いたページを閉じる動作を指定する。このプリチャージ動作指示信号ｉｎｔＰＣが、第３の内部動作指示信号に対応する。
【０１１４】
信号ｉｎｔＰＭ１は、遅延ページモード指示信号であり、内部ページモード指示信号ｉｎｔＰＭを１クロックサイクル期間遅延した信号である。この遅延ページモード指示信号ｉｎｔＰＭ１は、クロック信号ＣＬＫの立上がりエッジで内部ページモード指示信号ｉｎｔＰＭがＨレベルであればＨレベルに設定される。この遅延ページモード指示信号ｉｎｔＰＭ１を利用して、ページモード動作時のコラム系回路の活性化を実行する。
【０１１５】
信号ｉｎｔＲＥは、内部リード動作指示信号であり、リードコマンドの印加時活性化されてデータ読出を指示する。
【０１１６】
信号ｉｎｔＷＥは、内部ライト動作指示信号であり、ライトコマンドの印加時活性化されてデータの書込を指示する。
【０１１７】
クロック同期型入力回路７０は、与えられたコマンドのデコードおよびクロック信号ＣＬＫの立上がりエッジでのデコード結果の出力を行なっており、これらの内部動作指示信号は、各クロックサイクルごとに更新される。
【０１１８】
行アドレス信号ＲＡ［１２：０］は、行ブロックを特定するブロックアドレス信号を含み、４ビットの行アドレス信号により、１６個の行ブロックから１つの行ブロックが指定され、また９ビットの行アドレス信号により５１２本のワード線のうちの１つのワード線が指定される。
【０１１９】
列アドレス信号ＣＡ［３：０］は、選択行ブロックに対して各アレイブロックごとに、４個のセンスアンプを特定する。１つの行ブロックにおいて１６個のアレイブロックが配置されており、合計６４個のセンスアンプが選択され、応じて６４ビットのデータが転送される。
【０１２０】
ＤＲＡＭ制御回路１３は、さらに、ロウ系活性化指示信号ｉｎｔＡＣＴの活性化に従ってロウ系トリガ信号ＲＡＳＴを所定期間活性化するロウ系トリガ信号発生回路７１と、このロウ系トリガ信号ＲＡＳＴの活性化に従ってビット線分離タイミング信号ＢＬＩＴ、ワード線活性化タイミング信号ＲＸＴおよびセンス活性化タイミング信号Ｓ０Ｔを所定のシーケンスで活性化するロウ系タイミング制御回路７２と、センス活性化タイミング信号Ｓ０Ｔの活性化に従ってノーマルモードプリチャージトリガ信号ＰＣＴ１を生成するノーマル動作用プリチャージトリガ信号発生回路７３と、内部プリチャージ動作指示信号ｉｎｔＰＣの活性化に従ってページモードプリチャージトリガ信号ＰＣＴｐｍを生成するページ動作用プリチャージトリガ信号発生回路７４と、内部ページモード指示信号ｉｎｔＰＭに従ってノーマルモードプリチャージトリガ信号をＰＣＴ１とページモードプリチャージトリガ信号ＰＣＴｐｍの一方を選択してプリチャージトリガ信号ＰＣＴｍを生成するプリチャージトリガ切替回路７５を含む。
【０１２１】
このプリチャージトリガ信号ＰＣＴｍに従って、ロウ系タイミング制御回路７２は、ビット線分離タイミング信号ＢＬＩＴ、ワード線活性化タイミング信号ＲＸＴおよびセンス活性化タイミング信号Ｓ０Ｔを所定のシーケンスで非活性化する。ここで、ノーマル動作は、クロック信号ＣＬＫの１クロックサイクルで行および列選択動作が完結する動作を示す。
【０１２２】
プリチャージトリガ切替回路７５は、内部ページモード指示信号ｉｎｔＰＭの活性化時、ページモードプリチャージトリガ信号ＰＣＴｐｍを選択し、内部ページモード指示信号ｉｎｔＰＭの非活性化時、ノーマルモードプリチャージトリガ信号ＰＣＴ１を選択する。このプリチャージトリガ切替回路７５においてプリチャージタイミングを、動作モードに応じて選択的に設定することにより、ページモードでのデータアクセスサイクルにおいて、ロウ系活性化タイミング信号が非活性状態に駆動されるのを防止する。一方、ノーマル動作時においては、センス活性化タイミング信号Ｓ０Ｔの活性化後所定のタイミングで、これらのロウ系タイミング信号ＢＬＩＴ、ＲＸＴおよびＳ０Ｔを非活性化することより、１クロックサイクル内でロウ系回路の動作を完結する。以上の回路が、行選択に関連する行系回路の動作を制御する。
【０１２３】
ＤＲＡＭ制御回路１３は、さらに、センス活性化タイミング信号Ｓ０Ｔの活性化に従ってノーマル動作用コラムトリガ信号ＣＡＳＴ１を生成するノーマル動作用コラム系トリガ信号発生回路７７と、クロック同期型入力回路７０からの遅延内部ページモード指示信号ｉｎｔＰＭ１に従ってページモードコラム系トリガ信号ＣＡＳＴｐｍを生成するページ動作用コラム系トリガ信号発生回路７６と、これらのコラム系トリガ信号ＣＡＳＴ１およびＣＡＳＴｐｍのいずれかの活性化に応答してイネーブルされ、内部リード動作指示信号ｉｎｔＲＥの活性化時リードデータバスイコライズ指示信号／ＲＤＥＱ、リードコラムデコーダイネーブル信号ＣＤＥＲおよびプリアンプ活性化信号ＰＡＥを所定のシーケンスで活性化および非活性化するコラム系リードタイミング制御回路７８と、コラム系トリガ信号ＣＡＳＴ１およびＣＡＳＴｐｍのいずれかの活性化に応答してイネーブルされ、内部動作指示信号ｉｎｔＷＥの活性化時ライトコラムデコーダイネーブル信号ＣＤＥＷを所定のタイミングで活性化しかつ非活性化するライト系リードタイミング制御回路７９を含む。これらの回路により、列系回路の動作が制御される。
【０１２４】
ノーマル動作用コラム系トリガ信号発生回路７７は、センス活性化タイミング信号Ｓ０Ｔの活性化に応答してワンショットパルスの形態でノーマルモードコラム系トリガ信号ＣＡＳＴ１を生成する。したがって、ページモードが設定されている場合には、センス活性化タイミング信号Ｓ０Ｔは活性状態にあるため、ノーマルモードコラム系トリガ信号ＣＡＳＴ１は生成されない。一方、ページモードコラム系トリガ信号ＣＡＳＴｐｍは、遅延内部ページモード指示信号ｉｎｔＰＭ１の活性化に応答して活性化される。この遅延内部ページモード指示信号ｉｎｔＰＭ１は、内部ページモード指示信号ｉｎｔＰＭを１クロックサイクル遅延して生成される。内部ページモード指示信号ｉｎｔＰＭは、外部からのページモード動作指示信号ＰＭの活性化に従って活性化される。したがって、ページモード時においては、ページモードが最初に設定されたクロックサイクルにおいてはノーマル動作用コラム系トリガ信号ＣＳＴ１に従って列系回路の活性／非活性が行なわれ、以後のクロックサイクルにおけるページモード動作時においては、ページモード動作用コラム系トリガ信号ＣＳＴｐｍに従って、列系回路の動作を制御するタイミング制御回路７８および７９の活性／非活性が制御される。
【０１２５】
列系回路の動作活性化トリガ信号を、通常動作モード時とページモード時とで切替えることにより、ページモード動作時、ページを開いた状態で、データアクセスを各クロックサイクルにおいて外部からの列アドレス信号に従って行なうことができる。
【０１２６】
図１３は、図１２に示すクロック同期型入力回路７０の構成の一例を概略的に示す図である。図１３において、クロック同期型入力回路７０は、リフレッシュ動作指示信号ＲＥＦとリード動作指示信号ＲＥとライト動作指示信号ＷＥと内部ページモード指示信号ｉｎｔＰＭを受ける複合ゲート８０と、クロック信号ＣＬＫの立上がりに同期してこの複合ゲート８０の出力信号を取込みかつロウ系活性化信号ｉｎｔＡＣＴとして出力するＤフリップフロップ８１と、ページモード動作指示信号ＰＭとページクローズ指示信号ＰＣと内部ページモード指示信号ｉｎｔＰＭとを受ける複合ゲート８２と、複合ゲート８２の出力信号をクロック信号ＣＬＫの立上がりに同期して取込みかつ内部ページモード指示信号ｉｎｔＰＭとして出力するＤフリップフロップ８３と、ページクローズ指示信号ＰＣをクロック信号ＣＬＫの立上がりに同期して取込みかつ内部プリチャージ指示信号ｉｎｔＰＣとして出力するＤフリップフロップ８４と、リフレッシュ動作指示信号ＲＥＦをカウントしてリフレッシュアドレスＱＡ［１２：０］を生成するリフレッシュアドレス発生回路８５と、リフレッシュ動作指示信号ＲＥＦに従って外部からのアドレス信号Ａ［１２：０］とリフレッシュアドレス信号ＱＡ［１２：０］の一方を選択するマルチプレクサ８６と、マルチプレクサ８６の出力信号と内部ロウアドレス信号ＲＡ［１２：０］の一方を内部ページモード指示信号ｉｎｔＰＭに従って選択するマルチプレクサ８７と、マルチプレクサ８７の出力信号をクロック信号ＣＬＫの立上がりに同期して取込みかつ内部ロウアドレス信号ＲＡ［１２：０］として出力するＤフリップフロップ８８とを含む。
【０１２７】
複合ゲート８０は、リフレッシュ動作指示信号ＲＥＦ、リード動作指示信号ＲＥおよびライト動作指示信号ＷＥを受けるＯＲ回路と、内部ページモード指示信号ｉｎｔＰＭとＯＲ回路の出力信号を受けるゲート回路とを等価的に含む。このゲート回路は、内部ページモード指示信号ｉｎｔＰＭがＬレベルのときにバッファ回路として動作し、内部ページモード指示信号ｉｎｔＰＭがＨレベルのときには、その出力をＬレベルに固定する。この複合ゲート８０は、ページモードが指定されたときには、外部からの動作指示信号の取りこみを禁止する。
【０１２８】
複合ゲート８２は、ページモード動作指示信号ＰＭと内部ページモード指示信号ｉｎｔＰＭとを受けるＯＲ回路と、ＯＲ回路の出力信号とページクローズ指示信号ＰＣとを受けるゲート回路とを等価的に含む。このゲート回路は、ページクローズ指示信号ＰＣがＬレベルのときにはバッファ回路として動作して、ＯＲ回路が出力信号を伝達し、ページクローズ指示信号ＰＣがＨレベルのときにはその出力をＬレベルに固定する。
【０１２９】
Ｄフリップフロップ８１、８３、８４および８８は、クロック信号ＣＬＫの立上がりエッジで与えられた信号を取込みかつ出力する通常のＤフリップフロップで構成されてもよい。これに代えて、これらのＤフリップフロップ８１、８３、８４および８８は、クロック信号ＣＬＫがＬレベルのときに入力Ｄに与えられた信号を取込み、クロック信号ＣＬＫの立上がりに同期して取込んだ信号を出力する２段のラッチ回路で構成されてもよい。
【０１３０】
マルチプレクサ８６は、リフレッシュ動作指示信号ＲＥＦの活性化時リフレッシュアドレス発生回路８０からのリフレッシュアドレス信号ＱＡ［１２：０］を選択し、リフレッシュ動作指示信号ＲＥＦの非活性化時外部からのアドレス信号Ａ［１２：０］を選択する。マルチプレクサ８７は、内部ページモード指示信号ｉｎｔＰＭの活性化時内部ロウアドレス信号ＲＡ［１２：０］を選択し、内部ページモード指示信号ｉｎｔＰＭの非活性化時、マルチプレクサ８６の出力アドレス信号を選択する。したがって、ページモードが指定された次のサイクルにおいては、Ｄフリップフロップ８８にラッチされた選択ページを指定するアドレスが連続して出力される。
【０１３１】
クロック同期型入力回路７０は、さらに、クロック信号ＣＬＫの立上がりに同期して外部からのアドレス信号Ａ［１６：１３］を取込みかつ列アドレス信号ＣＡ［３：０］として出力するＤフリップフロップ９０と、クロック信号ＣＬＫの立上がりエッジに同期してリード動作指示信号ＲＥを取込み内部リード動作指示信号ｉｎｔＲＥとして出力するＤフリップフロップ９１と、クロック信号ＣＬＫの立上がりエッジで、内部ページモード指示信号ｉｎｔＰＭを取りこみ、遅延ページモード信号ｉｎｔＰＭ１として出力するＤフリップフロップ９２と、クロック信号ＣＬＫの立上がりエッジに同期して外部からのライト動作指示信号ＷＥを取込み内部書込動作信号ｉｎｔＷＥとして出力するＤフリップフロップ９３を含む。これらのＤフリップフロップ９０−９３の出力信号は、クロック信号ＣＬＫの立上がりエッジに同期して更新される。
【０１３２】
Ｄフリップフロップ９２からの遅延ページモード指示信号ｉｎｔＰＭ１は、Ｄフリップフロップ９２がクロック信号ＣＬＫの立上りエッジで入力Ｄに与えられた信号を取り込んで出力するため、内部ページモード指示信号ｉｎｔＰＭを１クロックサイクル遅延した信号となる。
【０１３３】
図１４は、図１３に示すクロック同期型入力回路の動作を示すタイミング図である。以下、図１４を参照して、この図１３に示すクロック同期型入力回路の動作について説明する。
【０１３４】
クロックサイクル♯１において、リードコマンドＲＥが設定される。このリードコマンドＲＥの設定時、リード動作指示信号ＲＥがＨレベルであり、ページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣはＬレベルである。またリード動作指示信号ＲＥがＨレベル、ライト動作指示信号Ｌレベルである。したがって、複合ゲート８０の出力信号が、このリード動作指示信号ＲＥのＨレベルに従ってＨレベルとなり（内部ページモード指示信号ｉｎｔＰＭはＬレベル）、応じてクロック信号ＣＬＫの立上がりエッジに同期して、ロウ系活性化信号ｉｎｔＡＣＴがＨレベルに立上がる。
【０１３５】
内部ページモード指示信号ｉｎｔＰＭおよび内部プリチャージ指示信号ｉｎｔＰＣが、ページ動作指示信号およびページクローズ動作指示信号ＰＭおよびＰＣがそれぞれＬレベルであり、Ｌレベルを維持する。内部リード動作指示信号ｉｎｔＲＥが、リード動作指示信号ＲＥがＨレベルであるため、クロック信号ＣＬＫの立上がりエッジに同期してＨレベルとなる。クロック信号ＣＬＫの立上りに同期して、外部からのアドレス信号Ａ［１６：０］に従って、内部行アドレス信号ＲＡ［１２：０］およびコラムアドレス信号ＣＡ［３：０］が生成され、内部で行および列の選択が行なわれて、データの読出が実行される。このクロックサイクル♯１において、行選択および列選択動作が完結する。
【０１３６】
クロックサイクル♯２においてライトコマンドＷＥが与えられる。このライトコマンド印加時においても、複合ゲート８０の出力信号は、ライト動作指示信号ＷＥの活性化に従ってＨレベルとなるため、ロウ系活性化信号ｉｎｔＡＣＴは、Ｈレベルを維持する。ページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣがＬレベルであるため、クロックサイクル♯２においても、Ｄフリップフロップ８３および８４からの内部ページモード指示信号ｉｎｔＰＭおよび内部プリチャージ指示信号ｉｎｔＰＣはともにＬレベルを維持する。
【０１３７】
リード動作指示信号ＲＥはＬレベルであるため、このクロックサイクル♯２においては、Ｄフリップフロップ９１からの内部リード動作指示信号ｉｎｔＲＥはＬレベルとなり、一方、Ｄフリップフロップ９３からの内部ライト動作指示信号ｉｎｔＷＥがクロック信号ＣＬＫの立上がりエッジに同期してＨレベルとなる。この状態において、クロックサイクル♯２において外部から与えられたアドレス信号ＲＡｂおよびＣＡｂに従ってメモリセル選択が行なわれ、データの書込が行なわれる。
【０１３８】
クロックサイクル♯３において、ページモードリードコマンドＲＥＰＭが与えられる。このクロックサイクル♯３において、ページモード動作指示信号ＰＭの活性化に従って、クロック信号ＣＬＫの立上がりエッジに同期して内部ページモード指示信号ｉｎｔＰＭがＨレベルとなる。また、Ｄフリップフロップ９１からの内部リード動作指示信号ｉｎｔＲＥが、リード動作指示信号ＲＥの活性化に従ってクロック信号ＣＬＫの立上がりに同期してＨレベルとなる。ライト動作指示信号ｉｎｔＷＥは、ライト動作指示信号ＷＥがＬレベルであるため、クロックサイクル♯３においてはＬレベルとなる。このクロックサイクル♯３においては、再び外部からのアドレス信号に従ってＤフリップフロップ８８および９０から生成される内部アドレス信号ＲＡｃおよびＣＡｃに従って行および列選択動作が行なわれ、データの読出が行なわれる。
【０１３９】
ページモードが指定されているため、内部ページモード指示信号ｉｎｔＰＭに従って、行系回路のリセットは行なわれず、選択行（ページ）は選択状態を維持する。図１２に示すセンス活性化タイミング信号Ｓ０Ｔは、活性状態を維持する。列系回路はリセットされる。
【０１４０】
遅延ページモード指示信号ｉｎｔＰＭ１は、クロックサイクル♯３においてクロック信号ＣＬＫの立上がりにおいては、内部ページモード指示信号ｉｎｔＰＭはＬレベルであるため、クロックサイクル♯３においてはＬレベルを維持する。
【０１４１】
クロックサイクル♯４において、再び、ページモードリードコマンドＲＥＰＭが与えられる。このページモードリードコマンドＲＥＰＭに従って、クロックサイクル♯４においても、ロウ系活性化信号ｉｎｔＡＣＴはＨレベルを維持し、また、内部ページモード指示信号ｉｎｔＰＭもＨレベルを維持する。また、内部リード動作指示信号ｉｎｔＲＥがリード動作指示信号ＲＥに従って、Ｈレベルを維持する。ページアドレスは、図１２に示すマルチプレクサ８７が、前サイクルのアドレスを選択しており、このサイクル♯４においてもアドレスＲＡｃとなる。列アドレス信号は、外部からのアドレス信号Ａ［１６：３］に従ってＣＡｄとなる。
【０１４２】
遅延ページモード指示信号ｉｎｔＰＭ１は、クロックサイクル♯３における内部ページモード指示信号ｉｎｔＰＭに従ってクロック信号ＣＬＫの立上がりに同期してＨレベルとなる。
【０１４３】
クロックサイクル♯４においては、クロックサイクル♯３から連続してセンスアンプ活性化信号Ｓ０Ｔが活性状態に維持されており、図１２に示すノーマルモードコラム系トリガ信号ＣＡＳＴ１は活性化されない。遅延内部ページモード指示信号ｉｎｔＰＭ１を活性化することにより、図１２に示すページ動作用コラム系トリガ信号発生回路７６からのページモードコラム系トリガ信号ＣＡＳＴｐｍがクロック信号ＣＬＫに従って所定のタイミングで活性化され、内部リード動作指示信号ｉｎｔＲＥに従って読出列選択動作が行なわれ、データの読出が行なわれる。
【０１４４】
クロックサイクル♯５においてプリチャージコマンドＰＣが与えられる。プリチャージコマンドＰＣが与えられる場合には、プリチャージ動作指示信号ＰＣがＨレベルであり、残りの動作指示信号ＲＥ、ＷＥ、ＲＥＦ、ＰＭはすべてＬレベルである。このクロックサイクル♯５においては、したがって、複合ゲート８２の出力信号がＬレベルとなり、クロック信号ＣＬＫの立上がりに同期して、内部ページモード指示信号ｉｎｔＰＭがＬレベルなる。
【０１４５】
内部プリチャージ指示信号ｉｎｔＰＣがプリチャージ動作指示信号ＰＣに従ってクロック信号ＣＬＫの立上がりに同期して１クロックサイクル期間Ｈレベルとなる。遅延ページモード指示信号ｉｎｔＰＭ１は、クロックサイクル♯４の内部ページモード指示信号ｉｎｔＰＭに従って１クロックサイクル期間Ｈレベルとなる。しかしながら、リード動作指示信号ＲＥおよびライト動作指示信号ＷＥはともにＬレベルであるため、内部リード動作指示信号ｉｎｔＲＥおよび内部ライト動作指示信号ｉｎｔＷＥは、活性化されない。したがって、クロックサイクル♯５においては、コラム系のトリガ信号が生成されても、列選択動作は行なわれず、選択行のプリチャージ動作のみが実行される。
【０１４６】
クロックサイクル♯６においてリフレッシュコマンドＲＥＦが与えられる。このリフレッシュコマンドＲＥＦに従って、複合ゲート８０の出力信号がＨレベルとなり、応じて、再びＤフリップフロップ８１からの内部ロウ系活性化信号ｉｎｔＡＣＴが１クロックサイクル期間Ｈレベルとなる。このリフレッシュ動作指示信号ＲＥＦに従ってマルチプレクサ８６が、リフレッシュアドレス発生回路８０からのリフレッシュアドレス信号ＱＡ［１２：０］を選択する。内部ページモード指示信号ｉｎｔＰＭは、既にＬレベルであるため、マルチプレクサ８７が、マルチプレクサ８６の出力信号を選択するため、Ｄフリップフロップ８８から、クロック信号ＣＬＫの立上がりに同期して、リフレッシュアドレス信号ＱＡａが出力される。
【０１４７】
このリフレッシュアドレス信号ＱＡａが、内部ロウアドレス信号として用いられて、行選択動作が行なわれる。このリフレッシュ動作時においては、リード動作指示信号ＲＥおよびライト動作指示信号ＷＥはともにＬレベルである。したがってこのリフレッシュ動作時において列選択動作は行なわれない。この場合、内部でリフレッシュ動作指示信号を生成して、列系回路の動作を禁止する構成が用いられても良い。内部リフレッシュ動作指示信号に従って、コラム系トリガ信号ＣＡＳＴ１およびＣＡＳＴｐｍを非活性状態に維持することにより、リフレッシュ時の列系回路の動作は禁止することが出来る。
【０１４８】
この図１３に示すように、各クロックサイクルにおいてクロック信号ＣＬＫの立上がりに同期して、内部動作モード指示信号の状態が、外部からの信号に従って設定される。ページモード動作時においては、マルチプレクサ８７が先のサイクルに与えられたロウアドレス信号ＲＡ［１２：０］を選択するため、ページ動作モード期間中、同一行アドレスが外部アドレスにかかわらず持続的に与えられる。これにより、ロウデコーダがスタティックにデコード動作を行なう構成であっても、正確にページモード時、同一行アドレスに従って同一ページ、すなわち同一ワード線を選択状態に維持することができる。
【０１４９】
図１５は、図１２に示すロウ系トリガ信号発生回路７１の構成の一例を示す図である。図１５において、ロウ系トリガ信号発生回路７１は、内部ロウ系活性化信号ｉｎｔＡＣＴとクロック信号ＣＬＫとを受けてロウ系トリガ信号ＲＡＳＴを生成するＡＮＤ回路７１ａを含む。ＡＮＤ回路７１ａを利用することにより、ロウ系トリガ信号ＲＡＳＴを、クロック信号ＣＬＫの立上がりに同期して活性化させることができる。
【０１５０】
図１６は、図１５に示すロウ系トリガ信号発生回路７１の動作を示すタイミング図である。以下、図１６を参照して、この図１５に示すロウ系トリガ信号発生回路７１の動作について簡単に説明する。
【０１５１】
内部ロウ系活性化信号ｉｎｔＡＣＴは、図１３に示すように、Ｄフリップフロップ８１から生成されており、１クロックサイクル期間活性状態に維持される。したがって、ロウ系トリガ信号ＲＡＳＴは、このクロック信号ＣＬＫがＨレベルの期間Ｈレベルとなる。
【０１５２】
ページモード動作が設定された場合、そのページモードの最初のサイクルにおいて、内部ロウ系活性化信号ｉｎｔＡＣＴはＨレベルを維持する。応じて、ロウ系トリガ信号ＲＡＳＴは、クロック信号ＣＬＫの立上がりに同期して半クロックサイクル期間Ｈレベルとなる。次のサイクルからは、内部ページモード指示信号ｉｎｔＰＭがＨレベルに設定されているため、内部ロウ系活性化信号ｉｎｔＡＣＴは、Ｌレベルに維持され、応じて、ロウ系トリガ信号ＲＡＳＴもＬレベルを維持し、新たな行選択動作は、禁止される。後に詳細に説明ように、図１２に示すロウ系タイミング制御回路７２においては、ページモードが設定されている場合には、リセットは行なわれないため、ロウ系トリガ信号ＲＡＳＴがＬレベルに固定されても、行系回路の状態は変化しない。選択ページは、開いた状態を維持する。
【０１５３】
図１７は、図１２に示すノーマル動作用プリチャージトリガ信号発生回路７３、ページ動作用プリチャージトリガ信号発生回路７４およびプリチャージトリガ切替回路７５の構成の一例を示す図である。図１７において、ノーマル動作用プリチャージトリガ信号発生回路７３は、センス活性化タイミング信号Ｓ０Ｔを所定時間Δｔ７遅延する遅延回路７３ａと、遅延回路７３ａの出力信号とセンス活性化タイミング信号Ｓ０Ｔを受けてノーマルプリチャージトリガ信号ＰＣＴ１を生成するゲート回路７３ｂを含む。
【０１５４】
ゲート回路７３ｂは、遅延回路７３ａの出力信号がＬレベルでありかつセンス活性化タイミング信号Ｓ０ＴがＨレベルのときに、ノーマルモードプリチャージトリガ信号ＰＣＴ１をＨレベルへ駆動する。したがって、このノーマル動作用プリチャージトリガ信号発生回路７３は、センス活性化タイミング信号Ｓ０Ｔの活性化に従って遅延時間Δｔ７の間Ｈレベルとなるワンショットパルス信号をノーマル動作用プリチャージトリガＰＣＴ１として生成する。
【０１５５】
ページ動作用プリチャージトリガ信号発生回路７４は、内部プリチャージ指示信号ｉｎｔＰＣを所定時間Δｔ９遅延する遅延回路７４ａと、遅延回路７４ａの出力信号と内部プリチャージ指示信号ｉｎｔＰＣを受けるゲート回路７４ｂと、ゲート回路７４ｂの出力信号を所定時間Δｔ１０遅延してページモードプリチャージトリガ信号ＰＣＴｐｍを生成する遅延回路７４ｃを含む。
【０１５６】
遅延回路７４ａおよびゲート回路７４ｂにより、内部プリチャージ指示信号ｉｎｔＰＣの立上がりに応答してワンショットのパルスを発生するワンショットパルス発生回路が構成される。このワンショットパルスのＨレベル期間は、遅延回路７４ａの有する遅延時間Δｔ９により決定される。遅延回路７４ｃは、センスアンプ活性化タイミング信号Ｓ０Ｔの活性化までに要する時間と同程度の遅延時間を有する。通常動作時とページモード動作時において、ほぼ同じタイミングで行系回路を非活性化することにより、ページモード動作の最後のサイクルにおいてプリチャージ動作およびデータアクセス動作を共に指定するオートプリチャージコマンドを与えて、列選択動作後内部を、通常動作モード時と同様に、確実にプリチャージ状態に復帰させることができる。
【０１５７】
プリチャージトリガ切替回路７５は、等価的に、プリチャージトリガ信号ＰＣＴ１およびＰＣＴｐｍを受けるＯＲゲート７５ａと、ＯＲゲート７５ａの出力信号と内部ページモード指示信号ｉｎｔＰＭを受ける論理ゲート７５ｂを含む。これらのゲート７５ａおよび７５ｂは複合ゲートに構成される。
【０１５８】
このプリチャージトリガ切替回路７５は、内部ページモード指示信号ｉｎｔＰＭがＨレベルのときには、プリチャージトリガ信号ＰＣＴｍをＬレベルに固定し、ロウ系回路のプリチャージ（リセット）を禁止する。一方、内部ページモード指示信号ｉｎｔＰＭがＬレベルのときには、プリチャージトリガ信号ＰＣＴ１およびＰＣＴｐｍに従ってプリチャージトリガ信号ＰＣＴｍが生成される。ページモード時においては、最初のサイクルを除いてセンス活性化タイミング信号Ｓ０ＴはＨレベルを維持し、ノーマルモードプリチャージトリガ信号ＰＣＴ１はＬレベルに固定される。したがって、ページモード解除時に、ページモードプリチャージトリガ信号ＰＣＴｐｍに従ってプリチャージトリガ信号ＰＣＴｍを生成する。
【０１５９】
図１８は、この図１７に示す回路の動作を示すタイミング図である。以下、図１８を参照して、この図１７に示すロウ系プリチャージ回路図の動作について説明する。プリチャージコマンドが与えられた内部プリチャージ指示信号ｉｎｔＰＣがＨレベルに立上がると、内部ページモード指示信号ｉｎｔＰＭはＬレベルに立下がる。この内部プリチャージ指示信号ｉｎｔＰＣの立上がりにおいて、遅延時間Δｔ１０経過後、時間幅Δｔ９を有するパルス信号が生成され、ページモードプリチャージトリガ信号ＰＣＴｐｍが生成される。この内部ページモード指示信号ｉｎｔＰＭがＬレベルであるため、このページモードプリチャージトリガ信号ＰＣＴｐｍに従って、プリチャージトリガ切替回路７５は、プリチャージトリガ信号ＰＣＴｍを生成する。このプリチャージトリガ信号ＰＣＴｍに従って所定時間経過後、センス活性化タイミング信号Ｓ０Ｔが非活性状態へ駆動される。
【０１６０】
通常の１クロックサイクルで行および列選択動作が完結する動作が行なわれる場合、内部プリチャージ指示信号ｉｎｔＰＣおよび内部ページモード指示信号ｉｎｔＰＭはともにＬレベルである。この場合、図１５に示すロウ系トリガ信号発生回路７１からのロウ系トリガ信号ＲＡＳＴに従ってロウ系回路が活性化され、所定のタイミングでセンス活性化タイミング信号Ｓ０Ｔが活性化される。このセンス活性化タイミング信号Ｓ０Ｔの活性化に従って、ノーマル動作用プリチャージトリガ信号発生回路７３がワンショットパルスの形態で、ノーマルモードプリチャージトリガ信号ＰＣＴ１を生成する。したがって、プリチャージトリガ切替回路７５は、このノーマルモードプリチャージトリガ信号ＰＣＴ１に従ってプリチャージトリガ信号ＰＣＴｍを生成し、所定時間経過後、センス活性化タイミング信号Ｓ０Ｔが非活性化される。
【０１６１】
ページモードが指定され、内部ページモード指示信号ｉｎｔＰＭがＨレベルに設定されると、そのサイクルにおいては、センス活性化タイミング信号Ｓ０Ｔが所定のタイミングで活性状態へ駆動される。このセンス活性化タイミング信号Ｓ０Ｔの活性化に従って、ノーマル動作用プリチャージトリガ信号発生回路７３が、ノーマルモードプリチャージトリガ信号ＰＣＴ１を発生する。しかしながら、内部ページモード指示信号ｉｎｔＰＭが、Ｈレベルであるため、プリチャージトリガ切替回路７５からのプリチャージトリガ信号ＰＣＴｍは、Ｌレベルに固定される。
【０１６２】
したがって、ページモード解除時には、内部プリチャージ指示信号ｉｎｔＰＣにより生成されるページモードプリチャージトリガ信号ＰＣＴｐｍに従ってプリチャージトリガ信号ＰＣＴｍを生成し、ノーマル動作時には、センス活性化タイミング信号Ｓ０Ｔに従って生成されるノーマルモードプリチャージトリガ信号ＰＣＴ１に従ってプリチャージトリガ信号ＰＣＴｍを生成する。
【０１６３】
図１９は、図１２に示すロウ系タイミング制御回路７２およびノーマル動作用コラム系トリガ信号発生回路７７の構成の一例を示す図である。図１９において、ロウ系タイミング制御回路７２は、ロウ系トリガ信号ＲＡＳＴを所定時間Δｔ１遅延する遅延回路７２ａと、遅延回路７２ａの出力信号の立上がりに応答してセットされるセット／リセットフリップフロップ７２ｂと、セット／リセットフリップフロップ７２ｂの出力Ｑからの出力信号を所定時間Δｔ２遅延する遅延回路７２ｃと、遅延回路７２ｃの出力信号の立上がりに応答してセットされるセット／リセットフリップフロップ７２ｄと、セット／リセットフリップフロップ７２ｄの出力Ｑからの出力信号を所定時間Δｔ３遅延する遅延回路７２ｅと、遅延回路７２ｅの出力信号の立上がりに応答してセットされるセット／リセットフリップフロップ７２ｆを含む。
【０１６４】
セット／リセットフリップフロップ７２ｂ、７２ｄおよび７２ｆは、相補の出力Ｑおよび／Ｑを有し、セット時出力Ｑからの信号がＨレベルとなり、リセット時補の出力／Ｑからの信号がＨレベルとなる。
【０１６５】
ロウ系タイミング制御回路７２は、さらに、プリチャージトリガ信号ＰＣＴｍを所定時間Δｔ４遅延してセット／リセットフリップフロップ７２ｂのリセット入力Ｒへ与える遅延回路７２ｇと、セット／リセットフリップフロップ７２ｂの補の出力／Ｑからの出力信号を所定時間Δｔ５遅延し、その出力信号をセット／リセットフリップフロップ７２ｄのリセット入力Ｒへ与える遅延回路７２ｈと、セット／リセットフリップフロップ７２ｄの補の出力／Ｑからの出力信号を所定時間Δｔ６遅延し、その出力信号をセット／リセットフリップフロップ７２ｆのリセット入力Ｒへ与える遅延回路７２ｉを含む。
【０１６６】
したがって、セット／リセットフリップフロップ７２ｂ、７２ｄおよび７２ｆは、ロウ系トリガ信号ＲＡＳＴが活性化されると、それぞれ所定の時間経過後にセットされ、かつプリチャージトリガ信号ＰＣＴｍが与えられると、所定の遅延時間経過後に順次リセットされる。
【０１６７】
ロウ系タイミング制御回路７２は、さらに、セット／リセットフリップフロップ７２ｂおよび７２ｆの出力信号を受けてビット線分離タイミング信号ＢＬＩＴを生成するＯＲ回路７２ｊと、セット／リセットフリップフロップ７２ｂおよび７２ｄの出力Ｑからの出力信号を受けてワード線活性化タイミング信号ＲＸＴを生成するＡＮＤ回路７２ｋと、セット／リセットフリップフロップ７２ｄおよび７２ｆのそれぞれの出力Ｑからの出力信号を受けてセンス活性化タイミング信号Ｓ０Ｔを生成するＡＮＤ回路７２ｌを含む。
【０１６８】
ビット線分離タイミング信号ＢＬＩＴは、セット／リセットフリップフロップ７２ｂおよび７２ｆの少なくとも一方がセット状態のときにＨレベルの活性状態に設定されて、ビット線分離ゲートを非導通状態に設定する。ワード線駆動タイミング信号ＲＸＴは、セット／リセットフリップフロップ７２ｂおよび７２ｄがともにセット状態のときに活性化され、アドレス指定されたワード線を選択状態に駆動し、かつ活性状態の間選択ワード線を選択状態に維持する。センス活性化タイミング信号Ｓ０Ｔは、セット／リセットフリップフロップ７２ｄおよび７２ｆがともにセット状態のときに活性化されて、選択されたセンスアンプ帯のセンスアンプを活性状態に駆動しかつ活性状態の間センスアンプを活性状態に維持する。
【０１６９】
ノーマル動作用コラム系トリガ信号発生回路７７は、センス活性化タイミング信号Ｓ０Ｔを所定時間Δｔ８遅延する遅延回路７７ａと、遅延回路７７ａの出力信号とセンス活性化タイミング信号Ｓ０Ｔとを受けてノーマルモードコラム系トリガ信号ＣＡＳＴ１を生成するゲート回路７７ｂを含む。ゲート回路７７ｂは、センス活性化タイミング信号Ｓ０ＴがＨレベルであり、かつ遅延回路７７ａの出力信号がＬレベルのときに、ノーマルモードコラム系トリガ信号ＣＡＳＴ１をＨレベルに設定する。このノーマル動作用コラム系トリガ信号発生回路７７は、したがって、センス活性化タイミング信号Ｓ０Ｔの活性化（立上がり）に応答してパルス幅Δｔ８のワンショットパルスを発生する。
【０１７０】
図２０は、図１９に示す回路の動作を示すタイミング図である。以下、図２０を参照して、図１９に示すロウ系タイミング制御回路７２およびノーマル動作用コラム系トリガ信号発生回路７７の動作について説明する。
【０１７１】
ロウ系トリガ信号ＲＡＳＴが活性化されると、遅延回路７２ａの有する遅延時間Δｔ１経過後にセット／リセットフリップフロップ７２ｂがセットされ、応じてＯＲ回路７２ｊからのビット線分離タイミング信号ＢＬＩＴがＨレベルに駆動される。セット／リセットフリップフロップ７２ｂがセットされてから、遅延回路７２ｃの有する遅延時間Δｔ２経過後、セット／リセットフリップフロップ７２ｄがセットされ、ＡＮＤ回路７２ｋからのワード線活性化タイミング信号ＲＸＴがＨレベル（活性状態）へ駆動される。セット／リセットフリップフロップ７２ｄがセットされてから、遅延回路７２ｅの有する遅延時間Δｔ３の経過後、セット／リセットフリップフロップ７２ｆがセットされ、センス活性化タイミング信号Ｓ０Ｔが活性化される。
【０１７２】
このセンス活性化タイミング信号Ｓ０Ｔの活性化に応答して、ノーマル動作用コラム系トリガ信号発生回路７７から、ワンショットパルスの形態で、ノーマルモードコラム系トリガ信号ＣＡＳＴ１が活性化される。
【０１７３】
通常動作モード時においては、図１７に示すように、センス活性化タイミング信号Ｓ０Ｔの活性化に応答して、プリチャージトリガ信号ＰＣＴｍが、活性化される。
【０１７４】
このプリチャージトリガ信号ＰＣＴｍが活性化されると、遅延回路７２ｇの有する遅延時間Δｔ４の経過後、セット／リセットフリップフロップ７２ｂがリセットされる。まだ、セット／リセットフリップフロップ７２ｆはセット状態にあるため、ビット線分離タイミング信号ＢＬＩＴは、Ｈレベルの活性状態を維持する。セット／リセットフリップフロップ７２ｂがリセットされてから、遅延回路７２ｈの有する遅延時間Δｔ５が経過すると、セット／リセットフリップフロップ７２ｄがリセットされ、応じてＡＮＤ回路７２ｋからのワード線活性化タイミング信号ＲＸＴがＬレベルに立下がる。すなわち、ワード線活性化タイミング信号ＲＸＴは、プリチャージトリガ信号ＰＣＴｍが与えられてから時間Δｔ４＋Δｔ５経過後に非活性化される。
【０１７５】
セット／リセットフリップフロップ７２ｄのリセット後、遅延回路７２ｉの有する遅延時間Δｔ６経過後セット／リセットフリップフロップ７２ｆがリセットされ、応じてＡＮＤ回路７２ｌからのセンス活性化タイミング信号Ｓ０Ｔが非活性化される。このセット／リセットフリップフロップ７２ｆのリセットに応答して、ＯＲ回路７２ｊからのビット線分離タイミング信号ＢＬＩＴがＬレベルとなり、非導通状態のビット線分離ゲートが導通状態に設定される。
【０１７６】
遅延回路を用いてセット／リセットフリップフロップを順次セット／リセットすることにより、所定のシーケンスで正確に行系制御信号を活性／非活性化することができる。
【０１７７】
なお、ページモード動作時、プリチャージコマンドが印加された場合には、そのプリチャージコマンドに従ってプリチャージトリガ信号ＰＣＴｍが活性化される。この場合のビット線分離タイミング信号ＢＬＩＴ、ワード線活性化タイミング信号ＲＸＴおよびセンスアンプ活性化タイミング信号Ｓ０Ｔの非活性化シーケンスは、図２０に示す非活性化シーケンスと同じである。ページモード動作時においては、図１７に示すように、プリチャージトリガ信号ＰＣＴｍは非活性状態に維持されるため、セット／リセットフリップフロップ７２ｂ、７２ｄおよび７２ｆはセット状態を維持する。従って、選択ワード線は選択状態を維持し、また、センスアンプは活性状態を維持する。すなわち、開かれたページが、オープン状態を維持する。
【０１７８】
図２１は、図１２に示すＤＲＡＭ制御回路１３の動作を示すタイミング図である。以下、図２１を参照して、図１２、図１３、図１５、図１７および図１９を参照して、そのＤＲＡＭ制御回路のロウ系回路制御動作について説明する。
【０１７９】
まずページモードリードコマンドＲＥＰＭが与えられると、図１３に示すＤフリップフロップ８１からのロウ系活性化信号ｉｎｔＡＣＴが活性化され、応じて図１５に示すロウ系トリガ信号発生回路７１から半クロックサイクル期間ロウ系トリガ信号ＲＡＳＴがＨレベルとなる。このロウ系トリガ信号ＲＡＳＴの活性化に応答して、図１９に示すロウ系タイミング制御回路７２において、ビット線分離タイミング信号ＢＬＩＴ、ワード線活性化タイミング信号ＲＸＴおよびセンス活性化タイミング信号Ｓ０Ｔがそれぞれ所定のタイミングで活性化される。
【０１８０】
ビット線分離タイミング信号ＢＬＩＴの活性化に応答して、ビット線イコライズ指示信号ＢＬＥＱがＬレベルとなり、選択行ブロックに対するセンスアンプ帯でのビット線イコライズ動作が完了する。また、このビット線分離タイミング信号ＢＬＩＴの活性化に従って、非選択メモリアレイブロックに対するビット線分離指示信号／ＢＬＩＵがＬレベルに立下がり、一方、ビット線分離指示信号／ＢＬＩＬはＨレベルを維持する（図７参照）。ワード線活性化タイミング信号ＲＸＴの活性化に応答して選択ワード線ＷＬが選択状態へ駆動される。これにより、ビット線ＢＬＬおよび／ＢＬＬに、メモリセルデータが読出される。
【０１８１】
次いで、センス活性化タイミング信号Ｓ０Ｔの活性化に応答してセンスアンプ活性化信号／Ｓ０ＰおよびＳ０Ｎがそれぞれ活性化される。
【０１８２】
センス活性化タイミング信号Ｓ０Ｔが活性化されると、図１７に示すノーマル動作用プリチャージトリガ信号発生回路７３からのノーマルモードプリチャージ指示信号ＰＣＴ１が所定期間活性状態となる。このとき、図１７に示すように、ページモードが指定されており内部ページ動作指示信号ｉｎｔＰＭがＨレベルであるため、プリチャージトリガ切替回路７５からのプリチャージトリガ信号ＰＣＴｍは非活性状態を維持する。したがって、図１９に示すようにロウ系タイミング制御回路７２における各フリップフロップはセット状態を維持する。
【０１８３】
次のクロックサイクルにおいて再びページモードリードコマンドＲＥＰＭが与えられる。この場合、図１３に示すように、先のサイクルにおいて与えられたページモードリードコマンドにより、内部ページモード指示信号ｉｎｔＰＭはＨレベルであるため、図１３に示す複合ゲート８０がその出力信号をＬレベルに固定しており、クロック信号ＣＬＫの立上がり時において、Ｄフリップフロップ８１がラッチ状態となっても、ロウ系活性化指示信号ｉｎｔＡＣＴはＬレベルの非活性状態を維持し、応じてロウ系トリガ信号ＲＡＳＴはＬレベルを維持する。したがって、ロウ系タイミング制御回路７２は、この２回目のページモードリードコマンドＲＥＰＭの印加時においては、セット状態を維持し、行系回路の状態は変化しない。
【０１８４】
次のサイクルで、プリチャージコマンドＰＣが与えられると、図１３に示すＤフリップフロップ８４からの内部プリチャージ指示信号ｉｎｔＰＣがＨレベルに設定される。応じて、図１７に示すページ動作用プリチャージトリガ信号発生回路７４から、所定時間経過後に、ページモードプリチャージ指示信号ＰＣＴｐｍが発生され、プリチャージトリガ切替回路７５が、このページモードプリチャージトリガ信号ＰＣＴｐｍに従ってプリチャージトリガ信号ＰＣＴｍを活性化する。このプリチャージトリガ信号ＰＣＴｍに従ってロウ系タイミング制御回路７２は、図１９に示すように、順次所定のシーケンスでビット線分離タイミング信号ＢＬＩＴ、ワード線活性化タイミング信号ＲＸＴおよびセンス活性化タイミング信号Ｓ０Ｔを非活性化する。
【０１８５】
センス活性化タイミング信号Ｓ０Ｔが非活性化されると、応じてセンスアンプ活性化信号／Ｓ０ＰおよびＳ０Ｎが非活性化される。ワード線活性化タイミング信号ＲＸＴの非活性化に従って選択ワード線ＷＬが非選択状態へ駆動される。この後、ビット線分離タイミング信号ＢＬＩＴが非活性化され、ビット線分離指示信号／ＢＬＩＵがＨレベルとなり、またビット線イコライズ指示信号ＢＬＥＱがＨレベルとなり、ビット線ＢＬＬおよび／ＢＬＬのプリチャージおよびイコライズが行なわれる。
【０１８６】
１クロックサイクルで行選択動作および列選択動作が完結する通常動作モード時においては、この図２１に示す動作タイミング図において、プリチャージコマンドＰＣ印加時に生成されるページモードプリチャージトリガ信号ＰＣＴｐｍに代えてノーマルモードプリチャージトリガ信号ＰＣＴ１に従ってプリチャージトリガ信号ＰＣＴｍが生成されて、ロウ系タイミング制御回路７２のリセットが行なわれる。
【０１８７】
したがって、このページモード指定時、ロウ系タイミング制御回路７２において、そのリセットをプリチャージコマンドが与えられるまで禁止することにより、内部で、行を選択状態に維持して、開いたページに対し連続的に列アクセスを行なうことができる。
【０１８８】
図２２は、図１２に示すページ動作用コラム系トリガ信号発生回路７６の構成の一例を示す図である。図２２において、ページ動作用コラム系トリガ信号発生回路７６は、クロック信号ＣＬＫを所定時間Δｔ１７遅延する遅延回路７６ａと、遅延回路７６ａの出力信号とクロック信号ＣＬＫと遅延内部ページモード指示信号ｉｎｔＰＭ１を受けるゲート回路７６ｂと、ゲート回路７６ｂの出力信号を所定時間Δｔ１８遅延してページモードコラム系トリガ信号ＣＡＳＴｐｍを生成する遅延回路７６ｃを含む。
【０１８９】
ゲート回路７６ｂは、遅延回路７６ａの出力信号がＬレベルでありかつクロック信号ＣＬＫおよび遅延内部ページモード指示信号ｉｎｔＰＭ１がともにＨレベルのときにＨレベルの信号を出力する。次に、この図２２に示すページ動作用コラム系トリガ信号発生回路７６の動作を、図２３に示すタイミング図を参照して説明する。
【０１９０】
ページモードが指定されたとき、内部ページモード指示信号ｉｎｔＰＭが、ページモードが指定されている期間Ｈレベルに維持される。図２３においては、２クロックサイクル期間、ページモードが指定され、応じて内部ページモード指示信号ｉｎｔＰＭがＨレベルに維持される。
【０１９１】
遅延ページモード指示信号ｉｎｔＰＭ１は、図１３に示すように、この内部ページモード指示信号ｉｎｔＰＭを１クロックサイクル期間遅延して生成される。したがって、ページモードが指定されたクロックサイクルにおいては、この遅延ページモード動作指示信号ｉｎｔＰＭ１はＬレベルであるため、ページモードコラム系トリガ信号ＣＳＴｐｍはＬレベルを維持する。
【０１９２】
次のクロックサイクルにおいて、遅延内部ページモード指示信号ｉｎｔＰＭ１がＨレベルに立上がる。応じて、クロック信号ＣＬＫの立上がりに応答して、ゲート回路７６ｂの出力信号がＨレベルとなる。このゲート回路７６ｂの出力信号は、遅延回路７６ａの有する遅延時間Δｔ１７のＨレベル期間を有する。遅延回路７６ｃが、ゲート回路７６ｂの出力信号を時間Δｔ１８遅延して出力する。遅延回路７６ｂを利用することにより、内部での列系回路の動作タイミングを通常動作モードとページモードとで同じとし、データの書込／読出マージンをページモード時においても保証する。
【０１９３】
ページモード指示信号ｉｎｔＰＭがＬレベルに立下がっても、次のクロックサイクルにおいては、遅延内部ページモード指示信号ｉｎｔＰＭ１はＨレベルを維持する。したがって、このページモード動作解除時において、ページ動作用コラム系トリガ信号発生回路７６から、ページモードコラム系トリガ信号ＣＡＳＴｐｍが発生される。プリチャージコマンドの印加によるページモード動作解除においては、プリチャージ動作が実行される。リードコマンドまたはライトコマンドは与えられない場合には、特に列系回路動作は動作しないため、特に問題は生じない。
【０１９４】
また、オートプリチャージコマンドの印加時においては、そのサイクルにおいて内部ページモード指示信号ｉｎｔＰＭがＬレベルに設定される。リードコマンドおよびライトコマンドに従って列系回路が動作する。このサイクルにおいては、センス活性化タイミング信号Ｓ０ＴがＨレベルにあるため、ノーマルモードコラム系トリガ信号ＣＡＳＴ１は非活性状態に維持される。この列系回路の活性化のトリガ信号として、遅延内部ページモード指示信号ｉｎｔＰＭ１に従って生成されるコラム系トリガ信号ＣＡＳＴｐｍを用いる。これにより、データアクセスおよびプリチャージを指定するオートプリチャージコマンドを利用して、ページモードを終了することが出来る。
【０１９５】
図２４は、図１２に示すコラム系ライトタイミング制御回路７９の構成の一例を概略的に示す図である。図２４において、コラム系ライトタイミング制御回路７９は、内部ライト動作指示信号ｉｎｔＷＥとコラム系トリガ信号ＣＡＳＴ１およびＣＡＳＴｐｍとを受け、ライト系トリガ信号ＣＡＳＷＴを生成する複合ゲート７９ａと、複合ゲート７９ａの出力信号ＣＡＳＷＴを所定時間Δｔ２１遅延する遅延回路７９ｂと、遅延回路７９ｂの出力信号の立上がりに応答してセットされてライトコラムデコーダイネーブル信号ＣＤＥＷを活性化するセット／リセットフリップフロップ７９ｃと、ライト系コラムデコーダイネーブル信号ＣＤＥＷを所定時間Δｔ２２遅延してセット／リセットフリップフロップ７９ｃをリセットする遅延回路７９ｔを含む。
【０１９６】
このライトコラムデコーダイネーブル信号ＣＤＥＷに従って、ライトコラムデコーダが活性化されてデコード動作を行なって書込列選択信号を生成する。
【０１９７】
複合ゲート７９ａは、等価的に、コラム系トリガ信号ＣＡＳＴ１およびＣＡＳＴｐｍを受けるＯＲゲートと、このＯＲゲートと内部ライト動作指示信号ｉｎｔＷＥを受けるＡＮＤゲートを含む。
【０１９８】
図２５は、図２４に示すコラム系ライトタイミング制御回路７９の動作を示すタイミング図である。以下、図２５を参照して、図２４に示すコラム系ライトタイミング制御回路７９の動作について説明する。
【０１９９】
ライトコマンドが与えられると、１クロックサイクル期間内部ライト動作指示信号ｉｎｔＷＥがＨレベルに設定される。内部ライト動作指示信号ｉｎｔＷＥが立上がると、内部で行系回路が動作し、センス活性化タイミング信号Ｓ０Ｔの活性化に従ってノーマルモードコラム系トリガ信号ＣＡＳＴ１が活性化される。応じて、複合ゲート７９ａからのライトコラム系トリガ信号ＣＡＳＷＴが活性化され、遅延時間Δｔ２１の経過後、セット／リセットフリップフロップ７９ｃがセットされ、ライトコラムデコーダイネーブル信号ＣＤＥＷが活性化される。遅延回路７９ｄの有する遅延時間Δｔ２２が経過すると、セット／リセットフリップフロップ７９ｃがリセットされ、コラムデコーダイネーブル信号ＣＤＥＷが非活性化される。
【０２００】
ページモード動作時においては、ノーマルモードコラム系トリガ信号ＣＡＳＴ１に代えて、図２２に示す回路７６から生成されるページモードコラム系トリガ信号ＣＳＴｐｍに従ってライトコラム系トリガ信号ＣＡＳＷＴが活性化される。
【０２０１】
したがって、このセット／リセットフリップフロップを遅延回路７９ｄにより所定時間経過後に、リセットすることにより、セルフタイムで、ページモード時においても所定期間、ライトコラムデコーダイネーブル信号ＣＤＥＷを活性化して、書込列選択線を選択状態へ駆動することができる。
【０２０２】
図２６（Ａ）は、図１２に示すコラム系リードタイミング制御回路７８の構成の一例を示す図である。図２６（Ａ）において、コラム系リードタイミング制御回路７８は、コラム系トリガ信号ＣＡＳＴ１およびＣＡＳＴｐｍと内部リード動作指示信号ｉｎｔＲＥを受けてコラム系リードトリガ信号ＣＡＳＲＴを生成する複合ゲート７８ａと、複合ゲート７８ａの出力信号ＣＡＳＲＴを所定時間Δｔ１１遅延する遅延回路７８ｂと、遅延回路７８ｂの出力信号の立上がりに応答してセットされるセット／リセットフリップフロップ７８ｃと、セット／リセットフリップフロップ７８ｃの出力Ｑからの信号を所定時間Δｔ１２遅延する遅延回路７８ｄと、遅延回路７８ｄの出力信号の立上がりに応答してセットされるセット／リセットフリップフロップ７８ｅと、セット／リセットフリップフロップ７８ｅの出力Ｑからの信号を所定時間Δｔ１３遅延する遅延回路７８ｆと、遅延回路７８ｆの出力信号の立上がりに応答してセットされるセット／リセットフリップフロップ７８ｇを含む。
【０２０３】
セット／リセットフリップフロップ７８ｃ、７８ｅおよび７８ｇは、セット時その出力Ｑからの信号をＨレベルに設定し、リセット時、出力／Ｑからの信号をＨレベルに設定する。
【０２０４】
コラム系リードタイミング制御回路７８は、さらに、セット／リセットフリップフロップ７８ｇの出力１からの出力信号を所定時間Δｔ１４遅延してセット／フリップフロップ７８ｃをリセットする遅延回路７８ｈと、セット／リセットフリップフロップ７８ｃの出力／Ｑからの信号を所定時間Δｔ１５遅延してセット／フリップフロップ７８ｅをリセットする遅延回路７８ｉと、セット／リセットフリップフロップ７８ｅの出力／Ｑからの信号を所定時間Δｔ１６遅延してセット／リセットフリップフロップ７８ｇをリセットする遅延回路７８ｊを含む。したがって、これらのセット／リセットフリップフロップ７８ｃ、７８ｅおよび７８ｇは、順次セットされた後にそれぞれ所定時間経過後にリセットされる。
【０２０５】
コラム系リードタイミング制御回路７８は、さらに、セット／リセットフリップフロップ７８ｃおよび７８ｇの出力Ｑからの信号を受けて読出データバスイコライズ指示信号／ＲＤＥＱを生成するＯＲ回路７８ｋと、セット／リセットフリップフロップ７８ｄおよび７８ｅの出力Ｑからの信号を受けてリードコラムデコーダイネーブル信号ＣＤＥＲを生成するＡＮＤ回路７８ｍと、セット／リセットフリップフロップ７８ｅおよび７８ｇの出力Ｑからの信号を受けてプリアンプ活性化信号ＰＡＥを生成するＡＮＤ回路７８ｎを含む。
【０２０６】
複合ゲート７８ａは、等価的に、コラム系トリガ信号ＣＡＳＴ１およびＣＡＳＴｐｍを受けるＯＲゲートと、このＯＲゲートの出力信号と内部リード動作指示信号ｉｎｔＲＥを受けてリードコラム系トリガ信号ＣＡＳＲＴを生成するＡＮＤゲートを含む。次に、この図２６（Ａ）に示すコラム系リードタイム制御性回路７８の動作を、図２６（Ｂ）に示すタイミング図を参照して説明する。
【０２０７】
データ読出が行なわれるとき、内部リード動作指示信号ｉｎｔＲＥが活性化される。リードコマンドまたはページモードリードコマンドまたはオートプリチャージリードコマンドが与えられると、センスアンプ活性化タイミング信号の活性化または所定時間経過後、トリガ信号ＣＡＳＴ１またはＣＡＳＴｐｍが活性化され、応じてリードコラム系トリガ信号ＣＡＳＲＴが活性化される。この複合ゲート７８ａからのリードコラム系トリガ信号ＣＡＳＲＴが活性化されると、遅延回路７８ｂの有する遅延時間Δｔ１１経過後、ゲート／リセットフリップフロップ７８ｃがセットされ、応じてＯＲゲート７８ｋからの読出データバスイコライズ指示信号／ＲＤＥＱがＨレベルとなる。
【０２０８】
セット／リセットフリップフロップ７８ｃがセットされてから遅延回路７８ｄの有する遅延時間Δｔ１２が経過した後、セット／リセットフリップフロップ７８ｅがセットされ、応じてＡＮＤ回路７８ｍからのリードコラムデコーダイネーブル信号ＣＤＥＲが活性化される。このリードコラムデコーダイネーブル信号ＣＤＥＲの活性化に従って、リードコラムデコーダが活性化され、列選択信号が生成される。
【０２０９】
セット／リセットフリップフロップ７８ｅがセットされてから遅延回路７８ｆの有する遅延時間Δｔ１３が経過すると、セット／リセットフリップフロップ７８ｇがセットされ、応じてＡＮＤ回路７８ｎからのプリアンプイネーブル信号ＰＡＥが活性化される。これにより、図１０に示すプリアンプ回路５６が活性化され、内部データ線ＲＤおよび／ＲＤのデータの増幅およびラッチが行なわれる。
【０２１０】
プリアンプ活性化信号ＰＡＥが活性化されてから、遅延回路７８ｈの有する遅延時間Δｔ１４経過後、セット／リセットフリップフロップ７８ｃがリセットされ、その出力Ｑからの信号がＬレベルとなる。応じて、ＡＮＤ回路７８ｍからのリードコラムデコーダイネーブル信号ＣＤＥＲが非活性化され、選択列が非選択状態へ駆動される。このセット／リセットフリップフロップ７８ｃのリセットから、遅延回路７８ｉの有する遅延時間Δｔ１５が経過すると、セット／リセットフリップフロップ７８ｅがリセットされ、応じてその出力Ｑからの信号がＬレベルとなり、プリアンプ活性化信号ＰＡＥが非活性化される。
【０２１１】
このセット／リセットフリップフロップ７８ｇがリセットされると、ＯＲ回路７８ｋの両入力の信号が、ともにＬレベルとなり、応じて読出データバスイコライズ指示信号／ＲＤＥＱが再びＬレベルとなり、読出データ線のイコライズおよびプリチャージが行なわれる。
【０２１２】
この図２６（Ａ）に示すように、データ読出を行なう場合、ページモードおよびノーマルモード動作のいずれにおいても、リードコラム系トリガ信号ＣＡＳＲＴが活性化されると、所定のシーケンスで、読出データ線イコライズ指示信号／ＲＤＥＱ、リードコラムデコーダイネーブル信号ＣＤＥＲおよびプリアンプ活性化信号ＰＡＥの活性／非活性化が行なわれる。
【０２１３】
図２７は、内部読出クロックおよび内部書込クロックを発生する部分の構成を概略的に示す図である。図２７において、内部書込／読出クロック発生部は、クロック信号ＣＬＫの立下がりに同期して、内部動作指示信号ｉｎｔＲＥを取込み出力するＤフリップフロップ１００と、内部クロック信号ＣＬＫとＤフリップフロップ１００の出力信号とを受けて読出クロック信号ＣＬＫＱを生成するＡＮＤ回路１０１とを含む。
【０２１４】
書込クロック信号ＣＬＫＤは、内部クロック信号ＣＬＫに従って生成される。図１０に示す構成において、外部からの書込データを、データ書込時以外所定電圧レベルに固定することにより、内部のライトドライバ６２が、データ書込時以外はこの固定データに従ってライトデータバスを駆動し、ライトデータバスの充放電は行なわれないため、特に問題は生じない。これに代えて、ライトドライバを内部ライト動作指示信号ｉｎｔＷＥに従って活性／非活性化することにより、確実にデータ書込時においてのみ、ライトデータバスを駆動することが出来る。データ書込用のＤフリップフロップ６０（図１０参照）が常時動作しても、ライトドライバがデータ書込時以外非活性状態として消費電流を低減する。
【０２１５】
Ｄフリップフロップ１００は、クロック信号ＣＬＫの立下がりに同期して、その入力Ｄに与えられた信号を取込み出力する。したがって、このＤフリップフロップ１００は、内部リード動作指示信号ｉｎｔＲＥを半クロックサイクル遅延して出力する。次に、この図２７に示す内部クロック発生部の動作を、図２８を参照して説明する。
【０２１６】
リードコマンドが与えられると、内部リード動作指示信号ｉｎｔＲＥがクロック信号ＣＬＫの立上がりに同期してＨレベルに立上がる。クロック信号ＣＬＫがＬレベルに立下がると、Ｄフリップフロップ１００の出力Ｑからの信号がＨレベルとなる。このときには、クロック信号ＣＬＫはＬレベルであるため、ＡＮＤ回路１０１からの読出クロック信号ＣＬＫＱはＬレベルである。次のクロック信号ＣＬＫのＨレベルへの立上がりに同期して、ＡＮＤ回路１０１からの読出クロック信号ＣＬＫＱがＨレベルとなる。このリード動作が繰返されている間、読出クロック信号ＣＬＫＱがクロック信号ＣＬＫに同期して生成される。
【０２１７】
ライトコマンドが与えられると、そのサイクルにおいては、内部リード動作指示信号ｉｎｔＲＥがＬレベル、内部ライト動作指示信号ｉｎｔＷＥがＨレベルとなる。このサイクルにおいては、Ｄフリップフロップ（ＦＦ）１００の出力信号はＨレベルであるため、読出クロック信号ＣＬＫＱが、クロック信号ＣＬＫに同期して生成される。また、内部ライト動作指示信号ｉｎｔＷＥのＨレベルの立上がりに従って、ＡＮＤ回路１０２が、書込クロック信号ＣＬＫＤを生成する。この読出クロック信号ＣＬＫＱおよび書込クロック信号ＣＬＫＤがともに生成されても、この半導体記憶装置において、データ読出経路およびデータ書込経路は別々に設けられており、データの衝突は生じない。
【０２１８】
クロック信号ＣＬＫがＬレベルに立下がると、Ｄフリップフロップ１００の出力信号がＬレベルとなり、読出クロック信号ＣＬＫＱの発生が停止される。一方、内部ライト動作指示信号ｉｎｔＷＥの状態に係らず、クロック信号ＣＬＫに同期して書込クロック信号ＣＬＫＤが生成される。
【０２１９】
読出クロック信号ＣＬＫＱおよび書込クロック信号ＣＬＫＤは、図１０に示すＤフリップフロップ５８および６０へそれぞれ与えられ、外部へのデータ転送および内部への外部データの転送をクロック信号ＣＬＫに同期して行なうことができる。
【０２２０】
図２９は、図１２に示すＤＲＡＭタイミング制御回路１３のコラム系制御部の動作を示すタイミング図である。以下、図２９を参照して、このＤＲＡＭ制御回路１３のデータ読出時のコラム系制御部の動作について説明する。
【０２２１】
クロックサイクル♯１においてページモードリードコマンドＲＥＰＭが与えられる。このクロックサイクル♯１においてページモードリードコマンドＲＥＰＭが与えられると、行選択動作が行なわれ、所定のタイミングで、図１９に示すロウ系タイミング制御回路７２からセンス活性化タイミング信号Ｓ０Ｔが活性化される。このセンス活性化タイミング信号Ｓ０Ｔの活性化に応答して、図１９に示すように、ノーマル動作用コラム系トリガ信号発生回路７７からのノーマルモードコラム系トリガ信号ＣＡＳＴ１が所定期間Ｈレベルとなる。
【０２２２】
このノーマルモードコラム系トリガ信号ＣＡＳＴ１に従って、図２６（Ａ）に示すコラム系リードタイミング制御回路７８において、読出データバスイコライズ指示信号／ＲＤＥＱがＨレベルとなり、次いで、リードコラムデコーダイネーブル信号ＣＤＥＲがＨレベルへ駆動される。リードコラムデコーダイネーブル信号ＣＤＥＲの活性化に従ってリードコラムデコーダが列選択動作を行ない、選択列に対応するリード列選択線ＣＳＬＲをＨレベルに駆動する。応じて、読出データ線ＲＤおよび／ＲＤに選択メモリセルのデータが読出される。
【０２２３】
次いで、プリアンプ活性化信号ＰＡＥが、図２６（Ａ）に示すコラム系リードタイミング制御回路７８において活性化され、プリアンプ回路が動作し、データＱＦｎ−１がラッチされる。
【０２２４】
このプリアンプ活性化信号ＰＡＥが活性化された後、図２６（Ａ）に示すように、所定期間経過後に、リードコラムデコーダイネーブル信号ＣＤＥＲが非活性化され、ついでプリアンプ活性化信号ＰＡＥが非活性化される。
【０２２５】
プリアンプ活性化信号ＰＡＥが非活性化されても、図１０に示すように、プリアンプ回路５６の出力データはラッチ回路５７によりラッチされている。この後、読出データ線イコライズ指示信号／ＲＤＥＱがＬレベルとなり、読出データ線ＲＤおよび／ＲＤが再び周辺電源電圧レベルにプリチャージされかつイコライズされる。
【０２２６】
クロックサイクル♯２において、クロック信号ＣＬＫがＨレベルに立上がると、図２８に示すように、読出クロック信号ＣＬＫＱがＨレベルとなり、このラッチされたデータＱＦｎ−１が外部データＱｎ−１として出力される。
【０２２７】
この出力データＱｎ−１の図１０に示すＤフリップフロップ５８からのデータ転送動作と並行して、再び、ページモードリードコマンドＲＥＰＭに従って内部で列選択動作およびデータ読出が行なわれる。この場合、クロックサイクル♯１においてページモードが指定されており、センス活性化タイミング信号Ｓ０Ｔは活性状態を維持しており、ノーマルモードコラム系トリガ信号ＣＡＳＴ１はＬレベルを維持する。一方、図２２に示すように、ページ動作用コラム系トリガ信号発生回路７６から所定のタイミングでページモードコラム系トリガ信号ＣＡＳＴｐｍが生成され、図２６（Ａ）に示すコラム系リードタイミング制御回路７８において再び、信号／ＲＤＥＱ、ＣＤＥＲおよびＰＡＥＲが所定のシーケンスで活性化／非活性化され、列選択および内部データＱＦｎの読出が行なわれる。
【０２２８】
クロックサイクル♯３においてプリチャージコマンドＰＣが与えられると、選択行が非選択状態へ駆動され、センス活性化タイミング信号Ｓ０Ｔが非活性状態へ駆動される。このクロックサイクル♯３においては、遅延内部ページモード指示信号ｉｎｔＰＭ１に従って、ページモードコラム系トリガ信号ＣＡＳＴｐｍが発生される（図２２参照）。しかしながら、このクロックサイクル♯３においては、リードコマンドおよびライトコマンドは与えられていないため、列選択動作は行なわれず、図２６（Ａ）に示すコラム系リードタイミング制御回路７８はリセット状態を維持する。
【０２２９】
このクロックサイクル♯３において、図２７に示すように、読出クロック信号ＣＬＫＱが生成され、ラッチ内部読出データＱＦｎに従ってその読出データＱｎが、図１０に示すＤフリップフロップ５８から転送される。
【０２３０】
これにより、ページモードに従って、１２８ビットのデータＱ［１２７：０］を各クロックサイクル毎に読出すことができる。
【０２３１】
図３０は、ページモードでのデータ読出時に、最後にオートプリチャージを指定するプリチャージリードコマンドＲＥＰＣを印加する場合の動作を示すタイミング図である。以下、図３０を参照して、図１２に示すＤＲＡＭタイミング制御回路１３の動作について簡単に説明する。
【０２３２】
ページモードリードコマンドＲＥＰＭが与えられると、図１２に示すロウ系タイミング制御回路７２がセットされ、所定のシーケンスでビット線分離タイミング信号ＢＬＩＴ、ワード線活性化タイミング信号ＲＸＴおよびセンス活性化タイミング信号Ｓ０Ｔを活性化する。このビット線分離タイミング信号ＢＬＩＴの活性化に応答して、図７に示すビット線分離指示信号／ＢＬＩＵがＬレベルに駆動される。ワード線活性化タイミング信号ＲＸＴの活性化に応答してワード線ＷＬが選択状態へ駆動され、またセンス活性化タイミング信号Ｓ０Ｔの活性化に従ってセンスアンプ活性化信号／Ｓ０ＰおよびＳ０Ｎが活性化される。これにより、ビット線ＢＬＬおよび／ＢＬＬにメモリセルデータが読出される。
【０２３３】
センス活性化タイミング信号Ｓ０Ｔの活性化に応答して、図１２に示すノーマル動作用コラム系トリガ信号発生回路７７は、ノーマルモードコラム系トリガ信号ＣＡＳＴ１を活性化する。次いで、図１２に示すコラム系リードタイミング制御回路７８が所定のシーケンスで、読出データバスイコライズ指示信号／ＲＤＥＱ、リードコラムデコーダイネーブル信号ＣＤＥＲおよびプリアンプ活性化信号ＰＡＥをＨレベルへ駆動する。リードコラムデコーダイネーブル信号ＣＤＥＲの活性化に従って、列選択が行なわれ、リード列選択線ＣＳＬＲがＨレベルへ駆動され、読出データ線ＲＤおよび／ＲＤにデータが読出される。プリアンプ活性化信号ＰＡＥの活性化に従って内部データの増幅が行なわれ、ラッチデータＱＦｎ−１が生成される。
【０２３４】
ページモードが指定されているため、ロウ系の回路は、選択状態を維持する。次のクロックサイクルにおいて再びページモードリードコマンドＲＥＰＭが与えられると、図１２に示すロウ系タイミング制御回路７２はセット状態を維持するため、行選択に関連する回路部分（ロウ系回路）は、その状態は変化しない。一方、図１２に示すページ動作用コラム系トリガ信号発生回路７６が、ページモードコラム系トリガ信号ＣＡＳＴｐｍを活性化し、応じて、再びコラム系リードタイミング制御回路７８が活性化され、所定のシーケンスで信号／ＲＤＥＱ、ＣＤＥＲおよびＰＡＥをＨレベルに駆動し、新たに列選択が行なわれ、次のラッチデータＱＦｎが生成される。このクロックサイクルのクロック信号ＣＬＫに立上がりに同期して、１２８ビットのデータＱ［１２７：０］として、データＱｎがラッチデータＱＦｎに従って生成される。
【０２３５】
このコラム系リードタイミング制御回路７８は、所定期間が経過すると、リードコラムデコーダイネーブル信号ＣＤＥＲ、プリアンプ活性化信号ＰＡＥおよび読出データ線イコライズ指示信号ＲＤＥＱをＬレベルへそれぞれ駆動する。したがって、読出データ線ＲＤおよび／ＲＤが再び周辺電源電圧レベルにプリチャージされかつイコライズされる。
【０２３６】
次のサイクルで、プリチャージリードコマンドＲＥＰＣが与えられる。このプリチャージリードコマンドＲＥＰＣ印加時においては、図３に示すように、ページクローズ指示信号ＰＣとリード動作指示信号ＲＥがともにＨレベルである。したがって、このページクローズ指示信号ＰＣに従って、ページモードプリチャージトリガ信号ＰＣＴｐｍが所定のタイミングで列選択動作完了後に活性化され、図１２に示すロウ系タイミング制御回路７２がリセットされ、ワード線活性化タイミング信号ＲＸＴ、センス活性化タイミング信号Ｓ０Ｔおよびビット線分離タイミング信号ＢＬＩＴがそれぞれ順次Ｌレベルに駆動され、行系回路がスタンバイ状態に復帰する。すなわち、ワード線活性化タイミング信号ＲＸＴに従ってワード線ＷＬが非選択状態へ駆動され、次いで、センス活性化タイミング信号Ｓ０Ｔに従ってセンスアンプ活性化信号／Ｓ０ＰおよびＳ０Ｎが非活性化される。この後、ビット線分離タイミング信号ＢＬＩＴに従ってビット線分離指示信号／ＢＬＩＵおよびビット線イコライズ指示信号ＢＬＥＱがＨレベルに復帰する。
【０２３７】
また、図２に示すコラム系リードタイミング制御回路７８は、ページモードコラム系トリガ信号ＣＡＳＴに従って、センスアンプの非活性化の前に列選択動作を行ない、列選択動作およびデータ読出後プリチャージ状態に復帰する。プリアンプの非活性化はワード線の非選択状態移行後に行なわれてもよい。
【０２３８】
このプリチャージリードコマンドＲＥＰＣを与えることにより、リード動作完了後、行系回路がプリチャージ状態に復帰しているため、特に、行系回路のプリチャージのためのサイクルを設ける必要がなく、処理効率を改善することができる。
【０２３９】
図３１は、データ書込時の動作を示すタイミング図である。以下、図３１を参照して、図１２に示すＤＲＡＭタイミング制御回路１３のデータ書込時の動作について簡単に説明する。
【０２４０】
まず、ページモードライトコマンドＷＥＰＭが、データＤｎ−１（Ｄ［１２７：０］）とともに与えられる。クロック信号ＣＬＫの立上がりに同期して、内部書込データＷＤｎ−１が生成される。内部での行選択動作実行後、センスアンプ活性化タイミング信号Ｓ０Ｔの活性化に従って、ノーマルモードコラム系トリガ信号ＣＡＳＴ１が活性化され、応じて図１２に示すコラム系ライトタイミング制御回路７９が、ライトコラムデコーダイネーブル信号ＣＤＥＷを所定期間活性化する。応じて、列選択動作が行なわれ、選択された列のビット線へのデータの書込が行なわれる。図３１においては、ビット線ＢＬおよび／ＢＬにより１２８ビットのビット線対を代表的に示す。
【０２４１】
次のクロックサイクルにおいても再びページモードライトコマンドＷＥＰＭがデータＤｎとともに与えられる。この場合には、ページモードコラム系トリガ信号ＣＡＳＴｐｍに従って、図１２に示すコラム系ライトタイミング制御回路７９が活性化され、所定期間、ライトコラムデコーダイネーブル信号ＣＤＥＷを活性化し、列選択動作が行なわれる。選択列に対して、クロック信号ＣＬＫの立上がりに同期して生成された内部書込データＷＤｎが、ライトドライバおよび書込列選択ゲートを介して書込まれる。
【０２４２】
次のサイクルで、プリチャージライトコマンドＷＥＰＣが与えられる。このプリチャージライトコマンドＷＥＰＣにおいては、ページクローズ指示信号ＰＣおよびライト動作指示信号ＷＥがともにＨレベルに設定され、ライト動作完了後内部をプリチャージ状態に復帰させることを指示する。したがって、ページモードコラム系トリガ信号ＣＡＳＴｐｍの活性化により、書込データＤｎ＋１により生成された内部書込データＷＤｎ＋１が選択ビット線ＢＬおよび／ＢＬに書込まれた後、データ読出時と同様にして、行系回路がプリチャージ状態へ復帰する。
【０２４３】
以上のように、１クロックサイクル内でメモリアレイの活性／非活性動作が完了するリードコマンドおよびライトコマンドに加えて、さらに、行を選択状態に維持した状態でデータアクセスを行なうページモードコマンドおよび選択行を非選択状態へ駆動するプリチャージコマンドを設けている。したがって、ロウ系回路のプリチャージ動作を一時的に停止して、列アクセスを行なうことができ、画像処理などの同一ページへ連続的にアクセスする回数が多いアプリケーションにおいて大幅に消費電力を低減することができる。また、オートプリチャージコマンドを設けているため、データアクセス指示とプリチャージとを同一サイクルで指定することができ、プリチャージコマンドを印加するためのクロックサイクルを特に設ける必要がなく、ページ切換時のオーバーヘッドを低減することができ、処理効率を改善することができる。
【０２４４】
［実施の形態２］
図３２は、この発明の実施の形態２に従うコマンドの真理値を示す図である。この図３２に示すように、この実施の形態２においては、リード動作指示信号ＲＥ、ライト動作指示信号ＷＥ、リフレッシュ動作指示信号ＲＥＦ、ページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣをすべてＨレベルに設定すると、モードレジスタセットコマンドＭＲＳが与えられる。このモードレジスタセットコマンドＭＲＳが与えられた場合には、モードレジスタへ、外部から動作モードを特定するデータを格納することができる。このモードレジスタセットコマンドＭＲＳを用いて、ページモード動作を選択的に機能させる。
【０２４５】
すなわち、図３３に示すように、このモードレジスタセットコマンドＭＲＳ印加時に、アドレスビットＡ［０］をＬレベルに設定した場合には、ページモード動作が禁止される。一方、アドレスビットＡ［０］をＨレベルに設定した場合には、ページモードを利用することができる。残りのアドレスビットＡ［１６：１］は、このページモード動作の設定時には、その状態は任意である。
【０２４６】
ページモード動作時においては、同一チップ上に集積化されたロジック部が、コマンドを与えてページモード動作を指定することが要求される。ページモード動作は、たとえば画像データ処理などのように、処理データのアドレス順次変化する場合、極めて有効である。しかしながら、アクセスが、完全にランダムなアクセスであり、アドレスシーケンスがランダムな場合、各クロックサイクルごとにページを切換える必要がある。ページモードの特徴、すなわち平均消費電力の低減を見込むことができないこのようなアプリケーションの場合、特に、ページモードの機能は要求されない。
【０２４７】
システムＬＳＩは、通常、ロジック部がアプリケーションに応じて設計され、応じて、擬似ＳＲＡＭも、アプリケーションに応じて要求される仕様が異なる。ページモード機能付擬似ＳＲＡＭとページ機能なしの擬似ＳＲＡＭを別々に作製した場合、製造効率が低く、また製品管理も煩雑となる。そこで、モードレジスタセットコマンドＭＲＳを用いて、ユーザが、選択的にページモード動作機能の有無を設定する機能を付け加える。これにより、各アプリケーションに対し、同一構成で対応することのできる擬似ＳＲＡＭを実現することができ、汎用性の高い擬似ＳＲＡＭを実現でき、製造工程および製品管理の複雑化を防止することができる。
【０２４８】
図３４は、この発明の実施の形態２に従うページモード切換に関連する部分の構成の一例を示す図である。図３４を参照して、ＤＲＡＭ制御回路１３において、モードレジスタ回路１１０と、クロック同期型入力回路７０とが設けられる。モードレジスタ回路１１０は、ページモード機能の有効／無効を設定する情報を記憶する。クロック同期型入力回路７０は、このモードレジスタ回路１１０の格納データに従って選択的に外部からのページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣとに従って内部ページモード指示信号ｉｎｔＰＭおよび内部プリチャージ指示信号ｉｎｔＰＣを生成する。
【０２４９】
モードレジスタ回路１１０は、外部からの動作モード指示信号ＲＥ、ＷＥ、ＲＥＦ、ＰＭおよびＰＣを受けるＡＮＤ回路１１０ａと、ＡＮＤ回路１１０ａの出力信号に従って外部からのアドレスビットＡ［０］および内部ページモードイネーブル信号ＰＭｅｎの一方を選択的に通過させるマルチプレクサ１１０ｂと、マルチプレクサ１１０ｂの出力信号を、クロック信号ＣＬＫの立上がりに同期して取込みかつ出力するＤフリップフロップ１１０ｃを含む。このＤフリップフロップ１１０ｃの出力Ｑから、ページモードイネーブル信号ＰＭｅｎが出力される。
【０２５０】
Ｄフリップフロップ１１０ｃは、リセット入力Ｒに、リセット信号ＲＳＴを受け、リセット状態時においてはページモードイネーブル信号ＰＭｅｎをＬレベルに設定する。このリセット信号ＲＳＴは、電源投入時またはシステムリセット時に活性化される。したがって、デフォルト状態においては、ページモードイネーブル信号ＰＭｅｎは、Ｌレベルに設定され、ページモードなしの状態に設定される。
【０２５１】
クロック同期型入力回路７０は、外部からのページモード動作指示信号ＰＭとページクローズ指示信号ＰＣとページモードイネーブル信号ＰＭｅｎを受ける複合ゲート１１２と、複合ゲート１１２の出力信号をクロック信号ＣＬＫの立上がりに同期して取込み内部ページモード指示信号ｉｎｔＰＭを生成するＤフリップフロップ８３と、ページモードイネーブル信号ＰＭｅｎとページクローズ指示信号ＰＣとを受けるＡＮＤ回路１１４と、ＡＮＤ回路１１４の出力信号をクロック信号ＣＬＫの立上がりに同期して取込み内部プリチャージ指示信号ｉｎｔＰＣを生成するＤフリップフロップ８４を含む。このクロック同期型入力回路７０の他の構成は、図１３に示すクロック同期型入力回路７０の構成と同じである。
【０２５２】
複合ゲート１１２は、等価的に、外部からのページモード動作指示信号ＰＭと内部ページモード指示信号ｉｎｔＰＭを受けるＯＲゲートと、ＯＲゲートの出力信号とページモードイネーブル信号ＰＭｅｎとページクローズ指示信号ＰＣを受けるゲート回路とを含む。このゲート回路は、ページクローズ指示信号ＰＣがＬレベルであり、ページモードイネーブル信号ＰＭｅｎがＨレベルにあり、かつＯＲゲートの出力信号がＨレベルのときに、Ｈレベルの信号を出力し、それ以外ではＬレベルの信号を出力する。
【０２５３】
図３５は、図３４に示すモードレジスタ回路１１０の動作を示すタイミング図である。以下、図３５を参照して、この図３４に示す回路の動作について説明する。
【０２５４】
モードレジスタセットコマンドＭＲＳが与えられると、ＡＮＤ回路１１０ａの出力信号がＨレベルとなる。すなわち、このＡＮＤ回路１１０ａが、モードレジスタセットコマンドをデコードするコマンドデコーダとして機能する。ＡＮＤ回路１１０ａの出力信号がＨレベルのときには、マルチプレクサ１１０ｂは、外部からのアドレスビットＡ［０］を選択して、Ｄフリップフロップ１１０ｃへ与える。クロック信号ＣＬＫがＨレベルに立上がると、Ｄフリップフロップ１１０ｃが、このマルチプレクサ１１０ｂの出力信号を取込み出力する。アドレスビットＡ［０］がＨレベルのときには、ページモードイネーブル信号ＰＭｅｎがＨレベルに設定され、ページモード動作可能状態が設定され、一方、アドレスビットＡ［０］がＬレベルに設定された場合には、ページモードイネーブル信号ＰＭｅｎがＬレベルに設定され、ページモード利用不可状態が設定される。
【０２５５】
クロック同期型入力回路１７０においては、ページモードイネーブル信号ＰＭｅｎがＨレベルに設定された場合には、複合ゲート１１２は、内部ページモード指示信号ｉｎｔＰＭおよびページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣに従って、その出力信号の状態を設定する。すなわち、ページモード動作指示信号ＰＭがＨレベルでありページクローズ指示信号ＰＣがＬレベルのときには、この複合ゲート１１２の出力信号がＨレベルとなり、内部ページモード指示信号ｉｎｔＰＭがＨレベルとなり、内部でのページ動作、すなわち行系回路のリセットの禁止が指定される。ページクローズ指示信号ＰＣが与えられた場合には、ＡＮＤ回路１１４の出力信号が、このページクローズ指示信号ＰＣに従って変化し、応じて内部プリチャージ指示信号ｉｎｔＰＣの状態も変化する。したがって、このページモードイネーブル信号ＰＭｅｎがＨレベルに設定された場合には、ページモードコマンドおよびプリチャージコマンドが、ともに有効状態に設定される。
【０２５６】
一方、モードレジスタセットコマンドＭＲＳの印加時に、アドレスビットＡ［０］が、Ｌレベルに設定された場合、クロック信号ＣＬＫの立上がりに同期して、ページモードイネーブル信号ＰＭｅｎがＬレベルに設定される。このページモードイネーブル信号ＰＭｅｎがＬレベルのときには、複合ゲート１１２の出力信号がＬレベルに固定され、またＡＮＤ回路１１４の出力信号もＬレベルに固定される。したがって、この状態においては、ページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣは無効状態に設定され、その論理レベルに従って内部動作状態を設定することは禁止される。
【０２５７】
モードレジスタセットコマンドＭＲＳが印加された後のサイクルにおいては、ＡＮＤ回路１１０ａの出力信号がＬレベルとなり、マルチプレクサ１１０ｂは、Ｄフリップフロップ１１０ｃの出力するページモードイネーブル信号ＰＭｅｎを選択する。したがって、Ｄフリップフロップ１１０ｃは、クロック信号ＣＬＫの立上がりに同期して、マルチプレクサ１１０ｂから与えられるページモードイネーブル信号ＰＭｅｎを取込み出力するため、ページモードイネーブル信号ＰＭｅｎの状態は、モードレジスタセットコマンドＭＲＳ印加時の状態に維持される。
【０２５８】
モードレジスタセットコマンド印加時においては、クロック信号ＣＬＫの立上りに応答して、ロウ系活性化指示信号ｉｎｔＡＣＴ、内部リード動作指示信号ｉｎｔＲＥ、および内部ライト動作指示信号ｉｎｔＷＥが活性化されることが考えられる。この場合、図３４に示すＡＮＤ回路１１０ａの出力信号を、これらの信号の活性化禁止信号として利用されてもよい。この活性化禁止の構成としては、以下の手法が考えられる。
【０２５９】
各動作指示信号の次段のゲートに、ＡＮＤ回路１１０ａの出力信号を活性化禁止信号として印加して内部動作を禁止する。また、内部動作指示信号に対応する各Ｄフリップフロップの入力段において、このＡＮＤ回路１１０ａの出力信号と外部からの動作モード指示信号とを受けるゲート回路を配置し、ＡＮＤ回路１１０ａの出力信号の活性化時このゲート回路の出力し号を非活性状態に維持する。さらに、各動作モード指示信号を生成するＤフリップフロップに対して、クロック信号ＣＬＫとＡＮＤ回路１１０ａを受けるゲート回路を配置し、このゲート回路の出力信号をクロック入力に与えて、各Ｄフリップフロップにおける信号の取込みを禁止する。これらの対策により、モードレジスタ設定時において、内部回路が誤動作するのを防止することができる。
【０２６０】
このページモードイネーブル信号ＰＭｅｎは、デフォルト状態が、ページモード禁止状態である。従って、アプリケーションとしてページモードを利用しない場合には、このデフォルト状態を維持するだけであり、モードレジスタセットコマンドによりモードレジスタ回路１１０の内容を設定することは特に要求されない。
【０２６１】
なお、ページモードイネーブル信号ＰＭｅｎのデフォルト状態が、ページモード利用可能状態に設定されてもよい。
【０２６２】
なお、上述の構成においては、モードレジスタ回路にページモードイネーブル信号ＰＭｅｎを設定している。しかしながら、これに代えて、このページモードイネーブル信号ＰＭｅｎは、ヒューズプログラム回路、特定のボンディングパッドの電位固定またはマスク配線により、その論理レベルが設定されてもよい。
【０２６３】
以上のように、この発明の実施の形態２に従えば、ページモードを、モードレジスタに格納される情報に従って選択的に有効／無効状態に設定されており、汎用性の高い擬似ＳＲＡＭを実現することができる。
【０２６４】
［実施の形態３］
図３６は、この発明の実施の形態３に従う擬似ＳＲＡＭ３の構成を概略的に示す図である。この図３６に示す擬似ＳＲＡＭマクロ３においては、８ＭビットＤＲＡＭアレイ１０ｅが、バンクＡアレイ１２０ｅａおよびバンクＢアレイ１２０ｅｂに分割され、また８ＭビットＤＲＡＭアレイ１０ｗも、バンクＡアレイ１２０ｗａおよびバンクＢアレイ１２０ｗｂに分割される。
【０２６５】
バンクＡアレイ１２０ｅａおよび１２０ｗａに対応してバンクＡデコーダ１２２ａが設けられ、バンクＢアレイ１２０ｅｂおよび１２０ｗｂに対応してバンクＢデコーダ１２２ｂが設けられる。これらのバンクＡデコーダ１２２ａおよび１２２ｂは、それぞれ、ロウデコーダおよびコラムデコーダを含む。
【０２６６】
すなわち、この図３６に示す擬似ＳＲＡＭマクロ３においては、２つのバンクＡおよびＢが設けられる。したがって、ＤＲＡＭ制御回路１２４へは、アドレス信号Ａ［１６：０］に代えて、１６ビットのアドレス信号Ａ［１５：０］と１ビットのバンクアドレス信号ＢＡとが与えられる。このバンクアドレス信号ＢＡに従って、バンクＡおよびＢの一方が指定される。
【０２６７】
ＤＲＡＭ制御回路１２４は、バンクＡに対する制御回路と、バンクＢに対する制御回路と、バンクＡおよびＢに共通な制御回路を含む。この図３６に示す擬似ＳＲＡＭマクロ３の他の構成は、図２に示す擬似ＳＲＡＭマクロの構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６８】
この図３６に示す擬似ＳＲＡＭマクロ３においては、リフレッシュコマンドＲＥＦおよびノーオペレーションＮＯＰを除く動作コマンド入力時に、バンクアドレス信号ＢＡにより対象バンクを指定する。このバンクアドレス信号ＢＡにより、バンクごとにページ動作が可能となり、各バンクごとにページを開いた状態を維持することができ、ページヒット率を向上することができ、かつ平均消費電力を低減することができる。
【０２６９】
なお、リフレッシュコマンドＲＥＦ印加時においては、内部のアドレスカウンタによりリフレッシュ行が指定される。リフレッシュアドレスカウンタが発生するリフレッシュアドレスは、１７ビットＱ［１６：０］である。この場合、バンクＡおよびＢそれぞれ個々に、リフレッシュが行なわれてもよく、またこれに代えて、１ビットのリフレッシュアドレスを縮退状態に設定して、バンクＡおよびＢにおいて共通にリフレッシュが実行されてもよい。
【０２７０】
図３７は、図３６に示すＤＲＡＭ制御回路１２４の構成を概略的に示す図である。図３７において、ＤＲＡＭ制御回路１２４は、バンクアドレス信号ＢＡとクロック信号ＣＬＫとリード動作指示信号ＲＥとライト動作指示信号ＷＥとページモード動作指示信号ＰＭとページクローズ指示信号ＰＣとを受け、バンクＡおよびバンクＢそれぞれに対する制御信号を生成するバンクＡ制御回路１３０およびバンクＢ制御回路１３２を含む。バンクＡ制御回路１３０は、バンクアドレス信号ＢＡがバンクＡを指定するときに活性化され、バンクＡに対するビット線分離タイミング信号ＢＬＩＴＡ、ワード線活性化タイミング信号ＲＸＴＡ、センス活性化タイミング信号Ｓ０ＴＡ、リードコラムデコーダイネーブル信号ＣＤＥＲＡ、コラムデコーダイネーブル信号ＣＤＥＷＡ、バンクＡリードデータバスイコライズ指示信号ＲＤＥＱＡ、バンクＡプリアンプイネーブル信号ＰＡＥＡを生成する。
【０２７１】
バンクＢ制御回路１３２は、バンクアドレス信号ＢＡが、バンクＢを指定するときに活性化され、バンクＢに対するビット線分離タイミング信号ＢＬＩＴＢ、ワード線活性化タイミング信号ＲＸＴＢ、センス活性化タイミング信号Ｓ０ＴＢ、リードコラムデコーダイネーブル信号ＣＤＥＲＢ、ライトコラムデコーダイネーブル信号ＣＤＥＷＢ、バンクＢリードデータバスイコライズ指示信号／ＲＤＥＱＢ、およびバンクＢプリアンプイネーブル信号ＰＥＡＢを生成する。
【０２７２】
これらのバンクＡ制御回路１３０および１３２の構成は、図１２に示すＤＲＡＭ制御回路１３の構成と同様である。
【０２７３】
このＤＲＡＭ制御回路１２４は、さらに、バンクＡプリアンプイネーブル信号ＰＡＥＡとバンクＢプリアンプイネーブル信号ＰＡＥＢを受けてプリアンプイネーブル信号ＰＡＥを生成するＯＲ回路１４０と、バンクＢ読出データ線イコライズ指示信号／ＲＤＥＱＡとバンクＢ読出データ線イコライズ指示信号／ＲＤＥＱＢを受けて読出データ線イコライズ指示信号／ＲＤＥＱを生成するＯＲ回路１４２を含む。
【０２７４】
プリアンプおよび読出データ線は、バンクＡおよびバンクＢに共通にリードデータバスに対して設けられる。したがって、バンクＡ制御回路１３０およびバンクＢ制御回路１３２は、それぞれセルフタイムで、バンクＡおよびバンクＢに対する制御信号を生成したとき、プリアンプイネーブル信号ＰＡＥを、バンクＡおよびバンクＢそれぞれに対するプリアンプイネーブル信号ＰＡＥＡおよびＰＡＥＢに基づいて活性化し、また読出データバスイコライズ指示信号／ＲＤＥＱも、バンクＡおよびＢに対する読出データ線イコライズ指示信号／ＲＤＥＱＡおよび／ＲＤＥＱＢから生成する。
【０２７５】
ライトドライバも同様、書込データバスがバンクＡおよびバンクＢに共通に設けられて、応じてバンクＡおよびＢに共通に設けられる。しかしながら、ライトドライバは、単に図１０に示すように、ＤＲＡＭデータバスのＤフリップフロップからのデータを反転して相補データを生成するだけであり、このライトドライバに対する制御信号は特に用いられていないため、これらのバンクＡ制御回路１３０および１３２からは、ライトコラムデコーダイネーブル信号ＣＤＥＷＡおよびＣＤＥＷＢが生成されるだけである。
【０２７６】
このライトドライバも、内部ライト動作指示信号に従って活性／非活性化される構成の場合には、バンクＡ制御回路１３０およびバンクＢ制御回路１３２からのライトドライバ制御信号を合成して、ライトドライバ制御信号を生成する。
【０２７７】
ＤＲＡＭ制御回路１２４は、さらに、クロック信号ＣＬＫとリード動作指示信号ＲＥとライト動作指示信号ＷＥとに従って読出クロック信号ＣＬＫＱおよび書込クロック信号ＣＬＫＤを生成する転送クロック発生回路１３４と、リフレッシュ動作指示信号ＲＥＦと外部アドレス信号Ａ［１５：０］とクロック信号ＣＬＫを受け内部行アドレス信号ＲＡ［１１：０］および内部コラムアドレス信号ＣＡ［３：０］を生成するアドレス発生回路１３６を含む。
【０２７８】
転送クロック発生回路１３４は、図２７に示すクロック発生回路に対応する。書込クロック信号ＣＬＫＤをクロック信号ＣＬＫから生成する場合、ライト動作指示信号ＷＥを個の転送クロック発生回路１３４に特に与えることは要求されない。アドレス発生回路１３６は、図１３に示すアドレス信号Ａ［１２：０］およびＡ［１６：１３］を受ける部分に対応する。
【０２７９】
リフレッシュ動作指示信号ＲＥＦの活性化時、バンクＡおよびＢ同時にリフレッシュが実行されてもよく、またバンクＡおよびバンクＢ個々にリフレッシュが実行されてもよい。このリフレッシュ動作時の構成に応じて、内部で生成されるリフレッシュバンクアドレスの発生態様は適当に定められる。バンクＡおよびＢに対し共通にリフレッシュを行なう場合には、リフレッシュ動作時、バンクアドレス信号ＢＡが縮退状態に設定され、バンクＡおよびバンクＢがともに活性化される。バンクＡおよびバンクＢを個々にリフレッシュする場合には、バンクアドレスＢＡに代えてリフレッシュバンクアドレスが与えられる。
【０２８０】
図３８は、バンクＡ制御回路１３０および１３２の要部の構成を概略的に示す図である。図３８において、バンクＡ（またはバンクＢ）制御回路は、バンクアドレス信号ＢＡ（または／ＢＡ）とクロック信号ＣＬＫを受けるＡＮＤ回路１４４と、このＡＮＤ回路１４４の出力するクロック信号ＣＬＫｉに従って外部からの信号をラッチして内部動作指示信号を生成するクロック同期型入力回路１４６を含む。このＡＮＤ回路１４４からの内部クロック信号ＣＬＫｉが、図１３に示すクロック同期型入力回路７０に示される各Ｄフリップフロップのクロック入力Ｋへ与えられる。したがって、選択バンクにおいてクロック信号ＣＬＫｉが生成されて、外部動作モード指示信号の取込および内部動作活性化信号および内部動作トリガ信号の生成が行なわれる。非選択バンクにおいては、その前のサイクルの状態を維持する。
【０２８１】
この図３８に示す構成に代えて、内部バンクアドレス信号ｉｎｔＢＡをＤフリップフロップを用いてクロック信号ＣＬＫに従って生成し、この内部バンクアドレス信号ｉｎｔＢＡに従って、クロック同期型入力回路７０の出力信号を選択的に活性化してもよい（内部動作指示信号と内部バンクアドレス信号とのＡＮＤ処理を行なう）。この構成の場合、クロック同期型信号入力回路はバンクＡおよびＢに共通に設けられる。
【０２８２】
以上のように、この発明の実施の形態３に従えば、バンクそれぞれにおいてページモード動作を可能としており、各バンクにおいてページを開いた状態に維持することができ、ページモード動作期間を長くすることができ、より平均消費電力を低減することができる。
【０２８３】
［実施の形態４］
図３９は、この発明の実施の形態４に従う内部クロック発生回路の構成を示す図である。図３９において、内部クロック発生回路は、内部制御信号ＥＧＦとページモード動作指示信号ＰＭとページクローズ指示信号ＰＣとを受ける複合ゲート１５０と、内部クロック信号ＣＬＫの立上がりに同期して複合ゲート１５０の出力信号を取込み出力Ｑから内部制御信号ＥＧＦを生成するＤフリップフロップ１５１と、内部クロック信号ＣＬＫの立下がりに同期してＤフリップフロップ１５１の出力信号ＥＧＦを取込みかつその出力Ｑから出力するＤフリップフロップ１５２と、内部制御信号ＥＧＦとＤフリップフロップ１５２の出力信号とを受けてネガクロックイネーブル信号ＮＥＧｅｎを生成するＯＲ回路１５３を含む。
【０２８４】
複合ゲート１５０は、等価的に、内部制御信号ＥＧＦとページモード動作指示信号ＰＭを受けるＯＲゲートと、ＯＲゲートの出力信号とページクローズ指示信号ＰＣを受けるゲート回路を含む。このゲート回路は、ページクローズ指示信号ＰＣがＨレベルのときにはＬレベルの信号を出力し、ページクローズ指示信号ＰＣがＬレベルのときには、バッファ回路として動作し、ＯＲゲートが出力信号に従って出力信号を生成する。
【０２８５】
内部クロック発生回路は、さらに、外部クロック信号ｅｘＣＬＫを所定時間Δｔｋ１遅延する遅延回路１５５と、遅延回路１５５の出力信号と外部クロック信号ｅｘＣＬＫとを受けるゲート回路１５６と、外部クロック信号ｅｘＣＬＫを所定時間Δｔｋ２遅延する遅延回路１５７と、遅延回路１５７の出力信号と外部クロック信号ｅｘＣＬＫと２ネガクロックイネーブル信号ＮＥＧｅｎを受けるゲート回路１５８と、ゲート回路１５６および１５８の出力信号を受けるＯＲ回路１５９と、ＯＲ回路１５９の出力信号をバッファ処理して内部クロック信号ＣＬＫを生成するバッファ回路１６０を含む。
【０２８６】
遅延回路１５５およびゲート回路１５６により、外部クロック信号ｅｘＣＬＫの立上がりに応答してパルス幅Δｔｋ１のパルス信号を生成するワンショットパルス発生回路が形成される。遅延回路１５７およびゲート回路１５８により、ネガクロックイネーブル信号ＮＥＧｅｎがＨレベルのときに、外部クロック信号ｅｘとＣＬＫの立下がりに応答してパルス幅Δｔｋ２のワンショットのパルス信号を生成するワンショットパルス発生回路が形成される。ネガクロックイネーブル信号ＮＥＧｅｎがＬレベルのときには、ゲート回路１５８の出力信号はＬレベルに固定される。
【０２８７】
図４０は、図３９に示す内部クロック発生回路の動作を示すタイミング図である。以下、図４０を参照して、この図３９に示す内部クロック発生回路の動作について簡単に説明する。
【０２８８】
ページモード動作指示信号ＰＭおよびページクローズ指示信号ＰＣがＬレベルのときには、複合ゲート１５０の出力信号はＬレベルであり、ＯＲ回路１５３からのネガクロックイネーブル信号ＮＥＧｅｎはＬレベルを維持する。ネガクロックイネーブル信号ＮＥＧｅｎがＬレベルのときには、ゲート回路１５８の出力信号はＬレベルであり、内部クロック信号ＣＬＫが、遅延回路１５５およびゲート回路１５６により、外部クロック信号ｅｘＣＬＫの立上りに同期して生成される。したがって、クロックサイクル♯１０および♯１１において、内部クロック信号ＣＬＫは、外部クロック信号ｅｘＣＬＫの立上がりに同期して時間Δｔｋ１の間Ｈレベルとなる。
【０２８９】
クロックサイクル♯１２において、ページモード動作指示信号ＰＭが与えられ、ページモードが指定される。このクロックサイクル♯１２において、クロック信号ＣＬＫがＨレベルとなる、Ｄフリップフロップ１５１が複合ゲート１５０の出力信号を取込み出力し、内部制御信号ＥＧＦがＨレベルとなる。この内部制御信号ＥＧＦの立上がりに従って、ＯＲ回路１５３からのネガクロックイネーブル信号ＮＥＧｅｎがＨレベルとなり、ゲート回路１５８がイネーブルされる。
【０２９０】
したがって、ページモード動作指示信号ＰＭがＨレベルに維持されるクロックサイクル♯１２および♯１３においては、外部クロック信号ｅｘＣＬＫの立上がりエッジおよび立下がりエッジに同期して内部クロック信号ＣＬＫが生成される。外部クロック信号ｅｘＣＬＫの立下がりに同期して生成される内部クロック信号ＣＬＫは、Ｈレベル期間が、遅延回路１５７の遅延時間Δｔｋ２により決定される。
【０２９１】
クロックサイクル♯１４において、ページモード動作指示信号ＰＭがＬレベルに設定され、一方、ページクローズ指示信号ＰＣがＨレベルに設定される。応じて、複合ゲート１５０の出力信号がＬレベルとなる。クロックサイクル♯１４の内部クロック信号ＣＬＫの立上がりに同期して、Ｄフリップフロップ１５１が、複合ゲート１５０のＬレベルの出力信号を取込み出力し、応じて、内部制御信号ＥＧＦがＬレベルとなる。このときには、まだ、Ｄフリップフロップ１５２はＨレベルの信号を出力しているため、ネガクロックイネーブル信号ＮＥＧｅｎがＨレベルを維持する。
【０２９２】
このクロックサイクル♯１４において、内部クロック信号ＣＬＫがＬレベルに立下がると、Ｄフリップフロップ１５２が、内部制御信号ＥＧＦを取込み出力するため、このＤフリップフロップ１５２の出力Ｑからの信号がＬレベルとなり、応じて、ネガクロックイネーブル信号ＮＥＧｅｎがＬレベルとなる。したがってクロックサイクル♯１４においては、ゲート回路１５８がディスエーブルされ、この外部クロック信号ｅｘＣＬＫの立下がりエッジに同期する内部クロック信号の発生は停止される。
【０２９３】
ページモードでデータ読出が行なわれる場合、読出クロック信号は、この内部クロック信号ＣＬＫＱを１クロックサイクル遅延して生成される。したがって、クロックサイクル♯１４においてプリチャージ動作が行なわれている場合においても、読出クロック信号が生成される（図２７参照）。
【０２９４】
この図３９に示す内部クロック発生回路からの内部クロック信号ＣＬＫが、図１２および１３に示すクロック同期型入力回路１３へ与えられる。
【０２９５】
図４１は、この発明の実施の形態４におけるデータ読出動作を、より具体的に示すタイミング図である。メモリアレイ構成は、図７に示すアレイ構成を有し、ＤＲＡＭ制御回路は、図１２に示すＤＲＡＭ制御回路１３の構成を備える。したがって、各信号および信号線の参照符号については、これらの図面に付された参照符号を利用する。
【０２９６】
この発明の実施の形態４においては、ページモードリードコマンドＲＥＰＭが与えられると、ネガクロックイネーブル信号ＮＥＧｅｎがＨレベルへ駆動される。このネガクロックイネーブル信号ＮＥＧｅｎがＨレベルの間、内部クロック信号ＣＬＫは、外部クロック信号ｅｘＣＬＫの立上がりエッジおよび立下がりエッジに同期して生成される。最初のページモードリードコマンドＲＥＰＭに従って行選択動作が行なわれ、ビット線分離タイミング信号ＢＬＩＴ、ワード線活性化タイミング信号ＲＸＴ、センス活性化タイミング信号Ｓ０Ｔが所定のシーケンスで活性状態へ駆動される。応じて、ビット線分離ゲート／ＢＬＩＵがＬレベルに駆動され、またビット線イコライズ指示信号ＢＬＥＱが非活性化される。ワード線活性化タイミング信号ＲＸＴに従ってワード線ＷＬが選択状態へ駆動され、その後、センス活性化タイミング信号Ｓ０Ｔに従ってセンスアンプ活性化信号／Ｓ０ＰおよびＳ０Ｎが活性化される。この行系回路の動作は、ネガクロックイネーブル信号ＮＥＧｅｎの活性／非活性に拘らず同じである。
【０２９７】
センス活性化タイミング信号Ｓ０Ｔの活性化に応答して、コラム系トリガ信号ＣＡＳＴ１が活性化されて、列選択動作が行なわれる。すなわち、読出データバスイコライズ指示信号／ＲＤＥＱ、リードコラムデコーダイネーブル信号ＣＤＥＲおよびプリアンプイネーブル信号ＰＡＥが所定のシーケンスで活性化され、読出列選択線ＣＳＲおよび指定されたメモリセルデータが生成され、ラッチされる。このラッチデータは内部クロック信号ＣＬＫの立上り前に確定状態となっている。
【０２９８】
次いで、外部クロック信号ｅｘＣＬＫの立下がりに同期して、再びページモードリードコマンドＲＥＰＭを与える。この場合、ページモードコラム系トリガ信号ＣＡＳＴｐｍが活性化され、再び列選択動作が行なわれてデータの読出が行なわれ内部でラッチされる。先のページモードでの列選択動作が、内部クロック信号ＣＬＫの立上り時において完了していなくても、このページモードコラム系トリガ信号ＣＡＳＴｐｍが、活性化されるまでに、列系回路のプリチャージが完了していればよい。従って、行系回路の動作期間を列系回路のプリチャージ期間として利用することができ、十分に列系回路の動作期間を確保することができる。
【０２９９】
その後、外部クロック信号ｅｘＣＬＫの立下がりおよび立上がりエッジに同期して、ページモードリードコマンドＲＥＰＭを与え、内部で、データＱＦｎ、ＱＦｎ＋１、ＱＦｎ＋２およびＱＦｎ＋３がそれぞれラッチされる。これらのラッチデータは内部クロック信号ＣＬＫの立上り前に確定状態にある。従って、これらのラッチデータは、内部クロック信号ＣＬＫの立上りに同期して外部読出データＱｎ、Ｑｎ＋１、Ｑｎ＋２およびＱｎ＋３として出力される。
【０３００】
内部クロック信号ＣＬＫは、この場合、外部クロック信号ｅｘＣＬＫの立上がりエッジおよび立下がりエッジに同期して生成されており、外部データＱ［１２７：０］を、この内部クロック信号ＣＬＫの立上がりエッジに同期して転送することにより、外部クロック信号ｅｘＣＬＫの２倍の速度でデータを転送することができる。
【０３０１】
プリチャージコマンドＰＣが与えられると、内部クロック信号ＣＬＫの立下がりに同期して、ネガクロックイネーブル信号ＮＥＧｅｎがＬレベルとなり、内部クロック信号ＣＬＫの外部クロック信号ｅｘＣＬＫの立下がりエッジに同期した発生が停止される。このプリチャージコマンドＰＣに従って、選択状態にあったロウ系の制御信号ＢＬＩＴ、ＲＸＴおよびＳ０Ｔが所定のシーケンスで非活性状態へ駆動され、応じてワード線ＷＬ、センスアンプ活性化信号／Ｓ０ＰおよびＳ０Ｎが非活性状態へ駆動され、またビット線イコライズ指示信号ＢＬＥＱがおよびビット線分離指示信号／ＢＬＩＵがＨレベルへ駆動される。
【０３０２】
このプリチャージコマンドＰＣの印加時において、そのクロックサイクルの内部クロック信号ＣＬＫに従ってネガクロックＮＥＧｅｎを非活性化することにより、外部の読出データＱｎ＋３を、読出データＣＬＫＱに従って転送することができる。
【０３０３】
このダブルデータレートモードでデータの読出を行なう場合、プリアンプ回路の出力データのラッチが、内部クロック信号ＣＬＫの立上がりエッジよりも遅れ、外部クロック信号ｅｘＣＬＫのＬレベルの期間に、ラッチデータＱＦが確定する場合が考えられる。この場合、内部データを全てダブルデータレートで外部クロック信号の立上りおよび立下りに同期してすべてを転送することはできなくなることが考えられる。この場合、ネガクロックイネーブル信号ＮＥＧｅｎをコラムレイテンシ期間遅延した信号を用いて外部クロック信号ｅｘＣＬＫの立上がりエッジおよび立下がりエッジに同期したクロック信号を生成して、読出クロック信号として利用する。これにより、正確に、コラムレイテンシに応じて必要なデータをページモード時読出すことができる。読出クロック信号ＣＬＫＱの生成期間もコラムレイテンシ期間、本例においては、内部クロックの１クロックサイクル期間、外部クロック信号に対して０．５クロックサイクル期間遅延して、読出クロック信号が生成されてもよい。
【０３０４】
通常動作モード時においては、各クロックサイクルにおいて行系回路が動作し、その後に列系回路が動作する。ページモード時においては、各クロックサイクルにおいてロウ系回路が動作する期間を考慮して、列系回路がページモードコラム系トリガ信号ＣＡＳＴｐｍに従って動作している。したがって、ページ動作中においては、行系回路が活性状態に維持されているため、内部的に回路が全く動作していない期間が存在する。この期間を利用して、外部クロック信号の立下がりエッジにおいても、データの読出動作を行なうように構成することにより、ロジック部との間のデータ転送速度を２倍にすることができ、高速データ転送を実現でき、システム性能を向上することができる。
【０３０５】
［実施の形態５］
図４２は、この発明の実施の形態５に従う内部クロック発生部の構成を概略的に示す図である。この図４２に示す内部クロック発生部は、以下の点において、図３９に示す内部クロック発生回路の構成と異なっている。すなわち、内部クロック信号ＣＬＫを生成するために、外部クロック信号ｅｘＣＬＫに位相同期した基準クロック信号ＣＬＫｒを生成するＰＬＬ（フェーズ・ロックト・ループ）１６５と、このＰＬＬ１６５からの互いに１／４サイクル位相のずれた４相のクロック信号φ１−φ４とネガクロックイネーブル信号ＮＥＧｅｎとに従って内部クロック信号ＣＬＫを生成するクロック生成部とが設けられる。
【０３０６】
ネガクロックイネーブル信号ＮＥＧｅｎを生成する回路部分は、図３９に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３０７】
ＰＬＬ１６５は、外部クロック信号ｅｘＣＬＫと基準クロック信号ＣＬＫｒの位相差を検出する位相差検出器１６５ａと、この位相差検出器１６５ａの出力信号に従ってチャージポンプ動作を行なって制御電圧を生成するチャージポンプ１６５ｂと、チャージポンプ１６５ｂの出力する制御電圧に従ってその発信周波数が調整されて基準クロック信号ＣＬＫｒを生成する電圧制御発信回路１６５ｃを含む。この電圧制御発信回路１６５ｃから、基準クロック信号ＣＬＫｒに同期した４相のクロック信号φ１−φ４が抽出される。
【０３０８】
クロック生成部は、互いに１／４サイクル位相のずれたクロック信号φ１およびφ２を受けるゲート回路１６６と、互いに位相が１／４サイクルずれたクロック信号φ３およびφ４とネガクロックイネーブル信号ＮＥＧｅｎを受けるゲート回路１６７と、ゲート回路１６６および１６７の出力信号を受けるＯＲ回路１５９と、ＯＲ回路１５９の出力信号をバッファ処理して内部クロック信号ＣＬＫを生成するバッファ回路１６０を含む。
【０３０９】
ＰＬＬ１６５を利用する場合、外部クロック信号ｅｘＣＬＫに位相同期した、デューティ比５０％の基準クロック信号ＣＬＫｒを生成することができる。したがって、外部クロック信号ｅｘＣＬＫがジッタなどによりそのＨレベル期間またはＬレベル期間が変化しても、正確に、一定のＨレベル期間およびＬレベル期間を有する基準クロック信号ＣＬＫｒを生成することができる。したがって、外部クロック信号ｅｘＣＬＫのジッタを考慮して最小クロックサイクルを設定する必要がなく、安定にかつ高速で、擬似ＳＲＡＭを動作させることができる。
【０３１０】
図４３は、図４２に示す電圧制御発信回路１６５ｃの構成の一例を概略的に示す図である。図４３において、電圧制御発信回路１６５ｃは、図４２に示すチャージポンプ１６５ｂからの制御電圧Ｖｃに従って駆動電流が調整される電流源１７０と、それぞれ与えられた信号を時間Δｔｆ遅延する縦続接続される遅延段１７１−１７４と、遅延段１７４の出力する基準クロック信号ＣＬＫｒを反転して遅延段１７１に反転信号を与えるインバータＩＶ０を含む。遅延段１７１−１７３からクロック信号φ２−φ４が出力され、遅延段１７４からクロック信号φ１が出力される。
【０３１１】
遅延段１７１−１４は同一構成を有し、図４３においては、遅延段１７１の構成を具体的に示す。遅延段１７１は、縦続接続されるインバータＩＶ１−ＩＶ２ｎと、インバータＩＶ１−ＩＶ２ｎの出力ノードそれぞれに接続されるバッファＢＦ１−ＢＦ２ｎとを含む。最終段のインバータの出力信号を受けるバッファＢＦ２ｎからクロック信号φ２が出力される。
【０３１２】
インバータＩＶ０の出力に対してもバッファＢＦ０が接続される。遅延段１７２−１７４それぞれにおいて最終段のインバータに対して配置されたバッファからクロック信号φ３、φ４およびφ１が出力される。インバータＩＶ０とそれぞれ２ｎ段のインバータ列を含む遅延段１７１−１７４により、８ｎ＋１段のインバータがリング状に接続され、リングオシレータが構成される。これらの遅延段１７１−１７４のインバータの段数を大きくすることにより、インバータ１段の遅延時間を、遅延時間Δｔｆに較べて無視することのできる程度に設定することができる。遅延段１７１−１７４の遅延時間は同一であり、従って、遅延段１７１−１７４の有する遅延時間は、基準クロック信号ＣＬＫｒのサイクルＴの１／４倍の値となり、正確に基準クロック信号ＣＬＫｒに同期したかつ互いに位相がＴ／４ずれた４相のクロック信号φ１−φ４を生成することができる。
【０３１３】
また、このインバータＩＶ０等においてそれぞれ、その出力にバッファを接続することにより、インバータＩＶ０および遅延段１７１−１７４のインバータ列の各インバータの出力負荷を同一とすることができ、正確にデューティ比５０％のクロック信号を生成することができ、各インバータの動作特性を同じとすることができ、遅延段１７１−１７４の遅延時間を同一に設定することができる。
【０３１４】
また、インバータそれぞれに対してバッファを配置し、インバータ列の２ｎ＋１段、４ｎ＋１段、６ｎ＋１段および８ｎ＋１段のタップ位置のバッファ（ＢＦ２ｎ）の出力信号を、配線により選択して出力する。インバータ列の４等分点の位置のタップの出力を選択するだけであり、容易に正確な４相のクロック信号を生成することができる。
【０３１５】
基準クロック信号ＣＬＫｒが図４２に示す位相差検出器１６５ａへ与えられる。外部クロック信号ｅｘＣＬＫと基準クロック信号ＣＬＫｒとの位相差に応じて制御電圧Ｖｃが生成される。これらの遅延段１７１−１７４のインバータの動作電流およびインバータＩＶ０の動作電流を制御電圧Ｖｃに従って調整することにより、インバータＩＶ０等の遅延時間を調整することができ、このインバータ列で構成されるリングオシレータの発振周波数を調整して、外部クロック信号ｅｘＣＬＫに位相同期した基準クロック信号ＣＬＫｒを生成することができる。
【０３１６】
なお、図４３に示す構成においては、電流源１７０によりインバータＩＶ０および遅延段１７１−１７４のインバータへ動作電流が共通に与えられている。しかしながら、これらのインバータＩＶ０および遅延段１７１−１７４のインバータそれぞれに対して、制御電圧Ｖｃに従って駆動電流が制御される電流源トランジスタが配置され、個々に駆動電流の調整が行なわれてもよい。また、電流源トランジスタが、充電側および放電側それぞれに対して設けられてもよい。
【０３１７】
図４４は、図４２および図４３に示す内部クロック発生部の動作を示すタイミング図である。以下、図４４を参照して、図４２および図４３に示す回路の動作について説明する。
【０３１８】
ネガクロックイネーブル信号ＮＥＧｅｎを発生する回路部分の動作は、図３９に示す回路部分の動作と同じである。ページモード動作が指定されたときに、クロック信号ＣＬＫの立上がりに同期して制御信号ＥＦＧがＨレベルとなり、応じてネガクロックイネーブル信号ＮＥＧｅｎがＨレベルに設定される。ページクローズ指示信号ＰＣが与えられると、クロック信号ＣＬＫの立上がりに同期して制御信号ＥＦＧがＬレベルとなり、次の内部クロック信号ＣＬＫの立下がりに同期してネガクロックイネーブル信号ＮＥＧｅｎがＬレベルに立下がる。
【０３１９】
図４３に示す電圧制御発振回路１６５ｃを含む回路は、ＰＬＬ回路であり、デューティ比５０％の基準クロック信号ＣＬＫｒが、この電圧制御発振回路１６５ｃから生成される。この基準クロック信号ＣＬＫｒに従って、遅延段１７１−１７４から、それぞれ１／４サイクル位相のずれたクロック信号φ１−φ４が生成される。ゲート回路１６６は、このクロック信号φ１がＨレベルでありかつクロック信号φ２がＬレベルの期間Ｈレベルの信号を出力する。したがって、ゲート回路１６６からは、基準クロック信号ＣＬＫｒの立上がりに同期して、時間Δｔｆの間Ｈレベルとなる信号が出力される。
【０３２０】
ネガクロックイネーブル信号ＮＥＧｅｎがＨレベルのときには、ゲート回路１６７は、クロック信号φ３がＨレベルでありかつクロック信号φ４がＬレベルのときにＨレベルとなる信号を出力する。したがって、ゲート回路１６７は、ネガクロックイネーブル信号ＮＥＧｅｎがＨレベルのときには、基準クロック信号ＣＬＫｒの立下がりに同期して時間Δｔｆの間Ｈレベルとなる信号を出力する。
【０３２１】
ＯＲ回路１５９およびバッファ回路１６０は、ゲート回路１６６および１６７の出力信号を合成している。したがって、内部クロック信号ＣＬＫは、基準クロック信号ＣＬＫｒの立上がりおよび立下がりに同期して、時間Δｔｆの間Ｈレベルとなる。
【０３２２】
クロック信号ＣＬＫの立下がりに同期して、ネガクロックイネーブル信号ＮＥＧｅｎがＬレベルに設定されると、ゲート回路１６７の出力信号がＬレベルに固定され、内部クロック信号ＣＬＫは、以降、ネガクロックイネーブル信号ＮＥＧｅｎがＨレベルに設定されるまで、基準クロック信号ＣＬＫｒの立上がりのみに同期して、時間Δｔｆの間Ｈレベルとなる。
【０３２３】
このＰＬＬ１６５からの４相のクロック信号φ１−φ４を利用することにより、ページモード時ダブルデータレートで動作するとき、デューティ比５０％の内部クロック信号ＣＬＫを安定に生成することができる。
【０３２４】
図４５は、データレートのページモードリード動作を示すタイミング図である。この図４５においては、内部クロック信号ＣＬＫおよび出力クロック信号ＣＬＫＱを示す。出力クロック信号ＣＬＫＱは、図２７に示す出力クロック生成回路から出力される。内部クロック信号ＣＬＫは、図４２に示す内部クロック発生回路から生成される。
【０３２５】
この図４５に示す動作シーケンスにおいては、ページモードリードコマンドＲＥＰＭが繰返し与えられる。最初にページモードリードコマンドＲＥＰＭが与えられると、クロック信号ＣＬＫの立上がりに従って内部リード動作指示信号ｉｎｔＲＥが活性化される。このクロックサイクルから、図４２に示す内部クロック信号ＣＬＫが、ダブルデータレートで生成される。読出クロック信号ＣＬＫＱは、この内部クロック信号ＣＬＫより、内部クロック信号ＣＬＫの１クロックサイクル遅れて生成される（図２７参照）。最初のページモードリードコマンドＲＥＰＭに従って内部でページ選択（行選択）および列選択が行なわれる。内部読出データは、この外部クロック信号ｅｘＣＬＫの半クロックサイクル内で読み出され、内部クロック信号ＣＬＫの立上りエッジ前に内部読出ラッチデータＱＦの状態が確定する。以後のページモードリードコマンドＲＥＰＭにおいては、列選択動作が行なわれるだけであり、列選択時において、行選択動作完了を待つ必要はない（ページモードコラム系トリガ信号（ＣＡＳＴｐｍ）は、遅延内部ページモード信号ｉｎｔＰＭ１のクロック信号に従って生成される。行系回路の動作期間を列系回路のプリチャージ時間として利用する。内部クロック信号ＣＬＫの１クロックサイクル期間を、列系回路の活性／非活性の期間として利用する。列系回路のプリチャージが次のサイクルにおいて行なわれても、プリチャージ完了後にページモードコラム系トリガ信号ＣＡＳＴｐｍが活性化されて、新たな列選択動作が行なわれればよい。
【０３２６】
内部クロック信号ＣＬＫの各サイクルにおいて、ページモードリードコマンドＲＥＰＭに従って、内部クロック信号ＣＬＫの立上がりエッジ前に内部読出ラッチデータＱＦの状態が確定しており、読出クロック信号ＣＬＫＱに従って、外部読出データＱを、ダブルデータレートで生成することができる。
【０３２７】
最後のサイクルに、プリチャージコマンドＰＣを印加することにより、内部リード動作指示信号ｉｎｔＲＥがＬレベルとなり、読出クロック信号ＣＬＫＱが生成された後に、読出クロック信号ＣＬＫＱの発生が停止される。したがって、最終のページモードリードコマンドＲＥＰＭにより読出されるデータが出力された後、出力回路のデータ読出動作が停止する。
【０３２８】
この図４５に示すように、列選択動作時において、外部クロック信号ｅｘＣＬＫの半クロックサイクル内においてプリアンプの出力データをラッチするラッチ回路の出力データＱＦが確定状態にある場合、これまでに説明した回路を利用して、ダブルデータレートでページモード時動作させることができる。この場合、ＣＡＳレイテンシは、外部クロック信号ｅｘＣＬＫに対し０．５である。
【０３２９】
なお、ページモードの最終サイクルにおいてオートプリチャージコマンド（プリチャージリードコマンド）を印加した場合、ページクローズ指示信号ＰＣにより、ネガクロックイネーブル信号ＮＥＧｅｎが、このサイクルにおいて内部クロック信号ＣＬＫの立下りに従って非活性化され、このプリチャージリードコマンドによるデータを、外部へ転送することができなくなることが考えられる。この場合、図４２に示すネガクロックイネーブル信号発生部において、Ｄフリップフロップ１５２の出力に対してさらに内部クロック信号ＣＬＫの立上りに応答してＤフリップフロップ１５２の出力信号を取り込んで、ＯＲゲート１５３へ転送するＤフリップフロップを配置する。これにより、オートプリチャージコマンド印加時においても正確にデータを全てダブルデータレートで転送しかつ内部の行系回路および列系回路をプリチャージ状態へ復帰させることが出来る。
【０３３０】
外部クロック信号ｅｘＣＬＫが高速であり、行および列選択を行なった場合、プリアンプの出力データ、すなわちラッチデータＱＦの確定までに要する時間が、この外部クロック信号ｅｘＣＬＫの半サイクルより長くなる場合が考えられる。この場合、以下のようなアクセスシーケンスを利用する。
【０３３１】
列系回路は、このような高速の内部クロック信号に対しても、その１クロックサイクル内で動作は完結する。ページモード動作をした場合でも、ページモードコラム系トリガ信号ＣＡＳＴｐｍは、通常動作時のセンスアンプ活性化値ミング信号の活性化のタイミングを考慮して活性化される。従って、各クロックサイクルにおいて内部読出ラッチデータＱＦは、内部クロック信号ＣＬＫの立上り後に確定する。従って、外部読出データＱは、図４５に示すタイミングよりも、内部クロック信号ＣＬＫの１クロックサイクル遅れて出力される。従って、コラムレイテンシが、外部クロック信号ｅｘＣＬＫに関して１となるため、ネガクロックイネーブル信号ＮＥＧｅｎの非活性化を１クロックサイクル遅延しかつ読出クロック信号ＣＬＫＱを図４５のタイミングよりも、内部クロック信号の１クロックサイクル遅延して生成する。
【０３３２】
コラムレイテンシに応じて、ネガクロックイネーブル信号ＮＥＧｅｎおよび内部読出クロック信号ＣＬＫＱを生成することにより、内部データを正確に高速クロック信号に同期して転送することが出来る。
【０３３３】
上述の構成においては、ＰＬＬを利用して４相クロック信号を生成している。しかしながら、４相クロック信号の基準クロック信号ＣＬＫｒを生成する回路としては、デューティ５０のクロック信号を生成することが出来る回路であれば、任意の構成の位相同期回路を適用することが出来る。また、電圧制御発振回路に代えて、動作電流が位相差に応じて調整される電流制御発振回路が利用されてもよい。
【０３３４】
なお、データ書込時においても、ページモードライトコマンドを印加し、書込クロック信号ＣＬＫＤを、内部クロック信号ＣＬＫに従って生成することにより、ダブルデータレートでデータの書込を行なうことができる。
【０３３５】
以上のように、この発明の実施の形態５に従えば、ページモード動作時、ダブルデータレートで動作を行なっており、平均消費電力を低減して高速でデータアクセスを行なうことができる。
【０３３６】
また、ＰＬＬを用いて４相クロック信号を生成し、この４相クロック信号を利用してダブルデータレート用の内部クロック信号ＣＬＫを生成している。したがって、外部クロック信号ｅｘＣＬＫの１／４周期のＨレベル期間を有する内部クロック信号をダブルデータレートモード時およびノーマルモード動作時いずれにおいても生成することができ、ダブルデータレート動作時において、内部クロック信号をデューティ比５０％で生成することができ、安定かつ高速にデータの転送を行なうことができる。
【０３３７】
なお、本発明の擬似ＳＲＡＭにおいて、ＤＲＡＭセルがメモリセルとして利用される。このＤＲＡＭとしては、１つのメモリセルで１ビットのデータを記憶するシングルセルモードＤＲＡＭのセル構成が用いられてもよく、また、２つのＤＲＡＭセルで１ビットのデータを記憶するＤＲＡＭのセル構成が用いられてもよい。
【０３３８】
また、システムＬＳＩにおいては、最小限ロジックと擬似ＳＲＡＭが半導体チップ上に集積化されることが要求されるだけであり、同一半導体チップ上に、別のアナログ／デジタル変換回路および不揮発性記憶装置などの他のユニットが集積化されていてもよい。
【０３３９】
【発明の効果】
以上のように、この発明に従えば、擬似ＳＲＡＭに対しページモードコマンドおよびプリチャージコマンドまたはオートプリチャージコマンドを準備しており、この擬似ＳＲＡＭをページモードで動作させることができ、各クロックサイクル毎に行および列系回路をともに充放電する必要がなく、平均消費電力を低減することができる。
【図面の簡単な説明】
【図１】この発明に従う擬似ＳＲＡＭを含むシステムＬＳＩの構成を概略的に示す図である。
【図２】図１に示す擬似ＳＲＡＭマクロの全体の構成を概略的に示す図である。
【図３】図２に示す擬似ＳＲＡＭのコマンドを一覧にして示す図である。
【図４】図２に示す擬似ＳＲＡＭマクロに含まれるメモリセルの構造を概略的に示す図である。
【図５】図２に示すＤＲＡＭアレイの構成を概略的に示す図である。
【図６】図２に示すデコーダの部分の構成を概略的に示す図である。
【図７】図５に示すセンスアンプ帯の構成を具体的に示す図である。
【図８】図５の行ブロックに対応して設けられる制御回路の構成を概略的に示す図である。
【図９】図２から図７に示す擬似ＳＲＡＭマクロの動作を示す信号波形図である。
【図１０】図２に示すＤＲＡＭデータバスの構成の一例を示す図である。
【図１１】図１０に示すデータバスの動作を示す信号波形図である。
【図１２】図２に示すＤＲＡＭ制御回路の構成を概略的に示す図である。
【図１３】図１２に示すクロック同期型入力回路の構成の一例を示す図である。
【図１４】図１３に示すクロック同期型入力回路の動作を示すタイミング図である。
【図１５】図１２に示すロウ系トリガ信号発生回路の構成の一例を示す図である。
【図１６】図１５に示すロウ系トリガ信号発生回路の動作を示すタイミング図である。
【図１７】図１２に示すプリチャージトリガ切替回路およびプリチャージトリガ信号発生回路の構成の一例を示す図である。
【図１８】図１７に示す回路の動作を示すタイミング図である。
【図１９】図１２に示すロウ系タイミング制御回路およびノーマルロウ系プリチャージトリガ信号発生回路の構成の一例を示す図である。
【図２０】図１９に示す回路の動作を示すタイミング図である。
【図２１】図１２に示すＤＲＡＭ制御回路の行選択に関連する部分の回路動作を示すタイミング図である。
【図２２】図１２に示すページ動作用コラム系トリガ信号発生回路の構成の一例を示す図である。
【図２３】図２２に示すページ動作用コラム系トリガ信号発生回路の動作を示すタイミング図である。
【図２４】図１２に示すコラム系ライトタイミング制御回路の構成の一例を示す図である。
【図２５】図２４に示す回路の動作を示すタイミング図である。
【図２６】（Ａ）は、図１２に示すコラム系リートタイミング制御回路の構成の一例を示し、（Ｂ）は、図２６（Ａ）に示す回路の動作を示すタイミング図である。
【図２７】図２に示すＤＲＡＭ制御回路に含まれる読出および書込クロック発生回路の構成の一例を示す図である。
【図２８】図２７に示す回路の動作を示すタイミング図である。
【図２９】図１２に示すＤＲＡＭ制御回路のデータ読出に関連する部分の動作を示すタイミング図である。
【図３０】図２に示す擬似ＳＲＡＭの全体の動作を示すタイミング図である。
【図３１】図１２に示すＤＲＡＭ制御回路のデータ書込に関連する部分の動作を示すタイミング図である。
【図３２】この発明の実施の形態２に従う擬似ＳＲＡＭのコマンドの真理値を示す図である。
【図３３】この発明の実施の形態２におけるページモード設定とアドレスビットの対応関係を示す図である。
【図３４】この発明の実施の形態２に従うモードレジスタ回路およびクロック同期型入力回路の構成の一例を示す図である。
【図３５】図３４に示すモードレジスタ回路の動作を示すタイミング図である。
【図３６】この発明の実施の形態３に従う擬似ＳＲＡＭマクロの全体の構成を概略的に示す図である。
【図３７】この発明の実施の形態３に従うＤＲＡＭ制御回路の構成を概略的に示す図である。
【図３８】図３７に示すバンクＡおよびバンクＢ制御回路の要部の構成を概略的に示す図である。
【図３９】この発明の実施の形態４に従う内部クロック発生部の構成を示す図である。
【図４０】図３９に示す内部クロック発生部の動作を示すタイミング図である。
【図４１】この発明の実施の形態４における擬似ＳＲＡＭの全体の動作を示す信号波形図である。
【図４２】この発明の実施の形態５に従う内部クロック発生部の構成を示す図である。
【図４３】図４２に示す電圧制御発信回路の構成を概略的に示す図である。
【図４４】図４２に示す内部クロック発生部の動作を示すタイミング図である。
【図４５】この発明の実施の形態５に従う擬似ＳＲＡＭのページモードリード動作を示すタイミング図である。
【符号の説明】
１  システムＬＳＩ、２  プロセッサ、３  擬似ＳＲＡＭマクロ、１０ｅ，１０ｗ  ＤＲＡＭアレイ、１１ｅ，１１ｗ  ＤＲＡＭデータパス、１２  デコーダ、１３  ＤＲＡＭ制御回路、３２  ロウデコーダ、３４  ライトコラムデコーダ、３３  リードコラムデコーダ、５０  ローカルロウ系制御回路、５６  プリアンプ回路、５７  ラッチ回路、５８，６０  Ｄフリップフロップ、６２  ライトドライバ、７０  クロック同期型入力回路、６１  ロウ系トリガ信号発生回路、７２  ロウ系タイミング制御回路、７３  ノーマル動作用プリチャージトリガ信号発生回路、７４  ページ動作用プリチャージトリガ信号発生回路、７５  プリチャージトリガ切替回路、７６  ページ動作用コラム系トリガ信号発生回路、７７  ノーマル動作用コラム系トリガ信号発生回路、７８  コラム系リードタイミング制御回路、７９  コラム系ライトタイミング制御回路、８０，８２  複合ユニット、８１，８３，８４，８８，９０−９３  Ｄフリップフロップ、１１０  モードレジスタ回路、１１０ａ  ＬＤ回路、１１０ｂ  マルチプレクサ、１１０ｃ  Ｄフリップフロップ、１１２  複合ゲート、１１４  ＡＮＤ回路、１２０ｅａ、１２０ｗａ  バンクＡアレイ、１２０ｅｂ，１２０ｗｂ  バンクＢアレイ、１２２ａ  バンクＡデコーダ、１２２ｂ  バンクＢデコーダ、１２４  ＤＲＡＭ制御回路、１３０  バンクＡ制御回路、１３２  バンクＤ制御回路、１５０  複合ゲート、１５１，１５２  Ｄフリップフロップ、１５３，１５９  ＯＲ回路、１５５，１５７  遅延回路、１５６，１５８  ゲート回路、１６０  バッファ回路、１６５  ＰＬＬ、１６５ｃ  電圧制御発信回路、１７０  電圧制御発信機（ＶＣＯ）、１７１−１７４  遅延回路。
【図１】
2004259318.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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