(57)【要約】　　　（修正有）【課題】経済的で、大容量のメモリ構造を提供する。【解決手段】メモリ構造は、第１の電極Ｅ３と、第２の電極Ｅ２と、第３の電極Ｅ１と、前記第１の電極と前記第２の電極との間に配置される所定のデバイスタイプの制御素子２５と、前記第２の電極と前記第３の電極との間に配置される所定のデバイスタイプのメモリ記憶素子２３とを含む。前記メモリ記憶素子は断面積を有し、それは前記制御素子の断面積よりも小さい。【選択図】図２
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【特許請求の範囲】
【請求項１】
メモリ構造であって、
第１の電極（３５、８３５、１３５、３３５、４３５、６３５）と、
第２の電極（３７、２７、１３９ａ、１３９ｂ、３３９ａ、３３９ｂ、４３９ａ、４３９ｂ、６３９ａ、６３９ｂ）と、
第３の電極（３３、８３３、１３３、１４１、３３３、３４１、４３３、４４１、６３３、６４１）と、
前記第３の電極と前記第２の電極との間に配置される、所定のデバイスタイプのメモリ記憶素子（２３）であって、前記メモリ記憶素子はメモリ記憶素子断面積を有し、メモリ記憶素子として予測可能にブレークダウンするように構成される、該メモリ記憶素子と、
前記第１の電極と前記第２の電極との間に配置される、所定のデバイスタイプの制御素子（２５）であって、前記制御素子は制御断面積を有し、前記メモリ記憶素子のための制御素子として構成される、該制御素子とを含み、
前記制御素子断面積は前記メモリ記憶素子断面積よりも大きいメモリ構造。
【請求項２】
前記第１の電極は、上側表面を有する第１の導体を含み、
前記第３の電極は、前記第１の導体の水平方向に隣接し、上側表面を有する第２の導体を含み、
前記制御素子は、前記第１の導体の前記上側表面上に配置され、
前記メモリ記憶素子は、前記第２の導体の前記上側表面上に配置される請求項１に記載のメモリ構造。
【請求項３】
前記第３の電極は、垂直方向に延在する導電性構造を含む請求項１に記載のメモリ構造。
【請求項４】
前記第３の電極は、導電性タブを含む請求項１に記載のメモリ構造。
【請求項５】
前記第３の電極は、導電性ピラーを含む請求項１に記載のメモリ構造。
【請求項６】
前記第３の電極は、切頭の導電性錐体を含む請求項１に記載のメモリ構造。
【請求項７】
前記第２の電極は、導電性プレートを含む請求項１に記載のメモリ構造。
【請求項８】
前記第２の電極は、導電性タブを含む請求項１に記載のメモリ構造。
【請求項９】
前記メモリ記憶素子は、トンネル接合素子を含む請求項１ないし８のいずれか一項に記載のメモリ構造。
【請求項１０】
前記メモリ記憶素子は、前記第２の電極の酸化物を含む請求項１ないし８のいずれか一項に記載のメモリ構造。
【請求項１１】
前記メモリ記憶素子は、前記第２の電極の酸化物とは異なる酸化物を含む請求項１ないし８のいずれか一項に記載のメモリ構造。
【請求項１２】
前記メモリ記憶素子は、アンチヒューズ、ヒューズ、電荷記憶素子、抵抗性材料、トラップ誘起ヒステリシス材料、強誘電体キャパシタ材料、ホール効果材料およびトンネル磁気抵抗材料からなるグループから選択される請求項１ないし８のいずれか一項に記載のメモリ構造。
【請求項１３】
前記メモリ記憶素子は、書換え可能相変化材料を含む請求項１ないし８のいずれか一項に記載のメモリ構造。
【請求項１４】
前記制御素子は、トンネル接合素子を含む請求項１ないし８のいずれか一項に記載のメモリ構造。
【請求項１５】
前記制御素子は、前記第１の電極の酸化物を含む請求項１ないし８のいずれか一項に記載のメモリ構造。
【請求項１６】
前記制御素子は、前記第１の電極の酸化物とは異なる酸化物を含む請求項１ないし８のいずれか一項に記載のメモリ構造。
【請求項１７】
請求項１ないし８のいずれか一項に記載のメモリ構造を受け入れるように構成される電子装置。
【請求項１８】
請求項１ないし８のいずれか一項に記載のメモリ構造を含む電子装置。
【請求項１９】
メモリ構造であって、
メモリセルの複数の層を含み、
前記メモリセルはそれぞれ、第１の電極（３５、８３５、１３５、３３５、４３５、６３５）と、第２の電極（３７、２７、１３９ａ、１３９ｂ、３３９ａ、３３９ｂ、４３９ａ、４３９ｂ、６３９ａ、６３９ｂ）と、前記第２の電極と前記第３の電極との間に配置されるメモリ記憶素子（２３）と、前記第１の電極と前記第２の電極との間に配置される制御素子（２５）とを含み、
前記制御素子は、前記メモリ記憶素子の断面積よりも大きい断面積を有するメモリ構造。
【請求項２０】
メモリ構造を形成する方法であって、
第１の電極を形成することと、
前記第１の電極上に、所定のデバイスタイプの制御素子を形成することと、
第２の電極を形成することと、
前記所定のデバイスタイプを有し、前記制御素子の断面積よりも小さい断面積を有するメモリ記憶素子を形成することとを含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はメモリ構造に関する。
【０００２】
【従来の技術】
コンピュータおよび他の電子装置の価格が低下し続けているので、メモリ素子およびハードドライブのような記憶装置の製造業者はその部品のコストを削減することを余儀なくされている。同時に、コンピュータ、ビデオゲーム、テレビおよび他の電子装置の市場では益々、画像、写真、映像、映画、音楽、および他の大きな記憶容量を消費するデータを格納するために大量のメモリが必要とされている。したがって、コストを削減するほかに、記憶装置の製造業者は、それらの装置の記憶密度も高めなければならない。記憶装置を作り出すのにかかるコストを削減しながらメモリ記憶密度を高めるこの傾向は何年間も続いており、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ＤＶＤ−Ｒのような種々の光学記憶装置であっても、装置サイズの制約およびコストの問題は例外ではなくなっている。
【０００３】
【参考技術文献１】米国特許出願第１０／１１６，２１３号
【０００４】
【発明が解決しようとする課題】
したがって、本発明の目的は経済的で、大容量のメモリ構造を提供することである。
【０００５】
【課題を解決するための手段】
本発明の一態様によれば、第１の電極と、第２の電極と、第３の電極と、第３の電極と第２の電極との間に配置される、所定のデバイスタイプのメモリ記憶素子であって、そのメモリ記憶素子はメモリ記憶素子断面積を有し、メモリ記憶素子として予測可能にブレークダウンするように構成される、該メモリ記憶素子と、第１の電極と第２の電極との間に配置される、所定のデバイスタイプの制御素子であって、その制御素子は制御断面積を有し、メモリ記憶素子のための制御素子として構成される、該制御素子とを含み、制御素子断面積がメモリ記憶素子断面積よりも大きいメモリ構造が提供される。
【０００６】
本発明の第２の態様によれば、メモリ構造を形成する方法が提供され、その方法は、第１の電極を形成することと、第１の電極上に、所定のデバイスタイプの制御素子を形成することと、第２の電極を形成することと、所定のデバイスタイプを有し、制御素子の断面積よりも小さい断面積を有するメモリ記憶素子を形成することとを含む。
【０００７】
【発明の実施の形態】
本開示の特徴および利点は、添付の図面とともに以下に記載される詳細な説明を読むことにから当業者には容易に理解されよう。
【０００８】
図１は、開示されるメモリセル構造を用いることができる交点メモリアレイ１０の一実施形態の概略図である。メモリ配列１０は、行選択導線Ｒ０、Ｒ１、Ｒ２と、列選択導線Ｃ０、Ｃ１、Ｃ２とを含む。メモリセル２０は、各行選択導線Ｒ０、Ｒ１、Ｒ２と各列選択導線Ｃ０、Ｃ１、Ｃ２との間に接続される。行選択導線および列選択導線は便宜上、「行」および「列」の用語で呼ばれ、実際の実装形態では、メモリセル２０は必ずしも物理的に行および列に配列される必要はないことは理解されたい。各メモリセルは基本的に、種々の態様で向きを定められることができる第１の選択線および第２の選択線によって固有にアクセスされるか、あるいは選択される。また、列線は行線に直交する必要はなく、理解しやすくするためにそのように示されている。
【０００９】
図２は、電極Ｅ２によって制御素子２５に電気的に接続されるメモリ記憶素子２３を含むメモリセル２０の一実施形態の簡略化された電気的ブロック図である。メモリ記憶素子２３および制御素子２５は、電極Ｅ１と電極Ｅ３との間に直列に接続される。電極Ｅ１〜Ｅ３は導体のような導電性素子、導電性領域あるいは他の導電性機構を含み、電極Ｅ２は、１つあるいは複数の導電性素子を含むことができることは理解されたい。
【００１０】
メモリ記憶素子２３は状態変化メモリ記憶素子として構成され、一方、制御素子２５は状態変化メモリ記憶素子のための制御素子として構成され、そのメモリ記憶素子に電流を供給する。より詳細には、そのメモリ記憶素子は、制御素子よりも低いエネルギーレベルで予測可能に、かつ確実にブレークダウンされるように構成され、一方、制御トンネル接合領域が、そのメモリのための制御素子として、持続して動作するように構成される。
【００１１】
メモリ記憶素子２３および制御素子２５はそれぞれ、その中を電流が流れる断面積を含む。たとえば、そのような面積は、その素子と、その素子のいずれか一方の上側にある電極との間の境界部の重なりによって画定されることができる。ここに開示されるメモリ構造では、制御素子２５およびメモリ素子２３は、同じデバイスタイプであることが可能で、メモリ記憶素子が制御素子よりも低いエネルギーレベルでブレークダウンするように、制御素子２５はたとえば、メモリ記憶素子の断面積よりも大きい断面積を有する。言い換えると、制御素子断面積とメモリ記憶素子断面積との間の比は、メモリ記憶素子が状態変化メモリ記憶素子として機能し、一方で制御素子が、メモリ記憶素子のための制御素子として持続して動作するように構成される制御素子断面積を有するように、選択されることができる。こうして、メモリ記憶素子２３は制御素子２５よりも低いエネルギーレベルで状態を変更し、それによりメモリ記憶素子がプログラミング可能となる。このようにして、メモリセルはそのセルに十分なエネルギーを選択的に与えることによりプログラミングされ、メモリ記憶素子がブレークダウンできるようになる。メモリセルは、セルにより少ない量のエネルギーを与え、セル内に電流が流れるか否かを読み取ることにより読み出される。
【００１２】
一例として、制御素子の断面積とメモリ記憶素子の断面積の比は約２〜２０の範囲内にすることができる。
【００１３】
メモリ記憶素子２３には、プログラム可能なトンネル接合素子のようなアンチヒューズ素子を用いることができる。そのアンチヒューズ素子には、誘電体破壊型素子か、あるいはトンネル接合素子かのいずれかを用いることができる。トンネル接合は、酸化された金属、熱成長酸化物、あるいは堆積された酸化物か窒化物から形成されることができる。またメモリ記憶素子は、ポリシリコン、多結晶シリコン、アモルファスシリコン、微結晶シリコン、金属フィラメントエレクトロマイグレーション、トラップ誘起ヒステリシス、強誘電体キャパシタ、ホール効果およびポリシリコン抵抗のような半導体材料を用いて具現される場合もある。メモリ記憶素子の他の実施形態は、トンネル磁気抵抗あるいはフローティングゲートのような容量性素子を含む。さらに、そのメモリ記憶素子には、リードオンリーＬｅＣｏｍｂｅｒあるいはシリサイドスイッチ、あるいは書込み−消去−書込み相変化材料を含む書換え可能相変化材料を用いることができる。またそのメモリ記憶素子はＰＩＮダイオードあるいはショットキーダイオードを含むこともできる。
【００１４】
制御素子２５は、トンネル接合素子またはＰＮ、ＰＩＮあるいはショットキーダイオードを含むことができる。用いることができる他のダイオードは、ツェナーダイオード、アバランシェダイオード、トンネルダイオードおよびシリコン制御型整流器のような４層ダイオードを含む。また制御素子２５には、接合電界効果あるいはバイポーラトランジスタを用いることができる。制御素子２５は、記憶素子２３の状態を変更するのに十分な電流を流すのに十分な大きさで構成される。制御素子がダイオードであるとき、それは、ドープされたポリシリコン、アモルファスシリコンあるいは微結晶シリコンを用いて形成することができる。
【００１５】
メモリ記憶素子２３および制御素子２５は同じデバイスタイプを有することもでき、いずれも、たとえばトンネル接合素子、ショットキーダイオードあるいはＰＩＮダイオードを含むことができる。
【００１６】
簡潔にするために、開示されるメモリ構造はメモリ記憶素子および制御素子としてトンネル接合素子を用いるものとして記載され、メモリ記憶素子および制御素子は上記のように実施されることができることは理解されたい。
【００１７】
一例として、開示されるメモリ構造は、集積回路の種々の構造間の支持および分離を提供する二酸化シリコン、窒化シリコンあるいはＴＥＯＳ（テトラエチルオルトシリケート）のような層間誘電体を含む集積回路として示されるであろう。ＩＬＤは、化学気相成長（ＣＶＤ）、常圧ＣＶＤ，減圧ＣＶＤ、プラズマＣＶＤ、物理気相成長（ＰＶＤ）およびスパッタリングのようないくつかの異なる技術を用いて堆積されることができる。便宜上、そのような誘電体の領域および層は、参照記号表示ＩＬＤによって図面に明示される。
【００１８】
図３および図４は、第１の導体３３上に堆積されるメモリ記憶素子２３を含むメモリセルの一実施形態を概略的に示す。制御素子２５は、第１の導体３３の横方向あるいは側方に隣接する第２の導体３５上に堆積される。それゆえ、メモリ記憶素子２３および制御素子２５は水平方向、側方あるいは横方向に分離され、それぞれ概ね水平方向に平坦に延在することができる。第１および第２の導体３３、３５は概ね同一平面をなすことができ、メモリ記憶素子２３および制御素子２５も同様に概ね同一平面をなすことができる。誘電体層４１が第１および第２の導体３３、３５上に堆積され、メモリ記憶素子２３および制御素子２５上にそれぞれ開口部４７、４９を含む。導電層３７が誘電体層４１上に堆積され、メモリ記憶素子２３と制御素子２５との間の電極を形成するように開口部４７、４９内に延在する。
【００１９】
メモリ記憶素子２３は第１の導体３３の酸化物から形成されることができ、一方、制御素子２５は下側をなす第２の導体３５の酸化物から形成されることができる。別法では、メモリ記憶素子２３は第１の導体３３の酸化物とは異なる酸化物から形成されることができ、制御素子２５は第２の導体３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることができる。
【００２０】
図５および図６は、導電性ウエルあるいはタブ２７の周縁部と、その周縁部の垂直方向に隣接する導体８３３あるいは８３７との間に配置されるメモリ記憶素子２３をそれぞれ含む、複数のメモリセルを含むメモリ構造の一実施形態を概略的に示す。各メモリセルはさらに、導電性のタブ２７の底部と、その底部の垂直方向に隣接する導体８３３あるいは８３５との間に配置される制御素子２５を含む。メモリ記憶素子２３および／または制御素子２５は、水平方向に平坦に延在することができ、垂直方向に分離される。
【００２１】
図５および図６のメモリセルは、たとえば積重された層内に実装されることができ、所与の導電性タブ２７の周縁部に垂直方向に隣接する導体８３３が、隣接する層内にある導電性タブ２７の底部に垂直方向に隣接する。
【００２２】
一例として、導体８３３は交点メモリ構造の行選択線にすることができ、一方、導体８３５、８３７は列選択線にすることができる。また一例として、導電性タブ２７は、たとえば、そのような導電性タブ２７の周縁部の垂直方向に隣接する導体８３３に対して横方向にオフセットされ、メモリトンネル接合酸化物領域２３の面積を制御することができる。結果として、導電性タブ２７は、隣接する層内にある別の垂直方向に隣接する導電性タブ２７に対して横方向にオフセットされる。
【００２３】
メモリ記憶素子２３は導電性タブ２７の酸化物から形成されることができ、制御素子２５は、その導電性タブ２７の底部の垂直方向に隣接する導体８３３あるいは８３５の酸化物から形成されることができる。別法では、メモリトンネル接合酸化物領域２３は、導電性タブ２７の周縁部の酸化物とは異なる酸化物から形成されることができ、制御トンネル接合酸化物領域２５は、導体８３３あるいは８３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることができる。
【００２４】
図７および図８は、導電性ウエルあるいはタブ１３３と、その導電性タブ１３３の横方向に隣接する導電性領域あるいはブロック１３９との間に配置されるメモリ記憶素子２３をそれぞれ含んだメモリセルを含むメモリ構造の一実施形態を概略的に示す。制御素子２５は、導電性ブロック１３９と、その導電性ブロック１３９の横方向に隣接する導体１３５との間に配置される。したがって、図５および図６のメモリセルのメモリ記憶素子２３および制御素子２５は水平方向に分離され、それぞれ垂直方向に平坦に延在することができる。導電性ブロック１３９は切頭の楔形構造体にすることができ、メモリ記憶素子２３および制御素子２５は切頭の楔形構造体の反対の面に接触する。垂直方向の導電性バイアあるいはピラー１４１が導電性ウエル１３３内に配置され、導電性タブ１３３の底部のアパーチャを貫通して延在することができる。導電性ピラー１４１および導電性タブ１３３は、垂直方向に延在する導電性構造を形成する。導電性タブ１３３は、メモリ記憶素子２３が導電性ピラー１４１と導電性ブロック１３９との間に配置されるように省略されることができる。
【００２５】
図７および図８に示されるように、メモリセルは導電性タブ１３３の両側に形成されることができる。また、メモリセルは、複数の層内に形成されることができ、１つの層は水平方向に配列される導電性タブ１３３とメモリセルとを含み、また複数の層において、種々の層の対応する導電性ピラー１４１が積重され、導電性ピラー１４１の列を形成するように積重される。導電性ピラー１４１の列は立体メモリ構造の垂直方向メモリ選択線を含むことができ、一方、導体１３５は行メモリ選択線を含むことができる。立体メモリ構造では、行および列メモリ選択線は、たとえば２００２年４月２日に同時に出願された、同じ譲受人に譲渡され、同時係属中の上記参考技術文献１に開示されるような３Ｄ構造に配列される。
【００２６】
メモリ記憶素子２３は横方向に隣接する導電性ブロック１３９の酸化物から形成されることができ、一方、制御素子２５は、横方向に隣接する導体１３５の酸化物から形成されることができる。別法では、メモリ記憶素子２３は、導電性ブロック１３９の酸化物とは異なる酸化物から形成されることができ、制御素子２５は、導体１３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることができる。
【００２７】
図９および図１０は、導電性タブ３３３と水平方向の導電性プレート３３９ａの縁部との間に配置されるメモリ記憶素子２３をそれぞれ含んだメモリセルを含むメモリ構造の一実施形態を概略的に示す。非水平方向の導電性パネル３３９ｂは、横方向に隣接した水平方向の導電性プレート３３９ａに接続され、制御素子２５は、非水平方向の導電性パネル３３９ｂの１つの面と、非水平方向の導電性パネル３３９ｂの横方向に隣接する導体３３５との間に配置される。垂直方向の導電性バイアあるいはピラー３４１は導電性タブ３３の内部に入れられ、導電性タブ３３３の底部にあるアパーチャを貫通する。導電性ピラー３４１および導電性タブ３３３は、垂直方向に延在する導電性構造を形成する。導電性タブ３３３は、メモリ記憶素子２３が導電性ピラー３４１と水平方向の導電性プレート３３９ａとの間に配置されるように省略されることができる。
【００２８】
図９および図１０に示されるように、メモリセルは導電性タブ３３３の両側に形成されることができる。またメモリセルは、複数の層内に形成されることができ、そこで１つの層は水平方向に配列される導電性ピラー３４１とメモリセルとを含み、またそこで複数の層は、種々の層の対応する導電性ピラー３４１が積重され、導電性ピラー３４１の列を形成するように積重される。導電性ピラー３４１の列は立体メモリ構造の垂直方向メモリ選択線にすることができ、一方、導体３３５は行メモリ選択線にすることができる。
【００２９】
メモリ記憶素子２３は横方向に隣接する水平方向プレート３３９ａの酸化物から形成されることができ、一方、制御素子２５は、横方向に隣接する導体３３５の酸化物から形成されることができる。別法では、メモリ記憶素子２３は、水平方向プレート３３９ａの酸化物とは異なる酸化物から形成されることができ、制御素子２５は、導体３３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることができる。
【００３０】
図１１および図１２は、導電性タブ４３３と水平方向の導電性プレート４３９ａの縁部との間に配置されるメモリ記憶素子２３をそれぞれ含んだメモリセルを含むメモリ構造の一実施形態を概略的に示す。非水平方向の導電性パネル４３９ｂは横方向に隣接した水平方向の導電性プレート４３９ａに接続され、制御素子２５は、非水平方向の導電性パネル４３９ｂの１つの面と、非水平方向の導電性パネル４３９ｂの横方向に隣接する導体４３５との間に配置される。導電性バイアあるいはピラー４４１は導電性タブ４３３の内部に入れられ、導電性タブ４３３の底部にあるアパーチャを貫通する。導電性ピラー４４１および導電性タブ４３３は垂直方向に延在する導電性構造を形成する。導電性タブ４３３は、メモリ記憶素子２３が導電性ピラー４４１と水平方向の導電性プレート４３９ａとの間に配置されるように省略されることができる。
【００３１】
図１１および図１２に示されるように、メモリセルは導電性タブ４３３の両側に形成されることができる。また、メモリセルは、複数の層内に形成されることができ、そこで１つの層は水平方向に配列される導電性ピラー４４１とメモリセルとを含み、またそこで複数の層は、種々の層の対応する導電性ピラー４４１が積重され、導電性ピラー４４１の列を形成するように積重される。導電性ピラー４４１の列は立体メモリ構造の垂直方向メモリ選択線にすることができ、一方、導体４３５は行メモリ選択線にすることができる。
【００３２】
メモリ記憶素子２３は横方向に隣接する水平方向プレート４３９ａの酸化物から形成されることができ、一方、制御素子２５は、横方向に隣接する導体４３５の酸化物から形成されることができる。別法では、メモリ記憶素子２３は、水平方向プレート４３９ａの酸化物とは異なる酸化物から形成されることができ、制御素子２５は、導体４３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることができる。
【００３３】
図１３および図１４は、導電性ウエルあるいはタブ６３３と水平方向の導電性プレート６３９ａの縁部との間に配置されるメモリ記憶素子２３をそれぞれ含んだメモリセルを含むメモリ構造の一実施形態を概略的に示す。非水平方向の導電性パネル６３９ｂが、水平方向プレート６３９ａに接続され、そして横方向に隣接し、制御素子２５がパネル６３９ｂの１つの面と垂直方向に延在する細長い導電性壁６３５の１つの面との間に配置され、導電性パネル６３９ｂの横方向に層をなして隣接する。垂直方向の導電性バイアあるいはピラー６４１が導電性タブ６３３内に配置され、たとえば、導電性タブの底部にある開口部においてタブと接触する。導電性ピラー６４１および導電性タブ６３３は、垂直方向に延在する導電性構造を形成する。導電性タブ６３３は、メモリ記憶素子２３が導電性ピラー６４１と水平方向の導電性プレート６３９ａとの間に配置されるように省略されることができる。
【００３４】
図１３および図１４に示されるように、メモリセルは導電性タブ６３３の両側に形成されることができる。また、メモリセルは、複数の層内に形成されることができ、そこで１つの層は水平方向に配列される導電性タブ６３３とメモリセルとを含み、またそこで複数の層は、種々の層の対応する導電性ピラー６４１が積重され、導電性ピラー６４１の列を形成するように積重される。導電性ピラー６４１の列は立体メモリ構造の垂直方向メモリ選択線にすることができ、一方、細長い導電性壁６３５は行メモリ選択線にすることができる。
【００３５】
メモリ記憶素子２３は横方向に隣接する水平方向プレート６３９ａの酸化物から形成されることができ、一方、制御素子２５は、横方向に隣接する導体６３５の酸化物から形成されることができる。別法では、メモリ記憶素子２３は、水平方向プレート６３９ａの酸化物とは異なる酸化物から形成されることができ、制御素子２５は、細長い導電性壁６３５の酸化物とは異なる酸化物から形成されることができる。またメモリ記憶素子２３には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることもできる。同様に、制御素子２５には、たとえば堆積された酸化物層あるいは完全に酸化された金属層であるパターニングされていない酸化物層の一部を用いることができる。
【００３６】
図１５は、本発明の少なくとも１つの実施形態を組み込むメモリキャリア７０のブロック図である。メモリキャリアは、数例を挙げると、ＰＣＭＣＩＡ、ＰＣカード、スマートメモリ、メモリスティック、デジタルフィルム、ＡＴＡおよびコンパクトフラッシュのような標準的な、あるいは商標付きのメモリカード形式のうちの任意のものを表す。メモリキャリア７０は、機械的および電気的な接続を提供し、そのタイプのメモリキャリアのために特別なコネクタが実装される機械的インターフェース７１を含む。オプションの電気的インターフェース７３は、機械的コネクタ７１上にある電気的接触子との電気的な接続を形成し、たとえば、セキュリティ、アドレス復号化、電圧変換、書込み保護、あるいは本発明の少なくとも１つの実施形態を組み込む１組のメモリＩＣ８０を有する他の典型的なインターフェース機能を提供する。キャリア７５は、たとえば、プリント回路基板あるいはセラミック基板であり、典型的には、メモリＩＣ８０、電気的インターフェース７３および機械的インターフェース７１を物理的に支持するために用いられる。いくつかの電気的素子が、電気的インターフェース７３の機能を組み込む場合があり、それによりメモリキャリア７０のそれに関する要件が不要になる場合があることは当業者には理解されよう。
【００３７】
図１６は、本発明の少なくとも１つの実施形態を組み込む電子装置、この例ではコンピュータシステム９０のブロック図である。詳細にはコンピュータシステムの場合、図に示されるようないくつかの異なる電気装置がパッケージ内に組み込まれる場合がある。たとえば、マイクロプロセッサ９１が、コンピュータ実行可能命令および／またはユーザデータを格納するために用いられるメモリ回路９３に接続される。典型的なメモリ回路９３は、ＢＩＯＳメモリ、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）および種々のレベルの内部あるいは外部キャッシュメモリを含む。またマイクロプロセッサ９１は、ハードディスクドライブ、フロッピィドライブ、ＣＤ／ＤＶＤドライブ、テープドライブ、あるいは本発明を利用する半導体メモリＩＣを組み込む装置のような他の大容量記憶装置のような記憶装置９５にも接続される。マイクロプロセッサ９１は、本発明を用いる内部キャッシュメモリを含むことができる。またメモリ９３は、本発明を用いるメモリＩＣも含む場合がある。マイクロプロセッサはさらに、本発明を利用するメモリＩＣも組み込むことができる表示装置９７にも接続される。またその電子装置は、図１９のメモリキャリア７０を受け入れるように構成されることもできる。
【００３８】
開示されるメモリ構造は、半導体装置を用いて実施されることができる。たとえば、金属層を堆積し、その後、フォトリソグラフィマスク処理およびエッチング処理によってパターニングすることにより導体を形成することができる。誘電体領域は誘電体材料を堆積することにより形成することができ、一方、酸化物層は、酸化物を堆積すること、金属を堆積した後に堆積された金属を酸化すること、あるいは金属構造を酸化することにより形成することができる。化学機械研磨（ＣＭＰ）を利用して、所望の領域を平坦化し、かつ／または露出することができる。また、デュアルダマシンのようなダマシンプロセスを用いることができる。デュアルダマシンプロセスでは、ＩＬＤがエッチングされ、エッチングされたＩＬＤ上に金属が堆積され、その後ＣＭＰが実行される。
【００３９】
ここで図１７を参照すると、開示される構造は概ね以下のように形成されることができる。１０１では、たとえば、金属層を堆積し、パターニングして、導体３５、導線１３５あるいは導体２３５を形成することにより、第１の電極が形成される。１０３では、たとえば、第１の電極を酸化するか、あるいは上記のようにパターニングされていない酸化物層を形成することにより、第１の電極上に所定のデバイスタイプの制御素子が形成される。１０５では、たとえば、金属層を堆積し、パターニングして、適切な導体を形成することにより、第２の電極が形成される。１０７では、たとえば、第２の電極を酸化するか、あるいは上記のようにパターニングされていない酸化物層を形成することにより、第２の電極上に所定のデバイスタイプのメモリ記憶素子が形成される。そのメモリ記憶素子は、制御素子の断面積よりも小さいメモリ断面積を有する。
【００４０】
上記の内容は本発明の特定の実施形態の説明および図示であったが、併記の特許請求の範囲に規定されるような本発明の範囲および精神から逸脱することなく、当業者によって種々の変更あるいは改変がなされることができる。
【００４１】
【発明の効果】
本発明によれば、経済的で、大容量のメモリ構造を実現することができる。
【図面の簡単な説明】
【図１】開示されるメモリセル構造を用いることができる交点メモリアレイの一実施形態の概略図である。
【図２】メモリ記憶素子と、メモリ記憶素子のための制御素子とを含むメモリセルの一実施形態の概略的なブロック図である。
【図３】メモリ記憶素子と、メモリ記憶素子の断面積より大きい断面積を有する制御素子とを含むメモリ構造の一実施形態を概略的に示す断面図である。
【図４】図３に示されるメモリ構造の平面図である。
【図５】メモリ記憶素子と、メモリ記憶素子の断面積より大きい断面積を有する制御素子とを含むメモリ構造の別の実施形態を概略的に示す断面図である。
【図６】メモリ記憶素子と、メモリ記憶素子の断面積より大きい断面積を有する制御素子とを含むメモリ構造の別の実施形態を概略的に示す断面図である。
【図７】メモリ記憶素子と、メモリ記憶素子の断面積より大きい断面積を有する制御素子とを含むメモリ構造の別の実施形態を概略的に示す断面図である。
【図８】図７に示されるメモリ構造の平面図である。
【図９】メモリ記憶素子と、メモリ記憶素子の断面積より大きい断面積を有する制御素子とを含むメモリ構造のさらに別の実施形態を概略的に示す断面図である。
【図１０】図９に示されるメモリ構造の平面図である。
【図１１】メモリ記憶素子と、メモリ記憶素子の断面積より大きい断面積を有する制御素子とを含むメモリ構造のさらに別の実施形態を概略的に示す断面図である。
【図１２】図１１に示されるメモリ構造の平面図である。
【図１３】メモリ記憶素子と、メモリ記憶素子の断面積より大きい断面積を有する制御素子とを含むメモリ構造の別の実施形態を概略的に示す断面図である。
【図１４】図１３に示されるメモリ構造の平面図である。
【図１５】開示されるメモリセルの少なくとも１つを組み込むメモリキャリアの一実施形態の概略的なブロック図である。
【図１６】開示されるメモリセルの少なくとも１つを組み込む、コンピュータシステムのような電子装置の一実施形態の概略的なブロック図である。
【図１７】開示されるメモリセルを形成するためのプロセスの一実施形態の一例の流れ図である。
【符号の説明】
３５，８３５，１３５，３３５，４３５，６３５　　　　　　　　　　　　　　　第１の電極
３７，２７，１３９ａ，１３９ｂ，３３９ａ，３３９ｂ，４３９ａ，４３９ｂ，６３９ａ，６３９ｂ　　第２の電極
３３，８３３，１３３，１４１，３３３，３４１，４３３，４４１，６３３，６４１　　　　　　　第３の電極
２３　　　メモリ記憶素子
２５　　　制御素子
２７　　　導電性タブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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