(57)【要約】【課題】  ソース／ドレイン領域下の寄生容量を顕著に低減できる二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）構造体およびその形成方法を提供する。【解決手段】  ソース／ドレイン領域下の寄生容量を低減する２つの新たな手段を導入する。第１に、ゲート５８に隣接するシリコン・レッジ４６を第１の横幅を有する第１のスペーサで保護しながら、ゲートの外部のシリコン領域を酸化物４４に変換する。この酸化は自己整合した酸素のイオン打ち込みまたは他種のイオン打ち込みを用いることにより、容易にすることができる。第２に、第１のスペーサを除去し、第１のスペーサの横幅より狭い横幅を有する第２のスペーサ４８で置き換え、横方向選択エピタキシャル全面成長を用い新たに露出したシリコン・レッジ４６をシードとして用い自己整合した分離領域５６下に新たなシリコンのソース／ドレイン領域６０を成長させる。これにより、しきい値電圧の制御を維持しながら、バックプレーン３２の容量値を小さくすることが可能になる。【選択図】          図１
2004207714.tif 000002
【特許請求の範囲】
【請求項１】
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域の一部に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられレッジを備えたＳｉ含有層であって、前記レッジの各々はソース／ドレイン延長領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートであって、前記フロント・ゲートはその側壁にスペーサを備えている、フロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたソース／ドレイン領域であって、前記ソース／ドレイン領域は前記ソース／ドレイン延長領域に接触している、ソース／ドレイン領域と
を備えた
二重ゲート型電界効果トランジスタ。
【請求項２】
さらに、
前記ソース／ドレイン領域および前記フロント・ゲートの上に設けられたシリサイド領域
を備えた、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項３】
さらに、
前記分離領域に隣接して設けられたコンタクト領域
を備えた、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項４】
前記コンタクト領域がその上に設けられたシリサイド層を備えている、
請求項３に記載の二重ゲート型電界効果トランジスタ。
【請求項５】
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項６】
前記分離領域が前記フロント・ゲートに自己整合している、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項７】
前記ドープしたバックプレーン領域が下部絶縁体上に設けられており、前記下部絶縁体が処理ウェーハ上に設けられている、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項８】
前記バック・ゲート誘電体および前記フロント・ゲート誘電体の双方が酸化物から成る、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項９】
前記分離領域が酸化物から成る、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項１０】
前記フロント・ゲートがポリシリコンから成る、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項１１】
前記フロント・ゲート直下に設けられた前記Ｓｉ含有層の一部がＤＧＦＥＴのボディ領域として機能する、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項１２】
前記ソース／ドレイン領域が前記レッジ上に設けられたＳｉ含有領域中に設けられている、
請求項１に記載の二重ゲート型電界効果トランジスタ。
【請求項１３】
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を形成する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成したバック・ゲート誘電体と、前記バック・ゲート誘電体上に形成したＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に第１の横幅を有する第１のスペーサを形成する工程であって、前記第１のスペーサが下に存在する前記Ｓｉ含有層を酸化から保護している、工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の一部の領域に分離領域を形成する工程であって、該工程によって前記第１のスペーサの下の前記Ｓｉ含有層にレッジを形成する、工程と、
前記第１のスペーサを除去し、それを第２のスペーサで置き換える工程であって、前記第２のスペーサは前記第１のスペーサの前記第１の横幅より狭い横幅を有する、工程と、
前記レッジの上に接触してＳｉ含有領域を選択的に成長させる工程と、
前記Ｓｉ含有領域中にソース／ドレイン領域を形成する工程と
を備えた
方法。
【請求項１４】
前記構造体を、ボンディングし薄化するプロセスを用いて準備する、
請求項１３に記載の方法。
【請求項１５】
前記分離領域を前記フロント・ゲートに自己整合させるとともに酸化プロセスで形成する、
請求項１３に記載の方法。
【請求項１６】
前記自己整合した分離領域を形成する前に、酸素イオンまたは別の好適な酸化促進剤を前記構造体中にイオン打ち込みする、
請求項１５に記載の方法。
【請求項１７】
前記第１のスペーサの横幅が約２０ｎｍ〜約２００ｎｍである、
請求項１３に記載の方法。
【請求項１８】
前記第２のスペーサの横幅が約１０ｎｍ〜約３０ｎｍである、
請求項１３に記載の方法。
【請求項１９】
さらに、
前記ソース／ドレイン領域および前記フロント・ゲートの上にシリサイド領域を形成する工程
を備えた、
請求項１３に記載の方法。
【請求項２０】
さらに、
前記分離領域に隣接してコンタクト領域を形成する工程
を備えた、
請求項１３に記載の方法。
【請求項２１】
前記選択的に成長させる工程がエピタキシャル・シリコン全面成長プロセスから成る、
請求項１３に記載の方法。
【請求項２２】
前記ドープしたバックプレーン領域を下部絶縁体上に形成し、前記下部絶縁体を処理ウェーハ上に形成する、
請求項１３に記載の方法。
【請求項２３】
前記ドープしたバックプレーン領域をイオン打ち込みおよびアニールによって形成する、
請求項１３に記載の方法。
【請求項２４】
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）に関し、特に自己整合分離領域とＳｉ成長のシード層として機能するボディ・レッジ（ledge:出っ張り) を備えたＤＧＦＥＴに関する。また、本発明は上記特徴を備えたＤＧＦＥＴの製造方法にも関する。
【背景技術】
【０００２】
現在実現可能な水準より集積密度の高い集積回路（ＩＣ）（たとえばメモリ、論理回路、および他のデバイス）を製造するには、ＩＣ中に存在するＦＥＴデバイスの寸法をさらに縮小する手段を見いだす必要がある。また、ＦＥＴの寸法が縮小するにつれ、既存の手段で短チャネル効果を制御するのがますます困難になる。短チャネル効果は当業者にとってよく知られているように、ゲートとソース／ドレイン領域との間で共有される２次元の静電荷に起因する短チャネル・デバイス（すなわちサブ０．１ミクロン〔マイクロメートル〕）におけるしきい値電圧（Ｖｔ）の低下である。
【０００３】
標準の単一ゲートＭＯＳ（metal oxide semiconductor)型電界効果トランジスタ（ＭＯＳＦＥＴ）を超えて進化したものが二重ゲート型ＭＯＳＦＥＴである。二重ゲート型ＭＯＳＦＥＴでは、デバイス・チャネルが上部ゲート誘電体層と下部ゲート誘電体層とによって画定されている。この対称型ゲート構造を備えたデバイス構造では、既存の単一ゲート型ＭＯＳＦＥＴと比べてチャネル長を約半分に縮小することができる。二重ゲート（デュアル・ゲートまたはダブル・ゲート）型のＭＯＳＦＥＴには、既存の単一ゲート型ＭＯＳＦＥＴデバイスに勝るいくつかの利点がある。特に、単一ゲート型ＭＯＳＦＥＴデバイスに勝る二重ゲート型ＭＯＳＦＥＴデバイスの利点としては、相互コンダクタンスが大きいこと、寄生容量が小さいこと、および短チャネル効果が改善されることを挙げることができる。たとえば、以前、チャネル長が３０ｎｍの二重ゲート型ＭＯＳＦＥＴについてモンテ・カルロ・シミュレーションが実行されたが、その結果によれば、二重ゲート型デバイスは相互コンダクタンスが大きく（２３００ｍＳ／ｍｍ）、スイッチング速度が速い（ｎＭＯＳＦＥＴで１．１ピコ秒）。
【０００４】
また、短チャネル改善特性はチャネル領域へのドープの必要なしに最小２０ｎｍのチャネル長まで得られる。これは単一ゲート型ＭＯＳＦＥＴデバイスには普通に存在する、チャネル・ドープに付随するトンネル降伏、ドーパント量子化、およびドーパント空乏化の諸問題を回避している。
【０００５】
従来技術に係る二重ゲート型ＭＯＳＦＥＴの例を記載した文献をいくつか次に示す。
【０００６】
米国特許第５１８８９７３号には、下部ゲートが上部ゲートに自己整合していない二重ゲート構造が記載されている。この従来技術の二重ゲート構造が本発明に係る二重ゲート構造と顕著に異なる点は、本発明に係るＤＧＦＥＴがフロント・ゲートに自己整合した酸化物分離領域を備えている点である。’９７３特許には、そのような自己整合した酸化物分離領域は開示されていない。また、本発明では、Ｓｉボディがフロント・ゲートの両側に隣接してレッジ（ledge:出っ張り）を備えている。本発明では、このＳｉレッジをエピタキシャルＳｉ領域を選択的に成長させるのに使用している。このエピタキシャルＳｉ領域は最終的に本発明に係るＤＧＦＥＴのソース／ドレイン領域になる。’９７３特許はそのようなレッジの存在を開示していない。
【０００７】
米国特許第５１４０３９１号には、別の二重ゲート構造が記載されている。この従来技術に係る二重ゲート構造には、フロント・ゲートに自己整合した酸化物分離領域が開示されていない。また、’３９１特許には、フロント・ゲートの両側に隣接してレッジを備えたＳｉボディが開示されていない。これらのレッジは自己整合分離領域上に選択エピタキシャルＳｉ領域を成長させるシード層として使用する。
【０００８】
米国特許第５３４９２２８号には別の二重ゲート構造が記載されているが、フロント・ゲートに自己整合した酸化物分離領域が存在しない。また、’２２８特許には、フロント・ゲートの両側に隣接してレッジを備えたＳｉボディを備えた構造が開示されていない。これらのレッジは自己整合分離領域上に選択エピタキシャルＳｉ領域を成長させるシード層として使用する。
【０００９】
現在まで、二重ゲート型ＭＯＳＦＥＴの従来技術の製造方法はきわめて複雑であるか、パラメータ制御の点できわめて欠点の多いものであった。また、当技術分野で知られている構造のいくつかはバック・ゲートとソース／ドレイン領域との間の寄生容量が大きい。これはバック・ゲートの厚さを厚くすることにより低減できるが、バック・ゲートの制御性が低下するとともに規模縮小によって得られたものが劣化するという不都合がある。標準の配置を仮定すると寄生容量を小さくするためにはバック・ゲート誘電体の厚さをフロント・ゲート誘電体の厚さの２０倍にする必要があるが、効果的な制御のためにはバック・ゲート誘電体の厚さはフロント・ゲート誘電体の厚さの２〜４倍に留める必要がある。
【００１０】
本願と同一の承継人に係る米国特許第５７７３３３１号には、上述した問題点を解決した二重ゲート型ＭＯＳＦＥＴの構造とそれを製造する方法が記載されている。特に、’３３１特許には、自己整合した側壁ソース・コンタクトおよび側壁ドレイン・コンタクトならびに下部ゲート酸化膜および上部ゲート酸化膜が記載されている。’３３１特許に開示された構造は他の従来技術に係る二重ゲート型ＭＯＳＦＥＴと比べて下部ゲートの寄生容量が小さく、ドレイン抵抗とソース抵抗が低減している。
【００１１】
’３３１特許では、上述した特徴を備えた二重ゲート型ＭＯＳＦＥＴを次に示す手順によって得ている。すなわち、
チャネル層を形成する工程と、
前記チャネル層上に上部ゲート絶縁層を形成する工程と、
前記上部ゲート絶縁層上に上部ゲートを形成する工程と、
前記上部ゲート上にゲート・ピラーを形成する工程と、
前記上部ゲートおよび前記ゲート・ピラーに隣接して絶縁側壁層を形成する工程と、
ドーパントを導入することにより、前記チャネル層内に集積化（integral）ソース／ドレイン領域を形成する工程と、
前記絶縁側壁層の両側に隣接して導電性アモルファス側壁を形成する工程であって、前記アモルファス・シリコン側壁の一方が前記ドレイン領域に接続されており、他方がソース領域に接続されている、工程と、
前記上部ゲート、前記ゲート・ピラー、前記絶縁側壁層、および前記アモルファス・シリコン側壁をマスクとして用いて前記チャネル層をエッチングする工程であって、これにより前記マスクの横方向の広がりを前記チャネル層に転写し、前記集積化ソース／ドレイン領域を支持構造体に対して隆起させる、工程
である。
【００１２】
【特許文献１】米国特許第５１８８９７３号
【特許文献２】米国特許第５１４０３９１号
【特許文献３】米国特許第５３４９２２８号
【特許文献４】米国特許第５７７３３３１号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
自己整合した上部ゲートと下部ゲートを実現しうるにもかかわらず、’３３１特許に開示された従来技術の二重ゲート型ＭＯＳＦＥＴはフロント・ゲートに自己整合した酸化物分離領域を備えていない。また、’３３１特許には、フロント・ゲートの両側に隣接してレッジを備えたＳｉボディを備えた構造が開示されていない。これらのレッジは自己整合分離領域上に選択エピタキシャルＳｉ領域を成長させるシード層として使用する。したがって、’３３１特許で開示された従来技術の構造では、バック・ゲートの面積を最小にすることができない。それゆえ、この従来技術の二重ゲート型ＭＯＳＦＥＴでは、寄生容量を効果的に最小にすることができない。
【課題を解決するための手段】
【００１４】
本発明はソース／ドレイン領域下の寄生容量を顕著に低減できるＤＧＦＥＴ構造体およびそのような構造体を形成する方法を提供するものである。本発明はソース／ドレイン領域下の寄生容量を低減する２つの新たな手段を導入するものである。第１に、ゲートに隣接するシリコン・レッジを第１の横幅を有する第１のスペーサで保護しながら、ゲートの外部のシリコン領域を酸化物に変換する。この酸化は自己整合した酸素のイオン打ち込みまたは他種のイオン打ち込みを用いることにより、容易にすることができる。第２に、第１のスペーサを除去し、第１のスペーサの横幅より狭い横幅を有する第２のスペーサで置き換え、横方向選択エピタキシャル全面成長を用い新たに露出したシリコン・レッジをシードとして用い自己整合した分離領域下に新たなシリコンのソース／ドレイン領域を成長させる。これにより、しきい値電圧の制御を維持しながら、バックプレーンの容量値を小さくすることが可能になる。
【００１５】
寄生容量を顕著に低減した、本発明に係るＤＧＦＥＴは次に示すように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域の一部に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられレッジを備えたＳｉ含有層であって、前記レッジの各々はソース／ドレイン延長領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートであって、前記フロント・ゲートはその側壁にスペーサを備えている、フロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたソース／ドレイン領域であって、前記ソース／ドレイン領域は前記ソース／ドレイン延長領域に接触している、ソース／ドレイン領域と
を備えた
二重ゲート型電界効果トランジスタ。
【００１６】
本発明の好適な実例では、分離領域はフロント・ゲートに自己整合している。
【００１７】
本発明は上述したＤＧＦＥＴの製造方法も提供する。特に、本発明に係る方法は次に示すように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を形成する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成したバック・ゲート誘電体と、前記バック・ゲート誘電体上に形成したＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に第１の横幅を有する第１のスペーサを形成する工程であって、前記第１のスペーサが下に存在する前記Ｓｉ含有層を酸化から保護している、工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の一部の領域に分離領域を形成する工程であって、該工程によって前記第１のスペーサの下の前記Ｓｉ含有層にレッジを形成する、工程と、
前記第１のスペーサを除去し、それを第２のスペーサで置き換える工程であって、前記第２のスペーサは前記第１のスペーサの前記第１の横幅より狭い横幅を有する、工程と、
前記レッジの上に接触してＳｉ含有領域を選択的に成長させる工程と、
前記Ｓｉ含有領域中にソース／ドレイン領域を形成する工程と
を備えた
方法。
【００１８】
「Ｓｉ含有」なる用語は明細書を通じてシリコンを含む半導体材料を指示するように使用している。このようなＳｉ含有材料の例としては、Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣなどがある。本発明で使用するＳｉ含有材料はＳｉから成るのが望ましい。
【発明を実施するための最良の形態】
【００１９】
本発明は自己整合分離型ＤＧＦＥＴとその製造方法を提供するものである。以下、図面を参照して本発明を詳細に説明する。留意点を挙げると、図面と以下の説明において、Ｐ型ドープのバックプレーンを備えたＮＦＥＴ（同バックプレーンへのコンタクトを含む）とＰＦＥＴ用の絶縁されたＮ型ドープのバックプレーン・コンタクトとを説明する。
【００２０】
このような構造を示すとともに説明するが、本発明によれば、反対極性の構造も考えうる。すなわち、Ｎ型ドープのバックプレーンを備えたＰＦＥＴ（同バックプレーンへのコンタクトを含む）とＮＦＥＴ用の絶縁されたＰ型ドープのバックプレーン・コンタクトである。反対極性の構造は以下で説明するドーパント種を反対極性にすることにより製造する。
【００２１】
図１は本発明に係る自己整合分離型二重ゲートＦＥＴの断面図である。特に、本発明に係る自己整合分離型ＤＧＦＥＴはドープしたバックプレーン領域３２を備えている。ドープしたバックプレーン領域３２はドープしたバックプレーン領域３２の一部に隣接して設けられた分離領域４４を備えている。本発明に係る構造体はさらにドープしたバックプレーン領域３２の表面部分の上に設けられたバックプレーン誘電体１６と、バックプレーン誘電体１６上に設けられレッジ４６を有するＳｉ含有層１８（これは本発明に係るＤＧＦＥＴの薄いボディ領域である）とを備えている。図示するように、各レッジ４６はソース／ドレイン延長領域５０を備えている。また、本発明に係るＤＧＦＥＴはＳｉ含有層１８の一部の上に設けられたフロント・ゲート誘電体３４と、フロント・ゲート誘電体３４上に設けられたフロント・ゲート５８とを備えている。フロント・ゲート５８の側壁とＳｉ含有層１８の一部表面との上に絶縁スペーサ（以下、第２のスペーサという）が設けられている。
【００２２】
フロント・ゲート５８に隣接するとともに分離領域４４上ソース／ドレイン領域６０が設けられている。図示するように、ソース／ドレイン領域６０はソース／ドレイン延長領域５０に接触している。そして、分離領域４４は通常、フロント・ゲート５８に自己整合している。
【００２３】
また、本発明に係るＤＧＦＥＴ構造体はドープしたバックプレーン領域３０も備えている。バックプレーン領域３０はコンタクト領域６２を備えている。コンタクト領域６２はその上に設けられたシリサイドから成る領域６４を備えている。
【００２４】
図１に示すとともに符号を付した他の構成要素はここでは特に説明しないが、図２〜図１５において詳細に説明する。図２〜図１５はＸ−Ｘ’面の左側の構造を示すものである。
【００２５】
次に図２〜図１５を参照して、図１に示す自己整合分離型ＤＧＦＥＴの形成方法を詳細に説明する。まず、図２を参照する。図２は本発明において使用しうる初期積層構造体の断面図である。特に、図２に示す初期積層構造体は処理（handle）ウェーハ１０と、処理ウェーハ１０上に設けられた下部絶縁体１２と、下部絶縁体１２上に設けられたポリシリコン・バックプレーン領域１４と、ポリシリコン・バックプレーン領域１４上に設けられたバック・ゲート誘電体１６と、バック・ゲート誘電体１６上に設けられたＳｉ含有層１８と、Ｓｉ含有層１８上に設けられたパッド酸化膜２０と、パッド酸化膜２０上に設けられた研磨停止層２２とを備えている。
【００２６】
図２に示す構造体を形成するには、一部の実施形態では、まずその上にＳｉ含有層１８が形成された転写（transfer）ウェーハ（図示せず）を準備する。本発明のこの時点で使用する転写ウェーハはバルクＳｉである。あるいは、ＳＯＩ（silicon-on-insulator）を含む他の種類の半導体ウェーハを使用してもよい。Ｓｉ含有層１８は上述したシリコン材料のうちの任意のものでよいが、Ｓｉが好ましい。Ｓｉ含有層１８としてＳｉを使用する場合、そのＳｉはアモルファス、単結晶、または多結晶でありうるが、単結晶Ｓｉが好ましい。なぜなら、単結晶Ｓｉは高性能なデバイスを実現しうるからである。一部の実施形態では、Ｓｉ含有層１８は転写ウェーハの一部である。すなわち、ＳＯＩ転写ウェーハのＳＯＩ層（この場合、埋め込み酸化膜はエッチング停止層として使用する）、またはバルク・シリコン・ウェーハの単なる上部表面層である。
【００２７】
Ｓｉ含有層１８は一部の実施形態では既存の堆積プロセス（たとえばＣＶＤ（chemical vapor deposition)、プラズマ支援ＣＶＤ、蒸着、または化学溶液堆積（chemical solution deposition）など）によって形成する。Ｓｉ含有層１８は転写ウェーハに最初に被着するとき、その厚さは任意である。Ｓｉ含有層１８の初期厚さは約５０ｎｍ〜約２００ｎｍであるが、引き続くボンディング・プロセスを行ったあとでは薄くなる。
【００２８】
次いで、既存の堆積プロセスを用いてＳｉ含有層１８上にバック・ゲート誘電体１６を形成する。あるいは、バック・ゲート誘電体１６は熱成長プロセスで形成する。バック・ゲート誘電体１６は酸化物、窒化物、またはオキシナイトライドから成りうるが、酸化物誘電体が好ましい（オキシナイトライド（oxynitride）とは、ＯとＮが混合したようなＳｉＯＮ（ＯとＮの比率は可変）膜のことである）。バック・ゲート誘電体１６として使用しうる酸化物の好適な例を次に示すが、これらに限定されない。すなわち、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ3 、ＴｉＯ2 、ペロブスカイト型酸化物、ならびにこれらの組み合わせおよび多層体である。バック・ゲート誘電体１６の厚さは変化しうるが、通常は約２ｎｍ〜約２０ｎｍである。
【００２９】
次いで、既存の堆積プロセス（たとえばＣＶＤ）を用いてバック・ゲート誘電体１６上にポリシリコン・バックプレーン領域１４を形成する。ポリシリコン・バックプレーン領域１４の厚さは約５０ｎｍ〜約５００ｎｍである。次いで、既存の堆積プロセスまたは既存の熱成長プロセスを用いてポリシリコン・バックプレーン領域１４上に下部絶縁体１２を形成する。下部絶縁体１２は酸化物、窒化物、またはオキシナイトライドから成りうるが、酸化物（たとえばＳｉＯ2 ）が好ましい。下部絶縁体１２の厚さは変化しうるが、本発明にとって重要ではない。
【００３０】
層１８、１６、１４、および１２を備えた転写ウェーハが準備できたら、当業者によく知られた既存のボンディング・プロセスを用いて下部絶縁体１２の露出面を処理ウェーハ１０にボンディングする。ボンディングの後、ボンディング構造体から転写ウェーハを除去してＳｉ含有層１８を露出させる。特に、研磨とエッチングによって転写ウェーハまたはその一部を除去する。研磨とエッチング・プロセスの間に、チャネル層１８は２０ｎｍ未満の厚さにまで薄くなる。本発明では、この薄くなったＳｉ含有層１８の一部をＤＧＦＥＴボディ領域として使用する。
【００３１】
転写ウェーハを除去しＳｉ含有層１８を薄くした後、既存の堆積プロセスまたは既存の熱酸化プロセスを用いて、薄くした・・・Ｓｉ含有層１８上にパッド酸化膜を形成する。どちらの手法を用いるにしても、パッド酸化膜の厚さは通常、約２ｎｍ〜約１０ｎｍであるが、約３ｎｍ〜約５ｎｍの厚さが特に好ましい。
【００３２】
次いで、当業者によく知られた既存の堆積プロセスを用いて、パッド酸化膜２０上に研磨停止層２２を形成する。研磨停止層２２は窒化膜および／またはオキシナイトライドから成る。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）研磨停止層２２の厚さは変化するが、本発明にとってさほど重要ではない。
【００３３】
上述した説明は図２に示す初期構造体を準備する１つの手段を提供するものである。また、一部の実施形態では、下部絶縁体１２を含まない初期構造体を準備することも可能である。さらに、一部の実施形態では、ポリシリコン・バックプレーン領域１４が処理ウェーハ１０の一部であることも可能である。この場合、それは多結晶Ｓｉではなく単結晶Ｓｉで形成する。
【００３４】
図２に示す初期構造体の形成の後、初期構造体に分離トレンチ開口２４を形成する。分離トレンチ開口２４は広い上部領域（すなわち浅いトレンチ開口）と狭い下部領域（すなわち深いトレンチ開口）を備えている。この結果、たとえば図３に示す構造体が実現する。図中の鎖線の右側に存在する初期構造体にも同一の分離トレンチ開口２４を形成する。分離トレンチ開口２４の形成は次の手順による。まず、堆積プロセス（たとえばＣＶＤまたはスピン・オン・コート）を用いて、研磨停止層２２の表面に既存のフォトレジスト（図示せず）を塗布する。次いで、既存のリソグラフィ（露出と現像を含む）によってフォトレジストをパターニングして浅いトレンチ開口を形成するためのパターンを形成する。パターニングしたフォトレジストが整ったら、エッチング・プロセス（たとえばＲＩＥ（reactive-ion etching）、イオン・ビーム・エッチング、プラズマ・エッチングなど）を用いて浅いトレンチ・パターンを図２に示す初期構造体に転写する。このエッチング工程の間に、研磨停止層２２、パッド酸化膜２０、Ｓｉ含有層１８、およびバック・ゲート誘電体１６の露出した部分が除去される。エッチングはポリシリコン・バックプレーン領域１４内で停止する。
【００３５】
エッチング工程に続いて、既存の剥離プロセスを用いてパターニング済みのフォトレジストを除去し、第２のフォトレジスト（図示せず）を塗布し、リソグラフィによってパターニングし、深いトレンチ・パターンを形成する。次いで、先行してエッチングした構造体に深いトレンチ・パターンをエッチングによって転写する。このエッチングはポリシリコン・バックプレーン領域１４と下部絶縁体１２の露出した部分を貫通し、処理ウェーハ１０の上部表面で停止する。構造体中への深いトレンチ・パターンの転写に続いて、既存の剥離プロセスを用いて第２のフォトレジストを除去する。
【００３６】
構造体中に分離トレンチ開口２４を形成した後、熱酸化プロセスによってトレンチ酸化膜下敷き２６を形成する。トレンチ酸化膜下敷き２６はＳｉ含有層１８とポリシリコン・バックプレーン領域１４の少なくとも露出した側壁を被覆するように形成する。次いで、分離トレンチ開口２４を誘電体トレンチ材料２８（たとえばＣＶＤ酸化物またはＴＥＯＳ（tetraethylorthosilicate)）で充填した後、研磨停止層２２に至るまで平坦化する。結果として得られるプレーナ構造体をたとえば図４に示す。図４に示すトレンチ充填材料２８とトレンチ酸化膜下敷き２６を有する分離トレンチ領域によって、ポリシリコン・バックプレーン領域１４が２つの相異なる領域に分離される。図中の鎖線の右側に第２の分離トレンチ領域（図示せず）が配置されている。
【００３７】
次いで、構造体の一部の上に第１のイオン打ち込みマスク（図示せず）を形成した後、第１のイオン打ち込みマスクが形成されていない、構造体のポリシリコン・バックプレーン領域１４に第１の導電型（たとえばＮまたはＰ）のイオンを打ち込む。次いで、第１のイオン打ち込みマスクを除去した後、少なくとも先行してイオン打ち込みした領域を被覆する第２のイオン打ち込みマスクを形成する。第２のイオン打ち込みマスクを形成したら、第１の導電型とは異なる第２の導電型（たとえばＰまたはＮ）のイオンを第２のイオン打ち込みマスクが形成されていないポリシリコン・バックプレーン領域１４に打ち込む。これらのイオン打ち込み中に使用するイオンのドーズ量は変化しうるが、形成するデバイスの種別に応じて最適化しうる。第２のイオン打ち込みプロセスの後、第２のイオン打ち込みマスクを除去する。次いで、構造体をアニール・プロセスにさらす。このアニール・プロセスはドーパント・イオンを活性化させポリシリコン・バックプレーン領域１４の各々を通じて上方に駆動し同領域が均一にドープされるようにする条件を用いて行う。本発明では、このアニールは通常、不活性ガス雰囲気中で約９５０℃以上の温度で約３０分間以下行う。
【００３８】
図５は様々なイオン打ち込みとアニールのプロセスを行った後に形成される構造体を示す図である。図５において、参照符号３０はＮ型ドープのポリシリコン・バックプレーン領域を指示しており、参照符号３２はＰ型ドープのポリシリコン・バックプレーン領域を指示している。領域３０、３２のドーパント濃度は変化しうる。通常、Ｎ型ドープのバックプレーン領域３０のドーパント濃度は約１×１０19原子／ｃｍ3 以上であるが、約５×１０19原子／ｃｍ3 が好ましい。Ｐ型ドープのバックプレーン領域３２の場合、そのドーパント濃度は約１×１０19原子／ｃｍ3 以上であるが、約５×１０19原子／ｃｍ3 が好ましい。ドープ済みバックプレーン領域の一部は本発明に係るＤＧＦＥＴの下部ゲート電極（すなわちバック・ゲート）として機能する。
【００３９】
ドープ済みバックプレーン領域を形成したら、エッチング・プロセスを用いて構造体から研磨停止層２２を除去する。このエッチング・プロセスには、酸化膜と比べて研磨停止層２２の材料の除去に選択性のあるものを選定する。本発明に係るこのエッチング工程によって、構造体から研磨停止層２２が除去されて下に存在するパッド酸化膜２０が露出する。たとえば、リン酸を用いると、構造体から研磨停止層２２を選択的に除去することができる。構造体から研磨停止層２２を除去したら、露出したパッド酸化膜層（すなわち層２０）を選択的に除去してＳｉ含有層１８を露出させる。これには、Ｓｉと比べて酸化膜の除去に選択性のある既存のエッチング・プロセスを使用することができる。たとえば、希釈フッ化水素酸を用いると、構造体からパッド酸化膜２０を選択的に除去することができる。
【００４０】
パッド酸化膜２０を選択的に除去したら、Ｓｉ含有層１８の露出表面にフロント（上部）ゲート誘電体３４を形成する。フロント・ゲート誘電体３４はバック・ゲート誘電体１６と同じまたは異なる材料から成る。また、フロント・ゲート誘電体３４は既存の任意の堆積プロセス（たとえばＣＶＤ）を用いて形成することができる。フロント・ゲート誘電体３４の厚さは変化しうるが、通常は約１ｎｍ〜約３ｎｍである。
【００４１】
次いで、既存の堆積プロセスを用いて構造体上にゲート電極材料（たとえばポリシリコン、導電性金属、シリサイド、または多層を含むこれらの任意の組み合わせ）を堆積する。次いで、既存の堆積プロセスを用いてゲート電極材料上にマスク材料（たとえば酸化物、窒化物、またはオキシナイトライド）を堆積する。ゲート電極として好ましい材料はポリシリコンである。
【００４２】
次いで、マスクとゲート電極材料をパターニングする。この結果、Ｐドープのバックプレーン領域３２上に横たわるフロント・ゲート誘電体３４の一部の上にパターニング済みのゲート電極３６とパターニング済みのマスク３８が得られる。このパターニングはパターニング済みレジスト・マスク（図示せず）とエッチングを用いて行う。
【００４３】
次いで、少なくともパターニング済みのゲート電極材料３６とパターニング済みのマスク３８の一部の露出した側壁に第１の横幅を有する第１のスペーサ４０を形成する。第１のスペーサ４０は酸化マスクとしても機能しうる絶縁材料（たとえば窒化シリコン）から成る。第１のスペーサ４０は絶縁材料の堆積とエッチングによって形成する。第１のスペーサ４０の横幅は通常、約２０ｎｍ〜約２００ｎｍである。第１のスペーサ４０の横幅は引き続く酸化工程においてパターニング済みの電極ゲート電極３６直下に酸化が部分成長しないのに十分な厚さにする必要がある。上述した諸工程を行った後に形成される構造体をたとえば図６に示す。
【００４４】
図７は本発明の任意実行実施形態を示す図である。図７では、構造体中に酸素シード領域４２を形成している。任意実行事項の酸素シード領域４２は酸素または他の好適な酸化促進剤を構造体中にイオン打ち込みして形成する。その際、酸素シード領域４２が第１のスペーサ４０と自己整合するようにする。本発明では、任意実行事項の酸素シード領域４２を用いて、引き続く構造体中への分離領域４４の自己整合態様での成長を促進させている。
【００４５】
図８は図６（あるいは任意実行事項としての図７）に示す構造体を熱酸化プロセスにさらした後に形成される構造体を示す図である。図示するように、熱酸化プロセスの結果として得られる構造体は自己整合分離領域４４を備えている。熱酸化に続いて、Ｓｉ含有層１８中にレッジ４６を形成する。Ｓｉ含有層１８のレッジ４６はパターニング済みのゲート電極３６の外部垂直端を越えて伸びているが、第１のスペーサ４０の外端を越えて伸びてはいない。図８中の鎖線の右側にもレッジ４６と自己整合分離領域４４の等価物が形成される。
【００４６】
自己整合分離領域４４を形成した後、選択エッチング・プロセスを用いて構造体から第１のスペーサ４０を除去し、以前に第１のスペーサ４０が随伴していた領域に第２のスペーサ４８を形成する。第２のスペーサ４８は堆積とエッチングによって形成するが、第２のスペーサ４０と同じまたは異なる材料から成る。第２のスペーサ４８の横幅は第１のスペーサ４０の横幅より小さくする。具体的には、第２のスペーサ４８の横幅は約１０ｎｍ〜約３０ｎｍであるが、約１５ｎｍ〜約２５ｎｍであるのが好ましい。第２のスペーサ４８はレッジ４６の内側部分の上に形成し、レッジ４６の外側部分は露出したままにしておく。
【００４７】
次いで、レッジの外側部分にソース／ドレイン延長イオン打ち込みを行い、Ｓｉ含有層１８にソース／ドレイン延長イオン打ち込み領域５０を形成する。ソース／ドレイン延長領域５０を含む露出したレッジ４６はその上にＳｉ含有層を成長させるためのシード領域として機能する。上述した処理工程を行った後に結果として得られる構造体を図９に示す。
【００４８】
図１０はソース／ドレイン・コンタクト領域５２を形成した後に結果として得られる構造体を示す図である。ソース／ドレイン・コンタクト領域５２は選択横方向エピタキシャル全面成長プロセスを用いて形成する。ソース／ドレイン・コンタクト領域５２はソース／ドレイン延長領域５０を含むＳｉ含有層１８の横方向レッジ４６の上および自己整合分離領域４４の上に形成する。ソース／ドレイン・コンタクト領域５２は第２のスペーサ４８の少なくとも垂直端と接触している。
【００４９】
ソース／ドレイン・コンタクト領域５２の形成に続いて、構造体の一部の上にＮ型ドープのバックプレーン領域３０を覆うレジスト・マスク（図示せず）を形成する。そして、浅いイオン打ち込みプロセスを用いてソース／ドレイン・コンタクト領域５２の露出した領域中にソース／ドレイン領域５４を形成する。図１１参照。この浅いイオン打ち込みプロセスはソース／ドレイン・コンタクト領域５２の下に存在する領域中にドーパントがまったく打ち込まれないということを保証するものである必要がある。レジストによる阻止とイオン打ち込みの上述した工程はＰＦＥＴ（図示せず）用のイオン打ち込みを行う際にも使用することができる。
【００５０】
次いで、ソース／ドレイン領域５４下にスペーサ５６（これは本発明で使用する第３のスペーサである）を形成する。スペーサ５６の一部は第２のスペーサ４８の露出した垂表面に接触している。次いで、パターニング済みのゲート電極３６下に設けられているマスク３８を除去する。以上の結果として得られる構造体をたとえば図１２に示す。
【００５１】
次いで、構造体の一部の上にレジスト・マスク（図示せず）を形成し、ドープしたバックプレーン領域３０上に形成された自己整合分離領域４４の露出部分を選択エッチング（たとえばＲＩＥ）を用いて除去する。この結果として得られる構造体をたとえば図１３に示す。選択エッチングを行ったら、上述したレジスト・マスクを構造体から剥離する。
【００５２】
次いで、別のレジスト・マスク（図示せず）を形成し、Ｎ露出した型ドープのバックプレーン領域３０の一部、露出したソース／ドレイン・コンタクト領域５２の一部、およびゲート電極３６の一部にＮ型ドーパントの深いイオン打ち込みを行う。この結果として得られる構造体をたとえば図１４に示す。図１４において、参照符号５８はＮ型ゲート領域を指示し、参照符号６０はＮ型ソース／ドレイン領域を指示し、参照符号６２はＮ型ドープのバックプレーン・コンタクト領域を指示している。次いで、レジストを剥離し、上述した工程を構造体のＰＦＥＴについて繰り返す。
【００５３】
図１５は領域５８、６０、および６２の露出部分をシリサイド化した後に形成される構造体を示す図である。参照符号６４で指示されたシリサイド領域は既存のシリサイド化プロセスを用いて形成する。すなわち、領域５８、６０、および６２の上に高融点金属（たとえばＴｉやＣｏ）を堆積し、構造体をアニールして高融点金属を含む領域にシリサイド６４を形成し、反応しなかった高融点金属を構造体から除去する。
【００５４】
以上、特に本発明の好適な実施形態について本発明を示すとともに説明したが、当業者が理解すべき点を挙げると、本発明の本旨と範囲の内で形態と詳細において上述した変形および他の変形をなすことができる。したがって、本発明は上で記述するとともに説明したとおりの形態と詳細に限定されず、特許請求の範囲に示す通りのものである。
【００５５】
まとめとして以下の事項を開示する。
（１）
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
ドープしたバックプレーン領域であって、前記ドープしたバックプレーン領域の一部に隣接して設けられた分離領域を備えた、ドープしたバックプレーン領域と、
前記分離領域を含まない前記ドープしたバックプレーン領域の表面部分の上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられレッジを備えたＳｉ含有層であって、前記レッジの各々はソース／ドレイン延長領域を備えている、Ｓｉ含有層と、
前記Ｓｉ含有層の一部の上に設けられたフロント・ゲート誘電体と、
前記フロント・ゲート誘電体上に設けられたフロント・ゲートであって、前記フロント・ゲートはその側壁にスペーサを備えている、フロント・ゲートと、
前記フロント・ゲートに近接し前記分離領域上に設けられたソース／ドレイン領域であって、前記ソース／ドレイン領域は前記ソース／ドレイン延長領域に接触している、ソース／ドレイン領域と
を備えた
二重ゲート型電界効果トランジスタ。
（２）  さらに、
前記ソース／ドレイン領域および前記フロント・ゲートの上に設けられたシリサイド領域
を備えた、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（３）  さらに、
前記分離領域に隣接して設けられたコンタクト領域
を備えた、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（４）
前記コンタクト領域がその上に設けられたシリサイド層を備えている、
上記（３）に記載の二重ゲート型電界効果トランジスタ。
（５）
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（６）
前記分離領域が前記フロント・ゲートに自己整合している、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（７）
前記ドープしたバックプレーン領域が下部絶縁体上に設けられており、前記下部絶縁体が処理ウェーハ上に設けられている、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（８）
前記バック・ゲート誘電体および前記フロント・ゲート誘電体の双方が酸化物から成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（９）
前記分離領域が酸化物から成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１０）
前記フロント・ゲートがポリシリコンから成る、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１１）
前記フロント・ゲート直下に設けられた前記Ｓｉ含有層の一部がＤＧＦＥＴのボディ領域として機能する、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１２）
前記ソース／ドレイン領域が前記レッジ上に設けられたＳｉ含有領域中に設けられている、
上記（１）に記載の二重ゲート型電界効果トランジスタ。
（１３）
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を形成する方法であって、
少なくとも、ドープしたバックプレーン領域と、前記ドープしたバックプレーン領域上に形成したバック・ゲート誘電体と、前記バック・ゲート誘電体上に形成したＳｉ含有層と、前記Ｓｉ含有層上に形成したフロント・ゲート誘電体と、前記フロント・ゲート誘電体上に形成したフロント・ゲートとを備えた構造体を準備する工程であって、前記構造体が少なくとも前記ドープしたバックプレーン領域に隣接した分離トレンチ領域を備えている、工程と、
前記フロント・ゲートの露出した側壁に第１の横幅を有する第１のスペーサを形成する工程であって、前記第１のスペーサが下に存在する前記Ｓｉ含有層を酸化から保護している、工程と、
前記ドープしたバックプレーン領域の一部に隣接するとともにそれを覆う、前記構造体の一部の領域に分離領域を形成する工程であって、該工程によって前記第１のスペーサの下の前記Ｓｉ含有層にレッジを形成する、工程と、
前記第１のスペーサを除去し、それを第２のスペーサで置き換える工程であって、前記第２のスペーサは前記第１のスペーサの前記第１の横幅より狭い横幅を有する、工程と、
前記レッジの上に接触してＳｉ含有領域を選択的に成長させる工程と、
前記Ｓｉ含有領域中にソース／ドレイン領域を形成する工程と
を備えた
方法。
（１４）
前記構造体を、ボンディングし薄化するプロセスを用いて準備する、
上記（１３）に記載の方法。
（１５）
前記分離領域を前記フロント・ゲートに自己整合させるとともに酸化プロセスで形成する、
上記（１３）に記載の方法。
（１６）
前記自己整合した分離領域を形成する前に、酸素イオンまたは別の好適な酸化促進剤を前記構造体中にイオン打ち込みする、
上記（１５）に記載の方法。
（１７）
前記第１のスペーサの横幅が約２０ｎｍ〜約２００ｎｍである、
上記（１３）に記載の方法。
（１８）
前記第２のスペーサの横幅が約１０ｎｍ〜約３０ｎｍである、
上記（１３）に記載の方法。
（１９）  さらに、
前記ソース／ドレイン領域および前記フロント・ゲートの上にシリサイド領域を形成する工程
を備えた、
上記（１３）に記載の方法。
（２０）  さらに、
前記分離領域に隣接してコンタクト領域を形成する工程
を備えた、
上記（１３）に記載の方法。
（２１）
前記選択的に成長させる工程がエピタキシャル・シリコン全面成長プロセスから成る、
上記（１３）に記載の方法。
（２２）
前記ドープしたバックプレーン領域を下部絶縁体上に形成し、前記下部絶縁体を処理ウェーハ上に形成する、
上記（１３）に記載の方法。
（２３）
前記ドープしたバックプレーン領域をイオン打ち込みおよびアニールによって形成する、
上記（１３）に記載の方法。
（２４）
前記ドープしたバックプレーン領域がＰ型ポリシリコンから成るとともに前記フロント・ゲートがＮＦＥＴである、
または、
前記ドープしたバックプレーン領域がＮ型ポリシリコンから成るとともに前記フロント・ゲートがＰＦＥＴである、
上記（１３）に記載の方法。
【図面の簡単な説明】
【００５６】
【図１】自己整合分離領域とＳｉレッジを備えた本発明に係るＤＧＦＥＴ構造体を（断面図を通じて）模式的に示す図である。
【図２】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図３】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図４】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図５】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図６】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図７】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図８】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図９】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１０】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１１】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１２】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１３】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１４】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【図１５】図１に示すＤＧＦＥＴを形成する際に使用する基本処理工程を（断面図を通じて）模式的に示す図である。
【符号の説明】
【００５７】
１０  処理ウェーハ
１２  下部絶縁体
１４  ポリシリコン・バックプレーン領域
１６  バック・ゲート誘電体
１８  Ｓｉ含有層
２０  パッド酸化膜
２２  研磨停止層
２４  分離トレンチ開口
２６  トレンチ酸化膜下敷き
２８  誘電体トレンチ材料
３０  Ｎ型にドープしたバックプレーン領域
３２  Ｐ型にドープしたバックプレーン領域
３６  ゲート電極
３８  マスク
４０  第１のスペーサ
４２  酸素シード領域
４４  分離領域
４６  レッジ
４８  第２のスペーサ
５０  ソース／ドレイン延長領域
５２  ソース／ドレイン・コンタクト領域
５４  ソース／ドレイン領域
５６  スペーサ
５８  Ｎ型ゲート領域
６０  Ｎ型ソース／ドレイン領域
６２  Ｎ型ドープのバックプレーン・コンタクト領域
６４  シリサイド領域
【図１】
2004207714.tif 000003
【図２】
2004207714.tif 000004
【図３】
2004207714.tif 000005
【図４】
2004207714.tif 000006
【図５】
2004207714.tif 000007
【図６】
2004207714.tif 000008
【図７】
2004207714.tif 000009
【図８】
2004207714.tif 000010
【図９】
2004207714.tif 000011
【図１０】
2004207714.tif 000012
【図１１】
2004207714.tif 000013
【図１２】
2004207714.tif 000014
【図１３】
2004207714.tif 000015
【図１４】
2004207714.tif 000016
【図１５】
2004207714.tif 000017