(57)【要約】【課題】従来のマルチプロセッサシステムでは困難であった複数のプロセッサ間の動作同期あるいは時刻同期の実現を容易にし、ファブリックを経由したプロセッサ間通信を妨げることない動作同期回路を得る。【解決手段】ファブリックを経由しプロセッサカードに実装されたプロセッサが相互に通信を行うマルチプロセッサシステムにおいて、プロセッサカードは、カード内部バスにより、主たる演算処理を行うプロセッサとデータ通信変換器、動作同期信号送受信器が接続されポートを具備する。プロセッサカードは動作同期バス・バックパネルに固定され、動作同期バスとバス接続される。マスタ・スレーブ設定信号によってただ１つマスタ設定された動作同期信号送受信器が、動作同期を行う。【選択図】        図１
2004287493.tif 000002
【特許請求の範囲】
【請求項１】
カード内部バスと、
前記カード内部バスに接続され、前記カード内部バス上の電気信号をファブリック上に送信するための変換を行うデータ通信変換器と、
前記データ通信変換器とファブリックとを接続するポートと、
前記カード内部バスと動作同期をとるための動作同期バスとを接続する動作同期信号送受信器と、
を備える動作同期回路。
【請求項２】
共通バスと、
前記カード内部バスに接続され、前記カード内部バスの電気信号を前記共通バスをデータに変換する共通バス変換器と、
を備える請求項１に記載の動作同期回路。
【請求項３】
前記共通バスが複数である請求項２に記載の動作同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数のプロセッサが並列に動作するマルチプロセッサシステムで、各プロセッサ間通信を行うための電気信号の接続を行ったり、電気信号の電気的特性を変換し接続したり、あるいは光ファイバーと接続し光信号と電気信号とを相互に変換するポートと、これらのポート間を相互に接続し、電気または光信号がその信号自身が指し示すポート間、あるいはポート同士の接続方法により一意に定められたポート間で信号の送受信を行うファブリックを備えるシステムにおいて、それぞれのプロセッサの動作を同期させるための回路に関するものである。
【０００２】
【従来の技術】
マルチプロセッサシステムでは、それぞれのプロセッサが並列に動作を行うため、システム開発におけるハードウェアあるいはソフトウェアのデバッグや、動作中のプロセッサ間の同期について、特別な配慮が必要である。
従来のマルチプロセッサシステムとして、プロセッサが共通バスに接続された構成では、この共通バスに時刻同期のための機構を追加している（例えば、特許文献１参照。）。また、プロセッサがネットワークに接続された構成では、新たにトリガ信号をプロセッサに提供するためのネットワークを追加している（例えば、特許文献２参照。）。
【０００３】
【特許文献１】
特開２０００−３４８００７号公報（第６頁、第１図）
【特許文献２】
特開平５−１６５７９２号公報（第５頁、第１図）
【０００４】
【発明が解決しようとする課題】
従来のマルチプロセッサシステムでは、複数のプロセッサの動作状態を把握するために複数のプロセッサ同士の時刻を合わせることによって、システム開発段階においてプロセッサが実行するソフトウェアの命令アドレスや命令内容、変数やプロセッサ内部のレジスタ情報などの状態を記録する動作トレース情報の取得を行ったり、システム内部の複数のプロセッサで動作するソフトウェアが協調して動作することを可能にしている。この時刻同期をとるために、時刻同期情報や本来は不要なデバッグ情報を共通バスやファブリックを経由して通信していた。このため、多量のデータ送受信を行っているプロセッサ間通信の隙間に時刻同期情報が割り込まざるを得ず、送信処理や受信処理の遅延が各プロセッサ毎に一定しないことにより、厳密な時刻同期ができない。また、プロセッサが実行しているソフトウェアの内部状態とデータ送受信の依存関係を無視した時刻同期を行ってしまうことにより、例えば、あるデータの送信処理を完了したプロセッサと、そのデータの受信処理前のプロセッサとの間で動作トレース情報の収集が行われてしまう。この時、当該データは一方では送信完了であり、もう一方では未受信となり、データ送受信が正しく行われていない場合と区別が付かないといった問題が発生するなど、正しい動作トレース情報を収集できない。また、ソフトウェア開発時の不具合発生を時刻同期情報の通信が妨害して不具合の再現性を損なったり、時刻同期情報の通信時間の増加によりシステム全体の通信時間が大きくなり、システムの処理性能を低下させてしまうという問題がある。
【０００５】
この発明は係る課題を解決するために成されたものであり、プロセッサ間通信を妨げることなく動作同期を実現することを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る動作同期回路は、カード内部バスと、前記カード内部バスに接続され、前記カード内部バス上の電気信号をファブリック上に送信するための変換を行うデータ通信変換器と、前記データ通信変換器とファブリックとを接続するポートと、前記カード内部バスと動作同期をとるための動作同期バスとを接続する動作同期信号送受信器と、を備えるものである。
【０００７】
【発明の実施の形態】
実施の形態１．
以下、図を用いてこの発明に係る実施の形態１について説明する。
図１は実施の形態１によるマルチプロセッサシステムにおける動作同期回路の構成を示している。図に記載するマルチプロセッサシステムは、同一或いは異種の２個以上のプロセッサを含むシステムであり、マルチプロセッサシステム内部に設置されたＩＥＥＥ８０２．３規格に準拠したＩＥＥＥ８０２．３標準や、ＦｉｂｒｅＣｈａｎｎｅｌ（ＡＮＳＩ  Ｘ３．２３０：１９９４）、ＩｎｆｉｎｉＢａｎｄ（ＩｎｆｉｎｉＢａｎｄ  Ｔｒａｄｅ  Ａｓｓｏｃｉａｔｉｏｎ）、ＲＡＣＥｗａｙ（ＡＮＳＩ／ＶＩＴＡ  ５−１９９４）、ＲａｐｉｄＩＯ（ＲａｐｉｏＩＯ  Ｔｒａｄｅ  Ａｓｓｏｃｉａｔｉｏｎ）、Ｈｙｐｅｒ  Ｔｒａｎｓｐｏｒｔ（Ｈｙｐｅｒ  Ｔｒａｎｓｐｏｒｔ  Ｃｏｎｓｏｒｔｉｕｍ）、ＳＴＡＲＦＡＢＲＩＣ（ＳｔａｒＦａｂｒｉｃ  Ｔｒａｄｅ  Ａｓｓｏｃｉａｔｉｏｎ）、ＰＣＩ  Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｓｐｅｃｉａｌ  Ｉｎｔｅｒｅｓｔ  Ｇｒｏｕｐ）や前記規格の上位互換規格、あるいはその他の規格に準拠した電気あるいは光信号で装置間を１対１に通信する接続の組み合わせであり、どの装置間であっても相互にデータ授受を行うことができる接続網であるファブリック６を経由し、２個以上のプロセッサカードに実装されたプロセッサが相互に通信を行うシステムである。マルチプロセッサシステムを構成する２個以上のプロセッサカードは、プロセッサカード（１）２，プロセッサカード（２）１１，プロセッサカード（ｎ）１３に示すように、それぞれがファブリック６と、このファブリック内部を伝達する信号をプロセッサカード上の電気信号に変換し接続するポート５によって接続されている。プロセッサカード（１）２，プロセッサカード（２）１１、プロセッサカード（ｎ）１３では主たる演算処理を行うプロセッサ（１）１，プロセッサ（２）１０、プロセッサ（ｎ）１２がそれぞれ並列に動作する。それぞれのプロセッサカードにはプロセッサと他の電子回路を電気的に接続するカード内部バス３がある。このカード内部バス３には、ポート５と接続するための電気信号と、カード内部バス３上の電気信号とを、データ内容を保持しつつ、それぞれの伝送方式と電気的特性を相互に変換し、ファブリック６上で発生が予見される誤データの伝送の検出や訂正することもできるデータ通信変換器４が接続される。プロセッサ（１）１、プロセッサ（２）１０，プロセッサ（ｎ）１２がそれぞれ送受信を行うデータは、前記カード内部バス３，データ通信変換器４，ポート５、ファブリック６を経由して相互に伝達される。ファブリック６の内部接続方法に関しては、クロスバースイッチ等のポイントツーポイント接続や、あるいは直接プロセッサカードのポート同士をリング状に接続する方法などがあるが、その構造の詳細については割愛する。
【０００８】
プロセッサカード（１）２には、カード内部バス３に接続された動作同期信号送受信器２０ａが接続される。この動作同期信号送受信器２０ａはカード内部バス３と接続することにより、動作同期バス２１を構成する信号を制御・観測する装置である。動作同期信号送受信器２０ａは、プロセッサ（１）１の指示によりいつでも図２に示す動作同期バス２１を構成する同期信号２３とデータ信号２４を駆動し、またステータス信号２５を読みとることができる。プロセッサカード（２）１１，プロセッサカード（ｎ）１３にも同様に動作同期信号送受信器２０ｂおよび２０ｃが接続されており、これらのプロセッサカードは動作同期バス２１が電気的に実装された動作同期バス・バックパネル２７に機構的に固定され、動作同期バス２１と電気的にバス接続される。このバス接続構成は、動作同期信号送受信器が同一の電気特性を有することで共通の動作同期バス２１と相互に接続できることから、プロセッサ（１）１と他のプロセッサ（２）１０、プロセッサ（ｎ）１２がそれぞれ異なる種類のものであっても、あるいはカード内部バス３がそれぞれのプロセッサカードで異なる種類のバスであっても接続することができる。動作同期バス２１に接続された動作同期信号送受信器は、ただ一つの動作同期信号送受信器２０ａがマスタとして動作し、マスタ以外の他のすべての動作同期信号送受信器２０ｂ、２０ｃはスレーブとして動作する。マスタ設定された動作同期信号送受信器２０ａは、動作同期バス２１の信号のうち、同期信号２３とデータ信号２４を駆動し、ステータス信号２５を読みとることができる。一方、スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃは、同期信号２３とデータ信号２４を読みとることができ、ステータス信号２５を駆動することができる。マスタあるいはスレーブの動作設定は、それぞれ専用に設計されたマスタ専用の動作同期信号送受信器とスレーブ専用の動作同期信号送受信器であっても良いし、マスタおよびスレーブの共通に設計された動作同期信号送受信器に対し、内部動作を決定するためマスタ・スレーブ設定信号２２をプロセッサカード毎に設定してもよい。この場合、このマスタ・スレーブ設定信号２２は、ただ１枚のプロセッサカード（１）２に対してのみマスタ設定を指示する電気信号を供給し、その他のプロセッサカード（２）１１，プロセッサカード（ｎ）１３にはスレーブ設定を指示する電気信号を供給する。プロセッサカードが同一構成のカードであっても、ただ一つのプロセッサカード（１）２がマスタ設定された動作同期信号送受信器２０ａとして動作し、他のプロセッサカード（２）１１，（ｎ）１３がスレーブ設定された動作同期信号送受信器２０ｂ、２０ｃとして動作できるように、動作同期バス・バックパネル２７はカードを固定する位置によってマスタ・スレーブ設定信号２２をマスタ設定あるいはスレーブ設定を指示する信号を供給する。この構成によりマスタ設定とスレーブ設定を各カード毎に設定する手間を省くことができ、動作同期バス２１に接続されたすべての動作同期信号送受信器がスレーブ設定されたり、あるいは、２つ以上が同時にマスタ設定されることを防ぐことができる。また、別の構成では、マスタ・スレーブ設定信号２２を用いずに、ソフトウェアにより、プロセッサがカード内部バス３を経由して動作同期信号送受信器にマスタ設定あるいはスレーブ設定を指示する構成でも良い。
【０００９】
動作同期バス２１の詳細を図２を用いて説明する。ＶＭＥ（Ｖｅｒｓａ  Ｍｏｄｕｌｅ  Ｅｕｒｏｐｅ）規格のバスやＣｏｍｐａｃｔＰＣＩ（Ｃｏｍｐａｃｔ  −  Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）規格のバスと異なり、１本の同期信号２３と、動作状態や時刻を通知するための１本以上のデータ信号２４と、各動作同期信号送受信器の内部状態を共有するための１本以上のステータス信号２５から構成される。また、動作同期信号送受信器２０ａ、２０ｂ、２０ｃの内部にはタイマ・レジスタ回路２６が含まれる。タイマ・レジスタ回路２６は、プロセッサがカード内部バス３を経由して制御可能な回路である。タイマ・レジスタ回路２６は、プロセッサがタイマ動作の開始を要求すると、時刻計時を行うために用意された回路が動作し、一定時間が経過する毎にその時刻を内部で計算し、その時刻を保持する機能を有する。プロセッサはいつでもこのタイマ・レジスタ回路２６で計算され保持された時刻を読みとることができ、タイマ動作開始を要求してから経過した時間を取得することができる。また、マスタ設定された動作同期信号送受信器２０ａは、プロセッサからの指示に基づきタイマ・レジスタ回路２６が一定時間ごとに計算した時刻をデータ信号２４に出力することができる。また、スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃは、データ信号２４を経由してマスタ設定された動作同期信号送受信器２０ａが出力した時刻を読みとり、タイマ・レジスタ回路２６に保持することができる。この時刻は、プロセッサ（２）１０，プロセッサ（ｎ）１２がカード内部バス３を経由して読みとることができる。また、あるいは、プロセッサが指定した動作同期符号をマスタ設定された動作同期信号送受信器２０ａのタイマ・レジスタ回路２６に書き込み、プロセッサが符号の送信を要求すると、その動作同期符号をデータ信号２４に出力する。スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃは、このデータ信号２４から動作同期符号を読みとり、タイマ・レジスタ回路２６に保持する。この動作同期符号は、プロセッサ（２）１０，プロセッサ（ｎ）１２がカード内部バス３を経由して読みとることができる。
【００１０】
プロセッサカードの中でマスタ・スレーブ設定信号２２のマスタ設定指示により唯一マスタに設定されたプロセッサカード（１）２は、このマルチプロセッサシステムにおける動作同期バス２１の管理権限を持つ。スレーブ設定された各プロセッサカードでは、プロセッサ（２）１０，プロセッサ（ｎ）１２のそれぞれがシステム動作の準備が完了した時点で動作開始可能な状態を通知するためタイマ・レジスタ回路２６にステータスを書き込む。これを受け、スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃは、動作同期バス２１にステータス信号２５を出力する。このステータス信号２５は、マスタ設定されたプロセッサカード（１）２の動作同期信号送受信器２０ａで受信され、タイマ・レジスタ回路２６に保持される。
【００１１】
プロセッサ（１）１は、このステータス信号２５をカード内部バス３を経由してタイマ・レジスタ回路２６から随時読み出すことができる。この読み出しにより、スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃを搭載するプロセッサカード（２）１１，（ｎ）１３の動作状態を把握できる。プロセッサ（１）１は、それぞれのプロセッサカードの起動時間に差異がある場合でも、このタイマ・レジスタ回路２６から得られるステータス信号２５の状況を監視することにより、すべてのプロセッサカードのシステム動作の準備ができるまで待つことができる。この機構により、起動準備が整わないプロセッサが接続された状態で、早く起動が完了したプロセッサがむやみにファブリック６を経由した通信を開始し、起動完了前のプロセッサとの通信が確立できずに不具合を発生してしまうことを防ぐことができる。
【００１２】
プロセッサ（１）１はシステム動作を開始させるため、自身の起動準備完了と、前記仕組みにより知り得た他のプロセッサの起動準備完了を以て、これ以降の任意の時点でシステム動作を開始できる。システム動作開始にあたりプロセッサ（１）１は、同期開始時刻として動作開始を通知するためにあらかじめ示し合わせた符号あるいは時刻ゼロを示す符号をマスタ設定された動作同期信号送受信器２０ａのタイマ・レジスタ回路２６に設定する。マスタ設定された動作同期信号送受信器２０ａは、この符号をデータ信号２４に出力し、同期信号２３をパルス駆動する。動作同期バス２１に接続されたスレーブ設定された動作同期信号送受信器２０ｂ、２０ｃは、この同期信号２３の論理Ｌから論理Ｈあるいは構成によっては論理Ｈから論理Ｌへ遷移するエッジを受信することにより、同期信号の信号伝送遅延時間と、この信号を送受信する素子部品の物理的な応答遅延時間との合計時間の各プロセッサカードにおける差の範囲内にて、完全に同期する。従って、同期の精度は、同期信号２３のパルス幅やデータ信号２４の伝送遅延には依存しない。
【００１３】
動作同期開始の後、プロセッサはそれぞれのプロセッサカードが持つデータ通信変換器４およびポート５，ファブリック６を経由した高速なデータ送受信を開始する。プロセッサ（１）１が、マルチプロセッサシステムの動作同期管理を行う必要がない場合には、プロセッサ（１）１が動作同期信号送受信器２０ａに含まれるタイマ・レジスタ回路２６を制御してタイマ動作を指示することにより、プロセッサ（１）１のソフトウェア動作によらず、他のプロセッサカード（２）１１やプロセッサカード（ｎ）１３上のスレーブ設定された動作同期信号送受信器２０ｂ、２０ｃに対して規定時間間隔でデータ信号２４に時刻データを出力するとともに同期信号２３をパルス駆動する。前記動作により、他のプロセッサ（２）１０やプロセッサ（ｎ）１２に対して時刻同期を行うことができる。更に、プロセッサ（１）１もタイマ・レジスタ回路２６を参照することで時刻情報を参照することができるため、時刻同期を行うことができる。また、それぞれのプロセッサが具備するプログラム動作の割り込み処理を指示する割り込み入力を割り込み信号線３３により動作同期信号送受信器２０ａ、２０ｂ、２０ｃと接続し、同期信号２３のパルス発生と同時に割り込み信号を通知することで、ソフトウェア処理内容によらず、時刻同期の発生を通知しても良い。
【００１４】
プロセッサ（１）１が、マルチプロセッサシステムの同期管理を行う場合には、マスタ設定された動作同期信号送受信器２０ａに含まれるタイマ・レジスタ回路２６に適切な動作同期符号を書き込む。この書き込み動作により動作同期信号送受信器２０ａは、データ信号２４に指定された符号を出力するとともに同期信号２３をパルス駆動する。
スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃは、同期信号２３を受信する毎に、データ信号２４の符号を取り込み、タイマ・レジスタ回路２６に保持する。プロセッサは随時、カード内部バス３からこのタイマ・レジスタ回路２６を読みとることによりプロセッサ（１）１からの動作同期のための符号を取得し、動作同期を行うことができる。また別の構成では、同期信号２３を受信する毎に、スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃがプロセッサが具備する割り込み入力に対して割り込み信号線３３を接続し、プロセッサのソフトウェア処理内容によらずに動作同期信号の受信をプロセッサに通知しても良い。
【００１５】
動作同期バス２１の各信号のタイミングを図３を用いて説明する。同期信号２３は、そのパルス上の波形のエッジ部分において有効な信号であり、例えば図３のように論理Ｌから論理Ｈに移行する時点で同期をとるものとする。また、別の構成では論理Ｈから論理Ｌに移行する時点で同期をとっても良い。この信号はマスタ・スレーブ設定信号２２によりマスタ設定された動作同期信号送受信器２０ａが出力する。データ信号２４は１本以上の信号線で構成され、システムの動作同期に必要な符号を表現できるに足る信号線数から構成される。この信号は、同期信号２３の信号が論理Ｌから論理Ｈ、あるいは構成によっては論理Ｈから論理Ｌへ遷移する時刻では符号が確定しており、マスタ設定された動作同期信号送受信器２０ａが出力し、スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃが読みとる。ステータス信号２５は、スレーブ設定された動作同期信号送受信器２０ｂ、２０ｃが出力し、各プロセッサが動作可能な状態になると論理Ｌから論理Ｈあるいは構成によっては論理Ｈから論理Ｌに設定する。複数のプロセッサのステータス信号を同時に読みとるために、プロセッサの個数に応じた線数で構成してもよいし、１本の信号を２個以上のプロセッサで共有しても良い。
【００１６】
実施の形態２．
図４はこの実施の形態２によるマルチプロセッサシステムにおける動作同期回路の構成を示している。図に記載されるマルチプロセッサシステムは、広く市販されているＶＭＥ規格のバスやＰＣＩ規格、ＣｏｍｐａｃｔＰＣＩ規格のバスなどの共通バス・バックパネル３２の堅牢な構造で支持し、規格上許容されるバックパネルの空き信号線に動作同期バス２１を配置する構成である。
【００１７】
プロセッサカード（１）２，プロセッサカード（２）１１，プロセッサカード（ｎ）１３は、共通バス・バックパネル３２に挿入される。共通バス３１は、ＶＭＥ規格、ＰＣＩ規格、ＣｏｍｐａｃｔＰＣＩ規格バスなどアドレス線、データ線、制御信号が共通規格に基づいて接続されたバスであり、この共通バス規格に基づく電気信号と、カード内部バス３の電気信号との電気的特性やデータ交換手順を相互に変換しデータ転送を行う共通バス変換器３０を経由し、カード内部バス３と接続される。
ここで、動作同期バス２１は、最小構成では同期信号２３，データ信号２４，ステータス信号２５の信号線をそれぞれ１本から構成可能であり、容易に共通バス３１の空き信号線を使用することができる。また、電気信号の特性上、複雑な手順を踏む共通バス３１と比較して、同期信号２３のパルス状の信号のエッジによって動作同期を行うことができるという特性から、空き信号線を利用しても、その信号線の電気信号の伝搬遅延にのみ依存する。このため、それぞれの動作同期信号送受信器に伝達される時刻はプロセッサの動作に比べて十分な精度が得られる。
また、共通バス・バックパネル３２にカードを挿入する位置に応じてマスタ・スレーブ設定信号２２をただ１つのマスタ設定信号と、他のスレーブ設定信号とに設定する。この構成によりマスタ設定とスレーブ設定を各カード毎に設定する手間を省くことができ、動作同期バス２１に接続されたすべての動作同期信号送受信器がスレーブ設定されたり、あるいは、２つ以上が同時にマスタ設定されることを防ぐことができる。また、別の構成では、マスタ・スレーブ設定信号２２を用いずに、ソフトウェアにより、プロセッサがカード内部バス３を経由して動作同期信号送受信器にマスタ設定あるいはスレーブ設定を指示する構成でも良い。
【００１８】
実施の形態３．
図５はこの実施の形態３のマルチプロセッサシステムにおける動作同期回路の構成を示している。図に記載されるマルチプロセッサシステムは、異なる複数の共通バス・バックパネル３２に接続された共通のファブリック６に接続されるプロセッサカード間において動作同期が行える構成である。
【００１９】
異なる共通バス・バックパネル３２の間に、動作同期バス２１を構成する同期信号２３，データ信号２４，ステータス信号２５を結線するための接続装置であるコネクタ２８を接続し、同期信号２３、データ信号２４、ステータス信号２５を電気的に接続する配線であるケーブル２９にてバックパネル間を接続する。通常、このような構成を例えば共通バス３１に適用することは電気的特性上から困難であるが、動作同期バス２１は、共通バス３１の動作に比して低速であることから、その電気的特性は極めて平易であるため、ケーブル２９による延長は容易である。また、共通バス３１が異なる種類の規格のもの同士であっても動作同期バス２１は共通にすることが可能であり、容易に動作同期を行えるという特徴を備える。
【００２０】
実施の形態４．
図６はこの実施の形態４のマルチプロセッサシステムにおける動作同期回路の構成を示している。図に記載されるマルチプロセッサシステムは、ファブリック６とは直接の接続を持たないカードで、共通バスを経由してメモリとの読み書きを行ったり、外部機器からの信号入力や外部機器を制御するための信号出力を行う入出力カード１５が共通バス３１に接続される構成である。
【００２１】
入出力カード１５上のカード内部バス３には、外部機器からの入力信号の電気特性を変換し保持したり、外部機器が要求する電気特性に合わせた信号を出力したり、あるいは、入力信号のアナログ−デジタル変換や、その逆にデジタル−アナログ変換して出力信号を生成する入出力制御器１４が接続され、図示されていない外部機器との入出力制御を行う。カード内部バス３は、プロセッサカード（１）２やその他のカード内部バス３と同一バスでも良いし、この入出力カード１５に特化した専用バスあるいは単純な制御線とデータ線の集合体でも良い。外部機器からの入力信号を、マルチプロセッサシステムで処理を行うとき、いつの時刻の入力信号であるかを把握することは重要である。動作同期バス２１を経由してプロセッサカード（１）２から伝達される時刻情報や動作同期情報を、カード内部バス３を経由して入出力制御器１４が読みとることにより、入力信号とその取得時刻あるいはプロセッサ（１）１の内部状態とを対応づけることができる。これにより、共通バス３１経由で入力信号と時刻の対応づけされた情報を授受することにより、必要な演算処理を例えばプロセッサ（１）１が実行することが可能となり、システム構成が柔軟に行える特徴がある。
【００２２】
また、共通バス・バックパネル３２が設定するマスタ・スレーブ設定信号２２の構成を変更することにより、この入出力カード１５上の動作同期信号送受信器２０ｂをマスタ設定として動作させ、プロセッサカード（１）２上の動作同期信号送受信器２０ａをスレーブ設定として動作させる構成でも良い。この場合、マスタ設定された動作同期信号送受信器２０ｂに含まれるタイマ・レジスタ回路２６に対して、入出力制御器１４がタイマ動作を指示し、一定時間毎に外部機器からの入力信号の変換に合わせて時刻同期を行うことができる。
【００２３】
【発明の効果】
この発明は、以上説明したように構成されているので、プロセッサ間通信を妨げることなく動作同期を実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１を示すマルチプロセッサシステムにおける動作同期回路を説明するための図である。
【図２】この発明の実施の形態１による動作同期バスの詳細を説明するための図である。
【図３】この発明の実施の形態１による動作同期バスの信号タイミングを説明するための図である。
【図４】この発明の実施の形態２を示すマルチプロセッサシステムにおける動作同期回路を説明するための図である。
【図５】この発明の実施の形態３を示すマルチプロセッサシステムにおける動作同期回路を説明するための図である。
【図６】この発明の実施の形態４を示すマルチプロセッサシステムにおける動作同期回路を説明するための図である。
【符号の説明】
１  プロセッサ（１）
２  プロセッサカード（１）
３  カード内部バス
４  データ通信変換器
５  ポート
６  ファブリック
１０  プロセッサ（２）
１１  プロセッサカード（２）
１２  プロセッサ（ｎ）
１３  プロセッサカード（ｎ）
１４  入出力制御器
１５  入出力カード
２０ａ  マスター設定の動作同期信号送受信器
２０ｂ  スレーブ設定の動作同期信号送受信器
２０ｃ  スレーブ設定の動作同期信号送受信器
２１  動作同期バス
２２  マスタ・スレーブ設定信号
２３  同期信号
２４  データ信号
２５  ステータス信号
２６  タイマ・レジスタ回路
２７  動作同期バス・バックパネル
２８  コネクタ
２９  ケーブル
３０  共通バス変換器
３１  共通バス
３２  共通バス・バックパネル
３３  割り込み信号線
【図１】
2004287493.tif 000003
【図２】
2004287493.tif 000004
【図３】
2004287493.tif 000005
【図４】
2004287493.tif 000006
【図５】
2004287493.tif 000007
【図６】
2004287493.tif 000008