(57)【要約】【課題】低リーク化のために、メモリ周辺回路の電源遮断用のスイッチとメモリセルのしきい値を、メモリ周辺回路を構成するトランジスタよりも高くした場合、低電圧で回路性能が劣化してしまうという問題がある。【解決手段】複数のスタティック型のメモリセルと、メモリセルを制御し、メモリセルの動作電圧より小さい動作電圧を印加された回路（メモリ周辺回路）と、メモリ周辺回路とメモリ周辺回路の動作電圧のうち低い方の電圧を供給する配線との間に接続されたＭＯＳＦＥＴとを有する半導体記憶装置において、メモリ周辺回路が動作時に、ＭＯＳＦＥＴのゲートにはメモリセルの動作電圧と同じ電圧が印加する。【効果】低電圧でもその駆動力を大きくすることができ、メモリアレイとメモリ周辺回路の性能を維持したまま、低リーク化を図ることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１電圧と上記第１電圧より低い第２電圧とを動作電圧とする複数のスタティック型のメモリセルと、
上記メモリセルを制御し、第３電圧と上記第３電圧より低い第４電圧を動作電圧とする第１回路と、
上記第１回路と上記第４電圧を供給する配線との間に接続された第１ＭＯＳＦＥＴとを有し、
上記第１電圧は第３電圧より大きく、上記第１回路が第１状態のときには上記第１ＭＯＳＦＥＴのゲートには上記第１電圧が印加されることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置は、
上記メモリセルを制御し、上記第３電圧と上記第４電圧を動作電圧とする第２回路と、
上記第２回路と上記第３電圧を供給する配線との間に接続されたとの間に接続された第２ＭＯＳＦＥＴとを更に有し、
上記第２回路が第２状態のときには上記第２ＭＯＳＦＥＴのゲートには上記第１電圧が印加されることを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
上記第１ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴであり、第２ＭＯＳＦＥＴはＰ型ＭＯＳＦＥＴであることを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
上記第１回路はデコーダを具備し、
上記第２回路はワードドライバを具備することを特徴とする半導体記憶装置。
【請求項５】
請求項４に記載の半導体記憶装置において、
上記第１状態のときに、上記第２ＭＯＳＦＥＴのゲートに上記第４電圧よりも低い第５電圧を印加することを特徴とする半導体記憶装置。
【請求項６】
請求項５に記載の半導体記憶装置において、
上記第２状態のときに、上記第１ＭＯＳＦＥＴのゲートに上記第５電圧を印加することを特徴とする半導体記憶装置。
【請求項７】
請求項２に記載の半導体記憶装置において、
上記スタティック形のメモリセルは第１と第２駆動ＭＯＳＦＥＴと、第１と第２転送ＭＯＳＦＥＴと、第１と第２負荷素子とを有し、
上記第１と第２駆動ＭＯＳＦＥＴのしきい値の絶対値は上記第１回路内の同導電型のＭＯＳＦＥＴのしきい値の絶対値より高く、
上記第１ＭＯＳＦＥＴのしきい値の絶対値は上記第１回路内の同導電型のＭＯＳＦＥＴのしきい値の絶対値より高いことを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
上記第１と第２負荷素子はＭＯＳＦＥＴであって、そのしきい値の絶対値は上記第２ＭＯＳＦＥＴのしきい値の絶対値より高く、
上記第１ＭＯＳＦＥＴのしきい値の絶対値は上記第１回路内の同導電型のＭＯＳＦＥＴのしきい値の絶対値より高いことを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
上記第１と第２転送ＭＯＳＦＥＴのしきい値の絶対値は上記第１と第２駆動ＭＯＳＦＥＴのしきい値の絶対値より小さく、
上記第１と第２駆動ＭＯＳＦＥＴのしきい値は上記第１ＭＯＳＦＥＴのしきい値と等しく、
上記第２ＭＯＳＦＥＴのしきい値は上記第２回路内の同導電型のＭＯＳＦＥＴのしきい値と等しいことを特徴とする半導体記憶装置。
【請求項１０】
請求項１に記載の半導体記憶装置は、昇圧回路をさらに具備し、
上記昇圧回路は上記第３と第４電圧に基づいて、上記スタティック型メモリセルの動作電圧を生成することを特徴とする半導体記憶装置。
【請求項１１】
請求項５に記載の半導体記憶装置は、負電圧発生回路をさらに具備し、
上記負電圧発生回路により、上記第５電圧が生成されることを特徴とする半導体記憶装置。
【請求項１２】
請求項１に記載の半導体記憶装置は、上記第２電圧を制御する第３回路を有し、
上記第３回路は、上記複数のスタティック型メモリセルに対し読み出し動作が行われないときに第２電圧を上記第４電圧より高くするように制御することを特徴とする半導体記憶装置。
【請求項１３】
第１電圧と上記第１電圧より低い第２電圧とを動作電圧とするスタティック型のメモリセルと、
上記メモリセルを制御し、第３電圧と上記第３電圧より低い第４電圧を動作電圧とする第１回路と、
上記第１回路と上記第３電圧を供給する配線との間に接続された第１ＭＯＳＦＥＴとを有し、
上記第１電圧は第３電圧より大きく、上記第１回路が第１状態のときには上記第１ＭＯＳＦＥＴのゲートには上記第１電圧が印加されることを特徴とする半導体記憶装置。
【請求項１４】
請求項１３に記載の半導体記憶装置は、
上記第１回路が第２状態のときには上記第１ＭＯＳＦＥＴのゲートには上記第４電圧よりも低い第５電圧が印加されることを特徴とする半導体記憶装置。
【請求項１５】
請求項１３に記載の半導体記憶装置において、
上記第１ＭＯＳＦＥＴはＰ型ＭＯＳＦＥＴであることを特徴とする半導体記憶装置。
【請求項１６】
請求項１４に記載の半導体記憶装置において、
上記第１回路はデコーダと、ワードドライバと、センスアンプとを具備することを特徴とする半導体記憶装置。
【請求項１７】
請求項１３に記載の半導体記憶装置において、
上記スタティック形のメモリセルは第１と第２の駆動ＭＯＳＦＥＴと、第１と第２の転送ＭＯＳＦＥＴと、第１と第２負荷ＭＯＳＦＥＴとを有し、
上記第１と第２負荷ＭＯＳＦＥＴのしきい値の絶対値は上記第１回路内の同導電型のＭＯＳＦＥＴのしきい値の絶対値より高く、
上記第１と第２負荷ＭＯＳＦＥＴのしきい値の絶対値は上記第１ＭＯＳＦＥＴのしきい値の絶対値より高いことを特徴とする半導体記憶装置。
【請求項１８】
請求項１７に記載の半導体記憶装置はさらに昇圧回路を有し、
上記昇圧回路は半導体装置外より供給される電圧に基づいてスタティック型のメモリセルの動作電圧を生成することを特徴とする半導体記憶装置。
【請求項１９】
第１電圧と上記第１電圧より低い第２電圧とを動作電圧とする複数のスタティック型のメモリセルと、
上記メモリセルを制御し、第３電圧と上記第３電圧より低い第４電圧を動作電圧とする第１回路と、
上記メモリセルを制御し、上記第３電圧と上記第４電圧を動作電圧とする第２回路と、
上記第１回路と上記第４電圧を供給する配線との間に接続された第１ＭＯＳＦＥＴと、
上記第２回路と上記第３電圧を供給する配線との間に接続されたとの間に接続された第２ＭＯＳＦＥＴとを有し、
上記第１電圧は第３電圧より大きく、上記第１回路が第１状態のときには上記第１ＭＯＳＦＥＴのゲートには上記第４電圧より低い電圧が印加され、
上記第２回路が第２状態のときには上記第２ＭＯＳＦＥＴのゲートには上記第４電圧が印加されることを特徴とする半導体記憶装置。
【請求項２０】
請求項１９に記載の半導体記憶装置において、
上記第１ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴであり、第２ＭＯＳＦＥＴはＰ型ＭＯＳＦＥＴであり、
上記第１回路はデコーダと、センスアンプを具備し、
上記第２回路はワードドライバを具備し、
上記スタティック型のメモリセルは第１と第２駆動ＭＯＳＦＥＴと、第１と第２転送ＭＯＳＦＥＴと、第１と第２負荷素子とを有し、
上記第１と第２駆動ＭＯＳＦＥＴのしきい値の絶対値は上記第１回路内の同導電型のＭＯＳＦＥＴのしきい値の絶対値より高く、
上記第１ＭＯＳＦＥＴのしきい値の絶対値は上記第１と第２駆動ＭＯＳＦＥＴのしきい値の絶対値より低く、
上記第２ＭＯＳＦＥＴのしきい値の絶対値は上記第１回路内の同導電型のＭＯＳＦＥＴのしきい値の絶対値より高いことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体記憶装置に関する。より特定的には、本発明はＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の待機時消費電流を低減する構成、およびＳＲＡＭを低電圧で動作させる構成に関する。
【０００２】
【従来の技術】
特許文献１には、ロジック回路に直列に接続された電源スイッチに、動作時に、ロジック回路の電源電圧とは異なる電圧を印加することにより、ロジック回路の高速化と低リーク化を両立する構成が開示されている。
特許文献２には、ＳＲＡＭセルの電源側にスイッチを設け、読み出し時と待機時には、スイッチをオン状態にして、メモリ周辺回路よりも高い電圧をＳＲＡＭセルに供給し、書き込み時にはスイッチをオフ状態にして、ＳＲＡＭセルの電源を遮断することにより、ＳＲＡＭセルの低リーク化、高速化、電圧マージンの向上を同時に実現する構成が開示されている。
【０００３】
特許文献３には、ロジック回路部を構成するトランジスタよりも、ゲート酸化膜が厚く、しきい値が高く、ゲート長が長いトランジスタで電源スイッチ、ＳＲＡＭセル、アナログ回路、入出力回路を構成し、ＳＲＡＭセルとアナログ回路には、ロジック回路部の電源電圧よりも高い入出力回路用の電源電圧が供給され、動作時に電源スイッチに入出力回路用の電源電圧を印加することにより、ＬＳＩの低リーク化と高速化を両立する構成が開示されている。
【特許文献１】特開２００１−１２７６１１
【特許文献２】特開平９−５１０４２
【特許文献３】Ｔ．Ｉｎｕｋａｉ，  Ｍ．Ｔａｋａｍｉｙａ，  Ｋ．Ｎｏｓｅ，  Ｈ．ｋａｗａｇｕｃｈｉ，  Ｔ．Ｈｉｒａｍｏｔｏ，  ａｎｄ  Ｔ．Ｓａｋｕｒａｉ，  ”Ｂｏｏｓｔｅｄ  Ｇａｔｅ  ＭＯＳ  （ＢＧＭＯＳ）：Ｄｅｖｉｃｅ／Ｃｉｒｃｕｉｔ  Ｃｏｏｐｅｒａｔｉｏｎ  Ｓｃｈｅｍｅ  ｔｏ  Ａｃｈｉｅｖｅ  Ｌｅａｋａｇｅ−Ｆｒｅｅ  Ｇｉｇａ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．４０９−４１２，  Ｍａｙ，  ２０００．
【０００４】
【発明が解決しようとする課題】
トランジスタの微細化と、ＭＯＳトランジスタで構成される大規模集積回路（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ；  ＬＳＩ）の低消費電力化のためには低電圧で動作させる必要がある。したがって、ＬＳＩの重要な構成要素として上げられるＳＲＡＭも低電圧で動作させる必要がある。
【０００５】
低電圧化でもＳＲＡＭの性能（回路の動作速度）を低下させないためには、トランジスタのしきい値Ｖｔｈを下げる必要がある。しかし、Ｖｔｈを下げるとサブスレッショルド電流と呼ばれるトランジスタがオフ状態のときにドレイン・ソース間に流れる電流が大きくなる。この電流はＶｔｈの低下とともに指数関数的に増加し、ＬＳＩが通電されているが動作していない状態（待機時）においても流れる。メモリ周辺回路は、データを保持する必要がないため、待機時に電源を遮断することでリーク電流を抑える方法が有効である。しかし、電源スイッチは高いＶｔｈで構成されるため、電源電圧が低くなるとともにその駆動力が低下し、ＳＲＡＭの性能が劣化するという問題がある。電源スイッチのサイズを大きくすれば駆動力の低下を抑えることができるが、ＳＲＡＭ全体の面積が増加し、サイズを大きくしたことによりリーク電流削減効果が低減するという新たな問題が生じる。一方、メモリセルは、データを保持する必要があるため、メモリ周辺回路のように待機時に電源遮断を行うことはできない。また、Ｖｔｈを下げるとスタティックノイズマージンも劣化するためＶｔｈは下げることができず、やはり性能が劣化するという問題がある。
【０００６】
これらの問題を同時に解決するための方法として、メモリ周辺回路を構成するトランジスタよりも、ゲート酸化膜が厚く、Ｖｔｈが高く、ゲート長が長いトランジスタで電源スイッチとメモリセルを構成し、メモリセルにはメモリ周辺回路の電源電圧よりも高い入出力回路の電源電圧が供給され、動作時に電源スイッチに入出力回路用の電源電圧を印加する方法がある。動作時に電源スイッチには入出力回路の電圧が印加されるため、電源電圧が下がった場合でも電源スイッチのサイズを大きくする必要はなく、メモリ周辺回路の回路性能を維持したままリーク電流を削減できる。また、メモリセルは高いＶｔｈで構成されるが、入出力回路の電源電圧が供給されるため、回路性能を維持したまま、待機時のリーク電流を削減できる。
【０００７】
しかしながら、この方法には、入出力回路の低消費電力化のために、入出力回路の電源電圧が低下した場合には電源スイッチの駆動能力が小さくなり、回路性能が劣化するという問題がある。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
【０００９】
複数のスタティック型のメモリセルと、メモリセルを制御し、メモリセルの動作電圧より小さい動作電圧を印加された回路（メモリ周辺回路）と、メモリ周辺回路とメモリ周辺回路の動作電圧のうち低い方の電圧を供給する配線との間に接続されたＭＯＳＦＥＴとを有する半導体記憶装置において、メモリ周辺回路が動作時に、ＭＯＳＦＥＴのゲートにはメモリセルの動作電圧と同じ電圧が印加する。
さらに、メモリ周辺回路をワードドライバとその他の回路に分け、ワードドライバの動作電圧を制御するＭＯＳＦＥＴは動作電圧のうち低い側でなく、高い側に挿入し、メモリ周辺回路が待機時に、そのＭＯＳＦＥＴのゲートにメモリセルの動作電圧と同じ電圧が印加する。
【００１０】
【発明の実施の形態】
［実施例１］
図１に本発明を用いたＳＲＡＭとこれを用いたシステムＬＳＩ全体の構成例の概略を電源の関係も含めて示す。ここでシステムＬＳＩとは、現在広く製造されているメモリ回路とロジック回路が混載されている回路である。図１では、システムＬＳＩの回路構成を示すが、ロジック回路を含まないメモリＬＳＩについての構成もロジック回路を除いて考えれば同等と考えることができる。図１において、システムＬＳＩであるＣＨＩＰは、入出力回路ＩＯと、データに所定の処理を実行するロジック回路ＬＧＣと、データを記憶するＳＲＡＭであるＳＲＭと、ＳＲＭに供給される電圧を生成するＶＵＣと、から構成される。ＳＲＭは、メモリアレイＭＡと、デコーダＤＥＣ、ワードドライバＷＤ、制御回路ＣＯＮＴ、プリチャージ・イコライザＥＱ、ＹスイッチＹＳ、センスアンプＳＡ、ライトアンプＷＡからなるメモリ周辺回路と、待機時ＷＤの電源遮断用のスイッチＭＳＷＰと、ＷＤを除くメモリ周辺回路の電源遮断用のスイッチＭＳＷＮと、ＭＳＷＮのゲート電圧を制御するためのレベル変換回路ＬＣ０から構成される。電圧ＶＤＤはＬＳＩ外部から入力され、ＬＧＣ、ＭＳＷＰ、ＤＥＣ、ＣＯＮＴ、ＥＱ、ＹＳ、ＳＡ、ＷＡに供給される。ＶＤＤよりも高い電圧ＶＣＣは外部より入力され、ＩＯに供給される。ＶＤＤよりも高い電圧ＶＤＤＨは、ＶＤＤをＶＵＣにより昇圧することで生成され、メモリアレイＭＡ、レベル変換回路ＬＣ０に常に供給される。
図２にＳＲＭの詳細を示す。メモリアレイＭＡは、複数のビット線（ＢＴ，  ＢＢ）と、複数のワード線（ＷＬ）との交点に配置された複数のメモリセル（ＭＣ）がアレイ状に配置されている。各メモリセルＭＣは、クロスカップルを構成するインバータを構成する第１と第２の駆動ＭＯＳＦＥＴ（ＭＤ１、ＭＤ２）と、第１と第２の負荷素子（ＭＬ１，ＭＬ２）と、ワード線（ＷＬ）にゲートが接続された第１と第２の転送ＭＯＳＦＥＴ（ＭＴ１，ＭＴ２）とを具備する。第１と第２の駆動ＭＯＳＦＥＴと、第１と第２の転送ＭＯＳＦＥＴはＮ型ＭＯＳＦＥＴで構成され、  第１と第２の負荷素子はＰ型ＭＯＳＦＥＴで構成される。アドレス信号によりデコーダＤＥＣでアドレス信号がデコードされ、それに基づいてワードドライバＷＤにより、複数のワード線（ＷＬ）の一本が選択される。また、制御回路ＣＯＮＴによりプリチャージ・イコライザ制御信号ＥＱＣ、読み出し用Ｙスイッチ制御信号ＹＳＲ、書き込み用Ｙスイッチ制御信号ＹＳＷ、センスアンプ制御信号ＳＡＣが生成され、各回路に出力される。ビット線（ＢＴ，  ＢＢ）には、ＥＱ、ＹＳ、ＳＡおよびＷＡが接続され、ＹＳ、ＳＡおよびＷＡにより、外部への読み出しデータ（ＤＯＵＴ）と外部からの書き込みデータ（ＤＩＮ）が処理される。信号ＡＣＴはＳＲＭの動作を制御する信号であり、”Ｈ”（”ＨＩＧＨ”レベル）の場合、ＳＲＭは動作状態であり、”Ｌ”（”ＬＯＷ”レベル）の場合、ＳＲＭは待機状態である。したがって、本実施例におけるＳＲＭは、動作しており、読み出しを行っている状態（ＲＥＡＤ）、書き込みを行っている状態（ＷＲＩＴＥ）、読み出しも書き込みも行っていない不活性状態（ＮＯＰ）、以上３状態と待機状態（ＳＴＡＮＤＢＹ）という計４つの状態が存在する。ワードドライバＷＤと動作電圧のうち高い方の動作電圧を供給する配線との間に接続されたスイッチＭＳＷＰは信号ＡＣＴの反転信号により制御され、ＷＤの電源電位を制御する。デコーダＤＥＣ等のワードドライバＷＤ以外の回路と動作電圧のうち低い方の動作電圧を供給する配線（接地配線）との間に接続されたスイッチＭＳＷＮは信号ＡＣＴをレベル変換回路ＬＣ０により変換した信号により制御され、ＷＤを除くその他のメモリ周辺回路の接地電位を制御する。スイッチＭＳＷＮとメモリセルＭＣを構成するＭＴ１、ＭＴ２、ＭＤ１、ＭＤ２、ＭＬ１、ＭＬ２のしきい値は、同導電型で比較した場合に（以下比較の前提を同様とする）スイッチＭＳＷＰとメモリ周辺回路を構成するトランジスタのしきい値よりも高い（以下では、ＭＳＷＮとＭＣを構成するトランジスタのしきい値を高しきい値、スイッチＭＳＷＰとメモリ周辺回路を構成するトランジスタのしきい値を低しきい値と呼ぶことにする。また、本願においては、しきい値の高低の比較はしきい値の絶対値で比較した場合を意味する。すなわち、しきい値の高い低いはしきい値の大きさの大きい小さいにそれぞれ対応している）。また、ＮＭＯＳトランジスタのバルク電位はＶＳＳ、メモリセルＭＣを構成するＭＬ１、ＭＬ２のバルク電位はＶＤＤＨ、その他のＰＭＯＳトランジスタのバルク電位はＶＤＤに固定されている。図３の動作波形を用いて動作時（信号ＡＣＴが”Ｈ”のとき）のＳＲＭの動作を説明する。不活性時ＮＯＰは、プリチャージ・イコライザ制御信号ＥＱＣは”Ｌ”、読み出し用Ｙスイッチ制御信号ＹＳＲは”Ｈ”、書き込み用Ｙスイッチ制御信号ＹＳＷは”Ｌ”、センスアンプ制御信号ＳＡＣは”Ｌ”となっている。読み出し動作ＲＥＡＤは、アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、ワード線ＷＬが選択される。同時にプリチャージ・イコライザ制御信号ＥＱＣは”Ｌ”（”ＬＯＷ”レベル）から”Ｈ”（”ＨＩＧＨ”レベル）になり、読み出し用Ｙスイッチ制御信号ＹＳＲは”Ｈ”から”Ｌ”に遷移する。これによりビット線（ＢＴ，  ＢＢ）に微小電位差が生じ，センスサンプ制御信号ＳＡＣでセンスアンプＳＡを活性化することにより微小電位差を増幅し読み出しデータが外部出力ＤＯＵＴに現れる。書き込み動作ＷＲＩＴＥは，アドレス信号あるいはクロックが入力されると、デコーダＤＥＣによりアドレス信号がデコードされ、ワード線ＷＬが選択される。同時にプリチャージ・イコライザ信号ＥＱＣは”Ｌ”から”Ｈ”になり，書き込み用Ｙスイッチ制御信号ＹＳＷは”Ｌ”から”Ｈ”に遷移する。同時に外部入力データＤＩＮがライトアンプＷＡを介して、ビット線（ＢＴ，  ＢＢ）に入力されデータがＷＬにより選択されたメモリセルＭＣに書き込まれる。待機時、信号ＡＣＴは”Ｌ”となり、スイッチＭＳＷＰ、ＭＳＷＮはオフし、メモリ周辺回路の電源は遮断される。
【００１１】
本実施例により性能を維持したまま低リーク化が図れる理由を説明する。
先ず、メモリセルについて説明する。以下、メモリセルの記憶ノードＮ１は”Ｈ”、記憶ノードＮ２は”Ｌ”であるものとする。メモリセルＭＣには電圧ＶＤＤＨが供給されているため、駆動ＭＯＳであるＭＤ２のゲート・ソース間にはＶＤＤＨが印加されている。この結果、駆動ＭＯＳであるＭＤ２の駆動力が上がり、読み出し時にセル電流を多くとることができるようになるため、ビット線を速く駆動することができる。また、伝達ＭＯＳであるＭＴ２と比較し駆動ＭＯＳであるＭＤ２の駆動力が上がるためスタティックノイズマージンは大きくなり、安定した読み出しができる。一方、負荷ＭＯＳであるＭＬ１の駆動力と比較して伝達ＭＯＳであるＭＴ１の駆動力が小さくなっているため書き込みに時間が掛かってしまう。これが目標を満たしていれば良いが、満たしていない場合には後述する方法により解決できる。以上により、性能を維持したまま、低リーク化を図ることができる。
【００１２】
次に、ワードドライバＷＤについて説明する。メモリセルがアクセスされていない状態では、ワードドライバ中のＰＭＯＳトランジスタがオフ状態となっており、このトランジスタを流れるサブスレッショルド電流がリーク電流となる。この電流を削減するために電源電位側にスイッチＭＳＷＰが挿入されている。スイッチＭＳＷＰは低しきい値で構成され、動作時ワードドライバは一つだけ動作するため、サイズはワードドライバ内のＰＭＯＳのサイズと同程度に設定することができる。待機時にスイッチＭＳＷＰをオフすると、ワードドライバの電源電位はスイッチＭＳＷＰのリーク電流とワードドライバ内ＰＭＯＳトランジスタのリーク電流の総和との比で決まる電位となる。このとき、ワードドライバ内のＰＭＯＳのソース・ドレイン間電圧が低く、ゲート・ソース間電圧が高く、バルク・ソース間電圧が高く、なるため、ワードドライバ内のＰＭＯＳのリーク電流が低減される。低減効果を高めるためにはリーク電流の比を大きくすれば良く、例えば、スイッチＭＳＷＰに接続するワードドライバ数を増加させれば良い。以上により、スイッチＭＳＷＰのサイズを大きくすることなく、ワードドライバの性能を維持したまま低リーク化を図ることができる。
【００１３】
最後にワードドライバＷＤを除くメモリ周辺回路について説明する。スイッチＭＳＷＮは高しきい値で構成されるが、動作時に高い電圧ＶＤＤＨが印加されるため駆動力が大きくなる。これにより、そのサイズを大きくすることなく性能を維持することができる。待機時にスイッチＭＳＷＮをオフした場合、そのドレインはＶＤＤ付近まで上昇するので、ＷＤを除くメモリ周辺回路を構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのリーク電流をともに削減することができる。ただし、電源遮断したことにより、（１）ＶＤＤからＶＳＳへの電流パス、（２）フローティングノード、ができないようにする必要がある。
以上の結果により、性能を劣化させることなく低リーク化なＳＲＡＭを実現することができる。
【００１４】
メモリアレイに高い電圧ＶＤＤＨを印加した場合に書き込みに時間が掛かってしまうという問題を解決する方法を説明する。この問題を解決するためには、メモリセルの駆動ＭＯＳであるＭＤ１とＭＤ２のソース電位ＶＳＳを書き込み時に上昇させれば良い。書き込み時にＶＳＳＭを上げると、記憶ノードＮ２の電位が上昇するため、負荷ＭＯＳであるＭＬ１のゲート・ソース間電圧が大きくなり、その駆動力が低減する。この結果、伝達ＭＯＳであるＭＴ１の駆動力と負荷ＭＯＳの駆動力の比を大きくできるため書き込み時間を短くすることができる。
【００１５】
駆動ＭＯＳであるＭＤ１とＭＤ２のソース電位ＶＳＳＭを、書き込み時だけでなく、非活性時、待機時にも上げたままにすれば、メモリセルのリーク電流を削減できる。６つのトランジスタのうち駆動ＭＯＳであるＭＤ２と負荷ＭＯＳであるＭＬ１はオン状態であるためリーク電流を考慮する必要はなく、伝達ＭＯＳであるＭＴ１の印加電圧の関係はソース電位を制御する前と変わらないため、残りの３つのトランジスタについてリーク電流が削減できる理由を説明する。伝達ＭＯＳであるＭＴ２のバルク・ソース間、ゲート・ソース間電圧は負となっているためリーク電流が低減できる。駆動ＭＯＳであるＭＤ１のドレイン・ソース間電圧は低くなり、また、バルク・ソース間電圧は負となっているためリーク電流が低減できる。負荷ＭＯＳであるＭＬ２のドレイン・ソース間電圧は低くなるためリーク電流が低減できる。以上の結果により、ソース電位を制御することでメモリセルのリーク電流は削減される。
【００１６】
リーク電流の削減効果は駆動ＭＯＳであるＭＤ１、ＭＤ２のソース電位ＶＳＳＭを上げれば上げるほど高くなるが、記憶ノード間の電圧差が小さくなり、メモリセルが記憶しているデータが壊れやすくなる。したがって、リーク電流の目標値が決まっていれば、ＶＳＳＭはその目標値を満たす最低の電位とすることが望ましい。本実施例では、メモリセルにＶＤＤＨという電圧を印加しているため、低電圧でもＶＳＳＭを上げることができ、高いリーク電流削減効果を得ることができる。
【００１７】
駆動ＭＯＳのソース電位制御手段を備えたメモリアレイＭＡの構成を図４に示す。複数のビット線（ＢＴ，  ＢＢ）と、複数のワード線（ＷＬ）との交点に配置された複数のメモリセル（ＭＣ）がアレイ状に配置されており、駆動ＭＯＳであるＭＤ１、ＭＤ２のソース電位ＶＳＳＭがソース電位制御回路ＳＶＣにより制御される。ソース電位制御回路ＳＶＣはＮＭＯＳトランジスタＭ０と抵抗Ｒ０を並列接続したもので構成され、制御信号ＲＥによりＶＳＳＭが制御される。図５に動作波形を示す。ＮＯＰ、ＷＲＩＴＥ、ＳＴＡＮＤＢＹのときは、制御信号ＲＥは”Ｌ”であり、Ｍ０はオフ状態となっている。このとき、メモリセルのリーク電流がＲ０に流れるため、ＶＳＳＭが上昇する。抵抗Ｒ０の値を調整することでＶＳＳＭの電位を所望の値に設定することができる。ＲＥＡＤのときは、制御信号ＲＥは”Ｈ”となり、Ｍ０がオン状態となり、ＶＳＳＭは接地電位ＶＳＳに放電される。このように制御することで、書き込みを高速化することができ、さらにメモリセルのリーク電流を削減することができる。
【００１８】
ソース電位制御回路ＳＶＣの別の実施例を図６に示す。ＮＭＯＳトランジスタＭ１、Ｍ２、インバータＩＮＶ０、降圧回路ＶＤＣ１から構成される。Ｍ１のドレインはＶＳＳＭに、ソースは接地電位、ゲートはＲＥに、それぞれ接続される。Ｍ２のドレインはＶＳＳＭに、ソース電位はＶＣの出力、ゲート電位はＩＮＶ０の出力に、それぞれ接続される。ＩＮＶ０はＲＥを入力とし、ＲＥの反転結果を出力する。ＶＤＣ１は電圧ＶＤＤあるいは電圧ＶＣＣを降圧し、ＮＯＰ、ＷＲＩＴＥ、ＳＴＡＮＤＢＹ時のＶＳＳＭの電位を生成する回路である。本実施例においても、図５で示されるソース電位制御回路の実施例と同じ動作をさせることができる。
【００１９】
図５の実施例では、すべてのメモリセルＭＣのソース電位ＶＳＳＭを同時に制御するため、ＲＥＡＤのときＶＳＳＭを接地電位にするまでに時間が掛かってしまう。この時間を短くするためには、メモリアレイＭＡを複数のブロックに分割し、それぞれにソース電位制御回路ＳＶＣを設ければよい。図７にメモリアレイＭＡを二分割し、それぞれにソース電位制御回路ＳＶＣを設けた例を示す。メモリアレイＭＡを分割することでＶＳＳＭの放電時間を減らすことができるが、ブロック数を増やせば増やすほど、ソース電位制御回路ＳＶＣの数が増加するため面積が大きくなってしまう。そのため、ＶＳＳＭの放電時間と面積とのトレードオフによりブロック分割数を決定する必要がある。また、図６に示したソース電位制御回路ＳＶＣの実施例を用いる場合には、ＶＳＳＭの放電時間を短くできるだけでなく、ＶＳＳＭを充電するための電力も減らすことができる。また、降圧回路ＶＤＣ１をすべてのＳＶＣで共通に用いることにすれば、ＳＶＣの面積を小さくすることがでる。
【００２０】
ソース電位制御により十分なリーク電流削減効果を得ることができれば、リーク電流削減効果の特に高い伝達ＭＯＳであるＭＴ１、ＭＴ２を低しきい値で構成することが可能となり、読み出し時の高速化を図ることができる。図８にＭＴ１、ＭＴ２を低しきい値で構成したメモリセルとソース電位制御手段を備えたメモリアレイＭＡの構成を示す。動作は図４の実施例と同じなので省略する。伝達ＭＯＳであるＭＴ１、ＭＴ２を低しきい値で構成した場合、同じデータ線につながっている複数のメモリセルＭＣのうち、メモリセルＭＣ１以外のメモリセルはＭＣ１と異なるデータを記憶しているときに、ＭＣ１の読み出しを行うとＲＥＡＤが遅くなってしまう、あるいは、正しいデータを読み出せない場合がある。これは、（１）ソース電位ＶＳＳＭを高くしているときには小さかったビット線からメモリセルＭＣに流れ込むリーク電流が読み出し時には増加する、（２）この結果、一方のビット線がメモリセルＭＣ１で駆動され、もう一方のビット線がその他のメモリセルＭＣのリーク電流により駆動され、ビット線間に電位差が発生するのが遅くなってしまう、ためである。さらに、メモリセルＭＣ１の読み出し電流がその他のメモリセルＭＣに流れるリーク電流の和よりも小さい場合には、正しいデータを読み出せなくなってしまうこともある。この問題はメモリアレイＭＡを複数のブロックに分割し、すべてのメモリセルのソース電位ＶＳＳＭが放電されないようにし、ビット線からメモリセルに流れ込むリーク電流の和を減らすことで解決することができる。
図９に昇圧回路ＶＵＣの構成を示す。昇圧回路ＶＵＣは、発振器ＯＳＣ、チャージポンプＣＰ、レギュレータＲＥＧ、電圧比較回路ＬＶＣから構成される。ここで、ＶＰＰはチャージポンプ出力、ＲＥＧ＿Ｏはレギュレータ出力、ＶＵＣ＿Ｏは昇圧回路出力、ＯＳＣ＿Ｏは発信器出力、ＯＳＣ＿Ｃは発信器制御信号である。図１０を用いて昇圧回路ＶＵＣの動作を説明する。信号ＡＣＴが”Ｈ”、つまり、動作時（ＲＥＡＤ、ＷＲＩＴＥ、ＮＯＰ）は、ＯＳＣ＿Ｃは”Ｈ”となり、発信器ＯＳＣは常にパルス信号を出力する。この信号により、チャージポンプＣＰ内のポンピング容量が駆動され、電圧ＶＤＤよりも高い電圧ＶＰＰが出力される。チャージポンプ出力ＶＰＰをレギュレータＲＥＧで降圧することにより、メモリアレイＭＡ、レベル変換回路ＬＣ０に供給する電圧ＶＤＤＨが生成される。動作時は、発信器ＯＳＣ、チャージポンプＣＰ、レギュレータは常に動作しているため、十分な電流を供給することができる。このとき、電圧変換回路ＬＶＣの電源を遮断することで余分な電流を消費しないようにしている。次に、信号ＡＣＴが”Ｌ”、つまり、待機時（ＳＴＡＮＤＢＹ）の動作を説明する。待機時においても、メモリアレイに高い電圧ＶＤＤＨを印加する必要があるため、昇圧回路ＶＵＣの消費電流は可能な限り低減する必要がある。特に、発信器ＯＳＣの消費電流が大きいので、これを削減する必要がある。そのため、待機時はレギュレータＲＥＧの電源を遮断し、電圧比較回路ＬＶＣにより昇圧ＶＵＣの出力と発信器ＯＳＣを制御する。昇圧回路の出力ＶＵＣ＿Ｏが下がった場合には、電圧比較回路ＬＶＣの出力信号ＯＳＣ＿Ｃは”Ｈ”となり、発信器ＯＳＣを動作させＶＵＣ＿ＯをＶＤＤＨに保つようにする。このような制御を行うことで、必要なときだけ発信器ＯＳＣが動作するので、待機時における昇圧回路ＶＵＣの消費電流を低く抑えることができる。
【００２１】
電圧比較回路ＬＶＣにより昇圧回路の出力ＶＵＣ＿Ｏを制御する場合、そのリップルが大きくなる。リップルが大きくなりトランジスタの耐圧を超えるような電圧が出力される場合には、ポンピング容量の大きいチャージポンプとポンピング容量の小さいチャージポンプで昇圧回路を構成し、動作時は両方のチャージポンプを動作させ、待機時はポンピング容量の小さいチャージポンプのみ動作させれば良い。
【００２２】
図１１に発信器ＯＳＣの実施例を、図１２にチャージポンプＣＰの実施例を、図１３に電圧比較回路ＬＶＣの実施例を、図１４にレギュレータＲＥＧの実施例を示す。図１５に電圧比較回路ＬＶＣの別の実施例を示す。図１３の実施例では抵抗により電流が消費されてしまうため、メモリアレイＭＡに供給される電流が減ってしまうという問題がある。抵抗により消費される電流を減らすために、抵抗Ｒ１、Ｒ２の値を大きくすると今度は面積が大きくなるという問題が発生する。図１５では、ＶＰＰをＮＭＯＳトランジスタＭ３のゲートに印加し、電流源ＣＳによりＭ３のソース電位をＭ３のＶｔｈとし、これを比較電圧としている。図１５の実施例では、昇圧回路ＶＵＣの出力電流は電圧変換回路ＬＶＣで消費されないため、図１３の実施例と比較しメモリアレイＭＡに供給される電流量を多くすることができる。その結果、発信器ＯＳＣを動作させる割合が減るため、待機時における昇圧回路の消費電流を低くすることができる。
【００２３】
図９に示した昇圧回路の実施例では、電圧ＶＤＤを用いたが電圧ＶＣＣを用いることも可能である。
本実施例によれば、入出力回路用の電圧ＶＣＣが電圧ＶＤＤ程度まで低下した場合においても、また単一電源の場合においても、性能を劣化せることなく低リークなＳＲＡＭを実現することができる。
［実施例２］
実施例１ではワードドライバのリーク電流削減効果を高めるために、スイッチＭＳＷＰに接続するワードドライバ数を多くする必要があった。この結果、１）アレイの構成方法が制約される、２）ビット線が長くなるため、読み出し・書き込みに時間が掛かる、という問題が発生してしまう。これらの問題を解決できる実施例を図１６に示す。実施例１との違いは、レベル変換回路ＬＣ１が追加され、待機時にスイッチＭＳＷＰのゲートにＶＤＤＨを印加することである。本実施例では、待機時にスイッチＭＳＷＰのゲート・ソース間電圧が高くなり、スイッチＭＳＷＰのリーク電流が低減される。この結果、スイッチＭＳＷＰのリーク電流とワードドライバ内ＰＭＯＳトランジスタのリーク電流の総和との比が大きくなるため、スイッチＭＳＷＰに接続するワードドライバ数を多くすることなくワードドライバのリーク電流を低減することができる。したがって、上述した問題を解決することができ、ワードドライバのリーク電流を削減することができる。また、本実施例に対し、駆動ＭＯＳのソース電位を制御する手段を適用することで、読み出し・書き込みの高速化、メモリセルのリーク電流削減を図ることもできる。
［実施例３］
実施例１、実施例２では、入出力回路用の電圧ＶＣＣが電圧ＶＤＤ程度まで低下した場合、あるいは、単一電源で動作させる場合を仮定していた。入出力回路用の電圧ＶＣＣが十分に高い場合における実施例を図１７に示す。実施例１、実施例２との違いは、電圧ＶＤＤＨを生成するのに入出力回路用の電圧ＶＣＣを降圧回路ＶＤＣで降圧していることである。本実施例では、昇圧回路を用いていないため、待機時の消費電流をその分低くすることができる。本実施例においても、駆動ＭＯＳのソース電位を制御する手段を適用したり、待機時にスイッチＭＳＷＰのゲートに電圧ＶＤＤＨを印加したり、することにより、読み出し・書き込みの高速化、メモリセルのリーク電流削減を図ることもできる。
［実施例４］
図１８はスイッチＭＳＷＰを高しきい値で構成し、スイッチＭＳＷＮを低しきい値で構成し、動作時はスイッチＭＳＷＰに負電圧ＶＤＤＬを印加し、待機時はスイッチＭＳＷＮに負電圧ＶＤＤＬを印加する実施例である。スイッチＭＳＷＮ、ＭＳＷＰとそのゲート電圧を制御するレベル変換回路ＬＣ０、ＬＣ１以外の構成と動作は実施例１と同じである。また、電圧ＶＤＤＨは昇圧回路あるいは降圧回路で生成される。スイッチＭＳＷＰは高しきい値で構成されているが、動作時に負電圧ＶＤＤＬが印加されるので、そのサイズを大きくすることなくワードドライバＷＤのリーク電流を削減することができる。一方、スイッチＭＳＷＮは低しきい値で構成されているが、待機時に負電圧ＶＤＤＬが印加されるためワードドライバＷＤを除いたメモリ周辺回路のリーク電流を削減することができる。負電圧はチャージポンプを用いた負電圧発生回路で生成される。本実施例では待機時にも負電圧発生回路を動作させる必要があるため、待機時における消費電流を削減する必要がある。この問題は、負電圧発生回路も昇圧回路と同様に待機時に間欠動作させることにより解決することができる。本実施例においても、駆動ＭＯＳのソース電位を制御する手段を適用することで、読み出し・書き込みの高速化、メモリセルのリーク電流削減を図ることもできる。本実施例では電圧ＶＤＤＨを発生させる回路と負電圧発生回路を待機時に両方動作させる必要があるため、リーク電流は多少増加する。
［実施例５］
図１９はスイッチＭＳＷＰ、ＭＳＷＮともに低しきい値で構成し、動作時は、スイッチＭＳＷＰに負電圧ＶＤＤＬを、スイッチＭＳＷＮに電圧ＶＤＤＨを、それぞれ印加し、待機時は、スイッチＭＳＷＰに電圧ＶＤＤＨを、スイッチＭＳＷＮには負電圧ＶＤＤＬを、それぞれ印加する実施例である。スイッチＭＳＷＮ、ＭＳＷＰとそのゲート電圧を制御するレベル変換回路ＬＣ０、ＬＣ１以外の構成と動作は実施例１と同じである。また、電圧ＶＤＤＨは昇圧回路あるいは降圧回路で、電圧ＶＤＤＬは負電圧発生回路で、それぞれ生成される。本実施例では、スイッチＭＳＷＰ、ＭＳＷＮはどちらも、低しきい値で構成されているが、実施例１、実施例２、実施例４で述べた理由により、メモリ周辺回路の性能を維持したまま低リーク化でき、さらに、スイッチのサイズを小さくすることができる。本実施例に対し、駆動ＭＯＳのソース電位を制御する手段を適用することで、読み出し・書き込みの高速化、メモリセルのリーク電流削減を図ることもできる。本実施例では実施例４と同様に電圧ＶＤＤＨを発生させる回路と負電圧発生回路を待機時に両方動作させる必要があるため、リーク電流は多少増加する。したがって、本実施例はリーク電流の制約が厳しくなく小型なＳＲＡＭを実現する場合に有効である。
［実施例６］
今までの実施例は電源遮断要のスイッチを二つ設けていたが、図２０はスイッチ一つだけでＳＲＡＭを構成した場合の実施例である。スイッチＭＳＷＰは低しきい値で構成し、動作時は接地電圧ＶＳＳが、待機時は電圧ＶＤＤＨが印加される。また、スイッチＭＳＷＰとそのゲート電圧を制御するレベル変換回路ＬＣ１以外の構成と動作は実施例１と同じである。電圧ＶＤＤＨは昇圧回路あるいは降圧回路で生成される。スイッチＭＳＷＰは低しきい値で構成されているが、待機時に電圧ＶＤＤＨを印加されるため、メモリ周辺回路のリーク電流を削減することができる。本実施例に対し、駆動ＭＯＳのソース電位を制御する手段を適用することで、読み出し・書き込みの高速化、メモリセルのリーク電流削減を図ることができる。また、動作時に接地電圧ＶＳＳよりも低い電圧ＶＤＤＬをスイッチＭＳＷＰに印加することでそのサイズを小さくすることもできる。本実施例についても電源遮断を行うときに、（１）ＶＤＤからＶＳＳへの電流パス、（２）フローティングノード、ができないように注意する必要がある。本実施例ではスイッチＭＳＷＰにＰＭＯＳトランジスタを使用しているため、その他の実施例と比較しスイッチの面積が増加する。
【００２４】
【発明の効果】
本発明によれば、低電圧でも高速性を損なうことなく、低リークなＳＲＡＭの実現が可能となる。さらに、単一電源で動作するＳＲＡＭにおいても上記と同等の効果を得ることができる。
【図面の簡単な説明】
【図１】実施例１におけるＳＲＡＭの回路構成と電源構成、並びに、これをシステムＬＳＩに適用した場合の電源構成を示す図である。
【図２】実施例１におけるＳＲＡＭの回路構成の詳細を示す図である。
【図３】実施例１のＳＲＡＭの動作時における動作波形を示す図である。
【図４】駆動ＭＯＳのソース電位ＶＳＳＭを制御する場合の回路構成を示す図である。
【図５】ソース電位制御回路制御信号ＲＥおよび駆動ＭＯＳのソース電位ＶＳＳＭの電位関係を示す図である。
【図６】ソース電位制御回路ＳＶＣの別の実施例を示す図である。
【図７】メモリアレイＭＡを二つのブロックに分割し、それぞれにソース電位制御回路ＳＶＣを設けた場合のメモリアレイＭＡの構成を示す図である。
【図８】メモリセルＭＣの伝達ＭＯＳであるＭＴ１、ＭＴ２を低しきい値で構成し、ソース電制御回路を設けたメモリアレイＭＡの構成を示す図である。
【図９】昇圧回路ＶＵＣの回路構成を示す図である。
【図１０】昇圧回路ＶＵＣの動作波形を示す図である。
【図１１】発信器ＯＳＣの実施例を示す図である。
【図１２】チャージポンプＣＰの実施例を示す図である。
【図１３】電圧比較回路ＬＶＣの実施例を示す図である。
【図１４】レギュレータＲＥＧの実施例を示す図である。
【図１５】電圧比較回路ＬＶＣの別の実施例を示す図である。
【図１６】実施例２におけるＳＲＡＭの回路構成の詳細を示す図である。
【図１７】実施例３おけるＳＲＡＭの回路構成と電源構成、並びに、これをシステムＬＳＩに適用した場合の電源構成を示す図である。
【図１８】実施例４におけるＳＲＡＭの回路構成の詳細を示す図である。
【図１９】実施例５におけるＳＲＡＭの回路構成の詳細を示す図である。
【図２０】実施例６におけるＳＲＡＭの回路構成の詳細を示す図である。
【符号の説明】
ＣＨＩＰ…システムＬＳＩ
ＶＵＣ…昇圧回路
ＶＤＣ・ＶＤＣ１…降圧回路
ＩＯ…入出力回路
ＬＧＣ…ロジック回路
ＳＲＭ…ＳＲＡＭ
ＭＡ…メモリアレイ
ＤＥＣ…デコーダ
ＷＤ…ワードドライバ
ＥＱ…プリチャージ・イコライザ
ＹＳ…Ｙスイッチ
ＳＡ…センスアンプ
ＷＡ…ライトアンプ
ＣＯＮＴ…ＳＲＡＭ制御回路
ＬＣ０・ＬＣ１…レベル変換回路
ＭＳＷＰ・ＭＳＷＮ…電源スイッチ
ＭＣ…メモリセル
ＳＶＣ…ソース電位制御回路
ＯＳＣ…発信器
ＣＰ…チャージポンプ
ＬＶＣ…電圧比較回路
ＲＥＧ…レギュレータ
ＣＳ…電流源
ＭＴ１・ＭＴ２・ＭＤ１・ＭＤ２・ＭＬ１・ＭＬ２・Ｍ０・Ｍ１・Ｍ２・Ｍ３…ＭＯＳトランジスタ
ＩＮＶ０…インバータ
Ｒ０・Ｒ１・Ｒ２…抵抗
ＶＣＣ・ＶＤＤ・ＶＤＤＨ…電源電圧
ＶＳＳ・ＶＳＳＭ・ＶＤＤＬ…接地電圧
ＢＴ＿０・ＢＢ＿０・ＢＴ＿１・ＢＢ＿１・ＢＴ＿Ｎ−１・ＢＢ＿Ｎ−１…ビット線
ＷＬ＿０・ＷＬ＿１・ＷＬ＿Ｍ−１…ワード線
Ｎ１・Ｎ２…メモリセルの記憶ノード
ＤＩＮ０・ＤＩＮ１…ＳＲＡＭ入力データ
ＤＯＵＴ０・ＤＯＵＴ１…ＳＲＡＭ出力データ
ＲＥＧ＿Ｏ…レギュレータ出力
ＯＳＣ＿Ｏ…発信器出力
ＯＳＣ＿Ｃ…電圧比較回路出力
ＶＰＰ…チャージポンプ出力
ＶＲＥＦ…参照電圧
ＡＣＴ…ＳＲＡＭ動作制御信号
ＥＱＣ…プリチャージ・イコライザ制御信号
ＹＳＲ…読み出し用Ｙスイッチ制御信号
ＹＳＷ…書き込み用Ｙスイッチ制御信号
ＳＡＣ…センスアンプ制御信号
ＲＥ・ＲＥ＿０・ＲＥ＿１…ソース電位制御回路制御信号
ＳＶＴ…高しきい値
ＬＶＴ…低しきい値
ＲＥＡＤ…読み出しを行っている状態
ＷＲＩＴＥ…書き込みを行っている状態
ＮＯＰ…読み出しも書き込みも行っていない不活性状態
ＳＴＡＮＤＢＹ…待機状態。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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