(57)【要約】【課題】回路規模の増大を抑えながら、出力電流の温度係数を任意に設定できる電流源回路を提供する【解決手段】制御部１０により、ｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２の電流が等しく、かつそのエミッタ電位が互いに等しくなるように制御されるので、ｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２のベース間には、これらのトランジスタのサイズや形状の違いに応じた正の温度係数を有する電位差が生ずる。この電位差に応じて第１の電流発生部２０で発生される電流Ｉ１は、正の温度係数を有する。また、ｎｐｎトランジスタＱ１１のベース−エミッタ間電圧は負の温度係数を有しているため、これに応じて第２の電流発生部３０で発生される電流Ｉ２は負の温度係数を有する。したがって、これらの電流が合成された電流Ｉｒｅｆの温度係数は、所望の値に設定される。【選択図】　　　図１
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【特許請求の範囲】
【請求項１】
コレクタに共通の電圧が供給された、サイズまたは形状が異なる第１のトランジスタおよび第２のトランジスタと、
上記第１のトランジスタおよび上記第２のトランジスタに流れる電流が等しく、かつ互いのエミッタ電位が等しくなるように制御する制御手段と、
上記第１のトランジスタのベース電位と上記第２のトランジスタのベース電位との電位差に応じた第１の電流を発生する第１の電流発生手段と、
上記第１のトランジスタのベース電位とエミッタ電位との電位差に応じた第２の電流を発生する第２の電流発生手段と、
上記第１の電流と上記第２の電流とを合成して出力する電流出力手段と
を有する電流源回路。
【請求項２】
上記第１のトランジスタは、コレクタおよびベースが第１の電圧供給ラインに接続され、
上記第２のトランジスタは、コレクタが上記第１の電圧供給ラインに接続され、
上記第１の電流発生手段は、上記第１の電圧供給ラインと上記第２のトランジスタのベースとの間に挿入された第１の抵抗を含む、
請求項１に記載の電流源回路。
【請求項３】
上記制御手段は、
互いの電流制御端子に共通の制御電圧が供給された２つのトランジスタを含み、上記第１のトランジスタおよび上記第２のトランジスタのエミッタと第２の電圧供給ラインとの間に直列に挿入された１つまたは複数の第１のトランジスタ対と、
互いの電流制御端子が接続された２つのトランジスタを含み、上記第１のトランジスタおよび上記第２のトランジスタのエミッタと上記第１のトランジスタ対との間に直列に挿入され、上記第１のトランジスタ対との接続ノードの一方に当該電流制御端子が接続された第２のトランジスタ対とを含み、
上記第２の電流発生手段は、
その電流制御端子が上記第２のトランジスタ対の電流制御端子と接続された第３のトランジスタと、
上記第３のトランジスタと上記第１の電圧供給ラインとの間に挿入された第２の抵抗とを含む、
請求項２に記載の電流源回路。
【請求項４】
上記第１の電流発生手段は、
上記第１のトランジスタ対と上記第２のトランジスタ対との接続ノードの一方に電流制御端子が接続された第４のトランジスタと、
上記第４のトランジスタと上記第１の抵抗との間に挿入された第３の抵抗とを含む、
請求項３に記載の電流源回路。
【請求項５】
上記電流出力手段は、
上記第１の電流発生手段の電流出力端子と上記第２の電流発生手段の電流出力端子とを接続するノードと、
上記ノードから流れる合成電流に応じた電流を出力するカレントミラー回路とを含む、
請求項３に記載の電流源回路。
【請求項６】
上記電流出力手段のカレントミラー回路は、互いの電流制御端子が接続された２つのトランジスタを含み、当該２つのトランジスタの一方が上記ノードと上記第２の電圧供給ラインとの間に挿入され、
上記第２の電圧供給ラインに接続される上記第１のトランジスタ対は、その電流制御端子が、上記電流出力手段のカレントミラー回路の電流制御端子と接続された、
請求項５に記載の電流源回路。
【請求項７】
上記電流出力手段は、上記ノードと上記カレントミラー回路との間に直列に挿入された１つまたは複数のトランジスタを含み、当該トランジスタのそれぞれの電流制御端子が、上記ノードまたは上記ノード側の前段のトランジスタとの接続ノードに接続され、
上記制御手段において縦続接続された第１のトランジスタ対の少なくとも一部は、その電流制御端子が、上記電流出力手段において縦続接続されたトランジスタの電流制御端子と接続された、
請求項６に記載の電流源回路。
【請求項８】
上記制御手段は、
互いの電流制御端子に共通の制御電圧が供給された２つのトランジスタを含み、上記第１のトランジスタおよび上記第２のトランジスタのエミッタと第２の電圧供給ラインとの間に直列に挿入された１つまたは複数の第１のトランジスタ対と、
上記第１のトランジスタのエミッタまたは上記第２のトランジスタのエミッタと上記第１のトランジスタ対との接続ライン上に直列に挿入された第５のトランジスタと、
上記第１のトランジスタのエミッタ電位と上記第２のトランジスタのエミッタ電位との電位差に応じた電圧を上記第５のトランジスタの電流制御端子に出力する第１の差動増幅回路とを含み、
上記第２の電流発生手段は、
その電流制御端子に上記第１の差動増幅回路からの出力電圧が供給された第３のトランジスタと、
上記第３のトランジスタと上記第１の電圧供給ラインとの間に挿入された第２の抵抗とを含む、
請求項２に記載の電流源回路。
【請求項９】
上記電流出力手段は、
上記第１の電流発生手段の電流出力端子と上記第２の電流発生手段の電流出力端子とを接続するノードと、
互いの電流制御端子が接続された２つのトランジスタを含み、当該２つのトランジスタの一方が上記ノードと上記第２の電圧供給ラインとの間に挿入され、上記ノードから流れる合成電流に応じた電流を出力するカレントミラー回路とを含み、
上記第２の電圧供給ラインに接続される上記第１のトランジスタ対は、その電流制御端子が、上記電流出力手段のカレントミラー回路の電流制御端子と接続された、
請求項８に記載の電流源回路。
【請求項１０】
上記制御手段は、
上記第１のトランジスタまたは上記第２のトランジスタのエミッタと上記第１のトランジスタ対との接続ライン上に直列に挿入され、電流制御端子に所定の制御電圧が供給された第６のトランジスタと、
上記第１のトランジスタまたは上記第２のトランジスタのエミッタと上記第１のトランジスタ対との接続ライン上であって、上記第６のトランジスタが挿入されていない接続ライン上に直列に挿入された第７のトランジスタと、
上記第６のトランジスタおよび上記第７のトランジスタと上記第１のトランジスタ対との接続ノード間の電位差に応じた電圧を上記第７のトランジスタの電流制御端子に出力する第２の差動増幅回路とを含む、
請求項９に記載の電流源回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は電流源回路に係り、特に、温度変化の影響が低減された基準電流を出力する電流源回路に関するものである。
【０００２】
【従来の技術】
図７は、従来から一般的に用いられている電流源回路の構成を示す回路図である。
この電流源回路は、ｎ型ＭＯＳトランジスタＭ１、ｎ型ＭＯＳトランジスタＭ２および抵抗Ｒ１を有する。
【０００３】
図７に示すように、ｎ型ＭＯＳトランジスタＭ１は、ドレインが抵抗Ｒ１を介して電源電圧ラインＶＤＤに接続され、ソースが基準電圧ラインＶＳＳに接続され、ゲートがドレインに接続される。
ｎ型ＭＯＳトランジスタＭ２は、ゲートがｎ型ＭＯＳトランジスタＭ１のゲートに接続され、ソースが基準電圧ラインＶＳＳに接続される。
【０００４】
ｎ型ＭＯＳトランジスタＭ１およびｎ型ＭＯＳトランジスタＭ２はゲート−ソース間に共通の電圧が供給されるため、両者のトランジスタの形状およびサイズが同等に形成されていれば、そのドレイン電流もほぼ等しくなる。この場合、ｎ型ＭＯＳトランジスタＭ２のドレインから出力される電流Ｉｒ１は抵抗Ｒ１に流れる電流と等しくなるため、次式の関係が成立する。
【０００５】
【数１】
Ｉｒ１＝（Ｖｄｄ−Ｖｓｓ−Ｖｇｓ１）／ｒ１　…（１）
【０００６】
式（１）において、符号Ｖｄｄは電源電圧ラインＶＤＤの電圧を、符号Ｖｓｓは基準電圧ラインＶＳＳの電圧を、符号Ｖｇｓ１はｎ型ＭＯＳトランジスタＭ１およびｎ型ＭＯＳトランジスタＭ２のゲート−ソース間電圧を、符号ｒ１は抵抗Ｒ１の抵抗値をそれぞれ示す。
【０００７】
図７の電流源回路は、回路構成が非常に簡易であるため、例えば直流的なバイアス電流を供給する回路として一般的に用いられている。しかしながら、式（１）からも分かるように、出力電流Ｉｒ１は、ゲート−ソース電圧Ｖｇｓ１の温度による変動や電源電圧ＶＤＤの変動の影響を直接受けてしまうので、安定した電流を必要とする用途には不向きな回路である。
【０００８】
図８は、他の一般的な電流源回路の構成を示す回路図である。
この電流源回路は、差動増幅回路Ｕ１、ｎ型ＭＯＳトランジスタＭ３および抵抗Ｒ２を有する。
【０００９】
ｎ型ＭＯＳトランジスタＭ３は、ソースが抵抗Ｒ２を介して基準電圧ラインＶＳＳに接続される。
差動増幅回路Ｕ１は、負入力端子にｎ型ＭＯＳトランジスタＭ３のソース電圧を入力するとともに、正入力端子に基準電圧Ｖｒｅｆを入力し、この正入力端子と負入力端子との電位差を増幅してｎ型ＭＯＳトランジスタＭ３のゲートに出力する。
【００１０】
差動増幅回路Ｕ１の増幅率が十分大きい場合、ｎ型ＭＯＳトランジスタＭ３のソース電圧は基準電圧Ｖｒｅｆとほぼ等しくなるので、ｎ型ＭＯＳトランジスタＭ３のコレクタから出力される電流Ｉｒ２は次式のように表される。
【００１１】
【数２】
Ｉｒ２＝（Ｖｒｅｆ−Ｖｓｓ）／ｒ２　…（２）
【００１２】
ただし、式（２）において符号ｒ２は抵抗Ｒ２の抵抗値を示す。
この式（２）からも分かるように、出力電流Ｉｒ２がｎ型ＭＯＳトランジスタＭ３の温度特性の影響を受けなくなるため、図８の電流源回路は図７の電流源回路に比べて出力電流の安定性が高くなる利点がある。しかしながら、図８の電流源回路は、素子数の多い差動増幅回路が用いられていることに加えて、温度に対して補償された基準電圧Ｖｒｅｆを生成するための回路が別途必要になるため、回路規模が大きくなってしまう問題がある。また、抵抗Ｒ２の温度特性の影響を直接受けて出力電流Ｉｒ２が変動してしまう問題もある。
【００１３】
そこで、基準電圧を生成するための回路や差動増幅回路を用いることなく、温度に対して補償された電流を出力することが可能な電流源回路として、例えば文献”特開平７−１９１７６９号公報”の第５図に示された回路が知られている。
【００１４】
図９は、上述した文献に示された電流源回路の概略的な構成を示す回路図である。
この電流源回路は、ｎｐｎトランジスタＱ１〜ｎｐｎトランジスタＱ７、ｐ型ＭＯＳトランジスタＭ４〜ｐ型ＭＯＳトランジスタＭ６、抵抗Ｒ３および抵抗Ｒ４を有する。
【００１５】
これらの構成要素は、次のような接続関係を有する。
ｐ型ＭＯＳトランジスタＭ４は、ソースが電源電圧ラインＶＤＤに接続され、ゲートがｐ型ＭＯＳトランジスタＭ５のゲートに接続され、ドレインがｎｐｎトランジスタＱ１〜ｎｐｎトランジスタＱ３の直列回路を介して基準電圧ラインＶＳＳに接続される。
ｎｐｎトランジスタＱ１〜ｎｐｎトランジスタＱ３は、それぞれのベースとコレクタとが接続される。
ｎｐｎトランジスタＱ４は、コレクタが電源電圧ラインＶＤＤに接続され、ベースがｐ型ＭＯＳトランジスタＭ４のドレインに接続され、エミッタが抵抗Ｒ３を介してｎｐｎトランジスタＱ５のコレクタに接続される。
ｎｐｎトランジスタＱ５は、ベースがそのコレクタに接続され、エミッタが基準電圧ラインＶＳＳに接続される。
ｐ型ＭＯＳトランジスタＭ５は、ソースが電源電圧ラインＶＤＤに接続され、ゲートがそのドレインに接続され、ドレインがｎｐｎトランジスタＱ６およびｎｐｎトランジスタＱ７のコレクタに接続される。
ｎｐｎトランジスタＱ６は、ベースがｎｐｎトランジスタＱ５のベースに接続され、エミッタが基準電圧ラインＶＳＳに接続される。
ｎｐｎトランジスタＱ７は、ベースがｎｐｎトランジスタＱ５のベースに接続され、エミッタが抵抗Ｒ４を介して基準電圧ラインＶＳＳに接続される。
ｐ型ＭＯＳトランジスタＭ６は、ソースが電源電圧ラインＶＤＤに接続され、ゲートがｐ型ＭＯＳトランジスタＭ５のゲートに接続される。
【００１６】
ｎｐｎトランジスタＱ１〜ｎｐｎトランジスタＱ５のベース−エミッタ間電圧がそれぞれ電圧Ｖｂｅ１〜電圧Ｖｂｅ５であり、また抵抗Ｒ３が抵抗値ｒ３を有するものとした場合、ｎｐｎトランジスタＱ５に流れる電流Ｉｑ５は、概ね次式のように表される。
【００１７】
【数３】
Ｉｑ５＝（Ｖｂｅ１＋Ｖｂｅ２＋Ｖｂｅ３−Ｖｂｅ４−Ｖｂｅ５）／ｒ３　…（３）
【００１８】
ｎｐｎトランジスタＱ５とｎｐｎトランジスタＱ６の形状およびサイズが同等に形成されているもとのすると、ｎｐｎトランジスタＱ６に流れる電流Ｉｑ６は式（３）で示す電流Ｉｑ５とほぼ等しくなる。
【００１９】
また、ｎｐｎトランジスタＱ７がベース−エミッタ間電圧Ｖｂｅ７を有し、抵抗Ｒ４が抵抗値ｒ４を有するものとした場合、ｎｐｎトランジスタＱ７に流れる電流Ｉｑ７は次式のように表される。
【００２０】
【数４】
Ｉｑ７＝（Ｖｂｅ５−Ｖｂｅ７）／ｒ４　…（４）
【００２１】
ｐ型ＭＯＳトランジスタＭ５には、この電流Ｉｑ７と電流Ｉｑ６とを合成した電流が流れる。ｐ型ＭＯＳトランジスタＭ６とｐ型ＭＯＳトランジスタＭ５の形状およびサイズが同等に形成されているものとすると、ｐ型ＭＯＳトランジスタＭ６のドレイン電流Ｉｒ３はこの合成電流と等しくなり、次式のように表される。
【００２２】
【数５】
Ｉｒ３＝Ｉｑ５＋Ｉｑ７　…（５）
【００２３】
ｎｐｎトランジスタのベースエミッタ間電圧は−２ｍＶ／℃程度の負の温度係数を有しているため、ｎｐｎトランジスタＱ１〜ｎｐｎトランジスタＱ５の形状およびサイズが同等に形成されているものとすると、式（３）における電圧差（Ｖｂｅ１＋Ｖｂｅ２＋Ｖｂｅ３−Ｖｂｅ４−Ｖｂｅ５）の項は全体として負の温度係数を有する。
【００２４】
一方、ｎｐｎトランジスタＱ７のエミッタ面積がｎｐｎトランジスタＱ５のエミッタ面積より大きく形成されているものとすると、電圧Ｖｂｅ７の温度変化は電圧Ｖｂｅ５の温度変化に比べて負方向に大きくなるので、式（４）における電圧差（Ｖｂｅ５−Ｖｂｅ７）の項は正の温度係数を有する。
【００２５】
したがって、電流源回路の出力電流Ｉｒ３は、正の温度係数を有する電流Ｉｑ７と負の温度係数を有する電流Ｉｑ５とを合成して生成されるので、回路定数を適切に設定することにより、例えば室温付近における温度係数をゼロに近づけることが可能である。
【００２６】
【発明が解決しようとする課題】
ところで、図９の電源回路においては、抵抗Ｒ３および抵抗Ｒ４の抵抗値にばらつきが生じた場合、この影響を受けて、ｎｐｎトランジスタＱ５〜ｎｐｎトランジスタＱ７の電流値が変化するとともにｎｐｎトランジスタＱ５〜ｎｐｎトランジスタＱ７のベース−エミッタ間電圧が変化するため、電流Ｉｒ３の温度係数が設計値に対してずれを生じてしまう問題がある。
【００２７】
また、抵抗Ｒ３および抵抗Ｒ４の抵抗値は温度によっても変化するので、この温度変化に応じてｎｐｎトランジスタＱ５〜ｎｐｎトランジスタＱ７のベース−エミッタ間電圧が変化してしまうと、電流Ｉｒ３の温度係数を所望の値に設計することが困難になる問題がある。
【００２８】
さらに、抵抗Ｒ４の抵抗値を調節した場合、これに応じてｎｐｎトランジスタＱ７に流れる電流も変化してしまうことから、電流Ｉｑ７の温度係数を抵抗Ｒ４の抵抗値に応じて比例的に変化させることができない。抵抗Ｒ３の抵抗値を調節した場合には、ｎｐｎトランジスタＱ５〜ｎｐｎトランジスタＱ７の電流が何れも変化してしまうので、電流Ｉｑ６および電流Ｉｑ７の温度係数が両方とも変化してしまう。このように、抵抗Ｒ３や抵抗Ｒ４の抵抗値を調節して電流Ｉｒ３に任意の温度係数を設定することが難しい問題がある。
【００２９】
本発明はかかる事情に鑑みてなされたものであり、その目的は、回路規模の増大を抑えながら、出力電流の温度係数を任意に設定できる電流源回路を提供することにある。
【００３０】
【課題を解決するための手段】
上記の目的を達成するため、本発明の電流源回路は、コレクタに共通の電圧が供給された、サイズまたは形状が異なる第１のトランジスタおよび第２のトランジスタと、上記第１のトランジスタおよび上記第２のトランジスタに流れる電流が等しく、かつ互いのエミッタ電位が等しくなるように制御する制御手段と、上記第１のトランジスタのベース電位と上記第２のトランジスタのベース電位との電位差に応じた第１の電流を発生する第１の電流発生手段と、上記第１のトランジスタのベース電位とエミッタ電位との電位差に応じた第２の電流を発生する第２の電流発生手段と、上記第１の電流と上記第２の電流とを合成して出力する電流出力手段とを有する。
好適には、上記第１のトランジスタは、コレクタおよびベースが第１の電圧供給ラインに接続され、上記第２のトランジスタは、コレクタが上記第１の電圧供給ラインに接続され、上記第１の電流発生手段は、上記第１の電圧供給ラインと上記第２のトランジスタのベースとの間に挿入された第１の抵抗を含む。
【００３１】
本発明の電流源回路によれば、上記制御手段によって上記第１のトランジスタおよび上記第２のトランジスタに流れる電流が等しく制御されるとともに、そのエミッタ電位が互いに等しくなるように制御されるので、上記第１のトランジスタのベース電位と上記第２のトランジスタのベース電位との間には、これらのトランジスタのサイズまたは形状の違いに応じた正の温度係数を有する電位差が発生する。このため、上記第１の電流発生手段の上記第１の抵抗には、正の温度係数を有する第１の電流が流れる。一方、上記第１のトランジスタのベース電位とエミッタ電位との電位差は負の温度係数を有しているため、これに応じて上記第２の電流発生手段において発生される第２の電流は、負の温度係数を有する。この第１の電流と第２の電流とが合成されて上記電流出力手段から出力される電流の温度係数は、所望の値に設定される。
【００３２】
また、上記制御手段は、互いの電流制御端子に共通の制御電圧が供給された２つのトランジスタを含み、上記第１のトランジスタおよび上記第２のトランジスタのエミッタと第２の電圧供給ラインとの間に直列に挿入された１つまたは複数の第１のトランジスタ対と、互いの電流制御端子が接続された２つのトランジスタを含み、上記第１のトランジスタおよび上記第２のトランジスタのエミッタと上記第１のトランジスタ対との間に直列に挿入され、上記第１のトランジスタ対との接続ノードの一方に当該電流制御端子が接続された第２のトランジスタ対とを含んで良く、上記第２の電流発生手段は、その電流制御端子が上記第２のトランジスタ対の電流制御端子と接続された第３のトランジスタと、上記第３のトランジスタと上記第１の電圧供給ラインとの間に挿入された第２の抵抗とを含んでも良い。
さらに、上記電流出力手段は、上記第１の電流発生手段の電流出力端子と上記第２の電流発生手段の電流出力端子とを接続するノードと、上記ノードから流れる合成電流に応じた電流を出力するカレントミラー回路とを含んでも良い。
このカレントミラー回路は、互いの電流制御端子が接続された２つのトランジスタを含み、当該２つのトランジスタの一方が上記ノードと上記第２の電圧供給ラインとの間に挿入され、上記第２の電圧供給ラインに接続される上記第１のトランジスタ対は、その電流制御端子が、上記電流出力手段のカレントミラー回路の電流制御端子と接続されても良い。
【００３３】
あるいは、上記制御手段は、互いの電流制御端子に共通の制御電圧が供給された２つのトランジスタを含み、上記第１のトランジスタおよび上記第２のトランジスタのエミッタと第２の電圧供給ラインとの間に直列に挿入された１つまたは複数の第１のトランジスタ対と、上記第１のトランジスタのエミッタまたは上記第２のトランジスタのエミッタと上記第１のトランジスタ対との接続ライン上に直列に挿入された第５のトランジスタと、上記第１のトランジスタのエミッタ電位と上記第２のトランジスタのエミッタ電位との電位差に応じた電圧を上記第５のトランジスタの電流制御端子に出力する第１の差動増幅回路とを含んでも良く、上記第２の電流発生手段は、その電流制御端子に上記第１の差動増幅回路からの出力電圧が供給された第３のトランジスタと、上記第３のトランジスタと上記第１の電圧供給ラインとの間に挿入された第２の抵抗とを含んでも良い。
【００３４】
【発明の実施の形態】
本発明の３つの実施形態について、それぞれ図面を参照しながら説明する。
（第１の実施形態）
図１は、本発明の実施形態に係る電流源回路の構成例を示す概略的なブロック図である。
図１に示す電流源回路は、ｎｐｎトランジスタＱ１１、ｎｐｎトランジスタＱ１２、制御部１０、第１の電流発生部２０、第２の電流発生部３０および電流出力部４０を有する。
ｎｐｎトランジスタＱ１１は、本発明の第１のトランジスタの一実施形態である。
ｎｐｎトランジスタＱ１２は、本発明の第２のトランジスタの一実施形態である。
制御部１０は、本発明の制御手段の一実施形態である。
第１の電流発生部２０は、本発明の第１の電流発生手段の一実施形態である。第２の電流発生部３０は、本発明の第２の電流発生手段の一実施形態である。
電流出力部４０は、本発明の電流出力手段の一実施形態である。
【００３５】
ｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２は、コレクタが共に電源電圧ラインＶＤＤに接続される。図１の例においては、ｎｐｎトランジスタＱ１１のベースも電源電圧ラインＶＤＤに接続される。
また、ｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２は、エミッタ領域やベース領域などのサイズまたは形状が異なっており、このため同一の電流が流れる場合のベース−エミッタ間電圧が異なっている。
【００３６】
制御部１０は、ｎｐｎトランジスタＱ１１に流れる電流Ｉ３とｎｐｎトランジスタＱ１２に流れる電流Ｉ４とが等しくなるとともに、ｎｐｎトランジスタＱ１１のエミッタにつながるノードＮ１の電位と、ｎｐｎトランジスタＱ１２のエミッタにつながるノードＮ２の電位とが互いに等しくなるように制御する。
【００３７】
第１の電流発生部２０は、ｎｐｎトランジスタＱ１１のベース電位、すなわち図１の例では電源電圧ラインＶＤＤの電位とｎｐｎトランジスタＱ１２のベース電位との電位差に応じた電流Ｉ１を発生する。
第２の電流発生部３０は、ｎｐｎトランジスタＱ１１のベース電位とエミッタ電位との電位差に応じた電流Ｉ２を発生する。
【００３８】
電流出力部４０は、第１の電流発生部２０において発生された電流Ｉ１と、第２の電流発生部３０において発生された電流Ｉ２とを合成し、基準電流Ｉｒｅｆを出力する。
【００３９】
上述した構成によれば、ｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２に等しい電流が流れるとともに、両者のコレクタ−エミッタ間電圧が等しくなるように制御されるので、ｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２のベース−エミッタ間電圧は、トランジスタのサイズまたは形状の違いに応じた異なった電圧となる。このベース−エミッタ間電圧の電圧差は後述するように正の温度係数を有しているので、第１の電流発生部２０においては正の温度係数を有した電流Ｉ１が発生される。一方、ｎｐｎトランジスタＱ１１のベース−エミッタ間電圧は負の温度係数を有しているので、このベース−エミッタ間電圧に応じて第２の電流発生部３０により発生される電流Ｉ２は負の温度係数を有している。正の温度係数を有する電流Ｉ１と負の温度係数を有する電流Ｉ２とが電流出力部４０において合成されるため、その出力電流Ｉｒｅｆは任意の温度係数を有することが可能になる。
【００４０】
ここで、図１の電流源回路のより詳細な構成の一例を説明する。
図２は、本発明の第１の実施形態に係る電流源回路の構成例を示したブロック図であり、図２と図１の同一符号は同一の構成要素を示している。
【００４１】
図２の例において、制御部１０は、ｎ型ＭＯＳトランジスタＭ２１〜ｎ型ＭＯＳトランジスタＭ２４、ｎ型ＭＯＳトランジスタＭ２８、ｎ型ＭＯＳトランジスタＭ２９、ｐ型ＭＯＳトランジスタＭ１１、ｐ型ＭＯＳトランジスタＭ１２および抵抗Ｒ１４を含む。
ｎ型ＭＯＳトランジスタＭ２１およびｎ型ＭＯＳトランジスタＭ２２のトランジスタ対、ならびにｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４のトランジスタ対は、本発明の第１のトランジスタ対の一実施形態である。
ｐ型ＭＯＳトランジスタＭ１１およびｐ型ＭＯＳトランジスタＭ１２のトランジスタ対は、本発明の第２のトランジスタ対の一実施形態である。
【００４２】
第１の電流発生部２０は、抵抗Ｒ１１、抵抗Ｒ１３およびｐ型ＭＯＳトランジスタＭ１４を含む。
抵抗Ｒ１１は、本発明の第１の抵抗の一実施形態である。
抵抗Ｒ１３は、本発明の第３の抵抗の一実施形態である。
ｐ型ＭＯＳトランジスタＭ１４は、本発明の第４のトランジスタの一実施形態である。
【００４３】
第２の電流発生部３０は、抵抗Ｒ１２およびｐ型ＭＯＳトランジスタＭ１３を含む。
抵抗Ｒ１２は、本発明の第２の抵抗の一実施形態である。
ｐ型ＭＯＳトランジスタＭ１３は、本発明の第３のトランジスタの一実施形態である。
【００４４】
電流出力部４０は、ｎ型ＭＯＳトランジスタＭ３０およびｎ型ＭＯＳトランジスタＭ３１を含む。
このｎ型ＭＯＳトランジスタＭ３０およびｎ型ＭＯＳトランジスタＭ３１で構成される回路は、本発明のカレントミラー回路の一実施形態である。
【００４５】
図２に示す電流源回路のこれらの構成要素は、次のような接続関係を有する。抵抗Ｒ１４は、一方の端が電源電圧ラインＶＤＤに接続され、他方の端がｎ型ＭＯＳトランジスタＭ２８およびｎ型ＭＯＳトランジスタＭ２９の直列回路を介して基準電圧ラインＶＳＳに接続される。ｎ型ＭＯＳトランジスタＭ２８は、ゲートがそのドレインに接続されるとともに抵抗Ｒ１４の他方の端に接続される。ｎ型ＭＯＳトランジスタＭ２９は、ゲートがそのドレインに接続されるとともにｎ型ＭＯＳトランジスタＭ２８のソースに接続され、ソースが基準電圧ラインＶＳＳに接続される。
【００４６】
ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４は、ゲートがｎ型ＭＯＳトランジスタＭ２９のゲートに共通接続され、ソースが基準電圧ラインＶＳＳに共通接続される。ｎ型ＭＯＳトランジスタＭ２３のドレインはｎ型ＭＯＳトランジスタＭ２１のソースに接続され、ｎ型ＭＯＳトランジスタＭ２４のドレインはｎ型ＭＯＳトランジスタＭ２２のソースに接続される。
【００４７】
ｎ型ＭＯＳトランジスタＭ２１およびｎ型ＭＯＳトランジスタＭ２２は、ゲートがｎ型ＭＯＳトランジスタＭ２８のゲートに共通接続される。ｎ型ＭＯＳトランジスタＭ２１のドレインはｐ型ＭＯＳトランジスタＭ１１のドレインにつながるノードＮ３に接続され、ｎ型ＭＯＳトランジスタＭ２２のドレインはｐ型ＭＯＳトランジスタＭ１２のドレインにつながるノードＮ４に接続される。
【００４８】
ｐ型ＭＯＳトランジスタＭ１１およびｐ型ＭＯＳトランジスタＭ１２は、互いのゲートがノードＮ４に共通接続される。ｐ型ＭＯＳトランジスタＭ１１のソースはｎｐｎトランジスタＱ１１のエミッタにつながるノードＮ１に接続され、ｐ型ＭＯＳトランジスタＭ１２のソースはｎｐｎトランジスタＱ１２のエミッタにつながるノードＮ２に接続される。
【００４９】
ｎｐｎトランジスタＱ１１のコレクタおよびベースならびにｎｐｎトランジスタＱ１２のコレクタは、電源電圧ラインＶＤＤに共通接続される。ｎｐｎトランジスタＱ１２のベースは、抵抗Ｒ１１を介して電源電圧ラインＶＤＤに接続されるとともに、抵抗１３を介してｐ型ＭＯＳトランジスタＭ１４のソースに接続される。
【００５０】
ｐ型ＭＯＳトランジスタＭ１４は、ゲートがノードＮ３に接続され、ドレインがｐ型ＭＯＳトランジスタＭ１３およびｎ型ＭＯＳトランジスタＭ３０のドレインにつながるノードＮ５に接続される。ｐ型ＭＯＳトランジスタＭ１３は、ゲートがノードＮ４に接続され、ソースが抵抗Ｒ１２を介して電源電圧ラインＶＤＤに接続される。
【００５１】
ｎ型ＭＯＳトランジスタＭ３０およびｎ型ＭＯＳトランジスタＭ３１は、ゲートがノードＮ５に共通接続され、ソースが基準電圧ラインＶＳＳに共通接続される。ｎ型ＭＯＳトランジスタＭ３１のドレインから、基準電流Ｉｒｅｆが出力される。
【００５２】
上述した構成を有する図２の電流源回路において、ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４のトランジスタ対、ｎ型ＭＯＳトランジスタＭ２１およびｎ型ＭＯＳトランジスタＭ２２のトランジスタ対、ならびにｐ型ＭＯＳトランジスタＭ１１およびｐ型ＭＯＳトランジスタＭ１２のトランジスタ対が、それぞれ特性の一致したトランジスタで構成されているものとすると、トランジスタ対の各トランジスタに流れるドレイン電流の大きさ、および互いのドレイン−ソース間電圧の大きさはほぼ等しくなる。これにより、電流Ｉ３と電流Ｉ４の電流値はほぼ等しくなり、ノードＮ１およびノードＮ２の電位もほぼ等しくなる。したがって、ｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２のベース−エミッタ間電圧は、両者のトランジスタのサイズまたは形状の違いに応じた異なった電圧となり、その電圧差ΔＶｂｅは次式のように表される。
【００５３】
【数６】
ΔＶｂｅ＝（ｋ・Ｔ／ｑ）・ｌｎ｛Ｊ１／Ｊ２｝　…（６）
【００５４】
式（６）において、符号ｋはボルツマン定数を、符号Ｔは絶対温度を、符号Ｊ１はｎｐｎトランジスタＱ１１の電流密度を、符号Ｊ２はｎｐｎトランジスタＱ１２の電流密度をそれぞれ示す。
この式（６）から分かるように、電圧差ΔＶｂｅは温度に比例した正の温度係数を有する。抵抗Ｒ１１に電圧差ΔＶｂｅが印加されることから、抵抗Ｒ１３およびｐ型ＭＯＳトランジスタＭ１４を介してノードＮ５に流れる電流Ｉ１は、ほぼ次式のように表される。
【００５５】
【数７】
Ｉ１＝ΔＶｂｅ／ｒ１１＝（ｋ・Ｔ／ｑ・ｒ１１）・ｌｎ｛Ｊ１／Ｊ２｝　…（７）
【００５６】
式（７）において、符号ｒ１１は抵抗Ｒ１１の抵抗値を示す。
一方、ノードＮ４に発生する電圧Ｖｎ４は、電源電圧ＶｄｄからｎｐｎトランジスタＱ１１のベース−エミッタ間電圧Ｖｂｅ１１およびｐ型ＭＯＳトランジスタＭ１１のゲート−ソース電圧Ｖｇｓ１１を引いた値となり、次式のように表される。
【００５７】
【数８】
Ｖｎ４＝Ｖｄｄ−Ｖｓｓ−（Ｖｂｅ１１＋Ｖｇｓ１１）　…（８）
【００５８】
式（８）に示すノードＮ４の電圧Ｖｎ４と、ｐ型ＭＯＳトランジスタＭ１３のゲート−ソース間電圧Ｖｇｓ１３および抵抗Ｒ１２の抵抗値ｒ１２を用いて、電流Ｉ２は次式のように表される。
【００５９】
【数９】
Ｉ２＝（Ｖｄｄ−Ｖｎ４−Ｖｓｓ−Ｖｇｓ１３）／ｒ１２
＝（Ｖｂｅ１１＋Ｖｇｓ１１−Ｖｇｓ１３）／ｒ１２　…（９）
【００６０】
電圧Ｖｇｓ１１および電圧Ｖｇｓ１３が等しくなるようにｐ型ＭＯＳトランジスタＭ１３の特性を調節すれば、次式が成立する。
【００６１】
【数１０】
Ｉ２＝Ｖｂｅ１１／ｒ１２　…（１０）
【００６２】
また、ベース−エミッタ間電圧Ｖｂｅ１１は、近似的に次式で表すことができる。
【００６３】
【数１１】
Ｖｂｅ１１＝Ｖｇｏ＋（Ｔ／Ｔ０）・（Ｖｂｅ０−Ｖｇｏ）
＋（ｍ−１）・（ｋ・Ｔ／ｑ）・ｌｎ｛Ｔ０／Ｔ｝　…（１１）
【００６４】
式（１１）において、符号Ｖｇｏはバンドギャップ電圧を、符号ｍは温度に依存しない定数を、符号Ｔ０は絶対零度を、符号Ｖｂｅ０は絶対零度におけるベース−エミッタ間電圧をそれぞれ示す。
式（１１）において、バンドギャップ電圧Ｖｇｏがベース−エミッタ間電圧Ｖｂｅ０よりも大きいものとすると、右辺第２項は温度Ｔに比例した負の傾きを有する。したがって、式（１１）の右辺第３項の温度変化が無視できるものとすれば、ベース−エミッタ間電圧Ｖｂｅ１１は温度Ｔに比例した負の温度係数を有することが分かる。
【００６５】
ｎ型ＭＯＳトランジスタＭ３０およびｎ型ＭＯＳトランジスタＭ３１はカレントミラー回路を構成しており、ｎ型ＭＯＳトランジスタＭ３０およびｎ型ＭＯＳトランジスタＭ３１が同等の形状およびサイズを有しているものとすると、両者のドレイン電流はほぼ一致する。したがって、基準電流Ｉｒｅｆは次式のように表される。
【００６６】
【数１２】
Ｉｒｅｆ＝Ｉ１＋Ｉ２＝（ΔＶｂｅ／ｒ１１）＋（Ｖｂｅ１１／ｒ１２）　…（１２）
【００６７】
仮に抵抗Ｒ１１および抵抗Ｒ１２が温度係数を有していないものとすると、式（１２）の関係は良く知られたバンドギャップ基準電圧の発生原理と同等になる。すなわち、式（１２）の右辺第１項は温度に比例した正の温度係数を有し、右辺第２項は温度に比例した負の温度係数を有しているので、抵抗Ｒ１１および抵抗Ｒ１２の抵抗値を調節することにより、室温付近の温度係数を設定することができる。
【００６８】
図３は、電流Ｉ１、電流Ｉ２および基準電流Ｉｒｅｆの温度による変化の例を示す図である。
図３の例において、第１の電流発生部２０において発生される電流Ｉ１は、曲線Ｃ１に示すように温度Ｔに比例した正の傾きを有している。これに対して、第２の電流発生部３０において発生される電流Ｉ２は、曲線Ｃ２に示すように温度Ｔに比例した負の傾きを有している。曲線Ｃ１および曲線Ｃ２の傾きは、室温（３００Ｋ）付近でほぼ同じ大きさになるように設定されているので、これらの電流を合成して生成される電流Ｉｒｅｆは、曲線Ｃ３に示すように室温（３００Ｋ）付近でほぼゼロになっている。
【００６９】
さらに、図２の電流源回路においては、抵抗Ｒ１１および抵抗Ｒ１２の抵抗値を変化させてもｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２の電流値が一定に保たれるので、電圧差ΔＶｂｅやベース−エミッタ間電圧Ｖｂｅ１１が抵抗値の変化に影響を受けない利点がある。このため、抵抗Ｒ１１および抵抗Ｒ１２の抵抗比に応じて基準電流Ｉｒｅｆの温度係数を正または負に調節できるので、任意の温度係数を容易に設定することが可能になる。
【００７０】
一般的に、抵抗Ｒ１１および抵抗Ｒ１２の抵抗値は一定の温度係数を有しており、例えば多結晶シリコンで抵抗が形成された場合その温度係数は負の値となるが、この抵抗の温度係数を加味した上で抵抗Ｒ１１および抵抗Ｒ１２の抵抗比を調節すれば、室温付近の温度係数を所望の値に設定することが可能になる。
【００７１】
抵抗Ｒ１１および抵抗Ｒ１２の抵抗値が製造プロセスの影響を受けてばらつく場合には、一般に同一チップ内における抵抗値のばらつきの割合は等しくなるので、抵抗Ｒ１１および抵抗Ｒ１２の抵抗比は保持される傾向にある。したがって、図２の電流源回路においては、製造プロセスの影響を受けて抵抗値にばらつきが生じても、基準電流Ｉｒｅｆの温度係数のずれは効果的に抑制される。
【００７２】
なお、ノードＮ３はｎ型ＭＯＳトランジスタＭ２１およびｐ型ＭＯＳトランジスタＭ１１のドレイン同士が接続されたノードであるため、そのインピーダンスは非常に高くなっており、その電位はｎ型ＭＯＳトランジスタＭ１４のゲート−ソース間電圧に影響される。一方、ｐ型ＭＯＳトランジスタＭ１１およびｐ型ＭＯＳトランジスタＭ１２に流れる電流（電流Ｉ３および電流Ｉ４）は互いに等しくなる必要があるため、ノードＮ３およびノードＮ４は等しい電位を有していることが要求される。このため、図２に示すように、抵抗Ｒ１１とｐ型ＭＯＳトランジスタＭ１４との間には抵抗Ｒ１３が挿入されている。ノードＮ３とノードＮ４の電位が等しくなるようにこの抵抗値を調節することによって、電流Ｉ３および電流Ｉ４をより正確に一致させることができる。
【００７３】
また、図２の例において、ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４のトランジスタ対にｎ型ＭＯＳトランジスタＭ２１およびｎ型ＭＯＳトランジスタＭ２２のトランジスタ対が直列接続されているが、この後者のトランジスタ対は、ゲートに供給されるバイアス電圧の変動によってトランジスタ対のドレイン電圧が大きく変動しないようにするためのものである。図２の例においては２段のトランジスタ対が直列接続されているが、更に多くのトランジスタ対を直列接続させても良いし、ドレイン電圧の変動による出力電流Ｉｒｅｆの変動が許容範囲内にあれば、トランジスタ対を１段だけにしても良い。
【００７４】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る電流源回路の構成例を示す概略的なブロック図であり、図２と図４の同一符号は同一の構成要素を示している。図４の電流源回路では、図２における制御部１０が制御部１０ａに置き換えられている。
【００７５】
制御部１０ａは、制御部１０と同一の構成要素を有しており、ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４のゲートに対するバイアス電圧の供給方法が制御部１０と異なっている。
すなわち、制御部１０ａにおいては、ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４のゲート・バイアス電圧が、電流出力部４０におけるｎ型ＭＯＳトランジスタＭ３０のゲートから供給されている。
【００７６】
図２における制御部１０では、電源電圧Ｖｄｄに変動が生じた場合、ｎ型ＭＯＳトランジスタＭ２８およびｎ型ＭＯＳトランジスタＭ２９のドレイン−ソース間電圧が変動し、これに応じてドレイン電流も僅かに変動してしまう。このため、ｎ型ＭＯＳトランジスタＭ２８およびｎ型ＭＯＳトランジスタＭ２９のゲートからバイアス電圧を供給されている各トランジスタ対（ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４、ｎ型ＭＯＳトランジスタＭ２１およびｎ型ＭＯＳトランジスタＭ２２）のドレイン電流も変動し、結果として出力電流Ｉｒｅｆが変動してしまう。また、抵抗Ｒ１４の抵抗値の温度変化によってもｎ型ＭＯＳトランジスタＭ２８およびｎ型ＭＯＳトランジスタＭ２９のドレイン電流が変動するため、同様に出力電流Ｉｒｅｆが変動してしまう。
【００７７】
これに対し、図４における制御部１０ａでは、基準電圧ラインＶＳＳに接続されたトランジスタ対（ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４）のゲート・バイアス電圧が、電流出力部４０のカレントミラー回路（ｎ型ＭＯＳトランジスタＭ３０およびｎ型ＭＯＳトランジスタＭ３１）の出力電流Ｉｒｅｆを決めるゲート電圧から供給されているので、制御部１０のようなゲート・バイアス電圧の電源電圧依存性や温度依存性が低減される。したがって、出力電流Ｉｒｅｆの安定性をより高めることができる。
【００７８】
なお、図４における制御部１０ａでは、基準電圧ラインＶＳＳに接続されたトランジスタ対（ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４）のゲート・バイアス電圧について安定化が図られているが、例えば図５に示すように、このトランジスタ対と直列に接続された他方のトランジスタ対（ｎ型ＭＯＳトランジスタＭ２１およびｎ型ＭＯＳトランジスタＭ２２）についても、同様な安定化を図ることができる。
【００７９】
図５は、本発明の第２の実施形態に係る電流源回路の他の構成例を示す概略的なブロック図であり、図５と図４の同一符号は同一の構成要素を示す。
図５の電流源回路では、図４における制御部１０ａが制御部１０ｂに、図４における電流出力部４０が電流出力部４０ａにそれぞれ置き換えられている。
【００８０】
電流出力部４０ａにおいては、図４の電流出力部４０におけるノードＮ５とカレントミラー回路（ｎ型ＭＯＳトランジスタＭ３０およびｎ型ＭＯＳトランジスタＭ３１）との間に、ｎ型ＭＯＳトランジスタＭ３２が直列に挿入されている。ｎ型ＭＯＳトランジスタＭ３２のゲートは、そのドレインに接続されている。そして、制御部１０ｂにおけるｎ型ＭＯＳトランジスタＭ２１およびｎ型ＭＯＳトランジスタＭ２２のトランジスタ対のゲート・バイアス電圧は、このｎ型ＭＯＳトランジスタＭ３２のゲートから供給されている。
【００８１】
このように、図５の電流源回路では、制御部１０ｂに含まれるトランジスタ対のゲート・バイアス電圧が、電源電圧依存性および温度依存性の低減された出力電流Ｉｒｅｆに基づいて生成されるので、結果として出力電流Ｉｒｅｆの安定性を高めることができる。
【００８２】
なお、図５の例において、電流出力部４０ａからバイアス電流の供給を受ける制御部１０ｂのトランジスタ対は２段であるが、更に多くのトランジスタ対が直列接続されている場合には、ノードＮ５とｎ型ＭＯＳトランジスタＭ３０との間に直列に挿入されるトランジスタの数もそれに応じて増やし、その各ゲートから制御部の各トランジスタ対にゲート・バイアス電圧を供給しても良い。
【００８３】
また、図４および図５の電流源回路において、ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４のトランジスタ対に流れる電流の大きさと、ｎ型ＭＯＳトランジスタＭ３０に流れる電流の大きさとが設計上異なる場合には、例えばこれらのトランジスタのチャネル長とチャネル幅との比を調節することにより、両者の電流値の比を調節することができる。
【００８４】
（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図６は、本発明の第３の実施形態に係る電流源回路の構成例を示す概略的なブロック図であり、図４と図６の同一符号は同一の構成要素を示している。図６の電流源回路では、図４における制御部１０ａが制御部１０ｃに置き換えられている。
【００８５】
図６の例において、制御部１０ｃは、ｎ型ＭＯＳトランジスタＭ２３、ｎ型ＭＯＳトランジスタＭ２４、ｎ型ＭＯＳトランジスタＭ２６〜ｎ型ＭＯＳトランジスタＭ２９、ｐ型ＭＯＳトランジスタＭ１５、抵抗Ｒ１４、差動増幅回路Ｕ１１および差動増幅回路Ｕ１２を含む。
ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４のトランジスタ対は、本発明の第１のトランジスタ対の一実施形態である。
ｐ型ＭＯＳトランジスタＭ１５は、本発明の第５のトランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＭ２６は、本発明の第６のトランジスタの一実施形態である。
ｎ型ＭＯＳトランジスタＭ２７は、本発明の第７のトランジスタの一実施形態である。
差動増幅回路Ｕ１１は、本発明の第１の差動増幅回路の一実施形態である。
差動増幅回路Ｕ１２は、本発明の第２の差動増幅回路の一実施形態である。
【００８６】
制御部１０ｃのこれらの構成要素は、次のような接続関係を有している。
抵抗Ｒ１４は、一方の端が電源電圧ラインＶＤＤに接続され、他方の端がｎ型ＭＯＳトランジスタＭ２８およびｎ型ＭＯＳトランジスタＭ２９の直列回路を介して基準電圧ラインＶＳＳに接続される。ｎ型ＭＯＳトランジスタＭ２８は、ゲートがそのドレインに接続されるとともに抵抗Ｒ１４の他方の端に接続される。ｎ型ＭＯＳトランジスタＭ２９は、ゲートがそのドレインに接続されるとともにｎ型ＭＯＳトランジスタＭ２８のソースに接続され、ソースが基準電圧ラインＶＳＳに接続される。
【００８７】
ｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４は、ゲートが電流出力部４０のノードＮ５に共通接続され、ソースが基準電圧ラインＶＳＳに共通接続される。ｎ型ＭＯＳトランジスタＭ２３のドレインは、ｎ型ＭＯＳトランジスタＭ２７のソース−ドレイン端子を介してノードＮ１に接続され、ｎ型ＭＯＳトランジスタＭ２４のドレインは、ｎ型ＭＯＳトランジスタＭ２６のソース−ドレイン端子を介してｐ型ＭＯＳトランジスタＭ１５のドレインおよびｐ型ＭＯＳトランジスタＭ１４のゲートに接続される。ｎ型ＭＯＳトランジスタＭ２６のゲートは、ｎ型ＭＯＳトランジスタＭ２８のゲートに接続される。ｐ型ＭＯＳトランジスタＭ１５のソースはノードＮ２に接続される。
【００８８】
差動増幅回路Ｕ１２の正入力端子には、ｎ型ＭＯＳトランジスタＭ２４のドレインとｎ型ＭＯＳトランジスタＭ２６のソースとが接続されたノードＮ７の電圧が入力され、その負入力端子には、ｎ型ＭＯＳトランジスタＭ２３のドレインとｎ型ＭＯＳトランジスタＭ２７のソースとが接続されたノードＮ６の電圧が入力される。ノードＮ７とノードＮ６との電位差を増幅した差動増幅回路Ｕ１２の出力電圧は、ｎ型ＭＯＳトランジスタＭ２７のゲートに入力される。
差動増幅回路Ｕ１１の正入力端子にはノードＮ１の電圧が入力され、その負入力端子にはノードＮ２の電圧が入力される。ノードＮ１とノードＮ２との電位差を増幅した差動増幅回路Ｕ１１の出力電圧は、ｐ型ＭＯＳトランジスタＭ１５のゲートおよびｐ型ＭＯＳトランジスタＭ１３のゲートに入力される。
【００８９】
上述した構成によれば、ノードＮ６とノードＮ７との電位が等しくなるようにｎ型ＭＯＳトランジスタＭ２７のドレイン−ソース間電圧が制御され、これによりｎ型ＭＯＳトランジスタＭ２３およびｎ型ＭＯＳトランジスタＭ２４のドレイン−ソース間電圧が等しくなることから、電流Ｉ３と電流Ｉ４とが更に精度良く一致する。その上、ノードＮ１とノードＮ２との電位が等しくなるようにｐ型ＭＯＳトランジスタＭ１５のドレイン−ソース間電圧が制御されるので、ｎｐｎトランジスタＱ１１およびｎｐｎトランジスタＱ１２のエミッタ電流およびコレクタ−エミッタ間電圧は、更に正確に一致するようになる。したがって、抵抗Ｒ１１に印加される電圧差ΔＶｂｅが式（６）の関係を正確に満たすようになるため、出力電流Ｉｒｅｆの温度係数を更に精度良く設定することができる。
また、電流Ｉ３および電流Ｉ４の電流バランスや、ノードＮ１およびノードＮ２の電圧バランスが、電源電圧Ｖｄｄや温度の影響を受けて変動し難くなるので、出力電流Ｉｒｅｆの安定性を更に高めることができる。
【００９０】
なお、図６の例では、ｎ型ＭＯＳトランジスタＭ２６のゲート・バイアス電圧がｎ型ＭＯＳトランジスタＭ２８のゲートから供給されているが、これを図５の電流源回路と同様に、電流出力部におけるノードＮ５とｎ型ＭＯＳトランジスタＭ３０との間に直列に挿入したトランジスタのゲートから供給しても良い。
【００９１】
本発明は上述した実施形態に限定されない。
すなわち、上述した回路構成は本発明の実施形態を説明する上で与えた一例に過ぎず、同等の機能を有した他の回路によっても本発明は実現可能である。
例えば、上述の回路では主としてｐ型ＭＯＳトランジスタおよびｎ型ＭＯＳトランジスタが用いられているが、これらを他の種々のトランジスタに置き換えて本発明を実現することも可能である。また、上述した回路で用いられているｎｐｎトランジスタをｐｎｐトランジスタに置き換えても、本発明は実現可能である。
【００９２】
【発明の効果】
本発明によれば、回路規模の増大を抑えながら、出力電流の温度係数を任意に設定できる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る電流源回路の構成例を示す概略的なブロック図である。
【図２】本発明の第１の実施形態に係る電流源回路の構成例を示したブロック図である。
【図３】第１の電流発生部および第２の電流発生部において発生される電流と、それらが合成された出力電流の温度による変化の例を示す図である。
【図４】本発明の第２の実施形態に係る電流源回路の構成例を示す概略的なブロック図である。
【図５】本発明の第２の実施形態に係る電流源回路の他の構成例を示す概略的なブロック図である。
【図６】本発明の第３の実施形態に係る電流源回路の構成例を示す概略的なブロック図である。
【図７】従来の電流源回路の構成を示す第１の回路図である。
【図８】従来の電流源回路の構成を示す第２の回路図である。
【図９】従来の電流源回路の構成を示す第３の回路図である。
【符号の説明】
Ｑ１〜Ｑ７，Ｑ１１，Ｑ１２…ｎｐｎトランジスタ、Ｍ１〜Ｍ３，Ｍ２１〜Ｍ３２…ｎ型ＭＯＳトランジスタ、Ｍ４〜Ｍ６，Ｍ１１〜Ｍ１５…ｐｎｐトランジスタ、Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１４…抵抗、Ｕ１，Ｕ１１，Ｕ１２…差動増幅回路、１０，１０ａ，１０ｂ，１０ｃ…制御部、２０…第１の電流発生部、３０…第２の電流発生部、４０，４０ａ…電流出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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