(57)【要約】【課題】不揮発性メモリが具備する省電力モードに関する機能を有効に活用すること。【解決手段】ＣＰＵ１０と不揮発性半導体メモリ１４とを結ぶバス２４の途中にバスバッファ回路１６を設け、ＣＰＵ１０からフラッシュＲＯＭ１４にアクセスされたときにのみバスバッファ回路１６によりアドレス信号の伝送を許可し、それ以外のアクセスのときにはフラッシュＲＯＭ１４に対するアドレス信号の伝送を禁止し、フラッシュＲＯＭ１４に対するアクセスが設定時間以上行われなかったときには、フラッシュＲＯＭ１４をアクセス時よりも消費電力を少なくする省電力モードに移行させ、ナビゲーション装置の平均的な消費電力を低減させる。【選択図】        図１
2004362151.tif 000002
【特許請求の範囲】
【請求項１】
所定の条件において低消費モードへ移行する機能を持ち、プログラムに関する情報を格納する不揮発性メモリと、前記不揮発性メモリに格納されている前記プログラムに関する情報に基づいて演算および処理する演算処理手段と、前記演算処理手段からの信号に基づき、前記不揮発性メモリへのアドレス信号の状態を制御するアドレス制御手段とを備えたことを特徴とする車載電子装置。
【請求項２】
所定の条件において低消費モードへ移行する機能を持ち、プログラムに関する情報を格納する不揮発性メモリと、前記不揮発性メモリに格納されている前記プログラムに関する情報に基づいて演算および処理する演算処理手段と、前記演算処理手段からの信号に基づき、前記不揮発性メモリへのアドレス信号の状態を制御するアドレス制御手段と、前記演算処理手段が演算処理を行なう為の一時記憶手段とを備え、前記演算処理手段は電源が投入されると前記不揮発性メモリのプログラムに関する情報をすべて読み出して前記一時記憶手段に格納することを特徴とする車載電子装置。
【請求項３】
請求項１または２記載の車載電子装置において、前記不揮発性メモリはフラシュＲＯＭであることを特徴とする車載電子装置。
【請求項４】
請求項１ないし３のうちいずれか１項に記載の車載電子装置において、前記アドレス制御手段は前記演算処理手段からの信号の状態に基づき、前記アドレス信号を所定のアドレス値に固定させることができることを特徴とする車載電子装置。
【請求項５】
請求項４記載の車載電子装置において、前記所定のアドレス値とは、すべてのビットがハイレベルまたはローレベルとなるアドレス値であることを特徴とする車載電子装置。
【請求項６】
請求項１ないし５のうちいずれか１項に記載の車載電子装置において、所定の条件とは所定時間アドレスが変化しないことであることを特徴とする車載電子装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、車載電子装置に係り、特に不揮発性メモリに格納されたプログラムに基づいて情報を処理する車載電子装置に関する。
【０００２】
【従来の技術】
自動車などの車両に搭載された車載電子装置としては、例えば、ナビゲーション装置が知られている。ナビゲーション装置としては、例えば、プログラムに関する情報を格納する不揮発性メモリと、不揮発性メモリをアクセスしてプログラムに関する情報を読み込み、読み込んだ情報を基に演算処理するＣＰＵと、ＣＰＵが演算処理を実行するための作業領域および記憶領域を形成するＲＡＭと、車両の位置に関する情報を収集する周辺装置と、車両の走行路を含む地図に関する地図情報を格納するＤＶＤなどの記憶媒体を駆動する記憶媒体ドライブと、ＣＰＵの指令を基に記憶媒体ドライブを駆動し、読み出された地図情報を車両の現在位置とともに液晶表示装置（ＬＣＤモニター）の画面上に表示させる制御を行なうグラフィックコントロールＩＣと、ＣＰＵとＲＡＭ、フラッシュＲＯＭ、グラフィックコントロールＩＣ、記憶媒体ドライブを接続するバスラインとを備えて構成されているものがある。
【０００３】
この種のナビゲーション装置に用いられる不揮発性メモリとしては、アドレス信号に一定時間変化がないときに消費電力を少なくする省電力モードに移行する機能を備えたフラッシュＲＯＭが採用されている。
【０００４】
【発明が解決しようとする課題】
ところが、従来技術においては各種のプログラムを実行する度にフラッシュＲＯＭからＣＰＵにプログラムが読み込まれるようになっており、しかもフラッシュＲＯＭはバスラインを介して他のアクセス対象（デバイス）と接続されているので、ＣＰＵからフラッシュＲＯＭ以外のアクセス対象に対してアクセスが行われるときにもフラッシュＲＯＭにはアドレス信号が伝送され、その度にフラッシュＲＯＭにおけるアドレス信号が変化する。このため、フラッシュＲＯＭを省電力モードに移行することができず、フラッシュＲＯＭが具備する機能が有効に利用されていなかった。
【０００５】
本発明の課題は、フラッシュＲＯＭ等が具備する省電力モードに関する機能を有効に活用することにある。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明は、演算処理手段からフラッシュＲＯＭ等の不揮発性メモリへのアクセスの有無に応じて、両者を結ぶ情報伝送路（特にアドレスライン）の状態を演算処理手段により制御できるようにしたものである。
【０００７】
【発明の実施の形態】
以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の一実施形態を示すナビゲーション装置のブロック構成図である。図１において、ナビゲーション装置は、車載電子装置として、中央演算処理装置（以下、ＣＰＵと称する。）１０、ＲＡＭ１２、フラッシュＲＯＭ１４、バスバッファ回路１６、グラフィックコントロールＩＣ１８、外部記憶装置２０、周辺装置２２を備えて構成されており、ＣＰＵ１０は、周辺装置２２に接続されているとともに、バス２４を介してＲＡＭ１２、バスバッファ回路１６、グラフィックコントロールＩＣ、外部記憶装置２０に接続され、さらにバスバッファ回路１６を介してフラッシュＲＯＭ１４に接続されている。
【０００８】
ＣＰＵ１０は、ＲＡＭ１２、フラッシュＲＯＭ１４、グラフィックコントロールＩＣ１８、外部記憶装置２０をアクセス対象として、プログラムの実行処理や演算を行なう演算処理手段として構成されており、ＲＡＭ１２は、ＣＰＵ１０が演算処理を実行するための作業領域を形成するとともに、ＣＰＵ１０からの指令に応答して、ＣＰＵにより読み込まれた情報を格納するようになっている。
【０００９】
フラッシュＲＯＭ１４は、初期設定を行なうためのプログラムコード、ＯＳ、アプリケーションに関するプログラムなどを格納する情報格納手段として構成されているとともに、ＣＰＵ１０から所定時間以上アクセスがなく、アドレス信号が変化しないときには消費電力を少なくする省電力モードに移行する機能を具備している。
【００１０】
外部記憶装置２０は、車両の走行路を含む地図に関する地図情報を格納する地図情報記憶媒体としてのＨＤ（Ｈａｒｄ  Ｄｉｓｃ）あるいは、ＣＤ（Ｃｏｍｐａｃｔ  Ｄｉｓｃ）、ＤＶＤ（Ｄｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）を駆動する記憶媒体ドライブを備え、この記憶媒体ドライブによってＨＤなどを駆動して地図情報を読み出す地図情報読出し手段として構成されている。
【００１１】
周辺装置２２は、ＧＰＳ受信機、ＦＭ多重チューナ、ジャイロを含んで構成されており、車両の位置に関する位置情報を収集する位置情報収集手段として構成されている。
【００１２】
グラフィックコントロールＩＣ１８は、ＣＰＵ１０からの指令により、車両の現在位置に関連する地図情報が外部記憶装置２０から読み出され、読み出された地図情報にしたがった画像を車両の現在位置とともにＬＣＤモニター（表示手段：図示省略）の画面上に表示させる表示制御手段として構成されている。
【００１３】
バスバッファ回路１６は、ＣＰＵ１０からフラッシュＲＯＭ１４へのアクセスに対して、ＣＰＵ１０とフラッシュＲＯＭ１４とを結ぶ情報伝送路としてのバス２４を形成し、それ以外のデバイスへのアクセスに対しては情報伝送路としてのバス２４を遮断し、少なくともフラッシュＲＯＭ１４へのアドレス信号を固定にするバス制御手段として構成されている。
【００１４】
具体的には、バスバッファ回路１６は、図２（ａ）に示すように、３ステート出力バッファ回路２６を用いて構成されており、３ステート出力バッファ回路２６の一方にバス２４からのアドレス信号２５が接続され、もう一方は抵抗２８を介して電源に接続されているとともに、フラッシュＲＯＭ１４に接続され、ゲートにＣＰＵ１０からチップイネーブル信号（フラッシュＲＯＭ選択信号）がローアクティブ信号として入力されるようになっている。３ステート出力バッファ回路２６は、チップイネーブル信号１００のレベルがローレベルになったときにのみバス２４のアドレス信号２５をフラッシュＲＯＭ１４に伝送し、チップイネーブル信号１００のレベルがハイレベルになったときにはバス２４からのアドレス信号２５が切り離され、フラッシュＲＯＭ１４側の信号としては抵抗２８を介して電源に接続されているために電源電圧（つまりハイレベル）に固定される。
【００１５】
また、バスバッファ回路１６としては、図２（ｂ）に示すように、インバータゲート３０とＤタイプフリップフロップ回路３２を用いて構成することもできる。この場合、Ｄタイプフリップフロップ回路３２のＤ（データ入力）端子にはバス２４からのアドレス信号２５が接続され、ＣＫ（クロック入力）端子にはバス２４に流れるデータ等が同期するバスクロック信号が接続され、Ｑ（データ出力）端子がフラッシュＲＯＭ１４に接続されるようになっている。そして、Ｑ端子からはＣＫ端子に入力されるバスクロック信号の立ち上がりエッジでラッチされた信号が出力される。また、チップイネーブル信号（フラッシュＲＯＭ選択信号）１００はインバータゲート３０を介してＤタイプフリップフロップのＰＲ（プリセット）端子に接続され、チップイネーブル信号１００のレベルがローレベルになったときには、ＣＫ（クロック入力）端子に入力されるバスクロック信号に同期して、バス２４からのアドレス信号２５の値をＱ端子からフラッシュＲＯＭ１４に出力され、チップイネーブル信号１００のレベルがハイレベルになったときには、Ｑ端子の出力をハイレベルに固定されるようになっている。
【００１６】
さらに、バスバッファ回路１６としては、図２（ｃ）に示すように、インバータゲート３０とＡＮＤゲート３４を用いて構成することもできる。この場合、ＡＮＤゲート３４の一方の入力側がバス２４からのアドレス信号２５が接続され、出力側がフラッシュＲＯＭ１４に接続される。そしてチップイネーブル信号（フラッシュＲＯＭ選択信号）１００がローレベルになったときには、インバータゲート３０の出力がハイレベルとなり、バス２４のアドレス信号２５の状態がそのままフラッシュＲＯＭ１４に伝送され、チップイネーブル信号１００のレベルがハイレベルになったときにはＡＮＤゲート３４の出力レベルがローレベルに固定されるようになっている。
【００１７】
図２（ａ）〜（ｃ）に示す回路はアドレス信号１本に対する回路例であって、実際にはその回路をアドレスの本数分使用して構成される。また、バス２４は
アドレス信号２５以外にデータ、制御信号等も含んで構成されるが、アドレス信号２５以外の信号はバスバッファ回路１６を介さずにフラッシュＲＯＭ１４に接続される。
【００１８】
このように、図２（ａ）〜（ｃ）に示すバスバッファ回路を用いることで、チップイネーブル信号１００のレベルがローレベルになったときにのみＣＰＵ１０からのアドレス信号２５がフラッシュＲＯＭ１４に伝送され、ＣＰＵ１０がフラッシュＲＯＭ１４以外の他のアクセス対象（デバイス）にアクセスするときには、フラッシュＲＯＭ１４へのアドレス信号２５の伝送を阻止するとともに所定の状態に固定される。このため、フラッシュＲＯＭ１４へのアドレス信号が所定時間以上変化しなくなるため、フラッシュＲＯＭが持っている省電力モードに移行することができる。
【００１９】
次に、本実施形態におけるナビゲーション装置の作用を図３のフローチャートおよび図４のタイムチャートにしたがって説明する。
【００２０】
ナビゲーション装置の電源が投入（リセット）されると（ステップＳ１）、まず、タイミングｔ１に示すように、チップイネーブル信号１００のレベルをローレベルにして、ＣＰＵ１０からフラッシュＲＯＭ１４に対してアクセスし、フラッシュＲＯＭ１４に格納されたデバイス等の初期設定用プログラムコードの読み込み（読み出し）を行なう（ステップＳ２）。プログラムコードの読み込みが完了すると、タイミングｔ２に示すように、チップイネーブル信号１００のレベルをハイレベルに反転させ、バスバッファ回路１６によりフラッシュＲＯＭ１４に対するアドレス信号を固定にする。そしてタイミングｔ２からｔ３の間では、ＣＰＵ１０により各デバイス（アクセス対象としての外部記憶装置２０、ＲＡＭ１２、フラッシュＲＯＭ１４）に対する初期設定が行われる（ステップＳ３）。
【００２１】
次に、タイミングｔ３において、チップイネーブル信号１００のレベルをローレベルに反転させ、ＣＰＵ１０からバス２４、バスバッファ回路１６を介してフラッシュＲＯＭ１４へのアドレス信号の伝送を有効にして、ＣＰＵ１０によってフラッシュＲＯＭ１４からプログラム（ＯＳ、アプリケーション）の格納場所データ（格納先アドレス）の読み込みが行われる（ステップＳ４）。
【００２２】
ここで、ＯＳ、アプリケーションに関するプログラムがフラッシュＲＯＭ１４に格納されている場合、格納場所データが示すアドレスからプログラムを読み出し、ＲＡＭ１２に格納（コピー）するための処理が実行される（ステップＳ５）。この場合、フラッシュＲＯＭ１４に格納されたプログラをコピー元プログラムとして、ＣＰＵ１０によりチップイネーブル信号１００のレベルをローレベルにしてフラッシュＲＯＭ１４にアクセスしてプログラム（ＯＳ、アプリケーションに関するプログラム）を読み出し、チップイネーブル信号１００のレベルをハイレベルして読み出したプログラムをＲＡＭ１２に書き込んでいく（ステップＳ９）。これを繰り返し行なってフラッシュＲＯＭ１４に格納されたプログラムをＲＡＭ１２にコピーするようにしている。
【００２３】
このあとタイミングｔ１１からは、ＣＰＵ１０は、ＲＡＭ１２にアクセスを行ない、ＲＡＭ１２にコピーされたプログラムを基に演算処理を実行することになり、フラッシュＲＯＭ１４へのアクセスは行なわないので、チップイネーブル信号１００のレベルをハイレベルに固定する。こうすることでフラッシュＲＯＭ１４へのアドレス信号２５が固定になるため、所定時間経過するとフラッシュＲＯＭ１４は省電力モードに移行する。
【００２４】
一方、ＯＳ、アプリケーションに関するプログラムがフラッシュＲＯＭ１４に圧縮して格納されている場合は、図４（ｂ）に示すように、タイミングｔ１〜タイミングｔ４までは、図４（ａ）のときと同一の処理が行われ、タイミングｔ４〜タイミングｔ１２において、ＣＰＵ１０は、フラッシュＲＯＭ１４から圧縮解凍アルゴリズムの読み込みを行なう（ステップＳ６）。このあとＣＰＵ１０は、解凍アルゴリズムにしたがって解凍処理を行ない、解凍処理の施されたＯＳ、アプリケーションに関するプログラムをＲＡＭ１２にコピー（格納）する処理を実行する（ステップＳ７）。この過程において、タイミングｔ１３からタイミングｔ１８に示すようにチップイネーブル信号１００をローレベルからハイレベルに、ハイレベルからローレベルに交互に切り替える。そしてタイミングｔ１１においてチップイネーブル信号１００のレベルをハイレベルにして、ＣＰＵ１０はＲＡＭ１２にコピーされたプログラムにしたがって演算処理を実行する。このタイミングｔ１１以降はチップイネーブル信号１００がハイレベルに固定されるため、バスバッファ回路１６によってフラッシュＲＯＭ１４に対するアドレス信号は固定状態になり（ステップＳ９）、所定時間経過後にはフラッシュＲＯＭ１４は省電力モードに移行する。
【００２５】
また、ＯＳ、アプリケーションに関するプログラムがフラッシュＲＯＭ１４以外の他のデバイス（メディア）に格納されている場合は、図４（ｃ）に示すように、タイミングｔ１〜タイミングｔ４までは、図４（ａ）、（ｂ）と同一の処理が行われ、タイミングｔ４からＯＳ、アプリケーションに関するプログラムが格納されているデバイス（フラッシュＲＯＭ以外）からプログラムを読み出してＲＡＭ１４へコピー（格納）する処理が実行され（ステップＳ８）、ステップｔ１１からＲＡＭ１４にコピーされたプログラムにしたがってＣＰＵ１０による演算処理が実行される。タイミングｔ４以降はフラッシュＲＯＭ１４にはアクセスしないため、チップイネーブル信号１００のレベルはハイレベルにしておく。このようにタイミングｔ４以降は、フラッシュＲＯＭ１４へのアドレス信号２５は固定になり、所定時間経過するとフラッシュＲＯＭ１４は省電力モードに移行する。
【００２６】
次に、ＣＰＵ１０において演算処理が行われている過程で、フラッシュＲＯＭ１４から新たにプログラム（データ）を読み込む場合、例えば、経路を探索するための目的地が設定され、フラッシュＲＯＭ１４から探索処理アルゴリズムを読み込む必要が生じた場合、図４（ｄ）に示すように、タイミングｔ５０までは、ＲＡＭ１２上でプログラムを実行するための処理がＣＰＵ１０によって行われる。例えば、地図描画、現在位置表示などの処理が実行される。この時にはフラッシュＲＯＭ１４にはアクセスしないのでチップイネーブル信号１００のレベルをハイレベルにしておく。このあとタイミングｔ５０からｔ５９にてチップイネーブル信号１００のレベルをローレベルに反転させ、フラッシュＲＯＭ１４に格納された探索処理アルゴリズム（プログラム）を読み出し、チップイネーブル信号１００のレベルをハイレベルにして読み出された探索処理アルゴリズムがＲＡＭ１２にコピー（格納）する作業を順次行なう。そして、タイミングｔ５９においてチップイネーブル信号１００のレベルをハイレベルにして、ＣＰＵ１０はＲＡＭ１２にコピーされた探索処理アルゴリズムにしたがって探索処理を実行し、タイミングｔ６０において、探索処理が終了し、別な処理、例えば、案内などを行う必要がある場合には、ＲＡＭ１２にコピーされたアルゴリズムを基に案内（誘導）などの処理を実行する。さらに、タイミングｔ６１〜タイミングｔ６２においては、タイミングｔ５０〜タイミングｔ５９の間において探索処理のためにコピーされたＲＡＭ１２の領域を開放するための処理を実行する。タイミングｔ５９以降はフラッシュＲＯＭ１４へのアクセスがなく、チップイネーブル信号１００のレベルはハイレベルのままになるため、フラッシュＲＯＭ１４へのアドレス信号２５は変化しない。従って、所定時間経過するとフラッシュＲＯＭ１４は省電力モードに移行する。
【００２７】
さらにタイミングｔ５９〜タイミングｔ６２においてはチップイネーブル信号１００のレベルがハイレベルとなり、バスバッファ回路１６によってフラッシュＲＯＭ１４へのアドレス信号が固定され変化しないため、フラッシュＲＯＭ１４では省電力モードが維持されることになる。
【００２８】
次に、他の実施形態を図５に示す。本実施形態では、２つの独立したバス２４ａ、２４ｂを持ち、前記実施例と同じ機能を持ったバスバッファ回路１６を専用のバス２４ａに具備したＣＰＵを使った実施例で、前記バスバッファ回路を持つ専用のバス２４ａを介してフラッシュＲＯＭ１４に接続し、ＲＡＭ１２および外部記憶装置２０等はもう１つのバス２４ｂを介して接続している。
【００２９】
本実施形態においても、前記実施形態同様にＣＰＵ１０からフラッシュＲＯＭ１４に対してアクセスしない場合にはアドレス信号を固定になるようにバスバッファ回路を制御して所定時間アクセスがないときには省電力モードに移行させる。これにより平均的な消費電力を低減させることができるとともに、不要輻射ノイズ、発熱を低減させることができる。
【００３０】
本実施形態として、低消費モードを持つ不揮発性メモリとしてフラッシュＲＯＭを挙げたが、本発明はこれに限定されるものではない。また、バスバッファ回路についても同様に本実施形態に挙げたものには限定されず、外部からの信号によりフラッシュＲＯＭへのアドレス信号を固定できる回路であればいい。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、フラッシュＲＯＭ等が具備する省電力モードを有効に活用し、車載電子装置の平均的な消費電力を低減させることができ、これにより不要輻射ノイズ、発熱も低減させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態を示すナビゲーション装置のブロック構成図である。
【図２】バスバッファ回路として、（ａ）３ステート出力バッファ回路を用いたとき、（ｂ）インバータゲートとＤタイプフリップフロップ回路を用いたとき、（ｃ）インバータゲートとＡＮＤゲートを用いたときの回路構成図である。
【図３】図１に示すナビゲーション装置の作用を説明するためのフローチャートである。
【図４】（ａ）はＯＳ、アプリケーションがフラッシュＲＯＭに格納されているときの作用を説明するためのタイムチャート、（ｂ）はＯＳ、アプリケーションがフラッシュＲＯＭに圧縮して格納されている場合の作用を説明するためのタイムチャート、（ｃ）はＯＳ、アプリケーションが他のデバイスに格納されている場合の作用を説明するためのタイムチャート、（ｄ）は処理途中でフラッシュＲＯＭに新たにプログラムを読み込む場合の作用を説明するためのタイムチャートである。
【図５】本発明の他の実施形態を示すナビゲーション装置のブロック構成図である。
【符号の説明】
１０  中央演算処理装置（ＣＰＵ）
１２  ＲＡＭ
１４  フラッシュＲＯＭ
１６  バスバッファ回路
１８  グラフィックコントロールＩＣ
２０  外部記憶装置
２２  周辺装置
２４、２４ａ、２４ｂ  バス    ２５  アドレス信号
２６  ３ステート出力バッファ回路
３０  インバータゲート
３２  Ｄタイプフリップフロップ回路
３４  ＡＮＤゲート
【図１】
2004362151.tif 000003
【図２】
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【図３】
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【図４】
2004362151.tif 000006
【図５】
2004362151.tif 000007