(57)【要約】【課題】伝播遅延が減少し、他方で良好な信号保全を維持できるドライバの出力段を提供する。【解決手段】出力ドライバは、相補ＭＯＳトランジスタ対に結合されたプリドライバを含む。第３及び第４のＭＯＳトランジスタが、それぞれ第１及び第２のＭＯＳトランジスタのソース−ドレイン経路と出力との間に結合される。第３及び第４のＭＯＳトランジスタの少なくとも１つのバックゲートが、出力に結合され、過度のアンダーシュート又はオーバーシュートを創ることなく遷移の初期においてＶTを低下させる。ダイオードが、第３及び第４のトランジスタのソース−ドレイン経路と並列に結合される。【選択図】図２
2004201324.tif 000002
【特許請求の範囲】
【請求項１】
出力ドライバであって、
第１の相補ＭＯＳトランジスタ対を形成する第１及び第２のトランジスタに結合されたプリドライバであって、第１のトランジスタは電圧源に結合され、第２のトランジスタは基準電圧源に結合された当該プリドライバと、
第２の相補ＭＯＳトランジスタ対を形成する第３及び第４のトランジスタであって、第３のトランジスタは第１のトランジスタのソース−ドレイン経路と出力との間に結合され、第４のトランジスタは第２のトランジスタのソース−ドレイン経路と出力との間に結合され、第３のトランジスタと第４のトランジスタのゲートは出力に結合され、第３及び第４のトランジスタの少なくとも１つのバックゲートは出力に結合される当該第３及び第４のトランジスタと、
第３及び第４のトランジスタのソース−ドレイン経路を横切って結合される第１及び第２のダイオードとから成る出力ドライバ。
【請求項２】
ドライバの相補ＭＯＳトランジスタ出力段により発生する出力信号を補償する方法であって、
出力段の１つのトランジスタと出力端子との間に結合される第３のＭＯＳトランジスタを準備し、
当該第３のトランジスタに、そのゲートにおいて、出力端子における電圧でバイアスを与え、
当該第３のトランジスタのＶTを出力端子における電圧の関数として制御することから成る出力信号を補償する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力ドライバ及びドライバの相補ＭＯＳトランジスタ出力段により発生する出力信号を補償する方法に関し、特に、バスドライバのための出力段に関する。
【背景技術】
【０００２】
プルダウントランジスタとしてのＮＭＯＳトランジスタに直列のプルアップトランジスタとしてのＰＭＯＳトランジスタからなる、いわゆる「トーテンポール（ｔｏｔｅｍ  ｐｏｌｅ）」出力段は周知の技術である。この出力段を持つ集積回路が組み立てられる多くの工程において、ＰＭＯＳトランジスタはＮＭＯＳトランジスタより劣った特性を持っている。出力段のこの種類の特性を改善するための回路変形もまた周知である。１つのこの様な変形は、ＰＭＯＳトランジスタと並列にダイオードを置くことであり、このダイオードは、出力電圧が低い時余分の昇圧を与えるために、また出力電圧が上昇すると徐々にターンＯＦＦするために、それに電力が印加されると導電性である。他の既知の技術は、出力トランジスタと並列にトランジスタを使用することであり、この追加のトランジスタは、そのゲートが、入力が出力電圧に接続されたバッファに結ばれる。出力電圧が低い時、そのトランジスタは余分の昇圧を出力回路に与えるためＯＮに駆動され、またインバータが切り替わるレベルに出力電圧が上昇する時、その追加のトランジスタはターンＯＦＦされる。これらの技術の両方は、スイッチング過渡の間、追加の出力駆動能力を与えるが、定常状態出力の間は与えない。
【０００３】
図１は、出力トランジスタと並列の追加のダイオード及び上述のインバータにより駆動される出力トランジスタと並列の追加のトランジスタの両方を持つ回路のための出力波形を示す。負荷は６５オームの特性インピーダンスと１０センチメータの長さをもつ伝送線である。図１の波形から分かる様に、この回路は、オーバーシュートとアンダーシュートを示すばかりでなく、波形の高い部分と低い部分の両方に強い雑音成分を示す。これらの雑音遷移は、おそらく追加のトランジスタのスイッチングに起因する。図１において、公称曲線は、トランジスタの組み立てにおける典型的な工程及び典型的な供給電圧を示す。強い波形は、最高の利得と最高の供給電圧をもつトランジスタを生産する最善の工程を示す。強い波形は、摂氏−４０度と摂氏＋８５度の両方におけるものを示し、回路が動作しなければならない温度範囲である。弱い波形は、最低の利得と最低の供給電圧をもつトランジスタを生産する最低の場合の工程を示す。弱い波形は、また摂氏−４０度と摂氏＋８５度において示される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電子産業が今日直面する主要な問題は、速度と雑音との間のトレードオフ（ｔｒａｄｅ−ｏｆｆ）である。メモリバス上のデータの流れの周波数が継続して増加すると、電磁妨害雑音（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｉｎｔｅｒｆｅｒｅｎｃｅ：ＥＭＩ）の問題及び他の雑音の論点も同様に生じた。メモリドライバは、出力エッジ率（ｅｄｇｅ  ｒａｔｅ）を減少させた高いデータ率を駆動することが要求され、特に低電圧において進歩した処理技術と共に利用する。これは、次には、受信機に誤りのデータを検出させる、より高い電磁妨害雑音（ＥＭＩ）と信号雑音を生じる結果となる。加えて、電圧が２ボルトより低く降下し、またトランジスタのゲート厚みが減少すると、受信機はオーバーシュート及びアンダーシュートからより多く損傷を受け易くなる。従って、減少した伝播遅延をもち、他方で良好な信号保全を維持し、即ちオーバーシュートとアンダーシュートを最小にした出力段に対する要請がある。加えて、最小のＥＭＩを発生するような段に対する要請がある。
【課題を解決するための手段】
【０００５】
本発明の一般的な目的は、バスドライバのための出力段を提供することである。この目的及び他の目的並びに特徴は、本発明の１つの局面に従い、第１の相補ＭＯＳトランジスタ対を形成する第１及び第２のトランジスタに結合されるプリドライバから成る出力ドライバにより提供される。第１のトランジスタは電圧源に結合され、第２のトランジスタは基準電圧源に結合される。第３及び第４のトランジスタは第２の相補ＭＯＳトランジスタ対を形成する。第３のトランジスタは、第１のトランジスタのソース−ドレイン経路と出力との間に結合される。第４のトランジスタは、第２のトランジスタのソース−ドレイン経路と出力との間に結合される。第３のトランジスタ及び第４のトランジスタのゲートは、出力に結合され、また第３及び第４のトランジスタの少なくとも１つのバックゲートは出力に結合される。第１及び第２のダイオードは、第３及び第４のトランジスタの両方のソース−ドレイン経路を横切って結合される。
【０００６】
本発明の第２の局面は、第１の相補ＭＯＳトランジスタ対出力段を形成する第１及び第２のトランジスタをもち、また第１の相補ＭＯＳトランジスタ対の各々のトランジスタと出力との間に結合されたダイオードをもつ出力ドライバを含む。補償回路は、第２の相補ＭＯＳトランジスタ対を形成する第３及び第４のトランジスタから成る。第３のトランスタは１つのダイオードと並列に結合され、第４のトランジスタは他のダイオードと並列に結合される。第３及び第４のトランジスタの各々のゲートは出力に結合され、第３及び第４のトランジスタの１つのバックゲートは出力に結合される。
【０００７】
本発明の第３の局面は、ドライバの相補ＭＯＳトランジスタ出力段により発生する出力信号を補償する方法から成る。第３のＭＯＳトランジスタは、出力段の１つのトランジスタと出力端子との間に結合される。第３のトランジスタは、そのゲートにおいて、出力端子における電圧でバイアスされる。第３のトランジスタのＶTは、出力端子における電圧の関数として制御される。
【実施例１】
【０００８】
図２は、一般に２００として本発明の１つの実施例を示す。入力信号は、プリドライバ２０４の入力である入力端子２０２に与えられる。この目的に適したプリドライバは、この技術において周知でありここで詳細に述べる必要はない。プリドライバ２０４は、線２０６上にプルアップ駆動信号を又線２０８上にプルダウン駆動信号を発生する。線２０６上のプルアップ信号はＰＭＯＳトランジスタ２０９のゲートに結合され、このトランジスタのソースは電源ＶＣＣに結合され、またそのドレインは出力線２１６に結合される。又線２０８上のプルダウン駆動信号はＮＭＯＳトランジスタ２１２のゲートに結合され、またそのドレインは出力線２１６に結合され、またそのソースは接地に結合される。また線２０６上のプルアップ駆動信号に結合されるのは、第２のＰＭＯＳトランジスタ２１０であり、そのソースはＶＣＣに結合され、そのドレインは線２２０に結合される。線２２０はダイオード２２８の陰極に結合され、その陽極は線２３０を経由して線２１６及び出力端子２３２に結合される。線２２０はまたＰＭＯＳトランジスタ２１８のソースに結合され、そのドレインは線２２４を経由して線２１６に結合される。トランジスタ２１８のゲートは線２２６を経由して出力線２１６に結合される。線２１６は線２３６を経由してＮＭＯＳトランジスタ２３４のゲートに結合される。トランジスタ２３４のドレインは線２３８を経由して出力線２１６に結合され、バックゲートが同様に線２４０を経由して結合される。トランジスタ２３４のソースは線２４６に結合され、この線はダイオード２４４の陽極及びトランジスタ２１４のドレインに結合される。ダイオード２４４の陰極は線２４２を介して出力線２１６に結合される。トランジスタ２１４のソースは接地に結合される。トランジスタ２１４のゲートは線２０８に結合される。
【０００９】
動作において、もし、端子２０２への信号入力が出力を高に駆動すべきであるならば、プリドライバ２０４は、トランジスタ２０９及び２１０をターンＯＮするために信号を線２０６上に発生する。トランジスタ２０９は、直接出力端子２３２への線２１６上に出力を与える。トランジスタ２１０の出力は２つの経路を経由して与えられる。第１の経路はダイオード２２８から成り、これは初期には激しく導通し、そして出力電圧が上昇するにつれて増加するインピーダンスを持つ。トランジスタ２１８はダイオードとして配線される。しかし通常では、トランジスタ２１８のバックゲートはＶＣＣに結ばれるであろう。図２の回路においては、しかし、バックゲートは線２２２を経由して出力に結ばれる。これは、出力電圧が零に近くなるとトランジスタのＶTを低下させ、ダイオード２２８の様な従来のダイオードより低い順方向電圧降下において、このトランジスタがダイオードとして導通するのを可能にする。従って、これは出力２３２における低から高への遷移において早期に増加した出力昇圧を与える。出力電圧が上昇すると、トランジスタのＶTもまた増加し、トランジスタは、増加したインピーダンスをもち、出力へより低い貢献をするダイオード２２８の様な、ダイオードとして機能する。この様に、増加は遷移の初めにおいて与えられ、ところが、後でオーバーシュートを防止するため漸次除かれる。
【００１０】
プリドライバ２０４がトランジスタ２０９及び２１０をターンＯＮするため線２０６を高に駆動している時、それはまた、トランジスタ２１２及び２１４をターンＯＦＦするため線２０８を低に駆動するであろう。従って、回路の下方の部分は、出力が零ボルトからＶＣＣへ駆動される時は機能しない。
【００１１】
端子２０２上の信号が出力２３２を高から低状態へ駆動する時、プリドライバ２０４はトランジスタ２１２及び２１４をターンオンするため線２０８を高に駆動するであろう。トランジスタ２１２は線２１６に接続され、線２１６上の電圧をプルダウンするであろう。トランジスタ２１４のターンＯＮは、ダイオード２４４を出力電圧と、トランジスタ２１４を経由した接地との間に置く。そのダイオードは従って、電圧がダイオードの順方向電圧降下を超える限りは導通して上昇した出力駆動を与え、これは出力電圧がダイオードの順方向電圧降下より低く低下するまで出力電圧が降下すると減少する。トランジスタ２３４はダイオード接続されたトランジスタであり、そのバックゲートは、線２４０を経由して出力に結ばれる。これは、出力電圧が高の時、トランジスタ２３４のＶTを低下させ、そのトランジスタのＶTは電圧が低くなるにつれて増加する。従って、このトランジスタは、出力が高い時、出力駆動に追加の上昇を与え、しかしそのインピーダンスは出力電圧が低下するとアンダーシュートを避けるために増加するであろう。このプリドライバは、出力が低に駆動する時にトランジスタ２０９及び２１０がターンＯＦＦする様に線２０６を低に駆動するであろう。
【００１２】
注目すべきは、トランジスタ２１８及び２３４とそれぞれ並列のダイオード２２８及び２４４は、また追加のブースト回路のために温度補償を提供する。−４０度Ｃの温度において、これらトランジスタのＶTは増加するのに対してダイオードの順方向電圧降下は減少し、これは温度範囲中のオーバーシュートとアンダーシュートを避けるため温度補償を提供する。
【実施例２】
【００１３】
本発明のそれ以上の実施例が図３において一般に３００として示される。入力端子３０２は、プリドライバ３０４に接続され、これは図２に示されるプリドライバと同様である。プリドライバ３０４は出力３０６をもち、これはプルアップトランジスタ３０９，３１０及び３７６を駆動する。プリドライバ３０４は第２の出力３０８をもち、これはプルダウントランジスタ３１４，３１２及び３９１を駆動する。ＰＭＯＳトランジスタ３１０は、従って、そのゲートは線３０６に接続され、そのソースは線３６２を経由してＶＣＣ源３６６に結合される。トランジスタ３１０のバックゲートは線３６４によりＶＣＣ源３６６に結合される。トランジスタ３１０のドレインは線３２０を経由してトランジスタ３１８のソース、ダイオード３２８の陰極及び、ダイオード３５０の陰極に結合される。ＰＭＯＳトランジスタ３０９は、そのゲートが線３５８を経由して線３０６に結合され、そのソースは線３６８を経由してＶＣＣ源３６６に結合される。トランジスタ３０９のバックゲートは線３７０を経由してＶＣＣ源に結合される。トランジスタ３０９のドレインは線３７１を経由して抵抗器３７３に結合され、次に線３７５を経由して出力線３１６に結合される。
【００１４】
ＰＭＯＳトランジスタ３７６のゲートは線３５８、抵抗器３７８、及び線３７９を経由して線３０６に結合される。ＭＯＳキャパシタ３８０は線３７９及び接地電位に結合される。トランジスタ３７６のソースは線３７２を経由してＶＣＣ源に結合され、またそのトランジスタのバックゲートは線３７４によりＶＣＣ源に結合される。トランジスタ３７６のドレインは線３８２により抵抗器３８４へ、又線３８６により出力線３１６に結合される。
【００１５】
出力線３１６は、静電放電（ＥＳＤ：ｅｌｅｃｔｒｏｓｔａｔｉｃ  ｄｉｓｃｈａｎｇｅ）保護回路３４８及び線３２６を経由してトランジスタ３１８のゲートに結合される。ＥＳＤ回路３４８は、出力端子３３２上に発達する静電放電に起因してトランジスタ３１８のゲートが損傷するのを保護する。トランジスタ３１８のドレインは、線３２４を経由して線３１６に接続され、またトランジスタ３１８のバックゲートは線３２２を経由して線３２４に結合される。ダイオード３２８の陽極は線３３０により線３２４に結合され、またダイオード３５０の陽極は線３５２により線３２４に結合される。
【００１６】
ＥＳＤ保護回路３４８の出力もまた線３３６を経由してＮＭＯＳトランジスタ３３４のゲートに結合される。トランジスタ３３４のソースは線３４６に結合される。トランジスタ３３４のドレインは線３３８を経由して出力線３１６に結合される。トランジスタ３３４のバックゲート破線３４０を経由して接地に結合される。ダイオード３４４及び３５４の陰極は線３３８に結合される。ダイオード３４４の陽極は線３４６を経由してトランジスタ３１４のドレインに結合される。ダイオード３５４の陽極は線３５６を経由して線３４６に結合される。トランジスタ３１４のゲートは線３０８に結合され、またトランジスタ３１４のソースは接地に結合される。
【００１７】
ＮＭＯＳトランジスタ３１２のゲートは線３６０を経由して線３０８に結合される。トランジスタ３１２のドレインは抵抗器３９０及び線３８８を経由して出力線３１６に結合される。そのトランジスタのソースは線３９２を経由して接地に結合される。
【００１８】
ＮＭＯＳトランジスタ３９１は、そのゲートが線３９４、抵抗器３９６及び線３９９を経由して線３６０に結合される。ＭＯＳキャパシタ３９８は線３９９と接地との間に結合される。トランジスタ３９１のドレインは抵抗器３８９及び線３８７を経由して線３１６に結合される。そのトランジスタのソースは線３９３を経由して接地に結合される。
【００１９】
抵抗器３７３及び３９０は、トランジスタ３０９及び３１２が、それぞれ出力及び端子３３２に接続される伝送線の特性インピーダンスを駆動するように選択される。このインピーダンスは、例えば６５オームでも良い。抵抗器３７８と３９６、及びキャパシタ３８０と３９８の値は、トランジスタ３７６と３９１がそれぞれ遷移が本質的に完了するまではターンＯＮしない様に選択される。トランジスタ３０９、３７６及び３１２、３９１はバスドライバのＤＣ（定常状態）出力を提供した。この実施例において、２つのダイオード３２８、３５０及び３４４、３５４は、温度補償のためダイオード接続されたトランジスタ３１８及び３３４とそれぞれ並列に置かれる。また注目すべきは、トランジスタ３３４はそのバックゲートが線３４０を経由して接地に接続され、これに対し図２においては、対応するトランジスタ２３４はそのバックゲートが線２４０を経由して出力に接続される。図２の回路と図３の回路との間のこの相違の理由は、二重である。先ず第１に、当業者に周知のように、Ｐ−チャネルトランジスタは、通常弱く、従って、Ｎ−チャネルトランジスタの性能特性と整合するため、より大きな昇圧を必要とする。第２に、トランジスタ３３４のバックゲートを出力に接続できるためには、トランジスタ３３４は隔離されたトランジスタでなければならず、これは幾つかの半導体製造工程では不可能である。もし、トランジスタ３３４のバックゲートを出力に接続することにより得られる追加の性能が要求されるならば、トランジスタ３３４が隔離できる、より費用の掛る工程が利用されなければならない。また、注目すべきは、図３のバスドライバは３状態（ｔｒｉ−ｓｔａｔｅ）出力回路を含むことが出来、これは図３には示されない。
【００２０】
動作において、もし端子３０２上の信号が出力を高に駆動すべきであるならば、プリドライバ３０４は出力線３０６上に低信号を発生するであろう。この低信号はトランジスタ３０９及び３１０をＯＮに駆動する。トランジスタ３０９は、端子３３２に結合される伝送線の特性インピーダンスにおいて駆動する。トランジスタ３１０は、ダイオード接続されたトランジスタ３１８とダイオード３２８と３５０の並列組み合わせを駆動する。出力電圧が低い時トランジスタ３１８のＶTが減少するように、トランジスタ３１８のバックゲートは線３２２を経由して出力に結合される。出力電圧が増加すると、トランジスタ３１８のＶTは、そのダイオードとしての接続に起因して、インピーダンスがそうであるように増加するであろう。ダイオード３２８と３５０は、追加の昇圧及びトランジスタ３１８のための温度補償を提供するため、それらが順方向バイアスされる限りにおいて導通する。好ましくは、トランジスタ３１８のＶTは、出力電圧が低の時は、ダイオード３２８と３５０の順方向電圧降下より低く、それ故トランジスタは、出力電圧が零の時はより大きな昇圧を与え、またトランジスタと２つのダイオードの両方は電圧がＶＣＣに近付くと、オーバーシュートを最小にするため高インピーダンス状態になる。線３７９上の信号は、ＶＣＣへの電圧遷移が本質的に完了するまで、抵抗器３７８とキャパシタ３８０により形成されるＲＣ時定数だけ遅延するであろう。この時トランジスタ３７６は、ＤＣ又は出力段の定常状態駆動要求を与えるためターンＯＮするであろう。入力信号が出力段を高に駆動すべきである時は、線３０８上の信号は低で、トランジスタ３１４、３１２及び３９１はＯＦＦであろう。従って、回路の底の部分からは電流は流れないであろう。
【００２１】
もし端子３０２上の入力信号が出力を低に駆動すべきであるならば、プリドライバ３０４は、線３０８上に高電圧を発生するであろう。この電圧はトランジスタ３１４と３１２のゲートに結合され、これらをターンＯＮする。トランジスタ３１２は、端子３３２に結合された伝送線の特性インピーダンスにおいて出力駆動を与え、これは例えば、６５オームである。トランジスタ３１４は、トランジスタ３３４、ダイオード３４４及びダイオード３５４を通して出力から電流を引き込む。トランジスタ３３４は、ダイオードとして接続され、そのバックゲートは出力線３１６には結合されない。そのＶTは強化されない。ダイオード接続されたトランジスタ３３４及びダイオード３４４と３５４は、従って、出力電圧がそれらの順方向電圧降下より低く低下するまで導通し、この時において、それらはアンダーシュートを最小にするため最早導通しない。出力電圧が低下すると、それらは遷移の初期において最大の効果を持つために、それらのインピーダンスは増加するであろう。ダイオード３４４と３５４は、トランジスタ３３４のＶTが温度と共に変化するのに対して低い温度補償を与える。
【００２２】
トランジスタ３９１のゲート上の電圧は、抵抗器３９６とＭＯＳキャパシタ３９８のＲＣ時定数だけ遅延する。そのトランジスタは、高電圧出力から接地への遷移が本質的に完了するまでターンＯＮしない。トランジスタ３９１は、ＤＣ又はバスドライバの定常状態電流ドレイン特性を与えるためターンＯＮするであろう。
【００２３】
図４を参照すると、図３のバスドライバの出力波形が示される。図１に示される波形についての様に、負荷は１０ｃｍの長さで６５オームの特性インピーダンスをもつ伝送線である。出力曲線は、摂氏−４０度と＋８５度における公称曲線と強プロセス曲線の両方並びに摂氏−４０度と＋８５度における弱プロセス曲線を示す。図４の波形を図１の波形と比較すると、高及び低定常状態レベルの両方での雑音において著しい減少があることは直ちに明白である。また立ち上がり時間及び立ち下がり時間において２０−３０％の改善がある。例えば、１．６５ボルトで動作している１．８ボルト回路に対して、従来の回路に対する遷移時間は、約１．６から１．７ナノ秒であり、一方図３の回路に対する遷移は約１．２−１．３ナノ秒である。
【００２４】
本発明は、その好ましい実施例に関して特に示し記載されたが、請求項により定義される発明の精神と範囲から逸脱することなく、種々の変更及び修正が本発明においてなされ得ることは当業者により充分理解される。
【００２５】
以上の説明に関して更に以下の項を開示する。
（１）  出力ドライバであって、
第１の相補ＭＯＳトランジスタ対を形成する第１及び第２のトランジスタに結合されたプリドライバであって、第１のトランジスタは電圧源に結合され、第２のトランジスタは基準電圧源に結合された当該プリドライバと、
第２の相補ＭＯＳトランジスタ対を形成する第３及び第４のトランジスタであって、第３のトランジスタは第１のトランジスタのソース−ドレイン経路と出力との間に結合され、第４のトランジスタは第２のトランジスタのソース−ドレイン経路と出力との間に結合され、第３のトランジスタと第４のトランジスタのゲートは出力に結合され、第３及び第４のトランジスタの少なくとも１つのバックゲートは出力に結合される当該第３及び第４のトランジスタと、
第３及び第４のトランジスタソース−ドレイン経路を横切って結合された第１及び第２のダイオードとから成る。
（２）  第１項記載の出力ドライバにおいて、第３及び第４のトランジスタの両方は、出力に結合されたバックゲートを持つ。
（３）  第１項記載の出力ドライバにおいて、第１及び第３のトランジスタはＰＭＯＳトランジスタであり、また第２及び第４のトランジスタはＮＭＯＳトランジスタである。
（４）  第３項記載の出力ドライバにおいて、第３のトランジスタは出力に結合されたバックゲートを持ち、また第４のトランジスタのバックゲートは基準電圧源に結合される。
（５）  第１項記載の出力ドライバは、更に第３のＭＯＳトランジスタ対を形成する第５及び第６のトランジスタを含み、第５のトランジスタは電圧源と出力との間に結合され、第６のトランジスタは出力と基準電圧源との間に結合される。
（６）  第５項記載の出力ドライバにおいて、第３の相補ＭＯＳトランジスタ対は定常状態出力を提供し、また第１及び第２の相補ＭＯＳトランジスタ対はスイッチング遷移の間追加の出力を提供する。
（７）  第５項記載の出力ドライバは、更に第４の相補ＭＯＳトランジスタ対を形成する第７及び第８のトランジスタを含み、第７のトランジスタは電圧源と出力との間に結合され、第８のトランジスタは出力と基準電圧源との間に結合される。
（８）  第７項記載の出力ドライバにおいて、第４の相補ＭＯＳトランジスタ対は、負荷に整合した出力インピーダンスを持つ。
（９）  第８項記載の出力ドライバにおいて、第３の相補ＭＯＳトランジスタ対の出力は、スイッチング遷移が本質的に完了してしまうまで、時間遅延される。
【００２６】
（１０）  第１の相補ＭＯＳトランジスタ対出力段を形成する第１及び第２のトランジスタを持ち、また第１の相補ＭＯＳトランジスタ対の各トランジスタと出力との間に結合されたダイオードを持つ出力ドライバにおいて、補償回路は、
第２の相補ＭＯＳトランジスタ対を形成する第３及び第４のトランジスタから成り、第３のトランジスタは１つのダイオードに並列に結合され、第４のトランジスタは他のダイオードに並列に結合され、第３及び第４のトランジスタの各々のゲートは出力に結合され、第３及び第４のトランジスタの１つのバックゲートは出力に結合される。
（１１）  第１０項記載の出力ドライバにおいて、第３及び第４のトランジスタの両方は出力に結合されたバックゲートを持つ。
（１２）  第１１項記載の出力ドライバにおいて、第１及び第３のトランジスタはＰＭＯＳトランジスタであり、また第２及び第４のトランジスタはＮＭＯＳトランジスタである。
（１３）  第１２項記載の出力ドライバにおいて、第３のトランジスタは出力に結合されたバックゲートを持ち、第４のトランジスタのバックゲートは基準電圧源に結合される。
（１４）  第１０項記載の出力ドライバは、更に第３の相補ＭＯＳトランジスタ対を形成する第５及び第６のトランジスタを含み、第５のトランジスタは電圧源と出力との間に結合され、第６のトランジスタは出力と基準電圧源との間に結合される。
（１５）  第１４項記載の出力ドライバにおいて、第３の相補ＭＯＳトランジスタ対は定常状態出力を提供し、第１及び第２の相補ＭＯＳトランジスタ対はスイッチング遷移の間追加の出力を提供する。
（１６）  第１４項記載の出力ドライバは、更に第４の相補ＭＯＳトランジスタ対を形成する第７及び第８のトランジスタを含み、第７のトランジスタは電圧源と出力との間に結合され、第８のトランジスタは出力と基準電圧源との間に結合される。
（１７）  第１６項記載の出力ドライバにおいて、第４の相補ＭＯＳトランジスタ対は負荷に整合した出力インピーダンスを持つ。
（１８）  第１７項記載の出力ドライバにおいて、第３の相補ＭＯＳトランジスタ対の出力は、スイッチング遷移が本質的に完了してしまうまで時間遅延される。
（１９）  ドライバの相補ＭＯＳトランジスタ出力段により発生する出力信号を補償する方法であって、
出力段の１つのトランジスタと出力端子との間に結合される第３のＭＯＳトランジスタを準備し、
当該第３のトランジスタに、そのゲートにおいて、出力端子における電圧でバイアスを与え、
当該第３のトランジスタのＶＴを出力端子における電圧の関数として制御することから成る出力信号を補償する方法。
（２０）  第１９項記載の方法において、第３のトランジスタのＶTは、そのバックゲートを出力端子に結合することにより制御される。
【００２７】
（２１）  出力ドライバは、相補ＭＯＳトランジスタ対に結合されるプリドライバを含む。第３及び第４相補ＭＯＳトランジスタは、第１及び第２のＭＯＳトランジスタソース−ドレイン経路の夫々と出力との間に結合される。第３及び第４トランジスタの少なくとも１つのバックゲートは、過度のアンダーシュート又はオーバーシュートを創ることなく遷移の初めにおいて、より低いＶTを提供する。ダイオードが第３及び第４トランジスタのソース−ドレイン経路と並列に結合される。
【図面の簡単な説明】
【００２８】
【図１】既知の出力段のシミュレートされた出力波形である。
【図２】本発明による出力段の概略図である。
【図３】本発明の第２の実施例の概略図である。
【図４】図３の回路によって発生される出力波形である。
【符号の説明】
【００２９】
２０２  入力端子
２０４  プリドライバ
２０９  ＰＭＯＳトランジスタ
２１０  ＰＭＯＳトランジスタ
２１２  ＮＭＯＳトランジスタ
２１４  ＮＭＯＳトランジスタ
２１８  ＰＭＯＳトランジスタ
２３４  ＮＭＯＳトランジスタ
２２８  ダイオード
２４４  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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