(57)【要約】【課題】欠陥メモリセルをアドレス記憶回路及びデータ記憶回路に置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である、チップ面積の小さい半導体装置を提供する。【解決手段】本発明の半導体装置は、出力データ線を共有し記憶装置選択情報及びアドレス情報に応じてメモリセルから読み出したデータを出力する複数の読み出し専用記憶装置と、切り替え装置とを有し、切り替え装置は、欠陥メモリセルの記憶装置選択情報及びアドレス情報を記憶するアドレス記憶回路と、欠陥メモリセルの置換データを記憶するデータ記憶回路と、出力データ線を通じて出力された読み出し専用記憶装置の出力データとデータ記憶回路の出力データとを入力し、アドレス記憶回路に記憶された記憶装置選択情報及びアドレス情報に基づいて、いずれか一方を出力する切り替え回路と、を有する。【選択図】        図８
2004192714.tif 000002
【特許請求の範囲】
【請求項１】
記憶装置選択情報及びアドレス情報に応じてメモリセルから読み出したデータを出力する読み出し専用記憶装置と、切り替え装置とを有し、
前記切り替え装置は、
前記読み出し専用記憶装置の欠陥メモリセルの前記アドレス情報を記憶するアドレス記憶回路と、
前記欠陥メモリセルの置換データを記憶するデータ記憶回路と、
前記読み出し専用記憶装置の出力データと前記データ記憶回路の出力データとを入力し、前記アドレス記憶回路に記憶された前記アドレス情報に基づいて、いずれか一方を出力する切り替え回路と、
を有することを特徴とする半導体装置。
【請求項２】
出力データ線を共有し記憶装置選択情報及びアドレス情報に応じてメモリセルから読み出したデータを出力する複数の読み出し専用記憶装置と、切り替え装置とを有し、
前記切り替え装置は、
複数の前記読み出し専用記憶装置の少なくともいずれか１つの欠陥メモリセルの前記記憶装置選択情報及び前記アドレス情報を記憶するアドレス記憶回路と、
前記欠陥メモリセルの置換データを記憶するデータ記憶回路と、
前記出力データ線を通じて出力された前記読み出し専用記憶装置の出力データと前記データ記憶回路の出力データとを入力し、前記アドレス記憶回路に記憶された前記記憶装置選択情報及び前記アドレス情報に基づいて、いずれか一方を出力する切り替え回路と、
を有することを特徴とする半導体装置。
【請求項３】
別個の出力データ線を有し記憶装置選択情報及びアドレス情報に応じてメモリセルから読み出したデータを出力する複数の読み出し専用記憶装置と、切り替え装置とを有し、
前記切り替え装置は、
複数の前記読み出し専用記憶装置の少なくともいずれか１つの欠陥メモリセルの前記記憶装置選択情報及び前記アドレス情報を記憶するアドレス記憶回路と、
前記欠陥メモリセルの置換データを記憶するデータ記憶回路と、
前記出力データ線を通じて出力された前記読み出し専用記憶装置の出力データと前記データ記憶回路の出力データとを入力し、前記アドレス記憶回路に記憶された前記記憶装置選択情報及び前記アドレス情報に基づいて、いずれか一方を出力する前記出力データ線毎に配置された複数の切り替え回路と、
を有することを特徴とする半導体装置。
【請求項４】
前記データ記憶回路に代えて、前記欠陥メモリセルの欠陥ビットのビット情報を記憶するビット記憶回路、又は前記欠陥ビットのビット情報を記憶するビット記憶回路及び前記欠陥ビットの置換データを記憶するデータ記憶回路を有し、
前記切り替え回路は、前記読み出し専用記憶装置の出力データと、前記読み出し専用記憶装置の出力データの反転信号又は前記データ記憶回路の出力データ又は０又は１の固定データと、を入力し、更に前記ビット情報に基づいて、いずれか一方をビット単位で選択して出力する、
ことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
冗長メモリセルを備え記憶装置選択情報及びアドレス情報に応じてメモリセルアレイから読み出したデータを出力する書き換え可能な記憶装置と、前記記憶装置選択情報及びアドレス情報に応じてメモリセルアレイから読み出したデータを出力する読み出し専用記憶装置と、切り替え装置とを有し、
前記切り替え装置は、
前記書き換え可能な記憶装置の欠陥メモリセルの前記記憶装置選択情報及びアドレス情報、並びに前記読み出し専用記憶装置の欠陥メモリセルの前記記憶装置選択情報及びアドレス情報を記憶するアドレス記憶回路と、
前記読み出し専用記憶装置の欠陥メモリセルの置換データを記憶するデータ記憶回路と、
前記読み出し専用記憶装置の出力データと前記データ記憶回路の出力データとを入力し、前記アドレス記憶回路に記憶された前記記憶装置選択情報及び前記アドレス情報に基づいて、いずれか一方を出力する切り替え回路と、
を有し、
前記書き換え可能な記憶装置は、
前記アドレス記憶回路に記憶された前記記憶装置選択情報及び前記アドレス情報に基づいて、通常のメモリセルアレイから読み出した出力データと前記冗長メモリセルから読み出した出力データのいずれか一方を出力する、
ことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に搭載する読み出し専用記憶装置に関し、特に製造段階で情報が書き込まれるマスクＲＯＭ（リードオンリメモリ）に関するものである。
【０００２】
【従来の技術】
近年、マスクＲＯＭにおいては、製造プロセスの微細化と記憶容量の大容量化に伴って、製造歩留りを向上させることが重要な課題となっている。マスクＲＯＭの製造歩留りを向上させることを目的として、欠陥メモリセルを予備のメモリセルと置き換える手法が提案されている。以下、具体的に図面を用いて説明する。
図１３は従来例の半導体装置の構成を示す回路図である。第１３図の半導体装置は、制御回路３、アドレス入力回路４、ロウデコーダ５、メモリセルアレイ６、コラムデコーダ７、センスアンプ回路８、出力回路９、アドレス記憶回路１０、データ記憶回路１１、メモリセルアレイ６のデータとデータ記憶回路１１のデータを入力しアドレス記憶回路１０の出力情報に基づいていずれか一方を選択して出力する切り替え回路２０から構成される。
【０００３】
図２はアドレス記憶回路１０の一構成例を示す図である。アドレス記憶回路１０は、メモリセルアレイ６の中の置換するメモリセル（欠陥メモリセル）のアドレスを記憶する。図２においてアドレス記憶回路１０は、アドレス信号ＡＤ１〜ＡＤｎを入力する。アドレス信号ＡＤ１〜ＡＤｎはトランジスタＴＲＰ１〜ＴＲＰｎのゲート端子とインバータ２０１〜２０ｎの入力に接続する。インバータ２０１〜２０ｎの出力はトランジスタＴＲＮ１〜ＴＲＮｎのゲート端子に接続する。各トランジスタＴＲＰ１〜ＴＲＰｎ、ＴＲＮ１〜ＴＲＮｎのソースは接地し、ドレインはフューズ素子ＦＡＰ１〜ｎ、ＦＡＮ１〜ｎを介して二段インバータ２２１〜２２２の入力に接続する。二段インバータ２２１〜２２２の出力信号（制御信号）ＲＡＤはデータ記憶回路１１と切り替え回路２０とに伝達される。
【０００４】
欠陥メモリセルがある場合、製造工程において欠陥メモリセルのアドレス信号ＡＤ１〜ＡＤｎの値に応じて、図２のアドレス記憶回路１０のフューズ素子をレーザで溶断する。即ち、欠陥メモリセルのアドレス信号ＡＤｉ（ｉは１≦ｉ≦ｎの任意の整数）が１（Ｈｉｇｈレベル）であれば、フューズ素子ＦＡＰｉを溶断し、欠陥メモリセルのアドレス信号ＡＤｉが０（Ｌｏｗレベル）であれば、フューズ素子ＦＡＮｉを溶断する。その後、アドレス信号ＡＤ１〜ＡＤｎが欠陥メモリセルのアドレスと一致した時、制御信号ＲＡＤはＨｉｇｈレベルとなり、アドレス信号ＡＤ１〜ＡＤｎが欠陥メモリセル以外のアドレスである時、Ｌｏｗレベルとなる。
【０００５】
図３はデータ記憶回路１１の一構成例を示す図である。データ記憶回路１１は、メモリセルアレイ６の中の置換するメモリセル（欠陥メモリセル）のｍビットのデータを記憶する。データ記憶回路１１は、アドレス記憶回路１０からの制御信号ＲＡＤを入力し、制御信号ＲＡＤをトランジスタＴＲＤ１〜ＴＲＤｍのゲート端子に入力する。各トランジスタのソースは接地し、ドレインはフューズ素子ＦＤ１〜ｍを介して各々二段インバータ３０１〜３０ｍの入力に接続する。二段インバータ３０１〜３０ｍの出力データＲＤ１〜ｍは切り替え回路２０に伝達される。
【０００６】
欠陥メモリセルがある場合、欠陥メモリセルに格納するはずであったｍビットのデータをデータ記憶回路１１のｍ個の回路に記憶させる。具体的には製造工程において、欠陥メモリセルのアドレス信号ＡＤ１〜ＡＤｎをアドレス記憶回路１０に入力し、制御信号ＲＡＤをＨｉｇｈレベルにする。データ記憶回路１１はＨｉｇｈレベルの制御信号ＲＡＤを入力する。データ記憶回路１１のトランジスタＴＲＤ１〜ＴＲＤｍが全て導通する。
欠陥メモリセルに格納するはずであったｍビットのデータＤＡＴＡ１〜ＤＡＴＡｍに応じて、データＤＡＴＡｊ（ｊは１≦ｊ≦ｍの任意の整数）がＨｉｇｈレベルであればそのビットのフューズ素子ＦＤｊをレーザで溶断する。ＤＡＴＡｊが０（Ｌｏｗレベル）であれば、フューズ素子ＦＤｊは溶断しない。これにより、制御信号ＲＡＤがＨｉｇｈレベルになる時（欠陥メモリセルのアドレス信号ＡＤ１〜ＡＤｎが半導体装置に入力されると）、データ記憶回路１１は、欠陥メモリセルのｍビットのデータを出力する。
【０００７】
図１４は従来例の半導体装置の切り替え回路２０の一構成例を示す図である。切り替え回路２０のｍ個の選択回路１４０１〜１４０ｍは、センスアンプ回路を介するメモリセルアレイ６の出力データＳＯ１〜ＳＯｍとデータ記憶回路１１の出力データＲＤ１〜ＲＤｍとをそれぞれ入力し（いずれもｍビットの出力データ）、アドレス記憶回路１０が出力する制御信号ＲＡＤに従っていずれか一方を選択してデータＤＩ１〜ｍとして出力する。データＤＩ１〜ｍは出力回路９に入力される。切り替え回路２０は、制御信号ＲＡＤがＨｉｇｈレベルの場合にはデータＲＤ１〜ｍを出力し、制御信号ＲＡＤがＬｏｗレベルの場合にはデータＳＯ１〜ｍを出力する。
【０００８】
上記のように、メモリセルアレイ６に欠陥メモリセルがある場合、欠陥メモリセルのアドレスをアドレス記憶回路１０のフューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズを切断することで記憶する。また、欠陥メモリセルのデータをデータ記憶回路１１のフューズＦＤ１〜ｍの該当するフューズを切断することで記憶する。アドレス入力信号ＡＤ１〜ｎが、欠陥メモリセルのアドレスと一致した場合、アドレス記憶回路１０が出力する制御信号ＲＡＤはＨｉｇｈレベルとなり切り替え回路２０はデータ記憶回路１１のデータを出力し、出力回路９からはデータ記憶回路１１のデータが出力される。アドレス信号ＡＤ１〜ｎが、欠陥メモリセルのアドレスと一致しない場合、アドレス記憶回路１０が出力する制御信号ＲＡＤはＬｏｗレベルとなり、切り替え回路２０はメモリセルアレイ６のデータを出力する。出力回路９は、選択信号ＣＳ１（記憶装置選択情報）に従って（選択信号ＣＳ１によりそのマスクＲＯＭコアが選択された場合に）、メモリセルアレイ６のデータを出力する。
【０００９】
【特許文献１】
特許第２９８１３４６号公報
【特許文献２】
特許第３２６２０３３号公報
【特許文献３】
特開平１１−２６００９４号公報
【００１０】
【発明が解決しようとする課題】
近年の半導体装置は、その高機能化に伴い、高速読み出し型で且つ小容量のマスクＲＯＭコア（「記憶装置」と呼ぶ。）を複数個搭載している。従来の半導体装置は、マスクＲＯＭコアのセンスアンプ回路８と出力回路９の間に切り替え回路２０を備えていた。
アドレス記憶回路１０がアドレス信号ＡＤ１〜ｎを入力してから、データ記憶回路１１から読み出されたデータが切り替え回路２０に到達するまでの伝達遅延時間は、アドレス回路４がアドレス信号ＡＤ１〜ｎを入力してから、高速読み出し型のメモリセルアレイ６から読み出されたデータが切り替え回路２０に到達するまでの伝達遅延時間より長い。このため、欠陥メモリセルをアドレス記憶回路１０及びデータ記憶回路１１に置換した場合のデータの読み出し時間が、通常のデータの読み出し時間より遅くなる問題があった。
【００１１】
一般にフューズ素子は極めて大きなチップ面積を占有する。従来の半導体装置は、欠陥メモリセルのデータを置換するアドレス記憶回路及びデータ記憶回路をＲＯＭコア毎に備える構造を有していたため（欠陥メモリセルのデータとその置換データとの切り替えをマスクＲＯＭコア毎にその内部で行うという構成を有していたため）、複数のマスクＲＯＭコアを有する半導体装置のチップ面積が増加するという問題があった。
本発明は上記課題を解決し、欠陥メモリセルをアドレス記憶回路及びデータ記憶回路に置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を提供することを目的とする。
また本発明は、アドレス記憶回路とデータ記憶回路とを複数のマスクＲＯＭコアで共有する構造により、複数のマスクＲＯＭコアを有しチップ面積が小さい半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、欠陥メモリセルのデータとその置換データとの切り替えをマスクＲＯＭコアを含む記憶装置の出力データ線で行う構成を有する。また、アドレス記憶回路とデータ記憶回路を複数のマスクＲＯＭコアで共有する構成を有する。
請求項１記載の半導体装置は、記憶装置選択情報及びアドレス情報に応じてメモリセルから読み出したデータを出力する読み出し専用記憶装置と、切り替え装置とを有し、前記切り替え装置は、前記読み出し専用記憶装置の欠陥メモリセルの前記アドレス情報を記憶するアドレス記憶回路と、前記欠陥メモリセルの置換データを記憶するデータ記憶回路と、前記読み出し専用記憶装置の出力データと前記データ記憶回路の出力データとを入力し、前記アドレス記憶回路に記憶された前記アドレス情報に基づいて、いずれか一方を出力する切り替え回路と、を有することを特徴とする。
欠陥メモリセルのデータの置換を読み出し専用記憶装置の出力データ線で行う構成により、欠陥メモリセルをアドレス記憶回路及びデータ記憶回路に置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を実現できる。
【００１３】
請求項２記載の半導体装置は、出力データ線を共有し記憶装置選択情報及びアドレス情報に応じてメモリセルから読み出したデータを出力する複数の読み出し専用記憶装置と、切り替え装置とを有し、前記切り替え装置は、複数の前記読み出し専用記憶装置の少なくともいずれか１つの欠陥メモリセルの前記記憶装置選択情報及び前記アドレス情報を記憶するアドレス記憶回路と、前記欠陥メモリセルの置換データを記憶するデータ記憶回路と、前記出力データ線を通じて出力された前記読み出し専用記憶装置の出力データと前記データ記憶回路の出力データとを入力し、前記アドレス記憶回路に記憶された前記記憶装置選択情報及び前記アドレス情報に基づいて、いずれか一方を出力する切り替え回路と、を有することを特徴とする。
【００１４】
本発明の構成によれば、請求項１における作用に加えて更に、出力データ線を共通にする２個以上の読み出し専用記憶装置の間でアドレス記憶回路とデータ記憶回路とを共有できるので、アドレス記憶回路及びデータ記憶回路の面積の増加を抑えて２個以上の読み出し専用記憶装置の欠陥メモリセルのデータの置換が可能となる。
【００１５】
請求項３記載の半導体装置は、別個の出力データ線を有し記憶装置選択情報及びアドレス情報に応じてメモリセルから読み出したデータを出力する複数の読み出し専用記憶装置と、切り替え装置とを有し、前記切り替え装置は、複数の前記読み出し専用記憶装置の少なくともいずれか１つの欠陥メモリセルの前記記憶装置選択情報及び前記アドレス情報を記憶するアドレス記憶回路と、前記欠陥メモリセルの置換データを記憶するデータ記憶回路と、前記出力データ線を通じて出力された前記読み出し専用記憶装置の出力データと前記データ記憶回路の出力データとを入力し、前記アドレス記憶回路に記憶された前記記憶装置選択情報及び前記アドレス情報に基づいて、いずれか一方を出力する前記出力データ線毎に配置された複数の切り替え回路と、を有することを特徴とする。
【００１６】
本発明の構成によれば、請求項１における作用に加えて更に、出力データ線が異なる２個以上の読み出し専用記憶装置の間でアドレス記憶回路及びデータ記憶回路を共有できるので、アドレス記憶回路及びデータ記憶回路の面積の増加を抑えて２個以上の読み出し専用記憶装置の欠陥メモリセルのデータの置換が可能となる。
【００１７】
請求項４記載の半導体装置は、前記データ記憶回路に代えて、前記欠陥メモリセルの欠陥ビットのビット情報を記憶するビット記憶回路、又は前記欠陥ビットのビット情報を記憶するビット記憶回路及び前記欠陥ビットの置換データを記憶するデータ記憶回路を有し、前記切り替え回路は、前記読み出し専用記憶装置の出力データと、前記読み出し専用記憶装置の出力データの反転信号又は前記データ記憶回路の出力データ又は０又は１の固定データと、を入力し、更に前記ビット情報に基づいて、いずれか一方をビット単位で選択して出力する、ことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置である。
本発明の構成によれば、ビット単位で置換データを記憶するので、データ記憶回路の面積を更に小さくすることが出来る。
【００１８】
請求項５記載の半導体装置は、冗長メモリセルを備え記憶装置選択情報及びアドレス情報に応じてメモリセルアレイから読み出したデータを出力する書き換え可能な記憶装置と、前記記憶装置選択情報及びアドレス情報に応じてメモリセルアレイから読み出したデータを出力する読み出し専用記憶装置と、切り替え装置とを有し、前記切り替え装置は、前記書き換え可能な記憶装置の欠陥メモリセルの前記記憶装置選択情報及びアドレス情報、並びに前記読み出し専用記憶装置の欠陥メモリセルの前記記憶装置選択情報及びアドレス情報を記憶するアドレス記憶回路と、前記読み出し専用記憶装置の欠陥メモリセルの置換データを記憶するデータ記憶回路と、前記読み出し専用記憶装置の出力データと前記データ記憶回路の出力データとを入力し、前記アドレス記憶回路に記憶された前記記憶装置選択情報及び前記アドレス情報に基づいて、いずれか一方を出力する切り替え回路と、を有し、前記書き換え可能な記憶装置は、前記アドレス記憶回路に記憶された前記記憶装置選択情報及び前記アドレス情報に基づいて、通常のメモリセルアレイから読み出した出力データと前記冗長メモリセルから読み出した出力データのいずれか一方を出力する、ことを特徴とする。
本発明の構成によれば、請求項１における作用に加えて更に、読み出し専用記憶装置と書き換え可能な記憶装置との間でアドレス記憶回路を共有できるので、アドレス記憶回路の面積の増加を抑えて、読み出し専用記憶装置と書き換え可能な記憶装置との欠陥メモリセルのデータの置換が可能となる。
【００１９】
【発明の実施の形態】
以下本発明の実施をするための最良の形態を具体的に示した実施例について、図面とともに記載する。
【００２０】
《実施例１》
図１は本発明の実施例１に係る半導体装置の構成を示す回路図である。図１に示す半導体装置は、マスクＲＯＭコア（記憶装置）１、欠陥メモリセルのデータを置換する切り替え装置２を有する。マスクＲＯＭコア（記憶装置）１は、制御回路３、アドレス入力回路４、ロウデコーダ５、メモリセルアレイ６、コラムデコーダ７、センスアンプ回路８、出力回路９を有する。切り替え装置２は、メモリセルアレイ６の中の置換するメモリセル（欠陥メモリセル）のアドレスを記憶するアドレス記憶回路１０、メモリセルアレイ６の中の置換するメモリセルのデータを記憶するデータ記憶回路１１とを有する。
【００２１】
制御回路３、アドレス入力回路４、ロウデコーダ５、メモリセルアレイ６、コラムデコーダ７、センスアンプ回路８、出力回路９、アドレス記憶回路１０、データ記憶回路１１は従来例と同一である。同一の構成要素には同一の符号を付してその説明は省略する。図４は実施例１の半導体装置の切り替え回路１２の構成を示す図である。切り替え回路１２の選択回路４０１〜４０ｍは、出力回路９が記憶装置選択信号ＣＳ１に従って出力した出力データ（マスクＲＯＭコア１の出力データ）Ｄ１〜ｍと、データ記憶回路１１の出力データＲＤ１〜ｍとをそれぞれ入力し、アドレス記憶回路１０が出力する制御信号ＲＡＤに従っていずれか一方を選択して出力する。切り替え回路１２の選択回路４０１〜４０ｍは、制御信号ＲＡＤがＨｉｇｈレベルの場合には出力データＲＤ１〜ｍを出力する。選択回路４０１〜４０ｍは、制御信号ＲＡＤがＬｏｗレベルの場合には出力データＤ１〜ｍを出力する。
【００２２】
以上のように構成された半導体装置のデータを読み出す動作について説明する。メモリセルアレイ６に欠陥のメモリセルがある場合、アドレス記憶回路１０のフューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズを切断することで、欠陥メモリセルのアドレスを記憶する。また、欠陥メモリセルのデータをデータ記憶回路１１のフューズＦＤ１〜ｍの該当するフューズを切断することで記憶する。アドレス入力信号ＡＤ１〜ｎが、欠陥メモリセルのアドレスと一致した場合、アドレス記憶回路１０が出力する制御信号ＲＡＤはＨｉｇｈレベルとなり、切り替え回路１２はデータ記憶回路１１のデータＲＤ１〜ｍを出力し、次の回路にはデータ記憶回路１１のデータＲＤ１〜ｍが伝達される。アドレス信号ＡＤ１〜ｎが、欠陥メモリセルのアドレスと一致しない場合、アドレス記憶回路１０が出力する制御信号ＲＡＤはＬｏｗレベルとなり、切り替え回路１２はマスクＲＯＭコア１のデータＤ１〜ｍを出力し、次の回路にはマスクＲＯＭコア１の出力Ｄ１〜ｍが伝達される。
【００２３】
従来例（図１３）においては、出力回路９は切り替え回路１２の後に配置されていた。本発明の構成（図１）においては、メモリセルアレイ６と切り替え回路１２との間に、記憶装置選択信号ＣＳ１に従って制御される出力回路９を配置している。メモリセルアレイ６から読み出されたデータが切り替え回路１２に到達するまでの伝達遅延時間が、出力回路９における伝達遅延時間だけ長くなっている。これにより、半導体装置がアドレス信号ＡＤ１〜ｎを入力してからメモリセルアレイ６から読み出されたデータが切り替え回路１２に到達するまでの伝達遅延時間と、半導体装置がアドレス信号ＡＤ１〜ｎを入力してからアドレス記憶回路１０及びデータ記憶回路１１から読み出されたデータが切り替え回路１２に到達するまでの伝達遅延時間とが、ほぼ同じになる。
実施例１によれば、欠陥メモリセルのデータの置換を読み出し専用記憶装置の出力データ線で行う構成により、欠陥メモリセルをアドレス記憶回路及びデータ記憶回路に置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を実現できる。
【００２４】
《実施例２》
図５は本発明の実施例２に係る半導体装置の構成を示す回路図である。図５に示す半導体装置は、マスクＲＯＭコア（記憶装置）１、欠陥メモリセルのデータを置換する切り替え装置２を有する。実施例２のマスクＲＯＭコア１は、実施例１と同一である。切り替え装置２は、マスクＲＯＭコア１の中の置換するメモリセルのアドレスを記憶するアドレス記憶回路１０、マスクＲＯＭコア１の中の置換するメモリセル（欠陥メモリセル）の欠陥ビット情報を記憶するビット記憶回路１４、及び切り替え回路１５を有する。アドレス記憶回路１０の構成は、従来例（図２）と同一である。同一の構成要素には同一の符号を付してその説明は省略する。
【００２５】
図６は実施例２のビット記憶回路１４の構成を示す図である。ビット記憶回路１４は、置換するメモリセルの欠陥ビット情報を記憶する回路である。ビット記憶回路１４は、アドレス記憶回路が出力する制御信号ＲＡＤを入力する。制御信号ＲＡＤはトランジスタＴＲＢ１〜ＴＲＢｐのゲート端子に入力される。ｐとｍの関係は２Ｐ＝ｍである。各トランジスタのソースは接地し、ドレインはフューズ素子ＦＢ１〜ＦＢｐを介して各々二段インバータ６０１〜６０ｐの入力に接続する。各々の二段インバータ６０１〜６０ｐの出力信号ＢＤ１〜ｐはデコード回路１６に入力される。
【００２６】
例えば、ｍ＝８ビットであれば、ｐ＝３である。ビット５（１０１Ｂ。Ｂは２進数を示す。）が欠陥ビットである場合を例に説明する。製造工程において、半導体装置に欠陥メモリセル（欠陥ビットを含むメモリセル）のアドレスを入力する。
ＲＡＤはＨｉｇｈレベルになり、ビット記憶回路１４のトランジスタＴＲＢ１〜ＴＲＢｐが全て導通する。製造工程において、欠陥ビットを示すデータ（欠陥ビット情報）に応じて、フューズ素子を溶断する。欠陥ビットを示すデータがＨｉｇｈレベルであれば、そのビットのフューズ素子ＦＢｋをレーザで溶断する。欠陥ビットを示すデータが０（Ｌｏｗレベル）であれば、フューズ素子ＦＢｋは溶断しない。これにより、制御信号ＲＡＤがＨｉｇｈレベルになる時（欠陥メモリセルのアドレス信号ＡＤ１〜ＡＤｎが半導体装置に入力されると）、トランジスタＴＲＢ１〜ＴＲＢｐは、欠陥ビットを示すｐビットの信号ＢＤ１〜ｐ（欠陥ビット情報。例えば１０１Ｂ）を出力する。
【００２７】
デコード回路１６は、出力信号ＢＤ１〜ｐをデコードして、信号ＲＢ１〜ｍを出力する。信号ＲＢ１〜ｍは、信号ＢＤ１〜ｐの組合せによって１本の信号がＨｉｇｈレベルになり、それ以外の信号はＬｏｗレベルになる。例えば出力信号ＢＤ１〜ｐが１０１Ｂであれば、ＲＢ６のみがＨｉｇｈレベルになり、それ以外の信号（ＲＢ１〜５、ＲＢ７〜８）はＬｏｗレベルになる。信号ＲＢ１〜ｍは、切り替え回路１５に伝達される。
【００２８】
図７は実施例２の切り替え回路１５の構成を示す図である。切り替え回路１５の選択回路７０１〜７０ｍは、マスクＲＯＭコア１の出力データＤ１〜ｍをそれぞれ入力し、アドレス記憶回路１０が出力する制御信号ＲＡＤとビット記憶回路１４が出力する信号ＲＢ１〜ｍとで制御されて、出力データＤ１〜ｍと出力データＤ１〜ｍの反転信号とのいずれかを出力する。制御信号ＲＡＤがＨｉｇｈレベルの場合、信号ＲＢｊ（ｊは１≦ｊ≦ｍの整数）がＬｏｗレベルであれば、切り替え回路１５の選択回路７０ｊは出力データＤｊを出力する。信号ＲＢｊがＨｉｇｈレベルであれば、選択回路７０ｊはデータＤｊの反転信号を出力する。制御信号ＲＡＤがＬｏｗレベルの場合、信号ＲＢ１〜ｍの状態に関係なく切り替え回路１５は出力データＤ１〜ｍを出力する。
マスクＲＯＭにおける欠陥メモリセルは、ほとんどの場合Ｖｉａの形成不具合に起因する。欠陥メモリセルがＶｉａの形成不具合に起因する場合は、フェイルするデータはフローティング状態にならず、一定に定まる（０又は１のいずれの値になるかは、回路構成により定まる。）。それ故に、図７の構成で反転回路を設けることにより、欠陥メモリセルの出力データを救済することができる。図７の構成により、救済回路の回路規模を小さくし、フューズの数を削減することができる。
【００２９】
以上のように構成された半導体装置のデータを読み出す動作について説明する。マスクＲＯＭコア１に欠陥のメモリセルがある場合、欠陥メモリセルのアドレスをアドレス記憶回路１０のフューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズを切断することで記憶する。また、欠陥メモリセルの出力ビットをビット記憶回路１４のフューズＦＢ１〜ｐの該当するフューズを切断することで記憶する。アドレス入力信号ＡＤ１〜ｎが欠陥メモリセルのアドレスと一致した場合、アドレス記憶回路１０が出力する制御信号ＲＡＤはＨｉｇｈレベルとなり、ビット記憶回路１４の出力信号ＲＢ１〜ｍのうちフューズＦＢ１〜ｐで記憶した１本の信号がＨｉｇｈレベルとなる。切り替え回路１５は、信号ＲＢ１〜ｍでＨｉｇｈレベルになったビットについてはマスクＲＯＭコア１の出力データＤ１〜ｍの反転信号を出力し、信号ＲＢ１〜ｍでＬｏｗレベルになったビットについてはマスクＲＯＭコア１の出力データＤ１〜ｍをそのまま出力する。アドレス信号ＡＤ１〜ｎが、欠陥メモリセルのアドレスと一致しない場合、アドレス記憶回路１０が出力する制御信号ＲＡＤはＬｏｗレベルとなり、切り替え回路１５はマスクＲＯＭコア１の出力データＤ１〜ｍをそのまま出力する。
【００３０】
実施例２によれば、実施例１と同様に、欠陥メモリセルのデータの置換を読み出し専用記憶装置の出力データ線で行う構成により、欠陥メモリセルを置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を実現できる。
また、ビット記憶回路で欠陥ビット情報を記憶し、デコードして出力することにより、実施例１に比べて欠陥メモリセルに係るデータを記憶する回路（フューズ）を少なくすることができ、チップ面積が小さい半導体装置を実現できる。
実施例２の構成に代えて、ビット記憶回路１４がどのビットが欠陥であるかを示す欠陥ビット情報に加えて、欠陥ビットに格納するはずであった１ビットのデータを更に記憶しても良い。
また更に別の方法としては、図７の切り替え回路１５の選択回路７０１〜７０ｍのＨ入力端子に０又は１の固定データを入力し、選択回路７０１〜７０ｍが出力データＤ１〜ｍ又は上述の固定データの何れかを出力する構成としても良い。
【００３１】
《実施例３》
図８は本発明の実施例３に係る半導体装置の構成を示す回路図である。図８に示す半導体装置は、出力信号線を共有する複数のマスクＲＯＭコア（記憶装置）１ａ及び１ｂ、欠陥メモリセルのデータを置換する切り替え装置２を有する。マスクＲＯＭコア１ａ及び１ｂの構成は、実施例１のマスクＲＯＭコア１と同一である。切り替え装置２は、アドレス記憶回路１７、欠陥メモリセルに格納するはずであったｍビットのデータを記憶するデータ記憶回路１１、マスクＲＯＭコア１の出力データＤ１〜ｍとデータ記憶回路１１の出力データＲＤ１〜ｍとを入力しアドレス記憶回路１０が出力する制御信号ＲＡＤに従っていずれか一方を選択して出力する切り替え回路１２から構成される。データ記憶回路１１、切り替え回路１２は、実施例１と同様であり、同一の構成要素には同一の符号を付してその説明は省略する。
【００３２】
図９は実施例３の半導体装置のアドレス記憶回路１７の構成を示す図である。アドレス記憶回路１７は、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）の選択信号（記憶装置選択情報）と、マスクＲＯＭコアの中の置換するメモリセル（欠陥メモリセル）のアドレスとを記憶する。アドレス記憶回路１７は、選択信号ＣＳ１〜２とアドレス信号ＡＤ１〜ＡＤｎを入力する。選択信号ＣＳ１〜２はトランジスタＴＲＣ１〜２のゲート端子に入力され、アドレス信号ＡＤ１〜ＡＤｎはトランジスタＴＲＰ１〜ｎのゲート端子とインバータ９０１〜９０ｎの入力に入力される。インバータ９０１〜９０ｎの出力信号はトランジスタＴＲＮ１〜ｎのゲート端子に入力される。各トランジスタのソースは接地し、ドレインはフューズ素子ＦＣＳ１〜２、ＦＡＰ１〜ｎ、ＦＡＮ１〜ｎを介して同一の二段インバータ９１１の入力に接続する。二段インバータ９１１の出力である制御信号ＲＡＤはデータ記憶回路１１と切り替え回路１２とに伝達される。
【００３３】
以上のように構成された半導体装置のデータを読み出す動作について説明する。選択信号ＣＳ１が接続するマスクＲＯＭコア１に欠陥のメモリセルがある場合、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）の選択信号（記憶装置選択情報）と、欠陥メモリセルのアドレスとを、アドレス記憶回路１７に入力する。アドレス記憶回路１０において説明したのと同様の方法により、アドレス記憶回路１７のフューズＦＣＳ１と、フューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズとを切断する。このようにして、アドレス記憶回路１７は欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）の選択信号（記憶装置選択情報）と、欠陥メモリセルのアドレスとを記憶する。また、欠陥メモリセルに格納するはずであったデータをデータ記憶回路１１のフューズＦＤ１〜ｍの該当するフューズを切断することで記憶する。
【００３４】
選択信号ＣＳ１が選択され、かつアドレス入力信号ＡＤ１〜ｎが欠陥メモリセルのアドレスと一致した場合、アドレス記憶回路１７が出力する制御信号ＲＡＤはＨｉｇｈレベルとなり、切り替え回路１２はデータ記憶回路１１のデータＲＤ１〜ｍを出力し、次の回路にはデータ記憶回路１１のデータＲＤ１〜ｍが伝達される。選択信号ＣＳ２が選択された場合、又は選択信号ＣＳ１が選択されてアドレス信号ＡＤ１〜ｎが欠陥メモリセルのアドレスと一致しない場合、アドレス記憶回路１０が出力する制御信号ＲＡＤはＬｏｗレベルとなり、切り替え回路１２はマスクＲＯＭコア１のデータＤ１〜ｍを出力し、次の回路にはマスクＲＯＭコア１の出力Ｄ１〜ｍが伝達される。
【００３５】
実施例３によれば、実施例１と同様に、欠陥メモリセルのデータの置換を読み出し専用記憶装置の出力データ線で行う構成により、欠陥メモリセルを置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を実現できる。出力データ線を共通にする２個のマスクＲＯＭコアの間でアドレス記憶回路とデータ記憶回路とを共有する構成により、半導体装置のチップ面積の増加を抑えて２個のマスクＲＯＭコアの欠陥メモリセルのデータの置換が可能となる。
【００３６】
実施例３によれば、アドレス記憶回路の信号とデータ記憶回路のデータとで欠陥メモリセルの置き換えをした。これに代えて、実施例２のようにアドレス記憶回路の信号とビット記憶回路の信号とで欠陥メモリセルのデータをビット単位で置き換えても良い。これにより、実施例２と同様の効果が得られる。
実施例３おいては、出力データ線を共通にする２個のマスクＲＯＭコアについて説明した。選択信号ＣＳを更に増やして、出力データ線を共通にする３個以上のマスクＲＯＭコアについて本発明を適用しても良い。この場合、面積増加を抑える効果は大きくなる。
【００３７】
《実施例４》
図１０は本発明の実施例４に係る半導体装置の構成を示す回路図である。図１０に示す半導体装置は、別個の出力信号線を有する複数のマスクＲＯＭコア（記憶装置）１ａ及び１ｂ、欠陥メモリセルのデータを置換する切り替え装置２を有する。マスクＲＯＭコア１ａ及び１ｂの構成は、実施例１のマスクＲＯＭコア１と同一である。切り替え装置２は、アドレス記憶回路１８、欠陥メモリセルに格納するはずであったｍビットのデータを記憶するデータ記憶回路１１、マスクＲＯＭコア１ａの出力データＤ１１〜Ｄ１ｍとデータ記憶回路１１の出力データＲＤ１〜ｍとを入力し、アドレス記憶回路１０が出力する制御信号ＲＳ１に従って、いずれか一方を選択して出力する切り替え回路１２ａ、マスクＲＯＭコア１ｂの出力データＤ２１〜Ｄ２ｍとデータ記憶回路１１の出力データＲＤ１〜ｍとを入力し、アドレス記憶回路１０が出力する制御信号ＲＳ２に従って、いずれか一方を選択して出力する複数の切り替え回路１２ｂを有する。実施例４のデータ記憶回路１１、切り替え回路１２ａ、１２ｂは、実施例１のデータ記憶回路１１、切り替え回路１２と同一の構成を有する。実施例１と同様の構成要素の説明は省略する。
【００３８】
図１１は実施例４の半導体装置のアドレス記憶回路１８の構成を示す図である。アドレス記憶回路１８は、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）の選択信号（記憶装置選択情報）と、マスクＲＯＭコアの中の置換するメモリセル（欠陥メモリセル）のアドレスとを記憶する。アドレス記憶回路１８は、選択信号ＣＳ１〜２とアドレス信号ＡＤ１１〜ＡＤ１ｎ及びＡＤ２１〜ＡＤ２ｎとを入力する。選択信号ＣＳ１〜２はトランジスタＴＲＣ１〜２のゲート端子に接続する。各トランジスタＴＲＣ１〜２のソースは接地し、ドレインはフューズ素子ＦＣＳ１〜２を介して各二段インバータ１１６１〜１１６２の入力に接続する。二段インバータは、出力信号ＲＣＳ１〜２を出力する。欠陥メモリセルがある場合、製造工程において、図２において説明したのと同様の方法により、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）に係るフューズＦＣＳ１又はＦＣＳ２を溶断する。例えばマスクＲＯＭコア（記憶装置）１ａが欠陥メモリセルを有していれば、フューズＦＣＳ１を溶断する。これにより、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）に係る選択信号（例えばＣＳ１）がＨｉｇｈレベルになり、それ以外の選択信号（例えばＣＳ２）はＬｏｗレベルになる。
【００３９】
ＡＮＤゲート１１１１〜１１１ｎは、出力信号ＲＣＳ１とアドレスＡＤ１１〜１ｎとを入力する。ＡＮＤゲート１１２１〜１１２ｎは、出力信号ＲＣＳ２とアドレスＡＤ２１〜２ｎとを入力する。ＯＲゲート１１３１〜１１３ｎは、ＡＮＤゲート１１１１〜１１１ｎの出力信号と、ＡＮＤゲート１１２１〜１１２ｎの出力信号とを入力する。ＯＲゲート１１３１〜１１３ｎは、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）の選択信号（記憶装置選択情報）ＣＳ１〜２を半導体装置に入力した時に、そのマスクＲＯＭコアのアドレス信号ＡＤ１１〜ＡＤ１ｎ又はＡＤ２１〜ＡＤ２ｎを出力する。
【００４０】
ＯＲゲート１１３１〜１１３ｎの出力は、トランジスタＴＲＰ１〜ＴＲＰｎのゲート端子とインバータ１１４１〜１１４ｎの入力に接続する。インバータ１１４１〜１１４ｎの出力はトランジスタＴＲＮ１〜ＴＲＮｎのゲート端子に接続する。各トランジスタＴＲＰ１〜ＴＲＰｎ、ＴＲＮ１〜ＴＲＮｎのソースは接地し、ドレインはフューズ素子ＦＡＰ１〜ｎ、ＦＡＮ１〜ｎを介して１つの二段インバータ１１６３の入力に接続する。二段インバータ１１６３の出力信号（制御信号）ＲＡＤはデータ記憶回路１１と切り替え回路１２ａ、１２ｂとに伝達される。
欠陥メモリセルがある場合、製造工程において、図２において説明したのと同様の方法により、アドレス記憶回路１８のフューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズを切断することで、欠陥メモリセルのアドレスを記憶する。
【００４１】
選択信号ＣＳ１〜２及びアドレス入力信号ＡＤ１１〜１ｎ又はＡＤ２１〜２ｎが、欠陥メモリセルを含むマスクＲＯＭコアの選択信号及び欠陥メモリセルのアドレスと一致した場合、制御信号ＲＡＤはＨｉｇｈレベルとなり、欠陥メモリセルを含むマスクＲＯＭコアの選択信号及び欠陥メモリセルのアドレスと一致しない場合、制御信号ＲＡＤはＬｏｗレベルとなる。
ＡＮＤゲート１１５１は、選択信号ＣＳ１と制御信号ＲＡＤとを入力し、制御信号ＲＳ１を出力する。選択信号ＣＳ１〜２及びアドレス入力信号ＡＤ１１〜１ｎが、欠陥メモリセルを含むマスクＲＯＭコア１ａの選択信号ＣＳ１及び欠陥メモリセルのアドレスと一致した場合、制御信号ＲＳ１はＨｉｇｈレベルとなる。制御信号ＲＳ１は切り替え回路１２ａに伝達される。制御信号ＲＳ１がＨｉｇｈレベルの時、切り替え回路１２ａは、選択信号ＣＳ１で選択されるマスクＲＯＭコア１ａの出力データをデータ記憶回路１１の出力データＲＤ１〜ｍに切り替える。
【００４２】
ＡＮＤゲート１１５２は、選択信号ＣＳ２と制御信号ＲＡＤとを入力し、制御信号ＲＳ２を出力する。制御信号ＲＳ２は切り替え回路１２ｂに伝達される。選択信号ＣＳ２及びアドレス入力信号ＡＤ２１〜２ｎが、欠陥メモリセルを含むマスクＲＯＭコア１ｂの選択信号ＣＳ２及び欠陥メモリセルのアドレスと一致した場合、制御信号ＲＳ２はＨｉｇｈレベルとなる。制御信号ＲＳ２がＨｉｇｈレベルの時、切り替え回路１２ｂは、選択信号ＣＳ２で選択されるマスクＲＯＭコア１ｂの出力データをデータ記憶回路１１の出力データＲＤ１〜ｍに切り替える。
【００４３】
以上のように構成された半導体装置のデータを読み出す動作について説明する。選択信号ＣＳ１が接続するマスクＲＯＭコア１に欠陥のメモリセルがある場合、欠陥メモリセルの選択信号及びアドレスをアドレス記憶回路１８のフューズＦＣＳ１と、フューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズとを切断することで記憶する。また、欠陥メモリセルのデータをデータ記憶回路１１のフューズＦＤ１〜ｍの該当するフューズを切断することで記憶する。選択信号及びアドレス入力信号ＡＤ１１〜１ｎが欠陥メモリセルの選択信号ＣＳ１及びアドレスと一致した場合、アドレス記憶回路１８が出力する制御信号ＲＡＤはＨｉｇｈレベル、ＲＳ１はＨｉｇｈレベル、ＲＳ２はＬｏｗレベルとなる。選択信号ＣＳ１で選択するマスクＲＯＭコア１の出力に接続する切り替え回路１２ａは、データ記憶回路１１の出力データＲＤ１〜ｍを選択し、出力する。次の回路にデータ記憶回路１１の出力データＲＤ１〜ｍが伝達される。選択信号ＣＳ２で選択するマスクＲＯＭコア１の出力に接続する切り替え回路１２ｂはマスクＲＯＭコア１の出力データＤＡＴＡ２１〜２ｍを選択し、出力する。次の回路にはマスクＲＯＭコア１の出力データＤＡＴＡ２１〜２ｍが伝達される。
【００４４】
アドレス信号ＡＤ１１〜１ｎが、欠陥メモリセルのアドレスと一致しない場合、アドレス記憶回路１８が出力する制御信号ＲＡＤはＬｏｗレベル、ＲＳ１はＬｏｗレベル、ＲＳ２はＬｏｗレベルとなる。選択信号ＣＳ１で選択するマスクＲＯＭコア１の出力に接続する切り替え回路１２ａは、マスクＲＯＭコア１の出力データＤＡＴＡ１１〜１ｍを選択し、出力する。次の回路にマスクＲＯＭコア１の出力データＤＡＴＡ１１〜１ｍが伝達される。選択信号ＣＳ２で選択するマスクＲＯＭコア１の出力に接続する切り替え回路１２ｂは、マスクＲＯＭコア１の出力データＤＡＴＡ２１〜２ｍを出力する。次の回路にはマスクＲＯＭコア１の出力データＤＡＴＡ２１〜２ｍが伝達される。
【００４５】
実施例４によれば、実施例１と同様に、欠陥メモリセルのデータの置換を読み出し専用記憶装置の出力データ線で行う構成により、欠陥メモリセルを置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を実現できる。出力データ線が異なる２個のマスクＲＯＭコアでアドレス記憶回路とデータ記憶回路を共有できるので、半導体装置の面積の増加を抑えて２個のマスクＲＯＭコアの欠陥メモリセルのデータの置換が可能となる。
実施例４によれば、アドレス記憶回路の信号とデータ記憶回路のデータとで欠陥メモリセルの置き換えをした。これに代えて、実施例２のようにアドレス記憶回路の信号とビット記憶回路の信号とで欠陥メモリセルのデータをビット単位で置き換えても良い。これにより、実施例２と同様の効果が得られる。
また、実施例４によれば、出力データ線が異なる２個のマスクＲＯＭコアについて説明した。選択信号ＣＳを更に増やして、出力データ線を別にする３個以上のマスクＲＯＭコアについて本発明を適用しても良い。更に、実施例３の発明と実施例４の発明とを併せて実施しても良い。この場合、面積増加を抑える効果は大きくなる。
【００４６】
《実施例５》
図１２は本発明の実施例５に係る半導体装置の構成を示す回路図である。図１２に示す半導体装置は、マスクＲＯＭコア（記憶装置）１、欠陥メモリセルのデータを置換する切り替え装置２、冗長メモリセルを備えた書き換え可能な記憶装置１９を有する。切り替え装置２は、マスクＲＯＭコア１の中の置換するメモリセル（欠陥メモリセル）のアドレス及び書き換え可能な記憶装置１９の中の冗長メモリセルに置換される欠陥メモリセルのアドレスを記憶するアドレス記憶回路１８、マスクＲＯＭコア１の中の欠陥メモリセルに格納するはずであったｍビットのデータを記憶するデータ記憶回路１１、マスクＲＯＭコア１の出力データＤ１〜ｍとデータ記憶回路１１の出力データＲＤ１〜ｍとを入力し、アドレス記憶回路１８の出力信号ＲＳ１に従って、いずれか一方を選択して出力する切り替え回路１２を有する。マスクＲＯＭコア１、データ記憶回路１１、切り替え回路１２は、実施例１と同一である。アドレス記憶回路１８は、実施例４と同一である。同一の構成要素には同一の符号を付してその説明は省略する。
【００４７】
以上のように構成された半導体装置のデータを読み出す動作について説明する。選択信号ＣＳ１が接続するマスクＲＯＭコア１に欠陥のメモリセルがある場合、アドレス記憶回路１８のフューズＦＣＳ１と、フューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズとを切断することで、欠陥メモリセルの選択信号及びアドレスを記憶する。また、欠陥メモリセルのデータをデータ記憶回路１１のフューズＦＤ１〜ｍの該当するフューズを切断することで記憶する。選択信号ＣＳ１が選択され且つアドレス入力信号ＡＤ１１〜１ｎが欠陥メモリセルのアドレスと一致した場合、アドレス記憶回路１８が出力する制御信号ＲＡＤはＨｉｇｈレベル、ＲＳ１はＨｉｇｈレベル、ＲＳ２はＬｏｗレベルとなる。選択信号ＣＳ１で選択するマスクＲＯＭコア１の出力に接続する切り替え回路１２は、データ記憶回路１１のデータＲＤ１〜ｍを選択し、出力する。次の回路にデータ記憶回路１１のデータＲＤ１〜ｍが伝達される。この時、選択信号ＣＳ２で選択する書き換え可能な記憶装置１９には冗長メモリセルに切り替えない信号（ＲＳ２＝Ｌｏｗレベル）が伝達される。書き換え可能な記憶装置１９は、通常通りにアドレスで指定されるメモリセルにデータを書き込み又はそのメモリセルからデータを読み出して出力する。
【００４８】
アドレス信号ＡＤ１１〜１ｎ及びＡＤ２１〜２ｎが、欠陥メモリセルのアドレスと一致しない場合、アドレス記憶回路１８が出力する制御信号ＲＡＤはＬｏｗレベル、ＲＳ１はＬｏｗレベル、ＲＳ２はＬｏｗレベルとなる。選択信号ＣＳ１で選択するマスクＲＯＭコア１の出力に接続する切り替え回路１２は、マスクＲＯＭコア１の出力データＤ１〜ｍを出力する。次の回路にマスクＲＯＭコア１の出力データＤ１〜ｍが伝達される。この時、書き換え可能な記憶装置１９には冗長メモリセルに切り替えない信号（ＲＳ２＝Ｌｏｗレベル）が伝達される。
【００４９】
選択信号ＣＳ２が接続する書き換え可能な記憶装置１９に欠陥のメモリセルがある場合、アドレス記憶回路１８のフューズＦＣＳ２と、フューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズとを切断することで、欠陥メモリセルの選択信号及びアドレスを記憶する。選択信号ＣＳ２が選択され且つアドレス入力信号ＡＤ２１〜２ｎが欠陥メモリセルのアドレスと一致した場合、アドレス記憶回路１８が出力する制御信号ＲＡＤはＨｉｇｈレベル、ＲＳ１はＬｏｗレベル、ＲＳ２はＨｉｇｈレベルとなる。選択信号ＣＳ２で選択する書き換え可能な記憶装置１９は、欠陥メモリセルに代えて、冗長メモリセルに入力データを書き込み、又は冗長メモリセルからデータを読み出して出力する。この時、切り替え回路１２には制御信号ＲＳ１＝Ｌｏｗレベルが伝達される。
【００５０】
上記のように、実施例５によれば、実施例１と同様に、欠陥メモリセルのデータの置換を読み出し専用記憶装置の出力データ線で行う構成により、欠陥メモリセルを置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を実現できる。マスクＲＯＭコアと書き換え可能な記憶装置との間でアドレス記憶回路とデータ記憶回路とを共有する構成により、半導体装置の面積の増加を抑えてマスクＲＯＭコア及び書き換え可能な記憶装置の欠陥メモリセルのデータの置換が可能となる。
【００５１】
実施例５によれば、アドレス記憶回路の信号とデータ記憶回路のデータとで欠陥メモリセルの置き換えをした。これに代えて、実施例２のようにアドレス記憶回路の信号とビット記憶回路の信号とで欠陥メモリセルのデータをビット単位で置き換えても良い。これにより、実施例２と同様の効果が得られる。
実施例５によれば、１個のマスクＲＯＭコアと１個の書き換え可能な記憶装置について説明した。選択信号ＣＳを更に増やして、マスクＲＯＭコアと書き換え可能な記憶装置とを３個以上組合せた半導体装置について本発明を適用しても良い。この場合、面積増加を抑える効果は大きくなる。
実施例１〜５では、冗長救済を行うべき欠陥メモリのアドレス情報、及び欠陥メモリセルのデータをフューズにより記憶しているが、これらの情報を不揮発性メモリで記憶することとしてもよい。
【００５２】
【発明の効果】
以上説明したように本発明によれば、欠陥メモリセルのデータの置換を読み出し専用記憶装置の出力データ線で行う構成により、欠陥メモリセルをアドレス記憶回路及びデータ記憶回路に置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を実現できる。
本発明によれば、ビット記憶回路で欠陥ビット情報を記憶し、デコードして出力することにより、更に小面積の半導体装置を実現できる。
本発明は、欠陥メモリセルの記憶装置選択情報及びアドレス情報を記憶する回路及びデータを記憶する回路を複数の読み出し専用記憶回路及び書き換え可能な記憶装置で共有する構成により、欠陥メモリセルを補償できる小さな面積の半導体装置を実現できるという特有の効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体装置の構成を示すブロック図
【図２】従来例及び本発明の実施例１のアドレス記憶回路の回路図
【図３】従来例及び本発明の実施例１、３〜５のデータ記憶回路の回路図
【図４】本発明の実施例１、３〜５の切り替え回路の回路図
【図５】本発明の実施例２の半導体装置の構成を示すブロック図
【図６】本発明の実施例２のビット記憶回路の回路図
【図７】本発明の実施例２の切り替え回路の回路図
【図８】本発明の実施例３の半導体装置の構成を示すブロック図
【図９】本発明の実施例３のアドレス記憶回路の回路図
【図１０】本発明の実施例４の半導体装置の構成を示すブロック図
【図１１】本発明の実施例４のアドレス記憶回路の回路図
【図１２】本発明の実施例５の半導体装置の構成を示すブロック図
【図１３】従来例の半導体装置の構成を示すブロック図
【図１４】従来例の半導体装置の切り替え回路の回路図
【符号の説明】
１      マスクＲＯＭコア（記憶装置）
２      切り替え装置
３      制御回路
４      アドレス入力回路
５      ロウデコーダ
６      メモリセルアレイ
７      コラムデコーダ
８      センスアンプ回路
９      出力回路
１０、１７、１８    アドレス記憶回路
１１    データ記憶回路
１２、１５、２０    切り替え回路
１４    ビット記憶回路
１６    デコード回路
１９    書き換え可能な記憶装置
４０１〜４０ｍ、７０１〜７０ｍ、１４０１〜１４０ｍ    選択回路
【図１】
2004192714.tif 000003
【図２】
2004192714.tif 000004
【図３】
2004192714.tif 000005
【図４】
2004192714.tif 000006
【図５】
2004192714.tif 000007
【図６】
2004192714.tif 000008
【図７】
2004192714.tif 000009
【図８】
2004192714.tif 000010
【図９】
2004192714.tif 000011
【図１０】
2004192714.tif 000012
【図１１】
2004192714.tif 000013
【図１２】
2004192714.tif 000014
【図１３】
2004192714.tif 000015
【図１４】
2004192714.tif 000016
【手続補正書】
【提出日】平成16年2月13日(2004.2.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
図１４は従来例の半導体装置の切り替え回路２０の一構成例を示す図である。切り替え回路２０のｍ個の選択回路１４０１〜１４０ｍは、センスアンプ回路８を介するメモリセルアレイ６の出力データＳＯ１〜ＳＯｍとデータ記憶回路１１の出力データＲＤ１〜ＲＤｍとをそれぞれ入力し（いずれもｍビットの出力データ）、アドレス記憶回路１０が出力する制御信号ＲＡＤに従っていずれか一方を選択してデータＤＩ１〜ｍとして出力する。データＤＩ１〜ｍは出力回路９に入力される。切り替え回路２０は、制御信号ＲＡＤがＨｉｇｈレベルの場合にはデータＲＤ１〜ｍを出力し、制御信号ＲＡＤがＬｏｗレベルの場合にはデータＳＯ１〜ｍを出力する。


【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
《実施例１》
図１は本発明の実施例１に係る半導体装置の構成を示す回路図である。図１に示す半導体装置は、マスクＲＯＭコア（記憶装置）１、欠陥メモリセルのデータを置換する切り替え装置２を有する。マスクＲＯＭコア（記憶装置）１は、制御回路３、アドレス入力回路４、ロウデコーダ５、メモリセルアレイ６、コラムデコーダ７、センスアンプ回路８、出力回路９を有する。切り替え装置２は、メモリセルアレイ６の中の置換するメモリセル（欠陥メモリセル）のアドレスを記憶するアドレス記憶回路１０、メモリセルアレイ６の中の置換するメモリセルのデータを記憶するデータ記憶回路１１、及び切り替え回路１２を有する。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
従来例（図１３）においては、出力回路９は切り替え回路２０の後に配置されていた。本発明の構成（図１）においては、メモリセルアレイ６と切り替え回路１２との間に、記憶装置選択信号ＣＳ１に従って制御される出力回路９を配置している。メモリセルアレイ６から読み出されたデータが切り替え回路１２に到達するまでの伝達遅延時間が、出力回路９における伝達遅延時間だけ長くなっている。これにより、半導体装置がアドレス信号ＡＤ１〜ｎを入力してからメモリセルアレイ６から読み出されたデータが切り替え回路１２に到達するまでの伝達遅延時間と、半導体装置がアドレス信号ＡＤ１〜ｎを入力してからアドレス記憶回路１０及びデータ記憶回路１１から読み出されたデータが切り替え回路１２に到達するまでの伝達遅延時間とが、ほぼ同じになる。
実施例１によれば、欠陥メモリセルのデータの置換を読み出し専用記憶装置の出力データ線で行う構成により、欠陥メモリセルをアドレス記憶回路及びデータ記憶回路に置換した場合のデータの読み出し時間が、メモリセルアレイからデータを読み出した場合のデータの読み出し時間と同等である半導体装置を実現できる。


【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
図６は実施例２のビット記憶回路１４の構成を示す図である。ビット記憶回路１４は、置換するメモリセルの欠陥ビット情報を記憶する回路である。ビット記憶回路１４は、アドレス記憶回路１０が出力する制御信号ＲＡＤを入力する。制御信号ＲＡＤはトランジスタＴＲＢ１〜ＴＲＢｐのゲート端子に入力される。ｐとｍの関係は２Ｐ＝ｍである。各トランジスタのソースは接地し、ドレインはフューズ素子ＦＢ１〜ＦＢｐを介して各々二段インバータ６０１〜６０ｐの入力に接続する。各々の二段インバータ６０１〜６０ｐの出力信号ＢＤ１〜ｐはデコード回路１６に入力される。


【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
以上のように構成された半導体装置のデータを読み出す動作について説明する。選択信号ＣＳ１が接続するマスクＲＯＭコア１ａに欠陥のメモリセルがある場合、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）１ａの選択信号（記憶装置選択情報）と、欠陥メモリセルのアドレスとを、アドレス記憶回路１７に入力する。実施例１のアドレス記憶回路１０において説明したのと同様の方法により、アドレス記憶回路１７のフューズＦＣＳ１と、フューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズとを切断する。このようにして、アドレス記憶回路１７は欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）１ａの選択信号（記憶装置選択情報）と、欠陥メモリセルのアドレスとを記憶する。また、欠陥メモリセルに格納するはずであったデータをデータ記憶回路１１のフューズＦＤ１〜ｍの該当するフューズを切断することで記憶する。


【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
図１１は実施例４の半導体装置のアドレス記憶回路１８の構成を示す図である。アドレス記憶回路１８は、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）１ａ、１ｂの選択信号（記憶装置選択情報）と、マスクＲＯＭコア１ａ、１ｂの中の置換するメモリセル（欠陥メモリセル）のアドレスとを記憶する。アドレス記憶回路１８は、選択信号ＣＳ１〜２とアドレス信号ＡＤ１１〜ＡＤ１ｎ及びＡＤ２１〜ＡＤ２ｎとを入力する。選択信号ＣＳ１〜２はトランジスタＴＲＣ１〜２のゲート端子に接続する。各トランジスタＴＲＣ１〜２のソースは接地し、ドレインはフューズ素子ＦＣＳ１〜２を介して各二段インバータ１１６１〜１１６２の入力に接続する。二段インバータ１１６１〜１１６２は、出力信号ＲＣＳ１〜２を出力する。欠陥メモリセルがある場合、製造工程において、図２において説明したのと同様の方法により、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）１ａ、１ｂに係るフューズＦＣＳ１又はＦＣＳ２を溶断する。例えばマスクＲＯＭコア（記憶装置）１ａが欠陥メモリセルを有していれば、フューズＦＣＳ１を溶断する。これにより、欠陥メモリセルを含むマスクＲＯＭコア（記憶装置）に係る選択信号（例えばＣＳ１）がＨｉｇｈレベルになり、それ以外の選択信号（例えばＣＳ２）はＬｏｗレベルになる。


【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
以上のように構成された半導体装置のデータを読み出す動作について説明する。選択信号ＣＳ１が接続するマスクＲＯＭコア１ａに欠陥のメモリセルがある場合、欠陥メモリセルの選択信号及びアドレスをアドレス記憶回路１８のフューズＦＣＳ１と、フューズＦＡＰ１〜ｎ、ＦＡＮ１〜ｎの該当するフューズとを切断することで記憶する。また、欠陥メモリセルのデータをデータ記憶回路１１のフューズＦＤ１〜ｍの該当するフューズを切断することで記憶する。選択信号及びアドレス入力信号ＡＤ１１〜１ｎが欠陥メモリセルの選択信号ＣＳ１及びアドレスと一致した場合、アドレス記憶回路１８が出力する制御信号ＲＡＤはＨｉｇｈレベル、ＲＳ１はＨｉｇｈレベル、ＲＳ２はＬｏｗレベルとなる。選択信号ＣＳ１で選択するマスクＲＯＭコア１ａの出力に接続する切り替え回路１２ａは、データ記憶回路１１の出力データＲＤ１〜ｍを選択し、出力する。次の回路にデータ記憶回路１１の出力データＲＤ１〜ｍが伝達される。選択信号ＣＳ２で選択するマスクＲＯＭコア１ｂの出力に接続する切り替え回路１２ｂはマスクＲＯＭコア１ｂの出力データＤ２１〜２ｍを選択し、出力する。次の回路にはマスクＲＯＭコア１ｂの出力データＤ２１〜２ｍが伝達される。


【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
アドレス信号ＡＤ１１〜１ｎが、欠陥メモリセルのアドレスと一致しない場合、アドレス記憶回路１８が出力する制御信号ＲＡＤはＬｏｗレベル、ＲＳ１はＬｏｗレベル、ＲＳ２はＬｏｗレベルとなる。選択信号ＣＳ１で選択するマスクＲＯＭコア１ａの出力に接続する切り替え回路１２ａは、マスクＲＯＭコア１ａの出力データＤ１１〜１ｍを選択し、出力する。次の回路にマスクＲＯＭコア１ａの出力データＤ１１〜１ｍが伝達される。選択信号ＣＳ２で選択するマスクＲＯＭコア１ｂの出力に接続する切り替え回路１２ｂは、マスクＲＯＭコア１ｂの出力データＤ２１〜２ｍを出力する。次の回路にはマスクＲＯＭコア１の出力データＤ２１〜２ｍが伝達される。