(57)【要約】【課題】トレンチ横型ＭＯＳＦＥＴにおいて、ゲート−ドレイン間の耐圧を確保し、さらなる低オン抵抗化、高速化および低損失化を図ること。トレンチ横型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴとを同一半導体基板上に集積すること。【解決手段】トレンチエッチング領域をメッシュパターンとし、非トレンチエッチング領域を島状に残し、チャネル密度を向上させる。ＭＯＳＦＥＴとして電流を駆動する活性領域では、活性領域トレンチ内にゲート導電体および柱状ドレイン電極を設け、ドレイン電極とゲート導電体とのオーバーラップ容量を小さくする。ゲート導電体３０を基板表面に引き出すゲート領域では、ゲート領域トレンチ２２内をゲート導電体３０で完全に埋めるとともに、ゲート導電体３０が基板表面に残らないようにし、ゲート導電体３０とドレイン電極間の耐圧不良や短絡故障の発生を回避する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられたトレンチ、前記トレンチの外側の前記半導体基板表面領域にトレンチに接して形成された第１導電型の第１領域、前記トレンチの外側で前記第１領域の表面領域にトレンチに接して形成された第２導電型の第２領域、前記トレンチの底部に形成された第２導電型の第３領域、前記第１領域と前記第３領域とに接して前記トレンチに沿って前記半導体基板に形成された第１導電型の第４領域、前記トレンチの側部に沿って前記トレンチの内側に形成されたゲート絶縁膜、前記ゲート絶縁膜の内側に形成されたゲート導電体、前記ゲート導電体の内側に層間絶縁膜を介して形成され、かつ前記第３領域に電気的に接続する第１電極、前記ゲート導電体に電気的に接続するゲート電極、および前記第２領域に電気的に接続する第２電極を具備する半導体装置において、
前記第１電極は、トレンチの長さ方向に複数、点在していることを特徴とする半導体装置。
【請求項２】
前記トレンチは、メッシュパターンを成し、エッチングされずに残った非トレンチ領域は島状を成しており、前記メッシュパターンの一方向のトレンチ内にのみ前記第１電極が形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、前記メッシュパターンの他方向のトレンチ上に形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極は、前記島状の間に形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極に電気的に接続するゲート配線、前記第１電極に電気的に接続する第１配線、および前記第２電極に電気的に接続する第２配線をさらに具備し、
前記ゲート配線は、前記第１配線および前記第２配線と異なる配線層で、前記第１配線および前記第２配線に直交していることを特徴とする請求項２〜４のいずれか一つに記載の半導体装置。
【請求項６】
半導体基板に設けられたトレンチ、前記トレンチの下部に前記トレンチに沿って形成された第１導電型の第１領域、前記トレンチの底部で前記第１領域内に形成された第２導電型の第２領域、前記トレンチの外側の前記半導体基板表面領域に形成された第２導電型の第３領域、前記第１領域と前記第３領域とに接して前記トレンチに沿って前記半導体基板に形成された第１導電型の第４領域、前記トレンチの側部に沿って前記トレンチの内側に形成されたゲート絶縁膜、前記ゲート絶縁膜の内側に形成されたゲート導電体、前記第３領域に電気的に接続する第１電極、前記ゲート導電体の内側に層間絶縁膜を介して形成され、かつ前記第２領域に電気的に接続する第２電極、および前記ゲート導電体に電気的に接続するゲート電極を具備する半導体装置において、
前記第２電極は、トレンチの長さ方向に複数、点在していることを特徴とする半導体装置。
【請求項７】
前記トレンチは、メッシュパターンを成し、エッチングされずに残った非トレンチ領域は島状を成しており、前記メッシュパターンの一方向のトレンチ内にのみ前記第２電極が形成されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ゲート電極は、前記メッシュパターンの他方向のトレンチ上に形成されることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記ゲート電極は、前記島状の間に形成されることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極に電気的に接続するゲート配線、前記第１電極に電気的に接続する第１配線、および前記第２電極に電気的に接続する第２配線をさらに具備し、
前記ゲート配線は、前記第１配線および前記第２配線と異なる配線層で、前記第１配線および前記第２配線に直交していることを特徴とする請求項７〜９のいずれか一つに記載の半導体装置。
【請求項１１】
前記メッシュパターンの他方向のトレンチ底部に形成された前記第１領域と接続される第１導電型の第５領域、該トレンチを充填する絶縁膜、前記半導体基板表面から該絶縁膜を通って前記第５領域に達する第３電極を具備することを特徴とする請求項７〜９のいずれか一つに記載の半導体装置。
【請求項１２】
前記第３電極に電気的に接続する第３配線、前記ゲート電極に電気的に接続するゲート配線、前記第１電極に電気的に接続する第１配線、および前記第２電極に電気的に接続する第２配線をさらに具備し、
前記第３配線は、前記第１配線および前記第２配線と異なる配線層で、前記第１配線および前記第２配線に直交しており、
前記ゲート配線は、前記第１配線および前記第２配線と異なる配線層で、前記第１配線および前記第２配線に直交していることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第３配線は、前記第２配線に、前記第３配線と前記第２配線が交差する少なくとも１箇所で電気的に接続されていることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
第１導電型の半導体層の表面領域に第２導電型のドリフト領域を形成する工程と、
前記ドリフト領域内に、第１の幅領域と該第１の幅領域の幅より狭い第２の幅領域を有するトレンチを形成する工程と、
前記トレンチの下半部に沿って第１導電型のベース領域を形成する工程と、
前記トレンチの側部および底部に沿って前記トレンチの内側にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面上に第１の導電体を積層し、該第１の導電体を選択的に除去して、前記第１の幅領域では前記トレンチの側部にのみに沿って残り、かつ前記第２の幅領域では前記トレンチ内にのみ存在して同トレンチを充満するゲート導電体を形成する工程と、
前記ドリフト領域内の、前記トレンチの外側に第２導電型のドレイン領域を形成する工程と、
前記ゲート導電体の表面上に層間絶縁膜を堆積して前記トレンチを該層間絶縁膜で埋める工程と、
前記第１の幅領域の前記層間絶縁膜を選択的に除去し前記トレンチの底部を露出させ、該露出部分に第２導電型のソース領域を形成する工程と、
前記層間絶縁膜を選択的に除去し前記第１の幅領域の前記ソース領域および前記第２の幅領域のゲート導電体を露出させる工程と、
第２の導電体を堆積し、該第２の導電体を選択的に除去してソース電極、ゲート電極およびドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
第１導電型の半導体層の表面領域に第２導電型のドリフト領域を形成する工程と、
前記ドリフト領域内に第１導電型のベース領域を形成する工程と
前記ベース領域を貫通して前記ドリフト領域に達する、第１の幅領域と該第１の幅領域の幅より狭い第２の幅領域を有するトレンチを形成する工程と、
前記トレンチの側部および底部に沿って前記トレンチの内側にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の表面上に第１の導電体を積層し、該第１の導電体を選択的に除去して、前記第１の幅領域では前記トレンチ側部にのみに沿って残り、かつ第２の幅領域では前記トレンチ内にのみ存在して同トレンチを充満するゲート導電体を形成する工程と、
前記ベース領域内に第２導電型のソース領域を形成する工程と、
前記ゲート導電体の表面上に層間絶縁膜を堆積して前記トレンチを該層間絶縁膜で埋める工程と、
前記活性領域の前記層間絶縁膜を選択的に除去し前記トレンチの底部を露出させ、該露出部分に第２導電型のドレイン領域を形成する工程と、
前記層間絶縁膜を選択的に除去し前記第１の幅領域の前記ソース領域および前記第２の幅領域のゲート導電体を露出させる工程と、
第２の導電体を堆積し、該第２の導電体を選択的に除去してソース電極、ゲート電極およびドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
前記トレンチを前記層間絶縁膜で埋める工程の後に、前記層間絶縁膜を平坦化する工程を含むことを特徴とする請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
トレンチ横型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴを同一半導体基板上に形成する方法であって、
前記半導体基板の表面領域にトレンチ横型ＭＯＳＦＥＴの第２導電型のドリフト領域を形成する工程と、
前記ドリフト領域内に第１導電型のベース領域を形成する工程と、
前記ベース領域を貫通して前記ドリフト領域に達する、第１の幅領域と該第１の幅領域の幅より狭い幅の第２の幅領域を有するトレンチを形成する工程と、
前記半導体基板表面に素子分離領域を形成する工程と、
前記トレンチ横型ＭＯＳＦＥＴの形成領域では前記トレンチの内側に、また前記プレーナ型ＭＯＳＦＥＴの形成領域では基板表面に、それぞれゲート絶縁膜を形成する工程と、
前記半導体基板上に第１の導電体を積層し、該第１の導電体を選択的に除去して、前記第１の幅領域では前記トレンチの側部にのみ沿って残り、かつ前記第２の幅領域では前記トレンチ内にのみ存在して同トレンチを充満し、またプレーナ型ＭＯＳＦＥＴの形成領域では前記ゲート絶縁膜上に残るゲート導電体を形成する工程と、
前記ベース領域内にトレンチ横型ＭＯＳＦＥＴの第２導電型のソース領域を形成する工程と、
前記プレーナ型ＭＯＳＦＥＴのソースもしくはドレインとなる領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成し、前記第１の幅領域では、前記層間絶縁膜および前記ゲート絶縁膜の、前記トレンチ底部の部分を選択的に除去して半導体を露出させ、その露出部分に前記トレンチ横型ＭＯＳＦＥＴの第２導電型のドレイン領域を形成する工程と、
前記層間絶縁膜を選択的に除去して、前記トレンチ横型ＭＯＳＦＥＴの前記ソース領域、前記トレンチ横型ＭＯＳＦＥＴのゲート領域における前記ゲート導電体、プレーナ型ＭＯＳＦＥＴの前記ソースもしくはドレインとなる領域、前記プレーナ型ＭＯＳＦＥＴの前記ゲート導電体を露出させる工程と、
前記半導体基板上に第２の導電体を積層し、該第２の導電体を選択的に除去して、トレンチ横型ＭＯＳＦＥＴのドレイン電極、ゲート電極およびソース電極、並びにプレーナ型ＭＯＳＦＥＴのドレイン電極、ゲート電極およびソース電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１８】
トレンチ横型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴを同一半導体基板上に形成する方法であって、
前記半導体基板の表面領域にトレンチ横型ＭＯＳＦＥＴの第２導電型のドリフト領域を形成する工程と、
前記ドリフト領域内に、第１の幅領域と該第１の幅領域の幅より狭い幅の第２の幅領域を有するトレンチを形成する工程と、
前記半導体基板表面に素子分離領域を形成する工程と、
前記トレンチ横型ＭＯＳＦＥＴの形成領域では前記トレンチの内側に、また前記プレーナ型ＭＯＳＦＥＴの形成領域では基板表面に、それぞれゲート絶縁膜を形成する工程と、
前記半導体基板上に第１の導電体を積層し、該第１の導電体を選択的に除去して、前記第１の幅領域では前記トレンチの側部にのみ沿って残り、かつ前記第２の幅領域では前記
トレンチ内にのみ存在して同トレンチを充満し、またプレーナ型ＭＯＳＦＥＴの形成領域では前記ゲート絶縁膜上に残るゲート導電体を形成する工程と、
前記ドリフト領域内の、前記トレンチの外側にトレンチ横型ＭＯＳＦＥＴの第２導電型のドレイン領域を形成する工程と、
前記プレーナ型ＭＯＳＦＥＴのソースもしくはドレインとなる領域を形成する工程と、
前記半導体基板上に層間絶縁膜を形成し、前記第１の幅領域では、前記層間絶縁膜および前記ゲート絶縁膜の、前記トレンチ底部の部分を選択的に除去して半導体を露出させ、その露出部分に前記トレンチ横型ＭＯＳＦＥＴの第２導電型のソース領域を形成する工程と、
前記層間絶縁膜を選択的に除去して、前記トレンチ横型ＭＯＳＦＥＴの前記ドレイン領域、前記トレンチ横型ＭＯＳＦＥＴのゲート領域における前記ゲート導電体、プレーナ型ＭＯＳＦＥＴの前記ソースもしくはドレインとなる領域、前記プレーナ型ＭＯＳＦＥＴの前記ゲート導電体を露出させる工程と、
前記半導体基板上に第２の導電体を積層し、該第２の導電体を選択的に除去して、トレンチ横型ＭＯＳＦＥＴのソース電極、ゲート電極およびドレイン電極、並びにプレーナ型ＭＯＳＦＥＴのソース電極、ゲート電極およびドレイン電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１９】
半導体基板にトレンチが設けられ、該トレンチ内に絶縁膜を介して導電体が設けられ、該導電体が前記トレンチの底部に接触する構成を有する半導体装置を製造するにあたって、
前記半導体基板に第１のトレンチを形成する工程と、
前記半導体基板上に絶縁膜を堆積して前記第１のトレンチ内に前記絶縁膜を充填する工程と、
前記第１のトレンチ内に充填された前記絶縁膜に、前記第１のトレンチの底部に達する第２のトレンチを形成する工程と、
前記第２のトレンチ内に導電体を充填する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
さらに、前記第１のトレンチ内に前記絶縁膜を充填する工程と前記第２のトレンチを形成する工程との間に、前記第１のトレンチを埋める前記絶縁膜の表面を平坦化する工程を含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に関し、特に、低オン抵抗のパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、さらには、半導体基板表面を掘り下げたトレンチ内にゲート電極を設けたトレンチ横型パワーＭＯＳＦＥＴおよびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯機器の急速な普及や通信技術の高度化などに伴い、パワーＭＯＳＦＥＴを内蔵したパワーＩＣの重要性が高まっている。横型パワーＭＯＳＦＥＴを制御回路に集積したパワーＩＣでは、従来のパワーＭＯＳＦＥＴ単体と制御駆動回路とを組み合わせてなる構成に対し、小型化、低消費電力化、高信頼性化および低コスト化などが期待される。そこで、ＣＭＯＳ回路よりなる制御駆動回路と横型パワーＭＯＳＦＥＴとを同一半導体基板上に集積するため、ＣＭＯＳプロセスをベースにした高性能横型パワーＭＯＳＦＥＴの開発が活発におこなわれている。
【０００３】
最近では、従来のプレーナ型の横型パワーＭＯＳＦＥＴと比較して、さらなる低オン抵抗化と、パワーＩＣに集積する際の高集積化が可能なトレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭとする）が注目されている。ＴＬＰＭについては、トレンチエッチングを１回だけおこなう構成のもの、またはトレンチエッチングを２回おこなうことにより、トレンチ側壁に、耐圧を確保するための厚い絶縁膜を形成した構成のものがある（たとえば、特許文献１参照。）。
【０００４】
また、本発明者らが開示したように、トレンチ底部にドレインコンタクトを設けるタイプのＴＬＰＭ（以下、ＴＬＰＭ／Ｄとする）と、トレンチ底部にソースコンタクトを設けるタイプのＴＬＰＭ（以下、ＴＬＰＭ／Ｓとする）がある。これらのＴＬＰＭでは、ＭＯＳＦＥＴとして電流を駆動する領域（以下、活性領域とする）、および基板表面にゲート電極となるゲートポリシリコンを引き出す領域（以下、ゲート領域とする）のいずれにおいても、トレンチの中央部には、デバイス表面のドレイン電極とトレンチ底部のドレイン領域（ＴＬＰＭ／Ｄの場合）、またはデバイス表面のソース電極とトレンチ底部のソース領域（ＴＬＰＭ／Ｓの場合）とを電気的に接続するポリシリコンなどの導電体が形成されている（たとえば、特許文献２または３参照。）。
【０００５】
また、本発明者らは、ＴＬＰＭと、このＴＬＰＭを駆動制御するためのＣＭＯＳ回路とを同一半導体基板上に集積した半導体装置、およびその半導体装置を製造する方法について、先に出願している（特願２００２−３０２１３６）。
【０００６】
【特許文献１】特開２００２−１８４９８０号公報
【特許文献２】特開２００２−３５３４４７号公報
【特許文献３】特開２００３−５１５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のＴＬＰＭでは、たとえばＴＬＰＭ／Ｄの場合、トレンチ底面の層間絶縁膜に、ドレインコンタクトのためのコンタクトホールを開口する際のオーバーエッチングにより、ゲート領域のトレンチ底部において、層間絶縁膜の、ゲートポリシリコンとドレインポリシリコンとの間の部分が薄くなったり、あるいは完全に消滅してしまうことがある。それによって、ゲート電極とドレイン電極との間の耐圧不良や短絡故障が発生しやすいという欠点がある。この欠点は、ＴＬＰＭ／Ｓの場合、ドレインポリシリコンの代わりにソースポリシリコンをトレンチ内に埋め込む場合も同様である。
【０００８】
また、従来のＴＬＰＭでは、平面レイアウトにおいて、トレンチがストライプ状に形成されている。そのため、チャネル幅の高集積化が十分に達成されているとはいえず、さらに低いオン抵抗を実現する可能性が残されている。
【０００９】
また、ＭＯＳＦＥＴのスイッチング特性に影響を及ぼす寄生容量は、主にゲート酸化膜を介した、ゲート電極と基板との間に形成される。この寄生容量として、ゲートとドレインとの間に寄生する容量（Ｃｇｄ）、ゲートとボディとの間に寄生する容量（Ｃｇｂ）、およびゲートとソースとの間に寄生する容量（ＣｇＳ）がある。良好なスイッチング特性を得るためには、これらの寄生容量を低減する必要がある。
【００１０】
しかし、従来のストライプ状パターンの平面レイアウトによると、たとえばＴＬＰＭ／Ｄの場合、活性領域のトレンチでは、ゲート電極とドレイン電極がトレンチの長さだけ対向するため、ゲート電極とドレイン電極のオーバーラップ容量が大きく、高速化および低損失化の妨げとなっている。ＴＬＰＭ／Ｓのゲート電極とソース電極についても同様である。
【００１１】
また、ＴＬＰＭとＣＭＯＳ回路とを同一半導体基板上に集積した半導体装置については、上述したように、本発明者らにより既に提案されている。しかし、未だ、ＴＬＰＭと、ＣＭＯＳ回路を構成するプレーナ型ＭＯＳＦＥＴとを同一半導体基板上に作製するための構造、およびその製造方法は確立されていない。
【００１２】
本発明は、上記問題点に鑑みてなされたものであって、ゲート−ドレイン（またはソース）間の耐圧を容易に確保することができるとともに、さらなる低オン抵抗化、高速化および低損失化を図ることが可能な半導体装置、およびそのような半導体装置の製造方法を提供することを目的とする。また、本発明は、ＴＬＰＭとプレーナ型ＭＯＳＦＥＴとを同一半導体基板上に集積した構造、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明は、ＴＬＰＭにおいて、トレンチエッチングによってエッチングされるトレンチエッチング領域をメッシュパターンとし、かつエッチングされずに残る非トレンチエッチング領域を島状とする。また、ＭＯＳＦＥＴとして電流を駆動する活性領域では、トレンチ内にゲート絶縁膜を介してゲート導電体を設け、さらにその内側に層間絶縁膜を介して、ＴＬＰＭ／Ｄの場合にはドレイン電極、ＴＬＰＭ／Ｓの場合にはソース電極を設ける。一方、ゲート導電体を基板表面に引き出すゲート領域では、トレンチ内をゲート導電体で完全に埋めるとともに、ゲート導電体が基板表面に残らないようにする。また、柱状のドレイン電極（ＴＬＰＭ／Ｄの場合）または柱状のソース電極（ＴＬＰＭ／Ｓの場合）が、活性領域のトレンチ内に、複数、点在する構成としてもよい。
【００１４】
すなわち、請求項１の発明にかかる半導体装置は、半導体基板に設けられたトレンチ、前記トレンチの外側の前記半導体基板表面領域にトレンチに接して形成された第１導電型の第１領域、前記トレンチの外側で前記第１領域の表面領域にトレンチに接して形成された第２導電型の第２領域、前記トレンチの底部に形成された第２導電型の第３領域、前記第１領域と前記第３領域とに接して前記トレンチに沿って前記半導体基板に形成された第１導電型の第４領域、前記トレンチの側部に沿って前記トレンチの内側に形成されたゲート絶縁膜、前記ゲート絶縁膜の内側に形成されたゲート導電体、前記ゲート導電体の内側に層間絶縁膜を介して形成され、かつ前記第３領域に電気的に接続する第１電極、前記ゲート導電体に電気的に接続するゲート電極、および前記第２領域に電気的に接続する第２電極を具備する半導体装置において、前記第１電極は、トレンチの長さ方向に複数、点在していることを特徴とする。
【００１５】
請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記トレンチは、メッシュパターンを成し、エッチングされずに残った非トレンチ領域は島状を成しており、前記メッシュパターンの一方向のトレンチ内にのみ前記第１電極が形成されることを特徴とする。
【００１６】
請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、前記ゲート電極は、前記メッシュパターンの他方向のトレンチ上に形成されることを特徴とする。
【００１７】
請求項４の発明にかかる半導体装置は、請求項３に記載の発明において、前記ゲート電極は、前記島状の間に形成されることを特徴とする。
【００１８】
請求項５の発明にかかる半導体装置は、請求項２〜４のいずれか一つに記載の発明において、前記ゲート電極に電気的に接続するゲート配線、前記第１電極に電気的に接続する第１配線、および前記第２電極に電気的に接続する第２配線をさらに具備し、前記ゲート配線は、前記第１配線および前記第２配線と異なる配線層で、前記第１配線および前記第２配線に直交していることを特徴とする。
【００１９】
請求項６の発明にかかる半導体装置は、半導体基板に設けられたトレンチ、前記トレンチの下部に前記トレンチに沿って形成された第１導電型の第１領域、前記トレンチの底部で前記第１領域内に形成された第２導電型の第２領域、前記トレンチの外側の前記半導体基板表面領域に形成された第２導電型の第３領域、前記第１領域と前記第３領域とに接して前記トレンチに沿って前記半導体基板に形成された第１導電型の第４領域、前記トレンチの側部に沿って前記トレンチの内側に形成されたゲート絶縁膜、前記ゲート絶縁膜の内側に形成されたゲート導電体、前記第３領域に電気的に接続する第１電極、前記ゲート導電体の内側に層間絶縁膜を介して形成され、かつ前記第２領域に電気的に接続する第２電極、および前記ゲート導電体に電気的に接続するゲート電極を具備する半導体装置において、前記第２電極は、トレンチの長さ方向に複数、点在していることを特徴とする。
【００２０】
請求項７の発明にかかる半導体装置は、請求項６に記載の発明において、前記トレンチは、メッシュパターンを成し、エッチングされずに残った非トレンチ領域は島状を成しており、前記メッシュパターンの一方向のトレンチ内にのみ前記第２電極が形成されることを特徴とする。
【００２１】
請求項８の発明にかかる半導体装置は、請求項７に記載の発明において、前記ゲート電極は、前記メッシュパターンの他方向のトレンチ上に形成されることを特徴とする。
【００２２】
請求項９の発明にかかる半導体装置は、請求項８に記載の発明において、前記ゲート電極は、前記島状の間に形成されることを特徴とする。
【００２３】
請求項１０の発明にかかる半導体装置は、請求項７〜９のいずれか一つに記載の発明において、前記ゲート電極に電気的に接続するゲート配線、前記第１電極に電気的に接続する第１配線、および前記第２電極に電気的に接続する第２配線をさらに具備し、前記ゲート配線は、前記第１配線および前記第２配線と異なる配線層で、前記第１配線および前記第２配線に直交していることを特徴とする。
【００２４】
請求項１１の発明にかかる半導体装置は、請求項７〜９のいずれか一つに記載の発明において、前記メッシュパターンの他方向のトレンチ底部に形成された前記第１領域と接続される第１導電型の第５領域、該トレンチを充填する絶縁膜、前記半導体基板表面から該絶縁膜を通って前記第５領域に達する第３電極を具備することを特徴とする。
【００２５】
請求項１２の発明にかかる半導体装置は、請求項１１に記載の発明において、前記第３電極に電気的に接続する第３配線、前記ゲート電極に電気的に接続するゲート配線、前記第１電極に電気的に接続する第１配線、および前記第２電極に電気的に接続する第２配線をさらに具備し、前記第３配線は、前記第１配線および前記第２配線と異なる配線層で、前記第１配線および前記第２配線に直交しており、前記ゲート配線は、前記第１配線および前記第２配線と異なる配線層で、前記第１配線および前記第２配線に直交していることを特徴とする。
【００２６】
請求項１３の発明にかかる半導体装置は、請求項１２に記載の発明において、前記第３配線は、前記第２配線に、前記第３配線と前記第２配線が交差する少なくとも１箇所で電気的に接続されていることを特徴とする。
【００２７】
また、請求項１４の発明にかかる半導体装置の製造方法は、第１導電型の半導体層の表面領域に第２導電型のドリフト領域を形成する工程と、前記ドリフト領域内に、第１の幅領域と該第１の幅領域の幅より狭い第２の幅領域を有するトレンチを形成する工程と、前記トレンチの下半部に沿って第１導電型のベース領域を形成する工程と、前記トレンチの側部および底部に沿って前記トレンチの内側にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表面上に第１の導電体を積層し、該第１の導電体を選択的に除去して、前記第１の幅領域では前記とトレンチの側部にのみに沿って残り、かつ前記第２の幅領域では前記トレンチ内にのみ存在して同トレンチを充満するゲート導電体を形成する工程と、前記ドリフト領域内の、前記トレンチの外側に第２導電型のドレイン領域を形成する工程と、前記ゲート導電体の表面上に層間絶縁膜を堆積して前記トレンチを該層間絶縁膜で埋める工程と、前記第１の幅領域の前記層間絶縁膜を選択的に除去し前記トレンチの底部を露出させ、該露出部分に第２導電型のソース領域を形成する工程と、前記層間絶縁膜を選択的に除去し前記第１の幅領域の前記ソース領域および前記第２の幅領域のゲート導電体を露出させる工程と、第２の導電体を堆積し、該第２の導電体を選択的に除去してソース電極、ゲート電極およびドレイン電極を形成する工程と、を含むことを特徴とする。
【００２８】
請求項１５の発明にかかる半導体装置の製造方法は、第１導電型の半導体層の表面領域に第２導電型のドリフト領域を形成する工程と、前記ドリフト領域内に第１導電型のベース領域を形成する工程と、前記ベース領域を貫通して前記ドリフト領域に達する、第１の幅領域と該第１の幅領域の幅より狭い第２の幅領域を有するトレンチを形成する工程と、前記トレンチの側部および底部に沿って前記トレンチの内側にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の表面上に第１の導電体を積層し、該第１の導電体を選択的に除去して、前記第１の幅領域では前記トレンチ側部にのみに沿って残り、かつ第２の幅領域では前記トレンチ内にのみ存在して同トレンチを充満するゲート導電体を形成する工程と、前記ベース領域内に第２導電型のソース領域を形成する工程と、前記ゲート導電体の表面上に層間絶縁膜を堆積して前記トレンチを該層間絶縁膜で埋める工程と、前記活性領域の前記層間絶縁膜を選択的に除去し前記トレンチの底部を露出させ、該露出部分に第２導電型のドレイン領域を形成する工程と、前記層間絶縁膜を選択的に除去し前記第１の幅領域の前記ソース領域および前記第２の幅領域のゲート導電体を露出させる工程と、第２の導電体を堆積し、該第２の導電体を選択的に除去してソース電極、ゲート電極およびドレイン電極を形成する工程と、を含むことを特徴とする。
【００２９】
請求項１６の発明にかかる半導体装置の製造方法は、請求項１４または１５に記載の発明において、さらに、前記トレンチを前記層間絶縁膜で埋める工程の後に、前記層間絶縁膜を平坦化する工程を含むことを特徴とする。
【００３０】
請求項１７の発明にかかる半導体装置の製造方法は、トレンチ横型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴを同一半導体基板上に形成する方法であって、前記半導体基板の表面領域にトレンチ横型ＭＯＳＦＥＴの第２導電型のドリフト領域を形成する工程と、前記ドリフト領域内に第１導電型のベース領域を形成する工程と、前記ベース領域を貫通して前記ドリフト領域に達する、第１の幅領域と該第１の幅領域の幅より狭い幅の第２の幅領域を有するトレンチを形成する工程と、前記半導体基板表面に素子分離領域を形成する工程と、前記トレンチ横型ＭＯＳＦＥＴの形成領域では前記トレンチの内側に、また前記プレーナ型ＭＯＳＦＥＴの形成領域では基板表面に、それぞれゲート絶縁膜を形成する工程と、前記半導体基板上に第１の導電体を積層し、該第１の導電体を選択的に除去して、前記第１の幅領域では前記トレンチの側部にのみ沿って残り、かつ前記第２の幅領域では前記トレンチ内にのみ存在して同トレンチを充満し、またプレーナ型ＭＯＳＦＥＴの形成領域では前記ゲート絶縁膜上に残るゲート導電体を形成する工程と、前記ベース領域内にトレンチ横型ＭＯＳＦＥＴの第２導電型のソース領域を形成する工程と、前記プレーナ型ＭＯＳＦＥＴのソースもしくはドレインとなる領域を形成する工程と、前記半導体基板上に層間絶縁膜を形成し、前記第１の幅領域では、前記層間絶縁膜および前記ゲート絶縁膜の、前記トレンチ底部の部分を選択的に除去して半導体を露出させ、その露出部分に前記トレンチ横型ＭＯＳＦＥＴの第２導電型のドレイン領域を形成する工程と、前記層間絶縁膜を選択的に除去して、前記トレンチ横型ＭＯＳＦＥＴの前記ソース領域、前記トレンチ横型ＭＯＳＦＥＴのゲート領域における前記ゲート導電体、プレーナ型ＭＯＳＦＥＴの前記ソースもしくはドレインとなる領域、前記プレーナ型ＭＯＳＦＥＴの前記ゲート導電体を露出させる工程と、前記半導体基板上に第２の導電体を積層し、該第２の導電体を選択的に除去して、トレンチ横型ＭＯＳＦＥＴのドレイン電極、ゲート電極およびソース電極、並びにプレーナ型ＭＯＳＦＥＴのドレイン電極、ゲート電極およびソース電極を形成する工程と、を含むことを特徴とする。
【００３１】
請求項１８の発明にかかる半導体装置の製造方法は、トレンチ横型ＭＯＳＦＥＴとプレーナ型ＭＯＳＦＥＴを同一半導体基板上に形成する方法であって、前記半導体基板の表面領域にトレンチ横型ＭＯＳＦＥＴの第２導電型のドリフト領域を形成する工程と、前記ドリフト領域内に、第１の幅領域と該第１の幅領域の幅より狭い幅の第２の幅領域を有するトレンチを形成する工程と、前記半導体基板表面に素子分離領域を形成する工程と、前記トレンチ横型ＭＯＳＦＥＴの形成領域では前記トレンチの内側に、また前記プレーナ型ＭＯＳＦＥＴの形成領域では基板表面に、それぞれゲート絶縁膜を形成する工程と、前記半導体基板上に第１の導電体を積層し、該第１の導電体を選択的に除去して、前記第１の幅領域では前記トレンチの側部にのみ沿って残り、かつ前記第２の幅領域では前記トレンチ内にのみ存在して同トレンチを充満し、またプレーナ型ＭＯＳＦＥＴの形成領域では前記ゲート絶縁膜上に残るゲート導電体を形成する工程と、前記ドリフト領域内の、前記トレンチの外側にトレンチ横型ＭＯＳＦＥＴの第２導電型のドレイン領域を形成する工程と、前記プレーナ型ＭＯＳＦＥＴのソースもしくはドレインとなる領域を形成する工程と、前記半導体基板上に層間絶縁膜を形成し、前記第１の幅領域では、前記層間絶縁膜および前記ゲート絶縁膜の、前記トレンチ底部の部分を選択的に除去して半導体を露出させ、その露出部分に前記トレンチ横型ＭＯＳＦＥＴの第２導電型のソース領域を形成する工程と、前記層間絶縁膜を選択的に除去して、前記トレンチ横型ＭＯＳＦＥＴの前記ドレイン領域、前記トレンチ横型ＭＯＳＦＥＴのゲート領域における前記ゲート導電体、プレーナ型ＭＯＳＦＥＴの前記ソースもしくはドレインとなる領域、前記プレーナ型ＭＯＳＦＥＴの前記ゲート導電体を露出させる工程と、前記半導体基板上に第２の導電体を積層し、該第２の導電体を選択的に除去して、トレンチ横型ＭＯＳＦＥＴのソース電極、ゲート電極およびドレイン電極、並びにプレーナ型ＭＯＳＦＥＴのソース電極、ゲート電極およびドレイン電極を形成する工程と、を含むことを特徴とする。
【００３２】
請求項１９の発明にかかる半導体装置の製造方法は、半導体基板にトレンチが設けられ、該トレンチ内に絶縁膜を介して導電体が設けられ、該導電体が前記トレンチの底部に接触する構成を有する半導体装置を製造するにあたって、前記半導体基板に第１のトレンチを形成する工程と、前記半導体基板上に絶縁膜を堆積して前記第１のトレンチ内に前記絶縁膜を充填する工程と、前記第１のトレンチ内に充填された前記絶縁膜に、前記第１のトレンチの底部に達する第２のトレンチを形成する工程と、前記第２のトレンチ内に導電体を充填する工程と、を含むことを特徴とする。
【００３３】
請求項２０の発明にかかる半導体装置の製造方法は、請求項１９に記載の発明において、さらに、前記第１のトレンチ内に前記絶縁膜を充填する工程と前記第２のトレンチを形成する工程との間に、前記第１のトレンチを埋める前記絶縁膜の表面を平坦化する工程を含むことを特徴とする。
【００３４】
この発明によれば、トレンチエッチング領域がメッシュパターンを成していることにより、島状の非トレンチエッチング領域のトレンチに面した側壁すべてがチャネルとなるので、トレンチエッチング領域がストライプ状である場合に比べて、チャネル密度が向上する。また、ドレイン電極（ＴＬＰＭ／Ｄの場合）またはソース電極（ＴＬＰＭ／Ｓの場合）が柱状であることにより、ゲート導電体とドレイン電極（ＴＬＰＭ／Ｄの場合）またはソース電極（ＴＬＰＭ／Ｓの場合）とのオーバーラップ容量が小さくなる。
【発明の効果】
【００３５】
本発明によれば、トレンチエッチング領域がメッシュパターンを成していることにより、島状の非トレンチエッチング領域のトレンチに面した側壁すべてがチャネルとなるので、トレンチエッチング領域がストライプ状である場合に比べて、チャネル密度が向上する。したがって、さらなる低オン抵抗化を図ることができる。
【００３６】
また、本発明によれば、ゲート領域のトレンチがゲート導電体により完全に埋められており、ゲート領域のトレンチ内にドレイン電極（ＴＬＰＭ／Ｄの場合）またはソース電極（ＴＬＰＭ／Ｓの場合）が存在しない。したがって、ゲート領域において、ゲート導電体とドレイン電極（ＴＬＰＭ／Ｄの場合）またはソース電極（ＴＬＰＭ／Ｓの場合）との間の耐圧不良や短絡故障が発生するのを回避することができるので、ゲート電極とドレイン電極（ＴＬＰＭ／Ｄの場合）またはソース電極（ＴＬＰＭ／Ｓの場合）との間の耐圧を確保することができる。
【００３７】
また、本発明によれば、ドレイン電極（ＴＬＰＭ／Ｄの場合）またはソース電極（ＴＬＰＭ／Ｓの場合）が柱状であることにより、ゲート導電体とドレイン電極（ＴＬＰＭ／Ｄの場合）またはソース電極（ＴＬＰＭ／Ｓの場合）とのオーバーラップ容量が小さくなる。したがって、ドレイン電極（ＴＬＰＭ／Ｄの場合）またはソース電極（ＴＬＰＭ／Ｓの場合）が線状である場合に比べて、高速化および低損失化を図ることができる。
【発明を実施するための最良の形態】
【００３８】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。なお、以下の説明では、第１導電型をｐ型とし、第２導電型をｎ型として説明するが、本発明はその逆の場合にも成り立つ。
【００３９】
実施の形態１．
図３は、本発明の実施の形態１にかかるＴＬＰＭ／Ｄの主要部の平面レイアウトの一例を示す図である。図３に示すように、このＴＬＰＭ／Ｄ２では、トレンチエッチング領域１１は、一方向（説明の便宜上、縦方向とする）に伸びる複数のトレンチ２１と、これに交差する方向（横方向とする）に伸びる複数のトレンチ２２とにより、メッシュパターンを成す。以下、これらのトレンチを区別するため、活性領域トレンチ２１とゲート領域トレンチ２２とする。
【００４０】
非トレンチエッチング領域１２は、活性領域トレンチ２１およびゲート領域トレンチ２２により囲まれ、たとえば方形の島状に残る。特に限定しないが、図３に示す例では、非トレンチエッチング領域１２は９個存在する。このような平面レイアウト形状は、選択的に方形に残したマスク酸化膜をマスクとして、Ｐ型半導体基板１をトレンチエッチングすることにより形成される。
【００４１】
ドレイン電極２３は、平面形状が島状（実際には、トレンチ底部まで達する柱状）を成し、非トレンチエッチング領域１２と、これに対して横方向に隣り合う非トレンチエッチング領域１２との間（図３において、Ｗ１の部分）、およびトレンチエッチング領域１１の縦方向の辺に沿ってその内側に、点在する。また、ゲート電極２４は、平面形状が島状を成し、非トレンチエッチング領域１２と、これに対して縦方向に隣り合う非トレンチエッチング領域１２との間（図３において、Ｗ２の部分）、およびトレンチエッチング領域１１の横方向の辺に沿ってその内側に、点在する。ソース電極２５は、非トレンチエッチング領域１２、およびトレンチエッチング領域１１の四辺に沿ってその外側に、配置される。
【００４２】
図４は、図３に示す平面レイアウト構成のＴＬＰＭ／Ｄにおける配線パターンの一例を示す図である。図４に示すように、ドレイン配線２６、ゲート配線２７およびソース配線２８は、いずれも櫛歯状を成す。ゲート配線２７の歯の部分は、点在する複数のゲート電極２４をつなぐように、横方向にたとえば４本伸びる。同様に、ドレイン配線２６の歯の部分は、縦方向にたとえば４本伸びる。
【００４３】
ソース配線２８の歯の部分は、縦方向にたとえば５本伸びる。ドレイン配線２６の歯の部分とソース配線２８の歯の部分は、交互に配置される。後述するように、ゲート配線２７と、ドレイン配線２６およびソース配線２８とは、異なる配線層に形成される。また、ドレイン配線２６とソース配線２８とは、絶縁膜により互いに絶縁されている。
【００４４】
つぎに、活性領域における断面構造について説明する。図２は、図３または図４のＡ−Ａにおける縦断面図であり、活性領域における構成を示している。たとえば酸化膜よりなるゲート絶縁膜２９は、活性領域トレンチ２１の内側側面に沿って形成されている。たとえばポリシリコンよりなるゲート導電体３０は、ゲート絶縁膜２９の内側に沿って活性領域トレンチ２１の略上下にわたって形成されている。このゲート導電体３０は、図１に関連して後述するゲート領域まで延びている。
【００４５】
活性領域トレンチ２１の下半部の外側領域は、ｎドリフト領域３１である。そのｎドリフト領域３１内において、活性領域トレンチ２１の底には、ｎ+ドレイン領域３２が設けられている。ｎ+ドレイン領域３２は、活性領域トレンチ２１の中央に設けられたドレイン電極２３に電気的に接続されている。このドレイン電極２３は、活性領域トレンチ２１内において、たとえば酸化膜よりなる層間絶縁膜３３により、ゲート導電体３０から絶縁されている。ドレイン電極２３は、ドレイン配線２６に電気的に接続されている。
【００４６】
また、活性領域トレンチ２１の上半部の外側領域は、ｐベース領域３４である。ｎ+ソース領域３５は、ｐベース領域３４上の基板表面領域に形成されている。ｎ+ソース領域３５は、基板表面に形成されたソース電極２５に電気的に接続されている。また、図示されてはいないが、ｐベース領域３４も、後述するｐ+拡散領域３７を介して、ソース電極２５に電気的に接続されている。ソース電極２５は、前記層間絶縁膜３３により、ゲート導電体３０およびドレイン電極２３から絶縁されている。
【００４７】
ソース電極２５は、ソース配線２８に電気的に接続されている。ソース配線２８とドレイン配線２６とは、同一配線層に形成されているが、たとえば酸化膜よりなる層間絶縁膜３６により絶縁されている。特に図示しないが、Ｐ型半導体基板１は、ｎドリフト領域３１の外側に存在するｐ+拡散領域を介して、基板コンタクトに電気的に接続されている。
【００４８】
つぎに、ゲート領域における断面構造について説明する。図１は、図３または図４のＢ−Ｂにおける縦断面図であり、ゲート領域における構成を示している。ゲート領域トレンチ２２の下半部の外側領域は、前記ｎドリフト領域３１である。ゲート絶縁膜２９は、ゲート領域トレンチ２２の側面および底面に沿ってほぼ均一な厚さで形成されている。
【００４９】
ゲート領域トレンチ２２内のゲート絶縁膜２９の内側は、活性領域からつづくゲート導電体３０により、完全に埋め込まれている。したがって、ゲート領域トレンチ２２内には、ドレイン電極２３は存在しない。ゲート導電体３０は、ゲート電極２４に電気的に接続されている。ゲート電極２４は、ゲート配線２７に電気的に接続されている。
【００５０】
また、活性領域と同様に、ゲート領域トレンチ２２の上半部の外側領域は、ｐベース領域３４であり、このｐベース領域３４上の基板表面領域にｎ+ソース領域３５が形成されている。ｎ+ソース領域３５は、ソース電極２５に電気的に接続されている。また、ｐベース領域３４も、ｐ+拡散領域３７を介してソース電極２５に電気的に接続されている。
【００５１】
ソース電極２５は、ソース配線２８に電気的に接続されている。ソース配線２８は、ゲート配線２７よりも上の配線層に形成されており、層間絶縁膜３６により、ゲート配線２７から絶縁されている。また、ソース電極２５とゲート電極２４とは、前記層間絶縁膜３３により絶縁されている。なお、ゲート配線２７が、ソース配線２８およびドレイン配線２６よりも上の配線層に形成されていてもよい。
【００５２】
ここで、特に限定しないが、各部の寸法および不純物の表面濃度はつぎのとおりである。たとえば、活性領域トレンチ２１について、その深さは２μｍであり、その幅（図３、Ｗ１）は２μｍである。ゲート領域トレンチ２２については、たとえばその深さは２μｍであり、その幅（図３、Ｗ２）は０．５μｍである。非トレンチエッチング領域１２について、たとえば活性領域に面する辺の長さは３μｍであり、ゲート領域に面する辺の長さは１μｍである。
【００５３】
また、ｐベース領域３４について、たとえばその拡散深さは１μｍであり、表面濃度は１×１０18ｃｍ-3である。ｎ+ドレイン領域３２およびｎ+ソース領域３５について、たとえばその拡散深さは０．２μｍであり、その表面濃度は１×１０20ｃｍ-3である。ｐ+拡散領域３７について、たとえばその拡散深さは０．２μｍであり、その表面濃度は１×１０20ｃｍ-3である。ｎドリフト領域３１について、たとえばその拡散深さは４μｍであり、表面濃度は２×１０16ｃｍ-3である。ゲート絶縁膜２９の厚さは、たとえば０．０５μｍである。ゲート導電体３０の厚さは、たとえば０．３μｍである。
【００５４】
つぎに、実施の形態１にかかるＴＬＰＭ／Ｄ２の製造プロセスについて説明する。図５〜図１８は、ＴＬＰＭ／Ｄ２の製造段階における要部を示す縦断面図であるが、これらの図においては活性領域トレンチ２１またはゲート領域トレンチ２２を１個のみ示す。
【００５５】
まず、たとえば比抵抗１２ΩｃｍのＰ型半導体基板１の表面に、たとえば厚さ１μｍのマスク酸化膜４１を成長させる。そのマスク酸化膜４１の一部を選択的に除去して基板表面を露出させる。つづいて、イオン注入をおこない、ｎドリフト領域３１を形成する。さらに、イオン注入により、ｐベース領域３４を形成する。
【００５６】
ついで、パターニングされたマスク酸化膜４１をマスクとしてＲＩＥ（反応性イオンエッチング）により、活性領域においては図５に示すように活性領域トレンチ２１を形成し、ゲート領域においては図６に示すようにゲート領域トレンチ２２を形成する。マスク酸化膜４１を除去し、犠牲酸化により活性領域トレンチ２１およびゲート領域トレンチ２２の側面を清浄化した後、活性領域トレンチ２１およびゲート領域トレンチ２２の側面および底面にゲート絶縁膜２９を形成する。
【００５７】
しかる後、ゲート絶縁膜２９上に、第１の導電体として、たとえば厚さ０．３μｍのポリシリコン４２を堆積する。このとき、活性領域においては図７に示すように、活性領域トレンチ２１はポリシリコン４２で埋まらないが、ゲート領域においては図８に示すように、ゲート領域トレンチ２２はポリシリコン４２により完全に埋められる。
【００５８】
ついで、ポリシリコン４２を異方性エッチングによりエッチバックする。この工程により、活性領域においては図９に示すように、活性領域トレンチ２１の側面を除いてポリシリコン４２が除去され、活性領域トレンチ２１の側面にのみポリシリコン４２が残る。この残ったポリシリコン４２が活性領域におけるゲート導電体３０となる。一方、ゲート領域においては図１０に示すように、基板表面上のポリシリコン４２のみがエッチバックされるので、ゲート領域トレンチ２２内のポリシリコン４２がゲート導電体３０として残る。
【００５９】
ついで、所望のパターンのマスクを用いてイオン注入をおこない、活性領域においては図１１に示すように、またゲート領域においては図１２に示すように、ｎ+ソース領域３５およびｐ+拡散領域３７を形成する。ついで、４００℃前後の雰囲気でのＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により、層間絶縁膜３３を積層する。活性領域においては図１３に示すように、活性領域トレンチ２１内が層間絶縁膜３３により埋められる。一方、ゲート領域においては図１４に示すように、層間絶縁膜３３は基板表面上に積層される。
【００６０】
つづいて、活性領域において、層間絶縁膜３３の、活性領域トレンチ２１の中央部分をエッチングによりホール状に除去してコンタクトホールを開口し、図１５に示すように、活性領域トレンチ２１の底面のｎドリフト領域３１を露出させる。そして、そのｎドリフト領域３１の露出部分に、イオン注入により、ｎ+ドレイン領域３２を形成する。再び、層間絶縁膜３３をエッチングにより選択的に除去する。それによって、活性領域においては図１５に示すように、ｎ+ソース領域３５および図示しないｐ+拡散領域３７が部分的に露出する。また、ゲート領域においては図１６に示すように、ゲート導電体３０、ｎ+ソース領域３５およびｐ+拡散領域３７が部分的に露出する。
【００６１】
ついで、たとえばＣＶＤ法により第２の導電体としてタングステンを堆積する。必要に応じて、タングステンを堆積する前にタングステンの剥離防止のため、チタンなどを含む密着層を形成してもよい。そして、堆積したタングステンをエッチバックして、活性領域トレンチ２１の中央部分、基板表面の開口部にタングステンを埋め込む。それによって、活性領域においては図１７に示すように、ドレイン電極２３およびソース電極２５が形成される。また、ゲート領域においては図１８に示すように、ゲート電極２４およびソース電極２５が形成される。
【００６２】
ついで、ドレイン電極２３、ゲート電極２４、ソース電極２５および層間絶縁膜３３の上全面に、メタルを堆積する。このメタルをエッチングにより選択的に除去し、ゲート配線２７を形成する。そして、その上全面に層間絶縁膜３６を積層し、ソースコンタクトおよびドレインコンタクトのためのコンタクトホールを開口し、再びメタルを堆積する。そして、メタルをエッチングにより選択的に除去して、ソース配線２８およびドレイン配線２６を形成する。
【００６３】
以上のようにして、活性領域においては図２に示す断面構造を有し、かつゲート領域においては図１に示す断面構造を有するＴＬＰＭ／Ｄ２ができあがる。なお、ドライブ熱処理については省略したが、適宜おこなうものとする。
【００６４】
上述した実施の形態１によれば、トレンチエッチング領域１１がメッシュパターンであるため、非トレンチエッチング領域１２の、活性領域トレンチ２１およびゲート領域トレンチ２２に面した側壁すべてがチャネルとなる。したがって、トレンチエッチング領域１１がストライプ状である場合に比べて、チャネル密度が向上し、さらなる低オン抵抗化を図ることができる。
【００６５】
また、実施の形態１によれば、ゲート領域トレンチ２２がゲート導電体３０により完全に埋められており、ゲート領域トレンチ２２内にドレイン電極２３が存在しない。したがって、ゲート領域において、ゲート導電体３０とドレイン電極２３との間の耐圧不良や短絡故障が発生するのを回避することができるので、ゲート−ドレイン間の耐圧を確保することができる。
【００６６】
また、実施の形態１によれば、ドレイン電極２３が柱状であるため、ゲート導電体３０とドレイン電極２３とのオーバーラップ容量が小さくなる。したがって、ドレイン電極２３の平面形状が線状である場合に比べて、高速化および低損失化を図ることができる。
【００６７】
なお、図１９に示す平面レイアウト図のように、ドレイン電極２３の平面形状が線状になっていてもよい。図１９において、Ｃ−Ｃで示す切断線が図３における切断線Ａ−Ａに相当し、切断線Ｄ−Ｄが図３における切断線Ｂ−Ｂに相当する。この場合には、ｎ+ドレイン領域３２およびドレイン電極２３の面積が大きくなるため、抵抗による損失が小さくなる。
【００６８】
実施の形態２．
図２３は、本発明の実施の形態２にかかるＴＬＰＭ／Ｓの主要部の平面レイアウトの一例を示す図である。図２３に示すように、このＴＬＰＭ／Ｓ５では、実施の形態１と同様に、トレンチエッチング領域１１は、活性領域トレンチ２１およびゲート領域トレンチ２２により、メッシュパターンを成す。非トレンチエッチング領域１２は、たとえば１２個の方形の島状に残る。なお、実施の形態１と同一の構成要素については、同一の符号を付す。
【００６９】
ソース電極２５は、平面形状が島状（実際には、トレンチ底部まで達する柱状）を成し、非トレンチエッチング領域１２と、これに対して横方向に隣り合う非トレンチエッチング領域１２との間（図２３において、Ｗ１の部分）、およびトレンチエッチング領域１１の縦方向の辺に沿ってその内側に、点在する。ゲート電極２４の平面形状および配置は、実施の形態１と同じである。ドレイン電極２３は、非トレンチエッチング領域１２、およびトレンチエッチング領域１１の四辺に沿ってその外側に、配置される。ベース電極３８は、活性領域トレンチ２１とゲート領域トレンチ２２との交差位置に配置される。
【００７０】
図２４は、図２３に示す平面レイアウト構成のＴＬＰＭ／Ｓにおける配線パターンの一例を示す図である。図２４に示すように、ドレイン配線２６、ゲート配線２７、ソース配線２８およびベース配線３９は、いずれも櫛歯状を成し、それぞれドレイン電極２３、ゲート電極２４、ソース電極２５およびベース電極３８に電気的に接続されている。図示例では、ゲート配線２７の歯の部分は、横方向にたとえば３本伸びる。ベース配線３９の歯の部分は、横方向にたとえば２本伸び、ゲート配線２７の歯の部分と交互に配置される。
【００７１】
ドレイン配線２６の歯の部分は、縦方向にたとえば５本伸びる。ソース配線２８の歯の部分は、縦方向にたとえば４本伸び、ドレイン配線２６の歯の部分と交互に配置される。後述するように、ゲート配線２７およびベース配線３９と、ドレイン配線２６およびソース配線２８とは、異なる配線層に形成される。また、ゲート配線２７とベース配線３９とは、絶縁膜により互いに絶縁されている。ドレイン配線２６とソース配線２８とは、絶縁膜により互いに絶縁されている。
【００７２】
特に図示しないが、ベース配線３９とソース配線２８とは、それらの交差位置において電気的に接続されている。後述するように、ベース電極３８は、ｐ+拡散領域３７およびｐベース領域３４を介して、Ｐ型半導体基板１に電気的に接続されている（図２２参照）。また、ソース電極２５は、ｎ+ソース領域３５に電気的に接続されている（図２１参照）。したがって、ベース配線３９とソース配線２８とを電気的に接続することによって、Ｐ型半導体基板１とｎ+ソース領域３５とが電気的に接続される。
【００７３】
つぎに、活性領域における断面構造について説明する。図２１は、図２３または図２４のＥ−Ｅにおける縦断面図であり、活性領域における構成を示している。ゲート絶縁膜２９は、活性領域トレンチ２１の内側側面に沿って形成されている。ゲート導電体３０は、ゲート絶縁膜２９の内側に沿って活性領域トレンチ２１の略上下にわたって形成されている。このゲート導電体３０は、図２０に関連して後述するゲート領域まで延びている。
【００７４】
活性領域トレンチ２１の下半部の外側領域は、ｐベース領域３４である。そのｐベース領域３４内において、活性領域トレンチ２１の底には、ｎ+ソース領域３５が設けられている。ｎ+ソース領域３５は、活性領域トレンチ２１の中央に設けられたソース電極２５に電気的に接続されている。このソース電極２５は、活性領域トレンチ２１内において、層間絶縁膜３３によりゲート導電体３０から絶縁されている。ソース電極２５上には、ソース配線２８が設けられている。
【００７５】
また、活性領域トレンチ２１の上半部の外側領域は、ｎドリフト領域３１である。ｎ+ドレイン領域３２は、ｎドリフト領域３１内の基板表面領域に形成されている。ｎ+ドレイン領域３２は、基板表面に形成されたドレイン電極２３に電気的に接続されている。ドレイン電極２３は、前記層間絶縁膜３３により、ゲート導電体３０およびソース電極２５から絶縁されている。ドレイン電極２３上には、ドレイン配線２６が設けられる。ドレイン配線２６とソース配線２８とは、同一配線層に形成されているが、層間絶縁膜３６により絶縁されている。
【００７６】
つぎに、活性領域のゲート領域トレンチ２２との交差位置における断面構造について説明する。図２２は、図２３または図２４のＧ−Ｇにおける縦断面図であり、ゲート領域トレンチ２２との交差する位置における活性領域トレンチ２１内の構成を示している。Ｐ型半導体基板１上には、ｐベース領域３４が形成されている。ｐベース領域３４内には、ｐ+拡散領域３７およびｎ+ソース領域３５が形成されている。ｐ+拡散領域３７は、前記層間絶縁膜３３を貫通する柱状のベース電極３８を介して、ベース配線３９に電気的に接続されている。ベース配線３９は、前記層間絶縁膜３６により被覆されており、その上のソース配線２８から絶縁されている。
【００７７】
つぎに、ゲート領域における断面構造について説明する。図２０は、図２３または図２４のＦ−Ｆにおける縦断面図であり、ゲート領域における構成を示している。ゲート領域トレンチ２２の下半部の外側領域は、ｐベース領域３４である。ゲート絶縁膜２９は、ゲート領域トレンチ２２の側面および底面に沿ってほぼ均一な厚さで形成されている。
【００７８】
ゲート領域トレンチ２２内のゲート絶縁膜２９の内側は、活性領域からつづくゲート導電体３０により、完全に埋め込まれており、そこにはソース電極２５は存在しない。ゲート導電体３０は、ゲート電極２４に電気的に接続されている。ゲート電極２４上には、ゲート配線２７が設けられる。
【００７９】
また、活性領域と同様に、ゲート領域トレンチ２２の上半部の外側領域は、ｎドリフト領域３１である。このｎドリフト領域３１上の基板表面領域にｎ+ドレイン領域３２が形成されている。ｎ+ドレイン領域３２は、基板表面上のドレイン電極２３に電気的に接続されている。ドレイン電極２３上には、ドレイン配線２６が設けられる。
【００８０】
ドレイン配線２６は、ゲート配線２７よりも上の配線層に形成されており、前記層間絶縁膜３６により、ゲート配線２７から絶縁されている。また、ドレイン電極２３とゲート電極２４とは、前記層間絶縁膜３３により絶縁されている。なお、ゲート配線２７およびベース配線３９が、ソース配線２８およびドレイン配線２６よりも上の配線層に形成されていてもよい。
【００８１】
ここで、特に限定しないが、各部の寸法および不純物の表面濃度はつぎのとおりである。たとえば、活性領域トレンチ２１について、その深さは２μｍであり、その幅（図２３、Ｗ１）は２μｍである。ゲート領域トレンチ２２については、たとえばその深さは２μｍであり、その幅（図２３、Ｗ２）は０．５μｍである。非トレンチエッチング領域１２について、たとえば活性領域に面する辺の長さは３μｍであり、ゲート領域に面する辺の長さは１μｍである。
【００８２】
また、ｐベース領域３４について、たとえばその拡散深さは１．５μｍであり、表面濃度は１×１０18ｃｍ-3である。ｎ+ソース領域３５およびｎ+ドレイン領域３２について、たとえばその拡散深さは０．２μｍであり、その表面濃度は１×１０20ｃｍ-3である。ｐ+拡散領域３７について、たとえばその拡散深さは０．２μｍであり、その表面濃度は１×１０20ｃｍ-3である。ｎドリフト領域３１について、たとえばその拡散深さは２．５μｍであり、表面濃度は２×１０16ｃｍ-3である。ゲート絶縁膜２９の厚さは、たとえば０．０５μｍである。ゲート導電体３０の厚さは、たとえば０．３μｍである。
【００８３】
つぎに、実施の形態２にかかるＴＬＰＭ／Ｓ５の製造プロセスについて説明する。図２５〜図３８は、ＴＬＰＭ／Ｓ５の製造段階における要部を示す縦断面図であるが、これらの図においては活性領域トレンチ２１またはゲート領域トレンチ２２を１個のみ示す。
【００８４】
まず、たとえば比抵抗１２ΩｃｍのＰ型半導体基板１の表面に、たとえば厚さ１μｍのマスク酸化膜４１を成長させる。そのマスク酸化膜４１の一部を選択的に除去して基板表面を露出させる。そして、イオン注入をおこない、ｎドリフト領域３１を形成する。ついで、パターニングされたマスク酸化膜４１をマスクとしてＲＩＥ（反応性イオンエッチング）により、活性領域トレンチ２１およびゲート領域トレンチ２２を形成する。ついで、イオン注入により、活性領域においては図２５に示すように、またゲート領域においては図２６に示すように、ｐベース領域３４を形成する。
【００８５】
マスク酸化膜４１を除去し、犠牲酸化により活性領域トレンチ２１およびゲート領域トレンチ２２の側面を清浄化した後、活性領域トレンチ２１およびゲート領域トレンチ２２の側面および底面に、たとえば厚さ５０ｎｍのゲート絶縁膜２９を形成する。しかる後、ゲート絶縁膜２９上に、第１の導電体として、たとえば厚さ０．３μｍのポリシリコン４２を堆積する。このとき、活性領域においては図２７に示すように、活性領域トレンチ２１はポリシリコン４２で埋まらないが、ゲート領域においては図２８に示すように、ゲート領域トレンチ２２はポリシリコン４２により完全に埋められる。
【００８６】
ついで、ポリシリコン４２を異方性エッチングによりエッチバックし、活性領域においては図２９に示すように、活性領域トレンチ２１の側面にのみポリシリコン４２を残す。この残ったポリシリコン４２が活性領域におけるゲート導電体３０となる。一方、ゲート領域においては図３０に示すように、ゲート領域トレンチ２２内にポリシリコン４２がゲート導電体３０として残る。
【００８７】
ついで、所望のパターンのマスクを用いてイオン注入をおこない、活性領域においては図３１に示すように、またゲート領域においては図３２に示すように、ｎ+ドレイン領域３２を形成する。ついで、４００℃前後の雰囲気でのＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により、層間絶縁膜３３を積層する。活性領域においては図３３に示すように、活性領域トレンチ２１内が層間絶縁膜３３により埋められる。一方、ゲート領域においては図３４に示すように、層間絶縁膜３３は基板表面上に積層される。
【００８８】
つづいて、活性領域において、層間絶縁膜３３の、活性領域トレンチ２１の中央部分をエッチングによりホール状に除去してコンタクトホールを開口し、図３５に示すように、活性領域トレンチ２１の底面のｐベース領域３４を露出させる。そして、所望のパターンのマスクを用いてイオン注入をおこない、ｐベース領域３４の露出部分のうち、横方向に隣り合う非トレンチエッチング領域１２，１２に挟まれた部分（図２３参照）に、ｎ+ソース領域３５を形成する。
【００８９】
また、所望のパターンのマスクを用いてイオン注入をおこない、ｐベース領域３４の露出部分のうち、活性領域トレンチ２１とゲート領域トレンチ２２とが交差する部分（図２３参照）に、ベースコンタクトのためのｐ+拡散領域３７を形成する（図２２参照）。再び、層間絶縁膜３３をエッチングにより選択的に除去し、活性領域においては図３５に示すように、ｎ+ドレイン領域３２を部分的に露出させる。一方、ゲート領域においては図３６に示すように、ゲート導電体３０およびｎ+ドレイン領域３２が部分的に露出する。
【００９０】
ついで、たとえばＣＶＤ法により第２の導電体としてタングステンを堆積する。必要に応じて、タングステンを堆積する前にタングステンの剥離防止のため、チタンなどを含む密着層を形成してもよい。そして、堆積したタングステンをエッチバックする。それによって、活性領域においては図３７に示すように、ソース電極２５およびドレイン電極２３が形成される。活性領域トレンチ２１とゲート領域トレンチ２２とが交差する部分においては図３９に示すように、ベース電極３８が形成される。また、ゲート領域においては図３８に示すように、ゲート電極２４およびドレイン電極２３が形成される。
【００９１】
ついで、ソース電極２５、ゲート電極２４、ドレイン電極２３、ベース電極３８および層間絶縁膜３３の上全面に、メタルを堆積する。このメタルをエッチングにより選択的に除去し、ゲート配線２７およびベース配線３９を形成する。そして、その上全面に層間絶縁膜３６を積層し、ソースコンタクトおよびドレインコンタクトのためのコンタクトホールを開口する。また、ベース配線３９とソース配線２８とを電気的に接続するために、ベース配線３９上の、ソース配線２８と交差する箇所にもコンタクトホールを開口する。そして、再び全面にメタルを堆積し、これをエッチングにより選択的に除去して、ソース配線２８およびドレイン配線２６を形成する。
【００９２】
以上のようにして、活性領域においては図２１に示す断面構造を有し、活性領域トレンチ２１とゲート領域トレンチ２２との交差位置においては図２２に示す断面構造を有し、かつゲート領域においては図２０に示す断面構造を有するＴＬＰＭ／Ｓ５ができあがる。なお、ドライブ熱処理については省略したが、適宜おこなうものとする。
【００９３】
上述した実施の形態２によれば、ゲート領域トレンチ２２がゲート導電体３０により完全に埋められており、ゲート領域トレンチ２２内にソース電極２５が存在しない。したがって、ゲート領域において、ゲート導電体３０とソース電極２５との間の耐圧不良や短絡故障が発生するのを回避することができるので、ゲート−ソース間の耐圧を確保することができる。
【００９４】
また、実施の形態２によれば、ソース電極２５が柱状であるため、ゲート導電体３０とソース電極２５とのオーバーラップ容量が小さくなる。したがって、ソース電極２５の平面形状が線状である場合に比べて、高速化および低損失化を図ることができる。
【００９５】
なお、図４０に示す平面レイアウト図のように、ソース電極２５の平面形状が線状になっていてもよい。この場合には、トレンチ底部のｐ+拡散領域３７はソース電極２５に電気的に接続されるので、活性領域トレンチ２１とゲート領域トレンチ２２との交差位置にベース電極は不要である。したがって、配線パターンは、図４１に示すように、ゲート配線２７と、ドレイン配線２６およびソース配線２８とが交差するパターンとなる。図４０および図４１において、Ｈ−Ｈで示す切断線が図２３における切断線Ｅ−Ｅに相当し、切断線Ｊ−Ｊが図２３における切断線Ｆ−Ｆに相当する。この場合には、ｎ+ソース領域３５およびソース電極２５の面積が大きくなるため、抵抗による損失が小さくなる。
【００９６】
また、上述した製造プロセスにおいて、図３５に示すように、ｐベース領域３４を露出させた後、ｐ+拡散領域３７を形成するためのイオン注入をおこなった後に、ｎ+ソース領域３５を形成するためのイオン注入をおこなうようにしてもよい。また、図３６、図３７に示すように、ゲート導電体３０およびｎ+ドレイン領域３２を露出させた後に、図３５に示すように、活性領域トレンチ２１にコンタクトホールを開口してｐベース領域３４を露出させるようにしてもよい。
【００９７】
実施の形態３．
図４２は、本発明の実施の形態３にかかる半導体装置の活性領域における主要部の断面構造の一例を示す図である。図４２に示すように、Ｐ型半導体基板１に、Ｐ型半導体層であるＰウェル領域１３，１５と、Ｎウェル領域１４が形成されている。第１のＰウェル領域１３には、上述した実施の形態１のＴＬＰＭ／Ｄ２が形成されている。
【００９８】
図４２には、ＴＬＰＭ／Ｄ２のゲート領域の構成が示されていないが、実施の形態１で説明したとおり、ゲート領域では、ゲート領域トレンチ２２内は、ゲート絶縁膜２９を介してゲート導電体３０により完全に埋められている（図１８参照）。また、ＴＬＰＭ／Ｄ２では、トレンチエッチング領域は、活性領域トレンチ２１とゲート領域トレンチ２２とが縦横に交差したメッシュパターンを成す。ＴＬＰＭ／Ｄ２のその他の構成については、実施の形態１と説明が重複するので、ここでは説明を省略する。
【００９９】
Ｎウェル領域１４には、Ｐチャネルのプレーナ型ＭＯＳＦＥＴ（以下、ＰＭＯＳとする）６が形成されている。ＰＭＯＳ６は、Ｎウェル領域１４の表面層に、ソースもしくはドレインとなる領域（以下、ｐ+ソース／ドレイン領域と表記する）６１が形成されている。Ｎウェル領域１４の表面上には、たとえば酸化膜よりなるゲート絶縁膜６２を介して、たとえばポリシリコンよりなるゲート導電体６３が形成されている。ゲート導電体６３には、ゲート電極６４が接触している。ｐ+ソース／ドレイン領域６１には、ソースもしくはドレインとなる電極（以下、ソース／ドレイン電極と表記する）６５が層間絶縁膜３３を貫通して接触している。
【０１００】
第２のＰウェル領域１５には、Ｎチャネルのプレーナ型ＭＯＳＦＥＴ（以下、ＮＭＯＳとする）８が形成されている。ＮＭＯＳ８は、第２のＰウェル領域１５の表面層に、ソースもしくはドレインとなる領域（以下、ｎ+ソース／ドレイン領域と表記する）８１が形成されている。第２のＰウェル領域１５の表面上には、たとえば酸化膜よりなるゲート絶縁膜８２を介して、たとえばポリシリコンよりなるゲート導電体８３が形成されている。ゲート導電体８３には、ゲート電極８４が接触している。ｎ+ソース／ドレイン領域８１には、ソースもしくはドレインとなる電極（以下、ソース／ドレイン電極と表記する）８５が層間絶縁膜３３を貫通して接触している。
【０１０１】
基板表面の、Ｐウェル領域１３，１５とＮウェル領域１４との境界部分には、選択酸化膜（ＬＯＣＯＳ）１６が形成されており、ＴＬＰＭ／Ｄ２、ＮＭＯＳ８およびＰＭＯＳ６は、この選択酸化膜１６により素子分離されている。なお、半導体基板１上には、ＴＬＰＭ／Ｄ２、ＮＭＯＳ８およびＰＭＯＳ６がそれぞれ１個以上作製されているが、図４２〜図５１にはそれぞれ１個ずつ示されている。また、これらの図では、図が煩雑になるのを避けるため、ソースやドレインやゲートの各電極よりも上の層、すなわち層間絶縁膜や配線層が省略されている。
【０１０２】
ここで、特に限定しないが、各部の寸法および不純物の表面濃度はつぎのとおりである。たとえば、第１および第２のＰウェル領域１３，１５について、その拡散深さは６μｍであり、表面濃度は１×１０17ｃｍ-3である。Ｎウェル領域１４について、その拡散深さは６μｍであり、表面濃度は１×１０17ｃｍ-3である。選択酸化膜１６の厚さは、たとえば０．６μｍである。
【０１０３】
ＴＬＰＭ／Ｄ２では、つぎのとおりである。活性領域トレンチ２１について、たとえばその深さは２μｍであり、その幅（図３参照、Ｗ１）は２μｍである。ゲート領域トレンチ２２については、たとえばその深さは２μｍであり、その幅（図３参照、Ｗ２）は０．５μｍである。非トレンチエッチング領域１２について、たとえば活性領域に面する辺の長さは３μｍであり、ゲート領域に面する辺の長さは１μｍである。
【０１０４】
また、ｐベース領域３４について、たとえばその拡散深さは１μｍであり、表面濃度は１×１０18ｃｍ-3である。ｎ+ドレイン領域３２およびｎ+ソース領域３５について、たとえばその拡散深さは０．２μｍであり、その表面濃度は１×１０20ｃｍ-3である。ｐ+拡散領域３７について、たとえばその拡散深さは０．２μｍであり、その表面濃度は１×１０20ｃｍ-3である。ｎドリフト領域３１について、たとえばその拡散深さは２μｍであり、表面濃度は２×１０16ｃｍ-3である。ゲート絶縁膜２９の厚さは、たとえば０．０５μｍである。ゲート導電体３０の厚さは、たとえば０．３μｍである。
【０１０５】
ＰＭＯＳ６では、つぎのとおりである。ｐ+ソース／ドレイン領域６１について、たとえばその拡散深さは０．２μｍであり、表面濃度は１×１０20ｃｍ-3である。ゲート絶縁膜６２の厚さは、たとえば０．０５μｍである。ゲート導電体８３の厚さは、たとえば０．３μｍである。
【０１０６】
ＮＭＯＳ８では、つぎのとおりである。ｎ+ソース／ドレイン領域８１について、たとえばその拡散深さは０．２μｍであり、表面濃度は１×１０20ｃｍ-3である。ゲート絶縁膜８２の厚さは、たとえば０．０５μｍである。ゲート導電体８３の厚さは、たとえば０．３μｍである。
【０１０７】
つぎに、実施の形態３にかかる半導体装置の製造プロセスについて説明する。図４３〜図５１は、半導体装置の製造段階における要部を示す縦断面図である。まず、図４３に示すように、たとえば比抵抗１２ΩｃｍのＰ型半導体基板１に、周知の方法により、Ｐウェル領域１３，１５およびＮウェル領域１４を形成する。ついで、基板表面に、たとえば厚さ０．４μｍのマスク酸化膜４３を成長させる。そのマスク酸化膜４３の一部を選択的に除去して第１のＰウェル領域１３内の基板表面を露出させる。そして、図４４に示すように、イオン注入をおこない、ｐベース領域３４を形成する。
【０１０８】
ついで、パターニングされたマスク酸化膜４３をマスクとしてＲＩＥ（反応性イオンエッチング）により、ＴＬＰＭ／Ｄ２の活性領域においては活性領域トレンチ２１を形成し、ゲート領域においては図示しないゲート領域トレンチ２２を形成する（図６参照）。ついで、斜めイオン注入法により、ｎドリフト領域３１を形成する。
【０１０９】
マスク酸化膜４３を除去した後、図４５に示すように、基板表面、活性領域トレンチ２１内、および図示しないゲート領域トレンチ２２内に、バッファー酸化膜４４を形成する。その上に窒化膜４５を積層し、これをパターニングする。そして、図４６に示すように、熱酸化により、選択酸化膜１６を形成し、バッファー酸化膜４４および窒化膜４５を除去する。
【０１１０】
ついで、犠牲酸化により活性領域トレンチ２１およびゲート領域トレンチ２２の側面、並びに基板表面を清浄化する。その後、図４７に示すように、ＴＬＰＭ／Ｄ２においては、活性領域トレンチ２１およびゲート領域トレンチ２２の側面および底面にゲート絶縁膜２９を形成する。同時に、ＰＭＯＳ６では、基板表面にゲート絶縁膜６２を形成し、ＮＭＯＳ８では、基板表面にゲート絶縁膜８２を形成する。
【０１１１】
しかる後、全面に、第１の導電体として、たとえば厚さ０．３μｍのポリシリコン４２を堆積する。このとき、ＴＬＰＭ／Ｄ２の活性領域においては図４７に示すように、活性領域トレンチ２１はポリシリコン４２で埋まらないが、ＴＬＰＭ／Ｄ２の、図示しないゲート領域においては、ゲート領域トレンチ２２はポリシリコン４２により完全に埋められる（図８参照）。
【０１１２】
ついで、ＰＭＯＳ６およびＮＭＯＳ８のゲート導電体６３，８３を形成するためのレジストマスク４６を形成する。そして、ポリシリコン４２を異方性エッチングによりエッチバックする。この工程により、図４８に示すように、ＰＭＯＳ６およびＮＭＯＳ８では、ゲート導電体６３，８３が残る。
【０１１３】
ＴＬＰＭ／Ｄ２の活性領域では、活性領域トレンチ２１の側面を除いてポリシリコン４２が除去され、活性領域トレンチ２１の側面にのみポリシリコン４２が残る。この残ったポリシリコン４２が、ＴＬＰＭ／Ｄ２の活性領域におけるゲート導電体３０となる。ＴＬＰＭ／Ｄ２のゲート領域では、基板表面上のポリシリコン４２のみがエッチバックされるので、ゲート領域トレンチ２２内のポリシリコン４２がゲート導電体３０として残る（図１０参照）。そして、レジストマスク４６を除去する。
【０１１４】
ついで、所望のパターンのマスクを用いて、ＴＬＰＭ／Ｄ２のｎ+ソース領域３５およびＮＭＯＳ８のｎ+ソース／ドレイン領域８１を形成するためのイオン注入をおこなう。つづいて、所望のパターンのマスクを用いて、ＴＬＰＭ／Ｄ２のｐ+拡散領域３７およびＰＭＯＳ６のｐ+ソース／ドレイン領域６１を形成するためのイオン注入をおこなう。そして、ドライブ熱処理をおこなって、図４９に示すように、ｎ+ソース領域３５、ｐ+拡散領域３７（図に現われていない）、ｎ+ソース／ドレイン領域８１およびｐ+ソース／ドレイン領域６１を形成する。
【０１１５】
ついで、図５０に示すように、４００℃前後の雰囲気でのＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により、層間絶縁膜３３を積層する。活性領域では、活性領域トレンチ２１内が層間絶縁膜３３により埋められる。一方、ゲート領域では、層間絶縁膜３３は基板表面上に積層される（図１４参照）。
【０１１６】
つづいて、図５１に示すように、層間絶縁膜３３を選択的に除去して、活性領域トレンチ２１の中央部分にコンタクトホールを開口し、活性領域トレンチ２１の底面のｎドリフト領域３１を露出させる。そして、そのｎドリフト領域３１の露出部分に、イオン注入により、ｎ+ドレイン領域３２を形成する。
【０１１７】
再び、層間絶縁膜３３を選択的に除去する。これによって、ＴＬＰＭ／Ｄ２では、ｎ+ソース領域３５、図示しないｐ+拡散領域３７、およびゲート領域においてゲート導電体３０が部分的に露出する（図１６参照）。ＰＭＯＳ６では、ｐ+ソース／ドレイン領域６１およびゲート導電体６３が部分的に露出する。ＮＭＯＳ８では、ｎ+ソース／ドレイン領域８１およびゲート導電体８３が部分的に露出する。
【０１１８】
ついで、たとえばＣＶＤ法により第２の導電体としてタングステンを堆積する。必要に応じて、タングステンを堆積する前にタングステンの剥離防止のため、チタンなどを含む密着層を形成してもよい。そして、堆積したタングステンをエッチバックして、活性領域トレンチ２１内のコンタクトホール、および基板表面の開口部にタングステンを埋め込む。それによって、ＴＬＰＭ／Ｄ２のゲート電極２４、ソース電極２５およびドレイン電極２３、ＰＭＯＳ６のゲート電極６４およびソース／ドレイン電極６５、ＮＭＯＳ８のゲート電極８４およびソース／ドレイン電極８５が形成される（図４２参照）。
【０１１９】
ついで、図示しないが、ゲート配線を形成し、その上に層間絶縁膜を介して、ソース配線およびドレイン配線を形成する。以上のようにして、活性領域において図４２に示す断面構造を有する半導体装置ができあがる。なお、ドライブ熱処理については一部省略したが、適宜おこなうものとする。
【０１２０】
上述した実施の形態３によれば、オン抵抗が低く、高速で低損失であるとともに、ゲート−ドレイン間の耐圧が高いＴＬＰＭ／Ｄ２と、ＰＭＯＳ６およびＮＭＯＳ８とを、同一半導体基板上に集積することができる。また、ＴＬＰＭ／Ｄ２と、ＰＭＯＳ６およびＮＭＯＳ８の製造プロセスの大部分を共通化したことにより、製造プロセスが簡略化される。
【０１２１】
実施の形態４．
図５２は、本発明の実施の形態４にかかる半導体装置の活性領域における主要部の断面構造の一例を示す図である。図５２に示すように、Ｐ型半導体基板１に、Ｐ型半導体層であるＰウェル領域１３，１５と、Ｎウェル領域１４が形成されている。第１のＰウェル領域１３には、上述した実施の形態２のＴＬＰＭ／Ｓ５が形成されている。
【０１２２】
図５２には、ＴＬＰＭ／Ｓ５のゲート領域の構成が示されていないが、実施の形態２で説明したとおり、ゲート領域では、ゲート領域トレンチ２２内は、ゲート絶縁膜２９を介してゲート導電体３０により完全に埋められている（図３８参照）。また、ＴＬＰＭ／Ｓ５では、トレンチエッチング領域は、活性領域トレンチ２１とゲート領域トレンチ２２とが縦横に交差したメッシュパターンを成す。ＴＬＰＭ／Ｓ５のその他の構成については、実施の形態２と説明が重複するので、ここでは説明を省略する。
【０１２３】
Ｎウェル領域１４には、ＰＭＯＳ６が形成されている。第２のＰウェル領域１５には、ＮＭＯＳ８が形成されている。ＰＭＯＳ６およびＮＭＯＳ８については、上述した実施の形態３と同じであるので、重複する説明を省略する。また、ＴＬＰＭ／Ｓ５、ＮＭＯＳ８およびＰＭＯＳ６が、基板表面の、Ｐウェル領域１３，１５とＮウェル領域１４との境界部分に形成された選択酸化膜１６により素子分離されていることも実施の形態３と同様である。
【０１２４】
なお、Ｐ型半導体基板１上には、ＴＬＰＭ／Ｓ５、ＮＭＯＳ８およびＰＭＯＳ６がそれぞれ１個以上作製されているが、図５２〜図６０にはそれぞれ１個ずつ示されている。また、これらの図では、図が煩雑になるのを避けるため、ソースやドレインやゲートの各電極よりも上にある層間絶縁膜や配線層が省略されている。
【０１２５】
ここで、特に限定しないが、各部の寸法および不純物の表面濃度はつぎのとおりである。たとえば、ＴＬＰＭ／Ｓ５において、ｐベース領域３４の拡散深さは１．５μｍである。また、ｎドリフト領域３１の拡散深さは２．５μｍである。その他の領域の寸法や不純物の表面濃度等は、実施の形態３と同じである。
【０１２６】
つぎに、実施の形態４にかかる半導体装置の製造プロセスについて説明する。図５３〜図６０は、半導体装置の製造段階における要部を示す縦断面図である。まず、たとえば比抵抗１２ΩｃｍのＰ型半導体基板１に、Ｐウェル領域１３，１５およびＮウェル領域１４を形成する（図４３参照）。ついで、図５３に示すように、基板表面に、たとえば厚さ０．４μｍのマスク酸化膜４３を成長させる。そのマスク酸化膜４３の一部を選択的に除去して第１のＰウェル領域１３内の基板表面を露出させる。そして、斜めイオン注入法により、ｎドリフト領域３１を形成する。
【０１２７】
ついで、パターニングされたマスク酸化膜４３をマスクとしてＲＩＥ（反応性イオンエッチング）により、ＴＬＰＭ／Ｓ５の活性領域においては活性領域トレンチ２１を形成し、ゲート領域においては図示しないゲート領域トレンチ２２を形成する（図２６参照）。ついで、イオン注入法により、ｐベース領域３４を形成する。
【０１２８】
マスク酸化膜４３を除去した後、図５４に示すように、バッファー酸化膜４４および窒化膜４５を順次積層し、窒化膜４５をパターニングする。そして、図５５に示すように、熱酸化により、選択酸化膜１６を形成し、バッファー酸化膜４４および窒化膜４５を除去する。
【０１２９】
ついで、犠牲酸化後に、図５６に示すように、ＴＬＰＭ／Ｓ５のゲート絶縁膜２９、ＰＭＯＳ６のゲート絶縁膜６２およびＮＭＯＳ８のゲート絶縁膜８２を形成する。そして、全面に、第１の導電体として、たとえば厚さ０．３μｍのポリシリコン４２を堆積する。図５６に示すように、ＴＬＰＭ／Ｓ５の活性領域トレンチ２１はポリシリコン４２で埋まらないが、ＴＬＰＭ／Ｓ５の、図示しないゲート領域においては、ゲート領域トレンチ２２はポリシリコン４２により完全に埋められる（図２８参照）。
【０１３０】
ついで、ＰＭＯＳ６およびＮＭＯＳ８のゲート導電体６３，８３を形成するために、ポリシリコン４２上にレジストマスク４６を形成する。そして、ポリシリコン４２を異方性エッチングによりエッチバックする。この工程により、図５７に示すように、ＰＭＯＳ６およびＮＭＯＳ８では、ゲート絶縁膜６２，８２上にゲート導電体６３，８３が残る。
【０１３１】
ＴＬＰＭ／Ｓ５の活性領域では、活性領域トレンチ２１の側面にのみ、ポリシリコン４２がゲート導電体３０として残る。ＴＬＰＭ／Ｓ５のゲート領域では、ゲート領域トレンチ２２内に、ポリシリコン４２がゲート導電体３０として残る（図３０参照）。そして、レジストマスク４６を除去する。
【０１３２】
ついで、それぞれのパターンのマスクを用いて、ＴＬＰＭ／Ｓ５のｎ+ドレイン領域３２およびＮＭＯＳ８のｎ+ソース／ドレイン領域８１を形成するためのイオン注入と、ＴＬＰＭ／Ｓ５のｐ+拡散領域３７およびＰＭＯＳ６のｐ+ソース／ドレイン領域６１を形成するためのイオン注入を順次おこなう。そして、ドライブ熱処理をおこなって、図５８に示すように、ｎ+ドレイン領域３２、ｐ+拡散領域３７（図に現われていない）、ｎ+ソース／ドレイン領域８１およびｐ+ソース／ドレイン領域６１を形成する。
【０１３３】
ついで、図５９に示すように、４００℃前後の雰囲気でのＬＰＣＶＤやＰ−ＴＥＯＳなどの成膜方法により、ＴＬＰＭ／Ｓ５の活性領域トレンチ２１内を層間絶縁膜３３で埋める。ＴＬＰＭ／Ｓ５のゲート領域（図３４参照）、ＰＭＯＳ６およびＮＭＯＳ８では、層間絶縁膜３３は基板表面上に積層される。
【０１３４】
つづいて、図６０に示すように、層間絶縁膜３３を選択的に除去して、活性領域トレンチ２１の中央部分にコンタクトホールを開口し、活性領域トレンチ２１の底面のｐベース領域３４を露出させる。そして、所望のパターンのマスクを用いてＴＬＰＭ／Ｓ５のｎ+ソース領域３５を形成するためのイオン注入と、所望のパターンのマスクを用いてｐ+拡散領域３７を形成するためのイオン注入を順次おこない、ドライブ熱処理をおこなう。
【０１３５】
これによって、ｐベース領域３４の露出部分のうち、横方向に隣り合う非トレンチエッチング領域１２，１２に挟まれた部分（図２３参照）に、ｎ+ソース領域３５が形成される。また、ｐベース領域３４の露出部分のうち、活性領域トレンチ２１とゲート領域トレンチ２２とが交差する部分（図２３参照）に、ベースコンタクトのためのｐ+拡散領域３７が形成される（図３９参照）。
【０１３６】
ついで、層間絶縁膜３３を選択的に除去して、ＴＬＰＭ／Ｓ５のｎ+ドレイン領域３２およびゲート領域のゲート導電体３０を部分的に露出させる（図３６参照）。同時に、ＰＭＯＳ６のｐ+ソース／ドレイン領域６１およびゲート導電体６３、並びにＮＭＯＳ８のｎ+ソース／ドレイン領域８１およびゲート導電体８３が部分的に露出する。
【０１３７】
ついで、たとえばＣＶＤ法により第２の導電体としてタングステンを堆積する。必要に応じて、タングステンを堆積する前にタングステンの剥離防止のため、チタンなどを含む密着層を形成してもよい。そして、堆積したタングステンをエッチバックして、ＴＬＰＭ／Ｓ５のゲート電極２４、ソース電極２５およびドレイン電極２３、ＰＭＯＳ６のゲート電極６４およびソース／ドレイン電極６５、ＮＭＯＳ８のゲート電極８４およびソース／ドレイン電極８５を形成する（図５２参照）。
【０１３８】
ついで、図示しないが、ゲート配線を形成し、その上に層間絶縁膜を介して、ソース配線およびドレイン配線を形成する。以上のようにして、活性領域において図５２に示す断面構造を有する半導体装置ができあがる。なお、ドライブ熱処理については一部省略したが、適宜おこなうものとする。
【０１３９】
上述した実施の形態４によれば、オン抵抗が低く、高速で低損失であるとともに、ゲート−ドレイン間の耐圧が高いＴＬＰＭ／Ｓ５と、ＰＭＯＳ６およびＮＭＯＳ８とを、同一半導体基板上に集積することができる。また、ＴＬＰＭ／Ｓ５と、ＰＭＯＳ６およびＮＭＯＳ８の製造プロセスの大部分を共通化したことにより、製造プロセスが簡略化される。
【０１４０】
実施の形態５．
実施の形態５は、半導体基板に形成されたトレンチ内に、絶縁膜を介して、このトレンチの底部に接触する導電体を形成するにあたって、半導体基板に第１のトレンチを形成し、このトレンチを絶縁膜で埋め、基板表面を覆う絶縁膜の表面を平坦化してから、この絶縁膜に第２のトレンチを形成し、この第２のトレンチを導電体で埋める方法である。この製造方法は、上述した実施の形態１〜４において説明したようなＴＬＰＭを製造する際に適用することができる。
【０１４１】
実施の形態５を適用して上述した実施の形態１〜４のＴＬＰＭを製造する場合のＴＬＰＭの詳細な製造プロセスについては、実施の形態１〜４の説明と重複するので省略する。また、実施の形態５を適用して他の半導体素子を製造する場合のその半導体素子の製造プロセスについては、本発明の要旨ではないので、説明を省略する。
【０１４２】
図６１〜図６７は、本発明の実施の形態５にかかる半導体装置の製造方法を説明するための断面図である。これらの図を参照しながら、実施の形態５の製造方法の主要な工程について説明する。ここでは、半導体材料がシリコンである場合を例にして説明するが、ＳｉＣ等の化合物半導体でも同様である。
【０１４３】
まず、図６１に示すように、たとえば比抵抗が１０〜１５ΩｃｍであるＰ型シリコン半導体基板１０１に、Ｐ31イオンを注入してＮウェル領域を形成する。ついで、基板表面に、図示しないマスク酸化膜をたとえば１μｍの厚さで成長させ、このマスク酸化膜をパターニングする。そして、マスク酸化膜をマスクとしてトレンチエッチングをおこない、半導体基板１０１にたとえば深さが２μｍであり、開口幅が３μｍである第１のトレンチ１０２を形成する。
【０１４４】
ついで、図６２に示すように、第１のトレンチ１０２の側壁および底面にＢ11イオンおよびＰ31イオンを導入して図示しないｐボディおよびｎドレイン領域を形成する。ついで、たとえば５０ｎｍの厚さの酸化膜等でできたゲート絶縁膜１０３を形成する。つづいて、ドープドポリシリコン等の導電性を有する膜１０４をたとえば３２０ｎｍの厚さに堆積する。そして、導電性を有する膜１０４をエッチバックして、図６３に示すように、ゲート電極１０５を形成する。
【０１４５】
ついで、図６４に示すように、基板全面に絶縁膜１０６をたとえば２μｍの厚さに堆積する。これによって、第１のトレンチ１０２は、絶縁膜１０６で完全に埋められる。ここで、絶縁膜１０６は、たとえばＨＴＯ、ＢＰＳＧ、プラズマＴＥＯＳもしくはそれ以外の酸化膜、またはそれらの組み合わせでできている。ついで、図６５に示すように、たとえばＣＭＰ（化学機械研磨）法により絶縁膜１０６の表面を平坦化する。
【０１４６】
その後、図６６に示すように、絶縁膜１０６の表面に図示しないフォトレジストを塗布し、フォトリソグラフィによって、コンタクト形成領域となる第１のトレンチ１０２の中央領域が開口するレジストマスクを形成する。このレジストマスクを用いて通常の酸化膜エッチングをおこない、第１のトレンチ１０２の中央領域において、絶縁膜１０６およびトレンチ底部のゲート絶縁膜１０３を貫通する第２のトレンチ１０７を形成する。このとき、絶縁膜１０６の表面を平坦化してから第２のトレンチ１０７を形成しているため、第２のトレンチ１０７の底面は平坦に仕上がる。
【０１４７】
その後、図６７に示すように、図示しないバリアメタルをスパッタにて形成し、つづいてＣＶＤ法によりタングステン等の導電体１０８を堆積して、第２のトレンチ１０７内に導電体１０８を充填する。そして、導電体１０８をエッチバックする。図６７には、ここまでの状態が示されている。その後、絶縁膜１０６にコンタクトホールを形成し、電極をスパッタにより形成し、電極のパターニングをおこなうことによって、ＴＬＰＭ等の半導体素子ができあがる。
【０１４８】
ところで、絶縁膜１０６の表面を平坦化しないで、通常の酸化膜エッチングをおこなって第２のトレンチ１０７を形成した場合には、第２のトレンチ１０７の底面が、図６４に示す絶縁膜１０６の表面形状と同じように中央が窪んだような形状になる。この場合には、バリアメタルが、第２のトレンチ１０７の内面に一様につかないことがあり、タングステンが半導体基板１０１に拡散するという不都合が起こるおそれがある。
【０１４９】
それに対して、実施の形態５によれば、第２のトレンチ１０７の底面が平坦になるので、第２のトレンチ１０７の側面および底面にバリアメタルが均一に付着し、導電体１０８を構成するタングステンがシリコン中に拡散するのを防ぐことができる。したがって、デバイスの製造歩留まりを向上させることができる。実際に、本発明者が図６１〜図６７に示す手順にしたがって半導体素子を作製したところ、第２のトレンチ１０７の底面は平坦に仕上がっていた。また、第２のトレンチ１０７の側面および底面にバリアメタルが均一に付着しており、導電体１０８を構成するタングステンの突き抜けも認められなかった。なお、絶縁膜１０６の途中に、ＣＭＰの研磨を停止するタイミングを制御するために、窒化膜やポリシリコン等の研磨停止層を設けてもよい。
【０１５０】
以上において本発明は、上述した各実施の形態および各実施例に限らず、種々変更可能である。たとえば、厚さや幅などの寸法は一例であり、本発明はそれらの数値に限定されるものではない。また、図示したトレンチエッチング領域のメッシュ形状のパターンは一例であり、本発明はこれに限定されるものではない。また、実施の形態３または４において、Ｐウェル領域１３，１５を設けなくてもよい。
【産業上の利用可能性】
【０１５１】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、高耐圧・大電流を制御する集積回路に適する低オン抵抗のパワーＭＯＳＦＥＴに有用であり、特に、スイッチング電源用ＩＣ、自動車パワー系駆動用ＩＣ、フラットパネルディスプレー駆動用ＩＣなどに集積されるパワーＭＯＳＦＥＴに適している。
【図面の簡単な説明】
【０１５２】
【図１】本発明の実施の形態１にかかる半導体装置のゲート領域における断面構成の一例を示す図である。
【図２】本発明の実施の形態１にかかる半導体装置の活性領域における断面構成の一例を示す図である。
【図３】本発明の実施の形態１にかかる半導体装置の主要部の平面レイアウトの一例を示す図である。
【図４】図３に示す平面レイアウト構成の半導体装置における配線パターンの一例を示す図である。
【図５】本発明の実施の形態１にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図６】本発明の実施の形態１にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図７】本発明の実施の形態１にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図８】本発明の実施の形態１にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図９】本発明の実施の形態１にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図１０】本発明の実施の形態１にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図１１】本発明の実施の形態１にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図１２】本発明の実施の形態１にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図１３】本発明の実施の形態１にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図１４】本発明の実施の形態１にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図１５】本発明の実施の形態１にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図１６】本発明の実施の形態１にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図１７】本発明の実施の形態１にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図１８】本発明の実施の形態１にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図１９】本発明の実施の形態１にかかる半導体装置の主要部の平面レイアウトの他の例を示す図である。
【図２０】本発明の実施の形態２にかかる半導体装置のゲート領域における断面構成の一例を示す図である。
【図２１】本発明の実施の形態２にかかる半導体装置の活性領域における断面構成の一例を示す図である。
【図２２】本発明の実施の形態２にかかる半導体装置の活性領域のゲート領域トレンチとの交差位置における断面構成の一例を示す図である。
【図２３】本発明の実施の形態２にかかる半導体装置の主要部の平面レイアウトの一例を示す図である。
【図２４】図２３に示す平面レイアウト構成の半導体装置における配線パターンの一例を示す図である。
【図２５】本発明の実施の形態２にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図２６】本発明の実施の形態２にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図２７】本発明の実施の形態２にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図２８】本発明の実施の形態２にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図２９】本発明の実施の形態２にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図３０】本発明の実施の形態２にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図３１】本発明の実施の形態２にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図３２】本発明の実施の形態２にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図３３】本発明の実施の形態２にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図３４】本発明の実施の形態２にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図３５】本発明の実施の形態２にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図３６】本発明の実施の形態２にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図３７】本発明の実施の形態２にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図３８】本発明の実施の形態２にかかる半導体装置のゲート領域の製造段階における断面構成を示す図である。
【図３９】本発明の実施の形態２にかかる半導体装置の活性領域のゲート領域トレンチとの交差位置での製造段階における断面構成を示す図である。
【図４０】本発明の実施の形態２にかかる半導体装置の主要部の平面レイアウトの他の例を示す図である。
【図４１】図４０に示す平面レイアウト構成の半導体装置における配線パターンの一例を示す図である。
【図４２】本発明の実施の形態３にかかる半導体装置の活性領域における断面構成の一例を示す図である。
【図４３】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図４４】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図４５】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図４６】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図４７】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図４８】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図４９】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５０】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５１】本発明の実施の形態３にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５２】本発明の実施の形態４にかかる半導体装置の活性領域における断面構成の一例を示す図である。
【図５３】本発明の実施の形態４にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５４】本発明の実施の形態４にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５５】本発明の実施の形態４にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５６】本発明の実施の形態４にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５７】本発明の実施の形態４にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５８】本発明の実施の形態４にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図５９】本発明の実施の形態４にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図６０】本発明の実施の形態４にかかる半導体装置の活性領域の製造段階における断面構成を示す図である。
【図６１】本発明の実施の形態５にかかる半導体装置の製造方法を説明するための断面図である。
【図６２】本発明の実施の形態５にかかる半導体装置の製造方法を説明するための断面図である。
【図６３】本発明の実施の形態５にかかる半導体装置の製造方法を説明するための断面図である。
【図６４】本発明の実施の形態５にかかる半導体装置の製造方法を説明するための断面図である。
【図６５】本発明の実施の形態５にかかる半導体装置の製造方法を説明するための断面図である。
【図６６】本発明の実施の形態５にかかる半導体装置の製造方法を説明するための断面図である。
【図６７】本発明の実施の形態５にかかる半導体装置の製造方法を説明するための断面図である。
【符号の説明】
【０１５３】
１  Ｐ型半導体基板
２  ＴＬＰＭ／Ｄ
５  ＴＬＰＭ／Ｓ
６，８  プレーナ型ＭＯＳＦＥＴ
１１  トレンチエッチング領域
１２  非トレンチエッチング領域
１３  半導体層（Ｐウェル領域）
１６  選択酸化膜
２１  活性領域トレンチ
２２  ゲート領域トレンチ
２３  ドレイン電極
２４，６４，８４  ゲート電極
２５  ソース電極
２６  ドレイン配線
２７  ゲート配線
２８  ソース配線
２９，６２，８２  ゲート絶縁膜
３０，６３，８３  ゲート導電体
３１  ｎドリフト領域
３２  ｎ+ドレイン領域
３３  層間絶縁膜
３４  ｐベース領域
３５  ｎ+ソース領域
３９  ベース配線
４２  第１の導電体（ポリシリコン）
６１，６５，８１，８５  ソースもしくはドレインとなる電極
１０１  半導体基板
１０２  第１のトレンチ
１０６  絶縁膜
１０７  第２のトレンチ
１０８  導電体
【図１】
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【図２】
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【図３】
2004207706.tif 000005
【図４】
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【図５】
2004207706.tif 000007
【図６】
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【図７】
2004207706.tif 000009
【図８】
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【図９】
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【図１０】
2004207706.tif 000012
【図１１】
2004207706.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
2004207706.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
2004207706.tif 000033
【図３２】
2004207706.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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