(57)【要約】【課題】半導体チップ間などを配線接続することができる接続端子を形成するときに、かかる接続端子にダメージを与えずに均一なエッチング処理することができる半導体装置の製造方法、半導体装置、回路基板及び電子機器を提供する。【解決手段】基板３０に開口穴を設け、その開口穴に第１メッキ処理を施すことで導電材３４を充填して接続端子を設け、接続端子の上面に第２メッキ処理を施すことで蝋剤膜４０を設け、第１メッキ処理で用いた下地膜２４のシード電極を、蝋剤膜４０をマスクとして電解エッチングにより溶解する。【選択図】      図７
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【特許請求の範囲】
【請求項１】
半導体基板に開口穴を設ける第１工程と、
前記開口穴に第１メッキ処理を施すことで導電部材を充填して接続端子を設ける第２工程と、
前記接続端子の一端面に第２メッキ処理を施すことで蝋剤膜を設ける第３工程と、
前記第１メッキ処理で用いたシード電極を、前記蝋剤膜をマスクとして、電解エッチングにより溶解する第４工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第４工程の後に、前記接続端子の底端部が前記半導体基板内から露出するように該半導体基板の一方面を削ることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１工程と前記第２工程の間において、前記開口穴の内壁と前記半導体基板の表面における該開口穴の周囲とに絶縁膜を設けるとともに、該絶縁膜の表面側に前記シード電極を設けることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第１工程と前記第２工程の間において、前記開口穴の内壁と前記半導体基板の表面における該開口穴の周囲とに絶縁膜を設け、さらに、該絶縁膜の表面にバリヤメタルを設け、さらに、該バリヤメタルの表面に前記シード電極を設け、
前記第４工程の以後において、前記バリヤメタルについて前記蝋剤膜をマスクとしてエッチングすることを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記第２工程における第１メッキ処理で使用したメッキ処理装置と同一の装置を用いて、前記第４工程における前記電解エッチングを行うことを特徴とする請求項１乃至４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記メッキ処理装置は、カップ形状の容器から溶媒を噴出させるカップ式装置であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第４工程の電解エッチングにおいて、印加電圧をステップ状に上昇させることを特徴とする請求項１乃至６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記接続端子をＣｕで形成し、前記シード電極を、Ｃｕ、Ａｕ、Ａｇのうちの一で形成し、前記蝋剤膜を、Ｓｎ、ＳｎＡｇ、ＳｎＢｉ、ＳｎＣｕ、ＳｎＰｂ、Ｉｎ、Ａｕ、Ａｇ、ＳｎＡｕ、ＳｎＩｎのうちの少なくとも１つを含むもので形成することを特徴とする請求項１乃至７のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記シード電極をＣｕで形成し、前記蝋剤膜をＳｎＡｇで形成し、前記第４工程における前記シード電極の電解エッチングをリン酸水溶液中で行うことを特徴とする請求項１乃至７のいずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記バリヤメタルをＴｉＷで形成し、前記蝋剤膜をＳｎＡｇで形成し、前記バリヤメタルのエッチングを過酸化水素水によるウェットエッチングで行うことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項１１】
請求項２乃至１０のいずれか一項に記載の半導体装置の製造方法を用いて製造された半導体装置を少なくとも１つ含む半導体装置を積層し、上下の半導体装置に形成されている前記接続端子を電気的に接続する工程を有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の半導体装置の製造方法を用いて製造されたことを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置を実装することを特徴とする回路基板。
【請求項１４】
請求項１２記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、半導体装置、回路基板及び電子機器に関するものである。
【０００２】
【従来の技術】
現在、主として携帯電話機、ノート型パーソナルコンピュータ、ＰＤＡ（Personal data assistance）などの携帯性を有する電子機器は、小型化及び軽量化のために、内部に設けられている半導体チップなどの各種の電子部品の小型化が図られており、さらにその電子部品を実装するスペースも極めて制限されている。このため、例えば半導体チップにおいては、そのパッケージング方法が工夫され、現在ではＣＳＰ（Chip Scale Package）といわれる超小型のパッケージングが案出されている。このＣＳＰ技術を用いて製造された半導体チップは、実装面積が半導体チップの面積と同程度でよいため、高密度実装を図ることができる。
【０００３】
また、上記電子機器は、今後益々小型化及び多機能化が求められることが予想されており、半導体チップの実装密度をさらに高める必要がある。かかる背景の下、三次元チップ積層技術が案出されてきた。この三次元チップ積層技術は、同様の機能を有する半導体チップ同士又は異なる機能を有する半導体チップ同士を積層し、各半導体チップ間を配線接続することで、半導体チップの高密度実装を図る技術である（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００２−１７０９１９号公報
【０００５】
【発明が解決しようとする課題】
ところで、上記の三次元チップ積層技術においては、各半導体チップ間を配線接続する技術が極めて重要になる。なぜならば、複数の半導体チップからなる半導体装置が所期の機能を発揮するには設計通り配線がなされていることが必要条件であることはもちろんのこと、半導体チップ間の接続を強固にして半導体装置の堅牢性を確保する必要があるからである。
【０００６】
三次元チップ積層技術に用いられる半導体チップは、例えばその表面と裏面とに形成された外部接続用の接続端子と、半導体チップの表面と裏面とを貫通する四角柱又は円柱形状の貫通穴に充填された導電部材とを有し、この導電部材を介して接続端子同士を電気的に接続した電極構造を有する。そして、このような電極構造を有する半導体チップを積層すると、ある半導体チップの裏面に形成された接続端子が他の半導体チップの表面に形成された接続端子と接続され、これにより各半導体チップ間で配線接続される。
【０００７】
上記のような半導体装置における導電部材及び接続端子の形成方法としては、以下のような方法が考え出されている。まず、貫通穴の内壁に絶縁膜を設ける。次いで、絶縁膜の表面にシード電極及びバリヤメタルを設ける。次いで、そのシード電極を用いて電気メッキ処理を施すことで、貫通穴及びその周囲に導電部材を充填する。次いで、上記シード電極及びバリヤメタルにおける導電部材の周囲部分以外の不要部分を除去するために、その基板全体についてウェットエッチングを施す。ここで、上記導電部材（接続端子）のうち貫通穴の中に充填されている部分をプラグといい、貫通穴から半導体チップの表面の突出した部分をポストという。
【０００８】
しかしながら、上記の接続端子の形成方法には、次に述べるような問題点がある。
第１に、半導体ウェハ又は半導体チップの全面に分散して設けられたシード電極及びバリヤメタルの全てについて、均一にエッチングすることが困難であるという問題点がある。すなわち、シード電極及びバリヤメタルのパターンのうち、著しくエッチングされるパターンもあるが、ほとんどエッチングされないパターンも生じてしまう。
【０００９】
第２に、シード電極及びバリヤメタルについてウェットエッチングを施すことで、上記接続端子の上面（ポストの上面）がダメージを受けてしまうという問題点がある。これにより、三次元実装における半導体チップ間の配線接続の信頼性が低下してしまう。
【００１０】
第３に、上記ポストの上面にハンダなどを設けて配線接続を確実にしようとした場合、シード電極及びバリヤメタルについてウェットエッチングを施すときに、エッチング液によってかかるハンダを溶解してしまうという問題がある。
【００１１】
第４に、シード電極及びバリヤメタルについてウェットエッチングを施すことで、上記接続端子のポストにおける側面にも大きなダメージを受けてしまうという問題点がある。そして、ポストの高さにバラツキがある場合、著しくエッチングされて消失してしまうポストがでてくる。
【００１２】
第５に、上記の問題点を回避するために、ポストをレジストなどによって保護するということも考えられるが、このようにすると、フォトリソグラフィ工程が必要となり、製造コストの上昇及びスループットの低下などの問題点が生じてしまう。
【００１３】
本発明は、上記事情に鑑みてなされたもので、半導体チップ間などを配線接続することができる接続端子を形成するときに、かかる接続端子にダメージを与えずに均一なエッチング処理することができる半導体装置の製造方法、半導体装置、回路基板及び電子機器の提供を目的とする。
【００１４】
【課題を解決するための手段】
上記した目的を達成するために本発明の半導体装置の製造方法は、半導体基板に開口穴を設ける第１工程と、前記開口穴に第１メッキ処理を施すことで導電部材を充填して接続端子を設ける第２工程と、前記接続端子の一端面に第２メッキ処理を施すことで蝋剤膜を設ける第３工程と、前記第１メッキ処理で用いたシード電極を、前記蝋剤膜をマスクとして電解エッチングにより溶解する第４工程とを有することを特徴とする。
本発明によれば、接続端子に設けた蝋剤膜をマスクとして電解エッチング処理を施すことで、シード電極を溶解して除去するので、接続端子の表面及び形状にダメージを与えることを回避することができ、被処理物の全体について均一にエッチングすることができ、ウェットエッチングによってシード電極を除去する場合に生じていた接続端子が消失してしまうことを防止することができる。
また、本発明によれば、シード電極をエッチングするときに、接続端子などを保護するためのレジストを設ける必要がなくなるので、フォトリソグラフィ工程が不要となり、製造コストを低減することができる。
また、本発明によれば、接続端子に設けた蝋剤膜がシード電極をエッチングした後も残っているので、その接続端子の一端面に他の接続端子を接触させたときに、蝋剤膜によってその接触を強固な電気接続とすることができる。したがって本発明によれば、複数の半導体チップ同士を積層して半導体チップ間で配線接続するときにおけるその配線接続の信頼性を向上させることができる。
【００１５】
また、本発明の半導体装置の製造方法は、前記第４工程の後に、前記接続端子の底端部が前記半導体基板内から露出するように該半導体基板の一方面を削ることが好ましい。
本発明によれば、半導体基板の一方面を研磨などすることで、その半導体基板に設けた接続端子の底端部が露出し、その接続端子について半導体基板を貫通する貫通電極とすることができる。そこで、本発明によれば、かかる半導体基板を積層したときに、貫通電極とした接続端子によって各半導体基板間を配線接続することができ、配線接続の信頼性が高く、製造コストを低減化することができる三次元実装基板を提供することができる。
【００１６】
また、本発明の半導体装置の製造方法は、前記第１工程と前記第２工程の間において、前記開口穴の内壁と前記半導体基板の表面における該開口穴の周囲とに絶縁膜を設けるとともに、該絶縁膜の表面側に前記シード電極を設けることが好ましい。
本発明によれば、開口穴の内壁などに絶縁膜を設けることで、シリコンなどからなる半導体基板と接続端子間での電流リークを防ぐことができるとともに、酸素及び水分などによる浸食を防止することができる。
【００１７】
また、本発明の半導体装置の製造方法は、前記第１工程と前記第２工程の間において、前記開口穴の内壁と前記半導体基板の表面における該開口穴の周囲とに絶縁膜を設け、さらに、該絶縁膜の表面にバリヤメタルを設け、さらに、該バリヤメタルの表面に前記シード電極を設け、前記第４工程の以後において、前記バリヤメタルについて前記蝋剤膜をマスクとしてエッチングすることが好ましい。本発明によれば、開口穴の内壁などに設けた絶縁膜の表面にバリヤメタルを設け、バリヤメタルの表面にそのバリヤメタルよりも導電率の高いシード電極を設けることで、導電率の高いシード電極を絶縁膜の表面側に良好な状態で設けることができる。
【００１８】
また、本発明の半導体装置の製造方法は、前記第２工程における第１メッキ処理で使用したメッキ処理装置と同一の装置を用いて、前記第４工程における前記電解エッチングを行うことが好ましい。
本発明によれば、接続端子を形成するときに使用したメッキ処理装置、又はそのメッキ処理装置と同一の装置を用いて、シード電極を電解エッチングすることで、製造コストの低減化及び製造時間の短縮化を実現することができる。
【００１９】
また、本発明の半導体装置の製造方法は、前記メッキ処理装置がカップ形状の容器から溶媒を噴出させるカップ式装置であることが好ましい。
本発明によれば、上記カップ式装置によれば、第２工程及び第３工程のメッキ処理をすることができるとともに、第４工程の電解エッチング処理をすることができ、製造コストの低減化及び製造時間の短縮化を実現することができる。
【００２０】
また、本発明の半導体装置の製造方法は、前記第４工程の電解エッチングにおいて、印加電圧をステップ状に上昇させることが好ましい。
本発明によれば、先ず比較的低い印加電圧によってシード電極の電解エッチングを行って、半導体基板の周辺付近にあるシード電極を除去し、次いで、印加電圧をステップ状に徐々に上昇させていくことで、半導体基板の中心付近にあるシード電極をも除去し、基板全体の配置された複数のシード電極について、迅速にエッチングすることができる。
【００２１】
また、本発明の半導体装置の製造方法は、前記接続端子をＣｕで形成し、前記シード電極を、Ｃｕ、Ａｕ、Ａｇのうちの一で形成し、前記蝋剤膜を、Ｓｎ、ＳｎＡｇ、ＳｎＢｉ、ＳｎＣｕ、ＳｎＰｂ、Ｉｎ、Ａｕ、Ａｇ、ＳｎＡｕ、ＳｎＩｎのうちの少なくとも１つを含むもので形成することが好ましい。
本発明によれば、半導体チップ間などの配線接続において、貫通電極となる接続端子を用いて、高い導電率で、かつ機械的にも強固に接続することができ、かかる配線接続についての信頼性をさらに向上させることができる。
【００２２】
また、本発明の半導体装置の製造方法は、前記シード電極をＣｕで形成し、前記蝋剤膜をＳｎＡｇで形成し、前記第４工程における前記シード電極の電解エッチングをリン酸水溶液中で行うことが好ましい。
本発明によれば、例えば、濃度が１０パーセントのリン酸水溶液中でシード電極の電解エッチングをすることで、ＳｎＡｇからなる蝋剤膜がマスクとして作用して、かかる電解エッチングにおいて、レジスト等によるフォトマスクを用いることなく、効率的にシードのみをエッチングできる。
【００２３】
また、本発明の半導体装置の製造方法は、前記バリヤメタルをＴｉＷで形成し、前記蝋剤膜をＳｎＡｇで形成し、前記バリヤメタルのエッチングを過酸化水素水によるウェットエッチングで行うことが好ましい。
本発明によれば、バリヤメタルのエッチングにおいて、ＳｎＡｇからなる蝋剤膜がマスクとして作用し、レジスト等によるフォトマスクを用いることなく、効率的にバリヤメタルのみをエッチングできる。
【００２４】
また、本発明の半導体装置の製造方法は、前記半導体装置の製造方法を用いて製造された半導体装置を少なくとも１つ含む半導体装置を積層し、上下の半導体装置に形成されている前記接続端子を電気的に接続する工程を有することが好ましい。
本発明によれば、例えば、上記半導体装置の製造方法を用いて製造された半導体装置を積層したときに、貫通電極とした接続端子同士によって各半導体基板間を配線接続することができ、配線接続の信頼性が高く、製造コストを低減化することができる三次元積層半導体チップを提供することができる。
【００２５】
また、本発明の半導体装置は、前記半導体装置の製造方法を用いて製造されたことを特徴とする。
本発明によれば、例えば、複数の前記半導体基板を積層し、各半導体チップ間を前記接続端子で配線接続して三次元チップ積層した半導体装置を形成したときに、配線接続の信頼性を高くすることができ、かつ製造コストを低減化することができる。
【００２６】
また、本発明の回路基板は、前記半導体装置を実装することを特徴とする。
本発明によれば、実装密度が高く、配線接続の信頼性が高く、製造コストが低い回路基板を提供することができる。
【００２７】
また、本発明の電子機器は、前記半導体装置を有することを特徴とする。
本発明によれば、コンパクト化することができ、素子の高密度化により動作速度が速く、不具合の発生率が低く、コストパフォーマンスの高い電子機器を提供することができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照して説明する。本半導体装置の製造方法は、例えば複数の半導体チップを積層して三次元実装するときに各半導体チップ間を配線接続する接続端子を設ける場合に好適である。
【００２９】
また、本半導体装置の製造方法は、半導体基板に開口穴を設ける第１工程と、開口穴に第１メッキ処理を施すことで導電部材を充填して接続端子を設ける第２工程と、接続端子の一端面に第２メッキ処理を施すことで蝋剤膜を設ける第３工程と、第１メッキ処理で用いたシード電極を、前記蝋剤膜をマスクとして電解エッチングにより溶解する第４工程とを含むものである。以下に、各工程について詳細に説明する。
【００３０】
（第１工程）
第１工程は半導体基板に開口穴を設ける工程である。図１〜図３は第１工程の一例を示す図である。なお、本実施形態においては、シリコンウェハ等の半導体基板に対して各種処理を行う場合を例に挙げて説明するが、多数の半導体チップが形成されている状態の半導体基板そのものに対して処理を行うのではなく、個々の半導体チップに対して以下に示す処理を行ってもよい。なお、半導体チップの場合には、一般的には直方体（立方体を含む）であるが、その形状は限定されず、球状であってもよい。
【００３１】
まず、処理対処の半導体基板の構成について説明する。図１（ａ）は、処理対処の半導体基板の構成を示す断面図である。図１（ａ）において、図示しないトランジスタ、メモリ素子、その他の電子素子からなる集積回路が形成されたＳｉ等の基板１０の表面には、絶縁膜１２が形成されている。この絶縁膜１２は、例えば基板１０の基本的な材料であるＳｉ（シリコン）の酸化膜（ＳｉＯ2）で形成されている。
【００３２】
絶縁膜１２上には、硼燐珪酸ガラス（以下、ＢＰＳＧという）からなる層間絶縁膜１４が形成されている。層間絶縁膜１４上には、図示しない箇所で基板１０に形成された集積回路と電気的に接続された本発明にいう電極としての電極パッド１６が形成されている。この電極パッド１６は、Ｔｉ（チタン）からなる第１層１６ａ、ＴｉＮ（窒化チタン）からなる第２層１６ｂ、ＡｌＣｕ（アルミニウム／銅）からなる第３層１６ｃ、及びＴｉＮからなる第４層（キャップ層）１６ｄを順に積層して形成されている。
【００３３】
電極パッド１６は、例えばスパッタリングにより第１層１６ａ〜第４層１６ｄからなる積層構造を層間絶縁膜１４上の全面に形成し、レジスト等を用いて所定の形状（例えば、矩形形状）にパターニングすることにより形成される。なお、本実施形態では、電極パッド１６が上記の積層構造により形成されている場合を例に挙げて説明する。しかしながら、電極パッド１６はこの構造に制限される訳ではなく、集積回路の電極として一般に用いられるＡｌのみで形成されていてもよいが、電気抵抗の低い銅を用いて形成することが好ましい。また、電極パッド１６は、上記の構成に限られず、必要とされる電気的特性、物理的特性、及び化学的特性に応じて適宜変更してもよい。
【００３４】
また、電極パッド１６は、基板１０に複数形成された半導体チップの面の少なくとも１辺（多くの場合、２辺又は４辺）に沿って並んで形成される。また、この電極パッド１６は、各半導体チップの面の辺に沿って形成される場合と、中央部に並んで形成される場合がある。なお、電極パッド１６の下方には電子回路が形成されていない点に注意されたい。上記層間絶縁膜１４上には電極パッド１６を覆うように、パッシベーション膜１８が形成されている。このパッシベーション膜１８は、ＳｉＯ2（酸化珪素）、ＳｉＮ（窒化珪素）、ポリイミド樹脂等により形成することができる。なお、パッシベーション膜１８の厚みは、例えば１μｍ程度である。
【００３５】
次に、以上の構成の半導体基板に対して行う各工程を順次説明する。まず、スピンコート法、ディッピング法、スプレーコート法等の方法によりレジスト（図示省略）をパッシベーション膜１８上の全面に塗布する。このレジストは、電極パッド１６上を覆っているパッシベーション膜１８を開口するために用いるものであり、フォトレジスト、電子線レジスト、Ｘ線レジストの何れであってもよく、ポジ型又はネガ型の何れであってもよい。
【００３６】
パッシベーション膜１８上にレジストを塗布すると、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。なお、レジストの形状は、電極パッド１６の開口形状及び基板１０に形成する孔（開口穴、詳細は後述する）の断面形状に応じて設定される。
【００３７】
レジストのパターニングが終了すると、ポストベークを行った後で、図１（ｂ）に示すように、電極パッド１６を覆うパッシベーション膜１８の一部をエッチングして開口部Ｈ１を形成する。なお、本実施形態では、パッシベーション膜１８とともに電極パッド１６の一部をなす第４層１６ｄもエッチングしている。開口部Ｈ１は、例えば１００μｍ程度の径に形成される。図１（ｂ）は、パッシベーション膜１８を開口して開口部Ｈ１を形成した状態を示す断面図である。
【００３８】
なお、エッチングにはドライエッチングを適用することが好ましい。ドライエッチングは、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）であってもよい。また、エッチングとしてウェットエッチングを適用してもよい。パッシベーション膜１８に開口部Ｈ１を形成した後で、パッシベーション膜１８上のレジストを剥離液により剥離する。
【００３９】
以上の工程が終了すると、開口部Ｈ１が形成されたパッシベーション膜１８上の全面にレジスト（図示省略）を塗布して、開口部Ｈ１に露出している電極パッド１６上を開口した形状にレジストをパターニングしてポストベークを行った後、ドライエッチングにより電極パッド１６を開口する。図２（ａ）は、電極パッド１６を開口して開口部Ｈ２を形成した状態を示す断面図である。
【００４０】
図２（ａ）に示すように、本実施形態では、電極パッド１６に形成される開口部Ｈ２の径は、パッシベーション膜１８に形成された開口部Ｈ１の径よりも小さい径（例えば６０μｍ程度）に設定されている。なお、電極パッド１６を開口するときに用いるドライエッチングとしてはＲＩＥを用いることができる。電極パッド１６に開口部Ｈ２を形成すると、剥離液によりレジストを剥離して、次工程に進む。
【００４１】
以上の工程が終了すると、開口部Ｈ２に露出している層間絶縁膜１４、電極パッド１６、及び電極パッド１６の上方のパッシベーション膜１８上に絶縁膜２０を形成する。図２（ｂ）は、層間絶縁膜１４、電極パッド１６、及び電極パッド１６の上方のパッシベーション膜１８上に絶縁膜２０を形成した状態を示す断面図である。
【００４２】
この絶縁膜２０は、後述する基板１０を穿孔する際のドライエッチングのためのマスクの役割りをしており、本例ではＳｉＯ2を用いたが、Ｓｉとの選択比が取れればフォトレジストを用いてもよい。更に、その膜厚は、穿孔する深さにより任意に設定すればよい。なお、絶縁膜を用いる場合、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を用いて形成した正珪酸四エチル（Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ2Ｈ5）4：以下、ＴＥＯＳという）、即ちＰＥ−ＴＥＯＳ、又は、オゾンを用いた熱ＣＶＤであるＯ3−ＴＥＯＳ、又はＣＶＤを用いて形成した酸化シリコンを用いることができる。なお、絶縁膜２０の厚みは、例えば２μｍ程度である。
【００４３】
続いて、図２（ｂ）に示した半導体基板の表面の全面にレジスト（図示省略）を塗布し、層間絶縁膜１４上に形成された絶縁膜２０の上方を開口した形状にレジストをパターニングしてポストベークを行った後、ドライエッチングにより絶縁膜２０、層間絶縁膜１４、及び絶縁膜１２の一部をエッチングして、図３（ａ）に示すように、基板１０を露出させる。図３（ａ）は、絶縁膜２０、層間絶縁膜１４、及び絶縁膜１２の一部をエッチングして、基板１０の一部を露出させた状態を示す断面図である。
【００４４】
以上の工程が終了すると、図３（ｂ）に示すように基板１０を高速ドライエッチングで穿孔する。なお、ここでは、ドライエッチングとしてＲＩＥやＩＣＰ（Inductively Coupled Plasma）を用いることができる。この際、先の後工程で形成した絶縁膜２０（ＳｉＯ2）がマスクとなるが、絶縁膜２０の代わりにレジストを用いてもよい。
【００４５】
図３（ｂ）は、基板１０を穿孔して孔部Ｈ３を形成した状態を示す断面図である。図３（ｂ）に示すように、基板１０に形成される孔部Ｈ３の径は、電極パッド１６に形成される開口部１６の径よりも小さい径（例えばφ３０μｍ、□３５μｍなど）に形成される。なお、孔部Ｈ３の深さは、最終的に形成する半導体チップの厚みに応じて適宜設定される。
これらにより、開口部Ｈ１，Ｈ２及び孔部Ｈ３からなる開口穴が半導体基板に設けられ第１工程が終了する。次いで、以下の第２工程を行う。
【００４６】
（第２工程）
第２工程は、第１工程で設けた開口穴に第１メッキ処理を施すことでその開口穴に導電部材を充填して接続端子を設ける工程である。図４〜図６は第２工程の一例を示す図である。
【００４７】
第１メッキ処理の前処理として、先ず、絶縁膜２０上（電極１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２２を形成する。図４（ａ）は、絶縁膜２０上（電極１６の上方）及び孔部Ｈ３の内壁及び底面に絶縁膜２２を形成した状態を示す断面図である。この絶縁膜２２は、電流リークの発生、酸素及び水分等による浸食等を防止するために設けられる。絶縁膜２２は、例えばＰＥ−ＴＥＯＳ又はＯ３−ＴＥＯＳなどからなる。そして、例えばプラズマＴＥＯＳなどにより、表面膜厚が１μｍとなるように絶縁膜２２を形成する。
【００４８】
続いて、上記の工程で形成した絶縁層２２に対して異方性エッチングを施す工程が行われる。この工程は、電極パッド１６の上方に形成されている絶縁膜２０及び絶縁膜２２を除去して電極パッド１６の一部を露出させるために設けられる。なお、ここで、絶縁層２２に対して施す異方性エッチングは、ＲＩＥ等のドライエッチングを用いることが好適である。
【００４９】
図４（ｂ）は、絶縁層２２に対して異方性エッチングを施す工程を示す図である。図４（ｂ）に示すように、ＲＩＥ等によるドライエッチングはレジストが塗布されていない半導体基板の全面に対して行われる。なお、図４（ｂ）において、符号Ｇは、ドライエッチングにより半導体基板に入射する反応性ガスを示している。
【００５０】
この反応性ガスＧは基板１０の表面（又は、絶縁膜１２、層間絶縁膜１４、パッシベーション膜１８等の接合面）に対してほぼ垂直に入射するため、反応性ガスＧの入射方向におけるエッチングが促進される。よって、基板１０の表面（又は、絶縁膜１２、層間絶縁膜１４、パッシベーション膜１８等の接合面）に対してほぼ平行な面に形成された絶縁層２０及び絶縁層２２が多くエッチングされることになる。その結果、図４（ｂ）中において、符号Ｐ１〜Ｐ４を付した箇所の絶縁層２０及び絶縁層２２が除去される。このようにして、符号Ｐ３を付した部分において電極パッド１６が露出する。なお、この際、全体をエッチングする代わりに、電気的な接続を必要とする部分のみ開口するように、すなわち図４（ｂ）のＰ３部のみ開口するように、レジストを用いてパターニング、エッチングを行ってももちろんよい。
【００５１】
以上の工程が終了すると、孔部Ｈ３の底面、露出させた電極パッド１６の表面、絶縁膜２２の内壁及び上部、並びにパッシベーション膜１８の上に下地膜２４を形成する工程が行われる。下地膜２４は、バリヤ層（バリヤメタル）及びシード層（シード電極）からなる。まずバリヤ層を形成し、その後、バリヤ層上にシード層を形成することで下地膜２４が成膜される。ここで、バリヤ層は、例えばＴｉＷあるいはＴｉＮから形成され、シード層はＣｕ、Ａｕ又はＡｇのいずれかから形成される。これらは、例えばＩＭＰ（イオンメタルプラズマ）法、又は、真空蒸着、スパッタリング、イオンプレーティング等のＰＶＤ（Phisical VaporDeposition）法、又はＣＶＤ法、あるいは無電解メッキ法を用いて形成される。例えば、バリヤ層は膜厚０．１μｍ程度のＴｉＷ、シード層は膜厚は０．４μｍ程度のＣｕとすることが好ましい。
【００５２】
図５は、下地膜２４を形成した状態を示す断面図である。図５に示すように、下地膜２４は、電極パッド１６に形成された開口部Ｈ２から基板１０に形成された孔部Ｈ３の内壁に亘って連続的に形成される。また、電極パッド１６の上方に形成された絶縁膜２２の側壁及びパッシベーション膜１８上にも下地膜２４が形成される。
【００５３】
バリヤ層とシード層からなる下地膜２４を上記のように形成した後、開口部Ｈ１，Ｈ２及び孔部Ｈ３からなる開口穴に第１メッキ処理を施すことで、その開口穴に導電部材を充填して外部接続用の接続端子を設ける。かかる接続端子を設ける工程について以下に具体的に説明する。
【００５４】
先ず、形成すべき外部接続用の接続端子の外形形状に沿って基板３０上にレジスト３２を形成する。レジスト３２としては、メッキ用液体レジスト又はドライフィルムなどを適用する。ここで、例えば形成すべき接続端子の外形形状が矩形であれば、レジスト３２も矩形形状に形成される。そこで、レジスト３２は、例えば開口径が１２０μｍ四方又は８０μｍ四方の開口をもつ形状とする。なお、このレジスト３２の開口径は接続端子を配置するピッチなどに応じて自由に調整する。
【００５５】
レジスト３２の高さは形成すべき接続端子の高さと同程度に設定され、その幅は、レジスト３２の倒れが生じない程度の幅以上に設定する。レジスト３２は、例えば半導体装置で一般的に設けられるＡｌ電極をエッチングする際に用いられるレジスト又は絶縁性を有する樹脂レジストを用いることもできるが、後述の工程で用いるメッキ液、エッチング液に対して耐性を持つことが前提である。なお、本実施形態では、形成すべき接続端子の外形形状の全てに沿って、即ち接続端子を取り囲むようにレジスト３２を形成する場合を例に挙げて説明する。
【００５６】
しかしながら、必ずしも接続端子を取り囲むようにレジスト３２を形成しなければならないという訳ではない。例えば、図６の紙面内の方向にのみ接続端子が隣接して形成される場合には、紙面に対して垂直な方向にはレジスト３２を形成しなくともよい。このように、レジスト３２は接続端子の外形形状の少なくとも一部に沿って形成される。
【００５７】
レジスト３２の形成にあたっては、まず、スピンコート法、ディッピング法、スプレーコート法等の方法により基板３０上の全面に、形成すべき接続端子の高さと同程度の膜厚にレジストを塗布する。あるいはドライフィルム、印刷法で形成してもよい。次に、プリベークを行った後で、所定のパターンが形成されたマスクを用いて露光処理及び現像処理を行い、レジストを所定形状にパターニングする。このような工程を経てレジスト３２が形成される。しかしながら、この方法でレジスト３２を形成すると、基板３０上の全面に塗布したレジストの一部が孔部Ｈ３内に入ってしまい、現像処理を行っても孔部Ｈ３内に残存して残渣になる虞がある。このため、例えばドライフィルムを用いることで、また、インクジェット装置やスクリーン印刷等の印刷法を用いて、レジスト３２を形成すべき位置にのみレジストの液滴を吐出して印刷することによりレジスト３２を形成する方法、すなわち孔部Ｈ３内部にレジストが入ることなくレジスト３２を形成する方法が最適である。
【００５８】
レジスト３２を基板３０上に形成すると、次に、カップ式メッキ装置を用いて図６（ｂ）に示すように、孔部Ｈ３の内部及び電極パッド１６の上部にメッキ処理を施して、孔部Ｈ３内部を導電材３４で埋め込む（充填する）とともに、基板３０上にレジスト３２と同程度の高さを有する導電材３４を形成する。なお、カップ式メッキ装置は、カップ形状の容器からメッキ液を噴出させてメッキすることを特徴とする装置である。これらの工程が本発明にいう開口穴に第１メッキ処理を施すことで導電部材を充填して接続端子を設ける工程である。
【００５９】
この第１メッキ処理では、例えば電気化学プレーティング （ＥＣＰ）法を用いて銅を埋め込む。ここで、第１メッキ処理における電極として下地膜２４の構成膜であるシード層を用いる。
【００６０】
図６（ｂ）は導電材３４からなる接続端子を形成した状態を示す断面図である。図６（ｂ）に示すように、導電材３４はレジスト３２が形成された部位以外の部位に形成されることになる。また、孔部Ｈ３の内部を導電材３４で埋め込むことにより、導電材３４と電極パッド１６とが図中符号Ｐ１０を付した箇所において電気的に接続される。ここで、導電材は電気抵抗の小さな銅を用いることが好ましい。これらにより、開口穴に第１メッキ処理を施すことで導電材（導電部材）３４を充填して接続端子を設ける第２工程が終了する。次いで、以下の第３工程を行う。
【００６１】
（第３工程）
第３工程は、導電材３４からなる接続端子の一端面（上面）に第２メッキ処理を施すことで蝋剤膜を設ける工程である。図７は第３工程の一例を示す図であり、図７（ａ）は導電材３４からなる接続端子の上面に蝋剤膜４０を形成した状態を示す断面図である。蝋剤膜４０は、Ｓｎ、ＳｎＡｇ、ＳｎＢｉ、ＳｎＣｕ、ＳｎＰｂ、Ｉｎ、Ａｕ、Ａｇ、ＳｎＡｕ、ＳｎＩｎのうちの少なくとも１つを含むものであれば適用できるが、例えばＳｎＡｇからなるものが好ましい。
【００６２】
また、蝋剤膜４０を形成する第２メッキ処理は、上記第２工程の第１メッキ処理と同様に、電極として下地膜２４の構成要素であるシード層を用いる。また、第２メッキ処理では、第１メッキ処理で用いたカップ式メッキ装置を用いることが好ましい。
次いで、剥離液を用いてレジスト３２を剥離（除去）する。図７（ｂ）はレジスト３２を除去した状態を示す断面図である。これらにより、導電材３４からなる接続端子の上面に第２メッキ処理を施すことで蝋剤膜４０を設ける第３工程が終了する。次いで、以下の第４工程を行う。
【００６３】
第４工程は、第２工程の第１メッキ処理（及び第３工程の第２メッキ処理）で用いたシード電極（下地膜２４の構成要素であるシード層）を、第３工程で設けた蝋剤膜４０をマスクとして電解エッチングにより溶解する工程である。第４工程の詳細について以下に説明する。
【００６４】
第４工程におけるシード電極の電解エッチングは、第２工程の第１メッキ処理及び第３工程の第２メッキ処理で使用したカップ式メッキ装置を用いて電解エッチングすることが好ましい。このように同一の装置を用いてメッキ処理と電解エッチングを行うことで、製造コストの低減化及び製造時間の短縮化を実現することができる。
【００６５】
そして、第４工程におけるシード電極の電解エッチングとしては、例えば、濃度１０パーセントのリン酸水溶液を用い、印加電圧を２ボルトとして、約１分間処理する。ここで、被処理基板であるウェハのサイズが大きい場合、ステップ状に印加電圧を上げていってもよい。このような電解エッチングでは、被処理基板の外周部からエッチングされていくので、シード電極がエッチングされた外周部はバリヤ層（バリヤメタル）が露出して抵抗が上がり、印加電圧が一定であると被処理基板の中心周辺をエッチングするのに時間がかかる。そこで、エッチングの進行に応じて印加電圧を上げていくことで、エッチング処理時間を短縮することができる。
【００６６】
上記の電解エッチングでは、第３工程で接続端子の上面に設けた蝋剤膜４０がＳｎＡｇなどからなるものであってエッチングされないので、マスクとして作用し、その接続端子をなす導電材３４に与えるダメージを最小限に留めることができる。
【００６７】
シード電極の電解エッチングが終了した後に、下地膜２４の他の構成要素であるバリヤ層（バリヤメタル）のエッチングを行う。このエッチングでは、例えばウェットエッチング処理する。バリヤメタルがＴｉＷの場合、過酸化水素水を用い、温度を５０℃として２分間ウェットエッチングする。このバリヤ層のエッチングにおいても、ＳｎＡｇなどからなる蝋剤膜４０はエッチングされずマスクとして作用するので、接続端子をなす導電材３４に与えるダメージを最小限に留めることができる。
これらにより、下地膜２４の構成要素であるシード層及びバリヤ層がエッチングされて除去され第４工程が終了する。図８は第４工程が終了した状態を示す断面図である。
【００６８】
上記第１工程から第４工程により、基板３０に導電材３４からなる接続端子が設けられる。その後、基板３０の底面側を研磨し、導電剤３４の底端部が基板３９に露出後、さらにウェットエッチングあるいはドライエッチングを用いて、基板３０の底面側のＳｉのみをエッチングすることで、導電剤３４の底端部を基板３０から完全に露出させることができる。
【００６９】
したがって、本実施形態の半導体装置の製造方法によれば、接続端子の製造時において、かかる接続端子にダメージを与えずに基板３０の全体について均一なエッチング処理をすることができるので、配線接続の信頼性が高く、製造コストを低減化することができる三次元実装基板を提供することができる。
【００７０】
（再配置配線）
次に、本発明を再配線（再配置配線）について適用した実施形態について説明する。まず、再配線について簡単に説明する。図９は、半導体装置に形成された再配線を説明するための図である。図９（ａ）に示すように、一連の製造工程を経て、半導体装置としての半導体チップ６１が半導体ウェハ６０に複数形成される。
【００７１】
図９（ｂ）に示すように、半導体チップ６１は矩形形状であり、その平行な一対の辺に沿って複数の電極６２が形成されている。図９（ｃ）は、半導体チップ６１の電極６２が形成されている部位の拡大図である。この図９（ｃ）に示すように、半導体チップ６１の表面には円形形状の電極パッド６３が複数個配列形成されており、各々の電極パッド６３は再配線６４によって電極６２の何れか１つ又は複数の電極６２に接続されている。
【００７２】
図１０は、図９（ｃ）中に示したＡ−Ａ線の断面矢視図である。なお、図１０においては、半導体チップ６１の表面にソルダーレジスト７７が形成され、電極パッド６３上にバンプ７８が形成され、更には根本補強樹脂７９が形成された状態を図示している。図１０において、電子回路が形成されたＳｉ等の基板７１上には電子回路の外部電極となる電極７３が形成されており、電極７３が形成されている部位以外の部位にはパッシベーション膜７２が形成されている。
【００７３】
パッシベーション膜７２上には、ポリイミド等の樹脂からなり、絶縁層としての絶縁層７４が形成されている。なお、絶縁層７４には電極７３の上部に開口部が設けられている。この開口部及び絶縁層７４上には、導電層７５，７６が形成されており、これらの導電層７５，７６上に再配線６４が設けられている。この再配線６４は、前述した実施形態により形成される。この再配線６４は、絶縁層７４に形成された開口部内に導電材が充填され、且つ導電材が絶縁層７４上に形成された構成である。電極７３の上方に形成された再配線６４の一部は図９（ｂ）及び図９（ｃ）に示した電極６２とされ、再配線６４の一方の端部は電極パッド６３とされる。
【００７４】
電極パッド６３とされている部位以外にはソルダーレジスト７７が形成されている。ソルダーレジスト７７は、まず再配線６４が形成されている半導体チップ６１の上面にソルダーレジストを塗布し、電極パッド６３とされている部分をフォトリソグラフィ又はレーザを用いて電極パッド６３を露出させることにより形成される。そして、ソルダーレジスト７７を形成した後で、バンプ７８が形成される。
【００７５】
バンプ７８は、例えばはんだバンプであり、印刷法等を用いて電極パッド６３上にはんだを印刷した後で、リフロー工程を経ることにより形成される。なお、バンプ７８は、はんだの他に銅等によって形成してもよい。バンプ７８を形成した後で、電極パッド５８からのバンプ７８の脱落を防止するための根本補強樹脂７９が形成される。なお、図１０に示したようなバンプ７８を形成せずにマザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成するようにしてもよい。この半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。
【００７６】
（電子機器）
上記実施形態の製造方法を用いて製造された半導体装置を備えた電子機器の例について説明する。
図１１は、本発明の一実施形態による回路基板の概略構成を示す斜視図である。図１１に示すように、本発明の一実施形態による半導体装置の製造方法により製造された半導体装置１０１が回路基板１００上に搭載されている。回路基板１００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１００には例えば銅等からなる配線パターンが所望の回路となるように形成されており、それらの配線パターンと半導体装置１０１の配線パターンとが機械的に接続され、又は、上述した異方性導電膜を用いて電気的な導通がとられている。
【００７７】
また、本発明の実施形態による半導体装置を有する電子機器として、図１２にはノート型パーソナルコンピュータ２００、図１３には携帯電話３００を示す。半導体装置又は上記の回路基板は各電子機器の筐体内部に配置される。
【００７８】
また、電子機器は、上記のノート型コンピュータ及び携帯電話に限られる訳ではなく、種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）及びエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置等の電子機器に適用することが可能である。
【００７９】
なお、上述した実施形態の「半導体チップ」を「電子素子」に置き換えて、電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどを挙げることができる。
【００８０】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【００８１】
【発明の効果】
以上の説明で明らかなように、本発明によれば、接続端子に設けた蝋剤膜をマスクとして電解エッチング処理を施すことで、メッキ処理で用いたシード電極を溶解して除去するので、半導体チップ間などを配線接続することができる接続端子を形成するときに、かかる接続端子にダメージを与えずに均一で良好なエッチング処理をすることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体基板の製造工程の一例を示す工程図である。
【図２】本発明の実施形態に係る半導体基板の製造工程の一例を示す工程図である。
【図３】本発明の実施形態に係る半導体基板の製造工程の一例を示す工程図である。
【図４】本発明の実施形態に係る半導体基板の製造工程の一例を示す工程図である。
【図５】本発明の実施形態に係る半導体基板の製造工程の一例を示す工程図である。
【図６】本発明の実施形態に係る半導体基板の製造工程の一例を示す工程図である。
【図７】本発明の実施形態に係る半導体基板の製造工程の一例を示す工程図である。
【図８】本発明の実施形態に係る半導体基板の製造工程の一例を示す工程図である。
【図９】半導体装置に形成された再配線を説明するための図である。
【図１０】図９（ｃ）中に示したＡ−Ａ線の断面矢視図である。
【図１１】本発明の一実施形態による回路基板の概略構成を示す斜視図である。
【図１２】本発明の一実施形態による半導体装置を有する電子機器の一例を示す図である。
【図１３】本発明の一実施形態による半導体装置を有する電子機器の他の例を示す図である。
【符号の説明】
１６    電極パッド（電極）
２４    下地膜（バリヤ層：バリヤメタル、シード層：シード電極）
３０    基板
３２    レジスト
３４    導電材（接続端子）
４０    蝋剤膜
６４    再配線
７３    電極
７４    絶縁層
Ｈ１    開口部
Ｈ２    開口部
Ｈ３    孔部（孔）
【図１】
2004207318.tif 000003
【図２】
2004207318.tif 000004
【図３】
2004207318.tif 000005
【図４】
2004207318.tif 000006
【図５】
2004207318.tif 000007
【図６】
2004207318.tif 000008
【図７】
2004207318.tif 000009
【図８】
2004207318.tif 000010
【図９】
2004207318.tif 000011
【図１０】
2004207318.tif 000012
【図１１】
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【図１２】
2004207318.tif 000014
【図１３】
2004207318.tif 000015