(57)【要約】 【目的】  本発明の目的は、水平電界型液晶パネル内の残留直流成分を除去して画質を向上させることができる液晶表示素子及びその製造方法を提供することにある。【解決手段】  本発明に係る液晶表示素子は、表示部と非表示部に定義された基板と、前記基板上に形成されたゲートラインと、前記ゲートラインと一直線に形成された共通ラインと、前記ゲートライン及び前記共通ラインと絶縁されるように交差して画素領域を決定するデータラインと、前記非表示部に位置して前記ゲートライン、前記共通ライン及び前記データラインのうちの少なくともいずれか一つと接続されて前記表示部の残留成分を蓄積して除去する少なくとも一つのキャパシタとを具備する。 【選択図】  図２
2004212951.tif 000002
【特許請求の範囲】
【請求項１】
表示部と非表示部に定義された基板と、前記基板上に形成されたゲートラインと、前記ゲートラインと平行に形成された共通ラインと、前記ゲートライン及び共通ラインと絶縁されるように交差して画素領域を決定するデータラインと、前記非表示部に位置して前記ゲートライン、前記共通ライン及び前記データラインのうちの少なくともいずれか一つと接続されて、前記表示部の残留成分を蓄積して除去する少なくとも一つのキャパシタを具備することを特徴とする液晶表示素子。
【請求項２】
前記基板の表示部に形成されて前記共通ラインと接続された共通電極と、前記ゲートライン及び前記データラインの交差部に形成された薄膜トランジスタと、前記ゲートラインと前記データラインの間に形成されたゲート絶縁膜と、前記薄膜トランジスタを保護するために前記ゲート絶縁膜上に形成された保護膜と、前記薄膜トランジスタと接続されて前記共通電極と水平電界を生成する画素電極をさらに具備することを特徴とする請求項１記載の液晶表示素子。
【請求項３】
前記キャパシタは、前記ゲートライン及び前記共通ラインのうちの少なくともいずれか一つと接続された第１キャパシタと、前記データラインと接続された第２キャパシタとを含むことを特徴とする請求項２記載の液晶表示素子。
【請求項４】
前記基板の非表示部に形成されて前記第１キャパシタに接続された第１静電気防止手段と、前記基板の非表示部に形成されて前記第２キャパシタに接続された第２静電気防止手段とをさらに具備することを特徴とする請求項３記載の液晶表示素子。
【請求項５】
前記第１キャパシタは、前記第１静電気防止手段と接続された第１ショーティングバーと、前記第１ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第１ショーティングバーと重畳するように形成された第１ダミーラインとを含むことを特徴とする請求項４記載の液晶表示素子。
【請求項６】
前記第１ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする請求項５記載の液晶表示素子。
【請求項７】
前記第１ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする請求項５記載の液晶表示素子。
【請求項８】
前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする請求項５記載の液晶表示素子。
【請求項９】
前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする請求項５記載の液晶表示素子。
【請求項１０】
前記第２キャパシタは、前記第２静電気防止手段と接続された第２ショーティングバーと、前記第２ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第２ショーティングバーと重畳するように形成された第２ダミーラインとを含むことを特徴とする請求項４記載の液晶表示素子。
【請求項１１】
前記第２ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする請求項１０記載の液晶表示素子。
【請求項１２】
前記第２ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする請求項１０記載の液晶表示素子。
【請求項１３】
前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする請求項１０記載の液晶表示素子。
【請求項１４】
前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする請求項１０記載の液晶表示素子。
【請求項１５】
表示部と非表示部に定義された基板を用意する段階と、前記基板上にゲートラインを形成する段階と、前記ゲートラインと平行に共通ラインを形成する段階と、前記ゲートライン及び前記共通ラインと絶縁されるように交差して画素領域を決定するデータラインを形成する段階と、前記非表示部に位置して前記ゲートライン、前記共通ライン及び前記データラインのうちの少なくともいずれか一つと接続されて、前記表示部の残留成分を蓄積して除去する少なくとも一つのキャパシタを形成する段階とを含むことを特徴とする液晶表示素子の製造方法。
【請求項１６】
前記基板の表示部に前記共通ラインに接続された共通電極を形成する段階と、前記ゲートライン及び前記データラインの交差部に薄膜トランジスタを形成する段階と、前記ゲートラインと前記データラインの間にゲート絶縁膜を形成する段階と、前記薄膜トランジスタを保護するために前記ゲート絶縁膜上に保護膜を形成する段階と、前記薄膜トランジスタと接続されて前記共通電極と水平電界を生成する画素電極を形成する段階とをさらに含むことを特徴とする請求項１５記載の液晶表示素子の製造方法。
【請求項１７】
前記少なくとも一つのキャパシタは、前記ゲートライン及び前記共通ラインのうちの少なくともいずれか一つと接続された第１キャパシタと、前記データラインと接続された第２キャパシタとを含むことを特徴とする請求項１６記載の液晶表示素子の製造方法。
【請求項１８】
前記基板の非表示部に前記第１キャパシタに接続された第１静電気防止手段を形成する段階と、前記基板の非表示部に前記第２キャパシタに接続された第２静電気防止手段を形成する段階とをさらに含むことを特徴とする請求項１７記載の液晶表示素子の製造方法。
【請求項１９】
前記第１キャパシタは、前記第１静電気防止手段と接続された第１ショーティングバーと、前記第１ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第１ショーティングバーと重畳するように形成された第１ダミーラインとを含むことを特徴とする請求項１７記載の液晶表示素子の製造方法。
【請求項２０】
前記第１ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする請求項１９記載の液晶表示素子の製造方法。
【請求項２１】
前記第１ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする請求項１９記載の液晶表示素子の製造方法。
【請求項２２】
前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする請求項１９記載の液晶表示素子の製造方法。
【請求項２３】
前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする請求項１９記載の液晶表示素子の製造方法。
【請求項２４】
前記第２キャパシタは、前記第２静電気防止手段に接続された第２ショーティングバーと、前記第２ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第２ショーティングバーと重畳するように形成された第２ダミーラインとを含むことを特徴とする請求項１７記載の液晶表示素子の製造方法。
【請求項２５】
前記第２ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする請求項２４記載の液晶表示素子の製造方法。
【請求項２６】
前記第２ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする請求項２４記載の液晶表示素子の製造方法。
【請求項２７】
前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする請求項２４記載の液晶表示素子の製造方法。
【請求項２８】
前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする請求項２４記載の液晶表示素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示素子に関わり、特に、水平電界型液晶パネル内の残留直流成分を除去して画質を向上させることができる、液晶表示素子及びその製造方法に関するものである。
【背景技術】
【０００２】
通常の液晶表示素子は、スイッチング素子として薄膜トランジスタ(Thin Film Transistor：以下”TFT”と言う)を利用して自然な動画像を表示している。このような液晶表示素子はブラウン管に比べて小型化が可能で、携帯用テレビ、ノートブック・コンピューター及びラップ−トップ型パーソナル・コンピューターなどのモニターとして商品化されている。
【０００３】
液晶表示素子は、画素がゲートラインとデータラインの交差部のそれぞれに配列された画素マトリクスに、テレビ信号のようなビデオ信号に該当する画像を表示する。画素のそれぞれは、データラインからのデータ信号の電圧レベルにより透過光量を調節する液晶セルを含む。TFTはゲートラインとデータラインの交差部に設置されて、ゲートラインからのスキャン信号(ゲートパルス)に応答して、液晶セルの方へ伝送されるデータ信号を切り換える。
【０００４】
このような液晶表示素子は、液晶を駆動させる電界の方向により垂直方向電界が印加される垂直電界型液晶表示素子と、水平電界が印加されて視野角が広くなる水平電界型液晶表示素子とに大別することができる。
【０００５】
水平電界型液晶表示素子は、垂直電界型液晶表示素子とは異なって、画素セル内の液晶が水平電界により水平方向を基準として回転することにより、視野角が広いという長所がある。
【０００６】
図１は、従来の水平電界型液晶表示素子の信号ラインを示す図面である。
図１を参照すると、TFTアレイが形成された下部基板(２)上には、共通電極に共通電圧(Vcom)を供給するための多数の共通ライン(CL１)〜(CLm)と、ゲート電極にゲート電圧を供給するための多数のゲートライン(GL１)〜(GLm)と、画素電極にデータ電圧を供給するための多数のデータライン(DL１)〜(DLn)を具備する。
【０００７】
共通ライン(CL１)〜(CLm)はゲートライン(GL１)〜(GLm)と並んだ方向にm個形成される。
【０００８】
ゲートライン(GL１)〜(GLm)は、共通ライン(CL１)〜(CLm)と並んだ方向に共通ライン(CL１)〜(CLm)と交番的にm個形成されて、TFTのゲート電極にゲート電圧を供給する。
【０００９】
データライン(DL１)〜(DLn)は、ゲートライン(GL１)〜(GLm)と垂直した方向にn個形成されて、データ信号をTFTのドレイン電極を通して画素電極に印加する。このようなデータライン(DL)と交差する共通ライン(CL)及びゲートライン(SL)の交差部には画素領域が形成されて、データライン(DL)とゲートライン(GL)の交差部には薄膜トランジスタが形成される。
【００１０】
供給ライン(SL)は共通ライン(CL)に共通電圧を供給する。この供給ライン(SL)は、少なくともゲートライン(GL１)〜(GLm)と垂直な方向に下部基板(２)の両側端に形成される。このような供給ライン(SL)と、ゲートライン(GL)、データライン(DL)及び共通ライン(CL)を含む信号ラインとの間には、静電気防止回路(４，８)が設置される。
【００１１】
従来、水平電界型液晶表示素子のゲートライン(GL１)〜(GLm)とデータライン(DL１)〜(DLn)は、TFTの製造誤差及び作業エラーにより断線する事故が時々発生した。ゲートライン(GL１)〜(GLm)が断線した場合、一部TFTが駆動しなくなり、またデータライン(DL１)〜(DLn)が断線した場合、一部TFTにデータ信号が供給されなくなる。このようなゲートライン(GL１)〜(GLm)及びデータライン(DL１)〜(DLn)が断線しているのかの可否は、図示しないテスト回路で検査する。テストが完了した後、テスト信号や液晶パネル内の残留直流成分は供給ライン(SL)を経由してバイパスすることにより除去される。
【００１２】
一方、TFTの動作をテストするために、それぞれのゲートショーティングバー(１２)とデータショーティングバー(１０)に電圧を加えて得た出力電圧値でTFTの正常的な動作可否を感知する。
【００１３】
ゲートショーティングバー(１２)は、ゲートライン(GL)及び共通ライン(CL)の中の少なくともいずれか一つと連結されており、データショーティングバー(１０)は、データライン(DL)に連結されている。ゲートショーティングバー(１２)に接続されたゲートライン(GL)及び共通ライン(CL)の中の少なくともいずれか一つは、静電気を防止することができる静電気防止回路(８)を通して供給ライン(SL)と接続されており、データショーティングバー(１０)に接続されたデータライン(DL)は、静電気を防止することができる静電気防止回路(４)を通して供給ライン(SL)に接続されている。供給ライン(SL)は下部基板(２)の表示領域の周囲を取り囲み、データライン(DL)、ゲートライン(GL)及び共通ライン(CL)のそれぞれの両縁端に形成された静電気防止回路(４、８)に連結されている。
【００１４】
このように、従来の液晶表示素子は、供給ライン(SL)を通してバイパスループ(bypass loop)が形成されていて、このバイパスループを通して液晶パネル内に残留する直流成分や電源オフ信号はバイパスされて自然放電することにより除去される。
【００１５】
しかし、バイパスループと信号ラインとの接触不良、あるいはバイパスループの欠陷が発生した場合、残留直流成分が液晶パネルの表示領域に加えられることにより、液晶パネル内の汚染物質が励起されて表示領域の画質が低下する。特に、図示しない液晶注入口の周辺を中心に染みなどが現われて画質が低下する問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従って、本発明の目的は、水平電界型液晶パネル内の残留直流成分を除去して画質を向上させることができる液晶表示素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記の目的を達成するために、本発明に係る液晶表示素子は、表示部と非表示部に定義された基板と、前記基板上に形成されたゲートラインと、前記ゲートラインと平行に形成された共通ラインと、前記ゲートライン及び前記共通ラインと絶縁されるように交差して画素領域を決定するデータラインと、前記非表示部に位置して前記ゲートライン、前記共通ライン及び前記データラインのうちの少なくともいずれか一つと接続されて、前記表示部の残留成分を蓄積して除去する少なくとも一つのキャパシタを具備することを特徴とする。
【００１８】
前記液晶表示素子は、前記基板の表示部に形成されて前記共通ラインと接続された共通電極と、前記ゲートライン及び前記データラインの交差部に形成された薄膜トランジスタと、前記ゲートラインと前記データラインの間に形成されたゲート絶縁膜と、前記薄膜トランジスタを保護するために前記ゲート絶縁膜上に形成された保護膜と、前記薄膜トランジスタと接続されて前記共通電極と水平電界を生成する画素電極をさらに具備することを特徴とする。
【００１９】
前記キャパシタは、前記ゲートライン及び前記共通ラインのうちの少なくともいずれか一つと接続された第１キャパシタと、前記データラインと接続された第２キャパシタとを含むことを特徴とする。
【００２０】
前記液晶表示素子は、前記基板の非表示部に形成されて前記第１キャパシタに接続された第１静電気防止手段と、前記基板の非表示部に形成されて前記第２キャパシタに接続された第２静電気防止手段とをさらに具備することを特徴とする。
【００２１】
前記第１キャパシタは、前記第１静電気防止手段と接続された第１ショーティングバーと、前記第１ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第１ショーティングバーと重畳するように形成された第１ダミーラインとを含むことを特徴とする。
【００２２】
前記第１ショーティングバーは、前記ゲートライン及び前記データラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする。
【００２３】
前記第１ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする。
【００２４】
前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする。
【００２５】
前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする。
【００２６】
前記第２キャパシタは、前記第２静電気防止手段と接続された第２ショーティングバーと、前記第２ショーティングバー上に形成された少なくとも一層の絶縁膜と、前記少なくとも一層の絶縁膜上に前記第２ショーティングバーと重畳するように形成された第２ダミーラインとを含むことを特徴とする。
【００２７】
前記第２ショーティングバーは、前記ゲートライン及びデータラインのうちのいずれか一つと同一な金属で形成されたことを特徴とする。
【００２８】
前記第２ダミーラインは、前記画素電極と同一な金属で形成されたことを特徴とする。
【００２９】
前記少なくとも一層の絶縁膜は、前記ゲート絶縁膜及び前記保護膜であることを特徴とする。
【００３０】
前記少なくとも一層の絶縁膜は、前記保護膜であることを特徴とする。
【００３１】
上記の目的を達成するために、本発明に係る液晶表示素子の製造方法は、表示部と非表示部に定義された基板を用意する段階と、前記基板上にゲートラインを形成する段階と、前記ゲートラインと平行に共通ラインを形成する段階と、前記ゲートライン及び前記共通ラインと絶縁されるように交差して画素領域を決定するデータラインを形成する段階と、前記非表示部に位置して前記ゲートライン、前記共通ライン及び前記データラインのうちの少なくともいずれか一つと接続されて、前記表示部の残留成分を蓄積して除去する少なくとも一つのキャパシタを形成する段階とを含むことを特徴とする。
【発明の効果】
【００３２】
本発明に係る液晶表示素子は、液晶パネル内の信号ライン間の接触不良やバイパスループのオープンにより残留する直流成分を除去するためのバイパスキャパシタが形成されている。このバイパスキャパシタは、ゲート絶縁膜及び/あるいは保護膜を間に置いて形成されるショーティングバーとダミーラインを通して形成される。このバイパスキャパシタを通して残留直流成分が蓄積することにより液晶パネルの表示部で残留直流成分による画質低下を防止することができる。
【発明を実施するための最良の形態】
【００３３】
前記目的以外の本発明の他の目的及び利点は、添付した図面を参照した本発明の好ましい実施例についての詳細な説明を通して明らかになる。
【００３４】
以下、発明の実施例を、添付した図２乃至図６Ｂを参照して詳しく説明する。
図２は本発明に係るIPS(In-Plane Switching)モードの液晶表示素子を示す平面図である。
図２を参照すると、本発明に係るIPSモードの液晶表示素子は、共通電極に共通電圧(Vcom)を供給する多数の共通ライン(CL１)〜(CLm)と、ゲート電圧をTFTのゲート電極に供給する多数のゲートライン(GL１)〜(GLm)と、データ電圧をTFTのドレイン電極を通して画素電極に供給する多数のデータライン(DL１)〜(DLn)と、データライン(DL１)〜(DLn)の終端に形成される第１バイパスキャパシタ(C１)と、ゲートライン(GL１)〜(GLm)の終端に形成される第２バイパスキャパシタ(C２)を具備する。ここで、共通ライン(CL)、ゲートライン(GL)及びデータライン(DL)は表示部(６２)に形成されていて、第１及び第２バイパスキャパシタ(C１、C２)は表示部(６２)を除いた非表示部に形成される。
【００３５】
共通ライン(CL１)〜(CLm)は、ゲートライン(GL１)〜(GLm)と並んだ方向にm個形成されており、共通ライン(CL１)〜(CLm)に共通電圧を供給するための供給ライン(SL)は、ゲートライン(GL１)〜(GLm)と垂直な方向に下部基板(３２)の両側端に形成される。共通ライン(CL)は、第２ショーティングバー(４２)と直接連結されるか、第２ショーティングバー(４２)と連結された第３静電気防止回路(３８)に接続される。
【００３６】
ゲートライン(GL１)〜(GLm)は、共通ライン(CL１)〜(CLm)と並んだ方向に共通ライン(CL１)〜(CLm)と交番的にm個形成されて、ゲート電圧をTFTのゲート電極に印加する。ゲートライン(GL)は、第２ショーティングバー(４２)と連結された第３静電気防止回路(３８)にそれぞれ接続されるか、第２ショーティングバー(４２)と直接連結される。
【００３７】
データライン(DL１)〜(DLn)は、ゲートライン(GL１)〜(GLm)と垂直な方向にn個形成されて、データ信号をTFTのドレイン電極を通して画素電極に印加する。データライン(DL)の中から奇数番目のデータライン(DL１、DL３、...DL(n-３)、DL(n-１))は、第１ショーティングバー(４０)と連結される。また、奇数番目のデータライン(DL１、DL３、...DL(n-３)、DL(n-１))のそれぞれと第１連結ライン(４４)との間には、第１静電気防止回路(３４)が位置する。データライン(DL)の中から偶数番目のデータライン(DL２、DL４、...DL(n-２)、DLn)は、第１ショーティングバー(４０)と連結される。また、偶数番目のデータライン(DL２、DL４、...DL(n-２)、DLn)のそれぞれと第２連結ライン(４６)との間には、第２静電気防止回路(３６)が位置する。
【００３８】
このようなゲートライン(GL)とデータライン(DL)の交差部の下部基板(３２)には、図３及び図４に図示したようにTFTが形成されていて、データライン(DL)とゲートライン(GL)及び共通ライン(CL)により定義された画素領域には、画素電極(７２)がマトリクス形態に配置される。また、前記画素領域には、画素電極(７２)と水平電界を生成するように画素電極(７２)と交番的にストライプ形態で共通電極(７６)が形成される。
【００３９】
TFTは、ゲートライン(GL)に接続されたゲート電極(６６)、データライン(DL)に接続されたソース電極(６８)及びコンタクトホール(７４)を通して画素電極(７２)に接続されたドレイン電極(７０)を具備する。また、TFTは、ゲート電極(６６)に供給されるゲート電圧により、ソース電極(６８)とドレイン電極(７０)の間に道通チャンネルを形成するための半導体層(７８、８０)をさらに具備する。この半導体層(７８、８０)は、ゲート絶縁膜(８２)上に形成される。このようなTFTは、ゲートライン(GL)からのゲート信号に応答してデータライン(DL)からのデータ信号を選択的に画素電極(７２)へ供給する。
【００４０】
画素電極(７２)は、データライン(DL)とゲートライン(GL)により分割された画素領域に位置しており、光透過率が高い透明伝導性物質で構成される。また、画素電極(７２)は、下部基板(３２)の全面に塗布される保護層(８４)上に形成されていて、保護層(８４)を貫通するコンタクトホール(７４)を通してドレイン電極(７０)と電気的に接続される。
【００４１】
共通電極(７６)は、データライン(DL)とゲートライン(GL)により分割された画素領域に画素電極(７２)と交番的に配置されている。共通電極(７６)は、下部基板(３２)上に、ゲートライン(GL)、データライン(DL)及び画素電極(７２)のうちの少なくともいずれか一つと同一な金属で形成される。
【００４２】
このように、TFT、画素電極(７２)及び共通電極(７６)が形成された下部基板(３２)は、図５に図示したように、液晶層(６０)を間に置いてブラックマトリクス(５４)、カラーフィルター(５６)及び平坦化層(５８)が形成された上部基板(３１)と対面的に配置される。
【００４３】
ブラックマトリクス(５４)は、上部基板(３１)上にマトリクス形態に形成されていて、上部基板(３１)の表面をカラーフィルター(５６)が形成される多数のセル領域に分けると同時に、隣接セル間の光干渉を防止する役目をする。このブラックマトリクス(５４)により、セル単位に区分された上部基板(３１)上に、赤、緑、青の三原色のカラーフィルター(５６)が順次的に形成される。このカラーフィルター(５６)は、顔料が分散されたアクリル、あるいはポリイミド系樹脂で形成されており、混色を防止するために、ブラックマトリクス(５４)上で互いに分離するように形成される。カラーフィルター(５６)の表面には、カラーフィルター(５６)の汚染防止と、分離して形成された赤、緑、青色のカラーフィルター(５６)間の段差を補償して上部基板(３１)を平坦化させるための平坦化層(５８)が形成される。
【００４４】
このような液晶表示素子は、TFTのゲート電極(６６)にゲートハイパルスが印加されると、ソース電極(６８)とドレイン電極(７０)の間にチャンネルが形成されるスキャニング期間の間、水平方向に対向している画素電極(７２)と共通電極(７６)の間に、ビデオデータ電圧と共通電圧との差の電圧に該当する水平電界が印加される。この水平電界により液晶層(６０)の液晶が駆動することにより、バックライトから入射される光の光量を調節する。
【００４５】
一方、本発明に係る液晶表示素子の第１バイパスキャパシタ(C１)は、データライン(DL)の終端と接続されるように非表示領域に形成される。この第１バイパスキャパシタ(C１)は、図６Ａに図示したように、ゲート絶縁膜(８２)及び保護膜(８４)を間に置いて形成される第１ショーティングバー(４０)と第１ダミーライン(５２)で構成される。あるいは、図６Ｂに図示したように、ゲート絶縁膜(８２)上に形成された第１ショーティングバー(４０)と、そのショーティングバー(４０)と保護膜(８４)を間に置いて重畳されるように形成される第１ダミーライン(５２)で構成される。すなわち、第１ショーティングバー(４０)は、ゲート電極(６６)と同一なゲート金属で同時に形成されるか、ソース及びドレイン電極(６８、７０)と同一なデータ金属で同時に形成される。第１ダミーライン(５２)は、画素電極(７２)と同一な金属である透明伝導性金属で画素電極(７２)と同時に形成され、第１ダミーライン(５２)には所定の電界を加えたり、または加えないこともある。ここで、透明伝導性金属としては、インジウム−スズ−酸化物(Indium-Tin-Oxide)、インジウム−亜鉛−酸化物(Indium-Zinc-Oxide)、あるいはインジウム−スズ−亜鉛−酸化物(Indium-Tin-Zinc-Oxide)などが利用される。
【００４６】
ゲート金属で第１ショーティングバー(４０)を形成する場合は、ゲート絶縁膜(８２)及び保護膜(８４)を間に置いて、第１ショーティングバー(４０)と第１ダミーライン(５２)で構成された第１バイパスキャパシタ(C１)が形成される。データ金属で第１ショーティングバー(４０)を形成する場合は、保護膜(８４)を間に置いて、第１ショーティングバー(４０)と第１ダミーライン(５２)で構成された第１バイパスキャパシタ(C１)が形成される。
【００４７】
第２バイパスキャパシタ(C２)は、ゲートライン(GL)の終端と接続されるように非表示領域に形成される。この第２バイパスキャパシタ(C２)は、保護膜(８４)、あるいはゲート絶縁膜(８２)及び保護膜(８４)を間に置いて形成される、第２ショーティングバー(４２)と第２ダミーライン(５０)で構成される。あるいは、図６Ｂに図示したように、ゲート絶縁膜(８２)上に形成された第２ショーティングバー(４２)と、そのショーティングバー(４２)と保護膜(８４)とを間に置いて、重畳されるように形成される第２ダミーライン(５０)で構成される。すなわち、第２ショーティングバ(４２)は、ゲート電極(６６)と同一なゲート金属で同時に形成されるか、ソース及びドレイン電極(６８、７０)と同一なデータ金属で同時に形成される。第２ダミーライン(５０)は、画素電極(７２)と同一な透明伝導性金属で画素電極(７２)と同時に形成される。このような第２ダミーライン(５０)には所定の電界を加えたり、または加えないこともある。
【００４８】
ゲート金属で第２ショーティングバー(４２)を形成する場合は、ゲート絶縁膜(８２)及び保護膜(８４)を間に置いて、第２ショーティングバー(４２)と第２ダミーライン(５０)で構成された第２バイパスキャパシタ(C２)が形成される。データ金属で第２ショーティングバー(４２)を形成する場合は、保護膜(８４)を間に置いて、第２ショーティングバー(４２)と第２ダミーライン(５０)で構成された第２バイパスキャパシタ(C２)が形成される。
【００４９】
このような第１及び第２バイパスキャパシタ(C１、C２)は、データライン(DL)に接続される第１ショーティングバー(４０)と、ゲートライン(GL)に接続される第２ショーティングバー(４２)と、等電位を成す共通ライン(CL)とで構成されたバイパスループの断線(open)が発生した際に、液晶パネル内に残留成分を蓄積して徐々に放電させる。このように、バイパスループの断線の時にも、液晶パネル内に残留する直流成分や電源オフ信号を、第１及び第２バイパスキャパシタ(C１、C２)に蓄積した後に除去することにより、液晶パネルの損傷を最小化して画質を向上させることができる。
【００５０】
以上説明した内容を通して当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能である。
【図面の簡単な説明】
【００５１】
【図１】従来の水平電界型液晶表示素子を示す平面図。
【図２】本発明に係る水平電界型液晶表示素子を示す平面図。
【図３】図２に図示したゲートラインとデータラインの交差部の間に形成される１画素の下部基板を示す平面図。
【図４】図３で線”Ｉ-Ｉ’”に沿って切り取った１画素の下部基板を示す断面図。
【図５】図２に図示した１画素の上部基板を示す断面図。
【図６Ａ】図２に図示した第１及び第２バイパスキャパシタを詳細に示す断面図。
【図６Ｂ】図２に図示した第１及び第２バイパスキャパシタを詳細に示す断面図。
【符号の説明】
【００５２】
２、３２：下部基板
４，６，８，３４，３６，３８：静電気防止回路
１０，１２，４０，４２：ショーティングバー
１４、１６：連結ライン
５０、５２：ダミーライン
５４：ブラックマトリクス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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