(57)【要約】    【課題】  画素領域に高集積化に対応するミニPウェルを安定的に形成することができるCMOSイメージセンサの製造方法を提供すること。    【解決手段】  周辺領域100及び画素領域200が画定された半導体基板10を準備するステップと、周辺領域100のノーマルPウェル形成領域のみを露出させた第1フォトレジストパターンを形成するステップと、ノーマルPウェル形成領域に段階的なイオン注入法を用いて、第1P型不純物イオンを注入し、ノーマルPウェル14を形成するステップと、第1フォトレジストパターンを除去した後、画素領域200のミニPウェル形成領域のみを露出させた第２フォトレジストパターンを形成するステップと、ミニPウェル形成領域に第２P型不純物イオンを注入し、ミニPウェル14を形成するステップとを含み、第1フォトレジストパターンの厚さを、第２フォトレジストパターンの厚さに比べて厚く形成する。【選択図】  図2D
2004282036.tif 000002
【特許請求の範囲】
【請求項１】
ノーマルPウェル形成領域を備えた周辺領域及びミニPウェル形成領域を備えた画素領域が画定された半導体基板を準備するステップと、
前記半導体基板にフィールド酸化膜を形成することにより、前記周辺領域及び前記画素領域を電気的に分離するステップと、
前記半導体基板上に、ノーマルPウェル用マスクを利用して、前記ノーマルPウェル形成領域のみを露出させた第1フォトレジストパターンを形成するステップと、
前記露出させたノーマルPウェル形成領域に、段階的なイオン注入法を用いて、第1P型不純物イオンを注入することにより、ノーマルPウェルを形成するステップと、
前記第1フォトレジストパターンを除去するステップと、
前記半導体基板上に、ミニPウェル用マスクを利用して、前記ミニPウェル形成領域のみを露出させた第２フォトレジストパターンを形成するステップと、
前記露出させたミニPウェル形成領域に、イオン注入法を用いて、第２P型不純物イオンを注入することにより、ミニPウェルを形成するステップと、
前記第２フォトレジストパターンを除去するステップと、
を含み、
前記第1フォトレジストパターンの厚さを、前記第２フォトレジストパターンの厚さに比べて厚く形成することを特徴とするCMOSイメージセンサの製造方法。
【請求項２】
前記第1フォトレジストパターンの厚さが20000Å以上であり、前記第２フォトレジストパターンの厚さが10000Å以下であることを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【請求項３】
前記第1及び第２P型不純物イオンが、Bイオンであることを特徴とする請求項１または２に記載のCMOSイメージセンサの製造方法。
【請求項４】
前記ノーマルPウェルを形成するステップにおいて、不純物イオン濃度及びイオンの注入エネルギが異なる条件下で、4回のイオン注入を行うことを特徴とする請求項３に記載のCMOSイメージセンサの製造方法。
【請求項５】
前記4回のイオン注入が、
5.0E12×4/cm3の不純物イオン濃度及び350keVのイオンエネルギで行う第1イオン注入ステップと、
1.5E12×4/cm3の不純物イオン濃度及び150keVのイオンエネルギで行う第２イオン注入ステップと、
5.0E11×4/cm3の不純物イオン濃度及び80keVのイオンエネルギで行う第3イオン注入ステップと、
2.0E12×4/cm3の不純物イオン濃度及び20keVのイオンエネルギで行う第4イオン注入ステップと
を含むことを特徴とする請求項４に記載のCMOSイメージセンサの製造方法。
【請求項６】
前記ミニPウェルを形成するステップにおけるイオン注入が、不純物イオン濃度及びイオン注入エネルギが異なる条件下で行う2回のイオン注入か、または１回のみのイオン注入であることを特徴とする請求項３に記載のCMOSイメージセンサの製造方法。
【請求項７】
前記2回のイオン注入を、
5.0E11×4/cm3の不純物イオン濃度、80keVのイオン注入エネルギで行う第1イオン注入ステップと、
2.0E12×4および2.4E12×4/cm3の不純物イオン濃度、それぞれ20keVのイオン注入エネルギで行う第２イオン注入ステップと
で行うことを特徴とする請求項６に記載のCMOSイメージセンサの製造方法。
【請求項８】
前記１回のイオン注入を、2.0E12×4/cm3の不純物イオン濃度、20keVのイオン注入エネルギ、または2.4E12×4/cm3の不純物イオン濃度、20keVのイオン注入エネルギで行うことを特徴とする請求項６に記載のCMOSイメージセンサの製造方法。
【請求項９】
前記フィールド酸化膜を形成するステップの前に、前記フィールド酸化膜を取り囲むように、Nチャネルストップ領域を形成するステップを、さらに含むことを特徴とする請求項１に記載のCMOSイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、CMOSイメージセンサの製造方法に関し、特に、画素領域に、高集積化に対応するミニPウェルを安定的に形成することができるCMOSイメージセンサの製造方法に関する。
【背景技術】
【０００２】
一般に、CMOSイメージセンサは、光学映像を電気信号に変換する半導体素子であって、光を感知する光感知部分と感知された光を電気信号に変換してデータ化するロジック回路部分とによって構成されている。このCMOSイメージセンサには、CMOS技術を利用して作製された、画素数と同じ数のMOSトランジスタが用いられており、それらのMOSトランジスタの出力を順に検出するスイッチング方式が採用されている。
【０００３】
このようなCMOSイメージセンサは画素領域と周辺領域とで構成されており、画素領域には画素アレイが形成され、周辺領域にはNMOS及びPMOSトランジスタが各々形成されている。
【０００４】
図１は、一般的なCMOSイメージセンサを構成する画素アレイの単位画素を示す回路図である。図1に示したように、画素アレイの単位画素は、受光素子である1個のフォトダイオードPDと4個のトランジスタTx、Rx、Dx、Sxを含んで構成されている。また、4個のトランジスタTx、Rx、Dx、Sxは、それぞれ、フォトダイオードPDに集束される光電荷をフローティングノードFに伝送する伝送トランジスタ(Transfer transistor)Tx、フローティングノードFに保存されている電荷を排出してリセットさせるリセットトランジスタ(Reset transistor)Rx、ソースフォロアバッファ増幅器として作用する駆動トランジスタ(Drive transistor)Dx、及びスイッチングとアドレッシングの役割をする選択トランジスタ(Select transistor)Sxとで構成されている。さらに、フローティングノードFにはキャパシタンスCfdが接続され、単位画素の外部には、出力信号を読むことができるように、ロードトランジスタが設けられている。
【０００５】
ここで、周辺領域のNMOSトランジスタはノーマルNMOSトランジスタであり、単位画素の伝送トランジスタTx及びリセットトランジスタRxは、しきい値電圧が低いかまたはデプレッション型のNMOSトランジスタである。また、駆動トランジスタDx及び選択トランジスタSxは、通常のエンハンスメント型NMOSトランジスタである。したがって、伝送トランジスタTx及びリセットトランジスタRxは、Pウェルの形成なしにネイティブNMOSトランジスタで形成され、周辺領域のNMOSトランジスタ、駆動トランジスタDx及び選択トランジスタSxの活性領域にはPウェルが形成されている。
【０００６】
通常、周辺領域に形成されるPウェルはノーマルPウェルと呼ばれる。一方、駆動トランジスタDx及び選択トランジスタSxのPウェルは、その大きさがノーマルPウェルより小さいので、ミニPウェルと呼ばれる。例えば、0.35μm技術のCMOSイメージセンサを製造する場合には、上記のようなノーマルPウェルとミニPウェルを区別することなく、ノーマルPウェル用マスク部とミニPウェル用マスク部とにより構成された1つのマスクを利用して、ノーマルPウェル及びミニPウェルを１つの工程で形成することが行われている。
【０００７】
しかし、高集積化に伴い素子が微細化されてきており、例えば、0.18μm技術のCMOSイメージセンサの場合、単位画素の大きさが約3ないし4μmまで微細化され、ミニPウェルの面積が0.5μm×0.8μmまで微細化されてきている。一方、ノーマルPウェルの深さはより深くなってきているため、約700keVという高エネルギのイオン注入が要求されている。
【０００８】
このような高エネルギのイオン注入時に、フォトレジスト膜のチャネリングが起こらないようにするためには、フォトレジスト膜の厚さを少なくとも20000Å程度まで厚くする必要がある。それに対して、0.5μm×0.8μmというように狭い面積のミニPウェルを画定するためには、マスク解像度を考慮すると、フォトレジスト膜の厚さを10000Å以下に薄くし、それに応じてイオン注入の条件を変更しなければならない。このように、フォトレジスト膜の厚さとイオン注入エネルギと解像度との間には、相矛盾する関係があるので、画素領域に、ミニPウェルを安定的に形成することが難しくなってきている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述した従来技術の問題点を解決するためになされたものであって、その目的は、高集積化に対応するミニPウェルを、画素領域に安定的に形成することができるCMOSイメージセンサの製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するための本発明に係るCMOSイメージセンサの製造方法は、ノーマルPウェル形成領域を備えた周辺領域及びミニPウェル形成領域を備えた画素領域が画定された半導体基板を準備するステップ、前記半導体基板にフィールド酸化膜を形成することにより、前記周辺領域及び前記画素領域を電気的に分離するステップ、前記半導体基板上に、ノーマルPウェル用マスクを利用して、前記ノーマルPウェル形成領域のみを露出させた第1フォトレジストパターンを形成するステップ、前記露出させたノーマルPウェル形成領域に、段階的なイオン注入法を用いて、第1P型不純物イオンを注入することにより、ノーマルPウェルを形成するステップ、前記第1フォトレジストパターンを除去するステップ、前記半導体基板上に、ミニPウェル用マスクを利用して、前記ミニPウェル形成領域のみを露出させた第２フォトレジストパターンを形成するステップ、前記露出させたミニPウェル形成領域に、イオン注入法を用いて、第２P型不純物イオンを注入することにより、ミニPウェルを形成するステップ、前記第２フォトレジストパターンを除去するステップとを含み、前記第1フォトレジストパターンの厚さを、前記第２フォトレジストパターンの厚さに比べて厚く形成することを特徴としている。
【００１１】
上記の製造方法において、前記第1フォトレジストパターンの厚さは20000Å以上、前記第２フォトレジストパターンの厚さは10000Å以下であり、第1及び第２P型不純物イオンはBイオンであることが好ましい。
【００１２】
また、前記ノーマルPウェルを形成するステップにおいて、不純物イオン濃度及びイオンの注入エネルギが異なる条件下で、4回のイオン注入を行うことが好ましい。
【００１３】
特に、前記4回のイオン注入は、5.0E12×4/cm3の不純物イオン濃度、350keVのイオン注入エネルギで行う第1イオン注入ステップと、1.5E12×4/cm3の不純物イオン濃度、150keVのイオン注入エネルギで行う第２イオン注入ステップと、5.0E11×4/cm3の不純物イオン濃度、80keVのイオン注入エネルギで行う第3イオン注入ステップと、2.0E12×4/cm3の不純物イオン濃度、20keVのイオン注入エネルギで行う第4イオン注入ステップとを含むことがより好ましい。
【００１４】
また、ミニPウェルを形成するステップにおけるイオン注入が、不純物イオン濃度及びイオン注入エネルギが異なる条件下で行う2回のイオン注入、または１回のみのイオン注入のいずれかであることが好ましい。
【００１５】
特に、前記2回のイオン注入を、5.0E11×4/cm3の不純物イオン濃度、80keVのイオン注入エネルギで行う第1イオン注入ステップと、2.0E12×4および2.4E12×4/cm3の不純物イオン濃度、それぞれ20keVのイオン注入エネルギで行う第２イオン注入ステップで行うことが好ましく、前記１回のイオン注入を、2.0E12×4/cm3の不純物イオン濃度、20keVのイオン注入エネルギ、または2.4E12×4/cm3の不純物イオン濃度、20keVのイオン注入エネルギで行うことが好ましい。
【００１６】
また、フィールド酸化膜を形成するステップの前に、前記フィールド酸化膜を取り囲むように、Nチャネルストップ領域を形成するステップを、さらに含むことが好ましい。
【発明の効果】
【００１７】
上述のように、本発明に係るCMOSイメージセンサの製造方法によれば、ノーマルPウェル形成用のマスクパターンとミニPウェル形成用のマスクパターンとは、別のマスクパターンを使用する。そのため、各々のマスクパターンに対して、相互に異なる厚さのフォトレジスト膜を適用することができるので、素子の微細化に伴って要求される面積の小さいミニPウェルであっても、画素領域に安定的に形成することができる。さらに、ミニPウェルに形成される駆動トランジスタ及び選択トランジスタの特性を、容易に最適化することができる。その結果、CMOSイメージセンサの特性及び信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る最も好ましい実施の形態を添付する図面を参照しながら説明する。
【００１９】
図2A〜2Dは、本発明の実施の形態に係るCMOSイメージセンサの製造方法を説明するための図であり、それぞれの製造過程における素子の構造を示す部分断面図である。
【００２０】
図２Aは、半導体基板にフィールド酸化膜が形成された段階における素子の構造を示す断面図である。図2Aに示したように、周辺領域100及び画素領域200が画定された半導体基板（以下、単に基板と記す）10に、周辺領域100と画素領域200とを電気的に分離するために、窒化膜などのハードマスク(図示せず)を利用し、基板10に所定の深さのトレンチを形成する。次に、画素領域200のトレンチを取り囲むように、Nチャネルストップイオン注入処理により、Nチャネルストップ領域11を形成する。この処理によって、画素領域200内に、フィールドエッジシールディング(field edge shielding)効果が生じるとともに、ネイティブNMOSトランジスタに所定の特性を持たせられるようになる。次いで、蒸着法等により、トレンチに酸化物を埋め込み、さらに、化学機械研磨(Chemical Mechanical Polishing；CMP)により表面を平坦化して、STI(Shallow Trench Isolation)構造のフィールド酸化膜12を形成する。
【００２１】
図２Bは、基板内にノーマルPウェルが形成された段階における素子の構造を示す断面図である。図2Bに示したように、はじめに、第1フォトレジストパターン13を形成する。第1フォトレジストパターン13は、基板10の全面に第1フォトレジスト膜を塗布した後、ノーマルPウェル用マスク(図示せず)を利用して、第1フォトレジスト膜を露光及び現像し、周辺領域100のNMOSトランジスタが形成されるノーマルPウェル形成領域に位置する第１フォトレジスト膜を除去する方法によって形成する。ここで、第1フォトレジスト膜は、ノーマルPウェル形成領域だけが露出するようにパターンニングされるので、20000Å以上というように最大限に厚く形成することができる。そのために、後続の工程で、チャネリングを誘発することなく、高エネルギのイオン注入処理を容易に行うことができる。
【００２２】
次いで、露出させたノーマルPウェル形成領域に対して、段階的(consecutive)なイオン注入処理により、第1P型不純物イオン、より好ましくはボロンイオンを注入する。この場合、不純物イオン濃度及びイオン注入エネルギが異なる条件下で、段階的にイオンを注入する方法によって、ノーマルPウェル14を形成する。
【００２３】
上記の段階的イオン注入処理は、次のステップに従うことが好ましい。すなわち、ノーマルPウェル14を電気的に分離するために第1ノーマルPウェル14Aを形成する、第1イオン注入ステップ、フィールド酸化膜12のパンチスルー特性を向上させるために第２ノーマルPウェル14Bを形成する、第２イオン注入ステップ、トランジスタのパンチスルー特性を向上させるために第3ノーマルPウェル14Cを形成するのための、第3イオン注入ステップ、及びしきい値電圧を調節するために第4ノーマルPウェル14Dを形成する、第4イオン注入ステップで構成する。
【００２４】
上記の各ステップにおけるイオン注入処理は、イオン注入角度が、例えば、0度、90度、180度及び270度と異なる4回に分けて行なうことが好ましい。より好ましいイオン注入条件は、各ステップにおけるイオン注入量（不純物イオン濃度）及び注入エネルギが、それぞれ第1イオン注入ステップは5.0E12×4/cm3、350keV、第２イオン注入ステップは1.5E12×4/cm3、150keV、第3イオン注入ステップは5.0E11×4/cm3、80keV、第4イオン注入工程は2.0E12×4/cm3、20keVである。なお、上記の不純物イオン濃度は、4回に分けて注入されたP型不純物イオンの全体量を示すものであり、以下P型不純物イオン濃度は、前記のような濃度表記法で表記する。
【００２５】
図２Cは、第２回目のイオン注入処理により、基板内にミニPウェルが形成された段階における素子の構造を示す断面図である。図2Cに示したように、公知の方法により第1フォトレジストパターン13（図2B参照）を除去した後、基板10の全面に第２フォトレジスト膜を塗布し、さらに、ミニPウェル用マスク(図示せず)を利用して、第２フォトレジスト膜を露光及び現像することにより、画素領域200内の駆動トランジスタ及び選択トランジスタが形成されるミニPウェル形成領域を露出させた第２フォトレジストパターン15を形成する。この段階では、高エネルギのイオン注入処理が要求されるノーマルPウェル14の形成工程が、すでに完了した状態である。そのために、第２フォトレジストパターン15の厚さを10000Å以下というように薄く形成することが可能であるので、0.5μm〜0.8μmというように面積の狭いミニPウェル領域を形成することができる。
【００２６】
次いで、画素領域200内の露出させたミニPウェル形成領域に、第２P型不純物イオン、好ましくはBイオンを、イオン注入量（不純物イオン濃度）及び注入エネルギが異なる条件下で、段階的に2回のイオン注入処理を行うことにより、ミニPウェル16を形成する。この段階的な2回のイオン注入処理は、トランジスタのパンチスルー特性を向上させるための第1ミニPウェル16Aを形成する第1イオン注入ステップと、しきい値電圧調節用の第２ミニPウェル16Bを形成する第２イオン注入ステップとの２つのステップで構成することが、より好ましい。
【００２７】
ここで、第1ミニPウェル16A及び第２ミニPウェル16Bは、ノーマルPウェル14の第3ノーマルPウェル14C及び第4ノーマルPウェル14Dと類似した機能を有するので、第1及び第２イオン注入ステップにおける処理を、上記ノーマルPウェル形成における第3及び第4イオン注入ステップにおける条件とほぼ類似の条件で行うことができる。より好ましいイオン注入条件は、各ステップにおけるイオン注入量（不純物イオン濃度）及び注入エネルギが、それぞれ第1イオン注入ステップは5.0E11×4/cm3、80keV、第２イオン注入ステップは2.0E12×4および2.4E12×4/cm3、それぞれ20keVである。
【００２８】
図2Dは、最終的な段階における素子の構造を示す断面図である。図2Dに示したように、公知の方法により第２フォトレジストパターン15（図2C参照）を除去し、図示していないが、後続の工程における処理を行なうことにより、周辺領域100及び画素領域200に各々のトランジスタを形成する。
【００２９】
上記の実施の形態においては、ノーマルPウェル形成用のマスクパターン13とミニPウェル形成用のマスクパターン15とは、別のマスクパターンを使用する。そのため、各々のマスクパターンに対して、相互に異なる厚さのフォトレジスト膜を適用することができるので、素子の微細化に伴って要求される面積の小さいミニPウェル16であっても、画素領域200に安定的に形成することができる。また、ミニPウェル16に形成される駆動トランジスタDx及び選択トランジスタSxのパンチスルー、しきい値電圧などの特性を独立に制御することができるため、これらのトランジスタの特性を容易に最適化することができる。
【００３０】
一方、上記の実施の形態では、画素領域200のミニPウェル16を、第1及び第２の2回のイオン注入ステップにより形成したが、第1イオン注入ステップを行わずに、第２イオン注入ステップのみの１回で、ミニPウェル16を形成することもできる。この場合、イオン注入条件は、イオン注入量（不純物イオン濃度）及び注入エネルギが、それぞれ2.0E12×4/cm3、20keVまたは2.4E12×4/cm3、20keVであることが好ましい。
【００３１】
なお、本発明は、上記の実施の形態として開示した範囲に限定されるものではない。本発明に係る技術的思想から逸脱しない範囲内で多くの改良、変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３２】
【図１】一般的なCMOSイメージセンサの単位画素を示す回路図。
【図２Ａ】本発明の実施の形態に係るCMOSイメージセンサの製造方法を説明するための図であり、半導体基板にフィールド酸化膜が形成された段階における素子の構造を示す断面図である。
【図２Ｂ】本発明の実施の形態に係るCMOSイメージセンサの製造方法を説明するための図であり、基板内にノーマルPウェルが形成された段階における素子の構造を示す断面図である。
【図２Ｃ】本発明の実施の形態に係るCMOSイメージセンサの製造方法を説明するための図であり、第２回目のイオン注入処理により、基板内にミニPウェルが形成された段階における素子の構造を示す断面図である。
【図２Ｄ】本発明の実施の形態に係るCMOSイメージセンサの製造方法を説明するための図であり、最終的な段階における素子の構造を示す断面図である。
【符号の説明】
【００３３】
10      半導体基板
11      Nチャネルストップ領域
12      フィールド酸化膜
13      第1フォトレジストパターン
14      ノーマルPウェル
15      第２フォトレジストパターン
16      ミニPウェル
100      周辺領域
200      画素領域
【図１】
2004282036.tif 000003
【図２Ａ】
2004282036.tif 000004
【図２Ｂ】
2004282036.tif 000005
【図２Ｃ】
2004282036.tif 000006
【図２Ｄ】
2004282036.tif 000007