(57)【要約】【課題】メモリから読み出したデータと、書込後の反転データとの不一致検出では、異なるアドレス領域への書込又は読出により偶然正常と判定される場合があり、本発明では確実に正常性を確認できることを目的とする。【解決手段】メモリ１に対しては、所定のタイミングで先頭アドレスから順次最後尾アドレスまでアドレスが指定される。個々のアドレスタイミングにて、データの読出処理と、反転データの書込処理と、不一致回路における再度読出したデータと反転前のデータとの不一致検出処理を行った後、連続性あるチェックデータを当該アドレスに書き込む。全アドレス領域における不一致検出が終了すると、再度所定のタイミングで先頭から順次最後尾アドレスまで指定し、順次データを読み出し、隣接アドレス間の差分データを検出することで読出／書込アドレスの指定状態をチェックする。【選択図】      図４
2004192379.tif 000002
【特許請求の範囲】
【請求項１】
データの読出及び書込の可能なメモリ回路と、前記メモリ回路に対する書込アドレスを生成する書込回路と、前記メモリ回路に対する読出アドレスを生成する読出回路と、前記読出アドレスに従って当該メモリ回路から読み出したデータを所定のタイミングでラッチし出力するＦ／Ｆレジスタと、前記メモリ回路から読み出したデータを反転するデータ反転回路と、外部からの入力データと前記データ反転回路からの反転データの何れか一方を選択し前記メモリ回路の入力に与える選択回路と、前記メモリ回路から読み出したデータと前記反転回路から出力された反転データを前記メモリ回路に書き込んだ後に読み出したデータとを比較し全て不一致の場合に正常と検出し、また全不一致が検出されなかった場合に異常と検出する不一致回路と、を備えるメモリチェック回路において、
前記メモリ回路のアドレス値に対応してチェックデータを発生するチェックデータ発生回路と、前記メモリ回路から隣接するアドレス値に格納されたデータを読み出し当該２つのデータの値の差分を検出することでアドレスの連続性を検出し、前記読出回路又は書込回路から出力されるアドレスの抜けを検出するデータ比較回路とを備え、
前記メモリ回路には、所定の読出／書込タイミングでアドレスの先頭から最後尾まで順次アドレスが与えられ、同一のアドレス値のタイミング内においてデータの読み出しが行われ、前記データ反転回路により反転された反転データが書き込まれた後に、前記チェックデータ発生回路にて生成されたチェックデータが書き込まれるもとし、
前記不一致検出回路にて前記メモリ回路の全てのアドレス領域における不一致検出動作が終了すると、再度前記メモリ回路には、所定の読出／書込タイミングでアドレスの先頭から最後尾まで順次アドレスが与えられ、前記データ比較回路は隣接するアドレス値に格納されたデータの差分検出によりアドレスの連続性を検出することを特徴とするメモリチェック回路。
【請求項２】
前記データ比較回路を、２段のシフトレジスタで構成したことを特徴とする請求項１記載のメモリチェック回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的なメモリ回路を有する通信機器や制御機器に使用され、特にその回路の正常性をチェックするメモリチェック回路に関する。
【０００２】
【従来の技術】
従来のメモリチェック回路では、メモリ回路に電源を加えた段階で、メモリ内の各アドレスに対するデータは全て「０」または「１」に書き換えられ、同時にデータ入力ｎ本に対するパリティビット１本が付加され、メモリ回路内の同一アドレスに書き込まれます。この時、パリティビットはデータｎ本に対し、アラームの出ないように書き込まれる。また、メモリ回路内のビットの確認として、メモリ回路のデータを一度読み出し、全てを反転させ再度メモリ回路に書き込み、各アドレスに書き込まれた新旧の比較を行っている。
【０００３】
図１、図２に従来のメモリチェック回路を示す。図１の回路構成では、メモリ回路１または、本回路が中心で構成された回路部に電源がかかった時、メモリ回路１内に存在する全アドレスの不確定データが初期化回路８により全て書き換えられる。書き換え処理動作は、電源が正常に各回路にかかった瞬間から、初期化回路８が書込回路２と選択回路７に一定時間の制御信号を送り、書込回路２では、メモリ回路１の全アドレスに対し、書込信号を送り、また選択回路７では、固定データである「０」を選択し、メモリ回路１に固定化された「０」の入力データを送る。この時パリテイ送出回路５では、固定化された入力データ「０」に対しパリティを演算し、その結果を同時にメモリ回路１に書き込む。
【０００４】
この結果、従来のメモリチェック回路では、一定時間の初期立ち上げ処理時間後、メモリ内の全てのデータが固定化された「０」となり、同時に全てのアドレスに対するパリティが正常のアラーム無しとなる。
【０００５】
この処理が完了後、本メモリ回路１は、外部から書込情報と書込データを受け取り、通常の書込側の処理動作となる。メモリ回路１の読出側は、回路の初期化動作完了後に初めて外部からの読出情報でメモリ回路内の書込データを読み出す事になり、アラームは全て回避されている事になる。
【０００６】
また図２では、メモリチェック回路は、メモリ回路１と書込回路２と読出回路３と、パリティ送出回路５と警報検出回路６と、初期制御回路４と、データ反転回路９、選択回路７と、Ｆ／Ｆレジスタ回路１０、不一致回路１１で構成されている。
【０００７】
本回路の電源投入時には、初期制御回路４が読出回路３を制御し、メモリ回路１から全ての読出アドレスに対するデータを読み出す。この読み出されたデータは、Ｆ／Ｆレジスタ回路９で一時取り込まれ、またデータ反転回路９と選択回路７を通して、メモリ回路１の入力側に送られる。
【０００８】
メモリ回路１では、その反転された入力データを初期制御回路４で制御された書込回路２で、読み出されたアドレスと同じアドレスに書き込み、同時にパリティ送出回路５からのパリティ信号も付加しメモリ回路１に書き込む。この結果、メモリ回路１の読出側では、同一アドレスにすぐに書き込まれたデータが読み出され、始めに読み出されたデータと反転したデータとなる。
【０００９】
この読み出されたデータは、不一致回路１１に送られ、Ｆ／Ｆレジスタ回路１０に取り込まれたデータと比較され、全ての対象ビットが不一致であることが確認される。この動作は、全ての読出と書込アドレスで行われ、この動作が全て完了した時点で、初期制御回路４は回路としての動作を停止する。図３に従来回路のタイミングを示す。
【００１０】
【特許文献１】
特開昭５６−１３４３９７号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、読み出したデータを反転させ、メモリ回路に再度書き込み各アドレスの新旧データを比較し、全ビットが反転している事でビットの確認をする方法であっても、全アドレスに対して書き込みと読み出しが正常に行われているかどうかが確認出来ない。例えば、アドレス値が正常に制御されていないにもかかわらず、偶然に全てのビットについて不一致が検出されることがあるからである。
【００１２】
そこで、本発明では、上記問題点に鑑み、全アドレスに対する読み出しと書込が正常に行えるようにし、メモリチェック回路の全体について動作確認ができるメモリチェック回路の提供を目的とする。
【００１３】
【課題を解決するための手段】
請求項１記載の発明によれば、データの読出及び書込の可能なメモリ回路と、前記メモリ回路に対する書込アドレスを生成する書込回路と、前記メモリ回路に対する読出アドレスを生成する読出回路と、前記読出アドレスに従って当該メモリ回路から読み出したデータを所定のタイミングでラッチし出力するＦ／Ｆレジスタと、前記メモリ回路から読み出したデータを反転するデータ反転回路と、外部からの入力データと前記データ反転回路からの反転データの何れか一方を選択し前記メモリ回路の入力に与える選択回路と、前記メモリ回路から読み出したデータと前記反転回路から出力された反転データを前記メモリ回路に書き込んだ後に読み出したデータとを比較し全て不一致の場合に正常と検出し、また全不一致が検出されなかった場合に異常と検出する不一致回路と、を備えるメモリチェック回路において、前記メモリ回路のアドレス値に対応してチェックデータを発生するチェックデータ発生回路と、前記メモリ回路から隣接するアドレス値に格納されたデータを読み出し当該２つのデータの値の差分を検出することでアドレスの連続性を検出し、前記読出回路又は書込回路から出力されるアドレスの抜けを検出するデータ比較回路とを備え、前記メモリ回路には、所定の読出／書込タイミングでアドレスの先頭から最後尾まで順次アドレスが与えられ、同一のアドレス値のタイミング内においてデータの読み出しが行われ、前記データ反転回路により反転された反転データが書き込まれた後に、前記チェックデータ発生回路にて生成されたチェックデータが書き込まれるもとし、前記不一致検出回路にて前記メモリ回路の全てのアドレス領域における不一致検出動作が終了すると、再度前記メモリ回路には、所定の読出／書込タイミングでアドレスの先頭から最後尾まで順次アドレスが与えられ、前記データ比較回路は隣接するアドレス値に格納されたデータの差分検出によりアドレスの連続性を検出することを特徴とするメモリチェック回路が得られる。
【００１４】
請求項２記載の発明によれば、前記データ比較回路を、２段のシフトレジスタで構成したことを特徴とする請求項１記載のメモリチェック回路を得ることができる。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の好適な実施の形態を例示的に説明する。ただし、この実施の形態に記載されている構成部品の寸法、材質、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。
【００１６】
図４は、本発明の一実施の形態に係るメモリチェック回路のブロックを示す。このメモリチェック回路は、図２に示す従来のメモリチェック回路の構成にアドレスの連続性をチェックする際に使用するチェックデータ発生回路１２と、リード／ライトのアドレス値の連続性をチェックするデータ比較回路１３とを追加した構成である。すなわち、本実施の形態は、従来のビット不一致検出処理に加えて、書込回路２及び読出回路３からのアドレス値が正常に動作しているかをチェックするものである。
【００１７】
チェックデータ発生回路は、メモリ１のアドレス領域に対応して連続性のあるチェックデータを出力する。また、データ比較回路１３は、不一致検出回路１１によるビットデータの不一致検出の処理後、メモリの先頭番地から順次よみだされた前後のデータ同士を比較することによりアドレスの連続性をチェックするものである。
【００１８】
次に、本実施の形態の動作について説明する。図５は、メモリチェック回路における動作タイミングを示すものである。メモリチェック回路に電源が投入されると、メモリから読み出したデータとこれを反転した反転データをメモリ１に書き込み、再度同一アドレスについて読み出した反転データとの比較を行う反転データの不一致を検出する第１ステップと、第１ステップが終了するとアドレスの連続性をチェックする第２ステップを経て、メモリ１に対する通常のリード／ライト動作をアクティブにする第３ステップからなる。以下、本実施形態に係る第１ステップと第２ステップについて図６及び図７を用いて説明する。
【００１９】
まずは図６に示す第１ステップについて説明する。本メモリチェック回路に電源が投入されると、初期化制御回路４は、読出回路３を制御し、「３」に示すタイミングでメモリ１にリード／ライトアドレス値を出力する。メモリ１からは、「３」に示すタイミングで指定されたアドレスに格納されたデータを「４」のタイミングで読み出す。メモリ１から読み出されたデータは、「５」のタイミングで後段のＦ／Ｆレジスタ１０に取り込まれる。Ｆ／Ｆレジスタ１０は、「６」のタイミングで後段のデータ反転回路９と不一致検出回路１１とデータ比較回路１３にデータを出力する。
【００２０】
データ反転回路９は、Ｆ／Ｆレジスタ１０からの出力データを反転し「９」のタイミングで選択回路７に出力する。このとき、選択回路７は、反転データを選択し、「１０」のタイミング（立ち上がり）でメモリ１に反転データが書き込まれる。メモリ１の読み出しにおいては、反転データの書込のタイミングで当該反転データが読み出される。なお、反転データには、＊を付してある。また、反転異常のデータについては＋を付すものとする。
【００２１】
不一致回路１１では、「７」のタイミングでメモリ１から最初に読み出されたデータと、その後に読み出された反転データとのビット単位での不一致を検出し、全てのビットについて不一致が検出されたならば、正常（ＯＫ）を示すハイレベルの信号を出力する。
【００２２】
チェックデータ発生回路１２からは、「１１」のタイミングでメモリ１の読出／書込のアドレス値に対応するチェックデータが出力されており、前述の不一致回路１１における不一致検出が完了すると、選択回路７はチェックデータ発生回路１２からのチェックデータを選択し、反転データの書込に続く「１１」のタイミングでメモリ１にチェックデータ「００１」を書き込む。以上説明した動作により、一つのアドレス値に対するビット単位でのメモリチェックが完了する。
【００２３】
読出／書込アドレス値が（００２）に移行すると、前述同様にメモリ１から読み出したデータを反転させ、この反転データを「１０」のタイミングでメモリ１の同一アドレス値（００２）に書き込む。不一致回路１１では、「７」のタイミングで不一致検出を行うがメモリ１から読み出された反転データは、「Ｂ＋（反転異常）」のため、全ビットで不一致とはならないため、異常（ＮＧ）を示すロウレベルを出力する。そして、不一致検出動作が終了すると、チェックデータ発生回路１２の出力「００２」をメモリ１に書き込み、当該アドレス値に対するアクセスを完了し、次のアドレス値に移行する。
【００２４】
読出／書込アドレス値が、（００３）に移行すると、前述同様にメモリ１から読み出されたデータを反転させ、この反転データを「１０」のタイミングでメモリ１の同一アドレス値（００３）に書き込む。不一致検出回路１１では、「７」のタイミングで不一致検出を行い、当該アドレス値について最初に読み出したデータと、その後の反転データとは、全ビットについて不一致が検出されるので、正常（ＯＫ）を示すハイレベルの信号を出力する。そして、不一致検出動作が終了すると、チェックデータ発生回路１２から出力されるチェックデータ「００３」をメモリ１に書き込み、当該アドレス値に対するアクセスを完了し、次のアドレス値に移行する。
【００２５】
以上説明した第１ステップの動作をメモリ１の全アドレスについて行う。ここで説明したアドレス値（００１）〜（００３）においては、アドレス値００２についてのみ異常が検出されたことになる。なお、一つのアドレス値に対するアクセスにおいてアドレス値に対応するデータの書き込みは、後述する第２のステップにて使用するためのものである。
【００２６】
次に、第２ステップの動作について図７を用いて説明する。第２ステップにおいても、メモリ１の先頭アドレスから最後尾のアドレスまで順に読み出し、後述するデータ比較回路１３にて隣接するアドレス値から読み出したデータの連続性を検出する。
【００２７】
メモリ１に対する読出／書込は、「３」のタイミングで行われる。まず、アドレス値（００１）の場合、メモリ１からの読出データは、「００１」となり、Ｆ／Ｆレジスタ１０は、「５」のタイミングで読み出しデータを取り込む。データ比較回路１３は、例えばシフトレジスタで構成され、アドレス値（０００）について読み出したデータ「０００」とアドレス値（００１）について読み出したデータ「００１」とを順に保持し、両者のデータの差分を００１と検出することで正常と判定する。
【００２８】
続いて、メモリ１のアドレス値（００２）について読み出しを行うのであるが、アドレス値（００１）に続くアドレス値は（００３）であるので、データ「００３」が読み出される。データ比較回路１３では、「００１」と「００３」の差分を「００２」と検出し、前後のアドレス値に対するデータの差分が「００１」ではないので異常（ＮＧ）を検出する。
【００２９】
すなわち、第１ステップでは、読出データと反転データとの全不一致を検出することでメモリ１の確認をしたわけであるが、アドレス制御が異常のため偶然に全不一致が検出されることも考えられるので、第２ステップのようにアドレスの連続性を確認することでメモリ回路の全体についてチェックを行うことができるのである。
【００３０】
本実施形態のメモリ回路構成は、パリティ方式による監視を採用しているので、監視対象回路がメモリ回路以外でも実用出来る事は、容易に想像ができる。
【００３１】
【発明の効果】
本発明により、通常アラームが出ていないメモリ回路でも、実際に回路が運用状態となり初めて異常と判明するような監視系故障やメモリ回路の複数故障モードでも、回路の初期立ち上げの段階で全てのメモリ回路と書込回路、読出回路、及び警報検出回路である監視系回路の正常性を判断する事が可能となる。
【００３２】
効果をより具体的に説明すると、第１の効果は、回路の初期立ち上げの段階で、メモリ回路１の周辺部である書込回路２と読出回路３の動作確認が可能となる。その理由は、メモリ回路の初期立ち上げの時間内に、メモリ回路１から全アドレスの読み出しと書き込みを実施する事で、メモリ制御動作の確認が可能となる。
【００３３】
第２の効果は、回路の初期立ち上げの段階で、メモリ回路内の全アドレスに対し、データビットの正常性確認が可能となる。その理由は、第１の効果と同様に、全メモリ領域への書き込みと読み出し時に、データの反転による新旧比較での効果である。
【００３４】
第３の効果は、回路の初期立ち上げの段階で、パリティ送出回路５と警報検出回路６の動作確認が可能となる。その理由は、アラーム付きパリティビット付加によるアラーム検出機能の確認が、回路の初期立ち上げの段階で出来る事による。
【００３５】
第４の効果は、チェックデータ発生回路１２で発生した連続性のあるデータをメモリ回路１に順次書き込み、読み出し側のデータ比較回路１３で各アドレス前後の読み出しデータの差を比較する事で、メモリ回路１の書き込み及び読み出しのアドレス異常を、回路の初期立ち上げの段階で確認する事が出来る。
【図面の簡単な説明】
【図１】従来のメモリチェック回路（その１）のブロック図である。
【図２】従来のメモリチェック回路（その２）のブロック図である。
【図３】従来のメモリチェック回路（その２）のタイムチャートである。
【図４】本発明の一実施の形態に係るメモリチェック回路のブロック図である。
【図５】実施形態における３つのステップを示すスケジュールである。
【図６】第１ステップのタイムチャートである。
【図７】第２ステップのタイムチャートである。
【符号の説明】
１  メモリ
２  書込回路
３  読出回路
４、８  初期化制御回路
５  パリティ送出回路
６  警報検出回路
７  選択回路
９  データ反転回路
１０  Ｆ／Ｆレジスタ回路
１１  不一致回路
１２  チェックデータ発生回路
１３  データ比較回路
【図１】
2004192379.tif 000003
【図２】
2004192379.tif 000004
【図３】
2004192379.tif 000005
【図４】
2004192379.tif 000006
【図５】
2004192379.tif 000007
【図６】
2004192379.tif 000008
【図７】
2004192379.tif 000009