(57)【要約】【課題】第１メタル配線下の層間絶縁膜の表面段差を低減した半導体装置を提供することを主要な目的とする。【解決手段】メモリセル領域に、メモリセルを構成する第１の導電層からなる第１のパターン７，８と、第１のパターン７，８上に該第１のパターンに対応して、窒素原子を含む膜からなる第２のパターン１４が設けられる。周辺領域に、トランジスタのゲート電極であって、半導体基板の主表面からパターン表面までの高さが第１のパターン７，８より低い第３のパターン７，８が設けられ、その上に、第３のパターンに対応して、第２のパターン１４より膜厚が厚い、窒素原子を含む膜からなる第４のパターン１４が設けられている。第２のパターン１４と第２の導電層膜１３の間の層間絶縁膜１１の膜厚が、第４のパターン１４と第２の導電層膜１３の間の層間絶縁膜１１の膜厚より薄い。【選択図】　　　　図１０
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【特許請求の範囲】
【請求項１】
半導体基板の上に設けられた、メモリセルを有するメモリセル領域およびトランジスタを有する周辺回路領域と、
前記メモリセルを構成する第１の導電層からなる第１のパターンと、
前記第１のパターン上に該第１のパターンに対応して設けられた窒素原子を含む膜からなる第２のパターンと、
前記トランジスタのゲート電極であって、前記半導体基板の主表面からパターン表面までの高さが前記第１のパターンより低い第３のパターンと、
前記ゲート電極上に前記第３のパターンに対応して設けられ、前記第２のパターンより膜厚が厚い、窒素原子を含む膜からなる第４のパターンと、
前記第２および第４のパターン上に形成された第２の導電層膜と、
前記第２のパターンと前記第２の導電層膜の間の膜厚が、前記第４のパターンと前記第２の導電層膜の間の膜厚より薄い層間絶縁膜と、を備えた半導体装置。
【請求項２】
前記第１のパターンの、チップ内の占有率は４０％以上である、請求項１に記載の半導体装置。
【請求項３】
前記第１のパターンはコントロールゲート電極であり、
当該装置は、前記第１のパターンと前記半導体基板の間に設けられたフローティングゲート電極を備え、
前記第４のパターンの厚みをＴ（第４のパターン）とし、前記フローティングゲート電極の厚みをＴ（フローティングゲート電極）とした場合、以下の不等式を満たす、請求項１に記載の半導体装置。
Ｔ（第４のパターン）≧Ｔ（フローティングゲート電極）
【請求項４】
前記第１のパターンの厚みをＴ（第１のパターン）とした場合、以下の条件をさらに満たす、請求項３に記載の半導体装置。
Ｔ（第１のパターン）＋Ｔ（フローティングゲート電極）≧Ｔ（第４のパターン）
【請求項５】
前記周辺トランジスタと前記メモリセルの間に設けられたダミーの分離絶縁膜と、
前記ダミーの分離絶縁膜の上に設けられたダミーのゲート電極と、
前記ダミーのゲート電極の上に絶縁膜を介在させて設けられた、窒素原子を含む膜と、を備えた請求項１に記載の半導体装置。
【請求項６】
前記第１のパターンはコントロールゲート電極であり、
前記第１のパターンと前記半導体基板の間にはフローティングゲート電極が設けられており、
前記コントロールゲート電極と前記フローティングゲート電極との間には絶縁膜が設けられており、
前記第２のパターンと前記絶縁膜は、それぞれのエッチングレートがほぼ同じになるような材料で形成されている、請求項１に記載の半導体装置。
【請求項７】
前記第２のパターンはシリコン窒化膜で形成されており、前記絶縁膜は酸化膜―窒化膜―酸化膜で形成されている、請求項６に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に半導体装置に関するものであり、より特定的には、層間絶縁膜の表面段差を低減させた半導体装置に関する。
【０００２】
【従来の技術】
図１３は、従来のフラッシュメモリの平面図である。
【０００３】
メモリセルの周辺に周辺トランジスタが設けられている。周辺トランジスタとメモリセルの間にダミーゲートが設けられている。これらの半導体装置には、何層もの層間絶縁膜が設けられている。
【０００４】
以下、従来のフラッシュメモリの製造方法について説明する。これらの図面では、周辺トランジスタとメモリセルに注目して描かれている。
【０００５】
図１４を参照して、シリコン基板１の表面に、シャロートレンチ分離膜（ＳＴＩ）２を設ける。
【０００６】
図１５を参照して、シリコン基板１の上にトンネル酸化膜３を設ける。トンネル酸化膜３の上に、ポリシリコンで形成された第１ゲート電極４を設ける。第１ゲート電極４は、フローティングゲートのもとになるものである。
【０００７】
図１６を参照して、第１ゲート電極４の表面を被覆するように、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）５をシリコン基板１の上に設ける。
【０００８】
図１６と図１７を参照して、周辺領域における、トンネル酸化膜３、第１ゲート電極４およびＯＮＯ膜５を除去する。
【０００９】
図１８を参照して、周辺領域にゲート酸化膜６を形成する。その後、周辺領域およびメモリセル領域を含むシリコン基板１の上に、ポリシリコン層７とＷＳｉ層８とＴＥＯＳ膜９を順次形成する。
【００１０】
図１９は、図１８におけるＸＩＸ−ＸＩＸ線に沿う断面図である。図２０以下の断面図は、図１８におけるＸＩＸ−ＸＩＸ線に沿う断面から見た方向の断面図である。図１９中、ポリシリコン層７とＷＳｉ層８は、両者を含めて、コントロールゲートと呼ばれる。
【００１１】
図２０を参照して、第１ゲート電極４をパターニングして、フローティングゲート電極を形成する。
【００１２】
図２１を参照して、周辺領域のゲート電極の側壁およびメモリセルの側壁にサイドウォールスペーサ１０を形成する。次に、ソースライン１６をエッチングにより、形成する。このとき、ＴＥＯＳ膜９の一部も削られる。さらに、ゲート電極およびメモリセルを被覆するように、シリコン基板１の上に第１層目の層間絶縁膜１１を形成する。
【００１３】
図２２を参照して、第１層目の層間絶縁膜１１の表面段差の平坦化を行なうために、機械的化学的研磨法（ＣＭＰ法）を用いて、第１層目の層間絶縁膜１１を途中まで、研磨する。
【００１４】
図２３を参照して、第１層目の層間絶縁膜１１中に、コンタクトホール１２を形成する。コンタクトホール１２内にＷを埋め込み、プラグ２０を形成し、水平方向に延びるようにパターニングされたＡｌ配線１３を形成することにより、フラッシュメモリが完成する。
【００１５】
【発明が解決しようとする課題】
従来の方法においては、第１層目の層間絶縁膜における表面段差の平坦化処理は、ＣＭＰ法を用いた、途中で、層間絶縁膜のエッチングを止めるというプロセスで処理を行なっている。
【００１６】
しかしながら、層間絶縁膜の下に存在するゲート電極等から生じる段差のために、チップ内で、層間絶縁膜の膜厚が大きくばらつくという問題点があった。
【００１７】
また、途中でエッチングを止めるＣＭＰプロセスを採用しているため、ロット間でも大きくばらつくという問題点があった。
【００１８】
そこで、従来の方法では、層間絶縁膜のＣＭＰ法による平坦化処理における表面段差のばらつきを抑えるために、図２４と図２５を参照して、ダミーのＳＴＩ分離２１およびダミーのゲート電極２２を形成している。図中、３０はトランジスタのゲート電極である。
【００１９】
なお、図２５は平面図であり、図２４は、図２５におけるＸＸＩＶ−ＸＸＩＶ線に沿う断面図である。
【００２０】
この方法は、層間絶縁膜の下に存在する段差のばらつきを一様にする目的でなされるものであるが、ＣＭＰ処理が途中で止めるプロセスのため、これによっても、層間絶縁膜の表面段差にばらつきが生じるという問題点があった。
【００２１】
この発明は上記のような問題点を解決するためになされたもので、層間絶縁膜の表面段差にばらつきが生じないように改良された、半導体装置を提供することを目的とする。
【００２２】
この発明の他の目的は、層間絶縁膜の表面段差にばらつきが生じないように改良されたフラッシュメモリを提供することにある。
【００２３】
【課題を解決するための手段】
請求項１に係る半導体装置は、半導体基板の上に設けられた、メモリセルを有するメモリセル領域およびトランジスタを有する周辺回路領域と、上記メモリセルを構成する第１の導電層からなる第１のパターンと、上記第１のパターン上に該第１のパターンに対応して設けられた窒素原子を含む膜からなる第２のパターンと、上記トランジスタのゲート電極であって、上記半導体基板の主表面からパターン表面までの高さが上記第１のパターンより低い第３のパターンと、上記ゲート電極上に上記第３のパターンに対応して設けられ、上記第２のパターンより膜厚が厚い、窒素原子を含む膜からなる第４のパターンと、を備える。上記第２および第４のパターン上に第２の導電層膜が形成されている。上記第２のパターンと上記第２の導電層膜の間の層間絶縁膜の膜厚は、上記第４のパターンと上記第２の導電層膜の間の層間絶縁膜の膜厚より薄い。
【００２４】
この発明によれば、半導体基板の主表面からパターン表面までの高さが第１のパターンより低い第３のパターンを有していても、第１のパターン上の第のパターンが第４のパターンより膜厚が薄く、層間絶縁膜も薄いので、第２の導電層のメモリセル領域と周辺回路とでの配線の段差が改善され、平坦性がよく、信頼性の高い第２の導電層となる。
【００２５】
請求項２に係る半導体装置は、請求項１に記載の半導体装置において、上記第１のパターンの、チップ内の占有率は４０％以上である。
【００２６】
この発明によれば、多くの第１のパターンの存在により、特定の膜厚を有する領域が増加するため、第２導電層下の平坦性が優れた半導体装置となる。
【００２７】
請求項３に係る半導体装置は、請求項１に記載の半導体装置において、上記第１のパターンはコントロールゲート電極である。当該装置は、上記第１のパターンと上記半導体基板の間に設けられたフローティングゲート電極を備える。上記第４のパターンの厚みをＴ（第４のパターン）とし、上記フローティングゲート電極の厚みをＴ（フローティングゲート電極）とした場合、以下の不等式を満たす。
【００２８】
Ｔ（第４のパターン）≧Ｔ（フローティングゲート電極）
この発明によれば、第２導電層下の平坦性に優れたフラッシュメモリが実現でき、特にフローティングゲート電極の厚みによる段差の改善ができる。
【００２９】
請求項４に係る半導体装置は、請求項３に記載の半導体装置において、上記第１のパターンの厚みをＴ（第１のパターン）とした場合、以下の条件をさらに満たす。
【００３０】
Ｔ（第１のパターン）＋Ｔ（フローティングゲート電極）≧Ｔ（第４のパターン）
この発明によれば、特定の膜厚とすることで、第２導電層下の平坦性に優れ、なおかつ窒素原子を含む膜の影響による応力等のストレスを抑制できる。
【００３１】
請求項５に記載の半導体装置は、請求項１に記載の半導体装置において、上記周辺トランジスタと上記メモリセルの間に設けられたダミーの分離絶縁膜と、上記ダミーの分離絶縁膜の上に設けられたダミーのゲート電極と、上記ダミーのゲート電極の上に絶縁膜を介在させて設けられた、窒素原子を含む膜と、を備える。
【００３２】
この発明によれば、ダミーゲート電極も存在することで、より第２導電層下の平坦性に優れた半導体装置となる。
【００３３】
請求項６に記載の半導体装置は、請求項１に記載の半導体装置において、上記第１のパターンはコントロールゲート電極であり、上記第１のパターンと前記半導体基板の間にはフローティングゲート電極が設けられている。上記コントロールゲート電極と上記フローティングゲート電極との間には絶縁膜が設けられていえう。上記第２のパターンと上記絶縁膜は、それぞれのエッチングレートがほぼ同じになるような材料で形成されている。
【００３４】
この発明によれば、上記絶縁膜のエッチング時に上記第２のパターンの表面もエッチングされ、メモリセル領域と周辺回路領域との間の段差が改善される。
【００３５】
請求項７に記載の半導体装置は、請求項６に記載の半導体装置において、上記第２のパターンはシリコン窒化膜で形成されており、上記絶縁膜は酸化膜―窒化膜―酸化膜で形成されている。
【００３６】
この発明によれば、シリコン窒化膜と酸化膜―窒化膜―酸化膜とはエッチングレートがほぼ同じであるので、上記絶縁膜のエッチング時に上記第２のパターンの表面も同程度エッチングされ、メモリセル領域と周辺回路領域との間の段差が改善される。
【００３７】
【発明の実施の形態】
以下、この発明の実施の形態を図を用いて説明する。
【００３８】
実施の形態１
図１を参照して、シリコン基板１の表面に、シャロートレンチ分離膜（ＳＴＩ）２を設ける。
【００３９】
図２を参照して、シリコン基板１の上にトンネル酸化膜３を設ける。トンネル酸化膜３の上に、ポリシリコンで形成された第１ゲート電極４を設ける。第１ゲート電極４は、フローティングゲートのもとになるものである。
【００４０】
図３を参照して、第１ゲート電極４の表面を被覆するように、ＯＮＯ膜（酸化膜−窒化膜−酸化膜）５をシリコン基板１の上に設ける。
【００４１】
図３と図４を参照して、周辺領域における、トンネル酸化膜３、第１ゲート電極４およびＯＮＯ膜５を除去する。
【００４２】
図５を参照して、シリコン基板１の上に、ポリシリコン層７、ＷＳｉ層８、ＴＥＯＳ膜９を形成し、さらに、シリコン窒化膜１４を形成する。なお、本明細書では、ポリシリコン層７とＷＳｉ層８の積層構造から形成されるパターンを第１のパターンまたは第３のパターンということがある。これらは、コントロールゲートのもとになるものである。
【００４３】
図６は、図５におけるＶＩ−ＶＩ線に沿う断面で見た断面図である。
第１ゲート電極４の膜厚分が、周辺領域におけるシリコン窒化膜１４と、メモリセルにおけるシリコン窒化膜１４との間の高さの差ｈ１になる。この差ｈ１は次の図７工程を経由することにより、小さくできることが見出された。
【００４４】
すなわち、図７を参照して、周辺領域をレジスト５０で覆い、ＯＮＯ膜５と第１ゲート電極４をエッチングする。ＯＮＯ膜５とシリコン窒化膜１４のエッチングレートは同程度である。したがって、ＯＮＯ膜５のエッチング時に、シリコン窒化膜１４の表面も同程度エッチングされる。一方、周辺領域のシリコン窒化膜１４は、レジスト５０で覆われているので、周辺領域のシリコン窒化膜１４の膜厚は減らない。その結果、高さの差ｈ２は、前述のｈ１より、さらに小さくなる。その後、レジスト５０を除去する。
【００４５】
高さの差ｈ１を小さくする条件として、周辺回路領域におけるシリコン窒化膜１４の厚み（Ｔ（シリコン窒化膜））は、第１ゲート電極４の厚みをＴ（フローティングゲート電極）、ポリシリコン層７の厚みをＴ（ポリシリコン層）、およびＷＳｉ層８の厚みをＴ（ＷＳｉ層）とした場合、以下の不等式を満たすように選ばれるのが好ましい。
【００４６】
Ｔ（ＷＳｉ層）＋Ｔ（ポリシリコン層）＋Ｔ（フローティングゲート電極）≧Ｔ（シリコン窒化膜）≧Ｔ（フローティングゲート電極）
Ｔ（シリコン窒化膜）≧Ｔ（フローティングゲート電極）とするのは、図６を参照して、高さの差ｈ１は、第１ゲート電極４の膜厚によるものであり、Ｔ（シリコン窒化膜）は、少なくともこの値より大きくしないと差が縮まらないからである。
【００４７】
一方、Ｔ（ＷＳｉ層）＋Ｔ（ポリシリコン層）＋Ｔ（フローティングゲート電極）≧Ｔ（シリコン窒化膜）とするのは、シリコン窒化膜１４の厚み（Ｔ（シリコン窒化膜））を、Ｔ（ＷＳｉ層）＋Ｔ（ポリシリコン層）＋Ｔ（フローティングゲート電極）より大きくすると、これらの材料の熱膨張率の差から、トンネル酸化膜３にストレスがかかり、ひいては半導体特性が劣化するからである。
【００４８】
例えば、第１ゲート電極４の厚みＴ（フローティングゲート電極）は約１０００Åであり、ポリシリコン層７の厚みＴ（ポリシリコン層）は約１５００Åであり、ＷＳｉ層８の厚みＴ（ＷＳｉ層）は約１５００Åとすると、シリコン窒化膜１４の厚みＴ（シリコン窒化膜）は２５００Å〜３５００Åの範囲に選ばれるのが好ましい。さらに、ゲートパターンのチップ内の占有率が、４０％を超える場合に、上記条件を選ぶのが好ましい。
【００４９】
これは、ゲートパターンに対応した窒化膜がチップ内に特定以上存在することで、ＣＭＰにおける窒化膜の削れを後述するように検出しやすくできるからである。
【００５０】
図８を参照して、周辺トランジスタのゲート電極およびメモリセルの側壁にサイドウォールスペーサ１５を形成する。その後、ソースライン１６をエッチングにより形成する。周辺トランジスタおよびメモリセルを覆うように、ＳｉＯ２で形成された第１層目の層間絶縁膜１１をシリコン基板１の上に形成する。
【００５１】
図８と図９を参照して、第１層目の層間絶縁膜１１を、機械的化学的研磨する。シリコン窒化膜１４の表面が露出したことを検知したとき、ＣＭＰ処理を完了する。シリコン窒化膜が露出したか否かは、シリコン窒化膜から生じる成分を検知することによって行なう。この成分を検出可能とするために、機械的化学的研磨時に、シリコン窒化膜１４の表面を５０Å〜１５０Å削るのが好ましい。これにより、高さの差ｈ２はさらに小さくなる。
【００５２】
こうして、第１層目の層間絶縁膜１１をＣＭＰ研磨したとき、第１層目の層間絶縁膜１１の表面は平坦化される。
【００５３】
図１０を参照して、層間絶縁膜１１中にコンタクトホール１２を形成し、コンタクトホール１２をＷで埋め込み、プラグ２０を形成する。プラグ２０の上に、Ａｌで、第１メタル配線１３を形成する。
【００５４】
なお、図１０において、ＣＭＰ研磨後にコンタクトホールを形成しているが、この発明はこれに限られるものでなく、図１１を参照して、コンタクトホール形成前にさらにシリコン酸化膜等の層間絶縁膜５０を形成してもよい。この場合、シリコン窒化膜１４が第１メタル配線１３と直接接しないこととなり、シリコン窒化膜１４のストレスを受けにくくできる。以上のように、図９および図１１に示すように、メモリセルは周辺に比べ、シリコン窒化膜が薄い（ＣＭＰでの削れとデポジションの影響）。また、図１１では、層間絶縁膜をメモリセルで薄くできる。なお、図１１において、図１０に示す装置と同一の部分には同一の参照番号を付し、その説明を繰り返さない。
【００５５】
これによって、層間絶縁膜の表面が平坦化されたフラッシュメモリが完成する。
【００５６】
実施の形態２
図１２は、図５および図６で示す工程において、周辺トランジスタとメモリセルの間に、ダミーのシャロートレンチ分離膜（ＳＴＩ）２ａとダミーのゲート電極４ａを形成したときの断面図である。ダミーのシャロートレンチ分離膜（ＳＴＩ）２ａとダミーゲート電極４ａをところどころに入れることにより、第１層目の層間絶縁膜１１の表面はより平坦化される。シリコン窒化膜１４が、ダミーの第１ゲート電極４の上にも、ＴＥＯＳ膜９を介在させて形成されている。なお、ダミーゲート電極は回路動作に直接関係しないゲートパターンである。
【００５７】
なお、ダミーパターンは、通常のゲート電極パターンのチップ内占有率が４０％未満である場合、特に設けることが好ましい。ＣＭＰでの窒化膜の削れを容易とするからである。
【００５８】
上記実施の形態では、ゲート電極として、フラッシュメモリのコントロールゲート電極を例示したが、この発明はこれに限られるものではない。すなわち、活性領域の上に設けられるゲート電極を有する半導体装置は、いずれの場合においても本発明を適用することができる。特にメモリセルアレイに用いられるパターンであれば特定以上存在することでＣＭＰにおける削れでの検知ができる。たとえば、図１３にはメモリチップを示したが、メモリセルアレイがチップの大半（約４０％位）を占めるのが望ましい。また、ＳＲＡＭ、メモリトランジスタのゲート電極などにも本発明を適用することが出来る。さらに上述のゲート電極に対応する部材であるストレージノードを有するＤＲＡＭにも本発明を適用することができる。
【００５９】
また、上記実施の形態では窒化膜の例として、シリコン窒化膜を例示したが、この発明はこれに限られるものでなく、ＣＭＰにより削れて検出可能な膜であればよく、たとえばシリコン窒化膜より応力の小さいシリコン酸窒化膜を用いても同様の効果を奏する。またシリコン窒化膜では平坦性が改善されるよう膜が堆積される傾向であることを述べたが、パターンや成膜条件等により、平坦性が改善されないとしても、ＣＭＰの検出感度の良さから優れた膜といえる。
【００６０】
また、上記実施の形態では、分離絶縁膜の例として、シャロートレンチ分離膜を例示したが、この発明はこれに限られるものではなく、ＬＯＣＯＳ法によって形成されたフィールド酸化膜であっても同様の効果を奏する。
【００６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００６２】
【発明の効果】
以上説明したとおり、請求項１に係る半導体装置によれば、半導体基板の主表面からパターン表面までの高さが第１のパターンより低い第３のパターンを有していても、第１のパターン上の第のパターンが第４のパターンより膜厚が薄く、層間絶縁膜も薄いので、第２の導電層のメモリセル領域と周辺回路とで配線の段差が改善され、平坦性がよく、信頼性の高い第２の導電層となる。
【００６３】
請求項２に係る半導体装置によれば、多くの第１のパターンの存在により、特定の膜厚を有する領域が増加するため、第２導電層下の平坦性が優れた半導体装置となる。
【００６４】
請求項３に係る半導体装置によれば、第２導電層下の平坦性に優れたフラッシュメモリが実現でき、特にフローティングゲートの厚みによる段差の改善ができる。
【００６５】
請求項４に係る半導体装置によれば、特定の膜厚とすることで、第２導電層下の平坦性に優れ、なおかつ窒素原子を含む膜の影響による応力等のストレスを抑制できる。
【００６６】
請求項５に記載の半導体装置によれば、ダミーゲート電極も存在することで、より第２導電層下の平坦性に優れた半導体装置となる。
【００６７】
請求項６に記載の半導体装置によれば、メモリセル領域と周辺回路領域との間の段差が改善された、平坦性に優れた半導体装置となる。
【００６８】
請求項７に記載の半導体装置によれば、メモリセル領域と周辺回路領域との間の段差が改善された、平坦性に優れた半導体装置となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図３】本発明の実施の形態に係る半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図４】本発明の実施の形態に係る半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図５】本発明の実施の形態に係る半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図６】図５の装置におけるＶＩ−ＶＩ線に沿う断面から見たときの断面図である。
【図７】本発明の実施の形態に係る半導体装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図８】本発明の実施の形態に係る半導体装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図９】本発明の実施の形態に係る半導体装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【図１０】本発明の実施の形態に係る半導体装置の製造方法の順序の第９の工程における半導体装置の断面図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法の変形例を示す半導体装置の断面図である。
【図１２】本発明の実施の形態２に係る半導体装置の、周辺トランジスタとメモリセルの間の部分の断面図である。
【図１３】フラッシュメモリの平面図である。
【図１４】従来の半導体装置の製造方法の順序の第１の工程における半導体装置の断面図である。
【図１５】従来の半導体装置の製造方法の順序の第２の工程における半導体装置の断面図である。
【図１６】従来の半導体装置の製造方法の順序の第３の工程における半導体装置の断面図である。
【図１７】従来の半導体装置の製造方法の順序の第４の工程における半導体装置の断面図である。
【図１８】従来の半導体装置の製造方法の順序の第５の工程における半導体装置の断面図である。
【図１９】図１８の装置におけるＸＩＸ−ＸＩＸ線に沿う断面から見たときの、半導体装置の断面図である。
【図２０】従来の半導体装置の製造方法の順序の第６の工程における半導体装置の断面図である。
【図２１】従来の半導体装置の製造方法の順序の第７の工程における半導体装置の断面図である。
【図２２】従来の半導体装置の製造方法の順序の第８の工程における半導体装置の断面図である。
【図２３】従来の半導体装置の製造方法の順序の第９の工程における半導体装置の断面図である。
【図２４】従来のトランジスタのゲート電極とダミーゲート電極の付近の断面図である。
【図２５】図２４装置の平面図である。
【符号の説明】
１　シリコン基板、２　シャロートレンチ絶縁膜、４　第１ゲート電極、７　ポリシリコン層、８　ＷＳｉ層、１４　シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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