(57)【要約】【課題】マクロセルの内部に上位レベルの配線を容易に配置することが可能な半導体集積回路のレイアウト方法を提供する。【解決手段】このレイアウト方法は、コンピュータを用いて半導体集積回路のレイアウトを行う方法であって、マクロセル内の第１の配線層において、第１の方向に延在する２つの電源配線を所定の間隔で配置するステップ（ａ）と、マクロセル内の第２の配線層において、第１の方向と異なる第２の方向に延在する２つの電源配線を所定の間隔で配置するステップ（ｂ）と、マクロセルを構成する複数の回路素子と、それらの回路素子間の配線を配置するステップ（ｃ）と、第１及び第２の配線層の内の少なくとも一方において、マクロセル内の２つの電源配線の間を通ってマクロセル外に延在する信号配線を配置するステップ（ｄ）とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
コンピュータを用いて半導体集積回路のレイアウトを行う方法であって、
マクロセル内の第１の配線層において、第１の方向に延在する２つの電源配線を所定の間隔で配置するステップ（ａ）と、
前記マクロセル内の第２の配線層において、前記第１の方向と異なる第２の方向に延在する２つの電源配線を所定の間隔で配置するステップ（ｂ）と、
前記マクロセルを構成する複数の回路素子と、それらの回路素子間の配線を配置するステップ（ｃ）と、
前記第１及び第２の配線層の内の少なくとも一方において、前記マクロセル内の前記２つの電源配線の間を通って前記マクロセル外に延在する信号配線を配置するステップ（ｄ）と、
を具備するレイアウト方法。
【請求項２】
ステップ（ａ）及びステップ（ｂ）の各々が、半導体集積回路のレイアウト設計において用いられる単位格子の間隔をＤとするときに、前記２つの電源配線を２Ｄの間隔で配置することを含む、請求項１記載のレイアウト方法。
【請求項３】
半導体集積回路であって、
マクロセルを構成する複数の回路素子が形成された半導体基板と、
前記半導体基板上に形成され、マクロセル内において第１の方向に延在し所定の間隔を有する２つの電源配線を含む第１の配線層と、
前記半導体基板上に形成され、前記マクロセル内において前記第１の方向と異なる第２の方向に延在し所定の間隔を有する２つの電源配線を含む第２の配線層と、
を具備し、前記第１及び第２の配線層の内の少なくとも一方が、前記マクロセル内の前記２つの電源配線の間を通って前記マクロセル外に延在する信号配線を含む、半導体集積回路。
【請求項４】
前記第１の方向と前記第２の方向とが直交する、請求項３記載の半導体集積回路。
【請求項５】
前記第１及び第２の配線層の各々において、前記２つの電源配線の内の一方に高電位側の電源電位が供給され、他方に低電位側の電源電位が供給される、請求項３又は４記載の半導体集積回路。
【請求項６】
前記第１及び第２の配線層において、前記２つの電源配線の各々がループを形成する、請求項５記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＰ＆Ｒ（ｐｌａｃｅ  ａｎｄ  ｒｏｕｔｅ）ツールと呼ばれる自動配置配線プログラムを用いてマクロセルを含む複数のセルを配置配線することによりＬＳＩ等の半導体集積回路をレイアウトする方法に関し、さらに、そのようなレイアウト方法を用いて製造された半導体集積回路に関する。
【０００２】
【従来の技術】
ＬＳＩにＩＰ（ｉｎｔｅｌｌｅｃｔｕａｌ  ｐｒｏｐｅｒｔｙ）やメモリセルアレイを搭載するためには、通常のセルよりも大規模なマクロセルが用いられる。ここで、ＩＰとは、一般的に、プロセッサ等の信号処理回路や、メモリ、入出力回路等を含む電子回路の機能ブロックをいう。マクロセルは、数行数列に配置された複数のブロックを含んでおり、各ブロックの周辺部には、リング状の電源配線が設けられている。
【０００３】
従来、このようなＬＳＩのレイアウトを設計する際には、配置配線の予測に基づいて、マクロセルにおいて配線通過可能領域を設定し、この配線通過可能領域にシールド配線を挿入した後でマクロセルの回路素子の配置配線を行うことにより、Ｐ＆Ｒツールにおいて使用されるマクロセルのライブラリを作成していた。
【０００４】
例えば、下記の特許文献１には、配置配線情報を持ち、クロストークノイズによる信号遅延等の特性変動を抑えることのできるマクロの作成方法が開示されている。このマクロ作成方法によれば、ＩＰマクロの形状、外部端子の位置に基づいてＩＰマクロ内にチップレベルの配線が通過可能な領域を算出し、シールド配線挿入処理後、その領域の配線条件を設定する。その配線条件に基づいてＩＰマクロ内の自動配置配線を行い、シールド配線のコンタクト処理を行い、通過配線可能領域の情報と自動配置配線結果を含むＩＰマクロのライブラリを作成する。
【０００５】
しかしながら、実際に上位レベルのレイアウトを行う際に必要となる配線領域が確定しない段階でマクロセルの内部に配線通過可能領域が設定されてしまうので、上位レベルの配線が困難になることも多い。一方、マクロセルを迂回する配線を用いる場合には、配線長が長くなってしまうので、信号の遅延により動作タイミングが不良になるおそれがある。
【０００６】
【特許文献１】
特開２００２−２４３１０号公報（第１頁、図３）
【０００７】
【発明が解決しようとする課題】
そこで、本発明は、上記の点に鑑み、マクロセルの内部に上位レベルの配線を容易に配置することが可能な半導体集積回路のレイアウト方法、及び、そのようなレイアウト方法を用いて製造された半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記の課題を解決するため、本発明に係る半導体集積回路のレイアウト方法は、コンピュータを用いて半導体集積回路のレイアウトを行う方法であって、マクロセル内の第１の配線層において、第１の方向に延在する２つの電源配線を所定の間隔で配置するステップ（ａ）と、マクロセル内の第２の配線層において、第１の方向と異なる第２の方向に延在する２つの電源配線を所定の間隔で配置するステップ（ｂ）と、マクロセルを構成する複数の回路素子と、それらの回路素子間の配線を配置するステップ（ｃ）と、第１及び第２の配線層の内の少なくとも一方において、マクロセル内の２つの電源配線の間を通ってマクロセル外に延在する信号配線を配置するステップ（ｄ）とを具備する。
【０００９】
ここで、ステップ（ａ）及びステップ（ｂ）の各々が、半導体集積回路のレイアウト設計において用いられる単位格子の間隔をＤとするときに、２つの電源配線を２Ｄの間隔で配置するようにしても良い。
【００１０】
また、本発明に係る半導体集積回路は、マクロセルを構成する複数の回路素子が形成された半導体基板と、半導体基板上に形成され、マクロセル内において第１の方向に延在し所定の間隔を有する２つの電源配線を含む第１の配線層と、半導体基板上に形成され、マクロセル内において第１の方向と異なる第２の方向に延在し所定の間隔を有する２つの電源配線を含む第２の配線層とを具備し、第１及び第２の配線層の内の少なくとも一方が、マクロセル内の２つの電源配線の間を通ってマクロセル外に延在する信号配線を含む。
【００１１】
ここで、第１の方向と第２の方向とが直交するようにしても良い。また、第１及び第２の配線層の各々において、２つの電源配線の内の一方に高電位側の電源電位が供給され、他方に低電位側の電源電位が供給されるようにしても良い。さらに、第１及び第２の配線層において、２つの電源配線の各々がループを形成するようにしても良い。
【００１２】
本発明によれば、マクロセル内の第１及び第２の配線層において第１及び第２の方向にそれぞれ延在する２つの電源配線の間を上位レベルの配線領域として使用することができるので、マクロセルの内部に上位レベルの配線を容易に配置することが可能となる。
【００１３】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には、同一の参照番号を付して説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路のレイアウト方法を示すフローチャートである。本実施形態に係るレイアウト方法においては、コンピュータ上で動作するＰ＆Ｒツールと呼ばれる自動配置配線プログラムを用いて、マクロセルを含む複数のセルを配置配線することにより、ＬＳＩ等の半導体集積回路のレイアウトを行う。
【００１４】
ステップＳ１において、マクロセル内の第１の配線層（最下層の配線層に限らない）において、第１の方向（例えば、Ｘ方向）に延在する２つの電源配線を所定の間隔で配置する。これらの電源配線は、高電位側の電源電位ＶＤＤが供給される２つの電源配線でも良いし、低電位側の電源電位ＶＳＳが供給される２つの電源配線でも良いし、高電位側の電源電位ＶＤＤが供給される１つの電源配線と低電位側の電源電位ＶＳＳが供給される１つの電源配線とのペアでも良い。
【００１５】
ステップＳ２において、マクロセル内の第２の配線層（第２層目の配線層に限らない）において、第１の方向と異なる第２の方向（例えば、Ｘ方向と直交するＹ方向）に延在する２つの電源配線を所定の間隔で配置する。
【００１６】
以上において、所定の間隔とは、２つの電源配線の間に他の配線を設けることが可能な間隔をいう。例えば、半導体集積回路のレイアウト設計において用いられる単位格子（グリッド）の間隔をＤとするときに、２つの電源配線を２Ｄの間隔で配置するようにしても良い。
【００１７】
ステップＳ３において、マクロセルを構成する複数の回路素子と、それらの回路素子間の配線を配置する。ステップＳ３までの工程によってレイアウトされた半導体集積回路の例を、図２〜図４に示す。ここでは、説明を簡単にするため、マクロセルにおける１つのブロック内に１つのＭＯＳトランジスタの構造を拡大して示している。
【００１８】
図２は、ステップＳ３までの工程によってレイアウトされた半導体集積回路の平面図である。図２においては、第２層目以上の層間絶縁膜を省略している。図３は、図２のＩＩＩ−ＩＩＩにおける断面図である。半導体基板１０上にゲート絶縁膜１２及びゲート電極１３が形成され、その両側の半導体基板１０内に不純物拡散領域１１が形成されている。ゲート絶縁膜１２、ゲート電極１３及び不純物拡散領域１１は、ＭＯＳトランジスタを構成する。
【００１９】
ＭＯＳトランジスタが形成された半導体基板１０上に、第１層目の層間絶縁膜２０を介して、第１層目の配線層が形成されている。第１層目の層間絶縁膜２０の所定の位置には開口が設けられており、第１層目の配線層の配線３４及び３５は、それらの開口を通してＭＯＳトランジスタの不純物拡散領域１１に接続されている。
【００２０】
図４は、図２のＩＶ−ＩＶにおける断面図である。第１層目の層間絶縁膜２０上には、第１層目の配線層の電源配線３１が設けられている。その上に、第２層目の層間絶縁膜４０を介して、第２層目の配線層が形成されている。第２層目の層間絶縁膜４０の所定の位置には開口が設けられており、第２層目の配線層の電源配線５１は、それらの開口を通して第１層目の配線層の電源配線３１に接続されている。図４には示されていないが、第２層目の配線層の電源配線５２は、第１層目の配線層の電源配線３２に接続されている。さらにその上に、保護膜６０が形成されている。
【００２１】
図２に示すように、第１層目の配線層においてＸ方向に延在する２つの電源配線３１及び３２は、半導体集積回路のレイアウト設計において用いられる単位格子（グリッド）の間隔をＤとするときに、２Ｄの間隔で配置されている。電源配線３１には、高電位側の電源電位ＶＤＤが供給され、電源配線３２には、低電位側の電源電位ＶＳＳが供給される。
【００２２】
また、第２層目の配線層においてＹ方向に延在する２つの電源配線５１及び５２も、２Ｄの間隔で配置されている。電源配線５１には、高電位側の電源電位ＶＤＤが供給され、電源配線５２には、低電位側の電源電位ＶＳＳが供給される。
【００２３】
次に、再び図１を参照すると、ステップＳ４において、上位レベルの複数の回路素子と、それらの回路素子間の配線を配置する。さらに、ステップＳ５において、第１及び第２の配線層の内の少なくとも一方において、マクロセル内の２つの電源配線の間を通ってマクロセル外に延在する信号配線を配置する。ステップＳ５までの工程によってレイアウトされた半導体集積回路の例を、図５に示す。
【００２４】
図５は、ステップＳ５までの工程によってレイアウトされた半導体集積回路の平面図である。図５においては、第２層目以上の層間絶縁膜を省略している。図５に示すように、第１層目の配線層においてＸ方向に延在する２つの電源配線３１及び３２の間に、マクロセルの左右両側に位置する上位レベルの２つの回路素子を接続する信号配線３３が配置されている。半導体集積回路のレイアウト設計において用いられる単位格子（グリッド）の間隔をＤとするときに、電源配線３１と信号配線３３、及び、信号配線３３と電源配線３２は、それぞれＤの間隔で配置されている。
【００２５】
また、第２層目の配線層においてＹ方向に延在する２つの電源配線５１及び５２の間に、マクロセルの上下両側に位置する上位レベルの２つの回路素子を接続する信号配線５３が配置されている。電源配線５１と信号配線５３、及び、信号配線５３と電源配線５２も、それぞれＤの間隔で配置されている。
【００２６】
このようにすれば、上位レベルの信号配線がマクロセルを迂回することなく配置できるので、信号の遅延が必要以上に増大することもなく、上位レベルの配線が困難になることもない。また、電源配線は、シールド配線も兼ねているので、クロストークや基板面積の増加を抑えることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るレイアウト方法を示すフローチャート。
【図２】途中までレイアウトされた半導体集積回路の平面図。
【図３】図２のＩＩＩ−ＩＩＩにおける断面図。
【図４】図２のＩＶ−ＩＶにおける断面図。
【図５】最終的にレイアウトされた半導体集積回路の平面図。
【符号の説明】
１０  半導体基板、  １１  不純物拡散領域、  １２  ゲート絶縁膜、  １３ゲート電極、  ２０、４０  層間絶縁膜、  ３１〜３５  第１層目の配線層の配線、  ５１〜５３  第２層目の配線層の配線、  ６０  保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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