(57)【要約】【課題】回路規模を小さくできる上に、４種類の論理演算を実現できるようにした記憶機能付き論理演算回路の提供。【解決手段】この発明は、強誘電体キャパシタ１０と、スイッチング素子である２つのＭＯＳトランジスタＴＲ１１、ＴＲ１２とを備え、入力端子１１、１２から入力される入力信号Ａ、Ｂに含まれる入力データついて選択的に４種類の論理演算ができるとともに、その論理演算の結果を強誘電体キャパシタ１０に記憶させ、かつ、その強誘電体キャパシタ１０の記憶内容を出力端子１３、１４から読み出すようにした。その４種類の論理演算は、強誘電体キャパシタ１０の分極方向とデータの方向（強誘電体キャパシタ１０に印加する電圧の方向）とを、その各論理演算ごとに予め定めてある手順で制御することにより実現させた。【選択図】  図１
2004282507.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタと、
一端側を第１入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第１スイッチング素子と、
一端側を第２入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第２スイッチング素子とを備え、
前記第１入力端子および前記第２入力端子には、演算対象となる入力データの演算処理に応じて予め定めてある前記強誘電体キャパシタの分極方向を設定する信号と、前記入力データ信号と、前記演算処理に応じて予め定めてある前記強誘電体キャパシタのデータを読み出す信号とを、時分割でそれぞれ入力するようにし、
前記第１スイッチング素子および前記第２スイッチング素子は、前記演算処理に応じて予め定めてある第１オンオフ制御信号および第２オンオフ制御信号でそれぞれオンオフ制御するようにし、
かつ、前記強誘電体キャパシタの両電極から第１出力信号および第２出力信号をそれぞれ取り出すようにしたことを特徴とする記憶機能付き論理演算回路。
【請求項２】
一端側を第３入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第３スイッチング素子と、
一端側を第４入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第４スイッチング素子とをさらに備え、
前記第３入力端子および前記第４入力端子には、入力データの演算処理に応じて予め定めてある前記強誘電体キャパシタの分極方向を設定する信号と、前記入力データ信号と、前記演算処理に応じて予め定めてある前記強誘電体キャパシタのデータを読み出す信号とを時分割でそれぞれ入力するようにし、
前記第３スイッチング素子および前記第４スイッチング素子は、前記演算処理に応じて予め定めてある第３オンオフ制御信号および第４オンオフ制御信号でそれぞれオンオフ制御するようにしたことを特徴とする請求項１に記載の記憶機能付き論理演算回路。
【請求項３】
前記第１出力信号を所定の基準値を用いて２値化する第１の２値化手段と、
前記第２出力信号を所定の基準値を用いて２値化する第２の２値化手段と、
前記第１オンオフ制御信号と前記第２オンオフ制御信号との排他的論理和演算を行うエクスクルーシブ・オア回路と、
前記第１の２値化手段、第２の２値化手段、および前記エクスクルーシブ・オア回路の各出力の論理積演算を行うアンド回路と、
をさらに備えるようにしたことを特徴とする請求項１に記載の記憶機能付き論理演算回路。
【請求項４】
強誘電体キャパシタと、
一端側を第１入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第１スイッチング素子と、
一端側を第２入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第２スイッチング素子と、
一端側を第１制御端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第３スイッチング素子と、
一端側を第２制御端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第４スイッチング素子とを備え、
前記第１入力端子および前記第２入力端子には、演算対象となる入力データをそれぞれ入力するようにし、
前記前記第１スイッチング素子および前記第２スイッチング素子は、前記強誘電体キャパシタへの前記入力データの書き込みを許可するデータストローブ信号でそれぞれオンオフ制御するようにし、
前記第１制御端子および前記第２制御端子には、前記入力データの演算処理に応じて予め決められている、前記強誘電体キャパシタの分極方向を設定する信号と前記強誘電体キャパシタのデータを読み出す信号とを、時分割でそれぞれ入力するようにし、
前記第３スイッチング素子および前記第４スイッチング素子は、前記演算処理に応じて予め定めてある第１オンオフ制御信号および第２オンオフ制御信号でそれぞれオンオフ制御するようにし、
かつ、前記強誘電体キャパシタの両電極から第１出力信号および第２出力信号をそれぞれ取り出すようにしたことを特徴とする記憶機能付き論理演算回路。
【請求項５】
一端側を第３入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第５スイッチング素子と、
一端側を第４入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第６スイッチング素子とをさらに備え、
前記第３入力端子および前記第４入力端子には、演算対象となる入力データをそれぞれ入力するようにし、
前記第５スイッチング素子および前記第６スイッチング素子は、前記強誘電体キャパシタへの前記入力データの書き込みを許可するデータストローブ信号でそれぞれオンオフ制御するようにしたことを特徴とする請求項４に記載の記憶機能付き論理演算回路。
【請求項６】
ノア回路をさらに備え、
前記第ノア回路で前記第１オンオフ制御信号および前記第２オンオフ制御信号の排他的論理和演算を行い、その演算結果を前記データストローブ信号として使用するように構成したことを特徴とする請求項４または請求項５に記載の記憶機能付き記憶機能付き論理演算回路。
【請求項７】
前記第１出力信号を所定の基準値を用いて２値化する第１の２値化手段と、
前記第２出力信号を所定の基準値を用いて２値化する第２の２値化手段と、
前記第１オンオフ制御信号と前記第２オンオフ制御信号との排他的論理和演算を行うエクスクルーシブ・オア回路と、
前記第１の２値化手段、第２の２値化手段、および前記エクスクルーシブ・オア回路の各出力の論理積演算を行うアンド回路と、
をさらに備えたことを特徴とする請求項４、請求項５または請求項６に記載の記憶機能付き論理演算回路。
【請求項８】
強誘電体キャパシタと、
一端側を第１入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第１スイッチング素子と、
一端側を第２入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第２スイッチング素子と、を備えた記憶機能付き論理演算回路であって、
前記第１スイッチング素子および前記第２スイッチング素子をオンにし、前記第１入力端子および前記第２入力端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記強誘電体キャパシタの分極を所定方向に設定する第１ステップと、
前記第１スイッチング素子および前記第２スイッチング素子をオンにし、前記第１入力端子および前記第２入力端子に入力データをそれぞれ入力し、前記強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記誘電体キャパシタに書き込んで保持する第２ステップと、
前記演算処理に応じて予め決められている前記第１スイッチング素子または前記第２スイッチング素子をオンにし、このオンに応じて前記第１入力端子または前記第２入力端子にデータ読み出し信号をそれぞれ入力し、前記強誘電体キャパシタに書き込まれている演算結果を前記強誘電体キャパシタの両端子から読み出す第３ステップと、
からなることを特徴とする記憶機能付き論理演算回路の論理演算方法。
【請求項９】
強誘電体キャパシタと、
一端側を第１入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第１スイッチング素子と、
一端側を第２入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第２スイッチング素子と、
一端側を第１制御端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第３スイッチング素子と、
一端側を第２制御端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第４スイッチング素子と、を備えた記憶機能付き論理演算回路であって、
前記第３スイッチング素子および前記第４スイッチング素子をオンにし、前記第１制御端子および前記第２制御端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記強誘電体キャパシタの分極を所定方向に設定する第１ステップと、
前記第１スイッチング素子および前記第２スイッチング素子をオンにし、前記第１入力端子および前記第２入力端子に入力データをそれぞれ入力し、前記強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記誘電体キャパシタに書き込んで保持する第２ステップと、
前記演算処理に応じて予め決められている前記第３スイッチング素子または前記第４スイッチング素子をオンにし、このオンに応じて前記第１制御端子または前記第２制御端子にデータ書き込み信号をそれぞれ入力し、前記強誘電体キャパシタに書き込まれている演算結果を前記強誘電体キャパシタの両端子から読み出す第３ステップと、
からなることを特徴とする記憶機能付き論理演算回路の論理演算方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタとスイッチング素子を使用し、入力データの論理演算を行うとともにその演算結果を記憶できる記憶機能付き論理演算回路およびその論理演算方法に関するものである。
【０００２】
【従来の技術】
従来、この種の記憶機能付き論理演算回路としては、例えば図２３に示すものが知られている。
この論理演算回路は、図２３に示すように、強誘電体キャパシタ１０と、４つのＭＯＳトランジスタＴＲ１〜ＴＲ４とから構成されている。また、入力端子１、２には、演算処理対象である入力信号Ａ、Ｂがそれぞれ入力され、制御端子３にはデータストーブ信号ＤＳが入力され、制御端子４にはポンプ信号ＰＵＭＰが入力され、制御端子５にはリセット信号ＲＳが入力されるようになっている。さらに、強誘電体キャパシタ１０の一端側の電極と接続する出力端子６からは出力信号Ｑ０を出力するようになっている。
【０００３】
このような構成からなる論理演算回路では、ＭＯＳトランジスタＴＲ１、ＴＲ２がデータストローブ信号ＤＳでオンオフ制御される。従って、データストローブ信号ＤＳがＨレベルのときにはＭＯＳトランジスタＴＲ１、ＴＲ２がオンし、データストローブ信号ＤＳがＬレベルのときにはＭＯＳトランジスタＴＲ１、ＴＲ２がオフとなる。また、ＭＯＳトランジスタＴＲ３は、ポンプ信号ＰＵＭＰによりオンオフ制御され、ポンプ信号ＰＵＭＰがＨレベルのときにオンし、それがＬレベルのときにオフとなる
従って、ＭＯＳトランジスタＴＲ１、ＴＲ２をオンにすることにより、入力信号Ａ、Ｂのデータを入力することができる。また、ＭＯＳトランジスタＴＲ３をオンにすることにより、ノードＱ１の電位を電源ＶＤＤの電位にすることができる。さらに、リセット信号ＲＳをＨレベルにすることによりＭＯＳトランジスタＴＲ４がオンとなり、出力端子６の出力信号Ｑ０を接地電位（ＧＮＤ）にすることができる。
【０００４】
そこで、この論理演算回路では、ＭＯＳトランジスタＴＲ１〜ＴＲ４のオンオフを、データストローブ信号ＤＳ、ポンプ信号ＰＵＭＰ、およびリセット信号により所定の手順で制御し、強誘電体キャパシタ１０の分極方向を設定、変化させることにより、以下の２つ式（１）、（２）で示す論理演算を行うことができ、その論理演算の結果を強誘電体キャパシタ１０に記憶させることができる。
【０００５】
Ｑ０＝Ａ×（／Ｂ）・・・・（１）
Ｑ０＝Ａ＋（／Ｂ）・・・・（２）
ここで、（１）式中の記号「×」は論理積の記号を示し、（２）式中の記号「＋」は論理和の記号を示し、両式中の「／Ｂ」は「Ｂ」の否定（反転）を示し、これらの意味は本明細書においては以下同様である。
【０００６】
【発明が解決しようとする課題】
ところが、従来の論理演算回路は、回路規模が大きい上に、上記のように２つの論理演算しかできないという不具合があった。
そこで、本発明の目的は、回路規模を小さくできる上に、４種類の論理演算を実現できるようにした記憶機能付き論理演算回路およびその論理演算方法提供することにある。
【０００７】
【課題を解決するための手段】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、強誘電体キャパシタと、一端側を第１入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第１スイッチング素子と、一端側を第２入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第２スイッチング素子とを備え、前記第１入力端子および前記第２入力端子には、演算対象となる入力データの演算処理に応じて予め定めてある前記強誘電体キャパシタの分極方向を設定する信号と、前記入力データ信号と、前記演算処理に応じて予め定めてある前記強誘電体キャパシタのデータを読み出す信号とを、時分割でそれぞれ入力するようにし、前記第１スイッチング素子および前記第２スイッチング素子は、前記演算処理に応じて予め定めてある第１オンオフ制御信号および第２オンオフ制御信号でそれぞれオンオフ制御するようにし、かつ、前記強誘電体キャパシタの両電極から第１出力信号および第２出力信号をそれぞれ取り出すようにした。
【０００８】
第２の発明は、第１の発明の論理演算回路において、一端側を第３入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第３スイッチング素子と、一端側を第４入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第４スイッチング素子とをさらに備え、前記第３入力端子および前記第４入力端子には、入力データの演算処理に応じて予め定めてある前記強誘電体キャパシタの分極方向を設定する信号と、前記入力データ信号と、前記演算処理に応じて予め定めてある前記強誘電体キャパシタのデータを読み出す信号とを時分割でそれぞれ入力するようにし、前記第３スイッチング素子および前記第４スイッチング素子は、前記演算処理に応じて予め定めてある第３オンオフ制御信号および第４オンオフ制御信号でそれぞれオンオフ制御するようにした。
【０００９】
第３の発明は、第１の発明の論理演算回路において、前記第１出力信号を所定の基準値を用いて２値化する第１の２値化手段と、前記第２出力信号を所定の基準値を用いて２値化する第２の２値化手段と、前記第１オンオフ制御信号と前記第２オンオフ制御信号との排他的論理和演算を行うエクスクルーシブ・オア回路と、前記第１の２値化手段、第２の２値化手段、および前記エクスクルーシブ・オア回路の各出力の論理積演算を行うアンド回路と、をさらに備えるようにした。
【００１０】
第４の発明は、強誘電体キャパシタと、一端側を第１入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第１スイッチング素子と、一端側を第２入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第２スイッチング素子と、一端側を第１制御端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第３スイッチング素子と、一端側を第２制御端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第４スイッチング素子とを備え、前記第１入力端子および前記第２入力端子には、演算対象となる入力データをそれぞれ入力するようにし、前記前記第１スイッチング素子および前記第２スイッチング素子は、前記強誘電体キャパシタへの前記入力データの書き込みを許可するデータストローブ信号でそれぞれオンオフ制御するようにし、前記第１制御端子および前記第２制御端子には、前記入力データの演算処理に応じて予め決められている、前記強誘電体キャパシタの分極方向を設定する信号と前記強誘電体キャパシタのデータを読み出す信号とを、時分割でそれぞれ入力するようにし、前記第３スイッチング素子および前記第４スイッチング素子は、前記演算処理に応じて予め定めてある第１オンオフ制御信号および第２オンオフ制御信号でそれぞれオンオフ制御するようにし、かつ、前記強誘電体キャパシタの両電極から第１出力信号および第２出力信号をそれぞれ取り出すようにした。
【００１１】
第５の発明は、第４の発明の論理演算回路において、一端側を第３入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第５スイッチング素子と、一端側を第４入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第６スイッチング素子とをさらに備え、前記第３入力端子および前記第４入力端子には、演算対象となる入力データをそれぞれ入力するようにし、前記第５スイッチング素子および前記第６スイッチング素子は、前記強誘電体キャパシタへの前記入力データの書き込みを許可するデータストローブ信号でそれぞれオンオフ制御するようにした。
【００１２】
第６の発明は、第４または第５の発明の論理演算回路において、ノア回路をさらに備え、前記第ノア回路で前記第１オンオフ制御信号および前記第２オンオフ制御信号の排他的論理和演算を行い、その演算結果を前記データストローブ信号として使用するように構成した。
第７の発明は、第４、第５または第６の発明の論理演算回路において、前記第１出力信号を所定の基準値を用いて２値化する第１の２値化手段と、前記第２出力信号を所定の基準値を用いて２値化する第２の２値化手段と、前記第１オンオフ制御信号と前記第２オンオフ制御信号との排他的論理和演算を行うエクスクルーシブ・オア回路と、前記第１の２値化手段、第２の２値化手段、および前記エクスクルーシブ・オア回路の各出力の論理積演算を行うアンド回路と、をさらに備えるようにした。
【００１３】
第８の発明は、強誘電体キャパシタと、一端側を第１入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第１スイッチング素子と、一端側を第２入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第２スイッチング素子と、を備えた記憶機能付き論理演算回路であって、前記第１スイッチング素子および前記第２スイッチング素子をオンにし、前記第１入力端子および前記第２入力端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記強誘電体キャパシタの分極を所定方向に設定する第１ステップと、前記第１スイッチング素子および前記第２スイッチング素子をオンにし、前記第１入力端子および前記第２入力端子に入力データをそれぞれ入力し、前記強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記誘電体キャパシタに書き込んで保持する第２ステップと、前記演算処理に応じて予め決められている前記第１スイッチング素子または前記第２スイッチング素子をオンにし、このオンに応じて前記第１入力端子または前記第２入力端子にデータ読み出し信号をそれぞれ入力し、前記強誘電体キャパシタに書き込まれている演算結果を前記強誘電体キャパシタの両端子から読み出す第３ステップと、からなるようにした。
【００１４】
第９の発明は、強誘電体キャパシタと、一端側を第１入力端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第１スイッチング素子と、一端側を第２入力端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第２スイッチング素子と、一端側を第１制御端子とし、他端側を前記強誘電体キャパシタの一端側の電極に接続させた第３スイッチング素子と、一端側を第２制御端子とし、他端側を前記強誘電体キャパシタの他端側の電極に接続させた第４スイッチング素子と、を備えた記憶機能付き論理演算回路であって、前記第３スイッチング素子および前記第４スイッチング素子をオンにし、前記第１制御端子および前記第２制御端子に、演算対象となる入力データの演算処理に応じて予め決められている分極方向設定信号をそれぞれ入力し、前記強誘電体キャパシタの分極を所定方向に設定する第１ステップと、前記第１スイッチング素子および前記第２スイッチング素子をオンにし、前記第１入力端子および前記第２入力端子に入力データをそれぞれ入力し、前記強誘電体キャパシタで入力データの所定の演算を行うとともに、その演算結果を前記誘電体キャパシタに書き込んで保持する第２ステップと、前記演算処理に応じて予め決められている前記第３スイッチング素子または前記第４スイッチング素子をオンにし、このオンに応じて前記第１制御端子または前記第２制御端子にデータ書き込み信号をそれぞれ入力し、前記強誘電体キャパシタに書き込まれている演算結果を前記強誘電体キャパシタの両端子から読み出す第３ステップと、からなるようにした。
このような構成からなる本発明によれば、回路規模を小さくできる上に、４種類の論理演算を実現できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の記憶機能付き論理演算回路の第１実施形態の基本的な構成を示す回路図である。
この第１実施形態は、図１に示すように、強誘電体キャパシタ１０と、スイッチング素子である２つのＭＯＳトランジスタＴＲ１１、ＴＲ１２とを備え、入力端子１１、１２から入力される入力信号Ａ、Ｂに含まれる入力データついて選択的に４種類の論理演算が強誘電体キャパシタ１０で可能であって、その論理演算の結果を強誘電体キャパシタ１０に記憶させることができるようになっている。また、その強誘電体キャパシタ１０の記憶内容を、演算処理後直ちに、またはその後に必要に応じて強誘電体キャパシタ１０の両電極が接続される出力端子１３、１４から読み出すことができるようにしたものである。
【００１６】
また、この第１実施形態では、後述のように４種類の論理演算を選択的に行うことができるが、その４種類の各論理演算は、強誘電体キャパシタ１０の分極方向とデータの方向（強誘電体キャパシタ１０に印加する電圧の方向）とを、その各論理演算ごとに予め決めた手順で制御することにより実現させている。
さらに、回路の構成を具体的に説明すると、ＭＯＳトランジスタＴＲ１１は、その一端側であるドレインが入力端子１１に接続され、その他端側であるソースが強誘電体キャパシタ１０の一端側の電極に接続され、かつ、その共通接続部が出力端子１３に接続されている。また、ＭＯＳトランジスタＴＲ１１の開閉制御端子であるゲートは、制御端子１５に接続されている。
【００１７】
ＭＯＳトランジスタＴＲ１２は、その一端側であるドレインが入力端子１２に接続され、その他端側であるソースが強誘電体キャパシタ１０の他端側の電極に接続され、かつ、その共通接続部が出力端子１４に接続されている。ＭＯＳトランジスタＴＲ１２の開閉制御端子であるゲートは、制御端子１６に接続されている。
【００１８】
ここで、スイッチング素子としてＭＯＳトランジスタＴＲ１１、ＴＲ１２を使用したが、これに代えてバイポーラトランジスタなどを使用するようにしても良い。この点は、以下の他の実施形態においても同様である。
また、入力端子１１、１２には、図２に示すような入力信号Ａ、Ｂが入力されるようになっている。この入力信号Ａ、Ｂは、強誘電体キャパシタ１０の分極方向を設定するための分極方向設定信号と、演算対象となる入力データと、強誘電体キャパシタ１０からのデータの読み出し（電荷の抽出）のためのデータ読み出し信号とからなる。
【００１９】
そして、分極方向設定信号は例えば図２の各期間Ｔ１で入力され、入力データは例えば図２の期間Ｔ２、Ｔ４、Ｔ５、Ｔ６で入力され、データ読み出し信号は例えば図２の期間Ｔ３で入力されるようになっている。すなわち、入力端子１１、１２には、これらの各信号が時分割で入力されるようになっている。
ここで、その入力信号Ａ、Ｂに含まれる分極方向設定信号、および読み出し信号は、入力データの論理演算の種類に応じて波形が予め定められている（例えば、図２、図５、図７および図１０の入力信号Ａ、Ｂの各波形を比較のこと）。
【００２０】
制御端子１５、１６には、ＭＯＳトランジスタＴＲ１１、ＴＲ１２のオンオフ制御を行うオンオフ制御信号ＳＰ００、ＳＰ０１がそれぞれ入力されるようになっている。
ここで、そのオンオフ制御信号ＳＰ００、ＳＰ０１は、入力データの論理演算の種類に応じて波形が予め定められている（例えば、図２、図５、図７および図１０のオンオフ制御信号ＳＰ００、ＳＰ０１の各波形を比較のこと）。
【００２１】
出力端子１３、１４からは、強誘電体キャパシタ１０の一端側の電極と他端側の電極の各電圧を、出力電圧Ｑ０、Ｑ１として出力するようになっている。
次に、このような構成からなる第１実施形態の動作について、図１〜図４を参照して説明する。
この第１実施形態は、ＡＮＤ演算、ＯＲ演算、ＮＡＮＤ演算、およびＮＯＲ演算からなる４種類の論理演算を選択的に実現できるとともに、その論理演算の結果を記憶させることができる。従って、以下では各論理演算を実現させる場合の動作について、順次説明する。
【００２２】
まず、図１の回路でＡＮＤ演算を実現させる場合の動作について、図１〜図４を参照して説明する。
この場合には、図２に示すように、以下の（１）〜（３）の３つの動作（ステップ）をＡＮＤ演算処理の一単位としている。
（１）期間Ｔ１において、ＡＮＤ演算（論理積演算）に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作。
（２）期間Ｔ２、Ｔ４、Ｔ５、またはＴ６において、入力信号Ａ、Ｂとして入力される入力データの強誘電体キャパシタ１０でのＡＮＤ演算、およびその演算結果を記憶する動作。
（３）期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容（データ）を読み出すデータ読み出し動作。
【００２３】
まず、図２の期間Ｔ１において、ＡＮＤ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作について説明する。
期間Ｔ１では、図１に示す制御端子１５、１６に入力されるオンオフ制御信号ＳＰ００、ＳＰ０１は、図２に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１、ＴＲ１２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加されることになる。
【００２４】
ここでは、強誘電体キャパシタ１０は、出力端子１３側の電極に入力信号Ａとして「Ｌ」レベルの電圧が印加され、出力端子１４側の電極に入力信号Ｂとして「Ｈ」レベルの電圧が印加される（図２参照）。この結果、強誘電体キャパシタ１０の分極の方向は上向き（図２では「↑」と表す）となる。
このように、図２に示す各期間Ｔ１では、ＡＮＤ演算に先立って強誘電体キャパシタ１０に対して分極方向が上向きの書き込みを行う。
【００２５】
次に、図２の期間Ｔ２、Ｔ４、Ｔ５またはＴ６において、入力信号Ａ、Ｂとして入力される入力データの強誘電体キャパシタ１０でのＡＮＤ演算、およびその演算結果を記憶する動作について説明する。
期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１に示す制御端子１５、１６に入力されるオンオフ制御信号ＳＰ００、ＳＰ０１は、図２に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１、ＴＲ１２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加されることになる。
【００２６】
ここで、各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における入力信号Ａと入力信号Ｂのついて説明する。
この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６を２つに分けると、図２の期間Ｔ２では、入力信号Ａは前半が「Ｌ」レベルで後半が「Ｌ」レベルであり、入力信号Ｂは前半が「Ｌ」レベルで後半が「Ｌ」レベルである。図２の期間Ｔ４では、入力信号Ａは前半が「Ｌ」レベルで後半が「Ｌ」レベルであり、入力信号Ｂは前半が「Ｈ」レベルで後半が「Ｌ」レベルである。図２の期間Ｔ５では、入力信号Ａは前半が「Ｈ」レベルで後半が「Ｌ」レベルであり、入力信号Ｂは前半が「Ｌ」レベルで後半が「Ｌ」レベルである。さらに、図２の期間Ｔ６では、入力信号Ａは前半が「Ｈ」レベルで後半が「Ｌ」レベルであり、入力信号Ｂは前半が「Ｈ」レベルで後半が「Ｌ」レベルである。
【００２７】
ここで、入力信号Ａ、Ｂの「Ｈ」レベルを「１」、その「Ｌ」レベルを「０」とすると、各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂは、その前半では図３に示す入力データＡ、Ｂの組み合わせのデータが入力され、その後半では「Ｌ」レベルに固定させている。
このように、入力信号Ａ、Ｂにおいて、その後半で「Ｌ」レベルに固定するのは、後述のように、演算データの読み出しのために、出力電圧Ｑ０、Ｑ１を任意の固定電位（この場合には「Ｌ」レベルの電圧）にするためであり、また、強誘電体キャパシタ１０の分極を破壊しないためである。
【００２８】
従って、期間Ｔ２では、入力信号Ａ、Ｂとして「０」と「０」のデータの入力を行い、期間Ｔ４では、入力信号Ａ、Ｂとして「０」と「１」のデータの入力を行っている。また、期間Ｔ５では、入力信号Ａ、Ｂとして「１」と「０」のデータの入力を行い、期間Ｔ６では、入力信号Ａ、Ｂとして「１」と「１」のデータの入力を行っている。
【００２９】
次に、図２の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタ１０の分極方向について説明する。
期間Ｔ２では、入力信号Ａ、Ｂはいずれも「Ｌ」レベルであり、強電体キャパシタＣの両端には電位差が生じないので、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ上向きのままである。
【００３０】
期間Ｔ４において、入力信号Ａが「Ｌ」レベルで入力信号Ｂが「Ｈ」レベルの場合には、信号の印加状態が期間Ｔ１と同じで変化しないので、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ上向きのままである。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の両端には電位差が生じないので、分極方向は前の状態（入力信号Ａが「Ｌ」レベルで入力信号Ｂが「Ｈ」レベルの状態）と同じ上向きのままである。
【００３１】
期間Ｔ５において、入力信号Ａが「Ｈ」レベルで入力信号Ｂが「Ｌ」レベルの場合には、信号の印加状態が期間Ｔ１と逆向きになるので、強誘電体キャパシタ１０の分極方向は上向きから下向き（図２では「↓」と表す）に変わる。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の両端には電位差が生じないので、分極方向は前の状態（入力信号Ａが「Ｈ」レベルで入力信号Ｂが「Ｌ」レベルの状態）と同じ下向きのままである。
【００３２】
期間Ｔ６において、入力信号Ａ、Ｂがいずれも「Ｈ」レベルの場合には、強電体キャパシタＣの両端には電位差が生じないので、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ上向きのままである。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の両端には電位差が生じないので、分極方向は期間Ｔ１と同じ上向きのままである。
【００３３】
次に、図２の期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作について説明する。
期間３では、オンオフ制御信号ＳＰ００は「Ｌ」レベルで、オンオフ制御信号ＳＰ０１は「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１２のみがオン状態となる。この結果、入力信号Ｂのみが強誘電体キャパシタ１０の出力端子１４側の電極に入力される。
【００３４】
このとき、演算結果は、出力端子１３から出力電圧Ｑ１として出力される。この出力端子１４側に入力信号Ｂによって「Ｈ」レベルの電圧を印加し、出力端子１４からデータを出力することを、図２では「データの方向」として上向きの「↑」で表している。
この時の強誘電体キャパシタ１０の分極方向について説明する。
【００３５】
このときには、入力信号Ｂが「Ｈ」レベルで、オンオフ制御信号ＳＰ００が「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ１１はオフとなり、出力端子１３の出力電圧Ｑ１は前の状態のまま「Ｌ」レベルとなり、強誘電体キャパシタ１０の分極の方向は上向きとなる。
次に、データの出力動作について、図４を参照して説明する。
【００３６】
図４（ａ）に示すように、図１の回路には、回路パターンやＭＯＳトランジスタＴＲ１１、ＴＲ１２による浮遊容量Ｃ１、Ｃ２がグランドとの間に存在する。また、この浮遊容量Ｃ１、Ｃ２は管理され、レイアウトを行う時に、Ｃ１＝Ｃ２になるように配慮されている。
図２の期間Ｔ３の状態においては、図４（ｂ）に示すように、出力端子１４に「Ｈ」レベルの電圧が印加され、出力端子１３からデータを出力している。ここで、出力端子１３の出力Ｑ１は、出力端子１４の電圧Ｑ０を強誘電体キャパシタ１０と浮遊容量Ｃ１で容量分割した値となる。
【００３７】
このとき、出力端子１３の出力電圧Ｑ１の値の変化は、強誘電体キャパシタ１０の分極方向の変化に依存する。図４（ｂ）（ｃ）は、強誘電体キャパシタ１０の分極方向に変化がない場合、すなわち、図２の期間Ｔ３の前の期間の分極方向と、その期間Ｔ３の分極方向とに変化のない場合である。このときの出力電圧Ｑ１と時間の関係は、図４（ｃ）に示すようになる。
【００３８】
一方、図４（ｄ）（ｅ）は、強誘電体キャパシタ１０の分極方向に変化がある場合、すなわち、図２の期間Ｔ３の前の期間の分極方向と、その期間Ｔ３の分極方向とに変化のある場合である。このときの出力電圧Ｑ１と時間の関係は、図４（ｅ）に示すようになる。
図４（ｃ）と図４（ｄ）との電位差ΔＶは、基準電圧Ｖｒｅｆを使用することにより、コンパレレータで２値化することができる。勿論、電位差ΔＶの大きさなどの条件が揃えば、ＭＯＳトランジスタからなるインバータなどを直接駆動して、その電位差ΔＶを２値化できる。
【００３９】
次に、上記の点を踏まえ、出力端子１３の出力電圧Ｑ１について検討する。
図２の期間Ｔ２から期間Ｔ３、期間Ｔ４から期間Ｔ３、および期間Ｔ６から期間Ｔ３への各遷移では、強誘電体キャパシタ１０の分極方向に変化がないので、出力電圧Ｑ１は図４（ｃ）に示すような状態となり低い電圧となる。
一方、図２の期間Ｔ５から期間Ｔ３への遷移では、強誘電体キャパシタ１０の分極方向に変化があるので、出力電圧Ｑ１は図４（ｅ）に示すような状態となり高い電圧となる。
【００４０】
この結果、図１に示す第１実施形態の出力電圧Ｑ１は、図２に示すような波形となる。
次に、図２に示す出力電圧Ｑ０、Ｑ１を２値化信号（ロジック信号）に置き換える場合について説明する。
ここでは、２値化信号を得るために基準電圧（レファレンス電圧）Ｖｒｅｆを使用するようにした。すなわち、図２に示すように、出力電圧Ｑ０、Ｑ１が基準電圧Ｖｒｅｆを上回る場合には、出力電圧Ｑ０、Ｑ１の２値化電圧は高い電圧「１」とし、出力電圧Ｑ０、Ｑ１が基準電圧Ｖｒｅｆを下回る場合には、出力電圧Ｑ０、Ｑ１の２値化電圧は低い電圧「０」とするようにした。
【００４１】
以上の説明から明らかなように、図２に示す出力電圧Ｑ１は、期間Ｔ２、Ｔ４、Ｔ５またはＴ６において入力端子１１、１２に入力される入力信号Ａ、Ｂの演算結果であることがわかる。
ここで、出力電圧Ｑ１を２値化した値のうち、期間Ｔ３の各値（図２の丸で囲んだ値）に着目すると、左から「０、０、１、０」となり、これに応じた出力ＯＵＴは図２に示すようになる。
【００４２】
この各出力ＯＵＴと、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂとの対応をとると、図３に示す真理値表が得られる。この真理値表に基づいて、出力ＯＵＴと、入力信号Ａ、Ｂの関係を求めると、次の（３）式が得られる。
ＯＵＴ＝Ａ×（／Ｂ）・・・・（３）
次に、図１の回路でＯＲ演算を実現させる場合の動作について、図１、図５、および図６を参照して説明する。
【００４３】
この場合には、図５に示すように、以下の（１）〜（３）の３つの動作をＯＲ演算処理の一単位としている。
（１）期間Ｔ１において、ＯＲ演算（論理和演算）に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作。
（２）期間Ｔ２、Ｔ４、Ｔ５、またはＴ６において、入力信号Ａ、Ｂとして入力される入力データの強誘電体キャパシタ１０でのＯＲ演算、およびその演算結果を記憶する動作。
（３）期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作。
【００４４】
まず、図５の期間Ｔ１において、ＯＲ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作について説明する。
期間Ｔ１では、図１に示す制御端子１５、１６に入力されるオンオフ制御信号ＳＰ００、ＳＰ０１は、図５に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１、ＴＲ１２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加されることになる。
【００４５】
ここでは、強誘電体キャパシタ１０は、出力端子１３側の電極に入力信号Ａとして「Ｈ」レベルの電圧が印加され、出力端子１４側の電極に入力信号Ｂとして「Ｌ」レベルの電圧が印加される（図５参照）。この結果、強誘電体キャパシタ１０の分極の方向は、図５に示すように下向きとなる。
このように、図５に示す各期間Ｔ１では、強誘電体キャパシタ１０に対して分極方向が下向きの書き込みを行う。このように、分極方向が図２の各期間Ｔ１と異なるのは、図２の場合にはＡＮＤ演算を実現させ、図５の場合にはＯＲ演算を実現させるためである。
【００４６】
次に、図５の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６期間において、入力信号Ａ、Ｂとして入力される入力データの強誘電体キャパシタ１０でのＯＲ演算、およびその演算結果を記憶する動作について説明する。
期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１に示す制御端子１５、１６に入力されるオンオフ制御信号ＳＰ００、ＳＰ０１は、図５に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１、ＴＲ１２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加される。
【００４７】
この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂは図２の場合と同様であり、図６に示すようになる。
すなわち、期間Ｔ２では、入力信号Ａ、Ｂは「０」と「０」が入力され、期間Ｔ４では、入力信号Ａ、Ｂは「０」と「１」が入力される。また、期間Ｔ５では、入力信号Ａ、Ｂは「１」と「０」が入力され、期間Ｔ６では、入力信号Ａ、Ｂは「１」と「１」が入力される。
【００４８】
次に、図５の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタ１０の分極方向について説明する。
期間Ｔ２では、入力信号Ａ、Ｂはいずれも「Ｌ」レベルであるので、強電体キャパシタＣの両端には電位差が生じず、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ下向きのままである。
【００４９】
期間Ｔ４において、入力信号Ａが「Ｌ」レベルで入力信号Ｂが「Ｈ」レベルの場合には、信号の印加状態が期間Ｔ１とは逆になるので、強誘電体キャパシタ１０の分極方向は変化して上向きになる。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の両端には電位差が生じないので、強誘電体キャパシタ１０の分極方向は前の状態（入力信号Ａが「Ｌ」レベルで入力信号Ｂが「Ｈ」レベルの状態）と同じ上向きのままである。
【００５０】
期間Ｔ５において、入力信号Ａが「Ｈ」レベルで入力信号Ｂが「Ｌ」レベルの場合には、信号の印加状態が期間Ｔ１と同じで変化しないので、強誘電体キャパシタ１０の分極方向は下向きのままである。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の両端には電位差が生じないので、強誘電体キャパシタ１０の分極方向は前の状態（入力信号Ａが「Ｈ」レベルで入力信号Ｂが「Ｌ」レベルの状態）と同じ下向きのままである。
【００５１】
期間Ｔ６において、入力信号Ａ、Ｂがいずれも「Ｈ」レベルの場合には、強電体キャパシタＣの両端には電位差が生じないので、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ下向きのままである。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の両端には電位差が生じないので、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ下向きのままである。
【００５２】
次に、図５の各期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作について説明する。
期間Ｔ３では、オンオフ制御信号ＳＰ００は「Ｌ」レベルで、オンオフ制御信号ＳＰ０１は「Ｈ」レベルであるので、上記の図２の期間Ｔ３の場合と同様である。従って、図５に示すように、「データの方向」は上向きとなる。
【００５３】
ここで、図２の場合と同様に、この場合の出力電圧Ｑ１について図５を参照して検討する。
図５の期間Ｔ２から期間Ｔ３、期間Ｔ５から期間Ｔ３、および期間Ｔ６から期間Ｔ３への各遷移では、強誘電体キャパシタ１０の分極方向に変化があるので、出力電圧Ｑ１は図４（ｅ）に示すような状態となり高い電圧となる。
【００５４】
一方、図５の期間Ｔ４から期間Ｔ３への遷移では、強誘電体キャパシタ１０の分極方向に変化がないので、出力電圧Ｑ１は図４（ｃ）に示すような状態となり低い電圧となる。
この結果、図１に示す第１実施形態の出力電圧Ｑ１は、図５に示すような波形となる。
【００５５】
次に、図２の場合と同様に、図５において、出力電圧Ｑ１を２値化した値のうち、期間Ｔ３の各値（図５の丸で囲んだ値）に着目すると、左から「１、０、１、１」となり、これに応じた出力ＯＵＴは図６に示すようになる。
この各出力ＯＵＴと、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂの対応をとると、図６に示す真理値表が得られる。この真理値表に基づいて、出力ＯＵＴと、入力信号Ａ、Ｂの関係を求めると、次の（４）式が得られる。
【００５６】
ＯＵＴ＝Ａ＋（／Ｂ）・・・・（４）
次に、図１の回路でＮＡＮＤ演算を実現させる場合の動作について、図１、図７〜図９を参照して説明する。
この場合には、図７に示すように、以下の（１）〜（３）の３つの動作をＮＡＮＤ演算処理の一単位としている。
（１）期間Ｔ１において、ＮＡＮＤ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作。
（２）期間Ｔ２、Ｔ４、Ｔ５、またはＴ６において、入力信号Ａ、Ｂとして入力される入力データの強誘電体キャパシタ１０でのＮＡＮＤ演算、およびその演算結果を記憶する動作。
（３）期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作。
【００５７】
まず、図７の期間Ｔ１において、ＮＡＮＤ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作について説明する。
図７の期間Ｔ１における図１の回路の各部の波形は、図２の期間Ｔ１における各部の波形と同様である。従って、図７の各期間Ｔ１では、強誘電体キャパシタ１０の分極の方向は、図７に示すように上向きとなる。
【００５８】
次に、図７の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６期間において、入力信号Ａ、Ｂとして入力される入力データの強誘電体キャパシタ１０でのＮＡＮＤ演算、およびその演算結果を記憶する動作について説明する。
この期間Ｔ２、Ｔ４、Ｔ５、およびＴ６におけるオンオフ制御信号ＳＰ００、ＳＰ０１は、図７に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１、ＴＲ１２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加される。
【００５９】
この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂは図２の場合と同様であり、図８に示すようになる。
すなわち、期間Ｔ２では、入力信号Ａ、Ｂは「０」と「０」が入力され、期間Ｔ４では、入力信号Ａ、Ｂは「０」と「１」が入力される。また、期間Ｔ５では、入力信号Ａ、Ｂは「１」と「０」が入力され、期間Ｔ６では、入力信号Ａ、Ｂは「１」と「１」が入力される。
【００６０】
次に、図７の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタ１０の分極方向について説明する。ここでは、図２の場合と同じ制御をしているので、以下のようになる。
すなわち、期間Ｔ２では、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ上向きのままである。
【００６１】
期間Ｔ４において、入力信号Ａが「Ｌ」レベルで入力信号Ｂが「Ｈ」レベルの場合には、強誘電体キャパシタ１０の分極方向は上向きのままである。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の分極方向は前の状態（入力信号Ａが「Ｌ」レベルで入力信号Ｂが「Ｈ」レベルの状態）と同じ上向きのままである。
【００６２】
期間Ｔ５において、入力信号Ａが「Ｈ」レベルで入力信号Ｂが「Ｌ」レベルの場合には、信号の印加状態が期間Ｔ１と逆になるので、強誘電体キャパシタ１０の分極方向は下向きになる。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、分極方向は前の状態（入力信号Ａが「Ｈ」レベルで入力信号Ｂが「Ｌ」レベルの状態）と同じ下向きのままである。
【００６３】
期間Ｔ６において、入力信号Ａ、Ｂがいずれも「Ｈ」レベルの場合には、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ上向きのままである。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ上向きのままである。
次に、図７の期間Ｔ３における強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作について説明する。
【００６４】
期間３では、オンオフ制御信号ＳＰ００は「Ｈ」レベルで、オンオフ制御信号ＳＰ０１は「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ１１のみがオン状態となる。この結果、入力信号Ａのみが強誘電体キャパシタ１０の出力端子１３側の電極に入力される。
このとき、演算結果は、図２および図５の場合と異なり、出力端子１４から出力電圧Ｑ０として出力される。この出力端子１３側に「Ｈ」レベルの電圧を印加し、出力端子１３からデータを出力することを、図７では「データの方向」として下向きの「↓」で表している。
【００６５】
この時の強誘電体キャパシタ１０の分極方向について説明する。
このときには、入力信号Ａが「Ｈ」レベルで、オンオフ制御信号ＳＰ０１が「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ１２はオフとなり、出力端子１４の出力電圧Ｑ０は前の状態のまま「Ｌ」レベルとなり、強誘電体キャパシタ１０の分極の方向は下向きとなる。
【００６６】
次に、データの出力動作について、図９を参照して説明する。
ここで、図９（ａ）は図４（ａ）と同じである。
図７の期間Ｔ３の状態においては、図９（ｂ）に示すように、出力端子１３に「Ｈ」レベルの電圧が印加され、出力端子１４からデータを出力している。ここで、出力端子１４の出力Ｑ０は、出力端子１３の電圧Ｑ１を強誘電体キャパシタ１０と浮遊容量Ｃ２で容量分割した値となる。
【００６７】
このとき、出力端子１４の出力電圧Ｑ０の値の変化は、強誘電体キャパシタ１０の分極方向の変化に依存する。図９（ｂ）（ｃ）は、強誘電体キャパシタ１０の分極方向に変化がない場合、すなわち、図７の期間Ｔ３の前の期間の分極方向と、その期間Ｔ３の分極方向とに変化のない場合である。このときの出力電圧Ｑ０と時間の関係は、図９（ｃ）に示すようになる。
【００６８】
一方、図９（ｄ）（ｅ）は、強誘電体キャパシタ１０の分極方向に変化がある場合、すなわち、図７の期間Ｔ３の前の期間の分極方向と、その期間Ｔ３の分極方向とに変化のある場合である。このときの出力電圧Ｑ０と時間の関係は、図９（ｅ）に示すようになる。
図９（ｃ）と図９（ｄ）との電位差ΔＶは、基準電圧Ｖｒｅｆを使用することにより、コンパレレータで２値化することができる。勿論、電位差ΔＶの大きさなどの条件が揃えば、ＭＯＳトランジスタからなるインバータなどを直接駆動して、その電位差ΔＶを２値化できる。
【００６９】
次に、上記の点を踏まえ、出力端子１４の出力電圧Ｑ０について検討する。
図７の期間Ｔ２から期間Ｔ３、期間Ｔ４から期間Ｔ３、および期間Ｔ６から期間Ｔ３への各遷移では、強誘電体キャパシタ１０の分極方向に変化があるので、出力電圧Ｑ０は図９（ｅ）に示すような状態となり高い電圧となる。
一方、図７の期間Ｔ５から期間Ｔ３への遷移では、強誘電体キャパシタ１０の分極方向に変化がないので、出力電圧Ｑ０は図９（ｃ）に示すような状態となり低い電圧となる。
【００７０】
この結果、図１に示す第１実施形態の出力電圧Ｑ０は、図７に示すような波形となる。
次に、図７に示す出力電圧Ｑ０、Ｑ１を２値化信号に置き換える場合について説明する。
ここでは、２値化信号を得るために基準電圧Ｖｒｅｆを使用するようにした。すなわち、図７に示すように、出力電圧Ｑ０、Ｑ１が基準電圧Ｖｒｅｆを上回る場合には、出力電圧Ｑ０、Ｑ１の２値化電圧は高い電圧「１」とし、出力電圧Ｑ０、Ｑ１が基準電圧Ｖｒｅｆを下回る場合には、出力電圧Ｑ０、Ｑ１の２値化電圧は低い電圧「０」とするようにした。
【００７１】
以上の説明から明らかなように、図７に示す出力電圧Ｑ０は、期間Ｔ２、Ｔ４、Ｔ５、Ｔ６に入力される入力信号Ａ、Ｂの演算結果であることがわかる。
ここで、出力電圧Ｑ０を２値化した値のうち、期間Ｔ３の各値（図７の丸で囲んだ値）に着目すると、左から「１、１、０、１」となり、これに応じた出力ＯＵＴは図７に示すようになる。
【００７２】
この各出力ＯＵＴと、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂとの対応をとると、図８に示す真理値表が得られる。この真理値表に基づいて、出力ＯＵＴと、入力信号Ａ、Ｂの関係を求めると、次の（５）式が得られる。
ＯＵＴ＝／｛Ａ×（／Ｂ）｝・・・・（５）
次に、図１の回路でＮＯＲ演算を実現させる場合の動作について、図１、図１０および図１１を参照して説明する。
【００７３】
この場合には、図１０に示すように、以下の（１）〜（３）の３つの動作をＮＯＲ演算処理の一単位としている。
（１）期間Ｔ１において、ＮＯＲ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作。
（２）期間Ｔ２、Ｔ４、Ｔ５、またはＴ６において、入力信号Ａ、Ｂとして入力される入力データの強誘電体キャパシタ１０でのＮＯＲ演算、およびその演算結果を記憶する動作。
（３）期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作。
【００７４】
まず、図１０の期間Ｔ１において、ＮＯＲ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作について説明する。
図１０の期間Ｔ１における図１の回路の各部の波形は、図５の期間Ｔ１における各部の波形と同様である。従って、図１０の各期間Ｔ１では、強誘電体キャパシタ１０の分極の方向は、図１０に示すように下向きとなる。
【００７５】
次に、図１０の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６期間において、入力信号Ａ、Ｂとして入力される入力データの強誘電体キャパシタ１０でのＮＯＲ演算、およびその演算結果を記憶する動作について説明する。
この期間Ｔ２、Ｔ４、Ｔ５、およびＴ６におけるオンオフ制御信号ＳＰ００、ＳＰ０１は、図１０に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ１１、ＴＲ１２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加される。
【００７６】
この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂは図２の場合と同様である。
すなわち、期間Ｔ２では、入力信号Ａ、Ｂは「０」と「０」が入力され、期間Ｔ４では、入力信号Ａ、Ｂは「０」と「１」が入力される。また、期間Ｔ５では、入力信号Ａ、Ｂは「１」と「０」が入力され、期間Ｔ６では、入力信号Ａ、Ｂは「１」と「１」が入力される（図１１参照）。
【００７７】
次に、図１０の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタ１０の分極方向について説明する。ここでは、図２の場合と同じ制御をしているので、以下のようになる。
すなわち、期間Ｔ２では、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ下向きのままである。
【００７８】
期間Ｔ４において、入力信号Ａが「Ｌ」レベルで入力信号Ｂが「Ｈ」レベルの場合には、強誘電体キャパシタ１０の分極方向は逆の上向きとなる。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の分極方向は前の状態（入力信号Ａが「Ｌ」レベルで入力信号Ｂが「Ｈ」レベルの状態）と同じ上向きのままである。
【００７９】
期間Ｔ５において、入力信号Ａが「Ｈ」レベルで入力信号Ｂが「Ｌ」レベルの場合には、信号の印加状態が期間Ｔ１と同じであるので、強誘電体キャパシタ１０の分極方向は下向きのままとなる。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、分極方向は前の状態（入力信号Ａが「Ｈ」レベルで入力信号Ｂが「Ｌ」レベルの状態）と同じ下向きのままである。
【００８０】
期間Ｔ６において、入力信号Ａ、Ｂがいずれも「Ｈ」レベルの場合には、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ下向きのままである。一方、入力信号Ａ、Ｂがいずれも「Ｌ」レベルの場合には、強誘電体キャパシタ１０の分極方向は期間Ｔ１と同じ下向きのままである。
次に、図１０の期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作について説明する。
【００８１】
期間Ｔ３では、オンオフ制御信号ＳＰ００は「Ｈ」レベルで、オンオフ制御信号ＳＰ０１は「Ｌ」レベルであるので、ＭＯＳトランジスタＴＲ１１のみがオン状態となる。この結果、入力信号Ａのみが強誘電体キャパシタ１０の出力端子１３側の電極に入力される。
このとき、演算結果は、図２および図５の場合と異なり、出力端子１４から出力電圧Ｑ０として出力される。この出力端子１３側に「Ｈ」レベルの電圧を印加し、出力端子１３からデータを出力することを、図１０では「データの方向」として下向きの「↓」で表している。
【００８２】
この時の強誘電体キャパシタ１０の分極方向は、図７の場合と同じであり、図１０に示すように下向きとなる。
次に、データの出力動作について、図９を参照して説明する。
ここでは、図７の場合と同様に、出力端子１４の出力電圧Ｑ０を考える。
図１０の期間Ｔ２から期間Ｔ３、期間Ｔ５から期間Ｔ３、および期間Ｔ６から期間Ｔ３への各遷移では、強誘電体キャパシタ１０の分極方向に変化がないので、出力電圧Ｑ０は図９（ｃ）に示すような状態となり低い電圧となる。
【００８３】
一方、図１０の期間Ｔ４から期間Ｔ３への遷移では、強誘電体キャパシタ１０の分極方向に変化があるので、出力電圧Ｑ０は図９（ｅ）に示すような状態となり高い電圧となる。
この結果、図１に示す第１実施形態の出力電圧Ｑ０と、この出力電圧Ｑ０を基準電圧Ｖｒｅｆで２値化した値とは、図１０に示すような波形となる。
【００８４】
次に、図１０において、出力電圧Ｑ０を２値化した値のうち、期間Ｔ３の各値（図１０の丸で囲んだ値）に着目すると、左から「０、１、０、０」となり、これに応じた出力ＯＵＴは図１０に示すようになる。
この各出力ＯＵＴと、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂの対応をとると、図１１に示す真理値表が得られる。この真理値表に基づいて、出力ＯＵＴと、入力信号Ａ、Ｂの関係を求めると、次の（６）式が得られる。
【００８５】
ＯＵＴ＝／｛Ａ＋（／Ｂ）｝・・・・（６）
以上説明したように、この第１実施形態によれば、回路規模が小さくできる上に、入力データついて４種類の論理演算と、その論理演算の結果の強誘電体キャパシタでの記憶とができる。
次に、本発明の第２実施形態について、図１２を参照して説明する。
【００８６】
この第２実施形態は、図１に示す第１実施形態を基本とし、これに図１２に示すような２値化回路としてのコンパレータ２１、２２と、エクスクルーシブ・オア回路２３と、アンド回路２４とを追加し、上記の強誘電体キャパシタ１０の４種類の演算結果、またはその演算結果の各記憶内容をそれぞれ確実に読み出すことができるようにしたものである。
【００８７】
なお、ここでは図１の回路と同一の構成要素については、同一符号を付してその説明は省略する。
コンパレータ２１の＋入力端子には、強誘電体キャパシタ１０の一方の電極側の出力電圧Ｑ１が供給され、その−入力端子には所定の基準電圧Ｖｒｅｆが供給されるようになっている。コンパレータ２１の＋入力端子には、強誘電体キャパシタ１０の他方の電極側の出力電圧Ｑ０が供給され、その−入力端子には基準電圧Ｖｒｅｆが供給されるようになっている。
【００８８】
エクスクルーシブ・オア回路２３の２つの入力端子は、制御端子１５、１６と接続されている。アンド回路２４は、その入力側にコンパレータ２１、２２の両出力と、エクスクルーシブ・オア回路２３の出力が入力されるようになっている。また、アンド回路２４の出力側は出力端子２５に接続され、その出力端子２５から出力ＯＵＴを取り出すようになっている。
【００８９】
次に、このような構成からなる第２実施形態の動作について、図１２を参照して説明する。なお、以下の説明では、図１の回路に相当する部分の動作説明は省略する。
コンパレータ２１は、強誘電体キャパシタ１０の出力電圧Ｑ１が基準電圧Ｖｒｅｆを上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑ１が基準電圧Ｖｒｅｆを下回る場合に「Ｌ」レベルを出力する。同様に、コンパレータ２２は、強誘電体キャパシタ１０の出力電圧Ｑ０が基準電圧Ｖｒｅｆを上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑ０が基準電圧Ｖｒｅｆを下回る場合に「Ｌ」レベルを出力する。エクスクルーシブ・オア回路２３は、オンオフ制御信号ＳＰ００とオンオフ制御信号ＳＰ０１の排他的論理和演算を行う。
【００９０】
アンド回路２４は、コンパレータ２１、２２の両出力とエクスクルーシブ・オア回路２３の出力との論理積演算を行い、その演算結果が出力ＯＵＴとして出力端子２５から取り出される。
このように動作する第２実施形態の各部の波形は、図２、図５、図７、および図１０に示すようになる。
【００９１】
次に、本発明の第３実施形態について、図１３を参照して説明する。
図１に示す第１実施形態では、演算対象である入力信号（入力データ）と、強誘電体キャパシタ１０の分極方向を決定する分極方向設定信号と、強誘電体キャパシタのデータを読み出すデータ読み出し信号とを、入力信号Ａ、Ｂとして入力端子１１、１２から時分割で強誘電体キャパシタ１０に供給するようにした。
【００９２】
第３実施形態は、これに代えて、演算対象である入力信号と、分極方向設定信号およびデータ読み出し信号電圧などを、後述のように別個の端子からそれぞれ強誘電体キャパシタ１０に供給するようにし、各種の演算を行う際の制御の容易化を図るようにしたものである。
これを実現するために、第３実施形態は、図１３に示すように、強誘電体キャパシタ１０と、スイッチング素子である４つのＭＯＳトランジスタＴＲ２１〜ＴＲ２４とを備え、入力端子３１、３２から入力される入力信号Ａ、Ｂについて４種類の論理演算ができるとともに、その論理演算の結果を強誘電体キャパシタ１０に記憶させ、かつ、その強誘電体キャパシタ１０の記憶内容を強誘電体キャパシタ１０の両電極が接続される出力端子３３、３４から読み出すことができるようにした。
【００９３】
回路について具体的に説明すると、ＭＯＳトランジスタＴＲ２１は、その一端側であるドレインが入力端子３１に接続され、その他端側であるソースが強誘電体キャパシタ１０の一端側の電極に接続され、かつ、その共通接続部が出力端子３３に接続されている。また、ＭＯＳトランジスタＴＲ２１のゲートは、ＭＯＳトランジスタＴＲ２２のゲートと接続され、この共通接続部が制御端子３５に接続されている。
【００９４】
ＭＯＳトランジスタＴＲ２２は、その一端側であるドレインが入力端子３２に接続され、その他端側であるソースが強誘電体キャパシタ１０の他端側の電極に接続され、かつ、その共通接続部が出力端子３４に接続されている。ＭＯＳトランジスタＴＲ２２のゲートは、上記のように制御端子３５に接続されている。
ＭＯＳトランジスタＴＲ２３は、その一端側であるドレインが制御端子３６に接続され、その他端側であるソースが強誘電体キャパシタ１０の一端側の電極と出力端子３３に接続されている。また、ＭＯＳトランジスタＴＲ２３のゲートは、制御端子３８に接続されている。
【００９５】
ＭＯＳトランジスタＴＲ２４は、その一端側であるドレインが制御端子３７に接続され、その他端側であるソースが強誘電体キャパシタ１０の他端側の電極と出力端子３４に接続されている。ＭＯＳトランジスタＴＲ２４のゲートは、制御端子３９に接続されている。
また、入力端子３１、３２には、図１４に示すような入力信号Ａ、Ｂがそれぞれ入力されるようになっている。この入力信号Ａ、Ｂは、後述のように演算処理の対象となる入力データのみからなり、例えば図１４の期間Ｔ２、Ｔ４、Ｔ５、Ｔ６に入力される。
【００９６】
ここで、その入力信号Ａ、Ｂは、入力データのみからなる点で、第１実施形態の場合の入力信号Ａ、Ｂとは異なる（例えば、図２参照）。
制御端子３５には、図１４に示すように、データストローブ信号ＤＳが入力されるようになっている。このデータストローブ信号ＤＳは、入力信号Ａ、Ｂの強誘電体キャパシタ１０への書き込みを許可するために、ＭＯＳトランジスタＴＲ２１、ＴＲ２２をオンにするための信号である。
【００９７】
ここで、そのデータストローブ信号ＤＳは、第１実施形態におけるオンオフ制御信号ＳＰ００、ＳＰ１０であって、例えば図２の期間Ｔ２、Ｔ４、Ｔ５、Ｔ６に入力される場合のオンオフ制御信号ＳＰ００、ＳＰ１０に相当する。
制御端子３６、３７には、図１４に示すように、制御信号Ｃ、Ｄがそれぞれ入力されるようになっている。この制御信号Ｃ、Ｄは、図１４の期間Ｔ１に入力され強誘電体キャパシタ１０の分極方向を設定する分極方向設定信号と、図１４の期間Ｔ３に入力され強誘電体キャパシタ１０のデータを読み出すデータ読み出し信号とからなる。この両信号は、データの演算処理に応じて予めその波形が定められている。
【００９８】
ここで、上記の制御信号Ｃ、Ｄは、第１実施形態の場合の入力信号Ａ、Ｂ中にそれぞれ含まれる、分極方向設定信号とデータ読み出し信号とを分離させたものである（例えば、図２参照）。
制御端子３８、３９には、図１４に示すように、オンオフ制御信号ＳＰ００、ＳＰ０１がそれぞれ入力されるようになっている。このオンオフ制御信号ＳＰ００、ＳＰ０１は、図１４の期間Ｔ１において強誘電体キャパシタ１０の分極方向を設定する場合、および図１４の期間Ｔ３において強誘電体キャパシタ１０のデータを読み出す場合に、ＭＯＳトランジスタＴＲ２３、ＴＲ２４のオンオフ制御を行うための信号である。
【００９９】
ここで、上記のオンオフ制御信号ＳＰ００、ＳＰ０１は、第１実施形態におけるオンオフ制御信号ＳＰ００、ＳＰ１０であって、例えば図２の期間Ｔ１、Ｔ３に入力される場合のオンオフ制御信号ＳＰ００、ＳＰ１０に相当する。
出力端子３３、３４からは、強誘電体キャパシタ１０の一端側の電極と他端側の電極の各電圧を、出力電圧Ｑ０、Ｑ１として出力するようになっている。
【０１００】
次に、このような構成からなる第３実施形態の動作について、図１３〜図１７を参照して説明する。
この第３実施形態は、第１実施形態と同様に、ＡＮＤ演算、ＯＲ演算、ＮＡＮＤ演算、およびＮＯＲ演算からなる４種類の論理演算を選択的に実現できるとともに、その論理演算の結果を記憶させることができる。従って、第３実施形態と第１実施形態では、その基本的な動作は同じとなる。
【０１０１】
従って、図１４は第３実施形態でアンド演算を実現する場合の各部の波形であり、図２に対応する。同様に、図１５、図１６、および図１７は、第３実施形態でＯＲ演算、ＮＡＮＤ演算、およびＮＯＲ演算をそれぞれ実現する場合の各部の動作波形であり、図５、図７、および図１０にそれぞれ対応する。
まず、図１３に示す第３実施形態でＡＮＤ演算を実現する場合の動作について、図１３および図１４を参照して説明する。
【０１０２】
最初に、図１４の各期間Ｔ１において、ＡＮＤ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作について説明する。
この各期間Ｔ１では、図１３に示す制御端子３８、３９に入力されるオンオフ制御信号ＳＰ００、ＳＰ０１は、図１４に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ２３、ＴＲ２４はいずれもオン状態となる。
【０１０３】
この結果、図１４に示す制御信号Ｃと制御信号Ｄの電位差が、強誘電体キャパシタ１０の両電極間に印加されることになる。従って、強誘電体キャパシタ１０の分極の方向は、図１４に示すように上向きとなる。これは図２の場合と同じである。
次に、図１４の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６期間において、入力信号Ａ、Ｂの強誘電体キャパシタ１０でのＡＮＤ演算、およびその演算結果を記憶する動作について説明する。
【０１０４】
この期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１３に示す制御端子３５に入力されるデータストローブ信号ＤＳは、図１４に示すように「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ２１、ＴＲ２２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加される。
【０１０５】
この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂの状態は図２の場合と同様である。すなわち、期間Ｔ２では、入力信号Ａ、Ｂは「０」と「０」が入力され、期間Ｔ４では、入力信号Ａ、Ｂは「０」と「１」が入力される。また、期間Ｔ５では、入力信号Ａ、Ｂは「１」と「０」が入力され、期間Ｔ６では、入力信号Ａ、Ｂは「１」と「１」が入力される。
【０１０６】
この結果、図１４の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタ１０の分極方向などは、図２の場合と同じになって、図１４に示すようになる。
次に、図１４の各期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作について説明する。
【０１０７】
この各期間Ｔ３では、オンオフ制御信号ＳＰ００は「Ｌ」レベルで、オンオフ制御信号ＳＰ０１は「Ｈ」レベルであるので、上記の図２の期間Ｔ３の場合と同様である。従って、図１４に示すように、「データの方向」は上向きとなる。この結果、図１３に示す第３実施形態の出力電圧Ｑ１は、図１４に示すような波形となり、これは図２の場合と同様となる。
【０１０８】
また、出力電圧Ｑ１を２値化した値のうち、各期間Ｔ３の各値（図１４の丸で囲んだ値）に着目すると、左から「０、０、１、０」となり、これに応じた出力ＯＵＴは図１４に示すようになる。
この各出力ＯＵＴと、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂの対応をとると、図３に示す真理値表が得られる。この真理値表に基づいて、出力ＯＵＴと、入力信号Ａ、Ｂの関係を求めると、上記の（３）式が得られる。
【０１０９】
次に、図１３に示す第３実施形態でＯＲ演算を実現する場合の動作について、図１３および図１５を参照して説明する。
まず、図１５の各期間Ｔ１において、ＯＲ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作について説明する。
この各期間Ｔ１では、図１３に示す制御端子３８、３９に入力されるオンオフ制御信号ＳＰ００、ＳＰ０１は、図１５に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ２３、ＴＲ２４はいずれもオン状態となる。
【０１１０】
この結果、図１５に示す制御信号Ｃと制御信号Ｄの電位差が、強誘電体キャパシタ１０の両電極間に印加されることになる。従って、強誘電体キャパシタ１０の分極の方向は、図１５に示すように下向きとなる。これは図５の場合と同じである。
次に、図１５の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６期間において、入力信号Ａ、Ｂの強誘電体キャパシタ１０でのＯＲ演算、およびその演算結果を記憶する動作について説明する。
【０１１１】
この期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１３に示す制御端子３５に入力されるデータストローブ信号ＤＳは、図１５に示すように「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ２１、ＴＲ２２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加される。この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６には、入力信号Ａ、Ｂの状態は図５の場合と同様である。
【０１１２】
この結果、図１５の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタ１０の分極方向などは、図５の場合と同じになって、図１５に示すようになる。
次に、図１５の各期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作について説明する。
【０１１３】
この各期間Ｔ３では、オンオフ制御信号ＳＰ００は「Ｌ」レベルで、オンオフ制御信号ＳＰ０１は「Ｈ」レベルであるので、上記の図５の期間Ｔ３の場合と同様である。従って、図１５に示すように、「データの方向」は上向きとなる。この結果、図１３に示す第３実施形態の出力電圧Ｑ１は、図１５に示すような波形となり、これは図５の場合と同様となる。
【０１１４】
また、出力電圧Ｑ１を２値化した値のうち、各期間Ｔ３の各値（図１５の丸で囲んだ値）に着目すると、左から「１、０、１、１」となり、これに応じた出力ＯＵＴは図１５に示すようになる。
この各出力ＯＵＴと、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂの対応をとると、図６に示す真理値表が得られる。この真理値表に基づいて、出力ＯＵＴと、入力信号Ａ、Ｂの関係を求めると、上記の（４）式が得られる。
【０１１５】
次に、図１３に示す第３実施形態でＮＡＮＤ演算を実現する場合の動作について、図１３および図１６を参照して説明する。
まず、図１６の各期間Ｔ１において、ＮＡＮＤ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作について説明する。
この各期間Ｔ１では、図１３に示す制御端子３８、３９に入力されるオンオフ制御信号ＳＰ００、ＳＰ０１は、図１６に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ２３、ＴＲ２４はいずれもオン状態となる。
【０１１６】
この結果、図１６に示す制御信号Ｃと制御信号Ｄの電位差が、強誘電体キャパシタ１０の両電極間に印加されることになる。従って、強誘電体キャパシタ１０の分極の方向は、図１６に示すように上向きとなる。これは図７の場合と同じである。
次に、図１６の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６期間において、入力信号Ａ、Ｂの強誘電体キャパシタ１０でのＮＡＮＤ演算、およびその演算結果を記憶する動作について説明する。
【０１１７】
この期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１３に示す制御端子３５に入力されるデータストローブ信号ＤＳは、図１６に示すように「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ２１、ＴＲ２２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加される。この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、入力信号Ａ、Ｂの状態は、図７の場合と同様である。
【０１１８】
この結果、図１６の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタ１０の分極方向は、図７の場合と同じになって、図１６に示すようになる。
次に、図１６の各期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作について説明する。
【０１１９】
この各期間Ｔ３では、オンオフ制御信号ＳＰ００は「Ｈ」レベルで、オンオフ制御信号ＳＰ０１は「Ｌ」レベルであるので、上記の図７の期間Ｔ３の場合と同様である。従って、図１６に示すように、「データの方向」は下向きとなる。この結果、図１３に示す第３実施形態の出力電圧Ｑ０は、図１６に示すような波形となり、これは図７の場合と同様となる。
【０１２０】
また、出力電圧Ｑ０を２値化した値のうち、各期間Ｔ３の各値（図１６の丸で囲んだ値）に着目すると、左から「１、１、０、１」となり、これに応じた出力ＯＵＴは図１６に示すようになる。
この各出力ＯＵＴと、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂの対応をとると、図８に示す真理値表が得られる。この真理値表に基づいて、出力ＯＵＴと、入力信号Ａ、Ｂの関係を求めると、上記の（５）式が得られる。
【０１２１】
次に、図１３に示す第３実施形態でＮＯＲ演算を実現する場合の動作について、図１３および図１７を参照して説明する。
まず、図１７の各期間Ｔ１において、ＮＯＲ演算に先立って行う強誘電体キャパシタ１０への分極方向の書き込み動作について説明する。
この各期間Ｔ１では、図１３に示す制御端子３８、３９に入力されるオンオフ制御信号ＳＰ００、ＳＰ０１は、図１７に示すようにいずれも「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ２３、ＴＲ２４はいずれもオン状態となる。
【０１２２】
この結果、図１７に示す制御信号Ｃと制御信号Ｄの電位差が、強誘電体キャパシタ１０の両電極間に印加されることになる。従って、強誘電体キャパシタ１０の分極の方向は、図１７に示すように下向きとなる。これは図５の場合と同じである。
次に、図１７の期間Ｔ２、Ｔ４、Ｔ５、およびＴ６期間において、入力信号Ａ、Ｂの強誘電体キャパシタ１０でのＮＯＲ演算、およびその演算結果を記憶する動作について説明する。
【０１２３】
この期間Ｔ２、Ｔ４、Ｔ５、およびＴ６では、図１３に示す制御端子３５に入力されるデータストローブ信号ＤＳは、図１７に示すように「Ｈ」レベルであるので、ＭＯＳトランジスタＴＲ２１、ＴＲ２２はいずれもオン状態となる。この結果、入力信号Ａと入力信号Ｂとの電位差が、強誘電体キャパシタ１０の両電極間に印加される。この各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６には、入力信号Ａ、Ｂの状態は図１０の場合と同様である。
【０１２４】
この結果、図１７の各期間Ｔ２、Ｔ４、Ｔ５、およびＴ６における強誘電体キャパシタ１０の分極方向は、図１０の場合と同じになって、図１７に示すようになる。
次に、図１７の各期間Ｔ３において、強誘電体キャパシタ１０から演算結果の内容を読み出すデータ読み出し動作について説明する。
【０１２５】
この各期間Ｔ３では、オンオフ制御信号ＳＰ００は「Ｈ」レベルで、オンオフ制御信号ＳＰ０１は「Ｌ」レベルであるので、上記の図１０の期間Ｔ３の場合と同様である。従って、図１７に示すように、「データの方向」は下向きとなる。この結果、図１３に示す第３実施形態の出力電圧Ｑ０は、図１７に示すような波形となり、これは図１０の場合と同様となる。
【０１２６】
また、出力電圧Ｑ０を２値化した値のうち、各期間Ｔ３の各値（図１７の丸で囲んだ値）に着目すると、左から「０、１、０、０」となり、これに応じた出力ＯＵＴは図１７に示すようになる。
この各出力ＯＵＴと、これに対応する各期間Ｔ２、Ｔ４、Ｔ５、Ｔ６における入力信号Ａ、Ｂの対応をとると、図１１に示す真理値表が得られる。この真理値表に基づいて、出力ＯＵＴと、入力信号Ａ、Ｂの関係を求めると、上記の（６）式が得られる。
【０１２７】
以上説明したように、この第３実施形態によれば、入力データついて４種類の論理演算ができるとともに、その論理演算の結果を強誘電体キャパシタに記憶させ、かつ、その強誘電体キャパシタの記憶内容を読み出すことができる。
なお、この第３実施形態は、上記の第１実施形態に比べて回路規模は大きくなるが、論理演算の際の各信号の制御が容易となる。
【０１２８】
次に、本発明の第４実施形態について、図１８を参照して説明する。
図１４〜図１７において、データストローブ信号ＤＳと、オンオフ制御信号ＳＰ００、ＳＰ０１とに着目すると、オンオフ制御信号ＳＰ００、ＳＰ０１の論理和否定（ＮＯＲ）演算の結果が、データストーブ信号ＤＳと一致することがわかる。
【０１２９】
そこで、この第４実施形態では、図１８に示すように、図１３に示す第３実施形態の回路に対して、オンオフ制御信号ＳＰ００、ＳＰ０１の論理和否定演算を行うＮＯＲ回路４１を追加し、ＮＯＲ回路４１の出力をデータストローブ信号ＤＳとして使用するようにしたものである。
このような構成からなる第４実施形態では、第３実施形態と同様に４種類の論理演算を実現でき、その各論理演算の際の各部の波形は第３実施形態の場合と同様に図１４〜図１７のようになる。
【０１３０】
また、この第４実施形態によれば、第３実施形態に比べてＮＯＲ回路が追加された分だけ回路規模が大きくなるが、制御信号であるデータストローブ信号ＤＳが減少するので、制御が容易となる。
次に、本発明の第５実施形態について、図１９を参照して説明する。
この第５実施形態は、図１３に示す第３実施形態を基本とし、これに図１８に示すような２値化回路としてのコンパレータ５１、５２と、エクスクルーシブ・オア回路５３と、アンド回路５４とを追加し、上記の強誘電体キャパシタ１０の４種類の演算結果、またはその演算結果の各記憶内容をそれぞれ確実に読み出すことができるようにしたものである。
【０１３１】
なお、ここでは図１３の回路と同一の構成要素については、同一符号を付してその説明は省略する。
コンパレータ５１の＋入力端子には、強誘電体キャパシタ１０の一方の電極側の出力電圧Ｑ１が供給され、その−入力端子には所定の基準電圧Ｖｒｅｆが供給されるようになっている。コンパレータ５１の＋入力端子には、強誘電体キャパシタ１０の他方の電極側の出力電圧Ｑ０が供給され、その−入力端子には基準電圧Ｖｒｅｆが供給されるようになっている。
【０１３２】
エクスクルーシブ・オア回路５３の２つの入力端子は、制御端子３８、３９と接続されている。アンド回路５４は３入力からなり、その入力側にコンパレータ５１、５２の両出力と、エクスクルーシブ・オア回路５３の出力が入力されるようになっている。また、アンド回路５４の出力側は出力端子５５に接続され、その出力端子５５から出力ＯＵＴを取り出すようになっている。
【０１３３】
次に、このような構成からなる第５実施形態の動作について、図１９を参照して説明する。なお、以下の説明では、図１３の回路に相当する部分の動作説明は省略する。
コンパレータ５１は、強誘電体キャパシタ１０の出力電圧Ｑ１が基準電圧Ｖｒｅｆを上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑ１が基準電圧Ｖｒｅｆを下回る場合に「Ｌ」レベルを出力する。同様に、コンパレータ５２は、強誘電体キャパシタ１０の出力電圧Ｑ０が基準電圧Ｖｒｅｆを上回る場合に「Ｈ」レベルを出力し、その出力電圧Ｑ０が基準電圧Ｖｒｅｆを下回る場合に「Ｌ」レベルを出力する。エクスクルーシブ・オア回路５３は、オンオフ制御信号ＳＰ００とオンオフ制御信号ＳＰ０１の排他的論理和演算を行う。
【０１３４】
アンド回路５４は、コンパレータ５１、５２の両出力とエクスクルーシブ・オア回路５３の出力との論理積演算を行い、その演算結果が出力ＯＵＴとして出力端子５５から取り出される。
このように動作する第５実施形態の各部の波形は、その論理演算に応じて図１４〜図１７に示すようになる。
【０１３５】
次に、本発明の第６実施形態について、図２０を参照して説明する。
この第６実施形態は、図１に示す第１実施形態を基本とし、図２０に示すようにＭＯＳトランジスタＴＲ１３、ＴＲ１４を追加し、強誘電体キャパシタ１０をＭＯＳトランジスタＴＲ１１、ＴＲ１２とＭＯＳトランジスタＴＲ１３、ＴＲ１４とで共有するようにしたものである。
【０１３６】
即ち、この第６実施形態は、強誘電体キャパシタ１０とＭＯＳトランジスタＴＲ１１、ＴＲ１２とで第１の論理演算回路を構成するとともに、強誘電体キャパシタ１０とＭＯＳトランジスタＴＲ１３、ＴＲ１４とで第１の論理演算回路を構成し、これら両論理演算回路を選択的に使用できるようにしたものである。
このような構成からなる第６実施形態によれば、２つの論理演算回路が強誘電体キャパシタを共有できるので、省スペース化が可能となる。また、２つの論理演算回路を交互に使用することにより、全体として長寿命化が実現できる。
【０１３７】
次に、本発明の第７実施形態について、図２１および図２２を参照して説明する。
この第７実施形態は、図１３に示す第３実施形態を基本とし、図２１に示すようにＭＯＳトランジスタＴＲ２５〜ＴＲ２８等を追加し、これによりＮ個（この例では３個）の論理演算回路を構成し、このＮ個の論理演算回路を選択的に使用できるようにしたものである。
【０１３８】
即ち、この第７実施形態は、図２１に示すように、強誘電体キャパシタ１０とＭＯＳトランジスタＴＲ２１〜ＴＲ２４とで第１の論理演算回路６１、強誘電体キャパシタ１０とＭＯＳトランジスタＴＲ２５、ＴＲ２６、ＴＲ２３、ＴＲ２４とで第２の論理演算回路６２、強誘電体キャパシタ１０とＭＯＳトランジスタＴＲ２７、ＴＲ２８、ＴＲ２３、ＴＲ２４とで第３の論理演算回路６３をそれぞれ構成し、これらの論理演算回路６１〜６３のうちからその１つを選択して使用できるようにしたものである。
【０１３９】
なお、図２１のおいて、５３はエクスクルーシブ・オア回路であり、５５はアンド回路である。
このような構成からなる第７実施形態によれば、図２２に示すように、論理演算回路６１〜６３では、入力データ「Ａ０、／Ｂ０」、「Ａ１、／Ｂ１」・・・・の論理演算を行うことができ、その論理演算の種類はＡＮＤ演算、ＮＡＮＤ演算、ＯＲ演算、ＮＯＲ演算のうちの１つが選択できる。また、論理演算回路６１〜６３に対して入力する入力データの選択は、データストローブ信号ＤＳ０、ＤＳ１ＤＳｎで行う。その演算結果の強誘電体キャパシタ１０からの読み出しは、スイッチ７１〜７３を開閉制御することにより行う（図２２参照）。
このような構成からなる第７実施形態によれば、Ｎ個の論理演算回路が強誘電体キャパシタなどを共有できるので、省スペース化が可能となる。
【０１４０】
【発明の効果】
以上説明したように、本発明によれば、回路規模を小さくできる上に、４種類の論理演算を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の構成例を示す回路図である。
【図２】図１の回路でＡＮＤ演算を実現する場合の各部の信号波形例を示す波形図である。
【図３】図２の動作波形に対応する真理値表を示す図である。
【図４】図１の強誘電体キャパシタからのデータの読み出しを説明するための説明図である。
【図５】図１の回路でＯＲ演算を実現する場合の各部の信号波形例を示す波形図である。
【図６】図５の動作波形に対応する真理値表を示す図である。
【図７】図１の回路でＮＡＮＤ演算を実現する場合の各部の信号波形例を示す波形図である。
【図８】図７の動作波形に対応する真理値表を示す図である。
【図９】図１の強誘電体キャパシタからのデータの読み出しを説明するための説明図である。
【図１０】図１の回路でＮＯＲ演算を実現する場合の各部の信号波形例を示す波形図である。
【図１１】図１０の動作波形に対応する真理値表を示す図である。
【図１２】本発明の第２実施形態の構成例を示す回路図である。
【図１３】本発明の第３実施形態の構成例を示す回路図である。
【図１４】図１３の回路でＡＮＤ演算を実現する場合の各部の信号波形例を示す波形図である。
【図１５】図１３の回路でＯＲ演算を実現する場合の各部の信号波形例を示す波形図である。
【図１６】図１３の回路でＮＡＮＤ演算を実現する場合の各部の信号波形例を示す波形図である。
【図１７】図１３の回路でＮＯＲ演算を実現する場合の各部の信号波形例を示す波形図である。
【図１８】本発明の第４実施形態の構成例を示す回路図である。
【図１９】本発明の第５実施形態の構成例を示す回路図である。
【図２０】本発明の第６実施形態の構成例を示す回路図である。
【図２１】本発明の第７実施形態の構成例を示す回路図である。
【図２２】その第７実施形態の動作を説明するための説明図である。
【図２３】従来回路の構成を示す回路図である。
【符号の説明】
ＴＲ１１〜ＴＲ１４はＭＯＳトランジスタ、ＴＲ２１〜ＴＲ２８はＭＯＳトランジスタ、１０は強誘電体キャパシタ、１１、１２は入力端子、１３、１４は出力端子、２１、２２はコンパレータ、２３はエクスクルーシブ・オア回路、２４はアンド回路である。
【図１】
2004282507.tif 000003
【図２】
2004282507.tif 000004
【図３】
2004282507.tif 000005
【図４】
2004282507.tif 000006
【図５】
2004282507.tif 000007
【図６】
2004282507.tif 000008
【図７】
2004282507.tif 000009
【図８】
2004282507.tif 000010
【図９】
2004282507.tif 000011
【図１０】
2004282507.tif 000012
【図１１】
2004282507.tif 000013
【図１２】
2004282507.tif 000014
【図１３】
2004282507.tif 000015
【図１４】
2004282507.tif 000016
【図１５】
2004282507.tif 000017
【図１６】
2004282507.tif 000018
【図１７】
2004282507.tif 000019
【図１８】
2004282507.tif 000020
【図１９】
2004282507.tif 000021
【図２０】
2004282507.tif 000022
【図２１】
2004282507.tif 000023
【図２２】
2004282507.tif 000024
【図２３】
2004282507.tif 000025