(57)【要約】【課題】抵抗素子、特に磁気抵抗効果素子からのデータの読み出しの安定化と量産時に生じる磁気抵抗効果素子等の抵抗値のばらつきの問題を解消し、高速高容量で量産性のあるＭＲＡＭ等を提供する。【解決の手段】ＭＲＡＭを構成する各メモリセルは磁気抵抗効果素子（Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４）と第１のスイッチ素子（Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４）を備え、前記各メモリセル外部に抵抗値を固定した固定抵抗（ｒ１〜ｒ４）と演算増幅器（Ｇ１〜Ｇ４）を備え、前記抵抗素子の一方の端子は第１のスイッチ素子が接続され、ビット線（Ｂ１〜Ｂ４）により制御されて、データ線（Ｄ１〜Ｄ２）に電気的に接続される。前記データ線は前記演算増幅器の反転入力端に接続し、前記固定抵抗ｒ２は前記演算増幅器の反転入力端と、出力端に接続させた。【選択図】　　　　図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルからなるメモリ装置であって、前記各メモリセルは電気的抵抗値変化を利用した抵抗素子と第１のスイッチ素子を備え、且つ、前記各メモリセルの外部に抵抗値を固定した固定抵抗と演算増幅器を備え、前記抵抗素子の一方の端子には前記第１のスイッチ素子を接続し、前記第１のスイッチ素子を前記各メモリセルに配線される第１の導体線の信号で制御し、前記制御により前記抵抗素子の一方の端子を各メモリセルに配線した前記第１の導体線とは異なる第２の導体線に電気的に接続し、前記第２の導体線は前記演算増幅器の入力端に接続し、前記固定抵抗は前記演算増幅器の少なくとも入力端又は出力端に接続した、抵抗素子を用いたメモリ装置。
【請求項２】
前記抵抗素子の他方の端子は、前記第１のスイッチ素子とは異なる第２のスイッチ素子により第１の電源に接続する電源線と接続し、前記第２のスイッチは前記第１及び第２の導体線とは異なる第３の導体線の信号で制御する請求項１に記載の抵抗素子を用いたメモリ装置。
【請求項３】
前記演算増幅器はオペアンプであり、前記第２の導体線は前記オペアンプの反転入力端に接続し、前記固定抵抗の両端子はそれぞれ前記オペアンプの反転入力端及び出力端に接続し、前記オペアンプの非反転入力端は、接地又は前記第１の電源とは異なる第２の電源に接続する請求項１、又は２記載の抵抗素子を用いたメモリ装置。
【請求項４】
前記第１の電源電圧（Ｖ１）及び第２の電源電圧（Ｖ２）に関して、
Ｖ１＜Ｖ２
となる関係としたことを特徴としている請求項３に記載の抵抗素子を用いたメモリ装置。
【請求項５】
前記抵抗素子の低抵抗時の抵抗値（Ｒ）、前記固定抵抗の抵抗値（Ｒｏ）及び前記第１及び第２のスイッチ素子のオン（ＯＮ）時の抵抗値（Ｒｔ１、Ｒｔ２）において、
Ｒｏ＞Ｒ＞（Ｒｔ１＋Ｒｔ２）
となる関係としたことを特徴としている請求項３、４に記載の抵抗素子を用いたメモリ装置。
【請求項６】
前記抵抗素子は少なくとも２個以上の複数の可変抵抗体を直列接続して構成した抵抗素子を用いる請求項１乃至５に記載の抵抗素子を用いたメモリ装置。
【請求項７】
前記抵抗素子を構成する複数の可変抵抗体による低抵抗時の合成抵抗値（Ｒｓ）、前記固定抵抗の抵抗値（Ｒｏ）及び、前記第１及び第２のスイッチ素子のオン（ＯＮ）時の抵抗値（Ｒｔ１、Ｒｔ２）において、
Ｒｏ＞Ｒｓ＞（Ｒｔ１＋Ｒｔ２）
となる関係とした請求項６に記載の抵抗素子を用いたメモリ装置。
【請求項８】
前記スイッチ素子は電界効果トランジスタを用いる請求項１乃至７に記載の抵抗素子を用いたメモリ装置。
【請求項９】
前記抵抗素子が磁気抵抗効果素子である請求項１乃至８に記載の抵抗素子を用いたメモリ装置。
【請求項１０】
前記磁気抵抗効果素子はトンネルバリア層と、前記トンネルバリア層を挟むように配置された２つの磁性層とを備えたトンネリング磁気抵抗効果素子である請求項９に記載の抵抗素子を用いたメモリ装置。
【請求項１１】
前記固定抵抗は前記抵抗素子を構成する複数の層のうち、少なくとも一つの層と同材料の層を有している請求項９又は１０に記載の抵抗素子を用いたメモリ装置。
【請求項１２】
複数のメモリセルからなるメモリ装置であって、各メモリセル内に磁気抵抗効果素子を有し、前記各メモリセル外に抵抗値を固定した固定抵抗を有する、前記磁気抵抗効果素子の電気抵抗値変化を利用したメモリ装置の製造方法において、前記固定抵抗は前記磁気抵抗効果素子と同一工程内で形成される抵抗素子を用いたメモリ装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、熱、光、電気、磁気等の影響で抵抗値を変化させる抵抗素子を用いたメモリ装置に係り、特に磁気抵抗効果素子を用いたメモリ（磁気ランダム・アクセス・メモリ　：　ＭＲＡＭ）を構成するのに好適なメモリ装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来より使用されているＤＲＡＭ（ダイナミックランダムアクセスメモリ）の一つの欠点である揮発性を解決できる素子としてＭＲＡＭの研究が進められている。
【０００３】
前記ＭＲＡＭの構成としては図６に示すように、磁気抵抗効果素子を含むメモリセル１を複数配列し、Ｘ−アドレスデコーダ２でメモリセル１の配列のＸ方向を選択し、Ｙ−アドレスデコーダ３でメモリセル１の配列のＹ方向を選択することで、特定の１個のメモリセル１を選択する構成が知られている。そして、各メモリセル１を構成する磁気抵抗効果素子の抵抗値変化をデータとして保持する。
【０００４】
図７（Ａ）は各磁気抵抗効果素子の構成を簡易に示した断面図である。図７（Ａ）に示す磁気抵抗効果素子はトンネリング磁気抵抗効果（ＴＭＲ）を用いたもの、つまりトンネリング磁気効果素子（以下、ＴＭＲ素子という）であり、トンネルバリア層５３を２つの磁性層５２、５４で挟んだＴＭＲ膜構造を有し、上側の磁性層５２は磁化方法を自由に変化させることが可能な層（フリー層）であり、下側の磁性層５４は磁化方向が固定化されている層（ピンド（Ｐｉｎｎｅｄ）層）である。これら各磁性層の外側には、更に導体５１、５５が形成される。これらの導体５１、５５が図６に示すように各ＴＭＲ素子へのデータの書き込み用として配線される場合もある。
【０００５】
図７（Ａ）のＴＭＲ素子の構成において、上部導体５１をデータ書き込み用のワード線（メモリセル配列において行方向の配線）とし下部導体５５をデータ書き込み用ビット線（メモリセル配列において列方向の配線）とすると、ワード線とビット線に電流を流すことにより、ワード線とビット線両方による合成電流磁場によりフリー層である磁性層５２の磁化方向を選択することができる。即ち、ワード線又はビット線いずれかの前記電流の方向を変化させることにより、フリー層の磁化方向を変化させることが可能である。
【０００６】
この変化に対しピンド層となる磁性層５４は一定の方向に磁化が向けられているため、磁性層５２と５４には磁化の方向に関して平行と反平行の２つの状態をつくることが可能となる。
【０００７】
ＴＭＲ素子に関して、上記２つの磁性層５２、５４の磁化の方向が同一の時、トンネルバリア層５３を介して流れる電流の抵抗は低く（Ｒ）、反平行の場合はそれが高くなる（Ｒ＋ΔＲ）性質がある。即ち、この抵抗値Ｒ、及びＲ＋ΔＲをそれぞれ０、１（又はその逆）のデータに対応させて記憶させることが可能となる。
【０００８】
このデータの読み出しにあたり、各メモリセルの回路としては例えば、図８に示す方法が提案されている。
【０００９】
先ず、データの読み出し用のワード線６０により電界効果トランジスタ（ＦＥＴ）６５のゲートに電圧を加えてトランジスタ６５のドレイン−ソース間をオン（ＯＮ）にし、読み出し用のビット線６１より供給される定電流がＴＭＲ素子６３に流入し、その時の電圧がビット線６１を介してセンサーアンプ６６で検出され、論理レベルの信号電圧に変換されてデータとして使用される。
【００１０】
この回路を更に応用したメモリ装置の例として、特開２０００−３１５３８２号公報、特開２０００−３１５３８３号公報に開示されたＭＲＡＭの回路がある。
【００１１】
【発明が解決しようとする課題】
しかし、上記図８の構成には下記のような問題があった。
【００１２】
一般的にＴＭＲ素子はそれを構成するトンネルバリア層の厚みによりＴＭＲ素子の抵抗値、より正確には上記２つの磁性層（フリー層、ピンド層）の磁化の方向が同一の時の抵抗値（Ｒ）が決まる。但し、前記トンネルバリア層は極めて薄く一般的に１００ナノミクロン以下であるので、必ずしも量産時に一定の抵抗値とはならず、ある程度の範囲で変化する。
【００１３】
更に、一般的にＴＭＲ素子の磁気抵抗の変化率（ＭＲ比＝ΔＲ／Ｒ）は５０％以下であって、必ずしも高くなく、その上、ＴＭＲ素子は、積層方向に電流を流すために印加する電圧によりＭＲ比が低下する性質を有する。その変化はＴＭＲ素子の構成にもよるが、例えば０．５Ｖで既に約半分以下になってしまう。
【００１４】
その上更に、このＭＲ比も量産時には変化し、更に完成製品となった後でも周囲温度変化の影響を受ける。従って、上記の事柄を勘案するとＴＭＲ素子から検出された抵抗値だけではデータとして論理値の１なのか０なのかを判定するのが困難となり、データの読み出しが不安定になるという課題があった。
【００１５】
また、図８に示すデータ検出方法はビット線６１にＴＭＲ素子６３の抵抗値の状態（Ｒ又はＲ＋△Ｒ）にかかわらず一定電流を瞬時に供給する必要があり、データの高速読み出しを行うためには定電流源の応答性が問題となる。
【００１６】
更に、読み出し速度を高速化する方法として、一つのワード線上でそのワード線と複数のビット線との交点のメモリセルのデータを同時に読み出す方法（１ワード多ビットの読み出し動作）を設計する場合、ワード線上の複数のメモリセル中の各ＴＭＲ素子にそれぞれ等しい一定電流を供給する必要がある。しかし、この定電流の供給を１個の定電流源から分配するのは、各ＴＭＲ素子の抵抗値がデータ保持状態によって異なっているため、原理的に不可能である。従って、同時に読み出すビット数と同数の定電流源を用意する必要があった。
【００１７】
本発明は、これらの不都合に鑑みてなされたものであり、抵抗素子、特に磁気抵抗効果素子からのデータの読み出しの安定化と、量産時に生じる磁気抵抗効果素子等の抵抗値のバラツキの問題を解消して量産性を良好にし、更に、高速読み出し動作である１ワード多ビット読み出しに対応可能なＭＲＡＭ等の抵抗素子を用いたメモリ装置を提供することを目的とする。
【００１８】
本発明のその他の目的や新規な特徴は後述の実施の形態において明らかにする。
【００１９】
【課題を解決するための手段】
上記の目的を達成するために、本願第１の発明は、複数のメモリセルからなるメモリ装置であって、前記各メモリセルは電気的抵抗値変化を利用した抵抗素子と第１のスイッチ素子を備え、且つ、前記各メモリセルの外部に抵抗値を固定した固定抵抗と演算増幅器を備え、前記抵抗素子の一方の端子には前記第１のスイッチ素子を接続し、前記第１のスイッチ素子を前記各メモリセルに配線される第１の導体線の信号で制御し、前記制御により前記抵抗素子の一方の端子を各メモリセルに配線した前記第１の導体線とは異なる第２の導体線に電気的に接続し、前記第２の導体線は前記演算増幅器の入力端に接続し、前記固定抵抗は前記演算増幅器の少なくとも入力端又は出力端に接続した、抵抗素子を用いたメモリ装置を用いることを特徴としている。
【００２０】
この構成により、第１の導体線の制御により前記スイッチ素子は目的のメモリセル内の前記抵抗素子を前記第２の導体線に電気的に接続し、更に前記第２の導体線は前記演算増幅素子と電気的に接続し、また前記固定抵抗も前記演算増幅素子に接続しているので、前記演算増幅素子により前記抵抗素子と、前記固定抵抗との抵抗値の比率乃至は比較の結果を出力できる回路を実現でき、結果として前記抵抗素子の抵抗値の状態を検出することができる。また、第１の導体線の制御により第１の導体線に電気的に接続している１群のメモリセルを選択することが可能となる。
【００２１】
本願第２の発明に係る抵抗素子を用いたメモリ装置は、本願第１の発明において、前記抵抗素子の他方の端子は、前記第１のスイッチ素子とは異なる第２のスイッチ素子により第１の電源に接続する電源線と接続し、前記第２のスイッチは前記第１及び第２の導体線とは異なる第３の導体線の信号で制御することを特徴としている。
【００２２】
この構成により、前記第３の導体線の信号の制御により前記第２のスイッチ素子は電源線と目的のメモリセル内の前記抵抗素子とを電気的に接続して、前記抵抗素子に電源を供給することができる。また、第３の導体線の制御により第３の導体線に電気的に接続する他の１群のメモリセルを選択することが可能となる。更に、本願第１の発明の効果として選択できる前記一群のメモリセルと、本願第２の発明の効果として選択できる前記他の１群のメモリセルとの双方に属する１群のメモリセルを選択することが可能となる。
【００２３】
本願第３の発明に係る抵抗素子を用いたメモリ装置は、本願第１又は２の発明において、前記演算増幅器はオペアンプであり、前記第２の導体線は前記オペアンプの反転入力端に接続し、前記固定抵抗の両端子はそれぞれ前記オペアンプの反転入力端及び出力端に接続し、前記オペアンプの非反転入力端には、接地又は前記第１の電源とは異なる第２の電源を接続することを特徴としている。
【００２４】
この構成により、前記抵抗素子及び前記固定抵抗はそれぞれの抵抗値の抵抗比率に依存したオペアンプの出力を得ることができる。保存されているデータは前記抵抗素子の抵抗値によって保持されており、前記出力は前記抵抗素子の抵抗値に応じた出力として得ることができる。
【００２５】
本願第４の発明に係る抵抗素子を用いたメモリ装置は、本願第３の発明において、前記第１の電源電圧（Ｖ１）及び第２の電源電圧（Ｖ２）に関して、
Ｖ１＜Ｖ２
となる関係としたことを特徴としている。
【００２６】
この電圧設定により、前記抵抗素子の両端に前記第１の電源電圧と第２の電源電圧の差分の電圧を印加させることが可能となる。特に前記抵抗素子が印加される電圧により抵抗値変化を起こす場合、微小電圧を前記差分の電圧でつくり、抵抗素子の両端に印加することが可能となる。更に、この構成によりオペアンプを正側の電源で動作させることが可能となる。
【００２７】
本願第５の発明に係る抵抗素子を用いたメモリ装置は、本願第３又は４の発明において、前記抵抗素子の低抵抗時の抵抗値（Ｒ）、前記固定抵抗の抵抗値（Ｒｏ）及び前記第１及び第２のスイッチ素子のオン（ＯＮ）時の抵抗値（Ｒｔ１、Ｒｔ２）において、
Ｒｏ＞Ｒ＞（Ｒｔ１＋Ｒｔ２）
となる関係としたことを特徴としている。
【００２８】
詳細については後述するが、前記オペアンプの出力はＲｏ／Ｒに比例した電圧となるため、高出力を得るためにはＲｏ＞Ｒであることが好ましい。またスイッチ素子のＯＮ抵抗は前記Ｒｏ／Ｒの分母に加算される（正確にはＲｏ／（Ｒ＋Ｒｔ１＋Ｒｔ２）となる）ため、前述の如く高出力を得るためにはＲｔ１＋Ｒｔ２が極めて小さい方が好ましく、Ｒｏ＞Ｒ＞（Ｒｔ１＋Ｒｔ２）となることがより好ましい条件となる。
【００２９】
本願第６の発明に係る抵抗素子を用いたメモリ装置は、本願第１乃至５の発明において、前記抵抗素子は少なくとも２個以上の複数の可変抵抗体を直列接続して構成した抵抗素子を用いることを特徴としている。
【００３０】
前記抵抗素子の抵抗値に関して両端に印可される電圧により変化を受けやすい場合に、前記抵抗素子を複数直列に接続することにより、それぞれの抵抗素子にかかる両端印加電圧を低下させることが可能となる。
【００３１】
本願第７の発明に係る抵抗素子を用いたメモリ装置は、本願６の発明において、前記抵抗素子を構成する複数の可変抵抗体による低抵抗時の合成抵抗値（Ｒｓ）、前記固定抵抗の抵抗値（Ｒｏ）及び、前記第１及び第２のスイッチ素子のオン（ＯＮ）時の抵抗値（Ｒｔ１、Ｒｔ２）において、
Ｒｏ＞Ｒｓ＞（Ｒｔ１＋Ｒｔ２）
となる関係としたことを特徴としている。
【００３２】
これは本願第５の発明の効果と同様に抵抗素子を複数直列した場合であっても上記式を満たすことによりオペアンプの出力を高くすることが可能となる。
【００３３】
本願第８の発明に係る抵抗素子を用いたメモリ装置は、本願第１乃至７の発明において、前記スイッチ素子は電界効果トランジスタを用いることを特徴としている。
スイッチ素子を電界効果トランジスタにすることにより半導体基板上に本発明の抵抗素子を用いたメモリを製造することが可能となる。
【００３４】
本願第９の発明に係る抵抗素子を用いたメモリ装置は、本願第１乃至８の発明において、前記抵抗素子が磁気抵抗効果素子であることを特徴としている。
【００３５】
磁気抵抗効果素子を前記抵抗素子として利用することによりＭＲＡＭを実現することが可能となる。
【００３６】
本願第１０の発明に係る抵抗素子を用いたメモリ装置は、本願第９の発明において、前記磁気抵抗効果素子はトンネルバリア層と、前記トンネルバリア層を挟むように配置された２つの磁性層とを備えたトンネリング磁気抵抗効果素子であることを特徴としている。
【００３７】
これにより、磁気抵抗効果素子として特にＭＲ比が大きいＴＭＲ素子を使ったＭＲＡＭを実現することが可能となる。
【００３８】
本願第１１の発明に係る抵抗素子を用いたメモリ装置は、本願第９、又は１０の発明において、前記固定抵抗は前記抵抗素子を構成する複数の層のうち、少なくとも一つの層と同材料の層を有していることを特徴としている。
【００３９】
前記抵抗素子をＴＭＲ素子で形成すると共に、前記固定抵抗を前記ＴＭＲ素子と少なくとも一つの層を同一材料で形成するＭＲＡＭを構成することにより、本願第５の発明の効果である前記Ｒｏ／Ｒの値を安定化することが可能となる。
【００４０】
本願第１２の発明に係る抵抗素子を用いたメモリ装置の製造方法は、複数のメモリセルからなるメモリ装置であって、各メモリセル内に磁気抵抗効果素子を有し、前記各メモリセル外に抵抗値を固定した固定抵抗を有する、前記磁気抵抗効果素子の電気抵抗値変化を利用したメモリ装置の製造方法において、前記固定抵抗は前記磁気抵抗効果素子と同一工程内で形成されることを特徴としている。
この製造方法により、前記抵抗素子と前記固定抵抗を同一工程条件で形成できるので本願第５の発明の効果である前記Ｒｏ／Ｒの値を更に安定化させることが可能となる。特に、量産時に安定化させることが可能となる。
【００４１】
【発明の実施の形態】
以下、本発明に係る磁気抵抗素子を用いたメモリ装置及びその製造方法の実施の形態を図面に従って説明する。
【００４２】
（第１の実施の形態）
図１は本発明に係る抵抗素子を用いたメモリ装置の第１の実施の形態であって、抵抗素子として磁気抵抗効果（ＴＭＲ）素子を用いたＭＲＡＭを構成する読み出し回路を示した図であり、４行４列にメモリセルを配列した例を示す。図において、Ｗ１〜Ｗ４はワード線、Ｂ１〜Ｂ４はビット線、Ｄ１〜Ｄ４はデータ線、Ｐｗ１〜Ｐｗ２は電源線であり、Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４は各メモリセル内のＴＭＲ素子、Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４は各メモリセル内のスイッチ素子である電界効果トランジスタ（ｎＭＯＳ・ＦＥＴ）である。また、ｒ１〜ｒ４は各メモリセル外の固定抵抗素子である。Ｔｗ１〜Ｔｗ４はワード線と連動するスイッチ素子であるｎＭＯＳ・ＦＥＴである。また、Ｖ１、Ｖ２は電圧レギュレータ等による定電圧源（電圧はそれぞれＶ１、Ｖ２）であり、Ｇ１〜Ｇ４は各メモリセル外に設けた演算増幅器であるオペアンプである。
【００４３】
本実施の形態において、各メモリセル内のＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４のそれぞれの一方の端子は、電源線Ｐｗ１、Ｐｗ２、Ｐｗ３、Ｐｗ４に接続し、他の一方端子はそれぞれ各メモリセル内のＦＥＴ、Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４の各ソース（又はドレイン）に接続している。ＦＥＴ、Ｔ１１〜Ｔ４１、Ｔ１２〜Ｔ４２、Ｔ１３〜Ｔ４３、Ｔ１４〜Ｔ４４の各ゲートはビット線Ｂ１、Ｂ２、Ｂ３、Ｂ４に接続し、ＦＥＴ、Ｔ１１〜Ｔ４１、Ｔ１２〜Ｔ４２、Ｔ１３〜Ｔ４３、Ｔ１４〜Ｔ４４の各ドレイン（又はソース）はデータ線Ｄ１、Ｄ２、Ｄ３、Ｄ４に接続している。前記各データ線Ｄ１〜Ｄ４はそれぞれオペアンプＧ１〜Ｇ２の反転入力端に接続される。このときオペアンプＧ１〜Ｇ４の非反転入力端は定電圧源Ｖ２にされていると共に、オペアンプＧ１〜Ｇ４の反転入力端と出力端とに固定抵抗素子ｒ１〜ｒ４の両端子がそれぞれ接続されている。
【００４４】
また、電源線Ｐｗ１〜Ｐｗ４はそれぞれメモリセル外のＦＥＴ、Ｔｗ１〜Ｔｗ４の各ドレイン（又はソース）に接続し、ＦＥＴ、Ｔｗ１〜Ｔｗ４の各ソース（又はドレイン）は定電圧源Ｖ１に接続し、ＦＥＴ、Ｔｗ１〜Ｔｗ４の各ゲートはワード線Ｗ１〜Ｗ４に接続している。
【００４５】
次に図１に示したメモリ装置の読み出し動作について、メモリセルＣ２２を例に説明する。
【００４６】
メモリセルＣ２２の選択はワード線Ｗ２とビット線Ｂ２によって行われ、ワード線Ｗ２とビット線Ｂ２はそれぞれの電圧（論理電圧）をＯＮにする。このとき、ワード線Ｗ２によりＦＥＴ、Ｔｗ２がＯＮとなり、電源線Ｐｗ２と定電圧源Ｖ１が電気的に接続し定電圧Ｖ１がメモリセルＣ２２のＴＭＲ素子Ｒ２２に印加される。同時にビット線Ｂ２によりＦＥＴ、Ｔ２２がＯＮとなり、ＴＭＲ素子Ｒ２２はデータ線Ｄ２と電気的に接続し、定電圧源Ｖ１の電圧はＴＭＲ素子Ｒ２２を介してオペアンプＧ２の反転入力端に至る。このときオペアンプＧ２の反転入力端と出力間には固定抵抗素子ｒ２が接続され且つ、オペアンプＧ２の非反転入力端には定電圧源Ｖ２が接続されている。
【００４７】
ここでオペアンプの増幅動作について説明する。オペアンプは例えば図２に示す回路、即ち、入力電圧Ｅｉ、出力電圧Ｅｏとし、オペアンプＡの反転入力端子と入力電圧Ｅｉの間に抵抗Ｒｇが接続され、オペアンプＡの出力端子と反転入力端子間に抵抗Ｒｆが接続された場合、入力電圧Ｅｉは反転増幅作用を受けて、出力電圧Ｅｏに関して　Ｅｏ＝−（Ｒｆ／Ｒｇ）・Ｅｉという関係となる。
【００４８】
次に、メモリセルＣ２２の増幅動作に当てはめて説明する。メモリセルＣ２２と反転増幅器Ｇ２とを簡略化して表すと図３のように示すことができる。但し、ＦＥＴ：Ｔ２２は無視している。また、印加される電圧は電圧値Ｖ１、Ｖ２、ＴＭＲ素子の抵抗値Ｒｍ、固定抵抗素子の抵抗値Ｒｏとして示している。この場合上記オペアンプＡの非反転入力端子に定電圧源Ｖ２が接続しているので、入力電圧に対して電圧Ｖ２がオフセットされたことになり、更に、オペアンプＡの反転入力端子と非反転入力端子の電位は等しくなる（イマジナリーショート）のでオペアンプＡの出力電圧Ｅｏに関して下記の式が成り立つ。
Ｅｏ＝−（Ｒｏ／Ｒｍ）・（Ｖ１−Ｖ２）＋Ｖ２　…　（１）
【００４９】
即ち、上記Ｅｏが図１に示すオペアンプＧ２の出力端の電圧となる。この出力電圧の意味するところは、定電圧源Ｖ１とＶ２の差の電圧がＲｏ／Ｒｍ倍に反転増幅作用され、且つ電圧Ｖ２のオフセットを受けるということである。
【００５０】
このときデータはＴＭＲ素子Ｒ２２の抵抗値変化（Ｒｍ）により保存されているので、オペアンプの出力端での電圧変化から読み出すことができる。
【００５１】
通常のオペアンプは動作電源に関して正負両電源を必要とするが、正側の電源のみしか使えない場合は、図１に示すように定電圧電源Ｖ２を設けることにより動作させることが可能である。但し、正側の電源のみで動作させる場合は条件としてオペアンプ出力端の電圧の式（１）の符号が正（Ｅｏ＞０）でなければならない。（１）式より（Ｒｍ／Ｒｏ＋１）Ｖ２＞Ｖ１が得られ、Ｒｍ、Ｒｏ＞０であるので、明らかに、Ｖ２＞Ｖ１の関係が必要である。
【００５２】
一方、オペアンプＧ２の反転入力端と非反転入力端はオペアンプの性質から同一電圧（イマジナリーショート）になるため、ＴＭＲ素子Ｒ２２に係る電圧はＶ１−Ｖ２（＜０）となる。これはオペアンプの入力電圧が負になるので、反転増幅された出力が正になることを意味する。また前述した如く、ＴＭＲ素子は印加電圧により、ＭＲ比が小さくなる性質があるが、本発明の第１の実施の形態により、前記印加電圧を定電圧源Ｖ１とＶ２の差で設計できるので、微小電圧を各ＴＭＲ素子に印加することが可能である。これによりＴＭＲ素子のＭＲ比の低下を回避することが可能となる。
【００５３】
この時、オペアンプの出力端での検出される電圧変化巾Ｖｒの絶対値は、Ｒ２２の抵抗値（Ｒｍ＝Ｒ　ｏｒ　Ｒ（１＋δ）、δはＭＲ比）に対して
2004014012.tif 000003
となり、電圧変化巾ＶｒはＲｏ／Ｒに比例する。電圧変化巾は大きくとれた方が良好であるので、
Ｒｏ／Ｒ＞１、即ち、Ｒｏ＞Ｒ　…　（２）
となる関係が好ましい。
【００５４】
しかし、本願の発明の第１の実施の形態に係るＭＲＡＭでは図１に示す回路のように、定電源圧源Ｖ１がＴＭＲ素子を介してオペアンプの反転入力端子に至るまでに２個のＦＥＴが挿入されている。メモリセルＣ２２を例にすると、メモリセル外のＦＥＴ、Ｔｗ２（ＯＮ時の抵抗値をＲｔ１とする）とメモリセル内のＦＥＴ、Ｔ２２（ＯＮ時の抵抗値をＲｔ２とする）が挿入される。従って、正確には（１）の式は
−（Ｖ１−Ｖ２）・Ｒｏ／（Ｒｍ＋Ｒｔ１＋Ｒｔ２）＋Ｖ２
となる。しかし、Ｒｔ１及びＲｔ２がＲｍに対して１／１０、好ましくは１／１００の大きさであれば実際上は無視することが可能である。実際の集積度の高い部分に使用されるＦＥＴのＯＮ時の抵抗は１００Ω程度以上あるので、ＴＭＲ素子の低抵抗時の抵抗値Ｒに関しては１ＫΩ〜１０ＫΩ程度以上が好ましいことになる。即ちこの時、Ｒ＞Ｒｔ１＋Ｒｔ２であって、上記（２）の式と合わせて
Ｒｏ＞Ｒ＞Ｒｔ１＋Ｒｔ２　…　（３）
という関係が好ましいことになる。
【００５５】
更に、本実施の形態によれば、定電流源を用いず、定電圧源Ｖ１により、各メモリセルに同一電圧を供給できる。また、１本の電源線上の各メモリセル間は、それぞれのデータ線への出力に関して互いに電気的影響はない。そのためメモリセルを同時に複数選択する方法（１ワード多ビットアクセス）が可能である。即ち、１本のワード線をＯＮにしそれにより定電圧源Ｖ１と接続する１本の電源線と、複数のビット線をＯＮにして、それらが交差するそれぞれのメモリセルを同時に選択して、そのデータを同時に読み出すことが可能となり、データ読み出しの高速化を図ることが可能となる。
【００５６】
その上、本発明の特徴は、前記固定抵抗素子ｒ１〜ｒ４と前記ＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４とを同一工程で製造したことである。ＴＭＲ素子の抵抗値は前述のようにトンネルバリア層の厚みに依存する。従って、前記トンネルバリア層の上に磁性体がフリー層として機能しなければ単なる抵抗体、即ち固定抵抗素子となる。
【００５７】
それ故、固定抵抗素子ｒ１〜ｒ４の１例として、図７（Ｂ）のように、７（Ａ）のＴＭＲ素子のピンド層となる磁性体層５４の形成工程にて同時にそれと同材質の第１層５４Ａを形成し、同図（Ａ）のトンネルバリア層５３の形成工程にて同時にそれと同材質の第２層５３Ａを形成し、更に同図（Ａ）のフリー層となる磁性層５２の形成工程にて同時にそれと同材質の第３層５２Ａを形成し、その第１層５４Ａ（ピンド層と同材質で同時形成）と第２層５３Ａ（トンネルバリア層と同材料で同時形成）、第３層５２Ａ（フリー層と同材料で同時形成）間の抵抗値を利用するする構成とすることが可能である。この場合データ書き込み時に使用する前記読み出し用とは異なるワード線やビット線からの磁気的影響を受けない部分に形成すればよい。
【００５８】
また、ＴＭＲ素子のフリー層は金属磁性体であり、且つ、極めて薄い（百ナノメートルレベル）層であるので、他の例えば非磁性金属をつけても抵抗値は実質的にトンネルバリア層により決まる抵抗値となる。そのため、固定抵抗素子ｒ１〜ｒ４の他の構成例として前記５２Ａの層はＴＭＲ素子のフリー層とは異なる非磁性金属材料の層５８をつけてもよく、図７（Ｃ）に示すように第１層５４Ａと第２層５３Ａ、第３層５８という構成であってもよい。
【００５９】
尚、前記抵抗値Ｒ、Ｒｏは、前記トンネルバリアの平面方向の面積により設計できるので任意の抵抗値に設計可能であり、更に、トンネルバリア層を複数層作成して、ＴＭＲ素子と固定抵抗素子を作ることも可能である。しかし、同一工程で形成された同一層のトンネルバリア層に対してＴＭＲ素子及び固定抵抗素子それぞれを水平方向の面積で構成することにより前記Ｒｏ／Ｒは極めて安定化させることができる。更には、前記トンネルバリアの厚みを厚く設定することにより、形成されるＴＭＲ素子及び固定抵抗素子の抵抗値も安定化させることができ、量産時における前記Ｒｏ／Ｒを安定化させることが可能となる。
【００６０】
以上の構成により、各オペアンプの出力端で得られる電圧は、定電圧源Ｖ１、Ｖ２に対して安定した前記抵抗比Ｒｏ／Ｒで得られる。特に、前記抵抗値Ｒ、Ｒｏは同一工程で形成されるので、製造ロット間の変動や、周囲温度の変化等を受けても前記Ｒｏ／Ｒは安定した値となる。
【００６１】
（第２の実施の形態）
図４は本発明に係る抵抗素子を用いたメモリ装置の第２の実施の形態であって、抵抗素子として磁気抵抗効果（ＴＭＲ）素子を用いたＭＲＡＭを構成する読み出し回路を示した図である。本実施の形態の特徴は、各オペアンプＧ１〜Ｇ４の非反転増幅端を接地した点であり、その他の構成は前記第１の実施の形態と同じである。
【００６２】
前記第２の実施の形態では回路内においてオペアンプＧ１〜Ｇ４を駆動させる電源に関して負電源の使用が可能である場合に実施が可能である。
各ＴＭＲ素子Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４の抵抗値（Ｒｍ＝Ｒ　ｏｒ　Ｒ（１＋δ）、δはＭＲ比）と、各固定抵抗ｒ１〜ｒ４の抵抗値（Ｒｏ）とで、オペアンプＧ１〜Ｇ４の出力端に生じる電圧は、定電圧源Ｖ１の電圧Ｖ１に対し
−Ｖ１・Ｒｏ／Ｒｍ
となり、前記出力端で検出される電圧変化巾Ｖｒの絶対値は、
Ｖｒ＝｜−Ｖ１・Ｒｏ／Ｒ−［−Ｖ１・Ｒｏ／｛Ｒ（１＋δ）｝］｜＝Ｖ１・Ｒｏ／Ｒ・（δ／（１＋δ））
となり、ＭＲ比δが一定であれば、変化巾ＶｒはＲｏ／Ｒに比例する。実際のＶｒの検出においてはＲｏ／Ｒ＞１であることが好ましく、即ち、前記式（２）と同様、Ｒｏ＞Ｒ　という関係が好ましい。
【００６３】
また、定電圧源Ｖ１とＴＭＲ素子、更にオペアンプの反転入力端子までのそれぞれの接続線上で挿入されるＦＥＴのＯＮ時の抵抗値に関しては第１の実施の形態と同様であって上記式（３）を満たすことが好ましい。
【００６４】
なお、その他の構成、作用効果は前述の第１の実施例の形態と同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００６５】
（第３の実施の形態）
図５は本発明に係る抵抗素子を用いたメモリ装置の第３の実施の形態であって、図１に対応したメモリセルＣ２２について示した図である。
【００６６】
本実施の形態によれば、ＴＭＲ素子を２個以上の直列接続した例である。これにより、定電圧源Ｖ１からの各ＴＭＲ素子Ｒ２２１、Ｒ２２２に印加される電圧（分圧）はＴＭＲ素子１個の時よりも低下させることができる。そのためＭＲ比の劣化を回避することが可能となる。またこのときの複数のＴＭＲ素子Ｒ２２１、Ｒ２２２による低抵抗時の合成抵抗値（Ｒｓ）と固定抵抗素子の抵抗値（Ｒｏ）に関しては、前述と同様
Ｒｏ＞Ｒｓ
であることが好ましい。更にメモリセル外のＦＥＴ、Ｔｗ２（ＯＮ時の抵抗値をＲｔ１とする）とメモリセル内のＦＥＴ、Ｔ２２（ＯＮ時の抵抗値をＲｔ２とする）を考慮すると、前述の如く、
Ｒｏ＞Ｒｓ＞Ｒｔ１＋Ｒｔ２
なる関係が好ましい。
【００６７】
なお、その他の構成、作用効果は前述の第１の実施の形態と実質同様であり、同一又は相当部分に同一符号を付して説明を省略する。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、次のような効果を奏することができる。
【００６９】
（１）電気、磁気、光、熱等に反応する抵抗素子を用いたメモリ装置において、前記抵抗素子の抵抗値（Ｒ）と固定抵抗素子の抵抗値（Ｒｏ）について抵抗値の比（Ｒｏ／Ｒ）により前記抵抗素子の抵抗値の状態を検出するようにしたので、前記メモリ装置の読み出しが安定化すると共に、前記メモリ装置の量産時に前記抵抗素子の抵抗値の変動が生じても、前記メモリ装置の性能を安定化させることが可能となる。
【００７０】
（２）抵抗素子で、特に磁気抵抗効果素子の場合、ＭＲ比が変化しても、安定的にデータの読み出しが可能となり、安定化したＭＲＡＭを提供することができる。
【００７１】
（３）抵抗素子に定電圧を印可する設計としたため、ＩＣ部品等を駆動させる電源電圧設計を利用でき、前記メモリ装置の回路設計が容易になる。
【００７２】
（４）定電圧源による回路設計となるので、各メモリセルへの電源の分配供給について、定電流源による設計に比べ前記メモリ装置の回路設計は容易になる。
【００７３】
（５）各メモリセルへの電源供給の応答性については、メモリセル内の抵抗素子の抵抗値によらず定電圧を供給する定電圧源を用いる方式の方が、定電流源よりも優っている。
【００７４】
（６）１ワード多ビットアクセスによるデータの読み出しが可能となり、ＭＲＡＭ等メモリ装置の高速動作に対応できる。
【００７５】
（７）定電圧源Ｖ１、Ｖ２の設定により、正の電源のみでの動作が可能な前記メモリ装置の提供ができる。
【００７６】
（８）定電圧源Ｖ１、Ｖ２の設定により、微小電圧をそれらの電圧の差分でＭＲＡＭを構成する各ＴＭＲ素子に印加することができ、前記ＴＭＲ素子のＭＲ比の低下を回避することが可能となる。
【００７７】
（９）各メモリセル内でＴＭＲ素子を複数直列接続することにより、ＭＲＡＭを構成する各ＴＭＲ素子への印加電圧が低減でき、前記ＴＭＲ素子のＭＲ比の低下を回避することが可能となる。
【００７８】
（１０）前記抵抗素子が磁気抵抗効果素子である場合、前記固定抵抗素子は、前記磁気抵抗効果素子と同一工程内で形成されるため、磁気抵抗効果素子と固定抵抗素子との抵抗比率は極めて安定化し、且つ、改めて固定抵抗素子を製造する工程を設定する必要がないのでＭＲＡＭの製造も容易となる。
【図面の簡単な説明】
【図１】本発明に係る抵抗素子を用いたメモリ装置の第１の実施の形態であって、磁気抵抗効果素子を用いたＭＲＡＭのメモリセルの読み出し回路構成を説明した回路図である。
【図２】一般的なオペアンプの反転増幅動作について説明した回路図である。
【図３】本発明に係る第１の実施の形態のオペアンプの動作について説明した回路図である。
【図４】本発明に係る抵抗素子を用いたメモリ装置の第２の実施の形態であって、磁気抵抗効果素子を用いたＭＲＡＭのメモリセルの読み出し回路構成を説明した回路図である。
【図５】本発明の第３の実施の形態であって、ＭＲＡＭのメモリセルの他の回路構成を説明した回路図である。
【図６】メモリセルを複数配列したＭＲＡＭの構成図である。
【図７】ＭＲＡＭのメモリセルとなるＴＭＲ素子及びこれと同一工程内で形成される固定抵抗素子の構造を示し、（Ａ）はＴＭＲ素子の断面図、（Ｂ）本発明に係る抵抗素子を用いたデータ記憶素子の製造方法における固定抵抗素子の１例の断面図、（Ｃ）は固定抵抗素子の他の例の断面図である。
【図８】従来のＭＲＡＭのメモリセルの読み出し回路の構成を説明した回路図である。
【符号の説明】
１　メモリセル
２　Ｘ−アドレスデコーダ
３　Ｙ−アドレスデコーダ
Ｗ１〜Ｗ４　ワード線
Ｂ１〜Ｂ４　ビット線
Ｒ１１〜Ｒ１４、Ｒ２１〜Ｒ２４、Ｒ３１〜Ｒ３４、Ｒ４１〜Ｒ４４　ＴＭＲ素子
Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３４、Ｔ４１〜Ｔ４４、Ｔｗ１〜Ｔｗ４、Ｔｂ１〜Ｔｂ４　ｎＭＯＳ・ＦＥＴ
ｒ１〜ｒ４　固定抵抗素子
Ｄ１〜Ｄ４　データ線
Ｐｗ１〜Ｐｗ２　電源線
Ｇ１〜Ｇ４　オペアンプ
５３　トンネルバリア層
５２　５４　磁性層
５１　５５　導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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