(57)【要約】【課題】レジストの解像低下、配線間のリーク電流の増加を招くことなく、ＳｉＯＣ膜（ｌｏｗ−ｋ膜）とＳｉＯ2 膜（キャップ膜）の密着性を改善すること。【解決手段】ＳｉＯＣ膜２とＳｉＯ2 膜４との間に改質層３を設け、かつ、改質層３のうちその炭素濃度がＳｉＯＣ2 膜４中の炭素濃度の１０％以上９０％以下の範囲にある部分の膜厚を１０ｎｍ以上とする。【選択図】    図１
2004207604.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、シリコン、酸素および炭素を含む絶縁膜と、
前記絶縁膜上に設けられたシリコン酸化膜と、
前記絶縁膜と前記シリコン酸化膜との間に設けられ、炭素濃度が前記絶縁膜中の炭素濃度の１０％以上９０％以下の範囲にある部分の膜厚が１０ｎｍ以上である、窒素を含まない中間層と
を具備してなることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、シリコン、酸素および炭素を含む絶縁膜と、
前記絶縁膜上に設けられたシリコン酸化膜と、
前記絶縁膜と前記シリコン酸化膜との間に設けられ、炭素濃度が前記絶縁膜中の炭素濃度の１０％以上９０％以下の範囲にある部分の膜厚が５０ｎｍ以下である、窒素を含まない中間層と
を具備してなることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられ、シリコン、酸素および炭素を含む絶縁膜と、
前記絶縁膜上に設けられたシリコン酸化膜と、
前記絶縁膜と前記シリコン酸化膜との間に設けられ、炭素濃度が前記絶縁膜中の炭素濃度の１０％以上９０％以下の範囲にある部分の膜厚が１０ｎｍ以上かつ５０ｎｍ以下である、窒素を含まない中間層と
を具備してなることを特徴とする半導体装置。
【請求項４】
前記絶縁膜は、前記シリコン酸化膜よりも比誘電率が低いことを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記絶縁膜の比誘電率は、３．０以下であることを特徴する請求項４に記載の半導体装置。
【請求項６】
前記シリコン酸化膜と前記中間層と前記絶縁膜との積層膜内に、配線およびプラグが設けられていることを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板上にシリコン、酸素および炭素を含む絶縁膜を形成する工程と、
窒素を含まないプラズマにより前記絶縁膜の表面を改質する工程と、
前記絶縁膜上にシリコン酸化膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記窒素を含まないプラズマは、さらに酸素を含まないことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記窒素を含まないプラズマは、０族元素のプラズマを含むことを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記０族元素は、ヘリウムまたはアルゴンであることを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
窒素を含まない雰囲気中で、前記シリコン酸化膜を形成することを特徴とする請求項７ないし１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記シリコン酸化膜の原料は、ＴＥＯＳまたはＳｉＨ4 を含むことを特徴とする請求項１０に記載の半導体装置の製造方法
【請求項１３】
前記絶縁膜と前記シリコン酸化膜との積層膜にビアホールを形成する工程と、前記積層膜の表面に前記ビアホールと繋がる配線溝を形成する工程とをさらに有することを特徴とする請求項７ないし１２のいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記ビアホールおよび前記配線溝の内部を埋め込むように、前記積層膜上に導電膜を形成する工程と、前記ビアホールおよび前記配線溝の外部の前記導電膜をＣＭＰプロセスにより除去する工程とをさらに有することを特徴とする請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、層間絶縁膜としてシリコン、酸素および炭素を含む絶縁膜を用いた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化・高速化に伴い、配線間容量および層間容量の低減化が求められており、そのために金属配線の低抵抗化技術および層間絶縁膜の低誘電率化技術の開発が進んでいる。
【０００３】
層間絶縁膜の低誘電率化技術としては、従来から使用されてきたＳｉＯ2 膜よりも低い比誘電率（≦３）を有する、ｌｏｗ−ｋ膜の一つであるＳｉＯＣ膜の導入が知られている。
【０００４】
ＳｉＯＣ膜をはじめとするｌｏｗ−ｋ膜は、一般に、上記ＳｉＯ2 膜に比べて膜自体の機械的強度やプラズマ耐性が低いため、製造工程中においてｌｏｗ−ｋ膜中にダメージが生じることが懸念されている。この種のダメージの発生を防止する方法として、ＳｉＯＣ膜上にＳｉＯ2 膜（キャップ膜）をＣＶＤプロセスで形成し、ＳｉＯＣ膜をＳｉＯ2 膜で保護するというキャッププロセスが提案されている。
【０００５】
ここで、ＳｉＯＣ膜上に直接ＳｉＯ2 膜を形成すると、ＳｉＯＣ膜とＳｉＯ2 膜との密着性が低いために、後工程（例えばダマシンプロセス中のＣＭＰ工程）において、ＳｉＯＣ膜からＳｉＯ2 膜が剥がれるという問題が生じる。
【０００６】
そこで、ＳｉＯＣ膜とＳｉＯ2 膜との密着性を改善するために、ＳｉＯＣ膜の表面をＮ2 ／Ｈ2 またはＮ2 Ｏ等のガスから生成されたプラズマで処理し、ＳｉＯＣ膜の表面に密着性を高めるための改質層（中間層）を形成し、その後、ＳｉＯＣ膜上に上記改質層を介してＳｉＯ2 膜を形成することが試みられている。
【０００７】
しかしながら、この種のプラズマ処理を行うと、プラズマ中の窒素や酸素の活性種（ラジカル、イオン）が原因となって種々の問題が生じる。
【０００８】
例えば、ビア先作りのデュアルダマシンプロセスの場合、ＳｉＯＣ膜中に窒素が導入され、その後、ＳｉＯＣ膜中にビアホールを形成する工程において、ビアホールの側面からＳｉＯＣ膜中の窒素が抜け、ビアホール内での窒素濃度が高くなり、窒素と水素とを含むＮＨ2 等のアルカリ性を有する物質が生成される。この種のアルカリ性の物質は、配線溝用のレジストパターンとなる化学増幅型レジストの解像を阻害する原因となる。何故なら、化学増幅型レジストの露光部で発生した酸が中和され、溶解が阻害されるからである。
【０００９】
なお、同様の問題は、配線溝先作りのデュアルダマシンプロセスにおいても存在するが、配線溝は幅が広く、配線溝内での窒素濃度の上昇は起こりにくい。そのため、ＮＨ2 等のアルカリ性を有する物質は生成されにくく、深刻な問題にはならない。
【００１０】
配線溝先作りのデュアルダマシンプロセスを採用すれば、上記化学増幅型レジストの解像低下等を危惧する必要はなくなるが、配線溝先作りのデュアルダマシンプロセスには、ビア先作りのデュアルダマシンプロセスにはない別の問題が存在し、配線溝先作りのデュアルダマシンプロセスを採用すれば全ての問題が解決するというものではない。
【００１１】
また、プラズマ中の酸素（ラジカル、イオン）によってＳｉＯＣ膜中のＣが表面から奥深くまで減少し、その減少した部分において水分の吸収が生じやすくなる。すなわち、ＳｉＯＣ膜の吸湿性が高くなる。その結果、配線間のリーク電流や容量が増加するという問題が生じる。また、ＳｉＯＣ膜中のＣが表面から奥深くまで減少することは、改質層の膜厚の増加にも繋がる。改質層はＳｉＯＣ膜よりも絶縁性が低い。したがって、改質層の膜厚の増加によっても配線間のリーク電流等は増加する。
【００１２】
【発明が解決しようとする課題】
上述の如く、ＳｉＯＣ膜とＳｉＯ2 膜との密着性を改善するために、ＳｉＯＣ膜の表面を窒素を含むプラズマで処理すると、ビア先作りのデュアルダマシンプロセスの場合、配線溝用のレジストパターンとなる化学増幅型レジストの解像が低下するという問題が生じる。
【００１３】
また、ＳｉＯＣ膜とＳｉＯ2 膜との密着性を改善するために、ＳｉＯＣ膜の表面を酸素を含むプラズマで処理すると、配線間のリーク電流が増加するという問題が生じる。
【００１４】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、レジストの解像低下や、配線間のリーク電流の増加、あるいはこれらの両方を招くことなく、ＳｉＯＣ膜とＳｉＯ2 膜との密着性を改善することができる半導体装置およびその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１６】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、シリコン、酸素および炭素を含む絶縁膜と、前記絶縁膜上に設けられたシリコン酸化膜と、前記絶縁膜と前記シリコン酸化膜との間に設けられ、炭素濃度が前記絶縁膜中の炭素濃度よりも低く、かつ、前記炭素濃度が前記絶縁膜中の炭素濃度の１０％以上９０％以下の範囲にある部分の膜厚が１０ｎｍ以上である、窒素を含まない中間層とを具備してなることを特徴とする。
【００１７】
本発明によれば、シリコン、酸素および炭素を含む絶縁膜とその上のシリコン酸化膜との間に上記所定膜厚以上の中間層を設けることにより、前記絶縁膜と前記シリコン酸化膜との膜剥がれを防止できるとともに、前記中間層は窒素を含まないのでレジストの解像の低下を防止できるようになる。
【００１８】
また、本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に設けられ、シリコン、酸素および炭素を含む絶縁膜と、前記絶縁膜上に設けられたシリコン酸化膜と、前記絶縁膜と前記シリコン酸化膜との間に設けられ、炭素濃度が前記絶縁膜中の炭素濃度よりも低く、かつ、前記炭素濃度が前記絶縁膜中の炭素濃度の１０％以上９０％以下の範囲にある部分の膜厚が５０ｎｍ以下である、窒素を含まない中間層とを具備してなることを特徴とする。
【００１９】
本発明によれば、シリコン、酸素および炭素を含む絶縁膜とその上のシリコン酸化膜との間に上記所定膜厚以下の中間層を設けることにより、該中間層の絶縁性の低下によるリーク電流の増加を防止できるとともに、前記中間層は窒素を含まないのでレジストの解像の低下を防止できるようになる。
【００２０】
また、本発明に係る他の半導体装置は、半導体基板と、前記半導体基板上に設けられ、シリコン、酸素および炭素を含む絶縁膜と、前記絶縁膜上に設けられたシリコン酸化膜と、前記絶縁膜と前記シリコン酸化膜との間に設けられ、炭素濃度が前記絶縁膜中の炭素濃度よりも低く、かつ、前記炭素濃度が前記絶縁膜中の炭素濃度の１０％以上９０％以下の範囲にある部分の膜厚が１０ｎｍ以上かつ５０ｎｍ以下である、窒素を含まない中間層とを具備してなることを特徴とする。
【００２１】
本発明によれば、シリコン、酸素および炭素を含む絶縁膜とその上のシリコン酸化膜との間に上記所定膜厚範囲の中間層を設けることにより、前記絶縁膜と前記シリコン酸化膜との膜剥がれおよび前記中間層の絶縁性の低下によるリーク電流の増加を防止できるとともに、前記中間層は窒素を含まないのでレジストの解像の低下を防止できるようになる。
【００２２】
本発明に係る半導体装置の製造方法は、半導体基板上にシリコン、酸素および炭素を含む絶縁膜を形成する工程と、窒素を含まないプラズマにより前記絶縁膜の表面を改質する工程と、前記絶縁膜上にシリコン酸化膜を形成する工程とを有することを特徴とする。
【００２３】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【００２４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施形態を説明する。
【００２５】
図１は、本発明の一実施形態に係る半導体装置のＣｕ配線層の形成工程を示す断面図である。
【００２６】
図１（ａ）は、素子が集積形成されたシリコン基板１上に、ｌｏｗ−ｋ膜（ＳｉＯ2 膜よりも低い比誘電率、例えばｋ≦３）としてのＳｉＯＣ膜２が形成された断面図を示している。ＳｉＯＣ膜２の原料には例えばメチルシロキサンを用い、ＳｉＯＣ膜２の成膜方法は例えば塗布法である。ここまでは、従来と同じである。
【００２７】
次に、図１（ｂ）に示すように、ＳｉＯＣ膜２の表面に対して、例えばＨｅガスまたはＡｒガス等の希ガス（０族元素のガス）のプラズマを用いたプラズマ処理を施し、ＳｉＯＣ膜２の表面に改質層（中間層）３を形成し、続いて改質層３上にキャップ膜としてのＳｉＯ2 膜４を、例えばＴＥＯＳ／Ｏ2 またはＳｉＨ4 ／Ｏ2 等の窒素を含有しない原料を用いたプラズマＣＶＤプロセスにより形成する。上記プラズマ処理時の投入電力は、例えば５０Ｗ以上７５０Ｗ未満の範囲である。
【００２８】
改質層３は、ＳｉＯＣ膜２とＳｉＯ2 膜４との密着性を改善するためのものである。改質層３はシリコン、酸素、炭素を含み、その炭素濃度はＳｉＯＣ膜２の炭素濃度よりも低い。改質層３のうち、Ｃ濃度がＳｉＯＣ膜２中のＣ濃度の１０〜９０％の範囲にある部分の膜厚の下限は１０ｎｍである。１０ｎｍである理由は、Ｃ濃度が１０ｎｍ未満であると密着性の改善が不十分となり、膜剥がれが生じるからである。
【００２９】
図２に、膜剥がれ生じた場合のＳｉＯＣ膜２／改質層３／ＳｉＯ2 膜４のＣ濃度プロファイルおよび膜剥がれが生じなかった場合のそれを示す。上記Ｃ濃度プロファイルは、ＳｉＯＣ膜２のＣ濃度で規格化したものである。図２に示すように、膜剥がれは膜厚が１０ｎｍ未満の場合に生じ、１０ｎｍ以上の場合には生じていないことが確認できた。
【００３０】
また、改質層３のうち、Ｃ濃度がＳｉＯＣ膜２中のＣ濃度の１０〜９０％の範囲にある部分の膜厚の上限は、５０ｎｍである。５０ｎｍである理由は、後述するように、リーク電流の増加抑制の観点からである。
【００３１】
改質層３は、ＳｉＯＣ膜２の表面をプラズマ処理して形成したものなので、改質層３とＳｉＯＣ膜２との界面の特定は難しい。そのため、改質層３の全体の膜厚を規定することは困難である。そこで、本実施形態では、改質層３の好ましい膜厚として、上記如きの膜厚規定を採用している。
【００３２】
また、上記膜厚規定では膜厚範囲を１０ｎｍ〜５０ｎｍとしているが、必要に応じて下限または上限の一方だけを満たすようにしても構わない。下限だけを満たす場合には、レジストの解像低下を招くことなく、ＳｉＯＣ膜２とＳｉＯ2 膜４との密着性を改善することができ、上限だけを満たす場合には、配線間のリーク電流の増加を招くことなく、ＳｉＯＣ膜２とＳｉＯ2 膜４との密着性を改善することができる。改質層３の膜厚は、プラズマ処理の条件、例えば投入電力やアルゴン等の流量により制御することができる。
【００３３】
本実施形態では、改質層３をＨｅガスまたはＡｒガス等の希ガスを用いたプラズマ処理により形成している。すなわち、酸素および窒素の活性種（イオン、ラジカル）を含まないプラズマ処理により形成している。
【００３４】
そのため、酸素がＳｉＯＣ膜２中を深くまで突き抜け、ＳｉＯＣ膜２の絶縁性が低下することによるリーク電流の増加を抑制することができる。なお、従来使用されている上記酸素の活性種の原料としては、例えばＯ2 、Ｎ2 Ｏがあげられる。希ガスを用いたプラズマ処理は、酸素を用いたプラズマ処理に比べて、改質層３の膜厚が増加しにくいため、改質層３の膜厚が上限値（５０ｎｍ）を越えるという不都合を容易に回避することができる。
【００３５】
このように、改質層３の膜厚を５０ｎｍ以下にするとともに、改質層３を酸素を含まないプラズマ処理により形成することにより、リーク電流の増加を容易かつ十分に抑制することができるようになる。
【００３６】
また、上記プラズマ処理は窒素も含まないので、後述するように、窒素によるレジストの解像低下も防止できるようになる。なお、従来使用されている上記窒素の活性種の原料としては、例えばＮ2 、Ｎ2 Ｏ、ＮＨ3 があげられる。
【００３７】
上記レジストの解像低下の問題は、本実施形態のように、ＳｉＯ2 膜４を窒素を含有しない原料を用いたプラズマＣＶＤプロセスにより形成することにより、より効果的に回避できるようになる。なお、従来使用されている窒素を含むＳｉＯ2 膜のソースとしては、例えば、ＳｉＨ4 ／Ｎ2 Ｏ／Ｎ2 、ＳｉＨ4 ／Ｎ2 Ｏ、ＴＥＯＳ／Ｏ2 ／Ｎ2 があげられる。これらのうち、Ｎ2 は希釈ガスとして使用される。
【００３８】
次に、図１（ｃ）に示すように、ＳｉＯ2 膜４上にビアホール用のレジストパターン５を形成し、続いてレジストパターン５をマスクにしてＳｉＯ2 膜４、改質層３、ＳｉＯＣ膜２をＲＩＥ（Reactive Ion Etching）プロセスにより順次エッチングし、ビアホール６を形成する。上記レジストパターン５は、周知のフォトリソグラフィプロセスにより、化学増幅型レジストを露光・現像して形成したものである。また、ビアホール６の底面のシリコン基板１の表面には、例えばＭＯＳトランジスタのソース・ドレイン拡散層等の導電領域が存在するが、省略してある。
【００３９】
ここで、本実施形態では、改質層３およびＳｉＯ2 膜４（キャップ膜）のプロセスは窒素を含んでいないので、ＳｉＯＣ膜２中に窒素が導入されることはない。そのため、ビアホール６を形成したときに、ビアホール６の側面からＳｉＯＣ膜２中のＮ2 やＮＨ3 等が外に抜け出し、窒素と水素とを含むＮＨ2 等のアルカリ性の物質が生成されことはない。すなわち、化学増幅型レジストの解像度を低下させる物質（解像阻害物質）の発生を防止できる。
【００４０】
ビアホール６は一般に深くかつアスペクト比も高く、この傾向は素子の微細化とともにさらに進む。そのため、ビアホール６内における上記解像阻害物質の濃度は高くなりやすい。
【００４１】
次に、レジストパターン５を剥離し、その後、ビアホール６を埋め込むように化学増幅型レジストを全面に塗布し、さらに該化学増幅型レジストを露光・現像することにより、図１（ｄ）に示すように、配線溝用のレジストパターン７を形成する。
【００４２】
このとき、本実施形態の場合、上述したように、ビアホール６の形成時に、化学増幅型レジストの解像阻害物質は発生しない。そのため、レジストパターン７となる化学増幅型レジストの解像低下は起こらず、所望形状のレジストパターン７が得られる。
【００４３】
図３に、解像阻害物質が発生した場合のレジストパターン７’の断面形状を示す。図３に示すように、レジストの未解像不良が発生し、レジストパターン７’は配線溝となる領域上の一部を覆うように形成される。そのため、レジストパターン７’をマスクに用いてエッチングを行っても、所望通りの形状を有する配線溝は形成されない。
【００４４】
次に、図１（ｅ）に示すように、レジストパターン７をマスクにしてＳｉＯ2 膜４、改質層３、ＳｉＯＣ膜２をＲＩＥプロセスにより順次エッチングし、配線溝８を形成する。
【００４５】
このとき、本実施形態では、所望形状のレジストパターン７が形成できているので、所望形状の配線溝８を形成することができる。その後、配線溝８およびビアホール６の側面および底面を覆うようにバリアメタル膜（不図示）を全面に堆積する。
【００４６】
次に、レジストパターン７を剥離し、配線溝８およびビアホール６を埋め込むようにＣｕ膜を例えばメッキ法により全面に形成し、続いてＣＭＰ（Chemical Mechanical Polishing）プロセスにより、配線溝８およびビアホール６の外部の不要なＣｕ膜およびバリアメタル膜（不図示）を除去するとともに、表面を平坦にすることにより、図１（ｆ）に示すように、配線溝８およびビアホール６内にＣｕ配線（Ｃｕデュアルダマシン配線）９を形成する。
【００４７】
このとき、本実施形態では、ＳｉＯＣ膜２とＳｉＯ2 膜４との密着性は改質層３によって確保されているので、上記ＣＭＰプロセス時に、ＳｉＯＣ膜２とＳｉＯ2 膜４との間の膜剥がれは生じない。したがって、ＣＭＰプロセス時においてＳｉＯＣ膜２はＳｉＯ2 膜４によって保護され、ＣＭＰプロセス時におけるＳｉＯＣ膜２の機械的ダメージは防止される。
【００４８】
この後、図１（ｇ）に示すように、パッシベーション膜１０をプラズマＣＶＤプロセスにより全面に堆積する工程などの周知の工程を経て、半導体装置（例えば、ロジックＬＳＩ、ＤＲＡＭ、ＳＲＡＭなど）が完成する。
【００４９】
このとき、本実施形態では、ＳｉＯＣ膜２とＳｉＯ2 膜４との密着性は改質層３によって確保され、ＳｉＯＣ膜２はＳｉＯ2 膜４により保護されているので、上記プラズマＣＶＤプロセス時におけるＳｉＯＣ膜２のプラズマダメージは防止される。
【００５０】
本実施形態では、上述したように、改質層３のうち、Ｃ濃度がＳｉＯＣ膜２中のＣ濃度の１０〜９０％の範囲にある部分の膜厚は、５０ｎｍ以下である。改質層３はＳｉＯＣ膜２に比べて絶縁性が低いので、改質層３の膜厚が５０ｎｍを越えると、リーク電流の増加が無視できなくなる。
【００５１】
ここでのリーク電流は、図４に示すように、改質層３を介した隣り合うＣｕ配線９間のリーク電流である。図５に、改質層３の上記膜厚が５０ｎｍより厚いの場合（７３ｎｍ）および改質層３の上記膜厚が５０ｎｍ以下の場合（１６ｎｍ）のリーク電流の電界依存性を示す。再現性を確認するために、四つのチップ（試料）についてリーク電流の電界依存性を調べた。７３ｎｍのデータが三つしか見られないのは、二つのデータが重なっているからである。図５から、改質層３の上記膜厚が５０ｎｍを越えると、５０ｎｍ以下の場合に比べてリーク電流の電界依存性が大きくなり、リーク電流の増加が大きくなることが分かる。
【００５２】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、１層目のＣｕ配線層の場合について説明したが、２層目以降のＣｕ配線も同様の方法により形成することができる。また、上記実施形態では、単層の配線層の場合について説明したが、多層配線層の場合には、各層の配線層を上記実施形態と同様の方法により形成すればよい。また、多層配線層の全ての層ではなく一部の層だけに本発明を適用しても構わない。
【００５３】
また、上記実施形態では、Ｃｕ配線の場合について説明したが、本発明は他の金属配線にも適用可能である。また、半導体基板はシリコン基板に限定されるものではなく、例えばＳＯＩ基板や、歪みシリコンを含む半導体基板であっても構わない。
【００５４】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題を解決できる場合には、この構成要件が削除された構成が発明として抽出され得る。
【００５５】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００５６】
【発明の効果】
以上詳説したように本発明によれば、レジストの解像低下や、配線間のリーク電流の増加、あるいはこれらの両方を招くことなく、ＳｉＯＣ膜とＳｉＯ2 膜との密着性を改善することができる半導体装置およびその製造方法を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置のＣｕ配線の形成工程を示す断面図
【図２】膜剥がれ生じた場合および膜剥がれが生じなかった場合のＳｉＯＣ膜／改質層／ＳｉＯ2 膜のＣ濃度プロファイルを示す図
【図３】解像阻害物質が発生した場合のレジストパターンの断面形状を示す断面図
【図４】改質層を介した隣り合うＣｕ配線間のリーク電流を示す断面図
【図５】改質層の上記膜厚が５０ｎｍより厚い場合および５０ｎｍ以下の場合のリーク電流の電界依存性を示す図。
【符号の説明】
１…シリコン基板
２…ＳｉＯＣ膜（ｌｏｗ−ｋ膜）
３…改質層（中間層）
４…ＳｉＯ2 膜（キャップ膜）
５…レジストパターン（ビアホール用）
６…ビアホール
７…レジストパターン（配線溝用）
８…配線溝
９…Ｃｕ配線
１０…パッシベーション膜
【図１】
2004207604.tif 000003
【図２】
2004207604.tif 000004
【図３】
2004207604.tif 000005
【図４】
2004207604.tif 000006
【図５】
2004207604.tif 000007