(57)【要約】【課題】突入電流防止回路のチャタリング現象を防止しつつも、部品点数の削減を図って回路構成を簡略化する。【解決手段】コンデンサ14の充電電圧の上昇に伴い、トランジスタ24がオンすると、分圧抵抗11に別の抵抗36が並列接続され、ＦＥＴ９がターンオフする入力電圧のレベルを、ＦＥＴ９がターンオンするときよりも低く切替える。これにより、ＦＥＴ９のチャタリング現象を防止できる。また入力ヒステリシス回路31は、入力電圧ラインからＦＥＴ９にオン信号を供給または遮断するためのトランジスタ24を、その構成要素の一部として兼用している。【選択図】  図１
2004201371.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧ラインに突入電流抑制用抵抗と、オン時に前記突入電流抑制用抵抗を短絡する第１のスイッチ素子との並列回路を挿入接続し、
前記入力電圧が印加されたときに、この入力電圧を分圧抵抗により分圧して得た電圧をコンデンサに充電し、このコンデンサの充電電圧が所定の電圧レベルに達するまでは、第２のスイッチ素子をオフにし、第３のスイッチ素子をオフにして前記第１のスイッチにオン信号を送らないようにし、
前記コンデンサの充電電圧が前記電圧レベルに達したら、前記第２のスイッチ素子をターンオンして、前記第３のスイッチ素子をオンして前記第１のスイッチ素子にオン信号を供給するように構成すると共に、
前記入力電圧が前記第１のスイッチ素子のターンオン時よりも低い電圧値で、この第１のスイッチ素子がターンオフするように、前記第２のスイッチ素子がターンオンしたら、前記分圧抵抗に別の抵抗を並列接続する入力ヒステリシス回路を備えた突入電流防止回路において、
前記入力ヒステリシス回路は、前記第３のスイッチ素子と前記抵抗との直列回路を前記分圧抵抗に並列接続してなることを特徴とする突入電流防止回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、活線挿抜される通信ボードなどに使用される突入電流防止回路に関する。
【０００２】
【従来の技術】
一般に、通信機器などに内蔵される通信ボードには、例えばＤＣ48Ｖ系の入力電圧で動作するＤＣ／ＤＣコンバータが組み込まれ、このＤＣ／ＤＣコンバータから安定した出力電圧を各種負荷に供給するように構成している。そして、通信ボードのメンテナンス時には、バックボード側より入力電圧が供給された状態のまま、通信ボードをバックボードより抜き差しするいわゆる活線挿抜が通常行われている。
【０００３】
しかし、前記ＤＣ／ＤＣコンバータには平滑コンデンサが内蔵されており、活線挿抜時には平滑コンデンサを充電するために、瞬間的に過大な突入電流が流れる。こうした突入電流は、バックボードと通信ボードとの間を接続するコネクタを焼損させたり、あるいはバックボードより供給する入力電圧の瞬時低下を引き起こす。
【０００４】
こうした問題に対処するため、例えば特許文献１には、バックボード側の直流入力電源から電源装置への電流を検出する電流検出抵抗と、この電流検出抵抗と並列接続され、電流検出抵抗を短絡可能とするＦＥＴとを備え、電流検出抵抗での降下電圧が一定値以上であることが検知された場合には、ＦＥＴをオフ状態において、突入電流を電流検出抵抗に一定期間流す突入電流防止回路が提案されている。
【０００５】
図２は、こうした従来の突入電流防止回路の回路構成を示したものである。同図において、１および２はバックボード（図示せず）からの入力電圧が印加される入力端子、３は通信ボードに実装されるＤＣ／ＤＣコンバータで、この場合は、一方の入力端子１を基準電位として他方の入力端子２に−48Ｖの直流入力電圧が、出力端子５，６を介してＤＣ／ＤＣコンバータ３の入力側に印加される。７はＤＣ／ＤＣコンバータ３の前段にある突入電流防止回路で、これは特許文献１と同様に、突入電流抑制用の抵抗８と、この抵抗８を短絡可能にする第１のスイッチ素子としてのＦＥＴ９との並列回路が、入力端子２からＤＣ／ＤＣコンバータに至る入力電圧ラインに挿入接続される。但し、ここでの抵抗８は、突入電流そのものを検出する機能は備えておらず、以下に説明する代替の回路で、ＦＥＴ９のオン，オフを制御するようになっている。
【０００６】
入力端子１，２間には、分圧抵抗11，12，13の直列回路からなる入力電圧検出回路が接続される。また、他端を入力端子２に接続した分圧抵抗13の両端間にはコンデンサ14が接続されると共に、このコンデンサ14の両端間に、ツェナーダイオード15と抵抗16との直列回路が接続される。なお、17は抵抗13とコンデンサ14との時定数を外部から調整するための調整端子である。ツェナーダイオード15と抵抗16との接続点には、第２のスイッチ素子であるＮＰＮ型のトランジスタ19のベースが接続される。このトランジスタ19のエミッタは入力端子２に接続される一方で、入力端子１とトランジスタ19のコレクタとの間には別の分圧抵抗22，23からなる直列回路が接続される。
【０００７】
前記分圧抵抗22，23の接続点には、第３のスイッチ素子であるＰＮＰ型のトランジスタ24のベースが接続される。このトランジスタ24のエミッタは入力端子１に接続される一方で、トランジスタ24のコレクタと入力端子２との間には、さらに別の分圧抵抗25，26からなる直列回路が接続される。そして、他端を入力端子２に接続した抵抗26の両端間には、ツェナーダイオード27とコンデンサ28がそれぞれ並列接続されると共に、分圧抵抗25，26の接続点が前記ＦＥＴ９のゲートに接続される。上記構成により、ＦＥＴ９は入力端子１，２間に印加される入力電圧のレベルに応じてオン，オフ制御されることになる。
【０００８】
31は、ＦＥＴ９がターンオンする入力電圧のレベルと、ＦＥＴ９がターンオフする入力電圧のレベルを意図的に変える入力ヒステリシス回路である。この入力ヒステリシス回路31は、分圧抵抗22，23の両端間に接続される抵抗32，33の直列回路と、抵抗32，33の接続点にベースを接続するヒステリシス用スイッチ素子であるＰＮＰ型のトランジスタ34と、トランジスタ34のコレクタに一端を接続し、分圧抵抗11，12の接続点に他端を接続した抵抗36とにより構成され、トランジスタ34のエミッタは入力端子１に接続される。
【０００９】
上記構成についてその作用を説明すると、通信ボードをバックボードに差し込むことにより、入力端子１，２間に所定の直流入力電圧が印加されると、分圧抵抗11，12を経由して抵抗13およびコンデンサ14に電流が流れ込み、コンデンサ14が充電されてこのコンデンサ14の両端間、すなわち入力端子２を基準とした分圧抵抗12，13の接続点の電位が徐々に上昇する。しかし、分圧抵抗12，13の接続点とトランジスタ19との間にはツェナーダイオード15が接続されているので、コンデンサ14の両端間の充電電圧がツェナーダイオード15のツェナー電圧（例えば6.2Ｖ）と、トランジスタ19のベース・エミッタ間電圧の閾値（例えば0.8Ｖ）とを合計した値を越えない限り、ツェナーダイオード15はターンオンせず、トランジスタ19はオフ状態のままとなる。そのため、トランジスタ24もオフしたままになって、分圧抵抗25，26の接続点の電位は上昇せず、ＦＥＴ９はオフ状態となる。このように、通信ボードをバックボードに差し込んだ直後、コンデンサ14の充電電圧がツェナーダイオード15とトランジスタ19で定めた所定の電圧レベルに達するまでは、抵抗８をバイパスして入力電流を流すことにより、この期間に発生する過大な突入電流を抵抗８で抑制することができる。
【００１０】
やがて、コンデンサ14が次第に充電されて行き、このコンデンサ14の充電電圧が、ツェナーダイオード15のツェナー電圧とトランジスタ19のベース・エミッタ間電圧の閾値との合計値を越えるようになると、ツェナーダイオード15がターンオンして、トランジスタ19のベース電位が急激に上昇し、トランジスタ19はターンオンする。こうなると、別の分圧抵抗22，23に電流が流れ込むことによりトランジスタ24がターンオンし、入力端子２を基準とした分圧抵抗25，26の接続点の電位も上昇して、ＦＥＴ９がターンオンする。こうして突入電流の発生期間を過ぎた後は、ＦＥＴ９を通して入力電流を流すことにより、抵抗８による電力損失を防ぐことができる。
【００１１】
また、前述のトランジスタ19がターンオンすると、分圧抵抗22，23のみならず抵抗32，33にも電流が流れ始めて、トランジスタ34がターンオンする。こうなると、前記分圧抵抗11に別の抵抗36が並列接続された状態になって、その合成抵抗は分圧抵抗11単独の場合よりも小さくなり、入力端子１，２間に印加される入力電圧に対して、分圧抵抗12，13の接続点の電位が変化する。そのため、トランジスタ19ひいてはＦＥＴ９がターンオンする入力電圧と、トランジスタ19ひいてはＦＥＴ９がターンオフする入力電圧は自ずと異なるレベルになり、例えば入力電圧が脈動しながら緩やかに変化する場合などに、ＦＥＴ９が頻繁にオン，オフを繰り返すいわゆるチャタリング現象を防止することが可能になる。
【００１２】
【特許文献１】
特開平９−９１０４６号公報
【００１３】
【発明が解決しようとする課題】
以上のように上記構成の突入電流防止回路７は、入力電圧ラインに突入電流抑制用抵抗８と、オン時に突入電流抑制用抵抗８を短絡する第１のスイッチ素子であるＦＥＴ９との並列回路を挿入接続し、前記入力電圧が印加されたときに、前記入力電圧を分圧抵抗11，12，13により分圧して得た電圧をコンデンサ14に充電し、このコンデンサ14の充電電圧が所定の電圧レベルに達するまでは、第２のスイッチ素子であるトランジスタ19をオフにし、第３のスイッチ素子であるトランジスタ24をオフにしてＦＥＴ９にオンする信号（オン信号）を送らないようにし、前記コンデンサ14の充電電圧が前記電圧レベルに達したら、トランジスタ19をターンオンして、前記トランジスタ24をオンしてＦＥＴ９にオン信号を供給するように構成していると共に、前記入力電圧が前記ＦＥＴ９のターンオン時よりも低い電圧値で、このＦＥＴ９がターンオフするように、前記トランジスタ19がターンオンしたら、前記分圧抵抗11に別の抵抗36を並列接続する入力ヒステリシス回路31を備えている。
【００１４】
しかし、ここでの入力ヒステリシス回路31は、トランジスタ19，24とは別のスイッチ素子であるトランジスタ34を必要とする上に、このトランジスタ34の所定のベース電流を供給する抵抗32，33も必要であり、とりわけ突入電流防止回路７の小型実装化が必要な通信ボードにあって、部品点数の削減が求められていた。
【００１５】
本発明は上記問題点に鑑み、第１のスイッチ素子のチャタリング現象を防止しつつも、部品点数の削減を図って回路構成を簡略化できる突入電流防止回路を提供することをその目的とする。
【００１６】
【課題を解決するための手段】
本発明における請求項１の突入電流防止回路は、上記目的を達成するために、入力電圧ラインに突入電流抑制用抵抗と、オン時に前記突入電流抑制用抵抗を短絡する第１のスイッチ素子との並列回路を挿入接続し、前記入力電圧が印加されたときに、この入力電圧を分圧抵抗により分圧して得た電圧をコンデンサに充電し、このコンデンサの充電電圧が所定の電圧レベルに達するまでは、第２のスイッチ素子をオフにし、第３のスイッチ素子をオフにして前記第１のスイッチにオン信号を送らないようにし、前記コンデンサの充電電圧が前記電圧レベルに達したら、前記第２のスイッチ素子をターンオンして、前記第３のスイッチ素子をオンして前記第１のスイッチ素子にオン信号を供給するように構成すると共に、前記入力電圧が前記第１のスイッチ素子のターンオン時よりも低い電圧値で、この第１のスイッチ素子がターンオフするように、前記第２のスイッチ素子がターンオンしたら、前記分圧抵抗に別の抵抗を並列接続する入力ヒステリシス回路を備えた突入電流防止回路において、前記入力ヒステリシス回路は、前記第３のスイッチ素子と前記抵抗との直列回路を前記分圧抵抗に並列接続して構成される。
【００１７】
上記構成により、コンデンサの充電電圧の上昇に伴い、第３のスイッチがオンすると、分圧抵抗に別の抵抗が並列接続され、第１のスイッチ素子がターンオフする入力電圧のレベルを、第１のスイッチ素子がターンオンするときよりも低く切替えることができる。これにより、第１のスイッチ素子のチャタリング現象を防止できる。また入力ヒステリシス回路は、入力電圧ラインから第１のスイッチ素子にオン信号を供給または遮断するための第３のスイッチ素子を、その構成要素の一部として兼用しているため、回路の内部で独自のスイッチ素子は不要になり、従来に比べて部品点数の削減を図ることが可能になる。
【００１８】
【発明の実施形態】
以下、本発明の突入電流防止回路について、添付図である図１を参照して詳細に説明する。尚、図２の従来回路と構成が重複するものについては同一の符号を付し、その説明を省略する。
【００１９】
回路の全体構成を示す図１において、本実施例における入力ヒステリシス回路31は、第３のスイッチ素子であるトランジスタ24を、その構成要素の一部として兼用している。すなわち、トランジスタ24と、入力電圧が印加されたときにＦＥＴ９のゲート電圧が上昇するのを防止するための逆流防止素子としてのダイオード37と、前記抵抗36とからなる直列回路を、その一端が一方の入力端子１に接続される分圧抵抗11の両端に接続して、ＦＥＴ９のチャタリング現象を防止するための入力ヒステリシス回路31を構成している。
【００２０】
その他、本実施例では種々の付加回路が設けられている。前記突入電流防止回路７とＤＣ／ＤＣコンバータ３との間には、入力電圧ラインを通じてＤＣ／ＤＣコンバータ３に侵入するノイズや、ＤＣ／ＤＣコンバータ３から入力電圧ラインに重畳するノイズを抑制するためのノイズフィルタ回路41が設けられる。このノイズフィルタ回路41は、入力電圧ラインのそれぞれに挿入接続された巻線42Ａ，42Ｂを共通するコア（図示せず）に巻装したコモンモードチョークコイル42と、このコモンモードチョークコイル42の前後の入力電圧ライン間に接続されるアクロス・ザ・ライン・コンデンサ43，44とからなるパイ（π）形ローパスフィルタにより構成される。このように、本実施例における通信ボードには、ＤＣ／ＤＣコンバータ３や突入電流防止回路７だけでなく、ノイズフィルタ回路41も同一基板内に実装されて、機能の集約化を図っている。
【００２１】
また本実施例では、前記突入電流防止回路７に接続され、ＤＣ/ＤＣコンバータ３の外部からこのＤＣ／ＤＣコンバータ３のオン・オフを制御するオン・オフ制御回路51を備えている。このオン・オフ制御回路51は、ＤＣ／ＤＣコンバータ３のオン・オフ制御端子に接続する外部端子52と、この外部端子52にコレクタが接続され、入力端子２にエミッタが接続される第４のスイッチ素子としてのＮＰＮ型のトランジスタ53と、トランジスタ53のベース・エミッタ間に接続される抵抗55およびコンデンサ56の直列回路と、トランジスタ53のベースに接続する抵抗55およびコンデンサ56の直列回路の一端と前記分圧抵抗25，26の接続点との間に接続するツェナーダイオード57とにより構成され、前記突入電流防止回路７を構成するトランジスタ24がターンオンして、ＦＥＴ９がオン状態となった後で、ツェナーダイオード57を導通状態にしてトランジスタ53のベース電位を上昇させ、外部端子52に入力端子２と同じマイナス電圧を供給するものである。その他、58，59は、ＦＥＴ９のドレイン端子に接続される別の外部端子である。
【００２２】
次に上記構成の作用を述べると、通信ボードをバックボードに差し込むことにより、入力端子１，２間に所定の直流入力電圧が印加され、分圧抵抗11，12を経由して抵抗13およびコンデンサ14に電流が流れ込み、コンデンサ14が充電されて入力端子２を基準とした分圧抵抗12，13の接続点の電位が徐々に上昇する。しかし、コンデンサ14の両端間の充電電圧がツェナーダイオード15のツェナー電圧と、トランジスタ19のベース・エミッタ間電圧の閾値とを合計した値を越えない限り、ツェナーダイオード15はターンオンせず、トランジスタ19はオフ状態のままとなる。そのため、トランジスタ24もオフしたままになって、分圧抵抗25，26の接続点の電位は上昇せず、ＦＥＴ９はオフ状態となる。こうして、コンデンサ14の充電電圧が定めた所定の電圧レベルに達するまでは、抵抗８をバイパスして入力電流を流し、この期間に発生する過大な突入電流を抵抗８で抑制する。
【００２３】
この期間中における入力ヒステリシス回路31は、第３のスイッチ素子であるトランジスタ24がオフしている関係で、分圧抵抗11に対し何も関与しない。すなわち、入力電圧に対する分圧抵抗12，13の電圧レベルは、分圧抵抗11，12，13だけで設定される。また、この期間中におけるオン・オフ制御回路51も、トランジスタ24がオフしていて、入力電圧に対する分圧抵抗25，26の電圧レベルが上昇しない関係で、トランジスタ53はオフ状態を維持している。そのため、入力端子２と外部端子52は切り離された状態にあり、ＤＣ／ＤＣコンバータ３は起動しない。なお、入力ヒステリシス回路31を構成する抵抗36には、逆流防止用のダイオード37が接続されているので、抵抗36およびダイオード37を経由してＦＥＴ９のゲートに電流が流れ込むのを防止でき、過大な突入電流の発生期間においてＦＥＴ９が不意にターンオンすることはない。
【００２４】
やがてコンデンサ14の充電電圧が、ツェナーダイオード15のツェナー電圧とトランジスタ19のベース・エミッタ間電圧の閾値との合計値を越えるようになると、ツェナーダイオード15がターンオンして、トランジスタ19のベース電位が急激に上昇し、トランジスタ19はターンオンする。こうなると、別の分圧抵抗22，23に電流が流れ込むことによりトランジスタ24がターンオンし、入力端子２を基準とした分圧抵抗25，26の接続点の電位も上昇して、ＦＥＴ９がターンオンする。但し、この時点でツェナーダイオード57がターンオンする程には、分圧抵抗25，26の接続点の電位が上昇しておらず、ＦＥＴ９を通して入力電流が流れ得る状態になっても、オン・オフ制御回路51はＤＣ／ＤＣコンバータ３に動作許可信号を供給しない。
【００２５】
その後、ＦＥＴ９のゲート・ソース間に接続されるコンデンサ28を充電しつつ、分圧抵抗25，26の接続点の電位がさらに上昇を続けると、ツェナーダイオード57がターンオンしてトランジスタ53のベースに電流が流れ込み、トランジスタ53がターンオンする。これにより、外部端子52からＤＣ／ＤＣコンバータ３に動作許可信号（ＤＣ−48Ｖ）が供給され、この時点でＤＣ／ＤＣコンバータ３が起動する。つまりオン・オフ制御回路51は、ＦＥＴ９を通して入力電流が流れ得る状態になった後で、初めてＤＣ／ＤＣコンバータ３に動作許可信号を供給するので、突入電流が発生する時間帯を十分過ぎた段階で、安全にＤＣ／ＤＣコンバータ３を起動させることが可能になる。
【００２６】
また、前述の入力ヒステリシス回路31は、トランジスタ24がターンオンした時点で、前記分圧抵抗11に別の抵抗36が並列接続された状態になって、その合成抵抗は分圧抵抗11単独の場合よりも小さくなる。そのため、入力端子１，２間に同じ値の入力電圧が印加されていても、分圧抵抗12，13の接続点の電位は、入力端子２を基準として上昇する。そのため、ＦＥＴ９がターンオンする電圧値にまで入力電圧が低下しても、ＦＥＴ９はターンオフせず、この入力電圧がさらに低下してから、はじめてＦＥＴ９がターンオフするようになる。よって、本実施例における入力ヒステリシス回路31においても、入力電圧が脈動しながら緩やかに変化する場合などに、ＦＥＴ９が頻繁にオン，オフを繰り返すチャタリング現象を確実に防止できる。
【００２７】
また、ＤＣ／ＤＣコンバータ3が起動した後は、突入電流防止回路７の後段にあるノイズフィルタ回路41によって、ＤＣ／ＤＣコンバータ３に侵入するノイズや、ＤＣ／ＤＣコンバータ３から発生するノイズを効果的に抑制できる。具体的には、コモンモードチョークコイル42によってコモンモードノイズを除去すると共に、アクロス・ザ・ライン・コンデンサ43，44によってノーマルモードノイズを除去する。なお、ノイズフィルタ回路41の内部構成は実施例中のものに限定されず、例えばノーマルモードチョークコイルやライン・バイパス・コンデンサに変更若しくは追加してもよい。
【００２８】
以上のように、入力電圧ラインに突入電流抑制用抵抗８と、オン時に前記突入電流抑制用抵抗を短絡する第１のスイッチ素子（ＦＥＴ９）との並列回路を挿入接続し、前記入力電圧が印加されたときに、この入力電圧を分圧抵抗11，12，13により分圧して得た電圧をコンデンサ14に充電し、このコンデンサ14の充電電圧が所定の電圧レベルに達するまでは、第２のスイッチ素子（トランジスタ19）をオフにし、第３のスイッチ素子（トランジスタ24）をオフにしてＦＥＴ９をオンさせないようにし、コンデンサ14の充電電圧が前記電圧レベルに達したら、トランジスタ19をターンオンして、トランジスタ24をオンしてＦＥＴ９にオン信号を供給するように構成すると共に、入力電圧がＦＥＴ９のターンオン時よりも低い電圧値で、このＦＥＴ９がターンオフするように、トランジスタ19がターンオンしたら、分圧抵抗11，12，13に別の抵抗36を並列接続する入力ヒステリシス回路31を備えた突入電流防止回路において、本実施例の入力ヒステリシス回路31は、トランジスタ24と抵抗36との直列回路を分圧抵抗11に並列接続している。
【００２９】
この場合、コンデンサ14の充電電圧の上昇に伴い、トランジスタ24がオンすると、分圧抵抗11に別の抵抗36が並列接続され、ＦＥＴ９がターンオフする入力電圧のレベルを、ＦＥＴ９がターンオンするときよりも低く切替えることができる。これにより、ＦＥＴ９のチャタリング現象を防止できる。また入力ヒステリシス回路31は、入力電圧ラインからＦＥＴ９にオン信号を供給または遮断するためのトランジスタ24を、その構成要素の一部として兼用しているため、入力ヒステリシス回路31の内部で図２に示すような独自のスイッチ素子34や、これに付随する抵抗32，33は不要になり、従来に比べて部品点数の削減を図ることが可能になる。
【００３０】
また本実施例においては、各種負荷に動作電圧を供給するＤＣ／ＤＣコンバータ３と共に、突入電流防止回路７とノイズフィルタ回路41を通信ボードに組み合わせてワンパッケージ化していることから、突入電流防止機能とノイズフィルタ機能を備えた通信ボードの提供が可能になり、同一ボード上での機能の集約化を図ることができる。
【００３１】
尚、本発明は上記実施例に限定されるものではなく、本発明の要旨の範囲内で適宜変更が可能である。例えば、トランジスタ19，24および53はＦＥＴなどの他のスイッチ素子への変更が可能であり、ＦＥＴ９もトランジスタなどの他のスイッチ素子への変更が可能である。また分圧抵抗11，12，13の個数なども、実施例中のものに限定されない。
【００３２】
【発明の効果】
請求項１の発明によれば、第１のスイッチ素子のチャタリング現象を防止しつつも、部品点数の削減を図って回路構成を簡略化できる突入電流防止回路を提供できる。
【図面の簡単な説明】
【図１】本実施例における突入電流防止回路の一例を示す回路図である。
【図２】従来の突入電流防止回路の一例を示す回路図である。
【符号の説明】
８  突入電流抑制用抵抗
９  ＦＥＴ（第１のスイッチ素子）
11，12，13  分圧抵抗
14  コンデンサ
19  トランジスタ（第２のスイッチ素子）
24  トランジスタ（第３のスイッチ素子）
31  入力ヒステリシス回路
36  抵抗
【図１】
2004201371.tif 000003
【図２】
2004201371.tif 000004