(57)【要約】【課題】ＦｅＲＡＭセルからの読み出しに関する電荷分布を測定するための方法および回路を提供する。【解決手段】比較器タイプのセンス増幅器１３０と基準電圧発生器１４０とが、ＦｅＲＡＭセル１１０からの電荷の読み出しを用いてビットライン電荷または電圧を、ビットライン電圧と一連の基準電圧とを比較することにより測定する。センス増幅器１３０からの一連の結果信号ＮＴは、ビットライン電圧が基準電圧ＲＥＦとほぼ等しいときを示す。結果信号は、解析のため出力することができ、および／または、故障検出または読み出し動作中に使用される基準電圧のような動作パラメータの設定のために内部的に使用され得る。上記した本発明の方法および回路は、オンチップ故障検出およびパラメータ調節に関し、十分高速である。【選択図】　　　　図１
2004030887.tif 000002
【特許請求の範囲】
【請求項１】
ＦｅＲＡＭセルを含む集積回路をテストするための方法であって、
（ａ）センス増幅器に接続されるビットライン上に電圧を設定するステップと、（ｂ）前記センス増幅器への基準ラインを、一連の電圧からの第１の／次の電圧にバイアスするステップと、
（ｃ）前記基準ライン上の前記第１の／次の電圧が前記ビットライン上の電圧より高いか否かを示す、前記センス増幅器からの出力信号を発生するステップと、（ｄ）前記基準ラインが前記一連の電圧の最後の電圧レベルにバイアスされるまで、前記ステップ（ｂ）および（ｃ）を繰返す間、前記ビットライン上の電圧を一定に維持するステップと、
を含む方法。
【請求項２】
前記ビットライン上に電圧を設定するステップが、前記ＦｅＲＡＭセルの１つから前記ビットラインに電荷を読み出すステップを含み、
（ｅ）前記ＦｅＲＡＭセルの各々に対して前記ステップ（ａ）ないし（ｄ）を繰返すステップと、
（ｆ）前記ステップ（ｃ）において発生された前記出力信号を利用して、前記ＦｅＲＡＭセルの読み出しに関する分布を決定するステップと、
をさらに含む、請求項１に記載の方法。
【請求項３】
前記決定された分布にしたがって前記集積回路の動作パラメータを選択するステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記動作パラメータは、前記メモリセルの１つからデータ値を読み出すときに前記基準ラインに印加される基準電圧である、請求項３に記載の方法。
【請求項５】
前記ＦｅＲＡＭセルにデータ値を書き込むステップと、
前記データ値を書き込むステップと、前記ステップ（ａ）ないし（ｅ）を開始するステップとの間で、前記ＦｅＲＡＭセルをエージングするステップと、
をさらに含む、請求項２、３、または４に記載の方法。
【請求項６】
前記ビットライン上に電圧を設定するステップが、前記ビットラインを固定電圧にバイアスするステップを含み、
前記集積回路における各センス増幅器に対して前記ステップ（ａ）ないし（ｄ）を繰返すステップと、
前記出力信号に基づいて前記センス増幅器の性能を特徴づけるステップと、
をさらに含む、請求項１に記載の方法。
【請求項７】
前記ビットライン上の電圧を一定に維持する間前記ステップ（ｂ）および（ｃ）を繰返すステップが一連の２進値を発生し、第１の２進値から第２の２進値への遷移が、測定値を示す、請求項１ないし６のいずれか１項に記載の方法。
【請求項８】
ＦｅＲＡＭセルの各列に結合されたビットラインを含む前記ＦｅＲＡＭセルのアレイと、
基準電圧発生器と、
前記ビットラインと前記基準電圧発生器とに接続されたセンス増幅器と、
前記基準電圧発生器と前記センス増幅器とに結合されたオンチップ制御回路と、
を備え、
前記オンチップ制御回路が、前記基準電圧発生器と前記センス増幅器とをテストモードで動作させて、前記ＦｅＲＡＭセルから読み出された電荷に関する分布を測定する、集積回路。
【請求項９】
前記テストモードにおいて、前記オンチップ制御回路によって、前記基準電圧発生器が前記センス増幅器に一連の基準電圧を順次供給し、各センス増幅器は、前記ビットライン上のビットライン電圧を一定のままにし、かつ前記ビットライン電圧がその基準電圧より高いか否かを示す結果信号を、前記基準電圧の各々に対して発生する、請求項８に記載の集積回路。
【請求項１０】
前記集積回路用の動作パラメータを選択する調節回路をさらに備え、該調節回路が、前記テストモードにおいて前記センス増幅器の動作の間に発生された信号に基づいて、前記動作パラメータを選択する、請求項８または９に記載の集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）に関し、特に、ＦｅＲＡＭにおけるオンチップ電荷分布測定回路に関する。
【０００２】
【従来の技術】
一般に強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）は、ＦｅＲＡＭセルのアレイを含み、ここにおいてそれぞれのＦｅＲＡＭセルは、少なくとも１つの強誘電体コンデンサを含む。それぞれの強誘電体コンデンサは、導電板の間にサンドイッチされた強誘電体材料を含む。ＦｅＲＡＭセルにデータビットを記憶するため、書き込み動作は、書き込み電圧をＦｅＲＡＭセル内の強誘電体コンデンサの板に加えて、書き込まれるデータビットに関連する方向に強誘電体材料を分極する。持続する分極が、書き込み電圧が取り除かれた後に、強誘電体材料内に残り、かつこのようにして記憶されたデータビットの不揮発性の記憶を提供する。
【０００３】
ＦｅＲＡＭのための通常の読み出し動作は、強誘電体コンデンサの一方の板をビットラインに接続し、かつ他方の板を読み取り電圧に上昇させることによって、ＦｅＲＡＭセル内に記憶されたデータビットを判定する。強誘電体コンデンサにおける持続する分極が、読み取り電圧に対応する方向にある場合、読み取り電圧は、強誘電体コンデンサを通して比較的小さな電流を引起こし、その結果、ビットラインにわずかな電荷および電圧の変化が生じる。持続する分極が、初めに読み取り電圧と反対である場合、読み取り電圧は、持続する分極の方向を反転し、板を放電し、かつその結果、ビットラインに比較的大きな電荷および電圧増加を生じる。センス増幅器は、その結果生じるビットライン電流または電圧から記憶された値を判定することができる。
【０００４】
一般にＦｅＲＡＭのような集積回路の開発、製造および利用は、集積回路の特性を判定しかつ集積回路が適正に機能するかどうかを判定するテストを必要とする。ＦｅＲＡＭのための１つの重要なテストは、メモリセルの読み取りのときに、ビットラインに引渡される電荷の測定である。一般にＦｅＲＡＭセルの読み取りの結果生じるビットライン電荷または電圧は、ＦｅＲＡＭセル内に記憶された値にしたがってだけでなく、読み取られる特定のＦｅＲＡＭセルの特性にしたがっても変化する。ＦｅＲＡＭアレイを含む集積回路の開発者たちは、引渡される電荷の分布を測定することを望む。なぜならこのような情報は、データを読み出しまたは書き込むときに、誤りを除去しまたは最小にする動作パラメータを選択するために重要であるからである。ＦｅＲＡＭアレイを含む集積回路の製造時、電荷の分布の測定は、特定の集積回路が不良品であるかどうか、または修理動作が必要であるかどうかを表示することができる。ＩＣ製造業者たちは、特定のＩＣにおける最適な特性のために動作パラメータを調節しまたは選択するために、電荷分布測定を利用することもできる。同様にＦｅＲＡＭの利用の間に、読み取り動作のためのビットライン電荷の分布を測定するオンチップテストは、ＦｅＲＡＭの自動化された診断のために、またはＦｅＲＡＭの動作パラメータの自動的な調節のために有用である。
【０００５】
【非特許文献１】
論文、Ｊｅｏｎ他著、“Ａ　０．４−μｍ　３．３−Ｖ　１Ｔ１Ｃ　４−Ｍｂ　Ｎｏｎｖｏｌａｔｉｌｅ　Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　ＲＡＭ　ｗｉｔｈ　Ｆｉｘｅｄ　Ｒｅｆｅｒｅｎｃｅ　Ｖｏｌｔａｇｅ　Ｓｃｈｅｍｅ　ａｎｄ　Ｄａｔａ　Ｐｒｏｔｅｃｔｉｏｎ　Ｃｉｒｃｕｉｔ”、ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ、第３５巻、第１１号、２０００年１１月
【０００６】
【発明が解決しようとする課題】
ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ、第３５巻、第１１号、２０００年１１月の“Ａ　０．４−μｍ　３．３−Ｖ１Ｔ１Ｃ　４−Ｍｂ　Ｎｏｎｖｏｌａｔｉｌｅ　ＦｅｒｒｏｅｌｅｃｔｒｉｃＲＡＭ　ｗｉｔｈ　Ｆｉｘｅｄ　Ｒｅｆｅｒｅｎｃｅ　Ｖｏｌｔａｇｅ　Ｓｃｈｅｍｅ　ａｎｄ　Ｄａｔａ　Ｐｒｏｔｅｃｔｉｏｎ　Ｃｉｒｃｕｉｔ”と題する、Ｊｅｏｎその他による論文は、４メガビットＦｅＲＡＭのための電荷分布を測定した結果を記載している。それぞれのＦｅＲＡＭセルに対して、記載された測定は、ＦｅＲＡＭセルへの２進値“０”または“１”の書き込み、一連の電荷レベルのうちの１つへの基準ラインの充電、ＦｅＲＡＭセルからビットラインへの電荷の読み出し、およびビットラインまたは基準ビットラインのどっちがより高い電圧を有するかの検出を含んでいる。プロセスは、分布の測定において利用される電荷のそれぞれのレベルごとに、基準ラインの充電、およびＦｅＲＡＭセルからの電荷の読み出しを繰返さなければならない。さらに一連のプロセス全体は、それぞれのデータ値“０”および“１”ごとに繰返される。４メガビットＦｅＲＡＭのためのこの電荷分布測定は、数分間を要することがある。分布測定のために必要な時間は、比較的少数のデバイスをテストするときに、集積回路の開発の間に許容できることがあるが、製造において、長いテスト時間は、製造のスループットを低下させることがあり、かつコストを増大させることがある。オンチップテストに関し、長いテスト時間は、一般に許容することができない。
【０００７】
ＦｅＲＡＭのための現在のビットライン電荷分布測定のその他の問題は、それぞれのＦｅＲＡＭセルからの電荷の繰返し読み出しである。一般に読み出し動作は、メモリセル内に記憶されたデータ値を書き戻しまたはリフレッシュする。このことは、ＦｅＲＡＭセルからの電荷が読み出し動作ごとに変化するとき、分布測定における不一致に通じる。データ値をリフレッシュする繰返し読み出し動作は、インプリンティング（ｉｍｐｒｉｎｔｉｎｇ）にも通じ、それは、同じ値の繰返し書き込みがメモリセルの応答を変化させる場合に生じる。さらに記憶された値をリフレッシュする繰返し読み出しは、電荷の読み出しが、ほとんどの場合、新たに書き込まれたまたはリフレッシュされたデータ値に対応するので、引渡される電荷における保持問題または時間に依存する変化を覆い隠すことがある。
【０００８】
ＦｅＲＡＭの電荷分布を測定するための方法の現在の制限を考慮して、電荷分布のより高速の判定を可能にする構造および方法が探求される。
【０００９】
【課題を解決するための手段】
本発明の１側面によれば、オンチップ回路は、ＦｅＲＡＭセルの読み取りから結果として生じるビットライン電圧または電荷の分布を測定する。測定は比較器タイプのセンス増幅器を利用し、この増幅器は、ビットライン電圧を乱すことなく、ビットライン電圧を一連の基準電圧（例えば１００の異なったレベル）と比較する。テストの間のそれぞれの比較ごとに、センス増幅器は、ビットライン電圧が現在の基準電圧より高いか否かを示す２進結果値を発生する。ビットライン電圧は、一連の比較の間にわたって一定に維持され、この電圧は、遅延、測定の不一致、および一連の比較にわたってＦｅＲＡＭセルを繰返し読み取る通常のプロセスにおいて生じる持続時間の問題を回避する。繰返し読み取り動作を避けることによって短縮される測定時間は、アレイにおける複数のＦｅＲＡＭセルを同時にテストするためにＦｅＲＡＭ内において複数のセンス増幅器を同時に動作させることによって、さらに短縮することができる。比較に関連する２進結果値は、外部における解析のために出力することができ、または欠陥を識別するため、または動作パラメータを更新しまたは選択するために、内部で利用することができる。
【００１０】
測定技術は、高速の分布測定を提供するだけでなく、データ保持もテストすることができる。１つのデータ保持テストプロセスは、ＦｅＲＡＭセルにデータ値を書き込み、かつそれから電荷分布測定を行なう前に、ＦｅＲＡＭを焼き、またはさもなければ記憶されたデータをエージングする。電荷は、ＦｅＲＡＭセルから１度読み出され、かつ記憶されたデータをリフレッシュすることなく測定されるので、電荷分布測定は、記憶されたデータのエージングを正確に反映している。エージングされた分布は、ＦｅＲＡＭにデータ値を書き込んだ直後に測定された分布と比較することができる。
【００１１】
電荷分布を測定するための同じオンチップ回路および技術は、センス増幅器の特性を測定することができる。一連の電圧レベルを通して基準電圧をステップ変化させる間に、ビットラインがアース接続されており、または既知の電圧にバイアスされている場合、それぞれのセンス増幅器は、基準電圧がセンス増幅器のトリップを引起こすレベルに達するときに変化する２進出力信号を提供する。このようにして測定された電圧の分布は、センス増幅器の特性を特徴づけ、かついずれかのセンス増幅器が不良品であるかどうかを示す。
【００１２】
本発明の１つの特定の構成は、ＦｅＲＡＭセルを含む集積回路をテストするための方法である。テストされるそれぞれのＦｅＲＡＭセルに対して、一般に方法は：（ａ）ＦｅＲＡＭセルからビットラインに電荷を読み出し；（ｂ）一連の基準電圧から第１の／次の電圧に基準ラインをバイアスし；（ｃ）基準ライン上の電圧がビットライン上の電圧より高いかどうかを示す結果信号を発生し；かつ（ｄ）基準ラインが一連の最後の基準電圧にバイアスされるまで、ステップ（ｂ）および（ｃ）を繰返す間、ビットライン上の電荷／電圧を一定に維持する。ビットおよび基準ラインに接続された比較器タイプのセンス増幅器は、ビットライン電圧を乱すことなく、結果信号を発生することができる。このようにテストは、それぞれのＦｅＲＡＭセルからの繰返し読み出し無しに、それぞれのＦｅＲＡＭセルに対する一連の結果信号を迅速に発生する。選択的にＦｅＲＡＭに記憶された値は、ＦｅＲＡＭセルから電荷を読み出す前にエージングできる。
【００１３】
ＦｅＲＡＭセルに対するそれぞれの結果信号は、一般に２進信号であり、かつ基準電圧のうちの１つに対応する。一連の基準電圧は、一般に単調に増加しまたは減少する一連の電圧なので、ＦｅＲＡＭセルに対する一連の２進結果信号は、ＦｅＲＡＭセルからの電荷の読み出しによって生じるビットライン電圧に基準電圧がほぼ一致したときに、値を変える（例えば０を１にまたは１を０に）。このようにして発生された結果信号は、ＦｅＲＡＭセルから読み出されたビットライン電圧およびＦｅＲＡＭセルから読み出すための電荷分布を決定するために利用することができる。
【００１４】
本発明の別の側面によれば、集積回路におけるオンチップ回路がテストを実行する。オンチップテストによって発生される結果信号は、解析のために出力することができ、または欠陥検出のため、または読み取り動作の間に利用される基準電圧のような動作パラメータを設定するオンチップ自己調節のためにオンチップで利用することができる。
【００１５】
本発明の別の構成は集積回路であり、この集積回路は：ＦｅＲＡＭセルのアレイ；基準電圧発生器；アレイのビットラインおよび基準電圧発生器に接続されたセンス増幅器；および基準電圧発生器および前記センス増幅器に結合されたオンチップ制御回路を含む。オンチップ制御回路は、ビットライン電圧を検出し、かつＦｅＲＡＭセルから読み出された電荷に対する分布を表示するデータを発生するために、基準電圧発生器およびセンス増幅器を動作させる。高速動作に対し、それぞれのセンス増幅器は、ビットライン電圧が基準電圧発生器からの基準電圧より高いかどうかを示す結果信号を発生するとき、ビットライン電圧を、乱されない状態にしておく。テストモードにおいて、オンチップ制御回路により、基準電圧発生器は、センス増幅器に一連の基準電圧を順に供給するが、一方ビットライン電圧は一定のままである。それぞれの基準電圧ごとにそれぞれのセンス増幅器は、対応するビットライン電圧がその基準電圧より高いかどうかを示す結果信号を発生する。
【００１６】
オンチップ出力回路は、センス増幅器からの結果信号を直接出力することができる。結果信号の出力の代わりにまたはそれに加えて、オンチップ調節回路は、読み取り動作のための基準電圧のような動作パラメータの選択に結果信号を利用することができる。
【００１７】
【発明の実施の形態】
種々の図面における同じ参照符号の利用は、類似のまたは同一の品目を表示している。
【００１８】
本発明の１側面によれば、ＦｅＲＡＭアレイを含む集積回路は、読み取り動作の間に引渡されるビットライン電荷の分布を測定することができるオンチップ回路を含んでいる。測定は、比較器タイプのセンス増幅器を利用し、これらの増幅器は、“ＦｅＲＡＭ　ｗｉｔｈ　ａ　Ｓｉｎｇｌｅ　Ａｃｃｅｓｓ／Ｍｕｌｔｉｐｌｅ−Ｃｏｍｐａｒｉｓｏｎ　Ｏｐｅｒａｔｉｏｎ”と題する共同所有の米国特許出願第１０／１１５，７５３号明細書に記載されたように、読み取り動作のためにも利用される。ＦｅＲＡＭセルからビットラインへの電荷の単一の読み出しのために、センス増幅器は、種々の基準電圧に対するビットライン電圧の複数比較を行なう。基準電圧は、単調なステップで減少しまたは増加し、その結果、ビットライン電圧が基準電圧にほぼ等しいとき、センス増幅器による比較結果が変化する。（この時、ビットライン電荷は、測定された電圧とビットラインのキャパシタンスとの積に等しい。）したがって分布の測定は、ＦｅＲＡＭセルの特性を変更することがある繰返し書き込みおよび読み出し動作を行なうことなく、迅速かつ正確に実施することができる。
【００１９】
続いて書き戻しまたはリフレッシュ動作を行なう繰返し読み出しを避けることは、電荷分布にエージングが及ぼす効果の正確な測定を可能にする。とくにそれぞれのＦｅＲＡＭセルから読み出された電荷は、ＦｅＲＡＭセルの分極状態の緩和またはエージングの後の電荷であり、かつ電荷分布は、測定の間にリフレッシュした場合のデータの電荷分布ではなく、ＦｅＲＡＭアレイの緩和したまたはエージングした特性を反映している。ＦｅＲＡＭへの同じデータ値の繰返し書き込みを避けることは、電荷分布を変化させることがあるインプリンティングも回避する。したがってここに記載した技術を利用する電荷分布測定は、従来の電荷分布測定技術によっては観察できなかったＦｅＲＡＭの特性を観察することができる。
【００２０】
図１は、本発明による電荷分布測定を実現することができるＦｅＲＡＭ１００の一部を示している。ＦｅＲＡＭ１００は、ＦｅＲＡＭアレイ１２０、センス増幅器１３０、基準電圧発生器１４０、全体出力ドライバ１５０および書き戻し回路１６０を含んでいる。
【００２１】
ＦｅＲＡＭアレイ１２０は、行および列に組織化されたＦｅＲＡＭセル１１０の通常のアレイである。それぞれのＦｅＲＡＭセル１１０は、強誘電体コンデンサ１１２および選択トランジスタ１１４を含み、これらは、周知の技術を利用して製造することができる。ビットライン１２２は、メモリアレイのそれぞれの列におけるＦｅＲＡＭセル１１０の選択トランジスタ１１４のドレインに接続されている。ワードライン１２４は、ＦｅＲＡＭアレイ１２０のそれぞれの行における選択トランジスタ１１４のゲートに接続されており、通常の行デコーダおよびドライバ回路（図示せず）が、書き込み、読み取りおよび分布測定動作の間に、ワードライン１２４上における電圧ＷＬ０ないしＷＬｎを制御する。ＦｅＲＡＭアレイ１２０は、局部および全体デコード回路（図示せず）を有しかつデータ入力および出力のために局部アレイを接続する全体入力／出力ラインを含むデータ経路を有するメモリアーキテクチャにおけるいくつかの局部アレイのうちの１つであることができる。
【００２２】
図１のそれぞれのセンス増幅器１３０は、対応するビットライン１２２に接続された比較器タイプのセンス増幅器である。その代わりにそれぞれのセンス増幅器１３０は、局部列デコード回路に接続することができ、このデコード回路は、読み取り動作のためまたはＦｅＲＡＭセルからビットライン１２２に読み取られるビットライン電荷の測定のために、センス増幅器１３０に複数のビットライン１２２のうちの１つを選択的に接続する。
【００２３】
さらに図１は、ｐチャネルトランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４およびＭＰ５、およびｎチャネルトランジスタＭＮ１、ＭＮ２、ＭＮ３およびＭＮ４を含むセンス増幅器１３０の実施を示している。トランジスタＭＰ１は、センスイネーブル信号ＳＥＢに応答してセンス増幅器１３０を活性化および不活性化するために使われ、かつ供給電圧ＶＤＤとトランジスタＭＰ２およびＭＰ３との間にある。トランジスタＭＰ２、ＭＰ４およびＭＮ１は、トランジスタＭＰ１とアースとの間に直列に接続されており、トランジスタＭＰ３、ＭＰ５およびＭＮ２は、同様にトランジスタＭＰ１とアースとの間に直列に接続されている。トランジスタＭＮ３およびＭＮ４は、トランジスタＭＮ１およびＭＮ２にそれぞれ並列に接続されており、比較動作に備えてそれぞれのノードＮ１およびＮ２をアース接続することによって、センスイネーブル信号ＳＥＢに応答する。
【００２４】
トランジスタＭＰ２およびＭＰ３のゲートは、それぞれ、対応するビットライン１２２および基準電圧発生器１４０からのそれぞれの入力信号ＢＬおよびＲＥＦを受取る。信号ＢＬはビットライン電圧であり、かつセンス増幅器１３０に接続されたビットライン１２２上にＦｅＲＡＭセル１１０から読み出された電荷に依存している。信号ＲＥＦは、基準電圧発生器１４０が設定する電圧レベルを有する基準信号である。基準電圧発生器１４０は、信号ＲＥＦのために一連の異なった電圧レベルを発生することができるどのような回路でもよい。代わりに、信号ＲＥＦは、複数（例えば１００）の異なった基準電圧レベルを発生することができるオンチップ基準電圧発生器を必要とするのを避けるため、外部回路から入力してもよい。
【００２５】
ビットライン信号ＢＬと基準信号ＲＥＦとの間の電圧差は、トランジスタＭＰ２またはＭＰ３のどっちがより導電的であるかを決定し、これは、センス増幅器１３０が活性化されたとき、トランジスタＭＰ２とＭＰ４との間のノードＮ１における電圧、またはトランジスタＭＰ３とＭＰ５との間のノードＮ２における電圧のどっちが、より急速に上昇するかに影響を及ぼす。両方のトランジスタＭＰ４およびＭＰ５は、検出動作の間、初めはオンなので、トランジスタＭＰ４とＭＮ３との間のノードからの出力信号ＮＢおよびトランジスタＭＰ５とＭＮ４との間のノードからの出力信号ＮＴは、初めにそれぞれノードＮ１およびＮ２における電圧の上昇に依存する速度で、上昇する。トランジスタＭＰ４、ＭＰ５、ＭＮ１およびＭＮ２のゲートは交差接続されているので、トランジスタＭＰ４、ＭＰ５、ＭＮ１およびＭＮ２は、出力信号ＮＢとＮＴとの間に発生する電圧差を増幅する。その結果、出力信号ＮＴは、検出動作が完了したとき、出力信号ＮＢに対して相補的である。
【００２６】
出力回路１５０は、センス増幅器１３０から出力信号ＮＴを受信し、かつ出力イネーブル信号ＳＯＥに応答して、ビットライン信号ＢＬが基準信号ＲＥＦより高い電圧を有するかどうかを表示するレベルに、全体の出力信号ＧＩＯを駆動する。１つの実施例において、全体の出力信号ＧＩＯは、供給電圧ＶＤＤにあらかじめ充電されており、かつ出力イネーブル信号ＳＯＥが活性化されたとき、出力回路１５０は、信号ＧＩＯを引き下げ、または出力信号ＮＴの電圧レベルに依存しないようにする。さらに後に説明するように、全体の出力信号ＧＩＯは、基準信号ＲＥＦの一連の電圧レベルとビットライン信号ＢＬの比較による結果を表わす一連の２進値を順次表示する。
【００２７】
書き戻し回路１６０は、相補的な出力信号ＮＢを受信し、かつ読み取り動作の最後に、ＦｅＲＡＭセルから読み取られたデータ値をＦｅＲＡＭセルに書き戻すのに適切なレベルにビットライン１２２を駆動する。図１において書き戻し回路１６０は、相補的な書き戻し信号ＷＢおよびＷＢＢに応答してビットライン１２２を駆動するトライステートインバータである。分布測定に関し、データが分布測定のためにのみＦｅＲＡＭセルに記憶されている場合、書き戻しは飛ばすことができる。代替として、書き戻しは、ビットライン電圧が基準信号ＲＥＦの各電圧レベルと比較された後に行ってもよい。
【００２８】
図２は、特定のＦｅＲＡＭセルを読み出した結果として生じるビットライン電圧または電荷を判定する測定の間の選ばれた信号のタイミング図を示している。測定のため、基準信号ＲＥＦは、ビットライン上の種々の電荷に対応して一連の電圧レベルにわたってステップ変化する。一般に電圧レベルの範囲は、ＦｅＲＡＭセルの特性に、とくにＦｅＲＡＭセルから読み出すことができるビットライン電圧の予想される範囲に依存している。１つの実施例において、信号ＲＥＦは、ほぼ５ｍＶの１００のステップで０．５Ｖから０Ｖの範囲にある。図２は、１つの例を示しており、ここでは基準信号ＲＥＦは、電圧範囲の上側限界においてスタートし、かつステップ状に低下するが、基準信号は、下側電圧限界からステップ状に増加してもよく、またはあらゆる所望のパターンで変化してもよい。
【００２９】
ビットライン電圧ＢＬはＦｅＲＡＭセル１１０からビットライン１２２に読み出され、かつ測定される間に、一定のままである。値“０”を記憶するＦｅＲＡＭセルについて電荷分布を測定するために、テストのための読み出しの前に、すべてのＦｅＲＡＭセルに値“０”が書き込まれる。値“１”を記憶するＦｅＲＡＭセルについて電荷分布を測定するために、テストのための読み出しの前に、すべてのＦｅＲＡＭセルに値“１”が書き込まれる。代替として、ＦｅＲＡＭセルからビットラインに電荷を読み出す代わりに、ビットラインは、センス増幅器の動作の測定またはテストのためにアース接続してもよい。
【００３０】
センス増幅器イネーブル信号ＳＥＢは、基準信号ＲＥＦの電圧が一定のままの間の一連の間隔内に活性化される（低レベル）。信号ＳＥＢが活性化すると、測定されるビットライン１２２に接続されたセンス増幅器１３０は、信号ＢＬとＲＥＦとを比較する。信号ＢＬまたはＲＥＦのどっちがより高い電圧であるかに依存して、ノード電圧ＮＢまたはＮＴが供給電圧ＶＤＤに上昇し、かつ他方のノード電圧ＮＴまたはＮＢは、検出期間の後、０ボルトに安定する。繰返し検出動作は、ＦｅＲＡＭセルからの読み出しを待つ必要がないので、信号ＳＥＢの周期は、典型的にほぼ４ｎｓにわたって活性であり、これは、センス増幅器１３０の典型的な実施および出力回路１５０の動作の検出時間（１−２ｎｓ）を含むために十分である。
【００３１】
センス出力イネーブル信号、ＳＯＥ信号は、センスイネーブル信号ＳＥＢが活性（低レベル）になった後に、短い遅延、典型的にはほぼ１−２ｎｓにおいて活性化される（高レベル）。遅延は、ノード電圧ＮＴおよびＮＢが、信号ＢＬとＲＥＦとの比較結果を示すレベルに落ち着くのに十分な長さである。その結果、出力回路１５０は、信号ＢＬまたはＲＥＦのどっちがより大きな電圧を有するかを示す２進レベルに、出力信号ＧＩＯを駆動する。
【００３２】
センス出力信号ＳＯＥが活性化される一連の間隔の間に、出力信号ＧＩＯは、電圧比較の結果を示す一連の２進値を示す。基準信号ＲＥＦの１００の異なった電圧レベルに対する結果として、信号ＧＩＯは、異なった比較結果を表わす１００ビットのデータを直列に提供する。図２に示すように、基準信号ＲＥＦが一貫してステップ状に低下（上昇）する場合、ビットライン信号ＢＬに関連するビット流は、基準信号ＲＥＦがビットライン信号ＢＬの電圧より下に低下するまで、一方の２進値（例えば“１”）を有する。その後、ビット流は、別の２進値（例えば“０”）を有することが予測されるが、雑音または回路における変動により、出力信号ＧＩＯの２進値は、信号ＲＥＦおよびＢＬがほぼ同じ電圧を有するときに、交互することがある。
【００３３】
複数のビットラインのためのビットライン電圧の測定は、同時に行なうことができ、その結果、比較結果を表わす並列ビット流の出力が生じる。並列ビット流の数は、一般に並列に動作することができるセンス増幅器の数によって、またはＦｅＲＡＭにおける全体のデータ経路の幅によって制限される。本発明の実施例において、６４の比較を同時に行なうことができ、かつ６４ビットの出力信号ＧＩＯ＜６３：０＞が比較結果を表わす。
【００３４】
出力信号ＧＩＯ＜６３：０＞によって表わされる比較結果は、解析のために直接出力することができるが、大きなＦｅＲＡＭのためのビットライン電荷分布の完全な測定は、かなりの量のデータの転送を必要とすることがある。とくに１００の異なった基準レベルに対して、６４のＦｅＲＡＭセルのそれぞれの行は、６４の１００ビット値を提供する。２進ＦｅＲＡＭの完全な電荷分布測定は、それぞれのＦｅＲＡＭセルごとに、ビットライン電圧を２度測定し、ＦｅＲＡＭセルが２進値“０”を記憶するときに１度、かつＦｅＲＡＭセルが２進値“１”を記憶するときに１度測定する。したがって４メガビットＦｅＲＡＭのための電荷分布測定は、８億（８００ミリオン）を越える比較を行なう。並列に６４の比較を行なう場合でさえ、電荷分布測定は、比較あたりの平均時間がきわめて短くないかぎり、多くの用途に対して多くの時間を取ることがある。
【００３５】
本発明の１側面によれば、それぞれの比較のために必要な時間は、複数（例えば１００）の比較がＦｅＲＡＭセルから１つの読み出ししか必要としないので、減少される。比較結果の出力のための周期またはサイクル時間は、現在の比較器タイプのセンス増幅器に対して、ほぼ８ｎｓであることができる。それに対してビットライン電荷の通常の測定は、ビットライン電荷を基準と比較する度ごとに、ＦｅＲＡＭセルから電荷の読み出しを必要としている。通常の測定によれば、それぞれの比較のための周期またはサイクル時間は、読み出し時間および検出時間を含まなければならない。
【００３６】
結果信号のオンチッププロセスまたは比較は、電荷分布の評価のためのデータ出力の総合量を減少することができる。図３は、電荷分布を特徴づける結果信号を圧縮する圧縮器回路３００のブロック図である。圧縮器回路３００は、カウンタ３１０、計数レジスタ３２０のセット、および出力マルチプレクサ３３０を含んでいる。
【００３７】
カウンタ３１０は、ＦｅＲＡＭセルのセットからビットライン電荷が読み出されるごとに、リセットされる。同時に基準信号ＲＥＦは、その初期値にセットされる。カウンタ３１０は、出力信号ＧＩＯ＜６３：０＞が６４ビットの新しい比較結果を提供するたびに、計数信号ＣＯＵＮＴ＜６：０＞を増加する。したがって計数信号ＣＯＵＮＴ＜６：０＞の値は、基準信号ＲＥＦの変化と同期しており、かつ出力信号ＧＩＯ＜６３：０＞が表わす現在の比較結果に対応する基準電圧レベルを表わしている。
【００３８】
ビットライン電圧の同時の測定の間に、データ出力信号ＧＩＯ＜６３：０＞のそれぞれのビットは、異なったビットラインに対応しており、かつビットライン信号ＢＬまたは基準信号ＲＥＦのどっちの電圧が大きいかを表わす一連の２進値を提供する。１つの実施例において、レジスタ３２０は、信号ＧＩＯ＜６３：０＞のそれぞれのビットに対応する６４のレジスタのセットを含む。セットにおけるそれぞれのレジスタは、計数信号ＣＯＵＮＴ＜６：０＞が変化したときにレジスタがイネーブルされると、計数信号ＣＯＵＮＴ＜６：０＞の値をラッチする。信号ＧＩＯ＜６３：０＞のビットは、それぞれのレジスタのためのイネーブル信号として作用し、かつ本実施例において、値“１”のビット（信号ＲＥＦの電圧が信号ＢＬの電圧より高いことを表わす）は、対応するレジスタが新しい計数値をラッチすることを可能にし、かつ値“０”のビット（信号ＢＬの電圧が信号ＲＥＦの電圧より高いことを表わす）は、対応するレジスタにおけるラッチを不可能にする。本発明のこの実施例において、一連の比較の完了の後にレジスタ内に記憶された計数値は、基準信号ＲＥＦの電圧がビットライン信号ＢＬの電圧より高かった最後の比較に対応する計数に等しい。したがって記憶された値は、メモリセルから読み出された近似的なビットライン電圧を表わしている。したがってビットライン電圧のテストに関連する１００ビットは、近似的なビットラインの電圧だけが必要な情報である場合、７ビットに減少される。
【００３９】
その他の情報は、同様にビット流から抽出することができる。例えばレジスタの第２のセットは、信号ＧＩＯ＜６３：０＞のそれぞれのビットが０である初めの時間のみ計数値をラッチするように接続することができる。レジスタの第２のセットにおけるレジスタにおける計数は、対応するビットラインの近似的なビットライン電圧の別の指示を記録する。１つのビットラインに関連する１００ビットの結果流が、あるポイントまですべて１を含み、そのポイント後はすべて０を含むように、きれいな遷移が生じる場合、第２のレジスタセットにおける計数は、第１のレジスタセットにおける対応する計数より１だけ大きい。しかしながら１００ビットのデータ流におけるビット値が、センス増幅器１３０またはＦｅＲＡＭのその他の部品の特性における変動を示して交互する場合、第２のレジスタセットにおける計数は、第１のレジスタセットにおける計数より小さく、かつ２つの計数の間の差は、変動の大きさを示唆している。
【００４０】
圧縮器回路の前記の実施例は、比較結果を表わすビット流から特定の情報を抽出するための単なる１つの例としての構造を提供している。
【００４１】
図４は、ＦｅＲＡＭに対する典型的なビットライン電圧分布を例示している。例示された電圧分布は、読み取りの間に反転しない分極を有するそれぞれの強誘電体コンデンサに対応する２進値（例えば“０”）に対する分布４１０、および読み取りの間に反転する分極を有するそれぞれの強誘電体コンデンサに対応する２進値（例えば“１”）に対する分布４２０を含んでいる。電荷分布４１０の測定は、最初にすべてのＦｅＲＡＭセルに０を書き込むことによって行なうことができる。次に電荷が、各ＦｅＲＡＭセルから順番に読み出され、かつ前記の技術を利用して、ビットライン電圧が、各ＦｅＲＡＭセルについて測定される。電荷分布４２０を測定するため、すべてのメモリセルに１が書き込まれ、かつ再び前記の技術を利用して測定されるビットライン電圧を提供するために、各ＦｅＲＡＭセルから電荷が読み出される。
【００４２】
図４において、分布４１０および４２０はきれいに分離しており、このことは、読み取り動作に対して読み取り基準電圧Ｖｒｅｆの選択を可能にする。読み取り動作の間に、基準発生器１４０は、基準電圧Ｖｒｅｆに基準信号ＲＥＦを設定し、かつセンス増幅器１３０は、ＦｅＲＡＭセル１１０から読み出された電荷の結果生じるビットライン信号ＢＬを比較する。信号ＢＬが読み取り基準電圧Ｖｒｅｆより高いことは、一方の２進値（例えば１）を表わし、かつ信号ＢＬが読み取り基準電圧Ｖｒｅｆより低いことは、他方の２進値（例えば０）を表わす。
【００４３】
本発明の１側面によれば、読み取り基準電圧Ｖｒｅｆのような動作パラメータは、製造の間または電源投入時自己テストの間に、集積回路のテストの一部として見付けられたビットライン電圧分布のためのもっとも信頼できる読み取り動作を提供するように設定することができる。したがって読取り基準電圧Ｖｒｅｆは、製造の間にそれぞれのＦｅＲＡＭアレイに対して特別に設定することができ、かつＦｅＲＡＭセルの疲労につれて周期的に更新することができる。測定、解析および更新は、読み出しビットライン電圧または電荷の分布の測定に必要な時間の長さのため、以前は実用的ではなかった。
【００４４】
図５は、２進値“０”に相当する分布５１０と２進値“１”に相当する分布５２０との間にきれいな分離さが不足したビットライン電圧または電荷を例示している。集積回路の製造の間に、テストプロセスが図４または５に例示するようなビットライン電圧分布を見付けることにより、集積回路が欠陥を有するかまたは修理を要するかどうかを決めることができる。修理動作は次に、記憶された値“１”に対して低いビットライン電圧または記憶された値“０”に対して高いビットライン電圧を提供するＦｅＲＡＭセルを識別することができ、かつこれらのＦｅＲＡＭセルを、異なったデータ値に相当するビットライン電圧を確実に分離する読み取り基準電圧の選択を可能にする余分なセルに置き換える。
【００４５】
前記の技術を利用して測定された図４の電荷分布４１０および４２０、および図５の電荷分布５１０および５２０は、ＦｅＲＡＭにおけるエージングを反映することができる。とくにＦｅＲＡＭセルに値が書き込まれたので、ＦｅＲＡＭセルにおける強誘電体材料の分極が変化した場合、ＦｅＲＡＭセルから最初に読み取られる電荷は、この変化を反映している。ＦｅＲＡＭセルから電荷を繰返し読み出す従来の測定技術は、ＦｅＲＡＭセルの分極状態をリフレッシュし、かつエージングの効果を除去する。本発明の１側面によれば、電荷分布測定は、ＦｅＲＡＭセルから読み出される第１の電荷を測定する。このことは、分布測定の利用がデータ保持をテストできるようにする。とくにＦｅＲＡＭは、ＦｅＲＡＭへのデータの書き込みとＦｅＲＡＭの電荷分布の測定との間に焼くことができ、またはさもなければエージングすることができる。したがってエージングの後に図５の電荷分布を有しかつエージングの前に図４の電荷分布を有するＦｅＲＡＭは、ＦｅＲＡＭのデータ保持故障を表わすことができる。
【００４６】
前記の分布測定技術は、オンチップテスト用の集積回路において実施することができる。例えば図６は、集積回路６００のブロック図を示しており、この集積回路は、一般にメモリチップ、または不揮発記憶のために埋め込まれたＦｅＲＡＭを利用するなんらかのタイプの集積回路であることができる。集積回路６００は、ＦｅＲＡＭアレイ１２０、センス増幅器１３０、基準電圧発生器１４０、出力ドライバ１５０、および前記の構造および機能を有する圧縮器回路３００を含む。集積回路６００は、さらにテスト制御回路６１０、パラメータ調節回路６２０、および入力／出力回路６３０を含み、これらは、さらにオンチップ制御を実現し、かつ電荷分布測定の利用を実現する。
【００４７】
テスト制御回路６１０は、電荷分布測定を制御するステートマシン、またはその他の周知のタイプの制御回路である。集積回路６００のテストモードにおいて、テスト制御回路６１０は、ＦｅＲＡＭセルから読み出されたビットライン電圧を測定するために、ＦｅＲＡＭアレイ１２０、基準電圧発生器１４０およびセンス増幅器１３０を制御し、かつ出力、圧縮、および／または測定結果の内部利用を制御する。とくに制御回路６１０は、電荷分布測定にどのＦｅＲＡＭセルを利用するかを選択する。したがって電荷分布は、それぞれのＦｅＲＡＭアレイ１２０ごとに分離して測定することができ、かつ電荷分布測定は、アレイ内のすべてのＦｅＲＡＭセルを含むのではなく、アレイ内のＦｅＲＡＭセルのサンプリングに制限することができる。
【００４８】
電荷分布測定のための複数のビットライン電圧測定は、並列に行なうことができる。そのためにテスト制御回路６１０は、ＦｅＲＡＭセルのセットからワードライン上に電荷を読み出すようにＦｅＲＡＭアレイ１２０の１つに指示し、かつそれから基準電圧のステップ状の変化を開始するように基準電圧発生器１４０に指示する。選ばれたＦｅＲＡＭセルに関連するセンス増幅器１３０は、並列ビット流として同時に結果信号を出力する。前記のように、ビット流は、外部解析のためにＩ／Ｏ回路６３０を通して直接出力することができ、またはＩ／Ｏ回路６３０を通して出力する前に、圧縮器３００において圧縮することができる。それからテスト制御回路６１０は、電荷分布測定が完了するまで、ビットライン電圧測定のために、ＦｅＲＡＭセルの次のセットを繰返し選択する。
【００４９】
調節回路６２０は、欠陥検出のためまたは動作パラメータ設定のために、結果信号を（圧縮してまたはしないで）受信することができ、かつ利用することができる。１つの実施例において、調節回路６２０は、読み取りの間に反転しない強誘電体コンデンサの分極に相当するデータ値（例えば“０”）を記憶するＦｅＲＡＭセルから読み出される最高ビットライン電荷または電圧を記録する第１のレジスタを含む。第２のレジスタは、読み取りの間に反転する強誘電体コンデンサの分極に相当するデータ値（例えば“１”）を記憶するＦｅＲＡＭセルから読み出される最低ビットライン電荷または電圧を記録する。パラメータ調節回路６２０は、反転しない強誘電体コンデンサの読み出しに関連する最高ビットライン電圧が、読み取りの間に反転する強誘電体コンデンサに関連する最低ビットライン電圧より高いか、またはあまりに近い場合、欠陥を検出することができる。記録された値の間の分離が許容できるならば、調節回路６２０は、２つのレジスタにおける値の間にあるように、読み取り動作のための基準電圧を選択できる。
【００５０】
前の節は、調節回路６２０の例としての機能を示したにすぎない。調節回路６２０は、電荷分布測定のさらに複雑な解析を行なうことができる。例えばエラー検出および基準電圧設定は、それぞれのＦｅＲＡＭアレイ１２０ごとに分離して行なうことができ、かつエラー検出およびパラメータ設定に利用される電荷分布の特徴づけは、種々のデータ値のために最大および最小ビットライン電圧以上に利用することができる。
【００５１】
集積回路６００の代替のテストモードにおいて、テスト制御回路６１０は、既知の電圧（例えばアース）へのビットラインのバイアスを制御するが、一方基準電圧は、一連の電圧レベルを通してステップ状に変化する。理想的な動作によれば、同時にテストされているセンス増幅器の出力信号は、基準電圧が既知のビットライン電圧より上に上昇したとき、すべて２進レベルを変えるはずである。実際の回路は、種々のセンス増幅器を動作させるために、一般に異なった基準電圧を必要とするであろう。必要な検出時間内にセンス増幅器を動作させるために、ビットラインと基準ラインとの間に大きな電圧差が必要である場合、センス増幅器は不良品と識別される。センス増幅器の動作の特性における範囲を特徴づける分布は、前記の電荷分布測定と同様に、とくにセンス増幅器からの出力信号を変化させるために必要な基準電圧の分布を測定することによって判定することができる。
【００５２】
特定の実施例を引用して本発明を説明したとはいえ、説明は、本発明の適用の１つの例にすぎず、かつ限定と解するものではない。開示された実施例の特徴の種々の適用および組合せは、特許請求の範囲によって定義されるように、本発明の権利範囲内にある。
【図面の簡単な説明】
【図１】ビットラインに接続されたＦｅＲＡＭセルのビットライン電荷の読み取りおよび測定に関連するＦｅＲＡＭの一部の回路図である。
【図２】図１のＦｅＲＡＭにおける選ばれた信号のためのタイミング図である。
【図３】テストデータの量を減少するように電荷分布測定による結果信号を処理する圧縮回路のブロック図である。
【図４】ＦｅＲＡＭアレイに対して測定されたビットライン電荷分布の図である。
【図５】ＦｅＲＡＭアレイに対して測定されたビットライン電荷分布の図である。
【図６】ＦｅＲＡＭセルから読み出された電荷に対する分布を測定しかつ電荷分布を表わす結果信号を出力するためのオンチップ回路、および測定された電荷分布にしたがって動作パラメータをセットするオンチップ調節回路を含む集積回路のブロック図である。
【符号の説明】
１００：ＦｅＲＡＭ
１１０：ＦｅＲＡＭセル
１２０：ＦｅＲＡＭアレイ
１２２：ビットライン
１３０：センス増幅器
１４０：基準電圧発生器
１５０：出力回路
１６０：書き戻し回路
６１０：オンチップ制御回路
６２０：調節回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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