(57)【要約】【課題】液晶表示装置に代表されるホールド型表示装置での動画像表示動作で生じる動画ぼやけとこれに因る画質劣化、及び面内輝度傾斜やフリッカ等の画質劣化を、動画像の表示輝度を損なうことなく抑える。【解決手段】液晶の保持容量とは別に、隣接する走査線との間に補償容量を設け、これにより画素電位の実効電圧の変動を除去してフリッカや面内輝度傾斜等を改善することが出来る画素アレイにおいて、本発明による１フレーム期間分の映像データを画素アレイに入力する期間にブランキング・データを画素アレイに入力する期間を間欠的に挿入する方式では、１フレーム期間（又はこれに相当する期間内）内にて画素アレイによる映像表示とブランキング表示とが映像表示時の輝度を損なうことなく完結され、またフレーム期間にわたる一連の映像表示に生じる動画ぼやけこれに因る画質劣化を低減できる。【選択図】  図１
2004212747.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子を夫々備えた複数の画素が第１の方向沿いに複数の画素行を該第１の方向に交差する第２の方向沿いに複数の画素列を夫々なして配置された画素アレイと、
前記画素アレイの前記第１の方向沿いに延び且つ前記第２の方向沿いに並設され、その各々はこれに対応する前記画素行に備えられた前記スイッチング素子の群へ第１信号（ゲートパルス）を伝送する複数の第１信号線と、
前記画素の画素電極と、該画素電極を含む画素が接続された該第１信号線に隣接する第一信号線との間に設けられた補償容量と、
前記第２の方向に沿う前記画素アレイの一端から他端に向けて前記複数の第１信号線の夫々へ前記第１信号を順次出力して該第１信号線の夫々に対応する前記画素行を選択する第１駆動回路と、
前記画素アレイの前記第２の方向沿いに延び且つ前記第１の方向沿いに並設され、その各々はこれに対応する前記画素列に備えられた前記画素の前記第１信号にて選択される前記画素行に属する少なくとも一つに第２信号を供給する複数の第２信号線と、
前記第２信号線の夫々に前記第２信号を出力する第２駆動回路と、
前記第１駆動回路に前記第１信号出力を制御する第１制御信号を送り且つ前記第２駆動回路に前記第２信号の出力間隔を制御する第２制御信号と映像データとを送る表示制御回路を備え、
前記第１駆動回路は、前記第１信号を前記第１信号線にＮ回出力する第１走査工程と、該第１信号を該複数の第１信号線の該第１走査工程で該第１信号を受けたＮライン以外のＺラインとダミーラインの（Ｚ＋１）ライン毎にＭ回出力する第２走査工程とを交互に繰り返し（Ｎ，Ｚ，Ｍは、Ｍ＜Ｎ，及び、Ｎ／Ｍ≦Ｚなる関係を夫々満たす自然数）、
前記第２駆動回路は、前記表示制御回路から映像データをその水平走査周期毎に１ラインずつ受け、前記第１走査工程での該映像データの１ライン毎に生成される第２信号のＮ回の出力と、前記第２走査工程での画素アレイをマスクする第２信号のＭ回の出力とを交互に繰り返す
ことを特徴とする表示装置。
【請求項２】
前記第２走査工程における該第１信号の出力回数：Ｍは１であり、該第２走査工程における該第１信号線の選択ライン数：Ｚ及び該第１走査工程における該第１信号の出力回数：Ｎは４以上である
ことを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第２走査工程にて出力される前記第２信号は、これが供給される画素行の輝度を供給前のそれ以下に低減するブランキング信号である
ことを特徴とする請求項１に記載の表示装置。
【請求項４】
前記第２駆動回路からの前記第２信号の出力間隔は前記映像データの水平走査周期より短い
ことを特徴とする請求項１に記載の表示装置。
【請求項５】
前記表示制御回路は少なくともＮ個のライン・メモリを備え、前記表示装置に順次入力される前記１ラインの映像データを該Ｎ個のライン・メモリの一つ毎に順次格納し、且つ該１ラインの映像データを前記第２駆動回路に順次転送する
ことを特徴とする請求項１に記載の表示装置。
【請求項６】
第１方向とこれに交差する第２方向に沿い２次元的に配置された複数の画素を有する画素アレイと、
前記画素アレイに前記第２方向沿いに並設され且つ前記複数の画素の前記第１方向沿いに並ぶ夫々の群からなる複数の画素行の夫々を選択する走査信号を伝送する複数の第１信号線と、
前記画素の画素電極と、該画素電極を含む画素が接続された該第１信号線に隣接する第一信号線との間に設けられた補償容量と、
前記画素アレイに前記第１方向沿いに並設され且つ前記走査信号で選択された前記画素行に含まれる画素の夫々の輝度を決める表示信号を供給する複数の第２信号線と、
前記複数の第１信号線の夫々に走査信号を出力する第１駆動回路と、
前記複数の第２信号線の夫々に表示信号を出力する第２駆動回路と、
フレーム期間毎に映像データがその水平同期信号に呼応して１ラインずつ入力され且つ前記第１駆動回路による前記走査信号出力を制御する第１クロック信号と該第１クロック信号による前記画素行の選択工程の開始を指示する走査開始信号とを該第１駆動回路へ送信し且つ前記第２駆動回路に第２クロック信号を前記映像データとともに該第２駆動回路へ送信する表示制御回路とを備え、
前記第２駆動回路は、前記フレーム期間毎に前記第２クロック信号に呼応して、前記映像データの１ライン分から生成される映像表示信号のＮ回（Ｎは２以上の自然数）の出力と前記画素アレイに表示された画像をマスクするブランキング信号のＭ回（ＭはＭ＜Ｎを満たす自然数）の出力とを交互に繰り返し、
前記第１駆動回路は、前記フレーム期間毎の前記走査信号出力により、前記Ｎ回の映像表示信号の出力毎に前記第１信号線を前記画素アレイの一端から他端に向けて順次選択する工程と、これに続く前記Ｍ回のブランキング信号出力毎に該Ｎ回の映像表示信号出力に対して選択されたＮ本以外の該第１信号線を該画素アレイの一端から他端に向けてＺライン＋ダミーライン（Ｚ≧Ｎ／Ｍ）を選択する工程とを交互に繰り返す
ことを特徴とする表示装置。
【請求項７】
前記表示制御回路から前記第１駆動回路に送信される前記走査開始信号は、前記フレーム期間毎に前記第１信号線を順次選択する工程を前記画素アレイの一端から開始させる第１時刻と前記第１信号線をＺライン毎に順次選択する工程を該画素アレイの一端から開始させる第２時刻とを夫々決める
ことを特徴とする請求項６に記載の表示装置。
【請求項８】
前記走査開始信号の前記１フレーム期間における前記第１時刻とこれに続く前記第２時刻との間隔は、前記フレーム期間の連続した少なくとも一対にて互いに異なる
ことを特徴とする請求項７に記載の表示装置。
【請求項９】
前記走査開始信号における前記第１時刻とこれに続く前記第２時刻との間隔は、該第２時刻とこれに続く次のフレーム期間の前記第１信号線の選択が開始される時刻との間隔より長い
ことを特徴とする請求項７に記載の表示装置。
【請求項１０】
前記走査開始信号には前記フレーム期間毎に前記第１時刻に対応する第１パルスと前記第２時刻に対応する第２パルスとが発生される
ことを特徴とする請求項７に記載の表示装置。
【請求項１１】
前記走査開始信号の第１パルスと第２パルスとの間隔は前記フレーム期間の連続した少なくとも一対にて互いに異なる
ことを特徴とする請求項７に記載の表示装置。
【請求項１２】
前記画素アレイは液晶表示パネルであり、前記ブランキング信号は該液晶表示パネルの液晶層の光透過率を最小にする電圧信号である
ことを特徴とする請求項６に記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、スイッチング素子（Ｓｗｉｔｃｈｉｎｇ  Ｅｌｅｍｅｎｔ）を夫々有する複数の画素を備えた液晶表示装置並びにエレクトロルミネセンス型（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ−ｔｙｐｅ）表示装置、及び発光ダイオード（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）のような発光素子を夫々有する複数の画素を備えた表示装置に代表される所謂アクティブ・マトリクス型の表示装置（Ａｃｔｉｖｅ  Ｍａｔｒｉｘ−ｔｙｐｅ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）に係り、特にホールド型の表示装置（Ｈｏｌｄ−ｔｙｐｅ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ）における表示画像のブランキング処理（Ｂｌａｎｋｉｎｇ  Ｐｒｏｃｅｓｓ）に関する。
【０００２】
【従来の技術】
フレーム期間毎に外部から入力される映像データ（テレビジョン放送の場合、映像信号）に基づく画像を、二次元的に配列された複数の画素の各々の輝度を所定の期間（例えば、１フレーム期間）内に所望の値に保持して表示する表示装置として、液晶表示装置が普及している。
【０００３】
ホールド型発光を用いた表示装置における画像表示の応答性に係る問題を解決する技術は、例えば、特公平０６−０１６２２３号公報、特公平０７−０４４６７０号公報、特開平０５−０７３００５号公報、特開平１１−１０９９２１号公報、及び特開２００１−１６６２８０号公報に夫々開示されている。
【０００４】
このうち、特開平１１−１０９９２１号公報においては、液晶表示装置（ホールド型発光を用いた表示装置の一例）で動画像を再生する際に、画素をインパルス的に発光させる陰極線管に比べて物体の輪郭が不明瞭になる所謂ぼやけ現象が論じられている。特開平１１−１０９９２１号公報は、このぼやけ現象を解決するために、一つの液晶表示パネルの画素アレイを画面の上下に二分割し、その分割された画素アレイのそれぞれにデータ線駆動回路を設けた液晶表示装置を開示する。この液晶表示装置は、上下の画素アレイの各々のゲート線を１本ずつ、上下併せて２本を選択しながら夫々の画素アレイに設けたデータ線駆動回路から映像信号を供給する所謂デュアルスキャン動作を行う。このデュアルスキャン動作を１フレーム期間内に行いながら、上下位相をずらして一方に表示画像に相当する信号（所謂映像信号）を、他方にブランキング画像の信号を夫々のデータ線駆動回路から画素アレイに入力する。従って、１フレーム期間において上下いずれの画素アレイにも、映像表示を行う期間とブランキング表示を行う期間とが与えられ、画面全体において映像がホールドされる期間が短縮される。これにより、液晶表示装置においても、ブラウン管並みの動画表示性能が得られる。
【０００５】
従来の技術として、特開平１１−１０９９２１号公報には、一つの液晶表示パネルを上下２つの画素アレイに分割し、その分割された画素アレイのそれぞれにデータ線駆動回路を設け、上下の画素アレイの各々に１本ずつ、上下併せて計２本のゲート線を選択し、上下２分割した表示領域をそれぞれの駆動回路でデュアルスキャンしながら、１フレーム期間内に上下位相をずらしてブランキング画像（黒画像）を挿入することが開示されている。つまり、１フレーム期間が映像表示期間とブランキング期間の状態を取ることとなり、映像ホールド期間を短縮することができる。そのため液晶ディスプレイで、ブラウン管のようにインパルス型発光の動画表示性能を得ることができる。
【０００６】
一方、液晶表示装置で表示される動画像のぼやけ現象を抑える別の技術が、特開２００１−１６６２８０号公報に開示される。この公報には、夫々のゲート線に対応した画素群に上記映像信号を供給するためのゲート線の選択期間を分割し、その前半で選択されたゲート線に対応する画素群には映像信号を、その後半で選択された別のゲート線に対応する別の画素群にはこれらを黒表示する電圧信号を夫々供給する液晶表示装置の駆動方法が記載される。その概要を、図９の画素アレイを図１０のタイミング・チャートに則り駆動する例にて説明する。フレーム期間毎に、画素アレイ１０１内のゲート線Ｇ１，Ｇ２，…Ｇｊ，Ｇｊ＋１，…は、その各々に走査ドライバ１０３から送られる走査信号に発生するゲート・パルス（Ｇａｔｅ  Ｐｕｌｓｅ、ゲート選択パルスともいう）で選択される。換言すれば、ゲート・パルスを受けたゲート線に対応する画素ＰＩＸの各々に備えられたスイッチング素子ＳＷが、ゲート・パルスによりデータ線１２から送られる表示信号を画素ＰＩＸに受けさせる状態になる。例えば、ゲート線Ｇ１に対応する画素群（行方向に並ぶため、画素行ともよぶ）に供給すべき映像データの１ライン分から生成される表示信号Ｌ１のデータ・ドライバ１０２からの出力に呼応して、ゲート線Ｇ１がゲート・パルスにより選択される。図１０では、Ｌｏｗ状態の走査信号がＨｉｇｈ状態になる波形としてゲート・パルスを示し、走査信号がＨｉｇｈ状態にある期間に亘り、この走査信号を受けるゲート線が選択される。
【０００７】
特開２００１−１６６２８０号公報に開示される液晶表示装置の駆動方法においては、それぞれの画素行に映像データの１ライン分の表示信号（図１０におけるＬ１，Ｌ２，Ｌｊ，Ｌｊ＋１，…のいずれか）を供給するために、これに対応するゲート線（図１０におけるＧ１，Ｇ２，Ｇｊ，Ｇｊ＋１）を選択していた時間ｔｇのうち、その後半のｔｂを別のゲート線の選択（ゲート線Ｇ１に対してはゲート線Ｇｊ）の選択に割り当てて、この別のゲート線に対応する画素行にこれを黒く表示する表示信号（図１０におけるＢ）を供給する。この（ｔｇ−ｔｂ）の時間内に選択されて１ライン分の映像データが書き込まれるゲート線と、これに続くｔｂの時間内に選択されて黒データ（画素を黒く表示する表示信号に対応）が書き込まれるゲート線とは、画素アレイにて離間するよう選択される。これにより、フレーム期間毎に画素アレイへの映像データ書き込みによる映像生成とその消去とを完結することで、この映像はインパルス型の表示装置のように画面に生成され、その動画ぼやけも低減される。
【０００８】
【特許文献１】
特公平０６−０１６２２３号公報
【特許文献２】
特公平０７−０４４６７０号公報
【特許文献３】
特開平０５−０７３００５号公報
【特許文献４】
特開平１１−１０９９２１号公報
【特許文献５】
特開２００１−１６６２８０号公報
【０００９】
【発明が解決しようとする課題】
上述した特開平１１−１０９９２１号公報に記載された液晶表示装置と、特開２００１−１６６２８０号公報に記載されたそれとを比較すると、前者は２つのゲート線を同時に選択して一方に対応する画素行に１ライン分の映像データに対応する表示信号を、他方に対応する画素行にこれを黒く表示する表示信号を夫々供給することができる。これにより夫々の画素行をなす画素の各々に表示信号を供給する時間が確保される。しかし、１フレーム期間にて画素行が映像データに対応する表示信号を保持する期間はその半分に制限されるため、特に画素の輝度が表示信号の供給からこれに応じた値に到るまでの遅延時間を要する場合は、この画素が十分な輝度に到る前にこれを黒く表示する次の表示信号を受けてしまう。これを解決するには、表示信号の強度を高めねばならず、ゆえにデータ・ドライバ１０２の出力を上げざるを得ない。また、上述のように特開平１１−１０９９２１号公報に記載された液晶表示装置は、その画素アレイを２つの領域に分割するため、各領域にデータ線駆動回路を設けざるを得ない。従って、液晶表示パネル及びその周辺回路も自ずと複雑な構造となり、また寸法も大きくなる。
【００１０】
一方、特開２００１−１６６２８０号公報に記載された液晶表示装置は、その液晶表示パネル及びその周辺回路の構造や寸法からして特開平１１−１０９９２１号公報に記載されたそれより実用的である。しかし、図１０のタイミング・チャートからも明らかなように、１ライン分の映像データを画素行に書き込むためのゲート線の選択期間の一部が別の画素行への黒データ書き込みのための別のゲート線選択に宛がわれるため、夫々の画素行に表示信号を供給する時間が短くなる。
【００１１】
本発明は、液晶表示装置に代表されるホールド型表示装置の画素アレイ周辺の構造変更を最小限に抑えながら、これに表示される動画像の動画ぼやけを抑え、またその表示輝度を十分に維持するに好適な表示装置及びその駆動方法を提供する。
【００１２】
【課題を解決するための手段】
上記課題を解決する本発明の実施例の一つである表示装置は、スイッチング素子を夫々備えた複数の画素が第１の方向沿いに複数の画素行を該第１の方向に交差する第２の方向沿いに複数の画素列を夫々なして配置された画素アレイと、前記画素アレイの前記第１の方向沿いに延び且つ前記第２の方向沿いに並設され、その各々はこれに対応する前記画素行に備えられた前記スイッチング素子の群へ第１信号（ゲートパルス）を伝送する複数の第１信号線と、前記画素の画素電極と、該画素電極を含む画素が接続された該第１信号線に隣接する第一信号線との間に設けられた補償容量と、前記第２の方向に沿う前記画素アレイの一端から他端に向けて前記複数の第１信号線の夫々へ前記第１信号を順次出力して該第１信号線の夫々に対応する前記画素行を選択する第１駆動回路と、前記画素アレイの前記第２の方向沿いに延び且つ前記第１の方向沿いに並設され、その各々はこれに対応する前記画素列に備えられた前記画素の前記第１信号にて選択される前記画素行に属する少なくとも一つに第２信号を供給する複数の第２信号線と、前記第２信号線の夫々に前記第２信号を出力する第２駆動回路と、前記第１駆動回路に前記第１信号出力を制御する第１制御信号を送り、且つ前記第２駆動回路に前記第２信号の出力間隔を制御する第２制御信号と映像データとを送る表示制御回路を備え、  前記第１駆動回路は、前記第１信号を前記第１信号線にＮ回出力する第１走査工程と、該第１信号を該複数の第１信号線の該第１走査工程で該第１信号を受けたＮライン以外のＺラインとダミーラインの（Ｚ＋１）ライン毎にＭ回出力する第２走査工程とを交互に繰り返し（Ｎ，Ｚ，Ｍは、Ｍ＜Ｎ，及び，Ｎ／Ｍ≦Ｚ，なる関係を夫々満たす自然数）、前記第２駆動回路は、前記表示制御回路から映像データをその水平走査周期毎に１ラインずつ受け、前記第１走査工程での該映像データの１ライン毎に生成される第２信号のＮ回の出力と、前記第２走査工程での画素アレイをマスクする第２信号のＭ回の出力とを交互に繰り返すことを特徴とする。また、前記第２走査工程における該第１信号の出力回数：Ｍは１であり、該第２走査工程における該第１信号線の選択ライン数：Ｚ及び該第１走査工程における該第１信号の出力回数：Ｎは４以上であることを特徴とする。また、前記第２走査工程にて出力される前記第２信号は、これが供給される画素行の輝度を供給前のそれ以下に低減するブランキング信号であることを特徴とする。また、前記第２駆動回路からの前記第２信号の出力間隔は前記映像データの水平走査周期より短いことを特徴とする。また、前記表示制御回路は少なくともＮ個のライン・メモリを備え、前記表示装置に順次入力される前記１ラインの映像データを該Ｎ個のライン・メモリの一つ毎に順次格納し、且つ該１ラインの映像データを前記第２駆動回路に順次転送することを特徴とする。
【００１３】
さらに、上記課題を解決する本発明の実施例の表示装置のもう一例として、第１方向とこれに交差する第２方向に沿い２次元的に配置された複数の画素を有する画素アレイと、前記画素アレイに前記第２方向沿いに並設され且つ前記複数の画素の前記第１方向沿いに並ぶ夫々の群からなる複数の画素行の夫々を選択する走査信号を伝送する複数の第１信号線と、前記画素の画素電極と、該画素電極を含む画素が接続された該第１信号線に隣接する第一信号線との間に設けられた補償容量と、  前記画素アレイに前記第１方向沿いに並設され且つ前記走査信号で選択された前記画素行に含まれる画素の夫々の輝度を決める表示信号を供給する複数の第２信号線と、前記複数の第１信号線の夫々に走査信号を出力する第１駆動回路と、前記複数の第２信号線の夫々に表示信号を出力する第２駆動回路と、フレーム期間毎に映像データがその水平同期信号に呼応して１ラインずつ入力され且つ前記第１駆動回路による前記走査信号出力を制御する第１クロック信号と該第１クロック信号による前記画素行の選択工程の開始を指示する走査開始信号とを該第１駆動回路へ送信し且つ前記第２駆動回路に第２クロック信号を前記映像データとともに該第２駆動回路へ送信する表示制御回路とを備え、前記第２駆動回路は、前記フレーム期間毎に前記第２クロック信号に呼応して、前記映像データの１ライン分から生成される映像表示信号のＮ回（Ｎは２以上の自然数）の出力と前記画素アレイに表示された画像をマスクするブランキング信号のＭ回（ＭはＭ＜Ｎを満たす自然数）の出力とを交互に繰り返し、前記第１駆動回路は、前記フレーム期間毎の前記走査信号出力により、前記Ｎ回の映像表示信号の出力毎に前記第１信号線を前記画素アレイの一端から他端に向けて順次選択する工程と、これに続く前記Ｍ回のブランキング信号出力毎に該Ｎ回の映像表示信号出力に対して選択されたＮ本以外の該第１信号線を該画素アレイの一端から他端に向けてＺライン＋ダミーラインずつ（Ｚ≧Ｎ／Ｍ）選択する工程とを交互に繰り返すことを特徴とする。また、前記表示制御回路から前記第１駆動回路に送信される前記走査開始信号は、前記フレーム期間毎に前記第１信号線を順次選択する工程を前記画素アレイの一端から開始させる第１時刻と前記第１信号線をＺライン毎に順次選択する工程を該画素アレイの一端から開始させる第２時刻とを夫々決めることを特徴とする。また、前記走査開始信号の前記１フレーム期間における前記第１時刻とこれに続く前記第２時刻との間隔は、前記フレーム期間の連続した少なくとも一対にて互いに異なることを特徴とする。また、前記走査開始信号における前記第１時刻とこれに続く前記第２時刻との間隔は、該第２時刻とこれに続く次のフレーム期間の前記第１信号線の選択が開始される時刻との間隔より長いことを特徴とする。また、前記走査開始信号には前記フレーム期間毎に前記第１時刻に対応する第１パルスと前記第２時刻に対応する第２パルスとが発生されることを特徴とする。また、前記走査開始信号の第１パルスと第２パルスとの間隔は前記フレーム期間の連続した少なくとも一対にて互いに異なることを特徴とする。また、前記画素アレイは液晶表示パネルであり、前記ブランキング���号は該液晶表示パネルの液晶層の光透過率を最小にする電圧信号であることを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明の具体的な実施形態をこれに関連する図面を参照して説明する。本発明における表示装置及びその駆動方法の第１の実施例を図１から図７、及び図９を参照して説明する。本実施例では、アクティブ・マトリクス型の液晶表示パネルを画素アレイに用いた液晶表示装置を引き合いに出すが、その基本的な構造や駆動方法はエレクトロルミネセンス・アレイや発光ダイオード・アレイを画素アレイとして用いた表示装置にも適用され得る。
【００１５】
図１は、本発明における表示装置の画素アレイへの表示信号出力と、その各々に呼応した画素アレイ内の走査信号線Ｇの選択タイミングを示すタイミング・チャートである。図２は、表示装置に備えられた表示制御回路への映像データの入力とこれからの映像データの出力（ドライバ・データ）のタイミングを示すタイミング・チャートである。図３は、本発明第１の実施例における表示装置の概要を示す構成図であり、これに示された画素アレイ１０１とその周辺の一例は図９に示される。図９において、従来技術におけるアクティブ・マトリクス型の表示装置に備えられる画素アレイと異なる点は、ゲート線（Ｇｊ）上の画素電極ＰＸと次段（Ｇｊ＋１）のゲート線との間に設けられた補正容量ＣＳである。この補正容量ＣＳは、液晶層ＬＣを挟む画素電極ＰＸに印加された階調電圧を保持するために設けられる保持容量ＣＳＴ（図９には示さず）とは別に設けられる。スイッチング素子ＳＷである薄膜トランジスタの画素電極ＰＸとゲート線（ゲート電極）との間には、寄生容量ＣＧＳ（図９には示さず）が発生する。そのため従来技術の図９の場合には、ゲート線に印加される走査信号が選択状態から非選択状態に変化する際の電位変化により、画素電極ＰＸの電荷の再配分が発生し、画素電極ＰＸに印加された階調電圧から変動してしまう。しかし、図９のように適当な補償容量ＣＳを次段のゲート線との間に設ける事により、自段のゲート線（Ｇｊ）に印加される走査信号が選択状態から非選択状態に変化しても、次段のゲート線（Ｇｊ＋１）に印加される走査信号が非選択状態から選択状態に変化するため、画素電極ＰＸに印加されている階調電圧の変動を相殺する事が可能となる。画素電極ＰＸに印加される階調電圧の変動は、水平方向の輝度（明るさ）分布を悪化させるなど、画質を劣化させるため、補償容量ＣＳを設ける事により高画質な表示装置を実現する事ができる。
【００１６】
先述の図１及び図２のタイミング・チャートは、図３に示された表示装置（液晶表示装置）の構成に基づいて描かれている。図４は、本実施例における表示装置の画素アレイへの表示信号出力（データ・ドライバ出力電圧）とその各々に呼応した走査信号線選択タイミングの別の例を示すタイミング・チャートであり、表示信号の出力期間にシフトレジスタ型走査ドライバから出力される走査信号で走査信号線の４本を選択し、これらの走査信号線の夫々に対応する画素行に表示信号を供給する。図５は、表示制御回路１０４（図３参照）に備えられたライン・メモリ回路１０５に含まれる４つのライン・メモリ毎に４ライン分の映像データを１ラインずつ書込み、且つ夫々のライン・メモリから読み出して、データ・ドライバに転送するタイミングを示すタイミング・チャートである。図６は、本発明による表示装置の駆動方法に係り、その画素アレイでの本実施例による映像データ及びブランクキング・データの表示タイミングを示し、これに則り本実施例における表示装置を駆動したときの画素の輝度応答を図７に示す。
【００１７】
はじめに、図３を参照して本実施例における表示装置１００の概要を説明する。この表示装置１００は、図９に示す画素アレイ１０１としてＷＸＧＡクラスの解像度を有する液晶表示パネル（以下、液晶パネルと記す）を備える。ＷＸＧＡクラスの解像度を有する画素アレイ１０１は、液晶パネルに限らず、その画面内に水平方向に１２８０ドットの画素を並べてなる画素行が垂直方向に７６８ライン並設されていることに特徴づけられる。画素アレイ１０１は、既に図９を参照して説明されたそれと概ね同じであるが、その解像度ゆえ、画素アレイ１０１の面内には７６８ラインのゲート線１０と１２８０ラインのデータ線１２とが並設される。また、画素アレイ１０１には、その各々が前者のいずれか一つで伝送される走査信号で選択されて後者のいずれか一つから表示信号を受ける９８３，０４０個の画素ＰＩＸが二次元的に配置され、これらにより画像が生成される。画素アレイがカラー画像を表示する場合は、各画素はカラー表示に用いられる原色の数に応じて分割される。例えば、光の三原色（赤，緑，青）に応じたカラー・フィルタを備える液晶パネルでは、上述のデータ線１２の数は３８４０ラインに増やされ、その表示画面に含まれる画素ＰＩＸの総数も上述の値の３倍となる。本実施例で図９に示す画素アレイ１０１として用いられる液晶パネルを更に詳細に説明すれば、これに含まれる画素ＰＩＸの各々はスイッチング素子ＳＷとして薄膜トランジスタを備える。また、各画素はこれに供給される表示信号が増大するほど高い輝度を示すノーマリ黒表示モードで動作する。本実施例の液晶パネルのみならず、上述のエレクトロルミネセンス・アレイや発光ダイオード・アレイの画素もノーマリ黒表示モードで動作する。ノーマリ黒表示モードで動作する液晶パネルにおいては、図９の画素ＰＩＸに設けられた画素電極ＰＸにデータ線１２からスイッチング素子ＳＷを通して印加される階調電圧と、液晶層ＬＣを挟んで画素電極ＰＸと対向する対向電極ＣＴに印加される対向電圧（基準電圧、コモン電圧ともよばれる）との電位差が大きくなるほど、この液晶層ＬＣの光透過率が上昇し、画素ＰＩＸの輝度を高める。
【００１８】
図３に示された画素アレイ（ＴＦＴ型の液晶パネル）１０１には、データ線（信号線）１２に表示データに応じた表示信号（階調電圧）を与えるデータ・ドライバ（表示信号駆動回路）１０２と、ゲート線（走査線）１０に走査信号（電圧信号）を与える走査ドライバ（走査信号駆動回路）１０３−１，１０３−２，１０３−３とが夫々設けられる。本実施例では、走査ドライバを画素アレイ１０１の垂直方向沿いに３つに分割したが、その個数はこれに限定されず、またこれらの機能を集約させた一つの走査ドライバに置き換えてもよい。また、走査ドライバは、画素ＰＩＸ等が構成されている基板と同一の基板上に、薄膜トランジスタを用いて形成されても良い。表示制御回路（タイミング・コントローラ）１０４は、データ・ドライバ１０２に上述の表示データ（ドライバ・データ）１０６及びこれに応じた表示信号出力を制御するタイミング信号（データ・ドライバ制御信号）１０７を、走査ドライバ１０３−１，１０３−２，１０３−３の夫々に走査クロック信号（ＣＬ３）１１２及び走査開始信号（ＦＬＭ）１１３を夫々転送する。走査制御回路１０４は、走査ドライバ１０３−１，１０３−２，１０３−３に、その夫々に応じた走査状態選択信号（ＤＩＳＰ１、ＤＩＳＰ２、ＤＩＳＰ３）１１４−１，１１４−２，１１４−３をも転送するが、その機能については後述する。走査状態選択信号は、その機能からして表示動作選択信号とも記される。表示制御回路１０４は、テレビジョン受像機、パーソナル・コンピュータ、ＤＶＤプレーヤ等、表示装置１００の外部の映像信号源からこれに入力される映像データ（映像信号）１２０及び映像制御信号１２１を受ける。表示制御回路１０４の内部又はその周辺には映像データ１２０を一時的に格納するメモリ回路が設けられるが、本実施例ではライン・メモリ回路１０５が表示制御回路１０４に内蔵される。映像制御信号１２１は、映像データの伝送状態を制御する垂直同期信号ＶＳＹＮＣ，水平同期信号ＨＳＹＮＣ，ドット・クロック信号ＤＯＴＣＬＫ，及びディスプレイ・タイミング信号ＤＴＭＧを含む。表示装置１００に１画面の映像を生成させる映像データは、垂直同期信号ＶＳＹＮＣに呼応して（同期して）表示制御回路１０４に入力される。換言すれば、映像データは垂直同期信号ＶＳＹＮＣにより規定される周期（垂直走査期間、フレーム期間とも呼ばれる）毎に上記映像信号源から表示装置１００（表示制御回路１０４）に逐次入力され、このフレーム期間毎に１画面の映像が入れ代わり立ち代わり画素アレイ１０１に表示される。１フレーム期間における映像データは、これに含まれる複数のライン・データを上述の水平同期信号ＨＳＹＮＣで規定される周期（水平走査期間とも呼ばれる）で分けて表示装置に順次入力される。換言すれば、フレーム期間毎に表示装置に入力される映像データの各々は複数のライン・データを含み、これにより生成される１画面の映像はライン・データ毎に拠る水平方向の映像を水平走査期間毎に垂直方向に順次並べて生成される。１画面の水平方向に並ぶ画素の各々に対応したデータは、上記ライン・データの各々を上記ドット・クロック信号で規定される周期で識別される。映像データ１２０及び映像制御信号１２１は陰極線管を用いた表示装置にも入力されるため、その電子線を水平走査期間毎及びフレーム期間毎に走査終了位置から走査開始位置に掃引する時間を要する。この時間は映像情報の伝送においてデッド・タイムとなるため、これに対応する映像情報の伝送に寄与しない帰線期間と呼ばれる領域が映像データ１２０にも設けられる。映像データ１２０において、この帰線期間に対応する領域は、上述のディスプレイ・タイミング信号ＤＴＭＧにより映像情報の伝送に寄与する他の領域と識別される。一方、本実施例にて記されるアクティブ・マトリクス型の表示装置１００は、そのデータ・ドライバ１０２で１ラインの映像データ（上述のライン・データ）分の表示信号を生成し、これらを走査ドライバ１０３によるゲート線１０の選択に呼応させて画素アレイ１０１に並設された複数のデータ線（信号線）１２へ一斉に出力する。このため、理論的には帰線期間を挟むことなく水平走査期間から次の水平走査期間へライン・データの画素行への入力が続けられ、フレーム期間から次のフレーム期間へ映像データの画素アレイへの入力も続けられる。このため、本実施例の表示装置１００では、表示制御回路１０４によるメモリ回路（ライン・メモリ）１０５からの１ライン分の映像データ（ライン・データ）毎の読み出しを、上述の水平走査期間（１ライン分の映像データのメモリ回路１０５への格納に宛がわれる）に含まれる帰線期間を縮めて生成された周期に則り行う。この周期は、後述する画素アレイ１０１への表示信号の出力間隔にも反映されるため、以降、画素アレイ動作の水平期間又は単に水平期間と記す。表示制御回路１０４は、この水平期間を規定する水平クロックＣＬ１を生成し、上述のデータ・ドライバ制御信号１０７の一つとしてデータ・ドライバ１０２に転送する。本実施例では、１ライン分の映像データをメモリ回路１０５に格納する時間（上述の水平走査期間）に対して、これをメモリ回路１０５から読み出す時間（上述の水平期間）を縮めることで、１フレーム期間毎に画素アレイ１０１にブランキング信号を入力する時間を捻出する。
【００１９】
図２は、表示制御回路１０４によるメモリ回路１０５への映像データ入力（格納）とこれからの出力（読み出し）の一例を示すタイミング・チャートである。垂直同期信号ＶＳＹＮＣのパルス間隔で規定されるフレーム期間毎に表示装置に入力される映像データは、入力データの波形に示される如く、これに含まれる複数のライン・データＬ１，Ｌ２，Ｌ３，…毎に帰線期間を夫々含めて、水平同期信号ＨＳＹＮＣに同期して表示制御回路１０４によりメモリ回路１０５に順次入力される。表示制御回路１０４は、上述の水平クロックＣＬ１又はこれに類似するタイミング信号に則りメモリ回路１０５に格納されたライン・データＬ１，Ｌ２，Ｌ３，…を出力データの波形に示される如く、順次読み出す。このとき、メモリ回路１０５から出力されるライン・データＬ１，Ｌ２，Ｌ３，…の夫々を時間軸沿いに隔てる帰線期間は、メモリ回路１０５に入力されるライン・データＬ１，Ｌ２，Ｌ３，…の夫々を隔てるそれより、時間軸沿いに縮められる。このため、Ｎ回（Ｎは２以上の自然数）のライン・データのメモリ回路１０５への入力に要する期間とこれらのライン・データのメモリ回路１０５からの出力に要する期間（Ｎ回のライン・データ出力期間）との間には、メモリ回路１０５からライン・データをＭ回（ＭはＮより小さい自然数）出力し得る時間が生じる。本実施例では、このＭライン分の余剰時間で画素アレイ１０１に別の表示動作を行わせる。なお、映像データ（図２では、これに含まれるライン・データ）は、データ・ドライバ１０２に転送される前に一旦メモリ回路１０５に格納されるため、その格納される期間に応じた遅延時間をおいて表示制御回路１０４により読み出される。メモリ回路１０５としてフレーム・メモリを用いた場合、この遅延時間は１フレーム期間に相当する。映像データが３０Ｈｚの周波数で表示装置に入力されるとき、その１フレーム期間は約３３ｍｓ（ミリ秒）であるため、表示装置のユーザは映像データの表示装置への入力時刻に対するその画像の表示時刻の遅れを知覚し得ない。しかしながら、上述のメモリ回路１０５として、フレーム・メモリに代えて複数のライン・メモリを表示装置１００に設けることにより、この遅延時間を縮め且つ表示制御回路１０４又はその周辺の回路構造を簡素にし又はその寸法の増大を抑えることができる。
【００２０】
メモリ回路１０５として、複数のライン・データを格納するライン・メモリを用いた表示装置１００の駆動方法の一例を図５を参照して説明する。表示装置１００は、表示制御回路１０４へのＮライン分の映像データ入力期間と、これからのＮライン分の映像データ出力期間との間に生じる上記余剰時間にて、既に画素アレイに保持された表示信号（一つ前のフレーム期間に画素アレイに入力された映像データ）をマスクする表示信号（以下、これをブランキング信号と記す）をＭ回書込む。本発明の駆動方法では、データ・ドライバ１０２によりＮラインの映像データの各々から表示信号を逐次生成し且つこれを水平クロックＣＬ１に呼応させて順次（合計Ｎ回）画素アレイ１０１に出力する第１の工程と、上述のブランキング信号を水平クロックＣＬ１に呼応させて画素アレイ１０１にＭ回出力する第２の工程とが繰り返される。この駆動方法の更なる説明は図１を参照して後述するが、以降図５においては上記Ｎの値を４とし、Ｍの値を１とする。  図５に示すように、メモリ回路１０５はデータの書込みと読み出しとを互いに独立して行える４つのライン・メモリ１〜４を備える。メモリ回路１０５による４ライン分の映像データ１２０の取得期間Ｔｉｎでは、水平同期信号ＨＳＹＮＣに同期して表示装置１００に順次入力される映像データＷ１，Ｗ２，Ｗ３，Ｗ４がこれらのライン・メモリ１〜４の一つに順繰りに格納される。この映像データの取得期間Ｔｉｎは、水平同期信号ＨＳＹＮＣのパルス間隔の４倍に相当する時間に亘る。しかしながら、この取得期間Ｔｉｎが終了する前に、ライン・メモリ１、ライン・メモリ２、及びライン・メモリ３に格納された映像データは表示制御回路１０４により映像データＲ１，Ｒ２，Ｒ３として順次読み出される。（１ライン毎に付された映像データの参照符号を、ライン・メモリへの入力時と出力時にて、例えば前者のＷ１に対して後者のＲ１とする。）これにより、映像データＷ１〜Ｗ４の取得期間Ｔｉｎが終了するや否や、次の４ライン分の映像データＷ５〜Ｗ８をライン・メモリに格納できる。これは、ライン・メモリからの読み出し時に、１ライン毎の映像データに含まれる帰線期間を圧縮し、水平同期信号ＨＳＹＮＣより周波数の高い水平クロックＣＬ１に同期して読み出すことにより可能となる。従って、上記ライン・メモリの動作は、映像情報を加工しなくとも可能となる。従って、ライン・メモリ１〜４からの４ラインの映像データＲ１，Ｒ２，Ｒ３，Ｒ４の出力の終了時刻とライン・メモリ１〜４からの４ラインの映像データＲ５，Ｒ６，Ｒ７，Ｒ８の出力の開始時刻との間には上述の余剰時間Ｔｅｘが生じる。
【００２１】
ライン・メモリ１〜４から読み出された４ラインの映像データＲ１，Ｒ２，Ｒ３，Ｒ４は、ドライバ・データ１０６としてデータ・ドライバ１０２に転送され、夫々に応じた表示信号Ｌ１，Ｌ２，Ｌ３，Ｌ４が生成される（次に読み出される４ラインの映像データＲ５，Ｒ６，Ｒ７，Ｒ８についても同様に表示信号Ｌ５，Ｌ６，Ｌ７，Ｌ８が生成される）。これらの表示信号は、図５の表示信号出力のアイ・ダイヤグラムに示される順序で、上述の水平クロックＣＬ１に呼応して画素アレイ１０１に夫々出力される。従って、メモリ回路１０５に少なくとも上記Ｎラインの容量を有するライン・メモリ（又はその集合体）を含ませることにより、或るフレーム期間に表示装置に入力される映像データの１ラインを、このフレーム期間内で画素アレイに入力することが可能となり、表示装置の映像データ入力に対する応答速度も高まる。
【００２２】
一方、本実施例では、この余剰時間Ｔｅｘを利用して画素アレイに別の表示信号を１回出力する。本実施例による別の表示信号は、これが供給される画素の輝度をその供給前の輝度以下に落とすブランキング信号Ｂである。例えば、１フレーム期間前に比較的高い階調（モノクロ画像表示の場合、白又はこれに近い明るい灰色）で表示された画素の輝度は、ブランキング信号Ｂによりこれより低くなる。逆に、１フレーム期間前に比較的低い階調（モノクロ画像表示の場合、黒又はこれに近い暗い灰色）で表示された画素の輝度は、ブランキング信号Ｂの入力後も殆ど変らない。このブランキング信号Ｂは、フレーム期間毎に画素アレイに生成された画像を一旦暗い画像（ブランキング画像）に置き換える。このような画素アレイの表示動作により、ホールド型の表示装置においても、フレーム期間毎にこれに入力される映像データに応じた画像表示をインパルス型表示装置におけるそれのように行える。この表示装置の駆動方法は、図５を参照して説明した少なくともＮライン分の容量を備えたライン・メモリをメモリ回路１０５として備えた表示装置のみならず、例えば、このメモリ回路１０５をフレーム・メモリに置き換えた表示装置にも適用できる。
【００２３】
このような表示装置の駆動方法、特にデータ・ドライバ１０２による表示信号の出力と、走査ドライバ１０３による走査信号の出力（画素行の選択）との対応について、更に図１を参照して説明する。以下の説明にて、ゲート線１０に印加され且つこのゲート線に対応する画素行を選択する走査信号は、図１に示すようにＨｉｇｈ状態のパルス（ゲート・パルス）を指す。図９に示す画素アレイにおいて、スイッチング素子ＳＷはゲート線１０を通してゲート・パルスを受けることにより、データ線１２から供給される表示信号を画素ＰＩＸに入力させる。
【００２４】
上記第１の工程に対応する期間について図１、及び図１０を用いて説明する。上述の第１の工程に対応する期間では、４ラインの映像データに対応する表示信号の出力毎に、対応する画素行を選択する走査信号がゲート線に印加される。まず、ブランキング信号Ｂに続いて出力される４ラインの映像データの中で先頭の表示信号（例えば、１，５，…，５１３，…）に対応した画素行を選択するため、走査信号（Ｇ１，Ｇ５，…、Ｇ５１３，…）がゲート線に印加される。この走査信号（Ｇ１，Ｇ５，…，Ｇ５１３，…）は、先頭の表示信号の直前に出力されるブランキング信号Ｂの出力開始近辺で立ちあがり、先頭の表示信号の出力終了時刻前に立ち下がる。従って、先頭の表示信号に対応した画素行を選択する走査信号のパルス幅は約２水平期間となり、選択された画素行には、前半でブランキング信号Ｂが印加され、後半で対応した先頭の表示信号が印加される。次に、４ラインの２番目の表示信号（例えば、２，６，５１４，…）に対応した表示信号が出力されると、これを対応した画素行に入力するため、対応する画素行のゲート線に走査信号（Ｇ２，Ｇ６，…，Ｇ５１４，…）が印加される。この走査信号（Ｇ２，Ｇ６，…，Ｇ５１４，…）は、２番目の表示信号の出力開始近辺に立ちあがり、出力終了前に立ち下がるため、パルス幅は約１水平期間となる。また、４ラインの映像データの中で３番目と４番目の表示信号の出力の際にも、２番目のときと同様に、約１水平期間のパルス幅を持つ走査信号が、対応する画素行のゲート線に順次印加され、画素ＰＩＸに表示信号を入力する。これによって、４ラインの映像データに対応する表示信号を対応する画素行の画素ＰＩＸに入力する際に、表示信号（例えば１，２，３，４）を入力する自段のゲート線の走査信号（Ｇ１，Ｇ２，Ｇ３，Ｇ４）の立下りにより生じる画素電極ＰＸの保持電圧の変化を、次段のゲート線の走査信号（Ｇ２，Ｇ３，Ｇ４，Ｇ５）の立ち上がりの変化と、画素電極ＰＸと次段のゲート線との間に設けた補償容量ＣＳにより相殺する事ができる。これにより、面内輝度傾斜やフリッカといった画質劣化の無い高画質な表示が可能となる。このような走査信号の印加は、上記表示信号の出力毎に画素アレイ１０１の一端（例えば、図３における上端）からその他端（例えば、図３における下端）に向けて順次行われる。このため、第１の工程では４ラインのゲート線に相当する画素行が選択され、その各々に映像データから生成された表示信号が供給される。
【００２５】
図１において、この第１工程の期間は、データ・ドライバ出力電圧１〜４，５〜８，９〜１２，…，５１３〜５１６，…の各々に対応する。データ・ドライバ出力電圧１〜４に対してＧ１からＧ４のゲート線に走査信号が順次印加され、次のデータ・ドライバ出力電圧５〜８に対してＧ５からＧ８のゲート線に走査信号が順次印加され、更なる時間経過の後のデータ・ドライバ出力電圧５１３〜５１６に対してＧ５１３からＧ５１６のゲート線に走査信号が順次印加される。即ち、走査ドライバ１０３から走査信号出力は、画素アレイ１０１におけるゲート線１０のアドレス番号（Ｇ１，Ｇ２，Ｇ３，…，Ｇ２５７，Ｇ２５８，Ｇ２５９，…，Ｇ５１３，Ｇ５１４，Ｇ５１５，…）が増える方向に向けて順次行われる。一方、上述の第２の工程に対応する期間では、ブランキング信号が出力され、対応するゲート線に走査信号が印加される。１水平期間で、ブランキング信号が入力されるゲート線（画素行）の組み合わせは特に限定されないが、第１の工程で画素行に供給された表示信号をこれに長く保持させることや、データ・ドライバ１０２に掛かる負荷を軽減することを鑑みれば、ブランキング信号の出力毎に走査信号をゲート線のＺライン置きに順次印加するとよい。ここでは、第１工程における映像データのライン数が４であるため、Ｚ＝４として説明を続ける。以下、図１及び図１１を用いて第２工程に対応する期間について説明する。本発明では、４ラインのゲート線の最後のゲート線（例えばＧ４，Ｇ８，…，Ｇ２６０，Ｇ２６４，…，Ｇ５１６，…）における、画素電極ＰＸに保持された信号の自段ゲート線の走査信号の立下り変化による変動量が、他の３ラインの信号の変動量と同じになるように、その次段（Ｇ５，Ｇ９，…，Ｇ２６１，Ｇ２６５，…，Ｇ５１７，…）のゲート線にもダミーとして同じタイミングで操作信号を印加する。このダミーとして走査信号が印加されるゲート線は、次回にブランキング信号が出力される際に、４ラインのゲート線が走査信号により選択される際の先頭のゲート線となる。従って、ブランキング信号が出力される１水平期間に走査信号により選択されるゲート線は４ラインとダミーの１本であるため５本となるが、実際にブランキング信号を正確に入力されるのはダミー以外の４本のゲート線に接続された画素行となる。第２工程におけるゲート線への走査信号の印加は、第１工程のそれと同様に画素アレイ１０１の一端からその他端に向けて順次行われる。図１は、Ｚの値を４としたときの上記第１の工程の夫々に続く第２の工程の各々におけるブランキング信号Ｂの出力タイミングとこれに呼応するゲート線（走査線）の夫々に印加される走査信号の波形を示す。Ｇ１からＧ４のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では１回のブランキング信号Ｂ出力に対してＧ２５７からＧ２６０に到る４本のゲート線とダミーとなるＧ２６１のゲート線に走査信号が、Ｇ６からＧ８のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では、１回のブランキング信号Ｂ出力に対してＧ２６１からＧ２６４に到る４本のゲート線とダミーとしてＧ２６５（図１には示さず）に走査信号が、Ｇ５１３からＧ５１６のゲート線に走査信号が順次印加される第１の工程に続く第２の工程では、１回のブランキング信号Ｂ出力に対してＧ１からＧ４に到る４本のゲート線とダミーであるＧ５に走査信号が、夫々印加される。
【００２６】
上述のように第１の工程では４本のゲート線の各々に走査信号を順次印加し、第２の工程では４本と１本のダミーのゲート線に一斉に走査信号を印加するため、例えばデータ・ドライバ１０２からの表示信号出力に呼応して、走査ドライバ１０３の動作を夫々の工程に合わせる必要がある。
【００２７】
先述したように本実施例で用いられる画素アレイはＷＸＧＡクラスの解像度を有し、７６８ラインのゲート線がこれに並設される。  一方、第１の工程で順次選択される４本のゲート線群（例えば、Ｇ１からＧ４）とこれに続く第２の工程で選択される４本のゲート線群とダミーのゲート線（例えばＧ２５７からＧ２６１）とは、画素アレイ１０１におけるゲート線１０のアドレス番号が増える方向に沿い２５２本のゲート線にて離間される。従って、画素アレイに並設された７６８ラインのゲート線をその垂直方向（又は、データ線の延伸方向）に沿い、２５６ライン毎に３つの群に分割し、夫々の群毎に走査ドライバ１０３からの走査信号の出力動作を独立して制御する。このため、図３に示す表示装置では、画素アレイ１０１沿いに３つの走査ドライバ１０３−１，１０３−２，１０３−３を配置し、夫々からの走査信号の出力動作を走査状態選択信号１１４−１，１１４−２，１１４−３で制御する。これにより、夫々の走査ドライバ１０３−１，１０３−２，１０３−３には、走査状態選択信号による上述の２つの指示に対応する２つの制御信号伝達網が備えられる。
【００２８】
一方、図１に示される走査開始信号ＦＬＭの波形は、時刻ｔ１とｔ２とで夫々立ち上がる２つのパルスを含む。第１工程による一連のゲート線選択動作は時刻ｔ１に生じる走査開始信号ＦＬＭのパルス（Ｐｕｌｓｅ１と記す、以下、第１パルス）に呼応して、第２工程による一連のゲート線選択動作は時刻ｔ２に生じる走査開始信号ＦＬＭのパルス（Ｐｕｌｓｅ２と記す、以下、第２パルス）に呼応して、夫々開始される。第１パルスは、１フレーム期間の映像データの表示装置への入力開始にも呼応する。従って、第１パルス及び第２パルスは、フレーム期間毎に繰り返して生じる。さらに、第１パルスとこれに続く第２パルスの間隔と、この第２パルスとこれに続く（例えば、次のフレーム期間の）第１パルスとの間隔とを調整することにより、１フレーム期間にて画素アレイに映像データに基づく表示信号を保持する時間を調整できる。一方、この走査開始信号ＦＬＭは、表示制御回路（タイミング・コントローラ）１０４で発生される。以上のことから、上記走査状態選択信号１１４−１，１１４−２，１１４−３は表示制御回路１０４において走査開始信号ＦＬＭを参照して生成できる。
【００２９】
図１に示される映像データを１ライン毎に画素アレイへ４回書込む毎にブランキング信号を画素アレイへ１回書込む動作は、図５を参照して説明したように４ライン分の映像データを表示装置に入力する時間内に完結する。また、これに呼応して、走査信号を画素アレイへ５回出力する。このため、画素アレイの動作に要する水平期間は映像制御信号１２１の水平走査期間の４／５となる。このようにして、１フレーム期間に表示装置に入力される映像データ（これに基づく表示信号）とブランキング信号との画素アレイ内の全画素への入力は、この１フレーム期間にて完結する。
【００３０】
図１に示したブランキング信号は、表示制御回路１０４又はその周辺回路で擬似的な映像データ（以下、ブランキング・データ）を生成し、これをデータ・ドライバ１０２に転送して、データ・ドライバ１０２内で生成させても、予めデータ・ドライバ１０２にブランキング信号を生成させる回路を設け、表示制御回路１０４から転送される水平クロックＣＬ１の特定のパルスに応じてブランキング信号を画素アレイ１０１に出力させてもよい。前者の場合、表示制御回路１０４又はその周辺にフレーム・メモリを設け、これに格納されるフレーム期間毎の映像データからブランキング信号を強めるべき画素（この映像データにより高い輝度で表示される画素）を表示制御回路１０４により特定させ、画素に応じて暗さの異なるブランキング信号をデータ・ドライバ１０２に生成させるブランキング・データを生成させてもよい。後者の場合は、データ・ドライバ１０２にて水平クロックＣＬ１のパルス数をカウントさせ、そのカウント数に応じて画素を黒又はこれに近い暗い色に表示させる表示信号を出力させる。液晶表示装置の一部は、画素の輝度を決める複数の階調電圧を表示制御回路１０４にて生成する。このような液晶表示装置においては、複数の階調電圧をデータ・ドライバ１０２に転送し、データ・ドライバ１０２により映像データに応じた階調電圧を選択させ且つ画素アレイに出力させるが、同様にして、データ・ドライバ１０２による水平クロックＣＬ１のパルスに応じた階調電圧の選択でブランキング信号を発生させてもよい。
【００３１】
このような走査ドライバ１０３の動作により、４ラインの映像データを１ラインずつ画素行の１つに順次入力する（映像データが４回出力される上記第１工程）毎にブランキング・データを別の画素行の４つに入力する（ブランキング・データが１回出力される上記第２工程）ことを繰り返す本実施例の画像表示動作は、図４に示される表示信号と走査信号との夫々の出力波形で説明される。
【００３２】
図４を参照して説明される表示装置の駆動方法は、図１と同様に図３に示された表示装置が参照される。走査ドライバ１０３−１，１０３−２，１０３−３の各々は、走査信号を出力する端子を２５６個備える。一方、画素アレイ１０１には７６８ラインのゲート線１０とその夫々に対応する画素行が設けられる。このため、３つの走査ドライバ１０３−１，１０３−２，１０３−３は画素アレイ１０１の垂直方向に沿う一辺に順次並ぶ。走査ドライバ１０３−１はゲート線群Ｇ１〜Ｇ２５６に、走査ドライバ１０３−２はゲート線群Ｇ２５７〜Ｇ５１２に、走査ドライバ１０３−３はゲート線群Ｇ５１３〜Ｇ７６８に走査信号を夫々出力し、画素アレイ１０１の全域における画像表示を制御する。図１を参照して説明された駆動方法が適用される表示装置と図４を参照して以下に説明される駆動方法が適用される表示装置とは、以上の走査ドライバ配置を有することで共通する。また、走査開始信号ＦＬＭの波形が映像データを画素アレイに入力する一連の走査信号出力を開始させる第１パルスとブランキング・データを画素アレイに入力する一連の走査信号出力を開始させる第２パルスとフレーム期間毎に含むことで、図１を参照して説明された表示装置の駆動方法と図４を参照して説明されるそれとは共通する。さらに、走査ドライバ１０３が上記走査開始信号ＦＬＭの第１パルス及び第２パルスの夫々を走査クロックＣＬ３で取り込み、その後、走査クロックＣＬ３に呼応して走査信号を出力すべき端子（又は端子群）を映像データ又はブランキング・データの画素アレイへの取り込みに応じて順次シフトすることでも、図１の信号波形に拠る表示装置の駆動方法と図４の信号波形に拠るそれとは共通する。
【００３３】
しかし、図４を参照して説明される本実施例の表示装置の駆動方法では、走査状態選択信号１１４−１，１１４−２，１１４−３の役割が図１を参照して説明されたそれらと相違する。図４には、走査状態選択信号１１４−１，１１４−２，１１４−３の夫々の波形がＤＩＳＰ１，ＤＩＳＰ２，ＤＩＳＰ３として示される。走査状態選択信号１１４は、まず、その各々が制御する領域（例えば、ＤＩＳＰ２の場合、ゲート線群Ｇ２５７〜Ｇ５１２に対応する画素群）に適用される動作条件に応じて、この領域における走査信号の出力動作を決める。図４において、データ・ドライバ出力電圧が４ラインの映像データに応じた表示信号Ｌ５１３〜Ｌ５１６の出力を示すとき（表示信号Ｌ５１３〜Ｌ５１６が出力される上記第１工程）では、これらの表示信号が入力される画素行に対応したゲート線Ｇ５１３〜Ｇ５１６に走査ドライバ１０３−３から走査信号が印加される。このため、走査ドライバ１０３−３に転送される走査状態選択信号１１４−３は全て出力状態の信号となり、走査クロックＣＬ３は４連続パルスと１回の休止からなる５水平クロック周期の信号とする。これによりゲート線Ｇ５１３に対応する画素行に、前半はブランキング信号が印加され、後半には表示信号Ｌ５１３が、次いでゲート線Ｇ５１４に対応する画素行に表示信号Ｌ５１４が、さらにゲート線Ｇ５１５に対応する画素行に表示信号Ｌ５１５が、最後にゲート線Ｇ５１６に対応する画素行に表示信号Ｌ５１６が夫々供給される。
【００３４】
一方、本実施例では、第２工程で表示信号Ｌ５１６出力と表示信号Ｌ５１７出力との間に出力されるブランキング信号Ｂをゲート線群Ｇ５〜Ｇ８とダミーとなるＧ９に対応する画素行の夫々に供給する。このため、走査ドライバ１０３−１は、このブランキング信号Ｂの出力期間にゲート線Ｇ５〜Ｇ９の５ライン全てに走査信号を印加する５ライン同時のゲート線選択を行わねばならない。
【００３５】
このため、走査ドライバ１０３によるゲート線群Ｇ５〜Ｇ８のゲート・パルスは、最も早いものでブランキング信号が出力される４クロック（１クロック＝ＣＬ３、４＝Ｚ）前に立ち上がり、その後、走査クロックＣＬ３に呼応させて順次ずらされるも、夫々のゲート・パルスのパルス幅を走査クロックＣＬ３のＺ＋１（５）クロック期間とすることで、上記ブランキング信号出力期間に、上記ブランキング信号が印加されるゲート線群Ｇ５〜Ｇ８と、ダミーとなるゲート線Ｇ９のゲート・パルスの全てを立ち上がった（図４ではＨｉｇｈの）状態にする。例えば、ゲート線Ｇ５には４クロック（ＣＬ３）前である表示信号Ｌ５１２の出力終了時刻から、ゲート線Ｇ６には１クロック（ＣＬ３）シフトした表示信号Ｌ５１４の出力開始時刻から、ゲート線Ｇ７には表示信号Ｌ５１５の出力開始時刻から、ゲート線Ｇ８には表示信号Ｌ５１６の出力開始時刻から、そしてダミーであるゲート線Ｇ９には表示信号Ｌ５１６の出力終了時刻（これに続くブランキング信号Ｂ出力開始時刻）からＣＬ３クロックの５クロック期間に亘って走査信号が夫々印加される。ここで、変数Ｚは第２工程におけるゲート線の選択数Ｚである。
【００３６】
このようにゲート・パルスの出力を制御する上で、走査ドライバ１０３にシフトレジスタ動作機能を含ませることが望ましい。なお、対応する画素行にブランキング信号が供給されるゲート線Ｇ１〜Ｇ１２のゲート・パルスに示されたハッチング領域については後述する。
【００３７】
これに対し、この期間（表示信号Ｌ５１３〜Ｌ５１６が出力される上記第１工程）及びこれに続く第２工程の間に、走査ドライバ１０３−２から走査信号を受けるゲート線群Ｇ２５７〜Ｇ５１２の夫々に対応する画素行には表示信号が供給されない。このため、走査ドライバ１０３−２に転送される走査状態選択信号１１４−２は、この第１工程及び第２工程に亘る期間にて走査クロックＣＬ３を走査ドライバ１０３−２に対して無効にする。このような走査状態選択信号１１４による走査クロックＣＬ３の無効化は、これが転送される走査ドライバ１０３から走査信号が出力される領域内の画素群に表示信号やブランキング信号を供給する場合においても所定のタイミングで適用してもよい。
【００３８】
図４には、走査ドライバ１０３−１での走査信号出力に応じた走査クロックＣＬ３の波形が示される。この走査クロックＣＬ３のパルスは、表示信号やブランキング信号の出力間隔を規定する水平クロックＣＬ１のパルスに呼応して生じるものの、表示信号Ｌ５１３，Ｌ５１７，…の出力開始時刻にはパルスが生じない。このように表示制御回路１０４から走査ドライバ１０３に転送される走査クロックＣＬ３を特定の時刻にて無効にする動作を、これに応じた信号処理経路を走査ドライバ１０３に組み込み、この信号処理経路の動作を走査ドライバ１０３に転送される制御信号で開始させてもよい。
【００３９】
次に、走査状態選択信号１１４は、夫々が制御する領域にて順次生成される走査信号のパルス（ゲート・パルス）を、これがゲート線に出力される段階で無効にする。図４に示される３つの波形ＤＩＳＰ１，ＤＩＳＰ２，ＤＩＳＰ３は、走査状態選択信号１１４−１，１１４−２，１１４−３を示し、これがＬｏｗ−ｌｅｖｅｌにあるときゲート・パルスの出力を有効にする。ここで、図４に示すように、第１工程における画素アレイへの表示信号出力期間中には、走査状態選択信号１１４−１の波形ＤＩＳＰ１は、Ｈｉｇｈ−ｌｅｖｅｌとなり、この期間内に走査ドライバ１０３−１で生じるブランキング信号に対応するゲート線を走査するためのゲート・パルスの出力を無効にする。例えば、表示信号Ｌ５１３〜Ｌ５１６が画素アレイに供給される４水平期間にてゲート線Ｇ１〜Ｇ８に夫々応じた走査信号に生じるゲート・パルスは、この期間にＨｉｇｈ−ｌｅｖｅｌとなる走査状態選択信号ＤＩＳＰ１により、夫々の出力をハッチングされたように無効にされる。これにより、或る期間にてブランキング信号を供給すべき画素行に映像データに拠る表示信号が誤って供給されることを防ぎ、これらの画素行によるブランキング表示（これらの画素行に表示されていた映像の消去）を確実に行い、また、映像データに拠る表示信号自体の強度の損失を防ぐ。また、表示信号Ｌ５１６に続くブランキング信号Ｂを出力する１水平期間にて、走査状態選択信号ＤＩＳＰ１はＬｏｗ−ｌｅｖｅｌとなり、この期間にゲート線Ｇ５〜Ｇ９に夫々応じた走査信号に生じるゲート・パルスは、一斉に画素アレイに出力され、この５ラインのゲート線に応じた画素行を同時に選択して、その各々にブランキング信号Ｂを供給する。
【００４０】
以上のように、図４による表示動作では、走査状態選択信号１１４により、これが転送される走査ドライバ１０３の動作状態（上記第１工程及び上記第２工程のいずれかによる動作状態、又は、これらのいずれにも拠らない非動作状態）のみならず、その動作状態に応じて走査ドライバ１０３で生成されたゲート・パルスの出力の有効性も決められる。なお、これらの走査状態選択信号１１４による走査ドライバ１０３の一連の制御は、画素アレイへの映像データに拠る表示信号書込み及びブランキング信号書込みのいずれに対しても走査開始信号ＦＬＭに呼応してゲート線Ｇ１に対する走査信号出力から開始される。図４には、走査開始信号ＦＬＭの上記第２パルスに呼応して、走査状態選択信号ＤＩＳＰ１により順次シフトする走査ドライバ１０３によるゲート線のライン選択動作（５ライン同時選択動作）を主に示す。図４には示されないものの、これによる表示装置の動作にて、走査ドライバ１０３によるゲート線の１ライン毎選択動作も走査開始信号ＦＬＭの第１パルスに呼応させて順次シフトする。このため、図４における表示装置の動作でもフレーム期間毎に走査開始信号ＦＬＭで２種類の画素アレイの走査を１度ずつ開始させる必要があり、走査開始信号ＦＬＭの波形には第１パルスとこれに続く第２パルスとが現われる。
【００４１】
以上に述べた図１及び図４による表示装置の駆動方法のいずれにおいても、画素アレイ１０１の一辺沿いに並ぶ走査ドライバ１０３（或は、もう一辺に走査ドライバを設け、両側からゲート線に信号を印可した場合も良い）及びこれに送られる走査状態選択信号１１４の数は図３や図９を参照して説明した画素アレイ１０１の構造を変えることなく変更可能であり、３つの走査ドライバ１０３に分担させた夫々の機能を一つの走査ドライバ１０３にまとめてもよい（例えば、走査ドライバ１０３内部を上記３つの走査ドライバ１０３−１，１０３−２，１０３−３の夫に応じた回路セクションに分ける）。
【００４２】
図６は、本実施例の表示装置による画像表示タイミングを連続する３つのフレーム期間に亘り示すタイミング・チャートである。各フレーム期間の冒頭にて、１番目の走査線（上記ゲート線Ｇ１に相当）からの画素アレイへの映像データ書込みが走査開始信号ＦＬＭの第１パルスにより開始され、この時刻から時間：Δｔ１が経過した後、この１番目の走査線からの画素アレイへのブランキング・データ書込みが走査開始信号ＦＬＭの第２パルスにより開始される。さらに、走査開始信号ＦＬＭの第２パルスの発生時刻から時間：Δｔ２が経過した後、次のフレーム期間に表示装置に入力される映像データの画素アレイへの書込みが走査開始信号ＦＬＭの第１パルスにより開始される。なお、本実施例においては、図６に示された時間：Δｔ１’は時間：Δｔ１と同じであり、時間：Δｔ２’は時間：Δｔ２と同じである。画素アレイへの映像データ書込みの進行とブランキング・データ書込みのとは、双方が１水平期間にて選択するゲート線のライン数（前者１ライン、後者４ライン＋ダミーライン）が相違するも、時間経過に対して略同様に進行する。このため、画素アレイにおける走査線の位置に依らず、その夫々に対応する画素行が映像データに拠る表示信号を保持する期間（これを受ける時間を含めて概ね上記時間：Δｔ１に亘る）とこの画素行がブランキング信号を保持する期間（これを受ける時間を含めて概ね上記時間：Δｔ２に亘る）とは画素アレイの垂直方向に亘り概ね一様となる。換言すれば、画素アレイにおける画素行の表示輝度のばらつきが抑えられる。本実施例では、図６に示すように画素アレイにおける映像データの表示期間とブランキング・データの表示期間とに、１フレーム期間の６７％と３３％とを夫々割り当て、これに応じた走査開始信号ＦＬＭのタイミング調整した（上記時間Δｔ１とΔｔ２とを調整した）が、この走査開始信号ＦＬＭのタイミングの変更により、映像データの表示期間とブランキング・データの表示期間とは適宜変更され得る。
【００４３】
このような、図６に拠る画像表示タイミングで表示装置を動作させたときの、画素行の輝度応答の一例を図７に示す。この輝度応答は、図３の画素アレイ１０１としてＷＸＧＡクラスの解像度を有し且つノーマリ黒表示モードで動作する液晶表示パネルを用い、映像データとして画素行を白く表示する表示オンデータを、ブランキング・データとして画素行を黒く表示する表示オフデータを夫々書き込む。従って、図７の輝度応答は、この液晶表示パネルの画素行に対応する液晶層の光透過率の変動を示す。図７に示すように画素行（これに含まれる各画素）は１フレーム期間にて、まず映像データに応じた輝度に応答し、その後、黒輝度に応答する。液晶層の光透過率はこれに印加される電界の変動に対して比較的緩く応答するも、その値は図７から明らかなようにフレーム期間毎に映像データに対応する電界及びブランキング・データに対応する電界のいずれにも十分に応答する。従って、フレーム期間に画面（画素行）に生成された映像データによる画像は、この画像がフレーム期間内に画面（画素行）から十分に消去されて、インパルス型の表示装置と同様な状態で表示される。このような映像データによる画像のインパルス型の応答により、これに生じる動画ぼやけを低減することが可能となる。このような効果は、画素アレイの解像度を変更しても、図２に示すドライバ・データの水平期間における帰線期間の割合を変更しても同様に得られる。以上で述べた本実施例では、上述の第１工程で映像データの１ライン毎に生成される表示信号を画素アレイに４回順次出力し且つその夫々をゲート線の１ラインに相当する画素行に順次供給し、これに続く第２工程でブランキング信号を画素アレイに１回出力し且つこれをゲート線の４ライン＋ダミー（１ライン）に相当する画素行に供給した。しかし、第１工程における表示信号の出力回数：Ｎは４に限られず、第２工程におけるブランキング信号の出力回数：Ｍは１に限られない。また、第２工程にて１回のブランキング信号出力に対して走査信号が印加されるゲート線のライン数：Ｚは４に限られない。これらの因子Ｎ，Ｍは、Ｍ＜Ｎなる条件を満たす自然数であり且つＮは２以上である条件を満たすことが要請される。また、因子ＺはＮ／Ｍ以上の自然数であることが夫々要請される。また、Ｎ回の表示信号出力とＭ回のブランキング信号出力とを行う１周期をＮラインの映像データが表示装置に入力される期間内に完結させる。換言すれば、画素アレイの動作における水平期間の（Ｎ＋Ｍ）倍の値を、映像データの表示装置への入力における水平走査期間のＮ倍の値以下にする。前者の水平期間は水平クロックＣＬ１のパルス間隔で、後者の水平走査期間は映像制御信号の一つである水平同期信号ＨＳＹＮＣのパルス間隔で夫々規定される。
【００４４】
このような画素アレイの動作条件によれば、Ｎラインの映像データが表示装置に入力される期間Ｔｉｎにデータ・ドライバ１０２から（Ｎ＋Ｍ）回の信号出力、即ち上述の第１工程及びこれに続く第２工程からなる１周期の画素アレイ動作を行う。このため、この１周期にて表示信号出力及びブランキング信号出力の各々に割り当てられる時間（以下、Ｔｉｎｖｅｎｔｉｏｎ）は、期間ＴｉｎにＮラインの映像データに応じた表示信号を順次出力するときの１回の信号出力に要する時間（以下、Ｔｐｒｉｏｒ）の（Ｎ／（Ｎ＋Ｍ））倍に減少する。しかしながら、上述のように因子ＭはＮより小さい自然数であるため、本発明による上記１周期での各信号を出力期間Ｔｉｎｖｅｎｔｉｏｎは上記Ｔｐｒｉｏｒの１／２以上の長さを確保できる。
【００４５】
さらに、本発明では、上記期間Ｔｉｎｖｅｎｔｉｏｎにて画素にブランキング信号を供給することにより、この画素の輝度を素早く低下させる。このため、１フレーム期間における各画素行の映像表示期間とブランキング表示期間とが明瞭に分かれ、動画ぼやけも効率的に低減される。また、本発明ではブランキング信号の画素への供給を（Ｎ＋Ｍ）回毎に間欠的に行うものの、１回のブランキング信号出力に対してＺラインのゲート線に対応する画素行にこれを供給することにより、画素行間に生じる映像表示期間とブランキング表示期間との比率のばらつきを抑える。従って、本発明による表示装置の駆動は、図１〜７と図１１を参照して説明した上述のＮを４、Ｍを１、及びＺを４にした例に限られず、上述の条件を満たす限りにおいて、ホールド型の表示装置の駆動全般に汎く適用し得る。例えば、本発明による表示装置の駆動では、その水平クロックＣＬ１の周波数を水平同期信号ＨＳＹＮＣのそれの（（Ｎ＋Ｍ）／Ｎ）倍（上述の図１や図４の例では１．２５倍）にとしたが、水平クロックＣＬ１の周波数をこれ以上に高め、そのパルス間隔を詰めて画素アレイの動作マージンを確保してもよい。この場合、表示制御回路１０４やその周辺にパルス発振回路を設け、これにより発生される映像制御信号に含まれるドット・クロックＤＯＴＣＬＫより周波数の高い基準信号を参照して水平クロックＣＬ１の周波数を高めてもよい。
【００４６】
以上のべた夫々の因子は、Ｎを４以上の自然数にするとよく、また、因子Ｍを１にするとよい。また、因子ＺをＮと同じ値にするとよい。
【００４７】
次に本発明第２の実施例において説明する。本発明第２の実施例においても、上述の第１の実施例と同様に図３の表示装置に図２のタイミングで入力された映像データを、図１又は図４に示す波形で表示信号及び走査信号をデータ・ドライバ１０２から出力し且つ図６に示す表示タイミングに則り表示するが、図１や図４に示す映像データに拠る表示信号の出力に対するブランキング信号の出力タイミングを図８に示す如く、フレーム期間毎に変える。
【００４８】
画素アレイとして液晶表示パネルを用いる表示装置において、図８に示す本実施例のブランキング信号の出力タイミングは、このブランキング信号が供給された液晶表示パネルのデータ線に生じる信号の波形鈍りの影響を分散する効果を奏し、これにより画像の表示品質を高める。図８には、水平クロックＣＬ１のパルスの夫々に対応する期間Ｔｈ１，Ｔｈ２，Ｔｈ３，…が横方向に順次並び、これらの期間のいずれかでデータ・ドライバ１０２から出力される映像データの１ライン毎の表示信号ｍ，ｍ＋１，ｍ＋２，ｍ＋３，…及びブランキング信号Ｂを含むアイ・ダイヤグラムが連続するフレーム期間ｎ，ｎ＋１，ｎ＋２，ｎ＋３，…毎に縦方向に順次並ぶ。ここで示す表示信号ｍ，ｍ＋１，ｍ＋２，ｍ＋３は特定のラインの映像データに限定させず、例えば図１の表示信号Ｌ１、Ｌ２，Ｌ３，Ｌ４にも、表示信号Ｌ５１１，Ｌ５１２，Ｌ５１３、Ｌ５１４にも対応し得る。第１の実施例にて述べた要領で画素アレイに映像データを４回書込むごとにブランキング・データを１回書込む場合、図８に示す画素アレイへのブランキング・データの印加を上記期間Ｔｈ１，Ｔｈ２，Ｔｈ３，Ｔｈ４，Ｔｈ５，Ｔｈ６，…における４期間置きに並ぶ期間のいずれかの群（例えば、期間Ｔｈ１，Ｔｈ６，Ｔｈ１２，…の群）から別の群（例えば、期間Ｔｈ２，Ｔｈ７，Ｔｈ１３，…の群）へフレーム毎に順次変化させる。例えば、フレーム期間ｎではｍ番目のライン・データを画素アレイに入力する前にブランキング・データを画素アレイに入力し、フレーム期間ｎ＋１ではｍ番目のライン・データの画素アレイへの入力後且つ（ｍ＋１）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。（ｍ＋１）番目のライン・データの画素アレイへの入力は、ｍ番目のライン・データのそれに倣い、（ｍ＋１）番目のライン・データに拠る表示信号を（ｍ＋１）番目の画素行に印加する。以降の各ライン・データの画素アレイへの入力も、このライン・データに拠る表示信号をこれと同じアドレス（順番）を持つ画素行に印加する。フレーム期間ｎ＋２では、（ｍ＋１）番目のライン・データの画素アレイへの入力後且つ（ｍ＋２）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。続くフレーム期間ｎ＋３では、（ｍ＋２）番目のライン・データの画素アレイへの入力後且つ（ｍ＋３）番目のライン・データの画素アレイへの入力前に上述のブランキング・データの画素アレイへの入力を行う。以下、このようなライン・データとブランキング・データとの画素アレイへの入力を、ブランキング・データのそれのタイミングを１水平期間毎にずらしながら繰り返し、フレーム期間ｎ＋４にてフレーム期間ｎによるライン・データとブランキング・データとの画素アレイへの入力パターンに戻る。これら一連の動作の繰り返しで、ブランキング信号のみならずライン・データに拠る表示信号が画素アレイのデータ線の夫々に出力されたときの、データ線の延伸方向沿いに生じるこれらの信号波形の鈍りの影響を一様に分散して、画素アレイに表示される画像の品質を高める。
【００４９】
一方、本実施例でも、第１の実施例と同様に図６に拠る画像表示タイミングで表示装置を動作させることができるが、上述のように画素アレイへのブランキング信号の印加タイミングがフレーム期間毎にシフトされるため、ブランキング信号による画素アレイの走査を開始させる走査開始信号ＦＬＭの第２パルスの発生時刻もフレーム期間に応じて変位する。このような走査開始信号ＦＬＭの第２パルス発生タイミングの変動に応じて、図６のフレーム期間１に示される時間：Δｔ１がこれに続くフレーム期間２にて時間：Δｔ１より短い（又は長い）時間：Δｔ１’となり、フレーム期間１に示される時間：Δｔ２がこれに続くフレーム期間２にて時間：Δｔ２より長い（又は短い）時間：Δｔ２’となる。
【００５０】
以上のように、フレーム期間毎にブランキング信号の出力期間を時間軸方向沿いにシフトさせる本実施例による表示装置の駆動方法に則り、図６に示す画像表示タイミングに倣う表示動作を行う場合、その走査開始信号の設定に若干の変更を要するが、これに依り得られる効果は図７に示した第１の実施例におけるそれと何ら遜色がない。従って、本実施例においても映像データに応じた画像をインパルス型の表示装置におけるそれと略同様にしてホールド型の表示装置に表示できる。また、ホールド型の画素アレイより、動画像をその輝度は損なうことなく且つこれに生じる動画ぼやけを低減して表示することも可能となる。本実施例においても、１フレーム期間における映像データの表示期間とブランキングデータの表示期間との比率を、走査開始信号ＦＬＭのタイミングの調整（例えば、上述のパルス間隔：Δｔ１，Δｔ２の配分）により適宜変更できる。また、本実施例による駆動方法の表示装置への適用範囲も、第１の実施例のそれと同様に、画素アレイ（例えば、液晶表示パネル）の解像度により制限されない。さらに、本実施例による表示装置は第１の実施例によるそれと同様に、水平クロックＣＬ１に規定される水平期間に含まれる帰線期間の比率を適宜変更することで、上記第１工程における表示信号の出力回数：Ｎや第２工程にて選択されるゲート線のライン数：Ｚを増やせ又は減らせる。
【００５１】
【発明の効果】
本発明による１フレーム期間分の映像データを画素アレイに入力する期間にブランキング・データを画素アレイに入力する期間を間欠的に挿入する方法では、１フレーム期間（又はこれに相当する期間内）内にて画素アレイによる映像表示とブランキング表示とが映像表示時の輝度を損なうことなく完結され、またフレーム期間にわたる一連の映像表示に生じる動画ぼやけ及びこれに因る画質劣化を低減できる。また、本発明を液晶表示装置に適用した場合、１フレーム期間内の映像表示期間とブランキング表示期間との割合を液晶応答速度等の特性に応じて最適化することで、画素アレイでの映像表示にてトレード・オフの関係にある動画ぼやけの低減と表示輝度の維持の効果を両立させることも可能となる。また、更に、補償容量ＣＳを用いた画素構造であるため、寄生容量Ｃｇｓにより生じる面内輝度傾斜やフリッカといった画質劣化等を改善し、高画質な液晶表示装置を実現できる。
【図面の簡単な説明】
【図１】本発明第１の実施例である表示装置の駆動方法として説明される表示信号の出力タイミングとこれに呼応する走査線の駆動波形を示す図。
【図２】本発明第１の実施例である表示装置の駆動方法として説明される表示制御回路への映像データの入力波形とこれからの出力波形とのタイミングを示す図。
【図３】本発明における表示装置の概要を示す構成図。
【図４】本発明第１の実施例における表示装置の駆動方法として説明される表示信号の出力期間に走査線の４ラインを同時に選択する駆動波形を示す図。
【図５】本発明における表示装置に備えられたライン・メモリの夫々への映像データの書込みとこれからの読み出しとの夫々のタイミングを示す図。
【図６】本発明第１の実施例における表示装置の駆動方法におけるフレーム期間毎（連続する３つのフレーム期間の各々）の画像表示タイミングを示す図。
【図７】本発明における表示装置を図６に示す画像表示タイミングに則り駆動したときの表示信号への画素の輝度応答を示す図。
【図８】本発明第２の実施例における表示装置の駆動方法として説明される画素行の夫々へ供給される表示信号の連続する複数のフレーム期間に亘る変化を示す図。
【図９】本発明におけるアクティブ・マトリクス型の表示装置に備えられる画素アレイの概略図。
【図１０】本発明における表示装置の駆動方法として説明される表示信号の出力と走査線の駆動波形、及び画素電極ＰＸの波形を示す図。
【図１１】本発明における表示装置の駆動方法として説明されるブランキング信号の出力と走査線の駆動波形、及び画素電極ＰＸの波形を示す図。
【符号の説明】
１００…表示装置（液晶表示装置）、１０１…画素アレイ（ＴＦＴ型液晶表示パネル）、１０２…データ・ドライバ、１０３…走査ドライバ、１０４…表示制御回路（タイミング・コントローラ）、１０５…ライン・メモリ回路、１２０…映像データ、１２１…映像制御信号群（垂直同期信号、水平同期信号、ドット・クロック等）、１０６…ドライバ・データ、１０７…データ・ドライバ制御信号群、ＣＬ３…走査ラインクロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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