(57)【要約】【課題】層間絶縁膜に２段階の開口部を形成する際に反射防止膜を用いる場合に、信頼性が低下するのを防止することが可能な半導体装置の製造方法を提供する。【解決手段】この半導体装置の製造方法は、層間絶縁膜１０上に無機物からなる反射防止膜２０を形成する工程と、反射防止膜２０上のレジストパターン２１ｐをマスクとして、層間絶縁膜１０をエッチングすることによって、層間絶縁膜１０にビアホール１１を形成する工程と、反射防止膜２０を残しながら、レジストパターン２１ｐを除去した後、反射防止膜２０上の所定領域にレジストパターン３０ｐを形成する工程と、レジストパターン３０ｐをマスクとして、層間絶縁膜１０をエッチングすることによって、ビアホール１１の少なくとも上部に、ビアホール１１よりも開口面積の大きい配線用溝１２を形成する工程とを備えている。【選択図】図６
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【特許請求の範囲】
【請求項１】
層間絶縁膜上に反射防止膜を形成する工程と、
前記反射防止膜上の所定領域に、第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとして、前記層間絶縁膜をエッチングすることによって、前記層間絶縁膜に第１開口部を形成する工程と、
前記反射防止膜を残しながら、前記第１レジストパターンを除去した後、前記反射防止膜上の所定領域に第２レジストパターンを形成する工程と、
前記第２レジストパターンをマスクとして、前記層間絶縁膜をエッチングすることによって、前記第１開口部の少なくとも上部に、前記第１開口部よりも開口面積の大きい第２開口部を形成する工程とを備えた、半導体装置の製造方法。
【請求項２】
前記反射防止膜は、無機膜を含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１レジストパターンを除去する工程は、
前記反射防止膜を残しながら、アッシングおよび剥離液により前記第１レジストパターンを除去する工程を含む、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２開口部を形成した後、前記第２レジストパターンを除去する工程と、
前記第１開口部および前記第２開口部内に導電物を埋め込んだ後、研磨により前記導電物の余分な堆積部分を除去する工程と、
前記導電物の余分な堆積部分を研磨により除去する際に、前記反射防止膜を除去する工程とをさらに備える、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第２開口部を形成した後、前記第２レジストパターンを除去する工程と、
その後、前記反射防止膜をエッチングにより除去する工程とをさらに備える、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記層間絶縁膜上に前記反射防止膜を形成する工程の後、前記第１開口部を形成する工程に先立って、前記反射防止膜に不純物を注入することによって、前記反射防止膜を硬化させる工程をさらに備える、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第２開口部は、ダマシン配線のための配線用溝であり、前記第１開口部は、前記層間絶縁膜の下層の配線層と前記ダマシン配線との電気的接続のためのビアホールである、請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、開口部を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の多層配線形成において、デュアルダマシン（Ｄｕａｌ　Ｄａｍａｓｃｅｎｅ）プロセスを用いて工程の短縮化を図る試みがなされている。このデュアルダマシンプロセスでは、層間絶縁膜にビアホールおよび配線用溝を形成した後、ビアホールおよび配線用溝に金属を埋め込むことにより、上層の配線層となるダマシン配線と、ダマシン配線および下層配線とのコンタクトを取るためのプラグとを同時に形成する。このデュアルダマシンプロセスにおいて、ビアホールおよび配線溝を形成するプロセスの１つとして、下層配線層とのコンタクトを取るために層間絶縁膜にビアホールを形成した後、このビアホールの上部をさらに開口することによって、ダマシン配線用の溝である配線用溝を形成する手法がある。
【０００３】
ところで、上記ビアホールや配線用溝の形成は、通常、リソグラフィ技術を用いて行われる。しかし、リソグラフィ技術を用いてビアホールや配線用溝を形成する場合には、感光性のレジスト膜へ光を露光する際に、レジスト膜への入射光と、パターンを形成する層間絶縁膜からの反射光とが干渉するという不都合が生じる。この干渉の結果、レジスト膜の膜厚の微小なバラツキなどにより、レジスト膜への露光光量にバラツキが生じる。この露光光量のバラツキにより、ビアホールや配線用溝のパターン形成の精度が低下するので、半導体基板上に形成されるプラグやダマシン配線の寸法にバラツキが発生するいう不都合がある。
【０００４】
そこで、従来、レジスト膜への入射光と層間絶縁膜からの反射光との干渉を緩和するため、層間絶縁膜とレジスト膜との間に、有機系材料からなる反射防止膜を設けることが提案されている（たとえば、特許文献１参照）。このような反射防止膜によって、露光光の反射が抑制されるので、干渉が緩和される。これにより、上記プラグやダマシン配線の寸法が均一な半導体装置を製造することが可能となる。
【０００５】
【特許文献１】
特開２００２−３７３９３６号公報
【発明が解決しようとする課題】
しかしながら、配線用溝を形成する際に、塗布により形成される有機系材料からなる反射防止膜が、ビアホール内に入り込むとともに、このビアホール内の反射防止膜は、リソグラフィ工程の現像においても除去することができない。そして、このように反射防止膜が残留すると、プラグやダマシン配線の形成の妨げとなるという問題点があった。以下、図３３〜図４１を参照して、この問題点について詳細に説明する。
【０００６】
まず、図３３に示すように、半導体基板１０１の表面に、ＭＯＳトランジスタおよびそのＭＯＳトランジスタに接続される配線構造を形成する。そのＭＯＳトランジスタは、チャネル領域を挟むように所定の間隔を隔てて形成された一対のソース／ドレイン領域１０２と、チャネル領域上にゲート絶縁膜１０３を介して形成されたゲート電極１０４とを含んでいる。また、ＭＯＳトランジスタに接続される配線構造は、層間絶縁膜１０５のビアホール１０５ａ内に充填するように形成されたタングステンプラグ１０６と、層間絶縁膜１０５の配線溝１０５ｂの表面上に沿って形成されたＴａＮ膜からなる拡散防止膜１０７と、拡散防止膜１０７に囲まれた領域に形成されたＣｕなどからなる配線１０８とを含んでいる。
【０００７】
次に、上記したＭＯＳトランジスタおよびそのＭＯＳトランジスタに接続される配線構造の全面を覆うように、ＳｉＣＮ膜からなる拡散防止膜１０９を形成する。
【０００８】
そして、拡散防止膜１０９を覆うように、層間絶縁膜１１０を形成する。そして、図３４に示すように、層間絶縁膜１１０上に、有機系材料からなる第１反射防止膜１２０ａおよび有機系材料からなる第１レジスト膜１２１を順次塗布法により形成する。次に、図３５に示すように、第１レジスト膜１２１に対する露光、現像、リンス（洗浄）、ベークなどの処理を経て、ビアホール形成用のレジストパターン１２１ｐを形成する。そして、このレジストパターン１２１ｐをマスクとして、第１反射防止膜１２０ａおよび層間絶縁膜１１０ならびに拡散防止膜１０９をエッチングしてビアホール１１１を形成する。その後、レジストパターン１２１ｐおよび第１反射防止膜１２０ａを除去することにより、図３６に示すような構造が得られる。
【０００９】
ここで、従来では、第１反射防止膜１２０ａと第１レジスト膜１２１とは、ともに有機系材料から形成されているため、第１レジスト膜１２１からなるレジストパターン１２１ｐをアッシングにより除去する際に、第１反射防止膜１２０ａも除去される。
【００１０】
次に、図３７に示すように、層間絶縁膜１１０上に、有機系材料からなる第２反射防止膜１２０ｂおよび有機系材料からなる第２レジスト膜１３０を塗布法により形成する。次に、図３８に示すように、第２レジスト膜１３０に対する露光、現像、リンス、ベークなどの処理を経て、ダマシン配線形成用のレジストパターン１３０ｐを形成する。そして、図３９に示すように、このレジストパターン１３０ｐをマスクとして、第２反射防止膜１２０ｂおよび層間絶縁膜１１０をエッチングすることによって、配線用溝１１２を形成する。
【００１１】
ただし、図３９に示すように、この時点では、ビアホール１１１内に、第２反射防止膜１２０ｂが残留する。そして、第２レジスト膜１３０の除去時に、残留する第２反射防止膜１２０ｂを除去したとしても、図４０に示すように、壁状残渣１１０ｂが形成される。
【００１２】
そして、このように壁状残渣１１０ｂが形成されると、ビアホール１１１および配線用溝１１２内への配線用金属の充填が困難となり、その結果、ビアホール１１１および配線用溝１１２内に配線を形成するのが困難になるという問題点があった。また、配線を形成できたとしても、図４１に示すように、拡散防止膜１３４および配線１３５の形成後に断線の原因になるなどの不都合があった。このため、半導体装置の信頼性の低下を招くという問題点があった。
【００１３】
なお、上記の例に限らず、反射防止膜を用いて層間絶縁膜に２段階で開口部を形成する方法では、反射防止膜の残留に起因して半導体装置の信頼性の低下を招くという問題点があった。
【００１４】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、層間絶縁膜に２段階の開口部を形成する際に反射防止膜を用いる場合に、信頼性が低下するのを防止することが可能な半導体装置の製造方法を提供することである。
【００１５】
この発明のもう１つの目的は、上記の半導体装置の製造方法において、製造プロセスを簡略化することである。
【００１６】
【課題を解決するための手段および発明の効果】
この発明の一の局面による半導体装置の製造方法は、層間絶縁膜上に反射防止膜を形成する工程と、反射防止膜上の所定領域に、第１レジストパターンを形成する工程と、第１レジストパターンをマスクとして、層間絶縁膜をエッチングすることによって、層間絶縁膜に第１開口部を形成する工程と、反射防止膜を残しながら、第１レジストパターンを除去した後、反射防止膜上の所定領域に第２レジストパターンを形成する工程と、第２レジストパターンをマスクとして、層間絶縁膜をエッチングすることによって、第１開口部の少なくとも上部に、第１開口部よりも開口面積の大きい第２開口部を形成する工程とを備えている。
【００１７】
この一の局面による半導体装置の製造方法では、上記のように、第１レジストパターンをマスクとして層間絶縁膜に第１開口部を形成した後、反射防止膜を残しながら、第１レジストパターンを除去し、その後、反射防止膜上の所定領域に第２開口部を形成するための第２レジストパターンを形成することによって、容易に、反射防止膜を第１開口部の形成と第２開口部の形成とで共用することができる。これにより、第１開口部の形成の後に反射防止膜を新たに形成する必要がない。このため、第１開口部に反射防止膜が入り込むことを回避することができるので、反射防止膜が第１開口部にリソグラフィ後に残留するのを回避することができる。その結果、層間絶縁膜に２段階の開口部を形成する際に反射防止膜を用いる場合に、信頼性が低下するのを防止することができる。また、反射防止膜を第１開口部の形成工程と第２開口部の形成工程とで共用することができるので、反射防止膜の形成プロセスを１回に削減することができる。その結果、製造プロセスを簡略化することができる。
【００１８】
上記一の局面による半導体装置の製造方法において、好ましくは、反射防止膜は、無機膜である。このような材料により反射防止膜を形成すれば、第１レジストパターンを除去する際に、容易に、反射防止膜を残しながら、第１レジストパターンのみを除去することができる。
【００１９】
上記一の局面による半導体装置の製造方法において、好ましくは、第１レジストパターンを除去する工程は、反射防止膜を残しながら、アッシングおよび剥離洗浄液により第１レジストパターンを除去する工程を含む。このように構成すれば、第１レジストパターンを除去する際に、容易に、反射防止膜を残しながら、第１レジストパターンのみを除去することができる。
【００２０】
上記一の局面による半導体装置の製造方法において、好ましくは、第２開口部を形成した後、第２レジストパターンを除去する工程と、第１開口部および第２開口部内に導電物を埋め込んだ後、研磨により導電物の余分な堆積部分を除去する工程と、導電物の余分な堆積部分を研磨により除去する際に、反射防止膜を除去する工程とをさらに備える。このように構成すれば、第１開口部および第２開口部内に配線および接続部となる導電物を形成する際に、同時に、反射防止膜を除去することができるので、反射防止膜を別途除去する工程を追加する必要がない。これによっても、製造プロセスを簡略化することができる。
【００２１】
上記一の局面による半導体装置の製造方法において、好ましくは、第２開口部を形成した後、第２レジストパターンを除去する工程と、その後、反射防止膜をエッチングにより除去する工程とをさらに備える。このように構成すれば、第２開口部の形成後に、容易に、反射防止膜を除去することができる。
【００２２】
上記一の局面による半導体装置の製造方法において、好ましくは、層間絶縁膜上に反射防止膜を形成する工程の後、第１開口部を形成する工程に先立って、反射防止膜に不純物を注入することによって、反射防止膜を硬化させる工程をさらに備える。このように構成すれば、第１レジストパターンを除去する際に、反射防止膜を残しながら、第１レジストパターンのみを除去することができる。この場合、反射防止膜は、ＳＯＧ膜を含んでいてもよい。
【００２３】
上記一の局面による半導体装置の製造方法において、好ましくは、第２開口部は、ダマシン配線のための配線用溝であり、第１開口部は、層間絶縁膜の下層の配線層とダマシン配線との電気的接続のためのビアホールである。このように構成すれば、信頼性を低下させずに、デュアルダマシンによる配線構造を形成することができる。
【００２４】
なお、上記一の局面による半導体装置の製造方法は、以下のように構成してもよい。
【００２５】
たとえば、上記反射防止膜が無機膜を含む構成において、反射防止膜は、ＳｉＮ、ポリシリコンおよびＳｉＯＮからなるグループより選択されるいずれかの無機物を含んでいてもよいし、反射防止膜は、ＴｉＮ、ＴａＮ、ＴｉＯ、ＴａＯおよびＴｉＳｉＮからなるグループより選択されるいずれかの無機物を含んでいてもよい。
【００２６】
また、上記一の局面による半導体装置の製造方法において、好ましくは、層間絶縁膜は、ポリマ、ＳｉＯＣ、ＭＳＱ、ＨＳＱ、ＳｉＯＦ、ＴＥＯＳおよびＳｉＯ２　からなるグループより選択される少なくとも１つの材料からなる膜を含む。このように構成すれば、たとえば、ポリマ、ＳｉＯＣ、ＭＳＱ、ＨＳＱなどの低誘電率絶縁膜を用いれば、配線間容量を低減することができる。
【００２７】
また、上記一の局面による半導体装置の製造方法において、反射防止膜は、ＴａＮからなる反射防止膜を含み、層間絶縁膜は、ＳｉＯＣからなる層間絶縁膜を含んでいてもよい。また、反射防止膜は、ＳｉＯＮからなる反射防止膜を含み、層間絶縁膜は、ポリマからなる層間絶縁膜を含んでいてもよい。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
【００２９】
（第１実施形態）
図１〜図１１を参照して、第１実施形態による半導体装置の製造プロセスについて説明する。まず、図１に示すように、半導体基板１の表面に、ＭＯＳトランジスタおよびそのＭＯＳトランジスタに接続される配線構造を形成する。そのＭＯＳトランジスタは、チャネル領域を挟むように所定の間隔を隔てて形成された一対のソース／ドレイン領域２と、チャネル領域上にゲート絶縁膜３を介して形成されたゲート電極４とを含んでいる。また、ＭＯＳトランジスタに接続される配線構造は、層間絶縁膜５のビアホール５ａ内に充填するように形成されたタングステンプラグ６と、層間絶縁膜５の配線溝５ｂの表面上に沿って形成された約３ｎｍ〜約３０ｎｍの厚みを有するＴａＮ膜からなる拡散防止膜７と、拡散防止膜７に囲まれた領域に形成されたＣｕなどからなる配線８とを含んでいる。
【００３０】
この配線８は、アルミ（Ａｌ）とシリコン（Ｓｉ）と銅（Ｃｕ）との合金、アルミ（Ａｌ）とシリコン（Ｓｉ）と銅（Ｃｕ）との合金およびチタンナイトライド（ＴｉＮ）、銅（Ｃｕ）、または、チタンナイトライド（ＴｉＮ）および銅（Ｃｕ）などにより形成されている。
【００３１】
次に、上記したＭＯＳトランジスタおよびそのＭＯＳトランジスタに接続される配線構造の全面を覆うように、ＳｉＣＮ膜からなる拡散防止膜９を形成する。そして、拡散防止膜９を覆うように、ＣＶＤ法を用いて、約３００〜約１０００ｎｍの厚みを有するテトラエトキシシラン（ＴＥＯＳ）膜からなる平坦化された層間絶縁膜１０を形成する。なお、拡散防止膜７および９は、配線８に含まれる銅（Ｃｕ）が層間絶縁膜５および１０に拡散するのを防止するために設けられている。
【００３２】
次に、図２に示すように、ＴｉＮやＴａＮ、ＴｉＳｉＮなどの遷移金属元素を含む窒化物、または、ＴｉＯやＴａＯなどの遷移金属元素を含む酸化物などの無機物からなる反射防止膜２０を、約３ｎｍ〜約３０ｎｍの厚みで形成する。そして、反射防止膜２０上に、ノボラック樹脂をベースとする第１レジスト膜２１を、約２００ｎｍ〜約１０００ｎｍの膜厚で塗布する。そして、第１レジスト膜２１に対する露光、現像、リンス、ベークなどの処理を経て、図３に示すようなビアホール形成用のレジストパターン２１ｐを形成する。なお、レジストパターン２１ｐは、本発明の「第１レジストパターン」の一例である。
【００３３】
次に、図４に示すように、レジストパターン２１ｐをマスクとして、反射防止膜２０を異方性エッチングする。この反射防止膜２０の異方性エッチングは、以下の条件で行う。
【００３４】
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さらに、層間絶縁膜１０および拡散防止膜９を異方性エッチングすることによって、層間絶縁膜１０および拡散防止膜９にビアホール１１を形成する。なお、ビアホール１１は、本発明の「第１開口部」の一例である。この層間絶縁膜１０および拡散防止膜９の異方性エッチングは、反射防止膜２０をエッチングした際の反応室を約０．１Ｐａ〜約２．０Ｐａの圧力に設定し、Ｃ４Ｆ８、Ａｒ、Ｏ２系のガスを用いて行う。なお、この際、ＣＯやＣＨＦ３、Ｎ２、ＣＨ２Ｆ２を添加ガスとして用いてもよい。
【００３５】
このようにしてビアホール１１を形成した後、無機物からなる反射防止膜２０を残しながら、有機系のノボラック樹脂をベースとするレジストパターン２１ｐのみを除去する。具体的には、まず、Ｏ２ガスやＨ２とＮ２との混合ガス、ＮＨ３ガス、Ｈ２Ｏを用いて反応室を約１０Ｐａ〜約１００Ｐａの圧力に設定するとともに、高周波により励起されたプラズマ中で０〜約１００秒、アッシングする。その後、約１５℃〜約１００℃に加熱された有機アミン剥離液に約５秒〜約６００秒間浸すことによって、反射防止膜２０を残しながら、レジストパターン２１ｐのみを除去する。
【００３６】
次に、図５に示すように、ノボラック樹脂をベースとする第２レジスト膜３０を約２００ｎｍ〜約１０００ｎｍの膜厚で塗布する。そして、第２レジスト膜３０に対する露光、現像、リンス、ベークなどの処理を経て、図６に示すような、配線用溝（ダマシン配線）形成用のレジストパターン３０ｐを形成する。なお、レジストパターン３０ｐは、本発明の「第２レジストパターン」の一例である。
【００３７】
次に、図７に示すように、レジストパターン３０ｐをマスクとして、ＴｉＮやＴａＮ、ＴｉＳｉＮなどの遷移金属元素を含む窒化物、または、ＴｉＯやＴａＯなどの遷移金属元素を含む酸化物などの無機物からなる反射防止膜２０を異方性エッチングする。この反射防止膜２０の異方性エッチングは、上記したレジストパターン２１ｐをマスクとした反射防止膜２０の異方性エッチングと同じ条件で行う。
【００３８】
そして、図８に示すように、異方性エッチングによって層間絶縁膜１０に配線用溝１２を形成する。なお、配線用溝１２は、本発明の「第２開口部」の一例である。この層間絶縁膜１０の異方性エッチングは、たとえば、反応室を約０．１Ｐａ〜約２．０Ｐａの圧力に設定し、Ｃ４Ｆ８、Ａｒ、Ｏ２系のガスを用いて行う。なお、この際、ＣＯやＣＨＦ３、Ｎ２、ＣＨ２Ｆ２、ＣＦ４を添加ガスとして用いてもよい。
【００３９】
次に、レジストパターン３０ｐを除去することによって、図９に示されるような形状が得られる。このレジストパターン３０ｐの除去は、Ｏ２ガスや、Ｈ２とＮ２との混合ガス、ＮＨ３ガス、Ｈ２Ｏを用いて上記反応室を約１０Ｐａ〜約１００Ｐａの圧力に設定するとともに、高周波により励起されたプラズマ中で約１０秒〜約１５０秒間、アッシングした後、約１５℃〜約１００℃に加熱された有機アミン剥離液に約５秒〜約６００秒間浸すことにより行う。
【００４０】
次に、図１０に示すように、ビアホール１１および配線用溝１２ならびに反射防止膜２０を覆うように、約３ｎｍ〜約３０ｎｍの厚みを有するＴａＮからなる拡散防止膜３４を形成した後、ビアホール１１および配線用溝１２を埋め込むようにＣｕなどの配線用金属膜３５を形成する。なお、拡散防止膜３４は、配線用金属膜３５に含まれる銅（Ｃｕ）が層間絶縁膜１０に拡散するのを防止するために設けられている。その後、ＣＭＰ法により、配線用金属膜３５および拡散防止膜３４の余分な堆積部分を除去する。このとき、無機物からなる反射防止膜２０も同時に除去する。これにより、図１１に示した第１実施形態によるデュアルダマシンによる配線構造を得ることができる。
【００４１】
第１実施形態では、上記のように、ビアホール１１を形成する工程の後、第１レジスト膜２１を除去し、ビアホール１１を形成する際に用いた反射防止膜２０上に第２レジスト膜３０を形成することによって、ビアホール１１の形成の後に反射防止膜を新たに形成する必要がない。このため、ビアホール１１に反射防止膜が入り込むことを回避することができるので、反射防止膜２０がビアホール１１にリソグラフィ後に残留するのを回避することができる。その結果、図４１に示したような従来の壁状残渣１１０ｂを発生させることなく、層間絶縁膜１０にビアホール１１および配線用溝１２を形成することができるので、配線（配線用金属膜３５）の信頼性が低下するのを防止することができる。
【００４２】
また、第１実施形態では、反射防止膜２０をビアホール１１の形成工程と配線用溝１２の形成工程とで共用することができるので、反射防止膜２０の形成プロセスを１回に削減することができる。その結果、製造プロセスを簡略化することができる。
【００４３】
また、第１実施形態では、上記のように、ビアホール１１および配線用溝１２を埋め込むようにＣｕなどの配線用金属膜３５を形成した後、ＣＭＰ法により、配線用金属膜３５および拡散防止膜３４の余分な堆積部分を除去する際に、無機物からなる反射防止膜２０も同時に除去することによって、反射防止膜２０を別途除去する工程を追加する必要がない。これによっても、製造プロセスを簡略化することができる。
【００４４】
（第２実施形態）
図１２は、本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。図１２を参照して、この第２実施形態では、ビアホール内に第２レジスト膜の残渣３０ａが残る場合のプロセスについて説明する。
【００４５】
すなわち、図５および図６に示した第１実施形態による第２レジスト膜３０からなるレジストパターン３０ｐの形成工程において、図１２に示すように、ビアホール１１内に第２レジスト膜３０のレジスト残渣３０ａが残る場合がある。
【００４６】
そこで、第２実施形態では、図６に示したリソグラフィ技術によって第２レジスト膜３０をパターニングする工程の後、図７に示した反射防止膜２０をエッチングする工程に先立って、上記レジスト残渣３０ａを異方性エッチングにより除去する工程を設ける。この異方性エッチングは、ＥＣＲ（電子サイクロン共鳴）エッチャーにて、以下の条件で約１０秒間行う。
【００４７】
2004006708.tif 000004
第２実施形態では、上記のように、ビアホール１１に入り込んだ第２レジスト膜３０のレジスト残渣３０ａを、反射防止膜２０をエッチングする工程に先立ち、異方性エッチングにより除去することによって、ビアホール１１にレジスト残渣３０ａのない状態で、反射防止膜２０のエッチングおよび配線用溝１２の形成のためのエッチングを行うことができる。これにより、レジスト残渣３０ａに起因する配線用溝１２の形成不良などが発生するのを抑制することができる。
【００４８】
（第３実施形態）
図１３〜図２２は、本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。図１３〜図２２を参照して、この第３実施形態では、上記第１実施形態と異なり、無機膜であるポリシリコン膜からなる反射防止膜を用いる場合について説明する。
【００４９】
まず、図１３に示すように、第１実施形態と同様の製造プロセスを用いて、配線８までを形成する。そして、全面を覆うように、ＳｉＣＮ膜からなる拡散防止膜９を形成する。その後、拡散防止膜９を覆うように、層間絶縁膜１０を形成する。そして、層間絶縁膜１０上に、ポリシリコン膜からなる反射防止膜４０を約３０ｎｍ〜約１５０ｎｍの厚みで形成する。
【００５０】
次に、図１４に示すように、ノボラック樹脂をベースとする第１レジスト膜２１を約２００ｎｍ〜約１０００ｎｍの膜厚で塗布する。そして、第１レジスト膜２１に対する露光、現像、リンス、ベークなどの処理を経て、図１５に示すような、ビアホール形成用のレジストパターン２１ｐを形成する。
【００５１】
そして、図１５に示すように、レジストパターン２１ｐをマスクとして、反射防止膜４０を異方性エッチングする。この異方性エッチングは、ＥＣＲ（電子サイクロン共鳴）をエッチャーにして、以下の条件で約１５秒行う。
【００５２】
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次に、図１６に示すように、異方性エッチングによって層間絶縁膜１０および拡散防止膜９にビアホール１１を形成した後、反射防止膜４０を残しながら、レジストパターン２１ｐのみを除去する。そして、図１７に示すように、ノボラック樹脂をベースとする第２レジスト膜３０を約２００ｎｍ〜約１０００ｎｍの膜厚で塗布する。そして、第２レジスト膜３０に対する露光、現像、リンス、ベークなどの処理を経て、図１８に示したような、配線用溝（ダマシン配線）形成用のレジストパターン３０ｐを形成する。
【００５３】
次に、図１９に示すように、このレジストパターン３０ｐをマスクとして、反射防止膜４０を異方性エッチングする。この反射防止膜４０の異方性エッチングは、図１５に示した反射防止膜４０のエッチング工程と同じ条件で行う。
【００５４】
そして、レジストパターン３０ｐおよび反射防止膜４０をマスクとして、異方性エッチングを用いて、層間絶縁膜１０に配線用溝１２を形成した後、レジストパターン３０ｐを除去する。この除去は、まず、Ｏ２ガスやＨ２とＮ２との混合ガス、ＮＨ３ガス、Ｈ２Ｏを用いて反応室を約１０Ｐａ〜約１００Ｐａの圧力に設定するとともに、高周波により励起されたプラズマ中で０〜１０秒間、アッシングした後、約１５℃〜約１００℃に加熱された有機アミン剥離液に約５秒〜約６００秒間浸すことにより行う。これにより、図２０に示したような形状が得られる。
【００５５】
次に、図２１に示すように、ビアホール１１および配線用溝１２ならびに反射防止膜２０を覆うように、約３ｎｍ〜約３０ｎｍの厚みを有するＴａＮからなる拡散防止膜４４を形成した後、ビアホール１１および配線用溝１２を埋め込むようにＣｕなどの配線用金属膜４５を形成する。その後、ＣＭＰ法により、配線用金属膜４５および拡散防止膜４４の余分な堆積部分を除去する。このとき、無機物（ポリシリコン）からなる反射防止膜４０も同時に除去する。これにより、図２２に示した第３実施形態によるデュアルダマシンによる配線構造を得ることができる。
【００５６】
第３実施形態では、上記のように、無機物であるポリシリコンからなる反射防止膜４０を用いることによって、レジストパターン２１ｐを除去する際に、反射防止膜４０を残しながら、レジストパターン２１ｐのみを容易に除去することができる。
【００５７】
（第４実施形態）
図２３〜図３２は、本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。図２３〜図３２を参照して、この第４実施形態では、上記第３実施形態と異なり、ＴａＮからなる反射防止膜とＳｉＯＣからなる層間絶縁膜とを用いる場合について説明する。
【００５８】
まず、図２３に示すように、第１実施形態と同様の製造プロセスを用いて、Ｃｕなどからなる配線８までを形成する。そして、全面を覆うように、ＳｉＣＮ膜からなる拡散防止膜９を形成する。その後、拡散防止膜９を覆うように、ＳｉＯＣ膜からなる層間絶縁膜５４を形成する。そして、層間絶縁膜５４上に、ＴａＮ膜からなる反射防止膜５０を約１０ｎｍ〜約１５０ｎｍの厚みで形成する。
【００５９】
次に、図２４に示すように、ノボラック樹脂をベースとする第１レジスト膜２１を約２００ｎｍ〜約１０００ｎｍの膜厚で塗布する。そして、第１レジスト膜２１に対する露光、現像、リンス、ベークなどの処理を経て、図２５に示すような、ビアホール形成用のレジストパターン２１ｐを形成する。
【００６０】
そして、図２５に示すように、レジストパターン２１ｐをマスクとして、反射防止膜５０を異方性エッチングする。この異方性エッチングは、ＥＣＲ（電子サイクロン共鳴）をエッチャーにして、以下の条件で約６０秒行う。
【００６１】
2004006708.tif 000006
次に、図２６に示すように、異方性エッチングによってＳｉＯＣ膜からなる層間絶縁膜５４およびＳｉＣＮ膜からなる拡散防止膜９にビアホール１１を形成した後、反射防止膜５０を残しながら、レジストパターン２１ｐのみを除去する。この異方性エッチングは、ＭＥＲＩＥ（マグネトロンＲＩＥ）をエッチャーにして、以下の条件で行う。
【００６２】
2004006708.tif 000007
そして、図２７に示すように、ノボラック樹脂をベースとする第２レジスト膜３０を約２００ｎｍ〜約１０００ｎｍの膜厚で塗布する。そして、第２レジスト膜３０に対する露光、現像、リンス、ベークなどの処理を経て、図２８に示したような、配線用溝（ダマシン配線）形成用のレジストパターン３０ｐを形成する。
【００６３】
次に、図２９に示すように、このレジストパターン３０ｐをマスクとして、反射防止膜５０を異方性エッチングする。この反射防止膜５０の異方性エッチングは、図２５に示した反射防止膜５０のエッチング工程と同じ条件で行う。
【００６４】
そして、レジストパターン３０ｐおよび反射防止膜５０をマスクとして、異方性エッチングを用いて、層間絶縁膜５４に配線用溝１２を形成した後、レジストパターン３０ｐを除去する。この除去は、まず、Ｏ２ガスやＨ２とＮ２との混合ガス、ＮＨ３ガス、Ｈ２Ｏを用いて反応室を約１０Ｐａ〜約１００Ｐａの圧力に設定するとともに、高周波により励起されたプラズマ中で０〜約１０秒間、アッシングした後、約１５℃〜約１００℃に加熱された有機アミン剥離液に約５秒〜約６００秒間浸すことにより行う。これにより、図３０に示したような形状が得られる。
【００６５】
次に、図３１に示すように、ビアホール１１および配線用溝１２ならびに反射防止膜５０を覆うように、約３ｎｍ〜約３０ｎｍの厚みを有するＴａＮからなる拡散防止膜４４を形成した後、ビアホール１１および配線用溝１２を埋め込むようにＣｕなどの配線用金属膜４５を形成する。その後、ＣＭＰ法により、配線用金属膜４５および拡散防止膜４４の余分な堆積部分を除去する。このとき、無機物（ＴａＮ）からなる反射防止膜５０も同時に除去する。これにより、図３２に示した第４実施形態によるデュアルダマシンによる配線構造を得ることができる。
【００６６】
第４実施形態では、上記のように、ＴａＮ膜からなる反射防止膜５０を用いることによって、レジストパターン２１ｐを除去する際に、反射防止膜５０を残しながら、レジストパターン２１ｐのみを容易に除去することができる。
【００６７】
なお、ＴａＮからなる反射防止膜を用いる第４実施形態の変形例として、ＳｉＣＮ膜からなる拡散防止膜９およびＳｉＯＣ膜からなる層間絶縁膜５４に代えて、それぞれ、ＳｉＮ膜からなる拡散防止膜およびポリマー膜からなる層間絶縁膜を用いるようにしてもよい。この場合、ビアホールを形成する際における、ポリマーからなる層間絶縁膜の異方性エッチングは、ＭＥＲＩＥ（マグネトロンＲＩＥ）をエッチャーにして、以下の条件で行う。
【００６８】
2004006708.tif 000008
また、ＳｉＮからなる拡散防止膜を異方性エッチングする条件は、図２６に示したＳｉＣＮ膜からなる拡散防止膜９の異方性エッチングと同じである。
【００６９】
なお、今回開示された本実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７０】
たとえば、反射防止膜としては、上記実施形態で例示したもの以外の絶縁物、導電物、半導体でもよい。
【００７１】
具体的には、上記第３実施形態では、ポリシリコンからなる無機物の反射防止膜を用いたが、本発明はこれに限らず、ＳｉＮやＳｉＯＮなどの他の無機物からなる反射防止膜を用いてもよい。
【００７２】
また、第４実施形態およびその変形例では、ＴａＮ膜からなる反射防止膜を用いたが、本発明はこれに限らず、ＴｉＮ膜、ＴｉＯ膜、ＴａＯ膜、ＴｉＳｉＮ膜、または、これらの膜の積層膜からなる反射防止膜を用いても同様の効果を得ることができる。
【００７３】
また、反射防止膜は、少なくとも炭素、珪素、ゲルマニウムなどの半金属元素を含むものでもよい。また、反射防止膜は、少なくとも窒素を含むものでもよいし、少なくとも水素を含むものでもよい。さらに、反射防止膜は、少なくとも炭素、珪素、酸素、窒素および水素の全てを含むものであってもよい。また、反射防止膜は、上記した膜を複数積層したものでもよい。また、反射防止膜の上に、Ｃｒ、Ｗ、Ｎｉなどの遷移金属膜を形成してもよい。
【００７４】
また、上記実施形態では、反射防止膜をＣＭＰ法による配線形成の際に除去するようにしたが、本発明はこれに限らず、反射防止膜をドライエッチングにより除去してもよい。また、反射防止膜として窒化シリコン（ＳｉＮ）を用いる場合には、熱燐酸によるウェットエッチングにより除去してもよい。
【００７５】
また、上記実施形態およびその変形例では、層間絶縁膜として、ＴＥＯＳ膜、ＳｉＯＣ膜またはポリマー膜を用いたが、本発明はこれに限らず、層間絶縁膜として、メチルシルセスキシロキサン（ＭＳＱ）、水素化シルセスキオキサンポリマー（ＨＳＱ），ＳｉＯＦなどの低誘電率膜やＳｉＯ２などからなる層間絶縁膜、または、これらの積層膜からなる層間絶縁膜を用いてもよい。
【００７６】
また、上記実施形態において、反射防止膜を形成後、第１レジスト膜を形成する前に、反射防止膜にイオンなどの不純物を注入するようにしてもよい。これにより、反射防止膜を硬化させることができる。したがって、第２レジスト膜をパターニングする際に、第１レジスト膜をパターニングする際に用いた反射防止膜を容易に再利用することができる。
【００７７】
なお、この場合、反射防止膜として、有機ＳＯＧ膜にイオン注入したものを用いるのが好ましい。具体的には、イオン注入法を用いて、ホウ素イオン（Ｂ＋）を、加速エネルギ：約８０ｋｅＶ、ドーズ量：約２×１０１５ｉｏｎｓ／ｃｍ２の条件下で、有機ＳＯＧ膜に注入する。これにより、有機ＳＯＧ膜のうちのホウ素イオンが注入された部分は、有機成分が含まれず、かつ、水分および水酸基がわずかしか含まれない高密度化された改質ＳＯＧ膜に改質される。その結果、硬化された改質ＳＯＧ膜からなる反射防止膜が得られる。
【００７８】
また、上記実施形態では、ビアホール形成時のエッチングの際に、層間絶縁膜を異方性エッチングした後、拡散防止膜を異方性エッチングしたが、本発明はこれに限らず、ビアホール形成時のエッチングの際に、層間絶縁膜を異方性エッチングした状態にした後、下層の配線までは到達させず、拡散防止膜中で止めるようにしてもよい。この残った拡散防止膜は、配線溝エッチング、および、アッシング後に基板全面をエッチング（エッチバック）することにより除去する。これにより、ビアホールおよび配線溝エッチング時のオーバーエッチングに起因するＣｕ配線表面のダメージを低減することができるとともに、エッチングチャンバ内のＣｕ露出の時期を遅らせることができるので、チャンバ内のＣｕ汚染を抑制することができる。
【００７９】
また、上記実施形態では、層間絶縁膜にダマシン配線用の配線用溝とビアホールとを形成する場合に本発明を適用した例について説明したが、本発明はこれに限らず、リソグラフィにより層間絶縁膜に第１開口部を形成した後、第１開口部の少なくとも上部を第１開口部よりも開口面積の大きな第２開口部に拡大する場合に、本発明は広く適用可能である。
【００８０】
また、上記実施形態では、第１開口部としてビアホールを形成するとともに、第２開口部として配線用溝を形成する例について説明したが、本発明はこれに限らず、第１開口部および第２開口部の両方が配線用溝である場合にも、本発明を適用可能である。
【図面の簡単な説明】
【図１】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１０】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】
本発明の第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】
本発明の第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１６】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１７】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１８】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１９】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２０】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２１】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２２】
本発明の第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２３】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２４】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２５】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２６】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２７】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２８】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２９】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３０】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３１】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３２】
本発明の第４実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３３】
従来の半導体装置の製造プロセスを説明するための断面図である。
【図３４】
従来の半導体装置の製造プロセスを説明するための断面図である。
【図３５】
従来の半導体装置の製造プロセスを説明するための断面図である。
【図３６】
従来の半導体装置の製造プロセスを説明するための断面図である。
【図３７】
従来の半導体装置の製造プロセスを説明するための断面図である。
【図３８】
従来の半導体装置の製造プロセスを説明するための断面図である。
【図３９】
従来の半導体装置の製造プロセスを説明するための断面図である。
【図４０】
従来の半導体装置の製造プロセスを説明するための断面図である。
【図４１】
従来の半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
１０、５４　層間絶縁膜
１１　ビアホール（第１開口部）
１２　配線用溝（第２開口部）
２０、４０、５０　反射防止膜
２１ｐ　レジストパターン（第１レジストパターン）
３０ｐ　レジストパターン（第２レジストパターン）
３５、４５　配線用金属膜
【図１】
2004006708.tif 000009
【図２】
2004006708.tif 000010
【図３】
2004006708.tif 000011
【図４】
2004006708.tif 000012
【図５】
2004006708.tif 000013
【図６】
2004006708.tif 000014
【図７】
2004006708.tif 000015
【図８】
2004006708.tif 000016
【図９】
2004006708.tif 000017
【図１０】
2004006708.tif 000018
【図１１】
2004006708.tif 000019
【図１２】
2004006708.tif 000020
【図１３】
2004006708.tif 000021
【図１４】
2004006708.tif 000022
【図１５】
2004006708.tif 000023
【図１６】
2004006708.tif 000024
【図１７】
2004006708.tif 000025
【図１８】
2004006708.tif 000026
【図１９】
2004006708.tif 000027
【図２０】
2004006708.tif 000028
【図２１】
2004006708.tif 000029
【図２２】
2004006708.tif 000030
【図２３】
2004006708.tif 000031
【図２４】
2004006708.tif 000032
【図２５】
2004006708.tif 000033
【図２６】
2004006708.tif 000034
【図２７】
2004006708.tif 000035
【図２８】
2004006708.tif 000036
【図２９】
2004006708.tif 000037
【図３０】
2004006708.tif 000038
【図３１】
2004006708.tif 000039
【図３２】
2004006708.tif 000040
【図３３】
2004006708.tif 000041
【図３４】
2004006708.tif 000042
【図３５】
2004006708.tif 000043
【図３６】
2004006708.tif 000044
【図３７】
2004006708.tif 000045
【図３８】
2004006708.tif 000046
【図３９】
2004006708.tif 000047
【図４０】
2004006708.tif 000048
【図４１】
2004006708.tif 000049