(57)【要約】【課題】バリア膜の成膜工程にＣＶＤ法を用いた場合であっても、多孔質絶縁膜中にバリア膜が拡散することを防止する。【解決手段】多孔質絶縁膜を含む絶縁膜に少なくとも配線溝及び／又は接続孔を形成する工程と、上記配線溝及び／又は接続孔を埋め込むように第１のバリア膜を成膜する工程と、上記第１のバリア膜上に、化学的蒸着法により第２のバリア膜を成膜する工程と、上記第１のバリア膜及び上記第２のバリア膜を介して上記配線溝及び／又は接続孔に配線材料を埋め込む工程とを有し、上記第１のバリア膜は、上記第２のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
多孔質絶縁膜を含む絶縁膜に形成された少なくとも配線溝又は接続孔に、バリア膜を介して配線材料が埋め込まれてなる半導体装置であって、
上記バリア膜は、第１のバリア膜と、化学的蒸着法により形成された第２のバリア膜とがこの順に積層された積層構造を有し、
上記第１のバリア膜は、上記第２のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする半導体装置。
【請求項２】
上記第１のバリア膜は物理的蒸着法により形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
上記第１のバリア膜は、上記配線溝又は接続孔に露出した上記多孔質絶縁膜のポアを閉塞することを特徴とする請求項１記載の半導体装置。
【請求項４】
上記第１のバリア膜はＷＮを含有することを特徴とする請求項１記載の半導体装置。
【請求項５】
上記第２のバリア膜はＷＮを含有することを特徴とする請求項１記載の半導体装置。
【請求項６】
上記バリア膜は、上記第１のバリア膜と、上記第２のバリア膜と、上記配線材料との密着性の高い材料を含む第３のバリア膜とがこの順に積層された積層構造を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
上記配線材料との密着性の高い材料は、Ｔａを含有することを特徴とする請求項６記載の半導体装置。
【請求項８】
上記配線材料は銅を含有することを特徴とする請求項１記載の半導体装置。
【請求項９】
多孔質絶縁膜を含む絶縁膜に少なくとも配線溝及び／又は接続孔を形成する工程と、
上記配線溝及び／又は接続孔を埋め込むように第１のバリア膜を成膜する工程と、
上記第１のバリア膜上に、化学的蒸着法により第２のバリア膜を成膜する工程と、
上記第１のバリア膜及び上記第２のバリア膜を介して上記配線溝及び／又は接続孔に配線材料を埋め込む工程とを有し、
上記第１のバリア膜は、上記第２のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする半導体装置の製造方法。
【請求項１０】
物理的蒸着法により上記第１のバリア膜を成膜することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
上記配線溝又は接続孔に露出した上記多孔質絶縁膜のポアを閉塞するように上記第１のバリア膜を成膜することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
上記第１のバリア膜はＷＮを含有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
上記第２のバリア膜はＷＮを含有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
上記第２のバリア膜の成膜後、上記配線材料との密着性の高い材料を含む第３のバリア膜を成膜することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１５】
上記配線材料との密着性の高い材料は、Ｔａを含有することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
上記配線材料は銅を含有することを特徴とする請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、多孔質絶縁膜を含む絶縁膜に形成された少なくとも配線溝又は接続孔に、バリア膜を介して配線材料が埋め込まれてなる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（Ｌａｒｇｅ　Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ：大規模集積回路）等の半導体装置の高集積化に伴い、配線プロセス技術の重要性がより高まりつつある。この理由は、微細化によるゲート遅延時間の短縮よりも配線の遅延時間の増大の方が顕著となるためである。
【０００３】
配線遅延を抑制するためには、配線間の容量の低減、また、配線の低抵抗化を実現する配線材料が必要不可欠である。また、配線の微細化につれて電流密度が増大するので、配線には高いエレクトロマイグレーション（ＥＭ）耐性も要求される。
【０００４】
これらのような要求のもと、従来のアルミニウム（Ａｌ）系合金より電気抵抗が３分の２程度と配線抵抗の低減を実現し、且つＡｌ系合金よりも高いＥＭ耐性が期待される配線材料として、銅（Ｃｕ）が注目されている。
【０００５】
Ｃｕを用いた配線形成では、一般にＣｕのドライエッチングが容易でないために、いわゆるダマシン法が用いられている。これは、例えば酸化シリコンからなる層間絶縁膜に予め所定の接続孔（Ｖｉａ）や配線溝（Ｔｒｅｎｃｈ）を形成し、その接続孔や配線溝に配線材料（Ｃｕ）を埋め込んだ後、余剰の配線材料を化学機械研磨（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ：　ＣＭＰ）により除去し、配線を形成する方法である。さらに、接続孔と配線溝とを形成した後、一括して配線材料を埋め込み、余剰配線材料をＣＭＰにより除去するデュアルダマシン法も知られている。
【０００６】
なお、Ｃｕは層間絶縁膜に対して極めて拡散しやすい材料であるため、予め接続孔及び／又は配線溝の底部及び側壁を被覆してＣｕの拡散防止膜として機能するバリア膜を成膜し、その後でＣｕを埋め込み、ＣＭＰにより配線を形成する方法が採用されている。
【０００７】
近年の配線の微細化や高集積化に伴って、配線及び配線の接続孔部のアスペクト比（孔の径と深さとの比）は増大する傾向にある。このため、接続孔及び配線溝の底部や段差部においてバリア膜の被覆性を高めることが重要となる。そこで、化学的蒸着（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：　ＣＶＤ）法による成膜技術方法を、バリア膜の成膜工程に適用するプロセス技術の開発が進められている。
【０００８】
また、配線遅延を抑制する別の手法である配線間容量の低減を図るには、層間絶縁膜の低誘電率化が重要とされる。このため、従来のＳｉＯ２等の酸化膜からＳｉＯＦ膜へ、そして、さらなる低誘電率を実現する層間絶縁膜の研究開発が進められている。
【０００９】
低誘電率の層間絶縁膜を得る手法として絶縁材料の誘電率の低減が挙げられるが、この手法はある程度までの低誘電率を得られるものの、飛躍的な低誘電率化という観点では限界がある。そこで、層間絶縁膜の低密度化、すなわち層間絶縁膜を多孔質とする手法が注目されている。
【００１０】
【発明が解決しようとする課題】
ところで、上述したような多孔質の絶縁膜を実際の配線形成プロセスに適用して接続孔や配線溝を形成すると、接続孔及び配線溝の側壁に多数のポアが露出することになる。そして、このような状態の層間絶縁膜に対して次工程でＣＶＤ法によってバリア膜を成膜すると、バリア膜の成膜ガスがポアを通じて多孔質絶縁膜中に拡散し、多孔質絶縁膜中にバリア膜の材料が進入する。この結果、配線間ショート等を引き起こす要因となる。また、ＣＶＤ法による多孔質絶縁膜へのバリア膜材料の進入は、層間絶縁膜の信頼性を劣化させることにもなる。
【００１１】
また、ＣＶＤ法によるバリア膜成膜技術の１つとして、ＣＶＤ法によるＷＮ膜の成膜が開発されている。しかしながら、ＣＶＤ法によって成膜されたＷＮ膜は、Ｃｕとの界面の密着性が悪いため、例えばＣｕ埋め込み後に熱処理等を施すと接続孔に埋め込まれたＣｕが吸い上げられ、接続孔のオープン不良を発生させるおそれがある。
【００１２】
そこで本発明はこのような従来の問題点を解決するために提案されたものであり、バリア膜の成膜工程にＣＶＤ法を用いた場合であっても、多孔質絶縁膜中にバリア膜が拡散することを防止可能な半導体装置及びその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上述の目的を達成するために、本発明に係る半導体装置は、多孔質絶縁膜を含む絶縁膜に形成された少なくとも配線溝又は接続孔に、バリア膜を介して配線材料が埋め込まれてなる半導体装置であって、上記バリア膜は、第１のバリア膜と、化学的蒸着法により形成された第２のバリア膜とがこの順に積層された積層構造を有し、上記第１のバリア膜は、上記第２のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする。
【００１４】
以上のような構成の半導体装置は、多孔質絶縁膜を含む絶縁膜に形成された配線溝又は接続孔に、第２のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する第１のバリア膜と、化学的蒸着法により成膜された第２のバリア膜とをこの順に有するので、第２のバリア膜成膜時に化学的蒸着法を実施する際の成膜ガスが多孔質絶縁膜内へ拡散することがない。このため、多孔質絶縁膜内にバリア膜が進入することに起因する配線間ショートの発生を抑制するとともに、絶縁膜の信頼性の劣化を抑制する。
【００１５】
また、本発明に係る半導体装置の製造方法は、多孔質絶縁膜を含む絶縁膜に少なくとも配線溝及び／又は接続孔を形成する工程と、上記配線溝及び／又は接続孔を埋め込むように第１のバリア膜を成膜する工程と、上記第１のバリア膜上に、化学的蒸着法により第２のバリア膜を成膜する工程と、上記第１のバリア膜及び上記第２のバリア膜を介して上記配線溝及び／又は接続孔に配線材料を埋め込む工程とを有し、上記第１のバリア膜は、上記第２のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有することを特徴とする。
【００１６】
以上のような半導体装置の製造方法では、多孔質絶縁膜を含む絶縁膜に形成された配線溝又は接続孔に、第２のバリア膜成膜時に用いる成膜ガスに対する拡散防止機能を有する第１のバリア膜を成膜した後で、化学的蒸着法により第２のバリア膜を成膜するので、化学的蒸着法を実施する際の原料ガスが多孔質絶縁膜内へ拡散することを防止する。このため、多孔質絶縁膜内にバリア膜が進入することに起因する配線間ショートの発生を抑制するとともに、絶縁膜の信頼性を損なうことがない。
【００１７】
【発明の実施の形態】
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率が実際と同じであるとは限らない。
【００１８】
本発明を適用した半導体装置は、例えば図１に示すように、トランジスタ等のデバイス（図示は省略する。）が予め作製された基板１上に、Ｃｕを含有する配線材料からなる金属配線（以下、Ｃｕ配線と称する。）２が多孔質絶縁膜３に設けられた配線溝４に埋め込まれてなるものである。
【００１９】
ここで用いられる多孔質絶縁膜３は、多数のポアを有することで極めて低い誘電率（例えば２．７以下）を示すものであり、配線間の容量の低減を実現することができる。多孔質絶縁膜３としては、具体的にはシリカ系材料、有機ポリマー系材料等を使用可能であるが、これらに限定される必要はない。なお、図１に示す半導体装置では、単層の多孔質絶縁膜３にＣｕ配線２が埋め込まれた構造を示したが、多孔質絶縁膜とＳｉＯ２膜、ＳｉＯＦ膜、有機化合物膜等の通常の絶縁膜との積層構造にＣｕ配線２が埋め込まれた構造であってもよい。
【００２０】
配線溝４の側壁及び底部、すなわちＣｕ配線２と多孔質絶縁膜３との間には、第１のバリア膜５と、第２のバリア膜６と、第３のバリア膜７がこの順に形成されている。これら第１のバリア膜５、第２のバリア膜６、及び第３のバリア膜７は、Ｃｕ等の配線材料が多孔質絶縁膜３へ拡散することを防止するために設けられるものである。また、基板１上には例えばＳｉＮ、ＳｉＣ等からなるエッチストッパ膜８が形成されており、Ｃｕ配線２から基板１へのＣｕ拡散を防止する。
【００２１】
ここで、第２のバリア膜６は、物理的蒸着（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：　ＰＶＤ）法に比べて被覆性の高い化学的蒸着（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：　ＣＶＤ）法により形成される。そして、多孔質絶縁膜３と第２のバリア膜６との間に介在する第１のバリア膜５は、絶縁層保護膜として機能し、ＣＶＤ法により第２のバリア膜６を成膜する際に用いられる各種の成膜ガスが配線溝４に露出した多数のポアから多孔質絶縁膜３へ拡散することを抑制する。このため、第２のバリア膜６の材料が多孔質絶縁膜３に進入することに起因する配線間ショートの発生が防止される。また、第２のバリア膜６の材料が多孔質絶縁膜３に進入することに起因する、絶縁膜の信頼性劣化も防止される。
【００２２】
したがって本発明によれば、配線間ショートや絶縁膜の信頼性劣化等の不都合を伴うことなく、膜の被覆性に優れるＣＶＤ法と、非常に低い誘電率を示す多孔質絶縁膜３とを組み合わせて用いることが可能となり、配線の遅延時間の短縮が図られた高性能な半導体装置の実現が可能となる。また、Ｃｕ配線の特長である、高いＥＭ耐性及び低い配線抵抗の実現も可能となる。
【００２３】
上記のようなバリア膜のうち、第１のバリア膜５は後述するようなＰＶＤ法により形成されたものであることが好ましい。
【００２４】
第１のバリア膜５としては、Ｃｕ等の配線材料及びＣＶＤ法により第２のバリア膜６を成膜する際に用いられる各種の成膜ガスが多孔質絶縁膜３への拡散を抑制する機能を有する材料を制限なく使用できる。具体的にはＴａＮ、Ｔａ、ＴｉＮ、ＷＮ等が挙げられ、特にＷＮを用いることが好ましい。
【００２５】
第２のバリア膜６としては、Ｃｕ等の配線材料が多孔質絶縁膜３への拡散を抑制する機能を有する材料を制限なく使用できる。具体的にはＴａＮ、Ｔａ、ＴｉＮ、ＷＮ等が挙げられ、特にＷＮを用いることが好ましい。
【００２６】
また、第２のバリア膜６とＣｕ配線２との間に介在する第３のバリア膜７は、第２のバリア膜６とＣｕ配線２との密着性を改善する機能を有する膜である。
【００２７】
次に、上述したような構造の半導体装置の製造方法について説明する。
【００２８】
〈１〉エッチストッパ膜形成工程
先ず、図２に示すように、基板１上にＳｉＣ、ＳｉＮ等の材料を堆積させ、エッチストッパ膜８を成膜する。一例として、ＳｉＣを成膜した。
【００２９】
〈２〉多孔質絶縁膜形成工程
次に、図３に示すように、エッチストッパ膜８上の全面に多孔質絶縁膜３を成膜する。なお、多孔質絶縁膜３としては、図３に示すように単層に限らず、多孔質の絶縁膜と通常の公知の絶縁膜との積層構造であっても差し支えない。
【００３０】
多孔質絶縁膜３の一例として、商品名Ｎａｎｏｇｌａｓｓ（Ｈｏｎｅｙｗｅｌｌ社製）を用い、スピンコートによる塗布によって、膜厚３００ｎｍ〜５００ｎｍで成膜した。
【００３１】
〈３〉配線溝形成工程
次に、図４に示すように、公知のフォトリソグラフィ及びドライエッチングにより、多孔質絶縁膜３に配線を形成するための配線溝４をパターニングする。また、図示しないが、この工程では多孔質絶縁膜３に対して配線溝４に限らず接続孔等、任意の形状をパターニングできる。
【００３２】
〈４〉第１のバリア膜成膜工程
次に、図５に示すように、配線溝４の底部及び側壁を被覆するように、第１のバリア膜５を成膜する。このとき、配線溝４の表面に露出した多孔質絶縁膜３のポアを被覆する程度に第１のバリア膜５を成膜することで、後の第２のバリア膜６の成膜工程で、ＣＶＤ法に用いられる成膜ガスが多孔質絶縁膜３へ拡散することを確実に防止する。一例として、ＷＮからなる第１のバリア膜５を、例えばＰＶＤ法により膜厚５ｎｍとして成膜した。このときの成膜条件を以下に示す。
【００３３】
ＰＶＤ−ＷＮ成膜条件
プロセスガス：Ａｒ＝６ｓｃｃｍ、Ｎ２＝１０ｓｃｃｍ
【００３４】
〈５〉第２のバリア膜成膜工程
次に、図６に示すように、第１のバリア膜５上に第２のバリア膜６をＣＶＤ法により成膜する。一例として、ＷＮからなる第２のバリア膜６を、膜厚１０ｎｍとして成膜した。このときの成膜条件を以下に示す。
【００３５】
ＣＶＤ−ＷＮ成膜条件
プロセス圧力：４０Ｐａ
プロセスガス：ＷＦ６＝７ｓｃｃｍ、ＳｉＨ４＝４０ｓｃｃｍ、ＮＨ３＝１１ｓｃｃｍ、Ａｒ＝１００ｓｃｃｍ
基板加熱温度：３８０℃
【００３６】
〈６〉第３のバリア膜成膜工程
次に、図７に示すように、第２のバリア膜６上に第３のバリア膜７を成膜する。第３のバリア膜７は、ＣＶＤ法により形成される第２のバリア膜６とＣｕ配線２との密着性向上を目的として設けられる層であり、例えばＣｕ埋め込み工程後に行われる熱処理工程において、埋め込まれたＣｕがアスペクト比の高い配線溝や接続孔等から吸い上げられることを抑制する。したがって、第３のバリア膜７を設けることにより、接続孔等におけるオープン不良の発生が防止され、半導体装置を製造するにあたって歩留まりの向上が期待できる。
【００３７】
一例として、Ｔａからなる第３のバリア膜７を、例えばＰＶＤ法により膜厚８ｎｍとして成膜した。このときの成膜条件を以下に示す。
【００３８】
ＰＶＤ−Ｔａ成膜条件
プロセスガス：Ａｒ＝６ｓｃｃｍ
【００３９】
〈７〉Ｃｕシード膜形成工程
次に、図８に示すように、第３のバリア膜７上にＣｕシード膜９を成膜する。Ｃｕシード膜９は、次のＣｕ埋め込み工程で電解めっき法によりＣｕを成膜する際の導電層となるものである。Ｃｕシード膜９の成膜方法としては、ＰＶＤ法、ＣＶＤ法等、特に限定されない。
【００４０】
一例として、ＰＶＤ法によりＣｕシード膜９を膜厚１５０ｎｍとして成膜した。このときの成膜条件を以下に示す。
【００４１】
ＰＶＤ−Ｃｕ成膜条件
ＤＣパワー：１２ｋＷ
圧力：０．１Ｐａ
成膜温度：−２０℃
【００４２】
〈８〉Ｃｕ埋め込み工程
次に、図９に示すように、配線溝４内にＣｕを埋め込む。このＣｕ埋め込み工程では、電解めっき法が広く採用されているが、これに限らず例えばＣＶＤ法でも問題はない。その膜厚は、配線溝４の深さにより異なるが、一例として１．５μｍとした。このときの成膜条件を以下に示す。
【００４３】
Ｃｕ電解めっき条件
めっき液：硫酸銅系Ｃｕ電解めっき液（Ｍｉｃｒｏｆａｂ　Ｃｕ　２０００シリーズ、ＥＥＪＡ社製）
めっき電流値：２．８３Ａ
めっき液温度：１８℃
【００４４】
なお、Ｃｕ埋め込み後、必要に応じて熱処理を行ってもよい。
【００４５】
〈９〉ＣＭＰ研磨工程
次に、余剰Ｃｕや余剰バリア膜を研磨し、配線溝４のみにＣｕを残し、Ｃｕ配線２を形成することにより、図１に示すような半導体装置を得る。一般的に適用されている技術は、ＣＭＰによる研磨である。この工程では、配線溝４にのみ配線材料を残すように多孔質絶縁膜３の表面で研磨を終了する必要があり、さらには多孔質絶縁膜３上にはこれら配線材料が残らないように研磨を制御することが好ましい。ＣＭＰによる研磨工程では、Ｃｕ及びバリア膜の２種類以上の材料を研磨除去しなければならないので、研磨する材料により研磨液（スラリー）、研磨条件等をコントロールする必要がある。このため、複数ステップの研磨が必要な場合もある。一例として、余剰ＣｕのＣＭＰを以下に示す条件で行った。
【００４６】
余剰ＣｕＣＭＰ条件
研磨圧力：１００ｇ／ｃｍ２
回転数：３０ｒｐｍ
回転パッド：不織布と独立発泡体との積層体
スラリー：Ｈ２Ｏ２添加アルミナ含有スラリー
流量：１００ｃｃ／分
温度：２５℃〜３０℃
【００４７】
以上のような〈１〉〜〈９〉の工程を繰り返すことにより、多層配線の半導体装置を作製することができる。なお、半導体装置が多層配線を有する場合、そのうち少なくとも一層が上述したような本発明の構造を有していればよい。
【００４８】
上述したように、ＣＶＤ法による第２のバリア膜６の成膜に先立って、ＰＶＤ法により第１のバリア膜５を成膜するので、ＣＶＤ法に用いられる各種の成膜ガスが多孔質絶縁膜３へ拡散することを抑制する。このため、第２のバリア膜６の材料が多孔質絶縁膜３に進入することに起因する配線間ショートの発生を防止する。また、第２のバリア膜６の材料が多孔質絶縁膜３に進入することに起因する、絶縁膜の信頼性劣化も防止する。
【００４９】
すなわち本発明によれば、配線間ショートや絶縁膜の信頼性劣化等の不都合を伴うことなく、膜の被覆性に優れるＣＶＤ法と非常に低い誘電率を示す多孔質絶縁膜３とを組み合わせて用いることが可能となるので、配線の遅延時間の短縮が図られた高性能な半導体装置を製造することが可能となる。また、本発明によれば、Ｃｕ配線の特長である、高いＥＭ耐性及び低い配線抵抗の実現も可能となり、ＬＳＩのさらなる高速化に貢献することができる。
【００５０】
なお、上述の説明では、いわゆるシングルダマシン法によりＣｕ配線２を形成する方法を例に挙げたが、多孔質絶縁膜を含む層間絶縁膜に接続孔と配線溝とを形成した後、一括して配線材料を埋め込み、余剰配線材料をＣＭＰにより除去するデュアルダマシン法に本発明を適用してもかまわない。特に、アスペクト比の大きい、微細な接続孔をバリアメタルで被覆する場合にＣＶＤ法が好適に用いられることから、デュアルダマシン法に本発明を適用することが好ましい。
【００５１】
また、本発明は上述の記載に限定されることはなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
【００５２】
【発明の効果】
以上の説明からも明らかなように、本発明に係る半導体装置によれば、多孔質絶縁膜とＣＶＤ法によるバリア膜とを組み合わせて用いた場合であっても、配線間ショートや絶縁膜の信頼性の劣化等の不都合を引き起こすことがない。したがって、本発明によれば、非常に低い誘電率を得られる多孔質絶縁膜を層間絶縁膜として採用することができるので、より高性能な半導体装置を提供することが可能である。
【００５３】
また、本発明に係る半導体装置の製造方法によれば、多孔質絶縁膜とＣＶＤ法によるバリア膜とを組み合わせて用いた場合であっても配線間ショートや絶縁膜の信頼性の劣化等の不都合を引き起こすことがない。したがって、本発明によれば、非常に低い誘電率を得られる多孔質絶縁膜を採用することができるので、より高性能な半導体装置を製造することが可能である。
【図面の簡単な説明】
【図１】本発明を適用した半導体装置の一例を示す要部概略断面図である。
【図２】図１に示す半導体装置の配線形成プロセスの一例を示すものであり、エッチストッパ膜形成工程を示す要部概略断面図である。
【図３】図１に示す半導体装置の配線形成プロセスの一例を示すものであり、多孔質絶縁膜形成工程を示す要部概略断面図である。
【図４】図１に示す半導体装置の配線形成プロセスの一例を示すものであり、配線溝形成工程を示す要部概略断面図である。
【図５】図１に示す半導体装置の配線形成プロセスの一例を示すものであり、第１のバリア膜成膜工程を示す要部概略断面図である。
【図６】図１に示す半導体装置の配線形成プロセスの一例を示すものであり、第２のバリア膜成膜工程を示す要部概略断面図である。
【図７】図１に示す半導体装置の配線形成プロセスの一例を示すものであり、第３のバリア膜成膜工程を示す要部概略断面図である。
【図８】図１に示す半導体装置の配線形成プロセスの一例を示すものであり、Ｃｕシード膜形成工程を示す要部概略断面図である。
【図９】図１に示す半導体装置の配線形成プロセスの一例を示すものであり、Ｃｕ埋め込み工程を示す要部概略断面図である。
【符号の説明】
１　　基板
２　　Ｃｕ配線
３　　多孔質絶縁膜
４　　配線溝
５　　第１のバリア膜
６　　第２のバリア膜
７　　第３のバリア膜
８　　エッチストッパ膜
９　　Ｃｕシード膜
【図１】
2004006541.tif 000003
【図２】
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【図３】
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【図４】
2004006541.tif 000006
【図５】
2004006541.tif 000007
【図６】
2004006541.tif 000008
【図７】
2004006541.tif 000009
【図８】
2004006541.tif 000010
【図９】
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