(57)【要約】【課題】溝の深さのばらつきに対して閾値電圧のばらつきを抑制することが可能な溝ゲート型の半導体装置およびその製造方法を提供することを目的とする。【解決手段】基板３の表面層に形成された溝３ａの内壁を覆うゲート絶縁膜５と、ゲート絶縁膜５で覆われた溝３ａ内に設けられた埋込ゲート電極７と、ゲート絶縁膜５に隣接させて溝３ａの両側における基板３の表面層に設けられた溝３ａよりも浅いＳ／Ｄ層（ソース／ドレイン拡散層）９ａ，９ｂと、Ｓ／Ｄ層９ａ，９ｂとの間に間隔を設けた状態で溝３ａの底部に設けられた閾値調整用の基板高濃度層１１とを備えたことを特徴とする半導体装置。【選択図】　　　　図１
2004014590.tif 000002
【特許請求の範囲】
【請求項１】
基板の表面層に形成された溝の内壁を覆うゲート絶縁膜と、
前記ゲート絶縁膜で覆われた溝内に設けられた埋込ゲート電極と、
前記溝の両側における前記基板の表面層に設けられた前記溝よりも浅いソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層との間に間隔を設けた状態で前記溝の底部に設けられた閾値調整用の基板高濃度層とを備えた
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記基板高濃度層は、前記溝の底部中央に設けられている
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ソース／ドレイン拡散層と前記基板高濃度層との間に、当該基板高濃度層と同じ導電型でかつ当該基板高濃度層よりも低く前記基板と同じかもしくは高い不純物濃度を有する低濃度領域を設けた
ことを特徴とする半導体装置。
【請求項４】
基板の表面側に設けた溝の内壁に沿って閾値調整用の基板高濃度層を形成し、当該溝の内壁をゲート絶縁膜で覆った後、当該溝内に埋込ゲート電極を形成し、次いで当該溝の両脇における前記基板の表面層にソース／ドレイン拡散層を形成する半導体装置の製造方法において、
前記基板高濃度層を形成する工程では、前記溝の底部に当該基板高濃度層を形成するためのイオン注入を行い、
前記ソース／ドレイン拡散層を形成する工程では、前記基板高濃度層の深さに達することのない様に当該ソース／ドレイン拡散層を形成するためのイオン注入を行う
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記基板高濃度層を形成する工程では、前記基板表面に対して略垂直方向からのイオン注入を行う
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記基板高濃度層を形成する工程では、前記溝の側壁に形成したサイドウォールをマスクに用いて当該溝の底部にイオン注入を行い、
前記ゲート絶縁膜を形成する工程の前に、前記サイドウォールを除去する
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項４記載の半導体装置の製造方法において、
前記基板高濃度層を形成する工程では、前記溝の底部に当該基板高濃度層を形成のための第１のイオン注入を行い、前記溝の底部中央部が陰になる角度から当該基板高濃度層と逆導電型不純物を導入するための第２のイオン注入を行うことで、前記溝の底部中央部のみに基板高濃度層を残す
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関し、特には基板表面の溝内に埋込ゲート電極を設けて成る溝ゲート型の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高集積化および高機能化の要求にともない、素子構造の微細化が進んでいる。このようななか、半導体基板上にゲート絶縁膜を介してゲート電極を設けてなる半導体装置（いわゆるＭＯＳトランジスタ）においては、微細化によって顕著になる短チャネル効果（例えばパンチスルー現象）を、不純物濃度の増加やゲート絶縁膜の薄膜化によって抑制することが限界となってきている。
【０００３】
そこで、特開平７−３８０９５に開示されているように、基板の表面層に形成した溝内にゲート電極を埋め込んで溝ゲート型とする構成の半導体装置が提案されている。溝ゲート型の半導体装置は、図１０に示すように、基板１０３の表面層に形成された溝１０３ａの内壁がゲート絶縁膜１０５で覆われており、この溝１０３ａ内に埋込ゲート電極１０７が設けられている。そして、溝１０３ａの両側における基板１０３の表面層には、ゲート絶縁膜１０５に隣接させてソース／ドレイン拡散層（Ｓ／Ｄ層）１０９ａ，１０９ｂが設けられている。このＳ／Ｄ層１０９ａ，１０９ｂは、溝１０３ａの深さＨよりも浅く形成されている。また、溝１０３ａの内壁（ゲート絶縁膜１０５）に沿った位置には、Ｓ／Ｄ層１０９ａ，１０９ｂ間にわたって閾値調整用の不純物が導入された基板１０３（１０９ａ，１０９ｂ領域を除く）と同導電型の領域１１１が設けられている。この領域１１１は、０．１ｕｍ世代では１０１８（個／ｃｍ３）以上の基板不純物濃度になり、またそれ以降の世代ではさらに不純物濃度が高くなるので、以下「基板高濃度層」と言う
【０００４】
このような構成の半導体装置１０１においては、ゲート電極１０７の線幅Ｌｇを微細化しつつも、Ｓ／Ｄ層１０９ａ−Ｓ／Ｄ層１０９ｂ間の距離、すなわちチャネル長Ｌを確保することができる。このため、Ｓ／Ｄ層１０９ａ，１０９ｂからの空乏層の伸びによる短チャネル効果（所謂パンチスルー現象）を抑制しつつ素子構造の微細化を図ることが可能になる。
【０００５】
このような構成の半導体装置１０１を製造する場合には、次の様に行う。先ず、図１１（１）に示すように、基板１０３に形成した溝１０３ａに対して、図中矢印で示した斜めイオン注入によって不純物を導入した基板高濃度層１１１を形成する。次いで、図１１（２）に示すように、溝１０３ａの内壁を含む基板１０３の表面に絶縁膜を形成し、溝１０３ａ内の部分をゲート絶縁膜１０５とする。その後、ゲート絶縁膜１０５で覆われた溝１０３ａ内に埋込ゲート電極１０７を形成する。以上の後、図１０に示したように、基板１０３の表面層およびゲート電極１０７に基板１０３と逆導電型の不純物を導入し、Ｓ／Ｄ層１０９ａ，１０９ｂを形成すると共に、ゲート電極１０７の導電性を確保する。この際、Ｓ／Ｄ層１０９ａ，１０９ｂが、溝１０３ａの深さＨよりも浅くなるように、イオン注入のエネルギーが設定される。
【０００６】
【発明が解決しようとする課題】
ところが、上述した溝ゲート型の半導体装置およびその製造方法では、製造工程上の問題から、基板に形成される溝の深さに１０％程度のばらつきが生じる。そして、この溝の深さのばらつきに依存して、溝の壁面に沿って形成されるチャネル長Ｌもばらつくことになる。このようなチャネル長Ｌのばらつきは、半導体装置の閾値電圧のばらつきの要因となり、半導体装置の動作を不安定にし、歩留まりの低下を引き起こす。
【０００７】
そこで本発明は、溝の深さのばらつきに依存し変化する閾値電圧のばらつきを抑制することが可能な溝ゲート型の半導体装置およびその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
このような目的を達成するための本発明の半導体装置は、基板の表面層に形成された溝の内壁を覆うゲート絶縁膜、このゲート絶縁膜で覆われた溝内に設けられた埋込ゲート電極、溝の両側における基板の表面層に設けられた溝よりも浅いソース／ドレイン拡散層、さらにはソース／ドレイン拡散層との間に間隔を設けた状態で溝の底部に設けられた閾値調整用の基板高濃度層を備えたことを特徴としている。
【０００９】
このような構成の半導体装置では、埋込ゲート電極が内設されている溝よりも、ソース／ドレイン拡散層が浅いので、埋込ゲート電極の線幅よりも、ソース／ドレイン拡散層間の距離、すなわち実効チャネル長が長くなる。そして特に、ソース／ドレイン拡散層の間に間隔を有して溝の底面に閾値調整用の基板高濃度層が設けられているため、ドレイン拡散層からの空乏層が溝の側壁に沿って溝の底面方向にまで延びるが、溝型構造のためこの空乏層がソース拡散層領域まで影響を及ぼすことがなく、微細化による短チャネル効果を効果的に抑制することができる。またドレイン拡散層と溝底面の基板高濃度層の間に溝の側面部の比較的低濃度拡散層領域が存在する構造のため、両者が直接触れず接合耐圧が高く、リーク電流が小さいために、微細化ＭＯＳの高耐圧デバイスやＤＲＡＭのセルトランジスタに有効である。さらにこの溝の側面部は不純物濃度が基板高濃度層１１よりも濃度が低いので、トランジスタの閾値が部分的に（基板高濃度層１１による部分的な閾値より）十分低い。したがって、溝の深さがばらついた場合であっても、この埋め込みゲート構造のトランジスタの閾値は基板高濃度層１１により決まる（閾値が低い領域は影響しない）ため、トランジスタの閾値ばらつきを小さくできる。
【００１０】
また、本発明はこのような半導体装置の製造方法でもあり、基板の表面側に設けた溝の内壁に沿って閾値調整用の基板高濃度層を形成する工程では、前記溝の底部に当該基板高濃度層を形成するためのイオン注入を行い、その後、ソース／ドレイン拡散層を形成する工程では、前記基板高濃度層の深さに達することのない様に当該ソース／ドレイン拡散層を形成するためのイオン注入を行うことを特徴としている。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、以下の実施形態においては、ｎチャンネルＭＯＳトランジスタに本発明を適用した場合を説明するが、ｐチャンネルＭＯＳトランジスタにも同様に適用可能であり、この場合はｐ型とｎ型とを逆に読み替えることとする。
【００１２】
（第１実施形態）
＜半導体装置＞
図１は、第１実施形態の半導体装置の構成を示す断面図である。この図に示す半導体装置１は、例えばｐ型の単結晶シリコンからなる基板３の表面層に、溝３ａが形成されている。この溝３ａの内壁は、例えば酸化シリコンや他の絶縁材料からなるゲート絶縁膜５で覆われており、ゲート絶縁膜５で覆われた溝３ａ内にシリコン系材料や金属などからなる埋込ゲート電極７が設けられている。
【００１３】
また、溝３ａの両側における基板３の表面層には、ゲート絶縁膜５に隣接させて、ｎ型のソース／ドレイン拡散層（Ｓ／Ｄ層）９ａ，９ｂが設けられている。これらのＳ／Ｄ層９ａ，９ｂは、溝３ａよりも浅く形成されていることとする。
【００１４】
そして特に、このＳ／Ｄ層９ａ，９ｂ間の溝３ａの底部には、ゲート絶縁膜５に隣接させて、閾値調整用のｐ型不純物が高濃度に導入された基板高濃度層１１が設けられている。つまり、この基板高濃度層１１は、ソース／ドレイン拡散層９ａ，９ｂに接することのない状態で設けられているのである。
【００１５】
また、基板高濃度層１１とソース／ドレイン拡散層９ａ，９ｂとの間の溝３ａに沿った位置には、基板高濃度層１１よりも低濃度で、基板３にｐ型不純物が導入された領域（低濃度領域、図示省略）が設けられていても良い。尚、この低濃度領域は、基板３よりもｐ型不純物濃度が同じもしくは高いこととする。また、この低濃度領域のｐ型不純物濃度は、各世代の設計ルールで規定される埋込ゲート電極７の線幅Ｌｇや、Ｓ／Ｄ層９ａ，９ｂの底部と溝３ａの底部との間隔毎に、最適な範囲に設定されることとする。
【００１６】
＜半導体装置の製造方法＞
次に、図１を用いて説明した構成の半導体装置の製造方法の実施の形態を、図２の断面工程図に基づいて詳細に説明する。
【００１７】
先ず、図２（１）に示すように、ｐ型シリコンからなる基板３の表面層に、所定の深さＨを有する溝３ａを形成する。その後、基板３の表面に対して、図中矢印で示すような略垂直方向からのイオン注入を行い、これによって溝３ａの底面に基板高濃度層１１を形成するためのｐ型不純物を導入する。
【００１８】
また、この基板高濃度層１１を形成するためのイオン注入においては、基板３の表面に対して略垂直方向からのイオン注入を行うこととしたが、この場合のイオン注入の角度は、基板３表面の法線に対して０°〜２０°の範囲、好ましくは０°〜１５°の範囲の略垂直方向からのイオン注入を行うこととする。尚、この際のイオン注入の角度は、図１で示した埋込ゲート電極７の線幅Ｌｇや、Ｓ／Ｄ層９ａ，９ｂの底部と溝３ａの底部との間隔などで規定される設計ルール毎に、最適な範囲に設定されることとする。
【００１９】
以上のように、溝３ａの底部に基板高濃度層１１を形成するためのイオン注入を行った後、図２（２）に示すように、溝３ａの内壁を含む基板３の表面に、例えば熱酸化によって酸化シリコンからなるゲート絶縁膜５を形成する。
【００２０】
その後、図２（３）に示すように、ゲート絶縁膜５で覆われた溝３ａ内にゲート材料を埋め込んで埋込ゲート電極７を形成する。この埋込ゲート電極７は、例えば、基板３上にポリシリコン膜を成膜し、ポリシリコン膜をエッチバックやＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）することで溝３ａ内にのみポリシリコン膜を残すことによって得られる。
【００２１】
以上の後、図１に示したように、基板３の表面層および埋込ゲート電極７に不純物を導入し、基板３の表面層にＳ／Ｄ層９ａ，９ｂを形成すると共に、埋込ゲート電極７の導電性を確保する。この際、例えば、イオン注入によるｎ型不純物の導入と、熱処理による不純物の活性化を行うこととする。そして、以降の工程では、ここでの図示は省略したが、Ｓ／Ｄ層９ａ，９ｂ上のゲート絶縁膜５を除去し、Ｓ／Ｄ層９ａ，９ｂ表面層をシリサイド化によって低抵抗化しても良い。
【００２２】
これにより、図１を用いて説明した構成の半導体装置１が得られる。
【００２３】
このようにして形成された半導体装置１は、埋込ゲート電極７が内設されている溝３ａの深さＨよりも、Ｓ／Ｄ層９ａ，９ｂが浅いので、埋込ゲート電極７の線幅Ｌｇよりも、溝３ａの内壁に沿ったＳ／Ｄ層９ａ−Ｓ／Ｄ層９ｂ間の距離、すなわちチャネル長が長くなる。そして特に、Ｓ／Ｄ層９ａ，９ｂとの間に間隔を有して溝３ａの底面に閾値調整用の基板高濃度層１１が設けられているため、Ｓ／Ｄ層９ａ，９ｂから延びる空乏層は、溝３ａの側壁に沿って溝３ａの底面方向にまで延びる。したがって、実効的なチャネル長（以下、実効チャネル長）Ｌａは、閾値調整用の基板高濃度層１１の長さ程度となり、上述したチャネル長よりも小さくなる。したがって、溝３ａの深さＨがばらついた場合であっても、このばらつきによらず、基板高濃度層１１の長さ程度に実効ゲート長Ｌａを一定に保つことが可能になる。
【００２４】
この結果、図３の溝の深さＨと閾値Ｖｔｈとの関係を示すグラフのように、本第１実施形態の半導体装置１は、従来のＳｏｕｒｃｅ層−Ｄｒａｉｎ層間に亘って閾値調整用の高濃度領域が設けられている半導体装置と比較して、溝３ａの深さＨのばらつきに対する閾値Ｖｔｈのばらつきを小さく抑えることが可能になるのである。したがって、溝形成の深さ方向のプロセスマージンに対して閾値Ｖｔｈのばらつきが小さくなり、溝ゲート型半導体装置の動作特性の安定化を図ると共に、歩留まりの向上を図ることが可能になる。
【００２５】
また、上述した第１実施形態においては、基板高濃度層１１と、Ｓ／Ｄ層９ａ，９ｂとの間に、基板高濃度層１１よりも十分に低濃度でｐ型不純物が導入された領域（低濃度領域）が設けられていても良い。このような低濃度領域を設けることによって、Ｓ／Ｄ層９ａ，９ｂから溝３ａの側壁に沿って延びる空乏層が、ドレイン拡散層と基板の間にかかる電界を緩和し、高耐圧で低リークの素子が実現できる。またこの低濃度領域は部分的な閾値が、溝３ａ底部の閾値よりも低いため、溝３ａの深さ方向の製造ばらつきが生じていても、トレンチ型トランジスタ全体の閾値に与える影響は小さく、その結果閾値ばらつきを低減できる。
【００２６】
そして、このような効果は、上述したように、埋込ゲート電極７の線幅Ｌｇや、Ｓ／Ｄ層９ａ，９ｂの底部と溝３ａの底部との間隔などで規定される設計ルール毎に設定される低濃度領域のｐ型不純物濃度の範囲において得られることになる。ｐ型不純物濃度は、図２（１）を用いて説明した、基板高濃度層１１を形成するための基板３の表面に対して略垂直方向からのイオン注入の際のイオン注入角度によって決められる。
【００２７】
図４には、各イオン注入角度においての、溝の深さＨに対する閾値Ｖｔｈのシミュレーション結果を示す。ここでは、溝の深さＨが０．２０μｍである場合に、閾値Ｖｔｈが０．６０Ｖとなるようなデバイス特性を目標値とし、溝の深さＨを変化させた場合の閾値Ｖｔｈ変化のシミュレーションを行った。
【００２８】
このシミュレーション結果から、上述した設計ルールにおいては、基板高濃度層（１１）を形成するためのイオン注入角度を１４°程度に設定した場合に、溝の深さＨのばらつきによるＶｔｈの変動を抑制する効果が最も高いｐ型不純物濃度の低濃度領域が形成されることが分かる。今回の例の場合は溝の深さＨのばらつきの範囲は０．２０±０．０５μｍである。この範囲においては、イオン注入角度３０°とした従来の半導体装置のＶｔｈの変動幅は、０．４９５〜０．６５５Ｖであるのに対して、イオン注入角度０°として低濃度領域を設けない半導体装置であっても、変動幅は０．５３０〜０．６３０Ｖと、閾値バラツキ幅で０．０６０Ｖの改善が図られることが確認された。
【００２９】
また、図５には、図４と同じ設計ルールで、溝の深さＨに対する電流駆動能力Ｉｄｓのシミュレーション結果を示す。この結果から、基板高濃度層を形成するためのイオン注入角度３０°とすることで、基板高濃層がＳ／Ｄ層間に亘って設けられている構成の従来の半導体装置の電流駆動能力Ｉｄｓと比較して、イオン注入角度０°または７°とした本実施形態の半導体装置の電流駆動能力Ｉｄｓが、向上し、またバラツキ幅も小さいことが確認された。これは、上述したように、本実施形態の半導体装置では、溝３ａの内壁に沿ったＳ／Ｄ層９ａ−Ｓ／Ｄ層９ｂ間の距離（チャネル長）よりも、実行チャネル長Ｌａが短くなるためである。
【００３０】
このように電流駆動能力Ｉｄｓが大きくできることで、半導体装置の回路動作マージンを確保できると共に、ゲート幅を縮小して素子構造のさらなる微細化を図ることも可能になるのである。
【００３１】
（第２実施形態）
＜半導体装置＞
図６は、第２実施形態の半導体装置の構成を示す断面図である。この図に示す半導体装置１’と、図１を用いて説明した半導体装置１との異なるところは、基板高濃度層の長さにあり、他の構成は同様であることとする。
【００３２】
すなわち、半導体装置１’の基板高濃度層１１’は、半導体装置１’における埋込ゲート電極７の線幅方向中央部に、埋込ゲート電極７の線幅Ｌｇよりも小さい長さを有して配置されているのである。ただし、基板高濃度層１１’とＳ／Ｄ拡散層９ａ，９ｂとの間の溝３ａに沿った位置には、第１実施形態と同様に、基板高濃度層１１’よりも十分に低濃度でｐ型不純物が導入された低濃度領域（図示省略）が設けられている。
【００３３】
＜半導体装置の製造方法＞
次に、このような構成の半導体装置１’の製造方法を説明する。先ず、図７（１）に示すように、ｐ型シリコンからなる基板３の表面層に溝３ａを形成した後、この溝３ａの側壁に従来から良く知られているＳｉＯ２やＳｉ３Ｎ４等の材料のＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）による堆積とこの材料のエッチバックにより、サイドウォール２１を形成する。次いで、このサイドウォール２１をマスクにして、基板３の表面に対して図中矢印で示した略垂直方向からのイオン注入を行い、これによって溝３ａの底面に基板高濃度層１１’を形成するためのｐ型不純物を導入する。
【００３４】
その後、サイドウォール２１を選択的に除去する。尚、サイドウォール２１を除去した後、必要に応じて、溝３ａの内壁に沿って、第１実施形態と同様のｐ型不純物濃度に設定された低濃度領域を形成するためのイオン注入を行っても良い。
【００３５】
以上のように、溝３ａの底部に基板高濃度層１１’を形成するためのイオン注入を行った後、図７（２）に示すように、溝３ａの内壁を含む基板３の表面に、例えば熱酸化させることにより酸化シリコンからなるゲート絶縁膜５を形成し、さらにゲート絶縁膜５で覆われた溝３ａ内にゲート材料を埋め込んで埋込ゲート電極７を形成する。これらの工程は、第１実施形態と同様に行う。
【００３６】
その後、図６に示したように、第１実施形態と同様に、基板３の表面層および埋込ゲート電極７にｎ型不純物を導入し、基板３の表面層にＳ／Ｄ層９ａ，９ｂを形成すると共に、埋込ゲート電極７の導電性を確保する。
【００３７】
これにより、図６を用いて説明した構成の半導体装置１’が得られる。
【００３８】
このようにして得られた半導体装置１’は、Ｓ／Ｄ層９ａ，９ｂとの間に間隔を有して溝３ａの底面に閾値調整用の基板高濃度層１１’が設けられており、さらに、基板高濃度層１１’を溝３ａの底部中央に設けたことで、第１実施形態よりもさらに実効的なゲート長を小さくでき、電流駆動能力Ｉｄｓを大きくすることが可能になる。この場合でも第１実施形態と同様にドレイン領域から伸びる空乏層は溝型構造のためにソース側に影響することはなく、短チャネル効果は抑制でき、かつ溝の深さＨ方向のプロセスばらつきによる閾値変動も同様に低減できる。このため、第１実施形態よりも、さらに実行チャネル長Ｌａを安定化させることが可能になる。
【００３９】
（第３実施形態）
ここでは、第２実施形態において図６を用いて説明した構成の半導体装置１’の製造方法の他の例を第３実施形態として説明する。
【００４０】
＜半導体装置の製造方法＞
先ず、図８（１）に示すように、ｐ型シリコンからなる基板３の表面層に溝３ａを形成した後、この溝３ａの底面に対して第１のイオン注入を行い、これによって溝３ａの底面に基板高濃層（１１’）を形成するためのｐ型不純物領域２３を導入する。
【００４１】
この第１のイオン注入においては、溝３ａの底面に基板高濃度層（１１’）を形成するためのｐ型不純物領域２３が形成されれば良い。このため、矢印で示したように、基板３の表面に対して斜め方向からイオンを注入する斜めイオン注入であっても良く、基板３の表面に対して略垂直方向からのイオン注入であっても良い。ただし、斜めイオン注入を行う場合には、溝３ａの底面の中央部に対して確実にイオン注入が行われるように、その注入角度が設定されることとする。
【００４２】
次に、図８（２）に示すように、溝３ａの底面の中央部のみにｐ型不純物領域２３を残した基板高濃度層１１’が形成されるように、斜め方向からの第２のイオン注入によって（基板３とは反対の導電型の）ｎ型不純物を導入する。この際、矢印に示したように、溝３ａの陰になって、溝３ａの底面の中央部には、ｎ型不純物が注入されないように、第２のイオン注入の注入角度を設定することが重要である。そして、この注入角度によって、基板高濃度層１１’の長さが決定されることになる。この際のｎ型不純物の注入角度θは、図９に示すθ１≦θ≦θ２の範囲であることとする。尚、θ１、θ２は、実行チャネル長Ｌａ、溝の深さＨおよび埋め込みゲート電極の線幅Ｌｇを用いてそれぞれ、θ１＝ｔａｎ−１（Ｌｇ＋Ｌａ／２Ｈ）、θ２＝ｔａｎ−１（Ｌｇ／Ｈ）である。
【００４３】
尚、この第２のイオン注入においては、基板高濃度層１１’とＳ／Ｄ拡散層９ａ，９ｂとの間の溝３ａに沿った位置に、第１実施形態と同様の、基板高濃度層１１’よりも十分に低濃度のｐ型不純物が導入された低濃度領域（図示省略）が設けられるような注入濃度で行っても良い。
【００４４】
以上のように、溝３ａの底部に基板高濃度層１１’を形成するための第２のイオン注入を行った後、第１の方法において図７（２）を用いて説明した以降の工程を、第１の方法と同様に行い、図６に示す半導体装置１’を得る。
【００４５】
このような製造方法では、図８（２）で説明した第２のイオン注入におけるイオン注入角度によって、基板高濃度層１１’の長さを任意に設定可能である。したがって、サイドウォールの幅によって基板高濃度層１１’の長さ、すなわち基板高濃度層１１’と同程度の長さとなる実行チャネル長Ｌａが規定される第２実施形態の製造方法と比較して、実行チャネル長Ｌａの設計自由度を広げることができる上に、サイドウォール形成工程を省略できるため製造プロセスも低コストで実現できる。
【００４６】
尚、上述した第１〜第３実施形態で示した本発明の溝ゲート型の半導体装置は、Ｓ／Ｄ層と閾値調整用の基板高濃度層との間にある低濃度領域により間隔が保たれているため、この間の電界が緩和される。したがって、この半導体装置をＤＲＡＭのセルトランジスタとして用いた場合には、上述した効果に加えて、良好な電荷の保持特性を得ることができると言った効果も得ることができる。また、本発明の半導体装置は、ＤＲＡＭのセルトランジスタへの適用に限定されることはなく、例えば高電圧駆動用のトランジスタとしても同様に用いることが可能である。
【００４７】
【発明の効果】
以上説明したように、本発明の半導体装置およびその製造方法によれば、ソース／ドレイン拡散層の間に間隔を有して溝の底面に閾値調整用の基板高濃度層を設けることで、溝ゲート型の半導体装置における実効的なチャネル長を、閾値調整用の基板高濃度層の長さ程度に一定とすることができる。したがって、溝の深さのばらつきによらず、基板高濃度層の長さ程度に実効的なゲート長を保つことが可能で、閾値のばらつきを小さく抑えることが可能な溝ゲート型の半導体装置を得ることが可能になる。この結果、溝ゲート型の半導体装置およびその製造において、溝形成のプロセスマージンに対して閾値Ｖｔｈのばらつきが小さく動作特性が安定し、歩留まりの向上を図ることが可能になる。また、ソース／ドレイン拡散層と基板高濃度領域の間に比較的低濃度な基板領域があるため、耐圧が高く、低リーク電流の素子が実現できる。このため高耐圧素子や、ＤＲＡＭのセルトランジスタへの応用が可能になる。
【図面の簡単な説明】
【図１】第１実施形態の半導体装置の構成を示す断面図である。
【図２】第１実施形態の半導体装置の製造方法を示す断面工程図である。
【図３】半導体装置の溝の深さＨと閾値Ｖｔｈとの関係を示すグラフである。
【図４】イオン注入角度毎の、溝の深さＨと閾値Ｖｔｈとの関係を示すグラフである。
【図５】半導体装置の溝の深さＨと電流駆動能力Ｉｄｓとの関係を示すグラフである。
【図６】第２実施形態の半導体装置の構成を示す断面図である。
【図７】第２実施形態の半導体装置の製造方法を示す断面工程図である。
【図８】第３実施形態の半導体装置の製造方法を示す断面工程図である。
【図９】第３実施形態におけるｎ型不純物の注入角度を説明する図である。
【図１０】従来の溝ゲート型の半導体装置の構成を示す断面図である。
【図１１】従来の半導体装置の製造行程を示す断面工程図である。
【符号の説明】
１，１’…半導体装置、３…基板、３ａ…溝、５…ゲート絶縁膜、７…埋込ゲート電極、９ａ，９ｂ…Ｓ／Ｄ層（ソース／ドレイン拡散層）、１１，１１’…基板高濃度層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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