(57)【要約】【課題】強誘電体キャパシタに関し、強誘電体膜の膜質を良好にすること。【解決手段】絶縁膜１０ｂの上に順に形成されるチタン膜１２とイリジウム膜１３の積層構造を有する下部電極１５ａと、下部電極１５ａの上に形成された強誘電体膜１６ａと、強誘電体膜１６ａ上に形成された上部電極１７ａとを含む。【選択図】　図５
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【特許請求の範囲】
【請求項１】
絶縁膜の上に順に形成されたチタン膜とイリジウム膜の積層構造を有する下部電極と、
前記下部電極の上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極とからなる強誘電体キャパシタ。
【請求項２】
前記チタン膜の膜厚は、５ｎｍ以上であって２０ｎｍ以下であることを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記下部電極の積層構造は前記イリジウム膜の上に他の導電膜を有し、かつ前記チタン膜及び前記イリジウム膜の側面は酸化防止絶縁膜により被覆されていることを特徴とする請求項１又は２記載の誘電体キャパシタ。
【請求項４】
絶縁膜の上にチタン膜とイリジウム膜を順に形成して第１導電膜とする工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入してＭＯＣＶＤ法により強誘電体膜を前記第１導電膜上に形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの形成方法。
【請求項５】
絶縁膜の上に第１導電膜を形成する工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入するとともに前記酸化ガスの分圧を１Ｔｏｒｒ以上で３Ｔｏｒｒ以下としてＭＯＣＶＤ法により強誘電体膜を前記第１導電膜上に形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの形成方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体キャパシタ及び強誘電体キャパシタの形成方法にする。
【０００２】
【従来の技術】
強誘電体キャパシタを用いた半導体メモリが実用化され、その構造として現在ではプレーナー型が使用されているが、強誘電体キャパシタの集積度を高めるためにスタック型に移行しつつある。
【０００３】
プレーナー型は、ストライプ形状の下部電極の上に複数の上部電極が強誘電体膜を介して形成され、上部電極及び下部電極への配線接続を上側とする構造を有している。これに対して、スタック型は、下部電極、誘電体膜及び上部電極がほぼ同じ形状を有し、且つ下部電極の下に導電性プラグが接続される構造を有している。
【０００４】
スタック型強誘電体キャパシタは、例えば図１（ａ），（ｂ）　に示すような工程によって形成される。
【０００５】
図１（ａ）　において、シリコン基板１０１の表層には、ＭＯＳトランジスタを構成する不純物拡散領域１０２が素子分離絶縁膜１０３により囲まれて形成され、また、素子分離絶縁膜１０３及び不純物拡散領域１０２の上には層間絶縁膜１０４が形成されている。層間絶縁膜１０４のうち不純物拡散領域１０２の上にはコンタクトホール１０５が形成され、その中には導電性プラグ１０６が形成されている。
【０００６】
このような状態で、層間絶縁膜１０４の上に下部電極膜１０７、強誘電体膜１０８及び上部電極膜１０９を順に形成し、さらに、上部電極膜１０９の上であって導電性プラグ１０６の上方及びその周辺にマスク１１０を形成する。
【０００７】
そして、マスク１１０に覆われていない上部電極膜１０９、強誘電体膜１０８及び下部電極膜１０７を一括でエッチングする。
【０００８】
その後に、図１（ｂ）　に示すように、マスク１１０を除去することにより、導電性プラグ１０６の上に残された上部電極膜１０９、強誘電体膜１０８及び下部電極膜１０７をキャパシタ１１１とする。キャパシタ１１１の下部電極膜１０７は、導電性プラグ１０６に直に接続されている。
【０００９】
ところで、強誘電体膜１０８の形成方法としては現在ではスパッタ法が用いられているが、その他に、ゾルゲル法、ＣＶＤ法が知られている。
【００１０】
スパッタ法により強誘電体膜１０８、例えばＰＺＴ膜を形成する場合には、下地となる下部電極膜１０７の材料としてプラチナ（Ｐｔ）が用いられる。これは、ＰＺＴ膜の結晶の自発分極を大きくするためには、その下地となる下部電極膜が（１１１）面に強く配向している必要があるからである。そのような（１１１）面に強く配向する材料としてプラチナがある。
【００１１】
しかし、スパッタ法により形成されたＰＺＴ膜はそのままでは結晶性が悪いので、膜の形成後に酸素雰囲気中でアニールして結晶化する必要がある。この場合、特開平１０−３０３３９８号公報にあるように、タングステンプラグは非常に速い速度でかつ低い温度で酸化する。これを防ぐために、種々の試みかなされている。例えば、特開平１０−３０３３９８号公報、特開２０００−３４９２５５号公報、特開２００１−４４３７７号公報、特開平１０−１５０１５５号公報、特開２０００−３４９２５２号公報には、キャパシタとタングステンプラグの間に酸素バリアメタル層を形成する構造が記載されている。
【００１２】
【特許文献１】
特開平１０−３０３３９８号公報
【特許文献２】
特開２０００−３４９２５５号公報
【特許文献３】
特開２００１−４４３７７号公報
【特許文献４】
特開平１０−１５０１５５号公報
【特許文献５】
特開２０００−３４９２５２号公報
【００１３】
これに対して、ＰＺＴ膜をＭＯＣＶＤ法により形成すれば、ＰＺＴ膜は成長過程において下部電極膜上で結晶化されるので、結晶化アニールが不要となってスループットの向上が期待できる。
【００１４】
しかし、ＰＺＴ膜をＭＯＣＶＤ法により形成する場合に下部電極膜の構成材料としてＰｔを用いると、ＰＺＴ膜中の鉛（Ｐｂ）がＰｔと反応してＰｔＰｂｘ　を形成してしまい、下部電極膜とＰＺＴ膜の界面に荒れが生じ、膜質が劣化する。従って、ＭＯＣＶＤ法によりＰＺＴ膜を形成する場合に下部電極膜としてＰｔを採用することはできない。
【００１５】
そこで、ＭＯＣＶＤ法により強誘電体膜を形成する場合には、下部電極膜としてＰｔ以外の貴金属材料や導電性貴金属酸化物の採用を考える。それらの材料のうち、酸化イリジウム（ＩｒＯ　ｘ　）などの酸化物導電材を下部電極膜として用いると、ＭＯＣＶＤ法によりＰＺＴ膜を形成する際に酸化物導電材が還元されるので採用するのは難しい。
【００１６】
そこで、下部電極の材料としてイリジウム（Ｉｒ）のようなＰＺＴ膜と反応しにくい貴金属を採用する。
【００１７】
【発明が解決しようとする課題】
下部電極膜に用いられるＩｒ膜は一般に（１１１）面配向を示すが、Ｐｔ膜に比べると（１１１）面の配向性は劣っているので、その上に形成されるＰＺＴ膜の配向性も悪くなってランダムな結晶方位を持ってしまう。
【００１８】
また、ＭＯＣＶＤによりＰＺＴ膜を形成する工程においては、原料ガスと酸化性ガスを混合した直後に有機金属原料の分解が始まってしまうので、無配向な結晶成長を促進する２次成長核が形成されてしまう。これによっても、ＰＺＴ膜の配向性が悪くなり、ランダムな結晶方位を持ってしまう。
【００１９】
酸素ガスを混合しなければ、ウェハに到達する前の原料分解は抑制できるが、酸素不足により半導体ウェハ上にＰＺＴ膜が形成されなくなる。
【００２０】
これに対し、半導体ウェハ直上にて原料ガスと酸化性ガスを混合して、反応ガスがウェハ表面に到達する前のガス同士の反応を抑制する方法も考えられるが、原料ガスと酸素ガスを半導体ウェハ表面で十分に混合することが難しく、半導体ウェハ上での膜厚や組成についての面内分布が不均一になりやすいし、再現性も乏しくなりやすい。
【００２１】
また、ＰＺＴ膜などの強誘電体膜をスパッタ法により下部電極の上に形成する場合であっても、プラチナなどの触媒作用の大きな材料により下部電極を形成したくない場合があるが、プラチナのようにそれ自身で下部電極の（１１１）配向強度に優れた材料は見つかっていない。
【００２２】
本発明の目的は、強誘電体膜の膜質が良好な強誘電体キャパシタ及びその形成方法を提供することにある。
【００２３】
【課題を解決するための手段】
上記した課題は、絶縁膜の上に順に形成されるチタン膜とイリジウム膜とを含む積層構造を有する下部電極と、前記下部電極の上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とからなる強誘電体キャパシタによって解決される。
【００２４】
上記した課題は、絶縁膜の上にチタン膜とイリジウム膜を順に形成して第１導電膜とする工程と、成膜雰囲気中に有機ソースと酸化ガスを導入してＭＯＣＶＤ法により強誘電体膜を前記第１導電膜上に形成する工程と、前記強誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの形成方法によって解決される。
【００２５】
上記した課題は、絶縁膜の上に第１導電膜を形成する工程と、成膜雰囲気中に有機ソースと酸化ガスを導入するとともに前記酸化ガスの分圧を１Ｔｏｒｒ以上で３Ｔｏｒｒ以下としてＭＯＣＶＤ法により強誘電体膜を前記第１導電膜上に形成する工程と、前記強誘電体膜の上に第２導電膜を形成する工程と、前記第２導電膜をパターニングしてキャパシタ上部電極を形成する工程と、前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程とを有することを特徴とする強誘電体キャパシタの形成方法により解決される。
【００２６】
本発明によれば、チタンとイリジウムの積層構造を有する下部電極の上に強誘電体膜と上部電極を形成してキャパシタを構成している。
【００２７】
そのような下部電極によれば、イリジウムの（１１１）強度はプラチナの（１１１）強度に近くなるので、その上に形成される強誘電体膜、特にＭＯＣＶＤ法により形成される強誘電体膜の膜質は改善される。
【００２８】
従って、そのような構造のキャパシタの特性は、従来のイリジウム単層の下部電極を有するキャパシタの特性に比べて良くなる。
【００２９】
また、イリジウムの下のチタン膜は、酸化されるおそれがあるが、その膜厚が５ｎｍ以上であって２０ｎｍ以下、特に１０ｎｍ以下であれば、抵抗が低いので下部電極の下面に導電性プラグを直に接続する場合であっても、導電性プラグと下部電極のコンタクトは良好になる。
【００３０】
さらに、酸化ガスと有機ソースを用いてＭＯＣＶＤ法によりキャパシタ用強誘電体膜を形成する場合に、酸化ガスの分圧を１Ｔｏｒｒ以上で３Ｔｏｒｒ以下にすることにより、有機ソースと酸化ガスの反応をウェハ表面で行わせることが可能になり、強誘電体膜の膜質が従来に比べて良好になる。
【００３１】
そのような酸化ガスの分圧の調整は、窒素、アルゴンなどの不活性ガスを酸素ガスに混合させることにより容易になる。
【００３２】
【発明の実施の形態】
以下に本発明の実施形態を図面に基づいて説明する。
（第１実施形態）
図２〜図５は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。
【００３３】
まず、図２（ａ）　に示す断面構造を形成するまでの工程を説明する。
【００３４】
図２（ａ）　に示すように、ｎ型又はｐ型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、素子分離用溝の中に酸化シリコン（ＳｉＯ２）を埋め込んで素子分離絶縁膜２を形成する。そのような構造の素子分離絶縁膜２は、ＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）と呼ばれる。なお、ＬＯＣＯＳ（Ｌｏｃａｌ　Ｏｘｉｄａｔｉｏｎ　ｏｆ　Ｓｉｌｉｃｏｎ）法により形成した絶縁膜を素子分離絶縁膜として採用してもよい。
【００３５】
続いて、シリコン基板１のトランジスタ形成領域にｐ型不純物を導入してｐウェル１ａを形成する。さらに、シリコン基板１のトランジスタ形成領域表面を熱酸化して、ゲート絶縁膜３となるシリコン酸化膜を形成する。
【００３６】
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜及びタングステンシリサイド膜を順次形成し、これらのシリコン膜及びタングステンシリサイド膜をフォトリソグラフィ法によりパターニングして、ゲート電極４ａ，４ｂを形成する。
【００３７】
なお、１つのｐウェル１ａ上には２つのゲート電極４ａ，４ｂが並列に形成され、それらのゲート電極４ａ，４ｂはワード線の一部を構成する。ゲート電極４ａ，４ｂの幅は、例えば０．１８μｍである。
【００３８】
次に、ｐウェル１ａのうちゲート電極４ａ，４ｂの両側にｎ型不純物をイオン注入してソース／ドレインとなる第１〜第３のｎ型不純物拡散領域５ａ〜５ｃを形成する。
【００３９】
さらに、ＣＶＤ法により絶縁膜、例えば酸化シリコン（ＳｉＯ２）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極４ａ，４ｂの両側部分に絶縁性のサイドウォールスペーサ６として残す。
【００４０】
続いて、ゲート電極４ａ，４ｂとサイドウォールスペーサ６をマスクに使用して、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃに再びｎ型不純物をイオン注入することにより、第１〜第３のｎ型不純物拡散領域５ａ〜５ｃをＬＤＤ構造にする。
【００４１】
なお、１つのトランジスタ形成領域における２つのゲート電極４ａ，４ｂの間の第１のｎ型不純物拡散領域５ａはビット線に電気的に接続され、トランジスタ形成領域の両端側の第２、第３のｎ型不純物拡散領域５ｂ，５ｃはキャパシタの下部電極に電気的に接続される。
【００４２】
以上の工程により、ｐウェル１ａにはゲート電極４ａ，４ｂとＬＤＤ構造のｎ型不純物拡散層５ａ〜５ｃを有する２つのＭＯＳトランジスタＴ１　，Ｔ２　が形成される。
【００４３】
次に、ＭＯＳトランジスタＴ１　，Ｔ２　を覆うカバー絶縁膜７として約２００ｎｍの厚さの酸窒化シリコン（ＳｉＯＮ）膜をプラズマＣＶＤ法によりシリコン基板１の全面に形成する。その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）を第１層間絶縁膜８としてカバー膜７の上に形成する。
【００４４】
続いて、第１層間絶縁膜８の緻密化処理として、例えば常圧の窒素雰囲気中で第１層間絶縁膜８を７００℃の温度で３０分間熱処理する。その後に、第１層間絶縁膜８の上面を化学機械研磨（ＣＭＰ）法により平坦化する。
【００４５】
次に、図２（ｂ）　に示す構造を形成するまでの工程を説明する。
【００４６】
まず、フォトリソグラフィ法によりカバー絶縁膜７と第１層間絶縁膜８をパターニングして、第１の不純物拡散領域５ａに到達する深さの第１のコンタクトホール８ａを形成する。その後、第１層間絶縁膜８上面とコンタクトホール８ａ内面に、グルー膜として厚さ３０ｎｍのチタン（Ｔｉ）膜と厚さ５０ｎｍの窒化チタン（ＴｉＮ　）膜をスパッタ法により順に形成する。さらに、ＷＦ６　を用いるＣＶＤ法によってタングステン（Ｗ）膜をＴｉＮ　膜上に成長して第１のコンタクトホール８ａ内を完全に埋め込む。
【００４７】
続いて、Ｗ膜、ＴｉＮ　膜及びＴｉ膜をＣＭＰ法により研磨して第１層間絶縁膜８の上面上から除去する。第１のコンタクトホール８ａ内に残されたタングステン膜、ＴｉＮ　膜及びＴｉ膜は第１導電性プラグ９として使用される。
【００４８】
その後に、図２（ｃ）　に示すように、第１層間絶縁膜８上と第１導電性プラグ９上に、厚さ１００ｎｍの窒化シリコン（Ｓｉ３Ｎ４）よりなる酸化防止膜１０ａ膜と厚さ１００ｎｍのＳｉＯ２よりなる下地絶縁膜１０ｂをプラズマＣＶＤ法により順に形成する。そのＳｉＯ２膜はＴＥＯＳを用いてプラズマＣＶＤにより成長される。酸化防止絶縁膜１０ａは、後のアニール等による熱処理の際にプラグ９が異常酸化してコンタクト不良を起こさないようにするために形成され、その厚さを例えば７０ｎｍ以上にすることが望ましい。
【００４９】
次に、レジストパターン（不図示）を用いて、図３（ａ）　に示すように酸化防止絶縁膜１０ａ、下地絶縁膜１０ｂ及び第１層間絶縁膜８をエッチングすることにより、第２及び第３の不純物拡散領域５ｂ，５ｃの上に第２及び第３のコンタクトホール８ｂ，８ｃを形成する。
【００５０】
さらに、下地絶縁膜１０ｂ上面と第２、第３のコンタクトホール８ｂ，８ｃ内面に、グルー膜として厚さ３０ｎｍのＴｉ膜と厚さ５０ｎｍのＴｉＮ　膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりＷ膜をＴｉＮ　膜上に成長して第２、第３のコンタクトホール８ｂ，８ｃ内を完全に埋め込む。
【００５１】
続いて、図３（ｂ）　に示すように、Ｗ膜、ＴｉＮ　膜及びＴｉ膜をＣＭＰ法により研磨して下地絶縁膜１０ｂの上面上から除去する。これにより第２、第３のコンタクトホール８ｂ，８ｃ内に残されたタングステン膜、ＴｉＮ　膜及びＴｉ膜をそれぞれ第２、第３導電性プラグ１１ａ，１１ｂとする。
【００５２】
次に、図３（ｃ）　に示す構造を形成するまでの工程を説明する。
【００５３】
まず、第２、第３導電性プラグ１１ａ，１１ｂ上と下地絶縁膜１０ｂ上に、例えば厚さ５ｎｍ以上で２０ｎｍ以下、例えば１０ｎｍのチタン（Ｔｉ）膜（結晶性改善層）１２をスパッタ法により形成する。さらに、Ｔｉ膜１２の上に厚さ３００ｎｍのイリジウム（Ｉｒ）膜１３をスパッタ法により形成する。そして、Ｔｉ膜１２及びＩｒ膜１３を第１導電膜１５とする。なお、Ｉｒ膜１３の厚さは３００ｎｍに限られるものではなく、酸素アニールの際に、酸素を透過しない膜厚とする。
【００５４】
なお、第１導電膜１５を形成する前又は後に例えば膜剥がれ防止のために下地絶縁膜１０ｂをアニールする。アニール方法として、例えば、アルゴン雰囲気中において６００〜７５０℃で加熱するＲＴＡ（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌｉｎｇ）　を採用する。
【００５５】
次に、第１導電膜１５上に、強誘電体膜１６として例えば厚さ１００ｎｍのＰＺＴ膜をＭＯＣＶＤ（　有機金属ＣＶＤ）法により形成する。
【００５６】
ＭＯＣＶＤ法によりＰＺＴを形成する場合に用いるソースとして例えば以下のような液体状の有機ソースを用いる。
【００５７】
鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）２（　Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２）　を濃度０．３ｍｏｌ／ｌｉｔｔｅｒでＴＨＦ（ＴｅｔｒａＨｙｄｒｏＦｕｒａｎ　：Ｃ４Ｈ８Ｏ　）液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）４　（　Ｚｒ（（Ｃ９Ｈ１５Ｏ２）４）を濃度０．３ｍｏｌ／ｌｉｔｔｅｒでＴＨＦ液に溶かした材料が用いられる。チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２（Ｔｉ（Ｃ３Ｈ７Ｏ）２（Ｃ１１Ｈ１９Ｏ２）２　）を濃度０．３ｍｏｌ／ｌｉｔｔｅｒでＴＨＦ液に溶かした材料が用いられる。
【００５８】
それらの有機ソースは、特に図示しないが、気化器によって気化されて酸素（Ｏ２）　ガスとともに強誘電体膜成長雰囲気内に導入される。強誘電体膜成長雰囲気（反応室）内では、酸素ガスの分圧を１Ｔｏｒｒ以上で３Ｔｏｒｒ以下、例えば２Ｔｏｒｒとすることが好ましい。また、酸素ガス分圧を制御するために酸素ガスと不活性ガス、例えばアルゴン又は窒素を混合することが好ましい。酸素ガスと不活性ガスの混合ガスのうち酸素ガスの流量比を２０％以上で６０％以下の範囲、例えば４０％とすることが好ましい。
【００５９】
なお、強誘電体膜１６と第１導電膜１５の関係や、強誘電体膜１６形成時の酸素ガスの分圧の詳細については後述する。
【００６０】
ＰＴ系強誘電体材料として、ＰＺＴの他に、ＰＴ（ＰｂＴｉＯ３）　があり、さらにＰＺＴにランタン（Ｌａ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）から選択した材料を含有させたＰＬＺＴ、ＰＬＣＳＺＴなどがある。ＰＬＺＴは、ＰＺＴにＬａをドープした構造を有する。また、ＰＬＣＳＺＴは、ＰＺＴにＬａ、Ｃａ、Ｓｒをドープした構造を有する。この場合、ランタン（Ｌａ）供給用の有機ソースとしてＬａ（ＤＰＭ）３があり、カルシウム（Ｃａ）供給用の有機ソースとしてＣａ（ＤＰＭ）２があり、ストロンチウム（Ｓｒ）供給用の有機ソースとしてＳｒ（ＤＰＭ）２がある。
【００６１】
強誘電体膜１６の材料としては、ＰＴ系の他に、ＳｒＢｉ２Ｔａ２Ｏ９、ＳｒＢｉ２（Ｔａ，Ｎｂ）２Ｏ９　等のＢｉ層状構造化合物材料などがある。
【００６２】
そのような強誘電体膜１６はＭＯＣＶＤ法により形成されているので、成膜過程で結晶成長する。しかも、Ｔｉ膜１２により、第１導電膜１５表面の（１１１）面の配向強度も高くなっているので、強誘電体膜１６の結晶性は向上する。従って、成長後には結晶化アニールを省略してもよい。
【００６３】
次に、強誘電体膜１６の上に第２導電膜１７として例えば厚さ２００ｎｍのＰｔ膜、酸化イリジウム（ＩｒＯ２）等の貴金属又は貴金属酸化物をスパッタ法により形成する。
【００６４】
この後に、第２導電膜１７上に、ハードマスク１８としてＴｉＮ　膜１８ａとＳｉＯ２膜１８ｂを順に形成する。ＳｉＯ２膜１８ｂはソースとしてＴＥＯＳを用いるプラズマＣＶＤにより形成される。そのハードマスク１８は、フォトリソグラフィー法により第２及び第３導電性プラグ１１ａ，１１ｂの上方にキャパシタ平面形状となるようにパターンされる。
【００６５】
次に、図４（ａ）　に示すように、ハードマスク１８に覆われない領域の第２導電膜１７、強誘電体膜１６、第１導電膜１５を順次エッチングする。この場合、強誘電体膜１６は、塩素とアルゴンを含む雰囲気中でスパッタ反応によりエッチングされる。また、第２導電膜１７と第１導電膜１５は、臭素（Ｂｒ２）導入雰囲気中でスパッタ反応によりエッチングされる。
【００６６】
以上により、下地絶縁膜１０ｂの上には、第１導電膜１５よりなるキャパシタＱの下部電極１５ａと、強誘電体膜１６よりなるキャパシタＱの誘電体膜１６ａと、第２導電膜１７よりなるキャパシタＱの上部電極１７ａが形成される。そして、１つのトランジスタ形成領域において、１つの下部電極１５ａは第２導電性プラグ１１ａを介して第２不純物拡散領域５ｂに電気的に接続され、また、別の下部電極１５ａは第３導電性プラグ１１ｂを介して第３不純物拡散領域５ｃに電気的に接続される。
【００６７】
その後に、ハードマスク１８を除去する。
【００６８】
なお、下部電極１５ａとなる第１導電膜１５を構成するＩｒ膜１３は酸素透過防止機能を有するのでその下のＴｉ膜１２の酸化は抑制される。しかし、パターニングにより下部電極１５ａを形成した後にＴｉ膜１２が酸化雰囲気に曝されることにより側部から酸化されるおそれがある。このような場合でも、Ｔｉ膜１２の膜厚を２０ｎｍ以下で５ｎｍ以上、好ましくは１０ｎｍ以下で５ｎｍ以上に形成することによって、Ｔｉ膜１２の酸化による電気抵抗の増加は抑制される。その詳細については後述する。
【００６９】
続いて、エッチングによる強誘電体膜１６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素雰囲気中で行われる。
【００７０】
次に、図４（ｂ）　に示すように、キャパシタＱを覆う保護膜１９として厚さ５０ｎｍのアルミナをスパッタにより下地絶縁膜１０ｂ上に形成した後に、酸素雰囲気中で６５０℃で６０分間の条件でキャパシタＱをアニールする。この保護膜１９は、プロセスダメージからキャパシタＱを保護するものである。
【００７１】
その後、ＴＥＯＳガスを用いるプラズマＣＶＤ法により、第２層間絶縁膜２０として厚さ１．０μｍ程度の酸化シリコン（ＳｉＯ２）を保護膜１９上に形成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法により平坦化する。この例では、ＣＭＰ後の第２層間絶縁膜２０の残りの厚さは、キャパシタＱの上部電極１７ａ上で３００ｎｍ程度とする。
【００７２】
次に、レジストマスク（不図示）を用いて、図５（ａ）　に示すように、第２層間絶縁膜２０、保護膜１９、酸化防止絶縁膜１０ａ及び下地絶縁膜１０ｂをエッチングすることにより第１導電プラグ９の上にホール２０ａを形成する。
【００７３】
さらに、ホール２０ａ内と第２層間絶縁膜２０上に、グルー膜として厚さ５０ｎｍのＴｉＮ　膜をスパッタ法により順に形成する。さらに、ＣＶＤ法によりタングステン（Ｗ）膜をグルー膜上に成長するとともにホール２０ａ内を完全に埋め込む。
【００７４】
続いて、Ｗ膜及びＴｉＮ　膜をＣＭＰ法により研磨して第２層間絶縁膜２０の上面上から除去する。そして、ホール２０ａ内に残されたＷ膜及びグルー膜を、第４導電性プラグ２１とする。この第４導電性プラグ２１は、第１導電性プラグ９を介して第１不純物拡散領域５ａに電気的に接続される。
【００７５】
次に、図５（ｂ）　に示す構造を形成するまでの工程を説明する。
【００７６】
まず、第４導電性プラグ２１上と第２層間絶縁膜２０上に、第２の酸化防止膜（不図示）としてＳｉＯＮ膜をＣＶＤ法により形成する。さらに、第２の酸化防止膜（不図示）と第２層間絶縁膜２０をフォトリソグラフィー法によりパターニングしてキャパシタＱの上部電極１７ａ上にコンタクトホール２０ｂを形成する。
【００７７】
コンタクトホール２０ｂを形成することによりダメージを受けたキャパシタＱはアニールによって回復される。そのアニールは、例えば酸素雰囲気中で基板温度５５０℃として６０分間行われる。
【００７８】
その後に、第２層間絶縁膜２０上に形成された酸化防止膜をエッチバックによって除去するとともに、第４導電性プラグ２１の上面を露出させる。
【００７９】
次に、キャパシタＱの上部電極１７ａ上のコンタクトホール２０ｂ内と第２層間絶縁膜２０の上に多層金属膜を形成する。その後に、多層金属膜をパターニングすることにより、コンタクトホール２０ｂを通して上部電極１７ａに接続される一層目金属配線２１ａと第４導電性プラグ２１に接続される導電性パッド２１ｂを形成する。その多層金属膜として、例えば、厚さ６０ｎｍのＴｉ、厚さ３０ｎｍのＴｉＮ　、厚さ４００ｎｍのＡｌ−Ｃｕ　、厚さ５０ｎｍのＴｉ、及び厚さ７０ｎｍのＴｉＮ　を順に形成した構造を採用する。
【００８０】
なお、多層金属膜のパターニング方法としては、多層金属膜の上に反射防止膜（不図示）を形成し、さらに反射防止膜上にレジストを塗布した後に、レジストを露光、現像して配線形状等のレジストパターンを形成し、そのレジパターンを用いて反射防止膜と多層金属膜をエッチングする方法を採用する。なお、多層金属膜のパターニング後には、反射防止膜を除去してもよいし、そのまま残してもよい。
【００８１】
さらに、第２層間絶縁膜２０、一層目金属配線２１ａ及び導電性パッド２１ｂの上に第３層間絶縁膜２２を形成する。続いて、第３層間絶縁膜２２をパターニングして導電性パッド２１ｂの上にホール２２ａを形成し、そのホール２２ａ内に下から順にＴｉＮ　膜及びＷ膜からなる第５導電性プラグ２３を形成する。
【００８２】
その後に、特に図示しないが、ビット線を含む二層目配線を第３層間絶縁膜２２上に形成する。そのビット線は、第５導電性プラグ２３、導電性パッド２１ｂ、第４導電性プラグ２１及び第１導電性プラグ９を介して第１不純物拡散領域５ａに電気的に接続される。それに続いて、二層目配線層を覆う絶縁膜等が形成されるが、その詳細は省略する。
【００８３】
以上の工程は、ＦｅＲＡＭのメモリセル領域の形成工程である。
【００８４】
次に、強誘電体キャパシタを構成する第１導電膜１５、強誘電体膜１６について詳細に説明する。
【００８５】
まず、図６（ａ）　に示すように、シリコン基板３１を覆うＳｉＯ２膜３２の上に厚さ１５０ｎｍのＰｔ膜３３を形成してなるサンプルを第１のサンプルとする。また、図６（ｂ）　に示すように、シリコン基板３１を覆うＳｉＯ２膜３２の上に厚さ１５０ｎｍのＩｒ膜３４を形成してなるサンプルを第２のサンプルとする。さらに、図６（ｃ）　に示すように、シリコン基板３１を覆うＳｉＯ２膜３２の上に厚さ５〜４０ｎｍのＴｉ膜３５ａと厚さ１５０ｎｍのＩｒ膜３５ｂを順に形成してなるサンプルを第３のサンプルとして、Ｔｉ膜３５ａとＩｒ膜３５ｂの積層構造を以下にＩｒ／Ｔｉ積層膜３５ともいう。
【００８６】
それら第１、第２及び第３のサンプルについて、ＸＲＤ法を用いてＰｔ膜３３、Ｉｒ膜３４、Ｉｒ／Ｔｉ積層膜３５のそれぞれの（１１１）ピークのロッキングカーブの半値幅（以下、（１１１）半値幅）を測定したところ図７に示すような結果が得られた。ただし、第３のサンプルにおいてＩｒ膜３５ｂの下のＴｉ膜３５ａの厚さを１０ｎｍとした。
【００８７】
図７によれば、第２のサンプルのＩｒ膜３４は、第１のサンプルのＰｔ膜３３に比べて（１１１）半値幅が５倍以上大きく、配向性が悪いことがわかる。これに対し、第３のサンプルのＩｒ膜３５ｂは、（１１１）半値幅が第２のサンプルのＩｒ膜３４に比べて激減しており、Ｉｒ／Ｔｉ積層膜３５とすることによってＩｒ膜３５ｂの配向性が著しく改善されていることがわかる。
【００８８】
次に、第３のサンプルにおけるＩｒ／Ｔｉ　積層膜３５のＩｒ膜３５ｂの（１１１）ピーク強度に対してＴｉ膜３５ａの厚さがどのように依存するかを調べたところ、図８に示すような結果が得られた。
【００８９】
図８において、Ｔｉ膜３５ａが厚くなるに従ってＩｒ（１１１）ピーク強度が大きくなり、５ｎｍより厚いＴｉ膜３５ａによってＩｒ膜３５ｂの結晶性が向上することがわかる。
【００９０】
以上のことから、Ｉｒ膜の下地としてＴｉ膜を用いることによりＩｒ膜の結晶性が著しく改善されることがわかったが、メモリ形成のプロセス上懸念点がある。
【００９１】
例えば、図４（ｂ）　、図５（ａ），（ｂ）　に示したように、スタック型の強誘電体キャパシタを形成した後のキャパシタ保護膜１９、層間絶縁膜２０或いは配線２１ａなどの各形成工程において、Ｔｉ膜１３の酸化により下部電極１５ａが絶縁体となる懸念である。
【００９２】
そこで、Ｔｉ膜の酸化による影響を調べるために以下の調査を行った。
【００９３】
まず、図９（ａ）　に示すように、シリコンウェハ４１上のＳｉＯ２膜４２の上にスパッタにより第１Ｐｔ膜４３とＴｉ膜をスパッタ法により順に形成し、この状態で酸素中で６５０℃のアニールを行ってＴｉ膜を酸化させてＴｉＯ２膜４４を形成した後に、ＴｉＯ２膜４４上に第２Ｐｔ膜４５を形成して、この後、再び、酸素中で６５０℃のアニールを行った。このように形成したＰｔ／ＴｉＯ２／Ｐｔ構造の抵抗に対するＴｉ膜の膜厚依存性を測定したところ、図９（ｂ）　に示すような結果が得られた。
【００９４】
図９（ｂ）　によれば、Ｔｉ膜の厚さが２０ｎｍ以上では抵抗が大きく、電極として機能しないことがわかる。ここでのＴｉ膜の厚さはスパッタ直後のものである。
【００９５】
以上のような実験結果によれば、下部電極１５ａを構成するＩｒ／Ｔｉ積層構造のＴｉ膜１２の厚さは、Ｔｉ膜の酸化を考慮すれば、５ｎｍ以上かつ２０ｎｍ以下である必要があり、望ましくは１０ｎｍ程度又は１０ｎｍ以下に調整すべきであることが分かった。
【００９６】
なお、下部電極を構成するＴｉ膜は必ずしも全てが酸化されるわけではなく、最悪の場合を考慮してＴｉ膜の膜厚を設定することになる。
【００９７】
Ｉｒ／Ｔｉ積層構造の下部電極１５ａの効果を確認するために、そのＴｉ膜の厚さを１０ｎｍとして下部電極１５ａ上にＣＶＤ法を用いてＰＺＴ膜を形成した。
【００９８】
ＰＺＴ成膜温度は５８０℃であり、Ｐｂ原料としてＰｂ（ＤＰＭ）２を０．３２ｍｌ／ｍｉｎ、Ｚｒ原料としてＺｒ（ｄｍｈｄ）４　を０．２ｍｌ／ｍｉｎ、Ｔｉ原料としてＴｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２を０．２ｍｌ／ｍｉｎ導入し、酸素分圧を５Ｔｏｒｒとした。有機原料はＴＨＦに０．３ｍｏｌ／ｌｉｔｔｅｒの濃度で溶解させ、液体の状態で気化器まで輸送した。また、気化器温度を２６０℃としてＴＨＦおよび有機ソースを気化し、これにより発生したガスを酸素と混合した後に、シリコンウェハ上にシャワーヘッドを介して吹き付けた。シリコンウェハ上での成膜時間を４２０秒とした。
【００９９】
これにより、得られたＰＺＴ膜の膜厚は１２０ｎｍであり、組成は、Ｐｂ／（Ｚｒ＋Ｔｉ）＝　１．１５、Ｚｒ／（Ｚｒ＋Ｔｉ）＝　０．４５であった。このようにして成膜されたＰＺＴ膜の２θ／θ法でのＸＲＤパターンを図１０（ａ）　に示す。比較例として、Ｉｒ単層からなる従来の下部電極上に形成したＰＺＴ膜の結果を図１０（ｂ）　示す。図１０（ａ）　と図１０（ｂ）　を比較すると、Ｉｒ／Ｔｉ　積層構造の下部電極を用いることにより、３８°付近のＰＺＴ（１１１）ピーク強度（図中矢印）が増加していることが分かる。
【０１００】
これらのＰＺＴ膜上にそれぞれスパッタ法によりＰｔからなる上部電極を形成してパターニングを経て強誘電体キャパシタを完成させ、６５０℃での酸素アニールを行った後に、各強誘電体キャパシタの電気的特性を評価したところ、図１１に示すような自発分極の駆動電圧依存性が表れた。
【０１０１】
従って、Ｉｒ／Ｔｉ　積層構造の下部電極を用いることにより、Ｉｒ単層構造の下部電極に比べて自発分極が増加することがわかる。例えば、１．８Ｖ駆動の場合に、Ｉｒ単層構造の下部電極上のＰＺＴ膜のヒステリシス特性の自発分極（残留分極）量２Ｐｒが３６μＣ／ｃｍ２　となるのに対し、Ｉｒ／Ｔｉ　積層構造の下部電極を用いることにより４５μＣ／ｃｍ２　となって２５％程度増加することがわかった。
【０１０２】
従って、下部電極としてＩｒ／Ｔｉ　積層電極を用いることにより、ＰＺＴ膜の配向性が向上し、その結果、自発分極が増加することがわかった。
【０１０３】
なお、本実施例では、ＰＺＴ膜（強誘電体膜）の形成にＭＯＣＶＤ法を用いたが、下部電極の配向性が向上することによりＰＺＴ膜の配向性および電気的特性の改善にも有効であることは、他のＰＺＴ成膜法でも同様であるため、スパッタ法、ゾルゲル法を用いて成膜したＰＺＴ膜にも適用可能である。例えば、下部電極材料として触媒作用の大きなプラチナを用いたくない場合に、Ｉｒ／Ｔｉ　積層構造を採用することは好ましい。
【０１０４】
次に、ＰＺＴ膜をＭＯＣＶＤ法で成膜する際の、酸化ガス分圧の制御方法についての例を示す。
【０１０５】
従来技術の欄でも述べた通り、有機原料がシリコンウェハに到達する前に酸化ガスと反応して分解すればＰＺＴ結晶の配向性が劣化する。しかし、酸化ガスを導入しないと、正常なＰＺＴ膜の結晶成長が行われない。このため、酸化ガスの分圧を精密に制御しなければ、ウェハ到達前の原料分解を抑制し、かつウェハ上でのＰＺＴ結晶成長を促進させることはできない。
【０１０６】
そこで、ＭＯＣＶＤ法を用いてＰＺＴ膜を形成する場合の酸化ガス分圧を変化させてＰＺＴ膜を第１導電膜上に形成した。なお、ＰＺＴ成膜温度は５８０℃であり、Ｐｂ原料としてＰｂ（ＤＰＭ）２、Ｚｒ原料としてＺｒ（ｄｍｈｄ）４　、Ｔｉ原料としてＴｉ（Ｏ−ｉＰｒ）２（ＤＰＭ）２を用い、酸素分圧は０．５〜５Ｔｏｒｒの範囲で変化させ、それぞれ厚さ１２０ｎｍのＰＺＴ膜を得た。酸素分圧の制御は、不活性ガスと酸素を混合し、その混合ガスの全流量を固定して、その流量比を変化させることで行った。これは、ガス全流量を変化させると、膜厚や組成の面内分布が変化してしまうからである。
【０１０７】
酸素ガスと不活性ガスの混合は、気化器と成膜チャンバの間に設けられた混合器の中で行われる。
【０１０８】
不活性ガスは薄膜堆積中に反応に寄与しないガスであり、窒素やアルゴン等が挙げられる。本実施形態では、不活性ガスとして窒素を用い、窒素と酸素の混合ガスの全流量を２５００ｓｃｃｍと一定にして、かつ酸素流量比をその全流量の１０％〜１００％で変化させて実験を行った。この際の、チャンバ内のその混合ガスの圧力を５Ｔｏｒｒとした。原料の流量は、組成がＰｂ／（Ｚｒ＋Ｔｉ）＝１．１５、　Ｚｒ／（Ｚｒ＋Ｔｉ）　＝０．４５となるように調整した。このようにして成膜されたＰＺＴ膜の２θ／θ法でのＸＲＤパターンを図１２に示す。
【０１０９】
図１２からわかるように、酸素分圧が１〜４Ｔｏｒｒの時、３８°付近のＰＺＴ（１１１）ピーク強度は最大となり、その範囲で酸素分圧を制御しないと、ＰＺＴ（１１１）ピーク強度は急激に減少してしまう。
【０１１０】
このＰＺＴ膜上にＰｔ上部電極をスパッタ法により形成した。そして、６５０℃での酸素アニールを行った後に、駆動電圧１．８ＶにてＰＺＴキャパシタの電気的特性を評価したところ、図１３に示すような結果が得られた。
【０１１１】
図１３は、自発分極の酸素分圧依存性を示す。ＰＺＴ（１１１）ピーク強度と同様に、酸素分圧が２Ｔｏｒｒの時の自発分極は最大となり、それを中心として±１Ｔｏｒｒの範囲に酸素分圧を制御しないと、自発分極は急激に減少してしまうことがわかる。これを考慮すると、図１２に示した酸素分圧は、２Ｔｏｒｒを中心として±１Ｔｏｒｒの範囲に酸素分圧を制御する必要がある。
【０１１２】
以上から、ＭＯＣＶＤ法を用いて、ＰＺＴ膜を形成する際の酸化ガス分圧は１Ｔｏｒｒ以上かつ３Ｔｏｒｒ以下であり、安定性やプロセスマージンを考慮に入れると、望ましくは酸化ガス分圧を２Ｔｏｒｒに設定すべきであることがわかった。
【０１１３】
なお、ＰＺＴ膜を形成する際には、酸素ガスの代わりにその他の酸化ガス、例えばＮ２Ｏ　やＯ３、ＮＯ２　を用いてもよい。
【０１１４】
以上の第１実施形態の説明ではＰＺＴ膜の形成を中心に述べたが、その他のＰＴ系膜の形成でも効果は同じである。さらにＰＺＴ／ＰＴの積層構造でも同様の効果が得られる。
【０１１５】
強誘電体メモリの動作マージンは、強誘電体キャパシタの自発分極と強い関係があり、自発分極が大きい本発明の強誘電体キャパシタを用いて強誘電体メモリを作製することは、そのデバイスの動作マージンを拡大させ、動作を安定化するのに寄与する。
（第２実施形態）
以下に、図１４〜図１８を参照して、本発明の第２実施形態に係る半導体装置の製造方法について説明する。図１４〜図１８はその半導体装置の製造工程を示す断面図である。
【０１１６】
第２実施形態により作成される半導体装置において、第１実施形態により作成される半導体装置と異なるところは、図１７（ａ）に示すように、強誘電体キャパシタＱの下部電極のＩｒ膜６５ｂとＴｉ膜６１の間に酸素バリアメタル層６２が設けられ、かつ、Ｔｉ膜６１及び酸素バリアメタル層６２はＩｒ膜６５ｂよりも小さくパターニングされている点である。さらに、Ｔｉ膜６１及び酸素バリアメタル層６２の側面は酸化防止絶縁膜６３により被覆されている点も第１実施形態と異なっている。Ｔｉ膜６１及び酸素バリアメタル層６２は強誘電体キャパシタＱの下部電極６５ａの一部を構成する。この場合、Ｔｉ膜６１により酸素バリアメタル層６２の結晶性が改善される。
【０１１７】
この実施形態に係る半導体装置の製造方法に関し、最初に、図１４（ａ）に示す断面構造を形成するまでの工程を説明する。
【０１１８】
図１４（ａ）の構造を得るための製造工程のうち、平坦化された層間絶縁膜８を形成する工程までは、図２（ａ）の構造を得るために第１実施形態で説明した工程と同じ工程を経る。即ち、その工程を経て、ＭＯＳトランジスタＴ１、Ｔ２と、ＭＯＳトランジスタＴ１、Ｔ２を覆うカバー絶縁膜７と、平坦化された第１層間絶縁膜８とが形成される。図１４（ａ）において、図２（ａ）と同じ符号は図２（ａ）と同じ要素を示している。
【０１１９】
平坦化された第１層間絶縁膜８を形成した後、レジストパターン（不図示）を用いて第１層間絶縁膜８とカバー絶縁膜７をエッチングすることにより、メモリセル領域の第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃの上にそれぞれ第１，第２及び第３のコンタクトホール５８ａ，５８ｂ，５８ｃを形成する。
【０１２０】
次に、第１層間絶縁膜８上面と第１〜第３のコンタクトホール５８ａ〜５８ｃ内面に、グルー膜５９ａとして厚さ２０ｎｍのチタン（Ｔｉ）膜と厚さ５０ｎｍの窒化チタン（ＴｉＮ　）膜をスパッタ法により順に形成する。さらに、ＷＦ６　を用いるＣＶＤ法によって、タングステン（Ｗ）膜５９ｂをグルー膜５９ａ上に成長してコンタクトホール５８ａ〜５８ｃ内を完全に埋め込む。
【０１２１】
続いて、タングステン膜５９ｂとグルー膜５９ａをＣＭＰ法により研磨して第１層間絶縁膜８の上面上から除去する。これにより、第１、第２及び第３のコンタクトホール５８ａ，５８ｂ，５８ｃ内にそれぞれ残されたタングステン膜５９ｂ及びグルー膜５９ａは、第１、第２及び第３の導電性プラグ６０ａ，６０ｂ，６０ｃとして使用される。第１、第２及び第３の導電性プラグ６０ａ，６０ｂ，６０ｃは、それぞれ第１、第２及び第３のｎ型不純物拡散領域５ａ，５ｂ，５ｃに接続される。また、第１の導電性プラグ６０ａは、後述するビット線に電気的に接続され、第２及び第３の導電性プラグ６０ｂ，６０ｃはそれぞれ後述するキャパシタに接続される。
【０１２２】
その後に、基板温度３５０℃、１２０秒の条件で第１層間絶縁膜８を窒素プラズマ雰囲気中に曝す。
【０１２３】
次に、図１４（ｂ）に示すように、第１〜第３の導電性プラグ６０ａ〜６０ｃの上と第１層間絶縁膜８の上に、５ｎｍ以上で２０ｎｍ以下、例えば１０ｎｍの厚さのチタン（Ｔｉ）膜を結晶性改善層６１としてスパッタにより形成する。結晶性改善層６１はこの上に形成される酸素バリアメタル層６２及びイリジウム膜６５ｂ等の結晶性を改善し、イリジウム膜６５ｂ等の上に形成されるキャパシタ強誘電体膜６６の膜質を良好に保つ。なお、結晶性改善層６１として、窒化チタン（ＴｉＮ）　膜の単層構造、又は、ＴｉＮ　上側層とＴｉ下側層の２層構造を採用してもよい。
【０１２４】
さらに、結晶性改善層６１上に導電性の酸素バリアメタル層６２としてイリジウム膜をスパッタにより形成する。酸素バリアメタル層６２は、第２，第３の導電性プラグ６０ｂ，６０ｃの異常酸化を防止するために十分な厚さに形成される。ここでは、その膜厚を２００ｎｍとする。
【０１２５】
次に、図１５（ａ）に示すように、マスク（不図示）を用いて、酸素バリアメタル層６２と結晶性改善層６１をエッチングすることにより、酸素バリアメタル層６２と結晶性改善層６１を第２、第３の導電性プラグ６０ｂ，６０ｃの上とその周辺に島状に残す。これにより、第１の導電性プラグ６０ａは露出する。その後に、マスクは除去される。
【０１２６】
次に、図１５（ｂ）に示すように、結晶性改善層６１、酸素バリアメタル層６２、及び第１層間絶縁膜５８の上に酸化防止絶縁膜６３としてＳｉＯＮ膜又はＳｉ３Ｎ４　膜をＣＶＤ法により例えば１００ｎｍの厚さに形成する。続いて、酸化防止絶縁膜６３の上に絶縁性密着層６４を形成する。絶縁性密着層６４として、例えばＴＥＯＳを用いるＣＶＤ法により１００ｎｍの厚さのＳｉＯ２膜を形成する。絶縁性密着層６４は後述するキャパシタ下部電極との密着性を向上させるために形成される。
【０１２７】
次に、図１６（ａ）に示すように、酸素バリアメタル層６２をストッパー層として機能させて、絶縁性密着層６４と酸化防止絶縁膜６３をＣＭＰにより研磨して酸素バリアメタル層６２の上面を露出させる。この状態で、結晶性改善層６１は酸素バリアメタル層６２と酸化防止絶縁膜６３によって覆われているので、酸化が防止される。
【０１２８】
次に、図１６（ｂ）に示すように、酸素バリアメタル層６２、酸化防止絶縁膜６３及び絶縁性密着層６４の上に第１導電膜６５ｂを形成する。第１導電膜６５ｂとして、例えば、厚さ１５０ｎｍのＩｒ膜をスパッタにより形成する。なお、第１導電膜６５ｂを形成する前又は後に例えば膜剥がれ防止のために絶縁性密着層６４をアニールする。アニール方法として例えば、アルゴン雰囲気中で７５０℃，６０秒のＲＴＡ（Ｒａｐｉｄ　ｔｈｅｒｍａｌ　Ａｎｎｅａｌｉｎｇ）を採用する。
【０１２９】
続いて、第１導電膜６５ｂ上に、第１実施形態と同様に、強誘電体膜６６を形成する。この場合、強誘電体膜６６はＭＯＣＶＤ法により形成されているので、成膜過程で結晶成長する。しかも、Ｔｉ膜（結晶性改善層）６１により、第１導電膜６５ｂ表面の（１１１）面の配向強度も高くなっているので、強誘電体膜６６の結晶性は向上する。従って、ＭＯＣＶＤ法を用いた場合、成長後の結晶化アニール処理は省略してもよい。
【０１３０】
さらに、強誘電体膜６６の上に、第１実施形態と同様に、第２導電膜６７をスパッタ法により形成する。
【０１３１】
その後に、第２導電膜６７上に、キャパシタ平面形状のハードマスク１８を形成する。
【０１３２】
次に、ハードマスク１８に覆われない領域の第２導電膜６７、強誘電体膜６６、第１導電膜６５ｂを順次エッチングすることにより、酸素バリアメタル層６２、絶縁性密着層６４及び酸化防止絶縁膜６３の上にキャパシタＱを形成する。ハードマスク１８は、キャパシタＱのパターン形成後に除去される。
【０１３３】
キャパシタＱは、図１７（ａ）に示すように、Ｔｉ膜６１、酸素バリアメタル層６２及び第１導電膜６５ｂよりなる下部電極６５ａと、強誘電体膜６６よりなる誘電体膜６６ａと、第２導電膜６７よりなる上部電極６７ａから構成される。続いて、エッチングによる強誘電体膜６６のダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含む炉内で行われる。
【０１３４】
上記の酸素雰囲気でのアニール処理において、酸化防止絶縁膜６３及び酸素バリアメタル層６２によって覆われた結晶性改善層６１は酸化されず、その抵抗の上昇は抑えられる。また、下部電極６５ａ直下の第２，第３の導電性プラグ６０ｂ、６０ｃの耐熱性は、第１導電膜６５ｂ及び酸素バリアメタル層６２を構成するＩｒ膜の総厚の酸素透過性で決まる。なお、上部電極が酸素透過を防止し得る膜を有している場合、上部電極も下方への酸素の透過を抑制し得る。また、下部電極６５ａ直下に位置しない第１の導電性プラグ６０ａの耐酸化性は、絶縁性密着層６４と酸化防止絶縁膜６３の酸素透過性で決まる。
【０１３５】
この場合、第１の導電性プラグ６０ａは絶縁性密着層６４と酸化防止絶縁膜６３の酸素に対する十分な耐性によって酸化が防止される。
【０１３６】
また、第２、第３の導電性プラグ６０ｂ、６０ｃは酸素バリアメタル層６２と第一導電膜６５ｂを構成する総厚４００ｎｍ以上のイリジウム膜により覆われている。ところで、イリジウム膜は、酸素含有雰囲気中で５５０℃の基板温度でアニールする際に下方への酸素の透過を防止するために例えば２００ｎｍの厚さを必要とし、さらに基板温度が１００℃上がる毎に膜厚１００ｎｍずつを必要とする。
【０１３７】
従って、酸素雰囲気中、基板温度６５０℃でのアニール処理において、総厚４００ｎｍ以上のイリジウム膜は下方への酸素の透過を有効に防止し得る。更に加えて、酸素バリアメタル層６２の側面及びその周辺部が酸化防止絶縁膜６３により覆われているため、第２、第３の導電性プラグ６０ｂ，６０ｃの異常酸化をより一層防止することができる。
【０１３８】
次に、図１７（ｂ）に示すように、キャパシタ保護膜１９をキャパシタＱ及び絶縁性密着層６４の上に形成する。続いて、キャパシタＱを酸素雰囲気内でアニールする。その後、プラズマＣＶＤ法により、第２層間絶縁膜２０をキャパシタ保護膜１９上に形成する。さらに、第２層間絶縁膜２０の上面をＣＭＰ法により平坦化する。
【０１３９】
この後には、図１８に示すように、第１実施形態と同じ工程によってキャパシタ保護膜１９、第２層間絶縁膜２０、第４導電性プラグ２１、導電性パッド２１ｂ、一層目配線２１ａ、第３層間絶縁膜２２、第５の導電性プラグ２３、ビット線６８等を形成する。なお、図１８において、図５（ｂ）と同じ符号は同じ要素を示している。
【０１４０】
上記したように本実施形態によれば、図１６（ｂ）に示すように、結晶性改善層６１としてのＴｉ膜上に酸素バリアメタル層６２が形成されているため、酸素バリアメタル層６２の（１１１）面の配向強度が高くなるので、酸素バリアメタル層６２の上に形成された第１導電膜６５ｂの（１１１）面の配向強度も高くなり、その上の強誘電体膜６６の結晶性を向上させることができる。
（第３実施形態）
次に、図１９〜図２２を参照して、本発明の第３実施形態に係る半導体装置の製造工程を説明する。図１９〜図２２はその製造工程断面図である。
【０１４１】
第３実施形態により作成される半導体装置において、第２実施形態により作成される半導体装置と異なるところは、Ｔｉ膜６１と、その上に形成されて、導電性プラグ６０ｂ、６０ｃを構成するタングステンの酸化を防止する酸素バリアメタル層６２ａとが、Ｉｒ膜６５ｂの大きさと同じ大きさにパターン形成されている点である。Ｔｉ膜６１及び酸素バリアメタル層６２ａはキャパシタＱの下部電極６５ａの一部を構成している。
【０１４２】
図１９（ａ）に示す構造を形成するまでの工程を説明する。
【０１４３】
まず、第１実施形態及び第２実施形態に示した工程に従って、シリコン基板１にＭＯＳトランジスタＴ１　，Ｔ２　を形成し、さらに、カバー膜７、第１層間絶縁膜８、第１〜第３の導電性プラグ６０ａ〜６０ｃを形成する。
【０１４４】
この後に、第１〜第３の導電性プラグ６０ａ〜６０ｃの上と第１層間絶縁膜８の上に、チタン（Ｔｉ）膜を結晶性改善層６１としてスパッタにより形成する。チタン膜の膜厚は酸化されても導電性を確保できる厚さが好ましく、５ｎｍ以上で２０ｎｍ以下、例えば１０ｎｍの厚さとする。結晶性改善層６１としてＴｉＮ　膜の単層構造、又は、ＴｉＮ　上側層とＴｉ下側層の２層構造を採用してもよい。
【０１４５】
さらに、結晶性改善層６１上に導電性の酸素バリアメタル層６２ａとしてイリジウム膜をスパッタにより形成する。酸素バリアメタル層６２ａは、酸素雰囲気中でのアニールの際に第２，第３の導電性プラグ６０ｂ，６０ｃの異常酸化を防止するため、十分な厚さに形成される。この実施形態では、その膜厚を４００ｎｍとする。これらの結晶性改善層６１及び酸素バリアメタル層６２ａは、後述するキャパシタＱの下部電極６５ａの一部を構成する。
【０１４６】
続いて、酸素バリアメタル層６２ａのうち第２、第３の導電性プラグ６０ｂ，６０ｃの上とその周辺の領域にマスクＭ２　として窒化チタン、酸化シリコン等のハードマスクを形成する。マスクＭ２　の平面形状は後述するキャパシタの下部電極６５ａの形状とする。
【０１４７】
次に、図１９（ｂ）に示すように、マスクＭ２　に覆われない領域の酸素バリアメタル層６２ａ及び結晶性改善層６１をエッチングすることにより、酸素バリアメタル層６２ａ及び結晶性改善層６１を第２、第３の導電性プラグ６０ｂ，６０ｃの上とその周辺にキャパシタの大きさに残す。ここで、第１の導電性プラグ６０ａは露出する。続いて、マスクＭ２　は除去される。
【０１４８】
その後に、図２０（ａ）に示すように、第１の導電性プラグ６０ａ、結晶性改善層６１、酸素バリアメタル層６２ａ及び第１層間絶縁膜８の上に、第２実施形態と同様な条件で、酸化防止絶縁膜６３と絶縁性密着層６４を順に形成する。さらに、図２０（ｂ）に示すように、酸素バリアメタル層６２ａをストッパー膜として機能させて、ＣＭＰにより絶縁性密着層６４と酸化防止絶縁膜６３を研磨することにより酸素バリアメタル層６２ａの上面を露出させる。これにより、酸素バリアメタル層６２ａ、酸化防止絶縁膜６３及び絶縁性密着層６４の上面はほぼ平坦になる。
【０１４９】
この後に、図２１（ａ）に示すように、第２実施形態と同様に、酸素バリアメタル層６２ａ、酸化防止絶縁膜６３及び絶縁性密着層６４の上に、第１導電膜６５ｂとして例えば厚さ１５０ｎｍのＩｒ膜をスパッタにより形成する。なお、第１導電膜６５ｂを形成する前又は後に膜剥がれ防止のために絶縁性密着層６４をアニールする。
【０１５０】
続いて、第１実施形態で示した条件により、第１導電膜６５ｂ上に強誘電体膜６６を形成する。この場合、強誘電体膜６６はＭＯＣＶＤ法により形成されているので、成膜過程で結晶成長する。しかも、Ｔｉ膜（結晶性改善層）６１により、第１導電膜６５ｂ表面の（１１１）面の配向強度も高くなっているので、強誘電体膜６６の結晶性は向上する。従って、ＭＯＣＶＤ法を用いた場合、成長後の結晶化アニール処理は省略してもよい。
【０１５１】
さらに、強誘電体膜６６の上に、第２導電膜６７として例えば厚さ２００ｎｍのＩｒＯ２膜をスパッタ法により形成する。
【０１５２】
次いで、第２導電膜６７上にＴｉＮ　膜とＳｉＯ２膜を順に形成し、これらの膜をパターニングして、ハードマスク１８を形成する。ハードマスク１８は、第２、第３の導電性プラグ６０ｂ，６０ｃの上方で酸素バリアメタル層６２ａとほぼ同じキャパシタ形状にパターニングされる。
【０１５３】
続いて、第１実施形態と同じ条件によって、ハードマスク１８に覆われない領域の第２導電膜６７、強誘電体膜６６及び第１導電膜６５ｂを順次エッチングする。その後に、ハードマスク１８を除去する。
【０１５４】
以上により、図２１（ｂ）に示すように、第１層間絶縁膜８上にはキャパシタＱが形成される。キャパシタＱの下部電極６５ａは第１導電膜６５ｂ、酸素バリアメタル層６２ａ及びＴｉ膜６１によって構成される。また、キャパシタＱの誘電体膜６６ａは強誘電体膜６６から構成され、さらにキャパシタＱの上部電極６７ａは第２導電膜６７から構成される。
【０１５５】
次いで、エッチングによる強誘電体膜６６のダメージを回復するために、酸素雰囲気中、基板温度６５０℃、６０分間の条件でアニールを行う。この場合、導電性プラグ６０ｂ、６０ｃを覆う酸素バリアメタル層６２ａの厚さが４００ｎｍ以上となっており、かつ酸素バリアメタル層６２ａの側面及びその周辺部が酸化防止絶縁膜６３により覆われているため、下層への酸素の透過が有効に防止されて導電性プラグ６０ｂ、６０ｃの異常酸化が防止される。
【０１５６】
この後には、図２２に示すように、第１実施形態と同じ工程によってキャパシタ保護膜１９、第２層間絶縁膜２０、第４導電性プラグ２１、導電性パッド２１ｂ、一層目配線２１ａ、第３層間絶縁膜２２、第５の導電性プラグ２３、ビット線６８等を形成する。なお、図２２において、図５（ｂ）と同じ符号は図５（ｂ）と同じ要素を示している。
【０１５７】
上記したように本実施形態によれば、結晶性改善層６１としてＴｉ膜を採用することにより、酸素バリアメタル層６２ａを通して下部電極６５ａ上面での（１１１）面の配向強度が高くなるので、下部電極６５ａ上に形成される強誘電体膜６６の結晶性が改善される。
（付記１）絶縁膜の上に順に形成されるチタン膜とイリジウム膜の積層構造を有する下部電極と、
前記下部電極の上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と
からなる強誘電体キャパシタ。
（付記２）前記チタン膜の膜厚は、５ｎｍ以上であって２０ｎｍ以下であることを特徴とする付記１に記載の強誘電体キャパシタ。
（付記３）前記チタン膜は酸化されていることを特徴とする付記１に記載の強誘電体キャパシタ。
（付記４）前記下部電極の積層構造は前記イリジウム膜の上に他の導電膜を有し、かつ前記チタン膜及び前記イリジウム膜の側面は酸化防止絶縁膜により被覆されていることを特徴とする付記１乃至３のいずれか一に記載の誘電体キャパシタ。
（付記５）前記イリジウム膜の膜厚が前記強誘電体膜のアニール温度で下方への酸素の透過を防止し得る厚さに形成されていることを特徴とする付記４記載の誘電体キャパシタ。
（付記６）前記下部電極のチタン膜とイリジウム膜の間に酸素バリアメタル層が設けられ、かつ前記チタン膜と前記酸素バリアメタル層の側面は、酸化防止絶縁膜により被覆されていることを特徴とする付記１乃至３のいずれか一に記載の誘電体キャパシタ。
（付記７）前記チタン膜及び前記酸素バリアメタル層はその上の前記イリジウム膜よりも小さくパターン形成されていることを特徴とする付記６記載の誘電体キャパシタ。
（付記８）前記酸素バリアメタル層の材料はイリジウムであり、かつ前記酸素バリアメタル層と前記その上のイリジウム膜との総厚が前記強誘電体膜のアニール温度で下方への酸素の透過を防止し得る厚さに形成されていることを特徴とする付記６又は７記載の誘電体キャパシタ。
（付記９）　前記絶縁膜は半導体基板上方に形成され、
前記半導体基板の表層には不純物拡散領域が形成され、
前記絶縁膜には前記下部電極の下面に接続されて前記不純物拡散領域に電気的に接続される導電性プラグが形成されている
ことを特徴とする付記１乃至８のいずれか一に記載の強誘電体キャパシタ。
（付記１０）付記１乃至９のいずれか一に記載の強誘電体キャパシタを有することを特徴とする強誘電体メモリ。
（付記１１）絶縁膜の上にチタン膜とイリジウム膜を順に形成して第１導電膜とする工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入してＭＯＣＶＤ法により強誘電体膜を前記第１導電膜上に形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの形成方法。
（付記１２）絶縁膜の上に第１導電膜を形成する工程と、
成膜雰囲気中に有機ソースと酸化ガスを導入するとともに前記酸化ガスの分圧を１Ｔｏｒｒ以上で３Ｔｏｒｒ以下としてＭＯＣＶＤ法により強誘電体膜を前記第１導電膜上に形成する工程と、
前記強誘電体膜の上に第２導電膜を形成する工程と、
前記第２導電膜をパターニングしてキャパシタ上部電極を形成する工程と、
前記強誘電体膜をパターニングしてキャパシタ誘電体膜を形成する工程と、
前記第１導電膜をパターニングしてキャパシタ下部電極を形成する工程と
を有することを特徴とする強誘電体キャパシタの形成方法。
（付記１３）前記酸化ガスの分圧は２Ｔｏｒｒであることを特徴とする付記１２に記載の強誘電体キャパシタの形成方法。
（付記１４）前記酸化ガスは、不活性ガスを混合することによって前記酸化ガス分圧を制御することを特徴とする付記１２又は１３に記載の強誘電体キャパシタの形成方法。
（付記１５）前記酸化ガスと前記不活性ガスの混合ガスにおいて、前記酸化ガスの流量比を２０％以上６０％以下とすることを特徴とする付記１４に記載の強誘電体キャパシタの形成方法。
（付記１６）前記酸化ガスの前記流量比は４０％であることを特徴とする付記１４又は１５に記載の強誘電体キャパシタの形成方法。
（付記１７）前記不活性ガスは、窒素又はアルゴンであることを特徴とする付記１４乃至１６のいずれか一に記載の強誘電体キャパシタの形成方法。
（付記１８）前記酸化ガスは酸素であることを特徴とする付記１１乃至１７のいずれか一に記載の強誘電体キャパシタの形成方法。
（付記１９）前記強誘電体膜は、ＰＺＴとＰＴの積層膜、ＰＺＴ膜、ＰＴ膜のいずれかであることを特徴とする付記１１乃至１８のいずれか一に記載の強誘電体キャパシタの形成方法。
（付記２０）前記絶縁膜は半導体基板の上に形成されていることを特徴とする付記１１乃至１９のいずれか一に記載の強誘電体キャパシタの形成方法。
【０１５８】
【発明の効果】
以上述べたように本発明によれば、チタンとイリジウムの積層構造を有する下部電極の上に強誘電体膜と上部電極を形成してキャパシタを構成しているので、チタン膜上のイリジウム膜の（１１１）強度はプラチナの（１１１）強度に近くなるので、その上に形成される強誘電体膜、特にＭＯＣＶＤ法により形成される強誘電体膜の膜質を良くすることができる。
【０１５９】
また、イリジウム膜の下のチタン膜の膜厚を５ｎｍ以上であって２０ｎｍ以下、特に１０ｎｍ以下としたので、チタン膜が酸化されても抵抗の上昇が抑制されるので、下部電極の下面に導電性プラグを直に接続する場合であっても、導電性プラグと下部電極を良好にコンタクトすることができる。
【０１６０】
さらに、酸化ガスと有機ソースを用いてＭＯＣＶＤ法によりキャパシタ用強誘電体膜を形成する場合に、酸化ガスの分圧を１Ｔｏｒｒ以上で３Ｔｏｒｒ以下にするようにしたので、有機ソースと酸化ガスの反応をウェハ表面で行わせることが可能になり、強誘電体膜の膜質を従来よりも良好にすることができる。
【０１６１】
そのような酸化ガスの分圧の調整は、窒素、アルゴンなどの不活性ガスを酸素ガスに混合させることにより容易になる。
【図面の簡単な説明】
【図１】図１（ａ）、（ｂ）は、強誘電体キャパシタの一般的形成工程を示す断面図である。
【図２】図２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図３】図３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図４】図４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図５】図５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図６】図６（ａ）〜（ｃ）は、従来の下部電極として用いられる金属膜を有する第１、第２のサンプルと、本発明の第１実施形態の下部電極として用いられるＩｒ／Ｔｉ積層膜を有する第３のサンプルを示す断面図である。
【図７】図７は、強誘電体キャパシタの下部電極として従来用いられているＰｔ、Ｉｒの（１１１）半値幅と、本発明の第１実施形態に用いられるＩｒ／Ｔｉの（１１１）半値幅を示す図である。
【図８】図８は、本発明の下部電極に用いられるＩｒ／ＴｉのＩｒ（１１１）ピーク強度の膜厚依存性を示す図である。
【図９】図９（ａ）、（ｂ）は、本発明の第１実施形態のキャパシタ下部電極の一部を構成するＴｉ膜の酸化による抵抗値測定のためのサンプルとその測定結果を示す図である。
【図１０】図１０（ａ）、（ｂ）は、本発明の第１実施形態の下部電極上のＰＺＴ膜と、従来の下部電極上のＰＺＴ膜のそれぞれの２θ／θ法でのＸＲＤパターンを示す図である。
【図１１】図１１は、本発明の第１実施形態の強誘電体キャパシタと従来の強誘電体キャパシタのそれぞれの自発分極特性を示す図である。
【図１２】図１２は、本発明の第１実施形態に係る強誘電体キャパシタを構成するＰＺＴ膜をＣＶＤ法により形成する場合の酸素分圧に対する（１１１）面の強度の相違を示す図である。
【図１３】図１３は、本発明の第１実施形態に係る強誘電体キャパシタを構成するＰＺＴ膜をＣＶＤ法により形成する場合の酸素分圧に対する自発分極特性を示す図である。
【図１４】図１４（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図１５】図１５（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図１６】図１６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図１７】図１７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【図１８】図１８は、本発明の第２実施形態に係る半導体装置の形成工程を示す断面図（その５）である。
【図１９】図１９（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その１）である。
【図２０】図２０（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その２）である。
【図２１】図２１（ａ）、（ｂ）は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その３）である。
【図２２】図２２は、本発明の第３実施形態に係る半導体装置の形成工程を示す断面図（その４）である。
【符号の説明】
１…シリコン（半導体）基板、２…素子分離絶縁膜、３…ゲート絶縁膜、４ａ，４ｂ…ゲート電極、５ａ，５ｂ，５ｃ…不純物拡散領域、６…サイドウォールスペーサ、７…カバー絶縁膜、８…第１層間絶縁膜、９、６０ａ…第１導電性プラグ、１０ａ，６３…酸化防止絶縁膜、１１ａ，６０ｂ…第２導電性プラグ、１１ｂ，６０ｃ…第３導電性プラグ、１２，６１…Ｔｉ膜（結晶性改善層）、１３，６５ｗ…Ｉｒ膜、１５，６５…第１導電膜、１５ａ，６５ａ…下部電極、１６，６６…強誘電体膜、１６ａ，６６ａ…誘電体膜、１７，６７…第２導電膜、１７ａ，６７ａ…上部電極、１８…ハードマスク、１９…保護膜、２０…第２層間絶縁膜、２１…第４導電性プラグ、２２…第３層間絶縁膜、２３…第５導電性プラグ、６２…酸素バリアメタル層。
【図１】
2004006593.tif 000003
【図２】
2004006593.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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