(57)【要約】【課題】良好な電気的特性を有し、かつ信頼性の高い薄膜トランジスタを提供する。【解決手段】低融点基板上に形成された薄膜トランジスタが、低融点基板と、低融点基板上に設けられ、第１導電型のソース領域及びドレイン領域と、その間に挟まれ第１導電型キャリアが走行するチャネル領域とを含む多結晶シリコン層と、多結晶シリコン層上に設けられたゲート絶縁膜と、ゲート絶縁層上に設けられたゲート電極とを含み、更に、多結晶シリコンからなりチャネル領域に接したキャリア供給層を含み、キャリア供給層からチャネル領域に第２導電型キャリアを供給して、チャネル領域での空乏層の延びを抑制する。【選択図】　図１
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【特許請求の範囲】
【請求項１】
低融点基板上に形成された薄膜トランジスタであって、
低融点基板と、
該低融点基板上に設けられた多結晶シリコン層であって、第１導電型のソース領域及びドレイン領域と、該ソース領域と該ドレイン領域に挟まれ第１導電型キャリアが走行するチャネル領域とを含む該多結晶シリコン層と、
該多結晶シリコン層上に設けられたゲート絶縁膜と、
該ゲート絶縁層上に設けられたゲート電極とを含み、
更に、多結晶シリコンからなり、該チャネル領域に接したキャリア供給層を含み、該キャリア供給層から該チャネル領域に第２導電型キャリアを供給して、該チャネル領域での空乏層の延びを抑制することを特徴とする薄膜トランジスタ。
【請求項２】
上記キャリア供給層が上記低融点基板上に設けられ、上記チャネル領域が、該キャリア供給層を覆うように設けられたことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
上記キャリア供給層が上記低融点基板上に設けられ、上記チャネル領域が、該キャリア供給層に隣接するように設けられたことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
上記キャリア供給層が、上記チャネル領域中で上記第１導電型キャリアに印加される電界が４×１０５Ｖ／ｃｍ以下となるように、上記第２導電型キャリアを供給することを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
上記上記キャリア供給層が、接地されていることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項６】
更に、上記低融点基板上に絶縁層を含み、上記多結晶シリコン層と上記キャリア供給層が、該絶縁層上に設けられたことを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
上記低融点基板が、ガラス又はプラスチックからなることを特徴とする請求項１に記載の薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低温ポリシリコン技術を用いた薄膜トランジスタに関し、特に、ガラスやプラスチック等の低融点基板の上に形成された薄膜トランジスタに関する。
【０００２】
【従来の技術】
薄膜トランジスタは、画素のスイッチング素子や周辺駆動回路を構成する素子として、ガラスやプラスチックのような低融点の基板上に、例えば５００℃以下の低温プロセスを用いて作製される。このような低温プロセスで作製した場合、従来の高温プロセスで作製した場合と比較して、多結晶シリコン膜や酸化シリコン膜の結晶性が低下しトラップが発生しやすくなる。
薄膜トランジスタの特性の劣化原因の１つに、ホットキャリア効果がある。これは、薄膜トランジスタのチャネルを移動する電子に高電界が印加されて、高エネルギーのホットキャリアとなり、これがゲート酸化膜等に注入されて電子トラップや界面準位を形成する現象である。かかる電子トラップ等は、電子移動度等の電気的特性の劣化原因となり、薄膜トランジスタのスイッチング速度の低下等を招く。特に、低温プロセスで作製した薄膜トランジスタでは、上述のようにトラップが発生しやすく、素子特性の劣化が顕著であり、信頼性に問題があった。
【０００３】
これに対して、従来は、薄膜トランジスタにＬＤＤ構造を採用して内部電界を緩和することにより、ホットキャリアの発生を抑制し、素子特性の劣化を防止していた。図１１は、全体が５００で表される、ＬＤＤ構造を採用した従来の薄膜トランジスタの断面図である。
薄膜トランジスタ５００は、ガラス基板１０１を含む。ガラス基板１０１上には酸化シリコンからなるバッファ層１０２が設けられている。バッファ層１０２上には、ｉ−チャネル領域１０３を挟んで、ｎ−−ＬＤＤ領域１０４、ｎ＋−ソース／ドレイン領域１０５が形成されている。これらの領域は、ともに多結晶シリコン層からなる。これらの多結晶シリコン層上には、酸化シリコンからなるゲート絶縁膜１０６が設けられ、更に、ｉ−チャネル領域１０３の上方のゲート絶縁膜１０６上には、モリブデンからなるゲート電極１０７が設けられている。
薄膜トランジスタ５００では、ｉ−チャネル層１０３とｎ＋−ソース／ドレイン領域１０５との間に、低濃度のｎ−−ＬＤＤ領域１０４が存在するため、ｎ−−ＬＤＤ領域１０４で電界が緩和される。これにより、ホットキャリアの発生を抑制し、素子特性の劣化を防止している。
【０００４】
【発明が解決しようとする課題】
しかしながら、低濃度のｎ−−ＬＤＤ領域１０４は、同時に、抵抗領域でもあるため、薄膜トランジスタ１００を移動する電子の移動度が小さくなり、また、トランジスタのオン状態において、ソース、ドレイン間に流れる電流（オン電流）が小さくなるなど、良好な電気的特性が得られないという問題があった。
【０００５】
そこで、本発明は、良好な電気的特性を有し、かつ信頼性の高い薄膜トランジスタの提供を目的とする。
【０００６】
【課題を解決するための手段】
そこで、発明者らは、薄膜トランジスタの素子特性の劣化メカニズムを解析するとともに、チャネル領域に正孔を供給して空乏化を抑制することにより、素子特性の劣化を防止しつつ信頼性の高い薄膜トランジスタが得られることを見出し、本発明を完成した。
【０００７】
即ち、本発明は、低融点基板上に形成された薄膜トランジスタであって、低融点基板と、該低融点基板上に設けられた多結晶シリコン層であって、第１導電型のソース領域及びドレイン領域と、該ソース領域と該ドレイン領域に挟まれ第１導電型キャリアが走行するチャネル領域とを含む該多結晶シリコン層と、該多結晶シリコン層上に設けられたゲート絶縁膜と、該ゲート絶縁層上に設けられたゲート電極とを含み、更に、多結晶シリコンからなり該チャネル領域に接したキャリア供給層を含み、該キャリア供給層から該チャネル領域に第２導電型キャリアを供給して、該チャネル領域での空乏層の延びを抑制することを特徴とする薄膜トランジスタである。
かかる薄膜トランジスタでは、空乏層の延びを抑制することにより内部電界を小さくしトラップや界面準位の発生を防止できる。この結果、電気的特性に優れ、かつ信頼性の高い薄膜トランジスタを得ることができる。
【０００８】
上記キャリア供給層が上記低融点基板上に設けられ、上記チャネル領域が、該キャリア供給層を覆うように設けられたものであっても良い。
【０００９】
上記キャリア供給層が上記低融点基板上に設けられ、上記チャネル領域が、該キャリア供給層に隣接するように設けられたものであっても良い。
【００１０】
上記キャリア供給層は、上記チャネル領域中で上記第１導電型キャリアに印加される電界が４×１０５Ｖ／ｃｍ以下となるように、上記第２導電型キャリアを供給することが好ましい。
内部電界を４×１０５Ｖ／ｃｍ以下とすることにより、ホットキャリアの発生を抑制できるからである。
【００１１】
上記キャリア供給層は、接地されていることが好ましい。
【００１２】
更に、上記低融点基板上に絶縁層を含み、上記多結晶シリコン層と上記キャリア供給層が、該絶縁層上に設けられたものであっても良い。
【００１３】
上記低融点基板は、ガラス又はプラスチックからなることが好ましい。
【００１４】
【発明の実施の形態】
図１は、全体が１００で表される、本発明の実施の形態にかかる薄膜トランジスタであり、（ａ）は上面図、（ｂ）はＩ−Ｉ方向に見た場合の断面図である。薄膜トランジスタ１００は、ガラスやプラスチックからなる低融点の基板１を含む。基板１上には、ｐ−−キャリア供給層２が設けられている。基板１上には、更に、ｐ−−キャリア供給層２を覆うｉ−チャネル領域３と、ｉ−チャネル領域３を挟むｎ＋−ソース／ドレイン領域４とが設けられている。ｐ−−キャリア供給層２、ｉ−チャネル領域３、およびｎ＋−ソース／ドレイン領域４は、いずれも多結晶シリコンから形成される。ｉ−チャネル領域３、ｎ＋−ソース／ドレイン領域４の上には、酸化シリコンからなるゲート酸化膜５が設けられ、更に、ｉ−チャネル領域３の上方のゲート酸化膜５上に、モリブデンからなるゲート電極６が設けられている。
【００１５】
画素のスイッチング素子や周辺駆動回路等に使用される薄膜トランジスタ１００は、一般に、ゲート電極６に繰り返しパルス電圧を印加して使用する。後述のように、パルス電圧を印加した場合、空乏層が延びることによりソース／ドレイン領域の近傍に、例えば５．４×１０５Ｖ／ｃｍ程度の高電界がかかる。この結果、高電界中で発生したホットキャリアが多結晶シリコン層や結晶粒界にトラップされて電子トラップとなったり界面準位を形成する。かかる電子トラップ等は、移動度等の電気的特性を低下させ、画素のスイッチング不良等の原因となる。
【００１６】
これに対して、薄膜トランジスタ１００では、図１に示すように、ｉ−チャネル領域３の下部に、接地状態にあるｐ−−キャリア供給層２が設けられている。このため、ｐ−−キャリア供給層２からｉ−チャネル領域３に正孔が注入され、ｉ−チャネル領域３での空乏層の広がりが抑制される。この結果、ソース／ドレイン領域４の近傍の電界は、例えば８．４×１０４Ｖ／ｃｍ程度となり、ホットキャリアの発生が抑制でき、電子トラップや界面準位の発生を低減できる。
【００１７】
次に、従来構造の薄膜トランジスタで発生していた特性劣化の原因の、解析結果について説明する。
図２は、全体が２００で表される、ＬＤＤ構造を採用しないｎチャネルの薄膜トランジスタの断面図である。図２中、図１と同一符号は、同一又は相当箇所を示す。なお、薄膜トランジスタ２００では、膜厚が約８５ｎｍの酸化シリコンからなる絶縁層７が基板１上に設けられ、その上に、多結晶シリコンからなるチャネル領域３、ソース／ドレイン領域４が設けられている。
【００１８】
一般に、画素のスイッチング素子や周辺駆動回路等に使用される薄膜トランジスタは、繰り返しパルス（ストレスパルス）電圧をゲート電極に印加して使用する。ここでは、薄膜トランジスタ２００のゲート電極６には、＋１５Ｖ／−１５Ｖの繰り返しパルスを印加する。繰り返しパルスの周波数ｆは、０．５Ｈｚ〜５００ｋＨｚ、パルスの立ち上げ時間（−１５Ｖから＋１５Ｖにするのに要する時間）Ｔｒ、立ち下げ時間（＋１５Ｖから−１５Ｖにするのに要する時間）Ｔｆは、それぞれ１０〜２００ｎｓｅｃとする。
【００１９】
図３は、薄膜トランジスタ２００に一定の周波数での繰り返しパルスを印加した場合の、ゲートがオン状態におけるドレイン電流（オン電流）の経時変化を表したグラフである。図３中、横軸はゲート電圧、縦軸はドレイン電流（オン電流）を示す。符号（ａ）は、パルス電圧印加前のゲート電圧とドレイン電流との関係であり、（ｂ）、（ｃ）、（ｄ）、（ｅ）は、それぞれ１秒間、１０秒間、１００秒間、１０００秒間、パルス電圧を印加した時点におけるゲート電圧とドレイン電流との関係である（図４においても同じ）。図３から、パルス電圧を印加し続けると、ドレイン電流（オン電流）が次第に低下する傾向にあることがわかる。
【００２０】
図４は、パルス電圧を印加した場合の、移動度の経時変化を表したグラフである。図４中、横軸はゲート電圧、縦軸は電子の移動度を示す。図４から、パルス電圧を印加し続けると、移動度が次第に低下する傾向にあることがわかる。
【００２１】
図５は、パルス電圧の反復回数と移動度の劣化の関係を表したグラフであり、横軸は反復回数、縦軸はパルス電圧印加前の移動度（μ０）に対するパルス電圧印加後の移動度（μ）である。図５から、薄膜トランジスタ２００の特性の劣化は、パルス電圧の反復回数に依存することがわかる。
【００２２】
図６に、以上の解析結果から得られた、ｎチャネルの薄膜トランジスタ２００の、特性劣化のメカニズムのモデルを示す。図６において、（ａ）はオン状態、（ｂ）はオンからオフに移行する状態、（ｃ）はオフ状態を示す。なお、ここでは、ゲート領域、ソース領域は、共に０Ｖの電位となっている。
まず、（ａ）のオン状態では、ゲート電極に＋１５Ｖの電圧が印加される。この状態では、チャネル領域にｎチャネルが形成される。
（ｂ）の移行状態では、ゲート電極に印加する電圧を＋１５Ｖから−１５Ｖに変化させる。このため、ｎチャネルを形成していた電子が、電気的な反発力を受けてソース／ドレイン領域の方向に掃き出される。この結果、ソース／ドレイン領域の近傍で略５．４×１０５Ｖ／ｃｍ程度の高電界が電子にかかり、ホットキャリアが発生する。このホットキャリアによるＤＡＨＣ（Ｄｒａｉｎ　Ａｖａｌａｎｃｈｅ　Ｈｏｔ　Ｃａｒｒｉｅｒ）注入により、ソース／ドレイン領域の近傍に電子がトラップされたり界面準位が形成される。
（ｃ）のオフ状態では、このように、ソース／ドレイン領域の近傍に、多数の電子トラップや界面準位が形成されている。
【００２３】
即ち、ｎチャネルの薄膜トランジスタにパルス電圧を印加した場合の、オン電流や移動度等の特性劣化は、パルス電圧の立ち下げ時（移行時）に、ソース／ドレイン領域の近傍の多結晶シリコン中や結晶粒界にホットキャリアとなった電子がトラップされたり、界面準位が形成されることにより発生する。
なお、パルス電圧の立ち下げ時間が短くなるほど、パルス電圧の立ち下げ中にスイープアウトできない電子が増加する。このため、ソース／ドレイン領域近傍の高電界で加速されてホットキャリアとなる電子が多くなり、電子トラップや界面準位の量も増加する。この結果、薄膜トランジスタの特性劣化の程度も大きくなる。
【００２４】
以上の解析結果から明らかなように、ＬＤＤ構造を有しない従来構造のｎチャネルの薄膜トランジスタ２００では、特に、パルス電位の立ち下げ時に、ソース／ドレイン領域の近傍が高電界領域となって、ホットキャリアが発生し、かかるホットキャリアが結晶粒界等にトラップされたり界面準位を形成して、薄膜トランジスタの特性劣化の原因となる。
【００２５】
これに対して、本実施の形態にかかる薄膜トランジスタ１００（図１参照）は、かかる解析結果に基づいて発明されたものであり、以下に、従来構造の薄膜トランジスタ２００と同一条件で動作させた場合の、薄膜トランジスタ１００の特性を、薄膜トランジスタ２００と比較しながら説明する。
【００２６】
薄膜トランジスタ１００のゲート電極６には、＋１５Ｖ／−１５Ｖの繰り返しパルスを印加し、繰り返しパルスの周波数ｆは０．５Ｈｚ〜５００ｋＨｚ、パルスの立ち上げ時間Ｔｒ、立ち下げ時間Ｔｆは、それぞれ１０〜２００ｎｓｅｃとする。
ここでは、ｐ−−キャリア供給層２を接地電位（ＧＮＤ電位）とするが、正電位でも構わない。
【００２７】
薄膜トランジスタ１００では、接地されたｐ−−キャリア供給層２が設けられ、ｐ−−キャリア供給層２を覆うようにｉ−チャネル領域３が形成されている。
このため、ゲート電圧を＋１５Ｖから−１５Ｖに立ち下げる時に、ｐ−−キャリア供給層２からｉ−チャネル領域３に正孔が供給され、ゲート電極６の下方における空乏層の延びが抑制される。この結果、ソース／ドレイン領域４近傍での内部電界が小さくなり、ホットキャリアの発生が抑制でき、電子トラップ等を低減できる。
【００２８】
図７は、薄膜トランジスタにパルス電圧（繰り返しパルス）を印加した場合の、ｉ−チャネル領域３における電界の変化を示すグラフである。図７中、ゲート電極６に印加するパルス電圧の変化を破線で示す。また、本実施の形態にかかる薄膜トランジスタ１００（図１参照）の電界の変化を丸印で、従来構造の薄膜トランジスタ２００（図２参照）の電界の変化を三角印で示す。
図７から明らかなように、パルス電圧の立ち下げ時に、従来構造の薄膜トランジスタ２００では、電界の絶対値が略５．４×１０５Ｖ／ｃｍとなるのに対して、本実施の形態にかかる薄膜トランジスタ１００では、略８．４×１０４Ｖ／ｃｍとなり、発生する内部電界が１桁程度緩和されていることがわかる。
【００２９】
発明者らの知見によれば、電子に印加される電界が、略４×１０５Ｖ／ｃｍより大きくなると、インパクトイオン化によりホットキャリアが発生し易くなる。本実施に形態にかかる薄膜トランジスタ１００では、発生する電界が略４×１０５Ｖ／ｃｍ以下となるため、インパクトイオン化によるホットキャリアの発生を抑制できる。
【００３０】
図８は、薄膜トランジスタ１００に、図７と同様のパルス電圧（繰り返しパルス）を印加した場合の、ドレイン電流の変化を示すグラフである。図７中、ゲート電極６に印加するパルス電圧の変化を破線で示す。また、本実施の形態にかかる薄膜トランジスタ１００のドレイン電流の変化を丸印で、従来構造の薄膜トランジスタ２００のドレイン電流の変化を三角印で示す。ここで、ドレイン電流は、上述のオン電流に、ホットキャリアによるインパクトイオン化で発生した電流を加えた量となっている。
本実施の形態にかかる薄膜トランジスタ１００では、内部電界が１桁程度緩和されて電界が略４×１０５Ｖ／ｃｍ以下となるため、インパクトイオン化で発生する電流が大幅に減少している。
【００３１】
ここでは、ｎチャネルの薄膜トランジスタについて解析を行ったが、ｐチャネルの薄膜トランジスタについても同様の原因により特性が劣化する。但し、ｐチャネルの薄膜トランジスタでは、パルス電圧の立ち上げ時にソース／ドレイン近傍にホットキャリアが発生し、特性劣化の原因となる。
【００３２】
次に、図９を用いて、本実施の形態にかかる薄膜トランジスタ１００の製造方法について説明する。かかる製造方法は、以下の工程１〜５を含む。
【００３３】
工程１：図９（ａ）に示すように、低融点のガラスからなる低融点の基板１を準備する。ガラスには、例えば、コーニング社から商品名「１７３７」として供給されるガラスが用いられる。また、ガラス以外にプラスチック等を基板１に用いても構わない。
続いて、低温ＣＶＤ法を用いて、ノンドープの多結晶シリコン層１０を基板１の上に堆積する。低温ＣＶＤ法では、基板１の温度は、例えば４００℃以下に制御される。多結晶シリコン層１０は、例えば、膜厚は８５ｎｍ、不純物濃度は１０１５／ｃｍ３以下のオーダーとする。
【００３４】
工程２：図９（ｂ）に示すように、ＸｅＣｌパルスレーザ１５を多結晶シリコン層１０に照射し、多結晶シリコン層１０の結晶化を行う。ＸｅＣｌパルスレーザ１５は、例えば３００ｍＪ／ｃｍ２の熱量を有する。この結果、多結晶シリコン層１０の結晶粒径は略０．２〜０．３μｍとなる。
【００３５】
工程３：図９（ｃ）に示すように、多結晶シリコン層１０を所定の大きさにパターニングした後、例えば、基板温度３００℃程度でプラズマＣＶＤを行い、酸化シリコンからなるゲート酸化膜５を形成する。ゲート酸化膜５の膜厚は、例えば９５ｎｍである。
次に、一般的な、リソグラフィ技術を用いてレジストマスク２０を形成する。続いて、レジストマスク２０をイオン注入マスクに用いて、多結晶シリコン層１０中に、ボロン等のｐ型イオンを注入し、ｐ−−キャリア供給層２を形成する。ｐ−−キャリア供給層２のｐ型不純物濃度は、例えば１０１７〜１０１９／ｃｍ３のオーダーである。
【００３６】
工程４：図９（ｄ）に示すように、レジストマスク２０を除去した後、例えば、リフトオフ法を用いて、ｐ−−キャリア供給層２の上方にゲート電極６を形成する。ゲート電極６は、例えばモリブデンからなる。
続いて、ゲート電極６をイオン注入マスクに用いて、多結晶シリコン層１０中に、リン等のｎ型イオンを注入し、ｎ＋−ソース／ドレイン領域４を形成する。ｎ＋−ソース／ドレイン領域４のｎ型不純物濃度は、例えば１０×１０１９／ｃｍ３程度である。
図９（ｄ）に示すように、ｎ＋−ソース／ドレイン領域４は、ｐ−−キャリア供給層２の両側に、所定の間隔をおいて形成される。また、ｎ＋−ソース／ドレイン領域４に挟まれた、ノンドープの多結晶シリコン層１０は、ｉ−チャネル領域３となる。
【００３７】
工程５：図９（ｅ）に示すように、例えば窒化シリコンからなる保護膜２５をプラズマＣＶＤ法で形成する。続いて、保護膜２５をパターニングした後に、例えばアルミニウムからなるソース／ドレイン電極８を形成する。
以上の工程で、本実施の形態にかかる薄膜トランジスタが完成する。
【００３８】
なお、上述の製造方法では、直接、基板１の上に多結晶シリコン層１０を堆積したが、基板１上に酸化シリコン層を堆積した後に、多結晶シリコン層１０を堆積しても構わない。
【００３９】
図１０は、全体が１５０で表される、本実施の形態にかかる他の薄膜トランジスタである。図１０（ａ）に上面図、図１０（ｂ）に（ａ）をＸ−Ｘ方向に見た場合の断面図を示す。図１０中、図１と同一符号は、同一又は相当箇所を示す。
【００４０】
薄膜トランジスタ１５０では、薄膜トランジスタ１００のようにｉ−チャネル領域３の下方にｐ−−キャリア供給層２が設けられる代わりに、ｉ−チャネル領域３に隣接してｐ−−キャリア供給領域１２が形成されている。即ち、図１０（ａ）に示すように、ｉ−チャネル領域３に連続してｉ−多結晶シリコン層１３が設けられ、その中にｐ−−キャリア供給領域１２が設けられている。
ｉ−多結晶シリコン層１３の不純物濃度は、ｉ−チャネル領域３と同様で１０１５／ｃｍ３以下のオーダーである。また、ｐ−−キャリア供給領域１２のｐ型不純物濃度は、例えば１０１７〜１０１９／ｃｍ３のオーダーである。
【００４１】
薄膜トランジスタ１５０では、ｐ−−キャリア供給領域１２からｉ−チャネル領域３に正孔が供給され、空乏層の延びを抑制する。これにより、ソース／ドレイン領域４の近傍の内部電界が略４×１０５Ｖ／ｃｍ以下となり、ホットキャリアの発生が抑制でき、電子トラップや界面準位の発生を低減できる。
【００４２】
薄膜トランジスタ１５０の製造方法では、上述の薄膜トランジスタ１００の製造方法の工程２（図９（ｂ））において、基板１の上面に形成した多結晶シリコン層１０を、工程３においてパターニングし、図９（ｃ）に示すような多結晶シリコン層１０とこれに隣接するｉ−多結晶シリコン層１３を形成する。
続いて、ｉ−多結晶シリコン層１３にｐ型不純物１６をイオン注入してｐ−−キャリア供給領域１２を形成する。
他の工程は、薄膜トランジスタ１００と同様である。
【００４３】
以上で説明したように、本実施の形態にかかる薄膜トランジスタ１００、１５０は、ｐ−−キャリア供給層２やｐ−−キャリア供給領域１２を含み、ｉ−チャネル層３に正孔を供給することにより、空乏層の延びを抑制できる。この結果、ソース／ドレイン領域４近傍での、ｉ−チャネル層３の内部電界を低減でき、電子トラップや界面準位の発生を防止できる。
特に、薄膜トランジスタ５００のようにＬＤＤ構造を採用しないため、移動度やオン電流の低下等の、特性劣化を招くことなく電子トラップ等の発生を防止できる。
【００４４】
なお、本実施の形態では、ｎチャネルの薄膜トランジスタについて述べたが、本実施の形態にかかる構造は、ｐチャネルの薄膜トランジスタにも適用できる。かかるｐチャネルの薄膜トランジスタでは、上述の薄膜トランジスタ１００、１５０の、ｎ型とｐ型とを入れ替えた構造となる。
【００４５】
【発明の効果】
以上の説明から明らかなように、本発明にかかる薄膜トランジスタでは、移動度やオン電流の低下等の特性劣化を招くことなく内部電界を低減でき、電気的特性に優れ、かつ信頼性の高い薄膜トランジスタを得ることができる。
【図面の簡単な説明】
【図１】本実施の形態にかかる薄膜トランジスタであって、（ａ）は上面図、（ｂ）は断面図である。
【図２】従来の薄膜トランジスタの断面図である。
【図３】ゲート電圧とドレイン電流との関係を表すグラフである。
【図４】ゲート電圧と移動度との関係を表すグラフである。
【図５】パルス電圧の反復回数と移動度との関係を表すグラフである。
【図６】ｎチャネルの薄膜トランジスタの劣化モデルの概略図である。
【図７】ゲート電圧と電界との関係を表すグラフである。
【図８】ゲート電圧とドレイン電流との関係を表すグラフである。
【図９】本実施の形態にかかる薄膜トランジスタの製造工程の断面図である。
【図１０】本実施の形態にかかる他の薄膜トランジスタであって、（ａ）は上面図、（ｂ）は断面図である。
【図１１】従来構造の薄膜トランジスタであって、（ａ）は上面図、（ｂ）は断面図である。
【符号の説明】
１　基板、２　ｐ−−キャリア供給層、３　ｉ−チャネル領域、４　ｎ＋−ソース／ドレイン領域、５　ゲート酸化膜、６　ゲート電極、７　絶縁層、１００
薄膜トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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