(57)【要約】【課題】  常温で強磁性体からスピン分極されたキャリアを半導体に注入して得られるスピンバルブ効果から、メモリ及び論理素子への応用が可能なスピン注入素子及びスピン電界効果トランジスタを提供する。【解決手段】半導体基板と、該半導体基板の上面に磁性体により形成されたソース領域と、該ソース領域からスピン分極されたキャリアが注入される、前記半導体基板の上面に形成されたスピンチャンネル領域と、該スピンチャンネル領域を通過したスピンが検出される、前記半導体基板の上面に磁性体により形成されたドレーン領域と、を含むハイブリッド型磁性体／半導体スピン素子である。【選択図】      図５Ａ
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【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板の上面に磁性体により形成されたソース領域と、
該ソース領域からスピン分極されたキャリアが注入される、前記半導体基板の上面に形成されたスピンチャンネル領域と、
該スピンチャンネル領域を通過したスピンが検出される、前記半導体基板の上面に磁性体により形成されたドレーン領域と、
を含むことを特徴とするハイブリッド型磁性体／半導体スピン素子。
【請求項２】
前記磁性体が、大きなスピン分極を有する磁性金属であり、Ｆｅ、Ｃｏ、Ｎｉ、ＦｅＣｏ及びＮｉＦｅから選択される一つである、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項３】
前記磁性体が、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＧｅＭｎ及びＧａＭｎＮから選択される一つである、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項４】
前記磁性体がＣｒＯ2のような１００％のスピン分極を有する半金属である、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項５】
前記半導体がＳｉ、ＧａＡｓ、ＩｎＡｓ及びＧｅから選択される一つである、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項６】
前記スピンチャンネル領域がＳＯＩまたは化合物半導体の二次元電子ガス層である、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項７】
前記ソース領域及びドレーン領域が５〜１０００nmの範囲の線幅を有する、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項８】
前記ソース領域とドレーン領域間の間隔が１０nm〜１μmの範囲である、請求項７記載のハイブリッド型磁性体／半導体スピン素子。
【請求項９】
前記ソース領域及びドレーン領域が、互いに異なる線幅を有し、スピンスイッチングが所定の磁界範囲で反平行である、請求項７記載のハイブリッド型磁性体／半導体スピン素子。
【請求項１０】
前記ソース領域及びドレーン領域が形成された半導体基板の表面が１０〜５００nmの範囲の深さにエッチングされている、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項１１】
前記磁性体と半導体間の接触抵抗がオームまたはショットキーである、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項１２】
前記磁性体と半導体間に、０．５〜２nmの範囲の厚さのＡｌ2Ｏ3またはＡｌＮが中間膜として挿入され、それによりトンネリングによるスピン注入が発生する、請求項１記載のハイブリッド型磁性体／半導体スピン素子。
【請求項１３】
ゲートと、該ゲートの下部に形成された絶縁層と、該絶縁層の左右側に磁性体により形成されたソース領域及びドレーン領域と、前記絶縁層の下部に形成された二次元電子ガス層と、を含み、
前記ゲートに印加される電圧により、スピン分極されたキャリアの歳差運動を制御するようにスピン分極電界効果トランジスタに適用することを特徴とするハイブリッド型磁性体／半導体スピン素子。
【請求項１４】
半導体基板にキャリアが移動するチャンネル領域を形成する段階と、
前記チャンネル領域の左右の半導体基板の表面を１０〜５００nmの範囲の深さにエッチングする段階と、
前記チャンネル領域の左右のエッチングされた領域に磁性体によりソース領域及びドレーン領域を形成する段階と、
前記磁性体のソース領域及びドレーン領域に磁場を加えながら熱処理を行う段階と、
を順次行うことを特徴とするハイブリッド型磁性体／半導体スピン素子の製造方法。
【請求項１５】
前記熱処理段階が、磁性体の長軸方向に０．５〜５kOeの磁場を加えながら、真空雰囲気下で１００〜５００℃の温度で１０〜６０分間熱処理を行う、請求項１４記載のハイブリッド型磁性体／半導体スピン素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハイブリッド型磁性体／半導体スピン素子に関するものである。
【背景技術】
【０００２】
１９４８年にベル研究所で真空管に替るトランジスタが開発されて以来、シリコンＣＭＯＳ（complimentary metal oxide semiconductor）技術を基盤とする電子素子技術は、ムーアの法則（マイクロチップに格納し得るデータの量が１８ケ月毎に２倍ずつ増加するという法則）によって、目覚ましい発展を遂げてきた。しかし、過去４０年間の技術的進歩によって、現在、ムーアの法則に忠実に従う電子素子技術はほぼ飽和状態にあり、今後２０年後には、半導体素子のサイズがシリコンの格子常数（約０．５４nm）に到達し、事実上素子の作製が不可能になることが予想される。したがって、新しい次世代素子の出現が至急に要求されている。
【０００３】
これに対する代案として、ナノ技術を利用したＣＭＯＳ技術を深化して、ナノサイズのゲートを有するＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）の開発を始めとして、ＳＥＴ（single electron transistor）、並びに量子点（quantum dot）を利用したメモリ及び論理素子の開発が急激に進んでいる。また、最近、高分子を利用した薄膜トランジスタ（thin film transistor）が開発され、多様な論理回路を高分子薄膜により製造することができるということが証明されたことにより、分子操作による多様な分子電子（molecular electronics）素子が開発されている。このような分子電子素子分野は、半導体を基盤とする現在の電子素子技術と異なり、新しい材料を利用して次世代電子素子を開発するためにある。
【０００４】
現在までの半導体電子素子は、電子の二つの特性である電荷及びスピンの間で、スピンを無視してキャリアの電荷（負の電荷を有する電子及び正の電荷を有する正孔）のみを電気場により制御する。シリコン半導体産業の背景には、スピンに依存する電子移動（spin-dependent electron transport）を実現しようとする一部の科学者らの絶えない努力の結果として、電子の電荷と共にスピンの自由度を考慮して電子素子を開発しようとする新しいパラダイムのスピントロニクス（spintronics;spinとelectronicsとの合成語）技術が近来、科学技術界において大きな関心を引いている。これは、既存の電子素子と比較して、スピン電子素子が固有の非揮発性（non-volatility）と共に超高速及び超低電力のような特性を有しているため、今後のナノ技術の発展と共に次世代電子素子の革命的成長を主導することが展望されている。
【０００５】
代表的な例として、再生ヘッドは、１９８８年に発見された強磁性金属と常磁性金属との積層構造から発生する巨大磁気抵抗（giant magnetoresistance、以下、「ＧＭＲ」と略称する。）現象を利用したものである。このようなＧＭＲ現象は、初めＦｅ／Ｃｒ多層薄膜で発見され、超高真空（ultrahigh vacuum、ＵＨＶ）技術の進歩によって、欠陥のない均一のナノ厚さ（１nm以下）の多層薄膜の製造が可能になったためである。ＧＭＲ現象が実際の素子に応用されたのは、二つの強磁性金属層間にＣｕのような非磁性金属層を挿入することにより、各磁性層の磁化を独立して起こすことができるスピンバルブ（spin-valve）構造が開発された以後である。
【０００６】
このようなスピンバルブ構造の場合、挿入された非磁性金属層の厚さが充分に厚いため、隣接する二つの強磁性金属層間の磁気的結合を排除することで、数Ｏｅ程度の非常に小さな外部磁界にも敏感に反応し得るという利点がある。ＧＭＲ現象が発見された以後、スピントロニクス技術において最も著しい進歩の一つは、常温で磁性体／絶縁体／磁性体の薄膜構造から観察されるスピン分極された電子のトンネリング現象（ＴＭＲ：tunneling magnetoresistance）である。低温でこのようなＴＭＲ現象が発見されたのは３０年以上も前のことであるが、応用的な側面で非常に重要な常温トンネリング現象は１９９５年に発見された。
【０００７】
スピントロニクス研究分野の最も大きい関心は、電荷及びスピンの自由度を同時に考慮して、メモリ及び論理用トランジスタを具現することにある。スピン分極された電子を磁性金属から常磁性金属に注入するスピン注入（spin injection）の研究が一部進行している。スピン注入は、スピン蓄積（spin accumulation）のような興味深い現象を発生させるということが報告された。１９９３年、二つの磁性金属間にＡｕのような常磁性金属を挿入する構造を有し、一方の磁性金属をスピンソースとして使用して常磁性金属にスピンを注入し、注入されたスピンを他方の磁性金属により検出するスピンスイッチ貯蔵素子として、両極スピントランジスタ（bipolar spin transistor）が製造された。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかるに、このような従来の金属により構成されたスピントランジスタにおいては、スピン注入現象は実験的に証明されたが、インピーダンスが小さいためメモリ素子として使用することには限界があるという不都合な点があった。
【０００９】
本発明は、このような従来の課題に鑑みてなされたもので、常温で強磁性体からスピン分極されたキャリアを半導体に注入して得られるスピンバルブ効果を用いて、メモリ及び論理素子への応用が可能なスピン注入素子及びスピン電界効果トランジスタ、ならびにそれらを製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するため、本発明に係るハイブリッド型磁性体／半導体スピン素子においては、半導体基板と、該半導体基板上に磁性体により形成されたソース領域と、該ソース領域からスピン分極されたキャリアが注入される、前記半導体基板の上面に形成されたスピンチャンネル領域と、該スピンチャンネル領域を通過したスピンが検出される前記半導体基板の上面に磁性体により形成されたドレーン領域と、を含むことを特徴とする。
【００１１】
また、前記磁性体は、大きなスピン分極を有し、Ｆｅ、Ｃｏ、Ｎｉ、ＦｅＣｏ及びＮｉＦｅ中選択される一つの磁性金属である。またこの磁性体は、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＧｅＭｎ及びＧａＭｎＮのような磁性半導体から選択することができ、または、ＣｒＯ2のような１００％のスピン分極を有する半金属（half metal）であることができる。
【００１２】
また、前記半導体は、Ｓｉ、ＧａＡｓ、ＩｎＡｓ及びＧｅから選択される一つであることができる。また、前記スピンチャンネル領域は、ＳＯＩ（Si on insulator）または化合物半導体の二次元電子ガス層（two dimensional electron gas）により形成することができる。
【００１３】
また、前記ソース領域及びドレーン領域は、適用される素子の形態によって互いに異なる５〜１０００nmの範囲の線幅を有し、スピンスイッチングが所定の磁界範囲内で反平行（anti-parallel）になることができる。さらに、前記ソース領域とドレーン領域間の間隔は、１０nm〜１μmの範囲であることができる。
【００１４】
本発明に係るハイブリッド型磁性体／半導体スピン素子の製造方法においては、半導体基板にキャリアが移動するチャンネル領域を形成する段階と、前記チャンネル領域の左右の半導体基板の表面をエッチングする段階と、前記チャンネル領域の左右のエッチングされた領域に磁性体によりソース領域及びドレーン領域を形成する段階と、前記磁性体のソース領域及びドレーン領域に磁場を加えながら熱処理を行う段階と、を順次行うことを特徴とする。
【００１５】
また、前記素子は、半導体と磁性体との接触面を大きくし、スピン注入を容易にするため、半導体の表面を１０〜５００nmの範囲の深さにエッチングした後、ソース領域及びドレーン領域を形成することができる。
【００１６】
また、前記磁性体と半導体間の接触抵抗は、オーム（Ohmic）またはショットキー（Schottky）であることができる。また、磁性体と半導体間に、０．５〜２nmの範囲の厚さのＡｌ2Ｏ3及びＡｌＮのような中間膜を挿入して、トンネリングによるスピン注入を発生させることができる。
【００１７】
また、前記熱処理段階は、磁性体の長軸方向に０．５〜５kOeの磁場を印加しながら、真空雰囲気下で１００〜５００℃の温度で１０〜６０分間熱処理を行うことができる。
【００１８】
本発明は、ナノサイズの強磁性体電極を利用する非常に敏感な素子であるので、作製時に高度の清浄度を保つ必要があり、段階毎の移動は迅速でなければならない。
【発明の効果】
【００１９】
以上説明したように、本発明に係るハイブリッド型磁性体／半導体スピン素子及びその製造方法においては、従来の半導体トランジスタにおけるキャリアの電荷のみを電気場により制御することと異なり、ソース及びドレーンに磁性体を使用し、スピンを半導体に注入して検出することで、キャリアのスピンを利用するメモリ及び論理素子として応用することができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明に係る磁性体／半導体素子の製造方法及びその物理的特性を、実施形態に基づいて説明する。
【００２１】
基板としてＮ−型シリコンウエハの上面に、まず、シリコン界面での漏洩電流を防止するため、熱酸化方法を用いてシリコンダイオキサイド層（ＳｉＯ2）を約２０nmの厚さに成長させた。このように酸化膜を成長させた後、ダイシングソー（dicing saw）を利用して試片を１１．８×１１．８mmに切断した。
【００２２】
次いで、外部環境による汚染源を除去するため、表１に示した洗浄工程を施した。すなわち、サンプルを、ＴＣＥ、アセトン、メタノール及び脱イオン水（DI water）を用いて洗浄した後、Ｈ2ＳＯ4：Ｈ2Ｏ2が４：１の割合で混合された高温の酸性溶液に１０分間浸し、残留している表面の有機物質及び金属を完全に除去し、最後に、脱イオン水を用いて１０分間洗浄し、窒素ガスを用いて乾燥させた。
【００２３】
【表１】
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【００２４】
次いで、洗浄が終了した後、電極をパターニングするため、ＣＡＤを利用してマスクの上面に電極をデザインした。すなわち、磁場の方向による電極のスピンバルブ効果を得るため、注入口（source）及び検出口（drain）の線幅をそれぞれ１００nmと３００nmとに異なるように形成し、長さは２０μmに形成した。また二つの電極間の間隔は、１００nm〜１μmの範囲にし、スピン電子がシリコン内でどのような挙動を示すかを確認するため、チャンネルの長さを変化させた。
【００２５】
次いで、このように形成されたマスクを用いて、電子線露光装置によりパターニングした。この工程は、一般の写真露光工程とは異なり、露光マスクを用いることなくコンピュータにより制御される電子銃の電子線で多層感光膜上に露光させた後、ＭＩＢＫ：ＩＰＡ（３：１）溶液を用いて現像した。多層感光膜は、シリコン基板の水分を除去するため、フリーベーキング（free baking）を１６０℃で２分間行った後、スピンコーターを用いてコポリマー（copolymer）及びＰＭＭＡ４％を５０００rpmで塗布し、１７０℃でソフトベーキング（soft baking）を３分間行って３５０nmの厚さを有するように形成した。
【００２６】
感光膜を単一層でなく多層にした理由は、各層を分子量の異なる層で形成し、分子量の少ない下層の感光膜をより広く現像することで、電極を蒸着した後にリフトオフ（lift-off）工程を容易にするためである。
【００２７】
次いで、磁性体電極とシリコンとの接触面を最大にするため、パターニングされた部分をエッチングした。このとき、エッチングは、シリコンダイオキサイド及びシリコンの二つの層を次のような方法により同時に行った。すなわち、シリコンダイオキサイドは、ＢＯＥ（buffered oxide etchant）を用いて、常温でビーカーに満たしたエッチング溶液を磁石棒により攪拌しながら２０nmの湿式エッチングを行った。シリコンは、乾式エッチング（reactive ion etcher）装備を利用してエッチングした。このようなエッチングを行う前に、使用する反応チャンバの清潔を維持するため、酸素とアルゴンガスとの混合気体を用いてチャンバの内部の汚染源を除去した後、エッチング時に使用するＳＦ６ガスを用いて練習用サンプル（dummy wafer）をチャンバの内部に装着してチャンバの雰囲気を調節した。その後、事前準備が完了した後、圧力１００mtorr、パワー１００Watt、ＳＦ６ガスの流量２０sccmの条件で、サンプルを４０nm及び２８０nmエッチングした。
【００２８】
このようにエッチング工程が終了した後、ＤＣマグネトロンスパッタリングシステムを用いて強磁性体電極を蒸着した。蒸着前には必ず事前段階として、移動時に発生した自然酸化膜を除去するため、ＢＯＥ（buffered oxide etchant）溶液に暫く浸した後、きれいに洗浄して真空チャンバに装入した。このように酸化膜を徹底して除去する理由は、シリコンと電極間でスピン電子の注入及び検出が正しく行われるようにするためである。電極の蒸着も、チャンバの汚染源を除去するため、工程前に、１×１０-8torr以下の初期真空状態に維持し、約１０分間Ｆｅ16Ｃｏ84（スピン分極率：５２％）で事前スパッタリング（pre-sputtering）を行った後、本格的な電極の蒸着を行った。すなわち、強磁性電極の磁化容易軸を形成するため、電極の長軸方向に磁石を取付けて、それぞれ５５nm及び２９５nm蒸着した。一方、大気中で電極の表面が酸化することを防止するため、その直上にタンタル（Ｔａ）を５nm積層して保護膜を形成した。強磁性体電極の蒸着は、上記で適用したスパッタリングに限定されず多様な蒸着方法を用いることができる。
【００２９】
このように電極の蒸着が終了すると、パターニング時に用いた感光膜をリフトオフ（lift-off）するため、サンプルをアセトンが満たされた容器に入れて、感光膜が完全に除去されるまで約２４時間浸しておく。このとき、強磁性電極は非常に微細なサイズであるため、リフトオフ時に短絡しないように格別の注意を払わなければならない。
【００３０】
図１は、このような工程を経て作製されたスピン注入素子を示す模式図である。図示するように、基板１２の上面に、酸化膜１３が形成され、ソース及びドレーンとして、幅の異なる二つの電極１１、１４が形成されている。図２Ａ及び図２Ｂは、前記工程により作製された実際のスピン素子の写真で、符号２１及び２２は、磁性体により形成されたソース及びドレーンをそれぞれ示す。図２Ｂには、五つのソース及びドレーンアレイがＴｉ／Ａｕの接触パッド（contact pad）と共に示されている。
【００３１】
このような素子は、非常に小さいサイズであるため、直接測定することは不可能である。よって、抵抗が非常に小さい導体を充分に大きく作製して電極に接合することで測定できるようにしなければならない。したがって、測定時に加えた印加電圧を消滅させることなく強磁性電極に伝達し得る材料の選定、及び電極とパッド間の最適のオーム（Ohmic）接合を行い得るようにパッドをデザインすることが重要である。この材料として、金（Ａｕ）を選択した。しかし、金をシリコン基板上に直接蒸着することは二つの材料間の接合力がよくないため、その間にチタン（Ｔｉ）を蒸着することにした。また、接触パッドは、写真露光を利用して形成するため、クロム（Ｃｒ）膜が積層されたガラスマスク上にデザインしたパッドを作製した。また、パターニングは、写真露光装備を用いて最適の条件（ＡＺ−５２１４感光液を試片上に塗布した後、スピンコーターにより４０００rpmで回転させた後、７５℃のオーブン中で約１５分間ベーキングを行う。）で準備された試片に紫外線を約４．５秒間感光させて作製した後、現像液に浸して現像した。このようにパターニングされた試片を充分にきれいに洗浄した後、前述した二つの材料（Ｔｉ／Ａｕ）を、それぞれ２０nm及び２００nmの厚さで初期真空度が２×１０-6 torrの電子線蒸発蒸着器（e-beam evaporator）により順次蒸着した。このようにパッドを蒸着した後は、パターニングするために塗布した感光液を除去するため、アセトンを用いてリフトオフ（lift-off）を行った。このようにしてスピンバルブ効果を利用したシリコンナノスピン素子を作製した。
【００３２】
本発明に係るオーム（Ohmic）接合された二つのターミナル端子を有する素子は、高インピーダンス素子から発生する問題点を防止することができる。このことを強磁性体電極とシリコン間の垂直型接合を通してオームの挙動を示す素子を作製して特性を調べた。
【００３３】
図３は、強磁性電極と半導体間の接合特性を確認するために測定した電極／シリコン間の電流−電圧特性を示すグラフである。図示するように、ショットキー接合の挙動をなすもので、二つの接合間に何らの汚染源なしに完壁に接合されていることが確認された。また、電極／シリコン間のショットキーバリアによる熱イオンの放出によるショットキーバリアの高さを下記式により計算した。
【００３４】
【化１】
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【００３５】
上式中、−ｑΦbは、ショットキーバリアの高さ、Ａ*は、リチャードソン常数をそれぞれ示す。前記式により、バリアの高さとして０．４９eVが得られた。電極とシリコンとの接合面が素子においてどのくらい電流−電圧の特性に影響を与えかを調べるため、エッチング工程時、試片を６０nmと３５０nmとに分けて素子を作製した。
【００３６】
図４Ａ〜図４Ｃは、強磁性電極とシリコン間の接合面の差による電流−電圧の特性及びスピン移動を示す模式図である。図示するように、シリコン表面をエッチングしない場合（図４Ａ）は抵抗が数十ＭΩで、シリコンの表面を６０nmにエッチングした場合（図４Ｂ）も数十ｋΩで抵抗が非常に高い。しかし、シリコンの表面を３５０nmに充分にエッチングした場合（図４Ｃ）は抵抗が数百Ωであった。エッチングを充分にして強磁性電極とシリコン間の接合面を拡大させると、抵抗が顕著に減少することが分かった。しかし、工程上、エッチングを長くすることは、電極の短絡及び反応ガスによる素子の汚染の原因になるおそれがあるため、適切なエッチング条件を確立することが必要である。素子の基板として用いられたシリコンのドーピング濃度及び移動度をホール測定して求めた。
【００３７】
【化２】
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【００３８】
式中、ｎは電子濃度、ＶHはホール電圧、μnは電子の移動度をそれぞれ示す。上記式により計算すると、電子濃度は７．１×１０16cm-3、比抵抗は約５Ωcm、電子の移動度は９４８．６cm2／V-secであった。
【００３９】
本発明に係るシリコンナノスピン素子における抵抗の変化の測定は、電極の長軸方向（すなわち、長さ方向）に磁場を加えて変化させたとき、一番目の強磁性体電極（source）からスピン分極された電子をシリコン内に注入し、その情報を失うことなくシリコン内を移動させて二番目の電極（drain）から検出し、これにしたがって変化する電気的な信号の測定を意味する。
【００４０】
図５Ａ及び図５Ｂは、それぞれ電極の線幅が１００nm及び２００nmの素子と、１００nm及び３００nmの素子の磁気抵抗の変化を示すグラフである。図示するように、電極の線幅を１００nm（４１）及び２００nm（４２）とした場合、二つの電極の磁化方向が反平行（anti-parallel）を維持する区間が非常に短い（図５Ａ）。一方、電極の線幅が１００nm（４３）及び３００nm（４４）の場合、反平行の磁化方向を維持する区間が数十Ｏｅ程度に長い（図５Ｂ）。これは、線幅が３００nmの電極が有する形状磁気異方性による保磁力（coercivity）がこれよりも小さい線幅の電極の保磁力より小さいため、スイッチングが容易に行われることを確認することができる。よって、本発明により作製されたスピン素子からスピンバルブ効果を常温で確認した。
【００４１】
図６は、４〜３００Ｋでの温度変化による磁気抵抗比の変化を示すグラフである。本発明においてスピン素子の磁気抵抗の値は下記式により求めた。
【００４２】
【化３】
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【００４３】
温度変化による磁気抵抗の変化は殆ど発生することなく、常温まで約０．１％程度を維持されていることを確認することができた。
【００４４】
図７は、４Ｋで測定した磁界による磁気抵抗曲線の変化を示すグラフである。高い磁場の範囲（約２０kOe）では、磁場の強さが大きくなるほどシリコンによる磁気抵抗の変化（ordinary magnetoresistance）が大きく現れる。これは、電子がシリコン内を挙動していることを確認する典型的なローレンツ力（Lorentz force）の結果として判断される。
【００４５】
図８は、熱処理前後の磁界による磁気抵抗の変化を示すグラフである。スパッタリング法により蒸着された強磁性電極は、電極の内部に欠陥が存在するため、熱処理後に磁気抵抗の向上が認められた。本実施例においては、電極の長軸方向に磁場を約６００Oe加えながら１×１０-6 torrの真空雰囲気下で３００℃の温度で２０分間熱処理を行うことで、熱処理後、磁気抵抗が約８０％程度向上した。これは、強磁性電極の内部の欠陥が熱処理により安定した磁区（magnetic domain）を有するためであると判断される。
【００４６】
本発明により製造されたハイブリッド磁性体／半導体素子の一例として、スピントランジスタを図９に示す。前記スピントランジスタのソース１０１及びドレーン１０２として磁性体を使用した。スピン分極されたキャリアは、ソース１０１からチャンネル領域１０５に注入され、ドレーン１０２から検出される。チャンネル領域として化合物半導体の二次元電子ガス層（two dimensional electron gas）を利用することもできるが、この場合は、チャンネル領域に注入されたキャリアを外部磁場による抵抗の変化を利用して制御することができる。または、ゲート１０３の電圧により、チャンネル領域に注入されたスピン分極されたキャリアの歳差運動（precession）を制御することもできる。このような方法によりスピン分極電界効果トランジスタ（spin-polarized field effect transistor;spin FET）を具現した。図中の符号１０４及び１０６は、量子井戸構造（quantum well structure）のバリア層（絶縁層）を示したものである。
【図面の簡単な説明】
【００４７】
【図１】本発明に係るスピン注入素子を示す模式図である。
【図２Ａ】本発明により製造された一つのスピン素子を有する素子アレイの写真である。
【図２Ｂ】本発明により製造された複数のスピン素子を有するスピン素子アレイの写真である。
【図３】本発明に係る強磁性電極と半導体間の接合特性を確認するために測定した電極／シリコン間の電流−電圧特性を示すグラフである。
【図４Ａ】本発明に係る強磁性電極とシリコン間の接合面の差による電流−電圧の特性を示すグラフ及びシリコン表面をエッチングせずに電極を形成した場合のスピン移動を示す模式図である。
【図４Ｂ】本発明に係る強磁性電極とシリコン間の接合面の差による電流−電圧の特性を示すグラフ及びシリコン表面を６０nmエッチングして電極を形成した場合のスピン移動を示す模式図である。
【図４Ｃ】本発明に係る強磁性電極とシリコン間の接合面の差による電流−電圧の特性を示したグラフ及びシリコン表面を３５０nmエッチングして電極を形成した場合のスピン移動を示す模式図である。
【図５Ａ】電極の線幅が１００nm及び２００nmの素子の場合の磁気抵抗の変化を示すグラフである。
【図５Ｂ】電極の線幅が１００nm及び３００nmの素子の場合の磁気抵抗の変化を示すグラフである。
【図６】本発明に係るスピン注入素子の４〜３００Ｋの範囲の温度変化による磁気抵抗の変化を示すグラフである。
【図７】本発明に係るスピン注入素子の４Ｋで測定した磁界による磁気抵抗曲線の変化を示すグラフである。
【図８】本発明に係るスピン注入素子の熱処理前後の磁界による磁気抵抗の変化を示すグラフである。
【図９】本発明に係るスピン分極電界効果トランジスタの構造を示す縦断面図である。
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１】
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【図２Ａ】
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【図２Ｂ】
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