(57)【要約】【課題】組み込み自己検査回路を用いた半導体集積回路において故障診断時に必要となる被疑スキャンパス、故障観測タイミングの絞り込みを容易化する。【解決手段】パターン生成器１から複数のスキャンパス２１〜２９にテストパターンを供給し、出力応答を出力応答圧縮器に格納し、格納された値を期待値と比較することで故障の検出を行う半導体集積回路におけるＢＩＳＴ方式の組み込み自己検査回路において、前記の出力応答圧縮器を、複数のスキャンパス２１〜２９からの出力応答をいくつかのグループに分けた状態で格納する複数の出力応答圧縮器４ａ，４ｂ，４ｃに構成し、被疑スキャンパスと出力応答圧縮器４ａ，４ｂ，４ｃとの間に介挿したスキャンパス選択回路３により、前記複数のスキャンパスと前記複数の出力応答圧縮器との接続状態を切り換える。【選択図】　図１
2004093351.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＩテストを行うための複数のスキャンパスと、
前記複数のスキャンパスにテストパターンを供給するパターン生成器と、
前記複数のスキャンパスからの出力応答をいくつかのグループに分けた状態で格納する複数の出力応答圧縮器と、
前記スキャンパスと前記出力応答圧縮器との間に介挿されて前記複数のスキャンパスと前記複数の出力応答圧縮器との接続状態を切り換えるスキャンパス選択回路とを備えている組み込み自己検査回路。
【請求項２】
さらに、前記スキャンパス選択回路を制御して前記スキャンパスと前記出力応答圧縮器との接続状態を切り換えるためのタイミング信号を生成するタイミング信号生成器を備えている請求項１に記載の組み込み自己検査回路。
【請求項３】
ＬＳＩテストを行うための複数のスキャンパスと、
前記複数のスキャンパスにテストパターンを供給するパターン生成器と、
前記複数のスキャンパスからの出力応答を格納する出力応答圧縮器と、
前記出力応答圧縮器が格納した値に対する良否判定のタイミング信号を発生するとともに、前記タイミング信号を発生するクロックサイクル数をプログラム可能なタイミング信号生成器とを備えている組み込み自己検査回路。
【請求項４】
ＬＳＩテストを行うための複数のスキャンパスと、
前記複数のスキャンパスにテストパターンを供給するパターン生成器と、
前記複数のスキャンパスからの出力応答を格納する出力応答圧縮器と、
前記出力応答圧縮器の出力側に接続されて前記出力応答圧縮器とは別のクロックサイクルで動作するテンポラリレジスタとを備えている組み込み自己検査回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路の組み込み自己検査回路に関する。
【０００２】
【従来の技術】
ＬＳＩの検査においては、テスタを用いて検査系列の印加および出力応答の観測を行う。近年、ＬＳＩは大規模化、高速化が進んでおり、テスタの動作周波数がＬＳＩの動作周波数に追いつかないといった問題や、検査系列データがテスタメモリに対して大きすぎて格納できない等の問題が生じている。そこで、これらの問題を回避するための検査容易化設計方法の一つとして、組み込み自己検査（ＢＩＳＴ：Ｂｕｉｌｔ−ｉｎ　Ｓｅｌｆ　Ｔｅｓｔ）手法が提案されている。
【０００３】
組み込み自己検査とは、ＬＳＩに検査用回路を内蔵させ、ＬＳＩ内部で検査系列の生成や出力応答と期待値との比較を行うことにより、外部から検査系列を与えることなく、ＬＳＩ自身で検査を行うことができるようにしたものである（１９９０年、コンピュータサイエンスプレス（Ｃｏｍｐｕｔｅｒ　Ｓｃｉｅｎｃｅ　Ｐｒｅｓｓ）社発行、『Ｄｉｇｉｔａｌ　Ｓｙｓｔｅｍｓ　Ｔｅｓｔｉｎｇ　ａｎｄ　ＴｅｓｔａｂｌｅＤＥＳＩＧＮ』，１１章、ビルト−インセルフ−テスト（Ｂｕｉｌｔ−Ｉｎ　Ｓｅｌｆ−Ｔｅｓｔ）参照）。
【０００４】
組み込み自己検査回路を内蔵した半導体集積回路の検査においては、検査系列の生成、出力応答の観測が回路内部で行われるため、回路本来の動作周波数で検査することができ、また、回路内部からの良否判定信号のみを観測すれば検査が行えるなどの利点がある。
【０００５】
組み込み自己検査回路において、検査対象となるスキャンパスの出力は出力応答圧縮器に接続されており、パターン生成器からスキャンパスに対して供給された各パターンに対する出力応答は出力応答圧縮器で圧縮される。良否判定は、クロックカウンタからのタイミング信号を基に、全パターン印加後に出力応答圧縮器に残った値と期待値とを期待値比較器において比較することで行われる。この場合に、出力応答圧縮器に格納されている値は全パターンに対する複数のスキャンパスの出力応答が圧縮されたものである。
【０００６】
【発明が解決しようとする課題】
故障診断を行って故障箇所を特定する際には、どのスキャンパスで故障の影響が観測されたのかの情報や、どのパターンを印加したときに故障の影響が現れるのかの情報を得ることが必要である。
【０００７】
しかしながら、上記従来の手法では、出力応答圧縮器は単一であって、全パターンに対する複数のスキャンパスの出力応答が圧縮され、まとめられた状態で、単一の出力応答圧縮器に格納されるようになっている。そのため、故障に該当するスキャンパスはどれか、故障に該当するパターンはどれかについて、情報を取得することが困難になっている。
【０００８】
本発明は、このような事情に鑑みて創案されたものであり、故障に該当するスキャンパスやパターンを絞り込むことができる組み込み自己検査回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。前提として、ＬＳＩテストを行うための複数のスキャンパスと、前記複数のスキャンパスにテストパターンを供給するパターン生成器と、前記スキャンパスからの出力応答を格納する出力応答圧縮器とを備えている。このような構成の組み込み自己検査回路において、前記出力応答圧縮器について、前記複数のスキャンパスからの出力応答をいくつかのグループに分けた状態で格納する複数の出力応答圧縮器に分けている。さらに、前記複数のスキャンパスと前記複数の出力応答圧縮器との接続状態を切り換えるスキャンパス選択回路を備えている。
【００１０】
この構成による作用は次のとおりである。パターン生成器から複数のスキャンパスにテストパターンを印加し、複数のスキャンパスからの出力応答をグループに分けて複数の出力応答圧縮器に圧縮した状態で格納する。そして、出力応答圧縮器に格納されている値を期待値と比較し、期待値と一致するものと一致しないものとに区別する。いずれかの出力応答圧縮器において期待値との一致が実現しなかった場合、その出力応答圧縮器に接続されている複数のスキャンパスのいずれかにおいて故障の影響が出ていると考えられる。そのようなスキャンパスが被疑スキャンパスである。実際に問題のあるスキャンパスは１つかも知れないが、候補としては被疑スキャンパスは複数ある。スキャンパス選択回路を制御することにより、被疑スキャンパスが接続されるべき出力応答圧縮器を切り換えて、個別の出力応答圧縮器に振り分ける。この切り換え前においては、複数の被疑スキャンパスは同じ出力応答圧縮器に接続されていた。複数の被疑スキャンパスの接続先の出力応答圧縮器をスキャンパス選択回路によって切り換える。別々の出力応答圧縮器に振り分けられるように切り換える。すなわち、複数の被疑スキャンパスの出力応答がそれぞれ別の出力応答圧縮器で観測できるようにする。これにより、複数の被疑スキャンパスを、互いに影響を与え合うことなく、独立した状態で別個に観測することができる。複数の出力応答圧縮器において再び期待値比較を行うことにより、被疑スキャンパスをさらに絞り込むことができる。したがって、故障に該当するスキャンパスと正常なスキャンパスを容易に判別することや、どのスキャンパスに故障の影響が現れるのかを容易に特定することができる。
【００１１】
別の解決手段として、本発明は、次のような手段を講じる。すなわち、上記において、さらに、前記スキャンパス選択回路を制御して前記スキャンパスと前記出力応答圧縮器との接続状態を切り換えるためのタイミング信号を生成するタイミング信号生成器を備えた構成とする。タイミング信号生成器としては、クロックカウンタを利用できる。
【００１２】
この構成による作用は次のとおりである。タイミング信号生成器からのタイミング信号をスキャンパス選択回路に供給し、テストパターンの印加ごとに、各スキャンパスを接続すべき出力応答圧縮器を自動的に切り換え、検査途中の出力応答をそれぞれ別々の出力応答圧縮器に格納させる。これにより、検査途中の出力応答圧縮器の値を保存して、テストパターンごとの出力応答を観測可能にする。したがって、故障の影響が現れるタイミングを特定することで故障箇所の推定ができる。つまりは、故障検出パターンの絞り込みを可能にする。
【００１３】
また、別の解決手段として、本発明は、次のような手段を講じる。ＬＳＩテストを行うための複数のスキャンパスと、前記複数のスキャンパスにテストパターンを供給するパターン生成器と、前記複数のスキャンパスからの出力応答を格納する出力応答圧縮器と、前記出力応答圧縮器が格納した値に対する良否判定のタイミング信号を発生するとともに、前記タイミング信号を発生するクロックサイクル数をプログラム可能なタイミング信号生成器とを備えている。
【００１４】
この構成による作用は次のとおりである。タイミング信号生成器が良否判定のタイミング信号を発生すると、出力応答圧縮器に格納されているテスト結果の値が期待値と比較されて良否判定が行われる。この場合に、タイミング信号生成器を、タイミング信号発生のクロックサイクル数をプログラム可能なタイミング信号生成器に構成している。したがって、良否判定を行うタイミングを変更しながら検査を行うことで、全体の検査について、複数のタイミングに分割して良否判定を行うことが可能となり、複数パターン毎の出力応答を検査することができる。すなわち、故障の影響が現れるパターンと正常な応答を示すパターンとを判別しながら被疑パターンを絞り込むことができる。
【００１５】
別の解決手段として、本発明は、次のような手段を講じる。ＬＳＩテストを行うための複数のスキャンパスと、前記複数のスキャンパスにテストパターンを供給するパターン生成器と、前記複数のスキャンパスからの出力応答を格納する出力応答圧縮器と、前記出力応答圧縮器の出力側に接続されて前記出力応答圧縮器とは別のクロックサイクルで動作するテンポラリレジスタとを備えている。
【００１６】
この構成による作用は次のとおりである。テンポラリレジスタは、出力応答圧縮器の動作途中の値を周期的に格納する。この格納された値は、出力応答圧縮器の動作に関係なく観測することができる。つまり、故障検出パターンの絞り込みを可能にする。さらに、出力応答圧縮器の動作を一時停止させることなく、途中の値を観測可能としているため、故障の影響が現れるタイミングを絞り込むことができる。この場合に、出力応答圧縮器が動作中であってもテンポラリレジスタの内容は次のデータ格納周期までは上書きされることはなく、値の観測を容易に行うことができる。結果として、故障診断を高速に実行することができる。
【００１７】
【発明の実施の形態】
以下、本発明にかかわる組み込み自己検査回路の実施の形態について図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１（請求項１対応）における組み込み自己検査回路の構成を示すブロック図である。図１において、１はパターン生成器、２は被検査回路、２ｉ（ｉ＝１，２…９）は被検査回路２内の複数のスキャンパス、３はスキャンパス選択回路、４ａ，４ｂ，４ｃは出力応答圧縮器である。スキャンパス選択回路３は複数のセレクタＭｉ（ｉ＝１，２…９）で構成され、各セレクタＭｉは選択制御信号に基づいて、入力に接続のスキャンパス２ｉのうちの１つを選択して出力する。出力応答圧縮器４ａ，４ｂ，４ｃのそれぞれはＭＩＳＲ（Ｍｕｌｔｉｐｌｅ−Ｉｎｐｕｔ　Ｓｉｇｎａｔｕｒｅ　Ｒｅｇｉｓｔａｒ）と呼ばれるレジスタによって構成されている。９つのスキャンパス２ｉ（ｉ＝１，２…９）を３つのグループに分けた状態で３つの出力応答圧縮器４ａ，４ｂ，４ｃに格納するように構成されている。そして、スキャンパス選択回路３によってグループの構成要素の組み合わせを繰り替えるようにしている。
【００１９】
スキャンパス選択回路３における第１のセレクタＭ１は、スキャンパス２１，２４，２７のいずれか１つを選択して第１の出力応答圧縮器４ａに出力する。第２のセレクタＭ２は、スキャンパス２２，２５，２８のいずれか１つを選択して第１の出力応答圧縮器４ａに出力する。第３のセレクタＭ３は、スキャンパス２３，２６，２９のいずれか１つを選択して第１の出力応答圧縮器４ａに出力する。第４のセレクタＭ４は、スキャンパス２１，２４，２７のいずれか１つを選択して第２の出力応答圧縮器４ｂに出力する。第５のセレクタＭ５は、スキャンパス２２，２５，２８のいずれか１つを選択して第２の出力応答圧縮器４ｂに出力する。第６のセレクタＭ６は、スキャンパス２３，２６，２９のいずれか１つを選択して第２の出力応答圧縮器４ｂに出力する。第７のセレクタＭ７は、スキャンパス２１，２４，２７のいずれか１つを選択して第３の出力応答圧縮器４ｃに出力する。第８のセレクタＭ８は、スキャンパス２２，２５，２８のいずれか１つを選択して第３の出力応答圧縮器４ｃに出力する。第９のセレクタＭ９は、スキャンパス２３，２６，２９のいずれか１つを選択して第３の出力応答圧縮器４ｃに出力する。
【００２０】
図２は図１のスキャンパス選択回路３における第１のセレクタＭ１の選択制御信号Ｓ１，Ｓ２と選択されるスキャンパスの関係を示す。スキャンパス２１，２４，２７および選択制御信号Ｓ１，Ｓ２を入力に接続するＡＮＤゲートＡ１１，Ａ１２，Ａ１３と、選択制御信号Ｓ１，Ｓ２を論理反転してＡＮＤゲートＡ１１，Ａ１２に入力するインバータＩ１１，Ｉ１２と、ＡＮＤゲートＡ１１，Ａ１２，Ａ１３の出力の論理和をとるＯＲゲートＢ１１とを備えている。選択制御信号Ｓ１，Ｓ２の入力組合せが（０，０）、（０，１）のときはスキャンパス２１が選択され、（１，０）のときはスキャンパス２４が選択され、（１，１）のときはスキャンパス２７が選択される。このように選択制御信号Ｓ１，Ｓ２を切り換えることによって、第１の出力応答圧縮器４ａに接続されるスキャンパスを変更する。第２ないし第９のセレクタＭ２〜Ｍ９についても同様のコンセプトに基づいた回路構成となっている。
【００２１】
いま、図１の状態で、スキャンパス選択回路３によって、スキャンパス２１，２２，２３は第１の出力応答圧縮器４ａに、スキャンパス２４，２５，２６は第２の出力応答圧縮器４ｂに、スキャンパス２７，２８，２９は第３の出力応答圧縮器４ｃにそれぞれ接続されているものとする。
【００２２】
パターン生成器１から被検査回路２におけるすべてのスキャンパス２ｉ（ｉ＝１，２…９）に対してパターンを印加する。次いで、第１の出力応答圧縮器４ａに格納されている値と期待値を比較し、第２の出力応答圧縮器４ｂに格納されている値と期待値を比較し、第３の出力応答圧縮器４ｃに格納されている値と期待値を比較する。これにより、期待値と一致するものと一致しないものとに区別することができる。なお、期待値比較器は図示していないが、出力応答圧縮器４ａ，４ｂ，４ｃの各々に期待値比較器が接続されているものとする。
【００２３】
ここで、第１の出力応答圧縮器４ａの値が期待値と一致せず、第２の出力応答圧縮器４ｂ，４ｃは一致しているものとする。この場合、第１の出力応答圧縮器４ａに接続されたスキャンパス２１，２２，２３のいずれかに故障の影響が現れていることが分かる。しかし、そのことだけでは、故障がスキャンパス２１にあるのか、スキャンパス２２にあるのか、スキャンパス２３にあるのかの識別はできない。これら３つのスキャンパス２１，２２，２３が被疑スキャンパスである。
【００２４】
そこで、第１の出力応答圧縮器４ａでの期待値照合に不一致が発生し、そのとき接続されているの被疑スキャンパスがスキャンパス２１，２２，２３であるという情報を基に、スキャンパス選択回路３において、選択制御信号を切り換えて被疑スキャンパス２１，２２，２３がそれぞれ第１、第２、第３の出力応答圧縮器４ａ，４ｂ，４ｃに別々に振り分けて接続されるように接続の切り換えを行う。
【００２５】
図３はスキャンパスの接続切り換え後の回路状態を示す図である。図３において、被疑スキャンパス２１は第１の出力応答圧縮器４ａに、被疑スキャンパス２２は第２の出力応答圧縮器４ｂに、被疑スキャンパス２３は第３の出力応答圧縮器４ｃに接続が切り換えられている。すなわち、故障に該当する可能性のある３つの被疑スキャンパス２１，２２，２３は互いに別々の出力応答圧縮器４ａ，４ｂ，４ｃに接続切り換えされたことになる。これにより、被疑スキャンパス２１，２２，２３のそれぞれについて、互いに、他のスキャンパスが接続されている出力応答圧縮器に影響を与えることなく、独立的に観測することができる。
【００２６】
以上のように、本実施の形態によれば、被疑スキャンパスが複数ある場合に、スキャンパス選択回路の選択制御信号を切り換えることで、各被疑スキャンパスを別々の出力応答圧縮器に振り分けて接続することができ、どの被疑スキャンパスに故障の影響が現れるのかを容易に特定することができる。
【００２７】
（実施の形態２）
図４は本発明の実施の形態２（請求項２対応）における組み込み自己検査回路の構成を示すブロック図である。図４において、５は２ビットのクロックカウンタである。クロックカウンタ５の出力はスキャンパス選択回路３に対する選択制御信号となっている。クロックカウンタ５の出力に応じてスキャンパス２と出力応答圧縮器４の接続関係が切り換わる。クロックカウンタ５は請求項２にいうタイミング信号生成器の一例である。その他の構成については実施の形態１の場合の図１と同様であるので、同一部分に同一符号を付すにとどめ、説明を省略する。
【００２８】
図５はスキャンパス選択回路３における第１、第４、第７のセレクタＭ１，Ｍ４，Ｍ７と２ビットのクロックカウンタ５との接続関係を表す回路図である。クロックカウンタ５の出力Ｓ１，Ｓ２はクロックが入るごとに（Ｓ１，Ｓ２）＝（０，０）、（０，１）、（１，０）、（１，１）と変化する。
【００２９】
第１のサイクルにおいて、クロックカウンタ５の出力（Ｓ１，Ｓ２）＝（０，１）である。このとき、第１のセレクタＭ１においては、ＡＮＤゲートＡ１１のみが導通してスキャンパス２１が第１の出力応答圧縮器４ａに接続される。また、第４のセレクタＭ４においては、ＡＮＤゲートＡ４１のみが導通してスキャンパス２７が第２の出力応答圧縮器４ｂに接続される。また、第７のセレクタＭ７においては、ＡＮＤゲートＡ７１のみが導通してスキャンパス２４が第３の出力応答圧縮器４ｃに接続される。
【００３０】
第２のサイクルにおいて、クロックカウンタ５の出力（Ｓ１，Ｓ２）＝（１，０）である。このとき、第１のセレクタＭ１においては、ＡＮＤゲートＡ１２のみが導通してスキャンパス２４が第１の出力応答圧縮器４ａに接続される。また、第４のセレクタＭ４においては、ＡＮＤゲートＡ４２のみが導通してスキャンパス２１が第２の出力応答圧縮器４ｂに接続される。また、第７のセレクタＭ７においては、ＡＮＤゲートＡ７２のみが導通してスキャンパス２７が第３の出力応答圧縮器４ｃに接続される。
【００３１】
第３のサイクルにおいて、クロックカウンタ５の出力（Ｓ１，Ｓ２）＝（１，１）である。このとき、第１のセレクタＭ１においては、ＡＮＤゲートＡ１３のみが導通してスキャンパス２７が第１の出力応答圧縮器４ａに接続される。また、第４のセレクタＭ４においては、ＡＮＤゲートＡ４３のみが導通してスキャンパス２４が第２の出力応答圧縮器４ｂに接続される。また、第７のセレクタＭ７においては、ＡＮＤゲートＡ７３のみが導通してスキャンパス２１が第３の出力応答圧縮器４ｃに接続される。
【００３２】
上記の第１のサイクルから第２のサイクルを経て第３のサイクルに遷移する過程で、スキャンパス２１の接続先は、第１の出力応答圧縮器４ａ→第２の出力応答圧縮器４ｂ→第３の出力応答圧縮器４ｃと変化する。同じく、スキャンパス２４の接続先は、第３の出力応答圧縮器４ｃ→第１の出力応答圧縮器４ａ→第２の出力応答圧縮器４ｂと変化する。同じく、スキャンパス２７の接続先は、第２の出力応答圧縮器４ｂ→第３の出力応答圧縮器４ｃ→第１の出力応答圧縮器４ａと変化する。
【００３３】
以上のように、本実施の形態によれば、複数のスキャンパスと複数の出力応答圧縮器の接続関係がクロックカウンタからの選択制御信号に応じて切り換わり、検査対象スキャンパスは時刻毎に自動的に切り換えられて、別々の出力応答圧縮器に接続される。その結果、テストパターン印加ごとの出力応答を観測することが可能となり、故障の影響が現れるタイミングを特定することを通じて、故障箇所およびパターンの推定を容易に行うことができる。
【００３４】
（実施の形態３）
図６は本発明の実施の形態３（請求項３対応）における組み込み自己検査回路の構成を示すブロック図である。図６において、１はパターン生成器、２は被検査回路、４は出力応答圧縮器、６は期待値比較器、７はタイミング信号生成器、８は２ビットのクロックカウンタ、９は４ビットのデコーダである。被検査回路２は、実施の形態１の場合と同様に、複数のスキャンパスから構成されている。
【００３５】
タイミング信号生成器７は、クロックカウンタ８、デコーダ９、ＡＮＤゲートＧ１〜Ｇ４およびＯＲゲートＧ５で構成されている。クロックカウンタ８では、印加されたクロック数がカウントされ、４ビットの出力の各桁が順次桁上がりしていく。また、４ビットのデコーダ９では、入力に応じて４ビットの出力のうち１ビットに“１”が出力される。クロックカウンタ８の最下位ビットａとデコーダ９のビットａとがＡＮＤゲートＧ１の２入力とされ、クロックカウンタ８の第２ビットｂとデコーダ９のビットｂとがＡＮＤゲートＧ２の２入力とされ、クロックカウンタ８の第３ビットｃとデコーダ９のビットｃとがＡＮＤゲートＧ３の２入力とされ、クロックカウンタ８の最上位ビットｄとデコーダ９のビットｄとがＡＮＤゲートＧ４の２入力とされ、４つのＡＮＤゲートＧ１〜Ｇ４の出力がＯＲゲートＧ５に入力されている。ＯＲゲートＧ５の出力がタイミング信号生成器７の出力であり、これが期待値比較器６に対するタイミング信号となる。つまり、デコーダ９で選択されたビットに対応するクロックカウンタ８のビットが桁上がりを起こすと、タイミング信号生成器７のＯＲゲートＧ５の出力であるタイミング信号が“１”となる。
【００３６】
クロックカウンタ８の最下位ビットａは、クロック信号ＣＬＫと同一周期の基準クロックを出力するが、ＡＮＤゲートＧ１においてデコーダ９のビットａによりＯＮ／ＯＦＦが制御される。デコーダ９に対する入力信号（Ｃ１，Ｃ２）＝（０，０）のときに、デコーダ９のビットａが“１”になり、基準クロックがタイミング信号として選択される。
【００３７】
クロックカウンタ８の第２ビットｂは、基準クロックが２分周されたクロックを出力するが、ＡＮＤゲートＧ２においてデコーダ９のビットｂによりＯＮ／ＯＦＦが制御される。デコーダ９に対する入力信号（Ｃ１，Ｃ２）＝（０，１）のときに、デコーダ９のビットｂが“１”になり、２分周のクロックがタイミング信号として選択される。
【００３８】
クロックカウンタ８の第３ビットｃは、基準クロックが４分周されたクロックを出力するが、ＡＮＤゲートＧ３においてデコーダ９のビットｃによりＯＮ／ＯＦＦが制御される。図７は、このときのタイミング信号生成器７の動作を示している。デコーダ９に対する入力信号（Ｃ１，Ｃ２）＝（１，０）のときに、デコーダ９のビットｃが“１”になり、４分周のクロックがタイミング信号として選択される。
【００３９】
クロックカウンタ８の最上位ビットｄは、基準クロックが８分周されたクロックを出力するが、ＡＮＤゲートＧ４においてデコーダ９のビットｄによりＯＮ／ＯＦＦが制御される。デコーダ９に対する入力信号（Ｃ１，Ｃ２）＝（１，１）のときに、デコーダ９のビットｄが“１”になり、８分周のクロックがタイミング信号として選択される。
【００４０】
いずれにしても、タイミング信号生成器７のＯＲゲートＧ５の出力であるタイミング信号が“１”となると、期待値比較器６に対する制御がアクティブとなって、期待値比較器６において、出力応答圧縮器４に格納されている値と期待値との比較が行われる。
【００４１】
以上のように、本実施の形態によれば、デコーダ入力を切り換えることによりタイミング信号のクロックサイクル数を変更することができる。すなわち、期待値比較を複数回に分けて行うことができ、故障の影響が現れるタイミングの絞り込みが容易になる。
【００４２】
（実施の形態４）
図８は本発明の実施の形態４（請求項４対応）における組み込み自己検査回路の構成を示すブロック図である。図８において、１はパターン生成器、２は被検査回路、４は出力応答圧縮器、１０はテンポラリレジスタ、１１はクロック分周回路である。出力応答圧縮器４の各ビットの出力がテンポラリレジスタ１０の各ビット入力に接続されている。クロック分周回路１１は、出力応答圧縮器４に供給されるクロック信号ＣＬＫを分周して低周波数のタイミング信号ＣＬＫ１に変換し、テンポラリレジスタ１０に供給するものである。被検査回路２は、実施の形態１の場合と同様に、複数のスキャンパスから構成されている。
【００４３】
図９は図８におけるクロック分周回路１１として４分の１分周回路を使用した場合のタイミング図である。Ｔ１，Ｔ２がテンポラリデータを格納するタイミングである。テンポラリレジスタ１０に供給されるタイミング信号ＣＬＫ１は、出力応答圧縮器４に対して基準クロックが４回入るごとに１回アクティブとなる。したがって、テンポラリレジスタ１０に格納されるデータは、出力応答圧縮器４が４クロック分動作後のデータとなる。そのため、クロック分周回路１１からのタイミング信号ＣＬＫ１に同期してテンポラリレジスタ１０の値を外部端子に出力し、観測することで、検査途中の出力応答を観測することが可能となる。また、テンポラリレジスタ１０は出力応答圧縮器４のデータには影響を与えないので、テンポラリレジスタ１０のデータを観測しながら、出力応答圧縮器４は停止させることなく同時並行的に通常どおり動作させることができる。
【００４４】
以上のように、本実施の形態によれば、周期的に検査途中の出力応答圧縮器の値を観測することが可能となり、故障の影響が現れるタイミングを容易に絞り込むことができる。また、テンポラリレジスタの値を観測する際に、出力応答圧縮器の動作を停止させなくても観測を行うことが可能で、効率の良い処理が行える。
【００４５】
【発明の効果】
本発明によれば、複数のスキャンパスからの出力応答をグループに分けて複数の出力応答圧縮器に格納し、被疑スキャンパスが発生したときに、スキャンパス選択回路を制御して、被疑スキャンパスが接続されるべき出力応答圧縮器を切り換え、個別の出力応答圧縮器に振り分けるように構成してあるので、複数の被疑スキャンパスを、互いに影響を与え合うことなく、独立した状態で別個に観測することができる。そして、複数の出力応答圧縮器において再び期待値比較を行うことにより、被疑スキャンパスをさらに絞り込むことができる。したがって、故障に該当するスキャンパスと正常なスキャンパスを容易に判別できるとともに、どのスキャンパスに故障の影響が現れるのかを容易に特定することができる。
【００４６】
また、タイミング信号生成器からのタイミング信号に基づいて、テストパターンの印加ごとに、各スキャンパスを接続すべき出力応答圧縮器を自動的に切り換えて出力応答を別々の出力応答圧縮器に格納するので、検査途中のスキャンパスの出力応答を上書きでなく各出力応答圧縮器に保存しておくことができ、どのタイミングで故障の影響が現れるのかを絞り込むことができる。したがって、故障パターンの絞り込みが容易に行える。
【００４７】
また、良否判定実行のタイミング・サイクルを変更することで、全体の検査を複数のタイミングに分割して良否判定を行うことが可能となり、故障の影響が現れるパターンと正常な応答を示すパターンとを判別しながら被疑パターンを絞り込むことができる。
【００４８】
また、出力応答圧縮器とは別のクロックサイクルで動作するテンポラリレジスタを接続したことにより、スキャンパスの検査途中の出力応答を観測することが可能となり、故障の影響が現れるタイミングの絞り込みを効率良く行うことができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における組み込み自己検査回路の構成を示すブロック図
【図２】実施の形態１におけるスキャンパス選択回路の１つのセレクタの構成を示す回路図
【図３】実施の形態１におけるスキャンパスの接続切り換え後の回路状態を示すブロック図
【図４】本発明の実施の形態２における組み込み自己検査回路の構成を示すブロック図
【図５】実施の形態２におけるスキャンパス選択回路の３つのセレクタの構成を示す回路図
【図６】本発明の実施の形態３における組み込み自己検査回路の構成を示すブロック図
【図７】実施の形態３におけるタイミング信号生成器の１つの回路状態を示す回路図
【図８】本発明の実施の形態４における組み込み自己検査回路の構成を示すブロック図
【図９】実施の形態４の組み込み自己検査回路におけるタイミング図
【符号の説明】
１　パターン生成器
２　被検査回路
２ｉ（ｉ＝１，２…９）　スキャンパス
３　スキャンパス選択回路
４ａ，４ｂ，４ｃ　出力応答圧縮器
５　クロックカウンタ（タイミング信号生成器）
６　期待値比較器
７　タイミング信号生成器
８　クロックカウンタ
９　デコーダ
１０　テンポラリレジスタ
１１　クロック分周回路
Ｍｉ（ｉ＝１，２…９）　セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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