(57)【要約】【課題】小サイズ化が実現された半導体装置を提供する。【解決手段】半導体基板１と、半導体基板１に形成された活性領域と、互いに隣接した活性領域を分離するフィールド絶縁膜６と、活性領域とフィールド絶縁膜６とを覆って半導体基板１上に形成された絶縁膜層７と、絶縁層７上に形成された電極パッド１２とを備える。活性領域は、ソース領域２、ドレイン領域３、及びゲート酸化膜５下のチャネル領域から構成され、活性領域は、電極パッド１２のほぼ直下の半導体基板１に形成されている。電極パッド１２は、その周縁部がゲート酸化膜４の直上に位置しないように配置されている。【選択図】  図１
2004207509.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板に形成された活性領域と、互いに隣接した前記活性領域を分離するフィールド絶縁膜と、前記活性領域と前記フィールド絶縁膜とを覆って前記半導体基板上に形成された絶縁膜層と、前記絶縁層上に形成された電極パッドとを備え、
前記活性領域は、ソース領域、ドレイン領域、及びゲート絶縁膜下のチャネル領域から構成され、
前記活性領域は、前記電極パッドのほぼ直下の前記半導体基板に形成されている半導体装置において、
前記電極パッドは、その周縁部が前記ゲート絶縁膜の直上に位置しないように配置されていることを特徴とする半導体装置。
【請求項２】
前記電極パッドは、その周縁部が前記活性領域の直上に位置しないように配置されている請求項１に記載の半導体装置。
【請求項３】
前記電極パッドは、その周縁部が前記フィールド絶縁膜の直上に位置するように配置されている請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、前記半導体基板に形成された活性領域と、互いに隣接した前記活性領域を分離するフィールド絶縁膜と、前記活性領域と前記フィールド絶縁膜とを覆って前記半導体基板上に形成された絶縁膜層と、前記絶縁層上に形成された電極パッドと、前記半導体基板の上方に配置された導電バンプとを備え、
前記活性領域は、ソース領域、ドレイン領域、及びゲート絶縁膜下のチャネル領域から構成され、
前記活性領域は、前記導電バンプのほぼ直下の前記半導体基板に形成されている半導体装置において、
前記導電バンプは、その周縁部が前記ゲート絶縁膜の直上に位置しないように配置されていることを特徴とする半導体装置。
【請求項５】
前記導電バンプは、その周縁部が前記活性領域の直上に位置しないように配置されている請求項４に記載の半導体装置。
【請求項６】
前記導電バンプは、その周縁部が前記フィールド絶縁膜の直上部に位置するように配置されている請求項４又は５に記載の半導体装置。
【請求項７】
半導体基板に、ソース領域、ドレイン領域、及びゲート絶縁膜下のチャネル領域から構成される活性領域を形成する工程と、
互いに隣接した前記活性領域を分離するフィールド絶縁膜を形成する工程と、
前記活性領域と前記フィールド絶縁膜とを覆って前記半導体基板上に絶縁膜層を形成する工程と、
前記絶縁膜層にコンタクトホールを形成する工程と、
外部から前記活性領域に入出力を行うための電極パッドを、前記コンタクトホールを介して前記ドレイン領域と接続するとともに、前記電極パッドを、その直下に前記活性領域が位置するように形成する工程とを備えた半導体装置の製造方法において、
前記電極パッドを、その周縁部が前記ゲート絶縁膜の直上に位置しないように形成することを特徴とする半導体装置の製造方法。
【請求項８】
前記電極パッドを、その周縁部が前記活性領域の直上に位置しないように形成する請求項７に記載の半導体装置の製造方法。
【請求項９】
半導体基板に、ソース領域、ドレイン領域、及びゲート絶縁膜下のチャネル領域から構成される活性領域を形成する工程と、
互いに隣接した前記活性領域を分離するフィールド絶縁膜を形成する工程と、
前記活性領域と前記フィールド絶縁膜とを覆って前記半導体基板上に絶縁膜層を形成する工程と、
前記絶縁膜層にコンタクトホールを形成する工程と、
外部から前記活性領域に入出力を行うための電極パッドを、前記コンタクトホールを介して前記ドレイン領域と接続するとともに、前記電極パッドを、その直下に前記活性領域が位置するように形成する工程と、
前記半導体基板の上方に導電バンプを形成する工程とを備えた半導体装置の製造方法において、
前記導電バンプを、その周縁部が前記ゲート絶縁膜の直上に位置しないように形成することを特徴とする半導体装置の製造方法。
【請求項１０】
前記導電バンプを、その周縁部が前記活性領域の直上に位置しないように形成する請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図５に、従来例の半導体装置の構造を示す。１はｐ型の半導体基板、２はｎ型のソース領域、３はｎ型のドレイン領域、４はゲート酸化膜である。５はゲート電極であり、ゲート酸化膜４上に形成されている。ソース領域２、ドレイン領域３、及びゲート電極５によってｎ型のＭＯＳトランジスタが構成されている。ソース領域２、ドレイン領域３、及びゲート酸化膜４下のチャネル領域によって活性領域が構成されている。６は隣接する活性領域を分離するフィールド絶縁膜である。フィールド絶縁膜６は、ＬＯＣＯＳ（Local Oxidation Of Silicon）方式によって半導体基板１上に形成されている。７は第一の層間絶縁膜であり、フィールド絶縁膜６と活性領域を覆って半導体基板１のほぼ全面に形成されている。８は第一の導電貫通孔であり、第一の層間絶縁膜７を貫通して形成されている。ソース領域２とドレイン領域３は、第一の導電貫通孔８を介してそれぞれアルミ配線９と電気的に接続されている。１０は第二の層間絶縁膜であり、アルミ配線９を覆って半導体基板１のほぼ全面に形成されている。１１は第二の導電貫通孔であり、第二の層間絶縁膜１０を貫通して形成されている。１２は外部から活性領域に入出力を行うためのアルミパッドであり、第二の導電貫通孔１１を介してアルミ配線９と電気的に接続されている。１３はパッシベーション膜であり、第二の層間絶縁膜１０とアルミパッド１２の上に形成されている。パッシベーション膜１３の一部は開孔し、その開孔部からアルミパッド１２が露出している。その開孔部を覆うようにパッシベーション膜１３上にバリアメタル１４が形成されており、バリアメタル１４上に金バンプ１５が形成されている。この半導体装置では、アルミパッド１２の直下の半導体基板１上に、ソース領域２、ドレイン領域３、及びゲート酸化膜４下のチャネル領域からなる活性領域が形成されている。
【０００３】
この半導体装置においては、半導体装置の電気的な検査におけるワイヤボンドやウェハプロービングの際に、アルミパッド１２や金バンプ１５を介して活性領域に機械的ストレスが伝わり、デバイスの特性を変化させたり、信頼性を低下させる問題が生じていた。
【０００４】
一方、アルミパッド１２や金バンプ１５専用の領域を設け、当該領域の下部に活性領域を形成しないようにすると、半導体基板上にデッドスペースが生じ、半導体装置の小サイズ化が妨げられる。これは、特に、ＦＰＤ（フラットパネルディスプレイ）駆動用のドライバ等、多ビット出力の半導体装置において大きな問題となる。
【０００５】
これらに対して、ソース領域、ドレイン領域、及びゲート酸化膜下のチャネル領域から構成される活性領域を、電極パッドのほぼ直下の半導体基板上に形成するとともに、電極パッド上に金バンプ又は半田バンプからなる導電バンプを形成し、半導体チップを熱圧着や熱溶融によってＣＯＢ（Chip On Board）実装することで、活性領域に伝わる機械的ストレスを軽減するようにした半導体装置が特許文献１に開示されている。
【０００６】
【特許文献１】
特開平９−２８３５２５号公報（第４頁、第１図）
【０００７】
【発明が解決しようとする課題】
しかし、この半導体装置では、ＴＡＢ（Tape Automated Bonding）実装やＣＯＧ（Chip On Glass）実装を行うと、電極パッドや導電バンプを介して活性領域に機械的ストレスが伝わり、デバイスに微小な特性の変動が発生することがあった。そして、この特性の変動により、出力トランジスタやサージ保護用のトランジスタのような比較的大型のトランジスタのように、デバイスの特性に多少の変動があっても機能的には問題とならない場合を除き、集積回路の機能のバランスが崩れ、集積回路全体としての回路動作に異常を来していた。
【０００８】
本発明は、上記した従来技術における問題点を解決し、小サイズ化が実現された半導体装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置においては、半導体基板と、半導体基板に形成された活性領域と、互いに隣接した活性領域を分離するフィールド絶縁膜と、活性領域とフィールド絶縁膜とを覆って半導体基板上に形成された絶縁膜層と、絶縁層上に形成された電極パッドとを備える。活性領域は、ソース領域、ドレイン領域、及びゲート絶縁膜下のチャネル領域から構成され、活性領域は、電極パッドのほぼ直下の半導体基板に形成されている。電極パッドは、その周縁部がゲート絶縁膜の直上に位置しないように配置されている。
【００１０】
この構成により、ＴＡＢ実装やＣＯＧ実装の際に電極パッドの周縁下方の応力が集中する領域に、デバイスの閾値変動に大きな影響を与えるゲート絶縁膜が位置しないため、電極パッドを介して活性領域に伝わる機械的ストレスが軽減され、デバイスの特性の変動を抑えることができる。これにより、電極パッドを配置できるスペースが広がり、電極パッドの配置設計上の自由度が向上するとともに、半導体装置の小サイズ化が実現される。
【００１１】
ここで、電極パッドは、その周縁部が活性領域の直上に位置しないように配置されていることが好ましい。
【００１２】
この構成により、ＴＡＢ実装やＣＯＧ実装の際に導電バンプの周縁下方の応力が集中する領域に活性領域が位置しないため、デバイスの特性の変動をほほぼ完全に抑えることができる。
【００１３】
また、電極パッドは、その周縁部がフィールド絶縁膜の直上に位置するように配置されていることが好ましい。
【００１４】
この構成により、電極パッドの配置位置が明確となり、装置レイアウトの設計が容易となる。
【００１５】
また、上記目的を達成するため、本発明の半導体装置においては、半導体基板と、半導体基板に形成された活性領域と、互いに隣接した活性領域を分離するフィールド絶縁膜と、活性領域とフィールド絶縁膜とを覆って半導体基板上に形成された絶縁膜層と、絶縁層上に配置された電極パッドと、半導体基板の上方に配置された導電バンプとを備える。活性領域は、ソース領域、ドレイン領域、及びゲート絶縁膜下のチャネル領域から構成され、活性領域は、導電バンプのほぼ直下の半導体基板に形成されている。導電バンプは、その周縁部がゲート絶縁膜の直上に位置しないように配置されている。
【００１６】
この構成により、ＴＡＢ実装やＣＯＧ実装の際に電極パッドや導電バンプの周縁下方の応力が集中する領域に、デバイスの閾値変動に大きな影響を与えるゲート絶縁膜が位置しないため、電極パッドや導電バンプを介して活性領域に伝わる機械的ストレスが軽減され、デバイスの特性の変動を抑えることができる。
【００１７】
ここで、導電バンプは、その周縁部が活性領域の直上に位置しないように配置されていることが好ましい。
【００１８】
この構成により、ＴＡＢ実装やＣＯＧ実装の際に電極パッド又は導電バンプの周縁下方の応力が集中する領域に活性領域が位置しないため、デバイスの特性の変動をほほぼ完全に抑えることができる。
【００１９】
ここで、導電バンプは、その周縁部がフィールド絶縁膜の直上部に位置するように配置されていることが好ましい。
【００２０】
この構成により、導電バンプの配置位置が明確となり、装置レイアウトの設計が容易となる。
【００２１】
また、上記目的を達成するため、本発明の半導体装置の製造方法においては、半導体基板に、ソース領域、ドレイン領域、及びゲート絶縁膜下のチャネル領域から構成される活性領域を形成する工程と、互いに隣接した活性領域を分離するフィールド絶縁膜を形成する工程と、活性領域とフィールド絶縁膜とを覆って半導体基板上に絶縁膜層を形成する工程と、絶縁膜層にコンタクトホールを形成する工程と、外部から活性領域に入出力を行うための電極パッドを、コンタクトホールを介してドレイン領域と接続するとともに、電極パッドを、その直下に活性領域が位置するように形成する工程とを備える。電極パッドを、その周縁部がゲート絶縁膜の直上に位置しないように形成する。
【００２２】
この構成により、デバイスの特性の変動が軽減された半導体装置を容易に製造することができる。
【００２３】
ここで、電極パッドを、その周縁部が活性領域の直上に位置しないように形成することが好ましい。
【００２４】
この構成により、デバイスの特性の変動がほぼ完全に抑えられた半導体装置を容易に製造することができる。
【００２５】
また、上記目的を達成するため、本発明の半導体装置の製造方法においては、半導体基板に、ソース領域、ドレイン領域、及びゲート絶縁膜下のチャネル領域から構成される活性領域を形成する工程と、互いに隣接した活性領域を分離するフィールド絶縁膜を形成する工程と、活性領域とフィールド絶縁膜とを覆って半導体基板上に絶縁膜層を形成する工程と、絶縁膜層にコンタクトホールを形成する工程と、外部から活性領域に入出力を行うための電極パッドを、コンタクトホールを介してドレイン領域と接続するとともに、電極パッドを、その直下に活性領域が位置するように形成する工程と、前記半導体基板の上方に導電バンプを形成する工程とを備える。導電バンプを、その周縁部がゲート絶縁膜の直上に位置しないように形成する。
【００２６】
この構成により、デバイスの特性の変動が軽減された半導体装置を容易に製造することができる。
【００２７】
ここで、導電バンプを、その周縁部が活性領域の直上に位置しないように形成することが好ましい。
【００２８】
この構成により、デバイスの特性の変動がほぼ完全に抑えられた半導体装置を容易に製造することができる。
【００２９】
【発明の実施の形態】
（実施の形態１）
図１に、実施の形態１における半導体装置の断面図を示す。１はｐ型の半導体基板、２はｎ型のソース領域、３はｎ型のドレイン領域。４はＳｉ酸化膜からなるゲート酸化膜である。５はゲート電極であり、ゲート酸化膜４上に形成されている。ソース領域２、ドレイン領域３、及びゲート電極５によってｎ型のＭＯＳトランジスタが構成されている。ソース領域２、ドレイン領域３、及びゲート酸化膜４下のチャネル領域によって活性領域が構成されている。６は隣接する活性領域を分離するフィールド絶縁膜である。フィールド絶縁膜６は、ＬＯＣＯＳ方式によって半導体基板１上に形成されている。
【００３０】
ここで、図示を省略しているが、フィールド絶縁膜６下の半導体基板１には、高濃度のｐ+領域（チャネルストッパー）が形成されている。７は絶縁材料であるＢＰＳＧ（Boron Phosphorous Silicate Glass）からなる第一の層間絶縁膜であり、フィールド絶縁膜６と活性領域を覆って半導体基板１のほぼ全面に形成されている。８は第一の導電貫通孔であり、第一の層間絶縁膜７を貫通して形成されている。ソース領域２とドレイン領域３は、第一の導電貫通孔８を介してそれぞれアルミ配線９と電気的に接続されている。第一の導電貫通孔８は、アルミ配線９の形成と同時にアルミニウム材が埋め込まれることで形成されていても良いし、その中にＷ（タングステン）が埋め込まれたＷプラグであっても良い。
【００３１】
１０はＳｉＯ2からなる第二の層間絶縁膜であり、アルミ配線９を覆って半導体基板１のほぼ全面に形成されている。１１は第二の導電貫通孔であり、第二の層間絶縁膜１０を貫通して形成されている。１２は外部から活性領域に入出力を行うためのアルミパッドであり、第二の導電貫通孔１１を介してアルミ配線９と電気的に接続されている。第二の導電貫通孔１１は、アルミパッド１２の形成と同時にアルミニウム材が埋め込まれることで形成されていても良いし、その中にＷが埋め込まれたＷプラグであっても良い。
【００３２】
１３はＳｉＮからなるパッシベーション膜であり、第二の層間絶縁膜１０とアルミパッド１２の上に形成されている。パッシベーション膜１３の一部は開孔し、その開孔部からアルミパッド１２が露出している。その開孔部を覆うようにパッシベーション膜１３上にＴｉＷからなるバリアメタル１４が形成されており、バリアメタル１４上に金バンプ１５が形成されている。
【００３３】
以上のように、本実施の形態における半導体装置では、アルミパッド１２の直下の半導体基板１に、ソース領域２、ドレイン領域３、及びゲート酸化膜４下のチャネル領域からなる活性領域が形成されている。さらに、アルミパッド１２は、その周縁部が活性領域の直上に位置しないように層間絶縁膜１０上に配置されている。具体的には、アルミパッド１２は、その周縁内外２μｍの領域が、活性領域の直上に位置しないように層間絶縁膜１０上に配置されている。これにより、ＴＡＢ実装やＣＯＧ実装を行った場合、アルミパッド１２を介して活性領域に伝わる機械的ストレスが軽減される。したがって、デバイスの特性の変動が抑えられ、当該変動によって回路動作に発生していた異常が解消される。この結果、アルミパッド１２を配置できるスペースが広がり、アルミパッド１２の配置設計上の自由度が向上する。
【００３４】
上記の効果を明確にするために、ＣＯＧ実装の際に、アルミパッド１２を介して半導体装置が受ける機械的ストレスについて、有限要素法によるシミュレーションによって解析した。その結果について以下に説明する。
【００３５】
図２（ａ）は、シミュレーションに用いた、半導体装置のモデル構造であり、図２（ｂ）は、シミュレーションによる半導体基板の表面における相当応力の分布を示すグラフである。図２（ａ）と図２（ｂ）は、図中に示すＡとＡ‘、ＢとＢ’、ＣとＣ‘、ＤとＤ’の各点、及びそれぞれの中心線において対応する。
【００３６】
図２（ａ）において、１は半導体基板、７は第一の層間絶縁膜、１０は第二の層間絶縁膜、１２はアルミパッド、１３はパッシベーション膜、１４はバリアメタル、１５は金バンプである。この構造では、ＣＯＧ実装の際に、アルミパッド１２を介して活性領域に伝わる機械的ストレスを確認するため、アルミ配線、ゲート電極、ソース領域、ドレイン領域、及び導電貫通孔は形成せず、それらの要因による影響を排除している。
【００３７】
まず、図２（ａ）のモデル構造において、半導体基板１の底面を固定し、半導体基板１の底面と金バンプ１５の上面から２００℃の温度負荷を付与し、さらに金バンプ１５の上面から、３００Ｎ／ｍｍ2の荷重を与えた。このようにしてＣＯＧ実装を模した状態とし、半導体基板の表面にかかる応力を有限要素法によりシミュレーションした。
【００３８】
その結果、図２（ｂ）に示すように、半導体基板１の表面には、アルミパッド１２の周縁から外側へ２μｍの位置に相当応力が最大となるポイントが位置しており、アルミパッド１２の中央部直下においては、特に大きな相当応力は発生していないことが判った。
【００３９】
有限要素法によるシミュレーションの精度は一般に高いことを考慮すれば、以上の解析により、アルミパッド１２の周縁内外２μｍの領域が、活性領域の直上に位置しないように配置されていると、ＣＯＧ実装を行った場合、アルミパッド１２を介して活性領域に伝わる機械的ストレスが軽減され、デバイスの特性の変動が効果的に抑制されることが明確となった。
【００４０】
このように、アルミパッド１２は、その周縁内外２μｍの領域が、活性領域の直上に位置しないように配置されていることが好ましい。さらには、アルミパッド１２は、その周縁内外５μｍの領域が、活性領域の直上に位置しないように配置されていることが好ましい。ここで、アルミパッド１２の周縁内外５μｍの位置は、概略、相当応力値が、[（アルミパッド１２の周縁下方における応力の最大値）―（アルミパッド１２の中心部直下の応力値）]／２となる位置に相当する。これにより、前述した周縁内外２μｍの範囲に、アルミパッド１２の配置マージン３μｍが加わり、ＴＡＢ実装やＣＯＧ実装を行った場合、デバイスの特性の変動がさらに減少する。
【００４１】
以上説明したように、本実施の形態の半導体装置では、アルミパッド１２は、その周縁部が活性領域の直上に位置しないように配置されていることが好ましいが、アルミパッド１２の周縁部が、ソース領域２又はドレイン領域３の直上に位置していても、デバイスの閾値変動に大きな影響を与えるゲート酸化膜４の直上に位置しないようにアルミパッド１２が配置されておれば、デバイスの特性の変動は実用上十分に減少する。これにより、アルミパッド１２の配置設計上の自由度が向上する。
【００４２】
アルミパッド１２は、その周縁内外２μｍの領域が、フィールド絶縁膜６の直上に位置するように配置されていることが好ましい。これにより、フィールド絶縁膜６を指標としてアルミパッド１２を形成することができるため、装置レイアウトの設計が容易となる。
【００４３】
次に金バンプ１５の配置について説明する。図１に示したように、本実施の形態の半導体装置では、金バンプ１５は、その周縁部が、ソース領域２、ドレイン領域３、及びゲート酸化膜４下のチャネル領域からなる活性領域の直上に位置しないように配置されている。具体的には、金バンプ１５は、その周縁内外２μｍの領域が、活性領域の直上に位置しないように配置されている。これにより、ＴＡＢ実装やＣＯＧ実装を行った場合、金バンプ１５を介して活性領域に伝わる機械的ストレスが軽減され、デバイスの特性の変動が抑えられ、当該変動によって回路動作に発生していた異常が解消される。その結果、アルミパッド１２及び金バンプ１５を配置できるスペースが広がり、アルミパッド１２及び金バンプ１５の配置設計上の自由度が向上する。２μｍという値は、ＴＡＢ実装およびＣＯＧ実装時の、有限要素法を用いた応力シミュレーションにより得られた相当応力の分布において、半導体基板１表面の相当応力が最大となるポイントが発生する領域に相当する。
【００４４】
より好ましくは、金バンプ１５は、その周縁内外７μｍの領域が、活性領域の直上に位置しないように配置される。金バンプ１５を配置する際の設計位置からのずれが約５μｍであることから、これにより、前述した周縁内外２μｍの範囲に、この位置ずれマージン５μｍが加わり、ＴＡＢ実装やＣＯＧ実装を行った場合、デバイスの特性の変動がさらに減少する。
【００４５】
以上説明したように、本実施の形態の半導体装置では、金バンプ１５は、その周縁部が活性領域の直上に位置しないように配置されていることが好ましいが、金バンプ１５の周縁部が、ソース領域２又はドレイン領域３の直上に位置していても、デバイスの閾値変動に大きな影響を与えるゲート酸化膜４の直上に位置しないように金バンプ１５が配置されておれば、デバイスの特性の変動は実用上十分に減少する。これにより、金バンプ１５の配置設計上の自由度が向上する。金バンプ１５は、その周縁内外２μｍの領域が、フィールド絶縁膜６の直上に位置するように配置されていることが好ましい。
【００４６】
なお、本実施の形態の半導体装置では、アルミ配線９は１層のみの構成としているが、第二の層間絶縁膜１０を交互に形成して２層以上の構成としても良い。また、金属配線や電極パッドにアルミニウム材を用いているが、その他、銅を用いることもできる。さらに、ｐ型の半導体基板を用いてｎ型のＭＯＳトランジスタが形成されているが、ｐ型の半導体基板の代わりに、ｐウェル、ｎウェル、又はツインウェル構造の基板を用いても良い。また、ｐ型のＭＯＳトランジスタが形成されていても良い。また、フィールド絶縁膜６は、ＬＯＣＯＳ方式によって形成されているが、その他、拡散領域を分離できる構造であれば、例えば、ＳＴＩ（Shallow Trench Isolation）構造により形成されていても良い。
【００４７】
さらに、導電バンプに金バンプを用いているが、その他、半田バンプや銅バンプ等の導電性材料を用いることもできる。
【００４８】
（実施の形態２）
半導体装置においては、金バンプ等の導電バンプが、アルミパッドを介さずに、パッシベーション膜上にバリアメタルを介して形成される場合もある。上記実施の形態１に記載した着想、そのような場合における導電バンプの配置にも効果的である。本実施の形態は、そのような導電バンプを含む半導体装置に関する。
【００４９】
以下、ＣＯＧ実装の際に、金バンプ１５を介して半導体装置が受ける機械的ストレスについて、有限要素法によるシミュレーションによって解析した結果について説明する。
【００５０】
図３（ａ）は、シミュレーションに用いた、半導体装置のモデル構造であり、図３（ｂ）は、シミュレーションによる半導体基板の表面における相当応力の分布を示すグラフである。図３（ａ）と図３（ｂ）は、図中に示すＡとＡ‘、ＢとＢ’、ＣとＣ‘、ＤとＤ’の各点、及びそれぞれの中心線において対応する。
【００５１】
図３（ａ）において、１は半導体基板、７は第一の層間絶縁膜、１０は第二の層間絶縁膜、１３はパッシベーション膜、１４はバリアメタル、１５は金バンプである。この構造では、ＣＯＧ実装の際に、金バンプ１５を介して活性領域に伝わる機械的ストレスを確認するため、アルミ配線、ゲート電極、ソース領域、ドレイン領域は形成せず、それらの要因による影響を排除している。図３（ａ）のモデル構造では、図２（ａ）のモデル構造と異なり、金バンプ１５がアルミパッドを介さずに直接バリアメタル１４上に形成されている。ＣＯＧ実装時の負荷条件としては、半導体基板１の底面を完全拘束し、半導体基板１の底面、および金バンプ１５の上面から、２００℃の温度負荷をかけた状態で、金バンプ１５の上面から、３００Ｎ／ｍｍ2の荷重を与えた。
【００５２】
以上の条件のもとに応力シミュレーションを行ったところ、図３（ｂ）に示すように、半導体基板１の表面には、金バンプ１５の周縁下方に相当応力が最大となるポイントが位置しており、金バンプ１５の中央部直下においては、特に大きな相当応力は発生していないことが判った。
【００５３】
有限要素法によるシミュレーションの精度は一般に高いことを考慮すれば、以上の解析により、金バンプ１５の周縁内外２μｍの領域が、活性領域の直上に位置しないように配置されていると、ＣＯＧ実装を行った場合、金バンプ１５を介して活性領域に伝わる機械的ストレスが軽減され、デバイスの特性の変動が効果的に抑制されることが明確となった。
【００５４】
このように、金バンプ１５は、その周縁内外２μｍの領域が、活性領域の直上に位置しないように配置されていることが好ましい。さらに好ましくは、金バンプ１５は、その周縁内外５μｍの領域が、活性領域の直上に位置しないように配置される。ここで、金バンプ１５の周縁内外５μｍの位置は、概略、相当応力値が、[（金バンプ１５の周縁下方における応力の最大値）―（金バンプ１５の中心部直下の応力値）]／２となる位置に相当する。これにより、前述した周縁内外２μｍの範囲に、金バンプ１５の配置マージン３μｍが加わり、ＴＡＢ実装やＣＯＧ実装を行った場合、デバイスの特性の変動がさらに減少する。
【００５５】
また、金バンプ１５は、その周縁内外７μｍの領域が、活性領域の直上に位置しないように配置されていることが好ましい。金バンプ１５を配置する際の設計位置からのずれが約５μｍであることから、これにより、前述した周縁内外２μｍの範囲に、この位置ずれマージン５μｍが加わり、ＴＡＢ実装やＣＯＧ実装を行った場合、デバイスの特性の変動がさらに減少する。
【００５６】
（実施の形態３）
実施の形態３における半導体装置の製造方法について、図４Ａ〜図４Ｉを参照しながら説明する。
【００５７】
まず、図４Ａに示すように、ｐ型の半導体基板１上に、フィールド絶縁膜６をＬＯＣＯＳ方式によって形成する。ここで、図示を省略しているが、フィールド絶縁膜６下には、予めＢ（ボロン）イオンを打ち込むことにより、高濃度のｐ+領域（チャネルストッパー）が形成されている。
【００５８】
次に、図４Ｂに示すように、半導体基板１上にファーネスによりＳｉＯ2膜を成長させ、その上にＣＶＤによりポリシリコンを成長させる。なお、ここでポリシリコンの比抵抗を下げるため、ポリシリコン表面に例えばシリサイドをスパッタやアニール等により形成しても構わない。続いて、ＳｉＯ2膜とポリシリコンをパターニングして半導体基板１上にゲート酸化膜４とゲート電極５を形成する。
【００５９】
次いで、図４Ｃに示すように、ゲート電極５をマスクにして、半導体基板１にＰ（リン）やＡｓ（ヒ素）等のイオンをドープすることによりｎ型のチャネルを形成して、ｎ型のソース領域２とｎ型のドレイン領域３を形成する。
【００６０】
続いて、図４Ｄに示すように、その上に、絶縁材料であるＢＰＳＧを用いて、第一の層間絶縁膜７を形成する。
【００６１】
そして、図４Ｅに示すように、ソース領域２とドレイン領域３上の第一の層間絶縁膜７にコンタクトを開け、コンタクトを埋め込みながら、第一の層間絶縁膜７上にアルミニウム材からなる金属材料層をスパッタにより形成した後、パターニングすることにより、第一の導電貫通孔８とアルミ配線９を形成する。
【００６２】
次に、図４Ｆに示すように、その上に、ＳｉＯ2を用いて第二の層間絶縁膜１０を形成する。
【００６３】
次いで、図４Ｇに示すように、ドレイン領域３上の第二の層間絶縁膜１０にコンタクトを開け、コンタクトを埋め込みながら、第二の層間絶縁膜１０上にアルミニウム材からなる金属材料層をスパッタにより形成した後、フォトリソによりパターニングすることにより、第二の導電貫通孔１１とアルミパッド１２を形成する。アルミパッド１２をパターニングして形成する際には、アルミパッド１２の周縁内外２μｍの領域が、ゲート酸化膜４の直上に位置しないように設計されたマスクを用いる。この際、アルミパッド１２の周縁内外２μｍの領域が、ソース領域２とドレイン領域３の直上に位置しないように設計されたマスクを用いることが好ましく、アルミパッド１２の周縁内外２μｍの領域が、フィールド絶縁膜６の直上に位置するように設計されたマスクを用いることがさらに好ましい。
【００６４】
続いて、図４Ｈに示すように、ＳｉＮを用いてＣＶＤによりパッシベーション膜１３を、その一部が開孔し、その開孔部からアルミパッド１２が露出するように形成する。
【００６５】
その後、ＴｉＷからなるバリア層とＡｕからなるシード層をスパッタによりこの順で形成した後、図４Ｉに示すように、めっきによりパターニングすることにより金バンプ１５を形成し、金バンプ１５をマスクにして、余分のバリア層とシード層をエッチング除去することによりバリアメタル１４と金バンプ１５を形成する。金バンプ１５をパターニングして形成する際には、金バンプ１５の周縁内外２μｍの領域が、ゲート酸化膜４の直上に位置しないように設計されたマスクを用いる。この際、金バンプ１５の周縁内外２μｍの領域が、ソース領域２とドレイン領域３の直上に位置しないように設計されたマスクを用いることが好ましく、金バンプ１５の周縁内外２μｍの領域が、フィールド絶縁膜６の直上に位置するように設計されたマスクを用いることがさらに好ましい。
【００６６】
なお、本実施の形態の半導体装置の製造方法では、第一の層間絶縁膜７、第一の導電貫通孔８、アルミ配線９、第二の層間絶縁膜１０、及び第二の導電貫通孔１１からなる金属配線層は１層のみの構成としているが、図４Ｄ〜図４Ｇに示す工程を繰り返すことにより、金属配線層を２層以上の構成とすることも可能である。
【００６７】
また、第一の導電貫通孔８と第二の導電貫通孔１１は、それぞれアルミ配線９とアルミパッド１２をアルミニウム材を用いて形成する際にアルミニウム材を埋め込んで形成しているが、第一の層間絶縁膜７に開けられたコンタクトと第二の層間絶縁膜１０に開けられたコンタクトにＣＶＤによりＷ（タングステン）を埋め込んでＷプラグとしても構わない。また、このとき、ＣＭＰ（Chemical Mechanical Polishing）やエッチバック等の平坦化工法を用いることもできる。
【００６８】
また、金属配線や電極パッドをアルミニウム材を用いて形成しているが、その他、銅を用いることもできる。さらに、ｐ型の半導体基板を用いてｎ型のＭＯＳトランジスタを形成しているが、ｐ型の半導体基板の代わりに、ｐウェル、ｎウェル、又はツインウェル構造の基板を用いても良い。また、ｐ型のＭＯＳトランジスタを形成しても良い。また、フィールド絶縁膜６は、ＬＯＣＯＳ方式によって形成しているが、その他、拡散領域を分離できる構造であれば、例えば、ＳＴＩ構造により形成しても良い。また、導電バンプに金バンプを用いているが、その他、半田バンプや銅バンプ等の導電性材料を用いることもできる。
【００６９】
【発明の効果】
本発明によれば、電極パッドや導電バンプを介して活性領域に伝わる機械的ストレスが軽減され、デバイスの特性の変動が抑制される。これにより、装置設計上の自由度が向上し、半導体装置の小サイズ化が実現される。
【図面の簡単な説明】
【図１】実施の形態１における半導体装置の断面図
【図２】（ａ）は金属パッドを介して半導体装置が受ける相当応力解析用のモデル構造図、（ｂ）は解析結果の相当応力のグラフ
【図３】実施の形態２における半導体装置の構成による作用を示すため解析を示し、（ａ）は導電バンプを介して半導体装置が受ける相当応力解析用のモデル構造図、（ｂ）は解析結果の相当応力のグラフ
【図４Ａ】本発明の実施の形態３における半導体装置の製造方法の工程の一部を示す工程図
【図４Ｂ】図４Ａの工程に続く製造工程を示す工程図
【図４Ｃ】図４Ｂの工程に続く製造工程を示す工程図
【図４Ｄ】図４Ｃの工程に続く製造工程を示す工程図
【図４Ｅ】図４Ｄの工程に続く製造工程を示す工程図
【図４Ｆ】図４Ｅの工程に続く製造工程を示す工程図
【図４Ｇ】図４Ｆの工程に続く製造工程を示す工程図
【図４Ｈ】図４Ｇの工程に続く製造工程を示す工程図
【図４Ｉ】図４Ｈの工程に続く製造工程を示す工程図
【図５】従来例の半導体装置の断面図
【符号の説明】
１      半導体基板
２      ソース領域
３      ドレイン領域
４      ゲート酸化膜
５      ゲート電極
６      フィールド絶縁層
７      第１の層間絶縁膜
８      第１の導電貫通孔
９      アルミ配線
１０    第２の層間絶縁膜
１１    第２の導電貫通孔
１２    アルミパッド
１３    パッシベーション膜
１４    バリアメタル
１５    金バンプ
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
2004207509.tif 000009
【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図４Ｉ】
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【図５】
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