(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリにおいて、書き換え回数をメモリセルと同様の記憶素子にアナログ的に記憶し、少ない回路数で書き換え制御を行う。【解決手段】複数に分割されたメモリセルアレイ１０と、複数のメモリセルアレイのうちで非選択アレイ中の一部に割り当てられた書き換え回数記憶領域１０のセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの浮遊ゲートへの電子の注入量によってセルトランジスタの閾値をアナログ的に変動させることによって書き換え回数を記憶させる書き換え回数書き込み制御回路とを具備する。【選択図】　　図１
2004014043.tif 000002
【特許請求の範囲】
【請求項１】
複数に分割されたメモリセルアレイと、
前記複数のメモリセルアレイのうちで非選択アレイ中の一部に割り当てられた書き換え回数記憶領域のセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの浮遊ゲートへの電子の注入量によってセルトランジスタの閾値をアナログ的に変動させることによって書き換え回数を記憶させる書き換え回数書き込み制御回路
とを具備することを特徴とする不揮発性半導体メモリ。
【請求項２】
メモリセルアレイと、
前記メモリセルアレイにおける偶奇一対のビット線毎に共通に接続される複数のセンスアンプ兼データレジスタと、選択されたメモリセルアレイの一部に割り当てられた書き換え回数記憶領域における偶奇一対のビット線のうちの一方のビット線に接続されているセルトランジスタに対してデータが書き込まれる際には他方のビット線に接続されているセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの浮遊ゲートへの電子の注入量によってセルトランジスタの閾値をアナログ的に変動させることによって書き換え回数を記憶させる書き換え回数書き込み制御回路
とを具備することを特徴とする不揮発性半導体メモリ。
【請求項３】
前記書き換え回数記憶領域におけるセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行う際、前記セルトランジスタに直列に接続されているビット線に所定の電源電圧を与え、前記セルトランジスタのゲートに書き込み電圧Ｖｐｇｍを与えることにより、前記セルトランジスタに対する“１”書き込みストレスを利用して書き込むことを特徴とする請求項１または２記載の不揮発性半導体メモリ。
【請求項４】
前記書き換え回数記憶領域におけるセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行う際、前記セルトランジスタの制御ゲートに書き込み電圧より低い非選択ワード線電圧Ｖｐａｓｓを与え、前記セルトランジスタに直列に接続されているビット線には接地電位を与えることにより、
前記セルトランジスタに対するＶｐａｓｓストレスを利用して書き込むことを特徴とする請求項１または２記載の不揮発性半導体メモリ。
【請求項５】
前記書き換え回数を記憶させた書き換え回数記憶領域の複数のセルトランジスタから書き換え回数を読み出す際、読み出しデータをデバイス外部に出力することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
【請求項６】
前記書き換え回数を記憶させた書き換え回数記憶領域の複数のセルトランジスタから書き換え回数を読み出す際、前記セルトランジスタの制御ゲートに接続されているワード線の電圧を変化させていき、前記ワード線の電圧以下の閾値を持つセルトランジスタの個数が書き換え回数記憶領域のセルトランジスタの全数の半数を超えた時点のワード線の電圧に基づいて書き換え回数を判定することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
【請求項７】
前記書き換え回数を読み出す際に使用するカウンタが予め設けられており、前記書き換え回数を記憶させた書き換え回数記憶領域の複数のセルトランジスタから書き換え回数を読み出す際、前記セルトランジスタの制御ゲートに接続されているワード線の電圧を変化させていき、セルトランジスタが前記ワード線の電圧以下の閾値を持つ場合に前記カウンタを歩進させていき、前記カウンタの最上位ビットが反転した時点のワード線の電圧に基づいて書き換え回数を判定することを特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体メモリ。
【請求項８】
前記複数のセルトランジスタから読み出されたデータに基づいてセルトランジスタの閾値分布の中心を判定することにより書き換え回数を判定することを特徴とする請求項５乃至７のいずれか１項に記載の不揮発性半導体メモリ。
【請求項９】
前記書き換え回数を読み出す際に使用するカウンタが予め設けられており、前記書き換え回数を記憶させた書き換え回数記憶領域の複数のセルトランジスタから書き換え回数を読み出す際、前記セルトランジスタの制御ゲートに接続されているワード線の電圧を変化させていき、書き換え回数の読み出し結果を１ページ分の読み出しデータとしてシリアルにデバイス外部に出力することを特徴とする請求項５記載の不揮発性半導体メモリ。
【請求項１０】
前記書き換え回数記憶領域に対応するロウデコーダは、消去選択を禁止するために使用されるフューズを備えており、当該フューズはデバイスの出荷時にメモリセルのデータを消去した後に切断されることを特徴とする請求項１記載の不揮発性半導体メモリ。
【請求項１１】
前記メモリセルアレイにおける選択ビット線は物理的に１本おきとし、選択されないビット線を所定電位に固定するビット線シールド技術が採用されており、前記ビット線に与える電源電圧あるいは接地電位は、前記ビット線シールド技術で用いられる電源から供給することを特徴とする請求項３または４記載の不揮発性半導体メモリ。
【請求項１２】
前記メモリセルアレイにおけるビット線に対応してセンスアンプ兼データレジスタが設けられており、前記ビット線に与える電源電圧あるいは接地電位は前記センスアンプ兼データレジスタから供給することを特徴とする請求項３または４記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに係り、特に書き換え回数書き込み制御回路に関するもので、例えばＮＡＮＤ型フラッシュメモリに使用されるものである。
【０００２】
【従来の技術】
図２は、ＮＡＮＤ型フラッシュメモリのセルアレイに用いられているＮＡＮＤセルとして、あるセルブロックＢＬＯＣＫｍの一部のＮＡＮＤセルを取り出してその一例を示す等価回路図である。
【０００３】
このＮＡＮＤセルは、１６個のメモリセルＣＴ０〜ＣＴ１５が直列に接続され、その一端側および他端側がそれぞれ対応してドレイン側選択ゲートトランジスタＤＧＴおよびソース側選択ゲートトランジスタＳＧＴを介してビット線ＢＬｉ（ＢＬｎ，ＢＬｎ＋１，…）およびソース線ＳＬに接続されている。各メモリセルＣＴ０〜ＣＴ１５は、浮遊ゲートおよび制御ゲートの二層ゲート構造を有するセルトランジスタが用いられており、その制御ゲートにはワード線ＷＬｉ（ＷＬ０〜ＷＬ１５）が接続されている。
【０００４】
また、ドレイン側選択ゲートトランジスタＤＧＴの制御ゲートにはドレイン側選択ゲート線ＳＧＤが接続され、ソース側選択ゲートトランジスタＳＧＴの制御ゲートにはソース側選択ゲート線ＳＧＳが接続されている。
【０００５】
ここで、ＮＡＮＤ型フラッシュメモリおよびＮＡＮＤセルの動作の一例を簡単に説明しておく。
【０００６】
ＮＡＮＤセルの書き込み（プログラム）／消去は、セルトランジスタのトンネル酸化膜にＦＮトンネル電流を通し、浮遊ゲートに電子を注入または放出することにより行う。
【０００７】
即ち、書き込み時には、ビット線ＢＬｉの電位を接地電位（ｇｎｄ，０Ｖ）にし、選択ワード線に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）を与え、選択セルトランジスタの浮遊ゲートとチャネル部との間の高電界によって浮遊ゲートに電子を注入する。この時、選択セルトランジスタと直列に接続されているドレイン側選択ゲート線ＳＧＤには電源電圧Ｖｄｄが与えられてドレイン側選択ゲートトランジスタＤＧＴは導通状態にあり、非選択ワード線には非選択ワード線書き込み電圧Ｖｐａｓｓ（例えば１０Ｖ）が与えられて非選択セルトランジスタは導通状態にあり、ビット線ＢＬｉの電位を選択セルトランジスタのチャネル部へ十分に転送する。なお、ソース側選択ゲート線ＳＧＳには０Ｖが与えられてソース側選択ゲートトランジスタＳＧＴは非導通状態になっている。
【０００８】
書き込みは、１本のワード線に共通に接続された複数のセルトランジスタを単位とする１ページに対して一括で行うので、同時に書き込まれる複数のセルトランジスタの中には、データが“１”のもの（浮遊ゲートに電子を注入せずに消去状態を保つセルトランジスタ）も存在する。
【０００９】
上記したデータが“１”の選択セルトランジスタに対する書き込みの最初には、セルトランジスタのチャネルにビット線電位Ｖｄｄが転送された後、ワード線の電位がＶｐｇｍまたはＶｐａｓｓになると、チャネル部の電位はゲート容量によって持ち上げられる。この時、選択セルトランジスタのチャネル部の電位がＶｄｄ＋Ｖｔｈより高くなると、選択セルトランジスタと直列に接続されているドレイン側選択ゲートトランジスタＤＧＴは、ゲート線ＳＧＤにＶｄｄが与えられるので非導通状態になる。
【００１０】
選択セルトランジスタのチャネル部の電位はワード線・浮遊ゲート間の容量と浮遊ゲート・チャネル部間の容量との比によるが、９Ｖ程度まで持ち上げられることになる。これにより、選択セルトランジスタの浮遊ゲートとチャネル部の間の電界が弱まるので、ＦＮトンネル電流は電界の二乗に比例して減少し、通常の書き込み時間では書き込みが行われず、消去状態を保つ。
【００１１】
１ページ一括の書き込みを行うために、各ビット線に対応してセンスアンプを兼ねたデータレジスタが接続されており、それぞれ書き込みデータを一時的に保持するように構成されている。
【００１２】
図８は、ＮＡＮＤ型フラッシュメモリに用いられているセンスアンプ兼データレジスタの１個分の一例を取り出して詳細に示す回路図である。
【００１３】
このセンスアンプ兼データレジスタは、２つのインバータが交叉接続されてなるデータレジスタ（ラッチ回路）ＲＥＧの一対の入出力ノードに、一対のセンス入力用トランジスタＳＡ０，ＳＡ１およびカラム選択の信号ＣＳＬにより駆動される一対の入出力ゲートトランジスタＣＳＴが接続されている。上記一対のセンス入力用トランジスタＳＡ０，ＳＡ１のソース共通接続ノードはセンス増幅用のＮＭＯＳトランジスタＳＡＴを介してｇｎｄに接続されている。
【００１４】
また、データレジスタＲＥＧの一方の入出力ノードには、書き込み信号ＰＲＯＧＲＡＭによって制御される書き込み制御トランジスタＷＴを介した後、一対の偶数側ビット線および奇数側ビット線に共通に接続されている。この場合、一対の偶数側ビット線および奇数側ビット線は、それぞれ対応して偶数側ビット線選択制御トランジスタＥＢＴ、奇数側ビット線選択制御トランジスタＯＢＴにより選択的に書き込み制御トランジスタＷＴに接続される。
【００１５】
データレジスタＲＥＧの他方の入出力ノードには、データレジスタを“１”状態にリセットするためのリセットトランジスタＲＴが接続されており、このリセットトランジスタＲＴはリセット信号ＲＳＴによって制御される。
【００１６】
次に、図８を参照して書き込み、消去、読み出し動作を簡単に説明する。
【００１７】
書き込み時には、一対の入出力線ＩＯ，／ＩＯから一対の入出力ゲートトランジスタＣＳＴを介して入力された書き込みデータがデータレジスタＲＥＧに一時的に保持される。この書き込みデータは書き込み信号ＰＲＯＧＲＡＭの制御によって制御される書き込み制御トランジスタＷＴおよび選択された偶数側のビット線選択制御トランジスタＥＢＴまたは奇数側のビット線選択制御トランジスタＯＢＴを介して偶数側または奇数側のビット線に転送される。この際、書き込みデータが“０”の場合にはビット線に０Ｖが転送され、書き込みデータが“１”の場合にはビット線にＶｄｄが転送される。
【００１８】
消去は、メモリセルのウェルを消去電圧Ｖｅｒａ（例えば２１Ｖ）にし、ワード線を０Ｖとすることにより、浮遊ゲート中の電子を基板へ引き抜くことによって行う。消去はブロック単位で行うが、消去しない非選択ブロックのワード線は浮遊状態にしておく。ウェルの電圧がＶｅｒａにされると、基板と浮遊ゲートを介したワード線との容量結合によって、浮遊ゲートは高い電圧にブートされる。そのため、非選択ブロックでは、浮遊ゲートと基板との間の電界が弱まり、消去されない。
【００１９】
読み出しは、書き込みと同じくページ単位で行う。読み出しの最初に、データレジスタＲＥＧはリセット信号ＲＳＴによって“１”状態にリセットされる。そして、読み出しの最初にプリチャージ信号ＰＲＥＣＨＡＲＧＥによって制御されるプリチャージ用のＰＭＯＳトランジスタＰＲＴおよびリード信号ＲＥＡＤがゲートに与えられるＮＭＯＳトランジスタＲＴを介してビット線がプリチャージされる。この際、ビット線のプリチャージ電圧をＶｄｄまたは読み出しの高速化を図るためにＶｄｄより低い電位に設定するように、リード信号ＲＥＡＤの電圧を制御することによって決める。
【００２０】
また、プリチャージ用のＰＭＯＳトランジスタＰＲＴの一端の電位によって活性化制御用のＮＭＯＳトランジスタＥＮＴがオン状態に制御される。
【００２１】
その後、選択ワード線を０Ｖにしたままで、図２中に示したドレイン側選択ゲートトランジスタＤＧＴおよびソース側選択ゲートトランジスタＳＧＴをオンさせ、ビット線の電位が放電されるかどうかを判定する。この時、選択セルトランジスタと直列に接続されたセルトランジスタには十分にセル電流を流すように、それに対応するワード線には読み出し電圧Ｖｒｅａｄ（例えば３．５Ｖ）が与えられる。
【００２２】
選択セルトランジスタのデータが“１”である場合（消去されている場合）には、そのトランジスタの閾値が負にまで低くなっているので、ワード線が０Ｖであってもセル電流が流れ、ビット線は放電される。
【００２３】
選択セルトランジスタのデータがデータが“０”である場合（書き込まれている場合）には、そのトランジスタの閾値は０Ｖ以上に高くなっているので、選択セルトランジスタは非導通になり、ビット線の電位はプリチャージされたまま保持される。
【００２４】
その後、リード信号ＲＥＡＤによりＮＭＯＳトランジスタＲＴをオンさせ、ビット線の電圧をセンス増幅用のＮＭＯＳトランジスタＥＮＴで受け、センス信号ＳＥＮＳＥ０によってセンス入力用のＮＭＯＳトランジスタＳＡをオンさせてデータレジスタＲＥＧに一時的に保持させる。データレジスタＲＥＧに取り込まれたデータは、シリアルに読み出される。
【００２５】
ところで、ビット線の微細化が進むに連れ、隣接するビット線間の寄生容量が大きくなり、誤読み出しを防ぐためにビット線シールド技術が採用されている。ここで、ビット線シールド技術について簡単に説明する。
【００２６】
上述したように、読み出し時にはビット線を浮遊にしてプリチャージ電位がセル電流によって放電されるかどうかを見ている。デザインルールが緩やかで、ビット線の幅が広く、隣接するビット線の間隔も広い時には、ビット線の寄生容量はその大部分が基板に対するものであり、隣接ビット線の動作は読み出しに影響を与えることはない。
【００２７】
しかし、微細化が進み、ビット線が細くなりビット線間隔が狭くなると、ビット線の寄生容量は隣接するビット線間の容量が支配的になる。そういった状況で、注目するビット線上のメモリセルにはデータ“０”が書き込まれており、隣接する２つのビット線には“１”が書き込まれている場合を考える。
【００２８】
この場合、注目するビット線は放電されずプリチャージ電位が保持されるはずであるが、隣接する２本のビット線は放電されるので、ビット線間の容量結合によって注目するビット線の電位も下がってしまい、“１”と誤読み出しされてしまう。
【００２９】
これを防ぐために用いられるビット線シールド技術では、選択ビット線は物理的には１本おきとし、選択されないビット線は電位を接地電位ｇｎｄに固定する。これにより隣接ビット線間の寄生容量の電位差は固定されているので、誤読み出しが起こることはない。
【００３０】
なお、上記したビット線シールド技術では、偶数列のビット線および奇数列のビット線はそれぞれ対応して信号ＢＬ−ｅｖｅｎまたはＢＬ−ｏｄｄによって選ばれる。また、１本のワード線に接続されるメモリセルの数は２倍に増えるが、アドレッシングによって、外部から見たページサイズは変更しないよう制御している。
【００３１】
上述したようにフラッシュメモリの書き込み／消去では、セルトランジスタの本来は絶縁膜である酸化膜に電子を通しているので、書き込み／消去を繰り返すうちに酸化膜の特性が変化し、書き込み／消去特性が劣化していく。
【００３２】
ＮＡＮＤ型フラッシュメモリの場合には、書き換え（書き込み／消去）回数が増えるにつれて、消去時の閾値が高くなってしまう現象が生じる。これは、酸化膜中に電子トラップ（トラップ準位）が発生し、ここにトラップされた電子がトンネル電流を妨げるからである。
【００３３】
書き換え回数が増えていっても初期と同様の消去特性を得るためには、より高い消去電圧Ｖｅｒａまたはより長い消去時間が必要となる。通常は、書き換えが進んでもメモリセルの特性劣化がデバイスの劣化として見えないよう、マージンをとって消去電圧／時間を設定している。
【００３４】
しかし、マージンをとって消去電圧／時間を設定することは、初期のメモリセルにとっては過剰なストレスとなり、劣化を速めてしまうという悪循環が生じる。そこで、過剰なストレスを与えずに、それぞれの時点での最適な条件で消去を行うためには、書き換え回数にしたがって電圧または時間を調整していく方法が考えられる。
【００３５】
この方法を実現するためには、書き換え回数をレジスタに記憶しておき、その書き換え回数に応じてコントローラで内部電圧等を調整することが考えられる。この書き換え回数を記憶しておくレジスタは、デバイスの電源を切っても情報を保持しなければならないので、不揮発性である必要がある。
【００３６】
特にフラッシュメモリでは、仕様的に１０万回から１００万回の書き換えを許容しており、この大きな書き換え回数をデジタル的に計数し、例えばメモリセルと同様の多数の記憶素子（例えば２０ビットの不揮発性レジスタ）に記憶する制御が必要になり、回路規模が大きくなる。
【００３７】
【発明が解決しようとする課題】
上記したように従来のフラッシュメモリは、書き換え回数にしたがって書き込み／消去特性の劣化に対応して電圧／時間等を調整するために、大きな書き換え回数をデジタル的に計数して多数の不揮発性レジスタに記憶する制御が必要になり、回路規模が大きくなるという問題があった。
【００３８】
本発明は上記の問題点を解決すべくなされたもので、書き換え回数をメモリセルと同様の記憶素子にアナログ的に記憶することにより、少ない回路数で書き換え制御を可能にした不揮発性半導体メモリを提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明の第１の不揮発性半導体メモリは、複数に分割されたメモリセルアレイと、前記複数のメモリセルアレイのうちで非選択アレイ中の一部に割り当てられた書き換え回数記憶領域のセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの閾値のアナログ的な変動量によって書き換え回数を記憶させる書き換え回数書き込み制御回路とを具備することを特徴とする。
【００４０】
本発明の第２の不揮発性半導体メモリは、メモリセルアレイと、前記メモリセルアレイにおける偶奇一対のビット線毎に共通に接続される複数のセンスアンプ兼データレジスタと、選択されたメモリセルアレイの一部に割り当てられた書き換え回数記憶領域における偶奇一対のビット線のうちの一方のビット線に接続されているセルトランジスタに対してデータが書き込まれる際には他方のビット線に接続されているセルトランジスタにに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの閾値のアナログ的な変動量によって書き換え回数を記憶させる書き換え回数書き込み制御回路とを具備することを特徴とする。
【００４１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。
【００４３】
図１のＮＡＮＤ型フラッシュメモリは、図２を参照して前述したＮＡＮＤセルのアレイを有し、通常の大容量のＮＡＮＤ型フラッシュメモリと同様に、ビット線容量を小さく抑えて高速読み出しを図るために、メモリセルアレイ１０が複数（本例では２つ）のセルアレイ０、セルアレイ１に分割されている。また、前述したビット線シールド技術が採用されている。
【００４４】
そして、アナログ的に書き換え回数を記憶するための回数記憶領域として、非選択アレイ中の一部（１ブロックまたは１ページ）を割り当てるものであり、本例では、回数記憶ブロック１０ａを割り当てた場合を例にとって説明する。
【００４５】
メモリセルアレイ１０のロウ選択を行うロウデコーダ（Ｒｏｗ　Ｄｅｃｏｄｅｒ）１１のうち、回数記憶ブロック１０に対応するロウデコーダ１１ａには、２つのメモリセルアレイを区別するブロックアドレスの最上位ビットＢＬＫＡＤＤ−ＭＳＢとその反転ビット／ＢＬＫＡＤＤ−ＭＳＢがそれぞれ対応して入力されており、アレイ毎の書き換え回数を当該アレイとは別の側のアレイに独立に記憶するように制御している。
【００４６】
なお、１２はメモリセルアレイ１０の各カラムに対応して設けられたセンスアンプ（Ｓｅｎｓｅ　Ａｍｐ．）、１３はメモリセルアレイ１０のカラム選択を行うカラムデコーダ（Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）である。
【００４７】
上記センスアンプ１２は、後述する書き込み方法の各実施例に応じて、図８を参照して前述したようなセンスアンプ兼データレジスタ、あるいは、図９を参照して後述するようなセンスアンプ兼データレジスタが用いられる。
【００４８】
回数記憶ブロック１０ａに書き換え回数を記憶させるために、回数記憶ブロック１０ａのセルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行い、セルトランジスタの閾値のアナログ的な変動量によって記憶させる。
【００４９】
このような弱い電界で書き込みを行ってアナログ的に書き換え回数を記憶させると、記憶の精度は低下するが、消去条件の制御をするためには書き換え回数が１桁増えたことを検知できる程度の精度で十分である。
【００５０】
セルトランジスタに対して通常の書き込みよりも弱い電界で書き込みを行う方法として、セルトランジスタに与える電圧関係として図３（ａ）、（ｂ）に示すような二種類が考えられる。
【００５１】
図３（ａ）は、選択セルトランジスタに“１”書き込みストレスを利用して書き込みを行う場合の電圧関係を示す。
【００５２】
選択セルトランジスタに対する通常の書き込みでは、“１”書き込みセルは、選択セルトランジスタのチャネル電圧を持ち上げて（バックゲートに〜９Ｖのブート電圧を与えて）書き込みを禁止している。この際、電子は少ないながらもセルトランジスタの浮遊ゲートに注入されるので、書き込みが繰り返されれば、セルトランジスタの閾値は高くなっていく。
【００５３】
そこで、選択セルトランジスタに“１”書き込みストレスを与えて書き込みを行うために、選択セルトランジスタに直列に接続されているドレイン側選択ゲートトランジスタのゲート（ドレイン側選択ゲート線ＳＧＤ）およびビット線にそれぞれＶｄｄを与え、選択セルトランジスタのゲート（選択ワード線）にＶｐｇｍ（例えば２０Ｖ）を与える。
【００５４】
図３（ｂ）は、選択セルトランジスタにＶｐａｓｓストレスを利用して書き込みを行う場合の電圧関係を示す。
【００５５】
選択セルトランジスタに対する通常の書き込みでは、選択セルトランジスタに直列に接続されている非選択セルトランジスタのゲート（非選択ワード線）にＶｐａｓｓが与えられることにより、ビット線の電圧を選択セルトランジスタのチャネルへ転送し、チャネル電圧を０Ｖにしている。
【００５６】
この際、ＶｐａｓｓはＶｐｇｍの約半分の電圧（例えば１０Ｖ）であるので、選択セルトランジスタの浮遊ゲートとチャネルの間の電界は弱く、通常の書き込み時間ではセルトランジスタの閾値は動かない。しかし、書き込みが繰り返されれば、電子は少しずつセルトランジスタの浮遊ゲートに注入されれるので、セルトランジスタの閾値は変化していく。
【００５７】
上述した二種類の弱い電界での書き込み方法は、実際のメモリセルの書き込み特性に応じて選択される。もし、実際のメモリセルの書き込み特性がアナログ的に記憶するのに適当でなければ、電圧の調整が必要であるかもしれない。
【００５８】
なお、回数記憶ブロックのデータは、デバイスの通常の使用中に消去されてはならない。そこで、例えば図１４を参照して後述するように、回数記憶ブロックに対応するロウデコーダに消去選択禁止制御用のフューズ素子を備え、デバイスの出荷時にメモリセルのデータを消去した後に上記フューズ素子を切断しておけば、デバイスの通常の使用中の消去時に回数記憶ブロックが選択されることはなく、そのデータが消えることはない。
【００５９】
＜図１中の回数記憶ブロックに対する書き込み方法の第１の実施例＞
図４は、図１中の回数記憶ブロックに対する書き込み方法の第１の実施例を説明するために示す回路である。
【００６０】
図４において、１０ａは図１中のセルアレイの回数記憶ブロックであり、ＮＡＮＤセルＮＡＮＤ群を有する。ＳＡＲＥＧはセルアレイの一対のビット線毎に対応して設けられているセンスアンプ兼データレジスタの１個分を簡略的に示している。このデータレジスタＳＡＲＥＧは、図８を参照して前述した回路あるいは図９を参照して後述する回路が用いられている。
【００６１】
上記データレジスタＳＡＲＥＧの一方の入出力ノードは、書き込み制御トランジスタ（図示せず）を介して、セルアレイの一対のビット線（偶数側ビット線および奇数側ビット線）に共通に接続されている。この場合、一対のビット線は、それぞれＮＡＮＤセルに接続されている偶数側ビット線選択制御トランジスタＥＢＴ、奇数側ビット線選択制御トランジスタＯＢＴにより選択的にデータレジスタＳＡＲＥＧに接続される。
【００６２】
さらに、一対のビット線は、それぞれ対応してビット線電位選択トランジスタＥＰＳＴ，ＯＰＳＴを介してビット線シールド電源に共通に接続されている。このビット線シールド電源は、読み出し時にはｇｎｄ、書き込み時にはＶｄｄとなる。
【００６３】
図４に示す書き込み方法は、図３（ｂ）に示したＶｐａｓｓストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、非選択アレイの回数記憶ブロックのワード線にはＶｐａｓｓを与え、セルトランジスタに直列に接続されているビット線にはビット線シールド電源からｇｎｄを与える。
【００６４】
この場合、一対のビット線選択制御トランジスタＥＰＳＴ，ＯＰＳＴをそれぞれオフ状態に制御し、一対のビット線電位選択トランジスタＥＢＴ，ＯＢＴをそれぞれオン状態に制御する。
【００６５】
本例では、セルトランジスタに書き換え回数を記憶する時のビット線の電圧設定のためにビット線シールド電源を用いており、この電源を選択する制御ロジック（本例ではビット線電位選択トランジスタ）があれば、特別な電源回路は付加しなくても実現できる。
【００６６】
なお、書き換え回数を記憶するには、書き込み回数または消去回数どちらを記憶してもよいが、書き込みは同一ページに複数回に分割して書き込むことが許されているので、消去回数を記憶する方が望ましい。メモリセルのデータを書き換える場合には、ブロック内のデータを全て消去する必要があるので、より正確な書き換え回数を得ることができる。
【００６７】
＜図１中の回数記憶ブロックに対する書き込み方法の第２の実施例＞
図５は、図１中の回数記憶ブロックに対する書き込み方法の第２の実施例を説明するために示す回路である。図５において、図４中と同一部分には同一符号を付している。ここでは、センスアンプ兼データレジスタは、図８を参照して前述した回路あるいは図９を参照して後述する回路が用いられている。
【００６８】
図５に示す書き込み方法は、図３（ａ）に示した“１”書き込みストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、非選択アレイの回数記憶ブロック１０ａのワード線にはＶｐｇｍを与え、セルトランジスタに直列に接続されているビット線にはビット線シールド電源からＶｄｄを与える。
【００６９】
＜図１中の回数記憶ブロックに対する書き込み方法の第３の実施例＞
図６は、図１中の回数記憶ブロックに対する書き込み方法の第３の実施例を説明するために示す回路である。図６において、図４中と同一部分には同一符号を付している。ここでは、センスアンプ兼データレジスタは、図９を参照して後述する“０”リセット機能を有する回路が用いられている。
【００７０】
図６に示す書き込み方法は、図３（ｂ）に示したＶｐａｓｓストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、非選択アレイの回数記憶ブロック１０ａのワード線にはＶｐａｓｓを与え、セルトランジスタに直列に接続されているビット線にはセンスアンプからｇｎｄを与える。この場合、ビット線に接続されているセンスアンプ兼データレジスタを“０”書き込み状態にリセットしておき、偶数側ビット線選択制御トランジスタおよび奇数側ビット線選択制御トランジスタをそれぞれオン状態に制御することにより実現できる。
【００７１】
＜図１中の回数記憶ブロックに対する書き込み回路の第４の実施例＞
図７は、図１中の回数記憶ブロックに対する書き込み方法の第４の実施例を説明するために示す回路である。図７において、図６中と同一部分には同一符号を付している。ここでは、センスアンプ兼データレジスタは、図８を参照して前述した回路あるいは図９を参照して後述する回路が用いられている。
【００７２】
図７に示す書き込み方法は、図３（ａ）に示した“１”書き込みストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、非選択アレイの回数記憶ブロック１０ａのワード線にはＶｐｇｍを与え、セルトランジスタに直列に接続されているビット線にはセンスアンプからＶｄｄを与える。この場合、非選択アレイのセンスアンプ兼データレジスタの全てを“１”書き込み状態にリセットしておくようにリセット信号ＲＳＴ１を与えることにより実現できる。
【００７３】
図８は、図１のＮＡＮＤ型フラッシュメモリで“０”リセット機能を有さないセンスアンプ兼データレジスタが使用される場合の１個分の一例を取り出して詳細に示す回路図である。このセンスアンプ兼データレジスタは、従来例で説明した通りである。
【００７４】
図９は、図１のＮＡＮＤ型フラッシュメモリで“０”リセット機能を有するセンスアンプ兼データレジスタが使用される場合の１個分の一例を取り出して詳細に示す回路図である。
【００７５】
このセンスアンプ兼データレジスタは、図８を参照して前述したセンスアンプ兼データレジスタと比べて、データレジスタＲＥＧの一方の入出力ノードに、データレジスタＲＥＧを“０”書き込み状態にリセットするためにリセット信号ＲＳＴ０によって制御されるリセットトランジスタＲＴ０が追加されている点が異なり、その他は同じであるので図８中と同一符号を付している。
【００７６】
したがって、書き込み回数を記憶する場合には、非選択アレイのセンスアンプ兼データレジスタの全てを一括して“０”書き込み状態にしておくようにリセット信号ＲＳＴ０を与えることによりビット線にｇｎｄを転送することができる。
【００７７】
＜第２の実施形態＞
図１０は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。
【００７８】
このＮＡＮＤ型フラッシュメモリでは、第１の実施形態のＮＡＮＤ型フラッシュメモリと比べて、一対をなす２本のビット線（偶数側ビット線および奇数側ビット線）が１個のセンスアンプに共通に接続されており、ビット線シールド技術が使われている点は同じである。
【００７９】
しかし、選択セルアレイの中の１ブロック（または１ページ）をアナログ的に書き換え回数を記憶するための回数記憶領域（本例では回数記憶ブロック１０ａ）として割り当て、センスアンプに接続されている２本のビット線のうちの１本を回数記憶用に使用する点が異なる。
【００８０】
＜図１０中の回数記憶ブロックに対する書き込み方法の一実施例＞
図１１は、図１０中の回数記憶ブロックに対する書き込み方法の一実施例を説明するために示す回路である。図１１において、図５中と同一部分には同一符号を付している。ここでは、センスアンプ兼データレジスタは、図８を参照して前述した回路、あるいは図９を参照して前述した“０”リセット機能を有する回路が用いられている。
【００８１】
図１１に示す書き込み方法は、図３（ａ）に示した“１”書き込みストレスを利用して選択セルトランジスタに対する弱い電界での書き込みを行うものであり、選択アレイの書き込みまたは消去の際に、選択アレイの回数記憶ブロック１０ａのワード線にはＶｐｇｍを与え、選択セルトランジスタに直列に接続されているビット線にはビット線シールド電源からＶｄｄを与える。
【００８２】
即ち、選択セルアレイにおいて例えば偶数側ビット線を回数記憶用に使用する場合を例にとると、奇数側のビット線に書き込む時に回数記憶ブロック１０ａのワード線にＶｐｇｍを与える。この時、偶数側のビット線にはＶｄｄが与えられていて書き込みが禁止されているので、’１’書き込みストレスの状態になる。
【００８３】
奇数側の書き込みデータが“０”の場合には、回数記憶ブロック１０ａの奇数側のセルトランジスタにはデータが書き込まれ、セルトランジスタの閾値は高くなっていくが、動作に影響を与えることはない。また、浮遊ゲート中の電子が増えていくと浮遊ゲートとチャネルの間の電界は弱まっていくので、電子の注入量は飽和していく。
【００８４】
上記した第２の実施形態のＮＡＮＤ型フラッシュメモリによれば、メモリセルアレイが複数に分割されていない場合でも、回数記憶ブロック１０ａに対する書き換え回数の記憶動作を実現することができる。
【００８５】
＜各実施形態における書き換え回数を読み出し回路＞
前記各実施形態で説明した書き込み方法により回数記憶ブロックの複数のセルトランジスタにアナログ的に書き換え回数が記憶されると、通常は図１２に示すように、セルトランジスタの閾値はある幅を持った正規分布の形をしている。
【００８６】
前記回数記憶ブロックの複数のセルトランジスタから書き換え回数を読み出して書き換え回数を判定する際、（１）複数のセルトランジスタの閾値分布の中心をデバイス外部のコントローラで判定する方法、（２）例えば図１３に示すように、電圧比較回路１３１とカウンタ１３２をデバイス内部に備えておき、閾値分布の内容をカウンタ１３２で判定する方法などが考えられる。
【００８７】
書き換え回数を読み出すためには、読み出し時の選択ワード線の電圧を変化させていくと、その電圧以下の閾値を持つセルトランジスタはセンスアンプ兼データレジスタで“１”と読み出され、ワード線電圧以上の閾値を持つセルトランジスタはセンスアンプ兼データレジスタで“０”と読み出される。
【００８８】
まず、前者（１）の方法について説明する。
【００８９】
ワード線の電圧を低い方から高い方へ段階的に変化させていき、各段階でセンスアンプ兼データレジスタの出力データを例えば１ページ分の読み出しデータとしてシリアルにデバイス外部に出力し、“１”と読み出されたセルトランジスタの数と“０”と読み出されたセルトランジスタの数をデバイス外部のコントローラで計数し、複数のセルトランジスタの閾値分布の中心を判定することにより書き換え回数を判定することが可能になる。
【００９０】
この際、“１”と読み出されたセルトランジスタの数が回数記憶ブロックのセルトランジスタの全数の半分を超えた時点のセルトランジスタ数が書き換え回数であると判定（多数決判定）することができる。
【００９１】
このような方法によれば、書き換え回数を読み出すために、メモリデバイス内に特別な回路は必要なく、通常と同じ読み出し回路だけで実現できる。
【００９２】
次に、後者（２）の方法について、図１３を参照しながら説明する。
【００９３】
回数記憶ブロックのセルトランジスタの制御ゲートに接続されているワード線の電圧を低い方から高い方へ段階的に変化させていき、各段階でセンスアンプ兼データレジスタの出力データをシリアルに読み出し、出力データの“１”／“０”判定を電圧比較回路１３１で行う。この判定の結果がデータ“０”であった場合に電圧比較回路１３１の出力回数をカウンタ１３２で計数していき、ワード線の電圧以下の閾値を持つセルトランジスタの個数が回数記憶ブロックのセルトランジスタの全数の半数を超えた時点のワード線の電圧に基づいて書き換え回数を判定することが可能になる。
【００９４】
例えば２５６カラムの回数記憶ブロックを用いるＮＡＮＤ型フラッシュメモリには、２５６の半分に相当する１２８の計数容量を有する８ビットのフリップフロップ回路ＤＦＦ０〜ＤＦＦ８からなる書き換え回数読み出し用のカウンタ１３２と、センスアンプの出力データの“１”／“０”判定を行う電圧比較回路１３１とをデバイス内部に備えておき、判定を行う。
【００９５】
この場合、回数記憶ブロックのセルトランジスタの制御ゲートに接続されているワード線の電圧を低い方から高い方へ段階的に変化させていき、各段階でセンスアンプ兼データレジスタの出力データをシリアルに読み出し、出力データの“１”／“０”判定を電圧比較回路１３１で行う。この判定の結果がデータ“０”であった場合に電圧比較回路１３１の出力回数（ワード線の電圧以下の閾値を持つセルトランジスタの個数）をカウンタ１３２で計数していき、カウンタ１３２の最上位ビットが低レベルから高レベルに反転した時点のワード線の電圧に基づいて書き換え回数を判定することができる。
【００９６】
図１４は、図１中あるいは図１０中の回数記憶ブロック１０ａに対応するロウデコーダ１１ａが消去選択禁止制御用のフューズ素子Ｆを備えた一例を示す回路図である。
【００９７】
このロウデコーダは、ブロックアドレス信号Ｂｌｏｃｋ　Ａｄｄｒｅｓｓが入力するアンドゲート１４１と、相補的な消去制御信号ＥＲＡＳＥ，／ＥＲＡＳＥにより活性化制御され、前記アンドゲートの出力を反転する第１のインバータ１４２と、ラッチ制御信号ＬＡＴＣＨにより活性化制御され、前記アンドゲート１４１の出力をラッチし、ラッチ出力がリセット信号ＲＥＳＥＴによりリセットされるラッチ回路部１５と、相補的な消去制御信号／ＥＲＡＳＥ，ＥＲＡＳＥにより前記第１のインバータ１４２とは相補的に活性化制御され、前記ラッチ回路部１５の出力を反転する第２のインバータ１４３と、この第２のインバータ１４３および前記第１のインバータ１４２の各出力がワイヤードオア接続された信号を反転する第３のインバータ１４４とを有する。
【００９８】
この第３のインバータ１４４の出力（ロウデコーダの出力電圧）は、図示しない電圧変換回路を経て、ＮＡＮＤセルのセルトランジスタのゲート（ワード線）、選択ゲートトランジスタのゲート（選択ゲート線）に供給される。
【００９９】
前記ラッチ回路部１５は、ラッチ制御信号ＬＡＴＣＨがゲートに入力する活性化制御用のＮＭＯＳトランジスタ１５１と、２個のインバータが逆並列接続されてなり、入力端が前記ＮＭＯＳトランジスタ１５１の一端に接続されたラッチ回路１５２と、このラッチ回路１５２の出力端とｇｎｄノードとの間に接続され、リセット信号ＲＥＳＥＴがゲートに入力するリセット用のＮＭＯＳトランジスタ１５３と、活性化制御用のＮＭＯＳトランジスタ１５１の他端に一端が接続されたラッチ入力制御用のＮＭＯＳトランジスタ１５４と、このラッチ入力制御用のＮＭＯＳトランジスタ１５４の他端とｇｎｄノードとの間に接続された消去選択禁止用のフューズ素子Ｆとからなる。
【０１００】
上記フューズ素子Ｆが導通状態の時は、ラッチ入力制御用のＮＭＯＳトランジスタ１５４の動作が可能になり、ロウデコーダは消去時のデコード動作が可能になる。これに対して、フューズ素子Ｆが非導通（切断）状態の時は、ラッチ入力制御用のＮＭＯＳトランジスタ１５４の動作が不可能になり、ロウデコーダは消去時のデコード動作が不可能になり、消去時に回数記憶ブロックを選択することはない。
【０１０１】
なお、前記各実施形態では、回数記憶領域として、非選択アレイ中の１ブロック（あるいは１ページ）、または、選択アレイ中の１ブロック（あるいは１ページ）中の奇数側ビット線あるいは偶数側ビット線に接続されているナンドセルを割り当てた例を説明したが、これに限らず、１個のセルトランジスタの両端側にそれぞれ１個の選択ゲートトランジスタを接続した回数記憶専用セルの１行分あるいは数行分をアレイに追加して設け、この回数記憶専用セルに対して前記各実施形態と同様な要領で書き換え回数を記憶させるようにしてもよい。
【０１０２】
また、前記各実施形態では、ＮＡＮＤ型フラッシュメモリを説明したが、本発明はこれに限らず、他の不揮発性半導体メモリにも適用することが可能である。
【０１０３】
【発明の効果】
上述したように本発明の不揮発性半導体メモリによれば、書き換え回数をメモリセルと同様の記憶素子にアナログ的に記憶することにより、従来必要であった多数のレジスタ等を備えなくても、少ない回路数で書き換え制御を行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図。
【図２】ＮＡＮＤ型フラッシュメモリのセルアレイに用いられているＮＡＮＤセルの一例を示す等価回路図。
【図３】図１中の回数記憶ブロックのセルトランジスタに対して“１”書き込みストレスを利用して書き込みを行う場合とＶｐａｓｓストレスを利用して書き込みを行う場合の二種類の電圧関係を示す回路図。
【図４】図１中の回数記憶ブロックに対する書き込み方法の第１の実施例を説明するために示す回路図。
【図５】図１中の回数記憶ブロックに対する書き込み方法の第２の実施例を説明するために示す回路図。
【図６】図１中の回数記憶ブロックに対する書き込み方法の第３の実施例を説明するために示す回路図。
【図７】図１中の回数記憶ブロックに対する書き込み方法の第４の実施例を説明するために示す回路図。
【図８】図１のＮＡＮＤ型フラッシュメモリで“０”リセット機能を有さないセンスアンプが使用される場合の１個分の一例を取り出して示す回路図。
【図９】図１のＮＡＮＤ型フラッシュメモリで“０”リセット機能を有するセンスアンプが使用される場合の１個分の一例を取り出して詳細に示す回路図。
【図１０】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図。
【図１１】図１０中の回数記憶ブロックに対する書き込み方法の一実施例を説明するために示す回路図。
【図１２】本発明のＮＡＮＤ型フラッシュメモリにおいてセルトランジスタにアナログ的に書き換え回数が記憶された場合のセルトランジスタの閾値の分布の一例（正規分布）を示す特性図。
【図１３】本発明のデバイス内部に設けられた書き換え回数読み出し回路の一例を示す回路図。
【図１４】図１中あるいは図１０中の回数記憶ブロックに対応するロウデコーダが消去選択禁止フューズを備えた一例を示す回路図。
【符号の説明】
１０…メモリセルアレイ、
１０ａ…回数記憶ブロック、
１１、１１ａ…ロウデコーダ、
１２…センスアンプ、
１３…カラムデコーダ。
【図１】
2004014043.tif 000003
【図２】
2004014043.tif 000004
【図３】
2004014043.tif 000005
【図４】
2004014043.tif 000006
【図５】
2004014043.tif 000007
【図６】
2004014043.tif 000008
【図７】
2004014043.tif 000009
【図８】
2004014043.tif 000010
【図９】
2004014043.tif 000011
【図１０】
2004014043.tif 000012
【図１１】
2004014043.tif 000013
【図１２】
2004014043.tif 000014
【図１３】
2004014043.tif 000015
【図１４】
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