(57)【要約】【課題】フェイルメモリを内蔵しない汎用テスト装置を用いてテストを行うことを可能とすることで、コスト低減に寄与する。【解決手段】半導体記憶装置１０１内に、メモリをテストするＢＩＳＴ回路１０３の他に、ＢＩＳＴ回路１０３が求めたテスト結果（フェイルデータ）に基づいて不良セルを冗長回路に置き換える救済解を求めるＲＡ回路１０４を内蔵する。これにより、従来必要であったテスト結果を格納するフェイルメモリをテスト装置が有する必要が無く、汎用のテスト装置を用いることが可能となり、コストが低減される。【選択図】  図１
2004192712.tif 000002
【特許請求の範囲】
【請求項１】
不良セルを置き換えるための冗長回路を有するメモリと、
不良セルを前記冗長回路に置き換えるための情報を書き込むヒューズ回路と、
前記メモリにテストを行い、不良セルを検出してフェイルデータを出力するテスト回路と、
前記テスト回路が不良セルを検出した場合、前記フェイルデータを与えられて、この不良セルを前記冗長回路に置き換えるための救済解を生成して出力するリペアアナライザ回路と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ヒューズ回路は、電気的な書き込みが可能なメモリであり、前記リペアアナライザ回路から出力された前記救済解に従って、不良セルを前記冗長回路に置き換えるための情報を書き込むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
不良セルを置き換えるための冗長回路を有するメモリと、
不良セルを前記冗長回路に置き換えるための情報を書き込むヒューズ回路と、
前記メモリにテストを行い、不良セルを検出してフェイルデータを出力するテスト回路とを有する半導体記憶装置が形成され、
前記半導体記憶装置が形成されていない領域に、前記テスト回路が不良セルを検出した場合、前記フェイルデータを与えられて、この不良セルを前記冗長回路に置き換えるための救済解を生成して出力するリペアアナライザ回路が形成されたことを特徴とする半導体ウェーハ。
【請求項４】
前記ヒューズ回路は、電気的な書き込みが可能なメモリであり、前記リペアアナライザ回路から出力された前記救済解に従って、不良セルを前記冗長回路に置き換えるための情報を書き込むことを特徴とする請求項３記載の半導体ウェーハ。
【請求項５】
不良セルを置き換えるための冗長回路を有するメモリと、
不良セルを前記冗長回路に置き換えるための情報を書き込む、電気的な書き込みが可能なヒューズ回路と、
前記メモリにテストを行い、不良セルを検出してフェイルデータを出力するテスト回路と、
前記テスト回路が不良セルを検出した場合、前記フェイルデータを与えられて、この不良セルを前記冗長回路に置き換えるための救済解を生成して出力するリペアアナライザ回路とを有する半導体記憶装置と、
電源が投入されると、このことを検知して前記テスト回路にテストを開始させるための制御信号を与える初期化回路と、
を備え、
前記テスト回路は、前記制御信号を与えられると前記メモリのテストを実行することを特徴とする自己修復可能なシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冗長回路構成を有する半導体記憶装置、並びにこの半導体記憶装置を含む半導体ウェーハ及びシステムに関する。
【０００２】
【従来の技術】
従来の半導体記憶装置１００１と、この半導体記憶装置１００１のテストに必要な装置として、記憶装置専用テスト装置２００１及びレーザ加工処理リペア装置３００１とを図６に示す。
【０００３】
半導体記憶装置１００１は、冗長回路構成を有するメモリ１００２の他に、メモリ１００２をテストする回路として内蔵したＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路又はテスト回路１００３、メモリ１００２に含まれる不良セルを冗長回路と置き換えるためのアドレスを書き込むヒューズ回路１００５を備えている。
【０００４】
記憶装置専用テスト装置２００１は、このような半導体記憶装置１００１のテスト専用に設けられたもので、ＢＩＳＴ回路又はテスト回路１００３から出力されたフェイルデータを与えられて記憶するフェイルメモリ２００２、フェイルデータを与えられて救済解を生成して出力するリペアアナライザ（Ｒｅｐａｉｒ  Ａｎａｌｙｚｅｒ、以下ＲＡと称する）回路２００３、救済解をヒューズカットデータとして外部に出力するために必要なデータ処理を行うデータ処理部２００４を備えている。
【０００５】
レーザ加工処理リペア装置３００１は、データ処理部２００４から出力されたヒューズカットデータを与えられ、不良セルを冗長回路に置き換えるアドレスをヒューズ回路１００５に書き込むためヒューズの溶断を行う。
【０００６】
以下、半導体記憶装置１００１のメモリ１００２にテストを行い、検出した不良セルを冗長回路に置き換える処理について、図７を用いて説明する。
【０００７】
図７（ａ）に示されたように、メモリ１００２が９（カラム）×８（ロー）ビット構成のメモリセルアレイを有し、塗りつぶされた１１個の不良セルが存在した場合を考える。
【０００８】
記憶装置専用テスト装置２００１からＢＩＳＴ回路又はテスト回路１００３に、テストに必要なクロック、アドレス、テスト用のデータ、ＢＩＳＴ／ＴＥＳＴ制御信号を与え、メモリ１００２に対してデータの書き込み、読み出しテストを行う。
【０００９】
ＢＩＳＴ回路又はテスト回路１００３がテストを行った結果、図７（ｂ）に示されたようにフェイルした不良セルのビット位置及び数を算出し、テスト結果としてフェイルデータを記憶装置専用テスト装置２００１に出力する。
【００１０】
記憶装置専用テスト装置２００１は、一旦フェイルデータをフェイルメモリ２００２に格納する。そして、ＲＡ回路２００３がこのフェイルデータに基づいて、フェイルビット数の大きい方向はその方向で冗長回路に効率よく置き換えるような救済解を求める。図７（ｃ）に示されたように、Ａの部分はロー方向で救済し、Ｃ、Ｄの部分はカラム方向で救済する。１個のみ単独でフェイルビットが存在するＢのような場合は、任意の方向で、ここではロー方向で救済する。
【００１１】
次に、求めた救済解で必要となる冗長回路のスペアカラム及び／又はスペアローの数を求める。図７（ｄ）に示された例では、スペアカラムが２本、スペアローが２本必要となる。それぞれの本数が、メモリ１００２の冗長回路が備えているスペアカラム、スペアローのそれぞれの本数以内であれば、この救済解を採用して置き換えを行う。スペアカラム、スペアローのそれぞれの本数が、冗長回路が有する本数を超えている場合は、フェイルデータを再び記憶装置専用テスト装置２００１に与えて救済解を求める。
【００１２】
そして救済可の場合は、データ処理部２００４が救済解に基づいてレーザ加工処理リペア装置３００１が処理できるようにデータ処理を行い、ヒューズカットデータを生成して電子媒体に格納する。
【００１３】
レーザ加工処理リペア装置３００１は、このヒューズカットデータに従ってヒューズ回路１００５のヒューズを溶断し、置き換え処理が終了する。
【００１４】
【発明が解決しようとする課題】
上述のように、従来は半導体記憶装置１００１のテストには、汎用のテスト装置ではなく記憶装置専用のテスト装置２００１が必要であった。
【００１５】
これは、救済処理に必要なハードウェアとして、半導体記憶装置１００１の全セルのフェイルデータを与えられて記憶し、外部に出力するためのフェイルメモリ２００２と、フェイルデータを与えられて救済解を出力するＲＡ回路２００３とが必要なためである。
【００１６】
しかしフェイルメモリ２００２は、テスト対象となるメモリ１００２と同等の容量を通常必要とするので、コスト増大を招いていた。
【００１７】
本発明は上記事情に鑑み、汎用のテスト装置を用いてテストを行うことを可能とすることでコスト低減に寄与し得る半導体記憶装置、半導体記憶装置を含む半導体ウェーハ及びシステムを提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明の半導体記憶装置は、
不良セルを置き換えるための冗長回路を有するメモリと、
不良セルを前記冗長回路に置き換えるための情報を書き込むヒューズ回路と、
前記メモリにテストを行い、不良セルを検出してフェイルデータを出力するテスト回路と、
前記テスト回路が不良セルを検出した場合、前記フェイルデータを与えられて、この不良セルを前記冗長回路に置き換えるための救済解を生成して出力するリペアアナライザ回路と、
を備えることを特徴とする。
【００１９】
本発明の半導体ウェーハは、
不良セルを置き換えるための冗長回路を有するメモリと、
不良セルを前記冗長回路に置き換えるための情報を書き込むヒューズ回路と、
前記メモリにテストを行い、不良セルを検出してフェイルデータを出力するテスト回路とを有する半導体記憶装置が形成され、
前記半導体記憶装置が形成されていない領域に、前記テスト回路が不良セルを検出した場合、前記フェイルデータを与えられて、この不良セルを前記冗長回路に置き換えるための救済解を生成して出力するリペアアナライザ回路が形成されたことを特徴とする。
【００２０】
ここで前記ヒューズ回路は、電気的な書き込みが可能なメモリであり、前記リペアアナライザ回路から出力された前記救済解に従って、不良セルを前記冗長回路に置き換えるための情報を書き込むものであってもよい。
【００２１】
本発明のシステムは、自己修復機能を有するものであって、
不良セルを置き換えるための冗長回路を有するメモリと、
不良セルを前記冗長回路に置き換えるための情報を書き込む、電気的な書き込みが可能なヒューズ回路と、
前記メモリにテストを行い、不良セルを検出してフェイルデータを出力するテスト回路と、
前記テスト回路が不良セルを検出した場合、前記フェイルデータを与えられて、この不良セルを前記冗長回路に置き換えるための救済解を生成して出力するリペアアナライザ回路とを有する半導体記憶装置と、
電源が投入されると、このことを検知して前記テスト回路にテストを開始させるための制御信号を与える初期化回路と、
を備え、
前記テスト回路は、前記制御信号を与えられると前記メモリのテストを実行することを特徴とする。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
（１）実施の形態１
図１に、本実施の形態１による半導体記憶装置１０１と、この半導体記憶装置１０１のテストに必要な汎用テスト装置２０１、レーザ加工処理リペア装置３０１の構成を示す。
【００２４】
半導体記憶装置１０１はテスト対象となるメモリ１０２の他に、テスト回路として装置内に内蔵されたＢＩＳＴ回路１０３、メモリ１０２に含まれる不良セルを冗長回路と置き換えるためのアドレスを書き込むヒューズ回路１０５を備えている。
【００２５】
汎用テスト装置２０１は、図６に示された従来の専用テスト装置２００１と異なり、フェイルメモリ、ＲＡ回路を有していない汎用のテスト装置である。
【００２６】
レーザ加工処理リペア装置３０１は、汎用テスト装置２０１におけるデータ処理を行うハードウェア回路あるいはデータ処理アルゴリズム用ソフトウェアを実行する実行部（以下、データ処理部という）２０２から出力された救済解を与えられ、救済に必要な冗長回路への置き換えのためのアドレスをヒューズ回路１０５に書き込むため、ヒューズの溶断を行う。
【００２７】
このような本実施の形態１による半導体記憶装置１０１に対してテストを行う手順について説明する。
【００２８】
汎用テスト装置２０１からＢＩＳＴ回路１０３へ、クロック、ＢＩＳＴ制御信号を入力し、ＢＩＳＴ回路１０３がメモリ１０２のテストを行う。
【００２９】
ＢＩＳＴ回路１０３がテストを行った結果をＢＩＳＴ結果として、半導体記憶装置１０１内のＲＡ回路１０４に出力する。ここで、不良セルが存在せず良品である場合には、これ以上処理を行う必要がないので、テスト結果が汎用テスト装置２０１にも与えられて処理が終了する。
【００３０】
不良セルが１つ以上存在する場合は、テスト結果がＲＡ回路１０４に与えられ、救済解が算出される。
【００３１】
救済解は半導体記憶装置１０１外に出力され、汎用テスト装置２０１内のデータ処理部２０２に与えられ、レーザ加工処理リペア装置２０１用にデータ処理が行われてヒューズカットデータが生成され、例えば電子媒体に一旦格納され、あるいはレーザ加工処理リペア装置３０１に通信回線を介して直接与えられる。
【００３２】
レーザ加工処理リペア装置３０１は、不良セルを冗長回路に置き換えるアドレスを書き込むため、ヒューズカットデータに基づいて半導体記憶装置１０１内のヒューズ回路１０５にレーザ加工を行い、置き換え処理が終了する。
【００３３】
本実施の形態１によれば、半導体記憶装置１０１がＢＩＳＴ回路１０３のみならずＲＡ回路１０４を内蔵することにより、従来必要であったフェイルメモリ及びＲＡ回路をテスト装置側で備える必要がなく、低価格の汎用テスト装置２０１でテストが可能であるため、コスト低減が実現される。
【００３４】
また、半導体記憶装置１０１内において、高周波数で動作可能なＢＩＳＴ回路１０３からの出力をＲＡ回路１０４が直接取り込んで処理を行うことにより、テスト時間の短縮が可能である。
【００３５】
（２）実施の形態２
本発明の実施の形態２による半導体記憶装置を含む半導体ウェーハと、汎用テスト装置及びレーザ加工処理リペア装置との構成を図２に示す。
【００３６】
上記実施の形態１では、半導体記憶装置１０１がＲＡ回路１０４を内蔵している。これに対し本実施の形態２では、半導体記憶装置１１１の回路パターンが形成されていない半導体ウェーハ上の空き領域１１１ａにＲＡ回路１１４が形成される。
【００３７】
この段階で、汎用テスト装置２０１を用いてメモリ１０２のテストを行う。この場合の手順は、上記実施の形態１におけるものと同様であり、説明を省略する。
【００３８】
テスト終了後、ダイシング工程において空き領域１１１ａが半導体記憶装置１１１の回路パターンが形成された領域から切り離されるので、半導体記憶装置１１１はＲＡ回路１１４を内蔵しない。
【００３９】
本実施の形態１によれば、上記実施の形態１と同様に低価格の汎用テスト装置２０１でテストが可能であるためコスト低減が実現される。また、同一の半導体ウェーハ内において、高周波数で動作可能なＢＩＳＴ回路１０３からの出力をＲＡ回路１１４が直接取り込んで処理を行うことにより、テスト時間の短縮が可能である。
【００４０】
さらに本実施の形態２によれば、半導体記憶装置１１１としてＲＡ回路１１４を内蔵する必要がないので、半導体記憶装置１１１のチップ面積を縮小することが可能である。
【００４１】
（３）実施の形態３
本発明の実施の形態３による半導体記憶装置と、汎用テスト装置２２１の構成を図３に示す。
【００４２】
本実施の形態３では、半導体記憶装置１２１のテストに必要な装置は汎用テスト装置２２１であり、上記実施の形態１及び２において必要なレーザ加工処理リペア装置は不要である。これは、本実施の形態３におけるヒューズ回路１２５が、電気的な書き込みが可能なメモリ、例えばＥＰＲＯＭ、電気的書き込み及び消去可能なＥ２ＰＲＯＭ、一括消去可能なフラッシュＲＯＭ等により構成されていることによる。
【００４３】
この半導体記憶装置１２１は、メモリ１０２とヒューズ回路１２５の他に、ＢＩＳＴ回路１０３、ＲＡ回路１０４を備えている。
【００４４】
また、上記実施の形態１、２における汎用テスト装置２０１では、半導体記憶装置外部に配置されたレーザ加工処理リペア装置用にヒューズカットデータを生成するため、データ処理部２０２が必要である。しかし、本実施の形態３における汎用テスト装置２２１は、このようなデータ処理部を備える必要がない。
【００４５】
本実施の形態３による半導体記憶装置１２１に対して、以下のような手順でテストを行う。
【００４６】
汎用テスト装置２２１からＢＩＳＴ回路１０３へ、クロック、ＢＩＳＴ制御信号を入力し、ＢＩＳＴ回路１０３がメモリ１０２のテストを行う。
【００４７】
ＢＩＳＴ回路１０３がテストを行った結果を、半導体記憶装置１０１内のＲＡ回路１０４に出力する。不良セルが存在しない場合は、このテスト結果が汎用テスト装置２２１に与えられて処理が終了する。不良セルが１つ以上存在する場合は、テスト結果がＲＡ回路１０４に与えられて、救済解が算出される。
【００４８】
この救済解により、救済可能としてパスしたか、あるいは救済不能としてフェイルしたかが汎用テスト装置２２１に通知される。パスした場合は、この救済解に基づいて、ＲＡ回路１０４からヒューズ回路１２５に、不良セルを冗長回路に置き換えるためのアドレスが与えられ、ヒューズ回路１２５において電気的に書き込みが行われる。
【００４９】
本実施の形態３によれば、上記実施の形態１、２と同様に、半導体記憶装置１２１がＢＩＳＴ回路１０３、ＲＡ回路１０４を内蔵することで、汎用テスト装置２２１を用いたテストが可能となりコストが低減される。また、同一の半導体記憶装置内において、高周波数で動作可能なＢＩＳＴ回路１０３からの出力をＲＡ回路１０４が直接取り込んで処理を行うことにより、テスト時間が短縮される。
【００５０】
さらに上記実施の形態１、２と異なり、レーザ加工処理リペア装置を用いたリペア工程が不要であるため、より書込処理の時間を短縮してコストを低減することができる。
【００５１】
（４）実施の形態４
本実施の形態４は、上記実施の形態３における電気的書き込み可能なヒューズ回路１２５と、上記実施の形態２における、半導体記憶装置の回路パターンが形成されていない半導体ウェーハ上の空き領域にＲＡ回路を形成する構成とを組み合わせたものに相当する。
【００５２】
図４に、本実施の形態４における半導体記憶装置及びＲＡ回路が形成された半導体ウェーハと、汎用テスト装置との構成を示す。上述したように、本実施の形態４では、半導体記憶装置１３１の回路パターンが形成されていない半導体ウェーハ上の空き領域１３１ａにＲＡ回路１１４の回路パターンが形成される。
【００５３】
このウェーハ段階で、汎用テスト装置２２１を用いてメモリ１０２のテストを行う。この場合の手順は、上記実施の形態３におけるものと同様であり、説明を省略する。
【００５４】
テスト終了後、ダイシング工程において空き領域１３１ａが半導体記憶装置１３１の回路パターンが形成された領域から切り離され、半導体記憶装置１３１はＲＡ回路１１４を内蔵しない。
【００５５】
本実施の形態４によれば、上記実施の形態３と同様に、低価格の汎用テスト装置２２１でテストが可能であり、さらにレーザ加工処理リペア装置が不要であるため、コスト低減が実現される。また、上記実施の形態２と同様に、ＲＡ回路１１４を内蔵する必要がないので、半導体記憶装置１３１のチップ面積を縮小することができる。
【００５６】
（５）実施の形態５
上記実施の形態１〜４によれば、装置を出荷する前の段階で存在する不良セルを冗長回路に置き換えて救済することができる。しかし、出荷後にエンドユーザが装置を使用している最中に、経年変化等が原因で不良セルが発生したような場合には救済することができず、不良品扱いになる。これは、製品を組み立てた後の段階では、救済箇所を変更することができないことによる。
【００５７】
これに対し本実施の形態５によれば、ユーザが電源を投入する毎に不良セルの存在を検知し、不良セルがある場合は冗長回路に置き換えるための救済解を求めてヒューズ回路にアドレスを書き込む構成を備えている。これにより、製品の組立、出荷後においてエンドユーザの使用中に不良が発生した場合にも、救済が可能となる。
【００５８】
先ず、ユーザが用いているコンピュータ等に含まれる、電源投入後にシステムの初期化を行うための初期化回路２４１から、電源投入後毎に自己テストを行わせるためのＰＯＳＴ（Ｐｏｗｅｒ−Ｏｎ  Ｓｅｌｆ  Ｔｅｓｔ）信号とクロックとがＢＩＳＴ回路１０３に入力され、ＢＩＳＴ回路１０３によるメモリ１０２のテストが開始される。
【００５９】
不良セルが存在する場合、ＢＩＳＴ回路１０３において生成されたフェイルデータがＲＡ回路１０４に転送され、救済解が算出される。
【００６０】
この救済解に基づいて、電気的な書き込みが可能なヒューズ回路１２５においてアドレスの書き込みが行われる。このようにして、不良セルを冗長回路に置き換える救済処理が行われるので、自己修復が可能となる。
【００６１】
また、自己テストを行った結果（ＰＯＳＴ結果）が、ＲＡ回路１０４から初期化回路２４１に送られてユーザに対する通知が行われる。
【００６２】
本実施の形態５によれば、上記実施の形態３と同様に、半導体記憶装置１２１がＢＩＳＴ回路１０３、ＲＡ回路１０４、電気的書き込み可能なヒューズ回路１２５を内蔵することで、レーザ加工処理リペア装置を必要とすることなく汎用テスト装置２２１によるテストが可能となり、コストが低減される。
【００６３】
さらに本実施の形態５によれば、装置の出荷後において、ユーザが電源を投入する毎に不良セルの存在を検知し、不良セルが存在する場合は冗長回路に置き換えるための救済解を算出しヒューズ回路に書込処理を行うことにより、装置の使用中に不良が発生した場合にも救済が可能である。このような自己修復機能を有することにより、製品寿命の向上並びにコスト低減が可能となる。
【００６４】
上述した実施の形態はいずれも一例であり、本発明を限定するものではなく、本発明の技術的範囲内で様々に変形することが可能である。
【００６５】
【発明の効果】
本発明の半導体記憶装置、半導体記憶装置を含む半導体ウェーハ及びシステムは、ＲＡ回路を内蔵することにより、フェイルメモリやＲＡ回路を備えていない安価な汎用テスト装置を用いてテストを行うことが可能であり、コスト低減に寄与することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による半導体記憶装置と、この半導体記憶装置のテストに必要な汎用テスト装置と、レーザ加工処理リペア装置との構成を示すブロック図。
【図２】本発明の実施の形態２による半導体記憶装置を含む半導体ウェーハと、この半導体記憶装置のテストに必要な汎用テスト装置と、レーザ加工処理リペア装置との構成を示すブロック図。
【図３】本発明の実施の形態３による半導体記憶装置と、この半導体記憶装置のテストに必要な汎用テスト装置との構成を示すブロック図。
【図４】本発明の実施の形態４による半導体記憶装置を含む半導体ウェーハと、この半導体記憶装置のテストに必要な汎用テスト装置との構成を示すブロック図。
【図５】本発明の実施の形態５による半導体記憶装置と、この半導体記憶装置のテストに必要な初期化回路を含むシステムの構成を示すブロック図。
【図６】従来の半導体記憶装置、この半導体記憶装置のテストに必要な専用のテスト装置と、レーザ加工処理リペア装置との構成を示すブロック図。
【図７】不良セルを冗長回路に置き換える処理の手順を示した説明図。
【符号の説明】
１０１、１１１、１２１、１３１、１４１  半導体記憶装置
１０２  メモリ
１０３  ＢＩＳＴ回路
１０４、１１４  ＲＡ回路
１０５  ヒューズ回路
１２５  電気的書き込み可能ヒューズ回路
２０１、２２１、２４１  汎用テスト装置
３０１  レーザ加工処理リペア装置
【図１】
2004192712.tif 000003
【図２】
2004192712.tif 000004
【図３】
2004192712.tif 000005
【図４】
2004192712.tif 000006
【図５】
2004192712.tif 000007
【図６】
2004192712.tif 000008
【図７】
2004192712.tif 000009