(57)【要約】　　　（修正有）【課題】メモリセルのデータ層を切り替えるための電流の使用を最適化する、磁気メモリセルのための導体構造を提供する。【解決手段】磁気メモリ用の導体構造であり、メモリセルの寸法よりも小さい幅Ｗ１、Ｗ２を有する１つ以上の導体２１，２３を含み、方向Ｄｗ，ＤＬにメモリセル２０を横切る。導体の厚さは、導体２１，２３の断面積を小さくし及び導体２１，２３内の電流密度Ｊ１，Ｊ２を大きくするよう予め選択される。電流密度が増大するため、メモリセルのデータ層内の可変磁化方向を回転させる十分な磁界を導体内を流れる一層小さな電流により生成できる。又は、導体２１，２３の厚さを大きくしてその断面積を拡大し及びその抵抗を低減させ、及び導体２１，２３を部分的に被覆して該導体２１，２３周囲の全磁気経路を低減させて磁界を大きくすることで電流の大きさを低減できる。【選択図】　図５ｄ
2004006833.tif 000002
【特許請求の範囲】
【請求項１】
幅（Ｗ）及び長さ（Ｌ）を有すると共に１ビットのデータを可変磁化方向（１７）として格納するためのデータ層（１１）を有する磁界感応性メモリセル（２０）を含む磁気メモリデバイスのための導体構造であって、
幅方向（ＤＷ）に前記メモリセル（２０）を横切り、内部に流れる第１の電流（Ｉ１）に応じて第１の磁界（Ｈ１）を生成するよう機能する第１の導体（２１）であって、第１の断面積（Ａ１）を画定する第１の幅（Ｗ１）及び第１の厚さ（ｔ１）と、上面（２１ｔ）と、前記メモリセル（２０）の前記幅（Ｗ）内に配置される２つの側面（２１ｓ）と、前記メモリセル（２０）に隣接して配置される底面（２１ｂ）とを含む、第１の導体（２１）と、
長さ方向（ＤＬ）に前記メモリセル（２０）を横切り、内部に流れる第２の電流（Ｉ２）に応じて第２の磁界（Ｈ２）を生成するよう機能する第２の導体（２３）であって、第２の断面積（Ａ２）を画定する第２の幅（Ｗ２）及び第２の厚さ（ｔ２）と、上面（２３ｔ）と、２つの側面（２３ｓ）と、前記メモリセル（２０）に隣接して配置される底面（２３ｂ）とを含み、前記第２の幅（Ｗ２）が実質的に前記メモリセル（２０）の前記長さ（Ｌ）と等しく又はそれ以上である、第２の導体（２３）とを含み、
前記第１及び第２の磁界（Ｈ１、Ｈ２）が協動して前記データ層（１１）と相互作用して前記可変磁化方向（１７）を回転させ、
前記第１の厚さ（ｔ１）及び前記第１の幅（Ｗ１）が、前記第１の断面積（Ａ１）を減少させ及び前記第１の導体（２１）内の電流密度（Ｊ１）を増大させるよう予め選択されて、前記第２の磁界（Ｈ２）と協動して前記可変磁化方向（１７）を回転させるだけの十分な大きさの前記第１の磁界（Ｈ１）が一層小さな前記第１の電流（Ｉ１）により生成される、導体構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に磁気メモリデバイスのための導体構造に関し、特に導体の断面積を減らして該導体内の電流密度を高め、又は導体の断面積を増やして該導体内の電子の流れに対する抵抗を低減させ、及び導体を部分的に被覆して磁界を増加させて磁気メモリデバイスに１ビットのデータを書き込むために必要となる電流を低減させる、磁気メモリデバイスのための導体構造に関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、従来のデータ記憶技術に代わることができる、新たに開発されつつある技術である。ＭＲＡＭは、ＤＲＡＭのような高速のアクセスタイムとハードディスクドライブのような不揮発性のデータ記憶とを含む望ましい特性を有する。ＭＲＡＭは、データ層、記憶層、又はデータフィルムとも呼ばれる、パターニングされた薄膜磁気素子内の変更可能な磁化方向として１ビットのデータ（すなわち情報）を格納する。データ層は、二進値「１」又は二進値「０」を画定する２つの安定した別個の磁気状態を有するように設計される。１つのデータ層に１ビットのデータが格納されるが、完全な磁気メモリ素子を形成するには、慎重に調整された磁性及び誘電体薄膜材料からなる数多くの層が必要となる。磁気メモリ素子の１つの顕著な形態はスピントンネルデバイスである。スピントンネル効果の物理的過程は複雑であり、これを論じる優れた文献が存在する。
【０００３】
図１（ａ）において、従来のＭＲＡＭメモリ素子１０１は、薄い障壁層１０６によって分離されたデータ層１０２と基準層１０４とを含む。一般に、障壁層１０６は約２．０ｎｍ未満の厚さを有する。メモリ素子１０１は幅Ｗ及び高さＨを有し、該高さＨに対する該幅Ｗの比が縦横比を画定する（すなわち縦横比＝Ｗ÷Ｈ）。トンネル磁気抵抗（ＴＭＲ）構造では、障壁層１０６は、アルミニウム酸化物（Ａｌ２Ｏ３）等の非導電性の誘電体材料である。一方、巨大磁気抵抗（ＧＭＲ）構造の場合には、障壁層１０６は、銅（Ｃｕ）等の導電性材料からなる薄い層である。基準層１０４は固定　（ｐｉｎｎｅｄ）磁化方向１０８を有し、すなわち、該固定磁化方向１０８は、所定の方向に固定され、外部磁界に応じて回転することはない。これとは対照的に、データ層１０２は、外部磁界に応じて２つの方向に回転することができる可変磁化方向１０３を有する。
【０００４】
図１（ｂ）において、固定磁化方向１０８と可変磁化方向１０３とが同じ方向を指す（すなわち、それらが互いに平行である）場合、データ層１０２は二進値１を格納する。一方、固定磁化方向１０８と可変磁化方向１０３とが反対の方向を指す（すなわち、それらが互いに逆平行（ａｎｔｉ−ｐａｒａｌｌｅｌ）である）場合には、データ層１０２は二進値０を格納する。
【０００５】
図２において、従来のメモリ素子１０１は一般に、２つの直交する導体１０５，１０７の交点に配置される。例えば、導体１０５はワード線とすることができ、導体１０７はビット線とすることができる。１ビットのデータは、２つの磁界ＨＸ，ＨＹを生成することによりメモリ素子１０１に書き込まれ、該磁界はそれぞれ導体１０７，１０５内を流れる電流ＩＹ，ＩＸにより生成される。磁界ＨＸ，ＨＹは協動してデータ層１０２と相互作用し、可変磁化方向１０３を現在の方向から新たな方向へと回転させる。したがって、現在の方向が固定磁化方向１０８と平行であって（すなわち、ｘ軸上の正のｘ方向を向いており）データ層１０２に二進値「１」が格納されている場合には、磁界ＨＸ，ＨＹは、可変磁化方向１０３を逆平行の方向（すなわちｘ軸上の負のｘ方向）に回転させてデータ層１０２に二進値「０」を格納することになる。
【０００６】
図３では、従来のメモリ素子１０１がそれと同様の複数のメモリ素子１０１からなる大きなアレイ２０１中に配置され、該同様の複数のメモリデバイスが、行及び列をなすよう配列された複数の導体１０７，１０５の交点に配置されている。例示のため、図３では、導体１０７はビット線であり、導体１０５はワード線である。導体（１０５，１０７）はメモリ素子１０１に直に接触する必要はない。典型的には、１つ又は２つ以上の材料層が導体（１０５，１０７）をデータ層１０２及び基準層１０４から分離させる。
【０００７】
１ビットのデータは、１つのワード線及び１つのビット線に電流ＩＹ及びＩＸを流すことにより、該ワード線及びビット線の交点に配置された複数のメモリ素子１０１のうちの選択された１つのメモリ素子に書き込まれる。通常の書込み動作中には、組み合わされた磁界ＨＸ，ＨＹが、メモリ素子１０１の可変磁化方向を切り替える（すなわち回転させる）だけの十分な大きさを有する場合にのみ、選択されたメモリ素子１０１に対する書き込みが行われることになる。
【０００８】
従来のメモリ素子１０１の１つの問題点は、導体１０７，１０５が、ｔＮで示す公称厚さと、メモリ素子１０１の幅Ｗ及び高さＨとほぼ等しい幅ＷＢ，ＷＨとをそれぞれ有することである。図４では、ｙ軸Ｙに沿ったメモリ素子１０１の断面図に、導体１０７がメモリ素子１０１の幅Ｗとほぼ等しい幅ＷＢを有するものとして示されている。同様に、ｘ軸Ｘに沿ったメモリ素子１０１の断面図には、導体１０５がメモリ素子１０１の高さＨとほぼ等しい幅ＷＨを有するものとして示されている。
【０００９】
上記の厚さｔＮ及び幅（ＷＢ，ＷＨ）の結果として、組み合わせられた磁界ＨＸ，ＨＹを生成するために必要となる電流ＩＹ，ＩＸが大きくなる。電流が大きいことには幾つかの問題がある。第１に、かかる電流を供給するためのトランジスタ駆動回路のサイズは、必要となる電流量によって決まる。その結果、電流が大きくなるほど大きな駆動回路が必要となる。メモリ素子１０１の寸法を縮小して面密度を高める場合には、駆動回路のサイズも小さくして、アレイ２０１により占有される面積を最小限に抑えられるようにすることが望ましい。
【００１０】
第２に、一般に電源が電池であるポータブル電子機器の応用形態では、電流の需要が大きい結果として電池寿命が短くなり、このため、一層大きくて重い電池が必要となる。重量及びサイズを低減させ、より長時間動作させるために電池寿命を延ばすことが望ましい。
【００１１】
最後に、低電力の応用形態の場合には、超小型電子装置により生成される放熱は、供給される電流の量に比例する。それゆえ、放熱の発生は、電流の需要が大きくなるにつれて増加する。過度の放熱の発生は、装置の温度を上昇させ、悪影響を及ぼすものとなることが多い。
【００１２】
特許文献１は、導体がメモリ素子を横切る方向において該導体の縁部が該メモリ素子の幅又は長さ以内に入るように該導体の幅を狭くすることにより、データ層を切り替えるために必要となる電流の量を低減させる、導体レイアウト構造を開示している。しかし、磁気メモリ素子の寸法が縮小し続けているため、電流を更に減らすことが求められている。それゆえ、ＭＲＡＭデバイスの書込み動作中の電流消費量を更に低減させる必要がある。
【００１３】
【特許文献１】
米国特許第６，２３６，５９０号（Ｂｈａｔｔａｃｈａｒｙｙａ等）
【００１４】
【発明が解決しようとする課題】
したがって、本発明の目的は、メモリセルのデータ層を切り替えるための電流の使用を最適化する、磁気メモリセルのための導体構造を提供することにある。本発明の別の目的は、利用可能な電流を従来の導体構造よりも一層効率的に使用する、磁気メモリセルのための導体構造を提供することにある。本発明の更に別の目的は、大きな電流駆動回路の必要性を低減させる、磁気メモリセルのための導体構造を提供することにある。最後に、本発明の目的は、メモリセルへの書込み動作中に消費される電流を一層低減させる、磁気メモリセルのための導体構造を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、導体の幅及び厚さを縮小して該導体内の電流密度を高めることにより、該導体内に流れる一層少量の電流によってメモリセルのデータ層の可変磁化方向を切り替えるだけの十分な大きさの磁界を生成することができるようにする、導体構造を用いることにより、上記の要求に対処する。基本的には、導体の幅及び厚さが縮小されると、それに応じて切り替え電流要件も低下する。該導体の幅及び厚さの縮小は、公称幅及び公称厚さに対するものとすることができる。更に、該導体の幅及び厚さの縮小は、メモリセルのデータ層にデータを書き込むように動作する１つ又は２つ以上の導体について行うことができる。
【００１６】
本発明の別の実施形態では、導体の幅を狭くすると共に導体の厚さを厚くして、該導体内の電流の流れに対する抵抗が低減されるようにする。該導体は、軟磁性材料により部分的に被覆され、これにより磁界が高められて、該導体内に流れる一層少量の電流によりメモリセルのデータ層の可変磁化方向を切り替えるだけの十分な大きさの磁界を生成することが可能になる。導体の幅を狭くし、及び導体厚さを厚くすることは、公称幅及び公称厚さに対するものとすることができる。導体幅を狭くし、及び導体厚を厚くすることは、メモリセルのデータ層にデータを書き込むように動作する１つ又は２つ以上の導体について行うことができる。
【００１７】
本発明の別の実施形態では、導体は２つ又は３つ以上の隔置されたセグメントに分割される。また、該隔置されたセグメントを部分的に被覆することが可能である。
【００１８】
本発明の他の態様及び利点は、本発明の原理を例示する図面に関連して行う、以下の詳細な説明から明らかとなろう。
【００１９】
【発明の実施の形態】
以下の詳細な説明及び幾つかの図面において、同様の構成要素には同様の符号を付すこととする。
【００２０】
例示のために図面に示すように、本発明は、磁気メモリデバイスのための導体構造において実施される。該磁気メモリデバイスは、所定の幅及び長さと１ビットのデータを可変磁化方向として格納するためのデータ層とを含む磁界感応性のメモリセルを含む。第１の導体が幅方向にメモリセルを横切り、第２の導体が長さ方向にメモリセルを横切る。該第１の導体及び第２の導体は、該第１の導体内を流れる第１の電流に応じて第１の磁界を生成し、該第２の導体内を流れる第２の電流に応じて第２の磁界を生成するよう機能する。該第１及び第２の磁界は、協動してデータ層と相互作用して、可変磁化方向を回転させ、これにより新たな１ビットのデータが該データ層に書き込まれる。
【００２１】
第１の導体は、第１の断面積を画定する第１の幅及び第１の厚さと、上面と、メモリセルの幅内に配置される２つの側面と、メモリセルに隣接して配置される底面とを含む。
【００２２】
第２の導体は、第２の断面積を画定する第２の幅及び第２の厚さと、上面と、２つの側面と、メモリセルに隣接して配置される底面とを含む。
【００２３】
第１の導体の第１の厚さは、第１の断面積を縮小させることにより第１の導体内の電流密度を高めるよう予め選択される。その結果として、第２の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第１の磁界が、より少量の第１の電流により生成される。結果的に、電力消費が低減され、放熱の発生もまた低減される。
【００２４】
第２の導体の２つの側面をメモリセルの長さ以内に配置し、及び第２の断面積を縮小させるよう第２の厚さを予め選択して第２の導体内の電流密度を高めることにより、更なる電力消費の低減が達成される。その結果として、第１の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第２の磁界が一層少量の第２の電流により生成される。
【００２５】
本発明の別の実施形態では、第１の導体の２つの側面が、メモリセルの幅内に配置され、第１の導体の上面及び／又は２つの側面が、第１の磁界を増大させる第１の被覆層により被覆される。第１の断面積を増大させるよう第１の厚さを予め選択して、第１の導体の抵抗が低減され、及び第２の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第１の磁界が一層少量の第１の電流により生成されるようにする。
【００２６】
第２の導体の２つの側面をメモリセルの長さ内に配置し、及び第２の導体の上面及び／又は２つの側面を第２の磁界を高めるよう作用する第２の被覆層で覆うことにより、電力消費が更に低減される。第２の断面積を増大させるよう第２の厚さを予め選択して、第２の導体の抵抗が低減され、及び第１の磁界と協動して可変磁化方向を回転させるだけの十分な大きさの第２の磁界が一層少量の第２の電流により生成されるようにする。
【００２７】
図５ａ及び図５ｂでは、磁界感応性メモリセル２０は、データ層１１と、基準層１３と、該データ層１１と基準層１３との間に配置される障壁層１５とを含む。メモリセル２０は、縦横比ＡＲ＝Ｗ÷Ｌを画定する幅Ｗ及び長さＬを有する。データ層１１は可変磁化方向１７を有し、基準層１３は固定磁化方向１９を有する。データ層１１には１ビットのデータが格納される。
【００２８】
固定磁化方向１９と可変磁化方向１７との間の相対的な方向により、データビットの状態が判定される。例えば、二進値「１」状態は、固定磁化方向１９と可変磁化方向１７とが同一方向を指す平行な方向により示すことができる。逆に、二進値「０」は、固定磁化方向１９と可変磁化方向１７とが逆方向を指す逆平行な方向により示すことができる。
【００２９】
図５ｂでは、メモリセル２０の幅方向ＤＷが幅Ｗに対してほぼ垂直であり、長さ方向ＤＬが長さＬに対してほぼ垂直である。メモリセル２０は、幅方向ＤＷを有する相対する側面１２ｓと、長さ方向ＤＬを有する相対する側面１４ｓとを有する。磁界感応性メモリセルが複数の薄膜材料層を含むことができることはＭＲＡＭ分野において周知のことである。便宜上、磁界感応性メモリセルに含み得る全ての層は図示しないこととする。例えば、データ層１１、基準層１３、及び障壁層１５は、それぞれ複数の材料層から構成可能であるが、それぞれ１つの層だけを示している。更に、本書で解説する第１及び第２の導体は、データ層１１及び基準層１３と接触するものとして示すが、これらの導体は、１つ又は２つ以上の材料層によってデータ層１１及び基準層１３から分離させることが可能である。
【００３０】
図５ｃ、図６ａ、及び図６ｃでは、磁気メモリデバイスのための導体構造は、メモリセル２０と、幅方向ＤＷにメモリセル２０を横切る第１の導体２１と、長さ方向ＤＬにメモリセル２０を横切る第２の導体２３とを含む。
【００３１】
図６ａでは、第１の導体２１は、第１の断面積Ａ１を画定する第１の幅Ｗ１と第１の厚さｔ１とを含む（すなわちＡ１＝Ｗ１×ｔ１）。第１の導体２１はまた、上面２１ｔと、２つの側面２１ｓと、メモリセル２０に隣接する底面２１ｂとを含む（すなわち底面２１ｂはデータ層１１と対面するよう配置される）。２つの側面２１ｓは、メモリセル２０の幅Ｗ内に配置される。すなわち、２つの側面２１ｓは、第１の幅Ｗ１がメモリセル２０の幅Ｗ未満（すなわちＷ１＜Ｗ）になるようにメモリセル２０の相対する側面１２ｓから内側に配置される。第１の導体２１は、該第１の導体２１内を流れる第１の電流Ｉ１（図示せず）に応じて第１の磁界Ｈ１を生成するよう機能する。
【００３２】
図６ｃでは、第２の導体２３は、第２の断面積Ａ２を画定する第２の幅Ｗ２と第２の厚さｔ２とを含む（すなわちＡ２＝Ｗ２×ｔ２）。第２の導体２３はまた、上面２３ｔと、２つの側面２３ｓと、メモリセル２０に隣接する底面２３ｂとを含む（すなわち底面２３ｂは基準層１３に対面するよう配置される）。第２の導体２３は、該第２の導体２３内を流れる第２の電流Ｉ２（図示せず）に応じて第２の磁界Ｈ２を生成するよう機能する。第１及び第２の磁界（Ｈ１、Ｈ２）が協動してデータ層１１と相互作用して可変磁化方向１７を回転させる。
【００３３】
図５ｃ、図６ｃ、及び図８ａでは、第２の幅Ｗ２は、メモリセル２０の長さＬよりも長いか又は同じ長さである。２つの側面２３ｓは、メモリセル２０の相対する側面１４ｓとほぼ同一平面に配置される。代替的には、２つの側面２３ｓは、破線矢印Ｅにより示すように相対する側面１２ｓから外側に延びるよう配置することができる。何れの場合にも、第２の幅Ｗ２は、メモリセル２０の長さＬよりも長いか又はほぼ同じ長さである（すなわちＷ２≧Ｌ）。
【００３４】
図５ｅでは、複数のメモリセル２０が行及び列からなるアレイとして配列されて磁気メモリデバイス１０が画定されている。複数の第１の導体２１が列をなすよう配列され、複数の第２の導体２３が行をなすよう配列される。代替的には、第１の導体２１が行をなすよう配列され、第２の導体２３が列をなすよう配列されることができる。
【００３５】
各メモリセル２０は、第１及び第２の導体（２１，２３）の交点に配置され、該第１の導体２１と第２の導体２３との中間に配置される。第１の導体２１内に第１の電流Ｉ１を流し、第２の導体２３内に第２の電流Ｉ２を流し、それらの電流によって生成される第１及び第２の磁界（Ｈ１，Ｈ２）が協動して選択されたメモリセル（図５ｅでは符号２０’で示される）のデータ層１１と相互作用して可変磁化方向１７を回転させることにより、第１及び第２の導体（２１，２３）の交点に配置された選択されたメモリセル２０’に１ビットのデータが書き込まれる。第１の導体２１内を流れる電流Ｉ１の大きさを低減させることにより、上記の書き込み動作における電力消費を低減させることができる。
【００３６】
導体内の電流密度Ｊが、その導体内を流れる電流Ｉの大きさと、該導体の断面積Ａとによって決まり、Ｊ＝Ｉ÷Ａ（単位：Ａ／ｍ２）で求められることは、電子工学の分野で周知である。磁界Ｈは、アンペアの法則：
【００３７】
【数１】
2004006833.tif 000003
【００３８】
により導体内を流れる電流Ｉに関連するものとなる。該式は、Ｉ＝Ｈ×Ｐ（Ｐは導体の周囲の閉じた磁気経路）と簡略化される。したがって、Ｉが一定に保持される場合には、Ｐの減少と共にＨが増加する。
【００３９】
例えば、第１の導体２１の場合、閉じた磁気経路Ｐは、第１の導体２１（すなわち、第１の導体２１の外周）の周囲の閉じた経路であり、よって、Ｐ＝（２×Ｗ１＋２×ｔ１）である。したがって、第１の磁界Ｈ１は、Ｈ１≒［Ｉ１÷（２×Ｗ１＋２×ｔ１）］である。同様に、第２の導体２３の場合には、第２の磁界は、Ｈ２≒［Ｉ２÷（２×Ｗ２＋２×ｔ２）］である。
【００４０】
データ層の可変磁化方向を回転させるだけの十分な電流の大きさがデータ層を横切る導体の幅を狭くすることにより低減できることは、ＭＲＡＭの分野では周知である。導体の幅は、該導体の縁部がメモリセルの縁部の内側になるよう狭くされる。上記のように、Ｂｈａｔｔａｃｈａｒｙｙａ等に付与された米国特許第６，２３６，５９０号は、幅を狭くした導体を開示している。しかし、導体の幅を狭くしただけでは、その分だけ電流が大きく低減されることはない。例えば、導体の幅を二分の一（すなわち５０％）に狭くした場合、電流の大きさは二分の一までは低減されない。
【００４１】
本発明の原理によれば、可変磁化方向を回転させるのに必要となる電流の大きさは、導体の厚さを薄くし、かつ導体の幅を狭くして、導体の断面積を小さくし、導体内の電流密度を高くすることにより、更に低減される。
【００４２】
図６ａでは、第１の導体２１の第１の厚さｔ１及び第１の幅Ｗ１は、第１の断面積Ａ１を小さくし、及び第１の導体２１内の電流密度Ｊ１を高めるように、予め選択される。第１の導体２１内の電流密度Ｊ１を高めることにより、第１の電流Ｉ１により生成される第１の磁界Ｈ１が大きくなる。しかし、第１の断面積Ａ１を小さくして第１の電流Ｉ１を一定に保持した場合には、第１の磁界Ｈ１の大きさは、第２の磁界Ｈ２と協動して可変磁化方向１７を回転させるだけの十分な大きさよりも大きくなる。
【００４３】
可変磁化方向１７を回転させるために必要となる実際の大きさよりも第１の磁界Ｈ１の大きさが大きくなるので、第２の磁界Ｈ２と協動して可変磁化方向１７を回転させるだけの十分な大きさを有する程度に第１の磁界Ｈ１の大きさが小さくなるように、第１の電流Ｉ１の大きさを小さくすることができる。第１の幅Ｗ１のために予め選択される値は、第１の導体２１の２つの側面２１ｓをメモリセル２０の幅Ｗ内に配置するものとなる（すなわち、該２つの側面２１ｓは、相対する側面１２ｓの内側に配置されることになる）。第１の導体２１は、相対する側面１２ｓの間の中央に配置したものとして示されているが、第１の導体２１は、相対する側面１２ｓ間に対称的に配置する必要はなく、相対する側面１２ｓ内の何処にでも配置することが可能である。
【００４４】
第１の電流Ｉ１の大きさを小さくする利点は、電力消費が低減されること、電力消散（すなわち電流により生成される放熱）が低減されること、及び第１の電流Ｉ１を供給する駆動回路のサイズが小さくなることを含む。これと同じ利点は、以下で説明するように、第２の電流Ｉ２の大きさを小さくする場合にも当てはまる。
【００４５】
図６ｂにおいて、メモリセル２０は、公称幅Ｗｎと、第１の公称厚さＴ１ｎと、第１の公称断面積Ａ１ｎとを含む公称導体２１’（破線で示す断面図）を有することができる。かかる公称値は、磁気メモリデバイスを製造するための一組の設計規則によって求めることができる。例えば、第１の公称厚さＴ１ｎ＝０．２μｍ、公称幅Ｗｎ＝１．０μｍである場合には、第１の公称断面積Ａ１ｎ＝Ｗｎ×Ｔ１ｎ＝０．２μｍ２である。公称幅Ｗｎは、メモリセル２０の幅より大きいか又は等しくすることができる。図６ｂでは、公称幅ＷｎはＷに等しい。何れの場合にも、第１の幅Ｗ１はＷｎよりも狭く、かつＷより狭い。Ｗｎ、Ｔ１ｎ、及びＡ１ｎの値は、Ｗ１及びｔ１の予め選択される値を求めるための基準値として用いることができる。
【００４６】
図６ｂでは、第１の導体２１の断面図が、公称導体２１’の断面図と重ね合わされており、これにより、第１の公称断面積Ａ１ｎ（Ａ１ｎ＝Ｗｎ×Ｔ１ｎ）に対する第１の断面積Ａ１（Ａ１＝Ｗ１×ｔ１）の減少が示されている。
【００４７】
したがって、第１の断面積Ａ１の減少は、第１の厚さｔ１を第１の公称厚さＴ１ｎ未満になるよう予め選択し、第１の幅Ｗ１を公称幅Ｗｎ未満になるよう予め選択することにより、達成することができる。Ｗ＝Ｗｎの場合に第１の幅Ｗ１もＷ未満になるよう予め選択できることは明らかである。例えば、Ａ１ｎ＝Ｗｎ×Ｔ１ｎ＝０．２μｍ２であり、第１の幅Ｗ１＝０．５μｍ及び第１の厚さｔ１＝０．１μｍの場合には、第１の断面積Ａ１＝Ｗ１×ｔ１＝０．０５μｍ２であり、第１の導体２１の第１の断面積Ａ１は、第１の公称断面積Ａ１ｎの四分の一に減少する。
【００４８】
本発明の一実施形態では、第１の幅Ｗ１は公称幅Ｗｎの約０．６倍又はそれ未満となり、第１の厚さｔ１は公称厚さＴ１ｎの約０．５倍又はそれ未満となる。
【００４９】
図８ａないし図８ｃでは、第１の導体２１が複数の離間したセグメント２２（２つのみ図示する）に分割される。図８ｂでは、全てのセグメント２２がメモリセル２０の幅Ｗ内に配置される。各セグメント２２は互いに距離Ｓ１だけ隔置される。セグメント２２は上記のような第１の厚さｔ１を有する。セグメント２２間の距離Ｓ１に起因して、該セグメント２２は、第１の幅Ｗ１よりも小さくて幅Ｗ又は公称幅Ｗｎよりも小さい全幅を有することになる。セグメント２２は互いに同じ幅を有することが可能であり、又は各セグメント２２毎に異なる幅を有することが可能である。
【００５０】
図８ｃに示すように、本発明の別の実施形態では、セグメント２２のうちの少なくとも１つは、メモリセル２０の幅Ｗ内に配置されない部分（すなわち底面２２ｂ）を有するものとなる。
【００５１】
図８ａでは、第１の電流Ｉ１が、セグメント２２間で配分されて、セグメント２２の一方に電流Ｉ１１が流れ、他方のセグメント２２に電流Ｉ１２が流れるようになる。セグメント２２が互いにほぼ等しい寸法（すなわち厚さ及び幅）を有する場合には、電流（Ｉ１１，Ｉ１２）は互いにほぼ等しくなる。一方、セグメント２２が互いに異なる寸法を有する場合には、電流（Ｉ１１，Ｉ１２）は互いに等しくなくなる可能性がある。
【００５２】
セグメント２２は、該セグメント２２を互いに電気的に接続する導電性材料２６により互いに導通するよう接続することが可能である。基本的には、導電性材料２６は複数のセグメント２２を互いに短絡させる。駆動回路（図示せず）が第１の導体２１に第１の電流Ｉ１を供給し、該第１の電流Ｉ１を分流してセグメント２２内に流すことが可能である。しかし、複数のセグメント２２が互いに導通状態にある必要はなく、各セグメント２２を専用の駆動回路（図示せず）に電気的に接続することが可能である。好適には、駆動回路の数を最小限にするために、複数のセグメント２２は互いに導通するよう接続される。
【００５３】
図８ａ及び図８ｂでは、第１の断面積Ａ１は、全てのセグメント２２の合計断面積からなる。上述したような、第１の断面積Ａ１を小さくすることによる第１の電流Ｉ１の低減は、第１の導体２１が複数のセグメント２２に分割される場合にも該当する。
【００５４】
本発明の磁気メモリデバイス１０の電流消費の更なる低減は、第１の導体２１に関する上記説明と同じ態様で、第２の導体２３の第２の断面積Ａ２を小さくすることにより、達成される。
【００５５】
図５ｄ、図５ｆ、図７ａ、及び図７ｂでは、第２の導体２３の２つの側面２３ｓが、メモリセル２０の長さＬ内に配置される（すなわち、それらは相対する側面１４ｓから内方に配置される）。第２の厚さｔ２及び第２の幅Ｗ２は、第２の断面積Ａ２を小さくし、及び第２の導体２３内の電流密度Ｊ２を高めるように予め選択される。その結果として、第１の磁界Ｈ１と協動して可変磁化方向１７を回転させるのに十分な大きさの第２の磁界Ｈ２が、一層少量の第２の電流Ｉ２により生成される。
【００５６】
図７ｂでは、メモリセル２０は、公称長Ｌｎ、第２の公称厚さＴ２ｎ、及び第２の公称断面積Ａ２ｎを含む公称導体２３’（破線でその断面を示す）を有することができる。それら公称値は、磁気メモリデバイスを製造するための一組の設計規則によって求めることができる。例えば、第２の公称厚さＴ２ｎ＝０．２μｍ、公称長Ｌｎ＝０．８μｍの場合には、第２の公称断面積Ａ２ｎ＝Ｌｎ×Ｔ２ｎ＝０．１６μｍ２である。公称長Ｌｎはメモリセル２０の長さＬより長いか又は等しくすることができる。図７ｂでは、公称長ＬｎはＬに等しい。何れの場合にも、第２の幅Ｗ２はＬｎより狭く、かつＬより狭い。Ｌｎ、Ｔ２ｎ、及びＡ２ｎの値は、予め選択されるＷ２，ｔ２の値を求めるための基準値として用いることができる。
【００５７】
図７ｂでは、第２の導体２３の断面図が、公称導体２３’の断面図と重ね合わされ、第２の公称断面積Ａ２ｎ（Ａ２ｎ＝Ｌｎ×Ｔ２ｎ）に対する第２の断面積Ａ２（Ａ２＝Ｗ２×ｔ２）の減少が示されている。
【００５８】
したがって、第２の断面積Ａ２の減少は、第２の厚さｔ２を第２の公称厚さＴ２ｎ未満になるよう予め選択し、第２の幅Ｗ２を公称長Ｌｎ未満になるよう予め選択することにより達成することができる。Ｌ＝Ｌｎの場合、第２の幅Ｗ２もＬ未満になるよう予め選択することができる。例えば、Ａ２ｎ＝Ｌｎ×Ｔ２ｎ＝０．１６μｍ２であり、第２の幅Ｗ２＝０．４μｍ及び第２の厚さｔ２＝０．１μｍの場合には、第２の断面積Ａ２＝Ｗ２×ｔ２＝０．０４μｍであり、第２の導体２３の第２の断面積Ａ２が第２の公称断面積Ａ２ｎの四分の一に縮小する。
【００５９】
本発明の別の実施形態では、第２の幅Ｗ２は公称幅Ｌｎの約０．６０倍又はそれ未満となり、第２の厚さｔ２は第２の公称厚さＴ２ｎの約０．５０倍又はそれ未満となる。
【００６０】
図９ａないし図９ｃでは、第２の導体２３が複数の離間したセグメント２４（そのうちの２つのみを示す）に分割される。図９ｂでは、全てのセグメント２４がメモリセル２０の長さＬ内に配置される。各セグメント２４は距離Ｓ２だけ隔置される。セグメント２４は上記のような第２の厚さｔ２を有する。セグメント２４間の距離Ｓ２に起因して、セグメント２４は第２の幅Ｗ２未満であると共に長さＬ又は公称長Ｌｎ未満である全幅を有するものとなる。セグメント２４は、互いに同じ幅を有することが可能であり、又は互いに異なる幅を有することが可能である。
【００６１】
図９ｃに示すように、本発明の別の実施形態では、セグメント２４のうちの少なくとも１つが、メモリセル２０の長さＬ内に配置されない部分（すなわち底面２４ｂ）を有する。
【００６２】
図９ａでは、第２の電流Ｉ２がセグメント２４間で配分され、セグメント２４のうちの一方に電流Ｉ２１が流れ、他方のセグメント２４に電流Ｉ２２が流れる。セグメント２４が互いにほぼ等しい寸法（すなわち厚さ及び幅）を有する場合には、電流（Ｉ２１，Ｉ２２）は互いにほぼ等しくなる。一方、セグメント２４が互いに異なる寸法を有する場合には、電流（Ｉ２１，Ｉ２２）は互いに等しくなくなる可能性がある。
【００６３】
セグメント２４は、該セグメント２４を互いに電気的に接続する導電性材料２８によって互いに導通するよう接続することが可能である。基本的には、導電性材料２８がセグメント２４を互いに短絡する。駆動回路（図示せず）は、第２の導体２３に第２の電流Ｉ２を供給し、該第２の電流Ｉ２を分流してセグメント２４内に流すことが可能である。しかし、セグメント２４は互いに導通状態にある必要はなく、各セグメント２４を専用の駆動回路（図示せず）に電気的に接続することが可能である。好適には、駆動回路の数を最小限するために、セグメント２４は互いに導通するよう接続される。
【００６４】
図９ａ及び図９ｂでは、第２の断面積Ａ２は、全てのセグメント２４の合計断面積からなる。上述したような、第２の断面積Ａ２を小さくすることによる第２の電流Ｉ２の低減は、第２の導体２３がセグメント２４に分割される場合にも当てはまる。
【００６５】
図９ａにも示すように、本発明の更に別の実施形態では、第１の導体２１が、図８ａないし図８ｃを参照して先に記載したように、複数の隔置されたセグメント２２へと分割される。セグメント２２は距離Ｓ１だけ隔置される。セグメント２２は全て、メモリセル２０の幅Ｗ内に配置することが可能であり、又はセグメント２２のうちの少なくとも１つが幅Ｗ内に配置されない部分を有することが可能である。結果的に、第１及び第２の導体（２１，２３）は何れも、互いに隔置されたセグメント（２２，２４）へと分割される。
【００６６】
導体（２１，２３）をセグメント（２２，２４）へと分割することにより、データ層１１の２つ以上の領域に、集中した磁界を印加することが可能となる。例えば、２つの磁界源をデータ層１１の両端に配設することが可能である。かかる構成は、データ層１１の端部領域で開始するよう切り替えプロセスを制限するものとなる。これにより、一層再現性の高い切り替えプロセスを生成することが可能となる。
【００６７】
第１の導体２１及び／又は第２の導体２３の断面積を小さくすることによる１つの結果として、断面積（Ａ１，Ａ２）の減少に応じて導体の抵抗が増大することが挙げられる。電子の流れに対する抵抗Ｒｃと導体の断面積Ａｃとの関係は次の通りとなる。
Ｒｃ＝ρ×（ｌ÷Ａｃ）＝ρ×［ｌ÷（Ｗｃ×ｔｃ）］
（ρは抵抗率（Ω・ｍ）、ｌは長さ（ｍ））
よって、抵抗Ｒｃを低減させる１つの方法は、導体の断面積Ａｃが大きくなるように、厚さｔｃ、幅Ｗｃ、又はその両方を大きくすることである。導体の幅Ｗｃを小さくすることに関する利点は既述の通りである。したがって、本書に記載するように導体幅Ｗｃがメモリセル２０の長さＬ又は幅Ｗ未満である場合には、断面積Ａｃを大きくして抵抗Ｒｃを低減させるために、厚さｔｃを大きくしなければならない。
【００６８】
図１４では、第１の導体２１は、該第１の導体２１の周囲に全磁気経路Ｐ１を有しており、この場合、Ｐ１＝（２×Ｗ１）＋（２×ｔ１）となる。第１の導体２１内を流れる第１の電流Ｉ１により生成される第１の磁界Ｈ１は、第１の電流Ｉ１を全磁気経路Ｐ１で除算した値に比例し、以下の式が成り立つ。
【００６９】
Ｈ１　≒　Ｉ１÷Ｐ１　≒　Ｉ１÷（２×Ｗ１＋２×ｔ１）
図１４には示さないが、第２の導体２３もまた、全磁気経路Ｐ２＝（２×Ｗ２）＋（２×ｔ２）と、該第２の導体２３内を流れる第２の電流Ｉ２によって生成され、第２の電流Ｉ２を全磁気経路Ｐ２で除算した値に比例する、第２の磁界Ｈ２とを有する。
【００７０】
Ｈ２　≒　Ｉ２÷Ｐ２　≒　Ｉ２÷（２×Ｗ２＋２×ｔ２）
図１４では、第１の導体２１の４つの表面（２１ｔ，２１ｓ，２１ｂ）の各々が、電気回路内の直列抵抗により生じる電圧降下に類似した、第１の磁界Ｈ１に対する抵抗Ｒを表すものとなる。それ故、ｔ１の増加は第１の磁界Ｈ１の大きさを小さくするものとなる。これは、ｔ１の増大によって全磁気経路Ｐ１が増大するからである。
【００７１】
図１５では、上面２１ｔ、側面２１ｓ、又はその両方（図示の場合）を第１の被覆層３１で覆うことにより、第１の導体２１の全磁気経路Ｐ１を減少させることができる。底面２１ｂは被覆層で覆われない（すなわち第１の導体２１は部分的に被覆される）。第１の被覆層３１は強磁性材料から形成される。被覆された表面（２１ｔ，２１ｓ）の抵抗ＲはＲ≒０であり、被覆されない表面（２１ｂ）の抵抗ＲはＲのままである。結果として、全磁気経路Ｐ１はＷ１になり、第１の磁界Ｈ１は、Ｈ１≒Ｉ１÷Ｗ１である。ビット幅Ｗ未満になるよう導体幅Ｗ１を制限することにより、磁界Ｈ１の値は、ビット及び導体が等しい幅を有する場合よりも高められる。更に、第１の被覆層３１のため、第１の厚さｔ１が厚くなって第１の断面積Ａ１が大きくなり、第１の導体２１内の電子の流れに対する抵抗を小さくすることができる。
【００７２】
同様に、上面２３ｔ、側面２３ｓ、又はその両方（図１１ａを参照）を第２の被覆層３３で覆うことにより、第２の導体２３の全磁気経路Ｐ２を低減させることができる。底面２３ｂは被覆層で覆われない（すなわち第２の導体２３は部分的に被覆される）。第２の被覆層３３もまた強磁性材料から形成される。したがって、全磁気経路Ｐ２はＷ２になり、第２の磁界Ｈ２は、Ｈ２≒Ｉ２÷Ｗ２である。第２の被覆層３３によって、第２の厚さｔ２が厚くなり、これにより第２の断面積Ａ２が大きくなり、第２の導体２３内の電子の流れに対する抵抗を小さくすることができる。
【００７３】
第１及び第２の導体（２１，２３）の導体幅（Ｗ１，Ｗ２）を狭くすることに関する利点は、第１及び第２の電流（Ｉ１，Ｉ２）が減少すること、及びサイズ又は書き込み駆動回路が小型化されることを含む。抵抗を小さくすることの利点は、電力の消費及び消散が低減されること、及び第１及び第２の電流（Ｉ１，Ｉ２）を供給する駆動回路のための電源電圧が低減されることを含む。更に、導体の断面積を大きくすることにより、エレクトロマイグレーションの懸念が軽減される。
【００７４】
図１０ａ及び図１０ｂに示すように、本発明の一実施形態では、磁気メモリデバイス１０のための導体構造は、上述したようなメモリセル２０を含む。第１の導体２１は、幅方向ＤＷにメモリセル２０を横切り、該第１の導体２１中に第１の電流Ｉ１が流れるのに応じて第１の磁界Ｈ１を生成するよう機能する。第１の導体２１は、第１の断面積Ａ１を画定する第１の幅Ｗ１と第１の厚さｔ１とを含む。第１の導体は更に、上面２１ｔと、メモリセル２０の幅Ｗ内に配置される２つの側面２１ｓ（すなわち側面２１ｓは相対する側面１２ｓから内側に配置される）と、メモリセル２０に隣接して配置される底面２１ｂとを含む。
【００７５】
第１の導体２１は第１の被覆層３１を含む。第１の被覆層３１は、上面２１ｔ、２つの側面２１ｓ、又は上面２１ｔ及び２つの側面２１ｓを覆うことができる。第１の被覆層３１は、図１５に関して上述したように、全磁気経路Ｐ１を減少させ、第１の磁界Ｈ１を高めるよう作用するものである。
【００７６】
第２の導体２３は、長さ方向ＤＬにメモリセル２０を横切り、該第２の導体２３中に第２の電流Ｉ２が流れるのに応じて第２の磁界Ｈ２を生成するよう機能する。第２の導体２３は、第２の断面積Ａ２を画定する第２の幅Ｗ２と第２の厚さｔ２とを含み、また、上面２３ｔと、２つの側面２３ｓと、メモリセル２０に隣接して配置される底面２３ｂとを含む。既述のように、第１及び第２の磁界（Ｈ１，Ｈ２）が協動してデータ層１１と相互作用し、可変磁化方向１７を回転させる。
【００７７】
図１０ａ及び図１０ｂに示す実施形態では、第１の幅Ｗ１はメモリセル２０の幅Ｗよりも狭く、第１の厚さｔ１は第１の断面積Ａ１が大きくなるよう予め選択される。図１４及び図１５を参照して先に記載したように、第１の断面積Ａ１が大きくなることにより、第１の導体２１の抵抗が減少する。導体幅Ｗ１が狭くなることにより、第１の電流Ｉ１が少なくなっても、第１の磁界Ｈ１は、第２の磁界Ｈ２と協動して可変磁化方向１７を切り替えるだけの十分な大きさを確実に有するようになる。
【００７８】
図１０ｂは、公称幅Ｗｎ及び第１の公称厚さＴ１ｎを有する公称導体２１’を破線で示す断面図である。かかる公称値は、既述のように、磁気メモリセル２０を製造するための一組の設計規則によって求めることができる。第１の幅Ｗ１は公称幅Ｗｎより狭い。２つの側面２２ｓは相対する側面１２ｓから内側に配置され、第１のＷ１も幅Ｗ未満となる。Ｗｎ，Ｔ１ｎの値は、Ｗ１，ｔ１を求めるための基準値として用いることができる。
【００７９】
しかし、図６ｂに示す実施形態とは異なり、図１０ｂでは、第１の断面積Ａ１の増加は、第１の厚さｔ１を第１の公称厚さＴ１ｎよりも厚くなる（すなわちｔ１＞Ｔ１ｎ）よう予め選択することにより達成することができる。例えば、第１の公称厚さＴ１ｎ＝０．２μｍの場合、第１の厚さｔ１は０．４μｍとなるよう予め選択することができる。
【００８０】
本発明の一実施形態では、第１の幅Ｗ１は公称幅Ｗｎの約０．６倍又はそれ未満となり、第１の厚さｔ１は公称厚さＴ１ｎの約１．５倍又はそれ以上となる。
【００８１】
電力消費の更なる低減は、図１１ａ及び図１１ｂに示すように、本発明の別の実施形態によって実現することができ、該実施形態では、第２の導体２３が第２の被覆層３３を含む。第２の被覆層３３は、上面２３ｔ、２つの側面２３ｓ、又は上面２３ｔ及び２つの側面２３ｓを覆うことができる。第２の被覆層３３は、図１５に関して上述したように、全磁気経路Ｐ２を減少させ、及び第２の磁界Ｈ２を高めるよう作用する。
【００８２】
図１１ａ及び図１１ｂに示すように、２つの側面２３ｓはメモリセル２０の長さＬ内に配置される（すなわち相対する側面１４ｓから内側に配置される）。公称長Ｌｎは、メモリセル２０の長さＬより大きいか又は等しくすることができる。第２の幅Ｗ２は、メモリセル２０の公称長Ｌｎ未満にすることができる。２つの側面２３ｓが相対する側面１４ｓから内側に配置されるので、第２の幅Ｗ２もまた長さＬ未満になる。
【００８３】
第２の厚さｔ２は、第１の断面積Ａ２が大きくなり及び第２の導体２３の抵抗が小さくなるよう予め選択される。導体幅Ｗ２が狭くなることにより、第２の電流Ｉ２を少なくした場合であっても、第２の磁界Ｈ２は、第１の磁界Ｈ１と協動して可変磁化方向１７を切り替えるだけの十分な大きさを確実に有するようになる。
【００８４】
図１１ｂでは、第２の断面積Ａ２の増加は、第２の厚さｔ２を、第２の公称厚さＴ２ｎよりも厚くなるように予め選択する（すなわちｔ２＞Ｔ２ｎ）ことにより、達成することができる。例えば、第２の公称厚さＴ２ｎ＝０．３μｍの場合、第２の厚さｔ２は０．７μｍになるよう予め選択することができる。
【００８５】
本発明の一実施形態では、第２の幅Ｗ２は公称長Ｌｎの約０．６倍又はそれ未満となり、第２の厚さｔ２は公称厚さＴ２ｎの約１．５倍又はそれ以上となる。
【００８６】
図１２ａに示すように、本発明の別の実施形態では、第１の導体２１が、複数の互いに隔置され及び被覆されたセグメント２２（そのうちの２つのみを示す）へと分割される。第１の導体２１と同様に、被覆された各セグメント２２は、上面と、２つの側面と、メモリセル２０に隣接して配置される底面とを有する。被覆されたセグメント２２は互いに距離Ｓ１だけ隔置される。
【００８７】
被覆層３２は、上面、２つの側面、又は該上面及び該２つの側面を覆うことができる（すなわち被覆されたセグメント２２は部分的に被覆される）。図１２ａでは、底面を除く導体２２の全ての表面が被覆層３２によって覆われる。被覆層３２は、上述のように全磁気経路Ｐ１を減少させる。被覆された各セグメント２２は第１の厚さｔ１を有し、該第１の厚さｔ１は、第１の断面積Ａ１を大きくし、これにより被覆された各セグメント２２内の電子の流れに対する抵抗を低減させるよう予め選択される。
【００８８】
図１２ａに示すように、本発明の一実施形態では、被覆された全てのセグメント２２がメモリセル２０の幅Ｗ内に配置される。図１２ｂに示すように、本発明の別の実施形態では、被覆されたセグメント２２のうちの少なくとも１つが、メモリセル２０の幅Ｗ内に配置されない部分（すなわち底面２２ｂ）を有する。
【００８９】
同様に、図１２ｃでは、第２の導体２３が、複数の互いに隔置されかつ被覆されたセグメント２４（そのうちの２つのみを示す）へと分割される。第２の導体２３と同様に、被覆された各セグメント２４は、上面と、２つの側面と、メモリセル２０に隣接して配置される底面とを有する。被覆されたセグメント２４は、互いに距離Ｓ２だけ隔置される。
【００９０】
被覆層３４は、上面、２つの側面、又は該上面及び該２つの側面を覆うことができる（すなわち被覆されたセグメント２４は部分的に被覆される）。図１２ｃでは、底面を除き、被覆されたセグメント２４の全ての表面が被覆層３４によって覆われる。被覆層３４は、上述のように全磁気経路Ｐ２を減少させる。被覆された各セグメント２４は第２の厚さｔ２を有し、該第２の厚さｔ２は、第２の断面積Ａ２を大きくし、これにより被覆された各セグメント２４内の電子の流れに対する抵抗を低減させるように予め選択される。
【００９１】
図１２ｃに示すように、本発明の一実施形態では、被覆された全てのセグメント２４がメモリセル２０の長さＬ内に配置される。図１２ｄに示すように、本発明の別の実施形態では、被覆されたセグメント２４のうちの少なくとも１つが、メモリセル２０の長さＬ内に配置されない部分（すなわち底面２４ｂ）を有する。
【００９２】
図９ａ、図１２ａ、及び図１２ｃに示すように、本発明の一実施形態では、第１及び第２の導体（２１，２３）の両方が、互いに隔置されかつ被覆されたセグメント（２２，２４）へと分割される。この場合、被覆層３２がセグメント２２を覆い、被覆層３４がセグメント２４を覆う。
【００９３】
図１３ａ及び図１３ｂでは、被覆されたセグメント（２２，２４）の断面図が公称導体（２１’，２３’）の断面図（破線で示す）と重ね合わされており、公称導体（２１’，２３’）の第１及び第２の公称厚さに対して、被覆されたセグメント（２２，２４）の厚さ（ｔ１、ｔ２）が増していることが示されている。上述のように、厚さ（ｔ１，ｔ２）が増すことにより、被覆されたセグメント（２２，２４）の断面積（Ａ１，Ａ２）が大きくなり、その結果として、被覆されたセグメント（２２，２４）内の電子の流れに対する抵抗が低減される。
【００９４】
導体（２１，２３）を２つ又は３つ以上の被覆されたセグメント（２２，２４）へと分割することにより、データ層１１の２つ以上の領域に、集中した磁界を印加することが可能となる。例えば、２つの磁界源をデータ層１１の両端に配設することが可能である。かかる構成は、データ層１１の端部領域で開始するよう切り替えプロセスを制限するものとなる。これは、一層再現性の高い切り替えプロセスを生成することができる。
【００９５】
本書に記載する実施形態の場合、被覆層（３１，３３，３２，３４）は、強磁性材料とすることができる。好適には、被覆層（３１，３３，３２，３４）は、ニッケル鉄合金、ニッケル鉄コバルト合金、コバルト鉄合金、及びパーマロイ（ＰＥＲＭＡＬＬＯＹ）（Ｒ）を含む、高透磁率の軟磁性材料から形成される（但しこれらには限定されない）。
【００９６】
導体（２１，２３，２２，２４）は、銅、アルミニウム、アルミニウム銅、タンタル、金、銀、及びそれら導電性材料の合金を含む、導電性材料から形成することができる（但しこれらには限定されない）。本書で例示した導体（２１，２３，２２，２４）は、データ層１１又は基準層１３と接触するものとして示したが、かかる構成は例示にすぎず、導体（２１，２３，２２，２４）は、メモリセル２０のための構造を含む１つ又は２つ以上の材料層により、データ層１１又は基準層１３から分離させることが可能である。
【００９７】
本発明の幾つかの実施形態について解説し図示したが、本発明は、かかる解説及び図示による特定の形態又は部品構成に限定されるものではない。本発明は、特許請求の範囲によってのみ限定される。
【００９８】
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．幅（Ｗ）及び長さ（Ｌ）を有すると共に１ビットのデータを可変磁化方向（１７）として格納するためのデータ層（１１）を有する磁界感応性メモリセル（２０）を含む磁気メモリデバイスのための導体構造であって、
幅方向（ＤＷ）に前記メモリセル（２０）を横切り、内部に流れる第１の電流（Ｉ１）に応じて第１の磁界（Ｈ１）を生成するよう機能する第１の導体（２１）であって、第１の断面積（Ａ１）を画定する第１の幅（Ｗ１）及び第１の厚さ（ｔ１）と、上面（２１ｔ）と、前記メモリセル（２０）の前記幅（Ｗ）内に配置される２つの側面（２１ｓ）と、前記メモリセル（２０）に隣接して配置される底面（２１ｂ）とを含む、第１の導体（２１）と、
長さ方向（ＤＬ）に前記メモリセル（２０）を横切り、内部に流れる第２の電流（Ｉ２）に応じて第２の磁界（Ｈ２）を生成するよう機能する第２の導体（２３）であって、第２の断面積（Ａ２）を画定する第２の幅（Ｗ２）及び第２の厚さ（ｔ２）と、上面（２３ｔ）と、２つの側面（２３ｓ）と、前記メモリセル（２０）に隣接して配置される底面（２３ｂ）とを含み、前記第２の幅（Ｗ２）が実質的に前記メモリセル（２０）の前記長さ（Ｌ）と等しく又はそれ以上である、第２の導体（２３）とを含み、
前記第１及び第２の磁界（Ｈ１、Ｈ２）が協動して前記データ層（１１）と相互作用して前記可変磁化方向（１７）を回転させ、
前記第１の厚さ（ｔ１）及び前記第１の幅（Ｗ１）が、前記第１の断面積（Ａ１）を減少させ及び前記第１の導体（２１）内の電流密度（Ｊ１）を増大させるよう予め選択されて、前記第２の磁界（Ｈ２）と協動して前記可変磁化方向（１７）を回転させるだけの十分な大きさの前記第１の磁界（Ｈ１）が一層小さな前記第１の電流（Ｉ１）により生成される、導体構造。
２．前記第１の幅（Ｗ１）が公称幅（Ｗｎ）よりも狭く、前記第１の厚さ（ｔ１）が第１の公称厚さ（Ｔ１ｎ）よりも薄い、前項１に記載の導体構造。
３．前記第１の幅（Ｗ１）が前記公称幅（Ｗｎ）の約０．６０倍又はそれ未満であり、前記第１の厚さ（ｔ１）が前記第１の公称厚さ（Ｔ１ｎ）の約０．５０倍又はそれ未満である、前項２に記載の導体構造。
４．前記第１の導体（２１）が、複数の互いに隔置された（Ｓ１）セグメント（２２）へと分割され、該セグメント（２２）が、前記メモリセル（２０）の前記幅（Ｗ）に対して、該セグメント（２２）の全てが前記メモリセル（２０）の前記幅（Ｗ）内に位置するように、又は前記セグメント（２２）のうちの少なくとも１つが前記メモリセル（２０）の前記幅（Ｗ）内に配置されない部分を有するように、配置される、前項１に記載の導体構造。
５．前記第２の導体（２３）の前記２つの側面（２３ｓ）が、前記メモリセル（２０）の前記長さ（Ｌ）内に配置され、前記第２の厚さ（ｔ２）及び前記第２の幅（Ｗ２）が、前記第２の断面積（Ａ２）を減少させ及び前記第２の導体（２３）内の電流密度（Ｊ２）を増大させるように予め選択されて、前記第１の磁界（Ｈ１）と協動して前記可変磁化方向（１７）を回転させるだけの十分な大きさの前記第２の磁界（Ｈ２）が一層小さな前記第２の電流（Ｉ２）により生成される、前項１に記載の導体構造。
６．前記第２の幅（Ｗ２）が公称長（Ｌｎ）よりも狭く、前記第２の厚さ（ｔ２）が第２の公称厚さ（Ｔ２ｎ）よりも薄い、前項５に記載の導体構造。
７．前記第２の幅（Ｗ２）が前記公称長（Ｌｎ）の約０．６０倍又はそれ未満であり、前記第２の厚さ（ｔ２）が記第２の公称厚さ（Ｔ２ｎ）の約０．５０倍又はそれ未満である、前項６に記載の導体構造。
８．前記第２の導体（２３）が、複数の互いに隔置された（Ｓ２）セグメント（２４）へと分割され、該セグメント（２４）が、前記メモリセル（２０）の前記長さ（Ｌ）に対して、該セグメント（２４）の全てが前記メモリセル（２０）の前記長さ（Ｌ）内に位置するように、又は前記セグメント（２４）のうちの少なくとも１つが前記メモリセル（２０）の前記長さ（Ｌ）内に配置されない部分を有するように、配置される、前項５に記載の導体構造。
９．前記第１の導体（２１）が、複数の互いに隔置されたセグメント（２２）へと分割され、該セグメント（２２）が、前記メモリセル（２０）の前記幅（Ｗ）に対して、該セグメント（２２）の全てが前記メモリセル（２０）の前記幅（Ｗ）内に配置されるように、又は前記セグメント（２２）のうちの少なくとも１つが前記メモリセル（２０）の前記幅（Ｗ）内に配置されない部分を有するように、配置される、前項８に記載の導体構造。
１０．幅（Ｗ）及び長さ（Ｌ）を有すると共に１ビットのデータを可変磁化方向（１７）として格納するためのデータ層（１１）を有する磁界感応性メモリセル（２０）を含む磁気メモリデバイスのための導体構造であって、
幅方向（ＤＷ）に前記メモリセル（２０）を横切り、内部に流れる第１の電流（Ｉ１）に応じて第１の磁界（Ｈ１）を生成するよう機能する、第１の導体（２１）であって、第１の断面積（Ａ１）を画定する第１の幅（Ｗ１）及び第１の厚さ（ｔ１）と、上面（２１ｔ）と、前記メモリセル（２０）の前記幅（Ｗ）内に配置される２つの側面（２１ｓ）と、前記メモリセル（２０）に隣接して配置される底面（２１ｂ）とを含む、該第１の導体（２１）と、
前記上面（２１ｔ）と、前記２つの側面（２１ｓ）と、該上面（２１ｔ）及び該２つの側面（２１ｓ）とからなる群から選択された１つの表面上で前記第１の導体（２１）を覆う、第１の被覆層（３１）と、
長さ方向（ＤＬ）に前記メモリセル（２０）を横切り、内部に流れる第２の電流（Ｉ２）に応じて第２の磁界（Ｈ２）を生成するよう機能する、第２の導体（２３）であって、第２の断面積（Ａ２）を画定する第２の幅（Ｗ２）及び第２の厚さ（ｔ２）と、上面（２３ｔ）と、２つの側面（２３ｓ）と、前記メモリセル（２０）に隣接して配置される底面（２３ｂ）とを含む、第２の導体（２３）とを含み、
前記第１及び第２の磁界（Ｈ１，Ｈ２）が協動して前記データ層（１１）と相互作用して、前記可変磁化方向（１７）を回転させ、
前記第１の厚さ（ｔ１）が、前記第１の断面積（Ａ１）を増大させ及び前記第１の導体（２１）の抵抗を低減させるよう予め選択され、前記第１の電流（Ｉ１）を一層小さくした場合に、前記第１の磁界（Ｈ１）が、前記第２の磁界（Ｈ２）と協動して前記可変磁化方向（１７）を回転させるだけの十分な大きさを有するように、前記第１の幅（Ｗ１）が予め選択される、導体構造。
１１．前記第１の幅（Ｗ１）が公称幅（Ｗｎ）よりも狭く、前記第１の厚さ（ｔ１）が第１の公称厚さ（Ｔ１ｎ）よりも厚い、前項１０に記載の導体構造。
１２．前記第１の幅（Ｗ１）が前記公称幅（Ｗｎ）の約０．６０倍又はそれ未満であり、前記第１の厚さ（ｔ１）が前記第１の公称厚さ（Ｔ１ｎ）の約１．５０倍又はそれ以上である、前項１１に記載の導体構造。
１３．前記第１の導体（２１）が、複数の互いに隔置され（Ｓ１）かつ被覆されたセグメント（２２）へと分割され、該被覆されたセグメント（２２）が、前記メモリセル（２０）の前記幅（Ｗ）に対して、該被覆されたセグメント（２２）の全てが前記メモリセル（２０）の前記幅（Ｗ）内に配置されるように、又は該被覆されたセグメント（２２）のうちの少なくとも１つが前記メモリセル（２０）の前記幅（Ｗ）内に配置されない部分を有するように、配置される、前項１０に記載の導体構造。
１４．前記上面（２３ｔ）と、前記２つの側面（２３ｓ）と、該上面（２３ｔ）及び該２つの側面（２３ｓ）とからなる群から選択された１つの表面上で前記第２の導体（２３）を覆う第２の被覆層（３３）を更に含み、該第２の被覆層（３３）が前記第２の磁界（Ｈ２）を高めるよう機能し、
前記第２の導体（２３）の前記２つの側面（２３ｓ）が前記メモリセル（２０）の前記長さ（Ｌ）内に配置され、前記第２の厚さ（ｔ２）が、前記第２の断面積（Ａ２）を増大させ及び前記第２の導体（２３）の抵抗を低減させるよう予め選択され、前記第２の電流（Ｉ２）を一層小さくした場合に、前記第２の磁界（Ｈ２）が、前記第１の磁界（Ｈ１）と協動して前記可変磁化方向（１７）を回転させるだけの十分な大きさを有するように、前記第２の幅（Ｗ２）が予め選択される、前項１０に記載の導体構造。
１５．前記第２の幅（Ｗ２）が公称長（Ｌｎ）よりも狭く、前記第２の厚さ（ｔ２）が第２の公称厚さ（Ｔ２ｎ）よりも厚い、前項１４に記載の導体構造。
１６．前記第２の幅（Ｗ２）が前記公称長（Ｌｎ）の約０．６０倍又はそれ未満であり、前記第２の厚さ（ｔ２）が前記第２の公称厚さ（Ｔ２ｎ）の約１．５０倍又はそれ以上である、前項１５に記載の導体構造。
１７．前記第２の導体（２３）が、複数の互いに隔置され（Ｓ２）かつ被覆されたセグメント（２４）へと分割され、該被覆されたセグメント（２４）が、前記メモリセル（２０）の前記長さ（Ｌ）に対して、該被覆されたセグメント（２４）の全てが前記メモリセル（２０）の前記長さ（Ｌ）内に配置されるように、又は該被覆されたセグメント（２４）のうちの少なくとも１つが前記メモリセル（２０）の前記長さ（Ｌ）内に配置されない部分を有するように、配置される、前項１４に記載の導体構造。
１８．前記第１の導体（２１）が複数の互いに隔置され（Ｓ１）かつ被覆されたセグメント（２２）へと分割され、該被覆されたセグメント（２２）が、前記メモリセル（２０）の前記幅（Ｗ）に対して、該被覆されたセグメント（２２）の全てが前記メモリセル（２０）の前記幅（Ｗ）内に配置されるように、又は該被覆されたセグメント（２２）のうちの少なくとも１つが前記メモリセル（２０）の前記幅（Ｗ）内に配置されない部分を有するように、配置される、前項１７に記載の導体構造。
【図面の簡単な説明】
【図１】（ａ）は従来の磁気メモリ素子の概要を示す斜視図、（ｂ）はそのデータの書き込みに関する説明図である。
【図２】従来の磁気メモリ素子のための書き込み導体のレイアウトを示す概略図である。
【図３】従来の磁気メモリ素子アレイの概略図である。
【図４】従来の書き込み導体と従来の磁気メモリ素子との寸法上の関係を示す断面図である。
【図５ａ】本発明による磁界感応性メモリセルの概要を示す斜視図である。
【図５ｂ】本発明によるメモリセルの幅及び長さを示す平面図である。
【図５ｃ】本発明による磁気メモリセルを横切る第１の導体を示す平面図である。
【図５ｄ】本発明による磁気メモリセルを横切る第２の導体を示す平面図である。
【図５ｅ】本発明による磁気メモリデバイスの概要を示す平面図である。
【図５ｆ】本発明による磁気メモリデバイスの概要を示す平面図である。
【図６ａ】幅及び厚さを縮小させた本発明による導体を示す断面図である。
【図６ｂ】本発明による図６ａの縮小された幅及び厚さを有する導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図６ｃ】長さ方向にメモリセルを横切る本発明による第２の導体を示す断面図である。
【図７ａ】幅及び厚さを縮小させた本発明による導体を示す断面図である。
【図７ｂ】本発明による図６ａの縮小された幅及び厚さを有する導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図８ａ】複数の離間したセグメントに分割された本発明による導体を示す平面図である。
【図８ｂ】複数の離間したセグメントに分割された本発明による導体を示す断面図である。
【図８ｃ】複数の離間したセグメントに分割された本発明による導体を示す断面図である。
【図９ａ】複数の離間したセグメントに分割された本発明による一対の導体を示す平面図である。
【図９ｂ】複数の離間したセグメントに分割された本発明による一対の導体を示す断面図である。
【図９ｃ】複数の離間したセグメントに分割された本発明による一対の導体を示す断面図である。
【図１０ａ】本発明による幅を狭くし厚さを厚くした被覆された導体を示す断面図である。
【図１０ｂ】図１０ａの本発明による幅を狭くし厚さを厚くした被覆された導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１１ａ】本発明による幅を狭くし厚さを厚くした被覆された導体を示す断面図である。
【図１１ｂ】図１０ａの本発明による幅を狭くし厚さを厚くした被覆された導体を、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１２ａ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｂ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｃ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１２ｄ】本発明による複数の離間され被覆されたセグメントに分割された、幅を狭くし厚さを厚くし部分的に被覆された導体を示す断面図である。
【図１３ａ】図１２ａないし図１２ｄの離間され部分的に被覆されたセグメントを、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１３ｂ】図１２ａないし図１２ｄの離間され部分的に被覆されたセグメントを、公称幅、公称長、及び公称厚さを有する導体との対比で示す断面図である。
【図１４】本発明による導体の周囲の磁気経路を示す断面図である。
【図１５】本発明による部分的に被覆された導体の断面図である。
【符号の説明】
２０　　　磁気メモリセル
１１　　　データ層
１３　　　基準層
１５　　　障壁層
１７　　　可変磁化方向
１９　　　固定磁化方向
ＤＷ　　　幅方向
Ｗ　　　　幅
ＤＬ　　　長さ方向
Ｌ　　　　長さ
１２ｓ　　　側面
１４ｓ　　　側面
２１　　　第１の導体
２３　　　第２の導体
Ａ１　　　第１の断面積
Ｗ１　　　第１の幅
ｔ１　　　第１の厚さ
Ｉ１　　　第１の電流
Ｈ１　　　第１の磁界
Ａ２　　　第２の断面積
Ｗ２　　　第２の幅
ｔ２　　　第２の厚さ
Ｉ２　　　第２の電流
Ｈ２　　　第２の磁界
【図１】
2004006833.tif 000004
【図２】
2004006833.tif 000005
【図３】
2004006833.tif 000006
【図４】
2004006833.tif 000007
【図５ａ】
2004006833.tif 000008
【図５ｂ】
2004006833.tif 000009
【図５ｃ】
2004006833.tif 000010
【図５ｄ】
2004006833.tif 000011
【図５ｅ】
2004006833.tif 000012
【図５ｆ】
2004006833.tif 000013
【図６ａ】
2004006833.tif 000014
【図６ｂ】
2004006833.tif 000015
【図６ｃ】
2004006833.tif 000016
【図７ａ】
2004006833.tif 000017
【図７ｂ】
2004006833.tif 000018
【図８ａ】
2004006833.tif 000019
【図８ｂ】
2004006833.tif 000020
【図８ｃ】
2004006833.tif 000021
【図９ａ】
2004006833.tif 000022
【図９ｂ】
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【図９ｃ】
2004006833.tif 000024
【図１０ａ】
2004006833.tif 000025
【図１０ｂ】
2004006833.tif 000026
【図１１ａ】
2004006833.tif 000027
【図１１ｂ】
2004006833.tif 000028
【図１２ａ】
2004006833.tif 000029
【図１２ｂ】
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【図１２ｃ】
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【図１２ｄ】
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【図１３ａ】
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【図１３ｂ】
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【図１４】
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【図１５】
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